(57)【特許請求の範囲】
【請求項１】
主表面と裏面とを有する半導体基板（６、３６）と、
前記半導体基板（６、３６）主表面から所定深さにて形成され、側面と底面とを有するトレンチ（７、３７）と、
前記トレンチ（７、３７）の内壁面上に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、
前記チャネル層（８、３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ、３７ａ）上に形成された前記チャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（７ｂ、３７ｂ）上に形成された前記チャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８、３８）のうち、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）は、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項２】
主表面と裏面とを有する半導体基板（６、３６）と、
前記半導体基板（６、３６）主表面から所定深さにて形成され、側面と底面とを有するトレンチ（７、３７）と、
前記トレンチ（７、３７）の内壁面上に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、
前記チャネル層（８、３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ、３７ａ）上に形成された前記チャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（７ｂ、３７ｂ）上に形成された前記チャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８、３８）のうち、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）は、ノーマリーオフとなる濃度であり、かつ、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）は、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項３】
主表面と裏面とを有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の主表面上に形成され、前記基板（１）よりも低濃度とされた第１導電型の第１半導体層（２）と、
前記第１半導体層（２）上に形成された第２導電型の第２半導体層（３）と、
前記第２半導体層（３）上に形成され、前記第１半導体層（２）よりも高濃度とされた第１導電型の第３半導体層（５）と、
前記第３半導体層（５）表面から、前記第３、第２半導体層（５、３）を貫通し、前記第１半導体層（２）に到達する深さにて形成され、側面と底面とを有するトレンチ（７）と、
前記トレンチ（７）の内壁面上に形成された第１導電型のチャネル層（８）と、
前記チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１２、１３）と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１０、１１）と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されたソース電極（１４）と、
前記基板（１）の裏面側に形成されたドレイン電極（１６）とを備え、
前記チャネル層（８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ）上に形成された前記チャネル層（８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（７ｂ）上に形成された前記チャネル層（８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８）のうち、前記トレンチ側面（７ａ）上に形成されている部分（８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、前記トレンチ底面（７ｂ）上に形成されている部分（８ｂ）の不純物濃度は、前記トレンチ側面（７ａ）上に形成されている部分（８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項４】
主表面と裏面とを有し、炭化珪素からなる基板（３１）と、
前記基板（３１）主表面上に形成され、前記基板（３１）よりも低濃度とされた第１導電型の第１半導体層（３２）と、
前記第１半導体層（３２）上に形成された第２導電型の第２半導体層（３３）と、
前記第２半導体層（３３）の表層に形成された第１導電型のソース領域（３５）と、
前記第２半導体層（３３）表面から、第１導電型のソース領域（３５）及び前記第２半導体層（３３）を貫通し、前記第１半導体層（３２）に到達する深さにて形成され、側面と底面とを有するトレンチ（３７）と、
前記トレンチ（３７）の内壁面上に形成された第１導電型のチャネル層（３８）と、
前記チャネル層（３８）上に形成されたゲート絶縁膜（３９）と、
前記ゲート絶縁膜（３９）上に形成されたゲート電極（４０）と、
前記ソース領域（３５）に電気的に接続されたソース電極（４２）とを備え、
前記チャネル層（３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（３７ａ）上に形成された前記チャネル層（３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（３７ｂ）上に形成された前記チャネル層（３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（３８）のうち、前記トレンチ側面（３７ａ）上に形成されている部分（３８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、前記トレンチ底面（３７ｂ）上に形成された部分（３８ｂ）の不純物濃度は、前記トレンチ側面（３７ａ）上に形成された部分（３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項５】
前記チャネル層（８、３８）のうち、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）の下側に接している第２導電型の半導体領域（２０、６０）を有し、
前記半導体領域（２０、６０）は前記第１半導体層（２、３２）とｐｎ接合を形成していることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
トレンチゲートを有する炭化珪素半導体装置の製造方法において、
六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である半導体基板（６、３６）を用意し、前記半導体基板（６、３６）上に側面と底面とを有するトレンチ（７、３７）を形成する工程と、
前記トレンチ（７、３７）の内壁面にエピタキシャル成長させることでチャネル層（８、３８）を形成する工程とを有し、
前記チャネル層（８、３８）を形成する工程では、前記トレンチ底面（７ｂ、３７ｂ）側の前記チャネル層（８ｂ、３８ｂ）の不純物濃度が前記トレンチ側面（７ａ、３７ａ）側の前記チャネル層（８ａ、３８ａ）よりも高くなるように形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である第１導電型の基板（１）を用意し、該基板（１）の上に、該基板（１）よりも低濃度な第１導電型の第１半導体層（２）をエピタキシャル成長させ、該第１半導体層（２）上に第２導電型の第２半導体層（３）、第１導電型の第３半導体層（５）を順に形成することで、前記基板（１）と前記第１〜第３半導体層（２、３、５）とを有してなる半導体基板（６）を形成する工程と、
前記第３半導体層（５）表面から、前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達し、側面と底面とを有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の内壁面にエピタキシャル成長させることで第１導電型のチャネル層（８）を形成する工程と、
前記チャネル層（８）の上に第２導電型の第４半導体層（９）を形成する工程と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続される第１ゲート電極（１２、１３）を形成する工程と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続される第２ゲート電極（１０、１１）を形成する工程と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されるソース電極（１４）を形成する工程と、
前記基板（１）の裏面側に、ドレイン電極（１４）を形成する工程とを有し、
前記チャネル層（８）を形成する工程では、前記トレンチ側面（７ａ）側の前記チャネル層（８ａ）がノーマリーオフ型となる不純物濃度であり、前記トレンチ底面（７ｂ）側の前記チャネル層（８ｂ）の不純物濃度が前記トレンチ側面（７ａ）側の前記チャネル層（８ａ）よりも高くなるように形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
六方晶系炭化珪素からなり、基板主表面の結晶学的面指数が（１１−２０）面である基板（３１）を用意し、前記基板（３１）の上に、該基板（３１）よりも低濃度な第１導電型の第１半導体層（３２）をエピタキシャル成長させ、前記第１半導体層（３２）上に第２導電型の第２半導体層（３３）を形成することで、前記基板（３１）と前記第１、第２半導体層（３２、３３）とを有する半導体基板（６）を形成する工程と、
前記第２半導体層（３３）の表層に第１導電型のソース領域（３５）を形成する工程と、
前記ソース領域（３５）表面から、前記ソース領域（３５）及び前記第２半導体層（３３）を貫通して前記第１半導体層（３２）まで達するトレンチ（３７）を形成する工程と、
前記トレンチ（３７）の内壁面にエピタキシャル成長によって第１導電型のチャネル層（３８）を形成する工程と、
前記チャネル層（３８）の上にゲート絶縁膜（３９）を形成する工程と、
前記ゲート絶縁膜（３９）の上にゲート電極（４０）を形成する工程と、
前記ソース領域（３５）に電気的に接続されるソース電極（４２）を形成する工程と、
前記基板（３１）の裏面側に、ドレイン電極（４６）を形成する工程とを有し、
前記チャネル層（３８）を形成する工程では、前記トレンチ側面（３７ａ）側の前記チャネル層（３８ａ）はノーマリーオフ型となる不純物濃度であり、前記トレンチ底面（３７ｂ）側の前記チャネル層（３８ｂ）の不純物濃度は前記トレンチ側面側の前記チャネル層（３８ａ）よりも高くなるように、前記チャネル層（３８）を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記トレンチ（７、３７）を形成する工程では、前記トレンチ側面（７ａ、３７ａ）の結晶学的面指数が（０００１）面となり、前記トレンチ底面（７ｂ、３７ｂ）の結晶学的面指数が（１１−２０）面となるようにトレンチ（７、３７）を形成すると共に、
前記チャネル層を形成する工程では、前記トレンチ側面（７ａ、３７ａ）上の前記チャネル層（８ａ、３８ａ）表面の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、前記トレンチ底面（７ｂ、３７ｂ）上の前記チャネル層（８ｂ、３８ｂ）表面の結晶学的面指数が（１１−２０）面となるように前記チャネル層（８、３８）を形成することを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素型半導体装置の製造方法。
【請求項１０】
前記トレンチ（７、３７）を形成する工程と、前記チャネル層（８、３８）を形成する工程との間にて、
前記トレンチ底面（７ｂ、３７ｂ）を形成した後に、前記トレンチ底面（７ｂ、３７ｂ）と接し、かつ、前記第１半導体層（２、３２）とｐｎ接合を構成するように、第２導電型の半導体領域（２０、６０）を形成する工程を有することを特徴とする請求項６乃至９のいずれか１つに記載の炭化珪素型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチゲートを有する炭化珪素半導体装置に関し、特にトレンチの内壁にチャネル層を有するものに関する。
【０００２】
【従来の技術】
トレンチゲートを有し、且つ、トレンチの内壁にチャネル層を有する炭化珪素半導体装置として、例えば、先に出願したトレンチゲート型のＪ−ＦＥＴ構造を有する炭化珪素半導体装置（特願２００１−２６０２１６号）がある。この半導体装置の断面構成を図１１に示す。
【０００３】
この半導体装置には、Ｎ+型基板Ｊ１と、Ｎ-型ドリフト層Ｊ２と、Ｐ+型層Ｊ３と、Ｎ+型層Ｊ５とが備えられている。これらＮ+型基板Ｊ１、Ｎ-型ドリフト層Ｊ２、Ｐ+型層Ｊ３およびＮ+型層Ｊ５は、六方晶系炭化珪素によって構成されており、これらによって半導体基板Ｊ６が構成されている。なお、以下では、六方晶系炭化珪素をＳｉＣと呼ぶ。
【０００４】
また、半導体基板Ｊ６の主表面側には、半導体基板Ｊ６表面からＮ+型層Ｊ５およびＰ+型層Ｊ３を貫通してＮ-型ドリフト層Ｊ２まで達するトレンチＪ７が形成されている。このトレンチＪ７の内壁面には、ＳｉＣからなるＮ-型チャネル層Ｊ８と、Ｐ+型層Ｊ９とが順に成膜されている。このＮ-型チャネル層Ｊ８は、結晶性の良い膜となるように、エピタキシャル成長にて形成される。
【０００５】
この半導体装置では、Ｐ+型層Ｊ３、Ｊ９によって第１ゲート領域Ｊ３ａと第２ゲート領域Ｊ９ａが構成され、Ｎ+型層Ｊ５によってＮ+型ソース領域Ｊ５ａが構成されている。
【０００６】
また、第１、第２ゲート領域Ｊ３ａ、Ｊ９ａの各表面には、第１ゲート電極Ｊ１３および第２ゲート電極Ｊ１１が形成されている。また、Ｎ+型ソース領域Ｊ５ａの表面にはソース電極Ｊ１４が形成されている。そして、これら第１、第２ゲート電極Ｊ１３、Ｊ１１とソース電極Ｊ１４とが層間絶縁膜Ｊ１５を介して電気的に分離された構成となっている。
【０００７】
また、半導体基板Ｊ６の裏面側にはＮ+型基板Ｊ１と電気的に接続されたドレイン電極Ｊ１６が形成されている。
【０００８】
このように構成された半導体装置において、Ｎ-型チャネル層Ｊ８の不純物濃度を高く設定することで、この半導体装置をノーマリーオンで作動させることができ、また、低く設定することで、ノーマリーオフで作動させることができる。
【０００９】
【発明が解決しようとする課題】
上記した構造の半導体装置において、ゲート電圧印加時において、Ｎ-型チャネル層Ｊ８のうち、トレンチの側面側における部分Ｊ８ａに電流が流れる。このときの抵抗（以下では、オン抵抗と呼ぶ）が低い構造とするためには、Ｎ-型チャネル層Ｊ８の底面側の部分Ｊ８ｂにより多くの電流が流れる構造であることが望ましい。
【００１０】
しかしながら、表面が（０００１）面であるＳｉＣウェハを用いた場合では、トレンチ側面Ｊ７ａは（１１−２０）面となり、トレンチ底面Ｊ７ｂは（０００１）面となる。このため、トレンチ側面側のＮ-型チャネル層Ｊ８ａは、（１１−２０）面方向にエピタキシャル成長にて形成され、トレンチ底面側のＮ-型チャネル層Ｊ８ｂは、（０００１）面方向にエピタキシャル成長にて形成される。
【００１１】
このとき、Ｎ-型チャネル層Ｊ８の不純物濃度はトレンチ底面側で（０００１）面方向に形成された部分の方が、トレンチ側面側で（１１−２０）方向に形成された部分よりも低くなるという現象が起きる。なお、結晶学的面方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、表現の制約上、所望の数字の前にバーを付して示すこととする。
【００１２】
上記した現象により、上記した構造の半導体装置では、ノーマリーオンで作動する場合、Ｎ-型チャネル層Ｊ８のうち、トレンチ底面側の部分Ｊ８ｂは、トレンチの側面側の部分Ｊ８ａよりも流れる電流が少なかった。
【００１３】
また、ノーマリーオフとするために、トレンチ側面側のＮ-型チャネル層Ｊ８ａの濃度を低く設定すると、トレンチ底面側のＮ-型チャネル層Ｊ８ｂの濃度がより低くなってしまう。このことから、トレンチ底面側のＮ-型チャネル層Ｊ８ｂに電流を流すことができず、オン抵抗を低減させることができない。
【００１４】
このような問題は、上記したＪ−ＦＥＴを備える半導体装置に限らず、例えば、上記したＪ−ＦＥＴのチャネル層Ｊ８上に形成されたＰ+型層Ｊ９の代わりに、ゲート絶縁膜が形成された構造であるＭＯＳＦＥＴにおいても、同様にみられる問題である。
【００１５】
本発明は、上記点に鑑み、低オン抵抗であるトレンチゲート型の炭化珪素半導体装置とその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（６、３６）と半導体基板（６、３６）表面から所定深さとなるように形成されたトレンチ（７、３７）と、トレンチ（７、３７）の内壁に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、チャネル層は六方晶系炭化珪素にて構成されており、トレンチ側面（７ａ、３７ａ）上に形成されたチャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ、３７ｂ）上に形成されたチャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（８、３８）のうち、トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）はトレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴としている。
【００１７】
これにより、ゲート電圧を印加し、チャネル層（８、３８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ、３８ｂ）に、電流を従来の半導体装置より多く流すことができる。このため、チャネル層のトレンチ底面側の部分が、トレンチ側面側の部分よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００１８】
さらに、請求項１の構造に加えて、請求項２に示すように、チャネル層（８、３８）のうち、トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）は、ノーマリーオフとなる濃度とすることもできる。
【００１９】
これにより、ゲート電圧を印加し、チャネル層（８、３８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ、３８ｂ）においても電流を流すことができる。このため、チャネル層のトレンチ底面側の部分が、トレンチ側面側の部分よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。このことから、ノーマリーオフ型で低オン抵抗であるトレンチゲート型の炭化珪素半導体装置を提供することができる。
【００２０】
また、請求項３に記載の発明では、第１導電型の炭化珪素からなり、主表面と裏面とを有する基板（１）と、基板（１）の主表面上に形成され、基板（１）よりも低濃度とされた第１導電型の第１半導体層（２）と、第１半導体層（２）上に形成された第２導電型の第２半導体層（３）と、第２半導体層（３）上に形成され、第１半導体層よりも高濃度とされた第１導電型の第３半導体層（５）と、第３半導体層（５）表面から、第３、第２半導体層（５、３）を貫通し、第１半導体層（２）に到達する深さにて形成されたトレンチ（７）と、トレンチ（７）の内壁面上に形成された第１導電型のチャネル層（８）と、チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、第２半導体層（３）を第１ゲート領域（３ａ）とし、第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１２、１３）と、第４半導体層（９）を第２ゲート領域（９ａ）とし、第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１０、１１）と、第３半導体層（５）をソース領域（５ａ）とし、ソース領域（５ａ）に電気的に接続されたソース電極（１４）と、基板（１）の裏面側に形成されたドレイン電極（１６）とを備え、チャネル層（８）は六方晶系炭化珪素にて構成されており、トレンチ側面（７ａ）上に形成されたチャネル層（８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ）上に形成されたチャネル層（８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（８）のうち、トレンチ側面（７ａ）上に形成されている部分（８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、トレンチ底面（７ｂ）上に形成されている部分（８ｂ）の不純物濃度は、トレンチ側面（７ａ）上に形成されている部分（８ａ）よりも不純物濃度が高いことを特徴としている。
【００２１】
本発明では、このようなトレンチゲートを有する構造のＪ−ＦＥＴを備える炭化珪素半導体装置にて、ノーマリーオフ型であって、トレンチ底面側のチャネル層（８ｂ）は、トレンチ側面側のチャネル層（８ａ）よりも不純物濃度が高い構造としている。
【００２２】
このことから、ゲート電圧を印加し、チャネル層（８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ）においても電流を流すことができる。したがって、トレンチ底面側のチャネル層（８ｂ）がトレンチ側面側のチャネル層（８ａ）よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００２３】
また、請求項４に記載の発明では、炭化珪素からなり主表面と裏面とを有する基板（３１）と、基板（３１）主表面上に形成され、基板（３１）よりも低濃度とされた第１導電型の第１半導体層（３２）と、第１半導体層（３２）上に形成された第２導電型の第２半導体層（３３）と、第２半導体層（３３）の表層に形成された第１導電型のソース領域（３５）と、第２半導体層（３３）表面から、第１導電型のソース領域（３５）及び第２半導体層（３３）を貫通し、第１半導体層（３２）に到達する深さにて形成されたトレンチ（３７）と、トレンチ（３７）の内壁面上に形成された第１導電型のチャネル層（３８）と、チャネル層（３８）上に形成されたゲート絶縁膜（３９）と、ゲート絶縁膜（３９）上に形成されたゲート電極（４０）と、ソース領域（３５）に電気的に接続されたソース電極（４２）とを備え、チャネル層（３８）は六方晶系炭化珪素にて構成されており、トレンチ側面（３７ａ）上に形成されたチャネル層（３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（３７ｂ）上に形成されたチャネル層（３８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（３８）のうち、トレンチ側面（３７ａ）上に形成されている部分（３８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、トレンチ底面（３７ｂ）上に形成されている部分（３８ｂ）の不純物濃度は、トレンチ側面（３７ａ）上に形成されている部分（３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【００２４】
本発明では、このようなトレンチゲートを有する構造の炭化珪素半導体装置にて、ノーマリーオフ型であって、トレンチ底面側のチャネル層（３８ｂ）は、トレンチ側面側のチャネル層（３８ａ）よりも不純物濃度が高い構造としている。
【００２５】
このことから、ゲート電圧を印加し、チャネル層（３８）に電流を流したとき、トレンチ底面側のチャネル層（３８ｂ）においても電流を流すことができる。したがって、トレンチ底面側のチャネル層（３８ｂ）がトレンチ側面側のチャネル層（３８ａ）よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００２６】
ここで、請求項１〜４に記載の発明においては、トレンチ側面（７ａ、３７ａ）上に形成されたチャネル層（８ａ、３８ａ）の表面は、六方晶系炭化珪素の結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ、３７ｂ）上に形成されたチャネル層（８ｂ、３８ｂ）表面は六方晶系炭化珪素の結晶学的面指数（１１−２０）面である。
【００２７】
一般的に（０００１）面方向にエピタキシャル成長したエピタキシャル膜は、（１１−２０）面方向にエピタキシャル成長したエピタキシャル膜よりも不純物濃度が低くなる。したがって、トレンチ側面側のチャネル層（８ａ、３８ａ）はトレンチ底面側のチャネル層（８ｂ、３８ｂ）よりも不純物濃度が低い。
【００２８】
これにより、トレンチ側面側のチャネル層（８ａ、３８ａ）の不純物濃度を、ノーマリーオン型にするために低濃度に設定しても、トレンチ底面側のチャネル層（８ｂ、３８ｂ）は、トレンチ側面側のチャネル層（８ａ、３８ａ）よりも不純物濃度が高い。
【００２９】
このため、ゲート電圧印加時において、トレンチ底面側のチャネル層（８ｂ、３８ｂ）にも電流を流すことができる。これにより、オン抵抗を低減させることができる。
【００３０】
また、側面上に形成されているチャネル層（８ａ、３８ａ）の結晶面は（０００１）面であることから、トレンチ側面側のチャネル層が（１１−２０）面のときよりもチャネル抵抗を低減することができる。
【００３１】
さらに、請求項５に示すように、チャネル層（８、３８）のうち、トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）の下側に接して形成された第２導電型の半導体領域（２０、６０）を有し、この半導体領域（２０、６０）が第１半導体層（２、３２）とｐｎ接合を形成している構造とすることができる。
【００３２】
トレンチ底面（７ｂ、３７ｂ）の下側に、半導体領域と第１半導体層とのｐｎ接合を有することから、このｐｎ接合面から延びる空乏層により、トレンチ（７、３７）の底面側のコーナーにおける電界集中を緩和することができる。このため、オフ時におけるソース・ドレイン間の耐圧を向上させることができる。
【００３３】
請求項６に記載の発明では、六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である半導体基板（６、３６）を用意し、半導体基板（６、３６）上に側面と底面とを有するトレンチ（７、３７）を形成する工程と、トレンチ（７、３７）の内壁面にエピタキシャル成長させることでチャネル層（８、３８）を形成する工程とを有し、チャネル層（８、３８）を形成する工程では、トレンチ底面（７ｂ、３７ｂ）側のチャネル層（８ｂ、３８ｂ）の不純物濃度がトレンチ側面（７ａ、３７ａ）側のチャネル層（８ａ、３８ａ）よりも高くなるように形成することを特徴としている。
【００３４】
これにより、請求項１に記載の半導体装置を形成することができる。
【００３５】
請求項７に記載の発明では、基板主表面が（１１−２０）面である第１導電型の炭化珪素からなる基板（１）を用意し、基板（１）の上に、この基板（１）よりも低濃度な第１導電型の第１半導体層（２）をエピタキシャル成長させ、この第１半導体層（２）上に、第２導電型の第２半導体層（３）、第１導電型の第３半導体層（５）を順にエピタキシャル成長させることで、基板（１）と第１〜第３半導体層（２、３、５）とを有してなる半導体基板（６）を形成する工程と、第３半導体層（５）から、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達する第１トレンチ（７）を形成する工程と、トレンチ（７）の内壁面にエピタキシャル成長させることで第１導電型のチャネル層（８）を形成する工程と、チャネル層（８）の上に第２導電型の第４半導体層（９）を形成する工程と、第２半導体層（３）を第１ゲート領域（３ａ）とし、第１ゲート領域（３ａ）に電気的に接続される第１ゲート電極（１２、１３）を形成する工程と、第４半導体層（９）を第２ゲート領域（９ａ）とし、第２ゲート領域（９ａ）に電気的に接続される第２ゲート電極（１０、１１）を形成する工程と、第３半導体層（５）をソース領域（５ａ）とし、ソース領域（５ａ）に電気的に接続されるソース電極（１４）を形成する工程と、基板（１）の裏面側に、ドレイン電極（１４）を形成する工程とを有し、チャネル層（８）を形成する工程では、トレンチ側面（７ａ）側のチャネル層（８ａ）がノーマリーオフ型となる不純物濃度であり、トレンチ底面（７ｂ）側のチャネル層（８ｂ）の不純物濃度がトレンチ側面（７ａ）側のチャネル層（８ａ）よりも高くなるように形成することを特徴としている。
【００３６】
これにより、請求項２に記載の炭化珪素半導体装置を製造することができる。
【００３７】
また、請求項８に記載の発明では、基板主表面が（１１−２０）面である第１導電型の炭化珪素からなる基板（３１）を用意し、この基板（３１）の上に、基板（３１）よりも低濃度な第１導電型の第１半導体層（３２）をエピタキシャル成長させ、第１半導体層（３２）上に第２導電型の第２半導体層（３３）を形成することで、基板（３１）と第１、第２半導体層（３２、３３）とを有する半導体基板（６）を形成する工程と、第２半導体層（３３）の表層に第１導電型のソース領域（３５）を形成する工程と、第２半導体層（３３）表面から、ソース領域（３５）及び第２半導体層（３３）を貫通して第１半導体層（３２）まで達するトレンチ（３７）を形成する工程と、トレンチ（３７）の内壁面にエピタキシャル成長によって第１導電型のチャネル層（３８）を形成する工程と、チャネル層（３８）の上にゲート絶縁膜（３９）を形成する工程と、ゲート絶縁膜（３９）の上にゲート電極（４０）を形成する工程と、ソース領域（３５）に電気的に接続されるソース電極（４２）を形成する工程と、基板（３１）の裏面側に、ドレイン電極（４６）を形成する工程とを有し、チャネル層（３８）を形成する工程では、トレンチ側面（３７ａ）側のチャネル層（３８ａ）はノーマリーオフ型となる不純物濃度であり、トレンチ底面（３７ｂ）側のチャネル層（３８ｂ）の不純物濃度はトレンチ側面側のチャネル層（３８ａ）よりも高くなるように、チャネル層（３８）を形成することを特徴としている。
【００３８】
これにより、請求項３に記載の炭化珪素半導体装置を製造することができる。
【００３９】
また、請求項９に記載の発明では、トレンチ（７、３７）を形成する工程では、トレンチ側面（７ａ、３７ａ）の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、トレンチ底面（７ｂ、３７ｂ）の六方晶系炭化珪素の結晶学的面指数が（１１−２０）面となるようにトレンチ（７、３７）を形成すると共に、チャネル層を形成する工程では、トレンチ側面（７ａ、３７ａ）上のチャネル層（８ａ、３８ａ）表面の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、トレンチ底面（７ｂ、３７ｂ）上のチャネル層（８ｂ、３８ｂ）表面の結晶学的面指数が（１１−２０）面となるようにチャネル層（８、３８）を形成することを特徴としている。
【００４０】
例えば、このように製造することで、トレンチ底面（７ｂ、３７ｂ）側のチャネル層（８ｂ、３８ｂ）の不純物濃度がトレンチ側面（７ａ、３７ａ）側のチャネル層（８ａ、３８ａ）よりも高濃度となるように、形成することができる。
【００４１】
これにより、ノーマリーオフ型の構造で、オン抵抗を低減させることができる。
【００４２】
また、請求項１０に記載の発明では、トレンチ（７、３７）を形成する工程と、チャネル層（８、３８）を形成する工程との間にて、トレンチ底面（７ｂ、３７ｂ）を形成した後に、トレンチ底面（７ｂ、３７ｂ）の下側に、トレンチ底面（７ｂ、３７ｂ）と接し、かつ、第１半導体層（２、３２）とｐｎ接合を構成するように、第２導電型の半導体領域（２０、６０）を形成する工程を有することを特徴としている。
【００４３】
これにより、トレンチコーナーでの電界集中を緩和することができる。
【００４４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４５】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態における炭化珪素半導体装置の断面構造を示す。
【００４６】
この半導体装置は、Ｎチャネル型のＪ−ＦＥＴを備えるものである。この半導体装置は、トレンチ及びＮ-型チャネル層表面の結晶面が、図１１での構造と異なる。なお、本実施形態では、結晶面が異なる以外のその他の構造は図１１と同様である。
【００４７】
具体的には、基板としてのＮ+型基板１と、第１半導体層としてのＮ-型ドリフト層２と、第２半導体層としてのＰ+型層３と、第３半導体層としてのＮ+型層５とからなる半導体基板６が備えられている。この半導体基板６はＳｉＣによって構成されており、基板表面は（１１−２０）面である。
【００４８】
なお、半導体基板６を構成する各層の不純物濃度は、例えば、Ｎ+型基板１が１．０×１０20ｃｍ-3、Ｎ-型ドリフト層２が１．０×１０16ｃｍ-3、Ｐ+型層３が１．０×１０18ｃｍ-3、Ｎ+型層５が１．０×１０19ｃｍ-3である。
【００４９】
また、半導体基板６の主表面側には、半導体基板６表面からＮ+型層５およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ７が形成されている。このとき、トレンチ側面７ａは（０００１）面であり、トレンチ底面７ｂは（１１−２０）面である。
【００５０】
そして、このトレンチ７の内壁面には、膜厚が例えば０．５μｍであるＮ-型チャネル層８が成膜されている。
このＮ-型チャネル層８のうち、トレンチ側面７ａ側に形成されている部分８ａの表面は（０００１）面であり、トレンチ底面７ｂ側に形成されている部分８ｂの表面は（１１−２０）面である。また、このＮ-型チャネル層８の不純物濃度は、トレンチ側面７ａ側の部分８ａが、例えば１．０×１０16ｃｍ-3であり、トレンチ底面７ｂ側の部分８ｂが、例えば１．０×１０17ｃｍ-3となっている。
【００５１】
さらに、このＮ-型チャネル層８表面上には、例えば１．０×１０18ｃｍ-3とされた不純物濃度の第４半導体層としてのＰ+型層９が成膜されている。
【００５２】
この半導体装置では、図１１の構造と同様に、Ｐ+型層３、９によって第１ゲート領域３ａと第２ゲート領域９ａが構成され、Ｎ+型層５によってＮ+型ソース領域５ａが構成されている。
【００５３】
第１ゲート領域３ａ表面には、例えばＰ+型層とオーミック接触が可能な材質であるＡｌ層１２と、その上に積層されたＮｉ層１３とから構成された第１ゲート電極Ｇ１が形成されている。また、第２ゲート領域９ａの表面においても、例えば、Ａｌ層１０と、その上に積層されたＮｉ層１１とから構成された第２ゲート電極Ｇ２が形成されている。
【００５４】
Ｎ+型ソース領域５ａの表面には、例えばＮｉ層から構成されたソース電極１４が形成されている。そして、これら第１、第２ゲート電極Ｇ１、Ｇ２とソース電極１４とが層間絶縁膜１５を介して電気的に分離された構成となっている。
【００５５】
また、半導体基板６の裏面側にはＮ+型基板１と電気的に接続されたドレイン電極１６が形成されている。
【００５６】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。例えば、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との電位が独立して制御可能な場合では、  第１、第２ゲート電極Ｇ１、Ｇ２の電位に基づいて第１、第２ゲート領域３ａ、９ａの双方からＮ-型チャネル層８ａ側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。
【００５７】
つまり、第１、第２ゲート電極Ｇ１、Ｇ２に電圧を印加していない時には、Ｎ-型チャネル層８が第１、第２ゲート領域３ａ、９ａの双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域３ａ、９ａとＮ-型チャネル層８ａとの間に順バイアスをかけると、Ｎ-型チャネル層８ａに延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００５８】
本実施形態では、トレンチ底面７ｂ側のＮ-型チャネル層８ｂの不純物濃度は、トレンチ側面７ａ側のＮ-型チャネル層８ａよりも不純物濃度が高い構造となっている。このため、Ｎ-型チャネル層８ａに電流が流れたとき、トレンチ底面側のＮ-型チャネル層８ｂにおいても電流が流れるようになる。
【００５９】
したがって、図１１に示す構造のように、チャネル層Ｊ８のトレンチ底面側の部分Ｊ８ｂがトレンチ側面側の部分Ｊ８ａよりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００６０】
さらに、本実施形態では、トレンチ側面７ａ側のチャネル層８ａの結晶面が（０００１）面となっている。したがって、電流は（０００１）面と平行に流れる。一般的に、六方晶の炭化珪素結晶において、（０００１）面に平行な方向の方が、（１１−２０）面に平行な方向よりも結晶の内部にて電子が流れやすいことが知られている。
【００６１】
このことから、図１１に示すように、トレンチ側面Ｊ７ａ側のＮ-型チャネル層Ｊ８ａの表面が（１１−２０）面であり、Ｎ-型チャネル層８ａの不純物濃度が同じ場合の構造と比較して、チャネル抵抗を低下させることができる。
【００６２】
次に本実施形態を適用した半導体装置の製造方法を図２、３に示す。
【００６３】
〔図２（ａ）に示す工程〕
まず、図２（ａ）に示すように、上記不純物濃度で構成され、かつ、表面が（１１−２０）面であるＮ+型基板１を用意する。そして、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層５を順にエピタキシャル成長させる。これにより、表面が（１１−２０）面である半導体基板６を形成する。
【００６４】
〔図２（ｂ）に示す工程〕
そして、図示しないが、半導体基板６表面に酸化膜を形成する。続いて、フォトリソグラフィ工程を行い、その後、この酸化膜をマスクとして、ＲＩＥ（反応性イオンエッチング）を行う。このとき、深さが例えば３μｍであり、側面が（０００１）面、底面が（１１−２０）面となるようにトレンチ７を形成する。その後、酸化膜を除去する。
【００６５】
これにより、図２（ｂ）に示すように、Ｎ+型層５およびＰ+型層３を貫通してＮ-型ドリフト層２に達する深さであり、側面７ａが（０００１）面、底面が（１１−２０）面であるトレンチ７が形成される。
【００６６】
〔図２（ｃ）に示す工程〕
次に、図２（ｃ）に示すように、トレンチ７を含む半導体基板６の表面にＮ-型チャネル層８をエピタキシャル成長させる。これにより、Ｎ-型チャネル層８が形成される。このとき、トレンチ７の内壁上にＮ-型チャネル層８をエピタキシャル成長させるようにしているため、トレンチ側面７ａ上では、（０００１）面方向にＮ-型チャネル層８ａが形成される。また、同様に、トレンチ底面７ｂ上では、（１１−２０）面方向にＮ-型チャネル層８ｂが形成される。
【００６７】
一般的に、同一条件にてＳｉＣをエピタキシャル成長させたとき、（１１−２０）面方向にエピタキシャル成長させたときの方が、（０００１）面方向にエピタキシャル成長させたときよりも、不純物濃度が高くなる。このため、本実施形態では、Ｎ-型チャネル層８のうち、トレンチ底面７ｂ側の部分の不純物濃度をトレンチ側面７ａ側の部分よりも高くすることができる。
【００６８】
〔図３（ａ）に示す工程〕
その後、Ｎ-型チャネル層８の表面上にＰ+型層９を形成する。続いて、フォトリソグラフィによる選択的エッチングを行い、Ｐ+型層９の所定領域をエッチングし、Ｎ+型層５の表面を露出させる。さらに、フォトリソグラフィによる選択的エッチングを行い、Ｎ+型層５の所定領域をエッチングし、Ｐ+型層３の表面を露出させる。
【００６９】
〔図３（ｂ）に示す工程〕
半導体基板６の表面全面に層間絶縁膜１５を成膜したのち、層間絶縁膜１５にコンタクトホールを形成する。
【００７０】
この後の工程は図示しないが、コンタクトホールにソース電極１４、第１ゲート電極１２、１３、第２ゲート電極１０、１１を形成する。そして、半導体基板６の裏面側にドレイン電極１６を形成することで、図１に示す炭化珪素半導体装置が完成する。
【００７１】
以上説明したように、本実施形態に示す炭化珪素半導体装置においては、（１１−２０）面を有するＮ+型基板１を用い、その上にＮ-型ドリフト層２、Ｐ+型層３およびＮ+型層５をエピタキシャル成長によって形成することで、表面が（１１−２０）面となるように半導体基板６を形成している。
【００７２】
この半導体基板６表層に、側面７ａが（０００１）面、底面７ｂが（１１−２０）面となるようにトレンチ７を形成している。そして、このトレンチ７の内壁面上にエピタキシャル成長にて、Ｎ-型チャネル層８を形成している。このため、Ｎ-型チャネル層８のうち、トレンチ側面７ａ上の部分８ａは（０００１）面方向に成長し、また、トレンチ底面７ｂ上の部分８ｂは（１１−２０）面方向に成長する。
【００７３】
これにより、Ｎ-型チャネル層８のうち、トレンチ側面７ａ上の部分８ａの不純物濃度をノーマリーオフとなるように低い濃度に設定しても、トレンチ底面７ｂ上の部分８ｂの不純物濃度をトレンチ側面７ａ上の部分８ａよりも高くすることができる。
【００７４】
このことから、ゲート電圧を印加し、チャネル層８ａに電流を流したとき、トレンチ底面７ｂ側のチャネル層８ｂにおいても電流を流すことができる。したがって、ノーマリーオフ型で低オン抵抗であるトレンチゲート型のＪ−ＦＥＴを製造することができる。
【００７５】
また、図１の構造にて、さらにトレンチ底面７ｂの下側にＰ型領域を有する構造とすることもできる。図４にこの場合における半導体装置の断面構造を示す。
【００７６】
図４に示す構造は、不純物濃度が例えば１×１０17ｃｍ-3とされたＰ型領域２０を、チャネル層８のうちトレンチ底面７ｂ側に形成された部分８ｂの下側に有しており、それ以外の構造は、図１と同じである。なお、このＰ型領域が特許請求の範囲に記載している第２導電型の半導体領域に相当する。
【００７７】
このＰ型領域２０はＮ-型ドリフト層２とｐｎ接合をしていることから、このｐｎ接合から延びる空乏層によって、トレンチコーナーでの電界集中を緩和することができる。これにより、オフ時のソース・ドレイン間の耐圧を向上させることができる。
【００７８】
図５にこの場合における半導体装置の製造工程の一例を示す。図４の構造の半導体装置を製造するためには、図２、図３に示す製造工程において、図２（ｂ）に示す工程と、図２（ｃ）に示す工程の間に、図５（ａ）に示す工程を行う。
【００７９】
図２（ａ）、（ｂ）に示す工程にて、表面が（１１−２０）面である半導体基板６にトレンチ７を形成した後、図５（ａ）に示すように、酸化膜２１を形成する。その後、酸化膜２１をマスクとし、Ａｌを不純物としたイオン注入を行う。続いて、例えば１５００℃にてアニール処理を行うことで、Ｐ型領域２０が形成される。
【００８０】
そして、図５（ｂ）に示すように、Ｐ型領域２０を形成した後、図２（ｃ）と同様の工程を行い、Ｎ-型チャネル層８を形成する。その後、図３（ａ）、（ｂ）に示す工程を経ることで、図４に示す構造の半導体装置が形成される。
【００８１】
この場合、図５（ａ）に示す工程において、Ｐ型領域２０をイオン注入とアニール処理とにて形成している。通常、表面にオフ角を有する半導体基板を用いた場合では、イオン注入とアニール処理を行うと、その基板表面に凹凸が生じる。
【００８２】
これに対して、本実施形態では、トレンチ底面７ｂは（１１−２０）面であり、オフ角のないジャスト面である。このため、イオン注入及びアニール処理をした後の基板表面における凹凸を低減することができる。したがって、その上に良質なＮ-型チャネル層８をエピタキシャル成長させることができる。
【００８３】
なお、本実施形態では、Ｐ+型層３と、Ｎ+型層５とをそれぞれエピタキシャル成長にて形成していたが、Ｐ+型層３と、Ｎ+型層５とをそれぞれイオン注入法にて形成することもできる。
【００８４】
また、図５（ａ）に示す工程にて、トレンチ底面７ｂの下側にイオン注入することで、Ｐ型領域２０を形成していたが、トレンチ底面７ｂの表面上に堆積させることで、Ｐ型領域２０を形成しても良い。
【００８５】
（第２実施形態）
図６に第２実施形態における半導体装置の断面構造を示す。本実施形態での半導体装置は、トレンチゲート構造を有する蓄積型のＮチャネルＭＯＳＦＥＴを備えるものである。
【００８６】
本実施形態におけるＭＯＳＦＥＴには、基板としてのＮ+型基板３１と、第１半導体層としてのＮ-型ドリフト層３２と、第２半導体層としてのＰ+型層３３とからなる半導体基板３６が備えられている。この半導体基板３６は炭化珪素によって構成されており、基板表面は（１１−２０）面である。
【００８７】
なお、半導体基板６を構成する各層の不純物濃度は、例えば、Ｎ+型基板３１が１．０×１０20ｃｍ-3であり、Ｎ-型ドリフト層３２が１．０×１０16ｃｍ-3であり、Ｐ+型層３３が１．０×１０18ｃｍ-3である。
【００８８】
また、Ｐ+型層３３の表層には、例えば１．０×１０19ｃｍ-3とされた不純物濃度のＮ+型ソース領域３５が形成されている。
【００８９】
そして、半導体基板３６の主表面側には、半導体基板３６表面から、Ｎ+型ソース領域３５及びＰ+型層３３を貫通してＮ-型ドリフト層３２まで達するトレンチ３７が形成されている。なお、本実施形態においても、トレンチ側面３７ａは（０００１）面であり、トレンチ底面３７ｂは（１１−２０）面である。
【００９０】
そして、このトレンチ３７の内壁面には、膜厚が例えば０．５μｍであるＮ-型チャネル層３８が成膜されている。このＮ-型チャネル層３８のうち、トレンチ側面３７ａ側に形成されている部分３８ａの表面は（０００１）面であり、トレンチ底面３７ｂ側に形成されている部分３８ｂの表面は（１１−２０）面である。
【００９１】
なお、このＮ-型チャネル層３８の不純物濃度は、トレンチ側面３７ａ側の部分３８ａが、例えば１．０×１０16ｃｍ-3であり、トレンチ底面３７ｂ側の部分３８ｂが、例えば１．０×１０17ｃｍ-3となっている。
【００９２】
さらに、このＮ-型チャネル層３８表面上には、厚さが例えば、４０μｍであるゲート酸化膜３９が形成されている。このゲート酸化膜３９上には、ｐｏｌｙ−Ｓｉにて構成されたゲート電極４０が形成されている。
【００９３】
Ｐ+型層３３表層には、Ｎ+型ソース領域３５に隣接して、５．０×１０18ｃｍ-3とされた不純物濃度のコンタクト領域としてのＰ+型領域３４が形成されている。そして、Ｐ+型層３３表面には、例えばＰ+型領域３４とオーミック接触となるようにＡｌ層４１が形成されている。また、Ａｌ層４１と、Ｎ+型ソース領域３５と接続するように、例えばＮｉにより構成されたソース電極４２が形成されている。
【００９４】
そして、ゲート電極４０とソース電極４２とが層間絶縁膜４３を介して電気的に分離された構成となっている。
【００９５】
また、半導体基板３６の裏面側にはＮ+型基板３１と電気的に接続されたドレイン電極４６が形成されている。
【００９６】
このように構成されたＭＯＳＦＥＴはノーマリオフで作動する。ゲート電圧が印加されると、Ｎ-型チャネル層３８に電子が蓄積されることで、ソース・ドレイン間に電流が流れる。
【００９７】
本実施形態では、Ｎ-型チャネル層３８ｂのうち、トレンチ底面３７ｂ側に形成された部分３８ｂの不純物濃度は、トレンチ側面３７ａ側に形成された部分３８ａよりも不純物濃度が高い構造となっている。このため、ゲート電圧が印加されたとき、トレンチ側面３７ａ側のＮ-型チャネル層３８ａだけでなく、さらにトレンチ底面側のＮ-型チャネル層３８ｂにおいても電流が流れるようになる。
【００９８】
したがって、チャネル層３８のトレンチ底面側の部分３８ｂがトレンチ側面側の部分３８ａよりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００９９】
さらに、本実施形態においても、トレンチ側面３７ａ側のチャネル層３８ａの結晶面が（０００１）面となっている。したがって、第１実施形態と同様に、トレンチ側面側のＮ-型チャネル層の表面が（１１−２０）面であり、Ｎ-型チャネル層の不純物濃度が同じ場合の構造と比較して、チャネル抵抗を低下させることができる。
【０１００】
図７、８に本実施形態を適用した半導体装置の製造方法を示す。
【０１０１】
〔図７（ａ）に示す工程〕
まず上記不純物濃度で構成され、かつ、表面が（１１−２０）面であるＮ+型基板３１を用意する。そして、Ｎ+型基板３１の表面に、Ｎ-型ドリフト層３２をエピタキシャル成長させることで、表面が（１１−２０）面である半導体基板３６を形成する。
【０１０２】
次に、図７（ａ）に示すように、Ｎ-型ドリフト層３２表面から所定深さとなるように、Ｂ（ボロン）を用いたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｎ-型ドリフト層３２の表層に、Ｐ型層３３が形成される。
【０１０３】
〔図７（ｂ）に示す工程〕
続いて、半導体基板３６表面にマスク５１を形成する。このマスク５１を用いて、Ｐ型層３３表層にＡｌ（アルミニウム）を不純物としたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｐ+型領域３４が形成される。
【０１０４】
〔図７（ｃ）に示す工程〕
そして、半導体基板３６表面にマスク５２を形成する。このマスク５２を用いて、Ｐ型層３３表層にＮ（窒素）を不純物としたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｐ+型領域３４表層にて、Ｐ+型領域３４に隣接して、Ｎ+型ソース領域３５が形成される。
【０１０５】
〔図８（ａ）に示す工程〕
次に、図示しないが、半導体基板３６表面上に酸化膜を形成する。そして、フォトリソグラフィ工程を行い、この酸化膜をマスクとしたＲＩＥを行う。このとき、深さが例えば３μｍとなり、側面が（０００１）面、底面が（１１−２０）面となるようにトレンチ７を形成する。その後、この酸化膜を除去する。
【０１０６】
これにより、図８（ａ）に示すように、Ｎ+型ソース領域３５およびＰ+型層３３を貫通してＮ-型ドリフト層３２に達し、側面３７ａが（０００１）面であり、底面３７ｂが（１１−２０）面であるトレンチ３７が形成される。
【０１０７】
〔図８（ｂ）に示す工程〕
次に、図８（ｂ）に示すように、トレンチ３７を含む半導体基板３６の表面上にＮ-型チャネル層３８をエピタキシャル成長させる。このとき、トレンチ３７の内壁上にＮ-型チャネル層３８をエピタキシャル成長させるようにしているため、トレンチ側面３７ａ上では、（０００１）面方向にＮ-型チャネル層３８ａが形成される。また、同様に、トレンチ底面３７ｂ上では、（１１−２０）面方向にＮ-型チャネル層３８ｂが形成される。
【０１０８】
このようにＮ-型チャネル層３８を形成することで、本実施形態においても、Ｎ-型チャネル層３８のうち、トレンチ底面３７ｂ側の部分の不純物濃度をトレンチ側面３７ａ側の部分よりも高くすることができる。
【０１０９】
〔図８（ｃ）に示す工程〕
続いて、Ｎ-型チャネル層３８の表面上に、熱酸化にて膜厚が例えば４０ｎｍであるゲート酸化膜３９を形成する。
【０１１０】
その後の工程は図示しないが、Ｎ-型チャネル層３８及びゲート酸化膜３９の所定領域をエッチングし、Ｎ+型ソース領域３５及びＰ+型領域３４の表面を露出させる。
【０１１１】
さらに、ゲート酸化膜３９上にＰｏｌｙ−Ｓｉを成膜し、パターニングすることで、ゲート電極４０を形成する。続いて、ゲート電極４０上を含む半導体基板３６表面に層間絶縁膜４３を形成する。そして、この層間絶縁膜４３にコンタクトホールを形成し、Ｎ+型ソース領域３５及びＰ+型領域３４の表面を露出させる。この露出した表面のうち、Ｐ+型領域３４の表面上にＡｌ層４１を形成する。続いて、このＡｌ層４１上を含むＮ+型ソース領域３５及びＰ+型領域３４の表面上にＮｉより構成されたソース電極４２を形成する。
【０１１２】
そして、半導体基板３６の裏面側にドレイン電極４６を形成することで、図６に示す炭化珪素半導体装置が完成する。
【０１１３】
以上説明したように、本実施形態に示す炭化珪素半導体装置においても、（１１−２０）面を有するＮ+型基板３１を用い、その上にＮ-型ドリフト層３２をエピタキシャル成長によって形成することで、表面が（１１−２０）面である半導体基板３６を形成している。
【０１１４】
そして、この半導体基板３６表層に、側面３７ａが（０００１）面、底面３７ｂが（１１−２０）面となるようにトレンチ７を形成している。そして、このトレンチ３７の内壁面上にエピタキシャル成長にて、Ｎ-型チャネル層３８を形成している。このため、Ｎ-型チャネル層３８のうち、トレンチ側面３７ａ上の部分３８ａは（０００１）面方向に成長し、また、トレンチ底面３７ｂ上の部分３８ｂは（１１−２０）面方向に成長する。
【０１１５】
これにより、Ｎ-型チャネル層３８のうち、トレンチ側面３７ａ上の部分３８ａの不純物濃度をノーマリーオフとなるように低い濃度に設定しても、トレンチ底面３７ｂ上の部分３８ｂの不純物濃度をトレンチ側面３７ａ上の部分３８ａよりも高くすることができる。
【０１１６】
このことから、ゲート電圧を印加し、チャネル層３８に電流を流したとき、トレンチ底面３７ｂ側のチャネル層３８ｂにおいても電流を流すことができる。したがって、ノーマリーオフ型で低オン抵抗であるトレンチゲート型のＭＯＳＦＥＴを製造することができる。
【０１１７】
また、本実施形態においては、Ｐ型層３３、Ｎ+型ソース領域３５、及びＰ+型領域３４をイオン注入とアニール処理にて形成している。このとき、半導体基板３６の主表面は（１１−２０）面であり、オフ角の無いジャスト面である。このため、主表面がオフ角を有する半導体基板を用いた場合と比較して、半導体基板３６表面における凹凸を低減することができる。したがって、Ｎ+型ソース領域３５及びＰ+型領域３４と、ソース電極４２とにおいて、コンタクト抵抗を低減することができる。
【０１１８】
また、本実施形態においても、第１実施形態と同様に、図６の構造にて、さらにトレンチ底面３７ｂの下側にＰ型領域を有する構造とすることもできる。図９にこの場合における半導体装置の断面構造を示す。
【０１１９】
図９に示す構造は、不純物濃度が例えば１×１０17ｃｍ-3とされたＰ型領域６０をトレンチ底面３７ｂの下側に有しており、それ以外の構造は、図６と同じである。
【０１２０】
このＰ型領域６０とＮ-型ドリフト層２とのｐｎ接合から延びる空乏層によって、トレンチコーナーでの電界集中を緩和することができる。これにより、オフ時のソース・ドレイン間の耐圧を向上させることができる。
【０１２１】
図１０にこの場合における半導体装置の製造工程を示す。図６の構造の半導体装置を製造するには、図７、図８に示す製造工程において、図８（ａ）に示す工程と、図８（ｂ）に示す工程の間にて、図１０（ａ）に示す工程を行う。
【０１２２】
図７（ａ）、（ｂ）、（ｃ）に示す工程にて、表面が（１１−２０）面である半導体基板３６にトレンチ３７を形成した後、図１０（ａ）に示すように、酸化膜６１を形成する。その後、酸化膜６１をマスクとし、Ａｌを不純物としたイオン注入を行う。続いて、例えば１５００℃にてアニール処理を行うことで、Ｐ型領域６０が形成される。
【０１２３】
そして、図１０（ｂ）に示すように、Ｐ型領域６０を形成した後、図８（ｂ）と同様の工程を行い、Ｎ-型チャネル層３８を形成する。その後、図８（ｃ）に示す工程を経ることで、図６に示す構造の半導体装置が形成される。
【０１２４】
本実施形態においても、図１０（ａ）に示す工程にて、Ｐ型領域６０をイオン注入とアニール処理とにて形成している。トレンチ底面３７ｂは（１１−２０）面であり、オフ角のないジャスト面であることから、表面にオフ角を有する半導体基板を用いた場合と比較して、イオン注入及びアニール処理をした後の基板表面における凹凸を低減することができる。したがって、その上に良質なＮ-型チャネル層３８をエピタキシャル成長させることができる。
【０１２５】
なお、本実施形態では、Ｐ型層３３、Ｎ+型ソース領域３５をそれぞれイオン注入法にて形成していたが、Ｐ型層３３、Ｎ+型ソース領域３５をそれぞれエピタキシャル成長にて形成することもできる。
【０１２６】
また、図１０（ａ）に示す工程にて、トレンチ底面３７ｂの下側にイオン注入することで、Ｐ型領域６０を形成していたが、トレンチ底面３７ｂの表面上に堆積させることで、Ｐ型領域６０を形成しても良い。
【０１２７】
（他の実施形態）
なお、上記した各実施形態では、ノーマリーオフ型の半導体装置について、説明してきたが、ノーマリーオフ型の半導体装置においても、本発明を適用することが可能である。
【０１２８】
また、上記した各実施形態では、Ｎ-型チャネル層８、３８というＮ型不純物層がチャネルとなるＪ−ＦＥＴ及びＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴ及びＭＯＳＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１２９】
また、第２実施形態において、Ｎ+型基板３１とＮ-型ドリフト層３２というように、基板がドリフト層と同一の導電型であるＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、基板がドリフト層と異なる導電型となるＩＧＢＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図２】本発明の第１実施形態におけるトレンチゲート型炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く製造工程を示す図である。
【図４】図１の断面構成を一部変更したときのトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図５】図４の断面構成を有するトレンチゲート型炭化珪素半導体装置製造工程を示す図である。
【図６】本発明の第２実施形態におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図７】本発明の第２実施形態におけるトレンチゲート型炭化珪素半導体装置の製造工程を示す図である。
【図８】図７に続く製造工程を示す図である。
【図９】図６の断面構成を一部変更したときのトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図１０】図９の断面構成を有するトレンチゲート型炭化珪素半導体装置製造工程を示す図である。
【図１１】従来におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１、３１…Ｎ+型基板、２、３２…Ｎ-型ドリフト層、３、３３…Ｐ+型層、
５…Ｎ+型層、７、３７…トレンチ、８、３８…Ｎ-型チャネル層、
９…Ｐ+型層、１０、１２、４１…Ａｌ層、
１１、１３、１４、４２…Ｎｉ層、
１５…層間絶縁膜、１６、４６…ドレイン電極、２０、６０…Ｐ型領域、
３４…Ｐ+型領域、３５…Ｎ+型ソース領域、３９…ゲート酸化膜、
４０…ゲート電極（ｐｏｌｙ−Ｓｉ層）。
【図１】
0004114390.tif 000002
【図２】
0004114390.tif 000003
【図３】
0004114390.tif 000004
【図４】
0004114390.tif 000005
【図５】
0004114390.tif 000006
【図６】
0004114390.tif 000007
【図７】
0004114390.tif 000008
【図８】
0004114390.tif 000009
【図９】
0004114390.tif 000010
【図１０】
0004114390.tif 000011
【図１１】
0004114390.tif 000012