(57)【特許請求の範囲】
【請求項１】
主面を有する第１導電型の半導体基板と、
前記半導体基板内に形成され、内部に空洞を有する第２導電型の拡散層と、
前記主面上に形成された第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択的に形成された第１導電型の第２半導体領域と、
前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介して形成されたゲート電極と
を具備してなることを特徴とする電力用半導体装置。
【請求項２】
前記拡散層は複数存在し、これらの拡散層を前記主面の上から見た形状はストライプ状または円状の形状であることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記複数の拡散層を前記主面の上から見た形状がストライプ状の場合、前記ストライプ状の拡散層の幅は０．５〜５μｍ、隣り合う二つの前記ストライプ状の拡散層の中央の間隔は１〜１０μｍであり、
前記複数の拡散層を前記主面の上から見た形状が円状の場合、前記円状の拡散層の直径は０．５〜５μｍ、隣り合う二つの前記円状の拡散層の中心の間隔は１〜１０μｍであることを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記複数の拡散層は、前記主面に対して平行な方向においては、濃度的に互いに分離されていることを特徴とする請求項２に記載の電力用半導体装置。
【請求項５】
前記拡散層は、深さ方向に２層以上存在することを特徴とする請求項１に記載の電力用半導体装置。
【請求項６】
前記第１導電型の半導体基板、前記第２導電型の拡散層、前記第２導電型の第１半導体領域、前記第１導電型の第２半導体領域および前記ゲート電極を具備した高耐圧半導体素子は、パワーＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする請求項１ないし５のいずれか１項に記載の電力用半導体装置。
【請求項７】
第１導電型の半導体基板の主面にトレンチを形成する工程と、
熱処理により前記トレンチを空洞に変形させる工程と、
前記空洞と繋がる開口部から第２導電型の不純物のガスを前記半導体基板内に導入し、前記不純物のガスを前記空洞の周辺部分の前記半導体基板内に拡散させることで、前記空洞の周辺部分の前記半導体基板内に第２導電型の拡散層を形成する工程と、
前記半導体基板の前記主面上に第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の表面に第１導電型の第２半導体領域を選択的に形成する工程と、
前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介してゲート電極を形成する工程と
を有することを特徴とする電力用半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の主面にトレンチを形成する工程と、
前記トレンチの底面に対して垂直に第２導電型の不純物をイオン注入し、前記トレンチの底面に第２導電型層を形成する工程と、
熱処理により前記トレンチを空洞に変形させると同時に、前記空洞の周辺部分の前記半導体基板内に第２導電型の拡散層を形成する工程と、
前記半導体基板の主面上に第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の表面に第１導電型の第２半導体領域を選択的に形成する工程と、
前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介してゲート電極を形成する工程と
を有することを特徴とする電力用半導体装置の製造方法。
【請求項９】
前記熱処理は、水素雰囲気中で行うことを特徴とする請求項７または８に記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型の高耐圧半導体素子を備えた電力用半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１７に、従来の代表的なパワーＭＯＳＦＥＴの断面図を示す。図中、８１はｎ+ 型ドレイン層としての高不純物濃度のｎ+ 型Ｓｉ基板を示しており、このｎ+ 型Ｓｉ基板８１上には低不純物濃度のｎ- 型エピタキシャルＳｉ層８２が形成されている。
【０００３】
このｎ- 型エピタキシャルＳｉ層８２の表面にはｐ型ベース層８３が選択的に形成され、さらにこのｐ型ベース層８３の表面には高不純物濃度のｎ+ 型ソース拡散層８４が選択的に形成されている。
【０００４】
このｎ+ 型ソース拡散層８４とｎ- 型エピタキシャルＳｉ層８２とで挟まれたｐ型ベース層８３上には図示しないゲート絶縁膜を介してゲート電極８５が設けられ、ＭＯＳゲート構造が形成されている。
【０００５】
この種のパワーＭＯＳＦＥＴ、すなわちプレーナ型のパワーＭＯＳＦＥＴにおいては、ｎ+ 型Ｓｉ基板８１の裏面からｎ- 型エピタキシャルＳｉ層８２を介してｎ+ 型ソース拡散層８４に主電流が流れる。そのため、素子がオン時の抵抗（オン抵抗）は、ｎ- 型エピタキシャルＳｉ層８２の厚さ（エピ厚）に依存する。
【０００６】
このように図１７に示した従来のパワーＭＯＳＦＥＴは、主電流が流れる領域と耐圧を維持する領域とが同一である。そのため、高耐圧化のためにエピ厚を厚くするとオン抵抗が上がり、逆にエピ厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在している。すなわち、低オン抵抗化と高耐圧化を同時に満足させることは困難であった。
【０００７】
しかし最近になり、これらを同時に満足させるような新構造のパワーＭＯＳＦＥＴがいくつか提案されている。その一つとして、図１８に示す新構造のパワーＭＯＳＦＥＴが知られている。なお、図１７と対応する部分には図１７と同一符号を付してあり、詳細な説明は省略する。
【０００８】
このパワーＭＯＳＦＥＴはプレーナ型ではあるが、図示しない二つのゲート電極で挟まれた領域の中央に、ｎ- 型エピタキシャルＳｉ層８２（８２1 〜８２6 ）よりも高不純物濃度のｎ型エピタキシャルＳｉ層８６およびその両側にｐ型ピラー層８７があり、このｐ型ピラー層８６は図示しないｐ型ベース層につながる構造をとっている。すなわち、主電流が流れる領域と耐圧を維持する領域とを分けた構造になっている。ｎ+ 型Ｓｉ基板８１の不純物濃度は１×１０18以上（０．００１８Ω・ｃｍ以下）、ｎ- 型エピタキシャルＳｉ層８２の不純物濃度は１〜２×１０15程度である。
【０００９】
このような構成であれば、主電流はｎ型エピタキシャルＳｉ層８６を通るためにオン抵抗はｎ型エピタキシャルＳｉ層８６の不純物濃度に依存し、一方、耐圧は横方向へ空乏層を伸ばすためにｎ型エピタキシャルＳｉ層８６およびｐ型ピラー層８７のそれぞれの不純物濃度および幅で決まるため、低オン抵抗化および高耐圧化の両立が可能となる。
【００１０】
しかしながら、この新構造のパワーＭＯＳＦＥＴには以下のような欠点があった。
【００１１】
すなわち、図１８に示した新構造を製造するためには、図１９（ａ）〜図１９（ｄ）に示すように、薄いｎ- 型エピタキシャルＳｉ層８２の成長、ｎ型不純物としての砒素（Ａｓ）のイオン注入、ｐ型不純物注入用のマスク（不図示）の形成、ｐ型不純物としてのボロン（Ｂ）のイオン注入からなる一連の工程を繰り返す必要がある。
【００１２】
具体的には、ｎ型エピタキシャルＳｉ層８６の厚さは５０μｍ程度、ｎ- 型エピタキシャルＳｉ層８２の厚さは８．３μｍ程度であるため、上記一連の工程を５回または６回行う必要がある。
【００１３】
この場合、５回または６回のエピタキシャル成長工程、１０回または１２回のマスク形成工程、１０回または１２回のイオン注入工程が必要となる。その後、図１９（ｄ）に示すように、アニールを行って、イオン注入したＡｓおよびＢを活性化し、ｎ型エピタキシャルＳｉ層８６、ｐ型ピラー層８７が完成する。
【００１４】
このように図１８の新構造のパワーＭＯＳＦＥＴを作製するためには、図１７のプレーナ型のパワーＭＯＳＦＥＴに比べて、工程数が大幅に増加する。その結果、製造時間と製造コストがかかり、実用化は困難だと考えられる。
【００１５】
図２０に、低オン抵抗化および高耐圧化を両立できる、他の新構造のパワーＭＯＳＦＥＴの断面図を示す。なお、図１７と対応する部分には図１７と同一符号を付してあり、詳細な説明は省略する。
【００１６】
このパワーＭＯＳＦＥＴは、所定の間隔で配列形成された複数のｐ型埋め込み層８８をｎ- 型エピタキシャルＳｉ層８２内に備えている。
【００１７】
このような構成であれば、主電流はｎ+ 型Ｓｉ基板８１の裏面からｐ+ 型埋め込み層８８間のｎ- 型エピタキシャルＳｉ層８２を介してｎ+ 型ソース拡散層８４へと流れる。したがって、オン抵抗は、ｎ- 型エピタキシャルＳｉ層８２の厚さと抵抗率、およびｐ+ 型埋め込み層８８の間隔（特に横方向の間隔）によって決まる。
【００１８】
一方、複数のｐ+ 型埋め込み層８８のそれぞれから空乏層が伸び、これらの空乏層の和がｎ- 型エピタキシャルＳｉ層８２の空乏層になるので、耐圧はｎ- 型エピタキシャルＳｉ層８２の厚さと抵抗率によって決まる。
【００１９】
したがって、オン抵抗をｐ+ 型埋め込み層８８の間隔、耐圧をｎ- 型エピタキシャルＳｉ層８２の厚さと抵抗率によって制御すれば、低オン抵抗化および高耐圧化を両立できる。
【００２０】
図２０に示した新構造を形成するためには、図２１（ａ）〜図２１（ｃ）に示すように、ｎ- 型エピタキシャルＳｉ層８２ｉ（＝１〜３）の成長、ｐ+ 型埋め込み層８８を形成するためのＢのイオン注入を繰り返す必要がある。
【００２１】
具体的には、ｎ+ 型Ｓｉ基板８１の不純物濃度は１×１０18以上（０．００１８Ω・ｃｍ以下）、ｎ- 型エピタキシャルＳｉ層８２の不純物濃度および厚さはそれぞれ１×１０15および１５μｍである。
【００２２】
Ｂのイオン注入は、幅０．６〜１．４μｍ、間隔６〜１０μｍ程度のストライプ状の開口部を有するレジストパターンをマスクにしてＢイオンをドーズ量２×１０13〜１０14ＫｅＶ、加速電圧６０〜１４０ｋｅＶの条件でｎ- 型エピタキシャルＳｉ層８２中に注入する。これらの条件は２層目以降のｎ- 型エピタキシャルＳｉ層８２ｉ、２回目以降のＢのイオン注入についても同じである。
【００２３】
この後は、周知の方法に従って、図２１（ｄ）に示すように、ｐ型ベース層８３、ｎ+ 型ソース拡散層８４、ゲート電極８５を形成する工程が続く。
【００２４】
図２０に示したパワーＭＯＳＦＥＴは、図１８に示したパワーＭＯＳＦＥＴに比べて、ｎ- 型エピタキシャルＳｉ層８２の成長回数が少なくて済むなどの理由により、工程数は大幅には増加しない。
【００２５】
しかしながら、２層目のｎ- 型エピタキシャルＳｉ層８２の成長のときに、ｐ+ 型埋め込み層８８中のＢのオートドープにより、図２１（ｄ）に示すように、ｐ+ 埋め込み層８８が横方向に広がって、隣り合う二つｐ+ 埋め込み層８８間のｎ- 型エピタキシャルＳｉ層８２が狭くなる。その結果、主電流の経路が塞がれ、オン抵抗が増加してしまう。すなわち、プロセス上の問題からオン抵抗が増加するために、実用化が困難であるという問題があった。
【００２６】
【発明が解決しようとする課題】
上述の如く、従来の低オン抵抗化および高耐圧化の両立が可能なパワーＭＯＳＦＥＴは、プロセス上の問題を抱えていた。すなわち、工程数が大幅に増加するために製造時間と製造コストがかかったり、あるいは製造工程中のＢのオートドープにより主電流の経路が塞がれ、オン抵抗が増加するために、実用化が困難であるという問題があった。
【００２７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、低オン抵抗かつ高耐圧のＭＯＳゲート構造を有する高耐圧半導体素子を備え、かつその実現化が容易な電力用半導体装置およびその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りで、その骨子は、本出願人の独自の技術である中空構造によるＳＯＩ技術を高耐圧半導体素子のオン抵抗および耐圧の改善技術に適用したことにある。
【００２９】
すなわち、上記目的を達成するために、本発明に係る電力用半導体装置は、主面を有する第１導電型の半導体基板と、前記半導体基板内に形成され、内部に空洞を有する第２導電型の拡散層と、前記主面上に形成された第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に形成された第１導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介して形成されたゲート電極とを備えていることを特徴とする。
【００３０】
このような構成であれば、内部に空洞を有する第２導電型の拡散層が、図２０に示したｐ型埋め込み層８８と同様の働きをするので、低オン抵抗化および高耐圧化を両立できるようになる。
【００３１】
内部に空洞を有する第２導電型の拡散層は、以下の本発明に係る電力半導体装置の製造方法により、オートドープによる広がりを招かずに形成することができるので、容易に実現することができる。
【００３２】
本発明に係る電力用半導体装置の製造方法は、第１導電型の半導体基板の主面にトレンチを形成する工程と、熱処理により前記トレンチを空洞に変形させる工程と、前記空洞と繋がる開口部から第２導電型の不純物のガスを前記半導体基板内に導入し、前記不純物のガスを前記空洞の周辺部分の前記半導体基板内に拡散させることで、前記空洞の周辺部分の前記半導体基板内に第２導電型の拡散層を形成する工程と、前記半導体基板の前記主面上に第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域の表面に第１導電型の第２半導体領域を選択的に形成する工程と、前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする。
本発明に係る電力用半導体装置の製造方法は、１導電型の半導体基板の主面にトレンチを形成する工程と、前記トレンチの底面に対して垂直に第２導電型の不純物をイオン注入し、前記トレンチの底面に第２導電型層を形成する工程と、熱処理により前記トレンチを空洞に変形させると同時に、前記空洞の周辺部分の前記半導体基板内に第２導電型の拡散層を形成する工程と、前記半導体基板の前記主面上に第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域の表面に第１導電型の第２半導体領域を選択的に形成する工程と、前記半導体基板と前記第２半導体領域に挟まれた前記第１半導体領域上に絶縁膜を介してゲート電極を形成する工程とを有することを特徴とする。
【００３３】
このような構成であれば、第２導電型の拡散層の表面が露出した状態で、エピタキシャル成長を行う工程が無いので、第２導電型の拡散層のオートドープによる広がりを招かずに済むようになる。
【００３４】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００３５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３６】
（第１の実施形態）
先ず、本発明の基礎となる技術について説明する。本出願人には、Ｓｉ基板中に球形またはパイプ状等の中空構造を形成する方法（ＳＯＩ技術）について既に出願している（特願平１１−２４６５８２）。
【００３７】
図１は、球形の中空構造の形成方法を示す工程図である。この形成方法は、Ｓｉ基板１の表面にトレンチ２を形成し、その後水素雰囲気中（還元ガス雰囲気中）での高温熱処理（例えば、１１００℃、１３３３Ｐａ（＝１０Ｔｏｒｒ）、１０ｍｉｎ）により、Ｓｉ基板１にＳｉの表面マイグレーションを発生せさ、トレンチ２を球形の空洞３に変形させ、Ｓｉ基板１中に球形の中空構造を形成するというものである。
【００３８】
図２は、パイプ状の中空構造の形成方法を示す工程図である。この形成方法は、Ｓｉ基板１の表面に複数のトレンチ２を所定の間隔で一方向に沿って形成し、その後球形の中空構造の場合と同様にＨ2 雰囲気中での高温熱処理により、Ｓｉ基板１にＳｉの表面マイグレーションを発生せさ、複数のトレンチ２を一つのパイプ状の空洞３に変形させ、Ｓｉ基板１中にパイプ状の中空構造を形成するというものである。
【００３９】
次に上記技術を製造プロセスに利用した本発明の第１の実施形態に係るパワーＭＯＳＦＥＴについて説明する。図３は本実施形態のパワーＭＯＳＦＥＴの断面図である。
【００４０】
図中、１１はｎ+ 型ドレイン層としての高不純物濃度のｎ+ 型Ｓｉ基板を示しており、このｎ+ 型Ｓｉ基板１１上には低不純物濃度のｎ- 型エピタキシャルＳｉ層１２が形成されている。本発明ではｎ- 型エピタキシャルＳｉ層１２もＳｉ基板とみなす。すなわち、本発明における第１導電型の半導体基板とは、第１導電型の半導体基板単体、およびその上に同じ導電型の半導体層が形成されたものの両方を含む。
【００４１】
このｎ- 型エピタキシャルＳｉ層１２の内部には、複数のｐ+ 型拡散層１３が一方向に沿って形成されている。ｐ+ 型拡散層１３は紙面垂直方向に延びたパイプ状の拡散層であり、その内部にはパイプ状の空洞１４が存在している。これらのｐ+ 型拡散層１３は横方向においては濃度的に互いに分離されている。
【００４２】
ｎ- 型エピタキシャルＳｉ層１２の表面にはｐ型ベース層１５が選択的に形成され、さらにこのｐ型ベース層１５の表面には高不純物濃度のｎ+ 型ソース拡散層１６が選択的に形成されている。
【００４３】
このｎ+ 型ソース拡散層１６とｎ- 型エピタキシャルＳｉ層１２とで挟まれたｐ型ベース層１５上には図示しないゲート絶縁膜を介してゲート電極１７が設けられている。
【００４４】
このように構成されたパワーＭＯＳＦＥＴによれば、パイプ状のｐ+ 型拡散層１３が図２０に示したｐ型埋め込み層８８と同様の働きをするので、低オン抵抗化と高耐圧化を両立できるようになる。
【００４５】
さらに、以下に説明する本実施形態のパワーＭＯＳＦＥＴの製造方法においては、エピタキシャル成長の工程中に、ｐ+ 型拡散層１３の表面が露出することはない。したがって、エピタキシャル成長の工程中に、ｐ+ 型拡散層１３内のｐ型不純物が拡散し、ｐ+ 型拡散層１３が横方向に広がって、隣り合う二つｐ+ 型拡散層１３間のｎ- 型エピタキシャルＳｉ層１２が狭くなり、オン抵抗が上昇するという問題はない。
【００４６】
すなわち、ｐ+ 型拡散層１３を形成する際にｐ型不純物のオートドープの問題は起こらない。しかも、ｐ+ 型拡散層１３を形成するために、工程数が大幅に増加するという問題もない。したがって、低オン抵抗かつ高耐圧のパワーＭＯＳＦＥＴを容易に実現することが可能となる。
【００４７】
図４は、本実施形態のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【００４８】
まず、図４（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２1 を形成する。Ｓｉ基板１１のｎ型不純物濃度は１×１０１８（ａｔｏｍｓ／ｃｍ3 ）以上で、その抵抗率は０．０１８Ω．ｃｍ以下である。ｎ- 型エピタキシャルＳｉ層１２のｎ型不純物濃度は１×１０15（ａｔｏｍｓ／ｃｍ3 ）程度で、その厚さは１６μｍである。
【００４９】
次に図４（ｂ）に示すように、フォトリソグラフィおよびＲＩＥ等の異方性エッチングを用いてｎ- 型エピタキシャルＳｉ層１２1 を加工し、ｎ- 型エピタキシャルＳｉ層１２1 の表面に直径０．２μｍ、深さ２μｍのトレンチ１８を２次元的に配列形成する。このとき、同時に、ｎ- 型エピタキシャルＳｉ層１２1 内にＢガスを導入するための開口部（Ｂ導入用開口部）１９も形成する。
【００５０】
将来接続するトレンチ同士の間隔は例えば０．７μｍ、接続しないトレンチ同士の間隔は例えば８μｍである。Ｂ導入用開口部１９とそれに最も近いトレンチ１８との間隔は例えば０．７μｍである。
【００５１】
なお、図では簡単化のために、６行×３列に配列されたトレンチ１８しか示していないが、図３と同じ素子を形成するためには６行×４列に配列されたトレンチ１８を形成する。また、行および列の数は上記値に限定されるものではない。
【００５２】
次に水素雰囲気中での高温熱処理（１１００℃、１３３３Ｐａ、１０ｍｉｎ）により、ｎ- 型エピタキシャルＳｉ層１２1 にＳｉの表面マイグレーションを発生せさる。
【００５３】
その結果、図４（ｃ）に示すように、０．７μｍの間隔で並んだトレンチ１８の列は、深さ約１μｍ、直径０．３μｍのパイプ状の空洞１４に変形し、ｎ- 型エピタキシャルＳｉ層１２1 中に複数のパイプ状の中空構造が形成される。このとき、Ｂ導入用開口部１９の表面は塞がれない。Ｂ導入用開口部１９はパイプ状の空洞１４と接続する。
【００５４】
次に図４（ｄ）に示すように、ｎ型不純物濃度が１×１０15（ａｔｏｍｓ／ｃｍ3 ）程度、厚さは１３μｍのｎ- 型エピタキシャルＳｉ層１２2 をｎ- 型エピタキシャルＳｉ層１２1 上に形成する。
【００５５】
このとき、Ｂ導入用開口部１９に繋がる開口部がｎ- 型エピタキシャルＳｉ層１２2 に生じるようにエピタキシャル成長を行う。あるいはｎ- 型エピタキシャルＳｉ層１２2 を形成した後、エッチングによりＢ導入用開口部１９に繋がる開口部を形成する。以下の説明では、この開口部およびＢ導入用開口部１９をまとめてＢ導入用開口部１９という。
【００５６】
次に図４（ｅ）に示すように、Ｂ導入用開口部１９からＢガスをｎ- 型エピタキシャルＳｉ層１２1 ，１２2 内に導入し、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２1 ，１２2 （＝１２）にＢを気相拡散させ、Ｂ濃度が４×１０17（ａｔｏｍｓ／ｃｍ3 ）のパイプ状のｐ+ 型拡散層１３を形成する。言い換えれば、内部にパイプ状の空洞１４を有するｐ+ 型拡散層１３を形成する。
【００５７】
このときのｐ+ 型拡散層１３を基板の上から見ると、図５に示すように、ｐ+ 型拡散層１３の形状はストライプ状となる。図３は、図４のストライプ状のｐ+ 型拡散層１３に対して直交する平面による断面図である。ストライプ状のｐ+ 型拡散層１３の幅は０．５〜５μｍ、隣り合う二つのストライプ状の拡散層１３の中央の間隔は１〜１０μｍである。
【００５８】
この後は、周知の方法に従って、ｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成して、図３に示したパワーＭＯＳＦＥＴが完成する。Ｂ導入用開口部１９は絶縁体または半導体で埋め込むか、あるいはそのまま残す。
【００５９】
本実施形態のパワーＭＯＳＦＥＴおよび従来のプレーナ型パワーＭＯＳＦＥＴのそれぞれについて、耐圧とオン抵抗との関係を調べた。その結果、図６に示すように、同じ耐圧で比較すると、本実施形態のパワーＭＯＳＦＥＴは、従来のプレーナ型パワーＭＯＳＦＥＴに比べて、オン抵抗を約６０％低減できることが分かる。
【００６０】
（第２の実施形態）
図７は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを示す断面図である。なお、図３および図４と対応する部分には図３および図４と同一符号を付してあり、詳細な説明は省略する。
【００６１】
本実施形態が第１の実施形態と異なる点は、ｐ+ 型拡散層１３を深さ方向に２層に形成したことにある。
【００６２】
本実施形態のパワーＭＯＳＦＥＴの製造方法は以下の通りである。まず、図４（ａ）〜図４（ｄ）までの工程を行う。
【００６３】
次に図４（ｂ）および図４（ｃ）の工程をもう一度行い、ｎ- 型エピタキシャルＳｉ層１２2 中に複数のパイプ状の空洞１４を第１の実施形態と同じ条件で形成する。
【００６４】
次にＢ導入用開口部１９からＢガスを導入し、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２1 ，１２2 （＝１２）中にＢを拡散させ、２層のパイプ状のｐ+ 型拡散層１３を形成する。
【００６５】
この後は、周知の方法に従って、ｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成して、図３および図４に示したパワーＭＯＳＦＥＴが完成する。なお、ｐ+ 型拡散層１３を深さ方向に３層以上にしても良い。
【００６６】
（第３の実施形態）
図８は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを示す断面図である。なお、以下の図において前出した図と同一符号（添字が異なるものを含む）は同一符号または相当部分を示し、詳細な説明は省略する。
【００６７】
本実施形態が第２の実施形態と異なる点は、１回のエピタキシャル成長で形成したｎ- 型エピタキシャルＳｉ層１２内にパイプ状のｐ+ 型拡散層１３が深さ方向に２層形成されていることにある。
【００６８】
図９は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【００６９】
まず、図９（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２を形成する。Ｓｉ基板１１のｎ型不純物濃度（抵抗率）、ｎ- 型エピタキシャルＳｉ層１２のｎ型不純物濃度は、第１の実施形態と同じであるが、ｎ- 型エピタキシャルＳｉ層１２の厚さは第１の実施形態よりも厚く、約４２μｍである。
【００７０】
次に図９（ｂ）に示すように、フォトリソグラフィおよびＲＩＥ等の異方性エッチングを用いてｎ- 型エピタキシャルＳｉ層１２を加工し、ｎ- 型エピタキシャルＳｉ層１２の表面から深さ方向に延びた直径３μｍ、深さ３０μｍのトレンチ１８を２次元的に配列形成する。このとき、同時に、Ｂ導入用開口部１９も形成する。
【００７１】
図では簡略化のために、３行×２列に配列されたトレンチ１８しか示していないが、図８と同じ素子を形成するためには３行×４列に配列されたトレンチ１８を形成する。行および列の数は上記値に限定されるものではない。
【００７２】
次に水素雰囲気中での高温熱処理（１１００℃、１３３３Ｐａ、１０ｍｉｎ）により、ｎ- 型エピタキシャルＳｉ層１２にＳｉの表面マイグレーションを発生せさる。
【００７３】
その結果、図９（ｃ）に示すように、同じ列の複数のトレンチ１８は、互いに異なる深さの領域に形成された、２層のパイプ状の空洞１４に変形し、ｎ- 型エピタキシャルＳｉ層１２中に２層のパイプ状の中空構造が形成される。このとき、Ｂ導入用開口部１９の表面は塞がれない。Ｂ導入用１８はパイプ状の空洞１４と接続する。
【００７４】
浅い方の空洞１４は表面から約１４μｍの深さの位置に形成され、深い方の空洞１４は表面から約２７μｍの深さの位置に形成される。空洞１４の直径は約４μｍ、空洞１４の長手方向は、複数のトレンチ１８の行方向と同じである。
【００７５】
次に図９（ｄ）に示すように、Ｂ導入用開口部１９からＢガスを導入し、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２中にＢを拡散させ、Ｂ濃度が４×１０17（ａｔｏｍｓ／ｃｍ3 ）のパイプ状のｐ+ 型拡散層１３を形成する。
【００７６】
この後は、周知の方法に従って、ｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成して、図８に示したパワーＭＯＳＦＥＴが完成する。
【００７７】
（第４の実施形態）
図１０は、本実施形態のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【００７８】
まず、第３の実施形態と同じ条件で、図１０（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２を形成する。
【００７９】
次に図１０（ｂ）に示すように、フォトリソグラフィおよびＲＩＥ等の異方性エッチングを用いてｎ- 型エピタキシャルＳｉ層１２を加工し、ｎ- 型エピタキシャルＳｉ層１２の表面から深さ方向に延びた直径３μｍ、深さ３０μｍのトレンチ１８を２次元的に配列形成する。トレンチ１８の列方向の間隔は８μｍである。
【００８０】
図では簡略化のために、３行×２列に配列されたトレンチ１８しか示していないが、行および列の数は上記値に限定されるものではない。
【００８１】
次に図１０（ｃ）に示すように、トレンチ１８の内部にＢガスを導入し、トレンチ１８の周囲のｎ- 型エピタキシャルＳｉ層１２中にＢを拡散させ、Ｂ濃度が４×１０17（ａｔｏｍｓ／ｃｍ3 ）のパイプ状のｐ+ 型拡散層１３を形成する。
【００８２】
次に第３の実施形態と同じ条件の高温熱処理により、ｎ- 型エピタキシャルＳｉ層１２にＳｉの表面マイグレーションを発生せさる。
【００８３】
その結果、図１０（ｄ）に示すように、各トレンチ１８は、互いに異なる深さの領域に形成された、２層の球状の空洞１４に変形し、内部に複数の球状の空洞１４を有するｐ+ 型拡散層１３が形成される。
【００８４】
図１０（ｅ）にｐ+ 型拡散層１３のより正確な形状を示す。なお、熱処理の条件によっては、ｐ+ 型拡散層１３は図１０（ｆ）に示す形状にもなり得る。すなわち、空洞１４のところで節を持った円筒状にもなり得る。
【００８５】
空洞１４の直径は約４μｍである。横方向に隣り合うトレンチ１８からできた空洞１４は結合しない。ｐ+ 型拡散層１３の長手方向は、ｎ- 型エピタキシャルＳｉ層１２の深さ方向である。このときのｐ+ 型拡散層１３を基板の上から見ると、図１１（ａ）に示すように、円状になる。なお、図１１（ｂ）に、より現実的なｐ+ 型拡散層１３の平面パターンおよびその寸法を示す。
【００８６】
この後は、周知の方法に従って、ｐ型ベース層、ｎ+ 型ソース拡散層およびゲート電極等を形成して、パワーＭＯＳＦＥＴが完成する。
【００８７】
（第５の実施形態）
図１２（ａ）および図１２（ｂ）は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを示す断面図であり、それぞれ第４の実施形態の図１０（ａ）および図１０（ｂ）に対応した断面図である。
【００８８】
本実施形態が第４の実施形態と異なる点は、ｐ+ 型拡散層１３を形成したｎ- 型エピタキシャルＳｉ層１２1 上に、ｎ- 型エピタキシャルＳｉ層１２2 を形成し、このｎ- 型エピタキシャルＳｉ層１２2 にｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成したことにある。ｎ- 型エピタキシャルＳｉ層１２2 のｎ型不純物濃度は１×１０15（ａｔｏｍｓ／ｃｍ3 ）程度で、その厚さは１０μｍである。
【００８９】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【００９０】
まず、図１３（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２を形成した後、フォトリソグラフィおよびエッチングを用いてｎ- 型エピタキシャルＳｉ層１２に直径３μｍ、深さ３０μｍのトレンチ１８を２次元的に配列形成する。列方向（紙面に垂直な方向）に並んだトレンチ同士の間隔は８μｍである。Ｓｉ基板１１のｎ型不純物濃度（抵抗率）、ｎ- 型エピタキシャルＳｉ層１２のｎ型不純物濃度および厚さは、第３の実施形態と同じである。
【００９１】
次に図１３（ｂ）に示すように、トレンチ１８以外のｎ- 型エピタキシャルＳｉ層１２の表面をレジスト２０で覆った後、トレンチ１８の底面に対して垂直にＢをイオン注入し、トレンチ１８の底面に高不純物濃度のＰ+ 型層２１を形成する。この後、レジスト２０を剥離する。Ｐ+ 型層２１のＢ濃度は、４×１０17（ａｔｏｍｓ／ｃｍ3 ）である。なお、レジスト２０として、トレンチ１８を形成する際に使用したエッチングマスクを利用することも可能である。
【００９２】
次に図１３（ｃ）に示すように、第３の実施形態と同じ条件の高温熱処理により、トレンチ１８の下方を空洞１４に変形させ、ｎ- 型エピタキシャルＳｉ層１２内に１層目の空洞１４を形成する。空洞１４の直径は約４μｍである。横方向に隣り合うトレンチ１８からできた空洞１４は結合しない。
【００９３】
さらに、このときの高温熱処理により、Ｐ+ 型層２１中のＢが空洞１４の内壁からｎ- 型エピタキシャルＳｉ層１２中に拡散するため、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２中に１層目のｐ+ 型拡散層１３を形成できる。言い換えれば、内部に球状の空洞１４を有するｐ+ 型拡散層１３を形成できる。このときの１層目のｐ+ 型拡散層１３を基板の上から見ると円状となる。
【００９４】
次に図１３（ｄ）に示すように、図１３（ｂ）の工程と同じ条件で、レジスト２０をマスクにしてＢをイオン注入し、トレンチ１８の底面にＰ+ 型層２１を再度形成する。
【００９５】
次に図１３（ｅ）に示すように、高温熱処理により、トレンチ１８を２層目の空洞１４に変えるとともに、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２中に２層目のｐ+ 型拡散層１３を形成する。このときの２層目のｐ+ 型拡散層１３を基板の上から見ると円状となる。
【００９６】
この後は、図１３（ｆ）に示すように、周知の方法に従って、ｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成し、パワーＭＯＳＦＥＴが完成する。なお、ｐ+ 型拡散層１３を３層以上の多層にすることも可能である。
【００９７】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【００９８】
まず、図１４（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２を形成した後、ｎ- 型エピタキシャルＳｉ層１２にトレンチ１８を２次元的に配列形成する。
【００９９】
次に図１４（ｂ）に示すように、レジスト２０をマスクにしてトレンチ１８の底面に対して垂直にＢをイオン注入し、トレンチ１８の底面にＰ+ 型層２１を形成する。
【０１００】
次に図１４（ｃ）に示すように、高温熱処理により、ｎ- 型エピタキシャルＳｉ層１２内に１層目の空洞１４およびｐ+ 型拡散層１３を形成する。
【０１０１】
ここまでの図１４（ａ）〜図１４（ｃ）の工程は、第６の実施形態の図１３（ａ）〜図１３（ｃ）と同じである。
【０１０２】
次に図１４（ｄ）に示すように、高温熱処理により、ｎ- 型エピタキシャルＳｉ層１２内に２層目の空洞１４を形成する。このとき、Ｐ+ 型層２１は存在しないので、ｐ+ 型拡散層１３は形成されない。
【０１０３】
次に図１４（ｅ）に示すように、図１４（ｂ）の工程と同様に、レジスト２０をマスクにしてトレンチ１８の底面に対して垂直にＢをイオン注入し、トレンチ１８の底面にＰ+ 型層２１を形成する。
【０１０４】
次に図１４（ｆ）に示すように、高温熱処理により、トレンチ１８を２層目の空洞１４に変えるとともに、空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２中に２層目のｐ+ 型拡散層１３を形成する。
【０１０５】
周囲にｐ+ 型拡散層１３が形成されていない２層目の空洞１４により、１層目のｐ+ 型拡散層１３と２層目のｐ+ 型拡散層１３を確実に電気的に分離できる。すなわち、１層目のｐ+ 型拡散層１３中のＢが２層目のｐ+ 型拡散層１３に向かって上方に拡散しても、その途中にある２層目の空洞１４によりＢの拡散は抑制され、２層目のｐ+ 型拡散層１３にまでＢが拡散することを効果的に抑制することができる。
【０１０６】
この後は、図１４（ｇ）に示すように、周知の方法に従って、ｐ型ベース層１５、ｎ+ 型ソース拡散層１６およびゲート電極１７等を形成し、パワーＭＯＳＦＥＴが完成する。
【０１０７】
図１５に、本実施形態の変形例を示す。図１５（ａ）は、１層目のｐ+ 型拡散層１３と２層目のｐ+ 型拡散層１３との間に、周囲にｐ+ 型拡散層１３が形成されていない空洞１４を２層形成した例を示している。もちろん、必要であれば、３層以上形成しても良い。図１５（ｂ）は、ｐ+ 型拡散層が周囲に形成されていない空洞１４を最上層とした例である。
【０１０８】
（第８の実施形態）
図１６は、本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図である。本実施形態では、第７の実施形態と別の方法で、周囲にｐ+ 型拡散層１３が形成された空洞１４と、周囲にｐ+ 型拡散層１３が形成されていない空洞１４とが混在したパワーＭＯＳＦＥＴの製造方法について説明する。
【０１０９】
まず、図１６（ａ）に示すように、Ｓｉ基板１１上にｎ- 型エピタキシャルＳｉ層１２を形成する。
【０１１０】
次に図１６（ｂ）に示すように、ｎ- 型エピタキシャルＳｉ層１２にトレンチ１８、Ｂ導入用開口部１９を形成し、さらにトレンチ２２を形成する。トレンチ１８の直径は１〜３μｍ程度、トレンチ２２の直径は３〜１０μｍ程度である。
【０１１１】
次に図１６（ｃ）に示すように、水素雰囲気中での高温熱処理（１１００℃、１３３３Ｐａ、１０ｍｉｎ）により、第３の実施形態と同様に、トレンチ１８をパイプ状の空洞１４に変形する。
【０１１２】
このとき、トレンチ２２もパイプ状の空洞２３に変形するが、トレンチ２２の直径が太いことから、ｎ- 型エピタキシャルＳｉ層１２の深さ方向に関しての、空洞２３の間隔は、空洞１４のそれよりも広くなる。その結果、１層目および３層目の空洞１４のみがそれぞれ１層目および２層目の空洞２３を介してＢ導入用開口部１９に繋がる。
【０１１３】
次に図１６（ｄ）に示すように、Ｂ導入用開口部１９からＢガスを導入し、１層目および２層目の空洞２３ならびに１層目および３層目の空洞１４の周囲のｎ- 型エピタキシャルＳｉ層１２にＢを拡散させ、Ｂ濃度が４×１０17（ａｔｏｍｓ／ｃｍ3 ）のｐ+ 型拡散層１３を形成する。
【０１１４】
この後は、周知の方法に従って、ｐ型ベース層、ｎ+ 型ソース拡散層およびゲート電極１７等を形成し、パワーＭＯＳＦＥＴが完成する。ここでは、図１５（ｂ）の構造を形成する例について説明したが、図１５（ａ）、図１４に示した構造も同様の方法で形成することができる。
【０１１５】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、縦型の高耐圧半導体素子としては、パワーＭＯＳＦＥＴの場合について説明したが、本発明はＩＧＢＴ等の他の縦型の高耐圧半導体素子にも適用できる。
【０１１６】
また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１１７】
【発明の効果】
以上詳説したように本発明によれば、低オン抵抗かつ高耐圧のＭＯＳゲート構造を有する高耐圧半導体素子を備え、かつその実現化が容易な電力用半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】球形の中空構造の形成方法を示す工程図
【図２】パイプ状の中空構造の形成方法を示す工程図
【図３】本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの断面図
【図４】同パワーＭＯＳＦＥＴの製造方法を示す工程図
【図５】同パワーＭＯＳＦＥＴのｐ+ 型拡散層を基板の上から見た形状を示す図
【図６】同パワーＭＯＳＦＥＴおよび従来のプレーナ型パワーＭＯＳＦＥＴのそれぞれについて、耐圧とオン抵抗との関係を調べた結果を示す図
【図７】本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを示す断面図
【図８】本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを示す断面図
【図９】本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図
【図１０】本実施形態のパワーＭＯＳＦＥＴの製造方法を示す工程図
【図１１】同パワーＭＯＳＦＥＴのｐ+ 型拡散層を基板の上から見た形状を示す図
【図１２】本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを示す断面図
【図１３】本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図
【図１４】本発明の第７の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図
【図１５】同実施形態の変形例を示す図
【図１６】本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの製造方法を示す工程図
【図１７】従来の代表的なパワーＭＯＳＦＥＴを示す断面図
【図１８】従来の他のパワーＭＯＳＦＥＴを示す断面図
【図１９】同パワーＭＯＳＦＥＴの製造方法を示す工程図
【図２０】従来のさらに別のパワーＭＯＳＦＥＴを示す断面図
【図２１】同パワーＭＯＳＦＥＴの製造方法を示す工程図
【符号の説明】
１…Ｓｉ基板
２…トレンチ
３…空洞
１１…ｎ+ 型Ｓｉ基板
１２，１２1 ，１２2 …ｎ- 型エピタキシャルＳｉ層
１３…ｐ+ 型拡散層
１４…空洞
１５…ｐ型ベース層
１６…ｎ+ 型ソース拡散層
１７…ゲート電極
１８…トレンチ
１９…Ｂ導入用開口部
２０…レジスト
２１…Ｐ+ 型層
２２…トレンチ
２３…空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004157266.tif 000014
【図１４】
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【図１５】
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【図１６】
0004157266.tif 000017
【図１７】
0004157266.tif 000018
【図１８】
0004157266.tif 000019
【図１９】
0004157266.tif 000020
【図２０】
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【図２１】
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