(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜上に銅を主成分として含む配線を形成する工程、
（ｄ）銅の拡散を抑制または防止する機能を有する第２の絶縁膜を、その材料で前記配線の少なくとも一部の隣接配線間が満たされないように、前記配線の上面および側面上と前記第１の絶縁膜上とに形成する工程、および、
（ｅ）前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を、前記第２の絶縁膜上に形成する工程、
を有し、
ここで、前記（ｃ）工程は、
前記第１の絶縁膜上に第４の絶縁膜を形成する工程、
前記第４の絶縁膜に開口部を形成する工程、
前記第４の絶縁膜の前記開口部内に、銅を主成分として含む配線を形成する工程、および、
前記第４の絶縁膜を除去する工程、
を有し、
ここで、前記第４の絶縁膜は、還元性プラズマ処理によりエッチングされ得る材料を含み、
前記第４の絶縁膜を除去する工程では、還元性プラズマ処理により前記第４の絶縁膜が除去されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記配線の隣接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記配線の最近接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記配線の隣接配線間を埋める前記第２の絶縁膜で囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記配線の隣接配線間において、対向する配線側面の上方での前記第２の絶縁膜の堆積速度が下方での堆積速度より大きくなるように前記第２の絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２の絶縁膜で覆われた前記配線の隣接配線間が前記第３の絶縁膜で満たされないことによって、前記隣接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマシン（Dual-Damascene）技術）と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅（Ｃｕ）の場合、銅がアルミニウム（Ａｌ）などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面（底面および側面）を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面上に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
【０００３】
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。このため、配線間の寄生容量を低減することが望まれる。配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。また、例えば特開２００１−８５５１９号公報には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成されるように層間絶縁膜を形成する技術が開示されている。このエアギャップにより、配線間容量の低減を図っている。
【０００４】
【発明が解決しようとする課題】
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。
【０００５】
銅を配線材料に用いた場合、ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命が、他の金属材料（例えばアルミニウムやタングステン）に比べて著しく短いという問題がある。その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点などから酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、ＴＤＤＢ寿命の確保が益々困難になる状況にある。
【０００６】
ＴＤＤＢ寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。上記特開２００１−８５５１９号公報では、バリア金属膜およびバリア絶縁膜については全く考慮されていない。このため、層間絶縁膜のエアギャップにより配線間容量は低減しても、配線材料として使用されている銅が層間絶縁膜中に拡散し、ＴＤＤＢ寿命が低減してしまう。また、配線に逆テーパを持たせることによりエアギャップを形成しているため、配線の上端部に電界が集中し、ＴＤＤＢ寿命が更に低減してしまう。
【０００７】
本発明の目的は、銅を主導体層とする配線間の絶縁破壊耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【０００８】
本発明の他の目的は、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体装置は、半導体基板、半導体基板上に形成された第１の絶縁膜、第１の絶縁膜上に形成され銅を主成分として含む配線、配線の上面および側面上と第１の絶縁膜上とに形成され銅の拡散を抑制または防止する機能を有する第２の絶縁膜、および第２の絶縁膜上に形成され第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を具備するものである。
【００１２】
本発明の半導体装置の製造方法は、半導体基板を準備する工程、半導体基板上に第１の絶縁膜を形成する工程、第１の絶縁膜上に銅を主成分として含む配線を形成する工程、銅の拡散を抑制または防止する機能を有する第２の絶縁膜をその材料で配線間が満たされないように配線の上面および側面上と第１の絶縁膜上とに形成する工程、第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を第２の絶縁膜上に形成する工程を有するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
まず、本発明者らによって検討された上記銅を主導体層とした埋込み配線間におけるＴＤＤＢ寿命の劣化原因について説明する。なお、ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度（例えば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（例えば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。
【００１５】
ＴＤＤＢ寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。しかし、本発明者らによる検討結果によれば銅の拡散現象は、次のような要因が支配的である。すなわち、第１は、隣接配線間の絶縁膜中を拡散する銅は、原子状の銅よりも、酸化銅（ＣｕＯ）あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。第２は、銅の拡散経路は銅配線が形成された絶縁膜と配線キャップ膜との界面が支配的である。そして、これらのことから、ＴＤＤＢ寿命の劣化が、次のようなメカニズムによるものであることが分かった。
【００１６】
すなわち、銅を主導体膜とする埋込み配線の表面には、ＣＭＰ後の表面プロセスにより酸化銅（ＣｕＯ）が形成されたり、また、キャップ膜（窒化シリコン膜）の形成の際に銅シリサイド（Ｃｕ化合物）が形成されたりする。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易い。このようにしてイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。一方、上記埋込み配線を形成する絶縁膜（酸化シリコン膜）とキャップ膜（窒化シリコン膜）との界面は、ＣＭＰダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は、上記銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後、加速度的に電流値が増加して絶縁破壊に至る（ＴＤＤＢ寿命の低下）。なお、このようなＴＤＤＢ寿命の劣化原因については、本願発明者による特願平１１−２２６８７６号、特願２０００−１０４０１５号または特願２０００−３００８５３号に開示がある。
【００１７】
そこで、本実施の形態においては、上記リークパスとして作用する界面であるＣＭＰ面（ＣＭＰで研磨された面）を同層配線間からなくして、ＴＤＤＢ特性を改善させることを検討した。更に、配線間の寄生容量を低減させることも検討した。
【００１８】
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部平面図であり、図２は図１のＡ−Ａ断面図である。
【００１９】
図１および図２に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなるウエハまたは半導体基板１は、その主面に素子分離領域２が形成されている。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２０】
半導体基板１には、その主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【００２１】
ｐ型ウエル３の領域では、素子分離領域２で囲まれた活性領域に、ｎチャネル型のＭＩＳＦＥＴ５が形成されている。また、ｎ型ウエル４の領域では、素子分離領域２で囲まれた活性領域に、ｐチャネル型のＭＩＳＦＥＴ６が形成されている。ｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成される。
【００２２】
ｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のゲート電極８は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド（ＴｉＳｉx）層またはコバルトシリサイド（ＣｏＳｉx）層を積層することにより形成されている。ゲート電極８の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール９が形成されている。
【００２３】
ｎ型ＭＩＳＦＥＴ５のソースおよびドレイン領域は、ｎ-型の半導体領域１０ａと、それより不純物濃度が高いｎ+型の半導体領域１０ｂとを有するＬＤＤ（Lightly Doped Drain）構造を備えている。ｎ-型の半導体領域１０ａは、例えば、サイドウォール９の形成前に、ｐ型ウエル３のゲート電極８の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ+型の半導体領域１０ｂは、例えば、サイドウォール９の形成後に、ｐ型ウエル３のゲート電極８およびサイドウォール９の両側の領域にリンなどの不純物をイオン注入することにより形成される。
【００２４】
ｐ型ＭＩＳＦＥＴ６のソースおよびドレイン領域は、ｐ-型の半導体領域１１ａと、それより不純物濃度が高いｐ+型の半導体領域１１ｂとを有するＬＤＤ構造を備えている。ｐ-型の半導体領域１１ａは、例えば、サイドウォール９の形成前に、ｎ型ウエル４のゲート電極８の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｐ+型の半導体領域１１ｂは、例えば、サイドウォール９の形成後に、ｎ型ウエル４のゲート電極８およびサイドウォール９の両側の領域にホウ素などの不純物をイオン注入することにより形成される。また、ｎ+型半導体領域１０ｂおよびｐ+型の半導体領域１１ｂの上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層が形成されている。
【００２５】
このような半導体基板１上には、ゲート電極８およびサイドウォール９を覆うように、絶縁膜１２が形成されている。絶縁膜１２は、ゲート電極８間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜などからなる。絶縁膜１２には、コンタクトホール１３が形成されている。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ+型の半導体領域１０ｂおよびｐ+型の半導体領域１１ｂの一部、やゲート電極８の一部などが露出されている。
【００２６】
このコンタクトホール１３内には、タングステン（Ｗ）などからなるプラグ１４が形成されている。プラグ１４は、例えば、コンタクトホール１３の内部を含む絶縁膜１２上にバリア膜として例えば窒化チタン膜１４ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法によって窒化チタン膜１４ａ上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要なタングステン膜および窒化チタン膜１４ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成される。
【００２７】
プラグ１４が埋め込まれた絶縁膜１２上には、例えばタングステンなどからなる第１層配線１５が形成されている。第１層配線１５は、プラグ１４を介してｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のソース・ドレイン用の半導体領域１０ｂおよび１１ｂやゲート電極８と電気的に接続されている。第１層配線１５は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜としても良い。
【００２８】
また、絶縁膜１２上には、第１層配線１５を覆うように、絶縁膜１６が形成されている。絶縁膜１６は、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなる。なお、低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、パッシベーション膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
【００２９】
上記低誘電率材料としての有機ポリマーには、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）がある。この他のＳｉＯＣ系材料には、例えばＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）がある。
【００３０】
また、絶縁膜１６の低誘電率材料には、例えばＦＳＧ（ＳｉＯＦ系材料）、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。上記ＨＳＱ系材料には、例えばＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Corp．製、比誘電率＝２．９）またはＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）などがある。上記ＭＳＱ系材料には、例えばＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）などがある。上記ポーラスＨＳＱ系材料には、例えばＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬＴ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ  ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）などがある。上記ポーラス有機系材料には、例えばＰｏｌｙＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）などがある。上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法によって形成されている。例えば上記Ｂｌａｃｋ  Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法などによって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ2Ｏとの混合ガスを用いたＣＶＤ法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【００３１】
このようなＬｏｗ−Ｋ材料からなる絶縁膜１６上には、Ｌｏｗ−Ｋキャップ用の絶縁膜１７が形成されている。この絶縁膜１７は、例えば二酸化シリコン（ＳｉＯ2）に代表される酸化シリコン（ＳｉＯx）膜からなり、例えばＣＭＰ処理時における絶縁膜１６の機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。絶縁膜１７の厚さは、絶縁膜１６よりも相対的に薄く、例えば２５ｎｍ〜１００ｎｍ程度である。ただし、絶縁膜１７は、酸化シリコン膜に限定されるものではなく種々変更可能である。絶縁膜１７として、例えば窒化シリコン（ＳｉxＮy）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマＣＶＤ法によって形成することができる。プラズマＣＶＤ法で形成された炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３）がある。その形成に際しては、例えばトリメチルシランとヘリウム（またはＮ2、ＮＨ3）との混合ガスを用いる。このような絶縁膜１６および１７には、第１層配線１５の一部が露出するビアまたはスルーホール１８が形成されている。このスルーホール１８内には、例えばタングステンなどからなるプラグ１９が埋め込まれている。
【００３２】
図３〜５は、図２に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図３〜５では、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００３３】
まず、本実施の形態においては、図３に示されるように、プラグ１９が埋め込まれた絶縁膜１７上に絶縁膜２０をプラズマＣＶＤ法などによって形成する。絶縁膜２０は、例えばプラズマＣＶＤ法によって形成された窒化シリコン膜からなり、その厚さは、例えば２５ｎｍ〜５０ｎｍ程度である。絶縁膜２０の他の材料として、例えばプラズマＣＶＤ法で形成された炭化シリコン膜、プラズマＣＶＤ法で形成されたＳｉＣＮ膜またはプラズマＣＶＤ法で形成された酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えば上記ＢＬＯｋ（ＡＭＡＴ社製）がある。また、ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ3）と、トリメチルシラン（３ＭＳ）との混合ガスが用いられる。また、プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）があり、その形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ2Ｏ）ガスとの混合ガスが用いられる。
【００３４】
次に、絶縁膜２０上に絶縁膜２１を形成する。絶縁膜２１は、後述するように、還元性プラズマ処理、例えばＮＨ3（アンモニア）プラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングされ得る材料からなることが好ましい。このため、絶縁膜２１は、例えば上記Ｌｏｗ−Ｋ材料を用いることができる。しかしながら、絶縁膜２１は、最終的には除去されるので、誘電率が低い必要はなく、Ｌｏｗ−Ｋ材料以外の材料を用いることもできる。
【００３５】
次に、絶縁膜２１上に絶縁膜２２を形成する。絶縁膜２２は、例えば、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜とその上の酸化シリコン膜との２層からなる積層膜である。理解を簡単にするために、図中では、絶縁膜２２は単層として示している。また、絶縁膜２２を上記材料のいずれかの単体膜とすることもできる。
【００３６】
次に、図３に示すように、絶縁膜２２上に反射防止膜２３ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン２３ｂを形成する。そして、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、反射防止膜２３ａを選択的に除去する。その後、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２２を選択的に除去し、開口部を形成する。それから、絶縁膜２２の開口部から露出する絶縁膜２１をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングしながら、フォトレジストパターン２３ｂおよび反射防止膜２３ａをアッシングして除去する。そして、絶縁膜２１および２２の開口部から露出する絶縁膜２０をドライエッチングによって除去する。これにより、図４に示されように、開口部または配線溝２４が形成される。配線溝２４の底面からはプラグ１９の上面が露出される。なお、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２０、２１および２２を選択的に除去し、開口部または配線溝２４を形成した後、フォトレジストパターン２３ｂおよび反射防止膜２３ａを除去することもできる。
【００３７】
次に、基板１の主面上の全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）２５ａをスパッタリング法などを用いて形成する。導電性バリア膜２５ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜２５ａの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜２５ａの材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属を用いることもできる。
【００３８】
続いて、導電性バリア膜２５ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）２５ｂを形成する。主導体膜２５ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中において基板１に対して熱処理を施すことにより主導体膜２５ｂをリフローさせ、銅を配線溝２４の内部に隙間なく埋め込む。
【００３９】
次に、主導体膜２５ｂ、導電性バリア膜２５ａおよび絶縁膜２２をＣＭＰ法によって、絶縁膜２１の上面が露出するまで研磨する。これにより、図５に示すように、相対的に薄い導電性バリア膜２５ａと相対的に厚い主導体膜２５ｂとからなる第２層配線（配線）２５を配線溝２４内に形成する。第２層配線２５は、プラグ１９を介して第１層配線１５と電気的に接続されている。
【００４０】
図６は、図５に続く半導体装置の製造工程中における図１に対応する領域の要部平面図を示し、図７は図６のＡ−Ａ断面図である。なお、図７においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００４１】
配線溝２４内に第２層配線（配線）２５を形成した後、半導体基板１をプラズマＣＶＤ装置の処理室内に配置し、アンモニアガスを導入してプラズマ電源を印加することにより、基板１（特に第２層配線２５が露出するＣＭＰ面）に対して、アンモニア（ＮＨ3）プラズマ処理を施す。あるいは、Ｎ2ガスおよびＨ2ガスを導入して、Ｎ2／Ｈ2プラズマ処理を施す。このような還元性プラズマ処理により、ＣＭＰで酸化された銅配線表面の酸化銅（ＣｕＯ、ＣｕＯ2）を銅（Ｃｕ）に還元し、更に、窒化銅（ＣｕＮ）層が第２層配線２５の表面（ごく薄い領域）に形成される。また、このプラズマ処理によって、第２層配線２５間の絶縁膜２１がエッチングされ除去される。これにより、図６および図７に示される構造が得られる。従って、第２層配線２５を形成するために用いられた絶縁膜２１は、導電性バリア膜２５ａおよび銅からなる主導体膜２５ｂに悪影響を与えないような処理、例えば還元性プラズマ処理、によって簡単にエッチングされ得る材料を用いることが好ましい。酸素プラズマ処理によって絶縁膜２１を除去する場合は、第２層配線２５の上面の銅が酸化されてしまうので、第２層配線２５の上面上に導電性バリア膜を選択的に形成しておく必要がある。また、第２層配線２５は、その平面形状が、図６に示すように、例えば帯状に形成されている。
【００４２】
なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。
【００４３】
図８は、図７に続く半導体装置の製造工程中における要部断面図を示している。なお、図８においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００４４】
絶縁膜２１が除去された後、洗浄を行い、その後、図８に示すように、半導体基板１の主面の全面上に絶縁膜２６をプラズマＣＶＤ法などによって形成する。すなわち、第２層配線２５の上面および側面を覆うように、絶縁膜２６を絶縁膜２０上に形成する。絶縁膜２６は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２６は、第２層配線２５の主導体膜２５ｂ中の銅が、後で形成される層間絶縁膜２８中に拡散するのを抑制または防止する。絶縁膜２６の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ3）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ2Ｏ）ガスとの混合ガスを用いる。
【００４５】
本実施の形態においては、最近接配線間（最小隣接配線間、最小ピッチ配線間）のカバレージがオーバーハングするような条件で、すなわち、最近接配線間では絶縁膜２６がコンフォーマルには成膜されない条件で、絶縁膜２６を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔（隣接配線間距離）が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
【００４６】
隣接配線間では、絶縁膜２６の堆積が進行するに従って、対向する配線側面（配線対向面）の上部２５ｃ近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部２５ｄ近傍での堆積速度は上部２５ｃ近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜２６の厚みは、均一にはならず、上部２５ｃ近傍での厚みが下部２５ｄ近傍よりも厚くなる。このような現象は、第２層配線２５の最近接配線間、すなわち第２層配線２５のうちの最も近接した配線同士の間では、より顕著である。
【００４７】
このため、第２層配線２５の最近接配線間では、絶縁膜２６は第２層配線２５の形状を反映したコンフォーマルな形状にはならず、図８に示されるような溝またはくぼみ部分２７ａが生じる。絶縁膜２６のくぼみ部分２７ａの上方開口部２７ｂの寸法は、くぼみ部分２７ａの内部の寸法よりも小さい。すなわち、上方開口部２７ｂ近傍において、絶縁膜２６のくぼみ部分２７ａの対向する内壁（絶縁膜２６表面）は、上方開口部２７ｂに近づくにつれて徐々に狭まっている。なお、図８においては、くぼみ部分２７ａの断面形状は、模式的に示されているに過ぎず、くぼみ部分２７ａは、略楕円形など種々の断面形状を有することができる。また、くぼみ部分２７ａの上方開口部２７ｂが閉じるまで絶縁膜２６の成膜を行ってもよい。また、くぼみ部分２７ａの上方開口部２７ｂおよび図示しない側方（図８の紙面に垂直な方向）開口部が閉じるまで絶縁膜２６の成膜を行い、図９に示されるように、第２層配線２５の最近接配線間の絶縁膜２６中に絶縁膜２６の材料が存在しない空隙またはボイド（void）２７ｃを形成してもよい。従って、本実施の形態では、第２層配線２５の最近接配線間を絶縁膜２６の材料で完全に満たすことはない。
【００４８】
また、絶縁膜２６の成膜には、プラズマＣＶＤ法などを用いることができ、絶縁膜２６の成膜条件を調整することなどにより、上述のようなくぼみ部分２７ａを最近接配線間に容易に形成することができる。第２層配線２５を逆テーパ状に形成する必要はない。このため、第２層配線２５の上端部への電界集中を緩和することができる。
【００４９】
また、本実施の形態では、第２層配線２５の上面および側面をバリア絶縁膜としての絶縁膜２６で覆うので、第２層配線２５において導電性バリア膜２５ａを省略し、銅からなる主導体膜２５ｂだけで第２層配線２５を形成することもできる。
【００５０】
図１０〜１９は、図８に続く半導体装置の製造工程中における要部断面図を示している。なお、図１０〜１９においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００５１】
絶縁膜２６を形成した後、絶縁膜２８を絶縁膜２６上に形成する。本実施の形態では、図１０に示すように、絶縁膜２８の材料が最近接配線間を完全には埋めないように、すなわちくぼみ部分２７ａを完全には埋めないように、絶縁膜２８を形成する。絶縁膜２８は、絶縁膜１６と同様の材料、すなわちＬｏｗ−Ｋ材料からなる。上述のように、絶縁膜２６のくぼみ部分２７ａの上方開口部２７ｂの寸法は、くぼみ部分２７ａの内部の寸法よりも小さい。このため、絶縁膜２８を例えば塗布法で形成するとき、第２層配線２５の最近接配線間のくぼみ部分２７ａの内部には絶縁膜２８の材料が、その表面張力などのために、ほとんど入り込まない。従って、絶縁膜２８が形成された段階で、第２層配線２５の最近接配線間には、絶縁膜２６および２８の材料が存在しない空隙またはボイド２７が形成される。ボイド２７は絶縁膜２６および２８の材料によって囲まれた空間であり、その内部は真空であっても、あるいは絶縁膜２８の成膜雰囲気の気体成分などが存在していても良い。一方、第２層配線２５の隣接配線間距離が大きな領域では、絶縁膜２８の材料が第２層配線２５間を容易に埋め、ボイド２７は形成されない。このため、機械的強度を維持することが可能となる。
【００５２】
また、絶縁膜２８をＣＶＤ法で形成する場合も、第２層配線２５の最近接配線間の絶縁膜２６のくぼみ部分２７ａの内部には反応種が入り込みにくい。このため、絶縁膜２６のくぼみ部分２７ａ内には絶縁膜２８の材料がほとんど堆積されず、第２層配線２５の最近接配線間にボイド２７が形成される。
【００５３】
なお、図１０は、図８のように第２層配線２５の最近接配線間の絶縁膜２６にくぼみ２７ａが形成されている状態で絶縁膜２８を絶縁膜２６上に形成した場合について図示している。図９のように第２層配線２５の最近接配線間の絶縁膜２６中にボイド２７ｃが形成されている場合は、絶縁膜２６中のボイド２７ｃに絶縁膜２８の材料が侵入することなく、絶縁膜２６上に絶縁膜２８が形成される。これにより、第２層配線２５の最近接配線間に、絶縁膜２６および２８の材料が存在しない空隙またはボイド２７が形成される。
【００５４】
また、上層配線（後述する第３層配線３８）と下層配線（第２層配線）との間の寄生容量を低減するために、絶縁膜２８を上記Ｌｏｗ−Ｋ材料を用いて形成することが好ましいが、例えばＣＶＤ法で形成した酸化シリコン膜などによって絶縁膜２８を形成することもできる。ただし、上層配線と下層配線との間の寄生容量を低減するために、絶縁膜２８の誘電率は絶縁膜２６の誘電率よりも低いことが好ましい。
【００５５】
次に、図１１に示されるように、絶縁膜２８上に絶縁膜２９および３０をＣＶＤ法などを用いて順に形成する。絶縁膜２９は、例えば窒化シリコン膜からなり、絶縁膜３０は、例えば酸化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜３０の上面を平坦化する。絶縁膜２９の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。また、絶縁膜３０の他の材料として、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）などの酸窒化シリコン（ＳｉＯＮ）膜を用いることができ、場合によっては、絶縁膜３０は形成しなくともよい。
【００５６】
次に、絶縁膜３０上に、絶縁膜３１を形成する。絶縁膜３１は、絶縁膜２１と同様の材料、すなわち還元性プラズマ処理によってエッチングされ得る材料からなることが好ましい。
【００５７】
次に、絶縁膜３１上に、絶縁膜３２および３３を順に形成する。絶縁膜３２は、絶縁膜２２と同様の材料から形成することができる。絶縁膜３３は、例えば窒化シリコン膜からなる。また、絶縁膜３３の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。
【００５８】
次に、絶縁膜３３上に反射防止膜３４ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３４ｂを形成する。これにより、図１１に示される構造が得られる。それから、フォトレジストパターン３４ｂをエッチングマスクにしたドライエッチング法により、反射防止膜３４ａを選択的に除去する。その後、フォトレジストパターン３４ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３３を選択的に除去し、開口部３５を形成する。開口部３５の形成工程では、絶縁膜３２をエッチングストッパとして機能させる。
【００５９】
次に、残存するフォトレジストパターン３４ｂおよび反射防止膜３４ａを除去した後、開口部３５の内部を含む絶縁膜３３上に反射防止膜３６ａを形成する。そして、反射防止膜３６ａ上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３６ｂを形成する。これにより、図１２に示される構造が得られる。
【００６０】
次に、フォトレジストパターン３６ｂをエッチングマスクにしたドライエッチング法により、反射防止膜３６ａを選択的に除去する。それから、フォトレジストパターン３６ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３２を選択的に除去して開口部３７を形成し、開口部３７の底部で絶縁膜３１を露出する。そして、開口部３７から露出した絶縁膜３１をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングしながら、フォトレジストパターン３６ｂおよび反射防止膜３６ａをアッシングして除去する。これにより、図１３に示される構造が得られる。フォトレジストパターン３６ｂおよび反射防止膜３６ａの除去は、絶縁膜３１のエッチング工程の後に行うこともできる。
【００６１】
次に、図１４に示されるように、開口部３７の底部で露出する絶縁膜３０とその下層の絶縁膜２９と、開口部３５から露出する絶縁膜３２とを、ドライエッチング法などによって除去し、開口部３７の底部で絶縁膜２８を露出しかつ開口部３５から絶縁膜３１を露出する。このとき、エッチングマスクとして機能する絶縁膜３３は、上部がエッチングされて薄くなるが、絶縁膜３３の形成時に比較的厚く形成しておけば、絶縁膜３３が完全に除去されることはない。
【００６２】
次に、図１５に示されるように、開口部３７の底部で露出する絶縁膜２８と、開口部３５から露出する絶縁膜３１とを、ドライエッチング法などによって除去する。このとき、絶縁膜３３がエッチングマスクとして機能し、かつ絶縁膜２６および絶縁膜３０がエッチングストッパとして機能する。
【００６３】
次に、図１６に示されるように、開口部３７の底部で露出する絶縁膜２６をドライエッチング法などによって除去し、開口部３７の底部で第２層配線２５を露出させる。このとき、露出した絶縁膜３０および絶縁膜３３も除去される。
【００６４】
次に、基板１の主面上の全面に、導電性バリア膜２５ａと同様の材料、例えば窒化チタンからなる導電性バリア膜３８ａをスパッタリング法などで形成する。それから、導電性バリア膜３８ａ上に、開口部３７および開口部３５を埋めるように、銅からなる主導体膜３８ｂを、主導体膜２５ｂと同様にして形成する。
【００６５】
次に、主導体膜３８ｂ、導電性バリア膜３８ａおよび絶縁膜３２をＣＭＰ法によって、絶縁膜３１の上面が露出するまで研磨する。これにより、図１７に示されるように、開口部３５および３７からなる配線溝内に第３層配線（配線）３８を形成する。第３層配線３８は、相対的に薄い導電性バリア膜３８ａと、相対的に厚い主導体膜３８ｂとを有しており、第２層配線２５と電気的に接続されている。
【００６６】
次に、第２層配線２５間の絶縁膜２１を除去するプラズマ処理と同様の処理を施し、第３層配線３８間の絶縁膜３１を除去する。それから、第３層配線３８のバリア絶縁膜としての絶縁膜３９を、絶縁膜２６と同様にして形成する。これにより、図１８に示されるように、くぼみ部分２７ａと同様のくぼみ部分４０ａが、第３層配線３８の最近接配線間に生じる。
【００６７】
次に、図１９に示されるように、絶縁膜３９上に、絶縁膜２８と同様のＬｏｗ−Ｋ材料からなる絶縁膜４１を形成する。絶縁膜２８の形成工程と同様、第３層配線３８の最近接配線間の絶縁膜３９のくぼみ部分４０ａの内部には絶縁膜４１の材料が、その表面張力などのために入り込めない。このため、絶縁膜４１を形成した段階で、第３層配線３８の最近接配線間には空隙またはボイド４０が形成される。一方、第３層配線３８の隣接配線間距離が大きな領域では、絶縁膜４１の材料が第２層配線３８間に入り込み、ボイドが形成されないので、機械的強度を維持することが可能となる。
【００６８】
次に、絶縁膜４１上に絶縁膜４２をＣＶＤ法などを用いて形成する。絶縁膜４１は、例えば窒化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜４１の上面を平坦化する。絶縁膜４１の他の材料として、例えば炭化シリコン膜、ＳｉＣＮ膜または酸窒化シリコン膜を用いることもできる。これより、図１９に示される構造が得られる。更に必要に応じて、同様の製造工程を繰り返し、第４層配線以降の上層配線を形成することもできる。また、第１層配線１５を、第２層配線２５と同様にして形成した銅配線とし、第２層配線２５を第３層配線３８と同様にして形成した銅配線とすることもできる。
【００６９】
本実施の形態によれば、同層配線間にＣＭＰ面（ＣＭＰで研磨された面）がない。すなわち、第２層配線２５および第３層配線３８を形成するためのＣＭＰ工程で研磨された絶縁膜２１および３１は除去されており、第２層配線２５および第３層配線３８を覆うようにバリア絶縁膜２６および３９が形成されている。このため、第２層配線２５および第３層配線３８において、同層配線の上面同士がＣＭＰ面を介して連結されることはない。これにより、ＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。また、半導体装置の信頼性を高めることができる。
【００７０】
また、最も容量低減が必要な同層配線における最近接配線間に膜材料が存在しないボイド２７および４０を形成するので、配線間容量を低減することができる。配線のバリア絶縁膜２６および３９に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。
【００７１】
また、同層配線の隣接配線間距離が大きな領域では、配線間にボイドを形成せずＬｏｗ−Ｋ材料を成膜する。このため、全体の機械的強度を維持することが可能となる。
【００７２】
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはボイド２７または４０を形成してもよい。配線間距離がどの程度の場合までボイドを形成するかは、絶縁膜２６または３９の成膜条件や絶縁膜２８または４１の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が疎の領域では、隣接配線間にボイドを形成して配線間容量を低減し、配線パターンが密な領域では、配線間をＬｏｗ−Ｋ材料で埋めて、機械的強度を確保することができる。
【００７３】
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をＬｏｗ−Ｋ材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。
【００７４】
その結果、本実施の形態の配線構造は、上記比較例に対して、配線間容量を２０〜３０％程度低減することができた。また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。このため、配線のクロストークの影響を低減できる。また、実効誘電率εｒ（上記比較例の銅配線構造ではεｒは３．１程度）を２．３〜２．７程度へ大幅に低減することができた。従って、同世代のＬｏｗ−Ｋ材料を層間絶縁膜に用いて、１世代以上先の低容量配線構造を実現できる。
【００７５】
（実施の形態２）
図２０〜２５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１０までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１０に続く製造工程について説明する。
【００７６】
図１０に示される構造が形成された後、図２０に示されるように、絶縁膜２８上に、例えば窒化シリコン膜からなる絶縁膜２９と例えば酸化シリコン膜からなる絶縁膜３０とをＣＶＤ法などを用いて順に形成する。必要に応じてＣＭＰ処理を行い、絶縁膜３０の上面を平坦化する。場合によっては、絶縁膜３０は形成しなくともよい。
【００７７】
次に、絶縁膜３３上に反射防止膜５０ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン５０ｂを形成する。
【００７８】
次に、図２１に示されるように、フォトレジストパターン５０ｂをエッチングマスクにしたドライエッチング法により、反射防止膜５０ａを選択的に除去した後、フォトレジストパターン５０ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２９および３０を選択的に除去し、開口部５１を形成する。開口部５１の形成工程では、絶縁膜２８をエッチングストッパとして機能させる。その後、残存するフォトレジストパターン５０ｂおよび反射防止膜５０ａを除去する。
【００７９】
次に、開口部５１内を含む絶縁膜３０上に、絶縁膜３１を形成する。それから、絶縁膜３１上に、絶縁膜３２を形成する。上記実施の形態１とは異なり、本実施の形態では、絶縁膜３３は形成しなくともよい。
【００８０】
次に、絶縁膜３２上に反射防止膜５２ａを形成する。そして、反射防止膜５２ａ上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン５２ｂを形成する。これにより、図２２に示される構造が得られる。
【００８１】
次に、フォトレジストパターン５２ｂをエッチングマスクにしたドライエッチング法により、反射防止膜５２ａを選択的に除去する。それから、フォトレジストパターン５２ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３２を選択的に除去して開口部５３を形成し、開口部５３の底部で絶縁膜３１を露出する。その後、ＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによって、開口部５３から露出した絶縁膜３１と開口部５１から露出する絶縁膜２８とをエッチングしながら、フォトレジストパターン５２ｂおよび反射防止膜５２ａをアッシングして除去する。このとき、かつ絶縁膜２６および絶縁膜３０がエッチングストッパとして機能する。これにより、図２３に示される構造が得られる。フォトレジストパターン５２ｂおよび反射防止膜５２ａの除去は、絶縁膜２８および３１のエッチング工程の後に行うこともできる。
【００８２】
次に、図２４に示されるように、開口部５１の底部で露出する絶縁膜２６をドライエッチング法などによって除去し、開口部５１の底部で第２層配線２５を露出させる。このとき、露出した絶縁膜３０および絶縁膜３２も除去され得る。
【００８３】
次に、基板１の主面上の全面に、例えば窒化チタンからなる導電性バリア膜３８ａをスパッタリング法などで形成する。それから、導電性バリア膜３８ａ上に、開口部５１および開口部５３を埋めるように、銅からなる主導体膜３８ｂを形成する。
【００８４】
次に、主導体膜３８ｂおよび導電性バリア膜３８ａをＣＭＰ法によって、絶縁膜３１の上面が露出するまで研磨する。これにより、図２５に示されるように、開口部５１および５３からなる配線溝内に第３層配線（配線）３８を形成する。第３層配線３８は、相対的に薄い導電性バリア膜３８ａと、相対的に厚い主導体膜３８ｂとを有しており、第２層配線２５と電気的に接続されている。
【００８５】
これ以降の製造工程は、上記実施の形態１の図１７以降の製造工程と同様であるので、その説明を省略する。
【００８６】
（実施の形態３）
図２６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態１の第２層配線２５および第３層配線３６ように隣接配線間にボイドを形成しかつ隣接配線間をＣＭＰ面で接続しない配線層と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図２６において、絶縁膜４２の形成工程までは、上記実施の形態１の図１９までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【００８７】
本実施の形態では、絶縁膜４２上に酸化シリコンなどからなる絶縁膜６０が形成され、第３層配線３８と同様にして第４層配線６１が形成される。それから、絶縁膜２６と同様にして、バリア絶縁膜として機能する絶縁膜６２が形成され、その上に絶縁膜２８と同様にして絶縁膜６４を形成する。第４層配線６１においても、第２層配線２５および第３層配線３６と同様、最近接配線間にボイド６３が形成される。
【００８８】
第５層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。すなわち、絶縁膜６４上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜（例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製））からなる絶縁膜６５、酸化シリコンなどからなる絶縁膜６６、Ｌｏｗ−Ｋ材料などからなる絶縁膜６７、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜６８および酸化シリコンなどからなる絶縁膜６９を形成する。そして、デュアルダマシン技術を用いて、絶縁膜６２、６４〜６９に形成された配線溝に埋め込まれた第５層配線７０を形成する。それから、第５層配線７０の上面を含む絶縁膜６９上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜７１を、バリア絶縁膜として形成する。その後、絶縁膜７１上に、Ｌｏｗ−Ｋ材料などからなる絶縁膜７２、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜７３、酸化シリコンなどからなる絶縁膜７４、Ｌｏｗ−Ｋ材料などからなる絶縁膜７５、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜７６および酸化シリコンなどからなる絶縁膜７７を形成する。そして、デュアルダマシン技術を用いて、絶縁膜７１〜７７に形成された配線溝に埋め込まれた第６層配線７８を形成する。それから、第６層配線７８の上面を含む絶縁膜７７上に、絶縁膜７１と同様の材料、例えば窒化シリコンなどからなる絶縁膜７９を、バリア絶縁膜として形成する。
【００８９】
なお、絶縁膜２８、４１、６４、６７、７２および７５としてＣＶＤ法を用いて形成した膜、例えば酸化シリコン膜、ＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることもでき、その場合、絶縁膜３０、６０、６６、６８、６９、７４、７６および７７の形成を省略することもできる。
【００９０】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい配線層において、同層配線間にＣＭＰ面をなくしてＴＤＤＢ寿命を向上させ、かつ同層配線の最近接配線間にボイドを形成して配線間容量を低減することができる。
【００９１】
（実施の形態４）
図２７、２９〜３１は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。図２８は図２７のＢ−Ｂ断面図である。配線パターンの構造および形成工程は上記実施の形態１の第２層配線２５または第３層配線３６とほぼ同様であるので、ここではその説明は省略する。
【００９２】
本実施の形態においては、本体配線８１の周囲に、ダミー配線８２を設ける。本体配線８１は、半導体装置の電気回路として必要不可欠な配線パターンである。本体配線８１は、例えば上記第２層配線２５または第３層配線３８などに対応し、ＭＩＳＦＥＴのゲートやソース・ドレイン領域などに電気的に接続されている。ダミー配線８２は、本体配線８１と同時に形成されかつ同構造の導体パターンであるが、半導体装置の電気回路としては必要とされない、すなわち配線としては機能しない導体パターンである。ダミー配線８２は、例えば、ＭＩＳＦＥＴのゲートやソース・ドレイン領域などに電気的に接続されることなく、接地電位とされている。本実施の形態においては、隣接する本体配線８１間にボイド（図示せず）を形成するとともに、本体配線８１とダミー配線８２の間にもボイド（図示せず）を形成する。ボイドの形成工程は、上記実施の形態１と同様である。ダミー配線８２を設けたことにより、本体配線８１の両側にボイドを形成することができる。このため、本体配線８１の寄生容量をより低減することが可能になる。図２７〜３０は、本体配線８１とダミー配線８２の形成パターンの例を示しており、必要に応じて、図２７〜３０およびそれ以外の種々の配線パターンを形成することができる。
【００９３】
例えば、図２７および図２８に示されるように、孤立した一本の本体配線８１を囲むようにダミー配線８２を設けることができる。
【００９４】
また、図２９に示されるように、互いに平行に配列する複数の本体配線８１の全体を囲むようにダミー配線８２を設けることができる。
【００９５】
また、図３０に示されるように、互いに平行に配列する複数の本体配線８１全体を囲むようにダミー配線８２を設けるとともに、複数の本体配線８１間にもダミー配線８２を設けることができる。
【００９６】
また、ダミー配線８２パターンは連続して形成しなくともよく、例えば図３１に示されるように、不連続なダミー配線８２を設けることもできる。
【００９７】
（実施の形態５）
図３２は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。図３２の配線パターン８５は、例えば上記第２層配線２５または第３層配線３６に対応し、その構造および形成工程は上記実施の形態１と同様であるので、ここではその説明は省略する。
【００９８】
本実施の形態では、配線パターン８５において、スルーホール形成領域８６の近傍で、配線幅広部またはリザーバ部８７を設けている。これにより、スルーホールが配線パターンからずれる、目外れを防止する。図３２では、その上に形成すべきスルーホールに対応する位置８６を点線で示してある。スルーホール形成のためのフォトリソグラフィ工程において、フォトマスクの位置ずれなどにより、実際に形成されたスルーホールの位置が所望の位置（図３２の点線の位置）からずれる場合がある。このような場合でも、配線幅が広いリザーバ部８７が設けられているので、スルーホールが配線パターン８５から外れることを防止できる。このため、配線８５に隣接して形成されるボイド（図示せず）が、スルーホールの形成工程で露出することをより的確に防止できる。
【００９９】
（実施の形態６）
図３３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１００】
本実施の形態では、上記実施の形態１とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９を形成しない。本実施の形態では、銅配線である第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。また、絶縁膜２６および３９を形成しないので、Ｌｏｗ−Ｋ材料からなる絶縁膜２８および３９が第２層配線２５および第３層配線３６の同層隣接配線間を完全に埋め、最近接配線間においてもボイド２７および４０は形成されない。
【０１０１】
金属キャップ膜９１は、選択タングステンＣＶＤ法などによって形成することができる。例えば、図５に示すように配線溝に埋め込まれた第２層配線２５を形成した後、六フッ化タングステン（ＷＦ6）および水素（Ｈ2）ガスを用いたＣＶＤ法により、絶縁膜２１から露出した第２層配線２５の上面上にタングステン膜を選択的に堆積することにより、金属キャップ膜９１を形成する。その後、絶縁膜２１を除去し、バリア絶縁膜２６を形成することなく、第２層配線２５を覆いかつ隣接配線間を埋めるように、絶縁膜２８を形成する。金属キャップ膜９２も金属キャップ膜９１と同様にして形成することができる。金属キャップ膜９１および９２の他の材料としては、バリア膜として機能する他の高融点金属または高融点金属窒化物、例えば窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などを用いることができる。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１０２】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、同層隣接配線間をＬｏｗ−Ｋ材料膜だけで埋めることができるので、配線間容量を低減することが可能となる。
【０１０３】
（実施の形態７）
図３４は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１０４】
本実施の形態では、上記実施の形態１とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は、第２層配線２５および第３層配線３８に対してコンフォーマルに形成されている。すなわち、絶縁膜２６および３９は、第２層配線２５および第３層配線３８の形状を反映した形状を有し、それぞれいずれの領域においてもほぼ均一な厚みを有している。このため、絶縁膜２６のくぼみ部分２７ｄの間口部の寸法は、くぼみ部分２７ｄの内部の寸法とほぼ同じである。従って、絶縁膜２８は、絶縁膜２８を構成するＬｏｗ−Ｋ材料が絶縁膜２６のくぼみ部分２７ｄを埋めるように形成される。すなわち、第２層配線２５の最近接配線間においても、ボイドは形成されず、Ｌｏｗ−Ｋ材料が埋め込まれる。第３層配線３８についても同様である。他の構造および製造工程は、上記実施の形態１と同様であるので、ここでは詳しい説明を省略する。
【０１０５】
本実施の形態によれば、同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、同層隣接配線間をバリア絶縁膜とＬｏｗ−Ｋ材料膜だけで埋めるので、配線間容量を低減することができる。
【０１０６】
（実施の形態８）
図３５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１０７】
本実施の形態では、上記実施の形態６と同様に、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は形成せず、第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。
【０１０８】
しかしながら、本実施の形態では、上記実施の形態６とは異なり、第２層配線２５および第３層配線３６の同層隣接配線間、例えば最近接配線間に、ボイド９３および９４が形成される。ボイド９３は、例えば次のようにして形成することができる。第２層配線２５を覆うように絶縁膜２０上に絶縁膜２８を形成する際に、上記実施の形態１の絶縁膜２６の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜２８を成膜する。絶縁膜２８は所定の膜厚になるまで成膜される。これにより、最近接配線間の絶縁膜２８中にボイド９３が形成される。ボイド９４も、ボイド９３と同様にして形成することができる。従って、本実施の形態では、絶縁膜２８および４１は、ＣＶＤ法で形成され得るＬｏｗ−Ｋ材料からなることが好ましく、例えば、ＣＶＤ法で形成されたＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることができる。また、ＣＶＤ法を用いて形成した酸化シリコン膜を用いることも可能である。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１０９】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はＬｏｗ−Ｋ材料膜だけで埋めることもできる。これにより、配線間容量を低減することが可能である。
【０１１０】
（実施の形態９）
図３６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１１１】
本実施の形態では、上記実施の形態６および８と同様に、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は形成せず、第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。
【０１１２】
しかしながら、本実施の形態では、上記実施の形態６とは異なり、第２層配線２５および第３層配線３６の同層隣接配線間、例えば最近接配線間に、ボイド９６および９９が形成される。ボイド９６は、例えば次のようにして形成することができる。
【０１１３】
第２層配線２５を覆うように絶縁膜２０上に絶縁膜９５をＣＶＤ法などによって形成する。絶縁膜９５は、ＣＶＤ法で形成され得るＬｏｗ−Ｋ材料からなることが好ましく、例えば、ＣＶＤ法で形成されたＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることができる。ＣＶＤ法を用いて形成した酸化シリコン膜を用いることも可能である。この際、上記実施の形態１の絶縁膜２６の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜９５を成膜する。これにより、第２層配線２５の最近接配線間の絶縁膜９５に、上記実施の形態１のくぼみ部分２７ａと同様のくぼみ部分が形成される。それから、絶縁膜９５上に絶縁膜９７を、塗布法などによって形成する。絶縁膜９７は、塗布法によって形成され得るＬｏｗ−Ｋ材料からなることが好ましいが、塗布法以外の方法によって形成されるＬｏｗ−Ｋ材料を用いることもできる。上記実施の形態１の絶縁膜２８の形成工程と同様、第２層配線２５の最近接配線間の絶縁膜９５のくぼみ部分に絶縁膜９７の材料が、その表面張力などのためにほとんど入り込まない。このため、本実施の形態においては、上記実施の形態１と同様、第２層配線２５の最近接配線間に、絶縁膜９５および９７によって囲まれたボイド９６が形成される。
【０１１４】
ボイド９９も、ボイド９６と同様にして形成することができる。すなわち、絶縁膜９５と同様の材料からなる絶縁膜９８と、絶縁膜９７と同様の材料からなる絶縁膜１００とが順に形成されて、第３層配線３６の最近接配線間に、絶縁膜９８および１００によって囲まれたボイド９９が形成される。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１１５】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はＬｏｗ−Ｋ材料膜だけで埋めることもできる。これにより、配線間容量を低減することが可能である。
【０１１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１７】
前記実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【０１１８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１１９】
銅を主導体層とする配線間の絶縁破壊耐性を向上することができる。
【０１２０】
銅を主導体層とする配線間の容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部平面図である。
【図７】図６のＡ−Ａ線の断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図８に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図２８】図２７のＢ−Ｂ線の断面図である。
【図２９】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３０】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３１】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３２】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ｎ型ウエル
５  ｎチャネル型ＭＩＳＦＥＴ
６  ｐチャネル型ＭＩＳＦＥＴ
７  ゲート絶縁膜
８  ゲート電極
９  サイドウォール
１０ａ  ｎ-型半導体領域
１０ｂ  ｎ+型半導体領域
１１ａ  ｐ-型半導体領域
１１ｂ  ｐ+型半導体領域
１２  絶縁膜
１３  コンタクトホール
１４  プラグ
１４ａ  窒化チタン膜
１５  第１層配線
１６，１７  絶縁膜
１８  スルーホール
１９  プラグ
２０〜２２  絶縁膜
２３ａ  反射防止膜
２３ｂ  フォトレジストパターン
２４  配線溝
２５  第２層配線
２５ａ  導電性バリア膜
２５ｂ  主導体膜
２６  絶縁膜
２７  ボイド
２７ａ  くぼみ部分
２７ｂ  開口部
２７ｃ  ボイド
２８〜３３  絶縁膜
３４ａ  反射防止膜
３４ｂ  フォトレジストパターン
３５  開口部
３６ａ  反射防止膜
３６ｂ  フォトレジストパターン
３７  開口部
３８  第３層配線
３８ａ  導電性バリア膜
３８ｂ  主導体膜
３９  絶縁膜
４０  ボイド
４０ａ  くぼみ部分
４１，４２  絶縁膜
５０ａ  反射防止膜
５０ｂ  フォトレジストパターン
５１  開口部
５２ａ  反射防止膜
５２ｂ  フォトレジストパターン
５３  開口部
６０  絶縁膜
６１  第４層配線
６２  絶縁膜
６３  ボイド
６４〜６９  絶縁膜
７０  第５層配線
７１〜７７  絶縁膜
７８  第６層配線
７９  絶縁膜
８１  本体配線
８２  ダミー配線
８５  配線パターン
８６  スルーホール形成位置
８７  リザーバ部
９１，９２  金属キャップ膜
９３，９４  ボイド
９５  絶縁膜
９６  ボイド
９７  絶縁膜
９８  絶縁膜
９９  ボイド
１００  絶縁膜
【図１】
0004068868.tif 000002
【図２】
0004068868.tif 000003
【図３】
0004068868.tif 000004
【図４】
0004068868.tif 000005
【図５】
0004068868.tif 000006
【図６】
0004068868.tif 000007
【図７】
0004068868.tif 000008
【図８】
0004068868.tif 000009
【図９】
0004068868.tif 000010
【図１０】
0004068868.tif 000011
【図１１】
0004068868.tif 000012
【図１２】
0004068868.tif 000013
【図１３】
0004068868.tif 000014
【図１４】
0004068868.tif 000015
【図１５】
0004068868.tif 000016
【図１６】
0004068868.tif 000017
【図１７】
0004068868.tif 000018
【図１８】
0004068868.tif 000019
【図１９】
0004068868.tif 000020
【図２０】
0004068868.tif 000021
【図２１】
0004068868.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
0004068868.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
0004068868.tif 000035
【図３５】
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【図３６】
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