(57)【特許請求の範囲】
【請求項１】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に導電膜を設け、前記導電膜をエッチングして後にｎチャネル型ＴＦＴのゲート電極となる第１の導電層および、後にｐチャネル型ＴＦＴのゲート電極となる第２の導電層を形成する第５の工程と、
前記第１の導電層および前記第２の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第６の工程と、
前記第１の導電層および前記第２の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極および後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層をそれぞれ形成する第７の工程と、
前記ｎチャネル型ＴＦＴのゲート電極及び前記第３の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第８の工程と、
ｎチャネル型ＴＦＴとなる領域をレジストからなるマスクで覆い、前記第３の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成した後、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第９の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第２の導電層は前記第１の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第３の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項２】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に導電膜を設け、前記導電膜をエッチングして後にｎチャネル型ＴＦＴのゲート電極となる第１の導電層および、後にｐチャネル型ＴＦＴのゲート電極となる第２の導電層を形成する第５の工程と、
前記第１の導電層および前記第２の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第６の工程と、
前記第１の導電層および前記第２の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極および後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層をそれぞれ形成する第７の工程と、
前記ｎチャネル型ＴＦＴのゲート電極及び前記第３の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第８の工程と、
ｎチャネル型ＴＦＴとなる領域をレジストからなるマスクで覆い、前記第３の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成した後、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第９の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第２の導電層は前記第１の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第３の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項３】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、前記第２の導電層より幅の狭いｎチャネル型ＴＦＴのゲート電極と、前記第３の導電層より幅が狭く後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、前記第４の導電層より幅が狭く後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項４】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、前記第２の導電層より幅の狭いｎチャネル型ＴＦＴのゲート電極と、前記第３の導電層より幅が狭く後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、前記第４の導電層より幅が狭く後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項５】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層および前記第３の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層および前記第３の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極および前記第４の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
ｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第４の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１０の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１１の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第４の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項６】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層および前記第３の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層および前記第３の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極および前記第４の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
ｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第４の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１０の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１１の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第４の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項７】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項８】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、
加熱処理する第１３の工程と、
全面を無機層間絶縁膜で覆う第１４の工程と、
前記無機層間絶縁膜上に有機層間絶縁膜を形成する第１５の工程と、
前記無機層間絶縁膜および有機層間絶縁膜に、前記半導体層に達するコンタクトホールを形成する第１６の工程と、
前記有機層間絶縁膜上に画素電極を形成する第１７の工程と、
接続配線を形成する第１８の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項９】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、
全面を無機層間絶縁膜で覆う第１３の工程と、
加熱処理して前記触媒元素をゲッタリングする第１４の工程と、
前記無機層間絶縁膜上に有機層間絶縁膜を形成する第１５の工程と、
前記無機層間絶縁膜および有機層間絶縁膜に、前記半導体層に達するコンタクトホールを形成する第１６の工程と、
前記有機層間絶縁膜上に画素電極を形成する第１７の工程と、
接続配線を形成する第１８の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、
加熱処理する第１３の工程と、
全面を無機層間絶縁膜で覆う第１４の工程と、
前記無機層間絶縁膜上に有機層間絶縁膜を形成する第１５の工程と、
前記無機層間絶縁膜および有機層間絶縁膜に、前記半導体層に達するコンタクトホールを形成する第１６の工程と、
前記有機層間絶縁膜上に画素電極を形成する第１７の工程と、
接続配線を形成する第１８の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項１１】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１２の工程と、
全面を無機層間絶縁膜で覆う第１３の工程と、
加熱処理して前記触媒元素をゲッタリングする第１４の工程と、
前記無機層間絶縁膜上に有機層間絶縁膜を形成する第１５の工程と、
前記無機層間絶縁膜および有機層間絶縁膜に、前記半導体層に達するコンタクトホールを形成する第１６の工程と、
前記有機層間絶縁膜上に画素電極を形成する第１７の工程と、
接続配線を形成する第１８の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項１２】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱して結晶性半導体層を得る第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｎチャネル型ＴＦＴのゲート電極、前記ｐチャネル型ＴＦＴのゲート電極および前記画素ＴＦＴのゲート電極をマスクにして前記ゲート絶縁膜を除去する第１２の工程と、
前記ｎチャネル型ＴＦＴおよび前記画素ＴＦＴをレジストからなるマスクで覆い、前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１３の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項１３】
絶縁体上に非晶質半導体層を形成する第１の工程と、
前記非晶質半導体層に結晶化を助長する触媒元素を添加する第２の工程と、
前記触媒元素の添加された非晶質半導体層を加熱することにより結晶性半導体層とし、レーザーを照射する方法を用いて前記結晶性半導体層の結晶性を高める第３の工程と、
前記結晶性半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に第１の導電層を形成する第５の工程と、
前記第１の導電層をエッチングして、後にｎチャネル型ＴＦＴのゲート電極となる第２の導電層と、後にｐチャネル型ＴＦＴのゲート電極となる第３の導電層と、後に画素ＴＦＴのゲート電極となる第４の導電層をそれぞれ形成する第６の工程と、
前記第６の工程で形成された前記第２の導電層乃至前記第４の導電層をマスクにして、前記半導体層にｎ型不純物元素を添加する第７の工程と、
前記第６の工程で形成された前記第２の導電層、前記第３の導電層、前記第４の導電層をエッチングして、ｎチャネル型ＴＦＴのゲート電極と、後にｐチャネル型ＴＦＴのゲート電極となる第５の導電層と、後に画素ＴＦＴのゲート電極となる第６の導電層をそれぞれ形成する第８の工程と、
前記第８の工程で形成された前記ｎチャネル型ＴＦＴのゲート電極、前記第５の導電層および前記第６の導電層をマスクにして前記半導体層にｎ型不純物元素を添加する第９の工程と、
駆動回路に形成されたｎチャネル型ＴＦＴをレジストからなるマスクで覆い、前記第５の導電層および前記第６の導電層をエッチングして、後にｐチャネル型ＴＦＴのゲート電極となる第７の導電層と、画素ＴＦＴのゲート電極をそれぞれ形成する第１０の工程と、
前記第７の導電層をエッチングしてｐチャネル型ＴＦＴのゲート電極を形成する第１１の工程と、
前記ｎチャネル型ＴＦＴのゲート電極、前記ｐチャネル型ＴＦＴのゲート電極および前記画素ＴＦＴのゲート電極をマスクにして前記ゲート絶縁膜を除去する第１２の工程と、
前記ｎチャネル型ＴＦＴおよび前記画素ＴＦＴをレジストからなるマスクで覆い、前記ｐチャネル型ＴＦＴのゲート電極をマスクにして、前記ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加する第１３の工程と、を有し、
前記ｎチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域と比較して、前記ｐチャネル型ＴＦＴにおけるｎ型不純物元素が添加される領域が狭くなるように、前記第３の導電層は前記第２の導電層よりチャネル長方向の幅が大きくなるように形成され、前記第５の導電層は前記ｎチャネル型ＴＦＴのゲート電極よりチャネル長方向の幅が大きくなるように形成されることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項３乃至請求項１３のいずれか一において、
前記第１の導電層は、第１の導電膜及び第２の導電膜を積層することにより形成されることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項２、請求項４、請求項６、請求項１０、請求項１１または請求項１３において、前記結晶性半導体膜の結晶性を高めるために照射するレーザーは、パルス発振型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧレーザ−またはＹＶＯ４レーザーであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
【発明の属する技術分野】
本発明は、絶縁体上の薄膜トランジスタ（Thin Film Transistor:以下、ＴＦＴという）で形成された回路を含む電気光学装置（半導体装置）およびその作製方法に関する。特に、本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置（半導体装置）およびその電気光学装置（半導体装置）を表示部に用いた電気器具に関する。
【０００２】
【従来技術】
近年、ガラスなどの絶縁基板上に形成された非晶質半導体膜（アモルファスシリコン膜）を結晶化させた多結晶半導体膜（ポリシリコン膜）、特に結晶性半導体膜（結晶性シリコン膜）を活性層として利用したＴＦＴがさかんに開発されている。
【０００３】
さらに、ガラス基板やプラスチック基板のように、耐熱性の低い基板上に、大面積のポリシリコン膜を形成するプロセスに関して、研究・開発が続けられている。いわゆる低温結晶化技術としては、レーザー光を用いて結晶化する方法や結晶化を助長する触媒元素を添加し加熱処理して結晶化する方法などがあげられる。
【０００４】
結晶化を助長する触媒元素をアモルファスシリコン膜に添加して加熱処理し結晶化する技術は、特開平７−１３０６５２号公報で開示されている。
【０００５】
この技術は、触媒元素の作用により、アモルファスシリコン膜の結晶化温度を５０〜１００℃も引き下げることが可能であり、結晶化に要する時間も１／５〜１／１０にまで低減することができるため、耐熱性の低い前述したような基板上にも、大面積の結晶性シリコン膜を形成することが可能になった。また、この技術によって得られる結晶性シリコン膜は優れた結晶性を有することが確認されている。
【０００６】
【発明が解決しようとする課題】
上述した触媒元素を用いた結晶化技術において、触媒元素としてNi、Coといった金属元素が用いられる。これらの金属元素はシリコン膜中に深いエネルギー準位を形成してキャリアを捕獲し、再結合してしまうため、得られた結晶性シリコン膜を用いてＴＦＴを作製した場合、ＴＦＴの電気特性や信頼性に悪影響を及ぼすことが予想できる。
【０００７】
また、シリコン膜中に残存した触媒元素が不規則に偏析することも確認されており、特に結晶粒界にこの偏析がみられ、この偏析が微弱な電流の逃げ道（リークパス）となり、オフ電流（ＴＦＴがオフ状態にある時の電流）の突発的な増加の原因になると考えられる。
【０００８】
そこで、結晶化の工程が終わったら、速やかに触媒元素を除去する、または電気的な影響を及ぼさない程度にまで低減させる必要があった。この手段としてはゲッタリング効果を利用した技術を用いることができる。
【０００９】
ゲッタリングの方法としては、アモルファスシリコン膜を金属元素により結晶化させて結晶性シリコン膜とさせた後、ＴＦＴの半導体層のチャネル形成領域となる場所をレジストからなるマスクで覆い、ＴＦＴの半導体層のチャネル形成領域以外の領域にゲッタリングに効果的なPなどの１５族元素を高濃度にドーピングしてゲッタリングを促す領域（以下、ゲッタリングシンクという。）とする方法や、同様にＴＦＴのチャネル形成領域となる領域をレジストからなるマスクで覆い、ＴＦＴの半導体層を形成する領域のまわりにPなどの１５族の元素を高濃度含んだゲッタリングシンクを設けてゲッタリングする方法などが考えられている。しかし、これらの方法では、マスク形成のための工程が必要となり、マスク数、工程数とも増加してしまうため生産性、歩留まり、製造コストの面で問題がある。
【００１０】
また、ｐチャネル型ＴＦＴは、ゲッタリングのためのリンが大量にドーピングされた後に、ｐチャネル型ＴＦＴとするためにｐ型不純物元素（本実施例ではボロン（B））を添加してソース領域およびドレイン領域を形成することになる。あらかじめドーピングされたリン（Ｐ）によるｎ型付与を反転させるためにかなりの濃度のボロン（Ｂ）をドーピングする必要がある。
【００１１】
このため、ドーピング工程におけるスループットの低下、もしくは加熱処理によるソース領域およびドレイン領域の結晶性の改善が困難になるという問題があった。
【００１２】
また、ゲッタリング処理を行うためには、半導体層にリン（Ｐ）が添加されている必要がある。しかし、ｐチャネル型ＴＦＴとするためには、ｐ型不純物元素（代表的にはボロン（Ｂ））を添加する必要もある。ｐチャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する工程に至るまでには、ｎ型不純物元素（リン（Ｐ））を添加する工程があるため、このｎ型をｐ型に反転できる濃度のｐ型不純物元素を添加する（カウンタードープ又はクロスドープとも呼ばれる）。添加されるリン（Ｐ）の濃度以上にボロン（Ｂ）の濃度を高くする必要があるが、あまり不純物濃度が高いとソース・ドレイン領域の抵抗があがってしまい、オン電流が低下する原因となってしまう。さらに、カウンタードープ方式を採用した場合、過剰にアクセプターとなるイオンをドーピングしなければならないため、製造コストや生産性に問題があった。
【００１３】
【課題を解決するための手段】
本発明で開示する電気光学装置（半導体装置）の作製方法を説明する。ゲート絶縁膜上に形成された導電膜（Ａ）および導電膜（Ｂ）をエッチングしてゲート電極の形状を形成する際に、ｎチャネル型ＴＦＴのゲート電極は所定の形状にエッチングする。しかし、ｐチャネル型ＴＦＴのゲート電極（Ｃ）は、後のｎ型不純物元素添加工程において、ｐチャネル型ＴＦＴの半導体層にｎ型不純物元素が添加される領域が大きくならないようにマスクとして用いるため、このエッチング工程において、ｎチャネル型ＴＦＴのゲート電極（Ｂ）よりチャネル長方向の幅が大きくなるように導電膜（Ａ）および導電膜（Ｂ）をエッチングする。このゲート電極（Ｃ）をマスクにして、ゲート電極（Ｃ）と重ならない半導体層領域にリン（P）をドープする。なお、リン（P）が打ち込まれた領域は、ゲッタリングシンクとして機能する。
【００１４】
次いで、ｐチャネル型ＴＦＴのゲート電極（Ｄ）を所定の形状にエッチングして、所定の形状のゲート電極（Ｅ）を得た後、ｐチャネル型ＴＦＴの半導体層にｐ型を付与するためにボロン（B）をドーピングする。ここまでの工程で、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域、リン（P）とボロン（B）とがドーピングされた領域、ボロン（B）のみがドーピングされた領域が形成される。
【００１５】
本発明によると、ゲッタリングの際に、触媒元素がｐチャネル型ＴＦＴの半導体層を移動する距離を短くすることができるので、結晶粒界における触媒元素の偏析が減少し、偏析による微弱な電流の逃げ道（リークパス）や、オフ電流（Ｔの突発的な増加といった現象を少なくすることができ、ＴＦＴの特性や信頼性を向上させることができる。
【００１６】
【発明の実施の形態】
本明細書において開示する発明は、ｐチャネル型ＴＦＴのゲート電極を所定の形状に形成する方法に特徴がある。本発明について、図１を用いて説明する。
【００１７】
上記のような問題を解決するために、本明細書で開示する発明には、ｐチャネル型ＴＦＴの半導体層に添加されるリン（Ｐ）の量を減らすという目的がある。
【００１８】
触媒元素が結晶粒界で偏析してしまい、これがＴＦＴの特性を悪くする原因になるのを防ぐため、ゲッタリングの際に、チャネル形成領域からソース領域およびドレイン領域へと半導体層の内部を動く触媒元素の移動距離をなるべく短くなるようにしている。
【００１９】
そこで、本発明では、ｎチャネル型ＴＦＴのゲート電極とｐチャネル型ＴＦＴのゲート電極とを所定の形状にするエッチング工程を別工程にしている。図１（Ａ）で示すように、まずｎチャネル型ＴＦＴのゲート電極をエッチングにより所定の形状に形成し、ｎ型不純物元素を添加する。この時のｐチャネル型ＴＦＴの様子を上面から見た図を図１（Ｄ）に示す。導電膜（Ａ）および導電膜（Ｂ）を所定のゲート電極の形状より大きめにエッチングする。この導電膜（Ａ）および導電膜（Ｂ）をゲート電極８という。このゲート電極８をマスクとして用い、ｎ型不純物元素のリンが添加された領域１０を形成する。
【００２０】
続いて、図１（Ｂ）に示すように、ｎチャネル型ＴＦＴにマスクを形成した後、ｐチャネル型ＴＦＴの導電膜をエッチングして所定の形状のゲート電極９を形成する。その後、図１（Ｃ）に示すようにｐ型不純物元素を添加する。このような工程を採用することにより、ｐチャネル型ＴＦＴにおいて、図１（Ｅ）に示すようにｎ型不純物元素としてリンおよびｐ型不純物元素としてボロンが添加された領域１１およびボロンのみが添加された領域１２が形成されるが、カウンタードープとなるリンおよびボロンが添加された領域１１を狭くすることができる。なお、所定の形状にエッチングされたゲート電極の下の半導体層には不純物元素は添加されず、チャネル形成領域１３となる。
【００２１】
以上のように、ｐチャネル型ＴＦＴの半導体層には、図１（Ｅ）に示すように、リン（Ｐ）とボロン（Ｂ）の両方が添加された領域が形成され、この領域１１をゲッタリングシンクとして、本発明の目的を達している。
【００２２】
なお、ｐチャネル型ＴＦＴにおいて、導電膜（Ａ）および導電膜（Ｂ）を図１（Ｆ）のようにエッチングしてゲート電極１８を形成し、このゲート電極１８をマスクとしてｎ型不純物元素を添加してもよい。これにより、図１（Ｆ）に示すようなリンのみが添加された領域２０が形成される。その後、ゲート電極１８を所定の形状にエッチングしてゲート電極１９を形成した後、ｐ型不純物元素を添加して、ｎ型不純物元素およびｐ型不純物元素が添加された領域２１ａ、２１ｂとｐ型不純物元素のみが添加された領域２２を形成する。以上により、図１（Ｇ）に示すようなゲッタリングの際に、触媒元素がゲッタリングシンクまで移動する距離が短くなるような構造を実現することもできる。
【００２３】
（実施例１）
本発明の実施例を図２〜図５を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。
【００２４】
図３（Ａ）において、基板１００には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ加熱処理しておいても良い。この基板１００のＴＦＴを形成する表面には、基板１００からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００２５】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、下地膜１０１と非晶質シリコン膜とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図３（Ａ））。
【００２６】
そして、特開平７―１３０６５２号公報に記載された技術にしたがって、結晶構造を含む半導体膜（本実施例では、結晶性シリコン膜）を形成する。同公報に記載された技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（Ni、Co、Sn、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素。代表的にはNiである。）を用いる結晶化手段である。
【００２７】
具体的には、非晶質シリコン膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶性シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された方法を用いるが、実施例２に記載された方法を用いてもよい。なお、結晶性シリコン膜にはいわゆる単結晶シリコン膜もポリシリコン膜も含まれるが、本実施例で形成される結晶性シリコン膜は結晶粒界を有するシリコン膜である。
【００２８】
また、触媒元素をアモルファスシリコン膜に添加する方法としては、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法、もしくは触媒元素を含有する溶液を塗布する方法が採用できる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【００２９】
また、上述した結晶化法とレーザー結晶化法とを組み合わせることにより、結晶質半導体膜の結晶性をさらに高めることができる。この時使用するレーザーとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧレーザーまたはＹＶＯ４レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択すればよい。
【００３０】
非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。
【００３１】
そして、結晶質シリコン膜を島状に分割して、島状半導体層１０２〜１０５を形成する。
【００３２】
ここで、ｎチャネル型ＴＦＴを形成する島状半導体層１０２〜１０５の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。
【００３３】
次いで、ゲート絶縁膜１０６をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜１０６には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００３４】
次に、ゲート電極を形成するために導電膜（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１０７は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００３５】
導電層（Ａ）１０７は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１０７に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０８には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）１０７の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１０７または導電層（Ｂ）１０８が微量に含有するアルカリ金属元素がゲート絶縁膜１０６に拡散するのを防ぐことができる（図３（Ａ））。
【００３６】
次いで、レジストからなるマスク１０９〜１１２を形成し、それぞれのＴＦＴのゲート電極および容量配線を形成するための第１のエッチング処理を行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパ状とする。
【００３７】
この後、マスク１０９〜１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した第２のエッチング条件ではＷ膜およびＴａＮ膜とも同程度にエッチングされる。ここまでの工程で、導電膜（Ａ）１０７および導電膜（Ｂ）１０８からなる端部がテーパ状のｎチャネル型ＴＦＴのゲート電極（Ａ）１１３、ｐチャネル型ＴＦＴのゲート電極（Ｃ）１１４、画素ＴＦＴのゲート電極（Ｆ）１１５および容量配線１１６が形成される。なお、ｐチャネル型ＴＦＴのゲート電極（Ｃ）１１４は、ｎチャネル型ＴＦＴのゲート電極（Ａ）１１３、画素ＴＦＴのゲート電極（Ｆ）１１５よりも大きいサイズに形成されるように設計する。ここまでの工程で、ゲート絶縁膜１０６のマスク１０９〜１１２に覆われていない領域はエッチングされ薄くなる。なお、第１のエッチング処理により形成されたゲート電極（Ａ）、ゲート電極（Ｃ）、ゲート電極（Ｆ）、容量配線１１６は、第１の形状のゲート電極および容量配線とも称することとする。ゲート電極（Ｃ）１１４は、後のｎ型不純物元素の添加工程において、ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が添加される領域が広くならないようにマスクとして用いられるため、ｎチャネル型ＴＦＴにおけるゲート電極（Ａ）１１３よりも幅が広く形成される。
【００３８】
そして、マスク１０９〜１１２を除去せずに、ｎ型不純物元素を添加する処理を行い、不純物領域１１８を形成する（図３（Ｂ））。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。
【００３９】
さらに、マスク１０９〜１１２を除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理条件によると、Ｗ膜が選択的にエッチングされる。
【００４０】
この第２のエッチング処理により、導電膜（Ａ）１１３ａ〜１１６ａおよび導電膜（Ｂ）１１３ｂ〜１１６ｂがエッチングされ、ゲート電極（Ｂ）１１９、ゲート電極（Ｄ）１２０、ゲート電極（Ｇ）１２１、容量配線１２２が形成される。この工程において所定の形状に形成されているのは、ｎチャネル型ＴＦＴのゲート電極（Ｂ）１１９、ゲート電極（Ｇ）１２１および容量配線１２２であって、ｐチャネル型ＴＦＴのゲート電極（Ｄ）１２０は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純物元素が高濃度に含まれる領域を狭くするためのマスクとして用いるため、所定の形状（他のゲート電極（Ｂ）１１９、ゲート電極（Ｇ）１２１）より大きいサイズに形成される。なお、第２のエッチング処理により形成されたゲート電極（Ｂ）１１９、ゲート電極（Ｇ）１２１、ゲート電極（Ｄ）１２０、容量配線１２２を第２の形状のゲート電極および容量配線とも称することとする。
【００４１】
次いで、半導体層にｎ型不純物元素を添加する処理を行う。第２のエッチング処理により形成されたゲート電極（Ｂ）１１９、ゲート電極（Ｄ）１２０、ゲート電極（Ｇ）１２１をマスクとして用い、導電膜（Ａ）のテーパ状部分の下方の半導体層にもｎ型不純物元素が添加されるようにドーピングして、ｎ型不純物領域（Ａ）１２３ａ〜１２６ａおよびｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂが形成される。このとき形成される不純物領域１２３ａ〜１２６ａの不純物（リン（Ｐ））濃度は、１×１０20〜１×１０21atoms／cm3となるようにすればよい。（本明細書中では、ｎ型不純物領域１２３ａ〜１２６ａに含まれるｎ型不純物元素の濃度を（ｎ+）と表す。）さらに、ｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂの不純物濃度は、５×１０17〜５×１０19atoms/cm3となるようにすればよい。本明細書中において、ｎ型不純物領域１２３ｂ〜１２６ｂに含まれるｎ型不純物元素の濃度を（ｎ-）と表す。なお、導電層（Ａ）１１９ａのテーパ状部分と重なるｎ型不純物領域１２３ｃは、若干、不純物濃度が低くなるものの、ｎ型不純物領域１２３ｂとほぼ同程度の濃度の不純物領域が形成される（図４（Ａ））。
【００４２】
次いで、レジストからなるマスク１０９〜１１２を除去した後、新たにｎチャネル型ＴＦＴを覆うレジストからなるマスク１２７を形成して、第３のエッチング処理を行う。エッチング用ガスには、ＳＦ6とＣｌ2とを用い、それぞれのガス流量比は５０／１０（SCCM）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成し約３０秒のエッチングを行う。基板側（試料ステージ）には、１０ＷのＲＦ（１３．５６MHz）電力を投入して、実質的に負の自己バイアス電圧を印加する。以上の工程により、導電膜（Ａ）１２０ａ、１２１ａがエッチングされたｐチャネル型ＴＦＴのゲート電極（Ｄ’）１２８および画素ＴＦＴのゲート電極（Ｈ）１２９が形成される。なお、第３のエッチング処理により形成されたゲート電極（Ｄ’）１２８およびゲート電極（Ｈ）１２９は、第３の形状のゲート電極とも称することとする。
【００４３】
次いで、ｐチャネル型ＴＦＴのゲート電極（Ｄ’）１２８を所定のサイズにするためのエッチングするためのレジストからなるマスク１３０と画素ＴＦＴおよび容量配線を覆うレジストからなるマスク１３１、１３２を形成する。次いで、ｐチャネル型ＴＦＴのゲート電極（Ｄ’）１２８にエッチング処理を行いｐチャネル型ＴＦＴのゲート電極（Ｅ）１３３を得る（図４（Ｃ））。なお、第４のエッチング処理により形成されたゲート電極（Ｅ）１３３は、第４の形状のゲート電極とも称することとする。
【００４４】
次いで、ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素（本実施例ではボロン（Ｂ））を添加して、ｐ型不純物領域１３４〜１３７を形成する。ｐ型不純物領域１３４、１３６のｐ型不純物元素の不純物濃度が、２×１０20〜２×１０21atoms/cm3となるように添加する。なお、本実施例ではｐチャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する前に、ボロン（Ｂ）を添加する半導体層の領域の上部に設けられたＴａＮ膜が除かれているため、ボロン（Ｂ）を低加速で添加することができ、添加の際の半導体層へのダメージを少なくすることができる。
【００４５】
ここまでの工程により、それぞれの半導体領域にｎ型不純物領域およびｐ型不純物領域が形成される（図４（Ｄ））。
【００４６】
次いで、マスク１３０〜１３２を除去して、無機層間絶縁膜１３８を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。無論、無機層間絶縁膜としては、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【００４７】
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは、０．１ppm以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では、５５０℃、４時間の加熱処理で活性化処理を行った。なお、熱アニール法の他にも、レーザーアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
【００４８】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した触媒元素の残留する量を少なくするため、高濃度のリンを含むｎ型不純物領域にゲッタリングさせていた。ゲッタリングに必要なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の加熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。得られたＴＦＴはオフ電流値が下がり、結晶性がよいことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４９】
また、無機絶縁膜１３８を形成する前に活性化処理を行ってもよい。ただし、ゲート電極に用いた材料が熱に弱い場合には、本実施例のように配線等を保護する目的で層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが望ましい。
【００５０】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の加熱処理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の加熱処理を行う。この工程は、層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００５１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００５２】
次いで、無機層間絶縁膜１３８上に、有機絶縁物材料からなる有機層間絶縁膜１３９を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。
【００５３】
この後、透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極１４０を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）等を適用することもできる。
【００５４】
そして、駆動回路部２０５において、不純物領域と電気的に接続する配線１４１〜１４３を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５５】
また、画素部２０６においては、不純物領域と接する配線１４４〜１４７を形成する。
【００５６】
画素電極１４０は、配線１４６により保持容量を形成する一方の電極として機能する半導体層１０５と電気的に接続される。
【００５７】
なお、本実施例では画素電極１４０として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性がすぐれた材料を用いることが望ましい。
【００５８】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０３、保持容量２０４を形成した。なお、本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００５９】
ここまでの工程により作製されたアクティブマトリクス基板の上面図を図２に示す。なお、図２のＡ−Ａ’線は、図５（Ｂ）のＡ−Ａ’線に対応し、半導体層１０４、ゲート電極１２１、配線１４４、ゲート線、ソース線が形成されている。同様に図２のＢ−Ｂ’線は、図５（Ｂ）のＢ−Ｂ’線に対応し、半導体層１０５、画素電極１４０、配線１４６が形成されている。
【００６０】
駆動回路のｎチャネル型ＴＦＴ２０１は、島状半導体層１０２にチャネル形成領域、ソース領域またはドレイン領域１２３ａ、不純物領域１２３ｂおよび第２の形状のゲート電極（Ｂ）１１９と重なる不純物領域１２３ｃ（以降、このような不純物領域をＬovと記す）を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。また、導電膜（Ａ）１１９ａおよび導電膜（Ｂ）１１９ｂの積層からなる第２の形状のゲート電極（Ｂ）１１９を有している。
【００６１】
駆動回路のｐチャネル型ＴＦＴ２０２は、島状半導体層１０３にチャネル形成領域、ソース領域またはドレイン領域１２４ａ、不純物領域１２４ｂを有している。また、導電膜（Ａ）１３３ａおよび導電膜（Ｂ）１３３ｂの積層からなる第４の形状のゲート電極（Ｅ）１３３を有している。
【００６２】
画素部の画素ＴＦＴ２０３には、島状半導体層１０４にチャネル形成領域、ソース領域またはドレイン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有している。また、導電膜（Ａ）１２９ａおよび導電膜（Ｂ）１２９ｂの積層からなる第３の形状のゲート電極（Ｈ）１２９を有している。
【００６３】
さらに、容量配線１２２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加された半導体層１０５とから保持容量２０４が形成されている。図５では画素ＴＦＴ２０３をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００６４】
以上の様に本発明は、画素部および駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、配線を低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することもできる。
【００６５】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００６６】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施例では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ１８１を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００６７】
次いで、対向基板１８２を用意する。この対向基板には、着色層１８３、１８４、平坦化膜１８５を形成する。赤色の着色層１８３と青色の着色層１８４とを一部重ねて、第２遮光部を形成する。なお、図６では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第１遮光部を形成する。
【００６８】
ついで、対向電極１８６を画素部に形成し、対向基板の全面に配向膜１８７を形成し、ラビング処理を施した。
【００６９】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８８で貼り合わせる。シール材１８８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８９には公知の液晶材料を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００７０】
こうして得られた液晶表示パネルの構成を図７の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【００７１】
図７（Ａ）で示す上面図は、画素部２０６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２１０、外部入力端子と各回路の入力部までを接続する接続配線２１１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１８２とがシール材１８８を介して貼り合わされている。
【００７２】
図７（Ｂ）は図７（Ａ）で示す外部入力端子２１０のｅ−ｅ'線に対する断面図を示している。外部入力端子にはベースフィルム２１３と配線２１４から成るＦＰＣが異方性導電性樹脂２１５で貼り合わされており、さらに補強板で機械的強度を高めている。２１７は、画素電極１４０を形成するために成膜した導電膜からなる配線である。導電性粒子２１６の外径は配線２１７のピッチよりも小さいので、接着剤２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００７３】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【００７４】
（実施例３）
本実施例は、実施例１とは異なる半導体装置の作製方法について説明する。
【００７５】
実施例１に示した工程に従い、第３のエッチング工程でゲート電極（Ｅ）１３３を形成した後、前記工程で形成したゲート電極（Ｂ）１１９、ゲート電極（Ｅ）１３３、ゲート電極（Ｈ）１２９および容量配線１２２をマスクにしてゲート電極１１９、１２９、１３３および容量配線１２２と重ならない領域のゲート絶縁膜１１７をエッチングして除去する。
【００７６】
ゲート絶縁膜をエッチングして除去しておけば、不純物のドーピング工程の際に、数回におよぶゲート電極のエッチング工程で位置により膜厚がばらついている可能性の高いゲート絶縁膜の複雑な膜厚を考慮する必要がなくなる。
【００７７】
本実施例は、実施例１、実施例２と組み合わせて適応することができる。
【００７８】
（実施例４）
本発明を用いて作製された半導体装置におけるブロック図を図８に示す。なお、図８には、アナログ駆動を行うための回路構成が示されている。本実施例は、ソース側駆動回路９０、画素部９１およびゲート側駆動回路９２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称を指している。
【００７９】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【００８０】
また、本実施例において、画素部９１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【００８１】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【００８２】
また、デジタル駆動させる場合は、図９に示すように、サンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【００８３】
なお、上記構成は、実施例１に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【００８４】
〔実施例５〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な半導体装置（アクティブマトリクス型液晶ディスプレイ）に用いることができる。即ち、それら半導体装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【００８５】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０、図１１および図１２に示す。
【００８６】
図１０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【００８７】
図１０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【００８８】
図１０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【００８９】
図１０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【００９０】
図１０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【００９１】
図１０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の信号制御回路に適用することができる。
【００９２】
図１１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【００９３】
図１１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【００９４】
なお、図１１（Ｃ）は、図１１（Ａ）及び図１１（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９５】
また、図１１（Ｄ）は、図１１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９６】
ただし、図１１に示したプロジェクターにおいては、透過型の半導体装置を用いた場合を示しており、反射型の半導体装置での適用例は図示していない。
【００９７】
図１２（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。本発明は、表示部３００４に適用することができる。
【００９８】
図１２（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。本発明は表示部３１０２、３１０３やその他の信号回路に適用することができる。
【００９９】
図１２（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明は表示部３２０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１００】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１０１】
【発明の効果】
本発明によれば、マスク数、工程数を増やすことなくｐチャネル型ＴＦＴの半導体層のゲッタリングを十分行うことができ、ソース領域およびドレイン領域の抵抗を下げることができる。また、十分にゲッタリングができるため、触媒元素による悪影響を低減でき、信頼性の高いｐチャネル型ＴＦＴを比較的簡便に歩留まりよく作製することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態を示す図。
【図２】  本発明の実施例を示す図。
【図３】  本発明の実施例の一例を示す図。
【図４】  本発明の実施例の一例を示す図。
【図５】  本発明の実施例の一例を示す図。
【図６】  本発明の実施例の一例を示す図。
【図７】  本発明の実施例の一例を示す図。
【図８】  本発明の実施例の一例を示す図。
【図９】  本発明の実施例の一例を示す図。
【図１０】  本発明を用いて作製された半導体装置を表示部に用いた電気器具の一例を示す図。
【図１１】  本発明を用いて作製された半導体装置を表示部に用いた電気器具の一例を示す図。
【図１２】  本発明を用いて作製された半導体装置を表示部に用いた電気器具の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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