(57)【特許請求の範囲】
【請求項１】
内部セルがブロック単位で構成される複数の被試験メモリを同時測定する半導体メモリ試験装置において、
複数の前記被試験メモリに対応して設けられ、それぞれ対応する前記被試験メモリの測定対象のアドレスについて、測定データが期待値と一致した場合にマッチを出力する複数の論理比較回路と、
全ての前記論理比較回路においてマッチが出力されたときに、前記半導体メモリ試験装置に次のアドレスの試験を行わせ、いずれかの前記論理比較回路において前記測定データと期待値とがアンマッチのときは、前記半導体メモリ試験装置に再度そのアドレスで試験を行わせるＡＮＤゲートと
を備え、
それぞれの前記論理比較回路は、
ロード制御信号が与えられるサイクルにおいて前記測定データと前記期待値とが一致していないフェイルを生じたときに、当該アドレスが属するブロックを試験する間、当該論理比較回路にマッチを出力させ、当該ブロックの試験が終了したときにリセットされるホールドレジスタを有する半導体メモリ試験装置。
【請求項２】
前記ホールドレジスタは、ロード制御信号が与えられるサイクルにおいて前記フェイルが生じたときに、ロード制御信号に応じて当該フェイルを取り込み保持し、当該フェイルを保持している間、論理比較回路にマッチを出力させる
請求項１に記載の半導体メモリ試験装置。
【請求項３】
前記ホールドレジスタは、前記フェイルを保持している間、対応する前記被試験メモリに対する試験データの書き込みを禁止する
請求項２に記載の半導体メモリ試験装置。
【請求項４】
前記ホールドレジスタは、前記フェイルを保持している間にＨ論理を出力し、
前記論理比較回路は、
被試験メモリから読み出されたデータと期待値データとが一致するときにＨ論理を出力するＥＸＮＯＲゲートと、
前記ホールドレジスタの出力と、前記ＥＸＮＯＲゲートの出力との論理和を、前記ＡＮＤゲートに出力する第１のＯＲゲートと
を更に有する請求項３に記載の半導体メモリ試験装置。
【請求項５】
前記論理比較回路は、前記ＥＸＮＯＲゲートの出力を反転した信号と、前記ホールドレジスタの出力との論理和を、前記ホールドレジスタに入力する第２のＯＲゲートを更に有する
請求項４に記載の半導体メモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の半導体メモリの試験時間を短縮した半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図３〜図５とを参照して説明する。
図３に示すように、従来の半導体メモリ試験装置の主要構成は、タイミング発生器１０と、パターン発生器２０と、波形整形器３０と、論理比較器４０とで構成している。
但し、周辺機器やテスタプロッセッサ等は、図を簡明とするために省略している。
【０００３】
そして、被試験メモリであるＭＵＴ１〜ＭＵＴｎの試験を試験プログラムを実行しておこなう。
通常、半導体メモリ試験装置は、生産の効率を上げるために複数個の被試験メモリを同時測定している。
【０００４】
タイミング発生器１０は、基準クロックとストローブのタイミング信号を発生する。
【０００５】
パターン発生器２０は、タイミング発生器１０からの基準クロックに同期して、あらかじめ内部にプログラムされた試験パターンに従って、アドレス信号ＡＤＲＳ、書き込みデータ信号ＷＤＴ、制御信号ＣＳ、期待値データＥＤを出力する。
【０００６】
波形整形器３０は、パターン発生器２０からのアドレス信号ＡＤＲＳと、書き込みデータ信号ＷＤＴと、制御信号ＣＳとを受けて試験信号に波形整形し、被試験メモリＭＵＴ１〜ＭＵＴｎに印加する。
試験メモリＭＵＴ１〜ＭＵＴｎは、制御信号ＣＳにより試験データ信号の書き込み、読み出しの制御をする。
【０００７】
論理比較器４０は、タイミング発生器１０からのストローブ信号ＳＴＲＢのタイミングで、被試験メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果により被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこなう。
【０００８】
次に、論理比較器４０の原理的回路の動作について図４を参照して説明する。通常、論理比較器４０は、ＭＵＴ１〜ＭＵＴｎに対応して論理比較回路４１〜４ｎを有する。
実際には、図４の論理比較回路４１〜４ｎは、それぞれさらにＭＵＴのデータビットの比較回路を有するが、図を簡明とするためここではデータビットを１ビットとして表示している。
【０００９】
論理比較回路４ｎにおいては、まずＤＵＴｎから読み出された試験データ信号ＲＤｎをタイミング発生器からストローブ信号ＳＴＲＢでラッチしたデータと、パターン発生器からの期待値データＥＸＰとを、ＥＸＮＯＲゲート７０において一致検出し、一致の場合は一致検出信号＝”１”を出力する。
【００１０】
論理比較（良否判定）は、ＣＰＥ信号と上記一致検出信号によりおこなわれる。
ＣＰＥ＝”１”のサイクルで不一致が検出された場合を不良（フェイル）と判定し、ＦＡＩＬ＝”１”を出力する。
【００１１】
被試験メモリＭＵＴ１〜ＭＵＴｎから読み出したデータと期待値とが全て一致したとき、マッチフラグ信号ＭＦがパターン発生器２０へ出力される。
【００１２】
次に、フラッシュメモリを試験する場合について説明する。
フラッシュメモリを試験する場合、その原理上、１回の書き込み、消去動作で注目セルにデータを設定できるとは限らず、通常は複数回のデータ書き込み、複数回の消去動作が必要である。
そして、書き込み、消去動作が正しく行われたセルについては、それ以上の書き込み、消去動作を行なう過剰書き込み、過剰消去は禁止されている。
また、書き込み、消去に必要な回数は、アドレスによっても異なる。
【００１３】
上記特性のフラッシュメモリのうちＮＡＮＤ型と呼ばれるものは、内部セルがページ単位で構成されており、このページ単位で書き込みが行われる。
【００１４】
例えば、図５に示すように、１０２４行×４２２４列のメモリセルの場合、各行が１ぺージとなり、０〜１０２３の１０２４ページで構成されている。
また、フラッシュメモリのうちＮＡＮＤ型の消去は、連続したページの集合であるブロック単位で一括しておこなわれる。
例えば、図５に示す例では、４ページが１ブロックとなっているので０〜２５５ブロックで構成される。
【００１５】
上記特性を有するフラッシュメモリの試験においては、マッチ機能が使用される。
マッチ機能は、前述したマッチ信号の結果により、試験パターンのシーケンス制御をおこなうものである。
【００１６】
複数の被試験メモリＭＵＴ１〜ＭＵＴｎのうち、いずれかのＭＵＴの１つでもアンマッチのときは、再度そのアドレスで書き込み、消去試験をおこなう。
このとき、マッチがとれたＭＵＴに対しては過剰書き込み、過剰消去を回避するために書き込み可能信号（ライトイネーブル信号）の印加を禁止する。
【００１７】
すべての被試験メモリＭＵＴ１〜ＭＵＴｎがマッチのときは、次のアドレスに進み、書き込み、消去試験を行なう。
同一セルで規定回数を超えてアンマッチであったＭＵＴは、不良と判定される。
データの書き込み、消去試験がすべてのアドレスのセルについて規定回数以内で正しく行なわれたとき、そのＭＵＴを良品と判定する。
【００１８】
ＮＡＮＤ型のフラッシュメモリでは、不良ブロックが存在してもその数が規定個数以下であれば良品と判断される。
それは、メモリの使用者が前もってＮＡＮＤ型のフラッシュメモリの不良ブロックを認識して、そのブロックは使用しないようにするからである。
【００１９】
ところで、ＮＡＮＤ型のフラッシュメモリの良否判定を目的とする場合、注目ブロックで一度不良が検出されたなら不良ブロックと認識されるため、以後そのブロックで論理比較を行なう必要はない。
しかし、従来の半導体メモリ試験装置では、そのような機能を有しておらず、不良ブロックと認識した後でもマッチ機能を用いた論理比較を続行する。
【００２０】
【発明が解決しようとする課題】
上記説明のように、ＮＡＮＤ型のフラッシュメモリの良否判定を目的とする場合、注目ブロックで一度不良が検出されたら不良ブロックと認識されるため、以後そのブロックで論理比較を行なう必要はない。
しかし、従来の半導体メモリ試験装置では、不良ブロックと認識した後でもマッチ機能を用いた論理比較を続行するため、不要な試験時間を要してしまうという実用上の問題があった。
そこで、本発明は、こ上記欠点を解決するため、フラッシュメモリのブロック単位の試験において、注目ブロックで一度不良が検出されたら、以後そのブロックで論理比較を行なわない半導体メモリ試験装置を提供することにある。
【００２１】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明は、
半導体メモリ試験装置において、
パターン発生器の第１の制御信号で対策ブロックで最初に発生したフェイルをホールドするレジスタを被試験メモリごとに設け、
そのブロックの以後の試験サイクルでは、マッチ状態、パス状態および書き込み禁止状態を作り出し、
前記パターン発生器の第２の制御信号で指定する所定のサイクルで、前記のレジスタをリセットしてマッチ状態、パス状態、書き込み禁止の解除を行なうことを特徴とした半導体メモリ試験装置を要旨としている。
【００２２】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００２３】
【実施例】
本発明の実施例について、図１と図２とを参照して説明する。
本発明の半導体メモリ試験装置の構成は、図１に示すように、タイミング発生器１０と、パターン発生器２０と、波形整形器３０と、論理比較器５０と、ＡＮＤゲート８１〜８ｎとで構成している。
但し、従来技術と同様に、周辺機器やテスタプロッセッサ等は、図を簡明とするために省略している。
また、タイミング発生器１０と、パターン発生器２０と、波形整形器３０とは従来と同様であるので説明を省略する。
【００２４】
論理比較器５０は、タイミング発生器１０からのストローブ信号ＳＴＲＢのタイミングで、被試験メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果により被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこなう。
【００２５】
次に、論理比較器５０の動作について図２を参照して説明する。
通常、論理比較器５０は、ＭＵＴ１〜ＭＵＴｎに対応して論理比較回路５１〜５ｎを有するが、同様の構成なので、図２は論理比較回路５ｎのみを示す。
また、論理比較回路５ｎは、ＭＵＴのデータビット分あるが、図を簡明とするためデータビットを１ビットとして表示している。
【００２６】
論理比較回路５ｎにおいては、まずＤＵＴｎから読み出された試験データ信号ＲＤｎをタイミング発生器からストローブ信号ＳＴＲＢでラッチしたデータと、パターン発生器からの期待値データＥＸＰとを、ＥＸＮＯＲゲート７０において一致検出し、一致の場合は一致検出信号＝”１”を出力する。
【００２７】
論理比較（良否判定）は、ＣＰＥ信号と上記一致検出信号によりおこなわれる。
ＣＰＥ＝”１”のサイクルで不一致が検出された場合を不良（フェイル）と判定し、ＦＡＩＬ＝”１”を出力する。
【００２８】
さらに、フェイル信号ＦＡＩＬをＯＲゲート７５を介してホールドレジスタ６１で受けて、制御信号Ｃａでフェイルをロードする。
そして、制御信号Ｃａで一度フェイルをロードすると、その出力をＯＲゲート７５の入力に返しているので、以後のサイクルでパス状態をロードしようとしても無効になり、ホールドレジスタ６１はフェイル状態を保持する。
【００２９】
そして、制御信号Ｃａで一度フェイルをロードすると、ホールドレジスタ６１の出力は論理”１”の論理比較禁止信号として、インバータ７２を介してＡＮＤゲート７４のゲート信号としてＣＰＥの信号を禁止しているので、ＥＸＮＯＲゲート７０の一致検出出力を論理比較するＡＮＤゲート７３の出力は強制的に常にパスとなる。
【００３０】
また、ホールドレジスタ６１の出力をＯＲゲート７６の入力として接続しているため、ＭＵＴｎ用の一致検出信号は”１”に保持される。
従って、被試験メモリの注目ブロックにフェイルが発生すると、そのブロック内では、それ以降一致検出された状態が保持される。
【００３１】
さらに、ホールドレジスタ６１の出力は、ライトイネーブル禁止信号ともなり、図１に示すように、ＡＮＤゲート８ｎのゲート信号となり、ＭＵＴｎへの書き込みを禁止する。
【００３２】
ここで、パターン発生器２０より出力している制御信号Ｃａ、Ｃｂは、あらかじめ試験パターンにプログラムしておくことにより、任意のサイクルで出力可能である。
【００３３】
次に、フラッシュメモリを試験する場合について説明する。
フラッシュメモリの試験で、各試験ブロックの書き込み、消去試験での論理比較サイクルでは、制御信号Ｃａを出力して、注目ブロック内のセルで不良が発生した場合、それ以降、その被試験メモリについては強制的にマッチをとり論理比較をパスさせ、および書き込み禁止状態とする。
また、次のブロックに移る前に、各ブロックの最後で制御信号Ｃｂを入力してホールドレジスタ６１をリセットし、次のブロックの試験に備えることができる。
【００３４】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明の半導体メモリ試験装置では、注目ブロックで不良が発生した場合、そのブロック内ではそれ以降マッチをとれた状態にするため試験時間を短縮できる効果がある。
【００３５】
【図面の簡単な説明】
【図１】本発明の半導体メモリ試験装置のブロック図である。
【図２】本発明の半導体メモリ試験装置の論理比較回路の回路図である。
【図３】従来の半導体メモリ試験装置のブロック図である。
【図４】従来の半導体メモリ試験装置の論理比較回路の回路図である。
【図５】フラッシュメモリのブロック構造図例である。
【符号の説明】
１０  タイミング発生器
２０  パターン発生器
３０  波形整形器
４０  論理比較器
４１〜４ｎ  論理比較回路
５０  論理比較器
５ｎ  論理比較回路
６０  フリップフロップ
６１  ホールドレジスタ
７０  ＥＸＮＯＲゲート
７１、７２  インバータ
７３、７４  ＡＮＤゲート
７５、７６  ＯＲゲート
８１〜８ｎ  ＡＮＤゲート
９０  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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