(57)【特許請求の範囲】
【請求項１】
外部端子から供給される電源電圧と無関係にされた定電圧で動作させられて複数の第１のタイミング信号を発生させる第１のタイミング発生回路と、
上記第１のタイミング発生回路で形成された複数の第１のタイミング信号を組み合わせるとともに上記電源電圧に対応したレベルの第２のタイミング信号を発生させる第２のタイミング発生回路と、
上記第２のタイミング発生回路で形成された第２のタイミング信号によりその動作制御が行われる内部回路とを備え、
上記内部回路は、
複数のワード線と複数のデータ線の交点にマトリックス形態に配置された複数のメモリセルとからなるメモリアレイと、
上記データ線をプリチャージさせるプリチャージ回路と、
上記のデータ線に読み出された読み出し信号を増幅するセンスアンプとを含むことを特徴とする半導体集積回路装置。
【請求項２】
上記第１のタイミング発生回路は、複数の遅延素子列からなることを特徴とする請求項１の半導体集積回路装置。
【請求項３】
上記第２のタイミング信号は、所定のクロック信号の立ち上がり又は立ち下がりエッジを基準として上記プリチャージ回路と上記センスアンプの動作期間を制御するものであることを特徴とする請求項１の半導体集積回路装置。
【請求項４】
上記クロック信号の周波数は、その用途に対応して設定されるものであることを特徴とする請求項３の半導体集積回路装置。
【請求項５】
上記第１のタイミング信号は、制御信号によりその遅延量が切り換えられる機能を持ち、かかる機能は回路動作の検証に用いられるものであることを特徴とする請求項１の半導体集積回路装置。
【請求項６】
上記プリチャージ回路の供給電源は、上記電源電圧であることを特徴とする請求項１又は請求項３の半導体集積回路装置。
【請求項７】
上記センスアンプの供給電源は、上記電源電圧であることを特徴とする請求項１又は請求項３の半導体集積回路装置。
【請求項８】
上記第２のタイミング発生回路は、
第１入力タイミング信号がゲートに供給され、第１の出力ノードと電源電圧及び出力ノードと回路の接地電位との間にそれぞれ設けられた第１のＰチャンネル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯＳＦＥＴと、
上記第１入力タイミング信号の反転信号がゲートに供給され、第２の出力ノードと回路の接地電位との間に設けられた第２のＮチャンネル型ＭＯＳＦＥＴと、
上記電源電圧と第１の出力ノードとの間及び第１の出力ノードと回路の接地電位との間において、上記第１のＰチャンネル型ＭＯＳＦＥＴ及び第１のＮチャンネル型ＭＯＳＦＥＴとＣＭＯＳ論理構成に接続され、そのゲートに第２入力タイミング信号が供給されてなる第２のＰチャンネル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯＳＦＥＴと、
上記第１の出力ノードと上記第１のＰチャンネル型ＭＯＳＦＥＴとの間に直列に挿入され、ゲートが上記第２の出力ノードに接続された第３のＰチャンネル型ＭＯＳＦＥＴと、
上記第２の出力ノードと上記電源電圧との間に設けられ、ゲートが上記第１の出力ノードに接続された第４のＰチャンネル型ＭＯＳＦＥＴとを備え、
上記第１及び第２入力タイミング信号は、上記定電圧に対応した小さな信号レベルとされ、上記第１の出力ノードから上記電源電圧に対応したレベルの出力信号を形成する論理機能付レベル変換回路を含むものであることを特徴とする請求項１の半導体集積回路装置。
【請求項９】
上記第２のタイミング発生回路は、
第１入力タイミング信号とその反転遅延信号とを受ける第１のＣＭＯＳ論理回路と、
第２入力タイミング信号とその反転遅延信号とを受ける第２のＣＭＯＳ論理回路と、
上記第１及び第２の各ＣＭＯＳ論理回路の直列形態にされた第１導電型の論理ＭＯＳＦＥＴに対して並列形態に設けられた第１導電型の第１及び第２ＭＯＳＦＥＴと、
上記第１及び第２の各ＣＭＯＳ論理回路の並列形態にされた第２導電型の論理ＭＯＳＦＥＴに対して並列形態に設けられた第２導電型の第１及び第２ＭＯＳＦＥＴとを備え、
上記第１導電型の第１と第２ＭＯＳＦＥＴと第２導電型の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートをそれぞれ共通に接続して、互いに他方のＣＭＯＳ論理回路の出力と交差接続し、
上記第１及び第２入力タイミング信号及びそれぞれの反転遅延信号は、上記定電圧に対応した小さな信号レベルとされ、上記第１又は第２ＣＭＯＳ論理回路の出力端子から上記電源電圧に対応したレベルの出力信号を形成する論理機能付レベル変換回路を含むものであることを特徴とする請求項１の半導体集積回路装置。
【請求項１０】
第１入力信号がゲートに供給され、第１の出力ノードと電源電圧及び出力ノードと回路の接地電位との間にそれぞれ設けられた第１のＰチャンネル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯＳＦＥＴと、
上記第１入力信号の反転信号がゲートに供給され、第２の出力ノードと回路の接地電位との間に設けられた第３のＮチャンネル型ＭＯＳＦＥＴと、
上記電源電圧と第１の出力ノードとの間及び第１の出力ノードと回路の接地電位との間において、上記第１のＰチャンネル型ＭＯＳＦＥＴ及び第１のＮチャンネル型ＭＯＳＦＥＴとＣＭＯＳ論理構成に接続され、そのゲートに第２入力信号が供給されてなる第２のＰチャンネル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯＳＦＥＴと、
上記第１の出力ノードと上記第１のＰチャンネル型ＭＯＳＦＥＴとの間に直列に挿入され、ゲートが上記第２の出力ノードに接続された第３のＰチャンネル型ＭＯＳＦＥＴと、
上記第２の出力ノードと上記電源電圧との間に設けられ、ゲートが上記第１の出力ノードに接続された第４のＰチャンネル型ＭＯＳＦＥＴとを備え、
上記第１及び第２入力信号は、上記電源電圧に対して小さな信号レベルとされ、上記第１の出力ノードから上記電源電圧に対応したレベルの出力信号を形成する論理機能付レベル変換回路を有することを特徴とする半導体集積回路装置。
【請求項１１】
第１入力端子と第２入力端子とを有する第１ＣＭＯＳ論理回路と、
第３入力端子と第４入力端子とを有する第２ＣＭＯＳ論理回路とを有し、
上記第１ＣＭＯＳ論理回路は、
上記第１入力端子にゲートが接続された第１導電型の第１ＭＯＳＦＥＴ及び第２導電型の第１ＭＯＳＦＥＴと、
上記第２入力端子にゲートが接続された第１導電型の第２ＭＯＳＦＥＴ及び第２導電型の第２ＭＯＳＦＥＴとを有し、
上記第１導電型の第１と第２ＭＯＳＦＥＴは、並列形態に接続され、
上記第２導電型の第１と第２ＭＯＳＦＥＴは、直列形態に接続され、
上記第２ＣＭＯＳ論理回路は、
上記第３入力端子にゲートが接続された第１導電型の第３ＭＯＳＦＥＴ及び第２導電型の第３ＭＯＳＦＥＴと、
上記第４入力端子にゲートが接続された第１導電型の第４ＭＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴとを有し、
上記第１導電型の第３と第４ＭＯＳＦＥＴは、並列形態に接続され、
上記第２導電型の第３と第４ＭＯＳＦＥＴは、直列形態に接続され、
上記第１ＣＭＯＳ論理回路の並列形態にされた第１導電型の第１と第２ＭＯＳＦＥＴと上記第１ＣＭＯＳ論理回路の出力端子との間に設けられた第１導電型の第５ＭＯＳＦＥＴと、
上記第２ＣＭＯＳ論理回路の並列形態にされた第１導電型の第１と第２ＭＯＳＦＥＴと上記第２ＣＭＯＳ論理回路の出力端子との間に設けられた第１導電型の第６ＭＯＳＦＥＴと、
上記第１ＣＭＯＳ論理回路の直列形態にされた第２導電型の第１と第２ＭＯＳＦＥＴと並列形態に設けられた第２導電型の第５ＭＯＳＦＥＴと、
上記第２ＣＭＯＳ論理回路の直列形態にされた第２導電型の第３と第４ＭＯＳＦＥＴと並列形態に設けられた第２導電型の第６ＭＯＳＦＥＴとを更に有し、
上記第１導電型の第５ＭＯＳＦＥＴと第２導電型の第５ＭＯＳＦＥＴのゲートは共通に接続され、
上記第１導電型の第６ＭＯＳＦＥＴと第２導電型の第６ＭＯＳＦＥＴのゲートは共通に接続され、
上記共通接続された上記第１導電型の第５ＭＯＳＦＥＴと第２導電型の第５ＭＯＳＦＥＴのゲートと上記第１導電型の第６ＭＯＳＦＥＴと第２導電型の第６ＭＯＳＦＥＴのゲートは、互いに他方の上記第１と第２ＣＭＯＳ論理回路の出力端子と交差接続され、
上記第１ＣＭＯＳ論理回路の第１入力端子には第１入力信号が供給され、第２入力端子には上記第１入力信号の反転遅延信号が供給され、
上記第２ＣＭＯＳ論理回路の第１入力端子には第２入力信号が供給され、第２入力端子には上記第２入力信号の反転遅延信号が供給され、
上記第１及び第２入力信号及びそれぞれの反転遅延信号は、上記電源電圧に対して小さな信号レベルとされ、上記第１又は第２ＣＭＯＳ論理回路の出力端子から上記電源電圧に対応したレベルの出力信号を形成する論理機能付レベル変換回路を備えてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、クロック信号のエッジに対応したタイミング信号を形成するタイミング発生回路を備えた１チップマイクロコンピュータ等に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリやディジタル集積回路では、基本になるクロック信号を遅延させて、内部回路が動作に必要なタイミング信号を形成している。半導体集積回路装置に形成される遅延回路にはインバータ回路が用いられる。
【０００３】
【発明が解決しようとする課題】
上記インバータ回路を用いた遅延回路では、電源電圧の変動に対応して遅延時間が変化する。つまり、半導体集積回路装置を用いたディジタル回路の電源電圧は、一般に±１０％程度の電圧変動を許容するものであり、このような電圧変動に対応して上記遅延時間も変動してしまう。タイミング発生回路では、上記電源電圧の変動を考慮したワーストケースを考慮してタイミング設計を行うものであるので高速動作が妨げられるという問題が生じる。
【０００４】
この発明の目的は、低消費電力で安定した動作を実現するタイミング発生回路を備えた半導体集積回路装置を提供する。この発明の他の目的は、回路の簡素化を図りつつ、安定した動作を実現するタイミング発生回路を備えた半導体集積回路装置を提供する。この発明の更に他の目的は、論理機能付レベル変換回路を備えた半導体集積回路装置を提供する。この発明の更に他の目的は、安定した動作を実現しつつ簡単な構成で動作検証を実現したタイミング発生回路を備えた半導体集積回路装置を提供する。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される電源電圧と無関係にされた定電圧で動作させられる遅延回路を組み合わせるとともに上記電源電圧に対応したレベルのタイミング信号を発生させて内部回路を制御する。上記タイミング信号を上記遅延信号を受ける論理機能付レベル変換回路で形成する。
【０００６】
【発明の実施の形態】
図１には、この発明が適用されるシングルチップのマイクロコンピュータの一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
この実施例のシングルチップのマイクロコンピュータは、中央処理装置ＣＰＵ、クロック発生回路ＣＰＧ、データトランスファコントローラ（データ転送装置）ＤＴＣ、割り込みコントローラＩＮＴ、プログラム等が格納されたリード・オンリー・メモリＲＯＭ、一時記憶等に用いられるランダム・アクセス・メモリＲＡＭ、不揮発性が要求されるデータ等の記憶に用いられるＦＥＥＲＯＭ（フラッシュ・エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）、タイマ（ＩＴＵ）、シリアルコミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ（アナログ／ディジタル）変換器、第１ないし第９からなる入出力ポートＩＯＰ１〜ＩＯＰ９の各機能ブロック又は機能モジュールから構成される。
【０００８】
上記の各機能ブロック又は機能モジュールは、内部バスによって相互に接続される。内部バスは、アドレスバス、データバスの他、リード信号、ライト信号を伝達するための制御バスを含み、さらにバスサイズ信号（WORD) あるいはシステムクロックなどを含んでよい。上記機能ブロック又は機能モジュールは、内部バスを介して中央処理装置ＣＰＵ又はデータトランスファコントローラＤＴＣによってリード／ライトされる。特に制限されないが、内部バスのバス幅は１６ビットから構成される
【０００９】
この実施例のシングルチップのマイクロコンピュータにおいては、特に制限されないが、電源端子として接地電位Ｖss、電源電圧Ｖcc、アナログ接地電位ＡＶss、アナログ電源電圧ＡＶcc、アナログ基準電圧Ｖref 、その他専用制御端子としてリセットＲＥＳ、スタイバイＳＴＢＹ、モード制御ＭＤ０，ＭＤ１、クロック入力ＥＸＴＡＬ、ＸＴＡＬ等が設けられる。
【００１０】
各入出力ポートは、アドレスバス、データバス、バス制御信号あるいはタイマ、シリアルコミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器の入出力端子と兼用される。すなわち、タイマ、シリアルコミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器は、それぞれ入出力信号を有し、入出力ポートと兼用された端子を介して外部と入出力されるものである。
【００１１】
タイマのコンペアマッチ信号、オーバーフロー信号、アンダーフロー信号は、起動信号（Ａ／Ｄ変換開始トリガ）としてＡ／Ｄ変換器に与えられる。割り込み信号は、Ａ／Ｄ変換器、タイマ及びシリアルコミュニケーションインターフェイスＳＣＩが出力し、割り込みコントローラＩＮＴがこれを受けて、所定のレジスタなどの指定に基づいて、中央処理装置ＣＰＵに割込要求信号を与えるか、データトランスファコントローラＤＴＣに起動要求信号を与えるかを制御する。かかる切り換えは、割り込みコントローラの所定ビットによって行われる。
【００１２】
データ転送装置ＤＴＣは、（株）日立製作所から発行されている「Ｈ８／３００３  ハードウェアマニュアル」又は特願平４−１３７９５４号に記載されているように、１回の起動によって、複数単位のデータを転送すること、いわゆるブロック転送モードが可能とされる。これらは、ソースアドレスレジスタ、ディスティネーションアドレスレジスタ、ブロックサイズカウンタ、ブロックサイズ保持レジスタ、ブロック転送カウンタを持ち、ブロック単位でのデータ転送を行うことができるようにされる。
【００１３】
図２には、上記ＦＥＥＰＲＯＭの一実施例の概略ブロック図が示されている。Ｘアドレス信号ＸＡは、Ｘアドレスバッファ（X Add Latch)４に供給され、ここで取り込まれたアドレス信号がラッチされる。Ｙアドレス信号ＹＡは、Ｙアドレスバッファ（X Add Counter)５に供給される。特に制限されないが、上記Ｙアドレスバッファ５は、カウンタを含んでおりクロック信号に同期して最大１ワード線分の記憶情報の読み出しが可能にされる。制御信号入力回路（Control Signal Input) ６は、クロック信号ＣＫＭと制御信号により指定される書き込み、読み出し及び一括消去等の動作モードの判定とそれに必要なタイミング信号を発生させる。
【００１４】
上記Ｘアドレスバッファ４に取り込まれたＸアドレス信号は、Ｘデコーダ（X Decoder)２に供給され、ここで解読されてメモリアレイ１の１つのワード線を選択する。特に制限されないが、Ｘデコーダ２は、書込み動作、消去動作及び読み出し動作のそれぞれにおいて、選択ＭＯＳＦＥＴのゲートに接続されるメインワード線（SiD)と、記憶トランジスタのコントロールゲートに接続されるワード線（Word Line)及び上記メインワード線（SiD)に対応したソース選択線(SiS) の選択信号を形成する。これらの選択信号の電位は、それぞれのモードに応じて区々であることから、動作モードに対応した電圧の選択／非選択レベルを出力する出力回路を持つものである。これらの動作モードに必要な電圧は、内部電圧発生回路（Internal Voltage) ８により形成される。
【００１５】
メモリアレイは、ワード線とデータ線との交点にコントロールゲートとフローティングゲートがスタックド構造にされた記憶トランジスタが設けられる。上記記憶トランジスタのドレインが接続されるデータ線は、上記選択ＭＯＳＦＥＴを通して主データ線（Global Bit Line)に接続される。特に制限されないが、上記データ線は、上記選択ＭＯＳＦＥＴを介して複数の記憶トランジスタのドレインに接続される。同様に、これら１つのブロックを構成する記憶トランジスタのソースは選択ＭＯＳＦＥＴを介して共通ソース線（Common Source Line) に接続される。
【００１６】
上記主データ線は、カラムスイッチにより選択されたものがセンスアンプの入力に接続される。後述するようにセンスアンプは、選択されたメモリセルが接続される主データ線に読み出されたハイレベル／ロウレベルを、メモリセルが接続されない非選択の主データ線のプリチャージ電位を基準電圧としてセンスするものである。このセンスアンプの出力にはラッチ回路が設けられて、センス出力はラッチ回路に保持される。
【００１７】
カラムスイッチ（Y Gate) ５は、Ｙアドレスバッファ５により形成されたアドレス信号をデコードして形成された選択信号により２つの主データ線をセンスアンプの入出端子に接続させる。上記選択信号を形成するＹデコーダは、上記カラムスイッチ５に含まれる。上記Ｙアドレスバッファ５は、指定されたアドレス信号を先頭値として取り込み、カウンタによりクロック信号ＣＬＭに同期したアドレス信号を生成して連続読み出し動作を行うこともできる。データ端子Ｄは、複数ビットからなるデータの入力と出力を行うために用いられる。上記制御信号入力回路６に含まれる制御論理回路により解読されて、かかる制御論理回路により動作に必要なタイミング信号や電位設定が行われる。上記制御信号入力回路６には、後述するような遅延回路を用いたタイミング発生回路も含まれる。
【００１８】
図３には、上記ＦＥＥＰＲＯＭの読み出し動作を説明するための構成図が示されている。同図（Ａ）には、一対のデータ線Ｄと／Ｄ、ワード線ＷＬ１，ＷＬ２及びメモリセルＭＣ１とＭＣ２及びセンスアンプが代表として例示的に示されている。したがって、図２に示したようなデータ線、ソース線の選択ＭＯＳＦＥＴや主データ線及びカラムスイッチ等を省略して示している。
【００１９】
メモリセルＭＣ１等は、フローティングゲートの電荷の注入又は放出を行わせることにより、書き込みや消去を行ってワード線の選択レベルに対して大きなしきい値電圧を持つものと、小さなしきい値電圧を持つようにされる。例えば、ワード線ＷＬ１を選択レベルにしてメモリセルＭＣ１からデータ線Ｄに読み出し信号を得る場合、それと対にされたデータ線／Ｄもカラムスイッチにより選択する。そして、上記選択されたデータ線Ｄに対応した読み出し電流源を信号Ｒ１により動作状態にして読み出し電流を注入する。この結果、もしも上記メモリセルＭＣ１のしきい値電圧がワード線ＷＬ１の選択レベルに対して小さいためにオン状態なら、データ線Ｄの電位は上記読み出し電流の供給にもかからわずプリチャージ電圧に対してロウレベルに変化する。
【００２０】
これに対して、上記メモリセルＭＣ１のしきい値電圧がワード線ＷＬ１の選択レベルに対して大きいためにオフ状態なら、上記読み出し電流の供給によってプリチャージ電圧に対してハイレベルに変化する。このとき、データ線／Ｄに信号Ｒ２により読み出し電流源を非動作状態にし、データ線／Ｄをプリチャージ電位に維持させる。この結果、上記選択されたデータ線Ｄのハイレベル／ロウレベルは、上記データ線／Ｄのプリチャージ電圧を基準にして変化するととなり、センスアンプアクティブ信号（ＣＴ２）により動作状態にされる２つのシングルエンド差動増幅回路により増幅される。
【００２１】
上記データ線Ｄと／ＤにはプリチャージＭＯＳＦＥＴＱ１とＱ２が設けられ、プリチャージ信号（ＣＴ１）によってデータ線Ｄと／Ｄを電源電圧ＶＣＣ側にプリチャージさせる。上記データ線Ｄと／ＤにはディスチャージＭＯＳＦＥＴＱ３とＱ４が設けられ、ディスチャージ信号（ＣＴ３）によってデータ線Ｄと／Ｄを回路の接地電位にディスチャージさせる。
【００２２】
同図（Ｂ）に示すように、ディスチャージ信号ＣＴ３がハイレベルからロウレベルに変化して上記ＭＯＳＦＥＴＱ３とＱ４がオフ状態にされてプリチャージ動作が終了と前後して、プリチャージ信号ＣＴ１がロウレベルからハイレベルに変化して上記ＭＯＳＦＥＴＱ１とＱ２をオン状態にさせる。これにより、データ線Ｄと／Ｄは、回路の接地電位のようなディスチャージレベルから上記電源電圧ＶＣＣに対応したプリチャージレベルに変化する。
【００２３】
プリチャージ信号ＣＴ１がハイレベルからロウレベルに変化して上記プリチャージ動作が終了して、センスアンプアクティブ信号ＣＴ２がロウレベルからハイレベルに変化してセンスアンプが活性化される。これと同時に上記読み出し電流が選択されたデータ線Ｄに電流を流すので、データ線Ｄと／Ｄには、メモリセルのＭＣ１の前記のような記憶情報に対応した電位差が発生し、それをセンスアンプが増幅する。
【００２４】
上記センスアンプの増幅動作においては、電流Ｉｄが流れ続けるためにセンスアンプの動作期間を長くすると、その間に２×Ｉｄの直流電流が流れ続けて消費電力を増大させる。そこで、この実施例では、上記センスアンプの動作期間を、出力側のラッチ回路ＬＣＨの動作に必要な増幅信号が得られた時点で動作を終了させるようにセンスアンプアクティブ信号ＣＴ２のハイレベルの期間を制御する。上記センスアンプアクティブ信号ＣＴ２がロウレベルにされた後、ディチャージ信号ＣＴ３がハイレベルにされてデータ線Ｄと／Ｄを回路の接地電位のようなロウレベルにディスチャージさせる。上記ラッチ回路ＬＣＨは、タイミング信号ＣＴ４によりラッチ動作を行い、それがハイレベルにされたタイミングで上記センスアンプの出力を取り込んで保持する。
【００２５】
上記メモリセルＭＣ１等の消去動作は、上記選択ＭＯＳＦＥＴにより分割されるブロック単位で行われ、ブロック内のワード線ＷＬ１，ＷＬ２等に１０Ｖ程度の高電圧を印加し、メモリセルＭＣ１等が形成されたＰ型ウェル電位とソースに−９Ｖのような負電圧を印加する。これにより、Ｐ型ウェルからフローティングゲートにトンネル電流を流して電荷を注入してしきい値電圧を高くする。このとき、メモリセルは上記ワード線ＷＬ１の１０Ｖによりオン状態にされて、ソースの負電圧が主ビット線に伝えられてしまうのを防ぐために選択ＭＯＳＦＥＴはオフ状態にされて、上記消去されるブロックのメモリセルにのみに上記負電圧が印加されるようにするものである。これにより、非消去ブロックのメモリセルに加わる不所望なストレスを排除する。
【００２６】
書き込み動作は、ワード線ＷＬ１に−９Ｖのような負電圧を印加し、非選択ワード線の電位は０Ｖにする。書き込みを行うメモリセルが接続されるデータ線には６Ｖを印加し、上記フローティングゲートに蓄積された電荷をトンネル電流によってドレインに放出させてしきい値電圧を低くする。非選択のデータ線はオープン又は接地電位にして上記トンネル電流が発生しないようにする。
【００２７】
図４には、この発明に係るタイミング発生回路の一実施例のブロック図が示されている。同図のタイミング発生回路は、第１のタイミング発生回路と第２のタイミング発生回路から構成され、上記第２のタイミング発生回路により、前記図３に示したプリチャージ信号ＣＴ１、センスアンプアクティブ信号ＣＴ２及びディスチャージ信号ＣＴ３を形成するものである。
【００２８】
この実施例では、電源電圧の前記のような変動に対して、上記各タイミング信号ＣＴ１〜ＣＴ３が影響されてないようにするため、言い換えるならば、高速動作と低消費電力を図りつつ必要な動作マージンを確保するために、第１のタイミング発生回路を構成する遅延回路ＤＬ１〜ＤＬ３は、その動作電圧が外部端子から供給される電源電圧ＶＣＣ、例えば３．３Ｖ又は３Ｖを中心にして±１０％の変動幅を見込んだ２．７Ｖ〜３．６Ｖの変動に対して遅延時間が影響されないよう、上記電源電圧ＶＣＣを例えば２．５Ｖ程度に降圧した内部クランプ電圧により動作させる。一方、プリチャージ回路やセンスアンプの電源は、その供給能力を考慮して外部電源電圧を用いる。
【００２９】
制御回路ＣＯＮＴは、制御信号により動作モードを判定して、上記読み出しモードと判定されたなら、ゲートを開いてクロック信号ＣＫＭを上記直列形成にされた遅延回路ＤＬ１〜ＤＬ３の入力に伝える。特に制限されないが、上記ゲートも上記内部クランプ電圧により動作させられる。上記各遅延回路ＤＬ１〜ＤＬ３の入力Ｎ１とその遅延信号Ｎ２〜Ｎ４は、第２のタイミング発生回路を構成する論理機能を備えたレベル変換回路ＬＯＧＣ１＆ＬＶＣ〜ＬＯＧＣ３＆ＬＶＣに伝えられる。これらの論理機能を備えたレベル変換回路ＬＯＧＣ１＆ＬＶＣ〜ＬＯＧＣ３＆ＬＶＣは、上記定電圧に対応した信号レベルの遅延信号Ｎ１〜Ｎ４を受けて、上記プリチャージ動作、センスアンプ動作及びディスチャージ動作に対応し、かつ、電源電圧ＶＣＣで動作する上記プリチャージ回路、センスアンプ及びディスチャージ回路に対応した信号レベルに変換して上記タイミング信号ＣＴ１〜ＣＴ３を形成するものである。
【００３０】
特に制限されないが、上記遅延回路ＤＬ１〜ＤＬ３には、制御端子ｃを備えており、制御回路ＣＯＮＴからの上記制御端子ｃに供給される制御信号により遅延時間が切り換えられるようにされる。特に制限されないが、上記動作モードは、内部回路の動作マージンを検証するための試験モードであり、上記制御信号の供給により上記各タイミング信号ＣＴ１〜ＣＴ３の時間マージンをより厳しい条件に設定してプリチャージ回路、センスアンプ及びディスチャージ回路の動作マージンの検証に用いるようにするものである。
【００３１】
図５には、上記タイミング発生回路の動作を説明するための波形図が示されている。同図（Ａ）では、クロック信号ＣＫＭを６０ＭＨｚのような高周波数に設定した場合が示され、（Ｂ）では、クロック信号ＣＫＭを３０ＭＨｚのような比較的低い周波数に設定した場合が示されている。
【００３２】
メモリセレクト信号／ＭＳのロウレベルにより、メモリセルアクセスが指示されて、クロック信号ＣＫＭのハイレベルに対応してワード線ＷＬの選択動作が行われる。上記クロック信号ＣＫＭの立ち上がりエッジを基準にして、タイミング発生回路では３ｎｓ後にタイミング信号ＣＴ１をロウレベルからハイレベルにしてプリチャージ動作を開始させる。これと同時にタイミング信号ＣＴ３をロウレベルにして、ディスチャージ動作を終了させる。それ故、前記のデータ線Ｄと／Ｄは、回路の接地電位から電源電圧ＶＣＣに向かって同一のレベルで立ち上がるようなプリチャージ動作が行われる。
【００３３】
上記クロック信号ＣＫＭの立ち上がりエッジを基準にして５ｎｓ後にタイミング信号ＣＴ４をロウレベルにしてラッチ動作を解除させる。これにより、ラッチ回路のラッチ動作が解除されて、センスアンプからの増幅信号の取り込みが可能にされる。上記クロック信号ＣＫＭの立ち上がりエッジを基準にして６ｎｓ後にタイミング信号ＣＴ１をロウレベルに変化させてプリチャージ動作を終了させる。図示しないが、上記プリチャージ動作の終了と前後して選択されたデータ線には読み出し電流の供給が開始される。
【００３４】
上記クロック信号ＣＫＭの立ち上がりエッジを基準にして７ｎｓ後にタイミング信号ＣＴ２をハイレベルにしてセンスアンプを活性化させる。このタイミングによりセンスアンプが動作を開始して前記のようなデータ線Ｄと／Ｄのレベル差を増幅する。上記クロック信号ＣＫＭの立ち上がりエッジを基準にして１４ｎｓ後にタイミング信号ＣＴ３とＣＴ４をハイレベルにしてディスチャージ動作とラッチ動作を開始させる。そして、上記クロック信号ＣＫＭの立ち上がりエッジを基準にして１５ｎｓ後にタイミング信号ＣＴ２をロウレベルにしてセンスアンプの動作を停止させ、そこでの電流２×Ｉｄが流れるのを停止させる。
【００３５】
上記一連の動作は、同図（Ｂ）に示したようにクロック信号ＣＫＭの周波数を１／２の３０ＭＨｚのように遅くしても、上記クロック信号ＣＫＭの立ちあがえエッジを基準にして同じ時間設定により各回路が上記と同じ動作を行う。これにより、例えば、上記クロック信号ＣＫＭによりセンスアンプをアクティブ状態にするようなタイミング制御を行った場合には、上記クロック信号ＣＫＭの動作周波数に対応して、上記の例ではセンスアンプで消費される電流が２倍に増加してしまう。これに対して、上記のようにクロック信号ＣＫＭのエッジに同期して、一定時間で各動作タイミングを制御した場合には、クロック信号ＣＫＭの周波数に依存しないで必要な期間しか消費しないようにできるものとなる。
【００３６】
しかも、この実施例では、上記タイミング設定を行う遅延回路として、電源電圧ＶＣＣを降圧した定電圧で動作させるものであるので、電源電圧の変動あるいは、それが搭載されたシステムの電源電圧に影響されないで、上記のようなメモリセルの読み出し信号量、センスアンプの感度等に対応した最適なタイミングでの動作制御が可能となり、上記電圧変動を考慮した余分な時間マージンを設定する必要がないから動作周波数を高くすることができる。言い換えるならば、高速読み出し動作が可能にされる。
【００３７】
図６には、上記タイミング発生回路に含まれる論理機能付レベル変換回路ＬＯＧ１＆ＬＶＣの一実施例の構成図が示されている。この回路は、前記クロック信号ＣＫＭの立ち上がりエッジにのみ応答したタイミング信号を形成する。同図（Ａ）には、具体的回路が示されている。同図（Ｂ）には、その動作を説明するためのタイミング波形が示されている。入力信号Ｎ１とその反転信号Ｎ１Ｎが第１の信号とされ、遅延回路ＤＬ１により遅延された遅延信号Ｎ２とその反転信号Ｎ２Ｎが第２の信号とされる。これら２つの信号を組み合わせ、上記第１の信号の立ち上がりエッジに対応し、遅延回路ＤＬ１の遅延時間に対応したパルス幅の出力信号ＯＵＴを形成する。
【００３８】
上記のような論理機能を実現するために入力信号Ｎ１とその反転遅延信号Ｎ２Ｎは、ナンドゲート回路に供給される。つまり、上記入力信号Ｎ１は、Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給され、上記反転遅延信号Ｎ２Ｎは、Ｐチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１４のゲートに供給される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５が直列形態にされ、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＱ１２とは実質的に並列形態に接続されることにより、ナンドゲート構成にされる。
【００３９】
この実施例では、レベル変換機能を付加するために、上記入力信号Ｎ１を受けるＰチャンネル型ＭＯＳＦＥＴＱ１０と出力ノードＡとの間にＰチャンネル型ＭＯＳＦＥＴＱ１１が直列形態に挿入される。そして、上記反転の入力信号Ｎ１Ｎは、ソースが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴＱ１６のゲートに供給され、そのドレインと電源電圧ＶＣＣとの間に設けられたＰチャンネル型ＭＯＳＦＥＴＱ１３のゲートに、上記ナンドゲート回路の出力ノードＡの信号が供給される。このＭＯＳＦＥＴＱ１３とＱ１６の出力ノードＢの信号は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲートに供給される。これにより、上記２つの回路をラッチ形態にしてレベル変換動作を行わせる。
【００４０】
入力信号Ｎ１がハイレベルになると、Ｎチャンネル型ＭＯＳＦＥＴＱ１５がオン状態になり、その反転信号Ｎ１ＮのロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ１６がオフ状態になる。このとき、反転遅延信号Ｎ１ＤＮはハイレベルであるので、Ｎチャンネル型ＭＯＳＦＥＴＱ１４がオン状態にであるため、上記ＭＯＳＦＥＴＱ１５のオン状態に対応して出力ノードＡはロウレベルに変化する。
【００４１】
上記出力ノードＡのロウレベルへの変化により、Ｐチャンネル型ＭＯＳＦＥＴＱ１３がオン状態となり、出力ノードＢを電圧ＶＣＣまでハイレベルに立ち上げる。したがって、Ｐチャンネル型ＭＯＳＦＥＴＱ１１がカットオフ状態になる。これにより、入力信号Ｎ１が電源電圧ＶＣＣ以下の定電圧であることにより、Ｐチャンネル型ＭＯＳＦＥＴＱ１０がウィークリィにオン状態であっても、ＭＯＳＦＥＴＱ１０、Ｑ１１及びＱ１４とＱ１５の経路に直流電流を流さずに上記回路の接地電位のようなロウレベルを形成することができる。
【００４２】
反転遅延信号Ｎ１ＤＮが遅延時間遅れてロウレベルに変化すると、Ｎチャンネル型ＭＯＳＦＥＴＱ１４がオフ状態にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ１２がオン状態にされる。これにより、ノードＡはロウレベルから電圧ＶＣＣに対応したハイレベルに変化する。この出力ノードＡが電源電圧ＶＣＣのようなハイレベルに変化することに対応してＰチャンネル型ＭＯＳＦＥＴＱ１３がカットオフ状態にされる。したがって、出力ノードＢはハイインピーダンス（フローティング）状態で上記ハイレベルを維持する。したがって、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１１のオフ状態を維持している。
【００４３】
以下、入力信号Ｎ１がロウレベルに変化し、反転信号Ｎ１Ｎがハイレベルに変化するとＮチャンネル型ＭＯＳＦＥＴＱ１６をオン状態にして出力ノードＢをロウレベルにする。この結果、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１１がオン状態にされて２入力のナンドゲート回路としての動作を行うようにされるが、上記入力信号Ｎ１のロウレベルに対して遅れて反転入力信号Ｎ１ＤＮがハイレベルになるため出力ノードＡは、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＱ１１により電源電圧ＶＣＣのようなハイレベルを維持する。上記ノードＡの信号は、同じく電源電圧ＶＣＣで動作するＭＯＳＦＥＴインバータ回路を通して反転されて出力信号ＯＵＴ（ＣＴ１）として出力される。
【００４４】
この構成により、上記遅延時間に対応したパルス幅のタイミング信号を形成することができる。しかも、入力信号Ｎ１とその遅延信号Ｎ２等が内部クランプ電圧に対応した小振幅であっても、上記のように電源電圧ＶＣＣにレベル変換した出力信号を形成することができる。つまり、前記のようなナンドゲート回路とレベル変換回路とを組み合わせて同様な回路機能を実現する場合に比べて、遅延時間のバラツキや回路素子数を低減できるものとなる。
【００４５】
図７には、上記タイミング発生回路に含まれる論理機能付レベル変換回路ＬＯＧ２＆ＬＶＣの一実施例の構成図が示されている。この回路では、前記センスアンプアクティブ信号のように一定のパルス幅のパルス信号を形成する。同図（Ａ）には、具体的回路が示されている。同図（Ｂ）には、その動作を説明するためのタイミング波形が示されている。入力信号Ｎ２とその反転遅延信号Ｎ２ＤＮが第１の信号とされ、遅延回路により設定された遅延時間だけ遅れた遅延信号Ｎ３とその反転遅延信号Ｎ３ＤＮが第２の信号とされる。上記反転遅延信号Ｎ２ＤＮとＮ３ＤＮは、遅延回路の内部に設けられたインバータ回路、あるいは次段遅延回路の中間から形成される遅延信号である。これら合計４つの信号を組み合わせ、上記第１の信号と第２の信号との位相差、つまり遅延回路の遅延時間に対応したパルス幅の出力信号ＯＵＴを形成する。
【００４６】
上記のような論理機能を実現するために入力信号Ｎ２とその反転遅延信号Ｎ２ＤＮはナンドゲート回路に供給される。つまり、上記入力信号Ｎ２は、Ｐチャンネル型ＭＯＳＦＥＴＱ２１とＮチャンネル型ＭＯＳＦＥＴＱ２７のゲートに供給され、上記反転遅延信号Ｎ２ＤＮは、Ｐチャンネル型ＭＯＳＦＥＴＱ２０とＮチャンネル型ＭＯＳＦＥＴＱ２６のゲートに供給される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ２６とＱ２７が直列形態にされ、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１とが並列形態に接続されることによりナンドゲート構成にされる。
【００４７】
同様に、遅延信号Ｎ３とその反転遅延信号Ｎ３ＤＮもナンドゲート回路に供給される。つまり、上記遅延信号Ｎ３は、Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＮチャンネル型ＭＯＳＦＥＴＱ３０のゲートに供給され、上記反転遅延信号Ｎ３ＤＮは、Ｐチャンネル型ＭＯＳＦＥＴＱ２３とＮチャンネル型ＭＯＳＦＥＴＱ２９のゲートに供給される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ２９とＱ３０が直列形態にされ、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２３とＱ２４とが並列形態に接続されることによりナンドゲート構成にされる。
【００４８】
そして、レベル変換機能を設けるために、上記２つのナンドゲート回路における上記Ｐチャンネル型ＭＯＳＦＥＴと出力ノードＡとＢには、Ｐチャンネル型ＭＯＳＦＥＴＱ２２とＱ２５が設けられ、上記出力ノードと回路の接地電位にはＮチャンネル型ＭＯＳＦＥＴＱ２８とＱ３１が設けられる。上記Ｐチャンネル型ＭＯＳＦＥＴＱ２２とＮチャンネル型ＭＯＳＦＥＴＱ２８及びＰチャンネル型ＭＯＳＦＥＴＱ２５とＮチャンネル型ＭＯＳＦＥＴＱ３１のゲートは共通化され、互いに他方の出力ノードＢとＡの信号が供給される。そして、出力ノードＢと回路の接地電位との間には、初期設定用のＮチャンネル型ＭＯＳＦＥＴＱ３２が設けられており、電源投入時に発生される信号ｉ３により出力ノードＢを回路の接地電位にリセットさせる。
【００４９】
上記のように出力ノードＡがハイレベルで出力ノードＢがロウレベルの初期状態においては、出力ノードＡ側のＰチャンネル型ＭＯＳＦＥＴＱ２２がオン状態にされ、出力ノードＢ側のＰチャンネル型ＭＯＳＦＥＴＱ２５はオフ状態にされる。つまり、入力信号Ｎ２ＤＮのロウレベルによりオン状態にされるＰチャンネル型ＭＯＳＦＥＴＱ２０により出力ノードＡが電源電圧ＶＣＣのようなハイレベルにされ、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２５をオフ状態にする。
【００５０】
入力信号Ｎ２がハイレベルになると、Ｎチャンネル型ＭＯＳＦＥＴ１５がオン状態になり、その反転信号Ｎ２ＤＮのハイレベルによりオン状態にされているＮチャンネル型ＭＯＳＦＥＴＱ２６による電流パスが形成されて出力ノードＡをハイレベルからロウレベルに変化させる。このとき、出力ノードＡのロウレベルへの変化により、Ｐチャンネル型ＭＯＳＦＥＴＱ２５がオン状態にされて遅延信号Ｎ３のロウレベルによりオン状態にされているＰチャンネル型ＭＯＳＦＥＴＱ２４を通して出力ノードＢがハイレベルに変化する。つまり、上記出力ノードＡと出力ノードＢは、上記のようなラッチ回路での正帰還ループが作用して高速にハイレベルとロウレベルに切り換えられる。遅れて反転遅延信号Ｎ２ＤＮがロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ２６をオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ２０をオン状態に切り換えるが、出力ノードＡとＢには変化は生じない。
【００５１】
入力信号Ｎ３が遅延時間だけ遅れてハイレベルになると、Ｎチャンネル型ＭＯＳＦＥＴ３０がオン状態になり、その反転信号Ｎ３ＤＮのハイレベルによりオン状態にされているＮチャンネル型ＭＯＳＦＥＴＱ２９による電流パスが形成されて出力ノードＢをハイレベルからロウレベルに変化させる。このとき、出力ノードＢのロウレベルへの変化により、Ｐチャンネル型ＭＯＳＦＥＴＱ２２がオン状態にされて信号Ｎ２ＤＮのロウレベルにより上記オン状態にされているＰチャンネル型ＭＯＳＦＥＴＱ２０を通して出力ノードＡをハイレベルに変化させる。つまり、上記出力ノードＡと出力ノードＢは、前記同様にラッチ回路での正帰還ループが作用して高速にハイレベルとロウレベルに切り換えられる。遅れて反転遅延信号Ｎ３ＤＮがロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ２９をオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ２３をオン状態に切り換えるが、出力ノードＡとＢには変化は生じない。
【００５２】
上記のように上記反転遅延信号Ｎ２ＤＮとＮ３ＤＮは、上記信号Ｎ２とＮ３のハイレベルへの変化による切り換えを上記ラッチ回路により高速にするとともに、そのラッチ回路の切り換え動作によって上記各入力信号Ｎ２、Ｎ２ＤＮやＮ３、Ｎ３ＤＮのハイレベルによりウィークリィにオン状態にされるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとの間で定常的に直流電流が流れてしまうのを阻止するものである。
【００５３】
図８には、上記遅延回路の一実施例の回路図が示されている。同図（Ａ）は、固定の遅延時間を持つ単位回路が示され、ＣＭＯＳインバータ回路Ｎ３とＮ４を縦列接続し、その間に遅延量を調整するためのキャパシタＣ１が設けられる。（Ｂ）は、可変遅延時間を持つ単位回路が示されている。同図では、上記同様なＣＭＯＳインバータ回路Ｎ５とＮ６の間に、制御信号ｃによりスイッチ制御されるＭＯＳＦＥＴＱを設けて上記同様なキャパシタＣ２を選択的に接続させるようにするものである。つまり、スイッチＭＯＳＦＥＴＱをオン状態にしてキャパシタＣ２を接続した場合には、スイッチＭＯＳＦＥＴＱをオフ状態にした場合に比べて大きな遅延量が得ることができる。
【００５４】
上記図８（Ａ）と（Ｂ）を組み合わせて上記遅延回路ＤＬ１〜ＤＬ３が構成される。そして、前記図４の制御回路ＣＯＮＴにより、試験モードが設定されると上記制御信号ｃを発生させて、この制御信号により図８（Ｂ）のスイッチＭＯＳＦＥＴをオフ状態に制御して、パルス幅を設定する遅延時間を短くし、あるいはタイミング信号ＣＴ１とＣＴ２の時間差を設定する遅延時間を短くする等として動作条件を厳しくして読み出し動作を行うようにする。このような厳しい条件での試験を行うことにより実際のメモリ動作での動作保証を行うようにするものである。
【００５５】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  外部端子から供給される電源電圧と無関係にされた定電圧で動作させられる遅延回路を組み合わせるとともに上記電源電圧に対応したレベルのタイミング信号を発生させて内部回路を制御することにより、低消費電力で安定した動作を実現することができるという効果が得られる。
【００５６】
（２）  上記内部回路をメモリセルが複数のワード線と複数のデータ線の交点にマトリックス配置された複数のメモリセルからなるメモリアレイと、上記データ線をプリチャージさせるプリチャージ回路、上記データ線に読み出された読み出し信号を増幅するセンスアンプを含のものとし、上記タイミング信号は、所定のクロック信号の立ち上がり又は立ち下がりエッジを基準にした上記プリチャージ回路とセンスアンプの動作期間を制御することより、動作周波数に依存しない低消費電力化、電源電圧に依存しない高速動作と安定した動作マージンを確保することができるという効果が得られる。
【００５７】
（３）  上記クロック信号の周波数をその用途に対応して設定させることにより、用途の拡大を図りつつセンスアンプでの低消費電力を実現できるという効果が得られる。
【００５８】
（４）  上記遅延回路は、制御信号により遅延時間が切り換えられる機能を持ち、かかる機能は回路動作の検証に用いるようにすることにより高い信頼性の動作保証を行うようにすることができるという効果返られる。
【００５９】
（５）  上記プリチャージ供給電源と、センスアンプの電源は、その電流供給能力の高い外部供給電源を用いることで、さらに高い信頼性の動作保証が可能となるという効果が得られる。
【００６０】
（６）  第１入力信号がゲートに供給され、第１の出力ノードと電源電圧及び出力ノードと回路の接地電位との間にそれぞれ設けられた第１のＰチャンネル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯＳＦＥＴと、上記第１信号の反転信号がゲートに供給され、第２の出力ノードと回路の接地電位との間に設けられた第２のＮチャンネル型ＭＯＳＦＥＴと、上記電源電圧と第１の出力ノードとの間及び第１の出力ノードと回路の接地電位との間において、上記第１のＰチャンネル型ＭＯＳＦＥＴ及び第１のＮチャンネル型ＭＯＳＦＥＴとＣＭＯＳ論理構成に接続され、そのゲートに第２入力信号が供給されてなる第２のＰチャンネル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯＳＦＥＴと、上記第１の出力ノードと上記第１のＰチャンネル型ＭＯＳＦＥＴとの間に直列に挿入され、ゲートが上記第２の出力ノードに接続された第３のＰチャンネル型ＭＯＳＦＥＴと、上記第２の出力ノードと上記電源電圧との間に設けられ、ゲートが上記第１の出力ノードに接続された第４のＰチャンネル型ＭＯＳＦＥＴとを備え、上記第１及び第２入力信号は、上記電源電圧に対して小さな信号レベルとして上記第１の出力ノードから上記第１の入力信号の一方のレベルから他方のレベルへの変化タイミングに同期し、かつ電源電圧に対応したレベルの出力信号を形成する回路を得ることができ、さらにレベル変換回路に論理機能を持たせることで回路規模が縮小でき、かつ、精度の高いタイミング信号を生成することができるという効果が得られる。
【００６１】
（７）  第１入力信号とその反転遅延信号とを受ける第１のＣＭＯＳ論理回路と、第２入力信号とその反転遅延信号とを受ける第２のＣＭＯＳ論理回路と、上記第１及び第２の各ＣＭＯＳ論理回路の直列形態にされた第１導電型の論理ＭＯＳＦＥＴに対して並列形態に設けられた第１導電型の第１及び第２ＭＯＳＦＥＴと、上記第１及び第２の各ＣＭＯＳ論理回路の並列形態にされた第２導電型の論理ＭＯＳＦＥＴに対して並列形態に設けられた第２導電型の第１及び第２ＭＯＳＦＥＴとを備え、上記第１導電型の第１と第２ＭＯＳＦＥＴと第２導電型の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートをそれぞれ共通に接続して、互いに他方のＣＭＯＳ論理回路の出力と交差接続し、上記第１及び第２入力信号及びそれぞれの反転遅延信号は、上記電源電圧に対して小さな信号レベルとし、上記第１と第２の入力信号との時間差に対応したパルスであって、上記電源電圧に対応したレベルの出力信号を形成する論理機能付レベル変換回路を得ることができ、さらにレベル変換回路に論理機能を持たせることで回路規模が縮小でき、かつ、精度の高いタイミング信号を生成することができるという効果が得られる。
【００６２】
（８）  上記（６）、（７）の論理機能付レベル変換回路で生成したタイミング信号を用いて、上記（２）のような電源電圧で動作する前記メモリ回路の動作を制御することで、高速で安定した動作を実現できるという効果が得られる。
【００６３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記タイミング発生回路で形成されたタイミング信号が供給される内部回路は、前記のようなフラッシュＥＥＰＲＯＭの他、ＥＰＲＯＭやマスクＲＯＭあるいはスタティック型ＲＡＭのようなメモリ回路あるいはタイミング信号により動作シーケンスが実行される各種ディジタル回路として広く利用できる。上記論理機能付レベル変換回路は、内部回路が低消費電力のために降圧電圧で動作させられ、入出力信号は外部の装置との互換性を採るために電源電圧レベルに対応した信号とされる各種半導体集積回路装置に広く利用できる。
【００６４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される電源電圧と無関係にされた定電圧で動作させられる遅延回路を組み合わせるとともに上記電源電圧に対応したレベルのタイミング信号を発生させて内部回路を制御することにより、低消費電力で安定した動作を実現するするができる。
【図面の簡単な説明】
【図１】この発明が適用されるシングルチップのマイクロコンピュータの一実施例を示すブロック図である。
【図２】図１のＦＥＥＰＲＯＭの一実施例を示す概略ブロック図である。
【図３】図２のＦＥＥＰＲＯＭの読み出し動作を説明するための構成図である。
【図４】この発明に係るタイミング発生回路の一実施例を示すブロック図である。
【図５】図４のタイミング発生回路の動作を説明するための波形図である。
【図６】図４のタイミング発生回路に含まれる論理機能付レベル変換回路ＬＯＧ１＆ＬＶＣの一実施例を示す構成図である。
【図７】図４のタイミング発生回路に含まれる論理機能付レベル変換回路ＬＯＧ２＆ＬＶＣの一実施例を示す構成図である。
【図８】図４の遅延回路の一実施例を示す回路図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＣＰＧ…クロック発生回路、ＤＴＣ…データ転送装置、ＲＡＭ…ランダム・アクセス・メモリ、ＲＯＭ…リード・オンリー・メモリ、ＦＥＥＰＲＯＭ…フラッシュ・エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ、ＩＯＰ１〜ＩＯＰ９…入出力ポート、ＩＮＴ…割り込みコントローラ、ＳＣＩ…シリアルコミュニケーションインターフェイス、
１…メモリアレイ、２…Ｘデコーダ、３…カラムスイッチ（センス＆ラッチ）、４…Ｘアドレスバッファ、５…Ｙアドレスバッファ、６…制御信号入力回路、７…入出力バッファ、８…内部電圧発生回路。
ＭＣ１，ＭＣ２…メモリセル、Ｑ１〜Ｑ３２…ＭＯＳＦＥＴ、Ｎ１〜Ｎ６…ＣＭＯＳインバータ回路、Ｃ１，Ｃ１…キャパシタ、ＤＬ１〜ＤＬ３…遅延回路、ＣＯＮＴ…制御回路、ＬＯＧ１＆ＬＶＣ〜ＬＯＧ３＆ＬＶＣ…論理機能付レベル変換回路。
【図１】
0004127420.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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