(57)【特許請求の範囲】
【請求項１】
相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックから構成されたセルアレイ領域と、
前記第1セルアレイブロックのプレートラインと前記第2セルアレイブロックのワードラインとがともに共有接続された第1スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第1セルアレイブロックのみに隣接して配置された第1ドライバ領域と、
前記第2セルアレイブロックのプレートラインと前記第1セルアレイブロックのワードラインとがともに共有接続された第2スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第2セルアレイブロックのみに隣接して配置された第2ドライバ領域と
を含み、
前記第1及び第2ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第1及び第2セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライバ領域と、
前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と
を含み、
前記第１ないし第３ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項３】
前記第１ないし第４セルアレイブロックが、各々一つのカラム（Ｃｏｌｕｍｎ）に対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、
前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインに用いられる第1スプリットワードラインと、
前記複数の第1メモリセルのプレートラインと、第2セルアレイブロックにおける１番目のローに対応する第3メモリセルのワードラインに用いられる第2スプリットワードラインと、
前記第1セルアレイブロックの２番目のローに対応する複数の第4メモリセルのワードラインと、複数の前記第3メモリセルのプレートラインに用いられる第3スプリットワードラインと、
前記複数の第4メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、
前記第1セルアレイブロックのみに隣接して配置されて前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、
前記第2セルアレイブロックのみに隣接して配置されて複数の前記第3メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、
前記第2セルアレイブロックのみに隣接して配置されて前記第2メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項５】
相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、
相互独立的に動作し相互に隣接して配置された第3及び第4セルアレイブロックと、
前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、前記第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインと、前記第3セルアレイブロックの２番目のローに対応する複数の第3メモリセルのプレートライン、及び前記第4セルアレイブロックの１番目のローに対応する複数の第4メモリセルのワードラインに用いられる第1スプリットワードラインと、
前記複数の第1メモリセルのプレートラインと、前記第2セルアレイブロックにおける１番目のローに対応する第5メモリセルのワードラインに用いられる第2スプリットワードラインと、
前記第1セルアレイブロックの２番目のローに対応する複数の第6メモリセルのワードラインと、前記複数の第5メモリセルのプレートラインと、前記第3セルアレイブロックにおける１番目のローに対応する第7メモリセルのプレートライン、及び前記第4セルアレイブロックにおける２番目のローに対応する第8メモリセルのワードラインに用いられる第3スプリットワードラインと、
前記複数の第6メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、
前記複数の第4メモリセルのプレートラインと複数の第7メモリセルのワードラインに用いられる第5スプリットワードラインと、
前記複数の第8メモリセルのプレートラインと複数の第3メモリセルのワードラインに用いられる第6スプリットワードラインと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第6メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、
前記第2及び第3セルアレイブロックのみに隣接して配置され前記複数の第5及び第7メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、
前記第2及び第3セルアレイブロックのみに隣接して配置され前記第2及び第3メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、
前記第4セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第5スプリットワードラインを駆動する第5スプリットワードラインドライバと、
前記第4セルアレイブロックのみに隣接して配置され前記複数の第8メモリセルのプレートラインに直接接続されて前記第6スプリットワードラインを駆動する第6スプリットワードラインドライバと、
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項６】
前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項４または５に記載の不揮発性強誘電体メモリ装置。
【請求項７】
相互独立的に動作する第1及び第2セルアレイブロックと、前記第1セルアレイブロックのプレートライン及び前記第2セルアレイブロックのワードラインがともに共有接続された第1スプリットワードラインと、前記第2セルアレイブロックのプレートライン及び前記第1セルアレイブロックのワードラインがともに共有接続された第2スプリットワードラインとを備えた不揮発性強誘電体メモリ装置の駆動装置において、
複数個のローアドレスプリデコーダ入力信号をデコーディングして前記第1及び第2スプリットワードラインに対応する複数個のローアドレスプリデコーダ出力信号を生成して出力し、制御信号に応答して前記第1及び第2セルアレイブロックの中でどのブロックが動作するかに応じて前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成するアドレスパス変更調整部と、
前記アドレスパス変更調整部の出力信号であるローアドレスプリデコーダ出力信号と、ワードライン制御信号及びプレートライン制御信号を入力されて複数個のスプリットワードライン駆動信号を生成して出力し、前記制御信号に応答して前記第1及び第2セルアレイブロックの中でどのブロックが動作するかに応じて前記第1及び第2スプリットワードラインのワードラインまたはプレートラインの役割が変更された前記スプリットワードライン駆動信号を生成するワードライン/プレートライン制御信号パス変更調整部と、
前記複数個のスプリットワードライン駆動信号を昇圧させるレベルシフタ部と、
前記レベルシフタ部の出力信号に応答して前記第1及び第2スプリットワードラインを駆動する複数のスプリットワードラインドライバ部と
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項８】
前記アドレスパス変更調整部が、
前記第1セルアレイブロックが動作する時、前記ローアドレスプリデコーダ入力信号を正常順にして前記ローアドレスプリデコーダ出力信号を生成し、
前記第2セルアレイブロックが動作する時、二つのセルアレイ毎に該当前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成する
ことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項９】
前記アドレスパス変更調整部が、
前記制御信号に応答して前記ローアドレスプリデコーダ入力信号をスイッチング伝達するスイッチング部と、
前記ローアドレスプリデコーダ入力信号及び前記スイッチング部の出力をバッファリングして前記ローアドレスプリデコーダ出力信号を出力するバッファリング部と
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１０】
前記アドレスパス変更調整部が、
前記制御信号を反転させて出力するインバータと、
第1ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第1スイッチング素子と、
前記第1ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第2スイッチング素子と、
第2ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第3スイッチング素子と、
前記第2ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第4スイッチング素子と、
第1ローアドレスプリデコーダ入力信号をバッファリングして第1ローアドレスプリデコーダ出力信号を出力する第1バッファと、
前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されてバッファリングして第2ローアドレスプリデコーダ出力信号を出力する第2バッファと、
第2スイッチング素子または第4スイッチング素子の出力を入力されてバッファリングして第3ローアドレスプリデコーダ出力信号を出力する第3バッファと、
前記第2ローアドレスプリデコーダ入力信号をバッファリングして第4ローアドレスプリデコーダ出力信号を出力する第4バッファと
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１１】
前記制御信号が、前記第1セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１２】
前記ワードライン/プレートライン制御信号パス変更調整部が、
前記制御信号に応答して前記ワードライン制御信号及び前記プレートライン制御信号をスイッチング伝達するスイッチング部と、
前記ローアドレスプリデコーダ出力信号と前記スイッチング部の出力信号に応答して前記スプリットワードライン駆動信号を出力する出力部と
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１３】
前記ワードライン/プレートライン制御信号パス変更調整部が、
前記制御信号を反転させて出力するインバータと、
前記プレートライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第1スイッチング素子と、
前記プレートライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第2スイッチング素子と、
前記ワードライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第3スイッチング素子と、
前記ワードライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第4スイッチング素子と、
前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されて第1ローアドレスプリデコーダ出力信号を入力されて第1スプリットワードライン駆動信号を出力する第1ANDゲートと、
前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されて第2ローアドレス出力信号を入力されて第2スプリットワードライン駆動信号を出力する第2ANDゲートと、
前記第2スイッチング素子または前記第4スイッチング素子の出力を入力されて第3のローアドレスプリデコーダ出力信号を入力されて第3スプリットワードライン駆動信号を出力する第3ANDゲートと、
前記第2スイッチング素子または第4スイッチング素子の出力を入力されて第4ローアドレスプリデコーダ出力信号を入力されて第4スプリットワードライン駆動信号を出力する第4ANDゲートと
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１４】
前記制御信号が、前記第1セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１５】
前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１６】
相互独立的に動作する第1及び第2セルアレイブロックと、前記第1セルアレイブロックのプレートライン及び前記第2セルアレイブロックのワードラインがともに共有接続された第1スプリットワードラインと、前記第2セルアレイブロックのプレートライン及び前記第1セルアレイブロックのワードラインがともに共有接続された第2スプリットワードラインとを備え、
前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置のスプリットワードラインドライバにおいて、
前記第1及び第2スプリットワードラインの各々に接続された出力端と、
複数個のローアドレス信号を入力されて前記第1及び第2スプリットワードラインを活性化させるデコーディング部と、
前記第1及び第2スプリットワードラインの各々の非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、
前記デコーディング部の出力ノード(N3)の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、
第1ノード(N1)の電圧レベルに応答して前記第1及び第2スプリットワードラインの各々を昇圧電圧(VPP)レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、
前記デコーディング部の出力ノード(N3)と第1ノード(N1)との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号(WLCON)が印加されるNMOSトランジスタと
を含み、
前記ワードライン制御信号が、前記スプリットワードラインが活性化される前に電源電圧(VCC)レベルを維持して、前記スプリットワードラインが活性化される直前に昇圧電圧(VPP)レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項１７】
前記ワードライン制御信号の２番目のハイパルスにより前記スプリットワードラインがフローティングされてセルオペレーションの際前記スプリットワードラインがセルフブーストされることを特徴とする請求項１６に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１８】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域と、
前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードライン部で前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整するサブドライバ領域と
を含み、
前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１９】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライバ領域と、
前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と、
前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードラインで前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整する第１サブドライバ領域と、
前記第３セルアレイブロックと前記第４セルアレイブロックとの間に配置されて、前記第２スプリットワードライン部で前記第３セルアレイブロックのプレートラインと前記第４セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第３スプリットワードライン部で前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとの間の信号の流れを調整する第２サブドライバ領域と
を含み、
前記第１ないし第３ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２０】
前記第1ないし第4セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ装置。
【請求項２１】
相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、
前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインに用いられる第1スプリットワードラインと、
前記複数の第1メモリセルのプレートラインと、第2セルアレイブロックにおける１番目のローに対応する第3メモリセルのワードラインに用いられる第2スプリットワードラインと、
前記第1セルアレイブロックの２番目のローに対応する複数の第4メモリセルのワードラインと、前記複数の第3メモリセルのプレートラインに用いられる第3スプリットワードラインと、
前記複数の第4メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続され前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、
前記第2セルアレイブロックのみに隣接して配置されて前記複数の第3メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、
前記第2セルアレイブロックのみに隣接して配置されて前記第2メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、
前記第1スプリットワードライン上に形成されて前記複数の第1メモリセルのワードラインと前記複数の第2メモリセルのプレートラインとの間をスイッチング駆動する第1サブドライバと、
前記第2スプリットワードライン上に形成されて前記複数の第1メモリセルのプレートラインと前記複数の第3メモリセルのワードラインとの間をスイッチング駆動する第2サブドライバと、
前記第3スプリットワードライン上に形成されて前記複数の第4メモリセルのワードラインと複数の第3メモリセルのプレートラインとの間をスイッチング駆動する第3サブドライバと、
前記第4スプリットワードライン上に形成されて前記複数の第4メモリセルのプレートラインと前記複数の第2メモリセルのワードラインとの間をスイッチング駆動する第4サブドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２２】
相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、
相互独立的に動作し相互に隣接して配置された第3及び第4セルアレイブロックと、
前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、前記第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインと、前記第3セルアレイブロックの２番目のローに対応する複数の第3メモリセルのプレートライン、及び前記第4セルアレイブロックの１番目のローに対応する複数の第4メモリセルのワードラインに用いられる第1スプリットワードラインと、
前記複数の第1メモリセルのプレートラインと、前記第2セルアレイブロックにおける１番目のローに対応する第5メモリセルのワードラインに用いられる第2スプリットワードラインと、
前記第1セルアレイブロックの２番目のローに対応する複数の第6メモリセルのワードラインと、前記複数の第5メモリセルのプレートラインと、前記第3セルアレイブロックにおける１番目のローに対応する第7メモリセルのプレートライン、及び前記第4セルアレイブロックにおける２番目のローに対応する第8メモリセルのワードラインに用いられる第3スプリットワードラインと、
前記複数の第6メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、
前記複数の第4メモリセルのプレートラインと複数の第7メモリセルのワードラインに用いられる第5スプリットワードラインと、
前記複数の第8メモリセルのプレートラインと複数の第3メモリセルのワードラインに用いられる第6スプリットワードラインと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、
前記第1セルアレイブロックのみに隣接して配置され前記複数の第6メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、
前記第2及び第3セルアレイブロックのみに隣接して配置され前記複数の第5及び第7メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、
前記第2及び第3セルアレイブロックのみに隣接して配置され前記第2及び第3メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、
前記第4セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第5スプリットワードラインを駆動する第5スプリットワードラインドライバと、
前記第4セルアレイブロックのみに隣接して配置され前記複数の第8メモリセルのプレートラインに直接接続されて前記第6スプリットワードラインを駆動する第6スプリットワードラインドライバと、
前記第1スプリットワードライン上に形成されて前記複数の第1メモリセルのワードラインと前記複数の第2メモリセルのプレートラインとの間をスイッチング駆動する第1サブドライバと、
前記第2スプリットワードライン上に形成されて前記複数の第1メモリセルのプレートラインと前記複数の第5メモリセルのワードラインとの間をスイッチング駆動する第2サブドライバと、
前記第3スプリットワードライン上に形成されて前記複数の第6メモリセルのワードラインと複数の第5メモリセルのプレートラインとの間をスイッチング駆動する第3サブドライバと、
前記第4スプリットワードライン上に形成されて前記複数の第6メモリセルのプレートラインと前記複数の第2メモリセルのワードラインとの間をスイッチング駆動する第4サブドライバと、
前記第1スプリットワードライン上に形成されて前記複数の第4メモリセルのワードラインと前記複数の第3メモリセルのプレートラインとの間をスイッチング駆動する第5サブドライバと、
前記第5スプリットワードライン上に形成されて前記複数の第4メモリセルのプレートラインと前記複数の第7メモリセルのワードラインとの間をスイッチング駆動する第6サブドライバと、
前記第3スプリットワードライン上に形成されて前記複数の第8メモリセルのワードラインと複数の第7メモリセルのプレートラインとの間をスイッチング駆動する第7サブドライバと、
前記第6スプリットワードライン上に形成されて前記複数の第8メモリセルのプレートラインと前記複数の第3メモリセルのワードラインとの間をスイッチング駆動する第8サブドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２３】
前記第1ないし第4セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項２１または２２に記載の不揮発性強誘電体メモリ装置。
【請求項２４】
相互独立的に動作する第1及び第2セルアレイブロックと、前記第1セルアレイブロックのプレートライン及び前記第2セルアレイブロックのワードラインがともに共有接続された第1スプリットワードラインと、前記第2セルアレイブロックのプレートライン及び前記第1セルアレイブロックのワードラインがともに共有接続された第2スプリットワードラインとを備え、
前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるスプリットワードラインドライバにおいて、
前記第1スプリットワードラインの前記第1セルアレイブロックのプレートラインに接続された出力端と、
複数個のローアドレス信号を入力されて前記第1セルアレイブロックのプレートラインを活性化させるデコーディング部と、
前記第1セルアレイブロックのプレートラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、
前記デコーディング部の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、
第1ノード(N21)の電圧レベルに応答して前記第1セルアレイブロックのプレートラインを昇圧電圧(VPP)レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、
前記デコーディング部の出力ノードと第1ノード(N21)との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号(WLCON2)が印加されるNMOSトランジスタと
を含み、
前記ワードライン制御信号が、前記第1セルアレイブロックのプレートラインが活性化される前に電源電圧(VCC)レベルを維持して、前記第1セルアレイブロックのプレートラインが活性化される直前に昇圧電圧(VPP)レベルのハイパルスを有することを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項２５】
相互独立的に動作しスプリットワードライン構造により相互連関した第1及び第2セルアレイブロックを備え、
前記第1セルアレイブロックのプレートラインと前記第2セルアレイブロックのワードラインがサブドライバによりスイッチング接続されてスプリットワードラインによりともに共有され、
前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるサブドライバにおいて、
前記プレートラインと前記ワードラインとの間をスイッチング接続するスイッチングトランジスタと、
前記スイッチングトランジスタのゲート端(SN)の信号レベルを制御してセルオペレーションの際前記プレートラインをフローティングさせるための制御トランジスタと
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項２６】
前記制御トランジスタが、電源電圧(VCC)供給端と前記スイッチングトランジスタのゲート端との間にソース・ドレイン経路が接続され、ゲートに制御信号(SDRC)が印加されるNMOSトランジスタであることを特徴とする請求項２５に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２７】
前記制御信号が、前記プレートラインが活性化される直前に昇圧電圧(VPP)レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴とする請求項２６に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２８】
前記制御信号の２番目のハイパルスにより前記プレートラインがフローティングされてセルオペレーションの際前記プレートラインのロード(load)なしに前記ワードラインがセルフブーストされることを特徴とする請求項２７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２９】
ロー上で隣接したセルアレイブロックのゲートラインと共有されたプレートライン用スプリットワードラインと、前記隣接するセルアレイブロックのプレートラインと共有されたワードライン用スプリットワードラインに接続された強誘電体メモリセルを複数個備え、
一つのカラムに対応する前記複数の強誘電体メモリセルのビットラインが複数個のサブビットラインと前記複数個のサブビットラインに接続されるメインビットラインからなる階層的ビットライン構造を有し、
前記サブアレイブロックは、前記サブビットラインと前記メインビットラインを信号ラインSBSW1に制御されてスイッチング接続する第1スイッチングトランジスタと、前記サブビットラインとサブビットラインプルアップ信号ラインSBPUを信号ラインSBSW1に制御されてスイッチング接続第2スイッチングトランジスタと、前記サブビットラインと接地電圧供給端との間を信号ラインSBPDに制御されてスイッチング接続する第2スイッチングトランジスタと、ゲートに前記サブビットラインが接続される第4スイッチングトランジスタとゲートに制御信号MBSWが印加される第5スイッチングトランジスタとを備え、前記第4及び第5スイッチングトランジスタは、前記メインビットラインと接地電圧供給端との間に直列接続され、
前記メインビットラインを制御信号MBLCに制御されて電源電圧VCCにプルアップ駆動するロード制御トランジスタを備えた強誘電体メモリ装置の駆動方法において、
駆動区間を順に動作する区間t0、t1、t2、t3、t4、t5及びt6に区分して、
前記区間t0で前記サブビットラインを接地電圧VSSレベル、前記メインビットラインは電源電圧VCCに各々プリチャージするステップと、
前記区間t1で前記信号ラインSBPDと前記制御信号MBLCをVSSレベルに遷移させるステップと、
前記区間t2、区間t3で前記ワードライン用プリットワードラインに昇圧電圧VPPレベルを印加し、前記制御信号MBSWをVCCレベルに活性化させ、前記区間t3で前記サブビットラインと前記メインビットラインを介してセルデータをセンスアンプに伝達させるステップと、
前記区間t4で前記信号ラインSBSW2にVPPレベルを印加し、前記プレートライン用スプリットワードラインをVSSレベルに遷移させ、前記信号ラインSBPDにVCCレベルを印加するステップと、
前記区間t5で前記制御信号MBLCをVCCレベルに遷移させ、前記信号ラインSBPUにVPPレベルを印加して、前記信号ラインSBSW2と前記ワードライン用スプリットワードラインを前記VPPレベルより大きい電圧レベルにセルフブーストさせて前記強誘電体メモリセルにロジック1のデータを書き込むステップと、
前記区間t6で前記プレートライン用スプリットワードラインをVPPレベルに遷移させ、前記信号ラインSBSW1にVCCレベルを印加し、前記信号ラインSBSW2をVSSレベルに遷移させて前記強誘電体メモリセルにロジック0のデータを書き込みまたはリストア(Restore)するステップと
を含むことを特徴とする不揮発性強誘電体メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置、特に、不揮発性強誘電体メモリ装置、その駆動装置及び駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、すなわち、FeRAM(Ferroelectric Random Access Memory)は、DRAM(Dynamic Random Access Memory)並みのデータ処理速度を有し、電源のオフ時にもデータが格納される特性の故に次世代記憶素子として注目されている。
【０００３】
FeRAMは、DRAMとほぼ類似したセル構造、すなわち、一つのスイッチング素子(トランジスタ)と一つのキャパシタから構成された1T/1C構造の単位セルを有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消去されない。
【０００４】
図1は、一般的な強誘電体のヒステリシスループを示す特性図である。
【０００５】
図1を参照すると、電界により誘起された分極が、電界を除去しても残留分極(または自発分極)の存在によって消滅されず、一定量(状態d、状態a)を保持していることが分かる。
【０００６】
不揮発性強誘電体メモリセルは、前記状態d及び状態aを各々ロジック1及びロジック0で対応させて記憶素子に応用したものである。
【０００７】
以下では、添附する図を参照しながら従来の不揮発性強誘電体メモリ装置のセルアレイ及びその駆動方法について説明する。
【０００８】
図2Aは、従来の技術に係るスプリットワードライン構造を示す二つの単位セル構成図であって、図2Bは、図2Aの単位セルを駆動するための回路的構成を簡略化したものであり、図3は、図2Bの動作を示すタイミングチャートである。
【０００９】
図２Ａを参照すると、スプリットワードライン構造の単位セルは、ロー（Ｒｏｗ）方向に形成される第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、第１及び第２スプリットワードラインＳＷＬ１及びＳＷＬ２を横切る方向に形成された第１ビットラインＢＬ１及び第２ビットラインＢＬ２と、ゲートが第１スプリットワードラインＳＷＬ１に接続されドレインが第１ビットラインＢＬ１に接続される第１トランジスタＴ１と、第１トランジスタＴ１のソースと前記第２スプリットワードラインＳＷＬ２との間に接続された第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に接続されドレインが第２ビットラインＢＬ２に接続される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に接続された第２強誘電体キャパシタＦＣ２とを含んで構成されている。
【００１０】
このような単位セルを複数個形成してセルアレイ部を構成するが、データ格納単位で見ると、一対のスプリットワードラインSWL1及びSWL2と、1個のビットライン(BL1)と、1個のトランジスタT1と、1個の強誘電体キャパシタFC1が単位セルとなるが、構造的に見ると、一対のスプリットワードラインSWL1及びSWL2と、2個のビットラインBL1及びBL1と、2個のトランジスタT1及びT2と、2個の強誘電体キャパシタFC1及びFC2が単位セルとなる。
【００１１】
次に、このようなスプリットワードライン構造の単位セルを駆動させるための回路的構成についてさらに詳細に説明する。
【００１２】
図2Bに示すように、第1、第2スプリットワードラインSWL1及びSWL2を一対とする複数個のスプリットワードライン対がロー方向に形成され、前記スプリットワードライン対を横切るカラム方向に複数個のビットライン、即ち、ロー方向にn個の1T/1Cセルが存在するとすれば、前記ビットラインは、n+1個が形成され、各々のビットラインとビットラインとの間には、両側のビットラインを介して伝達されたデータをセンシングして正データバスラインDLまたは負データバスライン/DLに伝達する複数のセンスアンプSAが形成される。
【００１３】
この場合、ビットラインBLと複数のデータバスラインDLは、カラム選択信号CSに応答して駆動するスイッチング素子により電気的にスイッチング接続、複数のセンスアンプSAをセンスアンプイネーブル信号SENに応答して駆動するイネーブル素子を備えている。
【００１４】
このような不揮発性強誘電体メモリ装置の動作について図3に示されているタイミングチャートを参照しながら説明する。
【００１５】
図３の区間ｔ０は、チップイネーブル信号／ＣＥがローに活性化されビットラインプリチャージ信号ＥＱがハイに活性化された状態で第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２がハイに活性化される以前の区間である。
【００１６】
この区間でビットラインBL1及びBL2はプリチャージされる。ビットラインプリチャージ電圧レベルは、多様に構成でき、NMOSトランジスタのしきい電圧レベルが通常的である。
【００１７】
区間t1は、ビットラインプリチャージ信号EQがローに非活性化され、第1及び第2スプリットワードラインSWL1及びSWL2がハイに活性化させる区間であって、セルの強誘電体キャパシタのデータがビットラインBL1及びBL2に伝達されてビットラインのレベルが変化される。
【００１８】
この場合、ロジック1に格納された強誘電体キャパシタは、ビットラインとスプリットワードラインとの間に相互反対極性の電界が加えられるので、強誘電体の極性が破壊されつつ多くの電流が流れてビットラインに高い電圧が誘起される。
【００１９】
これに対し、ロジック状態0に格納された強誘電体キャパシタは、ビットラインとスプリットワードラインに同じ極性の電界が加えられるので、強誘電体の極性が破壊されないので、電流が少なく流れてビットラインに若干小さい電圧を誘起することになる。
【００２０】
図1のヒステリシスループにおいて、強誘電体の極性が破壊された場合は、状態dから状態fに変更される場合であり、強誘電体の極性が破壊されない場合は、状態aから状態fに変更される場合である。
【００２１】
区間t2では、ビットラインにセルデータが充分に載せられた以後、第1及び第2スプリットワードラインSWL1及びSWL2が両方ともに活性化された状態でセンスアンプイネーブル信号SENをハイに遷移させてビットラインのレベルを増幅することになる。
【００２２】
一方、破壊されたセルのロジック1データは、第1スプリットワードラインSWL1と第2スプリットワードラインSWL2がハイである状態で復旧できないので、次の区間t3で再格納できるようにする。
【００２３】
区間t3は、カラム選択信号CSがハイに活性化される区間であって、セルのビットラインとデータバスラインとが相互接続される区間である。読み出しモード時にはビットラインデータをデータバスに伝達したり、書き込みモード時にはデータバスをビットラインに伝達する役割をすることになる。
【００２４】
また区間t3は、第1スプリットワードラインSWL1は、ローに遷移され第2スプリットワードライン(SWL2)はハイ状態を続けて維持して第2トランジスタT2がオン状態となる区間である。
【００２５】
この場合、該当ビットラインBL2がハイ状態であると、それに相応する電圧レベルが第2強誘電体キャパシタFC2の片側電極に伝達され、他側の電極は第1スプリットワードラインSWL1のローレベルであるので、該当セルにロジック1状態が復旧される。
【００２６】
区間t4は、ビットラインBL1またはビットラインBL2のデータがロジック0で、ロジック0を書き込もうとする時、第1スプリットワードラインSWL1をハイにすることにより各々の強誘電体キャパシタにロジック0を書き込む。
【００２７】
一方、ビットラインBL1とBL2がハイである場合は、セルデータに変動が起きない。
【００２８】
区間t5は、第1スプリットワードラインSWL1がハイ状態であり、第2スプリットワードラインSWL2は、ロー状態に遷移される区間であって、第1トランジスタT1がオン状態となる。
【００２９】
この場合、該当ビットラインBL1がハイ状態であると、それに相応する電圧レベルが第1強誘電体キャパシタFC1の片側電極に伝達され、他側の電極は、第2スプリットワードラインSWL2のローレベルであるので、ロジック1状態が復旧される。区間t6は、次のサイクル動作を準備するためのプリチャージ区間である。
【００３０】
【発明が解決しようとする課題】
不揮発性強誘電体メモリ装置において、スプリットワードライン構造は、プレートラインのロード(Load)を減らすことができる方式であるが、スプリットワードラインを適用しながらチップ面積を縮小するためのセルアレイとその駆動装置及び駆動方法が切実に要求されている。
【００３１】
本発明は、プレートラインのロードをより一層画期的に減らすことができるスプリットワードライン構造であるとともに、チップ面積も縮小するための構造を有する不揮発性強誘電体メモリ装置を提供することを目的としている。
【００３２】
また、本発明は、上記不揮発性強誘電体メモリ装置を駆動するための装置及び駆動方法を提供することを別の目的としている。
【００３３】
さらに、本発明は、上記不揮発性強誘電体メモリ装置を駆動するためのスプリットワードラインドライバを構成することにおいてセルフブースト(Self-Boost)効率を高めて動作電圧を低くすることができる駆動装置を提供することを目的としている。
【００３４】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックから構成されたセルアレイ領域と、前記第1セルアレイブロックのプレートラインと前記第2セルアレイブロックのワードラインとがともに共有接続された第1スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第1セルアレイブロックのみに隣接して配置された第1ドライバ領域と、前記第2セルアレイブロックのプレートラインと前記第1セルアレイブロックのワードラインとがともに共有接続された第2スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第2セルアレイブロックのみに隣接して配置された第2ドライバ領域とを含み、前記第1及び第2ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第1及び第2セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００３５】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライバ領域と、前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域とを含み、前記第１ないし第３ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００３６】
また、前記第1ないし第4セルアレイブロックが、各々一つのカラム(Column)に対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００３７】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、
前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインに用いられる第1スプリットワードラインと、前記複数の第1メモリセルのプレートラインと、第2セルアレイブロックにおける１番目のローに対応する第3メモリセルのワードラインに用いられる第2スプリットワードラインと、前記第1セルアレイブロックの２番目のローに対応する複数の第4メモリセルのワードラインと、複数の前記第3メモリセルのプレートラインに用いられる第3スプリットワードラインと、前記複数の第4メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、前記第1セルアレイブロックのみに隣接して配置されて前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、前記第2セルアレイブロックのみに隣接して配置されて複数の前記第3メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、前記第2セルアレイブロックのみに隣接して配置されて前記第2メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバとを含むことを特徴としている。
【００３８】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、相互独立的に動作し相互に隣接して配置された第3及び第4セルアレイブロックと、前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、前記第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインと、前記第3セルアレイブロックの２番目のローに対応する複数の第3メモリセルのプレートライン、及び前記第4セルアレイブロックの１番目のローに対応する複数の第4メモリセルのワードラインに用いられる第1スプリットワードラインと、前記複数の第1メモリセルのプレートラインと、前記第2セルアレイブロックにおける１番目のローに対応する第5メモリセルのワードラインに用いられる第2スプリットワードラインと、前記第1セルアレイブロックの２番目のローに対応する複数の第6メモリセルのワードラインと、前記複数の第5メモリセルのプレートラインと、前記第3セルアレイブロックにおける１番目のローに対応する第7メモリセルのプレートライン、及び前記第4セルアレイブロックにおける２番目のローに対応する第8メモリセルのワードラインに用いられる第3スプリットワードラインと、前記複数の第6メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、前記複数の第4メモリセルのプレートラインと複数の第7メモリセルのワードラインに用いられる第5スプリットワードラインと、前記複数の第8メモリセルのプレートラインと複数の第3メモリセルのワードラインに用いられる第6スプリットワードラインと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第6メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、前記第2及び第3セルアレイブロックのみに隣接して配置され前記複数の第5及び第7メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、前記第2及び第3セルアレイブロックのみに隣接して配置され前記第2及び第3メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、前記第4セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第5スプリットワードラインを駆動する第5スプリットワードラインドライバと、前記第4セルアレイブロックのみに隣接して配置され前記複数の第8メモリセルのプレートラインに直接接続されて前記第6スプリットワードラインを駆動する第6スプリットワードラインドライバと、を含むことを特徴としている。
【００３９】
また、前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００４０】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作する第１及び第２セルアレイブロックと、前記第１セルアレイブロックのプレートライン及び前記第２セルアレイブロックのワードラインがともに共有接続された第１スプリットワードラインと、前記第２セルアレイブロックのプレートライン及び前記第１セルアレイブロックのワードラインがともに共有接続された第２スプリットワードラインとを備えた不揮発性強誘電体メモリ装置の駆動装置において、複数個のローアドレスプリデコーダ入力信号をデコーディングして前記第１及び第２スプリットワードラインに対応する複数個のローアドレスプリデコーダ出力信号を生成して出力し、制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成するアドレスパス変更調整部と、前記アドレスパス変更調整部の出力信号であるローアドレスプリデコーダ出力信号と、ワードライン制御信号及びプレートライン制御信号を入力されて複数個のスプリットワードライン駆動信号を生成して出力し、前記制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記第１及び第２スプリットワードラインのワードラインまたはプレートラインの役割が変更された前記スプリットワードライン駆動信号を生成するワードライン／プレートライン制御信号パス変更調整部と、前記複数個のスプリットワードライン駆動信号を昇圧させるレベルシフタ部と、前記レベルシフタ部の出力信号に応答して前記第１及び第２スプリットワードラインを駆動する複数のスプリットワードラインドライバ部とを含むことを特徴としている。
【００４１】
また、前記アドレスパス変更調整部が、前記第1セルアレイブロックが動作する時、前記ローアドレスプリデコーダ入力信号を正常順にして前記ローアドレスプリデコーダ出力信号を生成し、前記第2セルアレイブロックが動作する時、二つのセルアレイ毎に該当前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成することが望ましい。
【００４２】
また、前記アドレスパス変更調整部が、前記制御信号に応答して前記ローアドレスプリデコーダ入力信号をスイッチング伝達するスイッチング部と、前記ローアドレスプリデコーダ入力信号及び前記スイッチング部の出力をバッファリングして前記ローアドレスプリデコーダ出力信号を出力するバッファリング部とを含むことが望ましい。
【００４３】
また、前記アドレスパス変更調整部が、前記制御信号を反転させて出力するインバータと、第1ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第1スイッチング素子と、前記第1ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第2スイッチング素子と、第2ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第3スイッチング素子と、前記第2ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第4スイッチング素子と、第1ローアドレスプリデコーダ入力信号をバッファリングして第1ローアドレスプリデコーダ出力信号を出力する第1バッファと、前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されてバッファリングして第2ローアドレスプリデコーダ出力信号を出力する第2バッファと、第2スイッチング素子または第4スイッチング素子の出力を入力されてバッファリングして第3ローアドレスプリデコーダ出力信号を出力する第3バッファと、前記第2ローアドレスプリデコーダ入力信号をバッファリングして第4ローアドレスプリデコーダ出力信号を出力する第4バッファとを含むことが望ましい。
【００４４】
また、前記制御信号が、前記第1セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することが望ましい。
【００４５】
また、前記ワードライン/プレートライン制御信号パス変更調整部が、前記制御信号に応答して前記ワードライン制御信号及び前記プレートライン制御信号をスイッチング伝達するスイッチング部と、前記ローアドレスプリデコーダ出力信号と前記スイッチング部の出力信号に応答して前記スプリットワードライン駆動信号を出力する出力部とを含むことが望ましい。
【００４６】
また、前記ワードライン/プレートライン制御信号パス変更調整部が、前記制御信号を反転させて出力するインバータと、前記プレートライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第1スイッチング素子と、前記プレートライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第2スイッチング素子と、前記ワードライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第3スイッチング素子と、前記ワードライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第4スイッチング素子と、前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されて第1ローアドレスプリデコーダ出力信号を入力されて第1スプリットワードライン駆動信号を出力する第1ANDゲートと、前記第1スイッチング素子または前記第3スイッチング素子の出力を入力されて第2ローアドレス出力信号を入力されて第2スプリットワードライン駆動信号を出力する第2ANDゲートと、前記第2スイッチング素子または前記第4スイッチング素子の出力を入力されて第3のローアドレスプリデコーダ出力信号を入力されて第3スプリットワードライン駆動信号を出力する第3ANDゲートと、前記第2スイッチング素子または第4スイッチング素子の出力を入力されて第4ローアドレスプリデコーダ出力信号を入力されて第4スプリットワードライン駆動信号を出力する第4ANDゲートとを含むことが望ましい。
【００４７】
また、前記制御信号が、前記第1セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することが望ましい。
【００４８】
また、前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００４９】
一方、本発明に係る不揮発性強誘電体メモリ装置の駆動装置（スプリットワードラインドライバ）は、相互独立的に動作する第１及び第２セルアレイブロックと、前記第１セルアレイブロックのプレートライン及び前記第２セルアレイブロックのワードラインがともに共有接続された第１スプリットワードラインと、前記第２セルアレイブロックのプレートライン及び前記第１セルアレイブロックのワードラインがともに共有接続された第２スプリットワードラインとを備え、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置のスプリットワードラインドライバにおいて、前記第１及び第２スプリットワードラインの各々に接続された出力端と、複数個のローアドレス信号を入力されて前記第１及び第２スプリットワードラインを活性化させるデコーディング部と、前記第１及び第２スプリットワードラインの各々の非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、前記デコーディング部の出力ノード（Ｎ３）の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、第１ノード（Ｎ１）の電圧レベルに応答して前記第１及び第２スプリットワードラインの各々を昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、前記デコーディング部の出力ノード（Ｎ３）と第１ノード（Ｎ１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ）が印加されるＮＭＯＳトランジスタとを含み、前記ワードライン制御信号が、前記スプリットワードラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記スプリットワードラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴としている。
【００５０】
また、前記ワードライン制御信号の２番目のハイパルスにより前記スプリットワードラインがフローティングされてセルオペレーションの際前記スプリットワードラインがセルフブーストされることが望ましい。
【００５１】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域と、前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードライン部で前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整するサブドライバ領域とを含み、前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００５２】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライバ領域と、前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と、前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードラインで前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整する第１サブドライバ領域と、前記第３セルアレイブロックと前記第４セルアレイブロックとの間に配置されて、前記第２スプリットワードライン部で前記第３セルアレイブロックのプレートラインと前記第４セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第３スプリットワードライン部で前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとの間の信号の流れを調整する第２サブドライバ領域とを含み、前記第１ないし第３ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００５３】
また、前記第1ないし第4セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００５４】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインに用いられる第1スプリットワードラインと、前記複数の第1メモリセルのプレートラインと、第2セルアレイブロックにおける１番目のローに対応する第3メモリセルのワードラインに用いられる第2スプリットワードラインと、前記第1セルアレイブロックの２番目のローに対応する複数の第4メモリセルのワードラインと、前記複数の第3メモリセルのプレートラインに用いられる第3スプリットワードラインと、前記複数の第4メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続され前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、前記第2セルアレイブロックのみに隣接して配置されて前記複数の第3メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、前記第2セルアレイブロックのみに隣接して配置されて前記第2メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、前記第1スプリットワードライン上に形成されて前記複数の第1メモリセルのワードラインと前記複数の第2メモリセルのプレートラインとの間をスイッチング駆動する第1サブドライバと、前記第2スプリットワードライン上に形成されて前記複数の第1メモリセルのプレートラインと前記複数の第3メモリセルのワードラインとの間をスイッチング駆動する第2サブドライバと、前記第3スプリットワードライン上に形成されて前記複数の第4メモリセルのワードラインと複数の第3メモリセルのプレートラインとの間をスイッチング駆動する第3サブドライバと、前記第4スプリットワードライン上に形成されて前記複数の第4メモリセルのプレートラインと前記複数の第2メモリセルのワードラインとの間をスイッチング駆動する第4サブドライバとを含むことを特徴としている。
【００５５】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第1及び第2セルアレイブロックと、相互独立的に動作し相互に隣接して配置された第3及び第4セルアレイブロックと、前記第1セルアレイブロックの１番目のローに対応する複数の第1メモリセルのワードラインと、前記第2セルアレイブロックの２番目のローに対応する複数の第2メモリセルのプレートラインと、前記第3セルアレイブロックの２番目のローに対応する複数の第3メモリセルのプレートライン、及び前記第4セルアレイブロックの１番目のローに対応する複数の第4メモリセルのワードラインに用いられる第1スプリットワードラインと、前記複数の第1メモリセルのプレートラインと、前記第2セルアレイブロックにおける１番目のローに対応する第5メモリセルのワードラインに用いられる第2スプリットワードラインと、前記第1セルアレイブロックの２番目のローに対応する複数の第6メモリセルのワードラインと、前記複数の第5メモリセルのプレートラインと、前記第3セルアレイブロックにおける１番目のローに対応する第7メモリセルのプレートライン、及び前記第4セルアレイブロックにおける２番目のローに対応する第8メモリセルのワードラインに用いられる第3スプリットワードラインと、前記複数の第6メモリセルのプレートラインと複数の第2メモリセルのワードラインに用いられる第4スプリットワードラインと、前記複数の第4メモリセルのプレートラインと複数の第7メモリセルのワードラインに用いられる第5スプリットワードラインと、前記複数の第8メモリセルのプレートラインと複数の第3メモリセルのワードラインに用いられる第6スプリットワードラインと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第1メモリセルのプレートラインに直接接続されて前記第2スプリットワードラインを駆動する第1スプリットワードラインドライバと、前記第1セルアレイブロックのみに隣接して配置され前記複数の第6メモリセルのプレートラインに直接接続されて前記第4スプリットワードラインを駆動する第2スプリットワードラインドライバと、前記第2及び第3セルアレイブロックのみに隣接して配置され前記複数の第5及び第7メモリセルのプレートラインに直接接続されて前記第3スプリットワードラインを駆動する第3スプリットワードラインドライバと、前記第2及び第3セルアレイブロックのみに隣接して配置され前記第2及び第3メモリセルのプレートラインに直接接続されて第1スプリットワードラインを駆動する第4スプリットワードラインドライバと、前記第4セルアレイブロックのみに隣接して配置され前記複数の第4メモリセルのプレートラインに直接接続されて前記第5スプリットワードラインを駆動する第5スプリットワードラインドライバと、前記第4セルアレイブロックのみに隣接して配置され前記複数の第8メモリセルのプレートラインに直接接続されて前記第6スプリットワードラインを駆動する第6スプリットワードラインドライバと、前記第1スプリットワードライン上に形成されて前記複数の第1メモリセルのワードラインと前記複数の第2メモリセルのプレートラインとの間をスイッチング駆動する第1サブドライバと、前記第2スプリットワードライン上に形成されて前記複数の第1メ���リセルのプレートラインと前記複数の第5メモリセルのワードラインとの間をスイッチング駆動する第2サブドライバと、前記第3スプリットワードライン上に形成されて前記複数の第6メモリセルのワードラインと複数の第5メモリセルのプレートラインとの間をスイッチング駆動する第3サブドライバと、前記第4スプリットワードライン上に形成されて前記複数の第6メモリセルのプレートラインと前記複数の第2メモリセルのワードラインとの間をスイッチング駆動する第4サブドライバと、前記第1スプリットワードライン上に形成されて前記複数の第4メモリセルのワードラインと前記複数の第3メモリセルのプレートラインとの間をスイッチング駆動する第5サブドライバと、前記第5スプリットワードライン上に形成されて前記複数の第4メモリセルのプレートラインと前記複数の第7メモリセルのワードラインとの間をスイッチング駆動する第6サブドライバと、前記第3スプリットワードライン上に形成されて前記複数の第8メモリセルのワードラインと複数の第7メモリセルのプレートラインとの間をスイッチング駆動する第7サブドライバと、前記第6スプリットワードライン上に形成されて前記複数の第8メモリセルのプレートラインと前記複数の第3メモリセルのワードラインとの間をスイッチング駆動する第8サブドライバとを含むことを特徴としている。
【００５６】
また、前記第1ないし第4セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００５７】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動装置（スプリットワードラインドライバ）は、相互独立的に動作する第１及び第２セルアレイブロックと、前記第１セルアレイブロックのプレートライン及び前記第２セルアレイブロックのワードラインがともに共有接続された第１スプリットワードラインと、前記第２セルアレイブロックのプレートライン及び前記第１セルアレイブロックのワードラインがともに共有接続された第２スプリットワードラインとを備え、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるスプリットワードラインドライバにおいて、前記第１スプリットワードラインの前記第１セルアレイブロックのプレートラインに接続された出力端と、複数個のローアドレス信号を入力されて前記第１セルアレイブロックのプレートラインを活性化させるデコーディング部と、前記第１セルアレイブロックのプレートラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、前記デコーディング部の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、第１ノード（Ｎ２１）の電圧レベルに応答して前記第１セルアレイブロックのプレートラインを昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、前記デコーディング部の出力ノードと第１ノード（Ｎ２１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ２）が印加されるＮＭＯＳトランジスタとを含み、前記ワードライン制御信号が、前記第１セルアレイブロックのプレートラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記第１セルアレイブロックのプレートラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルのハイパルスを有することを特徴としている。
【００５８】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動装置（サブドライバ）は、相互独立的に動作しスプリットワードライン構造により相互連関した第1及び第2セルアレイブロックを備え、前記第1セルアレイブロックのプレートラインと前記第2セルアレイブロックのワードラインがサブドライバによりスイッチング接続されてスプリットワードラインによりともに共有され、前記第1及び第2セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるサブドライバにおいて、前記プレートラインと前記ワードラインとの間をスイッチング接続するスイッチングトランジスタと、前記スイッチングトランジスタのゲート端(SN)の信号レベルを制御してセルオペレーションの際前記プレートラインをフローティングさせるための制御トランジスタとを含むことを特徴としている。
【００５９】
また、前記制御トランジスタが、電源電圧(VCC)供給端と前記スイッチングトランジスタのゲート端との間にソース・ドレイン経路が接続され、ゲートに制御信号(SDRC)が印加されるNMOSトランジスタであることが望ましい。
【００６０】
また、前記制御信号が、前記プレートラインが活性化される直前に昇圧電圧(VPP)レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することが望ましい。
【００６１】
また、前記制御信号の２番目のハイパルスにより前記プレートラインがフローティングされてセルオペレーションの際前記プレートラインのロード(load)なしに前記ワードラインがセルフブーストされることが望ましい。
【００６２】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動方法は、ロー上で隣接したセルアレイブロックのゲートラインと共有されたプレートライン用スプリットワードラインと、前記隣接するセルアレイブロックのプレートラインと共有されたワードライン用スプリットワードラインに接続された強誘電体メモリセルを複数個備え、一つのカラムに対応する前記複数の強誘電体メモリセルのビットラインが複数個のサブビットラインと前記複数個のサブビットラインに接続されるメインビットラインからなる階層的ビットライン構造を有し、前記サブアレイブロックは、前記サブビットラインと前記メインビットラインを信号ラインSBSW1に制御されてスイッチング接続する第1スイッチングトランジスタと、前記サブビットラインとサブビットラインプルアップ信号ラインSBPUを信号ラインSBSW1に制御されてスイッチング接続第2スイッチングトランジスタと、前記サブビットラインと接地電圧供給端との間を信号ラインSBPDに制御されてスイッチング接続する第2スイッチングトランジスタと、ゲートに前記サブビットラインが接続される第4スイッチングトランジスタとゲートに制御信号MBSWが印加される第5スイッチングトランジスタとを備え、前記第4及び第5スイッチングトランジスタは、前記メインビットラインと接地電圧供給端との間に直列接続され、前記メインビットラインを制御信号MBLCに制御されて電源電圧VCCにプルアップ駆動するロード制御トランジスタを備えた強誘電体メモリ装置の駆動方法において、駆動区間を順に動作する区間t0、t1、t2、t3、t4、t5及びt6に区分して、前記区間t0で前記サブビットラインを接地電圧VSSレベル、前記メインビットラインは電源電圧VCCに各々プリチャージするステップと、前記区間t1で前記信号ラインSBPDと前記制御信号MBLCをVSSレベルに遷移させるステップと、前記区間t2、区間t3で前記ワードライン用プリットワードラインに昇圧電圧VPPレベルを印加し、前記制御信号MBSWをVCCレベルに活性化させ、前記区間t3で前記サブビットラインと前記メインビットラインを介してセルデータをセンスアンプに伝達させるステップと、前記区間t4で前記信号ラインSBSW2にVPPレベルを印加し、前記プレートライン用スプリットワードラインをVSSレベルに遷移させ、前記信号ラインSBPDにVCCレベルを印加するステップと、前記区間t5で前記制御信号MBLCをVCCレベルに遷移させ、前記信号ラインSBPUにVPPレベルを印加して、前記信号ラインSBSW2と前記ワードライン用スプリットワードラインを前記VPPレベルより大きい電圧レベルにセルフブーストさせて前記強誘電体メモリセルにロジック1のデータを書き込むステップと、前記区間t6で前記プレートライン用スプリットワードラインをVPPレベルに遷移させ、前記信号ラインSBSW1にVCCレベルを印加し、前記信号ラインSBSW2をVSSレベルに遷移させて前記強誘電体メモリセルにロジック0のデータを書き込みまたはリストア(Restore)するステップとを含むことを特徴としている。
【００６３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添付する図を参照しながら詳細に説明する。
【００６４】
図4は、本発明の一実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【００６５】
図4を参照すると、相互独立的に動作するセルアレイブロック10aとセルアレイブロック12aから構成されたセルアレイ領域20が相互に隣接して配置されており、相互独立的に動作するセルアレイブロック12bとセルアレイブロック10bから構成されたセルアレイ領域30が相互に隣接して配置されている。
【００６６】
セルアレイブロック10aのプレートライン15aとセルアレイブロック12aのワードライン15bとがともに共有接続されたスプリットワードライン15を駆動するためのドライバ領域14aがセルアレイブロック10aと隣接して配置されている。
【００６７】
セルアレイブロック１２ａのプレートライン１８ａとセルアレイブロック１０ａのワードライン１８ｂとがともに共有接続されたスプリットワードライン１８、及びセルアレイブロック１２ｂのプレートライン１７ａ及びセルアレイブロック１０ｂのワードライン１７ｂがともに共有接続されたスプリットワードライン１７を駆動するためのドライバ領域１６を備えているが、ドライバ領域１６は、セルアレイ領域２０及びセルアレイ領域３０の間でセルアレイブロック１２ａ及びセルアレイブロック１２ｂと隣接して配置されている。
【００６８】
セルアレイブロック10bのプレートライン19aとセルアレイブロック12bのワードライン19bとがともに共有接続されたスプリットワードライン19を駆動するためのドライバ領域14bがセルアレイブロック10bと隣接して配置されている。
【００６９】
このように本発明の一実施の形態に係るセルアレイ構造は、4個のセルアレイブロック10a、12a、10b及び12bと、3個のスプリットワードラインドライバ(以下、「SWLドライバ」と記す)14a、16及び14bが一つの基本ブロックを構成しており、このような基本ブロックが複数個具備されることにより全体セルアレイが構成されている。
【００７０】
基本ブロックにおいて、SWLドライバ16を基準に左、右対称的に複数のセルアレイブロックが配置されるが、SWLドライバ16の左側にセルアレイブロック10a、12aが位置し、右側にセルアレイブロック12b、10bが位置する。そして最左側にSWLドライバ14aが位置し、最右側にSWLドライバ14bが位置する。
【００７１】
従来の技術において説明したように、一つのメモリセルに2個のスプリットワードラインが接続されてその中一つはセルのスイッチングトランジスタゲートに接続されてワードライン(WL)の役割をするものであり、他の一つは、キャパシタのプレートに接続されてプレートライン(PL)の役割をするものである。
【００７２】
SWLドライバ16は、それ自身と最隣接した左、右側のセルアレイブロック12a及び12b内の各セルの強誘電体キャパシタのプレートを駆動する。そして、SWLドライバ16は、セルアレイブロック10a及び10b内の各セルのスイッチングトランジスタゲート(ワードライン)を駆動する。
【００７３】
SWLドライバ14aは、セルアレイブロック10aのキャパシタのプレートを駆動し、セルアレイブロック12aのトランジスタのゲートを駆動する。
【００７４】
SWLドライバ14bは、セルアレイブロック10bのキャパシタのプレートを駆動し、セルアレイブロック12bのトランジスタのゲートを駆動する。
【００７５】
すなわち、全てのSWLドライバ14a、14b及び16は、左側または右側に最隣接したセルアレイブロックを駆動する時、そのブロックのセルのキャパシタプレートを駆動し、次の隣接したセルアレイブロックを駆動する時は、そのブロック内のセルのトランジスタゲートを駆動することになる。
【００７６】
図4において、セルアレイブロック10a及び12aが、SWLドライバ14a及びSWLドライバ16により駆動される時、セルアレイブロック10aが動作する間はセルアレイブロック12aが動作しないように構成されている。これに対し、セルアレイブロック12aが動作する間には、セルアレイブロック10aが動作しないように構成されている。すなわち相互独立的に動作する。
【００７７】
図4には示されていないが、図4の基本ブロックと左側または右側に隣接することになるもう一つの基本ブロックは、左側または右側のSWLドライバ14aまたは14bを共有することになる。
【００７８】
図5は、相互に隣接した二つのセルアレイブロックの各セルの構成とそれに接続されたスプリットワードライン及びSWLドライバの関係を示している。
【００７９】
図5を参照すると、第1セルアレイブロックは、図4のセルアレイブロック10aに相応し、図5の第2セルアレイブロックは、図4のセルアレイブロック12aに相応する。
【００８０】
第1及び第2セルアレイブロックは、各一つのカラムのメモリセルのみを示しているが、複数個のカラムが備えられている。すなわち、第1及び第2セルアレイブロックは、それぞれ複数個のビットラインBL_L及びBL_Rを備えている。
【００８１】
そして、第1及び第2セルアレイブロックは、複数個のローのメモリセルを備えているが、4個のスプリットワードラインに接続された2個のローのメモリセルが基本構造をなして、これらの基本構造を繰り返すことになる。
【００８２】
第1セルアレイブロックにおいて、第1スプリットワードラインSWL1は、１番目のローに相応するメモリセルMC1_Lのゲートラインに用いられ、第2スプリットワードラインSWL2は、１番目のローに相応するメモリセルMC1_Lのプレートラインに用いられ、第3スプリットワードラインSWL3は、２番目のローに相応するメモリセルMC2_Lのゲートラインに用いられ、第4スプリットワードラインSWL4は、２番目のローに相応するメモリセルMC2_Lのプレートラインに用いられる。
【００８３】
また、第2セルアレイブロックにおいて、第1スプリットワードラインSWL1は、２番目のローに相応するメモリセルMC2_Rのプレートラインに用いられ、第2スプリットワードラインSWL2は、1番目のローに相応するメモリセルMC1_Rのゲートラインに用いられ、第3スプリットワードラインSWL3は、1番目のローに相応するメモリセルMC1_Rのプレートラインに用いられ、第4スプリットワードラインSWL4は、２番目のローに相応するメモリセルMC2_Rのゲートラインに用いられる。
【００８４】
具体的には、第1セルアレイブロックで1番目のローのメモリセルMC1_Lは、第1スプリットワードラインSWL1にゲートが接続されビットラインBL_Lにソースが接続されるトランジスタT1_Lと、前記トランジスタT1_Lのドレインに片側の端子が接続され第2スプリットワードラインSWL2に他側の端子が接続される強誘電体キャパシタFC1_Lから構成されている。
【００８５】
第1セルアレイブロックで2番目のローメモリセルMC2_Lは、第3スプリットワードラインSWL3にゲートが接続されビットラインBL_Lにソースが接続されるトランジスタT2_Lと、前記トランジスタT2_Lのドレインに片側の端子が接続され第4スプリットワードラインSWL4に他側の端子が接続される強誘電体キャパシタFC2_Lを含んで構成されている。
【００８６】
また、第2セルアレイブロックで1番目のローのメモリセルMC1_Rは、第2スプリットワードラインSWL2にゲートが接続されビットラインBL_Rにソースが接続されるトランジスタT1_Rと、前記トランジスタT1_Rのドレインに片側の端子が接続され第3スプリットワードラインSWL3に他側の端子が接続される強誘電体キャパシタFC1_Rを含んで構成されている。
【００８７】
そして、第2セルアレイブロックの２番目のローのメモリセルMC2_Rは、第4スプリットワードラインSWL4にゲートが接続されビットラインBL_Rにソースが接続されるトランジスタT2_Rと、前記トランジスタT2_Rのドレインに片側の端子が接続され第1スプリットワードラインSWL1に他側の端子が接続される強誘電体キャパシタFC2_Rを含んで構成されている。
【００８８】
したがって、前記第1スプリットワードラインSWL1と第3スプリットワードラインSWL3が前記第2スプリットワードラインSWL2を間において第1セルアレイブロックと第2セルアレイブロックとの間で交差するように構成されている。
【００８９】
図5を参照して各スプリットワードラインを駆動するためのSWLドライバについて述べる。
【００９０】
SWLドライバSWLD_R1は、第2セルアレイブロックのメモリセルMC2_Rに隣接して形成されて第1スプリットワードラインSWL1を駆動する。
【００９１】
SWLドライバSWLD_L0は、第1セルアレイブロックのメモリセルMC1_Lに隣接して形成されて第2スプリットワードラインSWL2を駆動する。
【００９２】
SWLドライバSWLD_R0は、第2セルアレイブロックのメモリセルMC1_Rに隣接して形成されて第2スプリットワードラインSWL2を駆動する。
【００９３】
SWLドライバSWLD_L1は、第1セルアレイブロックのメモリセルMC2_Lに隣接して形成されて第4スプリットワードラインSWL4を駆動する。
【００９４】
各SWLドライバは、ローアドレス信号と、ワードライン制御信号WLC及びプレートライン制御信号PLCに応答して各スプリットワードラインを駆動することになる。
【００９５】
図6は、相互に隣接した4個のセルアレイブロックの各セルの構成とそれに接続されたSWL及びSWLドライバの関係を示した図である。
【００９６】
図7は、SWLドライバを含むスプリットワードライン駆動装置を示すものである。
【００９７】
図7を参照すると、本発明の一実施の形態に係るスプリットワードラインの駆動装置は、アドレスパス変更調整部610と、ワードライン/プレートライン(WL/PL)制御信号パス変更調整部620と、レベルシフタ部640及びSWLドライバ部630を含んで構成されている。
【００９８】
アドレスパス変更調整部610は、ローアドレスプリデコーダ入力信号PDEC_0及びPDEC_1をデコーディングして第1ないし第4スプリットワードラインSWL1、SWL2、SWL3、SWL4に対応するローアドレスプリデコーダ出力信号PDEC_L0、PDEC_R1、PDEC_R0及びPDEC_L1を出力する。
【００９９】
この場合、第1セルアレイブロックが活性化されるか、または第2セルアレイブロックが活性化されるかに応じて、ローアドレスプリデコーダ入力信号PDEC_0及びPDEC_1の順を異にしてローアドレスプリデコーダ出力信号PDEC_L0、PDEC_R1、PDEC_R0及びPDEC_L1を生成するべきである。先に述べたが第1セルアレイブロックと第2セルアレイブロックとは相互独立的に動作する。
【０１００】
これは、図5に示すように、第2及び第4スプリットワードラインSWL2及びSWL4は、第1セルアレイブロック及び第2セルアレイブロックにおいて各々同じローに該当して、第1及び第2セルアレイブロックが同じローアドレスを入力されるが、第1及び第3スプリットワードラインSWL1及びSWL3は、各々第1セルアレイブロックと第2セルアレイブロックとの間で相互異なるローに交差して接続されているために、第1セルアレイブロックと第2セルアレイブロックのうち、どのブロックが活性化されるかに応じてローアドレスプリデコーダ入力信号を異にして決定するべきである必要があるためである。
【０１０１】
すなわち、第1スプリットワードラインSWL1は、第1セルアレイブロックでは、1番目のローのワードラインに該当し、第2セルアレイブロックでは、２番目のローのプレートラインに該当するが、第1セルアレイブロックが活性化された時は第1スプリットワードラインSWL1を駆動するSWLドライバSWLD_R1が1番目のローに該当するメモリセルのワードラインを駆動すべきであるためである。同様に、第3スプリットワードラインSWL3は、第1セルアレイブロックでは、２番目のローのワードラインに該当し、第2セルアレイブロックでは、1番目のローのプレートラインに該当するが、第1セルアレイブロックが活性化された時は、第3スプリットワードラインSWL3を駆動するSWLドライバSWLD_R0が２番目のローに該当するメモリセルのワードラインを駆動すべきであるためである。
【０１０２】
したがって、第１セルアレイブロックと第２セルアレイブロックのうち、どのブロックが活性化されるかに応じて、論理レベルが決定される制御信号Ｌ＿ＥＮに応答してアドレスパス変更調整部６１０内でローアドレスプリデコーダの入力信号の信号パスは決定される。
【０１０３】
ワードライン/プレートライン(WL/PL)制御信号パス変更調整部620は、ローアドレスプリデコーダ出力信号PDEC_L0、PDEC_R1、PDEC_R0及びPDEC_L1とワードライン制御信号WLC及びプレートライン制御信号PLCを入力されてSWLドライバの駆動信号DEC_L0、DEC_L1、DEC_R0及びDEC_R1を生成する。
【０１０４】
この場合、第１セルアレイブロックが活性化中であるか、または第２セルアレイブロックが活性化中であるかに応じて、各ＳＷＬドライバがワードライン用であるか、またはプレートライン用であるかが決定されるべきである。このために、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ＿ＥＮに応答して動作が制御される。
【０１０５】
すなわち、図5において、第1セルアレイブロックが活性化される時、SWLドライバSWLD_L0及びSWLD_L1は、メモリセルMC1_L及びMC2_lのプレートラインを駆動すべきであり、 SWLドライバSWLD_R0及びSWLD_R1は、メモリセルMC1_L、MC2_Lのワードラインを駆動するべきである。そして、第2セルアレイブロックが活性化される時、SWLドライバSWLD_L0及びSWLD_L1は、メモリセルMC1_R及びMC2_Rのワードラインを駆動すべきであり、SWLドライバSWLD_R0及びSWLD_R1は、メモリセルMC1_R及びMC2_Rのプレートラインを駆動するべきである。
【０１０６】
したがって、どのセルアレイブロックが活性化されかに応じて、各ＳＷＬドライバの役割が変更されるべきであるので、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ＿ＥＮに応答して動作が制御される。
【０１０７】
レベルシフタ部640は、SWLドライバの駆動信号DEC_L0、DEC_L1、DEC_R0及びDEC_R1を昇圧電圧VPPレベルにシフトした駆動信号DEC1、DEC2、DEC3及びDEC4をスプリットワードラインドライバ部630に出力する。
【０１０８】
図8は、本発明の一実施の形態におけるアドレスパス変更調整部の一例を詳細に示す回路図である。
【０１０９】
図8を参照すると、アドレスパス変更調整部610は、制御信号L_ENに応答して入力されるローアドレスプリデコーダ入力信号PDEC_0及びPDEC_2をスイッチング伝達するスイッチング部612と、ローアドレスプリデコーダ入力信号PDEC_0、PDEC2及び前記スイッチング部612の出力をバッファリングしてローアドレスプリデコーダ出力信号PDEC_L0、PDEC_R1、PDEC_R0及びPDEC_L1を出力するバッファリング部614を含んで構成されている。
【０１１０】
さらに具体的には、アドレスパス変更調整部６１０は、制御信号Ｌ＿ＥＮを反転させて出力するインバータＩＮＶ１と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０を入力され制御信号Ｌ＿ＥＮに応答してスイッチング動作する第１スイッチング素子ＳＷ１と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０を入力され前記インバータＩＮＶ１の出力に制御されてスイッチング動作する第２スイッチング素子ＳＷ２と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１を入力され前記インバータＩＮＶ１の出力に制御されてスイッチング動作する第３スイッチング素子ＳＷ３と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１を入力されて制御信号Ｌ＿ＥＮに応答してスイッチング動作する第４スイッチング素子ＳＷ４と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０をバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０を出力する第１バッファＢＵＦ１と、第１スイッチング素子ＳＷ１または第３スイッチング素子ＳＷ３の出力を入力されてバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ１を出力する第２バッファＢＵＦ２と、第２スイッチング素子ＳＷ２または第４スイッチング素子ＳＷ４の出力を入力されてバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ０を出力する第３バッファＢＵＦ３と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１をバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ１を出力する第４バッファＢＵＦ４を含んで構成されている。
【０１１１】
制御信号L_ENは、図5の第1セルアレイブロックが動作する時活性化(一例でハイ)される信号である。
【０１１２】
したがって、第1セルアレイブロックが動作する時(すなわち、制御信号L_ENが活性化される時)、ローアドレスプリデコーダ入力信号PDEC_0及びPDEC2は、順序の変動なしにローアドレスプリデコーダ出力信号PDEC_L0及びPDEC_L1に生成される。そしてローアドレスプリデコーダ入力信号PDEC_0がローアドレスプリデコーダ出力信号PDEC_R1に、ローアドレスプリデコーダ入力信号PDEC_1がローアドレスプリデコーダ出力信号PDEC_R0に生成される。
【０１１３】
図9は、本発明の一実施の形態におけるワードライン/プレートライン(WL/PL)制御信号パス変更調整部の一例を示す回路図である。
【０１１４】
図9を参照すると、ワードライン/プレートライン(WL/PL)制御信号パス変更調整部620は、制御信号L_ENに応答して入力されるワードライン制御信号WLC及びプレートライン制御信号PLCをスイッチング伝達するスイッチング部622と、ローアドレスプリデコーダ出力信号PDEC_L0、PDEC_R1、PDEC_R0及びPDEC_L1と前記スイッチング部622の出力信号に応答してSWLドライバの駆動信号DEC_L0、DEC_L1、DEC_R0及びDEC_R1を出力する出力部624を含んで構成されている。
【０１１５】
より具体的には、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ＿ＥＮを反転させて出力するインバータＩＮＶ２と、プレートライン制御信号ＰＬＣを入力され制御信号Ｌ＿ＥＮに応答してスイッチング動作するスイッチング素子ＳＷ６１と、プレートライン制御信号ＰＬＣを入力され前記インバータＩＮＶ２の出力に応答してスイッチング動作するスイッチング素子ＳＷ６２と、ワードライン制御信号ＷＬＣを入力され前記インバータＩＮＶ２の出力に応答してスイッチング動作するスイッチング素子ＳＷ６３と、ワードライン制御信号ＷＬＣを入力され制御信号Ｌ＿ＥＮに応答してスイッチング動作するスイッチング素子ＳＷ６４と、スイッチング素子ＳＷ６１、またはスイッチング素子ＳＷ６３の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ０を出力するＡＮＤゲートＡＮＤ１と、スイッチング素子ＳＷ６１またはスイッチング素子ＳＷ６３の出力を入力されローアドレス出力信号ＰＤＥＣ＿Ｌ１を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ１を出力するＡＮＤゲートＡＮＤ２と、スイッチング素子ＳＷ６２またはスイッチング素子ＳＷ６４の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ０を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｒ０を出力するＡＮＤゲートＡＮＤ３と、スイッチング素子ＳＷ６２、またはスイッチング素子ＳＷ６４の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ１を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｒ１を出力するＡＮＤゲートＡＮＤ４を含んで構成されている。
【０１１６】
制御信号L_ENは、図5の第1セルアレイブロックが動作する時活性化(一例にハイ)される信号であるので、制御信号L_ENが活性化される時駆動信号DEC_L0及びDEC_L1は、メモリセルMC1_L及びMC2_Lのプレートラインを駆動する信号になり、駆動信号DEC_R0及びDEC_R1は、メモリセルMC1_L及びMC2_Lのワードラインを駆動する信号となる。
【０１１７】
これに対し、制御信号L_ENが非活性化される時(第2セルアレイブロックが動作する時)には、駆動信号DEC_L0及びDEC_L1は、メモリセルMC1_R及びMC2_Rのワードラインを駆動する信号となり、駆動信号DEC_R0及びDEC_R1は、メモリセルMC1_R及びMC2_Rのプレートラインを駆動する信号となる。
【０１１８】
図10は、本発明の一実施の形態におけるSWLドライバを詳細に示す回路図である。
【０１１９】
図10を参照すると、本発明のSWLドライバ(すなわちスプリットワードラインブースト装置)は、スプリットワードラインSWLに接続された出力端N2と、複数個のローアドレス信号X1、X2及びX3を入力されてスプリットワードラインを活性化させるデコーディング部910と、スプリットワードラインSWLの非活性化時に前記出力端N2を接地電圧VSSレベルにプルダウン駆動するNMOSトランジスタのプルダウントランジスタNM3と、デコーディング部910の出力ノードN3の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタNM3のゲートを制御するNANDゲートのプルダウン制御部913と、ノードN1の電圧レベルに応答してスプリットワードラインSWLをVPPレベルの駆動信号DECi、即ち、先に述べた信号DEC1、DEC2、DEC3及びDEC4にプルアップ駆動するNMOSトランジスタのプルアップトランジスタNM2と、ノードN3とノードN1との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号WLCONが印加されるNMOSトランジスタNM1を含む。
【０１２０】
デコーディング部910は、複数個のローアドレス信号X1、X2及びX3を入力されて論理演算して出力するNANDゲート911と、前記NANDゲート911の出力信号を反転させて出力するインバータ912を含んで構成されている。
【０１２１】
以下では、上記のように構成された本発明によるワードラインドライバの動作(ブースト動作)について説明する。
【０１２２】
図11は、本発明の一実施の形態におけるSWLドライバの動作を説明するためのタイミングチャートである。
【０１２３】
図11を参照すると、該当スプリットワードラインSWLの非活性化時にはプルダウン制御信号がローに印加されてNMOSトランジスタNM3がオンされることによってスプリットワードラインSWLは接地電圧VSSレベルを有する(区間T0)。
【０１２４】
次いで、該当スプリットワードラインが活性化時プルダウン制御信号がハイに印加され、ローアドレス信号X1、X2及びX3によりインバータ912の出力ノードもハイとなって、NMOSトランジスタNM3がオフされる。
【０１２５】
その後、駆動信号DECがVPPレベルに活性化されてスプリットワードラインがSWLがVPPレベルに活性化される直前にワードライン制御信号WLCONを昇圧電圧VPPに印加する。そうするとノードN1は、電源電圧VCCに上昇する(区間T1)。
【０１２６】
次いでノードN1がVCCに充分に供給された後ワードライン制御信号WLCONをまたVCCレベルに下降させてセルフブーストによりノードN1の電圧損失を防止する。
【０１２７】
すなわち、ノードN1がVCCレベルとなった状態で駆動信号DECがローからVPPレベルに上昇されて入力されると、ノードN1の電圧はVCCからVCC+VPPの電圧に上昇することになって駆動信号DECのVPP電圧が損失なしにスプリットワードラインSWLに伝達されることになる(区間T2)。
【０１２８】
一方、サブビットラインプルアップラインSBPUが活性化される直前にワードライン制御信号WLCONをまたVPPに印加するとノードN1はまたVCCレベルに下降する(区間T3)。
【０１２９】
そうするとスプリットワードラインＳＷＬは、フローティング状態となってセルオペレーションにおいてセルフブーストが効率的に起きることになる（区間Ｔ４）。言い換えれば、スプリットワードラインＳＷＬは、ＶＰＰレベルからＶＰＰより高い電圧レベルにもう一度昇圧される。
【０１３０】
区間T5までスプリットワードラインSWLがフローティングされてセルオペレーションがなされた後、以後にはまたプリチャージモードに入ることになる。
【０１３１】
図11における信号ラインSBLは、階層的ビットライン構造におけるサブビットラインを示し、SBPUは階層的ビットライン構造におけるサブビットラインプルアップラインであって、以後(図20を通じて)に説明する。
【０１３２】
上述した本発明のスプリットワードラインドライバとその駆動方法は、セルフブースト効率を高めて動作電圧を下げることができる効果をもたらす。
【０１３３】
図12は、本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【０１３４】
図12を参照すると、本発明の別の実施の形態に係るセルアレイ構造は、4個のセルアレイブロック10a、12a、10b及び12bと、3個のSWLドライバ14a、16及び14b、及び2個のサブドライバ(SDR)が一つの基本ブロックを構成しており、このような基本ブロックが複数個備わって全体セルアレイを構成することになる。
【０１３５】
基本ブロックにおいて、SWLドライバ16を基準に左、右対称的にセルアレイブロックが配置されるが、SWLドライバ16の左側にセルアレイブロック10a及び12aが位置し右側にセルアレイブロック12b及び10bが位置する。最左側にSWLドライバ14aが位置し最右側にSWLドライバ14bが位置する。
【０１３６】
セルアレイブロック10a及び12a間にサブドライバ18aが位置し、セルアレイブロック12b及び10a間にサブドライバ18bが位置する。
【０１３７】
以後に詳細に説明するが、サブドライバ18a及び18bは、セルオペレーション時該当セルアレイブロックのワードラインセルフブーストがプレートラインのロードなしになされるようにして効率的なセルフブーストがなされるようにする機能をすることになる。
【０１３８】
先に述べたように、一つのメモリセルに2個のスプリットワードラインが接続されてその中一つはセルのスイッチングトランジスタゲートに接続されてワードライン(WL)の役割をするものであり、他の一つは、キャパシタのプレートに接続されてプレートライン(PL)の役割をするものである。
【０１３９】
SWLドライバ16は、それ自身と最隣接した左、右側のセルアレイブロック12a及び12b内の各セルの強誘電体キャパシタのプレートライン(SWL_PL_L)を駆動する。そして、SWLドライバ16は、セルアレイブロック10a及び10b内の各セルのスイッチングトランジスタのワードライン(SWL_WL_L)を駆動する。
【０１４０】
SWLドライバ14aは、セルアレイブロック10aのキャパシタのプレートライン(SWL_PL_L)を駆動し、セルアレイブロック12aのトランジスタのワードライン(SWL_WL_R)を駆動する。
【０１４１】
SWLドライバ14bは、セルアレイブロック10bのキャパシタのプレートライン(SWL_PL_L)を駆動し、セルアレイブロック12bのトランジスタのワードライン(SWL_WL_R)を駆動する。
【０１４２】
すなわち、全てのSWLドライバ14a、14b及び16は、左側または右側に最隣接したセルアレイブロックを駆動する時、そのブロックのセルのキャパシタプレートを駆動し、次の隣接したセルアレイブロックを駆動する時は、そのブロック内のセルのトランジスタのゲート(ワードライン)を駆動することになる。
【０１４３】
図12においてセルアレイブロック10a及び12aがSWLドライバ14aとSWLドライバ16により駆動される時、セルアレイブロック10aが動作する間にはセルアレイブロック12aは動作しないように構成されている。これに対し、セルアレイブロック12aが動作する間にはセルアレイブロック10aは動作しないように構成されている。
【０１４４】
図12に示されていないが、図11の基本ブロックと左側または右側に隣接することになるもう一つの基本ブロックは、SWLドライバ14aまたは14bを共有することになる。
【０１４５】
図13は、相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ(SDR)の関係を示している。
【０１４６】
図13を参照すると、セルアレイブロック10a及び12aは、各一つのカラムのメモリセルのみを示しているが、複数個のカラムが備えられている。すなわち、セルアレイブロック10a及び12aは、それぞれ複数個のビットラインBL_L及びBL_Rを備えている。
【０１４７】
セルアレイブロック10a及び12aは、複数個のローのメモリセルを備えているが、4個のスプリットワードラインに接続された2個のローのメモリセルが基本構造をなしてこれらの基本構造を繰り返すことになる。
【０１４８】
セルアレイブロック10aにおいて、スプリットワードラインSWL_WL_R1は、1番目のローに相応するメモリセルMC1_Lのワードラインに用いられ、スプリットワードラインSWL_PL_L0は、メモリセルMC1_Lのプレートラインに用いられる。そして、スプリットワードラインSWL_WL_R0は、２番目のローに相応するメモリセルMC2_Lのワードラインに用いられ、スプリットワードラインSWL_PL_L1は、２番目のローに相応するメモリセルMC2_Lのプレートラインに用いられる。
【０１４９】
また、セルアレイブロック12aにおいて、スプリットワードラインSWL_PL_R1は、２番目のローに相応するメモリセルMC2_Rのプレートラインに用いられ、スプリットワードラインSWL_WL_L0は、メモリセルMC1_Rのワードラインに用いられる。そして、スプリットワードラインSWL_PL_R0は、1番目のローに相応するメモリセルMC1_Rのプレートラインに用いられ、スプリットワードラインSWL_WL_L1は、メモリセルMC2_Rのワードラインに用いられる。
【０１５０】
各メモリセルMC1_L、MC2_L、MC1_R及びMC2_Rの具体的な構成は、図5と実質的に同じであるので、ここではその詳細な説明は省略する。
【０１５１】
以下、各スプリットワードラインを駆動するためのSWLドライバについて述べる。
【０１５２】
SWLドライバSWLD_R1は、セルアレイブロック12bのメモリセルMC2_Rに隣接して形成されてスプリットワードラインSWL_PL_R1及びスプリットワードラインSWL_WL_R1を駆動する。
【０１５３】
SWLドライバSWLD_L0は、セルアレイブロック10aのメモリセルMC1_Lに隣接して形成されてスプリットワードラインSWL_PL_L0及びスプリットワードラインSWL_WL_L0を駆動する。
【０１５４】
SWLドライバSWLD_R0は、セルアレイブロック12aのメモリセルMC1_Rに隣接して形成されてスプリットワードラインSWL_PL_R0及びスプリットワードラインSWL_WL_R0を駆動する。
【０１５５】
SWLドライバSWLD_L1は、セルアレイブロック10aのメモリセルMC2_Lに隣接して形成されてスプリットワードラインSWL_PL_L1及びスプリットワードラインSWL_WL_L1を駆動する。
【０１５６】
各スプリットワードラインを駆動するための駆動装置(SWLドライバを含む駆動装置)は、本発明の一実施の形態において説明した図6、図7及び図8の構成と実質的に同様であり、ここではそれに対する説明は省略する。
【０１５７】
一方、本発明の一実施の形態(図5参照)と対比して、本発明の別の実施の形態では各スプリットワードラインがサブドライバ(SDR)18aを備えている。
【０１５８】
すなわち、本発明の別の実施の形態に係る不揮発性強誘電体メモリ素子は、ＳＷＬドライバＳＷＬ＿Ｒ１により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ１を相互スイッチング接続するサブドライバＳＤＲ＿Ｒ１と、ＳＷＬドライバＳＷＬ＿Ｌ０により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０を相互スイッチング接続するサブドライバＳＤＲ＿Ｌ０と、ＳＷＬドライバＳＷＬ＿Ｒ０により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ０を相互スイッチング接続するサブドライバＳＤＲ＿Ｒ０と、ＳＷＬドライバＳＷＬ＿Ｌ１により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ１を相互スイッチング接続するサブドライバＳＤＲ＿Ｌ１とを備えている。
【０１５９】
図14は、相互に隣接した4個のセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ(SDR)の関係を示している。
【０１６０】
図15は、サブドライバ(SDR)の詳細回路図を関連した複数のメモリセルとともに示したものである。
【０１６１】
サブドライバＳＤＲ＿Ｌ０、ＳＤＲ＿Ｒ１、ＳＤＲ＿Ｒ０及びＳＤＲ＿Ｌ１は、それぞれ同じＳＷＬドライバにより駆動されるセルアレイブロック１０ａとセルアレイブロック１２ａの各スプリットワードライン間をスイッチング接続するスイッチングトランジスタとしてＮＭＯＳトランジスタＮＭ１１を備え、ＮＭＯＳトランジスタＮＭ１１のゲート端ＳＮの信号レベルを制御してセルオペレーション時スプリットワードラインをＶＣＣレベルにフローティングさせるための制御トランジスタとしてＮＭＯＳトランジスタＮＭ１２を備えている。
【０１６２】
各サブドライバの制御トランジスタであるNMOSトランジスタNM12は、電源電圧(VCC)供給端とNMOSトランジスタNM11のゲート端 SN間にソース・ドレイン経路が接続され、ゲートに制御信号SDRCが印加される構成となっている。
【０１６３】
ここで、制御信号SDRCのタイミングが重要であるが、これは後に述べる。
【０１６４】
図16は、サブドライバ(SDR)を含む本発明の別の実施の形態におけるSWLドライバ構成を示し、図17はそのタイミングチャートを示すものである。
【０１６５】
図１６を参照すると、本発明のＳＷＬドライバは、スプリットワードラインＳＷＬ＿ＰＬに接続された出力端Ｎ２２と、複数個のローアドレス信号Ｘ１、Ｘ２及びＸ３を入力されてスプリットワードラインを活性化させるデコーディング部１４００と、スプリットワードラインＳＷＬ＿ＰＬの非活性化時に前記出力端Ｎ２２を接地電圧ＶＳＳレベルにプルダウン駆動するＮＭＯＳトランジスタのプルダウントランジスタ１４０６と、デコーディング部１４００の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタ１４０６のゲートを制御するＮＡＮＤゲートのプルダウン制御部１４０５と、ノードＮ２１の電圧レベルに応答してスプリットワードラインＳＷＬをＶＰＰレベルの駆動信号ＤＥＣｉにプルアップ駆動するＮＭＯＳトランジスタのプルアップトランジスタ１４０４と、デコーディング部の出力ノードとノードＮ１との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号ＷＬＣＯＮ２が印加されるＮＭＯＳトランジスタ１４０３とを含む。
【０１６６】
デコーディング部1400は、複数個のローアドレス信号X1、X2及びX3を入力されて論理演算して出力するNANDゲート1401と、前記NANDゲート1401の出力信号を反転させて出力するインバータ1402を含んで構成されている。
【０１６７】
上記のように構成された本発明の他の実施に係るSWLドライバの動作を図17を参照して説明する。
【０１６８】
図17を参照すると、該当スプリットワードラインSWL_PLの非活性化時にはプルダウン制御信号がローに印加されてNMOSトランジスタ1406がオンされることによって、スプリットワードラインSWL_PLは接地電圧VSSレベルを有する(区間T0)。
【０１６９】
次いで、該当スプリットワードラインが活性化時プルダウン制御信号がハイに印加され、ローアドレス信号X1、X2及びX3によりインバータ1402の出力ノードもハイとなって、NMOSトランジスタ1406がオフされる。
【０１７０】
この場合、ワードライン制御信号WLCON2が昇圧電圧VPPに印加されると、ノードN21は電源電圧VCCに上昇する(区間T1)。
【０１７１】
次いで、ノードN21がVCCに充分に供給されると、ワードライン制御信号WLCON2をまたVCCレベルに下降させてセルフブーストによりノードN21の電圧損失を防止する。
【０１７２】
すなわち、ノードN21がVCCレベルとなった状態で駆動信号DECをローからVPPレベルに上昇すると、ノードN21の電圧はVCCからVCC+VPPの電圧に上昇して駆動信号DECのVPP電圧が損失なしにスプリットワードラインSWL_PLに良く伝達されるようにする(区間T2)。
【０１７３】
区間T3及び区間T4は、ノードN21がVCC+VPPを続けて維持してスプリットワードラインSWL_PLがVPPレベルを維持するセルオペレーション区間である。以後またプリチャージモードに入る。
【０１７４】
図18は、サブドライバ(SDR)及びそれと接続された一連の構成を示す図であって、図19は、図18のタイミングチャートを示すものである。
【０１７５】
図18及び図19を参照すると、区間T0は、制御信号SDRCがVCCレベルであるので、ノードSNはVCC-Vtnレベルとなる。ここで、Vtnは、NMOSトランジスタNM12のしきい電圧である。
【０１７６】
そしてSWLドライバSWLD_L0によりスプリットワードラインSWL_PL_L0及びSWL_PL_L0は非活性化(論理ロー)されている。
【０１７７】
次いで、区間T1は、スプリットワードラインSWL_PL_L0及びSWL_PL_L0が活性化される直前に制御信号SDRCがVPPに印加されてノードSNがVCCに上昇する区間である。
【０１７８】
次いで、区間T2を参照すると、SWLドライバSWLD_L0によりスプリットワードラインSWL_PL_L0及びSWL_PL_L0はVPPに活性化されると、制御信号SDRCをまたVCCレベルに下降させてセルフブーストによりノードSNがVCC+VPPレベルになるようにする。
【０１７９】
これによりVPP電圧が損失なしにスプリットワードラインSWL_WL_L0に伝達される。
【０１８０】
一方、信号ラインSBPUが活性化される直前に制御信号SDRCをまたVPPに印加するとノードSNはまたVCCレベルに下降する(区間T3)。
【０１８１】
そうすると区間Ｔ４でスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０は、フローティング状態となってセルオペレーションにおいてセルフブーストが效率的に起きるようになる（区間Ｔ４）。
【０１８２】
区間Ｔ５までスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０がフローティングされてセルオペレーションがなされた後、その後にはまたプリチャージモードに入る。
【０１８３】
図20には、本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイブロックを構成する階層的ビットライン(Hierarchy B/L)セルアレイの構造が示されているが、一つのサブセルアレイブロックのみを示している。
【０１８４】
階層的ビットライン構造は、一つのカラムに対応するビットラインが複数個のサブビットラインSBLと、前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインMBLとからなることを意味する。
【０１８５】
図20を参照すると、一方向に配列されたメインビットラインMBLがあり、サブセルアレイ内の複数の単位セルと接続されるようにメインビットラインMBLと同じ方向に配列されたサブビットラインSBLがある。
【０１８６】
そして前記複数のイメインビットラインMBLと直交する方向に複数個(N+1)のスプリットワードライン対SWL_WL及びSWL_PLが具備されている。
【０１８７】
そしてスプリットワードラインと同じ方向に配列されたサブビットラインプルダウン信号ラインSBPDと、サブビットラインスイッチ信号ラインSBSW1と、サブビットラインスイッチ信号ラインSBSW2と、サブビットラインプルアップ信号ラインSBPUがある。
【０１８８】
そして、前記信号ラインSBPD、SBSW1、SBSW2及びSBPUの信号に制御されメインビットラインMBLとサブビットラインSBLに対応して構成され、選択されたセルがメインビットラインNBLと接続されるか、そうでなければ、サブビットラインに接続されるかの如何を制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック100とを含んで構成されている。
【０１８９】
そして、メインビットラインMBLには、メインビットラインMBLの抵抗成分によりセンスアンプにおいてメインビットラインセンシングマージンが落ちることを補償するために、少なくとも一つのロード制御部200が接続されている。メインビットラインロード制御部200は、制御信号MBLCに制御されて電源電圧VCCをメインビットラインMBLにスイッチング伝達するPMOSトランジスタから構成されている。
【０１９０】
ここで、前記スイッチング制御ブロック100は、スイッチングトランジスタST1、ST2及びST3から構成されている。
【０１９１】
スイッチングトランジスタST1は、ゲートが信号ラインSBSW1に接続され片側の電極と他側の電極が各々メインビットラインMBLとサブビットラインSBLに接続されている。
【０１９２】
スイッチングトランジスタST2は、ゲートがSBSW2に接続され片側の電極はサブビットラインSBLに接続され、他側の電極は信号ラインSBPUに接続されている。
【０１９３】
スイッチングトランジスタST3は、ゲートが信号ラインSBPDに接続され、片側の電極はサブビットラインSBLに接続され、他側の電極は接地電圧(VSS)供給端に接続されている。
【０１９４】
一方、サブセルアレイブロックは、サブビットラインSBLがゲート端に接続され、一端がメインビットラインMBLに接続されたスイッチングトランジスタST4を備え、ゲート端に制御信号MBSWが印加され、ドレイン端がスイッチングトランジスタST4の他側に接続されており、ソース端が接地電圧(VSS)供給端に接続されているスイッチングトランジスタST5を備えている。
【０１９５】
上記した構造においてサブセルアレイブロックのサブビットラインSBLには、セルに格納されたデータに相応する電圧が伝達され、この電圧はサブビットラインSBLを介してNMOSトランジスタから構成されたスイッチングトランジスタST4のゲートに印加される。
【０１９６】
上記のようにセルに格納されたデータに相応する電圧大きさに応じてスイッチングトランジスタST4に流れる電流値が変わり、これによりスイッチングトランジスタST4の一端に接続されたメインビットラインMBLの電圧をレファレンス値と比較してセルのデータをセンシングできる。
【０１９７】
スイッチングトランジスタST5は、データの書き込みの時電流漏れを防止する役割をする。
【０１９８】
そして複数個のサブビットラインSBLの中に選択的に一回の動作に一個のサブビットラインSBLを接続できるようにする。
【０１９９】
すなわち、複数個のサブビットラインのうちいずれか一つを選択するための信号ラインSBSW1の中からいずれか一つのみを活性化させていずれか一つのサブビットラインを選択する。
【０２００】
これによってビットラインにかかるロードを1個のサブビットラインロード水準に減らすことができるようにする。
【０２０１】
また上記サブビットラインSBLは、信号ラインSBPDの信号が活性化されると接地電圧レベルになる。
【０２０２】
信号ラインSBPUの信号は、サブビットラインSBLに供給する電源を調整する信号であって、低電圧ではハイ電圧発生時VCC電圧より高い昇圧電圧を生成して供給する。
【０２０３】
また信号ラインSBSW2の信号は、信号ラインSBPUとサブビットラインSBLとの間の信号流れを調整するスイッチング役割をする。
【０２０４】
そして各々のサブビットラインSBLには複数個の強誘電体メモリセルが接続されている。
【０２０５】
図21と図22を参照して本発明に係る不揮発性強誘電体メモリ装置の書き込み動作と読み出し動作について説明する。
【０２０６】
図21は、本発明の実施の形態に係る不揮発性強誘電体メモリ装置の書き込み動作を示すタイミングチャートであり、図22は、本発明の実施の形態に係る不揮発性強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
【０２０７】
セル動作の一サイクルは、アクティブ区間とプリチャージ区間とに分けて説明できるが、アクティブ区間は、チップ選択信号CSBがローレベルである時であり、プリチャージ区間はチップ選択信号CSBがハイレバルである時である。
【０２０８】
全体動作タイミングを区間t0〜t7に分けて説明する。
【０２０９】
区間t0は、プリチャージ区間であり、区間t1〜t7は連続するアクティブ区間である。
【０２１０】
まず、図21に示されているように、区間t0は、アクティブ区間以前のプリチャージ区間であり、サブビットラインSBLをVSSレベルにプリチャージするために、サブビットラインプルダウン信号ラインSBPDにVCCを印加する。
【０２１１】
そして、メインビットラインMBLをVCCレベルにプリチャージするために制御信号MBLCにはハイレバルの電圧を有する。
【０２１２】
そして、この場合ワードライン用スプリットワードラインSWL_WLとプレートライン用スプリットワードラインSWL_PLは、非活性化されているためVSSレベルを有し、サブビットラインスイッチ信号ラインSBSW1及びSBSW2と、サブビットラインプルアップ信号ラインSBPUとセンスアンプイネーブル信号ラインSEN及び制御信号MBSWにはVSSレベルが印加される。
【０２１３】
以後に、区間t1は、アクティブ区間が始まる区間であって、チップ選択信号CSBと信号ラインSBPDと制御信号MBLCは、ハイレベルからローレベルに遷移させ、残りの信号ラインの信号は区間t0の信号を維持する。
【０２１４】
そして区間t2には、ワードライン用スプリットワードラインSWL_WLとプレートライン用スプリットワードラインSWL_PLには、VPP電圧に活性化させ、制御信号MBSWをVCCレベルにし、残りの信号ラインは区間t1の電圧を維持する。
【０２１５】
これによりサブビットラインSBLは、ハイレバルとなり、スイッチングトランジスタST4がターンオンされてメインビットラインMBLはローレベルに落ちる。
【０２１６】
次に、区間t3には、センスアンプイネーブル信号ラインSENにVCCを印加させてセンスアンプをイネーブルさせ、他の信号ラインは区間t2の電圧レベルを維持させる。
【０２１７】
上記で区間t2、区間t3は、ワードライン用スプリットワードラインSWL_WLとプレートライン用スプリットワードラインSWL_PLが活性化されてVSSレベルにプリチャージされていたサブビットラインSBLは強誘電体メモリセルのデータとのチャージシェアリングされて電位が上昇し、制御信号MBSWが活性化されてVCCレベルにプリチャージされていたメインビットラインMBLの電荷が減少することによって、サブビットラインSBLに対応するようにメインビットラインMBLの電位が減少する区間である。そして、サブビットラインSBLの電位が充分に上昇しメインビットラインMBLが充分に減少すると(区間t2)、センスアンプをイネーブルさせてメインビットラインMBLのレベルを感知し始める(区間t3)。
【０２１８】
次いで、区間t4には、ワードライン用スプリットワードラインSWL_WLはVPPを維持し、プレート用スプリットワードラインSWL_PLはVPPから0Vに遷移させ、サブビットラインスイッチ信号ラインSBSW2は、0VからVPPに遷移させ、サブビットラインプルダウン信号ラインSBPDは、0VからVPPに遷移させ、サブビットラインプルアップ信号ラインSBPUには、0Vが続けて印加されるようにして、サブビットラインSBLがローレベルとなりメインビットラインMBLはVCCレベルとなるようにする。この場合、制御信号MBSWはローレベルに遷移される。
【０２１９】
ここで、信号ラインSBSW2を区間t4に予めVPPに遷移させる理由は、アクティブ区間の中区間t5でワードラインと信号ラインSBSW2を2VPPにセルフブーストさせて全単位セルの強誘電体キャパシタにロジック1のデータを書き込むためである(Hidden"1"書き込み)。
【０２２０】
次に、区間t5は、全セルにロジック1データを書き込むための区間であって、区間t4により信号ラインSBSW2がVPPであり信号ラインSBPUが0VでありサブビットラインSBLがフロート(Float)されている時、信号ラインSBPUをVPPに遷移させサブビットラインプルダウン信号ラインSBPDをVSSに遷移すると、サブビットラインSBLはVPPに遷移され、信号ラインSBSW2とワードライン用スプリットワードラインSWL_WLは、2VPPにセルフブーストされる。
【０２２１】
これによってサブビットラインSBLのVPP信号を受け取った選択されたセルの強誘電体キャパシタにはVPPが伝達される。
【０２２２】
一方、区間t5で制御信号MBLCがハイレベルに遷移して書き込み動作を行なう(区間t6)前にメインビットラインロード制御信号MBLCをハイレベルにしてメインビットラインロード制御部200をターンオフさせる。区間t4における制御信号MBLCのロー信号によってメインビットラインはハイレバルにプルアップされた状態である。
【０２２３】
以後に、区間t6は、ロジック0データを書き込むための区間であって、スプリットワードラインSWL_WLは2VPP、スプリットワードラインSWL_PLはVPP、信号ラインSBSW1はVCC、信号ラインSBSW2は0Vに遷移され、信号ラインSBPUはVPPレベルを維持し、信号ラインSENはVCCレベルを維持する。
【０２２４】
上記と同様に、信号ラインSBSW1は全区間の間0Vを維持して、0データを書き込む区間t6のみにVCCレベルに遷移されてスイッチングトランジスタST1をターンオンさせる。
【０２２５】
この場合、選択された単位セルのトランジスタがターンオンされた状態であるので、プレートスプリットワードラインSWL_PLのVPPレベルがサブビットラインSBLを介してスイッチングトランジスタST4のゲートに伝達されてスイッチングトランジスタST4はターンオンされる。
【０２２６】
これによってメインビットラインMBLに0Vが伝達される。
【０２２７】
また、この時スイッチングトランジスタST1はターンオンされているので、サブビットラインSBLを介してセルにメインビットラインMBLの0Vがセルに書き込まれる。
【０２２８】
このようにサブビットラインSBLは、セルで電圧が誘起されてこの電圧をスイッチングトランジスタST4に印加することによって、メインビットラインに0Vを伝達しスイッチングトランジスタST1を介してセルにロジック0を書き込むことができる。
【０２２９】
次に、区間t7は区間t0と同じ状態を示す。
【０２３０】
上記の動作において信号ラインSBPUのハイ電圧をVCC以上昇圧された電圧を使用することによって、低電圧動作モードでセルに使用する電圧を高めることができるので、1.0V以下の低電圧動作が可能である。
【０２３１】
また、センスアンプ増幅後、続くハイデータ補強に必要な時間を除去することによって、セル動作時間とサイクルタイムを減らすことができるようになる。
【０２３２】
また、メインビットラインMBLに電流センシングを利用することによって、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンが良く、メインビットライン自体のキャパシタンスミスマッチ(Capacitance Mismatch)があってもセンシングマージンが優れている。
【０２３３】
次に、本発明に係る不揮発性強誘電体メモリ装置の読み出し動作について図２２のタイミングチャートを参照して説明する。
【０２３４】
本発明の読み出し動作は、書き込みイネーブル信号/WEが動作する間VCCを出力し、データがセルに書き込まれることではなく、セルのデータがデータバスに出力されるということを除いては書き込み動作とほぼ一致する。
【０２３５】
本発明のセルデータが1と0である時読み出し動作について説明する。
【０２３６】
まず、セルのデータが1であると、センシングサブビットラインSBLの電圧も高いレベルになることによって、スイッチングトランジスタST4に電流が大きくなってレファレンスレベルよりメインビットラインの電圧レベルが低くなる。
【０２３７】
逆に、セルのデータが0であると、読み出しの時サブビットラインSBLの電圧も低いレベルになることによって、スイッチングトランジスタに電流が小さくなってレファレンスレベルよりメインビットラインの電圧レベルが高くなる。すなわち、区間t6に信号ラインSBSW1がVCCを示しスイッチングトランジスタST1がターンオンされている間にフィードバックループによりサブビットラインSBLとメインビットラインMBLに各々0Vを加えることによって、メモリセルに0がリストアされる。
【０２３８】
前記リストア動作を進行する前に、区間t4でメインビットラインロード制御信号MBLCをローにしてメインビットラインMBLをハイレベルにプルアップさせる。
【０２３９】
【発明の効果】
以上のようになされる本発明による不揮発性強誘電体メモリセルアレイ、その駆動装置及び駆動方法には以下のような効果がある。
【０２４０】
第1に、本発明によれば、2個または4個のセルアレイブロックでワードラインとプレートラインを同一スプリットワードラインに共有するようにし、これを一つのドライバで駆動することによって、プレートラインのロードを減らすことができる。
【０２４１】
第2に、本発明によれば、2個または4個のセルアレイブロックでワードラインとプレートラインを同一スプリットワードラインに共有するようにし、これを一つのドライバで駆動することによって、前記スプリットワードライン及びそのドライバの個数を減らすことができるので、チップ面積を画期的に縮小することができる。
【０２４２】
第3に、本発明によれば、スプリットワードライン駆動スキームによりセルフブースト効率を高めることができ、サブドライバ(SDR)を適用してセルオペレーションにおいてブーストされるスプリットワードラインが該当セルアレイブロックでフローティングされるようにしてセルフブースト効率を極大化できる。そして、これにより低電圧動作が可能となるようにする効果を奏する。
【図面の簡単な説明】
【図１】  一般的な不揮発性強誘電体メモリ装置のヒステリシス特性図である。
【図２Ａ】  従来の技術に係るスプリットワードライン(SWL)構造の単位セル構成図である。
【図２Ｂ】  図2Aの単位セルを駆動するための回路構成図である。
【図３】  図2Bに示した回路の動作を示すタイミングチャートである。
【図４】  本発明の一実施の形態に係る不揮発性強誘電体メモリ装置の概略ブロック図である。
【図５】  相互に隣接した2個のセルアレイブロックの各セルの構成とそれに接続されたSWL及びSWLドライバの関係を示す図である。
【図６】  相互に隣接した4個のセルアレイブロックの各セルの構成とそれに接続されたSWL及びSWLドライバの関係を示す図である。
【図７】  SWLドライバを含む駆動装置のブロック図である。
【図８】  本発明の一実施の形態におけるアドレスパス変更調整部の一例を詳細に示す回路図である。
【図９】  本発明の一実施の形態におけるワードライン/プレートライン(WL/PL)制御信号パス変更調整部の一例を示す回路図である。
【図１０】  本発明の一実施の形態におけるSWLドライバを詳細に示す回路図である。
【図１１】  本発明の一実施の形態におけるSWLドライバの動作を説明するためのタイミングチャートである。
【図１２】  本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【図１３】  相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ(SDR)の関係を示す図である。
【図１４】  相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ(SDR)の関係を示す図である。
【図１５】  サブドライバ(SDR)の詳細回路図を関連したメモリセルとともに示した図である。
【図１６】  サブドライバ(SDR)を含む本発明の別の実施の形態におけるSWLドライバ構成を示す回路図である。
【図１７】  図14に示したサブドライバ(SDR)の動作を説明するためのタイミングチャートである。
【図１８】  サブドライバ(SDR)及びそれと接続された一連の構成を示す図である。
【図１９】  図16に示したSWLドライバ構成の動作を説明するためのタイミングチャートである。
【図２０】  本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイブロックを構成する階層的ビットライン(Hierarchy BL)セルアレイ構造を示す構成図である。
【図２１】  本発明の実施の形態に係る不揮発性強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
【図２２】  本発明の実施の形態に係る不揮発性強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
【符号の説明】
610      アドレスパス変更調整部
620      WL/PL制御信号パス変更調整部
640      レベルシフタ部
【図１】
0004074932.tif 000002
【図２Ａ】
0004074932.tif 000003
【図２Ｂ】
0004074932.tif 000004
【図３】
0004074932.tif 000005
【図４】
0004074932.tif 000006
【図５】
0004074932.tif 000007
【図６】
0004074932.tif 000008
【図７】
0004074932.tif 000009
【図８】
0004074932.tif 000010
【図９】
0004074932.tif 000011
【図１０】
0004074932.tif 000012
【図１１】
0004074932.tif 000013
【図１２】
0004074932.tif 000014
【図１３】
0004074932.tif 000015
【図１４】
0004074932.tif 000016
【図１５】
0004074932.tif 000017
【図１６】
0004074932.tif 000018
【図１７】
0004074932.tif 000019
【図１８】
0004074932.tif 000020
【図１９】
0004074932.tif 000021
【図２０】
0004074932.tif 000022
【図２１】
0004074932.tif 000023
【図２２】
0004074932.tif 000024