【事件の表示】
　特許第６３１４０７３号発明「回路を動作させる方法及び回路」の特許異議申立事件について、次のとおり決定する。
【結　論】
　特許第６３１４０７３号の請求項１ないし１６および２４ないし２８に係る特許を維持する。
【理　由】
第１．手続の経緯
　特許第６３１４０７３号（以下、「本件特許」という。）の請求項１−１６、２４−２８に係る特許についての出願は、平成２１年２月１０日（パリ条約による優先権主張　２００８年２月１２日　米国、２００９年２月９日　米国）を国際出願日とする出願である特願２０１０−５４６８６７号の一部を平成２６年１０月２９日に新たな特許出願としたものであって、平成３０年３月３０日にその特許権の設定登録がされ、平成３０年４月１８日に特許掲載公報が発行された。その後、その特許に対し、平成３０年１０月１５日に特許異議申立人　西林　博（以下、「申立人」という。）により特許異議の申立てがされたものである。
第２．本件発明
　本件特許の請求項１−１６、２４−２８に係る発明（以下、「本件発明１」−「本件発明１６」、「本件発明２４」−「本件発明２８」という。）は、それぞれ、その特許請求の範囲の請求項１−１６、２４−２８に記載された事項により特定される以下のとおりのものである。
「【請求項１】
　ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタと、誘導成分とを有する回路であって、前記第２のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有しておらず、前記誘導成分は、前記第１のトランジスタと前記第２のトランジスタとの間にあり、前記第１のトランジスタは、電圧源と前記第２のトランジスタとの間にあり、前記第２のトランジスタは、グラウンドと前記第１のトランジスタとの間にある回路を動作させる方法において、
　前記第１のトランジスタをオンにバイアスし、前記第２のトランジスタをオフにバイアスし、前記第１のトランジスタ及び前記誘導成分を介して電流を流し、前記第２のトランジスタを横切る第１の方向への電圧を阻止するステップと、
　前記第２のトランジスタをオフバイアスにした状態のまま前記第１のトランジスタをオフバイアスに変更し、前記第２のトランジスタの前記チャネルを介して第２の方向に電流を流すステップと、
　前記第１のトランジスタをオフバイアスに変更した後に、前記第２のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第２のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップと
　を有する方法。
【請求項２】
　前記第１のトランジスタをオフバイアスに変更するステップと、前記第２のトランジス
タをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項１記載の方法。
【請求項３】
　前記第２のトランジスタをオンバイアスに変更した後に、前記第２のトランジスタをオフバイアスに変更して、前記第２のトランジスタをダイオードモードにするステップと、　前記第２のトランジスタをオフバイアスに変更した後に、前記第１のトランジスタをオンバイアスに変更して、前記第１のトランジスタを介して電流を流し、前記第２のトランジスタを横切る電圧を阻止するステップとを更に有する請求項２記載の方法。
【請求項４】
　前記第２のトランジスタをオフバイアスに変更するステップと、前記第１のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項３記載の方法。
【請求項５】
　前記第１のトランジスタ又は前記第２のトランジスタは、エンハンス型トランジスタである請求項４記載の方法。
【請求項６】
　前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ−Ｎトランジスタである請求項１〜５のいずれか１項に記載の方法。
【請求項７】
　前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴトランジスタである請求項１〜５のいずれか１項に記載の方法。
【請求項８】
　前記第１のトランジスタ及び前記第２のトランジスタは、ハーフブリッジの一部である請求項７記載の方法。
【請求項９】
　前記第１のトランジスタ又は前記第２のトランジスタは、エンハンス型ＩＩＩ−Ｎトランジスタである請求項１〜４のいずれか１項に記載の方法。
【請求項１０】
　誘導成分と、ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタとを有する回路であって、前記第１のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有しておらず、前記誘導成分は、前記第１のトランジスタと第２のトランジスタとの間に接続され、前記第１のトランジスタは、電圧源に接続され、前記第２のトランジスタは、グラウンドに接続されている回路を動作させる方法において、
　前記第１のトランジスタをオフにバイアスし、前記第２のトランジスタをオンにバイアスし、前記誘導成分及び前記第２のトランジスタを介して電流を流すステップであり、前記第１のトランジスタは第１の方向の第１の電圧を阻止するステップと、
　前記第２のトランジスタをオフバイアスに変更し、前記第１のトランジスタをダイオードモードで動作させ、前記第１のトランジスタの前記チャネルを介して還流電流を第２の方向に導通させ、前記第２のトランジスタに第２の電圧を阻止させるステップと、
　前記第２のトランジスタをオフバイアスに変更した後に、前記第１のトランジスタをオンバイアスに変更するステップであり、前記還流電流は前記第１のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップと
　を有する方法。
【請求項１１】
　前記第２のトランジスタをオフバイアスに変更するステップと、前記第１のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項１０記載の方法。
【請求項１２】
　前記第１のトランジスタ又は前記第２のトランジスタは、エンハンス型トランジスタで
ある請求項１１記載の方法。
【請求項１３】
　前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ−Ｎトランジスタである請求項１０〜１２のいずれか１項に記載の方法。
【請求項１４】
　前記第１のトランジスタ及び前記第２のトランジスタは、ハーフブリッジの一部である請求項１３記載の方法。
【請求項１５】
　前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ−Ｎ  ＨＥＭＴトランジスタである請求項１０〜１２のいずれか１項に記載の方法。
【請求項１６】
　前記第１のトランジスタ又は前記第２のトランジスタは、エンハンス型ＩＩＩ−Ｎトランジスタである請求項１０〜１１のいずれか１項に記載の方法。」
「【請求項２４】
　ただ１つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路において、前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないものであり、
　前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第１の方向に実質的な電流を流すよう構成されている、回路。
【請求項２５】
　前記トランジスタは、エンハンスメント・モード・トランジスタである請求項２４記載の回路。
【請求項２６】
　前記トランジスタは、ＩＩＩ−Ｎトランジスタである請求項２４記載の回路。
【請求項２７】
　前記トランジスタは、ＨＥＭＴトランジスタである請求項２４記載の回路。
【請求項２８】
　前記回路は、ハーフブリッジである請求項２４〜２７のいずれか１項に記載の回路。」
第３．申立理由の概要
　申立人は、証拠として甲第１号証−甲第５号証を提出した。
　甲第１号証：　特開２００７−２１５３８９号公報
　甲第２号証：　特開２００７−２９４５２８号公報
　甲第３号証：　特開２００６−３３９５６１号公報
　甲第４号証：　特開２００４−２２７７３号公報
　甲第５号証：　稲葉　保、「パワーＭＯＳＦＥＴ活用の基礎と実際　実験で学ぶ高速パワー・スイッチングのノウハウ」、ＣＱ出版株式会社、２００４年１１月１日、ｐ．６５，ｐ．１０５
　以下、甲第１号証−甲第５号証をそれぞれ、「刊行物１」−「刊行物５」という。
１．申立理由１
　本件発明１−１６、２４−２８は、刊行物１の記載、及び、周知技術を示す刊行物２−刊行物５の記載に基づいて当業者が容易に想到できたものであり、特許法第２９条第２項の規定に違反してされたものである。
第４．当審の判断
１．刊行物の記載、刊行物１発明
（１）刊行物１には、次の記載がある。（下線は、特に着目した箇所を示す。以下、同様。）
ア．「【０００１】
　本発明は、
ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路と本半導体回路
【背景技術】
【０００２】
　ＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）やダイヤモンドのようなワイドバンドギャップ半導体素子は高圧・低損失・高周波化が可能であるという特徴がある。このため、従来のＳｉを用いたＩＧＢＴで構成されインバータ回路をＳｉＣを用いたＳＩＴで構成されるインバータ回路に変えて、高圧・低損失・高周波化が可能である。
【０００３】
　誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになるが、このとき、ソース端子からドレイン端子側に低損失に電流が流れるようにＳｉＣやＧａＮのようなワイドバンドギャップ半導体と並列にフライホイルダイオードを接続する方法が考えられている。」
イ．「【０００９】
　本発明の目的は、ワイドバンドギャップ半導体に好適な駆動回路を提供することであり、特にドレイン・ソース端子間にワイドバンドギャップ半導体のショットキーダイオードがなくとも還流モードで低損失に動作するパワー半導体素子と高信頼な駆動が可能な半導体駆動回路を提供することである。
【課題を解決するための手段】
【００１０】
　本発明の半導体回路は、上述のようなＦＥＴに逆方向の電圧が印加される回路において、回路で使用するワイドバンドギャップ半導体素子の特性を特別な条件で動作するようにさせ、還流用のショットキーダイオードを使用しなくてもよい半導体回路とした。あるいは、本発明の半導体回路は、還流用の大面積ショットキーダイオードと同様の機能を半導体チップのゲートパッド直下に形成できるような小面積のショットキーダイオードで実現し、更に過電圧保護にも用いたことにある。
【発明の効果】
【００１１】
　本発明によれば、高信頼で低コストなワイドバンドギャップ半導体駆動回路実現できる。
【発明を実施するための最良の形態】
【００１２】
　本発明の半導体回路では、ドレイン端子とソース端子と前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子を有し前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴと、該パワーＦＥＴのゲート・ソース間電圧を制御する制御回路と、前記パワーＦＥＴから電流を供給する誘導性素子を含む負荷を有し、前記制御回路により前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きくなるようにした。このために、寄生ダイオードの順方向電圧よりもＦＥＴの逆方向動作のしきい電圧のほうが低くなるパワーＦＥＴを使用した。さらに、このようなパワーＦＥＴを実現するためにＳｉＣやＧａＮやダイヤモンドのようなワイドバンドギャップ半導体を用いた。」
ウ．「【００１８】
　図１は、本実施例の回路図であり、図２は本実施例の半導体回路で所望の特性を得るための半導体装置の特性図であり、図３は本実施例の半導体回路の駆動波形である。図４は本実施例の半導体回路の要素回路部を実現する半導体装置の断面図と平面図である。
パワー半導体素子１０１、１０２にはｎチャネル型の接合ＦＥＴを使用し
パワー半導体素子１０１、１０２はしきい電圧が２.５ Ｖから０Ｖのノーマリオフ型パワー半導体素子
【００１９】
　本実施例は、
高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路で
前記ハイサイドスイッチ用のパワー半導体素子１０１を制御するためにハイサイドスイッチ用の制御回路１１０、前記ローサイドスイッチ用のパワー半導体素子１０２を制御するためにローサイドスイッチ用制御回路１１１を設け
【００２０】
　本実施例ではハイサイドスイッチ用の制御回路１１０の高圧側電圧端子は５０６で、低圧側電圧端子はパワー半導体素子１０１のソース端子と同じで出力端子５０５に接続してある。また、ローサイドスイッチ用制御回路の高圧側電圧端子は５０７で、低圧側電圧端子はパワー半導体素子１０２のソース端子と同じで基準電圧端子５０４に接続してある。コンデンサ１１４とダイオード１１３はハイサイド用制御回路１１０に電源電圧を供給するブートストラップ回路を構成している。
【００２１】
　ハイサイドスイッチ用の制御回路１１０とローサイドスイッチ用制御回路１１１は同じ回路構成であり同様に動作するため、下記説明では主にパワー半導体素子１０１とその制御回路１１０の動作で説明する。
【００２２】
　本実施例の
半導体回路
パワー半導体素子の特性が、逆方向動作（ソース端子からドレイン端子に電流が流れる動作）のしきい電圧（ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧）が寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）より低くいノーマリオフ型素子であり、
使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ
このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ
ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止でき
エ．図１には、パワー半導体素子１０１、１０２は
ゲートをただ１つ有する
　そして、上記記載事項を技術常識に照らし、下線部に着目すれば、刊行物１には次の半導体回路を動作させる方法の発明（以下、「刊行物１発明」という。）が記載されているといえる。
　「ゲートをただ１つ有するパワー半導体素子１０１、１０２にはｎチャネル型の接合ＦＥＴを使用し、
　パワー半導体素子１０１、１０２はしきい電圧が２.５ Ｖから０Ｖのノーマリオフ型パワー半導体素子であり、
　高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路であり、
　前記ハイサイドスイッチ用のパワー半導体素子１０１を制御するためにハイサイドスイッチ用の制御回路１１０、前記ローサイドスイッチ用のパワー半導体素子１０２を制御するためにローサイドスイッチ用制御回路１１１を設けてあり、
　パワー半導体素子の特性が、逆方向動作（ソース端子からドレイン端子に電流が流れる動作）のしきい電圧（ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧）が寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）より低くいノーマリオフ型素子であり、使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる
　ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路を動作させる方法。」
　また、刊行物１には次の半導体回路の発明（以下、「刊行物１’発明」という。）も記載されているといえる。
「ゲートをただ１つ有するパワー半導体素子１０１、１０２にはｎチャネル型の接合ＦＥＴを使用し、
　パワー半導体素子１０１、１０２はしきい電圧が２.５ Ｖから０Ｖのノーマリオフ型パワー半導体素子であり、
　高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路であり、
　前記ハイサイドスイッチ用のパワー半導体素子１０１を制御するためにハイサイドスイッチ用の制御回路１１０、前記ローサイドスイッチ用のパワー半導体素子１０２を制御するためにローサイドスイッチ用制御回路１１１を設けてあり、
　パワー半導体素子の特性が、逆方向動作（ソース端子からドレイン端子に電流が流れる動作）のしきい電圧（ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧）が寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）より低くいノーマリオフ型素子であり、使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる
　ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路。」
（２）刊行物２には、図面とともに、次の記載がある。
ア．「【００１３】
　本実施形態の窒化物半導体素子５は、チャネル層１０の主面上に、チャンネル層１０よりもバンドギャップが広いバリア層１５が設けられている。バリア層１５近傍のチャネル層１０には、二次元電子ガス（２ＤＥＧ：two-Ｄimensional Ｅlectron Ｇas）が形成される。この２ＤＥＧのシート電子濃度は、例えば、１×１０１３ｃｍ−２程度である。バリア層１５の主面上には、開口されたフィールド絶縁膜３５と、フィールド絶縁膜３５に設けられた開口を覆うゲート絶縁膜４０とがこの順に設けられている。開口を覆うゲート絶縁膜４０の上には、フィールドプレート電極３０に接続されたゲート電極２５が設けられている。ゲート電極２５の下方のバリア層１５及びバリア層１５近傍のチャネル層１０には、ｐ型領域２０が設けられている。すなわち、ｐ型領域２０は、バリア層１５を選択的に貫通しチャネル層１０に侵入して２ＤＥＧを含むように設けられている。ｐ型領域２０の電子濃度は、シート電子濃度に換算して２ＤＥＧよりも高い値となるようにすることが望ましい。また、バリア層の主面に対して略平行方向のｐ型領域２０の最大長さＬｐは、ゲート絶縁膜２５に設けられた開口径Ａｇｉと同程度である（Ｌｐ＝Ａｇｉ）。」
イ．「【００１６】
　チャネル層１０の材料には、例えば、アンドープ窒化ガリウム（ＧａＮ）を用いることができる。バリア層１５には、例えば、アンドープあるいはｎ型からなる窒化アルミニウムガリウム（ＡｌＧａＮ）を用いることができる。フィールド絶縁膜３５には、例えば、窒化珪素（ＳｉＮ）を用いることができる。ゲート絶縁膜４０には、例えば、ＳｉＮや酸化アルミニウム（Ａｌ２Ｏ３）などを用いることができる。ここで、ゲート絶縁膜４０の誘電率は、フィールド絶縁膜よりも高いことが望ましい。」
ウ．【図１】には、アンドープ窒化ガリウムからなるチャネル層１０、アンドープ窒化アルミニウムガリウムからなるバリア層１５、窒化珪素からなるフィールド絶縁膜３５、ＳｉＮや酸化アルミニウムからなるゲート絶縁膜４０からなり、ゲート電極の下方のバリア層１５及びバリア層１５近傍のチャネル層１０に設けられたｐ型領域２０を有するヘテロ接合電界効果トランジスタが示されている。
（３）刊行物３には、図１とともに、次の記載がある。
ア．「【００１６】
　同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板１０１と、サファイア基板１０１上に設けられた厚さ１００ｎｍのＡｌＮバッファ層１０２と、ＡｌＮバッファ層１０２の上に設けられた厚さ２μｍのアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に設けられた厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４と、アンドープＡｌＧａＮ層１０４の一部の上に設けられた厚さ１００ｎｍのｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に設けられ、ｐ型ＧａＮ層１０５よりも高濃度のｐ型不純物を含む厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６とを備えている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。また、本実施形態の電界効果トランジスタでは、アンドープＡｌＧａＮ層１０４は例えばアンドープのＡｌ0.25Ｇａ0.75Ｎで構成されている。」
イ．【図１】には、サファイア基板１０１、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、ｐ型ＧａＮ層１０５よりも高濃度の高濃度ｐ型ＧａＮ層１０６からなる電界効果トランジスタが示されている。
（４）刊行物４には、図面とともに、次の記載がある。
ア．「【０００８】
【発明の実施の形態】
以下、図面を参照しながら実施例に即くして発明の実施の形態を説明する。
（第１の実施例）
図１、図２および図３を参照して本発明の第１の実施例を説明する。
図１は、この実施例によるＡｌＧａＮ／ＧａＮ系ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　；ＨＪＦＥＴ）の断面構造を示す図である。このトランジスタは、サファイア基板１１上に形成される。図１において、サファイア基板１１上に、アンドープのＡｌＮバッファ層１２、アンドープのＧａＮチャネル層１３、アンドープのＡｌＧａＮ電子供給層１４の半導体層が順次形成されている。そして、ＡｌＧａＮ電子供給層１４に接してソース電極６Ｓ、ドレイン電極６Ｄが形成され、オーム性接触がとられている。さらに、ＡｌＧａＮ電子供給層１４と接してＮｉ層１７１、Ｍｏ層１７２、Ａｕ層１７３の積層構造からなるゲート電極１７が形成され、このゲート電極は、ショットキー性接触がとられている。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、ＧａＮチャネル層１３のＡｌＧａＮ電子供給層１４との界面近傍には２次元電子ガスが形成される。ＨＪＦＥＴは、ゲート電極１７の電位で２次元電子ガス濃度を変調することにより、トランジスタとして動作させることができる。
この実施例の半導体装置は、以下のようにして作製される。（　０００１）　サファイア基板１１上に、例えば分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；ＭＢＥと略する）法により、次に示す順および膜厚で順次成長させる。
アンドープＡｌＮ層（１２）　　　　　　　　　　・・・２０ｎｍ
アンドープＧａＮ層（１３）　　　　　　　　　　　・・・２μｍ
アンドープＡｌ０．３Ｇａ０．７　Ｎ電子供給層（１４）・・・３０ｎｍ」
イ．【図１】には、サファイヤ基板１１、ＡｌＮバッファ層１２、ＧａＮチャネル層１３、ＡｌＧａＮ電子供給層１４からなるヘテロ接合電界効果トランジスタが示されている。
（５）刊行物５には、図面とともに、次の記載がある。
ア．「●中電力回路ではハーフ・ブリッジ回路
　中電力回路では，電源ラインに直列接続された２本のパワーＭＯＳが交互にＯＮ／ＯＦＦするハーフ・ブリッジ回路が使われています．
　図３−１３はＮチャネル・パワーＭＯＳによるハーフ・ブリッジ回路です．Ｔｒ１がＯＮすると負荷に電流を供給し，Ｔｒ２がＯＮすると負荷から電流を吸い込みます．」（第６５頁第１−５行の記載。）
イ．「Ｃｏｌｕｍｎ７
　
パワーＭＯＳを使う同期整流とは
　同期整流動作を示す基本回路を図４−Ｃに示します．
　この基本回路ではＴｒ２がダイオードになっており，ダイオードの順方向電圧ＶＦが０．６〜１Ｖ程度あります．このため，低出力電圧でしかも大電流出力を目的とする電源では，このダイオードの損失が無視できず電源効率を低下させます．
　そこで図４−Ｄに示すように
パワーＭＯＳを導通させて，低オン抵抗の状態にし
ソースからドレインに向かって流れる電流は内蔵のボディ・ダイオードを経由せず
　回路図だけで見ると標準的なハーフ・ブリッジ回路ですが，Ｔｒ２のパワーＭＯＳの動作はアナログ・スイッチになっています．
　ただし，スイッチング周波数を上げると，
パワーＭＯＳのＴｒ
１
とＴｒ
２
が同時ＯＮするようなタイミングが生じて，大きな貫通（シュート）電流が流れます
そのため
デッド・タイムの設定が必要
２．本件発明１について
（１）対比
　本件発明１と、刊行物１発明とを対比する。
ア．刊行物１発明の「半導体回路」は、「ゲートをただ１つ有するパワー半導体素子１０１、１０２」を使用し、「誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路」を有するものであるから、刊行物１発明の「半導体回路」は、本件発明１の「ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタと、誘導成分とを有する回路」に相当する。
イ．刊行物１発明の「パワー半導体素子１０２」は、「ｎチャネル型の接合ＦＥＴを使用」するものであるから、本件発明１の「前記第２のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないことと、「前記第２のトランジスタはチャネルを有する」点では共通するといえる。
ウ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」するものであるから、刊行物１発明の「誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続」することは、本件発明１の「前記誘導成分は、前記第１のトランジスタと前記第２のトランジスタとの間にあ」ることに相当する。
エ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」するものであるから、刊行物１発明の「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続」することは、本件発明１の「前記第１のトランジスタは、電圧源と前記第２のトランジスタとの間にあ」ることに相当する。
オ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」するものであるから、刊行物１発明の「出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」することは、本件発明１の「前記第２のトランジスタは、グラウンドと前記第１のトランジスタとの間にある」ことに相当する。
カ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路」を有し、「モータやコイルなどの誘導性負荷を低損失で高信頼に駆動する」半導体回路、いわゆる、上記「１．（１）」の摘記事項アにある「インバータ回路」であるから、「ハイサイドスイッチ用のパワー半導体素子１０１」をオン状態とし、「ローサイドスイッチ用のパワー半導体素子１０２」をオフ状態とすることにより、「高圧電圧端子５０３」−「ハイサイドスイッチ用のパワー半導体素子１０１」−「出力端子５０５」−「誘導性の負荷」の経路で電流を流す期間があり、当該経路で電流を流す期間においては、「ローサイドスイッチ用のパワー半導体素子１０２」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
　そして、刊行物１発明が有する上記期間は、本件発明１の「前記第１のトランジスタをオンにバイアスし、前記第２のトランジスタをオフにバイアスし、前記第１のトランジスタ及び前記誘導成分を介して電流を流し、前記第２のトランジスタを横切る第１の方向への電圧を阻止するステップ」に相当する。
キ．上記カで述べたように、刊行物１発明はインバータ回路であるから、刊行物１の上記「１．（１）」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物１の上記「１．（１）」の摘記事項イにある「前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物１発明の「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物１発明の「還流モード」は、上記カで述べた期間の後に「ハイサイドスイッチ用のパワー半導体素子１０１」をオフ状態とし、「基準電圧端子５０４」−「ローサイドスイッチ用のパワー半導体素子１０２」−「出力端子５０５」−「誘導性の負荷」の経路で電流を流す期間であり、当該「還流モード」において、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れることは、当業者には明らかである。
　したがって、刊行物１発明の「還流モード」は、本件発明１の「前記第２のトランジスタをオフバイアスにした状態のまま前記第１のトランジスタをオフバイアスに変更し、前記第２のトランジスタの前記チャネルを介して第２の方向に電流を流すステップ」に相当する。
ク．刊行物１発明の「半導体回路を動作させる方法」は本件発明の「回路を動作させる方法」に相当する。
　したがって、本件発明１と刊行物１発明との一致点・相違点は次のとおりである。
〈一致点〉
「ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタと、誘導成分とを有する回路であって、前記第２のトランジスタはチャネルを有し、前記誘導成分は、前記第１のトランジスタと前記第２のトランジスタとの間にあり、前記第１のトランジスタは、電圧源と前記第２のトランジスタとの間にあり、前記第２のトランジスタは、グラウンドと前記第１のトランジスタとの間にある回路を動作させる方法において、
  前記第１のトランジスタをオンにバイアスし、前記第２のトランジスタをオフにバイアスし、前記第１のトランジスタ及び前記誘導成分を介して電流を流し、前記第２のトランジスタを横切る第１の方向への電圧を阻止するステップと、
  前記第２のトランジスタをオフバイアスにした状態のまま前記第１のトランジスタをオフバイアスに変更し、前記第２のトランジスタの前記チャネルを介して第２の方向に電流を流すステップと
  を有する方法。」
〈相違点１〉
　本件発明１では、「前記第２のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないのに対して、刊行物１発明では、「パワー半導体素子１０２」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。
〈相違点２〉
　本件発明１は、「前記第１のトランジスタをオフバイアスに変更した後に、前記第２のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第２のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップ」を有するのに対して、刊行物１発明は、そのようなステップを有するものではない点。
（２）判断
〈相違点１〉及び〈相違点２〉について検討する。
ア．刊行物２ないし４の各図１に示されるように、チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタ自体は本件の優先日前周知のものであると認められる。
イ．また、刊行物５に記載されるように、パワーＭＯＳを導通させて，低オン抵抗の状態にすることにより，ソースからドレインに向かって流れる電流を内蔵のボディ・ダイオード（寄生ダイオード）を経由せずに流し、パワーＭＯＳのＴｒ１とＴｒ２が同時ＯＮするようなタイミングが生じないように，デッド・タイムを設定する同期整流は、本件の優先日前周知技術であったものと認められる。
ウ．しかしながら、刊行物１発明のパワー半導体素子１０２として、上記周知の「チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタ」を用いることは当業者が容易になし得るとしても、刊行物１発明のパワー半導体素子１０２として、チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタを用いた回路では、寄生ダイオードを経由する電流経路は存在せず、また、パワー半導体素子１０２がオフ駆動状態でも、「還流モード」において電流がチャネルのみを介して流れるものとなるから、「パワーＭＯＳを導通させて，低オン抵抗の状態にすることにより，ソースからドレインに向かって流れる電流を内蔵のボディ・ダイオード（寄生ダイオード）を経由せずに流す」ものである周知の同期整流の技術を適用する必要は無く、当該周知技術を適用する動機はない。
　また、本件発明１は、「前記第２のトランジスタをオフバイアスにした状態のまま前記第１のトランジスタをオフバイアスに変更し、前記第２のトランジスタの前記チャネルを介して第２の方向に電流を流すステップ」と、「前記第１のトランジスタをオフバイアスに変更した後に、前記第２のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第２のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップ」とを有するもの、すなわち、オフバイアスの第２のトランジスタのチャネルを介して既に第２の方向に電流が流れる状態において、第２のトランジスタをオンバイアスに変更するものであるから、本件発明１の上記相違点２に係る、「前記第１のトランジスタをオフバイアスに変更した後に、前記第２のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第２のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップ」は、トランジスタがオフバイアスでチャネルに電流が流れていない状態において、トランジスタをオンバイアスに変更しチャネルに電流を流すものである周知の同期整流の技術とは、その作用効果も異なるものである。
エ．したがって、刊行物１−刊行物５の記載より、本件発明１の上記相違点２に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
　よって、本件発明１は、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
３．本件発明２−９について
　本件発明２−９は、本件発明１を直接又は間接的に引用し、本件発明１をさらに限定したものであるので、本件発明１と同じ理由により、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
４．本件発明１０について
（１）対比
　本件発明１０と、刊行物１発明とを対比する。
ア．刊行物１発明の「半導体回路」は、「ゲートをただ１つ有するパワー半導体素子１０１、１０２」を使用し、「誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路」を有するものであるから、刊行物１発明の「半導体回路」は、本件発明１０の「誘導成分と、ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタとを有する回路」に相当する。
イ．刊行物１発明の「パワー半導体素子１０１」は、「ｎチャネル型の接合ＦＥＴを使用」するものであるから、本件発明１０の「前記第１のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないことと、「前記第１のトランジスタはチャネルを有する」点では共通するといえる。
ウ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」するものであるから、刊行物１発明の「誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続」することは、本件発明１０の「前記誘導成分は、前記第１のトランジスタと前記第２のトランジスタとの間に接続」することに相当する。
エ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線」することは、本件発明１０の「前記第１のトランジスタは、電圧源に接続され、前記第２のトランジスタは、グラウンドに接続されている」ことに相当する。
オ．刊行物１発明は、「高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路」を有し、「モータやコイルなどの誘導性負荷を低損失で高信頼に駆動する」半導体回路、いわゆる、上記「１．（１）」の摘記事項アにある「インバータ回路」であるから、「ハイサイドスイッチ用のパワー半導体素子１０１」をオフ状態とし、「ローサイドスイッチ用のパワー半導体素子１０２」をオン状態とすることにより、「誘導性の負荷」−「出力端子５０５」−「ローサイドスイッチ用のパワー半導体素子１０２」−「基準電圧端子５０４」の経路で電流を流す期間があり、当該経路で電流を流す期間においては、「ハイサイドスイッチ用のパワー半導体素子１０１」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
　そして、刊行物１発明が有する上記期間は、本件発明１０の「前記第１のトランジスタをオフにバイアスし、前記第２のトランジスタをオンにバイアスし、前記誘導成分及び前記第２のトランジスタを介して電流を流すステップであり、前記第１のトランジスタは第１の方向の第１の電圧を阻止するステップ」に相当する。
カ．上記オで述べたように、刊行物１発明はインバータ回路であるから、刊行物１の上記「１．（１）」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物１の上記「１．（１）」の摘記事項イにある「前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物１発明の「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物１発明の「還流モード」は、上記オで述べた期間の後に「ローサイドスイッチ用のパワー半導体素子１０２」をオフ状態とし、「誘導性の負荷」−「出力端子５０５」−「ハイサイドスイッチ用のパワー半導体素子１０１」−「高圧電圧端子５０３」の経路で電流を流す期間であり、当該「還流モード」において、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れること、及び、「ローサイドスイッチ用のパワー半導体素子１０２」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
　したがって、本件の発明の詳細な説明の「ダイオードモード」に関する記載（段落【００１５】の「 図５ｂは、・・・（中略）・・・電流がこの方向に素子８２を流れる場合、素子８２のゲート端子及びソース端子は、何れも０Ｖであるので、素子８２は、事実上、ダイオードとして機能し、これを「ダイオードモード」と呼ぶ。」との記載）を考慮すれば、刊行物１発明の「還流モード」は、本件発明１０の「前記第２のトランジスタをオフバイアスに変更し、前記第１のトランジスタをダイオードモードで動作させ、前記第１のトランジスタの前記チャネルを介して還流電流を第２の方向に導通させ、前記第２のトランジスタに第２の電圧を阻止させるステップ」に相当する。
キ．刊行物１発明の「半導体回路を動作させる方法」は本件発明の「回路を動作させる方法」に相当する。
　したがって、本件発明１０と刊行物１発明との一致点・相違点は次のとおりである。
〈一致点〉
「誘導成分と、ゲートをただ１つ有する第１のトランジスタと、ゲートをただ１つ有する第２のトランジスタとを有する回路であって、前記第１のトランジスタはチャネルを有し、前記誘導成分は、前記第１のトランジスタと第２のトランジスタとの間に接続され、前記第１のトランジスタは、電圧源に接続され、前記第２のトランジスタは、グラウンドに接続されている回路を動作させる方法において、
　前記第１のトランジスタをオフにバイアスし、前記第２のトランジスタをオンにバイアスし、前記誘導成分及び前記第２のトランジスタを介して電流を流すステップであり、前記第１のトランジスタは第１の方向の第１の電圧を阻止するステップと、
　前記第２のトランジスタをオフバイアスに変更し、前記第１のトランジスタをダイオードモードで動作させ、前記第１のトランジスタの前記チャネルを介して還流電流を第２の方向に導通させ、前記第２のトランジスタに第２の電圧を阻止させるステップと
 を有する方法。」
〈相違点１〉
　本件発明１では、「前記第１のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないのに対して、刊行物１発明では、「パワー半導体素子１０２」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。
〈相違点２〉
　本件発明１は、「前記第２のトランジスタをオフバイアスに変更した後に、前記第１のトランジスタをオンバイアスに変更するステップであり、前記還流電流は前記第１のトランジスタの前記チャネルを介して前記第２の方向に流れ続けるステップ」を有するのに対して、刊行物１発明は、そのようなステップを有するものではない点。
（２）判断
〈相違点１〉及び〈相違点２〉について検討する。
ア．本件発明１０の上記相違点１及び２に係る構成は、実質的に、第１のトランジスタと第２のトランジスタを入れ換えた、本件発明１の相違点１及び２に係る構成と同一である。
イ．したがって、上記「第４．２．（２）」の本件発明１についての判断と同様に、刊行物１−刊行物５の記載より、本件発明１０の上記相違点２に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
　よって、本件発明１０は、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
５．本件発明１１−１６について
　本件発明１１−１６は、本件発明１０を直接又は間接的に引用し、本件発明１０をさらに限定したものであるので、本件発明１０と同じ理由により、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
６．本件発明２４について
（１）対比
　本件発明２４と、刊行物１’発明とを対比する。
ア．刊行物１’発明の「半導体回路」は、「ゲートをただ１つ有するパワー半導体素子１０１、１０２」を使用し、「パワー半導体素子」は、「ｎチャネル型の接合ＦＥＴを使用」するものであるから、刊行物１’発明の「半導体回路」は、本件発明２４の「ただ１つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路」に相当する。
イ．刊行物１’発明の「パワー半導体素子」は、「ｎチャネル型の接合ＦＥＴを使用」するものであるから、本件発明２４の「前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないものであ」ることと、「前記トランジスタはチャネルを有」する点では共通するといえる。
ウ．刊行物１の上記「１．（１）」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物１の上記「１．（１）」の摘記事項イにある「前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物１’発明が「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物１’発明の「還流モード」は、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れるモードであることは、当業者には明らかである。
　したがって、刊行物１’発明の「還流モード」は、本件発明２４の「前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第１の方向に実質的な電流を流すよう構成されている」ことと、「前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合に、前記トランジスタは、前記チャネルを介して第１の方向に実質的な電流を流すよう構成されている」点で共通するといえる。
　したがって、本件発明２４と刊行物１’発明との一致点・相違点は次のとおりである。
〈一致点〉
「ただ１つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路において、前記トランジスタはチャネルを有するものであり、
　前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合に、前記トランジスタは、前記チャネルを介して第１の方向に実質的な電流を流すよう構成されている、回路。」
〈相違点１〉
　本件発明２４では、「前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないもの」であるのに対して、刊行物１’発明では、「パワー半導体素子」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。
〈相違点２〉
　本件発明２４は、「前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ１つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第１の方向に実質的な電流を流すよう構成されている」のに対して、刊行物１’発明は、そのように構成されたものではない点。
（２）判断
〈相違点１〉及び〈相違点２〉について検討する。
ア．本件発明２４の相違点１に係る構成は、本件発明１の相違点１に係る構成と、実質的に同一のものである。
イ．本件発明２４の相違点２に係る構成は、要するに、ゲート端子がソース端子に対してトランジスタの閾値電圧より高い電圧でバイアスされている場合および低い電圧でバイアスされている場合の両方で、チャネルを介して同一方向へ電流を流す構成であるが、当該構成は、本件発明１の相違点２に係る構成のうち「第２のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第２のトランジスタの前記チャネルを介して前記第２の方向に流れ続ける」構成と、実質的に同一のものである。
ウ．したがって上記「第４．２．（２）」の本件発明１についての判断と同様に、刊行物１−刊行物５の記載より、本件発明２４の上記相違点２に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
　よって、本件発明２４は、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
７．本件発明２５−２８について
　本件発明２５−２８は、本件発明２４を直接又は間接的に引用し、本件発明２４をさらに限定したものであるので、本件発明２４と同じ理由により、当業者が刊行物１−刊行物５に記載された発明に基づいて容易に発明をすることができたとはいえない。
（４）小括
　以上のとおり、本件特許発明１−１６，２４−２８は、刊行物１−刊行物５の発明に基づいて、当業者が容易に発明をすることができたとはいえないから、その特許は、特許法第２９条第２項の規定に違反してなされたものでない。
第５．むすび
　したがって、特許異議申立ての理由及び証拠によっては、請求項１−１６、２４−２８に係る特許を取り消すことはできない。
　また、他に請求項１−１６、２４−２８に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成３０年１２月１８日（２０１８．１２．１８）