(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に、ＳｉＧｅ層を有するゲート電極形成膜を堆積する工程、
（ｃ）前記ゲート電極形成膜をパターニングすることにより、前記ＳｉＧｅ層を有するゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板に対して、Ｇｅとの反応性の乏しい不活性ガスおよびＳｉのエッチング機能を有するフッ素を含むガスの混合ガス雰囲気中において、前記ゲート電極表面の反応生成物を除去するプラズマ処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記不活性ガスが、アルゴンガスであることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記不活性ガスが、窒素ガスであることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記フッ素を含むガスが、ＣＨＦ３であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記不活性ガスの濃度は、前記フッ素を含むガスの濃度よりも相対的に高いことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の１０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の２０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の４０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程後のゲート電極の両側面におけるサイドエッチング量は、前記（ｃ）工程後に残されたゲート電極形成膜であって前記ＳｉＧｅ層以外の部分におけるチャネル長方向の長さの４０％以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程後のゲート電極のＳｉＧｅ層におけるチャネル長方向の長さは、前記（ｄ）工程後のゲート電極の前記ＳｉＧｅ層以外の部分におけるチャネル長方向の長さと等しいことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体基板に前記ゲート電極を有するｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｃ）工程後の半導体基板を、真空状態を維持した状態で、前記（ｄ）工程に移行させることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記ゲート電極形成膜にホウ素を導入する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記ＳｉＧｅ層上に多結晶シリコン層を堆積する工程を有し、
前記（ｄ）工程後、
（ｅ）前記ゲート電極の側面に側壁絶縁膜を形成する工程、
（ｆ）前記ゲート電極の上面と、前記半導体基板の主面一部とを露出させる工程、
（ｇ）前記半導体基板上に高融点金属膜を堆積する工程、
（ｈ）前記ゲート電極の上面と、前記半導体基板の主面の一部とに高融点金属シリサイド層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にゲート電極形成膜を堆積する工程、
（ｃ）前記ゲート電極形成膜をパターニングすることによりゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板に対して、Ｇｅとの反応性の乏しい不活性ガスおよびＳｉのエッチング機能を有するフッ素を含むガスの混合ガス雰囲気中において、前記ゲート電極表面の反応生成物を除去するプラズマ処理を施す工程を有し、
前記（ｂ）工程は、ＳｉＧｅ層を堆積する工程および前記ＳｉＧｅ層よりも上層に多結晶シリコン層を堆積する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、前記不活性ガスが、アルゴンガスであることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法において、前記不活性ガスが、窒素ガスであることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１５記載の半導体集積回路装置の製造方法において、前記フッ素を含むガスが、ＣＨＦ３であることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１５記載の半導体集積回路装置の製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の１０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１５記載の半導体集積回路装置の製造方法において、前記（ｄ）工程後のゲート電極の両側面におけるサイドエッチング量は、前記（ｃ）工程後に残された前記多結晶シリコン層のチャネル長方向の長さの４０％以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１５記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程後、
（ｅ）前記ゲート電極の側面に側壁絶縁膜を形成する工程、
（ｆ）前記ゲート電極の上面と、前記半導体基板の主面一部とを露出させる工程、
（ｇ）前記半導体基板上に高融点金属膜を堆積する工程、
（ｈ）前記ゲート電極の上面と、前記半導体基板の主面の一部とに高融点金属シリサイド層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１５記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程後、前記半導体基板のｎチャネル型の電界効果トランジスタの形成領域に第１の不純物を導入する工程、
前記（ｄ）工程後、前記半導体基板のｐチャネル型の電界効果トランジスタの形成領域に、前記第１の不純物で形成される半導体領域とは反対の導電型の半導体領域を形成する第２の不純物を導入する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にゲート電極形成膜を堆積する工程、
（ｃ）前記ゲート電極形成膜をパターニングすることによりゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板に対して、Ｇｅとの反応性の乏しい不活性ガスおよびＳｉのエッチング機能を有するフッ素を含むガスの混合ガス雰囲気中において、前記ゲート電極表面の反応生成物を除去するプラズマ処理を施す工程を有し、
前記（ｂ）工程は、ＳｉＧｅ層を堆積する工程、前記ＳｉＧｅ層よりも上層に金属層を堆積する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２３記載の半導体集積回路装置の製造方法において、前記（ｄ）工程後のゲート電極の両側面におけるサイドエッチング量は、前記（ｃ）工程後に残された前記金属層のチャネル長方向の長さの４０％以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２３記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記ＳｉＧｅ層にホウ素を導入した後、前記金属層を堆積する工程を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、多結晶または単結晶のシリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との合金（以下、単にＳｉＧｅという）をゲート電極材料として有する半導体集積回路装置の製造方法および半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳｉＧｅをゲート電極材料に用いる半導体集積回路装置技術については、例えばＪ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ  Ｊｕｌ／Ａｕｇ  １９９７  ｐ１８７４〜ｐ１８８０、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ  Ｊｕｌ／Ａｕｇ  １９９８  ｐ１８３３〜ｐ１８４０または特開平１１−３３０４６３号公報に記載があり、ＳｉＧｅゲート電極のパターニング技術について開示されている。
【０００３】
また、本発明者は、ＳｉＧｅ層を有するゲート電極の形成技術について検討した。以下は、公知とされた技術ではないが、本発明者によって検討された技術であり、その概要は次の通りである。
【０００４】
ＳｉＧｅ層を有するゲート電極の形成処理は、ゲート電極形成膜の堆積、そのパターニングおよび後処理の３つの処理工程を有している。すなわち、まず、半導体基板の主面上にゲート絶縁膜を形成した後、その上にＳｉＧｅ層を有するゲート電極形成膜を堆積する。続いて、そのゲート電極形成膜上にフォトレジストパターンを形成した後、これをエッチングマスクとして、例えば塩素（Ｃｌ2）および臭素（Ｂｒ）を含むエッチングガスを用いて、そのゲート電極形成膜をパターニングすることにより、ＳｉＧｅ層を有するゲート電極を形成する。その後、そのゲート電極の形成時に半導体基板の表面に付着したＣｌ、Ｂｒ、それらを含む反応生成物およびＳｉを含む反応生成物（以下、付着物ともいう）を除去するために、半導体基板に対して所定のガス雰囲気中においてプラズマ処理を施す（後処理）。
【０００５】
この後処理は、多結晶シリコンをパターニングすることによりゲート電極を形成した後にも行われている処理であり、この後処理を行わないと、例えば次のような弊害がある。すなわち、上記反応生成物を除去しないと、異物の発生原因となり、半導体集積回路装置の信頼性や歩留まりが低下する。上記付着物がゲート電極をパターニングする前の他の半導体基板の主面に付着することにより、他の半導体基板のゲート電極をパターニングする際に、その付着物がマスクとなり、ゲート電極材料のエッチング残りが生じる。また、半導体基板の表面に付着したＣｌやＢｒ等を除去しないと、そのＣｌやＢｒ等によって半導体製造装置の部品が腐食する。さらに、ＣｌやＢｒは毒性が高いため人体に悪影響を及ぼす。
【０００６】
ＳｉＧｅをゲート電極材料として用いた場合の後処理時のガスは、安定した放電範囲が得られ、また、ゲート電極材料として多結晶シリコンを用いる場合の後処理において一般的に使用されておりデータ量も豊富で導入が容易である等の理由から、多結晶シリコンをゲート電極材料として用いた場合の後処理と同じく、例えばＯ2／ＣＨＦ3ガスを用いている。
【０００７】
【発明が解決しようとする課題】
ところが、上記したＳｉＧｅ層を有するゲート電極の形成技術においては、以下の課題があることが、本発明者らの実験・評価によって初めて見い出された。
【０００８】
すなわち、ゲート電極におけるＳｉＧｅ層部分の両側面が中心に向かって削られる、いわゆるサイドエッチングが生じる課題である。
【０００９】
まず、本発明者らは、ＳｉＧｅのエッチング加工性を評価したところ、サイドエッチングが生じ易いことが判明した。そこで、さらに詳細に評価を行ううちに、エッチングチャンバでの処理ではサイドエッチングは生じないが、後処理チャンバでの後処理を行うとサイドエッチングが生じることが判明した。また、サイドエッチング発生の有無はＧｅ濃度に依存していることも判明した。さらに、このサイドエッチング形状は、後処理でのＣＨＦ3の濃度の低減や放電パワーの低減等を検討しても改善しなかった。
【００１０】
本発明の目的は、ＳｉＧｅを有するゲート電極の形状を良好にすることのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、ＳｉＧｅを有するゲート電極の加工寸法精度を向上させることのできる技術を提供することにある。
【００１２】
また、本発明の他の目的は、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【００１３】
また、本発明の他の目的は、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の性能を向上させることのできる技術を提供することにある。
【００１４】
また、本発明の他の目的は、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の製造工程を簡略化することのできる技術を提供することにある。
【００１５】
また、本発明の他の目的は、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の開発および製造時間を短縮することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明は、ＳｉＧｅ層を有するゲート電極形成膜をパターニングすることにより、前記ＳｉＧｅ層を有するゲート電極を半導体基板上に形成した後、半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施す工程を有するものである。
【００１９】
また、本発明は、半導体基板上に堆積されたゲート電極形成膜をパターニングすることにより、半導体基板上にゲート電極を形成した後、その半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施す工程を有し、前記ゲート電極形成膜の堆積工程は、ＳｉＧｅ層を堆積する工程および前記ＳｉＧｅ層よりも上層に多結晶シリコン層を堆積する工程を有するものである。
【００２０】
また、本発明は、前記プラズマ処理後、前記ゲート電極の側面に側壁絶縁膜を形成する工程、前記ゲート電極の上面と、前記半導体基板の主面一部とを露出させる工程、前記半導体基板上に高融点金属膜を堆積する工程、前記ゲート電極の上面と、前記半導体基板の主面の一部とに高融点金属シリサイド層を形成する工程を有するものである。
【００２１】
また、本発明は、前記高融点金属シリサイド層を、コバルトシリサイドとするものである。
【００２２】
また、本発明は、半導体基板上に堆積されたゲート電極形成膜をパターニングすることにより、半導体基板上にゲート電極を形成した後、その半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施す工程を有し、前記ゲート電極形成膜の堆積工程は、ＳｉＧｅ層を堆積する工程および前記ＳｉＧｅ層よりも上層に金属層を堆積する工程を有するものである。
【００２３】
また、本発明は、前記ＳｉＧｅ層にホウ素を導入する工程を有するものである。
【００２４】
また、本発明は、前記第１のガスを不活性ガスとするものである。
【００２５】
また、本発明は、第１のガスを、Ａｒ、Ｈｅ、ＫｒまたはＸｅとするものである。
【００２６】
また、本発明は、前記第１のガスを、窒素ガスとするものである。
【００２７】
また、本発明は、前記第２のガスを、フッ素を含むガスとするものである。
【００２８】
また、本発明は、前記第２のガスを、ＣＨＦ3、ＣＦ4、Ｃ2Ｆ6またはＳＦ6とするものである。
【００２９】
また、本発明は、前記第１のガスをＡｒガスとした際には、その雰囲気中の圧力を７０Ｐａ以下とするものである。
【００３０】
また、本発明は、前記第１のガスをＡｒガスとした際には、プラズマ形成のためのマイクロ波パワーを７５０Ｗとするものである。
【００３１】
また、本発明は、前記第１のガスをＡｒガスとし、前記第２のガスをＣＨＦ3ガスとした際には、その第２のガスの濃度を全体の５％以下とするものである。
【００３２】
また、本発明は、前記ＳｉＧｅ層を有するゲート電極形成膜をパターニングする際に、塩素、臭素またはこれらの混合ガス雰囲気中においてプラズマエッチング処理を施すものである。
【００３３】
また、本発明は、前記ＳｉＧｅ層のＧｅの濃度を、全体の１０％以上とするものである。
【００３４】
また、本発明は、前記ＳｉＧｅ層のＧｅの濃度を、全体の２０％以上とするものである。
【００３５】
また、本発明は、前記ＳｉＧｅ層のＧｅの濃度を、全体の４０％以上とするものである。
【００３６】
また、本発明は、前記ゲート電極のパターニング工程後の半導体基板を、真空状態を維持した状態で、前記プラズマ処理工程に移行させる半導体集積回路装置の製造工程を有するものである。
【００３７】
また、本発明は、前記プラズマ処理後のゲート電極の両側面におけるサイドエッチング量を、前記ゲート電極のＳｉＧｅ層以外の部分におけるチャネル長方向の長さの４０％以下とするものである。
【００３８】
また、本発明は、前記プラズマ処理後のゲート電極のＳｉＧｅ層におけるチャネル長方向の長さは、ゲート電極のＳｉＧｅ層以外の部分におけるチャネル長方向の長さと等しいものである。
【００３９】
また、本発明は、前記ゲート電極を、同一半導体基板に形成されたｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタのゲート電極として使用するものである。
【００４０】
【発明の実施の形態】
本願発明の実施の形態を説明するにあたり、半導体ウエハ（半導体基板）とは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、ＴＦＴ（Tin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００４１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００４２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００４３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００４４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４５】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を単にＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００４７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４８】
（実施の形態１）
図１は、本実施の形態１の半導体集積回路装置の製造方法で用いたエッチング装置１の構成を例示している。
【００４９】
エッチング装置１は、ＳｉＧｅ層を有する配線形成膜を所定の形状にパターニングするための一連の処理を行う装置である。エッチング処理が施される半導体ウエハは、ウエハカセット台２ａ〜２ｃの任意の場所に載置されている。このウエハカセット台２ａ〜２ｃの半導体ウエハは、大気搬送ロボット３によってアライメントユニット４に搬送される。アライメントユニット４では、半導体ウエハのノッチまたはオリエンテーションフラットの方向合わせが行われる。このアライメント処理が終了した半導体ウエハは、再び大気搬送ロボット３によってロードロック室５に搬送される。ロードロック室５では、半導体ウエハが搬送されると真空引きを行う。ロードロック室５内の真空引きが終了すると、半導体ウエハは、真空搬送ロボット６によって真空搬送室７を通り、エッチングチャンバ８に搬入される。なお、真空搬送室７は、真空状態が維持されている。
【００５０】
エッチングチャンバ８では、例えばプラズマ・ドライエッチング処理によって上記ＳｉＧｅ層を有する配線形成膜を所定形状にパターニングする。エッチングチャンバ８での放電方式は、例えばＥＣＲ（Electron Cyclotron Resonance）、ＲＩＥ（Reactive Ion Etching）、２周波ＲＩＥ、マグネトロンＲＩＥまたはＩＣＰ(Inductively Coupled Plasma)等、全ての放電方式を使用できる。エッチングガスは、後ほど詳細に説明するように、Ｃｌ2、ＨＢｒ、Ｏ2のうちの単独ガスまたは混合ガスによって行われる。このエッチング処理の第１ステップでは、例えば酸化シリコン膜（ＳｉＯ2）に対して選択比の低いＣｌ2単独ガスを用い、第２ステップ以降では、異方性形状を得るために、例えばＨＢｒ／Ｃｌ2またはＨＢｒ／Ｃｌ2／Ｏ2等のようなガスを用いる。また、このエッチング処理の終点検出ステップおよびオーバーエッチングステップでは、例えば酸化シリコン膜に対する選択比の高いＨＢｒ／Ｏ2またはＣｌ2／Ｏ2等のようなガスを用いる。
【００５１】
エッチング処理の終了した半導体ウエハは、再び真空搬送ロボット６によって真空搬送室７を通り、後処理チャンバ９に搬入される。すなわち、エッチング処理後の半導体ウエハは、真空状態を維持したまま外気に触れることなく、後処理チャンバ９に搬入される。後処理チャンバ９では、後ほど詳細に説明するように、半導体ウエハに対してプラズマ処理を施す。後処理チャンバ９での放電方式は、上記エッチングチャンバ８と同様に、例えばＥＣＲ、ＲＩＥ、２周波ＲＩＥ、マグネトロンＲＩＥまたはＩＣＰ等、全ての放電方式を使用できる。後処理の終了した半導体ウエハは、再び真空搬送ロボット６によってアンロード室１０に搬送され、さらに大気搬送ロボット３によってウエハカセット台２ａ〜２ｃに戻る構成になっている。
【００５２】
次に、本実施の形態１においては、例えば本発明を、同一半導体基板にロジック回路とメモリ回路とを有するシステムＬＳＩ（Large Scale Integrated circuit；半導体集積回路装置）の製造方法に適用した場合について図２〜図１５によって説明する。なお、図４〜図９および図１１〜図１５の各々の（ｂ）は、各図の（ａ）のｎＭＩＳ形成領域の要部拡大断面図である。ｐＭＩＳ形成領域のゲート電極構造は、ｎＭＩＳ形成領域のゲート電極構造と同じなので図示を省略してある。また、図８は、本発明者らが本発明をするのに検討した技術の課題を説明するための図である。
【００５３】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１１Ｓを用意する。この段階の半導体基板１１Ｓは、半導体ウエハと称する、例えば８インチ（＝約２０ｃｍ）程度平面円形状の半導体の薄板である。この半導体基板１１Ｓの主面に深さ３００〜４００ｎｍ程度の溝１２ａを形成する。この溝１２ａは、半導体基板１１Ｓの素子形成領域を窒化シリコン膜で覆った後、この窒化シリコン膜をマスクにして素子分離領域の半導体基板１１をドライエッチングすることにより形成する。
【００５４】
続いて、上記溝１２ａの内部を含む半導体基板１１Ｓ上に、例えば膜厚６００ｎｍ程度の酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等で堆積した後、この酸化シリコン膜を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨して溝１２ａの内部のみに残すことにより、半導体基板１１Ｓの素子分離領域に、例えば溝型の素子分離部１２（トレンチアイソレーション）を形成し、それに平面的に取り囲まれた素子形成領域に活性領域を形成する。
【００５５】
その後、図３に示すように、半導体基板１１ＳのｎＭＩＳ形成領域に、例えばホウ素をイオン注入してｐ型ウエル１３Ｐを形成し、ｐＭＩＳ形成領域に、例えばリンをイオン注入してｎ型ウエル１３Ｎを形成する。また、このとき、ｎＭＩＳ形成領域に、ｎＭＩＳのしきい値電圧を制御するための不純物（例えばホウ素）をイオン注入し、ｐＭＩＳ形成領域に、ｐＭＩＳのしきい値電圧を制御するための不純物（例えばリン）をイオン注入する。
【００５６】
次いで、上記ｐ型ウエル１３Ｐおよびｎ型ウエル１３Ｎのそれぞれの表面をＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１１Ｓを、例えば８５０℃程度の高温でウェット酸化することにより、ｐ型ウエル１３Ｐおよびｎ型ウエル１３Ｎのそれぞれの表面に酸化シリコン膜からなる清浄なゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚は、例えば３ｎｍ以下、例えば２．５ｎｍ程度とした。なお、ここでいうゲート絶縁膜１４の膜厚とは、二酸化シリコン換算膜厚であり、実際の膜厚と一致しない場合もある。
【００５７】
ゲート絶縁膜１４は、酸化シリコン膜に代えて酸窒化シリコン膜で構成しても良い。すなわち、ゲート絶縁膜１４の膜厚が薄くなると、後述のようにゲート電極の一部を構成するＳｉＧｅ層中の不純物（ホウ素）の一部がプロセス中の熱処理によってゲート絶縁膜１４を貫通して半導体基板１１Ｓに拡散し、しきい電圧が変動し易くなる。酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、ゲート絶縁膜１４を酸窒化シリコン膜で構成することにより、しきい値電圧の変動を抑制することができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート絶縁膜１４のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。
【００５８】
酸窒化シリコン膜を形成するには、例えば半導体基板１をＮＯ、ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理すれば良い。また、ｐ型ウエル１３Ｐおよびｎ型ウエル１３Ｎのそれぞれの表面に酸化シリコンからなるゲート絶縁膜１４を形成した後、半導体基板１１Ｓを上記した含窒素ガス雰囲気中で熱処理し、ゲート絶縁膜１４と半導体基板１１Ｓとの界面に窒素を偏析させることによっても、上記と同様の効果を得ることができる。
【００５９】
また、ゲート絶縁膜１４を、例えば窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との複合絶縁膜で形成しても良い。酸化シリコンからなるゲート絶縁膜１４を二酸化シリコン換算膜厚で５ｎｍ未満、特に３ｎｍ未満まで薄くすると、直接トンネル電流の発生やストレス起因のホットキャリア等による絶縁耐圧の低下が顕在化する。窒化シリコン膜は、酸化シリコン膜よりも誘電率が高いためにその二酸化シリコン換算膜厚は実際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を有する場合には、物理的に厚くても、相対的に薄い二酸化シリコン膜と同等の容量を得ることができる。従って、ゲート絶縁膜１４を単一の窒化シリコン膜あるいはそれと酸化シリコンとの複合膜で構成することにより、その実効膜厚を、酸化シリコン膜で構成されたゲート絶縁膜よりも厚くすることができるので、トンネル漏れ電流の発生やホットキャリアによる絶縁耐圧の低下を改善することができる。
【００６０】
ここで、単一絶縁膜または複合絶縁膜の二酸化シリコン換算膜厚（以下、単に換算膜厚ともいう）ｄrとは、対象となる絶縁膜の比誘電率をεi、その膜厚をｄi、二酸化シリコンの比誘電率をεsとしたときに、次式で定義される膜厚である。
【００６１】
【数１】
0004056195.tif 000002
【００６２】
例えば酸化シリコン（ＳｉＯ2）および窒化シリコン（Ｓｉ3Ｎ4）の誘電率は、それぞれ４〜４．２および８である。そこで、窒化シリコンの誘電率を酸化シリコンの誘電率の２倍として計算すると、例えば膜厚６ｎｍの窒化シリコン膜の二酸化シリコン換算膜厚は３ｎｍとなる。すなわち、膜厚６ｎｍの窒化シリコン膜からなるゲート絶縁膜と膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜とは容量が等しい。また、膜厚２ｎｍの酸化シリコン膜と膜厚２ｎｍの窒化シリコン膜（換算膜厚＝１ｎｍ）との複合膜からなるゲート絶縁膜の容量は、膜厚３ｎｍの単一酸化シリコン膜からなるゲート絶縁膜の容量と同じである。
【００６３】
続いて、図４（ａ），（ｂ）に示すように、半導体基板１１Ｓ上に、多結晶シリコン層１５ａ、ＳｉＧｅ層１５ｂおよび多結晶シリコン層１５ｃをＣＶＤ法等により下層から順に堆積することにより、ゲート電極形成膜１５を形成する。
【００６４】
多結晶シリコン層１５ａは、電気的特性に影響を与えることなく、ＳｉＧｅ層１５ｂの形成を助ける機能を有している。すなわち、多結晶シリコン層１５ａは、その上のＳｉＧｅ層１５ｂの成膜時における成膜初期の核形成を助け、均一な厚さのＳｉＧｅ層１５ｂを形成する。この多結晶シリコン層１５ａがないと、ＳｉＧｅ層１５ｂの成膜初期の核形成が行われ難くなり、ＳｉＧｅ層１５ｂの表面の凹凸が大きくなる。多結晶シリコン層１５ａの厚さは、例えば３ｎｍ程度である。
【００６５】
この多結晶シリコン層１５ａ上には、ＳｉＧｅ層１５ｂが堆積されている。ＳｉＧｅ層１５ｂの厚さは、例えば１００〜２００ｎｍ程度である。また、ＳｉＧｅ層１５ｂの組成は、Ｇｅの濃度が全体の１０％以上にされている。このＳｉＧｅ層１５ｂのＧｅの濃度は高い方が好ましい。これは、例えば次の理由からである。ＳｉＧｅ層１５ｂには、低抵を低減し、かつ、その仕事関数を所定値に設定するためにホウ素が導入されるが、そのＳｉＧｅ層１５ｂのＧｅの濃度が高ければ、そのホウ素の濃度を低減できるので、ホウ素抜けを抑制でき、ホウ素抜けに起因する空乏化を抑制または防止できるからである。ホウ素の濃度を低減できる理由は、ＳｉＧｅ層１５ｂのＧｅ濃度が高ければ、ホウ素の活性効率を向上させることができるので、ホウ素の濃度が低くてもＳｉＧｅ層１５ｂの抵抗を下げることができるからである。また、ＳｉＧｅ層１５ｂのＧｅ濃度が高ければ、ホウ素の濃度が低くても、ＳｉＧｅ層１５ｂの仕事関数を所定値にすることができるからである。
【００６６】
そこで、本実施の形態１においては、Ｇｅの濃度を全体の２０％以上、好ましくは４０％以上とされている。後述するように、ＳｉＧｅ層１５ｂのＧｅの濃度を高くすると、ＳｉＧｅ層１５ｂのパターニング後の後処理の際にＳｉＧｅ層１５ｂの側面が削られる、いわゆるサイドエッチングが生じるが、本実施の形態１では、そのサイドエッチングを抑制または防止できるので、Ｇｅの濃度を高くすることができる。
【００６７】
特に、ＳｉＧｅ層１５ｂのＧｅの濃度が４０％以上の領域においては、ＣＭＩＳ（Complementary MIS）回路においてゲート電極をシングルゲート電極構造とすることが可能である。すなわち、多結晶シリコンをゲート電極材料とする場合は、ＣＭＯＳ回路のｎＭＩＳのゲート電極はリンを導入してｎ型多結晶シリコンで構成し、ｐＭＩＳのゲート電極はホウ素を導入してｐ型多結晶シリコンで構成する、いわゆるデュアルゲート電極構造を採用している場合がある。この構造は、ゲート電極の仕事関数をｎＭＩＳおよびｐＭＩＳに応じて変えてやることで、半導体基板の不純物濃度を高くすることなく、ｎＭＩＳおよびｐＭＩＳのしきい値電圧の低下を防止することができる。しかし、リンおよびホウ素を別々のフォトレジスト膜をマスクとして選択的に導入するので、製造工程が複雑となり、また、製造工程数が増加するので製品のコスト増大を招く。さらに、エッチング処理によってゲート電極をパターニングする際にｎＭＩＳとｐＭＩＳとでゲート電極部に含まれる不純物が異なることからゲート電極の形状に差が生じ、ゲート電極の加工寸法にばらつきが生じ、その加工寸法精度が劣化する。
【００６８】
これに対して、本実施の形態１においては、ＳｉＧｅ層１５ｂのＧｅの濃度を４０％以上とすることにより、ＳｉＧｅ層１５ｂの仕事関数を上記ホウ素の導入によりｎ型多結晶シリコンの仕事関数（約４．１５Ｖ）とｐ型多結晶シリコンの仕事関数（約５．１５Ｖ）との間の値に容易に設定できる。したがって、ゲート電極に対しては、リンおよびホウ素の２種の不純物を導入する必要性がなくなる。すなわち、ｎＭＩＳおよびｐＭＩＳの両方のゲート電極を、ホウ素のみを導入したｐ型のシングルゲート電極構造とすることができる。したがって、本実施の形態１によれば、半導体基板１１Ｓの不純物濃度を高くすることなく、ＣＭＯＳ回路を構成するｎＭＩＳおよびｐＭＩＳのしきい値電圧の低下を防止することができる。また、半導体集積回路装置の製造工程を簡略化することができる。また、半導体集積回路装置の製造工程数を低減できる。したがって、半導体集積回路装置の開発および製造時間を短縮させることが可能となる。また、半導体集積回路装置のコストを低減させることが可能となる。また、ゲート電極のパターニングの際にｎＭＩＳとｐＭＩＳとでゲート電極の形状差を考慮する必要性が無くなり、ｎＭＩＳおよびｐＭＩＳにおけるゲート電極の加工寸法のばらつきを低減させることができるので、ゲート電極の加工寸法精度を向上させることが可能となる。したがって、半導体集積回路装置の歩留まりを向上させることが可能となる。また、半導体集積回路装置の性能を向上させることが可能となる。
【００６９】
このようなＳｉＧｅ層１５ｂは、例えばモノシラン（ＳｉＨ4）とゲルマン（ＧｅＨ4）との混合ガスを用いたＣＶＤ法等によって形成することができる。ただし、ＳｉＧｅ層１５ｂを、例えばシラン（ＳｉＨ4）、ゲルマン（ＧｅＨ4）およびジボラン（Ｂ2Ｈ6）をソースガスに用いたＣＶＤ法で堆積することにより、ＳｉＧｅ層１５ｂの成膜中にホウ素をインサイチュにて導入しても良い。
【００７０】
このＳｉＧｅ層１５ｂ上には、多結晶シリコン層１５ｃが堆積されている。この多結晶シリコン層１５ｃは、後述するようにコバルト（Ｃｏ）を堆積し、コバルトシリサイド層を形成することを考慮して設けられたものである。すなわち、ＳｉＧｅ層１５ｂ上に直接Ｃｏを形成した場合、ＳｉＧｅとＣｏとでは、整合性が低く、ゲート電極の抵抗値が高くなるので、それを防止するために設けられている。多結晶シリコン層１５ｃの厚さは、後述するように多結晶シリコン層１５ｃ上に形成される酸化シリコンからなるマスクをエッチング除去する際にそのオーバーエッチング処理においても突き抜けないように設定されており、例えば５０ｎｍ程度とされている。これは、そのマスクのエッチング除去後に行う洗浄処理の際にＳｉＧｅ層１５ｂが直接、洗浄液に曝されないようにするためである。
【００７１】
次いで、図４の矢印で示すように、ゲート電極形成膜１５に上記したホウ素をイオン注入法等によって導入する。上記したようにＧｅの濃度が４０％以上のＳｉＧｅ層１５ｂにおいては、ホウ素のみのシングルゲート電極構造となる。なお、上記したようにＳｉＧｅ層１５ｂの成膜中にホウ素をインサイチュにて導入した場合には、再度、ホウ素をイオン注入する必要性はない。
【００７２】
続いて、図５に示すように、多結晶シリコン層１５ｃ上に、例えば酸化シリコン膜からなる絶縁膜１６をＣＶＤ法によって形成する。この絶縁膜１６は、ゲート電極形成膜をドライエッチング法等によってパターニングする際のマスクとなる。絶縁膜１６の膜厚は、ＳｉＧｅ層１５ｂをエッチングする際に下地をエッチングしないように充分な厚さに設定する必要があり、例えば５０ｎｍ程度である。
【００７３】
その後、絶縁膜１６上に、例えば厚さ０．１μｍ程度の反射防止膜１７を塗布した後、その上に、例えば厚さ０．５μｍ程度のフォトレジストパターン１８を形成する。このフォトレジストパターン１８は、反射防止膜１７上に有機系のフォトレジスト膜を塗布した後、そのフォトレジスト膜に対してエキシマレーザ光等のような露光光をフォトマスクを介して照射することにより露光することで形成されている。
【００７４】
次いで、そのフォトレジストパターン１８をエッチングマスクとして、そこから露出する反射防止膜１７および絶縁膜１６をドライエッチング法等によってエッチング除去する。ここでは、反射防止膜１７および絶縁膜１６のエッチング処理に際して、例えば平行平板型のエッチング装置を使用したが、反射防止膜１７と絶縁膜１６とで別々のチャンバでエッチング処理を行った。
【００７５】
反射防止膜１７のエッチング処理時にはプロセスガスとして、例えばＯ2／Ｎ2／ＣＦ4を用いた。また、絶縁膜１６のエッチング処理時にはプロセスガスとして、例えばＣ4Ｆ8／Ａｒ／Ｏ2を用いた。絶縁膜１６のエッチング処理時に、Ｃ4Ｆ8等のようなカーボン比率の高いガスを用いることにより、下地の多結晶シリコン層１５ｃに対するエッチレートの選択性を得ることができるので、多結晶シリコン層１５ｃの削れ量を小さくすることができる。
【００７６】
続いて、フォトレジストパターン１８および反射防止膜１７をアッシングによって図６に示すように除去した後、半導体基板１１Ｓに対してウエット洗浄処理を施すことにより、上記ドライエッチング処理によって生じたポリマーを除去する。
【００７７】
その後、上記ドライエッチング処理によってパターニングされた絶縁膜１６をエッチングマスクとして、そこから露出するゲート電極形成膜１５（すなわち、多結晶シリコン層１５ａ，ＳｉＧｅ層１５ｂおよび多結晶シリコン層１５ｃ）をドライエッチング法等によってエッチング除去する。
【００７８】
このドライエッチング処理は、前記図１に示したエッチング装置１内のエッチングチャンバ８内で行う。この処理においては、異方性形状（垂直性）および下地のゲート絶縁膜１４に対する高選択性が要求される。そのため、本実施の形態１においては、例えばマイクロ波エッチャを用い、エッチング条件を、例えば次のような５段階ステップとした。
【００７９】
第１ステップは、酸化シリコン膜に対して非選択の条件とした。プロセスガスは、例えばＣｌ2を用い、その流量は、例えば８０ｍｌ／ｍｉｎ程度とした。また、圧力は、例えば０．４Ｐａ程度とした。また、マイクロ波／ＲＦは、例えば４００／８０Ｗ程度とした。処理時間は、例えば５ｓｅｃ程度とした。
【００８０】
第２ステップは、主として放電の安定性を得るための条件とした。プロセスガスは、例えばＨＢｒ／Ｃｌ2を用い、その流量は、例えば９０／２０ｍｌ／ｍｉｎ程度とした。また、圧力は、例えば０．４Ｐａ程度とした。また、マイクロ波／ＲＦは、例えば８００／４０Ｗ程度とした。処理時間は、例えば２ｓｅｃ程度とした。
【００８１】
第３ステップは、酸化シリコン膜に対して選択性の低い条件とした。この第３ステップによりＳｉＧｅ層１５ｂの途中の厚さ位置までをエッチング除去する。プロセスガスは、例えばＨＢｒ／Ｃｌ2／Ｏ2を用い、その流量は、例えば９０／２０／３ｍｌ／ｍｉｎ程度とした。また、圧力は、例えば０．４Ｐａ程度とした。また、マイクロ波／ＲＦは、例えば４００／３０（または４０）Ｗ程度とした。処理時間は、例えば３０ｓｅｃ程度とした。
【００８２】
第４ステップは、酸化シリコン膜に対して選択性の高い条件とした。この第４ステップにより最下層の多結晶シリコン層１５ａまで全てエッチング除去する（ジャストエッチング）。ここで言うジャストエッチングは、素子分離部１２の段差部を除いた部分においてゲート絶縁膜１４が露出された時点のことである。プロセスガスは、例えばＨＢｒ／Ｏ2を用い、その流量は、例えば７４／３ｍｌ／ｍｉｎ程度とした。また、圧力は、例えば０．４Ｐａ程度とした。また、マイクロ波／ＲＦは、例えば４００／２５Ｗ程度とした。処理時間は、上記ジャストエッチングまでとした。この際、ＨＢｒ／Ｏ2を用いた場合は、ＳｉＢｒ（波長＝４２６ｎｍ）を検出することで、また、Ｃｌ2／Ｏ2を用いた場合は、ＳｉＣｌ（波長＝３９１ｎｍ）を検出することで、それぞれ終点検出をすることが可能となる。
【００８３】
第５ステップは、オーバーエッチング処理であり、多結晶シリコン層１５ａ，１５ｂのエッチ残りを除去する条件とした。プロセスガスとしては、前記したように酸化シリコン膜に対して選択性の高い、例えばＨＢｒ／Ｏ2またはＣｌ2／Ｏ2を用い、その流量は、例えば１０５／８ｍｌ／ｍｉｎ程度とした。また、圧力は、例えば０．６Ｐａ程度とした。また、マイクロ波／ＲＦは、例えば４００／４５Ｗ程度とした。処理時間は、例えば３０ｓｅｃ程度とした。
【００８４】
このようなゲート電極形成膜のエッチング処理により、図７に示すように、ゲート電極１５Ｇを形成する。この処理後においては、ゲート電極１５Ｇの側面が、半導体基板１１Ｓの主面に対してほぼ垂直に形成されている。すなわち、ゲート電極１５Ｇの側面には、前記サイドエッチが生じていない。
【００８５】
次いで、このような処理が終了した半導体基板１１Ｓを、前記図１のエッチング装置１のエッチングチャンバ８から取り出し、真空を維持した状態で外気に曝すことなく、後処理チャンバ９内に搬入する。この後処理の目的は、上記ゲート電極形成膜１５のエッチング処理中に生成されたＳｉを含む反応生成物（ＳｉＣｌ、ＳｉＯＣｌ、ＳｉＯＢｒ等）、半導体基板１１Ｓの表面に吸着したＣｌ、ＢｒまたはＣｌ、Ｂｒを含む反応生成物を除去することにある。
【００８６】
この後処理を行わないと、この後の洗浄処理だけでは反応生成物（特にＳｉを含む反応生成物）等を除去できないため、これはその後の工程中に剥離して異物の原因となる。また、エッチング処理が終了した後の半導体基板１１Ｓをウエハカセットに戻した際にエッチング処理前の別の半導体基板１１Ｓの主面に上記反応生成物等が付着し、その別の半導体基板１１Ｓに対してゲート電極形成膜のエッチング処理を行う際に、その付着物がマスクとなりエッチング残りが生じる。また、半導体基板１１Ｓの表面に付着したＣｌやＢｒ等を除去しないと、そのＣｌやＢｒ等によってエッチング装置の部品が腐食する。さらに、ＣｌやＢｒは毒性が高いため人体に悪影響を及ぼす。したがって、そのエッチング処理後の後処理は必須である。ゲート電極材料として多結晶シリコンを用いる場合も、この後処理は行われており、その場合のプロセスガスとしては、例えばＯ2／ＣＨＦ3を用いている。
【００８７】
そこで、ゲート電極材料としてＳｉＧｅ層を有する場合においても、同一条件で後処理を行った。すなわち、多結晶シリコンをゲート電極材料として用いた場合の後処理と同じく、例えばＯ2／ＣＨＦ3ガスを用いて後処理を行った。この後処理においてＯ2／ＣＨＦ3ガスを用いたのは、安定した放電範囲が得られ、また、ゲート電極材料として多結晶シリコンを用いる場合の後処理において一般的に使用されておりデータ量も豊富で導入が容易である等の理由からである。
【００８８】
その結果、図８に示すように、ＳｉＧｅ層１５ｂの両側面が中心に向かって削られる、サイドエッチングが発生することが本発明者らによって初めて見出された。なお、本明細書中においてサイドエッチング量を図８を用いて説明すると次の通りである。すなわち、サイドエッチング量（ＬＳ１＋ＬＳ２）は、ゲート電極１５Ｇの多結晶シリコン層１５ａ，１５ｃのチャネル方向（半導体基板１１Ｓの主面に沿う方向）の長さＬＡからＳｉＧｅ層１５ｂのチャネル方向の長さＬＢを引いた値（ＬＳ１＋ＬＳ２＝（ＬＡ−ＬＢ））である。ここで、サイドエッチング量を、残されている多結晶シリコン層１５ａ，１５ｂのチャネル方向の長さに対する割合で定義すると、（（ＬＡ−ＬＢ）／ＬＡ）×１００（％）で表すことができる。図８では、サイドエッチング量が７０％程度である（すなわち、７０％が削られてしまっている）。
【００８９】
図８は、例えばＳｉＧｅ層１５ｂのＧｅ濃度が５０％とした場合を示している。詳細な後処理条件は、例えばＯ2／ＣＨＦ3＝６００／４０（ｍｌ／ｍｉｎ）、圧力１００Ｐａ、マイクロ波パワー１０００Ｗ、放電時間２０ｓｅｃとした。
【００９０】
また、本発明者らは、その後処理条件を、Ｏ2流量を減少させた条件、例えばＯ2／ＣＨＦ3＝１００／１０（ｍｌ／ｍｉｎ）で後処理を行ったが、その場合も上記サイドエッチングが発生した。すなわち、Ｏ2量を減少させただけではサイドエッチングを防止することができないことが判明した。
【００９１】
ただし、Ｏ2ガス単独条件においては、上記サイドエッチングは発生しない。これは、フッ素系のガスが無いためにＳｉのエッチングが進行したないためである。しかし、Ｏ2のみでは、半導体基板表面の上記付着物を除去することができないので、実際のプロセスに使用することはできない。
【００９２】
また、Ｏ2にＣＨＦ3を微少添加した条件、例えばＯ2／ＣＨＦ3＝６００／１０（ｍｌ／ｍｉｎ）の条件でもサイドエッチングが発生した。さらに、本発明者らの実験では、ＳｉＧｅ層のＧｅ濃度が２０％では、上記サイドエッチングが生じなかった。
【００９３】
本発明者らは、以上のような実験結果に基づいて検討した結果、後処理条件にＯ2／ＣＨＦ3を使用すると、プラズマ中においてＯとＧｅとが爆発的に反応し、揮発性の高いＧｅＯを生成する（このため、Ｇｅ濃度が高くなるとサイドエッチング量が増える）結果、サイドエッチングが発生するモデルが考えられることを初めて見出した。
【００９４】
そこで、本実施の形態１においては、後処理条件として、Ｇｅに対する反応性の乏しいガスと、Ｓｉのエッチング機能を有するガスとの混合ガス雰囲気中においてプラズマ処理を施すようにした。Ｇｅに対して反応性の乏しいガスとしては、例えばアルゴン（Ａｒ）ガス等のような不活性ガスを用いた。また、Ｓｉのエッチング機能を有するガスとしては、例えばＣＨＦ3等のようなフッ素を含むガスを用いた。
【００９５】
その結果、図９に示すように、ゲート電極１５の側面の垂直形状を達成することができる。図９では、多少のサイドエッチングが生じている場合を例示したが、本後処理条件によれば、サイドエッチングが無い状態でゲート電極１５Ｇを形成することも可能である。なお、この際の後処理時間は、多結晶シリコン層１５ｃの削れ量がＯ2／ＣＨＦ3条件とほぼ揃うように設定されており、エッチング量が少ないためにサイドエッチングが生じなかった訳ではない。
【００９６】
具体的な後処理条件の一例をあげると、次の通りである。すなわち、例えばＡｒ／ＣＨＦ3＝４００／２０（ｍｌ／ｍｉｎ）程度、圧力が７０Ｐａ程度、マイクロ波パワーが７５０Ｗ程度、放電時間が２０ｓｅｃ程度である。また、ＳｉＧｅ層１５ｂのＧｅ濃度は、例えば２０％以上である。本発明者らの実験結果によれば、後処理時のＣＨＦ3の濃度が高い条件、例えばＡｒ／ＣＨＦ3＝６００／４０（ｍｌ／ｍｉｎ）のような条件では、例えばＳｉ、Ｈ（水素）、Ｆ（フッ素）を含む化合物のデポジションが生じ、エッチングが進行しなくなる。よって、ＣＨＦ3の濃度は、５％以下程度が適切である。また、Ａｒ／ＣＨＦ3は、Ｏ2／ＣＨＦ3条件に比べて放電安定領域が狭く、圧力８０Ｐａ以上またはマイクロ波パワー１０００Ｗ以上のような条件では放電が不安定になる。したがって、以上の条件から後処理条件は、ＣＨＦ3濃度が５％程度で、圧力７０Ｐａ以下、マイクロ波パワーが７５０Ｗ程度が好ましい。
【００９７】
また、上記後処理条件においては、Ｇｅに対して反応性の乏しいガスとして、放電安定性の高いＡｒを用いたが、これに限定されるものではなく種々変更可能であり、Ａｒに代えて、例えばヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等のような他の不活性ガスを用いることもできる。また、Ａｒに代えて窒素（Ｎ2）ガス等を用いることもできる。その場合、後処理中にゲート電極の表面（側面や上面）に窒化シリコン（ＳｉＮ）膜が形成される結果、そのＳｉＮ膜が保護膜となりゲート電極両側面のサイドエッチングを防ぐように機能する。
【００９８】
また、Ｓｉをエッチングする機能を有するガスとして、ＣＨＦ3を用いたが、これに限定されるものではなく種々変更可能であり、ＣＨＦ3に代えて、例えばＣＦ4、Ｃ2Ｆ6またはＳＦ6等のようなフッ素を含むガスを用いることもできる。Ａｒ／ＣＦ4の後処理ガス条件では、多結晶シリコン層１５ａ，１５ｃのエッチレートが速い。例えばＡｒ／ＣＦ4＝４００／４０（ｍｌ／ｍｉｎ）では、エッチレートが、Ａｒ／ＣＨＦ3の約９倍となる。そこで、この場合は、後処理時間を短縮し、例えば５ｓｅｃ程度とした。この場合、Ａｒ／ＣＨＦ3に比べて上記サイドエッチング量は大きく、約２０％程度であったが、Ｏ2／ＣＨＦ3条件のようなサイドエッチングは生じない。すなわち、比較的サイドエッチングが大きいＡｒ／ＣＦ4のガス系でサイドエッチング量が２０％程度である。このように本発明によれば、上記サイドエッチング量を、４０％以下、Ａｒ／ＣＦ4ガスを用いた場合は実際に得られた結果とした２０％程度、Ａｒ／ＣＨＦ3ガスを用いた場合は実際に得られた結果として１０％以下とすることが可能となる。
【００９９】
このように、本実施の形態１によれば、後処理後であっても、ＳｉＧｅ層１５ｂを有するゲート電極１５Ｇの断面形状を良好にすることができる。すなわち、そのゲート電極１５Ｇの加工寸法精度を向上させることが可能となる。したがって、本実施の形態１によれば、半導体集積回路装置の歩留まりを向上させることが可能となる。また、半導体集積回路装置の性能を向上させることが可能となる。
【０１００】
また、半導体基板１１Ｓに付着したＣｌ、Ｂｒ等の除去性を全反射蛍光Ｘ線により調べた結果を図１０に示す。図１０の横軸のＡ１〜Ａ３は、後処理ガスとしてＡｒ／ＣＨＦ3を用いた場合（本発明）を示しており、Ａ１は後処理時間が１０ｓｅｃ、Ａ２は後処理時間が２０ｓｅｃ、Ａ３は後処理時間が２５ｓｅｃの場合である。また、Ｂは、後処理ガスとしてＡｒ／ＣＦ4を用いた場合（本発明）であり、後処理時間が５ｓｅｃの場合である。また、Ｃは、後処理ガス条件としてＯ2／ＣＨＦ3を用いた場合（発明者が検討した技術）であり、後処理時間が２０ｓｅｃである。Ｄは、後処理を行わなかった場合、Ｅはゲート電極のパターニングも後処理も行わなかった場合である。この図１０からＡｒ／ＣＨＦ3条件では、ＣｌおよびＢｒの除去性に関してＯ2／ＣＨＦ3条件と同等以上の効果があることが分かる。以上のような後処理の後、半導体基板１１Ｓを図１に示したエッチング装置１から取り出す。
【０１０１】
次いで、図１１に示すように、ゲート電極１５ＧをマスクとしてｎＭＩＳ形成領域に、例えばリンをイオン注入することによって、ｎＭＩＳのソース・ドレイン（ＬＤＤ；lightly Doped Drain）を構成する低不純物濃度のｎ-型半導体領域１９ａを形成する。続いて、ゲート電極１５ＧをマスクとしてｐＭＩＳ形成領域に、例えばホウ素をイオン注入することによって、ｐＭＩＳのソース・ドレイン（ＬＤＤ）を構成する低不純物濃度のｐ-型半導体領域２０ａを形成する。
【０１０２】
続いて、半導体基板１１Ｓ上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチングによってエッチバックする。この際、絶縁膜１６もエッチバックされて多結晶シリコン層１５ｃがむき出しになる。このようにして図１２に示すように、ゲート電極１５Ｇの両側面にサイドウォール（側壁絶縁膜）２１を形成する。
【０１０３】
その後、図１３に示すように、ゲート電極１５Ｇおよびサイドウォール２１をマスクとしてｎＭＩＳ形成領域に、例えばリンをイオン注入することによって、ｎＭＩＳのソース・ドレインを構成する高不純物濃度のｎ+型半導体領域１９ｂを形成する。続いて、ゲート電極１５Ｇおよびサイドウォール２１をマスクとしてｐＭＩＳ形成領域に、例えばホウ素をイオン注入することによって、ｐＭＩＳのソース・ドレインを構成する高不純物濃度のｐ+型半導体領域２０ｂを形成する。ここまでの工程により、ＬＤＤ構造のソース、ドレインを有するｎＭＩＳＱｎおよびｐＭＩＳＱｐが略完成する。
【０１０４】
次いで、半導体基板１１Ｓ上に、例えばコバルト（Ｃｏ）をスパッタリング法によって堆積した後、熱処理を施すことにより、Ｃｏ層と半導体基板１１Ｓおよび多結晶シリコン層１５ｃとの接触界面部分に、図１４に示すように、例えばコバルトシリサイド（ＣｏＳｉx）等からなるシリサイド層２２を形成する（サリサイドプロセス）。このようなシリサイド層２２を形成することにより、配線とｎ+型半導体領域１９ｂ、ｐ+型半導体領域２０ｂおよびゲート電極１５Ｇとの接触抵抗を低減できる。また、寄生容量を低減できる。したがって、微細な素子（ｎＭＩＳＱｎやｐＭＩＳＱｐ等）を有する半導体集積回路装置の動作速度の向上を推進させることが可能となる。なお、コバルトシリサイド層に代えて、タングステンシリサイド層やチタンシリサイド層とすることもできる。
【０１０５】
続いて、図１５に示すように、半導体基板１１Ｓ上に、例えば酸化シリコン膜からなる絶縁膜２３ａをＣＶＤ法等によって堆積した後、その絶縁膜２３ａにシリサイド層２２が露出するようなコンタクトホール２４を穿孔する。その後、半導体基板１１Ｓ上に、例えばタングステンまたは窒化チタン（ＴｉＮ）等をスパッタリング法等によって堆積した後、その上に、例えばタングステンをＣＶＤ法等によって堆積し、さらに、それら導体膜がコンタクトホール２４内のみに残されるようにその導体膜をＣＭＰ（Chemical Mechanical Polish）法等によって研磨することにより、コンタクトホール２４内にプラグ２５ａを形成する。
【０１０６】
次いで、絶縁膜２３ａおよびプラグ２５ａ上に、例えば窒化チタン、アルミニウム（またはアルミニウム合金）および窒化チタンを下層から順にスパッタリング法等によって堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線２６ａを形成する。
【０１０７】
続いて、絶縁膜２３ａ上に、例えば酸化シリコン膜からなる絶縁膜２３ｂをＣＶＤ法等によって堆積した後、その絶縁膜２３ｂに第１層配線２６ａの一部が露出するようなスルーホール２７を穿孔する。その後、プラグ２５ａと同様にしてスルーホール２７内にプラグ２５ｂを形成した後、第１層配線２６ａと同様にして絶縁膜２３ｂ上に第２層配線２６ｂを形成する。以下は、通常の半導体集積回路装置の製造方法により、多層配線構造のシステムＬＳＩを製造する。
【０１０８】
（実施の形態２）
本実施の形態２においては、例えばＳｉＧｅ層を含むポリメタルゲート電極構造を有するシステムＬＳＩの製造方法に本発明を適用した場合について図１６〜図２２によって説明する。なお、図１６〜図２２の各々の（ｂ）は、各図の（ａ）のｎＭＩＳ形成領域の要部拡大断面図である。ここでもｐＭＩＳ形成領域のゲート電極構造は、ｎＭＩＳ形成領域のゲート電極構造と同じなので図示を省略してある。
【０１０９】
まず、前記実施の形態１で用いた図２および図３の工程を経た後、図１６に示すように、前記実施の形態１と同様に、半導体基板１１Ｓの主面上に、ゲート絶縁膜１４を形成する。続いて、半導体基板１１Ｓ上に、前記実施の形態１と同様に、多結晶シリコン層１５ａおよびＳｉＧｅ層１５ｂを下層から順に堆積する。その後、図１６の矢印で示すように、前記実施の形態１と同様に、ＳｉＧｅ層１５ｂに上記したホウ素をイオン注入法等によって導入する。上記したように本実施の形態２においてもＧｅの濃度が４０％以上のＳｉＧｅ層１５ｂにおいては、ホウ素のみのシングルゲート電極構造となる。また、上記したようにＳｉＧｅ層１５ｂの成膜中にホウ素をインサイチュにて導入した場合には、再度、ホウ素をイオン注入する必要性はない。
【０１１０】
次いで、図１７に示すように、ポリメタルゲート電極構造とすべく、ＳｉＧｅ層１５ｂ上に、例えば厚さが５ｎｍ程度の窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）等からなるバリア導体層１５ｄをスパッタリング法等によって堆積した後、その上に、例えば厚さが８０ｎｍ程度のタングステン（Ｗ）またはモリブデン（Ｍｏ）等のような金属層１５ｅをスパッタリング法等によって堆積することにより、ゲート電極形成膜１５を形成する。バリア導体層１５ｄは、例えばＳｉＧｅ層１５ｂと金属層１５ｅとのストレス緩和および接着性向上のために設けられている。
【０１１１】
続いて、金属層１５ｅ上に、例えば窒化シリコン膜（Ｓｉ3Ｎ4）等からなる絶縁膜２８を形成する。ここでは、絶縁膜２８が、プラズマＣＶＤ法によって形成された窒化シリコン膜上に熱ＣＶＤ法等によって形成された窒化シリコン膜が堆積されてなる。これは、熱ＣＶＤ法等による窒化シリコン膜の方が、プラズマＣＶＤ法による窒化シリコン膜よりも、エッチングレートが低い（酸化シリコン膜に対して選択比を高くとれる）からである。すなわち、後の工程でコンタクトホールを形成する際にコンタクトホールから絶縁膜２８が露出されたとしても絶縁膜２８がエッチング除去されないようにするためである。
【０１１２】
その後、絶縁膜２８上に、前記実施の形態１と同様に、反射防止膜１７およびフォトレジストパターン１８を形成した後、そのフォトレジストパターン１８をエッチングマスクとして、そこから露出する反射防止膜１７および絶縁膜２８をドライエッチング法等によってエッチング除去する。ここでは、反射防止膜１７および絶縁膜２８のエッチング処理に際して、例えば平行平板型のエッチング装置を使用したが、反射防止膜１７と絶縁膜２８とで別々のチャンバでエッチング処理を行った。絶縁膜２８のエッチング処理時にはプロセスガスとして、例えばＣＦ4／Ａｒを用いた。
【０１１３】
次いで、前記実施の形態１と同様に、フォトレジストパターン１８および反射防止膜１７をアッシングによって図１８に示すように除去し、半導体基板１１Ｓに対してウエット洗浄処理を施し上記ドライエッチング処理によって生じたポリマーを除去した後、上記ドライエッチング処理によってパターニングされた絶縁膜２８をエッチングマスクとして、そこから露出するゲート電極形成膜１５（すなわち、金属層１５ｅ、バリア導体層１５ｄ、ＳｉＧｅ層１５ｂおよび多結晶シリコン層１５ａ）をドライエッチング法等によってエッチング除去する。
【０１１４】
このドライエッチング処理は、前記図１に示したエッチング装置１内のエッチングチャンバ８内で行う。金属層１５ｅおよびバリア導体層１５ｄのエッチング処理に際しては、例えばＣｌ／Ｏ2ガスを用いた高温（例えば１００〜１５０℃程度）エッチング処理、または、例えばＣＦ4／Ｏ2／Ｎ2／Ｃｌ2ガスを用いた常温エッチング処理を行った。ＳｉＧｅ層１５ｂおよび多結晶シリコン層１５ａのエッチング処理は、前記実施の形態１と同じなので説明を省略する。
【０１１５】
このようなゲート電極形成膜１５のエッチング処理により、図１９に示すように、ＳｉＧｅ層１５ｂ上に金属層１５ｅを有するポリメタル構造のゲート電極１５Ｇを形成する。この処理後も、ゲート電極１５Ｇの側面が、半導体基板１１Ｓの主面に対してほぼ垂直に形成されている。すなわち、ゲート電極１５Ｇの側面には、前記サイドエッチが生じていない。
【０１１６】
次いで、このような処理が終了した半導体基板１１Ｓを、前記実施の形態１と同様に、後処理チャンバ９内に搬入し、前記実施の形態１と同様に後処理を施す。これにより、図２０に示すように、ポリメタル構造のゲート電極１５の側面の垂直形状を達成することができる。図２０においても、多少のサイドエッチングが生じている場合を例示したが、本後処理条件によれば、サイドエッチングが無い状態でゲート電極１５Ｇを形成することも可能である。以上のような後処理の後、半導体基板１１Ｓを図１に示したエッチング装置１から取り出す。
【０１１７】
続いて、図２１に示すように、前記実施の形態１と同様に、ｎＭＩＳ形成領域に低不純物濃度のｎ-型半導体領域１９ａを形成した後、ｐＭＩＳ形成領域に低不純物濃度のｐ-型半導体領域２０ａを形成する。その後、半導体基板１１Ｓ上に、例えば窒化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチングによってエッチバックすることにより、ゲート電極１５Ｇおよび絶縁膜２８の両側面に窒化シリコン膜等からなるサイドウォール２１を形成する。その後、図２２に示すように、前記実施の形態１と同様に、ｎＭＩＳ形成領域に高不純物濃度のｎ+型半導体領域１９ｂを形成した後、ｐＭＩＳ形成領域に高不純物濃度のｐ+型半導体領域２０ｂを形成する。ここまでの工程により、ＬＤＤ構造のソース、ドレインを有するｎＭＩＳＱｎおよびｐＭＩＳＱｐが略完成する。
【０１１８】
次いで、半導体基板１１Ｓ上に、例えば酸化シリコン膜からなる絶縁膜２３ａをＣＶＤ法等によって堆積した後、その絶縁膜２３ａにコンタクトホール２４を穿孔する。この際、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を高くし、酸化シリコン膜の方がエッチングされ易いエッチング条件でエッチング処理を行いコンタクトホール２４を形成する。この場合、図２２（ｂ）に示すように、コンタクトホール２４が多少平面的にゲート電極１５Ｇにかかったとしても窒化シリコン等からなるサイドウォール２１および絶縁膜２８によりゲート電極１５Ｇが露出することがない（すなわち、コンタクトホール２４をゲート電極１５Ｇに対して自己整合的に形成できる）ので、素子の集積度を向上させることが可能となる。これ以降は、前記実施の形態１と同様にして多層配線構造のシステムＬＳＩを製造する。
【０１１９】
このような本実施の形態２においても前記実施の形態１と同様の効果を得ることが可能となる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２１】
例えば前記実施の形態１，２においては、ゲート電極をパターニングするためのエッチングチャンバと後処理チャンバとを別々にしたが、これに限定されるものではなく、そのエッチング処理と後処理とを同一チャンバ内で行うこともできる。この場合、後処理チャンバが不要となるので、エッチング装置のコストを低減することが可能となる。
【０１２２】
また、前記実施の形態１，２においては、ＳｉＧｅ層を有するゲート電極の加工技術に本発明を適用した場合について説明したが、これに限定されるものではなく、例えばＧｅ化合物を有する配線の加工技術に本発明を適用することも可能である。
【０１２３】
また、前記実施の形態１，２においては、ゲート絶縁膜の厚さ（ＳｉＯ2換算膜厚）が同一の素子のみが形成されている場合について説明したが、これに限定されるものではなく、同一の半導体基板上にゲート絶縁膜の厚さが異なる素子が複数形成される場合にも本発明を適用できる。この場合、相対的に高い電源電圧を用いるＭＩＳのゲート絶縁膜の膜厚を、相対的に低い電源電圧で駆動し、高速動作が要求されるようなＭＩＳのゲート絶縁膜の膜厚よりも厚くする。
【０１２４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシステムＳＩの製造技術に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Read Only Electric Erasable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置やマイクロプロセッサ等のような論理回路を有する半導体集積回路装置にも適用できる。
【０１２５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、ＳｉＧｅ層を有するゲート電極をパターニングした後、半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施すことにより、ＳｉＧｅ層を有するゲート電極の形状を良好にすることが可能となる。
(2).本発明によれば、ＳｉＧｅ層を有するゲート電極をパターニングした後、半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施すことにより、ＳｉＧｅを有するゲート電極の加工寸法精度を向上させることが可能となる。
(3).上記(1)または(2)により、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の歩留まりを向上させることが可能となる。
(4).上記(1)または(2)により、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の性能を向上させることが可能となる。
(5).本発明によれば、半導体基板上にｎチャネル型およびｐチャネル型の電界効果トランジスタを有する半導体集積回路装置の製造方法において、その各々の電界効果トランジスタのＳｉＧｅ層を有するゲート電極をパターニングした後、半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施すことにより、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の開発および製造時間を短縮することが可能となる。
(6).本発明によれば、半導体基板上にｎチャネル型およびｐチャネル型の電界効果トランジスタを有する半導体集積回路装置の製造方法において、その各々の電界効果トランジスタのＳｉＧｅ層を有するゲート電極をパターニングした後、半導体基板に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉのエッチング機能を有する第２のガスの混合ガス雰囲気中においてプラズマ処理を施すことにより、ＳｉＧｅを有するゲート電極を持つ半導体集積回路装置の製造工程を簡略化することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法に用いたエッチング装置の説明図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】（ａ）は図３に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図５】（ａ）は図４に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図６】（ａ）は図５に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図７】（ａ）は図６に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図８】（ａ）は本発明者らが本発明をするのに検討した技術の課題を説明するための後処理後の半導体基板の部分断面図、（ｂ）は（ａ）の要部拡大断面図である。
【図９】（ａ）は図７に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１０】半導体基板に付着したＣｌ、Ｂｒ等が本発明の後処理により除去されたか否かを全反射蛍光Ｘ線により調べた結果を示すグラフ図である。
【図１１】（ａ）は図９に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１２】（ａ）は図１１に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１３】（ａ）は図１２に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１４】（ａ）は図１３に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】（ａ）は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１７】（ａ）は図１６に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１８】（ａ）は図１７に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１９】（ａ）は図１８に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２０】（ａ）は図１９に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２１】（ａ）は図２０に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２２】（ａ）は図２１に続く半導体集積回路装置の製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【符号の説明】
１  エッチング装置
２ａ〜２ｃ  ウエハカセット台
３  大気搬送ロボット
４  アライメントユニット
５  ロードロック室
６  真空搬送ロボット
７  真空搬送室
８  エッチングチャンバ
９  後処理チャンバ
１０  アンロードロック室
１１Ｓ  半導体基板
１２  素子分離部
１２ａ  溝
１３Ｐ  ｐ型ウエル
１３Ｎ  ｎ型ウエル
１４  ゲート絶縁膜
１５  ゲート電極形成膜
１５ａ  多結晶シリコン層
１５ｂ  ＳｉＧｅ層
１５ｃ  多結晶シリコン層
１５ｄ  バリア導体層
１５ｅ  金属層
１６  絶縁膜
１７  反射防止膜
１８  フォトレジストパターン
１９ａ  ｎ-型半導体領域
１９ｂ  ｎ+型半導体領域
２０ａ  ｎ-型半導体領域
２０ｂ  ｎ+型半導体領域
２１  サイドウォール（側壁絶縁膜）
２２  シリサイド層
２３ａ  絶縁膜
２４  コンタクトホール
２５ａ  プラグ
２５ｂ  プラグ
２６ａ  第１層配線
２６ｂ  第２層配線
２７  スルーホール
２８  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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