(57)【特許請求の範囲】
【請求項１】
水平方向にウエル領域とバリア領域とが繰り返し設けられ、複数の垂直転送路から電荷を受け取って水平方向に電荷を転送する第１の水平転送路と、前記複数の垂直転送路から前記第１の水平転送路を介して電荷を受け取って水平方向に電荷を転送する第２の水平転送路と、前記複数の垂直転送路から前記第１又は第２の水平転送路のいずれかに選択的に電荷を供給するシフトゲートとを有する固体撮像装置において、前記第１の水平転送路における電荷結合素子の製造方法であって、
（ａ）半導体基板表面に前記第１の水平転送路となる第１のｎ型領域を形成する工程と、
（ｂ）前記第１のｎ型領域上に第１の絶縁層を形成する工程と、
（ｃ）前記第１の水平転送路上の電荷を転送するための電極であって、前記第１の絶縁層上に、開口部の表面形状がテーパ部を含む所定パターンの第１の電極層を形成する工程と、
（ｄ）前記第１の電極層をマスクとしてｎ型不純物を前記半導体基板にイオン注入して前記第１の水平転送路に表面形状がテーパ部を含む前記ウエル領域を形成する工程と、
（ｅ）前記第１の電極層をマスクの一部としてｎ型不純物を前記ウエル領域内の表面形状がテーパ部を含む第１の所定領域と、前記ウエル領域内の第１の所定領域に連続し、前記第１の水平転送路及び前記シフトゲートの境界付近において両者にまたがる前記ウエル領域及び前記バリア領域内の第２の所定領域とにイオン注入する工程と
を含む電荷結合素子の製造方法。
【請求項２】
前記工程（ａ）は、半導体基板表面に形成されている第２のｎ型領域にｐ型不純物をイオン注入することにより、前記第２のｎ型領域よりもｎ型不純物濃度が低い前記第１のｎ型領域を該第２のｎ型領域の表面に形成する工程である請求項１記載の電荷結合素子の製造方法。
【請求項３】
さらに、（ｆ）前記第１の電極層を覆うように第２の絶縁層を形成する工程と、（ｇ）前記第２の絶縁層上において前記ウエル領域を上方に投影した領域に第２の電極層を形成する工程とを含む請求項１又は２記載の電荷結合素子の製造方法。
【請求項４】
前記半導体基板はＳｉであり、前記第１の絶縁層はＳｉＯ2 であり、前記第１の電極層は多結晶Ｓｉである請求項１〜３のいずれかに記載の電荷結合素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷結合素子に関し、特に２段水平転送路を有する固体撮像素子に適用可能な電荷結合素子の製造方法に関する。
【０００２】
【従来の技術】
図２は、２段水平転送路５を有する固体撮像素子１の構成図である。
【０００３】
画素部２は、２次元に配列される複数のフォトダイオード３と垂直方向に並ぶ複数列の垂直転送路４を有する。１つのフォトダイオード３は、２次元画像を構成する１つの画素に相当し、受光した光を電荷に変換する。変換された電荷は、フォトダイオード３から垂直転送路４に移される。垂直転送路４は、電荷を垂直方向に転送する。
【０００４】
２段水平転送路５は、第１の水平転送路５ａと第２の水平転送路５ｂを有する。垂直転送路４及び水平転送路５ａ，５ｂは、共に電荷結合素子（ＣＣＤ）により構成される。垂直転送路４上の電荷は、垂直下方向に転送され、第１の水平転送路５ａ又は第２の水平転送路５ｂのいずれかに移される。第１及び第２の水平転送路５ａ，５ｂは、電荷を水平左方向に転送する。
【０００５】
第１のアンプ６ａは、第１の水平転送路５ａにより水平方向に転送された電荷を増幅して、外部に出力する。第２のアンプ６ｂは、第２の水平転送路５ｂにより水平方向に転送された電荷を増幅して、外部に出力する。
【０００６】
例えば高品位テレビ（ＨＤＴＶ）のように高解像度の画像を撮像するための固体撮像素子は、画素数が多いために高速に電荷を転送する必要がある。そこで、ＣＣＤの電荷転送効率の向上、及びアンプの感度の均一化等のため、上記の２段水平転送路を有する固体撮像素子が使用される。
【０００７】
第１の水平転送路５ａと第２の水平転送路５ｂの境界エリア７の構成を次に示す。
【０００８】
図３は、境界エリア７の概念図であり、図１（Ａ）を９０°回転させた図である。第１の水平転送路５ａと第２の水平転送路５ｂの間には、シフトゲート１２が設けられる。ポテンシャル波形Ｓ１，Ｓ２は、横軸が第１又は第２の転送路５ａ，５ｂ又はシフトゲート１２上の位置を示し、縦軸が電荷（電子）に対するポテンシャルを示す。
【０００９】
ポテンシャル波形Ｓ１は、シフトゲート１２にゲート信号が印加されずにシフトゲート１２が閉じているときの波形である。垂直転送路上の電荷は、第１の水平転送路５ａに移された後、シフトゲート１２が閉じているために第１の水平転送路５ａに留まる。
【００１０】
ポテンシャル波形Ｓ２は、シフトゲート１２にゲート信号が印加されてシフトゲート１２が開いたときの波形である。垂直転送路上の電荷１３は、第１の水平転送路５ａに移された後、シフトゲート１２が開いているために第２の水平転送路５ｂに向けて垂直方向（図３中の水平方向）に移される。その後、シフトゲート１２を閉じれば、その電荷は第２の水平転送路５ｂに留まる。
【００１１】
上記のように、シフトゲート１２を制御することにより、垂直転送路上の電荷を、第１の水平転送路５ａ又は第２の水平転送路５ｂに移すことができる。
【００１２】
図４は、第１の水平転送路５ａにおいて電荷１１を水平方向に転送する動作を説明するための図である。
【００１３】
水平転送路５ａは、第１のウエル領域Ｗ１、第１のバリア領域Ｂ１、第２のウエル領域Ｗ２、第２のバリア領域Ｂ２を１組とし、これらを水平方向に繰り返し設けることにより構成される。第１のウエル領域Ｗ１及び第１のバリア領域Ｂ１には駆動信号Ｈφ１が供給され、第２のウエル領域Ｗ２及び第２のバリア領域Ｂ２には駆動信号Ｈφ２が供給される。水平転送路５ａは駆動信号Ｈφ１、Ｈφ２により２相駆動される。
【００１４】
ポテンシャル波形Ｓ１は、駆動信号Ｈφ１及びＨφ２が共に０Ｖであるときの波形である。ウエル領域Ｗ１，Ｗ２は、バリア領域Ｂ１，Ｂ２よりもポテンシャルが低くなるように実効不純物濃度が調整されている。例えば、ウエル領域Ｗ１，Ｗ２は高不純物濃度のｎ型領域であり、バリア領域Ｂ１，Ｂ２は低不純物濃度のｎ型領域である。ウエル領域Ｗ１とＷ２はポテンシャルがほぼ同じであり、バリア領域Ｂ１とＢ２はポテンシャルがほぼ同じである。
【００１５】
ポテンシャル波形Ｓ２は、駆動信号Ｈφ１が５Ｖであり、駆動信号Ｈφ２が０Ｖであるときの波形である。水平転送路５ａにはポテンシャル傾斜ができ、領域Ｂ２，Ｗ２，Ｂ１，Ｗ１の順に従い、ポテンシャルが高い領域から低い領域に徐々に変化する。電荷１１は、上記のポテンシャル傾斜に従い、水平左方向に転送される。
【００１６】
図５（Ａ）〜（Ｄ）は、従来技術による水平転送路（電荷結合素子）の製造工程を説明するためのデバイス断面図である。
【００１７】
まず、図５（Ａ）に示すように、Ｓｉ基板内のｐ型Ｓｉ領域２１の表面にｎ型不純物２３をイオン注入し、ｐ型Ｓｉ領域２１の表面にｎ型Ｓｉ領域２２を形成する。
【００１８】
次に、図５（Ｂ）に示すように、ｎ型Ｓｉ領域２２の表面にＳｉＯ2 層２４を形成し、その上に多結晶Ｓｉからなる所定パターンの第１のポリゲート２５を形成する。第１のポリゲート２５は、上記のウエル領域Ｗ１，Ｗ２上に形成される電極に相当する。
【００１９】
次に、図５（Ｃ）に示すように、第１のポリゲート２５をマスクとして、ｐ型不純物２７を基板にイオン注入する。第１のポリゲート２５が設けられていない窓の下において、ｎ型Ｓｉ領域２２の表面にｐ型Ｓｉ領域２６が形成される。ｐ型Ｓｉ領域２６下のｎ型Ｓｉ領域２２は、上記のバリア領域Ｂ１，Ｂ２に相当する。第１のポリゲート２５の下のｎ型Ｓｉ領域２２は、上記のウエル領域Ｗ１，Ｗ２に相当する。
【００２０】
次に、図５（Ｄ）に示すように、第１のポリゲート２５をマスクとして、ＳｉＯ2 層２４の一部を異方性エッチングし、その後基板全面にＳｉＯ2 層２８を熱酸化及びＣＶＤ法により形成し、その上に多結晶Ｓｉからなる所定パターンの第２のポリゲート２９を形成する。第１のポリゲート２５はｎ型Ｓｉ領域（ウエル領域）２２を制御するゲート電極であり、第２のポリゲート２９はｐ型Ｓｉ領域（バリア領域）２６を制御するゲート電極である。
【００２１】
ポテンシャル波形Ｓ１は、第１及び第２のポリゲート２５，２９の電位が共に０Ｖであるときのｎ型領域２２内のポテンシャル波形である。第２のポリゲート２９下のｐ型Ｓｉ領域２６はポテンシャルが高くバリア領域Ｂ１，Ｂ２になる。第１のポリゲート２５下のｎ型Ｓｉ領域２２はポテンシャルが低くウエル領域Ｗ１，Ｗ２になる。
【００２２】
【発明が解決しようとする課題】
上記の駆動信号Ｈφ１，Ｈφ２を制御することにより、第１及び第２の水平転送路５ａ，５ｂは、電荷を水平方向に転送することができる。２段水平転送路５では、上記の水平方向の電荷転送に影響を与えることなく、シフトゲート１２を制御することにより、第１の水平転送路５ａから第２の水平転送路５ｂに電荷を垂直方向にスムーズに転送することが困難なことが問題になっている。
【００２３】
次に、上記の問題を解決するための２段水平転送路５の構成を示す。
図６（Ａ）は、従来技術による境界エリア７（図２）の構成図である。第１の水平転送路５ａと第２の水平転送路５ｂの間には、シフトゲート１２が設けられる。図４では領域Ｗ１，Ｂ１，Ｗ２，Ｂ２の４領域を示したが、図６（Ａ）では説明の便宜上図４の領域を左に２つ分ずらし、領域Ｗ２，Ｂ２，Ｗ１，Ｂ１の４領域を示す。
【００２４】
水平転送路５ａ，５ｂは、第２のウエル領域Ｗ２、第２のバリア領域Ｂ２、第１のウエル領域Ｗ１、第１のバリア領域Ｂ１を１組とし、これらを水平方向に繰り返し設けることにより構成される。第１のウエル領域Ｗ１及び第１のバリア領域Ｂ１には駆動信号Ｈφ１が供給され、第２のウエル領域Ｗ２及び第２のバリア領域Ｂ２には駆動信号Ｈφ２が供給される。水平転送路５ａ，５ｂは、駆動信号Ｈφ１，Ｈφ２により２相駆動される。
【００２５】
第１の水平転送路５ａにおけるウエル領域Ｗ１，Ｗ２は、第２の水平転送路５ｂに向かうに従って徐々に広がるテーパ形状になっている。逆に、第１の水平転送路５ａにおけるバリア領域Ｂ１，Ｂ２は、第２の水平転送路５ｂに向かうに従って徐々に狭まる逆テーパ形状になっている。
【００２６】
図６（Ｂ）は、第１のウエル領域Ｗ１に発生する電界を破線で示す。ウエル領域Ｗ１は、テーパ形状を有するので、サイドエフェクトにより、狭い幅（水平方向の距離）の領域から広い幅の領域に向けて（図中の上方向から下方向に向けて）電位が高く（ポテンシャルが低く）なる。また、ウエル領域Ｗ１は、バリア領域Ｂ１，Ｂ２との境界において、不純物濃度の差による作り付けポテンシャルを発生する。ウエル領域Ｗ１は、バリア領域との境界から内側に向かうほど電位が高く（ポテンシャルが低く）なる。ウエル領域Ｗ１をテーパ形状にすることにより垂直方向に自然な電位傾斜を発生させることができる。
【００２７】
図４のポテンシャル波形Ｓ２に示すように、水平転送により電荷１１は第１のウエル領域Ｗ１に溜まる。図６（Ａ）に示すように、ウエル領域Ｗ１の電荷３１は、上記の電位傾斜に従い、垂直下方向に移動する。そして、その電荷３１は、シフトゲート１２を開けることにより、チャネルストップ領域３３ａと３３ｂの間を通り、第２の水平転送路５ｂに移される。チャネルストップ領域３３ａ，３３ｂは、ウエル領域と逆導電型の不純物が添加されており、その周囲よりポテンシャルが高い。
【００２８】
図１６は、図６（Ａ）のＡ−Ａ断面図である。図６（Ａ）では省略したが、ウエル領域Ｗ１及びバリア領域Ｂ２の上に、ＳｉＯ2 層２４を介して、シフトゲート１２、ウエル用ゲート電極２５、及びバリア用ゲート電極２９が形成される。シフトゲート１２とゲート電極２５と２９は、互いにＳｉＯ2 層２４により絶縁される。シフトゲート１２の下方に、ウエル領域Ｗ１とバリア領域Ｂ２の境界が存在する。シフトゲート１２は、第１の水平転送路５ａから第２の水平転送路５ｂに電荷をシフトするための電極である。
【００２９】
ウエル用ゲート電極２５及びバリア用ゲート電極２９の製造方法は、既に図５（Ａ）〜（Ｄ）を参照しながら説明した。ウエル用ゲート電極２５は、ウエル領域Ｗ１に電圧を印加するための電極であり、バリア用ゲート電極２９は、バリア領域Ｂ２に電圧を印加するための電極である。
【００３０】
上記のように、ウエル領域Ｗ１をテーパ形状にすることにより、自然な電位傾斜が生成され、垂直方向にスムーズに電荷を移すことができる。しかし、この方法は、電位傾斜の生成に限界があり、急な電位傾斜の生成が困難である。
【００３１】
本発明の目的は、スムーズに電荷を垂直方向に転送するための２段水平転送路を有する固体撮像素子に適用可能な電荷結合素子の製造方法を提供することである。
【００３２】
【課題を解決するための手段】
本発明の一観点によれば、水平方向にウエル領域とバリア領域とが繰り返し設けられ、複数の垂直転送路から電荷を受け取って水平方向に電荷を転送する第１の水平転送路と、前記複数の垂直転送路から前記第１の水平転送路を介して電荷を受け取って水平方向に電荷を転送する第２の水平転送路と、前記複数の垂直転送路から前記第１又は第２の水平転送路のいずれかに選択的に電荷を供給するシフトゲートとを有する固体撮像装置において、前記第１の水平転送路における電荷結合素子の製造方法であって、（ａ）半導体基板表面に前記第１の水平転送路となる第１のｎ型領域を形成する工程と、（ｂ）前記第１のｎ型領域上に第１の絶縁層を形成する工程と、（ｃ）前記第１の水平転送路上の電荷を転送するための電極であって、前記第１の絶縁層上に、開口部の表面形状がテーパ部を含む所定パターンの第１の電極層を形成する工程と、（ｄ）前記第１の電極層をマスクとしてｎ型不純物を前記半導体基板にイオン注入して前記第１の水平転送路に表面形状がテーパ部を含むウエル領域を形成する工程と、（ｅ）前記第１の電極層をマスクの一部としてｎ型不純物を前記ウエル領域内の表面形状がテーパ部を含む第１の所定領域と、前記ウエル領域内の第１の所定領域に連続し、前記第１の水平転送路及び前記シフトゲートの境界付近において両者にまたがる前記ウエル領域及びバリア領域内の第２の所定領域とにイオン注入する工程とを含む電荷結合素子の製造方法が提供される。
【００３３】
ウエル領域は、第１の電極層をマスクとしてイオン注入しセルフアラインにより形成される。さらに、第１の電極層をマスクとしてｎ型不純物をウエル領域内の所定領域にイオン注入することにより、高ｎ型不純物濃度の領域を所定領域にセルフアラインにより形成することができる。電荷結合素子を固体撮像素子中の２段水平転送路に適用する場合には、この高ｎ型不純物濃度領域をテーパ形状にすることにより、垂直方向の電荷転送の効率を向上させることができる。
【００３４】
【発明の実施の形態】
図１（Ａ）は、本発明の第１の実施例による２段転送路を示し、図２のエリア７の具体的構成を示す図である。
【００３５】
第１の水平転送路５ａと第２の水平転送路５ｂの間には、シフトゲート１２が設けられる。シフトゲート１２を制御することにより、第１の水平転送路５ａから第２の水平転送路５ｂに電荷をシフトさせることができる。
【００３６】
水平転送路５ａ，５ｂは、第２のウエル領域Ｗ２、第２のバリア領域Ｂ２、第１のウエル領域Ｗ１、第１のバリア領域Ｂ１を１組とし、これらを水平方向に繰り返し設けることにより構成される。第１のウエル領域Ｗ１及び第１のバリア領域Ｂ１には駆動信号Ｈφ１が供給され、第２のウエル領域Ｗ２及び第２のバリア領域Ｂ２には駆動信号Ｈφ２が供給される。水平転送路５ａ，５ｂは駆動信号Ｈφ１，Ｈφ２により２相駆動される。
【００３７】
第１の水平転送路５ａにおけるウエル領域Ｗ１，Ｗ２は、第２の水平転送路５ｂに向かうに従って徐々に広がるテーパ形状になっている。逆に、第１の水平転送路５ａにおけるバリア領域Ｂ１，Ｂ２は、第２の水平転送路５ｂに向かうに従って徐々に狭まる逆テーパ形状になっている。図１（Ａ）の垂直方向の断面図は、図１６と同様である。
【００３８】
図６（Ｂ）に示したように、ウエル領域Ｗ１は、狭い幅（水平方向の距離）の領域から広い幅の領域に向けて（図中の上方向から下方向に向けて）電位が高く（ポテンシャルが低く）なる。すなわち、ウエル領域Ｗ１をテーパ形状にすることにより垂直方向に自然な電位傾斜を発生させることができる。
【００３９】
さらに、第１のウエル領域Ｗ１において、斜線を施した高不純物濃度の領域４１を、第１の水平転送路５ａ及びシフトゲート１２にまたがるように形成する。高不純物濃度領域４１の表面形状は、第１のウエル領域Ｗ１の表面形状と同様に、第２の水平転送路５ｂに向かうに従って徐々に広がるテーパ部を有し、好ましくは三角形である。
【００４０】
図１（Ｂ）は、高不純物濃度領域４１に発生する電界を破線で示す。高不純物濃度領域４１は、ウエル領域Ｗ１との境界において、不純物濃度の差による作り付けポテンシャルを発生する。高不純物濃度領域４１は、ウエル領域Ｗ１との境界から内側に向かうほど電位が高く（ポテンシャルが低く）なる。テーパ部を有する高不純物濃度領域４１を形成することにより垂直方向に自然な電位傾斜を発生させることができる。
【００４１】
図４のポテンシャル波形Ｓ２に示すように、水平転送により電荷１１は第１のウエル領域Ｗ１に溜まる。図１（Ａ）に示すように、ウエル領域Ｗ１の電荷４２は、テーパ部を有するウエル領域Ｗ１による電位傾斜及びテーパ部を有する高不純物濃度領域４１による電位傾斜に従い、垂直下方向に移動する。そして、その電荷４２は、シフトゲート１２を開けることにより、チャネルストップ領域３３ａと３３ｂの間を通り、第２の水平転送路５ｂに移される。
【００４２】
上記のように、ウエル領域Ｗ１をテーパ形状にし、さらにテーパ部を有する高不純物濃度領域４１を設けることにより、自然な急な電位傾斜が生成され、垂直方向にスムーズに電荷を移すことができる。
【００４３】
なお、ウエル領域Ｗ１，Ｗ２及びバリア領域Ｂ１，Ｂ２をテーパ形状及び逆テーパ形状にするのではなく、図４に示すように矩形にして、上記のテーパ部を有する高不純物濃度領域４１を設けてもよい。その場合も、電位傾斜を生成することができるが、上記の場合に比べて電位傾斜は緩やかになる。
【００４４】
上記の水平転送路は、図５（Ａ）〜（Ｄ）に示した工程を用いることにより製造することができる。その際、所定領域が露出するようにレジストマスクパターンを設けて基板にイオン注入することにより、高不純物濃度領域４１を形成する工程を追加する必要がある。
【００４５】
しかし、その方法では、高不純物濃度領域４１の位置精度を高めることが困難であり、図７（Ａ）に示すように、高不純物濃度領域４１がウエル領域Ｗ１に隣接するバリア領域Ｂ１，Ｂ２にはみ出しやすい（ミスアラインしやすい）。例えば、バリア領域Ｂ１には高不純物濃度領域４１ａが形成され、バリア領域Ｂ２には高不純物濃度領域４１ｂが形成される。このはみ出した領域４１ａ，４１ｂは、以下に示す弊害を招く。
【００４６】
図７（Ｂ）は、図７（Ａ）に示す水平転送路の３次元ポテンシャルを示す図である。図７（Ａ）、（Ｂ）は、図の簡略化のため、ウエル領域Ｗ１，Ｗ２及びバリア領域Ｂ１，Ｂ２を矩形で示す。駆動信号Ｈφ１を５Ｖ、駆動信号Ｈφ２を０Ｖにしたときのポテンシャル状態を図７（Ｂ）に示す。
【００４７】
ウエル領域Ｗ１には、テーパ部を有する高不純物濃度領域４１の大部分が形成されるので、垂直方向の電位傾斜が生成される。
【００４８】
バリア領域Ｂ１には高不純物濃度領域４１ａが形成され、バリア領域Ｂ２には高不純物濃度領域４１ｂが形成される。高不純物濃度領域４１ａ，４１ｂは、バリア領域Ｂ１，Ｂ２において他よりポテンシャルが低く、いわゆる電荷をためるポテンシャルポケットになる。そのポテンシャルポケットは、電荷の転送効率を下げる。
【００４９】
次に、ポテンシャルポケットの発生を防止するための水平転送路（電荷結合素子）の製造方法を図８〜図１３を参照しながら説明する。
【００５０】
図８（Ａ）はＳｉ基板の平面図であり、図８（Ｂ）は図８（Ａ）のＡ−Ａ断面図である。まず、図８（Ｂ）に示すように、ｐ型Ｓｉ領域５１の表面にｎ型不純物５３をイオン注入し、ｐ型Ｓｉ領域５１の表面にｎ型Ｓｉ領域５２を形成する。
【００５１】
ｎ型不純物５３は、例えばＰやＡｓである。Ｐの場合、イオン注入条件は、例えば、ドーズ量が１×１０11〜１×１０12ｃｍ-2、加速電圧が１０〜５０ｋｅＶである。
【００５２】
図９（Ａ）は基板の平面図であり、図９（Ｂ）は図９（Ａ）のＡ−Ａ断面図である。図９（Ｂ）に示すように、ｎ型Ｓｉ領域５２の表面にｐ型不純物５４をイオン注入し、ｎ型Ｓｉ領域５２の表面に低不純物濃度のｎ- 型Ｓｉ領域５３を形成する。
【００５３】
ｐ型不純物５４は、例えばＢである。イオン注入条件は、例えば、ドーズ量が１×１０11〜１×１０12ｃｍ-2、加速電圧が１０〜５０ｋｅＶである。ただし、ｐ型不純物５４は、図８（Ｂ）のｎ形不純物５３より少ない必要がある。
【００５４】
図１０（Ａ）は基板の平面図であり、図１０（Ｂ）は図１０（Ａ）のＡ−Ａ断面図である。図１０（Ｂ）に示すように、ｎ- 型Ｓｉ領域５３の表面にＣＶＤ法によりＳｉＯ2 層５５を形成し、その上に多結晶Ｓｉからなる所定パターンの第１のポリゲート５６を形成する。
【００５５】
第１のポリゲート５６は、基板全面にＣＶＤ法により多結晶Ｓｉを堆積した後、フォトリソグラフィ及びエッチングにより所定パターンに形成される。第１のポリゲート５６は、上記のバリア領域Ｂ１，Ｂ２上に形成される電極に相当する。
【００５６】
図１０（Ａ）において、ＳｉＯ2 層５５が露出しているエリアはウエル領域Ｗ１，Ｗ２が形成されるエリアであり、第２の水平転送路に向かうほど（図中下に向かうほど）広がるテーパ形状である。ＳｉＯ2 層５５が露出しているエリアは、例えば、上辺Ｌ１が３．６μｍであり、下辺Ｌ２が５．８μｍであり、高さＬ３が７．５μｍである。
【００５７】
第１のポリゲート５６のエリアは、図に一部のみを示すが、バリア領域Ｂ１，Ｂ２が形成されるエリアであり、図１（Ａ）に示すように、第２の水平転送路に向かうほど（図中下に向かうほど）狭まる逆テーパ形状である。
【００５８】
図１１（Ａ）は基板の平面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ断面図である。図１１（Ｂ）に示すように、第１のポリゲート５６をマスクとして、ｎ型不純物５８を基板にイオン注入する。第１のポリゲート５６が設けられていない窓の下において、ｎ型Ｓｉ領域５７がセルフアラインにより形成される。
【００５９】
ｎ型Ｓｉ領域５７は、ｎ- 型Ｓｉ領域５３よりもｎ型不純物濃度が高い。ｎ型Ｓｉ領域５７はウエル領域Ｗ１，Ｗ２に相当し、ｎ- 型Ｓｉ領域５３はバリア領域Ｂ１，Ｂ２に相当する。
【００６０】
ｎ型不純物５８は、例えばＰやＡｓである。Ｐの場合、イオン注入条件は、例えば、ドーズ量が１×１０11〜１×１０12ｃｍ-2、加速電圧が１０〜５０ｋｅＶである。ただし、ｎ型Ｓｉ領域５７とｎ- 型Ｓｉ領域５３の不純物濃度比は、例えば６：１である。
【００６１】
図１２（Ａ）は基板の平面図であり、図１２（Ｂ）は図１２（Ａ）のＡ−Ａ断面図（水平方向断面図）であり、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ断面図（垂直方向断面図）である。テーパ部を有する高不純物濃度領域５９を形成するために、所定パターンのレジストマスク６１を基板上に形成する。図面を分かりやすくするため、図１２（Ａ）はレジストマスク６１の表示を省略している。
【００６２】
次に、レジストマスク６１及び第１のポリゲート５６をマスクとして、ｎ型不純物６０を基板にイオン注入する。レジストマスク６１及び第１のポリゲート５６が設けられていない窓の下において、ｎ型Ｓｉ領域５７の表面にテーパ部を有する高不純物濃度のｎ+ 型Ｓｉ領域５９が形成される。
【００６３】
ｎ+ 型Ｓｉ領域５９は、レジストマスク６１及び第１のポリゲート５６をマスクとしてセルフアラインされるので、ｎ型Ｓｉ領域（ウエル領域）５７からはみ出すことはない。すなわち、ｎ+ 型Ｓｉ領域５９がｎ- 型Ｓｉ領域（バリア領域）５３にはみ出し、ポテンシャルポケット領域４１ａ，４１ｂ（図７（Ａ）、（Ｂ））が生成されることを防止できる。ｎ+ 型Ｓｉ領域５９は、第１のポリゲート５６をマスクとすることによりｎ型Ｓｉ領域（ウエル領域）５７内に収まり、三角形状のうち両端部が切断された形状になる。
【００６４】
ｎ型不純物６０は、例えばＰやＡｓである。イオン注入条件は、例えば、ドーズ量が１×１０10〜１×１０12ｃｍ-2、加速電圧が１０〜５０ｋｅＶである。ただし、ｎ+ 型Ｓｉ領域５９とｎ型Ｓｉ領域５７とｎ- 型Ｓｉ領域５３の不純物濃度比は、例えば１：０．０６：０．０１である。
【００６５】
図１３（Ａ）は基板の平面図であり、図１３（Ｂ）は図１３（Ａ）のＡ−Ａ断面図である。第１のポリゲート５６をマスクとしてＳｉＯ2 層５５の一部を異方性エッチングし、その後基板全面にＳｉＯ2 層６２を熱酸化法及びＣＶＤ法により形成し、その上に多結晶Ｓｉからなる所定パターンの第２のポリゲート６３を形成する。
【００６６】
第２のポリゲート６３は、基板全面にＣＶＤ法により多結晶Ｓｉを堆積した後、フォトリソグラフィ及びエッチングにより所定パターンに形成される。第２のポリゲート６３は、ｎ型Ｓｉ領域（ウエル領域）５７が上方に投影されるエリアを覆うように形成される。
【００６７】
第１のポリゲート５６はｎ- 型Ｓｉ領域（バリア領域）５３を制御するゲート電極であり、第２のポリゲート６３はｎ型Ｓｉ領域（ウエル領域）５７及びｎ+ 型Ｓｉ領域５９を制御するゲート電極である。
【００６８】
ポテンシャル波形Ｓ１は、第１及び第２のポリゲート５６，６３の電位が０Ｖであるときの波形である。ｎ- 型Ｓｉ領域５３はポテンシャルが高くバリア領域Ｂ１，Ｂ２になる。ｎ型Ｓｉ領域５７及びｎ+ 型Ｓｉ領域５９はポテンシャルが低くウエル領域Ｗ１，Ｗ２になる。
【００６９】
以上により、水平転送路が完成する。テーパ部を有するｎ+ 型Ｓｉ領域５９は、第１のポリゲート５６をマスクとしてセルフアラインされるので、ｎ型Ｓｉ領域（ウエル領域）５７からはみ出すことはない。また、上記のセルフアラインにより、図７（Ａ）、（Ｂ）に示すポテンシャルポケット領域４１ａ，４１ｂの生成を防止することができる。
【００７０】
図１４は、本発明の第２の実施例による２段水平転送路を示し、図２のエリア７の具体的構成を示す図である。本実施例は、三角形状の領域７１ａと水平方向に細長く延びる領域７１ｂとからなる高不純物濃度領域７１を転送路に設けることにより、高不純物濃度領域のミスアラインによるポテンシャルポケットの発生を防止することができる。以下、その詳細を説明する。
【００７１】
図１（Ａ）と同じ符号を付した箇所は、上記の説明と同じである。ウエル領域Ｗ１をテーパ形状にすることにより垂直方向に自然な電位傾斜を発生させることができる。
【００７２】
さらに、高不純物濃度領域７１を、第１の水平転送路５ａ及びシフトゲート１２にまたがるように形成する。高不純物濃度領域７１は、三角形状の領域７１ａと水平方向に細長く延びる領域７１ｂとからなる。
【００７３】
領域７１ａの形状は、第１のウエル領域Ｗ１の形状と同様に、第２の水平転送路５ｂに向かうに従って徐々に広がるテーパ部を有し、好ましくは三角形である。
【００７４】
領域７１ｂは、第１の水平転送路５ａとシフトゲート１２にまたがるように、水平方向に細長く形成される。細長い領域７１ｂは、ウエル領域Ｗ１，Ｗ２及びバリア領域Ｂ１，Ｂ２上にまたがる。
【００７５】
図１５は、図１４に示す水平転送路の３次元ポテンシャルを示す図である。図の簡略化のため、ウエル領域Ｗ１，Ｗ２及びバリア領域Ｂ１，Ｂ２を矩形で示す。駆動信号Ｈφ１を５Ｖ、駆動信号Ｈφ２を０Ｖにしたときのポテンシャル状態を図１５に示す。
【００７６】
ウエル領域Ｗ１には、テーパ部を有する高不純物濃度領域７１ａが形成されるので、垂直方向にポテンシャル傾斜が生成される。細長い高不純物濃度領域７１ｂは、ポテンシャルが低く、第１の転送路５ａのポテンシャル側溝となる。高不純物濃度領域７１ｂは、第１の水平転送路５ａのポテンシャル側溝及びシフトゲート１２のポテンシャル側溝を形成する。
【００７７】
電荷７３は、その側溝領域７１ｂを水平方向に移動する。領域７１ｂはポテンシャル側溝を形成するので、図７（Ｂ）に示すようなポテンシャルポケット領域４１ａ，４１ｂの発生を防止することができる。高不純物濃度領域７１を形成するには高精度のアライメントを必要としない。
【００７８】
上記のように、第１の水平転送路５ａにおいて第２の水平転送路５ｂ側の端部にポテンシャル側溝となる領域７１ｂの一部を設けることにより、高不純物濃度領域７１を形成する際にミスアラインして、ポテンシャルポケットを発生する弊害を防止することができる。
【００７９】
第１の水平転送路５ａは、水平方向の電荷転送に悪影響を与えることなく、第２の水平転送路５ｂに向けて垂直方向に電荷をスムーズに転送することができる。
【００８０】
なお、第２の実施例においても、ウエル領域Ｗ１，Ｗ２及びバリア領域Ｂ１，Ｂ２を図４に示すように矩形にしてもよい。
【００８１】
上記の水平転送路は、図５又は図８〜図１３に示した工程を用いて製造することができる。ただし、高不純物濃度領域７１を上記の形状に形成する必要がある。
【００８２】
第１及び第２の実施例によれば、第１の水平転送路５ａのウエル領域Ｗ１にテーパ部を有する高不純物濃度領域を形成することにより、垂直方向に自然な電位傾斜を形成することができる。第１の水平転送路５ａは、水平方向の電荷転送に悪影響を与えることなく、第２の水平転送路５ｂに向けて垂直方向に電荷をスムーズに転送することができる。
【００８３】
また、第２の実施例によれば、第１の水平転送路５ａにおいて第２の水平転送路５ｂ側の端部にポテンシャル側溝となる領域７１ｂの一部を設けることにより、工程上のミスアラインによるポテンシャルポケットの発生を防止することができる。
【００８４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、第１の電極層をマスクとしてｎ型不純物をウエル領域内の所定領域にイオン注入することにより、高ｎ型不純物濃度の領域を所定領域にセルフアラインにより形成することができる。高ｎ型不純物濃度の領域は、高精度のアライメントで形成することができる。
【００８６】
電荷結合素子を固体撮像素子中の２段水平転送路に適用する場合には、この高ｎ型不純物濃度領域をテーパ形状にすれば垂直方向の電荷転送の効率を向上させることができる。第１の水平転送路は、水平方向に電荷を転送することができると共に、第２の水平転送路に向けて垂直方向にスムーズに電荷を転送することもできる。
【図面の簡単な説明】
【図１】図１（Ａ）は本発明の第１の実施例による２段水平転送路の平面図であり、図１（Ｂ）は高不純物濃度領域に発生する電界を示す図である。
【図２】固体撮像素子の平面図である。
【図３】２段水平転送路の平面図及びポテンシャル波形図である。
【図４】第１の水平転送路の平面図及びポテンシャル波形図である。
【図５】図５（Ａ）〜（Ｄ）は従来技術による水平転送路（電荷結合素子）の製造方法を示す工程図である。
【図６】図６（Ａ）は従来技術による２段水平転送路の平面図であり、図１（Ｂ）はウエル領域に発生する電界を示す図である。
【図７】図７（Ａ）は第１の水平転送路の平面図であり、図７（Ｂ）は第１の水平転送路の３次元ポテンシャル図である。
【図８】水平転送路（電荷結合素子）の製造工程を示す。図８（Ａ）は基板の平面図であり、図８（Ｂ）は図８（Ａ）のＡ−Ａ断面図である。
【図９】図８に続く工程を示す。図９（Ａ）は基板の平面図であり、図９（Ｂ）は図９（Ａ）のＡ−Ａ断面図である。
【図１０】図９に続く工程を示す。図１０（Ａ）は基板の平面図であり、図１０（Ｂ）は図１０（Ａ）のＡ−Ａ断面図である。
【図１１】図１０に続く工程を示す。図１１（Ａ）は基板の平面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ断面図である。
【図１２】図１１に続く工程を示す。図１２（Ａ）は基板の平面図であり、図１２（Ｂ）は図１２（Ａ）のＡ−Ａ断面図であり、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ断面図である。
【図１３】図１２に続く工程を示す。図１３（Ａ）は基板の平面図であり、図１３（Ｂ）は図１３（Ａ）のＡ−Ａ断面図である。
【図１４】本発明の第２の実施例による２段水平転送路の平面図である。
【図１５】図１４に示す２段水平転送路の３次元ポテンシャル図である。
【図１６】図６（Ａ）のＡ−Ａ断面図である。
【符号の説明】
１  固体撮像素子
２  画素部
３  フォトダイオード
４  垂直転送路
５ａ  第１の水平転送路
５ｂ  第２の水平転送路
６ａ  第１のアンプ
６ｂ  第２のアンプ
１１  電荷
１２  シフトゲート
１３  電荷
Ｗ１，Ｗ２  ウエル領域
Ｂ１，Ｂ２  バリア領域
２１  ｐ型Ｓｉ領域
２２  ｎ型Ｓｉ領域
２３  ｎ型不純物
２４  ＳｉＯ2 層
２５  第１のポリゲート
２６  ｐ型Ｓｉ領域
２７  ｐ型不純物
２８  ＳｉＯ2 層
２９  第２のポリゲート
３１  電荷
３３  チャネルストップ
４１  高不純物濃度領域
４２  電荷
５１  ｐ型Ｓｉ領域
５２  ｎ型Ｓｉ領域
５３  ｎ型不純物
５４  ｐ型不純物
５５  ＳｉＯ2 層
５６  第１のポリゲート
５７  ｎ型Ｓｉ領域
５８  ｎ型不純物
５９  ｎ+ 型Ｓｉ領域
６０  ｎ型不純物
６１  レジスト
６２  ＳｉＯ2 層
６３  第２のポリゲート
７１  高不純物濃度領域
７３  電荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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