(57)【特許請求の範囲】
【請求項１】
行列配置されたプログラム可能な多数のフラッシュメモリセルと、
行列配置された前記フラッシュメモリセルを接続するワード線及びビット線と、
前記フラッシュメモリセルに並列して配置されて共通のビット線で接続され、前記ワード線に夫々が接続され、その夫々が前記フラッシュメモリセルと略同一のフローティングゲートを備えるフローティングゲート型メモリ構造に形成され、そのゲートカップル比が異なるベリファイセルと、
前記ベリファイセルをベリファイするベリファイ手段と、
を具備することを特徴とするベリファイ機能を備えた不揮発性半導体装置。
【請求項２】
前記ベリファイ手段は、
前記ワード線を選択する手段と、
選択された前記ワード線に接続された前記ベリファイセルから前記ビット線を介して前記ベリファイセルの出力を読み出す読み出し手段と、
を含むことを特徴とする請求項１の不揮発性半導体装置。
【請求項３】
前記読み出し手段は、
参照信号を発生するリファレンスセルと、
該リファレンスセルからの参照信号と前記ベリファイセルからの出力を比較するセンスアンプと、
を含むことを特徴とする請求項２の不揮発性半導体装置。
【請求項４】
前記ベリファイセルは、前記フラッシュメモリセルに並列された第１列及び第２列のベリファイセルを含むこと、
を特徴とする請求項１の不揮発性半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ベリファイ機能を備えた不揮発性半導体メモリ装置に係り、特にベリファイ用のメモリセルを備えた不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ、或いはフラッシュメモリ等の不揮発性メモリでは、データの書き・消し後、本当にデータの書き・消しが行われたかを確認する必要がある。この確認動作をベリファイと呼ぶ。ベリファイは、書き・消し後のセルの電流をリファレンスセルの電流とをセンスアンプ介して比較することで実行される。一般には、書き・消しを一定時間行い、次にベリファイが実行される。この繰り返しでセルの電流値が規定値に入ると、ベリファイが終了され、書き・消しが終了される。
【０００３】
ここで、単に書き・消しと記載しているが、一般に書き込み動作と消去動作は、独立であり、書き込みに関しては、プログラムベリファイ及び消去に関しては、イレーザブルベリファイの用語が用いられている。
【０００４】
【発明が解決しようとする課題】
フラッシュメモリの集積度が高まるにつれ、書き込み及び消去動作に占めるベリファイの割合が増加し、書き込み、或いは、消去に要する時間が増加している。特に、プログラムベリファイは、ビット単位で実行されるために書き込み時間を低減する阻害要因となっている。
【０００５】
この発明の目的は、上述のような事情に鑑みなされたものであって、高集積フラッシュメモリの書き込み時間、消去時間を大幅に短縮できる不揮発性半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】
この発明によれば、行列配置されたプログラム可能な多数のフラッシュメモリセルと、行列配置された前記フラッシュメモリセルを接続するワード線及びビット線と、前記フラッシュメモリセルに並列して配置されて共通のビット線で接続され、前記ワード線に夫々が接続され、その夫々が前記フラッシュメモリセルと略同一のフローティングゲートを備えるフローティングゲート型メモリ構造に形成され、そのゲートカップル比が異なるベリファイセルと、前記ベリファイセルをベリファイするベリファイ手段と、を具備することを特徴とするベリファイ機能を備えた不揮発性半導体装置が提供される。
【０００７】
この発明の実施例によれば、前記ベリファイ手段は、前記ワード線を選択する手段と、選択された前記ワード線に接続された前記ベリファイセルから前記ビット線を介して前記ベリファイセルの出力を読み出す読み出し手段と、を含むことを特徴とする不揮発性半導体装置が提供される。
【０００８】
また、この発明の実施例によれば、前記読み出し手段は、参照信号を発生するリファレンスセルと、該リファレンスセルからの参照信号と前記ベリファイセルからの出力を比較するセンスアンプと、を含むことを特徴とする不揮発性半導体装置が提供される。
【０００９】
更に、この発明の実施例によれば、前記ベリファイセルは、前記フラッシュメモリセルに並列された第１列及び第２列のベリファイセルを含むこと、を特徴とする不揮発性半導体装置が提供される。
【００１０】
【作用】
ベリファイセルをベリファイするだけでワード線に接続されたメモリセルのベリファイができ、ワード線毎にベリファイが可能であることから、ベリファイ時間を大幅に短縮することができる。
【００１１】
【実施例】
以下図面を参照してこの発明の一実施例に係る不揮発性半導体装置を説明する。
【００１２】
図１に示されるようにこの発明の一実施例に係る不揮発性半導体装置においては、不揮発性メモリセル、図１に示す例においては、ビットデータが書き込まれ、消去されるフラッシュメモリセル２nkがＸ行Ｙ列に配置されている。このＸ行Ｙ列配置のフラッシュメモリセル２nkをベリファイするためのベリファイセル４nが更に１列付加されている。メモリセル２nkとベリファイセル４nは、後に説明するように略同一のフローティングゲートを備えるフローティングゲート型メモリ構造に形成されるが、そのゲートカップル比が異なるように製造される。メモリセル２nk及びベリファイセル４nのコントロールゲートは、図１に示されるように夫々ワード線ＷＬi 、ＷＬｉ+1、ＷＬi+2 、…を介してＸ−デコーダ１０に接続され、メモリセル２nkのドレインは、ビット線ＢＬi 、ＢＬi+1、…及びビット線選択用トランジスタ８nを介して書き込み及びセンスアンプ６に接続され、メモリセル２nkのソースは、ソース線ＳＬi 、ＳＬi+1 、…を介してグランドに接続されている。ビット線選択用のトランジス８nのゲートは、Ｙデコーダ１２に接続されている。
【００１３】
ベリファイセル４nのドレインは、ビット線ＢＬvi及びビット線選択用トランジスタ８vを介してベリファイ用のセンスアンプ１４に接続され、ベリファイセル４nのソースは、メモリセル２nkと同様にソース線ＳＬviを介してグランドに接続されている。センスアンプ１４には、メモリセル２nk或いは、ベリファイセル４nと同様の構造を有するリファレンスセル１６の出力側が接続されている。
【００１４】
図１に示したメモリセル２nk及びベリファイセル４n は、図２及び図３に示すようなＥＥＰＲＯＭ構造に形成されている。即ち、図２及び図３に示すうにこれらのセル２nk、４n においては、ｐ型のシリコン基板２０上にｎ型の不純物イオンをドープして高濃度不純物拡散領域（ｎ＋）としてドレイン領域２１及びソース領域２２が形成されている。このドレイン及びソース領域２１、２２を含むシリコン基板２０上には、トンネル酸化膜２３が形成されている。ソース及びドレイン領域２１、２２間のチャネル領域上であってこのトンネル酸化膜２３上には、ポリシリコン膜から成るフローティングゲート２４が形成されている。フローテイングゲート２４以外のトンネル酸化膜２３上には、シリコン酸化物から成る層間絶縁膜２５が形成されている。
【００１５】
フローティングゲート２４の露出面を覆い、且つ、層間絶縁膜２５の表面上であってソース領域及びドレイン領域２２、２１の上方の領域まで覆うポリシリコンから成るキャップ２６(Cap) が形成されている。このキャップ２６及び層間絶縁膜２５上には、更に、このキャップ２６を含む層間絶縁膜２５の表面には、酸化シリコン／窒化シリコンが積層された構造を有する絶縁層としてのＯＮＯ膜２７が形成されている。また、このＯＮＯ膜２７上には、ポリシリコンからなるコントロールゲート２８が形成されている。
【００１６】
図２及び図３に示すメモリセル２nkとベリファイセル４n では、キャップ２６のデメンションが異なっている。即ち、図２に示すメモリセル２nkでは、キャップ２６は、ソース領域２２及びドレイン２１領域が並ぶ方向に沿った長さＬｘ１と、このソース領域２２及びドレイン領域２１が並ぶ方向に対して直交方向に沿った長さＬｙ１を有し、Ｌｘ１×Ｌｙ１で表される略長方形のキャップ面積Ｓ１（＝Ｌｘ１×Ｌｙ１）を有している。これに対して、図３に示すベリファイセル４n では、ソース領域２２及びドレイン領域２１が並ぶ方向に沿った長さＬｘ２と、このソース領域及びドレイン領域が並ぶ方向に対して直交方向に沿った長さＬｙ２を有し、Ｌｘ２×Ｌｙ２で表される略長方形のキャップ面積Ｓ2 （＝Ｌｘ２×Ｌｙ２）を有している。図２及び図３の比較から明らかなように、メモリセル２nkのキャップ長Ｌｘ１は、ベリファイセル４n のキャップ長Ｌｘ２より大きく設定されている。また、メモリセル２nkのキャップ長Ｌｙ１は、ベリファイセル４n のキャップ長Ｌｙ２に等しく設定されていることから、メモリセル２nkのキャップ面積Ｓ1 は、ベリファイセル４n のキャップ面積Ｓ2 よりも大きくなる。
【００１７】
上述したような構造を有するメモリセル２nk及びベリファイセル４nでは、ベリファイセル４nのゲートカップル比がメモリセル２nkのゲートカップル比に比べて小さく設定されている。ゲートカップル比は、チャネル領域及びフローティングゲート２４間のキャパシタンス及びフローティングゲート２４及びコントロールゲート２８間のキャパシタンスにより規定される。図２及び図３に示されるメモリセル２nk及びベリファイセル４nにおいては、チャネル領域及びフローティングゲート２４が対向する面積は、同一であることから、両者のチャネル領域及びフローティングゲート２４間のキャパシタンスは、等しい。これに対して、メモリセル２nk及びベリファイセル４nにおいては、フローティングゲート２４及びコントロールゲート２８が対向する面積Ｓ1 、Ｓ2 は、異なり、メモリセル２nkの方がベリファイセル４nに比べてフローティングゲート２４及びコントロールゲート２８が対向する面積Ｓ1 が大きく、従って、メモリセル２nkの方がベリファイセル４nに比べてフローティングゲート２４及びコントロールゲート２８間のキャパシタンスが大きくなる。メモリセル２nkのゲートカップル比がベリファイセル４nのゲートカップル比よりも大きくなっている。
【００１８】
上述のようにメモリセル２nkとは、異なるゲートカップル比を有するベリファイセル４nを半導体装置に組み込み、このベリファイセル４nをベリファイするだけでこのベリファイセル４nが接続されたワード線ＷＬi 、ＷＬi+1 、…のメモリセル２nkをベリファイすることができる。
【００１９】
尚、上述したゲートカップル比の異なるセルは、単純には、セルのトンネル酸化膜部分の面積とフローティングゲートの表面積を整調して形成するのが最も簡便である。即ち、図２及び図３に示した構造は、ＴＩのＵＳパテント４, ８３３, ５１４に示されたものであるが、斜線で示したポリシリコンキャップをフォトマスク上の工夫でアレイセルよりベリファイセルでより短くすれば、ゲートカップル比の小さいセルとすることができることは明かである。
【００２０】
一般に、フラッシュメモリセル２nkへの書き込み或いは、消去は、ファウラーノードハイムトンネル電流（以下、Ｆ−Ｎ電流）或いは、ホットエレクトロン注入（以下、ＨＥ注入）によって行われる。アレイメモリセル２nkに比べてゲートカップル比の小さいベリファイセル４nを準備し、各々のフローティングゲート２４への電子注入特性、フローティングゲート２４からの電子引き抜き特性及びフローティングゲート２４へのホットエレクトロンの電子注入特性を調べると図４（ａ）、（ｂ）及び（ｃ）のようになる。この図４（ａ）、（ｂ）及び（ｃ）から明らかなようにＦ−Ｎ電流でもＨＥ注入でも、ゲートカップル比の大きいアレイセルの方がその閾値Ｖthの変化が速く、所定時間経過後には、夫々閾値が異なっていることが判る。この性質を利用してベリファイセル４nへのプログラムの書き込み、及びベリファイセル４nからのプログラムの消去をベリファイするだけで各ワード線ＷＬi 、ＷＬｉ+1、ＷＬi+2 、…に接続されたメモリセル２nkをベリファイすることができる。
【００２１】
まず、プログラムベリファイについて説明する。
【００２２】
始めに書き込み動作が実行される。即ち、ワード線ＷＬi がＸデコーダ１０で選択されてワード線ＷＬi に書き込み選択電圧が印加されるとともに書き込みしたいメモリセル２nkのビット線ＢＬi 、ＢＬi+1 …いずれかとベリファイセル４nのビット線ＢＬviに接続された選択用トランジスタ８v、８nがＹデコーダ１２によって選択され、ビット線ＢＬi 、ＢＬi+1 …いずれかとビット線ＢＬviに書き込み電圧が印加される。このようにして、書き込みしたいメモリセル２nkとベリファイセル４nにデータ、例えば、データ”１”が書き込まれる。この書き込み動作では、一定時間の間、選択電圧及び書き込み電圧が印加されてメモリセル２nk及びベリファイセル４nに夫々所定範囲の閾値が与えられる。
【００２３】
この書き込み動作の後にベリファイ動作が開始される。ベリファイ動作では、プログラムされたメモリセル２nkが接続されたワード線ＷＬi のベリファイセル４nがＸデコーダ１０によって選択され、ベリファイ電圧が印加される。このベリファイ電圧は、後に説明するようにプログラムされたベリファイセル４nの閾値電圧に対応している。その後、ビット線ＢＬviに接続された選択用トランジスタ８vがＹデコーダ１２で選択される。従って、プログラムされたベリファイセル４nからの出力がセンスアンプ１４に供給される。このベリファイ動作の際には、リファレンスセル１６もまたＯＮされることから、このリファレンスセル１６から参照出力がセンスアンプ１４に供給される。センスアンプ１４では、参照出力とベリファイセル４nからの出力が比較される。ここで、ベリファイセル４nが正しくプログラムされている場合には、例えば、参照出力のレベルに比べてベリファイセル４nからの出力のレベルが大きく、センスアンプ１４からは、正しくプログラムされた旨を意味する出力”１”が出力される。また、ベリファイセル４nが正しくプログラムされていない場合には、例えば、参照出力のレベルに比べてベリファイセル４nからの出力のレベルが小さく、センスアンプ１４からは、正しくプログラムされていない旨を意味する出力”０”が出力される。
【００２４】
消去ベリファイは、書き込みベリファイと略同様に下記のように実行される。ここで、消去動作は、共通ソースや共通ウエル毎に実行される。即ち、ワード線ＷＬi 、ＷＬi+1 、…に消去ゲート電圧が印加されるとともに共通ウエル又は、共通ソースに消去ウエル電圧又は消去電圧が印加され、或いは、共通ウエル及び共通ソースに夫々消去ウエル電圧及び消去電圧が印加される。このようにして、メモリセル２nk及びベリファイセル４n のデータが消去される。この消去動作では、一定時間の間、選択電圧及び消去電圧が印加されてメモリセル２nk及びベリファイセル４nに夫々所定範囲の閾値が与えられる。
【００２５】
この消去動作の後にベリファイ動作が開始される。ベリファイ動作では、データが消去されたベリファイセル４nがＸデコーダ１０によって次々に選択され、ベリファイ電圧が印加される。このベリファイ電圧は、後に説明するように消去時のベリファイセル４nの閾値電圧に対応している。ビット線ＢＬviに接続された選択用トランジスタ８vがＹデコーダ１２で選択されると、消去されたベリファイセル４nからの出力がセンスアンプ１４に供給される。このベリファイ動作の際には、ＯＮされているリファレンスセル１６からの参照出力がセンスアンプ１４によってベリファイセル４nからの出力と比較される。ここで、ベリファイセル４nが正しく消去されている場合には、例えば、参照出力のレベルに比べてベリファイセル４nからの出力のレベルが小さく、センスアンプ１４からは、正しく消去された旨を意味する出力”０”が出力される。また、ベリファイセル４nが消去されていない場合には、例えば、参照出力のレベルに比べてベリファイセル４nからの出力のレベルが大きく、センスアンプ１４からは、正しく消去されていない旨を意味する出力”１”が出力される。このようにしてベリファイセル４nのすべてが消去されているか否かがベリファイされる。
【００２６】
上述したように、ベリファイセル４nをベリファイすることによってこのベリファイセル４nとワード線ＷＬi を共有するメモリセル２nkのプログラム、或いは、消去がベリファイされる。これは、下記のような理由に基づいている。
【００２７】
図５（ａ）は、多数のセルの閾値の分布を示し、横軸は、セルの数に対応するセルカウントが示され、縦軸には、スレショルド電圧Ｖthが示されている。グラフＡ1 及びＢ1 は、フローティングゲート２４に電子を注入したある時点でのメモリセル２nk及びベリファイセル４nの閾値の分布を示している。また、グラフＡ2 及びＢ2 は、フローティングゲート２４から電子を引き抜いたある時点でのメモリセル２nk及びベリファイセル４nの閾値の分布を示している。
【００２８】
図４（ａ）及び図５（ａ）のグラフＡ1 及びＢ1 から明らかなようにフローティングゲート２４に電子を注入した場合には、ベリファイセル４nの閾値がある値まで上がれば、ゲートカップル比がベリファイセルより大きいメモリセル２nkでは、閾値変化がベリファイセル４nよりも速い為より高い閾値レベルに達している。従って、ベリファイセル４nがその閾値で導通するか否かを調べれば、他のメモリセル２nkは、ベリファイセル４nの閾値よりも大きな閾値を有する所定の閾値を有していることとなり、このベリファイセル４nに対応するメモリセル２nkがその閾値で導通するか否かを調べる必要がないこととなる。
【００２９】
また、図４（ｂ）及び図５（ａ）のグラフＡ2 及びＢ2 から明らかなようにフローティングゲート２４から電子を引き抜いた場合には、ベリファイセルの閾値がある値まで下がれば、ゲートカップル比がベリファイセルより大きいアレイセルでは、閾値変化がベリファイセルよりも速い為より低い閾値レベルに達している。従って、ベリファイセル４nがその閾値で導通するか否かを調べれば、他のメモリセル２nkは、ベリファイセル４nの閾値よりも小さな閾値を有する所定の閾値を有していることとなり、このベリファイセル４nに対応するメモリセル２nkがその閾値で導通するか否かを調べる必要がないこととなる。このような原理から、ワード線ＷＬを共有するビットに対してベリファイセル４n を１つ調べるだけでメモリセル２nkのベリファイは、保証されることとなる。
【００３０】
ホットエレクトロンをフローティングゲート４n に注入する場合にあっても図５（ａ）のグラフＡ1 及びＢ1 に示したと同様な分布を示すことから、同様にホットエレクトロンを注入してデータをメモリセル２nkに書き込む場合、或いは、消去する場合にあっても、単にベリファイセル４n をベリファイするだけでメモリセル２nkをベリファイすることができる。
【００３１】
ここで、リファレンスセル１６がアレイメモリセル２nkと同型のセルに形成し、リファレンスセル１６のゲートカップル比をアレイメモリセル２nkのゲートカップル比に等しくした場合には、ベリファイセル４nとのオフセットを調整するためのセンスアンプ１４のセンス比調整をＴＥＧプロセスで調べておく必要がある。尚、リファレンスセル１６もベリファイセル４nと同型のセルとすると、その調整は容易となる。
【００３２】
さて、以上から以下のような応用が可能となる。
【００３３】
(1) アレイセル２nkよりゲートカップル比の大きいベリファイセル４nからなるビット線を追加する。
【００３４】
このベリファイセル４nは、オーバイレース、オーバプログラムのチエック用に用いることができる。即ち、図５（ｂ）に示すようにベリファイセル４nとアレイセル２nkの閾値分布は、図５（ａ）とは異なっている。即ち、フローティングゲート２４に電子を注入した場合におけるある時点でのメモリセル２nk及びベリファイセル４nの閾値の関係は、グラフＣ1 及びＤ1 から明らかなようにメモリセル２nkの閾値がある値まで上がれば、ゲートカップル比がメモリセル２n より大きいベリファイセル４nでは、閾値変化がメモリセル４n よりも速い為より高い閾値レベルに達している。また、フローティングゲート２４から電子を引き抜いた場合におけるある時点でのメモリセル２nk及びベリファイセル４nの閾値の関係は、グラフＣ2 及びＤ2 から明らかなようにメモリセル２nkの閾値がある値まで下がれば、ゲートカップル比がメモリセル２nkより大きいベリファイセル４nでは、閾値変化がメモリセル２nkよりも速い為より低い閾値レベルに達している。
【００３５】
この性質を利用して図１に示されるベリファイセル４nをアレイセル２nkよりゲートカップル比を大きくすることによってベリファイセル４nをメモリセル２nkのオーバイレース及びオーバプログラムのチエックに用いることができる。
【００３６】
(2) 図１に示す回路においてメモリセルが異なる閾値を有する第１及び第２メモリセルに分類され、これらの第１及び第２メモリセルの夫々よりもゲートカップル比の小さい第１及び第２ベリファイセルからなるビット線を２本以上付加することによって多値化メモリに対処することができる。
【００３７】
ワード線に印加する電圧を変えて多値化メモリを作る場合、第１レベルを第１ベリファイセルで、また、第２レベルを第２ベリファイセルでというふうにベリファイする。このとき、第１ベリファイセルと第２ベリファイセルのゲートカップル比は、必ずしも同じ必要はない。
【００３８】
【発明の効果】
プログラムベリファイ、イレースベリファイがベリファイセル又は、ベリファイビット線だけで行えるので高集積フラッシュメモリの書き込み時間、消去時間を大幅に短縮できる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る不揮発性半導体装置の回路構成を示すブロック図である。
【図２】図１に示されたフラッシュメモリセルの構造を概略的に示す断面図である。
【図３】図１に示されたベリファイセルの構造を概略的に示す断面図である。
【図４】（ａ）、（ｂ）及び（ｃ）は、夫々フラッシュメモリセル及びベリファイセルの電子注入特性、電子引き抜き特性及びホットエレクトロン注入特性を示すグラフである。
【図５】（ａ）、（ｂ）及び（ｃ）は、夫々フラッシュメモリセル及びベリファイセルにおいてゲートカップル比を変えた場合における多数のセルに関する閾値の分布を示すグラフである。
【符号の説明】
２nk … フラッシュメモリセル
４n … ベリファイセル
ＷＬi 、ＷＬｉ+1、ＷＬi+2 、… ワード線
ＢＬi 、ＢＬi+1 、… ビット線
８n 、８v … ビット選択用トランジスタ
ＳＬvi … ソース線
１６ … リファレンスセル
２０ … 基板
２１ … ソース領域
２２ … ドレイン領域
２３ … トンネル酸化膜
２４ … フローティングゲート
２６ … キャップ
２８ … コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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