(57)【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板上に形成されたチャネル層と、
前記チャネル層上に形成され、前記チャネル層にホールを注入する第１のオーミック電極と、
前記チャネル層上に形成され、前記チャネル層からホールを回収する第２のオーミック電極と、
前記チャネル層上、前記第１のオーミック電極と第２のオーミック電極との間に形成され、前記チャネル層中を通過するホールの流れを制御するゲート電極と、
前記チャネル層に隣接して形成され、ホールに対して量子準位を形成する量子ドットと、を備え、
前記量子ドットは前記基板に対して歪み系を形成し、
前記量子ドットは、前記化合物半導体基板を構成する化合物半導体に対してタイプＩＩのヘテロ構造を形成し、
前記チャネル層に隣接してホール供給層が形成され、前記チャネル層は２次元ホールガスを含み、前記量子ドットは前記ホール供給層中に形成されており、
さらに前記チャネル層に形成される２次元ホールガスの有無を検出する検出手段を備えたことを特徴とする量子半導体記憶装置。
【請求項２】
前記量子ドットは、ＧａＳｂよりなることを特徴とする請求項１記載の量子半導体記憶装置。
【請求項３】
前記チャネル層の一の側にホール供給層が隣接して形成され、前記チャネル層は２次元ホールガスを含み、前記量子ドットは前記チャネル層の、前記ホール供給層とは反対の側に形成されていることを特徴とする請求項１または２記載の量子半導体記憶装置。
【請求項４】
化合物半導体基板と、
前記化合物半導体基板上に形成されたチャネル層と、
前記チャネル層上に形成され、前記チャネル層にホールを注入する第１のオーミック電極と、
前記チャネル層上に形成され、前記チャネル層からホールを回収する第２のオーミック電極と、
前記チャネル層上、前記第１のオーミック電極と第２のオーミック電極の間に形成され、前記チャネル層を通過するホールの流れを制御するゲート電極と、
前記チャネル層に隣接して形成され、ホールに対して量子準位を形成する量子ドットと、
を備え、
前記量子ドットは、前記化合物半導体基板を構成する化合物半導体に対してタイプＩＩのヘテロ構造を形成し、
前記チャネル層に隣接してホール供給層が形成され、前記チャネル層は２次元ホールガスを含み、前記量子ドットは前記ホール供給層中に形成されている量子半導体記憶装置の読み出し方法であって、
前記量子ドット内の前記ホールの蓄積の有無により形成または消失する前記チャネル層の２次元ホールガスの変化を検出することを特徴とする量子半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に量子ドット構造を情報の記憶に使う量子半導体記憶装置に関する。
キャリアの閉じ込めのない、いわゆるバルク半導体結晶では、キャリアの状態密度はエネルギと共に放物線的に、すなわち連続的に増大するが、半導体結晶中にキャリアを１次元的に閉じ込めたいわゆる量子井戸構造では量子準位が出現するため、状態密度が階段状に変化する。かかる階段状の状態密度を有する系では、キャリアの分布はバルク結晶の場合よりも制限されるため、かかる量子井戸構造を例えばレーザダイオード等の光半導体装置に適用した場合、バルク半導体結晶を使った場合よりも幅のせまい鋭いスペクトルが得られ、またレーザダイオード等の発光素子では発光効率が向上する。また、量子井戸構造は、ＲＨＥＴのような共鳴バリアを有する電子素子において、キャリアのエネルギフィルタとして使われている。
【０００２】
かかるキャリアの閉じ込めをさらに進めた量子細線構造では、キャリアの２次元的な閉じ込めの結果、状態密度は各階段の下端で最大になるように変化するため、キャリアのエネルギスペクトルはさらに鋭くなる。
キャリアの閉じ込めをさらに進めた究極的な量子ドット構造では、キャリアの３次元的な閉じ込めの結果、状態密度は離散的になり、これに伴い、キャリアのエネルギスペクトルは、各量子準位に対応して完全に離散的になる。かかる離散的なエネルギスペクトルを有する系では、系が室温等の熱的励起が存在するような状態にあってもキャリアの遷移が量子準位間で不連続に生じるため、例えば量子ドット構造を有する光半導体装置では、室温においても非常に鋭い発光スペクトルを得ることができる。また、かかる量子ドット構造をＲＨＥＴのような共鳴バリアを有する電子素子において、キャリアのエネルギフィルタとして使った場合も、低温のみならず、室温においても非常に鋭いエネルギスペクトルが得られる。
【０００３】
また、かかる量子ドット構造ではキャリアが３次元的に閉じ込められるため、かかるキャリアの３次元的閉じ込めを使って情報記憶装置を形成することが提案されている。量子ドット構造を使った情報記憶装置には、量子ドットの光学的特性を使って情報を光学的に記憶する装置もあるが、一方で、かかる量子ドットをフラッシュメモリのフローティングゲートに使い、量子ドット中に蓄積されたキャリアの電荷によりフラッシュメモリを構成するメモリセルトランジスタの導通を制御する装置も提案されている。
【０００４】
【従来の技術】
従来より、量子井戸構造は、ＭＢＥ法あるいはＭＯＶＰＥ法を使って一対のバリア層の間に非常に薄い量子井戸層を介在させることにより、比較的容易に、また確実に形成することが可能であった。また、量子細線構造については、階段構造を有するいわゆる傾斜半導体基板を使い、各階段の側縁に沿って厚さおよび幅の狭い半導体層を量子井戸層として成長させる方法、あるいは１次元量子井戸構造を電子ビームリソグラフィ等により形成する方法が提案されている。
【０００５】
そこで、量子ドット構造についても、このような傾斜基板上の段差あるいはキンクを使って形成することが考えられるが、かかる基板表面の段差の制御は困難であり、またかかる量子ドット界面においては元素の混合が生じやすく、界面における組成の急峻な変化が困難である等の問題点が存在する。また、リソグラフィ等のパターニングを使った場合、加工に伴う量子ドットへの実質的な損傷が避けられない。
【０００６】
これに対し、ＩｎＡｓ／ＧａＡｓ等の歪み系ヘテロエピタキシャル構造において、ヘテロエピタキシャル成長の初期に出現するいわゆるＳ−Ｋ（Stranski-Krastanow) モード成長を利用することにより、基板上に相互に離間した島の形で量子ドット構造を形成することができることが知られている。例えば、ＧａＡｓ基板上に、Ｉｎ組成が０．５程度の格子定数が大きく異なるＩｎＧａＡｓ層を数分子層、ＭＢＥ法により堆積することにより、直径が３０〜４０ｎｍのＩｎＧａＡｓの島がＧａＡｓ基板上に形成されることが報告されている（Leonard, D., et al., Appl. Phys. Lett. 63, pp.3203 - 3205, 1993)。また、ＡＬＥ法を使って直径が１５〜２０ｎｍ程度のＩｎＧａＡｓの島を、ＧａＡｓ基板上に、１００ｎｍ程度の間隔で形成できることが報告されている (Mukai, K., et al., Jpn. J. Appl. Phys., 33, pp.L1710 - L1712, 1994) 。さらに、ＭＯＶＰＥ法によっても、同様な量子ドットを形成できることが知られている（Oshinowo, J., et al., Appl, Phys. Lett. 65, (11), pp.1421 - 1423 (1994) 。さらに、ＧａＡｓ基板上へのＳ−ＫモードによるＩｎＧａＰ／ＩｎＰ／ＩｎＧａＰ構造の量子ドットの形成が、Kurtenbach他（Kurtenbach, A., et al., Appl. Phys. Lett. 66, pp.361-363, 1995）に記載されている。
【０００７】
また、本発明の発明者は、先に、かかるＳ−Ｋモードの量子ドットが形成された量子ドット構造上に、前記量子ドットを埋め込むように、基板と格子整合する中間層を形成し、かかる中間層上にさらにＳ−Ｋモードで量子ドットを形成した場合、上層の量子ドットが下層の量子ドット上に整列する現象を発見した (Sugiyama, Y., et al., Jpn. J. Appl. Phys. 35, Part 1, No.2B, pp.365 - 369, February, 1996)。かかる量子ドットの整列は、下層の量子ドットを埋め込んだ中間層中に前記量子ドットに対応して歪みが蓄積され、上層の量子ドットを構成する半導体層をかかる中間層上に堆積する際に、中間層のうち、かかる歪みが蓄積された部分に上層の量子ドットを構成する原子が集まるために生じるものと考えられる。同様な知見は、Solomon 他（Solomon, G.S. et al., Physical Review Letters, 76(6), February 5, 1996, pp.952-955) においても報告されている。
【０００８】
かかる歪み系ヘテロエピタキシャル構造における量子ドットの形成は、ヘテロ界面に生じる歪みエネルギに支配されるため、従来の量子ドット構造の形成に比べてはるかに簡単であり、また電子ビームリソグラフィ等によるパターニングを行なうわけでもないので、形成された量子ドットが製造プロセスにより損傷を受けることもない。
【０００９】
そこで、このような量子ドットをＨＥＭＴ構造の中に埋め込み、かかる量子ドットへのキャリアの注入により、ＨＥＭＴ構造中における２次元電子ガスの形成を制御する半導体記憶装置が、Yusa他（Yusa, G. and Sakaki, H., J. Crystal Growth, 175/176, pp.730-735, 1997 ），あるいはTaira,T., et al., The 3rd International Workshop on Quantum Functional Devices, November 5-7, 1997, Maryland, U.S.A., pp.53-56）に記載されている。
【００１０】
図１（Ａ），（Ｂ）は、前記Yusa他によるＨＥＭＴ構造を有する半導体記憶装置の構成１０を示す。ただし、図１（Ａ）は前記ＨＥＭＴ１０のバンド構造を、図１（Ｂ）は対応する半導体層構造を示す。
図１（Ａ）を参照するに、（１００）面を有する半絶縁性ＧａＡｓ基板１１上には非ドープＡｌＧａＡｓ／ＧａＡｓ超格子構造を有するバッファ層１２がエピタキシャルに形成され、さらに前記バッファ層１２上には非ドープＡｌＧａＡｓ層１３がエピタキシャルに形成される。前記非ドープＡｌＧａＡｓ層１３は、実際には前記バッファ層１２との界面近傍の位置１４においてＳｉによりデルタドープされている。
【００１１】
一方、前記ＡｌＧａＡｓ層１３上には非ドープＧａＡｓよりなる電子走行層１５がエピタキシャルに形成され、前記ＧａＡｓ電子走行層１５上にはＩｎＡｓ量子ドット１６がＳ−Ｋモード成長により形成される（ＧａＡｓ／ＩｎＡｓ量子ドット）。その際、前記電子走行層１５の上部は前記量子ドット１６のバリア層を兼ねる。さらに、前記電子走行層１５上には、前記量子ドット１６を覆うように、別の非ドープＧａＡｓ層１７が別のバリア層として形成され、前記ＧａＡｓ層１７上にはショットキー電極１８が形成される。図１（Ｂ）のバンド構造図に示すように、量子ドット１６では、伝導帯Ｅｃの下端から深さがφc の位置に、電子の基底量子準位Ｅe が形成されている。
【００１２】
かかるヘテロエピタキシャル構造では、前記デルタドープされたＡｌＧａＡｓ層１３からＧａＡｓ電子走行層１５に電子が注入され、注入された電子は前記Ａ層１３と層１５との界面に蓄積し、２次元電子ガス（２ＤＥＧ）を形成する。
次に図１（Ｂ）のバンド構造図を参照するに、前記ＡｌＧａＡｓ層１３の伝導帯は前記位置１４におけるＳｉのデルタドーピングにより固定され、前記ショットキー電極１８に印加されるゲート電圧ＶG に応じて前記電子走行層１５中における前記２ＤＥＧの形成が制御される。その際、前記ゲート電極ＶG を前記ＩｎＡｓ量子ドット１６に電子が注入されていない状態で、前記電子走行層１５中に２ＤＥＧが形成されるように設定しておくと、前記ＩｎＡｓ量子ドット１６に電子が注入された場合に前記量子ドット１６のエネルギ、したがって前記ＧａＡｓ層１５伝導帯Ｅｃのエネルギが増大し、その結果前記電子走行層１５とその下のＡｌＧａＡｓ層１３の界面における前記２ＤＥＧの形成は抑制される。換言すると、前記ゲート電圧ＶG の値を適切に設定しておくと、前記ＩｎＡｓ量子ドット１６中の電荷により前記半導体記憶装置１０の導通を制御することが可能になる。これは、前記ＨＥＭＴ構造の半導体記憶装置１０において、情報を前記量子ドット１６中に電荷の形で蓄積することができることを意味する。換言すると、半導体記憶装置１０はフラッシュメモリと同様な、不揮発性半導体記憶装置を形成する。
【００１３】
図２（Ａ），（Ｂ）は、前記Taira 他によるＨＥＭＴ構造を有する半導体記憶装置２０の構成を示す。ただし、図２（Ａ）は前記ＨＥＭＴ２０のバンド構造を、図２（Ｂ）は対応する半導体層構造を示す。
図２（Ａ）を参照するに、半絶縁性ＧａＡｓ基板２１上には非ドープＧａＡｓ層２２が電子走行層の一部としてエピタキシャルに形成される。さらに、前記電子走行層２２上には非ドープＡｌＧａＡｓ層２３が電子供給層中における量子ドットのバリア層としてエピタキシャルに形成され、前記ＡｌＧａＡｓ層２３上にはＩｎＡｓ量子ドット２４がＳ−Ｋモード成長により形成される（ＡｌＧａＡｓ／ＩｎＡｓ量子ドット）。さらに、前記ＡｌＧａＡｓ層２３上には前記量子ドット２４を覆うように、別の非ドープＡｌＧａＡｓバリア層２５が電子供給層の中間部分として形成され、さらに前記非ドープＡｌＧａＡｓバリア層２５上にはｎ型ＡｌＧａＡｓ層２６が電子供給層の最上部としてエピタキシャルに形成される。さらに、前記ＡｌＧａＡｓ層２６上にはショットキー電極２７が形成される。
【００１４】
かかるヘテロエピタキシャル構造では、前記ｎ型ＡｌＧａＡｓ電子供給層２６から電子が非ドープＡｌＧａＡｓバリア層２５、量子ドット２４および非ドープＡｌＧａＡｓバリア層２３を経てＧａＡｓ電子走行層２２に注入され、前記ＡｌＧａＡｓ層２３とＧａＡｓ電子走行層２２との界面に蓄積して２次元電子ガス（２ＤＥＧ）を形成する。また、前記量子ドット２４では、図２（Ｂ）のバンド構造図よりわかるように、伝導帯下端Ｅｃから深さがφc の位置に、電子の基底量子準位Ｅe が形成されている。
【００１５】
図２（Ｂ）のバンド構造図を参照するに、前記ゲート電極ＶG を、前記ＩｎＡｓ量子ドット２４に電子が注入されていない状態で前記電子走行層２２中に２ＤＥＧが形成されるように設定しておくと、前記ＩｎＡｓ量子ドット２４に電子が注入された場合に前記量子ドット２４のエネルギ、したがって前記ＡｌＧａＡｓ層２３〜２６の伝導帯Ｅｃのエネルギが増大し、その結果前記ＡｌＧａＡｓ層２３とその下のＧａＡｓ層２２の界面における前記２ＤＥＧの形成は抑制される。換言すると、前記ゲート電圧ＶG の値を適切に設定しておくと、前記ＩｎＡｓ量子ドット２４中の電荷により前記ＨＥＭＴ２０の導通を制御することが可能になる。これは、前記ＨＥＭＴ２０において、情報を前記量子ドット２４中に電荷の形で蓄積することができることを意味する。換言すると、ＨＥＭＴ２０はフラッシュメモリと同様な不揮発性半導体記憶装置を形成する。
【００１６】
【発明が解決しようとする課題】
このようなＨＥＭＴを基本とし、情報を量子ドット１６あるいは２４にキャリアとして蓄積する構成の不揮発性半導体記憶装置では、保持される情報の安定性は、前記量子ドットに伴う量子井戸のポテンシャル深さφc に関係する。かかるポテンシャル深さφc が不十分だと、前記量子ドット中の電子は熱励起により量子井戸から脱出してしまい、情報の保持が困難になる。ＧａＡｓ／ＩｎＡｓ／ＧａＡｓ構造の量子ドットを使った図１のＨＥＭＴ１０では、７７Ｋ以下の温度でないと、安定な情報の保持は実現されない。前記ＧａＡｓ／ＩｎＡｓ／ＧａＡｓ構造の量子ドットでは、前記ポテンシャルの深さφc は０．１５ｅＶ程度にしかならない。一方、ＡｌＧａＡｓ／ＩｎＡｓ／ＡｌＧａＡｓ構造の量子ドットを使ったＨＥＭＴ２０では室温での情報の保持が実現されているが、現在のところ保持時間は１０秒は超えるものの、Ｓｉ基板上に構成されるフラッシュメモリの年のオーダーに比べるとはるかに短い。
【００１７】
前記ＨＥＭＴ２０において情報の保持時間を増大させるには、前記量子ドット２４を画成するＡｌＧａＡｓバリア層中のＡｌ濃度を増大させればよいが、ＡｌＧａＡｓ結晶中においてＡｌ濃度が増大すると間接遷移バンドに関係する深い不純物準位（ＤＸセンター）が発生してしまい、電子が量子ドットに効率的に供給されなくなってしまう。
【００１８】
そこで、本発明は上記の課題を解決した、新規で有用な量子半導体記憶装置を提供することを概括的課題とする。
本発明のより具体的な課題は、ＦＥＴ構造を有し、ＦＥＴ構造中に形成された量子ドットに蓄積されたキャリアにより、情報の記憶を行なう量子半導体装置において、量子ドット中に情報を、安定に、かつ長時間にわたって保持できる量子半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は上記の課題を、化合物半導体基板と、前記化合物半導体基板上に形成されたチャネル層と、前記チャネル層上に形成され、前記チャネル層にホールを注入する第１のオーミック電極と、前記チャネル層上に形成され、前記チャネル層からホールを回収する第２のオーミック電極と、前記チャネル層上、前記第１のオーミック電極と第２のオーミック電極との間に形成され、前記チャネル層中を通過するホールの流れを制御するゲート電極と、前記チャネル層に隣接して形成され、ホールに対して量子準位を形成する量子ドットと、を備え、前記量子ドットは前記基板に対して歪み系を形成し、前記量子ドットは、前記化合物半導体基板を構成する化合物半導体に対してタイプＩＩのヘテロ構造を形成し、
前記チャネル層に隣接してホール供給層が形成され、前記チャネル層は２次元ホールガスを含み、前記量子ドットは前記ホール供給層中に形成されており、さらに前記チャネル層に形成される２次元ホールガスの有無を検出する検出手段を備えたことを特徴とする量子半導体記憶装置により、または化合物半導体基板と、前記化合物半導体基板上に形成されたチャネル層と、前記チャネル層上に形成され、前記チャネル層にホールを注入する第１のオーミック電極と、前記チャネル層上に形成され、前記チャネル層からホールを回収する第２のオーミック電極と、前記チャネル層上、前記第１のオーミック電極と第２のオーミック電極の間に形成され、前記チャネル層を通過するホールの流れを制御するゲート電極と、前記チャネル層に隣接して形成され、ホールに対して量子準位を形成する量子ドットと、を備え、前記量子ドットは、前記化合物半導体基板を構成する化合物半導体に対してタイプＩＩのヘテロ構造を形成し、前記チャネル層に隣接してホール供給層が形成され、前記チャネル層は２次元ホールガスを含み、前記量子ドットは前記ホール供給層中に形成されている量子半導体記憶装置の読み出し方法であって、前記量子ドット内の前記ホールの蓄積の有無により形成または消失する前記チャネル層の２次元ホールガスの変化を検出することを特徴とする量子半導体記憶装置の読み出し方法により、解決する。
【００２０】
図３のバンド構造では、伝導帯Ｅc 下端のバンド不連続が、前記ＧａＡｓ／ＧａＳｂ境界において０．０８ｅＶ程度であり（Hatani, F. et al., Appl. Phys. Lett. 67, pp.656, 1995; Rubin, M.E., et al., Appl. Phys. Lett. 70, pp.1590, 1997 ）、かかるＧａＳｂ量子ドットについて観測されたフォトルミネッセンスのデータを勘案すると、図３に示すＧａＳｂ量子ドット中に形成されるホールの基底量子準位ＥH は、価電子帯ＥV の上端から測った深さが０．４２ｅＶ程度になるものと考えられる。この値は、ＧａＡｓ／ＩｎＡｓ量子ドットにおける、伝導帯Ｅc の下端から測った電子の基底量子準位Ｅe の深さ（０．１５ｅＶ）よりも、０．２７ｅＶも大きい。
【００２１】
そこで、図１（Ａ），（Ｂ）あるいは図２（Ａ），（Ｂ）の量子半導体記憶装置において、ＧａＡｓ／ＩｎＡｓあるいはＡｌＧａＡｓ／ＩｎＡｓ量子ドットのかわりにＧａＡｓ／ＧａＳｂ量子ドットを使い、キャリアとして電子のかわりにホールを使うことにより、効果的なキャリアの閉じ込めを実現でき、キャリアの閉じ込めが強まると共に、量子半導体記憶装置の情報保持時間も長くなると考えられる。
【００２２】
図４は、図２（Ａ）の構造の量子半導体装置２０において、ＡｌＧａＡｓ／ＩｎＡｓ量子ドット２４の代わりに前記ＡｌＧａＡｓ／ＧａＳｂ量子ドットを使った場合の価電子帯Ｅv のバンド構造を示す。
図４を参照するに、図２（Ａ）の構造においてｎ型にドープされていたＡｌＧａＡｓ層２６はＭｇあるいはＺｎ、あるいはＢｅによりｐ型にドープされたＡｌＧａＡｓ層２６’に置き換えられており、その結果、前記ゲート電極２７にゲート電圧ＶG を印加した状態において、前記ＡｌＧａＡｓ層２３とその下のＧａＡｓ層２２との境界部に沿って、２次元ホールガス２ＤＨＧが形成される。その際、前記ＧａＳｂ量子ドットにホールが注入されると価電子帯Ｅv の下端が下方に変位し、前記２ＤＨＧが消失する。すなわち、図４の量子半導体装置は、前記ＧａＳｂ量子ドット中のホールの形で情報を蓄積する。その際、前記価電子帯ＥV の上端から測った前記量子ドット中のホールの基底量子準位ＥH の深さφV は先にも説明したように０．４２ｅＶの程度であり、その結果、ホールは前記ＧａＳｂ量子ドット中において安定に保持される。前記ＧａＳｂ量子ドット中へのホールの注入あるいは引き抜きは、例えば前記ゲート電極２７から、ＡｌＧａＡｓ層２６’，２５および２３を介したホールのトンネリングによって行なうことができる。
【００２３】
このように、電界効果型量子半導体記憶装置において、量子ドットにタイプＩＩのヘテロ構造を利用し、さらにキャリアとしてホールを使うことにより、量子ドット中への強いキャリアの閉じ込めが実現し、半導体記憶装置は蓄積された情報を、キャリアの熱的励起が生じる室温においても、長時間にわたり安定して保持することが可能になる。
【００２４】
特に、ＧａＳｂ量子ドットにおいて、バリア層としてＡｌＧａＡｓを使った場合には、前記ホール基底量子準位ＥH の深さφV は、前記ＡｌＧａＡｓ層の組成をＡｌx Ｇａ1-x Ａｓと表現した場合、
φV ＝１．２４７×０．４Ｘ＋０．４２＝０．４９９８Ｘ＋０．４２（ｅＶ）
と表されるのに対し、ＩｎＡｓ量子ドット量子ドットの電子基底量子準位Ｅe の深さφC は、
φc ＝１．２４７×０．６Ｘ＋０．１５＝０．７８４２Ｘ＋０．１５（ｅＶ）
となり、ＡｌＧａＡｓの全組成範囲Ｘにわたり、φV の方がφC よりも大きいことがわかる。
【００２５】
また、上記の関係は、前記電子基底量子準位Ｅe の深さφC とホール基底量子準位ＥH の深さφV とが、いずれもＡｌＧａＡｓバリア層中のＡｌ組成Ｘと共に増大することを示しており、従って前記バリア層中のＡｌ組成を増大すればいずれの場合にも有効なキャリアの閉じ込めおよび情報の保持が得られそうに思われるが、電子をキャリアとしたＡｌＧａＡｓ／ＩｎＡｓ量子ドットでは、バリア層中のＡｌの濃度が増大するにつれて前記ＤＸセンターによる深い準位の効果が大きくなってしまい、Ｘの値として０．２４〜０．２５程度が限界であった。これに対し、ホールをキャリアとしたＡｌＧａＡｓ／ＧａＳｂ量子ドットでは、前記バリア層中のＡｌの濃度が増大しても、前記バリア層がｐ型ドーパントでドープされている限り、ｎ型ドーパントを使った場合のような問題が生じることはなく、Ｘの値を０．３程度まで増大させることが可能になる。この面でも、ＧａＳｂ量子ドットにおいてホールをキャリアに使うのが、情報保持の安定化に有利である。
【００２６】
【発明の実施の形態】
［第１実施例］
図５は、本発明の第１実施例によるＨＥＭＴを基本とした量子半導体記憶装置３０の構成を示す。
図５を参照するに、前記量子半導体記憶装置３０は（１００）面を有する半絶縁性ＧａＡｓ基板３１上に形成され、前記基板３１上にエピタキシャルに形成された厚さが約３００ｎｍのＡｌＧａＡｓバッファ層３２と、前記ＡｌＧａＡｓバッファ層３２上にエピタキシャルに形成された厚さが約１５０ｎｍのＧａＡｓチャネル層３３と、前記チャネル層３３上にエピタキシャルに形成された組成がＡｌ0.3 Ｇａ0.7 Ａｓで厚さが約３ｎｍの非ドープＡｌＧａＡｓバリア層３４とを含み、前記ＡｌＧａＡｓバリア層３４上にはＧａＳｂ量子ドット３５が、ＭＢＥ法を使ったＳ−Ｋモード成長により、好ましくは４５０〜５００°Ｃの基板温度で形成される。
【００２７】
さらに前記バリア層３４上には、前記ＧａＳｂ量子ドット３５を埋めるように組成がＡｌ0.3 Ｇａ0.7 Ａｓの非ドープＡｌＧａＡｓバリア層３６が約４０ｎｍの厚さにエピタキシャルに形成され、さらに前記バリア層３６上には組成がＡｌ0.3 Ｇａ0.7 ＡｓのＭｇあるいはＺｎ、あるいはＢｅにより、約２×１０18ｃｍ-3の濃度でｐ型にドープされたＡｌＧａＡｓホール供給層３７が、約４５ｎｍの厚さに形成される。
【００２８】
前記ホール供給層３７上には、ソース電極Ｓおよびドレイン電極Ｄがオーミック電極により形成され、さらに前記ソース電極Ｓとドレイン電極Ｄとの間にはゲート電極Ｇがショットキー電極により形成される。
図示の例では前記ソース電極Ｓは接地され、前記ドレイン電極Ｄにドレイン電圧Ｖd が供給される。さらに、前記ゲート電極Ｇにゲート電圧ＶG が供給される。その際、前記ゲート電圧ＶG を前記チャネル層３３とバリア層３４との境界に沿って２次元ホールガス２ＤＨＧが形成されるように設定しておくと、前記量子ドット３５にホールが蓄積された場合に前記バリア層３４のポテンシャルが変化し、前記２ＤＨＧが消失する。前記２ＤＨＧが消失すると、前記ＨＥＭＴ３０は導通が遮断されるため、前記ドレイン電圧Ｖd の変化を検出することで、前記量子ドット３５に書き込まれた情報を読み出すことが可能になる。
【００２９】
一方、図５の構成において前記量子ドット３５に情報を書き込む場合には、前記ゲート電極Ｇに印加されるゲート電圧ＶG を正側に増大させ、前記ホール供給層３７から前記バリア層３６を介して前記量子ドット３５にホールを、トンネリングにより注入する。また、前記量子ドット３５から情報を消去する場合には、前記ゲート電圧ＶG を負側に変化させ、前記量子ドット３５から前記ホール供給層３７にホールを引き抜く。その際、図５に示すように、前記半導体装置３０に隣接してレ−ザダイオ−ド等の光源３９を設け、前記量子ドット３５に励起光を供給するようにしてもよい。この場合、前記光源３９は、組成がＡｌ0.3 Ｇａ0.7 ＡｓのＡｌＧａＡｓバリア層３６の禁制帯幅よりも大きいエネルギを有する波長の励起光を形成する。
［第２実施例］
図６は、本発明の第２実施例によるＨＥＭＴを基本とした量子半導体記憶装置４０の構成を示す。
【００３０】
図６を参照するに、前記量子半導体記憶装置４０は（１００）面を有する半絶縁性ＧａＡｓ基板４１上に形成され、前記基板４１上にエピタキシャルに形成された厚さが約３００ｎｍのＡｌＧａＡｓバッファ層４２と、前記ＡｌＧａＡｓバッファ層４２上にエピタキシャルに形成された厚さが約８ｎｍで組成がＡｌ0.3 Ｇａ0.7 Ａｓで表されるｐ型ＡｌＧａＡｓプレーナドープ層４３と、前記プレーナドープ層４３上にエピタキシャルに形成された組成がＡｌ0.3 Ｇａ0.7 Ａｓで厚さが約６０ｎｍの非ドープＡｌＧａＡｓバリア層４４とを含み、前記ＡｌＧａＡｓバリア層４４上には、厚さが約１００ｎｍの非ドープＧａＡｓチャネル層４５が形成される。さらに、前記ＧａＡｓチャネル層４５上には、ＧａＳｂ量子ドット４６が、ＭＢＥ法を使ったＳ−Ｋモード成長により、好ましくは４５０〜５００°Ｃの基板温度で形成される。
【００３１】
さらに前記チャネル層４５上には、前記ＧａＳｂ量子ドット４６を埋めるようにＧａＡｓバリア層４７が約４００ｎｍの厚さにエピタキシャルに形成され、さらに前記バリア層４７上にはソース電極Ｓおよびドレイン電極Ｄがオーミック電極により形成され、さらに前記ソース電極Ｓとドレイン電極Ｄとの間にはゲート電極Ｇがショットキー電極により形成される。
【００３２】
かかる構成の量子半導体記憶装置４０では、前記ゲート電極Ｇに印加されるゲート電圧Ｖg を適当に設定することにより、前記ｐ型プレーナドープ層からホールが前記バリア層４４を介して前記チャネル層４５に供給され、前記バリア層４４との境界面に沿って２ＤＨＧが形成される。
本実施例においても、前記ドレイン電極Ｄのドレイン電圧Ｖd を検出することにより前記量子ドット４６に書き込まれた情報を読み出すことが可能になる。さらに、この状態において前記量子ドット４６に前記ゲート電極Ｇからホールを注入する、あるいは引き抜くことにより、前記２ＤＨＧの形成・消滅を前記第１実施例の場合と同様に制御でき、情報の量子ドット４６への書き込みおよび消去が制御される。
【００３３】
本実施例においても、前記量子ドット４６へのホールの注入あるいは引き抜きの際に、前記量子ドット４６に光源４８から前記ＡｌＧａＡｓバリア層の禁制帯幅よりも大きいエネルギの励起光を照射して、ホールの注入・引き抜きを促進してもよい。
［第３実施例］
図７は、本発明の第３実施例によるＭＥＳＦＥＴを基本とした量子半導体記憶装置５０の構成を示す。
【００３４】
図７を参照するに、前記量子半導体記憶装置５０は（１００）面を有する半絶縁性ＧａＡｓ基板５１上に形成され、前記基板５１上にエピタキシャルに形成された厚さが約３００ｎｍのＡｌＧａＡｓバッファ層５２と、前記ＡｌＧａＡｓバッファ層５２上にエピタキシャルに形成された厚さが約１５０ｎｍの非ドープＧａＡｓ層５３と、前記ＧａＡｓ層５３上にエピタキシャルに形成された組成がＡｌ0.3 Ｇａ0.7 Ａｓで厚さが約４０ｎｍの非ドープＡｌＧａＡｓバリア層５４とを含み、前記ＡｌＧａＡｓバリア層５４上にはＧａＳｂ量子ドット５５が、ＭＢＥ法を使ったＳ−Ｋモード成長により、好ましくは４５０〜５００°Ｃの基板温度で形成される。
【００３５】
さらに前記バリア層５４上には、前記ＧａＳｂ量子ドット５５を埋めるように組成がＡｌ0.3 Ｇａ0.7 Ａｓの非ドープＡｌＧａＡｓバリア層５６が約４０ｎｍの厚さにエピタキシャルに形成され、さらに前記バリア層５６上にはＭｇあるいはＺｎ、あるいはＢｅにより、約５×１０17ｃｍ-3の濃度でｐ型にドープされたＧａＡｓチャネル層５７が、約１００ｎｍの厚さに形成される。
【００３６】
前記チャネル層５７上にはソース電極Ｓおよびドレイン電極Ｄがオーミック電極により形成され、さらに前記ソース電極Ｓとドレイン電極Ｄとの間にはゲート電極Ｇがショットキー電極により形成される。
図示の例では前記ソース電極Ｓは接地され、前記ドレイン電極Ｄにドレイン電圧Ｖd が供給される。さらに、前記ゲート電極Ｇにゲート電圧ＶG が供給される。その際、前記ゲート電圧ＶG をＭＥＳＦＥＴのしきい値電圧近傍に設定しておくと、前記量子ドット３５にホールが蓄積された場合に前記バリア層５６およびチャネル層５７のポテンシャルが変化し、前記ＭＥＳＦＥＴの導通がが遮断される。そこで、前記ドレイン電圧Ｖd の変化を検出することで、前記量子ドット５５に書き込まれた情報を読み出すことが可能になる。
【００３７】
一方、図７の構成において前記量子ドット５５に情報を書き込む場合には、前記ゲート電極Ｇに印加されるゲート電圧ＶG を正側に増大させ、前記チャネル層５７から前記バリア層５６を介して前記量子ドット５５にホールを、トンネリングにより注入する。また、前記量子ドット５５から情報を消去する場合には、前記ゲート電圧ＶG を負側に変化させ、前記量子ドット５５から前記チャネル層５７にホールを引き抜く。その際、図７に示すように、前記半導体装置５０に隣接してレ−ザダイオ−ド等の光源５８を設け、前記量子ドット５５に励起光を供給するようにしてもよい。この場合、前記光源５８は、組成がＡｌ0.3 Ｇａ0.7 ＡｓのＡｌＧａＡｓバリア層５６の禁制帯幅よりも大きいエネルギを有する波長の励起光を形成する。
【００３８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００３９】
【発明の効果】
本発明の特徴によれば、電界効果化合物半導体装置を基本とし、その導通を量子ドット中に蓄積されたキャリアにより制御する量子半導体記憶装置において、前記量子ドットとしてタイプＩＩのヘテロ接合を形成する材料系を選び、キャリアとしてホールを使うことにより、前記量子ドット中のキャリア閉じ込めポテンシャルφＶ が深くなり、実質的な熱励起が生じる室温においても安定な情報の保持が可能になる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来の量子半導体記憶装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、従来の別の量子半導体記憶装置の構成を示す図である。
【図３】タイプＩＩヘテロ接合のバンド構造図である。
【図４】本発明の原理を示す図である。
【図５】本発明の第１実施例による量子半導体記憶装置の構成を示す図である。
【図６】本発明の第２実施例による量子半導体記憶装置の構成を示す図である。
【図７】本発明の第３実施例による量子半導体記憶装置の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０  量子半導体記憶装置
１１，２１  基板
１２  バッファ層
１３  デルタドープ層
１４  デルタドープ不純物
１５，２２  チャネル層
１６，２４  ＩｎＡｓ量子ドット
１７  ＧａＡｓ層
１８  ゲート電極
２３，２５  非ドープＡｌＧａＡｓバリア層（電子供給層）
２６  ｎ型ＡｌＧａＡｓ電子供給層
２６’ｐ型ＡｌＧａＡｓホール供給層
２７  ゲート電極
３１，４１，５１  半絶縁性ＧａＡｓ基板
３２，４２，５２  非ドープＡｌＧａＡｓバッファ層
３３，４５  非ドープＧａＡｓチャネル層
３４，３６，５４，５６  非ドープＡｌＧａＡｓバリア層
３５，４６，５５  ＧａＳｂ量子ドット
３７  ｐ型ＡｌＧａＡｓホール供給層
４３  ｐ型ＡｌＧａＡｓプレーナドープ層
４４  非ドープＡｌＧａＡｓバリア層
４７  非ドープＧａＡｓバリア層
５３  ｐ型ＧａＡｓ層
５７  ｐ型ＧａＡｓチャネル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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