(57)【特許請求の範囲】
【請求項１】
複数の揮発性メモリセル、複数のワード線、及び複数のセンスアンプを含み、同時に活性化するセンスアンプに関連したワード線群からなる部分として各バンクが規定される複数のバンクを含むセルアレイと、
該複数のバンクに共通に設けられるコラムデコーダと、
該コラムデコーダにより選択されたコラムの該センスアンプに接続されるデータバスと、
該データバスを介して該セルアレイに対して各々が独立したアドレスにアクセス可能な複数の外部ポートと、
該複数の外部ポート間でのアクセスの順番を決定するアービトレーション回路と、
該複数の外部ポートのあるポートから該セルアレイの１つのバンクに対してアクセス要求がなされた時に該１つのバンクがコア動作実行中である場合に該アクセス要求をしたポートにビジー信号を出力する制御回路
を含み、該複数の外部ポートから要求された複数のアクセス動作は、該ビジー信号の有無に関わらず該アービトレーション回路が決定する順番で順次実行されることを特徴とする半導体記憶装置。
【請求項２】
該制御回路は、該複数のバンクの各々に対してコア動作のタイミングを制御する別々のタイミング回路を含み、該タイミング回路毎に対応するバンクがコア動作中であるか否かを判断することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該タイミング回路は、アドレスを到着順に保持・出力するＦＩＦＯ回路を含むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
該セルアレイに対するリフレッシュ動作のタイミングを内部的に指定するリフレッシュタイミング生成回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該１つのバンクがコア動作実行中である場合は、該リフレッシュタイミング生成回路が指定したタイミングで該１つのバンクがリフレッシュ動作を実行中である場合を含むことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
該制御回路は、該リフレッシュタイミング生成回路が指定するタイミングで該セルアレイの１つのバンクに対してリフレッシュ動作を実行する場合、該リフレッシュ動作の対象のバンクがコア動作実行中である場合にはコア動作が終了した後に該リフレッシュ動作を実行することを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
該制御回路は、該複数の外部ポートの第１のポートからの要求に応じて第２のポートへ割り込み信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
該制御回路は、該第１のポートからの該セルアレイの所定のアドレスへの書き込み動作に応答して、該第２のポートへ該割り込み信号を出力することを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
該制御回路は、該第２のポートからの該所定のアドレスに対する読み出し動作に応答して、該第２のポートへの該割り込み信号を非活性化することを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは複数のポートを備えた半導体記憶装置に関する。
【従来の技術】
複数のポートを備えた半導体記憶装置であるマルチポートメモリには、いくつかの種類がある。以下において、マルチポートメモリと言った場合、複数のポートを持ちそれぞれのポートから共通のメモリアレイに対し独立にアクセスできるメモリを指すこととする。そのようなメモリでは、例えば、ＡポートとＢポートを備え、Ａポートに接続したＣＰＵとＢポートに接続したＣＰＵから共通のメモリアレイに独立に読み書きできる。
【０００２】
マルチポートメモリは、アービタと呼ばれる裁定回路を備える。このアービタが、複数のポートから受信したアクセス要求の優先順位を決定し、メモリアレイの制御回路が、この優先順位に従ってアクセスを順次実行する。例えば各ポートへの入力が早いアクセスから順番に、優先的に実行される。
【０００３】
従来、マルチポートメモリのメモリアレイとしては、一般的にＳＲＡＭが用いられてきた。ＳＲＡＭはランダムアクセスができ、また非破壊の読み出しが可能だからである。
【０００４】
例えば２ポートのマルチポートメモリでは、１つのＳＲＡＭメモリセルに対して、ワード線とビット線対が２セットずつ設けられる。一方のポートは、一方のワード線とビット線対のセットを用いて読み書き動作を実行し、他方のポートは、他方のワード線とビット線対のセットを用いて読み書き動作を実行する。これによって、２つのポートから独立に読み書きができることになる。但し、同じセルに両ポートから同時に書き込み指示があった時は、同時に実施することは不可能となるので、片方のポートを優先して実施し、他方のポートにはＢＵＳＹ信号を発生する。これをＢＵＳＹ状態という。
【発明が解決しようとする課題】
システムが高性能化するにつれて扱うデータ量も増大し、マルチポートメモリにも大容量が必要とされてきている。しかし上記のようなＳＲＡＭ型マルチポートメモリには、メモリセルの面積が大きいという問題がある。
【０００５】
これを解決するために、ＤＲＡＭアレイをマルチポートメモリに採用することが考えられる。マルチポートＳＲＡＭに対して大幅な高集積度を達成するためには、一般のＤＲＡＭセルの場合と同様に、マルチポートメモリに使用するＤＲＡＭの１つのメモリセルは、１本のワード線と１本のビット線にだけ接続されることが必要である。このようにＤＲＡＭセルを用いてメモリブロックを構成した場合、あるブロックのメモリセルに対してあるポートから読み出し又は書き込み動作を実行すると、その動作中は、そのブロックに対して他のポートからアクセスすることが出来ない。これは、ＤＲＡＭセルは破壊読み出しであるためである。即ち一旦情報を読み出すと、この情報を増幅してセルに書き戻し更にワード線・ビット線をプリチャージした後でなくては、同一ブロック内の他のワード線を選択することが出来ない。
【０００６】
またＳＲＡＭ型のマルチポートメモリと異なり、ＤＲＡＭ型のマルチポートメモリでは、情報の保持のために定期的にリフレッシュすることが必要となる。従って、リフレッシュのタイミングについて、メモリ装置内部で管理することが必要になる。
【０００７】
以上を鑑みて、本発明は、ＳＲＡＭと同様の仕様を有したＤＲＡＭ型のマルチポートメモリを提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数の揮発性メモリセル、複数のワード線、及び複数のセンスアンプを含み、同時に活性化するセンスアンプに関連したワード線群からなる部分として各バンクが規定される複数のバンクを含むセルアレイと、該複数のバンクに共通に設けられるコラムデコーダと、該コラムデコーダにより選択されたコラムの該センスアンプに接続されるデータバスと、該データバスを介して該セルアレイに対して各々が独立したアドレスにアクセス可能な複数の外部ポートと、該複数の外部ポート間でのアクセスの順番を決定するアービトレーション回路と、該複数の外部ポートのあるポートから該セルアレイの１つのバンクに対してアクセス要求がなされた時に該１つのバンクがコア動作実行中である場合に該アクセス要求をしたポートにビジー信号を出力する制御回路を含み、該複数の外部ポートから要求された複数のアクセス動作は、該ビジー信号の有無に関わらず該アービトレーション回路が決定する順番で順次実行されることを特徴とする。
【０００８】
上記半導体記憶装置においては、コア動作中のバンクと同一のバンクに対してアクセスが要求された場合には、要求を入力したポートに対してビジー信号を出力するよう構成される。このビジー信号の通知機能により、半導体記憶装置の外部においては、アクセスに通常以上の時間がかかることを判断することが出来る。
【０００９】
また本発明のある側面によれば上記半導体記憶装置は、セルアレイに対するリフレッシュ動作のタイミングを内部的に指定するリフレッシュタイミング生成回路を更に含むことを特徴とする。
【００１０】
これによりマルチポート半導体記憶装置内部で自動的にリフレッシュコマンドを生成し、セルアレイに対して定期的にリフレッシュ動作を実行することが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、本発明によるデュアルポート半導体記憶装置の構成の一例を示す図である。
【００１２】
図１のデュアルポート半導体記憶装置１０は、コマンドバッファ１１、アドレスバッファ１２、データ入出力バッファ１３、データ保持バッファ１４、アドレスデコーダ１５、コマンドバッファ２１、アドレスバッファ２２、データ入出力バッファ２３、データ保持バッファ２４、アドレスデコーダ２５、アービトレーションロジック３１、タイミングジェネレータ３２、コラムデコーダ３３、セルアレイ３４、ワードデコーダ３５、データバスアンプ＆ライトアンプ３６、スイッチ３７、スイッチ３８、内部アドレス生成回路３９、及びリフレッシュタイミング生成回路４０を含む。
【００１３】
コマンドバッファ１１、アドレスバッファ１２、及びデータ入出力バッファ１３が、左側のポートＬ−ｐｏｒｔを構成し、データ保持バッファ１４及びアドレスデコーダ１５がポートＬ−ｐｏｒｔに対して設けられる。またコマンドバッファ２１、アドレスバッファ２２、及びデータ入出力バッファ２３が、右側のポートＲ−ｐｏｒｔを構成し、データ保持バッファ２４及びアドレスデコーダ２５がポートＲ−ｐｏｒｔに対して設けられる。またセルアレイ３４は、メモリキャパシタからなるＤＲＡＭタイプのメモリセル（揮発性メモリセル）を含む。
【００１４】
ポートＬ−ｐｏｒｔにおいて、コマンドバッファ１１は外部より制御信号やクロック信号を受け取り、アービトレーションロジック３１を介してタイミングジェネレータ３２に供給する。アドレスバッファ１２は、外部からアドレス信号を受け取り、アドレスデコーダ１５に適切なタイミングでアドレスを供給する。アドレスデコーダ１５は、受け取ったアドレスをデコードして、デコード結果をタイミングジェネレータ３２に供給する。
【００１５】
ポートＲ−ｐｏｒｔにおいて、コマンドバッファ２１は外部より制御信号やクロック信号を受け取り、アービトレーションロジック３１を介してタイミングジェネレータ３２に供給する。アドレスバッファ２２は、外部からアドレス信号を受け取り、アドレスデコーダ２５に適切なタイミングでアドレスを供給する。アドレスデコーダ２５は、受け取ったアドレスをデコードして、デコード結果をタイミングジェネレータ３２に供給する。
【００１６】
アービトレーションロジック３１は、ポートＬ−ｐｏｒｔとポートＲ−ｐｏｒｔとから受け取る制御信号に応じて、ポートＬ−ｐｏｒｔとポートＲ−ｐｏｒｔとの間でアクセス要求の優先順位を決定する。例えばポートへの入力が早いアクセスから順番に、優先的にアクセス要求を選択する。
【００１７】
タイミングジェネレータ３２は、アービトレーションロジック３１を介してポートＬ−ｐｏｒｔ及びポートＲ−ｐｏｒｔから制御信号及びクロック信号を受け取り、種々の動作を制御するタイミング信号を生成して、コラムデコーダ３３、セルアレイ３４、ワードデコーダ３５、データバスアンプ＆ライトアンプ３６、スイッチ３７、スイッチ３８等のコア及びコア周辺回路へ供給する。またタイミングジェネレータ３２は、供給されたデコードアドレスを保持し、適切なタイミングでコラムデコーダ３３及びワードデコーダ３５に供給する。
【００１８】
ワードデコーダ３５は、デコードアドレスが指定するワードのワード線を活性化し、そのワード線に接続されたメモリセルのうちコラム線により選択されたデータを、ビット線を介してセンスアンプに供給する。これらのワード線、ビット線、センスアンプなどはセルアレイ３４内部に設けられている。コラムデコーダ３３は、デコードアドレスが指定するコラムのコラム選択線を活性化し、そのコラム選択線に接続されたセンスアンプをデータバスに接続する。このデータバスを介して、センスアンプとデータバスアンプ＆ライトアンプ３６との間でのデータ転送が行われる。
【００１９】
データバスアンプ＆ライトアンプ３６のデータバスアンプは、読み出されたデータを、スイッチ３８を介してデータ入出力バッファ１３或いはデータ入出力バッファ２３に供給する。何れのデータ入出力バッファにデータを供給するかは、当該読み出しデータが何れのポートからのアクセスに対応するものであるかによって制御される。データ入出力バッファ１３或いは２３は、読み出されたデータをデュアルポート半導体記憶装置１０外部に供給する。
【００２０】
データ入出力バッファ１３或いは２３はまた、書き込まれるデータを外部から受け取る。書き込みデータは、データバスアンプ・ライトアンプ３６のライトアンプからデータバス、センスアンプ、ビット線等を介して、選択されたワードのメモリセルのうちコラム線により選択されたセルに書き込まれる。書き込み動作時のポートＬ−ｐｏｒｔ及びポートＲ−ｐｏｒｔ間の選択は、スイッチ３７によって実行される。またポートＬ−ｐｏｒｔ及びポートＲ−ｐｏｒｔのそれぞれに対応して、レイトライト動作を行うために、データ保持バッファ１４及び２４が設けられる。
【００２１】
レイトライト動作においては、装置外部から入力されたデータ及びアドレスをバッファに一旦保持し、次の書き込み動作時にバッファのデータを該当セルに書き込むようにする。即ち、ある書き込み動作時に装置外部から入力されたデータ及びアドレスをバッファに一旦保持しておき、次の書き込み動作時にバッファ内のアドレスが指定するメモリセル位置にバッファ内のデータを書き込み、この２回目の書き込み動作に対して入力されたデータ及びアドレスは同様にバッファに保持して次回の書き込み動作に備える。このようにメモリセルへの実際の書き込み動作を、一連の書き込み動作間で１つずつ後ろにずらして、書き込み動作サイクルの最初からメモリコアへのアクセスを実行可能とすることで、書き込み動作に関してＳＲＡＭと同様のインターフェースを実現することが出来る。
【００２２】
リフレッシュタイミング生成回路４０は、発振器４１及び分周器４２を含む。発振器４１は、発振動作によって、周期的なパルスを生成する。発生された周期的なパルスを分周することによって、分周器４２は、一定のリフレッシュ周期毎に、リフレッシュ活性化信号を生成する。
【００２３】
内部アドレス生成回路３９は、リフレッシュ活性化信号に応答して、リフレッシュ動作を実行するアドレスを生成し、アドレスデコーダ１５に供給する。またリフレッシュ活性化信号は、タイミングジェネレータ３２に供給される。タイミングジェネレータ３２は、リフレッシュ活性化信号に応答して、適切なタイミングでリフレッシュ動作を実行するための各タイミングパルスを生成し、コラムデコーダ３３やワードデコーダ３５等に生成したタイミングパルスを供給する。
【００２４】
これにより、デュアルポート半導体記憶装置１０内部で自動的にリフレッシュコマンドを生成し、セルアレイ３４に対して定期的にリフレッシュ動作を実行することが可能になる。
【００２５】
また本発明によるデュアルポート半導体記憶装置１０においては、同一のバンクに対してポートＬ−ｐｏｒｔ及びポートＲ−ｐｏｒｔから同時にアクセスがなされる場合には、Ｂｕｓｙ信号を生成して外部に供給する構成となっている。
【００２６】
図２は、Ｂｕｓｙ信号生成に関してタイミングジェネレータ３２の構成を示す図である。
【００２７】
図２に示されるように、タイミングジェネレータ３２は、複数のバンク＃０〜＃ｎ毎に独立に設けられる複数のタイミングジェネレータユニット５１を含む。ポートＬ−ｐｏｒｔ或いはポートＲ−ｐｏｒｔの入力アドレスにより生成されたバンク活性化信号が、アドレスデコーダ１５或いは２５から各バンクに対応したタイミングジェネレータユニット５１に入力される。バンク活性化信号が供給されたときにタイミングジェネレータユニット５１において既にコア回路が活性化されていれば、タイミングジェネレータユニット５１はＢｕｓｙ＿ｉｎｔＬ信号或いはＢｕｓｙ＿ｉｎｔＲ信号を生成する。生成されたＢｕｓｙ＿ｉｎｔＬ信号或いはＢｕｓｙ＿ｉｎｔＲ信号は、アービトレーションロジック３１に供給され、アービトレーションロジック３１を介して外部に出力される。タイミングジェネレータユニット５１は、入力されたアドレスを保持し既に動作中のコア動作が終了後直ちにコアを活性化する。続けて他方のポートからも該バンク活性化信号が入力された場合は、そのアドレスも保持するが、先に保持したアドレスが先に活性化されるようにＦＩＦＯ５２などの機能を有している。タイミングジェネレータユニット５１にバンク活性化信号が入力されたとき、該バンクが活性化されていなければ、そのままコア動作を開始する。
【００２８】
図３は、タイミングジェネレータユニット５１の詳細な構成を示す構成図である。
【００２９】
図３のタイミングジェネレータユニット５１は、ＦＩＦＯ回路５２、Ｒ／Ｗ保持回路５３、ラッチ５４、及びタイミング生成回路５５を含む。
【００３０】
ＦＩＦＯ回路５２はアドレス保持回路として機能し、コマンドバッファ１１或いは２１からアービトレーションロジック３１を介して供給されるロウ活性化信号に応答して、アドレスデコーダ１５或いは２５から供給されるアドレスデコード信号を到着順に格納する。ここでロウ活性化信号は、ロウ（ワード）の活性化、即ちアクセス動作の実行を指示する信号である。ＦＩＦＯ回路５２の保持するアドレスデコード信号は、コラムデコーダ３３及びワードデコーダ３５に供給される。またＦＩＦＯ回路５２は、アクセスが要求されたときに既にコア回路が活性化されている場合、Ｂｕｓｙ＿ｉｎｔＬ信号或いはＢｕｓｙ＿ｉｎｔＲ信号を生成する。
【００３１】
Ｒ／Ｗ保持回路５３は、コマンドバッファ１１或いは２１からアービトレーションロジック３１を介して供給されるＲｅａｄ／Ｗｒｉｔｅ活性化信号を、ロウ活性化信号に応答して内部に保持する。Ｒｅａｄ／Ｗｒｉｔｅ活性化信号は、外部から入力されるコマンド信号によりＲｅａｄ動作或いはＷｒｉｔｅ動作が指示された場合に活性化される信号である。Ｒ／Ｗ保持回路５３は、Ｒｅａｄ／Ｗｒｉｔｅ活性化信号に応じて、入力アドレスに対するアクセス状態（書き込み状態或いは読み出し状態）を保持する。Ｒ／Ｗ保持回路５３が保持するアクセス状態は、アクセス状態を示す信号Ｒ／Ｗとしてタイミング生成回路５５に供給される。
【００３２】
ＦＩＦＯ回路５２及びＲ／Ｗ保持回路５３の入力側には、スイッチ６１及び６２が設けられる。スイッチ６１及び６２は、アービトレーションロジック３１から供給される左右選択信号により制御され、左側が選択されたときにはＬ−ｐｏｒｔに対応する信号を選択し、右側が選択されたときにはＲ−ｐｏｒｔに対応する信号を選択する。
【００３３】
ラッチ５４は、リフレッシュタイミング生成回路４０からのリフレッシュ活性化信号を保持するラッチ回路である。ラッチ５４に保持されるリフレッシュ活性化信号は、タイミング生成回路５５に供給される。
【００３４】
タイミング生成回路５５は、ロウ活性化信号に応答して、Ｒ／Ｗ保持回路５３が示すアクセス状態及びラッチ５４が示すリフレッシュ指示に従い、コア活性化に必要な所定のタイミング信号を生成する。このタイミング信号は例えば、ｃｓａｚ、ｗｄｚ、ｔｗｌｚ、ｗｄｒｚ、ｓｂｅｚ、及びｗｂｅｚである。タイミング信号ｃｓａｚは、コラムデコーダ３３に供給され、コラム線の活性化及びリセットタイミングを決定する信号である。タイミング信号ｔｗｌｚ及びｗｄｒｚは、センスアンプ等のセルアレイ３４の活性化及びリセットタイミングを決定する信号であり、ワードデコーダ３５を介してセルアレイ３４を制御する。タイミング信号ｗｄｚは、ワード線の活性化及びリセットタイミングを決定する信号であり、ワードデコーダ３５に供給される。タイミング信号ｓｂｅｚは、データバスアンプ＆ライトアンプ３６のデータバスアンプを活性化させる信号であり、タイミング信号ｗｂｅｚは、データバスアンプ＆ライトアンプ３６のライトアンプを活性化させる信号である。
【００３５】
タイミング生成回路５５は、コア動作が終了すると、コア動作終了を示す信号をＦＩＦＯ回路５２、Ｒ／Ｗ保持回路５３、及びラッチ５４に供給する。このコア動作終了信号に応じて、ＦＩＦＯ回路５２及びＲ／Ｗ保持回路５３は次の保持内容を出力し、ラッチ５４は次のリフレッシュ活性化信号の状態をラッチする。即ち、現在実行中のコア動作が終了すると直ちに次のコア動作を実行するよう制御する。
【００３６】
図４は、Ｂｕｓｙ信号生成に関してアービトレーションロジック３１の構成を示す図である。
【００３７】
図４のアービトレーションロジック３１は、Ｂｕｓｙロジック回路７１、Ｂｕｓｙロジック回路７２、インタラプト生成回路７３、及びポート選択回路７４を含む。
【００３８】
インタラプト生成回路７３は、アドレス信号Ａｄｄｒｅｓｓ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、及びチップイネーブル信号／ＣＥを左右ポートから受け取り、インタラプト信号／ＩＮＴＬ或いはインタラプト信号／ＩＮＴＲを生成して外部に出力する。詳しくは、一方のポートから所定のアドレスに書き込み動作を実行することにより、反対側のポートのインタラプト信号を活性化させる。またインタラプト信号が活性化されたポートから所定のアドレスに対して読み出し動作を実行すると、この活性化されたインタラプト信号がリセットされる。Ｌ＿ｐｏｒｔからＲ＿ｐｏｒｔに割り込みする場合には、例えば最上位アドレスへＬ＿ｐｏｒｔから書き込むことにより、Ｒ＿ｐｏｒｔ側にインタラプト信号／ＩＮＴＲを生成する。またＲ＿ｐｏｒｔからＬ＿ｐｏｒｔに割り込みする場合には、例えば最上位−１（最上位の１つ手前）のアドレスへＲ＿ｐｏｒｔから書き込むことにより、Ｌ＿ｐｏｒｔ側にインタラプト信号／ＩＮＴＬを生成する。
【００３９】
ポート選択回路７４は、左右ポートからチップイネーブル信号／ＣＥを受け取り、チップイネーブル信号／ＣＥの到着順に従って左右選択信号を生成する。この左右選択信号は、図３のスイッチ６１及び６２と図１のスイッチ３７及び３８に供給される。
【００４０】
Ｂｕｓｙロジック回路７１は、ＮＡＮＤ回路８１、インバータ８２、及びＯＲ回路８３を含む。またＢｕｓｙロジック回路７２は、ＮＡＮＤ回路８４、インバータ８５、及びＯＲ回路８６を含む。
【００４１】
左側のポートＬ−ｐｏｒｔに対応するＢｕｓｙロジック回路７１において、ＯＲ回路８３は、複数のバンクに対応する複数のタイミングジェネレータユニット５１からのＢｕｓｙ＿ｉｎｔ信号を纏めて一つのＢｕｓｙ信号とする。左側のポートＬ−ｐｏｒｔへのチップイネーブル信号／ＣＥＬがアサート（ＬＯＷ）の場合に、このＢｕｓｙ信号が負論理の信号／ＢｕｓｙＬとしてＮＡＮＤ回路８１から出力される。右側のポートＲ−ｐｏｒｔに対応するＢｕｓｙロジック回路７２の動作も同様である。
【００４２】
図５は、左右の両ポートから同一バンクにアクセスが行なわれた場合の動作を示すタイミング図である。
【００４３】
先着ポート側（Ｒ−ｐｏｒｔ側）のアドレスを＃１、後着ポート側（Ｌ−ｐｏｒｔ側）のアドレスを＃２とする。コア動作は図５に「Ｃｏｒｅ動作」として示されるように、＃１、＃２の順に間隔を空けることなく実行される。ここで「該当ＢＬ対」は、該当するビット線の活性化状態を示す。アドレス＃１に対するコア動作で読み出されたデータが、ＤｏｕｔＲとして先着ポート側（Ｒ−ｐｏｒｔ側）に出力される。またアドレス＃２に対するコア動作で読み出されたデータが、ＤｏｕｔＬとして後着ポート側（Ｌ−ｐｏｒｔ側）に出力される。
【００４４】
Ｌ−ｐｏｒｔに対するアドレス＃２を入力した時点で、既にコアがアドレス＃１に対して動作しているので、後着ポートにはビジー信号が出力される（／ＢｕｓｙＬ＝ＬＯＷ）。先着ポートに関わるコア動作が完了した後、後着ポート側のビジー信号が解除される（／ＢｕｓｙＬ＝ＨＩＧＨ）。
【００４５】
図６は、左右の両ポートからの同一バンクへのアクセスとリフレッシュとが略同時に実行される場合の動作を示すタイミング図である。
【００４６】
この例では、アドレス＃０へのリフレッシュが両ポートからのアクセスに先立って行われる場合を示す。先着ポート側（Ｒ−ｐｏｒｔ側）へアドレス＃１を入力した時点で、既にコアがリフレッシュアドレス＃０に対して動作しているので、先着ポートにビジー信号を出力する（／ＢｕｓｙＲ＝ＬＯＷ）。さらに反対側のポート（Ｌ−ｐｏｒｔ側）にアドレス＃２を入力した時点においては、コアがリフレッシュアドレス＃０に対して動作していることに応答して、或いは既に待機中のアクセスがあることに応答して、後着ポートにビジー信号を出力する（／ＢｕｓｙＬ＝ＬＯＷ）。リフレッシュ動作が完了した後、直ちにコアは先着ポートのアクセス（アドレス＃１）を開始すると同時に、先着ポート（Ｒ−ｐｏｒｔ）のビジー信号を解除する。更に、アドレス＃１の動作完了後直ちに後着ポート（アドレス＃２）の動作を開始する。後着ポート（Ｌ−ｐｏｒｔ）のビジー信号解除のタイミングは、先着ポートのビジー信号を解除した後一定時間後でよい。或いは後着ポートのビジー信号解除のタイミングは、先着ポートのコア動作完了時等としてもよい。
【００４７】
図７は、コア動作中にリフレッシュ動作が要求される場合の動作を示すタイミング図である。
【００４８】
前述のように、リフレッシュ活性化信号Ｒｅｆ−Ａｃｔが一定期間毎にリフレッシュタイミング生成回路４０により生成され、リフレッシュ動作の対象となるリフレッシュアドレスが内部アドレス生成回路３９により生成される。リフレッシュ動作が要求された時点で、リフレッシュ対象のアドレスと同一のバンクにおいてコア動作が行われていなければ、直ちにリフレッシュ動作を開始する。図７の動作例においては、リフレッシュ活性化信号Ｒｅｆ−Ａｃｔがアドレス＃０に対して生成された時点では、同一バンクに対するコア動作がアドレス＃１に対して既に実行中である。この場合、リフレッシュ動作は既に行われているコア動作が終了した後に直ちに実行される。
【００４９】
この時リフレッシュアドレスは、図１に示すようにＬ−ｐｏｒｔ側のアドレスデコーダ１５から供給される。従ってタイミングジェネレータ３２は、Ｌ−ｐｏｒｔ側のＢｕｓｙ＿ｉｎｔＬ信号を生成することになる。しかしながらＬ−ｐｏｒｔ側においてこの時チップイネーブル信号／ＣＥはアサートされていないので、ビジー信号／ＢｕｓｙＬが装置外部に出力されることはない。
【００５０】
以上説明したように本発明においては、コア動作中のバンクと同一のバンクに対してアクセスが要求された場合には、要求を入力したポートに対してビジー信号を出力するよう構成される。このビジー信号の通知機能により、半導体記憶装置の外部においては、待機状態であることを判断することが出来る。
【００５１】
なお本発明においては、同時に活性化するセンスアンプに関連したワード線群に着目し、このワード線群からなるメモリアレイ部分のことをバンクと呼ぶ。
【００５２】
図８は、種々のバンクの形態を示す図である。図８において、センスアンプはＳ／Ａで示され、センスアンプＳ／Ａに繋がる水平方向に延びる直線がビット線であり、ビット線と交差する垂直方向に延びる直線がワード線である。ワード線とビット線の交点部分にメモリセルが配置される。なお、ワード線ＷＬは通常４本単位の繰り返しで、１２８本、２５６本、５１２本等と配置されているので、図８では代表して４本ずつで示している。実際にはセンスアンプで挟まれる領域には多数のＷＬが存在している。
【００５３】
図８（ａ）では、太線で示したセンスアンプ列が同時に活性化される。これらのセンスアンプ列に関わるワード線群は、太線で示した2つのセンスアンプ列に挟まれたセルアレイ、及び太線で示したセンスアンプ列の両隣のセルアレイである。従ってこの場合、点線で囲まれた領域がバンクとなる。
【００５４】
図８（ｂ）では、隣接セルアレイ間でセンスアンプを共有しないので、同時に活性化されるセンスアンプは太線で示したセンスアンプ列のみである。それに関わるワード線群は、太線で示した2つのセンスアンプ列に挟まれたセルアレイである。従ってこの場合、点線で囲まれた領域がバンクとなる。
【００５５】
図８（ｃ）では、隣接セルアレイでセンスアンプを共有する。但し図８（ａ）の場合とはビット線とワード線との接続が異なるので、太線で示すセンスアンプに関わるワード線群は、このセンスアンプ列を挟む両側のセルアレイの両端２本のワード線である。従ってこの場合、太線で示したワード線群がバンクの単位となる。
【００５６】
図８（ｄ）では、ビット線とセンスアンプの接続方法は図８（ｃ）と同様であるが、センスアンプ列を隣接セルアレイ間で共有しない。この場合、同時に活性化する太線で示すセンスアンプ列に対して、太線で示した２本のワード線がバンクの単位となる。
【００５７】
このように本発明においては、バンクはセルアレイ上の区画或いは一纏まりの部位として定義されるものではなく、同時に活性化するセンスアンプに関連したワード線群として定義される。
【００５８】
なお上記実施例は、ポートがＬ＿ｐｏｒｔとＲ＿ｐｏｒｔと２つ設けられている場合について説明したが、本発明においてポートの数は２つに限られるものではない。３つ或いはそれ以上の数のポートの場合について、上記実施例の構成を適用することは僅かな変形を施すだけで可能であり、そのような構成も本発明の範囲内であると意図される。
【００５９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体記憶装置においては、コア動作中のバンクと同一のバンクに対してアクセスが要求された場合には、要求を入力したポートに対してビジー信号を出力するよう構成される。このビジー信号の通知機能により、半導体記憶装置の外部においては、待機状態であることを判断することが出来る。
【００６０】
また本発明による半導体記憶装置は、セルアレイに対するリフレッシュ動作のタイミングを内部的に指定するリフレッシュタイミング生成回路を更に含み、これにより装置内部で自動的にリフレッシュコマンドを生成し、セルアレイに対して定期的にリフレッシュ動作を実行することが可能となる。
【図面の簡単な説明】
【図１】本発明によるデュアルポート半導体記憶装置の構成の一例を示す図である。
【図２】Ｂｕｓｙ信号生成に関してタイミングジェネレータの構成を示す図である。
【図３】タイミングジェネレータユニットの詳細な構成を示す構成図である。
【図４】Ｂｕｓｙ信号生成に関してアービトレーションロジックの構成を示す図である。
【図５】左右の両ポートから同一バンクにアクセスが行なわれた場合の動作を示すタイミング図である。
【図６】左右の両ポートからの同一バンクへのアクセスとリフレッシュとが略同時に実行される場合の動作を示すタイミング図である。
【図７】コア動作中にリフレッシュ動作が要求される場合の動作を示すタイミング図である。
【図８】種々のバンクの形態を示す図である。
【符号の説明】
１０  デュアルポート半導体記憶装置
１１  コマンドバッファ
１２  アドレスバッファ
１３  データ入出力バッファ
１４  データ保持バッファ
１５  アドレスデコーダ
２１  コマンドバッファ
２２  アドレスバッファ
２３  データ入出力バッファ
２４  データ保持バッファ
２５  アドレスデコーダ
３１  アービトレーションロジック
３２  タイミングジェネレータ
３３  コラムデコーダ
３４  セルアレイ
３５  ワードデコーダ
３６  データバスアンプ＆ライトアンプ
３７、３８  スイッチ
３９  内部アドレス生成回路
４０  リフレッシュタイミング生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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