(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第２ＭＯＳ型電界効果トランジスタを１つの単位として、該第２ＭＯＳ型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第２ＭＯＳ型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、前記複数個の第２ＭＯＳ型電界効果トランジスタの少なくとも１つの前記ゲート絶縁膜が半導体基板上に堆積された第１絶縁膜からなり、
前記多結晶シリコン層間絶縁膜が、前記浮遊ゲート上に配置され、前記第１絶縁膜と同じ厚さを有する堆積された第２絶縁膜からなり、
前記第１絶縁膜及び前記第２絶縁膜がシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
前記第２絶縁膜への窒素添加量が前記第１絶縁膜への窒素添加量より多い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第１ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第２ＭＯＳ型電界効果トランジスタを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、
前記多結晶シリコン層間絶縁膜及び第１ゲート絶縁膜は、堆積された第１絶縁膜からなり、前記第１絶縁膜は、前記第２ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜の少なくとも一部分を構成し、
前記第１絶縁膜はシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
前記多結晶シリコン層間絶縁膜の膜中の窒素濃度が、前記第１ゲート絶縁膜の膜中の窒素濃度よりも大きい、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
さらに、半導体基板内に形成された第３ウェル領域と、該第３ウェル領域中に形成されたソース及びドレインとなる第３拡散層と、前記第３ウェル上に第１ゲート絶縁膜より膜厚の小さい第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第３ＭＯＳ型電界効果トランジスタとを有し、
前記第２ゲート絶縁膜は、堆積された絶縁膜であり、
前記多結晶シリコン層間絶縁膜の膜中の窒素濃度が、前記第２ゲート絶縁膜の膜中の窒素濃度よりも大きい、
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ゲート絶縁膜の膜中の窒素濃度が、前記第２ゲート絶縁膜の膜中の窒素濃度よりも小さいことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜は、前記第１絶縁膜と前記第１絶縁膜上に堆積することにより形成された第２絶縁膜とにより構成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記第１絶縁膜は、前記多結晶シリコン層間絶縁膜であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項７】
前記第３ＭＯＳ型電界効果トランジスタは、前記第２ＭＯＳ型電界効果トランジスタよりも低い絶縁耐圧を有することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第２ＭＯＳ型電界効果トランジスタを１つの単位として、該第２ＭＯＳ型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第２ＭＯＳ型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、
前記周辺回路領域の前記第２ＭＯＳ型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜の第１層を、窒素が添加された第１シリコン酸化膜として形成し、前記多結晶シリコン層間絶縁膜を、窒素が添加された第２シリコン酸化膜として前記メモリセル領域の前記浮遊ゲート上に形成し、さらに前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜の一部分として第２層を、前記第１シリコン酸化膜上に堆積された前記第２シリコン酸化膜で形成することからなる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記第２シリコン酸化膜の窒素濃度が前記第１シリコン酸化膜の窒素濃度よりも大きいことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第１ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第２ＭＯＳ型電界効果トランジスタと、半導体基板内に形成された第３ウェル領域と、該第３ウェル領域中に形成されたソース及びドレインとなる第３拡散層と、前記第３ウェル領域上に前記第１ゲート絶縁膜より膜厚の大きい第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第３ＭＯＳ型電界効果トランジスタとを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、前記第２ゲート絶縁膜が半導体基板を熱酸化した第１絶縁膜と該第１絶縁膜上に堆積された第２絶縁膜からなり、
前記周辺回路領域の前記第３ＭＯＳ型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第３ＭＯＳ型電界効果トランジスタの前記第２ゲート絶縁膜の１つの層を、半導体基板上に堆積されて窒素を添加された前記第２絶縁膜であり、
前記第１ゲート絶縁膜及び前記多結晶シリコン層間絶縁膜は、堆積されて窒素を添加された絶縁膜である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
窒素濃度が前記多結晶シリコン層間絶縁膜，前記第１ゲート絶縁膜，前記第２ゲート絶縁膜の順に大きいことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記第３ＭＯＳ型電界効果トランジスタは、前記第２ＭＯＳ型電界効果トランジスタよりも高い絶縁耐圧を有することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１３】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝素子分離領域を形成する第１工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第２工程と、
上記浮遊ゲートとなる第１の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第１の多結晶シリコン膜を除去する第３工程と、
上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第１のシリコン酸化膜を除去する第４工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を堆積する第５工程と、
上記制御ゲート及び上記ゲート電極となる第２の多結晶シリコン膜を堆積する第６工程と、を有し、
前記第４及び第５工程において、前記第１及び第２のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第３及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第１工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第２工程と、
上記浮遊ゲートとなる第１の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第１の多結晶シリコン膜を除去する第３工程と、
熱酸化法により、上記電界効果トランジスタの形成領域の半導体基板表面に上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を形成する第４工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を堆積する第５工程と、
上記制御ゲート及び上記ゲート電極となる第２の多結晶シリコン膜を堆積する第６工程と、を有し、
前記第５工程において、前記第２のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第３及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第１工程と、
上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第１のシリコン酸化膜を除去する第２工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を、上記電界効果トランジスタの形成領域の半導体基板と上記第１のシリコン酸化膜の間に上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を、それぞれ形成する第３工程と、
上記浮遊ゲート及び上記ゲート電極となる第１の多結晶シリコン膜を堆積する第４工程と、
上記層間絶縁膜となる第３のシリコン酸化膜を堆積する第５工程と、
上記制御ゲートとなる第２の多結晶シリコン膜を堆積する第６工程と、を有し、
前記第２及び第５工程において、前記第１及び第３のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記第４及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、その微細化，低電圧動作，高信頼化，製造工程の簡略化を図る技術に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の代表であるフラッシュメモリは、携帯性，耐衝撃性に優れ、オンボードで電気的に一括消去が可能なことから、携帯電話，デジタルカメラ等の小型携帯情報機器のメモリとして急速に市場を拡大している。
【０００３】
フラッシュメモリは、例えば図１８に示したように、通常、情報を蓄えるメモリセルＭと、書換えや読出しを行なうビットを選択したり、チップ内部で必要な電圧を発生する周辺回路を構成するＭＯＳ型電界効果トランジスタＰから成る。
【０００４】
このうちメモリセルＭは、ソース及びドレイン拡散層(図示せず)を有するシリコン（Ｓｉ）基板２０１と、このＳｉ基板上に形成したＰウェル２０４aと、主に多結晶Ｓｉ膜からなる浮遊ゲート２０７及び制御ゲート２０９と、この両ゲート間を分離する多結晶Ｓｉ層間絶縁膜２０８と、浮遊ゲート２０７とＰウェル２０４aを分離するトンネル絶縁膜２０６からなるＭＯＳ型電界効果トランジスタを１つの記憶単位とし、これを複数個行列状に配置して構成される。メモリセルの浮遊ゲートと制御ゲートを分離する多結晶Ｓｉ層間絶縁膜には、通常、ＳｉＯ２膜に比べて誘電率が大きくリーク電流の小さい、シリコン窒化（Ｓｉ３Ｎ４）膜をＳｉＯ２膜で挟んだ積層膜、いわゆるＯＮＯ膜が広く用いられている。
【０００５】
周辺回路Ｐは、Ｓｉ基板２０１中に形成されたＰウェル２０４ｂ，Ｎウェル２０５と、ソース及びドレイン拡散層２１２a，２１２ｂと、ウェル上にゲート絶縁膜２１０を介して形成した主に多結晶Ｓｉ膜からなるゲート電極２１１からなるＭＯＳ型電界効果トランジスタを複数個組み合わせることにより構成される。ゲート絶縁膜２１０は通常、熱酸化法により形成されたＳｉＯ２膜が用いられている。
【０００６】
各メモリセルＭ及び周辺回路トランジスタＰは、通常、厚い酸化膜からなる素子分離領域２０２により分離される。そして周辺回路により発生した正または負の電圧を制御ゲート２０９に印加することにより浮遊ゲートに蓄積される電荷量を制御し、これによりメモリセルトランジスタのしきい値電圧を変化させることにより情報の“０”，“１”を判別している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した不揮発性半導体記憶装置の大容量化に伴い、周辺回路用ＭＯＳトランジスタＰ及びメモリセルＭに新たな課題が生じてきた。
【０００８】
第１点は、周辺回路用ＭＯＳトランジスタのゲート酸化膜劣化に起因した特性及び信頼性の劣化である。
【０００９】
フラッシュメモリにおいては、書込み／消去の際、ワード線に例えば１８Ｖといった高電圧が印加される。このような高電圧を扱う周辺回路用ＭＯＳトランジスタにおいては、ゲート酸化膜厚を例えば２５ｎｍ程度と厚膜化することにより高耐圧を図っている。しかしながら、素子の微細化のために、周辺ＭＯＳトランジスタ間の素子分離に従来の選択酸化法(ＬＯＣＯＳ)に代えて浅溝分離法を適用した場合、２５ｎｍといった厚いゲート酸化膜を熱酸化法により形成すると、浅溝分離領域部に接するゲート酸化膜厚がアクティブ領域に比べ著しく薄くなるという現象が生じた。このため、ＭＯＳトランジスタの電流−電圧特性にいわゆるキンクを生じたり、ゲート酸化膜の絶縁耐圧が低下するといった問題を生じた。
【００１０】
第２点は、プログラム電圧低減に不可欠なメモリセルＭの多結晶Ｓｉ層間絶縁膜の薄膜化である。
【００１１】
フラッシュメモリの書換え動作時に浮遊ゲートに印加される電圧Vfgは、
Vfg=C2・Vcg/(C1+C2)                        （１）
で与えられる。ここで、Vcgは制御ゲート印加電圧、 C１及びC２はそれぞれトンネル絶縁膜及び多結晶Ｓｉ層間絶縁膜の容量である。制御ゲートに印加された電圧を効率良く浮遊ゲートに伝達し、プログラム電圧を低減するためにはC２を大きくする、つまり、多結晶Ｓｉ層間絶縁膜を薄膜化することが有効である。しかしながら、従来から広く用いられているシリコン窒化（Ｓｉ３Ｎ４）膜をＳｉＯ２膜で挟んだ積層膜、いわゆるＯＮＯ膜では、上下層のＳｉＯ２膜を５ｎｍ以下とすると、浮遊ゲートに蓄積された電荷が制御ゲートに漏洩するいわゆるリテンション不良が顕在化するという問題があった。また、上層のＳｉＯ２膜を５ｎｍ形成しようとした場合、下層の多結晶Ｓｉ膜の酸化を防止するために１０ｎｍ程度以上のＳｉ３Ｎ４膜を堆積する必要があった。そのため、ＯＮＯ膜の薄膜化は酸化膜換算で１５ｎｍ程度が限界であった。
【００１２】
このため、ＯＮＯ膜に代えて、窒素を添加した単層のＣＶＤＳｉＯ２膜を多結晶Ｓｉ層間絶縁膜に適用し、その薄膜化を図ることによりプログラム電圧を低減する技術が特開平９−２３８０３６に開示されている。
【００１３】
しかしながら、従来のフラッシュメモリで広く行われているように、多結晶Ｓｉ層間絶縁膜を形成した後、熱酸化法により周辺回路ＭＯＳトランジスタのゲート酸化膜を形成すると、ＯＮＯ膜とは異なり単層のＣＶＤＳｉＯ２膜は耐酸化性を有しないため、高濃度に不純物がドーピングされた浮遊ゲート多結晶Ｓｉが厚く酸化されてしまうという問題があった。従って、メモリセル多結晶Ｓｉ層間絶縁膜に単層のＣＶＤＳｉＯ２膜を用いた際の周辺回路ＭＯＳトランジスタのゲート酸化膜の作成方法の開発が必要であった。
【００１４】
第３点は工程数の増大である。
【００１５】
従来のフラッシュメモリでは、メモリセルのトンネル絶縁膜２０６，多結晶Ｓｉ層間絶縁膜２０８及び周辺回路ＭＯＳトランジスタのゲート絶縁膜２１０を、順次、それぞれ単独に形成していた。このため工程数が多く、低コスト化を阻害する要因となっていた。最近では、フラッシュメモリの書換え速度及び読出し速度の向上を図るため、周辺回路領域のＭＯＳトランジスタのゲート酸化膜厚を２種類とする技術も提案されており、今後、フラッシュメモリの製造工程の簡略化は重要な課題になると予想される。
【００１６】
上述の３つの課題は、メモリセルの層間絶縁膜と周辺回路ＭＯＳトランジスタのゲート酸化膜の作成という観点で相互に密接に関係しており、これを解決するための新たな不揮発性半導体記憶装置及びその製造方法の開発が望まれていた。
【００１７】
本発明の目的は、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタのゲート酸化膜を高信頼化し、トランジスタ特性を向上することにある。
【００１８】
本発明の別の目的は、不揮発性半導体記憶装置の微細化，低電圧化に対応した多結晶Ｓｉ層間絶縁膜及び周辺回路領域ＭＯＳトランジスタのゲート酸化膜形成方法を提供することにある。
【００１９】
本発明の更に別の目的は、不揮発性半導体記憶装置の製造工程の簡略化を図ることにある。
【００２０】
【課題を解決するための手段】
上記第１の課題を解決するため、本発明の不揮発性半導体記憶装置では、周辺回路を構成するＭＯＳ型電界効果型トランジスタのゲート絶縁膜を半導体基板上に堆積して形成した絶縁膜、例えばＣＶＤＳｉＯ２膜により形成する。これにより、ＭＯＳ型電界効果型トランジスタ間の素子分離に浅溝分離法を用いても浅溝分離領域に接する部分のゲート酸化膜厚が薄くなることがなく、ＭＯＳ型電界効果型トランジスタ特性におけるキンクを防止することができ、また、ゲート酸化膜の絶縁耐圧の低下を回避することができる。なお、周辺回路が２種類以上のゲート絶縁膜厚を有するＭＯＳ型電界効果型トランジスタから構成されている場合、ゲート絶縁膜厚が厚いほうの高電圧部のＭＯＳ型電界効果型トランジスタに適用すると特に有効である。
【００２１】
また、周辺回路を構成するＭＯＳ型電界効果型トランジスタのゲート絶縁膜を、半導体基板表面を熱酸化した絶縁膜と該絶縁膜の上に堆積して形成した絶縁膜の積層膜（例えば、ＣＶＤＳｉＯ２膜）とすることにより、浅溝分離領域に接する部分のゲート酸化膜厚を堆積絶縁膜にて補償することができるので、上記堆積絶縁膜単層とした場合と同様に、ＭＯＳ型電界効果型トランジスタ特性におけるキンクを防止することができ、また、ゲート酸化膜の絶縁耐圧の低下を回避することができる。なお、この場合には熱酸化絶縁膜の膜厚よりも堆積絶縁膜の膜厚のほうを厚くすることが効果達成上より好ましい。
【００２２】
上記第２の課題を解決するために、本発明の不揮発性半導体記憶装置の製造方法では、周辺回路を構成するＭＯＳ型電界効果型トランジスタのゲート絶縁膜を半導体基板上に堆積した絶縁膜、例えばＣＶＤＳｉＯ２膜により形成する。これにより、多結晶シリコン層間絶縁膜をＣＶＤＳｉＯ２膜とし、多結晶シリコン層間絶縁膜を形成した後にゲート絶縁膜を形成した場合でも、多結晶シリコン層間絶縁膜のＣＶＤＳｉＯ２膜が厚く酸化されてしまうことが回避できる。
【００２３】
また、周辺回路のゲート絶縁膜の全部又は一部を熱酸化膜とする場合には、半導体基板表面を熱酸化する工程を多結晶シリコン層間絶縁膜を形成する工程よりも前に行ってしまうことにより、多結晶シリコン層間絶縁膜であるＣＶＤＳｉＯ２膜の異常酸化を防止することができる。
【００２４】
上記第３の課題を解決するために、本発明の不揮発性半導体記憶装置及びその製造方法では、多結晶シリコン層間絶縁膜形成のために堆積した絶縁膜、例えばＣＶＤ絶縁膜を、周辺回路を構成するＭＯＳ型電界効果型トランジスタのゲート絶縁膜の全部または一部として用いることにより、製造工程の簡略化を達成することができる。
【００２５】
【発明の実施の形態】
（実施例１）
本実施例１では、不揮発性半導体記憶装置のメモリセルの多結晶Ｓｉ層間絶縁膜と周辺回路ＭＯＳトランジスタのゲート酸化膜とを窒素を添加したＣＶＤＳｉＯ２膜とし、これを同時に形成することにより、周辺回路ＭＯＳトランジスタの特性向上とメモリセルの微細化，動作電圧の低減及び製造工程の簡略化を図った例について説明する。
【００２６】
本実施例の不揮発性半導体記憶装置の作成手順を図１及び図２に示す。不揮発性半導体記憶装置は、情報を蓄積するための複数のメモリセルを行列状に配置したメモリセル領域と、書換えや読出しを行なうビットを選択したり、チップ内部で必要な電圧を発生する周辺回路を構成するためのＭＯＳトランジスタを複数個配置した周辺回路領域とから構成される。
【００２７】
周辺回路領域は、例えば３.３Ｖといった電源電圧のような比較的小さな電圧のみが印加される低電圧部と、例えば１８Ｖといった書換えに必要な高電圧が印加される高電圧部に分けられる。低電圧部と高電圧部は、ともにＰウェル１０４ｂ，１０４ｃ及びＮウェル１０５a，１０５ｂ上に形成された複数個のＮＭＯＳトランジスタ及びPＭＯＳトランジスタから構成される。メモリセルは、ＮＯＲ型と呼ばれる代表的なフラッシュメモリであり、Ｐウェル１０４a上に形成される。
【００２８】
図１及び図２は、メモリセルのワード線に平行で、周辺回路のＭＯＳトランジスタのゲート線に垂直な断面図である。
【００２９】
製造方法は以下の通りである。
【００３０】
まず、面方位（１００）のｐ型Ｓｉ基板１０１に、各メモリセル及び周辺回路ＭＯＳトランジスタを分離する浅溝素子分離領域１０２を形成した（図１(ａ)）。
【００３１】
次いで、イオン打込み法によりＰウェル領域１０４ａ，１０４ｂ，１０４ｃ及びＮウェル領域１０５ａ，１０５ｂ更にウェル間の分離領域１０３を形成した（図１(ｂ)）。
【００３２】
次に、メモリセルのトンネル絶縁膜となるＳｉＯ２膜１０６を熱酸化法により９ｎｍ形成した（図１(ｃ)）。
【００３３】
次に、浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１０７を１５０ｎｍ堆積した（図１(ｄ)）。
【００３４】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Ｓｉ膜１０７をパターニングした（多結晶Ｓｉ膜１０７は１０７ａとなる）。この際、周辺回路領域の多結晶Ｓｉ膜１０７及びＳｉＯ２膜１０６は完全に除去した（図１(ｅ)）。
【００３５】
次いで、ＳｉＨ４とＮ２Ｏを原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）により、ＳｉＯ２膜１０８を１６ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０８をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１(ｆ)）。
【００３６】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被覆されるようなレジストパターンを作成し（図示せず）、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するＳｉＯ２膜１０８を除去した（ＳｉＯ２膜１０８は１０８ａとなる）（図２(ａ)）。
【００３７】
その後、再び、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図２(ｂ)）。
【００３８】
以上、図１(ｆ)から図２(ｂ)に示した工程により、メモリセル領域には１１ｎｍの多結晶Ｓｉ層間絶縁膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の低電圧部には１１ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の高電圧部には概ね２７ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０８ａとＣＶＤＳｉＯ２膜１０９の積層膜）が形成される。ここで、ＣＶＤＳｉＯ２膜堆積後、ＮＨ３雰囲気中でアニールし、さらにウェット酸素を行なっているのは、Ｅ’センタと呼ばれる膜中の欠陥や水素原子を低減するためである。これにより絶縁膜のリーク電流を抑制するとともに、トラップを低減し、メモリセルの電荷保持特性の向上を図れる。更に、周辺回路ＭＯＳトランジスタの相互コンダクタンスを向上するためである。
【００３９】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Ｓｉ膜１１０を堆積した（図２(ｃ)）。
【００４０】
その後、リソグラフィとドライエッチング技術により多結晶Ｓｉ膜１１０をパターニングし、メモリセルの制御ゲート（ワード線）１１０ａ及び周辺回路のゲート電極１１０ｂを形成した。続いて、図には示していないが、メモリセル領域のＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａをエッチングし、浮遊ゲートを形成した（ＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａはそれぞれ１０９ａ、１０７ｂとなる（図２(ｄ)）。
【００４１】
次に、イオン打込み法により、メモリセル及び周辺回路ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂ（メモリセルのソース／ドレイン領域は図示せず）を形成した（図２(ｅ)）。
【００４２】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線１１０ａ，周辺回路領域ＭＯＳトランジスタのゲート電極１１０ｂ及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【００４３】
図３は本発明の方法により形成した周辺回路領域の高電圧部ＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示したものである。同図には比較のため、上記ＭＯＳトランジスタのゲート酸化膜を熱酸化法により形成した場合の結果も合わせて示した。いずれもゲート酸化膜厚は２８ｎｍである。熱酸化法を用いた従来技術では電流−電圧特性にいわゆるキンクと呼ばれるこぶが観察され、特性劣化が認められた。これに対し、本発明の窒素を添加したＣＶＤＳｉＯ２膜を用いた場合には、良好な電流−電圧特性が得られた。
【００４４】
図４は、本発明の方法及び従来技術である熱酸化法により形成した周辺回路領域高電圧部ＭＯＳトランジスタのゲート酸化膜の絶縁耐圧を測定した結果である。同図より、熱酸化膜に代えて窒素を添加したＣＶＤＳｉＯ２膜をゲート酸化膜に用いることにより、その絶縁耐圧が向上することが明らかとなった。
【００４５】
上記、図３及び図４で示した従来技術と本発明の特性差を明らかにするために、走査型電子顕微鏡を用いて高電圧部ＭＯＳトランジスタの断面構造を観察した。その結果を図５に示す。熱酸化膜２００をゲート酸化膜に用いた従来技術の場合には、Ｅで示した浅溝分離領域と接する部分のゲート酸化膜厚がアクティブ領域中央に比べ著しく薄くなっていた（図５(a)）。この局所的なゲート酸化膜の薄膜化により電流−電圧特性の劣化や絶縁耐圧の低下が生じたことが判明した。これに対し、窒素を添加したＣＶＤＳｉＯ２膜を用いた本発明の場合には、熱酸化膜で見られたような浅溝分離領域付近でのゲート酸化膜の薄膜化が抑制された（図５(ｂ)）。このため、良好な特性が得られたことが明かとなった。
【００４６】
なお、周辺回路ＭＯＳトランジスタにＣＶＤＳｉＯ２膜を適用した場合、同膜への窒素添加は極めて重要である。図１から図２で示した不揮発性半導体装置の製造において、ＣＶＤＳｉＯ２膜１０８及び１０９の形成の際、アンモニア中でのアニールを行なわず、窒素を添加しなかった場合には、窒素を添加した場合に比べて周辺回路低電圧部及び高電圧部いずれのＭＯＳトランジスタにおいても相互コンダクタンスの大幅な低下がみられた。また、ゲート酸化膜の絶縁耐圧も低下した。
【００４７】
本実施例１においては、メモリセルの多結晶Ｓｉ層間絶縁膜と周辺回路低電圧部ＭＯＳトランジスタのゲート酸化膜を全く同一の工程により形成している。このため、メモリセルのトンネル酸化膜を含めて４種類あるゲート絶縁膜を３種類の膜で形成することが可能である。従って、ゲート絶縁膜をそれぞれ単独に形成する場合に比べて製造工程数の削減が可能となる。
【００４８】
図６は、図１及び図２で示した方法により作成した不揮発性半導体記憶装置のメモリセルの多結晶Ｓｉ層間絶縁膜，周辺回路領域の低電圧部及び高電圧部ＭＯＳトランジスタのゲート酸化膜中の窒素分布を二次イオン質量分析計により測定した結果である。多結晶Ｓｉ層間絶縁膜と低電圧部ＭＯＳトランジスタのゲート酸化膜を同一工程にて形成しているにもかかわらず、窒素濃度は多結晶Ｓｉ層間絶縁膜が一番高く、次いで低電圧部ゲート酸化膜、高電圧部ゲート酸化膜の順となっている。これはＳｉＯ２膜中への窒素の添加量が下地Ｓｉ層の不純物濃度の増大とともに増加するためである。
【００４９】
なお、周辺回路領域のＭＯＳトランジスタのゲート酸化膜を、ともにＣＶＤ法により形成したメモリセルのトンネル酸化膜と多結晶Ｓｉ層間絶縁膜の積層膜で形成する技術が特開平１１−８７５４５に示されている。しかし、同方法では周辺回路トランジスタのゲート酸化膜の膜厚がメモリセルの２つの酸化膜の膜厚の和で決まってしまうため、膜厚の設定に自由度がないという問題があった。また、浮遊ゲートのパターニングの際ダメージの入ったトンネル酸化膜をそのまま周辺回路トランジスタのゲート酸化膜に用いているため、膜特性の劣化が課題であった。本実施例の方法によれば、周辺回路高電圧部ＭＯＳトランジスタのゲート酸化膜厚はＳｉＯ２膜１０８の膜厚を変えることにより任意に設定できるという利点がある。また、ＳｉＯ２膜１０８のパターニングにはウェットエッチングを用いているので、ダメージによる膜特性の劣化がない。
【００５０】
以上、本実施例１によれば、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタの特性及び信頼性が向上するという効果がある。なお、周辺回路領域ＭＯＳトランジスタの特性及び信頼性の向上という観点からいえば、周辺回路領域ＭＯＳトランジスタのゲート絶縁膜の全部（低電圧部）又は一部（高電圧部）がメモリセルの多結晶Ｓｉ層間絶縁膜と同一工程で形成されることは必須要件ではなく、周辺回路領域ＭＯＳトランジスタのゲート絶縁膜が堆積により形成された絶縁膜、例えばＣＶＤＳｉＯ２膜であればよい。また、本実施例によれば、メモリセルの微細化及び動作電圧の低減が可能な不揮発性半導体記憶装置の製造プロセスが構築できる。さらに、工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができる。
【００５１】
（実施例２）
本実施例２では、不揮発性半導体記憶装置のメモリセルの多結晶Ｓｉ層間絶縁膜と周辺回路領域ＭＯＳトランジスタのゲート酸化膜を窒素を添加したＣＶＤＳｉＯ２膜とし、これを同時に形成することにより、周辺回路領域ＭＯＳトランジスタの特性向上とメモリセルの微細化，動作電圧の低減、及び製造工程の簡略化を図った別の例について説明する。
【００５２】
本実施例の不揮発性半導体記憶装置の作成手順を図７から図９に示す。なお、図７から図９はメモリセルのワード線に平行で、周辺回路領域ＭＯＳトランジスタのゲート線に垂直な断面図である。実施例１との違いは、メモリセル領域においてセル間を分離する素子分離領域が存在しないこと、また、隣接するメモリセルのソースとドレインを共有する、いわゆる仮想接地型のメモリセルであること、更に、メモリセルに浮遊ゲート，制御ゲートとは異なる第３のゲート１１４ａ（以下、補助ゲートと称す）を有する点である。この補助ゲート１１４ａは浮遊ゲート１０７ｂ間に埋込まれて存在し、書込みの際のホットエレクトロンの注入効率を増大する機能を有する。また、補助ゲートに０Ｖを印加することにより隣接するメモリセル間を分離する機能も果たしている。このため、実施例１の通常のＮＯＲ型セルに比べ、メモリセル面積の縮小が可能である。また、複数のセルで同時に書込み動作を行なうことができ、書込みスループットの向上が図れる。従って大容量化に好適である。
【００５３】
製造方法は以下の通りである。
【００５４】
まず、面方位（１００）のｐ型Ｓｉ基板１０１に、周辺回路領域のＭＯＳトランジスタを分離する浅溝素子分離領域１０２を形成した（図７(ａ)）。
【００５５】
次いで、イオン打込み法によりＰウェル領域１０４ａ，１０４ｂ，１０４ｃ及びＮウェル領域１０５ａ，１０５ｂ更にウェル間の分離領域１０３を形成した（図７(ｂ)）。
【００５６】
次に、補助ゲート下のゲート酸化膜となるＳｉＯ２膜１１３を熱酸化法により９ｎｍ形成した（図７(ｃ)）。
【００５７】
次に、補助ゲートとなるリンをドーピングした多結晶Ｓｉ膜１１４を６０ｎｍ、ＳｉＯ２膜１１５を１５０ｎｍ堆積した（図７(ｄ)）。
【００５８】
続いて、リソグラフィとドライエッチング技術を用いて、厚いＳｉＯ２膜１１５及び多結晶Ｓｉ膜１１４をパターニングした（ＳｉＯ２膜１１５及び多結晶Ｓｉ膜１１４はそれぞれ１１５ａ及び１１４ａとなる）。この際、周辺回路領域のＳｉＯ２膜１１５及び多結晶Ｓｉ膜１１４は完全に除去した（図７(ｅ)）。
【００５９】
次に、リソグラフィ技術によりメモリセル領域のみが露出するレジストパターンを形成した後（図示せず）、斜めイオン打込み法によりメモリセルのソース／ドレイン拡散層領域１１６を形成した（図７(ｆ)）。
【００６０】
次いで、周辺回路領域に残存していたゲート酸化膜１１４を除去した後（図示せず）、メモリセルのトンネル酸化膜となるＳｉＯ２膜１０６を９ｎｍ形成した（図８(ａ)）。
【００６１】
次に、浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１０７を補助ゲートパターン間の隙間が埋まらないように、例えば５０ｎｍ堆積した（図８(ｂ)）。
【００６２】
次に、ホトレジスト１１７を補助ゲートパターン間の隙間が完全に埋まるように塗布し（図示せず）、これをエッチバックして、補助ゲートパターン間の隙間に残した（図８(ｃ)）。
【００６３】
次に、エッチバック法によりホトレジスト１１７に被われていない部分に存在する多結晶Ｓｉ膜１０７を除去した（多結晶Ｓｉ膜１０７は１０７ａとなる）。エッチング量は多結晶Ｓｉ膜１０７の膜厚より若干大きな値とした（図８(ｄ)）。本工程により１回の膜形成で立体構造を有する浮遊ゲートパターンが形成できる。
【００６４】
次に、アッシング法により多結晶Ｓｉ膜１０７ａ上に残存するホトレジスト１１７を除去した（図８(ｅ)）。
【００６５】
次に、ＳｉＨ４とＮ２Ｏを原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）により、ＳｉＯ２膜１０８を１６ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０８をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図８(ｆ)）。
【００６６】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被服されるようなレジストパターンを作成し（図示せず）、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するＳｉＯ２膜１０８を除去した（ＳｉＯ２膜１０８は１０８ａとなる）（図９(ａ)）。
【００６７】
その後、再び、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図９(ｂ)）。
【００６８】
以上、実施例１と同様、図８(ｆ)から図９(ｂ)に示した工程により、メモリセル領域には１１ｎｍの多結晶Ｓｉ層間絶縁膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の低電圧部には１１ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の高電圧部には概ね２７ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０８ａとＣＶＤＳｉＯ２膜１０９）が形成される。
【００６９】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Ｓｉ膜１１０を堆積した（図９(ｃ)）。
【００７０】
その後、リソグラフィとドライエッチング技術により多結晶Ｓｉ膜１１０をパターニングし、メモリセルの制御ゲート（ワード線）１１０ａ及び周辺回路のゲート電極１１０ｂを形成した。続いて、図には示していないが、メモリセル領域のＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａをエッチングし、浮遊ゲートを形成した（ＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａはそれぞれ１０９ａ、１０７ｂとなる（図９(ｄ)）。
【００７１】
次に、周辺回路ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂを形成した（図９(ｅ)）。
【００７２】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線１１０ａ，周辺ＭＯＳトランジスタのゲート電極１１０ｂ及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【００７３】
本実施例２によれば、実施例１と同様、不揮発性半導体記憶装置の周辺回路ＭＯＳトランジスタの特性及び信頼性が向上した。また、実施例１に比べメモリセルの微細化及び動作電圧の低減が可能であった。さらに工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができた。
【００７４】
（実施例３）
本実施例３では、不揮発性半導体記憶装置のメモリセルの多結晶Ｓｉ層間絶縁膜と周辺回路ＭＯＳトランジスタのゲート酸化膜とを窒素を添加したＣＶＤＳｉＯ２膜とし、これを同時に形成することにより、周辺回路ＭＯＳトランジスタの特性向上とメモリセルの微細化，動作電圧の低減及び製造工程の簡略化を図った更に別の例について説明する。
【００７５】
本実施例の不揮発性半導体記憶装置の作成手順を図１０から図１２に示す。なお、図１０から図１２はメモリセルのワード線に平行で、周辺回路ＭＯＳトランジスタのゲート線に垂直な断面図である。実施例１との違いは、メモリセルアレイがソース線を分離し、セルを並列に配置したＡＮＤ型と呼ばれる構造になっている点である。
【００７６】
製造方法は以下の通りである。
【００７７】
まず、面方位（１００）のｐ型Ｓｉ基板１０１に、周辺回路ＭＯＳトランジスタを分離する浅溝素子分離領域１０２を形成した（図１０(ａ)）。
【００７８】
次いで、イオン打込み法によりＰウェル領域１０４ａ，１０４ｂ，１０４ｃ及びＮウェル領域１０５ａ，１０５ｂ更にウェル間の分離領域１０３を形成した（図１０(ｂ)）。
【００７９】
次いで、メモリセルのトンネル酸化膜となるＳｉＯ２膜１０６を熱酸化法により９ｎｍ形成した（図１０(ｃ)）。
【００８０】
次に、１層目の浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１１８を１００ｎｍ堆積した（図１０(ｄ)）。
【００８１】
続いて、リソグラフィとドライエッチング技術を用いて、多結晶Ｓｉ膜１１８をパターニングした。この際、周辺回路領域の多結晶Ｓｉ膜１１８はそのまま残すようなパターンとした（多結晶Ｓｉ膜１１８はメモリセル領域が１１８ａ、周辺回路領域が１１８ｂとなる）（図１０(ｅ)）。
【００８２】
次に、イオン打込み法により、メモリセルのソース／ドレイン拡散層領域１１６を形成した（図１０(ｆ)）。
【００８３】
次いで、ＳｉＯ２膜１１９を１層目の浮遊ゲート間を完全に埋込むよう、例えば４００堆積した（図１１(ａ)）。
【００８４】
その後、化学的機械研磨法（ＣＭＰ法）により、ＳｉＯ２膜１１９を研磨し、１層目の浮遊ゲートパターン１１８ａ及び１１８ｂを露出させた（多結晶Ｓｉ膜１１８ａ及び１１８ｂはそれぞれ１１８ｃ及び１１８ｄとなる）（図１１(ｂ)）。
【００８５】
次に、２層目の浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１２０を例えば５０ｎｍ堆積した（図１１(ｃ)）。
【００８６】
次に、リソグラフィとドライエッチング技術を用いて、多結晶Ｓｉ膜１２０をパターニングした（多結晶Ｓｉ膜１２０は１２０ａとなる）。この際、周辺回路領域の多結晶Ｓｉ膜１２０及びその下に存在していた多結晶Ｓｉ膜１１８ｄは完全に除去した（図１１(ｄ)）。本実施例の不揮発性半導体装置のメモリセルにおいては、多結晶Ｓｉ膜１１８ｃ及び１２０ａは電気的に接続されており、この２層で浮遊ゲートが形成される。
【００８７】
次に、ＳｉＨ４とＮ２Ｏを原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）により、ＳｉＯ２膜１０８を１６ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０８をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１１(ｅ)）。
【００８８】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被服されるようなレジストパターンを作成し（図示せず）、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するＳｉＯ２膜１０８を除去した（ＳｉＯ２膜１０８は１０８ａとなる）（図１２(ａ)）。
【００８９】
その後、再び、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１２(ｂ)）。
【００９０】
以上、実施例１と同様、図１１(ｅ)から図１２(ｂ)に示した工程により、メモリセル領域には１１ｎｍの多結晶Ｓｉ層間絶縁膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の低電圧部には１１ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の高電圧部には概ね２７ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０８ａとＣＶＤＳｉＯ２膜１０９）が形成される。
【００９１】
次に、メモリセルの制御ゲートと周辺回路領域ＭＯＳトランジスタのゲート電極となるリンをドーピングした多結晶Ｓｉ膜１１０を堆積した（図１１(ｃ)）。
【００９２】
その後、リソグラフィとドライエッチング技術により多結晶Ｓｉ膜１１０をパターニングし、メモリセルの制御ゲート（ワード線）１１０ａ及び周辺回路のゲート電極１１０ｂを形成した。続いて、図には示していないが、メモリセル領域のＳｉＯ２膜１０９及び多結晶Ｓｉ膜１２０ａ，１１８ｃをエッチングし、浮遊ゲートを形成した（ＳｉＯ２膜１０９及び多結晶Ｓｉ膜１２０ａ，１１８ｃはそれぞれ１０９ａ及び１２０ｂ，１１８ｄとなる（図１１(ｄ)）。
【００９３】
次に、周辺回路領域ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂを形成した（図１１(ｅ)）。
【００９４】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線１１０ａ，周辺回路領域ＭＯＳトランジスタのゲート電極１１０ｂ及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【００９５】
本実施例３によれば、実施例１と同様、不揮発性半導体記憶装置の周辺回路ＭＯＳトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができた。
【００９６】
（実施例４）
本実例４では、実施例１とは異なり、周辺回路領域高電圧部のＭＯＳトランジスタのゲート酸化膜の一部を、窒素を添加したＣＶＤＳｉＯ２膜に代えて、薄い熱酸化膜を用いた例について述べる。
【００９７】
本実施例の不揮発性半導体記憶装置の作成手順を図１３に示す。本実施例の不揮発性半導体記憶装置の浮遊ゲート１０７ａを形成するまでの工程は、実施例１の図１(ａ)から図１(ｅ)と同一であり、ここでは省略した。
【００９８】
図１(ｅ)に示したような浮遊ゲートパターンを形成した後、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１２１を４ｎｍ堆積した。（図１３(ａ)）。
【００９９】
次に、ＬＰＣＶＤ法によりＳｉ３Ｎ４膜１２２を１０ｎｍ堆積し、その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが露出するようなレジストパターンを作成し（以上図示せず）、ドライエッチングにより高電圧部に存在するＳｉ３Ｎ４膜１２２を除去した（図１３(ｂ)）。
【０１００】
次に、高電圧部に存在するＳｉＯ２膜１２１をフッ酸水溶液により除去した後（図示せず）、熱酸化法により、Ｓｉ３Ｎ４膜１２２に被われていない周辺回路高電圧部にのみ選択的にＳｉＯ２膜１２３を成長させた。酸化膜厚は１６ｎｍである。上記Ｓｉ３Ｎ４膜１２２は耐酸化性を有するため、Ｓｉ３Ｎ４膜１２２に被われているメモリセル領域及び周辺回路領域のうち低電圧部では酸化反応は進行しない（図１３(ｃ)）。
【０１０１】
その後、熱リン酸水溶液によりＳｉ３Ｎ４膜１２２を除去した後、フッ酸水溶液によりメモリセル部及び周辺回路低電圧部に存在するＳｉＯ２膜１２１を除去した。この際、周辺回路高電圧部のＳｉＯ２膜１２３もその表面が若干エッチングされ、膜厚が１４ｎｍに減少する（ＳｉＯ２膜１２３は１２３ａとなる）（図１３(ｄ)）。
【０１０２】
その後、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１３(ｅ)）。
【０１０３】
以上の工程により、メモリセル領域には１１ｎｍの多結晶Ｓｉ層間絶縁膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の低電圧部には１１ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の高電圧部には概ね２５ｎｍのゲート酸化膜（熱酸化ＳｉＯ２膜１２３ａとＣＶＤＳｉＯ２膜１０９）が形成される。
【０１０４】
その後、実施例１の図２(ｃ)から図２(ｅ)と同様の工程を行ない、不揮発性半導体記憶装置を完成した。
【０１０５】
本実施例４においては、熱酸化法を用いても実施例１と同一のマスク枚数で不揮発性半導体記憶装置が作成可能であった。また、実施例１に比べ周辺回路高電圧部のＭＯＳトランジスタのゲート酸化膜／Ｓｉ基板界面の特性が向上し、コンダクタンスが向上した。
【０１０６】
なお、本実施例４においては、周辺回路高電圧部のＭＯＳトランジスタのゲート酸化膜を、熱酸化膜と窒素を添加したＣＶＤＳｉＯ２膜により形成している。熱酸化を行なったため、図５(ａ)で示したような浅溝分離領域に接する部分で若干のゲート酸化膜厚の減少が観察された。しかしながら、酸化膜厚が１４ｎｍと従来技術に比べ薄かったため、図３及び図４で示したＭＯＳトランジスタの電流-電圧特性、及び絶縁耐圧の劣化は実用上問題ないレベルであった。
【０１０７】
（実施例５）
実施例４で述べたように、周辺回路ＭＯＳトランジスタのゲート酸化膜に熱酸化膜を用いても、その酸化膜厚が薄い場合には、浅溝分離領域に接する部分での酸化膜の薄膜化の程度は小さく、ＭＯＳ特性の劣化を実用上問題ないレベルとすることが可能である。そこで、本実施例では、周辺回路領域のうち低電圧部ＭＯＳトランジスタのゲート酸化膜に薄膜化した熱酸化膜を使用し、不揮発性半導体記憶装置の性能向上を図った例について述べる。
【０１０８】
本実施例の不揮発性半導体記憶装置の作成手順を図１４から図１５に示す。ウェル領域を形成するまでの工程は実施例１の図１(ａ)から図１(ｂ)と同一であり、ここでは省略した。
【０１０９】
実施例１の図１(ａ)から図１(ｂ)に示したように、素子分離領域及びウェル領域を形成した後、メモリセルのトンネル絶縁膜となるＳｉＯ２膜１０６を熱酸化法により９ｎｍ形成した（図１４(ａ)）。
【０１１０】
次に、リソグラフィ技術を用いて、周辺回路領域低電圧部のみが露出するようなレジストパターンを形成した後（図示せず）、周辺回路領域低電圧部のＳｉＯ２膜１０６をフッ酸とアンモニアの混合水溶液により除去した（図１４(ｂ)）。
【０１１１】
次に、周辺回路領域低電圧部のＭＯＳトランジスタのゲート酸化膜となるＳｉＯ２膜１２４を熱酸化法により５ｎｍ形成した（図１４(ｃ)）。
【０１１２】
次に、浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１０７を１５０ｎｍ堆積した（図１４(ｄ)）。
【０１１３】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Ｓｉ膜１０７をパターニングした。この際、周辺回路領域の多結晶Ｓｉ膜１０７は、高電圧部では完全に除去し、低電圧部ではその全面が被われるように残した（多結晶Ｓｉ膜１０７は１０７ａ，１０７ｃとなる）（図１４(ｅ)）。
【０１１４】
次いで、ＳｉＨ４とＮ２Ｏを原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）により、ＳｉＯ２膜１０８を１６ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０８をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１４(ｆ)）。
【０１１５】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみのＳｉＯ２膜１０８が被覆されるようなレジストパターンを作成し（図示せず）、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するＳｉＯ２膜１０８を除去した（ＳｉＯ２膜１０８は１０８ａとなる）（図１５(ａ)）。
【０１１６】
その後、再び、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、ＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１５(ｂ)）。
【０１１７】
以上の工程により、メモリセル領域には１１ｎｍの多結晶Ｓｉ層間絶縁膜（ＣＶＤＳｉＯ２膜１０９）が、周辺回路領域の低電圧部には５ｎｍのゲート酸化膜（熱酸化ＳｉＯ２膜１２４）が、周辺回路領域の高電圧部には概ね２７ｎｍのゲート酸化膜（ＣＶＤＳｉＯ２膜１０８ａとＣＶＤＳｉＯ２膜１０９）が形成される。
【０１１８】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Ｓｉ膜１１０を堆積した（図１５(ｃ)）。
【０１１９】
その後、リソグラフィとドライエッチング技術により多結晶Ｓｉ膜１１０をパターニングし、メモリセルの制御ゲート（ワード線）１１０ａ及び周辺回路のゲート電極１１０ｂを形成した。続いて図には示していないが、メモリセル領域及び周辺回路領域低電圧部ＭＯＳトランジスタのＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａ，１０７ｃをエッチングした。これにより浮遊ゲートが完成した（ＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａ，１０７ｃはそれぞれ１０９ａ及び１０７ｂ，１０７ｄとなる）。この際、周辺回路領域低電圧部の多結晶Ｓｉ膜１０７ｄの一部が露出するようにパターニングした（図１５(ｄ)）。
【０１２０】
次に、イオン打込み法により、メモリセル及び周辺回路ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂ（メモリセルのソース／ドレイン領域は図示せず）を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Ｓｉ膜１１０ａより成るワード線、周辺回路領域ＭＯＳトランジスタの多結晶Ｓｉ膜１１０ｂより成るゲート電極及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域低電圧部においては、多結晶Ｓｉ膜１１０ｂ及び１０７ｄが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域低電圧部のＭＯＳトランジスタにおいては、多結晶Ｓｉ膜１１０ｂに印加された電圧は多結晶Ｓｉ膜１０７ｄにも印加される。以上の工程により不揮発性半導体記憶装置を完成した（図１５(ｅ)）。
【０１２１】
本実施例５により形成した不揮発性半導体記憶装置は、実施例１と同様、不揮発性半導体記憶装置の周辺回路ＭＯＳトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができた。更に、実施例１に比べ、周辺回路低電圧部の高速動作が可能となり、書換え及び読出し速度の向上が図れた。
【０１２２】
（実施例６）
本実施例６では、周辺回路領域高電圧部ＭＯＳトランジスタのゲート酸化膜に薄膜化した熱酸化膜と窒素を添加したＣＶＤＳｉＯ２の積層膜を使用し、不揮発性半導体記憶装置の性能向上を図った別の例について述べる。
【０１２３】
本実施例６の不揮発性半導体記憶装置の作成手順を図１６から図１７に示す。ウェル領域を形成するまでの工程は実施例１の図１(ａ)から図１(ｂ)と同一であり、ここでは省略した。
【０１２４】
実施例１の図１(ａ)から図１(ｂ)に示したように、素子分離領域及びウェル領域を形成した後、ＳｉＨ４とＮ２Ｏを原料ガスとした減圧化学気相成長法（ＬＰＣＶＤ法）により、ＳｉＯ２膜１２５を２０ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０８をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１６(ａ)）。
【０１２５】
次に、リソグラフィ技術を用いて、周辺回路領域高電圧部のみが被覆されるようなレジストパターンを形成した後（図示せず）、メモリセル領域及び周辺回路領域低電圧部のＳｉＯ２膜１２５をフッ酸とアンモニアの混合水溶液により除去した（ＳｉＯ２膜１２５は１２５ａとなる）（図１６(ｂ)）。
【０１２６】
次に、メモリセルのトンネル絶縁膜及び周辺回路領域低電圧部のゲート酸化膜となるＳｉＯ２膜１２６を熱酸化法により９ｎｍ形成した。この際、周辺回路領域高電圧部でもメモリセル領域程ではないが酸化膜１２６ａが成長する。
【０１２７】
以上の工程により、メモリセル領域には９ｎｍのトンネル絶縁膜（熱酸化ＳｉＯ２膜１２６）が、周辺回路領域の低電圧部には９ｎｍのゲート酸化膜（熱酸化ＳｉＯ２膜１２６）が、周辺回路領域の高電圧部には概ね２７ｎｍのゲート酸化膜（熱酸化ＳｉＯ２膜１２６ａとＣＶＤＳｉＯ２膜１２５ａ）が形成される。（図１６(ｃ)）。
【０１２８】
次に、浮遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜１０７を１５０ｎｍ堆積した（図１６(ｄ)）。
【０１２９】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Ｓｉ膜１０７をパターニングした。この際、周辺回路領域の多結晶Ｓｉ膜１０７はその全面が被われるように残した（多結晶Ｓｉ膜１０７はメモリセル領域が１０７ａ、周辺回路領域が１０７ｅとなる）（図１６(ｅ)）。
【０１３０】
次いで、ＳｉＨ４とＮ２Ｏを原料ガスとしたＬＰＣＶＤ法により、多結晶Ｓｉ層間絶縁膜となるＳｉＯ２膜１０９を１１ｎｍ堆積した。堆積温度は７５０℃である。その直後にＳｉＯ２膜１０９をＮＨ３雰囲気中でアニールし、さらにウェット酸化を行なった（図１７(ａ)）。
【０１３１】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Ｓｉ膜１１０を堆積した（図１７(ｂ)）。
【０１３２】
その後、リソグラフィとドライエッチング技術により多結晶Ｓｉ膜１１０をパターニングし、メモリセルの制御ゲート（ワード線）１１０ａ及び周辺回路のゲート電極１１０ｂを形成した。続いて図には示していないが、メモリセル領域及び周辺回路領域ＭＯＳトランジスタのＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａ，１０７ｅをエッチングした。これにより、浮遊ゲートが完成した（ＳｉＯ２膜１０９及び多結晶Ｓｉ膜１０７ａ，１０７ｃはそれぞれ１０９ａ及び１０７ｂ、１０７ｆとなる）。この際、周辺回路領域の多結晶Ｓｉ膜１０７ｄの一部が露出するようにパターニングした（図１７(ｃ)）。
【０１３３】
次に、イオン打込み法により、メモリセル及び周辺回路領域ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂ（メモリセルのソース／ドレイン領域は図示せず）を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Ｓｉ膜１１０ａより成るワード線、周辺回路領域ＭＯＳトランジスタの多結晶Ｓｉ膜１１０ｂより成るゲート電極及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域においては、多結晶Ｓｉ膜１１０ｂ及び１０７ｄが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域のＭＯＳトランジスタにおいては、多結晶Ｓｉ膜１１０ｂに印加された電圧は多結晶Ｓｉ膜１０７ｄにも印加される。以上の工程により不揮発性半導体記憶装置を完成した。（図１７(ｄ)）
本実施例により形成した不揮発性半導体記憶装置は、実施例１と同様、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができた。更に、実施例１に比べ、周辺回路低電圧部の高速動作が可能となり、書換え及び読出し速度の向上が図れた。以上に詳述した各実施例においては、不揮発性半導体装置のメモリセルとしてＮＯＲ型，補助ゲートを有するセル，ＡＮＤ型を例に用いて説明したが、その他のメモリセル、例えばＮＡＮＤ型やスプリットゲート型のセル、あるいは消去ゲートを有するメモリセルを用いても同様の効果が得られる。
【０１３４】
また、不揮発性半導体記憶装置とマイクロコントローラを１つのチップに混載した製品に適用しても、同様の効果が得られる。
【０１３５】
【発明の効果】
本発明によれば、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタのゲート酸化膜の信頼性が向上し、トランジスタ特性を向上できる。
また、不揮発性半導体記憶装置の微細化、低電圧化が図られる。
更に、不揮発性半導体記憶装置の製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１を示す断面概略図（１）。
【図２】本発明の実施例１を示す断面概略図（２）。
【図３】ゲート電圧とゲート電流の関係を示す図。
【図４】ゲート酸化膜の絶縁耐圧の分布を示す図。
【図５】浅溝分離領域近傍のゲート酸化膜形状を示す図。
【図６】ＳｉＯ２膜中の窒素原子濃度分布を示す図。
【図７】本発明の実施例２を示す断面概略図（１）。
【図８】本発明の実施例２を示す断面概略図（２）。
【図９】本発明の実施例２を示す断面概略図（３）。
【図１０】本発明の実施例３を示す断面概略図（１）。
【図１１】本発明の実施例３を示す断面概略図（２）。
【図１２】本発明の実施例３を示す断面概略図（３）。
【図１３】本発明の実施例４を示す断面概略図。
【図１４】本発明の実施例５を示す断面概略図（１）。
【図１５】本発明の実施例５を示す断面概略図（２）。
【図１６】本発明の実施例６を示す断面概略図（１）。
【図１７】本発明の実施例６を示す断面概略図（２）。
【図１８】従来技術を示す断面概略図。
【符号の説明】
１０１…Ｓｉ基板、１０２…浅溝素子分離領域、１０３…ウェル間分離領域、１０４ａ，１０４ｂ，１０４ｃ…Ｐウェル、１０５ａ，１０５ｂ…Ｎウェル、１０６…熱酸化膜、１０７，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，１０７ｅ，１０７ｆ…リンをドーピングした多結晶Ｓｉ膜、１０８，１０８ａ，１０９，１０９ａ…窒素原子を添加したＳｉＯ２膜、１１０，１１０ａ，１１０ｂ…リンをドーピングした多結晶Ｓｉ膜、１１１ａ，１１１ｂ，１１１ｃ…Ｎ型ソース／ドレイン領域、１１２ａ，１１２ｂ…Ｐ型ソース／ドレイン領域、１１３…熱酸化膜、１１４，１１４ａ…リンをドーピングした多結晶Ｓｉ膜、１１５，１１５ａ…ＳｉＯ２膜、１１６…ソース／ドレイン領域、１１７…ホトレジスト、１１８，１１８ａ，１１８ｂ，１１８ｃ，１１８ｄ，１１８ｅ…リンをドーピングした多結晶Ｓｉ膜、１１９，１１９ａ…ＳｉＯ２膜、１２０，１２０ａ，１２０ｂ…リンをドーピングした多結晶Ｓｉ膜、１２１…ＳｉＯ２膜、１２２…Ｓｉ３Ｎ４膜、１２３，１２３ａ…熱酸化膜、１２４，１２４ａ…熱酸化膜、１２５，１２５ａ…窒素原子を添加したＳｉＯ２膜、１２６，１２６ａ…熱酸化膜、２００…ゲート酸化膜、２０１…Ｓｉ基板、２０２…素子分離用酸化膜、２０３…ウェル間分離領域、２０４ａ，２０４ｂ…Ｐウェル、２０５…Ｎウェル、２０６…熱酸化膜、２０７…リンをドーピングした多結晶Ｓｉ膜、２０８…ＯＮＯ多結晶Ｓｉ層間絶縁膜、２０９…リンをドーピングした多結晶Ｓｉ膜、２１０…熱酸化膜、２１１…リンをドーピングした多結晶Ｓｉ膜、２１２ａ，２１２ｂ…ソース／ドレイン領域、Ｍ…メモリセル、Ｐ，Ｐ’…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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