(57)【特許請求の範囲】
【請求項１】
外部から相異なる電圧レベルを有する第１〜第Ｎ（ここで、Ｎは１よりも大きい整数）電圧を受けるための第１〜第Ｎ入力パッドと、
前記各第１〜第Ｎ入力パッドと接続され、前記入力パッドを通じて静電気パルスが印加される時に放電経路を形成する第１〜第Ｎ静電気放電保護部と、
液晶表示装置を駆動するための駆動電圧を生成する出力ドライバとを備え、
前記出力ドライバは、
前記第１〜第Ｎ入力パッドを通じて入力される前記第１〜第Ｎ電圧を各々受けるための第１〜第Ｎ抵抗を備え、この第１〜第Ｎ抵抗を通じて印加される前記各々の第１〜第Ｎ電圧から前記液晶表示装置を駆動するための駆動電圧を生成し、
前記第１〜第Ｎ抵抗は、前記静電気パルスの印加時に前記出力ドライバの内部に流れる電流を低減するために具備されることを特徴とする液晶表示装置ドライバ回路。
【請求項２】
前記出力ドライバは、
前記第１〜第Ｎ抵抗を通じて各々の前記第１〜第Ｎ電圧を入力し、所定の第１〜第Ｎ制御信号に応答して前記第１〜第Ｎ電圧を第１ノードに伝達する第１〜第Ｎ電圧伝達部と、
前記第１ノードと一側が接続され、他側が所定の出力パッドと接続された第Ｎ＋１抵抗とを備えることを特徴とする請求項１に記載の液晶表示装置ドライバ回路。
【請求項３】
前記電圧伝達部は、
第１〜第Ｋ（ここで、１<Ｋ<Ｎ）電圧を前記第１〜第Ｎ制御信号のうち第１〜第Ｋ制御信号に応答して前記第１ノードに伝達する第１〜第Ｋ ＣＭＯＳ伝送ゲートと、
第Ｋ＋１〜第Ｎ電圧を前記第１〜第Ｎ制御信号のうち第Ｋ＋１〜第Ｎ制御信号に応答して前記第１ノードに伝達する第Ｋ＋１〜第Ｎ ＮＭＯＳトランジスタとを備え、
前記第１〜第Ｋ電圧は、前記第Ｋ+１〜第Ｎ電圧よりも高い電圧レベルを有することを特徴とする請求項２に記載の液晶表示装置ドライバ回路。
【請求項４】
前記電圧伝達部は、
前記第１〜第Ｎ電圧を所定の第１〜第Ｎ制御信号に応答して前記第１ノードに伝達する第１〜第Ｎ ＣＭＯＳ伝送ゲートを備えることを特徴とする請求項２に記載の液晶表示装置ドライバ回路。
【請求項５】
前記電圧伝達部は、
第１〜第Ｋ（ここで、１<Ｋ<Ｎ）電圧を第１〜第Ｋ制御信号に応答して前記第１ノードに伝達する第１〜第Ｋ ＣＭＯＳ伝送ゲートと、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの並列構造よりなり、前記第Ｋ+１〜第Ｎ電圧を前記第Ｋ+１〜第Ｎ制御信号に応答して前記第１ノードに伝達する第Ｋ+１〜第Ｎ並列トランジスタとを備え、
前記並列トランジスタの各ＰＭＯＳトランジスタのゲートは、前記第１〜第Ｎ電圧よりも高いレベルを有する高電圧と接続されて正常動作時にターンオフされることを特徴とする請求項２に記載の液晶表示装置ドライバ回路。
【請求項６】
前記出力ドライバは、
前記出力パッドと接続され、前記出力パッドを通じて外部から静電気パルスが印加される時に放電経路を形成する出力静電気放電保護部をさらに備えることを特徴とする請求項２に記載の液晶表示装置ドライバ回路。
【請求項７】
前記第１〜第Ｎ入力パッドは第１〜第Ｋ入力パッドを含み、
前記第１〜第Ｎ静電気放電保護部は第１〜第Ｋ（ここで、１<Ｋ<Ｎ）静電気放電保護部を含み、この第１〜第Ｋ静電気放電保護部は、
前記第１〜第Ｎ電圧よりも高いレベルを有する高電圧と前記第１〜第Ｋ入力パッドとの間に接続される第１保護素子と、
前記第１〜第Ｋ入力パッドと接地電位との間に直列接続され、各ゲートが接地電位及び電源電圧のうちいずれか一つに接続される２つ以上のシンゲート酸化膜ＮＭＯＳトランジスタよりなる第２保護素子とを各々備えることを特徴とする請求項１に記載の液晶表示装置ドライバ回路。
【請求項８】
前記第１〜第Ｎ入力パッドは第Ｋ＋１〜第Ｎ入力パッドを含み、
前記第１〜第Ｎ静電気放電保護部は第Ｋ＋１〜第Ｎ静電気放電保護部を含み、この第Ｋ＋１〜第Ｎ静電気放電保護部は、
前記高電圧と前記第Ｋ+１〜第Ｎ入力パッドとの間に接続される第３保護素子と、
前記第Ｋ+１〜第Ｎ入力パッドと接地電位との間に並列接続され、各ゲートが接地電位と接続される２つ以上のシンゲート酸化膜ＮＭＯＳトランジスタよりなる第４保護素子とを各々備え、
前記第１〜第Ｋ入力パッドを通じて印加される各電圧は前記第Ｋ+１〜第Ｎ入力パッドを通じて印加される電圧よりも高いレベルを有することを特徴とする請求項７に記載の液晶表示装置ドライバ回路。
【請求項９】
前記第１〜第Ｎ抵抗は拡散型抵抗で具現されることを特徴とする請求項１に記載の液晶表示装置ドライバ回路。
【請求項１０】
外部から相異なる電圧レベルを有する第１〜第Ｎ電圧を受けるための第１〜第Ｎ入力パッドと、
前記各第１〜第Ｎ入力パッドと接続され、前記入力パッドを通じて静電気パルスが印加される時に放電経路を形成する第１〜第Ｎ静電気放電保護部と、
液晶表示装置を駆動するための駆動電圧を生成する出力ドライバとを備え、
前記出力ドライバは、
前記第１〜第Ｎ入力パッドを通じて入力される第１〜第Ｎ電圧を伝達するための第１〜第Ｎ電圧伝達手段を備え、この第１〜第Ｎ電圧伝達手段を通じて伝達された前記第１〜第Ｎ電圧から前記液晶表示装置を駆動するための駆動電圧を生成し、
前記第１〜第Ｎ電圧のうち低いレベルの電圧を伝達する少なくとも一つの前記電圧伝達手段はＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列構造よりなることを特徴とする液晶表示装置ドライバ回路。
【請求項１１】
前記出力ドライバは、
前記並列構造の電圧伝達手段でＰＭＯＳトランジスタのゲートを前記第１〜第Ｎ電圧よりも高いレベルを有する高電圧と接続して正常動作時にターンオフさせることを特徴とする請求項１０に記載の液晶表示装置ドライバ回路。
【請求項１２】
前記第１〜第Ｎ電圧伝達手段は各々、所定の第１〜第Ｎ制御信号に応答して前記第１〜第Ｎ電圧を第１ノードに伝達することを特徴とする請求項１０に記載の液晶表示装置ドライバ回路。
【請求項１３】
前記第１〜第Ｎ電圧伝達手段は、
前記第１〜第Ｎ電圧を所定の第１〜第Ｎ制御信号に応答して前記第１ノードに伝達する第１〜第Ｎ ＣＭＯＳ伝送ゲートを備えることを特徴とする請求項１２に記載の液晶表示装置ドライバ回路。
【請求項１４】
前記出力ドライバは、
所定の出力パッドと接続され、前記静電気パルスが前記所定の出力パッドを通じて外部から印加される時に他の放電経路を形成する出力静電気放電保護部をさらに含むことを特徴とする請求項１２に記載の液晶表示装置ドライバ回路。
【請求項１５】
外部から相異なる電圧レベルを有する第１〜第Ｎ電圧を受けるための第１〜第Ｎ入力パッドと、
前記各第１〜第Ｎ入力パッドと接続され、前記入力パッドを通じて静電気パルスが印加される時に放電経路を形成する第１〜第Ｎ静電気放電保護部とを備え、
前記第１〜第Ｎ入力パッドは第１〜第Ｋ入力パッドを含み、
前記第１〜第Ｎ静電気放電保護部は第１〜第Ｋ（ここで、１<Ｋ<Ｎ）静電気放電保護部を含み、この第１〜第Ｋ静電気放電保護部は、
前記第１〜第Ｎ電圧よりも高いレベルを有する高電圧と前記第１〜第Ｋ入力パッドとの間に接続される第１保護素子と、
前記第１〜第Ｋ入力パッドと接地電位との間に直列接続され、各ゲートが接地電位及び電源電圧のうちいずれか一つに接続される２つ以上のシンゲート酸化膜ＮＭＯＳトランジスタよりなる第２保護素子とを各々備えることを特徴とする液晶表示装置ドライバ回路。
【請求項１６】
前記第１〜第Ｎ入力パッドは第Ｋ＋１〜第Ｎ入力パッドを含み、
前記第１〜第Ｎ静電気放電保護部は第Ｋ＋１〜第Ｎ静電気放電保護部を含み、この第Ｋ＋１〜第Ｎ静電気放電保護部は、
前記高電圧と前記第Ｋ＋１〜第Ｎ入力パッドとの間に接続される第３保護素子と、
前記Ｋ＋１〜第Ｎ入力パッドと接地電位との間に並列接続され、各ゲートが接地電位と接続される２つ以上のシンゲート酸化膜ＮＭＯＳトランジスタよりなる第４保護素子とを各々備え、
前記第１〜第Ｋ入力パッドを通じて印加される各電圧は、前記第Ｋ＋１〜第Ｎ入力パッドを通じて印加される電圧よりも高いレベルを有することを特徴とする請求項１５に記載の液晶表示装置ドライバ回路。
【請求項１７】
前記液晶表示装置ドライバ回路は出力ドライバを備え、前記出力ドライバは、
第１〜第Ｎ入力パッドを通じて前記第１〜第Ｎ電圧を各々受けるための第１〜第Ｎ抵抗を備え、この第１〜第Ｎ抵抗を通じて受けた前記各々の第１〜第Ｎ電圧から液晶表示装置を駆動するための駆動電圧を生成し、前記第１〜第Ｎ抵抗は前記静電気パルスの印加時に前記出力ドライバの内部に流れる電流を低減するために具備されることを特徴とする請求項１５に記載の液晶表示装置ドライバ回路。
【請求項１８】
前記出力ドライバは、
前記第１〜第Ｎ抵抗を通じて前記第１〜第Ｎ電圧を各々受け、前記第１〜第Ｎ電圧を所定の第１〜第Ｎ制御信号に応答して第１ノードに伝達する第１〜第Ｎ電圧伝達手段と、
一側及び他側を有し、前記第１ノードと一側が接続され、他側が所定の出力パッドに接続された第Ｎ＋１抵抗とをさらに備えることを特徴とする請求項１７に記載の液晶表示装置ドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置ドライバ回路に係り、特に、静電気放電保護のための液晶表示装置ドライバ回路に関する。
【０００２】
【従来の技術】
一般に、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ、以下、ＬＣＤと言う）ドライバ回路または集積回路は、ＬＣＤパネルに情報をディスプレイするために高いレベルのＬＣＤ電圧（ＶＬＣＤ）を駆動する。ここで、ＬＣＤ電圧（ＶＬＣＤ）は外部から印加でき、あるいは内部の電荷ポンプ、演算増幅器またはバンドギャップ回路などのアナログ回路を用いて内部的に生成できる。このようなＬＣＤ電圧はＬＣＤ画面の画質を決定する重要な要因となる。
【０００３】
しかし、ＬＣＤドライバ回路において、電圧入力端または電圧出力端で生じる静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下、ＥＳＤと言う）現象により内部回路が損傷する場合がある。このため、ＬＣＤドライバを含むほとんどの半導体装置は、ＥＳＤによる損傷から半導体装置を保護するためにＥＳＤ保護用素子を入力端または出力端に備える。
【０００４】
図１は、従来のＥＳＤ保護のためのＬＣＤドライバ回路を示した回路図である。図１に示された回路は、一般に、モノクロームＬＣＤに適用されるドライバ回路の例であって、入力パッド１０、抵抗Ｒ１、ＥＳＤ保護部１２、電圧発生部１４及びＬＣＤ出力ドライバ１６を含む。
【０００５】
図１に示された回路において、ＬＣＤ電圧（ＶＬＣＤ）Ｖ１〜Ｖ５は各々の入力パッドを通じて外部から印加されるか、あるいは電圧発生部１４で極めて高いレベルの電圧を分配することにより生成される。具体的には示されていないが、第２〜第５電圧Ｖ２〜Ｖ５も第１電圧Ｖ１と同一の方式でＬＣＤ出力ドライバ１６に印加できる。正常動作時にＥＳＤ保護部１２は動作しない。これに対して、入力パッド１０を通じてＥＳＤパルスが印加されると、第１保護素子Ｄ１または第２保護素子Ｄ２がターンオンされてＥＳＤパルスによる大電流が放電される放電経路が形成される。この時、入力パッド１０と接続された直列抵抗Ｒ１によりＥＳＤパルスによる大きい電流がダウンされて内部回路が保護される。
【０００６】
しかし、モノクロームＬＣＤではなく、カラーＬＣＤを駆動するＬＣＤドライバ回路は、設計スペック上、ＬＣＤ電圧（ＶＬＣＤ）の変化量が厳しく規定されている。例えば、特定テスト条件ではＬＣＤ電圧（ＶＬＣＤ）が入力されるパッド１０に流れる電流と内部電圧発生部１４で流れる電流との差が１０uＡの時にＬＣＤ電圧の変化量が１０ｍＶ未満になるように設定されている。このため、カラーＬＣＤドライバ回路では、図１の回路のように入力パッドと電圧発生部との間に電圧ドロップの主要因となる直列抵抗を接続することはできない。これにより、ＥＳＤパルスによる大電流が出力ドライバ１６及び電圧発生部１４に伝達されて物理的な損傷を起すようになる。すなわち、正極性または負極性のＥＳＤパルスが印加されると、パッド１０と隣接したＥＳＤ保護部１２の第１、第２保護素子Ｄ１，Ｄ２を通じて１次的な放電がなされ、余分の電流がＬＣＤ出力ドライバ１６に印加されるからである。
【０００７】
図２は、通常のカラーＬＣＤドライバ回路に適用される出力ドライバを示した回路図である。図２を参照すれば、相対的に高い電圧レベルを有するＬＣＤ電圧Ｖ１〜Ｖ３を伝達する各電圧伝達素子はＣＭＯＳ伝送ゲートＴＧ２１〜ＴＧ２３で具現される。低い電圧レベルのＬＣＤ電圧Ｖ４及びＶ５を伝達する伝達素子はＮＭＯＳトランジスタＭＮ２１，ＭＮ２２で具現される。また、出力パッド２２を通じて印加されるＥＳＤパルスから内部回路を保護するためにＥＳＤ保護部２５が具備される。カラーＬＣＤドライバの出力ドライバは設計スペック上ターンオン抵抗値を満足させるように設計されている。すなわち、印加されるＬＣＤ電圧Ｖ１〜Ｖ５と比例して各伝送ゲートＴＧ２１〜ＴＧ２３及びＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のターンオン抵抗値が決まる。したがって、低い電圧レベルを有するＬＣＤ電圧Ｖ４及びＶ５を駆動する部分は、小さい幅のＮＭＯＳトランジスタＭＮ２１，ＭＮ２２だけで所望の抵抗値を得ることができる。
【０００８】
【発明が解決しようとする課題】
しかし、このように、ＮＭＯＳトランジスタを用いる場合には、正極性のＥＳＤパルス印加時に順方向の放電経路がなく、また放電面積が極めて狭いため放電能力に劣るという問題がある。
【０００９】
また、従来のＬＣＤドライバ回路は、入力パッドに接続される保護素子（例えば、図１のＤ１，Ｄ２）の放電効率が低いため、ＥＳＤ保護特性が低下する可能性がある。すなわち、ＬＣＤ電圧はＬＣＤドライバの内部の他の回路の動作電圧よりも高いため、図１のＥＳＤ保護部１２は高電圧接合で形成される。しかし、このように、高電圧接合では動作電圧が高いため、大きい電流を駆動できなくなる。したがって、ＥＳＤパルスによる大電流が印加される場合、ＥＳＤ保護能力が低下するという問題がある。
【００１０】
本発明は、カラーＬＣＤドライバ回路において正常時の回路性能は低下させずにＥＳＤ特性を向上させることができ、かつＥＳＤ放電効率を高めることができ、それらの結果ＥＳＤパルスによる出力ドライバの損傷を防止できる静電気放電保護のための液晶表示装置ドライバ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明による第１の静電気放電保護のための液晶表示装置ドライバ回路は、第１〜第Ｎ入力パッド、第１〜第Ｎ静電気放電保護部及び出力ドライバを備える。第１〜第Ｎ入力パッドは外部から相異なる電圧レベルを有する第１〜第Ｎ（Ｎ>１）電圧を受ける。第１〜第Ｎ静電気放電保護部は、各第１〜第Ｎ入力パッドと接続され、入力パッドを通じて静電気パルスが印加される時に放電経路を形成する。出力ドライバは、第１〜第入力Ｎパッドを通じて入力される第１〜第Ｎ電圧と各々一側が接続される第１〜第Ｎ抵抗を備え、この第１〜第Ｎ抵抗を通じて印加される各々の第１〜第Ｎ電圧から液晶表示装置を駆動するための駆動電圧を生成する。また、第１〜第Ｎ抵抗は、静電気パルスの印加時に出力ドライバの内部に流れる電流を低減するために具備される。
【００１２】
本発明による第２の静電気放電保護のための液晶表示装置ドライバ回路は、第１〜第Ｎ入力パッド、第１〜第Ｎ静電気放電保護部及び出力ドライバを備える。第１〜第Ｎ入力パッドは外部から相異なる電圧レベルを有する第１〜第Ｎ電圧を受ける。第１〜第Ｎ静電気放電保護部は各第１〜第Ｎ入力パッドと接続され、入力パッドを通じて静電気パルスが印加される時に放電経路を形成する。出力ドライバは、第１〜第入力Ｎパッドを通じて入力される第１〜第Ｎ電圧を伝達するための第１〜第Ｎ電圧伝達手段を備え、この第１〜第Ｎ電圧伝達手段を通じて伝達された第１〜第Ｎ電圧から液晶表示装置を駆動するための駆動電圧を生成する。第１〜第Ｎ電圧のうち低いレベルの電圧を伝達する少なくとも一つの電圧伝達手段はＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列構造よりなることを特徴とする。
【００１３】
本発明による第３の静電気放電保護のための液晶表示装置ドライバ回路は、第１〜第Ｎ入力パッド、第１〜第Ｎ静電気放電保護部を備える。第１〜第Ｎ入力パッドは外部から相異なる電圧レベルを有する第１〜第Ｎ電圧を受ける。第１〜第Ｎ静電気放電保護部は各第１〜第Ｎ入力パッドと接続され、入力パッドを通じて静電気パルスが印加される時に放電経路を形成する。ここで、第１〜第Ｎ静電気放電保護部は少なくとも一つのシンゲート酸化膜トランジスタを含むことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明による静電気放電保護のための液晶表示装置ドライバ回路の実施の形態について添付した図面を参照して下記のように説明する。
【００１５】
図３は、本発明の実施形態による静電気放電保護のための液晶表示装置（ＬＣＤ）ドライバ回路を説明するための回路図である。図３を参照すれば、ＬＣＤドライバ回路は、入力パッド３００ａ〜３００ｅ、ＥＳＤ保護部３１０ａ〜３１０ｅ、電圧発生部３２０及びＬＣＤ出力ドライバ３３０を備える。図３のＬＣＤドライバ回路は、全てのＬＣＤドライバ回路に適用可能であるが、特に、設計スペックが厳しいカラースーパツイステッドネマスチック（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｓｔｉｃ、すなわちＳＴＮ）ＬＣＤドライバに効率よく適用可能である。
【００１６】
図３の入力パッド３００ａ〜３００ｅは、外部から第１〜第５ＬＣＤ電圧（以下、単に第１〜第５電圧と言う）Ｖ１〜Ｖ５を各々入力する。ここで、第１〜第５電圧Ｖ１〜Ｖ５は各々相異なる電圧レベルを有する。そのうち第１電圧Ｖ１が最も高いレベルを有し、第２電圧Ｖ２〜第５電圧Ｖ５は第１電圧Ｖ１よりも次第に低いレベルを有するように（例えば、Ｖ１>Ｖ２>Ｖ３>Ｖ４>Ｖ５に）設定される。
【００１７】
各々の入力パッド３００ａ〜３００ｅにはＥＳＤ保護部３１０ａ〜３１０ｅが接続される。例えば、第１パッド３００ａと接続されたＥＳＤ保護部３１０ａは保護素子Ｄ３１，Ｄ３２よりなり、ＥＳＤパルスの印加時に放電経路を形成する。ここで、保護素子Ｄ３１，Ｄ３２はダイオードまたはトランジスタで具現できる。第１保護素子Ｄ３１は第１電圧Ｖ１よりも高いレベルの高電圧Ｖ０と一側が接続され、他側は第１パッド３００ａの一側と接続される。第１保護素子Ｄ３１がダイオードで具現される場合にはカソードが高電圧Ｖ０と接続され、アノードが第１パッド３００ａの一側と接続される。また、第２保護素子Ｄ３２は一側が第１パッド３００ａの一側と接続され、他側は接地電位ＶＳＳと接続される。例えば、第２保護素子Ｄ３２がダイオードで具現される場合、アノードは接地電位ＶＳＳと接続され、カソードは第１パッド３００ａの一側と接続される。他のＥＳＤ保護部３１０ｂ〜３１０ｅの構造もＥＳＤ保護部３１０ａと同一のため、具体的な説明は省略する。
【００１８】
図３の電圧発生部３２０は、高レベルの電圧Ｖ０を適切に分配して相異なるレベルを有する第１〜第５電圧Ｖ１〜Ｖ５を生成する。具体的に示されてはいないが、電圧発生部３２０は内部に演算増幅器、バンドギャップ基準電圧発生回路、レベルシフタなどのアナログ回路を含む。外部から入力パッド３００ａ〜３００ｅを通じて第１〜第５電圧Ｖ１〜Ｖ５が入力される時、電圧発生部３２０は動作しない。
【００１９】
ＬＣＤ出力ドライバ３３０は、外部から印加されるＬＣＤ電圧Ｖ１〜Ｖ５または電圧発生部３２０から印加されるＬＣＤ電圧Ｖ１〜Ｖ５を所定の制御信号に応答してＬＣＤ駆動電圧として生成する。この時、生成された駆動電圧はＬＣＤパネル（図示せず）に印加される。
【００２０】
図３を参照すれば、ＬＣＤ出力ドライバ３３０は抵抗Ｒ３１〜Ｒ３５、電圧伝達部３４０及びＥＳＤ保護部３５０を含む。具体的に、各電圧Ｖ１〜Ｖ５と電圧伝達部３４０との間には抵抗Ｒ３１〜Ｒ３５が各々直列接続される。電圧伝達部３４０はＣＭＯＳ伝送ゲートＴＧ３１〜ＴＧ３３及びＮＭＯＳトランジスタＭＮ３１，ＭＮ３２よりなり、抵抗Ｒ３１〜Ｒ３５を通じて印加された第１〜第５電圧Ｖ１〜Ｖ５を所定の制御信号に応答して第１ノードＮ１に伝達する。すなわち、伝送ゲートＴＧ３１は電圧伝達素子であって、抵抗Ｒ３１を通じて印加される第１電圧Ｖ１を制御信号Ｃ１，Ｃ１Ｂに応答して第１ノードＮ１に伝達する。ここで、Ｃ１〜Ｃ５はＬＣＤドライバ回路の内部の制御回路（図示せず）から印加される信号であり、Ｃ１Ｂ〜Ｃ３Ｂは各々Ｃ１〜Ｃ３の反転された信号である。伝送ゲートＴＧ３２，ＴＧ３３は、各々抵抗Ｒ３２，Ｒ３３を通じて印加される第２、第３電圧Ｖ２，Ｖ３を制御信号Ｃ２／Ｃ２Ｂ，Ｃ３／Ｃ３Ｂに応答して第１ノードＮ１に伝達する。すなわち、伝送ゲートＴＧ３１〜ＴＧ３３はＬＣＤ電圧のうち相対的に高いレベルを有する第１〜第３電圧Ｖ１〜Ｖ３を伝達する役割をする。また、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２のソースは各々抵抗Ｒ３４，Ｒ３５の一側と接続され、ドレインは第１ノードＮ１に接続される。すなわち、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２は、抵抗Ｒ３４，Ｒ３５を通じて印加される第４、第５電圧Ｖ４，Ｖ５を各々制御信号Ｃ４，Ｃ５に応答して第１ノードＮ１に伝達する。ここで、第４電圧Ｖ４及び第５電圧Ｖ５は第１〜第３電圧Ｖ１〜Ｖ３よりも相対的に低い電圧である。
【００２１】
ＬＣＤ出力ドライバ３３０の抵抗Ｒ３６は第１ノードＮ１と一側が接続され、他側が出力パッド３６０と接続される。ここで、抵抗Ｒ３６は出力パッド３６０から印加されるＥＳＤ電流を下げるために用いられる。また、出力ＥＳＤ保護部３５０は出力パッド３６０を通じてＥＳＤパルスが印加される時に放電経路を形成する。ＥＳＤ保護部３５０は各々ダイオードまたはトランジスタの保護素子Ｄ３３，Ｄ３４を備える。出力パッド３６０はＬＣＤ出力ドライバ３３０から出力される駆動電圧ＯＵＴをＬＣＤパネル（図示せず）に出力する。
【００２２】
より具体的にＬＣＤドライバ回路の動作について説明すれば、下記の通りである。前述したように、各抵抗Ｒ３１〜Ｒ３５は第１〜第５電圧Ｖ１〜Ｖ５と電圧伝達部３４０の伝達素子との間に接続されている。したがって、入力パッド３００ａ〜３００ｅからみるとき、各抵抗Ｒ３１〜Ｒ３５は互いに並列接続されているため、全体の抵抗値は下がることが分かる。正常動作時に、ＥＳＤ保護部３１０ａは動作しない。
【００２３】
また、外部から入力パッド３００ａ〜３００ｅを通じてＥＳＤパルスが印加されると、ＥＳＤ保護部３１０ａの保護素子Ｄ３１，Ｄ３２により放電経路が形成され、１次的な放電がなされる。ここで、保護素子Ｄ３１，Ｄ３２がダイオードであると仮定し、かつ説明する。例えば、正極性のＥＳＤパルスが印加されれば、第１保護素子Ｄ３１がターンオンし放電経路が形成され、負極性のＥＳＤパルスが印加されれば、第２保護素子Ｄ３２がターンオンし放電経路が形成される。この時、一部の電流は放電されるが、残りの電流はＬＣＤ出力ドライバ３３０に印加される。ところが、各電圧伝達素子ＴＧ３１〜ＴＧ３３，ＭＮ３１，ＭＮ３２と直列接続された抵抗Ｒ３１〜Ｒ３５により抵抗値が上がるため、各電圧伝達素子ＴＧ３１〜ＭＮ３２に印加される電流は減る。したがって、ＥＳＤパルスが印加されれば、放電面積が十分に確保されなくても、ＬＣＤ出力ドライバ３３０の内部に印加される電流が減り、内部回路が保護されることになる。ここで、抵抗Ｒ３１〜Ｒ３５を拡散型抵抗で具現する場合には寄生ダイオードが形成されるという効果が得られる。したがって、寄生ダイオードによる放電経路を形成できるという長所がある。
【００２４】
以上のように、本発明では、入力パッド３００ａ〜３００ｅに直列接続される抵抗を用いない代わりに、出力ドライバ３３０で各ＬＣＤ電圧Ｖ１〜Ｖ５入力端に抵抗を接続させることにより、ＥＳＤ放電特性を補償できる。
【００２５】
図４は、本発明の他の実施形態によるＬＣＤ出力ドライバ３３０を説明するための回路図である。図４を参照すれば、ＬＣＤ出力ドライバ３３０は電圧伝達部４０及びＥＳＤ保護部３５０を含む。ＥＳＤ保護部３５０は図３のＥＳＤ保護部３５０と同一の構成及び機能を行うため、その具体的な説明は省略する。
【００２６】
図４を参照すれば、電圧伝達部４０は伝送ゲートＴＧ４１〜ＴＧ４５を含む。各々の伝送ゲートＴＧ４１〜ＴＧ４５は第１〜第５電圧Ｖ１〜Ｖ５と接続され、各々の制御信号に応答して第１〜第５電圧Ｖ１〜Ｖ５を第１ノードＮ１に伝達する。第４、第５電圧Ｖ４，Ｖ５を伝達する伝達素子は、他の伝達素子と同様にＣＭＯＳ伝送ゲートＴＧ４４，ＴＧ４５で具現される。この場合、ＣＭＯＳ伝送ゲートＴＧ４４，ＴＧ４５のＰＭＯＳトランジスタのゲートは、他の伝送ゲートと同様に反転制御信号Ｃ４Ｂ，Ｃ５Ｂに接続できるが、ここでは高電圧Ｖ０と接続する。また、第４、第５電圧Ｖ４，Ｖ５を伝達する伝達素子は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列接続させることにより具現できる。この場合、ＰＭＯＳトランジスタのゲートは高レベルの電圧Ｖ０と接続される。
【００２７】
より具体的に図４のＬＣＤ出力ドライバ３３０について説明すれば下記の通りである。すなわち、図４のＬＣＤ出力ドライバ３３０は、低いレベルの電圧Ｖ４，Ｖ５を伝達する伝達素子をＮＭＯＳトランジスタだけで具現せず、ＰＭＯＳトランジスタと並列接続させて具現する。正常動作時には、ＣＭＯＳ伝送ゲートＴＧ４４，ＴＧ４５のＰＭＯＳトランジスタまたは並列構造のＰＭＯＳトランジスタのゲートが高電圧Ｖ０と接続されているので、これらＰＭＯＳトランジスタがターンオフされた状態が保たれる。したがって、正常動作時にはＰＭＯＳトランジスタがターンオフされているため、ターンオン抵抗は維持される。
【００２８】
しかし、入力パッド３００ａ〜３００ｅ（図３参照）を通じてＥＳＤパルスが印加された場合には、伝送ゲートＴＧ４４，ＴＧ４５のＰＭＯＳトランジスタまたは並列接続されたＰＭＯＳトランジスタにより正極性のＥＳＤ電流に対する順方向の放電経路が形成される。すなわち、従来は、電圧Ｖ４，Ｖ５を伝達する伝達素子がＮＭＯＳトランジスタだけで構成されるため、正極性のＥＳＤパルスに対する順方向の放電経路がなかったが、本発明では順方向の放電経路が形成されるので、ＥＳＤ特性が改善される。
【００２９】
図５は、図３に示されたＬＣＤドライバ回路のＥＳＤ保護部３１０ａ〜３１０ｅの他の実施形態を説明するための回路図である。図５のＥＳＤ保護部３１０はＥＳＤ保護部３１０ａ〜３１０ｅのうちいずれか一つであり、同様に入力パッド３００は第１〜第５入力パッド３００ａ〜３００ｅのうちいずれか一つである。
【００３０】
図５の第２保護素子Ｄ３２は、シンゲート-酸化膜（ｔｈｉｎ ｇａｔｅ−ｏｘｉｄｅ、以下、ｔｈｉｎ ｇｏｘと記す）ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２で具現される。すなわち、ｔｈｉｎ ｇｏｘ ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２は入力パッド３００と接地電位ＶＳＳとの間に並列接続される。すなわち、ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２のドレインは入力パッド３００と接続され、ゲート及びソースは接地電位ＶＳＳに接続される。ここで、保護素子Ｄ３２は動作電圧は低いが大きい電流を駆動するため、前述のように、ｔｈｉｎ ｇｏｘトランジスタで具現される。すなわち、ｔｈｉｎ ｇｏｘトランジスタはターンオン電圧が低いものの電流駆動力が大きいという長所を有するので、ＥＳＤ放電効率が高い。このｔｈｉｎ ｇｏｘトランジスタはゲート酸化膜の厚さにより動作電圧が決まる。本発明では、入力パッド３００を通じて入力される電圧がｔｈｉｎ ｇｏｘトランジスタの降伏電圧よりも小さい場合（例えば、電圧Ｖ４，Ｖ５の場合）には、並列接続されたｔｈｉｎ ｇｏｘ ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２を用いて第２保護素子Ｄ３２を具現する。
【００３１】
したがって、入力パッド３００を通じてＥＳＤパルスが印加されれば、並列接続されたｔｈｉｎ ｇｏｘ ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２により電流が放電される面積が広がり、放電効率が向上する。ここで、ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２のゲートは接地電位ＶＳＳに接続させて正常動作時に同トランジスタＭＮ５１，ＭＮ５２をターンオフさせる。
【００３２】
前述したように、図５の回路は入力パッド３００を通じて印加される電圧がｔｈｉｎ ｇｏｘＮＭＯＳトランジスタＭＮ５１，ＭＮ５２の降伏電圧よりも低い場合に適用可能であるので、望ましくは、図３のＥＳＤ保護部３１０ａ〜３１０ｅのうちＥＳＤ保護部３１０ｄ，３１０ｅに適用される。
【００３３】
図６は、図３に示されたＬＣＤドライバ回路のＥＳＤ保護部３１０ａ〜３１０ｅのさらに他の実施形態を示す回路図である。
図６を参照すれば、第２保護素子Ｄ３２は、入力パッド３００と接地電位ＶＳＳとの間に直列接続されたｔｈｉｎ ｇｏｘＮＭＯＳトランジスタＭＮ６１，ＭＮ６２で具現される。すなわち、ＮＭＯＳトランジスタＭＮ６１のドレインは入力パッド３００と接続され、ゲートは電源電圧ＶＣＣと接続される。また、ＮＭＯＳトランジスタＭＮ６２のドレインはＮＭＯＳトランジスタＭＮ６１のソースと接続され、ゲート及びソースは接地電位ＶＳＳと接続される。
【００３４】
図６の回路は、図５の回路と比較する時、入力パッド３００を通じて入力される電圧がｔｈｉｎ ｇｏｘＮＭＯＳトランジスタＭＮ６１，ＭＮ６２の降伏電圧、すなわち、耐電圧よりも大きい場合に適用可能である。したがって、望ましくは、図３のＥＳＤ保護部３１０ａ〜３１０ｅのうちＥＳＤ保護部３１０ａ〜３１０ｃに適用される。
【００３５】
すなわち、入力パッド３００に印加される電圧がｔｈｉｎ ｇｏｘトランジスタのゲート酸化膜の耐電圧よりも大きい場合にはゲート酸化膜が物理的に損傷されないようにする必要がある。したがって、ＮＭＯＳトランジスタＭＮ６１は、ＥＳＤパルスが入力パッド３００を通じて印加される時、ＮＭＯＳトランジスタＭＮ６２のゲート-ソース間の電圧と、ゲート-ドレイン間の電圧がゲート酸化膜の降伏電圧を超えないようにする役割をする。このように、図６では、直列接続された２つ以上のｔｈｉｎ ｇｏｘトランジスタを用いてＥＳＤ保護部３１０ａ〜３１０ｃを具現することにより、ＥＳＤ放電効率を向上できる。また、図５及び図６に示されたＥＳＤ保護部は、出力パッドと接続されたＥＳＤ保護部にも適用可能である。
【００３６】
しかし、入力パッド３００を通じて入力される電圧が接合降伏電圧よりも大きい場合にはｔｈｉｎ ｇｏｘトランジスタを用いる図６の回路を適用できない。したがって、この場合には、望ましくは、トリガ電圧が低く、大きい電流を駆動できるシリコン制御整流器（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ、すなわちＳＣＲ）を用いて第１、第２保護素子Ｄ３１，Ｄ３２を具現する。
【００３７】
以上、最適な実施の形態を開示した。ここで、特定の用語が使用されたが、これは単に本発明を説明するために使用されたものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されたものではない。したがって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能であるということを理解できる。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００３８】
【発明の効果】
以上述べたように、本発明によれば、カラーＬＣＤドライバ回路において、正常時の回路性能は低下させずにＥＳＤ特性を向上させることができるという効果がある。また、入力パッドまたは出力パッドに接続されたＥＳＤ保護部の保護素子をｔｈｉｎ ｇｏｘトランジスタを用いて具現することによりＥＳＤ放電効率を向上させることができるという効果もある。そして、それらの結果、ＥＳＤパルスによる出力ドライバの損傷を防止できる。
【図面の簡単な説明】
【図１】従来の静電気放電保護のための液晶表示装置ドライバ回路を示した回路図である。
【図２】通常のカラー液晶表示装置ドライバ回路に適用される出力ドライバを説明するための回路図である。
【図３】本発明の実施形態による静電気放電保護のための液晶表示装置ドライバ回路を示した回路図である。
【図４】図３に示された回路のＬＣＤ出力ドライバの他の実施形態の回路図である。
【図５】図３に示された回路の静電気放電保護部の他の実施形態の回路図である。
【図６】図３に示された回路の静電気放電保護部のさらに他の実施形態の回路図である。
【符号の説明】
３００ａ〜３００ｅ    入力パッド
３１０ａ〜３１０ｅ，３５０    静電気放電（ＥＳＤ）保護部
３２０    電圧発生部
３３０    液晶表示装置（ＬＣＤ）出力ドライバ
３４０    電圧伝達部
３６０    出力パッド
Ｄ３１〜Ｄ３４    保護素子
Ｒ３１〜Ｒ３６    抵抗
ＴＧ３１〜ＴＧ３３，ＴＧ４１〜ＴＧ４５    ＣＭＯＳ伝送ゲート
ＭＮ３１，ＭＮ３２    ＮＭＯＳトランジスタ
Ｎ１    第１ノード
ＭＮ５１，ＭＮ５２，ＭＮ６１，ＭＮ６２    シンゲート酸化膜ＮＭＯＳトランジスタ
【図１】
0004157695.tif 000002
【図２】
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【図３】
0004157695.tif 000004
【図４】
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【図５】
0004157695.tif 000006
【図６】
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