【事件の表示】
　平成１年特許願第６７７２９号「データ処理システムおよび疑似集合連想メモリ・キャッシュ構成」拒絶査定に対する審判事件（平成１年１１月２９日出願公開、特開平１−２９６３６０）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
Ｉ　本願発明
　本件審判請求に係る特許願は平成１年３月２２日になされ、該出願と同時に１９８８年（昭和６３年）３月２４日にカナダ国になした特許出願に基づいてパリ条約第４条の規定により優先権を主張されたものであって、明細書及び図面の記載からみて、
　その特許請求の範囲の欄の請求項１の記載に係る発明（以下、「本願発明」という）の目的、効果は、「高速を保持しながら」「柔軟な」「キャッシュ・メモリ構成」にすることであり、
　本願発明の構成は、
「中央プロセッサーと、階層メモリ・システムとを含むデータ処理システムにおいて：
　前記階層メモリ・システムは、
　比較的長いアクセス時間を有する少なくとも１つのメイン・メモリと、
　複数のキャッシュ・メモリ・バンクを含み、メイン・メモリ・アドレスの最下位ビットからのｎ桁のビットを含むキャッシュ・アドレスによって構成された複数のアドレス指定可能ロケーションを含む疑似集合連想キャッシュ・メモリと、
　各々がキャッシュ・メモリ・バンクのそれぞれに対応し、かつ各々がメイン・メモリ・アドレスの最上位ビットからのｍ桁のビットと所定の制御信号に応答し、最上位ビットからのｍ桁のビットがメイン・メモリ中の連続アドレスの所定の各範囲に対応するときに、各キャッシュ・メモリ・バンクヘキャッシュ・セレクト信号を出力する複数のキャッシュ・セレクト回路とを、備えたことを特徴とするデータ処理システム」
である。
（特許請求の範囲の欄或いは発明の要約の欄の記載参照、）
　なお、上記各「キャッシュ・セレクト回路」は、単独では複数（４つ）の「キャッシュ・メモリ・バンク」（Ａ〜Ｄ）を選択しておらず、メイン・メモリ・アドレスの最上位ビットからのｍ桁のビットがメイン・メモリ中の連続アドレスの所定の各範囲に対応するときに、各「キャッシュ・メモリ・バンク」ヘキャッシュ・セレクト信号を出力することを考慮すると、複数（４つ）の「キャッシュ・セレクト回路」全体で１つの選択回路として機能し、この選択回路が１種のアドレスデコーダとして機能することは、明らかである。
　また、前記「所定の制御信号」では「制御信号」が必ずしも明確とは言えないが、明細書及び図面（第３図）の記載からみて、「キャッシュ・イネーブル命令信号」や「キャッシュ・セレクト・クロック信号」即ちイネーブル信号やクロック信号を意味すると解すのが妥当である。
ＩＩ　刊行物記載の発明
　原査定の理由において提示された、特開昭６１−１９９１３７号公報（昭和６１年９月３日特許庁発行、以下「刊行物１」という）には、
　「マイクロプロセッサ１」と、階層メモリ・システムとを含む「マイクロプロセッサ装置」において：
　前記階層メモリ・システムは、
　比較的長いアクセス時間を有する１つの「主メモリ３」と、
　複数の「キャッシュ・メモリ・バンク２１〜２ｎ」を含み、「主メモリ３」のアドレスの下位ビットからのｎ桁（ｎ＝１２）のビット（「Ａ１３Ａ２」）を含むキャッシュ・アドレスによって構成された複数のアドレス指定可能ロケーションを含む疑似集合連想キャッシュ・メモリと、
　（「マイクロプロセッサ１」からの）「ファンクションコード」に応答し、「ファンクションコード」が「主メモリ３」中の連続アドレスの所定の各範囲に対応するときに、各「キャッシュ・メモリ・バンク２１〜２ｎ」ヘキャッシュ・セレクト信号を出力する「バンク選択手段４」とを、備えた「マイクロプロセッサ装置」、
であって、
　高速を保持しながら、柔軟なキャッシュ・メモリ構成にすることができる、
という発明が記載されている。
　なお、刊行物１には、「ファンクションコード」が「主メモリ３」中の連続アドレスの所定の各範囲に対応することは明記されていない。しかし、第２頁左下欄第１７行〜第２０行には「４はマイクロプロセッサ１の動作モード及び
又は
　ここで、上記発明を本願発明の用語で表現する。
　上記発明の「主メモリ３」、「キャッシュ・メモリ・バンク２１〜２ｎ」は、夫々本願発明の「メイン・メモリ」、「キャッシュ・メモリ・バンク」と同義であり、
　上記発明の「マイクロプロセッサ１」は本願発明の「中央プロセッサー」と等価であり、
　上記発明の「ファンクションコード」は、メイン・メモリ中の連続アドレスの所定の範囲を表わすデータである点で、本願発明の「メイン・メモリ・アドレスの最上位ビットからのｍ桁のビット」と等価であり、（ＩＩの前記なお書き参照）
　上記発明の「バンク選択手段４」は、キャッシュ・メモリ・バンクを選択する選択回路である点で、本願発明の「複数のキャッシュ・セレクト回路」と等価であり、（Ｉのなお書き参照）
　上記発明の「マイクロプロセッサ装置」は本願発明の「データ処理システム」に包摂されることを考慮すると、
　刊行物１には、
　中央プロセッサーと、階層メモリ・システムとを含むデータ処理システムにおいて：
　前記階層メモリ・システムは、
　比較的長いアクセス時間を有する少なくとも１つのメイン・メモリと、
　複数のキャッシュ・メモリ・バンクを含み、メイン・メモリ・アドレスの下位ビットからのｎ桁のビットを含むキャッシュ・アドレスによって構成された複数のアドレス指定可能ロケーションを含む疑似集合連想キャッシュ・メモリと、
　メイン・メモリ中の連続アドレスの所定の範囲を表わすデータに応答し、メイン・メモリ中の連続アドレスの所定の範囲を表わすデータがメイン・メモリ中の連続アドレスの所定の各範囲に対応するときに、各キャッシュ・メモリ・バンクヘキャッシュ・セレクト信号を出力する選択回路とを、備えたデータ処理システム、
であって、
　高速を保持しながら、柔軟なキャッシュ・メモリ構成にすることができる、
という発明（以下、「第１の発明」という）が記載されている。
ＩＩＩ　本願発明の創作可能性
　本願発明（以下、「前者」という）と刊行物１に記載された第１の発明（以下、「後者」という）とを比較すると、
　両者が、
　高速を保持しながら、柔軟なキャッシュ・メモリ構成にすること、
を目的、効果とし、
　中央プロセッサーと、階層メモリ・システムとを含むデータ処理システムにおいて：
　前記階層メモリ・システムは、
　比較的長いアクセス時間を有する少なくとも１つのメイン・メモリと、
　複数のキャッシュ・メモリ・バンクを含み、メイン・メモリ・アドレスの下位ビットからのｎ桁のビットを含むキャッシュ・アドレスによって構成された複数のアドレス指定可能ロケーションを含む疑似集合連想キャッシュ・メモリと、
　メイン・メモリ中の連続アドレスの所定の範囲を表わすデータに応答し、メイン・メモリ中の連続アドレスの所定の範囲を表わすデータがメイン・メモリ中の連続アドレスの所定の各範囲に対応するときに、各キャッシュ・メモリ・バンクヘキャッシュ・セレクト信号を出力する選択回路とを、備えたデータ処理システム、
を構成要件としている点で一致しており、
▲１▼　前記キャッシュ・アドレスのｎ桁のビットを、前者が、メイン・メモリ・アドレスの最下位ビットからとしているのに対して、後者がビット２からとしている点、
▲２▼　前記メイン・メモリ中の連続アドレスの所定の範囲を表わすデータとして、前者が、メイン・メモリ・アドレスの最上位ビットからのｍ桁のビットを用いているのに対して、後者が「ファンクションコード」を用いている点、
▲３▼　前記選択回路として、前者が、複数のキャッシュ・セレクト回路をその各々がキャッシュ・メモリ・バンクのそれぞれに対応するように設けているのに対して、後者が１個の「バンク選択手段４」を設けている点、
▲４▼　前記選択回路を、前者が、所定の制御信号に応答するようにしているのに対して、後者が制御信号について明記していない点、
で相違している。
　従って、本願発明は、刊行物１に記載された第１の発明において、▲１▼´前記キャッシュ・アドレスのｎ桁のビットを、メイン・メモリ・アドレスの最下位ビットからとし、▲２▼´前記メイン・メモリ中の連続アドレスの所定の範囲を表わすデータとして、メイン・メモリ・アドレスの最上位ビットからのｍ桁のビットを用い、▲３▼´前記選択回路として、複数のキャッシュ・セレクト回路をその各々がキャッシュ・メモリ・バンクのそれぞれに対応するように設け、▲４▼´前記選択回路を所定の制御信号に応答するようにすることにより、発明をすることができたものである。
ＩＶ　本願発明の創作容易性
　上記▲１▼´〜▲４▼´について検討する。
▲１▼´について、
　刊行物１はメイン・メモリ・アドレスの下位２ビットからｎ桁（ｎ＝１２）のビットを用いてアクセスしているが、メイン・メモリ・アドレスの最下位ビットからとしてアクセスすることは例示するまでもなく周知であるので、
　刊行物１に記載された第１の発明において、
　前記キャッシュ・アドレスのｎ桁のビットを、メイン・メモリ・アドレスの最下位ビットからとして本願発明のようにすることは、当業者が容易になし得たことである。
▲２▼´について、
　メイン・メモリ中の連続アドレスの所定の範囲（メモリブロック）を表わすデータとして、メイン・メモリ・アドレスの最上位ビットからのｍ桁のビットを用いることは、メモリ装置の分野では例示するまでもなく周知であるので、
　刊行物１に記載された第１の発明において、
　前記メイン・メモリ中の連続アドレスの所定の範囲を表わすデータとして、メイン・メモリ・アドレスの最上位ビットからのｍ桁のビットを用いて本願発明のようにすることは、当業者が容易になし得たことである。
▲３▼´について、
　メモリ・バンク（本願発明の「キャッシュ・メモリ・バンク」に相当する）を選択する選択回路としてアドレスデコーダを用いること、このアドレスデコーダを複数の回路（本願発明の「キャッシュ・セレクト回路」に相当する）で構成すると共にその各々がメモリ・バンクのそれぞれに対応するように設けることは、例えば実願昭５３−８９０２４号（実開昭５５−７１６６号公報）のマイクロフイルム（「デコーダ５、５′、５″」）、特開昭５９−２０７０７９号公報（第１図に於ける「デコーダＤ１〜Ｄ４」及び「フリップフロップＦ１〜Ｆ４」参照）に記載されて周知であるので、
　刊行物１に記載された第１の発明において、
　前記選択回路として、複数のキャッシュ・セレクト回路をその各々がキャッシュ・メモリ・バンクのそれぞれに対応するように設けて本願発明のようにすることは、当業者が容易になし得たことである。
▲４▼´について、
　メモリ装置を構成する要素回路にイネーブル信号やクロック信号等の制御信号を付与して所定の動作をさせることは、メモリ装置の分野では例示するまでもなく周知であるので、
　刊行物１に記載された第１の発明において、
　前記選択回路を所定の制御信号に応答するようにして本願発明のようにすることは、当業者が容易になし得たことである。
Ｖ　結び
　以上１〜ＩＶ項を総合して判断すると、本願明細書の特許請求の範囲の欄の請求項１の記載に係る発明は、刊行物１に記載された第１の発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により、本件審判請求人である本願出願人は本願明細書の特許請求の範囲の欄の請求項１の記載に係る発明について特許を受けることができない。
　よって、結論の通り審決する。