(57)【特許請求の範囲】
【請求項１】
単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上にこの半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に前記半導体層の表面部で終端する第２導電型の前記第１のドーパントより拡散係数の小さい第２のドーパントを含む第２のベース領域（３ａ）を形成する工程と、
前記第２のベース領域の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１のベース領域を形成するためのマスクと前記第２のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に表面チャネル層と接する前記第１のドーパントより拡散係数の小さな第２のドーパントを含む第２導電型の第２のベース領域（３ａ）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に前記半導体層の表面部で終端し、前記第１のドーパントより拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）を形成する工程と、
前記半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備え、
前記第１のベース領域を形成する工程では、該第１のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の第１の半導体層（２）を形成する工程と、
この半導体層上に第２のドーパントを含む第２導電型の第２の半導体層（４０）を成膜する工程と、
前記半導体基板の表面側から前記第２の半導体層を貫通し、前記第１の半導体層に達する溝（４２）を形成することにより、前記第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、
前記溝内を含む前記第２の半導体層上に第１導電型の第３の半導体層（４３）をエピタキシャル成長させることにより、前記溝内を該第３の半導体層で埋める工程と、
前記第３の半導体層における凹凸を平坦化する工程と、
前記第２の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、
前記第２の半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の第１の半導体層（２）を形成する工程と、
この半導体層上に第２のドーパントを含む第２導電型の第２の半導体層（４０）を成膜する工程と、
前記半導体基板の表面から前記第２の半導体層の所定領域にイオン注入することで、前記第２半導体層を貫通して前記第１の半導体層に達する第１導電型の第３の半導体層（２ｂ）を形成すると共に、前記第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、
前記第２の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、
前記第２の半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記第１のベース領域を形成する工程では、該第１のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１のベース領域の深さを前記第２のベース領域の深さよりも深くすることを特徴とする請求項４乃至７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記第１のベース領域を前記表面チャネル層から離間して形成することを特徴とする請求項４乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１のベース領域と前記表面チャネル層とが接するようにしており、前記表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすることを特徴とする請求項４乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第１のドーパントとしてＢ（ボロン）を用い、前記第２のドーパントとしてＡｌ（アルミニウム）を用いることを特徴とする請求項１乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１２】
主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、前記第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）とを有しており、前記第１のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする炭化珪素半導体装置。
【請求項１３】
主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、前記第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ｂ）とを有しており、前記第１のベース領域が前記ソース領域の下部には形成されており、前記表面チャネル層の下部には形成されていないことを特徴とする炭化珪素半導体装置。
【請求項１４】
前記第１のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。
【請求項１５】
前記第１のベース領域が前記第２のベース領域よりも接合深さが深くなっていることを特徴とする請求項１２乃至１４のいずれか１つに記載の炭化珪素半導体装置。
【請求項１６】
前記第１のドーパントはＢ（ボロン）であり、前記第２のドーパントはＡｌ（アルミニウム）であることを特徴とする請求項１２乃至１５のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３が形成されている。このｐ- 型ベース領域３はＢ（ボロン）やＡｌ（アルミニウム）をドーパントとして形成されている。また、ｐ- 型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ- 型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ- 型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００９】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００１０】
次に、図１２に示すＭＯＳＦＥＴの製造工程を、図１３〜図１５に基づいて説明する。
【００１１】
〔図１３（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１２】
〔図１３（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜１２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３を形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００１３】
〔図１３（ｃ）に示す工程〕
ＬＴＯ膜１２０を除去した後、ｐ- 型ベース領域３を含むｎ- 型エピ層２上に表面チャネル層５を化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によりエピタキシャル成長させる。
【００１４】
〔図１４（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜１２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００１５】
〔図１４（ｂ）に示す工程〕
そして、ＬＴＯ膜１２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜１２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００１６】
〔図１５（ａ）に示す工程〕
ＬＴＯ膜１２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００１７】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００１８】
〔図１５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００１９】
〔図１５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００２０】
このようにして、図１２に示す縦型パワーＭＯＳＦＥＴが完成する。
【００２１】
【発明が解決しようとする課題】
上記した先の出願では、ｐ- 型ベース領域３を形成するためのドーパントとして、ＢやＡｌを用いることが示されている。
【００２２】
しかしながら、Ｂをドーパントとして用いた場合、図１６に示すＢの熱処理温度とプロファイルの関係にて表されているように、Ｂが拡散し易いことから、ドーピング後に行う活性化アニールの際の熱処理時や表面チャネル層５の成長時における熱処理時にＢが表面チャネル層５の中へ拡散してしまい、表面チャネル層５の不純物濃度が高くなって、しきい値電圧を高くするという問題を発生させる。
【００２３】
さらに、Ａｌに比べてＢは活性化エネルギーが大きく、活性化率が低いため、ソース領域４とｎ- 型エピ層２で挟まれた部分のピンチ抵抗が高くなりサージ破壊が起きやすくなってしまうという問題を発生させる。
【００２４】
一方、上記問題を解決すべく、Ａｌをドーパントとして用いた場合、Ｂと比べてイオン注入の飛程が短くなるため、ｎ+ 型ソース領域４に対してあまりｐ- 型ベース領域３を深くできず、パンチスルーが起きやすくなるという問題があった。
【００２５】
本発明は上記問題に鑑みて成され、しきい値電圧の変動を防止できる炭化珪素半導体装置及びその製造方法を提供することを第１の目的とする。
【００２６】
また、サージ耐量が高い炭化珪素半導体装置及びその製造方法を提供することを第２の目的とする。
【００２７】
さらに、パンチスルーの発生を防止できる炭化珪素半導体装置及びその製造方法を提供することを第３の目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【００２９】
請求項１に記載の発明においては、半導体層の表層部の所定領域において、該半導体層の表面から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、半導体層の表層部の所定領域に、第１のベース領域と重なると共に半導体層の表面部で終端する第２導電型の第１のドーパントより拡散係数の小さい第２のドーパントを含む第２のベース領域（３ａ）を形成する工程とを備えていることを特徴としている。
【００３０】
このように、拡散係数の小さい第２のドーパントで、半導体層の表面部で終端する第２のベース領域と形成し、第１のドーパントで半導体層の表面から離間する位置に第１のベース領域を形成すれば、拡散係数の高い第１のドーパントの表面チャネル層への拡散を抑制できるため、しきい値電圧の変動を防止することができる。
【００３１】
請求項２に記載の発明においては、第１のベース領域を形成するためのマスクと第２のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴としている。
【００３２】
このように、第１のベース領域を形成するためのマスクと第２のベース領域を形成するためのマスクを兼用することにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。
【００３３】
請求項３に記載の発明においては、表面チャネル層（５）を形成した後において、半導体層の表層部の所定領域に、第１のベース領域と重なると共に表面チャネル層と接する第１のドーパントより拡散係数の小さな第２のドーパントを含む第２導電型の第２のベース領域（３ａ）を形成することを特徴としている。
【００３４】
このように、表面チャネル層を形成した後に、第２のベース領域を形成してもよい。
【００３５】
請求項４に記載の発明においては、第１のドーパントを含む第１のベース領域（３ｂ）と、第２のドーパントを含む第２のベース領域（３ａ）を形成し、第１のベース領域がソース領域（４）の下部には配置されて、表面チャネル層（５）の下部には配置されないようにすることを特徴としている。
【００３６】
このように、表面チャネル層の下部には第２のドーパントを含む第２のベース領域が形成されないようにすれば、表面チャネル層への第２のドーパントの拡散を防止することができる。また、ソース領域の下部には第１のベース領域と第２のベース領域が形成されるようにすれば、ソース領域と半導体層（２）との間におけるピンチ抵抗を小さくでき、サージ耐量を高めることができる。
【００３７】
請求項５に記載の発明においては、半導体層（２）上に第２のドーパントを含む第２導電型の第２の半導体層（４１）を成膜する工程と、半導体基板の表面側から第２の半導体層を貫通して第１の半導体層に達する溝（４２）を形成することにより、第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、溝内を含む第２の半導体層上に第１導電型の第３の半導体層（４３）をエピタキシャル成長させることにより、溝内を該第３の半導体層で埋める工程と、第３の半導体層における凹凸を平坦化する工程と、第１の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、を備えていることを特徴としている。
【００３８】
このように、第２導電型の第２の半導体層を成膜したのち、この第２の半導体層に溝を形成することで第２のベース領域を形成すれば、イオン注入によらずに第１のベース領域を形成できるため、第２のドーパントの飛程が短くても第２のベース領域の実質的な接合深さを深くすることができる。これにより、パンチスルーを防止できる。また、拡散係数の大きな第１のドーパントで第１のベース領域を形成することにより、深い第１のベース領域をベースコンタクト部下部に形成可能となり、この底部でブレークダウンを起こさせることにより寄生トランジスタを動作させにくい構造とできる。従って、サージ耐量を高めることができる。
【００３９】
また、請求項６に示すように、半導体基板の表面から第２の半導体層の所定領域にイオン注入することで、第２半導体層を貫通して第１の半導体層に達する第１導電型の第３の半導体層（２ｂ）を形成すると共に、第２の半導体層にて第２のベース領域（３ａ）を形成するようにしてもよい。
【００４０】
このようにイオン注入によって第３半導体層を形成することにより、請求項５に示す溝形成工程、溝埋め込み工程、半導体表面の凹凸を平坦化する工程をなくし、製造プロセスを簡略化することができる。なお、この場合においても、請求項５に示す製造方法で形成したデバイスと同等の特性を期待できる。
【００４１】
なお、請求項７に示すように、表面チャネル層の下部には第１のドーパントを含む第１のベース領域が形成されないようにすれば、表面チャネル層への第１のドーパントの拡散を防止することができる。
【００４２】
請求項８に記載の発明においては、第１のベース領域の深さを第２のベース領域の深さよりも深くすることを特徴としている。
【００４３】
このように、拡散係数の大きな第１のドーパントを含む第１のベース領域が第２のベース領域よりも深くなるようにすることで、パンチスルーの発生を防止することができる。さらに、請求項４や請求項６の場合においては、第２のベース領域が形成された位置において部分的に深くできるため、この部分においてアバランシェブレークダウンし易くできる。
【００４４】
請求項９に記載の発明においては第１のベース領域を表面チャネル層から離間して形成することを特徴としている。
【００４５】
このように、第１のベース領域を表面チャネル層から離間させて形成すれば、より表面チャネル層への第１のドーパントの拡散を防止できる。
【００４６】
請求項１０に記載の発明においては、第１のベース領域と表面チャネル層とが接するようにしており、表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすることを特徴としている。
【００４７】
第１のベース領域と表面チャネル層とが接するような場合においても、表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすれば、表面チャネル層の導電型が反転しないようにできる。
【００４８】
具体的には、請求項１１に示すように、第１のドーパントとしてＢ（ボロン）を用い、第２のドーパントとしてＡｌ（アルミニウム）を用いることができる。
【００４９】
請求項１２に記載の発明においては、ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）とを有しており、第１のベース領域が表面チャネル層から離間した位置に形成されていることを特徴としている。
【００５０】
このように、第１のベース領域が表面チャネル層から離間した位置に形成されていることにより、第１ドーパントの拡散によるしきい値電圧の変動のない炭化珪素半導体装置とすることができる。
【００５１】
請求項１３に記載の発明においては、ベース領域は、第１のドーパントを含む第１のベース領域と、第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域とを有しており、第１のベース領域がソース領域の下部には形成されており、表面チャネル層の下部には形成されていないことを特徴としている。
【００５２】
このように、第１のベース領域がソース領域の下部に形成されていることによりサージ耐量を高くすることができ、表面チャネル層の下部に形成されていないことにより、第１ドーパントの拡散によるしきい値電圧の変動をなくすことができる。
【００５３】
請求項１４に示すように、第１のベース領域が表面チャネル層から離間した位置に形成されてれば、よりしきい値電圧の変動をなくせる。
【００５４】
請求項１５に記載の発明においては、第１のベース領域が第２のベース領域よりも接合深さが深くなっていることを特徴としている。
【００５５】
このように、第２のベース領域を深くすることによって、パンチスルーの発生を抑制することができる。
【００５６】
具体的には、請求項１６に示すように、第１のドーパントはＢ（ボロン）であり、第２のドーパントはＡｌ（アルミニウム）で構成できる。
【００５７】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００５８】
（第１実施形態）
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００５９】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１１に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図１１に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００６０】
図１１に示すＭＯＳＦＥＴでは、ｐ型ベース領域３を１種類のドーパントを用いて形成していたが、本実施形態では２種類のドーパントを用いて形成している。
【００６１】
ｐ型ベース領域３は、第１のドーパントとしてのＡｌがドーピングされて形成されたｐ- 型の領域３ａと、ドーパントとしてのＢがドーピングされて形成されたｐ+ 型の領域３ｂから構成されている。領域３ａは、表面チャネル層５と接しており、接合深さが浅くなっている。領域３ｂは、表面チャネル層５から離間して形成されており、接合深さが深くなっている。
【００６２】
つまり、ｐ型ベース領域３のうち、接合深さの浅い領域３ａを拡散係数が小さいＡｌで形成してＢの表面チャネル層５への拡散を抑制できるようにすると共に、接合深さの深い領域３ｂをＢで形成して飛程を長くし、ソース領域４の下部に活性化エネルギーの小さなＡｌと共にＢを形成することが可能となる。
【００６３】
これにより、表面チャネル層５へのＢの拡散によるしきい値電圧の変動、接合深さが浅くなることによるパンチスルー発生、及びサージ破壊の防止が図られている。
【００６４】
なお、ｐ型ベース領域３の接合深さは、図１１に示すＭＯＳＦＥＴと同等となっている。
【００６５】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２（ａ）〜（ｄ）に基づいて説明する。但し、上記した先の出願（特願平９−２５９０７６号）と同様の工程については図１２〜図１４を参照して説明を省略する。なお、図２は、図１に示す縦型パワーＭＯＳＦＥＴの断面図の左半分に該当する。
【００６６】
まず、図１２（ａ）に示すように、半導体基板１の上にｎ- 型エピ層２を形成したのち、ｐ型ベース領域３を形成する。
【００６７】
〔図２（ａ）に示す工程〕
まず、フォトレジスト法を用いてｎ- 型エピ層２の上の所定領域にＬＴＯ膜２１を成膜し、これをマスクとしてＢをイオン注入する。このとき、Ｂの注入深さが、後工程で施される熱処理（Ｂ、Ａｌ、Ｎ等の不純物の活性化アニール）や表面チャネル層５を成長させる際における熱処理によって、Ｂが表面チャネル層５に拡散しない程度、若しくは拡散しても表面チャネル層５への拡散量が１×１０15ｃｍ-3以下となるように制御する。具体的には、加速電圧を４００ｋｅＶと３５０ｋｅＶとし、ドーズ量を１×１０14ｃｍ-2程度としている。
【００６８】
その後、熱処理によってＢを活性化させる。これにより、ｎ- 型エピ層２の表面よりも内側、つまり後工程で形成される表面チャネル層５から離間した位置に、Ｂが注入された領域３ｂが形成される。
【００６９】
このように、ｐ型ベース領域３のうち、接合深さの深い部分を飛程の長いＢで形成しているため、Ａｌで形成する場合と比べて、接合深さを容易に深くすることができる。さらに、ｐ型ベース領域３のうち、接合深さの深い部分をＢで形成しているため、Ａｌで形成する場合と比べて活性化エネルギーを小さくでき、活性化率を高くできる。このため、ｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を低くできる。
【００７０】
〔図２（ｂ）に示す工程〕
次に、もう一度、ＬＴＯ膜２１をマスクとしてＡｌをイオン注入する。このとき、Ａｌが、先に注入したＢの注入層の最上部からｎ- 型エピ層２の最表面まで注入されるようにする。具体的には、加速電圧を４００ｋｅＶ、２５０ｋｅＶ、１５０ｋｅＶ、３０ｋｅＶとし、ドーズ量を１×１０14ｃｍ-2としている。
【００７１】
その後、熱処理を施してＡｌを活性化させる。これにより、ｎ- 型エピ層２の表面で終端するように、つまり後工程で形成される表面チャネル層５に接する位置に、Ａｌが注入されて領域３ａが形成される。
【００７２】
このように、ｐ型ベース領域３のうち、接合深さの浅い部分を拡散係数が小さいＡｌで形成することにより、Ｂがドーピングされた領域３ｂが表面チャネル層５に直接的に接しないようにできる。このため、活性化アニール時における表面チャネル層５へのＢの拡散を抑制することができる。
【００７３】
このように、図２（ａ）、（ｂ）に示す工程において、ｐ型ベース領域３のうち、接合深さの浅い部分を拡散係数が小さいＡｌで形成すると共に、接合深さの深い部分を深くまで注入し易くかつ拡散係数が大きいＢで形成しているため、表面チャネル層５へのＢの拡散を抑制できると共に、接合深さを深くし易くでき、後述するｎ+ 型ソース領域４の下部に活性化エネルギーの小さなＡｌとＢ両方を形成することが可能となり、Ｂのみの場合に比べて活性化率を高くすることができる。
【００７４】
従って、表面チャネル層５へのＢの拡散によるしきい値電圧の変動を防止できると共に、接合深さが浅くなることによるパンチスルーの発生を防止でき、さらにｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を小さくしてサージ耐量を高くすることができる。
【００７５】
なお、Ａｌのイオン注入用マスクとＢのイオン注入用マスクとして、同一のＬＴＯ膜２１を用いることにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。
【００７６】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２１を除去したのち、Ａｌ注入層の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００７７】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００７８】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００７９】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００８０】
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００８１】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【００８２】
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００８３】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００８４】
そして、引き続き、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００８５】
〔図２（ｄ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【００８６】
この後、先の出願と同様に、図１４に示す工程を施し、ゲート酸化膜７を介してゲート電極８を形成し、さらにソース電極１０やドレイン電極１１をすることによって、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００８７】
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００８８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００８９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００９０】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００９１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００９２】
（第２実施形態）
第１実施形態では、ｐ型ベース領域３のうち接合深さが浅い部分となる領域３ａを形成したのちに、表面チャネル層５を形成しているが、本実施形態では、表面チャネル層５を形成した後に領域３ａを形成する場合を示す。図３（ａ）〜（ｄ）に基づいて本実施形態における製造工程を説明する。なお、この図は第１実施形態における図２に示される製造工程に代わる部分を示している。
【００９３】
〔図３（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様の工程を行い、ＬＴＯ膜２１をマスクとしたイオン注入にてｐ型ベース領域３のうち接合深さが深い部分にＢが注入された領域３ｂを形成する。
【００９４】
〔図３（ｂ）に示す工程〕
次に、ＬＴＯ膜２１を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００９５】
その後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２４を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。なお、このときのイオン注入条件は、第１実施形態と同様としている。
【００９６】
〔図３（ｃ）に示す工程〕
引き続き、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２５を配置したのち、これをマスクとしてＡｌをイオン注入して領域３ａを形成する。これにより、ｐ型ベース領域３のうち接合深さが浅い部分が形成される。なお、このきのイオン注入条件は、第１実施形態と同様としている。
【００９７】
〔図３（ｄ）に示す工程〕
そして、ＬＴＯ膜２５を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２６を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【００９８】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。このように、表面チャネル層５を形成した後に領域３ａを形成してもよい。
【００９９】
（第３実施形態）
本実施形態は第１実施形態におけるｐ型ベース領域３の構造を変更したものである。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と同様であるため、第１実施形態と異なる部分のみ説明する。
【０１００】
図４に本実施形態におけるＭＯＳＦＥＴの断面図を示す。ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１０１】
領域３ａは、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないように形成されており、領域３ａよりも接合深さが深くなっている。つまり、領域３ｂが形成された部分だけ部分的に接合深さが深くなっており、この部分においてｐ型ベース領域３と半導体基板１との距離が短くなっている。
【０１０２】
従って、この領域３ｂがディープベース層として働き、この部分における電界強度を高くでき、アバランシェブレークダウンし易くなるようにできる。
【０１０３】
なお、図では示されていないが領域３ｂは領域３ａと部分的にオーバラップしており、領域３Ｂが単独で形成されている場合よりも活性化率を向上させている。
【０１０４】
次に、このように構成されたＭＯＳＦＥＴの製造工程について図５、図６を基に説明する。但し、ここでは第１実施形態と異なる部分についてのみ説明する。
【０１０５】
〔図５（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜３１を配置したのち、ＬＴＯ膜３１の所定領域を開口させる。そして、ＬＴＯ膜３１をマスクとしてＢをイオン注入して領域３ｂを形成する。このときのイオン注入の条件は第１実施形態と同様ととしている。
【０１０６】
このとき、基板表面から見て、ＬＴＯ膜３１の開口部分が後工程で形成される表面チャネル層５とオーバラップしないようにすると共に、ｎ+ 型ソース領域４とオーバラップするようにしている。これにより、表面チャネル層５の下部にはＢが注入されず、ｎ+ 型ソース領域４の下部にはＢが注入されるようにしている。
【０１０７】
〔図５（ｂ）に示す工程〕
活性化アニールを行い、注入されたＢイオンを活性化する。このとき、表面チャネル層５の下部にはＢが注入された領域３ｂが形成されないようになっているため、Ｂの表面チャネル層５への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【０１０８】
また、ｎ+ 型ソース領域４の下部にはＢが注入されるようにしているため、ｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を小さくできる。これのより、サージ耐量を高くすることができる。
【０１０９】
なお、このように、表面チャネル層５の下部に領域３ｂが形成されないようにすれば表面チャネル層５へのＢの拡散を防止できるため、領域３ｂとｎ- 型エピ層２の表面との間隔が短くなっていてもよいが、領域３ｂを表面チャネル層５から離間して形成することでより効率的に上記拡散を防止できる。
【０１１０】
〔図５（ｃ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜３２を配置すると共に、ＬＴＯ膜３２の所定領域を開口させたのち、ＬＴＯ膜３２をマスクとしてＡｌをイオン注入する。このとき、ｎ- 型エピ層２の上面から見たときに、ＬＴＯ膜３２の開口部分が深い領域３ｂを含む大きさとなるようにして、後工程で形成する表面チャネル層５の下方にもイオンが注入されるようにする。
【０１１１】
なお、このときのイオン注入の条件は第１実施形態と同様としている。
【０１１２】
これにより、Ａｌが注入された領域３ａが形成される。この領域３ａがｐ型ベース領域３のうち接合深さが浅い部分を構成している。領域３ａは、ｎ- 型エピ層２の上面から見たときに、領域３ｂよりも広い範囲で形成される。
【０１１３】
〔図５（ｄ）に示す工程〕
ＬＴＯ膜３２を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【０１１４】
〔図６（ａ）に示す工程〕
フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３３を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、第１実施形態と同様としている。
【０１１５】
〔図６（ｂ）に示す工程〕
そして、ＬＴＯ膜３３を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３４を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【０１１６】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１７】
このように、Ｂをドーパントとする領域３ｂが表面チャネル層５の下部には形成されないようにすることでしきい値電圧の変動が防止できると共に、領域３ａと領域３ｂがｎ+ 型ソース領域とｎ- 型エピ層２との間に形成されるようにすることでピンチ抵抗を小さくしてサージ耐量を高くすることができる。
【０１１８】
（第４実施形態）
本実施形態は第１実施形態におけるｐ型ベース領域３の構造を変更したものである。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と同様であるため、第１実施形態と異なる部分のみ説明する。
【０１１９】
図７に本実施形態におけるＭＯＳＦＥＴの断面図を示す。ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１２０】
領域３ａは、エピタキシャル成長等によって、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないようにイオン注入によって形成されており、領域３ａよりも接合深さが深くなっている。つまり、領域３ｂが形成された部分だけ部分的に接合深さが深くなっており、この部分においてｐ型ベース領域３と半導体基板１との距離が短くなっている。従って、この領域３ｂがディープベース層として働く。
【０１２１】
次に、このような構造を有するＭＯＳＦＥＴの製造工程について図８〜図１０を基に説明する。但し、第１実施形態と製造工程の異なる部分についてのみ説明する。
【０１２２】
〔図８（ａ）に示す工程〕
ｎ- 型エピ層２の上に、Ａｌをドーピングしたｐ- 型層４０をエピタキシャル成長させる。このｐ- 型層４０が領域３ａを構成する。このように、イオン注入によらずにエピタキシャル成長によってＡｌをドーパントとする領域３ａを形成することによって、Ａｌをドーパントとして用いた場合においてもｐ型ベース領域３の厚さを厚く、つまり、実質的に接合深さを深くすることができる。
【０１２３】
〔図８（ｂ）に示す工程〕
フォトレジスト法を用いてｐ- 型層４０の上の所定領域にＩＴＯ膜４１を配置し、これをマスクとしてエッチングを行う。これにより、ｐ- 型層４０を貫通しｎ- 型エピ層２まで達する溝４２が形成される。
【０１２４】
〔図８（ｃ）に示す工程〕
次に、溝４２の内を含むｐ- 型層４０の上面全面にｎ- 型層４３をエピタキシャル成長させる。これにより、溝４２の内がｎ- 型層４３で埋まる。
【０１２５】
〔図８（ｄ）に示す工程〕
ｐ- 型層４０が露出するまで表面研磨を行い、基板表面を平坦化する。これにより、ｎ- 型エピ層２と共にドリフト領域として働くｎ- 型エピ層２ａが形成される。
【０１２６】
〔図９（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜４４を配置したのち、ＬＴＯ膜４４の所定領域を開口させ、これをマスクとしてＢをイオン注入する。このときのイオン注入の条件は第１実施形態と同様としている。
【０１２７】
このとき、基板表面から見て、ＬＴＯ膜４２の開口部分が後工程で形成される表面チャネル層５とオーバラップしないようにして、表面チャネル層５の下部にはＢが注入されないようにしている。
【０１２８】
〔図９（ｂ）に示す工程〕
活性化アニールを行い、領域３ｂにおけるＢイオンを活性化する。これにより、領域３ｂの接合深さが深くなる。このとき、表面チャネル層５の下部にはＢが注入されないようにしているため、領域３ｂに注入されたＢが拡散しても、表面チャネル層５への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【０１２９】
また、第３実施形態と同様に、領域３ｂの接合深さをより大きくでき、ディープベース層として働くようにできる。
【０１３０】
〔図９（ｃ）に示す工程〕
ＬＴＯ膜４４を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。このエピタキシャル成長における熱処理においても、表面チャネル層５の下部にはＢが注入されないようにしていることから、表面チャネル層５へのＢの拡散を防止することができる。
【０１３１】
〔図１０（ａ）に示す工程〕
フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜４５を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入して、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、第１実施形態と同様である。
【０１３２】
〔図１０（ｂ）に示す工程〕
そして、ＬＴＯ膜４５を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜４６を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【０１３３】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１３４】
このように、Ａｌをドーパントとする領域３ａをイオン注入ではないエピタキシャル成長等によって形成した場合、容易にｐ型ベース領域３の実質的な接合深さを深くすることができる。これにより、第３実施形態と同様の効果が得られるだけでなく、Ａｌをドーパントとして用いても容易にパンチスルーの発生を防止することができる。
【０１３５】
（第５実施形態）
本実施形態は第４実施形態におけるｎ-型エピ層２ａの製造工程を変更したものである。従って、第４実施形態と異なる部分についてのみ説明する。
【０１３６】
〔図１１（ａ）に示す工程〕
第４実施形態における図８（ａ）に示す工程と同様の工程を施し、領域３ａを構成するｐ- 型層４０をエピタキシャル成長させる。
【０１３７】
〔図１１（ｂ）に示す工程〕
次に、ＬＴＯ膜５１を成膜し、フォトエッチングによりパターニングを行ない、これをマスクとしてＮ、Ｐ等のｎ型不純物をイオン注入し、ｎ型イオン注入層５１を形成する。
【０１３８】
〔図１１（ｃ）に示す工程〕
続いて、イオン注入の際にマスクとして用いたＬＴＯ膜５１を除去し、１４００〜１５００℃の高温で注入された不純物の活性化熱処理を行ない、ｎ型イオンが注入された部分においてｐ型ベース領域３の導電型を反転させ、ｎ-型層２ｂを形成する。
【０１３９】
この後は、第４実施形態と同様に図９（ａ）〜（ｃ）に示す工程、図１０（ａ）、（ｂ）に示す工程を経て、第４実施形態と同様の構成を有するＭＯＳＦＥＴが完成する。
【０１４０】
このように、イオン注入によってｎ-型層２ｂを形成しているため、第４実施形態で必要とされていた溝４２を形成する工程、ｎ- 型層４３をエピタキシャル成長させる工程、ｎ-型層４３を平坦化させる工程等の数多くの高度な技術が必要とされる工程を省略することができる。これにより、デバイス形成を簡略化することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】第３実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】第４実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１１】第５実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１２】本発明者らが先に出願したプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図１３】図１２に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１４】図１３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１６】Ｂ（ボロン）の拡散深さと不純物濃度のプロファイルを示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
３ａ…Ａｌが注入された領域、３ｂ…Ｂが注入された領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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