(57)【特許請求の範囲】
【請求項１】
第１面側にそれぞれ第１導電型の光電変換素子とその読み出し回路と前記光電変換素子に隣接する前記第１導電型と反対の第２導電型のウェル領域を含む複数の画素を２次元アレイ状に配列して構成される撮像画素部を形成した半導体基板と、前記撮像画素部の駆動用信号線を含む複数層の配線を前記半導体基板の第１面に積層して形成される配線層とを有し、前記半導体基板の前記第１面とは反対側の第２面を前記光電変換素子の受光面として形成した固体撮像装置であって、
前記ウェル領域が前記光電変換素子を避けて前記半導体基板の第１面側に形成されながら、第２面側の領域には形成されておらず、
前記半導体基板の前記ウェル領域以外の部分に深さ方向の電場を発生させることにより、前記半導体基板の受光面から入射した光電子を前記半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設けた、
ことを特徴とする固体撮像装置。
【請求項２】
前記光電変換素子がフォトダイオードであり、前記ウェル領域がＰ型ウェル領域であることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記電場生成手段は、前記半導体基板の第２面から１／２以上の深さの領域に深さ方向の電場を発生させることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記電場生成手段は、前記半導体基板の不純物濃度を変化させることによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記半導体基板がエピタキシャル基板よりなり、前記電場生成手段は、前記エピタキシャル基板におけるエピタキシャル濃度を変化させることによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記電場生成手段は、前記半導体基板の第２面側に配置した電極に電圧を印加することによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記電極は、前記半導体基板の第２面における各画素の受光領域全体に配置される透明電極であることを特徴とする請求項６記載の固体撮像装置。
【請求項８】
前記電極は、前記半導体基板の第２面における各画素の受光領域を避ける状態で配置される金属電極であることを特徴とする請求項６記載の固体撮像装置。
【請求項９】
前記半導体基板の第２面と前記金属電極との間に電子注入防止膜を介在させたことを特徴とする請求項８記載の固体撮像装置。
【請求項１０】
前記半導体基板が高抵抗半導体基板であることを特徴とする請求項６記載の固体撮像装置。
【請求項１１】
前記高抵抗半導体基板は、Ｐ型不純物濃度が１０13 ｃｍ-3 以下の半導体基板、またはＮ型不純物濃度が１０15 ｃｍ-3 以下の半導体基板であることを特徴とする請求項１０記載の固体撮像装置。
【請求項１２】
第１面側にそれぞれ第１導電型の光電変換素子とその読み出し回路と前記光電変換素子に隣接する前記第１導電型と反対の第２導電型のウェル領域を含む複数の画素を２次元アレイ状に配列して構成される撮像画素部を形成した半導体基板と、前記撮像画素部の駆動用信号線を含む複数層の配線を前記半導体基板の第１面に積層して形成される配線層とを有し、前記半導体基板の前記第１面とは反対側の第２面を前記光電変換素子の受光面として形成した固体撮像装置の製造方法であって、
前記半導体基板に深さ方向の電場を発生させることにより、前記半導体基板の受光面から入射した光電子を前記半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設ける基板作成工程と、前記光電変換素子を避けて前記ウェル領域を前記半導体基板の第２面側に届かないように第１面側に形成するウェル領域形成工程とを有する、
ことを特徴とする固体撮像装置の製造方法。
【請求項１３】
前記光電変換素子がフォトダイオードであり、前記ウェル領域がＰ型ウェル領域であることを特徴とする請求項１２記載の固体撮像装置の製造方法。
【請求項１４】
前記電場生成手段は、前記半導体基板の第２面から１／２以上の深さの領域に深さ方向の電場を発生させることを特徴とする請求項１２記載の固体撮像装置の製造方法。
【請求項１５】
前記電場生成手段は、前記半導体基板の不純物濃度を変化させることによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項１２記載の固体撮像装置の製造方法。
【請求項１６】
前記半導体基板がエピタキシャル基板よりなり、前記電場生成手段は、前記エピタキシャル基板におけるエピタキシャル濃度を変化させることによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項１５記載の固体撮像装置の製造方法。
【請求項１７】
前記電場生成手段は、前記半導体基板の第２面側に配置した電極に電圧を印加することによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項１２記載の固体撮像装置の製造方法。
【請求項１８】
前記電極は、前記半導体基板の第２面における各画素の受光領域全体に配置される透明電極であることを特徴とする請求項１７記載の固体撮像装置の製造方法。
【請求項１９】
前記電極は、前記半導体基板の第２面における各画素の受光領域を避ける状態で配置される金属電極であることを特徴とする請求項１７記載の固体撮像装置の製造方法。
【請求項２０】
前記半導体基板の第２面と前記金属電極との間に電子注入防止膜を介在させたことを特徴とする請求項１９記載の固体撮像装置の製造方法。
【請求項２１】
前記半導体基板が高抵抗半導体基板であることを特徴とする請求項１７記載の固体撮像装置の製造方法。
【請求項２２】
前記高抵抗半導体基板は、Ｐ型不純物濃度が１０13 ｃｍ-3 以下の半導体基板、またはＮ型不純物濃度が１０15 ｃｍ-3 以下の半導体基板であることを特徴とする請求項２１記載の固体撮像装置の製造方法。
【請求項２３】
第１面側にそれぞれ第１導電型の光電変換素子とその読み出し回路と前記光電変換素子に隣接する前記第１導電型と反対の第２導電型のウェル領域を含む複数の画素を２次元アレイ状に配列して構成される撮像画素部を形成した半導体基板と、前記撮像画素部の駆動用信号線を含む複数層の配線を前記半導体基板の第１面に積層して形成される配線層とを有し、前記半導体基板の前記第１面とは反対側の第２面を前記光電変換素子の受光面として形成した固体撮像装置を有する電子機器であって、
前記固体撮像装置は、前記ウェル領域が前記光電変換素子を避けて前記半導体基板の第１面側に形成されながら、第２面側の領域には形成されておらず、
前記半導体基板の前記ウェル領域以外の部分に深さ方向の電場を発生させることにより、前記半導体基板の受光面から入射した光電子を前記半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を有している、
ことを特徴とする電子機器。
【請求項２４】
前記電場生成手段は、前記半導体基板の第２面から１／２以上の深さの領域に深さ方向の電場を発生させることを特徴とする請求項２３記載の電子機器。
【請求項２５】
前記電場生成手段は、前記半導体基板の不純物濃度を変化させることによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項２３記載の電子機器。
【請求項２６】
前記電場生成手段は、前記半導体基板の第２面側に配置した電極に電圧を印加することによって半導体基板の深さ方向の電場を発生させることを特徴とする請求項２３記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種イメージセンサやカメラモジュールとして用いられる固体撮像装置に関する。
【０００２】
【従来の技術】
近年、ビデオカメラや電子カメラが広く普及しており、これらのカメラには、ＣＣＤ型や増幅型の固体撮像素子が使用されている。
このうち増幅型固体撮像素子（ＣＭＯＳイメージセンサ）は、１つの半導体チップに複数の画素を２次元配列して構成される撮像画素部と、この撮像画素部の外側に配置される周辺回路部とを設けたものであり、撮像画素部の各画素内にＦＤ部や転送、増幅等の各種ＭＯＳトランジスタを有し、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタによってＦＤ部に転送し、このＦＤ部の電位変動を増幅トランジスタによって検出し、これを電気信号に変換、増幅することにより、各画素毎の信号を信号線より周辺回路部に出力するものである。
また、周辺回路部には、撮像画素部からの画素信号に所定の信号処理、例えばＣＤＳ（相関二重サンプリング）、利得制御、Ａ／Ｄ変換等を施す信号処理回路、ならびに撮像画素部の各画素を駆動して画素信号の出力を制御する駆動制御回路、例えば垂直、水平の各スキャナやタイミングジェネレータ（ＴＧ）等が設けられている。
【０００３】
図１１は、従来のＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素１０と周辺回路部に設けられる１つのＭＯＳトランジスタ２０の構造を示している。
撮像画素部の画素１０は、Ｎ型シリコン基板１の上にＰ型ウエル領域１１を設け、ここにフォトダイオード１２およびＦＤ部１３が設けられている。また、Ｎ型シリコン基板１の上層絶縁層２には、フォトダイオード１２からＦＤ部１３に信号電荷を転送するための転送ゲート用のポリシリコン転送電極１４と、その上層にアルミ等の金属配線１５、１６が設けられ、さらにその上層にフォトダイオード１２の受光用開口部を有する遮光膜１７が設けられている。
また、上層絶縁層２の上には、シリコン窒化膜等によるパッシベーション膜３が設けられ、その上層にオンチップ色フィルタ１８およびオンチップマイクロレンズ１９が設けれられている。
【０００４】
一方、周辺回路部のＭＯＳトランジスタ２０は、Ｎ型シリコン基板１の上にＰ型ウエル領域２１を設け、ここにソース領域２２およびドレイン領域２３が設けられている。Ｎ型シリコン基板１の上層絶縁層２には、ＭＯＳトランジスタ２０のポリシリコンゲート電極２４が設けられ、その上層にアルミ等の金属配線２５、２６、２７が設けられ、さらに上層のパッシベーション膜３にもアルミ等の金属配線２８が設けられている。
【０００５】
このような構成の固体撮像素子において、各画素は、フォトダイオード１２の開口率（画素への入射光に対するフォトダイオード１２への入射光の比）を上げるために、入射光をマイクロレンズ１９によって、配線の間を通してフォトダイオード１２に集光する。
しかし、この場合、マイクロレンズ１９によって集光される光の一部が、配線１５、１６によって跳ねられてしまう。これが原因で、次のような問題点が生じる。
１）配線によって跳ねられた分、感度が落ちる。
２）配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
【０００６】
３）配線のレイアウトが限られるので、フォトダイオードの上部に配線が置けない、あるいは、太い配線が通せないなどといった制約によって特性を低下させる。
４）上記３）と同様の理由で微細化が困難である。
５）周辺部の画素は光が斜め入射になり跳ねられる割合が多いので、周辺ほど暗いシェーディングが起こる。
６）配線層がさらに増加した進んだＣＭＯＳプロセスでＣＭＯＳイメージセンサをつくろうとすると、マイクロレンズからフォトダイオードまでの距離が遠くなり、さらに上記のような困難性が増大する。
７）上記６）によって、進んだＣＭＯＳプロセスのライブラリが使えなくなり、ライブラリに登録されている回路のレイアウトし直しが入る、あるいは、配線層が制限されるので面積が増大するなどといった理由によって、コストアップとなる。また、１画素当たりの画素面積も大きくなる。
【０００７】
また、赤色などの長波長の光が、フォトダイオード１２よりも深い位置のＰ型ウエル領域１１中で光電変換されると、発生した電子がＰ型ウエル領域１１の中を拡散し、別の位置のフォトダイオード１２に入ってしまい、混色を起こしたり、黒を検出するために遮光してある画素に入ると、 黒レベルを間違って検出してしまうという問題がある。
また、活性領域にシリサイドを使うプロセスがあるが、シリサイドは光の入射を妨害するため、フォトダイオード１２上のシリサイドのみを除去するプロセスを追加する必要がある。
そのために工程が増え、また複雑なプロセスとなる。その工程起因のフォトダイオードの欠陥も生じる。
【０００８】
また、上述のようにＣＭＯＳイメージセンサの周辺回路部には、これまでは別のチップで構成されていたカメラ信号処理回路やＤＳＰ等の機能が搭載される。これらはプロセス世代が０．４μｍ→０．２５μｍ→０．１８μｍ→０．１３μｍと進化していくので、ＣＭＯＳイメージセンサ自体も、これらの新しいプロセスに対応させなければ微細化の恩恵が受けられず、また、豊富なＣＭＯＳ回路のライブラリやＩＰが利用できなくなる。
しかし、プロセス世代が進むほど配線構造が多層化し、たとえば０．４μｍプロセスでは配線は３層であったが、０．１３μｍプロセスでは８層を用いている。また、配線の厚さも増加し、マイクロレンズからフォトダイオードの受光面までの距離が３倍〜５倍になる。
したがって、従来の配線層を通して光を受光面に通す方法では、効率よく光を画素の受光面に集光できなくなっており、上記１）〜７）の問題が顕著になっている。
【０００９】
【発明が解決しようとする課題】
そこで、本件出願人は、上述のような従来の問題に鑑み、裏面入射型のＣＭＯＳイメージセンサに適用可能な固体撮像素子の製造方法を提案している（たとえば特願２００２−７６０８１号参照）。
この提案（以下、先行出願という）では、撮像素子のフォトダイオード等が設けられる半導体基板の第１面（表面）に配線層を設けるとともに、第２面（裏面）にフォトダイオードの受光面を設けたものである。
【００１０】
以下、この先行出願による固体撮像装置の構成について説明する。
図１２は、上記先行出願による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素４００と周辺回路部に設けられる１つのＭＯＳトランジスタ５００の構造を示している。なお、図１２では、図中上方が入射面（裏面）側、下方が配線面（表面）側となっている。
このＣＭＯＳイメージセンサは、基板支持材（ガラス樹脂等）６００上に設けられたシリコン酸化膜層６１０の内部に上述した３層の金属配線３３０、３４０、３５０を設けたものであり、このシリコン酸化膜層６１０の上に設けられたシリコン層（Ｎ型シリコン基板）６２０に上述した画素４００とＭＯＳトランジスタ５００が設けられている。
【００１１】
画素４００は、シリコン層６２０を貫通する状態で形成されたＰ型ウエル領域４１０Ａ、４１０Ｂの中間部にシリコン層６２０を貫通する状態でフォトダイオード４２０を設けたものである。
そして、一方のＰ型ウエル領域４１０Ａには、上述したＦＤ部２１０が設けられ、フォトダイオード４２０とＦＤ部２１０との中間に位置するシリコン酸化膜層６１０の内部には、上述した転送ゲート電極３１２が設けられている。
また、ＭＯＳトランジスタ５００は、Ｎ型シリコン層６２０のシリコン酸化膜層６１０側の領域にＰ型ウエル領域５１０を設け、このＰ型ウエル領域５１０にソース／ドレイン（Ｓ／Ｄ）５２０Ａ、５２０Ｂを設けるとともに、シリコン酸化膜層６１０側にゲート電極（ポリシリコン膜）５３０を設けたものである。
【００１２】
また、Ｎ型シリコン層６２０の上にはＰ＋型領域６３０が設けられ、その上層にシリコン酸化膜（ＳｉＯ2 ）６４０が設けられている。また、さらにシリコン酸化膜６４０の上層には、アルミ等の遮光膜６５０が設けられ、この遮光膜６５０には、フォトダイオード４２０の受光領域に対応する開口部６５０Ａが形成されている。
なお、図では省略するが、黒レベル検出用の画素は、図１２に示す画素４００と同様の素子構造に形成されているが、その受光領域には遮光膜６５０の開口部６５０Ａが形成されておらず、受光のない状態の信号電荷を黒レベル基準信号として出力するようになっている。
【００１３】
また、このような遮光膜６５０の上層には、パッシベーション層としてのシリコン窒化膜（ＳｉＮ）６６０が設けられ、さらにその上層には、撮像画素部に対応する領域に色フィルタ６７０およびマイクロレンズ６８０がオンチップ構造で配置されている。
なお、このようなＣＭＯＳイメージセンサを構成するウェーハは、シリコン層６２０の部分が例えば１０μｍ程度の膜厚になるようにＣＭＰ（化学機械研磨）によって研磨している。
光の周波数特性上、望ましい膜厚の範囲としては、可視光に対して５μｍ〜１５μｍ、赤外光に対して１５μｍ〜５０μｍ、紫外域に対して３μｍ〜７μｍである。
また、遮光膜６５０は、配線と異なり、光学的な要素だけを考慮してレイアウトできる。そして、マイクロレンズ６８０からフォトダイオード４２０までにある金属層は、この遮光膜６５０だけであること、ならびに、この遮光膜６５０のフォトダイオード４２０からの高さがシリコン酸化膜６４０の厚さ、例えば０．５μｍ程度と低いことから、上述した従来例と異なり、金属配線での蹴られによる集光の制限を無くすことができる。
【００１４】
ところで、このような固体撮像装置では、半導体基板の裏面側を研磨してフォトダイオードの受光面を形成するものであるが、この場合、研磨した半導体基板の裏面には、撮像画素部の各素子を形成したＰ型ウェル領域が到達し、かつ、フォトダイオードの下部（受光面側）にはＰ型ウェル領域が存在しないことが好ましい。
しかし、半導体を安定して研磨するのには、マージンを含めて１０μｍ以上の厚さが好ましく、また、赤色光に対する感度の点からも、この程度の基板厚さが好ましい。
このため、例えば図１２に示すように、１０μｍ以上の膜厚を有するシリコン層６２０を貫通する状態でＰ型ウェル領域４１０Ａ、４１０Ｂを形成することが必要となるが、このようにＰ型ウェル領域を半導体基板の１０μｍ以上の深さまで形成するには高度な製造技術を要するという課題がある。
【００１５】
また、撮像素子チップの小型化に対応してフォトダイオードの面積も数μｍ角以下と小さいものを作製したいという要請があるが、この場合には、フォトダイオードが半導体基板の深さ方向に非常に細長くなってしまい、例えば図１２に示すフォトダイオード４２０をさらに細長く形成するような加工が必要となるので、やはり高度な製造技術が必要となるという課題が生じる。
なお、撮像画素部のＰ型ウェル領域を半導体基板の裏面側まで到達しないように作製した場合でも、固体撮像装置として動作させること自体は可能であるが、例えば半導体基板の裏面に入射して浅い領域で光電変換により発生した電子が最も近いフォトダイオードに入るとは限らず、拡散して他のフォトダイオードに入ってしまい、混色を起こしたり、解像度を低下させたりするという問題が生じる。
【００１６】
そこで本発明の目的は、裏面入射型の固体撮像装置で浅いＰ型ウェル領域を採用して安定した製造を確保しながら、混色や解像度の低下を起こさないことが可能な固体撮像装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は前記目的を達成するため、第１面側にそれぞれ第１導電型の光電変換素子とその読み出し回路と前記光電変換素子に隣接する前記第１導電型と反対の第２導電型のウェル領域を含む複数の画素を２次元アレイ状に配列して構成される撮像画素部を形成した半導体基板と、前記撮像画素部の駆動用信号線を含む複数層の配線を前記半導体基板の第１面に積層して形成される配線層とを有し、前記半導体基板の前記第１面とは反対側の第２面を前記光電変換素子の受光面として形成した固体撮像装置であって、前記ウェル領域が前記光電変換素子を避けて前記半導体基板の第１面側に形成されながら、第２面側の領域には形成されておらず、前記半導体基板の前記ウェル領域以外の部分に深さ方向の電場を発生させることにより、前記半導体基板の受光面から入射した光電子を前記半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設けたことを特徴とする。
【００１８】
また本発明は、第１面側にそれぞれ第１導電型の光電変換素子とその読み出し回路と前記光電変換素子に隣接する前記第１導電型と反対の第２導電型のウェル領域を含む複数の画素を２次元アレイ状に配列して構成される撮像画素部を形成した半導体基板と、前記撮像画素部の駆動用信号線を含む複数層の配線を前記半導体基板の第１面に積層して形成される配線層とを有し、前記半導体基板の前記第１面とは反対側の第２面を前記光電変換素子の受光面として形成した固体撮像装置の製造方法であって、前記半導体基板に深さ方向の電場を発生させることにより、前記半導体基板の受光面から入射した光電子を前記半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設ける基板作成工程と、前記光電変換素子を避けて前記ウェル領域を前記半導体基板の第２面側に届かないように第１面側に形成するウェル領域形成工程とを有することを特徴とする。
【００１９】
本発明の固体撮像装置及びその製造方法では、半導体基板に深さ方向の電場を発生させることにより、半導体基板の第２面（受光面）から入射した光電子を半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設けたことから、半導体基板の第１面側に光電変換素子やウェル領域を浅く形成しあた場合でも、半導体基板の第２面から入射した光子を有効に光電変換素子に導くことができ、感度低下や混色を抑制することが可能となる。
したがって、半導体基板の厚さと光電変換素子やウェル領域の深さとを一致させる必要がなくなり、半導体基板を適正な厚みで形成でき、かつ、光電変換素子やウェル領域を容易に形成することができ、容易かつ低コストで裏面入射型の固体撮像装置を提供することが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明による固体撮像装置及びその製造方法の実施の形態例について説明する。
本実施の形態例による固体撮像装置は、フォトダイオードや読み出し回路等を設けた半導体基板（素子形成層）の第１面に配線層を設け、第２面に受光面を設けた裏面入射型のＣＭＯＳイメージセンサにおいて、フォトダイオード及びその周囲のＰ型ウェル領域を基板裏面（受光面）に到達しない層構造で配置し、かつ、基板中に電場を形成して基板裏面（受光面）から入射した電子をフォトダイオードに適正に誘導するようにしたものである。
すなわち、基板裏面の受光面とフォトダイオード及びＰ型ウェル領域との間に距離がある層構造であっても、基板裏面から入射した電子を電場の誘導力によってシリコン層内で有効に前進させ、各画素の入射領域に対応するフォトダイオードに有効に導き、隣接画素に分散するのを防止する。
【００２１】
これにより、半導体基板の膜厚に一致したフォトダイオードやＰ型ウェル領域を形成する必要性をなくすことができ、半導体基板については、十分な膜厚で形成できるようにし、極端に薄く作製する製造技術上の困難性をなくし、フォトダイオードやＰ型ウェル領域についても基板の浅い領域に形成すればよくなり、作製作業を容易化することができる。
なお、半導体基板中に電場を形成する方法としては、例えば基板の深さ方向に予め濃度分布の勾配を持たせて固定的に電場を形成するか、あるいは基板裏面に負電位の電極を設けて通電によって電場を形成することができる。
また、電場を発生させる領域としては、例えば半導体基板の裏面（受光面＝第２面）から１／２以上の深さの領域に発生させることが望ましい。
【００２２】
まず、本実施の形態例におけるＣＭＯＳイメージセンサの概要について説明する。
図１は、本発明の実施の形態例によるＣＭＯＳイメージセンサの概要を模式的に示す平面図であり、図２は、図１に示すＣＭＯＳイメージセンサの画素の構成を示す等価回路図である。
本例によるＣＭＯＳイメージセンサは、半導体チップ１１０上に形成された撮像画素部１１２、Ｖ選択手段１１４、Ｈ選択手段１１６、タイミングジェネレータ（ＴＧ）１１８、Ｓ／Ｈ・ＣＤＳ部１２０、ＡＧＣ部１２２、Ａ／Ｄ部１２４、デジタルアンプ部１２６等を含んでいる。
【００２３】
撮像画素部１１２は、多数の画素が２次元マトリクス状に配列されており、各画素には、図２に示すように、受光量に応じた信号電荷を生成し蓄積する光電変換素子であるフォトダイオード（ＰＤ）２００が設けられ、さらに、このフォトダイオード２００が変換して蓄積した信号電荷をフローティングディフュージョン部（ＦＤ部）２１０に転送する転送トランジスタ２２０と、ＦＤ部２１０の電圧をリセットするリセットトランジスタ２３０と、ＦＤ部２１０の電圧に対応する出力信号を出力する増幅トランジスタ２４０と、この増幅トランジスタ２４０の出力信号を垂直信号線２６０に出力する選択（アドレス）トランジスタ２５０の４つのＭＯＳトランジスタが設けられている。
【００２４】
このような構成の画素では、フォトダイオード２００で光電変換された信号電荷を転送トランジスタ２２０によってＦＤ部２１０に転送する。ＦＤ部２１０は、増幅トランジスタ２４０のゲートにつながっており、増幅トランジスタ２４０は撮像画素部１１２の外部に設けられた定電流源２７０とソースフォロアを構成するので、アドレストランジスタ２５０をＯＮすると、ＦＤ部２１０の電圧に応じた電圧が垂直信号線２６０に出力される。
また、リセットトランジスタ２３０は、ＦＤ部２１０の電圧を信号電荷によらない定電圧（図示の例では駆動電圧Ｖｄｄ）にリセットする。
また、撮像画素部１１２には各ＭＯＳトランジスタを駆動制御するための各種駆動配線が水平方向に配線されており、撮像画素部１１２の各画素は、Ｖ選択手段１１４によって垂直方向に水平ライン（画素行）単位で順次選択され、タイミングジェネレータ１１８からの各種パルス信号によって各画素のＭＯＳトランジスタが制御されることにより、各画素の信号が垂直信号線２６０を通して画素列毎にＳ／Ｈ・ＣＤＳ部１２０に読み出される。
【００２５】
Ｓ／Ｈ・ＣＤＳ部１２０は、撮像画素部１１２の画素列毎にＳ／Ｈ・ＣＤＳ回路を設けたものであり、撮像画素部１１２の各画素列から読み出された画素信号に対し、ＣＤＳ（相関二重サンプリング）等の信号処理を行うものである。また、Ｈ選択手段１１６は、Ｓ／Ｈ・ＣＤＳ部１２０からの画素信号をＡＧＣ部１２２に出力する。
ＡＧＣ部１２２は、Ｈ選択手段１１６によって選択されたＳ／Ｈ・ＣＤＳ部１２０からの画素信号に対して所定のゲインコントロールを行い、その画素信号をＡ／Ｄ部１２４に出力する。
Ａ／Ｄ部１２４は、ＡＧＣ部１２２からの画素信号をアナログ信号からデジタル信号に変換してデジタルアンプ１２６に出力する。デジタルアンプ１２６は、Ａ／Ｄ部１２４からのデジタル信号出力について必要な増幅やバッファリングを行い、図示しない外部端子より出力するものである。
また、タイミングジェネレータ１１８は、上述した撮像画素部１１２の各画素以外の各部にも各種のタイミング信号を供給している。
【００２６】
図３および図４は、本実施の形態例によるＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
まず、図３はフォトダイオードや各トランジスタの活性領域（ゲート酸化膜を配置した領域）と、ゲート電極（ポリシリコン膜）と、それらへのコンタクトの配置を示している。
図示のように、各画素の活性領域３００は、上述したフォトダイオード（ＰＤ）２００とＦＤ部２１０を含む方形領域３１０と、この方形領域３１０の１つのコーナーからＬ字状に延出された屈曲帯状領域３２０とで構成されている。
方形領域３１０のＦＤ部２１０にはコンタクト３１１が設けられ、また、フォトダイオード（ＰＤ）２００とＦＤ部２１０の中間には、転送ゲート電極３１２が設けられ、この転送ゲート電極３１２の端部にコンタクト３１３が設けられている。
【００２７】
また、屈曲帯状領域３２０には、順番にリセットゲート電極３２１、増幅ゲート電極３２２、アドレスゲート電極３２３が設けられ、各ゲート電極３２１、３２２、３２３の端部には、それぞれコンタクト３２４、３２５、３２６が設けられている。ＦＤ部２１０のコンタクト３１１と増幅ゲート電極３２２のコンタクト３２５は画素内金属配線によって接続される。
また、リセットゲート電極３２１と増幅ゲート電極３２２との間には、リセット用のＶｄｄに接続されるコンタクト３２７が設けられ、屈曲帯状領域３２０の端部には垂直信号線２６０に接続されるコンタクト３２８が設けられている。
【００２８】
また、図４は図３よりも上層の金属配線とそれらの間のコンタクトを活性領域とともに示している。本例において金属配線は３層あり、第１層は画素内配線３３０として用いており、第２層は縦（垂直）方向の配線３４０として用いており、第３層は横（水平）方向の配線３５０として用いている。
これらの金属配線３３０、３４０、３５０は、従来はフォトダイオード領域を避けるようにして配置されていたが、ここでは、フォトダイオードの上側（すなわち、入射面と反対側の面）にも配置されていることが大きく異なる。明らかに、配線がフォトダイオードを避ける従来の配線方法では、図示のようなサイズの画素はレイアウトできないものである。
【００２９】
以上の構成は、上述した先行出願の共通の構成であり、以下に本実施の形態で特徴となる裏面入射型の撮像画素部の構成について説明する。
まず、本発明の第１の実施の形態例について説明する。
図５は、本発明の第１の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素７００内のフォトダイオードや転送ゲートの構造を示している。なお、図５では、図中上方が入射面（裏面）側、下方が配線面（表面）側となっている。
また、図６は、図５に示すＣＭＯＳイメージセンサに半導体基板（素子形成層）として用いるエピタキシャル基板の一例を示す断面図である。
【００３０】
本例のＣＭＯＳイメージセンサは、図５に示すように、エピタキシャル基板７１０の表面に配線層７２０が形成されている。そして、この配線層７２０内には、絶縁層を介して多層配線による各種配線７２１や転送トランジスタのゲート電極７２２等が設けられている。
また、エピタキシャル基板７１０の裏面にはシリコン酸化膜（ＳｉＯ2 ）７３０が形成され、光の入射面となっている。なお、図５では省略しているが、シリコン酸化膜７３０の上層には、遮光膜、カラーフィルタ、マイクロレンズ等が設けられているものとする。
また、エピタキシャル基板７１０には、表面側の浅い領域に素子形成領域としてのＰ型ウェル領域７４０が形成され、このＰ型ウェル領域７４０にフォトダイオードの光電変換領域としてのｎ型領域７５０と、ＦＤ部のｎ＋型領域７６０が設けられている。転送トランジスタのゲート電極７２２の動作により、フォトダイオードのｎ型領域７５０に蓄積された信号電荷がＦＤ部のｎ＋型領域７６０に読み出される。
【００３１】
そして、図示のように、フォトダイオードのｎ型領域７５０及びＦＤ部のｎ＋型領域７６０は、エピタキシャル基板７１０の表面側から浅い領域に形成されており、また、このＰ型ウェル領域７４０は、フォトダイオードのｎ型領域７５０からＦＤ部のｎ＋型領域７６０にかかる下部領域（裏面側の領域）で除去され、この部分にはエピタキシャル基板７１０のＰ−型エピタキシャル層が配置されている（したがって、図５に示す断面では、２つのＰ型ウェル領域７４０Ａ、７４０Ｂに分離した状態で形成されている）。
また、エピタキシャル基板７１０のエピタキシャル層は、イオン注入等による不純物濃度の調整により、基板７１０の深い領域（裏面側の領域）では、比較的高濃度のＰ＋型となっており、基板７１０の浅い領域（表面側のフォトダイオード近傍領域）では、比較的低濃度のＰ−型となっている。
すなわち、本例では、エピタキシャル基板７１０の深さ方向に、予め濃度分布の勾配（Ｐ＋型からＰ−型）を持たせて固定的に電場を形成する例である。
【００３２】
次に、図６を用いて図５に示す素子構造の製造方法について説明する。なお、図６と図５では、エピタキシャル基板７１０に対する上下が逆になっている。
まず、Ｐ型半導体基板などの基板材７７０の表面にＰ型エピタキシャル層７１１を成長させる。ここで、このＰ型エピタキシャル層７１１は、図６の上方（表面方向）にいく程、不純物濃度が薄くなるように形成されている。なお、基板材７７０の材質は、エピタキシャル成長が可能なものであれば、いずれの材料を用いてもよい。
そして、このような基板（基板材７７０とＰ型エピタキシャル層７１１の複合基板）を用いて、Ｐ型エピタキシャル層７１１の表面にトランジスタ、フォトダイオード、配線等の各素子を作り込む。その後、裏返して基板材７７０側を研削し、基板材７７０を除去し、さらにＰ型エピタキシャル層７１１を所定の膜厚まで研磨して、上述したエピタキシャル基板７１０を形成する。
その後、このエピタキシャル基板７１０の裏面にシリコン酸化膜７３０を形成し、さらに遮光膜、カラーフィルタ、マイクロレンズ等を設ける。
【００３３】
以上のような本実施の形態例では、撮像画素部のＰ型ウェル領域７４０を深く作る必要がないため、作製が容易であり、また、撮像画素部のＰ型ウェル領域と周辺回路部のＰ型ウェル領域に同じものを用いることができる利点もある。
すなわち本例では、Ｐ型エピタキシャル基板７１０中に、その濃度差に起因する電場が発生するため、この電場によって、Ｐ型エピタキシャル基板７１０で入射光が光電変換されて発生した電子（図５の電子７８０で示す）が、フォトダイオード（ＰＤ）のある側に誘導される。
よって、浅いＰ型ウェル領域に対しても、この電子が隣接画素に入ることを防止する効果が得られる。
なお、光電変換によって電子と共に発生した正孔は、この電場で裏面側に誘導されるが、正孔全体ではＰ型ウェル領域との間の拡散による効果で、常に一定の状態に保たれている。
また、ここではエピタキシャル層を裏面側からＰ＋型からＰ−型へと遷移させたが、エピタキシャル層中に同様の方向の電場が発生するような不純物分布であれば、他の勾配でも構わない。例えば、Ｐ型からＩ（＝intrinsic ）型、Ｐ型からＮ型、Ｉ型からＮ型という分布でも構わない。
また、ここでは基板材７７０を研磨して全て取り除くとしているが、基板材７７０が対象波長の光を十分通すときには、必ずしも取り除く必要は無い。
【００３４】
次に、本発明の第２の実施の形態例について説明する。
図７は、本発明の第２の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素７００内のフォトダイオードや転送ゲートの構造を示している。なお、図７では、図中上方が入射面（裏面）側、下方が配線面（表面）側となっている。また、図５と共通の構成要素については、同一符号を付して説明は省略する。
本例のＣＭＯＳイメージセンサは、図７に示すように、フォトダイオードやＰ型ウェル領域を作り込んだ基板８００の裏面に電極８１０を設け、この電極８１０に対する電源８２０からの通電によって基板８００中に電場を発生させるものである。
図７に示す例では、ＩＴＯ（インジウム・スズ酸化物）などの透明電極８１０とし、これを基板８００の受光領域に配置してＰ型ウェル領域７４０よりもマイナスの電圧をかけるものである。
【００３５】
これにより、光電子がフォトダイオード方向にドリフトする方向の電場が発生するので、光電子が隣接画素に入りにくくする効果が得られる。したがって、Ｐ型ウェル領域７４０を浅く作ることができる。なお、光電変換で電子と共に発生した正孔は、透明電極８１０側にドリフトされ、吸収される。
また、本例において、基板８００は、真性半導体に近い高抵抗基板を用いることが望ましい。これによって、Ｐ型ウェル領域７４０等から裏面の透明電極８１０に流れる電流を十分低減することができる。具体的には、ドナー・アクセプタ濃度の差が１０13ｃｍ-3以下であるものが望ましい（もちろん真性半導体はこれに含まれる）。ただし、これは現在、半導体ＩＣにはほとんど使われていない濃度の基板である。
【００３６】
また、透明電極８１０から基板８００に電子が注入されることを防ぐために、それらの間に電子注入防止膜８２１を配することが望ましい。なお、この電子注入防止膜８２１には、浅いＰ＋層を形成しても良いし、アモルファスシリコンカーバイドなどバンドギャップの大きな半導体層を形成しても良い。
電子注入防止膜８２１がある場合には、高抵抗基板としてｎ−型のものを用いることが許される。具体的には、ドナー濃度が１０15ｃｍ-3以下であるものが望ましい。ただし、この濃度も、現在の半導体ＩＣにはほとんど使われていない低レベルである。
さらに、このような電子注入防止膜８２１が無くても、透明電極自体がＰ側に仕事関数を持っていれば良い。
【００３７】
次に、本発明の第３の実施の形態例について説明する。
図８は、本発明の第３の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素７００内のフォトダイオードや転送ゲートの構造を示している。なお、図８では、図中上方が入射面（裏面）側、下方が配線面（表面）側となっている。また、図５及び図７と共通の構成要素については、同一符号を付して説明は省略する。
本例のＣＭＯＳイメージセンサは、図８に示すように、フォトダイオードやＰ型ウェル領域を作り込んだ基板８００の裏面に絶縁性保護膜８３０を介してＡｌ等による金属電極８４０を設け、この金属電極８４０に対する電源８２０からの通電によって基板８００中に電場を発生させるものである。
なお、金属電極８４０は、基板８００における受光領域を避ける位置に配置されており、絶縁性保護膜８３０及び上部絶縁膜８５０によって包囲されている。また、上部絶縁膜８５０の上にはカラーフィルタ８６０及びマイクロレンズ８７０が配置されている。
【００３８】
これにより、電子がフォトダイオード方向にドリフトする方向の電場が発生するので、光電子が隣接画素に入りにくくする効果が得られる。したがって、Ｐ型ウェル領域７４０を浅く作ることができる。なお、光電変換で電子と共に発生した正孔は、金属電極８４０側にドリフトされ、吸収される。
また、本例において、金属電極８４０は受光領域を避ける位置に配置されているため、画素毎に形成された色フィルタのエッジ部分を通る光を遮光したり、黒レベルを検出するために受光領域全体を意図的に遮光した画素を配するための遮光膜と兼用することができる。
図８は、このような金属電極８４０の配置を明示するために、カラーフィルタ８６０やマイクロレンズ８７０を図示したものであり、このカラーフィルタ８６０やマイクロレンズ８７０の構造自体は上述した各例と特に異なるものではないものとする。
【００３９】
なお、本例においても、上記と同じ理由で、基板には高抵抗基板またはｎ−基板を用いることが望ましい。また、裏面の電極８４０と基板８００の間に、電子注入防止膜（絶縁性保護膜８３０）を配することが望ましい。なお、この電子注入防止膜は、裏面の電極をエッチングするときの保護膜としても機能するため、絶縁性保護膜８３０として説明している。
【００４０】
次に、本例の固体撮像装置の実装方法について説明する。
上述した図７、図８の例では、基板の裏面に電極を設けるので、この固体撮像装置のパッケージ等への実装方法は図９に示すような構造となる。
すなわち、図９に示す固体撮像装置９００は、基板支持材９１０上に、上述した図７または図８に示す素子本体（半導体基板と配線層部分）９２０を設けた状態で、パッケージの底面板または回路基板９７０にフリップチップ実装するものである。
そして、素子本体９２０の上部（裏面側）には、上述した裏面電極９５０が設けられ、その上部にカラーフィルタ９３０及びマイクロレンズ９４０が設けられている。なお、図示しないが、このような実装構造の上部にレンズがくるように鏡筒を設置する。
また、基板支持材９１０は、上述した先行出願（図１２）の固体撮像装置と同じで、基板の裏面を研磨して薄くしても、ある程度の強度を保つように、基板表面に設けているものである。そして、素子本体９２０は、基板支持材９１０内に設けたコンタクト配線９１１によってパッケージの底面板または回路基板９７０に接続されている。
また、裏面電極９５０は、ワイヤーボンディング９６０を介してパッケージの底面板または回路基板９７０に接続されている。
【００４１】
次に、本例の固体撮像装置におけるＰ型ウェル領域の望ましい形状について説明する。
上述した図７、図８の例では、いずれも半導体基板中に電子がフォトダイオード（ＰＤ）の方向にドリフトする方向の電場を形成した。
これらに共通するＰ型ウェル領域７４０の望ましい態様としては、例えば図１０に示すような形状が上げられる。
すなわち、フォトダイオード（ＰＤ；ｎ型領域７５０）のところではＰ型ウェル領域は形成しないが、裏面に近い方では両側のＰ型ウェル領域７４０Ａ、７４０Ｂの開口部７４１Ａ、７４１Ｂを大きくする。これにより、フォトダイオードに電子が流れ込み易いように電場が形成される。
また、このようなＰ型ウェル領域形状の作成方法としては、例えば複数回のイオンインプランテーションで異なる深さにイオンを打ち分けて形成する際に、深い部分へのイオンインプランテーションを別のマスクを用いて別工程で形成するような方法を用いることができる。
また、他の望ましい態様として、配線の上下面や側面に反射防止膜をつけて光の乱反射を押さえたり、基板支持材やパッケージ底面や回路基板に光の吸収率の高い材料を用いるなどがある。
【００４２】
以上説明したように、本実施の形態例による固体撮像装置では、裏面入射型のＣＭＯＳイメージセンサにおいて、半導体基板部分に電子をフォトダイオード側に誘導する電場を形成することで、Ｐ型ウェル領域を裏面に届くほど深く形成しないでも、混色や解像度の低下が少ない、良好な固体撮像装置を提供できる。
よって、半導体基板部分をＰ型ウェル領域の深さまで極薄く削るような生産上難しい工程を不要とし、安定した製造を実現できる。
また、画素を微細化しても、フォトダイオードを深さ方向に非常に細長くしないで良いので、微細化に対応して半導体基板部分の厚さを薄くする必要がない。よって、画素の微細化を問題なく促進することができ、チップの小型化も実現することができる。
【００４３】
なお、以上の実施の形態例は、固体撮像装置単体について説明したが、このような固体撮像装置を、各種のデジタルカメラ装置、携帯電話等の各種通信装置といった各種の電子機器に搭載することにより、この電子機器の小型化や高性能化に寄与し得るものであり、本発明は、このような電子機器を含むものとする。
【００４４】
【発明の効果】
以上説明したように本発明の固体撮像装置及びその製造方法では、半導体基板に深さ方向の電場を発生させることにより、半導体基板の第２面（受光面）から入射した光電子を半導体基板の第１面側に形成された光電変換素子に誘導する電場生成手段を設けたことから、半導体基板の第１面側に光電変換素子やウェル領域を浅く形成しあた場合でも、半導体基板の第２面から入射した光子を有効に光電変換素子に導くことができ、感度低下や混色を抑制することが可能となる。
したがって、半導体基板の厚さと光電変換素子やウェル領域の深さとを一致させる必要がなくなり、半導体基板を適正な厚みで形成でき、かつ、光電変換素子やウェル領域を容易に形成することができ、容易かつ低コストで画質の良好な裏面入射型の固体撮像装置を提供することが可能となる。
また、このような固体撮像装置を電子機器に搭載することにより、電子機器の小型化を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態例によるＣＭＯＳイメージセンサの概要を模式的に示す平面図である。
【図２】図１に示すＣＭＯＳイメージセンサの画素の構成を示す等価回路図である。
【図３】図１に示すＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
【図４】図１に示すＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
【図５】本発明の第１の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図である。
【図６】図５に示すＣＭＯＳイメージセンサに用いるエピタキシャル基板を示す断面図である。
【図７】本発明の第２の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図である。
【図８】本発明の第３の実施の形態例による裏面入射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図である。
【図９】図７及び図８に示すＣＭＯＳイメージセンサのパッケージ等への実装方法を示す断面図である。
【図１０】図５、図７及び図８に示すＣＭＯＳイメージセンサにおけるＰ型ウェル領域の望ましい態様を示す断面図である。
【図１１】従来のＣＭＯＳイメージセンサの構造を示す断面図である。
【図１２】先行出願による裏面入射型ＣＭＯＳイメージセンサの構造を示す断面図である。
【符号の説明】
１１０……半導体チップ、１１２……撮像画素部、１１４……Ｖ選択手段、１１６……Ｈ選択手段、１１８……タイミングジェネレータ（ＴＧ）、１２０……Ｓ／Ｈ・ＣＤＳ部、１２２……ＡＧＣ部、１２４……Ａ／Ｄ部、１２６……デジタルアンプ部、７００……画素、７１０……エピタキシャル基板、７１１……Ｐ型エピタキシャル層、７２０……配線層、７２１……配線、７２２……ゲート電極、７３０……シリコン酸化膜、７４０……Ｐ型ウェル領域、７５０……ｎ型領域、７６０……ｎ＋型領域、７７０……基板材、７８０……電子、８００……高抵抗基板、８１０……電極、８２０……電源、８２１、８３０……電子注入防止膜（絶縁性保護膜）、８４０……金属電極、８５０……上部絶縁膜、８６０……カラーフィルタ、８７０……マイクロレンズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004123415.tif 000010
【図１０】
0004123415.tif 000011
【図１１】
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【図１２】
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