(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第１導電型のエンハンスメント型第１トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第１トランジスタのゲートに電圧を転送する、第１導電型とは逆極性の第２導電型の第２トランジスタと、ゲートが前記第１トランジスタのゲートに接続される第１導電型のディプリッション型第３トランジスタと、を備え、
前記ロウデコーダ回路の中で前記第２トランジスタの電流通路の一端は前記第３トランジスタの電流通路の一端に接続され、前記第２トランジスタの電流通路の他端は前記第１トランジスタのゲートと接続され、
前記選択したワード線への電圧の転送を、第１導電型の第１トランジスタのみで行い、前記選択したワード線に電圧を転送する動作時に、選択したワード線の電圧よりも高い電圧を第３トランジスタの電流通路の他端に入力し、第３トランジスタ及び第２トランジスタを介して、選択したワード線に接続された第１トランジスタのゲートに転送することを特徴とする半導体記憶装置。
【請求項２】
前記ロウデコーダ回路内に設けられ、前記第１トランジスタのゲートに電圧を印加する電圧切換回路を更に具備し、
前記第２トランジスタ及び前記第３トランジスタはこの電圧切換回路内に設けられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２トランジスタのゲートには前記ロウデコーダ回路の選択／非選択を反映した信号が入力されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは複数のブロックにより構成され、各ブロックは１本もしくは複数のワード線に接続されたメモリセルから構成されるとともに、前記ロウデコーダ回路はブロック毎に設けられ、前記第２トランジスタが形成されるウェル領域は第１導電型であり、前記ウェル領域は前記ブロック毎に１つ形成され、異なるブロックに対応する前記ウェル領域は分離して形成されることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項５】
第１のブロックに対応する前記ロウデコーダ回路を構成する全ての素子は、前記第１のブロック内のワード線の一端側にまとめて配置されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のブロックと隣接した位置にある第２のブロックに対応する前記ロウデコーダ回路を構成する全ての素子は、前記第２のブロック内のワード線の一端側と他端側のいずれか一方にまとめて配置されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ワード線に直接的に接続されるトランジスタは、第１導電型の１個のトランジスタのみであることを特徴とする請求項１乃至６いずれか１つの項に記載の半導体記憶装置。
【請求項８】
前記メモリセルは、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルであり、前記選択したワード線に電圧を転送する動作は、前記ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作であることを特徴とする請求項１乃至７いずれか１つの項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセル、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００５】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には０Ｖ（“１”データ書き込みビット線）又は電源電圧Ｖｃｃ（“０”データ書き込みビット線）が与えられ、選択されたビット線コンタクト側の選択ゲート線にはＶｃｃが与えられる。この場合、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部が０Ｖに固定される。一方、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）まで充電された後、フローティング状態となる。続いて、選択ＮＡＮＤセル内の選択メモリセルにおける制御ゲート線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。
【０００６】
“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“１”データの書き込みが完了する。
【０００７】
これに対し、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部との間の容量カップリングの影響により、制御ゲート線の電圧上昇（０Ｖ→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。
【０００８】
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセルブロック中の制御ゲート線及び全ての選択ゲート線に２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲート中の電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放出され、閾値電圧は負方向にシフトする。
【０００９】
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を０Ｖとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を読み出し用の中間電圧Ｖｒｅａｄ（〜４Ｖ）に設定して、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【００１０】
以上の動作説明から明らかなように、ＮＡＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時には、選択ブロック内の選択された制御ゲート線にＶｐｐ（〜２０Ｖ）、選択ブロック内の非選択の制御ゲート線にＶｍｇ（〜１０Ｖ）という電源電圧より高い電圧を転送する必要がある。
【００１１】
上記電圧Ｖｐｐ，Ｖｍｇを転送するため、ロウデコーダ回路内にて、制御ゲート線に極性が異なる２種類の素子であるＮＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）とＰＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）の電流通路が並列接続され、選択ブロックではＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方がオン状態、非選択ブロックでは両方がオフ状態となるように制御されていた。
【００１２】
図３８は、このような従来の半導体記憶装置におけるロウデコーダ回路の構成例を示す回路図である。
【００１３】
図３８に示す回路では、各制御ゲート線１本に対し、［ＮＭＯＳトランジスタ１個（Ｑｎ１〜Ｑｎ８）＋ＰＭＯＳトランジスタ１個（Ｑｐ１〜Ｑｐ８）］が接続されている。これらのトランジスタＱｎ１〜Ｑｎ８，Ｑｐ１〜Ｑｐ８にはそれぞれ、ノードＮ１，Ｎ２から相補的な制御信号が供給される。
【００１４】
データ書き込み時には、電源ノードＶＰＰＲＷ＝［選択された制御ゲート線電圧］＝２０Ｖのように、電源ノードＶＰＰＲＷと選択された制御ゲート線電圧が同じレベルとなる。この場合には、各制御ゲート線１本に対し、［ＮＭＯＳトランジスタ１個＋ＰＭＯＳトランジスタ１個］が接続されているため、電源ノードＶＰＰＲＷが２０Ｖの場合でも制御ゲート線に２０Ｖを転送可能である。よって、電源ノードＶＰＰＲＷを（２０Ｖ＋Ｖｔｎ）まで高くする必要はなく、選択ブロックでは、０Ｖ，Ｖｐｐの両方の電圧の転送が可能となる。
【００１５】
なお、図３８において、Ｍ１〜Ｍ８はメモリセル、ＱＮ０，ＱＮ９，ＱＮ１０は電圧を転送するトランジスタ、ＣＧ（１）〜ＣＧ（８）は制御ゲート線、Ｓ１，Ｓ２は選択ゲートトランジスタ、ＳＧ（１），ＳＧ（２）は選択ゲート線、ＢＬ１〜ＢＬｍはビット線、ＣＧＤ１〜ＣＧＤ８，ＳＧＤ，ＳＧＳ，ＳＧＤＳは信号入力ノードである。また、ＲＤＥＣはロウデコーダ起動信号であり、通常データ書き込み・読み出し・消去動作中はＶｃｃ、非動作中は０Ｖにある。ＲＡ１，ＲＡ２，ＲＡ３はそれぞれブロックアドレス信号であり、選択ブロック中では全てＶｃｃ，非選択ブロック中では少なくとも１つは０Ｖとなる。
【００１６】
ここで、破線で示す領域ＨＶ内に設けられている全てのＰＭＯＳトランジスタは、書き込み用高電圧Ｖｐｐが印加されるｎ型ウェル領域内に形成されており、上記ノードＮ１，Ｎ２のいずれか一方は書き込み動作時には、必ずＶｐｐと同電位である。また、ノードＳＧＤＳの電位は、書き込み動作時に０Ｖとなる。
【００１７】
しかし、上記のような構成では、各制御ゲート線ＣＧ（１）〜ＣＧ（８）に対してそれぞれ２個のトランジスタＱｐ１〜Ｑｐ８，Ｑｎ１〜Ｑｎ８が必要になるため、ロウデコーダ回路内の素子数が増加し、ロウデコーダ回路のパターン占有面積の増加によりチップコストが増加する、という問題があった。
【００１８】
一方、ロウデコーダ回路内の素子数の増加を防ぐために、図３９に示すように制御ゲート線１本に接続されるトランジスタの数を１個（例えばＮＭＯＳトランジスタＱＮ１〜ＱＮ８のみ）とする回路が用いられることがある。図３９において、２はメモリセルブロック、５ａ，５ｂはロウデコーダ回路の一部（制御ゲート線ＣＧ（１）〜ＣＧ（８）、及び選択ゲートトランジスタＳ１，Ｓ２に電圧を転送するトランジスタ部）を示している。
【００１９】
この回路構成の場合、制御ゲート線ＣＧ（１）〜ＣＧ（８）に書き込み用高電圧Ｖｐｐを転送するためには、これらの制御ゲート線ＣＧ（１）〜ＣＧ（８）に接続されたＮＭＯＳトランジスタＱＮ１〜ＱＮ８のゲートに与える電圧としては［Ｖｐｐ＋Ｖｔｎ］が必要となる（但し、Ｖｔｎは制御ゲート線ＣＧ（１）〜ＣＧ（８）に接続されたＮＭＯＳトランジスタＱＮ１〜ＱＮ８の閾値電圧）。このため、ロウデコーダ回路内にポンプ回路ＰＵＭＰを設けている。
【００２０】
このポンプ回路ＰＵＭＰは、キャパシタＣ１，Ｃ２、ＮＭＯＳトランジスタＱＮ２１〜ＱＮ２３、インバータ６、ナンドゲート７、及びディプリッション型ＮＭＯＳトランジスタＱＮ２４，ＱＮ２５等から構成されている。
【００２１】
図３９に示す回路において、信号ＯＳＣＲＤはデータ書き込み・読み出し動作中には発振信号となり、ポンプ回路ＰＵＭＰ内にて昇圧された電圧がノードＮ１に出力され、トランジスタＱＮ１〜ＱＮ８の電流通路を介して制御ゲート線ＣＧ（１）〜ＣＧ（８）に電圧が転送される。なお、信号ＴＲＡＮは、通常は０Ｖに固定されている。
【００２２】
しかし、上記ポンプ回路ＰＵＭＰは、複数の素子やキャパシタＣ１，Ｃ２を含むため回路面積が大きくなる。特に、２個のキャパシタＣ１，Ｃ２は通常他の素子よりも大きなパターン面積が必要となるため、電圧転送用のトランジスタの数を削減できるものの、ロウデコーダ回路のパターン面積を充分に小さくすることはできない、という問題があった。
【００２３】
【発明が解決しようとする課題】
このように、従来のＮＡＮＤセル型等のＥＥＰＲＯＭにおいては、ワード線に高電圧を送る機能が必要となるために、ロウデコーダ回路内にてワード線に接続するトランジスタがワード線１本あたり複数個必要となる。このため、ロウデコーダ回路のパターン面積が増加するという問題があった。
【００２４】
また、この問題を解決するため、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線１本あたり１個とすると、ロウデコーダ回路内にポンプ回路が必要となり、このポンプ回路のパターン面積が大きくなって、やはりロウデコーダ回路のパターン面積が増加するという問題があった。
【００２５】
更に、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線１本あたり１個とし、かつロウデコーダ回路内にポンプ回路を設けない場合には、ワード線に書き込み用高電圧を電位降下なく転送できなくなり、十分なデータ書き込み動作を実現できなくなる危険性が高くなるという問題があった。
【００２６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる半導体記憶装置を提供することにある。
【００２７】
また、この発明の他の目的は、安価で信頼性の高いチップを実現することができる半導体記憶装置を提供することである。
【００２８】
この発明の更に他の目的は、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第１導電型の複数の第１トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第１トランジスタのゲートに電圧を転送する、第１導電型とは逆極性の第２導電型の第２トランジスタとを備え、前記選択したワード線への電圧の転送を、第１導電型の第１トランジスタのみで行うことを特徴としている。
【００３０】
また、上記半導体記憶装置において、下記（ａ）〜（ｍ）のような特徴を備えている。
【００３１】
（ａ）前記選択したワード線に電圧を転送する動作時に、前記第１トランジスタのゲートに、前記第２トランジスタを介して、選択したワード線よりも高い電圧を転送する。
【００３２】
（ｂ）前記ロウデコーダ回路内に設けられ、前記第１トランジスタのゲートに電圧を印加する電圧切換回路を更に具備し、前記第２トランジスタはこの電圧切換回路内に設けられ、前記選択したワード線に電圧を転送する動作時に、選択したワード線の電圧よりも高い電圧を前記電圧切換回路に入力し、前記第２トランジスタを介して、選択したワード線に接続された前記第１トランジスタのゲートに転送する。
【００３３】
（ｃ）前記電圧切換回路は、前記第２トランジスタと前記選択したワード線の電圧よりも高い電圧ノード間に接続された第１導電型の第３トランジスタを更に具備し、前記第３トランジスタのゲートを、前記第１トランジスタのゲートと同電位に設定する。
【００３４】
（ｄ）前記メモリセルアレイは複数のブロックにより構成され、各ブロックは１本もしくは複数のワード線に接続されたメモリセルから構成されるとともに、前記ロウデコーダ回路はブロック毎に設けられる。
【００３５】
（ｅ）前記第２トランジスタが形成されるウェル領域は第１導電型であり、前記ウェル領域は前記ブロック毎に分離して形成される。
【００３６】
（ｆ）前記第２トランジスタが形成されるウェル領域は第１導電型であり、前記ロウデコーダ回路のパターン領域が隣接した２つのブロックに対し１個の割合で前記ウェル領域が形成され、前記２つのブロックに対応するロウデコーダ回路内素子のみが前記ウェル領域に形成される。
【００３７】
（ｇ）前記各ブロックに対応する前記ロウデコーダ回路を構成する素子は、前記各ブロックにおけるワード線の一端側にまとめて配置される。
【００３８】
（ｈ）前記ワード線に直接接続されるトランジスタは、第１導電型のトランジスタのみである。
【００３９】
（ｉ）前記ワード線に直接接続されるトランジスタは、第１導電型の１個のトランジスタのみである。
【００４０】
（ｊ）前記選択したワード線に電圧を転送する動作時の前記第１トランジスタのゲート電圧は、選択されたワード線の電圧と前記第１トランジスタの閾値電圧との和以上の電圧である。
【００４１】
（ｋ）前記選択したワード線に電圧を転送する動作は、データ書き込み動作である。
【００４２】
（ｌ）前記メモリセルは、選択ゲートトランジスタを有する不揮発性半導体記憶装置のメモリセルである。
【００４３】
（ｍ）前記メモリセルは、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルである。
【００４４】
また、この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第１導電型の複数の第１トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第１トランジスタのゲートに電圧を転送する、第１導電型とは逆極性の第２導電型の第２トランジスタとを備え、前記選択したワード線への電圧の転送を、第１導電型の第１トランジスタのみで行うとともに、非選択ブロック中の前記第２トランジスタのゲートに印加される電圧が電源電圧よりも高い電圧となる動作を備えたことを特徴としている。
【００４５】
そして、上記半導体記憶装置において、下記（ｎ）〜（ｒ）のような特徴を備えている。
【００４６】
（ｎ）ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第２トランジスタを含み、上記ロジック回路から出力される判定信号を受けて、前記第１トランジスタのゲート電圧をそれぞれ設定する第１の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第１の電圧切換回路に上記判定信号のレベルを変換して供給する第２の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第２トランジスタのゲートに印加される電圧は、上記第２の電圧切換回路から出力される判定信号の電圧レベルである。
【００４７】
（ｏ）ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第２トランジスタを含み、前記第１トランジスタのゲート電圧をそれぞれ設定する第１の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第１の電圧切換回路に上記判定信号のレベルを変換して供給する第２の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第２トランジスタのゲートに印加される電圧は、上記第２の電圧切換回路から出力される判定信号の電圧レベルである。
【００４８】
（ｐ）前記非選択ブロック中の前記第２トランジスタのゲートへの印加電圧が前記電源電圧よりも高い電圧となる動作時には、前記印加電圧は前記ロジック回路内の最高電圧よりも高い電圧となる。
【００４９】
（ｑ）前記電源電圧よりも高い電圧となる動作は、データ書き込み動作である。
【００５０】
（ｒ）前記非選択ブロック中の前記第２トランジスタのゲートへの印加電圧が前記電源電圧よりも高い電圧となる動作にある時に、前記印加電圧のレベルが選択ブロック中の前記第１トランジスタの電圧レベルよりも低い。
【００５１】
更に、この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第１導電型の複数の第１トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第１トランジスタのゲートに電圧を転送する、第１導電型とは逆極性の第２導電型の第２トランジスタを含み、前記第１トランジスタのゲートに電圧を印加する第１の電圧切換回路と、ロウアドレス信号を受けてブロックの選択・非選択の判定結果を出力するロジック回路と、前記ロジック回路の出力信号を受けて前記第１の電圧切換回路に信号を出力する第２の電圧切換回路とを備え、前記選択したワード線への電圧の転送を、第１導電型の第１トランジスタのみで行うとともに、前記第２の電圧切換回路中の最高電圧レベルが前記第１の電圧切換回路中の最高電圧レベルよりも低いことを特徴としている。
【００５２】
そして、上記半導体記憶装置において、下記（ｓ）〜（ｖ）のような特徴を備えている。
【００５３】
（ｓ）前記第１の電圧切換回路中に設けられた第１のディプリッション型トランジスタと、前記第２の電圧切換回路中に設けられた第２のディプリッション型トランジスタとを更に具備し、前記第１のディプリッション型トランジスタのゲート酸化膜は、前記第２のディプリッション型トランジスタのゲート酸化膜よりも厚い。
【００５４】
（ｔ）前記第２の電圧切換回路は第２導電型の第３トランジスタを具備し、前記第２トランジスタのゲート酸化膜は、前記第３トランジスタのゲート酸化膜よりも厚い。
【００５５】
（ｕ）前記第１のディプリッション型トランジスタに前記第１の電圧切換回路の最高電圧が印加される第１の動作、及び前記第２のディプリッション型トランジスタに前記第２の電圧切換回路の最高電圧が印加される第２の動作を備える。
【００５６】
（ｖ）前記第１の動作と前記第２の動作がともにデータ書き込み動作である。
【００５７】
上記のような構成によれば、選択したワード線への電圧の転送を、第１導電型の第１トランジスタのみで行うので、ロウデコーダ回路内にてワード線に接続するトランジスタはワード線１本あたり１個であり、ロウデコーダ回路のパターン面積を削減できる。また、上記第１トランジスタのゲートには、第２導電型の第２トランジスタを介して電圧を転送するので、例えば第１導電型としてｎチャネル型、第２導電型としてｐチャネル型のトランジスタを用いれば、第２トランジスタの閾値電圧による転送電圧のレベル低下を防止でき、ポンプ回路を設けることなく第１トランジスタのゲートを高い電圧に設定できる。この結果、ワード線に高電圧を電位降下なく転送することができる。
【００５８】
よって、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる。
【００５９】
また、パターン面積の小さいロウデコーダ回路を実現できるため、安価で信頼性の高いチップを実現できる。
【００６０】
更に、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる。
【００６１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００６２】
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、データ書き込み動作時に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）と中間電圧Ｖｍｇ（〜１０Ｖ）をそれぞれ発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。更に、データ読み出し時に、読み出し用中間電圧Ｖｒｅａｄを発生するために、読み出し用中間電圧発生回路１１１が設けられている。また、消去動作時に、消去用高電圧Ｖｐｐ（〜２０Ｖ）を発生するために、消去用高電圧発生回路１１２が設けられている。
【００６３】
ビット線制御回路１０２は主にＣＭＯＳフリップフロップから成り、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００６４】
図２（ａ），（ｂ）はそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）のＡ−Ａ’，及びＢ−Ｂ’断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、８個のメモリセルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成している。
【００６５】
メモリセルＭ１〜Ｍ８はそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，…，１４８）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６１，１６２，…，１６８）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９０，１９１，…，１９１０）は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【００６６】
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９，１６９及び１４１０，１６１０が設けられている。素子形成された基板１１上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１），ＣＧ（２），…，ＣＧ（８）として配設されている。これら制御ゲートはワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１），ＳＧ（２）として配設されている。
【００６７】
図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群をブロックと呼び、図４中の破線で囲まれた領域を１個のブロックとすることにする。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
【００６８】
図５に、本発明の第１の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す。図５では、１ブロック分の回路内の素子がメモリセルブロック２の両側に配置された場合の構成を示している。図５の回路の特徴は、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１），ＳＧ（２）に接続されるトランジスタＱＮ０〜ＱＮ１０がｎチャネル型のみであること、制御ゲート線ＣＧ（１）〜ＣＧ（８）に接続されるトランジスタＱＮ１〜ＱＮ８は制御ゲート線１本あたり１個であること、制御ゲート線ＣＧ（１）〜ＣＧ（８）や選択ゲート線ＳＧ（１），ＳＧ（２）に接続されるトランジスタＱＮ０〜ＱＮ１０のゲート電圧を設定する電圧切換回路５４Ａの出力ノードＮ１と電源ノードＶＰＰＲＷの間にＰＭＯＳトランジスタＱＰ１１，ＱＰ１２を設けたことである。
【００６９】
即ち、制御ゲート線ＣＧ（１）〜ＣＧ（８）と信号入力ノードＣＧＤ１〜ＣＧＤ８間にはそれぞれ、ＮＭＯＳトランジスタＱＮ１〜ＱＮ８の電流通路が接続される。また、選択ゲート線ＳＧ（１）と信号入力ノードＳＧＤ，ＳＧＤＳ間にはそれぞれ、ＮＭＯＳトランジスタＱＮ０，ＱＮ９の電流通路が接続される。更に、選択ゲート線ＳＧ（２）と信号入力ノードＳＧＳ間には、ＮＭＯＳトランジスタＱＮ１０の電流通路が接続される。
【００７０】
上記電圧切換回路５４Ａは、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２、及びインバータ５５を含んで構成されている。上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２は、フリップフロップ５６として働くように接続されており、上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２の電流通路の一端及びバックゲートはそれぞれ、一方の電源ノードＶＰＰＲＷに共通接続される。上記ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２の電流通路は、上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２の電流通路の他端と他方の電源ノード、例えば接地点間に接続される。上記ＰＭＯＳトランジスタＱＰ１１のゲートは、上記ＰＭＯＳトランジスタＱＰ１２の電流通路の他端及びノードＮ１に接続され、上記ＰＭＯＳトランジスタＱＰ１２のゲートは、上記ＰＭＯＳトランジスタＱＰ１１の電流通路の他端に接続される。そして、インバータ５５の出力端がＮＭＯＳトランジスタＱＮ１２のゲートに、入力端がＮＭＯＳトランジスタＱＮ１１のゲートに接続されている。
【００７１】
ナンドゲート５７の第１の入力端には信号ＲＤＥＣが供給され、第２乃至第４の入力端には信号ＲＡ１，ＲＡ２，ＲＡ３がそれぞれ供給される。このナンドゲート５７の出力端にはインバータ５８の入力端及びノードＮ２が接続される。そして、上記インバータ５８の出力端（ノードＮ０）には、上記インバータ５５の入力端及びＮＭＯＳトランジスタＱＮ１１のゲートが接続される。
【００７２】
なお、図５中の信号ＲＤＥＣはロウデコーダ起動信号であり、通常データ書き込み・読み出し・消去動作中はＶｃｃ、非動作中は０Ｖにある。また、信号ＲＡ１，ＲＡ２，ＲＡ３はそれぞれブロックアドレス信号であり、選択ブロック中では全てＶｃｃ，非選択ブロック中では少なくとも１つは０Ｖとなる。従って、動作中の選択ブロックのみノードＮ０がＶｃｃ、非動作中もしくは非選択ブロック中では常にノードＮ０は０Ｖになる。
【００７３】
図５の回路を用いた場合のデータ書き込み、データ読み出し、及びデータ消去の動作を表すタイミング図をそれぞれ図６乃至図８に示す。以下に簡単に各動作タイミングについて説明する。なお、図６及び図７や以降のデータ書き込み・読み出し動作では、選択ブロック中の８本の制御ゲート線ＣＧ（１）〜ＣＧ（８）のうち、制御ゲート線ＣＧ（２）が選択された場合を例にとって動作説明を行うが、他の制御ゲート線が選択された場合も同様である。
【００７４】
図６に示したデータ書き込み動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードＮ０，Ｎ１がＶｃｃ、ノードＮ２が０Ｖとなる。また、書き込みデータが“０”データであるビット線が０Ｖ→Ｖｃｃと充電されるとともに、選択ブロック内のＳＧ（１）が［Ｖｃｃ−Ｖｔｓｇ］となる。続いて、電源ノードＶＰＰＲＷがＶｃｃ→（２０Ｖ＋Ｖｔｎ）（但し、Ｖｔｎは制御ゲート線ＣＧ（１）〜ＣＧ（８）に直接接続されたＮＭＯＳトランジスタＱＮ１〜ＱＮ８の閾値電圧）となることにより、電圧切換回路５４Ａの出力ノードＮ１もＶｃｃ→（２０Ｖ＋Ｖｔｎ）となる。
【００７５】
続いて、信号入力ノードＣＧＤ２が０Ｖ→２０Ｖ，信号入力ノードＣＧＤ１，ＣＧＤ３〜ＣＧＤ８が０Ｖ→１０Ｖとなると、制御ゲート線に接続されたＮＭＯＳトランジスタのゲート電圧がこの時には（２０Ｖ＋Ｖｔｎ）にあるため、信号入力ノードＣＧＤｉから制御ゲート線ＣＧ（ｉ）へ電位降下なしに電圧が転送され、制御ゲート線ＣＧ（２）が０Ｖ→２０Ｖ、制御ゲート線ＣＧ（１），ＣＧ（３）〜ＣＧ（８）が０Ｖ→１０Ｖとなる。この時には、“１”書き込みビット線に接続された選択ブロック内ＮＡＮＤセルのチャネル部電圧Ｖｃｈａｎｎｅｌは０Ｖに固定され、“０”書き込みビット線に接続された選択ブロック内のＮＡＮＤセルのチャネル部電圧Ｖｃｈａｎｎｅｌは制御ゲート線との容量カップリングの影響により８Ｖ程度まで上昇する。この状態がしばらく保たれることにより、書き込みデータが“１”であるメモリセルの浮遊ゲートヘの電子注入が行われ、データ書き込みが実行される。続いて、選択ブロック内の制御ゲート線ＣＧ（１）〜ＣＧ（８）が全て０Ｖとなった後、“０”データ書き込みビット線や選択ゲート線ＳＧ（１）が０Ｖとなるとともに、電源ノードＶＰＰＲＷがＶｃｃとなる。最後に、ソース線（Ｃｅｌｌ−Ｓｏｕｒｃｅ）が０Ｖとなるとともに、ノードＮ０，Ｎ１，Ｎ２がそれぞれ０Ｖ，０Ｖ，Ｖｃｃとなり、データ書き込み動作が終了する。
【００７６】
図７に示したデータ読み出し動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードＮ０，Ｎ１がＶｃｃ，ノードＮ２が０Ｖとなる。また、データの読み出しを行うビット線をＶｃｃにプリチャージする。続いて、電源ノードＶＰＰＲＷやノードＮ１が（４Ｖ＋Ｖｔｎ）となるとともに、信号入力ノードＣＧＤ１，ＣＧＤ３〜ＣＧＤ８や信号入力ノードＳＧＤ，ＳＧＳが０Ｖ→４Ｖ、信号入力ノードＣＧＤ２が０Ｖ固定となると、制御ゲート線や選択ゲート線に接続されたＮＭＯＳトランジスタのゲートには４Ｖよりも閾値電圧分高い電圧が印加されているため、制御ゲート線や選択ゲート線には電位降下なく電圧が転送される。従って、この時には、選択ブロック内の非選択の制御ゲート線ＣＧ（１），ＣＧ（３）〜ＣＧ（８）、選択ゲート線ＳＧ（１），ＳＧ（２）が０Ｖ→４Ｖ、選択された制御ゲート線は０Ｖ固定となる。この状態がしばらく保たれることにより、選択されたメモリセルのデータが読み出される。続いて、選択されたブロック内の制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１），ＳＧ（２）が全て０Ｖとなるとともに、電源ノードＶＰＰＲＷが（４Ｖ＋Ｖｔｎ）→Ｖｃｃ、ビット線が０Ｖとなり、またノードＮ０，Ｎ１，Ｎ２がそれぞれ０Ｖ，０Ｖ，Ｖｃｃとなることにより、データ読み出し動作が終了する。
【００７７】
図８に示したデータ消去動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードＮ０，Ｎ１がＶｃｃ、ノードＮ２が０Ｖとなる。また、信号入力ノードＳＧＤ，ＳＧＳ，ＳＧＤＳが全てＶｃｃとなるため、選択ブロック・非選択ブロックの両方の選択ゲート線ＳＧ（１）、選択ブロックの選択ゲート線ＳＧ（２）は全て（Ｖｃｃ−Ｖｔｎ）まで充電された後、フローティング状態となる。また、この時には、非選択ブロック中の制御ゲート線や選択ゲート線ＳＧ（２）は全て０Ｖ程度の電圧のままフローティング状態となっている。続いて、メモリセルアレイが構成されているｐ型ウェル領域（Ｃｅｌｌ−ｐｗｅｌｌ）が０Ｖ→２０Ｖとなると、フローティング状態にある選択ブロック・非選択ブロックの両方の選択ゲート線ＳＧ（１），ＳＧ（２）や非選択ブロック中の制御ゲート線は全てｐ型ウェル領域との容量カップリングの影響で２０Ｖ程度まで上昇し、選択ブロック中の制御ゲート線のみ０Ｖに固定される。この状態がしばらく保たれることにより、選択ブロック中のメモリセルの浮遊ゲートからｐ型ウェル領域への電子放出が行われ、データの消去が実行される。続いて、ｐ型ウェル領域が０Ｖとなることにより、フローティング状態にある選択ブロック・非選択ブロックの両方の選択ゲート線ＳＧ（１），ＳＧ（２）や非選択ブロック中の制御ゲート線は全てｐ型ウェル領域との容量カップリングの影響で０Ｖ〜Ｖｃｃ程度の電圧まで低下し、その後０Ｖに固定される。最後に、ノードＮ０，Ｎ１，Ｎ２がそれぞれ０Ｖ，０Ｖ，Ｖｃｃとなり、データ消去動作が終了する。
【００７８】
上記したように、図５に示したロウデコーダ回路では、データ書き込み動作時やデータ読み出し動作時に、制御ゲート線・選択ゲート線に印加する最高電圧よりもＶｔｎ（電圧を転送するトランジスタＱＮ０〜ＱＮ１０の閾値電圧）以上高い電圧を電源ノードＶＰＰＲＷに印加することにより、１本の制御ゲート線・選択ゲート線に接続されるトランジスタがＮＭＯＳトランジスタのみであっても、電位降下なしに書き込み用高電圧や読み出し用高電圧を制御ゲート線に印加することができ、信頼性の高い動作を実現できる。
【００７９】
また、１本の制御ゲート線に接続するトランジスタをＮＭＯＳトランジスタ１個とすることにより、素子数が少ないロウデコーダ回路を実現でき、ロウデコーダ回路のパターン面積縮小によるチップサイズ縮小、つまりチップコスト減少を実現できる。
【００８０】
更に、制御ゲート線や選択ゲート線に接続されるトランジスタと逆極性であるＰＭＯＳトランジスタＱＰ１１，ＱＰ１２を介して“Ｈｉｇｈ”レベル電圧が出力される電圧切換回路５４Ａを用いることにより、素子数が少なく且つパターン占有面積の小さい電圧切換回路５４を構成できるため、素子数が少なく且つパターン占有面積の小さいロウデコーダ回路を実現でき、ロウデコーダ回路のパターン面積縮小によるチップサイズ縮小、つまりチップコスト減少を実現できる。
【００８１】
図９に、本発明の第２の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の他の構成例を示す。図９の回路が図５と異なる部分は電圧切換回路５４Ｂの回路構成であり、電源ノードＶＰＰＲＷとトランジスタＱＰ１１，ＱＰ１２の間にディプリッション型ＮＭＯＳトランジスタＱＤ１が設けられている。図９の回路を用いた場合のデータ書き込み・読み出し・消去のそれぞれの動作を表すタイミング図は図６乃至図８と同一である。
【００８２】
次に、上記トランジスタＱＤ１を設けることによる利点について説明する。
【００８３】
図５の回路では、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２のソースやＱＰ１１，ＱＰ１２を構成するｎ型ウェル領域に、直接電源ノードＶＰＰＲＷの電位レベルが印加されるため、選択ブロック・非選択ブロックに関係なく、全てのブロック中のトランジスタＱＰ１１，ＱＰ１２のソース・ｎ型ウェル領域を電源ノードＶＰＰＲＷの電位レベルに充電する必要がある。通常、ブロック数は１つのチップ内に数百個〜数千個程度あるため、数百〜数千個の素子のソースやｎ型ウェル領域を同時に充電することになり、電源ノードＶＰＰＲＷの容量値は大変大きい値となる。データ書き込み動作や読み出し動作では、電源ノードＶＰＰＲＷには（２０Ｖ＋Ｖｔｎ）や（４Ｖ＋Ｖｔｎ）といった昇圧電圧を印加するため、電源ノードＶＰＰＲＷの容量値が大きいと、昇圧電圧発生回路の面積増加、消費電力増加、昇圧電圧の充電所要時間が長くなることによる動作の長時間化、などの問題が発生することになる。
【００８４】
一方、図９の回路では、選択ブロック中では、ノードＮ０の電圧が“Ｈｉｇｈ”レベル（＝Ｖｃｃ）であるため、トランジスタＱＤ１のゲートに入力されているノードＮ１の電圧が“Ｈｉｇｈ”レベル（＝ＶＰＰＲＷ電位レベル）、トランジスタＱＰ１１，ＱＰ１２のソース・ｎ型ウェル電位であるノードＮ３の電位も“Ｈｉｇｈ”レベル（＝ＶＰＰＲＷ電位レベル）となるため、トランジスタＱＤ１の有無に関わらず図６乃至図８の動作を実現できる。図９の回路使用時の非選択ブロック中では、ノードＮ０の電圧が“Ｌｏｗ”レベルである０Ｖにあるため、トランジスタＱＤ１のゲートに入力されているノードＮ１の電圧が０Ｖに固定され、従ってノードＮ３はＶｔｄ（但し、ＶｔｄはトランジスタＱＤ１のゲート電圧＝０Ｖの時にトランジスタＱＤ１を介して転送可能な電圧の最高値であり、通常Ｖｃｃ以下の電圧）にある。
【００８５】
このように、図９の回路を用いることにより、選択ブロックと非選択ブロックにて、トランジスタＱＰ１１，ＱＰ１２のソース・ｎ型ウェル電位を変えることができる。
【００８６】
前記トランジスタＱＰ１１，ＱＰ１２を構成するｎ型ウェル領域の形状を図１０に示す。図１０（ａ），（ｂ）はそれぞれ、図５及び図９の回路構成を用いた場合のｎ型ウェル領域の形成例を表している。図５の回路では、全ブロック中においてｎ型ウェル電圧が同電位であるため、図１０（ａ）に示したように、全ブロックＢｌｏｃｋ１〜ＢｌｏｃｋＮにまたがった１個のｎ型ウェル領域ＮＷを形成し、この領域ＮＷにＰＭＯＳトランジスタＱＰ１１，ＱＰ１２を形成する方式を通常は用いる。
【００８７】
一方、図９の回路では、選択ブロック・非選択ブロック間にてｎ型ウェル電圧が異なるため、図１０（ｂ）に示したように、各ブロックＢｌｏｃｋ１〜ＢｌｏｃｋＮ毎に１個のｎ型ウェル領域ＮＷ１〜ＮＷＮを形成し、これらの領域ＮＷ１〜ＮＷＮにＰＭＯＳトランジスタＱＰ１１，ＱＰ１２を形成する方式が有効となる。ブロック毎にｎ型ウェル領域を分割し、選択ｎ型ウェル領域のみを電源電圧より高い昇圧電圧（２０Ｖや４Ｖなど）で充電することにより、昇圧電圧の負荷容量値を大幅に減少できる。従って、昇圧電圧発生回路の面積削減、消費電力低減、昇圧電圧の充電所要時間の短縮による動作の高速化等を実現できる。
【００８８】
図１１に、本発明の第３の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の更に他の構成例を示す。図１１の回路が図５及び図９の回路と異なるのは電圧切換回路５４Ｃの構成である。この電圧切換回路５４Ｃは、ディプリッション型ＮＭＯＳトランジスタＱＤ２、ＰＭＯＳトランジスタＱＰ１３、及びディプリッション型ＮＭＯＳトランジスタＱＤ３，ＱＤ４を含んで構成されている。上記ＮＭＯＳトランジスタＱＤ２の電流通路の一端は電源ノードＶＰＰＲＷに接続され、ゲートはノードＮ１に接続される。上記ＰＭＯＳトランジスタＱＰ１３の電流通路の一端及びバックゲートは、上記ＮＭＯＳトランジスタＱＤ２の電流通路の他端に接続され、電流通路の他端はノードＮ１に接続され、ゲートはナンドゲート５７の出力端に接続される。上記ＮＭＯＳトランジスタＱＤ３の電流通路の一端はノードＮ１に接続され、ゲートに電源電圧Ｖｃｃが印加される。そして、上記ＮＭＯＳトランジスタＱＤ４の電流通路の一端は上記ＮＭＯＳトランジスタＱＤ３の電流通路の他端に接続され、電流通路の他端はインバータ５８の出力端に接続され、ゲートに信号ＴＲＡＮが供給される。
【００８９】
図１１の回路の動作波形は、図６乃至図８に示した波形と同様であり、また図１１中のノードＮ４の電圧は図９中のノードＮ３と同様となる。従って、図１１の回路を用いた場合にも、図９の回路を用いた場合と同様に、選択ブロック・非選択ブロック間にてノードＮ４の電圧が異なる、つまりノードＮ１に“Ｈｉｇｈ”レベル（＝昇圧電圧）を転送するＰＭＯＳトランジスタＱＰ１３のソースやｎ型ウェル領域の電圧が選択・非選択ブロック間にて異なる。従って、図１０（ｂ）のようなｎ型ウェル構成を用いることができ、この結果昇圧電圧の負荷容量を減少させることができる。また、信号ＴＲＡＮは通常は０Ｖ固定として使用され、非選択ブロック中ではノードＮ０が０Ｖであるため、ディプリッション型ＮＭＯＳトランジスタＱＤ４，ＱＤ３を介して０ＶがノードＮ１に転送される。更に、選択ブロック中では、ノードＮ０＝Ｖｃｃ、ノードＮ１≧Ｖｃｃであるため、ＮＭＯＳトランジスタＱＤ４はオフ状態となり、ノードＮ１の“Ｈｉｇｈ”レベルが保たれる。
【００９０】
上記図１１の回路の他の長所としては、第１に図９の回路よりも電圧切換回路５４Ｃを構成する素子数が少なくなる（７個（図９）→４個（図１１））という点、第２にＰＭＯＳトランジスタＱＰ１３のソース・ドレイン・ｎ型ウェル領域の間の電位差が小さくなるという点がある。後者に関しては、トランジスタＱＰ１３がオンしている場合には常にソース＝ドレイン＝ｎ型ウェル領域、オフしている場合にはソース＝ｎ型ウェル領域＝Ｖｔｄ（但し、ＶｔｄはＱＤ２のゲート電圧＝０Ｖの時にトランジスタＱＤ２を介して転送可能な電圧の最高値であり、通常Ｖｃｃ以下の電圧）且つドレイン＝０Ｖなので、書き込み用高電圧（〜２０Ｖ）が印加される動作があるにも拘わらず、ソース・ドレイン・ｎ型ウェル領域の間の電位差は最高でもＶｃｃ程度しかつかない。
【００９１】
なお、上記実施の形態では、図５、図９及び図１１に示したように、１つのブロック内の制御ゲート線・選択ゲート線を駆動するロウデコーダ回路がメモリセルアレイの両側に配置された場合を例にとって本発明の説明を行ってきたが、他の場合、例えば図１２のように、１つのブロックに対応するロウデコーダ回路がメモリセルアレイの片側に配置された場合にも本発明は有効である。図１２では、電圧切換回路５４Ｄとしては具体的な回路構成は示されていないが、例えば図５、図９及び図１１の回路のように、種々の回路構成が使用可能である。
【００９２】
次に、ロウデコーダ回路の配置例を図１３乃至図１５に示す。図１３は、１つのブロック内の制御ゲート線・選択ゲート線を駆動するロウデコーダ回路がメモリセルアレイの両側に配置された場合を表し、図９及び図１１の実施の形態に相当する。図１４及び図１５は、共に１つのブロックに対応するロウデコーダ回路がメモリセルアレイの片側に配置された場合を表し、図１２に相当する。１ブロック分のロウデコーダのパターンを作成する幅（ピッチ）としては、図１３の方式を用いた場合には１個のＮＡＮＤセル長（１個のＮＡＮＤセルのビット線方向の長さ）であるのに対し、図１４及び図１５の方式を用いた場合には２個のＮＡＮＤセル長となるため広いピッチを確保できる。
【００９３】
上記図１３乃至図１５に、ＰＭＯＳトランジスタ形成用ｎ型ウェル領域を加えたものを図１６乃至図１８に示す。図１３乃至図１５はそれぞれ図１６乃至図１８に対応する。図１６乃至図１８からも分かるように、図１２の方式を用いた場合には、図９及び図１１を用いた場合に較べ、ロウデコーダ回路のパターン形成用のピッチが２倍となり、この場合にはＰＭＯＳトランジスタ形成用ｎ型ウェル領域のピッチも２倍となる。このため、デザインルールを緩和することができ、より信頼性が高く歩留まりも高いチップを実現できる。また、将来的にさらにデザインルールが縮小された場合でも、図１２の方式を用いた場合には、図９及び図１１の方式を用いた場合よりも、ブロック毎にｎ型ウェル領域を分割して形成することができる可能性が高い（あるいは確率が高い）という特長がある。
【００９４】
ところで、上記ｎ型ウェル形成の方法は、上記した方法以外にも考えられ、例えば図１９（ａ）〜（ｅ）に示したように配置しても良い。図１９（ａ）〜（ｅ）はロウデコーダ領域を表す図であり、ロウデコーダのパターン形成領域にて隣接したブロックのみが描かれている。
【００９５】
図１９（ａ）は、図１６、図１７及び図１８の方式（＝図１９（ａ）の方式を図１３乃至図１５のブロック配置に対して適用した方式）を表したもので、隣接したブロックであるＢｌｏｃｋ−ｉ，Ｂｌｏｃｋ−ｊのそれぞれの領域内にｎ型ウェル領域ＮＷｉ，ＮＷｊが形成される。
【００９６】
図１９（ｂ），（ｃ），（ｄ）は、各ブロックに対応するロウデコーダ領域に対し、ｎ型ウェル領域ＮＷｉ，ＮＷｊが複数のブロックＢｌｏｃｋ−ｉ，Ｂｌｏｃｋ−ｊにまたがって形成される場合であり、ｎ型ウェル領域ＮＷｉ，ＮＷｊまわりのデザインルールがロウデコーダ形成用の１ブロック分のピッチに入らなくなった場合には、図１９（ｂ），（ｃ），（ｄ）のように２ブロック分の領域内で１個のｎ型ウェル領域を形成する方法が有効となる。
【００９７】
将来的にさらにデザインルールが厳しくなった時には、図１９（ｅ）のように、４ブロックＢｌｏｃｋ−ｉ〜Ｂｌｏｃｋ−ｌ分の領域内に１個のｎ型ウェル領域ＮＷｉ〜ＮＷｌを形成すれば良く、さらに３個や５個以上のブロック分の領域内に１個のｎ型ウェル領域を形成するなど、種々の方式に応用できる。
【００９８】
このように、図１９（ｂ）〜（ｅ）の方式を、図１３乃至図１５のブロック配置に対して適用する方式は、デザインルール縮小時には大変有効となる。特に、上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３等のように、電源電圧より高い電圧（昇圧電圧など）が印加されるｎ型ウェル領域はデザインルール縮小が困難であるため、上記方法によるピッチ増加・デザインルール緩和は極めて効果が高い方法である。
【００９９】
また、図９乃至図１２、図１６乃至図１９では、１ブロック分のロウデコーダ回路に対し１個の割合でＰＭＯＳトランジスタ形成用ｎ型ウェル領域を設ける場合の実施の形態を説明した。しかし、本発明は、他の場合、例えば隣接ブロック間で１個のｎ型ウェル領域を共有する場合などにも有効である。
【０１００】
図２０乃至図２３に、上記の回路の場合、及び隣接ブロック間で１個のｎ型ウェル領域を共有する場合の隣接する２ブロック分のロウデコーダ回路のうち、アドレスデコード部・電圧切換回路部５４（５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ）の回路構成例を示す。図２０は図９の回路に相当し、図２１は図１１の回路に相当する。図２２は、隣接ブロック間で１個のｎ型ウェル領域を共有する場合の回路構成例であり、図９の回路をベースにしたものに相当する。図２３は、隣接ブロック間で１個のｎ型ウェル領域を共有する場合の回路構成例であり、図１１の回路をベースにしたものに相当する。図２２は図２０からの素子数増加はないが、図２３は図２１に対して１ブロックあたり１個のディプリッション型ＮＭＯＳトランジスタが追加されている。
【０１０１】
図２２及び図２３に示した回路を使用する時には、ｎ型ウェル領域を共有する２ブロックのうちのいずれか、もしくは両方が選択された場合には、ｎ型ウェル領域は選択時電圧（書き込み時２０Ｖ＋Ｖｔｎ、読み出し時４Ｖ＋Ｖｔｎ、消去時Ｖｃｃ）となり、他の場合にはｎ型ウェル領域は非選択時電圧Ｖｔｄに設定される。この場合も、昇圧電圧が印加されるｎ型ウェル領域は選択ブロックを含むものだけになるので、昇圧電圧の負荷容量が従来の場合（図１０（ａ）に相当）よりも大幅に低減できるという長所がある。
【０１０２】
なお、図２０乃至図２３では、隣接ブロックとして、Ｂｌｏｃｋ−ｉとＢｌｏｃｋ−（ｉ＋１）という連続したアドレスのブロックがロウデコーダ回路領域において隣接した場合を例にとって本発明の説明を行っているが、連続アドレスのブロックでない場合でも、ロウデコーダ回路領域において隣接したブロック間でｎ型ウェル領域を共通化する場合は本発明が有効となるのはいうまでもない。
【０１０３】
図２４乃至図２６に、図２２及び図２３使用時のｎ型ウェル領域の形成例が示されており、隣接ブロック間で１個のｎ型ウェル領域を共有する構成となっている。図２２及び図２３及び図２４乃至図２６の方式を用いることにより、図２０、図２１及び図１６乃至図１８を用いる場合よりもｎ型ウェル領域形成のピッチを広げることができ、従ってｎ型ウェル領域まわりのデザインルールが緩和されるため、信頼性の向上や歩留まり増加などを実現できる。特に、上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３等のように、電源電圧より高い電圧（昇圧電圧など）が印加されるｎ型ウェル領域はデザインルール縮小が困難であるため、上記方法によるピッチ増加・デザインルール緩和は極めて効果が高い方法である。
【０１０４】
更に、図２２、図２３及び図２４乃至図２６の方法を用いると、ｎ型ウェル領域数が半減するため、ロウデコーダ回路のパターン面積縮小を実現できるという長所がある。さらにデザインルールを緩和する方法として、図２７のように、２ブロック共通ｎ型ウェル領域を３〜４ブロックピッチに１個設ける方法があり、これは図１６乃至図１８に対する図１９（ｂ）〜（ｄ）の方式と同様の考え方である。図２７の方法も非常に効果的である。
【０１０５】
図２８に、本発明の第５の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す。この図２８に示す回路は、図１２に示した回路に電圧切換回路５４Ｅを付加した構成となっている。すなわち、ナンドゲート５７の第１の入力端にはロウデコーダ起動信号ＲＤＥＣが供給され、第２乃至第４の入力端にはブロックアドレス信号ＲＡ１，ＲＡ２，ＲＡ３がそれぞれ供給される。このナンドゲート５７の出力端にはインバータ５８の入力端が接続され、このインバータ５８の出力信号ｉｎ１が電圧切換回路５４Ｄ，５４Ｅに供給される。上記電圧切換回路５４Ｅには、動作電源電圧として電圧Ｖｍが印加されている。そして、上記電圧切換回路５４Ｅの出力信号ｏｕｔ１が、電圧切換回路５４Ｄに供給されるようになっている。他の回路部は図１２に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【０１０６】
図２９（ａ）〜（ｄ）はそれぞれ、上記図２８に示した回路における電圧切換回路５４Ｅの具体的な構成例を示す回路図である。いずれの電圧切換回路５４Ｅにも、インバータ５８の出力信号ｉｎ１が入力され、この信号ｉｎ１が“ｈｉｇｈ”レベルのときに０Ｖ、信号ｉｎ１が“ｌｏｗ”レベルのときにＶｍレベルの信号ｏｕｔ１を出力するようになっている。
【０１０７】
（ａ）図に示す回路は、インバータＩＮＶａ、ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４、及びＰＭＯＳトランジスタＱＰ１４，ＱＰ１５から構成されている。インバータ５８の出力信号ｉｎ１は、インバータＩＮＶａの入力端及びＮＭＯＳトランジスタＱＮ１４のゲートにそれぞれ供給される。上記インバータＩＮＶａの出力端には、ＮＭＯＳトランジスタＱＮ１３のゲートが接続されている。ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４のソースは他方の電源ノード、例えば接地点に接続され、各ドレインと電圧ノードＶｍとの間にはそれぞれ、ＰＭＯＳトランジスタＱＰ１４，ＱＰ１５のドレイン，ソース間が接続されている。上記ＰＭＯＳトランジスタＱＰ１４のゲートは、ＰＭＯＳトランジスタＱＰ１５とＮＭＯＳトランジスタＱＮ１４のドレイン共通接続点に接続され、上記ＰＭＯＳトランジスタＱＰ１５のゲートは、ＰＭＯＳトランジスタＱＰ１４とＮＭＯＳトランジスタＱＮ１３のドレイン共通接続点に接続される。そして、上記トランジスタＱＰ１５，ＱＮ１４のドレイン共通接続点から得た出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１０８】
また、（ｂ）図に示す回路は、インバータＩＮＶｂ、ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６、ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７、及びディプリッション型ＮＭＯＳトランジスタＱＤ５から構成されている。インバータ５８の出力信号ｉｎ１は、インバータＩＮＶｂの入力端及びＮＭＯＳトランジスタＱＮ１６のゲートにそれぞれ供給される。上記インバータＩＮＶｂの出力端には、ＮＭＯＳトランジスタＱＮ１５のゲートが接続されている。ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６のソースは接地点に共通接続され、各ドレインにはＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のドレインがそれぞれ接続されている。上記ＰＭＯＳトランジスタＱＰ１６のゲートは、ＰＭＯＳトランジスタＱＰ１７とＮＭＯＳトランジスタＱＮ１６のドレイン共通接続点に接続され、上記ＰＭＯＳトランジスタＱＰ１７のゲートは、ＰＭＯＳトランジスタＱＰ１６とＮＭＯＳトランジスタＱＮ１５のドレイン共通接続点に接続される。上記ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のソースと電圧ノードＶｍとの間には、ディプリッション型ＮＭＯＳトランジスタＱＤ５のドレイン，ソース間が接続され、そのゲートはトランジスタＱＰ１７，ＱＮ１６のドレイン共通接続点に接続される。そして、上記トランジスタＱＰ１７，ＱＮ１６のドレイン共通接続点から得た出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１０９】
（ｃ）図に示す回路は、ＮＭＯＳトランジスタＱＮ１７、ＰＭＯＳトランジスタＱＰ１８、及びディプリッション型ＮＭＯＳトランジスタＱＤ６から構成されている。上記各トランジスタＱＮ１７，ＱＰ１８，ＱＤ６の電流通路は、接地点と電圧ノードＶｍ間に直列接続されており、上記インバータ５８の出力信号ｉｎ１は、上記トランジスタＱＮ１７，ＱＰ１８のゲートに供給される。また、上記トランジスタＱＤ６のゲートは、上記トランジスタＱＮ１７，ＱＰ１８のドレイン共通接続点に接続される。そして、上記トランジスタＱＮ１７，ＱＰ１８のドレイン共通接続点から得た出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１１０】
更に、（ｄ）図に示す回路は、インバータＩＮＶｄ、ＮＭＯＳトランジスタＱＮ１８、ＰＭＯＳトランジスタＱＰ１９、及びディプリッション型ＮＭＯＳトランジスタＱＤ７から構成されている。インバータ５８の出力信号ｉｎ１は、インバータＩＮＶｄの入力端及びＰＭＯＳトランジスタＱＰ１９のゲートに供給される。上記インバータＩＮＶｄの出力端には、ＮＭＯＳトランジスタＱＮ１８の電流通路の一端が接続され、このトランジスタＱＮ１８のゲートには電源電圧Ｖｃｃが印加される。上記トランジスタＱＮ１８の電流通路の他端と電圧ノードＶｍとの間には、ＰＭＯＳトランジスタＱＰ１９及びディプリッション型ＮＭＯＳトランジスタＱＤ７の電流通路が直列接続される。上記トランジスタＱＤ７のゲートは、上記トランジスタＱＮ１８とＱＰ１９の電流通路の接続点に接続される。そして、上記トランジスタＱＮ１８，ＱＰ１９の電流通路の接続点から得た出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１１１】
なお、上記電圧切換回路５４Ｄの回路構成としては、図５に示した回路における電圧切換回路５４Ａ、図９に示した回路における電圧切換回路５４Ｂ、図１１に示した回路における電圧切換回路５４Ｃ、あるいは図２０乃至図２３に示した方式のいずれの回路も適用可能である。
【０１１２】
上記図２８に示した回路における電圧ノードＶｍの電圧は、例えば電源電圧（あるいはナンドゲート５７やインバータ５８の電源電圧）よりも高く、電源ノードＶＰＰＲＷの最高電圧レベル（通常は書き込み用高電圧Ｖｐｐのレベル）よりも低い電圧を使用可能である。図２８の方式を用いた場合、電圧切換回路５４Ｄに入力される２個の信号の片方（図２８中のｏｕｔ１に相当する信号）の“ｈｉｇｈ”状態時の電圧レベルが電源電圧から電圧Ｖｍと高くなる。つまり、非選択ブロックに対応するロウデコーダ回路内では、ナンドゲート５７の出力は“ｈｉｇｈ”となるため、インバータ５８から出力される信号ｉｎ１は“ｌｏｗ”レベルとなるので、信号ｏｕｔ１はＶｍレベルとなる。この結果、電圧切換回路５４ＤにＶｍレベルの信号が入力される。
【０１１３】
上記図２８のような回路方式を用いた場合に特に効果があるのは、電圧切換回路５４Ｄとして図１１に示した回路における電圧切換回路５４Ｃ、あるいは図２１及び図２３に示したような回路構成を用いる場合である。
【０１１４】
次に、上記電圧切換回路５４Ｄとして、図１１に示した回路における電圧切換回路５４Ｃを用いる場合を例にとってこの効果を説明する。図２８のような回路構成を用いる場合には、非選択ブロックに対応するロウデコーダではトランジスタＱＰ１３のゲートに入力される電圧が電源電圧からＶｍレベルと高くなるため、トランジスタＱＰ１３を介したリーク電流を低減できるという長所がある。通常、ロウデコーダ回路は、チップ中に数百〜数万個程度設けられるため、１個のロウデコーダ回路内ではリーク電流があまり大きくない場合でもチップ全体では大きな電流となってしまう。このため、図２８に示したような回路を用いたリーク電流低減方式は大きな効果が得られる。この効果は、図１１に示した回路における電圧切換回路５４Ｃを図２８の電圧切換回路５４Ｄに適用した場合だけでなく、図２１及び図２３の回路方式に適用した場合も同様に得られる。
【０１１５】
しかも、図２９（ｂ）〜（ｄ）に示した回路では、ディプリッション型ＮＭＯＳトランジスタＱＤ５〜ＱＤ７が使用されている。これらのトランジスタＱＤ５〜ＱＤ７に印加される電圧レベルの最高値Ｖｍは、図９、図１１、図２０乃至図２３に示した回路におけるディプリッション型ＮＭＯＳトランジスタＱＤ１〜ＱＤ４に印加される電圧レベルの最高値であるＶＰＰＲＷ最高レベル（通常はＶｐｐ）よりも低い。このため、トランジスタＱＤ５〜ＱＤ７のゲート酸化膜厚は、トランジスタＱＤ１〜ＱＤ４のゲート酸化膜厚よりも薄くすることができる。よって、ゲート酸化膜厚が厚い場合よりもトランジスタＱＤ５〜ＱＤ７の面積を小さくできる（印加最高電圧が低いほど、ゲート酸化膜厚の薄膜化による単位面積当たりのトランジスタの電流量が増加するため、トランジスタのパターン占有面積の縮小が可能）という特長がある。
【０１１６】
同様な理由により、トランジスタＱＰ１４〜ＱＰ１９，ＱＮ１３〜ＱＮ１８のゲート酸化膜厚も、トランジスタＱＰ１１〜ＱＰ１３、ＱＮ１３〜ＱＮ１８のゲート酸化膜厚よりも薄くできる。従って、この場合には、トランジスタのパターン占有面積をゲート酸化膜厚が薄い場合よりも小さくできるという特長がある。
【０１１７】
これまでは、図２８及び図２９（ａ）〜（ｄ）を用いて第５の実施の形態の説明を行ってきたが、本発明は種々変更可能であり、例えば図３０及び図３１（ａ）〜（ｄ）のような回路構成を用いる場合にも本発明は有効である。
【０１１８】
図３０は、本発明の第６の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の構成例を示している。この図３０に示す回路は、上記図２８に示した回路におけるインバータ５８の出力信号ｉｎ１とナンドゲート５７の出力信号ｉｎ２をそれぞれ電圧切換回路５４Ｆに供給し、この電圧切換回路５４Ｆの出力信号ｏｕｔ１，ｏｕｔ２を電圧切換回路５４Ｄに供給するものである。
【０１１９】
図３１（ａ）〜（ｄ）はそれぞれ、上記図３０に示した回路における電圧切換回路５４Ｆの具体的な構成例を示す回路図である。これらの電圧切換回路５４Ｆには、インバータ５８の出力信号ｉｎ１とナンドゲート５７の出力信号ｉｎ２が入力され、（ａ）図及び（ｂ）図に示す回路では、信号ｉｎ１が“ｈｉｇｈ”レベル（信号ｉｎ２は“ｌｏｗ”レベル）のときに信号ｏｕｔ１が０Ｖ、信号ｏｕｔ２がＶｍレベルとなり、信号ｉｎ１が“ｌｏｗ”レベル（信号ｉｎ２は“ｈｉｇｈ”レベル）のときに信号ｏｕｔ１がＶｍレベル、信号ｏｕｔ２が０Ｖとなる。また、（ｃ）図及び（ｄ）図に示す回路では、信号ｉｎ１が“ｈｉｇｈ”レベル（信号ｉｎ２は“ｌｏｗ”レベル）のときに信号ｏｕｔ１が０Ｖ、信号ｏｕｔ２がＶｃｃレベルとなり、信号ｉｎ１が“ｌｏｗ”レベル（信号ｉｎ２は“ｈｉｇｈ”レベル）のときに信号ｏｕｔ１がＶｍレベル、信号ｏｕｔ２が０Ｖとなる。
【０１２０】
（ａ）図に示す回路は、ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４、及びＰＭＯＳトランジスタＱＰ１４，ＱＰ１５から構成されている。インバータ５８の出力信号ｉｎ１はＮＭＯＳトランジスタＱＮ１４のゲートに供給され、ナンドゲート５７の出力信号ｉｎ２はＮＭＯＳトランジスタＱＮ１３のゲートに供給される。上記ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４のソースは接地点に接続され、ドレインと電圧ノードＶｍとの間にはそれぞれ、ＰＭＯＳトランジスタＱＰ１４，ＱＰ１５のドレイン，ソース間が接続されている。上記ＰＭＯＳトランジスタＱＰ１４のゲートは、ＰＭＯＳトランジスタＱＰ１５とＮＭＯＳトランジスタＱＮ１４のドレイン共通接続点に接続され、上記ＰＭＯＳトランジスタＱＰ１５のゲートは、ＰＭＯＳトランジスタＱＰ１４とＮＭＯＳトランジスタＱＮ１３のドレイン共通接続点に接続される。そして、上記トランジスタＱＰ１５，ＱＮ１４のドレイン共通接続点から得た出力信号ｏｕｔ１、及び上記トランジスタＱＰ１４，ＱＮ１３のドレイン共通接続点から得た出力信号ｏｕｔ２をそれぞれ、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１２１】
また、（ｂ）図に示す回路は、ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６、ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７、及びディプリッション型ＮＭＯＳトランジスタＱＤ５から構成されている。インバータ５８の出力信号ｉｎ１はＮＭＯＳトランジスタＱＮ１６のゲートに供給され、ナンドゲート５７の出力信号ｉｎ２はＮＭＯＳトランジスタＱＮ１５のゲートに供給される。上記ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６のソースは接地点に接続され、ドレインにはそれぞれＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のドレインが接続されている。上記ＰＭＯＳトランジスタＱＰ１６のゲートは、ＰＭＯＳトランジスタＱＰ１７とＮＭＯＳトランジスタＱＮ１６のドレイン共通接続点に接続され、上記ＰＭＯＳトランジスタＱＰ１７のゲートは、ＰＭＯＳトランジスタＱＰ１６とＮＭＯＳトランジスタＱＮ１５のドレイン共通接続点に接続される。上記ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のソースと電圧ノードＶｍとの間には、ディプリッション型ＮＭＯＳトランジスタＱＤ５のドレイン，ソース間が接続され、そのゲートはトランジスタＱＰ１７，ＱＮ１６のドレイン共通接続点に接続される。そして、上記トランジスタＱＰ１７，ＱＮ１６のドレイン共通接続点から得た出力信号ｏｕｔ１、及び上記トランジスタＱＰ１６，ＱＮ１５のドレイン共通接続点から得た出力信号ｏｕｔ２をそれぞれ、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１２２】
（ｃ）図に示す回路は、インバータＩＮＶｅ、ＮＭＯＳトランジスタＱＮ１７、ＰＭＯＳトランジスタＱＰ１８、及びディプリッション型ＮＭＯＳトランジスタＱＤ６から構成されている。上記各トランジスタＱＮ１７，ＱＰ１８，ＱＤ６の電流通路は、接地点と電圧ノードＶｍ間に直列接続されており、上記インバータ５８の出力信号ｉｎ１は、上記トランジスタＱＮ１７，ＱＰ１８のゲートに供給される。また、上記トランジスタＱＤ６のゲートは、上記トランジスタＱＮ１７，ＱＰ１８のドレイン共通接続点に接続される。更に、上記ナンドゲート５７の出力信号ｉｎ２は、インバータＩＮＶｅの入力端に供給される。そして、上記トランジスタＱＮ１７，ＱＰ１８のドレイン共通接続点から得た出力信号ｏｕｔ１、及び上記インバータＩＮＶｅの出力端から出力される出力信号ｏｕｔ２をそれぞれ、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１２３】
更に、（ｄ）図に示す回路は、インバータＩＮＶｆ、ＮＭＯＳトランジスタＱＮ１８、ＰＭＯＳトランジスタＱＰ１９、及びディプリッション型ＮＭＯＳトランジスタＱＤ７から構成されている。インバータ５８の出力信号ｉｎ１はＰＭＯＳトランジスタＱＰ１９のゲートに供給され、ナンドゲート５７の出力信号ｉｎ２はＮＭＯＳトランジスタＱＮ１８の電流通路の一端及びインバータＩＮＶｆの入力端にそれぞれ供給される。上記トランジスタＱＮ１８のゲートには電源電圧Ｖｃｃが印加されており、このトランジスタＱＮ１８の電流通路の他端と電圧ノードＶｍとの間には、ＰＭＯＳトランジスタＱＰ１９及びディプリッション型ＮＭＯＳトランジスタＱＤ７の電流通路が直列接続される。上記トランジスタＱＤ７のゲートは、上記トランジスタＱＮ１８とＱＰ１９の電流通路の接続点に接続される。そして、上記トランジスタＱＮ１８，ＱＰ１９のドレイン共通接続点から得た出力信号ｏｕｔ１、及び上記インバータＩＮＶｆの出力端から出力される信号ｏｕｔ２をそれぞれ、電圧切換回路５４Ｄの入力端に供給するようになっている。
【０１２４】
上記図３０及び図３１（ａ）〜（ｄ）のような回路構成を用いた場合にも、図２８及び図２９（ａ）〜（ｄ）により前述した回路構成と同様な特長があり、実質的に同じ作用効果が得られる。
【０１２５】
なお、上記図２９（ａ）〜（ｄ）及び図３１（ａ）〜（ｄ）に示した回路におけるＰＭＯＳトランジスタＱＰ１４〜ＱＰ１９を構成するためのｎ型ウェル領域としては、図２９（ａ）と図３１（ａ）に示した回路の場合は各ブロック間にて共通にｎ型ウェル領域に電圧ＶＰＰＲＷが印加されるため、前述した図１０（ａ）のような構成が適している。一方、図２９（ｂ）〜（ｄ）及び図３１（ｂ）〜（ｄ）に示す構成では、ｎ型ウェル電圧が共通ではないため、図１０（ｂ）、図１６乃至図１９、図２４乃至図２７に示したような構成が適している。
【０１２６】
図３２及び図３３はそれぞれ、本発明の他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した第１乃至第５の実施の形態における電圧切換回路５４（５４Ａ〜５４Ｄ）に電圧ＶＰＰＲＷを与える回路部を抽出して示している。これらの回路は、信号Ａｃｔｉｖｅにより、スタンバイ時とアクティブ時とで電源ノードＶＰＰＲＷの状態を切り替えるものである。
【０１２７】
すなわち、図３２に示す回路部は、高電圧発生回路６０、インバータ６１、ＰＭＯＳトランジスタＱＰ２０及びディプレッション型ＮＭＯＳトランジスタＱＤ８から構成されている。上記高電圧発生回路６０の出力端には、電圧切換回路５４の電源ノードＶＰＰＲＷが接続されており、このノードＶＰＰＲＷと電源電圧Ｖｃｃ間に前記トランジスタＱＤ８，ＱＰ２０の電流通路が直列接続されている。上記ＰＭＯＳトランジスタＱＰ２０のゲートには、信号Ａｃｔｉｖｅがインバータ６１を介して供給され、上記ディプレッション型ＮＭＯＳトランジスタＱＤ８のゲートには、上記信号Ａｃｔｉｖｅが供給される。
【０１２８】
上記のような構成において、信号Ａｃｔｉｖｅは、スタンバイ時には０Ｖ、アクティブ時にはＶｃｃレベルとなる信号であり、例えば／ＣＥピンから入力されるチップイネーブル信号に基づいて作られる。また、上記高電圧発生回路６０は、スタンバイ時には非動作状態となるように構成されている。
【０１２９】
スタンバイ時には、上記信号Ａｃｔｉｖｅの０Ｖにより、トランジスタＱＰ２０がオフ状態となるので、電源ノードＶＰＰＲＷはフローティング状態となる。これに対し、アクティブ時に信号ＡｃｔｉｖｅがＶｃｃレベルとなると、トランジスタＱＰ２０がオン状態となるので、ノードＶＰＰＲＷは電源電圧Ｖｃｃに充電される。その後、高電圧発生回路６０により、ノードＶＰＰＲＷが高電圧に設定されるとともに、信号Ａｃｔｉｖｅが０ＶとなってトランジスタＱＤ８がオフ状態となり、電源ノードＶＰＰＲＷが電源Ｖｃｃから切り離される。
【０１３０】
従って、スタンバイ時には、リーク電流の発生を抑え、且つアクティブ時には（Ｖｃｃまでの高速充電が可能となるため）電源ノードＶＰＰＲＷの電圧上昇を速めることができる。
【０１３１】
一方、図３３に示す回路部は、高電圧発生回路６０とディプレッション型ＮＭＯＳトランジスタＱＤ９から構成されている。高電圧発生回路６０の出力端には、電圧切換回路５４の電源ノードＶＰＰＲＷが接続されており、このノードＶＰＰＲＷと電源Ｖｃｃ間にトランジスタＱＤ９の電流通路が接続されている。そして、上記ディプレッション型ＮＭＯＳトランジスタＱＤ９のゲートには、信号Ａｃｔｉｖｅが供給されるようになっている。
【０１３２】
このような構成においても、上述した図３２の回路と同様な動作を行い、同じ作用効果が得られる。
【０１３３】
以上、実施の形態を用いて本発明の説明を行ったが、本発明は前記実施の形態に限定されるものではなく、種々変更可能である。
【０１３４】
例えば、上記実施の形態では、選択ワード線に０Ｖ以上の電圧を転送する場合を例にとって本発明の説明を行ったが、極性が逆の場合、つまり選択ワード線に０Ｖ以下の電圧を転送する場合にも本発明は有効であり、この場合には、上記した電圧切換回路内のＮＭＯＳトランジスタをＰＭＯＳトランジスタに、また上記した電圧切換回路内のＰＭＯＳトランジスタをＮＭＯＳトランジスタに変えるとともにワード線に直接接続されるトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変えるなどのように極性を逆にするなどの方法で本発明を適用できる。
【０１３５】
また、上記実施の形態では、ロウデコーダ回路に本発明を適用した場合を例にとって本発明の説明を行ったが、他の場合、例えば他の周辺回路において、上記実施の形態中の電圧切換回路やワード線接続トランジスタの構成・接続関係を用いて、電圧転送を行う場合など、種々変更可能である。
【０１３６】
また、上記実施の形態では１個のＮＡＮＤセル中で直列接続されたメモリセルの数が８個の場合について説明したが、直列接続するメモリセルの数が８個ではなく、例えば２，４，１６，３２，６４個などの場合においても同様に本発明は適用可能である。また、選択ゲートトランジスタの間にあるメモリセル数が１個の場合に対しても、同様に本発明を適用できる。また、上記実施の形態中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって本発明の説明を行ったが、本発明は上記実施の形態に限られるものではなく他のデバイス、例えばＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭなどにおいても適用可能である。
【０１３７】
図３４にＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…とビット線ＢＬ０，ＢＬ１，…，ＢＬｍとの各交差位置に、ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍが設けられ、各ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍの制御ゲートは行毎にワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…に、ドレインは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｍにそれぞれ接続され、ソースはソース線ＳＬに共通接続されて構成されている。
【０１３８】
また、図３５にＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。ＤＩＮＯＲセル型のメモリセルアレイでは、各メインビット線Ｄ０，Ｄ１，…，Ｄｎに対応してＤＩＮＯＲセルが設けられる。各ＤＩＮＯＲセルは選択ゲートトランジスタＳＱ０，ＳＱ１，…，ＳＱｎとメモリセルＭ００〜Ｍ３１ｎとから構成されており、上記選択ゲートトランジスタＳＱ０，ＳＱ１，…，ＳＱｎのドレインは各メインビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは選択ゲート線ＳＴに、ソースはローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３１ｎのドレインは列毎に上記ローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはソース線ＳＬに共通接続される。
【０１３９】
図３６は、ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示している。ＡＮＤセル型のメモリセルアレイにあっては、各メインビット線Ｄ０，Ｄ１，…，Ｄｎに対応してＡＮＤセルが設けられる。各ＡＮＤセルは第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，…，ＳＱ１ｎ、メモリセルＭ００〜Ｍ３１ｎ及び第２の選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ２ｎから構成されており、上記第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，…，ＳＱ１ｎのドレインは各メインビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは第１の選択ゲート線ＳＴ１に、ソースはローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３１ｎのドレインは列毎にローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはローカルソース線ＬＳ０，ＬＳ１，…，ＬＳｎに接続される。上記第２の選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ２ｎのドレインは各ローカルソース線ＬＳ０，ＬＳ１，…，ＬＳｎにそれぞれ接続され、ゲートは第２の選択ゲート線ＳＴ２に、ソースはメインソース線ＭＳＬに共通接続される。
【０１４０】
更に、図３７に選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、選択トランジスタＳＱとメモリセルトランジスタＭとから成るメモリセルＭＣがマトリクス配列されて構成される。各選択トランジスタＳＱのドレインは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｎに接続され、ゲートは行毎に選択ゲート線ＳＴに接続され、ソースは対応するメモリセルトランジスタＭのドレインに接続される。上記メモリセルトランジスタＭの制御ゲートは行毎にワード線ＷＬに接続され、ソースはソース線ＳＬに共通接続される。
【０１４１】
なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関しては“Ｈ．Ｏｎｏｄａ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．５９９−６０２”を、上記ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては“Ｈ．Ｋｕｍｅ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９３”を参照されたい。
【０１４２】
また、上記各実施の形態では電気的に書き替えが可能な不揮発性半導体記憶装置を例にとって本発明の説明を行ったが、本発明は他のデバイスでも使用可能であり、例えば他の不揮発性記憶装置やＤＲＡＭ、ＳＲＡＭ等のデバイスにても同様に適用可能である。
【０１４３】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１４４】
【発明の効果】
以上説明したように本発明によれば、ロウデコーダ回路内にＰＭＯＳトランジスタを含む電圧切換回路を設けることにより、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線１本あたりＮＭＯＳトランジスタを１個のみとする場合にも、ポンプ回路を設けることなくＮＭＯＳトランジスタのゲートを高い電圧に設定することができる。
【０１４５】
従って、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる半導体記憶装置が得られる。
【０１４６】
また、パターン面積の小さいロウデコーダ回路を実現できるため、安価で信頼性の高いチップを実現することができる半導体記憶装置が得られる。
【０１４７】
更に、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。
【図２】図１に示したメモリセルアレイにおける一つのＮＡＮＤセル部分の平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。
【図４】同じくＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路図。
【図５】本発明の第１の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図６】第１の実施の形態に係わるデータ書き込み動作タイミングを示す図。
【図７】第１の実施の形態に係わるデータ読み出し動作タイミングを示す図。
【図８】第１の実施の形態に係わるデータ消去動作タイミングを示す図。
【図９】本発明の第２の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図１０】第１、第２の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のｎ型ウェル形状を示す図。
【図１１】本発明の第３の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図１２】本発明の第４の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図１３】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第１のブロック配置例を示す図。
【図１４】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第２のブロック配置例を示す図。
【図１５】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第３のブロック配置例を示す図。
【図１６】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びｎ型ウェル形状の第１の例を示す図。
【図１７】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びｎ型ウェル形状の第２の例を示す図。
【図１８】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びｎ型ウェル形状の第３の例を示す図。
【図１９】本発明の第１乃至第４の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びｎ型ウェル形状について説明するための図。
【図２０】本発明の第１乃至第４の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内ブロックアドレスデコード部及び電圧切換回路の第１の構成を示す回路図。
【図２１】本発明の第１乃至第４の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第２の構成を示す回路図。
【図２２】本発明の第１乃至第４の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第３の構成を示す回路図。
【図２３】本発明の第１乃至第４の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第４の構成を示す回路図。
【図２４】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びｎ型ウェル形状について説明するための図。
【図２５】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びｎ型ウェル形状について説明するための図。
【図２６】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びｎ型ウェル形状について説明するための図。
【図２７】さらに別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びｎ型ウェル形状について説明するための図。
【図２８】本発明の第５の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す回路図。
【図２９】図２８に示した回路における電圧切換回路の具体的な構成例を示す回路図。
【図３０】本発明の第６の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す回路図。
【図３１】図３０に示した回路における電圧切換回路の具体的な構成例を示す回路図。
【図３２】本発明の他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した各実施の形態における電圧切換回路に高電圧を与える回路部を抽出して示す回路図。
【図３３】本発明の更に他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した各実施の形態における電圧切換回路に高電圧を与える回路部を抽出して示す回路図。
【図３４】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図３５】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図３６】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図３７】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図３８】従来の半導体記憶装置におけるロウデコーダ回路、及びメモリセルアレイの構成例を示す回路図。
【図３９】従来の半導体記憶装置における他のロウデコーダ回路、及びメモリセルアレイの構成例を示す回路図。
【符号の説明】
１０１…メモリセルアレイ、
１０２…ビット線制御回路、
１０３…カラムデコーダ、
１０４…アドレスバッファ、
１０５…ロウデコーダ、
１０６…データ入出力バッファ、
１０７…基板バイアス回路、
１０９…書き込み用高電圧発生回路、
１１０…書き込み用中間電圧発生回路、
１１１…読み出し用中間電圧発生回路、
１１２…消去用高電圧発生回路、
５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ，５４Ｅ，５４Ｆ…電圧切換回路、
Ｍ１〜Ｍ８…メモリセル、
２…メモリセルブロック、
５ａ，５ｂ，５ｃ…ロウデコーダ回路、
ＱＮ１〜ＱＮ８…ＮＭＯＳトランジスタ（第１トランジスタ）、
ＱＰ１１，ＱＰ１２，ＱＰ１３…ＰＭＯＳトランジスタ（第２トランジスタ）、
ＱＤ１，ＱＤ２…ディプリッション型ＮＭＯＳトランジスタ（第３トランジスタ）、
ＣＧ（１）〜ＣＧ（８）…制御ゲート線（ワード線）、
ＳＧ（１），ＳＧ（２）…選択ゲート線、
ＶＰＰＲＷ…電源ノード、
Ｖｍ…電圧ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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