(57)【特許請求の範囲】
【請求項１】
登録されたテストモードを示すエントリー信号を出力するテストエントリー回路と、
前記テストエントリー回路が出力する前記エントリー信号に従って、前記テストモードを実行するためのテスト信号を生成するテスト信号生成回路と、
前記エントリー信号と前記テスト信号との論理をとり第１の信号を出力する第１の論理回路と、
前記エントリー信号と前記テスト信号を反転した信号との論理をとり第２の信号を出力する第２の論理回路と、
前記エントリー信号を反転した信号と前記テスト信号との論理をとり第３の信号を出力する第３の論理回路と、
前記エントリー信号を反転した信号と前記テスト信号を反転した信号との論理をとり第４の信号を出力する第４の論理回路と、
前記第１の信号、前記第２の信号、前記第３の信号、及び前記第４の信号を基に、前記テストエントリー回路から出力される前記エントリー信号が前記テストモードを示す信号になっているかどうか、及び前記テスト信号生成回路により生成される前記テスト信号が前記テストモードを実行するための信号になっているかどうかを評価する評価回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
登録されたテストモードを示すエントリー信号を出力するテストエントリー回路と、
前記テストエントリー回路が出力する前記エントリー信号に従って、前記テストモードを実行するためのテスト信号を生成するテスト信号生成回路と、
前記エントリー信号と前記テスト信号との論理をとり第１の信号を出力する第１の論理回路と、
前記エントリー信号と前記テスト信号を反転した信号との論理をとり第２の信号を出力する第２の論理回路と、
前記エントリー信号を反転した信号と前記テスト信号との論理をとり第３の信号を出力する第３の論理回路と、
前記エントリー信号を反転した信号と前記テスト信号を反転した信号との論理をとり第４の信号を出力する第４の論理回路と、
前記第１の信号、前記第２の信号、前記第３の信号、及び前記第４の信号を基に、前記テストエントリー回路から出力される前記エントリー信号が前記テストモードを示す信号になっているかどうか、及び前記テスト信号生成回路により生成される前記テスト信号が前記テストモードを実行するための信号になっているかどうかを評価する評価回路と、
前記テスト信号生成回路により生成された前記テスト信号を用いてテストが行われる半導体記憶回路と、
を具備することを特徴とする半導体集積回路。
【請求項３】
前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であって、ワード線を立ち上げるタイミングを調整するための信号を生成することを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であって、センスアンプを活性化するタイミングを調整するための信号を生成することを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記テスト信号生成回路は、駆動電圧レベルを変更する電圧変更回路であることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項７】
前記評価回路は、前記電圧変更回路から出力される電圧が基準とする電圧より高い電圧か低い電圧かを検出する回路を有することを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記テストエントリー回路は、複数のテストモードが登録可能であることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路をテストするためのテストモード用の信号を生成する回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路においては、高集積化、大容量化がますます進んでいる。高集積化、大容量化に伴い、テスト時間が増加し、このテスト時間の増加が製造コストを上昇させる要因の一つとなっている。
【０００３】
そこで、前記テスト時間を短縮するために、複数のセルデータをチップ内部で圧縮して出力したり、通常の動作とは異なる動作を実行させて不良を加速させる加速試験など様々なテストを実行している。このようなテストを実行するためのテストモードを備えた半導体集積回路が近年、主流となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記テストモードに対する要望は年々多種多様化・複雑化する傾向にあるため、テストモードを実行するためのテスト用回路がチップ内に占める割合も大きくなっており、これに伴って、テスト用回路に製造上の問題が存在する確率が高くなってきている。
【０００５】
仮に、テストモードを実行するためのテスト用回路に不具合があり、テスト動作が正常に動作しない場合、テスト動作の論理が正常でないために、不良品であるにもかかわらず良品としての信号を出力したり、良品であるにもかかわらず不良品としての信号を出力したり、また所望のストレスがかからなかったために不良が検出できず良品としての信号を出力したりなどの誤認識をする可能性がある。
【０００６】
さらに、テストをした後に不良品がでると、チップの信頼性や試験方法そのものに問題がないのかなどの議論になり、信頼性の確認や再試験を行う必要が生じた場合、製品としての出荷時期にまで影響がでる。
【０００７】
そこで本発明は、前記課題に鑑みてなされたものであり、テストモードを実行するためのテスト用回路が正常に動作しているかどうかを判断でき、テスト用回路の不具合による誤認識をなくすことができる半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、請求項１に記載の半導体集積回路は、登録されたテストモードを示すエントリー信号を出力するテストエントリー回路と、前記テストエントリー回路が出力する前記エントリー信号に従って、前記テストモードを実行するためのテスト信号を生成するテスト信号生成回路と、前記エントリー信号と前記テスト信号との論理をとり第１の信号を出力する第１の論理回路と、前記エントリー信号と前記テスト信号を反転した信号との論理をとり第２の信号を出力する第２の論理回路と、前記エントリー信号を反転した信号と前記テスト信号との論理をとり第３の信号を出力する第３の論理回路と、前記エントリー信号を反転した信号と前記テスト信号を反転した信号との論理をとり第４の信号を出力する第４の論理回路と、前記第１の信号、前記第２の信号、前記第３の信号、及び前記第４の信号を基に、前記テストエントリー回路から出力される前記エントリー信号が前記テストモードを示す信号になっているかどうか、及び前記テスト信号生成回路により生成される前記テスト信号が前記テストモードを実行するための信号になっているかどうかを評価する評価回路と、を具備することを特徴とする。
【００１３】
また、請求項２に記載の半導体集積回路は、登録されたテストモードを示すエントリー信号を出力するテストエントリー回路と、前記テストエントリー回路が出力する前記エントリー信号に従って、前記テストモードを実行するためのテスト信号を生成するテスト信号生成回路と、前記エントリー信号と前記テスト信号との論理をとり第１の信号を出力する第１の論理回路と、前記エントリー信号と前記テスト信号を反転した信号との論理をとり第２の信号を出力する第２の論理回路と、前記エントリー信号を反転した信号と前記テスト信号との論理をとり第３の信号を出力する第３の論理回路と、前記エントリー信号を反転した信号と前記テスト信号を反転した信号との論理をとり第４の信号を出力する第４の論理回路と、前記第１の信号、前記第２の信号、前記第３の信号、及び前記第４の信号を基に、前記テストエントリー回路から出力される前記エントリー信号が前記テストモードを示す信号になっているかどうか、及び前記テスト信号生成回路により生成される前記テスト信号が前記テストモードを実行するための信号になっているかどうかを評価する評価回路と、前記テスト信号生成回路により生成された前記テスト信号を用いてテストが行われる半導体記憶回路と、を具備することを特徴とする。
【００１４】
また、請求項３に記載の半導体集積回路は、請求項１または２に記載の構成において、前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であることを特徴とする。
【００１５】
また、請求項４に記載の半導体集積回路は、請求項２に記載の構成において、前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であって、ワード線を立ち上げるタイミングを調整するための信号を生成することを特徴とする。
【００１６】
また、請求項５に記載の半導体集積回路は、請求項２に記載の構成において、前記テスト信号生成回路は、第１の電位を第２の電位へ変化させるタイミングを調整するタイミング調整回路であって、センスアンプを活性化するタイミングを調整するための信号を生成することを特徴とする。
【００１７】
また、請求項６に記載の半導体集積回路は、請求項１または２に記載の構成において、前記テスト信号生成回路は、駆動電圧レベルを変更する電圧変更回路であることを特徴とする。
【００１８】
また、請求項７に記載の半導体集積回路は、請求項６に記載の構成において、前記評価回路は、前記電圧変更回路から出力される電圧が基準とする電圧より高い電圧か低い電圧かを検出する回路を有することを特徴とする。
【００１９】
また、請求項８に記載の半導体集積回路は、請求項１乃至７のいずれかに記載の構成において、前記テストエントリー回路は、複数のテストモードが登録可能であることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明の実施の形態の半導体集積回路の構成を示す図である。
図１に示すように、この半導体集積回路は、入力バッファ１と、複数のテストモードを登録することができるテストエントリー回路２と、このテストエントリー回路２の出力に従って登録された前記テストモードを実行させるための信号を発生するタイミング調整回路４、６、及びモード切換信号発生回路８と、テストモードが登録された前記テストエントリー回路２からそのテストモードの登録状態に応じた所望の信号が出力されているか、または前記タイミング調整回路４、６、及びモード切換信号発生回路８により発生された信号が所望の信号になっているか、すなわち、テストエントリー回路２が正常に動作しているか否か、または前記タイミング調整回路４、６、及びモード切換信号発生回路８が正常に動作しているか否かを評価する評価回路１０と、前記テストエントリー回路２の出力に従って後述する半導体記憶回路の駆動電圧レベルを変更するレベルシフタ１２と、このレベルシフタ１２の出力が所望の電圧レベルになっているか否かを評価する評価回路１４と、前記評価回路１０及び評価回路１４の評価結果を出力する出力回路１６及び出力回路１８から構成される。
【００２１】
さらに、この半導体集積回路は、メモリセルが配置されたセルブロック２０と、ワード線２２を選択するローデコーダ２４と、ＣSL線２６ａをコントロールするＣSLコントローラ２６を含み、ＣSL線２６ａを選択するカラムデコーダ２８と、前記ローデコーダ２４とカラムデコーダ２８によって選択されたメモリセルのデータを読み出すセンスアンプ３０と、このセンスアンプ３０に読み出されたデータが転送されるＤＱバッファ３１と、このＤＱバッファ３１から転送されるデータをマルチプレクスするマルチプレクサ（ＭＵＸ）３２と、出力回路３４から構成される。なお、前記ローデコーダ２４は、プリデコーダ２４ａ、パーシャルデコーダ２４ｂ、メインデコーダ２４ｃからなっている。
【００２２】
次に、この発明の実施の形態の半導体集積回路の動作について説明する。
前記テストエントリー回路２には、入力バッファ１を介してローアドレスストローブ信号（ /ＲＡＳ）、カラムアドレスストローブ信号（ /ＣＡＳ）、及びアドレス信号（Ａdd）が入力される。ここで、 /ＲＡＳ及び /ＣＡＳにより所定の信号が入力されたときに、アドレス信号がテストエントリー回路２に認識されるようになっており、このアドレス信号のパターンに応じて、実行するテストモードがテストエントリー回路２に登録される。なお、このテストエントリー回路２には、複数のテストモードが登録可能である。
【００２３】
続いて、前記テストエントリー回路２に登録されたテストモードに従って、テストエントリー回路２からＴ１、Ｔ２、Ｔ３、及びＴ４信号がそれぞれ前記タイミング調整回路４、６、モード切換信号発生回路８、及びレベルシフタ１２に出力される。
【００２４】
前記Ｔ１信号を受け取った前記タイミング調整回路４は、Ｔ１信号に応じたテストモードを実行させるための信号を発生する。ここでは、タイミング調整回路４は、前記ワード線２２を立ち上げるタイミングを調整するためのＣ１信号を生成して前記プリデコーダ２４ａに出力する。さらに、タイミング調整回路４は、テストエントリー回路２から入力されたＴ１信号が正常な信号か否かを評価するためのＬ１信号を前記評価回路１０に出力する。
【００２５】
同様に、前記Ｔ２信号を受け取った前記タイミング調整回路６は、Ｔ２信号に応じたテストモードを実行するための信号を発生する。ここでは、タイミング調整回路６は、前記センスアンプ３０を活性化するタイミングを調整するためのＣ２信号を生成して前記カラムデコーダ２８内のＣSLコントローラ２６に出力する。詳述すると、例えばセンスアンプ３０は図２に示すように構成されており、ＣSLコントローラ２６によって出力されるＣSL信号によって、前記センスアンプ３０からＤＱバッファへのデータ転送を制御している。さらに、タイミング調整回路６は、テストエントリー回路２から入力されたＴ２信号が正常な信号か否かを評価するためのＬ２信号を前記評価回路１０に出力する。
【００２６】
同様に、前記Ｔ３信号を受け取った前記モード切換信号発生回路８は、Ｔ３信号に応じたテストモードを実行するための信号を生成する。ここでは、モード切換信号発生回路８は、半導体集積回路に合せてＩ／Ｏの切り換えを行うためのＣ３信号を生成して出力回路３４に出力する。さらに、モード切換信号発生回路８は、テストエントリー回路２から入力されたＴ３信号が正常な信号か否かを評価するためのＬ３信号を前記評価回路１０に出力する。
【００２７】
続いて、前記評価回路１０は、前記タイミング調整回路４、６、及びモード切換信号発生回路８により発生された前記Ｃ１、Ｃ２、及びＣ３信号と、前記テストエントリー回路２に登録されたテストモードの登録状態を示すＬ１、Ｌ２、Ｌ３信号を受け取り、テストエントリー回路２から入力されたＴ１、Ｔ２、Ｔ３信号がテストモードの登録を示す信号になっており、かつタイミング調整回路４、６、及びモード切換信号発生回路８により発生された前記Ｃ１、Ｃ２、及びＣ３信号が登録されたテストモードを実行するための信号になっているか否かを評価する。
【００２８】
また、前記評価回路１０は、前記Ｃ１、Ｃ２、及びＣ３信号と、Ｌ１、Ｌ２、Ｌ３信号を受け取り、テストエントリー回路２から入力されたＴ１、Ｔ２、Ｔ３信号がテストモードの登録を示す信号になっているか否か、またタイミング調整回路４、６、及びモード切換信号発生回路８により発生された前記Ｃ１、Ｃ２、及びＣ３信号が登録されたテストモードを実行するための信号になっているか否かを評価する。
【００２９】
前記出力回路１６は、前記評価回路１０による評価結果を受け取り、この評価結果をＩ／Ｏ端子に出力する。
前記Ｔ４信号を受け取った前記レベルシフタは、前記半導体記憶回路を駆動するための電圧レベルをＴ４信号に応じて変更し、その変更後の電圧Ｃ４をプリデコーダ２４ａ、カラムデコーダ２８に出力するとともに、その電圧Ｃ４を評価回路１４に出力する。
【００３０】
前記評価回路１４は、受け取った駆動用の電圧Ｃ４が所望の電圧になっているか否か、すなわちリファレンスとする電圧に比べて高い電圧か低い電圧かを検知する。前記出力回路１８は、前記評価回路１４による評価結果を受け取り、この評価結果をＩ／Ｏ端子に出力する。また、前記テストエントリー回路２へのテストモードの登録状態を示すＴ１、Ｔ２、Ｔ３信号が出力回路１６、１８を介してＩ／Ｏ端子に出力される。
【００３１】
また、前記半導体記憶回路においては、前記タイミング調整回路４、６、及びモード切換信号発生回路８により発生された前記Ｃ１、Ｃ２、及びＣ３信号と、レベルシフタ１２から出力された電圧Ｃ４によって、前記テストエントリー回路２に登録されたテストモードが実行される。そして、半導体記憶回路内のメモリセルのデータが前記センスアンプ３０によって読み出される。読み出されたデータは、前記ＤＱバッファに転送された後、ＭＵＸ３２に転送される。さらに、前記データは、ＭＵＸ３２によりマルチプレクサされ、出力回路３４にてＩ／Ｏ端子に出力される。
【００３２】
次に、前記タイミング調整回路４、６について詳細に説明する。
図３はタイミング調整回路４、図４はタイミング調整回路６の構成を示す図である。
【００３３】
まず、前記タイミング調整回路４について説明する。図３に示すように、Ａ端子はＮＯＲゲート回路ＮＲ１の第１端子に接続されるとともに、インバータＩＶ１の入力部に接続される。このインバータＩＶ１の出力部は、直列に接続された２つのインバータＩＶ２、ＩＶ３を介して前記ＮＯＲゲート回路ＮＲ１の第２端子に入力される。
【００３４】
前記インバータＩＶ２とインバータＩＶ３の間には、３つのトランスファゲートＴＧ１、ＴＧ２、ＴＧ３が並列に接続され、これらトランスファゲートＴＧ１、ＴＧ２、ＴＧ３にはＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３がそれぞれ接続される。さらに、前記ＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３は、基準電位点Ｖssに接続されている。
【００３５】
前記テストエントリー回路２からこのタイミング調整回路４に前記Ｔ１信号として３つのＴ１−１、Ｔ１−２、Ｔ１−３信号が出力される。前記Ｔ１−１信号は、インバータＩＶ４を介して前記トランスファゲートＴＧ１を構成するｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタと記す）のゲートに入力され、またＴ１−１信号はインバータＩＶ４、ＩＶ５を介して前記トランスファゲートＴＧ１を構成するｐチャネルＭＯＳトランジスタ（以下ｐＭＯＳトランジスタと記す）のゲートに入力される。
【００３６】
同様に、前記Ｔ１−２信号は、インバータＩＶ６を介して前記トランスファゲートＴＧ２を構成するｎＭＯＳトランジスタのゲートに入力され、またＴ１−２信号はインバータＩＶ６、ＩＶ７を介して前記トランスファゲートＴＧ２を構成するｐＭＯＳトランジスタのゲートに入力される。同様に、前記Ｔ１−３信号は、インバータＩＶ８、ＩＶ９を介して前記トランスファゲートＴＧ３を構成するｎＭＯＳトランジスタのゲートに入力され、またＴ１−３信号はインバータＩＶ８を介して前記トランスファゲートＴＧ３を構成するｐＭＯＳトランジスタのゲートに入力される。
【００３７】
さらに、前記Ｔ１−１信号は、インバータＩＶ４を介してＮＡＮＤゲート回路ＮＤ１の第１端子に入力され、またＴ１−２信号はインバータＩＶ６を介してＮＡＮＤゲート回路ＮＤ１の第２端子に、Ｔ１−３信号はインバータＩＶ８を介してＮＡＮＤゲート回路ＮＤ１の第３端子に入力される。このＮＡＮＤゲート回路ＮＤ１の出力部は、前記評価回路１０に接続されている。
【００３８】
また、前記ＮＯＲゲート回路ＮＲ１の出力部は、インバータＩＶ１１、ＩＶ１２を介してプリデコーダ２４ａの入力部に接続される。このプリデコーダ２４ａの出力部は、ワード線２２を駆動するワード線ドライバ２４ｄに接続されている。
【００３９】
次に、前記タイミング調整回路６について説明する。図４に示すように、タイミング調整回路６には、テストエントリー回路２から前記Ｔ２信号が供給される。よって、図３において、前記３つのＴ１−１、Ｔ１−２、Ｔ１−３信号を、Ｔ２信号としてのＴ２−１、Ｔ２−２、Ｔ２−３信号に置き換える。さらに、前記ＮＯＲゲート回路ＮＲ１の出力部は、インバータＩＶ１１、ＩＶ１２を介して前記カラムデコーダ２８内のＣSLコントローラ２６に接続される。その他の構成は、図３に示した前記タイミング調整回路４の構成と同様である。
【００４０】
次に、前記タイミング調整回路４、６の動作について説明する。このタイミング調整回路４、６は、入力された /ＲＡＳまたは /ＣＡＳのタイミングに同期した信号を出力する回路である。
【００４１】
図５は、前記タイミング調整回路４、６の動作を示すタイムチャートである。図５に示すＡｉｎ信号がＡ端子に入力される信号であり、Ｃ１信号がプリデコーダ２４ａに出力される信号、Ｃ２信号がＣSLコントローラ２６に出力される信号である。
【００４２】
まず、前記タイミング調整回路４の動作を説明する。図５に示すようなＡｉｎ信号がＡ端子に入力されるものとする。このＡｉｎ信号により“Ｈ”がＡ端子に入力されると、ＮＯＲゲート回路ＮＲ１の第１端子に“Ｈ”が直ちに入力されるため、ＮＯＲゲート回路ＮＲ１の第２端子に入力される信号にかかわらず、このＮＯＲゲート回路ＮＲ１から“Ｌ”が出力される。この“Ｌ”はインバータＩＶ１１、ＩＶ１２を通って“Ｌ”となり、プリデコーダ２４ａに出力される。このプリデコーダ２４ａに出力される信号をＣ１とする。
【００４３】
なお、このとき前記ＮＯＲゲート回路ＮＲ１の第２端子に入力される信号には、前記インバータＩＶ１、ＩＶ２、及びＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３によって信号遅延が発生し、この信号遅延によって生じた所要時間後に前記第２端子に“Ｌ”が入力される。
【００４４】
次に、Ａｉｎ信号が“Ｈ”から立ち下がり“Ｌ”になると、前記ＮＯＲゲート回路ＮＲ１の第１端子には“Ｌ”が直ちに入力される。しかし、ＮＯＲゲート回路ＮＲ１の第２端子に入力されていた“Ｌ”が“Ｈ”に変化するには、前述と同様に信号遅延によって所要時間を要する。このため、ＮＯＲゲート回路ＮＲ１の第１端子に“Ｌ”が入力され、かつ第２端子に“Ｌ”が入力されている間はＮＯＲゲート回路ＮＲ１から“Ｈ”が出力され、インバータＩＶ１１、ＩＶ１２を通って出力されるＣ１信号は“Ｈ”となる。
【００４５】
その後、前記ＮＯＲゲート回路ＮＲ１の第２端子に入力されていた“Ｌ”が前記所要時間後に“Ｈ”に変化すると、ＮＯＲゲート回路ＮＲ１から“Ｌ”が出力される。よって、インバータＩＶ１１、ＩＶ１２を通って出力されるＣ１信号は“Ｈ”から“Ｌ”となる。
【００４６】
前記Ｃ１信号が“Ｌ”から“Ｈ”に立ち上がった後、“Ｈ”から“Ｌ”に立ち下がるまでの前記所要時間は、前述したように、前記インバータＩＶ１、ＩＶ２、ＩＶ３によって生じる信号遅延や、インバータＩＶ２とインバータＩＶ３の間に接続された前記ＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３によって生じる信号遅延により決定される。
【００４７】
ここで、このタイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているとき（エントリー時）、３つのＴ１−１、Ｔ１−２、Ｔ１−３信号のうち少なくとも１つが“Ｈ”となり、登録されていないとき（非エントリー時）には前記３つの信号すべてが“Ｌ”となるものとする。
【００４８】
よって、非エントリー時には、３つのＴ１−１、Ｔ１−２、Ｔ１−３信号が“Ｌ”であるため、トランスファゲートＴＧ１はオン、トランスファゲートＴＧ２もオン、一方、トランスファゲートＴＧ３はオフとなり、ＭＯＳキャパシタＭＣ１とＭＯＳキャパシタＭＣ２が電気的に接続される。このとき、Ｃ１信号の“Ｈ”から“Ｌ”への立ち下がりは図５（ｂ）に示すD1となる。
【００４９】
一方、エントリー時には、Ｔ１−１信号を“Ｌ”、Ｔ１−２信号を“Ｌ”、Ｔ１−３信号を“Ｈ”とする。これにより、トランスファゲートＴＧ１はオン、トランスファゲートＴＧ２はオン、さらにトランスファゲートＴＧ３もオンとなり、ＭＯＳキャパシタＭＣ１、ＭＯＳキャパシタＭＣ２、及びＭＯＳキャパシタＭＣ３が電気的に接続される。したがって、Ｃ１信号の“Ｈ”から“Ｌ”への立ち下がりは前記D1より遅れ、図５（ｂ）に示すD2となる。
【００５０】
このようなＣ１信号の“Ｈ”から“Ｌ”への立ち下がり時（D2）に、前記プリデコーダ２４ａからワード線２２を立ち上げるための信号がワード線ドライバ２４ｄに出力され、このワード線ドライバ２４ｄによりワード線２２の立ち上げが行われる。以上のような構成により、タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているとき（エントリー時）には、登録されていないとき（非エントリー時）に比べてワード線２２の立ち上げを遅らせることができる。
【００５１】
なお、前記Ｃ１信号の“Ｈ”から“Ｌ”への立ち下がりタイミングについては、前記ＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３の容量の大きさを変更したり、Ｔ１−１、Ｔ１−２、Ｔ１−３信号の論理を変更することなどにより、所望するタイミングに調整することが可能である。
【００５２】
また、前記Ｔ１−１、Ｔ１−２、Ｔ１−３信号は、それぞれインバータＩＶ４、ＩＶ６、ＩＶ８を介してＮＡＮＤゲート回路ＮＤ１の第１端子、第２端子、第３端子に入力される。非エントリー時であって、Ｔ１−１、Ｔ１−２、Ｔ１−３信号がすべて“Ｌ”のとき、ＮＡＮＤゲート回路ＮＤ１に入力される信号はすべて“Ｈ”となる。このとき、ＮＡＮＤゲート回路ＮＤ１の出力は“Ｌ”となり、この“Ｌ”が前記評価回路１０に入力される。なお、この評価回路１０に入力される信号をＬ１とする。
【００５３】
一方、エントリー時であって、Ｔ１−１、Ｔ１−２、Ｔ１−３信号のうちのいずれか１つが少なくとも“Ｈ”のとき、ＮＡＮＤゲート回路ＮＤ１に入力される信号は少なくとも１つが“Ｌ”となる。このとき、ＮＡＮＤゲート回路ＮＤ１の出力は“Ｈ”となり、Ｌ１信号として“Ｈ”が前記評価回路１０に入力される。
【００５４】
前記Ｌ１信号は、タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているか否かを示す信号であり、登録されているとき“Ｈ”となり、登録されていないとき“Ｌ”となる。このＬ１信号は、テストエントリー回路２が正常に動作しているか否かを判断するために用いられる。
【００５５】
次に、前記タイミング調整回路６の動作を説明する。
図４に示すような前記タイミング調整回路６には、前述したタイミング調整回路４と同様に、図５に示すようなＡｉｎ信号がＡ端子に入力される。その後の動作についても、前記Ｃ１信号をＣ２信号に置き換えればタイミング調整回路４と同様である。
【００５６】
前記インバータＩＶ１２から出力されるＣ２信号が“Ｌ”から“Ｈ”になった後、“Ｈ”から“Ｌ”に立ち下がるまでの前記所要時間は、前記タイミング調整回路４の場合と同様に、インバータＩＶ１、ＩＶ２、ＩＶ３によって生じる信号遅延や、インバータＩＶ２とインバータＩＶ３の間に接続されたＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３によって生じる信号遅延により決定される。
【００５７】
ここで、このタイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されたとき（エントリー時）、３つのＴ２−１、Ｔ２−２、Ｔ２−３信号のうち少なくとも１つが“Ｈ”となり、登録されていないとき（非エントリー時）には３つの信号すべてが“Ｌ”となるものとする。
【００５８】
よって、非エントリー時には、３つのＴ２−１、Ｔ２−２、Ｔ２−３信号が“Ｌ”であるため、トランスファゲートＴＧ１はオン、トランスファゲートＴＧ２もオン、一方、トランスファゲートＴＧ３はオフとなり、ＭＯＳキャパシタＭＣ１とＭＯＳキャパシタＭＣ２が電気的に接続される。このとき、Ｃ２信号の“Ｈ”から“Ｌ”への立ち下がりは図５に示すD1となる。
【００５９】
一方、エントリー時には、Ｔ２−１信号を“Ｈ”、Ｔ２−２信号を“Ｈ”、Ｔ２−３信号を“Ｌ”とする。これにより、トランスファゲートＴＧ１はオフ、トランスファゲートＴＧ２はオフ、及びトランスファゲートＴＧ３もオフとなり、ＭＯＳキャパシタＭＣ１、ＭＯＳキャパシタＭＣ２、及びＭＯＳキャパシタＭＣ３のすべてが電気的に非接続となる。したがって、Ｃ２信号の“Ｈ”から“Ｌ”への立ち下がりは前記D1より速くなり、図５に示すD3となる。
【００６０】
このようなＣ２信号の“Ｈ”から“Ｌ”への立ち下がり時（D3）に、センスアンプ３０とＤＱバッファを接続するためのＣSL信号が前記ＣSLコントローラ２６から出力され、センスアンプ３０からＤＱバッファへのデータ転送が行われる。以上のような構成により、タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されているとき（エントリー時）には、登録されていないとき（非エントリー時）に比べてセンスアンプ３０のデータをＤＱバッファに転送するタイミングを速くすることができる。
【００６１】
なお、前記Ｃ２信号の“Ｈ”から“Ｌ”への立ち下がりタイミングについても、前記ＭＯＳキャパシタＭＣ１、ＭＣ２、ＭＣ３の容量の大きさを変更したり、Ｔ２−１、Ｔ２−２、Ｔ２−３信号の論理を変更することなどにより、所望するタイミングに調整することが可能である。
【００６２】
また、前記Ｔ２−１、Ｔ２−２、Ｔ２−３信号は、それぞれインバータＩＶ４、ＩＶ６、ＩＶ８を介してＮＡＮＤゲート回路ＮＤ１の第１端子、第２端子、第３端子に入力される。非エントリー時であって、Ｔ２−１、Ｔ２−２、Ｔ２−３信号がすべて“Ｌ”のとき、ＮＡＮＤゲート回路ＮＤ１に入力される信号はすべて“Ｈ”となる。このとき、ＮＡＮＤゲート回路ＮＤ１の出力は“Ｌ”となり、この“Ｌ”が前記評価回路１０に入力される。なお、この評価回路１０に入力される信号をＬ２とする。
【００６３】
一方、エントリー時であって、Ｔ２−１、Ｔ２−２、Ｔ２−３信号のうちのいずれか１つが少なくとも“Ｈ”のとき、ＮＡＮＤゲート回路ＮＤ１に入力される信号は少なくとも１つが“Ｌ”となる。このとき、ＮＡＮＤゲート回路ＮＤ１の出力は“Ｈ”となり、Ｌ２信号として“Ｈ”が前記評価回路１０に入力される。
【００６４】
前記Ｌ２信号は、タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されているか否かを示す信号であり、登録されているとき“Ｈ”となり、登録されていないとき“Ｌ”となる。このＬ２信号は、テストエントリー回路２が正常に動作しているか否かを判断するために用いられる。
【００６５】
したがって、前述したようにタイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているとき、Ｌ１信号として“Ｈ”が評価回路１０に入力される。一方、タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されていないとき、Ｌ１信号として“Ｌ”が評価回路１０に入力される。同様に、タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されているとき、Ｌ２信号として“Ｈ”が評価回路１０に入力される。一方、タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されていないとき、Ｌ２信号として“Ｌ”が評価回路１０に入力される。
【００６６】
また、前記モード切換信号発生回路８においても、同様にモード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されているとき、Ｌ３信号として“Ｈ”が評価回路１０に入力される。一方、モード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されていないとき、Ｌ３信号として“Ｌ”が評価回路１０に入力される。さらに、モード切換信号発生回路８からは、モード切り換えとしてＩ／Ｏ端子数の切り換えを行うためのＣ３信号が前記出力回路３４に入力されるとともに、このＣ３信号が評価回路１０に入力される。
【００６７】
次に、前記テストエントリー回路２、タイミング調整回路４、６、及びモード切換信号発生回路８の出力が所望の信号になっているか否かを評価する評価回路１０について説明する。この評価回路１０には、タイミング調整回路４、６、及びモード切換信号発生回路８から出力される前記Ｌ１、Ｌ２、及びＬ３信号と、前記Ｃ１、Ｃ２、及びＣ３信号とが入力される。前記評価回路１０は、Ｌ１、Ｌ２、及びＬ３信号とＣ１、Ｃ２、及びＣ３信号とから論理をとり、その結果を出力するものである。
【００６８】
図６は、前記評価回路１０の構成を示すブロック図である。
図６において、前記タイミング調整回路４、６、及びモード切換信号発生回路８から出力されるＣ１、Ｃ２、及びＣ３信号と、Ｌ１、Ｌ２、及びＬ３信号は、図６に示すようにＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４の第１端子と第２端子にそれぞれ入力される。前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４は、第１端子に入力されるＣ１、Ｃ２、Ｃ３信号と第２端子に入力されるＬ１、Ｌ２、Ｌ３信号がともに“Ｈ”のときのみ“Ｌ”を出力し、それ以外のときは“Ｈ”を出力する。
【００６９】
続いて、前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４から出力される信号は、それぞれラッチ回路４０ａ、４０ｂ、４０ｃに入力され、これらラッチ回路４０ａ、４０ｂ、４０ｃにラッチされる。さらに、前記ラッチ回路４０ａ、４０ｂ、４０ｃのそれぞれに接続された転送スイッチＳＷ１、ＳＷ２、ＳＷ３と、これら転送スイッチＳＷ１、ＳＷ２、ＳＷ３に接続されたラッチ回路４２ａ、４２ｂ、４２ｃに、 /ＷＥ（ライトイネーブル）信号の“Ｌ”への立ち下がりに同期して“Ｈ”に立ち上がるCNWp信号と、同様に同期して“Ｌ”に立ち下がるCNWn信号が入力される。すると、前記ラッチ回路４０ａ、４０ｂ、４０ｃにラッチされている信号は転送スイッチＳＷ１、ＳＷ２、ＳＷ３を通ってラッチ回路４２ａ、４２ｂ、４２ｃにそれぞれ転送され、ラッチされる。
【００７０】
その後、 /ＣＡＳの“Ｌ”への立ち下がりに同期して“Ｈ”に立ち上がる PHp信号がスイッチ４４ａ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂに入力される。すると、前記スイッチ４４ａ、４６ａ、４８ａ、５０ａがオンし、スイッチ４６ｂ、４８ｂ、５０ｂがオフするため、前記ラッチ回路４２ａにラッチされている信号がラッチ回路５２へ、同様に前記ラッチ回路４２ｂにラッチされている信号がラッチ回路５４へ、前記ラッチ回路４２ｃにラッチされている信号がラッチ回路５６へそれぞれ転送され、ラッチされる。
【００７１】
続いて、 /ＣＡＳの“Ｌ”への立ち下がりに同期して“Ｌ”に立ち下がる PHn信号がスイッチ４４ａ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂに入力される。すると、前記スイッチ４６ｂ、４８ｂ、５０ｂがオンし、前記スイッチ４４ａ、４６ａ、４８ａ、５０ａがオフするため、前記ラッチ回路５２にラッチされている信号がラッチ回路５８へ、同様に前記ラッチ回路５４にラッチされている信号がラッチ回路４２ａへ、前記ラッチ回路５６にラッチされている信号がラッチ回路４２ｂへそれぞれ転送され、ラッチされる。
【００７２】
さらに、前記 PHp信号により“Ｈ”がスイッチ４４ａ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂに入力される。すると、同様に前記スイッチ４４ａ、４６ａ、４８ａ、５０ａがオンし、スイッチ４６ｂ、４８ｂ、５０ｂがオフするため、前記ラッチ回路５８にラッチされている信号がラッチ回路６０へ、同様に前記ラッチ回路４２ａにラッチされている信号がラッチ回路５２へ、前記ラッチ回路４２ｂにラッチされている信号がラッチ回路５４へそれぞれ転送され、ラッチされる。
【００７３】
また、テストモードの登録状態を示すＴ１、Ｔ２、Ｔ３信号が前記テストエントリー回路２から出力され、ＮＯＲゲート回路ＮＲ２の第１、第２、第３端子にそれぞれ入力される。テストモードが全く登録されていないとき、前記Ｔ１、Ｔ２、Ｔ３信号はすべて“Ｌ”となる。よって、前記タイミング調整回路４、６、及びモード切換信号発生回路８がいずれもテストエントリー回路２に登録されていないとき、前記ＮＯＲゲート回路ＮＲ２から処理回路６２に“Ｈ”が出力される。一方、前記タイミング調整回路４、６、及びモード切換信号発生回路８のうち、いずれか１つが登録されているとき、前記ＮＯＲゲート回路ＮＲ２から処理回路６２に“Ｌ”が出力される。すなわち、ＮＯＲゲート回路ＮＲ２からの出力は、エントリー時には“Ｌ”となり、非エントリー時には“Ｈ”となる。
【００７４】
前記処理回路６２は、ラッチ回路６０にラッチされている信号と、ＮＯＲゲート回路ＮＲ２から出力される信号を受け取り、前記ＮＯＲゲート回路ＮＲ２からの信号が“Ｌ”のとき、すなわち少なくとも１つが登録されているとき、前記ラッチ回路６０にラッチされている信号に応じた信号を出力回路１６に出力する。一方、前記ＮＯＲゲート回路ＮＲ２からの信号が“Ｈ”のとき、すなわちいずれも登録されていないとき、前記ラッチ回路６０にラッチされている信号にかかわらず、出力回路１６への出力が停止される。
【００７５】
なお、ここでは前記タイミング調整回路４、６、及びモード切換信号発生回路８の３つの回路から出力される信号を評価する回路を示したが、図６中にＢにて示すブロック部分をｎ（ｎ＝１、２、…、ｎ）段接続すれば、ｎ個のテスト信号を生成するための回路から出力される信号を評価することができる。
【００７６】
次に、前述した評価回路１０を構成するブロックについてさらに詳細に説明する。
図７は、前記評価回路１０の詳細な構成を示す回路図である。
【００７７】
図７において、前述したように前記タイミング調整回路４、６、及びモード切換信号発生回路８から出力されるＣ１、Ｃ２、及びＣ３信号と、Ｌ１、Ｌ２、及びＬ３信号は、前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４の第１端子と第２端子にそれぞれ入力される。
【００７８】
図６中に示す前記ラッチ回路４０ａ、４０ｂ、４０ｃは、図７に同一の符号で示す回路からなっている。これらラッチ回路４０ａ、４０ｂ、４０ｃの回路構成はすべて同様であり、以下にラッチ回路４０ａの回路構成を説明する。前記ＮＡＮＤゲート回路ＮＤ２の出力部は、ｐＭＯＳトランジスタＰＴ１、ｎＭＯＳトランジスタＮＴ１、及びｐＭＯＳトランジスタＰＴ２のゲートにそれぞれ接続される。前記ｐＭＯＳトランジスタＰＴ１のソースは内部降圧電位Ｖint に接続され、そのドレインは前記ｎＭＯＳトランジスタＮＴ１を介して基準電位点Ｖssに接続される。
【００７９】
前記ｐＭＯＳトランジスタＰＴ２のソースは内部降圧電位Ｖint に接続され、そのドレインはｐＭＯＳトランジスタＰＴ３、ｎＭＯＳトランジスタＮＴ２を介して基準電位点Ｖssに接続される。
【００８０】
さらに、前記ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１の接続点は、前記ｐＭＯＳトランジスタＰＴ３とｎＭＯＳトランジスタＮＴ２の接続点に接続されるとともに、インバータＩＶ２０の入力部に接続される。このインバータＩＶ２０の出力部は、前記ｐＭＯＳトランジスタＰＴ３及びｎＭＯＳトランジスタＮＴ２のゲートに接続される。以上により、前記ラッチ回路４０ａ、４０ｂ、４０ｃのそれぞれが形成されている。
【００８１】
また、図６中に示す転送スイッチＳＷ１、ＳＷ２、ＳＷ３は、図７に同一の符号で示す回路からなっている。図７に示すように、転送スイッチＳＷ１、ＳＷ２、ＳＷ３のそれぞれは、ｎＭＯＳトランジスタＮＴ３から形成されており、前記ラッチ回路４０ａ、４０ｂ、４０ｃと、後述するラッチ回路４２ａ、４２ｂ、４２ｃとの間に配置されている。
【００８２】
また、図６中に示すラッチ回路４２ａ、４２ｂ、４２ｃは、図７に同一の符号で示す回路からなっている。これらラッチ回路４２ａ、４２ｂ、４２ｃの回路構成はすべて同様であり、以下にラッチ回路４２ａの回路構成を説明する。図７に示すように、前記ｎＭＯＳトランジスタＮＴ３に接続されたインバータＩＶ２１の出力部は、ｐＭＯＳトランジスタＰＴ４及びｎＭＯＳトランジスタＮＴ４のゲートに接続される。前記ｐＭＯＳトランジスタＰＴ４のソースは内部降圧電位Ｖint に接続され、そのドレインはｐＭＯＳトランジスタＰＴ５、ｎＭＯＳトランジスタＮＴ５、前記ｎＭＯＳトランジスタＮＴ４を介して基準電位点Ｖssに接続される。前記ｎＭＯＳトランジスタＮＴ３のソースは、前記ｐＭＯＳトランジスタＰＴ５とｎＭＯＳトランジスタＮＴ５の接続点に接続される。
【００８３】
そして、前記ｎＭＯＳトランジスタＮＴ３及びｐＭＯＳトランジスタＰＴ５のゲートにはCNWp信号が入力され、前記ｎＭＯＳトランジスタＮＴ５のゲートにはCNWn信号が入力される。以上により、前記ラッチ回路４２ａ、４２ｂ、４２ｃのそれぞれが形成されている。
【００８４】
また、図６中に示すスイッチ４４ａ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂは、図７に同一の符号で示す回路からなっている。図７に示すように、スイッチ４４ａ、４６ａ、４８ａ、５０ａのそれぞれは、トランスファゲートＴＧ１０から形成されており、このトランスファゲートＴＧ１０を構成するｎＭＯＳトランジスタのゲートには PHp信号が入力され、同様にトランスファゲートＴＧ１０を構成するｐＭＯＳトランジスタのゲートには PHn信号が入力される。
【００８５】
前記スイッチ４６ｂ、４８ｂ、５０ｂのそれぞれは、トランスファゲートＴＧ１１から形成されており、このトランスファゲートＴＧ１１を構成するｐＭＯＳトランジスタのゲートには PHp信号が入力され、このトランスファゲートＴＧ１１を構成するｎＭＯＳトランジスタのゲートには PHn信号が入力される。
【００８６】
また、図６中に示すラッチ回路５２、５４、５６、５８、６０は、図７に同一の符号で示す回路からなっている。図７に示すように、これらラッチ回路５２、５４、５６、５８、６０は、２つのインバータＩＶ２２、ＩＶ２３から形成されている。
【００８７】
また、図６中に示す処理回路６２は、図７に同一の符号で示す回路からなっている。図７に示すように、前記ラッチ回路６０の出力部がｐＭＯＳトランジスタＰＴ６のゲートに接続され、このｐＭＯＳトランジスタＰＴ６のソースが内部降圧電位Ｖint に、そのドレインがｐＭＯＳトランジスタＰＴ７、ｎＭＯＳトランジスタＮＴ６、ｎＭＯＳトランジスタＮＴ７を介して基準電位点Ｖssに接続される。
【００８８】
後述するＴＭ信号が前記ｐＭＯＳトランジスタＰＴ７のゲートに、またこのＴＭ信号がインバータＩＶ２４を介して前記ｎＭＯＳトランジスタＮＴ６のゲートに接続される。前記ｐＭＯＳトランジスタＰＴ７とｎＭＯＳトランジスタＮＴ６の接続点はインバータＩＶ２５とインバータＩＶ２６から構成されるラッチ回路、インバータＩＶ２７を介して出力回路１６に接続される。以上により、前記処理回路６２が形成されている。
【００８９】
さらに、前記Ｔ１、Ｔ２、及びＴ３信号がＮＯＲゲート回路ＮＲ２の第１端子、第２端子、及び第３端子にそれぞれ接続され、このＮＯＲゲート回路ＮＲ２から出力される前記ＴＭ信号が処理回路６２に入力される。
【００９０】
次に、前記評価回路１０の動作を図７に示す回路上で説明する。
図７において、前記タイミング調整回路４、６、及びモード切換信号発生回路８から出力される前記Ｃ１、Ｃ２、及びＣ３信号と、前記Ｌ１、Ｌ２、及びＬ３信号は、前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４の第１端子と第２端子にそれぞれ入力される。
【００９１】
なお、前述したようにＣ１、Ｃ２信号は、それぞれワード線２２を立ち上げるタイミングを遅くするための信号、センスアンプ３０を活性化するタイミングを速くするための信号であり、いずれも正常な場合には図３に示すように“Ｌ”から“Ｈ”に立ち上がる。Ｃ３信号は、モード切り換えを指示するための信号であり、モード切り換えを指示する場合には“Ｈ”となるものとする。
【００９２】
よって、前記タイミング調整回路４、６が正常に動作しているときは、Ｃ１、Ｃ２信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ２、ＮＤ３の第１端子に入力される。また、モード切換信号発生回路８がモード切り換えを指示する場合には、Ｃ３信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ４の第１端子に入力される。
【００９３】
前記Ｌ１、Ｌ２、及びＬ３信号は、それぞれタイミング調整回路４、６、及びモード切換信号発生回路８によって実行するテストモード及びモード切り換えがテストエントリー回路２に登録されているか否かを示す信号であり、登録されているとき“Ｈ”であり、登録されていないとき“Ｌ”である。
【００９４】
よって、前記タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているとき、Ｌ１信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ２の第２端子に入力され、登録されていないときＬ１信号として“Ｌ”がＮＡＮＤゲート回路ＮＤ２の第２端子に入力される。前記タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されているとき、Ｌ２信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ３の第２端子に入力され、登録されていないときＬ２信号として“Ｌ”がＮＡＮＤゲート回路ＮＤ３の第２端子に入力される。同様に、前記モード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されているとき、Ｌ３信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ４の第２端子に入力され、登録されていないときＬ３信号として“Ｌ”がＮＡＮＤゲート回路ＮＤ４の第２端子に入力される。
【００９５】
前記ＮＡＮＤゲート回路ＮＤ２は、第１端子に入力されるＣ１信号と第２端子に入力されるＬ１信号がともに“Ｈ”のときのみ“Ｌ”を出力し、それ以外のときは“Ｈ”を出力する。すなわち、前記タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されており、かつタイミング調整回路４が正常に動作しているときのみ、前記ＮＡＮＤゲート回路ＮＤ２から“Ｌ”が出力される。それ以外のとき、すなわちタイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されていないとき、あるいはタイミング調整回路４が正常に動作していないとき（異常なとき）は、“Ｈ”が出力される。
【００９６】
同様に、前記ＮＡＮＤゲート回路ＮＤ３は、第１端子に入力されるＣ２信号と第２端子に入力されるＬ２信号がともに“Ｈ”のときのみ“Ｌ”を出力し、それ以外のときは“Ｈ”を出力する。すなわち、前記タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されており、かつタイミング調整回路６が正常に動作しているときのみ、前記ＮＡＮＤゲート回路ＮＤ３から“Ｌ”が出力される。それ以外のとき、すなわちタイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されていないとき、あるいはタイミング調整回路６が正常に動作していないとき（異常なとき）は、“Ｈ”が出力される。
【００９７】
同様に、前記ＮＡＮＤゲート回路ＮＤ４は、第１端子に入力されるＣ３信号と第２端子に入力されるＬ３信号がともに“Ｈ”のときのみ“Ｌ”を出力し、それ以外のときは“Ｈ”を出力する。すなわち、前記モード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されており、かつモード切換信号発生回路８がモード切り換えを指示する信号を出力しているときのみ、前記ＮＡＮＤゲート回路ＮＤ４から“Ｌ”が出力される。それ以外のとき、すなわちモード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されていないとき、あるいはモード切換信号発生回路８がモード切り換えを指示する信号を出力していないときは、“Ｈ”が出力される。
【００９８】
ここで、前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４から出力される信号がすべて“Ｌ”の場合、次のようになる。
前記ＮＡＮＤゲート回路ＮＤ２、ＮＤ３、ＮＤ４から出力される“Ｌ”は、それぞれラッチ回路４０ａ、４０ｂ、４０ｃに入力され、これらラッチ回路４０ａ、４０ｂ、４０ｃにラッチされる。
【００９９】
続いて、CNWp信号により“Ｈ”、CNWn信号により“Ｌ”が入力されると、ｎＭＯＳトランジスタＮＴ３からなる転送スイッチＳＷ１、ＳＷ２、ＳＷ３がオンして前記ラッチ回路４０ａ、４０ｂ、４０ｃにラッチされている“Ｌ”が転送され“Ｈ”となってラッチ回路４２ａ、４２ｂ、４２ｃにラッチされる。
【０１００】
次に、 PHp信号により“Ｈ”が入力されると、前記ラッチ回路４２ａ、４２ｂ、４２ｃにラッチされている“Ｈ”が１つずつ右側のラッチ回路５２、５４、５６にシフトされ、“Ｌ”となってラッチされる。さらに、 PHn信号により“Ｌ”が入力されると、前記ラッチ回路５２、５４、５６にラッチされている“Ｌ”が１つずつ右側のラッチ回路５８、４２ａ、４２ｂにシフトされ、“Ｈ”となってラッチされる。さらに、 PHp信号により“Ｈ”が入力されると、前記ラッチ回路５８、４２ａ、４２ｂにラッチされている“Ｈ”が１つずつ右側のラッチ回路６０、５２、５４にシフトされ、“Ｌ”となってラッチされる。
【０１０１】
また、テストモードの登録状態を示すＴ１、Ｔ２、Ｔ３信号が前記テストエントリー回路２から出力され、前記ＮＯＲゲート回路ＮＲ２の第１、第２、第３端子にそれぞれ入力される。テストモードが全く登録されていないとき、前記Ｔ１、Ｔ２、Ｔ３信号はすべて“Ｌ”となる。よって、前記タイミング調整回路４、６、及びモード切換信号発生回路８によって実行するテストモード及びモード切り換えがテストエントリー回路２にいずれも登録されていないとき、前記ＮＯＲゲート回路ＮＲ２から処理回路６２に“Ｈ”が出力される。一方、前記タイミング調整回路４、６、及びモード切換信号発生回路８のうち、いずれか１つが登録されているとき、前記ＮＯＲゲート回路ＮＲ２から処理回路６２に“Ｌ”が出力される。すなわち、ＮＯＲゲート回路ＮＲ２からの出力は、エントリー時には“Ｌ”となり、非エントリー時には“Ｈ”となる。
【０１０２】
したがって、前記処理回路６２では、前記ラッチ回路６０にラッチされた“Ｌ”がｐＭＯＳトランジスタＰＴ６をオンし、ｎＭＯＳトランジスタＮＴ７をオフにする。また、ここではテストモード及びモード切り換えが登録されているため、前記ＮＯＲゲート回路ＮＲ２から出力されるＴＭ信号は“Ｌ”となり、ｐＭＯＳトランジスタＰＴ７がオンし、ｎＭＯＳトランジスタＮＴ６もオンする。これにより、内部降圧電位Ｖint の電位“Ｈ”がインバータＩＶ２５に入力され、このインバータＩＶ２５とインバータＩＶ２６で構成するラッチ回路に“Ｌ”がラッチされる。この“Ｌ”がインバータＩＶ２７を通って“Ｈ”となり出力回路１６に出力される。
【０１０３】
その後、 PHn信号により“Ｌ”を、 PHp信号により“Ｈ”を順次入力すれば、前記ラッチ回路５２及びラッチ回路５４にラッチされている“Ｌ”をラッチ回路６０に順次シフトすることができる。これにより、前述したように前記処理回路６２から前記出力回路に“Ｈ”が出力される。
【０１０４】
次に、前述したように、タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されていないとき、あるいはタイミング調整回路４が正常に動作していないとき（異常なとき）は、前記ＮＡＮＤゲート回路ＮＤ２から“Ｈ”が出力される。この場合は次のようになる。
【０１０５】
前記ＮＡＮＤゲート回路ＮＤ２から出力される“Ｈ”は、ラッチ回路４０ａに入力され、このラッチ回路４０ａにラッチされる。
続いて、CNWp信号により“Ｈ”、CNWn信号により“Ｌ”が入力されると、ｎＭＯＳトランジスタＮＴ３からなる転送スイッチＳＷ１がオンして前記ラッチ回路４０ａにラッチされている“Ｈ”が転送され“Ｌ”となってラッチ回路４２ａにラッチされる。
【０１０６】
次に、 PHp信号により“Ｈ”が入力されると、前記ラッチ回路４２ａにラッチされている“Ｌ”が１つ右側のラッチ回路５２にシフトされ、“Ｈ”となってラッチされる。さらに、 PHn信号により“Ｌ”が入力されると、前記ラッチ回路５２にラッチされている“Ｈ”が１つ右側のラッチ回路５８にシフトされ、“Ｌ”となってラッチされる。さらに、 PHp信号により“Ｈ”が入力されると、前記ラッチ回路５８にラッチされている“Ｌ”が１つ右側のラッチ回路６０にシフトされ、“Ｈ”となってラッチされる。
【０１０７】
よって前記処理回路６２では、前記ラッチ回路６０にラッチされた“Ｈ”がｐＭＯＳトランジスタＰＴ６をオフし、ｎＭＯＳトランジスタＮＴ７をオンにする。また、ここでテストモードが登録されているとすると、前記ＮＯＲゲート回路ＮＲ２から出力されるＴＭ信号は“Ｌ”となり、ｐＭＯＳトランジスタＰＴ７がオンし、ｎＭＯＳトランジスタＮＴ６もオンする。これにより、基準電位点Ｖssの電位“Ｌ”がインバータＩＶ２５に入力され、このインバータＩＶ２５とインバータＩＶ２６で構成するラッチ回路に“Ｈ”がラッチされる。そして、この“Ｈ”がインバータＩＶ２７を通って“Ｌ”となり出力回路１６に出力される。
【０１０８】
また、前記ＮＯＲゲート回路ＮＲ２から出力されるＴＭ信号が“Ｈ”のとき、すなわち前記テストエントリー回路２にいずれも登録されていないときは、前記ラッチ回路６０にラッチされている信号にかかわらず、出力回路１６への出力が停止される。
【０１０９】
したがって、図８に示すように、前記出力回路１６からは、 /ＣＡＳにより“Ｌ”が入力される毎に、Ｃ１とＬ１信号に対応するＤ１１、Ｃ２とＬ２信号に対応するＤ１２、Ｃ３とＬ３信号に対応するＤ１３の順でData信号が出力される。前記Ｄ１１は、前記タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されており、かつタイミング調整回路４が正常に動作しているときのみ“Ｈ”となり、それ以外のときは“Ｌ”となる。また前記Ｄ１２は、前記タイミング調整回路６によって実行するテストモードがテストエントリー回路２に登録されており、かつタイミング調整回路６が正常に動作しているときのみ“Ｈ”となり、それ以外のときは“Ｌ”となる。前記Ｄ１３は、前記モード切換信号発生回路８によって実行するモード切り換えがテストエントリー回路２に登録されており、かつモード切換信号発生回路８がモード切り換えを指示する信号を出力しているときのみ“Ｈ”となり、それ以外のときは“Ｌ”となる。
【０１１０】
次に、前記評価回路１０の別の実施の形態について説明する。
図９は、前記評価回路１０の別の実施の形態の構成を示す図である。この評価回路は、前記テストエントリー回路２からタイミング調整回路４、６、及びモード切換信号発生回路８に入力されるエントリー系の信号が正常か否か、及びタイミング調整回路４、６、及びモード切換信号発生回路８から出力されるＣ１、Ｃ２、Ｃ３信号が正常か否かを評価することができる回路である。ここでは、タイミング調整回路４から出力され、テストモードがテストエントリー回路２に登録されているか否かを示すＬ１信号と、このタイミング調整回路４により調整され、ワード線２２を立ち上げるタイミングを遅くするためのＣ１信号を例にとり説明する。
【０１１１】
図９に示すように、Ｃ１信号が第１端子に入力され、Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ５から、Ｌ１−１信号がラッチ回路４０ａに出力される。また、前記Ｃ１信号を反転した /Ｃ１信号が第１端子に入力され、Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ６から、Ｌ１−２信号がラッチ回路４０ｂに出力される。前記Ｃ１信号が第１端子に入力され、Ｌ１信号を反転した /Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ７から、Ｌ１−３信号がラッチ回路４０ｃに出力される。前記Ｃ１信号を反転した /Ｃ１信号が第１端子に入力され、Ｌ１信号を反転した /Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ８から、Ｌ１−４信号がラッチ回路４０ｄに出力される。
【０１１２】
その他の構成は、前述した図６に示す評価回路に対して、転送スイッチＳＷ４、ラッチ回路４２ｄ、及びスイッチ６４ａ、６４ｂ、ラッチ回路６６を追加したものと同様である。
【０１１３】
次に、前記評価回路１０の別の実施の形態の動作について説明する。
図９において、前述したようにＣ１信号が第１端子に入力され、Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ５から、Ｌ１−１信号がラッチ回路４０ａに出力される。また、前記Ｃ１信号を反転した /Ｃ１信号が第１端子に入力され、Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ６から、Ｌ１−２信号がラッチ回路４０ｂに出力される。前記Ｃ１信号が第１端子に入力され、Ｌ１信号を反転した /Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ７から、Ｌ１−３信号がラッチ回路４０ｃに出力される。前記Ｃ１信号を反転した /Ｃ１信号が第１端子に入力され、Ｌ１信号を反転した /Ｌ１信号が第２端子に入力されたＮＡＮＤゲート回路ＮＤ８から、Ｌ１−４信号がラッチ回路４０ｄに出力される。
【０１１４】
これらＬ１−１信号〜Ｌ１−４信号は、図６、図７に示した評価回路における処理と同様に処理され、図１０に示すように、前記出力回路１６からは、 /ＣＡＳにより“Ｌ”が入力される毎に、Ｌ１−１信号に対応するＤ２１、Ｌ１−２信号に対応するＤ２２、Ｌ１−３信号に対応するＤ２３、さらにＬ１−４信号に対応するＤ２４の順でData信号が出力される。また、前記Ｌ１−１信号が“Ｌ”のときＤ２１は“Ｈ”となり、Ｌ１−１信号が“Ｈ”のときＤ２１は“Ｌ”となる。この入出力の関係は、前記Ｌ１−２信号〜Ｌ１−４信号についても同様である。
【０１１５】
以上のように構成された評価回路に対し、前記タイミング調整回路４によって実行するテストモードをテストエントリー回路２に登録する作業を行い、実際に前記テストモードを実行させる場合、次のようになる。
【０１１６】
前述したようにＣ１信号は、ワード線２２を立ち上げるタイミングを遅くするための信号であり、正常な場合には図３（ｂ）に示すように“Ｌ”から“Ｈ”に立ち上がる。よって、タイミング調整回路４が正常に動作しているときは、Ｃ１信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ５の第１端子に入力される。
【０１１７】
前記Ｌ１信号は、タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されているか否かを示す信号であり、登録されているとき“Ｈ”であり、登録されていないとき“Ｌ”である。よって、テストモードがテストエントリー回路２に登録されているとき、Ｌ１信号として“Ｈ”がＮＡＮＤゲート回路ＮＤ５の第２端子に入力され、登録されていないときＬ１信号として“Ｌ”がＮＡＮＤゲート回路ＮＤ２の第２端子に入力される。
【０１１８】
前記ＮＡＮＤゲート回路ＮＤ５は、第１端子に入力されるＣ１信号と第２端子に入力されるＬ１信号がともに“Ｈ”のときのみ“Ｌ”を出力し、それ以外のときは“Ｈ”を出力する。すなわち、前記タイミング調整回路４によって実行するテストモードがテストエントリー回路２に登録されており、かつタイミング調整回路４が正常に動作しているときのみ、前記ＮＡＮＤゲート回路ＮＤ５から“Ｌ”が出力される。それ以外のとき、すなわちテストエントリー回路２からそのテストモードが登録されていることを示す信号が出力されていないとき、あるいはタイミング調整回路４が正常に動作していないとき（異常なとき）は、“Ｈ”が出力される。
【０１１９】
したがって、出力回路１６から出力される前記Ｄ２１が“Ｈ”となったとき、すなわち前記ＮＡＮＤゲート回路ＮＤ５から“Ｌ”が出力されたときは、Ｃ１信号、Ｌ１信号ともに正常な信号であると判断できる。
【０１２０】
一方、前記Ｄ２１が“Ｌ”となったとき、すなわち前記ＮＡＮＤゲート回路ＮＤ５から“Ｈ”が出力されたときは、Ｃ１信号、Ｌ１信号のいずれか、または両方が異常である。このとき、前記Ｄ２２が“Ｈ”であれば、すなわち /Ｃ１信号とＬ１信号が入力される前記ＮＡＮＤゲート回路ＮＤ６の出力が“Ｌ”であれば、Ｃ１信号が異常であると判断できる。また、前記Ｄ２３が“Ｈ”であれば、すなわちＣ１信号と /Ｌ１信号が入力される前記ＮＡＮＤゲート回路ＮＤ７の出力が“Ｌ”であれば、Ｌ１信号が異常であると判断できる。前記Ｄ２４が“Ｈ”であれば、すなわち /Ｃ１信号と /Ｌ１信号が入力される前記ＮＡＮＤゲート回路ＮＤ８の出力が“Ｌ”であれば、Ｃ１信号、Ｌ１信号がともに異常であると判断できる。
【０１２１】
これらＣ１信号、Ｌ１信号と、出力回路１６から出力されるＤ２１〜Ｄ２４の関係をまとめると、図１１に示すような図表となる。図１１中の○印は正常な信号（ここでは“Ｈ”）を示し、×印は異常な信号（ここでは“Ｌ”）を示す。
【０１２２】
次に、前記レベルシフタ１２及び評価回路１４について説明する。
図１２は、前記レベルシフタ１２及び評価回路１４の構成を示す回路図である。
【０１２３】
前記レベルシフタ１２においては、テストエントリー回路２から出力されるＴ４信号がインバータＩＶ３０を介してｎＭＯＳトランジスタＮＴ１０のゲート及びｐＭＯＳトランジスタＰＴ１０のゲートにそれぞれ入力される。前記ｎＭＯＳトランジスタＮＴ１０のドレインは内部降圧電位Ｖint に接続され、また前記ｐＭＯＳトランジスタＰＴ１０のソースは内部昇圧電位Ｖppに接続される。
【０１２４】
さらに、前記ｎＭＯＳトランジスタＮＴ１０のソース及び前記ｐＭＯＳトランジスタＰＴ１０のドレインは前記ローデコーダ２４、カラムデコーダ２８、及びセンスアンプ３０に接続されるとともに、前記評価回路１４内のｎＭＯＳトランジスタＮＴ１１のゲートに接続される。このｎＭＯＳトランジスタＮＴ１１のドレインはｐＭＯＳトランジスタＰＴ１１を介して外部電源電圧Ｖext に接続されるとともに、このｐＭＯＳトランジスタＰＴ１１のゲート及びｐＭＯＳトランジスタＰＴ１２のゲートに接続される。
【０１２５】
前記ｎＭＯＳトランジスタＮＴ１１のソースは、ｎＭＯＳトランジスタＮＴ１２を介して基準電位点Ｖssに接続される。さらに、ｎＭＯＳトランジスタＮＴ１１のソースは、ｎＭＯＳトランジスタＮＴ１３と前記ｐＭＯＳトランジスタＰＴ１２を直列に介して外部電源電圧Ｖext に接続される。前記ｎＭＯＳトランジスタＮＴ１２のゲートは、テストエントリー回路２に接続される。また、前記ｎＭＯＳトランジスタＮＴ１３のゲートには、ｎＭＯＳトランジスタＮＴ１４とｐＭＯＳトランジスタＰＴ１３を介して内部昇圧電位Ｖppが接続される。前記ｎＭＯＳトランジスタＮＴ１４のゲートは外部電源電圧Ｖext に接続され、前記ｐＭＯＳトランジスタＰＴ１３のゲートは基準電位点Ｖssに接続される。
【０１２６】
さらに、前記ｎＭＯＳトランジスタＮＴ１３とｐＭＯＳトランジスタＰＴ１２の接続点ＳにはｐＭＯＳトランジスタＰＴ１４のゲートが接続され、このｐＭＯＳトランジスタＰＴ１４のソースは外部電源電圧Ｖext に接続され、そのドレインは抵抗Ｒを介して基準電位点Ｖｓｓに接続される。そして、前記ｐＭＯＳトランジスタＰＴ１４のドレインと抵抗Ｒの接続点は出力回路１８に接続される。なお、ここでは内部昇圧電位Ｖppを４．３Ｖ、内部降圧電位Ｖint を２．５Ｖ、さらに外部電源電圧Ｖext を３．３Ｖとする。
【０１２７】
次に、前記レベルシフタ１２及び評価回路１４の動作について説明する。
前記半導体記憶回路の駆動電圧レベルを内部昇圧電位Ｖppとするテストモードが前記テストエントリー回路２に登録されると、Ｔ４信号として“Ｈ”が出力される。一方、前記駆動電圧レベルを内部降圧電位Ｖint とするテストモードがテストエントリー回路２に登録されると、Ｔ４信号として“Ｌ”が出力される。
【０１２８】
まず、前記Ｔ４信号として“Ｈ”がレベルシフタ１２に入力された場合、次のようになる。“Ｈ”がインバータＩＶ３０に入力されると、このインバータＩＶ３０により反転されて“Ｌ”になり、この“Ｌ”が前記ｎＭＯＳトランジスタＮＴ１０のゲート及びｐＭＯＳトランジスタＰＴ１０のゲートにそれぞれ入力される。すると、ｐＭＯＳトランジスタＰＴ１０がオンし、ｎＭＯＳトランジスタＮＴ１０がオフする。これにより、内部昇圧電位Ｖppがローデコーダ２４、カラムデコーダ２８、センスアンプ３０に出力されるとともに、前記評価回路１４内のｎＭＯＳトランジスタＮＴ１１のゲートに出力される。
【０１２９】
また、前記ｎＭＯＳトランジスタＮＴ１２のゲートには、テストエントリー回路２にレベルシフタ１２を動作させるテストモードが登録されているときのみ“Ｈ”が入力される。また、ｎＭＯＳトランジスタＮＴ１３のゲートには、内部降圧電位Ｖint と内部昇圧電位Ｖppの中間の電位をリファレンス電圧Ｖref として印加しておく。
【０１３０】
よって、前記ｎＭＯＳトランジスタＮＴ１２のゲートに“Ｈ”が入力され、ｎＭＯＳトランジスタＮＴ１２がオンすると、前記ｎＭＯＳトランジスタＮＴ１１を電流がながれてｐＭＯＳトランジスタＰＴ１１、ＰＴ１２のゲートが“Ｌ”となる。これにより、ｐＭＯＳトランジスタＰＴ１１、ＰＴ１２がオンする。
【０１３１】
ここで、前記ｎＭＯＳトランジスタＮＴ１１のゲートに入力されている内部昇圧電位Ｖppと、前記ｎＭＯＳトランジスタＮＴ１３のゲートに入力されているリファレンス電圧Ｖref とでは内部昇圧電位Ｖppのほうが電圧が高いため、ｎＭＯＳトランジスタＮＴ１３側よりｎＭＯＳトランジスタＮＴ１１側のほうに大きな電流がながれる。このため、前記ｐＭＯＳトランジスタＰＴ１２とｎＭＯＳトランジスタＮＴ１３の接続点Ｓは“Ｈ”となる。
【０１３２】
これにより、前記ｐＭＯＳトランジスタＰＴ１４のゲートには“Ｈ”が入力され、このｐＭＯＳトランジスタＰＴ１４はオフする。よって、評価回路１４から出力回路１８に“Ｌ”が出力される。
【０１３３】
次に、前記Ｔ４信号として“Ｌ”がレベルシフタ１２に入力された場合、次のようになる。“Ｌ”がインバータＩＶ３０に入力されると、このインバータＩＶ３０により反転されて“Ｈ”になる。なお、このインバータＩＶ３０は、“Ｈ”を内部昇圧電位Ｖpp（４．３Ｖ）で出力する。この“Ｈ”が前記ｎＭＯＳトランジスタＮＴ１０のゲート及びｐＭＯＳトランジスタＰＴ１０のゲートにそれぞれ入力されると、ｎＭＯＳトランジスタＮＴ１０がオンし、ｐＭＯＳトランジスタＰＴ１０がオフする。これにより、内部降圧電位Ｖint がローデコーダ２４、カラムデコーダ２８、センスアンプ３０に出力されるとともに、前記評価回路１４内のｎＭＯＳトランジスタＮＴ１１のゲートに出力される。
【０１３４】
また、ｎＭＯＳトランジスタＮＴ１２のゲートには、テストエントリー回路２にレベルシフタ１２を動作させるテストモードが登録されているときのみ“Ｈ”が入力される。よって、前記ｎＭＯＳトランジスタＮＴ１２のゲートに“Ｈ”が入力され、ｎＭＯＳトランジスタＮＴ１２がオンすると、前記ｎＭＯＳトランジスタＮＴ１１を電流がながれてｐＭＯＳトランジスタＰＴ１１、ＰＴ１２のゲートが“Ｌ”となる。これにより、ｐＭＯＳトランジスタＰＴ１１、ＰＴ１２がオンする。
【０１３５】
ここで、前記ｎＭＯＳトランジスタＮＴ１１のゲートに入力されている内部降圧電位Ｖint と、前記ｎＭＯＳトランジスタＮＴ１３のゲートに入力されているリファレンス電圧Ｖref とではリファレンス電圧Ｖref のほうが電圧が高いため、ｎＭＯＳトランジスタＮＴ１１側よりｎＭＯＳトランジスタＮＴ１３側のほうに大きな電流がながれる。このため、前記ｐＭＯＳトランジスタＰＴ１２とｎＭＯＳトランジスタＮＴ１３の接続点Ｓは“Ｌ”となる。
【０１３６】
これにより、前記ｐＭＯＳトランジスタＰＴ１４のゲートには“Ｌ”が入力され、このｐＭＯＳトランジスタＰＴ１４はオンする。よって、評価回路１４から出力回路１８に“Ｈ”が出力される。
【０１３７】
したがって、このレベルシフタ１２及び評価回路１４によれば、レベルシフタ１２から前記ローデコーダ２４、カラムデコーダ２８、センスアンプ３０などの半導体記憶回路に駆動電圧として内部昇圧電位Ｖppが供給されているときは、評価回路１４の出力が“Ｌ”となり出力回路１８から“Ｌ”が出力される。一方、レベルシフタ１２から前記ローデコーダ２４、カラムデコーダ２８、センスアンプ３０などの半導体記憶回路に駆動電圧として内部降圧電位Ｖint が供給されているときは、評価回路１４の出力が“Ｈ”となり出力回路１８から“Ｈ”が出力される。この出力回路１８の出力をモニタすれば、半導体記憶回路に駆動電圧として内部昇圧電位Ｖpp、内部降圧電位Ｖint のいずれが供給されているかを確認することができる。
【０１３８】
以上説明したようにこの実施の形態によれば、前記テストエントリー回路に所望のテストモードが登録されて、かつそのテストモードを実行するための回路から正常な信号が出力されているかを評価することができる。さらに、図９に示す別の実施の形態の評価回路を用いれば、前記テストエントリー回路に所望のテストモードが登録されているか否か、及びそのテストモードを実行するための回路から正常な信号が出力されているか否かを評価することができる。
【０１３９】
すなわち、この発明の実施の形態によれば、テストモード動作をさせるための初期の内部信号とテストモード動作の終期の内部信号との論理をとった信号を外部端子から出力することにより、テスト用回路が正常に動作しているか否かを評価することができ、このテスト用回路の不具合による半導体集積回路の良品あるいは不良品の誤認識をなくすことができる。
【０１４０】
なお、この発明の実施の形態では、前述したようにタイミング調整回路４によりワード線２２を立ち上げるタイミングを遅らせ、かつタイミング調整回路６によりセンスアンプ３０を活性化するタイミングを速くすることによって読み出しマージンを厳しくする場合や、レベルシフタ１２により駆動電圧を変更する場合を例として説明したが、これに限るわけではなく、その他のテストモードを実行するための信号を生成する場合にも本発明は適用可能である。前述のように、その他のテストモードを実行するための信号を生成するテスト用回路を設けた場合には、そのテストモードが登録されているか、前記テスト用回路が正常に動作しているかを確認することができる。
【０１４１】
【発明の効果】
以上述べたように本発明によれば、テストモードを実行するためのテスト用回路が正常に動作しているかどうかを判断でき、テスト用回路の不具合による誤認識をなくすことができる半導体集積回路を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体集積回路の構成を示す図である。
【図２】センスアンプの構成を示す回路図である。
【図３】タイミング調整回路４の構成を示す図である。
【図４】タイミング調整回路６の構成を示す図である。
【図５】前記タイミング調整回路４、６の動作を説明するためのタイムチャートである。
【図６】評価回路１０の構成を示すブロック図である。
【図７】前記評価回路１０の詳細な構成を示す回路図である。
【図８】前記評価回路１０の出力のようすを示すタイムチャートである。
【図９】前記評価回路１０の別の実施の形態の構成を示す図である。
【図１０】前記評価回路１０の別の実施の形態の動作を説明するためのタイムチャートである。
【図１１】前記評価回路１０における入力と出力との関係を示す図である。
【図１２】レベルシフタ１２及び評価回路１４の構成を示す回路図である。
【符号の説明】
１…入力バッファ
２…テストエントリー回路
４、６…タイミング調整回路
８…モード切換信号発生回路
１０…評価回路
１２…レベルシフタ
１４…評価回路
１６…出力回路
１８…出力回路
２０…セルブロック
２２…ワード線
２４…ローデコーダ
２４ａ…プリデコーダ
２４ｂ…パーシャルデコーダ
２４ｃ…メインデコーダ
２４ｄ…ワード線ドライバ
２６ａ…ＣSL線
２６…ＣSLコントローラ
２８…カラムデコーダ
３０…センスアンプ
３１…ＤＱバッファ
３２…マルチプレクサ（ＭＵＸ）
３４…出力回路
４０ａ、４０ｂ、４０ｃ、４０ｄ、４２ａ、４２ｂ、４２ｃ、４２ｄ、５２、５４、５６、５８、６０、６６…ラッチ回路
４４ａ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂ、６４ａ、６４ｂ…スイッチ
６２…処理回路
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５、ＩＶ６、ＩＶ７、ＩＶ８、ＩＶ９、ＩＶ１１、ＩＶ１２、ＩＶ２０、ＩＶ２１、ＩＶ２２、ＩＶ２３、ＩＶ２４、ＩＶ２５、ＩＶ２６、ＩＶ２７、ＩＶ３０…インバータ
ＭＣ１、ＭＣ２、ＭＣ３…ＭＯＳキャパシタ
ＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５、ＮＤ６、ＮＤ７、ＮＤ８…ＮＡＮＤゲート回路
ＮＲ１、ＮＲ２…ＮＯＲゲート回路
ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４、ＮＴ５、ＮＴ６、ＮＴ７、ＮＴ１０、ＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４…ｎチャネルＭＯＳトランジスタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…転送スイッチ
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ１０、ＴＧ１１…トランスファゲート
ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４、ＰＴ５、ＰＴ６、ＰＴ７、ＰＴ１０、ＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４…ｐチャネルＭＯＳトランジスタ
【図１】
0004047438.tif 000002
【図２】
0004047438.tif 000003
【図３】
0004047438.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004047438.tif 000009
【図９】
0004047438.tif 000010
【図１０】
0004047438.tif 000011
【図１１】
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【図１２】
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