(57)【特許請求の範囲】
【請求項１】
メモリ装置における二重ビットメモリセルのプリチャージレベルを制御する装置であって：
第１及び第２メモリセルの間に接続された第１端子；
前記第２メモリセルに接続された第２端子；及び
前記第１及び第２端子に接続されたミラー回路；
より成り、前記ミラー回路が、前記第１及び第２端子にて同一の電圧レベルを維持するよう動作することを特徴とする装置。
【請求項２】
前記ミラー回路が：
前記第１端子に接続されるミラー入力；及び
前記第２端子に接続されるミラー出力；
を有することを特徴とする請求項１記載の装置。
【請求項３】
前記第１端子及び前記ミラー回路の間に第１デコーダ論理が接続され、前記第２端子及び前記ミラー回路の間に第２デコーダ論理が接続されることを特徴とする請求項１記載の装置。
【請求項４】
前記メモリ装置のデータラインの各々に、１つのミラー回路が利用されることを特徴とする請求項１記載の装置。
【請求項５】
前記メモリ装置の複数のデータラインに、１つのミラー回路が利用されることを特徴とする請求項１記載の装置。
【請求項６】
前記１つのミラー回路が、前記複数のデータラインの内の選択されたデータラインに接続されることを特徴とする請求項５記載の装置。
【請求項７】
メモリ装置内の二重ビットメモリセルのプリチャージレベルを制御する方法であって、前記メモリ装置が、第１及び第２メモリセルの間に接続された第１端子、及び前記第２メモリセルに接続された第２端子を有し、当該方法が：
ミラー回路の入力に前記第１端子のレベルを与えるステップ；
前記ミラー回路の前記入力における前記レベルを、前記ミラー回路の出力にミラーするステップ；及び
前記ミラー回路の前記出力におけるレベルを前記第２端子に与えるステップ；
より成ることを特徴とする方法。
【請求項８】
更に、前記第１端子及び前記ミラー回路並びに前記第２端子及び前記ミラー回路の間でデコーダ論理を使用するステップより成ることを特徴とする請求項７記載の方法。
【請求項９】
更に、前記メモリ装置のデータラインの各々についてミラー回路を使用するステップより成ることを特徴とする請求項７記載の方法。
【請求項１０】
更に、前記メモリ装置内の総てのデータラインについてリーク電流の影響を減らすために使用される選択されたデータラインについてミラー回路を使用するステップより成ることを特徴とする請求項７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体メモリ装置に関し、特にリーク電流の影響を低減させるためにメモリ装置におけるプリチャージレベルを制御するシステムに関する。
【０００２】
【従来の技術】
メモリ装置のような半導体装置は、ディジタルシステムにおける情報格納装置として一般的に使用されている。格納に必要な情報量が増加するにつれて、そのようなメモリ装置に効率的にアクセスする手法を有することが益々重要になってくる。
【０００３】
概して、メモリ読み取り（リード）又は書き込み（ライト）動作は、プロセッサのようなコントローラによってメモリに与えられた外部信号に応答して開始される。多くの場合、メモリアクセスにおける転送に必要な情報量は大きい。それに加えて、プロセッサからメモリ装置へ及びその逆に情報が伝送される速度も増加し続けている。従って、メモリ装置に対する情報の読み取り及び書き込み能力に関し、実効性を向上させる要請がある。
【０００４】
フラッシュメモリ技術では、２ビットデータを格納し得る二重ビットコアセルが設けられ、それは非常に高密度なメモリ製品になる。図１は、一般的な二重ビットコアセル１００を示す図である。コアセル１００は、プログラム、消去（イレース）又はリードされることの可能な２ビットデータ（Ａ，Ｂ）を有する。ビットＡを読み出すことが望まれるならば、端子ＮＡが「ソース」として動作し、端子ＮＢが「ドレイン」として動作する。ビットＢを読み出すには、端子ＮＡ及びＮＢの機能は逆になる。
【０００５】
図２は、３つの二重ビットセル（２０２，２０４，２０６）を含むメモリ装置の一部２００を示す。ビットＡを読み出すことが望まれるならば、端子Ｌ２がドレインとして動作する。ビットＣ，Ｄが消去されるとすると、端子Ｌ３は、端子Ｌ２及びＬ３間のリーク電流を抑制するためにチャージアップされる必要がある。リーク電流が存在すると、ビットＡの読み出しに影響を及ぼしてしまう。
【０００６】
端子Ｌ３をチャージアップするために使用されている１つの手法は、Ｌ２及びＬ３について同一形式のセンスアンプを使用する。同一形式のセンスアンプがＬ２及びＬ３に使用されると、Ｌ２及びＬ３における電圧は同一になる。しかしながら実際には、そのようにならない場合がある。例えば、Ｌ２における電圧は、ビットＡの状態に依存する。ビットＡが消去されるならば、Ｌ２における電圧は、ビットＡ電流に起因してＬ３における電圧よりも低くなる。また、Ｌ３における電圧は、Ｌ４がたとえフローティングであったとしても、ビットＥ及びビットＦによって影響を受ける。Ｌ２及びＬ３間の電位差が非常に小さいならば、ビットＡの読み出しに影響する、いくらかのリーク電流が存在する。従って、１以上のセンスアンプを設けることは、リーク電流の問題を解決しない。
【０００７】
【発明が解決しようとする課題】
従って、上述したようなリーク電流に起因する問題を招くことなしに、二重ビットメモリ（ｄｕａｌ  ｂｉｔ  ｍｅｍｏｒｙ）を動作させる手法が望まれている。
【０００８】
【課題を解決するための手段】
本発明は、リーク電流に付随する問題を招くことなしに、メモリ装置内のセルを動作させるシステムを包含する。本発明に包含される１つ又はそれ以上の実施例の動作により、メモリセルのプリチャージレベルを制御し、リーク電流の問題を回避することが可能になる。
【０００９】
本発明の一態様によれば、メモリ装置における二重ビットメモリセルのプリチャージレベルを制御する装置が与えられる。本装置は、第１及び第２メモリセルの間に接続された第１端子と、前記第２メモリセルに接続された第２端子とを有する。また、本装置は、前記第１及び第２端子に接続されたミラー回路より成り、前記ミラー回路が、前記第１及び第２端子にて同一の電圧レベルを維持するよう動作する。
【００１０】
本発明の他の態様によれば、メモリ装置内の二重ビットメモリセルのプリチャージレベルを制御する方法が与えられる。前記メモリ装置は、第１及び第２メモリセルの間に接続された第１端子、及び前記第２メモリセルに接続された第２端子を有する。本方法は、ミラー回路の入力に前記第１端子のレベルを与えるステップ、前記ミラー回路の前記入力における前記レベルを、前記ミラー回路の出力にミラーするステップ；及び前記ミラー回路の前記出力におけるレベルを前記第２端子に与えるステップより成る。
【００１１】
本発明の更なる態様及び付随する利点は、添付図面と供に以下の詳細な説明を参照することで、いっそう明確になるであろう。
【００１２】
【発明の実施の形態】
本発明は、リーク電流の影響を抑制し及びメモリの実効性を向上させるために、メモリ装置内のコアセルのプリチャージレベルを制御するシステムを包含する。本発明に包含される様々なシステム例が、以下に詳細に説明される。
【００１３】
図３は、本発明によりフラッシュメモリの二重ビットセルに、選択されたプリチャージレベルを与える電流ミラー回路３００を示す。例えば、ミラー回路３００は、（ＤＡＴＡＰを介して）Ｌ３をプリチャージする。ミラー回路は、ＤＡＴＡＰ信号（データＰ信号）を、ＤＡＴＡ信号（データ信号）と同一にするよう動作する。従って、ビットＡの状態は、ＤＡＴＡＰ電圧がＤＡＴＡ電圧に正確に従うので、電圧に影響を与えない。ミラー回路３００の出力ドライバが充分に強力である限り、ＤＡＴＡＰ及びＬ４の間にたとえ小さなリーク電流があったとしても、ＤＡＴＡＰ電圧はＤＡＴＡ電圧に従うよう強制される。
【００１４】
ミラー回路３００は、既知のミラー回路より成る。回路３００の動作中に、電流（Ｉ１）は電流（Ｉ２）にミラーされる。ＤＡＴＡにおけるレベルが上昇すると、端子ＮＡは下降し、端子ＮＢは上昇し、ＤＡＴＡＰはＴｒＣにより上昇する。Ｉ２はＩ１と同一電流になるように駆動されるので、ＤＡＴＡＰはＤＡＴＡに等しくなる（すなわち、ＴＲＡのＶｇｓは、ＴＲＢのものと同一になる。）。このように、ミラー回路は、リーク電流に付随する問題を克服するよう動作し得る。
【００１５】
メモリ装置が１６のデータラインを有するならば、ＤＡＴＡＰライン及びミラー回路の数も１６になるであろう。この態様では、ビットＡ又はその近辺のビット（Ｅ及びＦ）の状態によらず、各ＤＡＴＡＰ電圧が、その対応するＤＡＴＡ電圧に常に同一である。一般に、ミラー回路はセンスアンプ回路より小さく、センスアンプ回路ではなく、ミラー回路を利用することは、チップ面積を節約する観点から有利である。
【００１６】
本発明に包含される他の実施例では、付加的なチップスペースを節約することが可能である。本実施例では、１つのＤＡＴＡＰ信号及び１つのミラー回路を利用して、１６のＤＡＴＡラインの選択された１つを抽出（ｓａｍｐｌｅ）し、その選択したＤＡＴＡラインと同じ電圧を生成する。あるビットＡ状態は他のものと異なるので、ＤＡＴＡＰ電圧は、ＤＡＴＡラインの総てと同一にはならなくなるであろう。しかしながら、近辺のビット（すなわち、ビットＥ、ビットＦ等）からの影響は、顕著に減少する。従って、リーク電流の影響を低減することは、コスト及びスペースを節約することになる。
【００１７】
図４は、複数のデータラインを利用して動作するために、本発明により構築された電流ミラー回路を示す。例えば、ミラー回路４０２は、１つのＤＡＴＡライン及び１６のＤＡＴＡＰラインに接続されている。１６のＤＡＴＡＰラインにおける電圧は、ＤＡＴＡラインの現在のレベルをミラーしている（ｍｉｒｒｏｒ）。図４には、各々のデータセットに使用されるデマルチプレクサトランジスタ４０４が示されている。図４の回路の動作によれば、１つのミラー回路が利用されるに過ぎないので、チップ面積を顕著に節約しつつ、リーク電流の影響が低減され得る。
【００１８】
本発明は、メモリ装置のセルのプリチャージレベルを制御するシステムを含む。上述した実施例は、本発明の例示であり、上述した特定の実施例に本発明の範囲を限定することを意図するものではない。従って、本発明の１つ又はそれ以上の実施例が図示及び説明されてきたが、本発明の精神又は本質から逸脱することなしに、様々な変形がそれらになされ得ることは、理解されるであろう。従って、特許請求の範囲に記載される本発明の範囲に関し、ここにおける開示及び説明は、限定的ではなく、例示的であることを意図する。
【００１９】
【図面の簡単な説明】
【図１】図１は、一般的な二重ビットコアセルを示す図である。
【図２】図２は、３つの二重ビットコアセルを含むメモリ装置の一部を示す図である。
【図３】図３は、本発明によるフラッシュメモリの二重ビットコアセルに、選択されたプリチャージレベルを与える電流ミラー回路を示す図である。
【図４】図４は、複数のデータラインを利用して動作するために本発明により構築された電流ミラー回路を示す図である。
【符号の説明】
ＮＡ，ＮＢ  端子
Ｌ１，Ｌ２，Ｌ３，Ｌ４  端子
１００  二重ビットコアセル
２００  メモリ装置
２０２，２０４，２０６  二重ビットセル
３００  電流ミラー回路
４０２  ミラー回路
４０４  デマルチプレクサトランジスタ
【図１】
0004105976.tif 000002
【図２】
0004105976.tif 000003
【図３】
0004105976.tif 000004
【図４】
0004105976.tif 000005