(57)【特許請求の範囲】
【請求項１】
メモリ領域が複数のブロックに分割されたメモリデバイスを試験対象とし、
波形制御信号及び期待値パターン信号とともに、前記メモリデバイスにおける書き込みアドレスを指定するアドレス信号を発生するパターン発生部と、
前記波形制御信号により波形整形された試験パターン信号を出力するとともに、前記試験パターン信号の書込みを前記メモリデバイスに許可する書込み許可信号を出力する波形整形・タイミング発生部と、
前記試験パターン信号が入力された前記メモリデバイスから出力された応答出力信号と前記期待値パターン信号とを比較し、前記期待値パターン信号と応答出力信号により不良セルを検出してフェイル信号を出力するとともに、前記不良セルが検出されたブロックのうちの当該不良セルよりも後に試験されるメモリ領域への書込み禁止を指示する禁止信号を出力する論理比較部と、
前記不良情報を前記アドレス信号の示すアドレスに格納するともに、不良セルが予め検出されているブロックへの書込み禁止を指示するマスク信号を出力する不良解析メモリと、
前記禁止信号及びマスク信号の一方又は双方が入力された場合に、前記書込み許可信号の前記メモリデバイスへの出力を停止する出力制御部と
を備えた半導体試験装置であって、
前記パターン発生部は、前記禁止信号及びマスク信号による書込み禁止の指示を解除する解除信号を出力し、
前記出力制御部は、前記禁止信号及びマスク信号の一方又は双方が入力されている場合であっても、前記解除信号が入力されたときに、前記書込み許可信号を出力する
ことを特徴とする半導体試験装置。
【請求項２】
前記パターン発生部は、
前記マスク信号により書込みが禁止されているブロックの情報書込み空間のセルに情報を書き込むタイミング、及び／又は、
前記禁止信号により書込みが禁止されている領域に含まれる書込み領域のセルに情報を書き込むタイミングに合わせて、前記解除信号を出力する
ことを特徴とする請求の範囲第１項記載の半導体試験装置。
【請求項３】
前記出力制御部は、
前記禁止信号及びマスク信号が入力されるＯＲ回路と、
前記ＯＲ回路の出力及び前記解除信号が入力されるＡＮＤ回路と、
前記ＡＮＤ回路の出力がリセット信号として入力され、前記書込み許可信号がセット信号として入力されるフリップフロップと
を含むことを特徴とする請求の範囲第１項又は第２項記載の半導体試験装置。
【請求項４】
前記メモリデバイスが、フラッシュメモリであることを特徴とする請求の範囲第１項、第２項又は第３項記載の半導体試験装置。
【請求項５】
前記解除信号が、メモリデバイスコントロール信号に含まれることを特徴とする請求の範囲第１項〜第４項のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリ等のメモリデバイスを試験対象とする半導体試験装置に関し、特に、バッド・ブロック・マスク（Ｂａｄ
Ｂｌｏｃｋ Ｍａｓｋ；ＢＢＭ）機能及びフェイル・ループ・バック（Ｆａｉｌ Ｌｏｏｐ Ｂａｃｋ；ＦＬＢ）機能を有する半導体試験装置に関する。
【０００２】
【従来技術】
フラッシュメモリ等を試験対象とする半導体試験装置は、試験パターン信号をメモリデバイスへ入力し、メモリデバイスからの応答出力信号と期待値パターン信号とを比較する。そして、比較結果の不一致をメモリセルの不良として検出し、不良情報（フェイルデータ）を不良解析メモリへ格納する。不良解析メモリには、メモリデバイスと同一のアドレス空間が設定され、不良セルのアドレスと同一アドレスに不良情報が格納される。
【０００３】
ここで、第５図を参照して、従来の半導体試験装置の一例について簡単に説明する。
第５図に示すように、従来例の半導体試験装置は、パターン発生部１、波形整形・タイミング発生部２、出力制御部３、論理比較部５、不良解析メモリ６により構成されている。
パターン発生部１は、周期信号、波形制御信号及び期待値パターン信号とともに、メモリデバイス（ＭＵＴ）４における書き込みアドレスを指定するアドレス信号を発生する。
また、波形整形・タイミング発生部２は、波形制御信号により波形整形された試験パターン信号を出力するとともに、試験パターン信号の書込みをメモリデバイスに許可する書込み許可信号を出力する。
【０００４】
なお、第５図においては、期待値パターン信号の伝送経路の図示を省略する。
また、論理比較部５は、試験パターン信号が入力されたメモリデバイス４から出力された応答出力信号と期待値パターン信号とを比較する。比較の結果、期待値パターン信号と応答出力信号との不一致の場合を不良セルとして検出する。不良セルが検出されると、論理比較部５は、不良解析メモリ６へフェイル信号Ｓ２を出力する。
フェイル信号Ｓ２が入力された不良解析メモリ６は、アドレス信号の示すアドレスに不良情報を格納する。
【０００５】
ところで、メモリ領域が複数のブロックに分割されたフラッシュメモリ等のメモリデバイスを試験対象とする場合、バッド・ブロック・マスク（Ｂａｄ
Ｂｌｏｃｋ Ｍａｓｋ）機能やフェイル・ループ・バック（Ｆａｉｌ Ｌｏｏｐ Ｂａｃｋ）機能により、不良セルを含むブロックの全部又は一部の書込みが禁止される。
ここで、第６図を参照して、バッド・ブロック・マスク（Ｂａｄ Ｂｌｏｃｋ Ｍａｓｋ）機能及びフェイル・ループ・バック（Ｆａｉｌ
Ｌｏｏｐ Ｂａｃｋ）機能について簡単に説明する。第６図は、メモリデバイスのアドレス空間を模式的に示したものである。第６図に示す例では、メモリデバイスのメモリ領域は、複数のブロックに分割されている。そして、各ブロックは、データ等を書き込むメモリ論理アドレス空間と、剰余空間である情報書込み空間とによりそれぞれ構成されている。
【０００６】
バッド・ブロック・マスク（ＢＢＭ）機能とは、プレ・チェック（Ｐｒｅ Ｃｈｅｃｋ）等により予め不良セルが検出されているブロックへの書込みを禁止する機能である。予め検出された不良セルの情報（不良情報）は、不良解析メモリ６に保持される。不良解析メモリ６は、この不良情報に基づいて、その不良セルが含まれるブロック全体の書込みを禁止するマスク信号Ｓ１を出力する。
このマスク信号Ｓ１により、第６図の示すアドレス空間のうちの第２ブロック４２の全域の書込みが禁止される。この書込み禁止領域には、情報書込み空間４２ａも含まれる。
【０００７】
また、フェイル・ループ・バック（ＦＬＢ）機能とは、論理比較部５において不良セルが検出された場合、その不良セルを含むブロックのうち、その不良セルよりも後に試験されるメモリ領域への書込みを禁止する機能である。不良セルを検出した論理比較部５は、フェイル信号Ｓ２を不良解析メモリ６へ出力するとともに、新たに検出された不良セルを含むブロックのうち、その不良セルよりも後に試験されるメモリ領域への書込みを禁止する禁止信号Ｓ３を出力する。
この禁止信号Ｓ３により、第６図に示すアドレス空間のうち、第４ブロック４４に「ｆ」で示す不良発生アドレス４００よりも後の領域への書込みが禁止される。この禁止領域には、情報書込み空間の一部分４４ａも含まれる。
なお、同一のメモリデバイス４を再度試験する際には、不良セルを含む第４ブロック４４全体への書込みが、今度はマスク信号Ｓ１により禁止されることになる。
【０００８】
そして、出力制御部３ａは、禁止信号Ｓ３及びマスク信号Ｓ１の一方又は双方が入力された場合に、書込み許可信号（ＷＥ）のメモリデバイスへの出力を停止する。この機能を実現するため、この従来例では、出力制御部３ａを、第一ＯＲ回路３１、第二ＯＲ回路３２及びフリップフロップ３０により構成している。
第一ＯＲ回路３１には、禁止信号Ｓ３及びマスク信号Ｓ２が入力される。また、第二ＯＲ回路３２には、第一ＯＲ回路３１の出力及び波形整形・タイミング発生部２からのタイミング信号が入力される。また、フリップフロップ３０には、第二ＯＲ回路３２の出力がリセット信号Ｓ５として入力され、書込み許可信号（ＷＥ）がセット信号として入力される。
これにより、禁止信号Ｓ３及びマスク信号Ｓ１の少なくとも一方が第一ＯＲ回路３１へ出力されると、フリップフロップ３０にリセット信号Ｓ５が入力され、書込み許可信号（ＷＥ）の出力が停止する。これにより、予め不良セルが検出されているブロックや、試験中に不良セルが新たに検出されたブロックの残り部分への書込みが禁止される。
【０００９】
ところで、フラッシュメモリ等のメモリ領域のアドレス空間には、一般に、剰余の空間が設けられており、この剰余空間を情報書込み空間として使用している。例えば、不良セルが検出されているブロックの情報書込み空間には、不良セルを含むことを示すフラグを書き込むことがある。このようにフラグを書き込んでおけば、不良セルが含まれるブロックを容易に把握することができる。
ところが、バッド・ブロック・マスク機能やフェイル・ループ・バック機能により、不良セルを含むブロックの全部又は一部の書込みが禁止されると、これらのブロックの情報書込み空間へのフラグ等の書込みも禁止されることになる。その結果、情報書込み空間に情報を書くための書き込みサイクルを追加する必要があり、処理に時間がかかるという問題が生じる。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、上記の問題点を解決するためになされたものであり、バッド・ブロック・マスク機能やフェイル・ループ・バック機能により、不良セルを含むブロックの全部又は一部の書込みが禁止されたブロックの情報書込み空間への書込みを可能にする技術を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体試験装置は、メモリ領域が複数のブロックに分割されたメモリデバイスを試験対象とし、波形制御信号及び期待値パターン信号とともに、メモリデバイスにおける書き込みアドレスを指定するアドレス信号を発生するパターン発生部と、波形制御信号により波形整形された試験パターン信号を出力するとともに、試験パターン信号の書込みをメモリデバイスに許可する書込み許可信号を出力する波形整形・タイミング発生部と、試験パターン信号が入力されたメモリデバイスから出力された応答出力信号と期待値パターン信号とを比較し、期待値パターン信号と応答出力信号との不一致により不良セルを検出してフェイル信号を出力するとともに、不良セルが検出されたブロックのうちの当該不良セルよりも後に試験されるメモリ領域への書込み禁止を指示する禁止信号を出力する理論比較部と、不良情報をアドレス信号の示すアドレスに格納するともに、不良セルが予め検出されているブロックへの書込み禁止を指示するマスク信号を出力する不良解析メモリと、禁止信号及びマスク信号の一方又は双方が入力された場合に、書込み許可信号のメモリデバイスへの出力を停止する出力制御部とを備えた半導体試験装置であって、パターン発生部は、禁止信号及びマスク信号による書込み禁止の指示を解除する解除信号を出力し、出力制御部は、禁止信号及びマスク信号の一方又は双方が入力されている場合であっても、解除信号が入力されたときに、書込み許可信号を出力する構成としてある。
このような本発明の半導体試験装置によれば、バッド・ブロック・マスク機能やフェイル・ループ・バック機能によるブロックへの書込み禁止処理を、解除信号により解除することができる。その結果、書込みが禁止されているブロックの情報書込み空間にフラグ等の情報を書き込むことが可能となる。これにより、情報書込み空間を有効に利用することが可能となる。
【００１２】
また、本発明の半導体試験装置は、パターン発生部が、マスク信号により書込みが禁止されているブロックの情報書込み空間のセルに情報を書き込むタイミング、及び／又は、禁止信号により書込みが禁止されている領域に含まれる書込み領域のセルに情報を書き込むタイミングに合わせて、解除信号を出力する構成としてある。
このようなタイミングで解除信号を出力すれば、書込みが禁止されているブロックの剰余空間である情報書込み空間へ、不良セルを含むことを示すフラグ等の任意の情報を書き込むことができる。
【００１３】
さらに、本発明の半導体試験装置は、出力制御部が、禁止信号及びマスク信号が入力されるＯＲ回路と、ＯＲ回路の出力及び解除信号が入力されるＡＮＤ回路と、ＡＮＤ回路の出力がリセット信号として入力され、書込み許可信号がセット信号として入力されるフリップフロップとを含む構成としてある。
出力制御部をこのような構成とすれば、禁止信号及びマスク信号の一方又は双方が出力されている場合においても、解除信号が出力された場合に、書込み指示信号をメモリデバイスへ入力することができる。
【００１４】
また、本発明の半導体試験装置は、メモリデバイスが、フラッシュメモリである。すなわち、本発明は、特に、フラッシュメモリの試験に用いて好適である。
そして、本発明の半導体試験装置は、解除信号が、メモリデバイスコントロール信号に含まれる構成としてある。
このような構成により、メモリデバイスコントロール信号を用いれば、メモリデバイスへ入力される書込みパターンのタイミングに合わせて、解除信号を容易に発生させることが可能となる。
【００１５】
【発明の実施の形態】
本発明をより詳細に説明するために、添付の図面を参照して説明する。
まず、第１図を参照して、実施形態の半導体試験装置の構成について説明する。
この半導体試験装置は、メモリ領域が複数のブロックに分割されたフラッシュメモリ（ＭＵＴ）４を試験対象とし、第１図に示すように、パターン発生部１、波形整形・タイミング発生部２、出力制御部３、論理比較部５及び不良解析メモリ６により構成されている。
なお、本実施形態では、半導体試験装置が通常有している遅延回路及びピン・エレクトロニクス等の構成の図示及び説明を省略する。
【００１６】
パターン発生部１は、周期信号、波形制御信号及び期待値パターン信号とともに、メモリデバイス４における書き込みアドレスを指定するアドレス信号を発生する。
なお、第１図においては、期待値パターン信号の伝送経路の図示を省略する。
さらに、パターン発生部１は、後述する禁止信号Ｓ３及びマスク信号Ｓ１による書込み禁止の指示を解除する解除信号Ｓ４を出力する。解除信号Ｓ４は、メモリデバイスコントロール信号に含まれる。この解除信号Ｓ４は、マスク信号Ｓ１により書込みが禁止されているブロックの情報書込み空間のセルに情報を書き込むタイミング、及び／又は、禁止信号Ｓ３により書込みが禁止されている領域に含まれる書込み領域のセルに情報を書き込むタイミングに合わせて出力される。
【００１７】
波形整形・タイミング発生部２は、波形制御信号により波形整形された試験パターン信号を出力するとともに、試験パターン信号の書込みをメモリデバイス４に許可する書込み許可信号（ライトイネーブル；ＷＥ）を出力する。
論理比較部５は、試験パターン信号が入力された前記メモリデバイスから出力された応答出力信号と期待値パターン信号とを比較し、期待値パターン信号と応答出力信号との不一致により不良セルを検出してフェイル信号を出力するとともに、不良セルが検出されたブロックのうちの当該不良セルよりも後に試験されるメモリ領域への書込み禁止を指示する禁止信号を出力する。
不良解析メモリ６は、不良情報をアドレス信号の示すアドレスに格納するともに、不良セルが予め検出されているブロックへの書込み禁止を指示するマスク信号を出力する。
【００１８】
また、出力制御部３は、禁止信号Ｓ３及びマスク信号Ｓ１の一方又は双方が入力された場合に、書込み許可信号（ＷＥ）のメモリデバイス４への出力を原則停止する。
しかし、出力制御部３は、禁止信号Ｓ３及びマスク信号Ｓ１の一方又は双方が入力されている場合であっても、解除信号Ｓ４が入力されたときには、書込み許可信号（ＷＥ）を出力する。
このような機能を実現するため、出力制御部３は、フリップフロップ３０、第一ＯＲ回路３１、第二ＯＲ回路３２及びＡＮＤ回路３３により構成されている。
【００１９】
第一ＯＲ回路３１には、禁止信号Ｓ３及びマスク信号Ｓ１が入力される。また、ＡＮＤ回路３３には、第一ＯＲ回路３１の出力及び解除信号Ｓ４が入力される。さらに、第二ＯＲ回路３２には、ＡＮＤ回路３３の出力及び波形整形・タイミング発生部２から出力されたタイミング信号が入力される。そして、第二ＯＲ回路の３２の出力が、リセット信号Ｓ５としてフリップフロップ３０に入力される。
【００２０】
次に、第２図に示すアドレス空間への書込みを行う場合の制御例について、第３図のタイミングチャートを参照して説明する。
第２図に示すメモリデバイスのアドレス空間は、第６図に示したものと同様に、複数のブロック（４１、４２、４３、…）に分割されている。各ブロックは、データ等を書き込むメモリ論理アドレス空間と、剰余空間である情報書込み空間とにより構成されている。
【００２１】
そして、第２図に示すアドレス空間は、第２ブロック４２が、バッド・ブロック・マスク（ＢＢＭ）機能により全部書込み禁止となっている。また、第４ブロックは、不良発生アドレス４００に「ｆ」で示す不良が検出されるため、フェイル・ループ・バック（ＦＬＢ）機能により部分的に書込み禁止となる。
本実施形態では、ＢＢＭ機能により書込みが禁止されている第２ブロックの情報書込み空間と、ＦＬＢ機能により書込みが禁止されている第４ブロックの情報書込み空間とに、不良セルを含むブロックであることを示すフラグをそれぞれ書き込ませる。そのために、本実施形態では、解除信号により、書込み禁止状態を一時的に解除する。
【００２２】
第３図のタイミングチャートは、出力制御部３へ入力されるマスク信号Ｓ１及び禁止信号Ｓ３、出力制御部３から出力されるリセット信号Ｓ４、及び、フェイル信号Ｓ２の出力タイミングを示している。ここでは、各信号の値が「１」の状態を出力状態とする。
以下、各信号の出力タイミングについて、各ブロックごとに順次に説明する。
【００２３】
＜１＞第１ブロック
まず、第１ブロックの書込み期間中は、マスク信号Ｓ１及び禁止信号Ｓ３のいずれも出力されない。すなわち、マスク信号Ｓ１及び禁止信号Ｓ３の値は「０」のままである。このため、出力制御部３の第一ＯＲ回路３１の出力値も「０」となる。
また、第１ブロック書込み期間中プログラムの指示により、解除信号Ｓ４が出力される。すなわち解除信号Ｓ４の値が一時的に「１」になる。その結果として、出力制御部３のＡＮＤ回路３３には、第一回路３１の出力値「０」とともに、解除信号Ｓ４の反転値「０」が入力されるが、ＡＮＤ回路３３の出力値は「０」となる。
【００２４】
さらに、出力制御部３の第二ＯＲ回路３２には、波形整形・タイミング発生部２からのタイミング信号と、ＡＮＤ回路３３の出力値「０」とが入力される。このため、第二ＯＲ回路３２から出力されるリセット信号Ｓ５の値は、タイミング信号の値にかかわらず「０」となる。
リセット信号Ｓ５の値が出力されていないとき、すなわち、リセット信号Ｓ５の値が「０」の間は、書込みは禁止されない。このため、フリップフロップ３０は、波形整形・タイミング発生部２から出力された書込み信号及び書込み指示信号（ＷＥ）を含む試験パターン信号を、メモリデバイス（ＭＵＴ）４へ出力する。
【００２５】
＜２＞第２ブロック
第２ブロックについては、プレ・チェック等により既に不良セルが検出されている。このため、第２ブロックの書込み期間中、不良解析メモリ６はバッド・ブロック・マスク（ＢＢＭ）機能によりマスク信号Ｓ１を出力制御部３へ出力する。すなわち、マスク信号Ｓ１の値が「１」となる。このため、出力制御部３の第一ＯＲ回路３１の出力値も「１」となる。
その結果、解除信号Ｓ４の値が「０」の間、ＡＮＤ回路３３の出力値は「１」となり、第二ＯＲ回路３２から出力されるリセット信号Ｓ５の値が「１」となる。このため、フリップフロップ３０からのドライバ出力が停止し、メモリデバイス４への書込みが禁止される。
【００２６】
このようにして、解除信号Ｓ４が非出力の間、第２ブロック４２は、バッド・ブロック・マスク（ＢＢＭ）機能により書込み禁止状態となる。
本実施形態では、書込み禁止状態となっている第２ブロック４２の情報書込み領域４２ａに、第２図に「Ｆ」で示すフラグ４０１を書き込む。このため、このフラグ４０１を書き込むタイミングに合わせて、解除信号Ｓ４を出力する。すなわち、解除信号Ｓ４の値を「１」とする。解除信号Ｓ４は、メモリデバイスコントロール信号（ＭＵＴコントロール信号）「Ｃ０」として出力される。解除信号Ｓ４の値が「１」の間、ＡＮＤ回路３３の出力値は「０」となり、第二ＯＲ回路３２から出力されるリセット信号Ｓ５の値が「０」となる。
【００２７】
ここで、第４図を参照して、メモリデバイス４へのデータ書込みパターンの一例について模式的に説明する。
第４図に示すアドレス空間のうち、Ｘ＝０〜２の領域が第２図示したメモリ論理アドレス空間に対応し、Ｘ＝３の領域が第２図に示した情報書込み空間に対応する。ここでは、第４図に示すアドレス空間のうち、Ｙ＝０〜３を便宜的に第２ブロックと見立てて説明する。
データ書込みパターンとして、（１）レジスタの初期設定パターン及び（２）実行命令パターンの例を示す。このデータ書込みパターンは、第４図に示す矢印の順序でデータの書込みを指示する。
【００２８】
（１）初期設定パターン
LMAX=#3
XT=#4
YT=#3
IDX8=#C
EXTRA WRITE=C0
CPE=R
【００２９】
上記初期設定パターンの「ＬＭＡＸ＝＃３」は、Ｘアドレスの最大値が「＃３」であること示す。また、「ＸＴ＝＃４」及び「ＹＴ＝＃３」は、情報領域の初期値のＸ／ＹアドレスをＸＴ／ＹＴにそれぞれ格納することを示す。また、「ＩＤＸ８＝＃Ｃ」は、ＪＮＩ命令時のループ回数を指定する。また、「ＥＸＴＲＡ
ＷＲＩＴＥ＝Ｃ０」は、情報書込み空間への書込みをＭＵＴコントロール「Ｃ０」にて行うことを模式的に指定している。また、「ＣＰＥ＝Ｒ」は、「Ｒ」サイクルで比較することを指定する。
【００３０】
（２）実行命令パターン
START #00
JNI.     X<XB  Y<YB  XB<XB+1  YB<YB+1^BX  R
JNI.-1   X<XT  Y<YT  YT=YT+4  C0
STPS
【００３１】
上記実行命令パターンの「ＳＴＡＲＴ＃００」は、パターンプログラム実行スタートアドレスを示す。「ＪＮＩ」命令は、指定箇所でＩＤＸレジスタに設定された回数実行する。「ＪＮＩ．」の「．」は、同一行を指定し、「ＪＮＩ．−１」の「−１」は、一行前を指定する。また、「ＳＴＰＳ」は、パターンプログラムの終了命令（ＳＥＴＰＡＳＳ）である。
そして、「Ｃ０」記述サイクルでフラグ「Ｆ」のアドレスとなり、書込み禁止が解除される。
これにより、バッド・ブロック・マスク（ＢＢＭ）機能による第２ブロック４２への書込み禁止処理が一時的に解除される。その結果、書込みが禁止されている情報書込み空間４２ａにフラグ４０１（第２図）を書き込むことができる。
【００３２】
＜３＞第３ブロック
第３ブロックの書込み期間中の各信号の値は、第１ブロックの書込み期間と同一であるので、この期間中の動作の詳細な説明を省略する。
【００３３】
＜４＞第４ブロック
第４ブロックについては、試験中に、論理比較部５により不良セルが検出される。不良セルを検出した論理比較部５は、不良解析メモリ６へフェイル信号Ｓ２を出力する。すなわち、フェイル信号Ｓ２の値が「１」となる。
さらに、論理比較部５は、不良セル検出後の第二ブロックの書込み期間中、出力制御部３へフェイル・ループ・バック機能により禁止信号Ｓ３を出力する。すなわち、マスク信号Ｓ１の値が「１」となる。このため、出力制御部３の第一ＯＲ回路３１の出力値も「１」となる。
その結果、解除信号Ｓ４の値が「０」の間、ＡＮＤ回路３３の出力値は「１」となり、第二ＯＲ回路３２から出力されるリセット信号Ｓ５の値が「１」となる。このため、フリップフロップ３０からのドライバ出力が停止し、メモリデバイス４への書込みが禁止される。
このようにして、不良セル以降の第４ブロック４４は、解除信号Ｓ４が出力されていない間、フェイル・ループ・バック（ＦＬＢ）機能により書込み禁止状態となる。
【００３４】
本実施形態では、書込み禁止状態となっている第４ブロック４４の情報書込み領域４４ａに、第２図に「Ｆ」で示すフラグ４０１を書き込む。このため、このフラグ４０１を書き込むタイミングに合わせて、解除信号Ｓ４を出力する。すなわち、解除信号の値を「１」とする。解除信号Ｓ４の値が「１」の間、ＡＮＤ回路３３の出力値は「０」となり、第二ＯＲ回路３２から出力されるリセット信号Ｓ５の値が「０」となる。
【００３５】
これにより、フェイル・ループ・バック機能（ＦＬＢ）機能による第４ブロック４４への書込み禁止処理が一時的に解除される。その結果、書込みが禁止されている情報書込み空間４４ａにフラグ４０１を書き込むことができる。
このように、書込み禁止ブロックにもフラグを書き込むことができるので、バッド・ブロック・マスク（Ｂａｄ Ｂｌｏｃｋ Ｍａｓｋ）機能やフェイル・ループ・バック（Ｆａｉｌ
Ｌｏｏｐ Ｂａｃｋ）機能を利用する場合においても、情報書込み空間を有効に利用することが可能となる。
【００３６】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、フラッシュメモリを試験対象とした例について説明したが、本発明では、試験対象のメモリデバイスはフラッシュメモリには限定されない。
【００３７】
以上、詳細に説明したように、本発明によれば、バッド・ブロック・マスク（Ｂａｄ Ｂｌｏｃｋ Ｍａｓｋ）機能やフェイル・ループ・バック（Ｆａｉｌ
Ｌｏｏｐ Ｂａｃｋ）機能によるブロックへの書込み禁止処理を、解除信号により解除することができる。その結果、ブロックが書込み禁止されている状態においても、ブロックの情報書込み空間にフラグ等の情報を書き込むことが可能となる。これにより、情報書込み空間に情報を書くための書き込みサイクルを追加する必要がなくなり、特に、フェイル・ループ・バック機能時においては、そのサイクルで情報を書き込むことができるため、より高速に処理できるようになる。
【００３８】
【発明の効果】
以上のように、本発明にかかる半導体試験装置は、バッド・ブロック・マスク（Ｂａｄ Ｂｌｏｃｋ Ｍａｓｋ）機能やフェイル・ループ・バック（Ｆａｉｌ
Ｌｏｏｐ Ｂａｃｋ）機能によるブロックへの書き込み禁止処理を、解除信号により解除することができる。
従って、本発明は、フラッシュメモリ等のメモリデバイスを試験対象とする半導体試験装置として、最適に用いることができる。
【図面の簡単な説明】
【図１】  本発明の半導体試験装置の構成を説明するためのブロック図である。
【図２】  本発明の一実施形態におけるメモリの書込み禁止領域を説明するための模式図である。
【図３】  本発明の半導体試験装置の出力制御部の動作を説明するためのタイミングチャートである。
【図４】  試験対象のメモリ内のアクセス順序を説明するための模式図である。
【図５】  従来の半導体試験装置の構成を説明するためのブロック図である。
【図６】  従来におけるメモリの書込み禁止領域を説明するための模式図である。
【符号の説明】
１  パターン発生部
２  波形整形・タイミング発生部
３  出力制御部
４  フラッシュメモリ（ＭＵＴ）
５  論理比較部
６  不良解析メモリ
【図１】
0004127819.tif 000002
【図２】
0004127819.tif 000003
【図３】
0004127819.tif 000004
【図４】
0004127819.tif 000005
【図５】
0004127819.tif 000006
【図６】
0004127819.tif 000007