(57)【特許請求の範囲】
【請求項１】
第１の入力信号と第２の入力信号との位相差に比例した信号を出力し、位相差利得が可変である可変利得位相比較器と、該可変利得位相比較器の出力端に接続された低域通過フィルタと、該低域通過フィルタの出力端に接続された複数個のＶＣＯと、該複数個のＶＣＯの出力端にそれぞれ１個接続された複数個のカプラと、該複数個のカプラの出力端に接続され前記複数個のカプラの出力信号の加算信号の周波数を周波数変換し前記第２の信号を出力する周波数変換器と、前記複数個のＶＣＯの動作のオンオフを制御する制御回路とを有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、前記周波数変換器は、２つの入力をもつミキサ回路からなり、一方の入力に前記複数個のカプラの出力信号の加算信号を入力し、他方の入力に局発信号を入力し、前記ミキサ回路の出力を前記可変利得位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、前記周波数変換器は、分周回路からなり、前記複数個のカプラの出力信号の加算信号を入力し、前記分周回路の出力を前記可変利得位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、前記可変利得位相比較器を前記第２の信号振幅により位相差変換利得が変化する位相比較器に置き換え、該位相比較器と前記周波数変換器との間に利得可変の可変利得増幅器を挿入することを特徴とするＰＬＬ回路。
【請求項５】
請求項４記載のＰＬＬ回路において、前記周波数変換器は、２つの入力をもつミキサ回路からなり、一方の入力に前記複数個のカプラの出力信号の加算信号を入力し、他方の入力に局発信号を入力し、前記ミキサ回路の出力を前記可変利得増幅器を介して前記位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項６】
請求項４記載のＰＬＬ回路において、前記周波数変換器は、分周回路からなり、前記複数個のカプラの出力信号の加算信号を入力し、前記分周回路の出力を前記可変利得増幅器を介して前記位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項７】
請求項１記載のＰＬＬ回路において、前記周波数変換器と前記可変利得位相比較器との間、または前記可変利得位相比較器の第１の入力に複数個の並列接続された低域通過フィルタを接続し、前記並列接続された低域通過フィルタの動作のオンオフを制御する制御回路を有することを特徴とするＰＬＬ回路。
【請求項８】
請求項７記載のＰＬＬ回路において、前記周波数変換器は、２つの入力をもつミキサ回路からなり、一方の入力に前記複数個のカプラの出力信号の加算信号を入力し、他方の入力に局発信号を入力し、前記ミキサ回路の出力を前記可変利得位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項９】
請求項７記載のＰＬＬ回路において、前記周波数変換器は、分周回路からなり、前記複数個のカプラの出力信号の加算信号を入力し、前記分周回路の出力を前記可変利得位相比較器に入力することを特徴とするＰＬＬ回路。
【請求項１０】
請求項２，３，８または９記載のＰＬＬ回路において、前記可変利得位相比較器は、ギルバート乗算器と、第１，第２，第３，第４のカレントミラー回路と、出力定電流値が可変の可変電流源とから構成され、前記可変電流源の出力電流を前記第１のカレントミラー回路に入力し、該第１のカレントミラー回路の出力電流を前記ギルバート乗算器のバイアス電流とし、前記第１の入力信号と前記第２の入力信号とをそれぞれ差動で前記ギルバート乗算器に入力し、前記ギルバート乗算器の差動出力電流である第３の信号および第４の信号をそれぞれ前記第２のカレントミラー回路および前記第３のカレントミラー回路に入力し、前記第２のカレントミラー回路の出力電流を前記第４のカレントミラー回路に入力し、前記第４のカレントミラー回路の出力電流と前記第３のカレントミラー回路の出力電流を加算し前記可変利得位相比較器の出力信号とすることを特徴とするＰＬＬ回路。
【請求項１１】
請求項１０記載のＰＬＬ回路において、前記可変電流源は、複数個のカレントミラー回路と、複数個のスイッチと、制御回路と、基準電流発生回路とから構成され、前記制御回路の制御により前記複数個のカレントミラー回路のそれぞれの出力トランジスタのベースは該出力トランジスタのエミッタまたは前記出力トランジスタが含まれるカレントミラー回路の入力トランジスタのベースと接続され、前記基準電流発生回路の出力定電流を前記複数個のカレントミラー回路に入力し、前記複数個のカレントミラー回路の出力電流を加算し前記可変電流源の出力電流とすることを特徴とするＰＬＬ回路。
【請求項１２】
請求項５または６記載のＰＬＬ回路において、前記位相比較器を、請求項１０記載の可変利得位相比較器における可変電流源を定電流出力の基準電流発生回路に置き換えたことを特徴とする位相比較器に置き換え、該位相比較器に入力される前記可変利得増幅器からの出力信号振幅がｋ・Ｔ／ｑより小さいことを特徴とするＰＬＬ回路。
【請求項１３】
Ｉ，Ｑ信号が入力される直交変調器と該直交変調器の出力に接続されたＰＬＬ回路と該ＰＬＬ回路の出力に接続された電力増幅器とからなる送信系と、Ｉ，Ｑ信号を出力する受信系と、アンテナと、該アンテナと前記送信系と前記受信系と接続するアンテナスイッチとを有する無線通信端末機器において、前記ＰＬＬ回路が、請求項１から１２の何れかに記載のＰＬＬ回路からなることを特徴とする無線通信端末機器。
【請求項１４】
請求項１３記載の無線通信端末機器において、音声をアナログ信号として入力するマイクロホンと、該マイクロホンからのアナログ信号をデジタル信号に変換する第１のＡＤ変換器と、該第１のＡＤ変換器からのデジタル信号を処理する第１のデジタル信号処理部と、該第１のデジタル信号処理部からのデジタル信号をアナログ信号に変換し、該アナログ信号を前記送信系に出力する第１のＤＡ変換器と、前記受信系からのアナログ信号を入力とし、該アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、該第２のＡＤ変換器からのデジタル信号を処理する第２のデジタル信号処理部と、該第２のデジタル信号処理部からのデジタル信号をアナログ信号に変換する第２のＤＡ変換器と、該第２のＤＡ変換器からのアナログ信号を音声として出力するスピーカーとを有する携帯電話からなることを特徴とする無線通信端末機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の動作周波数帯域で、ＩＦ（中間周波数）信号をＲＦ（無線周波数）信号に変換するＰＬＬ回路およびそれを用いた無線通信端末機器に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討したところによれば、以下のとおりである。現在、世界中に数多くの移動体通信システムが存在している。そのため、複数のシステムを使用できる端末が必要となった。たとえば、動作周波数帯域は異なるが変調方式など類似点の多いＧＳＭ（Global Systeｍ for Mobile coｍｍunications）とＤＣＳ１８００（Digital Cellular Systeｍ１８００）が挙げられる。
【０００３】
１つの動作周波数帯域において、ＩＦ信号をＲＦ信号に変換するＰＬＬ回路が、Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ社出版の“Ｐｈａｓｅｌｏｃｋ  Ｔｅｃｈｎｉｑｕｅｓ”（ＩＳＢＮ  ０−４７１−０４２９４−３）１０．３章に記されている。図９は、公知とされた技術ではないが、本発明者によって検討された、ＰＬＬ回路を複数の動作周波数帯域で使用可能にした一例である。
【０００４】
前記ＰＬＬ回路は、位相比較器４１と、ミキサ２と、ｎ個（ｎは２以上の自然数）の低域通過フィルタ（ＬＰＦ）４２−１〜４２−ｎと、ｎ個の電圧制御発振器（ＶＣＯ）４−１〜４−ｎと、ｎ個のカプラ４３−１〜４３−ｎと、ＶＣＯ４−１〜４−ｎの動作のオンオフを制御する制御回路６とから構成される。
【０００５】
位相比較器４１には２つの信号が入力される。第１の入力信号は、参照信号ＩＦであり、第２の入力信号は、ミキサ２の出力信号である。位相比較器４１において、前記参照信号ＩＦとミキサ２の出力信号は位相比較され、位相差に比例した信号が出力される。位相比較器４１の出力信号は、ＬＰＦ４２−１〜４２−ｎに出力され、不要な雑音が除去され、ＶＣＯ４−１〜４−ｎに入力される。制御回路６により、前記ｎ個のＶＣＯのうち希望の動作周波数帯域に応じて１個のＶＣＯが動作し、その他はオフとなり信号を出力しない。ＶＣＯ４−１〜４−ｎの出力周波数はそれぞれｆＶＣＯ１〜ｆＶＣＯｎであり、カプラ４３−１〜４３−ｎに入力される。このカプラにおいて、それぞれの入力信号は２つに分岐されて出力される。第１の出力は、前記ＰＬＬ回路の出力信号となり、第２の出力はミキサ２に入力される。ミキサ２には２つの信号が入力され、第１の入力信号はカプラ４３−１〜４３−ｎの第２の出力信号である。ミキサ２の第２の入力には、周波数ｆＬＯである局発信号ＲＦ−ＬＯが入力される。ミキサ２の出力周波数は、２つの入力周波数の差の絶対値であり、｜ｆＬＯ−ｆＶＣＯｎ｜となる。ミキサ２の出力信号は、位相比較器４１の第２の入力信号となる。今、ＶＣＯ４−ｎが動作しているとすると、前記ＰＬＬ回路がロックした状態では、位相比較器４１の２つの入力周波数は等しくなるため、ｆＩＦ＝｜ｆＬＯ−ｆＶＣＯｎ｜となる。したがって、ＶＣＯ４−ｎの出力周波数f ＶＣＯｎは｜ｆＬＯ−ｆＩＦ｜で与えられる。つまり、前記ＰＬＬ回路への参照信号周波数ｆＩＦは、ｆＶＣＯｎ＝｜ｆＬＯ−ｆＩＦ｜に変換される。
【０００６】
前記ＰＬＬ回路の動作を線形モデルを用いて解析する。ＶＣＯは、ＶＣＯ４−ｎが選択されているとする。位相比較器４１の位相差変換利得をＫｄ、ＶＣＯ４−ｎの感度をＫｖとする。また、ＬＰＦ４２−ｎにラグリードフィルタを用いるとすれば、このＬＰＦ４２−ｎの伝達関数Ｆ（ｓ）は次式（数１）で与えられる。
【０００７】
【数１】
0004056145.tif 000002
【０００８】
また、前記ＰＬＬ回路の開ループ伝達関数Ｈｏは次式（数２）で与えられる。
【０００９】
【数２】
0004056145.tif 000003
【００１０】
前記Ｈｏの極ωｐ、零ωｚはそれぞれ次式（数３，４）で与えられる。
【００１１】
【数３】
0004056145.tif 000004
【００１２】
【数４】
0004056145.tif 000005
【００１３】
前記ωｐおよび前記ωｚがともに前記ＰＬＬ回路のループ帯域Ｋよりも小さい時、このループ帯域Ｋは次式（数５）で与えられる。
【００１４】
【数５】
0004056145.tif 000006
【００１５】
したがって、前記Ｋは、前記Ｋｄ、前記ＫｖおよびＬＰＦ４２−ｎの伝達関数Ｆ（ｓ）によって決まる。前記Ｋｄは定数であるが、前記Ｋｖは一般に動作周波数帯域によって異なる。したがって、前記Ｋｖに応じてＬＰＦ４２−１〜４２−ｎの特性を設計しなくてはならない。
【００１６】
【発明が解決しようとする課題】
ところで、前述のようなＰＬＬ回路について、本発明者が検討した結果、以下のようなことが明らかとなった。前述のＰＬＬ回路は、複数の動作周波数帯域に用いるためにｎ個のＬＰＦを使用する必要がある。一般に、位相比較器はＩＣ内蔵でＬＰＦはＩＣの外付けであるから、外付け部品点数が増加して端末の実装を複雑化し、実装面積が増大することが問題である。また、ｎ個のＬＰＦを使用する場合、ｎ本のピンがＩＣに必要で、ピン数の増大が問題である。さらに、ｎ個のＬＰＦそれぞれに対して設計を行わなくてはならず、設計が複雑化する問題がある。
【００１７】
そこで、本発明の目的は、前述のＰＬＬ回路でｎ個必要だったＬＰＦを１個に削減することで、実装面積およびピン数を減らし、設計を簡略化することができるＰＬＬ回路およびそれを用いた無線通信端末機器を提供するものである。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、上記目的を達成するために、本発明のＰＬＬ回路は、第１の入力信号と第２の入力信号との位相差に比例した信号を出力し位相差変換利得が可変である可変利得位相比較器と、この可変利得位相比較器の出力端に接続されたＬＰＦと、このＬＰＦの出力端に接続されたｎ個のＶＣＯと、このＶＣＯの出力端にそれぞれ１個接続された計ｎ個のカプラと、このｎ個のカプラの出力端に接続され前記ｎ個のカプラの出力信号の加算信号の周波数を周波数変換し前記第２の信号を出力する周波数変換器と、前記ｎ個のＶＣＯの動作のオンオフを制御する制御回路とを有するものである。
【００２１】
また、上記目的を達成するための他の構成として、前記ＰＬＬ回路において、前記可変利得位相比較器を前記第２の信号振幅により前記位相差変換利得が変化する位相比較器に置き換え、この位相比較器と前記周波数変換器の間に利得可変の可変利得増幅器を挿入するものである。
【００２２】
さらに、前記ＰＬＬ回路の出力雑音を抑圧するために、前記ＰＬＬ回路において、前記周波数変換器と前記可変利得位相比較器の間、または前記可変利得位相比較器の第１の入力にｍ個（ｍは自然数）の並列接続されたＬＰＦを接続し、前記並列接続されたＬＰＦの動作のオンオフを制御回路により制御するものである。
【００２３】
また、本発明の無線通信端末機器は、Ｉ，Ｑ信号が入力される直交変調器と、この直交変調器の出力に接続されたＰＬＬ回路と、このＰＬＬ回路の出力に接続された電力増幅器とからなる送信系と、Ｉ，Ｑ信号を出力する受信系と、アンテナと、このアンテナと前記送信系と前記受信系が接続するアンテナスイッチとを有する無線通信端末機器において、前記ＰＬＬ回路が、前述のようなＰＬＬ回路からなることを特徴とするものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明のＰＬＬ回路の実施の形態１を示した構成図である。
【００２６】
本発明に係るＰＬＬ回路は、一例として、可変利得位相比較器１と、ミキサ２と、ＬＰＦ３と、ｎ個のＶＣＯ４−１〜４−ｎと、ｎ個のカプラ５−１〜５−ｎと、前記ＶＣＯの動作のオンオフを制御する制御回路６とから構成される。
【００２７】
可変利得位相比較器１には２つの信号が入力される。第１の入力信号は、周波数がｆＩＦである参照信号ＩＦであり、第２の入力信号は、ミキサ２の出力信号である。可変利得位相比較器１において、前記参照信号ＩＦとミキサ２の出力信号は位相比較され、位相差に比例した信号が出力される。ＬＰＦ３において、可変利得位相比較器１の出力信号は不要な雑音を除去され、ＶＣＯ４−１〜４−ｎに入力される。ＶＣＯ４−１〜４−ｎの出力信号はそれぞれカプラ５−１〜５−ｎのうちの１個のカプラに入力される。制御回路６により、希望の動作周波数帯域に応じて、ＶＣＯ４−１〜４−ｎのうち１個が動作し、その他はオフとなり信号を出力しない。カプラ５−１〜５−ｎは、入力信号を分岐しそれぞれ２つのポートから信号を出力する。カプラ５−１〜５−ｎの第１の出力信号は、前記ＰＬＬ回路の出力信号となり、第２の出力信号は、ミキサ２に入力される。ミキサ２には２つの信号が入力され、第１の入力信号はカプラ５−１〜５−ｎの第２の出力信号である。ミキサ２の第２の入力には、周波数ｆＬＯの局発信号ＲＦ−ＬＯが入力される。今、ＶＣＯ４−ｎが動作しているとすると、ミキサ２の出力周波数は、第１と第２の入力信号の周波数差の絶対値であり、｜ｆＬＯ−ｆＶＣＯｎ｜となる。ミキサ２の出力信号は、可変利得位相比較器１の第２の入力信号となる。前記ＰＬＬ回路がロックした状態では、可変利得位相比較器１の２つの入力周波数は等しくなるため、ｆＩＦ＝｜ｆＬＯ−ｆＶＣＯｎ｜となる。したがって、前記ＶＣＯ４−ｎの出力周波数ｆＶＣＯｎは｜ｆＬＯ−ｆＩＦ｜で与えられる。つまり、前記ＰＬＬ回路への前記参照信号周波数ｆＩＦは、ｆＶＣＯｎ＝｜ｆＬＯ−ｆＩＦ｜に変換される。
【００２８】
前記ＰＬＬ回路の動作の線形モデルによる解析は、前述した図９での解析と同様である。前記式（数５）において、前記ＰＬＬ回路では１つのＬＰＦ３を用いるため、Ｒ１およびＲ２は一定である。前記ループ帯域Ｋは前記位相差変換利得Ｋｄと、前記ＶＣＯ４−ｎの感度Ｋｖの積で決まる。したがって、ＶＣＯ４−１〜４−ｎの感度に応じて、前記Ｋｄを変えれば、１個のＬＰＦのみで前記ループ帯域Ｋの最適化が可能となる。
【００２９】
可変利得位相比較器１の一例を図２に示す。
【００３０】
可変利得位相比較器１は、１４個のトランジスタＱ１〜Ｑ１４と、出力電流ＩＲＥＦが可変の可変電流源７とから構成される。トランジスタＱ１〜Ｑ１４は、バイポーラを用いている。８はギルバート乗算器で、その詳細は培風館社出版「超ＬＳＩのためのアナログ集積回路設計技術（下）」１０．３章に記されている。ギルバート乗算器８の第１の入力１には差動信号ＶＲＥＦ＋とＶＲＥＦ−が入力され、第２の入力２には差動信号ＶＩＦ＋とＶＩＦ−が入力される。ギルバート乗算器８において、前記２つの差動信号が乗算され、差動電流Ｉ１とＩ２が出力される。ギルバート乗算器８の２つの入力信号の振幅が大きく、トランジスタＱ１〜Ｑ６がスイッチング動作を行っている場合、トランジスタＱ８のコレクタ電流をＩ３とすると、前記２つの入力信号の位相差Φとギルバート乗算器８の出力差動電流（Ｉ２−Ｉ１）は次式（数６）で与えられる。
【００３１】
【数６】
0004056145.tif 000007
【００３２】
トランジスタＱ７，Ｑ８はカレントミラー回路で、カレントミラー比をａとすると、Ｉ３＝ａ・ＩＲＥＦとなる。トランジスタＱ９，Ｑ１０はカレントミラー回路で、カレントミラー比をｂとすると、Ｉ４＝ｂ・Ｉ１となる。トランジスタＱ１１，Ｑ１２からなるカレントミラー回路のカレントミラー比もまたｂとすると、Ｉ５＝ｂ・Ｉ２となる。トランジスタＱ１３，Ｑ１４はカレントミラー回路で、カレントミラー比を１とすると、Ｉ６＝Ｉ４となる。可変利得位相比較器１の出力電流（Ｉ５−Ｉ６）は次式（数７）で与えられる。
【００３３】
【数７】
0004056145.tif 000008
【００３４】
したがって、可変利得位相比較器１の位相差変換利得Ｋｄは次式（数８）で与えられる。
【００３５】
【数８】
0004056145.tif 000009
【００３６】
ａ，ｂは定数であるから、前記位相差変換利得ＫｄはＩＲＥＦに比例する。したがって、ＩＲＥＦを変えることで、Ｋｄを可変にできる。
【００３７】
可変電流源７の一例として、電流値が１：２の２種類の定電流を供給できる回路を図３に示す。
【００３８】
前記可変電流源７は、トランジスタＱ１５〜Ｑ１８と、定電流を出力する基準電流発生回路９と、スイッチＳ１，Ｓ２と、スイッチＳ１，Ｓ２を制御する制御回路１０とから構成される。前記トランジスタＱ１５〜Ｑ１８は、いずれも同じサイズである。また、トランジスタＱ１５〜Ｑ１８にはバイポーラを用いている。スイッチＳ１により、トランジスタＱ１６のベースはトランジスタＱ１６のエミッタまたはトランジスタＱ１５のベースと接続される。スイッチＳ２により、トランジスタＱ１７のベースはトランジスタＱ１７のエミッタまたはトランジスタＱ１５のベースと、トランジスタＱ１８のベースはトランジスタＱ１８のエミッタまたはトランジスタＱ１５のベースと接続される。トランジスタＱ１６〜Ｑ１８は、それぞれトランジスタＱ１５とカレントミラー回路を構成している。トランジスタＱ１５は、基準電流発生回路９から電流が入力されるので、前記カレントミラー回路における入力トランジスタと呼び、トランジスタＱ１６〜Ｑ１８は、コレクタから電流を出力するので、前記カレントミラー回路における出力トランジスタと呼ぶことにする。基準電流発生回路９から供給される電流をＩ７とすると、トランジスタＱ１５〜Ｑ１８は同じサイズであるから、トランジスタＱ１６〜Ｑ１８のコレクタ電流はそれぞれＩ７になる。トランジスタＱ１６のベースがトランジスタＱ１５のベースに接続され、トランジスタＱ１７，Ｑ１８のベースがそれぞれトランジスタＱ１７のエミッタ，トランジスタＱ１８のエミッタに接続された場合、トランジスタＱ１７，Ｑ１８はベースエミッタ間電圧が０Ｖなのでコレクタ電流が流れない。したがって、ＩＲＥＦはトランジスタＱ１６のコレクタ電流に等しくＩ７となる。トランジスタＱ１６のベースがトランジスタＱ１６のエミッタに接続され、トランジスタＱ１７，Ｑ１８のベースがトランジスタＱ１５のベースと接続された場合、トランジスタＱ１６はベースエミッタ間電圧が０Ｖなのでコレクタ電流が流れない。したがって、ＩＲＥＦはトランジスタＱ１７，Ｑ１８のコレクタ電流の和に等しく２・Ｉ７となる。
【００３９】
以上のように、スイッチＳ１，Ｓ２の制御により、前記可変電流源７から電流値が１：２の２種類のＩＲＥＦを出力することができる。
【００４０】
従って、本実施の形態によれば、ＰＬＬ回路の位相比較器に、位相差変換利得が可変の可変利得位相比較器１を用いることにより、所望動作周波数帯域に応じて１個が動作する、ＶＣＯ４−１〜４−ｎの感度に応じて位相差変換利得を変えることで、ＰＬＬ回路に必要なＬＰＦ３を１個に削減することができるので、位相比較器が内蔵されるＩＣのピン数の削減、ＰＬＬ回路の設計の簡略化が実現できる。
【００４１】
（実施の形態２）
次に、本発明に係るＰＬＬ回路の実施の形態２を説明する。
【００４２】
図４は、本発明のＰＬＬ回路の実施の形態２を示した構成図である。
【００４３】
本実施の形態２のＰＬＬ回路は、一例として、前記実施の形態１における、可変利得位相比較器１を入力振幅によって利得が変化する位相比較器１１に置き換え、ミキサ２と位相比較器１１の間に可変利得増幅器１２を挿入したことを特徴とする回路である。ＶＣＯ４−１〜４−ｎの感度に応じて可変利得増幅器１２の利得を制御し、位相比較器１１への入力振幅を変え位相比較器１１の利得を変化させることで、前記ＰＬＬ回路のループ帯域を最適化することができる。
【００４４】
位相比較器１１の一例を図５に示す。
【００４５】
本実施の形態２の位相比較器１１は、前記図２における可変電流源７を定電流ＩＲＥＦを出力する基準電流発生回路１３に置き換えたことを特徴とする回路である。トランジスタＱ１〜Ｑ１４は、バイポーラを用いている。
【００４６】
前記位相比較器１１の動作の詳細は、たとえばＭｒ．Ａ．Ｂｉｌｏｔｔｉによる“Ａｐｐｌｉｃａｔｉｏｎｓ  ｏｆ  ａ  Ｍｏｎｏｌｉｔｈｉｃ  Ａｎａｌｏｇ  Ｍｕｌｔｉｐｌｉｅｒ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−３，ｐｐ．３７３−３８０，Ｄｅｃ．１９６８に記されている。この文献によれば、前記位相比較器１１の利得を入力振幅によって変化させるには、以下の２通りの方法がある。
【００４７】
１．入力１，２の振幅をｋ・Ｔ／ｑより小さくして、トランジスタＱ１〜Ｑ６がスイッチング動作しないようにする。
【００４８】
２．入力１，２の一方の振幅は、トランジスタＱ１〜Ｑ６にスイッチング動作させるためｋ・Ｔ／ｑより大きくし、他方の振幅はトランジスタＱ１〜Ｑ６にスイッチング動作させないためにｋ・Ｔ／ｑより小さくする。ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷である。
【００４９】
従って、本実施の形態によれば、ＶＣＯ４−１〜４−ｎの感度に応じて可変利得増幅器１２の利得を制御し、位相比較器１１の利得を変化させることで、前記実施の形態１と同様にＰＬＬ回路に必要なＬＰＦ３を１個に削減することができるので、位相比較器１１が内蔵されるＩＣのピン数の削減、ＰＬＬ回路の設計の簡略化が実現できる。
【００５０】
（実施の形態３）
次に、本発明に係るＰＬＬ回路の実施の形態３を説明する。
【００５１】
図６は、本発明のＰＬＬ回路の実施の形態３を示した構成図である。
【００５２】
本実施の形態３のＰＬＬ回路は、一例として、前記実施の形態１における、可変利得位相比較器１とミキサ２の間にＬＰＦ１６−１〜１６−ｍの並列接続したものを挿入し、可変利得位相比較器１の第１の入力にＬＰＦ１５−１〜１５−ｍの並列接続したものを接続し、制御回路６をＶＣＯ４−１〜４−ｎ，ＬＰＦ１５−１〜１５−ｍおよびＬＰＦ１６−１〜１６−ｍの動作のオンオフを制御する制御回路１４に置き換えたことを特徴とする回路である。
【００５３】
ＬＰＦ１５−１〜１５−ｍとＬＰＦ１６−１〜１６−ｍは、可変利得位相比較器１に入力される雑音を除去するために用いられる。また、参照信号ＩＦには、ｍ通りの周波数ｆＩＦが用いられる。制御回路１４により、ＬＰＦ１５−１〜１５−ｍの中からそれぞれのｆＩＦに最適なカットオフ周波数をもつＬＰＦが１つ選択される。ＬＰＦ１６−１〜１６−ｍについても、同様に最適なものが１つ選択される。
【００５４】
次に、本発明に係るＰＬＬ回路を用いた無線通信端末機器の例を説明する。
【００５５】
図７は、本発明のＰＬＬ回路を用いた無線通信端末機器の一例を示した構成図である。
【００５６】
本発明に係る無線通信端末機器は、直交変調器１７と、前記ＰＬＬ回路１８と、電力増幅器１９とから構成される送信系２３と、アンテナスイッチ２０と、アンテナ２１と、受信系２２とから構成される。
【００５７】
直交変調器１７において、ＩＦ信号はＩ，Ｑ信号により変調される。直交変調器１７の出力信号はＰＬＬ回路１８に参照信号として入力される。ＰＬＬ回路１８には、前記参照信号とＲＦ−ＬＯ信号が入力され、周波数ｆＶＣＯ１〜ｆＶＣＯｎのうち１つが出力信号周波数として出力される。ＰＬＬ回路１８の出力信号は、電力増幅器１９においてその電力を増幅し、アンテナスイッチ２０を通ってアンテナ２１から送信される。アンテナスイッチ２０により、送信時にはアンテナ２１と送信系２３のみが接続され、受信時にはアンテナ２１と受信系２２のみが接続される。アンテナ２１で受信された信号は、アンテナスイッチ２０を通して受信系２２に入力され、復調が行われ、Ｉ，Ｑ信号が出力される。
【００５８】
次に、本発明に係る無線通信端末機器の具体例を説明する。
【００５９】
図８は、本発明の無線通信端末機器として、携帯電話の一例を示した構成図である。
【００６０】
本発明に係る携帯電話は、一例として、たとえば２通りの周波数帯域（通信方式）を使用する場合の回路構成とされ、マイクロホン２４と、送信側のＡＤ変換器２５と、送受信に共通のデジタル信号処理部２６と、送信側のＤＡ変換器２７と、前記送信系２３と、前記アンテナスイッチ２０と、前記受信系２２と、受信側のＡＤ変換器２８と、受信側のＤＡ変換器２９と、スピーカー３０とから構成される。
【００６１】
送信系２３には、２通りの周波数帯域に対応して２つの電力増幅器１９−１，１９−２が備えられ、ＰＬＬ回路１８から出力されたそれぞれの周波数ｆＶＣＯ１またはｆＶＣＯ２の信号は、それぞれの電力増幅器１９−１，１９−２においてその電力が増幅されて出力される。これらの２つの電力増幅器１９−１，１９−２は、前記電力増幅器１９と同様の機能を持ち、また局発信号１（ＩＦ）が入力される直交変調器１７、局発信号２（ＲＦ−ＬＯ）が入力されるＰＬＬ回路１８も前記と同様である。
【００６２】
受信系２２には、２通りの周波数帯域に対応して、２つずつの帯域通過フィルタ３１−１，３１−２、ＬＮＡ３２−１，３２−２、帯域通過フィルタ３３−１，３３−２および、局発信号３ａ，３ｂが入力されるミキサ３４−１，３４−２と、ミキシング後の共通の帯域通過フィルタ３５、局発信号４が入力されるミキサ３６、帯域通過フィルタ３７、可変利得増幅器３８および、局発信号５が入力される直交復調器３９とが備えられている。
【００６３】
前記受信系２２において、それぞれのミキサ３４−１，３４−２，３６は２つの入力信号を掛け合わせた結果を出力し、これにより周波数変換が可能となる。それぞれのミキサ３４−１，３４−２，３６に入力される局発信号は、ＰＬＬシンセサイザから出力される周波数が安定な信号であり、このＰＬＬシンセサイザは参照信号として水晶発振器の出力信号を用いることで出力周波数が安定化する。帯域通過フィルタ３１−１，３１−２，３３−１，３３−２，３５，３７は、ある特定の周波数帯域だけを通過させるフィルタで、通常、帯域通過フィルタ３１−１，３１−２には誘電体フィルタ、帯域通過フィルタ３３−１，３３−２，３５にはＳＡＷフィルタ、帯域通過フィルタ３７にはＬＣフィルタが使用される。可変利得増幅器３８は、デジタル信号処理部２６からの制御信号により利得を変える増幅器であり、アナログ型とデジタル型がある。ＬＮＡ３２−１，３２−２は、雑音の少ない増幅器であり、通常、トランジスタ１個とバイアス回路で構成される。
【００６４】
前記携帯電話において、送信時には、音声がマイクロホン２４を通して入力され、このマイクロホン２４からのアナログ信号をＡＤ変換器２５によりデジタル信号に変換し、このデジタル信号をデジタル信号処理部２６において処理し、さらにデジタル信号処理部２６からのデジタル信号をＤＡ変換器２７によりアナログ信号に変換し、このアナログ信号が送信系２３に出力される。そして、送信系２３において、前記と同様の動作を行い、電力増幅器１９−１または電力増幅器１９−２の一方において増幅された信号は、アンテナスイッチ２０を通ってアンテナ２１から送信される。
【００６５】
また、受信時には、アンテナ２１で受信された信号がアンテナスイッチ２０を通して受信系２２に入力され、帯域通過フィルタ３１−１、ＬＮＡ３２−１、帯域通過フィルタ３３−１、ミキサ３４−１による経路、または帯域通過フィルタ３１−２、ＬＮＡ３２−２、帯域通過フィルタ３３−２、ミキサ３４−２による経路を経て、さらに帯域通過フィルタ３５、ミキサ３６、帯域通過フィルタ３７によるフィルタリング、増幅、ミキシングを繰り返し、可変利得増幅器３８および直交復調器３９を通して復調を行い、受信系２２からＩ，Ｑ信号が出力される。そして、この受信系２２からのアナログ信号を入力とし、このアナログ信号をＡＤ変換器２８によりデジタル信号に変換し、このデジタル信号をデジタル信号処理部２６において処理し、デジタル信号処理部２６からのデジタル信号をＤＡ変換器２９によりアナログ信号に変換し、このアナログ信号がスピーカー３０を通して音声として出力される。
【００６６】
従って、本実施の形態によれば、ＰＬＬ回路の位相比較器として可変利得位相比較器１を用いることにより、所望動作周波数帯域に応じて１個が動作する、ＶＣＯ４−１〜４−ｎの感度に応じて位相差変換利得を変えることで、前記実施の形態１と同様にＰＬＬ回路に必要なＬＰＦ３を１個に削減することができるので、位相比較器が内蔵されるＩＣのピン数の削減、ＰＬＬ回路の設計の簡略化が実現できる。さらに、ＬＰＦ１５−１〜１５−ｍ，１６−１〜１６−ｍにより、可変利得位相比較器１に入力される雑音を除去することができる。このＰＬＬ回路を携帯電話などの無線通信端末機器に用いた場合には、無線通信端末機器の実装面積を低減することができる。
【００６７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
たとえば、前記実施の形態においては、ＰＬＬ回路の周波数変換器が２つの入力をもつミキサ回路から構成される場合について説明したが、ミキサ回路に代えて分周回路から構成することも可能であり、この場合にはカプラの出力信号の加算信号を入力として、その出力が可変利得位相比較器に入力される。
【００６９】
また、前記図２，３および５における回路要素のトランジスタにバイポーラを用いた場合について説明したが、他の種類のトランジスタ、たとえばＭＯＳＦＥＴを用いても同様の機能を実現することができる。
【００７０】
さらに、前記図８に示す携帯電話においては、２通りの周波数帯域を使用する場合の回路構成について示したが、電力増幅器、帯域通過フィルタ、ＬＮＡ、ミキサなどを並列的に接続することにより、さらに多くの周波数帯域を使用する回路構成とすることも可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７２】
本発明によれば、ＩＦ信号をＲＦ信号に変換するＰＬＬ回路において、複数の動作周波数帯域で使用するときに必要なＬＰＦを１個だけにすることができるので、実装面積の低減、位相比較器が内蔵されるＩＣのピン数削減、ＰＬＬ回路の設計の簡略化が行えるという効果がある。この結果、ＰＬＬ回路を用いた携帯電話などの無線通信端末機器の実装面積を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の実施の形態１を示す図である。
【図２】本発明のＰＬＬ回路の実施の形態１において、可変利得位相比較器の一例を示す図である。
【図３】本発明のＰＬＬ回路の実施の形態１において、可変電流源の一例を示す図である。
【図４】本発明のＰＬＬ回路の実施の形態２を示す図である。
【図５】本発明のＰＬＬ回路の実施の形態２において、入力振幅によって利得を変えることのできる位相比較器の一例を示す図である。
【図６】本発明のＰＬＬ回路の実施の形態３を示す図である。
【図７】本発明のＰＬＬ回路を用いた無線通信端末機器の一例を示す図である。
【図８】本発明のＰＬＬ回路を用いた無線通信端末機器として、携帯電話の一例を示す図である。
【図９】本発明の前提となるＰＬＬ回路を示す図である。
【符号の説明】
１  可変利得位相比較器
２  ミキサ
３  ＬＰＦ
４−１〜４−ｎ  ＶＣＯ
５−１〜５−ｎ  カプラ
６  制御回路
７  可変電流源
８  ギルバート乗算器
９  基準電流発生回路
１０  制御回路
１１  位相比較器
１２  可変利得増幅器
１３  基準電流発生回路
１４  制御回路
１５−１〜１５−ｍ  ＬＰＦ
１６−１〜１６−ｍ  ＬＰＦ
１７  直交変調器
１８  ＰＬＬ回路
１９，１９−１，１９−２  電力増幅器
２０  アンテナスイッチ
２１  アンテナ
２２  受信系
２３  送信系
２４  マイクロホン
２５  ＡＤ変換器
２６  デジタル信号処理部
２７  ＤＡ変換器
２８  ＡＤ変換器
２９  ＤＡ変換器
３０  スピーカー
３１−１，３１−２  帯域通過フィルタ
３２−１，３２−２  ＬＮＡ
３３−１，３３−２  帯域通過フィルタ
３４−１，３４−２  ミキサ
３５  帯域通過フィルタ
３６  ミキサ
３７  帯域通過フィルタ
３８  可変利得増幅器
３９  直交復調器
４１  位相比較器
４２−１〜４２−ｎ  ＬＰＦ
４３−１〜４３−ｎ  カプラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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