(57)【特許請求の範囲】
【請求項１】
ΡＮ信号を発生するＰＮ発生器と、
ディジタル受信データを格納するメモリ手段と、
前記メモリ手段に格納されている前記受信データと前記ＰＮ信号の排他的論理和演算を行う演算手段と、
前記演算手段の出力をアナログ電流値に変換するＤＡ変換手段と、
前記ＤＡ変換手段の出力電流の総和を算出する電流加算手段と、
前記電流加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、
アナログ電流の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出し、
前記ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、
前記演算手段は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、
前記ＤＡ変換手段は、前記演算手段の出力に応じてアナログ電流の出力を選択する手段を備え、
前記演算手段の出力がローレベルの場合には、振幅ビットの逆数に対応するアナログ電流を、また、ハイレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電流を選択して出力するように構成し、
受信ディジタル信号とＰＮ信号の誤差分の総和の逆数を算出することにより相関値を算出する
ことを特徴とするディジタルマッチトフィルタ回路。
【請求項２】
ΡＮ信号を発生するＰＮ発生器と、
ディジタル受信データを格納するメモリ手段と、
前記メモリ手段に格納されている前記受信データと前記ＰＮ信号の排他的論理和演算を行う演算手段と、
前記演算手段の出力をアナログ電流値に変換するＤＡ変換手段と、
前記ＤＡ変換手段の出力電流の総和を算出する電流加算手段と、
前記電流加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、
アナログ電流の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出し、
前記ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、
前記演算手段は、前記ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、
前記ＤＡ変換手段は、前記演算手段の出力に応じてアナログ電流の出力を選択する手段を備え、
前記演算手段の出力がハイレベルの場合には、振幅ビットの逆数に対応するアナログ電流を、また、ローレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電流を選択して出力するように構成し、
受信ディジタル信号とＰＮ信号の一致分の総和の逆数を算出することにより相関値を算出する
ことを特徴とするディジタルマッチトフィルタ回路。
【請求項３】
ΡＮ信号を発生するＰＮ発生器と、
ディジタル受信データを格納するメモリ手段と、
前記メモリ手段に格納されている前記受信データと前記ＰＮ信号の排他的論理和演算を行う演算手段と、
前記演算手段の出力をアナログ電荷値に変換するＤＡ変換手段と、
前記ＤＡ変換手段の出力電荷の総和を算出する電荷加算手段と、
前記電荷加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、
アナログ電荷の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出し、
前記ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、
前記演算手段は、前記ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、
前記ＤＡ変換手段は、前記演算手段の出力に応じてアナログ電荷の出力を選択する手段を備え、
前記演算手段の出力がローレベルの場合には、振幅ビットの逆数に対応するアナログ電荷を、また、ハイレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電荷を選択して出力するように構成し、
受信ディジタル信号とＰＮ信号の誤差分の総和の逆数を算出することにより相関値を算出する
ことを特徴とするディジタルマッチトフィルタ回路。
【請求項４】
ΡＮ信号を発生するＰＮ発生器と、
ディジタル受信データを格納するメモリ手段と、
前記メモリ手段に格納されている前記受信データと前記ＰＮ信号の排他的論理和演算を行う演算手段と、
前記演算手段の出力をアナログ電荷値に変換するＤＡ変換手段と、
前記ＤＡ変換手段の出力電荷の総和を算出する電荷加算手段と、
前記電荷加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、
アナログ電荷の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出し、
前記ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、
前記演算手段は、前記ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、
前記ＤＡ変換手段は、前記演算手段の出力に応じてアナログ電荷の出力を選択する手段を備え、
前記演算手段の出力がハイレベルの場合には、振幅ビットの逆数に対応するアナログ電荷を、また、ローレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電荷を選択して出力するように構成し、
受信ディジタル信号とＰＮ信号の一致分の総和の逆数を算出することにより相関値を算出する
ことを特徴とするディジタルマッチトフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトラム拡散を用いた多元接続（ＣＤＭＡ：Code Division Multiple Access）通信方式の受信装置等において、同期捕捉を実現するために使用されるディジタルマッチトフィルタ回路に関する。
【０００２】
【従来の技術】
スペクトラム拡散通信方式では、拡散符号として送信側と受信側で同一のＰＮコード（psudo noise code：疑似雑音コード）を用いてデータの拡散及び逆拡散を行う。ＰＮコードは＋１又は−１の値を持つ数が連続する数列であり、その数列の時間幅をチップ（ｃｈｉｐ）という。２つのＰＮコードを１チップごとに乗算し、加算することによって相関値が得られるが、この相関値はそのＰＮコードの位相が一致したときに高い値となり、位相が異なるときは０に近くなるという特徴を持つ。
【０００３】
そのため受信時には、受信信号のΡＮコードと受信局内で発生されるＰＮコードとの位相が一致した時のみ正確にスペクトラム拡散復調（以後、ＳＳ復調という）される。このためＣＤＭＡ通信における受信局では、通信の開始において正確な同期位相をつかむ必要がある。これを同期の捕捉という。
【０００４】
ＣＤＭＡ通信方式を用いた拡散符号同期回路としては、例えば、「スペクトラム拡散通信」山内雪路著、東京電気大学出版局ｐｐ１０５−１１２に記載されたものがある。
【０００５】
同期捕捉方法としては、まず、この各相信号にΡＮコード系列を１チップ毎に乗算し、加算することで相関をとり、その各相関結果を２乗して加算することによって、受信信号の相関パワーを得る。理想的な状態おいては、受信信号のΡＮコードと受信局が発生するΡＮコードとの位相が一致した時のみ高い相関パワーが得られ、１チップでも外れると相関パワーが０近くなるので、順次、すべてのＰＮコード系列の位相について上述した方法で相関パワーを求めれば、相関パワーが最も高くなる若しくは、ある相関パワーがしきい値を超えるＰＮコード系列の位相を求めることができる。これを実際に行うためには一般に、上記文献に記載されたマッチトフィルタと呼ばれる回路を用いる方法が採られる。
【０００６】
これは、前述した相関パワーを算出する手段により受信した入力信号を１チップ又は数分の１チップずつずらしながら行い、相関パワーが最も高い位置、又は相関パワーがしきい値を超えた位置をＰＮコードが一致した位相位置とみなし、同期位置とする回路である。
【０００７】
同期捕捉には、パイロット信号といった既知データ信号が用いられ、この既知データは、オール１又はオール−１といった値が使用されるので、パイロット信号はデータ変調されていないＰＮコードとなる。パイロット信号は、通話信号に重ねて常時送信されており、受信局では、データ変調されていない信号との相関をとるため、複数ビット間に渡る相関が可能となり、高い相関利得が得られる。前記のマッチトフィルタでは、相関長分（チップ数）のレジスタに受信信号を蓄積し、相関長分のΡＮコードを乗算係数として、チップ毎に受信信号とＰＮコードの乗算を並列に行い、加算して相関結果を得る。
【０００８】
次チップの受信信号が入力されると、受信信号レジスタを１シフトさせた後、レジスタに蓄積し、次の相関演算を行う。これにより、１チップ位相のずれた位置での相関結果が得られる。このため、次チップの信号が入力される前に全相関演算を終わらせる必要がある。数分の１チップの精度の位相で結果を得たい場合は、さらにレジスタ数を増す。
【０００９】
従来、マッチトフィルタ回路には上記文献に開示されるようなＣＣＤ（Charge Coupled Device）素子やＳＡＷ（Surface Acoustic Wave）素子を用いてアナログ入力信号を遅延させ、受信データのＰＮ信号と受信機内に用意されたＰＮ信号の相関値を検出する相関器を用いている。
【００１０】
図８は上記文献に記載されたＳＡＷ素子を用いた相関器の等価回路の一例を示す図、図９はＳＡＷ素子による同期捕捉回路を示す図である。
【００１１】
図９において、ＳＡＷ素子による同期捕捉回路は、タップ付き遅延線１０１、加算器１０２、及び排他的論理和演算子１０３から構成される。同期捕捉に使うＳＡＷ素子は、ＳＡＷの伝搬路途中に一定間隔で電極を取り付け、中間的な遅延量の信号を中間タップとして多数取り出せる構造になっている。それぞれのタップの間隔は丁度遅延量がＰＮ系列のチップ幅に相当するように設定されている。
【００１２】
この回路を図８の等価回路でみると、Ｄがタップ付き遅延線１０１に相当し、Ｒの可変抵抗が排他的論理和演算子１０３に相当し、出力線が加算器１０２に相当する。
【００１３】
タップ付き遅延線１０１には、図８の左から信号が入力され、入力された信号は、順次右側にシフトされ、ＰＮ系列一周期に相当する受信データが格納される構成になっており、ある時刻にはＳＡＷ素子の中間タップからＰＮ信号１周期分に相当する受信データが同時に見えることになる。
【００１４】
一方、受信機内に用意されたＰＮ信号は、排他的論理和演算子１０３の一方の入力端子に入力される。
【００１５】
排他的論理和演算子１０３の他方の入力端子には、タップ付き遅延線１０１の中間タップから見えるＰＮ信号１周期分に相当する受信データが入力される。排他的論理和演算子１０３の出力は、受信機内に用意されたＰＮ信号と中間タップから見えるＰＮ信号１周期分に相当する受信データが一致したときに「１」となり、加算器１０２に受信データが出力され、不一致のときには「０」となり、加算器１０２には何も出力されない。
【００１６】
このような構成をとることにより出力端子には、ある時刻におけるＰＮ信号１周期分に相当する受信データと受信機内に用意されたＰＮ信号の一致した数量に比例した振幅を有する信号が出力される。
【００１７】
このような状態で入力に受信データが連続して到達すると、出力にはタップ付き遅延線に格納された受信データと受信機内に用意されたＰＮ信号の一致した数量に応じた相関値がリアルタイムに出力される。
【００１８】
この出力をＰＮ信号一周期間観測するとその中に必ず１個所は相関値の大きな値が検出されることになり、これを利用して受信データのＰＮ信号発生タイミングと受信機内のＰＮ信号発生タイミングの同期を取ることが可能となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、このような従来の同期捕捉回路にあっては、ＳＡＷ素子を用いるため、個別部品になってしまい装置の小型化が困難であるという問題点があった。
【００２０】
本発明は、遅延素子を作成することを容易にするとともに、回路の小型化を実現することができ、集積回路化を可能にして部品数を削減することができるディジタルマッチトフィルタ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係るディジタルマッチトフィルタ回路は、ΡＮ信号を発生するＰＮ発生器と、ディジタル受信データを格納するメモリ手段と、メモリ手段に格納されている受信データとＰＮ信号の排他的論理和演算を行う演算手段と、演算手段の出力をアナログ電流値に変換するＤＡ変換手段と、ＤＡ変換手段の出力電流の総和を算出する電流加算手段と、電流加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、アナログ電流の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出するように構成する。
【００２２】
上記の構成において、ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、演算手段は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、ＤＡ変換手段は、演算手段の出力に応じてアナログ電流の出力を選択する手段を備え、演算手段の出力がローレベルの場合には、振幅ビットの逆数に対応するアナログ電流を、また、ハイレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電流を選択して出力するように構成し、受信ディジタル信号とＰＮ信号の誤差分の総和の逆数を算出することにより相関値を算出するものであってもよい。
【００２３】
代わりに、ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、演算手段は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、ＤＡ変換手段は、演算手段の出力に応じてアナログ電流の出力を選択する手段を備え、演算手段の出力がハイレベルの場合には、振幅ビットの逆数に対応するアナログ電流を出力し、また、ローレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電流を選択して出力するように構成し、受信ディジタル信号とＰＮ信号の一致分の総和の逆数を算出することにより相関値を算出するものであってもよい。
【００２４】
本発明に係るディジタルマッチトフィルタ回路は、ΡＮ信号を発生するＰＮ発生器と、ディジタル受信データを格納するメモリ手段と、メモリ手段に格納されている受信データとＰＮ信号の排他的論理和演算を行う演算手段と、演算手段の出力をアナログ電荷値に変換するＤＡ変換手段と、ＤＡ変換手段の出力電荷の総和を算出する電荷加算手段と、電荷加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、アナログ電荷の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出するように構成する。
【００２５】
上記の構成において、ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、演算手段は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、ＤＡ変換手段は、演算手段の出力に応じてアナログ電荷の出力を選択する手段を備え、演算手段の出力がローレベルの場合には、振幅ビットの逆数に対応するアナログ電荷を、また、ハイレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電荷を選択して出力するように構成し、受信ディジタル信号とＰＮ信号の誤差分の総和の逆数を算出することにより相関値を算出するものであってもよい。
【００２６】
代わりに、ディジタル受信データは、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットから構成されており、演算手段は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行い、ＤＡ変換手段は、演算手段の出力に応じてアナログ電荷の出力を選択する手段を備え、演算手段の出力がハイレベルの場合には、振幅ビットの逆数に対応するアナログ電荷を、また、ローレベルの場合には振幅ビットに対応する値と振幅ビットの最大値を加算した値との和に対応したアナログ電荷を選択して出力するように構成し、受信ディジタル信号とＰＮ信号の一致分の総和の逆数を算出することにより相関値を算出するものであってもよい。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
第１の実施形態
図１は本発明の第１の実施形態に係るディジタルマッチトフィルタ回路の構成を示すブロック図である。
【００２８】
図１において、ディジタルマッチトフィルタ回路は、ΡＮパターン（ＰＮ信号という）を発生するＰＮ発生器１、ＰＮ発生器１のＮ本の出力に対応する複数の（Ｎ個の）単位演算回路群２、ＤＡ変換回路２３（ＤＡ変換手段）（後述）の出力電流の総和を算出する電流加算回路３（電流加算手段）、電流加算回路３の出力をディジタル信号に変換するＡＤ変換回路４（ＡＤ変換手段）、ディジタル信号を入力する入力端子１１、及び出力端子１２から構成される。
【００２９】
ＰＮ発生器１のＮ本の出力は、Ｎ個の単位演算回路群２の第１の入力に接続され、ｎ個目の単位演算回路群２の第１の出力はｎ＋１個目の単位演算回路群２の第２の入力に接続される。また、入力端子１１は、１個目の単位演算回路群２の第２の入力に接続され、Ｎ個の単位演算回路群２の第２の出力は電流加算回路３のＮ個の入力に接続され、電流加算回路３の出力はＤＡ変換回路４の入力に接続され、ＤＡ変換回路４の出力は出力端子１２に接続される。
【００３０】
入力端子１１は、ディジタル受信データ入力端子であり、出力端子１２はディジタル受信データとＰＮ信号の相関値出力端子である。
【００３１】
電流加算回路３は、受信ディジタル信号とＰＮ信号の相関値をアナログ電流の電流加算により算出する。
【００３２】
単位演算回路群２は、Ｎ個の単位演算回路群２−１，…，２−Ｎからなり、ディジタル受信データを格納するメモリ素子２１（メモリ手段）と、メモリ素子２１に格納されている受信データとＰＮ信号の排他的論理和演算する排他演算回路素子２２（演算手段）と、排他演算回路素子２２の出力をアナログ電流値に変換するＤＡ変換回路２３とから構成される。
【００３３】
単位演算回路群２の第２の入力は、メモリ素子２１の入力に接続され、メモリ素子２１の出力は単位演算回路群２の第１の出力と排他演算回路素子２２の第１の入力に接続される。また、ＰＮ発生器１の各出力（単位演算回路群２の第１の入力）は、排他演算回路素子２２の第２の入力に接続され、排他演算回路素子２２の出力はＤＡ変換回路２３の入力に接続され、ＤＡ変換回路２３の出力は単位演算回路群２の第２の出力として電流加算回路３の入力端子に接続される。
【００３４】
メモリ素子２１は、ディジタルデータを一時保持するためのレジスタであり、本実施形態ではＤタイプのフリップフロップ（ＤＦＦ）により構成する。メモリ素子２１には、Ｄ−ラッチ、ＲＡＭ等を用いてもよい。
【００３５】
図２は上記ＤＡ変換回路２３の回路構成の一例を示す図である。
【００３６】
図２に示すように、ＤＡ変換回路２３は、定電流源回路２４と、入力によってＯＮ−ＯＦＦするスイッチトランジスタ２５とより構成される。
【００３７】
図３は上記電流加算回路３の回路構成の一例を示す図である。
【００３８】
図３に示すように、電流加算回路３は、２つのトランジスタ２６，２７により構成されるカレントミラー回路から構成される。トランジスタ２６のソースは、マルチ入力ＩｉｎとなっておりＮ個の単位演算回路群２の第２の出力がそれぞれ入力される。トランジスタ２６とカレントミラー構成されたトランジスタ２７に流れる電流が出力Ｉｏｕｔとなる。
【００３９】
以下、上述のように構成されたディジタルマッチトフィルタ回路の動作を説明する。
【００４０】
入力端子１１には、ディジタル受信データが入力される。入力端子１１に入力された受信データは、単位演算回路群２のメモリ素子２１に保持され、新たなデータが入力されるたびに順次右側にシフトされ、ＰＮ系列一周期に相当する受信データが格納される。これにより、ある時刻には個々のメモリ素子２１からの出力にはＰＮ系列一周期分に相当する受信データが同時に見えることになる。
【００４１】
一方、受信機内では、ＰＮ発生器１によりＰＮ信号が生成され、単位演算回路群２の排他演算回路素子２２の一方の入力端子に入力される。
【００４２】
排他演算回路素子２２の他方の入力端子には、各メモリ素子２１からの出力が入力される。
【００４３】
排他演算回路素子２２の出力は、ＰＮ発生器１により生成されたＰＮ信号と個々のメモリ素子２１からの出力が、一致したときに「１」となり、図２に示すＤＡ変換回路４のスイッチトランジスタ２５がＯＮとなり、定電流源２４によって発生される単位電流が電流加算回路３に出力され、不一致のときには「０」となり、ＤＡ変換回路４のスイッチトランジスタがＯＦＦとなり、定電流源２４によって発生される単位電流は電流加算回路３に出力されない。
【００４４】
電流加算回路３の出力端子には、Ｎ個の単位演算回路群２において排他演算回路素子２２の出力が「１」になった場合には最大値として単位電流のＮ倍の電流値が出力され、また、Ｎ個の単位演算回路群２において排他演算回路素子２２の出力が「０」になった場合には最小値として０の電流値が出力される。すなわち、電流加算回路３の出力端子にはＮ個の単位演算回路群２に配置された排他演算回路素子２２の出力が「１」になった個数に比例した電流値が出力されることになる。
【００４５】
Ｎ個の電流入力の加算値は図３に示すようなカレントミラー回路を用いて生成することが可能である。
【００４６】
この場合、単位演算回路群２の数量Ｎに応じて入力電流が流れるトランジスタと出力電流が流れるトランジスタのサイズの比を変更することにより出力電流を増幅又は減衰させることも可能である。
【００４７】
電流加算回路３の出力電流は、ＤＡ変換回路２３に入力され、ディジタル信号に変換され出力端子１２から出力される。
【００４８】
以上説明したように、第１の実施形態に係るディジタルマッチトフィルタ回路は、ＰＮ信号を発生するＰＮ発生器１、ＰＮ発生器１のＮ本の出力に対応するＮ個の単位演算回路群２、ＤＡ変換回路２３の出力電流の総和を算出する電流加算回路３、電流加算回路３の出力をディジタル信号に変換するＡＤ変換回路４、ディジタル信号を入力する入力端子１１及び出力端子１２を備え、単位演算回路群２は、ディジタル受信データを格納するメモリ素子２１と、メモリ素子２１に格納されている受信データとＰＮ信号の排他的論理和演算する排他演算回路素子２２と、排他演算回路素子２２の出力をアナログ電流値に変換するＤＡ変換回路２３とから構成し、アナログ電流の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出するようにしたので、ＣＣＤ素子やＳＡＷ素子を用いることなく半導体素子で構成することが可能となり、半導体素子で構成できることからその他の機能を集積化することができる。これにより、部品点数を削減することができ、装置の小型化及び低コスト化を図ることができる。
第２の実施形態
第１の実施形態は、１ビットのディジタル信号を入力するものであったが、本実施形態は、Ｍビットのディジタル信号で表現された受信データを処理するためのディジタルマッチトフィルタ回路を実現するものである。
【００４９】
図４は本発明の第２の実施形態に係るディジタルマッチトフィルタ回路の回路構成を示す図である。本実施形態に係るディジタルマッチトフィルタ回路の説明にあたり前記図１と同一部分には同一符号を付して重複部分の説明を省略する。
【００５０】
図４において、ディジタルマッチトフィルタ回路は、Ｍビット（本実施形態では３ビット）のディジタル信号を入力する入力端子３１、ΡＮパターン（ＰＮ信号）を発生するＰＮ発生器１、ＰＮ発生器１のＮ本の出力に対応する複数の（Ｎ個の）単位演算回路群３２、ＤＡ変換回路４３の出力電流の総和を算出する電流加算回路３、電流加算回路３の出力をディジタル信号に変換するＡＤ変換回路４、各ワード単位の電流を加算する電流加算回路５、アドレス発生器６、及び出力端子１２から構成される。
【００５１】
入力端子３１は、Ｍビットのディジタル受信データ入力端子であり、出力端子１２はディジタル受信データとＰＮ信号の相関値出力端子である。
【００５２】
電流加算回路３は、受信ディジタル信号とＰＮ信号の相関値をアナログ電流の電流加算により算出する。
【００５３】
単位演算回路群３２は、Ｎ個の単位演算回路群３２−１，…，３２−Ｎからなり、それぞれがＭビット（本実施形態では３ビット）幅に拡張され、３ビットのメモリ素子４１と、１つの排他演算回路素子４２と、３ビットのＤＡ変換回路４３と、選択回路４４とから構成される。
【００５４】
メモリ素子４１は、ディジタルデータを保持するためのメモリであり、ＲＡＭにより構成する。また、メモリ素子４１にＲＡＭを用いたためにアドレス発生器６は必須となる。
【００５５】
排他演算回路素子４２は、メモリ素子４１に格納されている受信データとＰＮ信号の排他的論理和演算する。
【００５６】
ＤＡ変換回路４３は、排他演算回路素子４２の出力をアナログ電流値に変換する。
【００５７】
電流加算回路５は、各ワード単位の電流の総和を求める電流加算回路５−１，…，５−Ｎからなり、これらの電流加算回路５の出力は、さらに電流加算回路３ですべてが加算される。すなわち、本実施形態では、電流加算回路は、各ワード単位の電流加算回路５と、電流加算回路５の加算結果の総和を求める電流加算回路３に分割された構成となっている。
【００５８】
ＤＡ変換回路４３は、定電流源回路４５と、入力によってＯＮ−ＯＦＦするスイッチトランジスタ４６とより構成される。ＤＡ変換回路２３に配備される定電流源回路４５は、ビット毎に重み付けされ、例えば図４では振幅ビットである１ビット目がＸ１、２ビット目がＸ２に、またサイン・ビットである３ビット目がＸ４に重み付けされる。
【００５９】
ビット毎に重み付けされたＤＡ変換回路４３の出力は、出力線が結線されることにより一致成分と不一致成分が生成される。
【００６０】
選択回路４４は、ビット毎に重み付けされ、一致成分と不一致成分が生成されたＤＡ変換回路４３出力を選択して出力する。
【００６１】
上記各ブロック間の接続関係は、アドレス発生器６のＮ個の出力が、メモリ素子４１を構成するＲＡＭのワード線に接続される以外は、第１の実施形態と同様である。
【００６２】
以下、上述のように構成されたディジタルマッチトフィルタ回路の動作を説明する。
【００６３】
受信データとＰＮ信号の相関値を電流加算回路５及び電流加算回路３で算出し、ディジタル信号に変換して出力する基本動作は第１の実施形態と同様である。
【００６４】
図５はＭビットに拡張した場合の相関値算出動作を説明するための波形図である。図中、５１はＰＮ信号の波形、５２は受信データの波形であり、５３は誤差振幅、５４は一致振幅である。また、５５は本実施形態において単位演算回路群３２が出力すべき各ワード毎の誤差電流値である。
【００６５】
本実施形態に係るディジタルマッチトフィルタ回路は、移動体通信に用いることを想定しており、受信データはアナログ信号をディジタル信号に変換したものである。本実施形態では、ＭＳＢビットを信号の極性を示すサイン・ビットとして用い、残りのビットを振幅を示す振幅ビットとした場合の例を示す。
【００６６】
サイン・ビットが一致した場合、誤差電流５５は誤差振幅５３に比例したものとなり、サイン・ビットが一致しない場合、誤差電流５５は一致振幅５４に片側の最大振幅値加算したものに比例する。
【００６７】
また、振幅を示す振幅ビットとしてコーディングしたため、サイン・ビットの極性によらず、一致振幅５４は振幅ビットそのものに相当し、誤差振幅５５は振幅ビットの補数に相当する。本実施形態では、サイン・ビットの一致・不一致により一致振幅５４に片側の最大振幅値加算したものと誤差振幅５３のいずれかを選択する選択回路４４を設け、各ワード毎の誤差電流５５を電流加算回路５に入力し、更に、電流加算回路３によって全てのワードの誤差電流の総和を求める。
【００６８】
本実施形態では、不一致成分の総和を算出しており、本不一致成分の総和の逆数が相関値に相当することになる。
【００６９】
以上説明したように、第２の実施形態に係るディジタルマッチトフィルタ回路は、信号の極性を示すサインビットと信号の振幅を示す複数の振幅ビットからなるディジタル受信データが入力され、単位演算回路群３２は、ディジタル受信データのサインビットとＰＮ信号の排他的論理和演算を行う排他演算回路素子４２と、排他演算回路素子４２の出力がローレベルの場合には、振幅ビットの逆数に対応するアナログ電流を出力し、また、ハイレベルの場合には振幅ビットに対応するアナログ電流と振幅ビットの最大値を加算した値に対応したアナログ電流を出力するＤＡ変換回路４３とを備え、受信ディジタル信号とＰＮ信号の誤差分の総和の逆数（又は排他演算回路素子４２の出力のアクティブ状態を逆にするように構成した場合は一致分の総和）を算出することにより相関値を算出するようにしているので、Ｍビットの受信データの判定ができるとともに、受信機がＭビットの受信データを受信する場合には、既にＭビットの受信データに拡張されていることから、アナログ信号をディジタル信号に変換した直後に本ディジタルマッチトフィルタ回路をそのまま配置することも可能になるという効果が得られる。
第３の実施形態
第１及び第２の実施形態は、アナログ電流の加算によって相関値を求めるものであったが、本実施形態は、アナログ電荷を加算することによって相関値を求めるものである。
【００７０】
図６は本発明の第３の実施形態に係るディジタルマッチトフィルタ回路の電荷加算による相関値算出回路の構成を示す図である。
【００７１】
図６において、相関値算出回路６０は、電荷が蓄積される静電容量６１、電荷を蓄積するＰＭＯＳトランジスタ６２及び蓄積されている電荷を放電するＮＭＯＳトランジスタ６３からなり、入力をアナログ電荷値に変換する複数の（３つの）ＤＡ変換回路６４と、各ＤＡ変換回路６４の出力電荷の総和を算出するゲートトランジスタ（電荷加算手段）６５と、ゲートトランジスタ６５の出力をディジタル信号に変換するボルテージフォロワされたＯＰアンプ（ＡＤ変換手段）６６とから構成される。
【００７２】
ＤＡ変換回路６４は、排他演算回路素子２２，４２（図１及び図４）の出力をアナログ電荷値に変換するもので、前記図１及び図４のＤＡ変換回路２３，４３に相当する。
【００７３】
ＤＡ変換回路６４では、まず、相関値の演算が行われる前にＮＭＯＳトランジスタ６３がＯＮになり、静電容量６１に蓄積されていた電荷が放電される。
【００７４】
次にＰＭＯＳトランジスタ６２のゲート入力には、それぞれ排他論理和演算素子２２，４２の出力Match［0］〜［2］が接続され、一致が検出されたトランジスタのみがＯＮとなり、静電容量６１に電荷が蓄積される。
【００７５】
前記図３の電流加算回路３に相当する電荷加算回路は、電荷が蓄積されている静電容量間を接続するＮＭＯＳトランジスタからなるゲートトランジスタ６５によって実現される。
【００７６】
ゲートトランジスタ６５による電荷加算回路動作について説明する。
【００７７】
上述したＡＤ変換回路６４の動作により静電容量６１に蓄積されている電荷の総和Ｑは、次式（１）で示される。
【００７８】
Ｑ＝Ｍ×ＶＤＤ×Ｃ                                        …（１）
Ｍ：一致した排他論理和の数、ＶＤＤ：電源電圧、Ｃ：静電容量の容量
この電荷はゲートトランジスタ６３がＯＮすることにより、Ｎ×Ｃ（Ｎは静電容量の数量）に分散される。
【００７９】
したがって、すべてのゲートトランジスタ６５がＯＮしたときの電圧値は、次式（２）となり、相関値を求めることが可能となる。
【００８０】
Ｖｏｕｔ＝Ｍ×ＶＤＤ×Ｃ／（Ｎ×Ｃ）＝Ｍ×ＶＤＤ／Ｎ      …（２）
図７は第２の実施形態の各ワード毎の電流加算値を求める回路に相当する電荷加算回路の一例であり、図６と同一構成部分は同一符号を付している。
【００８１】
図７において、相関値算出回路７０は、入力をアナログ電荷値に変換する複数の（３つの）ＤＡ変換回路７１〜７３（ＤＡ変換手段）と、各ＤＡ変換回路７１〜７３の出力電荷の総和を算出するゲートトランジスタ（電荷加算手段）６５と、ゲートトランジスタ６５の出力をディジタル信号に変換するボルテージフォロワされたＯＰアンプ６６とから構成される。
【００８２】
ＤＡ変換回路７１〜７３は、静電容量６１の数が異なる以外は同一構成をとる。各振幅ビットの重み付けは接続される静電容量の数によって実現することが可能である。例えば、静電容量６１が一つであるＡＤ変換回路７１の重み付けをＸ１とすると、ＤＡ変換部７２，７３はそれぞれＸ２、Ｘ４に重み付けとなる。
【００８３】
図７に示す電荷加算回路の動作の原理は、図６の回路と同様である。
【００８４】
本回路の出力より相関値の総和を求める回路は、電圧−電流変換を行い、前記各実施形態と同様の相関値出力を得ることができる。ここで、上記相関値の総和を求める回路は、前記図３に示す電流加算回路を用いても、また、図６に示す電荷加算回路を用いてもよい。
【００８５】
以上説明したように、第３の実施形態に係るディジタルマッチトフィルタ回路は、入力をアナログ電荷値に変換するＤＡ変換回路６４と、各ＤＡ変換回路６４の出力電荷の総和を算出するゲートトランジスタ６５と、ゲートトランジスタ６５の出力をディジタル信号に変換するボルテージフォロワされたＯＰアンプ６７とを備え、アナログ電荷の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出するようにしたので、第１の実施形態と同様の効果を得ることができる。
【００８６】
したがって、このような特長を有するディジタルマッチトフィルタ回路を、上述したようなスペクトラム拡散及びＣＤＭＡを用いた移動体通信の受信側のディジタルマッチトフィルタ回路に適用することで、システムの受信性能を維持しつつ回路規模を小さくして低コスト化を図ることができる。
【００８７】
なお、上記各実施形態に係るディジタルマッチトフィルタ回路を、上述したようなスペクトラム拡散及び符号分割多元接続を用いた移動体通信の受信側のディジタルマッチトフィルタ回路に適用することもできるが、勿論これには限定されず、ＣＤＭＡ受信を行う通信システムであれば全ての装置（例えば、基地局受信システムや移動局受信システム）に適用可能である。
【００８８】
また、第１の実施形態のメモリ素子を、第２の実施形態に示すようなＲＡＭで構成することも可能であるし、また、第２の実施形態のメモリ素子を第１の実施形態で示すようなＤＦＦ（シフトレジスタ）で構成することも可能である。
【００８９】
また、第１の実施形態の相関値算出を、第２の実施形態に示すような不一致信号の逆数を求めることで算出することも可能であるし、また、第２の実施形態の相関値算出を第１の実施形態で示すような一致信号を求めることで算出することも可能である。
【００９０】
また、上記ディジタルマッチトフィルタ回路を構成する回路、ＤＡ変換回路、電流加算回路等の種類、数及び接続方法、更には受信データのビット数などは前述した各実施形態に限られない。また、特開平７−５８６６９号公報に記載された装置のような部分相関値を求める回路にも適用可能である。
【００９１】
【発明の効果】
本発明に係るディジタルマッチトフィルタ回路では、ΡＮ信号を発生するＰＮ発生器と、ディジタル受信データを格納するメモリ手段と、メモリ手段に格納されている受信データとＰＮ信号の排他的論理和演算を行う演算手段と、演算手段の出力をアナログ電流値に変換するＤＡ変換手段と、ＤＡ変換手段の出力電流の総和を算出する電流加算手段と、電流加算手段の出力をディジタル信号に変換するＡＤ変換手段とを備え、アナログ電流の総和を算出することにより受信ディジタル信号とＰＮ信号の相関値を算出するように構成したので、ＳＡＷ素子を用いずに遅延素子を作成することができ、回路の小型化を実現することができるとともに、集積回路化を可能にして部品数を削減することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係るディジタルマッチトフィルタ回路の全体構成を示すブロック図である。
【図２】上記ディジタルマッチトフィルタ回路のＤＡ変換回路の回路構成の一例を示す図である。
【図３】上記ディジタルマッチトフィルタ回路の電流加算回路の回路構成の一例を示す図である。
【図４】本発明を適用した第２の実施形態に係るディジタルマッチトフィルタ回路の回路構成を示す図である。
【図５】上記ディジタルマッチトフィルタ回路のＭビットに拡張した場合の相関値算出動作を説明するための波形図である。
【図６】本発明を適用した第３の実施形態に係るディジタルマッチトフィルタ回路の電荷加算による相関値算出回路の構成を示す図である。
【図７】上記ディジタルマッチトフィルタ回路の各ワード毎の電流加算値を求める回路に相当する電荷加算回路の一例を示す図である。
【図８】従来のＳＡＷ素子を用いた相関器の等価回路の一例を示す図である。
【図９】従来のＳＡＷ素子による同期捕捉回路を示す図である。
【符号の説明】
１  ＰＮ発生器、２，３２  単位演算回路群、３，５  電流加算回路（電流加算手段）、４  ＡＤ変換回路（ＡＤ変換手段）、６  アドレス発生器、１１，３１  入力端子、１２  出力端子、２１，４１  メモリ素子（メモリ手段）、２２，４２  排他演算回路素子（演算手段）、２３，４３，６４，７１〜７３  ＤＡ変換回路（ＤＡ変換手段）、６０，７０  相関値算出回路、６１  静電容量、６２  ＰＭＯＳトランジスタ、６３  ＮＭＯＳトランジスタ、６５  ゲートトランジスタ（電荷加算手段）、６６  ＯＰアンプ（ＡＤ変換手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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