(57)【特許請求の範囲】
【請求項１】
相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第１のノードに接続される第１のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第３のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のデータ線に接続され、ソースが第２のノードに接続される第１のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第２のノードに接続される第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記第２のノードに接続され、ゲートに前記第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第４のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第５のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第１のノードに接続される第６のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第１のノードに接続される第７のＮチャネル型ＭＯＳトランジスタとを備えたことを特徴とするセンスアンプ回路。
【請求項２】
相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第１のノードに接続される第１のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第３のＮチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記第２のノードに接続され、ゲートに前記第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と前記第２のノードとの間で、前記第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間で、前記第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第４のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第５のＮチャネル型ＭＯＳトランジスタとを備え、
前記第１のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のデータ線に接続され、前記第４のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のビット線に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のデータ線に接続され、前記第５のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。
【請求項３】
相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第１のノードに接続される第１のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第３のＮチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記第２のノードに接続され、ゲートに前記第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と前記第２のノードとの間で、前記第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間で、前記第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第４のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第５のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第１のノードに接続される第６のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第１のノードに接続される第７のＮチャネル型ＭＯＳトランジスタとを備え、
前記第１のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のデータ線に接続され、前記第４のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のビット線に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のデータ線に接続され、前記第５のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。
【請求項４】
相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第１のＮチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記第２のノードに接続され、ゲートに前記第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、
前記一方のデータ線と前記第２のノードとの間で、前記第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタと、
前記他方のデータ線と前記第２のノードとの間で、前記第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第２のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第３のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第１のノードに接続される第４のＮチャネル型ＭＯＳトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第１のノードに接続される第５のＮチャネル型ＭＯＳトランジスタとを備え、
前記第１のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のデータ線に接続され、前記第４のＰチャネル型ＭＯＳトランジスタのゲートが前記他方のビット線に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のデータ線に接続され、前記第５のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センスアンプ回路に関する。
【０００２】
【従来の技術】
近年、半導体装置の低消費電力化が進み、デバイス内部でも複数の異なる内部電源電圧を有するデバイスが製品化されている。このようなデバイスでは、この複数の異なる内部電源電圧を有する回路間でのインターフェース部で電圧レベルを変換する回路が必要となる。
【０００３】
特に、２つの相補のデータをセンスアンプによって増幅し、電圧レベルを変換する回路を用いることで高速にデータ転送と電圧変換を行う場合があり、この異なる内部電源電圧間の電位差が大きい場合でも、高速かつ正確に動作することが必要である。
【０００４】
ここで、従来のセンスアンプ回路について、図５の回路図を用いて説明する。このセンスアンプ回路は、特開平２０００−９０６６３号公報に開示された回路である。
【０００５】
図５に示すように、このセンスアンプ回路は、ビット線ＢＬ、ＸＢＬ、データ線ＤＬ、ＸＤＬ、センスアンプ制御信号ＳＡＮ、ＸＳＡＰ、ビット線とデータ線の接続制御信号ＢＳ、ノードＮ１、Ｎ２、Ｐチャネル型ＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｎチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５、接地電圧ＶＳＳ、電源電圧ＶＤＤの構成要素からなる。ビットＢＬとデータ線ＤＬがＮチャネル型ＭＯＳトランジスタＱｎ４を介して接続され、ビット線ＸＢＬとデータ線ＸＤＬがＮチャネル型ＭＯＳトランジスタＱｎ５を介して接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ１のドレインがＤＬに、そのゲートがデータ線ＸＤＬに、そのソースがノードＮ１にそれぞれ接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２のドレインがデータ線ＸＤＬに、そのゲートがデータ線ＤＬに、そのソースがノードＮ１にそれぞれ接続され、ノードＮ１と接地電圧ＶＳＳがＮチャネル型ＭＯＳトランジスタＱｎ３を介して接続され、Ｐチャネル型ＭＯＳトランジスタＱｐ１のドレインがデータ線ＤＬに、そのゲートがデータ線ＸＤＬに、そのソースがノードＮ２にそれぞれ接続され、Ｐチャネル型ＭＯＳトランジスタＱｐ２のドレインがデータ線ＸＤＬに、そのゲートがデータ線ＤＬに、そのソースがノードＮ２にそれぞれ接続され、ノードＮ２と電源電圧ＶＤＤがＰチャネル型ＭＯＳトランジスタＱｐ３を介して接続されている。
【０００６】
ここで、Ｐチャネル型ＭＯＳトランジスタＱｐ３のゲートはＸＳＡＰで、Ｎチャネル型ＭＯＳトランジスタＱｎ３のゲートはＳＡＮでそれぞれ制御される。
【０００７】
このセンスアンプ回路は、ビット線ＢＬとＸＢＬに読み出されたデータを増幅し、データ線ＤＬとＸＤＬに出力するものである。
【０００８】
また、Ｎチャネル型ＭＯＳトランジスタＱｎ４とＱｎ５のゲートに接続された信号ＢＳは、通常、電源電圧ＶＤＤよりも低い電圧に設定され、データ線対の増幅電圧（ここではＶＤＤ）をビット線対の増幅電圧よりも高くしたときに、データ線からビット線に電荷が流れないようにするためのものである。
【０００９】
この構成により、データ線により大きな電位差の増幅を可能としたセンスアンプ回路とすることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のセンスアンプ回路では、ビット線の振幅電圧を低くするために、信号ＢＳの電圧が低い場合には、ビット線の電圧よりも、Ｎチャネル型ＭＯＳトランジスタＱｎ４またはＱｎ５のしきい値電圧分だけ低い電圧がデータ線に印加される。このため、センスアンプ回路を構成するトランジスタＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２のゲートに印加される電圧も低くなる。
【００１１】
したがって、例えばビット線ＢＬの電圧が高い電圧であって、本来Ｑｐ２がオフ、Ｑｎ２がオンするように動作しなければならない場合にも、Ｑｐ２がオン、Ｑｎ２がオフする傾向になり、センスアンプ回路が誤動作するという問題があった。
【００１２】
また、センスアンプ回路の電源電圧ＶＤＤが高く、その電圧と信号ＢＳの電圧との電圧差が大きい場合には、上記傾向が大きくなるという問題があった。
【００１３】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができるセンスアンプ回路を提供することにある。
【００１４】
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る第１のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線（ＤＬ）に接続され、ゲートが相補データ線対の他方のデータ線（ＸＤＬ）に接続され、ソースが第１のノード（Ｎ１）に接続される第１のＮチャネル型ＭＯＳトランジスタ（Ｑｎ１）と、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタ（Ｑｎ２）と、ドレインが第１のノードに接続され、ゲートに第１のセンスアンプ制御信号（ＳＡＮ）線が接続され、ソースに接地電圧（ＶＳＳ）が供給される第３のＮチャネル型ＭＯＳトランジスタ（Ｑｎ３）と、ドレインが一方のデータ線に接続され、ゲートが他方のデータ線に接続され、ソースが第２のノード（Ｎ２）に接続される第１のＰチャネル型ＭＯＳトランジスタ（Ｑｐ１）と、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第２のノードに接続される第２のＰチャネル型ＭＯＳトランジスタ（Ｑｐ２）と、ドレインが第２のノードに接続され、ゲートに第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号（ＸＳＡＰ）線が接続され、ソースに電源電圧（ＶＤＤ）が供給される第３のＰチャネル型ＭＯＳトランジスタ（Ｑｐ３）と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号（ＢＳ）線に接続され、ソースが前記相補ビット線対の一方のビット線（ＢＬ）に接続される第４のＮチャネル型ＭＯＳトランジスタ（Ｑｎ４）と、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線（ＸＢＬ）に接続される第５のＮチャネル型ＭＯＳトランジスタ（Ｑｎ５）と、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第１のノードに接続される第６のＮチャネル型ＭＯＳトランジスタ（Ｑｎ６）と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第１のノードに接続される第７のＮチャネル型ＭＯＳトランジスタ（Ｑｎ７）とを備えたことを特徴とする。
【００１６】
また、前記の目的を達成するため、本発明に係る第２のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線に接続され、ゲートが相補データ線対の他方のデータ線に接続され、ソースが第１のノードに接続される第１のＮチャネル型ＭＯＳトランジスタと、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタと、ドレインが第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第３のＮチャネル型ＭＯＳトランジスタと、一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、他方のデータ線と第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、ドレインが第２のノードに接続され、ゲートに第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、一方のデータ線と第２のノードとの間で、第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタ（Ｑｐ４）と、他方のデータ線と第２のノードとの間で、第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタ（Ｑｐ５）と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第４のＮチャネル型ＭＯＳトランジスタと、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第５のＮチャネル型ＭＯＳトランジスタとを備え、第１のＰチャネル型ＭＯＳトランジスタのゲートが他方のデータ線に接続され、第４のＰチャネル型ＭＯＳトランジスタのゲートが他方のビット線に接続され、第２のＰチャネル型ＭＯＳトランジスタのゲートが一方のデータ線に接続され、第５のＰチャネル型ＭＯＳトランジスタのゲートが一方のビット線に接続されたことを特徴とする。
【００１７】
また、前記の目的を達成するため、本発明に係る第３のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線に接続され、ゲートが相補データ線対の他方のデータ線に接続され、ソースが第１のノードに接続される第１のＮチャネル型ＭＯＳトランジスタと、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第１のノードに接続される第２のＮチャネル型ＭＯＳトランジスタと、ドレインが第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第３のＮチャネル型ＭＯＳトランジスタと、一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、他方のデータ線と第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、ドレインが第２のノードに接続され、ゲートに第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、一方のデータ線と第２のノードとの間で、第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタ（Ｑｐ４）と、他方のデータ線と第２のノードとの間で、第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタ（Ｑｐ５）と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第４のＮチャネル型ＭＯＳトランジスタと、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第５のＮチャネル型ＭＯＳトランジスタと、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第１のノードに接続される第６のＮチャネル型ＭＯＳトランジスタ（Ｑｎ６）と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第１のノードに接続される第７のＮチャネル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、第１のＰチャネル型ＭＯＳトランジスタのゲートが他方のデータ線に接続され、第４のＰチャネル型ＭＯＳトランジスタのゲートが他方のビット線に接続され、第２のＰチャネル型ＭＯＳトランジスタのゲートが一方のデータ線に接続され、第５のＰチャネル型ＭＯＳトランジスタのゲートが前記一方のビット線に接続されたことを特徴とする。
【００１８】
また、前記の目的を達成するため、本発明に係る第４のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが第１のノードに接続され、ゲートに第１のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第１のＮチャネル型ＭＯＳトランジスタ（Ｑｎ３）と、一方のデータ線と第２のノードとの間に設けられた第１のＰチャネル型ＭＯＳトランジスタと、他方のデータ線と第２のノードとの間に設けられた第２のＰチャネル型ＭＯＳトランジスタと、ドレインが第２のノードに接続され、ゲートに第１のセンスアンプ制御信号線と対をなす第２のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第３のＰチャネル型ＭＯＳトランジスタと、一方のデータ線と第２のノードとの間で、第１のＰチャネル型ＭＯＳトランジスタと直列に接続された第４のＰチャネル型ＭＯＳトランジスタと、他方のデータ線と第２のノードとの間で、第２のＰチャネル型ＭＯＳトランジスタと直列に接続された第５のＰチャネル型ＭＯＳトランジスタと、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第２のＮチャネル型ＭＯＳトランジスタ（Ｑｎ４）と、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第３のＮチャネル型ＭＯＳトランジスタ（Ｑｎ５）と、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第１のノードに接続される第４のＮチャネル型ＭＯＳトランジスタ（Ｑｎ６）と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第１のノードに接続される第５のＮチャネル型ＭＯＳトランジスタ（Ｑｎ７）とを備え、第１のＰチャネル型ＭＯＳトランジスタのゲートが他方のデータ線に接続され、第４のＰチャネル型ＭＯＳトランジスタのゲートが他方のビット線に接続され、第２のＰチャネル型ＭＯＳトランジスタのゲートが一方のデータ線に接続され、第５のＰチャネル型ＭＯＳトランジスタのゲートが一方のビット線に接続されたことを特徴とする。
【００１９】
上記の構成によれば、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図１において、図４と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態が図４に示す従来例と異なる点は、ゲートがビット線ＸＢＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがノードＮ１に接続されたＮチャネル型ＭＯＳトランジスタＱｎ６と、ゲートがビット線ＢＬに接続され、ドレインがデータ線ＸＤＬに接続され、ソースがノードＮ１に接続されたＮチャネル型ＭＯＳトランジスタＱｎ７を設けた点にある。
【００２２】
かかる構成をとるＮチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７を設けることで、ビット線の信号を、ビット線とデータ線を接続するＮチャネル型ＭＯＳトランジスタ（Ｑｎ４またはＱｎ５）を介することなく、直接センスアンプ回路に入力することができ、Ｎチャネル型ＭＯＳトランジスタＱｎ４またはＱｎ５のしきい値電圧分の電圧低下がなく、センスアンプ制御を行うことが可能となる。
【００２３】
また、Ｎチャネル型ＭＯＳトランジスタＱｎ６またはＱｎ７はビット線の電圧により直接制御されるため、論理「Ｈ」データであるビット線の電圧で制御されてオンしやすくなり、論理「Ｌ」データであるデータ線を高速に接地電圧にすることができる。
【００２４】
したがって、従来のセンスアンプ回路を構成するＮチャネル型ＭＯＳトランジスタＱｎ１およびＱｎ２に対して、新たなＮチャネル型ＭＯＳトランジスタＱｎ６およびＱｎ７をこれらと並列に構成することで、接地電圧にする能力を高め、高速に接地電圧にオンできるという効果がある。
【００２５】
なお、本実施形態では、Ｎチャネル型ＭＯＳトランジスタＱｎ６およびＱｎ７のドレインをそれぞれ第１のデータ線ＤＬおよび第２のデータ線ＸＤＬに接続しているが、それぞれを第１のビット線ＢＬおよび第２のビット線ＸＢＬに接続する構成も可能である。また、Ｑｎ６およびＱｎ７とは別のトランジスタを構成することも可能である。これらは、動作の高速性やビット線の高速動作を鑑みて設計的に選択することができる。
【００２６】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図２において、図４と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態が図４に示す従来例と異なる点は、ゲートがビット線ＸＢＬに接続され、ドレインがＰチャネル型ＭＯＳトランジスタＱｐ１のソース（ノードＮ４）に接続され、ソースがノードＮ２に接続されたＰチャネル型ＭＯＳトランジスタＱｐ４と、ゲートがビット線ＢＬに接続され、ドレインがＰチャネル型ＭＯＳトランジスタＱｐ２のソース（ノードＮ３）に接続され、ソースがノードＮ２に接続されたＰチャネル型ＭＯＳトランジスタＱｐ５とを設けた点にある。
【００２７】
かかる構成をとるＰチャネル型ＭＯＳトランジスタＱｐ４およびＱｐ５を設けることで、ビット線の信号を、ビット線とデータ線を接続するＮチャネル型ＭＯＳトランジスタ（Ｑｎ４またはＱｎ５）を介することなく、直接センスアンプ回路に入力することができ、トランジスタＱｎ４またはＱｎ５のしきい値電圧分の電圧低下がなく、センスアンプ制御を行うことが可能となる。
【００２８】
また、Ｐチャネル型ＭＯＳトランジスタＱｐ４またはＱｐ５は、ビット線の電圧により直接制御されるため、論理「Ｈ」データであるビット線の電圧で制御されオフしやすくなり、論理「Ｌ」データであるデータ線を高速に電源電圧から切り離すことができる。
【００２９】
したがって、従来のセンスアンプ回路を構成するＰチャネル型ＭＯＳトランジスタＱｐ１およびＱｐ２に対して、新たなＰチャネル型ＭＯＳトランジスタＱｐ４およびＱｐ５をこれらと直列に構成することで、電源電圧にする能力を低め、高速に電源電圧からオフできるという効果がある。
【００３０】
なお、本実施形態では、Ｐチャネル型ＭＯＳトランジスタＱｐ１およびＱｐ４と、Ｑｐ２およびＱｐ５はそれぞれ直列に接続されているが、オンまたはオフの高速性やセンスアンプの動作時のノイズの影響を鑑みて、どちらのトランジスタを電源電圧側に構成するかを設計的に選択することができる。
【００３１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図３において、図１および図２と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態は、第１および第２の実施形態を併用したものである。
【００３２】
本実施形態の構成によれば、第１および第２の実施形態による上記利点を兼ね備えるセンスアンプ回路を実現することができる。
【００３３】
なお、第１から第３の実施形態において、Ｎチャネル型ＭＯＳトランジスタＱｎ４とＱｎ５のゲートに接続された信号ＢＳは通常電源電圧ＶＤＤ以下の電圧に設定しているが、ＳＡＮまたはＸＳＡＰによるセンスアンプの動作の前後で信号ＢＳの電圧を制御し、従来のセンスアンプ回路を構成するトランジスタＱｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２のゲート電圧に、ビット線の電圧が一時的に直接入力されるように制御することによって、より高速に動作させることも可能である。
【００３４】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図４において、図１、図２および図３と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態は、第３の実施形態におけるＮチャネル型ＭＯＳトランジスタＱｎ１およびＱｎ２を削除した構成をとる。
【００３５】
第３の実施形態において、Ｎチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２よりも、Ｎチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７の方が、ゲートにビット線の電位が直接入力されるため感度が良い。このため、実質的にＱｎ６、Ｑｎ７のみで充分な動作が可能である。
【００３６】
このように、本実施形態によれば、第３の実施形態よりもトランジスタ数を少なく構成できるという利点がある。
【００３７】
なお、本実施形態において、Ｎチャネル型ＭＯＳトランジスタＱｎ４とＱｎ５のゲートに接続された信号ＢＳは通常電源電圧ＶＤＤ以下の電圧に設定しているが、ＳＡＮまたはＸＳＡＰによるセンスアンプの動作の前後で信号ＢＳの電圧を制御し、従来のセンスアンプ回路を構成するトランジスタＱｐ１、Ｑｐ２のゲート電圧に、ビット線の電圧が一時的に直接入力されるように制御することによって、より高速に動作させることも可能である。
【００３８】
なお、第１から第４の実施形態においては、ビット線とデータ線を接続するトランジスタをＮチャネル型ＭＯＳトランジスタで構成しているが、これをＰチャネル型ＭＯＳトランジスタにすることも可能である。この場合、センスアンプを構成する直列配置されたＰチャネル型ＭＯＳトランジスタを並列配置とし、並列配置されたＮチャネル型ＭＯＳトランジスタを直列配置とすることによって、同様の効果が得られる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図２】  本発明の第２の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図３】  本発明の第３の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図４】  本発明の第４の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図５】  従来のセンスアンプ回路の一構成例を示す回路図
【符号の説明】
ＢＬ、ＸＢＬ  ビット線
ＤＬ、ＸＤＬ  データ線
ＳＡＮ、ＸＳＡＰ  センスアンプ制御信号
ＢＳ  ビット線とデータ線の接続制御信号
Ｎ１〜Ｎ４  ノード
Ｑｐ１〜Ｑｐ５  Ｐチャネル型ＭＯＳトランジスタ
Ｑｎ１〜Ｑｎ７  Ｎチャネル型ＭＯＳトランジスタ
ＶＳＳ  接地電圧
ＶＤＤ  電源電圧
【図１】
0004105865.tif 000002
【図２】
0004105865.tif 000003
【図３】
0004105865.tif 000004
【図４】
0004105865.tif 000005
【図５】
0004105865.tif 000006