(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有するメモリセルと、
メモリセルに接続されるビット線と、
第１ノード、前記ビット線および第２ノードにソース、ドレインおよびゲートがそれぞれ接続された第１pMOSトランジスタと、
前記第１ノードを所定の負電圧に初期設定する負電圧設定回路と、
読み出し動作におけるセンス期間の開始時に第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧を前記第２ノードに生成する閾値電圧生成回路とを備えていること
を特徴とする強誘電体メモリ。
【請求項２】
請求項１の強誘電体メモリにおいて、
前記閾値電圧設定回路は、前記第２ノードに接続された第２カップリングキャパシタと、前記第２ノードに接続され、前記第２ノードの電荷が前記第２カップリングキャパシタにより引き抜かれるときに前記第２ノードを前記一定電圧にクランプするクランプ回路とを備えていること
を特徴とする強誘電体メモリ。
【請求項３】
請求項２の強誘電体メモリにおいて、
前記クランプ回路は、ソース、ドレインおよびゲートが前記第２ノード、接地線および前記第２ノードにそれぞれ接続された第３pMOSトランジスタを備え、
前記第３pMOSトランジスタの閾値電圧は、前記第１pMOSトランジスタの閾値電圧より低いこと
を特徴とする強誘電体メモリ。
【請求項４】
請求項３の強誘電体メモリにおいて、
前記第１および第３pMOSトランジスタは、これ等トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることにより、互いに異なる閾値電圧に設定されること
を特徴とする強誘電体メモリ。
【請求項５】
請求項３の強誘電体メモリにおいて、
前記第２pMOSトランジスタの閾値電圧は、前記第３pMOSトランジスタの閾値電圧より低いこと
を特徴とする強誘電体メモリ。
【請求項６】
請求項５の強誘電体メモリにおいて、
前記第２および第３pMOSトランジスタは、これ等トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることにより、互いに異なる閾値電圧に設定されること
を特徴とする強誘電体メモリ。
【請求項７】
請求項２の強誘電体メモリにおいて、
前記第１ノードおよび第３ノードの間に配置され、前記第１ノードの負電圧に応じて前記第３ノードに正電圧を生成する第３カップリングキャパシタと、
入力端子が前記第３ノードに接続されたソースフォロア回路と、
前記第３ノードを予め所定の正電圧に設定するために、前記第３ノードを介して前記第３カップリングキャパシタに接続される分圧キャパシタとを備えていること
を特徴とする強誘電体メモリ。
【請求項８】
読み出し動作におけるセンス期間の開始時に所定の負電圧に設定される第１ノードに強誘電体キャパシタを有するメモリセルに接続されたビット線を接続するための第１pMOSトランジスタのゲート電圧を、この第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定し、
前記強誘電体キャパシタの残留分極値に応じて前記メモリセルから前記ビット線に流れ込む電流を前記第１ノードにリークさせ、
前記第１ノードの電圧上昇量に応じて、前記メモリセルに記憶されているデータの論理値を判定すること
を特徴とする強誘電体メモリのデータ読み出し方法。
【請求項９】
請求項８の強誘電体メモリのデータ読み出し方法であって、
前記メモリセルからのデータの読み出し前に、
前記第１pMOSトランジスタのゲートに接続された第２ノードを一時的に深い負電圧に設定するために、第２カップリングキャパシタにより前記第２ノードの電荷を引き抜き、
第２ノードが前記深い負電圧の期間に、前記第２ノードを前記一定電圧に設定するためのクランプ回路により、前記第２ノードに電荷を供給し、
前記第２ノードが前記深い負電圧から前記一定電圧になるまでのアンダーシュート期間に、前記第１ノード、接地線および前記第２ノードに、ソース、ドレインおよびゲートがそれぞれ接続された第２pMOSトランジスタをオンさせて、前記第１ノードを接地電圧に初期化し、
前記第１ノードを前記所定の負電圧に設定するために、第１カップリングキャパシタにより前記第１ノードの電荷を引き抜き抜くこと
を特徴とする強誘電体メモリのデータ読み出し方法。
【請求項１０】
請求項１又は請求項２の強誘電体メモリにおいて、
前記負電圧設定回路は、前記第１ノードに接続された第１カップリングキャパシタと、前記第１ノード、接地線および前記第２ノードに、ソース、ドレインおよびゲートがそれぞれ接続された第２pMOSトランジスタを備えていること
を特徴とする強誘電体メモリ。
【請求項１１】
強誘電体キャパシタを有するメモリセルと、
メモリセルに接続されるビット線と、
第１ノード、前記ビット線および第２ノードにソース、ドレインおよびゲートがそれぞれ接続された第１pMOSトランジスタと、
前記第１ノードを所定の負電圧に初期設定する負電圧設定回路と、
読み出し動作において電流が前記メモリセルから前記ビット線に流れ込む時に前記第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧を前記第２ノードに生成する閾値電圧生成回路とを備えていること
を特徴とする強誘電体メモリ。
【請求項１２】
読み出し動作において電流が強誘電体キャパシタを有するメモリセルからビット線に流れ込む時に所定の負電圧に設定される第１ノードに前記メモリセルに接続された前記ビット線を接続するための第１pMOSトランジスタのゲート電圧を、この第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定し、
前記強誘電体キャパシタの残留分極値に応じて前記メモリセルから前記ビット線に流れ込む電流を前記第１ノードにリークさせ、
前記第１ノードの電圧上昇量に応じて、前記メモリセルに記憶されているデータの論理値を判定すること
を特徴とする強誘電体メモリのデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関し、特に、強誘電体キャパシタに書き込まれたデータを読み出すためのデータ読み出し回路に関する。
【背景技術】
【０００２】
近時、ビット線GNDセンス方式と称する強誘電体メモリの読み出し方式が提案されている（非特許文献１、特許文献１参照）。
【０００３】
図１は、従来のビット線GNDセンス方式を採用する強誘電体メモリの要部を示している。
【０００４】
メモリセルアレイARYは、2T2C型セルと称するメモリセルMCと、コラムスイッチCSWとを有している。2T2C型セルは、１ビットの情報を保持するために２つの転送トランジスタと２つの強誘電体キャパシタFCで構成される。各強誘電体キャパシタFCは、一端が転送トランジスタを介してビット線BL（またはXBL）に接続され、他端がプレート線PLに接続されている。転送トランジスタのゲートは、ワード線WLに接続されている。符号Cblは、ビット線容量を示している。コラムスイッチCSWは、アドレス信号に応じて活性化するコラム選択信号CLによりビット線BL、XBLをデータバス線に接続する。データバス線は、バスグランド信号BUSGにより接地電圧にディスチャージされ、バスオン信号BUSONによりビット線GNDセンス回路BGSに接続される。
【０００５】
ビット線GNDセンス回路BGSは、インバータアンプIAMP、チャージトランスファCT、分離ゲートISO、閾値電圧生成回路VTG、負電圧生成回路NEGG、負電圧制御回路NEGC、および負電圧を正電圧に変換するためのカップリングキャパシタCtransを有している。
【０００６】
インバータアンプIAMPは、読み出し動作中にショート信号SHORTの高レベルにより活性化され、ビット線BL、XBLの電圧が上昇するときに、チャージトランスファCT（pMOSトランジスタ）の制御ノードVTの電圧を下降させる。
【０００７】
閾値電圧生成回路VTGは、制御信号VTGENの反転論理を受けるキャパシタCgateとノードGTに接続されたクランプ回路を有している。ノードGTは、クランプ回路により−０.７Ｖ〜０.７Ｖに設定される。閾値電圧生成回路VTGは、制御信号VTGENの高レベルへの変化により、ノードGT（−０.７Ｖ）に負電圧を生成する。この負電圧は、チャージトランスファCTの閾値電圧に等しい。
【０００８】
負電圧生成回路NEGGは、制御信号NEGGENの反転論理を受けるキャパシタCtankと、負電圧ノードVNEGを接地電圧に初期化するpMOSトランジスタを有している。負電圧生成回路NEGGは、制御信号NEGGENの高レベルへの変化により、ノードVNEGに負電圧を生成する。
【０００９】
負電圧制御回路NEGCは、制御信号CLP2GEN、CLP1GENの反転論理をそれぞれ受けるキャパシタと、ノードCLP2を接地電圧に初期化するpMOSトランジスタと、ノードCLP1に接続されたクランプ回路を有している。ノードCLP1は、クランプ回路により−２.１Ｖ〜０.７Ｖの範囲に設定される。ノードCLP2は、ノードCLP1が−２.１Ｖに設定されることで、確実に接地電圧に初期化される。負電圧制御回路NEGCは、制御信号CLP2GENの高レベルへの変化により、分離ゲートISO（pMOSトランジスタ）の制御ゲートに負電圧を供給する。このため、ノードGTの負電圧（−０.７Ｖ）は、分離ゲートISOのオンによりノードVTに確実に伝達される。
【００１０】
上述した従来のビット線GNDセンス回路BGSでは、以下のように動作して読み出し動作が実行される。
【００１１】
まず、制御信号CLP1GENが高レベルに２回変化し、ノードCLP2は、接地電圧に初期化される。ビット線BL、XBLは、バスオン信号BUSONの高レベルへの変化によりビット線GNDセンス回路BGSに接続される。インバータアンプIAMPは、ショート信号SHORTの高レベルへの変化により活性化される。
【００１２】
次に、ノードCLP2は、制御信号CLP2GENの高レベルへの変化により、負電圧に変化する。分離ゲートISOは、ノードCLP2の負電圧によりオンする。また、ノードGTおよびノードVTは、制御信号VTGENNの高レベルへの変化により−０.７Ｖに変化する。
【００１３】
強誘電体キャパシタFCは、ワード線WLの高レベルへの変化によりビット線BL、XBLにそれぞれ接続される。ビット線BL、XBLは、コラム選択信号CLの高レベルへの変化によりデータバス線にそれぞれ接続される。ビット線BL、XBLおよびデータバス線のプリチャージ期間は、バスグランド信号BUSGが低レベルに変化することで終了する。
【００１４】
次に、制御信号NEGGENが高レベルに変化し、ノードVNEGは、負電圧に変化する。次に、プレート線PLが高レベルに変化し、ビット線BL、XBLの電圧は、強誘電体キャパシタFCの残留分極値に応じてそれぞれ上昇する。ビット線BL、XBLの電圧が上昇すると、ノードVTの電圧は、インバータアンプIAMPのフィードバック作用により低下する。このため、ビット線BL、XBL上の電荷は、チャージトランスファCTを介して負電圧生成回路NEGGのキャパシタCtankに吸収される。すなわち、ビット線BL、XBLの電圧は、接地電圧に戻る。
【００１５】
強誘電体キャパシタFCの残留分極値は、キャパシタCtankの接続ノードVNEGの電圧変化として現れる。ノードVNEGの電圧（負電圧）は、カップリングキャパシタにより正電圧に変換される。センスアンプSAは、ビット線BL、XBLにそれぞれ対応するビット線GNDセンス回路BGSから出力される電圧を差動増幅する。すなわち、メモリセルMCに保持されているデータは、外部に読み出される。
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したビット線GNDセンス回路BGSでは、読み出し動作中にビット線BL、XBLの電圧を接地電圧に保持するために、インバータアンプIAMPが必要であり、回路面積が増加する要因になっている。また、インバータアンプIAMPは、動作電流が100μA程度である。2T2C型セルの強誘電体メモリでは、ビット線GNDセンス回路BGSは、I/O毎に２個必要である。例えば、強誘電体メモリのデータ端子が１６ビット構成である場合、３２個のビット線GNDセンス回路BGSが必要である。このため、インバータアンプIAMPの回路面積がチップサイズに与える影響およびインバータアンプIAMPの消費電流が強誘電体メモリの消費電力に与える影響は大きい。
【００１７】
また、インバータアンプIAMPを正確に動作させるため、ノードVTとノードGTを分離する分離ゲートISOが必要である。ノードGTに生成された負電圧を分離ゲートISOを介してノードVTに伝達するためには、分離ゲートISOに深い負電圧を与えなくてはならない。このため、複雑な負電圧制御回路NEGCが必要である。読み出し動作の初期において、複雑な負電圧制御回路NEGCを動作させるため、ノードVTの電圧の設定期（プリチャージ期間）は、長くなる（約30ns）。長いプリチャージ期間は、読み出しアクセス時間の短縮の妨げになる。
【００１８】
本発明の目的は、強誘電体メモリのレイアウトサイズを削減することにある。
【００１９】
本発明の別の目的は、強誘電体メモリの消費電力を削減することにある。
【００２０】
本発明の別の目的は、強誘電体メモリのアクセス時間を短縮することにある。
【課題を解決するための手段】
【００２１】
本発明の一形態では、第１pMOSトランジスタは、強誘電体キャパシタを有するメモリセルに接続されたビット線を第１ノードに接続する。第１ノードは、負電圧設定回路により予め所定の負電圧に初期設定される。第１pMOSトランジスタのゲート電圧（第２ノード）は、閾値電圧生成回路により、第１pMOSトランジスタの閾値電圧よりわずかに低い一定電圧に設定される。このため、第１pMOSトランジスタは、メモリセルからのデータの読み出し時に、わずかにオンし続ける。強誘電体キャパシタの残留分極値に応じてメモリセルからビット線に流れ込む電流は、第１ノードにリークする。そして、メモリセルに記憶されているデータの論理値は、第１ノードの電圧上昇量に応じて判定される。
【００２２】
第１pMOSトランジスタのゲート電圧を、自身の閾値電圧よりわずかに低い値に設定することで、読み出し動作中にビット線から第１ノードに常に電流がリークし、第１ノードの電圧が上昇する。このため、例えば、読み出し動作中にビット線を接地電圧に保持するための制御回路（インバータアンプ等のフィードバック回路）は不要になる。この結果、強誘電体メモリのレイアウトサイズを小さくできる。制御回路が不要になるため、強誘電体メモリの消費電力を削減できる。
【００２３】
本発明の別の一形態では、第２pMOSトランジスタは、第２ノードの電圧に応じてオンし、第１ノードを接地線に接続する。メモリセルからのデータの読み出し前に、第２ノードの電荷は、第２カップリングキャパシタにより引き抜かれ、第２ノードは、一時的に深い負電圧に設定される。第２ノードが深い負電圧の期間に、第２ノードを一定電圧に設定するためのクランプ回路により、第２ノードに電荷が供給される。第２ノードが深い負電圧から一定電圧になるまでのアンダーシュート期間に、第２pMOSトランジスタはオンし、第１ノードを接地電圧に初期化する。この後、第１カップリングキャパシタにより第１ノードの電荷が引き抜かれ、第１ノードは、所定の負電圧に設定される。第２ノードの電圧が一時的に深い負電圧になることを利用して、第２pMOSトランジスタをオンするだけで第１ノードの電圧を接地電圧に初期化できるため、第１ノードを高速に初期化できる。このため、読み出し動作前の初期化期間（プリチャージ期間）を短縮でき、読み出しアクセス時間を短縮できる。第２ノードを一定電圧にするための回路を利用して、第１ノードの電圧を初期化できるため、読み出し動作前の初期化に必要な回路を簡易に構成できる。この結果、強誘電体メモリのサイズを小さくできる。
【００２４】
本発明の別の一形態では、クランプ回路は、ソース、ドレインおよびゲートが第２ノード、接地線および第２ノードにそれぞれ接続された第３pMOSトランジスタを有している。第３pMOSトランジスタの閾値電圧は、第１pMOSトランジスタの閾値電圧より低い。このため、クランプ回路により第１pMOSトランジスタの閾値電圧より低い一定電圧を容易に生成できる。この際、第１および第３pMOSトランジスタの閾値電圧は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
【００２５】
本発明の別の一形態では、第２pMOSトランジスタの閾値電圧は、第３pMOSトランジスタの閾値電圧より低い。このため、第２ノードが深い負電圧から第３pMOSトランジスタの閾値電圧に対応する一定電圧になった後、接地線から第３pMOSトランジスタを介して第１ノードに電荷が供給されることを防止できる。この結果、第１ノードを確実に所定の負電圧に設定できる。この際、第２および第３pMOSトランジスタの閾値電圧は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
【００２６】
本発明の別の一形態では、第１ノードおよび第３ノードの間に配置される第３カップリングキャパシタは、第１ノードの負電圧に応じて第３ノードに正電圧を生成する。ソースフォロア回路の入力端子は第３ノードに接続されている。分圧キャパシタは、第３ノードを予め所定の正電圧に設定するために、第３ノードを介して第３カップリングキャパシタに接続される。このため、第３カップリングキャパシタと分圧キャパシタとの容量分割を利用して、メモリセルからビット線に流れ込む電流に応じて上昇する第１ノードの負電圧を、ソースフォロア回路が正常に動作する正電圧に容易に変換できる。
【発明の効果】
【００２７】
本発明では、強誘電体メモリのレイアウトサイズを小さくでき、強誘電体メモリの消費電力を削減できる。また、強誘電体メモリのアクセス時間を短縮できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００２９】
図２は、本発明の強誘電体メモリの第１の実施形態を示している。強誘電体メモリチップは、シリコン基板上にCMOSプロセスを使用して形成されている。
【００３０】
強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリは、アドレスバッファADB、コマンドバッファCMDB、ロウデコーダRDEC、タイミング生成回路TGEN、コラムデコーダCDEC、プレートドライバPD、ワードドライバWD、メモリコアCOREおよびデータ出力バッファBUFを有している。図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、省略している。
【００３１】
アドレスバッファADBは、アドレス信号ADをアドレス端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECに出力する。ロウデコーダRDECは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバWDに出力する。コラムデコーダCDECは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をコラムデコーダ列CDECに出力する。
【００３２】
コマンドバッファCMDBは、チップセレクト信号/CSおよびライトイネーブル信号/WE等のコマンド信号をコマンド端子を介して受信し、受信した信号をタイミング生成回路に出力する。タイミング生成回路TGENは、受信したコマンド信号が示す動作モードをデコードし、プレートドライバPD、ワードドライバWD、およびデータ出力バッファOBF等を動作させるタイミング信号を、デコード結果に応じて出力する。
【００３３】
プレートドライバPDは、タイミング生成回路TGENからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のプレート線PLを選択する。選択されたプレート線PLは、所定の期間低レベルから高レベルに変化する。
【００３４】
ワードドライバWDは、タイミング生成回路TGENからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のワード線WLを選択する。選択されたワード線WLは、低レベルから高レベルに変化する。
【００３５】
メモリコアCOREは、メモリセルアレイARYと、ビット線BL、XBLにそれぞれ対応するビット線GNDセンス回路BGSと、ビット線BL、XBLからなるビット線対にそれぞれ対応するセンスアンプSAを有している。
【００３６】
メモリセルアレイARYは、マトリックス状に配置された複数のメモリセルMCと、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、XBLを有している。メモリセルMCは、後述する図３に示すように、2T2C型メモリセルである。
【００３７】
ビット線GNDセンス回路BGSは、メモリセルMCからデータを読み出すときに動作する。ビット線GNDセンス回路BGSは、ビット線BL（またはXBL）に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプに出力する。
【００３８】
センスアンプSAは、ビット線対BL、XBLに対応するビット線GNDセンス回路BGSから出力される読み出し電圧を増幅し、データ出力バッファBUFに出力する。
【００３９】
データ出力バッファBUFは、メモリコアCOREから読み出される複数ビットの読み出しデータのうち１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子I/Oに出力する。データ入出力端子I/Oは、１６ビットで構成されている。
【００４０】
図３は、図２のメモリセルの詳細を示している。
【００４１】
メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1、M2および強誘電体キャパシタFC1、FC2を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタFC2は、一端が転送トランジスタM2を介してビット線XBLに接続され、他端がプレート線PLに接続されている。転送トランジスタM1、M2のゲートは、ワード線WLに接続されている。図中、強誘電体キャパシタFC1、FC2に付けた矢印は、分極状態を表している。上向きの矢印は、"論理０"を記憶している状態である。下向きの矢印は、"論理１"を記憶している状態である。このように、2T2C型セルでは、一対の強誘電体キャパシタFC1、FC2は、互いに反対のデータが書き込まれる。
【００４２】
図４は、ビット線GNDセンス回路BGSの詳細を示している。なお、メモリセルアレイARYおよびデータバス線に接続されるトランジスタは、上述した図１と同じ構成であるため、説明を省略する。
【００４３】
ビット線GNDセンス回路BGSは、pMOSトランジスタからなるチャージトランスファCT、閾値電圧生成回路VTG、負電圧生成回路NEGGおよび電圧変換回路VCONを有している。
【００４４】
閾値電圧生成回路VTGは、図１と同じ機能を有している。すなわち、閾値電圧生成回路VTGは、キャパシタCgate（第２カップリングキャパシタ）およびクランプ回路を有している。但し、クランプ回路を構成するpMOSトランジスタP1（第３pMOSトランジスタ）の閾値電圧は、図１と相違している。pMOSトランジスタP1の閾値電圧は、チャージトランスファCT（第１pMOSトランジスタ）の閾値電圧より低く（深く）設定されている。例えば、チャージトランスファCTの閾値電圧は、−０.７Ｖに設定され、pMOSトランジスタP1の閾値電圧は、−０.８Ｖに設定されている。このため、ノードVT（第２ノード）が、pMOSトランジスタP1により負電圧にクランプされるとき、チャージトランスファCTはわずかにオンする。
【００４５】
チャージトランスファCTおよびpMOSトランジスタP1は、これ等トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることにより、互いに異なる閾値電圧に設定されている。この例では、pMOSトランジスタP1の比Ｗ／Ｌは、チャージトランスファCTの比Ｗ／Ｌより小さく設定されている。
【００４６】
負電圧生成回路NEGGは、制御信号NEGGENの反転論理を一端で受けるキャパシタCtank（第１カップリングキャパシタ）と、ノードVNEG（第１ノード）を接地電圧に初期化するpMOSトランジスタP2（第２pMOSトランジスタ）を有している。pMOSトランジスタP2の閾値電圧は、pMOSトランジスタP1の閾値電圧より低く設定されている。例えば、pMOSトランジスタP2の閾値電圧は、−０.９Ｖに設定されている。このため、ノードVTが、pMOSトランジスタP1により−０.８Ｖにクランプされているとき、pMOSトランジスタP2はオフする。より詳細には、後述するように、pMOSトランジスタP2は、制御信号VTGENの高レベルへの変化により、ノードVTが一時的に−０.９Ｖ以下になるときのみオンする。
【００４７】
pMOSトランジスタP1、P2は、これ等トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることにより、互いに異なる閾値電圧に設定されている。この例では、pMOSトランジスタP2の比Ｗ／Ｌは、チャージトランスファP1の比Ｗ／Ｌより小さく設定されている。
【００４８】
電圧変換回路VCONは、電源線VDDと接地線との間に、ノードGTN（第３ノード）を介して直列に接続されたpMOSトランジスタP3およびnMOSトランジスタN1と、ノードGTNと接地線との間に直列に接続されたキャパシタCbias（分圧キャパシタ）およびnMOSトランジスタN2と、ノードGTNとノードVNEGとの間に配置されたキャパシタCtrans（第３カップリングキャパシタ）と、ソースフォロア回路SFWを有している。ソースフォロア回路SFWは、電源線VDDと接地線との間に、センスアンプSAの出力ノードSF（またはXSF）を介して直列に接続されたnMOSトランジスタN3およびpMOSトランジスタP4を有している。pMOSトランジスタP3、nMOSトランジスタN1、N2のゲートは、リセット信号RES2、RES1、RES3をそれぞれ受けている。
【００４９】
ソースフォロア回路SFW（nMOSトランジスタN3）のゲート電圧（ノードGTNの電圧）は、ビット線GNDセンス回路BGSのセンス動作中におけるノードVNEGの電圧変化に応答して、nMOSトランジスタN3の閾値電圧Vthより高く、電源電圧VDD−閾値電圧Vthより低くなるように、初期化される。
【００５０】
図５は、図２のセンスアンプの詳細を示している。このセンスアンプSAは、周知の回路である。
【００５１】
センスアンプSAは、入力と出力を互いに接続した一対のCMOSインバータと、CMOSインバータの電源端子および接地端子をそれぞれ電源線VDDおよび接地線に接続する複数のpMOSトランジスタ、nMOSトランジスタと、CMOSインバータの入力ノードVSA、XVSAを互いに接続するCMOS伝達ゲートと、ノードSFをノードVSAに接続するCMOS伝達ゲートと、ノードXSFをノードXVSAに接続するCMOS伝達ゲートを有している。
【００５２】
センスアンプSAは、ショート信号SHRT、XSHRTによりノードVSA、XVSAを一時的にイコライズした後、図４に示したビット線GNDセンス回路BGSからノードSF、XSFを介して読み出しデータ受ける。このとき、ノードSF、VSAおよびノードXSF、XVSAは、それぞれ互いに導通している。この後、センスアンプ活性化信号SAON、XSAONが所定の期間活性化され、読み出しデータは差動増幅される。増幅されたデータは、出力端子OUT、XOUTに出力され、図２に示したデータ出力バッファBUFに転送される。
【００５３】
図６は、第１の実施形態の読み出し動作を示している。図の上側の波形は、入力信号を示し、図の下側の波形は、シミュレーション結果を示している。
【００５４】
この例では、ビット線BLに接続された強誘電体キャパシタFCに"論理１"が記憶され、ビット線XBLに接続された強誘電体キャパシタFCに"論理０"が記憶されている。"論理０"を記憶している強誘電体キャパシタFCは、分極反転を伴わないため、実効的な容量値は小さくなる。これに対して、"論理１"を記憶している強誘電体キャパシタFCは、分極反転を伴うため、実効的な容量値は大きくなる。シミュレーション波形において、"１"を付加したノードGTN、VNEGは、"論理１"が読み出させるビット線BLに対応するノードである。"０"を付加したノードGTN、VNEGは、"論理０"が読み出させるビット線XBLに対応するノードである。
【００５５】
読み出し動作は、メモリセルMCからのデータの読み出し前に所定の回路を初期化するプリチャージ期間PRE、ビット線GNDセンス回路BGSおよびセンスアンプSAを動作させ、メモリセルMCからのデータを読み出すセンス期間SENおよび増幅したデータをメモリセルMCに再書き込みする再書き込み期間REWで構成される。
【００５６】
まず、プリチャージ期間PREにおいて、バスオン信号BUSONが高レベルに変化し、ビット線BL、XBLは、コラムスイッチCSWを介してビット線GNDセンス回路BGSに接続される（図６（ａ））。リセット信号RES3の高レベルパルスおよびリセット信号RES2の低レベルへの変化により、図４に示した電圧変換回路VCONのキャパシタCbiasの両端が接地される（図６（ｂ））。リセット信号RES3の低レベルへの変化により、ノードGTNに付加されるキャパシタCbiasの容量は見えなくなる。次に、リセット信号RES1の低レベルパルスにより、ノードGTNは電源線VDDに接続される（図６（ｃ））。
【００５７】
制御信号VTGENが高レベルに変化すると（図６（ｄ））、ノードVTから電荷が引き抜かれる。閾値電圧生成回路VTGのノードVTの電圧は、一時的に約−１.７Ｖ（深い負電圧）まで下降する（図６（ｅ））。その後、ノードVTの電圧は、クランプ回路のpMOSトランジスタP1のクランプ動作により上昇し、ほぼ−０.８Ｖ（一定電圧）に保持される。
【００５８】
ノードVTが−０.９Ｖより低い期間（アンダーシュート期間）、負電圧生成回路NEGGのpMOSトランジスタP2がオンし、ノードVNEGは、接地電圧に初期化される（図６（ｆ））。このように、ノードVTの電圧の−０.８Ｖへの初期化と、ノードVNEGの接地電圧への初期化とが、一つの制御信号VTGENにより行われるため、プリチャージ期間を従来に比べ短縮できる。また、図１に示した負電圧制御回路NEGCが不要になるため、ビット線GNDセンス回路BGSの回路規模を削減できる。
【００５９】
次に、ワード線WLが高レベルに変化し（図６（ｇ））、強誘電体キャパシタFCは、ビット線BL、XBLにそれぞれ接続される。また、特に図示していないが、コラム選択信号CLが高レベルに変化し、ビット線BL、XBLは、データバス線にそれぞれ接続される。次に、バスグランド信号BUSGが低レベルに変化し（図６（ｈ））、ビット線BL、XBLおよびデータバス線のプリチャージが解除される。
【００６０】
次に、制御信号NEGGENが高レベルに変化し（図６（ｉ））、ノードVNEGから電荷が引き
抜かれる。ノードVNEGは、負電圧（約２.５Ｖ）に初期化される（図６（ｊ））。ノードGTNの電圧は、カップリングキャパシタCtransの作用により、ノードVNEGの電圧変化に追従して所定の正電圧に変化する。なお、図中に破線で示したように、リセット信号RES3の高レベル期間をリセット信号RES1の低レベルパルス後まで延ばすことで、キャパシタCbiasは、電源電圧VDDに充電される。このため、ノードVTGの初期電圧を、ＤＣ電流を流すことなく、キャパシタCbias、Ctransの容量比に応じて設定できる。
【００６１】
ノードVTのアンダーシュート期間を利用して、ノードVNEGを接地電圧に初期化することで、プリチャージ期間は短縮される。このため、読み出しアクセス時間は短縮される。また、キャパシタCgateによるノードVTからの電荷の引き抜きを利用してノードVNEGを接地電圧に初期化することで、初期化に必要な回路規模を削減できる。このため、強誘電体メモリのチップサイズは小さくなる。
【００６２】
次に、センス期間SENでは、まず、プレート線PLが高レベルに変化する（図６（ｋ））。強誘電体キャパシタFCの残留分極値に応じた電流が、ビット線BL、XBLに流れ込み、ビット線BL、XBLの電圧は、それぞれわずかに上昇する（図６（ｌ））。実効的な容量値が大きい強誘電体キャパシタFCに接続されたビット線BLの電圧は、実効的な容量値が小さい強誘電体キャパシタFCに接続されたビット線XBLの電圧より高くなる。
【００６３】
このとき、チャージトランスファCTのゲート（ノードVT）には、チャージトランスファCTの閾値電圧（−０.７Ｖ）よりわずかに低い電圧（−０．８Ｖ）が印加されている。このため、チャージトランスファCTはわずかにオンし、各ビット線BL、XBLに流れ込んだ電流は、ノードVNEGにリークする。この結果、ノードVNEGの電圧は、強誘電体キャパシタFCの残留分極値に応じて上昇する（図６（ｍ））。
【００６４】
この実施形態では、ビット線BL、XBLの電圧を０Ｖに制御するインバータアンプ等のフィードバック回路は不要である。フィードバック回路が不要なため、ノードVTとキャパシタCgateを分離する分離ゲートも不要である。さらに、分離ゲートをオンさせるための深い負電圧の生成回路も不要になる。この結果、回路規模が削減され、強誘電体メモリのチップサイズは小さくなる。回路規模が削減されるため、強誘電体メモリの消費電力は削減される。特にインバータアンプの削除による消費電力の削減効果は大きい。プリチャージ期間PREに複雑な初期設定が不要になるため、リチャージ期間および読み出しアクセス時間は、さらに短縮される。
【００６５】
ノードGTNの電圧は、電圧変換回路VCONのカップリングキャパシタCtransにより、ノードVNEGの電圧変化に応答して変化する（図６（ｎ））。換言すれば、ノードVNEGの負電圧は、カップリングキャパシタCtransにより、ノードGTNの正電圧に変換される。ノードGTNの電圧変化により、ソースフォロア回路SFWが動作し、ノードSF、XSFの電圧が上昇する（図６（ｏ））。
【００６６】
ソースフォロア回路SFW（nMOSトランジスタN3）のゲート電圧は、ノードGTNの電圧の初期化により、ビット線GNDセンス回路BGSのセンス動作中に、nMOSトランジスタN3の閾値電圧Vthより高く、電源電圧VDD−閾値電圧Vthより低くなる。このため、ソースフォロア回路SFWは、ノードVNEGの全ての電圧の変化に応答して動作できる。この結果、ソースフォロア回路SFWのゲインは、従来の６０％に対して９０％に向上する。ここで、ソースフォロア回路SFWのゲインは、入力電圧（VNEG"１"−VNEG"０"）に対する出力電圧（ＳＦ−XSF）の比である。
【００６７】
この後、センスアンプ活性化信号XSAONが活性化され（図６（ｐ））、入力ノードSF、XSFの電圧差が差動増幅される。そして、メモリセルMCから読み出され、増幅されたデータは、データ入出力端子を介して外部に読み出される。なお、図６に示すシミュレーションでは、ノードSF、XSFはセンスアンプSAに接続していない。このため、ノードSF、XSFの電圧は増幅されない。
【００６８】
また、バスオン信号BUSONが低レベルに変化し、ビット線BL、XBLとビット線GNDセンス回路BGSとの接続が解除される（図６（ｑ））。リセット信号RES2が高レベルに変化し（図６（ｒ））、ノードGTNは、接地電圧に変化する。ソースフォロア回路SFWは、ノードGTNの電圧変化に応答して、ノードSF、XSFの電圧を低下させる（図６（ｓ））。
【００６９】
次に、再書き込み期間REWでは、再書き込み信号REWRITEXが活性化され（図６（ｔ））、再書き込み動作が開始される。再書き込み動作により、センスアンプSAで増幅された電圧がビット線BL、XBLに伝達される。ビット線BLの電圧は、電源電圧VDDまで上昇し（図６（ｕ））、ビット線XBLの電圧は、接地電圧まで下降する（図６（ｖ））。なお、プレート線PLは、アクセスされる強誘電体キャパシタFCに高い電圧を掛けるため、電源電圧VDDより高い昇圧電圧が印加される（図６（ｗ））。また、プレート線PLが昇圧電圧に設定されている期間に、"論理0"の再書き込みが実行される。
【００７０】
この後、ワード線WLは、電源電圧VDDより高い昇圧電圧に設定され（図６（ｘ））、プレート線PLは、接地電圧に設定される（図６（ｙ））。ワード線WLを昇圧電圧に設定することで、ビット線BLの高レベル電圧は、強誘電体キャパシタFCに確実に伝えられる。そして、"論理1"の再書き込みが実行される。
【００７１】
以上、本実施形態では、チャージトランスファCTのゲート電圧を、チャージトランスファCTの閾値電圧よりわずかに低い電圧に設定することで、インバータアンプ等のフィードバック回路を不要にできる。この結果、強誘電体メモリのチップサイズを小さくでき、強誘電体メモリの消費電力を削減できる。
ノードVTが深い負電圧から一定の負電圧になるまでのアンダーシュート期間を利用して、pMOSトランジスタP2をオンさせ、ノードVNEGを接地電圧に初期化できる。このため、ノードVNEGを高速に初期化でき、プリチャージ期間PREを短縮できる。この結果、読み出しアクセス時間を短縮できる。また、プリチャージに必要な回路を簡易に構成できる。この結果、強誘電体メモリのチップサイズを小さくできる。
【００７２】
クランプ回路は、チャージトランスファCTの閾値電圧より低い閾値電圧を有するpMOSトランジスタP1で構成される。このため、チャージトランスファCTの閾値電圧より低い一定の負電圧を、クランプ回路により容易に生成できる。
【００７３】
pMOSトランジスタP2の閾値電圧は、pMOSトランジスタP1の閾値電圧より低い。このため、ノードVTが、深い負電圧からpMOSトランジスタP1の閾値電圧に対応する一定の負電圧になった後、接地線からpMOSトランジスタP2を介してノードVNEGに電荷が供給されることを防止できる。この結果、ノードVNEGを確実に所定の負電圧に設定できる。
【００７４】
チャージトランスファCTおよびpMOSトランジスタP1、P2の閾値電圧は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
【００７５】
ノードGTNの電圧は、キャパシタCbias、Ctransにより、予め所定の正電圧に設定される。このため、メモリセルMCからビット線BL、XBLに流れ込む電流に応じて上昇するノードVNEGの負電圧を、ソースフォロア回路SFWを正常に動作させる正電圧に容易に変換できる。この結果、ソースフォロア回路SFWのゲインを大きくできる。
【００７６】
キャパシタCbiasに予め所定の電圧に充電しておくことで、キャパシタCbias、Ctransの容量分割を利用して、ノードGTNを所望の初期電圧に設定できる。
【００７７】
図７は、本発明の第２の実施形態を示すブロック図である。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７８】
この実施形態では、メモリセルアレイARYが、第１の実施形態のメモリセルアレイARY（図２）と相違している。メモリセルアレイARYのメモリセルMCは、1T1C型のメモリセルが採用されている。ワード線WLEに接続されたメモリセルMCは、ビット線BLEに接続されている。ワード線WLOに接続されたメモリセルMCは、ビット線BLOに接続されている。また、メモリセルアレイARYは、ビット線対BLE、BLO毎にリファレンスメモリセルRMCを有している。その他の構成は、第１の実施形態とほぼ同じである。
【００７９】
図８は、図７のメモリセルアレイの詳細を示している。
【００８０】
各メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1および強誘電体キャパシタFC1を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLEまたはビット線BLOに接続され、他端がプレート線PLに接続されている。メモリセルMCの転送トランジスタM1のゲートは、それぞれ異なるワード線WLE、WLOに接続されている。すなわち、相補のビット線BLE、BLOにそれぞれ接続されたメモリセルMCは、同時にアクセスされない。
【００８１】
リファレンスメモリセルRMCは、メモリセルMCの強誘電体キャパシタFC1と同じ４つの強誘電体キャパシタC0、C1で構成されるリファレンスキャパシタと、２つのnMOSトランジスタN10、N11とを有している。nMOSトランジスタN10は、リファレンスワード線RWLOが高レベルのときに、リファレンスキャパシタをビット線BLEに接続する。nMOSトランジスタN11は、リファレンスワード線RWLEが高レベルのときに、リファレンスキャパシタをビット線BLOに接続する。
【００８２】
リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタC0と、"論理１"を記憶する強誘電体キャパシタC1を直列に接続した２つの容量対を並列に接続して構成されている。各容量対の一端は、リファレンスプレート線RPLに接続されている。リファレンスキャパシタの容量値は、（C0＋C1）／２になる。すなわち、リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタFC1の容量値と、"論理１"を記憶する強誘電体キャパシタFC1の容量値の中間の容量値を有している。メモリセルキャパシタと同じ複数の強誘電体キャパシタを組み合わせてリファレンスキャパシタを構成することで、中間の容量値を簡易かつ高い精度で構成できる。
【００８３】
1T1C型セルで構成されるメモリセルアレイARYでは、ワード線WLEが高レベルになりビット線BLEに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLEは、リファレンスキャパシタをビット線BLOに接続するために高レベルになる。同様に、ワード線WLOが高レベルになりビット線BLOに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLOは、リファレンスキャパシタをビット線BLEに接続するために高レベルになる。そして、強誘電体キャパシタFC1の容量値に応じて変化するビット線BLE（またはBLO）の電圧と、リファレンスキャパシタの容量値に応じて変化するビット線BLO（またはBLE）の電圧とが、ビット線GNDセンス回路BGSに伝達される。
【００８４】
図９は、第２の実施形態の読み出し動作を示している。図の上側の波形は、入力信号を示し、図の下側の波形は、シミュレーション結果を示している。
【００８５】
入力信号のタイミングは、第１の実施形態と同じである。シミュレーション波形では、ノードSF、XSFの電圧が、第１の実施形態とわずかに相違している。この相違は、セル構造（1T1C型か2T2C型か）によるものである。末尾に"ref"を付した符号は、リファレンスメモリセルRMCに対応するノードの波形を示している。"ref"を付したノードの電圧は、"1"を付したノードの電圧と"0"を付したノードの電圧の中間の値になる。図から明らかなように、シミュレーション波形は、基本的に第１の実施形態と同じである。
【００８６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８７】
なお、上述した実施形態では、本発明を強誘電体メモリチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載される強誘電体メモリコアに適用してもよい。
【００８８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８９】
本発明の強誘電体メモリおよびそのデータ読み出し方法では、読み出し動作中にビット線を接地電圧に保持するための制御回路（クロッキング回路あるいはフィードバック回路）を不要にでき、強誘電体メモリのレイアウトサイズを小さくできる。制御回路が不要になるため、強誘電体メモリの消費電力を削減できる
本発明の強誘電体メモリおよびそのデータ読み出し方法では、第２ノードの電圧が一時的に深い負電圧になることを利用して、第１ノードを高速に初期化できる。このため、読み出し動作前のプリチャージ期間を短縮でき、読み出しアクセス時間を短縮できる。また、読み出し動作前の初期化に必要な回路を簡易に構成できる。この結果、強誘電体メモリのサイズを小さくできる。
【００９０】
本発明の強誘電体メモリでは、クランプ回路により第１pMOSトランジスタの閾値電圧より低い一定電圧を容易に生成できる。
【００９１】
本発明の強誘電体メモリでは、第２ノードが深い負電圧から第３pMOSトランジスタの閾値電圧に対応する一定電圧になった後、接地線から第３pMOSトランジスタを介して第１ノードに電荷が供給されることを防止できる。この結果、第１ノードを確実に所定の負電圧に設定できる。
【００９２】
本発明の強誘電体メモリでは、第１および第２ノードの電圧を初期設定するためのトランジスタの閾値電圧は、トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを相違させることで、簡易かつ高い精度でそれぞれ設定できる。
【００９３】
本発明の強誘電体メモリでは、第３カップリングキャパシタと分圧キャパシタとの容量分割を利用して、メモリセルからビット線に流れ込む電流に応じて上昇する第１ノードの負電圧を、ソースフォロア回路が正常に動作する正電圧に容易に変換できる。
【図面の簡単な説明】
【００９４】
【図１】従来のビット線GNDセンス方式を採用する強誘電体メモリの要部を示す回路図である。
【図２】本発明の第１の実施形態を示すブロック図である。
【図３】図２のメモリセルの詳細を示す回路図である。
【図４】図２の要部を示す回路図である。
【図５】図２のセンスアンプの詳細を示す回路図である。
【図６】第１の実施形態の読み出し動作を示すタイミング図である。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】図７のメモリセルの詳細を示す回路図である。
【図９】第２の実施形態の読み出し動作を示すタイミング図である。
【符号の説明】
【００９５】
ADB  アドレスバッファ
CMDB  コマンドバッファ
RDEC  ロウデコーダ
TGEN  タイミング生成回路
CDEC  コラムデコーダ
PD  プレートドライバ
WD  ワードドライバ
CORE  メモリコア
BUF  データ出力バッファ
BGS  ビット線GNDセンス回路
VTG  閾値電圧生成回路
NEGG  負電圧生成回路
VCON  電圧変換回路
【図１】
0004185969.tif 000002
【図２】
0004185969.tif 000003
【図３】
0004185969.tif 000004
【図４】
0004185969.tif 000005
【図５】
0004185969.tif 000006
【図６】
0004185969.tif 000007
【図７】
0004185969.tif 000008
【図８】
0004185969.tif 000009
【図９】
0004185969.tif 000010