(57)【特許請求の範囲】
【請求項１】
電源電圧と接地電圧とを動作電源電圧として動作する半導体集積回路装置であって、
行列状に配列される複数のメモリセル、
各前記行に対応して配置され、各々に対応の行のメモリセルが接続されかつ、選択時前記電源電圧よりも絶対値の大きな駆動電圧が伝達される複数のワード線、
基板領域に形成されるＮ型絶縁ゲート型電界効果トランジスタを含み、活性化時所定の動作を行なう周辺回路、および
前記基板領域へバイアス電圧を印加するためのバイアス印加手段を備え、
前記バイアス印加手段は、前記周辺回路の活性／非活性を指示する動作モード指示信号に従って、前記周辺回路の活性化時第１のバイアス電圧を前記基板領域へ印加しかつ前記周辺回路の非活性化時前記接地電圧を基準として前記第１のバイアス電圧と極性の異なる第２のバイアス電圧を前記基板領域へ印加する手段を含み、前記第２のバイアス電圧と前記電源電圧との差の絶対値は、前記駆動電圧と前記接地電圧との差の絶対値と実質的に等しい、半導体集積回路装置。
【請求項２】
第１および第２の電源電圧を動作電源電圧として有する半導体集積回路装置であって、
行列状に配列される複数のメモリセル、
各前記行に対応して配置され、各々に対応の行のメモリセルが接続されかつ、選択時前記第１の電源電圧よりも絶対値の大きな駆動電圧が伝達される複数のワード線、
基板領域に形成されるＰ型絶縁ゲート型電界効果トランジスタを含み、活性化時所定の動作を行なう周辺回路、および
前記基板領域へバイアス電圧を印加するためのバイアス印加手段を備え、
前記バイアス印加手段は、前記周辺回路の活性／非活性を指示する動作モード指示信号に従って、前記周辺回路の活性化時前記第１の電源電圧よりも低い第１のバイアス電圧を前記基板領域へ印加しかつ前記周辺回路の非活性化時前記第１の電源電圧よりも高い第２のバイアス電圧を前記基板領域へ印加する手段を含み、前記第２のバイアス電圧と前記第２の電源電圧との差の絶対値は、前記駆動電圧と前記第２の電源電圧との差の絶対値と実質的に等しい、半導体集積回路装置。
【請求項３】
前記第１のバイアス電圧と前記接地電圧との差の絶対値は前記第２のバイアス電圧と前記接地電圧の差の絶対値と実質的に等しい、請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１のバイアス電圧と前記第１の電源電圧との差の絶対値は前記第２のバイアス電圧と前記第１の電源電圧の差の絶対値と実質的に等しい、請求項２に記載の半導体集積回路装置。
【請求項５】
前記第１および第２のバイアス電圧のレベルを調整するためのレベル調整手段をさらに含む、請求項１から４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記バイアス印加手段は、
前記第１のバイアス電圧に対応する第１の基準電圧を発生する基準電圧発生手段と、
前記第１のバイアス電圧を出力する出力ノードと、
前記出力ノードの電圧に対応する電圧と前記第１の基準電圧とを比較する比較手段と、
前記比較手段の出力信号に従って前記出力ノードに電荷を供給して前記出力ノードの電圧レベルを調整する手段とを含む、請求項１から５のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、特に、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素として含む半導体集積回路装置の高速動作および低消費電力を実現するための構成に関する。
【０００２】
【従来の技術】
ロジックおよびメモリ回路を含む半導体集積回路装置の高密度化に伴って素子が微細化され、この素子の耐圧特性を保証するために、電源電圧を低減することが必要となる。しかしながら、ＭＯＳトランジスタを構成要素とする場合、信号線の駆動速度はこのＭＯＳトランジスタのゲート電位に従って変化するため（ドレイン電流のいわゆる二乗特性）、回路の動作速度が低下する。この動作速度の低下に対する対策として、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの絶対値を小さくする必要がある。Ｖｇｓ−Ｖｔｈを大きくし、ドレイン電流を大きくする。ここで、Ｖｇｓはゲート−ソース間電圧を示す。また、しきい値電圧の絶対値を小さくすることにより、ＭＯＳトランジスタが導通状態となり、ドレイン電流を供給するタイミングを早くし、信号線の高速充放電を実現する。
【０００３】
一般に、動作速度を重要視したときの電源電圧Ｖｃｃとしきい値電圧Ｖｔｈの関係は、アドバンストエレクトロニクスシリーズＩ−９、「超ＬＳＩメモリ」、伊藤著、培風館出版、１９９４年１１月５日発行の第３５２頁にたとえば示されているように、次式で表わされる。
【０００４】
Ｖｔｈ＝α・Ｖｃｃ
ここで、αは、定数であり、０．１〜０．２の値をとる。たとえば、電源電圧Ｖｃｃを１Ｖとすると、しきい値電圧Ｖｔｈは、０．１〜０．２Ｖとなる。
【０００５】
一方、待機時の消費電力を重要視すると、サブスレッショルド電流を考慮する必要がある。このサブスレッショルド電流は、あるチャネル幅（Ｗ０）のＭＯＳトランジスタに、ある一定のドレイン電流Ｉ０が流れ始める場合のゲート−ソース間電圧で定義される。このサブスレッショルド電流は、ゲート−ソース間電圧Ｖｇｓが０Ｖであっても流れる。黒田等によると、ｎチャネルＭＯＳトランジスタの場合、しきい値電圧を約０．４Ｖ以下に低下させると、サブスレッショルド電流が増加し、待機時電力が増大する（日経マイクロデバイス、１９９５年３月号、第５８頁参照）。
【０００６】
図２７は、ｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈの、バックゲート（基板領域）とソース間の電位差ＶＢＳに対する変化を概略的に示す図である。図２７において、曲線Ｔ１は、バックゲート−ソース間電位差ＶＢＳが０Ｖのときのしきい値電圧が０．１ＶのｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを示し、曲線Ｔ２は、バックゲート−ソース間電位差ＶＢＳが０Ｖのときのしきい値電圧が０．２８ＶのｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを示す。図２７においては、縦軸にしきい値電圧Ｖｔｈを示し、横軸にバックゲート−ソース間電位差ＶＢＳを示す。また、これらの曲線Ｔ１およびＴ２は、後に説明する基板効果定数Ｋが０．４として次式（１）に従って求められている。
【０００７】
0004046383.tif 000002
ここで、ＶＢＳは、ソース電位を基準とするバックゲート電位（バックゲート−ソース間電圧）、Ｋは基板効果定数、φＦは基板表面ポテンシャル、ＶＴＨ０は、ＶＢＳ＝０Ｖのときのしきい値電圧を示す。
【０００８】
この図２７に示す特性曲線Ｔ１に明らかに見られるように、ｎチャネルＭＯＳトランジスタにおいて、ソース電位を基準とするバックゲート電位、すなわちバックゲート−ソース間電圧ＶＢＳが負の方向に大きくなると、しきい値電圧Ｖｔｈが大きくなる。たとえば、ｎチャネルＭＯＳトランジスタのゲート領域へのイオン注入量の制御等により、ＶＢＳ＝０Ｖのときのしきい値電圧Ｖｔｈ０が０．１ＶのｎチャネルＭＯＳトランジスタを形成したとする（特性曲線Ｔ１）。このｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを０．４Ｖにするためには、この特性曲線Ｔ１から、バックゲート−ソース間電圧ＶＢＳを−１．７１Ｖにする必要がある。これは、逆に言えば、ｎチャネルＭＯＳトランジスタのしきい値電圧は、このバックゲート−ソース間電圧ＶＢＳを制御することにより変更することができる。
【０００９】
図２８は、ｎチャネルＭＯＳトランジスタのソースを基準とするゲート電位Ｖｇｓとドレイン電流Ｉｇｓの関係を概略的に示す図である。図２７において、横軸は、ソース電位を基準とするゲート電位（以下、ゲート電圧と称す）を示し、縦軸に対数目盛でのドレイン電流を示す。特性曲線ＴＳ１は、バックゲート−ソース間電圧ＶＢＳが０Ｖのときのドレイン電流を示し、特性曲線ＴＳ２は、バックゲート−ソース間電圧ＶＢＳが−１．７１Ｖのときのドレイン電流を示す。この図２８に示す特性曲線ＴＳ１およびＴＳ２において、ほぼ直線状に示される領域がサブスレッショルド領域と呼ばれる。
【００１０】
これらの特性曲線ＴＳ１およびＴＳ２の比較から明らかなように、バックゲート−ソース間電圧ＶＢＳが０Ｖのときのサブスレッショルド電流（ドレイン電流）は、バックゲート−ソース間電圧ＶＢＳが−１．７１Ｖのときのそれよりも大きくなっている。しかしながら、このバックゲート−ソース間電圧ＶＢＳが０Ｖの場合、しきい値電圧が０．３Ｖ低くなっているためゲート電圧Ｖｇｓが低いところから比較的大きな電流が流れる。したがって、活性期間中、すなわち回路動作時において、この特性曲線ＴＳ１を示し、スタンバイサイクル時において、特性曲線ＴＳ２を示すｎチャネルＭＯＳトランジスタを用いれば、動作時には高速で動作し、スタンバイ（待機）時にはそのサブスレッショルド電流が十分に抑制されるｎチャネルＭＯＳトランジスタが実現される。
【００１１】
図２９は、従来の、ｎチャネルＭＯＳトランジスタのバックゲート電圧切換回路の構成の一例を示す図である。図２９において、バックゲート電圧切換回路は、電源線１上の電源電圧Ｖｃｃと接地線２上の接地電圧Ｖｓｓを両動作電源電圧として動作し、入力信号線３上に与えられた活性化信号ＳＮＢを反転して出力信号線４上に出力するインバータ５と、このインバータ５から出力信号線４上に与えられた信号の電圧レベルを電源電圧Ｖｃｃと負電圧ＶＮＢＬのレベルに変換するレベル変換回路１０と、このレベル変換回路１０の出力信号に従って接地電圧Ｖｓｓおよび負電圧ＶＮＢＬの一方を出力するバックゲート駆動回路１５を含む。
【００１２】
このバックゲート駆動回路１５からのバックゲート電圧ＶＮＢは、信号線１６を介して内部回路１８に含まれるｎチャネルＭＯＳトランジスタＱのバックゲート（基板領域）へ与えられる。活性化信号ＳＮＢは、内部回路１８の活性／非活性を示す信号であり、Ｈレベルのときには、この内部回路１８が動作し、一方、信号ＳＮＢがＬレベルのときには、内部回路１８は、非活性状態にあり、スタンバイ状態を保持する。
【００１３】
レベル変換回路１０は、出力信号線４上の信号に応答して導通し、電源線１上の電源電圧Ｖｃｃを内部ノード１１ａに伝達するｐチャネルＭＯＳトランジスタ１０ａと、活性化信号ＳＮＢに応答して導通し、電源線１上の電源電圧Ｖｃｃを内部ノード１１ｂに伝達するｐチャネルＭＯＳトランジスタ１０ｂと、内部ノード１１ｂ上の信号電位に応答して導通し、内部ノード１１ａに、バックゲート電圧供給線１４上のバックゲート電圧ＶＮＢＬを伝達するｎチャネルＭＯＳトランジスタ１０ｃと、内部ノード１１ａ上の信号電位に応答して導通し、内部ノード１１ｂに、低レベルバックゲート電圧ＶＮＢＬを伝達するｎチャネルＭＯＳトランジスタ１０ｄを含む。
【００１４】
バックゲート駆動回路１５は、内部ノード１１ａ上の信号電位に応答して導通し、高レベルバックゲート電圧供給線１７上の電圧Ｖｓｓを出力信号線１６に伝達するｎチャネルＭＯＳトランジスタ１５ａと、内部ノード１１ｂ上の信号電位に応答して導通し、出力信号線１６へ、低レベルバックゲート電圧ＶＮＢＬを伝達するｎチャネルＭＯＳトランジスタ１５ｂを含む。高レベルバックゲート電圧供給線１７は、高レベルのバックゲート電圧、すなわち接地電圧Ｖｓｓを伝達し、接地線と等価である。接地電圧Ｖｓｓは、０Ｖであり、低レベルバックゲート電圧ＶＮＢＬは、たとえば−１．７１Ｖである。ここで、「バックゲート電圧」は接地電圧を基準として測定した電圧を示す。次に、この図２９に示すバックゲート電圧切換回路の動作について簡単に説明する。
【００１５】
内部回路１８が、非活性状態であり、スタンバイ状態のときには、活性化信号ＳＮＢはＬレベルであり、インバータ５から出力信号線４に出力される信号は、電源電圧ＶｃｃレベルのＨレベルとなる。この状態においては、ｐチャネルＭＯＳトランジスタ１０ａが非導通状態、ｐチャネルＭＯＳトランジスタ１０ｂが導通状態となり、内部ノード１１ｂがｐチャネルＭＯＳトランジスタ１０ｂにより充電される。この内部ノード１１ｂの電位上昇に従って、ｎチャネルＭＯＳトランジスタ１０ｃが導通し、内部ノード１１ａの電位レベルを、負のバックゲート電圧ＶＮＢＬレベルに低下させる。この内部ノード１１ａの電位低下に伴って、ｎチャネルＭＯＳトランジスタ１０ｄが非導通状態へ移行する。これにより、内部ノード１１ｂは、ｐチャネルＭＯＳトランジスタ１０ｂにより、電源電圧Ｖｃｃレベルにまで充電され、一方、内部ノード１１ａは負のバックゲート電圧ＶＮＢＬレベルにまで放電される。
【００１６】
この負のバックゲート電圧ＶＮＢＬは、接地電圧Ｖｓｓよりも低い電圧レベルであり、ｎチャネルＭＯＳトランジスタ１５ａが非導通状態となり、一方、電源電圧Ｖｃｃをゲートに受けるｎチャネルＭＯＳトランジスタ１５ｂが導通し、内部回路１８に含まれるｎチャネルＭＯＳトランジスタＱのバックゲートに、バックゲート電圧ＶＮＢとして低レベルの負のバックゲート電圧ＶＮＢＬが伝達される。したがって、この内部回路１８のスタンバイ状態時においては、ｎチャネルＭＯＳトランジスタＱのしきい値電圧が高くなり、サブスレッショルド電流が抑制される。
【００１７】
一方、この内部回路１８が動作するアクティブサイクルにおいては、活性化信号ＳＮＢがＨレベルとなり、インバータ５から出力信号線４上に出力される信号は接地電圧Ｖｓｓレベルとなる。これにより、ｐチャネルＭＯＳトランジスタ１０ａが導通し、ｐチャネルＭＯＳトランジスタ１０ｂが非導通状態となる。この状態では、先のスタンバイサイクル時とは逆に、ｎチャネルＭＯＳトランジスタ１０ｃが非導通状態、ｎチャネルＭＯＳトランジスタ１０ｄが導通状態となり、内部ノード１１ａの電圧レベルが電源電圧Ｖｃｃレベル、内部ノード１１ｂの電圧レベルが負のバックゲート電圧ＶＮＢＬレベルとなる。したがって、ｎチャネルＭＯＳトランジスタ１５ｂが非導通状態、ｎチャネルＭＯＳトランジスタ１５ａが導通状態となり、バックゲート電圧ＶＮＢとして接地電圧Ｖｓｓが与えられる。これにより、内部回路１８のｎチャネルＭＯＳトランジスタＱのしきい値電圧が低くなり、ｎチャネルＭＯＳトランジスタＱが高速でスイッチング動作をする。
【００１８】
内部回路１８に含まれるｐチャネルＭＯＳトランジスタのバックゲート電圧についても、このｎチャネルＭＯＳトランジスタＱに対するバックゲート電圧ＶＮＢを電源電圧Ｖｃｃおよびそれより高い電圧とすることにより、同様の効果が得られる。ｐチャネルＭＯＳトランジスタのしきい値電圧とバックゲート−ソース間電圧の関係は、図２７に示す特性曲線においてバックゲート−ソース間電圧ＶＢＳの符号を反転させればよく、また図２８に示すゲート電圧Ｖｇｓの符号を反転することにより、ｐチャネルＭＯＳトランジスタのサブスレッショルド電流特性が得られる。
【００１９】
【発明が解決しようとする課題】
上述のように、動作サイクルに合わせて、構成要素であるＭＯＳトランジスタのバックゲート電圧を切換えることにより、アクティブサイクルにおける高速動作およびスタンバイサイクルにおける低消費電力を実現することができる。しかしながら、このバックゲート電圧を切換えるために、レベル変換回路１０が用いられているが、このレベル変換回路１０は、電源電圧Ｖｃｃと接地電圧Ｖｓｓの間で変化する信号のレベルを電源電圧Ｖｃｃと負のバックゲート電圧ＶＮＢＬの電圧レベルに変化させている。この場合、活性化信号ＳＮＢがＬレベルにあり、内部回路１８のスタンバイサイクル時において、バックゲート駆動回路１５に含まれるｎチャネルＭＯＳトランジスタ１５ｂのゲートへは、電源電圧Ｖｃｃが印加される。今、電源電圧Ｖｃｃを、１．０Ｖとすると、このｎチャネルＭＯＳトランジスタ１５ｂのゲート−ソース間電圧は、Ｖｃｃ−ＶＮＢＬ＝１．０−（−１．７１）＝２．７１Ｖとなり、たとえばインバータ５に含まれるｎチャネルＭＯＳトランジスタのゲート−ソース間電圧（１．０Ｖ）の２．７１倍の大きな電圧が加わることになる。
【００２０】
レベル変換回路１０においても、ｐチャネルＭＯＳトランジスタ１０ａおよび１０ｂについては、非導通時、この２．７１Ｖの電圧がゲート−ドレイン間に印加され、またｎチャネルＭＯＳトランジスタ１０ｃおよび１０ｄにおいては導通時そのゲート−ソース間に同様の２．７１Ｖの電圧が印加される。この結果、これらのＭＯＳトランジスタのゲート電極部の絶縁膜に大きな電界が印加され、絶縁膜の信頼性が低下するという問題が生じる。
【００２１】
図３０は、バックゲート電圧切換回路の他の従来例を示す図であり、たとえば日経マイクロデバイス、１９９５年３月号の第５９頁に示されている。この図３０に示すバックゲート電圧切換回路は、ｎチャネルＭＯＳトランジスタのバックゲートへバックゲート電圧ＶＮＢを印加する。
【００２２】
図３０において、バックゲート電圧切換回路は、電源電圧Ｖｃｃを伝達する電源線２０と内部ノード２１の間に接続され、そのゲートに活性化信号／ＣＥを受けるｐチャネルＭＯＳトランジスタ２２と、内部ノード２１と内部ノード２３の間に接続され、そのゲートが接地電圧Ｖｓｓを伝達する接地線２５に接続されるｐチャネルＭＯＳトランジスタ２４と、内部ノード２３と内部ノード２４の間に直列に接続されるダイオード２６ａおよび２６ｂと、内部ノード２４と低レベルバックゲート電圧ＶＮＢＬを伝達するバックゲート電圧伝達線２７の間に接続され、かつそのゲートが接地線２５に接続されるｎチャネルＭＯＳトランジスタ２８を含む。ＭＯＳトランジスタ２２および２４のバックゲートは電源線２０に接続され、ＭＯＳトランジスタ２８のバックゲートは低レベルバックゲート電圧伝達線２７に接続される。
【００２３】
バックゲート電圧切換回路は、さらに、接地線２５上の接地電圧Ｖｓｓと低レベルバックゲート電圧伝達線２７上の低レベルバックゲート電圧ＶＮＢＬを両動作電源電圧として動作し、内部ノード２４上の信号を反転するインバータを構成するｐチャネルＭＯＳトランジスタ２９ａおよびＭＯＳトランジスタ２９ｂと、このインバータ（ＭＯＳトランジスタ２９ａおよび２９ｂ）から信号線３０上に伝達された出力信号を反転して、信号線３２上にバックゲート電圧ＶＮＢを出力するインバータを構成するｐチャネルＭＯＳトランジスタ３１ａおよびｎチャネルＭＯＳトランジスタ３１ｂを含む。ｐチャネルＭＯＳトランジスタ２９ａおよび３１ａのバックゲートは電源線２０に接続され、ｎチャネルＭＯＳトランジスタ２９ｂおよび３１ｂのバックゲートは低レベルバックゲート電圧伝達線２７に接続される。次に動作について簡単に説明する。
【００２４】
ＭＯＳトランジスタ２４および２８はそのゲートに接地電圧Ｖｓｓを受け、抵抗素子として動作する。ここで、電源電圧Ｖｃｃは、低レベルバックゲート電圧ＶＮＢＬの絶対値と等しくされている。電源電圧Ｖｃｃは、たとえば２．０Ｖであり、低レベルバックゲート電圧ＶＮＢＬは−２．０Ｖである。
【００２５】
活性化信号／ＣＥがＨレベルにあり、内部回路が非活性状態にあるスタンバイ状態においては、ＭＯＳトランジスタ２２が非導通状態であり、ノード２４は、ＭＯＳトランジスタ２８により低レベルバックゲート電圧ＶＮＢＬレベルに保持される。応じて、ＭＯＳトランジスタ２９ａが導通状態、ＭＯＳトランジスタ２９ｂが非導通状態となり、ノード３０上の電圧は、接地電圧Ｖｓｓレベルとなる。このノード３０上の接地電圧Ｖｓｓに応答して、ＭＯＳトランジスタ３１ａが非導通状態、ＭＯＳトランジスタ３１ｂが導通状態となり、信号線３２からのバックゲート電圧ＶＮＢは、低レベルバックゲート電圧ＶＮＢＬレベルとなる。これにより、スタンバイ状態においては、内部回路に含まれるｎチャネルＭＯＳトランジスタのバックゲート電圧は、低レベルバックゲート電圧ＶＮＢＬレベルとなり、そのしきい値電圧は高くされる。
【００２６】
一方、活性化信号／ＣＥがＬレベルにあり、内部回路が動作するアクティブサイクルのときには、ＭＯＳトランジスタ２２が導通し、ノード２３に、電源電圧Ｖｃｃが伝達される。ダイオード２６ａおよび２６ｂによるレベルシフトにより、ノード２４の電圧レベルが、接地電圧Ｖｓｓ以上となり、ＭＯＳトランジスタ２９ａが非導通状態、ＭＯＳトランジスタ２９ｂが導通状態となり、内部ノード３０上の電圧レベルは、低レベルバックゲート電圧ＶＮＢＬレベルとなる。応じて、ＭＯＳトランジスタ３１ｂが非導通状態となり、ＭＯＳトランジスタ３１ａが導通状態となり、信号線３２上のバックゲート電圧ＶＮＢは、接地電圧Ｖｓｓレベルとなる。これにより、内部回路のｎチャネルＭＯＳトランジスタのしきい値電圧が高くなり、高速動作が図られる。
【００２７】
この図３０に示すバックゲート電圧切換回路においては、ダイオード２６ａおよび２６ｂを用いたレベルシフト回路により、各ＭＯＳトランジスタのゲート−ソース間に、電源電圧Ｖｃｃと低レベルバックゲート電圧ＶＮＢＬの絶対値との和の電圧が印加されるのが防止され、素子の信頼性の確保が図られている。しかしながら、この図３０に示す構成においては、活性化信号／ＣＥがＬレベルとなると、電源線２０から低レベルバックゲート電圧伝達線２７に対する電流経路が形成され、アクティブサイクル時常時この電源線２０から低レベルバックゲート電圧伝達線２７へ電流が流れる。したがって、この低レベルバックゲート電圧ＶＮＢＬの電圧レベルが上昇するため、この電圧上昇を吸収するためには、低レベルバックゲート電圧ＶＮＢＬを外部から与える構成が必要となる。オンチップでこの低レベルバックゲート電圧ＶＮＢＬを発生する場合、このＭＯＳトランジスタ２２、２４、ダイオード２６ａ、２６ｂおよびトランジスタ２８で構成される電流経路を流れる電流を吸収して、バックゲート電圧ＶＮＢＬを一定電圧レベルに保持する必要があり、大きな電流駆動力を有するバックゲート電圧発生回路を用いる必要があり、このバックゲート電圧発生回路の占有面積が増加する。またこのような大きな駆動力のバックゲート電圧発生回路を利用する場合、回路の消費電流が増加し、不必要な電流が消費されることになる。したがって、この図３０に示すバックゲート電圧切換回路の構成は、オンチップのバックゲート電圧発生回路を用いる構成には適していない。
【００２８】
図３１は、従来のさらに他のバイアス電圧切換回路の構成を示す図であり、たとえば特開平６−２１４４３号公報に示されている。この図３１に示すバックゲート電圧切換回路は、正の電圧Ｖｂと接地電圧Ｖｓｓの一方をスタンバイ検出信号ＳＤに従って選択する切換回路３５を含む。この切換回路３５により選択された電圧が、内部回路４０に含まれる構成要素であるｎチャネルＭＯＳトランジスタ４０ａのバックゲートへ与えられる。
【００２９】
切換回路３５は、スタンバイ検出信号ＳＤがスタンバイ状態を検出し、内部回路４０がスタンバイ状態にあることを示すときには、接地電圧Ｖｓｓを選択してＭＯＳトランジスタ４０ａのバックゲートへ与える。一方、このスタンバイ検出信号ＳＤが内部回路４０のアクティブサイクルを示すときには、切換回路３５は正の電圧Ｖｂを選択してＭＯＳトランジスタ４０ａのバックゲートへ与える。
【００３０】
この図３１に示す構成においては、バックゲート電圧は正のバックゲート電圧Ｖｂと接地電圧Ｖｓｓであり、バックゲート切換時において、大きな電圧が発生することはない（電源電圧Ｖｃｃとバックゲート電圧Ｖｂの差は、電源電圧Ｖｃｃよりも小さい）。しかしながら、この図３１に示す切換回路３５を用いて、バックゲート電圧を正の電圧Ｖｂと接地電圧Ｖｓｓで切換えることにより、ＭＯＳトランジスタ４０ａのしきい値電圧の変化を実現することを図る場合、以下に説明するような問題が生じる。
【００３１】
今、図３２に示すように、バックゲート−ソース間電圧ＶＢＳが電圧ＶｂのときのＭＯＳトランジスタのしきい値電圧Ｖｔｈを０．１Ｖとし、バックゲート−ソース間電圧ＶＢＳが０Ｖのときのしきい値電圧Ｖｔｈを０．４Ｖとすることを考える。この場合、図３２に示すように、この電圧Ｖｂは、ＰＮ接合のビルトイン電圧（拡散ポテンシャル）１Ｖを超えることができないため、この電圧Ｖｂの値は、１．０Ｖよりも小さい。したがって、この電圧Ｖｂを用いる場合要求されるしきい値電圧条件を満たすためには、特性曲線Ｔ３に示すようにかなり急峻な勾配を有する特性曲線を実現する必要がある。この場合、前述の式（１）から、基板効果定数Ｋを大きくする必要がある。この基板効果定数Ｋは、通常、次式で表わされる。
【００３２】
【数１】
0004046383.tif 000003
【００３３】
ここで、ｔｏｘは、ゲート絶縁膜の膜厚を示し、εｏｘは、ゲート絶縁膜の誘電率を示し、εｓｉは、シリコン膜の誘電率を示し、ＮＢは基板の不純物濃度を示し、ｑは単位電荷量を示す。したがって、この基板効果定数Ｋを大きくするためには、基板領域の不純物濃度を高くする必要があり、空乏層が狭くなり、応じてゲート容量が大きくなり、高速動作をすることができなくなる。また、空乏層の幅が狭くなると、このＰＮ接合における電界強度が空乏層幅に反比例するため、このＰＮ接合の電界強度が高くなり、接合耐圧が低くなり素子の信頼性が損なわれるという問題が生じる。
【００３４】
また、基板領域の不純物濃度を高くした場合、基板領域の不純物濃度とＭＯＳトランジスタのソース／ドレイン不純物領域の不純物濃度の差に比例して拡散電流が生じ、応じて逆方向電流（ＰＮ接合に逆バイアス電圧を印加するときに流れる電流）が増大し、たとえばこのＭＯＳトランジスタがメモリセルのトランジスタの場合、メモリセルの記憶データがこの逆方向電流により破壊される問題が生じる。また、この逆方向電流により、リーク電流が増加し、消費電流が増加するという欠点が生じる。
【００３５】
さらに、図３２に示すように、特性曲線Ｔ３に従ってしきい値電圧を設定する場合、バックゲート−ソース間電圧ＶＢＳが少し変化しただけで、しきい値電圧Ｖｔｈが大きく変化し、所望のしきい値電圧を正確に設定するのが困難になるという問題が生じる。一方、従来のように、特性曲線Ｔ１に従ってバックゲート電圧ＶＢＳを印加する場合、この特性曲線Ｔ１の変化は緩やかであり、バックゲート−ソース間電圧ＶＢＳが少し変化しても、そのしきい値電圧の変化率は特性曲線Ｔ３のそれに比べて十分に小さく、所望のしきい値電圧Ｖｔｈを安定に生成することができる。
【００３６】
それゆえ、この発明の目的は、装置の信頼性を損なうことなく、安定かつ正確に必要とされるバックゲート電圧を動作サイクルに応じて発生することのできる半導体集積回路装置を提供することである。
【００３７】
この発明の他の目的は、製造工程数を増加させることなく安定に必要とされるバックゲート電圧をオンチップで発生することのできる半導体集積回路装置を提供することである。
【００３８】
【課題を解決するための手段】
請求項１に係る発明は、電源電圧および接地電圧を動作電源電圧として動作する半導体集積回路装置であって、行列状に配列される複数のメモリセルと、各行に対応して配置され、各々に対応の行のメモリセルが接続されかつ、選択時駆動電圧が伝達される複数のワード線と、基板領域に形成されるＮ型絶縁ゲート型電界効果トランジスタを含み、活性化時所定の動作を行なう周辺回路と、基板領域へバイアス電圧を印加するためのバイアス印加手段を備える。このバイアス印加手段は、周辺回路の活性／非活性を指示する動作モード指示信号に従って、周辺回路の活性化時第１のバイアス電圧を基板領域へ印加しかつ周辺回路の非活性化時接地電圧を基準として第１のバイアス電圧と極性の異なる第２のバイアス電圧を第２の領域へ印加する手段を含む。第２のバイアス電圧と電源電圧との差の絶対値は、駆動電圧と第２の電源電圧との差の絶対値と実質的に等しい。
【００３９】
請求項２に係る発明は、第１および第２の電源電圧を動作電源電圧として動作する半導体集積回路装置であって、行列状に配列される複数のメモリセルと、各行に対応して配置され、各々に対応の行のメモリセルが接続されかつ、選択時駆動電圧が伝達される複数のワード線と、基板領域に形成されるＰ型絶縁ゲート型電界効果トランジスタを含み、活性化時所定の動作を行なう周辺回路と、基板領域へバイアス電圧を印加するためのバイアス印加手段を備える。このバイアス印加手段は、周辺回路の活性／非活性を指示する動作モード指示信号に従って、周辺回路の活性化時第１の電源電圧より低い第１のバイアス電圧を基板領域へ印加しかつ周辺回路の非活性化時前記第１の電源電圧より高い第２のバイアス電圧を基板領域へ印加する手段を含む。第２のバイアス電圧と第２の電源電圧との差の絶対値は、駆動電圧と第２の電源電圧との差の絶対値と実質的に等しい。
【００４３】
請求項３に係る発明は、請求項１の装置において、第１のバイアス電圧と接地電圧との差の絶対値は、第２のバイアス電圧と接地電圧の差の絶対値と実質的に等しくされる。
【００４４】
請求項４に係る発明は、請求項２の装置において、第１のバイアス電圧と第１の電源電圧との差の絶対値は第２のバイアス電圧と第１の電源電圧の差の絶対値と実質的に等しい。
請求項５に係る発明は、請求項１からの４のいずれかの装置が、第１および第２のバイアス電圧の電圧レベルを調整するためのレベル調整手段をさらに含む。
【００４５】
請求項６に係る発明は、請求項１から５のいずれかのバイアス印加手段が、第１のバイアス電圧に対応する第１の基準電圧を発生する基準電圧発生手段と、第１のバイアス電圧を出力する出力ノードの電圧に対応する電圧と第１の基準電圧とを比較する比較手段と、この比較手段の出力信号に従って出力ノードに電荷を供給してこの出力ノードの電圧レベルを調整する手段を含む。
【００４９】
スタンバイサイクル時に周辺回路の基板領域に印加される第２のバイアス電圧と電源電圧の差の絶対値を選択ワード線に伝達される駆動電圧と接地電圧との差の絶対値と実質的に同じとする、または、第２のバイアス電圧と第２の電源電圧の差の絶対値を第２の電源電圧と駆動電圧の差の絶対値と実質的に等しくするとともに、これらの第１および第２のバイアス電圧の極性を接地電圧または第２の電源電圧を基準として見て逆とすることにより、バックゲート電圧印加部においては、メモリセルトランジスタと同程度の電圧がゲート−ソース／ドレイン間に印加されるだけであり、このバックゲート電圧発生部の構成要素をメモリセルトランジスタと同一製造工程で作成することができ、製造工程を増加させることなく素子の信頼性を保持して、必要とされるバックゲート電圧を生成することができる。
【００５１】
【発明の実施の形態】
［発明の原理的構成］
図１は、この発明に従うバックゲート−ソース間電圧としきい値電圧の関係を示す図である。図１において、縦軸にしきい値電圧Ｖｔｈを示し、横軸にバックゲート−ソース間電圧ＶＢＳを示す。この図１においては、ｎチャネルＭＯＳトランジスタの特性曲線が示される。特性曲線ＴＳ１は、図２７に示す従来のバックゲート電圧切換に用いられていた特性曲線を示し、曲線ＴＳ３は、この発明に従うバックゲート電圧切換を示す特性曲線を示す。本発明においては、この特性曲線ＴＳ３に示されるように、アクティブサイクル時のしきい値電圧Ｖｔｈとして０．１Ｖを実現する場合、バックゲート−ソース間電圧ＶＢＳを、ソース電位（接地電圧）を基準として正側に設定する。このバックゲート−ソース間電圧ＶＢＳが約＋０．７Ｖを超えると、ｐ型基板領域であるバックゲートとｎ型不純物領域であるソースとで形成されるＰＮ接合のバイアス電圧がその拡散ポテンシャル以上となり、このＰＮ接合が順方向にバイアスされ、このバックゲートをベースとするバイポーラトランジスタ動作が生じる。これを防止するために、アクティブサイクル時に印加されるバックゲート−ソース間電圧ＶＢＳは＋０．７Ｖ未満とする。
【００５２】
しきい値電圧Ｖｔｈとして０．４Ｖを得るためのバックゲート電圧は、ワード線駆動電圧Ｖｐｐから求める。ワード線駆動電圧は、後に説明するが選択ワード線へ伝達され、通常、内部電源電圧の１．５倍の値に設定される。Ｖｃｃ＝１．０Ｖとすると、バックゲート−ソース間電圧ＶＢＳ＝−０．５Ｖとなる。この条件をチャネルへのイオン注入により実現する。しきい値電圧Ｖｔｈが０．１Ｖとなる電圧ＶＢＳは、前述の式（１）から求める。このとき、式（１）から、バックゲート−ソース間電圧ＶＢＳとして約＋０．５Ｖが得られる。このしきい値電圧Ｖｔｈは、１／２乗特性を有しており、この勾配の比較的大きい部分を利用することにより、従来よりも狭い電圧範囲で必要とされるしきい値電圧０．１Ｖおよび０．４Ｖを実現することができる（特性曲線ＴＳ１に示すように、従来は、バックゲート−ソース間電圧ＶＢＳは０Ｖと−１．７１Ｖである）。したがって、電源電圧Ｖｃｃが１．０Ｖであっても、このバックゲート電圧伝達部のＭＯＳトランジスタには、ゲート−ソース間には、１−（０．５）＝１．５Ｖの電圧が印加されるだけである。この電圧は、電源電圧の１．５倍である。前述のように、半導体記憶装置において、たとえばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合、選択ワード線は昇圧される。この昇圧電圧は、素子（メモリトランジスタ）の信頼性から電源電圧Ｖｃｃの約１．５倍とされる。したがって、このバックゲート電圧として０．５より少し低い−０．５５Ｖ印加時においても同一の電源電圧Ｖｃｃの１．５倍程度の電圧が印加されるだけであり、メモリセルトランジスタと同一製造プロセスで、このＭＯＳトランジスタを生成することができ、かつそのゲート絶縁膜の信頼性は保証される。
【００５３】
また、このバックゲート−ソース間電圧を＋０．５Ｖと−０．５〜−０．５５Ｖとソース電位（バックゲート電圧ＶＢＳを受けるＭＯＳトランジスタのソース電位）を基準としてその絶対値を等しくすることにより、これらのバックゲート電圧を対称的な回路を用いて容易に生成することができる。
【００５４】
また、このバックゲート−ソース間電圧ＶＢＳの振幅は、約１．０５Ｖであり、図３２に示す接地電圧０Ｖと正の電圧Ｖｂを印加することにより、しきい値電圧０．１Ｖと０．４Ｖを実現する構成に比べて、比較的広い電圧範囲を用いてしきい値電圧を設定することができ、この特性曲線ＴＳ３の勾配を比較的緩やかにすることができる。この特性曲線ＴＳ３の使用領域の勾配を比較的緩やかとすることにより、バックゲート−ソース間電圧ＶＢＳが少し変動しても、そのしきい値電圧の変動は僅かであり、必要とされるしきい値電圧を安定にかつ容易に生成することができる。また、このバックゲート−ソース間電圧ＶＢＳの電圧範囲を比較的広くとることにより、基板効果定数Ｋの絶対値を大きくする必要がなく、素子を安定かつ信頼性をもって動作させることができる。
【００５５】
［実施の形態１］
図２は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図２において、半導体集積回路装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ５０と、外部から与えられるアドレス信号Ａｄを受けて内部アドレス信号を発生するアドレスバッファ５１と、このアドレスバッファ５１からの内部行アドレス信号を受けてメモリセルアレイ５０のアドレス指定された行を選択状態へ駆動する行選択回路５２と、アドレスバッファ５１から与えられる内部列アドレス信号をデコードし、メモリセルアレイ５０のアドレス指定された列を選択する列選択回路５３と、この列選択回路５３により選択された列上のメモリセルと装置外部との間でデータの授受を行なう入出力回路５４を含む。メモリセルアレイ５０においては、その内部構成は後に説明するが、メモリセルの各行に対応してワード線が配置され、各ワード線には対応の行のメモリセルが接続される。また、メモリセルの各列に対応してビット線対が配置され、各ビット線対には、対応の列のメモリセルが接続される。
【００５６】
半導体集積回路装置は、さらに、この半導体集積回路装置の動作電源電圧よりも高い駆動電圧Ｖｐｐを発生して行選択回路５２へ与える駆動電圧発生回路５５と、Ｐ型ウェル領域へ与えるバックゲート電圧ＶＮＢおよびＮ型ウェル領域へ与えるバックゲート電圧ＶＰＢを発生するバックゲート電圧発生回路５６を含む。この半導体集積回路装置は外部から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを受ける。外部からの電源電圧Ｖｃｃを内部で降圧して内部降圧電源電圧を一方動作電源電圧として利用する構成が用いられてもよい。また、外部からの電源電圧Ｖｃｃを動作電源電電圧として利用してもよい。バックゲート電圧発生回路５６からのバックゲート電圧ＶＮＢはメモリセルアレイ５０が形成される基板領域（ウェル領域）へ与えられ、また行選択回路５２および列選択回路５３などの周辺回路のＰウェル領域へも与えられる。バックゲート電圧ＶＰＢも、このメモリセルアレイ５０の周辺回路へ与えられる。この半導体集積回路装置は、構成要素として、ＭＯＳトランジスタを含む。
【００５７】
図３は、図２に示す半導体集積回路装置の要部の構成を示す図である。図３においては、行選択回路５２およびメモリセルアレイ５０の１行および１列に関連する部分を代表的に示す。
【００５８】
図３において、メモリセルアレイ５０は、行列状に配列される複数のメモリセル６０を含む。図３において１つのメモリセルを代表的に示す。メモリセルの各行に対応してワード線ＷＬが配置され、メモリセル６０の各列に対応してビット線対ＢＬおよび／ＢＬが配置される。メモリセル６０は、ワード線ＷＬとビット線対ＢＬおよび／ＢＬの交差部に対応して配置される。メモリセル６０は、情報を記憶するためのキャパシタ６０ａと、ワード線ＷＬ上の信号電位に応答して、このキャパシタ６０ａをビット線ＢＬへ接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタ６０ｂを含む。このメモリセルアレイは「折返しビット線」構成を備え、ワード線ＷＬとビット線／ＢＬの交差部にはメモリセルは存在しない。アクセストランジスタ６０ｂのバックゲートへバックゲート電圧ＶＮＢが与えられる。
【００５９】
ビット線対ＢＬおよび／ＢＬに対し、さらに、イコライズ指示信号ＥＱの活性化時活性化され、ビット線ＢＬおよび／ＢＬを所定のプリチャージ電圧ＶＢＬにプリチャージしかつイコライズするビット線イコライズ回路６２と、センスアンプ駆動信号ＳＯＰおよびＳＯＮの活性化に応答して活性化され、このビット線ＢＬおよび／ＢＬの電位を差動的に増幅するセンスアンプ６４が設けられる。
【００６０】
ビット線イコライズ回路６２は、イコライズ指示信号ＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭＯＳトランジスタ６２ａと、このイコライズ指示信号ＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬへそれぞれプリチャージ電圧ＶＢＬを伝達するｎチャネルＭＯＳトランジスタ６２ｂおよび６２ｃを含む。これらのＭＯＳトランジスタ６２ａ〜６２ｃのバックゲートへは、バックゲート電圧ＢＶＮＢが与えられる。
【００６１】
センスアンプ６４は、その一方導通端子（ドレイン）がビット線ＢＬに接続されかつその他方導通端子（ソース）がセンスアンプ駆動信号ＳＯＰを受けるように接続されかつそのゲートがビット線／ＢＬに接続されるｐチャネルＭＯＳトランジスタ６４ａと、その一方導通端子がビット線／ＢＬに接続され、その他方導通端子がセンスアンプ駆動信号ＳＯＰを受けるように接続され、かつそのゲートがビット線ＢＬに接続されるｐチャネルＭＯＳトランジスタ６４ｂと、その一方導通端子（ドレイン）がビット線ＢＬに接続され、その他方導通端子（ソース）がセンスアンプ駆動信号ＳＯＮを受けるように接続され、かつそのゲートがビット線／ＢＬに接続されるｎチャネルＭＯＳトランジスタ６４ｃと、その一方導通端子がビット線／ＢＬに接続され、かつそのゲートがセンスアンプ駆動信号ＳＯＮを受けるように接続され、かつそのゲートがビット線ＢＬに接続されるｎチャネルＭＯＳトランジスタ６４ｄを含む。
【００６２】
センスアンプ駆動信号ＳＯＰは、非活性化時、中間電圧（プリチャージ電圧ＶＢＬと同じ電圧レベル）に保持され、活性化時、センスアンプ活性化信号／ＳＡに応答して導通するセンスアンプ活性化トランジスタ６５ａにより内部動作電源電圧ｉｎｔＶｃｃレベルにプルアップされる。センスアンプ駆動信号ＳＯＮは、非活性化時中間電圧レベル（プリチャージ電圧ＶＢＬと同じ電圧レベル）に保持され、活性化時、センスアンプ活性化信号ＳＡに応答して導通するセンスアンプ活性化トランジスタ６５ｂにより接地電圧レベルに駆動される。ＭＯＳトランジスタ６４ａおよび６４ｂおよび６５ｂのバックゲートへは、バックゲート電圧ＶＰＢが与えられ、ＭＯＳトランジスタ６４ｃおよび６４ｄおよび６５ｂのバックゲートへはバックゲート電圧ＶＮＢが与えられる。
【００６３】
行選択回路５２は、図２に示すアドレスバッファ５１から与えられる内部アドレス信号をデコードし、対応のワード線ＷＬが指定されるとＨレベルの信号を出力するＡＮＤ回路５２ａと、このＡＮＤ回路５２ａの出力信号を反転するインバータ５２ｂと、そのゲートに内部動作電源電圧ｉｎｔＶｃｃを受け、ＡＮＤ回路５２ａの出力信号を通過させるｎチャネルＭＯＳトランジスタ５２ｃと、ｎチャネルＭＯＳトランジスタ５２ｃの出力する信号がＨレベルのときに導通し、駆動電圧Ｖｐｐレベルの駆動信号ＲＸをワード線ＷＬに伝達するｎチャネルＭＯＳトランジスタ５２ｄと、インバータ５２ｂの出力信号がＨレベルのとき導通し、ワード線ＷＬを接地電圧レベルに駆動するｎチャネルＭＯＳトランジスタ５２ｅを含む。
【００６４】
ＭＯＳトランジスタ５２ｃ、５２ｄおよび５２ｅのバックゲートへバックゲート電圧ＶＮＢが与えられる。このバックゲート電圧ＶＮＢは、またＡＮＤ回路５２ａおよびインバータ５２ｂに含まれるｎチャネルＭＯＳトランジスタのバックゲートへも与えられる。バックゲート電圧ＶＰＢは、また、ＡＮＤ回路５２ａおよびインバータ５２ｂに含まれるｐチャネルＭＯＳトランジスタのバックゲートへ与えられる。内部動作電源電圧ｉｎｔＶｃｃは、図２に示す外部からの電源電圧Ｖｃｃを内部で降圧した電源電圧であってもよく、また外部からの電源電圧Ｖｃｃと同じ電圧レベルであってもよい。ワード線駆動信号ＲＸは周知のように高電圧Ｖｐｐとタイミング信号（アドレスデコード信号を含んでもよい）から生成される。
【００６５】
ビット線イコライズ回路６２は、スタンバイサイクル時に活性化され、アクセスサイクル時に非活性状態となり、行選択回路５２およびセンスアンプ６４などの周辺回路とその活性期間が逆となる。したがって、このビット線イコライズ回路６２に対するバックゲート電圧ＢＶＮＢは、他の回路部分のｎチャネルＭＯＳトランジスタへ与えられるバックゲート電圧ＶＮＢと印加態様が逆となる。
【００６６】
図４は、ｐチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐの絶対値とバックゲート−ソース間電圧ＶＢＳの関係を概略的に示す図である。この図４に示すように、ｐチャネルＭＯＳトランジスタにおいては、ソース電位を基準とするバックゲート電圧ＶＢＳが高くなるとしきい値電圧Ｖｔｈｐの絶対値が高くなる。本実施の形態においては、内部電源電圧ｉｎｔＶｃｃが１．０Ｖのとき、しきい値電圧の絶対値をｎチャネルＭＯＳトランジスタのそれと一致させるため、０．１Ｖおよび０．４Ｖが利用される。このしきい値電圧の絶対値が０．１Ｖのときバックゲート−ソース間電圧ＶＢＳとして−０．５Ｖ、しきい値電圧の絶対値として０．４Ｖを与えるとき、バックゲート−ソース間電圧ＶＢＳとして０．５５Ｖをとる。
【００６７】
図５は、この図３に示す半導体集積回路装置の動作を示す信号波形図である。以下、図５を参照して図３に示す集積回路装置の動作について説明する。
【００６８】
時刻ｔ０以前において、この半導体集積回路装置はスタンバイ状態にあり、ロウアドレスストローブ信号／ＲＡＳはＨレベルの非活性状態にある。このロウアドレスストローブ信号／ＲＡＳのＨレベルのスタンバイ状態においては、バックゲート電圧ＶＮＢは−０．５５Ｖの電圧レベルに設定され、バックゲート電圧ＶＰＢは１．５５Ｖの電圧レベルに設定される。ここで内部電源電圧ｉｎｔＶｃｃは、１．０Ｖを想定している。この状態においては、メモリセル６０のアクセストランジスタ６０ｂのしきい値電圧が高くなり、サブスレッショルド電流は抑制される。また、行選択回路５２においても、ＭＯＳトランジスタ５２ｄおよび５２ｅのしきい値電圧が高くなり、高電圧レベルの駆動電圧Ｖｐｐ印加ノードから接地電圧へのリーク電流が低減され、またＡＮＤ回路５２ａおよびインバータ５２ｂのリーク電流が低減される。
【００６９】
一方、バックゲート電圧ＢＶＮＢは＋０．５Ｖに設定され、ビット線イコライズ回路６２に含まれるＭＯＳトランジスタ６２ａ〜６２ｃのしきい値電圧は小さくされる。これにより、ビット線ＢＬおよび／ＢＬを確実に所定の中間電圧レベルのプリチャージ電圧ＶＢＬにプリチャージしかつイコライズする。
【００７０】
また、センスアンプ活性化トランジスタ６５ａおよび６５ｂも、そのしきい値電圧の絶対値が大きくされる。これにより、電源ノードからセンスアンプ駆動信号ＳＯＰを伝達する信号線へのリーク電流を抑制し、またセンスアンプ駆動信号ＳＯＮを伝達する信号線から接地ノードへのリーク電流を抑制する。
【００７１】
時刻ｔ０において、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がり、メモリサイクルが始まる。このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、バックゲート電圧の切換が行なわれる。すなわち、バックゲート電圧ＶＮＢは、−０．５５Ｖから＋０．５Ｖへ上昇し、一方バックゲート電圧ＶＰＢは、＋１．５５Ｖから＋０．５Ｖへ低下する。これにより、行選択回路５２においてＭＯＳトランジスタ５２ｄおよび５２ｅのしきい値電圧が小さくなる。また、センスアンプ活性化のためのＭＯＳトランジスタ６５ａおよび６５ｂもそのしきい値電圧の絶対値が小さくなり、またセンスアンプ６４においても同様、ＭＯＳトランジスタ６４ａ〜６４ｄのしきい値電圧の絶対値が小さくなる。
【００７２】
一方、ビット線イコライズ回路６２においては、バックゲート電圧ＢＶＮＢが、＋０．５Ｖから−０．５５Ｖへ低下し、ＭＯＳトランジスタ６２ａ〜６２ｃのしきい値電圧が大きくされる。この時刻ｔ０におけるロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、イコライズ指示信号ＥＱはＬレベルの非活性状態となり、ＭＯＳトランジスタ６２ａ〜６２ｃは非導通状態となる。したがって、この状態において、バックゲート電圧ＢＶＮＢを負の電圧レベルに設定することにより、これらのＭＯＳトランジスタ６２ａ〜６２ｃのリーク電流が抑制され、確実にビット線ＢＬおよび／ＢＬを電気的にフローティング状態に設定する。
【００７３】
このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、図２に示すアドレスバッファ５１が活性化され、外部から与えられるアドレス信号Ａｄを取込み内部行アドレス信号を発生する。行選択回路５２はこのアドレスバッファ５１から与えられた内部行アドレス信号をデコードし、そのデコード結果に従ってアドレス指定されたワード線を選択状態へ駆動する。今、ワード線ＷＬが選択されたと仮定すると、ＡＮＤ回路５２ａの出力信号がＨレベル（内部電源電圧ｉｎｔＶｃｃレベル）となる。ＭＯＳトランジスタ５２ｄが、ＭＯＳトランジスタ５２ｃを介してＨレベルの信号を受けて導通し、ワード線駆動信号ＲＸをワード線ＷＬ上に伝達する。このワード線駆動信号ＲＸは、駆動電圧Ｖｐｐレベルまで昇圧され、このワード線駆動信号ＲＸの電圧レベルが上昇すると、ＭＯＳトランジスタ５２ｄのゲート電位がセルフブートストラップ効果により上昇し、駆動電圧Ｖｐｐレベルの駆動信号がワード線ＷＬ上に伝達される。ＭＯＳトランジスタ５２ｃは、このＭＯＳトランジスタ５２ｄのゲート電位が上昇したとき、非導通状態となり、高電圧ＶｐｐがＡＮＤ回路５２ａに伝達されるのを防止する。ＭＯＳトランジスタ５２ｅはインバータ５２ｂにより非導通状態にある。
【００７４】
ワード線ＷＬの電位が上昇すると、アクセストランジスタ６０ｂが導通し、キャパシタ６０ａに格納された電荷をビット線ＢＬ上に伝達する。図５においては、メモリセル６０が、Ｈレベルのデータを格納しているときのビット線ＢＬの信号波形を示す。アクセストランジスタ６０ｂは、バックゲート電圧ＶＮＢが高くされて、そのしきい値電圧が低くされており、高速でキャパシタ６０ａに格納された電荷をビット線ＢＬ上に伝達する。
【００７５】
次いで、このビット線ＢＬに十分な大きさの読出電圧が伝達されると、センスアンプ活性化信号ＳＡおよび／ＳＡが活性化され、センスアンプ活性化トランジスタ６５ａおよび６５ｂが導通し、センスアンプ駆動信号ＳＯＰが電源電圧ｉｎｔＶｃｃレベルのＨレベル、センスアンプ駆動信号ＳＯＮが接地電圧レベルにそれぞれ活性化される。これにより、センスアンプ６４が活性化され、ビット線ＢＬおよび／ＢＬの電位を差動増幅する。ＭＯＳトランジスタ６４ａ〜６４ｄのしきい値電圧は絶対値が小さくなっており、センスアンプ６４は高速で動作し、ビット線ＢＬおよび／ＢＬの電位が早いタイミングでＨレベルおよびＬレベルに駆動される。
【００７６】
この後、図示しない経路により、データの書込／読出が行なわれる。この書込動作時およびデータのリストア動作時、ワード線ＷＬの電圧は高電圧Ｖｐｐレベルである。センスアンプ６４によりビット線ＢＬは電源電圧ｉｎｔＶｃｃレベルであり、メモリセルトランジスタ６０ａのしきい値電圧の損失を伴うことなくｉｎｔＶｃｃレベルのデータをキャパシタ６０ｂに書込むために、高電圧Ｖｐｐは電源電圧ｉｎｔＶｃｃの約１．５倍の電圧レベルに設定され、メモリセルトランジスタ６０ｂのゲート絶縁膜は、この高電圧Ｖｐｐに対する耐圧が保証されている。
【００７７】
時刻ｔ１において、１つのメモリサイクルが完了すると、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がる。このロウアドレスストローブ信号／ＲＡＳの立上がりに応答して、バックゲート電圧ＶＮＢが＋０．５Ｖから−０．５５Ｖに低下し、一方、バックゲート電圧ＶＰＢが＋０．５Ｖから＋１．５５Ｖに上昇する。これにより、各構成要素であるＭＯＳトランジスタのしきい値電圧の絶対値が大きくされる。このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、またワード線ＷＬが非選択状態へ駆動され（ＡＮＤ回路５４ａの出力信号はＬレベルとなる）、次いでセンスアンプ活性化信号ＳＡおよび／ＳＡが非活性状態とされ、センスアンプ活性化トランジスタ６５ａおよび６５ｂが非導通状態となり、センスアンプ駆動信号ＳＯＰおよびＳＯＮが図示しない回路により所定の中間電圧レベルにプリチャージされる。
【００７８】
この後、ビット線イコライズ指示信号ＥＱがＨレベルの活性状態となり、ビット線イコライズ回路６２が活性化され、ビット線ＢＬおよび／ＢＬが高速で所定の中間電圧レベルのプリチャージ電圧ＶＢＬレベルにプリチャージされかつイコライズされる。
【００７９】
このスタンバイ状態においては、ビット線イコライズ回路６２を除いてすべての回路が非活性状態にあり、それぞれのしきい値電圧の絶対値は大きくされており、サブスレッショルド電流は抑制されており、スタンバイ時における消費電流が低減される。
【００８０】
なお、図３に示す構成において、ビット線イコライズ回路６２およびセンスアンプ６４にバックゲート電圧ＢＶＮＢ、ＶＰＢおよびＶＮＢを与えずに、単に一定の電圧レベルのバックゲート電圧（内部動作電源電圧および接地電圧レベル）の電圧が与えられるように構成されてもよい。これらは、そのソース／ドレインがスタンバイ状態時においては、中間電圧レベルのプリチャージ電圧ＶＢＬに設定され、ソース−ドレイン間電圧が０Ｖとなると、これらのＭＯＳトランジスタには電流が流れない状態となるためである。しきい値電圧の絶対値を活性化時小さくすることにより、高速動作は実現することができる。
【００８１】
図６は、この発明の実施の形態１における半導体集積回路装置のＭＯＳトランジスタの断面構造を概略的に示す図である。図６においては、ソースが接地電圧Ｖｓｓおよび内部電源電圧ｉｎｔＶｃｃにそれぞれ接続される周辺回路に含まれるｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの断面構造を概略的に示す。
【００８２】
図６において、ｐ型半導体基板７０表面に、Ｎ型ウェル７１が形成される。このＮ型ウェル７１は、エピタキシャル層であってもよい。このＮ型ウェル７１表面に互いに離れて、Ｐ型ウェル７２および７３が形成される。Ｎ型ウェル７１は、高濃度Ｎ型不純物領域７４を介して内部電源電圧ｉｎｔＶｃｃレベルにバイアスされる。Ｐ型ウェル７２表面に互いに間をおいて高濃度Ｎ型不純物領域７５および７６が形成される。これらの不純物領域７５および７６の間のチャネル領域上に、図示しないゲート絶縁膜を介してゲート電極層７７が形成される。この不純物領域７５および７６ならびにゲート電極層７７により、ｎチャネルＭＯＳトランジスタが形成される。Ｐ型ウェル７２は、高濃度Ｐ型不純物領域７８を介してバックゲート電圧ＶＮＢを受ける。不純物領域７５は、ソース領域として作用し、接地電圧Ｖｓｓを受ける。
【００８３】
ｐチャネルＭＯＳトランジスタは、Ｐ型ウェル７３表面に形成されるＮ型ウェル８０内に形成される。このＮ型ウェル８０表面に互いに間をおいて、高濃度Ｐ型不純物領域８１および８２が形成される。この不純物領域８１および８２の間のチャネル領域上に、図示しないゲート絶縁膜を介してゲート電極層８３が形成される。不純物領域８１は、ソースとして作用し、内部電源電圧ｉｎｔＶｃｃを受ける。Ｎ型ウェル８０は、その表面に形成された高濃度Ｎ型不純物領域８４を介してバックゲート電圧ＶＰＢを受ける。一方、Ｐ型ウェル７３は、Ｎ型ウェル８０外部の表面に形成された高濃度Ｐ型不純物領域７９を介して接地電圧Ｖｓｓを受ける。
【００８４】
ＭＯＳトランジスタが形成されるウェル７２および８０は、半導体基板７０から分離することにより、高速でこれらのＭＯＳトランジスタのバックゲート電圧を動作サイクル（動作モード）に応じて変更することができ、また三重ウェル構造とすることにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタそれぞれのバックゲート電圧を互いに独立に設定することができる。
【００８５】
この図６に示すＭＯＳトランジスタは、図３に示すセンスアンプ活性化トランジスタ６５ａおよび６５ｂであってもよく、また行選択回路５２に含まれるインバータ５２ｂまたはＡＮＤ回路５２ａの構成要素であってもよい。
【００８６】
［バックゲート電圧発生回路の構成１］
図７は、ｎチャネルＭＯＳトランジスタのためのバックゲート電圧ＶＮＢを発生するためのバックゲート電圧発生回路の構成を示す図である。図７において、バックゲート電圧発生回路は、電源線１上の内部電源電圧ｉｎｔＶｃｃと接地線２上の接地電圧Ｖｓｓの両動作電源電圧として動作し、入力ノード３に与えられる活性化信号ＡＣＴを反転して出力ノード４に伝達するインバータ５と、インバータ５の出力信号の振幅を内部電源電圧ｉｎｔＶｃｃおよび低レベルバックゲート電圧ＶＮＢＬの間の振幅に変換するレベル変換回路１０と、このレベル変換回路１０の出力信号に従って低レベルバックゲート電圧ＶＮＢＬおよび高レベルバックゲート電圧ＶＮＢＨの一方を選択してバックゲート電圧ＶＮＢとして出力するバックゲート駆動回路１５を含む。
【００８７】
レベル変換回路１０は、インバータ５の出力信号に応答して電源線１から内部ノード１１ａに電流を供給するｐチャネルＭＯＳトランジスタ１０ａと、活性化信号ＡＣＴに応答して電源線１から内部ノード１１ｂに電流を供給するｐチャネルＭＯＳトランジスタ１０ｂと、低レベルバックゲート電圧供給線１４と内部ノード１１ａおよび１１ｂの間にそれぞれ接続され、この内部ノード１１ｂおよび１１ａの低電位の内部ノードを低レベルバックゲート電圧ＶＮＢＬレベルにまで放電するｎチャネルＭＯＳトランジスタ１０ｃおよび１０ｄを含む。このｎチャネルＭＯＳトランジスタ１０ｃおよび１０ｄは交差結合されてフリップフロップを構成する。
【００８８】
バックゲート駆動回路１５は、内部ノード１１ａの電位に応答して導通し、ノード９０上に与えられる高レベルバックゲート電圧ＶＮＢＨを選択して出力ノード９１に伝達するｎチャネルＭＯＳトランジスタ１５ａと、内部ノード１１ｂ上の信号電位に応答して導通し、出力ノード９１に、低レベルバックゲート電圧ＶＮＢＬを伝達するｎチャネルＭＯＳトランジスタ１５ｂを含む。
【００８９】
高レベルバックゲート電圧ＶＮＢＨは、たとえば０．５Ｖであり、低レベルバックゲート電圧ＶＮＢＬは、負のたとえば−１．５５Ｖである。これらのバックゲート電圧ＶＮＢＨおよびＶＮＢＬは、後に詳細に説明するが、ｉｎｔＶｃｃ−ＶＮＢＬ＝Ｖｐｐ，（ＶＮＢＬ＋ＶＮＢＨ）／２＝Ｖｓｓ，｜ＶＮＢＨ｜＝｜ＶＮＢＬ｜の関係をほぼ満たす。次に動作について簡単に説明する。
【００９０】
活性化信号ＡＣＴがＨレベルの活性状態のときには、ｐチャネルＭＯＳトランジスタ１０ａが導通状態、ｐチャネルＭＯＳトランジスタ１０ｂが非導通状態となる。この導通状態のｐチャネルＭＯＳトランジスタ１０ａを介してノード１１ａに伝達され、その電位レベルが上昇する。この内部ノード１１ａの電位上昇に従ってｎチャネルＭＯＳトランジスタ１０ｄが導通し、内部ノード１１ｂを放電してその電位レベルを低下させる。ｐチャネルＭＯＳトランジスタ１０ｂは非導通状態であり、この内部ノード１１ｂの電位低下に従って、ｎチャネルＭＯＳトランジスタ１０ｃが非導通状態へ移行する。最終的に、ｎチャネルＭＯＳトランジスタ１０ｃが非導通状態、ｎチャネルＭＯＳトランジスタ１０ｄが導通状態となり、内部ノード１１ａが、ｐチャネルＭＯＳトランジスタ１０ａにより充電されて、内部電源電圧ｉｎｔＶｃｃレベル（１．０Ｖ）に充電され、内部ノード１１ｂが、ｎチャネルＭＯＳトランジスタ１０ｄにより低レベルバックゲート電圧ＶＮＢＬレベルにまで低下する。この状態においては、ｎチャネルＭＯＳトランジスタ１５ａが導通状態、ｎチャネルＭＯＳトランジスタ１５ｂが非導通状態となり、出力ノード９１へは、高レベルバックゲート電圧ＶＮＢＨが選択されて、バックゲート電圧ＶＮＢとして伝達される。ノード１１ｂが電圧ＶＮＢＬレベルとなると、このレベル変換回路１０において電源線１から供給線１４への電流経路は存在しない。
【００９１】
一方、活性化信号ＡＣＴがＬレベルの非活性状態のときには、ｐチャネルＭＯＳトランジスタ１０ａが非導通状態、ｐチャネルＭＯＳトランジスタ１０ｂが導通状態となり、内部ノード１１ｂが充電されてその電位レベルが上昇する。したがって、この場合には、最終的にｎチャネルＭＯＳトランジスタ１０ｃが導通して、内部ノード１１ａを低レベルバックゲート電圧ＶＮＢＬレベルにまで低下され、一方、内部ノード１１ｂはｐチャネルＭＯＳトランジスタ１０ｂにより内部電源電圧ｉｎｔＶｃｃレベルにまで充電される。したがって、バックゲート駆動回路１５においては、ｎチャネルＭＯＳトランジスタ１５ｂが導通状態、ｎチャネルＭＯＳトランジスタ１５ａが非導通状態となり、バックゲート電圧ＶＮＢとして低レベルバックゲート電圧ＶＮＢＬが出力される。この場合においても、レベル変換回路１０においては安定状態時、電流経路は存在しない。
【００９２】
この図７に示すように従来と同様のバックゲート電圧発生回路を用いても、これらの構成要素であるｎチャネルＭＯＳトランジスタのゲート−ソース間電圧は最大、高電圧Ｖｐｐ程度である。すなわち、最大電圧が印加されるのは、図８（Ａ）に示すように、ゲートに内部電源電圧ｉｎｔＶｃｃが与えられ、ソースに低レベルバックゲート電圧ＶＮＢＬが与えられる場合、または図８（Ｂ）に示すように、ゲートに低レベルバックゲート電圧ＶＮＢＬが与えられ、ドレインに内部電源電圧ｉｎｔＶｃｃが与えられる場合（トランジスタ１０ｃまたは１０ｄ）、または図８（ｃ）に示すようにゲートに内部電源電圧ｉｎｔＶｃｃ、ドレインに低レベルバックゲート電圧が与えられる（トランジスタ１０ａまたは１０ｃ）場合である。
【００９３】
低レベルバックゲート電圧ＶＮＢＬは、たとえば−０．５５Ｖに設定されており、内部電源電圧ｉｎｔＶｃｃは１．０Ｖである。この条件の電圧は、ｉｎｔＶｃｃ＋｜ＶＮＢＬ｜＝１．５・ｉｎｔＶｃｃ＝Ｖｐｐの関係をほぼ満たしている。したがって、メモリセルトランジスタのゲート絶縁膜の耐圧特性は、たとえば５ＭＶ／ｃｍであり（ゲート酸化膜の膜厚は５０Åないし５５Åが条件）、メモリセルトランジスタに対してそのゲート絶縁膜の耐圧は保証されている。したがって、このｎチャネルＭＯＳトランジスタをメモリセルトランジスタと同じ製造プロセスで生成することにより、確実にこれらのトランジスタの耐圧特性は保証される。
【００９４】
また、ｐチャネルＭＯＳトランジスタ１０ａおよび１０ｂにおいても、そのゲート−ドレイン間電圧が最大となるのは、ゲートに内部電源電圧ｉｎｔＶｃｃを受け、ドレインに低レベルバックゲート電圧ＶＮＢＬを受けるときである（図８（ｃ）参照）。この状態においても、先の条件が満足されており、メモリセルトランジスタのゲート絶縁膜と同一プロセスでこのｐチャネルＭＯＳトランジスタ１０ａおよび１０ｂのゲート絶縁膜を生成することにより、確実にこのｐチャネルＭＯＳトランジスタ１０ａおよび１０ｂの耐圧特性を保証することができる。
【００９５】
すなわち、図９に示すように、メモリセルトランジスタ６０ｂとバックゲート電圧発生回路のｎチャネルＭＯＳトランジスタ５６ａを同一工程で作製することができ、またこのバックゲート電圧発生回路５６に含まれるｐチャネルＭＯＳトランジスタ５６ｂは、そのゲート絶縁膜製造工程をメモリセルトランジスタと同一工程とすることができ（イオン注入はゲート電極に対し自己整合的に行なわれる）、何らプロセス工程数を増加させることなく耐圧特性が保証されたバックゲート電圧発生回路を生成することができる。
【００９６】
また図１０（Ａ）に示すように、このソース電位Ｖｓｓに関して、極性が異なりかつその大きさ（絶対値）を同じとすることにより、（｜ＶＮＢＬ｜＝｜ＶＮＢＨ｜）、図１０（Ｂ）に示すように、スタンバイサイクル時におけるバックゲート電圧ＶＮＢ（ＶＮＢＬ）によるバックゲート−ソース間のＰＮ接合に印加される電圧と図１０（Ｃ）に示すように、アクティブサイクル時におけるバックゲート−ソース間電圧は、その極性が異なり、大きさは等しくなり、一方の方向におけるＰＮ接合に対する電圧ストレスが大きくなることはなく、そのバックゲート−ソース間の電圧ストレスをスタンバイサイクル時およびアクティブサイクル時両サイクル時において最小とすることができる。これにより、ＰＮ接合の耐圧特性が保証される。
【００９７】
なお、上述のワード線駆動電圧Ｖｐｐと内部電源電圧ｉｎｔＶｃｃは、通常、Ｖｐｐ＝（３／２）・ｉｎｔＶｃｃの関係を満たす。したがって、この低レベルバックゲート電圧ＶＮＢＬとして、次式を満足する電圧が選択されればよい。
【００９８】
0004046383.tif 000004
したがって、上述のバックゲート電圧ＶＮＢＨおよびＶＮＢＬとして、＋０．５Ｖおよび−０．５Ｖが選択されてもよい。
【００９９】
［バックゲート電圧発生回路の構成２］
図１１は、バックゲート電圧発生回路の他の構成を示す図である。この図１１に示すバックゲート電圧発生回路は、バックゲート駆動回路９５の構成が図７に示すバックゲート電圧発生回路の構成と異なっている。この図１１に示すバックゲート電圧発生回路の他の構成は、図７に示すバックゲート電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０１００】
バックゲート駆動回路９５は、高レベルバックゲート電圧ＶＮＢＨを伝達する信号線９０と内部ノード９６ａの間に接続され、そのゲートに内部ノード１１ａ上の信号を受けるｐチャネルＭＯＳトランジスタ９５ａと、信号線９０と内部ノード９６ｂの間に接続され、そのゲートが内部ノード１１ｂに接続されるｐチャネルＭＯＳトランジスタ９５ｂと、内部ノード９６ａと低レベルバックゲート電圧ＶＮＢＬを伝達する信号線１４の間に接続されかつそのゲートが内部ノード９６ｂに接続されるｎチャネルＭＯＳトランジスタ９５ｃと、内部ノード９６ｂと信号線４の間に接続されかつそのゲートが内部ノード９６ａに接続されるｎチャネルＭＯＳトランジスタ９６ｄを含む。内部ノード９６ｂが、バックゲート電圧ＶＮＢを出力するノード９１に接続される。
【０１０１】
このバックゲート駆動回路９５は、レベル変換回路１０から出力される内部電源電圧ｉｎｔＶｃｃと低レベルバックゲート電圧ＶＮＢＬの電圧を、高レベルバックゲート電圧ＶＮＢＨと低レベルバックゲート電圧ＶＮＢＬの電圧レベルに変換するレベル変換回路である。すなわち、内部ノード１１ａの電圧レベルが低レベルバックゲート電圧ＶＮＢＬレベルのとき、ｐチャネルＭＯＳトランジスタ９５ａが導通し、ｐチャネルＭＯＳトランジスタ９５ｂが非導通状態となる。この状態においては、内部ノード９６ａが高レベルバックゲート電圧ＶＮＢＨレベルに充電され、ＭＯＳトランジスタ９５ｄが導通し、内部ノード９６ｂの電圧レベルを低下させる。最終的に、ｎチャネルＭＯＳトランジスタ９５ｄが内部ノード９６ｂの電圧レベルを低レベルバックゲート電圧ＶＮＢＬレベルに低下させ、ＭＯＳトランジスタ９５ｃは非導通状態となる。したがって、バックゲート電圧ＶＮＢとして、低レベルバックゲート電圧ＶＮＢＬが出力される。
【０１０２】
一方、内部ノード１１ａが電源電圧ｉｎｔＶｃｃレベル、内部ノード１１ｂが低レベルバックゲート電圧ＶＮＢＬレベルのときには、ｐチャネルＭＯＳトランジスタ９５ａが非導通状態、ｐチャネルＭＯＳトランジスタ９５ｂが導通状態となり、内部ノード９６ｂは高レベルバックゲート電圧ＶＮＢＨレベルに充電される。したがってバックゲート電圧ＶＮＢとして、高レベルバックゲート電圧ＶＮＢＨが出力される。
【０１０３】
この構成においても、ＭＯＳトランジスタ９５ａおよび９５ｂのゲート−ドレイン間は、最大ｉｎｔＶｃｃ＋｜ＶＮＢＬ｜の電圧レベルであり、そのゲート絶縁膜の耐圧特性は確実に保証される。ｎチャネルＭＯＳトランジスタ９５ｃおよび９５ｄは、そのゲート−ソース間またはゲート−ドレイン間の電圧は、最大ＶＮＢＨ＋｜ＶＮＢＬ｜の電圧レベルであり、実質的に内部電源電圧ｉｎｔＶｃｃレベルであり、十分にその耐圧特性は保証される。レベル変換回路１０においては、先の図７に示す構成と同様、ＭＯＳトランジスタのゲート−ソース間またはゲート−ドレイン間電圧は、ｉｎｔＶｃｃ＋｜ＶＮＢＬ｜の電圧レベルであり、確実にその耐圧特性は保証される。
【０１０４】
また、この図１１に示すバックゲート駆動回路９５においては、ｐチャネルＭＯＳトランジスタ９５ｂの導通時、そのゲート−ソース間電圧はＶＮＢＨ＋｜ＶＮＢＬ｜となり、図７に示すｎチャネルＭＯＳトランジスタ１５ａの導通時におけるゲート−ドレイン間電圧よりも大きくなり、そのｐチャネルＭＯＳトランジスタ９５ｂは非飽和領域で動作し、高速でこの出力ノード９１を充電し、バックゲート電圧ＶＮＢの低レベルバックゲート電圧ＶＮＢＬから高レベルバックゲート電圧ＶＮＢＨへの切換を早くすることができる。また、安定時、ＭＯＳトランジスタ９５ａ−９５ｄはすべて非導通となり線９０および１４間の電流経路は存在しない。
【０１０５】
なお、この図７および図１１に示す構成は、ｐチャネルＭＯＳトランジスタの基板領域に印加するバックゲート電圧ＶＰＢを発生するための回路構成にも容易に適用することができる。電圧極性およびＭＯＳトランジスタのチャネルの導電型をすべて逆にすればよいだけである。
【０１０６】
図１２は、この発明の実施の形態１におけるｐチャネルＭＯＳトランジスタのバックゲートへ印加されるバックゲート電圧ＶＰＢの特性を概略的に示す図である。図１２に示すように、ｐチャネルＭＯＳトランジスタの場合、そのソースが内部電源電圧ｉｎｔＶｃｃを受ける。したがって、バックゲート電圧ＶＰＢとしては、この内部電源電圧ｉｎｔＶｃｃよりも高い電圧ＶＰＢＨおよび内部電源電圧ｉｎｔＶｃｃよりも低い電圧ＶＰＢＬが用いられる。この電圧ＶＰＢＨ、ｉｎｔＶｃｃおよびＶＰＢＬは以下の関係式を満たす。
【０１０７】
ＶＰＢＨ−ｉｎｔＶｃｃ＝ｉｎｔＶｃｃ−ＶＰＢＬ
したがって、このような内部電源電圧ｉｎｔＶｃｃに関して対称的な高レベルバックゲート電圧ＶＰＢＨおよび低レベルバックゲート電圧ＶＰＢＬを用いることにより、先のｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＮＢについて説明したのと同じ作用効果を得ることができる
［バックゲート電圧発生回路の構成３］
図１３は、バックゲート電圧発生回路の第３の構成を示す図である。図１３において、バックゲート電圧発生回路は、電源線（電源ノード）１上の内部電源電圧ｉｎｔＶｃｃと接地ノード（接地線）２上の接地電圧Ｖｓｓを両動作電源電圧として動作し、入力ノード９８に与えられた活性化信号ＡＣＴを反転して出力ノード９９に伝達するインバータ１００と、インバータ１００の出力信号の振幅を、高レベルバックゲート電圧ＶＰＢＨおよび低レベルバックゲート電圧ＶＰＢＬの電圧レベルに変換するレベル変換回路１１０と、このレベル変換回路１１０の出力信号に従って電圧ＶＰＢＨおよびＶＰＢＬの一方を選択してバックゲート電圧ＶＰＢとして出力するバックゲート駆動回路１２０を含む。
【０１０８】
レベル変換回路１１０は、高レベルバックゲート電圧ＶＰＢＨを伝達するバックゲート電圧伝達線１１２と内部ノード１１１ａの間に接続されかつそのゲートが内部ノード１１１ｂに接続されるｐチャネルＭＯＳトランジスタ１１０ａと、バックゲート電圧伝達線１１２と内部ノード１１１ｂの間に接続されかつそのゲートが内部ノード１１１ａに接続されるｐチャネルＭＯＳトランジスタ１１０ｂと、内部ノード１１１ａと接地ノードの間に接続されかつそのゲートにインバータ１００の出力信号を受けるｎチャネルＭＯＳトランジスタ１１０ｃと、内部ノード１１１ｂと接地ノードの間に接続されかつそのゲートに活性化信号ＡＣＴを受けるｎチャネルＭＯＳトランジスタ１１０ｄを含む。
【０１０９】
バックゲート電圧切換回路１２０は、バックゲート電圧伝達線１１２と出力ノード１１６の間に接続されかつそのゲートが内部ノード１１１ａに接続されるｐチャネルＭＯＳトランジスタ１２０ａと、出力ノード１１６と低レベルバックゲート電圧ＶＰＢＬを伝達する線１１４の間に接続されかつそのゲートが内部ノード１１１ａに接続されるｎチャネルＭＯＳトランジスタ１２０ｂを含む。このバックゲート駆動回路１２０は、電圧ＶＰＢＨおよびＶＰＢＬを両動作電源電圧として動作するＣＭＯＳインバータとして機能する。
【０１１０】
ＶＰＢＨ−Ｖｓｓ＝Ｖｐｐ−Ｖｓｓ，
（ＶＰＢＬ＋ＶＰＢＨ）／２＝ｉｎｔＶｃｃ
の関係が満たされる。次に動作について簡単に説明する。
【０１１１】
活性化信号ＡＣＴがＬレベルにありスタンバイ状態を示すときには、レベル変換回路１１０において、ＭＯＳトランジスタ１１０ｃが導通状態、ｎチャネルＭＯＳトランジスタ１１０ｄが非導通状態となる。したがって、内部ノード１１１ａがＭＯＳトランジスタ１１０ｃにより接地電圧レベルに放電される。この内部ノード１１１ａの電圧レベルの低下に応じてｐチャネルＭＯＳトランジスタ１１０ｂが導通し、内部ノード１１１ｂを充電する。この内部ノード１１１ｂの電圧レベルの上昇に従って、ｐチャネルＭＯＳトランジスタ１１０ａが非導通状態となり、応じて内部ノード１１１ａが高速で接地電圧レベルに放電される。最終的に、ｐチャネルＭＯＳトランジスタ１１０ｂが導通状態、ｐチャネルＭＯＳトランジスタ１１０ａが非導通状態となり、内部ノード１１１ｂの電圧レベルは、高レベルバックゲート電圧ＶＰＢＨレベルとなる。一方、内部ノード１１１ａは接地電圧レベルとなる。したがって、バックゲート駆動回路１２０において、ｐチャネルＭＯＳトランジスタ１２０ａが導通状態とされ、ｎチャネルＭＯＳトランジスタ１２０ｂが非導通状態となる。これにより、高レベルバックゲート電圧ＶＰＢＨが出力ノード１１６を介してバックゲート電圧ＶＰＢとして出力される。これにより、バックゲート電圧ＶＰＢをバックゲートに受けるｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値が高くなる。
【０１１２】
一方、活性化信号ＡＣＴがＨレベルのときには、ｎチャネルＭＯＳトランジスタ１１０ｄが導通状態、ｎチャネルＭＯＳトランジスタ１１０ｃが非導通状態となり、内部ノード１１１ａが高レベルバックゲート電圧ＶＰＢＨレベルに充電され、一方内部ノード１１１ｂは接地電圧レベルに放電される。この状態においては、バックゲート電圧切換回路１２０においては、ｐチャネルＭＯＳトランジスタ１２０ａが非導通状態、ｎチャネルＭＯＳトランジスタ１２０ｂが導通状態となり、低レベルバックゲート電圧ＶＰＢＬがバックゲート電圧ＶＰＢとして出力ノード１１６から出力される。これにより、バックゲート電圧ＶＰＢをバックゲートに受けるｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値が小さくなる。
【０１１３】
この図１３に示すバックゲート電圧発生回路の構成において、バックゲート駆動回路１２０にＣＭＯＳインバータを用いている。したがってバックゲート電圧ＶＰＢを高レベルバックゲート電圧ＶＰＢＨおよび低レベルバックゲート電圧ＶＰＢＬ両者の間で高速に切換えることができる。
【０１１４】
［バックゲート電圧生成回路の構成１］
図１４は、高レベルバックゲート電圧ＶＮＢＨを生成する回路の構成を示す図である。図１４において、バックゲート電圧生成回路は、電源線１２９と内部ノード１３０ａの間に接続される抵抗素子Ｒと、電源線１２９と内部ノード１３０ｂの間に接続されかつそのゲートが内部ノード１３０ａに接続されるｐチャネルＭＯＳトランジスタＱＰ１と、内部ノード１３０ｂと接地ノードの間に接続されかつそのゲートが内部ノード１３０ｃに接続されるｎチャネルＭＯＳトランジスタＱＮ１と、内部ノード１３０ａと内部ノード１３０ｃの間に接続されかつそのゲートが内部ノード１３０ｂに接続されるｐチャネルＭＯＳトランジスタＱＰ２と、内部ノード１３０ｃと接地ノードとの間に接続されかつそのゲートが内部ノード１３０ｃに接続されるｎチャネルＭＯＳトランジスタＱＮ２と、電源線１２９と内部ノード１３０ｄの間に接続されかつそのゲートが内部ノード１３０ｄに接続されるｐチャネルＭＯＳトランジスタＱＰ３と、内部ノード１３０ｄと接地ノードの間に接続されかつそのゲートが内部ノード１３０ｃに接続されるｎチャネルＭＯＳトランジスタＱＮ３と、電源１２９と内部ノード１３０ｅの間に接続されかつそのゲートが内部ノード１３０ｄに接続されるｐチャネルＭＯＳトランジスタＱＰ４と、内部ノード１３０ｅと接地ノードの間に接続されかつそのゲートが接地ノードに接続されるｐチャネルＭＯＳトランジスタＱＰ５を含む。これらのＭＯＳトランジスタＱＰ１〜ＱＰ５およびＱＮ１〜ＱＮ３は、基準電圧Ｖｒｅｆを発生する回路を構成する。
【０１１５】
バックゲート電圧生成回路は、さらに、基準電圧Ｖｒｅｆと出力ノード１３１上の電圧ＶＮＢＨを比較する比較回路ＣＰと、比較回路ＣＰの出力信号に従って電源線１２９から出力ノード１３１へ電流を供給するｐチャネルＭＯＳトランジスタＱＰ６を含む。この出力ノード１３１から高レベルバックゲート電圧ＶＮＢＨが出力される。次に、この図１４に示すバックゲート電圧生成回路の動作について簡単に説明する。
【０１１６】
今、ｎチャネルＭＯＳトランジスタＱＮ１は、伝達係数βｎ１を有し、かつ高抵抗として作用し、一方、ＭＯＳトランジスタＱＮ２，ＱＮ３の各々は、同じ伝達係数βｎ２を有し、ｐチャネルＭＯＳトランジスタＱＰ１〜ＱＰ５は、それぞれ伝達係数βｐ１，βｐ２、βｐ３、βｐ４およびβｐ５を有すると仮定する。また、伝達係数βｐ１が、伝達係数βｎ２よりも十分大きいと仮定する。電源線１２９上の電源電圧Ｖｃｃは、外部から与えられる電源電圧であってもよく、また内部の電源電圧であってもよいが、余裕をもって高レベルバックゲート電圧ＶＮＢＨを生成するためには、この電源線１２９は外部からの電源電圧Ｖｃｃを利用するのが好ましい。
【０１１７】
抵抗素子Ｒを介して電流Ｉ３が流れると、この電流Ｉ３は、ＭＯＳトランジスタＱＰ２およびＱＮ２を介して流れる。ＭＯＳトランジスタＱＮ２は、ＭＯＳトランジスタＱＮ１とカレントミラー回路を構成しており、同じ大きさの電流がこれらのＭＯＳトランジスタＱＮ１およびＱＮ２に流れる。このＭＯＳトランジスタＱＮ１へは、ＭＯＳトランジスタＱＰ１から電流を供給される。ＭＯＳトランジスタＱＮ１の伝達係数βｎ１は、ＭＯＳトランジスタＱＰ１の伝達係数βｐ１よりも十分小さくされており、したがって、ｐチャネルＭＯＳトランジスタＱＰ１は、このゲート−ソース間電圧がしきい値電圧ＶＴＰとなるような電流Ｉ４を供給する。電流Ｉ３が増加し、ノード１３０ａの電圧Ｖｃが低下すると、ｐチャネルＭＯＳトランジスタＱＰ１を介して流れる電流Ｉ４が増加し、ノード１３０ｂの電圧ＶＢの電圧レベルを上昇させる。応じて、ｐチャネルＭＯＳトランジスタＱＰ２の電流を制限し、この増加した電流Ｉ３を低下させる。一方、電流Ｉ３が低下し、ノード１３０ａの電圧Ｖｃが上昇すると、ｐチャネルＭＯＳトランジスタＱＰ１の供給する電流Ｉ４が小さくなる。これにより、ｎチャネルＭＯＳトランジスタＱＮ１がノード１３０ｂを放電し（抵抗として作用し、ノード１３０ｂの電圧ＶＤが低下する）、ノード１３０ｂの電圧ＶＤが低下し、ＭＯＳトランジスタＱＰ２のコンダクタンスが大きくなり、電流Ｉ３を増加させ、ノード１３０ａの電圧Ｖｃの電圧レベルを低下させる。したがって、このｐチャネルＭＯＳトランジスタＱＰ１およびＱＰ２ならびにｎチャネルＭＯＳトランジスタＱＮ１およびＱＮ２は、定電流回路として機能し、電流Ｉ３は、抵抗素子Ｒの両端の電圧と抵抗素子Ｒの抵抗値Ｒにより決定される。
【０１１８】
一方、ｎチャネルＭＯＳトランジスタＱＮ２は、ｎチャネルＭＯＳトランジスタＱＮ３とカレントミラー回路を構成しており、これらのＭＯＳトランジスタＱＮ２およびＱＮ３に同じ大きさの電流が流れる。ノード１３０ｄの電圧ＶＡは、ＭＯＳトランジスタＱＰ３が供給する電流Ｉ２により決定される。ＭＯＳトランジスタＱＰ３は、ゲート−ドレインが相互接続されており、飽和領域で動作し、この飽和領域のドレイン電流からノード１３０ｄの電圧ＶＡを求めることができる。ＭＯＳトランジスタＱＰ３とＭＯＳトランジスタＱＰ４はカレントミラー回路を構成しており、このＭＯＳトランジスタＱＰ４には、ＭＯＳトランジスタＱＰ３を流れる電流Ｉ２のミラー電流Ｉ１が流れる。この電流Ｉ１と電流Ｉ２の比は、伝達係数βｐ４と伝達係数βｐ３の比により与えられる。
【０１１９】
ＭＯＳトランジスタＱＰ４が供給する電流Ｉ１は、ＭＯＳトランジスタＱＰ５を介して流れる。このＭＯＳトランジスタＱＰ５は、そのゲートが接地ノードに接続されており、飽和領域で動作し、したがってノード１３０ｅの電圧、すなわち基準電圧Ｖｒｅｆは、その電流Ｉ１とＭＯＳトランジスタＱＰ５の飽和領域で流れる電流値により決定される。この基準電圧Ｖｒｅｆは、次式で表わされる。
【０１２０】
【数２】
0004046383.tif 000005
【０１２１】
今、βｐ４＝ｎ・βｐ３とすると、電流Ｉ１は、ｎ・Ｉ２で表わされる。したがって、この場合、基準電圧Ｖｒｅｆは、次式で示される。
【０１２２】
【数３】
0004046383.tif 000006
【０１２３】
すなわち、基準電圧Ｖｒｅｆは、ｐチャネルＭＯＳトランジスタＱＰ１〜ＱＰ５のしきい値電圧ＶＴＰ（これらのしきい値電圧をすべて等しいとしている）と、ｐチャネルＭＯＳトランジスタＱＰ５の伝達係数βｐ５と、抵抗素子Ｒの抵抗値と、ｐチャネルＭＯＳトランジスタＱＰ３およびＱＰ４のミラー比ｎに依存する。すなわち、基準電圧Ｖｒｅｆは、電源電圧Ｖｃｃに依存しない一定の電圧である。
【０１２４】
比較回路ＣＰは、出力ノード１３１上の電圧ＶＮＢＨが基準電圧Ｖｒｅｆよりも高い場合には、Ｈレベルの信号を出力し、ｐチャネルＭＯＳトランジスタＱＰ６を非導通状態とする。一方、この出力ノード１３１の電圧ＶＮＢＨが基準電圧Ｖｒｅｆよりも低い場合には、比較回路ＣＰは、Ｌレベルの信号を出力し、ｐチャネルＭＯＳトランジスタＱＰ６のコンダクタンスを大きくし、電源線１２９から出力ノード１３１へ電流を供給し、この電圧ＶＮＢＨの電圧レベルを上昇させる。したがって、この高レベルバックゲート電圧ＶＮＢＨは、基準電圧Ｖｒｅｆの電圧レベルとほぼ等しくなる。
【０１２５】
［低レベルバックゲート電圧ＶＮＢＬ生成回路］
図１５は、ｎチャネルＭＯＳトランジスタに対する低レベルバックゲート電圧ＶＮＢＬを生成する回路の構成を示す図である。図１５において、この低レベルバックゲート電圧生成回路は、接地線上の接地電圧Ｖｓｓと負電圧伝達線１３５上の負電圧ＶＢＢを両動作電源電圧として負の低レベルバックゲート電圧ＶＮＢＬを生成する。この低レベルバックゲート電圧生成回路は、負電圧伝達線１３５と内部ノード１３６ａの間に接続される抵抗素子Ｒａと、負電圧伝達線１３５と内部ノード１３６ｂの間に接続されかつそのゲートが内部ノード１３６ａに接続されるｎチャネルＭＯＳトランジスタＱＮ５と、内部ノード１３６ａと内部ノード１３６ｃの間に接続されかつそのゲートが内部ノード１３６ｂに接続されるｎチャネルＭＯＳトランジスタＱＮ６と、内部ノード１３６ｂと接地ノードの間に接続されかつそのゲートが内部ノード１３６ｃに接続されるｐチャネルＭＯＳトランジスタＱＰ６と、内部ノード１３６ｃと接地ノードの間に接続されかつそのゲートが内部ノード１３６ｃに接続されるｐチャネルＭＯＳトランジスタＱＰ７と、負電圧伝達線１３５と内部ノード１３６ｄの間に接続されかつそのゲートが内部ノード１３６ｄに接続されるｎチャネルＭＯＳトランジスタＱＮ７と、内部ノード１３６ｄと接地ノードの間に接続されかつそのゲートが内部ノード１３６ｃに接続されるｐチャネルＭＯＳトランジスタＱＰ８と、負電圧伝達線１３５と内部ノード１３６ｅの間に接続されかつそのゲートが内部ノード１３６ｄに接続されるｎチャネルＭＯＳトランジスタＱＮ８と、内部ノード１３６ｅと接地ノードの間に接続されかつそのゲートが接地ノードに接続されるｎチャネルＭＯＳトランジスタＱＮ９を含む。ｐチャネルＭＯＳトランジスタＱＰ６〜ＱＰ８の伝達係数βは、ｎチャネルＭＯＳトランジスタＱＮ５の伝達係数βよりも十分小さくされる。内部ノード１３６ｅから基準電圧Ｖｒｅｆａが出力される。
【０１２６】
低レベルバックゲート電圧生成回路は、さらに、出力ノード１３７上のバックゲート電圧ＶＮＢＬと基準電圧Ｖｒｅｆａを比較する比較回路ＣＰと、出力ノード１３７と負電圧伝達線１３５の間に接続され、比較回路ＣＰの出力信号に従って出力ノード１３７から負電圧伝達線１３５へ電流を供給し、電圧ＶＮＢＬのレベルを調整するｎチャネルＭＯＳトランジスタＱＮ１０を含む。
【０１２７】
この基準電圧Ｖｒｅｆａを生成する回路部分は、図１４に示す基準電圧Ｖｒｅｆを発生する回路部分と、ＭＯＳトランジスタのチャネルの導電型がすべて逆にされかつ電源電圧Ｖｃｃに代えて負電圧ＶＢＢが用いられている。したがって、この図１５に示す基準電圧発生部は、図１４に示す基準電圧発生部と同様に動作し（電流の流れる向きが逆である）、内部ノード１３６ｅからは、次式で表わされる基準電圧Ｖｒｅｆａが出力される。
【０１２８】
【数４】
0004046383.tif 000007
【０１２９】
ここで、βｎ９が、ｎチャネルＭＯＳトランジスタＱＮ９の伝達係数を示し、ＶＴＮは、ｎチャネルＭＯＳトランジスタＱＮ５〜ＱＮ８のしきい値電圧を示す。
【０１３０】
比較回路ＣＰは、負電圧ＶＢＢを一方動作電源電圧として動作している。他方電源電圧は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれであってもよい。出力ノード１３７上の電圧ＶＮＢＬが基準電圧Ｖｒｅｆａよりも高い場合には、比較回路ＣＰの出力信号がハイレベルとなり、ｎチャネルＭＯＳトランジスタＱＮ１０のコンダクタンスが大きくなり、出力ノード１３７から負電圧伝達線１３５へ電流が流れ、電圧ＶＮＢＬの電圧レベルが低下する。一方、電圧ＶＮＢＬが基準電圧Ｖｒｅｆａよりも低い場合には、比較回路ＣＰはＬレベル（負電圧ＶＢＢレベル）の信号を出力し、ＭＯＳトランジスタＱＮ１０を非導通状態とする。したがって、出力ノードからの電圧ＶＮＢＬは、基準電圧Ｖｒｅｆａの電圧レベルとなる。
【０１３１】
図１６は、負電圧ＶＢＢを発生する回路の構成の一例を示す図である。図１６において、負電圧発生回路は、ノード１３９ａとノード１３９ｂの間に接続され、クロック信号φに従ってチャージポンプ動作を行なうキャパシタ１４０ａと、ノード１３９ｂと接地ノードの間に接続されかつそのゲートがノード１３９ｂに接続されるｎチャネルＭＯＳトランジスタ１４０ｂと、ノード１３９ｂとノード１３９ｃの間に接続されかつそのゲートがノード１３９ｃに接続されるｎチャネルＭＯＳトランジスタ１４０ｃと、ノード１３９ｃとノード１３９ｄの間に接続され、ノード１３９ｄに与えられるクロック信号／φに従ってチャージポンプ動作を行なうキャパシタ１４０ｄと、ノード１３９ｃとノード１３９ｅの間に接続されかつそのゲートがノード１３９ａに接続されるｎチャネルＭＯＳトランジスタ１４０ｅと、ノード１３９ｅと接地ノードの間に接続される安定化容量１４０ｆと、ノード１３９ｅと接地ノードの間に接続され、ノード１３９ｅから出力される負電圧ＶＢＢの電圧レベルを所定電圧レベルにクランプするクランプ回路１４０ｇを含む。
【０１３２】
ＭＯＳトランジスタ１４０ｂ、１４０ｃおよび１４０ｄはダイオードとして動作し、それぞれのしきい値電圧は十分小さくされる。
【０１３３】
この図１６に示す負電圧発生回路の構成においては、ノード１３９ｂは、ＭＯＳトランジスタ１４０ｂのクランプ機能およびキャパシタ１４０ａのチャージポンプ動作により、電圧Ｖｔと電圧Ｖｔ−Ｖｃｃの間で変化する。ここで、クロック信号φおよび／φは接地電圧Ｖｓｓと電源電圧Ｖｃｃの間で変化する。また、Ｖｔは、ＭＯＳトランジスタ１４０ｂ、１４０ｃおよび１４０ｅのしきい値電圧を示す。
【０１３４】
ＭＯＳトランジスタ１４０ｃは、ノード１３９ｃの電圧レベルが高いときに導通する。クロック信号φおよび／φは互いに相補なクロック信号であり、ノード１３９ｂの電圧レベルが高くなるとき、ノード１３９ｃの電圧レベルは低くなる。したがって、このノード１３９ｃの電圧レベルは、２・Ｖｔｈ−Ｖｃｃと２・Ｖｔ−２・Ｖｃｃの間で変化する。
【０１３５】
ＭＯＳトランジスタ１４０ｅはダイオードとして動作し、ノード１３９ｅの電圧レベルがノード１３９ｃよりも高いときに導通する。ＭＯＳトランジスタ１４０ｅは、このノード１３９ｅとノード１３９ｃの電位差がそのしきい値電圧Ｖｔ以下となると非導通状態となる。したがってノード１３９ｅの電圧レベルは、−（２・Ｖｃｃ−３・Ｖｔ）で与えられる。このノード１３９ｅの電圧は、クランプ回路１４０ｇの機能により、所定の電圧レベルにクランプされる。これにより、所定の電圧レベルを有する負電圧ＶＢＢが生成される。ノード１３９ｅからの負電圧ＶＢＢは、安定化容量１４０ｆにより安定化される。この負電圧ＶＢＢとしては、−１Ｖ〜−０．７５Ｖ程度の電圧レベルとされる。クランプ回路１４０ｇは、このチャージポンプ動作により発生される負電圧のレベルに応じて特に設けられなくてもよい。
【０１３６】
この図１４および図１５に示すバックゲート電圧ＶＮＢＨおよびＶＮＢＬ生成回路を利用すれば、先の式から、ＭＯＳトランジスタのチャネルの導電型を逆転し、電源電圧Ｖｃｃに代えて負電圧ＶＢＢを用いることにより、接地電圧Ｖｓｓを基準として、その絶対値が等しいバックゲート電圧ＶＮＢＨおよびＶＮＢＬを生成することができる。また、基準電圧ＶｒｅｆおよびＶｒｅｆａを生成し、これとバックゲート電圧とを比較し、その比較結果に従って電圧レベルをさらに調整するフィードバックループを用いることにより、発生されるバックゲート電圧ＶＮＢＨおよびＶＮＢＬの電圧レベルを安定化させることができ、これらのバックゲート電圧ＶＮＢＬおよびＶＮＢＨを受けるＭＯＳトランジスタのしきい値電圧を確実に所望の電圧レベルに設定することができる。特に、ＰＮ接合の拡散ポテンシャル（約０．７Ｖ）に近い電圧レベルに設定されるハイレベルバックゲート電圧ＶＮＢＨの電圧レベルを正確に調整することにより、このハイレベルバックゲート電圧ＶＮＢＨが拡散ポテンシャルよりも高くなり、ＰＮ接合が順方向にバイアスされ、基板領域から不純物領域へ電流が流れるのを確実に抑制することができる。
【０１３７】
［ｐチャネルＭＯＳトランジスタのためのバックゲート電圧生成回路］
図１７は、ｐチャネルＭＯＳトランジスタのバックゲートへ与えられるハイレベルバックゲート電圧ＶＮＢＨを生成する回路の構成を示す図である。この図１７に示すバックゲート電圧生成回路は、図１４に示す電圧ＶＮＢＨのためのバックゲート電圧生成回路の構成と、電源線１２９に与えられる内部電源電圧ｉｎｔＶｃｃに代えてこの内部電源電圧ｉｎｔＶｃｃよりも高い高電圧ＶＰＰ（ワード線駆動電圧と異なる）を用いること、および接地電圧に代えてこの内部電源線１２９上の内部電源電圧ｉｎｔＶｃｃを用いることが異なるだけであり、他の回路構成は同じである。したがって対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３８】
この図１７に示す構成においては、出力ノード１５１から高レベルバックゲート電圧ＶＰＢＨが出力される。この基準電圧Ｖｒｅｆｂは、内部電源電圧ｉｎｔＶｃｃを基準として、基準電圧Ｖｒｅｆｂを測定すればよいため、次式で表わすことができる。
【０１３９】
【数５】
0004046383.tif 000008
【０１４０】
図１８は、図１７に示す高電圧ＶＰＰを発生する回路の構成の一例を示す図である。図１８において、高電圧発生回路は、ノード１５１ａとノード１５１ｂの間に接続されノード１５１ａに与えられるクロック信号φに従ってチャージポンプ動作を行なうキャパシタ１５２ａと、電源ノードとノード１５１ｂの間に接続されかつそのゲートが電源ノードに接続されるｎチャネルＭＯＳトランジスタ１５２ｂと、ノード１５１ｂとノード１５１ｃの間に接続されかつそのゲートがノード１５１ｂに接続されるｎチャネルＭＯＳトランジスタ１５２ｃと、ノード１５１ｆとノード１５１ｃの間に接続され、ノード１５１ｆに与えられるクロック信号／φに従ってチャージポンプ動作を行なうキャパシタ１５２ｄと、ノード１５１ｃとノード１５１ｅの間に接続されかつそのゲートがノード１５１ｃに接続されるｎチャネルＭＯＳトランジスタ１５２ｅと、ノード１５１ｅと電源ノードの間に接続され、ノード１５１ｅの電位を安定化させるための安定化容量１５２ｆと、ノード１５１ｅに結合され、このノード１５１ｅの電圧レベルを所定電圧レベルにクランプするクランプ回路１５２ｇを含む。クランプ回路１５２ｇは、他方ノードが電源ノードに接続される。ノード１５２ｅが出力ノード１５１ｆに接続され、この出力ノード１５１ｆから高電圧ＶＰＰが出力される。
【０１４１】
ＭＯＳトランジスタ１５２ｂ、１５２ｃおよび１５２ｅは、そのしきい値電圧が低いローＶｔトランジスタである。ＭＯＳトランジスタ１５２ｂは、ノード１５１ｂのローレベルを、Ｖｃｃ−Ｖｔのレベルにクランプする。したがって、ノード１５１ｂの電圧は、Ｖｃｃ−Ｖｔと２・Ｖｃｃ−Ｖｔの間で変化する。
【０１４２】
ＭＯＳトランジスタ１５２ｃは、ノード１５１ｂの電圧レベルがノード１５１ｃの電圧レベルよりもしきい値電圧Ｖｔ高いときに導通する。したがって、このＭＯＳトランジスタ１５２ｃは、ノード１５１ｃのローレベルを、２・Ｖｃｃ−２・Ｖｔにクランプする。ノード１５１ｃは、キャパシタ１５２ｄによるチャージポンプ動作により、その電圧振幅はＶｃｃである。したがって、ノード１５１ｃは、３・Ｖｃｃ−２・Ｖｔと２・Ｖｃｃ−２・Ｖｔの間で変化する。ＭＯＳトランジスタ１５２ｅは、ノード１５１ｃとノード１５１ｅの電圧差がそのしきい値電圧Ｖｔ以下となると非導通状態となる。したがって、ノード１５１ｅの電圧レベルは、３・Ｖｃｃ−３・Ｖｔとなる。このノード１５１ｅの電圧レベルが高い場合には、クランプ回路１５２ｄにより、所定電圧レベルにクランプされて所望の電圧レベルを有する高電圧ＶＰＰが出力ノード１５１ｆから出力される。この高電圧ＶＰＰは安定化容量１５２ｆにより安定化される。クランプ回路１５２ｇは、このチャージポンプ動作により発生される電圧レベルに応じて設けられなくてもよい。
【０１４３】
［低レベルバックゲート電圧生成回路］
図１９は、ｐチャネルＭＯＳトランジスタの低レベルバックゲート電圧ＶＰＢＬを生成する回路の構成を示す図である。この図１９に示す低レベルバックゲート電圧生成回路は、図１５に示す低レベルバックゲート電圧ＶＮＢＬを生成する回路と以下の点において異なっている。負電圧伝達線３５に代えて接地電圧Ｖｓｓを伝達する接地線１５５が配設され、また接地線に代えて内部電源電圧ｉｎｔＶｃｃを伝達する電源線１２９が設けられること、および出力ノード１５７からの低レベルバックゲート電圧ＶＰＢＬと基準電圧Ｖｒｅｆｃを比較する比較回路ＣＰＡと、ノード１５８と出力ノード１５７の間に、この比較回路ＣＰＡの出力信号に従って電流を供給するｐチャネルＭＯＳトランジスタＱＰ１０が設けられること。ノード１５８へは、電源電圧Ｖｃｃまたは高電圧ＶＰＰが与えられる。
【０１４４】
他の構成は、図１５に示す低レベルバックゲート電圧生成回路と同じであり、対応する部分には同一参照番号を付し、その説明は省略する。この図１９に示す低レベルバックゲート電圧生成回路においては、したがって基準電圧Ｖｒｅｆｃは、内部電源電圧ｉｎｔＶｃｃを基準として生成されるため、この基準電圧Ｖｒｅｆｃは、次式で表わされる。
【０１４５】
【数６】
0004046383.tif 000009
【０１４６】
高レベルバックゲート電圧ＶＰＢＨを発生するための基準電圧Ｖｒｅｆｂと低レベルバックゲート電圧ＶＰＢＬを発生するための基準電圧Ｖｒｅｆｃとは、したがって、内部電源電圧ｉｎｔＶｃｃを基準としてその極性が異なり、また、それらの基準電圧Ｖｒｅｆｃと内部電源電圧ｉｎｔＶｃｃの差と内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖｒｅｆｂの差もほぼ等しい。また、図１９に示す基準電圧発生回路は、図１７に示す基準電圧発生回路と、そのＭＯＳトランジスタのチャネルの導電型を変更し、高電圧ＶＰＰに代えて、接地電圧Ｖｓｓを利用することが異なるだけである。したがって、単に回路の構成要素の置換えだけにより、正常に必要とされる基準電圧を生成することができる。
【０１４７】
比較回路ＣＰは、出力ノード１５７を電圧ＶＰＢＬが基準電圧Ｖｒｅｆｃよりも高いときには、ｎチャネルＭＯＳトランジスタＱＮ１０のコンダクタンスを大きくし、この電圧ＶＰＢＬのレベルを低下させる。この出力ノード１５７の電圧ＶＰＢＬが基準電圧Ｖｒｅｆｃよりも高い場合には、比較回路ＣＰの出力信号がローレベルとなり、ＭＯＳトランジスタＱＮ１０は非導通状態となる。一方、比較回路ＣＰＡは、基準電圧Ｖｒｅｆｃよりも電圧ＶＰＢＬが高いときには、ハイレベルの信号を出力し、ＭＯＳトランジスタＱＰ１０を非導通状態とする。電圧ＶＰＢＬが基準電圧Ｖｒｅｆｃよりも低いときには、比較回路ＣＰＡの出力信号のレベルが低下し、ＭＯＳトランジスタＱＰ１０のコンダクタンスを大きくし、ノード１５８から電流を供給して、電圧ＶＰＢＬのレベルを上昇させる。この図１９に示すように、比較回路ＣＰおよびＣＰＡならびにＭＯＳトランジスタＱＮ１０およびＱＰ１０を用いて電圧ＶＰＢＬのプルアップおよびプルダウン動作を行なうのは以下の理由による。
【０１４８】
今、図２０（Ａ）に示すように、ｎチャネルＭＯＳトランジスタに対するバックゲート電圧ＶＮＢを与える場合を考える、高レベルバックゲート電圧ＶＮＢＨから低レベルバックゲート電圧ＶＮＢＬへ変化する場合には、図１５に示す回路構成から明らかなように、低レベルバックゲート電圧ＶＮＢＬを生成するＶＮＢＬ系回路により、このバックゲート電圧ＶＮＢの電圧レベルは所定の電圧レベルまでプルダウンされる。したがってｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＮＢは高速で低レベルバックゲート電圧ＶＮＢＬレベルに低下する。また、低レベルバックゲート電圧ＶＮＢＬから高レベルバックゲート電圧ＶＮＢＨへ変化させる場合、図１４に示す回路構成から明らかなように、この高レベルバックゲート電圧ＶＮＢＨを発生するＶＮＢＨ系回路が動作し、ＭＯＳトランジスタのバックゲートへ与えられる電圧レベルを高速で所定の高レベルバックゲート電圧レベルにまで上昇させる。
【０１４９】
一方、図２０（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタのバックゲート電圧ＶＰＢを高レベルバックゲート電圧ＶＰＢＨから低レベルバックゲート電圧ＶＰＢＬに切換えるとき、対象となるＭＯＳトランジスタのバックゲート電圧はこの低レベルバックゲート電圧ＶＰＢＬよりも高い電圧レベルにある。したがって、この状態においては、ＭＯＳトランジスタＱＰ１０が非導通状態となっているものの、ＭＯＳトランジスタＱＮ１０が比較回路ＣＰの出力信号に従って導通し、基板領域に与えられている高レベルバックゲート電圧ＶＰＢＨを高速で放電して所定の低レベルバックゲート電圧ＶＰＢＬまで低下させる。一方、バックゲート電圧ＶＰＢを低レベルバックゲート電圧ＶＰＢＬから高レベルバックゲート電圧ＶＰＢＨに変化させるときには、図１７に示す回路から明らかなように、高レベルバックゲート電圧ＶＰＢＨを発生するＶＰＢＨ系回路を動作し、この基板領域の低レベルバックゲート電圧ＶＰＢＬを高速でプルアップして所定の高レベルバックゲート電圧ＶＰＢＨレベルまで上昇させる。したがって、このｐチャネルＭＯＳトランジスタのバックゲート電圧を発生する構成において、低レベルバックゲート電圧を生成する回路においては、プルダウンおよびプルアップ両者を行なう回路が必要となり、これにより、高速でバックゲート電圧の切換を行なうことができる。
【０１５０】
このｐチャネルＭＯＳトランジスタのバックゲート電圧ＶＰＢＨおよびＶＰＢＬを生成する回路においても、基準電圧とバックゲート電圧とを比較し、その比較結果に従って電圧レベルを調整するフィードバックループを用いることにより、バックゲート電圧ＶＰＢＨおよびＶＰＢＬを正確に所定の基準電圧レベルに設定することができ、回路動作などの影響を受けることなく安定に一定のバックゲート電圧ＶＰＢを生成することができ、応じてｐチャネルＭＯＳトランジスタのしきい値電圧を所望の値に正確に設定することが可能となる。
【０１５１】
［基準電圧発生回路の変更例］
図２１は、基準電圧Ｖｒｅｆを発生する回路の構成を示す図である。この図２１に示す基準電圧発生回路は、図１４に示す基準電圧発生回路の構成と、抵抗素子Ｒに代えて、その抵抗値がトリミング可能な可変抵抗素子１６０で置換えられ、またｐチャネルＭＯＳトランジスタＱＰ５に代えて、その伝達係数βがトリミング可能な電流／電圧変換素子１６５で置換えられることが異なり、他の構成は同じである。したがって、図１４に示す構成と対応する部分には同一の参照番号を付す。この図２１に示すように可変抵抗素子１６０の抵抗値Ｒｖおよび電流／電圧変換素子１６５の伝達係数βｐをトリミングすることにより、ノード１３０ｅからの基準電圧Ｖｒｅｆの電圧レベルを調整し、正確に必要とされるバックゲート電圧を生成する。
【０１５２】
図２２（Ａ）は、図２１に示す可変抵抗素子１６０の構成の一例を示す図である。図２２（Ａ）において、可変抵抗素子１６０は、電源線１２９と内部ノード１３０ａの間に直列に接続される抵抗素子ｒ０〜ｒｎと、抵抗素子ｒ０〜ｒｍそれぞれと並列に接続されかつ互いに直列に接続される溶断可能なリンク素子ｆ０〜ｆｍを含む。これらのリンク素子ｆ０〜ｆｍは、導通時には、低抵抗素子として作用し、その抵抗値が抵抗素子ｒ０〜ｒｍのそれに比べて無視することができる。この可変抵抗素子１６０において、リンク素子ｆ０〜ｆｍがすべて導通状態のときには、抵抗素子ｒｎのみが電源線１２９と内部ノード１３０ａに接続され、その抵抗値はｒｎとなる。リンク素子ｆ０〜ｆｍを適当にたとえばレーザ線を用いて溶断することにより、この電源線１２９と抵抗素子ｒｎの間に適当な数の抵抗素子が直列に接続され、その可変抵抗素子１６０の抵抗値が増大する。先の基準電圧Ｖｒｅｆの式から明らかなように、抵抗値Ｒｖが大きくなると、基準電圧Ｖｒｅｆの電圧レベルが低下する。
【０１５３】
図２２（Ｂ）は、図２１に示す電流／電圧変換素子１６５の構成の一例を示す図である。図２２（Ｂ）において、電流／電圧変換素子１６５は、出力ノード１３０ｅと接地ノードの間に直列に接続されかつそれぞれのゲートが接地ノードに接続されるｐチャネルＭＯＳトランジスタＴＱ０〜ＴＱｍと、ＭＯＳトランジスタＴＱ１〜ＴＱｍと並列に接続されかつ互いに直列に接続される溶断可能なリンク素子Ｆ０〜Ｆｍを含む。リンク素子Ｆ０〜Ｆｍは導通時、低抵抗素子として作用し、対応のｐチャネルＭＯＳトランジスタを電気的に短絡する。
【０１５４】
この図２２（Ｂ）に示す電流／電圧変換素子１６５において、リンク素子Ｆ０〜Ｆｍがすべて導通状態のときには、ＭＯＳトランジスタＴＱ１〜ＴＱｍがすべて短絡され、出力ノード１３０ｅと接地ノードの間には、ｐチャネルＭＯＳトランジスタＴＱ０が接続される。今、リンク素子Ｆ０を溶断すると、このＭＯＳトランジスタＴＱ０およびＴＱ１が出力ノード１３０ｅと接地ノードの間に直列に接続される。これらのＭＯＳトランジスタＴＱ０〜ＴＱｍのサイズ（ゲート幅とゲート長の比）がすべて同じであるとすると、ゲート長さ（チャネル長）が２倍になり、応じて、伝達係数βｐが１／２となる。したがって、このリンク素子Ｆ０〜Ｆｍを適当な数溶断すれば、この出力ノード１３０ｅと接地ノードの間に接続されるＭＯＳトランジスタにより表現されるＭＯＳトランジスタのゲート長（チャネル長）が大きくなり、応じて伝達係数βｐが小さくなる。この伝達係数βｐが小さくなれば、先の式から明らかなように、基準電圧Ｖｒｅｆの電圧レベルが上昇する。可変抵抗素子１６０および電流／電圧変換素子１６５の基準電圧Ｖｒｅｆの調整方向を反対とすることにより、基準電圧Ｖｒｅｆが製造パラメータなどの原因により所定の電圧レベルと異なる場合においても、リンク素子ｆ０〜ｆｍおよびＦ０〜Ｆｍを適当に溶断することにより最適なレベルの基準電圧を生成することができる。
【０１５５】
なおこの図２２（Ａ）において、抵抗素子ｒｎと抵抗素子ｒ０〜ｒｍの抵抗値が異なるように構成されてもよく、また図２２（Ｂ）において電流／電圧変換素子において、ＭＯＳトランジスタＴＱ０とＭＯＳトランジスタＴＱ１〜ＴＱｍのサイズ（チャネル幅とチャネル長の比）が異なるように構成されてもよい。抵抗素子ｒｎおよびＭＯＳトランジスタＴＱ０により、設計値の基準電圧Ｖｒｅｆを生成するようにし、実際の基準電圧のずれと設計値とのずれを抵抗素子ｒ０〜ｒｍおよびＭＯＳトランジスタＴＱ１〜ＴＱｍより調整する。これにより、基準電圧をより正確に設定することができる（調整する際の電圧ステップをより小さくすることができるため）。
【０１５６】
この基準電圧Ｖｒｅｆの調整は、ｐチャネルＭＯＳトランジスタの高レベルバックゲート電圧ＶＰＢＨを発生する回路にも同様適用することができる。図１７に示す回路構成において、抵抗素子ＲおよびｐチャネルＭＯＳトランジスタＱＰ５をそれぞれ可変抵抗素子および電流／電圧変換素子で置換えればよい。したがって、図２３に示すように、伝達係数βｐを、電流／電圧変換回路を調整することにより小さくすれば、基準電圧が高くなり、応じてバックゲート電圧ＶＮＢＨおよびＶＰＢＨが高くなる。一方可変抵抗素子をトリミングにより、その抵抗値を大きくする場合には、基準電圧が低くなり、応じてバックゲート電圧ＶＮＢＨおよびＶＰＢＨが低くなる。これにより、正確に所望の電圧レベルにバックゲート電圧ＶＮＢＨおよびＶＰＢＨを設定することができる。
【０１５７】
［低レベルバックゲート電圧のための基準電圧発生回路］
図２４は、ｎチャネルＭＯＳトランジスタの低レベルバックゲート電圧ＶＮＢＬを発生するための基準電圧Ｖｒｅｆａを生成する基準電圧発生回路の構成を示す図である。この図２４に示す基準電圧発生回路は、図１５に示す基準電圧発生回路と以下の点において異なっている。すなわち、定電流を生成するための抵抗素子Ｒａが、その抵抗値がトリミング可能な可変抵抗素子１７０で置換えられ、また基準電圧を発生するためのｎチャネルＭＯＳトランジスタＱＮ９が、その伝達係数βｎがトリミング可能な電流／電圧変換素子１７５で置換えられている。他の構成は、図１５に示す構成と同じであり、対応する部分には同一の参照番号を付す。この電流／電圧変換素子１７５は、ｎチャネルＭＯＳトランジスタを構成要素とし、その構成を図２５に示す。
【０１５８】
図２５において、電流／電圧変換素子１７５は、内部ノード１３６ｅと接地ノードの間に直列に接続されかつ各々のゲートが接地ノードに接続されるｎチャネルＭＯＳトランジスタＱＴ０〜ＱＴｎと、ＭＯＳトランジスタＱＴ１〜ＱＴｍと並列に接続されかつ互いに直列に接続される溶断可能なリンク素子ＦＬ０〜ＦＬｍを含む。可変抵抗素子１７０は、図２２（Ａ）に示す可変抵抗素子と同様の構成を備える。
【０１５９】
この図２４に示す構成においては、可変抵抗素子１７０の抵抗値は、リンク素子を溶断することにより大きくされる。この場合、可変抵抗素子１７０を流れる電流が小さくなり、応じて基準電圧Ｖｒｅｆａは、接地電圧Ｖｓｓのレベルに近づく。
【０１６０】
一方、図２５に示すように、電流／電圧変換素子１７５において、リンク素子ＦＬ０〜ＦＬｍを適当に溶断すれば、この電流／電圧変換素子１７５の伝達係数βｎが小さくなり、この電流／電圧変換素子１７５における電圧降下が大きくなる。したがって、この状態においては、基準電圧Ｖｒｅｆａの電圧レベルは低下する（より負となる）。
【０１６１】
この図２４に示す可変抵抗素子１７０および電流／電圧変換素子１７５の構成は、図１９に示すｐチャネルＭＯＳトランジスタのための低レベルバックゲート電圧ＶＰＢＬを発生するための回路にも適用することができる。
【０１６２】
したがって、図２６に示すように、低レベルバックゲート電圧のための基準電圧調整時においては、リンク素子の溶断により可変抵抗素子１７０の抵抗値を大きくする抵抗調整を行なった場合、低レベルバックゲート電圧ＶＮＢＬおよびＶＰＢＬの電圧レベルは高くなり、一方、電流／電圧変換素子１７５においてリンク素子ＦＬ０〜ＦＬｍを溶断することにより伝達係数βｎの調整を行なえば、これらの基準電圧Ｖｒｅｆａの電圧レベルの低下に従い、低レベルバックゲート電圧ＶＮＢＬおよびＶＰＢＬの電圧レベルは低下する。これにより、基準電圧の調整を通して、バックゲート電圧ＶＮＢＬおよびＶＰＢＬを所望の電圧レベルに設定することができる。
【０１６３】
以上のように、このバックゲート電圧を生成するための基準電圧発生回路に、この基準電圧レベルを調整するためのトリミング回路を設けるように構成しているため、製造パラメータのばらつきなどにより、基準電圧レベルが設計値よりも変化した場合においても、確実に所望の電圧レベルの基準電圧を発生し、応じて所望の電圧レベルのバックゲート電圧を生成することができしきい値電圧のばらつきを抑制することができる。
【０１６４】
なお、抵抗性素子として、抵抗素子とリンク素子の直列体を互いに並列に設ける構成が用いられてもよく、また電流／電圧変換回路においても、ＭＯＳトランジスタとリンク素子の直列体を並列に設ける構成が用いられてもよい。
【０１６５】
［他の適用例］
上述の説明においては、この半導体集積回路装置として、選択ワード線の電圧レベルが内部電源電圧よりも高くされる半導体記憶装置について説明している。しかしながら、このスタンバイサイクルとアクティブサイクルを有する半導体集積回路装置であれば、ＭＯＳトランジスタのソース電位を基準として、極性が異なりかつその絶対値が等しくなるバックゲート電圧を印加する構成を適用することができる。構成要素のＭＯＳトランジスタの信頼性を保証することができ、また加えて、バックゲート電圧発生のための回路構成において、単にＭＯＳトランジスタのチャネルの導電型および電圧を反転するだけで必要とされるバックゲート電圧を生成することができるので、容易にバックゲート電圧を生成することができる。
【０１６６】
さらに、低レベルバックゲート電圧の絶対値と電源電圧の和は、電源電圧の実質的に３／２倍となる電圧レベルであればよく、特に内部電源電圧が１．０Ｖ、およびソースを基準とする低レベルバックゲート電圧の絶対値が０．５５ないし０．５Ｖに限定する必要はない。
【０１６７】
【発明の効果】
以上のように、この発明に従えば、ＭＯＳトランジスタのバックゲートに印加される電圧は、ソース電位を基準として極性の異なるように構成したため、ＭＯＳトランジスタのゲート−ソース／ドレイン間に印加される電圧を小さくすることができ、ゲート絶縁膜の信頼性を確保することができる。
【０１７１】
請求項１に係る発明に従えば、ワード線昇圧方式のメモリ装置の周辺回路の基板領域へ、接地電圧を基準として極性の異なる第１および第２のバイアス電圧を印加するように構成しているため、この周辺回路の構成要素をスタンバイサイクル時サブスレッショルド電流を抑制しかつアクティブサイクル時に高速動作をさせることができる。また、このバイアス電圧発生回路のゲート−ソース／ドレイン間印加電圧を小さくすることができ、そのゲート絶縁膜の信頼性を確保することができる。
【０１７２】
さらに、電源電圧と第２のバイアス電圧の差を駆動電圧と接地電圧の差の絶対値とを実質的に等しくすることにより、このバイアス電圧発生回路のゲート−ソース／ドレイン間印加電圧とメモリセルトランジスタのそれと同程度となり、メモリセルトランジスタと同一製造プロセスでこの基板バイアス発生回路のＭＯＳトランジスタを形成することができる。
【０１７３】
請求項２に係る発明に従えば、ワード線昇圧方式のメモリ装置の周辺回路が形成される基板領域へ動作モードに応じて第１の電源電圧よりもそれぞれ低いおよび高い第１および第２のバイアス電圧を印加することにより、周辺回路のＭＯＳトランジスタのスタンバイサイクル時におけるサブスレッショルドリーク電流の抑制およびアクティブサイクル時における高速動作を実現することができる。また、この極性の異なるバイアス電圧を印加することにより、周辺回路ＭＯＳトランジスタの基板／ソース領域間に印加される電圧を小さくすることができ、このＰＮ接合の電圧ストレスを緩和することができる。さらに、第２のバイアス電圧と第２の電源電圧の差の絶対値をワード線駆動電圧と第２の電源電圧の差の絶対値とを実質的に等しくすることにより、バイアス電圧発生部におけるＭＯＳトランジスタのゲート−ソース／ドレイン間に印加される電圧の最大値を、メモリセルトランジスタのゲート−ソース／ドレイン間電圧と同程度とすることができ、このバイアス電圧発生回路の構成要素であるＭＯＳトランジスタをメモリセルトランジスタと同一製造プロセスで作製することができる。
【０１７４】
請求項３および４に係る発明に従えば、第１のバイアス電圧と接地電圧との差の絶対値を第２のバイアス電圧と接地電圧との差の絶対値とを実質的に等しくする、または第１のバイアス電圧と第１の電源電圧との差の絶対値と第２のバイアス電圧と第１の電源電圧の差の絶対値とを実質的に等しくすることにより、これらの第１および第２のバイアス電圧を接地電圧または第１の電源電圧と基準として発生する回路構成を単にそのＭＯＳトランジスタのチャネルの導電型を変換するだけで作製することができ、容易に必要な電圧レベルのバイアス電圧を作製することができる。また、このバイアス電圧をバックゲートに受けるＭＯＳトランジスタのソース／基板間には、常に絶対値の小さなバイアス電圧が印加されるだけであり、一方方向に大きなバイアス電圧が印加されるのが抑制され、ＰＮ接合の電圧ストレスを緩和することができる。
【０１７５】
請求項５に係る発明に従えば、この第１および第２のバイアス電圧のレベルを調整するように構成しているため、製造パラメータのバラツキなどに起因して、バイアス電圧レベルが変化しても確実に必要とされるレベルのバイアス電圧を生成することができ、しきい値電圧のばらつきを小さくすることができ、基板領域に順方向にバイアス電圧を印加する場合においても、確実にこの基板／ソース領域のＰＮ接合が導通するのを防止することができる。
【０１７６】
請求項６に係る発明に従えば、基準電圧とバイアス電圧とを比較し、その比較結果に従ってバイアス電圧レベルを調整するように構成しているため、回路動作時においても安定に所望の電圧レベルのバイアス電圧を生成することができる。
【図面の簡単な説明】
【図１】  この発明のバックゲート電圧の印加条件を原理的に示す図である。
【図２】  この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図３】  図２に示す半導体集積回路装置の要部の構成を概略的に示す図である。
【図４】  この発明の実施の形態１に従う半導体集積回路装置におけるｐチャネルＭＯＳトランジスタのバックゲート電圧印加条件を概略的に示す図である。
【図５】  図３に示す回路の動作を示す信号波形図である。
【図６】  この発明の実施の形態１におけるＭＯＳトランジスタの断面構造を概略的に示す図である。
【図７】  この発明に従うバックゲート電圧発生回路の構成の一例を示す図である。
【図８】  （Ａ）−（Ｃ）は、図７に示すバックゲート電圧発生回路とＭＯＳトランジスタのゲート−ソース／ドレイン間印加電圧の態様を例示的に示す図である。
【図９】  この発明の実施の形態１におけるバックゲート電圧発生回路とメモリセルトランジスタの関係を例示的に示す図である。
【図１０】  （Ａ）−（Ｃ）は、この発明の実施の形態１におけるｎチャネルＭＯＳトランジスタのバックゲート電圧ＶＮＢの条件を示す図である。
【図１１】  この発明に従う半導体集積回路装置のバックゲート電圧発生回路の他の構成を示す図である。
【図１２】  この発明に従う半導体集積回路装置におけるｐチャネルＭＯＳトランジスタのバックゲート電圧の関係を例示的に示す図である。
【図１３】  ｐチャネルＭＯＳトランジスタのためのバックゲート電圧発生回路の構成の一例を示す図である。
【図１４】  ｎチャネルＭＯＳトランジスタのためのバックゲート電圧生成回路の構成を示す図である。
【図１５】  この発明におけるｎチャネルＭＯＳトランジスタのためのバックゲート電圧生成回路の構成を示す図である。
【図１６】  図１５に示す負電圧を発生するための回路構成の一例を示す図である。
【図１７】  ｐチャネルＭＯＳトランジスタのバックゲート電圧を生成するための回路構成の一例を示す図である。
【図１８】  図１７に示す高電圧ＶＰＰを発生するための回路構成の一例を示す図である。
【図１９】  ｐチャネルＭＯＳトランジスタのためのバックゲート電圧生成回路の構成を示す図である。
【図２０】  （Ａ）は、ｎチャネルＭＯＳトランジスタのバックゲート電圧切換時の回路動作を概略的に示し、（Ｂ）は、図１９に示す回路動作を説明するための図である。
【図２１】  バックゲート電圧を発生するための基準電圧発生回路の構成の一例を示す図である。
【図２２】  （Ａ）は、図２１に示す可変抵抗素子の構成の一例を示し、（Ｂ）は、図２１に示す電流／電圧変換素子の構成の一例を示す図である。
【図２３】  図２１に示す可変抵抗素子および電流／電圧変換素子におけるバックゲート電圧調整回路を示す図である。
【図２４】  バックゲート電圧のための基準電圧発生回路の他の構成を示す図である。
【図２５】  図２４に示す電流／電圧変換回路の構成の一例を示す図である。
【図２６】  図２４に示す可変抵抗素子および電流／電圧変換素子におけるバックゲート電圧の調整方向を示す図である。
【図２７】  ｎチャネルＭＯＳトランジスタのソースを基準とするバックゲート電圧としきい値電圧との関係を示す図である。
【図２８】  ｎチャネルＭＯＳトランジスタのソースを基準とするゲート電圧とドレイン電流の関係を示す図である。
【図２９】  従来のバックゲート電圧発生回路の構成を示す図である。
【図３０】  従来のバックゲート電圧発生回路の他の構成を示す図である。
【図３１】  従来のバックゲート電圧発生回路のさらに他の構成を示す図である。
【図３２】  図３１に示すバックゲート電圧印加回路の問題点を説明するための図である。
【符号の説明】
５０  メモリセルアレイ、５２  行選択回路、５３  列選択回路、５５  駆動電圧発生回路、５６  バックゲート電圧発生回路、７０  Ｐ型半導体基板、７１Ｎ型ウェル、７２，７３  Ｐ型ウェル、８０  Ｎ型ウェル、７４，７５，７６，８４  Ｎ型不純物領域、７８，７９，８１，８２  Ｐ型不純物領域、１  電源線、１０  レベル変換回路、１５  バックゲート駆動回路、９５  バックゲート駆動回路、１１０  レベル変換回路、１２０  バックゲート駆動回路、１２９電源線、１３１  出力ノード、ＱＰ１〜ＱＰ６  ｐチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ３  ｎチャネルＭＯＳトランジスタ、ＣＰ  比較回路、１３５負電圧伝達線、１３７  出力ノード、ＱＮ５〜ＱＮ１０  ｎチャネルＭＯＳトランジスタ、ＱＰ６〜ＱＰ８  ｐチャネルＭＯＳトランジスタ、１５０  高電圧伝達線、１５１  出力ノード、ＣＰＡ  比較回路、１６０  可変抵抗素子、１６５電流／電圧変換素子、１７０  可変抵抗素子、１７５  電流／電圧変換素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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