(57)【特許請求の範囲】
【請求項１】
半導体基板の一方の主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、
底面が前記半導体基板で構成され且つ側壁が前記半導体基板、前記ゲート絶縁膜、及び前記ゲート電極材料膜で構成され、少なくとも前記ゲート電極材料膜の位置で逆テーパー状の断面形状を有する第１の溝を形成する工程と、
前記第１の溝内に最大幅が前記第１の溝の開口幅よりも狭い第２の溝が形成されるように第１の素子分離絶縁膜を形成する工程と、
前記第１の溝内に位置する前記第１の素子分離絶縁膜の一部を除去して前記第１の溝内に矩形状或いは順テーパー状の断面形状を有する第３の溝を形成する工程と、
前記第３の溝が埋め込まれるように第２の素子分離絶縁膜を形成する工程と、
前記第２の素子分離絶縁膜を形成する工程の後に前記ゲート電極材料膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の一方の主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、
底面が前記ゲート絶縁膜で構成され且つ側壁が前記ゲート電極材料膜で構成された逆テーパー状の断面形状を有する第１の溝を形成する工程と、
前記第１の溝内に最大幅が前記第１の溝の開口幅よりも狭い第２の溝が形成されるように第１の素子分離絶縁膜を形成する工程と、
前記第１の素子分離絶縁膜の一部を除去し且つ前記第２の溝の底部で前記ゲート絶縁膜及び前記半導体基板を除去することにより、前記第１の素子分離絶縁膜の断面形状を順テーパー状とするとともに底面が前記半導体基板で構成され且つ側壁が前記半導体基板及び前記第１の素子分離絶縁膜で構成された第３の溝を形成する工程と、
前記第３の溝が埋め込まれるように第２の素子分離絶縁膜を形成する工程と、
前記第２の素子分離絶縁膜を形成する工程の後に前記ゲート電極材料膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート電極材料の露出部を酸化することにより前記第１の素子分離絶縁膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
堆積法により前記第１の素子分離絶縁膜を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特には、ゲート絶縁膜及びゲート電極材料膜を順次形成した後に素子分離絶縁膜を埋め込み形成するＳＴＩ技術を利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、ＮＡＮＤ型ＥＥＰＲＯＭ等の高集積化メモリに用いられる素子分離技術として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術が知られている。この技術は、半導体基板の素子分離領域に浅い溝を形成し、この溝に素子分離絶縁膜を埋め込み形成するものである。ＳＴＩ技術の具体的な適用にあたっては、［ａ］素子分離絶縁膜を埋め込み形成した後に、素子領域にゲート絶縁膜及びゲート電極を順次形成する方式と、［ｂ］基板全面にゲート絶縁膜及びゲート電極材料膜を順次形成し、これらゲート電極材料膜及びゲート絶縁膜並びに基板表面をエッチングして溝を形成し、この溝に素子分離絶縁膜を埋め込み形成する方式とがある。
【０００３】
図１３及び図１４は方式［ｂ］を利用した従来のＮＡＮＤ型ＥＥＰＲＯＭの製造プロセスの一例を概略的に示す図であり、図１３（ａ）はその一工程を概略的に示す平面図であり、図１３（ｂ）は図１３（ａ）に示す構造のＡ−Ａ線に沿った断面図である。また、図１４（ａ）は図１３（ａ），（ｂ）に示す工程の後工程を概略的に示す平面図であり、図１４（ｂ）は図１４（ａ）に示す構造のＢ−Ｂ線に沿った断面図であり、図１４（ｃ）は図１４（ａ）に示す構造のＣ−Ｃ線に沿った断面図である。なお、図１３及び図１４において、参照番号２は素子領域を示し、参照番号４は素子分離領域を構成する素子分離絶縁膜を示している。
【０００４】
方式［ｂ］を利用した従来のＮＡＮＤ型ＥＥＰＲＯＭの製造プロセスでは、まず、シリコン基板１上に、ゲート絶縁膜（トンネル絶縁膜）５及び浮遊ゲート電極の一部へと形成されるゲート電極材料膜６ａ、及びＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理のストッパ膜として用いられるシリコン窒化膜７を順次形成する。次に、レジストパターンをマスクとして用いて、ゲート電極材料膜６ａ、ゲート絶縁膜５、及びシリコン基板１の表面をＲＩＥ法によりエッチングして溝３を形成する。その後、この溝３が埋め込まれるように素子分離絶縁膜４を形成し、ＣＭＰ法により素子分離絶縁膜４の溝３の外側に位置する部分を除去する。このようにして、図１３（ａ），（ｂ）に示す構造を得る。
【０００５】
次に、シリコン窒化膜７を除去し、素子分離絶縁膜４の溝３から突出した部分を除去する後退処理を行う。その後、ゲート電極材料膜６ａとともに浮遊ゲート電極６として用いられるゲート電極材料膜６ｂを形成し、このゲート電極材料膜６ｂに対し素子分離絶縁膜４上に位置するスリットを設ける。続いて、ゲート電極材料膜６ｂ上に層間ゲート絶縁膜８を形成し、さらに制御ゲート電極膜９を形成する。その後、制御ゲート電極９、層間ゲート絶縁膜８、ゲート電極材料膜６ｂ、及びゲート電極材料膜６ａを一括してパターニングすることにより、図１４（ａ）〜（ｃ）に示す構造を得る。
【０００６】
図１４（ａ）〜（ｃ）に示す構造では、ゲート制御電極９の配列方向で隣り合う浮遊ゲート電極６同士は絶縁されている必要がある。しかしながら、上述した方法では、素子分離絶縁膜４の溝３から突出した部分は逆テーパー状の断面形状を有しているため、ゲート電極材料膜６ａの一部は素子分離絶縁膜４の側壁の下方に位置することとなる。それゆえ、図１４（ｃ）に示すように、ゲート電極材料膜６ａのパターニングの際に、ゲート電極材料膜６ａの素子分離絶縁膜４の側壁の下方に位置する部分はエッチングされずに残されてしまう。すなわち、隣り合うゲート制御電極９間にエッチング残り１０を生ずる。このようなエッチング残り１０は、ゲート制御電極９の配列方向で浮遊ゲート電極６同士を短絡させる。すなわち、方式［ｂ］を利用した従来のＮＡＮＤ型ＥＥＰＲＯＭの製造プロセスでは、浮遊ゲート短絡を生じやすいという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、ゲート絶縁膜及びゲート電極材料膜を順次形成した後に素子分離絶縁膜を埋め込み形成するＳＴＩ技術において、ゲート電極同士の短絡を防止することを目的とする。
また、本発明は、製造過程でゲート電極同士の短絡を生じにくい半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の方法は、一方の主面に溝部が設けられた半導体基板と、前記溝部を埋め込み且つ前記溝部から上部を突出させた素子分離絶縁膜と、前記半導体基板の一方の主面上に設けられたゲート絶縁膜及び前記ゲート絶縁膜上に設けられ且つゲート電極の少なくとも一部を構成するゲート電極材料膜を備えたトランジスタとを具備し、前記ゲート電極材料膜は前記素子分離絶縁膜の突出部側面と直接接触し、前記ゲート電極材料膜は逆テーパー状の断面形状を有することを特徴とする半導体装置を提供する。
【０００９】
本発明は、半導体基板の一方の主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、底面が前記ゲート絶縁膜で構成され且つ側壁が前記ゲート電極材料膜で構成された逆テーパー状の断面形状を有する第１の溝を形成する工程と、前記第１の溝内に最大幅が前記第１の溝の開口幅よりも狭い第２の溝が形成されるように第１の素子分離絶縁膜を形成する工程と、前記第１の素子分離絶縁膜の一部を除去し且つ前記第２の溝の底部で前記ゲート絶縁膜及び前記半導体基板を除去することにより、前記第１の素子分離絶縁膜の断面形状を順テーパー状とするとともに底面が前記半導体基板で構成され且つ側壁が前記半導体基板及び前記第１の素子分離絶縁膜で構成された第３の溝を形成する工程と、前記第３の溝が埋め込まれるように第２の素子分離絶縁膜を形成する工程と、前記第２の素子分離絶縁膜を形成する工程の後に前記ゲート電極材料膜をパターニングする工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１０】
さらに、本発明は、半導体基板の一方の主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、底面が前記ゲート絶縁膜で構成され且つ側壁が前記ゲート電極材料膜で構成された逆テーパー状の断面形状を有する第１の溝を形成する工程と、前記第１の溝内に最大幅が前記第１の溝の開口幅よりも狭い第２の溝が形成されるように第１の素子分離絶縁膜を形成する工程と、前記第１の素子分離絶縁膜の一部を除去し且つ前記第２の溝の底部で前記ゲート絶縁膜及び前記半導体基板を除去することにより、前記第１の素子分離絶縁膜の断面形状を順テーパー状とするとともに底面が前記半導体基板で構成され且つ側壁が前記半導体基板及び前記第１の素子分離絶縁膜で構成された第３の溝を形成する工程と、前記第３の溝が埋め込まれるように第２の素子分離絶縁膜を形成する工程と、前記第２の素子分離絶縁膜を形成する工程の後に前記ゲート電極材料膜をパターニングする工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１１】
なお、用語「順テーパー状」は、溝部に関して使用する場合はその開口部から底部に向けて幅が狭くなる状態を意味し、薄膜に関して使用する場合はその下地層から上方に向けて幅が狭くなる状態を意味する。また、用語「逆テーパー状」は、溝部に関して使用する場合はその開口部から底部に向けて幅が広くなる状態を意味し、薄膜に関して使用する場合はその下地層から上方に向けて幅が広くなる状態を意味する。
【００１２】
上述のように、本発明では、ゲート電極材料膜は逆テーパー状の断面形状を有するように形成される。ゲート電極材料膜がこのような断面形状を有する場合、ゲート電極材料膜のパターニングが素子分離絶縁膜により妨げられることがない。したがって、本発明によると、エッチング残りによるゲート短絡の発生を防止することができる。
【００１３】
本発明において、溝部を埋め込む素子分離絶縁膜は、上述のように２段階に分けて形成される。すなわち、まず、溝部の断面形状が順テーパー状となるように溝部内に第１の素子分離絶縁膜を形成し、その後、その溝部を第２の素子分離絶縁膜で埋め込む。このような方法によると、埋め込み不良に基づくゲート短絡の発生を防止することができる。
【００１４】
なお、ゲート電極材料膜が素子分離絶縁膜の突出部側面と直接接触した構造は、方式［ｂ］を用いたときにのみ得られ、方式［ａ］を用いた場合には得ることができない。すなわち、方式［ａ］を用いて同様の構造を実現しようと試みた場合、ゲート電極材料膜と素子分離絶縁膜の突出部側面との間には何等かの層が必ず介在することとなる。
【００１５】
本発明において、ゲート電極材料膜と素子分離絶縁膜の突出部側面との接触面はゲート電極材料膜とゲート絶縁膜との界面に対して１００°以下の角度をなすことが好ましい。
【００１６】
また、本発明において、ゲート電極材料膜の素子分離絶縁膜に接する第１の面と半導体基板の溝部の側壁を構成する第２の面とは連続していても良い。或いは、ゲート電極材料膜の素子分離絶縁膜に接する第１の面と半導体基板の溝部の側壁を構成する第２の面とは不連続であり且つ溝部の中心に対し第２の面に比べ第１の面はより外側に位置していてもよい。
【００１７】
さらに、本発明において、上記トランジスタは上記ゲート電極を浮遊ゲート電極として有し且つこの浮遊ゲート電極上に順次積層された層間ゲート絶縁膜及び制御ゲート電極をさらに備えた不揮発性メモリトランジスタであってもよい。
【００１８】
本発明の半導体装置の製造方法において、第１の素子分離絶縁膜は堆積法により形成することができる。また、ゲート電極材料の露出部を酸化することにより第１の素子分離絶縁膜を形成することもできる。
【００１９】
【発明の実施の形態】
以下、本発明について図面を参照しながらより詳細に説明する。なお、各図において同様の部材には同一の参照符号を付し、重複する説明は省略する。
図１は、本発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ部の構造を概略的に示す平面図である。また、図２（ａ）は図１に示す構造のＤ−Ｄ線に沿った断面図であり、図２（ｂ）は図１に示す構造のＥ−Ｅ線に沿った断面図である。
【００２０】
図１及び図２（ａ），（ｂ）に示す構造において、ｐ型シリコン基板１１の一方の主面には、ＳＴＩ技術により素子分離用の溝１３ａが形成されている。溝１３ａには、素子分離領域を構成する第１の素子分離絶縁膜１４ａ及び第２の素子分離絶縁膜１４ｂがそれぞれ埋め込み形成されている。第１の素子分離絶縁膜１４ａ及び第２の素子分離絶縁膜１４ｂにより囲まれた素子領域１２はストライプ状に形成されており、この素子領域１２上にゲート絶縁膜（トンネル絶縁膜）１５及び浮遊ゲート電極１６が順次形成されている。さらに、浮遊ゲート電極１６上には、層間ゲート絶縁膜１７及び制御ゲート電極１８が順次形成されている。
【００２１】
なお、本実施形態において、浮遊ゲート電極１６は、第１のゲート電極材料膜１６ａと第２のゲート電極材料膜１６ｂとの積層構造を有している。それらゲート電極材料膜１６ａ，１６ｂのうち、第１のゲート電極材料膜１６ａの堆積工程は、素子分離絶縁膜１４ａ，１４ｂの埋め込み工程に先立って行われる。また、第１のゲート電極材料膜１６ａの側壁は、図２（ａ）に示すように逆テーパー状の断面形状を有している。これに関しては、後で詳述する。
【００２２】
図１及び図２（ａ），（ｂ）に示すように、制御ゲート電極１８はワード線ＷＬとして形成されている。また、選択ゲート電極１８ａは、ワード線ＷＬに平行な選択ゲート線ＳＧとして形成されている。これら制御ゲート電極１８と選択ゲート電極１８ａとは、同一の薄膜から同時に形成されたものである。
【００２３】
浮遊ゲート電極１６は、制御ゲート電極１８及び選択ゲート電極１８ａに自己整合されており、ＮＡＮＤ型セル内の各メモリトランジスタごとに分離されている。基板１１の表面領域には、制御ゲート電極１８及び選択ゲート電極１８ａをマスクとして用いたイオン注入により、ＮＡＮＤ型セルの各トランジスタのソース・ドレイン拡散層１９が形成されている。
【００２４】
制御ゲート電極１８及び選択ゲート電極１８ａの上には層間絶縁膜２０が形成されており、この層間絶縁膜２０上にＮＡＮＤセルの一端に接続されるビット線（ＢＬ）２１がワード線ＷＬと直交するように形成されている。
【００２５】
なお、図２（ｂ）において、制御ゲート電極１８と選択ゲート電極１８ａとはほぼ同様の構造を有しているが、選択ゲート電極１８ａの直下のゲート絶縁膜１５はメモリトランジスタ部に比べてより厚く形成されている。また、選択ゲート電極１８ａは、図２（ｂ）に示す断面位置以外の所定の位置で、ワード線方向に分離されずに連続的なパターンとして形成された浮遊ゲート電極１６のゲート電極材料膜１６ｂと接続されている。
【００２６】
以上説明したＮＡＮＤ型メモリセルアレイは、例えば、以下の方法で製造することができる。図３〜図５を参照しながら説明する。
図３（ａ）〜（ｃ）、図４（ｄ）〜（ｆ）、並びに図５（ｇ）及び（ｈ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスを概略的に示す断面図である。図１及び図２（ａ），（ｂ）に示すＮＡＮＤ型メモリセルアレイを製造するには、まず、図３（ａ）に示すように、シリコン基板１１の一方の主面にゲート絶縁膜１５を形成し、このゲート絶縁膜１５上に浮遊ゲート電極１６の一部として用いられる第１のゲート電極材料膜１６ａを堆積する。次に、第１のゲート電極材料膜１６ａ上に、素子分離絶縁膜１４ａ，１４ｂをＣＭＰ処理する際にストッパ膜として使用するシリコン窒化膜３１を堆積する。なお、本実施形態において、ゲート絶縁膜は熱酸化により形成し、ゲート電極材料膜１６ａにはアモルファスシリコン膜または多結晶シリコン膜を用いる。
【００２７】
シリコン窒化膜３１上には、リソグラフィー技術を用いて、素子分離領域に開口部を有するレジストパターン３２を形成する。このレジストパターン３２をマスクとして用いて、異方性ドライエッチングであるＲＩＥにより、図３（ｂ）に示すように、シリコン窒化膜３１、ゲート電極材料膜１６ａ、及びゲート絶縁膜１５をパターニングする。このとき、シリコン窒化膜３１及びゲート絶縁膜１５は８０°〜９０°の矩形状或いは順テーパー状の断面形状を有するように加工する。また、ゲート電極材料膜１６ａは、逆テーパー状の断面形状を有するように及びその露出面がゲート電極材料膜１６ａとゲート絶縁膜１５との界面に対して１００°以下の角度をなすように形成する。
【００２８】
さらに、シリコン基板１１の露出面をエッチングして、素子分離用の浅い溝１３ａを形成する。以上のようにしてストライプパターンの素子領域１２が形成される。なお、ゲート電極材料膜１６ａも素子形成領域１２と同一のパターンに加工されるが、この段階では、ＮＡＮＤセル内のメモリトランジスタごとの分離はなされていない。
【００２９】
レジストパターン３１を除去した後、図３（ｃ）に示すように、ＣＶＤ法により素子分離絶縁膜１４ａとしてシリコン酸化膜を形成する。このシリコン酸化膜１４ａの厚さは、最大幅が溝１３ａのゲート電極材料膜１６ａの開口幅よりも狭い溝１３ｂが溝１３ａ内に形成されるように制御する。その後、図４（ｄ）に示すように、ＲＩＥ法により全面エッチバックを行い、溝１３ａ内に順テーパー状の断面形状を有する溝１３ｃが形成されるように、シリコン酸化膜１４ａを部分的に除去する。
【００３０】
次に、ＣＶＤ法により素子分離膜１４ｂとしてシリコン酸化膜を堆積する。さらに、シリコン窒化膜３１をストッパ膜として用いたＣＭＰ処理によりシリコン酸化膜１４ｂの溝１３ｃの外側に位置する部分を除去する。以上のようにして、図４（ｅ）に示すように、素子分離絶縁膜１４ｂを形成した面を平坦化するのとともに、シリコン窒化膜３１を露出させる。
【００３１】
その後、図４（ｆ）に示すように、等方性エッチングにより素子分離絶縁膜１４ａ，１４ｂの表面位置を下げる。この後退処理は、ゲート絶縁膜１５が露出しないように行う。なお、ここでは、ウェットエッチングにより、素子分離絶縁膜１４ａ，１４ｂの表面位置がゲート電極材料膜１６ａの上面の位置と一致するように後退処理を行っている。
【００３２】
次に、図５（ｇ）に示すように、シリコン窒化膜をエッチングにより除去してゲート電極材料膜１６ａの上面を露出させ、さらに、第２のゲート電極材料膜１６ｂを堆積する。
【００３３】
その後、図５（ｈ）に示すように、第２のゲート電極材料膜１６ａをワード線方向に分離するために、第２のゲート電極材料膜１６ａに対し素子分離領域の位置に分離用のスリット３３を形成する。続いて、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順次積層した構造の三層膜）等の層間ゲート絶縁膜１７及び制御ゲート電極１８を順次形成する。制御ゲート電極１８は、図１及び図２（ａ），（ｂ）に示すように、ストライプ状の素子領域１２に対して直交する方向に連続したワード線へとパターニングされる。この制御ゲート電極１８のパターニングと同時に、その下地層である第２のゲート電極材料膜１６ｂ及び第１のゲート電極材料膜１６ａもパターニングされて、各メモリトランジスタの浮遊ゲート電極１６がワード線と自己整合された形で得られる。
【００３４】
ここで、上述したようにゲート電極材料膜１６ａは逆テーパー状の断面形状を有するように形成されている。そのため、ゲート電極材料膜１６ａのパターニングの際に、そのエッチングが素子分離絶縁膜１４ａ，１４ｂにより妨げられることはない。そのため、エッチング残りが生ずることはなく、したがって、浮遊ゲート短絡の発生を防止することができる。
【００３５】
その後は、通常の工程にしたがって、図２（ａ），（ｂ）に示すように層間絶縁膜２０を堆積し、その上にビット線２１を形成する。以上のようにして、図１及び図２（ａ），（ｂ）に示すＮＡＮＤ型メモリセルアレイを得る。
【００３６】
以上説明したように、本実施形態では、ゲート電極材料膜１６ａを逆テーパー状の断面形状を有するように形成することによりエッチング残りの発生が防止されている。このような効果は、溝部１３ａを埋め込む素子分離絶縁膜を２段階に分けて形成しなくとも得ることができるが、１回で形成した場合には以下に説明する問題を生ずることがある。
図６（ａ）及び（ｂ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスの一部を省略したプロセスを概略的に示す断面図である。図６（ａ）は、図３（ｂ）に示した工程の後に、溝１３ａが満たされるように素子分離絶縁膜１４を形成することにより得られる構造を示している。このように、ゲート電極材料膜１６ａを逆テーパー状の断面形状を有するように形成した場合、素子分離絶縁膜１４中に埋め込み不良部３５ａが生じ易い。
【００３７】
この埋め込み不良部３５ａを有する構造に対して、ＣＭＰ法による素子分離絶縁膜１４の平坦化、シリコン窒化膜３１の除去、及び素子分離絶縁膜１４の溝１３ａから突出した部分を除去する後退処理を順次行った場合、埋め込み不良部３５ａはそれらいずれかの工程で露出するために拡大され、その結果、図６（ｂ）に示す埋め込み不良部３５ｂが形成される。
【００３８】
このような埋め込み不良部３５ｂを有する構造に対して、図５（ｇ）に関して説明した工程を実施した場合、埋め込み不良部３５ｂはゲート電極材料膜１６ｂで埋め込まれる。そのため、ゲート制御電極１８の長手方向に隣り合うゲート電極１６同士が短絡されるという問題を生ずることがある。したがって、本実施形態においては、溝部１３ａを埋め込む素子分離絶縁膜は、１回で形成するのではなく、２段階に分けて形成することが好ましい。
【００３９】
次に、本発明の第２の実施形態について説明する。第２の実施形態では、本発明をフラッシュメモリに適用する。
【００４０】
図７（ａ）〜（ｃ）、図８（ｄ）及び（ｅ）、並びに図９（ｆ）〜（ｈ）は、本発明の第２の実施形態に係るフラッシュメモリの製造プロセスを概略的に示しており、（ａ），（ｂ），（ｄ）及び（ｅ）は製造段階の断面図、（ｃ）は（ｂ）の一部を拡大して示す部分断面図、（ｆ）は完成した構造を示す平面図、（ｇ）は（ｆ）に示す構造のＦ−Ｆ線に沿った断面図、（ｈ）は（ｆ）に示す構造のＧ−Ｇ線に沿った断面図である。
【００４１】
図７（ａ）に示すように、８００℃のＯ2雰囲気下で加熱することにより、シリコン基板１１の一方の主面にゲート絶縁膜として用いられる厚さ１０ｎｍのシリコン酸化膜１５を形成する。次に、シリコン酸化膜１５上に、減圧ＣＶＤ法により、厚さ６０ｎｍの多結晶シリコン膜１６ａ、厚さ１００ｎｍのシリコン窒化膜３１、及び厚さ１５０ｎｍのシリコン酸化膜３６を順次堆積する。
【００４２】
シリコン酸化膜３６上には、リソグラフィー技術を用いて、素子分離領域に開口部を有するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして用い、ＲＩＥ法により、シリコン酸化膜３６及びシリコン窒化膜３１をパターニングする。さらに、シリコン基板１１をＯ2プラズマに晒してレジストパターンを除去し、シリコン酸化膜３６をマスクとして用いて多結晶シリコン膜１６ａを逆テーパー状の断面形状を有するように加工する。以上のようにして、図７（ａ）に示す溝４３ａを形成する。
【００４３】
次に、図７（ｂ）に示すように、シリコン基板１１を１０００℃のＯ2雰囲気中で加熱して多結晶シリコン膜１６ａの側壁を酸化することにより、シリコン酸化膜４４ａを形成する。このとき、シリコン酸化膜４４ａの膜厚は、開口部に比べて底部において幅がより狭い溝４３ｂが形成されるように制御する。すなわち、図７（ｃ）に示すように、シリコン酸化膜４４ａの膜厚Ｔ、シリコン窒化膜３１の側壁から多結晶シリコン膜１６ａの側壁上部までの距離ａ、及び多結晶シリコン膜１６ａの側壁上部からその側壁下部までの水平距離ｃが下記不等式に示す関係を満たすように調節する。
【００４４】
Ｔ＞ａ＋ｃ
Ｔ＞２ａ
次に、図８（ｄ）に示すように、シリコン酸化膜３６をマスクとして用いて、シリコン酸化膜４４ａのシリコン窒化膜３１からはみ出した部分、シリコン酸化膜１５、及びシリコン基板１１の表面を加工することにより溝４３ｃを形成する。これにより、シリコン酸化膜４４ａの断面形状は順テーパー状となる。その後、シリコン基板１１を１０００℃のＯ2雰囲気下で加熱して、溝４３ｃの内壁に厚さ６ｎｍのシリコン酸化膜４４ｂを形成する。さらに、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、溝４３ｃを埋め込むようにシリコン酸化膜４４ｃを堆積する。
【００４５】
次いで、ＣＭＰ法によりシリコン酸化膜４４ｃの表面を平坦化し、９００℃の窒素雰囲気中で加熱する。次に、シリコン基板１１をＨＦ緩衝溶液中に１０秒間浸漬させて部分的に残っているシリコン窒化膜３６を除去するのとともにシリコン酸化膜４４ｃの上面の位置を下げ、さらに、１５０℃のリン酸処理によりシリコン窒化膜３１を除去する。次に、希ＨＦ溶液でシリコン酸化膜４４ｃを２０ｎｍだけエッチングする。
【００４６】
その後、減圧ＣＶＤ法により、リンが添加された多結晶シリコン膜１６ｂを堆積する。この多結晶シリコン膜１６ｂをレジストパターンをマスクとして用い、ＲＩＥ法でパターニングすることにより、図８（ｅ）に示す構造を得る。
【００４７】
次に、減圧ＣＶＤ法により、ＯＮＯ膜（厚さ５０ｎｍのシリコン酸化膜、厚さ５０ｎｍのシリコン窒化膜、及び厚さ５０ｎｍのシリコン酸化膜を積層してなる三層膜）１７、リンが添加された厚さ１００ｎｍの多結晶シリコン膜１８ｂ、厚さ１００ｎｍのＷＳｉ膜１８ｃ、及び厚さ２００ｎｍのシリコン酸化膜４６を順次堆積する。次いで、フォトリソグラフィー法によりレジストパターンを形成し、このレジストパターンをマスクとして用いてシリコン酸化膜４６をＲＩＥ法によりパターニングする。
【００４８】
続いて、このシリコン酸化膜４６をマスクとして用いて、ＷＳｉ膜１８ｃ、多結晶シリコン膜１８ｂ、ＯＮＯ膜１７、多結晶シリコン膜１６ｂ、及び多結晶シリコン膜１６ａをＲＩＥ法によりパターニングする。ここで、上述したようにシリコン酸化膜４４ａは順テーパー状の断面形状を有するように形成されている。そのため、多結晶シリコン膜１６ａのパターニングの際に、そのエッチングがシリコン酸化膜４４ａにより妨げられることはない。そのため、エッチング残りが生ずることはなく、したがって、浮遊ゲート短絡の発生を防止することができる。以上のようにして、図９（ｆ）〜（ｈ）に示す構造を得る。
【００４９】
なお、このような方法により得られる構造において、シリコン酸化膜４４ａ〜４４ｃは素子分離絶縁膜を構成している。また、シリコン基板１１の溝４３ｃの側壁を構成する面と多結晶シリコン膜１６ａの素子分離絶縁膜と接する面とは連続しておらず、溝４３の中心に対し前者に比べ後者はより外側に位置している。
【００５０】
以上説明したように、本実施形態では、シリコン酸化膜４４ａを順テーパー状の断面形状を有するように形成することによりエッチング残りの発生が防止されている。このような順テーパー状の断面形状を有するシリコン酸化膜４４ａを形成した場合、以下に説明する利益をさらに得ることができる。図１０を参照しながら説明する。
【００５１】
図１０（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係るフラッシュメモリの製造プロセスの一部を変更することにより生じ得る欠陥を概略的に示す断面図である。図１０（ａ），（ｂ）では、シリコン酸化膜４４ａの断面形状を順テーパー状とせずに溝部に向けて傾斜した形状としている。シリコン酸化膜４４ａの断面形状をこのような形状とすると、ＨＤＰ法でシリコン酸化膜４４ｃを形成する場合には、溝４３ｃ内のシリコン酸化膜４４ａの下部にシリコン酸化膜４４ｃで満たされない空隙部が残留することがある。一方、ＬＰ−ＴＥＯＳ／Ｏ3法でシリコン酸化膜４４ｃを形成する場合には、図６に関して説明したのと同様に、溝４３ｃの中央部にシリコン酸化膜４４ｃで満たされない空隙部が残留することがある。その結果、シリコン酸化膜４４ｃの上面の位置を下げるためのエッチングの際に空隙部が拡大し、この拡大した空隙部は多結晶シリコン膜１６ｂで埋め込まれることとなる。したがって、前者の場合には図１０（ａ）に示すような不良が生じ、後者の場合には図１０（ｂ）に示すような不良を生ずる。
【００５２】
それに対し、本実施形態では、シリコン酸化膜４４ａの断面形状を順テーパー状としているため、上述した空隙部が形成されることはない。したがって、本実施形態によると、図１０（ａ），（ｂ）に示す不良を回避することができる。
【００５３】
なお、上述した第２の実施形態において、温度や膜厚等は適宜変更可能である。例えば、シリコン酸化膜４４ａを形成するのに１０００℃のＯ2雰囲気を利用したが、温度は何℃であっても良い。また、雰囲気も酸化雰囲気であれば、ＮＯx雰囲気やＮ2Ｏ雰囲気等であってもよい。
【００５４】
次に、本発明の第３の実施形態について説明する。
図１１（ａ）〜（ｃ）は、それぞれ、本発明の第３の実施形態に係るフラッシュメモリの製造プロセスを概略的に示す断面図である。第３の実施形態は、第２の実施形態とほぼ同様であるが、シリコン酸化膜４４ａの形成方法が異なっている。
【００５５】
すなわち、まず、第２の実施形態において説明したのと同様の方法により、図７（ａ）に示す構造を得る。次に、図１１（ａ）に示すように、７００℃の減圧ＴＥＯＳ／Ｏ3法（或いは、４００℃のプラズマＣＶＤ法）により、厚さ２０ｎｍのシリコン酸化膜４４ａを堆積する。続いて、図１１（ｂ）に示すように、全面にＲＩＥを行って、溝４３ａの外側に位置するシリコン酸化膜４４ａを除去し、溝４３ａ内のシリコン酸化膜４４ａのみを選択的に残置させる。さらに、図８（ｄ）に関して説明した工程を実施することにより、図１１（ｃ）に示す構造を得る。その後、第２の実施形態において説明したのと同様の工程を順次実施することにより、図９（ｆ）〜（ｈ）に示したのと類似の構造が得られる。
【００５６】
本実施形態でも、多結晶シリコン膜１６ａのパターニングの際に、そのエッチングがシリコン酸化膜４４ａにより妨げられることはない。そのため、エッチング残りが生ずることはなく、したがって、浮遊ゲート短絡の発生を防止することができる。また、本実施形態においても、図１０（ａ），（ｂ）に示す不良を回避することができる。
【００５７】
以上説明した第２及び第３の実施形態に係るプロセスの製造歩留まりを向上させる効果について調べた。図１２にその結果を示す。
【００５８】
図１２（ａ）は多結晶シリコン膜１６ａのテーパー角と図１０（ａ），（ｂ）に示す不良の発生率との関係を示すグラフであり、図１２（ｂ）は図１０（ａ），（ｂ）に示す不良の発生率と製造歩留まりとの関係を示すグラフである。図１２（ａ）において、横軸は多結晶シリコン膜１６ａのテーパー角を示し、縦軸は図１０（ａ），（ｂ）に示す不良（ＳＴＩやられ）に関して調べた良品率を示している。また、図１２（ａ）において、参照番号５１はシリコン酸化膜４４ａの断面形状を図９（ｇ）等に示す形状とした場合に得られたデータを示し、参照番号５２はシリコン酸化膜４４ａの断面形状を図１０（ｂ）に示す形状とした場合に得られたデータを示している。一方、図１２（ｂ）において、横軸はＳＴＩやられに関して調べた良品率を示し、縦軸は製造歩留まりを示している。なお、多結晶シリコン１６ａのテーパー角とは、多結晶シリコン膜１６ａとシリコン酸化膜４４ａとの界面が、シリコン酸化膜１５と多結晶シリコン膜１６ａとの界面に対してなす角度である。
【００５９】
図１２（ａ）に示すように、シリコン酸化膜４４ａの断面形状を図１０（ｂ）に示す形状とした場合、多結晶シリコン膜１６ａのテーパー角が広くなるのに応じて、ＳＴＩやられに関して調べた良品率が低下する、換言すれば、ＳＴＩやられの発生率が増加する傾向にある。それに対し、シリコン酸化膜４４ａの断面形状を図９（ｇ）等に示す形状とした場合、多結晶シリコン膜１６ａのテーパー角に依存することなく、ＳＴＩやられに関しては１００％の良品率を実現することができる。このように、ＳＴＩやられに関して高い良品率を実現可能となると、図１２（ｂ）に示すように製造歩留まりも大幅に向上させることができる。
【００６０】
【発明の効果】
以上説明したように、本発明では、ゲート電極材料膜は逆テーパー状の断面形状を有するように形成される。ゲート電極材料膜がこのような断面形状を有する場合、ゲート電極材料膜のパターニングが素子分離絶縁膜により妨げられることがない。したがって、本発明によると、エッチング残りによるゲート短絡の発生を防止することができる。
【００６１】
また、本発明において、溝部を埋め込む素子分離絶縁膜は、溝部の断面形状が順テーパー状となるように溝部内に第１の素子分離絶縁膜を形成した後、その溝部を第２の素子分離絶縁膜で埋め込むことにより形成される。このような方法によると、埋め込み不良に基づくゲート短絡の発生を防止することができる。
【００６２】
すなわち、本発明によると、ゲート絶縁膜及びゲート電極材料膜を順次形成した後に素子分離絶縁膜を埋め込み形成するＳＴＩ技術において、ゲート電極同士の短絡を防止することが可能となる。したがって、本発明によると、製造過程でゲート電極同士の短絡を生じにくい半導体装置の製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ部の構造を概略的に示す平面図。
【図２】（ａ）は図１に示す構造のＤ−Ｄ線に沿った断面図、（ｂ）は図１に示す構造のＥ−Ｅ線に沿った断面図。
【図３】（ａ）〜（ｃ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスを概略的に示す断面図。
【図４】（ｄ）〜（ｆ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスを概略的に示す断面図。
【図５】（ｇ）及び（ｈ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスを概略的に示す断面図。
【図６】（ａ）及び（ｂ）は、それぞれ、本発明の第１の実施形態に係るＮＡＮＤ型メモリセルアレイの製造プロセスの一部を省略したプロセスを概略的に示す断面図。
【図７】（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係るフラッシュメモリの製造プロセスを概略的に示す断面図、（ｃ）は（ｂ）の一部を拡大して示す部分断面図。
【図８】（ｄ）及び（ｅ）は、それぞれ、本発明の第２の実施形態に係るフラッシュメモリの製造プロセスを概略的に示す断面図。
【図９】（ｆ）は本発明の第２の実施形態に係るフラッシュメモリの製造プロセスを概略的に示す平面図、（ｇ）は（ｆ）に示す構造のＦ−Ｆ線に沿った断面図、（ｈ）は（ｆ）に示す構造のＧ−Ｇ線に沿った断面図。
【図１０】（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係るフラッシュメモリの製造プロセスの一部を変更することにより生じ得る欠陥を概略的に示す断面図。
【図１１】（ａ）〜（ｃ）は、それぞれ、本発明の第３の実施形態に係るフラッシュメモリの製造プロセスを概略的に示す断面図。
【図１２】（ａ）は多結晶シリコン膜のテーパー角と図１０（ａ），（ｂ）に示す不良の発生率との関係を示すグラフ、（ｂ）は図１０（ａ），（ｂ）に示す不良の発生率と製造歩留まりとの関係を示すグラフ。
【図１３】（ａ）は従来のＮＡＮＤ型ＥＥＰＲＯＭの製造プロセスの一例を概略的に示す平面図、（ｂ）は（ａ）に示す構造のＡ−Ａ線に沿った断面図。
【図１４】（ａ）は従来のＮＡＮＤ型ＥＥＰＲＯＭの製造プロセスの一例を概略的に示す平面図、（ｂ）は（ａ）に示す構造のＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示す構造のＣ−Ｃ線に沿った断面図。
【符号の説明】
１…基板  ；  ３…溝  ；  ４…素子分離絶縁膜  ；  ５…ゲート絶縁膜
６ａ，６ｂ…ゲート電極材料膜  ；  ６…浮遊ゲート電極
７…シリコン窒化膜  ；  ８…層間ゲート絶縁膜  ；  ９…制御ゲート電極膜
１０…エッチング残り  ；  １１…基板  ；  １２…素子領域
１３ａ〜１３ｃ…溝  ；  １４ａ，１４ｂ…素子分離絶縁膜
１５…ゲート絶縁膜  ；  １６…浮遊ゲート電極
１７…層間ゲート絶縁膜  ；  １８…制御ゲート電極
１８ａ…選択ゲート電極  ；  １８ｂ…多結晶シリコン膜
１８ｃ…ＷＳｉ膜  ；  １９…ソース・ドレイン拡散層
２０…層間絶縁膜  ；  ２１…ビット線  ；  ３１…シリコン窒化膜
３２…レジストパターン  ；  ３３…スリット
３５ａ，３５ｂ…不良部  ；  ３６…シリコン酸化膜
４３ａ〜４３ｃ…溝  ；  ４４ａ〜４４ｃ…素子分離絶縁膜
４６…シリコン酸化膜  ；  ５１，５２…データ
【図１】
0004068286.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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