(57)【特許請求の範囲】
【請求項１】
入力信号が入力される入力端と、
前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を備え、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする波形発生装置。
【請求項２】
前記入力端に対して互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を備えることを特徴とする請求項１に記載の波形発生装置。
【請求項３】
前記合成部は、前記出力信号を加算した加算量に基づいて、前記波形を生成することを特徴とする請求項１または２に記載の波形発生装置。
【請求項４】
前記処理部は、前記入力端に供給された前記入力信号が入力される処理手段を含むことを特徴とする請求項１から３のいずれかに記載の波形発生装置。
【請求項５】
前記記憶手段は、複数の前記波形発生用データを記憶し、
前記処理手段は、前記波形が前記入力信号よりも長い周期を有するように、前記記憶手段に記憶された複数の前記波形発生用データに基づいて前記出力信号を出力することを特徴とする請求項１に記載の波形発生装置。
【請求項６】
前記複数の波形発生用データを、所定のタイミングで切り替えるデータ切替部を備え、
前記処理手段が、前記データ切替部により切り替えられた前記波形発生用データに基づいて、前記出力信号を出力することを特徴とする請求項５に記載の波形発生装置。
【請求項７】
前記遅延部において、最終段の前記遅延手段の出力が初段の前記遅延手段の入力に接続されていることを特徴とする請求項１から６のいずれかに記載の波形発生装置。
【請求項８】
前記処理手段は、前記入力信号、および前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力し、
前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成することを特徴とする請求項１から７のいずれかに記載の波形発生装置。
【請求項９】
前記処理手段は、前記入力信号、前記記憶手段に記憶された前記波形発生用データ、および所定時間遅延された前記入力信号に基づいて、前記出力信号を出力し、
前記合成部は、前記出力信号に基づいて、前記パルスを生成することを特徴とする請求項８に記載の波形発生装置。
【請求項１０】
前記処理手段のそれぞれは、互いに大きさの等しい電流である前記出力信号を出力することを特徴とする請求項１から９のいずれかに記載の波形発生装置。
【請求項１１】
前記合成部は、前記出力信号を出力する前記処理手段の数に応じたレベルを有する前記波形を生成することを特徴とする請求項１０に記載の波形発生装置。
【請求項１２】
前記処理手段は、前記出力信号と、前記出力信号を反転した反転信号に基づいて、電流を供給する電流供給回路を有することを特徴とする請求項１から１１のいずれかに記載の波形発生装置。
【請求項１３】
前記入力端と、初段の前記遅延手段の間に、前記遅延手段が有する遅延量よりも小さい遅延量を有する微小遅延素子が設けられることを特徴とする請求項１から１２のいずれかに記載の波形発生装置。
【請求項１４】
前記入力端と、複数の前記遅延部におけるそれぞれの初段の前記遅延手段の間に、前記遅延手段の遅延量よりも小さく且つ前記遅延部毎に異なる遅延量を有する微小遅延素子がそれぞれ設けられることを特徴とする請求項２に記載の波形発生装置。
【請求項１５】
前記処理手段は、ゲート回路と、Ｐチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとを備え、
前記Ｐチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Ｐチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Ｎチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Ｎチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Ｎチャネル型電界効果トランジスタのドレインは前記Ｐチャネル型電界効果トランジスタのドレインと接続され、
前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項１から１４のいずれかに記載の波形発生装置。
【請求項１６】
被試験デバイスを試験する半導体試験装置であって、
入力信号に基づいて、前記被試験デバイスに入力される試験信号の波形を発生する波形発生装置と、
前記試験信号を前記被試験デバイスに供給し、前記被試験デバイスが前記試験信号に基づいて出力するデバイス出力信号を受け取る信号入出力部と、
前記信号入出力部で受け取られた前記デバイス出力信号に基づいて、前記被試験デバイスの良否を検査する検査部と
を備え、
前記波形発生装置が、
前記入力信号が入力される入力端と、
前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
複数の前記遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を有し、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする半導体試験装置。
【請求項１７】
前記波形発生装置が、
前記入力端に対して互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を有することを特徴とする請求項１６に記載の半導体試験装置。
【請求項１８】
前記合成部は、前記出力信号を加算した波形を生成することを特徴とする請求項１６または１７に記載の半導体試験装置。
【請求項１９】
前記処理手段は、ゲート回路と、Ｐチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとを備え、
前記Ｐチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Ｐチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Ｎチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Ｎチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Ｎチャネル型電界効果トランジスタのドレインは前記Ｐチャネル型電界効果トランジスタのドレインと接続され、
前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項１６から１８のいずれかに記載の半導体試験装置。
【請求項２０】
自己診断機能を有する半導体デバイスであって、
所要の機能を実現すべく構成されたデバイス回路と、
前記デバイス回路に入力される試験信号の波形を発生する波形発生器と、
前記試験信号に基づいて前記デバイス回路より出力されるデバイス出力信号を、前記半導体デバイス外部に出力する信号出力部と
を備え、
前記波形発生器は、
入力される入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を有し、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする半導体デバイス。
【請求項２１】
前記波形発生器が、
互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を有することを特徴とする請求項２０に記載の半導体デバイス。
【請求項２２】
前記合成部は、前記出力信号を加算した波形を生成することを特徴とする請求項２０または２１に記載の半導体デバイス。
【請求項２３】
前記処理手段は、ゲート回路と、Ｐチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとを備え、
前記Ｐチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Ｐチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Ｎチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Ｎチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Ｎチャネル型電界効果トランジスタのドレインは前記Ｐチャネル型電界効果トランジスタのドレインと接続され、
前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項２０から２２のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、任意の波形を発生することができる波形発生装置に関し、特に、優れた時間分解能を有する波形発生装置に関する。
【０００２】
【従来の技術】
ＬＳＩのような被試験デバイス（DUT:Device Under Test）を検査するために、任意の波形を発生する任意波形発生装置（AWG:Arbitraly Waveform Generator）が必要である。被試験デバイスの高速化に伴い、任意波形もより高分解能でより高精度なものが求められている。
従来の任意波形発生装置を図１及び図２を用いて説明する。図１は従来の任意波形発生装置のブロック図であり、図２は従来の任意波形発生装置の波形発生器の回路図である。
【０００３】
任意波形発生装置２００は、図１に示すように、メモリ付きのＤＳＰ（Digital Signal Processor）２０２を有し、ＤＳＰ２０２には、出力波形を記憶する波形メモリ２０４と、フルスケールＤＡＣ（Digital to Analog Convertor）２０５と、オフセットＤＡＣ（Digital to Analog Convertor）２０６とが接続されている。波形メモリ２０２には、任意波形を発生するための波形発生用ＤＡＣ（Digital to Analog Convertor）２０８が接続されている。波形発生用ＤＡＣ２０８には、ＬＰＦ（Low-pass Filter）２１０が接続され、ＬＰＦ２１０には増幅器２１２が接続されている。
【０００４】
フルスケールＤＡＣ２０５は、波形メモリ２０４のデジタル値に対する出力電圧値の割合を定めるためのものである。フルスケールＤＡＣ２０５の出力信号は、波形発生用ＤＡＣ２０８に出力される。
【０００５】
オフセットＤＡＣ２０６は、波形メモリ２０４の内容が「０」コードのときの出力電圧値をゼロに調整するためのものである。オフセットＤＡＣ２０６の出力信号は、増幅器２１２に出力されている。
【０００６】
任意波形発生装置２００全体はクロック制御部２１４により同期制御されている。
波形発生用ＤＡＣ２０８には、図２に示すように、重み付けされた例えば５個の電流源２２１、２２２、…、２２５が設けられ、電流源２２１、２２２、…、２２５には、それぞれ電流スイッチ２３１、２３２、…、２３５が直列接続されている。直列接続された電流源２２１、２２２、…、２２５と電流スイッチ２３１、２３２、…、２３５は、一端が共通接続され、他端が共通接続されて抵抗２４１を介して接地されている。
【０００７】
電流源２２１の電流値はＩ、電流源２２２の電流値はＩ／２、電流源２２３の電流値はＩ／４、電流源２２４の電流値はＩ／８、電流源２２５の電流値はＩ／１６に設定されている。電流スイッチ２３１がＭＳＢ（Most Significant Bit）、電流スイッチ２３５がＬＳＢ（Least Significant Bit）となる。波形メモリ２０２からの入力データに応じて、電流スイッチ２３１、２３２、…、２３５がオンオフされ、そのオンオフ状態に応じた電流値が抵抗２４１に流れ、その結果、入力データに応じた電圧値の出力信号が出力端２４２から出力される。例えば、入力データが「００１０１」であれば、電流スイッチ２３３、２３５がオンし、抵抗２４１に流れる電流値はＩ／４＋Ｉ／１６となり、出力信号は、（Ｉ／４＋Ｉ／１６）×Ｒとなる。電流値ＩはフルスケールＤＡＣ２０５によって設定される。
【０００８】
波形メモリ２０４からの入力データにより電流スイッチ２３１、２３２、…、２３５のオンオフ状態を切り換えて、所望の出力波形を得ることができる。
【０００９】
【発明が解決しようとする課題】
このような従来の任意波形発生装置により得られる任意波形の時間分解能は主として電流スイッチ２３１、２３２、…、２３５の速度によって決定される。現在は電流スイッチ２３１、２３２、…、２３５は１ＧＨｚで動作するので、１ｎｓｅｃ程度の時間分解能の任意波形を得ることができるが、これ以上の時間分解能の任意波形を得ることはできない。
【００１０】
しかしながら、１ＧＨｚのイーサネット（Ethernet）等の高速インターフェース用デバイスの交流特性を評価するためには、８ＧＨｚサンプリング／秒程度の任意波形が必要であるが、従来の任意波形発生装置では、電流スイッチ２３１、２３２、…、２３５の特性により、１ＧＨｚ以上の時間分解能の任意波形を得ることは不可能であった。
【００１１】
そこで本発明は、上記課題を解決することができる波形発生装置を提供することを目的とする。さらに、本発明は、当該波形発生装置を組み込んだ半導体試験装置および半導体デバイスを提供することをも目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組合わせにより達成される。また従属項は、本発明の更なる有利な具体例を規定する。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、入力信号が入力される入力端と、前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した波形を生成する合成部とを備えることを特徴とする波形発生装置を提供する。第１の形態による波形発生装置は、高分解能で高精度な任意波形を発生することができる。
第１の形態の一つの態様において、波形発生装置が、前記入力端に対して互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを更に備える。
【００１３】
第１の形態の別の態様において、前記合成部は、前記出力信号を加算した加算量に基づいて、前記波形を生成することを特徴とする。
第１の形態の更に別の態様において、前記処理部は、前記入力端に供給された前記入力信号が入力される処理手段を含んでもよい。
【００１４】
第１の形態の更に別の態様において、波形発生装置が、複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力してもよい。
第１の形態の更に別の態様において、前記処理手段は、前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することができる。
【００１５】
第１の形態の更に別の態様において、前記記憶手段は、複数の前記波形発生用データを記憶し、前記処理手段は、前記波形が前記入力信号よりも長い周期を有するように、前記記憶手段に記憶された複数の前記波形発生用データに基づいて前記出力信号を出力することができる。
【００１６】
第１の形態の更に別の態様において、波形発生装置が、前記複数の波形発生用データを、所定のタイミングで切り替えるデータ切替部を備え、前記処理手段が、前記データ切替部により切り替えられた前記波形発生用データに基づいて、前記出力信号を出力してもよい。
第１の形態の更に別の態様において、前記遅延部において、最終段の前記遅延手段の出力が初段の前記遅延手段の入力に接続されていてもよい。
【００１７】
第１の形態の更に別の態様において、前記処理手段は、前記入力信号、および前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力し、前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成してもよい。
【００１８】
第１の形態の更に別の態様において、前記処理手段は、前記入力信号、前記記憶手段に記憶された前記波形発生用データ、および所定時間遅延された前記入力信号に基づいて、前記出力信号を出力し、前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成してもよい。
第１の形態の更に別の態様において、前記処理手段のそれぞれは、互いに大きさの等しい電流である前記出力信号を出力する。
【００１９】
第１の形態の更に別の態様において、前記合成部は、前記出力信号を出力する前記処理手段の数に応じたレベルを有する前記波形を生成することができる。
第１の形態の更に別の態様において、前記処理手段は、前記出力信号と、前記出力信号を反転した反転信号に基づいて、電流を供給する電流供給回路を有してもよい。
【００２０】
第１の形態の更に別の態様において、前記入力端と、初段の前記遅延手段の間に、前記遅延手段が有する遅延量よりも小さい遅延量を有する微小遅延素子が設けられてもよい。
第１の形態の更に別の態様において、前記入力端と、複数の前記遅延部におけるそれぞれの初段の前記遅延手段の間に、前記遅延手段の遅延量よりも小さく且つ前記遅延部毎に異なる遅延量を有する微小遅延素子がそれぞれ設けられてもよい。
【００２１】
また、本発明の第２の形態は、被試験デバイスを試験する半導体試験装置であって、入力信号に基づいて、前記被試験デバイスに入力される試験信号の波形を発生する波形発生装置と、前記試験信号を前記被試験デバイスに供給し、前記被試験デバイスが前記試験信号に基づいて出力するデバイス出力信号を受け取る信号入出力部と、前記信号入出力部で受け取られた前記デバイス出力信号に基づいて、前記被試験デバイスの良否を検査する検査部とを備えた半導体試験装置を提供することを目的とする。
【００２２】
この半導体試験装置において、前記波形発生装置が、前記入力信号が入力される入力端と、前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、複数の前記遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部とを有することを特徴とする。第２の形態における半導体試験装置は、高分解能で高精度な任意波形を発生することができる波形発生装置を備え、高精度な試験信号を用いた半導体試験を行うことが可能である。
【００２３】
第２の形態の一つの態様において、波形発生装置が、前記入力端に対して互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを備えてもよい。
第２の形態の別の態様において、前記合成部は、前記出力信号を加算した波形を生成することができる。
【００２４】
第２の形態の更に別の態様において、波形発生装置が、複数の前記処理手段のそれぞれに対して設けられる、前記試験信号の波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記試験信号の波形を出力することができる。
【００２５】
また、本発明の第３の形態は、所要の機能を実現すべく構成されたデバイス回路と、前記デバイス回路に入力される試験信号の波形を発生する波形発生器と、前記試験信号に基づいて前記デバイス回路より出力されるデバイス出力信号を、前記半導体デバイス外部に出力する信号出力部とを備えた、自己診断機能を有する半導体デバイスを提供する。
【００２６】
この半導体デバイスにおいて、前記波形発生器は、入力される入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部とを有することを特徴とする。自己診断機能を有する半導体デバイスは、内部に試験信号を生成する試験信号発生回路を含む。第３の形態による半導体デバイスは、高分解能で高精度な任意波形を発生することができる波形発生器を備え、高精度な試験信号を用いた自己診断を行うことが可能である。
【００２７】
第３の形態による一つの態様において、前記波形発生器が、互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを有してもよい。
第３の形態による別の態様において、前記合成部は、前記出力信号を加算した波形を生成することができる。
第３の形態による更に別の態様において、前記波形発生器が、前記複数の処理手段のそれぞれに対して設けられる、前記試験信号の波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力することができる。
【００２８】
また、上述した本発明の第１から第３の形態以外の形態について、以下に記載する。
上記目的は、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成し、前記波形発生用データに基づいた波形を出力することを特徴とする波形発生装置によって達成される。これにより、高分解能で高精度な任意波形を発生することができる。
【００２９】
上述した波形発生装置において、前記複数の遅延手段は、最終段の遅延手段の出力が初段の遅延手段の入力に接続されていてもよい。これにより、所望の任意波形を連続して得ることができる。
【００３０】
上記目的は、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成した信号を出力する複数の波形発生手段を備え、前記複数の波形発生手段の出力信号を合成し、前記波形発生用データに基づいた波形を出力することを特徴とする波形発生装置によって達成される。これにより、高精度に振幅を設定して、高分解能で高精度な任意波形を発生することができる。
【００３１】
上記目的は、入力信号を遅延する遅延手段と、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段がマトリクス状に配置され、行方向に配置された複数の前記単位手段の前記遅延手段が縦続接続され、列方向に配置された複数の前記単位手段の前記処理手段の出力が共通接続されていることを特徴とする波形発生装置によって達成される。これにより、高分解能で高精度な任意波形を発生することができる波形発生装置を容易に製造することができる。
【００３２】
上述した波形発生装置において、前記記憶手段に記憶される前記波形発生用データは複数ビットであり、前記処理手段は、複数ビットの前記波形発生用データに基づいて複数のレベルの信号を出力するようにしてもよい。
【００３３】
上述した波形発生装置において、前記記憶手段は、複数のデータを記憶し、所定のタイミングにより前記複数のデータを切り替えて前記処理手段に出力し、前記処理手段は、前記記憶手段から出力されたデータに基づいて前記入力信号を処理するようにしてもよい。これにより、長周期の高分解能で高精度の任意波形を発生することができる。
【００３４】
上述した波形発生装置において、前記処理手段は、前記入力信号を遅延する遅延手段を更に有し、前記遅延手段の遅延時間に基づいたパルス幅の信号を出力するようにしてもよい。これにより、入力信号よりも短パルスの出力信号を容易に生成することができる。
【００３５】
上述した波形発生装置において、前記処理手段には、前記処理手段の出力信号及び前記出力信号の反転信号に基づいて電流を供給する一対の電流供給手段が設けられ、いずれかの電流供給手段により常に電流が供給されるようにしてもよい。これにより、出力信号が変化しても全体の電流変動を最小限に抑えることができ、アナログ波形の歪みと遅延を防ぎ、電流スイッチとしての高速化を実現することができる。
【００３６】
上述した波形発生装置において、前記入力信号のパルス幅を前記遅延手段の遅延時間よりも長くしてもよい。
上述した波形発生装置において、前記出力信号のパルス幅を前記遅延手段の遅延時間よりも短くしてもよい。
【００３７】
上記目的は、入力信号を、複数の遅延手段により遅延し、前記複数の遅延手段により遅延された複数の遅延信号を、記憶手段に記憶された波形発生用データに基づいて処理し、処理された複数の処理信号を合成して、前記波形発生用データに基づいた波形を生成することを特徴とする波形発生方法によって達成される。
【００３８】
上述した波形発生方法において、前記複数の遅延手段は縦続接続され、前記複数の遅延信号は、縦続接続された前記遅延手段のそれぞれから出力されてもよい。上述した波形発生方法において、前記波形発生用データは複数ビットであり、前記処理信号は、複数ビットの前記波形発生用データに基づいて複数のレベルであってもよい。
上述した波形発生方法において、前記記憶手段は、複数の波形発生用データを記憶し、所定のタイミングにより前記複数の波形発生用データを切り替えるようにしてもよい。
【００３９】
上述した波形発生方法において、前記入力信号のパルス幅は、前記遅延手段の遅延時間よりも長くてもよい。
上述した波形発生方法において、前記処理信号のパルス幅は、前記遅延手段の遅延時間よりも短くてもよい。
【００４０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００４１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４２】
［第１実施形態］
本発明の第１実施形態による任意波形発生装置を図３乃至図５を用いて説明する。図３は本実施形態による任意波形発生装置のブロック図であり、図４は本実施形態による任意波形発生装置の波形発生器の回路図である。
【００４３】
任意波形発生装置１０は、図３に示すように、メモリ付きのＤＳＰ（Digital Signal Processor）１２を有し、ＤＳＰ１２には、制御用バス１４を介して、任意波形を発生するための波形発生器１６と、フルスケールＤＡＣ（Digital to Analog Convertor）１８と、オフセットＤＡＣ（Digital to Analog Convertor）２０とが接続されている。波形発生器１６には、ＬＰＦ（Low-pass Filter）２２が接続され、ＬＰＦ２２には増幅器２４が接続されている。フルスケールＤＡＣ１８は、入力されるデジタル値に対する出力電圧値の割合を定めるためのものである。オフセットＤＡＣ２０は、増幅器２４から出力される出力信号が、電圧０を基準として動作するように電圧値を調整する。
【００４４】
クロック制御部２６は、任意波形発生装置１０全体を同期制御すると共に、波形発生器１６に所定のパルスを供給する。
【００４５】
図４に示される波形発生器１６は、入力端２８、合成部２１、遅延部２３、処理部２５、記憶部２７および出力端５２を備える。入力端２８には、入力信号が入力される。遅延部２３は、縦続接続された複数の遅延素子３０、３１、３２、３３、…、３１４を有し、入力信号を遅延する。本実施形態においては、クロック制御部２６からの所定のパルスが入力される入力端２８に、１５個の遅延素子３０、３１、３２、３３、…、３１４が縦続接続されている。
【００４６】
入力端２８、縦続接続された遅延素子３０、３１、３２、３３、…、３１４および出力端５２のそれぞれの間には、１６個の単位回路４０、４１、４２、４３、…、４１５が設けられている。
【００４７】
各単位回路４０、４１、４２、４３、…、４１５は、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａと、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂとからそれぞれ構成されている。記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａは、記憶部２７を構成し、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、処理部２５を構成する。各処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、ナンド（ＮＡＮＤ）ゲート４０ｃ、４１ｃ、４２ｃ、４３ｃ、…、４１５ｃと、Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄとからそれぞれ構成されている。
【００４８】
ナンドゲート４０ｃ、４１ｃ、４２ｃ、４３ｃ、…、４１５ｃの一方のそれぞれの入力端は記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａにそれぞれ接続され、他方のそれぞれの入力端は入力信号線Ｌに接続され、それぞれの出力端はＰチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄのゲート入力にそれぞれ接続されている。Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄのソースには電源電圧ＶＤＤが印加され、各ドレインは共通接続されて抵抗５０を介して接地されている。各ドレインの出力は、合成部２１に供給される。
【００４９】
処理回路４０ｂは、入力端２８に供給された入力信号が入力され、当該入力信号に基づいて出力信号を出力する。また、各処理回路４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、複数の遅延素子３０、３１、３２、３３、…、３１４のそれぞれから出力される遅延された入力信号が入力され、各遅延素子に入力された入力信号に基づいて出力信号を出力する。
【００５０】
合成部２１は、Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄのドレインを共通接続した信号線と、信号線を接地する抵抗５０を有する。合成部２１は、処理部２５の各処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂから出力される出力信号を合成した波形を生成する。合成部２１において合成されたアナログ出力信号は、出力端５２から出力される。
【００５１】
単位回路４０、４１、４２、４３、…、４１５の記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａには、ＤＳＰ１２から制御用バス１４を介して波形発生用デジタルデータが入力されて記憶される。複数の記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａは、記憶部２７を構成する。波形発生用データは、合成部２１において合成され出力端５２から出力されるアナログ出力信号の波形を定める。
【００５２】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａは、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂのそれぞれに対して設けられる。処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、それぞれに対して設けられた記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに記憶された波形発生用データに基づいて、出力信号を出力する。ここで、Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄは、”Ｌ”（論理値０）信号が入力されると、オンになる。このとき、Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄは、出力信号として、互いに大きさの等しい電流である飽和ドレイン電流を出力する。一方、Ｐチャネル型電界効果トランジスタ４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄは、”Ｈ”（論理値１）信号が入力されると、オフになり、出力信号を出力しない。
【００５３】
合成部２１は、電流である出力信号を加算する電流加算回路であり、出力信号を加算した加算量に基づいて、アナログ出力信号の波形を生成する。各出力信号の大きさが等しい場合、合成部２１は、結果的に、その時点において出力信号を出力する処理回路の数に応じたレベルを有する波形を合成する。
【００５４】
フルスケールＤＡＣ１８の出力信号は電源電圧ＶＤＤの電圧値を制御して、出力波形のフルスケールの電圧値を定める。オフセットＤＡＣ２０の出力するオフセット信号は、増幅器２４に入力され、増幅器２４の出力が電圧ゼロ値を基準とする波形となるように電圧を調整する。
【００５５】
本実施形態による任意波形発生装置による波形出力の具体例を図５のグラフを用いて説明する。
【００５６】
本具体例では、波形発生器１６における遅延素子３０、３１、３２、３３、…３１４の遅延時間△Ｔが入力パルスのパルス幅Ｔよりも短い場合について説明する。例えば、図５（１）に示すように、入力パルスのパルス幅Ｔが遅延時間△Ｔの１０倍である場合を例として説明する。
【００５７】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「００００００００００００００００」と全てのビットが０の場合、アナログ出力波形ａは、図５（２）に示すように、ゼロのまま変化しない。
【００５８】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１０００００００００００００００」と第１ビット（単位回路４０）のみが１で、残りのビットが０の場合、単位回路４０からは入力パルスが出力され、残りの単位回路４１、４２、…、４１５から入力パルスは出力されない。したがって、アナログ出力波形ｂは、図５（３）に示すように、単一のパルス波形となる。
【００５９】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１１００００００００００００００」と第１及び第２ビット（単位回路４０、４１）のみが１で、残りのビットが０の場合、単位回路４０からは入力パルスが遅延せずに出力され、単位回路４１からは入力パルスが、遅延時間△Ｔだけ遅れて出力される。残りの単位回路４２、…、４１５から入力パルスは出力されない。したがって、アナログ出力波形ｃは、図５（４）に示すように、△Ｔだけ開始時間がずれた２つのパルスが重畳した波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Ｔに等しい。
【００６０】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１１１０００００００００００００」と第１乃至第３ビット（単位回路４０、４１、４２）のみが１で、残りのビットが０の場合、単位回路４０からは入力パルスが遅延せずに出力され、単位回路４１からは入力パルスが遅延時間ΔＴだけ遅れて出力され、単位回路４２からは入力パルスが、更に遅延時間ΔＴだけ遅れて遅延される。残りの単位回路４３、…、４１５から入力パルスは出力されない。したがって、アナログ出力波形ｄは、図５（５）に示すように、△Ｔづつ開始時間がずれた３つのパルスが重畳した波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Ｔに等しい。
【００６１】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１１１１１１１１１１００００００」と第１乃至第１０ビット（単位回路４０、４１、…、４０９）のみが１で、残りのビットが０の場合、単位回路４０からは入力パルスが遅延せずに出力され、単位回路４１、…、４０９からは入力パルスが、時間△Ｔづつ遅れて出力される。残りの単位回路４１０、…、４１５から入力パルスは出力されない。したがって、アナログ出力波形ｅは、図５（６）に示すように、△Ｔづつ開始時間がずれた１０個のパルスが重畳した三角波形状の波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Ｔに等しい。
【００６２】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１０００００００００００１０００」と第１及び第１３ビット（単位回路４０、４１２）のみが１で、残りのビットが０の場合、単位回路４０からは入力パルスが遅延せずに出力され、単位回路４１２からは入力パルスが、遅延時間１２△Ｔ（＝Ｔ＋２△Ｔ）だけ遅れて出力される。残りの単位回路４１、…、４１５から入力パルスは出力されない。したがって、アナログ出力波形ｆは、図５（７）に示すように、２つのパルス幅Ｔの孤立パルスが２△Ｔだけ時間間隔をおいた波形となる。
【００６３】
このように、本実施形態によれば、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容を変更することにより、遅延素子３０、３１、３２、３３、…、３１４の遅延時間△Ｔの時間分解能の任意の波形を得ることができる。現在の技術では、入力パルスのパルス幅Ｔは１ｎｓｅｃ程度の時間分解能が限度であるが、遅延素子３０、３１、３２、３３、…、３１４の遅延時間△Ｔは、パルス幅Ｔの１０分の１以下の数１０ｐｓｅｃ〜１００ｐｓｅｃ程度の時間分解能を得ることができる。したがって、従来得られないような高い時間分解能の任意波形を得ることができる。
【００６４】
更に、入力パルスのパルス幅Ｔ、遅延素子３０、３１、…の遅延時間△Ｔ、単位回路４０、４１、…のビット数を設定し、記憶素子４０ａ、４０ｂ、…の記憶内容を変更することにより、任意の時間分解能で任意の形状の波形を得ることができる。
【００６５】
［第２実施形態］
本発明の第２実施形態による任意波形発生装置を図６乃至図８を用いて説明する。図６は本実施形態による任意波形発生装置の波形発生器の回路図である。本実施形態による波形発生器１６は、入力端２８、合成部２１、遅延部２３、処理部２５、記憶部２７および出力端５２を備える。遅延部２３は、縦続接続された複数の遅延素子３０、３１、３２、３３、…、３１４を有する。処理部２５は、複数の処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂを有し、記憶部２７は、複数の記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａを有する。合成部２１は、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂの出力を共通接続した信号線と、信号線を接地する抵抗５０を有する。図３及び図４に示す第１実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【００６６】
本実施形態による波形発生器１６は、図６に示すように、クロック制御部２６からの所定のパルスが入力される入力端２８に、１５個の遅延素子３０、３１、３２、３３、…、３１４が縦続接続されている。入力端２８、縦続接続された遅延素子３０、３１、３２、３３、…、３１４および出力端５２のそれぞれの間には、１６個の単位回路４０、４１、４２、４３、…、４１５のそれぞれが設けられている。
【００６７】
各単位回路４０、４１、４２、４３、…、４１５は、２ビットの記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａと、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂとからそれぞれ構成されている。各処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅと、Ｐチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆと、Ｎチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのそれぞれから構成されている。
【００６８】
ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅには３つの入力端と２つの出力端とが設けられている。ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１入力端及び第２入力端は、それぞれ２ビットの記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに接続され、第３入力端は、入力信号線Ｌに接続されている。ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端及び第２出力端は、それぞれＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…４１５ｆ及びＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートに接続されている。
【００６９】
Ｐチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…４１５ｆのソースには正の電源電圧ＶＤＤが印加され、Ｎチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのソースには負の電源電圧ＶＳＳが印加されている。Ｐチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのドレインと、Ｎチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのドレインは、それぞれ接続されて、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂ間で共通接続されて抵抗５０を介して接地されている。アナログ出力信号は出力端５２から出力される。
【００７０】
単位回路４０、４１、４２、４３、…、４１５の２ビットの記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａには、ＤＳＰ１２から制御用バス１４を介して波形発生用デジタルデータが入力されて記憶される。フルスケールＤＡＣ１８の出力信号は電源電圧ＶＤＤ、ＶＳＳの電圧値を制御して、出力波形の正負のフルスケールの電圧値を定める。
【００７１】
各処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂによる出力波形について図７を用いて説明する。
【００７２】
処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、２ビットの記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容に応じて、出力しないようにするか、入力パルスをそのまま反転せずに出力するか、入力パルスを反転して出力するかを決定することができる。
【００７３】
各記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が（００）の場合には、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１入力端および第２入力端には、論理値０が入力される。このとき、第３入力端にパルスが入力されても、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端からは”Ｈ（論理値１）”がＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのゲートにそれぞれ出力され、第２出力端からは”Ｌ（論理値０）”がＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートにそれぞれ出力される。その結果、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂから、０のレベルの信号が出力される。
【００７４】
各記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が（０１）の場合には、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１入力端には論理値１が入力され、第２入力端には論理値０が入力される。第３入力端に入力される入力パルスがＨ（ハイ）であるとき、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端からは”Ｌ（論理値０）”がＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのゲートにそれぞれ出力される。また、第２出力端からも、”Ｌ（論理値０）”がＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートにそれぞれ出力される。一方、第３入力端に入力される入力パルスがＬ（ロー）であるとき、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端からは”Ｈ（論理値１）”がＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのゲートにそれぞれ出力される。また、第２出力端からも、”Ｈ（論理値１）”がＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートにそれぞれ出力される。その結果、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂからは、図７（３）に示すように、第３入力端に入力された入力パルスがそのまま出力されることになる。
【００７５】
各記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が（１０）の場合には、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１入力端には論理値０が入力され、第２入力端には論理値１が入力される。第３入力端に入力される入力パルスがＨ（ハイ）であるとき、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端からは”Ｈ（論理値１）”がＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのゲートにそれぞれ出力される。また、第２出力端からも、”Ｈ（論理値１）”がＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートにそれぞれ出力される。一方、第３入力端に入力される入力パルスがＬ（ロー）であるとき、ゲート回路４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅの第１出力端からは”Ｌ（論理値０）”がＰチャネル型電界効果トランジスタ４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆのゲートにそれぞれ出力される。また、第２出力端からも、”Ｌ（論理値０）”がＮチャネル型電界効果トランジスタ４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇのゲートにそれぞれ出力される。その結果、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂからは、図７（４）に示すように、第３入力端に入力された入力パルスが反転して出力されることになる。
【００７６】
なお、各記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１１」の場合は使用しないようにする。
本実施形態による任意波形発生装置による波形出力の具体例について図８のグラフを用いて説明する。
【００７７】
本具体例では、入力パルスのパルス幅Ｔが、図８（１）に示すように、波形発生器１６における遅延素子３０、３１、３２、３３、…、３１４の遅延時間△Ｔの８倍である場合を例として説明する。
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容の１ビット目が「１０００００００００００００００」で、２ビット目が「００００００００００１０００００」の場合、出力波形ａは、図８（２）に示すように、正のパルスと負のパルスが２△Ｔだけ時間間隔をおいた波形となる。
【００７８】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容の１ビット目が、「１１１１００００００００００００」で、２ビット目が「０００００００００００００１１１」の場合、出力波形ａは、図８（３）に示すように、△Ｔづつ開始時間がずれた４個の正のパルスが重畳した正の台形形状の波形につづいて、２△Ｔだけ時間をおいて、△Ｔづつ開始時間がずれた３個の負のパルスが重畳して負の台形形状の波形があらわれる。
【００７９】
このように、本実施形態によれば記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容を変更することにより、遅延素子３０、３１、３２、３３、…、３１４の遅延時間△Ｔの時間分解能で、正負に変化する任意の波形を得ることができる。
【００８０】
［第３実施形態］
本発明の第３実施形態による任意波形発生装置を図９乃至図１１を用いて説明する。図９は本実施形態による任意波形発生装置の波形発生器の回路図である。図３及び図４に示す第１実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【００８１】
本実施形態による波形発生器１６は、図９に示すように、単位回路４０、４１、４２、４３、…４１５の記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａを複数列で構成している点が第１実施形態と異なる。記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａは、複数の波形発生用データを記憶する。また、波形発生器１６は、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに格納されたデータを切り替えるデータ切替部２９を有する。データ切替部２９は、複数の波形発生用データを所定のタイミングで切り替えることができる。各処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、出力波形が入力信号よりも長い周期を有するように、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに記憶された複数の波形発生用データに基づいて、出力信号を出力する。具体的には、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、データ切替部２９により切り替えられた波形発生用データに基づいて、出力信号を出力する。
【００８２】
この実施形態においては、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの複数列を順次切り替えることによって長周期の波形を合成する。例えば、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａを４列で構成し、入力パルスの立ち上がりに同期して、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの複数列を順次切り替えて、入力パルスよりも長い周期の出力波形を得ることができる。
【００８３】
本実施形態により任意波形発生装置による波形出力の具体例について図１０及び図１１を用いて説明する。図１０は記憶素子に記憶する４列の波形データの一例を示し、図１１は図１０の波形データによる出力波形を示す。
【００８４】
本具体例では、入力パルスのパルス幅Ｔが、図１１（１）に示すように、波形発生器１６における遅延素子３０、３１、３２、３３、…、３１４の各遅延時間△Ｔの８倍であり、入力パルスが、１６△Ｔ毎に入力されるようにする。
【００８５】
本具体例では、図１０に示される４列の波形データにより波形を生成する。１列目の波形データは「１１００００００００００００００」であり、２列目の波形データは「０１１１００００００００００００」であり、３列目の波形データは「０００００１０１００００００００」であり、４列目の波形データは「１００１０００００１００００００」である。
【００８６】
これら４列の波形データを入力パルスに同期して順次切り替える。図１１に示すように、最初の入力パルスに対しては１列目の波形データを用い、２番目の入力パルスに対しては２列目の波形データを用い、３番目の入力パルスに対しては３列目の波形データを用い、４番目の入力パルスに対しては４列目の波形データを用いる。
【００８７】
これら４列の波形データを用いることにより、図１１（３）に示すように、最初の１６△Ｔの期間は１列目の波形データに応じた波形となり、次の１６△Ｔの期間は２列目の波形データに応じた波形となり、次の１６△Ｔの期間は３列目の波形データに応じた波形となり、次の１６△Ｔの期間は４列目の波形データに応じた波形となる。
【００８８】
このように、本実施形態によれば、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容を順次切り替えることにより、長周期の波形を得ることができる。
【００８９】
［第４実施形態］
本発明の第４実施形態による任意波形発生装置を図１２を用いて説明する。図１２は本実施形態による任意波形発生装置の波形発生器の回路図である。図３及び図４に示す第１実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
本実施形態による波形発生器１６は、図１２に示すように、入力端２８に１５個の遅延素子３０、３１、３２、３３、…、３１４が縦続接続され、更に、最終段の遅延素子３１４の出力端が初段の遅延素子３０の入力端に縦続接続されている。１５個の遅延素子３０、３１、３２、３３、…、３１４が環状に接続されている。
【００９０】
一度、スタートパルスを入力端２８から入力すると、遅延素子３０、３１、３２、３３、…３１４により遅延されたスタートパルスが初段に戻り、一定周期の出力波形が連続して出力される。複数列の記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容を順次切り替えれば、長周期の波形が連続して出力される。
【００９１】
このように、本実施形態によれば、所望の任意波形を連続して得ることができる。
【００９２】
［第５実施形態］
本発明の第５実施形態による任意波形発生装置を図１３乃至図１５を用いて説明する。図１３は本実施形態による任意波形発生装置の波形発生器の回路図である。図３及び図４に示す第１実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【００９３】
本実施形態による波形発生器１６は、図１３に示すように、縦続接続された１５個の遅延素子３０、３１、３２、３３、…、３１４と並列に、縦続接続された１５個の遅延素子６０、６１、６２、６３、…６１４が設けられている。遅延素子６０、６１、６２、６３、…６１４の遅延時間は、遅延素子３０，３１、３２、３３、…、３１４の遅延時間と同じである。初段の遅延素子６０の前段には、遅延時間△τの遅延素子５４が設けられている。この遅延素子５４の遅延時間△τにより、出力される短パルス幅△τが決定される。
【００９４】
ナンドゲート４０ｃ、４１ｃ、４２ｃ、４３ｃ、…、４１５ｃの入力端には、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａと、入力信号線Ｌに加えて、遅延素子６０、６１、６２、６３、…、６１４が接続されている信号線Ｍが反転して入力されている。
【００９５】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１」の場合、入力端２８にパルス幅Ｔのパルスが入力されると、Ａ点の波形は、図１４（１）に示すようになる。Ｂ点の波形は、遅延素子５４により△τだけ遅延されて、図１４（２）に示すようになる。Ｂ点の波形は、反転されてナンドゲート４０ｃ、４１ｃ、４２ｃ、４３ｃ、…、４１５ｃに入力されるから、Ｃ点の波形は、図１４（３）に示すように、パルス幅△τの短パルスの波形となる。すなわち、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、入力信号（パルス）、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに記憶された波形発生用データ、および所定時間遅延された入力信号に基づいて、出力信号を出力する。この具体例では、入力信号は、Δτだけ遅延されて処理回路に入力される。合成部２１は、出力信号に基づいて、所定のパルス幅を有するパルスを、出力波形として出力する。この波形発生器１６は、入力パルスのパルス幅にかかわらず、一定のパルス幅△τの短パルスを得ることができる。
本実施形態による任意波形発生装置による波形出力の具体例について図１５を用いて説明する。
【００９６】
図１５（１）に示すようなパルス幅Ｔの入力パルスが入力される場合、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに記憶された波形データが図１５（２）に示すように「１１００１０１０００１１００１０」であると、波形データに応じてパルス幅△τの短パルスが出力される。図１５（３）に示すように、隣り合った記憶素子に”１”が格納されているとき、互いのパルスの前縁同士の間隔はΔＴとなる。
【００９７】
このように、本実施形態によれば、任意の時間間隔で一定の短パルスが発生するような任意波形を自在に得ることができる。しかも、短パルスのパルス幅△τを数１０ｐｓｅｃ程度の限界まで短くすることができる。
本実施形態の波形発生装置を用いて、パルス変調方式に適した波形を発生することができる。パルス変調方式には、パルス振幅変調（ＰＡＭ：Pulse Amplitude Modulation）、パルス位置変調（ＰＰＭ：Pulse Position Modulation）、パルス幅変調（ＰＷＭ：Pulse Width Modulation）、パルス数変調（ＰＮＭ：Pulse Number Modulation）、パルス符号変調（ＰＣＭ：Pulse Code Modulation）等があるが、本実施形態は、特に、変調信号の離散値をパルス数で表すパルス数変調方式に適している。
【００９８】
［第６実施形態］
本発明の第６実施形態による任意波形発生装置を図１６を用いて説明する。図１６は本実施形態による任意波形発生装置の波形発生器の回路図である。図３及び図４に示す第１実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【００９９】
本実施形態の任意波形発生装置は、第５実施形態と同様に短パルスの任意波形を発生する。本実施形態においては、短パルスを生成するために、インバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…４１５ｈと、ナンドゲート４０ｉ、４１ｉ、４２ｉ、４３ｉ、…、４１５ｉとが用いられる。
【０１００】
ナンドゲート４０ｉ、４１ｉ、４２ｉ、４３ｉ、…、４１５ｉの第１入力端はそれぞれ記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに接続され、第２入力端はそれぞれインバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…４１５ｈの入力端に接続され、第３入力端はそれぞれインバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…、４１５ｈの出力端に接続されている。入力信号線Ｌはインバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…４１５ｈの入力端に接続されている。
【０１０１】
記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａの記憶内容が「１」の場合、入力端２８にパルスが入力されると、インバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…、４１５ｈの遅延時間に等しいパルス幅の短パルスが生成される。すなわち、処理回路４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂは、入力信号（パルス）、記憶素子４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａに記憶された波形発生用データ、および所定時間遅延された入力信号に基づいて、出力信号を出力する。この具体例では、入力信号は、インバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…、４１５ｈの通過時間だけ遅延されて処理回路に入力される。合成部２１は、出力信号に基づいて、所定のパルス幅を有するパルスを、出力波形として出力する。本実施形態によると、入力パルスのパルス幅にかかわらず、インバータ４０ｈ、４１ｈ、４２ｈ、４３ｈ、…４１５ｈの遅延時間に等しいパルス幅の短パルスを得ることができる。
このように、本実施形態によれば、任意の時間間隔で一定の短パルスが発生するような任意波形を自在に得ることができる。
【０１０２】
［第７実施形態］
本発明の第７実施形態による任意波形発生装置を図１７を用いて説明する。図１７は本実施形態による任意波形発生装置の波形発生器の電流供給回路の回路図である。
【０１０３】
本実施形態の波形発生器の電流供給回路では、一対のＰチャネル型電界効果トランジスタ４０ｄ、４０ｄ’を用いている点が上述した実施形態とは異なる。Ｐチャネル型電界効果トランジスタ４０ｄと、Ｐチャネル型電界効果トランジスタ４０ｄ’のソースは共通接続され、電源電圧ＶＤＤに接続されている。一方のＰチャネル型電界効果トランジスタ４０ｄのドレインはアナログ出力の出力端５２に接続され、他方のＰチャネル型電界効果トランジスタ４０ｄ’のドレインは接地されている。
【０１０４】
一方のＰチャネル型電界効果トランジスタ４０ｄのゲートには、ナンドゲート４０ｃの出力信号Ｄが印加され、他方のＰチャネル型電界効果トランジスタ４０ｄ’のゲートには、ナンドゲート４０ｃの出力信号Ｄの反転信号が印加される。
【０１０５】
このように電流供給回路を構成することにより、出力信号Ｄが変化しても全体の電流変動を最小限に抑えることができ、アナログ波形の歪みと遅延を防ぎ、電流スイッチとしての高速化を実現することができる。
【０１０６】
［第８実施形態］
本発明の第８実施形態による任意波形発生装置を図１８乃至図２１を用いて説明する。
図１８に本実施形態による任意波形発生装置の波形発生器の一具体例を示す。本具体例の波形発生器１００においては、入力端１０１と出力端１０２の間に、図４に示す波形発生回路が複数列設けられている。複数の波形発生回路が、入力端１０１に対して互いに並列に接続されている。波形発生器１００において、各波形発生回路に含まれる遅延部が、互いに並列に接続され、遅延部のそれぞれに対して、処理部が設けられている。図１８においては、遅延部が、縦続接続された１５個の遅延素子７０、７１、７２、７３、…、７１４を有し、入力端１０１と、縦続接続された遅延素子７０、７１、７２、７３、…７１４、および出力端１０２のそれぞれの間に、１６個の記憶素子８０、８１、８２、８３、…８１５と、処理回路９０、９１、９２、９３、…９１５とが設けられている。各処理回路９０、９１、９２、９３、…９１５は、ナンドゲートと、Ｐチャネル型電界効果トランジスタにより構成されている。
【０１０７】
本実施形態の波形発生器１００には、同じ波形発生回路が複数列設けられている。各波形発生回路の初段の遅延素子７０は共通接続されて、クロック制御部２６からの所定のパルスが入力される入力端１０１に接続されている。各波形発生回路の処理回路９０、９１、９２、９３、…、９１５のＰチャネル型電界効果トランジスタのドレインは共通接続されて、アナログ信号を出力する出力端１０２に接続されている。出力端１０２は抵抗１０４を介して接地されている。
【０１０８】
アナログ出力信号の時間軸に沿った波形の設定は、各波形発生回路の記憶素子８０、８１、８２、８３、…、８１５の記憶内容により行い、アナログ出力信号の振幅値の設定は、縦方向において「１」が記憶された記憶素子８０、８１、８２、８３、…、８１５の個数により行う。
【０１０９】
図１９に本実施形態による任意波形発生装置の波形発生器の他の具体例を示す。本具体例の波形発生器１００は、図１６に関連して説明した波形発生器を、入力端１０１と出力端１０２の間に複数列設けたことを特徴としている。
処理回路９０、９１、９２、９３、…、９１５は、インバータとナンドゲートとを用いている。処理回路９０、９１、９２、９３、…、９１５のナンドゲートの第１入力端は、それぞれ記憶素子８０、８１、８２、８３、…８１５に接続され、第２入力端はそれぞれインバータの入力端に接続され、第３入力端はそれぞれインバータの出力端に接続されている。入力信号線はインバータの入力端に接続されている。入力信号線からパルスが入力されると、図１６に関連して説明したように、処理回路９０、９１、９２、９３、…、９１５によりパルス幅の短い短パルスが出力される。
【０１１０】
図１９に示された波形発生器１００による波形出力の具体例を図２０のグラフを用いて説明する。本具体例では、１６個の記憶素子８０、８１、８２、８３、…、８１５を有する波形発生回路が、５列設けられている。したがって、波形発生器１００の記憶素子の８０、８１、８２、８３、…、８１５の記憶内容は、図２０（１）に示すように、５×１６の構成となる。
本具体例の波形発生器１００では、図２０（１）に示す５×１６の記憶内容において、横方向が時間軸に対応し、縦方向が短パルスの振幅に対応している。このような記憶内容により発生する波形を図２０（２）に示す。この任意波形は記憶内容に対応している。
【０１１１】
各波形発生回路の第０段の記憶素子８０の記憶内容は「００００１」と「１」が１個であるから、振幅「１」の短パルスが発生する。第１段の記憶素子８１の記憶内容は「０００１１」と「１」が２個であるから、振幅「２」の短パルスが発生する。第２段の記憶素子８２の記憶内容は「００１１１」と「１」が３個であるから、振幅「３」の短パルスが発生する。第３段の記憶素子８３の記憶内容は「００００１」と「１」が１個であるから、振幅「１」の短パルスが発生する。第４段の記憶素子８４の記憶内容は「０００００」と「１」が０個であるから、短パルスは発生しない。第５段乃至第９段の記憶素子８５〜８９の記憶内容は「００００１」と「１」が１個であるから、振幅「１」の短パルスが発生する。第１０段の記憶素子８１０の記憶内容は「０００００」と「１」が０個であるから、短パルスは発生しない。第１２段の記憶素子８１２の記憶内容は「０００１１」と「１」が２個であるから、振幅「２」の短パルスが発生する。第１３段の記憶素子８１３の記憶内容は「００１１１」と「１」が３個であるから、振幅「３」の短パルスが発生する。第１３段の記憶素子８１３の記憶内容は「０００１１」と「１」が２個であるから、振幅「２」の短パルスが発生する。第１４段の記憶素子８１４の記憶内容は「０００１１」と「１」が２個であるから、振幅「２」の短パルスが発生する。第１５段の記憶素子８１５の記憶内容は「００００１」と「１」が１個であるから、振幅「１」の短パルスが発生する。
【０１１２】
なお、各段の記憶素子８０、８１、８２、８３、…、８１５における「１」の個数により振幅が決定されるので、個数が同じであれば「１」を記憶する記憶素子の位置は問題ではない。すなわち、この実施形態においては、出力信号を出力する処理回路の数に応じたレベルを有する波形を生成することが可能である。
図２１に本実施形態による任意波形発生装置の波形発生器の更に他の具体例を示す。本具体例の波形発生器１００は、図１８に示す各波形発生回路における遅延素子を縦方向において共通にしている。共通の遅延素子７０、７１、７２、７３、…、７１４としては駆動能力の大きなものを用いるのが望ましい。
【０１１３】
縦続接続された遅延素子７０、７１、７２、７３、…、７１４に対して、記憶素子８０、８１、８２、８３、…、８１５と、処理回路９０、９１、９２、９３、…、９１５により構成される波形発生回路を、複数列、設けている。
このように本具体例によれば、遅延素子を複数の波形発生回路に共通したので、各波形発生回路の各段における遅延時間のずれが発生しなくなり、正確に所望の任意波形を発生することができる。
【０１１４】
［第９実施形態］
本発明の第９実施形態による任意波形発生装置を図２２を用いて説明する。図２２は本実施形態による任意波形発生装置の波形発生器を示す回路図である。
本実施形態の波形発生器１１０は、図２２（２）又は図２２（３）に示す遅延回路１２０をマトリクス状に配置している。マトリクス状に配置された遅延回路１２０は横方向に入力信号線により共通接続され、縦方向に出力信号線により共通接続されている。入力信号線は入力端１３０に接続され、出力信号線は出力端１３２に接続されている。出力端１３２は抵抗１３４を介して設置されている。
【０１１５】
図２２（２）に示す遅延回路１２０は、遅延素子１２１と、記憶素子１２２と、ナンドゲート１２３と、Ｐチャネル型電界効果トランジスタ１２４により構成されている。遅延素子１２１は入力信号線に接続され、ナンドゲート１２３の一方の入力端は記憶素子１２２に接続され、他方の入力端は入力信号線に接続され、出力端はＰチャネル型電界効果トランジスタ１２４のゲートに接続されている。Ｐチャネル型電界効果トランジスタ１２４のソースには電源電圧ＶＤＤが印加され、ドレインは出力信号に接続されている。
【０１１６】
図２２（３）に示す遅延回路１２０は、遅延素子１２１と、記憶素子１２２と、インバータ１２５と、ナンドゲート１２６と、Ｐチャネル型電界効果トランジスタ１２４により構成されている。インバータ１２５の入力端は入力信号線に接続され、ナンドゲート１２６の第１入力端は記憶素子１２２に接続され、第２入力端はインバータ１２５の入力端に接続され、第３入力端はインバータ１２５の出力端に接続されている。この遅延回路１２０は、短いパルス幅のパルス信号を出力することができる。
【０１１７】
マトリクス状に配列された遅延回路１２０の記憶素子１２２に、図２２（１）の左右方向である行方向においては生成波形の時間の変化を規定し、上下方向である列方向においては生成波形の振幅の変化を規定する。すなわち、マトリクス状に配列された遅延回路１２０の記憶素子１２２に、生成波形の形状に対応するパターンで「１」を記憶させればよい。
このように本実施例によれば、生成したい波形のパターンを記憶素子に記憶させるだけでいいので、直観的に生成する波形を設定することができる。
【０１１８】
［第１０実施形態］
本発明の第１０実施形態による任意波形発生装置を図２３および２４を用いて説明する。図２３は本実施形態による任意波形発生装置の波形発生器１４０を示す回路図である。
【０１１９】
本実施形態の波形発生器１４０においては、図２２（２）又は図２２（３）に示された遅延回路１２０がマトリクス状に配置されている。図２３では、遅延回路１２０として、遅延回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄが符号を付されて示されている。マトリクス状に配置された遅延回路１２０は横方向に入力信号線により共通接続され、縦方向に出力信号線により共通接続されている。入力信号線は入力端１３０に接続され、出力信号線は出力端１３２に接続されている。出力端１３２は抵抗１３４を介して設けられている。
【０１２０】
横方向に入力信号線により共通接続された遅延回路１２０は、図３〜１７に関連して説明した波形発生器１６を構成する。波形発生器１４０は、複数の波形発生器１６を、入力端１３０に対して並列に並べた構成を有している。遅延回路１２０において、例えば図２２（２）に示される遅延素子１２１は、入力信号を時間ΔＴだけ遅延させる。本実施形態では、遅延素子１２１による遅延時間ΔＴよりも更に短い時間分解能を有する波形発生器１４０を提供することを目的としている。
【０１２１】
上記目的を実現するために、波形発生器１４０は、横方向に接続される遅延回路の前段に、微小遅延素子１３６ａ〜１３６ｏを備える。微小遅延素子１３６ａは、Δｔの遅延素子であり、微小遅延素子１３６ｂは、２Δｔの遅延素子である。以下、微小遅延素子１３６ｃ、１３６ｄ、・・・１３６ｏは、それぞれΔｔずつ遅延量を増やした遅延素子である。本具体例では、Δｔは、ΔＴ／１６（ΔＴは、遅延素子１２１の遅延時間）に等しく定められる。微小遅延素子１３６ａ〜１３６ｏを設けることにより、遅延素子１２１による遅延時間ΔＴを１６分割した微小遅延時間Δｔの分解能を実現することが可能となる。
【０１２２】
波形発生器１４０を構成する各波形発生回路から、互いにΔｔの整数倍だけ位相がずれた波形が出力される。したがって、この具体例によると、遅延素子１２１による遅延時間ΔＴを１６分割した時間Δｔの分解能を有する波形発生器１４０が実現される。
【０１２３】
図２４は、本実施形態による遅延回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄから出力される出力信号の関係を示す図である。遅延回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄにおける記憶素子１２２（図２２（２）（３）参照）には、「１」が格納されていると仮定する。遅延回路１２０ａおよび１２０ｂは、波形発生回路において遅延素子１２１を通らない入力パルスが出力される。また、遅延回路１２０ｃおよび１２０ｄは、１つの遅延素子１２１を通った入力パルスが出力される。また、図２３に示されるように、遅延回路１２０ａおよび１２０ｃを含む波形発生回路の前段には、微小遅延素子が設けられておらず、一方、遅延回路１２０ｂおよび１２ｄを含む波形発生回路の前段には、Δｔの遅延量を有する微小遅延素子１３６ａが設けられている。この具体例において、遅延回路１２０ｃおよび１２０ｄは、図２２（２）に示される構成を有しており、遅延回路１２０ａおよび１２０ｂは、図２２（２）に示される構成から遅延素子１２１を除いた構成を有している。
【０１２４】
図２４（１）は、入力端１３０に入力される入力パルスの信号波形を示す。
図２４（２）は、遅延回路１２０ａの出力波形を示す。遅延回路１２０ａは、遅延素子１２１を有しておらず、また、遅延回路１２０ａの前段には、微小遅延素子が設けられていない。そのため、遅延回路１２０ａの出力波形は、入力パルスの信号波形と同一となる。
【０１２５】
図２４（３）は、遅延回路１２０ｂの出力波形を示す。入力パルスは、微小遅延素子１３６ａを通って、遅延回路１２０ｂに入力される。前述したとおり、遅延回路１２０ｂは遅延素子１２１を有していない。したがって、遅延回路１２０ｂから出力される波形においては、遅延素子１２１による遅延は生じないが、微小遅延素子１３６ａによる遅延が生じる。そのため、この出力波形は、入力パルスに対してΔｔだけ遅延される。
図２４（４）は、遅延回路１２０ｃの出力波形を示す。遅延回路１２０ｃは、遅延素子１２１を有しており、その出力波形は、遅延回路１２０ａの出力波形から遅延時間ΔＴだけ遅延する。
図２４（５）は、遅延回路１２０ｄの出力波形を示す。遅延回路１２０ｄは、遅延素子１２１を有しており、その出力波形は、遅延回路１２０ｂの出力波形から遅延時間ΔＴだけ遅延する。したがって、遅延回路１２０ｄの出力波形は、入力パルスから（ΔＴ＋Δｔ）だけ遅延する。
【０１２６】
以上、２段の波形発生回路について説明してきたが、これら以外の波形発生回路の出力波形にも、設けられた微小遅延素子（１３６ａ〜１３６ｏ）による遅延量に応じた遅延が生じる。例えば、微小遅延素子１３６ｈは、入力パルスを８Δｔ遅延して出力し、また、微小遅延素子１３６ｏは、入力パルスを１５Δｔ遅延して出力する。そのため、微小遅延素子１３６ｈの後段に設けられた遅延回路からは、ΔＴの整数倍の時間に８Δｔを加えた時間だけ遅れた信号が出力され、同様に、微小遅延素子１３６ｏの後段に設けられた遅延回路からは、ΔＴの整数倍の時間に１５Δｔを加えた時間だけ遅れた信号が出力される。
【０１２７】
また、この具体例においては、遅延回路１２０が図２２（２）に示される構成を有しているが、別の具体例においては、遅延回路１２０が図２２（３）に示される構成を有してもよい。このとき、各遅延回路１２０からの出力は、短いパルス幅を有するパルス信号となる。
【０１２８】
このように、本発明の第１０の実施形態は、時間分解能に優れた波形発生器１４０を提供することが可能である。したがって、第１０実施形態による波形発生器１４０は、Δｔの時間分解能で、所望の波形を高精度に生成することが可能となる。
【０１２９】
図２５は、被試験デバイス１６６を試験する半導体試験装置１６０のブロック図を示す。半導体試験装置１６０は、任意波形発生装置１０、信号入出力部１６２、および検査部１６４を備える。任意波形発生装置１０は、図３に関連して説明された任意波形発生装置に対応し、少なくとも任意波形を生成することができる波形発生器を有している。この波形発生器は、図３〜２４に関連して説明された波形発生器１６、１００、１１０、１４０に対応する。
【０１３０】
任意波形発生装置１０に組み込まれた波形発生器は、被試験デバイス１６６を試験するための試験信号の波形を発生することができる。任意波形発生装置１０は、試験信号を信号入出力部１６２に供給する。信号入出力部１６２には、被試験デバイス１６６が電気的に接続されている。信号入出力部１６２は、試験信号を被試験デバイス１６６に供給する。被試験デバイス１６６は、試験信号に基づいて、応答結果であるデバイス出力信号を信号入出力部１６２に供給する。信号入出力部１６２は、デバイス出力信号を受け取り、検査部１６４に供給する。検査部１６４は、信号入出力部１６２で受け取られたデバイス出力信号に基づいて、デバイス出力信号が正常なデバイスの応答結果であるか否かを判定する。デバイス出力信号が、正常なデバイスの応答結果であることが判定されると、検査部１６４は、被試験デバイス１６６が良品であることを判定する。逆に、デバイス出力信号が、正常なデバイスの応答結果でないことが判定されると、検査部１６４は、被試験デバイス１６６が不良品であることを判定する。このように、検査部１６４は、被試験デバイス１６６の良否を検査することができる。
【０１３１】
図２６は、本発明による波形発生器１７４を組み込んだ半導体デバイス１７０を示す。この半導体デバイス１７０は、自己診断機能を有するＢＩＳＴ（Built in Self Test）素子であり、波形発生器１７４、デバイス回路１７２および信号出力部１７６を有している。デバイス回路１７２は、アナログ素子として所要の機能を実現すべく構成された回路である。波形発生器１７４は、図３〜２４に関連して説明された波形発生器１６、１００、１１０、１４０に対応する。この半導体デバイス１７０は、本発明における波形発生器１７４を組み込んだことを特徴とする。
【０１３２】
波形発生器１７４は、入力される入力信号に基づいて、デバイス回路１７２を試験するための任意の試験信号の波形を発生することができる。ここで、入力信号は、例えば、クロック信号などであってもよい。試験信号は、デバイス回路１７２に入力される。デバイス回路１７２は、試験信号に基づいて、応答結果であるデバイス出力信号を出力する。デバイス出力信号は、信号出力部１７６に供給される。信号出力部１７６は、デバイス回路１７２からの出力を、半導体デバイス１７０の外部に設けられた検査部１７８で処理しやすいように変換して、出力することができる。信号出力部１７６は、例えば、アンダーサンプル回路であって、高周波である出力信号を低周波信号に変換してもよい。信号出力部１７６で変換された変換信号は、検査部１７８に供給される。検査部１７８は、変換信号を受け取り、デバイス回路１７２の出力が正常なデバイスの応答結果であるか否かを検査する。検査部１７８における検査結果により、半導体デバイス１７０におけるデバイス回路１７２の良否が判定される。
【０１３３】
このように、半導体デバイス１７０の内部に本発明による波形発生器１７４を組み込むことによって、デバイスの高速応答を正確に試験することが実現可能となる。本発明による波形発生器１７４は、非常に高い時間分解能を有しているため、高精度な試験が可能となる。
【０１３４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、処理回路は上記実施形態のものに限定されることなく、記憶内容に基づいて入力信号を処理できるものであればいかなる回路でもよい。
また、処理回路の電流供給回路も上記実施形態のものに限定されることなくいかなる回路でもよい。また、上記実施形態では電流供給回路で供給される電流値は同じであるが、処理回路により供給する電流値を重み付けて異ならせてもよい。
【０１３５】
また、処理回路の短いパルスを発生する回路についても、上記実施形態に限定されることなくいかなる回路構成でもよい。
また、本発明の任意波形発生装置は、任意波形を利用するいかなる電子装置にも適用可能である。特に、任意波形を利用してデバイスの試験を行うデバイス試験装置に適用することができる。
【０１３６】
上記説明から明らかなように、本発明によれば、時間分解能の優れた波形発生装置、当該波形発生装置を組み込んだ半導体試験装置および半導体デバイスを提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【０１３７】
【発明の効果】
以上の通り、本発明によれば、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成し、前記波形発生用データに基づいた波形を出力するようにしたので、高分解能で高精度な任意波形を発生することができる。
【図面の簡単な説明】
【図１】従来の任意波形発生装置のブロック図である。
【図２】従来の任意波形発生装置の波形発生器の回路図である。
【図３】本発明の第１実施形態による任意波形発生装置のブロック図である。
【図４】本発明の第１実施形態による任意波形発生装置の波形発生器の回路図である。
【図５】本発明の第１実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図６】本発明の第２実施形態による任意波形発生装置の波形発生器の回路図である。
【図７】本発明の第２実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図８】本発明の第２実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図９】本発明の第３実施形態による任意波形発生装置の波形発生器の回路図である。
【図１０】本発明の第３実施形態による任意波形発生装置の波形発生器の波形発生用データの一具体例を示すグラフである。
【図１１】本発明の第３実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図１２】本発明の第４実施形態による任意波形発生装置の波形発生器の回路図である。
【図１３】本発明の第５実施形態による任意波形発生装置の波形発生器の回路図である。
【図１４】本発明の第５実施形態による任意波形発生装置の波形発生器の波形出力を示すグラフである。
【図１５】本発明の第５実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図１６】本発明の第６実施形態による任意波形発生装置の波形発生器の回路図である。
【図１７】本発明の第７実施形態による任意波形発生装置の波形発生器の電流供給回路の回路図である。
【図１８】本発明の第８実施形態による任意波形発生装置の波形発生器の一具体例の回路図である。
【図１９】本発明の第８実施形態による任意波形発生装置の波形発生器の他の具体例の回路図である。
【図２０】本発明の第８実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図２１】本発明の第８実施形態による任意波形発生装置の波形発生器の更に他の具体例の回路図である。
【図２２】本発明の第９実施形態による任意波形発生装置の波形発生器の回路図である。
【図２３】本発明の第１０実施形態による任意波形発生装置の波形発生器の回路図である。
【図２４】本発明の第１０実施形態による単位回路１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄから出力される出力信号の関係を示す図である。
【図２５】被試験デバイスを試験する半導体試験装置１６０のブロック図を示す。
【図２６】本発明による波形発生器１７４を組み込んだ半導体デバイス１７０を示す。
【符号の説明】
１０・・・任意波形発生装置、１２・・・ＤＳＰ、１４・・・制御用バス、１６・・・波形発生器、１８・・・フルスケースＤＡＣ、２０・・・オフセットＤＡＣ、２２・・・ＬＰＦ、２４・・・増幅器、２６・・・クロック制御部、２８・・・入力端、３０、３１、３２、３３、…、３１４・・・遅延素子、４１、４１、４２、４３、…、４１５・・・単位回路、４０ａ、４１ａ、４２ａ、４３ａ、…、４１５ａ・・・記憶素子、４０ｂ、４１ｂ、４２ｂ、４３ｂ、…、４１５ｂ・・・処理回路、４０ｃ、４１ｃ、４２ｃ、４３ｃ、…、４１５ｃ・・・ナンドゲート、４０ｄ、４１ｄ、４２ｄ、４３ｄ、…、４１５ｄ・・・Ｐチャネル型電界効果トランジスタ、４０ｅ、４１ｅ、４２ｅ、４３ｅ、…、４１５ｅ・・・ゲート回路、４０ｆ、４１ｆ、４２ｆ、４３ｆ、…、４１５ｆ・・・Ｐチャネル型電界効果トランジスタ、４０ｇ、４１ｇ、４２ｇ、４３ｇ、…、４１５ｇ・・・Ｎチャネル型電界効果トランジスタ、４０ｈ、４１ｈ、４２ｈ、４３ｈ、…、４１５ｈ・・・インバータ、４０ｉ、４１ｉ、４２ｉ、４３ｉ、…、４１５ｉ・・・ナンドゲート、５０・・・抵抗、５２・・・出力端、６０、６１、６２、６３、…、６１４・・・遅延素子、７０、７１、７２、７３、…、７１４・・・遅延素子、８０、８１、８２、８３、…、８１５・・・記憶素子、９０、９１、９２、９３、…、９１５・・・処理回路、１００・・・波形発生器、１０１・・・入力端、１０２・・・出力端、１０４・・・抵抗、１１０・・・波形発生器、１２０、１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ・・・遅延回路、１３０・・・入力端、１３２・・・出力端、１３４・・・抵抗、１２１・・・遅延素子、１２２・・・記憶素子、１２３・・・ナンドゲート、１２４・・・Ｐチャネル型電界効果トランジスタ、１２５・・・インバータ、１２６・・・ナンドゲート、１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇ、１３６ｈ、１３６ｉ、１３６ｊ、１３６ｋ、１３６ｌ、１３６ｍ、１３６ｎ、１３６ｏ・・・微小遅延素子、１４０・・・波形発生器、１６０・・・半導体試験装置、１６２・・・信号入出力部、１６４・・・検査部、１６６・・・被試験デバイス、１７０・・・半導体デバイス、１７２・・・デバイス回路、１７４・・・波形発生器、１７６・・・信号入出力部、１７８・・・検査部、２００・・・任意波形発生装置、２０２・・・ＤＳＰ、２０４・・・波形メモリ、２０６・・・フルスケースＤＡＣ、２０８・・・オフセットＤＡＣ、２１０・・・ＬＰＦ、２１２・・・増幅器、２１４・・・クロック制御部、２２１、２２２、…、２１５・・・電流源、２３１、２３２、…、２３５・・・電流スイッチ、２４１・・・抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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