(57)【特許請求の範囲】
【請求項１】
多数のチップが搭載される基板であって、搭載される各チッ プに形成された各電極に対応する電極端子と、前記多数のチップに対して複 数のチップ毎に共通に設けられた外部端子と、前記電極端子と前記外部端子 とを接続する電気的特性試験用の信号配線とを備えた基板を用意する工程と 、
各チップに形成された前記電極と、前記基板上に形成された前記電極端子とを接続し、前記多数のチップを前記基板上に搭載する工程と、
前記基板上に搭載された前記多数のチップを樹脂封止する工程と、
前記樹脂封止後に前記基板上に搭載された状態で前記外部端子を介して、前記基板上に搭載された前記多数のチップの電気的特性試験を行う工程と、
前記電気的特性試験後に前記基板を切断して前記樹脂封止された前記多数のチップを個片に切断分離するとともに、前記電気的特性試験用の信号配線を切断分離する工程と、
前記切断分離された各チップを、前記電気的特性試験の結果に基づいて良品／不良品を分類し、良品を製品として出荷する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記基板は、前記チップの前記電極に接続される、めっき処理を行うための信号配線をさらに有し、前記めっき処理を行うための信号配線または／および前記外部端子は任意に短絡されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２記載の半導体装置の製造方法において、
前記電気的特性試験は、エージング、または／および選別試験であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記電気的特性試験は、前記基板上に搭載された前記複数のチップを一括して同時に試験することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に多数のチップを基板上に搭載し、組立後に各チップ毎に個片に切断する方式、いわゆるＭＡＰ方式におけるエージングなどの電気的特性試験に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ＭＡＰ方式における電気的特性試験に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＭＡＰ方式においては、多数のチップを基板上に搭載し、この基板上に搭載された多数のチップを樹脂封止し、各チップ毎に個片に切断した後、各チップをエージングボードの各ソケットに搭載してエージングなどの電気的特性試験を行う方法が用いられている。
【０００４】
なお、このような半導体装置の電気的特性試験に関する技術としては、たとえば昭和５９年１１月３０日、株式会社オーム社発行、社団法人電子通信学会編の「ＬＳＩハンドブック」Ｐ６４９〜Ｐ６６７に記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
ところで、前記のようなＭＡＰ方式における電気的特性試験について、本発明者が検討した結果、以下のようなことが明らかとなった。以下において、本発明者が検討した本発明の前提となる、ＭＡＰ方式における半導体装置の製造方法の製造フローの一例について、図５を用いて説明する。
【０００６】
図５に示すように、ＭＡＰ方式における半導体装置の製造方法においては、基板１０２上に搭載された多数のチップを封止材１０４により樹脂封止し（ａ）、各チップ毎に個片に切断した後（ｂ）、各チップをエージングボード１１０の各ソケット１１１に搭載してエージングを行い（ｃ）、このエージングの結果に基づいて良品／不良品を分類する（ｄ）、ことにより、良品のチップはＩＣ製品として出荷することができる。
【０００７】
すなわち、前記のようなＭＡＰ方式における半導体装置の製造方法では、組立完了時に個片化され、この個片化されたＩＣは専用のソケットが実装されているエージングボードに装着してテストを行う方法が用いられている。このソケットを使用したエージングボードは、近年のパッケージがＣＳＰなどに代表されるボール端子、多ピン・小ピッチ化に伴い、ソケット自体を開発するのが困難になり、その結果、高価なソケットを使用せざるを得ない状況である。
【０００８】
さらに、エージングボードはソケットとともに寿命があるため、製造コストに占める割合が高い。また、ＩＣとソケットとの接触も数％で接触不良を発生させているのが実状である。これは、歩留まりの悪化の原因であり、また安定化のためにはエージングボードのソケットの洗浄などの管理ロスが少なからず発生している。
【０００９】
そこで、本発明者は、エージングボードおよびソケットの潜在的問題点に着目し、ＩＣの電気的特性試験を行うにあたって、個片で行わず、基板状態のままでエージングを行うことを考え付いた。すなわち、ＭＡＰ方式の個片に切断する前の状態を利用し、チップを搭載する基板に、あたかもエージングボードに実装されているかのように結線をしておき、コネクタを装備して基板形態でのエージングを可能とするものである。
【００１０】
そこで、本発明の目的は、ＭＡＰ方式における半導体装置の製造方法において、エージングボードを不要とし、これによって製造工程のボード投資を抑制し、歩留まりの改善を実現することができる半導体装置の製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明による半導体装置の製造方法は、多数のチップを基板上に搭載し、この基板上に搭載された多数のチップを樹脂封止し、樹脂封止後に基板上に搭載された状態で多数のチップの電気的特性試験を行い、電気的特性試験後に基板上に搭載された多数のチップを各チップ毎に個片に切断し、各チップ毎に個片に切断した後、電気的特性試験の結果に基づいて良品／不良品を分類し、良品を製品として出荷する、各工程を有するものである。
【００１４】
さらに、前記半導体装置の製造方法において、基板は、多数のチップの各電極に接続され、電気的特性試験を行うための信号配線と、この信号配線に接続され、外部と接続するための外部端子とが設けられているものである。
【００１５】
また、前記半導体装置の製造方法において、基板は、多数のチップの各電極に接続され、めっき処理を行うための信号配線と、この信号配線に接続され、外部と接続するための外部端子とが設けられ、信号配線、または／および外部端子は任意に短絡されているものである。
【００１６】
また、前記半導体装置の製造方法において、電気的特性試験は、エージング、または／および選別試験に適用するものである。さらに、電気的特性試験は、基板上に搭載された多数のチップを一括して同時に試験するようにしたものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の一実施の形態の半導体装置の製造方法を示すフロー図、図２および図３は本実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法を示す説明図、図４は本実施の形態の半導体装置を示す断面図である。
【００１８】
まず、図１により、本実施の形態の半導体装置の製造方法の一例の製造フローを説明する。本実施の形態の半導体装置の製造方法は、たとえばメモリやマイコン・ロジックなどのＩＣをＭＡＰ方式により製造して出荷する場合に適用され、以下の工程により実行される。ここでは、チップと基板との接続をワイヤボンディングにより行い、またボール状の外部端子を搭載するＩＣを例に示すが、フリップチップボンディング方式を用い、外部端子がピン状のＩＣなどにも適用可能であることはいうまでもない。
【００１９】
（１）チップの用意工程（ステップＳ１）において、所望の集積回路が形成されたウェハをチップ毎に切断して個別に分離されたチップ１を用意する。なお、ウェハは、前工程において、酸化・拡散・不純物導入、配線パターン形成、絶縁層形成、配線層形成などのウエハ処理工程が繰り返されて所望の集積回路が形成された後、チップ毎に切断して個別に分離される。
【００２０】
（２）チップの搭載工程（ステップＳ２）において、ウェハから切断されて個別に分離された多数のチップ１を基板２上に搭載する。この基板２には、搭載される各チップ毎の配線やパッドの他に、電気的特性試験を行うための配線と、この配線に接続され、外部と接続するための外部端子となるエッジコネクタなどが設けられている。
【００２１】
（３）ワイヤボンディング工程（ステップＳ３）において、基板２上に搭載された多数のチップ１の各チップ１の電極と、対応する基板２上の各パッドとをワイヤ３によりそれぞれ接続する。
【００２２】
（４）樹脂封止工程（ステップＳ４）において、基板２上に搭載された多数のチップ１を、チップ１およびワイヤ３の電気的な露出部分を覆うように封止材４により封止する。
【００２３】
（５）ボール端子搭載工程（ステップＳ５）において、基板２の裏面に外部端子となるボール端子５を付ける。
【００２４】
（６）電気的特性試験工程（ステップＳ６）において、ワイヤ３によるボンディング、封止材４による樹脂封止、ボール端子５の搭載後に、基板２上に搭載された状態で多数のチップ１の電気的特性試験を一括して同時に行う。この電気的特性試験には、エージング、選別試験などがある。
【００２５】
エージングでは、たとえば定格を越える温度および電圧ストレスを印加して、将来不良に到る可能性のあるチップがスクリーニングされる。選別試験では、たとえばメモリのチップに対しては、ライトおよびリード動作により所定のテストパターンを用いてメモリ機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力パッド間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、メモリ制御のＡＣタイミングを試験するＡＣテストなどが行われる。また、マイコン・ロジックのチップに対しては、所定のテストパターンを用いてロジック機能を試験し、所定の機能通りに動作するか否かを確認する機能テストや、入出力パッド間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、ロジック制御のＡＣタイミングを試験するＡＣテストなどが行われる。
【００２６】
（７）切断工程（ステップＳ７）において、電気的特性試験後に、基板２上に搭載された多数のチップ１を各チップ毎に個片に切断する。
【００２７】
（８）出荷工程（ステップＳ８）において、各チップ毎に個片に切断した後、電気的特性試験の結果に基づいて良品／不良品を分類し、良品をＩＣ製品として出荷する。これにより、メモリ、マイコン・ロジックなどの半導体装置として出荷することができる。この半導体装置の構造については後述する。
【００２８】
次に、図２および図３により、本実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法の一例を説明する。図２は基板に対する入出力信号（封止材がない状態を示す）、図３は各チップに対する入出力信号をそれぞれ示し、ここではメモリのチップを例に、３０個を一括して試験する場合を説明する。
【００２９】
図２に示すように、基板２には、電気的特性試験を行うために、各チップ１の各電極に接続される入力ドライバライン１１と、入出力コンパレータライン１２の信号配線が引き回されており、これらの信号配線は外部と接続するためのエッジコネクタ１３の各外部端子までそれぞれ結線されている。また、この基板２には、図示しないが、めっき処理などを行うために、各チップ１の各電極に接続される信号配線と、この信号配線に接続されるエッジコネクタ１３の各外部端子が設けられ、これらの信号配線、外部端子は任意に短絡されている。
【００３０】
図３に示すように、詳細には、各チップ１のアドレス端子Ａ０〜Ａ１５、クロック端子ＣＬＫ、チップセレクト端子ＣＳに対してそれぞれ、アドレス信号Ａ０〜Ａ１５、クロック信号ＣＬＫ、バンクセレクト信号Ｂ０〜Ｂ４が入力され、入出力データＩ／Ｏ０〜Ｉ／Ｏ９５が入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５からそれぞれ入出力可能となっている。
【００３１】
電気的特性試験の際は、クロック信号ＣＬＫに同期させて、バンクセレクト信号Ｂ０〜Ｂ４により各チップ１内のバンクを選択するとともに、アドレス信号Ａ０〜Ａ１５により任意のメモリセルを選択する。そして、選択されたメモリセルに対して、電気的特性試験のためのテストデータを入出力データＩ／Ｏ０〜Ｉ／Ｏ９５として書き込み、さらに書き込んだテストデータを入出力データＩ／Ｏ０〜Ｉ／Ｏ９５として読み出し、書き込んだデータと読み出したデータとを比較する。この比較結果が一致していれば良品、不一致の場合は不良品として選別することができる。
【００３２】
以上のように、基板２には、エージングボードと同等な信号結線を予め付加しておき、さらに通常、ＭＡＰ方式の基板２はめっき処理などの目的で各チップ毎の信号線が無作為に連結されているので、この結線を予め回路設計し、必要な信号同士を結線しておき、末端として基板２の外周部にエッジコネクタ１３を形成し、そこに接続しておく。
【００３３】
その上で、めっき処理などの目的のためにはエッジコネクタ１３の端子の接続も行っておき、めっき処理などが完了した時点で、端子のショート結線は切断を行う。このように、チップ１が組み付けられて完成した基板２を、あたかもエージングボードのように扱い、エージングおよび選別試験を行う。この試験の結果は別途記録されており、最終的に個片に切断する際、記録データを元に良品／不良品を分類する。この方式により、従来必要であったエージングボードを不要とし、かつソケットの潜在的問題点である接触不良の歩留まりロスがなくなる。
【００３４】
次に、図４により、本実施の形態の半導体装置の一例の構成を説明する。本実施の形態の半導体装置は、前記の製造フローを経て製品として完成され、チップ１と、このチップ２が搭載される基板２と、チップ１の各電極と基板２上の各パッドとを接続するワイヤ３と、チップ１およびワイヤ３の電気的な露出部分を封止する封止材４と、外部端子となるボール端子５などから構成されている。
【００３５】
チップ１は、たとえばシリコン基板上に形成されたメモリ、マイコン・ロジックなどからなり、この表面上に金などの電極が設けられ、内部に形成されたメモリ、マイコン・ロジックなどの所定の集積回路の各端子から表面上の電極まで電気的に接続されている。
【００３６】
基板２は、たとえば多層配線層構造のガラス・エポキシ基板などからなり、たとえば金などの電極端子としてのパッドが表面上に設けられ、また裏面上に、たとえば金などの電極端子としてのランドが設けられ、表面上のパッドから各層間のスルーホール、各層の配線パターンを通じて裏面上のランドまで電気的に接続されている。
【００３７】
ワイヤ３は、たとえば金などの金属線からなり、このワイヤ３によりチップ１の表面上の各電極と基板２の表面上の各パッドとが電気的に接続される。
【００３８】
封止材４は、たとえばプラスチックなどの絶縁性樹脂材料からなり、この封止材４によりチップ１およびワイヤ３の接続部分など、電気的な露出部分を覆うように基板２の表面上が封止される。
【００３９】
ボール端子５は、たとえば鉛／すずや、鉛を含まない導電性金属材料などのボールからなり、基板２の裏面上の各ランドに接合され、基板２の裏面上に、たとえばアレイ状などで配列されている。
【００４０】
以上のように構成された半導体装置は、チップ１の集積回路の各端子から、このチップ１の表面上の電極、ワイヤ３、基板２の表面上のパッド、各層間のスルーホール、各層の配線パターン、裏面上のランドを通じ、この基板２のランドに接合されるボール端子５まで電気的に接続された状態となる。
【００４１】
従って、本実施の形態によれば、ＭＡＰ方式による半導体装置の製造において、組立後のチップ１が搭載された基板２を個片に切断する前の状態を利用し、チップ１を搭載する基板２に、あたかもエージングボードに実装されているかのように結線をしておき、かつエッジコネクタ１３を設けてエージングボードと同等の機能を有し、この状態でエージング、選別試験を行うことにより、エージングボードを不要とすることができる。よって、エージングボードへの投資が不要となり、またソケット起因の接触不良による歩留まりロスをなくすことができる。
【００４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
たとえば、前記実施の形態においては、チップと基板との接続をワイヤボンディング方式により行い、また外部端子としてボール端子を搭載するＩＣを例に説明したが、チップと基板との接続にフリップチップボンディング方式を用い、また外部端子としてピン端子を搭載するＩＣなどにも適用することができる。
【００４４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４５】
（１）基板上に搭載された状態で多数のチップの電気的特性試験を行い、電気的特性試験後に各チップ毎に個片に切断することで、エージングボードを不要とすることができるので、エージングボードへの投資が不要となり、かつソケット起因の接触不良による歩留まりロスをなくすことが可能となる。
【００４６】
（２）前記（１）により、ＭＡＰ方式における半導体装置の製造方法において、エージングボードが不要となるので、製造工程のボード投資を抑制し、歩留まりの改善を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の製造方法を示すフロー図である。
【図２】本発明の一実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法（基板に対する入出力信号）を示す説明図である。
【図３】本発明の一実施の形態の半導体装置の製造方法において、電気的特性試験工程における測定方法（各チップに対する入出力信号）を示す説明図である。
【図４】本発明の一実施の形態の半導体装置を示す断面図である。
【図５】本発明の前提となる半導体装置の製造方法の要部を示すフロー図である。
【符号の説明】
１  チップ
２，１０２  基板
３  ワイヤ
４，１０４  封止材
５  ボール端子
１１  入力ドライバライン
１２  入出力コンパレータライン
１３  エッジコネクタ
１１０  エージングボード
１１１  ソケット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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