(57)【特許請求の範囲】
【請求項１】
バス制御回路であって、
制御電極および第１出力電圧（Ｄ＋）を供給する共通電極を有する逆タイプのトランジスタの第１ペア（１０、２０）を備えた第１回路、
前記第１出力電圧（Ｄ＋）を逆方向に切り換え、第２電圧（Ｄ−）を供給する共通電極を有する逆タイプのトランジスタの第２ペア（３０、４０）を備えた第２回路、
前記第１出力電圧（Ｄ＋）に存する信号の一部を前記第２トランジスタペア（３０、４０）の前記制御電極に帰還させる第１静電結合手段（１３，２３）、および
前記トランジスタの内部特性を補償するとともに、立ち上がりおよび立ち下がり時間を統一化するため、前記第２電圧（Ｄ−）に存する信号の一部を前記第１トランジスタペアの前記制御電極に帰還させる第２静電結合手段（３３，４３）、を備えたこと、
を特徴とするもの。
【請求項２】
請求項１にかかるバス制御回路において、前記第１静電結合手段（１３，２３）は第１および第２のキャパシタを備え、前記第２静電結合手段（３３，４３）は第３および第４のキャパシタを備えており、
前記第１回路は、
第１制御回路によって制御されるグリッド電極、正の電圧（Ｖ＋）に接続されたソース電極およびドレイン電極を有するＰＭＯＳ型第１トランジスタ（１０）、
第２制御回路によって制御されるグリッド電極、負の電圧（Ｖ−）に接続されたソース電極およびドレイン電極を有し、前記第１および第２トランジスタのドレイン電極が共通出力電極（Ｄ＋）に接続されたＮＭＯＳ型第２トランジスタ（２０）、
前記第１トランジスタ（１０）の前記グリッドと前記ドレイン間に接続された第５キャパシタ（１１）、
前記第２トランジスタ（２０）の前記グリッドと前記ドレイン間に接続された第６キャパシタ（２１）、を備えており、
前記第１および第２トランジスタの前記グリッド電極は、前記第１（１３）および第２（２３）キャパシタにより前記制御回路の反対の出力電極（Ｄ−）にそれぞれ接続されていること、
を特徴とするもの。
【請求項３】
請求項２にかかるバス制御回路において、前記第２回路は、
第３制御回路によって制御されるグリッド電極、正の電圧（Ｖ＋）に接続されたソース電極およびドレイン電極を有するＰＭＯＳ型第３トランジスタ（３０）、
第４制御回路によって制御されるグリッド電極、負の電圧（Ｖ−）に接続されたソース電極およびドレイン電極を有するＮＭＯＳ型第４トランジスタ（４０）であって、前記第３および第４トランジスタのドレイン電極は、前記第１および第２トランジスタの共通電極とは反対方向に切り換える共通出力電極（Ｄ−）に接続されたもの、
前記第３トランジスタ（３０）の前記グリッドと前記ドレイン間に接続された第７キャパシタ（３１）、
前記第２トランジスタ（４０）の前記グリッドと前記ドレイン間に接続された第８キャパシタ（４１）、を備えており、
前記第３および第４トランジスタの前記グリッド電極は、前記第３（３３）および第４（２３）キャパシタにより前記第１制御回路の出力電極（Ｄ＋）にそれぞれ接続されていること、
を特徴とするもの。
【請求項４】
請求項３にかかるバス制御回路において、前記第１、第２、第３および第４キャパシタは、それぞれ、以下の関係を裏付ける値Ｃ１、Ｃ２、Ｃ３、Ｃ４を有する、
Ｃ１＝ＫｘＣ２
Ｃ３＝Ｃ１
Ｃ４＝Ｃ２
ここで、レシオＫは、前記第１トランジスタおよび第４トランジスタをそれぞれ駆動させる前記電源のバイアス電流のレシオと等しい、こと、
を特徴とするもの。
【請求項５】
請求項１にかかるバス制御回路において、前記第１静電結合手段（１３，２３）は第１および第２のキャパシタを備え、前記第２静電結合手段（３３，４３）は第３および第４のキャパシタを備えており、
前記第１回路は、
第１制御回路によって制御されるグリッド電極、負の電圧（Ｖ−）に接続されたソース電極およびドレイン電極を有するＮＭＯＳ型第１トランジスタ（１０）、
第２制御回路によって制御されるグリッド電極、正の電圧（Ｖ＋）に接続されたソース電極およびドレイン電極を有し、前記第１および第２トランジスタのドレイン電極が共通出力電極（Ｄ−）に接続されたＰＭＯＳ型第２トランジスタ（２０）、
前記第１トランジスタ（１０）の前記グリッドと前記ドレイン間に接続された第５キャパシタ（１１）、
前記第２トランジスタ（２０）の前記グリッドと前記ドレイン間に接続された第６キャパシタ（２１）、をさらに備えており、
前記第１および第２トランジスタの前記グリッド電極は、前記第１（１３）および第２（２３）キャパシタにより前記制御回路の反対の出力電極（Ｄ＋）にそれぞれ接続されていること、
を特徴とするもの。
【請求項６】
請求項２にかかるバス制御回路において、前記第２回路は、
第３制御回路によって制御されるグリッド電極、負の電圧（Ｖ−）に接続されたソース電極およびドレイン電極を有するＮＭＯＳ型第３トランジスタ（３０）、
第４制御回路によって制御されるグリッド電極、正の電圧（＋）に接続されたソース電極およびドレイン電極を有し、前記第３および第４トランジスタのドレイン電極が、前記第１および第２トランジスタの前記共通電極とは反対方向に切り換える共通出力電極（Ｄ＋）に接続されたＰＭＯＳ型第４トランジスタ（４０）、
前記第３トランジスタ（３０）の前記グリッドと前記ドレイン間に接続された第７キャパシタ（３１）、
前記第２トランジスタ（４０）の前記グリッドと前記ドレイン間に接続された第８キャパシタ（４１）、を備えており、
前記第３および第４トランジスタの前記グリッド電極は、前記第３（３３）および第４（２３）キャパシタにより前記第１制御回路の出力電極（Ｄ−）にそれぞれ接続されていること、
を特徴とするもの。
【請求項７】
請求項１〜６のいずれかにかかるバス制御回路において、電源の過ドレイン現象(power overdrain)を回避するため、当該バス制御回路は、前記第１及び第２トランジスタペアの同時通電(simultaneous conduction)を防止する装置、を備えること、
を特徴とするもの。
【請求項８】
請求項３又は請求項６にかかるバス制御回路において、前記第１、第２、第３および第４キャパシタは、キャパシタ配列により実現されること、
を特徴とするもの。
【請求項９】
請求項１〜８のいずれかにかかるバス制御回路において、当該バス制御回路は、ユニバーサルシリアルバス用のインターフェース回路を実現するよう構成されていること、
を特徴とするもの。
【発明の詳細な説明】
【発明の属する分野】
本発明は、バス制御回路に関し、より具体的には、スイッチ時間サーボシステム(switching time servo system)を備えたバス制御回路に関するものである。
【発明の背景】
通信システムは、恒常的に開発が行われ、動作速度は常に向上している。バス駆動回路又はバスバッファと呼ばれるバス制御回路は、ますます高速で動作される。
典型的な例は、ＣＣＩＴ規格で規定されている、データ処理システム間、具体的には、コンピュータ装置間、の動作の制御を意図するユニーバーサルシリアルバスである、シリアルインターフェースによって示される。かかる規定の最新のバージョン、すなわち、バス制御回路−ＵＳＢ２．０として知られている規格は、３つの異なる速度、すなわち、低速、全速、および高速で制御を行うよう設計されている。全速は、毎秒１２ビットと考えられ、かかる規定は、シリアルケーブルを駆動する両方の出力回路（又はバッファ）の切り換えタイミング(switching times)に関し、とくに厳しい制約を課す。
図１は、通常６オーム程度の低インピーダンスを有し、例えば、６ＭＨｚを５０ピコファラッドの静電負荷に変換する２つの制御回路、を備えたかかる制御回路の従来構造を示している。
第１の制御回路、すなわち、ドライバー１００は、ＰＭＯＳトランジスタ１０およびＮＭＯＳトランジスター２０をそれぞれ備えたＮＭＯＳ−ＰＭＯＳトランジスタのペアを元に構成されており、かかるトランジスタのドレインは、共通の電極Ｄ＋に接続されている。トランジスタ１０および２０は、それぞれ、キャパシタＣＬＰ１５により供給される電極Ｄ＋の出力電圧の立ち上がりと立ち下がりタイミングの絶対値の設定を可能にする結合キャパシタ１１および２１を有している。電流発生器１２および２２は、それぞれ、トランジスタ１０およびトランジスタ２０のグリッドを制御する。
制御回路は、同様に、電源３２および４２により各々制御されるとともに、結合キャパシタ３１および４１にそれぞれ関連づけられたトランジスタ３０およびトランジスタ４０を有するＮＭＯＳ−ＰＭＯＳトランジスタのペアを元に構成された第２制御回路２００を備えている。負荷（静電と考えられる）ＣＬＰ３５が接続されるＰＭＯＳトランジスタ３０およびＮＭＯＳトランジスタ４０の共通接合部には、電圧Ｄ−が供給され、電圧Ｄ−は、正反対の極性を有するトランジスタ１０および２０の共通電圧Ｄ＋へと切り換えられることになっている。
回路１００および２００を組み合わせることにより、バス用の二重構造を構成する。しかし、ＮＭＯＳとＰＭＯＳトランジスタの特性は、ほぼ同じ立ち上がりおよび立ち下がりの電圧Ｄ＋およびＤを生成するため組み合わせるのは困難であることが明かである。現在行われているように、例えば、抵抗器又はキャパシタを用いてそれらの内部特性がほぼ等しくなるようＮＭＯＳとＰＭＯＳトランジスタを組み合わせることは、製造工程中で最も困難なことである。
本明細書の目的は、制御回路、例えば、動作中の部品、具体的には、ＮＭＯＳとＰＭＯＳトランジスタ間の差違を補償可能とするＵＳＢ型インターフェース回路、を簡素な構成に設計するとともに、トランジスタのスイッチングのタイミング、具体的にはそれらの同じ立ち上がりおよび立ち下がりがはっきり認識できるよう組み合わせる、という問題に対する解決策を提供することにある。
【発明の要約】
本発明の目的は、ほぼ同じ立ち上がりおよび立ち下がり時間値を有するシリアルケーブルの制御又はインターフェース構成、を提供することにある。
また、本明細書の目的は、全速モードでの動作を可能とするＵＳＢシリアルポート用のインターフェース回路、を実現することにある。
本発明は、バスインターフェース回路であって、
制御電極、および、第１出力電圧（Ｄ＋）を供給する共通電極を有する逆タイプのトランジスタの第１ペア、を備えた第１回路、
以前の電圧を逆方向に切り換え、第２電圧（Ｄ−）を供給する共通電極を有する逆タイプのトランジスタの第２ペア、を備えた第２回路、
前記第１電圧（Ｄ＋）に存する信号の一部を前記第２トランジスタペアの前記制御電極に帰還させる第１静電結合手段、および
前記トランジスタの内部特性を補償するとともに、立ち上がりおよび立ち下がり時間を統一化するため、前記第２電圧（Ｄ−）に存する信号の一部を前記第１トランジスタペアの前記制御電極に帰還させる第２静電結合手段、
を備えたものによってかかる目標を達成する。
ＮＭＯＳとＰＭＯＳトランジスタの内部特性の差違を補償するとともに、ほぼ同じ立ち上がりおよび立ち下がり時間を得るため、結合は、交差結合キャパシタによって行われ、キャパシタを組み合わせるだけで簡単に可能になるよう実施されることが好ましい。
好ましい実施形態において、第１トランジスタペアは、正の電圧（Ｖ＋）に接続されたソース電極および制御信号を受信するグリッドを有するＰＭＯＳ型の第１トランジスタを備えている。ＮＭＯＳ型の第２トランジスタは、負の電圧（Ｖ−）に接続されたソース電極、および、御信号を受信するグリッドを有する。前記第１および第２トランジスタの両ドレイン電極は、出力電極に電圧（Ｄ−）を供給するために、互いに接続されている。第１の結合キャパシタは、第１トランジスタのグリッドとドレイン間にそれぞれ接続されており、同様に、第２結合キャパシタは、第２トランジスタのグリッドとドレイン電極間に挿入されている。交差静電結合は、前記第２制御回路の出力（Ｄ−）電圧に接続された１の電極、前記第１トランジスタのグリッドおよび前記第２トランジスタのグリッドにそれぞれ接続された第２の電極、を有する第１および第２交差結合キャパシタによって実現される。
前記第２回路は、制御回路によって制御されるグリッド電極、および、正の電圧（Ｖ＋）に接続されたソース電極およびドレイン電極を有するＰＭＯＳ型第３トランジスタを備えている。かかる第３トランジスタは、負の電圧（Ｖ−）に接続されたソース電極および出力電圧（Ｄ−）に接続された共通ドレイン電極を有するＮＭＯＳ型第４トランジスタ対して直列に配置される。ＮＭＯＳ型第４トランジスタは、負の電圧（Ｖ−）に接続されたソース電極を有し、そのグリッドは制御信号を受信する。第３出力結合キャパシタは、第３トランジスタのグリッドとドレイン間に接続され、同様に、第４出力結合キャパシタが、第４トランジスタのグリッドとドレイン間に接続される。
交差静電結合は、各々が、第１制御回路の出力電圧（Ｄ＋）に接続された第１電極、ならびに、第３トランジスタのグリッドおよび第４トランジスタのグリッドにそれぞれ接続された第２電極を有する、第３および第４交差結合キャパシタにより実現される。
好ましい実施形態においては、４つの交差結合キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４
の値は、以下の式に基づき設定され、
Ｃ１＝ＫｘＣ２
Ｃ３＝Ｃ１
Ｃ４＝Ｃ２
ここで、Ｋは、電源１２および４２のバイアス電流値のレシオにそれぞれ相当する。
なお、第１、第２、第３および第４トランジスタを、それぞれ、ＮＭＯＳ、ＰＭＯＳ、ＮＭＯＳおよびＰＭＯＳトランジスタとする二重構造を実現することができる。
電源の過ドレイン現象(overdrain)を回避するため、制御回路は、前記第１及び第２トランジスタペアの同時通電を防止する装置と組み合わせることが好ましい。
好ましい実施形態においては、キャパシタ配列による製造技術に基づいて第１および第２回路間に交差結合キャパシタが実現される。
【発明の説明】
ここで、ＵＳＢ型シリアルポートを構成するために用いられるインターフェース回路に関する好ましい実施形態を説明する。しかし、本発明が他の高速インターフェース回路を実現するためにも使用できることは、明らかである。したがって、本発明の構成は、図１に示した既知の構成と比較すれば直ちに理解可能であろう。すなわち、グランドに接続されたソース電極を有するＮＭＯＳトランジスタおよび正の電源電圧を受けるＰＭＯＳトランジスタを用いる場合について説明する。当業者であれば、かかる回路を、ＮＭＯＳトランジスタがグランドに接続されるとともに、ＰＭＯＳトランジスタに負の電圧が供給されるという二重構造を形成するよう変更することができる。
図２に示す構成について詳細に検討すると、第１回路は、そのソース電極を介して正の電源電圧Ｖ＋を受け取るとともに、バス制御回路の出力電極Ｄ＋に接続された自身のドレイン電極を有する第１ＰＭＯＳトタンジスタ１０から構成されていることが判る。極性が反対のＮＭＯＳトランジスタ２０は、出力電極Ｄ＋に接続されたドレイン電極および負の基準電圧Ｖ−に接続されたソース電極を有している。トランジスタ１０および２０のグリッド電極は、電圧Ｖ−を供給する第１電源１２および第２電源２２によって、それぞれ制御される。第１結合キャパシタ１１は、従来通りＰＭＯＳトランジスタ１０のグリッド電極とドレイン電極間に接続されている。同様に、第２結合キャパシタは、ＮＭＯＳトランジスタ２０のグリッドとそのドレイン電極間に挿入されている。図２の回路図において、出力電極Ｄ＋は、シリアルインターフェースの標準的な負荷に比較的近い値を示す静電負荷１５（ＣＬＰ）に接続されている、と想定される。しかし、かかる構成は例示のためだけであり、本発明は、それに限定されるべきでないことを理解すべきである。
第２回路は、トランジスタ１０と同じ型であり、正の電圧Ｖ＋に接続されたソース電極、および、出力電極Ｄ−に接続されるとともに、静電であるべき負荷３５により負荷が加えられたドレイン電極、を有する第３トランジスタ３０により構成される。ＮＭＯＳの第２トランジスタ２０と同じ型の第４トランジスタ４０は、出力電極Ｄ−と接続されたドレイン電極、および、負の電圧Ｖ−に接続されたソース電極を有する。トランジスタ１０および２０のグリッド電極は、スイッチ信号を受信することになる第３電源３２および第４電源４２（Ｖ＋）によって、それぞれ制御される。トランジスタペア１０および２０については、ＰＭＯＳトランジスタ３０のグリッドとドレイン電極間に第３結合キャパシタ３１が、ＮＭＯＳトランジスタ４０のグリッドとドレイン電極間に、第４結合キャパシタ４１が挿入されている。
トランジスタペア１０−２０および３０−４０間の内部特性の相違を補償するため、４つのキャパシタ１３、２３、３３および４３を設けることにより、制御回路１００と２００との間に、新しく有効な交差静電結合が実現される。
より正確に言うと、値Ｃ１を有する第１のキャパシタ１３が、第１のＰＭＯＳトランジスタ１０のグリッドとバス制御回路の逆出力Ｄ−間に挿入される。同様に、値Ｃ２を有する第２のキャパシタ２３が、第２のＮＭＯＳトランジスタ２０のグリッドと他の制御回路の出力Ｄ−間に挿入される。これにより、トランジスタ１０および２０のグリッド入力と、トランジスタペア３０−４０により構成される第２のバス制御回路の出力と、の間で第１の交差静電結合が実現される。
対称的に、トランジスタ３０および４０のグリッド入力と、第１回路の出力Ｄ＋と、の間で第２の交差静電結合が実現される。これを実現するため、値Ｃ３を有する第３のキャパシタ３３がトランジスタ３０のグリッドと出力Ｄ＋間に挿入され、値Ｃ４を有する第４のキャパシタ４３がトランジスタ４０のグリッドと出力Ｄ＋間に挿入される。なお、各トランジスタ１０、２０、３０および４０を駆動する電源１２、２２および３２および４２に関しては、変更がない。
図２に見られるように、出力電圧Ｄ＋およびＤ−は、反対方向に切り換えられる。交差結合キャパシタ１３、２３、３３および４３は、他の回路のトランジスタペア（この場合、３０および４０）の挙動を修正するため、いずれの制御回路の出力に存する情報の一部、例えば、トランジスタのペア１０−２０におけるＤ＋、を帰還させることを可能とする。動作中の部品の内部特性により、一方の回路は、他方の回路、例えば、トランジスタペア１０−２０、よりも迅速に切り換えられる。実現された交差結合は、実質的に、他方のペアの切り換え速度を速くし、これにより、トランジスタ間のスイッチタイミングのばらつきを低減させる。
かかる交差静電結合を用いることで、組み合わせることが非常に困難であった動作部品１０、２０、３０、および４０の内部特性を、効率的に補償することが可能となる。かかる補償は、４つのキャパシタ１３、２３、３３および４３から構成される非動作部品(passive components)を組み合わせることによって行われ、かかる組み合わせは、製造工程においてより容易におこなうことが出来る。
より詳しく述べると、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４の値は、以下の式に基づいて設定される：
Ｃ１＝ＫｘＣ２
Ｃ３＝Ｃ１
Ｃ４＝Ｃ２
ここで、Ｋ＝Ｉ１２  ／Ｉ４２ であり、Ｉ１２  ／Ｉ４２  は、それぞれ電源１２および４２におけるバイアス電流に相当する。当業者であれば、立ち上がりと立ち下がりタイミングの値を所望の値に設定するよう、キャパシタＣ１（他の値は、前述の式から得られる）の値を調整することが可能である。
図に見られるように、本発明は、キャパシタ値を簡単に調整するだけでトランジスタ１０、２０、３０および４０間に存する内部特性の差違を実質的に補償することを可能とする。キャパシタ１３、２３、３３および４３の値を組み合わせるための既知の全ての技術を、有効に用いることができること、に注目すべきである。したがって、当業者であれば、半導体素子の拡散勾配(diffusion gradients)による影響を回避するため、キャパシタ１３、２３、３３および４３を、半導体素子上にキャパシタアレイとして有効に配列させることができる。
同様に、トランジスタのグリッドを駆動させる制御回路は、このタイプの構成において通常用いられる既知の装置を有効に設けることが可能である、ということが判る。したがって、電源節約回路(power conservation circuit)は、かかる構成において従来行われていたように、同じタイミングで動作しない２のトランジスタを、自身に適用可能である。
前述したように、トランジスタ１０、２０、３０および４０の型を変更可能であることは明かである。したがって、インターフェース回路におけるトランジスタ１０および３０をＮＭＯＳ型トランジスタにするとともに、トランジスタ２０および４０をＰＭＯＳ型にしても実現可能である。具体的には、この目的のため、第１のトランジスタペアは、ＮＭＯＳ型第１トランジスタで構成され、そのソース電極は、負の電圧（Ｖ−）に接続され、そのグリッドは、制御信号を受信する。かかる第１のトランジスタペアは、さらに、正の電圧（Ｖ＋）に接続されるソース電極を有する第２トランジスタ（ＰＭＯＳ型トランジスタ）を備える。両ドレイン電極は、出力電極（Ｄ−）電圧を供給するため、一緒に接続されている。第１（第２に対応する）結合キャパシタは、第１（第２に対応する）トランジスタのグリッドおよびドレイン間にそれぞれ接続されている。交差静電結合は、第２制御回路の出力電圧（Ｄ＋）に接続された１の電極を有するとともに、第１（第２に対応する）トランジスタのグリッドに接続された第２の電極、をそれぞれ有する、第１（第２）キャパシタによって実現される。
同様に、第２制御回路は、グリッド電極、および、負の電圧（Ｖ−）に接続されたソース電極を有するＮＭＯＳ型の第３トランジスタを備えている。かかる第３トランジスタは、正の電圧（Ｖ＋）に接続されたソース電極、および、第３トランジスタを伴う共通ドレイン電極であって、出力電圧（Ｄ＋）に接続されたもの、を有するＰＭＯＳ型の第４のトランジスタに対し、直列に設けられている。第３出力結合キャパシタは、第３トランジスタのグリッドとドレインの間に接続され、同様に、第４の出力結合キャパシタは、第４トランジスタのグリッドとドレインの間に接続されている。したがって、交差静電結合は、第１制御回路の出力電圧（Ｄ−）に接続された電極、および、第３（第４に対応する）トランジスタのグリッドに接続された第２電極、をそれぞれ有する、第３（第４に対応する）キャパシタによって実現される。
【図面の簡単な説明】
【図１】図１は、公知のドライバー、すなわち、制御回路の構成を示している。
【図２】図２は、本発明の教示により改良された制御回路を示している。
【図１】
0004127372.tif 000002
【図２】
0004127372.tif 000003