(57)【特許請求の範囲】
【請求項１】
主表面の素子領域に集積回路が形成された第１半導体基板と、
前記第１半導体基板の主表面に形成され、所定箇所では主表面側から裏面側に亘って貫通する部分を含む埋め込み素子分離領域と、
前記埋め込み素子分離領域の内部に形成され、前記第１半導体基板の主表面側から裏面側に亘って貫通する前記素子領域に関係する埋め込み銅配線と、
前記第１半導体基板の主表面側の前記素子領域に関係する配線と、
主表面側を前記第１半導体基板の裏面側と対向させる第２半導体基板と、
前記第１半導体基板の裏面側の銅配線と前記第２半導体基板における素子領域に関係する配線が電気的に接続されるための接続部と、
を具備したことを特徴とする半導体装置。
【請求項２】
第１半導体基板の主表面における素子分離領域形成時に所定箇所において裏面側に配線を導ける深さの埋め込み素子分離領域を形成する工程と、
主表面に素子が構成された前記埋め込み素子分離領域内において裏面側に配線を導ける深さのトレンチを形成する工程と、
前記第１半導体基板の主表面における配線溝パターンを形成する工程と、
少なくとも前記配線溝パターン内にバリア金属を形成する工程と、
前記トレンチ及び配線溝パターンを埋め込む銅配線部材を形成する工程と、
前記第１半導体基板の主表面最上層に保護膜を形成する工程と、
前記保護膜を選択的にエッチングして前記銅配線部材に関係する第１バンプ電極群を形成する工程と、
前記第１半導体基板の裏面側を前記トレンチの銅配線部材が露出するまで研削及び研磨する工程と、
前記第１半導体基板の裏面側において保護膜を介し前記トレンチの銅配線部材に繋がる第２バンプ電極群を形成する工程と、
少なくとも前記第１半導体基板に対向させる第２半導体基板が準備され、前記第１半導体基板の第２バンプ電極群に各々対向する所定のバンプ電極群を有してそれぞれが電気的に接続される接続工程と、
少なくとも前記接続工程による前記第１、第２の半導体基板の積層形態が一つのチップとして切り出される工程とを具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェハレベルの３次元集積回路技術に係り、特に、ダマシン技術を用いた配線構造を伴う半導体装置に関する。
【０００２】
【従来の技術】
素子の微細化が進む中、ＬＳＩ製品における動作速度の向上が著しく、その要求も実際厳しくなってきている。配線関係による信号遅延やクロストークを考慮すると、配線の長さは動作高速化を妨げる大きな問題となる。
【０００３】
すなわち、配線が少なからず絡むパッケージや配線基板では避けることのできない深刻な問題となる。このような状況から、一方ではシステムＬＳＩの技術開発が進んでいる。システムＬＳＩは、周辺回路のＬＳＩを取り込みながら１チップ化への技術を着実に進歩させている。
【０００４】
しかし、システムＬＳＩの開発においては、長い開発期間と、異種プロセス混合によるチップコスト上昇を招くことになる。これにより、昨今技術開発の進歩が著しいメディア機器などが要望する短納期、低コストを満足できないのが現状である。
【０００５】
【発明が解決しようとする課題】
上述の理由により、３次元実装を主体とするシステム機能実装の要求が高まり、システムＬＳＩと実装技術の統合が重要になってきた。メディア機器産業では、周波数（高速化）と納期（短納期）で成長の度合いが決められる。このため、内蔵されるＬＳＩも、実装やパッケージ技術によって可能な限り接続長、配線長を短縮しなければならない。このような理由から、３次元実装モジュールは様々な工夫がなされ実用化の段階に入ってきている。
【０００６】
例えば、３次元実装モジュールは、従来、次のような構成が実用化、あるいは実用化段階にある。例えば、ＴＣＰ（Tape Carrier Package）を積層し、チップ積層間の接続はＴＣＰのアウターリードで達成する。または、ＴＣＰの積層間に配線用の枠体を配備して、チップ積層間の接続を達成する。その他、チップレベルで積層し、チップ積層間を側面の導電材を介して接続したもの等、様々な技術がある。
【０００７】
また、ウェハレベルの３次元集積回路技術も開発されている。集積回路ウェハにウェハ表面側から裏面に抜けるポリシリコンの埋め込み配線（ビア電極）を作り込んでおき、張り合わせ積層する他の集積回路ウェハと所望の接続を達成する構成である。この技術は、例えば月刊Semiconductor World 1999.11 の68〜71ページに開示されている。
【０００８】
上記構成によれば、埋め込み配線の長さはウェハの厚さ（例えば１０μｍ程度）に依存する。この結果、前者の３次元実装モジュールに比べて配線長、接続長を格段に短くすることができる。
【０００９】
上記ウェハレベルの３次元集積回路技術においては、埋め込み配線を形成するために一辺が２〜３μｍで深さが数１０μｍ程度の深溝を形成する。その後、溝内を酸化し、内部に低抵抗のポリシリコンを埋め込んで平坦化する。このようにして形成された埋め込み配線上にバンプ電極を形成する。他のウェハにはこのバンプ電極と対向する位置に配線電極が形成されている。これら２つのウェハは位置合わせされた後、バンプ電極と配線電極がそれぞれ接触、仮接着される。その後、ウェハ間に液体接着剤が注入され、ウェハどうしが張り合わせられる。
【００１０】
しかしながら、埋め込み配線の低抵抗化は十分とはいえない。また、埋め込み配線は素子分離絶縁膜下に形成され、その絶縁分離は埋め込み配線を形成する深溝内に相当量の酸化膜を被覆形成しなければ信頼性は得られない。
【００１１】
本発明は上記のような事情を考慮してなされたもので、３次元集積回路への組立てに必要な、低抵抗で高信頼性の埋め込み配線構造を有する半導体装置及びその製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、主表面の素子領域に集積回路が形成された第１半導体基板と、前記第１半導体基板の主表面に形成され、所定箇所では主表面側から裏面側に亘って貫通する部分を含む埋め込み素子分離領域と、前記埋め込み素子分離領域の内部に形成され、前記第１半導体基板の主表面側から裏面側に亘って貫通する前記素子領域に関係する埋め込み銅配線と、前記第１半導体基板の主表面側の前記素子領域に関係する配線と、主表面側を前記第１半導体基板の裏面側と対向させる第２半導体基板と、前記第１半導体基板の裏面側の銅配線と前記第２半導体基板における素子領域に関係する配線が電気的に接続されるための接続部とを具備したことを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、第１半導体基板の主表面における素子分離領域形成時に所定箇所において裏面側に配線を導ける深さの埋め込み素子分離領域を形成する工程と、主表面に素子が構成された前記埋め込み素子分離領域内において裏面側に配線を導ける深さのトレンチを形成する工程と、前記第１半導体基板の主表面における配線溝パターンを形成する工程と、少なくとも前記配線溝パターン内にバリア金属を形成する工程と、前記トレンチ及び配線溝パターンを埋め込む銅配線部材を形成する工程と、前記第１半導体基板の主表面最上層に保護膜を形成する工程と、前記保護膜を選択的にエッチングして前記銅配線部材に関係する第１バンプ電極群を形成する工程と、前記第１半導体基板の裏面側を前記トレンチの銅配線部材が露出するまで研削及び研磨する工程と、前記第１半導体基板の裏面側において保護膜を介し前記トレンチの銅配線部材に繋がる第２バンプ電極群を形成する工程と、少なくとも前記第１半導体基板に対向させる第２半導体基板が準備され、前記第１半導体基板の第２バンプ電極群に各々対向する所定のバンプ電極群を有してそれぞれが電気的に接続される接続工程と、少なくとも前記接続工程による前記第１、第２の半導体基板の積層形態が一つのチップとして切り出される工程とを具備したことを特徴とする。
【００１４】
本発明の半導体装置及びその製造方法によれば、埋め込み素子分離領域内にトレンチを形成し銅配線による埋め込み配線を構成する。これにより、寸法制御がしやすい銅配線が形成されると共に、低抵抗化にも寄与する。また、チップに切り出すのは最終段階である。電気的特性検査等はウェハの状態で行われる。これにより、ウェハレベルの３次元集積回路をチップ製品として構成する。
【００１５】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の構成を示す任意の断面図である。半導体基板１０１，１０２，１０３は、それぞれ主表面の素子領域１１に集積回路（ＭＯＳＦＥＴ等）が形成され、チップとして切り分けられた同等の大きさのものである。
【００１６】
半導体基板１０１，１０２には、それぞれ素子領域１１に関係する埋め込み銅配線１２と共に埋め込み素子分離領域１３１，１３２内において少なくともその主表面側から裏面側に亘って銅配線１２１，１２２が貫通するように埋め込まれている部分がある。銅配線１２１，１２２は、積層下の集積回路チップ（１０２や１０３）と電気的に接続するために設けられる。埋め込み素子分離領域１３１，１３２は、通常の埋め込み素子分離領域１３より深く形成されており、銅配線１２１，１２２が基板を貫通する深さ以上有するものである。
【００１７】
銅配線１２，１２１，１２２は、それぞれ層間絶縁膜１４の平坦化処理を伴うダマシン技術による埋め込み配線構造である。このような配線構造、少なくとも銅配線１２には図示しないがバリア金属が含まれる。その他の素子領域に関係する配線としてアルミニウム配線が含まれていてもよい（図示せず）。
【００１８】
上記銅配線１２，１２１，１２２には、基板主表面側において接続が必要な箇所にバンプ電極１５（例えば金バンプ）が設けられている。また、基板裏面側の銅配線１２１，１２２にもバンプ電極１５が設けられている。バンプ電極１５の周辺はパッシベーション膜１６で保護されている。図示しないアルミニウム配線による電極にもバンプ電極が設けられる。
【００１９】
半導体基板１０２は、その主表面側が半導体基板１０１の裏面側と対向しており、半導体基板１０１，１０２のバンプ電極１５どうしがそれぞれ接続されている。バンプ電極１５どうしは例えば熱圧着後に絶縁性の接着樹脂材ＡＤＨが注入された形態が考えられる。また、異方性の導電フィルムやペーストを用いた接続形態でもよい。
【００２０】
また、半導体基板１０３は、その主表面側が半導体基板１０２の裏面側と対向しており、半導体基板１０２，１０３のバンプ電極１５どうしがそれぞれ接続されている。バンプ電極１５どうしは例えば熱圧着後に絶縁性の接着剤が注入された形態が考えられる。また、異方性の導電フィルムやペーストを用いた接続形態でもよい。
【００２１】
上記のような積層チップ構成において、最上層の半導体基板１０１には、例えばバンプ電極１５に繋がる外部リード１７が設けられる。このような構成をパッケージ製品とする。すなわち、ウェハレベルの３次元集積回路の構成を伴い、所望の機能ＩＣチップが達成される。
【００２２】
上記構成によれば、埋め込み素子分離領域によって、選択酸化分離と比べて素子分離領域が狭く形成できる。これにより、素子領域の有効利用が期待できる。また、深い埋め込み素子分離領域内に形成された銅配線１２１，１２２による高信頼性の構成と低抵抗化が実現される。
【００２３】
図２〜図５は、それぞれ本発明の一実施形態に係る半導体装置の要部の製造方法を工程順に示す任意の断面図である。前記図１と同様の箇所には同一の符号を付して説明する。
【００２４】
図２に示すように、半導体集積回路ウェハＷ１は、主表面に埋め込み素子分離領域１３が形成される。この素子分離領域形成時に、所定箇所において裏面側に配線を導ける深さの埋め込み素子分離領域１３１を予め形成しておく。すなわち、埋め込み素子分離領域１３１は、ウェハＷ１の最終的な厚さよりある程度深く形成する。
その後、素子領域１１にＭＯＳＦＥＴなどの素子を含む集積回路が形成される。層間絶縁膜１４上において１層目の配線層となる配線溝を形成する前の段階（破線のレベル）で、フォトリソグラフィ技術を用いて所定深さのトレンチＴＲを形成する。このトレンチＴＲは、埋め込み素子分離領域１３１上の所定個所から裏面側に配線を引き出すため所定深さを有する。すなわち、トレンチＴＲは、ウェハＷ１の最終的な厚さよりある程度深く形成する。
【００２５】
次に再びフォトリソグラフィ技術を用いてその他の配線溝パターン２１を形成する。少なくとも配線溝パターン２１にはバリア金属２２をスパッタ法によって被覆する。
【００２６】
上記トレンチＴＲ及び配線溝パターン２１に、例えば無電解メッキ法により銅が埋め込まれる。この銅の埋め込みは必要に応じてトレンチＴＲと配線溝パターン２１に対して別々に行ってもよい。
【００２７】
その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて不要な箇所の銅を削除する。これにより、銅配線１２，１２１のプラグが形成される。さらに、配線溝パターンの形成、銅の埋め込み、ＣＭＰ法を経てダマシン技術による銅配線１２，１２１の配線構造が形成される。または、図示しないが、プラグパターンを配したエッチング選択比の異なる膜を層間絶縁膜中に設けて、プラグと配線パターンを同時にエッチング形成し、配線部材（ここでは銅）を埋め込むデュアルダマシン技術を用いてもよい。また、このような技術を用いて、必要とされるさらなる多層の配線構造を形成してもよい。その他、素子領域に関係する配線としてアルミニウム配線が含まれていてもよい。
【００２８】
次に、半導体集積回路ウェハＷ１の主表面の最上層は平坦化されその上にパッシベーション膜１６を形成する。次に、パッシベーション膜１６に対しフォトリソグラフィ工程を経て、上記配線構造の所定箇所に繋がるバンプ電極１５を形成する。図示しないアルミニウム配線による電極にもバンプ電極が設けられる。バンプ電極１５は例えば金バンプである。
【００２９】
次に、図３に示すように、半導体集積回路ウェハＷ１の主表面に保護テープ２３を張り付ける。そして、半導体集積回路ウェハＷ１の主表面側を保持し、裏面側を上記トレンチＴＲの銅配線１２１が露出するまで研削、研磨することにより、平坦化される。これにより、ウェハＷ１は所定の厚さにされる。
【００３０】
次に、図４に示すように、ウェハＷ１の平坦化された裏面側においてパッシベーション膜１６を形成する。次に、パッシベーション膜１６に対しフォトリソグラフィ工程を経て、ウェハＷ１の裏面側に露出した銅配線部１２１に繋がるバンプ電極１５を形成する。バンプ電極１５は例えば金バンプである。
【００３１】
一方、半導体集積回路ウェハＷ２が準備される。半導体集積回路ウェハＷ２も上述の半導体集積回路ウェハＷ１と同様な工程を経て、埋め込み素子分離領域１３，１３２、主表面の素子、配線構造（銅配線１２）、裏面側に配線を引き出すため埋め込み素子分離領域１３２内に埋め込みの銅配線１２２を有する。また、主表面のバンプ電極１５はすべて上記半導体集積回路ウェハＷ１の裏面側に露出した銅配線１２１に各々対向する位置に設けられている。埋め込みの銅配線１２２に繋がるバンプ電極１５も形成されている。その後、ウェハＷ２上を保護している図示しない保護テープを剥がし、ウェハの積層及び接着の工程に移行する。
【００３２】
すなわち、これら２つのウェハＷ１とＷ２は、それぞれ裏面と主表面とが対向し、位置合わせされて各バンプ電極１５どうしが熱圧着接続される。その後、絶縁性の接着樹脂材ＡＤＨが注入された形態とする。あるいは、異方性の導電フィルムやペーストを用い、熱圧着してもよい。すなわち、ウェハＷ１及びＷ２のバンプ電極１５どうしの間で導電粒子が粒径以下となって確実な電気的接続を実現する。
【００３３】
次に、図５に示すように、さらに、半導体集積回路ウェハＷ３が準備される。半導体集積回路ウェハＷ３も上述の半導体集積回路ウェハＷ１と同様な工程を経て、埋め込み素子分離領域１３、主表面の素子、配線構造（銅配線１２）をダマシン法等により形成する。ただし、ここでは積層最下層となるため裏面側に配線を引き出す必要はない。また、主表面のバンプ電極１５はすべて上記半導体集積回路ウェハＷ２の裏面側に露出した銅配線１２２に繋がるバンプ電極１５に各々対向する位置に設けられている。その後、ウェハＷ３上を保護している図示しない保護テープを剥がし、ウェハの積層及び接着の工程に移行する。
【００３４】
すなわち、これらウェハ１を積層したウェハＷ２と、ウェハＷ３は、それぞれ裏面と主表面とが対向し、位置合わせされて各バンプ電極１５どうしが熱圧着接続される。その後、絶縁性の接着樹脂材ＡＤＨが注入された形態とする。あるいは、異方性の導電フィルムやペーストを用い、熱圧着してもよい。すなわち、ウェハＷ１及びＷ２のバンプ電極１５どうしの間で導電粒子が粒径以下となって確実な電気的接続を実現する。
【００３５】
この後、ダイシング工程に入る。これにより、半導体集積回路ウェハＷ１〜Ｗ３の積層形態を１つのチップとして破線で示すカットラインＣＬに従って切り分けていく。これにより、前記図１に示すように外部リードを形成するなどして、パッケージ製品化する。これにより、ウェハレベルの３次元集積回路の構成として所望の機能ＩＣが実現される。
【００３６】
上記実施形態の方法によれば、埋め込み素子分離領域によって、選択酸化分離と比べて素子分離領域が狭く形成できる。これにより、素子領域の有効利用が期待できる。また、埋め込み素子分離領域１３１や１３２にトレンチを形成し、銅配線による埋め込み配線を構成する。これにより、寸法の制御がしやすい銅配線が形成されると共に、低抵抗化にも寄与する。さらに、チップに切り出すのはウェハどうしを積層し、接続し終えた最終段階である。電気的特性検査等はウェハの状態で行うことができる。これにより、生産性の高いウェハレベルの３次元集積回路をチップ製品とすることができる。なお、図示しないが、さらなる複数層の半導体集積回路チップを積層することも可能である。
【００３７】
【発明の効果】
以上説明したように本発明によれば、埋め込み素子分離領域を形成し、所定の埋め込み素子分離領域の内部に銅配線による基板を貫通する埋め込み配線を構成する。これにより、寸法の制御がしやすい銅配線が形成されると共に、低抵抗化にも寄与する。また、チップに切り出すのは最終段階であって、電気的特性検査等はウェハの状態で行われる。これにより、生産性が高く、配線長、接続長を格段に短くすることができる、３次元集積回路への組立てに高信頼性の埋め込み配線構造を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を示す任意の断面図である。
【図２】本発明の一実施形態に係る半導体装置の要部の製造方法を工程順に示す任意の第１断面図である。
【図３】本発明の一実施形態に係る半導体装置の要部の製造方法を工程順に示す任意の第２断面図である。
【図４】本発明の一実施形態に係る半導体装置の要部の製造方法を工程順に示す任意の第３断面図である。
【図５】本発明の一実施形態に係る半導体装置の要部の製造方法を工程順に示す任意の第４断面図である。
【符号の説明】
１０１，１０２，１０３…半導体基板（集積回路チップ）
１１…素子領域
１２，１２１，１２２…銅配線
１３，１３１，１３２…埋め込み素子分離領域
１４…層間絶縁膜
１５…バンプ電極
１６…パッシベーション膜
１７…外部リード
２１…配線溝パターン
２２…バリア金属
２３…保護テープ
ＡＤＨ…絶縁性の接着樹脂材
ＣＬ…カットライン
ＴＲ…トレンチ
Ｗ１〜３…半導体集積回路ウェハ
【図１】
0004123682.tif 000002
【図２】
0004123682.tif 000003
【図３】
0004123682.tif 000004
【図４】
0004123682.tif 000005
【図５】
0004123682.tif 000006