(57)【特許請求の範囲】
【請求項１】
行列状に配列されるメモリセルからなるメモリセルアレイと、
それに対応して配置され、前記メモリセルアレイからの読み出しデータの増幅及び外部データの書き込みを行う機能を有するデータ入出力回路と、
前記メモリセルアレイからワード線を選択する機能を有するロウデコーダから構成され、
外部制御信号及び外部アドレス信号を受け、選択された前記メモリセルへの読み出し及び書き込み動作の制御を行う制御回路をさらに備え、前記外部制御信号及び前記外部アドレス信号によって、選択された前記メモリセルへの読み出し及び書き込み動作を行うメモリブロックであって、
前記制御回路により制御される前記データ入出力回路が、前記メモリセルアレイ上において一定方向に配置される内部データバスに対応して設けられ、指定のデータバスを選択する機能を有する複数のデータバス選択回路と、
前記複数のデータバス選択回路が選択するデータバス数に対応して設けられ、前記メモリセルアレイの読み出しデータの増幅及び外部データの書き込み機能を有する複数のリードアンプ／ライトバッファ回路と、
前記複数のリードアンプ／ライトバッファ回路に対応して設けられ、外部と読み出し書き込みデータの入出力を行う機能を有するデータ入出力バッファ回路を含み、
対応する前記メモリセルアレイからデータ転送の方向に前記複数のデータバス選択回路、前記複数のリードアンプ／ライトバッファ回路、前記複数のデータ入出力バッファ回路の順に対応するメモリセルアレイ幅に配置され、
さらに前記メモリセルアレイごとに、前記データ入出力回路の外部データバスが接続される側に隣接して配置される冗長救済用ヒューズを有し、前記データ入出力回路が、前記冗長救済用ヒューズによる救済信号をデコードするデコード回路を有するメモリブロック。
【請求項２】
前記データ入出力回路が、外部又は内部からの制御信号によりビット幅を変更する機能を有する回路をさらに含む請求項１記載のメモリブロック。
【請求項３】
前記複数のリードアンプ／ライトバッファ回路と前記複数のデータ入出力バッファ回路を内部データバスの延長方向に複数配列することにより、複数のビット幅を構成できる機能を有する請求項２記載のメモリブロック。
【請求項４】
複数の前記メモリセルアレイが前記ロウデコーダに隣接して配置され、
前記メモリセルアレイに対応して配置される前記データ入出力回路が前記制御回路に隣接して配置され、
前記制御回路が、前記外部制御信号を取り込む機能を有する入力バッファ回路と、前記外部アドレス信号を取り込む機能を有するアドレスバッファ回路と、前記入力バッファ回路からの出力信号をデコードする機能を有するコマンドデコード回路と、前記アドレスバッファ回路からデータバスを選択するためのカラムアドレス信号を受け、前記カラムアドレス信号をプリデコードする機能を有するカラムプリデコーダと、前記コマンドデコード回路からの出力信号と前記カラムプリデコード信号を受け、前記データ入出力回路を制御する機能を有するデータ系制御回路と、前記アドレスバッファからの出力されるワード線を選択するためのロウアドレス信号を受け、前記ロウアドレス信号をプリデコードし、前記ロウデコーダへロウプリデコード信号を出力する機能を有するロウプリデコーダを有し、
前記ロウデコーダの方向へ前記入力バッファ回路、前記コマンドデコード回路、前記カラムプリデコーダ、前記データ系制御回路、前記ロウプリデコーダの順に配置されている請求項１記載のメモリブロック。
【請求項５】
二つの請求項１記載の前記メモリブロックが隣接して配置され、各前記メモリブロックが同一の前記外部制御信号及び外部アドレス信号により制御され、各前記メモリブロックの有する各外部入出力データバスを用いて、各前記メモリブロック内の各前記メモリセルアレイへ任意のデータの読み出し書き込み動作を行う機能を有することを特徴とする半導体記憶装置。
【請求項６】
前記外部制御信号及び外部アドレス信号が、所定の前記メモリブロック内部で分岐され、他の各前記メモリブロックへ入力される請求項５記載の半導体記憶装置。
【請求項７】
周囲を外部より印加される電源線により取り囲まれた前記メモリブロックによって構成される請求項５記載の半導体記憶装置。
【請求項８】
前記メモリブロックに設けられている内部電源回路のうち唯一つの前記内部電源回路内における検知回路からの検知レベルに応答して、前記半導体記憶装置全体の内部電源回路の出力回路が動作する請求項５記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置に設けられている前記メモリブロックに設けられている内部電源回路内における検知回路のうち、唯一つの前記検知回路のみを動作させる請求項８記載の半導体記憶装置。
【請求項１０】
隣接する前記メモリブロックの配置情報により前記メモリブロック内に設けられている内部電源回路内部の検知回路の動作／非動作を自動的に判別する回路をさらに含む請求項９記載の半導体記憶装置。
【請求項１１】
隣接する前記メモリブロックの配置情報により前記メモリブロック内に設けられている内部電源回路内部の検知回路の動作／非動作を自動的に判別する判定回路を有し、全ての前記メモリブロックの内部電源回路の出力回路が、前記判定回路からの出力信号により動作する唯一つの前記内部電源回路内における検知回路が出力する検知レベルに応答して動作する請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にロジック回路等と同一半導体チップ上に集積化される混載型半導体記憶装置に関する。さらに特定的には半導体記憶装置のレイアウト構成に関する。
【０００２】
【従来の技術】
図１０は、従来のロジック回路と集積化される半導体記憶装置の全体の構成を示すものであり、図１０において、従来の半導体記憶装置１は、ロジック回路１０から外部制御信号ＥＸＣＭＤ、外部アドレス信号ＥＸＡＤＤにより制御され、ロジック回路と外部データバスＤＩＯａ―ＤＩＯｆを介して、データ転送が行われる。従来の半導体記憶装置１は、各々が行列上に配列されるメモリセルからなるメモリセルアレイ３ａ―３ｆと、メモリセルアレイ３ａ―３ｆにそれぞれ対応して設けられ、内部データバスＤＬａ―ＤＬｆを介して、選択メモリセルからの読み出しデータの出力及び外部データの書き込みを行うデータ入出力回路４ａ―４ｆと、メモリセルアレイ３ａ―３ｆからワード線を選択するロウデコーダ５ａ―５ｃと、外部制御信号及び外部アドレス信号を受け、データ入出力回路とロウデコーダを制御する制御回路６とで構成されている。
【０００３】
図１１は、従来の半導体記憶装置１におけるデータ入出力回路の構成図である。図１１に示すように、データ入出力回路４は、各内部データバスＤＬから外部データバスＤＩＯのバス幅分のデータバスを選択するデータバス選択回路４１と、内部データバスＤＬを介してメモリセルの読み出しデータの増幅及びデータの書き込みを行うリードアンプ／ライトバッファ４２と、外部の読み出し書き込みデータの入出力を外部データバスＤＩＯを介して行うデータ入出力バッファ回路４３とで構成されている。
【０００４】
図１２は、従来の半導体記憶装置１における制御回路６の構成図である。図１２に示すように制御回路６は、外部制御信号ＥＸＣＭＤを取り込む入力バッファ回路６１と、外部アドレス信号ＥＸＡＤＤを取り込むアドレスバッファ回路６２と、入力バッファ回路の出力信号ＩＮＣＭＤを受け、コマンドのデコードを行うコマンドデコーダ６３と、内部データバスを選択するためのカラムアドレス信号ＹＡＤＤを受け、プリデコードを行うカラムプリデコーダ６４ａ―６４ｃと、コマンドデコーダの出力信号ＣＭＤ及びカラムプリデコーダからの出力信号ＰＹａ―ＰＹｃを取り込み、データ入出力回路の制御を行うデータ系制御回路６５ａ―６５ｃとアドレスバッファ回路からワード線を選択するためのロウアドレス信号ＸＡＤＤを受け、プリデコードを行うロウプリデコーダ６６ａ―６６ｃとで構成されている。また、７は内部電源回路を示し、メモリセルトランジスタのリーク電流を抑えるためのＶＢＢ電位、あるいはビット線のプリチャージ電位等を発生し、図示はしていない電源線によってメモリセルアレイに伝達する。
【０００５】
次に、半導体記憶装置１の基本動作について、読み出し動作を例にとって説明する。
【０００６】
まず外部制御信号ＥＸＣＭＤ、外部アドレス信号ＥＸＡＤＤがクロックの立ち上がりエッジで、それぞれ入力バッファ回路６１、アドレスバッファ回路６２に取り込まれる。取り込まれた外部制御信号は、入力バッファを通じてコマンドデコーダ６３に入力しデコードされ、読み出し動作であることが識別される。ロウプリデコーダ６６ａ―６６ｃから出力されたロウプリデコード信号ＰＸａ―ＰＸｃは、ロウデコーダに入力され、メモリセルアレイ３ａ―３ｆ内から指定のワード線が選択され、メモリセルからの読み出しデータが、図示していないセンスアンプにより増幅され、データバス上に出力される。
【０００７】
一方、コマンドデコーダからの出力信号である内部コマンド信号ＣＭＤとカラムプリデコード信号ＰＹａ―ＰＹｃは、データ系制御回路６５ａ―６５ｃに入力され、データ入出力回路内の各回路にデータバスの選択やリードアンプ駆動の制御等を行う制御信号がデータ系制御信号から出力される。図ではこの制御信号をＩＯＣＮＴａ―ＩＯＣＮＴｃとして示している。
【０００８】
データ入出力回路では、データバス選択回路によりビット幅分の内部データバスを選択する。選択されたデータバスからの読み出しデータはリードアンプ回路でラッチされ、データ系制御回路から出力される制御信号により増幅され、データ入出力バッファ回路に転送される。転送データは入出力バッファ回路から外部データバスを介し、ロジック回路に出力される。
【０００９】
【発明が解決しようとする課題】
ここでは、図１０に示すように、1チップ上にロジック回路と半導体記憶装置を集積化する場合を考える。ロジック回路１０と半導体記憶装置１はデータバスＤＩＯａ―ＤＩＯｆを介して、データの授受が行われる。ロジック回路と半導体記憶装置を同チップ上に集積化する利点として、外部ピンを介さずデータの授受が行えるため、両者間の高速データ転送を実現できること、あるいは外部データバスの配線ピッチが短くなるため、ビット幅を拡張することができること等が挙げられる。
【００１０】
ところで、従来の混載用半導体記憶装置は、品種ごとに決定された制御回路とデータ入出力回路（以下、「周辺回路」という。）とメモリセルアレイにより構成されているため、ロジック回路が比較的大容量のメモリ容量を必要とする場合、一般に周辺回路を固定したまま、メモリ容量のみを行方向に増加するという対応が取られていた。
【００１１】
しかし、このようなメモリ容量の変更では、内部データバス長の増大によるデータバスの負荷の増大あるいはロウデコーダ内を伝わるロウプリデコート信号の遅延により半導体記憶装置自体の動作速度が劣化してしまうため、実質的にデータ転送能力が低下してしまうという問題点があった。
【００１２】
また、従来のように制御回路が列方向に配列される構成を取ると、外部入力からデータ系制御回路あるいはロウデコーダに入力されるまでの配線長が長くなり、制御回路内における各回路間の配線のために多くの配線領域を必要としてしまうという問題点もあった。
【００１３】
さらに、半導体記憶装置とロジック回路の集積化の利点である高ビット幅を十分生かすためには、各ロジック回路に対応して柔軟にそのビット幅を変更できるようにする必要がある。
【００１４】
本発明は上述したような問題点を解消するべく、動作速度を劣化させることなく、容易にメモリ容量及びビット幅の構成を変更でき、またロジック回路との集積化に適した回路及びレイアウト構成を有する半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明にかかるメモリブロックは、行列状に配列されるメモリセルからなるメモリセルアレイと、それに対応して配置され、メモリセルアレイからの読み出しデータの増幅及び外部データの書き込みを行う機能を有するデータ入出力回路と、メモリセルアレイからワード線を選択する機能を有するロウデコーダから構成され、外部制御信号及び外部アドレス信号を受け、選択されたメモリセルへの読み出し及び書き込み動作の制御を行う制御回路をさらに備え、外部制御信号及び外部アドレス信号によって、選択されたメモリセルへの読み出し及び書き込み動作を行うメモリブロックであって、制御回路により制御されるデータ入出力回路が、メモリセルアレイ上において一定方向に配置される内部データバスに対応して設けられ、指定のデータバスを選択する機能を有する複数のデータバス選択回路と、複数のデータバス選択回路が選択するデータバス数に対応して設けられ、メモリセルアレイの読み出しデータの増幅及び外部データの書き込み機能を有する複数のリードアンプ／ライトバッファ回路と、複数のリードアンプ／ライトバッファ回路に対応して設けられ、外部と読み出し書き込みデータの入出力を行う機能を有するデータ入出力バッファ回路を含み、対応するメモリセルアレイからデータ転送の方向に複数のデータバス選択回路、複数のリードアンプ／ライトバッファ回路、複数のデータ入出力バッファ回路の順に対応するメモリセルアレイ幅に配置され、さらに前記メモリセルアレイごとに、前記データ入出力回路の外部データバスが接続される側に隣接して配置される冗長救済用ヒューズを有し、前記データ入出力回路が、前記冗長救済用ヒューズによる救済信号をデコードするデコード回路を有することを特徴とする。
【００１６】
かかる構成により、データ転送の方向に各回路を配置することによってデータ転送が高速化されるとともに、広いビット幅を有する半導体記憶装置に適したレイアウト構成を実現することが可能となる。
【００１７】
また、本発明にかかるメモリブロックは、データ入出力回路が、外部又は内部からの制御信号によりビット幅を変更する機能を有する回路をさらに含むことが好ましい。同一の半導体記憶装置において容易に異なるビット幅を構成することができるからである。
【００１８】
また、本発明にかかるメモリブロックは、複数のリードアンプ／ライトバッファ回路と複数のデータ入出力バッファ回路を内部データバスの延長方向に複数配列することにより、複数のビット幅を構成できる機能を有することが好ましい。結合するロジック回路に対応して任意のビット幅を有する半導体記憶装置の設計を容易に行うことができるからである。
【００２１】
また、本発明にかかるメモリブロックは、複数のメモリセルアレイがロウデコーダに隣接して配置され、メモリセルアレイに対応して配置されるデータ入出力回路が制御回路に隣接して配置され、制御回路が、外部制御信号を取り込む機能を有する入力バッファ回路と、外部アドレス信号を取り込む機能を有するアドレスバッファ回路と、入力バッファ回路からの出力信号をデコードする機能を有するコマンドデコード回路と、アドレスバッファ回路からデータバスを選択するためのカラムアドレス信号を受け、カラムアドレス信号をプリデコードする機能を有するカラムプリデコーダと、コマンドデコード回路からの出力信号とカラムプリデコード信号を受け、データ入出力回路を制御する機能を有するデータ系制御回路と、アドレスバッファからの出力されるワード線を選択するためのロウアドレス信号を受け、ロウアドレス信号をプリデコードし、ロウデコーダへロウプリデコード信号を出力する機能を有するロウプリデコーダを有し、ロウデコーダの方向へ入力バッファ回路、コマンドデコード回路、カラムプリデコーダ、データ系制御回路、ロウプリデコーダの順に配置されていることが好ましい。制御回路を構成する各回路を、ロウデコーダの幅でもってクリティカルパスの順に配置することにより、制御回路内の各回路間の配線長を極めて短くすることができ回路動作の高速化を図ることができるからである。また、一定方向に配列されることから、制御回路内部の各回路の配線及びデータ系制御回路からデータ入出力回路への配線が容易となるからである。
【００２２】
次に、上記目的を達成するために本発明にかかる半導体記憶装置は、上述したメモリブロック二つが隣接して配置され、各メモリブロックが同一の外部制御信号及び外部アドレス信号により制御され、各メモリブロックの有する各外部入出力データバスを用いて、各メモリブロック内の各メモリセルアレイへ任意のデータの読み出し書き込み動作を行う機能を有することを特徴とする。
【００２３】
かかる構成により、半導体記憶装置の動作速度を劣化させずに、メモリ容量を増加することが可能となる。
【００２４】
また、本発明にかかる半導体記憶装置は、外部制御信号及び外部アドレス信号が、所定のメモリブロック内部で分岐され、他の各メモリブロックへ入力されることが好ましい。外部に結合されるロジック回路が、外部制御信号に関するただ1つのインタフェースを介して、半導体記憶装置を構成する全てのメモリブロックを制御することができるからである。
【００２５】
また、本発明にかかる半導体記憶装置は、周囲を外部より印加される電源線により取り囲まれたメモリブロックによって構成されることが好ましい。半導体記憶装置の電源が強化できるとともに雑音を低減することができるからである。
【００２６】
また、本発明にかかる半導体記憶装置は、メモリブロックが、通常動作用とテストモード用のデータ入力及び出力信号線と、テスト時には出力データをラッチするラッチ回路と、クロックに同期してデータを出力する転送回路を含み、隣接する２つのメモリブロックが同一のデータ入力及び出力信号線によりテストを行う機能を有することが好ましい。テスト時に制御するテストピン数を削減することができるからである。
【００２７】
また、本発明にかかる半導体記憶装置は、メモリブロックに設けられている内部電源回路のうち唯一つの内部電源回路内における検知回路からの検知レベルに応答して、半導体記憶装置全体の内部電源回路の出力回路が動作することが好ましい。半導体記憶装置内の内部発生電圧レベルの調整をただ一つの検知回路の調整により行うことができるからである。
【００２８】
また、本発明にかかる半導体記憶装置は、半導体記憶装置に設けられているメモリブロックに設けられている内部電源回路内における検知回路のうち、唯一つの検知回路のみを動作させることが好ましい。非検知回路による悪影響やプロセスの変動による検知レベルのばらつきによって流れる貫通電流の発生を防止することができるからである。
【００２９】
また、本発明にかかる半導体記憶装置は、隣接するメモリブロックの配置情報によりメモリブロック内に設けられている内部電源回路内部の検知回路の動作／非動作を自動的に判別する回路をさらに含むことが好ましい。半導体記憶装置内部の全内部電源回路の中でただ一つの検知回路のみを動作させる半導体記憶装置を容易に実現することができるからである。
【００３０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体記憶装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる半導体記憶装置の構成図である。図１において、半導体記憶装置１は単独で動作可能な複数のメモリブロック２ａ、２ｂ及び２ｃが隣接して配置された構成をとっている。
【００３１】
ここで、各メモリブロック２ａ―２ｃは、外部印加される電源により周囲を囲まれている。また、半導体記憶装置１は、ロジック回路１０と外部制御信号ＥＸＣＭＤ、外部アドレス信号ＥＸＡＤＤ及び外部データバスＤＩＯａ―ＤＩＯｆを介して、結合している。つまり、半導体記憶装置１は、ロジック回路１０からの外部制御信号ＥＸＣＭＤと外部アドレス信号ＥＡＤＤに関する入力インタフェースをただ一つだけ有し、これらの外部信号はメモリブロック２ｂ内で、例えば第４層メタル配線により配線され、各メモリブロック２ａ、２ｃに入力される。それに対して、外部データバスＤＩＯａ―ＤＩＯｆは、各メモリセルアレイ３ａ―３ｆに対応して配置されているので、各メモリブロック２ａ―２ｃ内の各メモリセルアレイ３ａ―３ｆには任意のデータの読み出し及び書き込みが行われる。
【００３２】
次にメモリブロック２ａを例に取り、各メモリブロックの構成について説明する。図２に示すように、メモリブロック２ａは、行列上に配列されたメモリセルからなるメモリセルアレイ３ａ及び３ｂと、メモリセルアレイに対応して設けられ、内部データバスＤＬａ及びＤＬｂを介して選択メモリセルの読み出しデータの増幅及び出力と外部データの書き込みを行うデータ入出力回路４ａ及び４ｂと、メモリセルアレイからワード線を選択するロウデコーダ５ａと、外部制御信号と外部アドレス信号を受け、データ入出力回路４ａ及び４ｂとロウデコーダ５ａを制御する制御回路６ａとで構成されている。また、７ａは内部電源回路を示し、メモリブロック内に発生する電位を伝達するものである。８ａ及び８ｂは冗長救済用ヒューズを示し、メモリセルアレイに対応して配置されている。
【００３３】
データ入出力回路４ａ及び４ｂは、各内部データバスＤＬａ及びＤＬｂから外部データバスＤＩＯａ及びＤＩＯｂのバス幅分のデータバスを選択するデータバス選択回路４１ａ及び４１ｂと、内部データバスＤＬａ及びＤＬｂを介してメモリセルからの読み出しデータの増幅及びデータの書き込みを行うリードアンプ／ライトバッファ回路４２ａ及び４２ｂと、外部データバスＤＩＯａ及びＤＩＯｂを介して、外部とのデータの授受を行うデータ入出力バッファ回路４３ａ及び４３ｂとから構成されており、図２に示すように配置されている。
【００３４】
さらに図３は、制御回路６ａの詳細な配置構成を示したものである。図３に示すように制御回路６ａは、ロジック回路１０と向かい合う面から、隣接するメモリブロック２ａ内から分岐される外部コマンド信号ＥＸＣＭＤを取り込む入力バッファ回路６１ａと、同じくメモリブロック２ａから分岐された外部アドレス信号ＥＸＡＤＤを取り込むアドレスバッファ回路６２ａと、入力バッファから出力された信号ＩＮＣＭＤをデコードするコマンドデコーダ６３ａと、アドレスバッファ６２ａから出力され、内部データバスを選択するためのカラムアドレス信号ＹＡＤＤを取り込み、プリデコードを行うカラムプリデコーダ６４ａと、コマンドデコーダからの出力信号ＣＭＤとカラムプリデコーダの出力信号ＰＹを取り込み、データ入出力回路を制御する制御信号ＩＯＣＮＴを出力するデータ系制御回路６５ａと、メモリセルアレイからワード線を選択するためのロウアドレス信号を取り込み、ロウプリデコード信号ＰＸをロウデコーダに出力するロウプリデコーダ６６ａとで構成されている。
【００３５】
図２、図３に示されているように、データ入出力回路４ａ及び４ｂがメモリセルアレイの幅でもってデータ転送の方向に配列されるため、データ入出力回路４ａ及び４ｂのデータ転送が高速化され、またロジック混載に適した広いビット幅を実現するためのデータ入出力回路４ａ及び４ｂの最適なレイアウト配置を実現することができる。
【００３６】
また、制御回路６ａは、入力となる外部信号の取り込み回路である入力バッファ回路６１ａ、アドレスバッファ回路６２ａから、出力となるロウプリデコーダ６６ａまでロウデコーダの幅にクリティカルパスの順にレイアウト配置され、かつ配線長が短くなるので、クリティカルパスが高速化される。
【００３７】
さらに、データ系制御回路についても、カラムプリデコーダ６４ａ及びコマンドデコーダ６３ａからの出力信号が短い配線長で結ばれ、これらの配線がいずれも入力バッファからロウデコーダへの一定の方向に配列するため、配線遅延の減少による回路動作の高速化及び制御回路内部の各回路への配線やデータ系制御回路からデータ入出力回路内の各回路への配線が容易となる。
【００３８】
このような構成を有するメモリブロック２ａ―２ｃを図１に示すように配列し、半導体記憶装置1を構成する。外部制御信号及び外部アドレス信号は、1つの半導体記憶装置に対して1つのインタフェースから入力され、半導体記憶装置１を構成するメモリブロック２ｂ内で分岐され、各メモリブロックの入力バッファ回路及びアドレスバッファ回路に入力される。
【００３９】
各メモリブロックは単独で動作可能であるように設計されているため、外部信号を内部で分岐し、各メモリブロックに入力して制御する構成とすることにより、メモリブロック本来の動作速度を劣化させずに半導体記憶装置１の容量を増大できる。また、このとき各メモリブロック内の制御回路に入力される外部制御信号及び外部アドレス信号を配線するための配線領域は、例えば第４層メタル配線を用いることにより、周辺回路上を配線することによって、外部信号の配線による面積の増大を防ぐことができる。
【００４０】
さらに、これらの外部信号を通常動作の制御に用いられるノーマルモード用信号線と、テスト時のみ用いられ、通常動作時には「ハイ」もしくは「ロー」に固定されるテストモード用信号線を交互に配置することにより、配線間のクロストークによる配線遅延が低減される。また、周辺回路上の外部信号が配線されない領域においては、第４層メタル配線を用いて、半導体記憶装置１全体に電源線がメッシュ上に配線されるため、電源が強化される。
【００４１】
さらに、各メモリブロックは電源線により周囲を取り囲んでいるため、各メモリブロックの境界で電源線がさらに強化されることになる。また、取り囲んだ電源線により、隣接するメモリブロック内のメモリセルアレイあるいはデータ入出力回路間の雑音を低減する効果がある。さらに、半導体記憶装置１がこのような構成をとることにより、複数のメモリブロックを隣接配置し、外部信号を配線するだけで、容易に任意の容量を有するメモリブロックを設計できる。
【００４２】
以上のように本実施の形態１によれば、半導体記憶装置を各々が単独で動作する機能を有する複数のメモリブロックを隣接して配置し、外部入力信号が半導体記憶装置を構成するメモリブロック内部で分岐されて各メモリブロックに入力し、各メモリブロックがロジック回路と各々の外部データバスを介して各メモリセルアレイにデータの読み出し書き込み動作を行うことにより、メモリブロックの動作速度を劣化させずに半導体記憶装置のメモリ容量を増加することができる。
【００４３】
また、各メモリブロックの制御回路をロウデコーダの幅にあわせて、入力バッファ、コマンドデコーダ、カラムプリデコーダ、カラム制御回路、及びロウプリデコーダと、クリティカルパスの順に配置することにより、周辺回路内における各回路間の配線長の短縮による周辺回路の高速化を図ることができ、制御回路の各配線が列方向に配列されることによって、データ系制御回路からデータ入出力回路への配線が容易となる。
【００４４】
さらに、データ入出力回路をメモリセルアレイからデータバス選択回路、リードアンプ／ライトバッファ回路、データ入出力バッファ回路の順に配置することにより、データ転送の高速化を図ることができ、また各メモリブロックを電源線により取り囲むことにより、半導体記憶装置全体の電源が強化される。
【００４５】
（実施の形態２）
図４は本発明の実施の形態２にかかる半導体記憶装置の構成図であり、図４において、半導体記憶装置1はメモリブロック２ａ―２ｃが隣接して配置される構成となっている。内部電源回路７ａ―７ｃは、各メモリブロックに設けられた内部電源回路を示し、各内部電源回路内の検知回路７１ａ―７１ｃから出力される各検知レベルＶＤＥＣａ―ＶＤＥＣｃは、メモリブロック1内でただ一つの検知レベルＶＤＥＣとして結合され、この共通検知レベルＶＤＥＣが半導体記憶装置内に設けられている全ての内部電源回路の出力回路７２ａ―７２ｃに入力され、各メモリブロックに内部発生電位ＶＯＵＴが伝達される。
【００４６】
また、７３はメモリブロックの隣接情報に基づいて、検知回路に判定信号ＶＯＰａ―ＶＯＰｃを出力し、検知回路の動作、非動作に関する指示を行う内部電源動作判定回路である。
【００４７】
図５は、内部電源動作判定回路の具体的構成を示した図である。図５において、７３ａ―７３ｃは各メモリブロック２ａ―２ｃ内の内部電源回路に設けられた内部電源動作判定回路を示し、９１ａ―９１ｃはそれぞれのメモリブロックの隣接情報を取り込み、検知回路の動作、非動作を判定し、指示する判定回路を示す。また、９２ａ―９２ｃは隣接するメモリブロックに隣接情報を与える隣接情報出力回路である。以下では、具体的に内部電源動作判定回路の動作について説明する。
【００４８】
判定回路９１ａ―９１ｃは、パワーオンリセット信号を初段のインバータのゲートへの入力とするようなラッチ回路であり、かかるインバータを構成するＰチャネルトランジスタのソース側には、隣接するメモリブロックからの隣接情報出力回路９２ａ―９２ｃにおける出力信号が接続されている。
【００４９】
隣接情報出力回路９２ａ―９２ｃは、外部電源ＶＤＤに抵抗Ｒａ―Ｒｃを結合し、メモリブロック端に、例えば第4層メタル配線等で配置される構成となっている。判定回路９１ａ―９１ｃに入力されるパワーオンリセット信号は、電源投入時には「ハイ」レベルを保ち、一定時間経過後「ロー」に立ち下がる信号である。
【００５０】
つまり、内部電源判定回路内の各判定回路は電源投入されると、「ハイ」データがラッチされる。その後パワーオンリセット信号が「ロー」に立ち下がると、メモリブロックの隣接情報、すなわち図７においては、上側にメモリブロックが隣接するような内部電源動作判定回路７３ｂ―７３ｃでは、ラッチ回路を構成する初段インバータのＰチャネルトランジスタのソース電位にＶＤＤが入力されるため、パワーオンリセット信号が「ロー」に立ち下がることにより、判定回路に「ロー」がラッチされる。
【００５１】
これに対し、図７において、半導体記憶装置の上端に配置されたメモリブロック内の内部電源動作判定回路７３には隣接情報が入力されないため、初段インバータを構成するＰチャネルトランジスタのソース電位は「ＯＰＥＮ」となり、パワーオンリセット信号が「ロー」に立ち下がっても、ラッチされた「ハイ」データがそのままラッチされ続ける。このラッチ回路からの出力信号が内部電源回路内部の検知回路に入力され、検知回路の動作／非動作が決定される。
【００５２】
このため、半導体記憶装置内部の全内部電源回路の中で、図７において上端のメモリブロック内における内部電源回路内部の検知回路のみが動作し、各内部電源回路の検知レベルを結合しているため、半導体記憶装置はただ一つの検知レベルにより、各内部電源回路の出力レベルが決定される。このことにより、ヒューズ等により電圧レベルを調整するような手段を講じる際、全ての内部電源回路がただ一つの検知レベルに応答して出力電位を決定するため、メモリブロック内全ての検知回路を調整することなく、検知レベルを決定する検知回路についてのみ検知レベルを調整すればよい。
【００５３】
また、半導体記憶装置内でただ一つだけの検知回路を動作し、他の検知回路を非動作とするため、消費電力の低下はもとより、検知レベルを結合することにより、プロセスの変動による検知レベルのばらつきによって流れる貫通電流の発生を防止することができる。さらに内部電源動作判定回路を設けることにより、半導体記憶装置内部の全内部電源回路の中でただ一つの検知回路のみを動作させる半導体記憶装置が容易に実現される。
【００５４】
以上のように本実施の形態２によれば、半導体記憶装置を構成するメモリブロックの全内部電源回路のうち、ただ一つの内部電源発生回路内部の検知回路が出力する各検知レベルにより全て内部電源回路の発生電位を決定するため、ただ一つの検知回路の検知レベルを調整することにより、半導体記憶装置を構成するすべてのメモリブロックの内部電源回路で発生した内部電位を調整することができる。また各内部電源回路に内部電源動作判定回路を設け、隣接情報から半導体記憶装置を構成する全てのメモリブロックの中でただ一つのメモリブロックの有する内部電源回路の検知回路を動作させるため、消費電力の低下を図ることができ、検知レベルを結合することにより、プロセスの変動によって生じる検知レベルのばらつきにより流れる貫通電流の発生を防止することができる。
【００５５】
なお、本実施の形態２では、半導体記憶装置を構成するメモリブロックの中で、左端のメモリブロックにおける内部電源回路内部の検知回路を動作させたが、内部電源動作判定回路を変更することにより、半導体記憶装置を構成するどのメモリブロックの内部電源回路内部の検知回路を動作させても良い。
【００５６】
（実施の形態３）
図６は本発明の実施の形態３にかかる半導体記憶装置の要部を示したものであり、メモリブロック２ａ及び２ｂによって構成されている。本実施の形態３にかかる半導体記憶装置は、実施の形態１でみられるような外部制御信号及び外部アドレス信号と同様に、1ビットのテストデータ入力信号ＰＤＩＮ、テストデータ出力信号ＰＤＯがメモリブロック２ａに入力し、内部で分岐して各メモリブロックに配線している。メモリブロック２ａ及び２ｂは検査時のテストピン数削減するため、図示しないデコード回路によりメモリセルアレイ及びビットのデコードが行われ、1ビットのデータの入出力により検査が行われる。
【００５７】
図６において、１００ａ―１００ｑ及び１０１ａ―１０１ｑはそれぞれメモリブロック２ａ及び２ｂ内のデータ出力バッファ回路を示し、入力ＯＵＴＥＮに「ハイ」入力されると導通状態になり、「ロー」入力で「Ｈｉ−Ｚ」状態となる。制御信号からのデコード信号ＰＴは各データ出力バッファ回路のＯＵＴＥＮに入力され、ただ一つの出力バッファ回路のみ導通状態となり、その他は「Ｈｉ−Ｚ」状態とされる。各出力バッファ回路からの出力はＰＤＯＵＴａ、ＰＤＯＵＴｂとして一つの配線に結合され、テストデータラッチ回路１０２ａ及び１０２ｂに入力される。テストデータラッチ回路はクロックの立ち上がりに同期して、データを出力するＤＦＦ回路から構成される。転送指示回路１０３ａ及び１０３ｂはトライステートバッファとスイッチ１０４により構成され、制御回路からの制御信号ＰＤＯＥＮ１あるいはＰＤＯＥＮ２により、外部へのデータ出力の制御を行う。以下では具体的にテスト時のデータ出力動作について、タイミングチャート（図７）を用いて説明する。ここでは、メモリブロック２ａ及び２ｂがレーテンシー２であるような半導体記憶装置であるとする。
【００５８】
まず、メモリブロック２ａ及び２ｂにクロックサイクル＃ａ、＃ｂにおいてリードコマンドが入力されるとする。クロックサイクル＃ａでの読み出しデータは、２サイクル後のクロックサイクル＃ｃの立ち上がりエッジまでに出力バッファからの出力信号ＰＤＯＵＴａ、ＰＤＯＵＴｂが確定される。そのため、テストデータラッチ回路１０２ａ及び１０２ｂは出力信号ＰＤＯＵＴａ、ＰＤＯＵＴｂをクロックサイクル＃ｂのクロック立ち下がり期間中に取り込むことができ、クロックサイクル＃ｃの立ち上がりエッジを受け、出力信号ＰＤＯＢａ、ＰＤＯＢｂを転送回路に出力する。
【００５９】
転送回路１０３ａ及び１０３ｂは、それぞれスイッチ１０４ａ及び１０４ｂにより選択された制御信号ＰＤＯＥＮ１、ＰＤＯＥＮ２より制御される。ＰＤＯＥＮ１、ＰＤＯＥＮ２はそれぞれ立ち上がりエッジ、立ち下がりエッジに同期したパルス信号であり、そのためデータ出力信号線ＰＤＯにはテストデータ出力信号クロックサイクル＃ｃの立ち上がりエッジに同期してメモリブロック２ａの出力信号ＤＱａ＃ａが、クロックサイクル＃ｃの立ち下がりエッジに同期してメモリブロック２ｂの出力信号ＤＱＢ＃ａがそれぞれ出力される。
【００６０】
以下、クロックサイクル＃ｂでの読み出しデータについても同様に、クロックサイクル＃ｄの立ち上がりエッジ及び立ち下がりエッジに同期して、メモリブロックａ及びｂの読み出しデータＤＱａ＃ｂ、ＤＱｂ＃ｂが出力される。このため、メモリブロック２ａ及び２ｂの検査に必要なテストデータの出力信号線がわずかに1本のみとなる。
【００６１】
以上のように本実施の形態３によれば、データ入出力回路内に、制御信号から出力される出力ビットをデコードするデコード信号を受け、ただ一つのみを導通状態とし、その他を「Ｈｉ−Ｚ」状態とするデータ出力バッファ回路と、テストモード時にデータ出力バッファ回路の出力データをラッチするテストデータラッチ回路と、そのテストデータラッチ回路からの出力データを制御信号により、隣接するメモリブロックで共用するテストモード用データ出力信号線に出力する転送回路により、隣接するメモリブロックの出力データをそれぞれクロックの立ち上がりエッジと立ち下がりエッジに分けて出力するために、テスト時に制御するテストピン数を削減することが可能となる。
【００６２】
（実施の形態４）
図８は本発明の実施の形態４にかかる半導体記憶装置の要部を示したものであり、４はデータ入出力回路を示し、データバス選択回路４１、リードアンプ／ライトバッファ回路４２、データ入出力バッファ回路４３、冗長救済用ヒューズから出力された冗長救済信号ＲＯＭをデコードするデコード回路４４とで構成されており、８は冗長救済用ヒューズである。冗長救済用ヒューズから出力された冗長救済信号はデコード回路でデコードされ、内部データバス単位を救済する構成となっている。
【００６３】
このため、データ入出力回路はメモリセルアレイから、データバス選択回路４１、デコード回路４４、リードアンプ／ライトバッファ回路４２、データ入出力バッファ回路４３の順に配列され、また冗長救済用ヒューズ８がデータ入出力バッファ回路４３に隣接するように配置されている。
【００６４】
従来、ヒューズ間隔は配線間隔よりも広く取る必要があるため、ビット幅が拡張された場合においては、ヒューズを各メモリセルアレイに対応して配置することは配線上困難であった。しかし、このように冗長救済用ヒューズ８から出力される救済情報ＲＯＭをデコードするデコード回路４４をデータ入出力回路４内に設けることによりヒューズ本数を大幅に削減し、また冗長救済用ヒューズ８をデータ入出力回路４の最外部に隣接して配置させることにより、ヒューズが各メモリセルアレイに対応して配置されても、外部ロジック回路と広いデータバス幅を設けるための十分な配線面積を確保できる。
【００６５】
また本実施の形態４では、外部への出力ビット幅はデータ系制御回路から出力されるビット制御信号により、ビット幅を用途に応じて変更できる構成を有している。
【００６６】
図９は本実施の形態４にかかる半導体記憶装置におけるメモリブロックの要部構成図である。図９において、メモリブロックが１２８ビットの内部データバスを持ち、外部データバスを１６あるいは８ビットに変更できるものとする。ここでは読み出し動作を例に、ビット幅が１６ビット、あるいは８ビットでの動作について説明する。
【００６７】
まず、外部アドレス信号に対応したメモリセルアレイ内の選択メモリセルの読み出しデータが内部データバスに出力される。内部データバスは、制御回路からのデータバス選択信号を受け、１２８本から１６本が選択される。選択された１６本のバスに対応して設けられている１６個のリードアンプ／ライトバッファ回路４２１ａ―４２１ｑは、それぞれリードアンプ駆動信号により駆動され、増幅された読み出しデータＤＬＯａ―ＤＬＯｑがそれぞれ出力バッファ回路１１１ａ―１１１ｑに転送される。出力バッファ回路は制御回路からのビット幅制御信号ＩＯＣＨＧにより制御され、ＩＯＣＨＧが「ロー」のとき出力バッファ回路のＯＵＴＥＮに「ハイ」が入力され、１６個全ての出力バッファ回路が導通状態となり、「ハイ」のときにはビット選択アドレスＰＴＡＤＤに選択された８個のみが導通状態となり、その他が「Ｈｉ−Ｚ」となるように出力される。外部データバスＤＩＯは隣り合う２つのデータバスがＮチャネルトランジスタにより結合され、ビット制御信号ＩＯＣＨＧが「ハイ」になると、隣り合う出力データ信号線がショートとされ、同一のデータが出力される。
【００６８】
またデータ入出力回路内のリードアンプ／ライトバッファ回路、入出力バッファ回路は、ここで設定したように１６個の各リードアンプ回路、入出力バッファ回路でセル化し、より多くのビット幅を必要とする半導体記憶装置を設計する場合、各回路セルを行方向に配列することにより、データ転送速度を保ちつつ、容易に必要なビット幅に応じたメモリブロックが設計できる。
【００６９】
以上のように本実施の形態４によれば、データ入出力回路内部に冗長救済用ヒューズからの救済信号をデコードするデコード回路を設けることにより、ヒューズ本数を削減でき、冗長救済用ヒューズがデータ入出力回路の最外部に隣接して配置されるため、ヒューズが各メモリセルアレイに対応して配置されても、外部との広いデータバス幅を設けるための十分な配線面積を確保することができる。
【００７０】
また、ビット制御信号とビット選択信号により、データ入出力回路内のデータ入出力バッファ回路の一部または全てを導通し、その他を「Ｈｉ−Ｚ」とさせ、さらに外部データバスを制御することによって、容易にビット幅を変更することができる。
【００７１】
さらに、各複数のリードアンプ／ライトバッファ回路及びデータ入出力バッファ回路をセル化しておき、必要に応じて各回路セルを行方向に配列することにより、データ転送速度を保ちつつ容易に必要な外部ビット幅に応じたメモリブロックが容易に設計できる。
【００７２】
なお、本実施の形態４においてはビット制御信号を内部で発生させているが、外部から制御させるものであってもよく、そのビット幅もビットを選択するための外部アドレス信号とともに入力することにより複数のビット構成を選択できるようにしても良いことは言うまでもない。
【００７３】
【発明の効果】
以上のように本発明にかかるメモリブロックによれば、行列上にメモリセルが配置されたメモリセルアレイとメモリセルアレイに対応して配置され、データ入出力回路がメモリセルアレイから外部データバスまでデータ転送の順に配置された構成をもつデータ入出力回路と、メモリセルアレイからワード線を選択するロウデコーダと、外部制御信号およびアドレス信号を取り込みデータ入出力回路およびロウデコーダの制御を行い、ロジック回路に向かい合う面からロウデコーダの方向へクリティカルパスの順に配置される制御回路と、メモリセルアレイに対応した冗長救済用のヒューズにより構成されることにより、容易にレイアウト設計を行うことができ、高速動作及び高速データ転送することが可能となる。
【００７４】
また、データ入出力回路が制御回路からの制御信号により容易にビット幅を変更することができ、データ入出力回路がデータ入出力回路内の各回路セルを複数配列して構成することにより、容易に任意のビット構成を有するメモリブロックを実現することが可能となる。
【００７５】
また、本発明にかかる半導体記憶装置によれば、上述したメモリブロックを複数個隣接して配置し、外部制御信号及び外部アドレス信号が前記メモリブロック内部で分岐され、各メモリブロックに入力することにより制御するという構成により、メモリ容量の増大によっても高速動作をすることができる。
【００７６】
さらに、本発明にかかる半導体記憶装置によれば、メモリブロックの隣接情報により内部電源回路の動作、非動作を決定する判定回路を有することにより、全てのメモリブロック内の内部電源回路における検知回路のなかで、ただ一つの検知回路のみを動作させ、その検知レベルにより全ての内部電源回路内の出力回路を動作することにより、複数の内部電源回路の検知回路のなかでただ一つの検知回路の検知の調節により、半導体記憶装置全体の内部発生電位を調節することが可能となる。
【００７７】
また、本発明にかかる半導体記憶装置によれば、テスト時の入出力データ信号を各メモリブロックに配線し、データ出力バッファ回路の出力データをラッチするラッチ回路とクロックに同期させてデータを出力する転送回路を有する設けることにより、テスト時により少ないテストピンにより検査が可能となる。さらに、必要に応じて、任意にビット幅とメモリ容量を有する半導体記憶装置を容易に設計することも可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１にかかる半導体記憶装置の構成図
【図２】  本発明の実施の形態１にかかるメモリブロックの構成図
【図３】  本発明の実施の形態１にかかるメモリブロックにおける制御回路の概略構成図
【図４】  本発明の実施の形態２にかかる半導体記憶装置における内部電源回路の概略構成図
【図５】  本発明の実施の形態２にかかる半導体記憶装置における内部電源動作判定回路の構成図
【図６】  本発明の実施の形態３にかかる半導体記憶装置における出力バッファ回路の構成図
【図７】  本発明の実施の形態３にかかる半導体記憶装置におけるテスト時のデータ出力動作を示すタイミングチャート図
【図８】  本発明の実施の形態４にかかるメモリブロックの概略構成図
【図９】  本発明の実施の形態４にかかるメモリブロック内部におけるデータ出力回路の構成図
【図１０】  従来の半導体記憶装置の全体構成図
【図１１】  従来の半導体記憶装置内部におけるデータ入出力回路周辺の構成図
【図１２】  従来の半導体記憶装置内部における制御回路の構成図
【符号の説明】
１  半導体記憶装置
２  メモリブロック
３、３ａ−３ｆ  メモリセルアレイ
４、４ａ−４ｆ  データ入出力回路
４１、４１ａ、４１ｂ  データバス選択回路
４２、４２ａ、４２ｂ、４２１ａ−４２１ｑ  リードアンプ／ライトバッファ回路
４３、４３ａ、４３ｂ  データ入出力回路
４４  冗長救済情報デコード回路
５ａ、５ｂ、５ｃ  ロウデコーダ回路
６、６ａ、６ｂ、６ｃ  制御回路
６１、６１ａ  入力バッファ回路
６２、６２ａ  アドレスバッファ回路
６３、６３ａ  コマンドデコード回路
６４、６４ａ、６４ｂ、６４ｃ  カラムプリデコーダ
６５、６５ａ、６５ｂ、６５ｃ  データ系制御回路
６６、６６ａ、６６ｂ、６６ｃ  ロウプリデコーダ
７、７ａ、７ｂ、７ｃ  内部電源回路
７１ａ、７１ｂ、７１ｃ  内部電源回路内の検知回路
７２ａ、７２ｂ、７２ｃ  内部電源回路内の出力回路
７３ａ、７３ｂ、７３ｃ  内部電源回路内の内部電源動作判定回路
８、８ａ、８ｂ、８ｃ  冗長救済用ヒューズ
９１ａ、９１ｂ、９１ｃ  判定回路
９２ａ、９２ｂ、９２ｃ  隣接情報出力回路
１００ａ−１００ｑ  出力バッファ回路
１０１ａ−１０１ｑ  出力バッファ回路
１０２ａ、１０２ｂ  テストデータラッチ回路
１０３ａ、１０３ｂ  転送回路
ＤＬ、ＤＬａ−ＤＬｆ  内部データバス
ＤＩＯ、ＤＩＯａ−ＤＩＯｆ  外部データバス
ＥＸＣＭＤ  外部制御信号
ＥＸＡＤＤ  外部アドレス信号
ＩＮＣＭＤ  内部コマンド信号
ＣＭＤ  コマンドデコード信号
ＸＡＤＤ  ロウアドレス信号
ＹＡＤＤ  カラムアドレス信号
ＩＯＣＮＹＴ、ＩＯＣＮＴａ、ＩＯＣＮＴｂ、ＩＯＣＮＴｃ  データ系制御信号
ＰＸ、ＰＸａ、ＰＸｂ、ＰＸｃ  ロウプリデコード信号
ＰＹ、ＰＹａ、ＰＹｂ、ＰＹｃ  カラムプリデコード信号
ＶＯＵＴ  内部発生電位
ＶＤＥＣ、ＶＤＥＣａ、ＶＤＥＣｂ、ＶＤＥＣｃ  検知レベル
ＶＯＰａ、ＶＯＰｂ、ＶＯＰｃ  動作指示信号
Ｒａ、Ｒｂ、Ｒｃ  抵抗
ＰＯＲ  パワーオンリセット信号
ＰＤＯＵＴａ、ＰＤＯＵＴｂ  データ出力バッファからの出力信号
ＰＤＯＢａ、ＰＤＯＢｂ  テストデータラッチ回路からの出力信号
ＰＤＯＥＮ１、ＰＤＯＥＮ２  データ転送制御信号
ＰＤＯ  外部データ出力信号
ＰＴ、ＰＴＡＤＤ  ビット選択デコード信号
ＤＱａ＃ａ、ＤＱａ＃ｂ、ＤＱｂ＃ａ、ＤＱｂ＃ｂ  出力データ
ＩＯＣＨＧ  ビット幅制御信号
【図１】
0004157256.tif 000002
【図２】
0004157256.tif 000003
【図３】
0004157256.tif 000004
【図４】
0004157256.tif 000005
【図５】
0004157256.tif 000006
【図６】
0004157256.tif 000007
【図７】
0004157256.tif 000008
【図８】
0004157256.tif 000009
【図９】
0004157256.tif 000010
【図１０】
0004157256.tif 000011
【図１１】
0004157256.tif 000012
【図１２】
0004157256.tif 000013