(57)【特許請求の範囲】
【請求項１】
製品としての機能を実現する内部回路と、
外部から入力された制御信号に従って前記内部回路から出力された応答信号を、外部から入力された選択信号によって選択されているときにのみ、外部に出力する選択回路と
を備え、
前記選択回路は、前記選択信号によって選択されているときにのみ前記制御信号を前記内部回路に入力し、
前記選択回路は、前記選択信号によって選択されていないときに前記内部回路を待機状態にし、
前記内部回路は、前記外部からのクロック信号が入力されなくなると前記待機状態になる回路であり、
前記選択回路は、前記選択信号によって選択されているときに前記外部からのクロック信号を前記内部回路に入力させ、前記選択信号によって選択されていないときに前記外部からのクロック信号を前記内部回路に入力させない手段を有する
ことを特徴とする半導体集積回路。
【請求項２】
半導体試験装置により請求項１記載の半導体集積回路を複数個並列に試験する半導体集積回路の試験方法であって、
全ての半導体集積回路の制御信号入力端子を半導体試験装置の制御信号出力端子に共通接続しておき、前記半導体試験装置から全ての半導体集積回路に同時に制御信号を送信するステップと、
全ての半導体集積回路の応答信号出力端子を半導体試験装置の応答信号入力端子に共通接続しておき、前記選択信号により半導体集積回路を順次選択し、選択した半導体集積回路から半導体試験装置に応答信号を順次送信するステップと
を含む
ことを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置により試験される半導体集積回路、および複数の半導体集積回路を並列に試験する半導体集積回路の試験方法に関する。
【０００２】
【従来の技術】
１台のＬＳＩテスタ（半導体試験装置）による半導体デバイス（半導体集積回路）のテスト（試験）は、シングルテストと、パラレルテスト（並列試験）とに大別される。シングルテストは、１台のＬＳＩテスタによりＤＵＴ（被試験半導体デバイス）を１個ずつ順次テストするものである。また、パラレルテストは、１台のＬＳＩテスタにより複数のＤＵＴを同時にテストするものである。
【０００３】
図１５は従来の半導体デバイスに対するシングルテストシステムの構成図である。ＬＳＩテスタ６１は、ＤＵＴ５１のテスト動作を制御する制御信号Ｃ１，Ｃ２…Ｃｎ（ｎは正の整数）の出力端子ＴＣ１，ＴＣ２…ＴＣｎと、制御信号Ｃ１〜Ｃｎに従ってＤＵＴ５１から出力された応答信号Ｏ１，Ｏ２…Ｏｎの入力端子ＴＯ１，ＴＯ２…ＴＯｎとを備えている。また、ＤＵＴ５１は、制御信号Ｃ１〜Ｃｎの入力端子ＤＣ１，ＤＣ２…ＤＣｎと、応答信号Ｏ１〜Ｏｎの出力端子ＤＯ１，ＤＯ２…ＤＯｎとを備えている。
【０００４】
ＬＳＩテスタ６１の出力端子ＴＣｉ（ｉは１からｎまでのいずれかの整数）は、ＤＵＴ５１の入力端子ＤＣｉに接続され、ＤＵＴ５１の出力端子ＤＯｉは、ＬＳＩテスタ６１の入力端子ＴＯｉに接続されている。つまり、ＬＳＩテスタ６１の端子とＤＵＴ５１の端子とは、１対１で接続されている。
【０００５】
図１６は図１５のテストシステムによるシングルテストのフローチャートである。図１６では、１個のＤＵＴ５１に対し、ｍ（ｍは正の整数）個のテストＴ１，Ｔ２…Ｔｍを実施している。
【０００６】
まず、ＬＳＩテスタ６１からＤＵＴ５１に、テストＴ１の制御信号Ｃ１〜Ｃｎを送り（ステップＳ２０１）、ＤＵＴ５１を上記の制御信号Ｃ１〜Ｃｎに従って動作させ、応答信号Ｏ１〜Ｏｎを確定させる（ステップＳ２０２）。次に、ＤＵＴ５１から出力されたテストＴ１の応答信号Ｏ１〜ＯｎをＬＳＩテスタ６１に取り込む（ステップＳ２０３）。そして、ＬＳＩテスタ６１において、上記テストＴ１の応答信号Ｏ１〜Ｏｎが、テストＴ１の評価期待値（テスト規格値）の範囲内にあるか否かを判別することにより、テストＴ１に対するＤＵＴ５１の良否を判定する（ステップＳ２０４）。
【０００７】
次に、テストＴ１の開始処理（ステップＳ２０１）およびテスト動作（Ｓ２０２）と同様にして、テストＴ２の開始処理およびテスト動作を実施する（ステップＳ２０５）。次に、テストＴ１の終了処理（ステップＳ２０３）および判定処理（Ｓ２０４）と同様にして、テストＴ２の終了処理および判定処理を実施する（ステップＳ２０６）。
【０００８】
以下、テストＴ１，Ｔ２と同様にして、テストＴ３〜Ｔｍ−１を順次実施し（ステップＳ２０７）、テストＴｍの開始処理およびテスト動作を実施し（ステップＳ２０８）、テストＴｍの終了処理および判定処理を実施して（ステップＳ２０９）、１個のＤＵＴ１に対する一連のテストを終了する。なお、複数のテストＴ１〜Ｔｍの最初または途中のテストでＤＵＴ５１が不良品であると判定された場合には、以後のテストを省略する。
【０００９】
図１７は従来の半導体デバイスに対するパラレルテストシステムの構成図である。図１７のテストシステムは、ＬＳＩテスタ６２により、３個のＤＵＴ５１Ａ，５１Ｂ，５１Ｃをパラレルテストする構成である。ＤＵＴ５１Ａ，ＤＵＴ５１Ｂ，ＤＵＴ５１Ｃは、図１５のＤＵＴ５１と同じである。
【００１０】
ＬＳＩテスタ６２は、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃ用に、制御信号Ｃ１〜Ｃｎの出力端子ＴＣ１〜ＴＣｎ、および応答信号Ｏ１〜Ｏｎの入力端子ＴＯ１〜ＴＯｎをそれぞれ３個ずつ備えている。
【００１１】
図１７のテストシステムにおいては、ＬＳＩテスタ６２の端子とＤＵＴ５１Ａ，５１Ｂ，５１Ｃの端子とは、１対１で接続されている。
【００１２】
図１７のパラレルテストシステムは、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃに対し、図１６の開始処理、終了処理、判定処理をシリアルに実施する。つまり、まずＤＵＴ５１Ａ，５１Ｂ，５１Ｃに対し、テストＴ１の開始処理を順次または同時に実施し、次にＤＵＴ５１Ａに対するテストＴ１の終了処理および判定処理を実施し、次にＤＵＴ５１Ｂに対するテストＴ１の終了処理および判定処理を実施し、ＤＵＴ５１Ｃに対するテストＴ１の終了処理および判定処理を実施する。そして、テストＴ１と同様にしてテストＴ２〜Ｔｍを実施する。
【００１３】
なお、図１７のテストシステムにおいて、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの制御信号入力端子ＤＣｉを共通接続し、これをＬＳＩテスタ６２の同じ制御信号出力端子ＴＣｉに接続することにより、ＬＳＩテスタ６２の制御信号出力端子ＴＣｉを１個にすることは可能である。この場合は、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃに制御信号Ｃｉが同時に入力されることになる。
【００１４】
しかし、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの応答信号出力端子ＤＯｉを共通接続し、ＬＳＩテスタ６２の応答信号入力端子ＴＯｉを１個にすることは不可能であり、ＬＳＩテスタ６２にはパラレルテストするＤＵＴと同じ個数の応答信号入力端子ＴＯｉを設ける必要がある。これは、従来の半導体デバイスが、複数の半導体デバイスに制御信号Ｃｉが同時に入力されたときに、上記複数の半導体デバイスから応答信号Ｏｉを択一的に順次出力することができる回路構成になっていないので、ＬＳＩテスタにおいて、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの応答信号Ｏｉを個別に取り込むことができなくなるためである。
【００１５】
また、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの制御信号入力端子ＤＣｉを共通接続し、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃに同時に制御信号Ｃｉを入力しても、ＬＳＩテスタの処理能力上の制約により、ＬＳＩテスタにおいて、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃから出力された応答信号Ｏｉを同時に取り込み、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの良否を同時に判定することはできない。
【００１６】
また、ＤＵＴ５１Ａ，５１Ｂ，５１Ｃの制御信号入力端子ＤＣｉを共通接続した場合には、複数のテストＴ１〜Ｔｍの最初または途中のテストで不良品であると判定されたＤＵＴに、以後のテストにおいて、制御信号Ｃｉを入力しないようにし、そのＤＵＴの以後のテストを省略することができなくなる。
【００１７】
【発明が解決しようとする課題】
現在では、プロセスルールの縮小化により、大規模な回路を内蔵した半導体デバイスが現れ、このような半導体デバイスのテスト、特にファンクションテスト（機能試験）のテスト時間は長くなる。そこで、テスト時間の短縮を図るために、パラレルテストが必要になる。
【００１８】
しかしながら、大規模な回路を内蔵した半導体デバイスでは、入出力端子（ピン）の個数も多くなる。パラレルテストシステムのＬＳＩテスタには、少なくとも、（パラレルテストするＤＵＴの個数）×（１個のＤＵＴの応答信号出力ピンの個数）以上のテストピンを設ける必要がある。このため、ＤＵＴのピン数が多くなるほど、ＬＳＩテスタにおけるＤＵＴ１個あたりのテストピン数が多くなり、ＬＳＩテスタのテストピン数の制約から一度にパラレルテストできるＤＵＴの個数が少なくなってしまう。これによって、ＤＵＴ１個あたりのテスト時間が長くなってしまうという問題があった。
【００１９】
また、パラレルテストシステムのＬＳＩテスタでは、通常、それぞれから出力された応答信号Ｏ１〜Ｏｎを順次取り込み（終了処理）、この応答信号Ｏ１〜Ｏｎに基づいてＤＵＴの良否を順次判定する（判定処理）。このため、ＤＵＴの応答信号出力ピン数が多くなるほど、ＤＵＴ１個あたりの判定処理にかかる時間が長くなってしまう。これによっても、ＤＵＴ１個あたりのテスト時間が長くなってしまうという問題があった。
【００２０】
本発明はこのような従来の課題を解決するためになされたものであり、半導体集積回路１個あたりの試験時間を短縮することができる半導体集積回路およびその試験方法を提供することを目的とするものである。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために本発明の半導体集積回路は、製品としての機能を実現する内部回路と、外部から入力された制御信号に従って前記内部回路から出力された応答信号を、外部から入力された選択信号によって選択されているときにのみ、外部に出力する選択回路とを備え、前記選択回路は、前記選択信号によって選択されているときにのみ前記制御信号を前記内部回路に入力し、前記選択回路は、前記選択信号によって選択されていないときに前記内部回路を待機状態にし、前記内部回路は、前記外部からのクロック信号が入力されなくなると前記待機状態になる回路であり、前記選択回路は、前記選択信号によって選択されているときに前記外部からのクロック信号を前記内部回路に入力させ、前記選択信号によって選択されていないときに前記外部からのクロック信号を前記内部回路に入力させない手段を有することを特徴とするものである。
【００２３】
また、本発明の半導体集積回路の試験方法は、半導体試験装置により前記第１の半導体集積回路を複数個並列に試験する半導体集積回路の試験方法であって、全ての半導体集積回路の制御信号入力端子を半導体試験装置の制御信号出力端子に共通接続しておき、前記半導体試験装置から全ての半導体集積回路に同時に制御信号を送信するステップと、全ての半導体集積回路の応答信号出力端子を半導体試験装置の応答信号入力端子に共通接続しておき、前記選択信号により半導体集積回路を順次選択し、選択した半導体集積回路から半導体試験装置に応答信号を順次送信するステップとを含むことを特徴とするものである。
【００２４】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態の半導体デバイスの構成図である。図１の半導体デバイス１は、内部回路１１と、選択回路１２とを備えている。また、半導体デバイス１は、選択信号ＣＳが入力される端子ＤＣＳと、制御信号Ｃ１，Ｃ２…Ｃｎ（ｎは正の整数）がそれぞれ入力される端子ＤＣ１，ＤＣ２…ＤＣｎと、応答信号Ｏ１，Ｏ２…Ｏｎをそれぞれ出力する端子ＤＯ１，ＤＯ２…ＤＯｎとを備えている。
【００２５】
制御信号Ｃ１〜Ｃｎは、内部回路１１をテストするためにＬＳＩテスタから入力される信号であり、内部回路１１の動作を制御する信号である。また、応答信号Ｏ１〜Ｏｎは、制御信号Ｃ１〜Ｃｎに従って内部回路１１から出力される信号である。また、選択信号ＣＳは、ＬＳＩテスタから入力される信号であり、選択回路１２の動作を制御する信号である。
【００２６】
内部回路１１は、半導体デバイス１の製品としての機能を実現する回路である。この内部回路１１は、制御信号Ｃ１〜Ｃｎの入力端子ＣＮＴＲＬ１，ＣＮＴＲＬ２…ＣＮＴＲＬｎと、応答信号Ｏ１〜Ｏｎの出力端子ＯＵＴＰＵＴ１，ＯＵＴＰＵＴ２…ＯＵＴＰＵＴｎとを有する。
【００２７】
選択回路１２は、選択信号ＣＳによって半導体デバイス１が選択されているときには、ＬＳＩテスタから端子ＤＣ１〜ＤＣｎに入力された制御信号Ｃ１〜Ｃｎを内部回路１１に入力し、また制御信号Ｃ１〜Ｃｎに従って内部回路１１から出力された応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎからＬＳＩテスタに出力する。また、選択回路１２は、選択信号ＣＳによって半導体デバイス１が選択されていないときには、端子ＤＣ１〜ＤＣｎに入力された信号を内部回路１１に入力せず、また内部回路１１から出力された信号を端子ＤＯ１〜ＤＯｎに出力しない。この選択回路１２は、同じ内部構成の２ｎ個のスリーステートバッファＢＣ１，ＢＣ２…ＢＣｎ，ＢＯ１，ＢＯ２…ＢＯｎを有する。以下の説明においては、選択信号ＣＳが”Ｈ”レベルのときに、半導体デバイス１が選択され、選択信号ＣＳが”Ｌ”レベルのときには、半導体デバイス１は非選択になるものとする。
【００２８】
図２は、スリーステートバッファＢＣｉ（ｉは１からｎまでのいずれかの整数）およびＢＯｉの構成を示す回路図であり、スリーステートバッファをＣＭＯＳで構成したものある。図２において、バッファＢＣｉ（ＢＯｉ）は、ｐＭＯＳトランジスタＴＰ１，ＴＰ２と、ｎＭＯＳトランジスタＴＮ１，ＴＮ２と、インバータＩＶ１，ＩＶ２とにより構成されている。
【００２９】
バッファＢＣｉ（ＢＯｉ）は、端子ＤＣＳに入力された選択信号ＣＳが”Ｈ”レベルのときは、半導体デバイス１の端子ＤＣｉ（内部回路１１の端子ＯＵＴＰＵＴｉ）のレベルを内部回路１１の端子ＣＮＴＲＬｉ（半導体デバイス１の端子ＤＯｉ）に伝達する。また、バッファＢＣｉ（ＢＯｉ）は、端子ＤＣＳに入力された選択信号ＣＳが”Ｌ”レベルのときは、端子ＤＣｉ（端子ＯＵＴＰＵＴｉ）のレベルを端子ＣＮＴＲＬｉ（端子ＤＯｉ）に伝達せず、端子ＣＮＴＲＬｉ（端子ＤＯｉ）をオープン（高インピーダンス）にする。
【００３０】
図３は第１の実施形態の半導体デバイス１に対するパラレルテストシステムの構成図である。図３のテストシステムは、ＬＳＩテスタ４１により、３個のＤＵＴ１Ａ，１Ｂ，１Ｃをパラレルテストする構成である。ＤＵＴ１Ａ，ＤＵＴ１Ｂ，ＤＵＴ１Ｃは、図１の半導体デバイス１である。
【００３１】
ＬＳＩテスタ４１は、選択信号ＣＳ１，ＣＳ２，ＣＳ３の出力端子ＴＣＳ１，ＴＣＳ２，ＴＣＳ３と、制御信号Ｃ１〜ＣＮＴ２の出力端子ＴＣ１，ＴＣ２…ＴＣｎと、ＤＵＴ１Ａ，ＤＵＴ１Ｂ，ＤＵＴ１Ｃからの応答信号ＯＵＴ１Ａ〜ＯＵＴｎＡ，ＯＵＴ１Ｂ〜ＯＵＴｎＢ，ＯＵＴ１Ｃ〜ＯＵＴｎＣの入力端子ＴＯ１，ＴＯ２…ＴＯｎとを備えている。
【００３２】
ＬＳＩテスタ４１の端子ＴＣＳ１は、ＤＵＴ１Ａの端子ＤＣＳに接続され、端子ＴＣＳ２はＤＵＴ１Ｂの端子ＤＣＳに接続され、端子ＴＣＳ３は、ＤＵＴ１Ｃの端子ＤＣＳに接続されている。また、ＤＵＴ１Ａ，１Ｂ，１Ｃそれぞれの制御信号入力端子ＤＣｉは、ＬＳＩテスタ４１の制御信号出力端子ＴＣｉに共通接続されている。また、ＤＵＴ１Ａ，１Ｂ，１Ｃそれぞれの応答信号出力端子ＤＯｉは、ＬＳＩテスタ４１の入力端子ＴＯｉに共通接続されている。
【００３３】
ＣＳ１，ＣＳ２，ＣＳ３は、それぞれＤＵＴ１Ａ，ＤＵＴ１Ｂ，ＤＵＴ１Ｃを選択するための選択信号であり、図１の選択信号ＣＳに相当する。また、Ｃ１，Ｃ２，…Ｃｎは、ＬＳＩテスタ４１からＤＵＴ１Ａ，１Ｂ，１Ｃに入力される制御信号である。また、Ｏ１−Ａ，Ｏ２−Ａ，…Ｏｎ−ＡはＤＵＴ１Ａからの応答信号、Ｏ１−Ｂ，Ｏ２−Ｂ，…Ｏｎ−ＢはＤＵＴ１Ｂからの応答信号、Ｏ１−Ｃ，Ｏ２−Ｃ，…Ｏｎ−ＣはＤＵＴ１Ｃからの応答信号であり、図１の応答信号Ｏ１〜Ｏｎに相当する。
【００３４】
図４は図３のテストシステムによるパラレルテストのフローチャートである。図４では、１個のＤＵＴに対し、ｍ個のテストＴ１，Ｔ２…Ｔｍを実施している。
【００３５】
まず、ＬＳＩテスタ４１は、端子ＴＣＳ１，ＴＣＳ２，ＴＣＳ３の選択信号ＣＳ１＝ＣＳ２＝ＣＳ３＝”Ｈ”とし（ステップＳ１）、端子ＴＣ１〜ＴＣｎからＤＵＴ１Ａ，１Ｂ，１Ｃに、それぞれテストＴ１の制御信号Ｃ１〜Ｃｎを送る（ステップＳ２）。
【００３６】
ＤＵＴ１Ａ，１Ｂ，１Ｃの端子ＤＣ１〜ＤＣｎにテストＴ１の制御信号Ｃ１〜Ｃｎが入力されると、ＤＵＴ１Ａ，１Ｂ，１Ｃの選択回路１２は、上記のテストＴ１の制御信号Ｃ１〜Ｃｎを内部回路１１に伝達し、制御信号Ｃ１〜Ｃｎに従って内部回路１１を動作させ、テストＴ１の制御信号Ｃ１〜Ｃｎに対する内部回路１１の応答信号Ｏ１〜Ｏｎを確定させ、この応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎに伝達する（ステップＳ３）。
【００３７】
さらに詳細に説明すると、ＤＵＴ１Ａ，１Ｂ，１Ｃの選択回路１２のスリーステートバッファＢＣ１〜ＢＣｎ，ＢＯ１〜ＢＯｎ（図１および図２参照）は、選択信号ＣＳ１＝ＣＳ２＝ＣＳ３＝”Ｈ”なので、入力信号を出力側に伝達する設定になっており、スリーステートバッファＢＣ１〜ＢＣｎは、ＤＵＴ１（１Ａ，１Ｂ，１Ｃ）の端子Ｃ１〜Ｃｎに入力されたテストＴ１の制御信号Ｃ１〜Ｃｎを内部回路１１の端子ＣＮＴＲＬ１〜ＣＮＴＲＬｎにそれぞれ伝達する。内部回路１１は、テストＴ１の制御信号Ｃ１〜Ｃｎに従って動作し、テストＴ１の制御信号Ｃ１〜Ｃｎに対する応答信号Ｏ１〜Ｏｎを確定する。選択回路１２のスリーステートバッファＢＯ１〜ＢＯｎは、内部回路１１の端子ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴｎに出力された応答信号Ｏ１〜ＯｎをＤＵＴ１の端子ＤＯ１〜ＤＯｎにそれぞれ伝達する。
【００３８】
次に、ＬＳＩテスタ４１は、選択信号ＣＳ１＝”Ｈ”、ＣＳ２＝ＣＳ３＝”Ｌ”とし（ステップＳ４）、ＤＵＴ１Ａの端子ＤＯ１〜ＤＯｎから端子ＴＯ１〜ＴＯｎに入力されたテストＴ１の応答信号Ｏ１−Ａ〜Ｏｎ−Ａを取り込む（ステップＳ５）。
【００３９】
さらに詳細に説明すると、ＤＵＴ１ＡのスリーステートバッファＢＯ１〜ＢＯｎは、選択信号ＣＳ１＝”Ｈ”のままなので、入力信号を出力側に伝達する設定のままであるが、ＤＵＴ１Ｂ，１ＣのスリーステートバッファＢＯ１〜ＢＯｎは、選択信号ＣＳ２＝ＣＳ３＝”Ｌ”になったので、入力信号を出力側に伝達せず、出力側を高インピーダンスにする設定となる。従って、ＤＵＴ１ＡのスリーステートバッファＢＯ１〜ＢＯｎは、内部回路１１からの応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎに伝達したままであるが、ＤＵＴ１Ｂ，１ＣのスリーステートバッファＢＯ１〜ＢＯｎは、内部回路１１からの応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎに伝達しなくなり、ＤＵＴ１Ｂ，１Ｃの端子ＤＯ１〜ＤＯｎは、高インピーダンスになる。これにより、ＬＳＩテスタ４１の端子ＴＯ１〜ＴＯｎには、ＤＵＴ１Ａからの応答信号Ｏ１−Ａ〜Ｏｎ−Ａのみが入力される。
【００４０】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＡからのテストＴ１に対する応答信号Ｏ１−Ａ〜Ｏｎ−Ａが、テストＴ１の評価期待値（テスト規格値）の範囲内にあるか否かを判別することにより、テストＴ１に対するＤＵＴ１Ａの良（ＧＯ）／否（ＮＧ）を判定し（ステップＳ６）、この判定結果がＮＧであれば（ステップＳ７）、ＤＵＴ１Ａを不良品と判定する（ステップＳ８）。
【００４１】
次に、ＬＳＩテスタ４１は、選択信号ＣＳ２＝”Ｈ”、ＣＳ１＝ＣＳ３＝”Ｌ”とし（ステップＳ９）、ＤＵＴ１Ｂの端子ＤＯ１〜ＤＯｎから端子ＴＯ１〜ＴＯｎに入力されたテストＴ１の応答信号Ｏ１−Ｂ〜Ｏｎ−Ｂを取り込む（ステップＳ１０）。
【００４２】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＢのテストＴ１に対する応答信号Ｏ１−Ｂ〜Ｏｎ−Ｂが、テストＴ１の評価期待値の範囲内にあるか否かを判別することにより、テストＴ１に対するＤＵＴ１ＢのＧＯ／ＮＧを判定し（ステップＳ１１）、この判定結果がＮＧであれば（ステップＳ１２）、ＤＵＴ１Ｂを不良品と判定する（ステップＳ１３）。
【００４３】
次に、ＬＳＩテスタ４１は、選択信号ＣＳ３＝”Ｈ”、ＣＳ１＝ＣＳ２＝”Ｌ”とし（ステップＳ１４）、ＤＵＴ１Ｃの端子ＤＯ１〜ＤＯｎから端子ＴＯ１〜ＴＯｎに入力されたテストＴ１の応答信号Ｏ１−Ｃ〜Ｏｎ−Ｃを取り込む（ステップＳ１５）。
【００４４】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＣのテストＴ１に対する応答信号Ｏ１−Ｃ〜Ｏｎ−Ｃが、テストＴ１の評価期待値の範囲内にあるか否かを判別することにより、テストＴ１に対するＤＵＴ１ＣのＧＯ／ＮＧを判定し（ステップＳ１６）、この判定結果がＮＧであれば（ステップＳ１７）、ＤＵＴ１Ｃを不良品と判定する（ステップＳ１８）。
【００４５】
以上でテストＴ１を終了し、テストＴ２を開始する。なお、テストＴ１において不良品と判定されたＤＵＴがある場合は、そのＤＵＴのテストＴ２〜Ｔｍを実施しないものとする。また、テストＴ１においてＤＵＴ１Ａ，１Ｂ，１Ｃが全て不良品と判定された場合は、テストＴ２〜Ｔｍを実施せずに処理を終了する。
【００４６】
次に、テストＴ１の開始処理（ステップＳ１，Ｓ２）と同様にして、テストＴ２の開始処理をする（ステップＳ１９）。つまり、選択信号ＣＳ１＝ＣＳ２＝ＣＳ３＝”Ｈ”とし、ＬＳＩテスタ４１からＤＵＴ１Ａ，１Ｂ，１Ｃに、それぞれテストＴ２の制御信号Ｃ１〜Ｃｎを送る。なお、例えば、上記のテストＴ１においてＤＵＴ１Ａが不良品と判定されていた場合は、選択信号ＣＳ１＝”Ｌ”，ＣＳ２＝ＣＳ３＝”Ｈ”とし、ＬＳＩテスタ４１からＤＵＴ１Ｂ、１Ｃの内部回路１１のみにテストＴ２の制御信号Ｃ１〜Ｃｎを入力し、ＤＵＴ１ＡについてはテストＴ２を実施しない。
【００４７】
ＤＵＴ１Ａ，１Ｂ，１Ｃの選択回路１２は、上記のテストＴ２の制御信号Ｃ１〜Ｃｎを内部回路１１に伝達し、制御信号Ｃ１〜Ｃｎに従って内部回路１１を動作させ、テストＴ１の制御信号Ｃ１〜Ｃｎに対する内部回路１１の応答信号Ｏ１〜Ｏｎを確定させ、この応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎに伝達する（ステップＳ２０）。
【００４８】
次に、テストＴ１の終了処理Ａ（ステップＳ４，Ｓ５）と同様にして、テストＴ２の終了処理Ａを実施する（ステップＳ２１）。つまり、選択信号ＣＳ１＝”Ｈ”、ＣＳ２＝ＣＳ３＝”Ｌ”とし、ＤＵＴ１Ａから入力されたテストＴ２の応答信号Ｏ１−Ａ〜Ｏｎ−ＡをＬＳＩテスタ４１に取り込む。
【００４９】
次に、テストＴ１の判定処理Ａ（ステップＳ６〜Ｓ８）と同様にして、テストＴ２の判定処理Ａを実施する（ステップＳ２２）。つまり、ＤＵＴ１ＡのテストＴ２に対する応答信号Ｏ１−Ａ〜Ｏｎ−Ａが、テストＴ２の評価期待値の範囲内にあるか否かを判別することにより、テストＴ２に対するＤＵＴ１ＡのＧＯ／ＮＧを判定し、この判定結果がＮＧであれば、ＤＵＴ１Ａを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ１Ａが不良品と判定されていた場合は、テストＴ２の終了処理Ａおよび判定処理Ａは実施しない。
【００５０】
次に、テストＴ１の終了処理Ｂ（ステップＳ９，Ｓ１０）と同様にして、テストＴ２の終了処理Ｂを実施する（ステップＳ２３）。つまり、選択信号ＣＳ２＝”Ｈ”、ＣＳ１＝ＣＳ３＝”Ｌ”とし、ＤＵＴ１Ｂから入力されたテストＴ２の応答信号Ｏ１−Ｂ〜Ｏｎ−ＢをＬＳＩテスタ４１に取り込む。
【００５１】
次に、テストＴ１の判定処理Ｂ（ステップＳ１１〜Ｓ１３）と同様にして、テストＴ２の判定処理Ｂを実施する（ステップＳ２４）。つまり、ＤＵＴ１ＢからのテストＴ２に対する応答信号Ｏ１−Ｂ〜Ｏｎ−Ｂが、テストＴ２の評価期待値の範囲内にあるか否かを判別することにより、テストＴ２に対するＤＵＴ１ＢのＧＯ／ＮＧを判定し、この判定結果がＮＧであれば、ＤＵＴ１Ｂを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ１Ｂが不良品と判定されていた場合は、テストＴ２の終了処理Ｂおよび判定処理Ｂは実施しない。
【００５２】
次に、テストＴ１の終了処理Ｃ（ステップＳ１４，Ｓ１５）と同様にして、テストＴ２の終了処理Ｃを実施する（ステップＳ２５）。つまり、選択信号ＣＳ３＝”Ｈ”、ＣＳ１＝ＣＳ２＝”Ｌ”とし、ＤＵＴ１Ｃから入力されたテストＴ２の応答信号Ｏ１−Ｃ〜Ｏｎ−ＣをＬＳＩテスタ４１に取り込む。
【００５３】
次に、テストＴ１の判定処理Ｃ（ステップＳ１６〜Ｓ１８）と同様にして、テストＴ２の判定処理Ｃを実施する（ステップＳ２６）。つまり、ＤＵＴ１ＣのテストＴ２に対する応答信号Ｏ１−Ｃ〜Ｏｎ−Ｃが、テストＴ２の評価期待値の範囲内にあるか否かを判別することにより、テストＴ２に対するＤＵＴ１ＣのＧＯ／ＮＧを判定し、この判定結果がＮＧであれば、ＤＵＴ１Ｃを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ１Ｃが不良品と判定されていた場合は、テストＴ２の終了処理Ｃおよび判定処理Ｃは実施しない。
【００５４】
以上でテストＴ２を終了する。なお、テストＴ２において不良品と判定されたＤＵＴがある場合は、そのＤＵＴのテストＴ３〜Ｔｍを実施しないものとする。また、テストＴ２においてＤＵＴ１Ａ，１Ｂ，１Ｃが全て不良品と判定された場合は、テストＴ３〜Ｔｍを実施せずに処理を終了する。
【００５５】
次に、テストＴ２（ステップＳ１９〜Ｓ２６）と同様にして、テストＴ３〜Ｔｍ−１を順次実施する（ステップＳ２７）。
【００５６】
次に、テストＴｍの開始処理を実施する（ステップＳ２８）。つまり、選択信号ＣＳ１＝ＣＳ２＝ＣＳ３＝”Ｈ”とし、ＬＳＩテスタ４１からＤＵＴ１Ａ，１Ｂ，１Ｃに、それぞれテストＴｍの制御信号Ｃ１〜Ｃｎを送る。なお、例えば、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ１Ａが不良品と判定されていた場合は、選択信号ＣＳ１＝”Ｌ”，ＣＳ２＝ＣＳ３＝”Ｈ”とし、ＬＳＩテスタ４１からＤＵＴ１Ｂ，１Ｃの内部回路１１のみにテストＴ２の制御信号Ｃ１〜Ｃｎを入力し、ＤＵＴ１ＡについてはテストＴｍを実施しない。
【００５７】
ＤＵＴ１Ａ，１Ｂ，１Ｃの選択回路１２は、上記のテストＴｍの制御信号Ｃ１〜Ｃｎを内部回路１１に伝達し、制御信号Ｃ１〜Ｃｎに従って内部回路１１を動作させ、テストＴｍの制御信号Ｃ１〜Ｃｎに対する内部回路１１の応答信号Ｏ１〜Ｏｎを確定させ、この応答信号Ｏ１〜Ｏｎを端子ＤＯ１〜ＤＯｎに伝達する（ステップＳ２９）。
【００５８】
次に、テストＴｍの終了処理Ａを実施する（ステップＳ３０）。つまり、選択信号ＣＳ１＝”Ｈ”、ＣＳ２＝ＣＳ３＝”Ｌ”とし、ＤＵＴ１Ａから入力されたテストＴｍの応答信号Ｏ１−Ａ〜Ｏｎ−ＡをＬＳＩテスタ４１に取り込む。
【００５９】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＡのテストＴｍに対する応答信号Ｏ１−Ａ〜Ｏｎ−Ａが、テストＴｍの評価期待値の範囲内にあるか否かを判別することにより、テストＴｍに対するＤＵＴ１ＡのＧＯ／ＮＧを判定し（ステップＳ３１）、この判定結果がＧＯであれば（ステップＳ３２）、ＤＵＴ１Ａを良品と判定し（ステップＳ３３）、ＮＧであれば（ステップＳ３２）、ＤＵＴ１Ａを不良品と判定する（ステップＳ３４）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ１Ａが不良品と判定されていた場合は、ステップＳ３０〜Ｓ３４は実施しない。
【００６０】
次に、テストＴｍの終了処理Ｂを実施する（ステップＳ３５）。つまり、選択信号ＣＳ２＝”Ｈ”、ＣＳ１＝ＣＳ３＝”Ｌ”とし、ＤＵＴ１Ｂから入力されたテストＴｍの応答信号Ｏ１−Ｂ〜Ｏｎ−ＢをＬＳＩテスタ４１に取り込む。
【００６１】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＢのテストＴｍに対する応答信号Ｏ１−Ｂ〜Ｏｎ−Ｂが、テストＴｍの評価期待値の範囲内にあるか否かを判別することにより、テストＴｍに対するＤＵＴ１ＢのＧＯ／ＮＧを判定し（ステップＳ３６）、この判定結果がＧＯであれば（ステップＳ３７）、ＤＵＴ１Ｂを良品と判定し（ステップＳ３８）、ＮＧであれば（ステップＳ３７）、ＤＵＴ１Ｂを不良品と判定する（ステップＳ３９）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ１Ｂが不良品と判定されていた場合は、ステップＳ３５〜Ｓ３９は実施しない。
【００６２】
次に、テストＴｍの終了処理Ｃを実施する（ステップＳ４０）。つまり、選択信号ＣＳ３＝”Ｈ”、ＣＳ１＝ＣＳ２＝”Ｌ”とし、ＤＵＴ１Ｃから入力されたテストＴｍの応答信号Ｏ１−Ｃ〜Ｏｎ−ＣをＬＳＩテスタ４１に取り込む。
【００６３】
次に、ＬＳＩテスタ４１は、ＤＵＴ１ＣのテストＴｍに対する応答信号Ｏ１−Ｃ〜Ｏｎ−Ｃが、テストＴｍの評価期待値の範囲内にあるか否かを判別することにより、テストＴｍに対するＤＵＴ１ＣのＧＯ／ＮＧを判定し（ステップＳ４１）、この判定結果がＧＯであれば（ステップＳ４２）、ＤＵＴ１Ｃを良品と判定し（ステップＳ４３）、ＮＧであれば（ステップＳ４２）、ＤＵＴ１Ｂを不良品と判定する（ステップＳ４４）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ１Ｃが不良品と判定されていた場合は、ステップＳ４０〜Ｓ４４は実施しない。
【００６４】
このように第１の実施形態によれば、選択信号ＣＳによって選択されたときにのみ、ＬＳＩテスタから入力された制御信号Ｃｉを内部回路１１に入力し、また内部回路１１の応答信号ＯｉをＬＳＩテスタに出力する選択回路１２を設けたことにより、全てのＤＵＴの内部回路１１に制御信号Ｃｉを同時に入力した場合に、選択信号ＣＳによってそれぞれのＤＵＴを順次選択すれば、内部回路１１の応答信号ＯｉをそれぞれＤＵＴから択一的に順次出力させることができるので、同時にパラレルテストされる全てのＤＵＴのそれぞれの応答信号出力端子ＤＯｉをＬＳＩテスタの１個の応答信号入力端子Ｔｉに共通接続しても、ＬＳＩテスタにおいて、それぞれのＤＵＴの応答信号Ｏｉを個別に取り込むことができる。
【００６５】
また、複数のテストの最初または途中のテストで不良品であると判定されたＤＵＴを、以後のテストにおいて、選択信号ＣＳによって非選択にすれば、そのＤＵＴに制御信号Ｃｉを入力しないようにすることができるので、同時にパラレルテストされる全てのＤＵＴのそれぞれの応答信号出力端子ＤＯｉをＬＳＩテスタの１個の応答信号入力端子Ｔｉに共通接続しても、既に不良品であると判定されたＤＵＴの以後のテストを省略することができる。
【００６６】
従って、ＬＳＩテスタのＤＵＴ１個あたりのテストピン数を従来よりも削減することができる（図３および図１７参照）。これにより、同時にパラレルテストできるＤＵＴ数を従来よりも増やすことができるので、ＤＵＴ１個あたりのテスト時間を短縮することができる。
【００６７】
なお、上記第１の実施形態において、選択回路１２のスリーステートバッファＢＣｉを設けずに、制御信号入力端子ＤＣｉと内部回路１１の端子ＣＮＴＲＬｉとを直接接続しても良い。ただし、この場合には、複数のテストの最初または途中のテストで不良品であると判定されたＤＵＴに、以後のテストにおいて、制御信号Ｃｉが入力されることになる。
【００６８】
また、選択信号ＣＳによって選択されていないときに、選択回路により内部回路１１を待機状態にする構成にしても良い。図５は非選択のときに内部回路を待機状態にする選択回路１３の構成図であり、内部回路１１が、マイクロコンピュータのように、クロック信号が入力されなくなると動作制限され、待機状態になる回路である場合の例である。選択回路１３は、図１の選択回路１２に、ＮＡＮＤゲートＮＤ１と、インバータＩＶ３とを設けたものである。ＮＡＮＤゲートＮＤ１の第１入力端子には選択信号ＣＳが入力されている。また、ＮＤ１の第２入力端子は、クロック信号ＣＬＫＩの入力端子ＤＣＬＫＩに接続されている。また、ＮＤ１の出力端子は、内部回路１１のクロック入力端子ＣＬＫに接続されている。この選択回路１３は、選択信号ＣＳが”Ｌ”になると、外部から内部回路１１に入力されるクロック信号ＣＬＫＩを”Ｌ”に固定し、内部回路１１を待機状態にする。
【００６９】
第２の実施形態
図６は第２の実施形態の半導体デバイスの構成図である。図６の半導体デバイス２は、内部回路１１と、内部テスト回路２１とを備えている。また、半導体デバイス２は、テスト制御コードＴＥＳＩＮのシリアル入力端子ＤＴＥＳＩＮと、テスト判定フラグＴＥＳＯＵＴの出力端子ＤＴＥＳＯＵＴとを備えている。この半導体デバイス２は、内部回路１１をテストする内部テスト回路２１を内蔵していることを特徴とするものである。なお、図６において、図１と同じものには同じ符号を付してある。
【００７０】
テスト制御コードＴＥＳＩＮは、内部テスト回路２１を制御するためにＬＳＩテスタから入力されるシリアルコードである。また、テスト判定フラグＴＥＳＯＵＴは、内部回路１１のテストごとの良（ＧＯ）／否（ＮＧ）を示すフラグであり、内部テスト回路２１により生成される。ＬＳＩテスタは、テスト制御コードＴＥＳＩＮによって、複数のテストそれぞれの実施命令およびテスト判定フラグＴＥＳＯＵＴの出力命令を内部テスト回路２１に送る。
【００７１】
内部テスト回路２１は、シリアル入力端子ＤＴＥＳＩＮから入力されるテスト制御コードＴＥＳＩＮに従って、内部回路１１のテストを実施し、テスト結果を出力する。つまり、テスト実施命令のテスト制御コードＴＥＳＩＮが入力されると、そのテストの制御信号Ｃ１〜Ｃｎを生成して内部回路１１に入力し、制御信号Ｃ１〜Ｃｎに従って内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいて、そのテストに対する内部回路１１のＧＯ／ＮＧを判定してテスト判定フラグＴＥＳＯＵＴを生成する。また、テスト結果出力命令のテスト制御コードＴＥＳＩＮが入力されると、テスト判定フラグＴＥＳＯＵＴを端子ＤＴＥＳＯＵＴからＬＳＩテスタに出力する。以下の説明では、テスト判定フラグＴＥＳＯＵＴが論理レベル”１”のとき、そのテストの判定結果はＧＯであり、テスト判定フラグＴＥＳＯＵＴが論理レベル”０”レベルのとき、そのテストの判定結果はＮＧであるものとする。
【００７２】
図７は内部テスト回路２１の構成図である。図７において、内部テスト回路２１は、シリアルデータ入力回路２２と、制御信号生成回路２３と、応答信号受取回路２４と、テスト制御回路２５とを有する。
【００７３】
シリアルデータ入力回路２２は、端子ＤＴＥＳＩＮに入力されたシリアルデータのテスト制御コードＴＥＳＩＮをパラレルコードに変換するとともに、一時的に保持し、パラレルデータのテスト制御コードＴＥＳＩＮをテスト制御回路２５に送る。
【００７４】
制御信号生成回路２３は、テスト制御回路２５からの命令に従って制御信号Ｃ１〜Ｃｎを生成し、これを内部回路１１に入力する。この制御信号Ｃ１〜Ｃｎは図１の制御信号Ｃ１〜Ｃｎと同じである。
【００７５】
データ出力回路２４は、テスト制御回路２５からのデータセット／リセット命令に従って、テスト判定フラグＴＥＳＯＵＴを”１”にセットあるいは”０”にリセットし、テスト制御回路２５からのデータ出力命令に従って、テスト判定フラグＴＥＳＯＵＴを端子ＤＴＥＳＯＵＴに出力する。
【００７６】
なお、データ出力回路２４は、テスト判定フラグＴＥＳＯＵＴを生成保持するために、例えばフリップフロップ回路を有する。また、上記の出力命令に従ってテスト判定フラグＴＥＳＯＵＴを端子ＤＴＥＳＯＵＴに出力するために、テスト判定フラグＴＥＳＯＵＴの生成保持回路と端子ＤＴＥＳＯＵＴの間に、例えばスリーステートバッファを有する。
【００７７】
テスト制御回路２５は、シリアルデータ入力回路２２から入力されたテスト制御コードＴＥＳＩＮをデコードする。テスト制御コードＴＥＳＩＮのデコード内容がテスト実施命令の場合は、あらかじめ保持しているテスト情報（制御信号の生成データや良否判定条件等）を参照し、そのテストを実施する。つまり、制御信号生成回路２３にそのテストの制御信号Ｃ１〜Ｃｎの生成命令を送り、制御信号Ｃ１〜Ｃｎを内部回路１１に入力させ、内部回路１１からの応答信号Ｏ１〜Ｏｎに基づいてそのテストに対する内部回路１１のＧＯ／ＮＧを判定し、このＧＯ／ＮＧに従ってデータ出力回路２５にデータセット／リセット命令を送る。
【００７８】
また、テスト制御回路２５は、テスト制御コードＴＥＳＩＮのデコード内容がテスト結果出力命令の場合には、データ出力回路２５にデータ出力命令を送り、端子ＤＴＥＳＯＵＴにテスト判定フラグＴＥＳＯＵＴを出力させる。
【００７９】
なお、テスト制御回路２５は、それぞれのテストに対する内部回路１１のＧＯ／ＮＧ判定のために、例えば、アナログ電圧の応答信号Ｏ１〜Ｏｎをディジタルデータに変換するＡ／Ｄ変換回路を有する。あるいは、ディジタルデータの評価期待値（テスト規格値）をアナログ電圧に変換するＤ／Ａ変換回路、および応答信号Ｏ１〜Ｏｎと評価期待値とを比較するコンパレータ回路を有する。
【００８０】
図８は第２の実施形態の半導体デバイスに対するパラレルテストシステムの構成図である。図８のテストシステムは、ＬＳＩテスタ４２により、３個のＤＵＴ２Ａ，２Ｂ，２Ｃをパラレルテストする構成である。ＤＵＴ２Ａ，ＤＵＴ２Ｂ，ＤＵＴ２Ｃは、図６の半導体デバイス２である。
【００８１】
ＬＳＩテスタ４２は、テスト制御コードＴＥＳＩＮの出力端子ＴＴＥＳＩＮ１，ＴＴＥＳＩＮ２，ＴＴＥＳＩＮ３と、テスト判定フラグＴＥＳＯＵＴの入力端子ＴＴＥＳＯＵＴ１，ＴＴＥＳＯＵＴ２，ＴＴＥＳＯＵＴ３とを備えている。
【００８２】
ＬＳＩテスタ４２の端子ＴＴＥＳＩＮ１は、ＤＵＴ２Ａの端子ＤＴＥＳＩＮに接続され、端子ＴＴＥＳＩＮ２はＤＵＴ２Ｂの端子ＤＴＥＳＩＮに接続され、端子ＴＴＥＳＩＮ３は、ＤＵＴ２Ｃの端子ＤＴＥＳＩＮに接続されている。また、ＤＵＴ２Ａの端子ＤＴＥＳＯＵＴはＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ１に接続され、ＤＵＴ２Ｂの端子ＤＴＥＳＯＵＴはＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ２に接続され、ＤＵＴ２Ｃの端子ＤＴＥＳＯＵＴはＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ３に接続されている。
【００８３】
ＴＥＳＩＮ−Ａ，ＴＥＳＩＮ−Ｂ，ＴＥＳＩＮ−Ｃは、ＬＳＩテスタ４２からそれぞれＤＵＴ２Ａ，ＤＵＴ２Ｂ，ＤＵＴ２Ｃに入力されるテスト制御コードであり、図６のテスト制御コードＴＥＳＩＮに相当する。また、ＴＥＳＯＵＴ−Ａ，ＴＥＳＯＵＴ−Ｂ，ＴＥＯＵＴ−Ｃは、それぞれＤＵＴ２Ａ，２Ｂ，２ＣからＬＳＩテスタ４２に入力されるテスト判定フラグであり、図６のテスト判定フラグＴＥＳＯＵＴに相当する。
【００８４】
図９は図８のテストシステムによるパラレルテストのフローチャートである。
【００８５】
図９では、１個のＤＵＴに対し、ｍ個のテストＴ１，Ｔ２…Ｔｍを実施している。
【００８６】
まず、ＬＳＩテスタ４２は、端子ＴＴＥＳＩＮ１，ＴＴＥＳＩＮ２，ＴＴＥＳＩＮ３からそれぞれＤＵＴ２Ａ，２Ｂ，２Ｃの端子ＤＴＥＳＩＮに、テスト制御コードＴＥＳＩＮ−Ａ，ＴＥＳＩＮ−Ｂ，ＴＥＳＩＮ−ＣによりテストＴ１の実施コードを送る（ステップＳ５１）。
【００８７】
ＤＵＴ２（２Ａ，２Ｂ，２Ｃ）の端子ＤＴＥＳＩＮにテストＴ１の実施コードが入力されると、ＤＵＴ２の内部テスト回路２１は、テストＴ１を実施する（ステップＳ５２）。つまり、テストＴ１の制御信号Ｃ１〜Ｃｎを生成し、この制御信号Ｃ１〜Ｃｎを内部回路１１に入力し、上記の制御信号Ｃ１〜Ｃｎに従って内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいてテストＴ１に対する内部回路１１のＧＯ／ＮＧを判定し、テストＴ１に対するテスト判定フラグＴＥＳＯＵＴ−Ａ，ＴＥＳＯＵＴ−Ｂ，ＴＥＳＯＵＴ−Ｃを生成する。
【００８８】
さらに詳細に説明すると、図７の内部テスト回路２１において、端子ＤＴＥＳＩＮにシリアルデータのテスト制御コードＴＥＳＩＮ（ＴＥＳＩＮ−Ａ，ＴＥＳＩＮ−Ｂ，ＴＥＳＩＮ−Ｃ）が入力されると、シリアルデータ入力回路２２は、上記のテスト制御コードＴＥＳＩＮをパラレルデータに変換し、テスト制御回路２５に送る。テスト制御回路２５は、入力されたテスト制御コードＴＥＳＩＮをデコードし、テストＴ１の実施命令であることを認識し、テストＴ１の制御信号生成データを制御信号生成回路２３に送る。制御信号生成回路２３は、上記の制御信号生成データに従って、テストＴ１の制御信号Ｃ１〜Ｃｎを生成し、これを内部回路１１に入力する。次に、上記の制御信号Ｃ１〜Ｃｎに対する内部回路１１の応答信号Ｏ１〜Ｏｎのレベルが確定するまでの時間が経過したら、テスト制御回路２５は、応答信号Ｏ１〜Ｏｎが評価期待値（テスト規格値）範囲内に入っているか否かを判別することにより、テストＴ１に対する内部回路１１のＧＯ／ＮＧを判定し、テストＴ１がＧＯであればデータ出力回路２４にデータセット命令を送り、テストＴ１がＮＧであればデータ出力回路２４にデータリセット命令を送る。データ出力回路２４は、上記のデータセット命令が入力されるとテスト判定フラグＴＥＳＯＵＴを”１”にセットし、上記のデータリセット命令が入力されるとテスト判定フラグＴＥＳＯＵＴを”０”にリセットする。
【００８９】
ＬＳＩテスタ４２は、テストＴ１の実施コードを送ってから内部テスト回路２１によるテストＴ１が終了するまでの時間待機したあとに、端子ＴＴＥＳＩＮ１からＤＵＴ２Ａの端子ＤＴＥＳＩＮに、テスト制御コードＴＥＳＩＮ−Ａによりテスト結果出力コードを送る（ステップＳ５３）。
【００９０】
ＤＵＴ２Ａの端子ＤＴＥＳＩＮにテスト結果出力コードが入力されると、ＤＵＴ２Ａの内部テスト回路２１は、端子ＤＴＥＳＯＵＴからテストＴ１の判定フラグＴＥＳＯＵＴ−ＡをＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ１に送る（ステップＳ５４）。
【００９１】
さらに詳細に説明すると、図７の内部テスト回路２１において、端子ＤＴＥＳＩＮにシリアルデータのテスト制御コードＴＥＳＩＮ−Ａが入力されると、シリアルデータ入力回路２２は、上記のテスト制御コードＴＥＳＩＮ−Ａをパラレルデータに変換し、テスト制御回路２５に送る。テスト制御回路２５は、入力されたテスト制御コードＴＥＳＩＮ−Ａをデコードし、テスト結果出力命令であることを認識し、データ出力命令をデータ出力回路２４に送る。データ出力回路２４は、上記のデータ出力命令が入力されると、保持しているテストＴ１の判定フラグＴＥＳＯＵＴ−Ａを端子ＤＴＥＳＯＵＴ、従ってＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ１に出力する。
【００９２】
ＬＳＩテスタ４２は、端子ＴＴＥＳＯＵＴ１に入力されたテストＴ１の判定フラグＴＥＳＯＵＴ−Ａのレベルをチェックし、テストＴ１に対するＤＵＴ２ＡのＧＯ／ＮＧを認識する（ステップＳ５５）。そして、テストＴ１の判定フラグＴＥＳＯＵＴ−ＡがＮＧレベルであれば（ステップＳ５６）、ＤＵＴ２Ａを不良品と判定する（ステップＳ５７）。
【００９３】
次に、ＬＳＩテスタ４２は、端子ＴＴＥＳＩＮ２からＤＵＴ２Ｂの端子ＤＴＥＳＩＮに、テスト制御コードＴＥＳＩＮ−Ｂによりテスト結果出力コードを送る（ステップＳ５８）。
【００９４】
ＤＵＴ２Ｂの端子ＤＴＥＳＩＮにテスト結果出力コードが入力されると、ＤＵＴ２Ｂの内部テスト回路２１は、ＤＵＴ２Ａの内部テスト回路２１と同様にして、端子ＤＴＥＳＯＵＴからテストＴ１の判定フラグＴＥＳＯＵＴ−ＢをＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ２に送る（ステップＳ５９）。
【００９５】
ＬＳＩテスタ４２は、端子ＴＴＥＳＯＵＴ２に入力されたテストＴ１の判定フラグＴＥＳＯＵＴ−Ｂのレベルをチェックし、テストＴ１に対するＤＵＴ２ＡのＧＯ／ＮＧを認識する（ステップＳ６０）。そして、テストＴ１の判定フラグＴＥＳＯＵＴ−ＢがＮＧレベルであれば（ステップＳ６１）、ＤＵＴ２Ｂを不良品と判定する（ステップＳ６２）。
【００９６】
次に、ＬＳＩテスタ４２は、端子ＴＴＥＳＩＮ３からＤＵＴ２Ｃの端子ＤＴＥＳＩＮに、テスト制御コードＴＥＳＩＮ−Ｃによりテスト結果出力コードを送る（ステップＳ６３）。
【００９７】
ＤＵＴ２Ｃの端子ＤＴＥＳＩＮにテスト結果出力コードが入力されると、ＤＵＴ２Ｃの内部テスト回路２１は、ＤＵＴ２Ａ，２Ｂの内部テスト回路２１と同様にして、端子ＤＴＥＳＯＵＴからテストＴ１の判定フラグＴＥＳＯＵＴ−ＣをＬＳＩテスタ４２の端子ＴＴＥＳＯＵＴ３に送る（ステップＳ６４）。
【００９８】
ＬＳＩテスタ４２は、端子ＴＴＥＳＯＵＴ３に入力されたテストＴ１の判定フラグＴＥＳＯＵＴ−Ｃのレベルをチェックし、テストＴ１に対するＤＵＴ２ＡのＧＯ／ＮＧを認識する（ステップＳ６５）。そして、テストＴ１の判定フラグＴＥＳＯＵＴ−ＣがＮＧレベルであれば（ステップＳ６６）、ＤＵＴ２Ｃを不良品と判定する（ステップＳ６７）。
【００９９】
以上でテストＴ１を終了し、テストＴ２を開始する。なお、テストＴ１において不良品と判定されたＤＵＴがある場合は、そのＤＵＴのテストＴ２〜Ｔｍを実施しないものとする。また、テストＴ１においてＤＵＴ２Ａ，２Ｂ，２Ｃが全て不良品と判定された場合は、テストＴ２〜Ｔｍを実施せずに処理を終了する。
【０１００】
次に、テストＴ１の実施処理（ステップＳ５１，Ｓ５２）と同様にして、テストＴ２の実施処理をする（ステップＳ６８）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ａ，２Ｂ，２Ｃに、テスト制御コードＴＥＳＩＮ−Ａ，ＴＥＳＩＮ−Ｂ，ＴＥＳＩＮ−ＣによりテストＴ２の実施コードを送り、ＤＵＴ２（２Ａ，２Ｂ，２Ｃ）の内部テスト回路２１により、テストＴ２の制御信号Ｃ１〜Ｃｎを生成し、この制御信号Ｃ１〜Ｃｎを内部回路１１に入力し、内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいてテストＴ２に対する内部回路１１のＧＯ／ＮＧを判定し、テストＴ２の判定フラグＴＥＳＯＵＴ−Ａ，ＴＥＳＯＵＴ−Ｂ，ＴＥＳＯＵＴ−Ｃを生成する。なお、例えば、上記のテストＴ１においてＤＵＴ２Ａが不良品と判定されていた場合は、ＬＳＩテスタ４２からＤＵＴ２Ｂ、２ＣのみにテストＴ２の実施コードを送り、ＤＵＴ２ＡにおいてはテストＴ２を実施しない。
【０１０１】
次に、内部テスト回路２１によるテストＴ２が終了するまでの時間が経過したあとに、テストＴ１の終了処理Ａ（ステップＳ５３〜Ｓ５７）と同様にして、テストＴ２の終了処理Ａを実施する（ステップＳ６９）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ａにテスト制御コードＴＥＳＩＮ−Ａによりテスト結果出力コードを送り、ＤＵＴ２ＡからＬＳＩテスタ４２にテストＴ２の判定フラグＴＥＳＯＵＴ−Ａを送り、ＬＳＩテスタ４２において、テストＴ２の判定フラグＴＥＳＯＵＴ−Ａのレベルをチェックし、テストＴ２に対するＤＵＴ２ＡのＧＯ／ＮＧを認識し、テストＴ２の判定フラグＴＥＳＯＵＴ−ＡがＮＧレベルであれば、ＤＵＴ２Ａを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ２Ａが不良品と判定されていた場合は、このテストＴ２の終了処理Ａは実施しない。
【０１０２】
次に、テストＴ１の終了処理Ｂ（ステップＳ５８〜Ｓ６２）と同様にして、テストＴ２の終了処理Ｂを実施する（ステップＳ７０）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ｂにテスト制御コードＴＥＳＩＮ−Ｂによりテスト結果出力コードを送り、ＤＵＴ２ＢからＬＳＩテスタ４２にテストＴ２の判定フラグＴＥＳＯＵＴ−Ｂを送り、ＬＳＩテスタ４２において、テストＴ２の判定フラグＴＥＳＯＵＴ−Ｂのレベルをチェックし、テストＴ２に対するＤＵＴ２ＢのＧＯ／ＮＧを認識し、テストＴ２の判定フラグＴＥＳＯＵＴ−ＢがＮＧレベルであれば、ＤＵＴ２Ｂを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ２Ｂが不良品と判定されていた場合は、このテストＴ２の終了処理Ｂは実施しない。
【０１０３】
次に、テストＴ１の終了処理Ｃ（ステップＳ６３〜Ｓ６７）と同様にして、テストＴ２の終了処理Ｃを実施する（ステップＳ７１）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ｃにテスト制御コードＴＥＳＩＮ−Ｃによりテスト結果出力コードを送り、ＤＵＴ２ＣからＬＳＩテスタ４２にテストＴ２の判定フラグＴＥＳＯＵＴ−Ｃを送り、ＬＳＩテスタ４２において、テストＴ２の判定フラグＴＥＳＯＵＴ−Ｃのレベルをチェックし、テストＴ２に対するＤＵＴ２ＣのＧＯ／ＮＧを認識し、テストＴ２の判定フラグＴＥＳＯＵＴ−ＣがＮＧレベルであれば、ＤＵＴ２Ｃを不良品と判定する。なお、上記のテストＴ１においてＤＵＴ２Ｃが不良品と判定されていた場合は、このテストＴ２の終了処理Ｃは実施しない。
【０１０４】
以上でテストＴ２を終了する。なお、テストＴ２において不良品と判定されたＤＵＴがある場合は、そのＤＵＴのテストＴ３〜Ｔｍを実施しないものとする。また、テストＴ１またはＴ２においてＤＵＴ２Ａ，２Ｂ，２Ｃが全て不良品と判定された場合は、テストＴ３〜Ｔｍを実施せずに処理を終了する。
【０１０５】
次に、テストＴ２（ステップＳ６８〜Ｓ７１）と同様にして、テストＴ３〜Ｔｍ−１を順次実施する（ステップＳ７２）。
【０１０６】
次に、テストＴｍの実施処理をする（ステップＳ７３）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ａ，２Ｂ，２Ｃに、テスト制御コードＴＥＳＩＮ−Ａ，ＴＥＳＩＮ−Ｂ，ＴＥＳＩＮ−ＣによりテストＴｍの実施コードを送り、ＤＵＴ２（２Ａ，２Ｂ，２Ｃ）の内部テスト回路２１により、テストＴｍの制御信号Ｃ１〜Ｃｎを生成し、この制御信号Ｃ１〜Ｃｎを内部回路１１に入力し、内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいてテストＴｍに対する内部回路１１のＧＯ／ＮＧを判定し、テストＴｍの判定フラグＴＥＳＯＵＴ−Ａ，ＴＥＳＯＵＴ−Ｂ，ＴＥＳＯＵＴ−Ｃを生成する。なお、例えば、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ２Ａが不良品と判定されていた場合は、ＬＳＩテスタ４２からＤＵＴ２Ｂ、２ＣのみにテストＴｍの開始コードを送り、ＤＵＴ２ＡにおいてはテストＴｍを実施しない。
【０１０７】
次に、内部テスト回路２１によるテストＴｍが終了するまでの時間が経過したあとに、テストＴ１のフラグ転送処理Ａ（ステップＳ５３〜Ｓ５５）と同様にして、テストＴｍのフラグ転送処理Ａを実施する（ステップＳ７４）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ａにテスト制御コードＴＥＳＩＮ−Ａによりテスト結果出力コードを送り、ＤＵＴ２ＡからＬＳＩテスタ４２にテストＴｍの判定フラグＴＥＳＯＵＴ−Ａを送り、ＬＳＩテスタ４２において、テストＴｍの判定フラグＴＥＳＯＵＴ−Ａのレベルをチェックし、テストＴｍに対するＤＵＴ２ＡのＧＯ／ＮＧを認識する。
【０１０８】
そして、テストＴｍの判定フラグＴＥＳＯＵＴ−ＡがＧＯレベルであれば（ステップＳ７５）、ＤＵＴ２Ａを良品と判定し（ステップＳ７６）、テストＴｍの判定フラグＴＥＳＯＵＴ−ＡがＮＧレベルであれば（ステップＳ７５）、ＤＵＴ２Ａを不良品と判定する（ステップＳ７７）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ２Ａが不良品と判定されていた場合は、ステップＳ７４〜Ｓ７７は実施しない。
【０１０９】
次に、テストＴ１のフラグ転送処理Ｂ（ステップＳ５８〜Ｓ６０）と同様にして、テストＴｍのフラグ転送処理Ｂを実施する（ステップＳ７８）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ｂにテスト制御コードＴＥＳＩＮ−Ｂによりテスト結果出力コードを送り、ＤＵＴ２ＢからＬＳＩテスタ４２にテストＴｍの判定フラグＴＥＳＯＵＴ−Ｂを送り、ＬＳＩテスタ４２において、テストＴｍの判定フラグＴＥＳＯＵＴ−Ｂのレベルをチェックし、テストＴｍに対するＤＵＴ２ＢのＧＯ／ＮＧを認識する。
【０１１０】
そして、テストＴｍの判定フラグＴＥＳＯＵＴ−ＢがＧＯレベルであれば（ステップＳ７９）、ＤＵＴ２Ｂを良品と判定し（ステップＳ８０）、テストＴｍの判定フラグＴＥＳＯＵＴ−ＢがＮＧレベルであれば（ステップＳ７９）、ＤＵＴ２Ｂを不良品と判定する（ステップＳ８１）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ２Ｂが不良品と判定されていた場合は、ステップＳ７８〜Ｓ８１は実施しない。
【０１１１】
次に、テストＴ１のフラグ転送処理Ｃ（ステップＳ６３〜Ｓ６５）と同様にして、テストＴｍのフラグ転送処理Ｃを実施する（ステップＳ８２）。つまり、ＬＳＩテスタ４２からＤＵＴ２Ｃにテスト制御コードＴＥＳＩＮ−Ｃによりテスト結果出力コードを送り、ＤＵＴ２ＣからＬＳＩテスタ４２にテストＴｍの判定フラグＴＥＳＯＵＴ−Ｃを送り、ＬＳＩテスタ４２において、テストＴｍの判定フラグＴＥＳＯＵＴ−Ｃのレベルをチェックし、テストＴｍに対するＤＵＴ２ＣのＧＯ／ＮＧを認識する。
【０１１２】
そして、テストＴｍの判定フラグＴＥＳＯＵＴ−ＣがＧＯレベルであれば（ステップＳ８３）、ＤＵＴ２Ｃを良品と判定し（ステップＳ８４）、テストＴｍの判定フラグＴＥＳＯＵＴ−ＣがＮＧレベルであれば（ステップＳ８３）、ＤＵＴ２Ｃを不良品と判定する（ステップＳ８５）。なお、上記のテストＴ１〜Ｔｍ−１においてＤＵＴ２Ｃが不良品と判定されていた場合は、ステップＳ８２〜Ｓ８５は実施しない。
【０１１３】
このように第２の実施形態によれば、テスト制御コードＴＥＳＩＮに従って内部回路１１のテストを実施し、テスト判定フラグＴＥＳＯＵＴを出力する内部テスト回路２１を設けたことにより、ＬＳＩテスタのＤＵＴ１個あたりのテストピン数を従来よりも削減することができるので（図９および図１７参照）、同時にパラレルテストできるＤＵＴ数を従来よりも増やすことができる。
【０１１４】
また、内部回路１１の応答信号Ｏ１〜Ｏｎに基づいた判定処理は、それぞれのＤＵＴにおいて同時に実施され、ＬＳＩテスタはそれぞれのＤＵＴから送られたテスト判定フラグＴＥＳＯＵＴを順次チェックするだけなので、ＬＳＩテスタにおいてテストごとかつＤＵＴごとに順次実施される判定処理が従来よりも簡単になり、これにかかる時間が短くなるので、１回のパラレルテストにかかる時間を従来よりも短くすることができる。
【０１１５】
以上により、ＤＵＴ１個あたりのテスト時間を短縮することができる。
【０１１６】
なお、上記第１の実施形態において、テスト制御コード入力端子ＤＴＥＳＩＮの機能とテスト判別フラグ出力端子ＤＴＥＳＯＵＴの機能とを包含させ、これらの端子を１個の入出力端子にしても良い。つまり、テスト制御コードＴＥＳＩＮ（テスト実施コードおよびテスト結果出力コード）が入力される端子に、テスト判別フラグＴＥＳＯＵＴを出力する構成にしても良い。また、ＬＳＩテスタのテストピン数および半導体デバイスのピン数が増えるが、ＬＳＩテスタからＤＵＴに送るテスト制御コードをパラレルデータにしても良い。
【０１１７】
また、図８において、ＬＳＩテスタのテスト判別フラグ入力端子ＴＴＥＳＯＵＴ１〜ＴＴＥＳＯＵＴ３を１個とし、この端子にＤＵＴ２Ａ，２Ｂ，２Ｃそれぞれのテスト判別フラグ出力端子ＤＴＥＳＯＵＴを共通接続しても良い。
【０１１８】
また、データ出力回路２４からテスト判別フラグＴＥＳＯＵＴを常時出力する構成とし、ＬＳＩテスタからテスト結果出力コードを送らないようにしても良い。この場合、図８において、ＬＳＩテスタのテスト制御コード出力端子ＴＴＥＳＩＮ１〜ＴＴＥＳＩＮ３を１個とし、この端子にＤＵＴ２Ａ，２Ｂ，２Ｃそれぞれのテスト判別フラグ出力端子ＤＴＥＳＯＵＴを共通接続しても良い。
【０１１９】
第３の実施形態
図１０は第３の実施形態の半導体デバイスの構成図である。図１０の半導体デバイス３は、内部回路１１と、テスト回路３１とを備えている。また、半導体デバイス３は、テスト制御コードＴＥＳＩＮのシリアル入力端子ＤＴＥＳＩＮと、製品判定フラグＦＬＡＧの出力端子ＤＦＬＡＧとを備えている。この第３の実施形態の半導体デバイス３は、内部回路１１をテストする内部テスト回路３１を内蔵し、この内部テスト回路３１に製品判別フラグＦＬＡＧを不揮発に保持し、端子ＤＦＬＡＧに出力するテスト結果回路３２を設けたことを特徴とするものである。なお、図１０において、図６と同じものには同じ符号を付してある。
【０１２０】
製品判定フラグＦＬＡＧは、その製品（半導体デバイス３の内部回路１１）が良品か不良品かを示すフラグであり、内部テスト回路３１により生成される。ここで、良品とは複数のテストの全てに合格した製品であり、不良品とは複数のテストのいずれかにおいて不合格となった製品である。ＬＳＩテスタは、テスト制御コードＴＥＳＩＮによって、複数のテストそれぞれの実施命令を内部テスト回路３１に連続的に送る。
【０１２１】
内部テスト回路３１は、シリアル入力端子ＤＴＥＳＩＮから入力されるシリアルデータのテスト制御コードＴＥＳＩＮに従って、内部テスト回路１１のテストを実施し、テスト結果を出力するとともに、不揮発に記憶する。この第３の実施形態では、複数のテスト実施命令のテスト制御コードＴＥＳＩＮが内部回路３１に連続的に入力され、内部テスト回路３１は、複数のテストを順次実施し、製品判定フラグＦＬＡＧを出力するとともに、不揮発に記憶する。つまり、複数のテスト実施命令のテスト制御コードＴＥＳＩＮが連続的に入力されると、制御信号Ｃ１〜Ｃｎを生成して内部回路１１に入力し、制御信号Ｃ１〜Ｃｎに従って内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいて、そのテストに対する内部回路１１のＧＯ／ＮＧを判定する一連の処理をテストごとに順次実施し、複数のテストそれぞれに対する内部回路１１のＧＯ／ＮＧに従って、内部回路１１が良品か不良品かを判定し、製品判定フラグＦＬＡＧを生成する。また、内部テスト回路３１は、テスト結果保持回路３２により、製品判定フラグＦＬＡＧを端子ＤＦＬＡＧから常時出力する（ただし、電源が供給されている期間）とともに、不揮発に記憶する。以下の説明では、製品判定フラグＦＬＡＧが論理レベル”１”のとき、その製品は良品であり、製品判定フラグＦＬＡＧが論理レベル”０”レベルのとき、その製品は不良品であるあるものとする。
【０１２２】
図１１は内部テスト回路３１の構成図である。図１１において、内部テスト回路３１は、シリアルデータ入力回路２２と、制御信号生成回路２３と、応答信号受取回路２４と、テスト結果保持回路３２と、テスト制御回路３３とを有する。なお、図１１において、図７と同じものには同じ符号を付してあり、内部テスト回路３１は、図７の内部テスト回路２１において、データ出力回路２４をテスト結果保持回路３２とし、テスト制御回路２５をテスト制御回路３３としたものである。
【０１２３】
テスト制御回路３３は、ＬＳＩテスタからシリアルデータ入力回路２２を介して入力されたテスト制御コードＴＥＳＩＮをデコードする。テスト制御コードＴＥＳＩＮのデコード内容がテスト実施命令の場合は、あらかじめ保持しているテスト情報（制御信号の生成データや良否判定条件等）を参照し、そのテストを実施する。つまり、制御信号生成回路２３にそのテストの制御信号Ｃ１〜Ｃｎの生成命令を送り、制御信号Ｃ１〜Ｃｎを内部回路１１に入力させ、内部回路１１からの応答信号Ｏ１〜Ｏｎに基づいてそのテストに対する内部回路１１のＧＯ／ＮＧを判定し、ＮＧであればテスト結果保持回路３２に製品判定フラグＦＬＡＧのデータリセット命令を送る。なお、製品判定フラグＦＬＡＧは、テストの実施前に、あらかじめ”１”にセットされている。
【０１２４】
また、テスト制御回路３３は、入力されたテスト制御コードＴＥＳＩＮをデコードすると、デコードした命令を一時的に保持することにより、このデコードした命令による処理を終了する前に、次のテスト制御コードＴＥＳＩＮの入力を受け付ける。これにより、ＬＳＩテスタから半導体デバイス３に複数のテスト実施命令のテスト制御コードＴＥＳＩＮを連続的に入力することが可能となる。テスト制御回路３３は、連続的に入力された複数のテスト実施命令を入力された順番に実施する。
【０１２５】
テスト結果保持回路３２は、製品判定フラグＦＬＡＧを不揮発に記憶するとともに、端子ＤＦＬＡＧに常時出力する回路である。図１２はテスト結果保持回路３２の構成図である。図１２において、テスト結果保持回路３２は、不揮発性メモリ書き込み回路３４と、不揮発性メモリ３５と、データ読み出し回路３６とを有する。
【０１２６】
不揮発性メモリ３５は、製品判定フラグＦＬＡＧを不揮発に記憶する。この製品判定フラグＦＬＡＧは、テストの前にあらかじめ”１”（良品）にセットされている。また、不揮発性メモリ３５の動作が正常であることは、テストの前にあらかじめ確認されている。
【０１２７】
不揮発性メモリ書き込み回路３４は、テスト制御回路３３からデータリセット命令が入力されると、不揮発性メモリ３５の製品判定フラグＦＬＡＧを”０”（不良品）にリセットする。
【０１２８】
データ読み出し回路３６は、不揮発性メモリ３５に記憶された製品判定フラグＦＬＡＧを読み出し、端子ＤＦＬＡＧに出力する回路であり、常に読み出し動作をしている。従って、製品判別フラグＦＬＡＧは、半導体デバイス３に電源が供給されていれば、常に端子ＤＦＬＡＧに出力されている。つまり、半導体デバイス３に電源を投入しさえすれば、いつでも端子ＤＦＬＡＧから製品判別フラグＦＬＡＧを読み込むことができる。
【０１２９】
図１３は第３の実施形態の半導体デバイスに対するパラレルテストシステムの構成図である。図１３の試験システムは、ＬＳＩテスタ４３により、ＤＵＴ３Ａ，ＤＵＴ３Ｂ，ＤＵＴ３Ｃをパラレルテストする構成である。ＤＵＴ３Ａ，ＤＵＴ３Ｂ，ＤＵＴ３Ｃは、図１０の半導体デバイスである。
【０１３０】
ＬＳＩテスタ４３は、テスト制御コードＴＥＳＩＮの出力端子ＴＴＥＳＩＮと、製品判定フラグＦＬＡＧの入力端子ＴＦＬＡＧ１，ＴＦＬＡＧ２，ＴＦＬＡＧ３とを備えている。
【０１３１】
ＤＵＴ３Ａ，ＤＵＴ３Ｂ，ＤＵＴ３Ｃの端子ＤＴＥＳＩＮは、ＬＳＩテスタ４３の端子ＴＴＥＳＩＮに共通接続されている。また、ＤＵＴ３Ａの端子ＤＦＬＡＧはＬＳＩテスタ４３の端子ＴＦＬＡＧ１に接続され、ＤＵＴ３Ｂの端子ＤＦＬＡＧはＬＳＩテスタ４３の端子ＴＦＬＡＧ２に接続され、ＤＵＴ３Ｃの端子ＤＦＬＡＧはＬＳＩテスタ４３の端子ＴＦＬＡＧ３に接続されている。
【０１３２】
ＦＬＡＧ−Ａ，ＦＬＡＧ−Ｂ，ＦＬＡＧ−Ｃは、それぞれＤＵＴ２Ａ，２Ｂ，２ＣからＬＳＩテスタ４３に入力される製品判定フラグであり、図１０の製品判定フラグＦＬＡＧに相当する。
【０１３３】
図１４は図１３のテストシステムによるパラレルテストのフローチャートである。図１４において、（ａ）はパラレルテストの全体手順、（ｂ）は（ａ）のステップＳ９１の詳細手順、（ｃ）は（ａ）のステップＳ９２の詳細手順、（ｄ）は（ａ）のステップＳ９３の詳細手順である。図１４では、１個のＤＵＴに対し、ｍ個のテストＴ１，Ｔ２…Ｔｍを実施している。
【０１３４】
まず、ＬＳＩテスタ４３の端子ＴＴＥＳＩＮからＤＵＴ３（３Ａ，３Ｂ，３Ｃ）の端子ＤＴＥＳＩＮに、テスト制御コードＴＥＳＩＮによりテストＴ１，Ｔ２…Ｔｍの実施コードを順次連続的に送る（ステップＳ９１）。最初にテストＴ１の実施コードをＤＵＴ３に送り（ステップＳ１０１）、続いてテストＴ２の実施コードを送り（ステップＳ１０２）、以下テストＴ３，Ｔ４…Ｔｍ−１の順で実施コードを順次送り、最後にテストＴｍの実施コードを送る（ステップＳ１０３）。
【０１３５】
次に、ＤＵＴ３の内部テスト回路３１により内部回路１１のテストを実施し、製品判定フラグＦＬＡＧを確定させる（ステップＳ９２）。
【０１３６】
ＤＵＴ３の製品判定フラグＦＬＡＧ（−Ａ，−Ｂ，−Ｃ）は、”１”（ＤＵＴ３＝良品）に初期設定されている（ステップＳ１１１）。
【０１３７】
まず、ＤＵＴ３のテスト制御回路３３は、最初に入力されたテスト制御デコードＴＥＳＩＮをデコードし、テストＴ１を実施する（ステップＳ１１２）。つまり、内部回路１１にテストＴ１の制御信号Ｃ１〜Ｃｎを入力し、内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいてテストＴ１に対する内部回路１１の良（ＧＯ）／否（ＮＧ）を判定する。
【０１３８】
そして、テストＴ１がＮＧであれば（ステップＳ１１３）、テスト制御回路３３は、データリセット命令をテスト結果保持回路３２に送り、製品判定フラグＦＬＡＧを”０”（ＤＵＴ３＝不良品）にリセットさせ（ステップ１１８）、テストＴ２〜Ｔｍを実施せずに処理を終了する。
【０１３９】
また、テストＴ１がＧＯであれば（ステップＳ１１３）、テスト制御回路３３は、２番目に入力されたテスト制御コードＴＥＳＩＮをデコードし、テストＴ２を実施する（ステップＳ１１４）。つまり、内部回路１１にテストＴ２の制御信号Ｃ１〜Ｃｎを入力し、内部回路１１から出力された応答信号Ｏ１〜Ｏｎに基づいてテストＴ２に対する内部回路１１のＧＯ／ＮＧを判定する。
【０１４０】
そして、テストＴ２がＮＧであれば（ステップＳ１１５）、テスト制御回路３３は、データリセット命令をテスト結果保持回路３２に送り、製品判定フラグＦＬＡＧを”０”にリセットさせ（ステップＳ１１８）、テストＴ３〜Ｔｍを実施せずに処理を終了する。また、テストＴ２がＧＯであれば（ステップＳ１１５）、テスト制御回路３３は、次のテストＴ３を実施する。
【０１４１】
以下同様に、ＤＵＴ３のテスト制御回路３３は、テストＴ１〜Ｔｊ−１（ｊ＝３，４…ｍ−１）までが全てＧＯであれば、テストＴｊを実施し、テストＴｉがＮＧであれば、製品判別フラグＦＬＡＧを”０”にリセットし（ステップＳ１１８）、テストＴｊ＋１〜Ｔｍを実施せずに処理を終了する。また、テストＴｊがＧＯであれば、次のテストＴｊ＋１を実施する。
【０１４２】
テストＴ１〜Ｔｍ−１が全てＧＯであれば、テスト制御回路３３は、ｍ番目に入力されたテスト制御コードＴＥＳＩＮをデコードし、テストＴｍを実施する（ステップＳ１１６）。そして、テストＴｍがＮＧであれば（ステップＳ１１７）、データリセット命令をテスト結果保持回路３２に送り、製品判別フラグＦＬＡＧを”０”にリセットさせ（ステップＳ１１８）、処理を終了する。また、テストＴｍがＧＯであれば（ステップＳ１１７）、製品判別フラグＦＬＡＧを”１”にしたままテスト処理を終了する。
【０１４３】
次に、ＬＳＩテスタ４３において、ＤＵＴ３から出力されている製品判定フラグＦＬＡＧ−Ａ，ＦＬＡＧ−Ｂ，ＦＬＡＧ−Ｃにより、ＤＵＴ３Ａ，３Ｂ，３Ｃの良否（良品か不良品か）を認識する（ステップＳ９３）。
【０１４４】
ＬＳＩテスタ４３は、テストＴ１〜Ｔｍの実施コードをＤＵＴ３に送ったあと、ＤＵＴ３の内部テスト回路３１によるテスト処理（図１４（ｂ））に要する時間が経過してから、フラグ入力端子ＦＬＡＧ１に入力されている製品判定フラグＦＬＡＧ−Ａの電圧レベルをチェックし（ステップＳ１２１）、フラグＦＬＡＧ−Ａが”１”であれば（ステップＳ１２２）、ＤＵＴ３Ａを良品と認識し（ステップＳ１２３）、フラグＦＬＡＧ−Ａが”０”であれば（ステップＳ１２２）、ＤＵＴ３Ａを不良品と認識する（ステップＳ１２４）。
【０１４５】
次に、ＬＳＩテスタ４３は、ＤＵＴ３Ａの良否処理（ステップＳ１２１〜Ｓ１２４）と同様にして、フラグ入力端子ＦＬＡＧ２に入力されている製品判定フラグＦＬＡＧ−Ｂに基づいてＤＵＴ３Ｂが良品か不良品かを認識する（ステップＳ１２５）。また、フラグ入力端子ＦＬＡＧ２に入力されている製品判定フラグＦＬＡＧ−Ｃに基づいてＤＵＴ３Ｃが良品か不良品かを認識する（ステップＳ１２６）。
【０１４６】
なお、製品判定フラグＦＬＡＧはＤＵＴ３の内部テスト回路３１（テスト結果保持回路３２内の不揮発性メモリ３５）に不揮発に記憶されているため、ステップＳ９３のＤＵＴ良否処理は、必ずしもステップＳ９２のテスト処理のすぐあとに実施する必要はない。つまり、ＬＳＩテスタ４３からＤＵＴ３にテストＴ１〜Ｔｍのテスト実施コードを送り、ステップＳ９２のテスト処理を実施したあとに、ＤＵＴ３をＬＳＩテスタ４３から一度搬出し、数日後に、ＬＳＩテスタ４３または他の装置によってＤＵＴ３の製品判定フラグＦＬＡＧをチェックすることも可能である。
【０１４７】
数日後に製品判定フラグＦＬＡＧをチェックする場合には、半導体デバイス３に電源を供給するだけで端子ＤＦＬＡＧに製品判定フラグＦＬＡＧが出力されるので、製品判定フラグＦＬＡＧのチェックは、非常に簡単であり、短時間で終了する。
【０１４８】
このように第３の実施形態によれば、テスト制御コードＴＥＳＩＮに従って内部回路１１のテストを実施し、製品判定フラグＦＬＡＧを出力する内部テスト回路３１を設けたことにより、ＬＳＩテスタのＤＵＴ１個あたりのテストピン数を従来よりも削減することができるので（図１３および図１７参照）、同時にパラレルテストできるＤＵＴ数を従来よりも増やすことができる。
【０１４９】
また、ＬＳＩテスタ４３からＤＵＴ３に複数のテスト実施コードを連続的に入力し、それぞれのＤＵＴの内部テスト回路３１により、同じタイミングで複数のテストを順次実施して内部回路１１が良品か不良品かを判定し、製品判定フラグＦＬＡＧを端子ＤＦＬＡＧに常時出力し、ＬＳＩテスタ４３において製品判定フラグＦＬＡＧをチェックするだけで良品か不良品かを認識できるようにしたことにより、ＬＳＩテスタ４３によるＤＵＴ３の制御が非常に簡単になるため、１回のパラレルテストにかかる時間を従来よりも短くすることができる。
【０１５０】
以上により、ＤＵＴ１個あたりのテスト時間を短縮することができる。
【０１５１】
さらに、内部テスト回路３１に製品判定フラグＦＬＡＧを不揮発に記憶するテスト結果保持回路３２を設けたことにより、テスト処理（図１４のステップＳ９２参照）と半導体デバイス３の良否処理（製品判定フラグＦＬＡＧのチェック、図１４のステップＳ９３参照）を時間的に別々に実施することができる。この場合、テスト処理はＬＳＩテスタ４３からＤＵＴ３Ａ，３Ｂ，３Ｃに複数のテスト実施コードをＤＵＴ３に順次連続的に送るだけで良く、良否処理は半導体デバイス３に電源を供給し、製品判定フラグＦＬＡＧをチェックするだけで良いため、それぞれの処理は非常に簡単である。
【０１５２】
なお、上記第３の実施形態において、図１２のテスト結果保持回路３２は、不揮発性メモリ３５として、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＦＲＡＭなどを用いた場合の構成であるが、ヒューズ回路などを用いることも可能である。
【０１５３】
また、ＬＳＩテスタからＤＵＴにテストＴ１〜Ｔｍの実施コードを連続的に送り、ＤＵＴから製品判定フラグを出力させる図１４の一連の処理を、上記第２の実施形態に適用することも可能である。ただし、上記第２の実施形態では、内部テスト回路が製品判定フラグを不揮発に記憶しないため、ステップＳ９２のテスト処理のあと、ＤＵＴの電源をＯＦＦする前にステップＳ９３のＤＵＴ良否処理を実施しなければならない。
【０１５４】
【発明の効果】
以上説明したように本発明によれば、選択信号によって選択されたときにのみ、内部回路から出力された応答信号を外部に出力する選択回路、あるいは試験制御コードに従って内部回路の試験を実施し、判定結果を外部に出力する内部テスト回路を設けたことにより、半導体集積回路１個あたりの試験時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体デバイスの構成図である。
【図２】本発明の第１の実施形態の半導体デバイスにおける選択回路の構成図である。
【図３】本発明の第１の実施形態の半導体デバイスに対するパラレルテストシステムの構成図である。
【図４】図３のテストシステムによるパラレルテストのフローチャートである。
【図５】本発明の第１の実施形態の半導体デバイスにおいて非選択のときに内部回路を待機状態にする場合の選択回路の構成図である。
【図６】本発明の第２の実施形態の半導体デバイスの構成図である。
【図７】本発明の第２の実施形態の半導体デバイスにおける内部テスト回路の構成図である。
【図８】本発明の第２の実施形態の半導体デバイスに対するパラレルテストシステムの構成図である。
【図９】図８のテストシステムによるパラレルテストのフローチャートである。
【図１０】本発明の第３の実施形態の半導体デバイスの構成図である。
【図１１】本発明の第３の実施形態の半導体デバイスにおける内部テスト回路の構成図である。
【図１２】本発明の第３の実施形態の半導体デバイスにおけるテスト結果保持回路の構成図である。
【図１３】本発明の第３の実施形態の半導体デバイスに対するパラレルテストシステムの構成図である。
【図１４】図１３の試験システムによる機能試験手順を示すフローチャートである。
【図１５】従来の半導体デバイスに対するシングルテストシステムの構成図である。
【図１６】図１５のテストシステムによるパラレルテストのフローチャートである。
【図１７】従来の半導体デバイスに対するパラレルテストシステムの構成図である。
【符号の説明】
１，２，３  半導体デバイス（ＤＵＴ）、  １１  内部回路、  １２，１３  選択回路、  ２１，３１  内部テスト回路、  ３５  不揮発性メモリ、  ４１，４２，４３  ＬＳＩテスタ。
【図１】
0004183333.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004183333.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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