(57)【特許請求の範囲】
【請求項１】
画像変調信号に基づいて変調した発光素子の光で感光体を走査する走査手段と、該感光体に対して所定の位置において前記走査手段からの走査光を検出する走査光検出手段とを有し、該走査光検出手段からの検出信号に基づく所定のタイミングで前記感光体を走査して前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
電圧制御発振回路および該電圧制御発振回路の出力を分周する分周回路および該分周回路の出力と基準周波数との位相を比較する位相比較回路からなるＰＬＬと、
前記電圧制御発振回路の出力を分周して位相同期信号に同期した画素クロックを出力する画素クロック出力回路と、
前記画素クロックに同期して画像データを入力する画像データ入力回路と、
前記電圧制御発振回路の出力と前記画像データとに基づいて変調パターン信号を生成する変調パターン生成回路と、
前記変調パターン信号に基づいて前記発光素子を制御変調する半導体レーザ制御変調回路とを有し、
前記画素クロック出力回路は、一走査期間中に決められた間隔で、前記電圧制御発振回路の出力を分周する動作を停止させて、前記画素クロックの周期を、前記電圧制御発振回路の出力の１周期に対応した量の刻みで変更することを特徴とする画像形成装置。
【請求項２】
請求項１に記載の画像形成装置において、前記画素クロックの周期を前記電圧制御発振回路の出力の１周期に対応した量の刻みで長くした時間の間、前記発光素子を消灯させることを特徴とする画像形成装置。
【請求項３】
前記変調パターン生成回路と前記制御変調回路とが単一のＩＣに設けられていることを特徴とする請求項１又は２に記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置、より詳細には、レーザプリンタ，デジタル複写機等における光源として用いられる半導体レーザの光出力を制御及び変調する画像形成装置に関し、レーザプリンタ，ディジタル複写機，レーザファックスなどに応用可能な技術に関する。
【０００２】
【従来の技術】
本発明に関する従来技術として、例えば、特開平０５−０７５１９９号公報，特開平０５−２３５４４６号公報，特開平０９−３２１３７６号公報に開示されたものがあり、それらの要約と問題点は次の通りである。
（１）要約
半導体レーザの光出力をモニターする受光素子の受光電流と発光指令電流とを常時比較することにより、高速に半導体レーザを制御する光電気負帰還ループを構成し、かつ発光指令電流に比例した電流を半導体レーザに光電気負帰還ループの出力電流に加算して流すことにより、高速に半導体レーザを変調する。このようにすることにより、半導体レーザの温度特性・ドウループ特性などを抑制し、かつ高速変調を実現する。
【０００３】
（２）問題点
半導体レーザの光出力をモニターする受光素子の特性により、半導体レーザの光出力が小さくなってくると、受光素子の光入力に対する受光電流出力特性の直線性が著しく劣化してくる。このため、低光出力の場合の制御精度が悪くなり、所定の光出力より大きな光出力になってしまう場合がある。このようなことが発生すると、レーザプリンタ等において地膚汚れなどの悪影響を与えてしまう。また、常時、光出力を制御しているため、制御系を正常動作させるためにも、光出力を完全に消灯することができない。これは、オフセット光を生じさせることになる。また、半導体レーザに駆動電流を加算する駆動電流を設定する回路が必要とされ、レーザプリンタなどの光変調ＩＣの機能を向上させる場合の回路規模的制約を伴うことになる。更に、一つの半導体レーザの光出力のみを検出する受光素子を必要とするため、半導体レーザアレイのように複数のレーザの出力を一つの受光素子により検出する場合には、外部に各々の光出力を分離検出する手段が要求される。
【０００４】
【発明が解決しようとする課題】
図２０は、従来技術による画像形成装置の一例を説明するための要部構成図である。図２０において、ポリゴンミラー１３５が回転することにより、半導体レーザユニット１３４から出力されたレーザ光は、ポリゴンミラー１３５によってスキャンされ、走査レンズ１３６を介して感光体１３７を露光し静電潜像を形成する。また、前記半導体レーザユニット１３４は、画像処理ユニット１３１によって生成された画像データと位相同期回路１３９によって位相が設定された画像クロックとに従い、半導体レーザの発光時間をコントロールすることにより、前記感光体１３７上の前記静電潜像をコントロールする。また、前記位相同期回路１３９は、クロック生成回路１３２によって生成されたクロックを、ポリゴンミラー１３５によってスキャンされた前記半導体レーザの光を検出するフォトデイテクタ１３８に同期した位相に設定する。
【０００５】
このように、レーザ駆動回路１３３，位相同期回路１３９，クロック生成回路１３２は、レーザ走査光学系を用いた画像形成装置では、前記感光体１３７上に形成する静電潜像の位置精度，間隔精度上必要不可欠なものであり、このため、画像クロックと同一の周波数を画像形成装置内でいくつもの経路を必要としてしまい、前記画像形成装置のＥＭＩの問題を引き起こしてしまっていた。また、部品点数が多くなるため、コスト上昇にもなる。更に、印字速度の上昇に従い、画像データ転送クロックを全システムにて完全に同一タイミングで動作させることは非常に困難となり、画像データ転送を遅いクロックでデータを並列化して転送しなければならなくなる。
【０００６】
また、レーザプリンターの高速・高密度化に伴い、１つの光源からの光だけではなく、複数個の光源からの光によって記録することにより、高速・高密度化を図る方法が採用されつつある。このような場合には、光源として複数個の半導体レーザを使用する場合とＬＤ−Ａｒｒａｙを使用する場合があり、適宜、システム的観点から選択される事が望ましい。しかしながら、従来、ＬＤ−Ａｒｒａｙに対しては受光素子がすべての半導体レーザに共通であるため、上記特開平０５−０７５１９９号公報，上記特開平０５−２３５４４６号公報，上記特開平０９−３２１３７６号公報などに記載されている手法が使用できず、結果的に、ＬＤ−Ａｒｒａｙを使用する場合、コスト的に高くついてしまっていた。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、画像信号に基づいた半導体レーザの変調光によって回転感光体を走査することで画像を形成する画像形成装置に関し、低廉・小型な構成で画像形成クロック及び画像形成タイミング・半導体レーザ変調制御を行うことを実現する。
【０００８】
上記特開平０５−０７５１９９号公報，上記特開平０５−２３５４４６号公報，上記特開平０９−３２１３７６号公報などに記載されているように、半導体レーザの温度特性・ドウループ特性などの影響を除去するためには、常時制御が必要とされるが、常時制御を実施するため、同時にオフセット光が生じてしまう。また、電流設定回路等が必要とされ、回路規模が大きくなってしまう。さらに、半導体レーザアレイを使用した場合には、外部に各々の光出力を分離検出する手段が要求される。また、半導体レーザのビームプロファイルは通常ガウス分布に近似され、ガウス分布に従って電子写真システムにおける静電潜像が形成される。このため、静電潜像は２値的ではなく、アナログ的分布をした箇所が解像度の増大に従って発生する。これは、現像バイアスの変動等の外部変動要因の影響を受けやすくなり、画像濃度変動を引起こしやすくなってしまう。
【０００９】
例えば、特開平１１−１６７０８１号公報に記載されているような、ダイレクトシンセサイザによる画素クロック周波数設定方法は、周波数刻みをＬＵＴのデータを変更することにより、高速に周波数変更が可能であるが、周波数可変刻みと出力周波数変更速度は、次に接続されるＰＬＬ（phase-locked  loop）の制御速度および低域通過フィルタと密接に絡み合い、全体構成設計上の制約になる。また、周波数刻みは、マスタークロック周波数とＬＵＴのビット数に依存し、細かな設定を行うためには、回路規模を増大させる必要、もしくは、マスタークロックを高速にする必要が生じ、１チップ化を実現するには困難さが伴う。
【００１０】
また、例えば、特開平５−２０７２３４号公報に記載されているようなＰＬＬに位相誤差を付加する方法では、位相誤差の付加信号を非常に安定にしなければ、画素クロックの周波数誤差が発生してしまう。これは、ディジタル回路とアナログ回路を一体化して１チップ化を図るときの大きな制約となってしまう。
【００１１】
本発明は、以上の観点を鑑みてなされたものであり、本発明によるレーザプリンタにおいて、画像書込みクロックの生成と同時に半導体レーザの制御を効率的に１チップ内に収めることができ、小型・高速・低コスト化を実現することができる。
【００１２】
【課題を解決するための手段】
請求項１の発明は、画像変調信号に基づいて変調した発光素子の光で感光体を走査する走査手段と、該感光体に対して所定の位置において前記走査手段からの走査光を検出する走査光検出手段とを有し、該走査光検出手段からの検出信号に基づく所定のタイミングで前記感光体を走査して前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
電圧制御発振回路および該電圧制御発振回路の出力を分周する分周回路および該分周回路の出力と基準周波数との位相を比較する位相比較回路からなるＰＬＬと、前記電圧制御発振回路の出力を分周して位相同期信号に同期した画素クロックを出力する画素クロック出力回路と、前記画素クロックに同期して画像データを入力する画像データ入力回路と、前記電圧制御発振回路の出力と前記画像データとに基づいて変調パターン信号を生成する変調パターン生成回路と、前記変調パターン信号に基づいて前記発光素子を制御変調する半導体レーザ制御変調回路とを有し、前記画素クロック出力回路は、一走査期間中に決められた間隔で、前記電圧制御発振回路の出力を分周する動作を停止させて、前記画素クロックの周期を、前記電圧制御発振回路の出力の１周期に対応した量の刻みで変更することを特徴としたものである。
【００１３】
請求項２の発明は、請求項１の画像形成装置において、前記画素クロックの周期を前記電圧制御発振回路の出力の１周期に対応した量の刻みで長くした時間の間、前記発光素子を消灯させることを特徴としたものである。
【００１４】
請求項３の発明は、請求項１又は２に記載の画像形成装置において、前記変調パターン生成回路と前記制御変調回路とが単一のＩＣに設けられていることをを特徴としたものである。
【００１５】
【発明の実施の形態】
以下、本発明について図面に従って説明する。図１は、光変調パルスと露光エネルギー分布との関係を説明するための図である。図１（Ａ）においては、Ｄがこれまでの光変調パルス例である。半導体レーザ光をコリメートレンズにて並行光にした後、走査光学系を経て感光体面上で結像させる光学系において、ビームプロファイルがガウス分布をしている場合の露光エネルギー分布をＢに示す。一方、本発明では、光パルスは、Ｃのようなパターンにて、露光した場合の同一光学系による露光エネルギー分布を示す。図１（Ｂ）においては、従来の変調光パルス幅を狭くした場合であり、これに対応するように、本発明では、光の変調パターンを変化させた場合に対応する露光エネルギー分布である。
【００１６】
図２は、光の変調パターンを変化させた場合の露光エネルギー分布を示した図で、図２（Ａ）は図１に示した従来の変調光のパルス幅を順次変化させた場合を示す図で、図２（Ｂ）は本発明による変調パターンによって変化させた場合の露光エネルギー分布である。図２（Ｂ）に示した光変調パターンは、図１（Ａ）と図１（Ｂ）のＣのような左右対称な細い第１の光パルス列と、中心にて光らせる第２のパルスとの組み合わせである。第１のパルスの間隔は、露光エネルギー分布を細くする場合には狭くし、太くする場合には太くし、かつ、この場合には、第２のパルスにより、露光エネルギー分布の中心での低下を抑制するようにしている。以上の図から分かるように、本発明の光パルスにて露光することにより、光ビーム径が約２０％程度細くなった場合に近い、急峻な露光エネルギー分布を得ることができる。
【００１７】
このようにすることにより、ビーム径をより細くした場合と同じような感光体表面電位分布が得られることになるので、粒状性（Ｓ／Ｎ比）のよい画像を得ることができる。また、本レーザビームの変調に対しては、走査光学系について説明してきたが、レーザー光が照射される対象物が回転しているような、例えば、光ディスク等においても有効な方法となる。
【００１８】
図３は、上記光パルス列を生成するための変調データ生成に関する一実施例を説明するための要部ブロック図である。図４は、図３に示した実施例によって出力される変調データの例を示した図である。以下、図３に従って動作を説明する。Clockは、画像データを転送するクロックであり、画像データに基づいて、ＬＵＴ（Look−Up−Table）７にて変調パルス列に対応するデータに変換され、Load信号に応じてShift-Register６にロードされる。一方、Clockを８倍するＰＬＬを、Phase−Detector２，Loop−Filter３，ＶＣＯ４，“１／８”５により、Clockの８倍の周波数のＶＣＬＫを生成し、ＶＣＬＫに従って変調データ（Modulation  Data）を出力する。
【００１９】
このようにして、図１（Ａ）のＣの光パルスは、図４（Ａ）に示したようなデータによって生成され、また、図１（Ｂ）のＣの光パルスは、図４（Ｂ）に示したようなデータにより生成される。また、ここでは、画像データをＬＵＴ７によって変換する構成をとることにより、ＬＵＴ７の内容を変更するだけでレーザ走査光学系が変化した場合にも、同一回路にて、図１（Ａ），（Ｂ）に示したような光パルスを自由に選択できるようにしてある。このような構成にすることにより、自由度の高い光変調パルスを生成することができ、また、本構成による光パルス生成により、粒状性のよい画像を得ることができる。
【００２０】
図５は、図３に示したPulse−Modulation−Unit１からのデータに応じて半導体レーザを制御・変調するための一実施例を説明するための要部ブロック図である。以下、図５に従って動作を説明する。図５の制御回路により、光出力Ｐ０の場合、半導体レーザ（ＬＤ２１）の光を受光する受光素子（ＰＤ２２）の出力電流によって発生する電圧（ＲＥＸＴ２５を介して光起電流が電圧に変換される）がＸＰＤ端子１５にて検出されてＶＣＯＮＴ電圧と比較・制御され、制御結果がＸＣＨ端子１８に接続されているHold-Capacitor１９によってホールドされる。また、光出力がＰ１の場合には、同様にして制御され、Hold−Capacitor２０にホールドされる。光出力は、Ｐ１とＰ０の間の電圧に対して直線であることを仮定して（実際に、半導体レーザのＩ−Ｌ特性により、この直線性は精度よく成立する）多段階に変調される。
【００２１】
Modulation  DataをＤｎとした場合（ＶＣＬＫの速度で変化するデータ）、半導体レーザ駆動電流Ｉｎとし、Hold−Capacitor１９，Hold−Capacitor２０の電圧をＶ１，Ｖ２とした場合、また、Ｐ１＝Ｐ０／２としたとき、
Ｉｎ＝｛（Ｖ０−Ｖ１）×Ｄｎ＋Ｖ１｝／ＲＥ
ここで、Ｄｎ＝−１〜１となるように、制御回路１２と変調信号発生回路１３では設定されている。このようにして、Pulse-Modulation-Unit１からの出力データに従い、半導体レーザの光パルスパターンを生成することができ、図１（Ａ），図１（Ｂ）における露光エネルギー分布を生成することが比較的容易に可能となり、粒状性のよい画像を得ることができる。
【００２２】
図３に示した実施例は、画素クロックの８倍になる周波数ＶＣＬＫを画素クロックから生成する構成を示したが、通常、画素クロック自身も基準クロックから生成され、レーザの発振波長によって光学系の色収差による露光位置ずれが発生しやすくなるため、画素クロックを微調できる画素クロック生成回路が要求される。このような回路を別途持つことにより、ＰＬＬ回路のジッタが２重に蓄積されることとなり、また、コスト的にも割高となってしまう。この問題点を解決すると同時にＶＣＬＫ生成と画素クロック生成を実現した実施例が図６である。
【００２３】
図６は、ＶＣＬＫと画像クロックとを生成する一実施例を説明するための要部ブロック図である。以下、図６に従って動作を説明する。基準クロックとＶＣＬＫをProgrammable-Counter３４によってＮ分周した結果とを比較する位相周波数比較回路３１と、位相周波数比較回路３１の結果をフィルターするLoop-Filter３２と、Loop-Filter３２の出力電圧に基づいて発振周波数が変化するＶＣＯ３３とからなるＰＬＬによってＶＣＬＫを生成する。また、Programmable-Conter３４の分周比Ｎは、外部から分周比設定によって設定される。このようにしてＶＣＬＫを生成し、ＶＣＬＫと位相同期パルスによって１／８分周回路３６にデータ“０”をロードすることにより、位相同期パルスに位相同期した画素クロックをＶＣＬＫの１／８の周波数で生成する。
【００２４】
また、同様のタイミングであらかじめ設定された位相Dataをロードして画素クロックとの位相差を持った内部クロックを生成する１／８分周回路３７を有している。この１／８分周回路３７は、画素クロックが遅い場合、もしくは、画像データを転送するまでの時間遅れが問題とならなければ必要とはならない。しかしながら、画素クロックの周波数が高い場合には、本出力に同期させた外部からの画像データを取り込むとき、本画素クロック出力から画像データ入力までの遅延時間が問題となり、正しくデータを取り込むことができなくなる。このような場合には、本実施例のように、あらかじめ設定された位相データに基づいて画像データ取り込みクロックの位相を、出力画素クロックに対して可変にしておくことで回避できる。
【００２５】
さらに、本実施例では、Phase-Set信号により、１／８分周回路３６，３７のカウント（分周）をEnable/Disableできるようになっている。これは、本実施例の場合には、Phase-Set信号の立上りエッジをＶＣＬＫで捉え、ＶＣＬＫの１クロックサイクル分カウント（分周）動作を停止させるようになっている。このようにすることにより、画素クロック及び内部クロックの位相を１／８クロック刻みで遅らせることができる。１／８クロックサイクルの位相遅れ量を、１走査期間中に決められた間隔（もしくは、決められた間隔に近い間隔）で実行することにより、１走査期間での画素クロックの周波数を等価的に微調できることになる。これは、ＰＬＬにて設定可能な周波数可変ステップをより細かく設定できることと等価である。
【００２６】
実際的にＰＬＬの周波数可変ステップを細かく設定しようとすれば、Programmable-Counter３４の分周設定範囲を広く取り、かつ、基準クロックを低くする、もしくは、ＶＣＬＫを高くすることでも可能ではあるが、基準クロックを低くすることは、ＶＣＬＫの周波数変動が基準クロックサイクルでしか検出することができなくなり、ＶＣＯ３３の発振周波数安定化が大きな技術課題になってしまう。一方、ＶＣＬＫを高くすることは、ＶＣＯ３３の発振周波数を高くしなければならず、これも技術的課題となる。ところが、本発明によれば、ＶＣＯ３３の発振周波数を高くできれば、それを上回ったステップで、また、ＶＣＯ３３を安定化できれば、それを上回るステップでの周波数設定が可能となる。また、Phase-Set信号による位相遅れを生成する１／８クロックサイクルの間、半導体レーザを発光しないようにしておくことにより、露光エネルギー量の不連続性は解消できる。
【００２７】
また、Phase-Set信号を半導体レーザが発光しないときに設定してもよい。さらに、走査毎に少しずらした位置で設定してもよい。このようなタイミングで位相遅れ量を変化させることにより出力画像に影響なく画素クロック位相を変更できる。また、Phase-Set信号を、走査の開始タイミングのみ、走査毎に一定刻みで増加もしくは減少するように（例えば、１／８→２／８→３／８→４／８→５／８→６／８→７／８→０）変化させることにより、１／８クロックサイクル毎に各画素の位置を制御することができる。このようにすることによって、画像出力のスクリーン角を微調することにより、高画質画像を得ることができる。
【００２８】
図７は、N-Counterを内部に持ち、Ｎ-カウント毎にPhase-Set信号を自動的に生成し、１／８画素クロック位相を遅らせるように構成した一実施例を説明するための要部ブロック図で、１／８クロックの時間光パルスを出力しないようにしてある。このようにしても、図１（Ａ）に示したように露光エネルギー分布が不連続になることはない（半導体レーザのビーム径に対して充分短い時間のみ光を消しているため、また、画素の区切りのタイミングであるため）。なお、N-Counter３９のカウント値Ｎの値は、シリアルデータによって設定可能となっている。このようにすることにより、ＰＬＬによって設定できない刻みの周波数をシリアルデータによって設定できるようになるので、等価的に周波数刻みを細かく設定できるようになる。
【００２９】
図８は、画素クロックに対して内部クロックの位相を位相Dataに応じて動作するタイミング図で、図中、上から、ＶＣＬＫ，同期パルス，Ｌｏａｄ信号，画素クロック，画像データ，Ｒｅｓｅｔ２信号となっている。図８に示した動作は、位相検出Ｓｅｔ信号が“Ｌ”のときのみに動作する構成としている。このようにすることにより、位相検出Ｓｅｔ信号が“Ｌ”のときには、常に、同期パルスが有効となり、内部クロックと画像データの位相関係がコントロールされるようになる。一方、位相検出Ｓｅｔ信号を電源投入の最初のタイミングのみ“Ｌ”とすることにより、初期設定された位相差を維持することもできる。
【００３０】
図９は、ＬＵＴのＢＩＴ数を低減した場合の方法を説明するための図である。図１０は、ＶＣＬＫを８分周するときの８位相のパルスを選択する選択テーブルを示した図である。図９においては、図３に示した実施例と対比して、ＬＵＴのＢＩＴ数を低減した場合の方法で、１画素の中心を基準に左右独立なパルスを選択できるようになっており、また、Shift-Registerではなく、ＶＣＬＫを８分周するときの８位相のパルス（図１０に示す）を選択する選択テーブルを設定することにより、任意の位置にパルスを生成する生成方法を示したものである。このようにすることにより、図３に示した実施例よりも選択可能なパルス列範囲は狭くなるが、ＬＵＴの回路規模が小さくなり、低コストにて図１（Ｂ），図２（Ｂ）に示したような光パルスを得る場合には、有効な方法として実現できる。
【００３１】
図１１は、光出力強度のピーク値と半導体レーザのバイアス電流を制御した回路構成において、カソードがコモンとなっている半導体レーザを使用した場合の一実施例を説明するための要部構成図である。図１１において、Error-Amp４１により、半導体レーザの光出力を受光素子（ＰＤ５４）で検出した結果を電圧変換してRefference  Voltageと比較し、制御値をHold-Capacitor５０に保持する制御を行っており、本実施例では、VCC-80mVの電圧となるようにＲＥ５１端子電圧を制御するよう、Error-Amp４２の制御結果をHold-Capacitor４９にて保持している。なお、Error-Amp４１の制御タイミングは、半導体レーザを発光させるＬＤＯＮ信号がアクティブなとき、一定時間遅れて制御させている。また、Error-Amp４２は半導体レーザを消灯したときのバイアス電流が一定値となるように、ＬＤＯＮ信号が非アクティブのとき、一定時間遅れて制御するようにしている。
【００３２】
このように、ＬＤＯＮ信号から一定時間遅れて制御を開始するようにすることにより、半導体レーザの光出力から受光素子の受光電流，受光電流を電圧に変換，Error-Amp４１に信号の伝送における遅れ時間による誤差が発生しないようにしている。また、バイアス電流の制御タイミングにおいても同様である。更に、半導体レーザをバイポーラトランジスタのエミッタに接続することにより、バイポーラトランジスタのベース電圧をできる限り遅れが発生しないように、半導体レーザに伝える構成となっている。したがって、本構成例では、半導体レーザの端子間電圧を所定電圧にすることにより、所定の光出力を得る構成をとっている。このようにすることで、半導体レーザを高速に変調することができる。
【００３３】
図１２は、光出力強度のピーク値と半導体レーザのバイアス電流を制御した回路構成において、アノードがコモンとなっている半導体レーザを使用した場合の一実施例を説明するための要部構成図である。本実施例では、図１１に示した実施例と比較して、半導体レーザをトランジスタのコレクタに接続している。このようにすることにより、ほぼ、カソードコモンの半導体レーザと同様な回路で実現できる。この結果、アノードコモンとカソードコモン半導体レーザを同一ＩＣで使用可能にすることが実現できる。
【００３４】
図１３は、半導体レーザを制御するタイミングを生成する回路の一実施例を説明するための要部構成図である。図１３においては、半導体レーザを制御するタイミングを生成するために、ＬＤＯＮ信号が“Ｈ”のとき、Ｃ１を急速充電し、ＬＤＯＮが“Ｌ”のときには、コンデンサの容量を一定電流で放電させることにより、細いパルス列がきたときには制御しなくなるようにしている。このようにすることにより、単純な遅延回路＋論理回路構成に比較し、狭いパルス列については制御値をホールドすることになり、制御精度が向上する。
【００３５】
図１４は、半導体レーザを制御するタイミングを生成する回路の他の実施例を説明するための要部構成図である。図１４においては、図１１，図１２に示した実施例のような半導体レーザの接続を実施した場合、半導体レーザの光を検出する受光素子の端子電圧がアノードコモンの場合には、ＧＮＤを基準に変化し、カソードコモンの場合には、ＶＣＣを基準に変化する性質を用いて、受光素子の端子電圧がＶＣＣ／２以下の場合には、アノードコモンの半導体レーザが接続されており、そうでない場合には、カソードコモンの半導体レーザが接続されていることが分かる。これを回路的に実現したものが図１４に示した実施例である。このようにすることにより、アノードコモン半導体レーザであるか、カソードコモン半導体レーザであるかを自動的に判別し、図１１，図１２に従った制御方向に変えることができ、アノードコモン半導体レーザとカソードコモン半導体レーザの両方に対して同一回路（ＩＣ）を使用することができる。
【００３６】
図１５は、以上に説明した事柄をまとめて１チップＩＣとして実現した場合の一実施例を説明するための要部構成図で、画素クロック周波数は同一の周波数で、同期信号は２種類によって独立に制御でき、また、半導体レーザを制御変調する回路部は２チャンネル有している。図１５において、Voltage-Reference９１は、本ＩＣ全体の基準電源供給回路であり、その他の回路ブロックへ基準電源を供給する。Phase-Detector９２，ＶＣＯ９３，Clock-Driver９４，Programmable-Counter９５により、ＰＬＬを構成し、Register９６に設定された１２ＢＩＴのデータのうち、下位１ＢＩＴがClock-Driver９４の出力クロックＶＣＬＫの位相をπ遅らせるように設定され、上位１１ＢＩＴがProgrammable-Counter９５の分周比を設定している。
【００３７】
このようにして、ＣＬＫの周波数はＦ−ＲＥＦ×Ｎ／２（Ｎ：１２ＢＩＴデータ）となっている。ＤＥＴＰ１，ＤＥＴＰ２のそれぞれに同期してＡ（Ｘ）reset，Ｂ（Ｙ）reset及びＣＬＫの正転，反転かが選択されたＡ（Ｘ）ＣＬＫ，Ｂ（Ｙ）ＣＬＫをＡ（Ｘ）ResetPulse-Generator９８，Ｂ（Ｙ）ResetPulse-Generator１００は出力する。Ａ（Ｘ）Divider-Driver９９，Ｂ（Ｙ）Divider-Driver１０１は、Ａ（Ｘ）ＣＬＫ，Ｂ（Ｙ）ＣＬＫ，Ａ（Ｘ）reset，Ｂ（Ｙ）resetに従って４分周されてＡ（Ｘ）ＤＥＴＰ，Ｂ（Ｙ）ＤＥＴＰに同期した画素クロックＡ（Ｘ）ＰＣＬＫ，Ｂ（Ｙ）ＰＣＬＫを出力する。
【００３８】
図１６は、画素クロックを１／８位相遅延させるための一実施例を説明するためのタイミングチャートである。図１６に示したようなタイミングチャートにより、ＡDPhase，ＢDPhaseの立上りエッジに従って、画素クロックを１／８位相遅延させることができるようになっている。この結果、ライン走査毎に画素クロックの開始位置を１／８クロックサイクル毎に遅延制御させることができる。また、１ラインの走査期間中、Ｍ回立上りエッジを与えることにより、画素クロック周波数をＦＣＬＫ×Ｎ／（Ｎ＋Ｍ／８）に等価的に変更することができるようになる。
【００３９】
更に、図１６に示したタイミングチャートに示したように、ＡＬＤＭＡＳＫ，ＢＬＤＭＡＳＫ信号を生成することにより、画素クロックを１／８クロックサイクル遅延させ、タイミングでは半導体レーザを強制的にＯＦＦにするようにして画像濃度が急激に変化しないようにしている。本ケースの場合には、自動的に半導体レーザを消灯させるようにしているが、あらかじめ、画像データから１／８濃度減らしておくことにより、強制的に消灯させる必要はない。このように、画像データからあらかじめ１／８減らしておく場合には、ＭａｓｋＥＮ信号をＨｉｇｈにすることにより、ＬＤＭＡＳＫ信号を無効化する。
【００４０】
図１７は、あらかじめ決められた規則に従って光変調パルスを生成する構成にした場合の一実施例を示した要部構成図である。
【００４１】
図１８は、画像データ変換処理ユニットの一実施例を説明するための要部ブロック図で、シリアルインターフェース１２５によってCode-Areaにプログラムコードを書き込むことにより、画像データの有効書込み期間，電子写真プロセス制御のための濃度パターン生成，孤立点ドットの検出及びそれに応じた画像データ変換処理を実施するユニットを構成して、上記記載事項を実現した実施例で、図中、ＡＬＵ１２３は、Clock-Generator１２７の出力クロック（画素クロックの８倍）にて動作を実行している。
【００４２】
また、プログラムコードは、各同期信号毎に所定のプログラムカウント値になるように制御されている。以上のように、転送されてきた画像データを出力する場合の処理を施すＡＬＵ１２３は、最終結果をLD-Controller１２４に渡し、LD-Controller１２４は、このデータに従って半導体レーザを変調する。なお、図中、速度変換ＲＡＭ１２１は、本ＩＣへ転送されるクロックと書込みクロックとの速度差を吸収するためのバッファメモリとなっている。
【００４３】
図１９は、画像データ変換処理ユニットの他の実施例を説明するための要部構成図で、ＡＬＵ１２３は、演算結果をShift-Register１２９に１画素分の光変調パターンに相当するデータパターンをClock-Generator１２７の８クロックサイクルに１回書き込み、Shift-Register１２９はClock-Generator１２７のクロックに従ってLD-Controller１２４へ変調データを受け渡す構成として実現した例である。
【００４４】
【発明の効果】
（１）請求項１に記載の画像形成装置では、一走査期間中に決められた間隔で、画素クロックの周期を高周波クロック（ＶＣＬＫ）の１周期に対応した量の刻みで変更することで、画像形成クロックのきめ細かな調整が可能になり、高画質な画像を形成することができる。
【００４５】
（２）請求項２に記載の画像形成装置では、画素クロックの周期を高周波クロックの１周期に対応した量の刻みで長くした時間の間、発光素子を消灯させるので、画像濃度変化が生じないようにでき、簡単な方法で高画質な画像を形成することができる。
【００４６】
（３）請求項３に記載の画像形成装置では、装置の小型・高速・低コスト化を実現することができる。
【図面の簡単な説明】
【図１】光変調パルスと露光エネルギー分布との関係を説明するための図である。
【図２】光の変調パターンを変化させた場合の露光エネルギー分布を示した図である。
【図３】光パルス列を生成するための変調データ生成に関する一実施例を説明するための要部ブロック図である。
【図４】図３に示した実施例によって出力される変調データの例を示した図である。
【図５】図３に示したPulse−Modulation−Unitからのデータに応じて半導体レーザを制御・変調するための一実施例を説明するための要部ブロック図である。
【図６】ＶＣＬＫと画素クロックとを生成する一実施例を説明するための要部ブロック図である。
【図７】N-Counterを内部に持ち、Ｎ-カウント毎にPhase-Set信号を自動的に生成し、１／８画素クロック位相を遅らせるように構成した一実施例を説明するための要部ブロック図である。
【図８】画素クロックに対して内部クロックの位相を位相Dataに応じて動作するタイミング図である。
【図９】ＬＵＴのＢＩＴ数を低減した場合の方法を説明するための図である。
【図１０】ＶＣＬＫを８分周するときの８位相のパルスを選択する選択テーブルを示した図である。
【図１１】光出力強度のピーク値と半導体レーザのバイアス電流を制御した回路構成において、カソードがコモンとなっている半導体レーザを使用した場合の一実施例を説明するための要部構成図である。
【図１２】光出力強度のピーク値と半導体レーザのバイアス電流を制御した回路構成において、アノードがコモンとなっている半導体レーザを使用した場合の一実施例を説明するための要部構成図である。
【図１３】半導体レーザを制御するタイミングを生成する回路の一実施例を説明するための要部構成図である。
【図１４】半導体レーザを制御するタイミングを生成する回路の他の実施例を説明するための要部構成図である。
【図１５】本発明による回路構成を１チップＩＣとして実現した場合の一実施例を説明するための要部構成図である
【図１６】画素クロックを１／８位相遅延させるための一実施例を説明するためのタイミングチャートである。
【図１７】あらかじめ決められた規則に従って光変調パルスを生成する構成にした場合の一実施例を示した要部構成図である。
【図１８】画像データ変換処理ユニットの一実施例を説明するための要部ブロック図である。
【図１９】画像データ変換処理ユニットの他の実施例を説明するための要部ブロック図である。
【図２０】従来技術による画像形成装置の一例を説明するための要部構成図である。
【符号の説明】
１…Pulse−Modulation−Unit
２…Phase−Detector
３…Loop−Filter
４…ＶＣＯ
５…１／８
６…Shift-Register
７…ＬＵＴ（Look−Up−Table）
１５…ＸＰＤ端子
１８…ＸＣＨ端子
１９…Hold−Capacitor
２０…Hold−Capacitor
３１…位相周波数比較回路
３２…Loop-Filter
３３…ＶＣＯ
３４…Programmable-Counter
３６，３７…１／８分周回路
４１…Error-Amp
４２…Error-Amp
４９…Hold-Capacitor
５０…Hold-Capacitor
９１…Voltage-Reference
９２…Phase-Detector
９３…ＶＣＯ
９４…Clock-Driver
９５…Programmable-Counter
９６…Register
９８…Ａ（Ｘ）ResetPulse-Generator
９９…Ａ（Ｘ）Divider-Driver
１００…Ｂ（Ｙ）ResetPulse-Generator
１０１…Ｂ（Ｙ）Divider-Driver
１３１…画像処理ユニット
１３２…クロック生成回路
１３３…レーザ駆動回路
１３４…半導体レーザユニット
１３５…ポリゴンミラー
１３６…走査レンズ
１３７…感光体
１３８…フォトデイテクタ
１３９…位相同期回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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