【事件の表示】
　平成６年特許願第３１１２０９号「半導体集積回路」拒絶査定に対する審判事件（平成８年６月７日出願公開、特開平８−１４８９８２）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．本願発明１
　本願は、平成６年１１月２１日の出願であって、その第１の発明（本願発明１という。）の要旨は、当審における平成１１年５月３１日付け拒絶理由通知に応答して、請求人が平成１１年８月３０日付けで意見書とともに提出した手続補正書によって最終的に補正した明細書および図面の記載からみて、その特許請求の範囲【請求項１】に記載のとおり（記号（ａ）〜（ｅ）は参照のため付加した。）の：
「（ａ）クロック制御される論理回路が集積形成された半導体集積回路において、
（ｂ）基準クロックを基にこれを僅かずつ位相遅延させた複数のクロックを生成するクロック遅延手段を有し、
（ｃ）前記基準クロック及び前記複数のクロックのいずれかを入力し、該入力されたクロックに応じて前段からのデータを取り込んで回路動作するようにチップ内論理回路が複数の回路ブロックに分割され、
（ｄ）且つ前記複数の回路ブロック毎にそれらの出力データを一つの基準クロックのタイミングで取り込んで並列に外部に取り出すための出力ラッチ回路が設けられている
（ｅ）ことを特徴とする半導体集積回路」
と認める。
　そして、本願発明１は上記の構成によって
「チップ内論理回路をブロックに分割して、これらを少しづつ位相がずれたクロックで制御することにより、同時電流による電源ノイズを効果的に低減した半導体集積回路を得る」
目的効果を期待するものと認める。
　ただし、下記の（ｉ）〜（ｖ）は、それを具体的に特定する記載が特許請求の範囲にないことにより（発明の詳細な説明や図面にも記載がないことにより）、本願発明１の要旨と認めない：
（ｉ）半導体集積回路の種類（全体的機能）や回路ブロックの２以上の具体的な数。
（ｉｉ）各回路ブロック単体内部の論理的物理的構造の細部、隣接ブロック間の相互関係。
（ｉｉｉ）僅かずつ位相遅延させた複数のクロックを生成するクロック遅延手段の２以上の具体的な数および配列。
（ｉｖ）各ブロックの出力データの形態、出力データを一つの基準クロックのタイミングで取り込んで並列に取り出すための回路ブロック内の細部。
（ｖ）「並列に外部に取り出す」出力間の特定の関係（「並列」の語が厳密に同時を意味するか、僅かづつ遅延させたものを意味するか、語自体からは特定できない。本願明細書の記載「各回路ブロックＢ０〜Ｂ５に得られる出力を例えば並列に外部に取り出したい場合には、基準クロックφ１０の立上がりタイミングｔ２でデータ取り込みを行う出力ラッチ回路を各回路ブロック毎に用意しておけばよい。」（【００１４】欄）によれば、「並列」は厳密に同時を意味するかのようであるが、別の記載「出力部のみで電流分散させても十分な効果は得られないが、実施例のように内部論理回路部で電流分散処理を実行することによって、効果的な電源ノイズ低減が図られる。」（【００１５】欄）によれば、出力部も内部回路部も共に僅かづつ遅延させ電流分散処理において「十分な効果を得」るものを意味するかのようである。他に本願明細書には「並列」の意味を特定又は例示する記載はなく、図面には、回路ブロックＢ０以外の他の回路ブロックＢ１〜Ｂ５に「一つの基準クロックのタイミングで取り込」む回路図面も、「並列に取り出す出力ラッチ回路」の図面も、またそれらの各電気信号のタイミングを示す図面もない。したがって、「並列」の意味を厳密に同時か僅かづつ遅延させたものかの一方にも双方にも特定して本願発明１の要旨ということができない。）。
２．引用発明
　前記当審の拒絶理由に引用した、本願の出願前頒布された刊行物であることが明らかな特開平５−１４１５７号公報（引用例という。）を、その特許請求の範囲欄の記載に係る発明および同発明の実施例とともに、その「従来の技術」と共通する事項も併せて参照すると、次の［ａ］〜［ｆ］の記載が認められる：
［ａ］「半導体集積回路を構成する回路モジュール１はクロックφ及びその反転クロックφに同期して動作する。」（２頁【０００５】欄）、「ｍ×２ｎ個の回路モジュールから構成される半導体集積回路」「図１は、この発明の実施例１を示すブロック図であり、回路モジュール１は上述した従来回路のものと全く同一である。」（２頁【０００３】欄、【００１０】欄、図１）
［ｂ］「２はクロックのタイミングを遅延させる遅延素子である。」「図１は、この発明の実施例１を示すブロック図であり、回路モジュール１は上述した従来回路のものと全く同一である。」（２頁【００１１】欄、【００１０】欄、図１、図２。なお、図によれば、クロックφ及びその反転クロックφから「遅延素子２」（複数）によって等時間遅延させたものを並列的に一斉に対応する回路モジュール（１，ｎ＋１），・・・（ｍ，ｎ＋１）に供給している。）
［ｃ］「回路モジュール１の数を分割し・・・・遅延素子２によりクロックに遅延をもたせたものと、遅延のないものとに分割させている」（２頁【００１６】欄、および図１。なお、明細書に説明がないが、図１中明らかにＡ１〜Ａ２ｎは入力、Ｄ１〜Ｄ２ｎは出力である（請求人も述べる（平成１１年８月２３日付け意見書４頁（ｂ）欄）とおり）。
［ｄ］「半導体集積回路を構成する回路モジュール１はクロックφ及びその反転クロックφバーに同期して動作する。合計ｍ×２ｎ個の回路モジュール１が同一のクロックφ及びφバーに接続されているため、ｍ×２ｎ個の回路モジュール１はすべて同時に動作する。」（２頁【０００５】欄）、「同時に動作する回路モジュール１」（２頁【００１６】欄）、「（ｍ，１），（ｍ，２），・・・（ｍ，ｎ），（ｍ，ｎ＋１），・・・（ｍ，２ｎ）」「Ｄ１，Ｄ２，・・・Ｄｎ，Ｄｎ＋１，・・・Ｄ２ｎ」（図１、引用例中に説明はないが、これらは明らかに出力回路モジュールおよび出力信号又は出力端子である。）
［ｅ］「半導体集積回路」（特許請求の範囲欄）
［ｆ］「遅延素子によって遅延されたクロックが第２の回路モジュールへ供給される。従って、回路全体として動作に時間的な分散を生じる。」（２頁【０００９】欄）、「回路全体に流れる貫通電流の瞬間最大値を小さくでき、クロストークなどの障害を防止することができる」（２頁【００１７】欄）
　上記［ａ］〜［ｅ］は、全体として単一の発明（引用発明という。）についての開示であり、同発明の構成に欠くことができない事項ということができ、また上記［ｆ］は同発明によって達成される目的効果ということができる。
３．本願発明１と引用発明との対比
　まず、本願発明１と引用発明とを構成要件ごとに対比する。
　本願発明１の（ａ）と引用発明の［ａ］とは、前者の「クロック制御される」は後者の「クロックφ及びその反転クロックφに同期して動作する」に、また前者の「半導体集積回路」は後者の「半導体集積回路」に、それぞれ対応し同一の構成部分に該当する。ただ、後者が前者の「（クロック制御される）論理回路（が集積形成された）」を明文の記載によって特定しない点で一応相違するが、集積回路において論理回路を集積形成することおよびそれら論理回路をクロックによって制御することは自明であるから（前者が半導体集積回路の種類（全体的機能）や各回路ブロック内部の論理の細部、物理的構造の細部を要旨としないことは本書１の（ｉ）（ｉｉ）に述べたとおりである。）、両者間に実質的な相違はない。
　本願発明１の（ｂ）と引用発明の［ｂ］とは、前者の「基準クロック」と「遅延手段」とは後者の「クロック」（先に［ａ］に引用した「クロックφ」）と「クロックのタイミングを遅延させる遅延素子」に該当し、それぞれ部分構成として一致するが、前者の遅延手段が「基準クロックを基にこれを僅かずつ位相遅延させた複数のクロックを生成する」のに対し、後者の遅延素子は「僅かずつ（複数）位相遅延」することを特定していない点で相違する。しかし、複数の回路を動作させるクロックを、電源ノイズ低減を目的として「僅かずつ（複数）位相遅延」させることは周知であり（たとえば、特開昭６０−１３３５９３号公報には「ＲＡＳクロック制御信号」を「遅延装置を複数直列接続してなる制御信号遅延回路を設け・・・・ダイナミック読出し書き込み記憶装置の・・・・制御信号入力用ボンディングパッドの一つを順次位置を換えて選択し制御信号供給ラインに接続してなる」（公報２頁左下欄１０行〜）技術が開示される。特開平４−３６４２９５号公報には「各メモリバンクに対応した各リフレッシュ信号を遅延させる遅延手段（例では７個）を設け各メモリバンクに供給し、各バンクのメモリのリフレッシュに時間差を設け・・・・高周波の電源ノイズの発生が抑えられる」（公報３頁【００１４】欄）技術が開示される。また、特開平４−３１３８９３号公報には「アドレスデコーダ回路」内部において「遅延回路（例では、５ａ，５ｂ，５ｃ，５ｄ）によって各ドライバ回路（３ａ，３ｂ，３ｄ，３ｃ）の動作タイミングにずれを生じさせることができるので、これらドライバ回路の動作時に発生するピーク電流の重畳による駆動電流の増加を軽減させる」（公報４頁【００２４】）技術が開示される。）、両者間の相違は単なる設計上の些細な差にすぎない。
　本願発明１の（ｃ）と引用発明の［ｃ］とを対比するに、分割された前者の「回路ブロック」と後者の「回路モジュール」に相違は認められない。後者は「クロックに応じて前段からのデータを取り込んで回路動作する」ことを明文の記載によって特定していないが、クロックに応じて前段（Ａ１〜Ａ２ｎなど）のデータを取り込み回路動作することは自明であって、この点に両者間の相違はない。
　本願発明１の（ｄ）と引用発明の［ｄ］とは、複数の回路ブロック（前者ではＢ０〜Ｂ５の各内部の一部分と考えられるが具体的に出力回路と他の回路と区別する記載はない。後者において回路モジュール（ｍ，１），（ｍ，２），・・・（ｍ，ｎ），（ｍ，ｎ＋１），・・・（ｍ，２ｎ）が出力回路であり、Ｄ１，Ｄ２，・・・Ｄｎ，Ｄｎ＋１，・・・Ｄ２ｎが出力であることは先に認定したとおりである。）毎にそれらの出力を同時に並列に出力する点で共通するが、後者は「複数の回路ブロック毎にそれらの出力データ（Ｄ１，Ｄ２，・・・Ｄｎ，Ｄｎ＋１，・・・Ｄ２ｎ）を一つの基準クロックのタイミングで取り込んで並列に取り出すための出力ラッチ回路」を特定しない点で前者と相違する。しかし、出力信号を並列に取り出すための出力ラッチ回路を設けることは周知の技術手段（たとえば、特開平４−２１９０１６号公報の図３または図５とそれらの説明参照。なお、並列ビットをラッチ回路を介して出力すること自体はきわめて普通の技術である。特開平１−１６８１２３号公報の「出力ラッチ」１１，１２，３１〜３４、特開昭４９−２４６３７号公報の「出力ラッチ回路」４、特開平１−１５５７４３号公報の「出力ラッチゲート回路」１７参照）の単なる付加であって、当業者が容易に予測できたことに過ぎない。
　本願発明１の（ｅ）と引用発明の［ｅ］との間には、なにも相違はない。
　以上、本願発明１と引用発明とを構成要件ごとに対比したところは、それぞれ呼称表現の相違や装置設計上の些細な相違があるとしても、いずれも当業者が普通に予測することができたものに過ぎない。
　つぎに、両発明の全ての構成要件を総合し、あわせて発明の目的効果について対比しても、本願発明１に、当業者にとって予測困難な、いわゆる発明の進歩性を見出すことはできない。
　請求人は、当審の拒絶理由通知に応答する前記意見書において、本願発明１は「内部論理回路部はブロック分割して動作タイミング遅延を与え、出力回路部についてはタイミングを揃える」「信号授受が行われる方向に分割された回路ブロックの間で動作タイミングに差を与える」と主張する。さらに請求人は引用例（特開平５−１４１５７号公報）の発明について「内部回路と出力回路との区別は考えられていない。」「端子Ａ０，Ａ１，・・・からそれぞれ端子Ｄ０，Ｄ１，・・・への方向が信号伝搬の方向と思われるが、この方向について複数の回路モジュールの間に動作タイミングの差を与えていない。」と主張し、その他周知例である前記特開平４−２１９０１６号公報についても「信号の立ち上がり、立ち下がり等に余分な変化を与えることになり、不必要に信号確定までの中間状態の時間を長くする」と、同特開平４−３６４２９５号公報、同特開平４−３１３８９３号公報、同特開昭６０−１３３５９３号公報について「いずれも、ピーク電流が問題になる箇所にのみ着目して電流分散させるものであり、本願発明のように、内部論理回路と出力回路部とを区別して、内部論理回路はブロック分割して動作タイミング遅延を与え、出力回路部についてはタイミングを揃えるという考え方は示唆されない」と主張する。しかし、本願発明１において、各回路ブロック単体内部の論理的物理的構造の細部、隣接ブロック間の相互関係を要旨と認めないことは、本書１の（ｉｉ）に述べたとおり、また「並列」の意味を特定した構成を要旨と認めないことも、同じく（ｖ）に述べたとおりであるところ、前記請求人の主張は、いずれも本願発明１の要旨でない「出力回路部についてはタイミングを揃える」「信号授受が行われる方向に分割された回路ブロック」「信号確定までの中間状態の時間（を長くしない手段）」あるいは「内部論理回路と出力回路部とを区別（する細部の構造）」などを論拠とするものであって、採用する理由がない。
４．本願発明２
　本願の第２の発明（本願発明２という。）の要旨は、前記本願明細書の特許請求の範囲【請求項２】に記載されたとおり、すなわち：
「第１の基準クロックを基にこれを僅かずつ位相遅延させた複数のデータ取り込みクロックを生成する第１のクロック遅延手段と、
　第２の基準クロックを基にこれを僅かずつ位相遅延させた複数の動作クロックを生成する第１のクロック遅延手段と、
　前記第１のデータ遅延手段から生成される複数のデータ取り込みクロックによりそれぞれ前段からのデータを取り込み、前記第２の遅延手段から生成される複数の動作クロックによりそれぞれ回路動作するように複数の回路ブロックに分割されたチップ内論理回路と、
　前記複数の回路ブロック毎に設けられて各回路ブロックの出力を前記第１の基準クロックのタイミングで取り込んで並列に外部に取り出すための出力ラッチ回路と
を有することを特徴とする半導体集積回路」
と認める。
　本願発明２は、要するに、本願発明１の構成に加え、クロックとその遅延手段とをそれぞれ２系統とするように構成部分を具体化したものである。しかるに、先に認定した引用発明は「クロックφ及びその反転クロックφに同期して動作する」「クロックのタイミングを遅延させる遅延素子」（本書の２の［ａ］［ｂ］）を構成に欠くことができない事項とするものであって、クロックとその遅延手段を２系統有するから、本願発明２は前記したクロックとその遅延手段とを具体化した構成部分に基づいては、引用発明と相違するものではない。そして他の構成部分および目的効果については、本願発明１について既に検討したとおりかわるところはないので、本願発明２は、引用発明や周知技術に基づいて当業者が容易になし得たものと云うほかない。
５．むすび
　以上のとおり、本願各発明は、引用発明や当分野における周知技術に基づいて当業者が容易になしえたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。