(57)【特許請求の範囲】
【請求項１】
フォトダイオードと、該フォトダイオードを略ゼロのバイアス、あるいは逆バイアスに設定するバイアス設定部と、該バイアス設定部により略ゼロバイアスあるいは逆バイアスに設定された前記フォトダイオードからの出力電流を増幅する電流増幅部と、該電流増幅部で増幅された出力電流を積分して前記フォトダイオードが受光した光量に対応する信号を出力する積分出力部とを具備し、ここで、
前記フォトダイオードはそのアノード若しくはカソード端子の一方の端子が電源に他方の端子が前記電流増幅部の前記フォトダイオードからの出力電流が入力される入力端子にそれぞれ接続されており、
前記バイアス設定部は、第１端子及び第２端子、及び前記第１端子から前記第２端子への電流を制御する第１制御端子を有し、前記第１端子が前記電流増幅部の増幅された前記フォトダイオードからの出力電流を出力する出力端子に接続された第１の半導体素子と、反転入力端子が前記フォトダイオードの他方の端子と前記電流増幅部の入力端子との接続点に接続され、非反転入力端子が前記電源あるいは他の電源に接続され、出力端子が前記第１制御端子に接続された演算増幅回路とを備えており、
前記積分出力部は、前記第２端子に接続された積分容量と、該積分容量により積分された電圧を、前記フォトダイオードが受光した光量に対応する信号として取り出す出力回路とを備えていることを特徴とする測光回路。
【請求項２】
前記電流増幅部は、第３端子及び第４端子、及び前記第３端子から前記第４端子への電流を制御する第２制御端子を有する第２の半導体素子と、第５端子及び第６端子、及び前記第５端子から前記第６端子への電流を制御する第３制御端子を有する第３の半導体素子とを備え、前記第３端子と前記第２制御端子と前記第３制御端子とを接続すると共に、その接続部に前記フォトダイオードの他方の端子を接続し、前記第４端子と前記第６端子とを接続すると共に、その接続部を前記積分出力部の入力に接続し、前記第５端子を電源に接続し、前記第３の半導体素子は、前記第２の半導体素子と同じかそれ以上の面積を有するように構成されていることを特徴とする請求項１に係る測光回路。
【請求項３】
請求項１又は２に係る測光回路を、少なくとも１つ同一の半導体基板上に形成したことを特徴とする測光回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、受光素子としてフォトダイオードを用い、その受光信号を電流電圧変換する測光回路であって、例えば、カメラ等に利用する積分方式の測光回路に関する。
【０００２】
【従来の技術】
従来より、カメラで用いられている積分方式の測光回路の構成例を、図７に示す。この構成例は、図７に示すように、演算増幅回路101 の非反転端子と反転端子の間にフォトダイオードＰＤ102 が接続され、前記演算増幅回路101 の反転端子と前記演算増幅回路101 の出力が接続され、前記演算増幅回路101 の非反転端子と他端が接地された積分容量103 の一端とスイッチ104 の一端が接続され、前記スイッチ104 の他端と一端が接地された基準電源105 の他端が接続されて、構成されている。
【０００３】
次に、このように構成されている測光回路の動作について説明する。まず、積分開始前は、スイッチ104 をＯＮ状態とする。このとき、演算増幅回路101 の出力Ｖout には、基準電源105 の基準電圧Ｖref の電圧が出力される。次に、測光開始の指示によりスイッチ104 をＯＮからＯＦＦに切り換える。これにより積分が開始され、演算増幅回路101 の出力Ｖout に出力される電圧は、次の式（１）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×ｔ）／Ｃ  ・・・・・・・・・（１）
ここで、ＩpdはフォトダイオードＰＤ102 の光電流、ｔは積分時間、Ｃは積分容量103 の容量値である。
【０００４】
また、他の積分方式の測光回路の構成例を図８に示す。この構成例は、図８に示すように、演算増幅回路201 の非反転端子と反転端子の間にフォトダイオードＰＤ202 が接続され、前記演算増幅回路201 の反転端子と前記演算増幅回路201 の出力の間に積分容量203 とスイッチ204 が並列で接続され、前記演算増幅回路201 の非反転端子と基準電源205 が接続されて、構成されている。
【０００５】
次に、このように構成されている測光回路の動作について説明する。まず、積分開始前は、スイッチ204 をＯＮ状態とする。このとき、演算増幅回路201 の出力Ｖout には基準電源205 の基準電圧Ｖref の電圧が出力される。次に、測光開始の指示によりスイッチ204 をＯＮからＯＦＦに切り換える。これにより積分が開始され、演算増幅回路201 の出力Ｖout に出力される電圧は、次式（２）で表される。
Ｖout ＝Ｖref −（Ｉpd×ｔ）／Ｃ  ・・・・・・・・・（２）
ここで、ＩpdはフォトダイオードＰＤ202 の光電流、Ｃは積分容量203 の容量値、ｔは積分時間である。なお、この種の類似回路技術として、特開平５−２８８６０４号公報開示の技術が挙げられる。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来例に係る測光回路においては、実装面積の削減やコスト低減のため、例えばフォトダイオードと積分回路を同一の半導体基板上に構成した場合、フォトダイオード受光面積が最も大きい割合となる。このため、できるだけフォトダイオード受光面積を縮小することがコスト低減に有効であるが、反面、フォトダイオードからの光電流が減少するので、その減少分と比例して積分容量を小さくする必要がある。しかしながら、積分容量を小さくすることにより、スイッチングの影響により積分誤差が生じて、測光特性が低下してしまうという問題点があるが、かかる問題点について未だ提案がなされていない。特開平５−２８８６０４号公報においては、スイッチング時の影響による測光特性の低下を防止するスイッチ回路について記載がなされている。しかしながら、前述のように積分容量を小さくする必要がある場合には、スイッチングによる影響は増大するが、この点に関して考慮がなされていない。
【０００７】
本発明は、従来の測光回路における上記問題点を解消するためになされたもので、フォトダイオード受光面積の縮小により光電流が減少した場合においても、必要最小限の回路追加でスイッチング素子による積分誤差を極力少なくすることで測光特性を低下させない積分方式の測光回路を提供することである。
【０００８】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、フォトダイオードと、該フォトダイオードを略ゼロのバイアス、あるいは逆バイアスに設定するバイアス設定部と、該バイアス設定部により略ゼロバイアスあるいは逆バイアスに設定された前記フォトダイオードからの出力電流を増幅する電流増幅部と、該電流増幅部で増幅された出力電流を積分して前記フォトダイオードが受光した光量に対応する信号を出力する積分出力部とを具備し、ここで、前記フォトダイオードはそのアノード若しくはカソード端子の一方の端子が電源に他方の端子が前記電流増幅部の前記フォトダイオードからの出力電流が入力される入力端子にそれぞれ接続されており、前記バイアス設定部は、第１端子及び第２端子、及び前記第１端子から前記第２端子への電流を制御する第１制御端子を有し、前記第１端子が前記電流増幅部の増幅された前記フォトダイオードからの出力電流を出力する出力端子に接続された第１の半導体素子と、反転入力端子が前記フォトダイオードの他方の端子と前記電流増幅部の入力端子との接続点に接続され、非反転入力端子が前記電源あるいは他の電源に接続され、出力端子が前記第１制御端子に接続された演算増幅回路とを備えており、前記積分出力部は、前記第２端子に接続された積分容量と、該積分容量により積分された電圧を、前記フォトダイオードが受光した光量に対応する信号として取り出す出力回路とを備えて測光回路を構成しているものである。
【０００９】
このように構成された測光回路においては、フォトダイオードからの光電流出力が微小であっても、バイアス設定部内の第１の半導体素子の第１端子に、電流増幅部により増幅されたフォトダイオードからの光電流出力が入力されることで同半導体素子の抵抗成分を低下させることができるので、同半導体素子の寄生容量と抵抗成分とにより決まる周波数特性の劣化を抑えつつ、フォトダイオードからの光電流出力の直後に光電流を増幅できるため、積分容量を特性が確保できる値に設定することができ、相対的に測光動作制御用のスイッチング素子による影響を少なくすることが可能となり、スイッチング素子による積分誤差を極力少なくし、測光特性を低下させない積分方式の測光回路を提供することが可能となる。
【００１０】
請求項２に係る発明は、請求項１に係る測光回路において、前記電流増幅部は、第３端子及び第４端子、及び前記第３端子から前記第４端子への電流を制御する第２制御端子を有する第２の半導体素子と、第５端子及び第６端子、及び前記第５端子から前記第６端子への電流を制御する第３制御端子を有する第３の半導体素子とを備え、前記第３端子と前記第２制御端子と前記第３制御端子とを接続すると共に、その接続部に前記フォトダイオードの他方の端子を接続し、前記第４端子と前記第６端子とを接続すると共に、その接続部を前記積分出力部の入力に接続し、前記第５端子を電源に接続し、前記第３の半導体素子は、前記第２の半導体素子と同じかそれ以上の面積を有するように構成されていることを特徴とするものである。このように、測光回路における電流増幅部を構成することにより、最低限の素子数で電流増幅部を実現でき、ＩＣの低コスト化に貢献できる。
【００１１】
請求項３に係る発明は、請求項１又は２に係る測光回路を、少なくとも１つ同一の半導体基板上に形成して測光回路を構成するものである。このように、同一の半導体基板上に全ての回路構成要素を形成することで、ＩＣの低コスト化に貢献できる。更に、請求項１に係る測光回路の回路構成においては、アノードあるいはカソードが半導体基板に共通に接続されている複数のフォトダイオードにも対応できる。したがって、このような制約のあるフォトダイオードを用いても、同一の半導体基板上に複数の測光回路を実現することができる。
【００１２】
【発明の実施の形態】
次に、実施の形態について説明する。まず、本発明に係る測光回路の基本構成を図１に示す回路構成図に基づいて説明する。図１に示すように、本発明に係る測光回路の基本構成は、フォトダイオード１と積分出力部２の間にフォトダイオード１からの出力電流を増幅する電流増幅部３を設けると共に、フォトダイオード１を略ゼロのバイアス、あるいは逆バイアスに設定するバイアス設定部４を設けて構成されている。
【００１３】
次に、このように構成されている測光回路の動作について説明する。フォトダイオード１からの出力電流をＩpdとすると、電流増幅部３で電流増幅後の電流Ｉgoutは、次式（３）で表される。
Ｉgout＝Ｉpd×Ｎ  ・・・・・・・・・・・・（３）
ここで、Ｎは電流増幅部３での電流増幅率である。よって、フォトダイオード１からの光電流出力の直後に光電流を増幅できるため、フォトダイオード１の受光面積が小さく、光出力電流Ｉpdが小さい場合でも、積分出力部２の積分容量を特性が確保できる値に設定することができる。
【００１４】
次に、本発明に係る測光回路の具体的な実施の形態について説明する。図２は、本発明に係る測光回路の第１の実施の形態を示す回路構成図である。この実施の形態は、請求項１に係る発明に対応するものである。ここでは、請求項１に係る発明における、第１及び第２の端子、及び前記第１端子から前記第２端子への電流を制御する制御端子を有する半導体素子として、ＭＯＳトランジスタを用いた場合について説明する。次に述べる他の実施の形態でも同様である。
【００１５】
この図２に示す第１の実施の形態においては、フォトダイオード１のカソードを電源Ｖccに接続し、アノードを演算増幅回路11の反転端子に接続し、前記演算増幅回路11の非反転端子を前記電源Ｖccに接続し、Ｐch−ＭＯＳトランジスタ（Ｑ１）12のゲート端子と前記演算増幅回路11の出力端子を接続し、前記トランジスタ（Ｑ１）12のソース端子と前記演算増幅回路11の反転端子の間に電流増幅部３を接続している。また、前記トランジスタ（Ｑ１）12のドレイン端子は積分容量13とスイッチ14の一端に接続され、前記スイッチ14の他端は基準電源15に接続され、トランジスタ（Ｑ１）12と積分容量13との接続点には、前記電流増幅部３からの増幅された出力電流Ｉgoutが前記積分容量13により積分された電圧を、出力電圧Ｖout として取り出すバッファ回路16が接続されている。ここで、電流増幅部３を含んだ演算増幅回路11とトランジスタ（Ｑ１）12とで、フォトダイオード１をゼロバイアス又は逆バイアスに設定するバイアス設定部４が構成されており、また積分容量13とスイッチ14とバッファ回路16でもって積分出力部２が構成されている。
【００１６】
次に、このように構成されている第１の実施の形態に係る測光回路の動作について説明する。まず、積分開始前は、スイッチ14をＯＮ状態とする。このとき、バッファ回路16の出力Ｖout には、基準電源15の電圧Ｖref が出力される。次に、測光開始の指示によりスイッチ14をＯＮからＯＦＦに切り換える。これにより積分が開始され、バッファ回路16の出力Ｖout に出力される電圧は、次式（４）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×Ｎ×ｔ）／Ｃ  ・・・・・・・（４）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量13の容量値である。
【００１７】
このように、フォトダイオード１からの光電流出力の直後に光電流を増幅できるため、フォトダイオード１の受光面積が小さく、出力電流Ｉpdが小さい場合でも、積分容量13を特性が確保できる値に設定することができ、相対的にスイッチング素子（スイッチ14）による影響を少なくすることができる。よって、スイッチング素子による積分誤差を極力少なくすることができ、測光特性を低下させない積分方式の測光回路を実現できる。
【００１８】
次に、第２の実施の形態について説明する。図３は、本発明に係る測光回路の第２の実施の形態を示す回路構成図であり、図２に示した第１の実施の形態における構成要素と同一又は対応する構成要素には、同一符号を付して示している。この実施の形態も請求項１に係る発明に対応するものである。この実施の形態は、フォトダイオード１のアノード若しくはカソードを電源Ｖccに接続し、フォトダイオード１の他端を演算増幅回路11の反転端子に接続し、前記演算増幅回路11の非反転端子を前記電源Ｖccに接続し、Ｐch−ＭＯＳトランジスタ（Ｑ１）12のゲート端子と前記演算増幅回路11の出力端子を接続し、前記トランジスタ（Ｑ１）12のソース端子と前記演算増幅回路11の反転端子の間に電流増幅部３を接続し、前記トランジスタ（Ｑ１）12のドレイン端子と積分容量13の一端とスイッチ14の一端と第２の演算増幅回路17の反転端子とを接続し、前記積分容量13の他端とスイッチ14の他端を前記第２の演算増幅回路17の出力に接続し、前記第２の演算増幅回路17の非反転端子は基準電源15に接続され、前記電流増幅部３からの増幅された出力電流Ｉgoutが前記積分容量13により積分された電圧が、第２の演算増幅回路17の出力端子から出力されるように構成されている。ここで、フォトダイオード１をゼロバイアス又は逆バイアスに設定するバイアス設定部４は、第２の実施の形態と同様に、電流増幅部３を含んだ演算増幅回路11とトランジスタ（Ｑ１）12とで構成され、また、積分出力部２は、積分容量13とスイッチ14と第２の演算増幅回路17でもって構成されている。
【００１９】
次に、このように構成されている第２の実施の形態に係る測光回路の動作について説明する。まず、積分開始前は、スイッチ14をＯＮ状態とする。このとき、第２の演算増幅回路17の出力Ｖout には基準電源15の電圧Ｖref が出力される。次に、測光開始の指示により、スイッチ14をＯＮからＯＦＦに切り換える。これにより積分が開始され、第２の演算増幅回路17の出力Ｖout に出力される電圧は、次式（５）で表される。
Ｖout ＝Ｖref −（Ｉpd×Ｎ×ｔ）／Ｃ  ・・・・・・・（５）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量13の容量値である。この実施の形態の効果は、図２に示した第２の実施の形態と同様である。なお、フォトダイオード１が逆バイアス状態になる条件では、図２及び図３に示した第１及び第２の実施の形態における演算増幅回路11の非反転端子を、他の電源に接続してもよい。
【００２０】
次に、第３の実施の形態について説明する。図４は本発明に係る測光回路の第３の実施の形態を示す回路構成図であり、図２又は図３に示した第１又は第２の実施の形態における構成要素と同一又は対応する構成要素には、同一符号を付して示している。この実施の形態は、図４に示すように、演算増幅回路11の非反転端子と反転端子の間にフォトダイオード１を接続し、前記演算増幅回路11の反転端子と前記演算増幅回路11の出力を接続し、前記演算増幅回路11の非反転端子と、他端がＧＮＤに接続された積分容量13の一端との間に電流増幅部３を接続し、前記積分容量13の一端とスイッチ14の一端とバッファ回路16の入力端子を接続し、スイッチ14の他端には基準電源15が接続されており、前記電流増幅部３からの増幅された出力電流が前記積分容量13により積分された電圧が、前記バッファ回路16から出力されるように構成されている。ここで、フォトダイオード１をゼロバイアス又は逆バイアスに設定するバイアス設定部４は、前記第１及び２の実施の形態とは異なり、演算増幅回路11のみで構成されているが、一方、積分出力部２は、積分容量13とスイッチ14とバッファ回路16とで構成されている。
【００２１】
次に、このように構成されている第３の実施の形態に係る測光回路の動作について説明する。まず、積分開始前は、スイッチ14をＯＮ状態とする。このとき、バッファ回路16の出力Ｖout には、基準電源15の電圧Ｖref が出力される。
【００２２】
次に、測光開始の指示によりスイッチ14をＯＮからＯＦＦに切り換える。これにより積分が開始され、バッファ回路16の出力Ｖout に出力される電圧は、次式で（６）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×Ｎ×ｔ）／Ｃ  ・・・・・・・（６）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量13の容量値である。この実施の形態の効果は、図２に示した第１の実施の形態と同様である。
【００２３】
次に、第４の実施の形態について説明する。この実施の形態は、上記各実施の形態における電流増幅部３の構成に関するもので、図５はその回路構成を示す図である。この実施の形態は、請求項２に係る発明に対応する。図５に示すように、電流増幅部３は、Ｎch−ＭＯＳトランジスタＱ２のドレイン端子とゲート端子とＮch−ＭＯＳトランジスタＱ３のゲート端子とを接続し、且つ、この接続点を前記フォトダイオード１の出力に接続するようにし、一方、トランジスタＱ２のソース端子とトランジスタＱ３のソース端子とを接続し、且つ、この接続点を前記積分容量13の入力に接続するようにし、更に、トランジスタＱ３のドレイン端子と電源Ｖccとを接続して構成されている。そして、トランジスタＱ３は、トランジスタＱ２と同じかそれ以上の面積を有するように設定されている。
【００２４】
次に、このように構成されている電流増幅部３の動作について説明する。まず、トランジスタＱ２のトランジスタ面積を１として、トランジスタＱ３の面積をトランジスタＱ２と等しいかｎ倍とする。このときに積分容量13へ流れる電流Ｉgoutは、次式（７）のように表される。
Ｉgout＝Ｉpd×（１＋ｎ）  ・・・・・・・・（７）
【００２５】
このように、この実施の形態によれば、最低限の素子数でフォトダイオード１の電流出力を増幅して、積分容量13へ出力する電流増幅部３を実現できるので、ＩＣの低コスト化に貢献することができる。
【００２６】
次に、第５の実施の形態について説明する。この実施の形態は、上記各実施の形態に係る測光回路（図２〜図５）を、少なくとも１つ以上同一の半導体基板上に形成するようにしたもので、図６はその構成を示す図である。この実施の形態は、請求項３に係る発明に対応する。図６においては、図２に示した構成の測光回路を２組（第１及び第２の測光回路）同一の半導体基板上に形成し、ＩＣチップ21を構成しているものを示しており、第２の測光回路の構成要素にはダッシュを付して示している。
【００２７】
この実施の形態において、図２，図３に示す第１又は第２の実施の形態に係る測光回路を同一の半導体基板上に配置するように構成をすれば、カメラ等に用いられる分割センサのように、アノードあるいはカソードが半導体基板に共通に接続されている複数のフォトダイオードにも対応できる。よって、このような制約のあるフォトダイオードを用いても、同一の半導体基板上に複数の測光回路を実現できる。このように、同一の半導体基板上に全ての回路構成要素を構成することで、ＩＣの低コスト化に貢献できる。
【００２８】
なお、上記第１から第３の実施の形態においては、第１及び第２の端子、及び前記第１端子から前記第２端子への電流を制御する制御端子を有する半導体素子として、ＭＯＳトランジスタを用いたもので説明したが、その代わりに、バイポーラトランジスタを用いて構成しても、同様な効果が得られる。また、上記第１から第３の実施の形態においては、、フォトダイオードのアノードから光電流を得る例を示したが、カソードから得る場合も同様の効果が得られる。
【００２９】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１に係る発明によれば、フォトダイオードからの光電流出力が微小であっても、バイアス設定部内の第１の半導体素子の第１端子に、電流増幅部により増幅されたフォトダイオードからの光電流出力が入力されることで同半導体素子の抵抗成分を低下させることができるので、同半導体素子の寄生容量と抵抗成分とにより決まる周波数特性の劣化を抑えつつ、フォトダイオードからの光電流出力の直後に光電流を増幅できるため、積分容量を特性が確保できる値に設定することができ、相対的に測光動作制御用のスイッチング素子による影響を少なくすることが可能となり、スイッチング素子による積分誤差を極力少なくし、、測光特性を低下させない積分方式の測光回路を提供することが可能となる。また請求項２に係る発明によれば、請求項１に係る測光回路において、最低限の素子数で電流増幅部を構成することができ、ＩＣの低コスト化に貢献することができる。また請求項３に係る発明によれば、同一の半導体基板上に全ての回路構成要素を形成するようにしているので、ＩＣの低コスト化に貢献することが可能な測光回路を実現することができる。
【図面の簡単な説明】
【図１】  本発明に係る測光回路の基本構成を示すブロック構成図である。
【図２】  本発明の第１の実施の形態を示す回路構成図である。
【図３】  本発明の第２の実施の形態を示す回路構成図である。
【図４】  本発明の第３の実施の形態を示す回路構成図である。
【図５】  本発明の第４の実施の形態における電流増幅部を示す回路構成図である。
【図６】  本発明の第５の実施の形態を示す全体構成図である。
【図７】  従来の測光回路の構成例を示す回路構成図である。
【図８】  従来の測光回路の他の構成例を示す回路構成図である。
【符号の説明】
１  フォトダイオード
２  積分出力部
３  電流増幅部
４  バイアス設定部
11  演算増幅回路
12  Ｐch−ＭＯＳトランジスタ
13  積分容量
14  スイッチ
15  基準電源
16  バッファ回路
17  第２の演算増幅回路
21  ＩＣチップ
【図１】
0004127480.tif 000002
【図２】
0004127480.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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