(57)【特許請求の範囲】
【請求項１】
第１の入力端子と、第２の入力端子と、制御端子と、上記制御端子に入力される信号に応じて上記第１の入力端子又は上記第２の入力端子に接続される接続端子とを備えるｎ個の切替回路と、
直列に接続されているｎ−１個の第１抵抗器と、
上記ｎ個の切替回路の上記接続端子にその一端が夫々接続されているｎ個の第２抵抗器と、
１番目の上記第１抵抗器の一端と基準電位との間及びｎ−１番目の上記第１抵抗器の他端と上記基準電位との間に接続されている第１及び第２の第３抵抗器と、
上記ｎ個の切替回路の各第１の入力端子に接続されている基準電圧入力端子と、
１番目の上記第１抵抗器の一端と上記第１の第３抵抗器との接続中点及び１番目の上記第２抵抗器の他端に接続されている出力端子と、
を有し、
２〜ｎ−１番目の上記第２抵抗器の他端はｋ番目(ｋ＝１〜ｎ−２)の上記第１抵抗器の他端とｋ＋１番目の上記第１抵抗器の一端との接続中点に接続されており、
ｎ番目の上記第２抵抗器の他端はｋ＋１番目の上記第１抵抗器の他端と上記第２の第３抵抗器との接続中点に接続されており、
上記ｎ個の切替回路の各第２の入力端子は上記基準電位に接続されており、
上記第１抵抗器、上記第２抵抗器及び上記第３抵抗器の抵抗値が夫々Ｒ−ΔＲ、２Ｒ＋ΔＲ及び２Ｒ−ΔＲ(ΔＲは抵抗値Ｒの誤差抵抗値)に設定されているＤＡ変換器。
【請求項２】
入力アナログ信号と参照電圧とを比較してその比較結果を出力する比較器と、上記比較器の出力信号に応じて出力ディジタル信号を設定する論理回路と、上記論理回路から供給されるディジタル信号に応じた電圧を上記参照電圧として出力するＤＡ変換器とを有し、上記ＤＡ変換器が請求項１に記載のＤＡ変換器である逐次比較型のＡＤ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＡ変換器及びＡＤ変換器の技術分野にかかり、特に、精度の高いＤＡ変換器と、それを用いたＡＤ変換器に関する。
【０００２】
【従来の技術】
分数分周のＰＬＬ(Phase lock loop)回路を有する周波数シンセサイザには、ＰＬＬ回路内部を制御するＰＬＬ制御信号に含まれるリップル電流を補償するため、補償回路を設けてＰＬＬ制御信号に補償電流を加えている。
【０００３】
この補償回路は、コンデンサと、ＤＡ変換器とを有しており、ディジタルデータが入力されると、そのディジタルデータをＤＡ変換器でＤＡ変換して、ディジタルデータに応じた大きさのアナログ電圧を生成してコンデンサに印加し、コンデンサの充放電を利用して、制御信号に補償電流を加えるようにされている。補償電流の精度は、ＤＡ変換器の精度に依存するので、この補償回路内には、精度の高いＤＡ変換器を設けることがのぞまれている。
【０００４】
図４の符号１１０に、ＤＡ変換器として一般的なＲ−２Ｒ型のＤＡ変換器を示す。このＤＡ変換器１１０は、基準電圧入力端子１２０と出力端子１３０とを有しており、２個の終端抵抗１１４1、１１４2と、複数個の単位抵抗１１１と、重み付け抵抗１１２と、切替え回路１１３とを有している。
このうち、複数個の単位抵抗１１１と、複数の重み付け抵抗１１２と、終端抵抗１１４1、１１４2とは、それぞれ同じ抵抗値を有している。
【０００５】
切替え回路１１３は、基準電位側端子１１５、接地電位側端子１１６及び接続端子１１７、制御端子１１８をそれぞれ有しており、制御端子１１８に信号が入力されると、接続端子１１７を、基準電位側端子１１５又は接地電位側端子１１６のいずれか一方に接続できるようにされている。基準電位側端子１１５は基準電圧入力端子１２０を介して基準電圧に、接地電位側端子１１６は接地電位に、それぞれ接続されているので、接続端子１１７を、基準電圧又は接地電位のいずれか一方に接続することができる。
【０００６】
切替え回路１１３は、出力端子１３０側を最前段、接地電位側を最後段として、出力端子１３０から接地電位へ向けて配置されている。ここでは１４個の切換回路１１３を有するものとし、そのそれぞれに出力端子１３０側から接地電位側へと、昇順の添字を付して、切替え回路１１３1〜１１３14が出力端子１３０側から接地電位側へ向けて配置されているものとする。
【０００７】
重み付け抵抗１１２1〜１１２14は、切替え回路１１３1〜１１３14に１個ずつ設けられており、切替え回路１１３1〜１１３14の接続端子１１７1〜１１７14に、重み付け抵抗１１２1〜１１２14の一端が接続されている。
【０００８】
そして、最前段の切替え回路１１３1に設けられた重み付け抵抗１１２1の他端は、出力端子１３０に接続されており、最後段の切替え回路１１３14に設けられた重み付け抵抗１１２14の他端は、一方の終端抵抗１１４2を介して接地電位に接続されている。また、他方の終端抵抗１１４1は、出力端子１３０と接地電位との間に配置されている。
【０００９】
また、重み付け抵抗１１２の抵抗値は、単位抵抗１１１の２倍の抵抗値にされており、終端抵抗１１４の抵抗値も、単位抵抗１１１の２倍の抵抗値にされているものとする。
【００１０】
上記したＤＡ変換器１１０により、ディジタルデータに応じた大きさになるように基準電圧を分圧してＤＡ変換を行なうには、基準電圧Ｖａを基準電圧入力端子１２０に印加した状態で、ディジタルデータの各ビットを、切替え回路１１３を制御する信号として、制御端子１１４に供給する。
【００１１】
各切替え回路１１３は、制御端子１１４に入力された信号に応じて、接続端子１１７を基準電圧Ｖａ又は接地電位のいずれか一方に接続する。ここでは、制御端子１１４に入力された信号が“１”のときに接続端子１１７を基準電圧Ｖａに、“０”のときに接続端子１１７を接地電位に、それぞれ接続するものとする。
【００１２】
このとき、単位抵抗１１１が１３個設けられ、出力端子１３０から接地電位に向けて昇順の添字を付し、単位抵抗１１１を単位抵抗１１１1〜１１１13とし、単位抵抗１１１1の一端が出力端子１３０に、単位抵抗１１１13の他端が終端抵抗１１４2を介して接地電位に、それぞれ接続されているものとする。
【００１３】
そして、各単位抵抗１１１1〜１１１13に重み付け抵抗１１２1〜１１２13、切替え回路１１３1〜１１１13が、それぞれ設けられており、各切替え回路１１３1〜１１３14が制御端子１１８1〜１１８14をそれぞれ有し、各制御端子１１８1〜１１８14に、ディジタルデータの最上位ビット〜最下位ビットがそれぞれ入力されるものとする。
【００１４】
このとき、Ｎ(１)〜Ｎ(１４)が、それぞれ１４ビットのディジタルデータの各ビットに対応する値であって、Ｎ(１)が最上位ビットに、Ｎ(１４)が最下位ビットに、それぞれ対応する“１”又は“０”のいずれかの値であるものとすると、ＤＡ変換器１１０の出力端子１３０からは、
【００１５】
0004116190.tif 000002
というように、ディジタルデータに応じた大きさの出力電圧Ｖｏが出力される。
【００１６】
このように、重み付け抵抗１１２1〜１１２13の抵抗値と終端抵抗１１４1、１１４2の抵抗値とがそれぞれ等しく、単位抵抗１１１1〜１１１13の２倍の抵抗値を有していれば、基準電圧Ｖａを、最小ステップ(１／３)×Ｖａ×(１／２)13で均等に分圧して出力電圧Ｖｏを出力することができ、０〜Ｖａの範囲で等間隔に、ディジタルデータに応じた大きさの出力電圧Ｖｏを出力することができる。
【００１７】
しかしながら、上記したようなＤＡ変換器１１０では、単位抵抗１１１1〜１１１13、重み付け抵抗１１２1〜１１２14の抵抗値が相対的にばらついてしまうと、０〜Ｖａの範囲で等間隔に基準電圧Ｖａを分圧できなくなり、特に桁上がり時に、桁上がり直後の出力電圧が過度に大きくなり、桁上がり直前の出力電圧との間の電圧差が大きくなって、誤差が大きくなり、ＤＡ変換の精度が低下してしまうという問題が生じていた。
【００１８】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高精度のＤＡ変換器及びそれを用いたＡＤ変換器を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１の入力端子と、第２の入力端子と、制御端子と、上記制御端子に入力される信号に応じて上記第１の入力端子又は上記第２の入力端子に接続される接続端子とを備えるｎ個の切替回路と、直列に接続されているｎ−１個の第１抵抗器と、上記ｎ個の切替回路の上記接続端子にその一端が夫々接続されているｎ個の第２抵抗器と、１番目の上記第１抵抗器の一端と基準電位との間及びｎ−１番目の上記第１抵抗器の他端と上記基準電位との間に接続されている第１及び第２の第３抵抗器と、上記ｎ個の切替回路の各第１の入力端子に接続されている基準電圧入力端子と、１番目の上記第１抵抗器の一端と上記第１の第３抵抗器との接続中点及び１番目の上記第２抵抗器の他端に接続されている出力端子と、を有し、２〜ｎ−１番目の上記第２抵抗器の他端はｋ番目(ｋ＝１〜ｎ−２)の上記第１抵抗器の他端とｋ＋１番目の上記第１抵抗器の一端との接続中点に接続されており、ｎ番目の上記第２抵抗器の他端はｋ＋１番目の上記第１抵抗器の他端と上記第２の第３抵抗器との接続中点に接続されており、上記ｎ個の切替回路の各第２の入力端子は上記基準電位に接続されており、上記第１抵抗器、上記第２抵抗器及び上記第３抵抗器の抵抗値が夫々Ｒ−ΔＲ、２Ｒ＋ΔＲ及び２Ｒ−ΔＲ(ΔＲは抵抗値Ｒの誤差抵抗値)に設定されているＤＡ変換器を提供する。
また、請求項２に記載の発明は、入力アナログ信号と参照電圧とを比較してその比較結果を出力する比較器と、上記比較器の出力信号に応じて出力ディジタル信号を設定する論理回路と、上記論理回路から供給されるディジタル信号に応じた電圧を上記参照電圧として出力するＤＡ変換器とを有し、上記ＤＡ変換器が請求項１に記載のＤＡ変換器である逐次比較型のＡＤ変換器を提供する。
【００２０】
本発明のＤＡ変換器では、重み付け抵抗(第２抵抗器)の抵抗値が、単位抵抗(第１抵抗器)の抵抗値の２倍以上になるように設定されており、一例として単位抵抗の抵抗値は、基準抵抗値(Ｒ)から、基準抵抗値に比して小さい誤差抵抗値(ΔＲ)を減じた値になるようにされ、重み付け抵抗の抵抗値は、基準抵抗値の２倍に、誤差抵抗値を加算した値になるように設定され、終端抵抗(第３抵抗器)の抵抗値は、基準抵抗値の２倍から、誤差抵抗値を減じた値になるように設定されている。
【００２１】
このように各抵抗の抵抗値を設定すると、ディジタルデータの桁上がり時に、桁上がり直前の出力電圧が、桁上がり直後の出力電圧に比して大きくなることがあっても、桁上がり直後の出力電圧が、桁上がり直前の出力電圧に比して過度に大きくなることはないので、桁上がり直前の出力電圧と、桁上がり直後の出力電圧との電圧差が大きくなるように抵抗値がばらついた場合でも、桁上がり直前の出力電圧と、桁上がり直後の出力電圧との間の電圧差が、従来に比して小さくなる。
【００２２】
従って、桁上がり時直後と桁上がり直前の出力電圧の電圧差が原因となるＤＡ変換時の誤差も小さくなり、従来に比して精度の高いＤＡ変換をすることができる。
【００２３】
また、抵抗値のばらつきが大きいと予想されるときには誤差抵抗値を大きくし、小さいと予想されるときには誤差抵抗値を小さくするというように、重み付け抵抗の抵抗値と、単位抵抗の抵抗値との間で生じると予想される抵抗値のばらつきに応じて、適当な誤差抵抗値を設定することができる。
【００２４】
さらに、本発明のＡＤ変換器は、ＤＡ変換器を用いた逐次比較型のＡＤ変換器であって、ＤＡ変換器に、変換精度の高い本発明のＤＡ変換器を用いているので、ＡＤ変換の精度を従来に比して高くすることができる。
【００２５】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
図１の符号１は、本発明の逐次比較型ＡＤ変換器を示している。このＡＤ変換器１は、比較器２、論理回路３及びＤＡ変換器１０を有しており、補償回路内に設けられている。この補償回路は、分数分周のＰＬＬ回路を有する周波数シンセサイザ内に設けられており、ＰＬＬ回路を制御する制御信号に含まれるリップル電流を補償するために必要な回路である。
【００２６】
比較器２は、非反転入力＋と反転入力−の２つの入力端子を有しており、非反転入力＋には、ＡＤ変換器１の入力端子６が接続され、入力端子６を介してアナログの入力電圧が入力されるようにされている。
【００２７】
比較器２の出力には、論理回路３の入力が接続され、論理回路３の出力には、ＤＡ変換器１０の入力及び出力端子７1〜７14が接続されており、比較器２の出力を論理回路３で演算処理した後に、ＤＡ変換器１０へ入力できるようにされている。
ＤＡ変換器１０の出力は、比較器２の反転入力−に接続されており、論理回路３の出力をＤＡ変換して、比較器２の反転入力−に出力できるようにされている。
比較器２は、ＤＡ変換器１０の出力電圧Ｖｏと、入力電圧Ｖｉとを比較して、その比較結果を論理回路３に出力することができるようにされている。
【００２８】
上記したＡＤ変換器１では、まず、入力端子６を介して入力電圧Ｖｉが比較器２の非反転入力＋に入力される。
他方、論理回路３は、最上位ビットが“１”で、他のビットが全て“０”である１４ビットのデータを、ＤＡ変換器１０に出力する。
【００２９】
本発明のＤＡ変換器１０の詳細な構成を図２に示す。このＤＡ変換器１０は、基準電圧入力端子２０と出力端子３０とを有しており、２個の終端抵抗１４1、１４2と、複数個の単位抵抗１１と、重み付け抵抗１２と、切替え回路１３とを有している。
【００３０】
切替え回路１３は、基準電位側端子１５と、接地電位側端子１６と、接続端子１７と、制御端子１８とをそれぞれ有しており、制御端子１８に信号が入力されると、接続端子１７を、基準電位側端子１５又は接地電位側端子１６のいずれか一方に接続できるようにされている。基準電位側端子１５は基準電圧入力端子２０に、接地電位側端子１６は接地電位に、それぞれ接続されている。基準電圧入力端子２０は、基準電圧を印加できるようにされている。
各切替え回路１３には、重み付け抵抗１２が１個ずつ設けられており、各重み付け抵抗１２の一端は、接続端子１７に接続されている。
【００３１】
重み付け抵抗１２が設けられた切替え回路１３は、出力端子３０側を最前段、接地電位側を最後段として、出力端子３０側から接地電位側へ向けて１個ずつ配置されている。本実施形態では、切替え回路１３が１４個設けられており、これら１４個の切替え回路１３に、出力端子３０側から接地電位側へと昇順の添字を付して切替え回路１３1〜１３14とし、各切替え回路１３1〜１３14に、重み付け抵抗１２1〜１２14が１個ずつ設けられているものとする。
【００３２】
そして、最前段の切替え回路１３1に設けられた重み付け抵抗１２1の他端は、出力端子３０に接続され、最後段の切替え回路１３14に設けられた重み付け抵抗１２14の他端は、一方の終端抵抗１４2を介して接地電位に接続されている。
【００３３】
単位抵抗１１は、隣接する２個の切替え回路１３に設けられた合計２個の重み付け抵抗１２の間に配置され、出力端子３０と一方の終端抵抗１４2との間で直列接続されている。本実施形態では１３個の単位抵抗１１を有しているものとし、出力端子３０側から接地電位側へと、昇順の添字を付して、単位抵抗１１1〜１１13としている。また、２個ある終端抵抗１４のうち、他方の終端抵抗１４1は、出力端子３０と接地電位との間に配置されている。
【００３４】
上記したＤＡ変換器１０により、ディジタルデータに応じた大きさになるように基準電圧を分圧してＤＡ変換を行なうには、基準電圧Ｖａを基準電圧入力端子２０に印加した状態で、ディジタルデータの各ビットを、切替え回路１３のを制御信号として、１ビットずつ制御端子１４に供給する。
【００３５】
各切替え回路１３は、制御端子１４に入力された信号に応じて、接続端子１７を基準電圧Ｖａ又は接地電位のいずれか一方に接続する。ここでは、制御端子１４に入力された信号が“１”のときに接続端子１７を基準電圧Ｖａに、“０”のときに接続端子１７を接地電位に、それぞれ接続するものとする。
【００３６】
本実施形態では、各切替え回路１３1〜１３14がそれぞれ制御端子１８1〜１８14を有するものとし、各制御端子１８1〜１８14に、ディジタルデータの最上位ビットから最下位ビットまでが、１ビットずつ入力されるものとする。
【００３７】
このときＮ(１)〜Ｎ(１４)が、それぞれ１４ビットのディジタルデータの各ビットに対応し、Ｎ(１)が最上位ビットに、Ｎ(１４)が最下位ビットに、それぞれ対応する“１”又は“０”のいずれかの値であるものとし、さらに重み付け抵抗１２、単位抵抗１１、終端抵抗１４の抵抗値がそれぞれＲ1、Ｒ2、Ｒ3であるものとすると、ＤＡ変換器１０の出力端子３０からは、
【００３８】
0004116190.tif 000003
という、ディジタルデータに応じた大きさの出力電圧Ｖｏが出力される。
【００３９】
ここで、基準抵抗値をＲとし、誤差抵抗値をΔＲとしたときに、重み付け抵抗１２、単位抵抗１１、終端抵抗１４の抵抗値Ｒ1、Ｒ2、Ｒ3を、それぞれ(２Ｒ＋ΔＲ)、(Ｒ−ΔＲ)、(２Ｒ−ΔＲ)とする。
【００４０】
ここで誤差抵抗値ΔＲは、生じることが予想される重み付け抵抗１２の抵抗のばらつきに応じて設定される値である。ここでは、重み付け抵抗１２の抵抗値が１％変動することが予想されるものとすると、その抵抗値の変動に対応するように、ΔＲ＝０．０２Ｒと設定し、抵抗値Ｒ1、Ｒ2、Ｒ3を、それぞれ２．０２Ｒ、０．９８Ｒ、１．９８Ｒとする。
【００４１】
すると、ＤＡ変換器１０の出力端子３０からは、
0004116190.tif 000004
なる出力電圧Ｖｏが出力される。
【００４２】
このように、ＤＡ変換器１０は、(１．９８／４)×Ｖａ×(２．０２／４)13なる最小ステップで、基準電圧Ｖａを分圧し、ディジタルデータに応じた大きさの出力電圧Ｖｏを出力することができる。
【００４３】
一例として、上記のＤＡ変換器１０で、“００００００００１１１１１１”なるディジタルデータが入力された場合には、ＤＡ変換器１０からは
0004116190.tif 000005
なる出力電圧Ｖｏが出力される。
【００４４】
同様に、上述の“００００００００１１１１１１”よりも１だけ多いディジタルデータ“０００００００１００００００”が入力された場合には、
0004116190.tif 000006
なる出力電圧Ｖｏが出力される。
【００４５】
また、上述の“０００００００１００００００”よりも１だけ多いディジタルデータ“０００００００１０００００１”が入力された場合には、
0004116190.tif 000007
なる出力電圧Ｖｏが出力される。
【００４６】
一般のＲ−２Ｒ型のＤＡ変換器では、データが増加するごとに、出力電圧Ｖｏも増加し、データが増加したときに出力電圧Ｖｏが減少することはなかったが、本実施形態のＤＡ変換器１０では、ディジタルデータが“００００００００１１１１１１”から“０００００００１００００００”へと桁上がりする際に、出力電圧Ｖｏが、０．００４１５９×Ｖａから０．００４１４６×Ｖａへと減少し、その後は再び０．００４２１４×Ｖａに増加している。
【００４７】
このように、本実施形態のＤＡ変換器１０では、“００００００００１１１１１１”から“０００００００１００００００”への桁上がり時に、出力電圧Ｖｏが減少するが、この桁上がり時だけではなく、他の桁上がり時にも出力電圧Ｖｏが減少し、図３（ａ）に示すように、入力されるディジタルデータが増加すると、出力電圧Ｖｏが増加した後に桁上がり時に減少し、減少したのちに増加することを繰り返す。
【００４８】
一方、従来のＲ−２Ｒ型の梯子型ＤＡ変換器では、重み付け抵抗の抵抗値を、単位抵抗の抵抗値Ｒの２倍の２Ｒとして、１４ビットのディジタルデータをＤＡ変換する場合に、最小ステップを(１／３)×Ｖａ×(１／２)13として等間隔に基準電圧Ｖａを分圧することにより、出力電圧Ｖｏを均等に出力できるが、重み付け抵抗の抵抗値が単位抵抗の抵抗値に比してばらつくと、図３(ｂ)に示すように、桁上がりのときに、桁上がり直前の出力電圧Ｖo1、Ｖo3と、桁上がり直後の出力電圧Ｖo2、Ｖo4の間の電圧差が大きくなってしまい、この電圧差がＤＡ変換時の誤差となってＤＡ変換の精度が低下していた。
【００４９】
しかしながら、本発明のＤＡ変換器１０では、上述したように、重み付け抵抗１２1〜１２14、単位抵抗１１1〜１１13、終端抵抗１４1、１４2の抵抗値を、それぞれ２．０２Ｒ、０．９８Ｒ、１．９８Ｒと設定しているので、ディジタルデータの桁上がり時に、桁上がり直前の出力電圧が、桁上がり直後の出力電圧に比して大きくなることがあっても、桁上がり直後の出力電圧が、桁上がり直前の出力電圧に比して過度に大きくなることはないので、桁上がり直前の出力電圧と、桁上がり直後の出力電圧との電圧差が大きくなるように、単位抵抗１１1〜１１13、重み付け抵抗１２1〜１２13、終端抵抗１４1、１４2の抵抗値がばらついても、桁上がり直前の出力電圧と、桁上がり直後の出力電圧との間の電圧差を、従来に比して小さくすることができる。
従って、かかる出力電圧の電圧差に起因するＤＡ変換時の誤差を小さくすることができるので、従来に比して精度の高いＤＡ変換をすることができる。
【００５０】
以上のようにして、本発明のＤＡ変換器１０は、図１の論理回路３から入力された１４ビットのデータをＤＡ変換して、出力電圧Ｖｏを生成して比較器２へ出力する。
【００５１】
最初は、論理回路３から、最上位ビットが“１”で、他の１３ビットが“０”であるディジタルデータ“１０００００００００００００”が出力されるものとすると、出力端子３０からは、
【００５２】
Ｖｏ＝ (１．９８／４)×Ｖａ×｛ １×(２．０２／４）0＋０×(２．０２／４）1＋０×(２．０２／４)2＋…＋０×(２．０２／４)13｝
＝０．４９５×Ｖａ
なる出力電圧Ｖｏが出力される。
【００５３】
比較器２は入力電圧Ｖｉと出力電圧Ｖｏとを比較し、入力電圧Ｖｉが出力電圧Ｖｏよりも大きければ最上位ビットを“１”とし、入力電圧Ｖｉが出力電圧Ｖｏよりも小さければ最上位ビットを“０”とする。この比較結果に基づいて、論理回路３は出力したディジタルデータの最上位ビットを確定させる。
【００５４】
次に、最上位ビット(１４ビット目)が確定し、最上位ビットより１ビット下位のビット(１３ビット目)を、“１”として、それより下位のビットを全て“０”とする１４ビットのデータを、論理回路３が生成する。
【００５５】
比較結果により、論理回路３は、最上位ビットが“１”と確定された場合には、最上位ビットと、１３ビット目が“１”であって、他のビットが“０”である“１１００００００００００００”なる１４ビットのデータを新たに生成し、最上位ビットが“０”と確定された場合には、１３ビット目のみが“１”であって、他のビットが“０”である“０１００００００００００００”なるデータを新たに生成する。論理回路３は、こうして１４ビットのディジタルデータを修正してＤＡ変換器１０に出力する。
ＤＡ変換器１０は、修正された１４ビットのデータをＤＡ変換して、新たな出力電圧Ｖｏを生成する。
【００５６】
このとき、論理回路３から“１１００００００００００００”なるデータが出力された場合には、新たな出力電圧Ｖｏは、
Ｖｏ＝(１．９８／４)×Ｖａ×｛１×(２．０２／４)0＋１×(２．０２／４)1＋０×(２．０２／４)2＋…＋０×(２．０２／４)13｝
＝０．７４５×Ｖａ
となる。他方、論理回路３から“０１００００００００００００”なるデータが出力された場合には、新たな出力電圧Ｖｏは、
【００５７】
Ｖｏ＝(１．９８／４)×Ｖａ×｛０×(２．０２／４)0＋１×(２．０２／４)1＋０×(２．０２／４)2＋…＋０×(２．０２／４)13｝
＝０．２４５×Ｖａ
となる。
ＤＡ変換器１０は、こうして生成された新たな出力電圧Ｖｏを、比較器２へと出力する。
【００５８】
比較器２は、新たな出力電圧Ｖｏと入力電圧Ｖｉとを比較し、入力電圧Ｖｉが出力電圧Ｖｏよりも大きければ最上位ビットを“１”とし、入力電圧Ｖｉが出力電圧Ｖｏよりも小さければ最上位ビットを“０”とする。この比較結果に基づいて、論理回路３が、ディジタルデータの１３ビット目を“１”又は“０”のいずれか一方に確定させ、新たなディジタルデータを再び生成する。
【００５９】
その後、論理回路３は、１４ビット目と、１３ビット目が確定し、１２ビット目を“１”とし、それより下位のビットを全て“０”とする１４ビットのディジタルデータを生成し、ＤＡ変換器１０に出力する。
【００６０】
このようにして、本発明のＡＤ変換器１は、比較器２の比較結果に基づいて、ディジタルデータの各ビットを最上位ビットから１ビットずつ確定させる動作を繰り返し、最上位ビットから最下位ビットまで確定させることで、入力電圧Ｖｉに応じた大きさのディジタルデータを生成し、出力端子７1〜７14から図示しない外部機器へと出力する。
【００６１】
以上説明した本実施形態のＡＤ変換器１は、図２で説明した変換精度の高いＤＡ変換器１０を用いているので、一般的なＲ−２Ｒ梯子型ＤＡ変換器を用いていた従来に比して、ＡＤ変換の精度が従来に比して向上する。
【００６２】
なお、本実施形態では、重み付け抵抗１２1〜１２14の抵抗値が１％変動する場合に対応すべく、誤差抵抗値を重み付け抵抗１２1〜１２14の抵抗の１％にし、重み付け抵抗１２1〜１２14、単位抵抗１２1〜１２14、終端抵抗１４1、１４2の抵抗値をそれぞれ２．０２Ｒ、０．９８Ｒ、１．９８Ｒとしているが、本発明はこれに限らない。
【００６３】
例えば、重み付け抵抗１２1〜１２14の抵抗値が最大０．５％程度変動することがわかっていれば、重み付け抵抗１２1〜１２14の抵抗値の誤差を見込んで、誤差抵抗値ΔＲをΔＲ＝０．０１Ｒとし、重み付け抵抗１２1〜１２14、単位抵抗１２1〜１２14、終端抵抗１４1、１４2の抵抗値をそれぞれ２．０１Ｒ、０．９９Ｒ、１．９９Ｒと設定してもよい。
【００６４】
また、本実施形態では１４ビットのＤＡ変換器１０について説明しているが、本発明のＤＡ変換器１０のビット数はこれに限らず、１６ビットや２０ビット等のＤＡ変換器に適用してもよい。
【００６５】
【発明の効果】
変換精度の高いＤＡ変換器や、ＡＤ変換器を得ることができる。
【図面の簡単な説明】
【図１】本発明のＡＤ変換器を示すブロック図
【図２】本発明のＤＡ変換器を示す図
【図３】(ａ)：本実施形態のＤＡ変換器による、ディジタルデータと出力電圧との関係を説明する図
(ｂ)：一般のＲ−２Ｒ型のＤＡ変換器による、ディジタルデータと出力電圧との関係を説明する図
【図４】従来のＤＡ変換器を示す図
【符号の説明】
１……ＡＤ変換器  ２……比較器  ３……論理回路    ６……入力端子    ７……出力端子  １０……ＤＡ変換器  １１1〜１１14……単位抵抗  １２1〜１２14……重み付け抵抗  １３1〜１３14……切替え回路  １４1〜１４2……終端抵抗１５1〜１５14……基準電圧側端子  １６1〜１６14……接地電位側端子  １７1〜１７14……接続端子  １８1〜１８14……制御端子  ２０……基準電圧入力端子  ３０……出力端子
【図１】
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【図２】
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【図３】
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【図４】
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