(57)【特許請求の範囲】
【請求項１】
セルデータ有効信号に合わせて入力データと前記入力データのＣＲＣの演算結果の出力タイミングを調整する調整回路を有するセル同期部と、
前記セル同期部に接続され、誤り訂正後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有する誤り訂正部と、
前記誤り訂正部に接続され、デスクランブル後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有するデスクランブラ部と、
前記デスクランブラ部に接続され、空セル検出後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有する空セル検出部とを有することを特徴とするＡＴＭセル処理回路。
【請求項２】
前記セル同期部は、同期状態がハンチング状態のときは停止し、該同期状態が該ハンチング状態から同期した状態に遷移した場合にＡＴＭセルフォーマットに従いカウントを開始するカウンタを有し、該カウンタでのカウント値は前記誤り訂正部に入力されることを特徴とする請求項１記載のＡＴＭセル処理回路。
【請求項３】
前記誤り訂正部は、前記セル同期部から出力されたカウント値を受け取り、該受け取ったカウント値に基づいて誤り訂正前のセルデータのヘッダ部分の誤り状態を認識し、該誤り訂正部の調整回路は該受け取ったカウンタ値を、前記誤り訂正後のセルデータに合わせて出力タイミングを調整して出力することを特徴とする請求項２記載のＡＴＭセル処理回路。
【請求項４】
前記デスクランブラ部は、前記誤り訂正部から出力されたカウント値を受け取り、該受け取ったカウント値に基づいてデスクランブル前のセルデータのペイロード部分を認識してデスクランブル動作を行い、該デスクランブラ部の調整回路は該受け取ったカウンタ値を、前記デスクランブル後のセルデータに合わせて出力タイミングを調整して出力することを特徴とする請求項３記載のＡＴＭセル処理回路。
【請求項５】
前記空セル検出部は、前記デスクランブラ部から出力されたカウント値を受け取り、該カウント値に基づいてセルデータのヘッダ部分を認識して空セルの検出を行うことを特徴とする請求項４記載のＡＴＭ処理回路。
【請求項６】
前記セル同期部は、ＣＲＣの演算結果における連続一致回数をカウントする一致回数カウント回路と、ＣＲＣの演算結果における連続誤り回数をカウントする誤り回数カウント回路とを有し、該一致回数カウント回路から出力される連続一致回数と、該誤り回数カウント回路から出力される連続誤り回数と、前記カウンタからのカウント値とに基づいてセル同期状態の遷移を行い、同期が確立しているときには前記セルデータ有効信号を生成することを特徴とする請求項２〜５のいずれか１つに記載のＡＴＭ処理回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＡＴＭセルを用いたＡＴＭ通信システムにおいて、伝送コンバージェンスサブレイヤで提供される機能を実現するＡＴＭセル処理回路に関するものである。
【０００２】
【従来の技術】
ITU-T勧告I361-2項に示されたような構造のＡＴＭセルを用いたＡＴＭ通信システムにおいて、伝送コンバージェンスサブレイヤで提供されるべき機能として、ＡＴＭセルヘッダのＨＥＣ（header error control field）バイトを用いてセル同期を確立することにより物理レイヤ伝送フレームからＡＴＭセルを抽出し、もしＡＴＭセルヘッダに１ビットの誤りがあった場合にはそれを訂正し２ビット以上の誤りがあった場合にはそのＡＴＭセルを廃棄し、さらにデスクランブル処理を行ない、空セルを検出・廃棄することがITU-T勧告I432-4項に勧告されている。
【０００３】
図２は従来の伝送コンバージェンスサブレイヤの機能を実現する回路のブロック図であり、セル同期部１、誤り訂正部２、デスクランブラ部３、空セル検出部４、及びセルフォーマットカウンタ部５から構成される。
【０００４】
入力データ１０１は、物理レイヤの伝送フレームにより運ばれてくるデータ流であり、入力データ有効信号１０２がアクティブのところではＡＴＭセルデータが切れ目なく詰まっている。
【０００５】
セル同期部１では、入力データ有効信号１０２がアクティブのとき、入力データ１０１に対してITU-T勧告I432-4.3.2項の規定に従ってＣＲＣ演算を行、その結果によりITU-T勧告I432-4.5.1.1項の規定に従って適当な保護段数を経てセル同期を確立し、適当な保護段数を経てセル同期確立を解除する。セル同期が確立することにより、入力データ列からＡＴＭセルを抽出することができる。また、セル同期の状態を知らせるための同期状態信号２０３を生成する。セル同期部１からは、抽出したセルデータ２０１、ＣＲＣ演算結果２０２を誤り訂正部２へ、同期状態信号２０３をセルフォーマットカウンタ部５及び誤り訂正部２へそれぞれ出力する。
【０００６】
セルフォーマットカウンタ部５では、入力データ有効信号１０２がアクティブのとき、セル同期部１からの同期状態信号２０３によりＡＴＭセルフォーマット認識用のカウント動作を行なう。セルフォーマットカウンタ部からは、カウンタ値２１１をセル同期部１、誤り訂正部２、デスクランブラ部３、及び空セル検出部４へそれぞれ出力する。
【０００７】
誤り訂正部２では、入力データ有効信号１０２がアクティブでかつセル同期部１からの同期状態信号２０３が同期確立状態のとき、セルフォーマットカウンタ部５からのカウンタ値２１１を基にセルデータ２０４のヘッダ部分を認識し、ITU-T勧告I432-4.3.1項の規定に従いセル同期部１からのＣＲＣ演算結果２０２を用いて訂正可能な誤りが有れば誤り訂正を行なう。訂正不可能な誤りが有る場合には、廃棄セル信号２０６を生成する。また、同じくセル同期部１からの同期状態信号２０３が同期確立状態のとき、セルデータ有効信号２０５を生成する。廃棄セル信号２０６及びセルデータ有効信号２０５は出力するセルデータ２０７に合わせてタイミング調整を行なう。誤り訂正部２からは、可能な誤り訂正を行なったセルデータ２０４、セルデータ有効信号２０８及び廃棄セル信号２０６をデスクランブラ部３へそれぞれ出力する。
【０００８】
デスクランブラ部３では、入力データ有効信号１０２がアクティブでかつ誤り訂正部２からのセルデータ有効信号２０５もアクティブのとき、セルフォーマットカウンタ部５からのカウンタ値２１１を基にセルデータ２０４のペイロード部分を認識し、ITU-T勧告I432-4.5.3.1項の規定に従いデスクランブル動作を行なう。誤り訂正部２からのセルデータ有効信号２０５は、誤り訂正部２からの廃棄セル信号２０６がアクティブのときは非アクティブになるようにして、出力するセルデータ２０７に合わせてタイミング調整を行なう。デスクランブラ部からは、デスクランブル後のセルデータ２０７、セルデータ有効信号２０８を空セル検出部４へそれぞれ出力する。
【０００９】
空セル検出部４では、入力データ有効信号１０２がアクティブでかつデスクランブラ部３からのセルデータ有効信号２０８もアクティブのとき、セルフォーマットカウンタ部５からのカウンタ値２１１を基にセルデータ２０７のヘッダ部分を認識し、ITU-T勧告I432-4.4項の規定に従い空セルの検出を行なう。空セルが検出された場合は、デスクランブラ部３からのセルデータ有効信号２０８を非アクティブにして、出力するセルデータ２０９に合わせてタイミング調整を行なう。空セル検出部４からは、空セル検出後のセルデータ２０９、セルデータ有効信号２１０を出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら上記の構成においては、一旦この回路内に取り込まれたデータは、後続の入力データ有効信号１０２がある程度（この回路のスループット時間）以上アクティブになっていて始めてセルデータとして出力されてくる。物理レイヤ伝送フレームが、ITU-T勧告I432項で規定されるようなセルベースまたはＳＤＨベースのもので有効データ流がほぼ連続的に入力されてくる場合には問題はないが、物理レイヤからの有効データ流がある時間の間ストップするような間欠的なものである場合には、有効データ流がストップする直前のセルデータが回路内に残ってしまい、また次に有効データが入ってくるまでそれが出力されないという問題点があった。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明のＡＴＭセル処理回路は、セル同期部、誤り訂正部、デスクランブラ部、及び空セル検出部からなるＡＴＭセル処理回路において、セル同期部は、同期状態がハンチング状態のときは停止し、同期状態が前同期状態に遷移した場合にＡＴＭセルフォーマットに従いカウントを開始するカウンタを有し、誤り訂正部、デスクランブラ部、及び空セル検出部は、カウンタから出力されるカウント値に基づき、セルデータのヘッダ部又はペイロード部を識別し、各部の処理を行うようにした。また、セルデータ有効信号に合わせて入力データと前記入力データのＣＲＣの演算結果の出力タイミングを調整する調整回路を有するセル同期部と、セル同期部に接続され、誤り訂正後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有する誤り訂正部と、誤り訂正部に接続され、デスクランブル後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有するデスクランブラ部と、デスクランブラ部に接続され、空セル検出後のセルデータに合わせてセルデータ有効信号の出力タイミングを調整する調整回路を有する空セル検出部とを設けるようにした。
【００１２】
【発明の実施の形態】
以下、本発明の実施例について図を参照しながら説明する。
【００１３】
（１）構成の説明
図１は本発明の伝送コンバージェンスサブレイヤの機能を実現する回路のブロック図であり、セル同期部１、誤り訂正部２、デスクランブラ部３、及び空セル検出部４から構成される。
【００１４】
入力データ１０１及び入力データ有効信号１０２はセル同期部１の入力へ接続される。
【００１５】
セル同期部１の出力であるセルデータ１０３、セルデータ有効信号１０４、カウンタ値１０５、ＣＲＣ演算結果１０６、同期状態信号１０７は誤り訂正部２の入力へ接続される。
【００１６】
誤り訂正部２の出力であるセルデータ１０８、セルデータ有効信号１０９、カウンタ値１１０、及び廃棄セル信号１１１はデスクランブラ部３の入力へ接続される。
【００１７】
デスクランブラ部３の出力であるセルデータ１１２、セルデータ有効信号１１３、及びカウンタ値１１４は空セル検出部４の入力へ接続される。
【００１８】
空セル検出部４からはセルデータ１１５及びセルデータ有効信号１１６が出力される。
【００１９】
次に各ブロックについて説明する。
【００２０】
セル同期部１の詳細を図３に示す。入力データ１０１はＣＲＣ演算回路１１、タイミング調整回路１６に入力される。ＣＲＣ演算回路１１の出力であるＣＲＣ演算結果１１７は連続一致回数カウント回路１２、連続誤り回数カウント回路１３、同期状態制御回路１４、及びタイミング調整回路１６に入力される。連続一致回数カウント回路１２の出力である連続一致回数１１８は同期状態制御回路１４に入力される。連続誤り回数カウント回路１３の出力である連続誤り回数１１９は同期状態制御回路１４に入力される。同期状態制御回路１４の出力であるセルデータ有効信号１０４は誤り訂正部２に出力され、同期状態信号１０７は誤り訂正部２に出力されるとともに、連続一致回数カウント回路１２、連続誤り回数カウント回路１３、及びセルフォーマットカウンタ回路に入力される。セルフォーマットカウンタ回路１５の出力であるカウンタ値１０５は誤り訂正部２に出力されるとともに、連続一致回数カウント回路１２、連続誤り回数カウント回路１３、及び同期状態制御回路１４に入力される。タイミング調整回路１６の出力であるＣＲＣ演算結果１０６及びセルデータ１０３は誤り訂正部２に出力される。入力データ有効信号１０２はＣＲＣ演算回路１１、連続一致回数カウント回路１２、連続誤り回数カウント回路１３、同期状態制御回路１４、セルフォーマットカウンタ回路１５、及びタイミング調整回路１６に入力される。
【００２１】
誤り訂正部２の詳細を図４に示す。セルデータ１０３及びＣＲＣ演算結果１０６はそれぞれ誤り訂正回路２１の入力に接続される。カウンタ値１０５及びセルデータ有効信号１０４は誤り訂正回路２１、訂正モード制御回路２２、及びタイミング調整回路２３にそれぞれ入力される。同期状態信号１０７は訂正モード制御回路２２に入力される。訂正状態信号１２０は訂正モード制御回路２２に入力される。誤り訂正回路２１の出力であるセルデータ１０８、訂正モード制御回路２２の出力である廃棄セル信号１１１、及びタイミング調整回路の出力であるカウンタ値１１０とセルデータ有効信号１０９はデスクランブラ部３に出力される。
【００２２】
デスクランブラ部３の詳細を図５に示す。セルデータ１０８はデスクランブラ回路３１に入力される。カウンタ値１１０はデスクランブラ回路３１及びタイミング調整回路３２に入力される。セルデータ有効信号１０９はデスクランブラ回路３１に入力され、かつ論理積回路３３に入力されて廃棄セル信号によりマスクされた後にタイミング調整回路３２に入力される。デスクランブラ回路３１の出力であるセルデータ１１２、タイミング調整回路の出力であるカウンタ値１１４及びセルデータ有効信号１１３は空セル検出部４に出力される。
【００２３】
空セル検出部４の詳細を図６に示す。セルデータ１１２及びカウンタ値１１４は空セル検出回路４１に入力される。セルデータ有効信号１１３は空セル検出回路４１に入力され、かつ論理積回路４３に入力されて空セル検出回路４１より出力される空セル信号１２１によりマスクされた後にタイミング調整回路４２に入力される。空セル検出回路の出力であるセルデータ１１５及びタイミング調整回路の出力であるセルデータ有効信号１１６は他の処理ブロックに接続される。
【００２４】
（２）動作の説明
続いて、かかる構成を有する本発明の動作を図を参照しながら説明する。
【００２５】
図１において入力データ１０１は、物理レイヤの伝送フレームにより運ばれてくるデータ流であり、入力データ有効信号１０２がアクティブのところではＡＴＭセルデータが切れ目なく詰まっている。
【００２６】
セル同期部の動作を図３及び図７を用いて説明する。まず、セル同期動作の概要を図７のセル同期部状態遷移により説明する。連続するＡＴＭセル流からＡＴＭセルの境界を検出するために、ＡＴＭセルヘッダの５バイトに相当すると思われるデータ部分に対してＣＲＣ演算を行ない、その成否によりＡＴＭセル境界を検出する方法がITU-T勧告I432-4.5.1.1項に規定されている。具体的には送信側でＡＴＭセルの１〜４バイトのデータをxの多項式に対応させてそれにx＾８を乗じたもの（言い変えれば、５バイトめをall０とみなして、１〜５バイトのデータをxの多項式に対応させたもの）を生成多項式x^8+x^2+x+1で割り（モジュロ２演算）、その剰余をＡＴＭセルの５バイトめに挿入（これをHECと呼ぶ）してある。従って受信側ではＡＴＭセルの１〜５バイトのデータをxの多項式に対応させたものを生成多項式x^8+x^2+x+1で割り（モジュロ２演算）、その結果剰余が出なければそれが正しいＡＴＭセルヘッダだと判断する。そして、ＡＴＭセルの境界を検出する回路を３つの状態で規定する。境界探索の初期状態をＨＵＮＴ状態３０１と呼び、ビットごとにＣＲＣ演算を行ないＡＴＭセル境界を探索していく。ただし、物理レイヤ上でオクテット境界が決まっている場合には、オクテット単位に探索してもよい。ＨＵＮＴ状態３０１では１度正しい演算結果を検出することにより、それがＡＴＭセル境界だと仮定してＰＲＥＳＹＮＣ状態３０２に遷移する。ＰＲＥＳＹＮＣ状態３０２では仮定されたＡＴＭセル境界に従いセル単位にＣＲＣ演算を行ない、連続δ回正しい演算結果を検出することによりＳＹＮＣ状態３０３に遷移する。また、１度でも演算結果に誤りがあった場合にはＨＵＮＴ状態３０１に戻る。ＳＹＮＣ状態３０３ではセル単位にＣＲＣ演算を行ない、連続α回演算結果に誤りがあった場合にＨＵＮＴ状態３０１に遷移する。次に、セル同期部の動作を図３を用いて説明する。入力データ有効信号１０２がアクティブのとき、ＣＲＣ演算回路は入力データ１０１に対してITU-T勧告I432-4.3.2項の規定に従ってＣＲＣ演算を行い、その結果をＣＲＣ演算結果１１７として同期状態制御回路１４に出力する。同期状態制御回路１４は上述したような同期状態の状態遷移を制御する回路であり、入力データ有効信号１０２がアクティブのとき、ＣＲＣ演算回路からのＣＲＣ演算結果１１７が１度でも正解すればＰＲＥＳＹＮＣ状態３０２に遷移する。入力データ有効信号１０２がアクティブのとき、セルフォーマットカウンタ回路１５では同期状態制御回路１４からの同期状態がＨＵＮＴ状態３０１のときは初期状態で止まっている。同期状態制御回路１４からの同期状態信号１０７がＰＲＥＳＹＮＣ状態３０２に遷移したら、それを基準としてＡＴＭセルフォーマットに従いカウント動作を開始する。入力データ有効信号１０２がアクティブのとき、連続一致回数カウント回路１２は、ＣＲＣ演算回路１１からのＣＲＣ演算結果１１７をセルフォーマットカウンタ回路１５からのカウンタ値と同期状態制御回路１４からの同期状態信号１０７に従いＣＲＣ演算結果１１７の連続正解回数をカウントして連続一致回数１１８として同期状態制御回路１４に出力する。同様に入力データ有効信号１０２がアクティブのとき、連続誤り回数カウ���ト回路１３ではＣＲＣ演算結果１１７の連続誤り回数１１９をカウントして、連続誤り回数１１９として同期状態制御回路１４に出力する。同期状態制御回路１４では、連続一致回数カウント回路１２からの連続一致回数１１８、連続誤り回数カウント回路１１９からの連続誤り回数１１９、及びセルフォーマットカウンタ回路１５からのカウンタ値１０５を基に図７のセル同期部状態遷移に従い状態遷移を行ない、その結果を同期状態信号１０７として出力し、同期状態が確立しているときにはセルデータ有効信号１０４を生成して出力する。タイミング調整回路１６では、入力データ有効信号１０２がアクティブのとき、入力データ１０１とＣＲＣ演算回路１１からのＣＲＣ演算結果１１７をセルデータ有効信号１０４に合せてタイミング調整を行ない、ＣＲＣ演算結果及びセルデータ１０３として出力する。タイミングの調整方法としては、入力データ有効信号１０２がアクティブであることを条件として、セルデータ有効信号１０４の同期状態制御回路１４からの出力タイミングに合わせてＣＲＣ演算結果及びセルデータ１０３をレジスタ等を用いて遅延させる。
【００２７】
次に、誤り訂正部２の動作を図４を用いて説明する。誤り訂正回路２１では、セルデータ有効信号１０４がアクティブのとき、カウンタ値１０５を基にセルデータ１０３のヘッダ部分を認識し、ＣＲＣ演算結果１０６を用いて誤り訂正を行ないセルデータ１０８として出力し、そのときの誤りの状態（誤り無し／１ビット誤り／複数ビット誤りの種別）を訂正状態信号１２０として訂正モード制御回路２２に出力する。訂正モード制御回路２２では、セルデータ有効信号１０４がアクティブでかつ同期状態信号１０７が同期確立状態のとき、カウンタ値１０５を基にセルデータのヘッダ部分の誤り状態を誤り訂正回路２１からの訂正状態信号１２０によって認識し、ITU-T勧告I432-1-4.3.2.1項の規定に従い図８の誤り訂正部状態遷移に示されるような訂正モードの遷移制御を行なう。その結果、検出モードのときの誤り検出セル及び訂正モードのときの複数ビット誤り検出セルに対しては、廃棄セル信号をアクティブにして出力することにより後段にセル廃棄の指示を行なう。タイミング調整回路２３では、セルデータ有効信号１０４及びカウンタ値１０５をセルデータ１０８に合わせてタイミング調整を行ない、カウンタ値１１０及びセルデータ有効信号１０９として出力する。タイミングの調整方法としては、セルデータ１０８の誤り訂正回路２１からの出力タイミングに合わせて、セルデータ有効信号１０４及びカウンタ値１０５をレジスタ等を用いて遅延させる。
【００２８】
次に、デスクランブラ部３の動作を図５を用いて説明する。デスクランブラ回路３１では、セルデータ有効信号１０９がアクティブのとき、カウンタ値１１０を基にセルデータ１０８のペイロード部分を認識し、ITU-T勧告I432-1-4.3.4項の規定に従いデスクランブル動作を行ないセルデータ１１２として出力する。タイミング調整回路３２では、セルデータ有効信号１０９を廃棄セル信号１１１でマスクしたもの及びカウンタ値１１０を、セルデータ１１２に合わせてタイミング調整を行ない、カウンタ値１１４及びセルデータ有効信号１１３として出力する。タイミングの調整方法としては、セルデータ１１２のデスクランブラ回路３１からの出力タイミングに合わせてセルデータ有効信号１０９を廃棄セル信号１１１でマスクしたもの及びカウンタ値１１０をレジスタ等を用いて遅延させる。
【００２９】
次に、空セル検出部４の動作を図６を用いて説明する。空セル検出回路４１では、セルデータ有効信号１１３がアクティブのとき、カウンタ値１１４を基にセルデータ１１２のヘッダ部分を認識し、ITU-T勧告I432-1-4.3.5項の規定に従い空セルの検出を行ない空セル信号１２１を出力する。タイミング調整回路では、セルデータ有効信号１１３を空セル信号１２１でマスクしたものをセルデータ１１５に合わせてタイミング調整を行ない、セルデータ有効信号１１６として出力する。タイミングの調整方法としては、セルデータ１１５の空セル検出回路４１からの出力タイミングに合わせてセルデータ有効信号１１３を空セル信号１２１でマスクしたものををレジスタ等を用いて遅延させる。
【００３０】
以上により、物理レイヤからの有効データ流がある時間の間ストップするような間欠的なものである場合にも、有効データ流がストップする直前のセルデータが回路内に残ってしまい、次に有効データが入ってくるまでそれが出力されないという問題点はなくなり、一旦この回路内に取り込まれたデータはこの回路のスループット時間後には確実に出力することが可能となる。
【００３１】
（３）他の実施形態
本発明に係るＡＴＭセル処理回路は、上記実施形態に限定されるものではなく、ＡＴＭセルを用いたＡＴＭ通信システムにおいて、ITU-T勧告I432-4項に示されたような伝送コンバージェンスサブレイヤで提供されるべき機能を有する伝送交換装置に広く適用することができる。例えば、物理レイヤの伝送フレームとしては、ＳＤＨベース／セルベースのどちらにも適用可能であり、さらに特殊なフレーム形態として物理レイヤからの有効データ流がある時間の間ストップするような間欠的なものであるような場合に特に効果を発揮することができる。
【００３２】
【発明の効果】
以上のように、本発明によれば、セル同期部は、同期状態がハンチング状態のときは停止し、同期状態が前同期状態に遷移した場合にＡＴＭセルフォーマットに従いカウントを開始するカウンタを有し、誤り訂正部、デスクランブラ部、及び空セル検出部は、カウンタから出力されるカウント値に基づき、セルデータのヘッダ部又はペイロード部を識別し、各部の処理を行うので、有効データ流がある時間の間ストップするような間欠的なものである場合でも、回路内からセルデータが確実に出力される。
【図面の簡単な説明】
【図１】本発明の実施形態の全体構成を示すブロック図である。
【図２】従来技術の全体構成を示すブロック図である。
【図３】本発明の実施形態のセル同期部の構成を示すブロック図である。
【図４】本発明の実施形態の誤り訂正部の構成を示すブロック図である。
【図５】本発明の実施形態のデスクランブラ部の構成を示すブロック図である。
【図６】本発明の実施形態の空セル検出部の構成を示すブロック図である。
【図７】本発明の実施形態のセル同期部の状態遷移を示す状態遷移図である。
【図８】本発明の実施形態の誤り訂正部の状態遷移を示す状態遷移図である。
【符号の説明】
１…セル同期部、２…誤り訂正部、３…デスクランブラ部、４…空セル検出部、１０１…入力データ、１０２…入力データ有効信号、１０３、１０８、１１２、１１５…セルデータ、１０４、１０９、１１３、１１６…セルデータ有効信号、１０５、１１０、１１４…カウンタ値、１０６…ＣＲＣ演算結果、１０７…同期状態信号、１１１…廃棄セル信号
【図１】
0004054481.tif 000002
【図２】
0004054481.tif 000003
【図３】
0004054481.tif 000004
【図４】
0004054481.tif 000005
【図５】
0004054481.tif 000006
【図６】
0004054481.tif 000007
【図７】
0004054481.tif 000008
【図８】
0004054481.tif 000009