【事件の表示】
　昭和６３年特許願第２８８４３８号「半導体記憶装置」拒絶査定に対する審判事件（平成８年３月２１日出願公告、特公平８−２８４６７）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．出願の経緯
　特許出願　　　　　昭和６３年１１月１５日
　審判請求　　　　　平成　７年　５月　８日
　前置審査での公告日
　　　　　　　　　　平成　８年　３月２１日
　特許異議申立　　　平成　８年　６月１８日
　特許異議答弁書　　平成　９年　４月　７日
　手続補正１　　　　平成　９年　４月　７日
　前置報告　　　　　平成　９年　９月１２日
　拒絶理由通知　　　平成１０年　４月２２日
　意見書　　　　　　平成１０年　７月１４日
　手続補正２　　　　平成１０年　７月１４日
　上申書　　　　　　平成１０年　８月１２日
２．本願発明の要旨
　本件出願の発明（以下、本発明という）は、明細書及び図面の記載から見て、特許請求の範囲に記載されたとおりの次のものである。
「一定間隔で形成された複数のワード線を選択するローデコーダと、
　一定間隔で形成された複数のビット線を選択するカラムデコーダと、
　前記ワード線およびビット線が格子状に配され、前記ワード線方向に設けられた複数のメモリセルアレイと、
　前記メモリセルアレイの相互間に設けられ、前記ワード線とこのワード線の延長方向に沿ってワード線上にワード線遅延の軽減のために絶縁膜を介して配された配線とのコンタクト部と、
　少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に、前記複数のビット線の間隔と同じ間隔だけ離して形成され、それぞれ電気的に一定の電位に固定された（「固定され」は誤記）ダミーパターンと
　を具備したことを特徴とする半導体記憶装置。」
３．拒絶理由の概要
　当審でその後発見した理由により通知した拒絶理由の概要は次のとおりである。
　本件出願の発明は、その出願前に国内において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術における通常の知識を有する者が、容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
引用例１．特開昭６３−１５５４９３号公報
引用例２．特開昭６３−２２４２５０号公報
引用例３．特開昭６１−２１４５５９号公報
引用例４．特開昭６２−１４５８６２号公報
引用例５．特開昭６１−１９４７７１号公報
４．刊行物記載の発明
　上記引用例１には、ＤＲＡＭに関し、「列デコーダと接続されるビットライン４０と、行デコーダと接続されるワードライン５０と、上記ビットラインとワードライン間に接続され情報を記憶するメモリセル１１と、上記行デコーダと列デコーダのアドレス指定により上記メモリセル１１に記憶された情報を感知するセンス増幅器１０とを具備するダイナミックランダムアクセスメモリアレイにおいて、上記ビットライン４０の最外郭辺の外側に、上記センス増幅器１０とは接続されないダミービットライン３を有することを特徴とするダイナミックランダムアクセスメモリアレイ。」（第１頁左欄第５行〜第１６行）、「上記ダミービットライン３は所定のバイアス電圧が供給される」（第１頁右欄第１行〜第２行）と記載されている。
　そして、「（従来の）メモリセルアレイと周辺回路も同じく近接するようになった。上記のごときビットライン間及び周辺回路とビットラインの近接による半導体メモリ装置の近接効果（Ｆｒｉｎｇｉｎｇ　Ｅｆｆｅｃｔ）はビットラインの不均衡によって動作マージンに深刻な影響を与える。特にＤＲＡＭのごとき電荷分配（Ｃｈａｒｇｉｎｇ　Ｓｈａｒｉｎｇ）によるデータ先進具においてはビットラインの不均衡は、データ感知に誤動作を与え得る重要な問題が発生する。」（第２頁左上欄第２行〜第１１行）と、「前記メモリセルアレイブロックの回路図を第２図に示し、更に詳述する。」（第４頁左上欄第４行〜第５行）と、「かかる構成によれば、ダミービットライン３を除く内部のすべてのビットライン４０は、すべて半導体基板との間で自己の寄生キャパシタンスＣｓと隣接したビットラインとの近接効果による寄生キャパシタンスＣｆとの合成キャパシタンスＣｓ＋２Ｃｆの値を有するようになる。従って、ダミービットライン３と近接した最外郭辺のビットライン４０も従来のようなキャパシタンス値の不均衡現象がおこらないようになり、最外郭のセンス増幅器１０も正常動作ができるようになる。尚、メモリセルアレイブロック２ａ〜２ｄの最外郭辺に配置されたダミービットライン３とメモリセル１１は、通常のビットライン４０とメモリセル１１と同一に製造され、寸法もまた同一であることを留意すべきである。」（第４頁左下欄第１行〜第１６行）とそれぞれ記載されている。
　引用例２には、「半導体基板上に複数個のＤＲＡＭメモリセルをマトリクス状に配列したセルアレイブロックを複数有し、このセルアレイブロックをセルピッチ分ずらして配列し、メモリセルのゲート電極を各ブロックで共有して延在させ、このずらしたセルアレイブロック間でセンスアンプの一対のビット線を配設し、前記ゲート電極上に低抵抗配線によりワードラインを設け、所望数のブロック境界部を飛び越えながら、ブロック境界部で前記ワードラインをゲート電極にコンタクトさせた事を特徴とする半導体記憶装置」（第１頁左欄第５行〜第１５行）と、「コンタクト領域を増大させる必要がなく、セルアレイブロックのロウ方向幅が比較的小さく取れつなぎ換え領域の増大やビット線容量の不均衡が解決される。」（第２頁右下欄第１０行〜第１３行）と、「各セルアレイブロックに共有され連続してゲート電極（６）が配設され（ポリシリコン層）、その上層にＡｌのワードライン（７）が設けられている。Ａｌワードライン（７）はロウ方向について信号遅延を抑える為、所望間隔、例えば１２８本のビット線毎にゲート電極（６）とスルーホール（８）でコンタクトする。」（第３頁左上欄第８行〜第１３行）と記載されている。
　引用例３には、ＳＲＡＭに際し「メモリセルの動作特性試験解析の結果、本発明者は、メモリセルアレイの周辺部でメモリセルの欠陥が発生し易いので、ＳＲＡＭの歩留りが低下するという問題点を見い出した。本発明者によれば、この問題点は、以下に述べる原因によって生じると考察している。すなわち、メモリセルが連続的に配置された領域（メモリセルアレイ）と、それを囲むフィールド絶縁膜等のそれ以外の領域との境界部で、前記メモリセルを構成するマスクパターンの連続性が失われる。このため前記境界部における写真触刻条件等に変動が生じるので、例えば、ＭＩＳＦＥＴゲート電極幅、接続孔径がメモリセルアレイの内部と周辺部とで異なる寸法で構成される。」（第２頁左上欄第７行〜第２０行）と記載されている。
　そして、「１つ又は複数の半導体素子で構成される単位セルが連続的に複数配置されてなる半導体集積回路装置であって、前記単位セルが連続的に配置された領域とそれ以外の非連続的な領域との境界部に、前記単位セルと略同一のパターンで構成され、回路動作をしないダミーセルを設けたことを特徴とする半導体集積回路装置。」（第１頁左欄第４行〜第１０行）と、「前記ダミーセルは、前記境界部となるメモリセルアレイの周辺部の所定の行又は列に配置されてなる。」（第１頁左欄第２０行〜右欄第２行）と、「５Ａ及び５ＢはＸデコーダであり、メモリセルアレイ３Ａ、３Ｂ間及びメモリセルアレイ３Ｃ、３Ｄ間に設けられている。Ｘデコーダ５Ａ及び５Ｂは、メモリセルアレイ３Ａ乃至３Ｄのそれぞれを行方向に延在する複数のワード線ＷＬと接続するように構成されている。Ｘデコーダ５Ａ及び５Ｂは、ワード線選択駆動回路等によって構成されている。６Ａ乃至６ＤはＹデコーダであり、メモリセルアレイ３Ａ乃至３Ｄのそれぞれの下部に設けられている。Ｙデコーダ６Ａ乃至６Ｄは、メモリセルアレイ部３Ａ乃至３Ｄのそれぞれ列方向に延在する複数の一対のデータ線Ｄ、Ｄ（以下、ＤＬと称す）と接続するように構成されてる。」（第４頁左上欄第６行〜第１９行）とそれぞれ記載されている。
　引用例４には、ポリシリコンから成るワード線の抵抗を緩和する目的で、アルミニウムの配線を平行に設け任意の箇所でコンタクトして短絡したメモリが記載されている。
　そして、「ワード線（ＷＬ１）〜（ＷＬ４）に第２ポリシリコン膜（７）を用い、その上に平行して点線で示すアルミニウムより成る第３の配線層（１１）を設けている。メモリセル間には図面上では４セル毎、実際には６４セル毎にコンタクト孔（１２）を形成するためのスペース（１３）を設け、スペース（１３）上では第２ポリシリコン膜（７）と第３の配線層（１１）のコンタクトを形成するために第２ポリシリコン膜（７）に拡張部（１４）を形成している。一方第３の配線層（１１）は第２ポリシリコン膜（７）より巾広く形成され、実際には拡張部（１４）の巾と同様に形成して加工精度を緩めている。従ってワード線（ＷＬ１）〜（ＷＬ４）はポリシリコンで形成してもアルミニウムより成る第３の配線層（１１）で裏打ちをしている。具体的には１０２４セルを１６ケ所で裏打ちするのでワード線（ＷＬ１）〜（ＷＬ４）の抵抗を１／３２に低下できる。」（第２頁左下欄第１８行〜同頁右下欄第１４行）と記載されている。
　引用例５には、Ｘデコーダ３，Ｙデコーダ４及びメモリセルアレイ２を有する半導体記憶装置において、最も端のワード線ＷＬ０の周囲のパターン状態を他のワード線のパターン状態とほぼ同一にするために、追加のワード線１１（ＷＬＡＤＤ１）を設けること、ワード線と追加のワード線は同時に形成すること、追加のワード線には、他の固定電位と同電位にすることが記載されている。
５．本発明と引用例１との対比
　引用例１において、その従来例を示す第４図で隣設したビットラインとの相互キャパシタンスＣｆとし、ビットライン夫々の合成キャパシタンスはＣｓ＋２Ｃｆとしており、同じ相互キャパシタンスＣｆを有するから、ビットライン間隔は一定であることと認められ、引用例１の第２図においてもビットライン間隔は一定であると認められる。そして、ワード線とビット線は格子状になっており、メモリセルアレイ１１は、ワード線方向及びビット線方向に設けられていることは、第２図からも明らかである。
　また、第１図に示されるように、メモリセルアレイ２ａ、２ｂ、２ｃ、２ｄは上下左右に配置されており、ワード線方向及びビット線方向にそれぞれ複数のメモリセルが設けていると認められ、また、ダミービットラインが設けられた内側のメモリセルアレイの内部は規則的なパターン領域が形成された領域といえる。
　そして、ダミービットライン３は所定のバイアス電圧が供給されるので、電気的に一定の電位に固定されたダミービットラインであるといえ、ダミービットラインは本発明のダミーパターンに相当する。
　してみると、引用例１には、
「複数のワード線を選択するローデコーダと、
　一定の間隔で形成された複数のビット線とを選択するカラムデコーダと、
　ワード線及びビット線が格子状に配され、ワード線方向に設けられた複数のメモリセルアレイと、
　メモリセルアレイの規則的なパターン領域に形成された最も端のビット線の外側に、複数のビット線の間隔だけ離して形成され、それぞれ電気的に一定の電位に固定されたダミーパターンと
を具備したことを特徴とする半導体記憶装置」
が記載されおり、本発明と引用例１記載の発明とは、この点で一致する。
　そして、両者は、次の点で相違する。
▲１▼本発明（前者）は、「前記メモリセルアレイの相互間に設けられ、前記ワード線の延長方向に沿ってワード線上にワード線遅延の軽減のために絶縁膜を介して配された配線とのコンタクト部」を有するのに対して、引用例１（後者）にはその載がない点。
▲２▼前者は、ダミーパターンが「少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に」あるのに対して、後者は、「行デコーダとメモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に」ある点。
▲３▼前者は、「一定間隔で形成された複数のワード線」であるのに対して、後者は、ワード線の間隔についての記載はない点。
６．相違点についての判断
　相違点▲１▼について
　引用例２には、「メモリセルのゲート電極を各ブロックで共有して延在させ、このずらしたセルアレイブロック間でセンスアンプの一対のビット線を配設し、前記ゲート電極上に低抵抗配線によりワードラインを設け、所望数のブロック境界を飛び越えながら、ブロック境界部で前記ワードラインをゲート電極にコンタクトさせた半導体記憶装置」が記載されている。そして、「各セルアレイブロックに共有され連続してゲート電極（６）が配設され（ポリシリコン層）、その上層にＡｌのワードライン（７）が設けられている。Ａｌワードライン（７）はロウ方向について信号遅延を抑える為、所望間隔、例えば１２８本のビット線毎にゲート電極（６）とスルーホール（８）でコンタクトする。」の記載をみると、スルーホールでコンタクトしていることから絶縁膜を介していることは明らかである。
　してみると，引用例２にはメモリセルアレイ粗相互間に遅延軽減用の配線とコンタクトを介してワード線を接続する構造は示されており、また、引用例４にも、ポリシリコンから成るワード線の抵抗を緩和する目的で、アルミニウムの配線を平行に設け任意の箇所でコンタクトして短絡したメモリが記載されているので、引用例１のワード線にワードシャント法と言われる、遅延軽減の配線と接続するコンタクト部をメモリセルアレイの相互間に設けることに格別の工夫を要するとは認められない。
　従って、相違点▲１▼は格別のものではない。
　相違点▲２▼について
　引用例１のダミービットライン３は、メモリセルアレイブロック２ａ、２ｃと行デコーダ６との間に設けられている。そして、行デコーダは、信号を組み替える働きから、コンタクト孔を有するのが普通の形状である。
　また、引用例４には、「ワード線（ＷＬ１）〜（ＷＬ４）に第２ポリシリコン膜（７）を用い、その上に平行して点線で示すアルミニウムより成る第２の配線層（１１）を設けている。メモリセル間には・・・６４セルごとにコンタクト孔（１２）を形成するためのスペース（１３）を設け、スペース（１３）上では第２ポリシリコン膜（７）と第３の配線層（１１）のコンタクトを形成するために第２ポリシリコン膜（７）に拡張部（１４）を形成している。」（第２頁左下欄第１８行〜右下欄第１４行）と記載されている。そして、コンタクト孔を形成するためのスペースにおいては、メモリセルの規則的なパターンにはなっていないものと認められ、メモリセルに隣接してコンタクト孔を有するものは周知の構造であると認めらる。
　従って、規則的なパターン領域の端の外側にある行デコーダにも、コンタクト孔が形成さているものと認められ、ダミーパターンを少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に形成することは、格別のものでない。そして、そこに設ける効果も、明細書に示されておらず、この相違点は、格別のことではない。
　出願人は、上申書において、「ビット線が設けられない余分なスペースにダミーパターンを形成するようにしているので、このダミーパターンを形成することによるチップ面積の増加を防ぐことができます。」と主張しているが、このことは、明細書に記載のないものであると共に、ダミーパターンを形成する以上、そのためのマージンを必要とし、余分なスペースに形成できるとはいえないので、この主張は採用できない。
　相違点▲３▼について
　メモリセルアレイの中のワード線を一定間隔で形成することは周知の形状であり、本発明において、ワード線を一定間隔とすることは当業者が任に設計できた事項であると認められ、この相違点に格別のことが認められない。
　以上の通り各相違点は格別のものではなく、それらを総合的に見ても、格別のことが認められないので、本件発明は、上記各引用例に記載の発明に基づいて、容易に発明をすることができたものである。
７．まとめ
　以上のとおりであるから、本願発明は、引用例に記載された各発明に基いて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。