(57)【特許請求の範囲】
【請求項１】
半導体層において横方向に間隔をおいて配置されるソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層におけるチャネル及びドリフト領域と、
前記チャネル及び前記ドリフト領域上の酸化物層と、
前記チャネル上に設けられるゲート領域、前記ドリフト領域上に設けられるフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードとなる少なくとも一つのｐｎ接合部を備えるようにドーピングされる、前記酸化物層上に設けられる上部半導体層と、
前記ソース領域及び前記フィールドプレート領域を電気的に接続するソースコンタクトとを有する絶縁ゲート型電界効果トランジスタ。
【請求項２】
基板と、前記基板の上及び前記半導体層の下に埋め込み酸化物層とを更に有する請求項１に記載の絶縁ゲート型電界効果トランジスタ。
【請求項３】
前記上部半導体層が、複数の背中合わせのダイオードを形成する交互のｐ及びｎ形領域を備えるようにドーピングされる請求項１又は２に記載の絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記酸化物層が、前記ド リフト領域上のＬＯＣＯＳ層と、前記チャネル上のゲート酸化物層とを含む請求項１乃至３の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記ドリフト領域は、前記ドレイン領域に隣接する領域がより高いドーパント濃度と前記チャネルに隣接する領域がより低いドーパント濃度とを備える、横方向に変化するドーパント濃度を有する請求項１乃至４の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項６】
前記ドリフト領域の厚さとドーピング濃度とは、前記絶縁ゲート型電界効果トランジスタがターンオフされるとき、前記ドリフト領域がその厚さと長さに渡って完全空乏化されるように設定される、請求項１乃至５の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項７】
半導体層に、ソース領域、ドレイン領域、及び、前記ソース領域とドレイン領域との間にチャネル及びドリフト領域を形成するステップと、
チャネル及びドリフト領域上に酸化物層を形成するステップと、
前記酸化物層上に上部半導体層を堆積するステップと、
前記チャネル領域上にゲート領域、前記ドリフト領域上にフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードとなる少なくとも一つのｐｎ接合部を形成するために、前記上部半導体層において交互のｐ及びｎ形領域を拡散するステップと、
前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクトを形成するステップと
を何れかの順序で含む絶縁ゲート型電界効果トランジスタの製造方法。
【請求項８】
前記フィールドプレート領域と前記ゲート領域との間に少なくとも一対の背中合わせのダイオードを形成するステップを含む請求項７に記載の絶縁ゲート型電界効果トランジスタの製造方法。
【請求項９】
前記半導体層はシリコンであり、前記シリコンの局所酸化によって前記ドリフト領域上に前記酸化物層を形成するステップを更に含む請求項７又は８に記載の絶縁ゲート型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタ構造体（insulated gate field effect transistor structure）に関し、更には当該構造体の製造方法にも関する。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタ( I G F E T ) 構造体において、ソース・ドレイン間の半導体チャネル領域は前記チャネルから絶縁されているゲートによって制御される。I G F E T 構造体は概して金属酸化膜半導体( M O S (Metal Oxide Semiconductor) 構造体として実現される。
【０００３】
二重拡散ＭＯＳ (ＤＭＯＳ (double diffused MOS ) ) 構造体が使用されてもよい。当該構造体において、ドリフト領域として知られている長い横方向の経路がドレイン拡散部とソース拡散部との間に延在する。前記ドリフト領域は、前記ゲートによって制御されるチャネル領域において、ドレイン・ソース間に印加されるいかなる高電圧も約2 0 V まで減衰させる。
【０００４】
トランジスタの電圧容量を最大限にするために、前記ドリフト領域は理想的には長くなり得るし、又は低くドーピングされ得る。都合の悪いことに当該特性は、トランジスタがオンのとき、前記ドリフト領域により、比較的高い抵抗がデバイス全体にもたらされ得るということを意味し得る。これに対処するために、前記デバイスがターンオフされるとき、前記M O S F E T チャネルとソースとの間、及び前記チャネルと前記基板との間の逆バイアス接合部は電荷キャリアのドリフト領域全体を空乏化するように当該領域の厚さを選択すると共に、前記ドリフト領域を適切なドーピングプロファイルでドーピングすることが知られている。これにより、スイッチングオフされる際に高電圧が前記トランジスタの両端に印加されるとき、前記ドリフト領域において均一な電界が生成される。早期のアバランシュ降伏を開始させる、電界のピークがないため、前記降伏電圧は最大限化される。完全に空乏化されたドリフト領域(fully depleted drift region)は、 ＲＥＳＵＲＦ（reduced surface field）( 低表面電界) 状態にあると称される。ＲＥＳＵＲＦ構造において、前記デバイスがターンオフされるとき、前記ドリフト領域の全部の厚さは空乏化される。
【０００５】
当該技術を使用するラテラルＭＯＳデバイスは、フィリップスエレクトロニクスノースアメリカ社(Philips Electronics North America Corp) が有する米国特許第5 4 1 2 2 4 1 号に記載されている。前記デバイスは図１に記載されている。
【０００６】
前記デバイスは、半導体基板1 0 5 上の埋め込み酸化物層1 0 3 上に形成される一つのシリコン層1 0 1 を有するシリコンオンインシュレータ( ＳＯＩ(silicon on insulator) ) デバイスである。ソース1 0 7 及びドレイン1 0 9 の各領域は前記シリコン層に形成されると共にソースコンタクト1 0 8 及びドレインコンタクト1 1 0 に各々接続される。
【０００７】
ゲート層1 1 1 は、チャネルを形成するシリコン層1 0 1 の一部の上に設けられる。当該ゲート層はゲート酸化物1 1 2 によって前記チャネルから分離されている。前記ゲート層はゲートコンタクト1 1 3 に接続されている。よく知られているように、前記ゲートはソース1 0 7 とドレイン1 0 9 との間の導電率(conduction) を制御する。
【０００８】
前記チャネルと前記ドレインとの間において、ドリフト領域1 1 9 はシリコン層1 0 1 に設けられる。これにより、高電圧(例えば1 0 O V 又はそれより高い電圧) がソース・ドレイン間に印加されることが可能となる。ソース・ドレイン間に印加される高電圧は前記ドリフト領域において少なくとも部分的に降下させられてもよく、その結果前記チャネル内の電圧降下は低減されている。
【０００９】
フィールドプレート領域1 1 5 はL O C O S 酸化物層1 1 4 上にゲート層1 1 1 と一体で形成され、シリコン層1 0 1 におけるドリフト領域1 1 9 上に横方向に延在する。前記デバイスがターンオフされると、前記フィールドプレート領域は前記ドリフト領域を空乏化して、その結果ＲＥＳＵＲＦ効果がもたらされる。
【００１０】
ドリフト領域1 1 9 は、例えばウエハ表面上の他の帯電した汚染物質(charged contaminant) 又は水分によってもたらされ得る、衝突電界(impinging electric field) の影響からフィールドプレート領域1 1 5によって保護されている。電界はフィールドプレート領域1 1 5 上で消滅するであろう。
【００１１】
更に、前記フィールドプレート領域は前記ゲートに接続されているため、ドリフト領域1 1 9 はトップから空乏化されていてもよい。このことは、前記デバイスが前記ドリフト領域においてむしろ可能なレベルよりも高いドーピングレベルで設計され得ることを意味している。このことは、米国特許第5 4 1 2 2 4 1 号のデバイスが低いオン抵抗(on-resistance) で構成され得ることを意味している。
【００１２】
当該シリコンオンインシュレータデバイス構造体は、その構造により、ゲート・ ドレイン間容量(Ｃgd) の低い値と、前記デバイスをスイッチングするためにゲート及びドレインを介して供給されることが必要とされる電荷(Ｑgd ) とを示す。Ｃgd 及びＱgdの当該低い値により、高速スイッチング、すなわちゲート電圧変化に対する高速応答がもたらされる。
【００１３】
【発明が解決しようとする課題】
しかしながら、S O I デバイスと他のI G F E T 型デバイスとの両方において、高速スイッチングに対する必要性が残されたままである。
【００１４】
I G F E T デバイスは、過電圧に対して非常に感度が高い。高すぎる電圧が前記ゲートと前記チャネルとの間にもたらされる場合、前記ゲート絶縁部は前記デバイスを降伏( ブレークダウン) させると共に破壊し得る。当該高電圧は、単にI G F E T デバイスが搭載される回路内にもたらされてもよく、又は代わりに前記電圧が静電気(electrostatic) であってもよい。従って非常に有利なことに、前記ゲートに対して好適な保護がもたらされる。これは静電破壊保護(electrostatic discharge protection)として知られている。
【００１５】
【課題を解決するための手段】
本発明によれば、半導体層において横方向に間隔をおいて配置されるソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層におけるチャネル及びドリフト領域と、前記チャネル及び前記ドリフト領域上の酸化物層と、前記チャネル上に設けられるゲート領域、前記ドリフト領域上に設けられるフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードとなる少なくとも一つのｐｎ接合部を備えるようにドーピングされる、前記酸化物層上に設けられる上部半導体層と、前記ソース領域及び前記フィールドプレート領域を電気的に接続するソースコンタクトとを有する絶縁ゲート型電界効果トランジスタが提供される。
【００１６】
従ってこのような絶縁ゲート型電界効果トランジスタにより、製造するのに都合のよい単純な構造で少なくとも一つの静電保護ダイオードがもたらされる。本発明による構造においてもたらされる前記一つのダイオード又は複数のダイオードは、ツェナー動作によって静電破壊から前記ゲートを保護する。高すぎる電圧がゲート・ソース間にもたらされる場合、前記一つのダイオード又は複数のダイオードは逆降伏( リバースブレークダウン) (reverse breakdown) となり、電流はゲート・ソース間に流れることが可能となる。
【００１７】
更に前記ソース接続フィールドプレート(source connected field plate)領域 は、ゲート・ドレイン間のファラデースクリーン(Faraday screen) としての役割を果たすので、C g d と、それ故にゲート及びドレインを介して印加されることが必要とされる電荷とは低減される。これにより前記スイッチング期間は短縮される。
【００１８】
対照的に、米国特許第5 4 1 2 2 4 1 号のゲート接続フィールドプレート(gate-connected field plate) 領域により、前記ドリフト領域は、前記ゲート、従って前記フィールドプレート領域にかかる好適な電圧によって空乏化され得る。当該従来技術の構成体は通常、C g d を本発明のように低減させるのではなく、増大させる。従って当該従来技術の構成体はスイッチング期間を増大させる可能性が高くなるであろう。
【００１９】
前記フィールドプレート領域、ゲート電極、及びダイオードを形成する層の領域を規定するのはドーパントマスクであるため、前記上部半導体層自体を微細にパターニングする必要はない。ゲート電極に接続されていないフィ- ルドプレート領域が必要とされる場合、一見必要と思われ得る分離フィールドプレート(separated field plate) 領域及びゲート電極層が形成される必要もない。
【００２０】
当該特徴により製造が簡略化される。
【００２１】
前記トランジスタ構造体は、好ましくは第一の導電形のソース及びドレインを有するように形成される。前記ドリフト領域は同じ導電形であってもよいが低くドーピングされ、前記チャネルは逆の導電形の半導体領域において形成されてもよい。第一の導電形はｎ形であってもよい。
【００２２】
前記上部半導体層のｐ及びｎ形領域は交互に配置され、好ましくは少なくとも一つのダイオードを形成する。
【００２３】
少なくとも一対の背中合わせのダイオード(back-to-back diode) は、前記ゲートと前記フィールドプレート領域との間の前記上部半導体層に設けられてもよい。
【００２４】
複数の背中合わせのダイオードは、降伏が発生する前にソース・ゲート間の最大電圧を増大させるために設けられてもよい。
【００２５】
一見すると、ゲート・ソース間容量C g d の増大は、低減されたC g d のいかなる利点も打ち消してしまう態様となり得る。しかしながら通常このようにはならない。従来の回路構成において、ミラー効果(Miller effect)が効き始める。全入力容量Ｃinputは、C g s とミラー容量( C M = ( 1 + g M R L ) C g d ) との和によってもたらされる。ここでR L は負荷抵抗であり、g M はトランスコンダクタンスである。このことは、スイッチング速度がC gd によって律速され得るので本発明によるデバイスは概して改善されたスイッチング速度を有していることを意味している。
【００２６】
前記ゲート電極及び前記フィールドプレート領域を含む前記上部半導体層は多結晶シリコンのような何れの従来の半導体物質からもたらされてもよい。前記フィールドプレート領域はｎ＋形又はｐ＋形でドーピングされてもよい。
【００２７】
前記ドリフト領域は直線的に緩やかな勾配で変化されてもよい。すなわち前記ドリフト領域は、直線的に変化しドレインから離れる向きに減少するドーパント濃度を有していてもよい。これにより、一定の濃度のドリフト領域と比べて改善された降伏特性がもたらされ得る。
【００２８】
本発明は、基板、前記基板上の埋め込み酸化物層、及び前記埋め込み酸化物層上に堆積される半導体層を備えるS O I 構造体で実現されてもよい。ソース領域、ドレイン領域、チャネル、及びドリフト領域は、前記堆積された半導体層における注入部から形成されてもよい。当該ＳＯＩ構造体は、本来的により低い容量という利点をもたらす。
【００２９】
前記酸化物層は、前記ドリフト領域上のL O C O S 層と、前記チャネル上のゲート酸化物層とを含んでいてもよい。
【００３０】
前記ドーピング濃度は好ましくは、前記トランジスタがターンオフされるとき、前記空乏領域が前記ドリフト領域を介して広がるようにもたらされる。すなわち前記トランジスタは低表面電界( R E S U R F ) トランジスタである。前記空乏領域は前記半導体及びドレインに延在していてもよい。
【００３１】
本発明は、半導体層に、ソース領域、ドレイン領域、及び、前記ソース領域とドレイン領域との間にチャネル及びドリフト領域を形成するステップと、チャネル及びドリフト領域上に酸化物層を形成するステップと、前記酸化物層上に上部半導体層を堆積するステップと、前記チャネル領域上にゲート領域、前記ドリフト領域上にフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードとなる少なくとも一つのｐｎ接合部を形成するために、前記上部半導体層において交互のｐ及びｎ形領域を拡散するステップと、前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクトを形成するステップとを何れかの順序で含む絶縁ゲート型電界効果トランジスタの製造方法にも関する。
【００３２】
従って前記方法は、一体型静電破壊保護部及びソース接続フィールドプレート領域を備える半導体トランジスタ構造体を製造する簡単な方法をもたらす。
【００３３】
前記ドリフト領域上の前記酸化物層は、シリコンの局所酸化によって形成されてもよい。
【００３４】
本発明の実施例は、添付図面を参照して純粋に例によって記載されるであろう。
【００３５】
全ての図は概略的であり、寸法が異なることは注意されるべきである。同じ参照番号は概して異なる実施例又は変形された実施例において対応する特徴又は類似の特徴を参照するために使用されている。
【００３６】
【発明の実施の形態】
図２を参照すると、ソース領域９及びドレイン領域１１が、半導体基板１上の半導体層５内に形成されている。前記ソース領域とドレイン領域との間に半導体領域７及びドリフト領域１３がもたらされている。ＬＯＣＯＳ酸化物層１７は、前記トランジスタの前記チャネルを形成する、半導体領域７の一部をカバーしている。ＬＯＣＯＳ酸化物層１７はドリフト領域１３もカバーしている。多結晶シリコン層２１はドーピングされ、半導体領域７の前記チャネル部分の上に第一の導電形で高度にドーピングされているゲート領域２３を有している。多結晶シリコン層はドーピングされ、前記ドリフト領域上に同じ導電形で高度にドーピングされているフィールドプレート領域２５を有している。また前記多結晶シリコン層はパターニングされ、前記フィールドプレート領域２５と前記ゲート領域との間に少なくとも一つのｐｎ接合部２６を形成する交互のｐ形領域２９及びｎ形領域２７を有している。図に示されている例において、二対の背中合わせのｐｎ接合部(back-to-back p-n junction)２６、すなわち背中合わせのダイオードが設けられている。
【００３７】
酸化物層３３は前記構造体をカバーし、酸化物層３３におけるコンタクトビア３５を介してソース領域９、ドレイン領域１１、ゲート領域２３、及びフィールドプレート領域２５にコンタクトが施される。ソースコンタクト３９はソース領域９とフィールドプレート領域２５との両方に接続され、ドレインコンタクト４３はドレイン領域１１に接続され、ゲートコンタクト４１はゲート領域に接続される。
【００３８】
使用において、ソース接続フィールドプレート領域２５は、ゲート領域２３とドレイン領域１１との間のシールドとしての役割を果たす。当該シールドは、ゲート領域２３とドレイン領域１１との間の容量C g d を低減している。従って、ゲート領域２３とドレイン領域１１との間に所与の電圧を発生させるためにもたらされることが必要な電荷Q g d も低減される。これにより、前記デバイスのスイッチング速度が大幅に高速化され、前記デバイスの周波数特性が向上させられる。
【００３９】
従来の回路構成において、ゲート領域２３における入力容量は、ゲート・ソース間容量C g s とミラー容量C M = ( 1 + g M R L ) C g d との和となる。ここでR L は負荷抵抗であり、g M はトランスコンダクタンスである。このことは、スイッチング速度がC g d によって律速されるので、本発明によるデバイスが、フィールドプレート領域２５とゲート領域２３との間の容量によってもたらされるゲート・ソース間容量C g s のいかなる増加にもかかわらず、改善されたスイッチング速度をもたらすことを意味している。
【００４０】
更に前記構造体は、ゲート領域２３とソース領域に接続されたフィールドプレート領域２５との間の多結晶シリコン層２１における交互のｐ形領域２９及びｎ形領域２７から形成される背中合わせのダイオード、又はより正確には当該領域間のｐｎ接合部２６から形成される複数対の背中合わせのダイオードを有している。前記ダイオードは保護ダイオードとしての役割を果たす。示されている実施例において、前記ダイオードは各々、７V のツェナー降伏電圧(Zener breakdown voltage) を有している。従って前記二対は各々の方向に１４V までサポートし得る。よって前記ゲートは１４V より高い電圧から保護される。
【００４１】
前記デバイスがスイッチオフされるとき、前記ソース領域に接続されたフィールドプレート領域２５はドリフト領域１３の空乏化をもたらしてもよい。ドリフト領域１３の完全空乏化は、前記デバイスが低表面電界( R E S U R F ) を有しているので、ドリフト領域１３のある部分においてアバランシュ降伏( avalanche breakdown) をもたらし得るほどの非常に高い電界がもたらされることなく、より高い電圧がソース領域９とドレイン領域1 1 との間に印加されてもよいことを意味している。
【００４２】
本発明の更なる特徴は、前記デバイスのスイッチオフを補助するために半導体基板１のバックサイド( 裏面) (backside) がソース電位でバイアスされていてもよいことにある。ドリフト領域１３は空乏化され、当該空乏領域はｎ＋形ドレイン領域１１に延在するであろう。ソース電位でバイアスする電圧を供給するための、半導体基板１に対するコネクションをもたらすためにバックサイドコンタクト(図示略) が前記基板の背面に設けられてもよい。
【００４３】
開示されている構造体は、上記の高速スイッチング及び高い降伏電圧に加えて、低いオン抵抗(on-state resistance) をもたらしてもよい。
【００４４】
更に既存の構造体に比べてプロセスがほとんど複雑化されずに、記載の構造体は製造され得る。実際フィールドプレート領域２５がゲート領域２３と同じ物質から形成される実施例において更なるマスキングステップは必要とされない。フィールドプレート領域２５がゲート領域２３と異なる物質から形成される実施例に対してたった一つの更なるマスキングステップが必要とされるのみである。
【００４５】
当業者は評価するであろうが、本発明の変形例においてｎ形ドーピングされたチャネル領域とp 形のソース領域及びドレイン領域とを設けることによってp 形チャネルデバイスをもたらすことも可能である。
【００４６】
シリコンオンインシュレータ( ＳＯＩ) 構造体を使用する、本発明によるデバイスの第二の実施例の製造は、この場合図３を参照して記載されるであろう。
【００４７】
図３ａを参照すると、本発明の第二の実施例によるデバイスの製造における第一のステップは、半導体基板1 上にシリコンでなる半導体層５と埋め込み酸化物層( buried oxide layer) ３とを形成することである。これは半導体基板１上にシリコンウエハを接着させると共に前記ウエハを薄くして半導体層５を形成することによってなされる。半導体基板１及び半導体層５の面上に面同士対向して位置される酸化物層は埋め込み酸化物層３を形成する。
【００４８】
代わりに、前記埋め込み層構造体を形成するための他の技術が使用されてもよい。例えば半導体層５により後続される埋め込み酸化物層３を堆積(deposit) 又は成長(grow) させることによって形成されてもよい。
【００４９】
次に薄いスクリーン酸化物層(thin screen oxide layer) １２が目標の厚さ５５０オングストロームまで成長させられる。それから初期注入(initial implant) が行われ、前記半導体層５の上部１４にバックグラウンド燐ドーピング(background phosphorous doping) がもたらされる。前記ドーピングは1 . 4 × 1 0 1 2 c m - 2 のドーズ量まで行われ、前記注入は１６０ｋｅｖで行われる。
【００５０】
それから１４００オングストローム厚のL P C V D 窒化物層(nitride layer)１５が、スクリーン酸化物層１２上に直接堆積される。当該窒化物層は二つの機能を有している。すなわち当該窒化物層は後続するL O C O S 酸化のためのマスクをもたらすと共に、後続するｎウェル( n - w e l l ) 注入のための更なるスクリーンももたらす。
【００５１】
後続する堆積において、L P C V D 層はフォトリソグラフィ及びドライエッチングを使用してパターニングされる。前記ドライエッチングステップにおいて、下部のスクリーン酸化物層の、ある程度の浸食(erosion) が発生する。
【００５２】
その結果、図３ａに示されている構造体がもたらされる。それ故に元のスクリーン酸化物層は７：１のH F でディップエッチ(dip etch) によって除去され、新たなスクリーン酸化物層１２が以前と同じ厚さまで成長させられる。
【００５３】
勾配の緩やかなドリフト領域( graded drift region) １３がそれから半導体層５に形成される( 図3 b 参照) 。当該勾配の緩やかなドリフト領域１３の形成は、1 9 9 4 年4 月5 日発行の米国特許第5 3 0 0 4 4 8号に記載のように行われる。当該プロセスにおいて、マスク１６がパターニングされ、異なる大きさの複数の開ロ部(opening)１８がもたらされる。それから前記シリコンを横方向に変化するドーパント濃度でドーピングするように燐が注入される。勾配の緩やかなドリフト領域１３においてほぼ均一な勾配のドーピングレベルを得るためにアニーリング(annealing) ステップが施される。
【００５４】
勾配の緩やかなドリフト領域１３を薄くすると共に、前記ドリフト領域上にＬＯＣＯＳ酸化物層１７を成長させるためにシリコン上の局所酸化( L O C O S (local oxidation on silicon) ) プロセスが施される。まず酸プレ洗浄( a c i d  p r e c l e a n ) が行われ、それから露出されている半導体層５の酸化によってL O C O S 酸化物層１７が成長させられる。これにより1 μm のシリコンが消費され、2 . 2 μm の酸化物が生成させられる。窒化物層１５はL O C O S マスクとして機能する。
【００５５】
窒化物層１５はそれから、あらゆる表面の酸窒化物(oxynidtride)を除去するために、ドライエッチ(dry etch) に後続されるウェットエッチ(wet etch) によって除去される。そのときスクリーン酸化物層１２は3 0 秒( 3 0 s ) のディップエッチによって除去され、その結果、図３ｃの構造体がもたらされる。
【００５６】
L O C O S シリコン端部におけるバーズビーク(birds beak)効果のため、前記表面は、ゲート酸化に適しているこの段階ではもたらされない。従って半導体層５の表面は、４５秒の7 : 1 のH F のディップエッチによって後続される犠牲酸化(sacrificial oxidation) によって除去される。
【００５７】
目標の厚さ８００オングストローム の薄いゲート酸化物層はそれからp 形半導体層領域７ 及び前記ドリフト領域の端部の上に成長させられる。多結晶シリコン層２１はそれからゲート酸化物層及びL O C O S 酸化物層１７の上に１１２５０オングストローム の厚さまで形成される( 図3 d 参照) 。
【００５８】
多結晶シリコン層２１はそれから注入によってn 及びp 形の交互の帯部でドーピングされる。n 形ゲート領域２３はゲート酸化物層上に形成され、n - p 形フィールドプレート領域２５は勾配の緩やかなドリフト領域１３上に形成される。ゲート領域２３とフィールドプレート領域２５との間に複数の交互のストリップをなすｎ形領域２７及びｐ形領域２９が複数の背中合わせのダイオード３１を形成している(図3 e 参照) 。
【００５９】
次に2 μｍ厚のレジスト層３２が形成され、残りの構造体は保護される一方、前記ソース領域がレジストから明らかとなるようにパターニングされる。二段階のエッチングプロセスにより、前記ソース領域上の物質は除去される。まず前記ゲート酸化物のトップまでエッチングするために垂直方向のドライエッチが施される。当該ドライエッチは、2μm のアンダカットを備えるマスクの端部の下からレジストを除去するオーバエッチ(overetch) によって後続される高ドーピング密度の半導体領域３６をもたらすためにA D P 注入( A D P  implant) がそれから施される( 図3 f 参照) 。前記レジストがそれから除去され、低ドーピング密度に注入された半導体領域３４がもたらされる。前記低ドーピング密度注入により、前記ゲート多結晶シリコンの端部に対して自己整合(selfalign) される低ドーピングp 形注入部(lightly doped body implant) が形成される。次にゲート酸化物層１９が前記ソース領域から除去される。
【００６０】
p 形注入部アニールは、チャネルとなる半導体領域７を形成するために、前記ドーパント原子を前記低ドーピング注入部から多結晶シリコンゲートの下部に拡散させる。当該ステップにおいて、スクリーン酸化物層１２も前記ソース領域上に成長させられる。
【００６１】
フォトリソグラフィ規定マスクを使用するドライエッチプロセスにより、不要な多結晶シリコン層２１が除去される。前記マスクにより特に前記ドレイン領域から多結晶シリコンが除去される。しかしながら、前記ソース領域は既にパターニングされているため、当該ステップの間に前記マスクは前記ソース領域をカバーする。スクリーン酸化物層１２はそれから前記露出されたドレイン領域上に成長させられる。
【００６２】
図3 h を参照すると、更なるｎ＋形拡散がそれから施され、前記ソース領域及びドレイン領域が規定される。
【００６３】
知られているように、それから前記表面上に更なる酸化物層がＴＥＯＳ(tetra-ethylortho-silicate) ) ( テトラエトキシシラン(tetra-ethoxy silane) としても知られている)酸化物層３３として形成される。複数のコンタクトビア(contact via) ３５がＴＥＯＳ 酸化物層３３内に形成される。ソースコンタクト３９、ケートコンタクト４１、及びドレインコンタクト４３を形成するために、メタライゼイション層(metallization layer)３７が前記ＴＥＯＳ酸化物層３３上に堆積される。図４に示されているように、ソースコンタクト３９はソース領域９とフィールドプレート領域２５との両方に接続されるように延在する。理解され得るように、前記ソース領域９における前記コンタクトは、高ドーピング密度の半導体領域３６にも接続されている。半導体基板１がバイアスされるように半導体基板１のバックサイド上に背面コンタクト４５が設けられている。
【００６４】
前記ダイオードは、特に静電破壊( 静電放電) ( E S D (ekectrostatic discharge) ) に対する保護に適している保護ダイオードとしての役割を果たす。
【００６５】
図２の実施例の構造体によれば、ソース領域に接続されたフィールドプレート領域はゲート・ドレイン間容量C g d を低減する。当該低減効果は、シリコンオンインシュレータ(silicon on insulator) 構造体によってもたらされる本来的に低い容量よりも大きい。従って前記デバイスのスイッチング期間が短縮される。
【００６６】
更に多結晶シリコン層２１におけるp n 接合部２６によりゲート領域２３とフィールドプレート領域２５との間に形成されている前記保護ダイオードによって、前記ゲートは過電圧及び静電破壊から保護される。
【００６７】
このように前記構造は都合のよいことに、製造の複雑化を著しくもたらすことなく、良好なスイッチング期間と静電破壊保護との両方をもたらす。
【００６８】
前記デバイスは、前記デバイスがターンオフされるときドリフト領域１３は完全に空乏化されるR E S U R F 構造体としての役割を果たし得る。ドリフト領域１３における前記空乏領域はドレイン領域１１及び低ドーピングの半導体領域３４に延在し得る。電圧は、空乏化されたドリフト領域の間で均一に降下してもよい。
【００６９】
当該空乏化されたドリフト領域によって、降伏が発生する前にソース・ドレイン間により高い電圧がもたらされ得る。ドリフト領域１３が、単にフィールドプレート領域２５又は半導体基板１からではなく両側から空乏化されることを可能にすることによって、前記ドリフト領域のドーピング量は、むしろ前記デバイスがターンオフされるときの前記ドリフト領域の完全空乏化に適合し得るドーピング量よりも高くなってもよい。これにより今度は前記オン抵抗が低減され得る。
【００７０】
前記構造体は、L O C O S 酸化物層及びゲート酸化物層上に一つの多結晶シリコン層しか必要としていない。これにより製造が容易化される。フィールドプレート領域とゲート領域との間の分離は、ｐ及びｎ形ストリップ、すなわち前記拡散部によって単純に規定される。
【００７１】
p n 接合部における前記空乏領域によってもたらされるC g s のいかなる増大も最小限にするために、p 形ストリップは前記接合部において、又は前記接合部の近くにおいて低くドーピングされてもよい。代わりに又は更に、ｎ形ストリップが代わりに低くドーピングされてもよい。
【００７２】
前記ソース領域近傍のｐ＋形の半導体領域３６は前記構造体の耐久性を向上し得る。更に当該領域はオーミックコンタクト(ohmic contact) としての役割を果たし得る。
【００７３】
本発明は記載の実施例に限定されるものではなく、当業者は代案に容易に想到するであろう。当該代案のうちのいくつかは純粋に例示によって以下に記載されるであろう。
【００７４】
ｐ及びｎ形ドーピングされた前記領域は互いに置き換えられてもよい。
【００７５】
本発明の代わりの実施例において、フィールドプレート領域２５はゲート領域２３に対して逆極性を有していてもよいし、各極性のダイオードの数が異なっていてもよい。
【００７６】
前記ゲート領域及びフィールドプレート領域は酸化物から構成される必要はなく、窒化物のような他の好適な物質から構成されていてもよい。
【００７７】
使用されている半導体はシリコンに限定されるものではなく、ガリウム砒素(Gallium Arsenide) 、又は他の何れかの好適な半導体であってもよい。
【００７８】
前記例において、前記フィールドプレート領域と前記ゲート電極との間に多くの交互のｐ形領域２９及びｎ形領域２７が示されているが、更に多くの領域がもたらされてもよい。代わりに、より少ない領域しかもたらされていなくてもよい。例えばｎ形ゲート電極とｎ形フィールドプレート領域との間に形成されている単一のｐ型領域は、一対の背中合わせのｐｎ接合部をもたらすであろう。
【００７９】
いかなる好適な絶縁層もＴＥＯＳ層の代わりに使用されてもよい。
【図面の簡単な説明】
【図１】 従来技術のR E S U R F デバイスを示している。
【図２】本発明の第一の実施例の概略図である。
【図３ａ 】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｂ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｃ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｄ 】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｅ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｆ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｇ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｆ】本発明によるトランジスタ構造体の第この実施例及びその製造態様を示している。
【図４】  図３のトランジスタ構造体の上面図である。
【符号の説明】
１  半導体基板
３  埋め込み酸化物層
５  半導体層
７  半導体領域
９  ソース領域
１１  ドレイン領域
１２  スクリーン酸化物層
１３  ドリフト領域
１４  上部
１５  窒化物層
１６  マスク
１７  ＬＯＣＯＳ酸化物層
１８  開口部
１９  ゲート酸化物層
２１  多結晶シリコン層
２３  ゲート領域
２５  フィールドプレート領域
２６  ｐｎ接合部
２７  ｎ形領域
２９  ｐ形領域
３３  ＴＥＯＳ酸化物層
３４  半導体領域
３５  コンタクトビア
３６  半導体領域
３９  ソースコンタクト
４１  ゲートコンタクト
４３  ドレインコンタクト
４５  背面コンタクト
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図４】
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