(57)【特許請求の範囲】
【請求項１】
複数のメモリ・バンク・グループであって、各グループが、スタック・バンク・アーキテクチャ内に配列された複数のメモリ・バンクを備えるメモリ・バンク・グループ、および、
読取り動作のために読取りバンク・アドレスを転送するグローバル読取りバンク・アドレス・バスと、
書込み動作のために書込みバンク・アドレスを転送するグローバル書込みバンク・アドレス・バスと、
読取り動作のために、前記読取りバンク・アドレスに一致する前記メモリ・バンクの行アドレスを転送するグローバル読取りアドレス・バスと、
書込み動作のために、前記書込みバンク・アドレスに一致する前記メモリ・バンクの行アドレスを転送するグローバル書込みアドレス・バス、を備え、
前記複数のメモリ・バンク・グループに対応して提供される複数のデコード・ユニットをさらに備え、
前記グローバル読取りバンク・アドレス・バスおよび前記対応するデコード・ユニット間で結合され、前記読取りバンク・アドレスを転送する局所読取りバンク・アドレス・バスと、
前記グローバル書込みバンク・アドレス・バスおよび前記対応するデコード・ユニット間で結合され、前記書込みバンク・アドレスを転送する局所書込みバンク・アドレス・バスと、
前記グローバル読取りアドレス・バスおよび前記対応するデコード・ユニット間で結合され、前記読取り動作のための前記行アドレスを転送する局所読取りアドレス・バスと、  前記グローバル書込みアドレス・バスおよび前記対応するデコード・ユニット間で結合され、前記書込み動作のための前記行アドレスを転送する局所書込みアドレス・バスと、  前記複数のデコード・ユニットのそれぞれが、各メモリ・バンク・グループの前記複数のメモリ・バンクに対応して提供される複数のレジスタ・ユニットを備え、
前記読取りバンク・アドレスと前記書込みバンク・アドレスを別々に与えることにより、前記読取りバンク・アドレスが前記複数のメモリ・バンクのうちの１つのバンク・アドレスに一致するとともに、前記書込みバンク・アドレスが前記複数のメモリ・バンクのうちの他の１つのバンク・アドレスに一致する場合、
前記１つのバンクに対応するレジスタ・ユニットが、読取り動作のための行選択信号を生成するとともに、前記他の１つのバンクに対応するレジスタ・ユニットが、書込み動作のための行選択信号を生成することを特徴とする
半導体メモリ・デバイス。
【請求項２】
各レジスタ・ユニットが、複数の多重化ユニットを備え、各多重化ユニットが、前記読取りバンク・アドレスと前記読取りアドレス、または、前記書込みバンク・アドレスと前記書込みアドレスを受け取って行選択ビット信号を生成し、前記行選択信号が、同じレジスタ・ユニットの前記複数の多重化ユニットからの前記行選択ビット信号の組合せを含む、請求項１に記載の半導体メモリ・デバイス。
【請求項３】
前記対応するメモリ・バンクの１行を選択的に活動化するために、前記行選択信号が、前記対応するメモリ・バンクの行デコーダ・ブロックに提供される、請求項２に記載の半導体メモリ・デバイス。
【請求項４】
前記行デコーダ・ブロックが、
前記対応するメモリ・バンク内の複数のワード・ラインに対応して提供される複数の行デコーダであって、前記行選択信号が前記対応する行に一致する場合に、各行デコーダが、前記レジスタ・ユニットから前記行選択信号を受け取って行活動化信号を生成する行デコーダ、および
前記複数の行デコーダに対応して提供される複数のワード・ライン・ドライバであって、各ワード・ライン・ドライバが、前記対応する行デコーダからの前記行活動化信号に基づいて、前記対応するワード・ラインを活動化するワード・ライン・ドライバ、
を備える、請求項３に記載の半導体メモリ・デバイス。
【請求項５】
各多重化ユニットが、
前記行選択ビット信号を生成するラッチ・ユニットと、
ラッチ・ユニットをあらかじめ調整する事前充電手段と、
前記読取りバンク・アドレスおよび読取りアドレスをデコードする第１デコード手段と、
前記書込みバンク・アドレスおよび書込みアドレスをデコードする第２デコード手段、  を備える、請求項４に記載の半導体メモリ・デバイス。
【請求項６】
前記ラッチ・ユニットが、
入力／出力端子を有する第１インバータと、
入力／出力端子を有する第２インバータと、
前記第１インバータの出力端子と前記第２インバータの入力端子を相互接続する第１相互接続ラインと、
前記第２インバータの出力端子を前記第１インバータの入力端子に相互接続する第２相互接続ラインと、
前記第１相互接続ライン上に形成され前記行選択ビット信号を生成する出力ノード、
を備える、請求項５に記載の半導体メモリ・デバイス。
【請求項７】
前記事前充電手段が、第１スイッチング手段を介して前記第２相互接続ライン上に形成される第１ノードに接続される第１電圧源を備え、前記第１スイッチング手段が、事前充電信号ラインに接続された制御電極を有する、請求項６に記載の半導体メモリ・デバイス。
【請求項８】
前記第１デコード手段が、
前記第１ノードおよび前記第１インバータの前記入力端子間で形成された第２ノードと第３ノードの間で結合され、前記局所読取りバンク・アドレス・バスに接続された制御電極を有する第２スイッチと、
前記第３ノードおよび第２電圧源間で結合され、前記局所読取りアドレス・バスに接続された制御電極を有する第３スイッチと、
を備える、請求項７に記載の半導体メモリ・デバイス。
【請求項９】
前記第２デコード手段が、
前記第１ノードおよび前記第２インバータの前記出力端子間で形成された第４ノードと第５ノードの間で結合され、前記局所書込みバンク・アドレス・バスに接続された制御電極を有する第４スイッチ、および
前記第５ノードおよび前記第２電源間で結合され、前記局所書込みアドレス・バスに接続された制御電極を有する第５スイッチ、
を備える、請求項８に記載の半導体メモリ・デバイス。
【請求項１０】
前記読取りバンク・アドレスおよび前記読取りアドレスがリフレッシュ動作を実行するために使用され、その結果、前記リフレッシュ動作および書込み動作が、各メモリ・バンク・グループ内で同時に実行される、請求項１に記載の半導体メモリ・デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、半導体メモリ・アーキテクチャに関し、より詳細にはスタック・バンク・メモリ・アーキテクチャのためのアドレス・デコード方式に関する。
【０００２】
【従来の技術】
より一層速いプロセッサ生成の需要を満たすために、メモリ・デバイス内のアクセス速度およびスループットに対する必要性がより一層増加している。プロセッサと共に使用される一共通タイプのメモリ・デバイスは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。ＤＲＡＭは、個々のメモリ・セルのアレイを備える。メモリ・アレイは、多数の行および列からなり、各行および列の交差点が、メモリ・セル・ロケーション・アドレスを定義する。通常、各ＤＲＡＭメモリ・セルは、電荷を保持するためのコンデンサ、およびその電荷を変更または検知するコンデンサにアクセスするためのアクセス・トランジスタを備える。電荷は、データ・ビットを表し、（例えば、論理「１」または論理「０」をそれぞれ表す）高電圧または低電圧のいずれかでよい。データは、書込み動作中にメモリ内に格納され、読取り動作中にメモリから読取ることができる。
【０００３】
書込み動作においてＤＲＡＭにデータが書込まれる間に、コンデンサが充電され、次の読取りサイクルにおいてメモリ・セルからデータが読取られる間に、そのメモリ・セルの論理状態を推定するために、コンデンサ内に格納された電荷量が検知される。しかし、容量は電荷漏れの影響を受け易く、典型的なＤＲＡＭは、いわゆるリフレッシュ動作サイクルを必要とし、そのサイクル中にＤＲＡＭは、格納データにしたがって電荷を置換することができる。
【０００４】
従来型ＤＲＡＭにおけるリフレッシュ、読取り、および書込み動作は通常、一行内のすべてのセルに対して同時に実行される。データは、ワード・ラインと称する行を活動化することによってメモリ・セルから読取られ、その活動化により、その行に対応するすべてのメモリ・セルを、アレイの列を定義する桁またはビット・ラインに結合する。特定のワード・ラインが活動化されるとき、検知増幅器が、活動状態のビット／列ライン上に存在するデータを検出し増幅する。メモリ・アレイ内のメモリ・セルにアクセスするには、ＤＲＡＭオペレーティング・システムが、そのビットに対応する特定の行および列を選択し、検知増幅器が、そのメモリ・ロケーション内に「１」または「０」が格納されているかどうかを判断する。
【０００５】
ＤＲＡＭのアクセス速度およびサイクル時間を改善するために、メモリ・アレイ・サイズを小さくする、いわゆる「マイクロセル・アーキテクチャ」の提案がなされた。この手法のゴールは、それぞれのワード・ラインの長さおよびそれぞれのメモリ・セル当たりのワード・ライン数を著しく小さくし、それによって引き起こされる静電容量負荷を減少させることである。このゴールを達成するために、ＤＲＡＭのメモリ・セルを、「バンク」とも称する動作ユニット（operative unit）内に並べて「複数バンク構造」を形成することが広く採用された。伝統的には、スタンド・アロンまたは埋込みＤＲＡＭ設計のためのＤＲＡＭチップは、２つから１６個のバンクを備えることができる。メモリのいくつかは、読取り、書込みまたはリフレッシュ動作のために４つのバンクに同時にアクセスすることができる。
【０００６】
このタイプのアーキテクチャの一例を図１に示し、この図は、２つのメモリ・アレイ・ブロック１０およびスパイン・エリア（spine area）１２に分割された半導体メモリ・チップ１の略図を示す。メイン・アドレス・バスまたはグローバル・アドレス・バスは通常、スパイン・エリア１２内に配列され、それぞれのバンク内の読取り／書込み／リフレッシュ動作のためのメモリ・セル・アドレスおよびデータを転送する。図１では、各メモリ・アレイ・ブロック１０が８つのバンクに分割されている。奇数メモリ・バンク（バンク１、３、５、７、９、１１、１３および１５）は、スパイン・エリア１２の左のメモリ・アレイ・ブロック１０内に配列され、偶数メモリ・バンク（バンク２、４、６、８、１０、１２、１４および１６）は、スパイン・エリア１２の右のメモリ・アレイ・ブロック１０内に配列される。
【０００７】
複数バンク構造のワード・ラインは、チップ１内の全ビット・ライン対ではなく、１つのバンク内に限定されたビット・ライン対だけを通過すればよい。したがって、ワード・ラインの長さおよび静電容量は、著しく小さくなる。同様に、メモリ・アレイ・ブロック１０は、列方向（左および右のメモリ・アレイ・ブロック）だけでなく行方向（各メモリ・アレイ・ブロック１０内の８つのバンク）にも分割され、したがって各バンク内のワード・ラインの数、長さおよび静電容量もまた小さくなる。
【０００８】
図１および２は、大いに一般的であり、非常に図式的であり、本発明によって取り扱う問題の理解を容易にするように配列されていることを理解されたい。したがって、図１および２は本発明を明示的に示さないが、図１または２のどの部分も、本発明に関して従来技術であるとは認められない。したがって、図１および２は、「関連技術」と指定された。
【０００９】
現代のＤＲＡＭ設計の他のゴールは、デバイス密度を可能な限り高くすることである。メモリ・セルによって占められるエリアと合計チップ・スペースの間のエリア比率が５５％と７０％の間の範囲になるような高アレイ効率を有するメモリ・チップを設計することが伝統的に可能である。しかし、「高密度」デバイスは、ワード・ラインおよびビット・ラインの重い負荷のために速度の犠牲を被る。
【００１０】
マイクロセル設計では、メモリ・アレイ・サイズを小さくすることによって、ワード・ラインの負荷を、従来型ワード・ラインの約１６分の１に減らすことができ、ビット・ラインの負荷は、従来型ビット・ラインの約４分の１に減らすことができる。したがって、マイクロセル・タイプＤＲＡＭのアクセス時間およびサイクル時間は、３ナノ秒から６ナノ秒の短さとなり、サイクル時間は潜在的に１０ナノ秒の短さとすることができる一方、高密度デバイスのワード・ラインおよびビット・ラインのアクセス時間は、１０ナノ秒から３０ナノ秒である。しかし、上述のワード・ライン長および数を減らすためにアレイをさらに分割するには、マイクロセルＤＲＡＭのアレイ効率が、高密度デバイスに比較して不満足となり、４５％から５５％の範囲となる。
【００１１】
マイクロセル・アーキテクチャのアレイ効率を改善するために、「スタック・バンク・アーキテクチャ」が提案され、そのアーキテクチャでは、少なくとも１つのバンクが他のバンクの上に積み重ねられる。図２は、複数バンク構造内に配列された複数のバンク１４を有する複数バンク半導体メモリ・デバイス１を示し、その中では、バンク１、バンク２、バンク９およびバンク１０が、バンク３、バンク４、バンク１１およびバンク１２上にそれぞれ積み重ねられている。同様に、バンク５、バンク６、バンク１３およびバンク１４は、バンク７、バンク８、バンク１５およびバンク１６上にそれぞれ積み重ねられている。換言すれば、スタック・バンク構造では、１つのバンク（すなわちバンク３）が、他のバンク（すなわちバンク１）と、グローバル・アドレス・バスおよびデータ・バスを含むスパイン・エリア１２との間に配列される。
【００１２】
しかし、一般にスタック・バンク・アーキテクチャは、デコード方式を設計する際の困難のために避けられて来た。特に、１つのバンク（例えばバンク１）が、他のバンク（例えばバンク３）によってスパイン・エリア１２からブロックされているので、異なる動作のために同時にスタック・バンクの両方（例えばバンク１およびバンク３）にアクセスすることは可能ではなかった。例えば、メイン・メモリ・バスから転送されたメモリ・セル・アドレスが、バンク１内の読取り動作およびバンク３内の書込み動作を示すとき、最初に読取り動作のためのバンク・アドレスがバンク１およびバンク３の両方に転送される。そのバンク・アドレスに基づいて、バンク１が読取り動作のために活動化される一方、バンク３は、バンク１が読取り動作を完了するまで活動化されない。バンク１内の読取り動作完了時に、書込み動作のための他のバンク・アドレスがバンク１およびバンク３の両方に転送される。次いで一致するバンク３が書込み動作のために活動化される一方、バンク１は活動化されない。したがって、スタック・バンク・アーキテクチャは改善されたアレイ効率およびサイクル時間を提供するが、効率的デコード方式を設計する際の困難のために、スタック・バンク・アーキテクチャは、単一サイクル内の動作の柔軟性を提供せず、完全な潜在的応答速度は達成されなかった。
【００１３】
反対に、より大きなメモリにマイクロセル設計を応用することは、共通スタックの異なるバンクのセルを読み書きすることが必要となる可能性があるので、バンク数が猛烈に増加する（すなわち、１０２４バンク）結果となり、マイクロセル設計の潜在的応答速度を損なう。したがって、メモリ性能を改善する可能性のある開発が多数開発されたが、動作レベルでは、様々な現実的トレードオフにより、そのような潜在的改善が実際のメモリ応用例に完全に実現されることが妨げられたことが分かる。
【００１４】
【発明が解決しようとする課題】
したがって本発明の一目的は、スタック・バンク・アーキテクチャを有する半導体メモリ・デバイスにおいて複数動作を同時に実行するための複数バンク・デコード方式を提供することである。
【００１５】
本発明の他の目的は、スタック・バンク・アーキテクチャ内に配列された少なくとも２つのバンク上で、読取り、書込みまたはリフレッシュ動作の同時実行を可能にする改善されたデコード方式を提供することである。
【００１６】
本発明のさらに他の目的は、２つの異なるスタック内に配列された少なくとも２つの異なるバンク上で複数動作の同時実行を可能にするデコード方式を提供することである。
【００１７】
本発明のさらに他の目的は、読取り／書込み／リフレッシュ動作のために、バンク・アドレスおよび読取り／書込みアドレスをアドレス・バスから局所行アドレスに変換するデコード・ユニットを提供することである。
【００１８】
本発明のさらに他の目的は、同時に２つより多くリフレッシュすることができる、半導体メモリ・デバイスのためのリフレッシュ動作方式を提供することである。
【００１９】
本発明の他の目的および他の機能は、次の記述において部分的に説明され、以下の調査時に当業者には自明になるか、または本発明の実施から分かるであろう。本発明の利点は、添付の請求の範囲において詳細に指摘されているとおり実現し獲得することができる。
【００２０】
【課題を解決するための手段】
本発明によれば、前述その他の利点は、複数のメモリ・バンク・グループを備える半導体メモリ・デバイスによって一部達成される。各メモリ・バンク・グループは、スタック・バンク・アーキテクチャ内に配列された複数のメモリ・バンクを備える。読取り／書込み動作のために、読取り／書込みバンク・アドレスおよび読取り／書込みアドレスを転送するアドレス・バスが提供される。各メモリ・バンク・グループは、その少なくとも２つのメモリ・バンク上で読取り／書込み動作を同時に実行する。
【００２１】
したがって、本発明によれば、読取り／書込み動作のために同じメモリ・バンク・グループ内の少なくとも２つのバンクに同時にアクセスすることができる。互いに積み重なった２つの異なるメモリ・バンクさえ、異なる動作のために同時にアクセスすることができるので、本発明は動作応答時間を著しく減少させることができる。
【００２２】
本発明の他の態様は、各グループが、スタック・バンク・アーキテクチャ内に配列された複数のメモリ・バンクを備える、複数のメモリ・バンク・グループを備える半導体メモリ・デバイスである。読取り／書込み／リフレッシュ動作のために、読取り／書込みバンク・アドレスおよび読取り／書込みアドレスを転送するアドレス・バスが提供される。各メモリ・バンク・グループは、前記読取り／書込み／リフレッシュ動作を、その少なくとも２つのメモリ・バンク上で同時に実行する。
【００２３】
したがって、本発明によれば、読取り、書込み、またはリフレッシュ動作のために、同じメモリ・バンク・グループ内の少なくとも２つの異なるバンク、特にスタックを構成する少なくとも２つの異なるバンクに同時にアクセスすることができる。したがって、異なるタイプの動作を実行するアクセス時間を著しく減らすことができる。
【００２４】
本発明のさらに他の利点は、本発明を実行するために検討された最もよい方法を単に例示する目的で本発明の好ましい実施形態だけを示し述べる、次の詳細な説明から当業者には容易に明らかになろう。ここで理解されるように、本発明は、他の異なる実施形態が可能であり、そのいくつかの詳細は、すべて本発明から逸脱することなく、様々な自明な点で修正することができる。したがって、図面および説明は、本来例示的であり、制限的ではないと見なされたい。
【００２５】
前述その他の目的、態様および利点は、図面を参照しながら、本発明の好ましい一実施形態の次の詳細な説明からよりよく理解されよう。
【００２６】
【発明の実施の形態】
本発明は、スタック・バンク構造を有する半導体メモリ・デバイスのためのデコード方式を提供する。前述のように、従来型複数バンク・メモリ・デバイスに付随する問題の１つは、単一メモリ動作サイクル中に共通スタック内の互いに積み重なったメモリ・バンク上で、複数動作（例えば、読取り、書込みおよびリフレッシュ動作）を同時に実行することが可能でないことである。この理由のため、ワード・ラインおよびビット・ライン静電容量負荷を減らすために、メモリ・セル・アレイがより精巧に細分されなければならないので、スタック・バンク・アーキテクチャがマイクロセル・アーキテクチャのための実現可能な解決と考えられることはまれだった。
【００２７】
本発明によれば、スタック・バンク・アーキテクチャのためのデコード方式が、互いに積み重なったメモリ・バンク上での複数動作の同時実行を可能にするために達成される。したがって本発明は、マイクロセル設計において２つ以上の動作を同時に実行してサイクル時間の削減を可能にすることによって動作速度を向上し、スタック・バンク・アーキテクチャ内にメモリ・バンクを配列することによってアレイ効率を改善する。
【００２８】
この概念を念頭に置いて、図３は、半導体メモリ・チップ１（例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュ・メモリ、または埋込みメモリ・アレイ）の表面上に配列された複数のメモリ・バンク１４を示す。図２と同様に、図３に示すメモリ・バンク１４は、半導体メモリ・チップ１内のスタック・バンク構造内に配列され、その中では、バンク１、バンク２、バンク９およびバンク１０が、バンク３、バンク４、バンク１１およびバンク１２上にそれぞれ積み重ねられる。同様に、バンク５、バンク６、バンク１３およびバンク１４は、バンク７、バンク８、バンク１５、およびバンク１６上にそれぞれ積み重ねられる。
【００２９】
本発明によれば、複数のメモリ・バンクが、複数のメモリ・バンク・グループにグループ化され、各メモリ・バンク・グループは、その異なるメモリ・バンク上で複数動作を同時に実行することが可能である。メモリ・バンクのグループ化は、非常に柔軟であり、ワード・ライン長およびそれによって各バンクのワード・ラインに印加される負荷を考慮することによって決定することができる。例えば図３は、メモリ・バンク１〜１６が、その近さに基づいて４つのメモリ・バンク・グループ１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄにグループ化されることを例示する。したがって、メモリ・バンク１からバンク４は、メモリ・バンク・グループ１６Ａとしてグループ化される。メモリ・バンク・グループ１６Ａは、メモリ・バンクの２つのスタックを有し、そのうちバンク１およびバンク３は第１スタックを構成し、バンク２およびバンク４が第２スタックを構成する。
【００３０】
しかしメモリ・バンク１４のグループ化は、本明細書に示す具体的実施形態に限定されない。そうではなく、少なくとも２つのメモリ・バンクは、それらがスタックを構成する限り、メモリ・バンク・グループとしてグループ化することができる（例えばバンク１およびバンク３）。例えば図４は、８つのメモリ・バンクを含むメモリ・バンク・グループ１６を示し、そのうちバンク１、バンク３、バンク５およびバンク７は、第１スタックを構成し、バンク２、バンク４、バンク６およびバンク８は第２スタックを構成する。
【００３１】
複数動作の同時実行を達成するために、図３に示すように、メモリ・バンク・グループ１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄが、デコード・ユニット１８Ａ、１８Ｂ、１８Ｃおよび１８Ｄと共にそれぞれ提供される。メモリ・バンク・グループ１６Ａは、デコード・ユニット１８Ａと共に提供され、このユニットは、その対応するメモリ・バンク１６Ａが、少なくとも２つの異なるメモリ・バンク上で読取りおよび書込み動作を同時に実行することを可能にする。例えば、読取り動作がバンク１内で実行中に、書込み動作をバンク３内で同時に実行することができる。バンク２が読取り動作のために選択される場合、書込み動作のためにバンク１、バンク３、またはバンク４の任意の１つを選択することができる。したがって本発明によれば、スタックを構成する２つのメモリ・バンクだけでなく、近接するスタック内に配列された２つのメモリ・スタックもまた、複数動作の同時実行のために選択することができる。
【００３２】
図５は、メモリ・バンク・グループ内の複数動作の同時実行のためのデコード方式を示す。図５は、メモリ・バンク１〜４を含む図３のメモリ・バンク・グループ１６Ａを詳細に示す。各メモリ・バンクは、メモリ・アレイ、行デコーダ・ブロック（すなわち、３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄ）およびワード・ライン・ドライバ・ユニット（すなわち、３４Ａ、３４Ｂ、３４Ｃおよび３４Ｄ）を含む。デコード・ユニット１８Ａは、メモリ・バンク・グループ１６Ａのメモリ・バンク１から４にそれぞれ対応して提供される４つのレジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄを含む。レジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄは、局所読取り／書込みバンク・アドレス・バス２６および局所読取り／書込み行アドレス・バス２４を介して、グローバル読取り／書込みバンク・アドレス・バス２２およびグローバル行アドレス・バス２０にそれぞれ接続される。
【００３３】
グローバル読取り／書込みバンク・アドレス・バス２２は、書込み動作を実行すべきメモリ・セルを含むバンクを示す書込みバンク・アドレスＷＴ  ＢＡＮＫＡＤＤ、および読取り動作を実行すべきメモリ・セルを含むバンクを示す読取りバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤを転送する。グローバル読取り／書込み行アドレス・バス２０は、書込みバンク・アドレスＷＴ  ＢＡＮＫ  ＡＤＤによって指定されるバンク内のメモリ・セルの行アドレスを表す書込み行アドレスＷＴ  ＡＤＤ、および読取りバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤによって指定されるバンク内のメモリ・セルの行アドレスを表す読取り行アドレスＲＤ  ＡＤＤを転送する。
【００３４】
次に、デコード・ユニット１８Ａの動作を以下に述べる。同じメモリ・バンク・グループの２つの異なるメモリ・バンク内に配置された２つのメモリ・セルが、マイクロ・プロセッサ・ユニット（ＭＰＵ）によって読取りおよび書込み動作のためにそれぞれ選択されるとき、読取りバンク・アドレスおよび書込みバンク・アドレスが、グローバル読取り／書込みバンク・アドレス・バス２２および局所読取り／書込みバンク・アドレス・バス２６を介してデコード・ユニット１８Ａに転送される。読取り行アドレスおよび書込み行アドレスは、グローバル読取り／書込み行アドレス・バス２０および局所読取り／書込み行アドレス・バス２４を介してデコード・ユニット１８Ａに転送される。
【００３５】
必要ではないが、グローバル読取り／書込み行アドレス・バス２０および局所読取り／書込みアドレス・バス２４は、読取りおよび書込み動作がマイクロ・プロセッサ・ユニット（ＭＰＵ）によって発行されるときに読取り行アドレスおよび書込み行アドレスを同時に転送するように構成することが好ましい。これによって、データ処理速度を改善することが可能になり、それによってチップ速度および性能が向上する。
【００３６】
デコード・ユニット１８Ａのレジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄは、読取りバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤまたは書込みバンク・アドレスＷＴ  ＢＡＮＫ  ＡＤＤのいずれかがその対応するメモリ・バンクに一致するかどうかを判断する。例えば、レジスタ・ユニット３０Ａは、読取りまたは書込みバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤ、ＷＴ  ＢＡＮＫ  ＡＤＤが、その対応するメモリ・バンク１に一致するかどうかを判断する。読取り／書込みバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤ、ＷＴ  ＢＡＮＫ  ＡＤＤのいずれもメモリ・バンク１に一致しない場合、レジスタ・ユニット３０Ａは、読取りまたは書込み動作のいずれもメモリ・バンク１内で実行すべきでないと認識する。読取りおよび書込みバンク・アドレスＲＤ  ＢＡＮＫ  ＡＤＤ、ＷＴ  ＢＡＮＫ  ＡＤＤの１つがメモリ・バンク１と一致する場合、レジスタ・ユニット３０Ａは、読取り行アドレスＲＤ  ＡＤＤまたは書込み行アドレスＷＴ  ＡＤＤの１つを取り込み、行選択信号を生成しバンク１の行デコーダ・ブロック３２Ａに転送する。デコード・ユニット３０Ａからの行選択信号に基づいて、行デコーダ・ブロック３２Ａは、ワード・ライン・ドライバ・ユニット３４Ａ内のワード・ライン・ドライバの１つを選択的に活動化して動作ターゲット・メモリ・セルを含む行を選択的に活動化する。
【００３７】
読取り／書込みバンク・アドレスおよび読取り／書込みアドレスがレジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄのそれぞれに同時に提供されるので、残りのメモリ・バンク２〜４のいずれの中でも、異なる動作を同時に実行することができる。例えば、読取りバンク・アドレスがバンク１と一致し、書込みバンク・アドレスがバンク３と一致する場合、読取りアドレスおよび書込みアドレスがレジスタ・ユニット３０Ａおよび３０Ｃにそれぞれ同時に提供される。レジスタ・ユニット３０Ａおよび３０Ｃは、行選択信号を自分の対応する行デコーダ・ブロック３２Ａおよび３２Ｃにそれぞれ同時に提供する。行選択信号に基づいて、読取りおよび書込み動作がメモリ・バンク１および３内で同時に実行される。
【００３８】
デコード・ユニット１８Ａおよびデコード方式のより詳細な例示を図６に示す。各メモリ・バンクが２５６行（すなわちワード・ライン）有すると仮定すると、グローバル読取り／書込み行アドレス・バス２０は、８ビットの読取り行アドレスおよび８ビットの書込み行アドレスが転送される８つの読取り行アドレス・バス・ラインおよび８つの書込み行アドレス・ラインを含む。メモリ・バンク・グループ１６Ａ内に４つのバンクがあるので、グローバル読取り／書込みバンク・アドレス・バス２２は、２つの読取りバンク・アドレス・ラインおよび２つの書込みバンク・アドレス・ラインを含み、２つビットの読取りバンク・アドレスＲＢＫおよび２つビットの書込みバンク・アドレスＷＢＫが転送される。
【００３９】
読取りバンク・アドレスがバンク３と一致する場合、レジスタ・ユニット３０Ｃは、８ビットの行選択信号を生成し、その結果、読取りまたは書込み動作のために２５６のワード・ラインのどの１つが活動化されるべきかを、行デコーダ・ブロック３２Ｃが判断する。８ビットの行選択信号は、レジスタ・ユニット３０Ｃ内の８つの多重化ユニット３６Ｃによって生成される。各多重化ユニット３６Ｃは、局所読取りバンク・アドレス・バス２６Ａ、局所書込みバンク・アドレス・バス２６ｂ、局所読取り行アドレス・バス２４ａおよび局所書込み行アドレス・バス２４ｂを介して、グローバル読取り／書込みバンク・アドレス・バス２２およびグローバル読取り／書込み行アドレス・バス２０から、読取り／書込みバンク・アドレスおよび読取り／書込み行アドレスを受け取るように構成される。
【００４０】
多重化ユニット３６Ｃは、読取り行アドレスＲＤ  ＡＤＤの異なるビットを受け取るように構成される。例えば最も左に配列される多重化ユニットは、読取り行アドレスＲＤ  ＡＤＤの最上位ビットを転送するグローバル読取り行アドレス・バス・ラインの１つに接続される一方、最も右のユニットは、最下位ビットを転送する他のバス・ラインに接続される。読取り行アドレスＲＤ  ＡＤＤの異なるビットに基づいて、多重化ユニット３６Ｃのそれぞれは、２進出力信号を生成し、その信号の他の多重化ユニットからの他の２進出力信号との組合せが行選択信号を構成する。行選択信号は、行デコーダ・ユニット３２Ｃの行デコーダ３２Ｃ０〜３２Ｃ２５５に提供され、このデコーダは、ワード・ライン・ドライバ・ユニット３４Ｃ内の２５６個のワード・ライン・ドライバ３４Ｃ０〜３４Ｃ２５５の１つを活動化する。
【００４１】
バンク３が読取り動作を実行している間に、書込みバンク・アドレスおよび書込み行アドレスは、バンク３内の読取り動作とどんな信号競合を引き起こすこともなく、局所アドレス・バスを介して残りのバンクのいずれにも転送することができるので、残りのバンク１、２および４のいずれも、書込み動作を同時に実行することができる。したがって、本発明は、同じメモリ・バンク・グループの２つの異なるメモリ・バンク内の読取り／書込み動作の同時実行を可能にする。
【００４２】
図７は、多重化ユニット３６の回路図を示す。多重化ユニット３６は、一対のバック・ツー・バック・インバータ４０、４１によって形成されるラッチ、直列接続された２つのＮＭＯＳトランジスタ４３、４４を備える第１デコード・パスおよび直列接続された２つのＮＭＯＳトランジスタ４５、４６を備える第２デコード手段パス、ならびに事前充電電圧源ＶＤＤおよびＰＭＯＳトランジスタ４２を備える事前充電手段を有する。インバータ４０の出力端末とインバータ４１の入力端末の間のノードにおいて出力ノードが形成される。事前充電電圧源ＶＤＤは、ＰＭＯＳトランジスタ４２を介して、インバータ４１の出力端末とインバータ４０の入力端末の間のノードに接続される。
【００４３】
第１デコード・パスは、接地ノードと、インバータ４０の入力端末と事前充電電圧源が接続されるノードの間のノードとの間で結合される。第２デコード・パスは、接地ノードと、インバータ４１の出力端末と事前充電電圧源が接続されるノードの間のノードとの間で結合される。第１デコード・パスのＮＭＯＳトランジスタ４３、４４の制御ゲートは、図６の局所読取りバンク・アドレス・バス２６Ａおよび局所読取り行アドレス・バス２４Ａに接続される。ＮＭＯＳトランジスタ４５、４６の制御ゲートは、局所書込みバンク・アドレス２６Ｂおよび局所書込み行アドレス・バス２６Ａに接続される。ＰＭＯＳトランジスタ４２の制御ゲートは、事前充電信号ラインに接続される。
【００４４】
多重化ユニット３６の動作を以下に述べる。デコード処理を開始する前に、、インバータ４１の出力端末とインバータ４０の入力端末の間のノードをＶＤＤレベルに充電するために、ＰＭＯＳトランジスタ４２はＰＭＯＳトランジスタ４２の制御ゲートに印加される事前充電信号によって完全にオンにされる。電荷は、インバータ４０がクロック信号（図に示されていない）によって活動化されるまで、インバータ４１の出力端末およびインバータ４０の入力端末間のノード内にラッチされる。インバータ４０が活動化されると、充電されたラッチが反転され、多重化ユニット３６の出力ノードに「低」が生成される。
【００４５】
ＮＭＯＳトランジスタ４３、４４が直列接続されるので、ラッチ内に事前充電された電圧があれば、ＮＭＯＳトランジスタ４３、４４の両方がオンにされるときに限って、接地に放電される。放電された値は、インバータ４０によって反転され、出力ノードから「高」レベルが生成される。
【００４６】
ラッチされたＶＤＤ電荷が、ＮＭＯＳトランジスタ４３、４４を介して放電されると、インバータ４１の出力端末およびインバータ４０の入力端末間のノードにおいて「低」がラッチされる。その後のクロック・サイクルにおいて、「低」がインバータ４０によって反転され、「高」が多重化ユニット３６の出力ノードＯＵＴから出力される。したがって、マルチプレクサ・ユニット３６に提供される読取りバンク・アドレスおよび読取り行アドレスの特定のビットが両方とも「高」であるときに限って、同じ「高」が出力ノードから出力される。
【００４７】
同様に、第２デコード・パスは、ＮＭＯＳトランジスタ４５、４６の両方がオンにされるときに限って、放電パスを構成する。したがって、マルチプレクサ・ユニット３６に提供される書込みバンク・アドレスおよび書込み行アドレスの特定ビットが、両方とも「高」であるときに限って、ＮＭＯＳトランジスタ４５および４６の両方が、オンにされ、インバータ４１の出力端末およびインバータ４０の入力端末間のノード内にラッチされた電荷があれば接地に放電される。
【００４８】
レジスタ・ユニット３０Ｃ内の８つの多重化ユニット３６Ｃからの８ビットの行選択信号は、ワード・ライン・ドライバ・ユニット３４Ｃに接続された行デコーダ・ユニット３２Ｃに転送される。メモリ・バンク３が２５６行（例えば、ワード・ライン）有するので、行デコーダ・ユニット３２Ｃには、２５６個の行デコーダ３２Ｃ０から３２Ｃ２５５が提供され、ワード・ライン・ドライバ・ユニット３４Ｃには、２５６個のワード・ライン・ドライバ３４Ｃ０から３４Ｃ２５５が提供される。各ワード・ライン・ドライバは、その対応する行デコーダおよびワード・ライン間で結合され、その対応する行デコーダによるデコード結果に基づいてその対応するワード・ラインを選択的に活動化する。
【００４９】
図８は、メモリ・バンク３の行デコーダ・ユニット３２Ｃおよびワード・ライン・ドライバ・ユニット３４Ｃ内に提供された行デコーダ３２Ｃｎおよびワード・ライン・ドライバ３４Ｃｎの回路図を示す。行デコーダ３２Ｃｎは、第１ＰＭＯＳトランジスタＰ１ならびに直列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合された第１、第２および第３ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を含む。第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の制御ゲートは、第１行選択信号ビットＸＡを受け取るために相互接続される。第２および第３ＮＭＯＳトランジスタＮ２、Ｎ３の制御ゲートは、第２、第３行選択信号ビットＸＢおよびＸＣをそれぞれ受け取る。行デコーダ３２Ｃｎの出力ノードは、第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１間に配置される。
【００５０】
ワード・ライン・ドライバ３４Ｃｎは、直列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合された第２ＰＭＯＳトランジスタＰ２および第４ＮＭＯＳトランジスタＮ４を含む。第２ＰＭＯＳトランジスタＰ２および第４ＮＭＯＳトランジスタＮ４の制御ゲートは、行デコーダ３２Ｃｎの出力ノードに接続される。
【００５１】
第１、第２および第３行選択信号ビットＸＡ、ＸＢ、ＸＣは、レジスタ・ユニット３０Ｃからの８ビットの行選択信号からデコードされる。詳細には、第１行選択信号ビットＸＡは、８ビットの行選択信号の最下位３ビットから得られ、第２行選択信号ビットＸＢは、最上位第４および第５ビットから得られ、第３行選択信号ビットＸＣは、最上位３ビットから得られる。
【００５２】
行選択信号の最上位５ビットは、バンク３内の２５６ワード・ラインを、各グループが８ワード・ラインからなる３２個のワード・ライン・グループに分割するために使用される。したがって、ワード・ラインＷＬｎが行選択信号の最上位５ビットによって選択される特定のグループに属するときに限って、第２および第３ＮＭＯＳトランジスタＮ２、Ｎ３がオンにされる。
【００５３】
選択されたワード・ライン・グループ内の８個のワード・ラインの１つを選択するために、行選択信号の最下位３ビットがデコードされて選択的にプルオン（pull-on）トランジスタＰＭＯＳ  Ｐ１をオフにし、プルオフ（pull-off）トランジスタＮＭＯＳ  Ｎ１をオンにする。したがって、行選択信号ビットＸＡ、ＸＢ、ＸＣのすべてが「高」レベルであるときに限って、行デコーダ３２Ｃｎ内のどの潜在的電荷も、第１、第２および第３ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を介して接地Ｖｗｌに放出される。この放電されたポテンシャル値（すなわち、「低」レベル）は、行デコーダ３２Ｃｎの出力ノードを介してワード・ライン・ドライバ３４Ｃｎに転送される。プルオンＰＭＯＳトランジスタＰ２は、行デコーダ３２Ｃｎからの放電されたポテンシャル値によってオンにされ、ワード・ラインＷｌｎは、プルオフＮＭＯＳトランジスタＮ４がオフにされる間にＶＰＰレベルに充電される。
【００５４】
本発明は、同じメモリ・バンク・グループ内で読取り／書込み／リフレッシュ動作を同時に実行するデコード方式のために使用することができる。ＭＰＵがリフレッシュ動作を実行するコマンドを発行するとき、そのＭＰＵだけが、そのコマンドが読取りかまたはリフレッシュ動作かどうかを知る必要があるので、リフレッシュ・バンク・アドレスおよびリフレッシュ・アドレスが、読取りバンク・アドレス・バスおよび読取りアドレス・バスを介して転送される。したがって、例えば図５において、書込みおよびリフレッシュ動作または書込みおよび読取り動作のいずれかを、同じメモリ・バンク・グループ内の２つの異なるメモリ・バンク内で同時に実行することができる。
【００５５】
同様に、本発明によれば、２つの異なるメモリ・バンク内で２つの異なる読取り動作を同時に実行するために２つの別々の読取りバンク・アドレス・バスおよび２つの別々の読取りアドレスを提供することによって、２つより多い動作を実行することが可能である。同様に、２つの別々の書込みバンク・アドレス・バスおよび２つの別々の書込みバンク・アドレス・バスを提供することによって、２つの異なるメモリ・バンク内で２つの異なる書込み動作を同時に実行することができる。
【００５６】
前記を見れば、読取りバンク・アドレスおよび読取り行アドレスを１つのバンクに、書込みバンク・アドレスおよび書込み行アドレスを他のバンクに同時に提供することができるデコード・ユニットを提供することによって、本発明は、互いに積み重ねられたメモリ・バンクを有するメモリ・バンク・グループ内で複数動作を同時に実行することを可能にすることが分かる。したがって、本発明はスタック・バンク・アーキテクチャを有する複数バンクＤＲＡＭ内の動作応答時間を著しく減少させる。
【００５７】
本発明を単一の好ましい実施形態の見地から述べたが、添付の請求の精神および範囲以内で、修正と共に本発明を実施できることを、当業者は認識するであろう。
【図面の簡単な説明】
【図１】複数のバンクが、スパイン領域の側面に沿って配列されるが、どのバンクも互いに積み重ならない、従来型複数バンク・タイプＤＲＡＭデバイスを示す図である。
【図２】複数のバンクが、スタック・バンク・アーキテクチャ内に配列される従来型複数バンク・タイプＤＲＡＭデバイスを示す図である。
【図３】本発明の一実施形態による、複数のメモリ・バンクがスタック・バンク・アーキテクチャ内に配列されて複数のメモリ・バンク・グループにグループ化され、複数のメモリ・バンクに対応する複数のデコード・ユニットが提供される複数バンク・タイプＤＲＡＭデバイスを示す図である。
【図４】本発明の一実施形態による、各メモリ・バンク・グループが２つのメモリ・バンク・スタックを有し、各メモリ・バンク・スタックが４つのメモリ・バンクを備える、図３のデバイスと同様の複数バンク・タイプＤＲＡＭデバイスを示す図である。
【図５】本発明の一実施形態による、複数動作の同時実行のためのメモリ・バンク・グループおよびデコード・ユニットの略図である。
【図６】本発明の一実施形態による、デコード・ユニットが４つのレジスタ・ユニットを備え、各レジスタ・ユニットが複数の多重化ユニットを備える、図５の詳細な略図である。
【図７】本発明の一実施形態による、図６の多重化ユニットの回路図である。
【図８】本発明の一実施形態による、図６の行デコーダ・ユニットおよび行ドライバ・ユニットの回路図である。
【符号の説明】
１  半導体メモリ・チップ
１２  スパイン・エリア
１４  メモリ・バンク
１６Ａ  メモリ・バンク・グループ
１６Ｂ  メモリ・バンク・グループ
１６Ｃ  メモリ・バンク・グループ
１６Ｄ  メモリ・バンク・グループ
１８Ａ  デコード・ユニット
１８Ｂ  デコード・ユニット
１８Ｃ  デコード・ユニット
１８Ｄ  デコード・ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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