(57)【特許請求の範囲】
【請求項１】
第１の参照電位を発生する第１の参照電位発生手段と、
前記第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、
前記第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、
テストモード信号が非活性時には前記第１の比較手段の出力に応じて前記第１の出力ノードに第１の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第１の比較手段の比較結果にかかわらず前記第１の出力ノードと前記第１の電源ノードとを接続する第１の駆動手段と、
前記第１の出力ノードとは別に設けられる第２の出力ノード上の電位と前記第２の参照電位とを比較する第２の比較手段と、
前記テストモード信号が非活性時には前記第２の比較手段の出力に応じて前記第２の出力ノードに第２の電源ノードから電流を供給し、前記テストモード信号が活性時には前記第２の比較手段の比較結果にかかわらず前記第２の出力ノードと前記第２の電源ノードとを接続する第２の駆動手段と、
前記テストモード信号が活性時には前記第１の電源ノードと第２の電源ノードとを分離させ、前記テストモードが非活性時には、前記第１の電源ノードと第２の電源ノードとを接続させる接続手段とを備え、
前記第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる第１、第２の外部電源端子にそれぞれ結合され、
前記第１の駆動手段は、
前記第１の電源ノードの電位をソースに受けドレインに前記第１の出力ノードが結合されゲートに前記第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含み、
前記第２の駆動手段は、
前記第２の電源ノードの電位をソースに受けドレインに前記第２の出力ノードが結合されゲートに前記第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、
前記テストモード信号の活性化に応じて前記第２のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第２のスイッチ手段とを含む、半導体装置。
【請求項２】
前記接続手段は、
前記第１、第２の電源ノードの間に接続され前記テストモード信号をゲートに受ける第３のＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に信頼性評価のための試験に関連する回路を有する半導体装置に関する。
【０００２】
【従来の技術】
近年では、半導体装置の高集積化によりＭＯＳトランジスタの微細化が進み、それに伴いＭＯＳトランジスタのゲート酸化膜の厚さも年々減少する方向にある。このため、ゲート酸化膜の耐圧が下がり、ゲート電圧を高く設定すると、ＭＯＳトランジスタの信頼性に影響を及ぼす可能性がある。
【０００３】
たとえば半導体記憶装置が使用されるシステムにおいては、システム自体の電源電圧より半導体記憶装置の動作に必要な電圧の方が低い場合がある。このような場合は、システム自体の電源電圧から半導体記憶装置の電源電圧を供給するため、半導体記憶装置の内部で電圧を降下させて半導体記憶装置の動作に必要な内部電源電圧を発生する場合が多い。
【０００４】
このようにして内部電源電圧を発生する回路を電圧降下回路と呼ぶ。このような電圧降下回路を用いることによって、半導体記憶装置の消費電力は大きく低減し、半導体記憶装置内部の内部電源電圧を安定化することができる。
【０００５】
次に、信頼性評価のための試験について説明する。
一般にデバイスの故障が発生する期間は３つの期間に大別される。この期間は時間の経過順に初期故障期間、偶発故障期間、摩耗故障期間である。
【０００６】
初期故障期間は、デバイス作成時の欠陥が故障として現われたもので、使用開始直後に発生する初期故障が現われる期間である。この初期故障の割合は時間とともに急速に減少していく。
【０００７】
その後は低い故障率がある一定期間長く続く偶発故障期間となる。
やがてデバイスは耐用寿命に近づき、急激に故障率が増大する摩耗故障期間になる。
【０００８】
デバイスは偶発故障期間内で使用することが望ましく、この領域が耐用期間となる。したがってデバイスの信頼性を高めるためには、故障率が低く一定した偶発故障期間が長く続くことが要求される。
【０００９】
一方、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。このスクリーニングを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障期間に入るようなスクリーニング試験をすることが望ましい。
【００１０】
現在このスクリーニング手法の１つとして一般に高温動作試験（バーンイン試験）を行なっている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションを初め、あらゆる不良要因を高温かつ高電界のストレスを印加することにより顕在化させる試験である。
【００１１】
このバーンイン試験は特に高温中でデバイスを動作させて加速性を高めると効果的となる。
【００１２】
図１５は、バーンイン試験を実施することを考慮した従来の半導体装置の電圧降下回路部の構成を示すブロック図である。
【００１３】
図１５を参照して、従来の半導体装置の電圧降下回路は、外部電源電位Ｅｘｔ．Ｖｃｃと接地電位との間に配置されるキャパシタ２１２と、内部電源電位Ｉｎｔ．Ｖｃｃと接地電位との間に配置されるキャパシタ２２０と、通常動作時の内部電源電位Ｉｎｔ．Ｖｃｃの基準電位を発生する基準電圧発生回路２１６と、外部電源電位Ｅｘｔ．Ｖｃｃから電流供給を受け内部電源電位Ｉｎｔ．Ｖｃｃを基準電圧発生回路２１６の出力電位と同電位に設定する差動アンプ２１８と、バーンインモード検知信号／ＳＴＲをゲートに受けソースが外部電源電位Ｅｘｔ．Ｖｃｃに結合されドレインが内部電源電位Ｉｎｔ．Ｖｃｃに結合されるＰチャネルトランジスタ２１４を含む。
【００１４】
信頼性評価のためのテストモード以外のモードである通常モードでは、バーンインモード検知信号／ＳＴＲは、ハイ（Ｈ）レベルになっており、Ｐチャネルトランジスタ２１４はオフしている。
【００１５】
そして、信頼性評価のためのテストモード時には、バーンインモード検知信号／ＳＴＲは、ロー（Ｌ）レベルになり、内部電源電位Ｉｎｔ．Ｖｃｃが与えられているノードと外部電源電位Ｅｘｔ．Ｖｃｃが与えられているノードはＰチャネルトランジスタ２１４により接続され内部電源電位Ｉｎｔ．Ｖｃｃは外部電源電位Ｅｘｔ．Ｖｃｃと等しくなる。
【００１６】
しかし、図１５に示すような電圧降下回路では、外部電源電位Ｅｘｔ．Ｖｃｃが与えられているノードと内部電源電位Ｉｎｔ．Ｖｃｃが与えられているノードを試験時に短絡させるトランジスタ２１４は電流駆動能力確保のため十分大きなものとする必要がある。このように半導体装置の試験用として大きなトランジスタを設けなければいけないのはチップ面積増加の原因となり問題である。
【００１７】
このため差動アンプ部の出力駆動用トランジスタを用いて内部電源電位Ｉｎｔ．Ｖｃｃを外部電源電位Ｅｘｔ．Ｖｃｃと同電位にする方法が特開平６−１０３７９３号公報で示されている。
【００１８】
図１６は、上記特開平６−１０３７９３号公報に開示された電圧降下回路の構成を示す回路図である。
【００１９】
図１６の電圧降下回路は、基準電圧Ｖｒｅｆを発生するための基準電圧発生回路２１００と、内部電源電圧Ｉｎｔ．Ｖｃｃおよび基準電圧Ｖｒｅｆを入力とし比較する比較器２２００と、比較器２２００に制御され外部電源電圧Ｅｘｔ．Ｖｃｃを内部電源電圧Ｉｎｔ．Ｖｃｃのレベルまで降下させるドライバＰ５と、バーンイン用基準電圧発生回路２３００と、バーンイン用基準電圧発生回路２３００の出力ノードＧ３を入力に受ける直列に接続されたインバータＩ１、Ｉ２と、インバータＩ２の出力を受けるインバータＩ３と、インバータＩ３の出力をゲートに受け比較器２２００の出力ノードＧ１とドライバＰ５のゲートに接続されるノードＧ２を接続するＮチャネルトランジスタＮ４と、インバータＩ２の出力をゲートに受けノードＧ１とノードＧ２を接続するＰチャネルトランジスタＰ３と、インバータＩ２の出力をゲートに受けノードＧ２を接地電位Ｖｓｓに結合させるＮチャネルトランジスタＮ５とを備える。
【００２０】
比較器２２００は、基準電圧Ｖｒｅｆをゲートに受けるソースが接地電位Ｖｓｓと結合されたＮチャネルトランジスタＮ３と、基準電圧Ｖｒｅｆをゲートに受けＮチャネルトランジスタＮ３のドレインとノードＧ１を接続するＮチャネルトランジスタＮ１と、内部電源電位Ｉｎｔ．Ｖｃｃをゲートに受けソースがＮチャネルトランジスタＮ３のドレインに接続されるＮチャネルトランジスタＮ２と、ＮチャネルトランジスタＮ２のドレインの電位をゲートに受けＮチャネルトランジスタＮ２のドレインと外部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトランジスタＰ２と、ＮチャネルトランジスタＮ２のドレインの電位をゲートに受けノードＧ１と外部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトランジスタＰ１とを含む。
【００２１】
図１７は、図１６の電圧降下回路の動作を説明するための動作波形図である。図１６、図１７を参照して、時刻ｔ１〜ｔ２では電圧降下回路は通常動作を行なう。
【００２２】
内部電源電位Ｉｎｔ．Ｖｃｃはチップ内部の各回路ブロック、たとえばメモリ素子に印加されるとともに、比較器２２００のＮチャネルトランジスタＮ２のゲートにも印加される。
【００２３】
したがって、チップ内部の各回路ブロック、たとえばメモリ素子により内部電源電位Ｉｎｔ．Ｖｃｃで電流が消費され、内部電源電位Ｉｎｔ．Ｖｃｃが基準電圧Ｖｒｅｆの電位より低くなると、比較器２２００の出力ノードＧ１の電位が低くなる。
【００２４】
これによってドライバＰ５は導通し、内部電源電位Ｉｎｔ．Ｖｃｃは電圧降下が少なくなる。
【００２５】
一方、内部電源電位Ｉｎｔ．Ｖｃｃが基準電圧Ｖｒｅｆの電位より高くなると、比較器２２００の出力信号Ｇ１の電位が高くなり、これに従ってドライバＰ５の電圧降下が大きくなり、内部電源電位Ｉｎｔ．Ｖｃｃは基準電圧Ｖｒｅｆの電位まで下がる。
【００２６】
時刻ｔ１〜ｔ２ではバーンイン用基準電圧発生回路２３００の出力ノードＧ３の電位はＬレベルとなっている。したがってＮチャネルトランジスタＮ４およびＰチャネルトランジスタＰ３はともに導通しノードＧ１とノードＧ２は接続されまたＮチャネルトランジスタＮ５はオフ状態となる。
【００２７】
時刻ｔ２〜ｔ３においては、バーンイン用基準電圧発生回路２３００の出力ノードＧ３はＨレベルとなり、それに応じてＮチャネルトランジスタＮ４およびＰチャネルトランジスタＰ３はともにオフ状態となる。またＮチャネルトランジスタＮ５はオン状態となりノードＧ２の電位はＬレベルとなる。
【００２８】
したがってドライバＰ５は導通状態となり、ドライバＰ５を通じて外部電源電位Ｅｘｔ．Ｖｃｃはほとんど電圧降下することなくチップ内部に印加される。このときＰチャネルトランジスタＰ３、ＮチャネルトランジスタＮ４はオフ状態であるので、Ｈレベルとなっている比較器２２００の出力ノードＧ１はノードＧ２に影響を与えない。
【００２９】
【発明が解決しようとする課題】
図１５および図１６に示したような電圧降下回路を用いる従来の半導体装置では、１つの電圧降下回路により発生される１つのレベルの内部電源電位Ｉｎｔ．Ｖｃｃを使用している。
【００３０】
この場合、たとえば半導体記憶装置では次のような問題が生じる。
一般に、メモリセルアレイは周辺回路に比べ大きな電力消費源となっている。このため、メモリセルアレイに与える内部電源電位Ｉｎｔ．Ｖｃｃを小さくして低消費電力化を図る。しかし、１つの電圧降下回路により発生されるこのような小さな内部電源電位Ｉｎｔ．Ｖｃｃを周辺回路部にも与えたのでは周辺回路が必要な高速動作をすることができなくなる。
【００３１】
一方、周辺回路の高速動作を図るため、内部電源電位Ｉｎｔ．Ｖｃｃを大きくすることも考えられる。しかし、従来の半導体記憶装置では、１つの電圧降下回路しか設けておらず、メモリセルアレイにも大きな内部電源電位Ｉｎｔ．Ｖｃｃが与えられることになる。メモリセルアレイにこのような大きな内部電源電位Ｉｎｔ．Ｖｃｃを与えたのでは消費電力の低減を図ることができなくなる。
【００３２】
また図１６に示すような電圧降下回路では、比較器出力とドライバのゲートの間にトランスファゲートを挿入しているが、通常動作時に十分な高速応答性を得るためにはトランスファゲートのサイズは十分大きなものでなくてはならない。これはチップ面積の増大につながるものである。
【００３３】
この発明の目的は、高速動作および低消費電力化を実現しつつ、有効な信頼性評価のための試験を行なうことができる半導体装置を提供することである。
【００３４】
【課題を解決するための手段】
本発明に係る半導体装置は、第１の参照電位を発生する第１の参照電位発生手段と、第１の参照電位とレベルの異なる第２の参照電位を発生する第２の参照電位発生手段と、第１の参照電位と第１の出力ノード上の電位とを比較する第１の比較手段と、テストモード信号が非活性時には第１の比較手段の出力に応じて第１の出力ノードに第１の電源ノードから電流を供給し、テストモード信号が活性時には第１の比較手段の比較結果にかかわらず第１の出力ノードと第１の電源ノードとを接続する第１の駆動手段と、第１の出力ノードとは別に設けられる第２の出力ノード上の電位と第２の参照電位とを比較する第２の比較手段と、テストモード信号が非活性時には第２の比較手段の出力に応じて第２の出力ノードに第２の電源ノードから電流を供給し、テストモード信号が活性時には第２の比較手段の比較結果にかかわらず第２の出力ノードと第２の電源ノードとを接続する第２の駆動手段と、テストモード信号が非活性時には第１の電源ノードと第２の電源ノードとを分離させ、テストモードが活性時には、第１の電源ノードと第２の電源ノードとを接続させる接続手段とを備える。第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる第１、第２の外部電源端子にそれぞれ結合される。第１の駆動手段は、第１の電源ノードの電位をソースに受けドレインに第１の出力ノードが結合されゲートに第１の比較手段の出力が接続された第１のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第１のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第１のスイッチ手段とを含む。第２の駆動手段は、第２の電源ノードの電位をソースに受けドレインに第２の出力ノードが結合されゲートに第２の比較手段の出力が接続された第２のＰチャネルＭＯＳトランジスタと、テストモード信号の活性化に応じて第２のＰチャネルＭＯＳトランジスタのゲートを接地電位に結合する第２のスイッチ手段とを含む。
【００３５】
好ましくは、接続手段は、第１、第２の電源ノードの間に接続され前記テストモード信号をゲートに受ける第３のＰチャネルＭＯＳトランジスタを含む。
【００４１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４２】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１０００の構成を示すブロック図である。
【００４３】
図１は、本発明をダイナミックランダムアクセスメモリ（ＤＲＡＭ）に使用した場合の例である。
【００４４】
半導体装置１０００は、外部から与えられたデータを記憶するメモリセルアレイ１６と、メモリセルアレイ１６のアドレスを指定するアドレス信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｉを受ける行および列アドレスバッファ６と、行および列アドレスバッファ６から供給される行アドレス信号に応答してメモリセルアレイの複数のワード線のうちの１つを選択して駆動する行デコーダ１０と、行および列アドレスバッファ６から供給される列アドレス信号に応答してメモリセルアレイ１６の複数のビット線対のうちの１つを選択する列デコーダ８と、メモリセルアレイのビット線対間の電位差を増幅するセンスアンプ１４と、外部から入力された入力データＤＱ１〜ＤＱ４を受け増幅する入力バッファ１８と、外部に出力データＤＱ１〜ＤＱ４を出力する出力バッファ２０と、列デコーダによって選択されたビット線対を入力バッファおよび出力バッファと接続する入出力回路１２とを備える。
【００４５】
入出力回路１２は、列デコーダ８によって選択されたビット線対の電位を出力バッファ２０に供給する。出力バッファ２０は、その供給された電位を増幅してデータＤＱ１〜ＤＱ４として外部に出力する。入力バッファ１８は、外部から入力されたデータＤＱ１〜ＤＱ４を増幅する。入出力回路１２は、入力バッファ１８において増幅されたデータを、列デコーダ８によって選択されたビット線対に供給する。行および列アドレスバッファ６は、外部から供給されたアドレス信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｉを行デコーダ１０および列デコーダ８に選択的に供給する。
【００４６】
半導体装置１０００は、列アドレスストローブ信号ＣＡＳおよび行アドレスストローブ信号／ＲＡＳを受け内部回路の動作タイミングを発生するクロック発生回路２と、書込制御信号／Ｗを受けその値に応じて入力バッファ出力バッファを活性化／不活性化させるゲート回路４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、Ｅｘｔ．ＶｃｃＳおよび接地電位Ｖｓｓを受け内部電源電位Ｉｎｔ．ＶｃｃＰ、Ｉｎｔ．ＶｃｃＳを発生する電圧降下回路１１００と、内部電源電位Ｉｎｔ．ＶｃｃＰ、外部電源電位Ｅｘｔ．ＶｃｃＰおよびアドレス信号を受けバーンインモード検知信号ＳＴＲを発生するＳＴＲ信号制御回路２２とをさらに備える。
【００４７】
そして、図１中斜線で示すように、メモリセルアレイ１６およびセンスアンプ１４には消費電流低減のため、内部電源電位Ｉｎｔ．ＶｃｃＰに比べて低い電位である内部電源電位Ｉｎｔ．ＶｃｃＳが供給され、行デコーダ１０と列デコーダ８と入出力回路１２と行および列アドレスバッファ６と入力バッファ１８と出力バッファ２０とには、高速動作実現のため内部電源電位Ｉｎｔ．ＶｃｃＰが与えられている。
【００４８】
図２は、図１における電圧降下回路１１００の構成を説明する概略図である。
図２を参照して、電圧降下回路１１００は外部電源電位Ｅｘｔ．ＶｃｃＰと接地電位とを結合するキャパシタ３２と、内部電源電位Ｉｎｔ．ＶｃｃＰと接地電位を結合するキャパシタ３６と、外部電源電位Ｅｘｔ．ＶｃｃＳと接地電位とを結合するキャパシタ３４と、内部電源電位Ｉｎｔ．ＶｃｃＳと接地電位を結合するキャパシタ３８と、外部電源電位と接地電位とを受け基準電位Ｖ１を発生する電圧発生回路４４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、接地電位および基準電位Ｖ１を受け参照電位ＶｒｅｆＰを発生するＶｒｅｆＰ発生回路４０と、参照電位ＶｒｅｆＰを受けバーンインモード検知信号ＳＴＲおよび活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＰを出力する差動アンプ４２と、外部電源電位Ｅｘｔ．ＶｃｃＳ、接地電位および基準電位Ｖ１を受け参照電位ＶｒｅｆＳを発生するＶｒｅｆＳ発生回路４８と、参照電位ＶｒｅｆＳを受けバーンインモード検知信号ＳＴＲおよび活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＳを発生する差動アンプ４６とを含む。
【００４９】
この構成においては外部電源電位Ｅｘｔ．ＶｃｃＰと外部電源電位Ｅｘｔ．ＶｃｃＳは外部から通常同じ電位が与えられ、半導体装置内部では配線で結線されている。
【００５０】
図３は、図２におけるＶｒｅｆＰ発生回路４０、電圧発生回路４４およびＶｒｅｆＳ発生回路４８の詳細を説明するための回路図である。
【００５１】
電圧発生回路４４は、ソースに接地電位が結合されゲートとドレインが接続されたＮチャネルトランジスタ６８と、ソースに接地電位が結合されゲートにＮチャネルトランジスタ６８のドレインの電位を受けるＮチャネルトランジスタ６６と、ソースに外部電源電位Ｅｘｔ．ＶｃｃＰを受けゲートおよびドレインがＮチャネルトランジスタ６６のドレインと結合されたＰチャネルトランジスタ６２と、ゲートにＮチャネルトランジスタ６６のドレインの電位を受けドレインがＮチャネルトランジスタ６８のドレインと接続されたＰチャネルトランジスタ６４と、外部電源電位Ｅｘｔ．ＶｃｃＰとＰチャネルトランジスタ６４のソースを結合する抵抗７０とを含む。
【００５２】
Ｎチャネルトランジスタ６６のドレインの電位は基準電位Ｖ１となる。
ＶｒｅｆＰ発生回路４０は、基準電位Ｖ１をゲートに受けソースが外部電源電位Ｅｘｔ．ＶｃｃＰに結合されたＰチャネルトランジスタ７２と、Ｐチャネルトランジスタ７２のドレインと接地電位とを結合するゲートが接地電位に結合された直列に接続されたＰチャネルトランジスタ７４、７６、７８とを含む。
【００５３】
Ｐチャネルトランジスタ７２のドレインの電位は参照電位ＶｒｅｆＰとなる。差動アンプ４２は参照電位ＶｒｅｆＰを受け内部電源電位Ｉｎｔ．ＶｃｃＰを発生する。
【００５４】
ＶｒｅｆＳ発生回路４８は、基準電位Ｖ１をゲートに受けソースが外部電源電位Ｅｘｔ．ＶｃｃＳと結合されたＰチャネルトランジスタ８０と、Ｐチャネルトランジスタ８０のドレインと接地電位とを結合するゲートが接地電位に結合された直列に接続されたＰチャネルトランジスタ８２、８４、８６とを含む。
【００５５】
Ｐチャネルトランジスタ８０のドレインの電位は参照電位ＶｒｅｆＳとなる。差動アンプ４６は参照電位ＶｒｅｆＳを受け内部電源電位Ｉｎｔ．ＶｃｃＳを発生する。
【００５６】
以下、ＶｒｅｆＰ発生回路４０、ＶｒｅｆＳ発生回路４８、電圧発生回路４４の動作を説明する。
【００５７】
まず、電圧発生回路４４で発生された基準電位Ｖ１がＰチャネルトランジスタ７２、８０のゲートに入力されることによりＰチャネルトランジスタ７２、８０にはそれぞれ外部電源電位の依存性が少ない一定電流がそれぞれ発生し、その電流をＰチャネルトランジスタ７４〜７８、８２〜８６のチャネル抵抗でそれぞれ参照電圧ＶｒｅｆＰ、ＶｒｅｆＳに変換する。
【００５８】
内部電源電位Ｉｎｔ．ＶｃｃＰは周辺回路に供給され内部電源電位Ｉｎｔ．ＶｃｃＳはメモリセルアレイに供給されるため差動アンプ４６は差動アンプ４２より低い電圧を発生しなければならない。したがってＰチャネルトランジスタ８２〜８６のチャネル抵抗をＰチャネルトランジスタ７４〜７８のチャネル抵抗よりも低い値とすることにより参照電位ＶｒｅｆＳがＶｒｅｆＰより低い値となり差動アンプ４６が発生する内部電源電位Ｉｎｔ．ＶｃｃＳは差動アンプ４２が発生する内部電源電位Ｉｎｔ．ＶｃｃＰより低い電位となる。
【００５９】
図４は、図２に示した差動アンプ４６の構成の詳細を示す回路図である。なお図２の差動アンプ４２も同じ構成をとる。
【００６０】
図４を参照して、差動アンプ４６は、スタンバイ用アンプ９２とアクティブ用アンプ９４とを含む。
【００６１】
スタンバイ用アンプ９２は、内部電源電位Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較する比較回路９６と、比較回路９６の出力をゲートに受け外部電源電位Ｅｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを結合するＰチャネルトランジスタ９８とを含む。また比較回路９６には比較回路９６の動作電流を決定するバイアス電位ＢｉａｓＬが入力されている。
【００６２】
アクティブ用アンプ９４は、内部電源電位Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較し結果をノードＮＤ１に出力する比較回路１０２と、活性化信号ＡＣＴとバーンインモード検知信号ＳＴＲを受けるゲート回路１００と、バーンインモード検知信号ＳＴＲをゲートに受けノードＮＤ１と接地電位とを結合するＮチャネルトランジスタ１０８と、バーンインモード検知信号ＳＴＲをゲートに受けドレインがノードＮＤ１に接続されたＰチャネルトランジスタ１０６と、活性化信号ＡＣＴをゲートに受けＰチャネルトランジスタ１０６のソースと外部電源電位を結合するＰチャネルトランジスタ１０４と、ノードＮＤ１がゲートに接続され外部電源電位Ｅｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを結合するＰチャネルトランジスタ１１０とを含む。ゲート回路１００は、活性化信号ＡＣＴが活性状態でバーンインモード検知信号ＳＴＲが非活性化状態のとき比較回路１０２に活性化信号を与える。
【００６３】
差動アンプ４６は、外部からデータがアクセスされていないときすなわち活性化信号ＡＣＴがＬレベルのときはアクティブ用アンプは非活性状態となりスタンバイ用アンプ９２のみによって内部電源電位が発生される。外部からデータがアクセスされたときすなわち活性化信号ＡＣＴがＨレベルのときにはアクティブ用アンプ９４は活性化し差動アンプ４６の電流供給能力は増加する。
【００６４】
またバーンイン試験時にはバーンイン検知信号ＳＴＲがＨレベルとなりアクティブ用アンプ９４は外部電源電位を内部電源電位として与える。
【００６５】
このとき、スタンバイ用アンプ９２ではＰチャネルトランジスタ９８がオフ状態となるが、特に動作に悪影響は生じない。
【００６６】
図５は、図４における比較回路１０２の詳細を示す回路図である。
図５を参照して、比較回路１０２は、ソースを接地電位に結合されゲートにバイアス信号ＢＩＡＳを受けるＮチャネルトランジスタ１３０と、ゲートに入力信号ＩＮを受けソースがＮチャネルトランジスタ１３０のドレインと接続されたＮチャネルトランジスタ１２８と、ソースが外部電源電位に結合されゲートおよびドレインがＮチャネルトランジスタ１２８のドレインと接続されているＰチャネルトランジスタ１２４と、ゲートに参照信号ＲＥＦを受けソースがＮチャネルトランジスタ１３０のドレインと接続されたＮチャネルトランジスタ１２６と、ゲートにＮチャネルトランジスタ１２８のドレインの電位を受け外部電源電位Ｅｘｔ．ＶｃｃとＮチャネルトランジスタ１２６のドレインとを結合するＰチャネルトランジスタ１２２とを含む。Ｎチャネルトランジスタ１２６のドレインの電位は出力信号ＯＵＴとなる。
【００６７】
図６は、図４に示した差動アンプ４６の動作を説明するための動作波形図である。
【００６８】
図４、図５、図６を参照して、時刻ｔ１〜ｔ２においては、半導体装置は外部からアクセス等がされないため消費電力が小さく活性化信号ＡＣＴはＬレベルとなっている。また通常動作時であるためのバーンインモード検知信号ＳＴＲもＬレベルとなっている。この状態においてはゲート回路１００はＬレベルを出力し比較回路１０２を非活性化する。Ｐチャネルトランジスタ１０４、１０６のゲートにはともにＬレベルが入力されるためＰチャネルトランジスタ１０４、１０６によりノードＮＤ１はＨレベルに引上げられる。またＮチャネルトランジスタ１０８のゲートにはＬレベルが与えられておりＮチャネルトランジスタ１０８は非導通状態である。したがってノードＮＤ１の電位はＨレベルに確定し、Ｐチャネルトランジスタ１１０のゲート電位がＨレベルとなるため、Ｐチャネルトランジスタ１１０は非活性状態となりアクティブ用アンプ９４は非活性化される。このとき内部電源電位Ｉｎｔ．Ｖｃｃはスタンバイ用アンプによって電位を参照電位Ｖｒｅｆに保持される。
【００６９】
次に、時刻ｔ２〜ｔ３においては半導体装置が外部からアクセス等され活性化信号ＡＣＴがＨレベルとなる。この変化に応じてゲート回路１００はバイアス信号ＢＩＡＳをＬレベルからＨレベルへと引き上げる。これにより比較回路１０２は活性化される。同時に活性化信号ＡＣＴがＨレベルとなることによりＰチャネルトランジスタ１０４は非導通状態となるのでノードＮＤ１の電位は比較回路１０２の出力によって決定される。したがって、内部電源電位Ｉｎｔ．Ｖｃｃが与えられているノードには内部回路の消費電流に応じてＰチャネルトランジスタ１１０により電流を供給されるため内部電源電位Ｉｎｔ．Ｖｃｃは一定電圧を保つ。
【００７０】
アクティブ用アンプ９４は、スタンバイ用アンプ９２に比して電流駆動能力が大きく高速動作するよう設計される。
【００７１】
時刻ｔ３〜ｔ５には、バーンイン試験を実施するためバーンインモード検知信号ＳＴＲがＨレベルとなっている状態を示す。この状態においてはゲート回路１００はバイアス信号としてＬレベルを出すため比較回路１０２は非活性化され、またＰチャネルトランジスタ１０６は非導通状態となりＮチャネルトランジスタ１０８は導通状態となる。したがってノードＮＤ１の電位はＬレベルとなりＰチャネルトランジスタ１１０は導通状態となる。そして内部電源電位Ｉｎｔ．Ｖｃｃは外部電源電位Ｅｘｔ．Ｖｃｃと等しい電位となる。この状態においては活性化信号ＡＣＴはアクティブ用アンプ９４の動作に影響を与えない。
【００７２】
このように、Ｐチャネルトランジスタ１１０を導通状態として内部電源電位Ｉｎｔ．Ｖｃｃを外部電源電位Ｅｘｔ．Ｖｃｃと等しくするのは次の理由による。すなわち、電圧降下回路１１００は通常動作時には、外部電源電位Ｅｘｔ．Ｖｃｃを降圧して一定の内部電源電位Ｉｎｔ．Ｖｃｃとするため、そのままでは内部回路の信頼性試験に必要な十分な高電圧を内部回路に与えることができないからである。
【００７３】
図７は、バーンインモード検知信号ＳＴＲを発生するＳＴＲ信号制御回路２２の構成の詳細を示す回路図である。
【００７４】
図７を参照して、ＳＴＲ信号制御回路２２は、特定のアドレスピンに入力されたアドレス信号Ｅｘｔ．Ａ１を受ける高電圧検知回路（オーバーボルテージディテクタ）１４２と、高電圧検知回路１４２の出力信号である信号ＳＶＩＨとテストモード開始信号ＴＥＮＴを受けるＮＡＮＤ回路１４４と、テストモード終了信号ＴＥＸＴを受けるインバータ１４８と、ＮＡＮＤ回路１４４の出力を受けるＮＡＮＤ回路１４６と、ＮＡＮＤ回路１４６の出力とインバータ１４８の出力を受けるＮＡＮＤ回路１５０と、ＮＡＮＤ回路１５０の出力を受けるインバータ１５２と、レベルシフト回路１５４とレベルシフト回路１５４の出力を受けるインバータ１６６とを含む。ＮＡＮＤ回路１４６はＮＡＮＤ回路１５０の出力をさらに受ける。インバータ１５２は信号ＳＴＲ０を出力しインバータ１６６はバーンインモード検知信号ＳＴＲを出力する。
【００７５】
レベルシフト回路１５４は、信号ＳＴＲ０をゲートに受けソースを接地電位Ｖｓｓに結合されたＮチャネルトランジスタ１６０と、信号ＳＴＲ０を受けるインバータ１６４と、インバータ１６４の出力をゲートに受けソースを接地電位Ｖｓｓに結合されたＮチャネルトランジスタ１６２と、Ｎチャネルトランジスタ１６２のドレインの電位をゲートに受けＮチャネルトランジスタ１６０のドレインと外部電源電位Ｅｘｔ．ＶｃｃＰとを結合するＰチャネルトランジスタ１５６と、Ｎチャネルトランジスタ１６０のドレインの電位をゲートに受けＮチャネルトランジスタ１６２のドレインと外部電源電位Ｅｘｔ．ＶｃｃＰとを結合するＰチャネルトランジスタ１５８とを含む。
【００７６】
図８は、図７における高電圧検知回路１４２の詳細を示す回路図である。
図８を参照して、高電圧検知回路１４２は、アドレス信号Ｅｘｔ．Ａ１を受ける入力保護回路１７２と、入力保護回路１７２の出力をゲートおよびドレインに受けるＮチャネルトランジスタ１７４と、Ｎチャネルトランジスタ１７４のソースにゲートおよびドレインが接続されたＮチャネルトランジスタ１７６と、外部電源電位Ｅｘｔ．ＶｃｃＰをゲートに受けＮチャネルトランジスタ１７６のソースとノードＮＤ３とを接続するＰチャネルトランジスタ１７８と、ノードＮＤ３の電位を受ける直列に接続されたインバータ１９４、１９６と、ゲートに内部電源電位Ｉｎｔ．ＶｃｃＰを受けノードＮＤ３と接地電位とを結合する直列に接続されたＮチャネルトランジスタ１９０〜１９２と、ノードＮＤ３の電位をＬレベルにリセットするリセット回路１８０とを含む。リセット回路１８０は、ロウアドレスストローブ信号／ＲＡＳを受ける遅延回路１８２と、ロウアドレスストローブ信号／ＲＡＳと遅延回路１８２の出力とを受けるＮＡＮＤ回路１８４と、ＮＡＮＤ回路１８４の出力を受けるインバータ１８６と、インバータ１８６の出力をゲートに受けノードＮＤ３と接地電位とを結合するＮチャネルトランジスタ１８８とを含む。遅延回路１８２は、たとえば奇数段のインバータチェーンにて構成される。
【００７７】
図９は、図８の高電圧検知回路１４２の動作を説明するための動作波形図である。
【００７８】
図８、図９を参照して、時刻ｔ１以前は通常動作時はノードＮＤ３は抵抗として設けられたＮチャネルトランジスタ１９０〜１９２を通してＬレベルに維持されている。Ｎチャネルトランジスタ１９０〜１９２は消費電力を抑えるため抵抗値が大きいものを使用している。このため信号ＳＶＩＨも通常はＬレベルに維持される。
【００７９】
時刻ｔ１において外部アドレスピンに過剰電圧が入力されアドレス信号Ｅｘｔ．Ａ１の電位が上昇する。この電位がＮチャネルトランジスタ１７４、１７６およびＰチャネルトランジスタ１７８のしきい値によって決まる所定の電位分だけ外部電源電位Ｅｘｔ．ＶｃｃＰに対して高くなるとノードＮＤ３の電位はＨレベルになる。
【００８０】
次に時刻ｔ２において、書込制御信号／ＷＥ，カラムアドレスストローブ信号／ＣＡＳがＬレベルの間にロウアドレスストローブ信号／ＲＡＳが立下がるとテストモード開始信号ＴＥＮＴにパルスが生じる。このとき信号ＳＶＩＨはＨレベルであるためＮＡＮＤ回路１４４の出力は一瞬ＬレベルとなりＮＡＮＤ回路１４６、１５０により構成されるラッチ回路のデータを反転させバーンイン検知信号ＳＴＲがＨレベルとなる。
【００８１】
次に時刻ｔ３においてアドレス信号Ｅｘｔ．Ａ１がＬレベルに立下がる。これを受けＰチャネルトランジスタ１７８はオフ状態となりノードＮＤ３の電位は高いチャネル抵抗を有するＮチャネルトランジスタ１９０〜１９２を通じて電位が降下し始める。
【００８２】
また、時刻ｔ４においてロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がるとノードＮＤ４にパルスが生じＮチャネルトランジスタ１８８がオンするためノードＮＤ３の電位はローレベルに引下げられる。
【００８３】
時刻ｔ４〜ｔ５においてはバーンイン試験が実施されている。
時刻ｔ５にカラムアドレスストローブ／ＣＡＳが立下がり引続き時刻ｔ６にロウアドレスストローブ信号／ＲＡＳが立下がるとテストモード終了信号ＴＥＸＴが一瞬ＨレベルとなりＮＡＮＤ回路１４６、１５０によって構成されるラッチ回路の保持する信号が反転されその結果バーンインモード検知信号ＳＴＲはＨレベルからＬレベルへと立下がる。
【００８４】
以上説明したように、図８に示した高電圧検知回路１４２を用いることにより、テスト専用の外部ピンを追加することなくバーンインモードを検知することができる。
【００８５】
図９においては、テストモード開始信号ＴＥＮＴはＷＣＢＲ（／Ｗ，／ＣＡＳｂｅｆｏｒｅ  ／ＲＡＳ）のタイミングで発生し、テストモード終了信号ＴＥＸＴはＣＢＲ（／ＣＡＳ  ｂｅｆｏｒｅ  ／ＲＡＳ）のタイミングで発生する例を示したが、他にもさまざまな発生方法が考えられる。
以上説明したように、実施の形態１における半導体装置では差動アンプ中の比較回路出力にトランスファゲートを挿入することがないため通常動作時の差動アンプの応答性には影響を与えない。またトランスファゲートがないので面積的にも有利である。そして半導体装置の高速動作および低消費電力化を実現しつつ有効なバーンイン試験が実行できる。
【００８６】
［実施の形態２］
図１０は、実施の形態２の半導体装置において、電圧降下回路１１００に代えて用いられる電圧降下回路１２００の構成を示す回路図である。
【００８７】
実施の形態２の半導体装置においては、図１における電圧降下回路１１００の内部構成が図２で示した回路と異なっている点で実施の形態１の半導体装置と異なる。
【００８８】
図１０を参照して、電圧降下回路１２００は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられているノードが外部電源電位Ｅｘｔ．ＶｃｃＳが与えられているノードと分離されておりＶｒｅｆＰ発生回路４０、差動アンプ４２、電圧発生回路４４は外部電源電位Ｅｘｔ．ＶｃｃＰから電流供給を受け、差動アンプ４６、ＶｒｅｆＳ発生回路４８は外部電源電位Ｅｘｔ．ＶｃｃＳから電源を供給される点で電圧降下回路１１００と異なっている。
【００８９】
実施の形態１で使用されている電圧降下回路１１００では外部電源電位Ｅｘｔ．ＶｃｃＰと外部電源電位Ｅｘｔ．ＶｃｃＳは常に同一電位とされ、同一の内部ノードに与えられる。したがってバーンインモード時はメモリセルアレイを動作させる内部電源電位Ｉｎｔ．ＶｃｃＳと周辺回路を動作させる内部電源電位Ｉｎｔ．ＶｃｃＰは同一の電位となってしまう。つまり本来異なる電圧で動作するメモリセルアレイと周辺回路にバーンインモード時には同一の電源電位が印加されてしまうことになる。
【００９０】
実施の形態２に用いられる電圧降下回路１２００はメモリセルアレイ用と周辺回路用で外部電源電位が与えられるノードを分けている。これにより、バーンインモード時には外部電源電位Ｅｘｔ．ＶｃｃＰと外部電源電位Ｅｘｔ．ＶｃｃＳとをそれぞれ独立して周辺回路とメモリセルアレイとに与えることができる。したがってもともとのメモリセルアレイと周辺回路との内部電源電圧の差を保ったままバーンイン試験を実施することができる。さらに、メモリセルアレイの試験条件と周辺回路の試験条件とをそれぞれ独立して変更することも可能である。
【００９１】
［実施の形態３］
図１１は、実施の形態３の半導体装置において電圧降下回路１２００に代えて用いられる電圧降下回路１３００の構成を示す回路図である。
【００９２】
実施の形態３の半導体装置においては、図１０に示した電圧降下回路１２００の構成が異なっている点で実施の形態２の半導体装置と異なる。
【００９３】
図１１を参照して、電圧降下回路１３００は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられるノードと内部電源電位Ｅｘｔ．ＶｃｃＳが与えられるノードとがＰチャネルトランジスタ２０２で接続されている点で電圧降下回路１２００と異なっている。
【００９４】
Ｐチャネルトランジスタ２０２のゲートにはバーンイン検知信号ＳＴＲが接続される。
【００９５】
実施の形態２においては外部電源電位Ｅｘｔ．ＶｃｃＰ、Ｅｘｔ．ＶｃｃＳとを独立してメモリセルアレイと周辺回路に与えることができたが、半導体装置の信頼性確保のためには外部電源電位が与えられるノードはなるべく半導体装置内で１本につないでおきたい。
【００９６】
これは以下の理由による。すなわち、半導体装置の電源パッドに静電気のようなサージが入った場合、外部電源電位を受けるノードを半導体装置内で１本につないでおけば、サージによる高電圧がかかる領域を広い領域に分散することができ、高電界の緩和をより効率に行なうことができるからである。たとえば外部電源電位Ｅｘｔ．ＶｃｃＰがサージにより一瞬高電位になった場合に外部電源電位Ｅｘｔ．ＶｃｃＳに結合されているキャパシタ３４によって電界の緩和を行なうことができる。
【００９７】
またバーンインモード時には、実施の形態２に示す半導体装置と同様に通常動作時のメモリセルアレイと周辺回路との内部電源電位の差を保ったままバーンイン試験をすることができる。さらに、メモリセルアレイの試験条件と、周辺回路の試験条件とをそれぞれ独立して変更することも可能である。
【００９８】
［実施の形態４］
図１２は、実施の形態４の半導体装置で用いられる電圧降下回路２０００の構成を示す概略ブロック図である。
【００９９】
実施の形態４の半導体装置においては、電圧降下回路１１００に代えて電圧降下回路２０００が用いられる。電圧降下回路２０００は、内部電源電位Ｉｎｔ．ＶｃｃＳを発生する差動アンプ４６に代えて差動アンプ１４００が使用される点で電圧降下回路１１００と異なっている。以上の点で実施の形態４は実施の形態１と異なっている。
【０１００】
図１３は、実施の形態４の半導体装置に用いられる差動アンプ１４００の構成の詳細を示す回路図である。
【０１０１】
差動アンプ１４００はＮチャネルトランジスタ１０８のソースが内部電源電位Ｉｎｔ．Ｖｃｃに結合されている点で実施の形態１で説明した差動アンプ４６と異なっている。
【０１０２】
その他の構成については実施の形態１で説明した半導体装置１０００で使用される差動アンプ４６と同一であるので、図１３中同一部分には同一符号を付して説明は繰返さない。
【０１０３】
図１４は、図１２の電圧降下回路２０００の動作を説明するための図である。
図１２、図１３、図１４を参照して、通常動作時、すなわちバーンインモード検知信号ＳＴＲがＬレベルのときでは差動アンプ４２は周辺回路に供給される内部電源電位Ｉｎｔ．ＶｃｃＰを発生し、差動アンプ１４００はメモリセルアレイに供給される内部電源電位Ｉｎｔ．ＶｃｃＳを発生する。
【０１０４】
バーンインモード時、すなわちバーンインモード検知信号ＳＴＲがＨレベルのときは、差動アンプ４２は内部電源電位Ｉｎｔ．ＶｃｃＰを駆動するＰチャネルトランジスタが導通するため内部電源電位Ｉｎｔ．ＶｃｃＰは外部電源電位Ｅｘｔ．ＶｃｃＰと等しくなる。
【０１０５】
このとき差動アンプ１４００のドライブ用Ｐチャネルトランジスタ１１０のゲート電位は、Ｎチャネルトランジスタ１０８が導通状態になることにより内部電源電位Ｉｎｔ．Ｖｃｃとなる。したがって、Ｐチャネルトランジスタ１１０のドレインの電位はソースの電位に比べてＰチャネルトランジスタ１１０のしきい値分電位が降下する。つまり内部電源電位Ｉｎｔ．Ｖｃｃは外部電源電位Ｅｘｔ．ＶｃｃＰに対しＰチャネルトランジスタ１１０のしきい値分だけ電位が低くなる。また、この電圧降下は、バーンインモード時にダイオード接続され、通常時には導通状態となるようなトランジスタを複数個アクティブアンプ９４の出力に設けることにより調整することも可能である。
【０１０６】
以上説明したようにバーンインモード時においては内部電源電位Ｉｎｔ．ＶｃｃＳは内部電源電位Ｉｎｔ．ＶｃｃＰに比べてＰチャネルトランジスタ１１０のしきい値に応じた電位差が生じる。これによりバーンインモード時においても通常動作時と同様な電位差が内部電源電位Ｉｎｔ．ＶｃｃＳと内部電源電位Ｉｎｔ．ＶｃｃＰとの間に設けられる。
【０１０７】
したがってバーンインモード時にも外部から２種類の外部電源電位を与えることなく通常動作時と同様の電位差を内部電源電位に設けることができる。こうすることにより、メモリセルアレイの受けるストレス条件と周辺回路の受けるストレス条件とをほぼ等しくさせることができ、実際の動作に即した信頼性試験が可能となる。
【０１０８】
【発明の効果】
本発明のある局面に従う半導体装置は、内部電源電位を発生する電圧降下回路の出力ドライブ用のＰチャネルトランジスタを導通させることで、新たに外部電源電位線と内部電源電位線とをバーンイン試験時に導通させる素子が不要なので面積的に有利である。また、他の局面においてはバーンイン試験時に比較器自身を不活性化させる構成をとるので、比較器出力がトランスファゲートを介することなく直接ドライブ用のＰチャネルトランジスタのゲートに与えられるため、通常動作時の電圧降下回路の応答性に悪影響を与えない。
【０１０９】
本発明の他の局面に従う半導体装置は、バーンイン試験時には２つの外部電源電位に異なる電位を与えることによりメモリセルアレイに加わる内部電源電位と周辺回路に加わる内部電源電位に別電位を与えることができる。したがって通常動作時に即したストレス条件が実現できるとともに、メモリセルアレイの試験条件と周辺回路の試験条件とを独立して変えることも可能となる。
【０１１０】
本発明のさらに他の局面に従う半導体装置は、通常動作時は２つの外部電源電位線を半導体装置内部で接続するので外部からのサージ等に対してより信頼性を高くできる。
【０１１１】
本発明のさらに他の局面に従う半導体装置は、バーンイン試験時には周辺回路には外部電源電位が与えられメモリセルアレイには外部電源電位から所定の電位だけ電圧降下した内部電源電位が与えられるため、通常動作時に即したストレス条件が実現できる。このとき外部から与える外部電源電位は１種類でよい。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置１０００の構成を示すブロック図である。
【図２】  図１における電圧降下回路１１００の構成を示す概略ブロック図である。
【図３】  図２におけるＶｒｅｆＰ発生回路４０、ＶｒｅｆＳ発生回路４８および電圧発生回路４４の構成の詳細を示す回路図である。
【図４】  図２における差動アンプ４６の構成の詳細を示す回路図である。
【図５】  図４における比較回路１０２の構成の詳細を示す回路図である。
【図６】  図４の差動アンプ４６の動作を説明する動作波形図である。
【図７】  図１におけるＳＴＲ信号制御回路２２の構成の詳細を示す回路図である。
【図８】  図７における高電圧検知回路１４２の構成の詳細を示す回路図である。
【図９】  図７のＳＴＲ制御回路２２の動作を説明する動作波形図である。
【図１０】  実施の形態２において用いられる電圧降下回路１２００の構成を示す概略ブロック図である。
【図１１】  実施の形態３において用いられる電圧降下回路１３００の構成を示す概略ブロック図であるる
【図１２】  実施の形態４において用いられる電圧降下回路２０００の構成の詳細を示す概略ブロック図である。
【図１３】  図１２の差動アンプ１４００の構成の詳細を示す回路図である。
【図１４】  図１２の電圧降下回路２０００の動作を説明する図である。
【図１５】  従来の半導体装置において用いられる第１例の電圧降下回路の構成を示す概略ブロック図である。
【図１６】  従来の半導体装置において用いられる第２例の電圧降下回路の構成を示す回路図である。
【図１７】  図１６の電圧降下回路の動作を説明する動作波形図である。
【符号の説明】
１０００  半導体装置、２２  ＳＴＲ信号制御回路、２  クロック発生回路、１１００，１２００，１３００，２０００  電圧降下回路、６  行および列アドレスバッファ、８  列デコーダ、１２  入出力回路、１４  センスアンプ、１０行デコーダ、１６  メモリセルアレイ、１８  入力バッファ、２０  出力バッファ、４０  ＶｒｅｆＰ発生回路、４８  ＶｒｅｆＳ発生回路、４４  電圧発生回路、４２，４６，１４００  差動アンプ、３２〜３８  キャパシタ、９２  スタンバイ用アンプ、９４  アクティブ用アンプ、９６，１０２  比較回路、１００  ゲート回路、９８，１０４，１０６，１１０  Ｐチャネルトランジスタ、１０８  Ｎチャネルトランジスタ、１４２  高電圧検知回路、１４４，１４６，１５０，１８４  ＮＡＮＤ回路、１４８，１５２，１６４，１６６，１８６，１９４，１９６  インバータ、１５４  レベルシフト回路、１５６，１５８，１７８Ｐチャネルトランジスタ、１６０，１６２，１７４，１７６，１８８，１９０，１９２  Ｎチャネルトランジスタ、１８０  リセット回路、１８２  遅延回路、１７２  入力保護回路、ＮＤ１，ＮＤ２，ＮＤ３  ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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