(57)【特許請求の範囲】
【請求項１】
バイポーラ接合トランジスタのベースの役割を果たす半導体基板と、
前記半導体基板の活性領域の一側及び他側に備えられるバイポーラ接合トランジスタのエミッター及びコレクターと、
前記エミッター及びコレクターと隔離され前記エミッターとコレクターの間の活性領域上に備えられる磁気抵抗素子と、
前記磁気抵抗素子の上部に備えられるワードラインと、
前記コレクターに接続されるビットラインと、
前記エミッターに接続される基準電圧線とを含むことを特徴とするマグネチックラム。
【請求項２】
前記磁気抵抗素子は、ＭＴＪセルであることを特徴とする請求項１に記載のマグネチックラム。
【請求項３】
前記ＭＴＪセルは、前記バイポーラ接合トランジスタの入力端子と接続されていることを特徴とする請求項２に記載のマグネチックラム。
【請求項４】
前記ＭＴＪセルは、自由強磁性層、トンネル障壁層及び固定強磁性層の積層構造を有することを特徴とする請求項２に記載のマグネチックラム。
【請求項５】
前記ビットラインは、連結線及びビットラインコンタクトプラグを介して前記コレクターに接続されることを特徴とする請求項２に記載のマグネチックラム。
【請求項６】
前記ワードラインの側壁に絶縁膜スペーサが備えられていることを特徴とする請求項２に記載のマグネチックラム。
【請求項７】
半導体基板の活性領域の一側及び他側にインプラント工程でエミッターとコレクターを形成する工程と、
全体表面上部に固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造を形成する工程と、
前記固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造をＭＴＪセルマスクを利用したリソグラフィ工程及びエッチング工程でパターニングして前記エミッターとコレクターの間の半導体基板上に島状のＭＴＪセルを形成する工程と、
全体表面上部にワードライン用導電層を形成する工程と、
前記ワードライン用導電層をワードラインマスクを利用したリソグラフィ工程及びエッチング工程でパターニングしてＭＴＪセル上にワードライン積層構造を形成する工程と、
全体表面上部に前記ワードラインの上側を露出させる第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に前記エミッターに接続される基準電圧線及び前記コレクターに接続される連結線を形成する工程と、
全体表面上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記連結線に接続されるビットラインを形成する工程とを含んでいることを特徴とするマグネチックラムの形成方法。
【請求項８】
前記ワードラインのパターニング工程後、前記ワードラインの側壁に絶縁膜スペーサを形成することを特徴とする請求項７に記載のマグネチックラムの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマグネチックラム及びその形成方法に関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのような集積度、そしてフラッシュメモリ（flash memory）のような非揮発性メモリの特性を有するマグネチックラム（magnetic ＲＡＭ：以下、ＭＲＡＭと記す）を製造する技術に関する。
【０００２】
【従来の技術】
大部分の半導体メモリ製造会社等は、次世代記憶素子の１つに強磁性体物質を利用するＭＲＡＭの開発を行っている。
前記ＭＲＡＭは、強磁性薄膜を多層に形成して各薄膜の磁化方向に伴う電流変化を感知することにより情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性により高速、低電力及び高集積化を可能にするだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【０００３】
前記ＭＲＡＭは、スピンが電子の伝達現象に多大な影響を及ぼすため発生する巨大磁気抵抗（Giant Magnetoresistive、ＧＭＲ）現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を挟んだ２つの磁性層でスピン方向において同じ場合より異なる場合の抵抗が大きく異なる現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。
前記スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピン方向が同じ場合が異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
【０００４】
しかし、前記ＭＲＡＭに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されており、単位セル構造及び周辺感知回路等に対する研究は未だ整っていないのが実情である。
図１は、従来の技術の第１の実施の形態に係るマグネチックラムでＭＲＡＭを工程順に形成したものを示す断面図である。
図１に示されているように、半導体基板３１上部にゲート電極３３、即ち第１ワードラインを形成する。このとき、前記ゲート電極３３には前記半導体基板３１との界面にゲート酸化膜３２が設けられている。
そして、前記ワードライン３３の両側の半導体基板３１にソース／ドレイン接合領域３５ａ、３５ｂを形成し、それに接続される接地線３７ａと第１導電層３７ｂを形成する。このとき、前記基準電圧線である接地線３７ａは前記第１導電層３７ｂの形成工程時に形成する。
【０００５】
その次に、全体表面上部を平坦化させる第１層間絶縁膜３９を形成し、前記第１導電層３７ｂと接続される第１コンタクトプラグ４１を形成する。
そして、前記第１コンタクトプラグ４１に接続される下部リード層４３の第２導電層をパターニングする。
全体表面上部を平坦化させる第２層間絶縁膜４５を形成し、前記第２層間絶縁膜４５上部にライトライン４７である第２ワードラインを形成する。
そして、前記ライトライン４７である第２ワードライン上部を平坦化させる第３層間絶縁膜４８を形成する。
さらに、前記第２導電層４３と接続される第２コンタクトプラグ４９を形成する。
そして、第４層間絶縁膜５３、及び前記第２コンタクトプラグ４９に接続されるシード層５１を形成する。このとき、前記シード層５１は前記第２コンタクトプラグ４９の上側から前記ライトライン４７上側まで重なるように形成する。
【０００６】
その次に、前記シード層５１上部に反強磁性層（図示省略）、固定強磁性層（pinned ferromagnetic）５５、トンネル障壁層（tunnel barrier layer）５７及び自由強磁性層（free ferromagnetic）５９を積層してＭＴＪ（magnetic tunnel junction）セル１００を形成する。このＭＴＪセル１００は、前記ライトライン４７と重なるように、かつ、同程度の大きさにパターン形成する。
ここで、前記反強磁性層は固定層の磁化方向が変わらないようにする役割を果たし、これに従う前記固定強磁性層５５は磁化方向が一方向に固定されているものである。そして、前記自由強磁性層５９は発生した磁場により磁化方向が変化し、前記自由強磁性層５９の磁化方向に従い“０”又は“１”の情報を記憶することができる。
その次に、全体表面上部に第５層間絶縁膜６０を形成して平坦になるようにエッチングすることにより前記自由強磁性層５９を露出させ、前記自由強磁性層５９に接続される上部リード層、即ちビットライン６１を形成する。
【０００７】
一方、前記図１を参照し、前記ＭＲＡＭの構造及び動作を説明すると次の通りである。
先ず、ＭＲＡＭの単位セルは、情報をリードするときに用いられるリードラインの第１ワードライン３３が備えられる電界効果トランジスタ１つと、ＭＴＪセル１００、電流を加えて外部磁場を形成し、ＭＴＪセル１００に磁化方向を定めるライトラインの第２ワードライン４７、ＭＴＪセル１００に垂直方向に電流を加えて自由層の磁化方向を知るための上部リード層のビットライン６１で構成されている。
ここで、前記ＭＴＪセル１００内の情報をリードする動作は、前記リードラインの第１ワードライン３３に電圧を加えて電界効果トランジスタを動作させ、前記ビットライン６１に電流を加えるときに流れる電流の大きさを感知することにより、ＭＴＪセル１００内の自由強誘電層の磁化方向をチェックするものである。
【０００８】
前記ＭＴＪセル１００内に情報を記憶させる動作は、電界効果トランジスタをオフ（off）状態に維持したまま、前記ライトラインの第２ワードライン４７とビットライン６１に電流を加えて発生する磁場によって、自由強磁性層５９の磁化方向を制御するものである。
このとき、前記ビットライン６１とライトライン４７に同時に電流を加える理由は、２つの金属線が上下方向から見て直交する地点の１つのセルを選択することができるためである。
【０００９】
さらに、リード時の前記ＭＲＡＭ内部でのＭＴＪセル１００の動作を説明すると、次の通りである。
先ず、前記ＭＴＪセル１００に垂直方向に電流が流れる場合、絶縁層を介したトンネリング電流が流れることになり、トンネル障壁層５７と自由強磁性層５９の磁化方向が同じであれば、このトンネリング電流が大きくなり、トンネル障壁層と自由強磁性層の磁化方向が逆であれば、トンネリング電流が小さくなる。これをＴＭＲ（Tunneling Magnetoresistance）効果という。
そして、前記ＴＭＲ効果による電流の大きさを感知して自由強磁性層の磁化方向を感知し、それに従ってセルに貯蔵された情報が分かる。
【００１０】
図２は、従来の技術の第２の実施の形態に基づき形成されるマグネチックラムを示す断面図である。
図２に示されているように、半導体基板１１１に活性領域を定義する素子分離膜（図示省略）を形成する。
さらに、前記半導体基板１１１の活性領域上にゲート酸化膜１１２を有するゲート電極１１３を形成して、その側壁に絶縁膜スペーサ（図示省略）を形成し、前記半導体基板１１１の活性領域不純物を注入してソース／ドレイン接合領域１１５ａ、１１５ｂを形成することによりトランジスタを形成する。このとき、前記ゲート電極１１３には前記半導体基板１１１との界面にゲート酸化膜１１２が設けられている。
【００１１】
ここで、ＭＲＡＭ素子のＭＴＪセルとライトラインに用いられるゲート電極１１３との距離が近いほど磁場の影響が増加するので、後続工程で形成される層間絶縁膜の厚さをなるべく薄くなるように形成する。
なお、前記ゲート電極１１３は、ポリシリコン膜／金属膜の積層構造、ポリシリコン膜／金属膜／ポリシリコン膜の積層構造、ポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）膜の積層構造、又はポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）／ポリシリコン膜の積層構造で形成し、ゲート電極１１３上部に絶縁物質の形成が円滑になるようにする。
【００１２】
その次に、全体表面上部を平坦化させる第１層間絶縁膜１２１を形成する。このとき、前記ソース接合領域１１５ａに接続される基準電圧線１１７と、前記ドレイン接合領域１１５ｂに接続される下部リード層１１９も設ける。
その次に、前記第１層間絶縁膜１２１の上部に第２層間絶縁膜１２３を形成し、前記第２層間絶縁膜１２３に前記下部リード層１１９に接続されるコンタクトプラグ１２５を形成する。
さらに、前記コンタクトプラグ１２５、即ち下部リード層１１９に接続されるシード層１２７を形成する。このとき、前記シード層１２７は前記第１ワードライン１１３と十分重なるように前記第１ワードライン１１３の上側まで形成する。
そして、前記シード層１２７を露出させるように第３層間絶縁膜１２９を形成する。
【００１３】
その次に、前記シード層１２７の上側にＭＴＪセル１３７を形成するが、前記第１ワードライン１１３の上側に形成する。
このとき、前記ＭＴＪセル１３７は、前記シード層１２７に接続される反強磁性層（図示省略）、固定強磁性層１３１、トンネル障壁層１３３及び自由強磁性層１３５の積層構造を形成してなり、ＭＴＪセル１３７を形成するためのマスクを利用しパターニングして形成したものである。
その次に、前記ＭＴＪセル１３７を露出させる平坦化された第４層間絶縁膜１３９を形成し、前記ＭＴＪセル１３７の自由強磁性層１３５に接続されるビットライン、即ち上部リード層１４１を形成することにより、本発明に係るＭＲＡＭセルを形成する。
【００１４】
従来の技術の第２の実施の形態に係るＭＲＡＭのデータ記憶動作は、次の通りである。
先ず、第１ワードライン１１３であるゲート電極とビットライン１４１に電流を流して発生する磁場を利用し自由強磁性層１３５の磁化方向を変更するが、第１ワードライン１１３がハイ（high）になりＭＴＪセル１３７を介した電流がトランジスタを介して基準電圧線１１７に抜け出るようになる。これを防ぐため、基準電圧線１１７に基準電圧を印加して基準電圧電位を高めることにより、ＭＴＪセル１３７を通した電流がトランジスタを介して基準電圧線に抜け出ることができないようにする。
このとき、前記基準電圧線１１７にＶｓｓ基準電圧を印加すると共に、前記半導体基板１１１にＶｂｓ基板電圧を印加することもできる。
なお、前記基準電圧線１１７に接地電圧に代えて基板電圧を印加することもできる。
【００１５】
【発明が解決しようとする課題】
前述のように、図１及び図２に示す従来の技術に係るマグネチックラム及びその形成方法は、ビットラインへのコンタクトがＭＴＪセルを介して行われるので工程が複雑であり、セル面積が増加して素子の生産性を低下させ、それに伴う半導体素子の高集積化を困難にする問題点がある。
【００１６】
本発明は、前述のような従来の技術の問題点を解消するため、ゲート酸化膜なしに半導体基板とワードラインの間にＭＴＪセルを形成し、ビットラインのコンタクト工程を容易に行うことができるようにその構造及び形成方法を簡単にすることにより、素子の生産性及び特性を向上させることができる、マグネチックラム及びその形成方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】
本発明の請求項１に記載の発明は、
バイポーラ接合トランジスタのベースの役割を果たす半導体基板と、
前記半導体基板の活性領域の一側及び他側に備えられるバイポーラ接合トランジスタのエミッター及びコレクターと、
前記エミッター及びコレクターと隔離され前記エミッターとコレクターの間の活性領域上に備えられる磁気抵抗素子と、
前記磁気抵抗素子の上部に備えられるワードラインと、
前記コレクターに接続されるビットラインと、
前記エミッターに接続される基準電圧線とを含むことを特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載のマグネチックラムにおいて、
前記磁気抵抗素子は、ＭＴＪセルであることを特徴とする。
【００１９】
請求項３に記載の発明は、請求項２に記載のマグネチックラムにおいて、
前記ＭＴＪセルは、前記バイポーラ接合トランジスタの入力端子と接続されていることを特徴とする。
【００２１】
請求項４に記載の発明は、請求項２に記載のマグネチックラムにおいて、
前記ＭＴＪセルは、自由強磁性層、トンネル障壁層及び固定強磁性層の積層構造を有することを特徴とする。
【００２２】
請求項５に記載の発明は、請求項２に記載のマグネチックラムにおいて、
前記ビットラインは、連結線及びビットラインコンタクトプラグを介して前記コレクターに接続されることを特徴とする。
【００２３】
請求項６に記載の発明は、請求項２に記載のマグネチックラムにおいて、
前記ワードラインの側壁に絶縁膜スペーサが備えられていることを特徴とする。
【００２４】
請求項７に記載の発明は、
半導体基板の活性領域の一側及び他側にインプラント工程でエミッターとコレクターを形成する工程と、
全体表面上部に固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造を形成する工程と、
前記固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造をＭＴＪセルマスクを利用したリソグラフィ工程及びエッチング工程でパターニングして前記エミッターとコレクターの間の半導体基板上に島状のＭＴＪセルを形成する工程と、
全体表面上部にワードライン用導電層を形成する工程と、
前記ワードライン用導電層をワードラインマスクを利用したリソグラフィ工程及びエッチング工程でパターニングしてＭＴＪセル上にワードライン積層構造を形成する工程と、
全体表面上部に前記ワードラインの上側を露出させる第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に前記エミッターに接続される基準電圧線及び前記コレクターに接続される連結線を形成する工程と、
全体表面上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記連結線に接続されるビットラインを形成する工程とを含んでいることを特徴とする。
【００２５】
請求項８に記載の発明は、請求項７に記載のマグネチックラムの形成方法において、前記ワードラインのパターニング工程後、前記ワードラインの側壁に絶縁膜スペーサを形成することを特徴とする。
【００２６】
本発明の原理は次の通りである。
ゲート酸化膜なしにワードラインと半導体基板の間にＭＴＪセルを形成するが、ソース／ドレイン接合領域と一定距離隔離させて活性領域に形成し、前記ソース／ドレイン接合領域に接続される基準電圧線とビットラインを形成することにより、半導体基板をベースにしてドレイン接合領域をコレクター電極にし、ソース接合領域をエミッター電極にするバイポーラ接合トランジスタの入力電極にＭＴＪセルを用いる。
データの記憶工程は、ワードラインとビットラインに必要な電流を同時に印加して磁場を発生させる。この磁場がＭＴＪセルの自由強磁性層で磁化反転を起こしてデータを記憶できるようにする。
データの読出工程は、ワードラインに電流ではなく電圧を印加することで、入力電極になるＭＴＪセルの抵抗はＭＴＪセルに記憶された情報に従って異なるようになり、前記ＭＴＪセルの抵抗値の変化に伴いバイポーラ接合トランジスタへの入力信号を調節できるようになってトランジスタからの出力信号を変化させる。このとき、この出力信号を感知してデータを読み出す。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明を詳しく説明する。
図３は、本発明に係り形成されるマグネチックラム及びその形成方法を示す断面図である。
図３に示されているように、前記マグネチックラムはバイポーラ接合トランジスタのベース（base）に用いられる半導体基板２１１と、前記半導体基板２１１の活性領域に不純物インプラント工程で形成されるエミッター２１３ａ及びコレクター２１３ｂと、前記エミッター２１３ａとコレクター２１３ｂの間の活性領域に前記エミッター２１３ａとコレクター２１３ｂと一定距離隔離されて形成されるＭＴＪセル２２１及びワードライン２２３の積層構造と、前記コレクター２１３ｂに接続されるビットライン２３５と前記エミッター２１３ａに接続される基準電圧線２２７で構成されている。ここで、前記ＭＴＪセル２２１やワードライン２２３の下部にゲート酸化膜は形成されない。
【００２８】
このとき、前記エミッター／コレクター２１３ａ、２１３ｂは、マスクを利用したインプラント工程で形成されたものである。
なお、前記ＭＴＪセル２２１は固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造から構成されている。ここで、前記自由強磁性層２１９を前記固定強磁性層２１５に対し同じ方向、反対方向、又は任意の角度で磁化方向を設けることにより、メモリ素子の１つのセル内で“０”や“１”と共に３つ以上の多重データ記録状態を有することができるようにする。
そして、前記ビットライン２３５は連結線２２９とコンタクトプラグ２３３で前記コレクター２１３ｂに接続される。
【００２９】
前記図３を参照し、前記マグネチックラムの形成方法を説明すると、次の通りである。
先ず、半導体基板２１１の活性領域のうちエミッターとコレクターに予定されている領域を露出させるマスク層（図示省略）を形成し、前記半導体基板２１１に不純物をインプラントしてエミッター２１３ａとコレクター２１３ｂを形成した後、前記マスク層を除去する。
さらに、全体表面上部にＭＴＪセルを形成することができる固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造を形成する。
そして、ＭＴＪセルマスク（図示省略）を利用したフォトリソグラフィ（photolithography）工程及びエッチング工程で固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造をパターニングし、島形状（island type）のＭＴＪセル２２１を形成する。
【００３０】
全体表面上部にワードライン用導電層を形成し、ワードラインマスク（図示省略）を利用したフォトリソグラフィ工程及びエッチング工程で前記ワードライン用導電層をパターニングしてワードライン２２３を形成することにより、ＭＴＪセル２２１及びワードライン２２３が積層された構造を形成する。ここで、前記ワードライン２２３は上側にマスク絶縁膜が形成されて絶縁特性が向上したものである。
このとき、前記ＭＴＪセル２２１及びワードライン２２３の積層構造は、前記エミッター２１３ｂとコレクター２１３ａの間の活性領域にそれぞれ一定距離隔離されて形成される。
【００３１】
その次に、全体表面上部を平坦化させる第１層間絶縁膜２２５を形成する。このとき、前記第１層間絶縁膜２２５は前記ワードライン２２３の上側が露出するように平坦化されたものである。
なお、前記第１層間絶縁膜２２５に前記エミッター２１３ａとコレクター２１３ｂにそれぞれ接続される連結線２２９と基準電圧線２２７を形成する。
その次に、全体表面上部に第２層間絶縁膜２３１を形成しエッチングして上部表面を平坦化させる。
【００３２】
さらに、前記第２層間絶縁膜２３１に前記連結線２２９に接続されるビットラインコンタクトプラグ２３３を形成する。
このとき、前記ビットラインコンタクトプラグ２３３はビットラインコンタクトマスク（図示省略）を利用したフォトリソグラフィ工程及びエッチング工程で前記第２層間絶縁膜２３１をエッチングし、前記連結線２２９を露出させて前記連結線２２９に接続されるビットラインコンタクトプラグ用導電層を蒸着し、前記第２層間絶縁膜２３１が露出するように平坦にエッチングして形成する。
その次に、前記ビットラインコンタクトプラグ２３３に接続されるビットライン２３５を形成する。
このとき、前記ビットライン２３５は前記ビットラインコンタクトプラグ２３３に接続されるビットライン用導電層を形成し、これをパターニングして形成する。
【００３３】
前記図３を参照し、マグネチックラムの動作を説明すると、次の通りである。先ず、データの記憶（write）動作は、トランジスタと係わりなくワードライン２２３とビットライン２３５に電流を流すことにより行われる。
前記ワードライン２２３に電流を流すと、ＭＴＪセル２２１内部の固定強磁性層２１５と自由強磁性層２１９の間に形成されるトンネル障壁層２１７の抵抗成分によりトランジスタ側に電流が流れることができず、ワードライン２２３にのみ電流が流れることになる。
前記ビットライン２３５に流す電流もまた、バイポーラ接合トランジスタのコレクターからベース又はエミッターに流れることができないので、ビットライン２３５自体にのみ流れる。
【００３４】
上下方向から見て垂直又は任意の角度で交差することになる前記ワードライン２２３とビットライン２３５での電流量及び電流の方向調節は、ＭＴＪセル２２１の自由強磁性層２１９の磁化方向を望む方向に設けることができるようにし、データ記憶のための動作を可能にする。
記憶動作を行ったあと前記ＭＴＪセル２２１の自由強磁性層２１９の磁化方向は、固定強磁性層２１５の磁化方向に対し同じ方向、反対方向、又は任意の角度をなす方向に設けられる。
前記自由強磁性層２１９と固定強磁性層２１５がなす角度に応じてＭＴＪ抵抗値が異なる現象が表われるが、これを利用してデータ記憶を行う。
【００３５】
データの読出動作は、ビットライン２３５とワードライン２２３に電圧を印加する。このとき、電流は流さない。
前記ワードライン２２３に印加された電圧により電流がＭＴＪセル２２１を介して流れると、ＭＴＪセル２２１の抵抗による電圧降下を形成してトランジスタの入力端子、即ちベースである半導体基板２１１にかかる電圧をＭＴＪセル２２１の抵抗値に従って変化させることができるようになる。
入力端子にかかる電圧と電流が異なることになると、出力端子としてコレクター２１３ｂを用いればコレクター２１３ｂに、又はエミッター２１３ｂを用いればエミッター２１３ｂに表われる信号が異なることになり、これをトランジスタの出力端子に連結されたビットラインでセンシングして記憶された情報を読み出すことができる。
【００３６】
本発明の他の実施の形態は、前記ＭＴＪセル２２１に代えてＡＭＲ（anisotropic magneto resistance）、ＧＭＲ、スピン弁（spin valve）、強磁性体／金属・半導体ハイブリッド構造、III−Ｖ族磁性半導体複合構造、金属（準金属）／半導体複合構造、ＣＭＲ（Colossal Magneto-Resistance）等のような磁化又は磁性により抵抗値が変化する全ての種類の磁気抵抗素子を適用することもでき、電気信号による物質の像変換に伴い抵抗値が変化する像変換素子を適用することもできる。
【００３７】
本発明のさらに他の実施の形態は、前記ＭＴＪセル２２１をトランジスタに直接挿入せず、電気的にのみ連結された形に構成することである。
さらに、本発明は図３に示した水平型バイポーラ接合トランジスタだけでなく垂直型バイポーラ接合トランジスタにも適用可能であるため、トランジスタの構造と係わりなく適用することができる。併せて、ＧａＡｓ等のIII−Ｖ族元素を導入したＨＢＴ（Heterojunction Bipolar Transistor）を適用することもできる。
なお、本発明はＭＴＪセル２２１及びワードライン２２３の側壁に絶縁膜スペーサを形成して絶縁特性を向上させることもできる。
図３の基準電圧線２２７は、上部に形成して基準電圧をかけることもでき、トランジスタの下部に抜き出して形成させることもできる。
併せて、本発明をマグネチックハードディスクヘッド（magnetic hard disk head）とマグネチックセンサー（magnetic sensor）のように磁場を検出する素子に応用することもできる。
【００３８】
【発明の効果】
上述のように、本発明に係るマグネチックラム及びその形成方法は、既存のＭＲＡＭセルの構成を単純化させてＭＴＪセルをバイポーラ接合トランジスタの入力端子に形成し、それによって、製造工程を単純化させて素子の生産性、特性及び信頼性を向上させることができる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術の第１実施の形態に係るマグネチックラムを示す断面図である。
【図２】従来の技術の第２の形態に係るマグネチックラムを示す断面図である。
【図３】本発明の実施の形態に係るマグネチックラムを示す断面図である。
【符号の説明】
３１、１１１、２１１    半導体基板
３３、１１３、２２３    ゲート電極、第２ワードライン
３５ａ、１１５ａ    ソース接合領域
３５ｂ、１１５ｂ    ドレイン接合領域
３７ａ、１１７、２２７    基準電圧線
３７ｂ    第１導電層
１１９    下部リード層
２２９    連結線
３９、１２１、２２５    第１層間絶縁膜
４１    第１コンタクトプラグ
４５、１２３、２３１    第２層間絶縁膜
４７    第２ワードライン（ライトライン）
４８、１２９    第３層間絶縁膜
４９    第２コンタクトプラグ
５１、１２７    シード層
５３、１３９    第４層間絶縁膜
５５、１３１、２１５    固定強磁性層
５７、１３３、２１７    トンネル障壁層
５９、１３５、２１９    自由強磁性層
６０    第５層間絶縁膜
６１、１４１、２３５    ビットライン、上部リード層
１００、１３７、２２１    ＭＴＪセル
１２５、２３３    コンタクトプラグ
２１３ａ    エミッター（emmitter）
２１３ｂ    コレクター（collector）
【図１】
0004074129.tif 000002
【図２】
0004074129.tif 000003
【図３】
0004074129.tif 000004