(57)【特許請求の範囲】
【請求項１】
プログラマブル集積回路が処理する被処理データと、前記プログラマブル集積回路を再構成させるための回路データと、前記被処理データ及び前記回路データの少なくとも一方の制御内容を記述したヘッダとを有するデータ列が入力され、
前記データ列のヘッダに基づいて処理内容を決定する制御手段と、
決定された前記処理内容に従ってプログラマブル集積回路を再構成する再構成手段とを有することを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項２】
請求項１に記載のプログラマブル集積回路を用いたデータ処理装置において、前記制御手段は、前記データ列の前記ヘッダに基づいて識別分割し、分割したデータ列をデータ処理装置内の各種手段に分配すること特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項３】
請求項１又は２に記載のプログラマブル集積回路を用いたデータ処理装置において、前記データ列に当該装置内で処理を行なわずにそのまま出力する先送りデータが含まれ、前記制御手段がその先送りデータを識別分割し、先送りデータをそのまま出力するように制御することを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項４】
請求項１乃至３のいずれかに記載のプログラマブル集積回路を用いたデータ処理装置において、当該装置内でデータ処理を行なった処理結果データもしくは先送りデータを装置の外部に出力する際に、この処理結果データもしくは前記先送りデータの制御内容を記述したヘッダを付加したデータ列を生成する手段を有することを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項５】
請求項１乃至４のいずれかに記載のプログラマブル集積回路を用いたデータ処理装置において、前記データ列に含まれる回路データを保持する回路データ記憶手段を有し、その記憶手段に記憶させるという制御内容をヘッダとしてデータ入力し、制御手段がこのヘッダを識別分割し、ヘッダの内容に基づいて回路データを回路データ記憶手段に保持させることを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項６】
請求項５に記載のプログラマブル集積回路を用いたデータ処理装置において、前記回路データ記憶手段に保持されている回路データを用いてプログラマブル集積回路を再構成させる制御内容をヘッダとしてデータ入力し、制御手段がそのヘッダを識別分割し、ヘッダの内容に基づいて回路データ記憶手段から回路データを読みだし、プログラマブル集積回路を再構成させることを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項７】
請求項６に記載のプログラマブル集積回路を用いたデータ処理装置において、前記回路データ記憶手段に保持されている回路データを用いてプログラマブル集積回路を再構成させるヘッダと、この回路データで再構成したプログラマブル集積回路に処理させる被処理データとがデータ入力された場合に、制御手段がこのプログラマブル集積回路が再構成を終了するまで被処理データの入力を一時停止させ、再構成終了後に被処理データをプログラマブル集積回路にデータ入力させることを特徴とするプログラマブル集積回路を用いたデータ処理装置。
【請求項８】
請求項４に記載のプログラマブル集積回路を用いたデータ処理装置を複数有し、該データ処理装置を直列に接続してデータ処理を行うようにした拡張データ処理装置。
【請求項９】
請求項８に記載された拡張データ処理装置において、前記回路データを前記先送りデータとして前記拡張データ処理装置に入力し、該拡張データ処理装置中の後続のデータ処理装置のプログラマブル集積回路の再構成を行なわせることを特徴とする拡張データ処理装置。
【請求項１０】
請求項９に記載された拡張データ処理装置において、すべての装置のプログラマブル集積回路の再構成を行なった後、拡張データ処理装置の一部又は全体に渡って処理させたい被処理データを入力してパイプライン方式で処理を行なうことを特徴とする拡張データ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は処理するデータに応じて回路を再構成できるプログラマブル集積回路を用いたデータ処理装置に関し、特に巨大な連続するデータを処理するデータ処理装置に関する。
【０００２】
【従来の技術】
従来より、音声や動画などの巨大な連続するデータ（ストリームデータ）の処理を行なう場合にも、その他のデータ処理を行なう場合と同様に、プログラムを組んでソフトウェアで対処したり、専用のハードウェアを開発してシステムを構築したりしていた。
【０００３】
音声や動画といった巨大なストリームデータは、すべてのデータを読み込まなくても所定の量で区切られたデータ単位で処理を行ない、リアルタイムで結果を出力できるようなデータ構造をとってきているが、この種のデータ処理に対して高品質な出力を求めると極端に高い処理能力を必要とする。
【０００４】
このような巨大なストリームデータを扱う場合、ソフトウェアによる処理では、プログラムにより処理内容を柔軟に変更できる反面、ＣＰＵとその周辺のアーキテクチャの逐次的な処理のため高速性に欠けている。
【０００５】
また、ハードウェアによる処理では、高い処理能力を有するが、その開発にかかる時間やコストが大きく、また一度開発してしまうと処理の内容を変更することが難しく、汎用性に欠けている。
【０００６】
このソフトウェアとハードウェアによる処理の中間的な方法として、プログラマブル集積回路を有する処理装置が考えられている。
【０００７】
プログラマブル集積回路は、回路機能を定義する回路データをメモリセル等に記憶させ、ユーザが必要とする回路機能を再構成することができる。
【０００８】
このようなプログラマブル集積回路として、ＰＧＡやＰＬＤなどが知られており、集積回路内の回路データを必要に応じて書き換えることによって回路機能の変更が可能である。
【０００９】
プログラマブル集積回路を所望の回路機能にプログラムするには、所望の回路を回路図やハードウェア記述言語で入力し、プログラマブル集積回路の内部構造に沿った論理合成、配置配線を経てプログラマブル集積回路にロード可能なコード（回路データ）に変換し、それを読み込ませることによって行なう。
【００１０】
プログラマブル集積回路を用いることで、ソフトウェアよりもはるかに高速な処理が可能となり、ハードウェアよりもはるかに柔軟な処理も可能となる。
【００１１】
一般にプログラマブル集積回路を用いて処理を行ないたい場合には、プログラマブル集積回路の外部に制御回路を置き、プログラマブル集積回路に適宜回路データをロードさせて処理を行なわせる方法が取られる。
【００１２】
プログラマブル集積回路へ入力する回路データを保持する記憶装置としては、１つあるいは複数の回路データをあらかじめ保存したＲＯＭや、実行時に書き込み必要に応じて取り出すことができるＲＡＭなどが用いられる。これらの記憶装置内の回路データは制御回路によって、プログラマブル集積回路へロードされる。
【００１３】
１つのプログラマブル集積回路で回路機能を実現できない場合には、複数個のプログラマブル集積回路を用いるが、所望の回路機能を得るために、すべてのプログラマブル集積回路を制御する必要がある。近年、扱うデータの増大、処理内容の複雑化により、プログラマブル集積回路を複数個使用する傾向が強い。
【００１４】
複数のプログラマブル集積回路を制御する手法として、例えば、データ流に沿ってプログラマブル集積回路を置き処理を行なわせる場合、従来の方法では、一度にすべてのプログラマブル集積回路を再構成する手法がとられていたり、制御は１箇所で行なうという手法が主流である。
【００１５】
例えば、特開平７−１５４２４１号公報や特開平５−２９８１１５号公報に示されるように、プログラマブル集積回路を複数個用いて処理機能を分割し、それら全体を制御する手段として、ＣＰＵを含む制御回路を用いている。
【００１６】
【発明が解決しようとする課題】
従来の技術では、全体としての回路機能の動作内容を把握し、使用するプログラマブル集積回路ごとに回路を分割し、プログラマブル集積回路の回路データを予めＲＯＭやＲＡＭといった記憶装置に保存させておき、処理の手順に従って適宜記憶装置から回路データを読みだし、プログラマブル集積回路を再構成させ、処理を行なうという手法がとられている。
【００１７】
しかし、動的に処理内容が変化するような場合や、どのような処理をするのか（どの回路データを使うのか）予め予測することができないようなパッシブなデータ処理に対しては、すべての回路データを予めＲＯＭに記憶させておくことは、必要なＲＯＭの容量の予測が困難であり、仮にできたとしても、無駄な記憶容量を使用することになる。
【００１８】
同様に、ＲＡＭ等の後から書き込みができる記憶装置を用いた場合、その記憶装置に書き込むための動作が必要であり、バスで複数のプログラマブル集積回路が接続されたような構造では、プログラマブル集積回路を含むデータ処理装置と全体の制御回路とのバスがネックとなったり、制御回路の負荷が高くなるという問題がある。
【００１９】
また、巨大なストリームデータは、逐次的に処理されるものであり、パイプライン的な回路機能の分割を行なうことで、必要な分のプログラマブル集積回路だけを再構成すれば十分であり、すべてのプログラマブル集積回路を一度に再構成する必要は全くない。むしろ、全体の制御を行なうこと自体が余計な通信を必要とし、制御自体を複雑にしかねないという問題がある。
【００２０】
本発明の主な目的は、上記従来の欠点を解消し、複数のプログラマブル集積回路を制御する制御回路を分散させ、それらをデータ流の中に逐次的に配置することで、巨大なストリームデータ処理において、制御回路の規模を縮小するとともに、プログラマブル集積回路の書き換えを効率化し、必要な記憶装置も最小限にとどめることができ、拡張性の高いデータ処理装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明によるデータ処理装置は、処理されるべきデータ（被処理データ）とともに、その被処理データの処理を行なわせるデータ（プログラマブル集積回路再構成用の回路データ等の被処理データ以外のデータ）を１つのデータ列（フォーマット）として扱う手段を備える。
【００２２】
また、上記フォーマットのデータ列を、そのデータ列のヘッダに記述された内容により動作を制御する手段を備えており、上記と同等のデータフォーマットでさらにデータ列を出力する手段を備えている。
【００２３】
【発明の実施の形態】
以下添付した図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００２４】
図１は本発明の一実施の形態としてのデータ処理装置の構成を示すブロック図である。
【００２５】
図１の上段の図では、３個の同等のデータ処理装置１１００，１２００，及び１３００直列に連結したものを示している。下段の図は、連結している個々のデータ処理装置についての詳細を示したものである。
【００２６】
下段の図の詳細について説明する。図示しているように、本データ処理装置は、データ入力装置１０００からの入力データを所定量までバッファリングできる入力データ用バッファ１１０１があり、これと、先送りデータ線１１０４、回路データ線１１０５、被処理データ線１１０７がバスを介して接続される。再構成用回路１１０６は回路データ線１１０５からデータを受けとり、プログラマブル集積回路１１０８の再構成を行なう。プログラマブル集積回路１１０８には直接、被処理データ線１１０７が接続され、被処理データの入力が行なわれる。プログラマブル集積回路１１０８からの出力データは処理結果用バッファ１１０９に接続され、所定量までのバッファリングを行なうことができる。
【００２７】
処理結果出力装置１１１０には、先送りデータ線１１０４と処理結果用バッファ１１０９が接続され、本装置の外部へデータを出力する。また、制御回路１１０２は本装置全体の制御を行ない、記憶装置１１０３と同様に、入力データ用バッファ１１０１と各データ線１１０４，１１０５，１１０７が接続されているバスに接続されている。
【００２８】
図２は、本装置に対する入力データのフォーマットの一般的な構成を示したものである。図示のように、データ列は、１つのヘッダ２１０、１つの先送りデータ２２０、１つの回路データ２３０、ｎ個の被処理データ２４１，…，２４ｎから構成される。ヘッダ２１０は入力データの種類や、処理に必要な情報からなる。先送りデータ２２０は当該装置内で処理しないデータであり、そのままの形で装置の外部に出力される。先送りデータ２１０はなくてもよい。回路データ２３０は当該装置内のプログラマブル集積回路を再構成させる回路データである。回路データ２３０はなくてもよい。被処理データ２４１，…，２４ｎは、所望の回路機能を有したプログラマブル集積回路に処理させたいデータである。被処理データは０個でもよい。
また、図３は本発明の一実施の形態としてのデータ入力装置が生成する入力データである。
【００２９】
図３に示すように、入力データとして３例挙げる。データ列３１０は、ヘッダ（１）３１１、１つの回路データ（１）３１２及び１つの被処理データ（１）３１３から成り、データ列３２０は、ヘッダ（２）３２１と１つの回路データ（２）３２２から成り、データ列３３０は、ヘッダ（３）３３１と１つの被処理データ（２）３３２から成る。それぞれの入力データの種類はヘッダによって区別される。
【００３０】
データ入力装置１０００は、本装置に対して図２（又は図３）に示したようなデータ列を生成し、適切なバンド幅のデータを図２（又は図３）の上方から下方に向かう向きで順次本装置に入力する。入力データ用バッファ１１０１は入力されるデータを滞りなく受けとるための、もしくは一時的にその先のバスへのデータの出力を保留させておくためのバッファである。記憶装置１１０３はプログラマブル集積回路１１０８をプログラムするための回路データを一時的に保存し、必要に応じて読み出すことが可能である。
【００３１】
再構成用回路１１０６は、回路データ線１１０５を介して送られてくる回路データを用いてプログラマブル集積回路１１０８を所望の回路機能に再構成させる。プログラマブル集積回路１１０８は、再構成用回路１１０６によってプログラムされた後、被処理データ線１１０７から入力されるデータに対して適宜、処理を行なう。
【００３２】
処理結果用バッファ１１０９は、プログラマブル集積回路１１０８で処理された結果のデータをバッファリングし、処理結果出力装置１１１０へのデータ供給の連続性を保持する。処理結果出力装置１１１０は、プログラマブル集積回路１１０８での処理結果データもしくは、データ入力装置１０００から入力された先送りデータを本装置から外部に適切なバンド幅でデータを順次出力する。また、必要に応じて出力データの先頭にヘッダを付加する。
【００３３】
データ入力装置が生成するデータのバンド幅と、回路データ線、被処理用データ線、先送りデータ線、処理結果出力装置が出力するデータのバンド幅はそれぞれ異なってもよい。
【００３４】
以下、本発明の実施の形態の動作について説明する。図１の下段の構成図及び図３の入力データ図を用いて、本装置の単体での動作について説明する。
【００３５】
データ入力装置１０００により、図３に示すようなデータ列が 本装置に対して入力されるとする。制御回路１１０２は入力されたデータ列のヘッダ部を読み込んで処理内容を決定し、制御を開始する。例えば、データ列３１０の場合には、制御回路はまず、回路データ（１）３１２を回路データ線を介して再構成用回路１１０６へ送り、プログラマブル集積回路１１０８を所望の回路に再構成させる。
【００３６】
プログラマブル集積回路１１０８の再構成が終了した時点で、残りのデータ（被処理データ３１３）を被処理データ線１１０７を介して、プログラマブル集積回路１１０８へ送る。プログラマブル集積回路の再構成時間が入力されるデータ列より時間がかかる場合は、入力データを入力用バッファにバッファリングすることで調整を行なう。
【００３７】
プログラマブル集積回路１１０８で処理されたデータは処理結果用バッファ１１０９で所定量バッファリングされて、必要なら処理結果のデータにヘッダを付け、処理結果出力装置１１１０から、本装置の外部へ出力する。
【００３８】
また、本装置に対して使用頻度の高い回路データをあらためて本装置の記憶装置１１０３に保存させる場合には、例えば、データ列３２０のようなデータ列を本装置に対して入力する。この場合には、制御回路はヘッダ（２）３２１により処理内容を決定し、回路データ（２）３２２を記憶装置１１０３に保存する動作を行なう。回路データを記憶装置に保存させると同時に、プログラマブル集積回路を再構成させるようにしてもよい。記憶装置は、データをあらためて書き込む必要がない場合はＲＯＭでもよい。
【００３９】
記憶装置１１０３に保存されている回路データは必要に応じて取り出し、プログラマブル集積回路１１０８を再構成する回路データとして使用することができる。例えば、記憶装置１１０３に保存されている回路データでプログラマブル集積回路１１０８を再構成させてからデータを処理させたい場合、データ列３３０のように、ヘッダ（３）３３１と被処理データ（２）３３２だけからなるデータ列を本装置に入力する。この場合、制御回路はヘッダ（３）３３１を読み込んで処理内容を決定し、被処理データ（２）３３２を入力データ用バッファ１１０１でバッファリングを行なわせ、その先のバスへの出力を保留する。
【００４０】
次に、被処理データ（２）３３２に処理させたい回路データを、予め保存されている記憶装置１１０３から読みだし、プログラマブル集積回路１１０８の再構成を行なわせる。その後、入力データ用バッファ１１０１に留まっている被処理データ（２）３３２を被処理データ線１１０７を経てプログラマブル集積回路１１０８へ入力する。処理結果のデータに対する処理は先に述べた通りである。
【００４１】
また、プログラマブル集積回路１１０８がすでに再構成されている状態であるなら、同様にデータ列３３０のような、ヘッダと被処理データからなるデータ列を入力データとして与え、そのまま処理を開始させればよい。先に述べた、データ列３３０の動作との違いは、ヘッダに記述しておくことで区別する。
【００４２】
また、処理結果出力装置１１１０において、適切なヘッダと、処理結果用バッファ１１０９から出力されるデータとを組み合わせることで、本装置から出力されるデータ列を本装置に入力するデータのフォーマット（図２）と同等なデータ列にすることもできる。
【００４３】
以上の動作は図４，５，６，７に示すような流れ図で表すことができる。この流れ図によると、動作は次のようになる。まず、図４を用いて大まかな説明を行なう。
【００４４】
入力されるデータ列に、先送りデータが含まれている場合のみ、先送りデータに関する処理（ステップＳ４２）を行なう（ステップＳ４１）。次に、データ列に回路データが含まれている場合のみ、回路データに関する処理（ステップＳ４４）を行なう（ステップＳ４３）。続いて、記憶装置に保存してある回路データを使用してプログラマブル集積回路の再構成を行ないたい場合には、入力データ列を入力データ用バッファに保留し再構成（ステップＳ４６）を行なう（ステップＳ４５）。最後に、入力されるデータ列に被処理データが含まれている場合のみ、被処理データに関する処理（ステップＳ４８）を行ない、終了する（ステップＳ４７）。
【００４５】
次に、個々の処理について図５，６，７を用いて説明する。図５は先送りデータに関する処理（図４のステップＳ４２）を示している。先送りデータは、入力データ用バッファから先送りデータ線を経て、処理結果出力装置から本装置の外部へ出力される（ステップＳ５１）。
【００４６】
図６は回路データに関する処理（図４のステップＳ４４）を示している。回路データは、記憶装置に保存しない場合には、回路データ線を経て再構成用回路に渡され、プログラマブル集積回路の再構成（ステップＳ６３）を行なう（ステップＳ６１）。また、回路データを記憶装置に保存させるだけの場合（ステップＳ６５）や、記憶装置に保存させつつ、同時にプログラマブル集積回路の再構成のために再構成用回路に渡される場合（ステップＳ６４）も条件によって選択される（ステップＳ６２）。
【００４７】
図７は被処理データに関する処理（図４のステップＳ４８）を示している。まず、被処理データは被処理データ線を経て、プログラマブル集積回路に渡され、処理される（ステップＳ７１）。処理されたデータは処理結果用バッファを経て、処理結果出力装置に渡され、そこにおいて、必要なら処理結果に対するヘッダが付加（ステップＳ７３）される（ステップＳ７２）。そして、本装置の外部に出力される（ステップＳ７４）。
【００４８】
この図から分かるように、本装置はプログラマブル集積回路で処理を終えたデータ列を出力する（ステップＳ７４）前に、別のデータ列を出力する（ステップＳ５１）こともある。
【００４９】
次に、図１の上段の構成図について説明する。先に示したように、本データ処理装置は入力データと同じフォーマットでデータ列を出力することができる。すなわち、本データ処理装置を直列に接続することで、容易に拡張することができる。図１の上段の構成図は、本装置１１００，１２００，１３００を３段接続したものである。
【００５０】
例えば、図８に示すようなデータ列８１０を本装置１１１０，１２００，１３００に入力した場合の、それぞれの装置に対する時間的なデータ入出力のタイムチャートは図９のようになる。
【００５１】
図８において、データ列８１０はヘッダ（１）８１１、先送りデータ（１）８２０、回路データ（１）８１２、被処理データ８１３から成る。データ列８２０は、データ列８１０の中の先送りデータ（１）であり、ヘッダ（２）８２１と、先送りデータ（２）８３０、回路データ（２）８２２からなる。データ列８３０は、データ列８２０の中の先送りデータ（２）であり、ヘッダ（３）８３１と回路データ（３）８３２からなる。
【００５２】
図９は、横軸は装置１１００，１２００，１３００に入力及び出力されるそれぞれのデータを示している。図９の左より、装置１１００への入力データ、装置１１００からの出力データ（装置１２００への入力データ）、装置１２００からの出力データ（装置１３００への入力データ）、装置１３００からの出力データである。縦軸は下に向きに経過時間を表している。
【００５３】
Ｔ０１において、本装置１１００，１２００，１３００に対してデータ列８１０の入力が開始される。装置１１００は、ヘッダ（１）８１１を調べ、Ｔ０２において先送りデータ８２０を後続の装置１２００に対して出力を開始する。
【００５４】
Ｔ０５で先送りデータ８２０の出力が終ると、装置１１００は入力される回路データ（１）８１２を用いて、装置１１００内のプログラマブル集積回路の再構成を開始する。Ｔ０６において再構成が終る（すなわち、回路データの入力が終る）と、被処理データ８１３をプログラマブル集積回路に渡し、被処理データ８１３に対する処理を開始する。プログラマブル集積回路で処理された結果のデータは、処理内容に依存する所定の遅延を伴って、処理結果出力装置によってヘッダ（４）を付加されたデータ列９２０となって後続の装置１２００へ出力される。
【００５５】
装置１２００はＴ０２の時点で装置１１００からデータ列８２０の受け取りを開始する。装置１２００はヘッダ（２）８２１を調べ、先送りデータ８３０を後続の装置１３００に対して出力する。
【００５６】
Ｔ０４で先送りデータ８３０の出力が終ると、装置１２００は入力される回路データ（２）８２２を用いて、装置１２００内のプログラマブル集積回路の再構成を開始する。Ｔ０５においてプログラマブル集積回路の再構成が終ると、装置１２００は入力データ待ちの状態に入る。
【００５７】
Ｔ０７において、装置１１００からデータ列９１０の出力が再び始まると、装置１２００はヘッダ（４）を調べ、入力される処理結果データ（１）に対する処理を開始し、その処理結果にヘッダ（５）を付加したデータ列９３０を、後続の装置１３００に対して出力する。
【００５８】
装置１３００はＴ０３の時点で装置（２）１２００からデータ列８３０を受けとる。装置１３００は入力データ列８３０のヘッダ（３）８３１を調べ、入力される回路データ（３）８３２を用いて装置１３００内のプログラマブル集積回路の再構成を行ない、入力データ待ちの状態となる。
【００５９】
Ｔ０８において、再び装置１２００からデータ列８３０の出力が始まると、装置１３００は、ヘッダ（５）を調べ、処理結果データ（２）に対してさらなる処理を開始する。処理内容に依存する所定の遅延の後、Ｔ０９において処理結果データ（３）９４０の出力を開始する。
【００６０】
装置１３００からの出力データ９４０は、Ｔ０９において開始され、Ｔ１０において終了する。すなわち、装置１１００，１２００，１３００に入力されるデータ列８１０に対して、Ｔ０４において、装置１３００のプログラマブル集積回路の再構成が終了し、Ｔ０５において、装置１２００のプログラマブル集積回路の再構成が終了し、Ｔ０６において、装置１１００のプログラマブル集積回路の再構成が終了する。このとき、それぞれの装置の回路データ（３），（２），（１）８３２，８２２，８１２は、装置１１００，１２００，１３００のデータ流に沿って、配信される。
【００６１】
装置がそれぞれ再構成された後に、被処理データ８１３は入力され、装置１１００で処理されデータ列９２０として出力し、それを受けて装置１２００では、そのデータ列９２０を処理しデータ列９３０として出力する。同様にデータ列９３０は装置１３００で処理され、データ列９４０として最終的な処理結果データ（３）（データ列９４０）が出力される。
【００６２】
このように本装置を直列的に拡張を行なうことによって、後続の装置へ効率良く回路データを送ることができ、装置１１００でのデータ処理が開始されるより前に後続の装置１２００，１３００のプログラマブル集積回路を再構成させておくことができる。
【００６３】
本実施例で構成している装置の段数は２つ以下で構成することも可能であるし、４つ以上の構成をとれることも明らかである。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００６４】
【発明の効果】
以上のように、本発明では、ヘッダの内容により本装置の動作を決定し、単に記憶装置に回路データを保存し、そこから読み出して再構成回路に回路データを入力する以外にバッファから直接、再構成用回路に回路データを入力する手段を提供することにより、記憶装置への無駄な書き込みや読み出しを省くことができ、装置を縮小することができるという効果がある。
【００６５】
このことは、特に、時間的に変化するような回路データや、どのようなデータとその処理系の回路データが入力されるかわからないような場合に有効である。
【００６６】
また、本装置は、入力データのデータ列と、出力データのデータ列を同じフォーマットで提供することが可能であるため、本装置を容易にデータ流の中に拡張することができ、しかも、接続する装置間に余計な制御線を必要としない。
【００６７】
加えて、複数のプログラマブル集積回路の制御を全体に渡って制御するのではなく、個々のプログラマブル集積回路のそばに置くことで、制御回路を縮小することができる。
【００６８】
さらに、上記のような機能を提供することにより、複数のプログラマブル集積回路に対して、効率的な回路データの配信を行なうことができる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態を示すブロック図である。
【図２】図１へ入力するデータの一般的な構成要素を示す図である。
【図３】データ入力装置が生成する、図２に準じた入力データ例を示す図である。
【図４】図１の動作を示す流れ図である。
【図５】図４における、先送りデータに関する処理を示す流れ図である。
【図６】図４における、回路データに関する処理を示す流れ図である。
【図７】図４における、被処理データに関する処理を示す流れ図である。
【図８】データ入力装置が生成する、図２に準じた入力データの別の例を示す図である。
【図９】図８のデータ列を図１に入力した場合の動作を説明するためのタイムチャートである。
【符号の説明】
１０００  データ入力装置
１１００，１２００，１３００  データ処理装置
１１０１  入力データ用バッファ
１１０２  制御回路
１１０３  記憶装置
１１０４  先送りデータ線
１１０５  回路データ線
１１０６  再構成用回路
１１０７  被処理データ線
１１０８  プログラマブル集積回路
１１０９  処理結果用バッファ
１１１０  処理結果出力装置
２１０  ヘッダ
２２０  先送りデータ
２３０  回路データ
２４１〜２４ｎ  被処理データ
３１０，３２０，３３０  データ列
３１１，３２１，３３１  ヘッダ
３１２，３２２  回路データ
３１３，３３２  被処理データ
８１０，９２０，９３０，９４０  データ列
８２０，８３０  先送りデータ（データ列）
８１１，８２１，８３１  ヘッダ
８１２，８２２，８３２  回路データ
８１３  被処理データ
【図１】
0004054935.tif 000002
【図２】
0004054935.tif 000003
【図３】
0004054935.tif 000004
【図４】
0004054935.tif 000005
【図５】
0004054935.tif 000006
【図６】
0004054935.tif 000007
【図７】
0004054935.tif 000008
【図８】
0004054935.tif 000009
【図９】
0004054935.tif 000010