(57)【特許請求の範囲】
【請求項１】
テストフローやテストデータがプログラムされているＣＰＵからの信号に基づき被テストＩＣに出力するテスト波形のタイミングを設定するＩＣテスタにおいて、複数のタイミング設定を比較し、上記タイミング設定の違いが少ない順にテスト項目を並べ替えると共に、同じタイミング設定があれば、このタイミング設定処理を省略する手段を設けたことを特徴とするＩＣテスタ。
【請求項２】
最初のテスト項目のタイミング設定を基準にして以後のテスト項目のタイミング設定の異なる部分を変更データとして抽出し、テスト項目毎に変更データのみを設定する手段を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
テスト項目毎の変更データ数が予め定められた最大変更データ数よりも大きくなる場合、全テストピンのデータを送付する処理に切り換える手段を設けたことを特徴とする請求項２記載のＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＩＣの電気的特性をテストするＩＣテスタに関するものであり、特にタイミング設定に関するものである。
【０００２】
【従来の技術】
ＩＣテスタは被テストＩＣへ任意の電気信号を入力し、被テストＩＣから出力される電気信号を任意の電圧と任意のタイミングで比較／判定することで、被テストＩＣの電気的特性をテストするものである。
ＩＣテスタは上記機能に関して複数チャンネル持っているものが一般的であり、複数の入出力端子を有するＩＣに対して、異なるテスト条件の信号を入力したり、異なるテスト条件の比較／判定が可能である。図８は従来の複数チャンネルを有するＩＣテスタの内の１チャンネルに着目し、その基本的回路構成の概略を示すブロック構成図であり、本図に基づいて動作を説明する。
【０００３】
まず、図８に基づいて、被テストＩＣへ出力するテスト波形を形成する基本的なプロセスについて説明する。図において、２１は被テストＩＣのテストスペックに従ってテストフローやテストデータがプログラムされているＩＣテスタ制御ＣＰＵであり、必要に応じてＣＰＵバス２３を介して、ＩＣテスタ２２の各内部回路ヘデータを設定する。２４はＩＣテスタ２２の基準動作信号を形成し、テスト波形の条件変化周期（以後、テスト周期）を発生する基準周期発生回路、２５はテスト周期毎に各記憶回路のアドレス指定信号を発生するＩＣテスタ制御回路、２６はテスト波形の変化タイミングを生成するタイミング発生回路であり、基準周期発生回路２４が発生するテスト周期をプログラマブルに遅延させる機能を有する。
【０００４】
遅延量はＩＣテスタ制御ＣＰＵ２１からタイミング発生回路２６が持つ図示しない記憶回路ヘテスト項目毎に設定される。２７はテストパターン記憶回路であり、テストパターンがＩＣテスタ制御ＣＰＵ２１から予め設定されており、ＩＣテスタ制御回路２５から入力されるアドレス信号により、テスト周期毎に必要なテストパターンを出力する。２８はタイミング発生回路２６が出力するタイミング信号とテストパターン記憶回路２７が出力するテストパターンを各テスト周期毎に合成し、テスト波形を形成するテスト波形形成回路、２９はテスト波形形成回路２８が出力するテスト波形の電圧値を増幅するテスト波形電圧増幅回路であり、コンタクト端子３０を介して、被テストＩＣにテスト波形を出力する。
【０００５】
更に、テスト波形電圧増幅回路２９はＯＮ（電圧出力状態）／ＯＦＦ（高抵抗状態）切換機能を有しているのが一般的であり、更にテスト波形形成回路２８はタイミング発生回路２６が出力するタイミング信号の一部とテストパターン記憶回路２７が出力するテストパターンの一部からテスト波形電圧増幅回路２９のＯＮ／ＯＦＦ切換信号を形成するテスト波形入力制御信号も形成する。
次に、被テストＩＣから入力される信号を比較／判定する基本的なプロセスをまとめる。
【０００６】
３１は被テストＩＣが出力する電圧値と基準電圧値とを比較する電圧比較回路であり、テスト波形形成回路２８は電圧比較回路３０が出力する比較結果を任意の時間で判定する判定回路としての役目も果たし、被テストＩＣの出力信号がテストスペックを満足していることを判定する。そして判定結果をＣＰＵバス２３を介して、ＩＣテスタ制御ＣＰＵ２１に転送するものである。
以上の様にタイミング発生回路２６やテストパターン記憶回路２７は、１テストピンに対して複数回路存在するのが一般的であるが、以後は説明を簡略化するため、１テストピンで１タイミング発生回路と仮定して、テスト波形形成を例にタイミング設定のシーケンスを説明する。
【０００７】
図９は５つのテスト項目を持つブログラムを例にして、テスタ制御ＣＰＵ２１が従来のテストプログラムを制御する例を示すイメージ図である。テスタ制御ＣＰＵ２１の記憶領域では、ブログラムがテストフローとテストデータに分割されて記憶されており、この関係を図９においてはフローチャートと表で示している。
テスタ制御ＣＰＵ２１はテストフローに従いテストを実行する。その動作を説明すると、テスト項目１設定で、テスタ制御ＣＰＵ２１がＣＰＵバス２３を介して、ＩＣテスタ２２のタイミング発生回路２６へテストデータ記憶領域に記憶されているタイミング設定１のテストデータを設定する。
【０００８】
テスタ制御ＣＰＵ２１は、テストデータの設定が終了すると、テスト実行処理を行い、図示しないＩＣテスタ２２から転送されるテスト終了信号を受信してテストを終了する。テストが終了すると、ＩＣテスタ２２はＣＰＵバス２３を介して、テスタ制御ＣＰＵ２１へテスト結果を転送する。テスタ制御ＣＰＵ２１は、テスト結果を受信することで、被テストＩＣの良／不良を判断する。
更に、テスト項目２設定では、テスタ制御ＣＰＵ２１が、ＩＣテスタ２２ヘタイミング設定２のテストデータを転送し、テスト項目２を実行する。以上の処理をテストフローに従って数回繰り返すことで、被テストＩＣの複数のテスト項目に対して、電気的特性をテストすることができる。
【０００９】
【発明が解決しようとする課題】
従来のＩＣテスタは以上のように構成されているので、図９に示すタイミングデータ例の様に、テスト項目１とテスト項目４のタイミング設定が全く同じ場合、或いはテスト項目１とテスト項目３やテスト項目１とテスト項目５のようにタイミング設定の大部分が同じ場合（テスト項目１とテスト項目３の違いは、１・２テストピンの設定が違い、テスト項目１とテスト項目５の違いは、３・４テストピンの設定が違う）でも、全てのテストピンのタイミング設定を行わなければならない為、タイミング設定回数が多くなり、テスト時間が長くなるという問題点があった。
【００１０】
この発明は以上のような課題を解決するためになされたものであり、タイミングデータの送付回数、１回当たりの送付データ量を少なくし、テスト時間を短縮することができるＩＣテスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明の請求項１に係るＩＣテスタは、テストフローやテストデータがプログラムされているＣＰＵからの信号に基づき被テストＩＣに出力するテスト波形のタイミングを設定するものであって、複数のタイミング設定を比較し、タイミング設定の違いが少ない順にテスト項目を並べ替えると共に、同じタイミング設定があれば、このタイミング設定処理を省略する手段を設けたものである。
【００１２】
この発明の請求項２に係るＩＣテスタは、最初のテスト項目のタイミング設定を基準にして以後のテスト項目のタイミング設定の異なる部分を変更データとして抽出し、テスト項目毎に変更データのみを設定する手段を設けたものである。
【００１３】
この発明の請求項３に係るＩＣテスタは、テスト項目毎の変更データ数が予め定められた最大変更データ数よりも大きくなる場合、全テストピンのデータを送付する処理に切り換える手段を設けたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施形態を図に基づいて説明する。図１はこの発明の実施の形態１によるＩＣテスタの基本的回路構成の概略を示すブロック構成図であり、被テストＩＣへ出力するテスト波形を形成する基本的なプロセスについて説明する。図において、１は被テストＩＣのテストスペックに従ってテストフローやテストデータがプログラムされているＩＣテスタ制御ＣＰＵであり、必要に応じてＣＰＵバス３を介して、ＩＣテスタ２の各内部回路ヘデータを設定する。４はＩＣテスタ２の基準動作信号を形成し、テスト波形の条件変化周期（以後、テスト周期）を発生する基準周期発生回路、５はテスト周期毎に各記憶回路のアドレス指定信号を発生するＩＣテスタ制御回路、６はテスト波形の変化タイミングを生成するタイミング発生回路であり、基準周期発生回路４が発生するテスト周期をプログラマブルに遅延させる機能を有する。
【００１６】
遅延量はＩＣテスタ制御ＣＰＵ１からタイミング発生回路６が持つ図示しない記憶回路ヘテスト項目毎に設定される。７はテストパターン記憶回路であり、テストパターンがＩＣテスタ制御ＣＰＵ１から予め設定されており、ＩＣテスタ制御回路５から入力されるアドレス信号により、テスト周期毎に必要なテストパターンを出力する。８はタイミング発生回路６が出力するタイミング信号とテストパターン記憶回路７が出力するテストパターンを各テスト周期毎に合成し、テスト波形を形成するテスト波形形成回路、９はテスト波形形成回路８が出力するテスト波形の電圧値を増幅するテスト波形電圧増幅回路であり、コンタクト端子１０を介して、被テストＩＣにテスト波形を出力する。
【００１７】
尚、本発明はタイミング設定に関するものである為、増幅電圧の設定の説明は省略する。テスト波形電圧増幅回路９はＯＮ（電圧出力状態）／ＯＦＦ（高抵抗状態）切換機能を有しているのが一般的であり、更にテスト波形形成回路８はタイミング発生回路６が出力するタイミング信号の一部とテストパターン記憶回路７が出力するテストパターンの一部からテスト波形電圧増幅回路９のＯＮ／ＯＦＦ切換信号を形成するテスト波形入力制御信号も形成する。
次に、被テストＩＣから入力される信号を比較／判定する基本的なプロセスをまとめる。
【００１８】
１１は被テストＩＣが出力する電圧値と基準電圧値とを比較する電圧比較回路であり、テスト波形形成回路８は電圧比較回路１０が出力する比較結果を任意の時間で判定する判定回路としての役目も果たし、被テストＩＣの出力信号がテストスペックを満足していることを判定する。そして判定結果をＣＰＵバス３を介して、ＩＣテスタ制御ＣＰＵ１に転送するものである。
以上の様にタイミング発生回路６やテストパターン記憶回路７は、１テストピンに対して複数回路存在するのが一般的であるが、以後は説明を簡略化するため、１テストピンで１タイミング発生回路と仮定して、テスト波形形成を例にタイミング設定のシーケンスを説明する。
【００１９】
図２はＩＣテスタ制御ＣＰＵ１のテストプログラム記憶イメージを示す図であり、図３はテストフローの並び替えを示すフローチャートである。
本発明においては、５つのテスト項目に対し、テストフローの順番を並べ替えることで、タイミングデータの設定回数が最小になるようにするものである。そのため最初のテスト項目のタイミング設定を基準にして、以降のテスト項目のタイミング設定と比較して、変更データの少ない順にテスト順序を決定する。そして同一タイミング設定の間は、タイミングデータをＩＣテスタ２へ設定することを省略するよう制御するものである。このタイミング設定処理の省略により、テスト時間が短縮される。
【００２０】
次に詳細なテスト項目の並べ替えの制御フローを図２と図３を用いて説明する。図２はテストプログラムに記述されているテストフローと各テスト項目のテストデータである。１回目のテスト実行の際、テスト項目１のテストデータを基準にして、テスト項目２以降のテストデータと比較し、データの違いが少ないテスト項目の順に、テスト順序記憶領域にテスト順序を記憶する。この際、テスト項目１とテスト項目４が同じタイミング設定である為、テスト項目４のテスト順序が２番目となり、テスト項目３とテスト項目５が２ピン分のタイミング設定が異なる為、テスト項目３のテスト順序が３番目で、テスト項目５のテスト順序が４番目になる。
【００２１】
テスト項目２については、２５６ピン分のタイミング設定が異なる為、テスト順序が５番目となる。この様に実行順序制御開始から実行順序制御終了までの間のテストフローに記述されているテスト項目に対し、テスト順序とタイミングデータの違いが記憶される。２回目テスト以降では、図３に示すように、テストフローのテスト順序が並び替えられ、更にテスト項目４のタイミング設定が省略されて、テストが実行される。
【００２２】
つまり、当初記憶されているテストフローは無視され、実行順序制御開始項目から実行順序制御終了項目迄の間では、テスト順序記憶領域に記憶されているテスト順序に従って、タイミング設定やテストが実行される。
又、１回目テスト実行の際、タイミング設定の異なるテスト項目に関しては、同じタイミング設定であるかどうかの確認を実施していない為、これらのタイミング設定に関しては、２回目以降のテスト実行時に繰り返しタイミングデータの比較を行って、テストデータの違いが少ない順にテスト項目の並び替えを行う。
【００２３】
実施の形態２．
図４はこの発明の実施の形態２によるテストプログラム記憶イメージを示す図であり、図５はテストフローの並び替えを示すフローチャートである。
本実施形態においては、実施の形態１のテスト順序の並べ替えによる同一タイミングデータの設定を省略する機能に、更にタイミングデータの変更部分のみを抽出して、変更データのみを設定する機能を加えることで、同一タイミング設定の間はタイミング設定を省略し、且つタイミング設定が変更されても変更部分のみを設定するものである。これによりタイミング設定処理に要する時間を更に短縮することができる。
【００２４】
詳細なテスト項目の並べ替えの制御フローを図４と図５を用いて説明する。図４に示すテストフローとテストデータは図２のものと同じである。
１回目のテスト実行の際、テスト項目１のテストデータを基準にして、テスト順序を並び替える方法は実施の形態１の場合と同様である。並び替えが終了した後、実行順序制御終了の処理を実行する時、タイミングデータにおける変更データの抽出処理を実施する。変更データの抽出処理の詳細な動作を次に示す。テスト項目４では、直前のテスト項目１と比較して、同じタイミングデータである為、変更データは抽出しない。
【００２５】
テスト項目３では、直前のテスト項目４と比較して、１ピンと２ピンのタイミングデータが違う為、変更データαとして、１ピンと２ピンの値を５０として記憶する。テスト項目５は直前のテスト項目３と比較して、１ピンと２ピンと３ピンと４ピンのタイミングデータが違う為、変更データβとして、１ピンと２ピンの値を１００、３ピンと４ピンの値を５０として記憶する。テスト項目２は直前のテスト項目５と比較して、１ピン〜２５６ピン全てのタイミングデータが違う為、変更データγとして、１〜２５６ピンの値を２００として記憶する。２回目テスト以降では、図５に示す並び替え後のテストフローの様に、テスト項目４のタイミング設定が省略され、更にテスト項目３、テスト項目５及びテスト項目２のタイミングの変更データのみが設定される。
【００２６】
即ち実施の形態１の場合と同様に、当初のプログラムフローが無視され、実行順序制御開始項目から実行順序制御終了項目迄の間では、テスト順序記憶領域に記憶されているテスト順序に従って、タイミング設定（変更データの設定）やテストが実行される。
又、１回目テスト実行の際、ｌタイミング設定の異なるテスト項目に関しては、同じタイミング設定であるかどうかの確認を実施していない為、これらのタイミング設定に関しては、２回目以降のテスト実行時に繰り返しタイミングデータの比較を行って、テストデータの違いが少ない順にテスト項目の並び替えを行い、変更データの更新を行う。
【００２７】
実施の形態３．
図６はこの発明の実施の形態３によるテストプログラム記憶イメージを示す図であり、図７はテストフローの並び替えを示すフローチャートである。
ＩＣテスタ制御ＣＰＵ１からＩＣテスタ２へタイミングデータを転送する際、全テスタピン分のタイミングデータを一括して転送すると、ＩＣテスタ制御ＣＰＵ１内のメモリ領域とＩＣテスタ２のタイミング設定回路６のメモリ領域を対応させて、ＤＭＡ（ダイレクトメモリアクセス）等の高速データ転送技術を利用することで、時間短縮を図ることが可能となる。しかし変更データの様に、ＩＣテスタ２の特定のテストピンに対して、タイミングデータを転送する場合は、通常のＣＰＵ処理に依らなければならず、単位データ当たりの転送時間が長くなってしまう。このことにより、本実施形態においては、テスト項目毎の変更データ数が最大変更データ数ｎを越える場合、全テストピンのデータを送付する処理に切り換えるものである。
【００２８】
詳細なテスト項目の並べ替えの制御フローを図６と図７を用いて説明する。図６に示すテストフローとテストデータは図４のものと同じである。
１回目のテスト実行の際、テスト項目１のテストデータを基準にして、テスト順序を並び替える方法や、変更データの抽出の方法は、実施の形態２の場合と同様である。この際、「全テストピンのタイミング発生回路６へデータを設定する時間」と「任意のタイミング発生回路へデータを設定する時間×ｎ」を比べ、後者の時間の方が大きくなる最大変更データ数ｎの値を予め決めておき、変更データの数と最大変更データ数ｎを比較して、変更データ数がｎより多くなる場合は、抽出された変更データを抹消し、基準タイミングデータとしてそのテスト項目のタイミングデータをＩＣテスタ２に設定する。
【００２９】
ｎが２００ピンであると仮定して処理の詳細を記載すると、変更データαと変更データβのデータ数は何れも２００ピンより少ない為、変更データとして保存し、テスト項目２の変更データ（実施の形態２では変更データγとしていた）は、２５６ピンである為、テスト項目２のタイミングデータをタイミング設定Ｂとして、基準タイミングデータに登録する。
２回目テスト以降では、図７に示す並び替え後のテストフローの様に、テスト項目４のタイミング設定が省略され、更にテスト項目３、テスト項目５のタイミングの変更データのみが設定される。
更にテスト項目２の全テストピン分のタイミングデータの設定が行われる。
【００３０】
即ち実施の形態２の場合と同様に、当初のプログラムフローが無視され、実行順序制御開始項目から実行順序制御終了項目迄の間では、テスト順序記憶領域に記憶されているテスト順序に従って、タイミング設定やテストが実行される。
又、１回目テスト実行の際、タイミング設定の異なるテスト項目に関しては、同じタイミング設定であるかどうかの確認を実施していない為、これらのタイミング設定に関しては、２回目以降のテスト実行時に繰り返しタイミングデータの比較を行って、ｌテストデータの違いが少ない順にテスト項目の並び替えを行い、変更データの更新を行う。
【００３１】
実施の形態４．
上記実施の形態におけるタイミング設定の省略手段は、テストを複数回実施することで最適なテスト順序や変更データを抽出する方法が得られることとなる。しかしテスト実行１回目で、テストフローとテストデータの関連づけが確定するので、実行順序制御終了時点で、実施の形態２や実施の形態３ではテスト実行２回目以降で実施する並び替えや変更データの抽出をテスタ制御ＣＰＵ１のみで繰り返し行うことにより、最適なテスト順序や変更データの抽出が可能となる。これは、テスタ制御ＣＰＵ１での処理となる為、ＩＣテスタ２へのタイミングデータを転送する時間が省略出来ることとなり、更にテスト時間を短縮させることができる。
【００３２】
又、上記の処理を実際のＩＣテスタ２を使用せず、図示しない仮想テスト実行手段を使用することで、テスト項目毎にテスト順序や基準タイミングデータや変更タイミングデータとの関連付けを形成することもできる。
テストプログラムに変更データ記憶領域やテスト順序記憶領域を設けることで、仮想テスト実行手段により形成されたデータをテストプログラムに記憶させる。このデータをテストプログラムと共にローディングすることで、テスト制御ＣＰＵ１で行っていた一連のテストデータ生成処理を省略することができる。これにより、実際のテストを実行する際のテスト時間を最短にすることが可能となる。
即ち本実施形態によれば、テスト項目の実行順序やタイミングデータ（基準，変更）のテスト情報を記憶するメモリを設け、初回テストの実行時、若しくはテスト実行前にテスト順序やタイミングデータを生成するものである。
【００３３】
【発明の効果】
この発明の請求項１に係るＩＣテスタによれば、テストフローやテストデータがプログラムされているＣＰＵからの信号に基づき被テストＩＣに出力するテスト波形のタイミングを設定するものであって、複数のタイミング設定を比較し、タイミング設定の違いが少ない順にテスト項目を並べ替えると共に、同じタイミング設定があれば、このタイミング設定処理を省略する手段を設けたので、タイミングデータの設定回数を最小にすることにより、テスト時間を省略することができる。
【００３４】
この発明の請求項２に係るＩＣテスタによれば、最初のテスト項目のタイミング設定を基準にして以後のテスト項目のタイミング設定の異なる部分を変更データとして抽出し、テスト項目毎に変更データのみを設定する手段を設けたので、タイミング設定処理に要する時間を更に短縮することができる。
【００３５】
この発明の請求項３に係るＩＣテスタによれば、テスト項目毎の変更データ数が予め定められた最大変更データ数よりも大きくなる場合、全テストピンのデータを送付する処理に切り換える手段を設けたので、単位データ当たりの転送時間を短くすることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による回路構成を示すブロック構成図である。
【図２】  この発明の実施の形態１によるプログラム記憶イメージを示す図である。
【図３】  この発明の実施の形態１によるテストフローを示すフローチャートである。
【図４】  この発明の実施の形態２によるプログラム記憶イメージを示す図である。
【図５】  この発明の実施の形態２によるテストフローを示すフローチャートである。
【図６】  この発明の実施の形態３によるプログラム記憶イメージを示す図である。
【図７】  この発明の実施の形態３によるテストフローを示すフローチャートである。
【図８】  従来の回路構成を示すブロック構成図である。
【図９】  従来のプログラム記憶イメージを示す図である。
【符号の説明】
１  ＣＰＵ、２  ＩＣテスタ。
【図１】
0004093683.tif 000002
【図２】
0004093683.tif 000003
【図３】
0004093683.tif 000004
【図４】
0004093683.tif 000005
【図５】
0004093683.tif 000006
【図６】
0004093683.tif 000007
【図７】
0004093683.tif 000008
【図８】
0004093683.tif 000009
【図９】
0004093683.tif 000010