(57)【特許請求の範囲】
【請求項１】
一組のＦｉｎＦＥＴ形状を生成するための方法であって、
ＦＥＴレイアウト中のゲートの位置を検出する段階と、
前記ゲートのゲート軸を見つけ出す段階と、
前記ゲート上に一致させて前記一組のＦｉｎＦＥＴ形状を生成する段階と、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して水平方向に垂直に引き伸ばす段階と、
を含む方法。
【請求項２】
前記位置検出段階が、
前記ＦＥＴレイアウト中の活性領域を決定する段階と、
前記ＦＥＴレイアウト中のポリシリコン線を決定する段階と、
前記ゲートを、前記活性領域と前記ポリシリコン線の交点として識別する段階と
を含む、請求項１に記載の方法。
【請求項３】
前記ゲート上の前記ＦｉｎＦＥＴ形状が生成されていない部分に除去領域を定義する段階と、
前記ゲート軸に対して水平方向に垂直に前記除去領域を引き伸ばす段階と、
前記活性領域から前記引き伸ばされた除去領域に対応する部分を除去する段階と、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記ＦＥＴレイアウト中のゲートの位置を検出する段階は、少なくとも２つのゲートを検出するものであり、
前記ゲートのゲート軸を見つけ出す段階は、前記少なくとも２つのゲートのそれぞれについてゲート軸を見つけ出すものであり、
前記ゲート上に一致させて前記一組のＦｉｎＦＥＴ形状を生成する段階は、前記少なくとも２つのゲート上に一致させてそれぞれ一組のＦｉｎＦＥＴ形状を生成するものであり、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して水平方向に垂直に引き伸ばす段階は、前記それぞれの一組のＦｉｎＦＥＴ形状を前記それぞれのゲート軸に対して水平方向に垂直に引き伸ばすものであり、
前記活性領域から前記引き伸ばされた除去領域に対応する部分を除去する段階の後に、引き伸ばされた前記それぞれの一組のＦｉｎＦＥＴ形状の間に存在する前記活性領域を、一組の設計制約条件を満たすように調整する段階をさらに含む、請求項３に記載の方法。
【請求項５】
前記一組の設計制約条件が最小幅および最小間隔を含み、前記調整段階が、
前記活性領域の前記最小幅よりも狭い部分を除去する段階と、
前記活性領域に領域を追加して、前記活性領域の前記最小間隔よりも狭いギャップを埋める段階と
を含む、請求項４に記載の方法。
【請求項６】
前記生成段階が、
１つの前記一組のＦｉｎＦＥＴ形状を前記ゲート上に配置する段階と、
それぞれの追加のＦｉｎＦＥＴ形状を、他の全てのＦｉｎＦＥＴ形状から少なくとも所定の距離だけ離して前記ゲート上に配置する段階と、を含む、請求項１に記載の方法。
【請求項７】
前記生成段階が、前記ゲートの範囲内の長方形の領域を識別する段階をさらに含み、それぞれのＦｉｎＦＥＴ形状が前記長方形の領域上に配置される、請求項６に記載の方法。
【請求項８】
コンピュータを制御してＦｉｎＦＥＴ形状を生成するためのプログラムであって、
前記コンピュータに、
ＦＥＴレイアウト中のゲートの位置を検出する手順と、
前記ゲートのゲート軸を見つけ出す手順と、
前記ゲート上に一致させて一組のＦｉｎＦＥＴ形状を生成する手順と、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して水平方向に垂直に引き伸ばす手順と、
を実行させるためのプログラム。
【請求項９】
前記ゲートの位置を検出する手順が、
レイアウト中の活性領域を決定する手順と、
前記ＦＥＴレイアウト中のポリシリコン線を決定する手順と、
前記ゲートを、前記活性領域と前記ポリシリコン線の交点として識別する手順と、
を含む、請求項８に記載のプログラム。
【請求項１０】
前記コンピュータに、
前記ゲート上の前記ＦｉｎＦＥＴ形状が生成されていない部分に除去領域を定義する手順と、
前記ゲート軸に対して水平方向に垂直に前記除去領域を引き伸ばす手順と、
前記活性領域から前記引き伸ばされた除去領域に対応する部分を除去する手順と、
をさらに実行させる、請求項９に記載のプログラム。
【請求項１１】
前記ＦＥＴレイアウト中のゲートの位置を検出する手順は、少なくとも２つのゲートを検出する手順であり、
前記ゲートのゲート軸を見つけ出す手順は、前記少なくとも２つのゲートのそれぞれについてゲート軸を見つけ出す手順であり、
前記ゲート上に一致させて前記一組のＦｉｎＦＥＴ形状を生成する手順は、前記少なくとも２つのゲート上に一致させてそれぞれ一組のＦｉｎＦＥＴ形状を生成する手順であり、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して水平方向に垂直に引き伸ばす手順は、前記それぞれの一組のＦｉｎＦＥＴ形状を前記それぞれのゲート軸に対して水平方向に垂直に引き伸ばす手順であり、
前記コンピュータに、前記活性領域から前記引き伸ばされた除去領域に対応する部分を除去する手順の後に、引き伸ばされた前記それぞれの一組のＦｉｎＦＥＴ形状の間に存在する前記活性領域を、一組の設計制約条件を満たすように調整する手順をさらに実行させる、請求項１０に記載のプログラム。
【請求項１２】
前記一組の設計制約条件が最小幅を含み、前記一組の設計制約条件を満たすように調整する手順が、前記活性領域の前記最小幅よりも狭い部分を除去する手順である、請求項１１に記載のプログラム。
【請求項１３】
前記一組の設計制約条件が最小間隔を含み、前記一組の設計制約条件を満たすように調整する手順が、前記活性領域に領域を追加して、前記活性領域の前記最小間隔よりも狭いギャップを埋める手順である、請求項１１に記載のプログラム。
【請求項１４】
前記ゲート上に一致させて一組のＦｉｎＦＥＴ形状を生成する手順が、１つの前記一組のＦｉｎＦＥＴ形状を前記ゲート上に配置する手順であり、
前記コンピュータに、それぞれの追加のＦｉｎＦＥＴ形状を、前記ゲート上の他の全てのＦｉｎＦＥＴ形状から少なくとも所定の距離だけ離して前記ゲート上に配置する手順をさらに実行させる、請求項８に記載のプログラム。
【請求項１５】
前記コンピュータに、前記ゲートの範囲内の長方形の領域を識別する手順をさらに実行させ、
前記１つの前記一組のＦｉｎＦＥＴ形状を前記ゲート上に配置する手順、及び、前記それぞれの追加のＦｉｎＦＥＴ形状を、前記ゲート上の他の全てのＦｉｎＦＥＴ形状から少なくとも所定の距離だけ離して前記ゲート上に配置する手順が、それぞれのＦｉｎＦＥＴ形状を前記長方形の領域上に配置する手順である、請求項１４に記載のプログラム。
【請求項１６】
一組のＦｉｎＦＥＴ形状を生成するためのシステムであって、
ＦＥＴレイアウト中のゲートの位置を検出し、前記ゲートのゲート軸を見つけ出すための位置検出システムと、
前記ゲート上に一致させて前記一組のＦｉｎＦＥＴ形状を生成するための生成システムと、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して水平方向に垂直に引き伸ばし、前記ＦＥＴレイアウトを修正するための修正システムと、
を含むシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、電界効果トランジスタ（ＦＥＴ）および３次元ＦＥＴ（ＦｉｎＦＥＴ）レイアウトに関する。詳細には本発明は、ＦＥＴレイアウトを分析することによって一組のＦｉｎＦＥＴ形状を生成する。さらに、この一組のＦｉｎＦＥＴ形状セットを含むようにＦＥＴレイアウトを修正することによって、ＦｉｎＦＥＴレイアウトを生み出すことができる。このＦｉｎＦＥＴレイアウトをさらに、電気制約条件または設計制約条件、あるいはその両方を満たすように修正することができる。
【０００２】
【従来の技術】
電子デバイスのレイアウトの生成においてＦＥＴは一般に、１本または数本のポリシリコンの線と交差したシリコンの活性領域によって定義される。シリコン活性領域はたいてい２次元の平らなシリコン層である。最近の進歩によって、この平らな層の代わりに３次元シリコン層を使用して、一般にＦｉｎＦＥＴと呼ばれている構造を生み出すことが可能になった。
【０００３】
ＦｉｎＦＥＴは、従来のＦＥＴにはないいくつかの利点を提供する、完全に空乏したボディを有する二重ゲートＦＥＴである。これらの利点には、より低いオフ電流を与え、またはより低いしきい電圧を可能し、あるいはその両方を行うしきい電圧より低い電圧でのほぼ理想的なターンオフ、ボディ効果によるドレイン電流の損失がないこと、（しばしばシリコン・オン・インシュレータ（ＳＯＩ）ＦＥＴに関連づけられる）「浮遊」ボディ効果がないこと、より高い電流密度、より低い電圧動作、ならびに短チャネル効果によるしきい電圧およびオフ電流の劣化が小さいことが含まれる。さらにＦｉｎＦＥＴは、従来のＦＥＴおよびＳＯＩ  ＦＥＴよりも簡単に、より小さな物理寸法およびより低い動作電圧にスケールダウンすることができる。
【０００４】
ＦＥＴレイアウトはしばしば、シリコン活性領域およびポリシリコン線から成る所望の形状を表す形状を組み込むことによって生み出される。ＦＥＴレイアウトを作成した後、これを使用して活性領域マスクを生成する。次いでこの活性領域マスクを使用して正確な活性領域を適用する。この適用プロセスはいくつかの制約条件によって制限される。例えば、活性領域の幅は最小でなければならず、活性領域間に残す間隔も最小でなければならない。
【０００５】
ＦＥＴレイアウトを比較的に簡単に設計することができるソフトウェア製品は数多く存在する。これには例えば、IBM社のNiagara、Avant!（登録商標）、MetrographicsおよびCadence（登録商標）が含まれる。しかし、ＦｉｎＦＥＴレイアウトを生成するソリューションは今のところない。
【０００６】
そのため、ＦＥＴレイアウトに基づいて一組のＦｉｎＦＥＴ形状を生成することが求められている。さらに、一組のＦｉｎＦＥＴ形状を含むようにＦＥＴレイアウトを修正することによってＦｉｎＦＥＴレイアウトを生み出すことも求められている。さらに、ＦｉｎＦＥＴレイアウトが、電気制約条件または設計制約条件、あるいはその両方を確実に満たすことも求められている。
【０００７】
【発明が解決しようとする課題】
本発明は、ＦＥＴレイアウトを使用して一組のＦｉｎＦＥＴ形状を生成する。
【０００８】
本発明はさらに、一組のＦｉｎＦＥＴ形状を含むようにＦＥＴレイアウトを修正することによってＦｉｎＦＥＴレイアウトを生み出すことができる。
【０００９】
本発明はさらに、ＦｉｎＦＥＴレイアウト中の活性領域を、電気制約条件または設計制約条件、あるいはその両方を満たすように修正することができる。
【００１０】
【課題を解決するための手段】
本発明の第１の態様は、一組のＦｉｎＦＥＴ形状を生成するための方法であって、ＦＥＴレイアウト中のゲートの位置を検出する段階と、前記ゲートのゲート軸を見つけ出す段階と、前記ゲートと一致した前記一組のＦｉｎＦＥＴ形状を生成する段階と、前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して垂直に引き伸ばす段階を含む方法を提供する。
【００１１】
本発明の第２の態様は、ＦｉｎＦＥＴ形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、ＦＥＴレイアウト中のゲートの位置を検出するためのプログラム・コードと、前記ゲートのゲート軸を見つけ出すためのプログラム・コードと、前記ゲートと一致した前記一組のＦｉｎＦＥＴ形状を生成するためのプログラム・コードと、前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して垂直に引き伸ばすためのプログラム・コードを含むコンピュータ・プログラム製品を提供する。
【００１２】
本発明の第３の態様は、一組のＦｉｎＦＥＴ形状を生成するためのシステムであって、ＦＥＴレイアウト中のゲートの位置を検出するための位置検出システムと、前記ゲートと一致した一組のＦｉｎＦＥＴ形状を生成するための生成システムを含むシステムを提供する。
【００１３】
【発明の実施の形態】
本発明は、ＦｉｎＦＥＴを部分的に定義する一組のＦｉｎＦＥＴ形状を生成する方法を提供する。この方法は、ＦＥＴレイアウト（少なくとも１つのＦＥＴを含む電子デバイスのレイアウトを定義するデータ）を分析して一組のＦｉｎＦＥＴ形状を生成する。これは、ＦＥＴレイアウト中のゲートの位置を検出し、ゲートと一致した一組のＦｉｎＦＥＴ形状を生成することによって実施される。本発明はさらに、一組のＦｉｎＦＥＴ形状を含むようにＦＥＴレイアウトを修正することによってＦＥＴレイアウトからＦｉｎＦＥＴレイアウト（少なくとも１つのＦｉｎＦＥＴを含む電子デバイスのレイアウトを定義するデータ）を生み出すための方法およびシステムを提供する。
【００１４】
図１を参照すると、本発明の一態様に基づくＦｉｎＦＥＴレイアウト生成システム１０が示されている。ＦｉｎＦＥＴレイアウト生成システム１０は一般に、コンピュータ１２およびプログラム・コード２８を含む。ユーザ２６は、コンピュータ１２およびプログラム・コード２８と対話してＦｉｎＦＥＴレイアウト４４を生成することができる。
【００１５】
コンピュータ１２は一般に、メモリ１４、中央処理装置（ＣＰＵ）１６、入出力（Ｉ／Ｏ）インタフェース１８およびバス２０を備える。さらに、タスクを処理するためのデータを記憶するデータベース２４を備えることもできる。メモリ１４（およびデータベース２４）は、磁気媒体、光媒体、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）、データ・キャッシュ、データ・オブジェクトなどを含む、知られている任意のタイプのデータ記憶媒体または伝送媒体、あるいはその両方を含むことができる。さらに、メモリ１４（およびデータベース２４）は、１つまたは複数のタイプのデータ記憶を含む単一の物理位置に配置し、またはさまざまな形態の複数の物理システム上に分散させることができる。ＣＰＵ１６は単一の処理ユニットを含み、あるいは１つまたは複数の位置、例えばクライアントおよびサーバ上に１つまたは複数の処理ユニットにわたって分散させることができる。サーバ・コンピュータは一般に、特定のハードウェアの動作を駆動するように設計されかつ他のシステム構成要素およびＩ／Ｏコントローラと両立する標準オペレーティング・システム・ソフトウェアを利用した、IBM社のRS6000などの、マルチプロセッサ・ベースの先進の中性能サーバを含む。Ｉ／Ｏインタフェース１８は、１つまたは複数の外部装置２２と情報を交換する任意のシステムを含むことができる。例えば外部装置２２は、ネットワーク・システム、モデム、キーボード、マウス、スキャナ、音声認識システム、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プリンタ、ディスク・ドライブなどを任意の個数で含む、知られている任意のタイプの入出力装置を含むことができる。バス２０は、コンピュータ１２の構成要素間の通信リンクを提供し、電気リンク、光リンク、無線リンクなどを含む知られている任意のタイプの伝送リンクを含むことができる。さらに、図示はされていないが、キャッシュ・メモリ、通信システム、システム・ソフトウェアなどの追加の構成要素をコンピュータ１２に組み込むこともできる。
【００１６】
一実施形態では、ＦｉｎＦＥＴレイアウト生成システム１０がＦＥＴレイアウト４０および設計制約条件４２を受け取る。図２に、例示的なＦＥＴレイアウト４０の一部分を示す。ＦＥＴレイアウト４０は、少なくとも１つのＦＥＴ４５および１本または複数本のポリシリコン線４６を定義したデータを含む。例えばＦＥＴ４５は、１つまたは複数のゲート４８および活性領域５０を含むことができる。ゲート４８は、活性領域５０とポリシリコン線４６の交点として識別することができる。動作時、活性領域５０は、ポリシリコン線４６を流れる電流のソースまたはドレインの働きをすることができる。
【００１７】
図１に示すとおり、プログラム・コード２８は位置検出システム３０を含む。図２を例として使用する。位置検出システム３０は、ＦＥＴレイアウト４０中のゲート４８の位置を検出する。ゲート４８は、まず最初にＦＥＴレイアウト４０中の活性領域５０およびポリシリコン線４６を決定することによって見つけ出すことができる。ゲート４８は次いで、活性領域５０とポリシリコン線４６の交点として識別される。位置検出システム３０はさらにゲート軸５２を見つけ出すことができる。ゲート軸５２は例えば、特定のゲート４８の長縁とすることができる。ゲート軸５２は、生成システム３２が一組のＦｉｎＦＥＴ形状を生成するときに使用される。これについては後に詳細に論じる。
【００１８】
図１にはさらに、ゲート４８と一致した一組のＦｉｎＦＥＴ形状を生成するための生成システム３２を含むプログラム・コード２８が示されている。図３〜５に、一組のＦｉｎＦＥＴ形状を生成するための本発明の一態様に基づく例示的ないくつかの段階を示す。図３に示すように、ＦＥＴレイアウト４０はゲート４８を含む。本発明のこの例示的な実現では、ＦｉｎＦＥＴ形状の配置がゲート４８の長方形の領域５４に限定される。その結果として、それぞれのゲート４８の位置を検出した後に、それぞれのゲート４８の長方形の領域５４を識別する。例えばゲート４８Ａは、傾いた領域５６によって接続された長方形の２つの領域５４Ａ、５４Ｂを含む。
【００１９】
図４に、この例示的な実現の次の段階を示す。一般的な方法の例としてゲート４８Ａを続けて使用すると、ＦｉｎＦＥＴ形状５８Ａをゲート４８Ａ上に配置することができる。それぞれのＦｉｎＦＥＴ形状５８のサイズまたは位置、あるいはその両方は、１つまたは複数の設計制約条件４２（図１）、または対応するポリシリコン線４６および活性領域５０のサイズ、あるいはその両方によって決定することができる。先に論じたとおり、それぞれのＦｉｎＦＥＴ形状５８は長方形領域５４上に配置することができる。あるいはＦｉｎＦＥＴ形状５８を、例えば傾いた領域５６を含むゲート４８上の任意の場所に配置することもできる。最初のＦｉｎＦＥＴ形状５８をゲート４８上に配置した後に、それぞれの追加のＦｉｎＦＥＴ形状５８を、ゲート４８（長方形領域５４）上の他の全てのＦｉｎＦＥＴ形状５８から少なくとも所定の距離だけ離してゲート４８（長方形領域５４）上に同じように配置することができる。ゲート４８Ａを例として続けて使用すると、まず最初に、ＦｉｎＦＥＴ形状５８Ａを長方形領域５４Ａ上の位置に配置することができる。ゲート４８Ａのゲート軸５２を使用して、以降のＦｉｎＦＥＴ形状５８の位置を決定することができる。これは例えば、ＦｉｎＦＥＴ形状５８Ａから移動する方向を示し、その範囲内でＦｉｎＦＥＴ形状５８を配置する総距離を定義することによって実施することができる。ゲート４８Ａ（長方形領域５４Ａ、５４Ｂ）上の他の全てのＦｉｎＦＥＴ形状５８から少なくとも所定の距離だけ離して追加のＦｉｎＦＥＴ形状５８をゲート４８Ａ（長方形領域５４Ａ、５４Ｂ）上に配置することができなくなったときに、ゲート４８Ａの一組のＦｉｎＦＥＴ形状５８は完成となる。この方法を、ＦＥＴレイアウト４０中のそれぞれのゲート４８またはそれぞれの長方形領域５４、あるいはその両方に対して繰り返す。
【００２０】
それぞれのゲート４８と一致したそれぞれの一組のＦｉｎＦＥＴ形状５８を生成した後に、それぞれの一組のＦｉｎＦＥＴ形状５８を、対応するゲート軸５２に対して垂直に引き伸ばすことができる。図５に、ゲート軸５２に対して垂直に引き伸ばした後の数組のＦｉｎＦＥＴ形状５８を示す。この例ではそれぞれのＦｉｎＦＥＴ形状５８が、対応するゲート４８の両側のゲート軸５２（長縁）から外側に引き伸ばされている。それぞれのＦｉｎＦＥＴ形状５８を引き伸ばす量は、１つまたは複数の設計制約条件４２（図１）、活性領域５０またはポリシリコン線４６、あるいはその全てによって決定することができる。
【００２１】
図５に、対応するゲート４８がそれぞれのＦｉｎＦＥＴ形状５８の中心の近くを実質的に通過するように配置された最終的な一組のＦｉｎＦＥＴ形状５８を示す。あるいは、それぞれのＦｉｎＦＥＴ形状５８の一端により近い位置をゲート４８が実質的に通過するようにすることもできる。さらに、配置し引き伸ばすものとしてＦｉｎＦＥＴ形状５８を説明してきたが、引伸し段階を必要とすることなく所望のサイズのＦｉｎＦＥＴ形状５８を適切に配置することもできることを理解されたい。さらにこの方法では、それぞれのゲート４８の位置を検出し、それぞれのＦｉｎＦＥＴ形状５８を配置し、それぞれのＦｉｎＦＥＴ形状５８を引き伸ばすが、例えば全てのゲート４８が見つけ出されなくても、１つまたは複数のＦｉｎＦＥＴ形状５８に対してそれぞれの段階を完全に実施することができることを理解されたい。
【００２２】
図１に示したとおり本発明はさらに修正システム３４を含むことができる。修正システム３４は、一組のＦｉｎＦＥＴ形状を含むようにＦＥＴレイアウトを修正することによってＦｉｎＦＥＴレイアウトを生み出すことができる。図６〜８に、ＦｉｎＦＥＴレイアウトを生成するための本発明の一態様に基づく例示的ないくつかの段階を示す。
【００２３】
図６に示すように例えば、ＦＥＴレイアウト４０中に除去領域６０を定義することができる。除去領域６０は、一組または数組のＦｉｎＦＥＴ形状５８によって置き換えられる活性領域５０の部分を表す。例えば、除去領域６０は初めに、特定のゲート４８（図２）に対応する活性領域５０の部分として定義することができる。除去領域６０は、ＦｉｎＦＥＴ形状に関して先に説明した方法とほぼ同じ方法でゲート軸５２（図２）に対して垂直に引き伸ばすことができる。あるいは、やはり先に説明したように除去領域６０を最初に、引伸し段階を必要とすることなく所望の領域として定義することもできる。
【００２４】
図７に、ＦＥＴレイアウト４０（図６）から生み出されたＦｉｎＦＥＴレイアウト４４の一部分を示す。図示のＦｉｎＦＥＴレイアウト４４は、活性領域１５０、数組のＦｉｎＦＥＴ形状１５８、１５８Ａ、１５８Ｂおよびポリシリコン線１４６を含むＦｉｎＦＥＴデバイス６１を有する。活性領域１５０は図６の活性領域５０から、それぞれの除去領域６０を除去することによって生み出される。次いで、一組または数組のＦｉｎＦＥＴ形状１５８、１５８Ａ、１５８Ｂが活性領域１５０に追加される。その結果、活性領域１５０は、一組または数組のＦｉｎＦＥＴ形状１５８、１５８Ａ、１５８Ｂによって定義された１つまたは複数の領域を含む。
【００２５】
しかし、一組の設計制約条件４２（図１）を満たすように活性領域１５０を調整する必要がある場合がある。設計制約条件４２は例えば、最小幅および最小間隔を含むことができる。これらの値は、製造プロセスの電気制約条件またはリソグラフィ制約条件、あるいはその両方によって決定することができる。以前の段階の結果として、活性領域１５０が最小幅よりも狭い部分を有する可能性がある。同様に、活性領域１５０の範囲内に最小間隔よりも狭いギャップが存在する可能性もある。
【００２６】
図１に示したとおりプログラム・コード２８はさらに、一組の設計制約条件４２を満たすようにＦｉｎＦＥＴレイアウト中の活性領域を調整するための調整システム３６を含むことができる。図７を再び参照する。例えば、設計制約条件４２が最小幅および最小間隔を含み、これらの制約条件が実質的に同じ距離であると仮定する。さらに、活性領域１５０の部分６２Ａ、６２Ｂが最小幅よりも幅が狭いと仮定する。調整システム３６は、活性領域１５０の部分６２Ａ、６２Ｂを除去する。しかし、例えば部分６２Ａを除去すると、ＦｉｎＦＥＴ形状１５８Ａ、１５８Ｂ間にギャップ（この時点では活性領域１５０の一部である）が生み出される。その結果として調整システム３６は、活性領域１５０に領域を追加してギャップを埋める。図８に、それぞれの段階を実行した後の例示的なＦｉｎＦＥＴレイアウト４４の一部分を示す。この図の活性領域１５０では部分６２Ａ、６２Ｂ（図７）が除去され、結果として生じたギャップを埋めるために追加の領域が追加されている。
【００２７】
図９に、本発明の一態様に基づくＦｉｎＦＥＴレイアウト生成方法を示す。初めに段階Ｓ１で、ＦＥＴレイアウト４０中のゲートの位置を検出する。ゲートは先に説明したとおり、ポリシリコン線と活性領域の交点によって定義することができる。ゲートの位置を検出したら、段階Ｓ２で、そのゲートのゲート軸を決定する。次いで段階Ｓ３で、ゲートと一致した一組のＦｉｎＦＥＴ形状を生成し、段階Ｓ４で、それぞれのＦｉｎＦＥＴ形状を、ゲート軸に垂直な方向へ所定の量だけ引き伸ばす。ＦｉｎＦＥＴ形状の生成は、１つまたは複数の設計制約条件４２によって部分的に決定することができる。
【００２８】
段階Ｓ５で活性領域の除去領域を定義する。最初に除去領域は、ゲートに対応する活性領域の部分として定義することができる。段階Ｓ６では除去領域を、ＦｉｎＦＥＴ形状に対する方法と同様の方法で引き伸ばす。次いで段階Ｓ７で、活性領域から除去領域を除去する。
【００２９】
これらの最初の段階を、ＦＥＴレイアウト中の１つまたは複数のゲートに対して繰り返す。所望のそれぞれのゲートに対してＦｉｎＦＥＴ形状を生成した後、段階Ｓ８で、活性領域にＦｉｎＦＥＴ形状を追加する。最後に段階Ｓ９で、先の一組の設計制約条件４２を満たすよう活性領域を調整する。その結果、完成したＦｉｎＦＥＴレイアウト４４が得られる。
【００３０】
図９に示した方法は本発明の方法の一例に過ぎないことを理解されたい。分かりやすくするためにそれぞれの段階は直線的に示した。いくつかの段階（例えば段階Ｓ１とＳ５）を並行して実行し、または段階を実行する順序を変更し、あるいはその両方を同時に行うことができる。さらに、いくつかの段階を一緒にし、またはいくつかの段階を省略し、あるいはその両方を同時に行うことができる。例えば、段階Ｓ１とＳ５を一緒にすることができ、最初の一組のＦｉｎＦＥＴ形状が所望のサイズである場合には段階Ｓ４を省略することができる。
【００３１】
以上の議論では、論じた方法段階を、メモリ１４に記憶されたプログラム製品（プログラム製品２８など）の命令を実行するコンピュータ１２のＣＰＵ１６などのプロセッサによって実行することができることを理解されたい。本明細書に記載したさまざまな装置、モジュール、機構およびシステムはハードウェア、ソフトウェアまたはハードウェアとソフトウェアの組合せの形態で実現することができること、および本明細書に示した方法とは異なる方法でコンパートメント化できることを理解されたい。これらは、本明細書に記載した方法を実行するように適合された任意のタイプのコンピュータ・システムまたは他の装置によって実現することができる。ハードウェアとソフトウェアの一般的な組合せは、汎用コンピュータ・システムと、ロードし実行したときにこのコンピュータ・システムを本明細書に記載した方法を実行するように制御するコンピュータ・プログラムとの組合せである。あるいは、本発明の１つまたは複数の機能タスクを実行する専門ハードウェアを含む特定用途向けコンピュータを利用することもできる。本発明は、本明細書に記載した方法および機能の実現を可能にする全ての特徴を含み、コンピュータ・システムにロードしたときにこれらの方法および機能を実行することができるコンピュータ・プログラム製品中に組み込むこともできる。この文脈におけるコンピュータ・プログラム、ソフトウェア・プログラム、プログラム、プログラム製品またはソフトウェアは、情報処理能力を有するシステムに特定の機能を実行させることを意図した任意の言語、コードまたは表記の一組の命令の発現を意味する。この命令の発現は、直接に、もしくは（ａ）他の言語、コードまたは表記への変換または（ｂ）さまざまな材料形態での複製、あるいはその両方の後に続いて実施される。
【００３２】
本発明のさまざまな態様の以上の説明は例示および説明のために提示したものである。以上の説明は、本発明を余すところなく説明しようとするものでも、または本発明を開示の形態に限定しようとするものでもない。多くの修正および変形が可能であることは明らかである。このような修正および変形は当業者にはおそらく明白であり、添付の請求項によって定義される本発明の範囲に含まれるものである。
【００３３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３４】
（１）一組のＦｉｎＦＥＴ形状を生成するための方法であって、
ＦＥＴレイアウト中のゲートの位置を検出する段階と、
前記ゲートのゲート軸を見つけ出す段階と、
前記ゲートと一致した前記一組のＦｉｎＦＥＴ形状を生成する段階と、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して垂直に引き伸ばす段階と
を含む方法。
（２）前記位置検出段階が、
前記ＦＥＴレイアウト中の活性領域を決定する段階と、
前記ＦＥＴレイアウト中のポリシリコン線を決定する段階と、
前記ゲートを、前記活性領域と前記ポリシリコン線の交点として識別する段階と
を含む、上記（１）に記載の方法。
（３）前記ゲートに対応する前記活性領域の部分として除去領域を定義する段階と、
前記ゲート軸に対して垂直に前記除去領域を引き伸ばす段階と、
前記活性領域から前記除去領域を除去する段階
をさらに含む、上記（２）に記載の方法。
（４）前記一組のＦｉｎＦＥＴ形状を前記活性領域に追加する段階と、
一組の設計制約条件を満たすように前記活性領域を調整する段階と
をさらに含む、上記（３）に記載の方法。
（５）前記一組の設計制約条件が最小幅および最小間隔を含み、前記調整段階が、
前記活性領域の前記最小幅よりも狭い部分を除去する段階と、
前記活性領域に領域を追加して、前記活性領域の前記最小間隔よりも狭いギャップを埋める段階と
を含む、上記（４）に記載の方法。
（６）前記生成段階が、
１つの前記一組のＦｉｎＦＥＴ形状を前記ゲート上に配置する段階と、
それぞれの追加のＦｉｎＦＥＴ形状を、他の全てのＦｉｎＦＥＴ形状から少なくとも所定の距離だけ離して前記ゲート上に配置する段階
を含む、上記（１）に記載の方法。
（７）前記生成段階が、前記ゲートの範囲内の長方形の領域を識別する段階をさらに含み、それぞれのＦｉｎＦＥＴ形状が前記長方形の領域上に配置される、上記（６）に記載の方法。
（８）ＦｉｎＦＥＴ形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、
ＦＥＴレイアウト中のゲートの位置を検出するためのプログラム・コードと、
前記ゲートのゲート軸を見つけ出すためのプログラム・コードと、
前記ゲートと一致した前記一組のＦｉｎＦＥＴ形状を生成するためのプログラム・コードと、
前記一組のＦｉｎＦＥＴ形状を前記ゲート軸に対して垂直に引き伸ばすためのプログラム・コードと
を含むコンピュータ・プログラム製品。
（９）前記ゲートの位置を検出するように構成された前記プログラム・コードが、
前記ＦＥＴレイアウト中の活性領域を決定するためのプログラム・コードと、
前記ＦＥＴレイアウト中のポリシリコン線を決定するためのプログラム・コードと、
前記ゲートを、前記活性領域と前記ポリシリコン線の交点として識別するためのプログラム・コード
を含む、上記（８）に記載のコンピュータ・プログラム製品。
（１０）前記ゲートに対応する前記活性領域の部分として除去領域を定義するためのプログラム・コードと、
前記ゲート軸に対して垂直に前記除去領域を引き伸ばすためのプログラム・コードと、
前記活性領域から前記除去領域を除去するためのプログラム・コードと
をさらに含む、上記（９）に記載のコンピュータ・プログラム製品。
（１１）前記一組のＦｉｎＦＥＴ形状を前記活性領域に追加するためのプログラム・コードと、
一組の設計制約条件を満たすように前記活性領域を調整するためのプログラム・コードと
をさらに含む、上記（１０）に記載のコンピュータ・プログラム製品。
（１２）前記一組の設計制約条件が最小幅を含み、製品がさらに、前記活性領域の前記最小幅よりも狭い部分を除去するためのプログラム・コードを含む、上記（１１）に記載のコンピュータ・プログラム製品。
（１３）前記一組の設計制約条件が最小間隔を含み、製品がさらに、前記活性領域に領域を追加して、前記活性領域の前記最小間隔よりも狭いギャップを埋めるためのプログラム・コードを含む、上記（１１）に記載のコンピュータ・プログラム製品。
（１４）１つの前記一組のＦｉｎＦＥＴ形状を前記ゲート上に配置するためのプログラム・コードと、
それぞれの追加のＦｉｎＦＥＴ形状を、前記ゲート上の他の全てのＦｉｎＦＥＴ形状から少なくとも所定の距離だけ離して前記ゲート上に配置するためのプログラム・コード
をさらに含む、上記（８）に記載のコンピュータ・プログラム製品。
（１５）前記ゲートの範囲内の長方形の領域を識別するためのプログラム・コードをさらに含み、それぞれのＦｉｎＦＥＴ形状が前記長方形の領域上に配置される、上記（１４）に記載のコンピュータ・プログラム製品。
（１６）一組のＦｉｎＦＥＴ形状を生成するためのシステムであって、
ＦＥＴレイアウト中のゲートの位置を検出するための位置検出システムと、
前記ゲートと一致した一組のＦｉｎＦＥＴ形状を生成するための生成システム
を含むシステム。
（１７）生成されたそれぞれのＦｉｎＦＥＴ形状が、前記ゲート上の他の全てのＦｉｎＦＥＴ形状から少なくとも最小間隔の分だけ離れている、上記（１６）に記載のシステム。
（１８）前記一組のＦｉｎＦＥＴ形状を含むように前記ＦＥＴレイアウトを修正することによってＦｉｎＦＥＴレイアウトを生み出すための修正システムをさらに含む、上記（１６）に記載のシステム。
（１９）一組の設計制約条件を満たすように前記ＦｉｎＦＥＴレイアウト中の活性領域を調整するための調整システムをさらに含む、上記（１８）に記載のシステム。
（２０）前記一組の設計制約条件が最小幅を含み、前記活性領域の前記最小幅よりも狭い部分が除去される、上記（１９）に記載のシステム。
（２１）前記一組の設計制約条件が最小間隔を含み、前記最小間隔よりも狭い前記活性領域のギャップを埋める領域が前記活性領域に追加される、上記（１９）に記載のシステム。
【図面の簡単な説明】
【図１】本発明の一態様に基づくシステムを示す図である。
【図２】例示的なＦＥＴレイアウトの一部分を示す図である。
【図３】一組のＦｉｎＦＥＴ形状を生成するための本発明の一態様に基づく例示的な一段階を示す図である。
【図４】一組のＦｉｎＦＥＴ形状を生成するための本発明の一態様に基づく例示的な一段階を示す図である。
【図５】一組のＦｉｎＦＥＴ形状を生成するための本発明の一態様に基づく例示的な一段階を示す図である。
【図６】ＦｉｎＦＥＴレイアウトを生成するための本発明の一態様に基づく例示的な一段階を示す図である。
【図７】ＦＥＴレイアウトから生み出された本発明の一態様に基づくＦｉｎＦＥＴレイアウトの一部分を示す図である。
【図８】本発明の一態様に基づく例示的なＦｉｎＦＥＴレイアウトの一部分を示す図である。
【図９】本発明の一態様に基づくＦｉｎＦＥＴレイアウト生成方法を示す図である。
【符号の説明】
１０  ＦｉｎＦＥＴレイアウト生成システム
１２  コンピュータ
１４  メモリ
１６  中央処理装置（ＣＰＵ）
１８  入出力（Ｉ／Ｏ）インタフェース
２０  バス
２２  外部装置
２４  データベース
２６  ユーザ
２８  プログラム・コード
３０  位置検出システム
３２  生成システム
３４  修正システム
３６  調整システム
４０  ＦＥＴレイアウト
４２  設計制約条件
４４  ＦｉｎＦＥＴレイアウト
４５  ＦＥＴ
４６、４６Ａ、１４６  ポリシリコン線
４８、４８Ａ  ゲート
５０、１５０  活性領域
５２  ゲート軸
５４、５４Ａ、５４Ｂ  長方形領域
５６  傾いた領域
５８、５８Ａ、１５８、１５８Ａ、１５８Ｂ  ＦｉｎＦＥＴ形状
６０  除去領域
６１  ＦｉｎＦＥＴデバイス
６２Ａ、６２Ｂ  活性領域１５０の部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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