【事件の表示】
　平成　１年　特　許　願　第　９２５３２号「半導体メモリ装置」拒絶査定に対する審判事件（平成２年１１月５日出願公開、特開平　２−２７０２００）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
（手続の経緯・本願の発明）
　本願は、平成１年４月１１日の出願であって、その請求項１に係る発明は、平成８年９月２７日付けの手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲に記載されたとおりのものと認める。
「誤り訂正機能を有する半導体メモリ装置であって、
　データ信号をストアするための第１のメモリセルと、
　誤り訂正のための誤り訂正信号をストアするための第２のメモリセルと、
　前記第１および第２のメモリセルからの出力信号に応答してストアされたデータの誤りを検出する誤り検出手段と、
　前記第１のメモリセルに接続され、前記誤り検出手段に応答して前記第１のメモリセルから検出された信号の誤りを訂正する誤り訂正手段と、
　前記第２のメモリセルに接続され、外部的に与えられるテストモード選択信号に応答してテストのための所定のテスト信号を前記第２のメモリセルに供給するテスト信号供給手段とを含み、
　前記第２のメモリセルは、供給されたテスト信号に応答してテスト結果を示す信号を出力し、
前記第２のメモリセルに接続され、テスト結果を示す信号に応答して前記第２のメモリセルの状態を判定する判定手段を含む、半導体メモリ装置。」
（引用例）
　これに対し、原査定の拒絶の理由において引用された、本願の出願前に国内において頒布された刊行物である特開昭６２−２９９０００号公報（以下、「引用例」という。）には、「発明が解決しようとする問題点　このような従来のＥＣＣ回路では第２図中の冗長ビットアレイに外部から直接データを書き込むことができないし、また冗長ビットアレイの情報を外部に読み出すことができない。（中略）本発明はこの点を鑑みてなされたもので冗長ビットアレイ中のメモリセルに対して外部からデータを読み出し書き込むことが可能なＥＣＣ回路付き半導体メモリを供給することを目的とする。」（第２頁右上欄１５行乃至第２頁左下欄１１行）、「次にＥＣＣＳＴＰがイネーブル時について説明する。この場合、符号化回路４、誤り検出回路５は通常動作せず、符号化回路４の出力Ｂは高インピーダンス状態になり、検査情報は冗長ビットアレイに入力されない。また誤り検出回路５の出力である誤り検出信号ＥＤはディセーブル状態となり、誤り訂正回路６は常にデータを訂正しない状態となり、メモリセル内の情報がそのまま入出力回路７を通して外部に送出される一方セレクタ回路３は情報ビットアレイ中のメモリセルにつながるビットラインを選択するだけでなく、冗長ビットアレイ中につながるビットラインＡ、Ａ´も選択可能となる。したがって、冗長ビットアレイに対して、外部から入出力回路７、セレクタ回路３を通して情報ビットアレイに対するのと同様に任意のデータを書き込んだり読み出したりすることが可能になる。」（第３頁左上欄第３乃至１９行）及び「本発明によれば、外部からの制御信号によりＥＣＣ機能を停止して冗長ビットアレイ中のメモリセルに対して外部から直接データを読み書きをすることが可能であり、検査時に前メモリセルを検査できるという効果を有する。またＥＣＣ機能付きメモリ開発時に冗長ビットアレイとＥＣＣ回路を分離して機能チェックでき不良解析が非常に容易になり開発時期を短縮化できるという効果をを有する。」（第３頁右上欄１２乃至２０行）及び第１図の記載からみて、
　引用例には、
「誤り検出訂正回路を有する半導体メモリであって、データをストアするための情報ビットアレイと、誤り検出訂正のためのデータをストアするための冗長ビットアレイと、前記情報および冗長ビットアレイからのデータに応答してストアされたデータの誤りを検出する誤り検出回路と、
　前記情報ビットアレイに接続され、前記誤り検出回路に応答して前記情報ビットアレイから検出されたデータの誤りを訂正する誤り訂正回路と、前記冗長ビットアレイに接続され、外部的に与えられるＥＣＣ機能停止の制御信号に応答して、セレクタ回路は、冗長ビットアレイ中にビットラインＡ、Ａ´を選択可能となり、冗長ビットアレイに対して、外部から入出力回路、セレクタ回路を通して任意のデータを書き込んだり読み出したりすることが可能な半導体メモリ」が記載されているものと認められる。
（本願の請求項１に係る発明と引用例に記載された発明との対比）
　そこで、本願の請求項１に係る発明（前者）と引用例に記載された発明（後者）とを対比すると　後者の「半導体メモリ」、「情報ビットアレイ」、「冗長ビットアレイ」、「誤り検出回路」「誤り訂正回路」、「ＥＣＣ機能停止の制御信号」及び「セレクタ回路」がそれぞれの機能に照らし、それぞれ前者の「半導体メモリ装置」、「第１のメモリセル」、「第２のメモリセル」、「誤り検出手段」、「誤り訂正手段」、「テストモード選択信号」及び「テスト信号供給手段」に相当するから、
　両者は、
「誤り訂正機能を有する半導体メモリ装置であって、データ信号をストアするための第１のメモリセルと、誤り訂正のための誤り訂正信号をストアするための第２のメモリセルと、前記第１および第２のメモリセルからの出力信号に応答してストアされたデータの誤りを検出する誤り検出手段と前記第１のメモリセルに接続され、前記誤り検出手段に応答して前記第１のメモリセルから検出された信号の誤りを訂正する誤り訂正手段と、前記第２のメモリセルに接続され、外部的に与えられるテストモード選択信号に応答してテストのためのテスト信号を前記第２のメモリセルに供給するテスト信号供給手段とを含む半導体メモリ装置」の点で一致し、
（１）テストのためのテスト信号として、
　前者においては、所定のテスト信号を供給するのに対して、
　後者においては、任意のテスト信号を供給する点、
（２）前者においては、第２のメモリセルが、供給されたテスト信号に応答してテスト結果を示す信号を出力し、前記第２のメモリセルに接続されテスト結果を示す信号に応答して前記第２のメモリセルの状態を判定する判定手段を有するのに対して、
　後者においては、そのような判定手段を半導体メモリ装置中に有していない点において相違しているものと認められる。
（当審の容易性の判断）
　上記相違点（１）について、
　メモリセルのテストのための信号として、所定のテスト信号を用いることは、本願出願前に周知の技術手段（例えば、特開昭５５−６４６９９号公報、特開昭５７−３２９９号公報参照）であるから、その周知の技術手段を引用例記載の半導体メモリの冗長ビットアレイの所定のテスト信号として用いて本願の請求項１に係る発明の構成とすることに、格別の困難性は認められない。
　上記相違点（２）について、
　半導体メモリにそのメモリセルの試験のための回路を付加することにより、テストモード時にそのメモリセルの状態を判定することは、本願出願前に周知の技術手段（例えば、特開昭５５−６４６９９号公報、特開昭５７−３２９９号公報参照）であるから、その周知の技術手段を引用例記載の半導体メモリの冗長ビットアレイに用いて本願の請求項１に係る発明の構成とすることに、格別の困難性は認められない。
　そして、請求項１に係る発明の効果は、引用例に記載の発明の効果から容易に予測できる程度のものと認める。
　なお、請求人代理人は、平成９年１月２３日付け審判請求理由補充書において、本願発明はＥＸＯＲゲート２４の信号Ｑ４が「１」か「０」かを判別するだけで誤り訂正メモリセルの検査が簡単であるので、引用例よりも有利な効果を奏する旨主張している。
　しかし、上記周知の技術手段であるメモリセルの状態を判定する回路も、該回路からの出力信号が「０」か「１」かの判定により、メモリの良否の判定を行っていることから、上記出願人の主張は採用できない。
（むすび）
　したがって、本願の請求項１に係る発明は、引用例に記載された発明及び周知の技術手段に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。