(57)【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配置され、且つ、該メモリセルのデータ入出力端子が接続される複数のビット線と、上記メモリセルの選択端子が接続される複数のワード線とが設けられたメモリアレイを備え、上記ワード線が選択レベルに駆動されることで該ワード線に接続されたメモリセルの入出力端子が対応するビット線に導通されると共に、データ信号の入出力によりビット線に現れた電位をセンスアンプで増幅するように構成された半導体記憶装置において、
ワード線を選択レベルに駆動するタイミングとほぼ同時に上記センスアンプによる増幅動作を開始させ、ワード線を選択レベルから非選択レベルに立ち下げるタイミングとほぼ同時かそれより後に上記センスアンプによる増幅動作を終了させる通常動作モードと、
上記センスアンプによる増幅動作の終了を上記通常動作モードの場合より所定時間早くしてワード線を非選択レベルに立ち下げるタイミングより前に行うテストモードとを有していることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、前記半導体記憶装置はＤＲＡＭであることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、前記半導体記憶装置はＳＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に適用して有用な技術に関し、例えば、半導体記憶装置をスクリーニングテストする技術に利用して特に有用な技術に関する。
【０００２】
【従来の技術】
半導体メモリの不良は、半導体ウェハ製造後のプローブテストやパッケージング後の選別試験で検出している。
【０００３】
近年、半導体メモリの大容量化ならびに高速化に伴い、半導体内部の微細化や低電圧化が進んでいる。こうしたなか、プローブテストや選別試験では不良を発見することの難しい不良が発生することがある。
【０００４】
本発明者らは、このような半導体メモリの不良解析を行った結果、ビット線間に生じる比較的に抵抗の高いショートが不良の要因の１つであることを明らかにした。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のプローブテストや選別試験でビット線間のショートを検出しようとしても、ショート箇所の抵抗が比較的に高い場合には、検出することが難しいことが分かった。例えばＤＲＡＭにおいて隣接したビット線ＢＬ１，ＢＬ２がショートしていた場合を考えると、この場合には、ライト動作によりビット線にライトデータが入力された後に、ビット線ＢＬ１からビット線ＢＬ２に流れる電流とセンスアンプから供給される電流が打ち消しあってビット線の電位がさほど増減しないことがある。すなわち、図５（ｇ）や（ｈ）に示すように、ビット線ＢＬ１，ＢＬ２の電位が、論理値“１”のデータに対応する電位ＶＤＤや、論理値“０”のデータに対応する電位ＶＢＢから僅かに変位した電位にしか増減せず、不良として再現させることが難しいため、プローブテストや選別試験では発見することが難しい。
【０００６】
この発明の目的は、従来のプローブテストや選別試験において発見することが難しい比較的に抵抗の高いビット線間ショート等の不良を、半導体メモリ内のモード設定により、従来と同様の検査方法でも発見し易くすることができる半導体記憶装置を提供することにある。
【０００７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００９】
すなわち、複数のメモリセルがマトリクス状に配置され、且つ、該メモリセルのデータ入出力端子が接続される複数のビット線と、上記メモリセルの選択端子が接続される複数のワード線とが設けられたメモリアレイを備え、上記ワード線が選択レベルに駆動されることで該ワード線に接続されたメモリセルの入出力端子が対応するビット線に導通されると共に、データ信号の入出力によりビット線に現れた電位をセンスアンプで増幅するように構成された半導体記憶装置において、ワード線を選択レベルに駆動するタイミングとほぼ同時に上記センスアンプによる増幅動作（ビット線の電圧を増幅する動作）を開始させ、ワード線を選択レベルから非選択レベルに立ち下げるタイミングとほぼ同時かそれより後に上記センスアンプによる増幅動作を終了させる通常動作モードと、上記センスアンプによる増幅動作の終了を上記通常動作モードの場合より所定時間早くしてワード線を非選択レベルに立ち下げるタイミングより前に行うテストモードとを有するように構成する。
【００１０】
このような手段によれば、上記テストモードの動作により、ワード線が非選択レベルに戻されてメモリセルに格納されるデータが確定する前に、センスアンプの増幅動作が行われない期間が生じることとなる。従って、ビット線間に比較的抵抗の高いショート不良があった場合にも、このセンスアンプの非動作期間にビット線から電流が流出又は流入してビット線の電位を増減させ、データ破壊が生じやすくなり、それを次の読出し動作で検出できる。それゆえ、従来のプローブテストや選別試験で検出できなかったような比較的抵抗の高いビット線間ショートを、同様の試験でも検出することが可能となる。
【００１１】
具体的には、ワード線の立上りを指示するアクティブコマンド、ビット線を指定した書込み又は読出しを指示するライトコマンド又はリードコマンド、並びに、ワード線の初期化を指示するプリチャージコマンド等が制御回路から出力される半導体記憶装置においては、テストモードにおけるセンスアンプの増幅動作の開始又は終了のタイミングを上記ライトコマンド又はリードコマンドに基づいて与えるように構成すると良い。
【００１２】
また、メモリアレイをそれぞれ備えた複数のメモリバンクを有し、上記センスアンプが複数のメモリバンクで共有され、且つ、該センスアンプと複数のメモリバンクのメモリアレイとがスイッチ回路（シェアードスイッチ）により接続状態と非接続状態とに切り換え可能に構成されている半導体記憶装置においては、上記センスアンプの増幅動作の開始又は終了を上記スイッチ回路（シェアードスイッチ）のオン／オフにより切り換えるように構成すると良い。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１４】
図１は、本発明に係る半導体記憶装置の実施例であるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の全体構成を示すブロック図である。同図に示されるＳＤＲＡＭ１は、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
【００１５】
この実施例のＳＤＲＡＭ１は、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を備え、各メモリバンクＢＮＫ０〜ＢＮＫ３で各々独立にデータの読み書きが可能に構成されている。上記メモリバンクＢＮＫ０〜ＢＮＫ３には１個又は複数に分割されたメモリアレイ２１…が含まれる。該メモリアレイ２１には、マトリクス配置された複数のダイナミック型のメモリセルＭＣ…（図２参照）と、行方向（Ｘ方向）に配線された複数の相補ビット線ＢＬ１…，ＢＬ１／…および列方向（Ｙ方向）に配線された複数のワード線ＷＬ…が設けられ、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルＭＣのデータ入出力端子は行毎の相補ビット線ＢＬ１…，ＢＬ１／…の一方に結合されている。
【００１６】
図２には、シェアードセンスアンプ方式のＳＤＲＡＭにおけるメモリアレイ構成の概略図を示す。
【００１７】
この実施例のＳＤＲＡＭ１では、センスアンプＳＡを、複数のメモリアレイ２１…間で共有するシェアードセンスアンプ方式を採用している。センスアンプＳＡは、メモリセルＭＣからのデータ読出しによって夫々の相補ビット線ＢＬ１…，ＢＬ１／…に現れる微小電位差を検出して増幅する回路である。センスアンプＳＡとメモリアレイ２１…との間には、センスアンプＳＡをメモリアレイ２１のビット線ＢＬ…，ＢＬ／…と接続又は非接続状態に切り換える例えばトランスファーゲート（シェアードＭＯＳとも呼ぶ）からなるシェアードスイッチ３１Ａ〜３１Ｄが設けられており、データの読み書きが行われるメモリアレイ２１側のシェアードスイッチがオン状態にされ、データの読み書きが行われないメモリアレイ側のシェアードスイッチがオフ状態にされることで、選択されたメモリアレイ２１のみでデータの読み書きが行われるようになっている。
【００１８】
上記のメモリバンクＢＮＫ０〜ＢＮＫ３には、図１に示すように、Ｘアドレスデータを所定タイミングまでラッチしたりリフレッシュ駆動などの制御をアレイごとに行うＸアドレスラッチ＆アレイコントロール回路２２、Ｘアドレスデータをデコードして対応するワード線ＷＬを選択するＸアドレスデコーダＸ−ＤＥＣ、選択されたワード線ＷＬを選択レベルに駆動する図示略のワードドライバ、Ｙアドレスラッチ＆アドレスカウンタ１３から入力されたＹアドレスデータをプリデコードするＹプリデコーダＹ−ＰＲＥ、プリデコードされた信号をデコードして対応するビット線ＢＬ，ＢＬ／を選択するＹアドレスデコーダＹ−ＤＥＣ、選択されたビット線ＢＬ，ＢＬ／をデータ入出力回路２３，２３が接続されたコモンデータ線に接続する図示略のカラムスイッチ、読出しデータ信号を増幅するメインアンプＭＡや書込みデータ信号を増幅するライトアンプＷＡを含んだデータ入出力回路２３，２３、データ入出力回路２３，２３を活性化又は非活性化させてメモリセルＭＣのデータの読出し又は書込みを制御するリード／ライト制御回路Ｒ／ＷＣＯＮＴ等が、それぞれ設けられている。
【００１９】
上記のＸアドレスラッチ＆アレイコントロール回路２２は、入力されたＸアドレスデータをラッチすると共に制御回路１４からのアクティブコマンドＡＣＴＶに従ってＸアドレスデコーダＸ−ＤＥＣにＸアドレスデータを出力したり、Ｘアドレスデータの上位２ビットにより指定されるメモリバンクＢＮＫ０〜ＢＮＫ３の何れかのメモリアレイ２１を選択して、該選択されたメモリアレイ２１にセンスアンプＳＡを接続するシェアードスイッチ３１Ａ〜３１Ｄ…のオン／オフを切り換えたり、ワードドライバやセンスアンプＳＡをアクティブ／非アクティブな状態に切り換えたりする。また、リフレッシュカウンタにより所定の周期でメモリアレイの各メモリセルＭＣにデータの再書込みを行う機能も有している。
【００２０】
また、このＳＤＲＡＭ１には、複数のメモリバンクＢＮＫ０〜ＢＮＫ３とは別に、外部入力されるＹアドレスデータをラッチするとともに制御回路１４からのライトコマンド（又はリードコマンド）に基づき出力したり、バーストモードの読出し動作や書込み動作の際に連続アドレスを自動生成して出力する機能を有したＹアドレスラッチ＆カウンタ１３、各メモリバンクＢＮＫ０〜ＢＮＫ３から読み出された出力データＤＱ０，ＤＱ１をクロックＣＬＫに同期させて外部出力するために所定期間ラッチするレイテンシラッチ回路１５ａ，１５ｂ、該レイテンシラッチ回路１５ａ，１５ｂのタイミング制御を行うレイテンシコントロール回路１８、出力データを外部出力する出力バッファ１６ａ，１６ｂ、外部から入力されるデータマスク信号ＤＱＭにより書込みデータを所定ビット単位でマスクすることが可能なＨｉ−Ｚ（ハイインピーダンス）コントロール回路１７、図示しないモードレジスタに設定されているデータをデコードして動作モードを指定する信号を各Ｘアドレスラッチ＆アレイコントロール回路２２…に供給するモードデコーダ１１、モードレジスタに設定されているテストモードの種別を指定するＤＦＴ設定ビットの値に基づき各Ｘアドレスラッチ＆アレイコントロール回路２２…にテストモードの動作を指示するシェアードオフ制御ＤＦＴ信号ＴＳＨＲＣやセンスアンプＳＡ起動タイミング制御ＤＦＴ信号ＴＳＡＣを供給するＤＦＴ（Design For Testing）デコーダ１２、外部から入力される制御信号ＣＳ／，ＲＡＳ／，ＣＡＳ／，ＷＥ／，ＣＫＥ，ＣＬＫに応じて各メモリバンクＢＮＫ０〜ＢＮＫ３に設けられたＸアドレスラッチ＆アレイコントロール回路２２…およびリード／ライト制御回路１４…や、Ｙアドレスラッチ＆カウンタ１３に、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥやプリチャージコマンドＰＲＥ等のコマンドに応じて各部のタイミング制御を行う制御回路１４とが設けられている。
【００２１】
なお、上記のレイテンシラッチ回路１５ａ，１５ｂや出力バッファ１６ａ，１６ｂ、およびデータ入出力回路２３…は、特に制限されないが２系統設けられ、一度に入出力されるデータ単位はデータＤＱ０とデータＤＱ１の２ビットに構成されている。
【００２２】
また、この実施例のＳＤＲＡＭ１には、図示しないモードレジスタが設けられ、外部からモードレジスタ設定情報を書込み可能なように構成されている。モードレジスタには、バースト読出しの際の読出しデータの長さを示すバーストレングス、ＣＡＳ／の入力からデータ出力までのクロックサイクル数を示すＣＡＳレイテンシ、バースト読出しの種別を示すバーストタイプなどの設定ビットのほか、ＳＤＲＡＭ１の動作モードを設定する設定ビットが設けられており、該ビットに所定の設定情報を書き込むことで通常動作を行わせる通常モードと、テスト動作を行わせるテストモードの何れかに切り換え可能になっている。また、テストモードの種別を示すＤＦＴ設定ビットも設けられており、テストモードが指定された場合にそのテストモードの種別も設定できるようになっている。
【００２３】
制御回路１４は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ／、カラムアドレスストローブ信号ＣＡＳ／、Ｘアドレスストローブ信号ＲＡＳ／、および、ライトイネーブル信号ＷＥ／などの外部制御信号と共に、モードレジスタから所定の情報が入力される。ＳＤＲＡＭ１において外部入力される制御信号ＣＡＳ／，ＲＡＳ／，ＷＥ／は通常のＤＲＡＭやＳＲＡＭの場合の意義と異なり、ＳＤＲＡＭ１ではそれら制御信号の組み合わせにより規定されるコマンドに基づいて動作する。制御回路１４は、該コマンドを内部タイミング信号として生成し各回路に出力する制御ロジックである。
【００２４】
コマンドには、例えば、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ、プリチャージコマンドＰＲＥなどがある。次に、通常動作モードにおけるこれらコマンドの概要について説明する。
【００２５】
アクティブコマンドＡＣＴＶは、Ｘアドレスラッチ＆アレイコントロール回路２２…に対して、ラッチしているＸアドレスデータをＸアドレスデコーダＸ−ＤＥＣへ供給する指示とメモリバンクＢＮＫ０〜ＢＮＫ３の選択を有効にする指示とを与えるコマンドであり、制御信号ＣＳ／，ＲＡＳ／がローレベル、制御信号ＣＡＳ／，ＷＥ／がハイレベルになることで規定される。このときＸアドレスデータの上位２ビットに示される信号がメモリバンクＢＮＫ０〜ＢＮＫ３の選択信号とされ、残りの下位ビットに示されるアドレスがワード線ＷＬを選択するＸアドレスデータとして取り込まれる。そして、図５に示すように、このアクティブコマンドＡＣＴＶが指定されると、Ｘアドレスデータにより指定される何れかのメモリバンクＢＮＫ０〜ＢＮＫ３がバンク制御信号により選択され、次いで、該バンク内の選択されたメモリアレイ２１がメモリアレイ制御信号によりアクティブにされ、更に、Ｘアドレスデータによりワード線ＷＬが選択されて、当該ワード線ＷＬに接続されたメモリセルＭＣの入出力端子が夫々対応する相補ビット線ＢＬ，ＢＬ／の一方に導通される。
【００２６】
上記のメモリアレイ選択信号は、Ｘアドレスデータの上位２ビットに示されるバンク制御信号がバッファ等を経て所定時間遅延された信号である。そして、このメモリアレイ選択信号により、選択されたメモリアレイ２１のワードドライバやセンスアンプＳＡを駆動する制御信号がローレベルにされて該ワードドライバやセンスアンプＳＡがアクティブにされる一方、選択されていないメモリアレイ側のシェアードスイッチ３１Ａ，３１Ｄがオフ状態にされる。なお、シェアードスイッチ３１Ａ〜３１Ｄ…は非制御時にはオン状態とされているので、選択されたメモリアレイ２１側のシェアードスイッチ３１Ｂ，３１Ｃはオン状態のままとされる。
【００２７】
リードコマンドＲＥＡＤは、バーストリード動作の開始と、Ｙアドレスラッチ＆カウンタ１３にＹアドレス信号の出力を指示するコマンドであり、制御信号ＣＳ／，ＣＡＳ／がロウレベル、制御信号ＲＡＳ／，ＷＥ／がハイレベルになることで規定される。そして、該コマンドによりＹアドレス信号がからＹプリデコーダＹ−ＰＲＥに出力されＹアドレスデコーダＹ−ＤＥＣでデコードされて、選択されたカラムスイッチがオンされる。そして、選択されたビット線ＢＬ１…，ＢＬ１／…からメインアンプＭＡにデータが読み出されて、入出力バスに出力される。そして、上記レイテンシラッチ回路１５ａ，１５ｂやＣＭＯＳバッファ１６ａ，１６ｂにおいて、設定されたＣＡＳレイテンシーの値で規定されるクロック信号ＣＬＫの立ち上がりに同期して外部に出力される。
【００２８】
ライトコマンドＷＲＩＴＥは、バーストライト動作の開始と、Ｙアドレスラッチ＆カウンタ１３にＹアドレス信号の出力を指示するコマンドであり、制御信号ＣＳ／，ＣＡＳ／，ＷＥ／がロウレベル、制御信号ＲＡＳ／がハイレベルになることで規定される。そして、該コマンドにより、Ｙアドレス信号がＹプリデコーダＹ−ＰＲＥに出力されＹアドレスデコーダＹ−ＤＥＣでデコードされて、選択されたカラムスイッチがオンされる。そして、外部から入出力バスに入力されライトアンプＷＡにより増幅されて、選択されたビット線ＢＬ，ＢＬ／に入力される。ライトデータ信号がビット線ＢＬ，ＢＬ／に入力されるとライトアンプＷＡは非アクティブにされ、その後は、センスアンプＳＡにより相補ビット線ＢＬ，ＢＬ／が所定の電圧に保たれる。
【００２９】
プリチャージコマンドＰＲＥは、Ｘラッチ＆アレイコントロール回路２２に対してプリチャージ動作の開始を指示するコマンドであり、制御信号ＣＳ／，ＲＡＳ／，ＷＥ／がロウレベル、制御信号ＣＡＳ／がハイレベルになることで規定される。そして、図５に示すように、このプリチャージコマンドＰＲＥが指定されると、Ｘアドレス信号の上位２ビットからなるバンク制御信号がローレベルにされて、それに基づきメモリアレイ選択信号もローレベルにされる。メモリアレイ選択信号がローレベルになると、それに基づきワード線ＷＬを選択駆動していたワードドライバが非アクティブにされて、該ワード線ＷＬの電圧が非選択レベルまで下げられて該ワード線ＷＬに接続されていたメモリセルＭＣの入出力端子とビット線が非導通状態にされる。その後、メモリアレイ選択信号がロウレベルにされたことに基づきオフ状態にされていたシェアードスイッチ３１Ａ，３１Ｄがオン状態にもどされ、且つ、センスアンプＳＡが非アクティブにされる。
【００３０】
次に、テストモードにおける動作の説明を、該動作の第１実施例を表す図３のタイムチャートを参照しながら行う。同図のタイムチャートは、図２に示すメモリセルＭＣ１，ＭＣ３に互いに相反する振幅のデータを書き込んだ場合を示している。また、各メモリセルＭＣへのデータの書込みは、特に制限されないが、メモリセルＭＣに元々格納されていたものと異なる値のデータを書き込む反転ライトの場合を示している。
【００３１】
第１実施例のテストモードにおいては、バンク制御信号、メモリアレイ選択信号、ワード線ＷＬの立上りと立下りタイミング、および、センスアンプＳＡ制御信号の立上りと立下りタイミングは、通常動作モードの場合と同一である。
【００３２】
一方、シェアードスイッチ３１Ａ〜３１Ｄのオン／オフの制御内容とそのタイミングは、通常動作モードと異なり、選択されたメモリアレイ２１側のシェアードスイッチ３１Ｂ，３１Ｃがワード線ＷＬが非選択レベルに立ち下がるタイミングよりも所定時間Ｔ１前に一旦オフ状態にさせるように制御される。
【００３３】
この選択されたメモリアレイ２１側のシェアードスイッチ３１Ｂ，３１Ｃをオフするタイミングは、ライトコマンドＷＲＩＴＥ（又はリードコマンドＲＥＡＤ）の立下りに基づき、ライトコマンドＷＲＩＴＥの立下りから所定時間経過後にオフされるように与えられる。具体的には、モードレジスタのＤＦＴモードの設定値に基づきＤＦＴデコーダからＸアドレスラッチ＆アレイコントロール回路２２にシェアードオフ制御ＤＦＴ信号ＴＳＨＲＣが供給されることにより、Ｘアドレスラッチ＆アレイコントロール回路２２の論理が変更され、アクティブコマンドＡＣＴＶとプリチャージコマンドＰＲＥに基づくメモリアレイ選択信号の立上りと立下りにより非選択側のシェアードスイッチ３１Ａ〜３１Ｄをオン／オフ制御することに加えて、ライトコマンドＷＲＩＴＥ（又はリードコマンドＲＥＡＤ）の立下りに基づき、オン状態にされている選択側のシェアードスイッチ３１Ａ〜３１Ｄを一旦オフ状態に制御するように変更される。
【００３４】
そして、上記のように変更された制御内容により、選択側のシェアードスイッチ３１Ａ〜３１Ｄがオフ状態に切り換えられた後、メモリアレイ選択信号がロウレベルにされたことに基づき、全てのシェアードスイッチ３１Ａ〜３１Ｄをオン状態に戻す制御が行われる。
【００３５】
上記のようなシェアードスイッチ３１Ａ〜３１Ｄのオン／オフ制御によれば、ワード線ＷＬが非選択レベルに立ち下がってメモリセルＭＣの入出力端子がビット線から切り離されるタイミングより所定時間Ｔ１前に、該ビット線からセンスアンプＳＡが切断されて、ビット線がフローティング状態にされる。従って、互いに相反する論理値“１”と“０”のデータが格納されたメモリセルＭＣ１，ＭＣ３を接続するビット線ＢＬ１，ＢＬ２に、例えば比較的抵抗の高いショート不良があった場合に、論理値“１”のデータが書き込まれたメモリセルＭＣ１のビット線ＢＬ１から、論理値“０”のデータが書き込まれたメモリセルＭＣ３のビット線ＢＬ２へと電流が流れて、両ビット線ＢＬ１，ＢＬ２の電圧がそれぞれ打ち消しあう。これによって、そのビット線ＢＬ１，ＢＬ２の電位が、図３（ｇ），（ｈ）に符号Ｊ１，Ｊ２で示すように、ハイレベルともローレベルとも判別できない中間レベルにされてしまう。そして、そのままワード線ＷＬが非選択レベルにされるので、メモリセルＭＣ１，ＭＣ３には上記中間レベルにされたビット線ＢＬ１，ＢＬ２の電圧が格納されるので、該メモリセルＭＣ１，ＭＣ３でデータ破壊が生じる。そのため、次にデータ読み出しを行った際にデータ破壊が発見されることになる。
【００３６】
なお、上記第１実施例のテストモードについてはライト動作の場合について説明したが、リード動作の場合でも同様の作用が得られる。
【００３７】
次に、第２実施例のテストモードについて、該テストモードにおける動作を表す図４のタイムチャートを参照しながら説明する。同図のタイムチャートは、図２に示すメモリセルＭＣ１，ＭＣ３に互いに相反するデータが格納されている状態で該メモリセルＭＣ１，ＭＣ３から格納データを読み出す場合を示している。
【００３８】
この第２実施例のテストモードにおいては、バンク制御信号、メモリアレイ選択信号、ワード線ＷＬの立上りと立下りタイミング、センスアンプ制御信号の立上りタイミング、および、シェアードスイッチ３１Ａ〜３１Ｄのオン／オフ制御の内容やタイミングは、通常の動作モードの場合と同一である。
【００３９】
一方、センスアンプ制御信号の立下りタイミングは、通常の動作モードと異なり、図４（ｃ）メモリアレイ選択信号の立上りタイミングよりも所定時間Ｔ２後になるように設定される。
【００４０】
センスアンプ制御信号の立下りタイミングは、リードコマンドＲＥＡＤの立ち上りに基づき与えられる。具体的には、モードレジスタの設定値に基づきＤＦＴデコーダからＸアドレスラッチ＆アレイコントロール回路２２にセンスアンプＳＡ起動タイミング制御ＤＦＴ信号ＴＳＡＣが供給されることにより、Ｘアドレスラッチ＆アレイコントロール回路２２の論理が変更され、センスアンプＳＡをアクティブにするセンスアンプ制御信号をメモリアレイ選択信号に基づきハイレベルにするのではなく、リードコマンドＲＥＡＤの入力に基づきハイレベルにするようにされる。
【００４１】
上記のようなセンスアンプＳＡの制御によれば、ワード線ＷＬが選択レベルに駆動されて、該ワード線ＷＬに接続されたメモリセルＭＣの入出力端子がビット線ＢＬ，ＢＬ／と導通状態にされてから所定時間Ｔ２の間は、センスアンプＳＡが非アクティブ状態にされて該ビット線ＢＬ，ＢＬ／がフローティング状態にされる。
【００４２】
従って、互いに相反する論理値“１”と“０”のデータが格納されたメモリセルＭＣ１，ＭＣ３が接続されるビット線ＢＬ１，ＢＬ２間に、例えば比較的抵抗の高いショート不良があった場合には、上記ワード線ＷＬが選択レベルに駆動され且つビット線がフローティグ状態にされている間に、論理値“１”のデータが書き込まれたメモリセルＭＣ１のビット線ＢＬ１から、論理値“０”のデータが書き込まれたメモリセルＭＣ３のビット線ＢＬ２へと電流が流れて、両ビット線ＢＬ１，ＢＬ２の電圧がそれぞれ打ち消しあう。これによって、そのビットＢＬ１，ＢＬ２の電位が、図４（ｇ），（ｈ）に符号Ｊ３，Ｊ４で示すように、ハイレベルともローレベルとも判別できない中間レベルにされてしまう。そして、そのままセンスアンプＳＡがアクティブにされるので、該メモリセルＭＣ１，ＭＣ３のデータが破壊されて読み出される。例えば、図４の例では、ビット線ＢＬ２に接続されているメモリセルＭＣには、論理値“０”のデータが格納されていたのに対して、読み出されたのは論理値“１”のデータになっている。
【００４３】
以上のように、この実施例のＳＤＲＡＭ１によれば、ワード線ＷＬの選択駆動の開始時又は終了時において、センスアンプＳＡによるビット線ＢＬ，ＢＬ／の電圧増幅動作を強制的に解除してビット線ＢＬ，ＢＬ／をフローティング状態にするテストモードにより、近接するビット線ＢＬ１…，ＢＬ１／…間に比較的抵抗の高いショートがあった場合に、この部分でデータ破壊が生じやすくなり、それを次の読出し動作で検出できる。それゆえ、従来のプローブテストや選別試験で検出できなかったような比較的抵抗の高いビット線間ショートを、上記テストモードを採用することで同様の試験でも検出することが可能となる。
【００４４】
また、テストモードにおいて、センスアンプＳＡによるビット線の電圧増幅動作を強制的に解除するタイミングは、ライトコマンドＷＲＩＴＥ又はリードコマンドＲＥＡＤに基づき与えられる方式としたので、テストモード用に特別なタイミング制御を行う必要なく、通常動作モードと同様のタイミング制御コマンドを使用してテストモードの動作を実現することが出来る。
【００４５】
また、センスアンプＳＡによるビット線ＢＬ，ＢＬ／の電圧増幅動作を強制的に解除する構成として、センスアンプＳＡとビット線ＢＬ，ＢＬ／とを導通させるシェアードスイッチ３１Ａ〜３１Ｄをオフする構成を採用したので、確実にセンスアンプＳＡの増幅動作を解除してビット線ＢＬ，ＢＬ／をフローティング状態にすることが可能となる。
【００４６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
例えば、テストモードと通常動作モードの切り換えを、モードレジスタの設定値に基づいて行う構成としたが、外部から信号入力可能なテストモード端子を設けて該端子に入力される信号に基づき上記切換えを行うように構成しても良い。
【００４８】
また、テストモードにおいてＸアドレスラッチ＆アレイコントロール回路２２の論理を変更することでテストモードの動作を実現する構成としたが、その他、回路動作を制御するタイミング信号の出力タイミングを変更したり、テストモード専用の論理回路を用いて該回路の論理動作によりテストモードの動作を実現するなど、テストモードの動作を実現する構成は種々に変更可能である。
【００４９】
また、センスアンプによるビット線の増幅動作を解除する構成は、センスアンプとビット線を接続するシェアードスイッチをオフする構成や、センスアンプの電源供給を断ってセンスアンプを非アクティブにする構成の何れでも良い。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＤＲＡＭについて説明したがこの発明はそれに限定されるものでなく、ＤＲＡＭやＳＲＡＭ並びにフラッシュＲＯＭなど、センスアンプを用いてビット線に現れた微少電圧を増幅してデータ読出しを行う半導体記憶装置に広く利用することができる。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５２】
すなわち、本発明に従うと、ワード線の選択駆動の開始時又は終了時において、センスアンプによるビット線の電圧増幅動作を強制的に解除するテストモードにより、ビット線間に比較的抵抗の高いショートがあった場合に、この部分でデータ破壊が生じやすくなる。それゆえ、従来のプローブテストや選別試験で検出できなかったような比較的抵抗の高いビット線間ショートでも、上記テストモードを採用することで同様の試験によりスクリーニングすることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の実施例であるＳＤＲＡＭ１の全体構成を示すブロック図である。
【図２】実施例のＳＤＲＡＭ１に備わるシェアードセンスアンプ方式のメモリアレイ構成を示す図である。
【図３】第１実施例のテストモードにおけるＳＤＲＡＭ１の動作を示すタイムチャートである。
【図４】第２実施例のテストモードにおけるＳＤＲＡＭ１の動作を示すタイムチャートである。
【図５】通常動作モードにおけるＳＤＲＡＭ１の動作を示すタイムチャートである。
【符号の説明】
１        ＳＤＲＡＭ
１１      モードデコーダ
１２      ＤＦＴデコーダ
１３      Ｙアドレスラッチ＆カウンタ
１４      制御回路
２１      メモリアレイ
２２      Ｘアドレスラッチ＆アレイコントロール回路
２３      入出力回路
３１Ａ〜３１Ｄ…    シェアードスイッチ
ＢＮＫ０〜ＢＮＫ３  メモリバンク
Ｘ−ＤＥＣ    Ｘアドレスデコーダ
Ｙ−ＤＥＣ    Ｙアドレスデコーダ
Ｒ／ＷＣＯＮ  リード／ライト制御回路
ＳＡ          センスアンプ
ＷＬ          ワード線
ＢＬ，ＢＬ／  相補ビット線
ＢＬ１…，ＢＬ１／…  相補ビット線
ＡＣＴＶ      アクティブコマンド
ＰＲＥ        プリチャージコマンド
ＲＥＡＤ      リードコマンド
ＷＲＩＴＥ    ライトコマンド
【図１】
0004068291.tif 000002
【図２】
0004068291.tif 000003
【図３】
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【図４】
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【図５】
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