(57)【特許請求の範囲】
【請求項１】
設定データをアナログ電圧として出力するＤＡ変換器において、
ｎビットの設定データの上位ｎｈビットと基準クロックとが入力され、設定データの上位ｎｈビットのデータに応じたパルス幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生するＰＷＭ信号発生部と、
ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビットのデータが入力され、設定データの下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張された多ビットＰＷＭ信号を出力する端数処理部と、
端数処理部からの多ビットＰＷＭ信号の状態に応じてＨレベルを規定するレベル規定部と、
レベル規定部からのレベル規定されたＰＷＭ信号の平均電圧を求める平滑部とを備え、
前記ＰＷＭ信号発生部は、マスタクロックをカウントするカウンタと、該カウンタの出力及び設定データの上位ｎｈビットが入力され、前記カウンタの出力値が前記設定値の上位ｎｈビットの値より大きいときにＨレベルを出力する比較手段とを備えて構成され、
前記端数処理部は、前記比較手段の出力、前記カウンタのオーバフローを示す信号及び前記設定データの下位ｎｌビットのそれぞれのビットが入力される複数のマルチプレクサを備えて構成され、
前記複数のマルチプレクサのそれぞれは、前記カウンタのオーバフローを示す信号により、前記比較手段の出力、前記設定データの下位ｎｌビットのそれぞれの一方を選択して出力し、
前記レベル規定部は、ラダー回路により構成され、前記比較手段の出力と前記複数のマルチプレクサのそれぞれからの出力とが入力されることを特徴とするＤＡ変換器。
【請求項２】
設定データをアナログ電圧として出力するＤＡ変換方法において、
ｎビットの設定データの上位ｎｈビットと基準クロックとにより、設定データの上位ｎｈビットのデータに応じた幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生し、
ＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビットのデータにより、設定データの下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張された多ビットＰＷＭ信号を生成し、
多ビットＰＷＭ信号の状態に応じてＨレベルを規定し、
レベル規定されたＰＷＭ信号の平均電圧を求めて、アナログ電圧として出力し、
前記ＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とは、マスタクロックをカウントし、カウントの出力と設定データの上位ｎｈビットとを比較し、前記カウンタの出力値が前記設定値の上位ｎｈビットの値より大きいときにＨレベルを出力させることにより発生させ、
前記多ビットＰＷＭ信号は、前記カウント出力のオーバフローを示す信号により、前記比較出力または前記設定データの下位ｎｌビットのそれぞれを選択して出力することにより生成され、
前記比較出力と前記多ビットＰＷＭ信号とにより、前記Ｈレベルが規定されることを特徴とするＤＡ変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータをＰＷＭ（パルス幅変調）でアナログ電圧に変換するＤＡ変換器及びＤＡ変換方法に関する。
【０００２】
【従来の技術】
デジタルデータをＰＷＭでアナログ電圧に変換する従来のＤＡ変換器として、例えば、実開平３−５３０４２号公報、実開平６−１３２３１号公報などに示されている技術が知られている。
【０００３】
図２２は従来技術によるＤＡ変換器（ＤＡＣ）の構成を示すブロック図、図２３は出力されるパルス信号を示す図である。図２２において、１１はリングカウンタ（ＣＵＮＴ）、１２はマグネチュードコンパレータ（ＣＯＭＰ）である。
【０００４】
図２２に示す従来技術は、実現するＤＡＣの分解能と等しいbit 数（例では８bit ）のリングカウンタ（ＣＵＮＴ）１１と、マグネチュードコンパレータ（ＣＯＭＰ）１２とを有して構成され、コンパレータ１２の入力端子Ａ０〜Ａ７には、出力したいレベルに対応した同じbit 数の設定データＤSET が図示しないＣＰＵ等から印加されている。
【０００５】
なお、従来技術及び本発明が対象とするＤＡ変換器は、ディジタル複写機やスキャナー等の原稿読取部における読取レベルの自動調整の制御等において、例えば、アナログ信号の直流レベルやＡＤ変換器のフルスケールレベルやゼロスケールレベルを調整するフィードバック回路に使用するもので、設定データＤSET が変化する時間間隔は、カウンタの繰り返し周期であるＰwm周期に比較して充分に大きな時間間隔を有するものである。
【０００６】
カウンタ１１は、マスタークロックＭＣＬＫを常にカウントし、そのカウント値Ｑ０〜Ｑ７をコンパレータ１２の入力端子Ｂ０〜Ｂ７に出力する。コンパレータ１２は、図２３（ａ）に示すように、ＤSET ＞カウント値の場合、比較結果として、設定データＤSET に応じたパルス幅のパルス信号Ｖpwm ＝Ｈを出力する。パルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルタにより平滑化され、設定データＤSET に応じたレベルのアナログ電圧Ｖdac として出力される。
【０００７】
図２３（ｂ）には、設定データＤSET ＝１２８である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲１▼として、また、設定データＤSET ＝６４である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲２▼として示している。
【０００８】
【発明が解決しようとする課題】
アナログ電圧Ｖdac と設定値ＤSET との関係は、図２２、図２３の例の場合、以下に示す式で表すことができる。
【０００９】
Ｖdac＝ＤSET／２５６×（Ｖh−Ｖl）＋Ｖl
Ｖh：Ｖpwm＝Ｈの出力時電圧
Ｖl：Ｖpwm＝Ｌの出力時電圧
このとき、Ｖpwm が“Ｈ”又は“Ｌ”の間、Ｖdac の変化は実現する分解能（図の例では８bit →１／２５６）の１／２以下である必要がある。このためには、
0004073676.tif 000002
Ｖdac(0)：Ｖpwm＝Ｈの直前のＶdac
Ｖdac(1)：Ｖpwm＝Ｌの直前のＶdac
τ：ＲＣフィルター時定数
を満足する必要がある。
【００１０】
ここで、τ＞＞Ｔ（＝Ｔh＋Ｔl）の場合、Ｔh＝Ｔlが上記式１の最大値、式２の最小値となる。更に、Ｖl＝０の場合、式１と式２とは等価となり、定常状態を考えると、
0004073676.tif 000003
となる。
【００１１】
マスタクロックＭＣＬＫとして１０ＭＨｚを使う場合、ＲＣフィルタの時定数τは、
0004073676.tif 000004
となる。従って、ゼロからフルスケールまで変化させた場合の応答時間ｔ（誤差：１／２ＬＳＢ＝１／５１２）は、
ｔ＝−τ×ln（１／５１２）＝２０．６ms
となり、非常に長い時間が掛かってしまう。
【００１２】
本発明は、上記従来技術の問題点に鑑み、ＣＰＵ等を用いずに、簡単な構成で、同等の応答時間であれば、ＰＷＭ型ＤＡＣのリップル電圧を小さく抑え、同等のリップル電圧であればフィルタの時定数を小さくして応答時間を短くすることができるＤＡ変換器及びＤＡ変換方法を提供することを目的とする。
【００１３】
また、本発明は、アナログ要素を多く含まないデジタルＩＣに集積化の容易な構成のＤＡ変換器及びＤＡ変換方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、第１の手段は、設定データをアナログ電圧として出力するＤＡ変換器において、ｎビットの設定データの上位ｎｈビットと基準クロックとが入力され、設定データの上位ｎｈビットのデータに応じたパルス幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生するＰＷＭ信号発生部と、ＰＷＭ信号発生部からのＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビットのデータが入力され、設定データの下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張された多ビットＰＷＭ信号を出力する端数処理部と、端数処理部からの多ビットＰＷＭ信号の状態に応じてＨレベルを規定するレベル規定部と、レベル規定部からのレベル規定されたＰＷＭ信号の平均電圧を求める平滑部とを備え、前記ＰＷＭ信号発生部は、マスタクロックをカウントするカウンタと、該カウンタの出力及び設定データの上位ｎｈビットが入力され、前記カウンタの出力値が前記設定値の上位ｎｈビットの値より大きいときにＨレベルを出力する比較手段とを備えて構成され、前記端数処理部は、前記比較手段の出力、前記カウンタのオーバフローを示す信号及び前記設定データの下位ｎｌビットのそれぞれのビットが入力される複数のマルチプレクサを備えて構成され、前記複数のマルチプレクサのそれぞれは、前記カウンタのオーバフローを示す信号により、前記比較手段の出力、前記設定データの下位ｎｌビットのそれぞれの一方を選択して出力し、前記レベル規定部は、ラダー回路により構成され、前記比較手段の出力と前記複数のマルチプレクサのそれぞれからの出力とが入力されることを特徴とする。
【００１５】
第２の手段は、設定データをアナログ電圧として出力するＤＡ変換方法において、ｎビットの設定データの上位ｎｈビットと基準クロックとにより、設定データの上位ｎｈビットのデータに応じた幅のＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とを発生し、ＰＷＭ信号、ＰＷＭ周期信号及び設定データの下位ｎｌビットのデータにより、設定データの下位ｎｌビットの状態に応じてｎｌ＋１ビットに拡張された多ビットＰＷＭ信号を生成し、多ビットＰＷＭ信号の状態に応じてＨレベルを規定し、レベル規定されたＰＷＭ信号の平均電圧を求めて、アナログ電圧として出力し、前記ＰＷＭ信号とＰＷＭ信号の周期を示すＰＷＭ周期信号とは、マスタクロックをカウントし、カウントの出力と設定データの上位ｎｈビットとを比較し、前記カウンタの出力値が前記設定値の上位ｎｈビットの値より大きいときにＨレベルを出力させることにより発生させ、前記多ビットＰＷＭ信号は、前記カウント出力のオーバフローを示す信号により、前記比較出力または前記設定データの下位ｎｌビットのそれぞれを選択して出力することにより生成され、前記比較出力と前記多ビットＰＷＭ信号とにより、前記Ｈレベルが規定されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明によるＤＡ変換器及びＤＡ変換方法の実施形態を図面により詳細に説明する。
【００２０】
＜第１の実施形態＞
図１は本発明の第１の実施形態によるＤＡ変換器の構成を示すブロック図、図２は本発明の第１の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図、図３は図１に示すＤＡ変換器の出力パルス信号の波形を示す図、図４はＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。図１、図２において、８はＰwm信号発生部、９は端数処理部、１０は平滑部、１１ａはリングカウンタ（ＣＵＮＴ）、１２ａはマグネチュードコンパレータ（ＣＯＭＰ）、１３はデータセレクタ（ＳＥＬ）である。
【００２１】
本発明の第１の実施形態によるＤＡ変換器は、図１に示すように、Ｐwm信号発生部８と、端数処理部９と、平滑部１０とにより構成されている。Ｐwm信号発生部８は、メインクロックＭＣＬＫと設定データＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期信号とを生成して、これらの信号を端数処理部９に出力している。端数処理部９は、メインクロックＭＣＬＫと設定データＤSET の下位側ビットが印加され、分割Ｐwm信号を生成して、この信号を平滑部１０に出力している。平滑部１０は、分割Ｐwm信号を平滑して、アナログ信号を出力する。
【００２２】
前述したＤＡ変換器の詳細な構成を示す図２において、８ビットのカウンタ（ＣＵＮＴ）１１ａの下位６ビットの出力とマグネチュードコンパレータ（ＣＯＭＰ）１２ａのＡ＞Ｂ出力とが、図１でのＰwm信号発生部８を構成し、ＣＵＮＴ１１ａの上位２ビットと、インバータゲートＩＮＶ１、ＩＮＶ２、論理積ゲートＡＮＤ１〜ＡＮＤ３、論理和ゲートＯＲ１及びデータセレクタ（ＳＥＬ）１３と、ＣＯＭＰ１２ａのＡ≧Ｂ出力とが、図１での端数処理部９を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構成している。
【００２３】
次に、図２を参照して、その動作について説明する。
【００２４】
図２において、マスタークロックＭＣＬＫを８bit でカウントするＣＵＮＴ１１ａの出力Ｑ０〜Ｑ７のうち、下位６bit の信号Ｑ０〜Ｑ５は、６bit のマグネチュードコンパレータ（ＣＯＭＰ）１２ａの入力端子Ｂ０〜Ｂ５に入力され、上位２bit の信号Ｑ６、Ｑ７は、インバータＩＮＶ１、ＩＮＶ２、ＡＮＤゲートＡＮＤ１〜ＡＮＤ３、ＯＲゲートＯＲ１からなるＣＯＭＰ出力選択信号発生部１４に入力されている。コンパレータ１２ａのもう一方の入力端子Ａ０〜Ａ５には、８bit の設定データＤSET の上位６bit の信号Ｄ２〜Ｄ７が印加される。
【００２５】
コンパレータ１２ａは、Ａ入力がＢ入力より大きい場合に“Ｈ”れべるの“Ａ＞Ｂ”信号と、Ａ入力がＢ入力以上の場合に“Ｈ”レベルの“Ａ≧Ｂ”信号をそれぞれＣＯＭＰ出力選択部（ＳＥＬ）１３のＡ入力、Ｂ入力の端子に出力する。ＣＯＭＰ出力選択部１３は、選択信号端子“ＳＥＬＡ”がＨレベルのときＡ入力を選択し、ＬのときＢ入力を選択して図３に示すようなパルス信号Ｖpwm を出力する。パルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルタにより平滑化され、ＲＣフィルタの出力はＤＡ変換器の出力として設定データＤSET に応じたアナログ電圧Ｖdac を出力する。
【００２６】
図３に示す例では、８bit の分解能でＰＷＭ周期（Ｔ）を４つに分割した例を示している。図３に示すように、Ｔは２５６×Ｔmclk（ＭＣＬＫの周期）であり、Ｔ１〜Ｔ４はＴの１／４である６４×Ｔmclkとなる。また、Ｔ１〜Ｔ４のＨレベルの幅は、それぞれ、
Ｔｈ１＝ｉｎｔ（ＤSET／４）
Ｔｈ２＝Ｔｈ１＋ｉｎｔ（ＤSET‘／３）×Ｔmclk
Ｔｈ３＝Ｔｈ１＋ｉｎｔ（ＤSET‘／２）×Ｔmclk
Ｔｈ４＝Ｔｈ１＋ＤSET‘−ｉｎｔ（ＤSET’／２）＊２×Ｔmclk
（ＤSET‘＝ＤSET−int（ＤSET／４）×４
int()：少数以下切捨て）
であり、Ｔｈ１〜Ｔｈ４でのmax−minは１×Ｔmclk以下である。
【００２７】
本発明の第１の実施形態は、以上より、従来技術と比較して、Ｈ又はＬの幅が約１／４となり、すなわち、リップル周波数が約４倍となり、アナログ電圧Ｖdac でのＨ幅、Ｌ幅中の許容される電圧変化が従来技術の場合と同じであるので、ＲＣフィルタに必要な時定数が約１／４で済むことになり、応答時間も約１／４とすることができる。
【００２８】
前述した例では、Ｔを４分割した場合を示したが、任意の分割数で実現可能である。但し、ＤＡＣのbit 数をｎとした場合、２^(n-1)より分割数が多いと、前述の構成を実現することができず、また、分割数として２^m（ｍはｎ−１以下の整数）の場合の方が簡単な構成で実現することができる。なお、「^」は、^以降がべき指数であることを示す。
【００２９】
図４には、設定データＤSET ＝１２８である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲１▼として、また、設定データＤSET ＝６４である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲２▼として示している。
【００３０】
＜第２の実施形態＞
図５は本発明の第２の実施形態によるＤＡ変換器の構成を示すブロック図、図６は本発明の第２の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図、図７は図１に示すＤＡ変換器の出力パルス信号の波形を示す図、図８は設定データＤSET ４〜７のbit 、Ａ＞ＢとＶpwm との関係を説明する図、図９はＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。図５、図６において、８ａはＰwm信号発生部、１５は振幅規定部、１６はＬowレベル規定部、１７は電圧合成部、１１ｂはリングカウンタ（ＣＵＮＴ）、１２ｂはマグネチュードコンパレータ（ＣＯＭＰ）であり、他の符号は、図１の場合と同一である。
【００３１】
図５に示す本発明の第２の実施形態によるＤＡ変換器は、メインクロックＭＣＬＫと設定データＤSET の下位側のbit が印加され、Ｐwm信号を生成するＰwm信号発生部８ａと、Ｐwm信号発生部８ａからのＰwm信号を受けて振幅規定を行う振幅規定部１５と、設定データＤSET の上位側のbit が印加され、Ｌowレベルを規定してＬow電圧を出力するＬowレベル規定部１６と、振幅規定部１５からの電圧とＬowレベル規定部１６からのＬow電圧とを合成する電圧合成部１７と、平滑部１０とにより構成される。
【００３２】
前述したＤＡ変換器の詳細な構成を示す図６において、４bit のカウンタ（ＣＵＮＴ）と４bit マグネチュードコンパレータ（ＣＯＭＰ）とが図５でのＰＷＭ信号発生部８ａを構成し、buf ０〜buf ３と抵抗Ｒ１〜Ｒ８とが図５の振幅規定部１５、Ｌレベル規定部１６、電圧合成部１７を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構成している。
【００３３】
次に、図６を参照して、その動作について説明する。ここで説明する本発明の第２の実施形態は、ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルとして１６のレベルの場合を示す。
【００３４】
図に示すように、マスタークロックＭＣＬＫをカウントする４bit のカウンタ（ＣＵＮＴ）１１ｂの出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベルを出力する（Ａ＞Ｂ）４bit マグネチュードコンパレータ（ＣＯＭＰ）１２ｂのＢ入力端子Ｂ０〜Ｂ３に印加され、コンパレータ１２ｂのもう一方のＡ入力端子Ａ０〜Ａ３には８bit の設定データＤSET0〜ＤSET7の下位４bit のＤSET0〜ＤSET3が印加される。
【００３５】
また、８bit の設定データＤSET0〜ＤSET7の上位４bit のＤSET4〜ＤSET7は、それぞれ、バッファbuf ０〜buf ３に接続され、ＣＯＭＰの出力（Ａ＞Ｂ）とバッファbuf ０〜buf ３の出力とは、Ｒ１〜Ｒ８からなるＲ−２Ｒラダーに接続されている。
【００３６】
Ｒ−２Ｒラダーの出力Ｖpwm 、ＣＯＭＰ１２ｂの出力（Ａ＞Ｂ）とbuf ０〜buf ３の出力レベルとによって異なり、各々の“Ｈ”レベルをＶｈ、“Ｌ”レベルをＶｌとし、ＤSET4をＬＳＢ、ＤSET7をＭＳＢとしたＤSEThで表すと、
Ａ＞Ｂ＝Ｌの時、Ｖpwm ＝（Ｖｈ−Ｖｌ）×ＤSETh／１６＋Ｖｌ
Ａ＞Ｂ＝Ｈの時、Ｖpwm ＝（Ｖｈ−Ｖｌ）×（ＤSETh＋１）／１６＋Ｖｌ
となり、８bit の設定データＤSET の上位４bit でＬレベルを規定し（振幅は一定）、下位４bit でパルス幅変調した図７に示すような信号となる。
【００３７】
図８に設定データＤSET ４〜ＤSET ７のbit 値、Ａ＞ＢとＶpwm との関係を一覧として示しており、また、図９には、設定データＤSET ＝１３６である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲１▼として、また、設定データＤSET ＝７２である場合のパルス信号Ｖpwm とアナログ電圧Ｖdac との信号波形を▲２▼として示している。このようなパルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルターを通してアナログ電圧Ｖdac として出力される。
【００３８】
前述した本発明の第２の実施形態によるＤＡ変換器によれば、従来技術の場合に比較して、Ｈレベル又はＬレベルの間の時間が約１／１６となり、ＨレベルとＬレベルとの差も１／１６となるが、許容電圧変化は変わらないため、必要なＲＣフィルターの時定数を（１／１６）×（１／１６）＝１／２５６と小さなものとすることができる。
【００３９】
前述した本発明の第２の実施形態は、Ｍを１６として説明したが、他の値でも可能である。但し、Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビット数）の方が構成が非常に簡単になる。また、例として示したＭ＝１６や３２程度までであれば、アナログ要素としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩＣに集積することが容易である。なお、この実施形態は、アナログ要素としてのＲ−２Ｒラダー抵抗をＩＣ内に集積化することなく、外付けとして構成することもできる。
【００４０】
＜第３の実施形態＞
図１０は本発明の第３の実施形態によるＤＡ変換器の構成を示すブロック図、図１１は本発明の第２の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図、図１２はＭＰＸ０〜ＭＰＸ３の各出力、Ａ＞ＢとＶpwm との関係を説明する図、図１３はＤＡ変換器の出力パルス信号の波形を示す図である。図１０、図１１において、９ａは端数処理定部、１１ｃはリングカウンタ（ＣＵＮＴ）、１２ｃはマグネチュードコンパレータ（ＣＯＭＰ）、１８はレベル規定部であり、他の符号は図１の場合と同一である。
【００４１】
図１０に示す本発明の第３の実施形態によるＤＡ変換器は、メインクロックＭＣＬＫと設定データＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期信号とを生成するＰwm信号発生部８と、メインクロックＭＣＬＫと設定データＤSET の下位側ビットが印加され、多ビットＰwm信号を生成する端数処理部９と、レベル規定部１８と、平滑部１０とにより構成されている。
【００４２】
前述したＤＡ変換器の詳細な構成を示す図１１において、４bit のカウンタ（ＣＵＮＴ）と４bit のマグネチュードコンパレータ（ＣＯＭＰ）と図１０でのＰＷＭ信号発生部８を構成し、ＭＰＸ０〜ＭＰＸ３が図１０での端数処理部９ａを構成し、抵抗Ｒ１〜Ｒ８が図１０でのレベル規定部１８を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構成している。
【００４３】
次に、図１１を参照して、その動作について説明する。ここで説明する本発明の第３の実施形態は、ＤＡ変換器のbit 数として８bit 、Ｍ個のレベルとして１６のレベルの場合を示す。
【００４４】
図に示すように、マスタクロックＭＣＬＫをカウントする４bit のカウンタ（ＣＵＮＴ）１１ｃの出力は、Ａ入力がＢ入力より大きいとき“Ｈ”レベルを出力する（Ａ＞Ｂ）４bit のマグネチュードコンパレータ（ＣＯＭＰ）１２ｃのＢ入力（Ｂ０〜Ｂ３）に印加され、ＣＯＭＰ１２ｃのもう一方の入力Ａ（Ａ０〜Ａ３）には、設定データＤSET の上位４bit ＤSET4〜ＤSET7が接続されている。また、設定データDSET の下位４bit ＤSET0〜ＤSET3は、マルチプレクサＭＰＸ０〜ＭＰＸ３のそれぞれに接続されている。ＭＰＸ０〜ＭＰＸ３の出力は、端子ＳＥＬに接続されたＣＵＮＴ１１ｃのＣＯ出力（Ｑ０〜Ｑ３の全てが“Ｈ”のとき“Ｈ”となる）により、ＣＯ＝Ｌのとき、Ａ＞Ｂが選択出力され、ＣＯ＝Ｈのとき、ＤSET0〜ＤSET3のそれぞれが選択出力されたものとなる。ＣＯＭＰ１２ｃの出力（Ａ＞Ｂ）とＭＰＸ０〜ＭＰＸ３の出力とは、Ｒ１〜Ｒ８からなるＲ−２Ｒラダーに接続されている。
【００４５】
Ｒ−２Ｒラダーの出力Ｖpwm は、Ａ＞ＢとＭＰＸ０〜ＭＰＸ３の出力レベルによって異なり、それぞれの“Ｈ”レベルをＶｈ、“Ｌ”レベルをＶｌとし、ＭＰＸ０の出力をＬＳＢ、ＭＰＸ３の出力をＭＳＢとしたＭＰＸで表すと、
ＣＯ＝Ｌの場合、
Ａ＞Ｂ＝Ｌの時、  Ｖpwm＝Ｖｌ
Ａ＞Ｂ＝Ｈの時、  Ｖpwm＝Ｖｈ
ＣＯ＝Ｈの場合、
Ａ＞Ｂ＝Ｌの時、  Ｖpwm＝(Ｖｈ−Ｖｌ)×ＭＰＸ／１６＋Ｖｌ
Ａ＞Ｂ＝Ｈの時、  Ｖpwm＝(Ｖｈ−Ｖｌ)×(ＭＰＸ＋１)／１６＋Ｖｌ
となり、設定データＤSET の上位４bit でＨレベルの幅が規定されたＶｌ−Ｖｈ振幅の信号と、pwm 周期の最後の単位パルス幅で設定データＤSET の下位４bit でＨレベルが規定された信号となる。
【００４６】
図１２にＭＰＸ０〜ＭＰＸ３の出力、Ａ＞ＢとＶpwm との関係を一覧として示しており、また、図１３には、設定データＤSET ＝１３６である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲１▼として、また、設定データＤSET ＝６８である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲２▼として示している。このようなパルス信号Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルターを通してアナログ電圧Ｖdac として出力される。
【００４７】
前述した本発明の第３の実施形態によるＤＡ変換器によれば、従来技術の場合と比較して、Ｈレベル又はＬレベルの間の時間が約１／１６となるが、許容電圧変化が変わらないため、必要なＲＣフィルターの時定数を約１／１６とすることができる。
【００４８】
前述した本発明の第３の実施形態は、Ｍを１６として説明したが、他の値でも可能である。但し、Ｍ＝２＾ｍ（ｍ：０〜ｎ−１の整数、ｎ：ＤＡＣのビット数）の方が構成が非常に簡単になる。また、例として示したＭ＝１６や３２程度までであれば、アナログ要素としてのＲ−２Ｒラダー抵抗を必要な精度でデジタルＩＣに集積することが容易である。
【００４９】
＜第４の実施形態＞
図１４は本発明の第４の実施形態によるＤＡ変換器の構成を示すブロック図、図１５は本発明の第４の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図、図１６は図１に示すＤＡ変換器の出力パルス信号の波形を示す図、図１７はＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。図１４、図１５において、８ｂはＰwm信号発生部、１１ｄはリングカウンタ（ＣＵＮＴ）、１２ｄはマグネチュードコンパレータ（ＣＯＭＰ）であり、他の符号は図１、図５の場合と同一である。
【００５０】
図１４に示す本発明の第４の実施形態によるＤＡ変換器は、メインクロックＭＣＬＫと設定データＤSET の中間のbit が印加され、Ｐwm信号とＰwm周期信号とを生成するＰwm信号発生部８ａと、メインクロックＭＣＬＫと設定データＤSET の下位側のbit が印加され、かつ、Ｐwm信号発生部８ａからのＰwm信号とＰwm周期信号とを受けて端数処理を行い分割Ｐwm信号を生成する端数処理部９と、この分割Ｐwm信号を受けて振幅規定を行う振幅規定部１５と、設定データＤSET の上位側のbit が印加され、Ｌowレベルを規定してＬow電圧を出力するＬowレベル規定部１６と、振幅規定部１５からの電圧とＬowレベル規定部１６からのＬow電圧とを合成する電圧合成部１７と、平滑部１０とにより構成される。
【００５１】
前述したＤＡ変換器の詳細な構成を示す図１５において、４ビットのカウンタ（ＣＵＮＴ）１１ｄの下位２bit と２bit マグネチュードコンパレータ（ＣＯＭＰ）１２ｄとが図１４でのＰwm信号発生部８ｂを構成し、ＣＵＮＴ１１ｄの上位２bit とＩＮＶ１、ＩＮＶ２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１及びＣＯＭＰ１２ｄのＡ≧Ｂ出力と、ＳＥＬ１３とが図１４での端数処理部９を構成し、さらに、buf ０〜buf ３とＲ１〜Ｒ８とが図１４でのＬレベル規定部１６、振幅規定部１５、電圧合成部１７を構成し、抵抗Ｒと容量Ｃとが平滑部１０を構成している。
【００５２】
次に、図１５を参照して、その動作について説明する。ここで説明する本発明の第４の実施形態は、８bit の設定データＤSET の上位４bit をＬレベル規定に使用し、Ｐwm周期を４分割している例であり、前述で説明した本発明の第１の実施形態と第２の実施形態とを組み合わせた構成である。。
【００５３】
図に示すように、マスタクロックＭＣＬＫをカウントする４bit のカウンタ（ＣＵＮＴ）１１ｄの出力（Ｑ０〜Ｑ３）の下位２bit は、２bit のマグネチュードコンパレータ（ＣＯＭＰ）１２ｄのＢ入力（Ｂ０〜Ｂ１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ２、ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択信号発生部に接続されている。また、設定データＤSET は、その上位４bit がbuf ０〜buf ３を通してＲ−２Ｒラダーに印加され、中間の２bit のＤSET3〜ＤSET2がＣＯＭＰ１２ｄのもう一方の入力Ａ（Ａ０〜Ａ１）に入力され、下位２bit のＤSET1、ＤSET0がセレクタ選択信号発生部に接続されている。ＣＯＭＰ１２ｄは、ＡがＢより大きいときに“Ｈ”を出力するＡ＞Ｂ端子とＡがＢ以上のとき“Ｈ”を出力するＡ≧Ｂ端子とを有し、それぞれセレクター（ＳＥＬ）１３のＢ入力とＡ入力とに接続されている。ＳＥＬ１３の選択信号入力端子ＳＥＬＡには、選択信号発生部からの出力が印加され、ＳＥＬ１３は、ＳＥＬＡがＨのときにＡ入力の信号を選択して出力する。ＳＥＬ１３の出力は、抵抗Ｒ１を通してＲ−２Ｒラダーの下位ビット側（Ｒ２側）に印加されている。Ｒ−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルターに接続されアナログ電圧Ｖdac として出力される。
【００５４】
前述した本発明の第４の実施形態によるＤＣ変換器の出力であるＶpwm の波形を図１６に示しており、また、図１７には、設定データＤSET ＝１３６である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲１▼として、また、設定データＤSET ＝７２である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲２▼として示している。
【００５５】
前述した本発明の第４の実施形態は、ＰWM周期としてが、Ｔ＝２５６／１６×Ｔmclk＝１６×Ｔmclkで、さらに、Ｔ１〜Ｔ４が、１６／４×Ｔmclk＝４×Ｔmclkであり、従来技術と比較するとＨレベル、Ｌレベルの保持時間を１／６４とすることができる。また、電圧レベルとしては、従来技術の１／１６となり、Ｈレベル、Ｌレベルの間の許容電圧変化は変化しないので、ＲＣフィルターに必要な時定数を（１／６４）×（１／１６）＝１／１０２４とすることができる。
【００５６】
＜第５の実施形態＞
図１８は本発明の第５の実施形態によるＤＡ変換器の構成を示すブロック図、図１９は本発明の第４の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図、図２０は図１８に示すＤＡ変換器の出力パルス信号の波形を示す図である。図１８、図１９において、９ｂは端数処理部Ａ、９ｃは端数処理部Ｂ、１１ｅはリングカウンタ（ＣＵＮＴ）、１２ｅはマグネチュードコンパレータ（ＣＯＭＰ）であり、他の符号は図１、図１０の場合と同一である。
【００５７】
図１８に示す本発明の第５の実施形態によるＤＡ変換器は、メインクロックＭＣＬＫと設定データＤSET の上位側ビットが印加され、Ｐwm信号とＰwm周期信号とを生成するＰwm信号発生部８と、メインクロックＭＣＬＫと設定データＤSET の中間ビットが印加され、Ｐwm信号発生部８からのＰwm信号とＰwm周期信号とを受けて分割Ｐwm信号とＰwm周期信号とを生成する端数処理部Ａ９ｂと、メインクロックＭＣＬＫと設定データＤSET の下位側ビットが印加され、端数処理部Ａ９ｂからの分割Ｐwm信号とＰwm周期信号とを受けて多ビットＰwm信号を生成する端数処理部Ｂ９ｃと、レベル規定部１８と、平滑部１０とにより構成されている。
【００５８】
前述したＤＡ変換器の詳細な構成を示す図１９において、４ビットカウンタ（ＣＵＮＴ）１１ｅの下位２bit と２bit マグネチュードコンパレータ（ＣＯＭＰ）１２ｅとが図１８でのＰwm信号発生部８を構成し、ＣＵＮＴ１１ｅの上位２bit とＩＮＶ１、ＩＮＶ２、ＡＮＤ１〜ＡＮＤ３、ＯＲ１、ＣＯＭＰ１２ｅのＡ≧Ｂ出力、及び、ＳＥＬ１３とが図１８での端数処理部Ａ９ｂを構成し、ＭＰＸ０〜ＭＰＸ３が図１８での端数処理部Ｂ９ｃを構成し、さらに、抵抗Ｒ１〜Ｒ８が図１８のレベル規定部を構成し、抵抗Ｒと容量Ｃとが平滑部を構成している。
【００５９】
次に、図１５を参照して、その動作について説明する。ここで説明する本発明の第５の実施形態は、８bit の設定データＤSET の上位４bit でＰwm周期を４分割し、下位４bit に応じたＨレベルの単位パルス幅をＰwm信号に追加するようにしたものであり、前述で説明した本発明の第１の実施形態と第３の実施形態とを組み合わせた構成である。
【００６０】
図に示すように、マスタクロックＭＣＬＫをカウントする４bit のカウンタ（ＣＵＮＴ）の出力（Ｑ０〜Ｑ３）の下位２bit は、２bit マグネチュードコンパレータ１２ｅ（ＣＯＭＰ）のＢ入力（Ｂ０〜Ｂ１）に印加され、上位２bit は、ＩＮＶ１、ＩＮＶ２、ＡＮＤ１〜ＡＮＤ３及びＯＲ１によるセレクタ選択信号発生部に印加されている。また、設定データＤSET は、下位４bit がＭＰＸ０〜ＭＰＸ３のＢ入力に、上位２bit ＤSET6〜ＤSET7がＣＯＭＰ１２ｅのもう一方の入力Ａ（Ａ０〜Ａ１）に入力され、中間の２bit ＤSET4、ＤSET5がセレクタ選択信号発生部に入力されている。ＣＯＭＰ１２ａの出力は、ＡがＢより大きいときに“Ｈ”を出力するＡ＞Ｂ端子と、ＡがＢ以上のときに“Ｈ”を出力するＡ≧Ｂ端子とがあり、それぞれセレクター（ＳＥＬ）１３のＢ入力、Ａ入力に接続されている。ＳＥＬ１３の選択信号入力端子（ＳＥＬＡ）には、選択信号発生部からの出力が印加され、入力端子ＳＥＬＡにＨが入力されたときＡ入力が選択されて出力される。ＳＥＬ１３の出力は、抵抗Ｒ１を通してＲ−２Ｒラダーの下位ビット側（Ｒ２側）に接続されると共に、ＭＰＸ０〜ＭＰＸ３のＡ入力に接続される。ＭＰＸ０〜ＭＰＸ３のＳＥＬ端子には、ＣＵＮＴ１１ｅのＣＯ出力（Ｑ０〜Ｑ３が全て“Ｈ”のとき“Ｈ”となる）が接続され、Ｂ入力端子には設定データの下位４bit の各bit が入力され、ＭＰＸ０〜ＭＰＸ３の出力は、Ｒ−２Ｒラダーに接続される。Ｒ−２Ｒラダーの出力Ｖpwm は、抵抗Ｒ、コンデンサＣによるＲＣフィルターに接続されアナログ電圧Ｖdac として出力される。
【００６１】
前述した本発明の第５の実施形態によるＤＣ変換器の出力であるＶpwm の波形を図２０に示しており、ここでは、設定データＤSET ＝１３６である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲１▼として、また、設定データＤSET ＝６８である場合のパルス信号Ｖpwm 、アナログ電圧Ｖdac 、リップル電圧Ｖrip の各信号波形を▲２▼として示している。
【００６２】
前述した本発明の第５の実施形態は、ＰWM周期がＴ＝２５６／１６×Ｔmclk＝１６×Ｔmclkで、Ｔ１〜Ｔ４が１６／４×Ｔmclk＝４×Ｔmclkであり、従来技術と比較するとＨレベル、Ｌレベルの保持時間を１／６４とすることができ、このため、ＲＣフィルターに必要な時定数を１／６４とすることができる。
【００６３】
前述した本発明の第１〜第４の実施形態によれば、ローパスフィルタに要求される時定数を大幅に減らすことができるのでＤＡ変換器の応答時間を短くすることができる。また、本発明の第２〜第５の実施形態は、アナログ要素として４bit 〜６bit 程度のＲ−２Ｒラダーを含むが、この程度であれば、デジタルＩＣでも容易に実現することができるので、容易にデジタルＩＣに集積化することができる。
【００６４】
図２１は従来技術に対する本発明の第１〜第５の実施形態の効果を説明する図である。図示例は、ＤＡ変換器の分解能を８bit 、マスタクロックを１０ＭHz、ローパスフィルタの時定数を従来技術でのリップル電圧が１／２ＬＳＢとなる時定数（３２２７μｓ）を基準とし、さらに、論理レベルＶｈ＝５Ｖ、Ｖｌ＝０Ｖとして、リップル電圧（ＬＳＢ）、リップル電圧低減率、応答速度（μｓ）、応答速度改善率を示している。なお、リップル電圧低減率は、同一ローパスフィルタでのリップル電圧の割合であり、応答速度改善率は、同一リップル電圧でのフルスケール変化（誤差１／２ＬＳＢ）の応答速度の割合である。
【００６５】
【発明の効果】
以上説明したように本発明によれば、ＰＷＭ型ＤＡ変換器のローパスフィルタに要求される時定数を大幅に減らすことができるので応答時間を短くすることができる。また、本発明によれば、アナログ要素として含まれる４bit 〜６bit 程度のＲ−２Ｒラダーは容易にデジタルＩＣでも実現できるので、デジタルＩＣに集積化することが容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるＤＡ変換器の構成を示すブロック図である。
【図２】本発明の第１の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図である。
【図３】図１に示すＤＡ変換器の出力パルス信号の波形を示す図である。
【図４】ＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。
【図５】本発明の第２の実施形態によるＤＡ変換器の構成を示すブロック図である。
【図６】本発明の第２の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図である。
【図７】図１に示すＤＡ変換器の出力パルス信号の波形を示す図である。
【図８】設定データＤSET ４〜７のbit 、Ａ＞ＢとＶpwm との関係を説明する図である。
【図９】ＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。
【図１０】本発明の第３の実施形態によるＤＡ変換器の構成を示すブロック図である。
【図１１】本発明の第２の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図である。
【図１２】ＭＰＸ０〜ＭＰＸ３の各出力、Ａ＞ＢとＶpwm との関係を説明する図である。
【図１３】ＤＡ変換器の出力パルス信号の波形を示す図である。
【図１４】本発明の第４の実施形態によるＤＡ変換器の構成を示すブロック図である。
【図１５】本発明の第４の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図である。
【図１６】図１に示すＤＡ変換器の出力パルス信号の波形を示す図である。
【図１７】ＤＡ変換器の出力パルス信号のより詳細な波形を示す図である。
【図１８】本発明の第５の実施形態によるＤＡ変換器の構成を示すブロック図である。
【図１９】本発明の第４の実施形態によるＤＡ変換器のより詳細な構成を示すブロック図である。
【図２０】図６−１に示すＤＡ変換器の出力パルス信号の波形を示す図である。
【図２１】従来技術に対する本発明の第１〜第５の実施形態の効果を説明する図である。
【図２２】従来技術によるＤＡ変換器（ＤＡＣ）の構成を示すブロック図である。
【図２３】従来技術によるＤＡ変換器から出力されるパルス信号を示す図である。
【符号の説明】
８、８ａ、８ｂ  Ｐwm信号発生部
９、９ａ〜９ｃ  端数処理部
１０  平滑部
１１、１１ａ〜１１ｅ  リングカウンタ（ＣＵＮＴ）
１２、１２ａ〜１２ｅ  マグネチュードコンパレータ（ＣＯＭＰ）
１３  データセレクタ（ＳＥＬ）
１５  振幅規定部
１６  Ｌowレベル規定部
１７  電圧合成部
１８  レベル規定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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