(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されると共に、同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造において、前記各基本セルは、それぞれゲート電極を有する複数のトランジスタと、前記基板上に形成されるとともに、２個以上の前記トランジスタの選択されたゲート電極と電気的に接続される１つ以上のゲート接続ストリップと、を備え、前記複数のトランジスタは、各々が第１ゲート幅を有するとともに、第１導電特性を有するトランジスタからなる第１トランジスタグループと、各々が前記第１ゲート幅と等しい第２ゲート幅を有するとともに、前記第１導電特性とは反対の第２導電特性を有するトランジスタからなる第２トランジスタグループと、各々が前記第１及び第２ゲート幅よりも狭い第３ゲート幅を有するとともに、前記第１導電特性を有するトランジスタからなる第３トランジスタグループとを含み、前記第１及び第２トランジスタグループのトランジスタは全て第１軸に平行に配置されるゲートを有し、前記第３トランジスタグループのトランジスタは全て前記第１軸に対して垂直な第２軸に平行に配置されているゲートを有する、ゲートアレイ構造。
【請求項２】
請求項１に記載のゲートアレイ構造において、前記ゲート接続ストリップは、選択されたゲート電極と同一の材料から形成され、前記選択されたゲート電極と一体として接続されているゲートアレイ構造。
【請求項３】
請求項２に記載のゲートアレイ構造において、前記ゲート接続ストリップおよびゲート電極はポリシリコンで形成されているゲートアレイ構造。
【請求項４】
請求項１に記載のゲートアレイ構造において、少なくとも１つの前記ゲート接続ストリップは、少なくとも１つの前記ゲート電極に対して垂直に配置されているゲートアレイ構造。
【請求項５】
請求項１に記載のゲートアレイ構造において、前記第１トランジスタグループは、４個のトランジスタから構成され、前記第２トランジスタグループは、４個のトランジスタから構成されるゲートアレイ構造。
【請求項６】
請求項１に記載のゲートアレイ構造において、前記第１トランジスタグループのトランジスタは、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット備えるゲートアレイ構造。
【請求項７】
請求項１に記載のゲートアレイ構造はさらに、電源電圧供給線または接地電圧供給線を近傍の前記第１導電特性を有するトランジスタに接続するためのタップを備えるゲートアレイ構造。
【請求項８】
請求項１に記載のゲートアレイ構造において、前記第２トランジスタグループは、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット備えるゲートアレイ構造。
【請求項９】
請求項１に記載のゲートアレイ構造はさらに、電源電圧供給線または接地電圧供給線を近傍の前記第２トランジスタグループに接続するためのタップを備えるゲートアレイ構造。
【請求項１０】
請求項１に記載のゲートアレイ構造において、前記第１トランジスタグループのトランジスタは、ＮＭＯＳトランジスタであり、前記ゲートアレイ構造は、さらに、ソース電圧金属線に接続するために前記第１トランジスタグループに近接して設けられたタップと、ドレイン電圧金属線に接続するために前記第２トランジスタグループに近接して設けられたタップとを備える、ゲートアレイ構造。
【請求項１１】
半導体基板上に形成されるゲートアレイ構造の製造方法であって、それぞれがゲート電極を有するトランジスタと、前記基板上に形成されるとともに２個以上の前記トランジスタの選択されたゲート電極と電気的に接続される１つ以上のゲート接続ストリップと、を有する同一の基本セルからなるアレイを前記ゲートアレイ構造のコア領域中に形成するステップと、少なくとも２つの前記選択されたゲート電極間の電気的な接続を維持するように前記ゲート接続ストリップをパターニングするステップとを備え、前記複数のトランジスタは、各々が第１ゲート幅を有すると共に第１導電特性を有するトランジスタからなる第１トランジスタグループと、各々が前記第１ゲート幅と等しい第２ゲート幅を有すると共に前記第１導電特性とは反対の第２導電特性を有するトランジスタからなる第２トランジスタグループと、各々が前記第１及び第２ゲート幅よりも狭い第３ゲート幅を有すると共に前記第１導電特性を有するトランジスタからなる第３トランジスタグループとを有し、前記第１及び第２トランジスタグループのトランジスタは全て第１軸に平行に配置されるゲートを有し、前記第３トランジスタグループのトランジスタは全て前記第１軸に対して垂直な第２軸に平行に配置されるゲートを有するゲートアレイの製造方法。
【請求項１２】
請求項１１に記載のゲートアレイ構造の製造方法において、前記同一基本セルのアレイを形成するステップは、ポリシリコンゲート接続ストリップと一体として接続されるポリシリコンゲート電極を有する同一基本セルを形成するステップであるゲートアレイ構造の製造方法。
【請求項１３】
請求項１１に記載のゲートアレイ構造の製造方法において、前記同一基本セルのアレイを形成するステップは、４個のトランジスタから構成される第１トランジスタグループと、４個のトランジスタから構成される第２トランジスタグループとを形成するステップであるゲートアレイ構造の製造方法。
【請求項１４】
請求項１３に記載のゲートアレイ構造の製造方法において、前記同一基本セルのアレイを形成するステップは、前記第１及び第２トランジスタグループが、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット有する複数の基本セルを形成するステップであるゲートアレイ構造の製造方法。
【請求項１５】
請求項１３に記載のゲートアレイ構造の製造方法において、前記同一基本セルのアレイを形成するステップは、４個のトランジスタからなる前記第１トランジスタグループに近接する第１タップと、４個のトランジスタからなる前記第２トランジスタグループに近接する第２タップとを備え、前記第１及び第２タップの一方は、電源電圧供給線との接続のために備えられ、前記第１及び第２タップの他方は、接地電圧供給線との接続のために備えられている複数の基本セルを形成するステップであるゲートアレイ構造の製造方法。
【請求項１６】
請求項１５に記載のゲートアレイ構造の製造方法はさらに、前記コア領域の一部を覆う第１金属被覆層を形成するステップと、少なくともいくつかのトランジスタ間に電気的接続を形成するために前記第１金属被覆層をパターニングするステップとを備えるゲートアレイ構造の製造方法。
【請求項１７】
請求項１６に記載のゲートアレイ構造の製造方法はさらに、前記第１金属被覆層の少なくとも一部を覆う第２金属被覆層を形成するステップと、さらなる電気的接続を提供するために前記第２金属被覆層をパターニングするステップとを備えるゲートアレイ構造の製造方法。
【請求項１８】
請求項１６に記載のゲートアレイ構造の製造方法はさらに、前記基本セルのアレイから集積回路を製造するステップを備えるゲートアレイ構造の製造方法。
【請求項１９】
半導体基板上に形成されると共に、同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造において、前記各基本セルは、それぞれ、各々が、前記基板よりは上方であって、かつ、あらゆる金属被覆層よりは下方に存在する第１レベルにおいてゲート電極を含む複数のトランジスタと、前記第１レベルに配置され、２つ以上の前記トランジスタの選択されたゲート電極を接続するための手段とを備え、前記複数のトランジスタは、各々が第１ゲート幅を有するとともに第１導電特性を有する第１トランジスタグループと、各々が前記第１ゲート幅と等しい第２ゲート幅を有するとともに前記第１導電特性とは反対の第２導電特性を有する第２トランジスタグループと、各々が前記第１及び第２ゲート幅よりも狭小な第３ゲート幅を有するとともに前記第１導電特性を有する第３トランジスタグループとを備え、前記第１及び第２トランジスタグループのトランジスタは全て第１軸に平行に配置されるゲートを有し、前記第３トランジスタグループのトランジスタは全て前記第１軸と垂直な第２軸に平行に配置されるゲートを有するゲートアレイ構造。
【請求項２０】
請求項１９に記載のゲートアレイ構造において、前記ゲート電極、及び前記選択されたゲート電極を接続するための手段は、共にポリシリコンから形成されると共に互いに一体として接続されているゲートアレイ構造。
【請求項２１】
請求項１９に記載のゲートアレイ構造において、前記第１グループのトランジスタは４つのｎ形トランジスタから構成され、前記第２グループのトランジスタは４つのｐ形トランジスタから構成されるゲートアレイ構造。
【請求項２２】
請求項２１に記載のゲートアレイ構造において、前記４つのｎ形トランジスタは、直列に接続されている２つのｎ形トランジスタを含む２つのｎ形トランジスタグループに分類され、前記４つのｐ形トランジスタは直列に接続されている２つのｐ形トランジスタを含む２つのｐ形トランジスタグループに分類されるゲートアレイ構造。
【請求項２３】
請求項１９に記載のゲートアレイ構造において、前記トランジスタは、少なくともその一部が珪化物層によって覆われているゲートアレイ構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、相補形金属酸化膜半導体（ＣＭＯＳ）ゲートアレイの構造およびその製造方法に関し、さらに詳細には、そのようなゲートアレイのために使用される基本セルの設計に関する。
【０００２】
【従来の技術】
ゲートアレイは、半導体チップのコア領域内に同一の基本セルが繰り返し並ぶアレイからなる集積回路（ＩＣ）の１つの種類である。各基本セルは、予め決められた一定の数、及び配置のＭＯＳトランジスタを含んでいる。全てのＭＯＳ形ＩＣがそうであるように、各トランジスタは、シリコン基板中に、チャネル領域によって区分される２つのソース／ドレイン拡散領域と、チャネル領域上に配置されるゲートとを有している。各ゲートは、ポリシリコンゲート電極と基板のチャネル領域とによって挟まれている薄いゲート酸化膜を有している。
【０００３】
ゲートアレイマスタスライス構造は、予め特定の回路を備えているものではなく、将来互いにワイヤ接続されることにより回路を形成することになる未接続のＭＯＳトランジスタだけを備えている。したがって、トランジスタレベルのゲートアレイの設計は、例えば、メモリチップ、ロジックチップといった多くの異なる種類の集積回路を形成することを可能にする柔軟性を備えている。このようなゲートアレイ集積回路の最終的な設計は、使用されるバックエンド処理（すなわち、金属被覆層を形成し、パターン化するための処理、及び、これらの処理により基本セル上に形成される利用可能な多くのトランジスタ間をワイヤ接続する処理）によって決められる。これらの相互接続の配置が、特定のゲートアレイ集積回路上に現れる回路構成を規定する。このような柔軟性を有するため、ゲートアレイは、特定用途向け集積回路（ＡＳＩＣ）の作成に広く用いられている。
【０００４】
図１は、半導体チップ２３上に備えられ、基本セル２０のような同一の基本セルからなるアレイを有するコア領域２４を含む基本的なゲートアレイ構造１０を示している。図示されているように、基本セルは、一般的に矩形であり、また、行方向と列方向とに繰り返し配置される。各基本セル内には、数多くのトランジスタ（図示しない）が備えられている。コア領域２４内の基本セルの各列には、コア領域の列方向の長さにわたり第１金属線２１、及び他の第１金属線２２がかけられている。金属線２２は、アレイにおける列方向の各基本セルに電源電圧（Ｖｄｄ）を供給するために用いられ、金属線２１は、列方向の各基本セルに接地電圧（Ｖｓｓ）を供給するために用いられる。ゲートアレイ１０はまた、金属線２２に対して電源電圧を供給するためのＶｄｄ金属線１８、及び金属線２１に対して接地電圧を供給するためのＶｓｓ金属線１６を、それぞれコアの周囲に有している。
【０００５】
ゲートアレイ構造１０はさらに、入出力（Ｉ／Ｏ）パッド１２とＩ／Ｏスロット１４を、コア領域２４の外側においてチップ２３の周辺に沿って備えている。これらのパッドは、ワイヤボンドその他の電気的接続手段によりＩＣ回路を外部素子と接続するのための接触領域を形成する。Ｉ／Ｏスロット１４は、チップ２３が接続される外部素子との接続に用いられるトランジスタその他の素子を有している。一般にスロット１４は、静電放電（ＥＳＤ）保護回路、プリドライバ、入出力バッファ等を含むことになる。
【０００６】
ゲートアレイのための一つの好適な基本セル設計が開発されており、カリフォルニア州ミルピタス市にあるLSI Logic Corporationによって使用されている。この設計は、全てがほとんど同じ寸法の４個のｎ形及び４個のｐ形トランジスタからなる８個のＭＯＳトランジスタを使用する。この設計は図２に記載されている。図示されるように、例えば図１中の基本セル２０に対応する基本セル５０はｐ形基板６４上に形成され、ｎ形トランジスタ面５４、及びｐ形トランジスタ面５２を備えている。ｐ形トランジスタ面５２は、その中に全てが単一軸に対して平行に並べられている４個のｐ形トランジスタ５３ａ、５３ｂ、５３ｃ、５３ｄが形成されているｎウェル５６を有している。図示されているように、各ｐ形トランジスタは同一寸法、同一形状である。これら全てまたは一部のトランジスタは、バックエンド処理によって、互いに接続されたり他のトランジスタと接続されたりすることにより回路を形成することになる。
【０００７】
ｐ形トランジスタ５３ｄに注目すると、ポリシリコンゲート電極６７がソース拡散領域５９及びドレイン拡散領域５７の間に備えられている。また、ゲート電極６７は、２つのポリシリコン接点（ポリヘッド）５８ａ、５８ｂで終端している。Ｖｄｄ電源電圧供給線に対する接点を提供するために、タップ６９がトランジスタ５３ｂ及びトランジスタ５３ｃの間に備えられている。
【０００８】
ｎ形トランジスタ面５４は、ｐ形トランジスタ面５２のトランジスタと平行に並ぶ４個のｎ形トランジスタ５５ａ，５５ｂ，５５ｃ，５５ｄを備えている。図示されているように、ｎ形トランジスタ５５ｄには、例えば、ゲート電極６７と同様な寸法、及び形状のゲート電極６６が備えられている。さらに、Ｖｓｓ接地電圧供給線に対する接点を提供するためにタップ６８がｎ形トランジスタ５５ｂ及びｎ形トランジスタ５５ｃの間に備えられている。
【０００９】
図１及び図２に示されるようなゲートアレイの設計は、「セル方式」の設計とは区別されるべきである。セル方式設計では、チップのコア領域内に単一の基本セルを繰り返し備えるのではなく、多くの異なる基本セルを備える。一般的に、個々の基本セルは、異なる寸法、形状、トランジスタ配置等を有しており、特定の集積回路の設計に基づいて配置される。集積回路の設計によって基本セルの選択及び配置が指示されるので、一般的に、セル方式集積回路は、利用可能なチップスペースをゲートアレイ集積回路よりも有効に活用する。しかしながら、セル方式技術は、一般的にセル式設計のプロセスに関連して発生する追加開発費を埋め合わせしなければならないので、十分な量が製造されないＡＳＩＣに対して使用するには不適当であることが多い。このため、ゲートアレイ設計はＡＳＩＣ設計における幅広い用途が見いだされ続けているのである。
【００１０】
ゲートアレイの設計者は、オンチップルーティングを簡素化するという課題に取り組み続けている。この課題を達成するために、設計者らは、チップスペースの利用効率を向上させ、同時に製造プロセスを簡素化している。ルーティングの用語は、ＩＣにおいて回路を構成するため個々のトランジスタ間に形成される電気的な接続を意味する。これらの接続は、ＩＣ基板面上のトランジスタと基板の上に位置する金属被覆層との間を垂直方向に相互接続することにより形成される。絶縁体層は、金属被覆層を他の金属被覆層及び基板から電気的に絶縁する。各金属被覆層は、複数のトランジスタと装置素子を電気的に結合しＩＣ回路を構成する種々の金属線を形成するようパターン化されている。現在のゲートアレイは複雑であるため、一般に２層以上の金属被覆層を必要とする。不都合なことに、各追加金属被覆層は、コストを大幅に増大させ、またゲートアレイの製造プロセスを更に複雑なものにする。
【００１１】
ゲートアレイの設計で施される配線のほとんどは、ＩＣを形成する個々の回路を形成する機能を果たしている。このような回路は、マルチプレクサ、複数の入力端子を備えるフリップフロップといったより複雑な回路構成と同様にＮＡＮＤゲートのような単純な論理ゲートであり得る。このような基本的な回路レベルのルーティングに加えて、ＩＣはまた、機能ＩＣを形成するために個々の回路同士を接続する多くの「チップレベルのルーティング」を使用している。このようなチップレベルルーティングは、多くの基本セルを通過しなければならない可能性のある金属線により形成される。回路レベルのルーティングが特定の金属被覆層レベル上のスペースを占めているので、そのスペースをチップレベルのルーティングのために利用することはできない。実際、回路レベルのルーティングが余りに多くのスペースを占めてしまうと、いくつかの、または全てのチップレベルのルーティングのために他の金属被覆層を使用しなければならなくなる。したがって、第１及び第２金属被覆層での回路レベルのルーティング量を低減するゲートアレイの設計はＩＣのコストを大幅に低減することができる。
【００１２】
図３は、いくつかの個々の基本セル８２ａ〜８２ｄが集まった基本セル８０を図示している。第２金属被覆層（metal-2）での回路レベルのルーティングが一般的にどのように実施されているかを示すため、第１金属被覆層（metal-1）は図示しない。例えば、複雑なフリップフロップ回路が複数の基本セル８２ａから８２ｄ上に形成されている場合には、metal-1は、自身の中でフリップフロップを完全にワイヤ接続することができない。したがって、必要なトランジスタの相互接続を完成するために、metal-2のジャンパ８４，８６，８８，９０，９２が要求される。接点８１ａ、８１ｂといった接点の経由は、層間接続を提供するために使用される。
【００１３】
【発明が解決しようとする課題】
しかしながら、図示するようにmetal-2のジャンパ８４，８６，８８，９０，９２はかなりのスペースを基本セルの左側および中央領域に残しているが、これらのスペースはチップレベルルーティングには利用できないものである。いくつかの例では、第３金属被覆層（metal-3）からの、更なる金属線が形成されなければならないという問題もある。
【００１４】
本発明は、上記した従来技術の問題点を解決しゲートアレイの製造工程を減少すべくなされたものであり、第１及び／又は第２金属被覆層レベルにおける回路レベルのルーティング量を低減するゲートアレイのマスタスライスを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明に係るゲートアレイ構造は、半導体基板上に形成されると共に、同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造において、
前記各基本セルは、
それぞれゲート電極を有する複数のトランジスタと、
前記基板上に形成されるとともに、２個以上の前記トランジスタの選択されたゲート電極と電気的に接続される１つ以上のゲート接続ストリップと、を備え、
前記複数のトランジスタは、
各々が第１ゲート幅を有するとともに、第１導電特性を有するトランジスタからなる第１トランジスタグループと、
各々が実質的に前記第１ゲート幅と等しい第２ゲート幅を有するとともに、前記第１導電特性とは反対の第２導電特性を有するトランジスタからなる第２トランジスタグループと、
各々が前記第１及び第２ゲート幅よりも狭い第３ゲート幅を有するとともに、前記第１導電特性を有するトランジスタからなる第３トランジスタグループとを含み、
前記第１及び第２トランジスタグループのトランジスタは全て第１軸に平行に配置されるゲートを有し、
前記第３トランジスタグループのトランジスタは全て前記第１軸に対して実質的に垂直な第２軸に平行に配置されているゲートを有することを特徴とする。
【００１６】
請求項２に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
前記ゲート接続ストリップは、選択されたゲート電極と同一の材料から形成され、前記選択されたゲート電極と一体として接続されていることを特徴とし、
請求項３に記載の発明に係るゲートアレイ構造は、
請求項２に記載のゲートアレイ構造において、
前記ゲート接続ストリップおよびゲート電極はポリシリコンで形成されていることを特徴とする。
【００１７】
請求項４に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
少なくとも１つの前記ゲート接続ストリップは、少なくとも１つの前記ゲート電極に対して実質的に垂直に配置されていることを特徴とし、
請求項５に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
前記第１トランジスタグループは、４個のトランジスタから構成され、前記第２トランジスタグループは、４個のトランジスタから構成されることを特徴とする。
【００１８】
請求項６に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
前記第１トランジスタグループのトランジスタは、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット備えることを特徴とし、
請求項７に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造はさらに、
電源電圧供給線または接地電圧供給線を近傍の前記第１導電特性を有するトランジスタに接続するためのタップを備えることを特徴とする。
【００１９】
請求項８に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
前記第２トランジスタグループは、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット備えることを特徴とし、
請求項９に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造はさらに、
電源電圧供給線または接地電圧供給線を近傍の前記第２トランジスタグループに接続するためのタップを備えることを特徴とする。
【００２０】
請求項１０に記載の発明に係るゲートアレイ構造は、
請求項１に記載のゲートアレイ構造において、
前記第１トランジスタグループのトランジスタは、ＮＭＯＳトランジスタであり、
前記ゲートアレイ構造は、さらに、
ソース電圧金属線に接続するために前記第１トランジスタグループに近接して設けられたタップと、
ドレイン電圧金属線に接続するために前記第２トランジスタグループに近接して設けられたタップとを備える、ことを特徴とする。
【００２１】
請求項１１に記載の発明に係るゲートアレイ構造の製造方法は、
半導体基板上に形成されるゲートアレイ構造の製造方法であって、
それぞれがゲート電極を有するトランジスタと、前記基板上に形成されるとともに２個以上の前記トランジスタの選択されたゲート電極と電気的に接続される１つ以上のゲート接続ストリップと、を有する同一の基本セルからなるアレイを前記ゲートアレイ構造のコア領域中に形成するステップと、
少なくとも２つの前記選択されたゲート電極間の電気的な接続を維持するように前記ゲート接続ストリップをパターニングするステップとを備え、
前記複数のトランジスタは、各々が第１ゲート幅を有すると共に第１導電特性を有するトランジスタからなる第１トランジスタグループと、各々が実質上前記第１ゲート幅と等しい第２ゲート幅を有すると共に前記第１導電特性とは反対の第２導電特性を有するトランジスタからなる第２トランジスタグループと、各々が前記第１及び第２ゲート幅よりも狭い第３ゲート幅を有すると共に前記第１導電特性を有するトランジスタからなる第３トランジスタグループとを有し、前記第１及び第２トランジスタグループのトランジスタは全て第１軸に平行に配置されるゲートを有し、前記第３トランジスタグループのトランジスタは全て前記第１軸に対して実質的に垂直な第２軸に平行に配置されるゲートを有することを特徴とする。
【００２２】
請求項１２に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１１に記載のゲートアレイ構造の製造方法において、
前記同一基本セルのアレイを形成するステップは、ポリシリコンゲート接続ストリップと一体として接続されるポリシリコンゲート電極を有する同一基本セルを形成するステップであることを特徴とし、
請求項１３に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１１に記載のゲートアレイ構造の製造方法において、
前記同一基本セルのアレイを形成するステップは、４個のトランジスタから構成される第１トランジスタグループと、４個のトランジスタから構成される第２トランジスタグループとを形成するステップであることを特徴とする。
【００２３】
請求項１４に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１３に記載のゲートアレイ構造の製造方法において、
前記同一基本セルのアレイを形成するステップは、前記第１及び第２トランジスタグループが、ソース／ドレイン領域を共有する直列に接続された２個のトランジスタからなるトランジスタセットを少なくとも１セット有する複数の基本セルを形成するステップであることを特徴とし、
請求項１５に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１３に記載のゲートアレイ構造の製造方法において、
前記同一基本セルのアレイを形成するステップは、４個のトランジスタからなる前記第１トランジスタグループに近接する第１タップと、４個のトランジスタからなる前記第２トランジスタグループに近接する第２タップとを備え、前記第１及び第２タップの一方は、電源電圧供給線との接続のために備えられ、前記第１及び第２タップの他方は、接地電圧供給線との接続のために備えられている複数の基本セルを形成するステップであることを特徴とする。
【００２４】
請求項１６に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１５に記載のゲートアレイ構造の製造方法はさらに、
前記コア領域の一部を覆う第１金属被覆層を形成するステップと、
少なくともいくつかのトランジスタ間に電気的接続を形成するために前記第１金属被覆層をパターニングするステップとを備えることを特徴とし、
請求項１７に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１６に記載のゲートアレイ構造の製造方法はさらに、
前記第１金属被覆層の少なくとも一部を覆う第２金属被覆層を形成するステップと、
さらなる電気的接続を提供するために前記第２金属被覆層をパターニングするステップとを備えることを特徴とする。
【００２５】
請求項１８に記載の発明に係るゲートアレイ構造の製造方法は、
請求項１６に記載のゲートアレイ構造の製造方法はさらに、
前記基本セルのアレイから集積回路を製造するステップを備えることを特徴とする。
【００２６】
請求項１９に記載の発明に係るゲートアレイ構造は、
半導体基板上に形成されると共に、同一の基本セルからなるアレイをコア領域内に有するゲートアレイ構造において、
前記各基本セルは、それぞれ、
各々が、前記基板よりは上方であって、かつ、あらゆる金属被覆層よりは下方に存在する第１レベルにおいてゲート電極を含む複数のトランジスタ手段と、
前記第１レベルに配置され、２つ以上の前記トランジスタ手段の選択されたゲート電極を接続するための手段とを備え、
前記複数のトランジスタ手段は、各々が第１ゲート幅を有するとともに第１導電特性を有する第１トランジスタ手段グループと、各々が前記第１ゲート幅と実質上等しい第２ゲート幅を有するとともに前記第１導電特性とは反対の第２導電特性を有する第２トランジスタ手段グループと、各々が前記第１及び第２ゲート幅よりも実質上狭小な第３ゲート幅を有するとともに前記第１導電特性を有する第３トランジスタ手段グループとを備え、前記第１及び第２トランジスタ手段グループのトランジスタ手段は全て第１軸に平行に配置されるゲートを有し、前記第３トランジスタ手段グループのトランジスタ手段は全て前記第１軸と実質上垂直な第２軸に平行に配置されるゲートを有することを特徴とする。
【００２７】
請求項２０に記載の発明に係るゲートアレイ構造は、
請求項１９に記載のゲートアレイ構造において、
前記ゲート電極、及び前記選択されたゲート電極を接続するための手段は、共にポリシリコンから形成されると共に互いに一体として接続されていることを特徴とし、
請求項２１に記載の発明に係るゲートアレイ構造は、
請求項１９に記載のゲートアレイ構造において、
前記第１グループのトランジスタ手段は４つのｎ形トランジスタ手段から構成され、前記第２グループのトランジスタ手段は４つのｐ形トランジスタ手段から構成されることを特徴とする。
【００２８】
請求項２２に記載の発明に係るゲートアレイ構造は、
請求項２１に記載のゲートアレイ構造において、
前記４つのｎ形トランジスタ手段は、直列に接続されている２つのｎ形トランジスタ手段を含む２つのｎ形トランジスタ手段グループに分類され、前記４つのｐ形トランジスタ手段は直列に接続されている２つのｐ形トランジスタ手段を含む２つのｐ形トランジスタ手段グループに分類されることを特徴とし、
請求項２３に記載の発明に係るゲートアレイ構造は、
請求項１９に記載のゲートアレイ構造において、
前記トランジスタ手段は、少なくともその一部が珪化物層によって覆われていることを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明に係るいくつかの発明の実施の形態について図４〜図７を参照して説明する。
先ず、基本セルの配置について説明する。図４は、ｐ形半導体基板上に形成されると共にＮＭＯＳ装置である第１トランジスタグループ１０２、ＰＭＯＳ装置である第２トランジスタグループ１０４を備える基本セル１００を図示する。第２トランジスタグループ１０４のＰＭＯＳトランジスタは、ｎウェル１０６に形成される。また、第１トランジスタグループ１０２のための４個のポリシリコンゲート電極１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ、第２トランジスタグループ１０４のための４個のポリシリコンゲート電極１１１ａ，１１１ｂ，１１１ｃ，１１１ｄが図示されている。これらの個々のゲート電極は、マスタスライスの「非プログラム」ポリシリコンゲート接続ストリップ１０８ａ，１０８ｂ，１０８ｃを介して、電気的に他のゲート電極と接続される。これらは、いくつかの「第１レベル」回路ルーティングを形成するために、後にプログラム（パターン化）されることになる。二股状のポリシリコンヘッドゲート電極が近接するゲート電極と接続されていない図２に図示される基本セル５０では、当然このようなことは不可能である。
【００３０】
一般に、本発明にて使用されているゲート接続ストリップは、ゲート電極及びゲート接続ストリップが一つの連続したモノリシック構造を形成するように、ポリシリコンゲート電極と同一のプロセスにおいて形成される。言い換えれば、ゲート接続ストリップ１０８ａ，１０８ｂ，１０８ｃは、第１及び第２グループトランジスタ１０２，１０４に対して一体として接続されている。
【００３１】
第１トランジスタグループ１０２を見てみると、第１ＭＯＳトランジスタは、ｎ形ソース／ドレイン拡散領域１１２、ｎ形ソース／ドレイン拡散領域１１４、ポリシリコンゲート電極１１０ｄ、及びゲート電極下にゲート誘電体（図示しない）を備えている。第１トランジスタグループ１０２の第２トランジスタは、第２トランジスタのソース／ドレイン領域としても作用するソース／ドレイン領域１１４を介して第１トランジスタと直列に接続されている。また、第２トランジスタは、ｎ形ソース／ドレイン拡散領域１２０、ゲート１１０ｃ、及びゲート電極下にゲート誘電体（図示しない）を備える。さらに、第２トランジスタグループ１０２は、直列に接続される第２トランジスタセットを備えている。特に、第３トランジスタは、ｎ形ドレイン拡散領域１２２、ｎ形ソース拡散領域１２４、ゲート１１０ｂ、及びゲート電極下にゲート誘電体（図示しない）を備えている。ソース／ドレイン領域１２４は、第１トランジスタグループ１０２の第４トランジスタのソース／ドレイン領域として機能する。また、そのトランジスタは、ｎ形ソース拡散領域１２５、ゲート１１０ａ、及びゲート電極下にゲート誘電体（図示しない）を備える。
【００３２】
タップ接点１３０は、２個のトランジスタからなるトランジスタセットの２セット間に存在し、図示しない接地電圧（Ｖｓｓ）供給線とのオーム接点として作用するためにｐ形シリコン基板中に高密度ｐ形ドーパント領域を備えている。図１を参照して上述したように、第１金属被覆層から形成されるＶｓｓ線はゲートアレイの基本セル列中における多数の個々の基本セルに対して接地接点を供給する。すなわち、タップ１３０との相互接続により、Ｖｓｓ線が接地に対する接点を提供する。電源電圧（Ｖｄｄ）供給線（図示しない）と接続するために、対応するタップ１３１が第２トランジスタグループ中に備えられている。タップ１３０のように、タップ１３１はＶｄｄ線とのオーム接続を提供するために、ドーパント濃度（この場合、ｎ形）が増加されている領域をｎウェルに備えている。
【００３３】
第２トランジスタグループ１０４は第１トランジスタグループ１０２と鏡像関係にあるが、反対の導電特性（導電タイプ）である（すなわち、第２グループのトランジスタはＰＭＯＳトランジスタである。）。第２グループ１０４内の第１トランジスタは、ｐ形ソース／ドレイン拡散領域１３３、ｐ形ソース／ドレイン拡散領域１３５、ゲート１１１ｄ、及びゲート電極下にゲート誘電体（図示しない）を備えている。第２グループ１０４の第２トランジスタは、ソース／ドレイン領域としての拡散領域１３７、ｐ形ソース／ドレイン拡散領域１３５、ゲート１１１ｂ、及びゲート電極下にゲート誘電体（図示しない）を備えている。したがって、第２グループ１０４の第１及び第２トランジスタは、拡散領域１３５を介して直列に接続されている。
【００３４】
第２グループ１０４内の第２トランジスタセットは、ｐ形ソース／ドレイン拡散領域１４０、ｐ形ソース／ドレイン拡散領域１４２、ゲート１１１ｂ、及びゲート電極下にゲート誘電体（図示しない）を有する第３トランジスタを備えている。拡散領域１４２はまた、第４トランジスタのソース／ドレイン領域として作用するので、第２グループ１０４の第３及び第４トランジスタは直列に接続される。第２グループ１０４の第４トランジスタはまた、拡散領域１４４及びゲート１１１ａを備えている。
【００３５】
第１トランジスタグループ１０２では、ゲート接続ストリップ１０８ａ、１０８ｂは、ゲート１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ間に電気的に導電する接続を与える。同様にして、第２トランジスタグループ１０４では、ゲート接続ストリップ１０８ｃ、１０８ｄは、ゲート１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ間に電気的に導電する接続を与える。ゲート接続ストリップ１０８ｂはまた、第１トランジスタグループ１０２及び第２トランジスタグループ１０４のゲート電極間に電気的な接続を提供することに留意されるべきである。これは、図から判る通り、ゲート接続ストリップが基本セルの全長にわたっており、またゲート電極に対して概ね垂直に配置されているから可能となることである。さらに、基本セル１００を、ゲートアレイ構造において行および列方向に繰返される基本セルの１つであるとして考えれば、近接する基本セル中のトランジスタのゲート電極もまたゲート接続ストリップ１０８ａ，１０８ｂ，１０８ｃによって一体として接続されていることになる。以下の説明で明らかになるように、こうした特徴によって、ゲート接続ストリップが基本セル中における種々のゲート電極間にルーティング線を形成するように、ゲート接続ストリップをパターン化することが可能となる。
【００３６】
特に好ましい発明の実施の形態では、基本セルのＮＭＯＳゲート電極は約５．６μｍのゲート幅を有しており、ＰＭＯＳゲート電極は約６．２μｍのゲート幅を有している（ゲート接続ストリップ中にいかなる材料も含んでいない）。ｐ形及びｎ形トランジスタのゲート長は、共に０．４０μｍである。当業者によって良く知られているように、ゲートアレイを相互接続する金属線は、基本セル上のグリッドスペースを参照して配置される。この発明の実施の形態におけるグリッドスペースは、長さ約１．４μｍ、幅約１．４μｍであり、これは、ルーティング密度の増加を許容する。一つの基本セルは、Ｘ方向に１３グリッドポイント（１８．２０μｍ）、Ｙ方向に８グリッドポイント（１１．２０μｍ）の寸法を備えている。したがって、基本セル領域の面積は、２０３．８４μｍ2 である。
【００３７】
電源電圧及び接地電圧は、それぞれタップ１３１，１３０の上部を通り、その基本セルの上端から下端にまでわたるそれぞれのmetal-1金属線（図示しない）によって、基本セル上に形成される回路に供給される。特に、第１トランジスタグループ１０２では接地電圧供給線（Ｖｓｓ）はタップ１３０と接触し、また、種々のソース／ドレイン拡散領域と接触する。さらに、第２トランジスタグループ１０４では、電源電圧供給線（Ｖｄｄ）はタップ１３１と接触し、また種々のソース／ドレイン拡散領域と接触する。このような電源電圧供給線及び接地電圧供給線は、一般的に図１中に線２１，２２によって図示されているようにゲートアレイ中の基本セルの列方向全体にわたる線セグメントを形成することが理解されるべきである。特に好適な発明の実施の形態では、電源電圧供給線Ｖｄｄ、及び接地電圧供給線Ｖｓｓは、約１．４μｍの幅を有し、Ｖｄｄ金属線は、３．３Ｖの電力源に接続されている。
【００３８】
図５は、本発明に係る第２の発明の実施の形態を図示している。ｐ形半導体基板上に形成される基本セル１５０は、ｎ形の第１トランジスタグループ１５４、ｐ形の第２トランジスタグループ１５２、及びｎ形の第３トランジスタグループ１７１を備えている。第２トランジスタグループ１５２は、ｎウェル１６４に形成される４個のＰＭＯＳトランジスタを有している。第１トランジスタグループ１５４は、４個のＮＭＯＳトランジスタを有し、第３トランジスタグループ１７１は２個以上のＮＭＯＳトランジスタを有している。第３グループのトランジスタは、主に、その寸法、及び基本セル１５０内での向きの点において第１及び第２グループのトランジスタと異なる。図示されるように、第３グループ１７１のトランジスタは、第１グループ１５４及び第２グループ１５２のトランジスタが有するゲート幅よりも、実質上、狭小なゲート幅を有している。この基本セル配置は、特に１個以上の小さなトランジスタを使用し得る回路設計分野にて有用である。
【００３９】
ゲート接続ストリップ１６０（ａ）は、第１トランジスタグループ１５４及び第２トランジスタグループ１５２のトランジスタを接続しており、これらのグループ中のトランジスタのゲート幅方向に対して垂直な方向に沿って、基本セル１５０の双方のエッジにまで延びている。ゲート接続ストリップ１６０（ｂ）は、第２トランジスタグループ１５２のトランジスタを相互に接続し、また基本セル１５０の３つの側辺において隣接する基本セルと接続する。ゲート接続ストリップ１６０（ｃ）は、第１グループ１５４中の４個のトランジスタを相互に接続し、また近接する２個の基本セルと接続する。最後にゲート接続ストリップ１７４は、第３トランジスタグループ１７１を相互に接続し、近接する１個の基本セル及びゲート接続ストリップ１６０（ｃ）と接続する。
【００４０】
第１トランジスタグループ１５４を見てみると、第１ＭＯＳトランジスタは、ｎ形ソース／ドレイン拡散領域１６８、及びｎ形ソース／ドレイン拡散領域１７６、及びゲート１５６を有している。第１グループの第２トランジスタは、第２トランジスタのソース／ドレインとしても作用するソース／ドレイン領域１７６を介して第１トランジスタと直列に接続される。また、第２トランジスタは、ｎ形ソース／ドレイン拡散領域１７８、及びゲート１７７を有している。さらに、第１トランジスタグループ１５４は、直列に接続されている第２のトランジスタセットを有している。特に第３トランジスタは、ｎ形ソース／ドレイン拡散領域１７９、ｎ形ソース／ドレイン拡散領域１８１、及びゲート１８０を備えている。ソース／ドレイン領域１８１はまた、第１グループの第４トランジスタについてのドレインとしても作用する。また、そのトランジスタは、ｎ形ソース／ドレイン拡散領域１８２及びゲート１９５を備えている。
【００４１】
最後に、第１トランジスタグループ１５４内には、接地電圧供給線Ｖｓｓ（図示しない）についてのオーム接点として作用するために、ｎ形シリコン基板内に高濃度ｐ形ドーパント領域を備えるタップ接点１６１が、２個のトランジスタの２つのセットの間に存在する。第２トランジスタグループ１５２内には、電源電圧供給線Ｖｄｄ（図示しない）と接触するために、対応するタップ１６２が備えられている。タップ１６１と同様に、タップ１６２は、Ｖｄｄ線にオーム接点を提供するために、ｎウェル内にドーパント濃度の高い領域（この場合ｎ形）を有している。
【００４２】
第２トランジスタグループ１５２のトランジスタは、第１トランジスタグループ１５４のトランジスタと鏡像の関係にあるが、反対の導電特性を有している（すなわち、第２トランジスタグループのトランジスタはｐ形トランジスタである。）。特に、第２トランジスタグループ１５２内の第１トランジスタは、ｐ形ソース／ドレイン拡散領域１６６、ｐ形ソース／ドレイン拡散領域１８３、及びゲート１５８を備えている。第２トランジスタグループの第２トランジスタは、ソース／ドレイン領域としての拡散領域１８３、ゲート１８４、及びｐ形ソース／ドレイン拡散領域１８５を備えている。したがって、第２グループ１５２の第１トランジスタ及び第２トランジスタは、拡散領域１８３を介して直列に接続されている。第２トランジスタグループ１５２内の第２トランジスタセットは、ｐ形ソース／ドレイン拡散領域１８６、ゲート１８７、及びｐ形ソース／ドレイン拡散領域１８８を有する第３トランジスタを備えている。拡散領域１８８はまた、第４トランジスタのソース／ドレイン領域として作用し、この結果、第２トランジスタグループ１５２の第３トランジスタ及び第４トランジスタが直列に接続される。第２トランジスタグループ１５２の第４トランジスタはまた、ゲート１８９及びソース／ドレイン拡散領域１９０を備えている。
【００４３】
最後に、第３トランジスタグループ１７１は、ゲート１７２により分割されるソース／ドレイン拡散領域１７０、１９１を有する第１ＮＭＯＳトランジスタを備えている。第３グループ１７１はまた、ゲート１９３により分割されるソース／ドレイン拡散領域１９２、１９４を有する第２ＮＭＯＳトランジスタを備えている。第３グループ１７１の２つのＮＭＯＳトランジスタのゲートはゲート接続ストリップ１７４によって相互に接続されている。
【００４４】
第３グループ１７１のトランジスタと第１グループ１５４及び第２グループ１５２のトランジスタとの間には、種々の違いがある。例えば、第１グループ１５４及び第２グループ１５２のトランジスタと異なり、第３グループ１７１の２個のトランジスタは、直列に接続されていない。さらに、第３グループ１７１のトランジスタは、第１グループ１５４及び第２グループ１５２のトランジスタに対して実質的に垂直に配置されている。つまり、第１グループ１５４及び第２グループ１５２のトランジスタは全て、第１軸に平行に配置されているゲートを有しており、第３グループ１７１のトランジスタは全て、第１軸に対して実質的に垂直な第２軸に平行に配置されているゲートを有している。このことにより、基本セル内にはスペースが確保される。第３グループ１７１のトランジスタが集積回路内で使用されない場合には、これらトランジスタの上部スペースは、第１金属被覆層上の導線のための都合の良いルーティングパスとして機能する。したがって、いくつかの設計では、全て、あるいは、ほとんどの回路レベルのルーティングが第１金属層（metal-1）上にて完成される。これにより、第２金属層（metal-2）上の金属ジャンパの必要性を低減することになるから、第２金属層レベルでのルーティングの有用性が高められる。
【００４５】
第３グループ１７１の比較的小さな寸法のトランジスタはまた、確かな利点を有している。比較的小さなトランジスタのゲート容量は、第１グループ１５４及び第２グループ１５２の比較的大きなトランジスタのゲート容量よりも小さいので、そのようなトランジスタを使うことができる限りにおいて、回路の容量が低くなる。さらに、比較的小さなトランジスタが使用する電流は比較的少ないので、幅広な電流配線は必要なく、得られる集積回路上にさらにスペースが確保され、使用可能なゲート密度が飛躍的に増加する。
【００４６】
特に好ましい発明の実施の形態では、第１トランジスタグループ１５４におけるトランジスタのゲート電極（例えば、ゲート電極１５６）は、約５．７μｍのゲート幅を有しており、これに対し、第２トランジスタグループ１５２におけるトランジスタのゲート電極（例えば、ゲート電極１５８）は、約５．９μｍのゲート幅を有している。第３トランジスタグループ１７１におけるトランジスタのゲート電極（例えば、ゲート電極１９３）はもっと狭小なゲート幅であり、わずか約３．６５μｍのゲート幅である。この発明の実施の形態では、ゲート幅はポリシリコンヘッド（例えば、ポリヘッド１６０ａ、１６０ｂ）の幅を含んでいない。ｐ形及びｎ形トランジスタのゲート長は、共に０．４０μｍである。当業者によって良く知られているように、ゲートアレイを相互接続する金属線は、基本セル上のグリッドスペースを参照して配置される。この発明の実施の形態におけるグリッドスペースは、長さ約１．４μｍ、幅約１．４μｍであり、一つの基本セルは、Ｘ方向に１５グリッドポイント（２１μｍ）、Ｙ方向に８グリッドポイント（１１．２０μｍ）の寸法を備えている。したがって、基本セル領域の面積は、２３５．２０μｍ2 である。
【００４７】
図６は、４個の隣接基本セル２００中の選択されたゲート電極間に第１レベル（すなわち、ポリシリコンレベル）のルーティングを形成するためにゲート接続ストリップがパターン化された後の、ゲートアレイマスタスライスの第１レベルを図示する。特定の回路が何も示されていないが、図６に図示されるポリシリコン構造は、フリップフロップ、マルチプレクサ、あるいは複数の基本セルを通して相互接続される複数のトランジスタを必要とする他の回路と似たものとする。
【００４８】
アレイセクション２００は、４個の代表的な基本セル２０２，２０４，２０６，２０８から構成されている。各基本セル中には、ＮＭＯＳトランジスタが左側に、ＰＭＯＳトランジスタが右側に備えられている。したがって、例えば、基本セル２０２中においては、ポリシリコンゲート電極２１８，２２０，２２２，２２４がＮＭＯＳトランジスタに使用され、ポリシリコンゲート電極２１０，２１２，２１４，２１６がＰＭＯＳトランジスタに使用される。
【００４９】
回路設計が、ゲート電極２２４とゲート電極２２０間の接続を必要とする場合を想定してみる。ポリシリコン接続線２３２が、１つのゲート接続ストリップのパターン化によって形成され得る。同様に、回路設計が、ゲート電極２２４とゲート電極２１６間の接続を必要とする場合には、ポリシリコン接続線２２６が、他のゲート接続ストリップから形成され得る。知られているように、これらのルーティングは、通常metal-1層で実施される。このようなルーティングをポリシリコン層に移動させることにより、例えばチップレベルのルーティングのためにかなりのスペースが解放できることになり、使用可能なゲート密度が増加され得る。
【００５０】
隣接する基本セルのゲート電極間に接続が必要な場合、本発明によれば、それらの接続をポリシリコンレベルで実施することができる。例えば、ポリシリコン線２０５，２３４，２３６，２３７は、それらの接続を提供する。当然のことながら、ゲート電極に対する全ての接続がポリシリコンレベルで完成されるわけではない。そのような場合には、垂直接続がmetal-1からその下のポリシリコンレベルにまで延伸される必要がある。適用される設計規則に即して、これらの接点のために十分な空間を確保するために、ポリシリコンの「ポート領域」をゲート接続ストリップから形成してもよい。 このようなポートは、ポリシリコン構造２２８，２３０，２３８，２３９，２４０，２４１，２４２，２４３に図示されている。特に、ポリポート２４０は基本セル２０４のＮＭＯＳトランジスタゲート電極及びＰＭＯＳトランジスタゲート電極を接続するポリシリコン線上に形成されていることに注意を要する。
【００５１】
図２に図示される基本セルとは異なり、不必要なポリシリコンヘッドが基本セルの左側に存在しない。したがって、ゲート容量を低減することが可能となり、この結果、性能を向上させることができる。
【００５２】
次に、本発明に係るプログラマブルポリシリコンゲートアレイの製造方法についての発明の実施の形態について説明する。本発明に係るゲートアレイ集積回路を製造するための一般的なプロセスフロー３００が図７に図示されている。プロセスは３０１から開始し、ステップ３０２では、ゲートアレイのマスタスライスが形成される。マスタスライスは、図４の基本セル中に図示されるようなプログラマブルポリシリコンレベルを有している。この構造が形成された後、ステップ３０４では、隣接トランジスタのゲート電極間にいくつかのポリシリコンレベルのルーティング線を形成するために、ポリシリコンレベル（詳細には、ポリシリコンゲート接続ストリップの集合）がパターン化される。次に、ステップ３０６では、得られる構造の導電率を改善するため、珪化物層がパターン化されたポリシリコン及び拡散領域上に堆積される。最後に、ステップ３０８では、１層以上の適当な金属被覆層が形成され、パターン化される。このプロセスは３０９で終了する。
【００５３】
このプロセスは、特に、２つの顕著な特徴を備えている。第１に、ポリシリコンレベルのルーティングを形成するためにポリシリコンをパターン化するステップ（ステップ３０４）は、従来のゲートアレイ製造プロセスでは採用されていない。このステップは、追加のマスク及びエッチングステップを必要とするが、いくつかの回路レベルの金属線、及び関連する垂直接点を削除することができるという利点を備える。少なくとも、このことは、追加のルーティングのためにmetal-1層上のスペースを解放する。また、追加の金属被覆層の必要性を取り除き、削減コストは、ポリシリコンパターニングプロセスの追加コストをはるかに上回る。プロセス３００における注目すべき他の特徴は、珪化物のステップ３０６である。このステップは、個々のＭＯＳ装置コンポーネントの導電率を向上させる。
【００５４】
多くのＩＣ製造プロセスがそうであるように、本発明に係るゲートアレイの製造プロセスは、一般的に、フロントエンドステップとバックエンドステップとに区別され得る。フロントエンドステップは、一般的にソース／ドレイン領域、ゲート、及び絶縁領域といった実際のトランジスタ要素を形成するために必要なステップを含んでいる。バックエンドステップは、一般的にフロントエンドステップによって形成された種々のトランジスタをワイヤ接続することにより、回路を構成するために必要な処理ステップを含んでいる。ゲートアレイに適用される場合には、フロントエンドステップは、上述したトランジスタ配置を有する基本セルが繰り返し並ぶアレイをもたらす。これに対して、バックエンドステップは、基本セルのトランジスタから回路を形成するためのワイヤ接続をもたらす。
【００５５】
フロントエンドステップにおいては、先ず素子活性領域が形成され、単結晶半導体基板上で電気的に絶縁される。その後基板上にゲート酸化膜が形成される時もある。それからポリシリコン膜が一般的には化学的気層成長法（ＣＶＤ）によってゲート酸化膜上に形成される。その結果得られるポリシリコン膜は、ゲート電極、及びゲート接続ストリップを形成するために、イオン打ち込みによってドープされ、マスクされ、エッチングされる。その結果得られるゲート電極／ゲート接続ストリップ配置は基本セルが繰り返し並ぶアレイによって特徴付けられる。例えば各々が図４に示す設計に従う基本セル配置を有するアレイ等である。ゲートが形成された後、２回以上のイオン打ち込みステップによってソース／ドレイン領域が形成される。これらのイオン打ち込みステップの内、少なくとも一つのステップはＮＭＯＳ素子のｎ形ソース／ドレイン領域を形成し、他のいくつかのステップはＰＭＯＳ素子のｐ形ソース／ドレインを領域を形成する。一般的に、ＮＭＯＳトランジスタ領域はｐ形イオン打ち込みの間マスクされ、ＰＭＯＳトランジスタ領域はｎ形イオン打ち込みの間マスクされる。この方法では、ｐ形トランジスタグループ、及びｎ形トランジスタグループは、基本セル内に別々に形成される。この時点で、プロセス３００のステップ３０２は、終了している。そして、上述したように、ステップ３０４にてポリシリコン層がパターン化される。
【００５６】
ソース／ドレイン領域が形成された後、より低抵抗の領域を形成するために珪化物層（シリサイド）がポリシリコン及び基板の表面に形成される（ステップ３０６）。最後に、例えば、ボロホスホシリケイトガラス（Borophosphosilicate glass「ＢＰＳＧ」）のパッシベーション膜が、ゲートアレイ構造全体にわたり堆積される。この時点で、フロントエンドステップが終了し、ゲートアレイ構造は、ステップ３０４のパターニングによって部分的にワイヤ接続されている。
【００５７】
本発明におけるバックエンドステップについて説明する。これらのステップはプロセス３００のステップ３０８としてまとめて示されている。最初に、基板上の素子及び関連するゲート電極に接触する領域を規定するための接触マスク（コンタクトマスク）がパッシベーション膜上に形成される。続いて、パッシベーション膜を通過してレベル１（その下にある基板及びポリシリコン層）まで垂直コンタクトホールを形成するために、パッシベーション膜がエッチングされる（一般的には、プラズマエッチングによる）。この後に続く金属膜の堆積時における金属原子の進入からコンタクトホール近傍の装置素子を保護するために、この時点において窒化チタン膜等からなる拡散境界膜（時に、グルー膜と呼ばれる）が形成される。いくつかの処理では、当業者に知られている手順に従い、コンタクトホールがタングステンプラグで塞がれる。タングステンプラグが形成されているといないとに関わらず、第１金属膜の被覆堆積が実行される。第１（並びに続く全ての）金属膜は、アルミニウム（Ａｌ）、アルミニウム銅（ＡｌＣｕ）、あるいはアルミニウムシリコン銅（ＡｌＳｉＣｕ）といった工業的に用いられる種々の金属から形成され得る。これらの膜は当業者に知られているスパッタリングによって従来通り堆積される。
【００５８】
第１金属膜が堆積された後、種々の装置素子を結合する線を形成するために第１金属膜はパターニングされる。正確な線の配置は、特定のＡＳＩＣ設計によって決定される。パターニングは、先ず、フォトレジストといったマスクを堆積させ、次に、続くエッチングステップで生成されるべき金属線のパターンを定めるために、光に当ててフォトレジストを感光させることにより実行される。そして、マスクの下にある第１金属膜が反応イオンエッチング（ＲＩＥ）といったプラズマエッチング処理によりエッチングされる。
【００５９】
第１金属膜がエッチングされた後、フォトレジストは除去され、続く金属膜（すなわち、第２金属膜）からこの金属膜を絶縁するために絶縁被膜が第１金属膜全体に堆積される。一般的に、酸化膜、又はボロホスホシリケイトガラスが絶縁膜被膜して用いられるが、窒化被膜、ポリイミド被膜（回転塗布によって形成される）といった他の絶縁被膜も用いられ得る。その後、絶縁被膜は何らかの適切な技術を用いてプレーナ化される。絶縁被膜が形成され、プレーナ化された後、既述のように絶縁被膜の表面にビアマスクが形成される。ビアマスクは、第１金属膜、及び第２金属膜間の相互接続が形成されるべきビア、あるいは領域を定める。そして、絶縁被膜に実際のビアを形成するために、再度プラズマアシストエッチングが実行される。絶縁被膜にビアが形成された後、次の金属膜（metal-2）が、既述のようにして堆積され、パターン化される。
【００６０】
ある場合には、ゲートアレイＩＣのワイヤ接続を完了するために、さらに金属膜を形成しパターン化することが必要となり得る。しかしながら、本発明を実施して得られる結果、少なくともいくつかの相互接続はポリシリコンレベルで完成されるので、金属被覆層の全体数は通常期待される数よりも少なくなる。
【００６１】
以上、いくつかの発明の実施の形態に基づき本発明を説明したが、本発明の趣旨から逸脱しない範囲で種々の変更改良が可能であることは理解されるべきである。また、上記、発明の実施の形態、及び例示は、本発明を説明するために用いられたものであり、いかなる場合も本発明を限定的に解釈するために用いられるべきではない。
【００６２】
【発明の効果】
以上説明したように、本発明に係るプログラマブルポリシリコンゲートアレイ構造及びその製造方法によれば、いくつかのルーティング線がゲートアレイの金属被覆層から、基板上のポリシリコン層（第１金属被覆層の下の第１レベル）に移動されるので、第１及び／又は第２金属被覆層レベルにおける回路レベルのルーティング量を低減することができる。この結果、金属被覆層上の回路ルーティングに専有される線数を減少させることができ、より多くの領域を金属被覆層上におけるチップレベルのルーティングに利用することができる。また、ゲートアレイの製造過程におけるステップ数を減少させることができる。
【図面の簡単な説明】
【図１】コア領域内に繰返し基本セルのアレイを有する、従来のゲートアレイマスタスライスの説明図である。
【図２】ゲートアレイに用いられる従来の基本セルについてのトランジスタの配置を示す構成図である。
【図３】回路をワイヤ接続するために、第２金属被覆層にて複合回路（この場合フリップフロップ）がどのようにジャンパを要求し得るかを示す説明図である。
【図４】ポリシリコン接続ストリップによって他のゲート電極と接続されている８個のゲート電極を有する８個のトランジスタを備える本発明に係る基本セルの概略構成図である。
【図５】ポリシリコン接続ストリップによって他のゲート電極と接続されている１０個のゲート電極を有する１０個のトランジスタを備える本発明に係る基本セルの概略構成図である。
【図６】ゲートアレイのポリシリコンレベルでの回路レベルのルーティングを備えるために、ポリシリコン接続ストリップがどのようにしてプログラム化（パターン化）されるかを示す説明図である。
【図７】図４中の基本セルからゲートアレイＩＣを形成する方法のフローチャートである。
【符号の説明】
１０…ゲートアレイ構造
１２…入出力（Ｉ／Ｏ）パッド
１４…Ｉ／Ｏスロット
１６…Ｖｓｓ金属線
１８…Ｖｄｄ金属線
２０…基本セル
２１、２２…第１金属線
２３…半導体チップ
２４…コア領域
５０…基本セル
５２…ｐ形トランジスタ面
５３ａ、５３ｂ、５３ｃ、５３ｄ…ｐ形トランジスタ
５４…ｎ形トランジスタ面
５５ａ、５５ｂ、５５ｃ、５５ｄ…ｎ形トランジスタ
５６…ｎウェル
５７…ドレイン拡散領域
５８ａ、５８ｂ…ポリシリコン接点（ポリヘッド）
５９…ソース拡散領域
６４…ｐ形基板
６６…ゲート電極
６７…ポリシリコンゲート電極
６８、６９…タップ
８０、８２ａ、８２ｂ、８２ｃ、８２ｄ…基本セル
８１ａ、８１ｂ…接点
８４、８６、８８、９０、９２…ジャンパ
１００…基本セル
１０２…第１トランジスタグループ
１０４…第２トランジスタグループ
１０６…ｎウェル
１０８ａ、１０８ｂ、１０８ｃ…ポリシリコンゲート接続ストリップ
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ…ポリシリコンゲート電極
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ…ゲート
１１２、１１４、１２０、１２２、１２４、１２５…ｎ形ソース／ドレイン拡散領域
１３０、１３１…タップ
１３３、１３５、１３７、１４０、１４２、１４４…ｐ形ソース／ドレイン拡散領域
１５０…基本セル
１５２…第２トランジスタグループ
１５４…第１トランジスタグループ
１７１…第３トランジスタグループ
１５６、１５８、１７２、１７７、１８０、１８４、１８７、１８９、１９３、１９５…ゲート
１６０（ａ）、１６０（ｂ）、１６０（ｃ）、１７４…ゲート接続ストリップ
１６１、１６２…タップ接点
１６４…ｎウェル
１６６、１８３、１８５、１８６、１８８、１９０…ｐ形ソース／ドレイン拡散領域
１６８、１７６、１７８、１７９、１８１、１８２、１７０、１９１、１９２、１９４…ｎ形ソース／ドレイン拡散領域
２００…アレイセクション
２０２、２０４、２０６、２０８…基本セル
２１０、２１２、２１４、２１６、２１８、２２０、２２２、２２４…ポリシリコンゲート電極
２０５、２２６、２３２、２３４、２３６、２３７…ポリシリコン接続線
２２８、２３０、２３８、２３９、２４０、２４１、２４２、２４３…ポート領域
Ｖｓｓ…接地電圧供給線
Ｖｄｄ…電源電圧供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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