(57)【特許請求の範囲】
【請求項１】
アナログ入力電圧を受信するアナログ入力端子と、制御ワードという利得制御用のＮビットのワードを受信するディジタル入力端子と、アナログ出力電圧を出力するアナログ出力端子とを有する利得制御増幅器において、当該増幅器は、
当該増幅器のアナログ入力端子を構成する電圧入力端子とＮ個の電流出力端子を有し、且つ該Ｎ個の出力端子の各々にアナログ入力電圧を表す可変成分を有する電流を発生する手段が設けられ、アナログ入力電圧の増幅を制御ワードの値と無関係に直接行うように構成された相互コンダクタンス段と、
Ｎ個の制御入力端子を有するとともにＮ個のスイッチを具え、各スイッチが該Ｎ個の制御入力端子の１つに受信される信号により制御され、前記相互コンダクタンス段のＮ個の電流出力端子の１つの活性化又は不活性化を制御し、該Ｎ個の制御入力端子が当該増幅器の制御ワードを受信するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と１つの電圧出力端子を有し、該Ｎ個の電流入力端子が前記相互コンダクタンスのＮ個の電流出力端子に接続され、該電圧出力端子が当該増幅器のアナログ出力端子を構成し、そのＮ個の電流入力端子に受信された電流を表す電圧を供給する電流／電圧変換段と、
を具えたことを特徴とする利得制御増幅器。
【請求項２】
アナログ入力電圧を受信するアナログ入力端子と、制御ワードという利得制御用のＮビットのワードを受信するディジタル入力端子と、アナログ出力電圧を出力するアナログ出力端子とを有する利得制御増幅器において、当該増幅器は、
Ｎ個の出力端子を有し、且つＮ個の電流源で構成されたバイアス段であって、各電流源の一端が負電源端子に接続され、他端が該Ｎ個の出力端子の一つを構成するバイアス段と、
当該増幅器のアナログ入力端子を構成する電圧入力端子と、前記バイアス段のＮ個の出力端子に接続されたＮ個の電流入力端子と、Ｎ個の電流出力端子とを有し、且つＮ個の相互コンダクタンスモジュールで構成された相互コンダクタンス段であって、各モジュールが当該段の電圧入力端子に接続された電圧入力端子と、当該段の電流入力端子を構成する電流入力端子と、当該段のＮ個の電流出力端子の一つを構成し、アナログ入力電圧を表す可変成分を有する電流を出力する電流出力端子とを有している相互コンダクタンス段と、
Ｎ個の制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の電流出力端子とを有するとともに、Ｎ個のスイッチを具えるスイッチング段であって、各スイッチが該Ｎ個の制御入力端子の１つに受信された信号により制御され、各スイッチの一端が当該段のＮ個の電流入力端子の一つを構成し、各スイッチの他端が当該段のＮ個の電流出力端子の一つを構成し、当該段のＮ個の電流入力端子が前記相互コンダクタンス段のＮ個の出力端子に接続され、当該段のＮ個の制御入力端子が当該増幅器の制御ワードを受信するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と一つの電圧出力端子を有し、該Ｎ個の電流入力端子が前記スイッチング段のＮ個の電流出力端子に接続され、該電圧出力端子が当該増幅器のアナログ出力端子を構成し、該Ｎ個の電流入力端子に受信された電流を表す電圧を出力する電流／電圧変換段と、
を具えたことを特徴とする利得制御増幅器。
【請求項３】
前記電流／電圧変換段はＲ／２Ｒ回路網を具え、該回路網内において２つの連続する電流入力端子がＲに等しい公称値を有する抵抗を経て相互接続され、制御ワードの最上位ビットにより制御される相互コンダクタンス段の出力端子に接続された電流出力端子がＲに等しい公称値を有する抵抗を経て当該増幅器のアナログ出力端子に接続され、制御ワードの最下位ビットにより制御される相互コンダクタンスの出力端子に接続された電流入力端子がＲに等しい公称値を有する抵抗を経て負電源端子に接続され、他の電流入力端子の各々が２Ｒに等しい公称値を有する抵抗を経て負電源端子に接続されていることを特徴とする請求項１又は２記載の利得制御増幅器。
【請求項４】
前記バイアス段のすべての電流源が同一の構成を有し、各電流源に、該電流源により供給される電流値を制御ワードの値の関数として制御する制御入力端子が設けられていることを特徴とする請求項２又は３記載の利得制御増幅器。
【請求項５】
各相互コンダクタンスモジュールに、該モジュールに接続された電流源により供給される電流の値に無関係の可変成分を有する電流をその電流出力端子に発生する手段が設けられていることを特徴とする請求項４記載の利得制御増幅器。
【請求項６】
当該増幅器は、１つの出力端子と２つの入力端子を有する比較器を具え、該比較器の一方の入力端子が基準電圧を受信し、他方の入力端子が当該増幅器の出力電圧を受信し、該比較器の出力端子が前記バイアス段の各電流源の制御入力端子に接続されていることを特徴とする請求項５記載の利得制御増幅器。
【請求項７】
当該増幅器は、制御ワードの少なくとも一部分によりアドレスされ、制御ワードの前記部分の組合せに対応する予め計算されたディジタル値をその出力端子に供給する連想メモリを具え、当該増幅器は更に前記連想メモリの出力端子に接続されたディジタル入力端子と前記バイアス段の各電流源の制御入力端子に接続されたアナログ出力端子を有するＤ／Ａ変換器を具えることを特徴とする請求項５記載の利得制御増幅器。
【請求項８】
光を検出し、アナログ電子信号に変換する装置と、
前記アナログ電子信号を受信するアナログ信号入力端子と、制御ワードという利得制御用のディジタルワードを受信するディジタル入力端子と、アナログ信号出力端子とを有する増幅器と、
前記増幅器の出力端子に接続されたアナログ入力端子とディジタル出力端子とを有するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力端子に接続された入力端子を有し、制御ワードを前記増幅器に供給するディジタル処理装置とを具えたカメラにおいて、
前記増幅器が請求項１〜７の何れかに記載された増幅器であることを特徴とするカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力電圧を受信するアナログ入力端子と、制御ワードという利得制御用のＮビットのワードを受信するディジタル入力端子と、アナログ出力電圧を出力するアナログ出力端子とを有する利得制御増幅器に関するものである。
【０００２】
【従来の技術】
ディジタル制御ワードにより利得制御される増幅器の大部分は制御ワードをアナログ信号に変換するＤ／Ａ変換器を具えている。次いでこのアナログ信号を用いてアナログ入力電圧を実際に増幅する増幅段をバイアスする電流源の導通度を制御するか、或いはこのアナログ信号を乗算回路のアナログ入力信号の乗数として使用している。
【０００３】
従って、これらの利得制御増幅器は２つの大きな欠点、即ちこれらの増幅器が具えるＤ／Ａ変換器のために回路が大型化するとともに、制御ワードの変換において発生する誤りが増幅器の固有の利得倍に倍増される欠点を有する。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、制御ワードがアナログ入力電圧の増幅結果に直接作用する増幅器を提供することによりこれらの欠点を除去することにある。
【０００５】
【課題を解決するための手段】
この目的のために、本発明の利得制御増幅器は、
当該増幅器のアナログ入力端子を構成する電圧入力端子とＮ個の電流出力端子を有し、該Ｎ個の出力端子の各々にアナログ入力電圧を表す可変成分を有する電流を発生する手段が設けられた相互コンダクタンス段と、
Ｎ個の制御入力端子を有するとともにＮ個のスイッチを具え、各スイッチが該Ｎ個の制御入力端子の１つに受信される信号により制御され、前記相互コンダクタンス段のＮ個の電流出力端子の１つの活性化又は不活性化を制御し、該Ｎ個の制御入力端子が当該増幅器の制御ワードを受信するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と１つの電圧出力端子を有し、該Ｎ個の電流入力端子が前記相互コンダクタンスのＮ個の電流出力端子に接続され、該電圧出力端子が当該増幅器のアナログ出力端子を構成し、そのＮ個の電流入力端子に受信された電流を表す電圧を出力する電流／電圧変換段と、
を具えることを特徴とする。
【０００６】
このような増幅器においては、実際の増幅が制御ワードの値と無関係に相互コンダクタンス段において直接行われる。スイッチング段が制御ワードに応答して活性化すべき相互コンダクタンス段の出力端子を直接選択する。アナログ出力電圧は相互コンダクタンス段の出力の線形結合の結果であり、この結合は電流／電圧変換段により実現される。この結合の結果は相互コンダクタンス段の活性化された出力の数及び性質の関数、従って制御ワードのディジタル値の関数として変化する。
【０００７】
本発明の一実施例においては、頭書に記載した利得制御増幅器において、当該増幅器は、
Ｎ個の出力端子を有し、且つＮ個の電流源で構成されたバイアス段であって、各電流源の一端が負電源端子に接続され、他端が該Ｎ個の出力端子の一つを構成するバイアス段と、
当該増幅器のアナログ入力端子を構成する電圧入力端子と、前記バイアス段のＮ個の出力端子に接続されたＮ個の電流入力端子と、Ｎ個の電流出力端子とを有し、且つＮ個の相互コンダクタンスモジュールで構成された相互コンダクタンス段であって、各モジュールが当該段の電圧入力端子に接続された電圧入力端子と、当該段のＮ個の電流入力端子の１つを構成する電流入力端子と、当該段のＮ個の電流出力端子の一つを構成し、アナログ入力電圧を表す可変成分を有する電流を出力する電流出力端子とを有している相互コンダクタンス段と、
Ｎ個の制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の電流出力端子とを有するとともに、Ｎ個のスイッチを具えるスイッチング段であって、各スイッチが該Ｎ個の制御入力端子の１つに受信された信号により制御され、各スイッチの一端が当該段のＮ個の電流入力端子の一つを構成し、各スイッチの他端が当該段のＮ個の電流出力端子の一つを構成し、当該段のＮ個の電流入力端子が前記相互コンダクタンス段のＮ個の出力端子に接続され、当該段のＮ個の制御入力端子が当該増幅器の制御ワードを受信するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と一つの電圧出力端子とを有し、該Ｎ個の電流入力端子が前記スイッチング段のＮ個の電流出力端子に接続され、該電圧出力端子が当該増幅器のアナログ出力端子を構成し、該Ｎ個の電流入力端子に受信された電流を表す電圧を出力する電流/ 電圧変換段と、
を具えることを特徴とする。
【０００８】
本発明の他の実施例においては、上述した利得制御増幅器において、前記電流／電圧変換段はＲ／２Ｒ回路網を具え、該回路網内において２つの連続する電流入力端子がＲに等しい公称値を有する抵抗を経て相互接続され、制御ワードの最上位ビットにより制御される相互コンダクタンス段の出力端子に接続された電流出力端子がＲに等しい公称値を有する抵抗を経て当該増幅器のアナログ出力端子に接続され、制御ワードの最下位ビットにより制御される相互コンダクタンスの出力端子に接続された電流入力端子がＲに等しい公称値を有する抵抗を経て負電源端子に接続され、他の電流入力端子の各々が２Ｒに等しい公称値を有する抵抗を経て負電源端子に接続されていることを特徴とする。
【０００９】
Ｒ／２Ｒ回路網により実現された電流／電圧変換段によれば、各電流入力端子に受信される電流を各電流入力端子が占める位の関数として加重結合することができる。従って、このような構成は、出力の値が種々の重みのビットを有するディジタル制御ワードに依存する用途に良好に適合する。
【００１０】
これは本発明の変形例に特に有用であり、この変形例では、上述した利得制御増幅器において、前記バイアス段のすべての電流源を同一の構成にするとともに、各電流源に制御入力端子を設け、該電流源により供給される電流値を制御ワードの値の関数として制御するよう構成したことを特徴とする。
【００１１】
このような電流増幅器においては、Ｒ／２Ｒ回路網のみにより増幅器の利得を制御ワードの値の関数として制御するために必要な重み付けが達成される。
【００１２】
本発明の他の変形例では、上述した利得制御増幅器において、各相互コンダクタンスモジュールに、該モジュールに接続された電流源により供給される電流の値に無関係の可変成分を有する電流をその電流出力端子に発生する手段を設けたことを特徴とする。
【００１３】
本発明のこの変形例によれば、バイアス段の電流源により供給される電流の値を変更することにより、アナログ入力電流に与えられる利得の値を変更する必要なしに、アナログ出力電圧のＤＣレベルを調整することができる。
【００１４】
アナログ出力電圧のＤＣレベルを調整しうる本発明の有利な実施例では、上述した利得制御増幅器において、当該増幅器は、１つの出力端子と２つの入力端子を有する比較器を具え、該比較器の一方の入力端子が基準電圧を受信し、他方の入力端子が当該増幅器の出力電圧を受信し、該比較器の出力端子が前記バイアス段の各電流源の制御入力端子に接続されていることを特徴とする。
【００１５】
アナログ出力電圧のＤＣレベルを設定しうる本発明の他の有利な実施例では、上述した利得制御増幅器において、当該増幅器は、制御ワードの少なくとも一部分によりアドレスされ、制御ワードの前記部分の組合せに対応する予め計算されたディジタル値をその出力端子に供給する連想メモリを具え、当該増幅器は更に前記連想メモリの出力端子に接続されたディジタル入力端子と前記バイアス段の各電流源の制御入力端子に接続されたアナログ出力端子を有するＤ／Ａ変換器を具えることを特徴とする。
【００１６】
本発明はカメラにも関するものであり、本発明は、
光を検出し、アナログ電子信号に変換する装置と、
前記アナログ電子信号を受信するアナログ信号入力端子と、制御ワードという利得制御用のディジタルワードを受信するディジタル入力端子と、アナログ信号出力端子とを有する増幅器と、
前記増幅器の出力端子に接続されたアナログ入力端子とディジタル出力端子とを有するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力端子に接続された入力端子を有し、制御ワードを前記増幅器に供給するディジタル処理装置と、
を具えるカメラにおいて、
前記増幅器が上述した構成の増幅器であることを特徴とする。
【００１７】
【発明の実施の形態】
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から明らかになる。
【００１８】
図１に示すように、本発明の利得制御増幅器ＡＧＣは、
Ｎ個の出力端子を有し、Ｎ個の電流源ＩＯからなるバイアス段であって、各電流源の一端が負電源端子ＧＮＤに接続され、他端が前記Ｎ個の出力端子の一つを構成するバイアス段１０と、
当該増幅器のアナログ入力端子を構成する電圧入力端子と、バイアス段のＮ個の出力端子に接続されたＮ個の電流入力端子と、Ｎ個の電流出力端子とを有し、Ｎ個の相互コンダクタンスモジュールＶ／Ｉからなる相互コンダクタンス段であって、各モジュールが当該段の電圧入力端子に接続された電圧入力端子と、当該段のＮ個の電流入力端子の１つを構成する電流入力端子と、当該段のＮ個の電流出力端子の一つを構成し、アナログ入力電圧Ｖinを表す可変成分を有する電流Ｉtrを出力する電流出力端子とを有している相互コンダクタンス段２０と、
Ｎ個の制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の電流出力端子とを有するとともに、Ｎ個のスイッチを具えるスイッチング段であって、各スイッチがＮ個の制御入力端子の１つに受信された信号Ｃ（０），．．Ｃ（Ｎ−１）により制御され、各スイッチの一端が当該段のＮ個の電流入力端子の一つを構成し、各スイッチの他端が当該段のＮ個の電流出力端子の一つを構成し、当該段のＮ個の電流入力端子が相互コンダクタンス段のＮ個の出力端子に接続され、当該段のＮ個の制御入力端子が当該増幅器の制御ワードＣ（０：Ｎ−１）受信用ディジタル入力端子を構成するスイッチング段３０と、
Ｎ個の電流入力端子と１つの電圧出力端子を有し、Ｎ個の電流入力端子がスイッチング段のＮ個の電流出力端子に接続され、電圧出力端子が当該増幅器のアナログ出力端子を構成し、そのＮ個の電流入力端子に受信された電流を表す電圧Ｖout を出力する電流/ 電圧変換段４０とを具える。この電流／電圧変換段４０は本例ではＲ／２Ｒ回路網である。
【００１９】
このような利得制御増幅器においては、電流ＩtrはＩＯ／２＋Ｋ・Ｖin・ＩＯ／２又は（１＋Ｋ・Ｖin）ＩＯ／２と書き表すことができる。スイッチング段の性質及びＲ／２Ｒ回路網の特性のために、この増幅器の出力電圧Ｖout はＩtr・Ｒ・ＣＯＤＥ／２N になり、従って（１＋Ｋ・Ｖin）・Ｒ・ＩＯ・ＣＯＤＥ／２N+1 と書き表せる。ここで、ＣＯＤＥは制御ワードの１０進値である。この場合、出力電圧と入力電圧の可変成分の比として定義されるダイナミック利得Ｇd はＧd ＝Ｋ・ＩＯ・Ｒ・ＣＯＤＥ／２N+1 と書き表すことができ、制御ワードの値ＣＯＤＥにより有効に決まる。
【００２０】
相互コンダクタンス段の出力は本例では非対称である。これらの出力を対称にする場合には、スイッチング段のスイッチを二重にするとともに、電流／電圧変換段を例えば２重Ｒ／２Ｒ回路網により構成すれば、この２重Ｒ／２Ｒ回路網が対称アナログ出力電圧を出力する。
【００２１】
図２は本発明の変形例に従って利得制御増幅器ＡＧＣ内に配置された相互コンダクタンスモジュールＶ／Ｉを図式的に示す。このモジュールは差動対として配置された２つのトランジスタＴ１，Ｔ２を具え、これらのトランジスタのエミッタは負帰還抵抗Ｒ１を経てバイアス段内の電流源ＩＯに接続する。Ｔ１のコレクタは相互コンダクタンスモジュールＶ／Ｉの出力端子を構成し、Ｔ２のコレクタは抵抗Ｒ２を経て正電源端子ＶＣに接続する。Ｔ１のベースはＴ１のエミッタに接続された反転入力端子を有する演算増幅器Ａ１の出力端子に接続する。Ｔ２のベースはＴ２のエミッタに接続された反転入力端子を有する演算増幅器Ａ２の出力端子に接続する。アナログ入力電圧Ｖinは２つの演算増幅器Ａ１及びＡ２の２つの非反転入力端子間に供給する。この構成は相互コンダクタンスモジュールの一例であって、その出力電流Ｉtrは電流源により供給される電流ＩＯと無関係の可変成分を有する。確かに、ＩＯの変化によるトランジスタのベース−エミッタ電圧の変調は演算増幅器の高利得分の一に減少する。この利得は１００以上であるので、この変調は無視しうる。itr を相互コンダクタンスモジュールの出力電流の可変成分とし、ic2 をＴ２のコレクタを流れる電流の可変成分とすると、その差itr-ic2 はＶin／（２・Ｒ２）になる。itr=-ic2であるので、itr=Ｖin／（４・Ｒ２）である。従って、この相互コンダクタンスモジュールの出力電流は：Ｉtr＝ＩＯ／２＋Ｖin／（４・Ｒ２）、又はＩtr＝ＩＯ／２＋Ｋ’・Ｖinと書き表すことができる。従って、図２に示す相互コンダクタンスモジュールＶ／Ｉを含む図１に示す利得制御増幅器の出力電圧Ｖout はＶout ＝Ｉtr・Ｒ・ＣＯＤＥ／２N 、即ち
Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・ＣＯＤＥ／２N 
になる。従って、このような相互コンダクタンスモジュールは増幅器のアナログ出力電圧のＤＣ成分を、この増幅器のダイナミック利得を変更することなくセットすることができる。これはビデオ信号の処理に極めて有用であり、その信号をそのＤＣレベルを変更する必要なく可変式に増幅することができる（このＤＣレベルは基準レベルを構成し、増幅信号の次の処理のために使用される）。
【００２２】
図３は増幅器のアナログ出力電圧のＤＣレベルを設定する装置を図式的に示す。この装置は、１つの入力端子と２つの出力端子を有し、一方の入力端子が基準電圧Ｖref を受信し、他方の入力端子が増幅器の出力電圧Ｖout を受信する比較器ＡＯを具える。図３はバイアス段の電流源の一つも示し、本例ではこの電流源はエミッタが抵抗Ｒ０を経て負電源端子ＧＮＤに接続されたトランジスタＴＯからなる。トランジスタＴＯのベースがこの電流源により供給される電流値ＩＯを制御する入力端子を構成する。比較器ＡＯの出力端子をバイアス段の各電流源の制御入力端子に接続する。制御ワードの値ＣＯＤＥがＶout の高すぎる増大を導き、そのＤＣレベルの増大を導くとき、比較器ＡＯの出力電圧が減少し、トランジスタＴＯの導通の低下を導く。このときＩＯが減少し、上記の式：
Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・ＣＯＤＥ／２N 
で表されるアナログ出力電圧Ｖout のＤＣ成分のＣＯＤＥによる増大を補償する。ダイナミック利得は不変のままである。
【００２３】
図４は増幅器のアナログ出力電圧のＤＣレベルを設定する他の装置を図式的に示す。この装置は、制御ワードの少なくとも一部分Ｃ（Ｐ：Ｎ−１）によりアドレスされ、制御ワードの前記部分の組合せに対応する予め計算されたディジタル値を出力端子に供給する連想メモリＡＭを具える。この設定装置は連想メモリＡＭの出力端子に接続された入力端子を有するＤ／Ａ変換器ＤＡＣも具える。図４はバイアス段の電流源の一つも示し、本例ではこの電流源はエミッタが抵抗Ｒ０を経て負電源端子ＧＮＤに接続されたトランジスタＴＯからなる。トランジスタＴＯのベースがこの電流源により供給される電流値ＩＯを制御する入力端子を構成する。Ｄ／Ａ変換器ＤＡＣの出力端子をバイアス段の各電流源の制御入力端子に接続する。連想メモリにより電流ＩＯの値を急速に調整することができる。実際上、連想メモリＡＭをアドレスする制御ワードの部分Ｃ（Ｐ：Ｎ−１）の各別の組合せが、このメモリ内に記憶されている、アナログ出力電圧のＤＣ成分の値を与える式に基づいて予め計算された値にそれぞれ対応する。この構成はバイアス電流ＩＯに対する値をＣＯＤＥの値に反比例して発生し、ＤＣレベルの値を一定にする。従って、ＣＯＤＥのこの値と関連するディジタルワードは、アナログ形態に変換された後にトランジスタＴＯのベースをこのトランジスタが予め計算された電流ＩＯを供給するように制御するワードである。連想メモリＡＭをアドレスする制御ワードの部分Ｃ（Ｐ：Ｎ−１）のビット数（Ｎ−Ｐ−１）を多くすればするほど、メモリは多数の予め計算された値を含み、ＩＯの設定が一層精密になる。従って、アナログ出力電圧のＤＣレベルの設定が精密になる。
【００２４】
図５は本発明の利得制御増幅器を具えるカメラを部分的に示す図である。このカメラは、
光を検出し、アナログ電子信号ＥＳに変換する装置ＬＤと、
前記アナログ電子信号ＥＳを受信するアナログ信号入力端子と、制御ワードという利得制御用のディジタルワードＣ（０：Ｎ−１）を受信するディジタル入力端子と、アナログ信号出力端子とを有する上述の増幅器ＡＧＣと、
増幅器ＡＧＣの出力端子に接続されたアナログ入力端子とディジタル出力端子とを有するＡ／Ｄ変換器ＡＤＣと、
Ａ／Ｄ変換器ＡＤＣの出力端子に接続された入力端子を有し、ディジタル制御ワードＣ（０：Ｎ−１）を増幅器ＡＧＣに送出するディジタル処理ユニットＤＰＵとを具える。
【図面の簡単な説明】
【図１】本発明の利得制御増幅器を部分的に示す構成図である。
【図２】本発明の利得制御増幅器の変形例内に配置された相互コンダクタンスモジュールを示す構成図である。
【図３】本発明の利得制御増幅器の有利な実施例内のＤＣレベル設定装置を示す構成図である。
【図４】本発明の利得制御増幅器の他の有利な実施例内のＤＣレベル設定装置を示す構成図である。
【図５】本発明の利得制御増幅器を使用するカメラを部分的に示す構成図である。
【符号の説明】
10  バイアス段
20  相互コンダクタンス段
30  スイッチング段
40  電流／電圧変換段
【図１】
0004046801.tif 000002
【図２】
0004046801.tif 000003
【図３】
0004046801.tif 000004
【図４】
0004046801.tif 000005
【図５】
0004046801.tif 000006