(57)【特許請求の範囲】
【請求項１】
互いに同じ製造過程をもって同一の形態として形成された第１と第２ゲート回路を含み、上記第１のゲート回路は、第１の入力と出力とが接続され、上記第２のゲート回路の第１の入力は、上記第１のゲート回路の共通接続された入力と出力に接続され、上記第１及び第２のゲート回路の第２の入力には、動作制御信号が供給されてなり、上記第１ゲート回路と第２ゲート回路の論理しきい値の差によって決まる固有の識別情報を上記第２のゲート回路の出力信号に基づいて形成する単位識別番号発生回路の複数個を備えてなることを特徴とする半導体識別回路。
【請求項２】
請求項１において、
上記第２のゲート回路に対しては、第２のゲート回路と同様な構成にされた１ないし複数のゲート回路が更に縦列形態に接続されてなることを特徴とする半導体識別回路。
【請求項３】
請求項２において、
上記複数の単位識別番号発生回路は、順序回路により形成された動作制御信号に対応して順次に動作状態にされ、上記複数の単位識別番号発生回路の出力部には、上記動作順序に対応した各単位識別番号発生回路の識別情報をシリアルに出力させるゲート回路が設けられてなることを特徴とする半導体識別回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
上記ゲート回路のそれぞれは、並列に接続されたＰチャンネルＭＯＳＦＥＴと直列に接続されたＮチャンネルＭＯＳＦＥＴとを含み、
上記並列に接続されたＰチャンネルＭＯＳＦＥＴと上記直列に接続されたＮチャンネルＭＯＳＦＥＴは電源電位間に直列に接続され当該接続点を前記出力とし、
上記並列に接続されたＰチャンネルＭＯＳＦＥＴの一方に設けられたゲート電極と上記直列に接続されたＮチャンネルＭＯＳＦＥＴの一方に設けられたゲート電極とが接続されて前記第１の入力とし、
上記並列に接続されたＰチャンネルＭＯＳＦＥＴの他方に設けられたゲート電極と上記直列に接続されたＮチャンネルＭＯＳＦＥＴの他方に設けられたゲート電極とが接続されて前記第２の入力とし、
上記ＰチャンネルＭＯＳＦＥＴと対応する上記ＮチャンネルＭＯＳＦＥＴとは互いに相補的に構成されてなり、
上記第２の入力に接続されるＮチャネルＭＯＳＦＥＴをオフ状態にする上記動作制御信号により上記単位識別番号発生回路が非動作状態にされ、これにより前記第１の入力に接続されるＰチャネルＭＯＳＦＥＴをオフ状態にさせるものであることを特徴とする半導体識別回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
上記複数の単位識別番号発生回路は、行列配置されてなり、上記複数の単位識別番号発生回路を構成するゲート回路は、３入力のゲート回路からなり、第１の入力により前記論理しきい値を取り出し、第２の入力に行方向の動作制御信号を供給し、第３の入力に列方向の動作制御信号を供給してなることを特徴とする半導体識別回路。
【請求項６】
半導体集積回路と請求項１乃至５のいずれかに記載の半導体識別回路が半導体基板上に一体に形成され、前記半導体識別回路から生成される情報が前記半導体集積回路の識別情報とされるように構成されてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集識別回路に関し、半導体集積回路装置又は半導体チップに固有の識別情報を割り当て、個々の半導体集積回路装置又は半導体チップの識別を行う技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者は、本発明を成した後の調査によって、後で説明する本発明に関連するとされるものとして、特開平６−１９６４３５号公報、特開平１０−０５５９３９号公報、特開平１１−２１４２７４号公報、特開平７−３３５５０９号公報、特開平７−０５０２３３号公報記載の発明が存在するとの報告を受けた。それら公報に記載の発明は、いずれも、各チップに固有の識別情報を書き込むために、格別な製造工程を要するものと認められる。しかし、それら公報には、後で説明する本発明のように格別の製造工程の追加や変更を必要としないでも済む半導体集積回路装置の識別方法に関する記載は認められない。
【０００３】
【発明が解決しようとする課題】
半導体集積回路装置は、それに固有の識別情報が付与されていれば、その識別情報に基づいて種々の望むべき利用行為が可能となる。半導体集積回路装置に、その一個一個のようなレベルで固有の識別情報を設定しておくことができるならば、その固有の識別情報の利用の元で、本発明者が明らかにした後で説明するような新しい、製造方法や製品管理技術を提供することができる。
【０００４】
半導体集積回路装置の実使用段階のような段階で不具合が発生したような場合、その半導体集積回路装置から固有の識別情報を得ることができるならば、その不具合をもたらした要因の追求を容易にする。例えば、半導体メーカにとって、半導体集積回路装置の固有の識別情報に基づいて、その製造時期、製造ライン、製造ロット、検査来歴、設計情報、等々の情報を把握できる。それによって、不具合の発生要因の追求が容易になり、その対策も容易になる。
【０００５】
半導体集積回路装置を構成するパッケージに付されるインク印刷法やレーザ刻印法によるようなマーキングは、一種の識別情報とみなされ得る。その種のマーキングは、半導体集積回路装置の製品型名が主体となっているが、その製品型名と共に、年、週などの製造時期のコード表示が含まれることも有る。しかしながら、その種のマーキング表示では、それによって表示可能な情報量の少なさに応じて、工業製品として多量に製造されたり長期間に渡って製造されたりする半導体集積回路装置の一個一個のようなレベルでの固有の識別情報を設定することは困難である。
【０００６】
半導体集積回路装置を構成する半導体チップに対して、ヒューズ素子のようなプログラム可能な素子を設定し、そのプログラム可能な素子に固有の識別情報を与えることを想定することは可能である。しかしその種の想定し得る技術は、元々の半導体集積回路装置がプログラム素子を要しないものであったなら、そのプログラム可能な素子のために新たな製造工程を要してしまい、半導体集積回路装置の製造プロセスの複雑化や、価格の上昇を引き起こしてしまう難点を持つ。半導体集積回路装置が、元々、プログラム可能な素子を持っているなら、新たな製造プロセスの複雑化は無い。その場合であっても、プログラム可能な素子に対して固有の認識情報を書き込むための製造工程の追加や変更が必要となる。
【０００７】
シリコン・シグネチャーと称されるような既知の技術では、製品型名や固有情報を電気的に読み出しできるような形態を持って半導体集積回路装置に書き込むようにされる。しかしながら、その種の技術では、上記と同様にその情報を書き込むための製造工程の追加や変更が必要になる。
【０００８】
したがって、この発明の一つの目的は、簡単な構成で個々の半導体集積回路装置又は半導体チップの識別を可能にした半導体識別回路を提供することにある。この発明の他の目的は、高い信頼性のもとに個々の半導体集積回路装置又は半導体チップの識別を可能にした半導体識別回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、互いに同じ製造過程をもって同一の形態として形成された第１と第２ゲート回路を含み、上記第１のゲート回路の第１の入力と出力とを接続し、上記第２のゲート回路の第１の入力に上記第１のゲート回路の共通接続された入力と出力を接続し、上記第１及び第２のゲート回路の第２の入力には、動作制御信号を供給して動作状態のときに上記第１ゲート回路と第２ゲート回路の論理しきい値の差によって決まる固有の識別情報を上記第２のゲート回路の出力信号に基づいて形成する単位識別回路の複数個を備える。
【００１０】
【発明の実施の形態】
図１には、この発明に係る半導体識別回路の一実施例の基本的回路図が示されている。この実施例では、２入力のナンドゲート回路Ｇ１〜Ｇ４が用いられる。ゲート回路Ｇ１は、一方の入力と出力とが結合される。このゲート回路Ｇ１の共通化された入出力がゲート回路Ｇ２の一方の入力と接続される。ゲート回路Ｇ２の出力はゲート回路Ｇ３の一方の入力に接続される。ゲート回路Ｇ３の出力はゲート回路Ｇ４の一方の入力に接続される。そして、これらのゲート回路Ｇ１〜Ｇ４の他方の入力には、動作制御信号Ｇが共通に供給される。
【００１１】
図２には、図１の半導体識別回路の一実施例の具体的回路図が示されている。ゲート回路Ｇ１は、直列形態にされたＮチャネルＭＯＳＦＥＴＱ１とＱ３、並列形態にされたＰチャネルＭＯＳＦＥＴＱ２とＱ４から構成される。上記ＭＯＳＦＥＴＱ１とＱ３のゲートが共通に接続されて第１の入力とされる。上記ＭＯＳＦＥＴＱ２とＱ４のゲートが共通に接続されて第２の入力とされる。上記ＭＯＳＦＥＴＱ３のソースは回路の接地電位ＶＳＳが供給され、上記ＭＯＳＦＥＴＱ１のドレインは、ＰチャネルＭＯＳＦＥＴＱ２とＱ４のドレインに接続される。ＰチャネルＭＯＳＦＥＴＱ２とＱ４のソースには電源電圧ＶＤＤが印加される。他のゲート回路Ｇ２〜Ｇ４も上記同様な回路により構成される。
【００１２】
上記ゲート回路Ｇ１〜Ｇ４は、半導体集積回路装置の設計及び製造の上では、現実的に制御可能な範囲内において、互いに同じ特性を持つように構成される。複数のゲート回路を互いに同じ特性とする技術について、以下に概略的に説明する。ゲート回路Ｇ１〜Ｇ４において、その特性である論理しきい値は、概略的には、それを構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとに決まると理解されているであろう。その観点ではチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは同じであるがサイズが異なるＭＯＳＦＥＴによっても同じ特性のＣＭＯＳゲート回路を構成できると理解され得る。しかしながら、半導体集積回路装置の製造バラツキによる電気特性への影響は、異なったサイズの素子に対しては異なったものとなる。
【００１３】
実施例では、かかる複数のゲート回路Ｇ１〜Ｇ４のそれぞれは、好適には、それぞれを構成する素子の相互、すなわちＰチャネル型ＭＯＳＦＥＴの相互、及びＮチャネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のゲート回路Ｇ１〜Ｇ４は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
【００１４】
図１のように１つの入力と出力が短絡させられたゲート回路Ｇ１の出力電圧は、論理しきい値電圧に到達する。ゲート回路Ｇ２が、完全に同じ電気的特性を持っていれば、２つのゲート回路Ｇ１とＧ２の論理しきい値は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、ゲート回路Ｇ１とＧ２の論理しきい値電圧に差が生じる。
【００１５】
ゲート回路Ｇ１とＧ２の論理しきい値のバラツキの要因としては、ＭＯＳトランジスタ特性のバラツキが支配的であると捉えてよい。そして、ＭＯＳトランジスタ特性のバラツキの原因としては、ＭＯＳトランジスタのゲート幅や、ゲート絶縁膜膜厚、導電決定不純物濃度とその分布などを挙げることができる。これらのバラツキはマクロ的な部分とミクロ的とに分けることができる。マクロ的な部分としては、同一ロット内の複数のウエハ間のゲート幅バラツキなどである。
【００１６】
本願発明においては、主としてミクロ的な部分のバラツキを利用するものであり、比較的に近接した位置に配置された素子問におけるバラツキを用いる。このようなミクロ的なバラツキは、比較的に近接した素子間にランダムに発生するものとして観測されるからである。すなわち、図１のゲート回路Ｇ１とＧ２の論理しきい値のバラツキもランダムであると考えられる。この論理しきい値のバラツキが、本願の解決しようとする課題である「半導体素子の持つ特徴的な特性のバラツキを固有の識別情報として抽出する」という解決手段の基となっている。
【００１７】
ＣＭＯＳゲート回路を用いた場合には、論理しきい値に生じるバラツキがＮチャネル型ＭＯＳトランジスタの持つバラツキにＰチャネル型ＭＯＳトランジスタの持つバラツキが加えれたものと見做すことができ、バラツキ範囲が広くなり識別番号ないし識別情報の発生を効果的に行うようにすることができる。
【００１８】
図１に示した実施例では、２つのゲート回路Ｇ１とＧ２の論理しきい値の大きさの判定する。つまり、ゲート回路Ｇ１の短絡された入出力ノードの電圧（論理しきい値に相当する）をゲート回路Ｇ２の入力として供給し、その大小比較結果を後段のゲート回路Ｇ３、Ｇ４により増幅してＣＭＯＳレベルの２値信号を得るものである。したがって、厳密にはゲート回路Ｇ３とＧ４は、ゲート回路Ｇ１とＧ２のようにＰチャネル型ＭＯＳＦＥＴの相互、及びＮチャネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される必要は無いが、後述する理由から同じ構造、同じサイズを持って構成される。
【００１９】
単に識別情報を得るだけが目的なら、上記ゲート回路Ｇ１ないしＧ４をＣＭＯＳインバータ回路に置き換えることができる。しかしながら、ＣＭＯＳインバータ回路に置き換えると、上記入出力が短絡されたインバータ回路及びそれを受けるインバータ回路に大きな貫通電流が流れてしまい、低消費電力をその特徴の１つとするＣＭＯＳ回路には好ましくなくい。この実施例では、ゲート回路の他方の入力に動作制御信号Ｇを供給することにより、上記識別情報を得るときのみに動作制御信号Ｇをハイレベルとして、上記各ゲート回路Ｇ１〜Ｇ４を一方の入力に供給された信号に従った動作、つまりはインバータ回路と見做せるような動作を行わせることによって上記識別情報を得るものである。かかる識別信号を取り出した後は、上記動作制御信号をロウレベルにし、各論理ゲート回路Ｇ１〜Ｇ４の出力信号をハイレベルに固定させる。
【００２０】
図３には、上記半導体識別回路の動作の一例を説明するための波形図が示されている。動作制御信号Ｇをロウレベルからハイレベルに変化させると、上記各ゲート回路Ｇ１〜Ｇ４が実質的に動作状態となり、ゲート回路Ｇ１の出力ノードＮ１がその論理しきい値に対応した電圧にされる。ゲート回路Ｇ２は、その論理しきい値によってノードＮ１の電圧を判定し、その出力ノードＮ２の電位を決める。この例では、ゲート回路Ｇ１の論理しきい値が、ゲート回路Ｇ２の論理しきい値によりも僅かに大きいので、ゲート回路Ｇ２での増幅動作によってノードＮ２の電位が上記ノードＮ１に対して小さい電圧にされる。このノードＮ２の電圧は、ゲート回路Ｇ３により増幅されてノードＮ３のようにハイレベルに大きくされる。そして、ゲート回路Ｇ４により更に増幅されてノードＮ４のように回路の接地電位ＶＳＳに到達する。
【００２１】
この実施例では、回路が停止状態すなわち動作制御信号Ｇがロウレベルであるとき、図２のＮチャネルＭＯＳＦＥＴＱ３、Ｑ７、Ｑ１１、Ｑ１５がオフ状態となり、前記のＣＭＯＳインバータ回路を用いた場合のような貫通電流が抑制される。また、ゲート回路としてナンド（ＮＡＮＤ）回路を用いた利点は、ＣＭＯＳ論理ＬＳＩの標準素子であるため、適用する製品を限定しないことである。つまり、完全論理記述型回路で構成されるため、回路設計が容易になるものである。
【００２２】
図２の実施例では、動作制御信号Ｇが、直列のＮチャネルＭＯＳＦＥＴのＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートに接続されているが、ＮチャネルＭＯＳＦＥＴＱ１、Ｑ５、Ｑ９、Ｑ１３に接続されて、ノードＮ１、Ｎ２、Ｎ３はＮチャネルＭＯＳＦＥＴのＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートに接続されてもよい。
【００２３】
トランジスタレベル回路記述において重要なのは、個々のＮＡＮＤ素子中のＭＯＳＦＥＴの信号接続位置である。上記の停止状態では各ゲート回路Ｇ１〜Ｇ４の出力すなわちノードＮ１、Ｎ２、Ｎ３の電位が自動的に電源電圧となるため、それら信号の接続先のＰチャネルＭＯＳＦＥＴのＮＢＴＩによる特性の変動を防止できる効果がある。
【００２４】
ＭＯＳトランジスタは、そのしきい値電圧が電界強度と温度とに依存するような電界ストレスによって不所望に変動することが有る。特にＮＢＴＩ（Negative Bias Temperature Instability)と称される現象は、Ｐチャネル型ＭＯＳＦＥＴで顕著に現われる現象である。この防御策として、目的外の時間においてＰＭＯＳのゲートに印加される電圧を高い電圧にする方法がよく用いられる。この実施例では、上記動作制御信号Ｇのハイレベルにより論理しきい値判定動作を行わせ、かかる論理しきい値判定動作以外の時には、動作制御信号ＧをロウレベルにしてＰチャネル型ＭＯＳＦＥＴのゲートには、電源電圧を供給するようにゲート電圧を固定電圧にするものである。これにより、Ｐチャネル型ＭＯＳＦＥＴは、ゲート、ドレイン及びソースと基板（チャネル）の全てが電源電圧に等しい同電位となり、上記ＭＯＳＦＥＴの経時変化による論理しきい値の変動が極力抑えられる。
【００２５】
図４には、この発明に係る多ビット識別番号発生回路の一実施例の回路図が示されている。この実施例は、図１の１ビット識別番号発生回路を４個連結し、デコーダないしシフトレジスタの選択出力信号Ｇ０〜Ｇ３の遷移に従い、出力端子Ｎ４４から４ビツトの識別番号を逐次取り出す回路例である。端子Ｔは、通常ハイレベル状態である。
【００２６】
１ビットの識別番号発生回路、つまり単位識別番号発生回路ＵＣ０〜ＵＣ３のそれぞれは、前記図１の半導体識別回路が用いられる。単位識別番号発生回路ＵＣ０において、４段目のゲート回路Ｇ０４は、前記のように動作制御信号Ｇ０等で制御されるのではなく、上記のように定常的にハイレベルにされる信号Ｔが供給される。これにより、等価的にインバータ回路として動作する。他の単位識別番号発生回路ＵＣ１〜ＵＣ３は、上記４段目のゲート回路Ｇ１４〜Ｇ３４には、前段の単位識別番号発生回路の出力信号が伝えられる。例えば、最上段の単位識別番号発生回路ＵＣ０の出力信号は、上記ゲート回路Ｇ０４の出力信号がインバータ回路ＩＶ０によって反転されて出力される。このインバータ回路ＩＶ０の出力信号が、次段の単位識別番号発生回路ＵＣ１の上記４段目のゲート回路Ｇ１４のゲート制御信号として入力される。
【００２７】
以下、単位識別番号発生回路ＵＣ１、ＵＣ２及びＵＣ３には、それぞれ４段目のゲート回路Ｇ１４、Ｇ２４及びＧ３４の出力側にそれぞれインバータ回路ＩＶ１、ＩＶ２、ＩＶ３が設けられ、上記インバータ回路ＩＶ１の出力信号は次段の単位識別番号発生回路ＵＣ２の４段目のゲート回路Ｇ２４のゲート制御信号として入力され、上記インバータ回路ＩＶ２の出力信号は次段の単位識別番号発生回路ＵＣ３の４段目のゲート回路Ｇ３４のゲート制御信号として入力される。
【００２８】
各１ビット識別番号発生回路ＵＣ０〜ＵＣ３には、それを活性化するためのデコーダ又はシフトレジスタで構成された選択回路の出力信号Ｇ０、Ｇ１、Ｇ２及びＧ３が動作制御信号として供給されており、各出力信号Ｇ０〜Ｇ３は、図５の＃１から＃４サイクルのごとく遷移する。＃５サイクル目は上記＃１サイクルと同じである。
【００２９】
＃１サイクルでは動作制御信号Ｇ０がハイレベルとなり、他の動作制御信号Ｇ１〜Ｇ３はロウレベルとなる。上記信号Ｇ０のハイレベルにより単位識別番号発生回路ＵＣ０が動作状態となり、ゲート回路Ｇ０１とＧ０２の論理しきい値の大小に対応した信号がゲート回路Ｇ０３により増幅され、例えばＮ３１のようにロウレベルにされる。この信号Ｎ３１は、信号Ｔ１のハイレベルによりゲートを開いて、等価的にインバータ回路として動作するゲート回路Ｇ０４及びインバータ回路ＩＶ０を介して増幅される。
【００３０】
このとき、他の動作制御信号Ｇ１〜Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ１３、Ｇ２３及びＧ３３の各出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ１４、Ｇ２４及びＧ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ０の上記信号Ｎ３１に対応したインバータ回路ＩＶ０の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３１に対応したロウレベルの上記単位識別番号発生回路ＵＣ０の識別信号が出力される。
【００３１】
＃２サイクルでは動作制御信号Ｇ１がハイレベルとなり、他の動作制御信号Ｇ０、Ｇ２、Ｇ３はロウレベルとなる。上記信号Ｇ１のハイレベルにより単位識別番号発生回路ＵＣ１が動作状態となり、ゲート回路Ｇ１１とＧ１２の論理しきい値の大小に対応した信号がゲート回路Ｇ１３により増幅され、例えばＮ３２のようにロウレベルにされる。このとき、単位識別番号発生回路ＵＣ０において信号Ｔ１のハイレベルと、動作制御信号Ｇ０のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１のハイレベルとにより、ゲート回路Ｇ０４の出力信号がロウレベルとなり、インバータ回路ＩＶ０の出力信号がハイレベルにされているので、ゲート回路Ｇ１４がゲートを開いて、上記Ｎ３２の信号がゲート回路Ｇ１４及びインバータ回路ＩＶ１を介して出力される。
【００３２】
このとき、他の動作制御信号Ｇ２、Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ２３及びＧ３３の各出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ２４及びＧ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ１の上記信号Ｎ３２に対応したインバータ回路ＩＶ１の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３２に対応したロウレベルの上記単位識別番号発生回路ＵＣ１の識別信号が出力される。
【００３３】
＃３サイクルでは動作制御信号Ｇ２がハイレベルとなり、他の動作制御信号Ｇ０、Ｇ１、Ｇ３はロウレベルとなる。上記信号Ｇ２のハイレベルにより単位識別番号発生回路ＵＣ２が動作状態となり、ゲート回路Ｇ２１とＧ２２の論理しきい値の大小に対応した信号がゲート回路Ｇ２３により増幅され、例えばＮ３３のようにハイレベルにされる。このとき、前段の単位識別番号発生回路ＵＣ１において信号Ｔ１のハイレベルと、動作制御信号Ｇ０、Ｇ１のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１及びＧ１３の出力信号Ｎ３２のハイレベルにより、ゲート回路Ｇ１４の出力信号がロウレベルとなり、インバータ回路ＩＶ１の出力信号がハイレベルにされているので、ゲート回路Ｇ２４がゲートを開いて、上記Ｎ３３の信号がゲート回路Ｇ２４及びインバータ回路ＩＶ２を介して出力される。
【００３４】
このとき、他の動作制御信号Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ３３の出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ２の上記信号Ｎ３３に対応したインバータ回路ＩＶ２の出力信号のハイレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３３に対応したハイレベルの上記単位識別番号発生回路ＵＣ２の識別信号が出力される。
【００３５】
＃４サイクルでは動作制御信号Ｇ３がハイレベルとなり、他の動作制御信号Ｇ０〜Ｇ２はロウレベルとなる。上記信号Ｇ３のハイレベルにより単位識別番号発生回路ＵＣ３が動作状態となり、ゲート回路Ｇ３１とＧ３２の論理しきい値の大小に対応した信号がゲート回路Ｇ３３により増幅され、例えばＮ３４のようにロウレベルにされる。このとき、前段の単位識別番号発生回路ＵＣ２において信号Ｔ１のハイレベルと、動作制御信号Ｇ０、Ｇ１、Ｇ２のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１、Ｇ１３の出力信号Ｎ３２及びＧ２３の出力信号Ｎ３３のハイレベルにより、ゲート回路Ｇ２４の出力信号がロウレベルとなり、インバータ回路ＩＶ２の出力信号がハイレベルにされているので、ゲート回路Ｇ３４がゲートを開いて、上記Ｎ３４の信号をインバータ回路ＩＶ３を介して出力させる。
【００３６】
＃５サイクル以降に同じ動作制御信号Ｇ０〜Ｇ３を発生させると、上記と同じ動作が繰り替えされるが、上記４ビット分の識別番号をレジスタ等の記憶回路に保持しておけば、＃５以降は全信号Ｇ０〜Ｇ３をロウレベルに固定し、前記のような動作停止状態にして、消費電流の削減と素子特性の劣化を防止する。
【００３７】
本回路の重要な利用目的に後述するような半導体の追跡があるが、そのためにはこの回路自体の信頼性を工場出荷段階で保証することが重要である。通常、半導体製品は出荷直前の最終検査の前に加速試験、いわゆるバーインを行う。加速には、温度、印加電圧を実使用条件より高く設定する環境加速の方法と、特定回路の動作頻度を増やす方法が採られることが一般的である。
【００３８】
図５の＃１１から＃１４サイクルには、回路の動作頻度を増やすための方法を示している。サイクル＃１１は、待機状態にあたる。信号Ｔは、ハイレベルにされる。サイクル＃１２は、待機状態にて、信号Ｔをロウレベルにする。チェイン接続されたナンドゲート回路とインバータ回路Ｇ０４、ＩＶ０、Ｇ１４、ＩＶ１、Ｇ２４、ＩＶ２及びＧ３４、ＩＶ３の状態が遷移する。サイクル＃１３は、全ての１ビット識別番号活性回路ＵＣ０〜ＵＣ３を活性化する。これにより、前記＃１〜＃４サイクルのような通常動作に比べて４倍の活性化率を作り出すことができる。そして、サイクル＃１４は、再び待機状態に戻る。上記＃１１〜＃１３のサイクルを繰り返すことにより、特定回路の動作頻度を増やして初期不良の洗い出しを効率よく行うようにすることができる。
【００３９】
上記動作制御信号Ｇ０〜Ｇ３を形成する回路は、デコーダ又はシフトレジスタで構成される。デコーダの場合には、上記４つの動作制御信号を形成するためには、２ビットの信号を供給し、それをデコードして上記４通り動作制御信号Ｇ０〜Ｇ３を形成する。全信号Ｇ０〜Ｇ３をロウレベルにしたり、あるいはバーインのために全信号Ｇ０〜Ｇ３をハイレベルにするためには、更に１ビットずつの制御信号が必要になる。シフトレジスタの場合には、ハイレベルを順次にシフトさせれば上記通常動作のためのＧ０〜Ｇ３を発生させることができる。シフトレジスタの各ビットＲ０〜Ｒ３にロウレベルを設定すれば上記動作停止状態を作り出すことができるので、バーインのために全信号Ｇ０〜Ｇ３をハイレベルにするために、更に１ビットの制御信号を追加してゲート回路を制御して各動作制御信号Ｇ０〜Ｇ３を強制的にハイレベルにするようにすればよい。
【００４０】
図６には、この発明に係る多ビット識別番号発生回路の他の一実施例の回路図が示されている。この実施例は、前記図４の変形例であり、各単位識別番号発生回路ＵＣ０〜ＵＣ３が、４個のナンドゲート回路により構成される。つまり、図４の実施例において、各単位識別番号発生回路ＵＣ０〜ＵＣ３のそれぞれにおいて、第３段目のゲート回路Ｇ０３〜Ｇ３３と出力部に設けられたインバータ回路ＩＶ０〜ＩＶ３とが省略される。このように素子数を節減しつつ機能は同等である。また、インバータ回路を削除したことで、レイアウト的な均等性が高まる利点がある。
【００４１】
図６の実施例のように同じゲート回路を並べて回路を構成する場合、Ｎチャネル型ＭＯＳトランジスタのための単位領域の複数個、及びＰチャネル型ＭＯＳトランジスタのための単位領域の複数個を行列状に配列させることが容易である。すなわち、得るべき回路規模に応じて、基本パターン繰返し単位が、半導体基板上において規則正しく配置させることができる。このような規則的なレイアウトではなく、同じ領域列を成すべき複数の単位領域が、他の回路を構成する素子領域など挟んで配置されてしまうようなことによって、互いに比較的大きな距離を持って配置されるような場合、次のような難点が生ずる。すなわち複数の単位領域が、半導体集積回路装置の製造条件の変動に基づくようなパターンの寸法のマクロ的な変動もしくはパターン歪みのマクロ的な変動による影響を強く受けるようになり、相対的に大きなパターン形状の相違を生ずることになる。
【００４２】
半導体チップを実装することなどによって半導体チップに与えられてしまう機械的応力は、半導体チップの部分部分によって異なる可能性が大きいので、複数の単位領域の相互では互いに比較的大きく異なったものとなる可能性を持つ。回路に電源電流が流れることによってもたらされる動作温度の上昇は、複数の単位領域相互に対して一様でなくなる。ゲート絶縁膜の厚さや、導入不純物の微妙な濃度変化も、また複数の単位領域相互が比較的離れていることによって比較的大きくなってしまう危険性を持つ。これに対して、規則的なレイアウトによる場合、同じ領域列に有る複数の単位領域は、それらが比較的近接して配置され、互いに同じサイズ、同じ方向を持って構成されていることから、上述のような相対的なパターン寸法、パターン歪み、機械的応力、動作温度、膜厚、不純物濃度による影響を受け難い。
【００４３】
いわゆる位相シフトマスク技術は、半導体集積回路装置を構成する回路素子、配線等を、いわゆるサブミクロンレベルに微細化する上での有効な技術と理解される。かかる位相シフトマスク技術では、マスクとする感光材層を感光せしめる際の光の位相差のわずかな変化にも起因して、得るべきパターンの左右形状の相違のように、パターンに非対称性ないしは歪みをもたらすことが有る。規則的な素子レイアウトは、その種のパターン歪みが有っても、複数の単位領域相互の電気特性の偏りを充分に小さくする事が可能である。
【００４４】
上のような観点での構成上の相違とともに、半導体におけるキャリヤ・モビリテイの結晶方位依存性による影響もまた、前述のようなミクロ的な特性を利用する本発明にとっては軽視できないものである。規則的なレイアウトによる場合、第１領域列をなす複数のゲート電極層の全てが互いに同じ方向かつ同じパターンとされていること、同様に第２領域列をなす複数のゲート電極層の全ても互いに同じ方向かつ同じパターンとされていることから、それら第１領域列に属するＭＯＳトランジスタの相互、及び第２領域列に属するＭＯＳトランジスタの相互は、上述の結晶方位性に基づく特性の違いを生じない。
【００４５】
このように、素子の規則的なレイアウト配置を可能とする前記図６の実施例のような識別番号発生回路は、半導体集積回路装置の設計上、及び製造上からは、前述のようなマクロ的バラツキないしは特性の偏りが、著しく小さくなるように考慮され、前述のようなミクロ的なバラツキを適切に利用できるように考慮されたものであることが理解されるであろう。
【００４６】
図６の構成によって得られるＭＯＳトランジスタの電気特性の偏りを更に充分に排除する必要が或る場合には、図６の基本繰返し単位の複数によって構成される全体配列の端部効果を解消するためのダミー領域を設定することができる。ダミー領域は、上記全体配列の上記端部を、レイアウト的に上記全体配列の内部と対等にするための構成であり、少なくとも上記基本繰返し単位における端部の複数の単位領域を持って構成する事ができる。
【００４７】
この種のダミー領域を設定しない場合には、上記全体配列における端部の外側がどのような構成にされるかによって、かかる端部の加工形状が影響を受けることが有り、また半導体基板とその表面の絶縁膜との間でもたらされる応力のような素子特性に影響を与えかねない力の加わり方が、かかる端部とそれ以外の部分と異なってくることがある。それらは電気特性の偏りをもたらす要因ともなる。上のようなダミー領域を設定する場合には、上述の電気特性の偏りをもたらす要因を充分に排除する。ダミー領域は、回路として利用しない領域とすることも、電気特性の偏りを留意しなくて良い他の回路を構成するための構成とすることもできる。
【００４８】
図７には、この発明に用いられる１ビット固定番号発生回路の一実施例の回路図が示されている。前記図６のような多ビット識別番号発生回路から発生する、識別情報の一部を常に一定な値にするための方法を示している。つまり、前記図６の識別番号発生回路を構成する単位識別番号発生回路ＵＣ０〜ＵＣ３のうち、任意の１つが図７の１ビット固定番号発生回路に置き換えられる。１ビット固定番号発生回路は、スイッチＳＷが設けられて、電源電圧ＶＤＤのようなハイレベル又は回路の接地電位ＶＳＳのようなロウレベルを初段のゲート回路に供給する。上記スイッチＳＷは、マスタースライス方式によりゲート回路の入力端子を電源電圧線に接続するか、あるいは回路の接地電位線に接続するかの選択的な配線形成により実現される。あるいは、ヒューズの切断の有無に置き換えることもできる。
【００４９】
図８には、この発明に係る多ビット識別番号発生回路の一実施例のブロック図が示されている。この実施例は、多ビット識別番号発生回路の故障被害を軽減する方法に向けられている。前記図４や図６に示した多ビット識別番号発生回路においては、複数の１ビット識別番号発生回路をチェインに連結すことで容易にビット数を増やすことができる。しかし、連結数を増やすと、その途中の一部が故障すると、全体の機能が停止あるいは低下してしまう危険性も高くなる。これでは、万が一のサンプルの来歴調査のために備えた識別番号が取り出せないという矛盾が生じる。
【００５０】
そこで、この実施例では多数の１ビット識別番号発生回路を小さなブロックＢＬ０，ＢＬ１等に分けて、仮にその中の一つのブロックが故障してもその被害が、そのブロック内に留まり、全体の機能を著しく低下させないように工夫されている。例えば、各小ブロックＢＬ０，ＢＬ１等の前記図４又は図６の実施例のようにビット数を４ビットとし、かかるブロック数が３２個とすると、識別番号の総数は１２８ビットとなる。
【００５１】
各小ブロックＢＬ０、ＢＬ１の出力部にデコーダ又はレジスタによる選択回路により選択信号Ｈ０，Ｈ１等を発生させ、小ブロックＢＬ０、ＢＬ１…ＢＬ３１（図示せず）を選択信号Ｈ０、Ｈ１等により順次に選択し、前記図４、図６等で説明した小ブロック内での単位識別番号発生回路のチェイン連結と同様にしてシリアルに出力させるようにするものである。この構成では、仮に、１ブロックが故障したとすると、全体の１２８ビット中の４ビット、すなわち約３％が欠落する。この時、識別能力は低下するが、完全に機能を失うことを防ぐことができる。予め、識別能力に余裕を持たせておけば、小規模の故障では全く問題を回避することができる。
【００５２】
図９には、この発明に係る多ビット識別番号発生回路の一実施例のレイアウト図が示されている。この実施例では、３入力のナンドゲート回路を用いて、多ビット識別番号発生回路が行列配置される。例えば、同図に代表として例示的に示されている１ビット識別番号発生回路のように、入力Ａ、Ｂ、Ｃの３入力を持つナンドゲート回路の入力Ａを列（ＣＯＬ）選択用に用い、入力Ｂを行（ＲＯＷ）選択用に用い、残りの入力Ｃを論理しきい値の大小比較用に用いる。１ビット識別番号発生回路では、初段のゲート回路の入力Ｃと出力とが接続されて、その論理しきい値に対応した電圧を発生させる。第２段目のゲート回路は、その論理しきい値により上記初段のゲート回路の論理しきい値の大小を比較する。第３段目と第４段目のゲート回路は、増幅回路として動作するが、第３段目のゲート回路は入力Ｂが前段からの出力Ｐｉを受ける入力として用いられ、第４段目のゲート回路の出力は、次段の１ビット識別番号発生回路への第３段目のゲート回路への入力信号とされる。
【００５３】
つまり、前記図７に示した小ブロックを構成する複数の１ビット識別番号発生回路の複数個（０〜ｊ）が上記第３と第４段目のゲート回路を用いてチェイン連結され、同図において行方向に配置される。同様な小ブロックの構成するチェイン連結された複数の１ビット識別番号発生回路の複数個（０〜ｉ）が列方向に複数個配置される。これにより、（ｊ＋１）×（ｉ＋１）ビットからなる多ビットの識別番号発生回路が実現される。上記小ブロックは、前記図６の実施例のような単位識別番号発生回路ＵＣ０〜ＵＣ３を上記行方向に直線的に並べて配置されたものと等価である。ただし、行選択のために上記３番目の入力端子が必要になるものである。
【００５４】
上記行列配置された１ビット識別番号発生回路を行選択信号ＲＷ０〜ＲＷｉと列選択信号ＣＯＬ０〜ＣＯＬｊを発生させる。例えば、行選択信号ＲＷ０を選択状態にし、列選択信号ＣＯＬ０〜ＣＯＬｊを順次に選択すれば第１行目の０〜ｊの複数ビットの識別番号がその出力部に設けられたゲート回路及び３状出力回路を通して出力線ＰＰに出力される。次に、行選択信号ＲＷ１を選択状態にし、列選択信号ＣＯＬ０〜ＣＯＬｊを順次に選択すれば第２行目の０〜ｊの複数ビットの識別番号がその出力部に設けられたゲート回路及び３状出力回路を通して出力される。以下、同様にして第ｉ番目の行までの各０〜ｊの複数ビットの識別番号を出力させることができる。
【００５５】
この構成は、多ビットの識別番号発生回路を規則的に半導体基板上にレイアウトする上で好適なものとなる。このような回路素子の半導体基板上への規則的なレイアウト配置によって、前記のように半導体集積回路装置の設計上、及び製造上からは、前述のようなマクロ的バラツキないしは特性の偏りが、著しく小さくなるように考慮され、前述のようなミクロ的なバラツキを適切に利用できるように考慮されたものである。行列配置された単位識別番号発生回路と前記出力部との間、あるいは行選択回路や列選択回路の間又は他の回路領域との間には、適宜にダミー領域が配置される。
【００５６】
図１０には、この発明に係る半導体識別回路の他の一実施例の基本的回路図が示されている。図１０（Ａ）では論理記号により回路構成を示し、図１０（Ｂ）は回路素子により回路構成を示している。図１０（Ａ）に示したように、この実施例回路では、クロックドインバータ回路ＣＮ１〜ＣＮ４が用いられる。クロックドインバータ回路ＣＮ１は、入力と出力とが結合される。このクロックドインバータ回路ＣＮ１の共通化された入出力がクロックドインバータ回路ＣＮ２の入力と接続される。以下、クロックドインバータ回路ＣＮ３、ＣＮ４も同様に直列形態に接続される。これらのクロックドインバータ回路ＣＮ１〜ＣＮ４のクロック端子には、クロック信号ＧとＧ／が供給される。ここで、クロック信号Ｇ／は、クロック信号Ｇの反転信号を表している。この説明では、便宜上クロック信号Ｇ、Ｇ／としているが、実際には前記動作制御信号Ｇである。
【００５７】
図１０（Ｂ）に示したように、クロックドインバータ回路ＣＮ１は、電源電圧ＶＤＤと回路の接地電位ＶＳＳの間に直列形態にされたＮチャネルＭＯＳＦＥＴＱ１とＱ３及びＰチャネルＭＯＳＦＥＴＱ２とＱ４から構成される。上記ＭＯＳＦＥＴＱ１とＱ２のゲート及びドレインがそれぞれ共通に接続されて入力及び出力とされる。上記ＭＯＳＦＥＴＱ３のゲートにはクロック信号Ｇが供給され、ＭＯＳＦＥＴＱ４のゲートにはクロック信号Ｇ／が供給される。上記ＭＯＳＦＥＴＱ３のソースは回路の接地電位が供給され、上記ＭＯＳＦＥＴＱ４のソースは電源電圧ＶＤＤが供給される。他のクロックドインバータ回路ＣＮ１〜ＣＮ４も上記同様な回路により構成される。
【００５８】
上記クロックドインバータ回路ＣＮ１〜ＣＮ４は、前記図１の実施例と同様に半導体集積回路装置の設計及び製造の上では、現実的に制御可能な範囲内において、互いに同じ特性を持つように構成される。つまり、かかる複数のクロックドインバータ回路ＣＮ１〜ＣＮ４のそれぞれは、好適には、それぞれを構成する素子の相互、すなわちＰチャネル型ＭＯＳＦＥＴの相互、及びＮチャネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のクロックドインバータ回路ＣＮ１〜ＣＮ４は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
【００５９】
上記のように入力と出力が短絡させられたクロックドインバータ回路ＣＮ１の出力電圧は、論理しきい値電圧に到達する。クロックドインバータ回路ＣＮ２が、完全に同じ電気的特性を持っていれば、２つのクロックドインバータ回路ＣＮ１とＣＮ２の論理しきい値は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、クロックドインバータ回路ＣＮ１とＣＮ２の論理しきい値電圧に差が生じる。これをクロックドインバータ回路ＣＮ３、ＣＮ４により増幅して前記同様な１ビットの識別番号を発生させる。
【００６０】
このようなクロックドインバータ回路ＣＮ１〜ＣＮ４を用いた場合でも、前記２入力のナンドゲート回路を用いた場合と同様に、回路が停止状態すなわちクロック信号Ｇがロウレベル、クロック信号Ｇ／がハイレベルであるとき、図１０（Ｂ）のＮチャネルＭＯＳＦＥＴＱ３、Ｑ７、Ｑ１１、Ｑ１５がオフ状態となり、ＰチャネルＭＯＳＦＥＴＱ４、Ｑ８、Ｑ１２、Ｑ１６がオフ状態となり、前記のＣＭＯＳインバータ回路を用いた場合のような貫通電流が抑制される。
【００６１】
図１１には、この発明に係る多ビット識別番号発生回路の他の一実施例の回路図が示されている。この実施例は、図１０の１ビット識別番号発生回路を４個組み合わせて４ビットからなる識別番号を得るものである。回路の簡素化のために増幅回路として動作するクロックドインバータ回路ＣＮ３、ＣＮ４は共用させられる。つまり、入力と出力とが共通接続された４つのクロックドインバータ回路を並列に設け、それを４つのクロックドインバータ回路の入力に共通に供給する。そして、上記４つのクロックドインバータ回路に対しては、クロック端子に動作制御信号として相補信号Ａ０，Ａ０／、Ａ１，Ａ１／、Ａ２，Ａ２／、Ａ３，Ａ３／が供給される。これに対応して、増幅回路として動作するクロックドインバータ回路のクロック端子にはＧ、Ｇ／の動作制御信号が供給される。
【００６２】
前記同様なデコーダ又はシフトレジスタＲ０により、相補信号Ａ０，Ａ０／を活性化し、それに対応した２つのクロックドインバータ回路を動作状態にして、その論理しきい値の差分に対応した信号を形成し、それを動作制御信号Ｇ、Ｇ／により動作状態されたクロックドインバータ回路により増幅して、出力段に設けられたラッチ回路に保持させる。
【００６３】
デコーダ又はシフトレジスタＲ１〜Ｒ３により、相補信号Ａ１，Ａ１／〜Ａ３，Ａ３／を順次に活性化し、それに対応した２つのクロックドインバータ回路を順次に動作状態にして、それぞれの論理しきい値の差分に対応した信号を順次に形成し、それを動作制御信号Ｇ、Ｇ／により動作状態されたクロックドインバータ回路により増幅して、出力段に設けられたラッチ回路に順次に保持させる。このようにして、出力から４ビットの識別番号を得ることができる。
【００６４】
図１２には、前記図１１の多ビット識別番号発生回路の一実施例の具体的回路図が示されている。上記各クロックドインバータ回路が前記図１０（Ｂ）に示したような直列形態のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴから構成され、同じパターンの回路素子が直列に並べて構成できることが判る。出力部に設けられたラッチ回路を構成するＣＭＯＳインバータ回路もクロックドインバータ回路と同様に４つのＭＯＳＦＥＴで構成し、そのクロック端子には定常的に動作状態になるようにＰチャネルＭＯＳＦＥＴのゲートには、回路の接地電位を、ＮチャネルＭＯＳＦＥＴのゲートには電源電圧を供給するようにしてもよい。このようにすれば、全回路が同じ回路構成となり、前記多ビットの識別番号発生回路を規則的に半導体基板上にレイアウトする上で好適なものとなる。
【００６５】
図１３には、この発明に係る多ビット識別番号発生回路の更に他の一実施例の回路図が示されている。この実施例は、図１１の実施例の変形例であり、対応する２つのクロックドインバータ回路が一対一に接続されている。他は、前記図１１の実施例と同様である。この実施例でも回路の簡素化のために増幅回路として動作する２つのクロックドインバータ回路は共用させられ、出力部にはラッチ回路が設けられている。
【００６６】
図１４には、前記図１３の多ビット識別番号発生回路の一実施例の具体的回路図が示されている。上記各クロックドインバータ回路が前記図１０（Ｂ）に示したような直列形態のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴから構成され、同じパターンの回路素子が直列に並べて構成できることが判る。図１２との相違は、前記のように２つのクロックドインバータ回路を一対一に対応させて接続される部分のみであり、他は前記図１２の実施例と同様である。この実施例でも、全回路を同じ回路構成とすることができ、前記多ビットの識別番号発生回路を規則的に半導体基板上にレイアウトする上で好適なものとなる。
【００６７】
図１５及び図１６には各々、この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの一実施例の構成図が示されている。ここではＣＭＯＳゲート回路の論理しきい値の比較結果情報を用いた方法を説明するが、論理しきい値の大きさの順位を用いる方法も全体の流れは同じである。以下の説明において、図面上の▲１▼▲２▼…等は、(1)(2)…等に置き換えて説明している。
【００６８】
図１５には、登録方法の説明図が示されている。
(1) 識別番号発生回路から２５６ビットのＣＭＯＳゲート回路の論理しきい値の比較結果情報を読み出す。
(2) それを識別番号管理台帳に登録し、測定データなどの情報を格納したデータベースと関連付けるために管理番号を設ける。
(3) 登録数を１つ増やす。ここでは、新規に登録される識別番号は、常に登録済みのものと重複しないことが前提だが、新規登録時に登録済みのものとの重複を確認し、何ならかの警告を発するというような手順を追加することも有効である。
【００６９】
図１６には、照合方法の説明図が示されている。このシステムでは、登録時と照合時の環境や条件の違いによる識別番号の変動を許容することが特徴である。
(1) 識別番号発生回路から２５６ビットのＣＭＯＳゲート回路の論理しきい値の比較結果情報を読み出す。これを被識別番号という。
(2) 管理台帳から登録識別番号を順次取り出す。
(3) 登録識別番号と被識別番号を比較する。比較方法については、後述する。
(4) 登録識別番号と被識別番号の比較結果の違いが小さいものを一致候補にする。(2) 〜(4) 繰り返すことで、最終的に全ての登録識別番号の中で最も違いが小さいものが同一最有力候補となる。
【００７０】
図１７には、図１６の比較方法の一例の説明図が示されている。被識別番号は、２５６ビットのＣＭＯＳゲート回路の論理しきい値の比較結果出力の一部である２４ビットを取り出して示したものである。識別番号１〜５は、登録識別番号である。その中の網掛け部分は、被識別番号のビットと異なつた部分である。右端に不一致ビット数の合計を示す。
【００７１】
識別番号発生回路の”０”、”１”出力パターンは、個々のユニット毎に特有であるから、同一ユニットから出力された識別番号であるかは、パターンを構成するビット数の一致の割合で判定できる。ここでの識別番号は説明のための例に過ぎないが、識別番号５の不一致ビット数が１で、それ以外は５から１７と明らかに識別番号５の一致率が際立つて高い。よつて識別番号５を最有力候補とすることができる。
【００７２】
図１８には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。まず本体ＬＳＩのプロープ検査を行う。この時、例えばＬＳＩに搭載されたメモリ部に不良があった場合、不良メモリセルを予備メモリセルに置き換えるための救済情報を作成する。通常の汎用メモリなどでは、この後レーザ救済などを行うが、この実施例の半導体集積回路装置では、本体ＬＳＩはそのままダイシングされ組立てられる。さらにその後エージング、選別などの工程で検出された不良情報をプローブ検査時の救済情報に追加する。最終救済情報は、プログラミング専用チップに書き込まれる。本体ＬＳＩとプログラム専用チップはマルチチップモジュールとして組み合わせて使用する。
【００７３】
図１９には、この発明が適用される上記マルチチップモジュールの一実施例のブロック図が示されている。本体ＬＳＩとプログラム専用チップとは、データ交換制御回路を通してクロックに同期してデータがシリルアルに伝達される。つまり、本体ＬＳＩの識別番号発生回路で生成された識別番号は、データ交換制御回路を通してプログラム専用チップに伝えられる。
【００７４】
プログラム専用チップでは、１つのユニット分に対応した複数の登録番号（識別番号）とその欠陥救済情報が一対一に対応してプログラミングデータとして保持されている。プログラム専用チップは、上記本体ＬＳＩから前記データ交換制御回路を介して伝えられた識別番号が計数器を介して被識別番号レジスタに登録される。
【００７５】
照合回路は、かかる被識別番号とプログラミングデータの中の登録識別番号との比較照合を行う。この照合動作は、前記図１７に示したアルゴリズムに従って登録時と照合時の環境や条件の違いによる識別番号の変動を許容しつつ判定を行う。一致候補番号が検出されると、プログラミングデータの中のレジスタデータがデータ読み出し回路に読み出される。そして、データ交換制御回路を介して前記識別番号とは逆に、プログラム専用チップから本体ＬＳＩに向けて、救済情報が伝えられる。この救済情報は、シリアル／パラレル変換されてデータレジスタに保持され、欠陥救済に用いられる。
【００７６】
プログラム専用チップは、１つのユニットに対応した複数チップの欠陥救済情報を持っているので、１ユニット分の複数の本体ＬＳＩに対して１種類のプログラム専用チップが形成されて共通に組み合わされて用いられる。そのため、本体ＬＳＩとプログラム専用チップとを一対一に対応させて製造、管理及び組み立てる必要はない。
【００７７】
図２０には、プログラム専用チップの一実施例のブロック図が示されている。プログラム専用チップは、特に制限されないが、識別番号解読回路、照合回路及びプログラミングデータとデータ読み出し回路等から構成される。登録識別番号、レジスタデータはフューズのレーザー照射による選択的な切断によって登録される。
【００７８】
照合回路では、前記図１７の判定アルゴリズムに対応し、減算器を用いて減算結果の絶対値から比較器１で上限値と比較して、乖離検出を行う。比較器２では順次置き換えられる最小累積距離を基準にして上記累算器から出力される累積距離を比較して判定回路により、前記乖離検出信号とともに１〜Ｎから１つの一致候補番号を出力する。この一致候補番号によりレジスタデータが選択されて、データ読み出し回路に伝えられる。上記データ読み出し回路は、ＥＣＣ機能（誤り訂正機能）を持つようにされる。これによりデータの信頼性が高められる。
【００７９】
図２１には、本願に係る識別番号発生回路を搭載した半導体集積回路装置の、いわゆる後工程と言われる一実施例の製造工程(1) ないし(13)の構成図が示されている。この実施例では、本体ＬＳＩをＤＲＡＭとＳＲＡＭが混載された大規模システムＬＳＩとし、プログラム専用チップはレーザ切断メタルフューズの使用を前提としている。以下、図２１図を用いて製造工程の流れを説明する。
【００８０】
(1) 本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などと連結しデータベースに格納する。
(2) 本体ＬＳＩウエハをダイシングする。
(3) 本体ＬＳＩのみ、マルチチップモジュール基板に仮実装する。本図では、本体ＬＳＩは１つであるが複数であることもある。
【００８１】
(4) 選別試験テスタにより本体ＬＳＩから識別番号を読み出し、ホストコンピュータに送る。ホストコンピュータは、識別番号から本体ＬＳＩを認識し、個々の本体ＬＳＩに必要な情報をテスタに返す。必要な情報とは、上記の不良メモリセル救済情報や、本体ＬＳ１識別情報などホストコンピュータによりデータベースで管理されていたものである。これを本体ＬＳＩレジスタ情報と呼ぶ。選別試験テスタは、本体ＬＳＩレジスタ情報を、例えば不良メモリセル救済情報であれば、本体ＬＳＩ内の救済回路の救済アドレスレジスタに格納し、内部電源回路設トリミング定値であれば内部回路内のトリミング値設定レジスタに格納する。
【００８２】
選別試験テスタは、本体ＬＳＩレジスタ情報設定後、プローブ試験ではできないような高速動作試験などを行う。さらにここで新たに不良になったものについては、その不良情報をホストコンピュータに転送する。ホストコンピュータは、送られた不良情報とで採取した情報を合わせ再救済や調整が可能であるか解析し、再びデータベースに格納する。
【００８３】
(5) プログラム専用チップに、本体ＬＳＩに必要なレジスタ情報をプログラムする。さらに必要であれば、製造管理情報や、顧客情報、暗号、機能情報などのプログラムを行う。プログラム専用チップは、１チップに複数の本体ＬＳＩの情報を格納できる。例えば、１００個の本体ＬＳＩ分の容量があるとすると、レーザ切断装置は、ホストコンピユータから１００個の本体ＬＳＩ分の識別番号とレジスタ情報を受け取り、受け取った情報をもとに、１００個のプログラム専用チップに全て同じ１００本体ＬＳＩ分のレジスタ情報をプログラムする。
【００８４】
ここで、プログラム専用チップのフューズ切断時間を見積もってみる。例えば、１個の本体ＬＳＩ当たりのプログラムビツト数が１０００ビット、１個のプログラム専用チップに１００本体ＬＳ１分格納（登録）できるとすると、１つのプログラム専用チップは１０万本（１０００×１００）のヒユーズを搭載する。最新のレーザ切断装置の能力は、毎秒５０００パルス以上であるので、約２０秒で１０万本すなわち１個のプログラム専用チップの切断が可能である。１００チップでは、２０００秒（３３分）である。また、プログラム専用チップの面積は、１つのフューズの大きさを１５平方マイクロンとすると、フューズ部だけで１．５平方ミリメートル、周辺回路やパッドを含めると約３平方ミリメートルである。
【００８５】
(6) レーザ切断不良チップを除去するため、プローブ検査を行う。なお本工程の前に、チップを保護する保護膜を付ける工程を付加することもある。検査データパターンは、ホストコンピュータから受け取る。ここで、レーザ切断不良チップが発生することもあるので、前記工程(5) でプログラムされるチップ数は、１００個よりも多めとする。この数は歩留の実績によって調整する。ここで、プログラム専用チップが本体ＬＳＩより少なく不足した場合、余った本体ＬＳＩは回収され別のグループに混成される。逆に、プログラム専用チップが余った場合は廃棄する。いずれにしても損害になるが、貴重な本体ＬＳＩを廃棄するよりは経済的である。
【００８６】
(7) プログラム専用チップをダイシングする。ダイシングされたチップは、工程(6) において同一のプログラムがされた１００個と余裕分がピックアップされ、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
(8) プログラム専用チップをマルチチップモジュールパッケージに実装する。この時、前記工程(4) と(6) で対応付けられたグル一プが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組立工程と比べ大幅な工程の変更は必要ない。なお、本実施例では、本組立工程では後の分離工程(10)のために、完全な封止やキャップは行わないとしているが、必ずしもこの方法に限定するものではない。
【００８７】
(9) 完成したマルチチップモジュールが最終選別試験される。プログラム専用チツプには、上記実施例では、１００チップ分の救済情報が収められて（登録されて）いる。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。具体的には、本体ＬＳＩから識別番号がプログラム専用チップに送られ、プログラム専用チップは、送られた識別番号と登録された識別番号を比較し、モジュールに実装された本体ＬＳＩを認識し、救済情報など必要なレジスタ情報を本体ＬＳＩに送る。本体ＬＳＩは、送られたレジスタ情報をもとに内部の初期設定を行う。その後、最終試験が行われる。含格したものは、次の封止工程に送られ、不合格のものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００８８】
(10)  最終試験に合格したモジュールは封止またはキヤップされ出荷される。
(11)  不合格品のうち再生可能可能品は、プログラム専用チップが分離される。
(12)  再生可能品は回収され、新たな数量単位にまとめられる。
(13)  回収された再生可能品を、再び選別試験にかける。その際、本体ＬＳＩから識別番号が読み出され、それに対応する過去のプロープ試験情報、選別試験情報、最終選別試験情報などがホストコンピュータから取り出される。また図示していないが、この新たな再生可能品について、非再生品と同様にプログラム専用チップが作成され同様の工程を進行する。プログラム専用チップとして、電気的にプログラム可能な素子によるものに置き換えることもできる。この場合、工程数が削減できる。
【００８９】
図２２には、本願に係る識別番号発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程(1) ないし(15)の構成図が示されている。
【００９０】
(1) 本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
(2) 本体ＬＳＩウエハをダイシングする。
(3) 本体ＬＳＩをパッケージに組み立てる。
(4) 図２１の工程(4) と同じ。
(5) 図２１の工程(5) と同じ。
(6) プログラム専用チップをダイシングする。ダイシングされたチップは、図２１の実施例と同様に、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
【００９１】
(7) 図２１の工程(7) と同じ。
(8) 本体ＬＳＩとプログラム専用チップを回路実装ボードに実装する。この時、前記工程(4) と(6) とで対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組立工程と比べ大幅な工程の変更は必要ない。
(9) 完成したボードが実装試験される。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。本体ＬＳＩまたはプログラム専用チップおよびボード実装にともなう不具合が確認されたものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００９２】
(10)  試験に合格したボードは出荷される。
(11)  不合格品のうち再生可能ボードは、プログラム専用チップが分離される。
(12)  再生可能ボードは回収され、新たな数量単位にまとめられる。
(13)  回収された再生可能ボードに対するプログラム専用チップが作られる。今回のレジスタ情報は、前回のレジスタ情報に実装試験結果が加えられたものである。
(14)  回収されたボードは再び実装工程に戻され、前記工程(13)で作成されたプログラム専用チップとともに１つの実装ボードに実装され、以降同様の工程を進行する。
(15)  図２１の工程(13)と同様。
なお、ここに示した実施例は、一実施例にすぎず、適用される製品や既存の生産ラインの形態により変化する。
【００９３】
図２３には、本願に係る識別番号発生回路を搭載した半導体集積回路装置の他の一実施例の製造工程(1) ないし(11)の構成図が示されている。
(1) 本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
【００９４】
(2) 本体ＬＳ１ウエハをダイシングし、救済可能チップを選別する。
(3) 本体ＬＳＩをベビーボードに仮組み立てする。
(4) 組み立て不良などをチェック後に、エージングを行う。このとき、ベビーボード上のチップからは識別番号を読み出し、ホストコンピュータからは個々のチップに対応した救済データを取り出、ベビーボード上のチップに格納させる。
(5) テスタによる選別を行う。
(6) ベビーボードから本体ＬＳＩを分離する。
(7) 本体ＬＳＩを出荷する。
(8) 顧客にて本体ＬＳＩと同時にプログラムデバイスを回路実装ボードに実装する。
【００９５】
(9) 本体ＬＳＩから識別番号を取り出す。
(10)  通信回線を通してメーカー側のホストコンピュータをアクセスして上記実装された本体ＬＳＩに対応したデータを受け取り、上記プログラムデバイスに転送されてデータを格納する。通信回線を用いずに例えばＣＤＲＯＭのような電子メディアを使って配布してもよい。
(11)  最終ボードをテスタにより選別する。
【００９６】
以上の各実施例の半導体集積回路装置の製造方法においては、
（１）  本体ＬＳＩとプログラム専用チップの組み合わせは、プログラム専用チップに登録される本体ＬＳＩ数であるため、一対一の管理が不要となり、生産性が向上するとともに既存の生産設備の変更が少なくて済む。
【００９７】
（２）  プログラム専用チップにレーザ切断フューズが使用できる。メタルフューズの他の電気的プログラミング可能な素子に対しての長所は、標準ＣＭＯＳプロセスに対して変更が小規模、本体ＬＳ１の仕様に合わせた設計変更が容易であり、プロセスの世代に依存しないことなどである。標準プロセスからの変更点は、最終配線層形成とパッシベーション工程である。
【００９８】
（３）  本体ＬＳＩレジスタは、ラッチ回路でよいので面積が小さく、本体ＬＳＩのチップサイズ低減になる。
【００９９】
（４）  本体ＬＳＩにチップ識別番号発生回路を搭載すれば、本体チップにプログラマブル素子プロセスを追加する必要がない。
【０１００】
（５）  プログラム専用チップの置き換え（リペア）ができる。モジュールやポードに実装後に本体ＬＳＩに修正や問題が発生した時、プログラム内容を変更したチップを交換することで対応できる。
【０１０１】
（６）  ホストコンピュータを中心とした情報の交換を、ネツトワークを利用して実現することで離れた場所の製造工場を使用することができ、経済的な生産活動が可能となる。
【０１０２】
図２４は、本願発明に係るチップ識別番号発生回路の利用例の他の構成図が示されている。この実施例は、企業間の電子部品調達市場における不正行為や様々なトラブルを軽減することを目的としている。
【０１０３】
工場から出荷される半導体ＬＳＩには、前記のようなチップ識別番号発生回路が組み込まれている。工場すなわちメーカは、出荷品全てのチップ識別番号を採取する。チップ識別番号は、ランダムであるので管理上都合の良いＬＳＩ管理番号と対応させる。さらに各種の管理情報、例えば生産ライン名や製造日などと関連付ける。
【０１０４】
図２４の(1) のように顧客Ａに直接納入する場合、製品を梱包したユニット（箱など）番号や顧客番号などの帳票データなどの情報をデータベースの管理情報に追加する。品物を受け取った顧客Ａは、受け入れ検査時にチップ識別番号を全ＬＳＩまたは抜き取ったＬＳＩから読み出す。次に顧客Ａは、例えばインターネツトなどのネットワークを通じメーカのデータベースにアクセスする。データベースから、入荷したユニツトに含まれるＬＳＩのチップ識別番号を取り出し、入荷したＬＳＩから読み出した識別番号と比較する。識別番号どうしが一致すれば、製品の納入が正しいことが確認できる。この手法は汎用品でも顧客カスタム品でも可能であるが、特にカスタム品の場合有効である。
【０１０５】
図２４において、仲介業者（卸業者）が介入する場合を想定してみる。工場出荷は、上記と同じである。受け取った１次卸業者は、通常梱包を開梱しないが、ユニット番号をメーカのサーバに照会すると同時に、次の納品先情報などを登録する。さらに２次、３次の卸業者も同様にする。最終顧客は、前記(1) と同様に入荷したＬＳＩの識別番号をＬＳＩから読み出し、メーカのデータベースに照会する。以上のシステムを構築することで次のような効果が期待できる
【０１０６】
（１）納入品の取り違えが防止できる。
（２）仲介業者による中古品の入れ替えなどの不正行為を防止できる。
（３）返品による不良品および中古品の再販を防止できる。
（４）流通ルートの確認ができる。
【０１０７】
図２５には、この発明に係る識別番号発生回路を組み込んだ半導体チップの回路設計方法の一実施例のフローチャート図が示されている。この実施例のような回路設計ソフトウェアをデザイン企業や製造専門企業に提供する。あるいは、同一機能をＥＤＡベンダのツールに組み込むようにするものである。
【０１０８】
（１）メニューをプルダウンして選択する。
（２）メニューデータが生成される。２回目以後は、このメニューデータを指定するだけで所望のＩＰを選択できる。
（３）メニューデータを分析し、違反などを検出する。
（４）メニューデータに従い、必要な情報を、ローカルデータベースから取り出す。ローカルデータベースにない最新の情報は、インターネット等のネットワークを介し、製造専門会社のデータベース等から取得する。
（５）データベースから収集した情報をもとにに、ソフトＩＰに必要なデータを生成処理を行う。
（６）ソフトＩＰが生成可能か判断する。不可能であれば、ハードＩＰ設計を選択する。
【０１０９】
図２６には、この発明に係る識別番号発生回路を内蔵したＬＳＩ設計方法の一実施例のフローチャート図が示されている。この実施例では、特に制限されないが、特定用途向けＬＳＩ（ＡＳＩＣ）の設計フローに向けられている。
【０１１０】
論理合成ツールは、前記図２５に示した設計フローでのソフトＩＰ生成の判断結果により、真理値表やＲＴＬ記述、状態遷移図などからゲートレベルの論理回路（ネットリスト）を生成する。また、図示していないが、多くの場合、ＲＴＬなどは、ＶＨＤＬやＶerilog  ＨＤＬ等の機能記述言語をもとに生成される。論理合成の際必要とされるのは、セルライブラリ情報であり、これにはトランジスタレベルの接続情報や、ディレー情報、レイアウト情報などが含まれている。また、通常ＲＴＬなどには、制約情報と呼ばれるタイミング誤差許容値やレイアウト配置間隔、最大信号配線長などの情報が付加されている。ＤＦＴツールはゲートレベルの論理回路にＬＳＩの検査に有効な診断論理を付加し、自動配置配線ツールによって最終的なレイアウトデータを作成する。
【０１１１】
セルライブラリに登録されているセルの種類は、インバータやＮＡＮＤ（ナンド）、フリップフロップなどの最も基本的な回路構成要素が主なものである。一般にセルライブラリのデータ、例えばレイアウト情報などは人手により作成される。しかし、規模が大きい物や、例えばメモリのように基本的な機能は変わらないがその構成がわずかづつ異なる物については、自動セル生成ツールやラムコンパイラなどが用いられることがある。
【０１１２】
ここで、本願発明でいうハードＩＰとソフトＩＰについて簡単に説明する。現在、半導体産業において、特に特定用途向けＬＳＩ設計製造においては、顧客（例えばゲーム機や自動車メーカなど）から受けた仕様をもとに、設計から製造までを１つの企業で行う総合企業形態と、設計だけを専業とするいわゆるＬＳＩデザイン企業と、製造を専業とするいわゆるファンドリ企業によって分業化される形態に分類される。
【０１１３】
また、最近では分業化の流れに乗り、ＩＰを供給する企業（ＩＰベンダ）やそれらの流通市場や、標準化支援団体などが生まれている。ＩＰはＬＳＩの設計効率を向上する上でも重要な存在となってきており、総合企業においても無視できないものとなっている。
【０１１４】
ＩＰには、大きくハードＩＰとソフトＩＰと呼ばれるものがある。両者の違いを、ＬＳＩデザイン企業とファンドリ企業による分業形態を対象した場合を比較してみる。ＬＳＩデザイン企業（ファブレス企業）は、顧客の仕様をもとに図６８のＶＨＤＬやＶerilog  ＨＤＬ等の機能記述言語を用いたデータや、真理値表やネットリスト、ＲＴＬ記述、状態遷移図などのデータ、制約情報などを作成する。ただし、顧客自身が、これらのデータまで作成しＬＳＩデザイン企業に渡す場合もある。
【０１１５】
次にＬＳＩデザイン企業は、冒頭で述べた論理合成ツールを使用してネットリストを作成する。論理合成の際に、用いられる回路素子は、セルライブラリに登録されているものに限られる。それらは、製品を製造する製造専門会社が認定したものであり、一般に製造会社が自ら提供するのは、先に述べたインバータ回路やＮＡＮＤゲート回路のような基本的なものである。
【０１１６】
ただし実際には、製造専門会社も、自社の競争力をたかめるため、より複雑なものを提供している。しかし、製造専門会社だけで、例えばＰＬＬやＳＲＡＭ、演算回路など複雑で高機能な回路を準備することは困難であるため、それらを設計し供給するＩＰベンダが多く登場する。ＩＰの中でもＰＬＬなどは、回路自身が複雑で、かつ使用するプロセスに特性が大きく依存するため、ＩＰベンダは一般的にハードＩＰという形で供給する。ハードＩＰは、簡単にいうとセルライブラリに、ＩＰベンダが設計したセルレイアウトが登録されるものである。それ故、ハードＩＰベンダはハードＩＰを供給する場合に、製造専門会社はもちろん、そのプロセス世代毎にもＩＰを変更し、製造会社の認定を受け、さらに各ＬＳＩデザイン企業の持つセルライブラリに登録してもらわなければならない。
【０１１７】
一方、ソフトＩＰの場合、ＩＰベンダは、先のＶＨＤＬやＶerilog  ＨＤＬ等の機能記述言語を用いたデータや、真理値表やネットリスト、ＲＴＬ記述、状態遷移図などのデータ、制約情報などを、ＬＳＩデザイン企業やファンドリ企業、あるいはその上の顧客に供給するのみである。そのため現在、特定用途向けＬＳＩの市場では、ソフトＩＰの普及が先行しており今後もその優位性は変わらないと考えられる。また、ラムコンパイラもあくまでセルライブラリの部品の作成を自動化するものであり、ハードＩＰの範疇に含まれる。
【０１１８】
上記のように、ハードＩＰによる供給形態は、ＩＰの流通や普及の点で劣り、さらにハードＩＰを供給する側にもプロセス毎の設計変更などの負担などの短所がある。対して、この実施例の識別番号発生回路は完全論理記述型回路で構成されるためソフトＩＰ化が比較的容易である。例えば、セルライブラリにＣＭＯＳナンドゲート回路（当然ある）が既に登録されていれば、ネットリストやＲＴＬ記述のみでＩＰを設計企業に供給できる。自動配置配線処理は配置や配線の結果が不規則でることが弱点として上げられるが、この実施例の識別番号発生回路は、前記のような規則的な素子配置を考慮したものであり、かかる自動配置配線処理にも好適なものとなる。
【０１１９】
近年、ＬＳＩにＩＤ番号や各種の固有情報（以降、これを一般情報と呼ぶ）などを組み込む応用例が増えている。例えば、製品の製造ライン番号や、製造週番号、製品のグレード、製造管理情報であったりする。これらは、一般にレーザフューズやＥＰＲＯＭなどを用いてＩＤ番号をプログラムしている。このプログラムにおいて、当然レーザプログラムのミスはあってはならないし、しかも、レーザフューズ方式は、ほとんどウェハ状態で加工されるが、レーザ工程以降の工程で変化してもならない。その情報が、生命・財産にかかわる内容のものであればなおさら重要である。
【０１２０】
しかし、プログラム後ダイシングされチップがひとつひとつばらばらな状態では、レーザプログラム時に書き込まれた一般情報は読み出すことはできても、それが正しいかどうかを確認することは、非常に困難であるという重要な問題がある。その対策として次のようなものが考えられる。一つには、パリティビット付加し、データの変動を検出するものである。パリティ検査のための機能は、チップに内蔵してもよいが、測定器において判定してもよい。しかし、厳密な意味で、チップに書き込まれているデータを確認したことにはならない。
【０１２１】
他の一つは、読み出した情報の信頼性を確保するため、何らかの方法で読み出した一般情報を記録する仕掛けを作り、情報の重複を確認する方法である。この方法では、最悪重複したチップを全て不良品扱いとすることで製品の事故は防ぐことができる。しかし、現実には複数のチップの読み出し情報が重複した場合、どれが正しいものであるか確認は困難であり、チップの管理及び処置が複雑となる。つまり、先に上げた問題の本質的な解決方法は、いったんばらばらにされたチップを識別し、そのチップの正しい情報を知り得て、それと比較することであると考えられる。
【０１２２】
そこで、チップに固有の識別番号を付け加え、その情報を元に正しい番号をデータベース等から得るという発想も考えられるが、それ自体を同じレーザフューズで書き込んでも、それはいたちごっこになるだけである。
【０１２３】
一方、情報論（例えば、情報論：瀧康夫著、岩波新書刊）によれば、符号間の距離（例えばハミング距離）が大きければ、それらに雑音が乗っても、元の情報の変化の検出とさらに修復も可能であるということが周知（例えば、誤り訂正符合とその応用：映像情報メディア学会編、オーム社刊）である。ここでは符合とは、レーザフューズで書き込んだ情報であり、雑音とはその一部が変化したことに相当する。
【０１２４】
つまり、上記固有情報に、符号間の距離の大きなチップ固有識別番号を加えることで、全体の情報の一部が多少変化しても、他の識別番号すなわちチップと十分区別できるようになる。そこで、本願発明に係る識別番号発生回路の利用が有効となるものである。
【０１２５】
図２７には、この発明に係る識別番号発生回路内蔵の半導体チップを用いた半導体集積回路装置の製造方法の一実施例のフローチャート図が示されている。一般情報とチップに符号間の距離の大きな固有の識別番号を合わせた情報（以降、これを管理情報と呼ぶ）を指示されたウェハ上のレーザフューズにプログラムする。固有識別番号は、内蔵の識別番号発生回路で生成されたものが用いられる。
【０１２６】
一般情報と固有識別番号は、管理情報として、データベース上に保存され管理される。管理情報は、例えば一般情報＋チップの識別番号から構成される。上記一般情報の設定に、前記図７の固有情報回路を利用することができる。
【０１２７】
半導体集積回路装置又はＩＣカードの組み立て後の検査工程では、管理情報を読み出してデータベースを参照し同一の管理情報があるか確認する。同一の管理情報がデータベース内に存在すれば、レーザによるプログラムは正しいと判定される。同一の管理情報がデータベース内に見付からない時は、最も類似した管理情報を抽出する。次に、読み出した情報と抽出した管理情報のそれぞれの一般情報どうしを比較する。
【０１２８】
この読み出しの際、一般情報の部分については、例えば電源電圧条件を変えるなど複数の条件で読み出し、固有識別番号については１回のみ読み出すことで、短時間にデータの書き込みが十分安定しているか確認することができる。なお、試験中は高速にデータベース上の管理情報との照合を行う必要がある。例えば、検査が始まる前に予め参照される管理情報のデータを試験装置に付随するワークステーション等に格納しておいてもよい。
【０１２９】
上記の方法によって、プログラム情報の迅速で正確な確認が出来るようになる。しかも、固有識別番号の書き込みをレーザフューズ等で逐一行うと、加工時間とチップ面積の増加をもたらす可能性があるが、本願発明に係るゲート回路の論理しきい値のバラツキを用いたチップ識別番号発生回路を用いることで、簡単にしかも自動的に固有識別番号を得ることができる。
【０１３０】
つまり、レーザプログラムに先立つ、プローブ検査等で取得されたチップ識別番号および、ロットやウェハ等の情報を、管理情報データベースに登録する。指示されたウェハ上のチップに対応する管理情報をレーザフューズへ書き込むというものである。
【０１３１】
図２８には、この発明に係る識別番号発生回路を搭載した半導体チップを用いた半導体集積回路装置の組み立て工程（いわゆる後工程）の一実施例のフローチャート図が示されている。
【０１３２】
（１）プローブ検査では、識別番号発生回路によるＩＤ番号、ロット名、ウェハ番号、チップ番号等をデータベースに登録する。
（２）登録時に既に登録されたＩＤ番号に類似した新たなＩＤ番号が発生した場合、何らかの警告を発しチップを処置する。
（３）組み立て試験以降の工程では、既にチップはダイシング工程にてバラバラに分かれているため、識別番号発生回路によるＩＤ番号と、工程番号、当該工程ロット名をデータベースに登録する。
（４）本願に係る識別番号発生回路によって取得できるＩＤ番号は、組み立て工程の機械的、熱的ストレスやバーイン工程の電気的ストレス等で変動する可能性があるため、最新検査工程で取得されたＩＤ番号をデータベースに格納する。
（５）後工程内のチップ追跡の必要がない場合、最終出荷選別工程でのみ識別番号発生回路によるＩＤ番号を取得しデータベースに登録する。
（６）各試験工程で、不良になったチップの既取得ＩＤ番号情報は、削除するか印を付けて以降の検索処理時間を軽減する。
【０１３３】
（７）マーキング工程では、製品を製造したラインを示す記号や番号、製造した時期を示す年番号や週番号が刻印されることがある。個別サンプルの識別を行う上で、これらの刻印は検索のための情報となる。そこで、出荷選別２では、識別番号発生回路によるＩＤ番号とこれらの刻印情報をデータベースに登録する。共通の刻印情報を持つチップでは、識別番号発生回路によるＩＤ番号は全て独立である必要があるが、異なる刻印情報を持つチップでは、識別番号発生回路によるＩＤ番号に同一あるいは類似しても構わない。すなわち、各チップに搭載する識別番号発生回路によるＩＤ番号の識別能力を抑えることが可能で、識別番号発生回路の規模および識別番号のビット数を削減できる。
（８）各工程毎の識別番号発生回路によるＩＤ番号の登録時に、ＩＤ番号をもとにロットの混入・混合を検出し、何らかの警告を発する。
【０１３４】
この実施例では、全ての工程とデータベース間がオンラインで直結しているが、現実には立地条件により通信回線による接続が困難である場合や、通信速度が遅い、バッチ処理が介在するなどの理由でリアルタイム性に欠けるような状況が発生する。そのような場合、いったんローカルなデータベースに蓄える。さらに、即時性が必要でない場合、記憶媒体に保存し、データベースまで輸送するか、現物と一緒に、次工程に搬送する。
【０１３５】
各工程の試験装置や処理計算機などの制約などによって、データベースに集められるデータの形式が異なる場合がある。そのような場合、データフォーマットのを変換する処理を、データベース登録直前に挿入すればよい。
【０１３６】
図２９には、この発明に係る識別番号発生回路を利用した半導体集積回路装置の救済方法の一実施例の構成図が示されている。
この実施例では、
(1) 本体チップのプローブ検査が実施される。この検査によりＤＲＡＭ等の救済データを識別番号発生回路から取り出した識別番号とともにホストコンピュータに送る。
(2) ダイシングして完全動作品と救済可能品のみを取り出す。
(3) 救済データ専用ＥＥＰＲＯＭのプローブ試験を実施する。
(4) 正常動作品をダイシングし、ストックして置く。
(5) 本体ＬＳＩと救済データ専用ＥＥＰＲＯＭを同一モジュールに実装する。
(6) 実装済モジュールの本体ＬＳＩの識別番号を読み出し、対応する救済データを救済データ専用ＥＥＰＲＯＭに書き込む。
(7) 選別試験を行う。
(8) 良品ＬＳＩは出荷し、不良ＬＳＩのうち再度救済可能なものはステップ前記(6) に戻り、対応する救済データを救済データ専用ＥＥＰＲＯＭに書き込む。
【０１３７】
これにより、半導体集積回路装置の救済が簡単にしかも合理的に行うようにすることができる。なお、半導体集積回路装置の救済の他にも上記識別番号を利用した検査コストの低減が可能である。半ウェハ上に半導体チップが形成された時点で行われるプローブ試験において、例えば、フラッシュメモリのような半導体チップでは、同じ回路機能で動作電圧が３．０Ｖ、２．５Ｖ及び１．８Ｖのように異なるものを別品種として製造するものがある。
【０１３８】
このとき、１．８Ｖに対応した電圧設定によりテストを実施し、正しくメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に１．８Ｖ動作確認の電圧情報が記録される。動作確認の情報は、半導体チップそれ自体に不揮発的に書き込み保持される。そのために、半導体チップ内には、フラッシュメモリからなるような管理メモリが設定される。
【０１３９】
上記１．８Ｖで不良となったチップについては、２．５Ｖに電圧設定してメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に２．５Ｖ動作確認の電圧情報が記録される。そして、上記２．５Ｖで不良となったチップについては、２．５Ｖに電圧設定してメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に３．０Ｖ動作確認の電圧情報が記録される。この３．０Ｖで不良となったチップは不良チップとして廃棄される。
【０１４０】
この実施例においては、例えば上記１．８Ｖで動作するものとされた半導体チップについて、２．５Ｖや３．０Ｖでの動作試験を行うことなく、２．５Ｖや３．０Ｖでの動作が可能なものとして扱われる。同様に、上記２．５Ｖで動作するものとされた半導体チップについて、３．０Ｖでの動作試験を行うことなく３．０Ｖでの動作が可能なものとして扱われる。このため、１．８Ｖで動作するものとされた半導体チップを２．５Ｖや３．０Ｖでの動作させたときに不良となる可能性を持つが、その確率は小さいと考えられるので逐一各電圧での動作を行うことよりもそれを省略してテスト時間の短縮化を図った方が全体としての製造のコストの低減が可能になる。
【０１４１】
そして、フラッシュメモリ単体として組み立てるとき、あるいはマイクロプロセッサ等と組み合わせて１つの半導体集積回路装置として組み立てられるとき、上記識別番号からホストコンピュータに記憶された動作電圧情報を得て、適合するものが組み合わられる。このとき、２．５Ｖで動作する半導体集積回路装置は、前記１．８Ｖの動作確認のチップも用いることができ、３．０Ｖで動作する半導体集積回路装置は、前記１．８Ｖと２．５Ｖで動作するチップも用いることができる。
【０１４２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１において、ナンド（ＮＡＮＤ）ゲートに代えて、ノア（ＮＯＲ）ゲート回路を用いるものであってもよい。ただし、ノアゲート回路では、動作制御信号Ｇのハイレベルによりロウレベルの出力信号を形成するので、次段のゲート回路のＰチャネルＭＯＳＦＥＴにはロウレベルの電圧が与えられてしまうので、ＮＢＴＩによる素子特性の劣化の観点からは前記実施例のようなナンドゲートが有効である。
【０１４３】
レジスタ等のような適当な記憶回路を設け、電源投入時のみに上記識別番号発生回路を動作状態にし、それ以外は、識別番号発生回路の全ての電源を遮断してしまうことにより、ノアゲート回路を用いた場合やＣＭＯＳクロックドインバータ回路を用いた場合の素子特性の劣化を実質的に問題にならないようにするものであってもよい。この発明は、半導体集積回路装置又は半導体チップに固有の識別情報を割り当てて、個々の半導体集積回路装置又は半導体チップの識別を行うようにした半導体集積回路装置又は半導体チップの識別方法と半導体集積回路装置の製造方法、半導体集積回路装置及び半導体チップに広く利用することができる。
【０１４４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。互いに同じ製造過程をもって同一の形態として形成された第１と第２ゲート回路を含み、上記第１のゲート回路の第１の入力と出力とを接続し、上記第２のゲート回路の第１の入力に上記第１のゲート回路の共通接続された入力と出力を接続し、上記第１及び第２のゲート回路の第２の入力には、動作制御信号を供給して動作状態のときに上記第１ゲート回路と第２ゲート回路の論理しきい値の差によって決まる固有の識別情報を上記第２のゲート回路の出力信号に基づいて形成する単位識別回路の複数個を備えることにより、論理しきい値のバラツキに対応した固有の識別情報を簡単に効率よく得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明に係る半導体識別回路の一実施例を示す基本的回路図である。
【図２】図１の半導体識別回路の一実施例を示す具体的回路図である。
【図３】図１の半導体識別回路の動作の一例を説明するための波形図である。
【図４】この発明に係る多ビット識別番号発生回路の一実施例を示す回路図である。
【図５】図４の多ビット識別番号発生回路の動作を説明するための波形図である。
【図６】この発明に係る多ビット識別番号発生回路の他の一実施例を示す回路図である。
【図７】この発明に用いられる１ビット固定番号発生回路の一実施例を示す回路図である。
【図８】この発明に係る多ビット識別番号発生回路の一実施例を示すブロック図である。
【図９】この発明に係る多ビット識別番号発生回路の一実施例を示すレイアウト図である。
【図１０】この発明に係る半導体識別回路の他の一実施例を示す基本的回路図である。
【図１１】この発明に係る多ビット識別番号発生回路の他の一実施例を示す回路図である。
【図１２】図１１の多ビット識別番号発生回路の一実施例を示す具体的回路図である。
【図１３】この発明に係る多ビット識別番号発生回路の更に他の一実施例を示す回路図である。
【図１４】図１３の多ビット識別番号発生回路の一実施例を示す具体的回路図である。
【図１５】この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの登録方法の一実施例を示す構成図である。
【図１６】この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの照合方法の一実施例を示す構成図である。
【図１７】図１６の比較方法の一例を示す説明図である。
【図１８】この発明が適用される半導体集積回路装置の一実施例を示す構成図である。
【図１９】この発明が適用されるマルチチップモジュールの一実施例を示すブロック図である。
【図２０】図１９のプログラム専用チップの一実施例を示すブロック図である。
【図２１】本願に係る識別番号発生回路を搭載した半導体集積回路装置の一実施例の製造工程を説明するための構成図である。
【図２２】本願に係る識別番号発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程を説明するための構成図である。
【図２３】本願に係る識別番号発生回路を搭載した半導体集積回路装置の他の一実施例の製造工程を説明するための構成図である。
【図２４】本願発明に係るチップ識別番号発生回路の利用例を説明するための構成図である。
【図２５】この発明に係る識別番号発生回路を組み込んだ半導体チップの回路設計方法の一実施例を示すフローチャート図である。
【図２６】この発明に係る識別番号発生回路を内蔵したＬＳＩ設計方法の一実施例を示すフローチャート図である。
【図２７】この発明に係る識別番号発生回路内蔵の半導体チップを用いた半導体集積回路装置の製造方法の一実施例のフローチャート図である。
【図２８】この発明に係る識別番号発生回路を搭載した半導体チップを用いた半導体集積回路装置の組み立て工程の一実施例を示すフローチャート図である。
【図２９】この発明に係る識別番号発生回路を利用した半導体集積回路装置の救済方法の一実施例を示す構成図である。
【符号の説明】
Ｇ１〜Ｇ４、Ｇ０１〜Ｇ３４…ナンドゲート回路、ＩＶ０〜ＩＶ３…インバータ回路、Ｒ０〜Ｒ３…デコーダ又はレジスタ、ＳＷ…スイッチ、ＢＬ１，ＢＬ２…小ブロック、ＣＮ１〜ＣＮ４…クロックドインバータ回路、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ。
【図１】
0004114739.tif 000002
【図２】
0004114739.tif 000003
【図３】
0004114739.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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