(57)【特許請求の範囲】
【請求項１】
２つのデータポートＤＱＡ、ＤＱＢを有するランバスＤＲＡＭにおける前記データポートの出力電流を制御する回路において、
前記データポートＤＱＡ、ＤＱＢから受信した電流値を所定の目標値と各々比較してその結果に基づき第１及び第２の信号（ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢ）を各々出力する第１及び第２の電流評価手段（１１０、１２０）と、
前記第１の信号（ＣＣＩｎｃｒＡ）または第２の信号（ＣＣＩｎｃｒＢ）、データポートＤＱＡに対する現在の電流制御値またはデータポートＤＱＢに対する現在の電流制御値、及び前記ランバスＤＲＡＭ内にあり前記データポートの出力電流を制御する回路の外部にある回路からの制御信号（Ｓｅｌｅｃｔ）を受信し、前記外部にある回路からの制御信号（Ｓｅｌｅｃｔ）がデータポートＤＱＡを選択する第１レベルに切り替わる時、前記第１の信号（ＣＣＩｎｃｒＡ）と前記データポートＤＱＡに対する現在の電流制御値を選択し１ビット増加させるか減少させることにより更新されたデータポートＤＱＡに対する次の電流制御値を出力することと、次に前記外部にある回路からの制御信号（Ｓｅｌｅｃｔ）がデータポートＤＱＢを選択する第２レベルに切り替わる時、前記第２の信号（ＣＣＩｎｃｒＢ）と前記データポートＤＱＢに対する現在の電流制御値を選択し１ビット増加させるか減少させることにより更新されたデータポートＤＱＢに対する次の電流制御値を出力することと、を交互に繰り返す電流制御値生成手段と、
前記電流制御値生成手段から生成された前記データポートＤＱＡ、ＤＱＢに対する次の電流制御値をそれぞれ受信してラッチする第１及び第２の制御値ラッチ手段と、を備えることを特徴とするランバスＤＲＡＭの出力電流制御回路。
【請求項２】
前記第１及び第２の電流評価手段は、ランバスＤＲＡＭの外部から所定の論理値のイネーブル信号が入力された場合のみに各々データポートＤＱＡ、ＤＱＢに対する電流を評価することを特徴とする請求項１に記載のランバスＤＲＡＭの出力電流制御回路。
【請求項３】
前記電流制御値生成手段は、前記第１の信号（ＣＣＩｎｃｒＡ）および前記データポートＤＱＡに対する現在の電流制御値と、前記第２の信号（ＣＣＩｎｃｒＢ）及び前記データポートＤＱＢに対する現在の電流制御値とが入力されて所定の前記外部にある回路からの制御信号により交互に出力するマルチプレクサを備えることを特徴とする請求項１に記載のランバスＤＲＡＭの出力電流制御回路。
【請求項４】
コントローラからランバスＤＲＡＭに電流制御命令が印加される時に、アクティブになるイネーブル信号に応答して動作されるランバスＤＲＡＭの出力電流制御回路において、
前記イネーブル信号により第１のデータポートの第１の端子と第２の端子から受信された電流量を所定の目標値と比較して得られる第１の検出信号を発生する第１の電流検出部と、
前記イネーブル信号により第２のデータポートの第１の端子と第２の端子とから受信された電流量を所定の目標値と比較して得られる第２の検出信号を発生する第２の電流検出部と、
前記第１及び第２の電流検出部から受信した前記第１及び第２の検出信号の中の１つを前記ランバスＤＲＡＭ内にあり前記出力電流制御回路の外部にある回路からの第１の制御信号（Ｓｅｌｅｃｔ）により選択して出力する第１のマルチプレクサ部と、
前記外部にある回路からの第１の制御信号（Ｓｅｌｅｃｔ）により現在の第１または第２の出力電流制御信号の中の１つを選択して出力する第２のマルチプレクサ部と、
前記第１のマルチプレクサ部から受信した第１または第２の検出信号により前記第２のマルチプレクサ部から受信した現在の第１または第２の出力電流制御信号を、１ビット増加させるか減少させることにより更新された次の第１または第２の出力電流制御信号を発生する出力電流制御用カウンター部と、
前記出力電流制御用カウンター部から受信した前記次の第１の出力電流制御信号を前記ランバスＤＲＡＭ内にあり前記出力電流制御回路の外部にある回路からの第２の制御信号（ｃｃＵｐｄａｔｅＡ）によりラッチし、このラッチされた信号を現在の第１の出力電流制御信号として発生させる第１の出力電流ラッチ用カウンター部と、
前記出力電流制御用カウンター部から受信された前記第２の出力電流制御信号を前記外部にある回路からの第３の制御信号（ｃｃＵｐｄａｔｅＢ）によりラッチし、そのラッチされた信号を現在の第２の出力電流制御信号として発生させる第２の出力電流ラッチ用カウンター部と、を備えることを特徴とするランバスＤＲＡＭの出力電流制御回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ランバスＤＲＡＭの出力電流制御回路に関し、特に回路の面積と電流消費とを低減できるランバスＤＲＡＭの出力電流制御回路に関する。
【０００２】
【従来の技術】
図１は、従来のランバスＤＲＡＭの出力電流制御回路のブロック構成図で、同図に示すように、後述するデータポートＤＱＡから実際の電圧レベルＶＯＨ，ＶＯＬを各々測定する手段により電流制御カウンターを増減させて、出力駆動部の電流を調節するように、電流制御信号ｉｃｔｒｌ＜０：６＞を発生する出力電流制御部１０と、新しい電圧レベルであるゲート電圧Ｖｇａｔｅを発生するゲート電圧発生部１１とゲート電圧発生部１１から発生するゲート電圧Ｖｇａｔｅによりタイムクロックイネーブル信号ｔｃｌｋ  ｅｎａｂｌｅと電流制御部１０から発生した電流制御信号ｉｃｔｒｌ＜０：６＞をマルチプレクシング（ｍｕｌｔｉｐｌｅｘｉｎｇ）して得られた電圧ｅｖｎｇ＜０：６＞を出力駆動部１６の上位装置（ｕｐｐｅｒ  ｄｅｖｉｃｅ）に供給するゲート電圧分配部１２と、出力のスルーレート（ｓｌｅｗｒａｔｅ）が電力、電圧及び温度に係わらず、一定にする制御コードｓｌ１、ｓｌ２を発生するスルーレート制御部１３と、入力されるタイムクロックｔｃｌｋから１８０度の位相差を有するクロックｔｃｌｋｌ、ｔｃｌｋｂを発生する位相分割部１４と、位相分割部１４から出力されるクロックｔｃｌｋｌ、ｔｃｌｋｂに同期させて入力されるデータｅｒｅａｄ、ｏｒｅａｄを出力駆動部１６に出力するか、又は、スルーレート制御部１３から供給される制御コードｓｌ１、ｓｌ２により出力駆動部１６の下位装置に送る電圧ｑ、ｑ１を出力するマルチプレクス／プリドライバ１５と、ゲート電圧分配部１２で分配される電圧ｅｖｎｇ＜０：６＞と、マルチプレクス／プリドライバ１５から出力される電圧ｑ、ｑ１に従い、ｎ個のＭＯＳトランジスタをターンオン、または、ターンオフさせることによりランバスシグナルロジック（ＲＳＬ）のプルダウンパスを作ることによって満足する電流をパッドＰＡＤに供給する出力駆動部１６とからなる。
【０００３】
アクティブ動作の初期に出力電流制御部１０では、後述する２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞から実際の電流レベルを各々測定し、この測定した電流レベルが特定値より大きいと、出力電流制御カウンターがカウント値を減少させ、測定した電流レベルが特定値より小さいと、カウント値を増加させて出力駆動部１６の出力電流量を満たせるように、出力駆動部１６のトランジスタをターンオンさせる個数を調節する出力電流制御信号ｉｃｔｒｌ＜０：６＞をゲート電圧分配部１２に出力させる。
【０００４】
そして、外部入力からタイムクロックイネーブル信号ｔｃｌｋ  ｅｎａｂｌｅがゲート電圧分配部１２に入力される。その際、ゲート電圧発生部１１は、電源として新しいレベルの電圧であるゲート電圧Ｖｇａｔｅをゲート電圧分配部１２に供給する。ゲート電圧分配部１２には出力電流制御部１０から出力された出力電流制御信号ｉｃｔｒｌ＜０：６＞と、タイムクロックイネーブル信号ｔｃｌｋｅｎａｂｌｅと、ゲート電圧発生部１１から出力されたゲート電圧Ｖｇａｔｅとが各々入力される。
【０００５】
すると、前記ゲート電圧  分配部１２は、出力電流制御部１０から受信された電流制御信号ｉｃｔｒｌ＜０：６＞とタイムクロックイネーブル信号ｔｃｌｋ  ｅｎａｂｌｅとをマルチプレクシングし、そのマルチプレクシングされた値によりターンオンされる個数を調節することができるようにするゲート電圧Ｖｇａｔｅ、または、接地電圧ＶＳＳを選択して出力駆動部１６に出力させる。
【０００６】
これに対し、図２に基づいて再度考察すると、オペアンプＯＰの反転端子（−）に入力される基準電圧Ｖｇｒｅｆと、出力段からフィードバックされて非反転端子（＋）に入力される電圧を比較し、増幅して生成される新しい電圧であるＶｇａｔｅ電圧をインバータＩ１に出力させる。
【０００７】
その際、ＮＡＮＤゲートＮＤ１は、電流制御部１０から出力される電流制御信号ｉｃｔｒｌ＜０：６＞とタイムクロックイネーブル信号ｔｃｌｋ  ｅｎａｂｌｅとをＮＡＮＤ処理してインバータＩ１に供給する。すると、インバータＩ１は、ＮＡＮＤゲートＮＤ１から出力される信号を反転させて出力することにおいて、ＮＡＮＤゲートＮＤ１から出力される信号がロー状態であれば、オペアンプＯＰから出力されるゲート電圧Ｖｇａｔｅをソースにして、ゲート電圧レベルを有するゲートイネーブル信号ｅｎｖｇ＜０：６＞を出力駆動部１６に供給し、ＮＡＮＤゲートＮＤ１から出力される信号がハイ状態であれば、接地電圧ＶＳＳをソースにして、接地電圧レベルを有するゲートイネーブル信号ｅｎｖｇ＜０：６＞を前記出力駆動部１６に供給する。従って、インバータＩ１から出力されるゲート電圧レベルを有するゲートイネーブル信号ｅｎｖｇの個数分だけ出力駆動部１６の下位トランジスタＴｒ１〜Ｔｒｎをオンさせる。
【０００８】
そして、位相分割部１４は、外部からタイムクロックｔｃｌｋを受信すると、位相分割部１４は、１８０度の位相差を有する２つのクロックｔｃｌｋｌ、ｔｃｌｋｂを発生させマルチプレクス／プリドライバ１５に供給する。また、マルチプレクス／プリドライバ１５に外部からＥＶＥＮデータｅｖｅｎ  ｄａｔａとＯＤＤデータｏｄｄ  ｄａｔａ（図１）が入力される。
【０００９】
スルーレート制御部１３は、出力のスルーレートが電力、電圧、温度に係わらず、常に一定するように制御コードｓｌ１、ｓｌ２をマルチプレクス／プリドライバ１５に出力させる。従って、マルチプレクス／プリドライバ１５は、位相分割部１４からクロックｔｃｌｋ１が入力されると、ＥＶＥＮデータｅｖｅｎ  ｄａｔａを出力駆動部１６に伝送し、クロックｔｃｌｋ１と１８０度の位相差があるクロックｔｃｌｋｂが入力されると、ＯＤＤデータｏｄｄ  ｄａｔａを出力駆動部１６に伝送する。
【００１０】
そして、マルチプレクス／プリドライバ１５は、スルーレート制御部１３から制御コードｓｌ１、ｓｌ２が入力されると、出力駆動部１６の下位装置、即ち下位トランジスタをターンオン、または、ターンオフさせるための制御電圧ｑ、ｑ１を出力駆動部１６に出力する。従って、出力駆動部１６の上位装置であるトランジスタＴｒ１〜Ｔｒｎはゲート電圧分配部１２の出力電圧ｅｎｖｇ＜０：６＞により調節された個数だけオンされ、出力駆動部１６の下位装置である他のトランジスタＴ１〜Ｔｎ、Ｑ１〜Ｑｎは、マルチプレクス／プリドライバ１５によりターンオンされてプルダウンパスを形成する。
【００１１】
前記出力駆動部１６において、Ｃ１、Ｃ２はデカップリングキャパシタとしてノイズカップリングを防止するためのキャパシタである。前記上位及び下位トランジスタがオンされてＲＳＬ（Ｒａｍｂｕｓ  Ｓｉｇｎａｌｉｎｇ  Ｌｅｖｅｌ）の出力、即ちスイング幅を調節して満たせる出力電流を該当するパッドに供給し、出力データをチャンネルに載せることになる。
【００１２】
一般に、ランバスＤＲＡＭでは、データポートで常に一定の出力電流が維持できるように周期的に電流制御（ｃｕｒｒｅｎｔ  ｃｏｎｔｒｏｌ）という命令を遂行する。ランバスＤＲＡＭのデータポートは、２つの８ビットバスＤＱＡ［７：０］、ＤＱＢ［７：０］からなる。この２つのデータポートＤＱＡ［７：０］、ＤＱＢ［７：０］から出力される電流を一定に制御するための従来の出力電流制御回路について図３を参照して説明する。
【００１３】
図３は、図１に示している従来の出力電流制御部１０のブロック構成図であって、図示のように、出力電流制御部１０は、コントローラ（図示していない）からランバスＤＲＡＭに‘電流制御信号’が印加されると、アクティブ（‘ハイ’）されるイネーブル信号（ＣＣＥｖａｌ）と、イネーブル信号（ＣＣＥｖａｌ）によりデータポートＤＱＡの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞から受信された電流量を目標値と比較して目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＡを出力し、目標値より小さいと‘ハイ’値を有する信号ＣＣＩｎｃｒＡを出力する第１の電流検出部３１と、第１の電流検出部３１から受信された信号ＣＣＩｎｃｒＡが‘ハイ’値を有すると、現在出力される電流制御信号ｉｃｔｒｌａ＜６：０＞より７ビットの制御値が１つ増加された信号ｃｖａｌＡ＿ｐｒｅ＜６：０＞を発生し、‘ロー’値を有すると現在出力される電流制御信号ｉｃｔｒｌａ＜６：０＞より７ビットの制御値が１つ減少された信号ｃｖａｌＡ＿ｐｒｅ＜６：０＞が生じる第１の出力電流制御用カウンター部３２と、前記第１の出力電流制御用カウンター部３２からの受信されたｃｖａｌＡ＿ｐｒｅ＜６：０＞を受信された制御信号ｃｃＵｐｄａｔｅがアクティブ（‘ハイ’状態）される時にラッチさせて、前記電流制御信号ｉｃｔｒｌａ＜６：０＞に生じる第１の出力電流ラッチ用カウンター部３３とを備えている。
【００１４】
また、従来の出力電流制御部１０は、図示のように、イネーブル信号ＣＣＥｖａｌによりデータポートＤＱＢの２つの入力パッドＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量を目標値と比較して目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＢを出力し、目標値より小さいと‘ハイ’値を有する信号ＣＣＩｎｃｒＢを出力する第２の電流検出部４１と、第２の電流検出部４１から受信された信号ＣＣＩｎｃｒＢが‘ハイ’値を有すると、現在出力される電流制御信号ｉｃｔｒｌｂ＜６：０＞より７ビットの制御値が１つ増加された信号ｃｖａｌＢ＿ｐｒｅ＜６：０＞を発生し、‘ロー’値を有すると現在出力される電流制御信号ｉｃｔｒｌｂ＜０：６＞より７ビットの制御値が１つ減少された信号ｃｖａｌＢ＿ｐｒｅ＜６：０＞が生じる第２の出力電流制御用カウンター部４２と、前記第２の出力電流制御用カウンター部４２から受信されたｃｖａｌＢ＿ｐｒｅ＜６：０＞を受信された制御信号ｃｃＵｐｄａｔｅがアクティブ（‘ハイ’状態）される時にラッチさせて電流制御信号ｉｃｔｒｌｂ＜６：０＞が生じる第２の出力電流ラッチ用カウンター部４３と、を備えている。
【００１５】
前記構成を有する従来の出力電流制御部１０に対し、図４に示している動作タイミングを参照して説明する。まず、コントローラ（図示せず）からランバスＤＲＡＭに‘電流制御信号’が印加されると、イネーブル信号ＣＣＥｖａｌが‘ハイ’にアクティブされる。従って、イネーブル信号ＣＣＥｖａｌにより制御される第１及び第２の電流検出部３１、４１が各々動作して２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞（図３）から受信された電流量を目標値と比較することになる。その際、２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量が目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを出力し、現在データポートに出力される電流量を減少させるように制御する。そして、２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量が目標値より小さいと図４に示しているように‘ハイ’値を有する信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを出力し、現在データポートに出力される電流の量を増加させるように制御する。
【００１６】
次に、第１及び第２の出力電流制御用カウンター部３２、４２は、第１及び第２の電流検出部３１、４１から各々受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢが‘ハイ’値を有すると、現在出力される電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞より７ビットの制御値が１つ増加された信号ｃｖａｌＡ＿ｐｒｅ＜６：０＞、信号ｃｖａｌＢ＿ｐｒｅ＜６：０＞が生じる。そして、第１及び第２の電流検出部３１、４１から各々受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢが‘ロー’値を有すると、現在出力される電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞より７ビットの制御値が１つ減少された信号ｃｖａｌＡ＿ｐｒｅ＜６：０＞、ｃｖａｌＢ＿ｐｒｅ＜６：０＞が生じる。
【００１７】
次に、第１及び第２の出力電流ラッチ用カウンター部３３、４３は制御信号ｃｃＵｐｄａｔｅがアクティブ（‘ハイ’）状態である時、第１及び第２の出力電流制御用カウンター部３２、４２から受信された信号ｃｖａｌＡ＿ｐｒｅ＜６：０＞、ｃｖａｌＢ＿ｐｒｅ＜６：０＞をラッチさせて電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞を生じる。従って、従来の出力電流制御部１０は、２つのデータポートＤＱＡ［７：０］、ＤＱＢ［７：０］から実際の電流値を各々測定して出力電流制御用カウンターを増加させるか減少させることにより、出力駆動部１６の電流量を調節することができる。
【００１８】
【発明が解決しようとする課題】
しかし、上記の構成を有する従来の出力電流制御部１０においては、第１及び第２の電流検出部３１、４１から受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢにより７ビットの制御値を１つ増加させるか減少させる、同一な動作及び構成を有する第１及び第２の出力電流制御用カウンター部３２、４２が２つに各々構成されているので、回路の面積が大きくなり、それによって、電力消費も増加してしまうと言う問題点がある。
【００１９】
従って、本発明は、上記従来のランバスＤＲＡＭの出力電流制御回路のおける問題点を解決するためになされたもので、第１及び第２の電流検出部３１、４１から受信された検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢにより出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞の制御値を１つ増加させるか減少させてデータポートＤＱＡ、ＤＱＢの出力電流値を調節する１及び第２の出力電流制御用カウンター部３２、４２を従来の２つから１つに構成し、代わりにデータポートＤＱＡ、ＤＱＢ側の電流制御をマルチプレキシング方法により制御することにより、回路の面積と電力消費を共に減らしたランバスＤＲＡＭの出力電流制御回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるランバスＤＲＡＭの出力電流制御回路は、２つのデータポートＤＱＡ、ＤＱＢを有するランバスＤＲＡＭにおける前記データポートの出力電流を制御する回路において、前記データポートＤＱＡ、ＤＱＢから受信した電流値を所定の目標値と各々比較してその結果に基づき第１及び第２の信号（ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢ）を各々出力する第１及び第２の電流評価手段（１１０、１２０）と、前記第１の信号（ＣＣＩｎｃｒＡ）または第２の信号（ＣＣＩｎｃｒＢ）、データポートＤＱＡに対する現在の電流制御値またはデータポートＤＱＢに対する現在の電流制御値、及び前記ランバスＤＲＡＭ内にあり前記データポートの出力電流を制御する回路の外部にある回路からの制御信号（Ｓｅｌｅｃｔ）を受信し、前記外部にある回路からの制御信号（Ｓｅｌｅｃｔ）がデータポートＤＱＡを選択する第１レベルに切り替わる時、前記第１の信号（ＣＣＩｎｃｒＡ）と前記データポートＤＱＡに対する現在の電流制御値を選択し１ビット増加させるか減少させることにより更新されたデータポートＤＱＡに対する次の電流制御値を出力することと、次に前記外部にある回路からの制御信号（Ｓｅｌｅｃｔ）がデータポートＤＱＢを選択する第２レベルに切り替わる時、前記第２の信号（ＣＣＩｎｃｒＢ）と前記データポートＤＱＢに対する現在の電流制御値を選択し１ビット増加させるか減少させることにより更新されたデータポートＤＱＢに対する次の電流制御値を出力することと、を交互に繰り返す電流制御値生成手段と、前記電流制御値生成手段から生成された前記データポートＤＱＡ、ＤＱＢに対する次の電流制御値をそれぞれ受信してラッチする第１及び第２の制御値ラッチ手段と、を備えることを特徴とする。
【００２１】
ここで、前記第１及び第２の電流評価手段は、ランバスＤＲＡＭの外部から所定の論理値のイネーブル信号が入力された場合のみに各々データポートＤＱＡ、ＤＱＢに対する電流を評価することを特徴とする。
【００２２】
また、前記電流制御値生成手段は、前記第１の信号（ＣＣＩｎｃｒＡ）および前記データポートＤＱＡに対する現在の電流制御値と、前記第２の信号（ＣＣＩｎｃｒＢ）及び前記データポートＤＱＢに対する現在の電流制御値と、が入力されて所定の外部からの制御信号により交互に出力するマルチプレクサを備えることを特徴とする。
【００２３】
また、上記目的を達成するためになされた、本発明によるランバスＤＲＡＭの出力電流制御回路は、コントローラからランバスＤＲＡＭに電流制御命令が印加される時に、アクティブになるイネーブル信号に応答して動作されるランバスＤＲＡＭの出力電流制御回路において、前記イネーブル信号により第１のデータポートの第１の端子と第２の端子から受信された電流量を所定の目標値と比較して得られる第１の検出信号を発生する第１の電流検出部と、前記イネーブル信号により第２のデータポートの第１の端子と第２の端子とから受信された電流量を所定の目標値と比較して得られる第２の検出信号を発生する第２の電流検出部と、
前記第１及び第２の電流検出部から受信した前記第１及び第２の検出信号の中の１つを前記ランバスＤＲＡＭ内にあり前記出力電流制御回路の外部にある回路からの第１の制御信号（Ｓｅｌｅｃｔ）により選択して出力する第１のマルチプレクサ部と、前記外部にある回路からの第１の制御信号（Ｓｅｌｅｃｔ）により現在の第１または第２の出力電流制御信号の中の１つを選択して出力する第２のマルチプレクサ部と、前記第１のマルチプレクサ部から受信した第１または第２の検出信号により前記第２のマルチプレクサ部から受信した現在の第１または第２の出力電流制御信号を、１ビット増加させるか減少させることにより更新された次の第１または第２の出力電流制御信号を発生する出力電流制御用カウンター部と、前記出力電流制御用カウンター部から受信した前記次の第１の出力電流制御信号を前記ランバスＤＲＡＭ内にあり前記出力電流制御回路の外部にある回路からの第２の制御信号（ｃｃＵｐｄａｔｅＡ）によりラッチし、このラッチされた信号を現在の第１の出力電流制御信号として発生させる第１の出力電流ラッチ用カウンター部と、前記出力電流制御用カウンター部から受信された前記第２の出力電流制御信号を前記外部にある回路からの第３の制御信号（ｃｃＵｐｄａｔｅＢ）によりラッチし、そのラッチされた信号を現在の第２の出力電流制御信号として発生させる第２の出力電流ラッチ用カウンター部と、を備えることを特徴とする。
【００２４】
【発明の実施の形態】
次に、本発明にかかるランバスＤＲＡＭの出力電流制御回路の実施の形態の具体例を図面を参照しながら説明する。
【００２５】
まず、図５は、本発明によるランバスＤＲＡＭの出力電流制御回路のブロック構成図であって、図示しているように、コントローラ（図示せず）からランバスＤＲＡＭに‘電流制御信号’が印加されると、アクティブ（‘ハイ’）されるイネーブル信号ＣＣＥｖａｌと、イネーブル信号ＣＣＥｖａｌによりデータポートＤＱＡの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞から受信された電流量を目標値と比較して目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＡを出力し、目標値より小さいと‘ハイ’値を有する信号ＣＣＩｎｃｒＡを出力する第１の電流検出部１１０と、イネーブル信号ＣＣＥｖａｌによりデータポートＤＱＢの２つの入力パッドＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量を目標値と比較して目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＢを出力し、目標値より小さいと‘ハイ’値を有する信号ＣＣＩｎｃｒＢを出力する第２の電流検出部１２０と、第１及び第２の電流検出部１１０、１２０から受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを制御信号Ｓｅｌｅｃｔにより選択して出力する第１のマルチプレクサ部１３０と、ゲート電圧分配部１２（図１）に出力される出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞を受信して制御信号Ｓｅｌｅｃｔにより選択して出力する第２のマルチプレクサ部１５０と、第１のマルチプレクサ部１３０から受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢにより第２のマルチプレクサ部１５０から受信された信号ｉｃｔｒｌａ＜６：０＞、または、ｉｃｔｒｌｂ＜６：０＞を１ビット増加させるか減少させた信号Ｃｖａｌ＿ｐｒｅ＜６：０＞を生じる出力電流制御用カウンター部１４０と、出力電流制御用カウンター部１４０から受信された信号ｃｖａｌ＿ｐｒｅ＜６：０＞を受信し、第１の制御信号ｃｃＵｐｄａｔｅＡがアクティブ（‘ハイ’状態）される時にラッチさせて電流制御信号ｉｃｔｒｌａ＜６：０＞を生じる第１の出力電流ラッチ用カウンター部１６０と、出力電流制御用カウンター部１４０から受信された信号Ｃｖａｌ＿ｐｒｅ＜６：０＞を受信し、第２の制御信号ｃｃＵｐｄａｔｅＢがアクティブ（‘ハイ’状態）される時にラッチさせて前記電流制御信号ｉｃｔｒｌｂ＜６：０＞を生じる第２の出力電流ラッチ用カウンター部１７０とを備える。
【００２６】
イネーブル信号ＣＣＥｖａｌは、コントローラからランバスＤＲＡＭに‘電流制御信号’が印加されると、‘ハイ’にアクティブされる。第１及び第２の電流検出部１１０、１２０は、イネーブル信号ＣＣＥｖａｌの‘ハイ’区間で２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量を目標値と比較することになる。その際、２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量が目標値より大きいと‘ロー’値を有する信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを出力し、現在データポートに出力される電流量を減少させるように制御する。そして、２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞から受信された電流量が目標値より小さいと‘ハイ’値を有する信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを出力し、現時点のデータポートに出力される電流量を増加させるように制御する。
【００２７】
第１のマルチプレクサ部１３０は、第１及び第２の電流検出部１１０、１２０から受信された信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを制御信号Ｓｅｌｅｃｔにより選択して出力電流制御用カウンター部１４０に出力する。その際、第１のマルチプレクサ部１３０は初期動作において、第１の電流検出部１１０から受信された信号ＣＣＩｎｃｒＡが出力されるように制御信号Ｓｅｌｅｃｔを制御（‘ロー’）する。
【００２８】
第１のマルチプレクサ部１３０は、図６の（ａ）に示すように、第１の電流検出部１１０から受信された信号ＣＣＩｎｃｒＡを制御信号Ｓｅｌｅｃｔにより出力電流制御用カウンター部１４０に伝送する伝達ゲート１３２と、第２の電流検出部１２０から受信された信号ＣＣＩｎｃｒＢを制御信号Ｓｅｌｅｃｔにより出力電流制御用カウンター部１４０に伝送する伝達ゲート１３３とからなる。伝達ゲート１３２、１３３は制御信号Ｓｅｌｅｃｔにより各々反対に動作され、ＰＭＯＳ及びＮＭＯＳトランジスタとからなる。
【００２９】
第２のマルチプレクサ部１５０は、第１及び第２の出力電流ラッチ用カウンター部１６０、１７０から出力された出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞を受信して制御信号Ｓｅｌｅｃｔにより選択された信号を出力電流制御用カウンター部１４０に出力する。その際、第２のマルチプレクサ部１５０は、初期動作において、第１の出力電流ラッチ用カウンター部から受信された出力制御信号信号ｉｃｔｒｌａ＜６：０＞が出力されるように制御信号Ｓｅｌｅｃｔを制御（‘ロー’）する。
【００３０】
前記第２のマルチプレクサ部１５０は、図６の（ｂ）に示すように、第１の出力電流ラッチ用カウンター部１６０から受信された信号ｉｃｔｒｌａ＜６：０＞を制御信号Ｓｅｌｅｃｔにより出力電流制御用カウンター部１４０に伝送する伝達ゲート１５２と、第２の出力電流ラッチ用カウンター部１７０から受信された信号ｉｃｔｒｌｂ＜６：０＞を制御信号Ｓｅｌｅｃｔにより出力電流制御用カウンター部１４０に伝送する伝達ゲート１５３とからなる。伝達ゲート１５２、１５３は、制御信号Ｓｅｌｅｃｔにより各々反対に動作され、ＰＭＯＳ及びＮＭＯＳトランジスタからなる。
【００３１】
出力電流制御用カウンター部１４０は、第１のマルチプレクサ部１３０から受信された信号ＣＣＩｎｃｒＡまたはＣＣＩｎｃｒＢが‘ハイ’値を有すると、第２のマルチプレクサ部１５０から受信された信号ｉｃｔｒｌａ＜６：０＞またはｉｃｔｒｌｂ＜６：０＞で１ビット増加された信号Ｃｖａｌ＿ｐｒｅ＜６：０＞を発生し、第１のマルチプレクサ部１３０から受信された信号ＣＣＩｎｃｒＡまたはＣＣＩｎｃｒＢが‘ロー’値を有すると、第２のマルチプレクサ部１５０から受信された信号ｉｃｔｒｌａ＜６：０＞またはｉｃｔｒｌｂ＜６：０＞で、１ビット減少された信号Ｃｖａｌ＿ｐｒｅ＜６：０＞が生じる。
【００３２】
第１の出力電流ラッチ用カウンター部１６０は、制御信号ｃｃＵｐｄａｔｅＡがアクティブ（‘ハイ’）状態である時、出力電流制御用カウンター部１４０から受信された信号Ｃｖａｌ＿ｐｒｅ＜６：０＞をラッチさせて、電流制御信号ｉｃｔｒｌａ＿ｐｒｅ＜６：０＞に生じる。第２の出力電流ラッチ用カウンター部１７０は、制御信号ｃｃＵｐｄａｔｅＢがアクティブ（‘ハイ’）状態である時、出力電流制御用カウンター部１４０から受信された信号Ｃｖａｌ＿ｐｒｅ＜０：６＞をラッチさせて、電流制御信号ｉｃｔｒｌｂ＜６：０＞に生じる。
【００３３】
図７は、図５及び図６に示している第１及び第２のマルチプレクサ部１３０、１５０の制御信号Ｓｅｌｅｃｔを生じさせる制御信号発生回路図であって、データポートＤＱＢ側の出力電流制御信号ｉｃｔｒｌｂ＜６：０＞をアップデート（ｕｐｄａｔｅ）させるための制御信号ｃｃＵｐｄａｔｅＢとリセット信号Ｒｅｓｅｔを２入力とするＯＲゲート２０１と、ＯＲゲート２０１から受信された信号をリセット信号ＲＳＴに、データポート側の出力電流制御信号ｉｃｔｒｌａ＜６：０＞をアップデート（ｕｐｄａｔｅ）させるための制御信号ｃｃＵｐｄａｔｅＡとをイネーブル信号ＥＮに、電源電圧Ｖｃｃを入力信号Ｄに受信して、第１及び第２のマルチプレクサ部１３０、１５０の制御信号Ｓｅｌｅｃｔを生じるラッチ回路部２０２からなる。
【００３４】
制御信号Ｓｅｌｅｃｔ発生回路は、制御信号ｃｃＵｐｄａｔｅＡが‘１（Ｈｉｇｈ）’に切り換わる瞬間、ラッチ回路部２０２の出力信号である制御信号Ｓｅｌｅｃｔが‘０（ロー）’から‘１（ハイ）’に切り換わり、制御信号ｃｃＵｐｄａｔｅＢが‘１’になる時には、ラッチ回路部２０２がリセット（ｒｅｓｅｔ）されて、制御信号Ｓｅｌｅｃｔが更に‘０’に初期化される。
【００３５】
上記の構成を有する本発明の出力電流制御回路の動作に関し、図５〜８を参照して説明する。まず図５を参照すると、ランバスＤＲＡＭは、データポートＤＱＡ、ＤＱＢで一定の出力電流（約３０ｍＡ）を維持するように、周期的に約１００ｍｓの‘電流制御信号’を遂行することになる。このような動作は、メモリコントローラ（図示せず）が外部から周期的にランバスＤＲＡＭに電流制御信号を印加することによりなされる。メモリコントローラがランバスＤＲＡＭに電流制御信号を印加すると、電流制御イネーブル信号ＣＣＥｖａｌが‘ハイ’にアクティブされる。
【００３６】
電流制御イネーブル信号ＣＣＥｖａｌが‘ハイ’になると、データポートＤＱＡ側の電流を検出する第１の電流検出部１１０とデータポートＤＱＢ側の電流を検出する第２の電流検出部１２０では２つのデータポートの２つの入力パッドＤＱＡ＜４＞、ＤＱＡ＜３＞及びＤＱＢ＜４＞、ＤＱＢ＜３＞の電圧状態をもって現在状態の電流量を測定することになる。もし、現在の電流量の目標値（約３０ｍＡ）より少ないと、第１及び第２の電流検出部１１０、１２０からの検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを‘１’にすることになり、目標値より大きく流れていると、検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢを‘０’にすることになる。
【００３７】
一方、データポートＤＱＡ側とデータポートＤＱＢ側とは、完全に分離されているので、互いの電流量は相違することがあり、それによって第１及び第２の電流検出部１１０、１２０から出力される検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢは互いに相違している値を有することもある。第１及び第２の電流検出部１１０、１２０からの検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢが‘１（ハイ）’であれば、現在の電流量が目標値より少ないので、電流を制御する出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌａ＜６：０＞を増加させることになる。反対に、第１及び第２の電流検出部１１０、１２０からの検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢが‘０（ロー）’であれば、現在の電流量が目標値より多いので、電流を制御する出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌａ＜６：０＞を減少させることになる。
【００３８】
図５に示すように、本発明では、各データポートＤＱＡ、ＤＱＢ側の電流を制御する出力電流制御信号ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌａ＜６：０＞を第１及び第２の電流検出部１１０、１２０からの検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢにより１つずつ増加させるか、減少させる役目をする出力電流制御用カウンター部１４０を従来の回路とは異に１個のみで構成した。そして、データポートＤＱＡ側とデータポートＤＱＢ側の出力電流を制御信号Ｓｅｌｅｃｔによりマルチプレクシング（ｍｕｌｔｉｐｌｅｘｉｎｇ）されるように第１及び第２のマルチプレクサ部１３０、１５０を使用して実現した。
【００３９】
初期には、制御信号Ｓｅｌｅｃｔが‘０’になるようにして、第１の電流検出部１１０から出力された検出信号ＣＣＩｎｃｒＡと第１の出力電流ラッチ用カウンター部１６０から出力された信号ｉｃｔｒｌａ＜６：０＞が出力電流制御用カウンター部１４０に受信されるように第１及び第２のマルチプレクサ部１３０、１５０の動作を制御する。
【００４０】
出力電流制御用カウンタ部１４０は、受信された検出信号ＣＣＩｎｃｒＡの値により第１の出力電流ラッチ用カウンター部１６０から受信された現在の出力電流制御信号ｉｃｔｒｌａ＜６：０＞値を‘１’増加（ＣＣＩｎｃｒＡ＝‘１’の時）させるか、‘１’減少（ＣＣＩｎｃｒＡ＝‘０’の時）させた信号Ｃｖａｌ＿ｐｒｅ＜６：０＞を第１及び第２の出力電流ラッチ用カウンター部１６０、１７０に出力する。
【００４１】
第１の出力電流ラッチ用カウンター部１６０は、制御信号ｃｃＵｐｄａｔｅＡが‘１’に切り換わる瞬間、出力電流制御用カウンター部１４０から受信された信号Ｃｖａｌ＿ｐｒｅ＜０：６＞をラッチさせ、出力信号である出力電流制御信号ｉｃｔｒｌａ＜６：０＞をアップデート（ｕｐ−ｄａｔｅ）させる。その際、第２の出力電流ラッチ用カウンター部１７０は動作しない。
【００４２】
図７に示すように、データポートＤＱＡ側の出力電流制御信号ｉｃｔｒｌａをアップデートさせるための制御信号ｃｃＵｐｄａｔｅＡが‘１’に切り換わる瞬間、制御信号Ｓｅｌｅｃｔが‘０’から‘１’に切り換わることになり、第２の電流検出部１２０から出力された検出信号ＣＣＩｎｃｒＢが第１のマルチプレクサ部１３０を通じて出力電流制御用カウンター部１４０に受信され、第２の出力電流ラッチ用カウンター部１７０から出力された出力電流制御信号ｉｃｔｒｌａ＜６：０＞が第２のマルチプレクサ部１５０を通じて出力電流制御用カウンター部１４０に受信される。
【００４３】
従って、出力電流制御用カウンター部１４０は、第２の電流検出部１２０から出力された検出信号ＣＣＩｎｃｒＢにより第２の出力電流ラッチ用カウンター部１７０から出力された出力電流制御信号ｉｃｔｒｌｂ＜６：０＞の値を１つ増加させるか減少させて出力する。次に、第２の出力電流ラッチ用カウンター部１７０は、制御信号ｃｃＵｐｄａｔｅＢが‘１’に切り換わる瞬間、出力電流制御用カウンター部１４０から受信された信号Ｃｖａｌ＿ｐｒｅ＜６：０＞をラッチさせ、出力信号である出力電流制御信号ｉｃｔｒｌａ＜６：０＞をアップデート（ｕｐ−ｄａｔｅ）させる。
【００４４】
図７に示すように、制御信号ｃｃＵｐｄａｔｅＢが‘１’になる時には、ラッチ回路部２０２がリセットされ、制御信号Ｓｅｌｅｃｔ値が更に‘０’に初期化される。これは、電流制御命令が再度印加された場合、データポートＤＱＡ側の経路からアップデート（ｕｐ−ｄａｔｅ）を再び開始できるようにするためである。
【００４５】
以上、説明した本発明の出力電流制御回路の動作を図８の動作タイミング図に示した。ここでは、第１及び第２の電流検出部１１０、１２０から出力された検出信号ＣＣＩｎｃｒＡ、ＣＣＩｎｃｒＢが全て‘１’であるので、以前の制御値ｉｃｔｒｌａ＜６：０＞、ｉｃｔｒｌｂ＜６：０＞より１つずつ増加された値が新しい制御値に切り換わることになる。この制御値は更にデータポートＤＱ（図示せず）に伝達されて電流量を調節することになる。
【００４６】
図５に示したように、既存とは異なる第１の出力電流ラッチ用カウンター部１６０から出力された出力電流制御信号ｉｃｔｒｌａ＜６：０＞が先にアップデート（ｕｐ−ｄａｔｅ）され、その後、２の出力電流ラッチ用カウンター部１７０から出力された出力電流制御信号ｉｃｔｒｌｂ＜０：６＞がアップデート（ｕｐ−ｄａｔｅ）される。従って、本発明の出力電流制御回路では、出力電流制御用カウンター部１４０が１つのみあってもよく、代わりにデータポートＤＱＡ側とデータポートＤＱＢ側との出力電流を制御信号Ｓｅｌｅｃｔによりマルチプレクシング（ｍｕｌｔｉｐｌｅｘｉｎｇ）されるように、第１及び第２のマルチプレクサ部１３０、１５０を使用した。その際、第１及び第２のマルチプレクサ部１３０、１５０は非常に小さい面積を占める回路である。
【００４７】
従って、本発明の出力電流制御回路は、既存の出力電流制御回路に比べて１つの出力電流制御用カウンター部１４０を減らすことができるので、全体回路の面積  をかなり減らすことができ、また、電力消費もかなり低減させることができる。このような利点を有する本発明の出力電流制御回路は、出力電流制御信号ｉｃｔｒｌａ＜６：０＞，ｉｃｔｒｌａ＜６：０＞が全てアップデート（ｕｐ−ｄａｔｅ）されることにかかる時間が従来の場合と同様である。
【００４８】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００４９】
【発明の効果】
上述したように本発明のランバスＤＲＡＭの出力電流制御回路によれば、データポートＤＱＡ、ＤＱＢに対して、１つの出力電流制御用カウンターを具備した出力電流制御回路を設け、マルチプレキシング方法を利用して２つのデータポートＤＱＡ、ＤＱＢに対して交互に出力電流制御信号を生成することから、回路全体としては同じ動作を遂行しながらも、不必要な重複部分を取り除くことができる。
【００５０】
また、本発明は２つのデータポートＤＱＡ、ＤＱＢに関する信号を処理するために、２つのマルチプレクサ部を追加する必要があるけれども、全回路に具備する必要のあるチップ面積を減少させる効果があり、しかも低電力消費の回路構成とすることができる。
【図面の簡単な説明】
【図１】  一般的なランバスＤＲＡＭの出力駆動制御回路のブロック構成図である。
【図２】  図１におけるゲート電圧分配部と出力駆動部の詳細な回路図である。
【図３】  図１における従来の出力電流制御部のブロック構成図である。
【図４】  図２における従来の出力電流制御部の動作タイミング図である。
【図５】  本発明によるランバスＤＲＡＭの出力電流制御回路のブロック構成図である。
【図６】  （ａ）は図５における第１のマルチプレクサ部の回路図であり、（ｂ）は図５における第２のマルチプレクサ部の回路図である。
【図７】  図５及び図６における第１及び第２のマルチプレクサの制御信号を生じる制御信号発生回路図である。
【図８】  図５における本発明の出力電流制御部の動作タイミング図である。
【符号の説明】
１１０    第１の電流検出部（第１の電流評価手段）
１２０    第１の電流検出部（第２の電流評価手段）
１３０    第１のマルチプレクサ（ＭＵＸ）部（電流制御値生成手段）
１３２、１３３    伝達ゲート
１４０    出力電流制御用カウンター部
１５０    第２のマルチプレクサ（ＭＵＸ）部（電流制御値生成手段）
１５２、１５３    伝達ゲート
１６０    第１の出力電流ラッチ用カウンター部
１７０    第２の出力電流ラッチ用カウンター部
２０１    ＯＲゲート
２０２    ラッチ回路部
【図１】
0004185689.tif 000002
【図２】
0004185689.tif 000003
【図３】
0004185689.tif 000004
【図４】
0004185689.tif 000005
【図５】
0004185689.tif 000006
【図６】
0004185689.tif 000007
【図７】
0004185689.tif 000008
【図８】
0004185689.tif 000009