(57)【特許請求の範囲】
【請求項１】
主電極とこの主電極より面積が小さい副電極を上面に有する半導体チップを、接続材を介して外部リードフレームのダイパッドに搭載する工程と、
前記半導体チップの主電極及び副電極と前記外部リードフレームの互いに隣接して前記主電極及び副電極に対応する外部リードの接続用パッドとの間をそれぞれ接続する内部リードが、タイバーにより接続された内部リードフレームを、所定の位置に接続材を介して搭載する工程と、
前記接続材を加熱して、前記半導体チップと前記ダイパッドとの間、前記内部リードと前記半導体チップの電極及び前記外部リードの接続パッドとの間を同時に導電的に固着する工程と、
前記タイバーをカットして、前記内部リードフレームを各内部リードに分離する工程と、
を有し、
前記タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続パッドと接続する部分より高くなるように、前記内部リードフレームを搭載することを特徴とする半導体装置の製造方法。
【請求項２】
リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、
前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームと、
を具備し、前記内部リードフレームは、タイバー部分が前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続用パッドと接続する部分より高く形成されていることを特徴とする半導体装置。
【請求項３】
リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、
前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームと、
を具備し、前記外部リードの接続用パッドが互いに隣接しており、前記内部リードフレームは、タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続用パッドと接続する部分より高く形成されていることを特徴とする半導体装置。
【請求項４】
リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、
前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームと、
を具備し、前記ダイパッドは、前記タイバーに隣接する部分に、このタイバーから距離を設けるように後退した切り欠き部分を有することを特徴とする半導体装置。
【請求項５】
前記内部リードフレームは、タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続用パッドと接続する部分より高く形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
外部リードフレームの隣接する第１及び第２のダイパッド上に搭載され、それぞれが主電極とこの主電極より面積が小さい副電極を有する第１及び第２の半導体チップと、
前記第１及び第２の半導体チップのそれぞれの主電極及び副電極と前記外部リードフレームの対応する外部リードとの間に接続された内部リードを有し、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームと、
前記第１及び第２のダイパッドの対向する辺において、前記第１のダイパッドに垂直に形成された突起リード部と、
前記第２のダイパッドに搭載された第２の半導体チップの主電極に接続される内部リードと一体に形成され、前記突起リード部と嵌合する切り欠き部を有し、前記突起リード部と導電的に連結された連結リード部と、
を具備することを特徴とする半導体装置。
【請求項７】
前記突起リード部の上端に、上端面から後退して前記連結リード部を支える平坦部分を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２の半導体装置はＭＯＳＦＥＴのチップであり、前記第１の半導体装置は、ＭＯＳＦＥＴに並列に接続されたショットキーダイオードを内蔵するチップであることを特徴とした請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多ピンを有する半導体装置の製造方法と、それにより得られた半導体装置に関する。
【０００２】
【従来の技術】
近年携帯型電子機器の普及に伴い、半導体パッケージの小型薄型化、軽量化、高性能化が特に要求されてきている。従来、半導体チップの上部電極は、ワイヤボンディングで外部リードに接続されていた。また、ダイオード等の２端子製品では、半田付けで内部リードを介して外部リードに接続されていた。
【０００３】
また、パワーＭＯＳＦＥＴ等の３端子製品では、比較的大電流を取り扱うので半田付けリードが好ましいが、チップ上面に設けられたゲート電極がソース電極に比べて非常に小さいため、内部リードを半田付けしようとしても位置精度が出せない。このため、ゲート電極は単線のボンディングワイヤ、ソース電極は電流容量を確保するため複数のボンディングワイヤを用いて接続していた。
【０００４】
ゲート電極は細線の接続が可能なワイヤボンディングで、ソース電極は放熱とオン抵抗に有利な内部リードの半田付けでと、それぞれ異なる接続を行う方法もあるが、ゲート電極はワイヤボンディング用の電極（例えばＡｌ）、ソース電極は半田付け用の電極（例えばＶＮｉＡｕ）と、電極の表面処理を変える必要があり、製造設備コストと製造コストの増大を招いていた。
【０００５】
また、パワーＭＯＳＦＥＴは２個直列に接続されて使用される場合が多いが、従来はこの直列接続をプリント基板の配線で行っていた。この方法では、配線による寄生インダクタンスと配線抵抗が生じ、性能の低下を招いていた。
【０００６】
【発明が解決しようとする課題】
本発明は上記の事情を考慮して為されたもので、半導体装置の内部配線において、作業性に優れ、信頼性の高い外部リードへの接続方法を提供するものである。また、上記の製造方法で得られる半導体装置、および２個の半導体チップを上記の接続方法を応用した半導体パッケージ内で直列接続できる構成を提供する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、主電極とこの主電極より面積が小さい副電極を上面に有する半導体チップを、接続材を介して外部リードフレームのダイパッドに搭載する工程と、前記半導体チップの主電極及び副電極と前記外部リードフレームの互いに隣接して前記主電極及び副電極に対応する外部リードの接続用パッドとの間をそれぞれ接続する内部リードが、タイバーにより接続された内部リードフレームを、所定の位置に接続材を介して搭載する工程と、前記接続材を加熱して、前記半導体チップと前記ダイパッドとの間、前記内部リードと前記半導体チップの電極及び前記外部リードの接続パッドとの間を同時に導電的に固着する工程と、前記タイバーをカットして、前記内部リードフレームを各内部リードに分離する工程とを有し、前記タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続パッドと接続する部分より高くなるように、前記内部リードフレームを搭載することを特徴とする。
【０００８】
また、本発明の半導体装置は、リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームとを具備し、前記内部リードフレームは、タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続用パッドと接続する部分より高く形成されていることを特徴とする。
【０００９】
上記の半導体装置は、下記のように構成されることが望ましい。
（１）タイバーは、内部リードフレームの他の部分の厚さよりも薄いこと。
【００１０】
（２）タイバーは、外部リードフレームの隣接する外部リードの中央付近に設けられていること。
【００１１】
また、本発明の半導体装置は、リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームとを具備し、前記外部リードの接続用パッドが互いに隣接しており、前記内部リードフレームは、タイバー部分が、前記半導体チップの前記主電極及び副電極と接続する部分及び前記外部リードの接続用パッドと接続する部分より高く形成されていることを特徴とする。
【００１２】
また、本発明の半導体装置は、リードフレームのダイパッド上に搭載され、主電極とこの主電極より面積が小さい副電極を有する半導体チップと、前記半導体チップの主電極及び副電極と前記リードフレームの対応する外部リードの接続パッドとの間に接続され、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームとを具備し、前記ダイパッドは、前記タイバーに隣接する部分に、このタイバーから距離を設けるように後退した切り欠き部分を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、外部リードフレームの隣接する第１及び第２のダイパッド上に搭載され、それぞれが主電極とこの主電極より面積が小さい副電極を有する第１及び第２の半導体チップと、前記第１及び第２の半導体チップのそれぞれの主電極及び副電極と前記外部リードフレームの対応する外部リードとの間に接続された内部リードを有し、それぞれの内部リードの間にカットされたタイバーを有する内部リードフレームと、前記第１及び第２のダイパッドの対向する辺において、前記第１のダイパッドに垂直に形成された突起リード部と、前記第２のダイパッドに搭載された第２の半導体チップの主電極に接続される内部リードと一体に形成され、前記突起リード部と嵌合する切り欠き部を有し、前記突起リード部と導電的に連結された連結リード部とを具備することを特徴とする。
【００１４】
上記の半導体装置は、下記のように構成されることが望ましい。
（１）突起リード部の上端に、上端面から後退して連結リード部を支える平坦部分を有すること。
【００１５】
（２）第１及び第２の半導体装置はＭＯＳＦＥＴのチップであり、第１の半導体装置は、ＭＯＳＦＥＴに並列に接続されたショットキーダイオードを内蔵するチップであること。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図で、図１（ａ）はリードフレーム上に半導体チップがマウントされ、半導体チップの上面電極とリードフレームの外部リードが内部リードにより接続された状態を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。
【００１８】
図１において、１はリードフレームにおけるダイパッド、３はリードフレームの外部リード、５は外部リード３と一体に形成された内部リード接続用パッド、７はリードフレームのタイバーであり、よく知られた樹脂封止用リードフレームを構成している。後述の内部リードフレームと区別するために、以後外部リードフレームと称することにする。
【００１９】
外部リードフレームのダイパッド１には、半導体チップ９が接続材２１ａを介してマウントされている。接続材２１ａとしては半田あるいは導電性接着剤が使用される。半導体チップ９は、例えばＭＯＳＦＥＴであり、チップ上面に電極面積の大きいソース電極（主電極）１１、電極面積の小さいゲート電極（副電極）１３を有し、チップ下面のドレイン電極は前述のようにダイパッド９に接続材を介して接続されている。
【００２０】
第１の実施形態の特徴は、ソース電極１１とゲート電極１３の外部リードフレームへの取り出しリード（内部リード）が、板状金属からなる内部リードフレームで接続されていることである。内部リードフレームはソース電極リード１５とゲート電極リード１７とから構成されており、さらに両者を結ぶタイバー１９を有している。タイバー１９は内部リードフレームの取り付け後、カッターなどで切り離される。この切り離しが容易なように、タイバーは隣接する外部リードの間のほぼ中央に位置するように設けられている。
【００２１】
また、内部リードフレームは、例えば銅または銅合金の板からプレス加工等により形成され、図１（ａ）に示すように、チップ上面と外部リード上面のレベルに合わせて折り曲げ加工されている。この時タイバー１９を含む部分は、チップ上面より高くなるようにフォーミングされており、これによりタイバーのカットを容易にしている。
【００２２】
内部リードフレームは、図２に示すように複数の内部リードのセット（ソース電極リード１５とゲート電極リード１７のセット）がフレーム２３により連結された形態で供給され、チップと外部リードフレームに接続される直前に、吊りピン２５のリード側の根元で切り離されるようになっている。個々の内部リードフレーム（内部リードセット）は、チップの上面電極（ソース電極１１およびゲート電極１３）に接続されるチップパッド部１５ａ，１７ａと外部リードに接続されるリードパッド部１５ｂ、１７ｂを有する。チップパッド部１５ａ、１７ａ、リードパッド部１５ｂ、１７ｂは、それぞれ接続材２１ｂ、２１ｃによりチップ電極１１，１３と外部リード接続パッド５に接続される。接続材２１ｂ、２１ｃは半田または導電性接着剤が使用され、ダイマウントに使用される接続材２１ａと同じ材料とすることが好ましいが、要求に応じて異なるものを使用してもよい。
【００２３】
次に、図１のリード付け構成の製造工程を説明する。先ず、リードフレームのダイパッド１および内部リードが接続される外部リードの接続パッド５に、例えばクリーム状の半田（半田ペースト）をディスペンサーにより適量供給する。ディスペンサ方式の代わりに印刷法を用いてもよい。
【００２４】
次に、半導体チップ９をリードフレームのダイパッド１１上に、ダイマウンター等を使用してマウントする。その後、チップのソース電極１１、ゲート電極１３の上に半田ペーストをディスペンサ等を使用して適量供給する。ダイマウントに使用される半田ペーストとリード付けに使用される半田ペーストは同じものを使用することができる。
【００２５】
次に、内部リードフレームをフレームに連結された状態からソース電極リード１５とゲート電極リード１７の１セット分を切り離して、半導体チップおよび外部リードフレーム上に位置合わせしてマウントする。
【００２６】
内部リード用の半田ペーストの供給は、上記の方法の他に、内部リードフレームのチップパッド部１５ａ、１７ａとリードパッド部１５ｂ、１７ｂに半田ペーストを予め印刷しておいて（図２の点線部）、半導体チップおよび外部リードフレーム上の所定の位置に合わせしてマウントするようにしてもよい。
【００２７】
次に、マウント済みのリードフレームを半田リフロー炉を通して、半田のリフローを実施する。リフロー炉はベルトコンベヤー式の連続炉でもよいし、静止型のリフロー炉でもよい。これにより、ダイマウント用の半田２１ａ、内部リード用のの半田２１ｂ、２１ｃが同時にリフローされる。
【００２８】
上記は半田リフローの場合であるが、導電性接着剤を使用した場合でも、ディスペンサや印刷法による供給が可能であり、リフローと同様の加熱工程（熱処理）により、固着させることができる。
【００２９】
次に、内部リードフレームのタイバー１９をカッターでカットして、ソース電極リード１５とゲート電極リード１７を分離する。内部リードフレームのタイバー１９は半導体チップ１９の上面より高くなっているので、チップに接触しないようにカッターをタイバー１９に当てるのは容易である。
【００３０】
その後は、よく知られた樹脂モールド工程にリードフレームを供し、モールド後外部リード３のタイバー７をカットすることにより、封止済みの半導体装置が完成する。
【００３１】
本発明の内部リードフレームは、支持点が４点あるため、マウント時に安定し、かつ位置精度を向上させることができる。従来方法では、チップのダイマウント後、ワイヤボンディングが必要であったが、本発明ではチップのダイマウント後、内部リードフレームのマウントを行い、チップおよび内部リードフレームの半田リフローを同時に行えばよいので、工程を短縮することができる。また、高価な金線を使用しないのでコストダウンが可能である。
【００３２】
（第２の実施形態）
第２の実施形態は、基本的には第１の実施形態と同じであるが、ダイパッドの形状が第１の実施形態と異なる。
【００３３】
図３は、本発明の第２の実施形態に係る半導体装置の内部接続状態を示す平面図である。第１の実施形態と同一部分には同一番号を付して重複する説明を省略する。以後の実施形態においても同様とする。
【００３４】
第２の実施形態の特徴は、図３に示すように、ダイパッド１ａのタイバー１９に近い部分が切り込み２６により後退しており、タイバーカットが容易なようにされていることである。
【００３５】
（第３の実施形態）
図４は、本発明の第２の実施形態に係る内部リードの平面図およびタイバー１９ａの部分（Ｂ部）のＢ−Ｂ線に沿った拡大断面図である。第２の実施形態では、図４（ｂ）に示すように、タイバー１９ａのカット部２７の厚さを内部リードの厚さ（例えば０．３ｍｍ）よりも薄くし（例えば０．１５ｍｍ）、カットが容易なようにしている。
【００３６】
（第４の実施形態）
第４の実施形態は、内部リードフレームをさらに変形した例である。図５は、本発明の第４の実施形態に係る内部リードの平面図であり、タイバー部分は２本のタイバー１９ｂ、１９ｂ′で構成されている。これにより、タイバー部分の剛性を高めており、ソース電極リード１５とゲート電極リード１７の捻れ等の相対的な変形を防止できる。
【００３７】
なお、タイバー１９ｂ、１９ｂ′に対し、図４（ｂ）のように部分的に薄い場所を設けて、カットが容易なようにしてもよい。
【００３８】
（第５の実施形態）
第５の実施形態は、内部リードフレームをさらに変形した例である。図６は、本発明の第５の実施形態に係る内部リードの平面図であり、タイバー部分が２本のタイバー１９ｃ、１９ｃ′で構成されている。第４の実施例と異なる点は、１本のタイバー１９ｃは外部リードフレームの内部リード接続用パッド５付近に設けられていることである。第４の実施形態同様に内部リードフレームの剛性を高めることができる。また、タイバー１９ｃ、１９ｃ′に対し、図４（ｂ）のように部分的に薄い場所を設けて、カットが容易なようにしてもよい。
【００３９】
（第６の実施形態）
図７（ａ）は本発明の第６の実施形態に係る半導体装置のリード接続方法を示す平面図で、そのＣ−Ｃ線に沿った断面図を図７（ｂ）に示す。本実施形態では２個の半導体チップが隣接してリードフレームにマウントされ、内部リード接続が行われた後、１パッケージとしてモールドされる。なお、Ａ−Ａ線に沿った断面図は、図１（ｂ）と同様になる。また、図１（ｂ）のＤ―Ｄ線に沿った断面図を図８に示す。
【００４０】
図７に示された２つの半導体チップ１１1 、１１2 はダイマウントされた後、第１〜第５の実施形態で説明した内部リードフレームを用いる接続方法で、夫々外部リードフレームに接続されるが、図の右側に示す第１の内部リードフレームの形状と、図の左側に示す第２の内部リードフレームの形状が異なる。第１の内部リードフレームは第１の実施形態の内部リードフレームが例示されているが、第３若しくは第４の実施形態の内部リードフレームを用いてもよい。
【００４１】
また、図の左側に示す第２のダイパッド１2 と、図の右側に示す第１のダイパッド１1 の形状が異なる。第２のダイパッド１2 は第１の実施形態のダイパッドが例示されているが、第２の実施形態のダイパッドを用いてもよい。
【００４２】
第１のダイパッド１1 は、第２のダイパッド１2 に隣接する部分の１部がダイパッドのほぼ辺の中央まで切り込まれ、直立するように加工されている。この直立部分が突起リード部３３となる。
【００４３】
一方左側の第２の内部リードフレームのソース電極（主電極）リードの一部は第１のチップ方向に延在する連結リード部２９を有し、その先端に設けられた切り込み部３１に、第１のチップが搭載されるダイパッドの突起リード部３３が嵌合している。このとき、突起リード部３３の上端面より後退した位置に、第２のチップの内部リードの連結リード部２９を支える段差（平坦部）３５を設けておく。このようにすることにより、第２の内部リードフレームを安定に保持することが可能になる。第２の内部リードフレームの連結リード部２９と第１のダイパッドの突起リード部３３との嵌合部は、半田２１ｄにより接合される。
【００４４】
次に、第６の実施形態のの半導体装置の製造工程を説明する。先ず、リードフレームのダイパッド１1 および１2 、内部リードが接続される外部リードのパッド５に、例えば半田ペーストをディスペンサーにより適量供給する。ディスペンサ方式の代わりに印刷法を用いてもよい。
【００４５】
次に、半導体チップ９1 、９2をリードフレームのダイパッド１1 、１2上に、ダイマウンター等を使用してそれぞれマウントする。その後、チップのソース電極１１1 、１１2 ゲート電極１３1 、１３2 の上に半田ペーストをディスペンサ等を使用して適量供給する。ダイマウントに使用される半田ペーストとリード付けに使用される半田ペーストは同じものを使用することができる。
【００４６】
次に、内部リードフレームをフレームに連結された状態から、第１のチップ用のソース電極リード１５1 とゲート電極リード１７1 の１セット分を切り離して、半導体チップの電極および外部リードフレームの接続パッド上に位置合わせしてマウントする。続いて、第２のチップ用のソース電極リード１５2 とゲート電極リード１７2 の１セット分を切り離して、半導体チップおよび外部リードフレーム上に位置合わせしてマウントする。このとき、第２の内部リードフレームの連結リード部３７の切り欠き部３１は、第１の内部リードフレームの突起リード部３３と嵌合し、突起リード部３３に設けられた段差３５に載置されるようにする。さらに、連結リード部２９と突起リード部３３の嵌合部に半田ペースト２１ｄをディスペンサにより供給する。
【００４７】
次に、チップおよび内部リードフレームをマウント済みの外部リードフレームを半田リフロー炉に通して、半田のリフローを実施する。リフロー炉はベルトコンベヤー式の連続炉でもよいし、静止型のリフロー炉でもよい。これにより、ダイマウント用の半田２１ａ、内部リード用の半田２１ｂ、２１ｃ、連結部用の半田２１ｄが同時にリフローされる。
【００４８】
その後は、第１の実施例と同様な工程を経ることにより、封止済みの半導体装置が完成する。上記の実施形態では接続材に半田ペーストを使用したが、導電性接着剤を使用できることは言うまでもない。
【００４９】
連結リード部２９の第１のダイパッド１1 への接続方法として、連結リード部２９の先端を下方にフォーミングして、第１のダイパッド１1 へ直接半田付けすることも考えられるが、この接続のための半田がチップのマウント用の半田と融合し、マウント半田の厚み、チップの平行度に悪影響を及ぼすおそれがある。これに対し、本発明では突起リード部３３を用いて半田付け部をチップより遠ざけているので、上記のような悪影響の心配がない。
【００５０】
第６の実施形態のパッケージは、図９に示すような同期整流回路の１部に適用すると効果的である。図９において、Ｑ１はパワーＭＯＳＦＥＴでトランジスタ記号に並列に書かれたダイオードは寄生ダイオードである。Ｑ１に直列に接続されたＱ２は、同一チップ内に寄生ダイオード以外にショットキーバリアダイオードＳＢＤが並列接続されたパワーＭＯＳＦＥＴである。Ｑ１のソースＳ１とＱ２のドレインＤ２の接続ノードにはインダクターＬとキャパシタＣの直列回路が負荷として接続されている。ショットキバリアダイオードＳＢＤは、Ｑ１のトランジスタがオフ時の電流路用に設けられている。
【００５１】
上記の回路のＱ２を第１の半導体チップ、Ｑ１を第２の半導体チップとして、第６の実施形態のパッケージに適用すれば、同期整流回路の１部を１パッケージ化した半導体装置を実現できる。このように半導体装置回路を１パッケージ化すれば、配線基板で配線した場合に比べて、寄生インダクタンスと配線抵抗を減らすことができ、素子性能と実装効率を向上させることができる。
【００５２】
以上、本発明を実施形態に基づき説明したが、本発明は上記実施形態に限られるものではなく、種々の変形が可能である。例えば、第６の実施形態では２チップの場合を説明したが、３チップ以上のマルチチップに適用することができる。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、内部リードフレームを用いることにより、ダイマウントの半田付け工程と同時に、ゲート電極のような小電極にも内部リードの半田付けを行うことが可能になり、工程が簡略化される。高価な金線を使用するワイヤボンディング工程が不用になり、設備も簡略化される。
【００５４】
また、本発明を２チップ以上をモールドするマルチチップパッケージに応用すれば、プリント配線基板による寄生インダクタンスと配線抵抗が減少し、素子性能を向上させることができ、プリント基板の実装面積を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の内部接続方法を説明するための平面図およびＡ−Ａ線に沿った断面図。
【図２】本発明の内部リードフレームの平面図。
【図３】本発明の第２の実施形態に係る半導体装置の平面図。
【図４】本発明の第３の実施形態に係る半導体装置の内部リードフレームの平面図およびＢ−Ｂ線に沿った断面図。
【図５】本発明の第４の実施形態に係る半導体装置の内部リードフレームの平面図。
【図６】本発明の第５の実施形態に係る半導体装置の内部リードフレームの平面図。
【図７】本発明の第６の実施形態に係る半導体装置の内部接続方法を説明するための平面図およびＣ−Ｃ線に沿った断面図。
【図８】図７のＤ−Ｄ線に沿った断面図。
【図９】第６の実施形態の応用に適した同期整流回路の回路図。
【符号の説明】
１，１ａ  …  ダイパッド
３  …  外部リード
５  …  内部リード接続用パッド
７  …  （外部リードフレーム用）タイバー
９  …  半導体チップ
１１  …  ソース電極（主電極）
１３  …  ゲート電極（副電極）
１５  …  ソース電極リード
１５ａ、１５ｂ  …  ソース電極リード接続部
１７  …  ゲート電極リード
１７ａ、１７ｂ  …  ゲート電極リード接続部
１９，１９ａ、１９ｂ、１９ｂ′、１９ｃ、１９ｃ′  …  （内部リードフレーム用）タイバー
２１ａ、２１ｂ、２１ｃ、２１ｄ  …  半田（接続材）
２３  …  内部リードフレーム用フレーム
２５  …  吊りピン
２６  …  ダイパッド切り込み（後退部）
２７  …  タイバー薄肉箇所
２９  …  連結リード部
３１  …  切り欠き部
３３  …  突起リード部
３５  …  段差
Ｑ１，Ｑ２  …  パワーＭＯＳＦＥＴ
ＳＢＤ  …  ショットキーバリアダイオード
Ｌ  …  インダクター
Ｃ  …  キャパシタ
【図１】
0004102012.tif 000002
【図２】
0004102012.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004102012.tif 000008
【図８】
0004102012.tif 000009
【図９】
0004102012.tif 000010