(57)【特許請求の範囲】
【請求項１】
半導体基板（１０２）上にゲート積層物（１０６）を形成するステップと、
上記ゲート積層物（１０６）に隣接している上記半導体基板（１０２）の一部（１０４’）を覆うように水平方向に延びる保護層（１０８，１０９）を、上記ゲート積層物（１０６）の側壁に形成するステップと、
上記ゲート積層物（１０６）のゲート導電体に接触し、かつ、該ゲート導電体（１０７）に隣接する上記半導体基板に形成された拡散領域（１０４）に接触して、上記保護層（１０８，１０９）を覆うように伝導性層（１１２）を形成するステップと、
上記伝導性層（１１２）を覆うように、ＴｉＮである犠牲層（１１３）を形成するステップと、
上記ゲート導電体（１０７）を覆う伝導性層（１１２）の一部とゲート導電体に隣接する上記基板（１０２）を覆う伝導性層（１１２）の一部とを露出するように、犠牲層（１１３）をパターン化するステップと、
４００℃より高い温度でシリコンを堆積することで、上記伝導性層（１１２）の露出したエリアをシリサイド化するとともに上記拡散領域（１０４）の表面をシリサイド化し、上記ゲート導電体を上記拡散領域（１０４）に電気的に接続する埋め込みストラップと、シリサイド化拡散領域（１０４）とを形成するステップとを備える、半導体デバイス用の埋め込みストラップ形成方法。
【請求項２】
上記シリコンは、４００℃から７００℃の間の温度範囲にて上記伝導性層上に堆積されて、上記伝導性層（１１２）をシリサイド化する、請求項１に記載の方法。
【請求項３】
上記伝導性層の一部を露出するために上記犠牲層をパターン化するステップは、上記犠牲層をマスクとして用いることによって、シリサイド化から上記伝導性層の第２部分を保護するステップを含み、
シリサイド化の後に上記犠牲層を取り除くステップと、上記伝導性層の第２部分を取り除くステップとをさらに備えている、請求項１または２に記載の方法。
【請求項４】
上記伝導性層は、タングステン、コバルトおよびチタニウムのうちの１つを含む、請求項１〜３のいずれか１項に記載の方法。
【発明の詳細な説明】
１．技術分野
本明細は、半導体の製造、更に詳しくは、同じ金属レベルでの相互接続を行うための方法および装置に関するものである。
【０００１】
２.従来の技術の説明
半導体産業では、歩留まりを維持あるいは向上する一方、より高密度に積載されたチップを提供するという要求が常に存在している。メモリーセルとして、例えば、スタティックランダムアクセス（ＳＲＡＭ）セル（static random access (SRAM) cells）を有する半導体デバイスの歩留まりを低下させることなく、できる限りセルサイズを小さくする努力が常になされている。メモリーセルにて場所を占める一要素は、インバータ間の交差連結である。インバータの交差連結は、トランジスタのソース領域またはドレイン領域を、トランジスタのゲートに接続することを含んでいる。トランジスタの物理的な配置、例えば、半導体チップ上では、上記インバータの交差連結は、ソース／ドレイン拡散領域が、ゲート導電体に接続されていることを意味している。
【０００２】
上記ゲートが拡散部（diffusion）に電気的に接続されていなければならないので、拡散部への第１接触部と、第１接触部および第２接触部に接続される上部金属層にある金属線と、ゲート導電体に接続する第２接触部とを含んでいる導線が備えられている。この接続スキーム（scheme）は、上部金属層（例えば、Ｍ１）へと達するための接触部を必要としている。さらに、接触部および拡散領域は、リソグラフィーによって形成されるとともに、リソグラフィーと、これらのサイズを拡大する傾向があり且つエリア経費（area costs）に繋がるプロセスとによって制限される寸法を含んでいる。
【０００３】
従って、同レベルでの相互接続を提供する直接ストラップ（direct strap）およびその形成方法が必要とされている。さらに、埋め込みストラップ用にセルサイズを小さくし、上部金属線を配設するためにセル上のエリアを使用可能とすることが必要とされている。
【０００４】
発明の概要
本発明に係る半導体デバイス用の直接埋め込みストラップの形成方法および形成装置では、半導体基板へのゲート積層物の形成およびゲート積層物の側壁への保護層の形成が行われる。保護層は、ゲート積層物に隣接している半導体基板の一部を覆うように水平方向に延びている。伝導性層は、保護層上に形成され、ゲート積層物のゲート導電体に接触するとともに、ゲート導電体に隣接している半導体基板に形成された拡散領域に接触している。誘電性層は、伝導性層上に形成され、伝導性層の一部を露出するようにパターン化されている。露出した伝導性層の一部は、ゲート導電体上の伝導性層の一部およびゲート導電体に隣接する基板の一部を含んでいる。伝導性層の露出したエリアは、直接埋め込みストラップと、基板におけるシリサイド化された（silicided）拡散領域とを形成するために、シリサイド化される。直接埋め込みストラップは、半導体デバイスの同じレベルにて、ゲート導電体を拡散領域に電気的に接続している。
【０００５】
本発明に係る半導体デバイス用の直接埋め込みストラップの他の形成方法は、シリコン基板を設けるステップと、垂直表面（vertical surfaces）に保護誘電性層を有し、該保護誘電性層が基板に接触してゲート積層物から外側へと延びる水平部分を含むようにゲート積層物を基板に形成するステップと、ゲート積層物のゲート導電体と、保護誘電性層の水平な部分を越えてゲート積層物に隣接している基板とに接触するように、シリサイド化が可能な伝導性層を形成するステップと、伝導性層を覆う犠牲誘電性層を形成するステップと、ゲート導電体に接触するようにゲート積層物を覆う伝導性層の一部と、保護誘電性層の水平部分を越えてゲート積層物に隣接している基板の一部とを含むように、伝導性層の一部を露出させるために、上記犠牲誘電性層をパターン化するステップと、半導体デバイスの同じレベルにてシリサイド化された拡散領域にゲート導電体を電気的に接続する直接埋め込みストラップを、保護誘電性層を覆うゲート積層物に沿って形成するために、また、保護誘電性層の水平な部分を越えてゲート積層物に隣接している基板上のシリサイド化された拡散領域を形成するために、伝導性層の露出されたエリアをシリサイド化するステップとを有している。
【０００６】
他の方法では、上記シリサイド化するステップが、伝導性層上にシリコンを堆積させるステップを含んでいてもよい。伝導性層へシリコンを堆積させるステップでは、急熱（rapid thermal）アニール（ＲＴＡ）または約４００℃から約７００℃の間の温度範囲でのシリコンの高温（hot）堆積を行うステップとともに、約２０℃から約４００℃の間の温度範囲でのシリコンの低温（cold）堆積を行ってもよい。伝導性層の一部を露出させるように誘電性層をパターン化するステップは、誘電性層をマスクとして使用することにより、伝導性層の第２部分をシリサイド化から保護するステップを含んでいてもよい。本方法には、シリサイド化の後の誘電性層の除去および伝導性層の第２部分の除去が含まれていてもよい。また、急熱アニールを行って半導体デバイスのアニーリングを行うステップも含まれていてもよい。基板は、シリコンを含んでいてもよく、伝導性層の第２部分は、基板の一部に接触する第３部分を含んでいてもよい。また、シリサイド化された接合部を形成するために、伝導性層の第３部分と該第３部分に接触している基板の一部とのアニーリングを行うステップが含まれていてもよい。本方法は、直接埋め込みストラップとシリサイド化された拡散領域とを覆うように第２誘電性層を形成するステップと、第２誘電性層上に金属層を形成するステップとを含み、この際、ゲート導電体は、他の金属層との相互接続を回避するようにシリサイド化された拡散領域に接続されている。伝導性層は、タングステン、コバルトおよびチタニウムのうちの１つを含んでいてもよい。
【０００７】
さらなる他の方法では、伝導性層の一部を露出させるために犠牲誘電性層をパターン化するステップは、誘電性層をマスクとして用いることにより、シリサイド化から伝導性層の第２部分を保護するステップを含んでいてもよい。また、シリサイド化の後に犠牲誘電性層を取り除くステップや、伝導性層の第２部分を取り除くステップをさらに含んでいてもよい。伝導性層の第２部分は、基板の一部に接触する第３部分を含んでいてもよく、さらに、シリサイド化された接合部を形成するために、伝導性層の第３部分と該第３部分に接触している基板の部分とのアニーリングを行うステップを含んでいてもよい。本方法は、ゲート積層物を覆う相互レベル誘電性層とシリサイド化された拡散領域とを形成するステップ、および、相互レベル誘電性層を被覆する金属層を形成するステップをさらに含んでいてもよい。この際、ゲート導電体は、他の金属層との相互接続を回避するようにシリサイド化された拡散領域へと接続されている。
【０００８】
本発明に係る半導体デバイスは、同レベルにて交差連結されたトランジスタを有し、ゲート導電体を含むゲート積層物が形成された基板を有している。保護誘電性層は、ゲート積層物の垂直表面に形成される。保護誘電性層は、基板に接触してゲート積層物から外側に広がる水平部分を含んでいる。第１拡散領域は、保護誘電性層の水平部分を越えてゲート積層物の第１側面に形成される。直接ストラップは、保護誘電性層を覆うように形成される。直接ストラップは、半導体デバイスの同じレベルにて、第１拡散領域をゲート誘電体に接続している。
【０００９】
他の実施形態では、直接ストラップは、ケイ化タングステン、ケイ化コバルト、およびケイ化チタニウムのうちの１つを含んでいることが好ましい。上記デバイスは、ゲート積層物の第２側面に形成された第２拡散領域を含んでいてもよい。第２側面は第１側面の反対側にあり、第１拡散領域および第２拡散領域とゲート積層物とがトランジスタを形成する。デバイスは、トランジスタを覆うように形成された相互レベル誘電性層を含んでいてもよい。
【００１０】
本発明の他の目的、特徴および長所は、実例となる実施形態の以下における詳細な説明から明らかになるとともに、添付の図面に関連付けて理解される。
【００１１】
図の簡単な説明
本書では、好ましい実施形態を、以下に示す図面を用いて後述する。
【００１２】
すなわち、図１は、本発明に関し、ゲート積層物を覆うように堆積された伝導性層を示す、半導体デバイスの断面図である。図２は、本発明に関し、ゲート積層物を覆うようにパターン化された犠牲誘電性層を示す、図１の半導体デバイスの断面図である。図３は、本発明に関し、伝導性層の直接埋め込みストラップ部分のシリコンの露出を示す、図２の半導体デバイスの断面図である。図４は、本発明に関し、形成された直接埋め込みストラップと拡散領域とを示す、図３の半導体デバイスの断面図である。図５は、本発明に関し、形成されたエッチストップ層、相互レベル誘電層および金属層を示す、図４の半導体デバイスの断面図である。
【００１３】
好ましい実施形態の詳細な説明
本発明は、半導体の製造に関し、より詳細には、同じレベルにて部材を接続する埋め込みストラップを含む方法および装置に関するものである。例えば、半導体チップ上に集積された電界効果トランジスタのような交差連結トランジスタにて、本発明は、上部金属層への接続を生じさせることなく、トランジスタのゲートと拡散領域との間の接続を提供する。さらに、この接続は、トランジスタのソース／ドレインのための拡散領域もしくはゲート導電体に従来の接触を生じさせることなく形成される。本発明は、プロセス自体に何ら影響を与えることなく、プロセス順序に組み入れたり抜き取ったりすることができる選択肢を提供することができるという長所を備えている。
【００１４】
ところで、複数の図面を通して、類似または同一部材が同一の参照番号となるように取扱われている図面について具体的に詳述すると、まず図１では、半導体デバイス１００の部分断面が示されている。デバイス１００は、スタティックランダムアクセスメモリーデバイス、ダイナミックランダムアクセスメモリーデバイス、または他のメモリーデバイスのような半導体メモリーデバイスを備えていてもよい。デバイス１００は、また、埋設されたメモリーデバイス、論理デバイスまたは他の半導体デバイスを備えていてもよい。デバイス１００は、基板１０２として、例えば単結晶シリコン基板を含んでいる。ゲート積層物１０６は、伝導性層のパターン化およびエッチングによって形成されている。伝導性層は、例えばドープされたポリシリコン１０７、および／または、例えばケイ化タングステンのようなケイ化金属１０５を含んでいてもよい。ゲート積層物１０６は、保護誘電性層１０８を含んでいることが好ましい。好ましい実施形態では、誘電性層１０８が、窒化シリコンのような窒化物を含んでいてもよい。保護誘電性層１０８は、ゲート積層物１０６内にある伝導性層へアクセスできるように、ゲート積層物１０６の最頂表面１１０の少なくとも一部からは除去されている。保護誘電性層１０８は、ゲート積層物１０６の垂直な壁を覆っていることが好ましい。保護誘電性層１０８は、部分１０９で基板１０２に接触するようにゲート積層物１０６から外側へ水平に延びている。部分１０９は、ゲート積層物１０６から、約５ｎｍから約１００ｎｍの間の距離を外側へ延びているとよい。保護誘電性層１０８は、ゲート積層物１０６と基板１０２との間の直接埋め込みストラップのための改善された遷移を提供する。単結晶Ｓｉ基板１０２と、ゲート積層物１０６のポリシリコン１０５との間の鋭い角（corner）が排除される。角遷移（corner transitions）は、直接ストラップの信頼性に影響を与える重要な要因である。鋭い角または遷移は、歩留まりの大きな低下に繋がる。本発明の長所は、基板１０２からゲート積層物１０６の遷移領域への遷移を鈍感にするために、部分１０９を使用することにある。これにより、信頼性が著しく改善される。
【００１５】
拡散領域１０４（または、拡散領域の他の配置を示すための極細い線で示す１０４’）は、例えばイオン注入によって基板１０２に形成される。拡散領域１０４は、ゲート積層物１０６の隣または下側にも形成されていてもよい。拡散領域１０４（または１０４’）は、当業者に知られているようにソース領域またはドレイン領域を含んでいてもよい。
【００１６】
表面１１１を洗浄した後、伝導性層１１２、好ましくはケイ化物（silicide）の形成が可能なＷ，Ｃｏ，またはＴｉのような金属が、ゲート積層物１０６と拡散領域１０４（または１０４’）を覆うように形成される。伝導性層１１２は、領域１０４にて基板１０２およびゲート積層物１０６のゲート導電体に好適に接触する。伝導性層１１２は、約５ｎｍから約５０ｎｍの間の厚さを有しているとよい。例えば、ＴｉＮのような犠牲層１１３が、伝導性層１１２を酸化から保護するために堆積される。
【００１７】
伝導性層１１２および上記層１１３は、何らかのレジストパターニングが行われる前にゲート積層物１０６を覆うように形成される。このように形成されなければ、ゲート導電体の不完全なレジストの除去または過剰なレジストの除去によって問題が生じることになる。つまり、構造に関して歩留まりのリスクを招く信頼性の問題を引き起こす。
【００１８】
図２を参照すると、レジスト層１１６は、ゲート積層物１０６を覆うように堆積されており、犠牲層１１３の一部を露出させるためにパターン化されている。レジスト層１１６は、レジストの露光と現像とを改善するために、反射防止層（ＡＲＣ）１１８を有していてもよい。レジスト層１１６は、紫外線に対する感光性を有するフォトレジスト材料を含んでいてもよい。犠牲層１１３は、レジスト層１１６が除去（現像）されることによって露出したエリアが伝導性層１１２となるように、選択的に除去される。犠牲層１１３は、最頂表面１１０の一部およびゲート積層物１０６に隣接している（拡散領域１０４を覆う）エリアから除去されることが好ましい。犠牲層１１３の除去は、レジスト層１１６に対しても、伝導性層１１２に対しても、選択的なエッチングプロセス、例えば、ＳＣｌ（例えば、水酸化アンモニウム／過酸化水素水溶液）エッチングプロセスを用いて行われることが好ましい。犠牲層１１３は、以下に述べる直接ストラップおよびシリサイド化された接合部を形成するためのシリサイド化（例えば、自己整合的（self-aligned）シリサイド化）プロセスの一部として、マスクを形成するために使用される。上記層１１３は、以下に記載のシリサイド化プロセスの間に、構造の部分をマスクするために使用される。
【００１９】
図３を参照すると、レジスト層１１６が取り除かれている。伝導性層１１２の露出した部分（犠牲層１１３によって被覆されていない伝導性層１１２の部分）にシリコンを堆積させるシリル化プロセス（silylation process）が行われる。「低温」プロセスまたは「高温」プロセスが、Ｓｉの堆積を行うために実行されてもよい。低温プロセスでは、急熱アニール（ＲＴＡ）に続き約２０℃から約４００℃の間の温度でＳｉが堆積される。ＲＴＡは、Ｓｉを伝導性層１１２へと導入し、接合部１１４（１１４ａおよび１１４ｂ）を形成するために、伝導性層１１２の金属が基板１０２へと導入される。高温プロセスでは、Ｓｉが、約４００℃から約７００℃の間の温度で堆積され、急熱アニール（ＲＴＡ）は続いて行われない。ＲＴＡまたはＳｉの高温堆積は、Ｓｉを伝導性層１１２へと導入し、伝導性層１１２の金属が、接合部１１４と直接埋め込みストラップ１２０とを形成するために、基板１０２へと導入される。余剰シリコンの集積は、例えば、ウエットエッチングプロセスを用いることによって全表面から取り除かれる。
【００２０】
直接埋め込みストラップ１２０と接合部１１４とは、図４に示すようにシリサイド化される。好ましい実施形態では、直接埋め込みストラップ１２０と接合部１１４とは、ケイ化コバルト（例えば、ＣｏＳｉ２）、ケイ化チタニウム、ケイ化タングステン、または他のケイ化物を含んでいる。
【００２１】
図４を参照すると、犠牲層１１３（図２）が除去され、伝導性層１１２（図２）の残留部分が露出している。犠牲層１１３によってシリル化から保護されていた伝導性層１１２の残留部分は、直接埋め込みストラップ１２０、接合部１１４および保護誘電性層１０８になるように選択的に除去される。これにより、ゲート積層物１０６と接合部１１４ａ（および接合部１１４ａに対応する拡散領域１０４）との間の同じレベルの相互接続として、直接埋め込みストラップ１２０が好適に残される。このとき、直接埋め込みストラップ１２０および接合部１１４に、より安定性のある均一なケイ化物を形成するために、急熱アニール（ＲＴＡ）が行われてもよい。
【００２２】
図５を参照すると、エッチストップ層１２２の堆積は、接合部１１４とゲート積層物１０６とを覆うように行われてもよい。エッチストップ層１２２は、窒化シリコンなどの窒化物から形成されることが好ましい。例えば、接触部形成という次に続くプロセスの間、シリサイド化された構造、例えば、接合部１１４および直接埋め込みストラップ１２０を保護するために、エッチストップ層１２２を有していてもよい。
【００２３】
誘電性層１３０は、ゲート積層物１０６と接合部１１４とを覆うように堆積されている。誘電性層１３０は、接触誘電体として使用されており、これによって接触部が形成されてもよい。誘電性層１３０は、酸化シリコンなどの酸化物、硼燐珪酸塩（boro-phosphorous silicate glass）ガラス（ＢＰＳＧ）などのガラスなどを含んでいてもよい。上記層１３０の堆積後、層１３０の最頂表面１３２に平坦化プロセスが行われることが好ましい。一実施形態では、表面１３２を平坦化するために、化学機械研磨（ＣＭＰ）プロセスが行われる。表面１３２は、半導体デバイス用の上部構造を支えるために使用される。金属線１３４は、基板の上層に形成される。本発明によれば、直接埋め込みストラップ１２０が形成されているので、金属層１３４は、ゲート積層物１０６と接合部１１４とを直接的に覆うように配設されていてもよい。ゲート積層物１０６から金属線１３４まで伸びる接触部、および金属線１３４から接合部１１４ａまで伸びるもう１つの接触部の代わりに、直接埋め込みストラップ１２０は、接合部１１４（および拡散領域１０４）とゲート積層物１０６とによって形成されるトランジスタ１３６の交差連結のために、同じレベルの相互接続を提供する。当業者に知られているようにプロセスが続けられてもよい。
【００２４】
直接埋め込みストラップ１２０を提供することにより、エリアの増加が達成される。付加的な接触部の必要性を回避し、トランジスタ１３６を直接的に覆うように配設される金属線を設けることにより、約１０％から約３０％の間のエリアを節約することができる。これにより、半導体デバイス用にメモリーセルまたは部材をより高密度に配置することが可能となり、または、セル密度は保持したままで、メモリーセル、コンデンサあるいは他の部材をより大きなサイズにすることが可能になる。本発明を実施することにより、ランダム論理のエリア密度を増加させることができる。さらに、直接埋め込みストラップ１２０は、形成プロセスの間に自動的に配置されるので、従来生じていた接触部の誤配置という問題を好適に回避することができる。従来の接触部は、ゲートと拡散領域との両方に達しなければならないので、本質的に誤配置という問題を引き起こしやすい。
【００２５】
本発明は、プロセス選択肢として使用されればよく、基本的なプロセスに影響することなくプロセス順序に組み込まれてもよい。プロセス選択肢として実施される直接埋め込みストラップ１２０は、鋳造技術と両立することができない従来の局所的な相互接続の手法よりも有利である。従来のプロセスでは、実施のために特別な別個のプロセスライブラリ（library）が必要である。これにより、工業規格設計での製品の使用が抑制されている。
【００２６】
本発明は、伝導性層１１２を覆う犠牲層１１３上に行われるプロセスステップを含んでいる。ゲート積層物１０６の側壁の保護誘電性層１０８の幅、浅トレンチ絶縁（ＳＴＩ）ディボット（divots）、または活性領域（例えば、接合部１１４）における基板１０２の品質などのデバイスパラメータに影響が及ぼされることはない。
【００２７】
半導体デバイス用の同レベル接触相互接続に用いられる直接埋め込みストラップのための方法と装置のための好ましい実施形態（実例のためであり、制限されていない）を述べたが、当業者によって、上記の示唆（teachings）を考慮した修正や変更がなされるであろう。それゆえ、従属請求項により概説されるように、本発明の範囲と精神の範囲内で、開示された発明の特定の実施形態が変更されることは考えられる。従って、本発明は、特許法によって要求される詳細性と具体性とをもって説明されたが、特許請求の範囲と特許証によって保護されるべき範囲とは、従属請求項に記載されている。
【図面の簡単な説明】
【図１】  本発明に関し、ゲート積層物を覆うように堆積された伝導性層を示す半導体デバイスの断面図である。
【図２】  本発明に関し、ゲート積層物を覆うようにパターン化された犠牲誘電性層を示す、図１の半導体デバイスの断面図である。
【図３】  本発明に関し、伝導性層の直接埋め込みストラップ部分のシリコンの露出を示す、図２の半導体デバイスの断面図である。
【図４】  本発明に関し、形成された直接埋め込みストラップと拡散領域とを示す、図３の半導体デバイスの断面図である。
【図５】  本発明に関し、形成されたエッチストップ層、相互レベル誘電層および金属層を示す、図４の半導体デバイスの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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