(57)【特許請求の範囲】
【請求項１】
半導体基板、前記基板上の埋め込み絶縁層、及び、前記埋め込み絶縁層上のＳＯＩ層中のラテラルＭＯＳ装置を有するラテラル薄膜ＳＯＩ装置であって、第１の伝導型と反対の伝導型である第２の伝導型のボディ領域内に形成される前記第１の伝導型のソース領域と、前記ボディ領域に隣接した前記第１の伝導型のラテラルドリフト領域と、前記ラテラルドリフト領域により前記ボディ領域から横方向に空間的に隔てられる前記第１の伝導型のドレイン領域と、前記ラテラルドリフト領域上の絶縁領域と、前記ボディ領域の上から、前記ボディ領域に隣接した前記ラテラルドリフト領域上の前記絶縁領域の第１の部分上に延在するゲート電極と、前記絶縁領域上の導電物質で構成されたフィールドプレートを有する、ラテラル薄膜ＳＯＩ装置の製造方法であって、
前記ボディ領域の上から、前記ボディ領域に隣接したラテラルドリフト領域上の前記絶縁領域の第１の部分上及び前記絶縁領域の第２の部分上に延在する導電層を形成し、前記導電層を分断することにより、前記ゲート電極を形成すると共に、前記絶縁領域の第２部分上に前記フィールドプレートの第１の領域を形成するステップと、
前記フィールドプレートの第１の領域に電気的に接続し、前記フィールドプレートの第１の領域上から前記絶縁領域の第３の領域上に延在するフィールドプレートの第２の領域を形成するステップと、
ゲート・ドレイン容量を減少させるように前記フィールドプレートと前記ソース領域を電気的に接続するステップと、
を有するラテラル薄膜ＳＯＩ装置の製造方法。
【請求項２】
前記導電層がポリシリコン製であり、前記フィールドプレートの第２の領域が金属製である請求項１に記載のラテラル薄膜ＳＯＩ装置の製造方法。
【請求項３】
前記ラテラルＭＯＳ装置がＮＭＯＳ又はＰＭＯＳ装置のいずれか一方である請求項２のラテラル薄膜ＳＯＩ装置の製造方法。
【請求項４】
前記ラテラルＭＯＳ装置がＬＩＧＢ装置である請求項２のラテラル薄膜ＳＯＩ装置の製造方法。
【請求項５】
半導体基板、前記基板上の埋め込み絶縁層、及び、前記埋め込み絶縁層上のＳＯＩ層中のラテラルＭＯＳ装置を有するラテラル薄膜ＳＯＩ装置であって、第１の伝導型と反対の伝導型である第２の伝導型のボディ領域内に形成される前記第１の伝導型のソース領域と、前記ボディ領域に隣接した前記第１の伝導型のラテラルドリフト領域と、前記ラテラルドリフト領域により前記ボディ領域から横方向に空間的に隔てられる前記第１の伝導型のドレイン領域と、前記ラテラルドリフト領域上の絶縁領域と、前記ボディ領域の上から、前記ボディ領域に隣接した前記ラテラルドリフト領域上の前記絶縁領域の第１の部分上に延在するゲート電極と、前記絶縁領域上の導電物質で構成されたフィールドプレートと、を有し、
前記フィールドプレートは、前記ゲート電極と絶縁され、前記ゲート電極と同層からなる前記絶縁領域の第２の部分上の第１の領域と、前記フィールドプレートの第１の領域上から前記絶縁領域の第３の部分上に延在する第２の領域とからなり、前記フィールドプレート第１の領域及び第２の領域は電気的に接続され、
ゲート・ドレイン容量を減少させるように前記フィールドプレートは、前記ソース領域に電気的に接続されていることを特徴とするラテラル薄膜ＳＯＩ装置。
【請求項６】
前記フィールドプレートの前記第１の領域及び前記ゲート電極がポリシリコン製である請求項５に記載のラテラル薄膜ＳＯＩ装置。
【請求項７】
前記フィールドプレートの前記第２の領域が金属製である請求項６に記載のラテラル薄膜ＳＯＩ装置。
【請求項８】
前記ラテラルＭＯＳ装置が、ＮＭＯＳ装置である請求項７に記載のラテラル薄膜ＳＯＩ装置。
【請求項９】
前記ラテラルＭＯＳ装置が、ＰＭＯＳ装置である請求項７に記載のラテラル薄膜ＳＯＩ装置。
【請求項１０】
前記ラテラルＭＯＳ装置が、ＬＩＧＢＴ装置である請求項７に記載のラテラル薄膜ＳＯＩ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はラテラルドリフト領域及び伝導フィールドプレートを有するSilicon-on-Insulator (SOI)型の半導体装置の構造及びこれを作製する方法における改良に関する。特に本発明は、ラテラルドリフト領域を備えるトランジスタにおいて改良された構造を作製するための構造及び技術であって、ゲート電極の延長、又は、フィールド酸化物の上に横方向に延在するフィールドプレートが用いられ、全フィールドプレートを保持する一方で、ゲートに接続されているフィールドプレートの横方向の長さを低減することによりゲート・ドレイン容量が大幅に低減されるような、構造及び技術を示す。
【０００２】
【従来の技術】
高電圧及び高パワーの装置を作製するには通常、降伏電圧、大きさ、「オン」抵抗、製造の容易性、製造の信頼性、スイッチングサイクルタイム及びエネルギー消費等の分野において、いずれかを犠牲にして妥協をしなければならない。理想的には、このような装置は動作欠陥及び作製の複雑性を最小にしつつ全ての分野において優れた特徴を示す。
【０００３】
関連する米国特許第5,246,870号及び第5,412,241号に、ドリフト領域において線形的なドーピングプロファイルを提供することにより上昇した降伏電圧が達成されるという、基本となるSOI構造に対する改良が示されている。両特許とも本出願と共に共通に譲渡され、ここに参照として組み込まれる。これらSOI装置においては、ラテラルMOS構造におけるチャンネル又はボディと、ドレインと、の間のドリフト領域は、薄くなった部分及び横方向に見た場合の線形的なドーピング濃度プロファイル等の種々の特徴を備え、これは大幅に向上した降伏電圧特性を生じさせる。加えて、ドリフト領域内に伝導電荷を2倍許容するために、上部フィールドプレートが実質上一定の厚さのフィールド酸化物の上に設けられ、これにより降伏電圧を低下させること無く伝導損失が低減される。しかし、高い降伏電圧を保つために、ドリフト領域のソース側近くの伝導電荷の全量は非常に小さく保たれなければならず、このことは電流の流れの障害を生じさせ伝導損失の理想的な低減を妨害する。
【０００４】
基本となるSOI構造に関する他の改良が米国特許第5,648,671号に示され、これは線形的に傾斜したフィールド酸化物領域及び線形的なドーピングプロファイルを持つラテラル薄膜SOI装置を示し、これらの特徴は、降伏電圧を低下させること無く伝導損失を低減させる役目を果たす。この構造への他の改良が本出願と共通に譲渡された米国特許第5,969,387号に示される。前記特許は本明細書記載の発明の発明者の内の2人により共同発明されたものであり、本明細書に参照により組み込まれる。進歩的な高度化させた装置性能を提供することを目的とする、上記の特許の改良は、半導体薄膜の最大厚さの少なくとも約5倍の距離に亘って、上部酸化物層の一部の厚さをほぼ連続的な態様で増加させる一方、上部酸化物層即ちフィールド酸化物層の下にあるラテラルドリフト領域の一部の厚さをほぼ連続的な態様で減少させる、ということを開示する。
【０００５】
本出願と共通に譲渡された更に他の改良された高電圧薄膜装置が米国特許第6,028,337号に開示される。前記特許は本明細書記載の発明の発明者の内の2人により共同発明されたものであり、本明細書に参照により組み込まれる。この後者の改良は、この一般的な型の装置で通常起こる垂直方向の従来の空乏化に加えて、動作中に横方向にボディ領域に隣接するドリフト領域の一部を空乏化させるために、前記装置中に追加の構造を設けた。これらの従来技術による装置は例により示され、明らかに、従来技術には、基本的なSOI LDMOS構造に対する他の改良及び高度化をしたこれら装置の多くの他の種類がある。
【０００６】
基本的なSOI LDMOS装置に多くの重要な改良点を開示しながらも、従来技術の装置のいずれも、それ自身ドリフトチャンネルの上に横方向に延在するフィールド酸化物の上に横方向に延在する(ゲート電極に電気的に接続しており、且つ、ときには単純にこのゲート電極の延長部である)上部フィールドプレートの副産物である、増加したゲート・ドレイン容量という問題に対処していない。このような上部フィールドプレートは米国特許第5,246,870号及び第5,412,241号で最初に導入されたものであり、今ではこれは一般的に、標準的なSOI LDMOS構造の一部である。結果として生じる増加したゲート・ドレイン容量の問題は更に下で説明されるが、これは本発明の方法及び構造に係わる問題である。上記上部フィールドプレートの存在は増加したゲート・ドレイン容量を直接的に生じさせ、この結果として、トランジスタスイッチング中の増加したエネルギー消費、よって、エネルギーの非効率性につながる。
【０００７】
従って、高電圧、高電流の環境で高性能となることができるトランジスタ装置構造であって、動作パラメータ、特にはより低いゲート・ドレイン容量及び結果として生じるスイッチングの最中の減少したエネルギー消費が更に最適化されるようなトランジスタ装置構造を得ることが望ましい。
【０００８】
【発明が解決しようとする課題】
本発明は、上部フィールドプレートの利点を保ちつつも同時にこの装置のゲート・ドレイン容量を低減させ、よってスイッチング最中のエネルギー消費を低減させることにより、従来技術の上述の構造を改良することを目標とする。
【０００９】
【課題を解決するための手段】
これは、ゲート電極及び当該ゲート電極に電気的に接続されたフィールドプレートと、この装置のドリフト領域と、の重なりの低減により実行される。これは、全上部フィールドプレートを従来技術のままに保持しつつもゲート電極から分断させ、これらの部分をソースに再接続することによってゲート・ドレイン抵抗を減少させることにより、達成される。ポリシリコンゲート電極を分断させ、横方向に見てドレイン方向の部分をフィールドプレートに接続させてポリシリコンのソース方向の小さな一部だけをゲートに接続させておくことにより、更なる利点が実現される。
【００１０】
1つの実施例では、上部フィールドプレートは、ドリフト領域上に部分的に延在する、延長されたポリシリコンゲート接点と、前記ドリフト領域の多くの部分に横方向に突出した、前記ゲート接点に付着した金属フィールドプレートと、を有し、前記ポリシリコンゲート電極に付着していた前記金属フィールドプレートは前記ポリシリコンゲート電極から分断され、ソース接点に再び接続される。これは、ドリフト領域のゲートとの重なりが延長されたポリシリコンに合うようにこのゲート重なりを制限する。他の、及び好適な、実施例においては、上でかいつまんで説明されたように、延長されたポリシリコンゲート接点自体が2つの部分に分断される。装置のソース側の小さい方の一部分は、ゲート電極に接続されたままであってフィールド酸化物の小さい方の部分の上に延長され、他方の、金属フィールドプレートに接続されていたより大きい部分は、ソースに再接続され、ゲートとドリフト領域との重なりを制限し、よって、更に、ゲート・ドレイン容量を低減させる。
【００１１】
好ましい実施例の方法を用いることにより、スイッチング最中のエネルギー消費における大きな低減が達成される。この効果はドレイン電圧及びドレイン電流と共に増大する。
【００１２】
【発明の実施の形態】
図１及び２に示される従来のSOI LDMOS構造がここで説明され、次に、この改良案である本発明の好ましい実施例が図３及び図４を参照しながら説明される。
【００１３】
図１の簡略化された断面図においては、ラテラル薄膜SOI MOSトランジスタ20は、半導体基板22、埋め込み絶縁層24、及び、装置が作製される半導体表面層26を含む。このMOSトランジスタは、第1の伝導型のソース領域28、第2の反対の伝導型のボディ領域30、第1の伝導型のラテラルドリフト領域32、及び、これも第1の伝導型である、ドレイン領域34を含む。ドリフト領域に隣接するボディ領域の端は、参照番号30Aで示される。基本的な装置構造は、酸化物絶縁領域38により半導体表面層26から絶縁されるゲート電極36により完成する。本発明の範囲内で、本発明に用いられるMOSトランジスタ構造は、好適には、段差のある酸化物(stepped oxide)領域38A及び38B、フィールド部分を形成する延長されたゲート電極構造36A、ゲート電極36及び延長されたゲート電極36Aを覆う絶縁酸化物層42、金属又は同等の導電物質製の上部フィールドプレート44、装置のドレイン側に横方向に突出する上部フィールドプレートの延長部44A、及び薄くなったラテラルドリフト領域部分32A、等の種々の性能を向上させる特徴を有する。これら全ては前述の従来技術に詳細に説明されており、本発明に用いられるMOSトランジスタ構造は、これら全ての特徴を、本発明の範囲又は精神から離れることなく、多数の種々の他の性能を向上させる所望の特徴と共に有する。更に、MOSトランジスタ20は、ボディ領域30内に位置する、ボディ領域と同じ伝導型だがより高濃度にドープされたソース領域28に接触する表面接触領域40も含んでもよい。ドレイン・ソース電圧が数百ボルトのオーダーである高電圧アプリケーションの利用のためには、導電性の上部フィールドプレートは、電圧を保持するために必要なものであることに注意されたい。
【００１４】
当然のことながら、これら図に示される簡略化された代表的な装置は特定の装置構造を示すが、装置形状及び装置構成の両方における幅広い変形例が本発明の範囲内で用いられることが可能である。
【００１５】
図２は、非常に類似した従来のSOI LDMOSトランジスタのより詳細な型を示す。よって、図２中で図１と同一の番号を持つ領域は、同一の構造要素を表し、これ以上は説明されない。図２は更に、装置形状及び構成をより正確な態様で示しているが、当然のことながら、上述のとおり、図２〜４等のより詳細な図でさえも実際の装置の簡略化されたものであり、総合的な図化ではない。
【００１６】
図２〜４に関して、図１に見られる構造と異なるか又は潜在的に異なって見える構造のみが説明され、図２〜４において図１と同一の参照番号を持つ全ての他の装置構造及び要素は同一の装置構造又は要素を示すと理解されたい。
【００１７】
図２は例として、トランジスタ構造のNMOS構成を示す。図２に関して、延長されたポリシリコンゲート電極構造36Aに接続された金属上部フィールドプレート44、上部フィールドプレートの延長部44A、及び、上部フィールドプレート44及び上部フィールドプレートの延長部44Aの上の絶縁層51、並びに、本装置のゲート36、ソース28及びドレイン34への3つの金属接点(それぞれ要素52、53及び54と呼ばれる)、が追加で示される。図２に示される前記上部接点52、53及び54における第2の金属層の使用は、各接点における入力インピーダンスが低くなることを許容し、これは従来技術において知られているように望ましい特性である。
【００１８】
更に、図の左から右への、つまり、ドリフト領域のソース側からドレイン側への、ラテラルドリフト領域32の明るい状態から暗い状態への陰影の増加は、従来技術において知られるように、ドレイン方向へ近接する増加するドーピングプロファイルを示す。このような増加したドーピングは線形的であってよく、又は、従来技術において知られる若しくは知られ得るように、一定の状況では有用であるような幾つかの他のプロファイルも用いられる。
【００１９】
最後に図２は、ゲート電極36、36A及びドリフト領域32の間のフィールド酸化物領域38、38A及び38Bに沿っての容量を示し、これらはゲート・ドレイン容量Cdgとして示される(そしてこのゲート・ドレイン容量と等価である)。見て分かるとおりこの容量は、ゲート電極と、金属フィールドプレート44及び延長されたフィールドプレート44A等の、ゲート電極36及び延長されたゲート電極36Aに電気的に接続された全ての伝導構造と、の間の重なりに直接的に依存する。このことは、容量が、電荷移送プレート(この場合は伝導ゲート電極及び/又は上部のフィールドプレート、及び、下部のドリフト領域)の面積に比例するという
キャパシタの一般的な特性に見合ったものである。
【００２０】
当該分野では、例えば蛍光又はガス放電ランプの駆動回路等、一連のパルスが必要とされるアプリケーション等におけるように、トランジスタがスイッチオン/オフされるときには、エネルギーが消費することがよく知られている。更によく知られているように、消費されたエネルギーはゲート・ドレイン容量に比例する。よって、トランジスタスイッチングにおいて消費されるエネルギーを低減する便利な方法は、ゲート・ドレイン容量を低減させることである。
【００２１】
ゲート・ドレイン容量を減少させる明らかな方法は、延長されたゲート36A、金属上部フィールドプレート44、及び延長された上部フィールドプレート44A構造を除去することであるが、これは、例えば米国特許第5,412,241号等の従来技術において説明されこれにより既知である、上部フィールドプレート及びこの上部フィールドプレートの延長部の利点、並びに、上部フィールドプレート及び延長されたゲート電極等を用いる基本的なSOI構造に対する多数の改良点等を無効にする。
【００２２】
よって、本発明の方法及び構成は、延長されたゲート及びフィールドプレート構造の利点を保持して電圧を保持しつつ、ゲート・ドレイン容量を減少させ、これにより、スイッチング最中のエネルギー消費を減少させることを目的とする。
【００２３】
本発明の第1の実施例は次に図３を参照して説明される。図３は、1つの例外を除いては図２に示されたものと同一の装置構成を示す。延長されたポリシリコンゲート電極36Aはもはや上部フィールドプレート44に接続されていない。図２及び３の比較により、図２中の金属フィールドプレート44、よって、その同じ44Aの延長部が、延長されたポリシリコンゲート電極36Aから分断されたことが分かる。上部フィールドプレート44及び延長部44Aはソースに接続されているが、この接続は示されない。図２中の外部接点52は、図２ではゲート電極への外部接点であったが、第1の実施例においてはゲートに接続されておらず、従って、新しい構造55がゲート電極への金属接点として働く(外部接点は示されない)。
【００２４】
これら変更の結果として、本発明の第1の実施例によると、ゲートとドリフト領域との重なりは大きく減少している。結果として、ゲート・ドレイン容量も減少している。図３を参照すると、ゲート・ドレイン容量は、以前はフィールド酸化物のドレイン側、即ち図３の右側に存在していたが、ここではドレイン・ソース容量Cds300に置換されている。フィールド酸化物の左側、即ちソース側では、ゲート・ドレイン容量は残り、図３中で要素301と示される。ゲート・ドレインの重なりのこの減少及び対応するゲート・ドレイン容量の低減の結果として、本発明の第1の実施例である図３に示されるトランジスタ構造のスイッチング中のエネルギー消費は大きく、これは以下でより定量的に説明される。
【００２５】
本発明の第2の実施例が次に図４を参照して説明される。図４は、1つの小さな変更点を除いては図３と同一である。図３では、ポリシリコンゲート電極は1つの連続的な構造36及び36Aであり、図３中でソース領域から右方向、即ちドレイン方向に、装置フィールド酸化物に横方向に沿って延在する。図４では、ポリシリコンゲート電極のより大きな部分36B (図３中で36Aと示される構造は図４では36A(依然ゲートに接続されている)及び36B(ゲートから分断されている)と呼ばれる2つの区域に分割されていることに注意されたい)はゲートとの電気接点から分断され、図２で示される装置と同様に上部フィールドプレート44に再接続されている。上部フィールドプレート44及びこの上部フィールドプレートの上に配置される金属コネクタ52Aは、ポリシリコンフィールドゲート36Bの分断された一部にのみ接続され、ゲートとは電気的に接続されていないため、残りのポリシリコンゲート電極の上にある新しい金属ゲート接点55は、ゲートをこの接点を通じて外部から接続することが依然必要であるため依然存在している。
【００２６】
図３に示される本発明の第1の実施例と同様、フィールドプレート44、フィールドプレートの接点への外部コネクタ52A、及び、ポリシリコン延長部36B(ここではゲートから分断されている)は、ソース接点に再接続されるが、この接続はまた示されていない。第2の金属層の使用、よって上部接点52、53及び54の作製は、各接点における入力インピーダンスが低くなることを可能にすることにより、また、下部の金属層を壊して上部フィールドプレート44を下部ソース接点60と接続させるという必要性を排除することにより、フィールドプレートの接点52A (既に外部ゲート接点ではないため新しい番号を付けられた)のソース外部接点53への再接続を容易にすることに注意されたい。
【００２７】
この変形の結果として、ゲート・ドレイン容量は、最も左の、即ちフィールド酸化物のソース方向の部分に制限され、フィールド酸化物のほとんどが、上部フィールドプレート延長部44Aとドリフト領域32との間にも、分断されたポリシリコンフィールドプレート36Bとドリフト領域32との間にも現れる、図４中でCds400として示されるドレイン・ソース容量を持つ。この変形例からの利点は、大幅に減少したゲート・ドレイン容量Cdg401の結果として、トランジスタスイッチングの最中に経験されるエネルギー消費に更に大きな減少を生じさせる。これらの理由から、第2の実施例が好ましい実施例である。
【００２８】
図５では、ピコファラドで測定されたゲート・ドレイン容量Cdgの変化がドレイン・ソース電圧VDSに対してプロットされる。図５は均等メモリでプロットされ、分かるように、3つのプロットの間には容量に大きな違いがある。プロット501は、従来のSOI LMDOSトランジスタ構造である、図２で示される構造に関係する。分かるように、ゲート・ドレイン容量は、確かにVDSと共に減少してはいるが、高いVDSに対しては幾分高い値を保っている。プロット502は、高いVDSにおいてゲート・ドレイン容量を大きく低減させる、本発明の第1の実施例である、図３に示されるトランジスタ構造に関係する。最後に、図４に示されるトランジスタ装置構造に関するプロット503は、本発明の第2の、そして好ましい、実施例であるが、100ボルトより大きいVDSに対して、ゲート・ドレイン容量を極めて小さい値に効果的に導き、装置の動作の際に、エネルギー消費に関して大きな効果を生じさせる。
【００２９】
図５に見られるように、プロット502及び503においてゲート・ドレイン容量がドレイン電圧と共に減少するだけでなく、ドレイン電圧に対する減少速度も、ドレイン電圧が上昇すると共に上昇する。よって、図３及び４に示されるトランジスタ構造の高いドレイン電圧における動作において、ゲート・ドレイン容量の減少は大きく、高い電圧スイッチング動作において重要な利点を提供する。
【００３０】
図２〜４に示されるトランジスタのスイッチングサイクル毎のエネルギー消費を比較するグラフ図が図６に示される。プロット601は、従来のSOI LDMOS構造である、図２に表されるトランジスタ構造のスイッチングサイクル毎の推定されたエネルギー損失である。ここで見られるように、VDSの増加と共に、エネルギー消費は増加し続ける。プロット602は、スイッチングサイクル毎の推定されたエネルギー損失を制限する本発明の第1の実施例である図３に示される構造に関する。最後に、プロット603は、本発明の第2の実施例である図４に示されるトランジスタ装置で測定されたスイッチングサイクル毎の推定されるエネルギー損失である。ここではエネルギー損失に大きな減少が見られ、VDSが増加すると共にエネルギー損失が非常に大きな速度では増加しないような、幾分平らなプロット特性が現れている。図６に示されるプロットはログ目盛りであり、プロット601と602との間の見かけ上の小さな違いは、見かけよりも大幅に大きく、図４に示される構造により実現される、プロット603として示されるエネルギー節約は、著しく大きいということに注意されたい。
【００３１】
図６から見られるように、好ましい第2の実施例の装置についての消費エネルギーは図２に示される従来のSOI LMDOS構造と比較して約25倍低い。これが、本発明の好ましい実施例が図４に示されるような分割されたポリ構造である理由である。一定量の容量、又は、図４の構造におけるよりも低いソース・ドレイン容量が特定のアプリケーションにおける所望の特性でない限り、分割されたポリ構造により達成されるゲート・ドレイン容量のほぼ完全な除去が最適な装置構造になる。
【００３２】
本発明の第1及び第2の実施例の利点を完全且つ明確に説明するようこれらの結果を更に他の態様で示すために、以下の表１は、図２〜４に示される3つの構造のそれぞれについての、アンペアで示されるドレイン電流、対、マイクロジュールで示されるエネルギー損失の一覧である。
【００３３】
【表１】
0004123935.tif 000002
表１−スイッチングサイクル毎のエネルギー損失(マイクロジュール)
【００３４】
表１では、Vdrain=400V、Vgate=10Vとして、3つのドレイン電流レベル(ID列)において測定が行われた。次の3つの列は3つの測定されたドレイン電流のそれぞれにおける3つのトランジスタ構造のそれぞれに対するサイクル(オン/オフ)毎のエネルギー損失を含む。
【００３５】
この検査のための装置は6Aの最大定格電流のために設計され、この電流においては第2の実施例の分割されたポリ設計は、従来の装置よりも4倍優れ、第1の実施例の装置よりも2倍優れている。エネルギー損失の違いは、より低い電流に移行すると共に小さくなるが、大きなドレイン電流に関しては依然いくらかの改良を示す。
【００３６】
以上は本発明の第1の実施例及び好ましい実施例を説明するが、当業者には、無数の種々の変更例及び変形例が使用可能であり、第1の実施例及び第2の好ましい実施例の構造の延長が、いかなるトランジスタ構造に対しても使用可能であることが理解されるであろう。特にはこれらのトランジスタ構造は、例えば、横に延長したゲート及び/又は該ゲートに電気的に接続された上部フィールドプレートと、ラテラルドリフト又はドレイン領域との間の重なりから生じる大きなゲート・ドレイン容量があるような構造である。よって、例えばLIGBT等も、既知の及びこれから知られるべき全ての変形例及び発展例等により、本発明の方法及び構成から大きく利されるであろう。このような無数の可能な変形例は請求項によりカバーされるということが意図されている。
【図面の簡単な説明】
【図１】  従来のラテラル薄膜SOI装置の簡略化された断面図。
【図２】  従来のラテラル薄膜SOI装置のより詳細な断面図。
【図３】  本発明の第1の実施例による、図２の従来構造の改良。
【図４】  本発明の第2の実施例による、図２の従来構造の改良。
【図５】  従来技術の従来構造及び本発明の好適な実施例の構造の、ドレイン容量CGD対ドレイン・ソース電圧VDSのプロット。
【図６】  従来技術の従来構造及び本発明の好適な実施例の構造の、VDSの関数としてのスイッチングサイクル毎の推定されるエネルギー損失のプロット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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