(57)【特許請求の範囲】
【請求項１】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、
前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が第２の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域にダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のゲート電極をそれぞれ設けて前記第２のゲート電極下の前記第１の絶縁膜を第２のゲート絶縁膜とならしめ、
前記第１導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型トランジスタの形成領域において、前記第２のゲート電極をマスクにして、前記第２のゲート電極の両側に第２導電型のソース／ドレイン領域を設け、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第２のゲート電極及び前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第２の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上の前記第１の絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成して、前記第１のゲート電極下の前記第１の絶縁膜を第１のゲート絶縁膜とならしめ、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、エルビウムシリサイドである半導体装置の製造方法。
【請求項２】
前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料の仕事関数は、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項１記載の半導体装置の製造方法。
【請求項３】
前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、多結晶シリコンゲルマニウム混晶である請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記マスク材料層が、下から順にｐ＋型シリコンゲルマニウム混晶、シリコン窒化膜の積層膜である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、
前記半導体領域上に第３の絶縁膜を形成した後、マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設け、
前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかし、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部と、前記第２のダミーゲート電極の上部とが露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、前記第１のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第３の導電性材料を埋め込んで第３のゲート電極を形成して、前記第３のゲート電極下の前記第３の絶縁膜を第３のゲート絶縁膜とならしめ、露出した前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第４の導電性材料を埋め込んで第４のゲート電極を形成して、前記第４のゲート電極下の前記第３の絶縁膜を第４のゲート絶縁膜とならしめ、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドである半導体装置の製造方法。
【請求項６】
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、
前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、ｐ+型ポリシリコン又はｐ+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかであり、
前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、ｐ+型ポリシリコン又はｐ+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかである請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記第３のゲート電極の構成が、少なくとも前記第３のゲート絶縁膜に接するエルビウムシリサイドと、その上を覆うｐ+型ポリシリコン又はｐ+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかと、を含み、前記第４のゲート電極のうち、少なくとも前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、前記第３のゲート電極において、エルビウムシリサイドを覆う材料と同一であり、
前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、前記第４のゲート電極の構成が、少なくとも前記第４のゲート絶縁膜に接するエルビウムシリサイドと、その上を覆うｐ+型ポリシリコン又はｐ+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかと、を含み、前記第３のゲート電極のうち、少なくとも前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、前記第４のゲート電極において、エルビウムシリサイドを覆う材料と同一である請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記マスク材料層が、シリコン窒化膜である請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板の全体が半導体である請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、
前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が第２の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域にダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のゲート電極をそれぞれ設けて前記第２のゲート電極下の前記第１の絶縁膜を第２のゲート絶縁膜とならしめ、
前記第１導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型トランジスタの形成領域において、前記第２のゲート電極をマスクにして、前記第２のゲート電極の両側に第２導電型のソース／ドレイン領域を設け、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第２のゲート電極及び前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第２の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上の前記第１の絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成して、前記第１のゲート電極下の前記第１の絶縁膜を第１のゲート絶縁膜とならしめ、
前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去して前記ダミーゲート電極を露出させ、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、エルビウムシリサイドである半導体装置の製造方法。
【請求項１３】
前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第１の絶縁膜を除去した後、前記第１のゲート絶縁膜を形成することを特徴とする、請求項１２に記載の半導体装置の製造方法
【請求項１４】
前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項１２に記載の半導体装置の製造方法
【請求項１５】
前記マスク材料層のうち、前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、ｐ＋型シリコンゲルマニウム混晶層である請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後、マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設け、
前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかし、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部と、前記第２のダミーゲート電極の上部とが露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、前記第１のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第３の導電性材料を埋め込んで第３のゲート電極を形成して、前記第３のゲート電極下の前記第３の絶縁膜を第３のゲート絶縁膜とならしめ、露出した前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第４の導電性材料を埋め込んで第４のゲート電極を形成して、前記第４のゲート電極下の前記第３の絶縁膜を第４のゲート絶縁膜とならしめ、
前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去し、
ｎ型電界効果型トランジスタを形成する領域において、スリット中のゲート絶縁膜上に埋めこむ導電性材料がエルビウムシリサイドである半導体装置の製造方法。
【請求項１７】
前記第１または第２のダミーゲート電極を選択的に除去することにより前記第１または第２のスリットをそれぞれ設けたのち、前記第１または第２のスリット中において、第３の絶縁膜を除去した後、改めて第３または第４のゲート絶縁膜をそれぞれ形成することを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１または第２のダミーゲート電極を選択的に除去することにより前記第１または第２のスリットをそれぞれ設けたのち、前記第１または第２のスリット中の第３の絶縁膜をそれぞれ第３または第４のゲート絶縁膜として用いることを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第４の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項１６に記載の半導体装置の製造方法
【請求項２０】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後、マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設け、
前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかし、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部と、前記第２のダミーゲート電極の上部とが露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、第１のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第３の導電性材料を埋め込み、前記第２のダミーゲート電極周辺の第３の導電性材料を除去したのち、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中の前記第３の絶縁膜上、及び第１のスリット中の第３の導電性材料上に第４の導電性材料を同時に埋め込み、前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成し、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２１】
少なくとも表面に半導体領域を持つ基板上に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域と、前記第１導電型トランジスタの形成領域に設けられた第１導電型のソース／ドレイン領域と、前記第２導電型トランジスタの形成領域に設けられた第２導電型のソース／ドレイン領域と、前記第１トランジスタの形成領域上、及び前記第２トランジスタの形成領域上に配設された第３の絶縁膜と、前記第３の絶縁膜上に配設された第４の絶縁膜と、前記第１導電型のソース／ドレイン領域を除く前記第１導電型トランジスタの形成領域上の前記第３の絶縁膜が露出するように、前記第４の絶縁膜に配設された第１のスリットと、前記第２導電型のソース／ドレイン領域を除く前記第２導電型トランジスタの形成領域上の前記第３の絶縁膜が露出するように、前記第４の絶縁膜に配設された第２のスリットと、前記第１のスリット中の前記第３の絶縁膜上に配設された第３の導電性材料と、を有する基板に対して、
前記第２のスリット中の前記第３の絶縁膜上、及び前記第１のスリット中の第３の導電性材料上に、第４の導電性材料を同時に埋め込み、前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成し、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２２】
前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成した後、前記第１のスリット外部の前記第４の導電性材料と、前記第２のスリット外部の前記第４の導電性材料とを、平坦化工程により同時に取り除くことを特徴とする、請求項２０または２１に記載の半導体装置の製造方法。
【請求項２３】
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後、マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設け、
前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかし、
少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部と、前記第２のダミーゲート電極の上部とが露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、第１のスリット中において、前記半導体領域上の前記第３の絶縁膜を介して第３の導電性材料を埋め込み、前記第２のダミーゲート電極周辺の第３の導電性材料を除去したのち、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中の前記第３の絶縁膜上、及び第１のスリット中の第３の導電性材料上に第４の導電性材料を同時に埋め込み、さらに前記第１のスリット中の第４の導電性材料上、及び前記第２のスリット中の第４の導電性材料上に第５の導電性材料を同時に埋め込み、前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成し、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２４】
少なくとも表面に半導体領域を持つ基板上に第１導電型トランジスタの形成領域と、第２導電型トランジスタの形成領域と、前記第１導電型トランジスタの形成領域に設けられた第１導電型のソース／ドレイン領域と、前記第２導電型トランジスタの形成領域に設けられた第２導電型のソース／ドレイン領域と、前記第１トランジスタの形成領域上、及び前記第２トランジスタの形成領域上に配設された第３の絶縁膜と、前記第３の絶縁膜上に配設された第４の絶縁膜と、前記第１導電型のソース／ドレイン領域を除く前記第１導電型トランジスタの形成領域上の前記第３の絶縁膜が露出するように、前記第４の絶縁膜に配設された第１のスリットと、前記第２導電型のソース／ドレイン領域を除く前記第２導電型トランジスタの形成領域上の前記第３の絶縁膜が露出するように、前記第４の絶縁膜に配設された第２のスリットと、前記第１のスリット中の前記第３の絶縁膜上に配設された第３の導電性材料と、を有する基板に対して、
前記第２のスリット中の前記第３の絶縁膜上、及び前記第１のスリット中の第３の導電性材料上に、第４の導電性材料を同時に埋め込み、さらに前記第１のスリット中及び前記第２のスリット中の第４の導電性材料上に第５の導電性材料を同時に埋め込み、前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成し、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２５】
前記第１のスリット中に第３のゲート電極を、前記第２のスリット中に第４のゲート電極を、それぞれ形成した後、前記第１のスリット外部の前記第５の導電性材料と、前記第２のスリット外部の前記第５の導電性材料と、を、平坦化工程により同時に取り除くことを特徴とする、請求項２３または２４に記載の半導体装置の製造方法。
【請求項２６】
前記平坦化工程が、エッチングまたは研磨によることを特徴とする、請求項２２または２５に記載の半導体装置の製造方法。
【請求項２７】
前記研磨がＣＭＰであることを特徴とする、請求項２６に記載の半導体装置の製造方法。
【請求項２８】
半導体上にゲート絶縁膜を介して導電性のゲート電極が設けられ、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタの第３のゲート電極は第３のゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタの第４のゲート電極は第４のゲート絶縁膜に接して、第２の導電性材料が設けられた構造を持ち、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドである半導体装置。
【請求項２９】
半導体上にゲート絶縁膜を介して導電性のゲート電極が設けられ、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタの第３のゲート電極は第３のゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタの第４のゲート電極は第４のゲート絶縁膜に接して、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持ち、
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、エルビウムシリサイドであり、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドである半導体装置。
【請求項３０】
前記第１導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料と、前記第２導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料は同一工程において堆積されたものであることを特徴とする請求項２８または２９に記載の半導体装置。
【請求項３１】
ゲート電極において前記第２の導電性材料が、第３の導電性材料の下方及び側方に設けられることを特徴とする請求項２９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁体上の半導体層にチャネルが形成されてトランジスタ動作を行う電界効果トランジスタ（ＳＯＩ−ＭＯＳＦＥＴと略記する。ＳＯＩは、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ、又は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  Ｉｎｓｕｌａｔｏｒの略称）において、基板浮遊効果を抑制する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
通常の半導体基板を用いる第１導電型の電界効果トランジスタでは、余剰な第２導電型キャリアは半導体基板に排出されるので、第２導電型キャリアがチャネル近傍に残留することは無い。その例として、前記第１導電型をｎ型としたｎチャネル電界効果トランジスタの場合を、図１１（ａ）に示す。
【０００３】
図中３０１はｐ型シリコン基板、３０６はｎ +型ソース領域、３０７はｎ +型ドレイン領域、３０４はゲート酸化膜、３０５はゲート電極、３０８はチャネル形成領域である。この場合、第１導電型キャリアは電子で図中ではｅの記号で示し、第２導電型キャリアは正孔で図中ではｈの記号で示している。トランジスタ動作中にｎ +型ドレイン領域３０７近傍でキャリアが原子に衝突することにより余剰な正孔ｈが発生しても、正孔ｈはｐ型シリコン基板３０１の下の方に流れていくので、チャネル近傍には残らない。なお、ここでチャネル形成領域３０８とは、しきい値電圧よりも高い電圧をゲート電極に加えた場合に、ｐ型シリコン基板３０１表面においてチャネルが形成される位置及びチャネルが形成される位置の下部に位置する不純物濃度の低い半導体領域を指す。
【０００４】
ところが、絶縁体上のシリコン半導体層にチャネルが形成される電界効果トランジスタ（ＳＯＩ−ＭＯＳＦＥＴ）では、シリコン半導体層の下に絶縁体があるために、余剰な第２導電型キャリアが有効に排除されないという問題がある。その現象を、ｎチャネルＳＯＩ−ＭＯＳＦＥＴの場合を例として図１１（ｂ）に示す。
【０００５】
３１１はＳＯＩ構造（絶縁体上に半導体層が設けられた構造）を支持する支持基板、３１２、３１３はＳＯＩ構造を構成するそれぞれ埋込酸化膜、シリコン半導体層（ＳＯＩ層）である。この場合、余剰な正孔ｈは、絶縁体である埋込酸化膜３１２に邪魔されて支持基板３１１に流れ込めない。このため、チャネル近傍に余剰な正孔が蓄積し、しきい値電圧（トランジスタがオフ状態からオン状態に遷移するゲート電圧の値）等、素子の特性が変動してしまう。
【０００６】
この問題は基板浮遊効果、または寄生バイポーラ効果等と呼ばれる。余剰となる第２導電型キャリアは、ｎ型電界効果トランジスタでは正孔、ｐ型電界効果トランジスタでは電子である。
【０００７】
余剰な第２導電型キャリアが発生するのは、次の四つの原因のうち、いずれかが起こった場合である。これらの原因について、ｎ型電界効果トランジスタを例に説明する。
【０００８】
（第１の原因）チャネルの電子がドレイン端で加速され、衝突電離を起こして正孔を発生させることである。
【０００９】
（第２の原因）ゲート電圧の変化に伴う電位分布の変化により、余剰キャリアが発生することである。詳しくは以下の通りである。一般に、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ（少なくともゲートにしきい値電圧以上の電圧が印加された状態でシリコン半導体層が完全に空乏層となるＳＯＩ−ＭＯＳＦＥＴ）では、ゲート電圧が低い場合には、シリコン半導体層の電位が下がり、シリコン半導体層中の正孔濃度は高い値において平衡状態になる。一方、ゲート電圧が高い場合には、シリコン半導体層の電位が高くなり、シリコン半導体層中の正孔濃度が低い状態で平衡状態になる。ここで、回路動作中にゲート電圧が一旦低くなり（ソース電位が高くなった結果、相対的にゲート対ソース電圧が低くなる場合を含む）、正孔濃度が高い状態で平衡に達したのち、ゲート対ソース電圧を高電圧に変化させると、シリコン半導体層中における正孔の平衡濃度は高い値から低い値へ変化することになるが、低ゲート電圧時に平衡を実現していた高濃度な正孔は、速やかには排除されず、高ゲート電圧時の平衡濃度に対しては余剰となる正孔が、シリコン半導体層中に残留した状態になる。また、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴ（しきい値電圧以上でもシリコン半導体層中が完全に空乏層とならないＳＯＩ−ＭＯＳＦＥＴ）では、低ゲート電圧時には空乏層が狭いためにシリコン半導体層中の正孔量が多い状態で平衡が実現し、高ゲート電圧時には、空乏層が広がってシリコン半導体層中の正孔量が少ない状態で平衡が実現するので、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴと同様に、ゲート対ソース電圧を低電圧から高電圧に変化させた場合に、余剰キャリアが発生する。
【００１０】
（第３の原因）ソース電圧またはドレイン電圧の変化に伴う電位分布の変化により、余剰キャリアが発生することである。これは、ドレイン電圧、ソース電圧が変化し、シリコン半導体層中の電位分布が変わると、それに伴い平衡状態における正孔濃度、または平衡状態における正孔の総量が変化することにより、第２の原因による場合と類似の効果が発生することである。
【００１１】
（第４の原因）アルファ線等の高エネルギー粒子によって、電子・正孔対が発生し、電子はドレインに吸収されるのに対して、正孔はシリコン半導体層に残留してしまうことである。
【００１２】
また、上の過程とは逆の順序で発生する基板浮遊効果も存在する。これは、通常の第１導電型の電界効果トランジスタでは、第２導電型キャリアが基板から供給されるのに対して、ＳＯＩ−ＭＯＳＦＥＴでは埋込絶縁層があるために、第２導電型キャリアが基板から供給されず、第２導電型のキャリアが不足して、特性が変動するという問題である。これは、上記第２の原因、第３の原因により第２導電型キャリアが余剰となることと、表裏をなす問題である。これは、上記第２の原因、第３の原因によって余剰なキャリアが発生する時とは逆の順序で、バイアス電圧を変化させた場合に発生する。 これは余剰なキャリアではなく、キャリアの不足が原因となる基板浮遊効果と言える。
【００１３】
基板浮遊効果を抑制するためには、シリコン半導体層中で縦方向の電位差を小さくすることにより、余剰キャリアがソースに流入する際の電位障壁を小さくすることが有効である。これは、例えば、土屋らにより、非特許文献１（アイ・イー・イー・イー、トランザクション  オブ  エレクトロン  デバイシズ  ４５巻１１１６頁から１１２１頁（Ｔ．Ｔｓｕｃｈｉｙａ他、ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  特に図面４））、黄らによる非特許文献２（電子情報通信学会英文論文誌、Ｅ８０−Ｃ巻８９３頁から８９８頁（Ｒ．Ｋｏｈ 他、ＩＥＩＣＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ．  特に図面７及び８））に記載されている。
【００１４】
【非特許文献１】
ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４５巻（１１１６−１１２１頁、図面４）
【非特許文献２】
電子情報通信学会英文論文誌、Ｅ８０−Ｃ巻（８９３−８９８頁、図面７，８）
【００１５】
【発明が解決しようとする課題】
ＳＯＩ層中の縦方向電位差を小さくして、基板浮遊効果を抑制しようとした場合、縦方向の電界が小さくなる結果、薄いゲート酸化膜を持つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、しきい電圧がｎチャネルトランジスタでは低くなりすぎ、ｐチャネルトランジスタでは高くなりすぎる（ソース電圧を基準にしたしきい値電圧の絶対値が小さくなりすぎる）。ここでｎチャネルトランジスタにおいてしきい値電圧を上げるために、あるいはｐチャネルトランジスタにおいてしきい値電圧を下げるために、通常の金属ゲートを用いると、ｎチャネルトランジスタではしきい値電圧が高くなりすぎ、ｐチャネルトランジスタでは低くなりすぎる（ソース電圧を基準にしたしきい値電圧の絶対値が大きくなりすぎる。）。特に、ｐ型電界効果トランジスタに金属ゲートを用いると、しきい値の絶対値が高くなりすぎる（ＳＯＩ層裏側の界面電荷、固定電荷の影響があるので）。また、ＳＯＩ層中の電位差を小さくすると、ドレイン電圧が高い場合にバックチャネルが形成されやすくなり、特性が劣化する。これらは通常、金属ゲートとして用いられる材料であるＴａ、ＴｉＮ、Ｗ等は、仕事関数がシリコンの禁制帯中央付近にあることに起因する。
【００１６】
本発明の目的は、ＳＯＩ基板（ＳＯＩ構造を持つ半導体基板）に形成される半導体装置において、基板浮遊効果を抑制するとともに、バックチャネルを抑制することのできる電界効果トランジスタを搭載した半導体装置とその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体装置の第１の製造方法は、少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が第２の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域にダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のゲート電極をそれぞれ設けるとともに、前記第２のゲート電極下の前記第１の絶縁膜を第２のゲート絶縁膜とならしめ、前記第１導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型トランジスタの形成領域において、前記第２のゲート電極をマスクにして、前記第２のゲート電極の両側に第２導電型のソース／ドレイン領域を設け、少なくとも前記第１導電型のソース／ドレイン領域の上方、前記第２導電型のソース／ドレイン領域の上方、前記第２のゲート電極及び前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第２の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第１のゲート絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成することを特徴とし、ｎ型の電界効果トランジスタに関しては、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さく、具体的には、前記ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、エルビウムシリサイドである、というものである。
【００１８】
ｐ型の電界効果トランジスタに関しては、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料の仕事関数は、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、具体的には、前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、多結晶シリコンゲルマニウム混晶である、というものである。
【００１９】
又、上記半導体装置の製造方法において、前記マスク材料層が、下から順にｐ +型シリコンゲルマニウム混晶、シリコン窒化膜の積層膜が用いられる。
【００２０】
次に、本発明の半導体装置の第２の製造方法は、少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設けるとともに、前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかして、少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、前記第１のスリット中において、前記半導体領域上に第３のゲート絶縁膜を介して第３の導電性材料を埋め込んで第３のゲート電極を形成し、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中において、前記半導体領域上に第４のゲート絶縁膜を介して第４の導電性材料を埋め込んで第４のゲート電極を形成することを特徴としている。
【００２１】
ｎ型の電界効果トランジスタに関しては、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さく、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さく、具体的には、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドである、というものである。
【００２２】
ｐ型の電界効果トランジスタに関しては、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、具体的には、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、ｐ +型ポリシリコン又はｐ +型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかである、というものである。
【００２３】
上述した本発明の半導体装置の第２の製造方法は、具体的には、前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記第３のゲート電極の構成が、少なくとも前記第３のゲート絶縁膜に接するエルビウムシリサイドと、その上を覆うｐ +型ポリシリコン又はｐ +型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかと、を含み、前記第４のゲート電極のうち、少なくとも前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、前記第３のゲート電極において、エルビウムシリサイドを覆う材料と同一である、という構成も有し、又、前記マスク材料層が、シリコン窒化膜である、という構成も有している。
【００２４】
上述した本発明の半導体装置の第１、２の製造方法に共通する形態として、前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される、或いは、前記基板の全体が半導体である、という構成を有する。
また、本発明の半導体装置は、半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料が設けられたものである。
あるいは半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持つことを特徴とする半導体装置を開示している。
これらの半導体装置において、第１導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料と、第２導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料は同一工程において堆積されたものであることが望ましい。また上述の後者の半導体装置においては、ゲート電極において前記第２の導電性材料が、第３の導電性材料の下方及び側方に設けられることが好適である。
【００２５】
【発明の実施の形態】
本発明の第１の実施形態による電界効果トランジスタを図１、２を参照しながら説明する。図１（ａ）は本発明の第１の実施形態による電界効果トランジスタの断面図、図２は、図１（ａ）の切断線Ｘ−Ｘ’に沿った電位分布である。
【００２６】
支持基板１上の埋込絶縁膜２上に半導体層３が設けられ、半導体層３上にゲート絶縁膜４を介してある一定の幅を持つ導電体よりなるゲート電極５が形成される。ゲート電極５の両側では半導体層３中にｎ型の不純物が高濃度に導入されたｎ +型ソース領域６及びｎ +型ドレイン領域７が形成され、ｎ +型ソース領域６とｎ +型ドレイン領域７に挟まれた半導体層３は、ゲート電圧の印加とともにその表面にｎ型の反転層が形成されるチャネル形成領域８をなす（図１（ａ））。
【００２７】
チャネル形成領域８の不純物濃度は、ｎ +型ソース領域６を接地し、ｎ +型ドレイン領域７に電源電圧、ゲート電極５にしきい値電圧を印加した状態において、半導体層３の表面の電位が半導体層／埋込絶縁膜界面の電位より高く、かつ半導体層３中のチャネル形成領域８が完全に空乏層となる条件をみたすように設定されている。図２に、この条件における、電位障壁部（半導体層３表面の電位の横方向依存性を見たときに、半導体層３表面の電位で最も低くなる横方向位置）を含む縦方向の断面（図１（ａ）のＸ−Ｘ’断面。電位障壁部は、通常ドレイン電圧が低い場合はチャネル形成領域中央付近、ドレイン電圧が大きくなると、チャネル形成領域中央よりもソース寄りの位置となる。）での電位分布を示す。
【００２８】
ここで、ゲート電極５のうち、少なくともゲート絶縁膜４に接する部分を形成する材料の仕事関数は、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい。
【００２９】
具体的な材料、寸法は例えば以下の通りである。支持基板１はｐ型シリコン基板、埋込絶縁膜２は厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚さ５０ｎｍの単結晶シリコン層、ゲート絶縁膜４は厚さ３ｎｍの熱酸化膜（ＳｉＯ２）、ゲート電極５はエルビウムシリサイド層、ゲート長（ゲート電極のソース−ドレイン方向の長さ）は０．１μｍ、ｎ +型ソース領域６とｎ +型ドレイン領域７には１×１０20ａｔｏｍｓ／ｃｍ3のヒ素が導入され、チャネル形成領域８には４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ｔｏｍｓ／ｃｍ3のホウ素が導入される。
ゲート電極５については、エルビウムシリサイド層の上部に別の材料の層が設けられても良い。上記仕事関数の関係は、ゲート電極のうちゲート絶縁膜に接する部分を構成する材料のフェルミエネルギーが、シリコンの伝導帯の極小よりも価電子帯側にあり、かつシリコンのミッドギャップ（伝導帯の極小と価電子帯極大のちょうど中間、すなわち禁制帯の中央）と伝導帯下端との中間よりも伝導帯側にあるという条件に置き換えても良い。
【００３０】
次に、本発明の第２の実施形態による半導体装置においては、以下に記載するｐ型電界効果トランジスタを、第１の実施形態によるｎ型の電界効果型トランジスタとともに、同一基板上に形成する。ｐ型電界効果トランジスタの構造を図１（ｂ）の断面図を参照しながら説明する。
【００３１】
ｐ型の電界効果トランジスタにおいては、支持基板１上の埋込絶縁膜２上に半導体層３が設けられ、半導体層３上にゲート絶縁膜１４を介してある一定の幅を持つ導電体よりなるゲート電極１５が形成される。ゲート電極１５の両側では半導体層３中にｐ型の不純物が高濃度に導入されたｐ +型ソース領域１６及びｐ +型ドレイン領域１７が形成され、ｐ +型ソース領域１６とｐ +型ドレイン領域１７に挟まれた半導体層３は、ゲート電圧の印加とともにその表面にｐ型の反転層が形成されチャネル形成領域１８をなす（図１（ｂ））。
【００３２】
チャネル形成領域１８の不純物濃度は、ｐ +型ソース領域１６に電源電圧を印加し、ｐ +型ドレイン領域１７を接地し、ゲート電極対ソース電圧としてしきい値電圧を印加した状態において、半導体層３の表面の電位が半導体層／埋込絶縁膜界面の電位より低く、かつ、半導体層３中のチャネル形成領域１８が完全に空乏層となる条件をみたすように設定されている。
【００３３】
ここで、ゲート電極１５のうち、少なくともゲート絶縁膜１４に接する部分を形成する材料の仕事関数は、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい。
【００３４】
具体的な材料、寸法は例えば以下の通りである。支持基板１１はｐ型シリコン基板、埋込絶縁膜１２は厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚さ５０ｎｍの単結晶シリコン層、ゲート絶縁膜１４は厚さ３ｎｍの熱酸化膜（ＳｉＯ２）、ゲート電極１５はｐ+ポリシリコン層、ゲート長（ゲート電極のソース−ドレイン方向の長さ）は０．１μｍ、ｐ+型ソース領域１６とｐ+型ドレイン領域１７には１×１０20ａｔｏｍｓ／ｃｍ3のホウ素が導入され、チャネル形成領域１８には４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔｏｍｓ／ｃｍ3のリンが導入される。
【００３５】
図１に示す素子領域における半導体層３の厚さについては、典型的には３０ｎｍから１００ｎｍ程度であるが、これについても特に制限は無い。
【００３６】
ゲート電極１５については、ｐ+ポリシリコン層の上部に別の材料の層が設けられても良い。上記仕事関数の関係は、ゲート電極のうちゲート絶縁膜に接する部分を構成する材料のフェルミエネルギーが、シリコンのミッドギャップ（伝導帯の極小と価電子帯極大のちょうど中間、すなわち禁制帯の中央）と価電子帯上端の中間よりも価電子帯側にあるという条件に置き換えても良い。
【００３７】
また、ゲート電極１５のうちゲート絶縁膜に接する部分を構成する材料の仕事関数が真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きな値となるよう、材料を選択しても良い。この条件を満たす材料として、ｐ+多結晶シリコンゲルマニウム（ＳｉＧｅ）、白金シリサイド等が挙げられる。
【００３８】
なお、一般に、ある材料の仕事関数は、真空準位とその材料のフェルミレベルとの差の絶対値と定義される。しかし、半導体の場合は、フェルミレベルがキャリアの存在しない禁制帯の中にあるので、実効的な仕事関数は、真空準位とフェルミレベルとの差とは異なる。実効的な仕事関数は、通常ｎ型半導体では真空準位と伝導帯下端のエネルギーとの差の絶対値、ｐ型半導体では真空準位と価電子帯頂上のエネルギーとの差の絶対値とほぼ等しいので、通常半導体の仕事関数とはこれら実効的な仕事関数のことを指す。 従って、本明細書において仕事関数が真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きいと記載するのは、仕事関数がｎ型シリコン（あるいはｎ型ポリシリコン）の仕事関数よりも大きいと通常記載される内容に等しく、仕事関数が真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さいと記載するのは、仕事関数がｐ型シリコン（あるいはｐ型ポリシリコン）の仕事関数より小さいと通常記載される内容に等しい。 不純物濃度が極めて高い場合、半導体においても、フェルミレベルが伝導帯中、あるいは価電子帯中にある場合があるが、上の定義を用いた場合との差が小さいと考え、本発明では上の定義を用いて、設計すれば良いと考える。
【００３９】
また、本発明のトランジスタは、シリコンの禁制帯中のエネルギーと真空準位とのエネルギー差に相当する仕事関数を持つ材料を用いることによりその効果を得るものであるから、本発明がゲート電極に用いる材料は、必要とする仕事関数の関係を満たすエネルギーレベルに、禁制帯があってはならない。従って、シリコン、ポリシリコンのいずれもゲート電極の材料として適当でない（ポリシリコンのバンドギャップはシリコンのバンドギャップと若干異なるが、本発明の効果を得るには充分でない）。ポリシリコンゲートの不純物濃度を下げてフェルミレベルを禁制帯中に設定することはできるが、禁制帯中であるので、通常の状態で設定されたフェルミレベルに相当する仕事関数を得ることができない。また、同じくフェルミレベルを禁制帯中に設定する場合、ゲート電極の不純物濃度が低くなり、ゲート抵抗が増すという問題が起こる。具体的には本発明ではゲート電極に、金属シリサイド（エルビウムシリサイド、白金シリサイド等）、他の金属元素を含む化合物、金属等、フェルミレベルが禁制帯中にない材料を用いる。あるいは、Ｇｅ、ＳｉＧｅ等のシリコンとは禁制帯の位置が異なる半導体を用いる。但し、後述するようにｐチャネルトランジスタの場合のみポリシリコンをゲートに用いて良い場合がある。
【００４０】
上述した本発明の第１、２の実施形態において、本発明の構成がどのような効果をもたらすのかを、原理的な理由を付して以下に説明することとする。
【００４１】
発明の効果を示すバンド図をｎ型電界効果トランジスタを例に、図３及び図４に示す。ここでは、電子に対してエネルギーが大きくなる状態を上側にとった。図中Ｅcは伝導帯の極小値（下端）、Ｅvは価電子帯の極大値（上端）を示す。図３（ａ）、（ｂ）及び図４（ａ）はｎ +ポリシリコンをゲートに用いた場合、図４（ｂ）は通常の金属ゲートの場合、図４（ｃ）は本発明の場合である。ゲート電圧はすべて同一とした。この場合、仕事関数の関係から、ゲート電位は図３（ａ）、（ｂ）及び図４（ａ）において最も高く、次が図４（ｃ）の本発明、次が図４（ｂ）の場合である。
【００４２】
図３（ａ）は通常のｎ +ゲートトランジスタにおいて、主にチャネルに導入された不純物がイオン化することによる電界によって、しきい値電圧を調整している場合である。この時、ＳＯＩ層中には電位勾配が形成されるために、電位の低い領域（図中バンドが上に曲がった部分）が発生し、正孔が蓄積しやすくなる。この結果基板浮遊効果が発生しやすくなる。一方、図３（ｂ）のように、ｎ +ゲートを採用し、かつ不純物濃度を低くすると、不純物がイオン化することにより発生する電界が減少するので、ＳＯＩ層中の電位勾配が小さくなり、電位の低い領域が発生しにくくなり、正孔が蓄積しにくくなる。しかしその一方、図３（ａ）と比べゲート酸化膜中の電界（図ではゲート酸化膜部分のバンドの傾きに反映される）が小さくなるので、ＳＯＩ層の電位が高くなってしまう（図では矢印部のエネルギーが低くなっていることに対応する）。そして、このようにして電位が高くなった分だけ、トランジスタのしきい値電圧は下がってしまう。実際、ｎ +ゲートを採用し、チャネル不純物を導入しない場合には、ソース電圧を基準としたしきい値電圧は負の値になり、ＣＭＯＳへの適用には低すぎる。
【００４３】
図４において、（ａ）図は、図３（ａ）と同じものである。（ｂ）図は図３（ｂ）の構造において（チャネル不純物濃度が低い構造）、通常の金属ゲート（Ｔａ、ＴｉＮ等）を用いたものである。この場合、金属ゲートのフェルミレベルは、シリコンの禁制帯中央付近のエネルギーに相当し、金属ゲートの仕事関数は、ｎ +シリコンよりも、ほぼシリコンのバンドギャップの半分に相当する分だけ大きい。この結果ＳＯＩ層の電位が低くなり（図では矢印部のエネルギーが高くなっていることに対応する）、トランジスタのしきい値電圧は上がる。この場合、不純物を導入しない場合においてもソース電圧を基準としたしきい値電圧は０．４〜０．６Ｖ程度、不純物を導入するとこれよりもさらに高くなってしまう。但し、ソース電圧を基準としたしきい値電圧とは、ソースが接地された時に、トランジスタにおいてしきい値電圧となる（オン状態とオフ状態の遷移が起こる、ゲート電圧の値をいう。一般にＣＭＯＳ構成の回路に用いられるｎ型電界効果トランジスタのしきい値電圧はソース電圧を基準として０．１〜０．４Ｖ程度が要求されるので、しきい値が高すぎて実用的でない。図４（ｃ）は、図は図３（ｂ）の構造において（チャネル不純物濃度が低い構造）、フェルミレベルが、シリコンの禁制帯中央とシリコンの伝導帯下端との中間のエネルギーに相当する金属を用いた場合で、ゲートの仕事関数は、ｎ +シリコンよりも大きいが、その差はシリコンのバンドギャップの１／４以下である。この結果、ＳＯＩ層の電位の上昇が抑えられ、図４（ａ）と同程度のしきい値電圧が得られる。具体的にはソース電圧を基準としたしきい値電圧を０．１〜０．４Ｖの範囲に設定できるようになる。その上、ＳＯＩ層中の電位勾配が小さいので、基板浮遊効果が抑制される。ｐ型電界効果トランジスタの場合は、極性をすべて逆にすればｎ型電界効果トランジスタの場合の場合と同様の関係が成り立ち、ｎ型電界効果トランジスタの場合の場合と同様の効果が得られる。例えば、ゲート電極については、フェルミレベルが、シリコンの禁制帯中央とシリコンの価電子帯上端との中間よりも価電子帯寄りのエネルギーに相当する金属を用いる。この時、ゲートの仕事関数は、ｐ +シリコンよりも小さいが、その差はシリコンのバンドギャップの１／４以下である。
【００４４】
ＳＯＩ−ＭＯＳＦＥＴにおいて、基板浮遊効果を抑制しようとして、縦方向の電界を小さくすると、ドレイン電圧が高い場合に、電流がＳＯＩ層の裏側界面を流れてしまうために特性が劣化するという問題がある。このようなＳＯＩ層の裏側界面における電流の経路をバックチャネルという。バックチャネルが形成されるのは、ｎ型電界効果トランジスタにおいてはチャネル形成領域のすべての横方向位置において、ＳＯＩ層の表面の電位よりも裏側界面の電位が高い場合、ｐ型電界効果トランジスタにおいては、チャネル形成領域のすべての横方向位置において、ＳＯＩ層の表面の電位よりも裏側界面の電位が低い場合である。ｎ型電界効果トランジスタにおいては、しきい値電圧よりもゲート電圧が高い場合に、バックチャネルが形成されると、ドレイン電流が劣化するので、ｎ型電界効果トランジスタにおいてはソース電圧にローレベル（例えば接地電圧）、ドレイン電圧にハイレベル（例えば電源電圧ＶＤＤ）が印加された状態で、ゲート電圧にしきい値電圧以上の電圧がかかった時にバックチャネルが発生しないように、不純物濃度を設定することが好ましい。そのためには、このバイアス条件の範囲で、チャネル形成領域のすべての横方向位置における断面で、表面の電位がＳＯＩ層の裏側界面の電位よりも高ければ良い。なお、本明細書においてハイレベル、ローレベルとは当該トランジスタに印加される信号電圧の最大値及び最小値を言う。ＳＯＩ−ＭＯＳＦＥＴにおいては、サブスレッショルド領域（ゲートにしきい値電圧以下の電圧がかかる領域）でバックチャネル（電流が半導体層の裏を流れる効果）が形成されると、サブスレッショルド領域での電流の変化についての急峻性が劣化する効果が顕著で、サブスレッショルド電流が増加し、スタンバイ電流の増加を招く。これを抑制するためには、ｎ型電界効果トランジスタにおいてはソース電圧にローレベル（例えば接地電圧）、ドレイン電圧にハイレベル（例えば電源電圧ＶＤＤ）が印加された状態で、ゲート電圧にローレベル（例えば接地電圧）以上の電圧がかかった時に、バックチャネルがチャネル形成領域のすべての横方向位置における断面で、表面の電位がＳＯＩ層の裏側界面の電位よりも高くなるように、チャネル形成領域の不純物濃度を設定すれば良い。
【００４５】
また、ソース電圧にハイレベルよりわずか（例えば０．１Ｖ）に低い電圧、ドレイン電圧にハイレベル（例えば電源電圧ＶＤＤ）が印加された状態で、ゲート電圧がローレベル（例えば接地電圧）以上の電圧がかかった時にバックチャネルが発生しないように不純物濃度を設定するという、より厳しい条件を課しても良い。
【００４６】
ｐ型電界効果トランジスタの場合は、極性を逆にした条件を用いれば良い。例えば、ソース電圧にハイレベル（例えば電源電圧）、ドレイン電圧にローレベル（例えば接地電圧）が印加された状態で、ゲート電圧にしきい値電圧以下の電圧がかかった時にバックチャネルが発生しないように、不純物濃度を設定することが好ましい。これをソース電圧を基準としたしきい値電圧を用いて表現すると、ソース電圧を接地（０Ｖとする）し、ドレイン電圧に電源電圧の符号を逆にした負の電圧（電源電圧が１．０Ｖならば、−１．０Ｖ）が印加された状態で、ゲート電圧にしきい値電圧に相当する電圧（典型的には−０．４から−０．１Ｖ）以下の電圧がかかった時にバックチャネルが発生しないように、不純物濃度を設定する。ソースに電源電圧ＶＤＤが印加された場合の例は以下のようになる。ソースに電源電圧ＶＤＤが印加され、ドレインが接地された（即ち０Ｖが印加された）ｐ型電界トランジスタで、ソースを基準にしたしきい値電圧がＶｔｈ（負の値、例えば−０．３Ｖ）である場合、しきい電圧となるＶＤＤ＋Ｖｔｈ（例えばＶＤＤが１．０ＶでＶｔｈが−０．３Ｖであれば、０．７Ｖ）がゲート電極に加わった場合にバックチャネルが発生しないように、不純物濃度を設定する。スタンバイ電流の抑制のためには、ｐ型電界効果トランジスタの場合は、ソース電圧にハイレベル（例えば電源電圧）、ドレイン電圧にローレベル（例えば接地電圧）が印加された状態で、ゲート電圧がハイレベル（例えば電源電圧）以下の電圧がかかった時にバックチャネルが発生しないように、不純物濃度を設定することが好ましい。バックチャネルの抑制のためには、これらのバイアス条件の範囲で、チャネル形成領域のすべての横方向位置において、ＳＯＩ層の表面の電位を裏側界面よりも電位を低くすれば良い。
【００４７】
また、ＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊効果は、半導体層の全体が空乏化せず、半導体層中に中性領域が残留する部分空乏化型トランジスタにおいて顕著になるので、半導体層の全体が空乏化するように（完全空乏化型トランジスタとなるように）不純物濃度を設定すれば良い。さらに、同じ完全空乏化型トランジスタであっても、半導体層中の電位差をより小さくすることが好ましい。そこで、ｎチャネルトランジスタを例に上げると、ソースを接地し、ゲート電極にしきい値電圧をかけ、ドレインに微小なドレイン電圧（例えば０．１Ｖ、さらに厳しくはソースと同電位）をかけた状態での半導体層中の最低電位φｍｉｎがある値以上になるようにする。ここで最低電位φｍｉｎとは、ソース／ドレイン領域に挟まれたチャネル形成領域の範囲において電位が最小となる位置の電位である。φｍｉｎは例えば最低でも−０．６Ｖ以上、好ましくは−０．４Ｖ以上とする。φｍｉｎは例えば周期的にクロックが印加されるトランジスタにおいて、低電圧印加時に蓄積した正孔が、高電圧印加時に排出されるように設定すれば良い。ｎ型電界効果トランジスタでは、ソース／ドレイン領域の両方にハイレベル、ゲートにローレベルの信号が印加された時に正孔が主にバンド間トンネル電流により蓄積される。この場合、ソース／ドレイン領域、ゲートがすべて同一電位（すべてがハイレベル、またはすべてがローレベル）の時に、基板浮遊効果を起こさずに、蓄積されている正孔がすべて排出されるようにすれば良い。この時φｍｉｎが低いと、ある程度正孔の蓄積を伴わないと正孔の排出に必要なだけの正孔電流（正孔がソース／ドレイン領域に流れる電流）が流れないが、φｍｉｎが高いと、正孔の濃度が低い状態でも正孔の排出に必要なだけの正孔電流が流れ、その結果正孔濃度が低い状態に保たれる。正孔の最高濃度を１０18／ｃｍ3以下に保ち、バンド間トンネルによる正孔の発生と、正孔電流による正孔の排除と釣り合う条件は、通常φｍｉｎが−０．４〜−０．６Ｖ程度であるので、φｍｉｎをこれよりも大きくすれば良い。
【００４８】
また、ドレインにシリコンのバンドギャップよりも高い電圧を印加する場合、衝突電離による正孔の発生が顕著になるので、φｍｉｎはより高く設定する（例えば−０．２５Ｖ以上）ことが好ましい。また、この場合は、ドレインに電源電圧を印加した状態での、チャネル形成領域での最低電位をφｍｉｎと考えても良い。
【００４９】
ｐ型電界効果トランジスタの場合は、極性を逆にして同様にすれば良い。ゲート電圧にしきい値電圧をかけ、ソースに電源電圧、ドレイン電極に微小なドレイン電圧（例えば−０．１Ｖ、さらに厳しくはソースと同電位）をかけた状態での半導体層中の最高電位φｍａｘがある値以下（例えば０．６Ｖ以下、より好ましくは０．４Ｖ以下、さらに好ましくは０．２５Ｖ以下）になるようにする。
【００５０】
但し、以上のφｍｉｎ及びφｍａｘはすべてソース電位を基準とした値である（チャネル領域中の電位からソースの電位を減じた値であり、ソース電圧を基準電圧の０Ｖとした場合に相当）。
【００５１】
次に、本発明の第３の実施形態による半導体装置を図５〜７の断面図を参照しながら説明する。
【００５２】
厚さ１００ｎｍの埋込酸化膜２２上に、厚さ５０ｎｍの単結晶シリコン層２３を持つＳＯＩ基板を用意する。単結晶シリコン層２３は、素子分離酸化膜１００により素子領域に区画され、その後単結晶シリコン層２３表面を厚さ３ｎｍにわたって熱酸化し、シリコン酸化膜１０１を形成する。基板には、ｐ型電界効果トランジスタが形成される領域と、ｎ型電界効果トランジスタが形成される領域が設定され、それぞれの領域には、ｐ型電界効果トランジスタが形成される素子領域とｎ型電界効果トランジスタが形成される素子領域が、それぞれ形成される。続いて、ＣＶＤによりｐ+型シリコンゲルマニウム混晶層（ｐ+型ＳｉＧｅ混晶層）１０２を２００ｎｍ、その上部にシリコン窒化膜１０３を３０ｎｍ堆積する（図５（ａ））。
【００５３】
次に、ｐ+型ＳｉＧｅ混晶層１０２及びその上部のシリコン窒化膜１０３を通常のリソグラフィ及びＲＩＥによってパターニングし、ｐ+型ＳｉＧｅ混晶層１０２とその上のシリコン窒化膜１０３からなるダミーゲート電極１０４を形成する。更に、単結晶シリコン層２３上の一部の領域をレジスト膜１０５で覆ったのち、ダミーゲート電極１０４をマスクに、ホウ素を１×１０15ａｔｏｍｓ／ｃｍ2の濃度にイオン注入し、ｐ型不純物が高濃度に導入されたｐ+型ソース領域２６及びｐ+型ドレイン領域２７を形成する（図５（ｂ））。
【００５４】
次に、ｐ型電界効果トランジスタのｐ+型ソース領域２６及びｐ+型ドレイン領域２７を形成した領域をレジスト膜１０６で覆い、砒素を１×１０15ａｔｏｍｓ／ｃｍ2の濃度にイオン注入し、ｎ型不純物が高濃度に導入されたｎ+型ソース領域３６及びｎ+型ドレイン領域３７を形成する（図５（ｃ））。
【００５５】
次にレジスト膜１０６を除去し、全体に４００ｎｍのＣＶＤ酸化膜１０７を堆積したのち、ダミーゲート電極１０４の上層を構成するシリコン窒化膜１０３をストッパとして、ＣＭＰにより平坦化を行う。ｐ型電界効果トランジスタのｐ+型ソース領域２６及びｐ+型ドレイン領域２７を形成した部分の上部を新たにレジスト膜１０８で覆い（図６（ａ））、ｎ型電界効果トランジスタのｎ +型ソース領域３６及びｎ +型ドレイン領域３７を形成した領域のシリコン窒化膜１０３をＲＩＥにより除去し、続いてｐ+型ＳｉＧｅ混晶層１０２をＲＩＥまたはケミカルドライエッチングにより除去し、スリット１０９を形成する（図６（ｂ））。ｐ+型ＳｉＧｅ混晶層１０２の除去は、レジスト膜１０８の除去後に、フッ酸硝酸混合液またはリン酸等を用いたウェットエッチングにより除去しても良い。また、同じくレジスト膜１０８除去後に塩酸ガス中に暴露することにより取り除いても良い。
【００５６】
レジスト膜１０８除去後にスリット１０９中のシリコン酸化膜１０１を、ＲＩＥまたはウェットエッチングにより除去し、続いて熱酸化により厚さ３ｎｍのｎ型電界効果トランジスタのゲート絶縁膜３４を形成し、スリット１０９中に厚さ２０ｎｍのエルビウムシリサイド１１０をスパッタ法により埋め込み、続いてアルミニウム（Ａｌ）又はタングステン（Ｗ）等の金属１１１をスパッタまたはＣＶＤで埋め込み（図７（ａ））、続いて、スリット１０９の外部のＡｌまたはＷをエッチバックするか、ＣＭＰにより取り除き、続いて、ＲＩＥによりスリット１０９外のエルビウムシリサイド１１０を除去する（図７（ｂ））。エルビウムシリサイド１１０の除去は、金属１１１をエッチングする場合に比べてＲＦパワーの高いＲＩＥ等、物理的エッチング作用の強い条件で行う。あるいはＡｒイオン、Ｘｅイオンの不活性ガスイオンを用いたスパッタにより取り除く。なお、ｎ型電界効果トランジスタにおいて、ダミーゲート電極下の絶縁膜を除去せず、そのままゲート絶縁膜として用いても良い。また、ｐ+ＳｉＧｅにかえて不純物を導入しないノンドープＳｉＧｅを用いて、ｐチャネルトランジスタのソース／ドレイン領域を形成する際に、ノンドープＳｉＧｅにｐ型不純物が導入されることにより、ｐ+型のゲート電極となす工程を用いても良い。なお、ｐ+ＳｉＧｅ、ノンドープＳｉＧｅは、ＣＶＤやスパッタにより堆積される多結晶膜であっても良く、アモルファス膜であっても良い。ＳｉとＧｅの混晶比は、例えば０．８対０．２とする。ＳｉとＧｅの混晶比は必要な仕事関数が満たされるように設定すれば良い。仕事関数は作成条件にある程度依存するが、通常はＧｅの割合を３０％未満とすることが本発明においては望ましい。
図７（ｂ）において、ｐ+型ソース領域２６、ｐ+型ドレイン領域２７、これらに挟まれた単結晶シリコン層２３であるチャネル形成領域、そのチャネル形成領域上のゲート絶縁膜１０１（シリコン酸化膜）、その上部においてゲート電極を形成するｐ+型ＳｉＧｅ混晶層１０２がｐ型電界効果トランジスタを構成し、
ｎ +型ソース領域３６、ｎ +型ドレイン領域３７、これらに挟まれた単結晶シリコン層２３であるチャネル形成領域、そのチャネル形成領域上のゲート絶縁膜３４、その上部においてゲート電極を形成するエルビウムシリサイド１１０、金属１１１がｎ型電界効果トランジスタを構成する。
【００５７】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタにおける、ゲート電極下部の単結晶シリコン層には、第１の実施形態、第２の実施形態に記載されるいずれかの電位分布を満たす濃度を持つ不純物が導入される。例えば、ｎチャネルトランジスタではゲート電極下部の単結晶シリコン層に４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔｏｍｓ／ｃｍ3のホウ素が導入される。ｐチャネルトランジスタではゲート電極下部の単結晶シリコン層に４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔｏｍｓ／ｃｍ3のリンが導入される。これらはゲート電極の形成前、ダミー層（ｐ +型ＳｉＧｅ混晶層）の堆積前等、適当な時点において、イオン注入、プラズマドーピング等の不純物導入プロセスにより導入する。
【００５８】
上述の説明においては、ｎ型電界効果トランジスタの方は、ダミーゲート電極及びその下のシリコン酸化膜を除去して改めてゲート絶縁膜とゲート電極を形成し直し、ｐ型電界効果トランジスタの方は、ダミーゲート電極及びその下のシリコン酸化膜をそのままそれぞれゲート電極とゲート絶縁膜として用いる製造フローを示した。
【００５９】
次に、ｐ型電界効果トランジスタの方のダミーゲート電極及びその下のシリコン酸化膜も除去して改めてゲート絶縁膜とゲート電極を形成し直す方法を、本発明の第４の実施形態として説明する。第３の実施形態においては、図５〜７でｎ型電界効果トランジスタの方のみ、ダミーゲート電極及びその下のシリコン酸化膜を除去して改めてゲート絶縁膜とゲート電極を形成し直すところまでを示したので、図７（ｂ）の状態から後の工程について、図８を参照しながら説明する。
【００６０】
図７（ｂ）の形状が形成された後、ｎ型電界効果トランジスタをレジスト１１２で覆い（図８（ａ））、ｐ型電界効果トランジスタ側のダミーゲート電極１０４を除去して得られるスリット中に、ｎ型電界効果トランジスタに関する工程と同様に、改めてゲート絶縁膜４４を形成し、ゲート電極材料、例えば、白金シリサイド（ＰｔＳｉ２）１１３を埋め込む工程を用いても良い（図８（ｂ））。この工程を用いる場合は、当初形成される積層構造のダミーゲート電極１０４は導電性材料を含まなくとも良い。例えば、全体が窒化膜であっても良い。ダミーゲート電極１０４の全体が窒化膜である場合には、例えば図７（ｂ）の形状を形成したのちに厚さ１０ｎｍ程度の薄い酸化膜を全体に堆積し、レジスト膜を用いてｐ型電界効果トランジスタ部の薄い酸化膜のみをエッチングにより除去し、レジスト膜を除去後に露出しているｐ型電界効果トランジスタ部の窒化膜をリン酸等によりエッチングして除去すれば良い。
【００６１】
また、図９のように、金属１２１はｎ型とｐ型両方のトランジスタに対して、それぞれのスリット中にそれぞれゲート絶縁膜５４及びゲート絶縁膜６４を埋め込んだのち、両方に対して形成しても良い。この場合、ｐ型電界効果トランジスタ部の上部に形成されるエルビウムシリサイド１２０は、例えば図９（ａ）のようにレジスト膜１２２をマスクにして除去し、その後、ｐ型電界効果トランジスタのゲート電極材料の白金シリサイド１２３を堆積させ、続いてｎ型電界効果トランジスタとｐ型電界効果トランジスタに共通の金属１２１を堆積させればよい（図９（ｂ））。この後は、それぞれのタイプのトランジスタ上方に設けられたスリットにゲート電極材料が埋め込まれた形で残すようにすればよい（図９（ｃ））。この場合、ｎ型電界効果トランジスタのゲート電極においては、仕事関数の異なる材料が、ゲート絶縁膜５４側から順にエルビウムシリサイド１２０、白金シリサイド１２３が二層に積層した構造の上に金属１２１が埋め込まれる構造を持つ。
【００６２】
また、ｎ型電界効果トランジスタとｐ型電界効果トランジスタを形成する順序は、逆でも良い。また、ダミーゲート電極１０４を除去して得られるスリット下部の絶縁膜を除去せず、それをゲート絶縁膜として用いても良い。
【００６３】
また、バルク基板上のＭＯＳＦＥＴに本発明を適用した場合に得られる構造を図１０に示す。図１０は、ＳＯＩ基板を用いた本発明の第４の実施形態による製造方法を、半導体基板に適用して得られる構造を示すものである。図中、２０１はｐ型シリコン基板、２００は素子分離酸化膜、２０２はｐ型チャネルストッパー、２３１はｎウェル、２０６はｐ +型ソース領域、２０７はｐ +型ドレイン領域、２１６はｎ +型ソース領域、２１７はｎ +型ドレイン領域、２１４、２２４はゲート絶縁膜、２１１はシリコン酸化膜、２１７はＣＶＤ酸化膜、２２０はエルビウムシリサイド、２２３は白金シリサイド、２２１は金属である。
【００６４】
なお、本発明における、ソース領域及びドレイン領域という記載は、バイアス条件に依存してそれぞれが入れ替わる場合を含む。バイアス条件が特定される場合、ゲート電極の両側にあるソース／ドレイン領域のうち、ｎ型電界効果トランジスタではより低い電圧が印加されている領域がソース領域、ｐ型電界効果トランジスタではより高い電圧が印加されている領域がソース領域であり、それぞれ他方がドレイン領域である。また、ＣＭＯＳ構成の回路において、ｐ型電界効果トランジスタのソース／ドレイン領域のうち電源に接続される側、ｎ型電界効果トランジスタのソース／ドレイン領域のうち接地される側等、ソース／ドレイン領域の役割が固定されている場合には、実際のバイアス条件によらず、そのレイアウトに基づき、ソース領域、あるいはドレイン領域と固定して考えることができる。ｐ型電界効果トランジスタのソース／ドレイン領域のうち電源に接続される側、ｎ型電界効果トランジスタのソース／ドレイン領域のうち接地される側はともにソース領域である。しかし、トランスファゲート等、バイアス条件に依存してソース領域とドレイン領域とが入れ替わる素子については、バイアス条件が特定されない状態、製造工程中の状態では、ソース／ドレイン領域のうち一方をソース領域もしくはドレイン領域と特定できないので、バイアス条件が特定されない状態に対する記載、あるいは製造工程中のソース領域及びドレイン領域という記載は、その役割が固定されないソース／ドレイン領域と読み替える。
尚、本発明に於て使用されるＳＯＩ層と言う語句は、絶縁体上に設けられた半導体層を指し、ＳＯＩ基板という語句は、絶縁体上に半導体層が設けられている構造を含んでいる基板を意味する。
【００６５】
又、半導体層のある一部がシリコン、他の一部がシリコン以外の半導体であっても良い。例えば、半導体層において、シリコン層の一部がＧｅやＳｉＧｅによって置き換えられていても良い。
【００６６】
また、本発明の第３、第４の実施例においては、素子領域の半導体層間が絶縁層により絶縁された形態を示したが、素子分離、あるいは異なる導電型のトランジスタ間の分離にこの形態に限らない。フィールドシールド法等、単一の半導体層に複数のトランジスタを形成する方法を用いても良い。また、ｐ型トランジスタろｎ型トランジスタが絶縁分離されない同一の半導体層に設けられても良い。また、同電位が与えられるｎチャネルトランジスタとｐチャネルトランジスタのソース／ドレイン領域同士、具体的には例えばＣＭＯＳ回路でのドレイン領域同士が、接触する形態でも良い。
【００６７】
本発明において、当該第１の導電性を有する不純物を例えばリン、ヒ素等のｎ型不純物とした場合、当該第２の導電性を有する不純物は、例えばホウ素、インジウム等のｐ型不純物である。また、当該第１の導電性を有する不純物を例えばホウ素、インジウム等のｐ型不純物とした場合、当該第２の導電性を有する不純物は、例えばリン、ヒ素等のｐ型不純物である。また、ホウ素を導入するために、ＢＦ２イオンを用いる方法等、導入せんとする元素と、それ以外の元素とから構成されるイオンを注入する方法を用いても良い。
【００６８】
当該電界効果型トランジスタは、例えば、ＳＩＭＯＸ、張り合わせ等により形成したＳＯＩ基板、あるいはＥＬＯ（横方向エピタキシャル成長）、レーザーアニール等、他の方法により形成したＳＯＩ基板上に作成されるものであっても良い。
【００６９】
これらＳＯＩ基板において絶縁層上に形成される半導体層（ＳＯＩ層）は単結晶である。これらＳＯＩ基板を用いて形成された電界効果型トランジスタを構成する半導体層は、その一部、あるいは全部が単結晶となる。
【００７０】
ここで、ＳＩＭＯＸとは、Ｓｅｐａｒａｔｉｏｎ−ｂｙ−ｉｍｐｌａｎｔｅｄ−ｏｘｙｇｅｎの略称であり、シリコン基板中に酸素をイオン注入することにより、薄いシリコン層の下に酸化膜層を設ける技術であり、又は係る技術によって形成されたＳＯＩ基板を言う。
【００７１】
貼り合わせ技術とは、二枚のシリコン基板を、それらの間に酸化膜を挟み込む様にして張り合わせて形成するＳＯＩ基板形成技術である。一方、ＥＬＯは、Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒ  Ｇｒｏｗｔｈ  の略称であり、絶縁体上に横方向に半導体層をエピタキシャル成長させる技術である。
【００７２】
上記実施形態では、素子が形成される半導体層が、単結晶のＳｉ層よりなるＳＯＩ層３である場合について述べたが、半導体層は単結晶に限らない。絶縁体上の多結晶半導体、あるいはアモルファス半導体に形成されるＴＦＴにおいては、余剰なキャリアが再結合により失われやすいため、一般に単結晶のＳＯＩ基板上に形成される電界効果型トランジスタよりも基板浮遊効果は発生しにくいが、ＴＦＴにおいても基板浮遊効果を抑制する必要のある時は、本発明を用いると好ましい。
【００７３】
また、半導体層の一部が単結晶であり、他の部分が多結晶であっても良い。例えば、チャネル形成領域を多結晶ではなく単結晶とすると、キャリアの移動度が増し、ドレイン電流が増すという効果があるので、チャネル形成領域だけが単結晶の半導体で他の部分において半導体層中に多結晶の領域がある構成でも良い。また、チャネル形成領域の近傍をを多結晶ではなく単結晶とすると、結晶欠陥を介し漏れ電流が減るという効果が得れらるので、少なくともチャネル形成領域とチャネル形成領域の近傍だけが単結晶の半導体で、他の部分において半導体層中に多結晶の領域がある構成でも良い。
【００７４】
埋込酸化膜層の厚さは、ＳＩＭＯＸ基板においては典型的には８０ｎｍから４００ｎｍ、張り合わせ基板においては１００ｎｍから２μｍ程度であるが、本発明の効果は埋め込み酸化膜層の厚さとは関係は無いので、これらよりも膜厚の大きな、あるいは小さな埋め込み酸化膜を、静電耐圧や熱伝導性の仕様を満たすように用いれば良い。但し、一般には支持基板とＳＯＩ層間の寄生容量を小さくするために、埋込酸化膜厚はゲート酸化膜厚の少なくとも５倍程度よりは大きくすることが有利である。
【００７５】
また、埋込酸化膜に変えて、他の絶縁体を用いても良い。例えば、シリコン窒化膜（Ｓｉ３Ｎ４）、アルミナ、多孔質シリコン酸化膜、アモルファスカーボン等を用いても良い。また、埋込酸化膜を空洞で置き換えても良い。支持基板を設けず、サファイア基板、ガラス基板上の絶縁体上にトランジスタを形成しても良い。
【００７６】
図１示す素子領域における半導体層３の厚さは、典型的には５０ｎｍから２５０ｎｍ程度であるが、これについても特に制限は無い。但し、ソース領域６（１６）及びドレイン領域７（１７）の寄生容量を低減するという観点から、ソース領域６及びドレイン領域７に導入した不純物が半導体層３の底に届くか、あるいはソース領域６（１６）及びドレイン領域７（１７）下が空乏化する程度の厚さに、半導体層３の厚さを設定することが望ましい。
【００７７】
チャネル形成領域８（１８）には、ｎ型電界効果トランジスタの場合はホウ素等のアクセプタ不純物が導入され、又、ｐ型電界効果トランジスタの場合はリン、ヒ素等のドナー不純物が導入される。
【００７８】
ソース領域６（１６）及びドレイン領域７（１７）の不純物濃度は、典型的には１×１０19ａｔｏｍｓ／ｃｍ3から１×１０21ａｔｏｍｓ／ｃｍ3の範囲であり、１×１０20ａｔｏｍｓ／ｃｍ3よりも大きいことが寄生抵抗低減という観点から望ましい。ソース領域６（１６）及びドレイン領域７（１７）には、ｎ型電界効果トランジスタの場合はリン、ヒ素等のドナー不純物が、ｐ型電界効果トランジスタの場合はホウ素等のアクセプタ不純物が、導入される。
【００７９】
ゲート絶縁膜４（１４）の厚さは通常２ｎｍから２０ｎｍ程度である。これより薄いと、トンネル電流により、ゲート電極からの漏れ電流が発生するが、素子の用途上漏れ電流が多くてもよい場合は、これより薄い絶縁膜を用いてもよい。
【００８０】
また、当該膜厚を２０ｎｍ以下とするのはＬＳＩ用の素子として一般に要求されるだけのドレイン電流を得るためであるが、高耐圧素子等において、ドレイン電流よりもゲート酸化膜中の電界緩和が重要な場合はこれよりも厚くてもよく、また、ゲート絶縁膜４（１４）はシリコン酸化膜であっても、それ以外の絶縁体、例えばシリコン窒化膜、五酸化タンタル（Ｔａ２Ｏ５）等であってもよい。また、複数の材料が積層されたものであってもよい。
【００８１】
ゲート長は（ソースとドレイン領域を結ぶ方法におけるゲート電極の長さ）、例えば３０ｎｍから０．６ミクロン程度の範囲とする。これはＬＳＩ用のトランジスタを想定した場合、通常使われている寸法、及び将来使われるといわれている寸法であるが、高耐圧ＭＯＳ等、他の用途に適用する場合は、これより大きくてもよい。また、素子の微細化が重要な場合はこれよりも小さくても良い。また、ソース／ドレイン領域は均一の深さを持つものではなく、チャネル形成領域に接する部分だけ浅く設けるエクステンション構造、チャネル形成領域に接する部分の不純物濃度を低くするＬＤＤ構造を持っても良い。また、ソース／ドレイン領域の少なくとも一部、あるいはエクステンション領域等のソース／ドレイン領域に接続する領域の少なくとも一部が、エピタキシャル成長などにより、チャネル形成領域の表面よりも上に突起する構造を持っても良い。
【００８２】
尚、本発明に於ける上記各具体例に於て、当該ゲート絶縁膜、埋め込み絶縁膜の材質は、上記した様なシリコン酸化膜以外の材料を使用する事も可能である。
【００８３】
製造方法に関する第３及び第４の実施形態の発明は、第１の実施形態に記載の電界効果トランジスタ、第２の実施形態に記載の半導体素子のいずれも形成せず、単に同一基板上に互いに異なる材料による構成される二種類のゲート電極をそれぞれ持つ二種類の電界効果トランジスタを形成するために用いても良い。また、ｎチャネルトランジスタにかかわる工程と、それに対応するｐチャネルトランジスタにかかわる工程の順序は入れ替わっても良い。
【００８４】
また、製造方法に関する発明は、ＳＯＩ基板以外の通常のバルク基板上のＭＯＳＦＥＴに適用しても良い。更に、ガラス基板上のＴＦＴ又はＳＯＳ構造のＦＥＴ等、半導体層下の絶縁体の下に支持基板を持たない構造に適用しても良い。
【００８５】
また、製造方法に関する発明は、同一基板上、同一チャネルタイプのトランジスタの中で、一部のトランジスタのゲート電極のうちゲート絶縁膜に接する部分にある材料を、残りの一部のトランジスタのゲート電極のうちゲート絶縁膜に接する部分に別の材料を用いる場合に用いても良い。
【００８６】
なお、第三の実施形態に記載した製造方法において、ｎチャネルトランジスタのゲート電極を構成する材料により、マスク材料層及びｐチャネルトランジスタを製造するためのダミーゲート電極を構成しても良い。但し、第二の実施形態の半導体装置を製造するという点からは、ダミーゲート電極として、通常のゲートと同じか、あるいは類似した材料である、多結晶Ｓｉまたは多結晶ＳｉＧｅを用いることが出来るという点において、ｐチャネルトランジスタのゲート電極を構成する材料により、マスク材料層及びｎチャネルトランジスタを製造するためのダミーゲート電極を構成する方法が優れる。
【００８７】
また、第四の実施形態に記載した製造方法において、ｎチャネルトランジスタのゲート電極を形成する工程と、ｐチャネルトランジスタのゲート電極を構成する工程工程との順序は、上とは逆でも良い。また、第三及び第四の実施形態に記載した製造方法において、ｎチャネルトランジスタのソース／ドレイン領域を形成する工程と、ｐチャネルトランジスタのソース／ドレイン領域を形成する工程との順序は上の記載とは逆でも良い。また、第四の実施形態において、ゲート電極を形成するためのダミーゲート電極（１０４）は、そのままゲート電極として用いることがないので、Ｓｉ３Ｎ４膜等の絶縁膜をダミーゲート電極に用いても良い。また、第四の実施形態において、ゲート電極を形成するためのダミーゲート電極（１０４）の下層を構成する絶縁膜（１０１）は、そのままゲート絶縁膜として用いることがないので、特に上層部を構成する材料（マスク材料層）として絶縁膜が用いられている場合は、省略しても良い。
【００８８】
【発明の効果】
以上説明したように、本発明によれば、基板浮遊効果及びバックチャネルの抑制と、ＣＭＯＳ論理回路において好ましいしきい値電圧の実現とを両立させることができる。
【００８９】
ｎ型ＳＯＩ−ＭＯＳＦＥＴにおいて、ＳＯＩ層中のｐ型不純物の濃度が高いと、チャネル形成領域の全体に空乏層が広がらない。すなわち、空乏層でない領域である、中性領域が形成される。中性領域を持つＳＯＩ−ＭＯＳＦＥＴは部分空乏化型と呼ばれ、この型のトランジスタでは基板浮遊効果が起こりやすいことが知られており、素子動作上好ましくない。
【００９０】
一方、ＳＯＩ層中のｐ型不純物の濃度が低すぎると、ＳＯＩ層の裏側界面の電位が、ＳＯＩ層の表面の電位より高くなる。この場合、ＳＯＩ層の裏側に漏れ電流が流れる現象が起こり（バックチャネル）、しきい値電圧以下でトランジスタが急峻にオフしなくなるので、好ましくない。
【００９１】
上記二者の中間的な不純物濃度を持つように不純物濃度を設定しようとした場合、薄い酸化膜を持つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、ＳＯＩ層中の電界強度が小さくなりすぎ、その結果しきい電圧が低くなりすぎるという新たな問題が発生する。ここでしきい値電圧を上げるために、通常の金属ゲートを用いると、しきい値電圧が高くなりすぎる。
【００９２】
これは通常、金属ゲートとして用いられる材料であるＴａ、ＴｉＮ、Ｗ等は、仕事関数がＳｉの禁制帯中央にあることに起因する。
【００９３】
これに対して、本発明の条件を満たす仕事関数を持つ材料を、ゲート電極に用いると、上記二者の中間的な不純物濃度を持ち、かつＣＭＯＳ論理回路に適するしきい値電圧（ｎ型電界効果トランジスタでは、ソース電圧を基準にしたしきい値電圧が０Ｖ以上０．４Ｖ以下、好ましくは０．１Ｖから０．３Ｖ）を実現することができる。
【００９４】
ｐ型電界効果トランジスタの場合は、前記ｎ型電界効果トランジスタにおける作用において、極性を逆にした作用が働き、上記発明の構成を用いることにより、基板浮遊効果及びバックチャネルの双方を抑制し、かつＣＭＯＳ論理回路に適する好ましいしきい値電圧（ソースを基準にしたしきい値電圧が−０．４Ｖ以上０Ｖ以下、好ましくは−０．３Ｖから−０．１Ｖ）を実現することができる。
【００９５】
ｐ型電界効果トランジスタの場合は、界面電荷または固定電荷によりしきい値電圧が低くなる作用を持つ。この効果は、ゲート酸化膜中の電荷、埋め込み酸化膜中の電荷、ＳＯＩ層上下界面の電荷によってもたらされる。これらのうち、埋め込み酸化膜中の電荷、ＳＯＩ層下部界面の電荷は、通常のＦＥＴにはなく、ＳＯＩ−ＭＯＳＦＥＴに特有のものであるので、これら特有の電荷が付加されることによって、ｐチャネルＳＯＩ−ＭＯＳＦＥＴのしきい値電圧は低くなりやすい（ソース電圧を基準としたしきい値電圧の絶対値が大きくなりやすい）という特徴がある。従って、ゲート電極のうちゲート絶縁膜に接する部分を構成する材料の仕事関数がソース／ドレイン領域を構成するｐ +シリコンと同程度であっても、ソース電圧を基準としたしきい値電圧を、負の値にできるので、ゲート電極としてｐ +ポリシリコンをこの部分に用いても良い。
【００９６】
本発明の製造方法は、第一の材料によりゲート電極を形成し、ソース／ドレイン領域を形成したのち、一部のトランジスタにおいては第一の材料よりなるゲート電極を除去し、第一の材料よりなるゲート電極を除去して得られた空隙に、第二の材料を埋め込むという特徴を持つので、同一基板上に、第一及び第二の二つのゲート電極材料を持つトランジスタを混在させられる。また、この特徴を用いることにより、ｎ型電界効果トランジスタのゲート電極とｐ型電界効果トランジスタのゲート電極とを、異なる材料で構成するための製造方法を提供できる。また、多結晶シリコン、多結晶ＳｉＧｅ等、耐熱性に優れた材料を第一の材料として用いることにより、ソース／ドレイン領域の形成等の熱処理工程が第一の材料に影響を与えることを抑制できる。また、本発明は、ダミーパターンを絶縁膜に埋め込んだ後、一部のダミーパターンを除去し、得られた空隙に第一のゲート電極材料を埋め込み、また異なる一部のダミーパターンを除去して得られた空隙に第二のゲート電極材料を埋め込むことにより、同一基板上に、第一及び第二の二つのゲート電極材料を持つトランジスタを混在させられる。本発明は、ｎチャネル、ｐチャネルそれぞれのトランジスタに対して、異なる材料をゲート電極に用いるために必要な製造方法を与えるので、前記仕事関数の関係を満たし、ＳＯＩ−ＭＯＳＦＥＴの特性を改善するために有効である。また、本発明の製造方法は、ＳＯＩ−ＭＯＳＦＥＴに限らず、バルク基板上のＭＯＳＦＥＴにおいて同一基板上にゲート電極材料の異なるトランジスタを形成する場合に用いても良い。これは、例えば同一基板上のｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間でゲート電極の材料を変える場合、あるいは同一基板上の同一チャネルタイプのトランジスタにおいて、トランジスタによってゲート電極の材料を変える場合に用いても良い。なお、バルク基板上のＭＯＳＦＥＴにおいてチャネルタイプに応じてゲート電極を変える目的は、それぞれのトランジスタにおけるしきい値電圧の最適化である。例えばｎ型電界効果トランジスタに対してはシリコンの禁制帯中央よりも伝導帯寄りに相当する仕事関数を持つ材料、ｐ型電界効果トランジスタに対しては、シリコンの禁制帯中央よりも価電子帯寄りに相当する仕事関数を持つ材料を用いる。また、ＳＯＩ−ＭＯＳＦＥＴであるか、バルク基板上のＭＯＳＦＥＴであるかを問わず、同一基板上の同一チャネルタイプのトランジスタにおいて、トランジスタの機能に応じてゲート電極の材料を変える場合に用いても良い。同一チャネルタイプのトランジスタにおいて、その機能に応じてゲート電極の材料を変える目的は、しきい値電圧の異なるトランジスタを混在させるためである。例えばＤＲＡＭにおいて、高いしきい値電圧が要求されるｎチャネルのセルトランジスタのゲート電極には仕事関数が大きい材料を採用し、低いしきい値が要求される周辺回路部のｎ型電界効果トランジスタのゲート電極には、仕事関数の小さい材料を採用する場合である。
【図面の簡単な説明】
【図１】本発明の第１、２の実施形態により得られる電界効果トランジスタの断面図である。
【図２】本発明の第１、２の実施形態により得られる電界効果トランジスタの動作中のチャネル形成領域における深さ方向の電位分布である。
【図３】本発明の第１、２の実施形態により得られる電界効果トランジスタの効果を説明するバンド図である。
【図４】本発明の第１、２の実施形態により得られる電界効果トランジスタの効果を図３と共に説明するバンド図である。
【図５】本発明の第３の実施形態により得られる電界効果トランジスタを搭載した半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に続く半導体装置の製造方法を工程順に示す断面図である。
【図７】図６に続く半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第４の実施形態により得られる電界効果トランジスタを搭載した半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第４の実施形態により得られる電界効果トランジスタのゲート電極の構成を変えた電界効果トランジスタを搭載した半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の第４の実施形態のゲート電極構造を有する電界効果トランジスタをシリコン半導体基板に搭載した場合の半導体装置の製造方法を工程順に示す断面図である。
【図１１】ＳＯＩ基板を用いた電界効果トランジスタの基板浮遊効果を模式的に示す断面図である。
【符号の説明】
１、２１、３１１    支持基板
２    埋込絶縁膜
３    半導体層
４、１４、５４、６４、２１４、２２４    ゲート絶縁膜
５、１５、３０５、３１５    ゲート電極
６、３６、２１６、３０６、３１６    ｎ +型ソース領域
７、３７、２１７、３０７、３１７    ｎ +型ドレイン領域
８、１８、２８、３８、３０８、３１８    チャネル形成領域
１６、２６、２０６    ｐ +型ソース領域
１７、２７、２０７    ｐ +型ドレイン領域
２２、３１２    埋込酸化膜
２３    単結晶シリコン層
１００、２００    素子分離酸化膜
１０１、２１１    シリコン酸化膜
１０２    ｐ +型ＳｉＧｅ混晶層
１０３    シリコン窒化膜
１０４    ダミーゲート電極
１０５，１０６，１０８、１１２、１２２    レジスト膜
１０７、２１７    ＣＶＤ酸化膜
１０９    スリット
１１０、１２０、２２０    エルビウムシリサイド
１１１、１１４、１２１、２２１    金属
１１３、１２３、２２３    白金シリサイド
２０１、３０１    ｐ型シリコン基板
２０２    ｐ型チャネルストッパー
２３１    ｎウェル
３０４、３１４    ゲート酸化膜
３１３    シリコン半導体層
【図１】
0004093072.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004093072.tif 000008
【図８】
0004093072.tif 000009
【図９】
0004093072.tif 000010
【図１０】
0004093072.tif 000011
【図１１】
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