(57)【特許請求の範囲】
【請求項１】
第１番目から第Ｎ番目の排他的論理回路と、各排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、
第ｍ（ｍ＝２〜Ｎ）番目の排他的論理回路の第１入力端子と第ｍ−１番目の排他的論理回路の第２入力端子は接続されており、
第１番目の排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、
第Ｎ番目の排他的論理回路の第２入力端子は前記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されているレジスタ回路を備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記レジスタ回路は、前記第１論理値配線、第１番目から第Ｎ番目の排他的論理回路の前記第１入力端子、前記ヒューズ及び前記第２入力端子、並びに前記第２論理値配線からなる経路に１個以上の抵抗が直列に接続されている請求項１に記載の半導体集積回路装置。
【請求項３】
前記レジスタ回路は、前記第１論理値配線及び前記第２論理値配線の少なくとも一方に、ヒューズを別途備えている請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記レジスタ回路は、前記第１論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第１論理回路と、
前記第２論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第２論理回路の少なくとも一方をさらに備えている請求項１、２又は３に記載の半導体集積回路装置。
【請求項５】
前記レジスタ回路は、第１番目から第Ｎ番目の前記排他的論理回路の出力論理値を論理値として外部に出力するための外部出力用回路をさらに備えている請求項１から４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記レジスタ回路は、第１番目から第Ｎ番目の前記排他的論理回路の出力論理値を、エンコーダーを介して加工して外部に出力するための外部出力用回路をさらに備えている請求項１から４のいずれかに記載の半導体集積回路装置。
【請求項７】
請求項１から６のいずれかに記載のレジスタ回路を複数個備え、複数個の前記レジスタ回路の出力論理値を異なるタイミングで読み出せるようにした半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、従来、半導体集積回路の製造工程において組み込むことができなかった情報や半導体集積回路装置の製造工程の完了以降にチップに施した加工内容等の情報を記録し、それを論理信号として出力するための論理回路を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路の製造工程において、その半導体集積回路が適用される製品に固有の複数枚数の露光マスク（レチクル）を用いる。すなわち、トランジスタ製造工程や配線工程等の製造工程に応じて適当な露光マスクを用いて写真製版工程を繰り返し行ない、所望の機能や特性をもつ半導体集積回路装置を製造している。
【０００３】
各工程では、ステップ・アンド・リピート方式（ウエハの端から、露光マスク上に描かれたチップ数分シフトさせながら繰り返し露光していく方式）で露光マスク上のレイアウトパターンをウエハ上に縮小投影して回路を作り込んでいく。したがって、レイアウトパターン内での位置情報はウエハ上に焼き付けることは可能であるが、各チップにウエハ上での位置情報を記録することはできない。
【０００４】
また、ウエハ製造装置内での位置バラツキ等に起因する１ロット内のウエハ間の特性バラツキ（ウエハ番号依存性）や、ウエハ面内でのチップ間の特性バラツキ（ウエハ面内位置依存性）が発生する。このようなチップ特性のウエハ番号依存性やウエハ面内位置依存性に基づいて、製造工程を改善したり信頼性を予測したりすることは品質を向上させる上で重要である。
【０００５】
チップ特性のウエハ番号依存性やウエハ面内位置依存性については、ウエハ状態でのテストだけではなく、チップをパッケージに封止した後の長期的な信頼性を調べることも重要である。そのため、チップをパッケージに封止した状態でウエハ番号やウエハ上でのチップ位置情報を知ることは重要である。
【０００６】
また、ＤＲＡＭ（dynamic random access memory）等で冗長回路を使用した場合の情報を記録したり、高精度なアナログ特性をもたせたりするために、ウエハ製造工程の完了後にウエハへの加工を行なうことがあり、それらの加工情報を記録しておくことも重要である。
【０００７】
半導体集積回路装置では最終製品としてパッケージに封止するために、パッケージ表面の捺印の中に何らかの情報を含める方法が考えられる。しかし、パッケージ表面の捺印は１ウエハロットに対応させてパッケージに組み立てた場合のアセンブリロットに対応させるのが一般的であり、それ以上の情報を含めるのは現実的ではない。
【０００８】
以上のように、製造工程では組み込むことができない情報や製造工程の完了後にチップに施した加工を記録する手段が必要である。
【０００９】
【発明が解決しようとする課題】
ＥＰＲＯＭ（erasable programmable read only memory）やＥＥＰＲＯＭ（electrically ＥＰＲＯＭ）のように、製品仕様としてプログラム可能な不揮発性ＲＯＭを内蔵している製品では、情報を記録する領域を確保すれば、半導体集積回路装置の製造完了後にウエハ上でのチップ位置やウエハ番号等の情報をウエハテスト段階で記録することが可能である。
しかし、製品仕様としてＥＰＲＯＭやＥＥＰＲＯＭのようにプログラム可能なＲＯＭを内蔵していない製品では適用できないため汎用性がない。
【００１０】
不揮発性ＲＯＭを使用せずに、ウエハ上でのチップ位置情報をチップ上に記録する方法として、チップ上に設けられた複数の金属パッドに選択的にレーザーマーカーで打点する方法が提案されている（特許第２８８５５７６号公報参照）。そこでは、ウエハ上でのチップ位置ごとに、レーザーマークを入れる金属パッドを異ならせることにより、各チップにウエハ上でのチップ位置情報を記録している。
【００１１】
しかし、この方法ではチップ位置情報を記録するためのレーザーマークを金属パッドに入れるため、チップをパッケージに封入して最終製品の形状になった後ではレーザーマーク、すなわちチップ位置情報を読み取ることは困難である。チップ情報を読み取るためには、何らかの方法でパッケージを開封してチップ表面を露出させなければならず、非破壊ではチップ表面に記録されて情報を読み取ることができないという問題があった。
【００１２】
また、ウエハ上でのチップ位置情報をチップ上に記録する方法として、並列に接続した抵抗群をチップ上にあらかじめ配置しておき、抵抗間の配線をレーザーマーカー装置で打点することによって合成抵抗が変化することを利用する方法が提案されている（特開平６−５６６７号公報参照）。そこでは、ウエハ上でのチップ位置ごとに、レーザーマークを入れる抵抗間の配線を異ならせることにより、各チップにウエハ上でのチップ位置情報を記録している。
【００１３】
この方法では、ウエハ上でのチップ位置情報を電気的情報として読み出すことができるので、パッケージに封止してからでもウエハ位置情報を知ることができる。
しかし、この方法では、チップ位置情報を抵抗値というアナログ信号で読み出すため、読み出したアナログ信号をＡＤ変換（アナログ・デジタル変換）等によって処理しなければならず、処理方法が複雑になるという欠点がある。
【００１４】
さらに、この方法では、チップ位置情報を記録するための抵抗群に抵抗値のばらつきがある場合や、ウエハ上に搭載されるチップ数が増えた場合には、チップ位置情報の識別能力が低下するという不具合があった。
さらに、この方法によれば、抵抗値を測定するために専用の端子が必要となる可能性がある。
【００１５】
そこで本発明は、ウエハ上でのチップ位置情報などのチップごとに個別の情報をチップに明確に記録することができる機能を備えた半導体集積回路装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体集積回路装置は、第１番目から第Ｎ番目の排他的論理回路と、各排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、第ｍ番目の排他的論理回路の第１入力端子と第ｍ−１番目の排他的論理回路の第２入力端子は接続されており、第１番目の排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、第Ｎ番目の排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されているレジスタ回路を備えているものである。
ここで、Ｎは２以上の任意の整数であり、ｍは２からＮまでの任意の整数である。
【００１７】
第１番目から第Ｎ番目の排他的論理回路のうち、いずれかの排他的論理回路、例えば第ｍ番目の排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断する。
第１論理値配線に例えば論理的にＨレベルである電圧（以下、Ｈレベル電圧と称す）を供給すると、第ｍ番目の排他的論理回路の第１入力端子、並びに第ｍ番目の排他的論理回路よりも第１論理値配線側に設けられている第１番目から第ｍ−１番目の排他的論理回路の第１入力端子及び第２入力端子にＨレベル電圧が供給される。
【００１８】
さらに、第２論理値配線に論理的にＬレベルである電圧（以下、Ｌレベル電圧と称す）を供給すると、第ｍ番目の排他的論理回路の第２入力端子、並びに第ｍ番目の排他的論理回路よりも第２論理値配線側に設けられている第ｍ＋１番目から第Ｎ番目の排他的論理回路の第１入力端子及び第２入力端子にＬレベル電圧が供給される。
【００１９】
排他的論理回路として、例えば第１入力端子及び第２入力端子への入力が同じ論理値のときに出力がＬになり、第１入力端子及び第２入力端子への入力が異なる論理値のときに出力がＨになるエクスクルーシブ・オアゲートを用いた場合、第１番目から第ｍ−１番目の排他的論理回路の第１入力端子及び第２入力端子にＨレベル電圧が供給されるので、第１番目から第ｍ−１番目の排他的論理回路の出力論理値はＬになる。
また、第ｍ＋１番目から第Ｎ番目の排他的論理回路の第１入力端子及び第２入力端子にＬレベル電圧が供給されるので、第ｍ＋１番目から第Ｎ番目の排他的論理回路の出力論理値もＬになる。
【００２０】
一方、第ｍ番目の排他的論理回路の第１入力端子にはＨレベル電圧が供給され、第２入力端子にはＬレベル電圧が供給されるので、第ｍ番目の排他的論理回路の出力論理値はＨになる。
このように、切断されたヒューズに対応する排他的論理回路の出力論理値のみを他の排他的論理回路の出力論理値とは反転させることができる。
【００２１】
第１番目から第Ｎ番目の排他的論理回路のうち、いずれかの排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断し、第１番目から第Ｎ番目の排他的論理回路の論理信号を読み出すことによって切断されたヒューズの位置を電気的に検出することができるので、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００２２】
ここでは、排他的論理回路として、エクスクルーシブ・オアゲートについて説明したが、本発明はこれに限定されるものではなく、排他的論理回路はエクスクルーシブ・ノアゲートであってもよい。エクスクルーシブ・ノアゲートは、第１入力端子及び第２入力端子への入力が同じ論理値のときに出力がＨになり、第１入力端子及び第２入力端子への入力が異なる論理値のときに出力がＬになる論理回路である。
【００２３】
また、第ｍ番目の排他的論理回路の第１入力端子と第２入力端子の間に設けられたヒューズを切断することについて説明したが、本発明はこれに限定されるものではなく、第１番目又は第Ｎ番目の排他的論理回路の第１入力端子と第２入力端子の間に設けられたヒューズを切断するようにしてもよい。
【００２４】
【発明の実施の形態】
上記レジスタ回路は、上記第１論理値配線、第１番目から第Ｎ番目の排他的論理回路の上記第１入力端子、上記ヒューズ及び上記第２入力端子、並びに上記第２論理値配線からなる経路に１個以上の抵抗が直列に接続されていることが好ましい。その結果、いずれのヒューズも切断されていない状態において、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００２５】
上記レジスタ回路は、上記第１論理値配線及び上記第２論理値配線の少なくとも一方に、ヒューズを別途備えていることが好ましい。その結果、第１論理値配線又は第２論理値配線に設けられたヒューズを切断することにより、第１番目から第Ｎ番目の排他的論理回路のすべてについて、第１入力端子及び第２入力端子に同じ電圧（Ｈレベル電圧又はＬレベル電圧）を供給することができ、すべての排他的論理回路の出力論理値をＨ又はＬにすることができるようになる。
【００２６】
上記レジスタ回路は、上記第１論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第１論理回路と、上記第２論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第２論理回路の少なくとも一方をさらに備えていることが好ましい。
【００２７】
第１論理回路を備えている場合は第１論理値配線に、第２論理値配線に供給される電圧とは論理的に反転しているＨレベル電圧又はＬレベル電圧を供給することができる。第２論理回路を備えている場合は第２論理値配線に、第１論理値配線に供給される電圧とは論理的に反転しているＬレベル電圧又はＨレベル電圧を供給することができる。これにより、第１論理値配線及び第２論理値配線に供給する電圧の論理値を自由に設定することができる。
さらに、いずれのヒューズも切断されていない状態において、第１論理回路及び第２論理回路の少なくとも一方をハイインピーダンス状態に設定することにより、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００２８】
上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を論理値として外部に出力するための外部出力用回路をさらに備えていることが好ましい。その結果、外部出力用回路を介して、排他的論理回路の出力論理値をそのまま論理値として外部に読み出すことができる。
【００２９】
上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を、エンコーダーを介して加工して外部に出力するための外部出力用回路をさらに備えていることが好ましい。エンコーターを備えることにより、外部出力用回路を構成する内部データバスなどの配線回路の配線本数を削減することができる。
【００３０】
上記レジスタ回路を複数個備え、複数個の上記レジスタ回路の出力論理値を異なるタイミングで読み出せるようにすることが好ましい。その結果、各レジスタ回路にそれぞれ固有の情報を記録することができ、記録する情報量を増加させることができる。
【００３１】
【実施例】
図１は一実施例を示す回路図である。図１では、本発明を構成する部分のみを示し、半導体集積回路装置に搭載される他の回路部分は省略している。
第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート（排他的論理回路）１が配列されている。ここでＮは２以上の任意の整数である。エクスクルーシブ・オアゲート１は第１入力端子Ｉ１、第２入力端子Ｉ２及び出力端子Ｏ１をそれぞれ備えている。エクスクルーシブ・オアゲート１の第１入力端子Ｉ１と第２入力端子Ｉ２の間にヒューズ３が接続されている。ヒューズ３は例えばレーザー照射により切断可能な寸法及び材料により構成され、例えば金属膜やポリシリコン膜などにより形成される。
【００３２】
第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１は第ｍ−１番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２と接続されている。第ｍ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２は第ｍ＋１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１と接続されている。ここでｍは２からＮ−１までの任意の整数である。
【００３３】
第１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１は、論理的にＨレベルである電圧（Ｈレベル電圧）が供給される第１論理値配線５に接続されている。第１論理値配線５の第１入力端子Ｉ１とは反対側の端部は電源７に接続されている。ここで、電源７により供給される電圧はＨレベル電圧である。
【００３４】
第Ｎ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２は、論理的にＬレベルである電圧（Ｌレベル電圧）が供給される第２論理値配線９に接続されている。第２論理値配線９の第２入力端子Ｉ２とは反対側の端部は接地電圧１１に接続されている。ここで、接地電圧１１はＬレベル電圧である。
以下、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成される回路をレジスタと称す。
【００３５】
表１に、エクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する排他的論理和の真理値を示す。表１においてＯ１は出力端子の出力論理値である。表１中で１はＨレベルを意味し、０はＬレベルを意味する。
【００３６】
【表１】
0004046503.tif 000002
【００３７】
表１に示すように、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する排他的論理和Ｏ１は、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値がともにＨ（論理値１）又はともにＬ（論理値０）のときはＬ（論理値０）になり、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値が相異なるときはＨ（論理値１）になる。
【００３８】
図２は第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズ３を切断した場合の入力と出力論理値の状態を示す回路図である。
第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズ３が例えばレーザー照射により切断されている。
【００３９】
電源７から第１論理値配線にＨレベル電圧を供給すると、第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１、並びに第ｍ番目のエクスクルーシブ・オアゲート１よりも第１論理値配線５側に設けられた第１番目から第ｍ−１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２にＨレベル電圧が供給される。これにより、第１番目から第ｍ−１番目のエクスクルーシブ・オアゲート１の出力論理値はＬになる。
【００４０】
第２論理値配線９を接地電圧１１に接続すると、第ｍ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２、並びに第ｍ番目のエクスクルーシブ・オアゲート１よりも第２論理値配線９側に設けられた第ｍ＋１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２は接地電圧（Ｌレベル電圧）になる。これにより、第ｍ＋１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の出力論理値はＬになる。
【００４１】
このとき、第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１にはＨレベル電圧が供給され、第２入力端子Ｉ２にはＬレベル電圧が供給されるので、第ｍ番目のエクスクルーシブ・オアゲート１の出力論理値はＨになる。
【００４２】
このように、切断されたヒューズ３に対応するエクスクルーシブ・オアゲート１の出力論理値のみがＨになって、切断されていないヒューズ３に対応するエクスクルーシブ・オアゲート１の出力論理値はＬになるので、切断するヒューズ３を選択することにより、チップごとに個別の情報を記録することができる。
ここで、エクスクルーシブ・オアゲート１の出力は論理信号なので、アナログ信号のようには信号の大きさに影響されず、チップごとに個別の情報をチップに明確に記録することができ、記録した情報を論理値として安定して読み出すことができる。
【００４３】
図１に示したエクスクルーシブ・オアゲート１及びヒューズ３は、例えばチップの周辺部の空き領域に配置される。これにより、チップサイズを大きくすることなく、これらの素子をチップに搭載することができる。
さらに、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１に対応するＮ個のヒューズ３のうちのいずれかが切断されるので、実使用状態では電源７と接地電圧１１との間に電源電流が流れることはなく、チップ本来の機能や特性に影響を与えることはない。
【００４４】
さらに、ウエハプロセス完了後にレーザー照射によりヒューズを切断することによってウエハ上に作り込まれたチップのチップ特性を調整して精度を向上させる高精度のアナログ製品など、製造工程でレーザートリミング処理を行なう半導体集積回路装置の場合には、レーザートリミング処理と同時に情報記録用のヒューズも切断するようにすれば、新たにレーザー切断工程を追加しなくてもよい。
【００４５】
本発明によりチップに記録する情報をウエハ上でのチップ位置情報に適用した実施例について述べる。
図３に、ウエハ上でのチップ位置情報を記録するためのレジスタを備えた半導体集積回路装置の一実施例を示す。図４はチップを作り込んだウエハを示す上面図である。
【００４６】
図４に示すように、ウエハ１３には、マトリクス状にチップ１５が形成されている。
各チップ１５には、Ｘ位置用の第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１と、Ｙ位置用の第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１がそれぞれ形成されている。各エクスクルーシブ・オアゲート１の第１入力端子Ｉ１と第２入力端子Ｉ２の間にヒューズ３が接続されている。
【００４７】
Ｘ位置用のエクスクルーシブ・オアゲート１はウエハ１３上のＸ方向のチップ位置座標（起点からＸ方向に何チップ目かを示す数字）を示すレジスタであり、これらをＸ位置レジスタとする。Ｙ位置用のエクスクルーシブ・オアゲート１はウエハ１３上のＹ方向のチップ位置座標（起点からＹ方向に何チップ目かを示す数字）を示すレジスタであり、これらをＹ位置レジスタとする。
【００４８】
Ｘ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１は出力端子Ｏ１ごとに設けられたトライステートバッファ１７ｘを介して、Ｎ本の配線からなる内部データバス１９のそれぞれ対応する配線に接続されている。Ｙ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１は出力端子Ｏ１ごとに設けられたトライステートバッファ１７ｙを介して、Ｘ位置レジスタの出力端子と同様に内部データバス１９に接続されている。
【００４９】
図３に示す実施例では、Ｘ位置レジスタでは第３番目のエクスクルーシブ・オアゲート１に対応するヒューズ３がレーザー照射により切断されており、Ｙ位置レジスタでは第４番目のエクスクルーシブ・オアゲート１に対応するヒューズ３がレーザー照射により切断されている。このようにヒューズ３が切断されたチップ１５は、図４に示したウエハ１３上でのＸ＝３、Ｙ＝４のチップ位置（斜線で示す部分）のものである。ウエハ１３上の各チップ１５では、ウエハ１３上での位置に対応してＸ位置レジスタ及びＹ位置レジスタにおいてヒューズ３が切断されている。読出しは、トライステートバッファ１７ｘと１７ｙを異なるタイミングで選択することにより行なう。
【００５０】
このように、ウエハ１３上でのチップ位置に対応するＸ位置レジスタ及びＹ位置レジスタの該当箇所のヒューズ３をレーザー照射により切断することによって個別のチップ位置情報をチップ１５ごとに記憶することにより、チップ１５をパッケージに封止した後でも電気的な論理信号としてウエハ１３上でのチップ位置情報を読み出すことができる。
【００５１】
この実施例によれば、チップ位置情報を論理信号として安定した状態で記録できるとともに、記録したチップ位置情報をアナログ値ではなく論理値として安定して読み出すことができる。さらに、Ｘ位置レジスタ及びＹ位置レジスタにおいて、いずれかのヒューズ３をレーザー照射により切断するので、電源７から接地電圧１１への電流パスがなくなり、実使用上、不具合を起こすこともない。
【００５２】
この実施例では、Ｘ位置レジスタ及びＹ位置レジスタにおいてエクスクルーシブ・オアゲートの数を共にＮ個で表現しているが、両レジスタを構成するエクスクルーシブ・オアゲートの個数は同一に限定されるものではなく、Ｘ位置レジスタ及びＹ位置レジスタにおいて異なる個数のエクスクルーシブ・オアゲートを備えているようにしてもよい。
【００５３】
また、この実施例では本発明をチップ位置情報の記録に適用しているが、本発明はこれに限定されるものではなく、例えばウエハ番号情報など、チップごとに個別な他の情報の記録にも適用することができる。特に、従来、製造工程では組み込むことができなかった情報や、製造工程の完了後にチップに施す加工を記録する手段として有用である。
【００５４】
また、この実施例では、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタとしてＸ位置レジスタ及びＹ位置レジスタを搭載しているが、本発明はこれに限定されるものではなく、チップ１５に搭載する上記レジスタは１個でもよいし、３個以上でもよい。上記レジスタを複数設けた場合には、それらのレジスタの意味づけを変えることによって、その都度必要に応じた用途の使い方ができる。
【００５５】
図５はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタにおいて、第１論理値配線５及び第２論理値配線９にそれぞれ抵抗２１が直列に設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００５６】
この実施例によれば、いずれかのヒューズ３をレーザー照射により切断する前に電源７をオンするような場合であっても、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００５７】
図５に示した実施例では、第１論理値配線５及び第２論理値配線９にそれぞれ抵抗２１が直列に設けられているが、本発明において抵抗が直列に接続される位置はこれに限定されるものではなく、第１論理値配線５、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１、ヒューズ３及び第２入力端子Ｉ２、並びに第２論理値配線９からなる経路に１個以上の抵抗が直列にされていれば、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００５８】
図６はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタにおいて、第１論理値配線５及び第２論理値配線９にそれぞれヒューズ２３が直列に設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００５９】
例えば第２論理値配線９に設けられたヒューズ２３を切断した場合、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１において、第１入力端子Ｉ１及び第２入力端子Ｉ２に電源７からＨレベル電圧が供給される。これにより、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値はＬになる。
【００６０】
一方、第１論理値配線５に設けられたヒューズ２３を切断した場合は、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１において、第１入力端子Ｉ１及び第２入力端子Ｉ２がＬレベル電圧になる。この場合も第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値はＬになる。
【００６１】
このように、いずれかのヒューズ２３を切断すると、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値をＬにすることができる。このような設定は、例えば不良チップの認識に使用することができる。
【００６２】
この実施例では、第１論理値配線５及び第２論理値配線９にそれぞれヒューズ２３が直列に設けられているが、本発明はこれに限定されるものではなく、第１論理値配線５及び第２論理値配線９の少なくとも一方にヒューズ３を設けるようにすればよい。
【００６３】
図７はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタが設けられている。２個のトライステートバッファ２５が設けられており、一方のトライステートバッファ２５の出力は第１論理値配線５に接続され、他方のトライステートバッファ２５の出力は第２論理値配線５に接続されている。トライステートバッファ２５は、Ｈレベル電圧を供給する状態と、Ｌレベル電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な論理回路である。
【００６４】
この実施例では、２個のトライステートバッファ２５を制御することにより、第１論理値配線５及び第２論理値配線９に供給する論理値を自由に設定することができる。第１論理値配線５にＨレベル電圧を供給する場合は第２論理値配線９にＬレベル電圧を供給し、第１論理値配線５にＬレベル電圧を供給する場合は第２論理値配線９にＨレベル電圧を供給する。
さらに、いずれかのヒューズ３をレーザー照射により切断する前に電源７をオンするような場合であっても、トライステートバッファ２５をハイインピーダンス状態に設定しておくことにより、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００６５】
図８はさらに他の実施例を示す回路図である。図３と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｘ位置レジスタ及びＹ位置レジスタにおいて、第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１、ヒューズ回路３、第１論理値配線５及び第２論理値配線９からなるレジスタがそれぞれ設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００６６】
Ｘ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１はエンコーダー２７ｘに接続されている。エンコーダー２７ｘの出力はトライステートバッファ２９ｘを介して、トライステートバッファ２９ｘの数の配線をもつ内部データバス１９のそれぞれ対応する配線に接続されている。
Ｙ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１はエンコーダー２７ｙに接続されている。エンコーダー２７ｙの出力はトライステートバッファ２９ｙを介して、エンコーダー２７ｘと同様に内部データバス１９に接続されている。
【００６７】
この実施例では、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の出力論理値をエンコーダー２７ｘ，２７ｙにより変換し、変換した論理値をトライステートバッファ２９ｘ，２９ｙ及び内部データバス１９を介して、外部へ読み出すようにしている。
これにより、内部データバス１９の配線の数を減らすことができる。
【００６８】
この実施例では、内部データバス１９を介してＸ位置レジスタ及びＹ位置レジスタの値を読み出すようにしているが、本発明はこれに限定されるものではなく、他の構成によりＸ位置レジスタ及びＹ位置レジスタの論理値を読み出すようにしてもよい。
【００６９】
このように、本発明によれば、簡単な構成で、チップ面積や特性に影響を与えることなく、従来、製造工程では組み込むことができなかった情報や製造工程の完了後にチップに施した加工を記録し論理信号として読み出すことができる。これにより、製品や製造プロセスの高品質化などの貢献することができる。
【００７０】
上記の実施例では、排他的論理回路としてエクスクルーシブ・オアゲートを用いているが、本発明はこれに限定されるものではなく、エクスクルーシブ・ノアゲートを用いてもよい。エクスクルーシブ・ノアゲートでは、エクスクルーシブ・オアゲートと比べて出力が反転する。
【００７１】
表２にエクスクルーシブ・ノアゲートの第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する出力の真理値を示す。表２においてＯ１は出力論理値である。表２中で１はＨレベルを意味し、０はＬレベルを意味する。
【００７２】
【表２】
0004046503.tif 000003
【００７３】
表２に示すように、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する出力Ｏ１は、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値がともにＨ（論理値１）又はともにＬ（論理値０）のときはＨ（論理値１）になり、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値が相異なるときはＬ（論理値０）になる。
【００７４】
上記の実施例において、エクスクルーシブ・オアゲート１に替えてエクスクルーシブ・ノアゲートを用いた場合であっても、切断されたヒューズ３に対応するエクスクルーシブ・ノアゲートの出力論理値のみ他のエクスクルーシブ・ノアゲートの出力論理値値とは反転させることができ、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００７５】
また、上記の実施例ではレジスタ回路は複数個の排他的論理回路を備えているが、１個の排他的論理回路のみを備えるようにしてもよい。その場合、レジスタ回路は、１個の排他的論理回路と、上記排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、上記排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、上記排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されている。
【００７６】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７７】
【発明の効果】
請求項１に記載の半導体集積回路装置では、第１番目から第Ｎ番目の排他的論理回路と、各排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、第ｍ（ｍ＝２〜Ｎ）番目の排他的論理回路の第１入力端子と第ｍ−１番目の排他的論理回路の第２入力端子は接続されており、第１番目の排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、第Ｎ番目の排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されているレジスタ回路を備えているようにしたので、いずれかの排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断することにより、その排他的論理回路の出力論理値のみを他の排他的論理回路の出力論理値とは反転させることができ、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００７８】
請求項２に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線、第１番目から第Ｎ番目の排他的論理回路の上記第１入力端子、上記ヒューズ及び上記第２入力端子、並びに上記第２論理値配線からなる経路に１個以上の抵抗が直列に接続されているようにしたので、いずれのヒューズも切断されていない状態において、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００７９】
請求項３に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線及び上記第２論理値配線の少なくとも一方に、ヒューズを別途備えているようにしたので、第１論理値配線又は第２論理値配線に設けられたヒューズを切断することにより、すべての排他的論理回路の出力論理値を同じにすることができるようになる。
【００８０】
請求項４に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第１論理回路と、上記第２論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第２論理回路の少なくとも一方をさらに備えているようにしたので、第１論理値配線及び第２論理値配線の少なくとも一方に供給する電圧の論理値を自由に設定することができる。さらに、いずれのヒューズも切断されていない状態において、第１論理回路及び第２論理回路の少なくとも一方をハイインピーダンス状態に設定することにより、第１論理値配線、第２論理値配線間に過剰電流が流れることを防止することができる。
【００８１】
請求項５に記載の半導体集積回路装置では、上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を論理値として外部に出力するための外部出力用回路をさらに備えているようにしたので、外部出力用回路を介して、排他的論理回路の出力論理値をそのまま論理値として外部に読み出すことができる。
【００８２】
請求項６に記載の半導体集積回路装置では、上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を、エンコーダーを介して加工して外部に出力するための外部出力用回路をさらに備えているようにしたので、外部出力用回路を構成する内部データバスなどの配線回路の配線本数を削減することができる。
【００８３】
請求項７に記載の半導体集積回路装置では、上記レジスタ回路を複数個備え、複数個の上記レジスタ回路の出力論理値を異なるタイミングで読み出せるようにしたので、各レジスタ回路にそれぞれ固有の情報を記録することができ、記録する情報量を増加させることができる。
【図面の簡単な説明】
【図１】一実施例を示す回路図である。
【図２】同実施例の第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズを切断した場合の入力と出力論理値の状態を示す回路図である。
【図３】他の実施例を示す回路図である。
【図４】チップを作り込んだウエハを示す上面図である。
【図５】さらに他の実施例を示す回路図である。
【図６】さらに他の実施例を示す回路図である。
【図７】さらに他の実施例を示す回路図である。
【図８】さらに他の実施例を示す回路図である。
【符号の説明】
１      排他的論理回路
３，２３    ヒューズ
５      第１論理値配線
７      電源
９      第２論理値配線
１１      接地電圧
１３      ウエハ
１５      チップ
１７ｘ，１７ｙ，２５，２９ｘ，２９ｙ    トライステートバッファ
１９      内部データバス
２１      抵抗
２７ｘ，２７ｙ    エンコーダー
【図１】
0004046503.tif 000004
【図２】
0004046503.tif 000005
【図３】
0004046503.tif 000006
【図４】
0004046503.tif 000007
【図５】
0004046503.tif 000008
【図６】
0004046503.tif 000009
【図７】
0004046503.tif 000010
【図８】
0004046503.tif 000011