(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、
前記半導体層の表層部に選択的に形成され、閾値電圧を所望の値に制御する第１導電型のチャネルドープ層と、
前記半導体層上にゲート絶縁膜を介して前記チャネルドープ層に相対する位置に形成されたＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極と、
前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の一方に連なるストレージ・ノードを有するセルキャパシタとを具備し、
前記チャネルドープ層は前記トランスファゲート用のＭＯＳＦＥＴのゲート電極下に形成され、第１導電型不純物濃度の分布は、前記ゲート電極の中心軸付近では濃度が濃く、前記チャネルドープ層と前記ソース・ドレイン領域との界面付近では濃度が薄いことを特徴とする半導体集積回路。
【請求項２】
半導体基板と、
前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、
前記半導体層の表層部に選択的に形成され、閾値電圧を所望の値に制御する第１導電型のチャネルドープ層と、
前記半導体層上にゲート絶縁膜を介して前記チャネルドープ層に相対する位置に形成されたＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極と、
前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の一方に連なるストレージ・ノードを有するセルキャパシタとを具備し、
前記チャネルドープ層の第１導電型不純物濃度の分布は、前記ソース・ドレイン領域のうちで前記ストレージ・ノードに連なる領域と前記チャネルドープ層との界面付近ではそれ以外の領域よりも濃度が薄く、前記ソース・ドレイン領域のうちで前記ストレージ・ノードに連なる領域の底面は、前記半導体層と接していることを特徴とする半導体集積回路。
【請求項３】
前記セルキャパシタは、前記半導体基板内に選択的に形成された基板プレート型トレンチ構造のセルキャパシタであり、前記セルキャパシタのトレンチ内のストレージ・ノードと前記ソース・ドレイン領域の一方とは連なっていることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極形成予定領域にのみ前記シリコン窒化物を開孔する工程と、
次に、全面にシリコン酸化物を堆積した後、前記シリコン窒化物の開孔側壁にのみシリコン酸化物を残すようにエッチバックする工程と、
次に、前記ゲート犠牲酸化膜を介して前記シリコン基板の表面に所定の不純物をイオン注入して閾値電圧を所望の値に制御するチャネルドープ層を形成する工程と、
次に、前記シリコン窒化物の開孔側壁のシリコン酸化物および前記開孔の底面部のゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、
次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、
次に、前記シリコン窒化物を除去し、所定の不純物をイオン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程
とを具備することを特徴とする半導体集積回路の製造方法。
【請求項５】
シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、前記シリコン窒化物をエッチングしてＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極より細く開孔する工程と、
次に、前記シリコン窒化物をマスクとして前記シリコン基板の表面に所定の不純物をイオン注入して閾値電圧を所望の値に制御するチャネルドープ層を形成する工程と、
次に、前記シリコン窒化物の開孔部を前記ＭＯＳＦＥＴの所望のゲート長となるまでエッチバックする工程と、
次に、開孔部の底面部の前記ゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、
次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、
次に、前記シリコン窒化物を除去し、所定の不純物をイオン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程
とを具備することを特徴とする半導体集積回路の製造方法。
【請求項６】
ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのソース・ドレイン領域の一方に連なったセルキャパシタを有し、ソース・ドレイン領域の他方に導電プラグが形成された半導体集積回路の製造方法であって、
シリコン基板の表面にゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記基板の表面のうちで前記導電プラグが形成される部分に対応する隣り合う２つのゲート電極間に選択的に第１導電型の不純物をイオン注入する工程と、
前記注入されたイオンをゲート電極下まで拡散させて閾値電圧を所望の値に制御するチャネルドープ層を形成する熱工程と、
前記２つのゲート電極の両側の前記基板の表面に第２導電型の不純物をイオン注入してＭＯＳＦＥＴのソース・ドレイン領域を形成する工程
とを具備することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にダイナミック型メモリセルのトランスファゲート用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のチャネル濃度のプロファイルに関するもので、例えば相補性ＭＯＳ型のＤＲＡＭ（ダイナミックランダムアクセスメモリ）に使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭは、微細加工技術の進展により高集積化、高密度化、大容量化が進んでいる。ＤＲＡＭのセルの動作は、キャパシタに“１”または“０”に応じた電荷を蓄え、この電荷が消失する前にデータを読み出し、再度書き込む動作を行なう必要がある。蓄積された電荷は種々のリーク電流により失われていくので、リーク電流を抑えてＤＲＡＭセルの記憶保持特性を保つことが重要である。
【０００３】
ところで、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート長および実効チャネル長が短くなるにつれ、短チャンネル効果によってＭＯＳＦＥＴの閾値電圧の制御が難しくなると共にゲート電圧に対するドレイン電流の増加の傾きが緩くなり、サブスレッショルド電流が無視できなくなる。これを防ぐため、閾値電圧が上がるようにチャネルインプラドーズ量を増やすと、ＭＯＳＦＥＴのチャネル領域とソース・ドレイン領域とのｐｎ接合部の電界が強くなるので、トンネリングリーク電流が増加してしまう。この場合、セルキャパシタに蓄えた電荷が前記トンネリングリーク電流として流れると、ＤＲＡＭセルの記憶保持特性が劣化する問題が生じる。
【０００４】
図１０は、基板プレート型トレンチ構造のセルキャパシタを有するＤＲＡＭセルの断面構造の一例を示す。
【０００５】
図１０において、Ｐ型シリコンからなる基板11の表層部にはＰ型ウェル18が選択的に形成されており、基板11内には基板プレート型トレンチ構造のセルキャパシタが形成され、その周辺のＰ型ウェル18表層部には、トランスファゲート用のＮＭＯＳＦＥＴの活性領域および厚いフィールド酸化膜17が形成されている。
【０００６】
次に、前記基板プレート型トレンチ構造のセルキャパシタの構造を説明する。基板11内には、基板表面から離間した深い位置にＮ型不純物が高濃度にドープされたＮ型拡散領域13がセルキャパシタの片方の電極（プレート電極）として形成されている。そして、基板表面から基板11の深さの途中まで深い溝12が形成され、この溝12の内面の下方部には前記プレート電極13に連なる導電層10が形成され、この導電層10の表面上にはキャパシタ絶縁膜（図示せず）が形成されている。また、前記溝12の内面の上方部（Ｐ型ウェル18内）には酸化珪素膜からなる絶縁カラー14が形成されている。前記溝12の内部には、セルキャパシタの他方の電極（ストレージ・ノード）としてＮ型不純物（例えば砒素）を含んだ多結晶シリコン15が埋め込み形成されている。
【０００７】
そして、前記溝12の開口部付近で絶縁カラー14の上縁部の一部が欠除されており、この欠除部を介して絶縁カラー14の内側の前記多結晶シリコン15を後述するトランスファゲート用のＮＭＯＳＦＥＴのソース・ドレイン領域24の一方（本例ではソース領域）に連ならせるために、ストラップ用の導電体（ストレージ・ノード）としてＮ型にドープされた多結晶シリコン16が形成されている。
【０００８】
なお、図１０中、19はチャネルドープ層、20はゲート酸化膜である。ゲート電極は、ワード線あるいはフィールド酸化膜17上のパッシングワード線の一部であり、多結晶シリコン21とタングステンシリサイド22とからなる。上記ゲート電極の表面は保護絶縁膜23により覆われ、さらに絶縁膜27および層間絶縁膜28が形成されている。この層間絶縁膜28、絶縁膜27およびゲート酸化膜20に開口されたコンタクトホールには、前記ＮＭＯＳＦＥＴのドレイン領域24にコンタクトする不純物がドープされた多結晶シリコンからなる導電プラグ25が埋め込み形成されている。さらに、層間絶縁膜28上の酸化膜29上には前記導電プラグ25に連なる金属配線（ビット線）26が形成されている。
【０００９】
次に、前記トランスファゲート用のＮＭＯＳＦＥＴの形成工程について、図１１（ａ）乃至（ｂ）を参照して説明する。
【００１０】
まず、図１１（ａ）に示すように、基板11の表面にゲート犠牲酸化膜（図示せず）を形成し、フォトリソグラフィによりパターニングを行ない、イオン注入によりＰ型ウェル18を基板11表層部に選択的に形成する。そして、ＮＭＯＳＦＥＴの閾値電圧を制御するために、Ｐ型ウェル18表層部にＰ型チャネルインプラを行ってチャネルドープ層19を形成する。この際、後にＰ型ウェル18表層部に選択的に形成されるソース・ドレイン領域24を含めてインプラを行っている。そして、上記チャネルインプラ時にダメージを受けた前記ゲート犠牲酸化膜を剥離し、新たにゲート酸化膜20を形成する。
【００１１】
次に、図１１（ｂ）に示すように、燐をドープした多結晶シリコン21、タングステンシリサイド22、ゲート保護絶縁膜23を順に堆積させ、フォトリソグラフィにより所望のパターンを形成した後、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）を用いて前記ゲート保護絶縁膜23、タングステンシリサイド22、多結晶シリコン21をエッチングし、ゲート電極となる部分を残す。次に、フォトリソグラフィを行ない、ゲート電極の両側からＰ型ウェル18にＮ型イオンを注入してソース・ドレイン領域24を形成する。
【００１２】
しかし、上記したように形成されたＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴは、ＤＲＡＭの大容量化、高集積化に伴って微細化され、ゲート長の縮小によりＭＯＳＦＥＴの実効チャネル長が縮小されていくと、ゲート電圧に対するドレイン電流の増加の傾きが緩くなり、サブスレッショルド電流を無視できなくなる。これを防ぐため、ＭＯＳＦＥＴの閾値電圧が上がるようにチャネルインプラのドーズ量を増やさなければならず、チャネル領域とソース・ドレイン領域とのｐｎ接合境界の電界が強くなり、トンネリングリーク電流が増えてしまう（T.Hamamoto等の「On the Retention Time Distribution of Dynamic Random Access Memory (DRAM) 」IEEE Transactions on Electron Devices. Vol.45. No.6. June 1998を参照）。
【００１３】
また、ＤＲＡＭセルのセルキャパシタの記憶保持時間Ｔpause は、ストレージ・ノードからのリーク電流Ｉleakに反比例することが分かっており、前記トンネリングリーク電流の増加につれてＤＲＡＭセルの記憶保持特性が悪化してしまう。
【００１４】
【発明が解決しようとする課題】
上記したように従来のＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴは、サブスレッショルド電流を抑制するためにＭＯＳＦＥＴの閾値電圧が上がるようにチャネルインプラのドーズ量を増やすと、ソース・ドレイン領域とチャネル領域との境界の電界が強くなり、トンネリングリーク電流が増えてしまい、ＤＲＡＭセルの記憶保持特性が悪化してしまうという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴの閾値電圧を保ち、サブスレッショルド電流を抑え、かつ、チャネル領域とソース・ドレイン領域との接合界面の電界集中を防ぎ、トンネリングリーク電流を抑え、ホットキャリア耐性の向上およびＤＲＡＭセルの記憶保持特性の悪化防止を図り得る半導体集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、半導体基板と、前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、前記半導体層の表層部に選択的に形成され、閾値電圧を所望の値に制御する第１導電型のチャネルドープ層と、前記半導体層上にゲート絶縁膜を介して前記チャネルドープ層に相対する位置に形成されたＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域の一方に連なるストレージ・ノードを有するセルキャパシタとを具備し、前記チャネルドープ層は前記トランスファゲート用のＭＯＳＦＥＴのゲート電極下に形成され、第１導電型不純物濃度の分布は、前記ゲート電極の中心軸付近では濃度が濃く、前記チャネルドープ層と前記ソース・ドレイン領域との界面付近では濃度が薄いことを特徴とする。
【００１７】
本発明の第２の半導体集積回路は、半導体基板と、前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、前記半導体層の表層部に選択的に形成され、閾値電圧を所望の値に制御する第１導電型のチャネルドープ層と、前記半導体層上にゲート絶縁膜を介して前記チャネルドープ層に相対する位置に形成されたＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域の一方に連なるストレージ・ノードを有するセルキャパシタとを具備し、前記チャネルドープ層の第１導電型不純物濃度の分布は、前記ソース・ドレイン領域のうちで前記ストレージ・ノードに連なる領域と前記チャネルドープ層との界面付近ではそれ以外の領域よりも濃度が薄く、前記ソース・ドレイン領域のうちで前記ストレージ・ノードに連なる領域の底面は、前記半導体層と接していることを特徴とする。
【００１８】
本発明の半導体集積回路の製造方法（１）は、本発明の第１の半導体集積回路を製造する際、シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極形成予定領域にのみ前記シリコン窒化物を開孔する工程と、次に、全面にシリコン酸化物を堆積した後、前記シリコン窒化物の開孔側壁にのみシリコン酸化物を残すようにエッチバックする工程と、次に、前記ゲート犠牲酸化膜を介して前記シリコン基板の表面に所定の不純物をイオン注入して閾値電圧を所望の値に制御するチャネルドープ層を形成する工程と、次に、前記シリコン窒化物の開孔側壁のシリコン酸化物および前記開孔の底面部のゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、次に、前記シリコン窒化物を除去し、所定の不純物をイオン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程とを具備することを特徴とする。
【００１９】
本発明の半導体集積回路の製造方法（２）は、本発明の第１の半導体集積回路を製造する際、シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、前記シリコン窒化物をエッチングしてＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート電極より細く開孔する工程と、次に、前記シリコン窒化物をマスクとして前記シリコン基板の表面に所定の不純物をイオン注入して閾値電圧を所望の値に制御するチャネルドープ層を形成する工程と、次に、前記シリコン窒化物の開孔部を前記ＭＯＳＦＥＴの所望のゲート長となるまでエッチバックする工程と、次に、開孔部の底面部の前記ゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、次に、前記シリコン窒化物を除去し、所定の不純物をイオン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成する工程とを具備することを特徴とする。
【００２０】
本発明の半導体集積回路の製造方法（３）は、本発明の第２の半導体集積回路を製造する際、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのソース・ドレイン領域の一方に連なったセルキャパシタを有し、ソース・ドレイン領域の他方に導電プラグが形成された半導体集積回路の製造方法であって、シリコン基板の表面にゲート絶縁膜を介して複数のゲート電極を形成する工程と、前記基板の表面のうちで前記導電プラグが形成される部分に対応する隣り合う２つのゲート電極間に選択的に第１導電型の不純物をイオン注入する工程と、前記注入されたイオンをゲート電極下まで拡散させて閾値電圧を所望の値に制御するチャネルドープ層を形成する熱工程と、前記２つのゲート電極の両側の前記基板の表面に第２導電型の不純物をイオン注入してＭＯＳＦＥＴのソース・ドレイン領域を形成する工程とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
＜第１の実施の形態＞
図１乃至図４は、本発明の第１の実施の形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程を示している。なお、図中の基板プレート型トレンチ構造のセルキャパシタの製造工程は従来と同様であるので、その説明は省略する。ここで、基板プレート型トレンチ構造のセルキャパシタは、図１０を参照して前述した従来例と同様であるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００２３】
まず、図１に示すように、シリコン基板11の表面にゲート犠牲酸化膜（図示せず）を形成し、フォトリソグラフィによりパターニングを行ない、イオン注入によりＰ型ウェル18を基板11表面に選択的に形成する。この際、ダメージを受けた前記ゲート犠牲酸化膜を除去し、新たにゲート酸化膜20を形成する。
【００２４】
次に、燐をドープした多結晶シリコン21、タングステンシリサイド22、ゲート保護絶縁膜23を順に形成し、フォトリソグラフィにより所望のパターンを形成した後、ＲＩＥにより前記絶縁膜23、タングステンシリサイド22、多結晶シリコン21をエッチングすることにより、複数のゲート電極を形成する（残す）。
【００２５】
次に、図２に示すように、ゲート電極とキャパシタ間の部分をマスクしたレジストパターン30を形成し、トランスファゲート用のＮＭＯＳＦＥＴの閾値電圧を制御するために、Ｐ型ウェル18表層部のうちで隣り合うトランスファゲート用のＮＭＯＳＦＥＴのゲート電極間に対応する部分のみに選択的にＰ型不純物38をイオン注入（チャネルインプラ）する。
【００２６】
次に、前記レジストパターン30を除去し、図３に示すように、熱工程などによりＰ型不純物38をゲート電極下まで拡散させてチャネルドープ層39を形成する。これにより、チャネル不純物濃度は、ゲート電極下では濃く、セルキャパシタのストレージ・ノード16に近い側では薄くすることができる。この後、フォトリソグラフィを行ない、ゲート電極の両側からＰ型ウェル18にＮ型不純物をイオン注入してＮＭＯＳＦＥＴのソース・ドレイン領域24を形成する。
【００２７】
次に、図４に示すように、絶縁膜27を堆積した後、燐およびボロンを含んだ層間絶縁膜（ＢＰＳＧ膜）28を全面に堆積させ、フォトリソグラフィによりレジストパターンを形成し、ＲＩＥにより層間絶縁膜28および絶縁膜27およびゲート酸化膜20をエッチングし、ＮＭＯＳＦＥＴの活性化領域との接続を行なうためのコンタクトホールを形成する。
【００２８】
次に、前記レジストパターンを除去した後、砒素がドープされた多結晶シリコン25を堆積させた後、コンタクトホール内のみ多結晶シリコン25が残るようにＣＤＥ（化学ドライエッチング）によりエッチバックする。次に、ＣＭＰ（化学的機械研磨）により前記層間絶縁膜28および多結晶シリコン25を前記絶縁膜27の高さ位置まで削る。
【００２９】
次に、再び燐およびボロンを含んだ層間絶縁膜（ＢＰＳＧ膜）28を堆積した後、酸化膜29を堆積させる。次に、フォトリソグラフィによりパターンニングした後、ＲＩＥにより配線用の溝を形成した後、バリアメタルとタングステンを堆積し、前記酸化膜29でタングステンの削りが停止するような条件によりＣＭＰを行なうことによって、金属配線26を形成する。
【００３０】
上記工程において、チャネルドープ層39のチャネルインプラの不純物濃度の分布は、図５に示すイメージのように、従来はゲートを作成する前にイオン注入するため一定に分布しているが、本例ではセルキャパシタのストレージ・ノード16に近い側では濃度が薄い。したがって、チャネルドープ層39とセルキャパシタのストレージ・ノード（蓄積電極）16に連なるＮＭＯＳＦＥＴのソース領域24とのｐｎ接合界面において電界集中を防ぐことができ、トンネル電流によるリークを防ぐことができる。しかも、ゲート電極下の中心付近から前記ストレージ・ノード16とは相対する拡散層（ドレイン領域24）方向には濃度が濃いので、閾値電圧を上げることができ、サブスレッショルドリーク電流も防ぐことができる。
【００３１】
＜第２の実施の形態＞
図６（ａ）乃至図７（ｂ）は、本発明の第２の実施の形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程における断面構造を概略的に示している。
【００３２】
まず、図６（ａ）に示すように、シリコン基板の表面にゲート犠牲酸化膜60を形成し、その上にシリコン窒化物61を堆積し、フォトリソグラフィによりトランスファゲート用のＮＭＯＳＦＥＴのゲート電極形成予定領域にのみ開孔するパターンニングを行ない、ＲＩＥによりシリコン窒化物61をエッチングする。
【００３３】
次に、図６（ｂ）に示すように、全面にシリコン酸化物を堆積した後、前記シリコン窒化物61の開孔部側壁にのみシリコン酸化物62を残すようにエッチバックし、ＮＭＯＳＦＥＴの閾値電圧を所望の値に制御するためにＰ型不純物をイオン注入（チャネルインプラ）する。
【００３４】
次に、図６（ｃ）に示すように、シリコン窒化物61の開孔部側壁のシリコン酸化物62およびゲート犠牲酸化膜60をウエットエッチングにより除去した後、基板表面にゲート酸化膜20を形成する。
【００３５】
次に、図７（ａ）に示すように、燐をドープした多結晶シリコン21を堆積し、任意の厚さになるまでエッチングし、さらに、タングステンシリサイド22、絶縁膜23を堆積し、任意の厚さになるまでエッチングすることにより、シリコン窒化物61の開孔部に埋め込んだ状態のゲート電極を形成する。
【００３６】
次に、図７（ｂ）に示すように、前記シリコン窒化物61を除去し、ＮＭＯＳＦＥＴのソース・ドレイン領域24を形成するためにＮ型不純物をイオン注入した後、図７（ｃ）に示すように、ゲート電極の側壁に絶縁膜27を堆積する。
【００３７】
上記工程においては、シリコン窒化物61の開孔部側壁にシリコン酸化物62を形成した状態でイオン注入することにより、この後に形成予定のゲート電極との合わせずれがない状態でチャネルドープ層63が形成される。このチャネルドープ層63のチャネルインプラの不純物濃度の分布は、ゲート電極の中心軸付近では濃度が濃く、前記チャネルドープ層と前記ソース・ドレイン領域との界面付近では濃度が薄いので、第１の実施の形態とほぼ同様の効果が得られる。
【００３８】
即ち、上記工程において、チャネルドープ層63のチャネルインプラの不純物濃度の分布は、図８に示すイメージのように、従来は一定に分布しているが、本例ではチャネルドープ層63のソース・ドレイン領域に近い側では濃度が薄い。
【００３９】
＜第３の実施の形態＞
図９（ａ）乃至（ｄ）は、本発明の第３の実施の形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程における断面構造を概略的に示している。
【００４０】
まず、図９（ａ）に示すように、シリコン基板の表面にゲート犠牲酸化膜80を形成し、その上にシリコン窒化物81を堆積し、フォトリソグラフィによりトランスファゲート用のＮＭＯＳＦＥＴのゲート電極より細いパターンニングを行ない、ＲＩＥによりシリコン窒化物81をエッチングして開孔する。
【００４１】
そして次に、ＮＭＯＳＦＥＴの閾値電圧を所望の値に制御するために、前記シリコン窒化物81をマスクとしてＰ型不純物をイオン注入（チャネルインプラ）する。
【００４２】
次に、図９（ｂ）に示すように、前記シリコン窒化物81の開孔部をＮＭＯＳＦＥＴの所望のゲート長となるまでエッチバックする。
【００４３】
次に、図９（ｃ）に示すように、ゲート犠牲酸化膜80をウエットエッチングにより除去した後、基板表面にゲート酸化膜20を形成する。そして、燐をドープした多結晶シリコン21を堆積し、任意の厚さになるまでエッチングし、さらに、タングステンシリサイド22、シリコン窒化物23を堆積し、任意の厚さになるまでエッチングすることにより、シリコン窒化物81の開孔部に埋め込んだ状態のゲート電極を形成する。
【００４４】
次に、図９（ｄ）に示すように、前記シリコン窒化物81を除去し、ＮＭＯＳＦＥＴのソース・ドレイン領域24を形成するためにＮ型不純物をイオン注入した後、ゲート電極の側壁に絶縁膜27を堆積する。
【００４５】
上記工程においては、シリコン窒化物81を開孔した状態でイオン注入した後に開孔部をＮＭＯＳＦＥＴの所望のゲート長となるまでエッチバックすることにより、この後に形成予定のゲート電極との合わせずれがない状態でチャネルドープ層82が形成される。このチャネルドープ層82のチャネルインプラの不純物濃度の分布は、前記第２の実施の形態で示したチャネルインプラの不純物濃度の分布と同様になる。即ち、ゲート電極の中心軸付近では濃度が濃く、前記チャネルドープ層と前記ソース・ドレイン領域との界面付近では濃度が薄いので、第２の実施の形態とほぼ同様の効果が得られる。
【００４６】
【発明の効果】
上述したように本発明によれば、ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴのゲート長を長くすることなく閾値電圧を保ち、サブスレッショルド電流を抑え、かつ、チャネル領域とソース・ドレイン領域との接合界面の電界集中を防ぎ、トンネリングリーク電流を抑え、ホットキャリア耐性の向上およびＤＲＡＭセルの記憶保持特性の悪化防止を図り得る半導体集積回路およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図３の工程により形成されたチャネルインプラ層のドーズ不純物濃度分布を従来と比較して示すイメージ図。
【図６】本発明の第２の実施形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程一部を概略的に示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図６の工程により形成されたチャネルドープ層のチャネルインプラの不純物濃度分布を従来と比較して示すイメージ図。
【図９】本発明の第３の実施形態に係るＤＲＡＭセルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程の一部を概略的に示す断面図。
【図１０】従来のＤＲＡＭセルの構造を示す断面図。
【図１１】図１０のＤＲＡＭセルの製造工程を概略的に示す断面図。
【符号の説明】
11…基板、
12…溝、
13…Ｎ型拡散領域、
14…導電層、
15…電極、
16…導電体、
17…フィールド酸化膜、
18…Ｐ型ウェル領域、
19…チャネルドープ層、
20…ゲート酸化膜、
21…多結晶シリコン、
22…タングステンシリサイド、
23…絶縁膜、
24…ソース・ドレイン領域、
25…多結晶シリコン、
26…金属配線、
38…Ｐ型不純物、
39…チャネルドープ層。
【図１】
0004047513.tif 000002
【図２】
0004047513.tif 000003
【図３】
0004047513.tif 000004
【図４】
0004047513.tif 000005
【図５】
0004047513.tif 000006
【図６】
0004047513.tif 000007
【図７】
0004047513.tif 000008
【図８】
0004047513.tif 000009
【図９】
0004047513.tif 000010
【図１０】
0004047513.tif 000011
【図１１】
0004047513.tif 000012