(57)【特許請求の範囲】
【請求項１】
電源電圧に対する通電によりオン状態、または、非通電によりオフ状態となる画素を有する表示パネルに対し、前記電源電圧を供給する電源回路であって、
前記表示パネルにおいてオン状態となる画素の総和を算出する算出回路と、
充放電可能なコンデンサと、前記コンデンサに対して互いに異なる電位を基準として交互に充放電させるスイッチとを含み、前記コンデンサによって放電された電圧を前記電源電圧として用いるチャージポンプ回路を複数組並列に備え、前記表示パネルに対して、出力インピーダンスを可変として前記電源電圧を供給する電圧生成回路と、
前記電圧生成回路を制御するためのクロック信号を生成するクロック信号発信器と、
前記クロック信号を複数系統に分岐し、当該複数系統のクロック信号の出力の各々を前記算出回路によって算出された結果に基づいて制御するクロック制御回路と、
を具備し、
前記クロック制御回路は、前記算出回路によって算出された値を判別し、当該判別した値の該当する範囲に応じて前記複数系統に分岐したクロック信号の出力許可または禁止を制御し、前記複数系統に分岐したクロック信号の出力許可または禁止の組合せに応じて前記複数組のチャージポンプ回路における各々のスイッチの切り替えを制御して出力インピーダンスを可変させる
ことを特徴とする表示装置用電源回路。
【請求項２】
前記コンデンサに蓄積可能な電荷量は、各組のチャージポンプ回路毎に、２のべき乗で示される値である
ことを特徴とする請求項１に記載の表示装置用電源回路。
【請求項３】
前記算出回路は、
画素配列における各行に対応して設けられ、それぞれが、対応する行の画素のうち、オン状態となる画素数を当該行の水平走査時に記憶する行レジスタと、
前記行レジスタの各々に記憶された画素数の総和を求める加算回路と
を含むことを特徴とする請求項１に記載の表示装置用電源回路。
【請求項４】
電源電圧に対する通電によりオン状態、または、非通電によりオフ状態となる画素が配列する表示パネルと、
前記表示パネルにおいてオン状態となる画素の総和を算出する算出回路と、
充放電可能なコンデンサと、前記コンデンサに対して互いに異なる電位を基準として交互に充放電させるスイッチとを含み、前記コンデンサによって放電された電圧を前記電源電圧として用いるチャージポンプ回路を複数組並列に備え、前記表示パネルに対して、出力インピーダンスを可変として前記電源電圧を供給する電圧生成回路と、
前記電圧生成回路を制御するためのクロック信号を生成するクロック信号発信器と、
前記クロック信号を複数系統に分岐し、当該複数系統のクロック信号の出力の各々を前記算出回路によって算出された結果に基づいて制御するクロック制御回路と、
を具備し、
前記クロック制御回路は、前記算出回路によって算出された値を判別し、当該判別した値の該当する範囲に応じて前記複数系統に分岐したクロック信号の出力許可または禁止を制御し、前記複数系統に分岐したクロック信号の出力許可または禁止の組合せに応じて前記複数組のチャージポンプ回路における各々のスイッチの切り替えを制御して出力インピーダンスを可変させる
ことを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各画素に電源電圧を供給する表示装置用電源回路、該電源回路を用いた表示装置及び電子機器に関する。
【０００２】
【従来の技術】
有機ＥＬ（Electro Luminescent）素子や液晶素子のような電気光学素子を画素に用いた表示装置においては、種々の構成が知られている。例えば、各画素に対し、画素のオンオフを規定するデータ（ビット）を供給するとともに、電気光学素子に対し、当該データにしたがって電源電圧を印加させるか否かが定められる構成が知られている。これによって、当該画素はオン状態／オフ状態のいずれかとなって、所定の内容が表示される。
【特許文献１】
特開平１１−２８８２５５
【０００３】
【発明が解決しようとする課題】
しかしながら、比較的広い面積にわたって画素がオン状態となるような画面を表示させると、負荷が高くなるために電源電圧が低下して、オン状態における画素が本来の輝度よりも暗くなってしまう、という問題があった（オン状態が点灯状態に相当する場合）。
上記問題を解決すべく、本発明の目的は、オン画素による表示面積の広狭に応じて輝度が変化してしまうのを防止した表示装置用電源回路、その制御方法、および、当該電源回路を用いた表示装置ならびに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電源回路は、電源電圧に対する通電によりオン状態、または、非通電によりオフ状態となる画素を有する表示パネルに対し、前記電源電圧を供給する電源回路であって、前記表示パネルにおいてオン状態となる画素の総和を算出する算出回路と、充放電可能なコンデンサと、前記コンデンサに対して互いに異なる電位を基準として交互に充放電させるスイッチとを含み、前記コンデンサによって放電された電圧を前記電源電圧として用いるチャージポンプ回路を複数組並列に備え、前記表示パネルに対して、出力インピーダンスを可変として前記電源電圧を供給する電圧生成回路と、前記電圧生成回路を制御するためのクロック信号を生成するクロック信号発信器と、前記クロック信号を複数系統に分岐し、当該複数系統のクロック信号の出力の各々を前記算出回路によって算出された結果に基づいて制御するクロック制御回路と、を具備し、前記クロック制御回路は、前記算出回路によって算出された値を判別し、当該判別した値の該当する範囲に応じて前記複数系統に分岐したクロック信号の出力許可または禁止を制御し、前記複数系統に分岐したクロック信号の出力許可または禁止の組合せに応じて前記複数組のチャージポンプ回路における各々のスイッチの切り替えを制御して出力インピーダンスを可変させることを特徴とする。
この構成によれば、オン画素の総和を算出し、算出した総和が大きくなるにつれて、電源電圧を出力する電圧生成回路の出力インピーダンスを小となるように制御するので、オン画素の総和に依存して発生する電源電圧の変動が抑えられる。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施形態に係る電源回路を適用した表示装置の全体構成を示すブロック図である。この図に示されるように、表示装置１００は、表示メモリ１１０と、ディスプレイコントローラ１２０と、電源回路１３０と、表示パネル１４０と、Ｙドライバ１５０と、Ｘドライバ１６０とを含む。
【０００６】
これらのうち、表示メモリ１１０は、少なくとも表示パネル１４０の解像度よりも多い記憶容量を有する画面表示専用メモリであり、その記憶番地は、表示パネル１４０の画素と一対一に対応し、各番地では、対応する画素のオン状態（点灯状態）またはオフ状態（非点灯状態）を規定するオンオフデータ（ビット）が記憶される。
【０００７】
ディスプレイコントローラ１２０は、図示省略の上位制御回路から、表示内容を規定するオンオフデータＷＤを供給した旨や、当該オンオフデータＷＤの書込番地に関する情報などを含む命令ＷＣＭを受信すると、当該命令ＷＣＭを解釈し、オンオフデータＷＤの書込番地Ｗａｄを生成する一方、表示メモリ１１０からオンオフデータを読み出すための読出番地Ｒａｄを、垂直走査および水平走査にしたがった順番にて歩進するとともに、当該歩進と同期してクロック信号等を生成する。
これによって、表示メモリ１１０の書込側では、上位制御回路から供給されるオンオフデータＷＤが書込番地Ｗａｄに書き込まれる一方、読出側では、記憶されたオンオフデータＲＤが表示パネル１４０に対する垂直走査および水平走査にしたがった順番にて読み出される。
なお、ディスプレイコントローラ１２０によって生成されるクロック信号等の詳細については後述する。
【０００８】
表示パネル１４０は、本実施形態では縦１２０行×横１６０列に画素１４００が配列する有機ＥＬ装置である。詳細には、表示パネル１４０において画素１４００は、互いに交差するように設けられた１２０本の走査線１４１０と１６０本のデータ線１４２０との各交差部分に、それぞれ設けられている。
本件の特徴である電源回路１３０は、表示メモリ１１０から読み出されたオンオフデータＲＤによって点灯が規定された画素の総和を算出し、当該算出結果に応じて、表示パネル１４０における電源電圧Ｖｄｄを生成する。なお、電源回路１３０の詳細については後述する。
Ｙドライバ１５０は、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ１２０を順番に、１行目から１２０行目までの走査線１４１０の各々にそれぞれ供給する。Ｘドライバ１６０は、表示メモリ１１０から読み出されたオンオフデータＲＤを順番にラッチして、１列目から１６０列目までのデータ線１４２０の各々に、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１６０として一斉に供給する。
【０００９】
＜画素の構成＞
次に、上述した画素１４００の詳細について説明する。図２は、互いに隣接するｉ行目および（ｉ＋１）行目の走査線１４１０と、互いに隣接するｊ列目および（ｊ＋１）行目のデータ線１４２０との交差部分に対応して設けられた計４画素の構成を示す回路図である。ここで、ｉは、走査線１４１０を一般的に説明するために用いる記号であり、同様に、ｊは、データ線１４２０を一般的に説明するために用いる記号である。
【００１０】
図２に示されるように、各画素１４００は、薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」と省略する）１４３２、１４３４とＥＬ素子１４５０とをそれぞれ有する。
便宜上、ｉ行目の走査線１４１０とｊ列目のデータ線１４２０との交差対応してｉ行ｊ列に位置する画素１４００に着目すると、当該画素１４００のＴＦＴ１４３２は、ｊ列目のデータ線１４２０とＴＦＴ１４３４のゲートｇとの間に介挿されている。ＴＦＴ１４３２のゲートは、ｉ行目の走査線１４１０に接続されているので、当該ＴＦＴ１４３２は、走査信号ＹｉがＨレベルになるとオンするスイッチ、すなわち、データ線１４２０をＴＦＴ１４３４のゲートｇに接続するスイッチとして機能する。
また、ＴＦＴ１４３４のゲートｇ（ＴＦＴ１４３２のドレイン）には、容量１４４０が寄生している。なお、本実施形態では、容量１４４０として、ＴＦＴ１４３４の寄生容量を用いているが、ＴＦＴ１４３４のゲートｇと一定電位の給電線（例えば接地線）との間にコンデンサを設けて、該コンデンサを容量１４４０として用いても良い。
【００１１】
ＥＬ素子１４５０は、電源電圧Ｖｄｄの給電線とＴＦＴ１４３４のドレインとの間にて順方向に介挿されている。詳細には、ＥＬ素子１４５０の陽極は電源電圧Ｖｄｄの給電線に接続される一方、ＥＬ素子１４５０の陰極はＴＦＴ１４３４のドレインに接続されている。また、ＴＦＴ１４３４のソースは、基準電圧Ｇｎｄに接地されている。
ここで、ＥＬ素子１４５０は、共通電極たる陽極と画素電極たる陰極との間に発光（ＥＬ）層を挟持した構成であるが、詳細については本件と直接関係しないので、その説明を省略する。
【００１２】
この画素１４００では、走査信号ＹｉがＨレベルになったとき、ＴＦＴ１４３２がオンするので、ＴＦＴ１４３４のゲートｇは、ｊ列目のデータ線１４２０に印加されたデータ信号Ｘｊの論理レベルになるとともに、当該電圧に応じた電荷が容量１４４０に蓄積される。
ここで、走査信号ＹｉがＨレベルになったとき、データ信号ＸｊがＨレベルであれば、ＴＦＴ１４３４がオンするので、電源電圧Ｖｄｄが印加される結果、ＥＬ素子１４５０はオン状態となって当該電圧に応じた輝度で発光する一方、走査信号ＹｉがＨレベルになったとき、データ信号ＸｊがＬレベルであれば、ＴＦＴ１４３４がオフするので、電圧が印加されない結果、ＥＬ素子１４５０はオフ状態となって非点灯状態（消灯状態）となる。
次に、走査信号ＹｉがＬレベルになると、ＴＦＴ１４３２はオフするが、ＴＦＴ１４３４のゲートｇは、容量１４４０によって、ＴＦＴ１４３２がオフする直前のデータ信号Ｘｊの論理レベルに保持されている。したがって、走査信号ＹｉがＨレベルからＬレベルに遷移しても、ＴＦＴ１４３４のオンオフ状態は変化しないので、ＥＬ素子１４５０の点灯または消灯状態が維持される。
【００１３】
本実施形態において、ＥＬ素子１４５０は、発光状態または消灯状態のいずれかにしかならないが、その電流−電圧特性は、図３に示されるように、順方向に印加される電圧がしきい値以上になると電流が一気に流れ始めるダイオード特性である。このため、電源電圧Ｖｄｄの変動幅ΔＶに対し、電流変化幅ΔＩｄは大きくなる傾向にある。ＥＬ素子１４５０の発光輝度は、ほぼ電流量と比例するので、電源電圧Ｖｄｄが少しでも変動すると、電流量が大きく変化する結果、発光状態にあるＥＬ素子１４５０の輝度も大きく変化してしまうことになる。
したがって、ＥＬ素子１４５０を用いた構成では、電源電圧Ｖｄｄをいかにして一定に保つかが重要となる。
【００１４】
＜Ｙドライバ＞
次に、上述したＹドライバ１５０の詳細について説明する。図４は、Ｙドライバ１５０の構成を示すブロック図である。
この図に示されるように、Ｙドライバ１５０は、一種のシフトレジスタであり、走査線１４１０の各行にそれぞれ対応して転送回路１５１５を備える。
【００１５】
このＹドライバ１５０には、ディスプレイコントローラ１２０によって生成されたクロック信号ＹＣＫおよびスタートパルスＤＹがそれぞれ供給されている。
このうち、前者のクロック信号ＹＣＫは、１水平走査期間（１Ｈ）の逆数で示される周波数を有する。後者のスタートパルスＤＹは、１垂直走査期間（１Ｆ）の開始を規定する。
【００１６】
ｉ行目の転送回路１５１５は、入力信号を、クロック信号ＹＣＫの立ち上がり直前のレベルにラッチして、当該ラッチした信号を、ｉ行目の走査線１４１０に走査信号Ｙｉとして供給するとともに、次段たる（ｉ＋１）行目の転送回路１５１５への入力信号として供給する。ただし、１行目の転送回路１５１５の入力信号はスタートパルスＤＹである。
【００１７】
このような構成において、図５に示されるように１垂直走査期間（１Ｆ）の最初に供給されるスタートパルスＤＹが供給されると、当該スタートパルスＤＹは、クロック信号ＹＣＫの立ち上がり毎に順次シフトされるとともに、当該シフトされた信号が、それぞれ１、２、３、４、…、１２０行目の走査線１４１０の各々に、それぞれ走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ１２０として出力される。
このため、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ１２０は、スタートパルスＤＹがＨレベルになって初めてクロック信号ＹＣＫが立ち上がったタイミングから、順番に１水平走査期間（１Ｈ）だけＨレベルになる。
【００１８】
＜Ｘドライバ＞
次に、上述したＸドライバ１６０の詳細について説明する。図６は、Ｘドライバ１６０の構成を示すブロック図である。
この図に示されるように、Ｘドライバ１６０は、データ線１４２０の各列にそれぞれ対応して、転送回路１６１５と、レジスタ（Ｒｅｇ）１６２０と、ラッチ回路（Ｌ）１６３０とを有する。
【００１９】
このＸドライバ１６０には、ディスプレイコントローラ１２０によって生成されたクロック信号ＸｓＣＫ、スタートパルスＤＸ、ラッチパルスＬＰと、表示メモリ１１０から読み出されたオンオフデータＲＤとがそれぞれ供給されている。
このうち、クロック信号ＸｓＣＫは、転送回路１６１５に対して入力信号を転送させるための信号であり、読出番地Ｒａｄの歩進間隔と同一周期である。スタートパルスＤＸは、１行分のオンオフデータＲＤの読出開始タイミングにおいて出力される。ラッチパルスＬＰは、１行分のうち、最終１６０列のオンオフデータＲＤが読み出された直後のタイミングにて出力され、１水平走査期間の開始を規定する。
【００２０】
ｊ列目の転送回路１６１５は、入力信号を、クロック信号ＸｓＣＫの立ち上がり直前のレベルにラッチして、当該ラッチした信号を、サンプリング制御信号Ｘｓｊとして出力するとともに、次段たる（ｊ＋１）列目の転送回路１６１５への入力信号として供給する。ただし、１列目の転送回路１６１５の入力信号は、スタートパルスＤＸである。
続いて、ｊ列目のレジスタ（Ｒｅｇ）１６２０は、表示メモリ１１０から読み出されたオンオフデータＲＤを、ｊ列目の転送回路１６１５から出力されるサンプリング制御信号Ｘｓｊの立ち上がりにてサンプリングして、保持する。
さらに、ｊ列目のラッチ回路（Ｌ）１６３０は、同じくｊ列目のレジスタ１６２０によって保持されたオンオフデータＲＤを、ラッチパルスＬＰの立ち上がりによってラッチして、ｊ列目のデータ線１４２０に対しデータ信号Ｘｊとして出力する。
【００２１】
図７は、Ｘドライバ１６０の動作を説明するためのタイミングチャートである。この図に示されるように、ラッチパルスＬＰが出力されて走査信号ＹｉがＨレベルに遷移するタイミングに先んじて、スタートパルスＤＸがＨレベルに立ち上がると、ｉ行目であって１、２、３、…、１６０列目の画素に対応したオンオフデータＲＤが表示メモリ１１０から順番に読み出されて供給される。
【００２２】
このうち、ｉ行１列の画素に対応するオンオフデータＲＤが供給されるタイミングにおいて、サンプリング制御信号Ｘｓ１がＨレベルに立ち上がると、当該オンオフデータが、１列目のレジスタ１６２０（図７において「１：Ｒｅｇ」と表記）によってサンプリングされる。
次に、ｉ行２列の画素に対応するオンオフデータＲＤが供給されるタイミングにおいて、サンプリング制御信号Ｘｓ２がＨレベルに立ち上がると、当該オンオフデータが、２列目のレジスタ１６２０（図７において「２：Ｒｅｇ」と表記）によってサンプリングされる。以下同様にして、３、４、…、１６０列目の画素に対応するオンオフデータＲＤの各々が、それぞれ３、４、…、１６０列目のレジスタ１６２０によってサンプリングされる。
【００２３】
続いて、ラッチパルスＬＰが出力されると、それぞれ各列のレジスタ１６２０によってサンプリングされたオンオフデータＲＤが、それぞれの列に対応するラッチ回路１６３０において一斉にラッチされて、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１６０として一斉に出力される。
一方、１行分のデータ信号の一斉出力に合わせて、すなわち、ラッチパルスＬＰの出力に同期して、走査信号ＹｉがＨレベルになって、ｉ行目の走査線１４１０が選択される。
このため、ｉ行目の走査線１４１０に位置する１列目から１６０列目までの画素１４００は、それぞれデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ１６０の論理レベルに応じて点灯状態または非点灯状態となる。この状態は、走査信号ＹｉがＬレベルとなって非選択となっても、次の垂直走査よって走査信号Ｙｉが再びＨレベルとなるまで維持される。
なお、ここでは、ｉ行目に位置する画素に対応したデータ信号の出力動作について説明したが、実際には、このような出力動作は、それぞれ１行目、２行目、３行目、…、１２０行目の走査線１４１０の各々に対応して順番に実行され、これによりすべての画素の状態が定められて、１画面が表示されることになる。
【００２４】
＜電源回路＞
次に、電源回路１３０の詳細について説明する。図８は、電源回路１３０の構成を示すブロック図である。この図に示されるように、電源回路１３０は、表示メモリ１１０から読み出されたオンオフデータＲＤのうち、点灯を規定する画素の総和を算出して、当該算出結果に応じてクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を生成するための電源コントローラ１３２と、当該クロック信号に応じた出力インピーダンスにて電源電圧Ｖｄｄを生成し、表示パネル１４０に供給するためのチャージポンプ回路群１３４とを含む。このうち、前者の電源コントローラ１３２は、さらに、オンデータカウンタ１３２２、レジスタ（Ｒｅｇ）１３２４、行レジスタ１３２６、行レジスタセレクタ１３２８、加算器１３３２、クロック信号発振器（ＣＫＯＳＣ）１３３４およびクロック制御回路１３３６を含む。
【００２５】
オンデータカウンタ１３２２は、クロック信号ＸｓＣＫが立ち上がった瞬間に、オンオフデータＲＤがＨレベルであるときだけ、当該オンオフデータＲＤをアップカウントしたカウント値Ｎｄを出力する一方、当該カウント値ＮｄをラッチパルスＬＰの立ち上がりにてリセットする。
レジスタ１３２４は、ラッチパルスＬＰが立ち上がるときに、その直前のカウント値Ｎｄをラッチして、カウント値Ｌｄとして出力する。
【００２６】
行レジスタ１３２６は、それぞれ画素配列の各行に対応して１２０個設けられ、このうち、一般的にｉ行目に対応する行レジスタ１３２６は、選択信号Ｓｉがアクティブレベルとなったときにカウント値Ｌｄをラッチする。
行レジスタセレクタ１３２８は、レジスタ１３２４によりラッチされたカウント値Ｌｄを、どの行レジスタ１３２６に再ラッチさせるかを定めるための選択信号Ｓ１〜Ｓ１２０を出力する。詳細には、行レジスタセレクタ１３２８は、ラッチパルスＬＰの立ち上がりをアップカウントする一方、選択信号Ｓ１〜Ｓ１２０のうち、当該カウント値に対応する選択信号だけをアクティブレベルとして出力するとともに、当該カウント値を、上述したスタートパルスＤＹの立ち上がりにてリセットする。
加算器１３３２は、１２０個の行レジスタ１３２６によりラッチされたカウント値Ｌｄをすべて加算して、その加算結果を示すデータＳＭｄを出力する。
【００２７】
クロック信号発振器１３３４は、ラッチパルスＬＰに同期してクロック信号ＣＫを生成する。詳細には、クロック信号発振器１３３４は、ラッチパルスＬＰの出力周期たる１水平走査期間（１Ｈ）の周期を有し、ラッチパルスＬＰの立ち上がりタイミングにてＨレベルに遷移するクロック信号ＣＫをデューティ比５０％にて生成する。すなわち、クロック信号ＣＫは、各水平走査期間の前半期間においてＨレベルとなる一方、後半期間においてＬレベルとなるように生成される。
【００２８】
クロック制御回路１３３６は、クロック信号ＣＫを４系統に分岐するとともに、各系統を、データＳＭｄにより示される値にしたがって出力許可または禁止する。詳細には、クロック制御回路１３３６は、データＳＭｄにより示される値が例えば図９に示されるように１６に分割した範囲（または値）のいずれかに該当するかを判別し、判別した範囲に対応して、４系統に分岐したクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を、それぞれ出力許可または禁止とする。
例えば、データＳＭｄにより示される値が「６５２２」であれば、クロック制御回路１３３６は、クロック信号ＣＫ２、ＣＫ３の出力を許可する一方、クロック信号ＣＫ１、ＣＫ４の出力を禁止する。
なお、データＳＭｄにより示される値は、後述するように、着目行が選択される１水平走査期間において、点灯状態となっている画素の総和を示す。このため、本実施形態においてデータＳＭｄの最大値は、すべての画素１４００が点灯状態となる「１９２００」（＝１２０×１６０）である。
【００２９】
次に、チャージポンプ回路群１３４の詳細について説明する。図１０は、チャージポンプ回路群１３４の構成を示す回路図である。
この図に示されるように、チャージポンプ回路群１３４は、給電線ＰＳ１、ＰＳ２の線間電圧Ｖｉｎから、すべてのＥＬ素子１４５０にわたって陽極に共通に印加される電圧Ｖｄｄを給電線ＰＳ１、ＰＳ４との間にて発生させるため、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４によってそれぞれ制御されるチャージポンプ回路１３４０ａ、１３４０ｂ、１３４０ｃ、１３４０ｄと、給電線ＰＳ１、ＰＳ４との間に介挿されたバックアップ用のコンデンサ１３４８とを含む。
【００３０】
このうち、チャージポンプ回路１３４０ａは、双投型のスイッチ１３４２ａ、１３４４ａと、電荷汲み上げ用のコンデンサ１３４６ａとを備える。このうち、コンデンサ１３４６ａの一端は、スイッチ１３４２ａの共通端子ｃに接続される一方、コンデンサ１３４６の他端は、スイッチ１３４４の共通端子ｃに接続されている。
また、スイッチ１３４２ａ、１３４４ａの各々は、それぞれ、クロック信号ＣＫ１がＬレベルであるとき、図において実線にて示されるように端子ａと端子ｃとの間にて閉成する一方、クロック信号ＣＫ１がＨレベルであるとき、図において破線にて示されるように端子ｂと端子ｃとの間にて閉成する。
ここで、コンデンサ１３４６ａを充放電させるため、スイッチ１３４２ａ、１３４４ａは、次のように接続されている。すなわち、スイッチ１３４２ａにおいて、端子ａが電圧の基準である電位Ｇｎｄに保たれた給電線ＰＳ１に接続される一方、端子ｂが入力電圧Ｖｉｎの印加された給電線ＰＳ２に接続されており、また、スイッチ１３４４ａにおいて、端子ａが給電線ＰＳ２に接続される一方、端子ｂが、電圧Ｖｄｄの出力線たる給電線ＰＳ４に接続されている。
【００３１】
この構成においてクロック信号ＣＫ１がＬレベルであるとき、スイッチ１３４２ａ、１３４４ａにおける端子ａ、ｃ間が閉成するので、コンデンサ１３４６ａは、給電線ＰＳ１の電位Ｇｎｄを基準として充電される結果、電圧Ｖｉｎを保持する。
保持後、クロック信号ＣＫ１がＨレベルに遷移すると、スイッチ１３４２ａ、１３４４ａにおける端子ｂ、ｃ間が閉成するので、コンデンサ１３４６ａは、給電線ＰＳ２の電位を基準として放電する。
この放電によって、給電線ＰＳ４の電圧は、給電線ＰＳ２における電圧Ｖｉｎに、コンデンサ１３４６ａによる保持電圧Ｖｉｎを上乗せした電圧２・Ｖｉｎとなて、電源電圧Ｖｄｄとして表示パネル１４０に供給される。
すなわち、コンデンサ１３４６ａの電圧基準が給電線ＰＳ１から給電線ＰＳ２の電位にシフトアップされるので、端子ａ、ｃ間の閉成時に蓄積された電圧Ｖｉｎに相当する電荷は、電源電圧Ｖｄｄの生成のために汲み上げられる形となる。
上乗せされた電圧２・Ｖｉｎ（＝Ｖｄｄ）は、コンデンサ１３４８にバックアップされるので、クロック信号ＣＫ１が再びＬレベルになっても、給電線ＰＳ４は、コンデンサ１３４８によって電圧２・Ｖｉｎに維持される。
【００３２】
チャージポンプ回路１３４０ｂ、１３４０ｃ、１３４０ｄについても、チャージポンプ回路１３４０ａと同様な構成となっている。ただし、チャージポンプ回路１３４０ｂ、１３４０ｃ、１３４０ｄにおいて、各スイッチの閉成は、それぞれクロック信号ＣＫ２、ＣＫ３、ＣＫ４によって制御される点、および、コンデンサ１３４６ａの容量を「１」としたときに、コンデンサ１３４６ｂ、１３４６ｃ、１３４６ｄの容量比は、それぞれ「２」、「４」、「８」である点がそれぞれチャージポンプ回路１３４０ａと相違している。
なお、スイッチ１３４２ａ、１３４２ｂ、１３４２ｃ、１３４２ｄの各端子ｂは、本実施形態では、給電線ＰＳ２に接続されているが、当該端子ｂの目的は、充電時および放電時の基準電位を異ならせることにあるので、別途、給電線ＰＳ１の電位と異なる給電線ＰＳ３を設けて、当該給電線ＰＳ３に接続しても良い。
【００３３】
次に、このような構成の電源回路１３０の動作について説明する。図１１は、電源回路１３０の動作を説明するためのタイミングチャートである。
上述したように、着目するある行の１列目から１６０列目までの１行分のオンオフデータＲＤは、当該着目行に対して直前１行の選択期間の開始を規定するラッチパルスＬＰの出力後であって、当該着目行の選択期間の開始を規定するラッチパルスＬＰの出力前において、クロック信号ＸｓＣＫに同期して供給される。
【００３４】
このため、オンデータカウンタ１３２２によるカウント値Ｎｄは、着目行に対して直前１行の選択期間の開始を規定するラッチパルスＬＰの出力によってゼロリセットされた後、着目行において点灯状態を規定するオンオフデータＲＤが供給される毎にアップカウントされる。
したがって、着目行の選択期間の開始を規定するラッチパルスＬＰの出力直前におけるカウント値Ｎｄは、着目行に位置する１６０列の画素のうち、点灯状態となる画素がいくつ存在するかを示す。よって、当該ラッチパルスＬＰによってカウント値Ｎｄをラッチしたカウント値Ｌｄは、当該ラッチパルスＬＰによって開始した１水平走査期間での選択行（すなわち、着目行）のうち、点灯状態となる画素数を示すことになる。
なお、図において、一般的にｉ：Ｌｄなる表記は、ｉ行目に対応してラッチされたカウント値Ｌｄを意味する。
【００３５】
一方、行レジスタセレクタ１３２８は、１垂直走査期間の開始を規定するスタートパルスＤＹによってリセットするとともに、ラッチパルスＬＰの立ち上がりをアップカウントすると、当該カウント値は１水平走査期間毎に「１」ずつインクリメントする。このため、当該カウント値に対応する選択信号Ｓ１〜Ｓ１２０は、スタートパルスＤＹがＨレベルになって初めてラッチパルスＬＰが立ち上がったタイミングから、順番に１水平走査期間（１Ｈ）だけアクティブレベルとなり、これは、図５に示したように走査信号Ｙ１〜Ｙ１２０がそれぞれＨレベルとなるタイミングおよび期間と等しい。
したがって、ｉ行の選択期間の開始を規定するラッチパルスＬＰが出力されると、当該ｉ行に対応する選択信号Ｓｉだけがアクティブレベルとなるので、ｉ行のうち、点灯状態となる画素数を示すカウンタ値ｉ：Ｌｄは、当該ｉ行に対応する行レジスタ１３２６によってラッチされることになる。
【００３６】
このような行レジスタ１３２６によるラッチが、１行から１２０行まで順番に実行されたときに、行レジスタ１３２６によりそれぞれラッチされたカウンタ値１：Ｌｄ〜１２０：Ｌｄは、それぞれの行において点灯状態となる画素数を示すことになる。したがって、これらカウンタ値１：Ｌｄ〜１２０：Ｌｄを、加算器１３３２によって加算すると、当該加算結果を示すデータＳＭｄの値は、着目行が選択される１水平走査期間において、点灯状態となっている画素の総和を示すことになる。
【００３７】
ここで、データＳＭｄの値が、ある１水平走査期間（１Ｈ）において図１２に示されるように「６３５６」であるとき、すなわち、当該１水平走査期間において、点灯状態となっている画素１４００が「６３５６」個であるとき、クロック制御回路１３３６は、図９に示したテーブルから判るように、クロック信号ＣＫ１、ＣＫ３の出力を許可し、クロック信号ＣＫ２、４の出力を禁止する。このため、クロック信号ＣＫ１、ＣＫ３だけが当該１水平走査期間の前半においてＨレベルとなる。
【００３８】
クロック信号発振器１３３４によるクロック信号ＣＫは、上述したように各水平走査期間の後半期間においてＬレベルとなる。このため、当該１水平走査期間（１Ｈ）の前半期間において、Ｈレベルになると否とにかかわらず、当該１水平走査期間前の１水平走査期間における後半期間では、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４は、すべてＬレベルとなる。
上述したようにクロック信号ＣＫ１、ＣＫ３がＬレベルであるとき、コンデンサ１３４６ａ、１３４６ｃは、それぞれ充電（チャージ）されて電圧Ｖｉｎを保持する。
【００３９】
そして、当該１水平走査期間において、データＳＭｄの値が「６３５６」となったことに対応して、クロック信号ＣＫ１、ＣＫ３だけがＨレベルになると、コンデンサ１３４６ａ、１３４６ｃに充電された電圧Ｖｉｎが、給電線ＰＳ２に印加された電圧Ｖｉｎに上乗せされて、コンデンサ１３４８にバックアップされる。コンデンサ１３４６ａ、１３４６ｃの容量比は、上述したように１：４であるので、当該１水平走査期間において、電圧Ｖｄｄの生成のために汲み上げられる電荷量は、コンデンサ１３４６ａの容量を「１」としてみて、相対的に「５」となる。
すなわち、ある１水平走査期間（１Ｈ）において、点灯状態となっている画素１４００が「６３５６」個であるときに、電圧Ｖｄｄの生成のために汲み上げられる電荷量は相対値「５」である。
なお、当該水平走査期間の後半期間では、次の１水平走査期間における電荷の汲み上げに備えるべく、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４は、すべてＬレベルとなって、コンデンサ１３４６ａ、１３４６ｂ、１３４６ｃ、１３４６ｄには、それぞれ充電によって電圧Ｖｉｎが保持される。
【００４０】
次の１水平走査期間（１Ｈ）において、点灯状態となる画素の総和が増加して、データＳＭｄの値が「６５０６」となったとき、クロック制御回路１３３６は、クロック信号ＣＫ１、ＣＫ４の出力を禁止するので、クロック信号ＣＫ２、ＣＫ３だけが当該１水平走査期間の前半においてＨレベルとなる。このため、コンデンサ１３４６ｂ、１３４６ｃに充電された電圧Ｖｉｎが、給電線ＰＳ２に印加された電圧Ｖｉｎに上乗せされて、コンデンサ１３４８にバックアップされる。コンデンサ１３４６ｂ、１３４６ｃの容量比は、上述したように２：４であるので、当該１水平走査期間において、電圧Ｖｄｄの生成のために汲み上げられる電荷量は、相対的に「６」となる。
すなわち、前の１水平走査期間よりも点灯状態となる画素の総和が「６３５６」個から「６５０６」へと増加した１水平走査期間（１Ｈ）では、表示パネル１４０における電源電圧Ｖｄｄの負荷がそれだけ増大するが、電圧Ｖｄｄの生成のために汲み上げられる電荷量は、相対的に「５」から「６」へと引き上げられる。したがって、本実施形態では、電源電圧Ｖｄｄの負荷が増大したのにもかかわらず、電圧Ｖｄｄの降下分を小さく抑えることができる。
【００４１】
一方、さらに次の１水平走査期間（１Ｈ）において、点灯状態となる画素の総和が減少して、データＳＭｄの値が「６３９８」となったとき、クロック制御回路１３３６は、クロック信号ＣＫ２、ＣＫ４の出力を禁止するので、クロック信号ＣＫ１、ＣＫ３だけが当該１水平走査期間の前半においてＨレベルとなる。このため、当該１水平走査期間において、電圧Ｖｄｄの生成のために汲み上げられる電荷量は、相対的に「５」となる。
すなわち、前の１水平走査期間よりも点灯状態となる画素の総和が「６５０６」個から「６３９８」へと減少した１水平走査期間（１Ｈ）では、表示パネル１４０における電源電圧Ｖｄｄの負荷がそれだけ減少するので、電圧Ｖｄｄの生成のために汲み上げられる電荷量も、相対的に「６」から「５」へと引き下げられる結果、消費される電力が抑えられることになる。
【００４２】
なお、次の１水平走査期間（１Ｈ）において、データＳＭｄの値が「６３９８」から「６３７７」へと若干減少しても、点灯状態となる画素の総和の変動が無視できる範囲にあると考えられるので、クロック制御回路１３３６は、直前の１水平走査期間と同様に、クロック信号ＣＫ１、ＣＫ３だけの出力を許可する。このため、当該１水平走査期間において、電圧Ｖｄｄの生成のために汲み上げられる電荷量は、相対的に「５」のままであり、直前の１水平走査期間と比較して変化しない。
【００４３】
＜既存技術との対比＞
ここで、本実施形態に対する比較例として、点灯状態となる画素の総和をなんら考慮に入れないで、単に一定の電荷量を一定周期で汲み上げるだけの構成を想定する。このような構成において、図１６（ａ）に示されるように点灯状態となる画素が多いと（点灯状態の画素によるの領域Ａの面積が広いと）、図１６（ｂ）に示されるように点灯状態となる画素が少ない（点灯状態の画素によるの領域Ｂの面積が狭い）場合と比較して、電圧Ｖｄｄの負荷が高いので、バックアップ用のコンデンサ１３４８の放電が進行する結果、電圧Ｖｄｄの降下分がそれだけ大きくなる。このため、領域Ａの輝度は、同一の点灯状態の画素によって表現されるべき領域Ｂの輝度よりも暗くなって、表示上の差が発生してしまうことになる。
【００４４】
これに対して、本実施形態は、水平走査期間毎に点灯状態となる画素の総和を算出し、この算出結果に応じて、表示パネル１４０の電源電圧Ｖｄｄを生成するために汲み上げる電荷量を適切に制御しているので、電圧変動（降下）を小さい幅に抑えることができる。この結果、点灯状態となる画素の輝度は、その総和（面積）にかかわらず、ほぼ一定となるので、表示上の差をなくすことが可能となる。
さらに、本実施形態では、点灯状態となる画素の総和が少なければ、余計に電荷を汲み上げないので、比較例に対して低消費電力化を図ることも可能となる。
【００４５】
＜応用・変形＞
本発明は、上述した実施形態に限られず、種々の応用・変形が可能である。
例えば、上述した実施形態では、点灯または非点灯状態の２値的な表示をする構成を例にとって説明したが、次のような構成によって階調表示が可能である。
すなわち、例えば、図１３に示されるように０／１５から１５／１５までの１６階調を４ビットの階調データによって指示する場合、当該階調データの最上位ビット（ＭＳＢ）、２位ビット（２ＳＢ）、３位ビット（３ＳＢ）、最下位ビット（ＬＳＢ）に対応するように、１フレーム（またはフィールド）をサブフレーム（またはサブフィールド）ＳＦ４、ＳＦ３、ＳＦ２、ＳＦ１に分割するとともに、これらのサブフレームＳＦ４、ＳＦ３、ＳＦ２、ＳＦ１の各期間を、それぞれビットＭＳＢ、２ＳＢ、３ＳＢ、ＬＳＢのビットの重み付けに対応して８：４：２：１の割合に設定し、各サブフレームでは、対応するビットの“０”または“１”に応じて画素を非点灯または点灯状態とさせれば、１フレームを単位として、点灯する期間の割合が１６段階にて制御されるので、０／１５から１５／１５までの１６階調を表現することが可能となる。
【００４６】
ここで、あるサブフレームにおいて、対応するビットに応じて画素が点灯または非点灯状態となる点は、上述した実施形態と同様である。このため、垂直走査期間をサブフレームＳＦ４、ＳＦ３、ＳＦ２、ＳＦ１とし、表示メモリ１１０に、画素に対応して階調データを記憶させるとともに、あるサブフレームでは、４ビットの階調データのうち、当該サブフレームに対応するビットを読み出して、当該ビットにしたがって画素を点灯または非点灯状態とさせれば、実施形態と同様な構成によって１６階調表示が可能となる。すなわち、このような階調表示においても、点灯状態となる画素の総和に応じて、表示パネル１４０の電源電圧Ｖｄｄを生成するために汲み上げられる電荷量が制御されるので、実施形態と同様に、電圧変動降下を小さい幅に抑えつつ、低消費電力化を図ることが可能となる。
【００４７】
上述した実施形態では、点灯または非点灯状態を次の垂直走査まで維持する保持型の表示となっている。このため、特に動画像を表示する場合、当該動画像の輪郭に沿った画素は、人間の目の残像効果と相まって、次の垂直走査においても、直前の垂直走査による状態となっているかのように視認されることがある。このような残像を視認されにくくするためには、すべての画素を強制的に非点灯状態とする期間を、１垂直走査期間（またはサブフレーム）に設ければ良い。
ここで、すべての画素を強制的に非点灯状態とする期間では、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の出力をすべて禁止すれば、電源電圧Ｖｄｄの生成のために汲み上げられる電荷量がゼロとなるので、不要な電力消費を抑えることができる。
【００４８】
実施形態では、コンデンサ１３４６ａ、１３４６ｂ、１３４６ｃ、１３４６ｄの容量比を１：２：４：８に設定し、１水平走査期間における汲み上げを１回とするとともに、１回の汲み上げに用いるコンデンサを、点灯状態の画素の総和に応じて適宜組み合わせて、汲み上げる電荷量を制御する構成としたが、本発明は、この構成に限られない。例えば、１水平走査期間における汲み上げを２回以上とすれば、汲み上げに用いるコンデンサの容量を減らすことができる。また、チャージポンプ回路を１組だけとして、点灯状態の画素の総和に応じて、単位時間当たり（例えば１水平走査期間当たり）の汲み上げ回数を、１回から１６回まで、段階的に設定しても良い。
ただし、単位時間当たりの汲み上げ回数をむやみに増加させるのは、次の理由から好ましくない。すなわち、単位時間当たりの汲み上げ回数を増加させるのは、クロック信号ＣＫを高周波数化することにほかならないためであり、当該クロック信号ＣＫを高周波数化すると、当該クロック信号ＣＫにしたがったスイッチングによって消費される電力や、当該クロック信号ＣＫの信号線に寄生する容量によって消費される電力などが無視できなくなって、低消費電力化を阻害する場合があるからである。
【００４９】
また、実施形態では、表示パネル１４０に電源電圧Ｖｄｄをチャージポンプ回路群１３４によって供給する構成としたが、種々の構成によって電源電圧Ｖｄｄを供給しても良い。
例えば、図１４に示されるように、複数のオペアンプにより電圧Ｖｄｄを供給しても良い。この図において、バッファ１３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄは、互いに並列に接続されて、オペアンプ１３６２による出力電圧Ｖｂｕｆを、それぞれ電圧増幅度「１」で非反転増幅して電圧Ｖｄｄを出力する。ただし、これらのバッファの出力インピーダンスについては、理想的なゼロではなく、それぞれ８：４：２：１に段階的に低くなっている。また、バッファ１３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄへの電源供給線には、それぞれスイッチ１３６８ａ、１３６８ｂ、１３６８ｃ、１３６８ｄが介挿されて、それぞれ制御信号Ｋ１、Ｋ２、Ｋ３、Ｋ４がＨレベルであるときだけオンする。制御信号Ｋ１、Ｋ２、Ｋ３、Ｋ４の各々は、それぞれ実施形態におけるクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４に相当する信号であり、対応するクロック信号の出力が許可されるときだけ、Ｈレベルとなる信号である。
【００５０】
なお、バッファ１３６４ａとスイッチ１３６８ａとについての最もシンプルな構成は、例えば図１５に示されるように、制御信号Ｋ１をゲート入力するＴＦＴ１３６８と電圧Ｖｂｕｆをゲート入力するＴＦＴ１３６４とを、オペアンプ等の電源供給線と電圧Ｖｄｄの出力線との間に直列に接続した回路である。他のバッファおよびスイッチについても同様であるが、段階的にインピーダンスが低くなるように、ＴＦＴのサイズが徐々に大きくなっている。
【００５１】
オペアンプ１３６２は、その正入力端に基準電圧Ｖｄｄ・ｒｅｆを入力する一方、その負入力端に電圧Ｖｄｄを入力する。このため、オペアンプ１３６２は、自身の出力電圧Ｖｂｕｆを、基準電圧Ｖｄｄ・ｒｅｆに一致するように出力する。ここで、Ｖｂｕｆ＝Ｖｄｄであるので、図示の回路において、最終的に表示パネル１４０に供給される電圧Ｖｄｄは、基準電圧Ｖｄｄ・ｒｅｆに一致するように負帰還にて制御された電圧である。
【００５２】
この構成では、点灯状態となる画素の総和に応じて、動作するバッファ１３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄの組み合わせが変更されて、電圧Ｖｄｄの出力インピーダンスが適切に制御される。詳細には、点灯状態となる画素の総和が大きくなるにつれて、電圧Ｖｄｄの出力インピーダンスが低くなるように制御される。したがって、この構成によれば、実施形態と同様に、電圧変動が抑えられ、また、動作させないバッファについては電源供給がカットされるので、バッファのアイドリングによって電力が無駄に消費されない結果、低消費電力化を図ることも可能となる。
【００５３】
また、上述した説明にあっては、電気光学素子としてＥＬ素子を用いた表示装置であるとして説明したが、本発明はこれに限るものではなく、画素としては、ＥＬ素子１４５０のほかに、発光ダイオードや液晶素子、電気泳動素子、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いることができる。また、これらの電気光学素子を用いた表示装置を備えた電子機器に対しても適用可能である。ただし、交流駆動が原則である液晶素子を画素に用いる構成では、画素電極に印加すべき電圧を、共通電極の電位を基準として一定時間毎に交互に供給する必要が生じる。すなわち、液晶素子を画素に用いた表示パネルに対しては、電源電圧として、正極性および負極性に対応して２種類用意するとともに、オン状態となるのであれば、いずれの極性にてオンするのかを算出し、正極性でオンする画素の総数に応じて、正極性の電源電圧を生成する一方、負極性でオンする画素の総数に応じて、負極性の電源電圧を生成すれば良い。
なお、液晶素子では、オフ状態（すなわち、電圧無印加状態）にて白表示となる場合（ノーマリーホワイトモード）と、同じくオフ状態にて黒表示となる場合（ノーマリーブラックモード）との２通りが存在する。このため、液晶素子では、ＥＬ素子１４５０のようにオン状態が常に点灯状態（明状態）ではあるとは限らない点に留意されたい。
【００５４】
【発明の効果】
以上説明したように本発明によれば、オン画素の総和を算出して、総和が大きくなるにつれて、電圧生成回路の出力インピーダンスを小となるように制御するので、電源電圧の変動（低下）が抑えられる結果、オン画素の表示面積の広狭に応じて輝度が変化するのを防止することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態に係る表示装置の全体構成を示すブロック図である。
【図２】  同表示装置における表示パネルの画素の構成を示す回路図である。
【図３】  同画素における電圧／輝度の特性を示す図である。
【図４】  同表示装置におけるＹドライバの構成を示すブロック図である。
【図５】  同Ｙドライバの動作を説明するためのタイミングチャートである。
【図６】  同表示装置におけるＸドライバの構成を示すブロック図である。
【図７】  同Ｘドライバの動作を説明するためのタイミングチャートである。
【図８】  同表示装置における電源回路の構成を示すブロック図である。
【図９】  同電源回路のクロック制御回路において、加算結果とクロック信号の出力内容との関係を示すテーブルである。
【図１０】  同電源回路におけるチャージポンプ回路群の構成を示す回路図である。
【図１１】  同電源回路の動作を説明するためのタイミングチャートである。
【図１２】  同電源回路の動作を説明するためのタイミングチャートである。
【図１３】  同表示装置における階調表示を説明するための図である。
【図１４】  同電源回路においてチャージポンプ回路と置換可能な回路の構成を示すブロック図である。
【図１５】  同回路におけるのバッファの構成例を示す図である。
【図１６】  （ａ）および（ｂ）は、それぞれ同一階調の表示であっても、当該階調の表示面積によって発生する輝度の相違を説明するための図である。
【符号の説明】
１１０…表示メモリ
１２０…ディスプレイコントローラ
１３０…電源回路
１３２…電源コントローラ（制御回路）
１３４…チャージポンプ回路群（電圧生成回路）
１３６…オペアンプ回路群
１４０…表示パネル
１５０…Ｙドライバ
１６０…Ｘドライバ
１３４６ａ、１３４６ｂ、１３４６ｃ、１３４６ｄ…コンデンサ
１３６４ａ、１３６４ｂ、１３６４ｃ、１３６４ｄ…バッファ
１４００…画素
【図１】
0004074502.tif 000002
【図２】
0004074502.tif 000003
【図３】
0004074502.tif 000004
【図４】
0004074502.tif 000005
【図５】
0004074502.tif 000006
【図６】
0004074502.tif 000007
【図７】
0004074502.tif 000008
【図８】
0004074502.tif 000009
【図９】
0004074502.tif 000010
【図１０】
0004074502.tif 000011
【図１１】
0004074502.tif 000012
【図１２】
0004074502.tif 000013
【図１３】
0004074502.tif 000014
【図１４】
0004074502.tif 000015
【図１５】
0004074502.tif 000016
【図１６】
0004074502.tif 000017