(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、各信号端子に接続される信号ノードにそれぞれ対応する入出力保護回路部と、前記信号ノードに接続された内部回路とを有する半導体装置であって、
電源電位に接続される電源ノードと、
基準電位に接続される基準電位ノードとを備え、
前記入出力保護回路部は、
前記電源ノードと前記信号ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に、前記電源電位と前記基準電位との間の電位である動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第１の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第２の放電素子と、
前記信号ノードと前記基準電位ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に前記動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第３の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第４の放電素子と、
を備える、
半導体装置。
【請求項２】
前記第１及び第３の放電素子は第１の導電型の第１及び第３のＭＯＳトランジスタを含み、前記第２及び第４の放電素子は第２の導電型の第２及び第４のＭＯＳトランジスタを含み、前記第１及び第３のＭＯＳトランジスタの制御電極はそれぞれ前記基準電位ノードに接続され、前記第２及び第４のＭＯＳトランジスタの制御電極はそれぞれ前記電源ノードに接続されていることを特徴とする、
請求項１記載の半導体装置。
【請求項３】
前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である、
請求項２記載の半導体装置。
【請求項４】
前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、
前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗と、
をさらに備える請求項２記載の半導体装置。
【請求項５】
前記第１の放電素子は第１の導電型のＭＯＳトランジスタであり、その制御電極が前記基準電位ノードに接続され、前記第２及び第３の放電素子はダイオードであり、前記第４の放電素子は第２の導電型のＭＯＳトランジスタであり、その制御電極は前記電源ノードに接続されていることを特徴とする、
請求項１記載の半導体装置。
【請求項６】
前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である、
請求項５記載の半導体装置。
【請求項７】
前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、
前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗と、
をさらに備える請求項５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ基板上にＭＯＳトランジスタを形成した半導体装置に関し、特のその入出力保護機能に関する。
【０００２】
【従来の技術】
バルクシリコン基板上にＭＯＳデバイスを形成する場合、サージをＰＮ接合を通じて基板に放電することができるが、埋め込み絶縁層上のＳＯＩ層にＭＯＳデバイスを形成したＳＯＩ（Silicon-on-insulator）デバイスの場合、埋め込み絶縁層により基板にサージを逃す経路が構造的に存在しない。特に、ＭＯＳトランジスタのソース領域及びドレイン領域が埋め込み酸化膜まで達する薄膜ＳＯＩ構造では縦方向の放電経路は存在せず、構造上横方向への放電が必須となる。このため、ＭＯＳトランジスタやダイオードを通じて横方向に電源線や接地線に放電することになる。
【０００３】
図３１は従来のＳＯＩ構造での入出力保護回路の回路構成を示す回路図である。同図に示すように、まず、信号端子３０に突入電流を制限する抵抗３６（以下、「保護抵抗」と呼ぶ）の一端を接続し、信号端子３０よりサージ電圧が内部に伝わるのを遅らせ過大な電流が流れるのを防いでいる。次に電源（ノード）３２と接地レベル（ノード）３３との間に電荷を逃すための放電素子として、ＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２を直列に設けている。ここで、ＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２それぞれのゲートは電源３２及び接地レベル３３に接続され、それぞれのドレインは共通に保護抵抗３６の他端に接続される。したがって、ＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２は通常時オフ状態となっている。
【０００４】
サージ電圧が信号端子３０に印加された場合には、各ＭＯＳトランジスタＱ３１，Ｑ３２のアバランシェ降伏により、速やかに電荷を電源３２あるいは接地レベル３３に放電させ内部素子３１を保護する。さらに、保護抵抗３６の他端と内部抵抗３７の一端を接続し、内部抵抗３７の他端に内部素子３１を接続するように構成することにより、内部素子３１へのサージ電圧が伝播しにくくしている。
【０００５】
図３２は放電素子としてダイオード３８，３９を用いて同様に形成した入出力保護回路である。同図に示すように、まず、信号端子３０に保護抵抗３６の一端を接続し、信号端子３０よりサージ電圧が内部に伝播するのを遅らせ過大な電流が流れるのを防いでいる。次に電源３２と接地レベル３３との間に電荷を逃すための放電素子として、ダイオード３８，３９を直列に設けている。ここで、ダイオード３８のカソードが電源３２に接続され、ダイオード３９のアノードが接地レベル３３に接続される。したがって、ダイオード３８，３９は電源３２，接地レベル３３間を逆方向に接続される。
【０００６】
サージ電圧が信号端子３０に印加された場合には、ダイオード３８，３９の逆方向アバランシェ降伏あるいは順方向電流により速やかに電荷を電源３２あるいは接地レベル３３に放電させ内部素子３１を保護する。さらに、保護抵抗３６と内部素子３１との間に内部抵抗３７を介挿することにより、内部素子３１へのサージ電圧が伝播しにくくしている。
【０００７】
図３３には典型的な内部回路の一つであるインバータ回路を示している。同図に示すように、電源３２，接地レベル３３間にＰＭＯＳトランジスタＱ３３及びＮＭＯＳトランジスタＱ３４が直列に接続され、ＰＭＯＳトランジスタＱ３３及びＮＭＯＳトランジスタＱ３４のゲートが共通に入力信号端子８２に接続され、ドレインが共通に出力信号端子８３に接続される。
【０００８】
図３３で示した内部回路に対し、図３１，図３２に示した構成の入出力保護回路が入力信号端子８２（内部回路の入力部）に接続された場合は入力保護回路として機能し、出力信号端子８３（内部回路の出力部）に接続された場合は出力保護回路として機能する。保護回路の機能，動作は入力部，出力部とも同様であるので、以下「入出力保護回路」として述べる。但し、出力保護回路として使用する場合は抵抗を付加しない事が多い。
【０００９】
図３４は図３１に示したＭＯＳ型の入出力保護回路の平面構造を示す平面図、図３５は図３４のＡ−Ａ断面図である。これらの図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島１８Ａ，１８Ｂに分離されており、１０17／ｃｍ3程度の不純物（ＮＭＯＳではｐ型，ＰＭＯＳではｎ型）が導入されたチャネル形成領域６，６′、チャネル形成領域６を挟んで１０20／ｃｍ3程度の不純物（ＮＭＯＳではｎ型，ＰＭＯＳではｐ型）が導入されたドレイン領域７及びソース領域８、チャネル形成領域６′を挟んで１０20／ｃｍ3程度の不純物が導入されたドレイン領域７′及びソース領域８′が設けられる。さらに、シリコン薄膜３のチャネル形成領域６，６′並びにドレイン領域７，７′及びソース領域８，８′の一部上にはゲート酸化膜４，４′を挟んでゲート電極５，５′がそれぞれ形成される。したがって、島１８Ａにはゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３２が形成され、島１８Ｂにはゲート酸化膜４′、ゲート電極５′、チャネル形成領域６′、ドレイン領域７′及びソース領域８′からなるＰＭＯＳトランジスタＱ３１が形成される。
【００１０】
さらに、層間絶縁膜１１が島１８Ａ，１８Ｂを分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７，７′の一部、ソース領域８，８′の一部上の層間絶縁膜１１にコンタクトホール１２Ａ〜１２Ｄが設けられ、コンタクトホール１２Ａ，１２Ｂを介してドレイン領域７，７′に電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してソース領域８に電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｄを介してソース領域８′に電気的に接続されたアルミ配線１５が設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力部３０′に接続され、アルミ配線１５は電源３２に接続される。なお、入力部３０′は図３２に示すように保護抵抗３６の他端に接続される部分を意味する。また、図３４において層間絶縁膜１１は省略している。
【００１１】
図３４に示すように、信号端子３０と放電素子であるＰＭＯＳトランジスタＱ３１，ＮＭＯＳトランジスタＱ３２間には、ゲート電極材料やシリコン薄膜で形成された保護抵抗３６が、さらに、放電素子Ｑ３１，Ｑ３２と内部素子３１との間にもゲート電極材料やシリコン薄膜で形成された内部抵抗３７が設けられている。通常、保護抵抗３６は放電素子Ｑ３１，Ｑ３２に流れる突入電流に耐えるために、内部抵抗３７よりも幅を広くして電流密度を低減している。
【００１２】
ここで、ＰＭＯＳトランジスタＱ３１のゲート電極５′はゲート電位固定配線４０により電源３２に、ＮＭＯＳトランジスタＱ３２のゲート電極５もゲート電位固定配線４１により接地レベル３３に接続されており、おのおのオフ状態に設定されている。
【００１３】
次に動作について、図３１，図３４及び図３５を参照して説明する。静電気によるサージは信号端子３０から入り、まず保護抵抗３６により遅延させ放電素子Ｑ３１，Ｑ３２に大きな突入電流の流れることを防ぐ。保護抵抗３６を伝播したサージは次に放電素子Ｑ３１，Ｑ３２を介して速やかに電源３２または接地レベル３３に放出される。ここで、内部抵抗３７は、サージを内部素子方向ではなく放電素子方向に流す役割がある。保護抵抗３６を伝播したサージは放電素子部に印加される。ここで、正のサージ電圧が印加されると、ＮＭＯＳトランジスタＱ３２のドレイン領域７とチャネル形成領域６との間の接合が降伏し、接地レベル３３にサージを放出する。同時にＰＭＯＳトランジスタＱ３１が順方向バイアスされ、電源３２にもサージが放出される。また、負のサージ電圧が印加される場合には逆にＰＭＯＳトランジスタＱ３１のドレイン領域７′とチャネル形成領域６′との間の接合が降伏し電源３２にサージを放出するとともに、ＮＭＯＳトランジスタＱ３２が順方向バイアスされてサージ放出が行われる。なお、通常の動作時には、ＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２はオフ状態であるため、信号端子３０に印加される動作信号は保護抵抗３６、内部抵抗３７を経由して内部素子３１に伝播する。
【００１４】
図３６は図３２に示したダイオード型の入出力保護回路の断面構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島１９Ａ，１９Ｂに分離されており、１０17／ｃｍ3程度のｐ型の不純物が導入されたアノード領域９Ｂ、１０17／ｃｍ3程度のｎ型の不純物が導入されたカソード領域１０Ｂがそれぞれ設けられ、アノード領域９Ｂを挟んでアノード領域９Ａ及びカソード領域１０Ａが設けられ、カソード領域１０Ｂを挟んでアノード領域９Ｃ及びカソード領域１０Ｃが設けられる。なお、アノード領域９Ａ及びアノード領域９Ｃには１０20／ｃｍ3程度のｐ型の不純物が導入され、カソード領域１０Ａ及びカソード領域１０Ｃには１０20／ｃｍ3程度のｎ型の不純物が導入される。
【００１５】
さらに、シリコン薄膜３のアノード領域９Ｂ並びにアノード領域９Ａ及びカソード領域１０Ａの一部上には酸化膜４を介して電極５が形成され、カソード領域１０Ｂ並びにアノード領域９Ｃ及びカソード領域１０Ｃの一部上には酸化膜４′を介して電極５′が形成される。アノード領域９Ａ，９Ｂ及びカソード領域１０Ａによってダイオード３９が構成され、アノード領域９Ｃ、カソード領域１０Ｂ及び１０Ｃによってダイオード３８が構成される。
【００１６】
ダイオード部の構成は図３５で示した構造と同様である。ただし、チャネル形成領域６、ソース領域８及びドレイン領域７それぞれにアノード領域９Ｂ、アノード領域９Ａ及びカソード領域１０Ａが置き代わり、チャネル形成領域６′、ドレイン領域７′及びソース領域８′それぞれにカソード領域１０Ｂ、アノード領域９Ｃ及びカソード領域１０Ｃが置き代わっている。また、電極５，５′はアノード領域９Ａ，９Ｃ及びカソード領域１０Ａ，１０Ｃ形成時のマスクして利用されるが、素子の構成要素としては機能しない。
【００１７】
次に動作について、図３２及び図３６に示す入出力保護回路はダイオード３９のアノード領域９Ｂとカソード領域１０Ａとの間の接合の降伏、ダイオード３８のアノード領域９Ｃとカソード領域１０Ｂとの間の接合の降伏を伴う放出以外は図３１及び図３５に示す入出力保護回路の場合と同様である。
【００１８】
【発明が解決しようとする課題】
ＳＯＩ構造においては、埋め込み酸化膜２の存在により熱伝導率が悪く、バルク基板上に形成されるバルク素子と同じ電力を放電素子に投入しても、温度上昇が大きく（バルク基板の場合の３倍程度の温度上昇がある）、２次降伏（熱暴走、thermal runaway）を引き起こして破壊にいたりやすい。さらに、電流のが不均一に流れ、一部の素子に集中することにより、電流の集中する素子に急激な温度上昇が生じてその素子だけが２次降伏し、結果として装置全体のＥＳＤ（ＥlectroＳtaticＤischarge;静電気放電）耐性の低下を招いてしまうという問題点があった。
【００１９】
さらに、ＳＯＩ構造においては、シリコン薄膜３の品質がバルク基板ほど良好でないため、シリコン薄膜３上に形成されるゲート酸化膜４の膜質が劣化しやすくＥＳＤ耐性が低下するという問題点がある。ゲート酸化膜４の膜質の劣化は特に、絶縁層２と段差が形成されるシリコン薄膜３の活性領域境界部（分離端）で顕著となる。
【００２０】
この発明は上記問題点を解決するためになされたもので、ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得ることを目的とする。
【００２１】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、ＳＯＩ基板上に形成され、各信号端子に接続される信号ノードにそれぞれ対応する入出力保護回路部と、前記信号ノードに接続された内部回路とを有しており、電源電位に接続される電源ノードと、基準電位に接続される基準電位ノードとを備え、前記入出力保護回路部は、前記電源ノードと前記信号ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に、前記電源電位と前記基準電位との間の電位である動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第１の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第２の放電素子と、前記信号ノードと前記基準電位ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に前記動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第３の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第４の放電素子とを備えている。
【００２２】
また、請求項２記載の半導体装置において、前記第１及び第３の放電素子は第１の導電型の第１及び第３のＭＯＳトランジスタを含み、前記第２及び第４の放電素子は第２の導電型の第２及び第４のＭＯＳトランジスタを含み、前記第１及び第３のＭＯＳトランジスタの制御電極はそれぞれ前記基準電位ノードに接続され、前記第２及び第４のＭＯＳトランジスタの制御電極はそれぞれ前記電源ノードに接続されている。
また、請求項３記載の半導体装置において、前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である。
また、請求項４記載の半導体装置において、前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗とをさらに備えている。
【００２３】
また、請求項５記載の半導体装置において、前記第１の放電素子は第１の導電型のＭＯＳトランジスタであり、その制御電極が前記基準電位ノードに接続され、前記第２及び第３の放電素子はダイオードであり、前記第４の放電素子は第２の導電型のＭＯＳトランジスタであり、その制御電極は前記電源電位ノードに接続されている。
また、請求項６記載の半導体装置において、前前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である。
【００２４】
さらに、請求項７記載の半導体装置は、前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗とを備えている。
【００３５】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜原理＞
図１８はＳＯＩ構造を示す断面図である。同図に示すように、シリコン基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にシリコン薄膜３が形成される。このように、シリコン基板１、埋め込み酸化膜２及びシリコン薄膜３からなる構成はＳＯＩ基板といわれている。そして、シリコン薄膜３上にゲート酸化膜４が選択的に形成され、ゲート酸化膜４上にゲート電極５が形成される。ゲート酸化膜４下のシリコン薄膜３がチャネル形成領域６となり、チャネル形成領域６に隣接したシリコン薄膜３内の領域がドレイン領域７及びソース領域８となる。
【００３６】
このようなＳＯＩ構造は、前述したように、熱伝導率の悪い（シリコンの約１／１０）埋め込み酸化膜２が存在するため、サージ電圧印加時に発生する熱が蓄積し、熱暴走により、ＳＯＩ基板上に形成される半導体素子の永久的な破壊が起こりやすい。
【００３７】
図１９は逆方向バイアス接続時のＮＭＯＳトランジスタの放電特性を示すグラフである。図１９のグラフは図２０のようにソース及びゲートが接地されたＮＭＯＳトランジスタＱ１のドレインに入力電圧ＩＮ（サージ電圧ＳＶ）が印加された場合等の逆方向バイアス接続時の熱暴走の経緯を示しており、図１９で示す熱暴走のプロセスは部分プロセスＰ１〜Ｐ５からなる。
【００３８】
図２０で示したＮＭＯＳトランジスタＱ１のドレインに通常時を大きく上回る正のサージ電圧ＳＶが印加されると、そのドレイン電圧は急激に上昇する（Ｐ１）。部分プロセスＰ１の期間中はＮＭＯＳトランジスタＱ１は逆方向バイアスとなるため電流はほとんど流れない。そして、降伏誘起電圧に達するとＮＭＯＳトランジスタＱ１はアバランシェ降伏して、寄生バイポーラ動作を起こし保持電圧まで低下する（Ｐ２）。その後、ＮＭＯＳトランジスタＱ１の内部抵抗により再び上昇し（Ｐ３）、熱破壊電圧に達するとＮＭＯＳトランジスタＱ１の一部を形成するシリコン部分が溶融状態となり、急激にソース，ドレイン間の抵抗値が低下するため電圧が低下する（Ｐ４）。その結果、ソース，ドレイン間の抵抗が低下したＮＭＯＳトランジスタＱ１に集中して電流が流れるという正帰還が働き（Ｐ５）、ＮＭＯＳトランジスタＱ１は完全に破壊されてしまう。例えば、図２１に示すように、熱破壊によってゲート電極５（あるいはチャネル形成領域６）に大きな欠陥部分１０が生じ、トランジスタ動作が不可能となる。
【００３９】
通常、ＳＯＩ基板上の入出力保護回路としてＮＭＯＳトランジスタを逆方向バイアスで設ける場合、図２２に示すように、入力（電圧）ＩＮと接地レベルとの間にチャネル幅ＷのＮＭＯＳトランジスタが並列に接続されるようにする。図２２の例では、図２３に示すように、ゲートが接地された６つのＮＭＯＳトランジスタＴ１〜Ｔ６が入力ＩＮと接地レベルとの間に並列に設けられることになる。なお、ＮＭＯＳトランジスタＴ１はゲート電極５１、ドレイン領域６１及びソース領域７１により構成され、ＮＭＯＳトランジスタＴ２はゲート電極５２、ドレイン領域６１及びソース領域７２より構成され、ＮＭＯＳトランジスタＴ３はゲート電極５３、ドレイン領域６２及びソース領域７２より構成され、ＮＭＯＳトランジスタＴ４はゲート電極５４、ドレイン領域６２及びソース領域７３より構成され、ＮＭＯＳトランジスタＴ５はゲート電極５５、ドレイン領域６３及びソース領域７３より構成され、ＮＭＯＳトランジスタＴ６はゲート電極５６、ドレイン領域６３及びソース領域７４より構成される。なお、サージ電圧は、信号端子３０から印加される。
【００４０】
このように、ＳＯＩ基板上の入出力保護回路として６個のＮＭＯＳトランジスタＴ１〜Ｔ６を入力ＩＮ，接地レベル間に並列に設けることにより、入力ＩＮ，接地レベル間を電流が流れる場合、６つのＮＭＯＳトランジスタＴ１〜Ｔ６に分割して電流が流れるようにしている。
【００４１】
しかしながら、ＮＭＯＳトランジスタＴ１〜Ｔ６のうち、１つのトランジスタがアバランシェ降伏電圧に到達すると、そのトランジスタのソース，ドレイン間の抵抗が減少するため、アバランシェ降伏したトランジスタに電流が集中するため、当該トランジスタが熱破壊電圧に達し熱破壊するのを抑制することはできない。
【００４２】
図２５は順方向バイアス接続時のＮＭＯＳトランジスタの放電特性を示すグラフである。図２５のグラフは図２４のようにソースが接地されたＮＭＯＳトランジスタＱ２のドレイン及びゲートに入力電圧ＩＮ（サージ電圧ＳＶ）が印加された場合等の順方向バイアス接続時の熱暴走の経緯を示している。
【００４３】
図２５は、図２４で示す順方向バイアス接続時のＮＭＯＳトランジスタの放電特性を示すグラフである。図２５に示すように、順方向バイアス接続時は降伏誘起電圧に達するとドレイン電圧が低下するというスナップバック現象は生じない。したがって、図２６に示すように、入力ＩＮと接地レベルとの間に並列に設けられた複数のＮＭＯＳトランジスタＴ１１〜Ｔ１６は、サージ電圧ＳＶの印加とともにほぼ均一にアバランシェ降伏を起こし、さらなるサージ電圧ＳＶの印加により熱破壊電圧に達すると逆方向バイアス接続時と同様に熱暴走状態となる。
【００４４】
図２６で示すように複数のＮＭＯＳトランジスタを並列に接続すると、そのうち一部のトランジスタがアバランシェ降伏すると、ドレイン電圧が上昇して他のトランジスタもアバランシェ降伏する。その結果、すべてのトランジスタがアバランシェ降伏することになり、すべてのトランジスタに均一に電流が流れるため、降伏誘起電圧より高い熱破壊電圧で熱破壊される。
【００４５】
このように、順方向バイアス接続時は、逆方向バイアス接続時のようにアバランシェ降伏した一部のトランジスタに集中して電流が流れるという現象が起こらないため、比較的良好なＥＳＤ耐性を得ることができる。
【００４６】
図２８は逆方向バイアス接続時のダイオードの放電特性を示すグラフである。図２８のグラフは図２７のようにアノードが接地されたダイオードＤ１のカソードにサージ電圧ＳＶが印加された場合等の逆方向バイアス接続時の熱暴走の経緯を示している。
【００４７】
ダイオードでは寄生バイポーラ動作が起こらないので、アバランシェ降伏後も電圧上昇が続き、熱破壊に至る。熱破壊電圧が降伏誘起電圧よりも高いことは、上記した順方向バイアス接続時のＮＭＯＳトランジスタと同様に、電流集中を防ぐという観点から有効であるが、ダイオードの降伏誘起電圧自体が高い（ＭＯＳトランジスタの２〜３倍程度）ため、電圧と電流の積で表される消費電力が増大し（すなわち熱も増加し）、結果としてＥＳＤ耐性の劣化を招いてしまう。ただし、高濃度接合などでダイオードの接合耐圧を低下させると、降伏誘起電圧を低下させることができ、ＥＳＤ耐性の改善することができる。
【００４８】
図３０は順方向バイアス接続時のダイオードの放電特性を示すグラフである。図３０のグラフは図２９のようにカソードが接地されたダイオードＤ１のアノードにサージ電圧ＳＶが印加された場合等の順方向バイアス接続時の熱暴走の経緯を示している。
【００４９】
ダイオードの順方向接続は低電圧で大きな電流を放電することが可能となるためＥＳＤ耐性にとって望ましい放電特性が得られる。図３０に示すように、電圧の増加によりアバランシェ降伏が起こり、他の素子と同様に熱破壊電圧に達すると、熱爆走により素子の永久的な破壊が起こる。
【００５０】
以上述べてきたように、トランジスタを用いる場合でも、ダイオードを用いる場合でも順方向接続を利用したときの方が容易に電流の不均一性を防ぎ、ＥＳＤ耐性を向上させることが可能になる。
【００５１】
＜第１の態様の構成及び動作＞
図１にこの発明の実施の形態１の第１の態様である入出力保護回路の構成を示す回路図である。同図に示すように、信号端子３０は保護抵抗３６の一端に接続され、保護抵抗３６の他端は信号線（信号ノード）８１を介して内部抵抗３７の一端に接続され、内部抵抗３７の他端は内部素子３１に接続される。
【００５２】
また、電源３２，接地レベル３３間にＮＭＯＳトランジスタＱ１１及びＱ１２が直列に接続されるともに、ＰＭＯＳトランジスタＱ２１及びＱ２２が直列に接続される。ＮＭＯＳトランジスタＱ１１はゲートが接地レベル３３に接続され、ドレインが電源３２に接続され、ソースが保護抵抗３６の他端（内部抵抗３７の一端）に接続される。ＮＭＯＳトランジスタＱ１２のゲート及びソースは接地レベル３３に接続され、ドレインはＮＭＯＳトランジスタＱ１１のソースに接続される。ＰＭＯＳトランジスタＱ２１のゲート及びソースは電源３２に接続され、ドレインは保護抵抗３６の他端に接続され、ＰＭＯＳトランジスタＱ２２のゲートは電源３２に接続され、ソースは保護抵抗３６の他端に接続され、ドレインは接地レベル３３に接続される。なお、ＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２を、図２３や図２６に示すように複数のＭＯＳトランジスタの並列接続で構成してもよい。
【００５３】
このような構成において、正のサージ電圧が信号端子３０に印加された場合は、電源電圧にＰＭＯＳトランジスタＱ２１及びＱ２２の閾値電圧を加えた電圧を上回る電圧が信号端子３０に印加されることになり、信号端子３０に対して順方向バイアス状態となるＰＭＯＳトランジスタＱ２１及びＱ２２を介して、サージ電圧を電源３２及び接地レベル３３にそれぞれ放電することができる。
【００５４】
一方、負のサージ電圧が信号端子３０に印加された場合は、接地レベルにＮＭＯＳトランジスタＱ１１及びＱ１２の閾値電圧を差し引いた電圧を下回る電圧が信号端子３０に印加されることになり、信号端子３０に対して順方向バイアス状態となるＮＭＯＳトランジスタＱ１１及びＱ１２を介して、サージ電圧を電源３２及び接地レベル３３に放電することができる。
【００５５】
また、通常の動作時には、信号端子３０に印加される動作信号は主として接地レベル〜電源レベルの電圧であるため、ＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２は全て逆方向バイアスされてオフ状態となり、動作信号はＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ２１あるいはＱ２２を介して電源３２あるいは接地レベル３３に漏れることなく、保護抵抗３６及び内部抵抗３７を経由して内部素子３１に伝達される。特に、動作信号の電圧が接地レベル〜電源レベルの電圧に制限されている場合にはＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２は確実にオフ状態となる。
【００５６】
このように、実施の形態１の第１の態様の入出力保護回路は、正のサージ電圧、負のサージ電圧が印加されても、ＮＭＯＳトランジスタＱ１１及びＱ１２並びにＰＭＯＳトランジスタＱ２１及びＱ２２のうち一方が、必ずサージ電圧に対して順方向バイアス状態となるため、ＥＳＤ耐性良い入出力保護回路が得られる。
【００５７】
また、ＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２は信号端子３０に動作信号が入力された場合は逆方向バイアス状態となるように接続されているため、通常の動作時には影響を与えない。
【００５８】
この入出力保護回路ではＰチャネルおよびＮチャネルのＭＯＳトランジスタを２個ずつ用いている。通常、内部素子３１として、図３３に示すように、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳインバータを形成することが多く、２つのＣＭＯＳインバータの構成を少し変更するだけで、実施の形態１の第１の態様の入出力保護回路を簡単に製造することができる。
【００５９】
＜第２の態様の構成及び動作＞
なお、第２の態様として、図２に示すように、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ２１をダイオードＤ１１及びＤ１２に置き換え、ダイオードＤ１１のカソードを保護抵抗３６の他端に接続するとともにアノードを接地レベル３３に接続し、ダイオードＤ１２のアノードを信号線８１に接続するとともにカソードを電源３２に接続するように構成してもよい。
【００６０】
第２の態様において、正のサージ電圧が信号端子３０に印加された場合には、信号端子３０に対して順方向バイアス状態のダイオードＤ１２及びＰＭＯＳトランジスタＱ２２を介して、サージ電圧を電源３２及び接地レベル３３にそれぞれ放電することができる。
【００６１】
一方、負のサージ電圧が信号端子３０に印加された場合には、信号端子３０に対して順方向バイアス状態のＮＭＯＳトランジスタＱ１１及びダイオードＤ１１を介して、サージ電圧を電源３２及び接地レベル３３にそれぞれ放電することができる。
【００６２】
このように、実施の形態１の第２の態様の入出力保護回路は、正あるいは負のサージ電圧が印加された場合、ＮＭＯＳトランジスタＱ１１及びダイオードＤ１１並びにダイオードＤ１２及びＰＭＯＳトランジスタＱ２２のうち一方が、必ずサージ電圧に対して順方向バイアス状態となるため、ＥＳＤ耐性良い入出力保護回路が得られる。
【００６３】
また、ＮＭＯＳトランジスタＱ１１、ダイオードＤ１１，Ｄ１２及びＰＭＯＳトランジスタＱ２２は信号端子３０に動作信号が入力された場合は常にオフ状態となるように接続されているため、通常の動作時には影響を与えない。
【００６４】
さらに、第２の態様は、導電型式のＭＯＳトランジスタを１個ずつバランス良く用いているため、第１の態様と同様、比較的簡単に製造することができる。
【００６５】
＜＜実施の形態２＞＞
＜原理＞
図３はトランジスタの逆方向バイアスのゲートカップリング構造を示す回路図である。同図に示すように、入力信号ＩＮ（サージ電圧ＳＶ）に対し逆方向バイアス接続されたＮＭＯＳトランジスタＱ３のゲートはキャパシタＣ１を介して入力信号ＩＮを受け、キャパシタＣ２を介して接地レベル３３に接続される。すなわち、ＮＭＯＳトランジスタＱ３のゲートをキャパシタＣ１，Ｃ２によって電気的にフローティング状態にした構造がゲートカップリング構造である。このようなゲートカップリング構造はＥＳＤ耐性を向上させる一つの手法として、例えばIEEE IRPS 1992  p・141に報告されている。
【００６６】
このようなゲートカップリング構造では、入力信号ＩＮが通常の動作電圧の場合、キャパシタＣ１，Ｃ２のカップリングによりＮＭＯＳトランジスタＱ３のゲート電位上昇が低く抑えられるため、ＮＭＯＳトランジスタＱ３はオフ状態となる。
【００６７】
一方、正のサージ電圧ＳＶの印加時などの場合は、ＮＭＯＳトランジスタＱ３のゲート電位が上昇し電流を流すため順方向バイアス接続された状態に近づけることが可能となる。このため、図４の放電特性のグラフに示すように、降伏誘起電圧を熱破壊電圧をよりも低く設定することが可能になり、順方向バイアス時に見られたように、図３で示したゲートカップリング構造のＮＭＯＳトランジスタＱ３を入力信号ＩＮ，接地レベル３３間に複数個並列接続した場合においても均一に電流を流すことが可能になり、ＥＳＤ耐性を向上させることができる。このようなゲートカップリング構造をＳＯＩ基板上に効率的に形成したのが実施の形態２である。
【００６８】
＜第１の態様の構成及び動作＞
図５はこの発明の実施の形態２の第１の態様である入出力保護回路の構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島２０Ａ，２０Ｂに分離されている。島２０Ａにおいて、１０17／ｃｍ3程度のｐ型の不純物が導入されたチャネル形成領域６、チャネル形成領域６を挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７及びソース領域８が形成される。一方、島２０Ｂにおいて、１０15〜１０17／ｃｍ3程度のｐ型の不純物が導入されたｐ型拡散領域２１、ｐ型拡散領域２１を挟んで１０20／ｃｍ3程度のｐ型の不純物が導入されたｐ型拡散領域２２，２３が設けられる。
【００６９】
さらに、島２０Ａのシリコン薄膜３のチャネル形成領域６並びにドレイン領域７及びソース領域８の一部上にはゲート酸化膜４を挟んでゲート電極５が形成される。一方、島２０Ｂのシリコン薄膜３のｐ型拡散領域２１及びｐ型拡散領域２２，２３の一部上にはゲート酸化膜４′を挟んでゲート電極５′が形成される。
【００７０】
さらに、層間絶縁膜１１が島２０Ａ，２０Ｂを分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７の一部、ソース領域８の一部及びｐ型拡散領域２２の一部上の層間絶縁膜１１にコンタクトホール１２Ａ，１２Ｃ及び１２Ｅが設けられ、コンタクトホール１２Ａを介してドレイン領域７に電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してソース領域８に電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｅを介してｐ型拡散領域２２に電気的に接続されたアルミ配線２８が設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力端子５０に接続され、アルミ配線２８は接地レベル３３に接続される。なお、入力端子５０は図３４のように保護抵抗を介して入力信号ＩＮを受ける構成でも、直接入力信号ＩＮを受ける構成であってもよい。
【００７１】
したがって、島２０Ａにはゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３が形成されるとともに、ゲート酸化膜４を挟んで平面的に重複したゲート電極５の一部とドレイン領域７の一部とによって（ゲートオーバーラップ）キャパシタＣＡ、ゲート酸化膜４を挟んで平面的に重複したゲート電極５の一部とソース領域８の一部とによって（ゲートオーバーラップ）キャパシタＣＢが形成される。
【００７２】
一方、島２０Ｂにはゲート酸化膜４′、ゲート電極５′、ｐ型拡散領域２１〜２３によってＮＭＯＳトランジスタＱ３と構造が類似した疑似ＭＯＳトランジスタ構造が得られる。そして、ゲート酸化膜４′を挟んで平面的に従属したゲート電極５′とｐ型拡散領域２１及びｐ型拡散領域２２，２３の一部とによってキャパシタＣＣが形成される。そして、キャパシタＣＡは図３のキャパシタＣ１に相当し、キャパシタＣＢ及びキャパシタＣＣの合成容量がキャパシタＣ２に相当する。
【００７３】
このように、実施の形態２の第１の態様の入出力保護回路はＳＯＩ基板上にゲートカップリング構造のＭＯＳトランジスタを形成している。このような構成において、入力端子５０からの入力信号ＩＮ印加時には、キャパシタＣＡによってフローティング領域の電位が上昇する。ここでキャパシタＣＡ基準電位である接地レベル３３，ゲート電極５間に接続されたキャパシタＣＢ及びＣＣの合成容量に比較して小さいため、ＮＭＯＳトランジスタＱ３のドレイン電位に比べ大きく低減されたゲート電位が付与されることになる。したがって、入力信号ＩＮが動作電圧（通常、接地レベル〜電源レベル及びその近傍領域の電圧となる）である場合はそのゲート電位はＮＭＯＳトランジスタＱ３の閾値電圧を下回りＮＭＯＳトランジスタＱ３がオフ状態となる。一方、入力信号ＩＮが正の高電圧の場合はゲート電位がＮＭＯＳトランジスタＱ３の閾値電圧以上の上昇するとによりＮＭＯＳトランジスタＱ３がオン状態となる。すなわち、ＮＭＯＳトランジスタＱ３は入力信号ＩＮに対して順方向バイアス接続状態となる。
【００７４】
このように、実施の形態２の第１の態様の入出力保護回路は、効果的に降伏誘起電圧を低下させ、ＥＳＤ耐性を向上させることができる。
【００７５】
＜第２の態様の構成及び動作＞
図６はこの発明の実施の形態２の第２の態様である入出力保護回路の構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島２０Ａ，２０Ｂに分離されている。島２０Ａの構成は図５で示した第１の態様と同様である。
【００７６】
島２０Ｂにおいて、１０16／ｃｍ3程度のｐ型の不純物が導入されたチャネル形成領域２４、チャネル形成領域２４を挟んで１０20／ｃｍ3程度のｐ型の不純物が導入されたドレイン領域２５，ソース領域２６が設けられる。さらに、島２０Ｂのシリコン薄膜３のチャネル形成領域２４並びにドレイン領域２５及びソース領域２６の一部上にはゲート酸化膜４′を挟んでゲート電極５′が形成される。
【００７７】
さらに、層間絶縁膜１１が島２０Ａ，２０Ｂを分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７の一部、ソース領域８の一部及びソース領域２６の一部上の層間絶縁膜１１にコンタクトホール１２Ａ，１２Ｃ及び１２Ｆが設けられ、コンタクトホール１２Ａを介してドレイン領域７に電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してソース領域８に電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｆを介してソース領域２６に電気的に接続されたアルミ配線２９が設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力端子５０に接続され、アルミ配線２９は接地レベル３３に接続される。
【００７８】
したがって、島２０Ａにはゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３が形成されるとともに、ゲート酸化膜４を挟んだゲート電極５の一部とドレイン領域７の一部とによってキャパシタＣＡ、ゲート酸化膜４を挟んだゲート電極５の一部とソース領域８の一部とによってキャパシタＣＢが形成される。
【００７９】
一方、島２０Ｂにはゲート酸化膜４′、ゲート電極５′、ｐ型拡散領域２１，２５及び２６によってＮＭＯＳトランジスタＱ３と構造が類似した疑似ＮＭＯＳトランジスタ構造が得られる。そして、ゲート酸化膜４′を挟んだゲート電極５′とドレイン領域２５とソース領域２６の一部とによってキャパシタＣＤが形成される。そして、キャパシタＣＡは図３のキャパシタＣ１に相当し、キャパシタＣＢ及びキャパシタＣＤの合成容量がキャパシタＣ２に相当する。
【００８０】
ただし、キャパシタＣＤはチャネル形成領域２４が反転する程度の電圧がゲート電極５′に与えられたときはじめて機能する。チャネル形成領域２４は１０16／ｃｍ3程度と低いため、比較的低い電圧がゲート電極５′に与えられてもチャネル形成領域２４は反転する。
【００８１】
このように、実施の形態２の第２の態様の入出力保護回路はＳＯＩ基板上にゲートカップリング構造のＭＯＳトランジスタを形成することにより、第１の態様と同様、入力信号ＩＮが動作信号の場合は逆方向バイアス接続状態となり、入力信号ＩＮが正の高電圧の場合は順方向バイアス接続状態となり、第１の態様と同様の効果を奏する。
【００８２】
＜第３の態様の構成及び動作＞
図７はこの発明の実施の形態２の第３の態様である入出力保護回路の構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島２０Ａ，２０Ｂに分離されている。島２０Ａの構成は図５で示した第１の態様と同様である。
【００８３】
島２０Ｂにおいて、１０15〜１０17／ｃｍ3程度のｐ型の不純物が導入されたｐ型拡散領域５２，５４、チャネル形成領域５２を挟んで１０20／ｃｍ3程度のｐ型の不純物及びｎ型の不純物がそれぞれ導入されたｐ型拡散領域５１及びｎ型拡散領域５３、ｐ型拡散領域５４を挟んで１０20／ｃｍ3程度のｎ型の不純物及びｐ型の不純物がそれぞれ導入されたｎ型拡散領域５３及びｐ型拡散領域５５が形成される。したがって、ｎ型拡散領域５３はｐ型拡散領域５２，５４間に形成される。さらに、島２０Ｂのシリコン薄膜３のｐ型拡散領域５２及びｐ型拡散領域５４上にはゲート酸化膜４３及び４４を挟んでゲート電極１６及び１７が形成される。
【００８４】
さらに、層間絶縁膜１１が島２０Ａ，２０Ｂを分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７の一部、ソース領域８の一部、ｐ型拡散領域５１の一部、ｎ型拡散領域５３の一部及びｐ型拡散領域５５の一部上の層間絶縁膜１１にコンタクトホール１２Ａ，１２Ｃ、１２Ｇ、１２Ｈ及び１２Ｉが設けられ、コンタクトホール１２Ａを介してドレイン領域７に電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してソース領域８に電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｇを介してｐ型拡散領域５１に電気的に接続されたアルミ配線１５Ａが設けられ、コンタクトホール１２Ｈを介してｎ型拡散領域５３に電気的に接続されたアルミ配線１５Ｂが設けられ、コンタクトホール１２Ｉを介してｐ型拡散領域５５に電気的に接続されたアルミ配線１５Ｃが設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力端子５０に接続され、アルミ配線１５Ａ及び１５Ｃは接地レベル３３に接続され、アルミ配線１５Ｂは島２０Ａのゲート電極５に接続される。
【００８５】
したがって、島２０Ａには、第１及び第２の態様と同様に、ゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３が形成されるとともに、ゲート酸化膜４を挟んだゲート電極５の一部とドレイン領域７の一部とによってキャパシタＣＡに相当するキャパシタ、ゲート酸化膜４を挟んだゲート電極５の一部とソース領域８の一部とによってキャパシタＣＢに相当するキャパシタが形成される。
【００８６】
一方、島２０Ｂにはゲート酸化膜４３、ゲート電極１６、ｐ型拡散領域５１，５２及びｎ型拡散領域５３によってＮＭＯＳトランジスタＱ３と構造が類似した第１の疑似ＭＯＳトランジスタ構造が得られ、ゲート酸化膜４４、ゲート電極１７、ｐ型拡散領域５４，５５及びｎ型拡散領域５３によってＮＭＯＳトランジスタＱ３と構造が類似した第２の疑似ＭＯＳトランジスタ構造が得られる。
【００８７】
そして、島２０Ｂにはｐ型拡散領域５２とｎ型拡散領域５３及びｎ型拡散領域５３とｐ型拡散領域５４との接合容量の合成容量であるキャパシタＣＥ（図示せず）が形成される。そして、キャパシタＣＡは図３のキャパシタＣ１に相当し、キャパシタＣＢ及びキャパシタＣＥの合成容量がキャパシタＣ２に相当する。
【００８８】
このように、実施の形態２の第３の態様の入出力保護回路はＳＯＩ基板上にゲートカップリング構造のＭＯＳトランジスタを形成することにより、第１及び第２の態様と同様、入力信号ＩＮが動作信号の場合に逆方向バイアス接続状態となり、入力信号ＩＮが正の高電圧の場合に順方向バイアス接続状態となり、第１の態様と同様の効果を奏する。
【００８９】
さらに第３の態様は以下の効果も奏する。第１及び第２の態様のようにＭＯＳトランジスタＱ３のゲート電極５がフローティング状態の場合、初期電圧が不安定になる欠点がある。しかしながら、第３の態様ではゲート電極５，接地レベル３３間に接合容量からなるキャパシタＣＥを用いているため、接合を流れる微少電流により、基準電位である接地レベル３３にＮＭＯＳトランジスタＱ３のゲート電極５を固定することができる。したがって、第３の態様では、通常動作時には、初期電圧が不安定になることなくＮＭＯＳトランジスタＱ３のゲート電極５を接地レベルに固定し、サージ電圧印加時のみにゲート電位を効率的に持ち上げることができる効果を奏する。
【００９０】
＜＜実施の形態３＞＞
＜原理＞
ＭＯＳトランジスタのＥＳＤ耐性を向上させるにはパンチスルーが起きやすい構造にしてパンチスルー電圧を降伏誘起電圧より低下させる方法がある。このような構造のＭＯＳトランジスタを図２０に示すように入力端子に対し逆バイアス接続した場合、サージが印加時に低く設定されたパンチスルー電圧に達するとＭＯＳトランジスタはパンチスルー現象によって早期に降伏し、図３０で示したダイオードの順方向接続の放電現象と同様な放電現象を起こすようになるため、ＥＤＳ耐性が向上する。
【００９１】
しかしながら、パンチスルー電圧を低下させるのはＭＯＳトランジスタの動作特性を劣化させるため実動作上は望ましくない。以上の技術的背景を考慮したのが実施の形態３である。
【００９２】
＜第１の態様の構成及び動作＞
図８はこの発明の実施の形態３の第１の態様である半導体装置の入出力保護回路部と内部回路部とにそれぞれ形成されるＳＯＩ基板上のＭＯＳトランジスタ構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１等によって入出力保護回路部４５、内部回路部４６に分離されている。入出力保護回路部４５において、１０16／ｃｍ3のｐ型の不純物が導入されたチャネル形成領域６Ａ、チャネル形成領域６Ａを挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７及びソース領域８が形成される。一方、内部回路部４６において、１０17／ｃｍ3程度のｐ型の不純物が導入されたチャネル形成領域６′、チャネル形成領域６′を挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７′及びソース領域８′が設けられる。
【００９３】
さらに、入出力保護回路部４５のシリコン薄膜３のチャネル形成領域６Ａ並びにドレイン領域７及びソース領域８の一部上にはゲート酸化膜４を挟んでゲート電極５ｐが形成される。一方、内部回路部４６のシリコン薄膜３のチャネル形成領域６′並びにドレイン領域７′及びソース領域８′の一部上にはゲート酸化膜４′を挟んでゲート電極５ｎが形成される。ただし、ゲート電極５ｐはｐ型のポリシリコンを用いて形成され、ゲート電極５ｎはｎ型のポリシリコンを用いて形成される。
【００９４】
さらに、層間絶縁膜１１が入出力保護回路部４５，内部回路部４６を分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７，７′の一部、ソース領域８，８′の一部上の層間絶縁膜１１にコンタクトホール１２Ａ，１２Ａ′、１２Ｂ，１２Ｂ′がそれぞれ設けられ、コンタクトホール１２Ａ，１２Ａ′を介してドレイン領域７，７′に電気的に接続されたアルミ配線１４，１４′がそれぞれ設けられ、コンタクトホール１２Ｂ，１２Ｂ′を介してソース領域８，８′に電気的に接続されたアルミ配線１３，１３′がそれぞれ設けられる。
【００９５】
したがって、入出力保護回路部４５にはゲート電極５ｐ、チャネル形成領域６Ａ、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタ（入出力保護用ＮＭＯＳトランジスタ）が形成され、内部回路部４６にはゲート電極５ｎ、チャネル形成領域６′、ドレイン領域７′及びソース領域８′によってＮＭＯＳトランジスタ（内部回路用ＮＭＯＳトランジスタ）が形成される。
【００９６】
チャネル形成領域６Ａはチャネル形成領域６′より不純物濃度が低く設定されているためパンチスルー電圧が低くなる。一方、チャネル形成領域６Ａの不純物濃度が低いとその閾値電圧が低くなる性質があり、これを補うべくゲート電極５ｐをｎ型のポリシリコンを用いるよりも閾値が高くなる性質を有するｐ型のポリシリコンを用いる。そして、チャネル形成領域６Ａの不純物濃度とゲート電極５ｎの不純物濃度を調整することにより、内部回路部４６に形成されるＮＭＯＳトランジスタと同程度の閾値電圧に設定することができる。
【００９７】
このように、実施の形態４の第１の態様の入出力保護回路部４５に形成されるＮＭＯＳトランジスタは、内部回路部４６に形成されるＮＭＯＳトランジスタと同程度の閾値電圧を維持しながら、パンチスルー電圧を下げているため、ＥＳＤ耐性の高い入出力保護回路を得ることができる。また、内部回路部４６に形成されるＮＭＯＳトランジスタはパンチスルー電圧を下げていないため、パンチスルー電圧低下による動作特性の劣化はない。
【００９８】
＜第２の態様の構成及び動作＞
図９はこの発明の実施の形態４の第２の態様である半導体装置の入出力保護回路部と内部回路部とにそれぞれ形成されるＳＯＩ基板上のＭＯＳトランジスタ構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１等によって入出力保護回路部４５、内部回路部４６に分離されている。入出力保護回路部４５において、１０17／ｃｍ3程度のｎ型の不純物が導入されたチャネル形成領域６ｎ、チャネル形成領域６ｎを挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７及びソース領域８が形成される。
【００９９】
さらに、入出力保護回路部４５のシリコン薄膜３のチャネル形成領域６ｎ並びにドレイン領域７及びソース領域８の一部上にはゲート酸化膜４を挟んでｐ型のポリシリコンからなるゲート電極５ｐが形成される。なお、上記以外の構成は図８で示した第１の態様と同様である。
【０１００】
したがって、入出力保護回路部４５にはゲート電極５ｐ、チャネル形成領域６ｎ、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタが形成され、内部回路部４６にはゲート電極５ｎ、チャネル形成領域６′、ドレイン領域７′及びソース領域８′によってＮＭＯＳトランジスタが形成される。
【０１０１】
入出力保護回路部４５に形成されるＮＭＯＳトランジスタのチャネル形成領域６ｎはドレイン領域７及びソース領域８と同じ導電型のアキュミュレーションモードで形成されるためパンチスルー電圧が低くなる。一方、アキュミュレーションモードの場合はその閾値電圧が低くなる性質があるため、第１の態様と同様、これを補うべくゲート電極５ｎをｎ型のポリシリコンを用いるよりも閾値が高くなる性質を有するｐ型のポリシリコンを用いることにより、内部回路部４６に形成されるＮＭＯＳトランジスタと同程度の閾値電圧に設定している。したがって、入出力保護回路部４５のＮＭＯＳトランジスタを逆バイアス接続した場合に、そのゲート電位が多少上昇しても誤ってオン状態となることはない。
【０１０２】
このように、実施の形態４の第２の態様の入出力保護回路部４５に形成されるＮＭＯＳトランジスタは、内部回路部４６に形成されるＮＭＯＳトランジスタと同程度の閾値電圧を維持しながら、パンチスルー電圧を下げているため、ＥＳＤ耐性の高い入出力保護回路を得ることができる。また、内部回路部４６に形成されるＮＭＯＳトランジスタはパンチスルー電圧を下げていないため、パンチスルー電圧低下による動作特性の劣化はない。
【０１０３】
＜その他＞
なお、実施の形態３の第１及び第２の態様はＮＭＯＳトランジスタを例にして説明したが、各構成要素の導電型を逆にすることによってＰＭＯＳトランジスタにも適用可能であることは勿論である。
【０１０４】
また、第１及び第２の態様では、入出力保護回路部４５のＮＭＯＳトランジスタのゲート電極５ｐの導電型をｐ型にしたが、内部回路部４６のＮＭＯＳトランジスタのゲート電極５ｎと同様にｎ型に構成しても、閾値電圧は低下するもののパンチスルー電圧の低下によるＥＳＤ耐性の向上を図ることはできる。
【０１０５】
さらに、図１あるいは図２で示した実施の形態１のＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２として、実施の形態３の第１あるいは第２の態様の構造のＭＯＳトランジスタを用いることにより、より一層ＥＳＤ耐性の向上を図ることができる。
【０１０６】
＜＜実施の形態４＞＞
＜原理＞
ＳＯＩ基板上にＭＯＳトランジスタと共にダイオードを形成する場合、ＭＯＳトランジスタの製造プロセスを利用して、図３６で示したような上部にゲート酸化膜４，４′及びゲート電極５，５′が形成されるダイオードが用いられるのが一般的である。
【０１０７】
しかしながら、ゲート酸化膜４，４′は破壊されやすく、ゲート酸化膜４，４′の存在はＥＳＤ耐性を劣化させる要因となっている。そこで、ＳＯＩ基板上にゲート酸化膜及びゲート電極が形成されないダイオードを用いて入出力保護回路を構成したのが実施の形態４である。
【０１０８】
＜構成及び動作＞
図１０及び図１１はこの発明の実施の形態４である半導体装置に用いられる入出力保護回路の構成を示す断面図及び平面図である。なお、図１１のＢＢ断面が図１０となる。また、図１０及び図１１で示されるダイオードは例えば図３２のダイオード３８，３９、図２のダイオードＤ１１，Ｄ１２に相当する。
【０１０９】
図１０及び図１１に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島１９Ａ，１９Ｂに分離されており、１０17／ｃｍ3程度のｐ型の不純物が導入されたアノード領域９Ｂ、１０17／ｃｍ3程度のｎ型の不純物が導入されたカソード領域１０Ｂがそれぞれ設けられ、アノード領域９Ｂを挟んでアノード領域９Ａ及びカソード領域１０Ａが設けられ、カソード領域１０Ｂを挟んでアノード領域９Ｃ及びカソード領域１０Ｃが設けられる。なお、アノード領域９Ａ及びアノード領域９Ｃには１０20／ｃｍ3程度のｐ型の不純物が導入され、カソード領域１０Ａ及びカソード領域１０Ｃには１０20／ｃｍ3程度のｎ型の不純物が導入される。したがって、アノード領域９Ａ，９Ｂ及びカソード領域１０Ａによってダイオード３９が構成され、アノード領域９Ｃ、カソード領域１０Ｂ及び１０Ｃによってダイオード３８が構成される。
【０１１０】
そして、カソード領域１０Ａ、アノード領域９Ｃ、アノード領域９Ａ及びカソード領域１０Ｃそれぞれの表面にシリサイド領域２７Ａ〜２７Ｄが選択的に形成される。
【０１１１】
シリサイド領域２７Ａ〜２７Ｄはアノード領域９Ａ〜９Ｃ及びカソード領域１０Ａ〜１０Ｃ形成後に絶縁膜を堆積し、アノード領域９Ａ，９Ｃ及びカソード領域１０Ａ，１０Ｃ一部を開口して開口部分に自己整合的に形成してもよい。あるいは内部回路部４６のシリサイド形成時には入出力保護回路部４５の全面を絶縁膜で覆うことによりシリサイド領域は形成せず、コンタクトホールの形成工程でコンタクトホール１２Ａ〜１２Ｄを設けた後、コンタクトホール１２Ａ〜１２Ｄを介してカソード領域１０Ａ、アノード領域９Ｃ、アノード領域９Ａ及びカソード領域１０Ｃの表面に選択的にシリサイド領域を形成してもよい。
【０１１２】
さらに、層間絶縁膜１１が島１９Ａ，１９Ｂを分離するとともにシリコン薄膜３上全面に形成され、シリサイド領域２７Ａ〜２７Ｄの一部上の層間絶縁膜１１にコンタクトホール１２Ａ〜１２Ｄが設けられ、コンタクトホール１２Ａ，１２Ｂを介してシリサイド領域２７Ａ，２７Ｂに電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してシリサイド領域２７Ｃに電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｄを介してシリサイド領域２７Ｄに電気的に接続されたアルミ配線１５が設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力端子５０に接続され、アルミ配線１５は電源３２に接続される。なお、入力端子５０は図３２の保護抵抗３６の他端に接続されても、直接入力信号ＩＮを受ける構成であってもよい。また、図１１において層間絶縁膜１１は図示していない。
【０１１３】
このような構成の実施の形態４の入出力保護回路は、図３２及び図３６で示した従来の入出力保護回路と同様、正のサージ電圧が印加されると、ダイオード３９のアノード領域９Ｂとカソード領域１０Ａとの間の接合が降伏し、接地レベル３３にサージ電圧を放電する。同時にダイオード３８が順方向バイアスされ、電源３２にサージ電圧を放電する。また、サージ電圧として負の高電圧が印加される場合には逆にダイオード３８のアノード領域９Ｃとカソード領域１０Ｂとの間の接合が降伏し電源３２にサージ電圧を放電するとともに、ダイオード３９が順方向バイアスされて接地レベル３３にサージ電圧を放電する。
【０１１４】
実施の形態４の入出力保護回路で用いられるダイオードは上部にＥＳＤ耐性劣化の要因となるゲート酸化膜が形成されない分、図３６で示した従来構造のダイオードを用いた場合よりも、良好なＥＳＤ耐性を得ることができる。
【０１１５】
加えて、アノード領域９Ａ，９Ｃ及びカソード領域１０Ａ，１０Ｃとアルミ配線１３〜１５との接続をシリサイド領域２７Ａ〜２７Ｄを用いて行うことにより、コンタクト抵抗の低減を図ることができる。
【０１１６】
＜その他＞
さらに、図２で示した実施の形態１の第２の態様のダイオードＤ１１，Ｄ１２として、実施の形態４の構造のＭＯＳトランジスタを用いることにより、より一層ＥＳＤ耐性の向上を図ることができる。
【０１１７】
＜＜実施の形態５＞＞
＜原理＞
ＳＯＩ基板上に形成されるＭＯＳトランジスタ（上部にゲート電極を有するダイオード、キャパシタを含む）において、図１２の平面図に示すように、ゲート電極５が、シリコン薄膜３の活性領域４７（ドレイン領域７，ソース領域８を内部に有する）からはみ出した平面構造の場合、図１２のＣ−Ｃ断面である図１３に示すように、絶縁層２上に島状に形成された活性領域４７（シリコン薄膜３）の端部を覆うようにゲート電極５を形成することになる。
【０１１８】
活性領域４７の端部は活性領域４７のパターニング時に受けたエッチングダメージによって結晶品質は悪いため活性領域４７の端部近傍領域に形成されるゲート酸化膜４の品質は元々悪い。そこに、活性領域４７の端部を覆ってゲート電極５を形成すると、ゲート電極５の材料形成時に活性領域４７の端部により大きなストレスが発生するため、活性領域４７の端部のゲート酸化膜４の品質はさらに悪化してしまい、その結果、ＥＳＤ耐性を劣化を招いてしまう。
【０１１９】
そこで、ＳＯＩ基板上にシリコン薄膜３の活性領域からはみ出さない平面構造のゲート電極を有するＭＯＳトランジスタを用いて入出力保護回路を構成したのが実施の形態５である。
【０１２０】
＜第１の態様＞
図１４はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第１の態様の平面構造を示す平面図である。同図に示すように、ゲート電極５を内部に２つの開口部を有する「日」の字状に形成し、２つの開口部分にドレイン領域７、ソース領域８を形成している。そして、コンタクトホール１２Ａを介してドレイン領域７と電気的に接続したアルミ配線１４を形成し、コンタクトホール１２Ｃを介してソース領域８と電気的に接続したアルミ配線１３を形成し、コンタクトホール６８を介してゲート電極５と電気的に接続したアルミ配線５８を形成している。なお、図１４で示した平面構造は、例えば図５で示した実施の形態２の第１の態様において島２０Ａに形成されるＮＭＯＳトランジスタに適用することができる。
【０１２１】
このように、実施の形態５の第１の態様は、平面上においてゲート電極５が活性領域４７内に形成されているため、活性領域４７の端部にゲート電極５が形成されることがない分、ＥＳＤ耐性の向上を図ることができる。
【０１２２】
＜第２の態様＞
図１５はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第２の態様の平面構造を示す平面図である。同図に示すように、ゲート電極１７を内部に２つの開口部を有する「日」の字状に形成し、２つの開口部分にｎ型拡散領域５３、ｐ型拡散領域５５を形成している。そして、コンタクトホール１２Ｈを介してｎ型拡散領域５３と電気的に接続したアルミ配線１５Ｂを形成し、コンタクトホール１２Ｉを介してｐ型拡散領域５５と電気的に接続したアルミ配線１５Ｃを形成している。なお、図１５で示した平面構造は、例えば図７で示した実施の形態２の第３の態様において島２０Ｂに形成されるゲート電極１７がフローティング状態となったゲートカップリング構造のキャパシタに適用することができる。
【０１２３】
このように、実施の形態５の第２の態様は、平面上においてゲート電極１７が活性領域４７内に形成されているため、活性領域４７の端部にゲート電極１７が形成されることがない分、ＥＳＤ耐性の向上を図ることができる。
【０１２４】
＜第３の態様＞
図１６はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第３の態様の平面構造を示す平面図である。同図に示すように、ゲート電極５を内部に１つの開口部を囲む「口」の字状に形成し、その開口部分にドレイン領域７を形成し、ゲート電極５の外側にある活性領域４７にソース領域８を形成している。そして、コンタクトホール１２Ａを介してドレイン領域７と電気的に接続したアルミ配線１４を形成し、コンタクトホール１２Ｃを介してソース領域８と電気的に接続したアルミ配線１３を形成し、コンタクトホール６８を介してゲート電極５と電気的に接続したアルミ配線５８を形成している。なお、図１６で示した平面構造は、例えば図５で示した実施の形態２の第１の態様において島２０Ａに形成されるＮＭＯＳトランジスタに適用することができる。
【０１２５】
このように、実施の形態５の第３の態様は、平面上においてゲート電極５が活性領域４７内に形成されているため、活性領域４７の端部にゲート電極５が形成されることがない分、ＥＳＤ耐性の向上を図ることができる。
【０１２６】
＜第４の態様＞
図１７はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第４の態様の平面構造を示す平面図である。同図に示すように、ゲート電極１７を内部に１つの開口部を囲む「口」の字状に形成し、その開口部分にｐ型拡散領域５５を形成し、ゲート電極１７の外側にある活性領域４７にｎ型拡散領域５３を形成している。そして、コンタクトホール１２Ｈを介してｎ型拡散領域５３と電気的に接続したアルミ配線１５Ｂを形成し、コンタクトホール１２Ｉを介してｐ型拡散領域５５と電気的に接続したアルミ配線１５Ｃを形成している。なお、図１７で示した平面構造は例えば、図７で示した実施の形態２の第３の態様において島２０Ｂに形成されるゲート電極１７がフローティング状態となったキャパシタに適用することができる。
【０１２７】
このように、実施の形態５の第４の態様は、平面上においてゲート電極１７が活性領域４７内に形成されているため、活性領域４７の端部にゲート電極１７が形成されることがない分、ＥＳＤ耐性の向上を図ることができる。
【０１２８】
＜その他＞
また、図１あるいは図２で示した実施の形態１のＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２として、実施の形態５の第１あるいは第３の態様の構造のＭＯＳトランジスタを用いることにより、より一層ＥＳＤ耐性の向上を図ることができる。
【０１２９】
＜＜補足＞＞
上記した実施の形態２〜実施の形態５の構成では、ＮＭＯＳトランジスタを中心に説明したが、導電型式を逆にすることによってＰＭＯＳトランジスタに適用可能なのは勿論である。また、主に電源３２側にＰＭＯＳトランジスタ，接地レベル３３側にＮＭＯＳトランジスタを配置する構成を示したが、電源３２及び接地レベル３３のうち一方に入出力保護用ＭＯＳトランジスタを設ける構成でも同様の効果を有する。また、ＭＯＳトランジスタをダイオード接続して、電源３２側にＮＭＯＳトランジスタ，接地３３側にＰＭＯＳトランジスタを設けても同様の効果を奏する。
【０１３０】
さらに、ＭＯＳトランジスタ，ダイオードを各種組み合わせて接続して複雑な入出力保護回路を構成しても少なくとも上記した実施の形態と同様な効果が得られるのはいうまでもない。
【０１３１】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の入出力保護回路は、各々が電源ノードあるいは基準電位ノードと信号端子との間に設けられ、信号端子に動作信号が印加されるときに逆方向バイアスとなり、第１あるいは第２の極性の電圧が印加されるときに順方向バイアスとなるＰＮ接合部を有する第１〜第４の放電素子を有している。
【０１３２】
したがって、第１の極性を有するサージ電圧が信号端子より印加されるときは、順方向バイアス状態の第１及び第３の放電素子がそれぞれ電源ノード及び基準電位ノードにそのサージ高電圧を放電させ、第２の極性を有するサージ電圧が信号端子より印加されるときは、順方向バイアス状態の第２及び第４の放電素子がそれぞれ電源ノード及び基準電位ノードにそのサージ電圧を放電させることができる。
【０１３３】
その結果、どのようなサージ電圧に対しても必ず順方向バイアス状態で電源ノード及び基準電位ノードそれぞれに放電する２つの放電素子が存在するため、ＥＳＤ耐性の良い入出力保護回路を得ることができる。
【０１３４】
また、第１〜第４の放電素子のＰＮ接合部は、信号端子に動作信号が印加された場合にすべて逆方向バイアス状態となるため、動作信号が第１〜第４の放電素子を介して電源ノードあるいは接地線に漏れることはなく、入出力保護回路が内部回路の通常動作に悪影響を与えることもない。
【０１３５】
請求項２記載の半導体装置は、第１の導電型の第１及び第３のＭＯＳトランジスタと、第２の導電型の第２及び第４のＭＯＳトランジスタとによって入出力保護回路を構成することにより、異なる導電型式のトランジスタを２個ずつ用いているため、入出力保護回路を容易に製造することができる。
【０１３６】
請求項５記載の半導体装置は、１つの第１の導電型の第１のトランジスタと、１つの第２の導電型の第２のトランジスタと２つの第１及び第２のダイオードによって入出力保護回路を構成することにより、異なる導電型式のトランジスタを１個ずつ用いているため、入出力保護回路を容易に製造することができる。
【０１３７】
請求項７記載の半導体装置は、信号端子と信号ノードとの間に介挿される第１の内部抵抗と、信号ノードと内部回路との間に介挿される第２の内部抵抗とを有しているため、信号端子に第１あるいは第２の極性のサージ電圧が印加された場合に、第１の内部抵抗によってその伝播遅延を生じさせ、第２の内部抵抗により内部回路への伝播を妨げたりすることにより内部回路の保護を図ることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１である半導体装置の入出力保護回路の構成を示す回路図である。
【図２】  この発明の実施の形態１である半導体装置の入出力保護回路の他の構成を示す回路図である。
【図３】  ゲートカップリング断面構造のＮＭＯＳトランジスタを示す回路図である。
【図４】  図３で示したＮＭＯＳトランジスタの放電特性を示すグラフである。
【図５】  この発明の実施の形態２である半導体装置の入出力保護回路の第１の態様の断面構造を示す断面図である。
【図６】  実施の形態２の第２の態様の断面構造を示す断面図である。
【図７】  実施の形態２の第３の態様の断面構造を示す断面図である。
【図８】  この発明の実施の形態３である半導体装置の入出力保護回路の第１の態様の断面構造を示す断面図である。
【図９】  実施の形態３の第２の態様の断面構造を示す断面図である。
【図１０】  この発明の実施の形態４である半導体装置の入出力保護回路の断面構造を示す断面図である。
【図１１】  図１０で示した実施の形態４の平面構造を示す平面図である。
【図１２】  実施の形態５の原理説明用の平面図である。
【図１３】  実施の形態５の原理説明用の断面図である。
【図１４】  この発明の実施の形態５である半導体装置の入出力保護回路の第１の態様の平面構造を示す平面図である。
【図１５】  実施の形態５の第２の態様の平面構造を示す平面図である。
【図１６】  実施の形態５の第３の態様の平面構造を示す平面図である。
【図１７】  実施の形態５の第４の態様の平面構造を示す平面図である。
【図１８】  ＳＯＩ断面構造を示す断面図である。
【図１９】  逆方向バイアス接続されたＮＭＯＳトランジスタの放電特性を示すグラフである。
【図２０】  逆方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。
【図２１】  熱暴走破壊されたＭＯＳトランジスタの平面構造を示す平面図である。
【図２２】  入力，接地間に複数のＮＭＯＳトランジスタを並列に接続した平面構造を示す平面図である。
【図２３】  図２２の回路構成を示す回路図である。
【図２４】  順方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。
【図２５】  順方向バイアス接続されたＮＭＯＳトランジスタの放電特性を示す説明図である。
【図２６】  複数のＮＭＯＳトランジスタを用いて順方向バイアス接続を行う場合の構成を示す回路図である。
【図２７】  逆方向バイアス接続のダイオードを示す回路図である。
【図２８】  逆方向バイアス接続されたダイオードの放電特性を示すグラフである。
【図２９】  順方向バイアス接続のダイオードを示す回路図である。
【図３０】  順方向バイアス接続されたダイオードの放電特性を示すグラフである。
【図３１】  従来の入出力保護回路の構成を示す回路図である。
【図３２】  従来の入出力保護回路の構成を示す回路図である。
【図３３】  内部素子の一例を示す回路図である。
【図３４】  図３１で示した入出力保護回路の一部の平面構造を示す平面図である。
【図３５】  図３１で示した入出力保護回路の一部の断面構造を示す断面図である。
【図３６】  図３２で示した入出力保護回路の一部の断面構造を示す断面図である。
【符号の説明】
５，５′，５ｎ，５ｐ，１６，１７  ゲート電極、６，６′，６Ａ，６ｎ  チャネル形成領域、７，７′，２５  ドレイン領域、８，８′，２６  ソース領域、９Ａ〜９Ｃ  アノード領域、１０Ａ〜１０Ｃ  カソード領域、１４  シリサイドプロテクト層、２１〜２３，５１，５２，５４，５５  ｐ型拡散領域、５３  ｎ型拡散領域５３、２７Ａ〜２７Ｄ  シリサイド領域、３０  信号端子、３１  内部素子、３２  電源（ノード）、３３  接地レベル（ノード）、４５  入出力保護回路部、４６  内部回路部、４７  活性領域、Ｄ１１，Ｄ１２  ダイオード、Ｑ１１，Ｑ１２  ＮＭＯＳトランジスタ、Ｑ２１，Ｑ２２  ＰＭＯＳトランジスタ。
【図１】
0004054093.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004054093.tif 000007
【図７】
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【図８】
0004054093.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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