(57)【特許請求の範囲】
【請求項１】
デジタル映像信号を受け取るバス配線と、前記バス配線上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタとを備え、前記データレジスタはデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチを含み、各サンプリングラッチは複数の容量素子、並びに前記複数の容量素子を並列に接続して前記バス配線の対応ビット線からの信号電圧を前記複数の容量素子にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて前記複数の容量素子を直列に接続してレベル加算させた信号電圧を前記複数の容量素子から出力する出力状態を設定する接続制御回路を含むことを特徴とする信号処理回路。
【請求項２】
前記サンプリングラッチは前記出力状態で前記複数の容量素子から出力される信号電圧により動作するインバータ回路を含むことを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記複数の容量素子は第１および第２容量素子を含み、前記接続制御回路は前記サンプル状態で導通する第１から第３スイッチ素子および前記出力状態で導通する第４および第５スイッチ素子を含み、前記第２容量素子は一端において前記第１スイッチ素子を介して前記ビット線に接続されると共に他端において基準電位端子に接続され、前記第１容量素子は一端において前記第１および第２スイッチ素子を介して前記ビット線に接続されさらに前記第５スイッチ素子を介して前記インバータ回路の入力端に接続されると共に他端において前記第３スイッチ素子を介して前記基準電位端子に接続されさらに前記第４スイッチ素子を介して前記第２容量素子の前記一端に接続されることを特徴とする請求項２に記載の信号処理回路。
【請求項４】
前記第１、第２、第４および第５スイッチ素子の各々は一対のＰおよびＮチャネル薄膜トランジスタで構成されるトランスファゲートであり、前記第３スイッチ素子は単一のＮチャネル薄膜トランジスタであることを特徴とする請求項３に記載の信号処理回路。
【請求項５】
前記複数の容量素子はさらに第３容量素子を含み、前記接続制御回路は前記サンプル状態で導通する第６および第７スイッチ素子並びに出力状態で導通する第８スイッチ素子を含み、前記ビット線は前記第１および第６スイッチ素子および前記第３容量素子を介して前記基準電位端子に接続され、前記第２容量素子の他端は前記第７スイッチ素子を介して前記基準電位端子に接続されさらに前記第８スイッチ素子および前記第３容量素子を介して前記基準電位端子に接続されることを特徴とする請求項３に記載の信号処理回路。
【請求項６】
さらに前記データレジスタから並列的に出力されるデジタル映像信号をアナログ形式の階調電圧にそれぞれ変換するＤ／Ａコンバータを備えることを特徴とする請求項１に記載の信号処理回路。
【請求項７】
複数の表示画素部と、前記複数の表示画素部に接続される複数の信号線と、前記複数の信号線を映像信号に対応して駆動する信号線駆動回路とを備え、前記信号線駆動回路は請求項１に記載の信号処理回路を含むことを特徴とする表示装置。
【請求項８】
デジタル映像信号を受け取るバス配線と、前記バス配線上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタとを備え、前記データレジスタはデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチを含み、各サンプリングラッチは複数の容量素子、並びに前記複数の容量素子を並列に接続して前記バス配線の対応ビット線からの信号電圧を前記複数の容量素子にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて前記複数の容量素子を直列に接続してレベルシフトさせた信号電圧を前記複数の容量素子の１つから出力する出力状態を設定する接続制御回路を含むことを特徴とする信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル映像信号をサンプリングする信号処理回路に関し、例えばデジタル映像信号の信号電圧をサンプリングすると共により大きな電圧振幅にレベル変換する信号処理回路に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置は軽量、薄型かつ低消費電力であり、ＣＲＴ並みあるいはそれ以上の解像度で鮮明な画像を表示可能なことから情報機器端末や薄型テレビジョンなどのモニタディスプレイとして広く利用されている。典型的なアクティブマトリクス型液晶表示装置は、画像を表示する液晶表示パネル並びにこの液晶表示パネルの動作を制御する表示制御回路により構成される。
【０００３】
液晶表示パネルは、マトリクス状に配置される複数の表示画素、これら表示画素の行に沿って配置される複数の走査線、これら表示画素の列に沿って配置される複数の信号線、これら信号線および走査線の交差位置近傍にそれぞれ配置される複数の画素スイッチを備える。各画素スイッチは例えばアモルファスシリコンあるいはポリシリコンのような半導体薄膜を用いた薄膜トランジスタであり、対応走査線からの走査信号に応答して対応信号線の電位を対応表示画素に印加する。表示画素は画素電極および対向電極間に液晶層を挟持した構造を有し、対向電極電位に対して画素電極に印加される信号線電位により液晶層の光透過率を設定する。表示制御回路は、垂直走査期間毎に複数の走査線に順次走査信号を供給する走査線駆動回路、走査信号が１走査線に供給される水平走査期間毎に映像信号を複数の信号線に供給する信号線駆動回路、これら走査線駆動回路および信号線駆動回路の動作を制御する液晶コントローラを備える。走査線駆動回路および信号線駆動回路は通常ドライバＩＣチップとして液晶表示パネルの端部に実装される。
【０００４】
近年では、液晶表示パネルの外部回路との接続端子群の占有面積に依存した有効画面領域の制約を緩和しながら製造コストを低減するため、上述のドライバＩＣチップを実装する代わりに走査線駆動回路や信号線駆動回路を画素スイッチと同様に例えば薄膜トランジスタで構成して液晶表示パネルと一体化する駆動回路内蔵型液晶表示パネルの開発が進んでいる。信号線駆動回路は液晶コントローラから複数の信号線に対して直列に発生され液晶表示パネルの外部配線端子に供給されるデジタル映像信号を受け取り、この外部配線端子にバス配線を介して接続される複数のサンプリングラッチを用いてデジタル映像信号を順次サンプリングし、これらサンプル結果に基づいて複数の信号線を並列的に駆動する。
【０００５】
【発明が解決しようとする課題】
ところで、一般に液晶コントローラ等の外部回路は、単結晶シリコンから成るＩＣチップで構成され、３．３Ｖ程度の電圧振幅で駆動される。これに対して、ポリシリコンのような半導体薄膜を用いた薄膜トランジスタで構成される信号線駆動回路は、その閾値の問題から外部回路よりも大きい振幅、例えば５Ｖ程度の電圧振幅で駆動する必要がある。このため、外部回路から３．３Ｖ振幅で入力されるディジタル映像信号を５Ｖ振幅にレベル変換させる必要がある。
従来、様々なレベル変換方式がこの信号線駆動回路のために考えられている。バス配線の数を低減するために正相のデジタル映像信号だけが液晶コントローラから供給される場合には、例えばインバータを用いたレベルシフタを外部配線端子付近においてバス配線に挿入し、このレベルシフタでレベル変換されたデジタル映像信号を複数のサンプリングラッチに配給することが考えられる。しかし、この方式では、レベルシフタが大きな寄生容量を持つバス配線の電位を５Ｖ付近まで遷移させる必要があるために消費電力の増大を招く。バス配線上の電圧振幅を３．３Ｖに維持する場合には、例えば複数のインバータがレベルシフタとしてこれらサンプリングラッチとバス配線との間に配置される。この方式では、信号線駆動回路がこれらインバータ間において避けることが困難な閾値のばらつきによって誤動作する可能性がある。この誤動作は各インバータの前段に閾値キャンセル回路を付加しさらにこの閾値キャンセル回路用に基準電圧を用意することにより防止できるが、これは回路規模および消費電力の増大を招く。
【０００６】
本発明の目的は、低消費電力あるいは回路規模を増大させることなく安定に動作可能な信号処理回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、デジタル映像信号を受け取るバス配線と、このバス配線上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタとを備え、このデータレジスタはデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチを含み、各サンプリングラッチは複数の容量素子、およびこれら複数の容量素子を並列に接続してバス配線の対応ビット線からの信号電圧を複数の容量素子にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて複数の容量素子を直列に接続してレベル加算させた信号電圧を複数の容量素子から出力する出力状態を設定する接続制御回路を含む信号処理回路が提供される。
【０００９】
この信号処理回路では、各サンプリングラッチの接続制御回路が複数の容量素子を並列に接続してバス配線の対応ビット線からの信号電圧を複数の容量素子にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて複数の容量素子を直列に接続してレベル加算させた信号電圧を複数の容量素子から出力する出力状態を設定する。この場合、寄生容量の大きなバス配線をレベル変換のために駆動する必要がないため消費電力の増大を防止できる。また、データレジスタがレベル変換を兼ねてバス配線上の映像信号を順次のサンプリングし並列的に出力するため回路規模の増大も防止できる。さらに、データレジスタからの出力用にインバータ回路を設けても、上述の構成ではインバータ回路が自身の閾値に近いレベルで入力する信号電圧のレベル変換を行なう必要がないため、閾値のばらつきによる影響を受けずに動作する。従って、信号処理回路の動作を安定化できる。
【００１０】
【発明の実施の形態】
以下、本発明の一実施形態に係る液晶表示装置について図面を参照して説明する。
【００１１】
図１はこの液晶表示装置の概略的な構造を示す。この液晶表示装置は、複数の表示画素ＰＸが表示領域ＤＳに配置された液晶表示パネル１およびこの液晶表示パネル１から独立したＰＣＢやＦＰＣ等の外部駆動基板上に配置されるＩＣチップからなる液晶コントローラ２を備える。液晶表示パネル１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有する。
【００１２】
アレイ基板ＡＲは、ガラス基板上にマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ1〜Ｙm）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ1〜Ｘn）、信号線Ｘ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号電圧を取り込んで対応画素電極ＰＥに供給する画素スイッチＷ、走査線Ｙ1〜Ｙmを駆動する走査線駆動回路３、並びに信号線Ｘ1〜Ｘnを駆動する信号線駆動回路４を含む。各画素スイッチＷはＮチャネルポリシリコン薄膜トランジスタ(ＴＦＴ)で構成され、走査線駆動回路３および信号線駆動回路４は画素スイッチＷと一体的にガラス基板上に形成される複数のＮおよびＰチャネルポリシリコン薄膜トランジスタの組み合わせで構成される。対向基板ＣＴは複数の画素電極ＰＥに対向して配置されコモン電位に設定される単一の対向電極およびカラーフィルタを含む。各表示画素ＰＸは画素電極ＰＥおよび対向電極、並びにこれらの間に挟持された液晶層ＬＱの液晶材料により構成される。
【００１３】
液晶コントローラ２は、例えば４ビットのデジタル映像信号ＤＡＴＡ（Ｄ０〜Ｄ３）をこの映像信号ＤＡＴＡに同期した様々な制御信号と共に出力する。これら制御信号は垂直スタートパルスおよび垂直クロック信号のような水平走査制御信号ＹＣＴ、並びに水平スタートパルスＳＴＨ、水平クロック信号ＣＫＨ、ラッチ信号ＬＴ、ロード信号ＬＯＡＤのような水平走査制御信号を含む。垂直スタートパルスおよび垂直クロック信号は垂直走査制御信号ＹＣＴとして走査線駆動回路３に供給され、デジタル映像信号ＤＡＴＡ、水平スタートパルスＳＴＨ、水平クロック信号ＣＫＨ、ラッチ信号ＬＴ、ロード信号ＬＯＡＤは水平走査制御信号として信号線駆動回路４に供給される。
【００１４】
水平スタート信号ＳＴＨは１水平走査期間（１Ｈ）毎に発生されるパルスであり、水平クロック信号ＣＫＨは各水平走査期間において信号線数分発生されるパルスであり、垂直スタート信号は１垂直走査期間毎に発生されるパルスであり、垂直クロック信号ＣＨＶは各垂直走査期間において走査線数分発生されるパルスであり、ラッチ信号ＬＴは１水平走査期間毎にデジタル映像信号ＤＡＴＡのサンプル結果をラッチさせる信号であり、ロード信号ＬＯＡＤは１水平走査期間毎に複数の信号線Ｘの並列的な駆動を許可する信号である。また、液晶コントローラ２は階調基準電圧ＶＲＥＦを発生する電源回路を有する。この階調基準電圧ＶＲＥＦは信号線駆動回路４に供給される。
【００１５】
走査線駆動回路３は垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ1〜Ｙmを順次選択し、画素スイッチＷを導通させる走査信号を選択走査線に出力する。信号線駆動回路４は水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトすることにより複数の信号線Ｘ１〜Ｘｎを順次選択し、アレイ基板ＡＲ上のバス配線ＤＢを介して供給される映像信号ＤＡＴＡに基づいて信号線Ｘ１〜Ｘｎを並列的に駆動する。
【００１６】
信号線駆動回路４はシフトレジスタ５、データレジスタ６、およびＤ／Ａコンバータ７、出力バッファ回路８を含む。シフトレジスタ５は水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトすることによりサンプリング信号Ｓ１〜Ｓｎを順次発生する。データレジスタ６は、サンプリング信号Ｓ１〜Ｓｎの制御によりバス配線ＤＢからデジタル映像信号ＤＡＴＡを順次信号線数分だけサンプリングし、ラッチ信号ＬＴの制御により保持する。Ｄ／Ａコンバータ７は階調基準電圧ＶＲＥＦに基づく加算型容量ＤＡＣで構成され、サンプリングされたディジタル映像信号ＤＡＴＡに対応する階調基準電圧ＶＲＥＦを対応する容量に順次印加することで所望の階調電圧を発生させる。これにより、データレジスタ６からの並列的に出力される映像信号ＤＡＴＡにそれぞれ対応してこれら階調電圧を選択的に出力することによりデジタル・アナログ変換を行う。このＤ／Ａコンバータ７は、上記の構成の他に、例えば階調基準電圧ＶＲＥＦを対応するディジタル映像信号ＤＡＴＡに基づいて抵抗分圧することにより所定数の階調電圧を発生させる、抵抗型ＤＡＣで構成することもできる。出力バッファ回路８はロード信号の制御によりＤ／Ａコンバータ７からのアナログ映像信号電圧を並列的に複数の信号線Ｘ１〜Ｘｎに出力する。
【００１７】
図２はデータレジスタ６の詳細な回路構成を示す。データレジスタ６は、この実施形態では、信号線Ｘ分のディジタル映像信号ＤＡＴＡが水平走査期間に順番にシリアルに入力されることから、信号線Ｘ１〜Ｘｎに割り当てられるｎ個のラッチ回路９で構成される。サンプリング信号Ｓ１〜Ｓｎはこれらラッチ回路９にそれぞれ供給され、ラッチ信号ＬＴはこれらラッチ回路９に共通に供給される。各ラッチ回路９は４ビットの映像信号ＤＡＴＡをビット単位にサンプリングするために４個のサンプリングラッチ１０を含む。
【００１８】
各サンプリングラッチ１０は第１および第２容量素子Ｃ１，Ｃ２と、これら容量素子Ｃ１，Ｃ２を並列に接続してバス配線ＤＢのビット線Ｄ０〜Ｄ３の対応する１本、例えばビット線Ｄ０からの信号電圧を容量素子Ｃ１，Ｃ２にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて容量素子Ｃ１，Ｃ２を直列に接続してレベル加算させた信号電圧を容量素子Ｃ１，Ｃ２から出力する出力状態を設定する接続制御回路ＳＷＣと、出力状態で容量素子Ｃ１，Ｃ２から出力される信号電圧により動作するインバータ回路ＩＮＶを含む。ここでは、インバータ回路ＩＮＶが１個のインバータで構成されるが、複数のインバータ回路を縦列に接続した構成であってもよい。
【００１９】
接続制御回路ＳＷＣはサンプル信号Ｓ１からＳｎのうちの１つ、例えばサンプル信号Ｓ１により制御されサンプル状態で導通する第１から第３スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３およびラッチ信号ＬＴにより制御され出力状態で導通する第４および第５スイッチ素子ＳＷ４，ＳＷ５を含む。容量素子Ｃ２は一端においてスイッチ素子ＳＷ１を介してビット線Ｄ０に接続されると共に他端において基準電位端子ＧＮＤに接続される。容量素子Ｃ１は一端においてスイッチ素子ＳＷ１，ＳＷ２を介してビット線Ｄ０に接続されさらにスイッチ素子ＳＷ５を介してインバータ回路ＩＮＶの入力端に接続されると共に、他端においてスイッチ素子ＳＷ３を介して基準電位端子ＧＮＤに接続されさらにスイッチ素子ＳＷ４を介して上述した容量素子Ｃ２の一端に接続される。
【００２０】
次に、上述のサンプリングラッチ１０の動作を説明する。例えばサンプル信号Ｓ１がシフトレジスタ５から出力されたとき、スイッチ素子ＳＷ１〜ＳＷ５が図２に示すサンプル状態となる。すなわち、スイッチ素子ＳＷ１〜ＳＷ３だけが導通し、バス配線ＤＢのビット線Ｄ０からの信号電圧がスイッチＳＷ１を介して容量素子Ｃ２の一端に印加されると共に、スイッチＳＷ１およびＳＷ２を介して容量素子Ｃ１の一端に印加される。このとき、スイッチＳＷ３を容量素子Ｃ１の他端を基準電源端子ＧＮＤに接続するため、容量素子Ｃ１，Ｃ２は互いに並列な関係となる。ビット線Ｄ０からの信号電圧が３．３Ｖであるとすると、容量素子Ｃ１，Ｃ２はそれぞれ３．３Ｖまで電荷を蓄積する。スイッチ素子ＳＷ１〜ＳＷ３がサンプル信号Ｓ１の出力停止に伴って非導通となると、容量素子Ｃ１，Ｃ２が３．３Ｖの電圧を保持して電気的にフローティングされる。
【００２１】
続いて、ラッチ信号ＬＴが液晶コントローラ２から出力されると、スイッチ素子ＳＷ１〜ＳＷ５が図３に示す出力状態となる。すなわち、スイッチ素子ＳＷ４，ＳＷ５だけが導通し、容量素子Ｃ１，Ｃ２は互いに直列な関係となる。これにより、容量素子Ｃ１，Ｃ２にそれぞれ保持された３．３Ｖの信号電圧がレベル加算されてインバータ回路ＩＮＶに出力される。
【００２２】
ちなみに、信号電圧が０Ｖであった場合には、スイッチ素子ＳＷ１〜ＳＷ５がサンプル状態から出力状態に遷移しても、インバータ回路ＩＮＶに入力される信号電圧は０Ｖのままとなる。また、容量素子Ｃ２の容量値を容量素子Ｃ１の容量値よりも大きくすれば、レベル加算の結果としてインバータ回路ＩＮＶに入力される信号電圧をさらに高いレベルにシフトさせることが可能である。
【００２３】
図４はスイッチ素子ＳＷ１〜ＳＷ５の構成例を示す。スイッチ素子ＳＷ１〜ＳＷ５はいずれも一対のＰおよびＮチャネル薄膜トランジスタで構成されるトランスファゲートで構成することができるが、ここではスイッチ素子ＳＷ１だけが基準電位の給電用であるため単一のＮチャネル薄膜トランジスタで構成している。
【００２４】
本実施形態では、表示装置がデジタル映像信号を受け取るバス配線ＤＢと、バス配線ＤＢ上のデジタル映像信号ＤＡＴＡを順次サンプリングして並列的に出力するデータレジスタ６を少なくとも含む信号処理回路を備える。データレジスタ６はデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチ１０を含み、各サンプリングラッチ１０の接続制御回路ＳＷＣが容量素子Ｃ１，Ｃ２を並列に接続してバス配線ＤＢの対応ビット線からの信号電圧を容量素子Ｃ１，Ｃ２にそれぞれ保持させるサンプル状態およびこのサンプル状態に続いて容量素子Ｃ１，Ｃ２を直列に接続してレベル加算させた信号電圧を容量素子Ｃ１，Ｃ２から出力する出力状態を設定する。この場合、寄生容量の大きなバス配線ＤＢをレベル変換のために駆動する必要がないため消費電力の増大を防止できる。また、データレジスタ６がレベル変換を兼ねてバス配線ＤＢ上の映像信号ＤＡＴＡを順次のサンプリングし並列的に出力するため回路規模の増大も防止できる。さらに、データレジスタ６からの出力用にインバータ回路ＩＮＶを設けても、上述の構成ではインバータ回路ＩＮＶが自身の閾値に近いレベルで入力する信号電圧のレベル変換を行なう必要がないため、閾値のばらつきによる影響を受けずに動作する。従って、信号処理回路の動作を安定化できる。
【００２５】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００２６】
図２に示すサンプリングラッチ１０は例えば図５に示すように変形してもよい。図５では、第３容量素子Ｃ３が設けられ、接続制御回路ＳＷＣがサンプル状態で導通する第６および第７スイッチ素子ＳＷ６，ＳＷ７、並びに出力状態で導通する第８スイッチ素子ＳＷ８をさらに含む。バス配線ＤＢのビット線Ｄ０はスイッチ素子ＳＷ１，ＳＷ６および容量素子Ｃ３を介して基準電位端子ＧＮＤに接続され、容量素子Ｃ２の他端はスイッチ素子ＳＷ７を介して基準電位端子ＧＮＤに接続されさらにスイッチ素子ＳＷ８および容量素子Ｃ３を介して基準電位端子ＧＮＤに接続される。このように容量素子Ｃ３を追加した構成では、低電圧振幅の信号についても、レベルシフトすることが可能である。
【００２７】
また、上述の実施形態では液晶表示装置について説明したが、本発明は有機ＥＬ表示装置等にも適用可能である。
【００２８】
【発明の効果】
以上のように本発明によれば、低消費電力あるいは回路規模を増大させることなく安定に動作可能な信号処理回路およびこの信号処理回路を備えた表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置の概略的な構造を示す図である。
【図２】図１に示すデータレジスタの詳細な回路構成を示す図である。
【図３】図２に示す接続制御回路がサンプル状態から出力状態に遷移したときの動作を説明するための図である。
【図４】図２に示す第１から第５スイッチ素子の構成例を示す図である。
【図５】図２に示すサンプリングラッチの変形例を示す図である。
【符号の説明】
４…信号線駆動回路
６…データレジスタ
１０…サンプリングラッチ
Ｃ１，Ｃ２…容量素子
ＤＢ…バス配線
ＳＷＣ…接続制御回路
ＰＸ…表示画素
Ｘ…信号線
【図１】
0004047594.tif 000002
【図２】
0004047594.tif 000003
【図３】
0004047594.tif 000004
【図４】
0004047594.tif 000005
【図５】
0004047594.tif 000006