(57)【特許請求の範囲】
【請求項１】
クロック信号を利用してオフループ形態で動作可能な低電圧演算増幅器回路において、
差動入力信号を入力してもらうための第１差動入力対と第１及び第２差動出力を含む第１差動出力対を持つ第１差動入力部と、
前記第１差動入力部の前記第１差動出力対に連結された第２差動入力対、前記演算増幅器回路の第１出力に連結された第１キャスコード電流源及び前記演算増幅器回路の第２出力に連結された第２キャスコード電流源を持つキャスコード電流源部と、
前記演算増幅器回路の第１出力に連結された第１ミラー電流源と、前記演算増幅器回路の第２出力に連結された第２ミラー電流源を持ち、第３及び第４差動出力を含む第２差動出力対を持つキャスコード電流ミラー部と、
前記差動入力信号を入力してもらうための第３差動入力対と前記キャスコード電流ミラー部の前記第２差動出力対に連結された第４差動入力対を持つ第２差動入力部及び、
前記クロック信号に応答して前記各部を要求される動作状態にバイアスするための手段を含み、
前記演算増幅器回路がクロック信号の半周期の間、非活性化される電力下降モードで余りの半周期の間、活性化される正常動作モードに転換される時、前記バイアス手段はキャスコード電流ミラー部をバイアスするための第１バイアス電圧と、その次、前記第１差動入力部をバイアスするための第２バイアス電圧と、そして、第２差動入力部をバイアスするための第３バイアス電圧を対応される前記各部に順次的に供給することを特徴とする演算増幅器回路。
【請求項２】
クロック信号を利用して差動入力信号をサンプリングし、ホールドするための回路において、
前記ホールドされた差動入力信号を増幅するための演算増幅器及び、
前記演算増幅器は、
差動入力信号を入力してもらうための第１差動入力対と第１及び第２差動出力を含む第１差動出力対を持つ第１差動入力部と、
前記第１差動入力部の前記第１差動出力対に連結された第２差動入力対、前記演算増幅器回路の第１出力に連結された第１キャスコード電流源及び演算増幅器回路の第２出力に連結された第２キャスコード電流源を持つキャスコード電流源部と、
前記演算増幅器回路の前記第１出力に連結された第１ミラー電流源と、前記演算増幅器回路の第２出力に連結された第２ミラー電流源を持ち、第３及び第４差動出力を含む第２差動出力対を持つキャスコード電流ミラー部及び、
前記差動入力信号を入力してもらうための第３差動入力対と前記キャスコード電流ミラー部の前記第２差動出力対に連結された第４差動入力対を持つ第２差動入力部を具備し、
前記クロック信号に応答して前記演算増幅器の前記各部を要求される動作状態にバイアスするための手段を含み、
前記演算増幅器回路が前記クロック信号の半周期の間、非活性化される電力下降モードで余りの半周期の間、活性化される正常動作モードに転換される時、前記バイアス手段は前記キャスコード電流ミラー部をバイアスするための第１バイアス電圧と、その次、第１差動入力部をバイアスするための第２バイアス電圧と、そして、第２差動入力部をバイアスするための第３バイアス電圧を対応される各部に順次的に供給することを特徴とするサンプルアンドホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアナログ集積回路（analog intergrated circuits）に関するものであり、より詳しくは演算増幅器（operational amplifier）に関するものである。
【０００２】
【従来の技術】
一般的に、"op-amp"として知られた演算増幅器回路はアナログ集積回路ＩＣｓで重要な構成要素である。理想的な演算増幅器は無限利得（infinite gain）、無限入力インピーダンス（infinite input impedance）及びゼロ出力インピーダンス（zero output impedance）を持つ差動入力の単一あるいは作動出力増幅器（single-ended or differential-ended output amplifier）である。それで、演算増幅器は集積回路では多様な応用に適合である。
【０００３】
しかし、実質的な演算増幅器は理想的な動作とは別に動作される。このような他の動作中、主になる影響は（１）正確に増幅される信号の周波数範囲を制限し、（２）検出された信号の大きさをより低く制限し、（３）増幅器を具備したフィドバックシステムに使用される手動素子の入力インピーダンス大きさをより高くすることである。従って、演算増幅器（op-amp）の利得及び速度は演算増幅器の理想的でない動作により劣化される。速度及び利得は集積回路に具現された全判的なアナログ回路の達成可能な正確性及び速度を最終的に決定するので、多くのアナログ集積回路において、演算増幅器の利得及び速度は一番重要なスペックである。
【０００４】
半導体技術が発展されることにより、最近携帯用機器に対した消費者の欲求が増加して個人携帯通信機器及びノートブックコンピュータのように小容量のバッテリにより動作する電子機器が早く発展している。そして、低い供給電源で長い時間の間、動作の間に動作する低電圧低電力回路の具現はシステム設計において、非常に重要な要素中、一つとして作用している。これと関連して現在いろいろな低電力回路設計のための方法がディジタル及びアナログ領域で研究開発されている。ディジタル領域でシステム電力消耗を減少させるための一番効果的な方法中の一つは供給電源を使用することであり、このような場合、ディジタルゲートの遅延時間を減少させ、高速システムへの応用が可能なようにするため、低いスレショルド電圧の特性を持つ素子が使用されている。
【０００５】
しかし、漏洩電流の増加による静的（static）電力消費の増加及び低いスレショルド電圧（threshold voltage）が可能な工程を必要とする短所がある。断熱（adiabatic）システムの場合、伝達されたエナージを再び還元させることにより、電力消費を大きく減少されることができる。しかし、高密度を要求しながら、高速で動作するシステムの応用には限界がある。それ以外に、パストランジスタ（pass transistor）を使用するシステムの場合、既存のＣＭＯＳパストランジスタの速度を向上させながら、低電圧でも動作ができるようにさせる多様な形態のディジタル論理回路が開発されているが、スレショルド電圧による性能低下が補償されなければならない。
【０００６】
アナログ集積回路でアナログ回路及びディジタル回路が共存する大規模混成モード（mixed-mode）集積回路システムで電力を一番多く消費するブロック中、一つは演算増幅器回路であり、低電力システムの具現のために低電圧で動作するＣＭＯＳ演算増幅器回路の設計が必修的である。既存の低電圧ＣＭＯＳ演算増幅器回路設計する時、出力端に要求される大きな出力信号幅及び高い電圧利得を得るために増幅器を多段構造で使用し、一つの演算増幅器だけを使用する増幅器構造より大きな面積と大きな消費電力を必要とする短所がある。このような問題を全体システム側面で解決するための実例で、多段として構成されたパイプラインＡ／Ｄ変換器システムに適用された演算増幅器を上げることができる。
【０００７】
図１は従来技術による演算増幅器回路を示す回路図である。そして、図２は図１の演算増幅器回路内のＭＯＳＦＥＴが適切に動作されるようにバイアス電圧ＢＩＡＳ１〜ＢＩＡＳ５を供給するためのバイアス回路を示す回路図である。図１を参照すると、従来演算増幅器回路はＰチャンネル及びＮチャンネル入力部（P channel and N channel input section）１１０及び１２０を持つ差動入力部（differential input section）１００，キャスコード電流ミラー（cascode current mirror）１４０及びキャスコード電流源（cascode current source）１５０を含む折り返したキャスコード利得段（folded cascode gain stage）１３０，そして、共通モード帰還（feedback）回路（ＣＭＦＢ）は差動出力電圧の共通モードを形成するために出力端にスイッチ、キャパシタ及びクロック等を使用して動作し、その結果演算増幅器回路の低電圧及び低電力動作を容易にすることができる。
【０００８】
図１に図示された演算増幅器は出力端で一番目ポール（dominant pole：ωp1）を持ち、少信号の同時移動経路、すなわち、ノードであるＴ１，Ｔ２，Ｔ３及びＴ４で同じような大きさの二番目のポール（second pole：ωp2）を持つ。この分野の通常的な知識を習得した者によく知られているように、ＰＭＯＳトランジスタのホール移動度（mobility）はＮＭＯＳトランジスタの電子移動度より小さいので、ＰＭＯＳトランジスタはＮＭＯＳトランジスタより通常的に二倍以上大きく設計される。これにより、ノードＴ３及びＴ４からの寄生キャパシタンスより大きなノードＴ１及びＴ２でポールは演算増幅器回路の動作に大きな影響を及ばすようになる。従って、ノードＴ１及びＴ２からのポールを主に考えると、単位利得周波数で位相余裕（phase margin：φPM）は次のように表現される。
【０００９】
【数１】
0004068227.tif 000002
【００１０】
ここで、入力トランスコンダクタンス（transconductor：ｇm,n）はＰチャンネル入力部１１０のトランスコンダクタンスとＮチャンネル入力部１２０のトランスコンダクタンスを合わせたもので構成され、ｇm,p7はＰＭＯＳトランジスタＭ１０のトランスコンダクタンスであり、ＣＬは出力端の付加キャパシタであり、ＣｐはノードＴ２の寄生キャパシタンスである。
【００１１】
図１の演算増幅器回路は図２に図示された独立的に設計されたバイアス回路からバイアス電圧ＢＩＡＳ１〜ＢＩＡＳ５を供給してもらう。図２で、スイッチＳＷ１はクロック信号により動作される。演算増幅器回路はクロック信号の半周期の間、スイッチーオフされる時、ＰＭＯＳトランジスタＭ２１及びＭ２２のＷ／Ｌにより電流供給が一部又は完全に遮断される電力下降モードで動作され、クロック信号の余りの半周期の間、スイッチＳＷ１がオンされる時、対応されるバイアス電圧（あるいは電流）が供給されることにより、正常動作モードに動作される。ここで、バイアス電圧ＢＩＡＳ５は増幅器回路の共通モード帰還回路ＣＭＦＢをバイアスするための電圧であり、共通モード帰還回路ＣＭＦＢはクロック信号により動作される。回路ＣＭＦＢのバイアス電圧ＢＩＡＳ５は正常動作モードする時、クロック信号の雑音がひどいので、増幅器回路のバイアス電圧ＢＩＡＳ１〜ＢＩＡＳ４と分離設計される。
【００１２】
しかし、電力下降モードで正常動作モードに転換される時、バイアス回路のＰＭＯＳトランジスタＭ２３を通じてバイアス電圧ＢＩＡＳ４が発生されることにより、演算増幅器回路のＮチャンネル入力部１２０は一番最初にバイアスされる。その次に、ＰＭＯＳトランジスタＭ１８及びＭ２０を通じてバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２が発生され、その結果、バイアス電圧ＢＩＡＳ４によるＮチャンネル入力部１２０のトランジスタＭ４，Ｍ５及びＭ６を通じて流れる電流がキャスコード電流ミラーのＰＭＯＳトランジスタＭ９及びＭ１０を通じて流れる電流より先に立つ。
【００１３】
従って、電力下降モードで正常動作モードに転換される時、瞬間的にトランスコンダクタンスｇm,nがトランスコンダクタンスｇm,p7より大きくなる。これを数学式に適用するようになると、演算増幅器回路の出力端の位相余裕φPMが悪くなり、その結果、出力を得る時までかかる整定時間（settling time）が長くなる。このような現象は電力下降モードする時、増幅器回路に供給される電流を完全に差段するためにバイアス回路のＰＭＯＳトランジスタＭ２１を除去する場合、よりひどく現れる。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は動作モード転換する時、向上された位相余裕を持つ演算増幅器回路及びそれのバイアス回路を提供することである。
【００１５】
本発明の他の目的は動作モード転換動作が早い整定時間を持つ演算増幅器回路及びそれのバイアス回路を具備したサンプルアンドホールド回路を提供することである。
【００１６】
本発明の他の目的は安定された出力を得られる演算増幅器回路及びそれのバイアス回路を提供することである。
【００１７】
本発明の他の目的は低電力演算増幅器回路及びそれのバイアス回路を提供することである。
【００１８】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、クロック信号を利用してオフループ形態で動作可能な低電圧演算増幅器回路において、差動入力信号を入力してもらうための第１差動入力対と第１及び第２差動出力を含む第１差動出力対を持つ第１差動入力部と、前記第１差動入力部の前記第１差動出力対に連結された第２差動入力対、前記演算増幅器回路の第１出力に連結された第１キャスコード電流源及び前記演算増幅器回路の第２出力に連結された第２キャスコード電流源を持つキャスコード電流源部と、前記演算増幅器回路の第１出力に連結された第１ミラー電流源と、前記演算増幅器回路の第２出力に連結された第２ミラー電流源を持ち、第３及び第４差動出力を含む第２差動出力対を持つキャスコード電流ミラー部と、前記差動入力信号を入力してもらうための第３差動入力対と前記キャスコード電流ミラー部の前記第２差動出力対に連結された第４差動入力対を持つ第２差動入力部及び、前記クロック信号に応答して前記各部を要求される動作状態にバイアスするための手段を含み、前記演算増幅器回路がクロック信号の半周期の間、非活性化される電力下降モードで余りの半周期の間、活性化される正常動作モードに転換される時、前記バイアス手段はキャスコード電流ミラー部をバイアスするための第１バイアス電圧と、その次、前記第１差動入力部をバイアスするための第２バイアス電圧と、そして、第２差動入力部をバイアスするための第３バイアス電圧を対応される前記各部に順次的に供給することを特徴とする。
【００１９】
本発明の他の特徴によると、クロック信号を利用して差動入力信号をサンプリングし、ホールドするための回路において、前記ホールドされた差動入力信号を増幅するための演算増幅器及び、前記演算増幅器は、差動入力信号を入力してもらうための第１差動入力対と第１及び第２差動出力を含む第１差動出力対を持つ第１差動入力部と、前記第１差動入力部の前記第１差動出力対に連結された第２差動入力対、前記演算増幅器回路の第１出力に連結された第１キャスコード電流源及び演算増幅器回路の第２出力に連結された第２キャスコード電流源を持つキャスコード電流源部と、前記演算増幅器回路の前記第１出力に連結された第１ミラー電流源と、前記演算増幅器回路の第２出力に連結された第２ミラー電流源を持ち、第３及び第４差動出力を含む第２差動出力対を持つキャスコード電流ミラー部及び、前記差動入力信号を入力してもらうための第３差動入力対と前記キャスコード電流ミラー部の前記第２差動出力対に連結された第４差動入力対を持つ第２差動入力部を具備し、前記クロック信号に応答して前記演算増幅器の前記各部を要求される動作状態にバイアスするための手段を含み、前記演算増幅器回路が前記クロック信号の半周期の間、非活性化される電力下降モードで余りの半周期の間、活性化される正常動作モードに転換される時、前記バイアス手段は前記キャスコード電流ミラー部をバイアスするための第１バイアス電圧と、その次、第１差動入力部をバイアスするための第２バイアス電圧と、そして、第２差動入力部をバイアスするための第３バイアス電圧を対応される各部に順次的に供給することを特徴とする。
【００２０】
このような回路により、動作モード転換する時、バイアス回路を通じて演算増幅器回路のトランジスタを要求される動作順番により順次的にバイアスすることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態による参照図面を図３ないし図１１に依拠して説明する。
【００２２】
図３を参照すると、本発明の新規な演算増幅器回路はＮチャンネル入力部１２０及びＰチャンネル入力部１１０を含む差動入力部１００，キャスコード電流ミラー１４０及びキャスコード電流源１５０を含む折り返したキャスコード利得段１３０，そして、回路１００及び１３０を要求される動作状態にバイアスするためのバイアス電圧ＢＩＡＳ１〜ＢＩＡＳ６を発生するバイアス回路１７０を提供する。バイアス電圧回路１７０は一番最初にキャスコードミラー１４０をバイアスするための第１及び第２バイアス電圧ＢＩＡＳ１及びＢＩＡＳ２を発生し、その次はＮチャンネル入力部１２０及びＰチャンネル入力部１１０をバイアスするための第４及び第３バイアス電圧ＢＩＡＳ４及びＢＩＡＳ３を順次的に所定間隔をおいて発生する。
【００２３】
このように、演算増幅器回路を前記した順序によりバイアスすることにより、まず、トランスコンダクタンスｇm、p1が形成された後、正常動作モードのトランスコンダクタンスｇm,nが形成される。そして、バイアス電圧ＢＩＡＳ４をバイアス電圧ＢＩＡＳ３より遅く供給されるようにしてから、正常動作モードのトランスコンダクタンスｇm,nに到達する時間を遅延させることができる。従って、このようなバイアス電圧の供給により位相ωunityが位相ωp2から押される効果（pole splitting effect）を得られる。結局、動作モード転換する時、正常動作モードに至る時間、すなわち、早い整定時間を得られるだけでなく、安定された電圧を出力することができる。その上、オープンループ形態に動作する演算増幅器回路及びそれを具備したシステムで消費される電力を減少させることができ
る。
【００２４】
再び、図３を参照すると、差動入力ＶＩＮ及び差動出力ＶＯＵＴを持つＣＭＯＳ演算増幅器回路及びそれのバイアス回路の構成を示すブロック図が図示されている。差動入力は正の入力端子１０と負の入力端子１２を含む差動入力対で構成される。入力電圧信号ＶＩＮは入力端子１０及び１２両端に印加される。入力電圧信号ＶＩＮは入力端子１０及び１２に各々印加された二つの単一入力電圧（signle-ended input voltages）ＩＮＮ及びＩＮＰで構成される。図３の増幅器は差動入力部１００及び折り返したキャスコード利得段（folded cascode gain stage）１３０を含む。
【００２５】
差動入力部１００はＰチャンネル入力部１１０及びＮチャンネル入力部１２０を含む。Ｐチャンネル入力部１１０は差動入力端子１０及び１２に接続されたトランジスタの差動入力対を持つ。Ｐチャンネル入力部１１０はキャスコード電流源１５０に信号電流Ｉ３及びＩ４を供給するためのトランジスタの差動出力対を含む。Ｎチャンネル入力部１２０は差動入力端子１０及び１２に連結された差動入力対を持つ。Ｎチャンネル入力部１２０はキャスコード電流ミラー１４０から信号電流Ｉ１及びＩ２を流して上げるための差動出力対を含む。
【００２６】
折り返したキャスコード利得段１３０はキャスコード電流ミラー１４０とキャスコード電流源１５０を含む。キャスコード電流ミラー１４０は電流Ｉ５を供給するためのキャスコード電流源１５０の対応される入力に連結された第１出力ＯＵＴＮを持つ。キャスコード電流ミラー１４０は電流Ｉ６を供給するためのキャスコード電流源１５０の対応される入力に連結された第２出力ＯＵＴＰを含む。
【００２７】
演算増幅器回路はキャスコード電流ミラー出力ＯＵＴＮ及びＯＵＴＰに各々連結された出力端子２６及び２８を含む。出力端子２６及び２８は作動出力ＶＯＵＴを形成する。差動出力電圧ＶＯＵＴは出力端子２６及び２８両端から発生される。差動出力電圧ＶＯＵＴはキャスコード電流ミラー出力ＯＵＴＮから生成された出力信号ＯＵＴＮとキャスコード電流ミラー出力ＯＵＴＰから生成された出力信号ＯＵＴＰを含む。
【００２８】
バイアス回路１７０は所定周期を持つクロック信号ＣＬＫに応答して演算増幅器回路のトランジスタを要求される動作状態にバイアスするためのバイアス電圧ＢＩＡＳ１〜ＢＩＡＳ６を発生する。クロック信号ＣＬＫを利用した演算増幅器回路が、この分野の通常的な知識を持つ人々によく知られているように、オープンループ形態で動作する場合、演算増幅器回路はクロック信号ＣＬＫの半周期の間、正常動作モードで動作し、余りの半周期の間は電力下降モードに動作するようになる。この時、バイアス回路１７０は演算増幅器回路が電力下降モードで正常動作モードに転換される時、バイアス電圧ＢＩＡＳ１〜ＢＩＡＳ６を所定期間間隔をおいて、順次的に供給するようになる。
【００２９】
すなわち、クロック信号ＣＬＫが電力下降モードで正常動作モードに印加されると、回路１７０はバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２を一番最初にキャスコード電流ミラー１４０に供給し、その次はバイアス電圧ＢＩＡＳ３をＰチャンネル入力部１１０に供給し、そして、バイアス電圧ＢＩＡＳ４をＮチャンネル入力部１２０に供給するようになる。
【００３０】
これで、演算増幅器の回路を前記した順番にバイアスすることにより、最初にトランスコンダクタンスｇm,p1が形成され、所定時間が経過された後、正常動作モードのトランスコンダクタンスｇm,nが形成される。そして、バイアス電圧ＢＩＡＳ４をバイアス電圧ＢＩＡＳ３より遅く供給させることにより、正常動作モードのトランスコンダクタンスｇm,nに到達する時間を遅延させることができる。結局、動作モード転換する時、正常動作モードに至る時間、すなわち、早い整定時間を得られることだけでなく、安定された電圧を出力することができる。
【００３１】
図４は図３の入力部１００及びキャスコード利得段１３０の詳細回路を示す回路図である。
【００３２】
図４を参照すると、Ｐチャンネル入力部１１０は差動増幅器（differential amplifier）を形成する三つのＰ−チャンネルＭＯＳ電界効果トランジスタ（field-effect-transistor）（以下、ＭＯＳトランジスタと称する）Ｍ１００、Ｍ１０１及びＭ１０２を含み、ＰーチャンネルＭＯＳトランジスタ（又は、ＰＭＯＳトランジスタ）Ｍ１００は入力ＭＯＳトランジスタＭ１０１及びＭ１０２のためのバイアス電流源（bias current source）を形成する。
【００３３】
正の差動入力端子１０は入力電圧ＩＮＮを入力してもらうためのＰＭＯＳトランジスタＭ１０１のゲートに連結される。負の差動入力端子１２は入力電圧ＩＮＰを入力してもらうためのＰＭＯＳトランジスタＭ１０２のゲートに連結される。トランジスタＭ１０１及びＭ１０２のソースは電流源に接続された共通ソースノード１を形成するための共通に連結される。バイアス電流源を形成しているＰＭＯＳトランジスタＭ１００のソースは電源電圧ＶＤＤを入力してもらう電源端子２に接続される。トランジスタＭ１００のゲートはバイアス電圧ＢＩＡＳ４を入力してもらうための端子２０に連結される。トランジスタＭ１００のドレーンはトランジスタＭ１０１及びＭ１０２にバイアス電流を提供するためのそれの共通ソースノード１に連結される。
【００３４】
Ｎチャンネル入力部１２０は差動増幅器（differential amplifier）を形成する三つのＮＭＯＳトランジスタＭ１０３、Ｍ１０４及びＭ１０５を含み、ＮＭＯＳトランジスタＭ１０５は入力ＭＯＳトランジスタＭ１０３及びＭ１０４のためのバイアス電流源（bias current source）を形成する。正の差動入力端子１０は入力電圧ＩＮＮを入力してもらうためのＮＭＯＳトランジスタＭ１０３のゲートに連結される。負の差動入力端子１２は入力電圧ＩＮＰを入力してもらうためのＮＭＯＳトランジスタＭ１０４のゲートに連結される。トランジスタＭ１０１及びＭ１０２のソースは電流源を形成するためのトランジスタＭ１０５のドレーンに共通に連結される。ＮＭＯＳトランジスタＭ１０５のソースは接地電圧ＶＳＳを入力してもらうための接地端子３に接続される。トランジスタＭ１０５のゲートはバイアス電圧ＢＩＡＳ３を入力してもらうための端子１８に連結される。トランジスタＭ１０５のドレーンはトランジスタＭ１０１及びＭ１０２のソースに共通に接続される。
【００３５】
図４に図示されたように、折り返したキャスコード利得段１３０は四つのＰＭＯＳトランジスタＭ１０６〜Ｍ１０９を含むキャスコード電流ミラー１４０と四つのＮＭＯＳトランジスタＭ１１０〜Ｍ１１３を含むキャスコード電流源１５０で構成される。キャスコード電流ミラー１４０は二つの電流源を含む。電流源中、第１ミラー電流源は出力端子２６に接続されたＰＭＯＳトランジスタＭ１０６及びＭ１０８で構成され、第２ミラー電流源は出力端子２８に接続されたＰＭＯＳトランジスタＭ１０７及びＭ１０９で構成される。
【００３６】
第１及び第２ミラー電流源はＮチャンネル入力部１２０をバイアスするための電流源のミラーとして構成される。第１ミラー電流源のトランジスタＭ１０６及びＭ１０８のチャンネルは電源端子２とキャスコード電流ミラー１４０の第１出力ＯＵＴＣ、すなわち、増幅器の出力端子ＯＵＴＮ２６の間に直列に形成される。そして、トランジスタＭ１０６及びＭ１０８のゲートはバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２が各々印加される端子１４及び１６に接続される。第２ミラー電流源のトランジスタＭ１０７及びＭ１０９のチャンネルは電源端子２とキャスコード電流ミラー１４０の第２出力ＯＵＴＰ、すなわち、増幅器の出力端子ＯＵＴＰ２８の間に直列に形成される。トランジスタＭ１０７及びＭ１０９のゲートはバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２が印加される端子１４及び１６に各々接続される。
【００３７】
キャスコード電流源１５０は二つの電流源を含み、電流源はＮＭＯＳトランジスタＭ１１０及びＭ１１２からなる第１キャスコード電流源とＮＭＯＳトランジスタＭ１１１及びＭ１１３からなる第２キャスコード電流源で構成される。第１キャスコード電流源のトランジスタＭ１１０及びＭ１１２のチャンネルは出力端子ＯＵＴＮ２６と接地電圧ＶＳＳが印加される接地端子３の間に直列に形成される。そして、トランジスタＭ１１０のゲートはバイアス電圧ＢＩＡＳ５の供給のための端子２２に接続され、トランジスタＭ１１２のゲートは共通モード帰還回路１６０に接続される。第２キャスコード電流源のトランジスタＭ１１１及びＭ１１３のチャンネルは出力端子ＯＵＴＰ２８と接地端子３の間に直列に形成される。トランジスタＭ１１１のゲートはバイアス電圧ＢＩＡＳ５の供給のための端子２２に接続され、トランジスタＭ１１３のゲートは共通モード帰還回路１６０に接続される。
【００３８】
図５を参照すると、差動入力部１００及び折り返したキャスコード利得段１３０のトランジスタＭ１１４〜Ｍ１２８を要求される動作状態にバイアスするためのバイアス回路が図示されている。バイアス回路１７０は九つのＰＭＯＳトランジスタＭ１１４，Ｍ１１６，Ｍ１２０，Ｍ１２４Ａ、Ｍ１２４Ｂ、Ｍ１２６及びＭ１２８、七つのＮＭＯＳトランジスタＭ１１５、Ｍ１１７、Ｍ１２１，Ｍ１２３，Ｍ１２５及びＭ１２７、一つのスイッチＳＷ１そして、電流源ＩBIASで構成される。
【００３９】
トランジスタＭ１１４及びＭ１１５のチャンネルは電源端子２と接地端子の間に直列に形成され、トランジスタＭ１１５のドレーン及びゲートがバイアス電圧ＢＩＡＳ６が出力される端子２４に共通に接続される。トランジスタＭ１１６及びＭ１１７のチャンネルは電源端子２と接地端子３の間に直列に形成され、トランジスタＭ１１６のゲートとドレーンは相互接続され、バイアス電圧ＢＩＡＳ４が出力される端子２０に連結される。トランジスタＭ１１８及びＭ１１９のチャンネルは電源端子２と接地端子３の間に直列に形成され、トランジスタＭ１１５のドレーン及びゲートは相互接続され、トランジスタＭ１１７のゲートに連結される。
【００４０】
トランジスタＭ１２０及びＭ１２１は電源端子２と接地端子３の間に直列に形成されたチャンネルを持ち、トランジスタＭ１２０のゲートとドレーンは相互接続され、トランジスタＭ１１８のゲートに連結される。その上、トランジスタＭ１２０のドレーンはバイアス電圧ＢＩＡＳ１が出力される端子１４に接続される。
【００４１】
トランジスタＭ１２２及びＭ１２３は電源端子２と接地端子３の間に直列に形成されたチャンネルを持ち、トランジスタＭ１２２のゲートとドレーンは相互接続され、バイアス電圧ＢＩＡＳ３が出力される端子１６に接続されている。そして、トランジスタＭ１２５のチャンネルはスイッチＳＷ１の一つの端子４と接地端子３の間に形成され、それのゲート及びドレーンが相互接続される。その上、トランジスタＭ１２１、Ｍ１２３及びＭ１２５のゲートと共に連結される。トランジスタＭ１２４Ａは電源端子２とトランジスタＭ１２３を通じて接地端子３の間に形成されたチャンネルを持つ。
【００４２】
トランジスタＭ１２４Ｂのチャンネルは電源端子２とスイッチＳＷ１の他の端子５の間に形成される。トランジスタＭ１２６及びＭ１２７のチャンネルは電源端子２と接地端子３の間に直列に形成され、トランジスタＭ１２７のゲートとドレーンは共に連結され、バイアス電圧ＢＩＡＳ５の出力のための端子２２に接続される。トランジスタＭ１２８のソースは電源端子２に接続され、それのドレーンは電流源ＩＢＩＡＳを通じて接地端子３に連結される。共に、トランジスタＭ１１４，Ｍ１２４Ａ、Ｍ１２４Ｂ及びＭ１２６のゲートはトランジスタＭ１２８のゲートと共に連結される。
【００４３】
演算増幅器回路の出力端の位相余裕φPMをよく維持して安定された信号処理結果を得るための先決課題は動作モード転換する時、トランスコンダクタンスｇm、nがトランスコンダクタンスｇm,p7よりいつも小さくなるようにすることである。これを達成するためにキャスコード電流ミラー１４０のトランジスタＭ１０８及びＭ１０９にバイアス回路１７０で発生されたバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２を供給してトランスコンダクタンスｇm,p7を大きくした後、トランスコンダクタンスｇm,nを大きくしてから数１から知られるように動作モード転換する時、正常動作モードからの位相余裕φPMより向上された位相余裕φPMを持つ。従って、図１のトランジスタＭ１、Ｍ７、そして、Ｍ８に供給されたバイアス電圧ＢＩＡＳ１を分離し、図４に図示されたように、キャスコード電流ミラー１４０のトランジスタＭ１０６及びＭ１０７のゲートはバイアス電圧ＢＩＡＳ１により制御され、所定時間が経過した後、Ｐチャンネル入力部１１０のトランジスタＭ１００のゲートをバイアス電圧ＢＩＡＳ４により制御させた。
【００４４】
言い換えれば、スイッチＳＷ１がオンされると、バイアス回路１７０のトランジスタＭ１２１及びＭ１２３を通じてバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２が一番最初にキャスコード電流ミラー１４０に供給された後、その次にトランジスタＭ１１９を通じてバイアス電圧ＢＩＡＳ３がＮチャンネル入力部１２０に供給され、トランスコンダクタンスｇm,n1が形成される。続けて、トランジスタＭ１１７を通じてバイアス電圧ＢＩＡＳ４がＰチャンネル入力部１１０に供給され、トランスコンダクタンスｇm,p1を形成することにより、正常動作モードのトランスコンダクタンスｇm,nに到達される。そして、バイアス電圧ＢＩＡＳ４をバイアス電圧ＢＩＡＳ３より遅く供給されるようにしてから、正常動作モードのトランスコンダクタンスｇm,nに到達する時間が遅延される。このような、順次的なバイアス電圧の供給を通じて、ωunityが相対的にωp2から押される効果（pole splitting effect）を得られるし、動作モード転換瞬間から正常動作モードに至るまで、安定された電圧を出力することができる。
【００４５】
特に、映像信号処理のための高速システムの場合、十分な入力トランスコンダクタンスを得るために増幅器回路に使用される素子の大きさが大きくなる。この時、電力下降モードで増幅器回路に電流供給を完全に遮断する場合、正常動作モードへの転換する時、早い動作速度を得られにくい。従って、バイアス回路１７０のトランジスタＭ１２４Ａ及びＭ１２４Ｂを別々に分離して動作モードに関係なく、所定電流をトランジスタＭ１２４Ａを通じて演算増幅器回路にいつも供給して上げることにより、動作モード転換する時、早い速度で動作可能である。ここで、バイアス電圧ＢＩＡＳ５及びＢＩＡＳ６は出力の共通モード電圧を維持するための回路のバイアス電圧として動作モードに関係なく、いつも供給され、このようなバイアス電圧ＢＩＡＳ５及びＢＩＡＳ６は全体的な電力消費に大きな影響を与えない。
【００４６】
図６を参照すると、本発明の演算増幅器回路を具備したサンプルアンドホールド回路を示す回路図が図示されている。図６に図示されたＣＭＯＳサンプルアンドホールド回路は本発明による演算増幅器回路及びそれのバイアス回路１７０を具備している。サンプルアンドホールド回路は差動入力対ＳＩＮＮ及びＳＩＮＰの正しいサンプリング及びホールディング動作のための二つの相互重畳されないクロック位相（nonoverlapping clock phases）Ｑ１及びＱ２により動作される。クロック信号Ｑ２により差動入力対ＳＩＮＮ及びＳＩＮＰがキャパシタＣ１及びＣ２にサンプリングされ、キャパシタＣ１及びＣ２の一つの端子６及び７の間に連結され、クロック位相Ｑ１により制御されるスイッチトランジスタＭ１３３及びＭ１３４はクロック位相Ｑ２により制御されるスイッチングトランジスタＱ１３０〜Ｑ１３２より前で、ターンオフされるので、端子６及び７は高いインピーダンスノードになり、差動入力対に依存するフィードスルー誤差（feedthrough error）を最小化する。
【００４７】
サンプルアンドホールド回路はクロック位相Ｑ１の制御により帰還キャパシタＣＦ１及びＣＦ２により入力された信号をそのまま維持するホールディングモードに動作され、ホールディングモード動作する時、二つの入力サンプリングキャパシタＣ１及びＣ２を互いに連結させることにより、単一入力の場合、生じることができる入力端の共通モード電圧の変化による影響を最小化する。このように、サンプルアンドホールド回路がサンプリングモードに動作する時、入力電圧のサンプリングがオープンループの形態からなるので、演算増幅器回路は使用されない。このような場合、演算増幅器回路は電力下降モードに動作される。
【００４８】
電力下降モードする時、増幅器の出力ノードが一定なバイアス電圧に連結されていないと、任意の方向に動かれるし、これはホールディングモードからの整定時間に悪い影響を与えるようになる。これを防止するために電力下降モードで演算増幅器回路の差動出力対ＳＯＵＴＮ及びＳＯＵＴＰはトランジスタＭ１３９により共通モード水準の電圧で固定される。出力端のキャパシタＣＬ１及びＣＬ２は負荷キャパシタとして実際システムに応用された時、サンプルアンドホールド回路が駆動する回路ブロックの入力キャパシタ及びサンプルアンドホールドの出力端の寄生キャパシタンスをモデリングしたことである。
【００４９】
図７は電力下降モードする時、増幅器に電流供給を完全に差段する場合、従来技術による電力消費及び本発明による電力消費を比較するためのサンプルアンドホールド回路の出力信号波形を比較した図面である。従来技術による出力信号波形は動作モード転換する時、演算増幅器回路の出力端に悪い位相余裕によるオーバーシュート（overshoot）が示し、安定された出力電圧を得られるまでの時間が長くかかることが知られる。バイアス回路１７０のトランジスタＭ１２４Ｂ及びＭ１２４Ａの比率を１２０：０（電力下降モードする時、供給電流を完全に遮断する場合）、１００：２０、８０：４０及び０：１２０に変化させる場合、各比率による出力信号波形は図８に図示されたようである。
【００５０】
図８で、時間１００ｎＳ〜１５０ｎＳの間の区間をより拡大した波形が図９に図示されている。図９で知られるように、全体電力消費を減少させるために供給電流差段比率を大きくしなくても、出力電圧の変化率（slew rate）だけが落ちるだけでなく、位相余裕が悪くないので、電力最小化方法を使用しない場合に比べて整定時間には大きな影響を及ばさない。しかし、高速影響信号処理システムのように高い出力電圧の変化率を必要とするシステムに応答される場合、それの動作速度によりトランジスタＭ１２４ＢとＭ１２４Ａの大きさ比率を最適化する必要はある。
【００５１】
供給電流遮断比率によるサンプルアンドホールド回路の全体電力消費は図１０に図示されたことと同じである。この時、１０ｍＷ程度の一番大きな電力が消費される正常動作モードに動作する場合を基準である１に正規化して図示した。１０ビットの正確図に整定する時間の変化は図１１に図示されたようである。整定時間は供給電流遮断比率が大きければ大きいほど、長くなる反面、全体的なサンプルアンドホールド回路の電力消費は最大４２％まで節減されることが知られる。
【００５２】
【発明の効果】
前述したように、オフループ形態で動作するＣＭＯＳ演算増幅器回路のトランジスタをバイアスするためのバイアス回路を通じて増幅器が電力下降モードで正常動作モードに転換する時、要求される順序によりトランジスタを順序的にバイアスさせた。その結果、動作モード転換する時、遅延される整定時間を早くすることができるようになるだけでなく、向上された位相余裕を持つことにより、安定された出力が得られ、消費される電力を減少させることができる。
【図面の簡単な説明】
【図１】  従来技術による演算増幅器回路を示す回路図である。
【図２】  図１の演算増幅器回路のトランジスタをバイアスするためのバイアス回路を示す回路図である。
【図３】  本発明による演算増幅器回路及びそれのバイアス回路の構成を示すブロック図である。
【図４】  図３の演算増幅器回路を示す回路図である。
【図５】  図３のバイアス電圧発生回路を示す回路図である。
【図６】  本発明の好ましい実施形態によるサンプルアンドホールド回路を示す回路図である。
【図７】  本発明及び従来技術による図６のサンプルアンドホールド回路の出力信号波形を示す図面である。
【図８】  バイアス電流差段比率によるサンプルアンドホールド回路を出力信号波形を示す図面である。
【図９】  図８の一部分を拡大した図面である。
【図１０】  供給電流差段比率によるサンプルアンドホールド回路の正規化された電力消費を示す図面である。
【図１１】  供給電流差段比率による出力信号波形の整定時間を示す図面である。
【符号の説明】
１１０  Ｐチャンネル入力部
１２０  Ｎチャンネル入力部
１３０  キャスコード利得段
１４０  キャスコード電流ミラー
１５０  キャスコード電流源
１６０  共通モード帰還回路
１７０  バイアス回路
整理番号  Ｆ０５４３３Ａ１
【図１】
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【図２】
0004068227.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004068227.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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