(57)【特許請求の範囲】
【請求項１】
通常動作時において、第１の外部電源電圧を受けて動作する第１の内部回路と、
前記第１の外部電源電圧よりも低い内部電圧の供給を内部電源供給ノードから受けて動作する第２の内部回路と、
前記内部電源供給ノードに前記内部電圧を生成するための電圧降下回路とを備え、
前記電圧降下回路は、
前記通常動作時に前記内部電圧の目標レベルを示す基準電圧を内部ノードに生成するとともに、バーンイン試験時において前記基準電圧の生成を停止する基準電圧発生回路と、
前記内部ノードの電圧と前記内部電圧とを比較するための電圧比較回路と、
前記電圧比較回路の比較結果に応じて、前記第１の外部電源電圧と前記内部電源供給ノードとを電気的に結合するためのドライバトランジスタと、
前記バーンイン試験時において、前記内部ノードと結合されて、前記第１の外部電源電圧よりも低く前記内部電圧よりも高い第２の外部電源電圧の供給を受ける外部パッドとを含み、
前記バーンイン試験時において、前記第１の内部回路は、前記第１の外部電源電圧よりも高い第３の外部電源電圧を受けて動作する、半導体集積回路。
【請求項２】
前記電圧降下回路は、前記基準電圧発生回路と前記内部ノードとの間に設けられ、前記基準電圧に応じて前記内部ノードの電圧を設定するためのバッファ回路をさらに含み、
前記バッファ回路は、前記バーンイン試験時において前記バッファ回路の動作電流を遮断するための電流スイッチを有する、請求項１記載の半導体集積回路。
【請求項３】
通常動作時において、第１の外部電源電圧を受けて動作する第１の内部回路と、
前記第１の外部電源電圧よりも低い内部電圧の供給を内部電源供給ノードから受けて動作する第２の内部回路と、
前記内部電源供給ノードに前記内部電圧を生成するための電圧降下回路とを備え、
前記電圧降下回路は、
通常動作時において、前記内部電圧の目標レベルを示す第１の基準電圧を内部ノードに生成するための第１の基準電圧発生回路と、
前記内部ノードの電圧と前記内部電圧とを比較するための電圧比較回路と、
前記電圧比較回路の比較結果に応じて、前記第１の外部電源電圧と前記内部電源供給ノードとを電気的に結合するためのドライバトランジスタと、
バーンイン試験時において、前記外部電源電圧よりも低く前記第１の基準電圧よりも高い第２の基準電圧を前記内部ノードに生成するための第２の基準電圧発生回路とを含み、
前記バーンイン試験時において、前記第２の基準電圧発生回路は、前記外部電源電圧を分圧して得られる複数の電圧のうちの１つを前記第２の基準電圧として選択的に前記電圧比較回路に出力し、
前記バーンイン試験時において、前記第１の内部回路は、前記第１の外部電源電圧よりも高い第３の外部電源電圧を受けて動作する、半導体集積回路。
【請求項４】
前記第２の基準電圧発生回路は、
前記外部電源電圧と接地電圧との間に配置される複数の抵抗素子と、
前記複数の抵抗素子のうちの隣接する２個ずつの間のそれぞれと、前記内部ノードとの間に並列に接続される複数のトランジスタスイッチとを含み、
前記バーンイン試験時において、前記複数のトランジスタスイッチのうちの１つを選択的にオンする、請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、電圧降下回路の回路構成に関する。
【０００２】
【従来の技術】
近年、回路の多機能化および低消費電力化の要求に伴い、ＡＳＩＣ（Application Specific IC）回路部とＤＲＡＭ（Dynamic Random Access Memory）回路部を１つのチップに搭載する回路（以下、ｅＤＲＡＭ（embedded Dynamic Access Memory）回路と称する）が注目されている。
【０００３】
一方、トランジスタの高集積化、高性能化のためにトランジスタの微細化が要求されており、用途に応じてトランジスタのゲート酸化膜厚が薄いトランジスタと、通常のゲート酸化膜を有するトランジスタとの２種類の酸化膜厚のトランジスタ（以下、厚膜トランジスタと薄膜トランジスタとも称する）で回路が構成されている。具体的には、高い動作電圧で駆動する回路については、厚膜トランジスタで構成し、低い動作電圧で駆動する回路については、薄膜トランジスタで構成することにより、全体として回路面積の縮小化が図られている。
【０００４】
図１２は、ｅＤＲＡＭ回路１００００の概念図である。図１２に示されるようにｅＤＲＡＭ回路１００００は、ＤＲＡＭ回路部１０と、ＡＳＩＣ回路部１１とを含む。
【０００５】
たとえば、図１２に示すｅＤＲＡＭ回路１００００におけるＡＳＩＣ回路部１１では、低い動作電圧（１Ｖ〜２Ｖ程度）で駆動するゲート酸化膜厚の薄い薄膜トランジスタが用いられている。一方、ＤＲＡＭ回路部１０では、制御回路の用途に応じて高い動作電圧および低い動作電圧でそれぞれ駆動する薄膜および厚膜トランジスタの２種類のトランジスタが用いられている。具体的には、データ読出および書込時において、ワード線の昇圧によりＤＲＡＭ回路部１０内のメモリセルを構成するトランジスタのゲートに対しては「Ｈ」レベルの電圧＋しきい値電圧以上（３．６Ｖ程度）の高電圧が印可される。このような高電圧が薄膜トランジスタのゲートにかかると破壊されてしまうため、メモリセルを構成するトランジスタには厚膜トランジスタが用いられている。その他の内蔵される制御回路についても同様に、用途に応じて、厚膜および薄膜トランジスタが混載されておりそれぞれに対応して、高電圧の外部電源電圧ＶＤＤＨおよび低電圧の外部電源電圧ＶＤＤＬが用いられている。
【０００６】
一方、ＤＲＡＭ回路部１０においては、より精密な制御を伴う回路においては、外部電源電圧であるＶＤＤＨおよびＶＤＤＬを直接動作電圧としては用いず、システム内部で生成される所定の内部電圧を受けて動作する、薄膜トランジスタで構成される制御回路を含んでいる。当該内部電圧の生成には、電圧降下回路（以下、ＶＤＣ回路とも称する。）を用いる構成が一般的である。このＶＤＣ回路は、高電圧ＶＤＤＨを受けて動作するため厚膜トランジスタで構成される必要がある。
【０００７】
図１３は、薄膜トランジスタを構成する制御回路に対して所定の内部電圧を生成する従来のＶＤＣ回路３０００の概念図である。
【０００８】
ＶＤＣ回路３０００は、基準電圧ＶＲＥＦを受けて、基準電圧ＶＲＥＦと同レベルの内部電圧ＶＤＤ１を生成する回路である。ＶＤＣ回路３０００は、差動アンプ１００と、ＰチャンネルＭＯＳトランジスタＰ５とを含む。
【０００９】
差動アンプ１００は、基準電圧ＶＲＥＦと内部電圧ＶＤＤ１との電圧差に応じて、出力電圧ＣＭＰを生成する。トランジスタＰ５は、外部電源電圧ＶＤＤＨとノードＮ１４との間に接続され、そのゲートは、差動アンプ１００の出力電圧ＣＭＰの入力を受ける。
【００１０】
図１４は、差動アンプ１００の回路構成を示す図である。
差動アンプ１００は、ＰチャンネルＭＯＳトランジスタ１０１および１０２と、ＮチャンネルＭＯＳトランジスタ１０３〜１０５とを含む。
【００１１】
ＮチャンネルＭＯＳトランジスタ１０５は、ノードＮ３と接地電圧ＧＮＤとの間に接続され、そのゲートに、バイアス信号ＢＩＡＳを受ける。ＰチャンネルＭＯＳトランジスタ１０２は、外部電源電圧ＶＤＤＨとノードＮ５との間に配置され、そのゲートはノードＮ４と接続される。ＮチャンネルＭＯＳトランジスタ１０４は、ノードＮ５とノードＮ３との間に配置され、そのゲートは基準電圧ＶＲＥＦの入力を受ける。ＰチャンネルＭＯＳトランジスタ１０１は、外部電源電圧ＶＤＤＨとノードＮ４との間に配置され、そのゲートはノードＮ４と接続される。ＮチャンネルＭＯＳトランジスタ１０３は、ノードＮ３とノードＮ４との間に配置され、そのゲートは、内部電圧ＶＤＤ１の入力を受ける。なお、差動アンプ１００において、ＢＩＡＳ信号の電圧レベルに応じた定電流が動作電流として供給される。この差動アンプ１００は、いわゆるカレントミラー構成であり、内部電圧ＶＤＤ１と基準電圧ＶＲＥＦとの電圧差に応じた出力電圧ＣＭＰを出力する。
【００１２】
図１５は、基準電圧ＶＲＥＦを生成する基準電圧発生回路２００の回路構成を示す図である。
【００１３】
基準電圧発生回路２００は、外部電源電圧ＶＤＤＨと接続され、一定の定電流Ｉｄｓを供給する定電流源２２４と、ＮチャンネルＭＯＳトランジスタ２１２および２１３とを含む。
【００１４】
ＮチャンネルＭＯＳトランジスタ２１２および２１３は、各々がダイオード接続され、出力ノードＮ７と接地電圧ＧＮＤとの間に直列に設けられている。これらのダイオード接続されたトランジスタは抵抗素子として作用する。
【００１５】
基準電圧発生回路２１０は、定電流源２２４によって供給される定電流Ｉｄｓにダイオード接続されたトランジスタの段数に従う合成抵抗を乗じた値の基準電圧ＶＲＥＦを出力ノードＮ７に生成する。たとえば、抵抗素子として作用するトランジスタ２１２および２１３の合成抵抗がＲＳ１とすると、基準電圧ＶＲＥＦの値は、定電流Ｉｄｓ×合成抵抗ＲＳ１に設定される。
【００１６】
図１６は、基準電圧発生回路のＶＲＥＦ特性図である。図１６に示されるように電源電圧ＶＤＤＨが上昇した場合であっても基準電圧ＶＲＥＦはほぼ一定値を示す。この基準電圧発生回路２００は、定電流源２２４の定電流Ｉｄｓに基づいて基準電圧ＶＲＥＦの値を設定する事ができるため、外部電源電圧の変動による影響を受けにくく、精密な基準電圧ＶＲＥＦを定常的に供給することが可能である。
【００１７】
ここで、通常時のＶＤＣ回路３０００の動作について説明する。
たとえば、メモリセル素子により電流が消費されて内部電圧ＶＤＤ１が基準電圧ＶＲＥＦの電圧レベルよりも低くなると、これに応じて、出力電圧ＣＭＰの電圧すなわちＰチャンネルＭＯＳトランジスタＰ５のゲート電圧も低下する。これによって、ＰチャンネルＭＯＳトランジスタＰ５が導通し、内部電圧ＶＤＤ１の電圧レベルは上昇する。一方、内部電圧ＶＤＤ１が基準電圧ＶＲＥＦの電圧レベルよりも高くなると、出力電圧ＣＭＰの電圧レベルが高くなり、これにしたがって、ＰチャンネルＭＯＳトランジスタＰ５が非導通となって、ノードＮ１４の電流供給を停止し、内部電圧ＶＤＤ１は基準電圧ＶＲＥＦの電圧レベルまで下降する。
【００１８】
このように、外部電源電圧を用いてシステム内部で生成される所定の内部電圧ＶＤＤ１をＶＤＣ回路により生成し、精密な内部電圧ＶＤＤ１が薄膜トランジスタで構成される制御回路に供給される。
【００１９】
【発明が解決しようとする課題】
一方、一般に初期故障を予め除去するためにデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。現在このスクリーニングを行なう手法の１つとして一般にバーンイン試験が採用されている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションをはじめとする種々の不良要因を、高温かつ高電界のストレスを印加することによって顕在化させる試験である。
【００２０】
一般的に、バーンイン試験において、制御回路を構成するトランジスタに対して通常動作時よりも高い電源電圧が供給され高電界ストレスが掛けられる。これに伴い、バーンイン試験の加速性が高まる一方で、バーンイン試験時は、電源電圧が高すぎると、トランジスタのゲート酸化膜等が破壊されるおそれがある。
【００２１】
したがって、具体的には上述したｅＤＲＡＭ回路においては、厚膜トランジスタで構成される制御回路に対しては、動作電圧である外部電源電圧ＶＤＤＨを所定の電圧レベルに昇圧した外部電源電圧ＶＤＤＨ＃（ＶＤＤＨ＃＞ＶＤＤＨ）が供給される。また、薄膜トランジスタで構成される制御回路に対しては、動作電圧である外部電源電圧ＶＤＤＬを所定の電圧レベルに昇圧した外部電源電圧ＶＤＤＬ＃（ＶＤＤＬ＃＞ＶＤＤＬ）が供給されて、バーンイン試験が実行される。
【００２２】
しかしながら、精密な制御を伴う制御回路に対して供給される内部電圧ＶＤＤ１は、上述したように外部電源電圧の変動による影響を受けないため内部電圧ＶＤＤ１を受けて動作する薄膜トランジスタで構成される制御回路については他の制御回路と同様にバーンイン試験を実行することができない。
【００２３】
したがって、バーンイン試験時に、薄膜トランジスタのバーンイン試験用の外部電源電圧ＶＤＤＬ＃を内部電圧ＶＤＤ１として供給することが考えられる。
【００２４】
再び図１３を参照して、ＶＤＣ回路３０００にさらにバーンイン電圧供給回路３００１を設ける。
【００２５】
バーンイン電圧供給回路３００１は、バーンイン試験用の外部電源電圧ＶＤＤＬ＃と、ノードＮ１４との間に接続されるＰチャンネルＭＯＳトランジスタＰ６を含み、そのゲートは、バーンイン試験制御信号ＢＩの入力を受ける。また、トランジスタＰ６の基板は、ノードＮ１４と電気的に結合されている。
【００２６】
バーンイン試験時に、バーンイン試験制御信号ＢＩを「Ｌ」レベルにしてＰチャンネルＭＯＳトランジスタをオンすることにより、外部電源電圧ＶＤＤＬ＃を内部電圧ＶＤＤ１として薄膜トランジスタで構成される制御回路に供給する方式が考えられる。
【００２７】
しかし、図１３に示されるＶＤＣ回路３０００およびバーンイン電圧供給回路３００１を用いて、バーンイン試験の電源電圧を供給する構成では、トランジスタＰ５およびＰ６が共に動作し、いずれのトランジスタもノードＮ１４と電気的に接続される。この構成においては、外部電源電圧ＶＤＤＨ＃およびＶＤＤＬ＃の立上げる順番によって、たとえば、トランジスタＰ６の基板と電気的に結合されたノードＮ１４の電圧レベルが上昇する前に、ソースの電圧レベルが上昇してしまう場合が起こり得る。そうすると、いわゆるラッチアップがＰチャンネルＭＯＳトランジスタＰ６起こり得る。このラッチアップは、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとで構成されるいわゆるＣＭＯＳ構造において生じる。
【００２８】
図１７は、図１３のＰチャンネルＭＯＳトランジスタＰ６とそれと隣り合う差動アンプ１００に含まれるＮチャンネルＭＯＳトランジスタ１０５とで構成されるいわゆるＣＭＯＳ構造の断面図を示している。
【００２９】
抵抗Ｒ１およびＲ２ならびにトランジスタＰＮＰ１およびＮＰＮ２は、寄生抵抗および寄生バイポーラである。ここで、Ｐウェルに形成されるトランジスタがＮチャンネルＭＯＳトランジスタ１０５であり、Ｎウェルに形成されるトランジスタがＰチャンネルＭＯＳトランジスタＰ６である。
【００３０】
図１８は、図１７の断面図から形成される寄生サイリスタの等価回路を示す回路構成である。この回路は、基板に配置された回路ではなく、トランジスタの配置により生じる寄生回路である。
【００３１】
寄生抵抗Ｒ１および寄生バイポーラＮＰＮ２は、入力ノードＮ１６と、接地電圧ＧＮＤとの間に直列に接続され、その接続ノードは、寄生バイポーラＰＮＰ１のゲートと接続される。寄生抵抗Ｒ２および寄生バイポーラＰＮＰ１は、入力ノードＮ１５と、接地電圧ＧＮＤとの間に直列に接続され、その接続ノードは、寄生バイポーラＮＰＮ２のゲートと接続される。寄生ダイオードＤ１は、入力ノードＮ１５およびＮ１６との間に接続される。入力ノードＮ１５およびＮ１６は、それぞれ外部電源電圧ＶＤＤＬ＃および内部電圧ＶＤＤ１の入力を受ける。
【００３２】
ここで、外部電源電圧ＶＤＤＬ＃を先に立上げた場合、ＰＮ寄生ダイオードＤ１に順方向の電流が流れる。そうすると、寄生抵抗Ｒ１があるために寄生バイポーラＰＮＰ１のベース―エミッタ間の順方向にバイアスされ、エミッタ―コレクタ間に増幅された電流が流れる。その電流が寄生バイポーラＮＰＮ２のエミッタ―コレクタ間の電流を増幅させてしまい、ＣＭＯＳデバイスが本質的に有している寄生バイポーラ構造によるＰＮＰＮサイリスタがオンすることで、外部電源電圧ＶＤＤＬ＃―ＧＮＤ間に過大な電流が流れるいわゆるラッチアップが発生する。このラッチアップは、デバイスの動作を阻害するだけでなく大電流による発熱に伴い、デバイス自身を破壊してしまうことにもなる。
【００３３】
図１９は、バーンイン電圧供給回路３００１をバーンイン電圧供給回路３００２に置換したＶＤＣ回路３１００の回路構成を示す図である。バーンイン電圧供給回路３００２は、ＰチャンネルＭＯＳトランジスタＰ７を含み、ＰチャンネルＭＯＳトランジスタＰ６の基板電圧が外部電源電圧ＶＤＤＬ＃となっている点で異なる。その他の点は同様である。
【００３４】
このようにトランジスタの基板電圧の接続を変更した回路構成においても外部電源電圧ＶＤＤＬ＃および外部電源電圧ＶＤＤＨ＃の立上げる順番によって、動作するトランジスタにおいて、同様のラッチアップが生じる。
【００３５】
図２０は、ＰチャンネルＭＯＳトランジスタＰ７とそれと隣り合う差動アンプ１００に含まれるＮチャンネルＭＯＳトランジスタ１０５とで構成されるいわゆるＣＭＯＳ構造の断面図を示している。
【００３６】
抵抗Ｒ１およびＲ２ならびにトランジスタＰＮＰ１およびＮＰＮ２は、寄生抵抗および寄生バイポーラである。ここで、Ｎウェルに形成されるトランジスタがＮチャンネルＭＯＳトランジスタ１０５であり、Ｐウェルに形成されるトランジスタがＰチャンネルＭＯＳトランジスタＰ７である。
【００３７】
図２１は、図２０の断面構造から形成される寄生サイリスタの等価回路を示す図である。
【００３８】
図２１は、図１８で説明したのと同様の構成なのでその詳細な説明は繰り返さない。ただし、入力ノードＮ１５およびＮ１６には、それぞれ内部電圧ＶＤＤ１および外部電源電圧ＶＤＤＬ＃が入力される点が異なる。
【００３９】
本構成の如く、ＰチャンネルＭＯＳトランジスタの基板電圧を外部電源電圧ＶＤＤＬ＃に変更した場合でも、外部電源電圧ＶＤＤＨ＃を先に立上げるすなわち内部電圧ＶＤＤ１を外部電源電圧ＶＤＤＬ＃より先に立ち上げると、基板電圧のレベルが低いためにＰＮ寄生ダイオードＤ１に順方向の電流が流れる。これに伴い、寄生抵抗Ｒ１があるために寄生バイポーラＰＮＰ１のベース―エミッタ間の順方向にバイアスされ、エミッタ―コレクタ間に増幅された電流が流れる。その結果その電流が寄生バイポーラＮＰＮ１のエミッタ―コレクタ間の電流を増幅するいわゆるラッチアップが生じる可能性がある。なお、ここでは、トランジスタＰ６およびＰ７のそれぞれとトランジスタ１０５で構成されるＣＭＯＳ構造で生じるいわゆるラッチアップについて説明してきたが、同様にしてトランジスタＰ５とトランジスタ１０５とで構成されるいわゆるＣＭＯＳ構造でも同様にしてラッチアップが生じる可能性がある。
【００４０】
したがって、内部電圧ＶＤＤ１を受けて動作する制御回路のバーンイン試験を実行する際、外部電源電圧の立ち上がる順番を考慮する必要があり、効率的なバーンイン試験を実行することができない。
【００４１】
本発明の目的は、ＶＤＣ回路から内部電圧ＶＤＤ１の入力を受けて動作する制御回路において、バーンイン試験を効率的に実行することができる半導体集積回路を提供することである。
【００４２】
【課題を解決するための手段】
本発明の半導体集積回路は、通常動作時において、第１の外部電源電圧を受けて動作する第１の内部回路と、第１の外部電源電圧よりも低い内部電圧の供給を内部電源供給ノードから受けて動作する第２の内部回路と、内部電源供給ノードに内部電圧を生成するための電圧降下回路とを備え、電圧降下回路は、内部電圧の目標レベルを示す基準電圧と内部電圧との比較に応じて、第１の外部電源電圧と内部電源供給ノードとを電気的に結合するためのドライバトランジスタと、バーンイン試験時において、第１の外部電源電圧よりも低く内部電圧よりも高い第２の外部電源電圧と内部電源供給ノードとを電気的に結合するためのバーンイン電圧供給部と、バーンイン試験時において、ドライバトランジスタを強制的にターンオフするためのバーンイン制御部とを含み、バーンイン試験時において、第１の内部回路は、第１の外部電源電圧よりも高い第３の外部電源電圧を受けて動作し、バーンイン試験時において、第２の内部回路は、第２の外部電源電圧を受けて動作する。
【００４３】
好ましくは、第１の内部回路を構成するトランジスタの耐圧は、第３の外部電源電圧よりも高く、第２の内部回路を構成するトランジスタの耐圧は、第１の外部電源電圧よりも低く、第２の外部電源電圧よりも高い。
【００４４】
好ましくは、バーンイン電圧供給部は、内部電源供給ノードと結合される外部パッドを含み、外部パッドは、バーンイン試験時において、第２の外部電源電圧の供給を受ける。
【００４５】
好ましくは、バーンイン電圧供給部は、第２の外部電源電圧と内部電源供給ノードとの間を電気的に結合するためのＮチャンネル電界効果型トランジスタを含み、Ｎチャンネル電界効果型トランジスタのゲートは、バーンイン試験時において活性化されるテスト信号に応答してターンオンする。
【００４６】
特に、テスト信号は、バーンイン試験時において、第２の外部電源電圧とＮチャンネル電界効果型トランジスタのしきい値電圧との和よりも高い電圧に設定される。
【００４７】
特に、第１の外部電源電圧を昇圧して昇圧内部電圧を生成するする昇圧回路をさらに備え、テスト信号は、バーンイン試験時において、昇圧内部電圧の電圧レベルに設定される。
【００４８】
本発明の他の半導体集積回路は、通常動作時において、第１の外部電源電圧を受けて動作する第１の内部回路と、第１の外部電源電圧よりも低い内部電圧の供給を内部電源供給ノードから受けて動作する第２の内部回路と、内部電源供給ノードに内部電圧を生成するための電圧降下回路とを備え、電圧降下回路は、通常動作時に内部電圧の目標レベルを示す基準電圧を内部ノードに生成するとともに、バーンイン試験時において基準電圧の生成を停止する基準電圧発生回路と、内部ノードの電圧と内部電圧とを比較するための電圧比較回路と、電圧比較回路の比較結果に応じて、第１の外部電源電圧と内部電源供給ノードとを電気的に結合するためのドライバトランジスタと、バーンイン試験時において、内部ノードと結合されて、第１の外部電源電圧よりも低く内部電圧よりも高い第２の外部電源電圧の供給を受ける外部パッドとを含み、バーンイン試験時において、第１の内部回路は、第１の外部電源電圧よりも高い第３の外部電源電圧を受けて動作する。
【００４９】
好ましくは、電圧降下回路は、基準電圧発生回路と内部ノードとの間に設けられ、基準電圧に応じて内部ノードの電圧を設定するためのバッファ回路をさらに含み、バッファ回路は、バーンイン試験時においてバッファ回路の動作電流を遮断するための電流スイッチを有する。
【００５０】
本発明のさらに別の半導体集積回路は、通常動作時において、第１の外部電源電圧を受けて動作する第１の内部回路と、第１の外部電源電圧よりも低い内部電圧の供給を内部電源供給ノードから受けて動作する第２の内部回路と、内部電源供給ノードに内部電圧を生成するための電圧降下回路とを備え、電圧降下回路は、通常動作時において、内部電圧の目標レベルを示す第１の基準電圧を内部ノードに生成するための第１の基準電圧発生回路と、内部ノードの電圧と内部電圧とを比較するための電圧比較回路と、電圧比較回路の比較結果に応じて、第１の外部電源電圧と内部電源供給ノードとを電気的に結合するためのドライバトランジスタと、バーンイン試験時において、外部電源電圧よりも低く第１の基準電圧よりも高い第２の基準電圧を内部ノードに生成するための第２の基準電圧発生回路とを含み、バーンイン試験時において、第２の基準電圧発生回路は、外部電源電圧を分圧して得られる複数の電圧のうちの１つを第２の基準電圧として選択的に電圧比較回路に出力し、バーンイン試験時において、第１の内部回路は、第１の外部電源電圧よりも高い第３の外部電源電圧を受けて動作する。
【００５１】
好ましくは、第２の基準電圧発生回路は、外部電源電圧と接地電圧との間に配置される複数の抵抗素子と、複数の抵抗素子のうちの隣接する２個ずつの間のそれぞれと、内部ノードとの間に並列に接続される複数のトランジスタスイッチとを含み、バーンイン試験時において、複数のトランジスタスイッチのうちの１つを選択的にオンする。
【００５２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００５３】
（実施の形態１）
本実施の形態では、特にｅＤＲＡＭ回路のＤＲＡＭ回路部について説明する。
【００５４】
図１は、ＤＲＡＭ回路部１０の構成を示す概略ブロック図である。
ＤＲＡＭ回路部１０は、基準電圧発生回路２００と、ＶＤＣ回路１０００と、ＶＰＰ発生回路５００と、制御回路ブロック１〜３と、メモリセル部４とを備える。
【００５５】
基準電圧発生回路２００は、外部電源電圧ＶＤＤＨを受けて基準電圧ＶＲＥＦを発生する。ＶＤＣ回路１０００は、基準電圧ＶＲＥＦおよび外部電源電圧ＶＤＤＨを受けて、内部電圧ＶＤＤ１を生成する。また、ＶＰＰ発生回路５００は、外部電源電圧ＶＤＤＨによりワード線昇圧用に用いられる電圧ＶＰＰを生成する。これらの各回路は、外部電源電圧ＶＤＤＨを受けて動作するものであり、厚膜トランジスタで構成される必要がある。
【００５６】
また、制御回路ブロック１〜３において、制御回路ブロック１は、厚膜トランジスタで構成されており外部電源電圧ＶＤＤＨが供給される。制御回路ブロック２は、薄膜トランジスタで構成されておりＶＤＣ回路１０００で降圧された内部電圧ＶＤＤ１が用いられる。制御回路ブロック３は、薄膜トランジスタ部で構成されており外部電源電圧ＶＤＤＬが用いられる。また、メモリセル部４は前述したように厚膜トランジスタで構成されており、ＶＰＰ発生回路５００により昇圧された電圧ＶＰＰが用いられている。
【００５７】
図２は、本発明の実施の形態１に従うＶＤＣ回路１０００の回路構成を示す図である。
【００５８】
図２を参照して、ＶＤＣ回路１０００は、差動アンプ１１０と、ＰチャンネルＭＯＳトランジスタＰ１およびＰ２とを備える。
【００５９】
差動アンプ１１０は、いわゆるカレントミラーアンプであり、基準電圧ＶＲＥＦおよび内部電圧ＶＤＤ１の入力に応じて出力電圧ＣＭＰをノードＮ１に出力する。ＰチャンネルＭＯＳトランジスタＰ１は、外部電源電圧ＶＤＤＨ（ＶＤＤＨ＃）とノードＮ１との間に接続され、そのゲートはテスト信号ＴＥＳＴ２の入力を受ける。ＰチャンネルＭＯＳトランジスタＰ２は、外部電源電圧ＶＤＤＨとノードＮ２との間に接続され、そのゲートはノードＮ１と接続されている。すなわち、ＰチャンネルＭＯＳトランジスタＰ２のゲートは、差動アンプ１１０の出力電圧ＣＭＰの入力を受ける。また、ノードＮ２は、外部パッドＰＡＤ１と接続されている。
【００６０】
図３は、差動アンプ１１０の回路構成図である。
差動アンプ１１０は、ＰチャンネルＭＯＳトランジスタ１０１および１０２と、ＮチャンネルＭＯＳトランジスタ１０３〜１０５および１１６とを含む。
【００６１】
差動アンプ１１０は、図１４に示された差動アンプ１００と比較して、ＮチャンネルＭＯＳトランジスタ１１６をさらに有する点で異なる。その他の点については、差動アンプ１００で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００６２】
ＮチャンネルＭＯＳトランジスタ１１６は、ＮチャンネルＭＯＳトランジスタ１０５と直列にノードＮ３と接地電圧ＧＮＤとの間に接続され、ＮチャンネルＭＯＳトランジスタ１１６のゲートはテスト信号ＴＥＳＴ１の入力を受ける。
【００６３】
差動アンプ１１０は、テスト信号ＴＥＳＴ１が「Ｈ」レベルである場合に、バイアス信号ＢＩＡＳの電圧レベルに応じた一定電流が動作電流として供給される。
【００６４】
本発明の実施の形態１に従うＶＤＣ回路１０００の通常動作時の動作について説明する。
【００６５】
テスト信号ＴＥＳＴ１およびＴＥＳＴ２は、バーンイン試験時に活性化状態（「Ｌ」レベルへ）となり、通常動作時には、共に非活性化状態（「Ｈ」レベル）となる。したがって、通常動作時において、トランジスタ１１６は、テスト信号ＴＥＳＴ１（「Ｈ」レベル）に応答して導通状態であり、差動アンプ１１０は活性化されている。また、ＰチャンネルＭＯＳトランジスタＰ１は、テスト信号ＴＥＳＴ２（「Ｈ」レベル）に応答してターンオフされている。
【００６６】
たとえば、内部電圧ＶＤＤ１が基準電圧ＶＲＥＦの電圧レベルよりも低くなると、これに応じて、出力電圧ＣＭＰの電圧レベルすなわちＰチャンネルＭＯＳトランジスタＰ５のゲート電圧も低下する。これによって、ＰチャンネルＭＯＳトランジスタＰ５が導通し、内部電圧ＶＤＤ１は上昇する。一方、内部電圧ＶＤＤ１が基準電圧ＶＲＥＦの電圧レベルよりも高くなると、出力電圧ＣＭＰの電圧レベルが高くなり、これにしたがって、ＰチャンネルＭＯＳトランジスタＰ５が非導通となってノードＮ２への電流供給が停止され、内部電圧ＶＤＤ１は、基準電圧ＶＲＥＦの電圧レベルまで下がる。このようにして、通常動作時においては、基準電圧ＶＲＥＦと同レベルの内部電圧ＶＤＤ１が制御回路ブロック２に定常的に供給される。
【００６７】
一方、バーンイン試験時におけるＶＤＣ回路１０００の動作について説明する。
【００６８】
テスト信号ＴＥＳＴ１およびＴＥＳＴ２は、上述したようにバーンイン試験時に活性化（「Ｌ」レベル）される。トランジスタ１１６は、テスト信号ＴＥＳＴ１（「Ｌ」レベル）に応答して非導通状態となり、差動アンプ１１０は非活性化状態となる。また、ＰチャンネルＭＯＳトランジスタＰ１は、テスト信号ＴＥＳＴ２（「Ｌ」レベル）に応答して導通状態となり、ＰチャンネルＭＯＳトランジスタＰ２を強制的にターンオフさせることによりＶＤＣ回路１０００を非活性化する。
【００６９】
一方、バーンイン試験時において、外部パッドＰＡＤ１に対して、外部から通常動作時の外部電源電圧ＶＤＤＨよりも低い電圧レベルであり、かつ通常動作時よりも高く設定された外部電源電圧ＶＤＤＬ＃を印加する。これに応答して、内部電圧ＶＤＤ１により駆動する制御回路ブロック２の薄膜トランジスタに有効なバーンイン試験電圧が供給される。
【００７０】
ここで、上述したいわゆるラッチアップについて考えると、バーンイン試験時においてテスト信号ＴＥＳＴ１およびＴＥＳＴ２の入力により差動アンプ１１０およびＰチャンネルＭＯＳトランジスタＰ２は非活性化状態である。上述した「従来の技術」の項では、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタで構成されるいわゆるＣＭＯＳ構造において、内部電圧ＶＤＤ１と電気的に結合されたＰチャンネルＭＯＳトランジスタが動作する際、外部電源電圧ＶＤＤＨ＃およびＶＤＤＬ＃の立ち上がる順序によってラッチアップが発生することについて説明した。本構成においては、ＰチャンネルＭＯＳトランジスタは強制的にターンオフされた状態であり、上述したようなＣＭＯＳ構造で生じるいわゆるラッチアップは発生しない。
【００７１】
したがって、本実施の形態１の構成により、ラッチアップを生じさせることなく、薄膜トランジスタで構成され、内部電圧で駆動する制御回路ブロック２に対して有効なバーンイン試験電圧を供給することができ効率的にバーンイン試験を実行することができる。
【００７２】
なお、バーンイン試験時において、厚膜トランジスタで構成される制御ブロックについては、動作電圧である外部電源電圧ＶＤＤＨを昇圧したバーンイン試験用の外部電源電圧ＶＤＤＨ＃が印加される。また、薄膜トランジスタで構成される制御ブロックについては、動作電圧である外部電源電圧ＶＤＤＬを昇圧したバーンイン試験用の外部電源電圧ＶＤＤＬ＃が印可される。
【００７３】
具体的には、図１に示される制御回路ブロック１〜２は、以下の電源電圧が通常動作時およびバーンイン試験時に供給される。通常時において、厚膜トランジスタで構成される制御回路ブロック１（第１の内部回路）は、外部電源電圧ＶＤＤＨ（第１の外部電源電圧）の入力を受けて動作し、バーンイン試験時において、外部電源電圧ＶＤＤＨ＃（第３の外部電源電圧）の入力を受ける。通常時において、薄膜トランジスタで構成される制御回路ブロック２（第２の内部回路）は、内部電圧ＶＤＤ１（内部電圧）の入力を受けて動作し、バーンイン試験時において、外部電源電圧ＶＤＤＬ＃（第２の外部電源電圧）の入力を受ける。
【００７４】
また、バーンイン試験時において、図２に示されるＶＤＣ回路１０００（電圧降下回路）は、ＰチャンネルＭＯＳトランジスタＰ１（バーンイン制御部）を導通状態とし、ＰチャンネルＭＯＳトランジスタＰ２（ドライバトランジスタ）を強制的にターンオフさせる。また、ＶＤＣ回路１０００は、内部電圧を供給するノードＮ２（内部電源供給ノード）に外部パッドＰＡＤ１（バーンイン電圧供給部）から外部電源電圧ＶＤＤＬ＃の供給を受け制御回路ブロック２に対して出力する。
【００７５】
なお、本実施の形態１の構成においては、外部パッドＰＡＤ１から外部電源電圧ＶＤＤＬ＃を入力してバーンイン試験を実行する構成について説明したがこれに限られず、外部電源電圧ＶＤＤＨよりも低く通常時の内部電圧ＶＤＤ１よりも高い所定の電源電圧を供給する構成としても良い。
【００７６】
（実施の形態１の変形例１）
図４は、本発明の実施の形態１の変形例１に従うＶＤＣ回路１２００の概念図である。
【００７７】
本発明の実施の形態１のＶＤＣ回路１０００と異なる点は、外部パッドよりバーンイン試験用の外部電源電圧ＶＤＤＬ＃を供給するのではなく、バーンイン電圧供給回路４００を設けた点にある。バーンイン電圧供給回路４００は、外部電源電圧ＶＤＤＬ＃と、ノードＮ２との間に接続され、そのゲートは、テスト信号ＴＥ０の入力を受けるＮチャンネルＭＯＳトランジスタＮＮ１を含む。ＶＤＣ回路１２００のその他の部分の構成については実施の形態１のＶＤＣ回路１０００で説明したのと同様であるのでその詳細な説明は繰返さない。なお、通常時の動作については、実施の形態１と同様であるのでその詳細な説明は繰り返さない。
【００７８】
ＶＤＣ回路１２００のバーンイン試験時の動作について説明する。
実施の形態１で説明したように、バーンイン試験時においては、テスト信号ＴＥＳＴ１およびＴＥＳＴ２を「Ｌ」レベルに活性化することによって、差動アンプ１１０を非活性化すると共に、ＰチャンネルＭＯＳトランジスタＰ２を強制的にターンオフさせる。バーンイン試験時においてテスト信号ＴＥ０を「Ｈ」レベルに設定する。これに伴い、ノードＮ２と外部電源電圧ＶＤＤＬ＃とが電気的に結合され、内部電圧ＶＤＤ１は、外部電源電圧ＶＤＤＬ＃とほぼ同レベルの電圧レベルに設定される。これに応答して、内部電圧ＶＤＤ１により駆動する制御回路ブロック２の薄膜トランジスタに有効なバーンイン試験電圧が供給される。
【００７９】
なお、バーンイン試験時においては、上述したようにテスト信号ＴＥＳＴ１およびＴＥＳＴ２に応答して差動アンプ１１０が非活性化状態であり、ＰチャンネルＭＯＳトランジスタＰ２は強制的にターンオフされている。また、バーンイン電圧供給回路は、ＰチャンネルＭＯＳトランジスタではなく、ＮチャンネルＭＯＳトランジスタで構成されている。したがって、実施の形態１と同様に、いわゆるＣＭＯＳ構造を形成するＰチャンネルＭＯＳトランジスタにおいて、外部電源電圧ＶＤＤＨ＃およびＶＤＤＬ＃の立ち上がる順序に伴い生じるラッチアップは本構成においては生じない。
【００８０】
したがって、本実施の形態１の変形例１の構成により、ラッチアップを生じさせることなく、薄膜トランジスタで構成され、内部電圧で駆動する制御回路ブロック２に対して有効なバーンイン試験電圧を供給することができ効率的にバーンイン試験を実行することができる。
【００８１】
また、バーンイン試験時において、専用の外部パッドを設けることなくバーンイン試験を実行することができ、外部パッド数の制限がある半導体集積回路においても汎用が可能である。
【００８２】
（実施の形態１の変形例２）
図５は、ＶＤＣ回路１３００の回路構成を示す図である。
【００８３】
ＶＤＣ回路１３００は、実施の形態１の変形例１に従うＶＤＣ回路１２００と比較して、バーンイン電圧供給回路４００に代えて、バーンイン電圧供給回路４１０を備える点で異なる。バーンイン電圧供給回路４１０は、外部電源電圧ＶＤＤＬ＃と、ノードＮ２との間に配置されるＮチャンネルＭＯＳトランジスタＮＮ２を含み、そのゲートは、テスト信号ＴＥ１の入力を受ける。なお、通常時の動作については、実施の形態１と同様であるのでその詳細な説明は繰り返さない。
【００８４】
テスト信号ＴＥ１は、バーンイン試験時に、活性化されて電圧ＶＤＤＬ＃＋Ｖｔｈレベルに設定される。ここで、電圧Ｖｔｈは、ＮチャンネルＭＯＳトランジスタＮＮ２の閾値電圧を示す。
【００８５】
したがって、本実施の形態１の変形例２の構成とすることにより、実施の形態１の変形例１の効果に加えて、バーンイン試験時においてトランジスタＮＮ２で生じる電圧降下を考慮して、内部電圧ＶＤＤ１を外部電源電圧ＶＤＤＬ＃と同じ電圧レベルに設定することが可能となり、薄膜トランジスタを破壊することなくより精度の高いバーンイン試験電圧を供給することができる。
【００８６】
なお、本構成においても実施の形態１の変形例１で示したと同様の理由によりバーンイン試験時においていわゆるラッチアップは生じない。
【００８７】
（実施の形態１の変形例３）
図６は、ＶＤＣ回路１４００の回路構成を示す図である。
【００８８】
ＶＤＣ回路１４００は、実施の形態１の変形例２に従うＶＤＣ回路１３００と比較して、バーンイン電圧供給回路４１０を代えて、バーンイン電圧供給回路４２０を備える点で異なる。バーンイン電圧供給回路４２０は、外部電源電圧ＶＤＤＬ＃と、ノードＮ２との間に配置されるＮチャンネルＭＯＳトランジスタＮＮ３を含み、そのゲートはテスト信号ＴＥ２の入力を受ける。なお、通常時の動作については、実施の形態１と同様であるのでその詳細な説明は繰り返さない。
【００８９】
テスト信号ＴＥ２は、バーンイン試験時に活性化されて、電圧ＶＰＰに設定される。
【００９０】
電圧ＶＰＰは、ワード線駆動用の電圧でありＶＰＰ発生回路５００により生成され、外部電源電圧ＶＤＤＬ＃よりも高い。
【００９１】
したがって、本実施の形態１の変形例３の構成により、実施の形態１の変形例１の効果に加えて、バーンイン試験時において、ＮチャンネルＭＯＳトランジスタＮＮ３のゲートに与える信号について、メモリセルのワード線駆動用電圧ＶＰＰを印加することにより、制御回路ブロック２の薄膜トランジスタの酸化膜を破壊することなくバーンイン試験を効率的に実行することができる。また、特に、テスト信号ＴＥ２の電圧レベルを設定する必要がなくＶＰＰ発生回路５００によって生成された信号を用いる事ができるため回路の部品点数を削減することができる。
【００９２】
なお、本構成においても実施の形態１の変形例１で示したと同様の理由によりバーンイン試験時においていわゆるラッチアップは生じない。
【００９３】
（実施の形態２）
上記の実施の形態１においては、テスト信号に応答して、差動アンプ１１０を非活性化すると共に、ＰチャンネルＭＯＳトランジスタＰ２を強制的にターンオフさせる。すなわち、いわゆるラッチアップの原因となるＰチャンネルＭＯＳトランジスタを非活性化して、その発生を抑止するとともに有効なバーンイン試験電圧を内部電圧ＶＤＤ１で動作する制御回路ブロック２に与える構成について説明してきた。本実施の形態２においては、差動アンプ等をバーンイン試験テスト時に非活性化させることなく、有効なバーンイン試験電圧を内部電圧ＶＤＤ１で動作する制御回路ブロックに供給する構成について説明する。
【００９４】
図７は、実施の形態２に従うＶＤＣ回路２０００の回路構成を示す図である。ＶＤＣ回路２０００は、差動アンプ１００とＰチャンネルＭＯＳトランジスタＰ４と、基準電圧発生回路２１０とを含む。
【００９５】
差動アンプ１００は、いわゆるカレントミラーアンプであり、基準電圧発生回路２１０からの基準電圧ＶＲＥＦと内部電圧ＶＤＤ１との比較結果に応じて、出力電圧ＣＭＰを生成する。
【００９６】
ＰチャンネルＭＯＳトランジスタＰ４は、外部電源電圧ＶＤＤＨとノードＮ６との間に接続され、そのゲートは差動アンプ１００の出力電圧ＣＭＰを受ける。また、ノードＮ６には、内部電圧ＶＤＤ１が伝達される。さらに、差動アンプ１００の基準電圧ＶＲＥＦが入力される端子は、外部パッドＰＡＤ２とも接続されている。
【００９７】
差動アンプ１００の構成は、図１４と同様であるのでその詳細な説明は、繰り返さない。尚、ＶＤＣ回路２０００の通常動作時は、図１３で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００９８】
図８は、基準電圧発生回路２１０の回路構成を示す図である。
基準電圧発生回路２１０は、外部電源電圧ＶＤＤＨと接続される定電流源２２４と、ＮチャンネルＭＯＳトランジスタ２１１〜２１３とを含む。
【００９９】
基準電圧発生回路２１０は、図１５で説明した基準電圧発生回路２００と比較して、トランジスタ２１１をさらに含む点で異なる。ＮチャンネルＭＯＳトランジスタ２１１は、定電流源２２４と出力ノードＮ７との間に接続され、そのゲートは、テスト信号ＴＥＳＴ３の入力を受ける。その他の点は同様であるので、その詳細な説明は繰り返さない。
【０１００】
基準電圧発生回路２１０で生成された基準電圧ＶＲＥＦは、差動アンプ１００に入力される。
【０１０１】
バーンイン試験時において、テスト信号ＴＥＳＴ３を「Ｌ」レベルに設定することにより、基準電圧発生回路２１０内の貫通電流経路が遮断され、基準電圧発生回路２１０は、非活性化される。
【０１０２】
ここで、バーンイン試験時には、外部パッドＰＡＤ２により供給されるバーンイン試験用の外部電源電圧ＶＤＤＬ＃を基準電圧ＶＲＥＦとして、差動アンプ１００に入力する。すなわち、バーンイン試験時には基準電圧発生回路２１０によって生成される定常的な基準電圧ＶＲＥＦを用いることなく、バーンイン試験用の外部電源電圧ＶＤＤＬ＃を基準電圧ＶＲＥＦとして差動アンプ１００に入力する。
【０１０３】
そうすると、バーンイン試験時において、ＶＤＣ回路２０００が生成する内部電圧ＶＤＤ１は、外部電源電圧ＶＤＤＬ＃と同レベルの電圧レベルに設定することができる。これに伴い内部電圧ＶＤＤ１を用いて動作する薄膜トランジスタで構成される制御回路ブロック２に有効なバーンイン試験電圧を供給することができる。
【０１０４】
なお、本構成においては、上述したいわゆるラッチアップの問題は生じない。上述したように図１３で示した構成においては、２つの外部電源電圧が共にノードＮ１４と電気的に結合されるため、これらの立上りの順序によって、ＰチャンネルＭＯＳトランジスタにおいて、いわゆるラッチアップが生じることについて説明したが、本構成においては、出力ノードＮ６の電圧レベルは、外部電源電圧ＶＤＤＨにのみ依存するものであるためかかる２つの外部電源電圧の立ち上がる順序が問題となることはない。
【０１０５】
したがって、本実施の形態２の構成により基準電圧ＶＲＥＦの電圧レベルを外部パッドから設定することにより、ラッチアップを生じさせることなく、薄膜トランジスタで構成され、内部電圧で駆動する制御回路ブロック２に対して有効なバーンイン試験電圧を供給することができ、効率的にバーンイン試験を実行することができる。
【０１０６】
（実施の形態２の変形例）
本発明の実施の形態２の変形例においては、図７に示されるＶＤＣ回路２０００において、基準電圧発生回路２１０と差動アンプ１００との間に基準電圧バッファ回路３００を配置した構成について説明する。
【０１０７】
図９は、基準電圧バッファ回路３００の回路構成図である。
基準電圧バッファ回路３００は、基準電圧ＶＲＥＦおよび出力電圧ＶＲＥＦＢＵＦを比較して、出力電圧ＶＲＥＦＢＵＦを基準電圧ＶＲＥＦと同電圧に設定する。
【０１０８】
基準電圧バッファ回路３００は、ＰチャンネルＭＯＳトランジスタ３０１および３０２と、ＮチャンネルＭＯＳトランジスタ３０３〜３０６と、キャパシタ３０７とを含む。
【０１０９】
ＮチャンネルＭＯＳトランジスタ３０５と３０６は、ノードＮ８と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはバイアス信号ＢＩＡＳおよびテスト信号ＴＥＳＴ４の入力を受ける。ＰチャンネルＭＯＳトランジスタ３０２とＮチャンネルＭＯＳトランジスタ３０４は外部電源電圧ＶＤＤＨ（ＶＤＤＨ＃）とノードＮ８との間に直列に接続される。ＮチャンネルＭＯＳトランジスタ３０４のゲートは、基準電圧ＶＲＥＦの入力を受ける。
【０１１０】
ＰチャンネルＭＯＳトランジスタ３０１とＮチャンネルＭＯＳトランジスタ３０３は、外部電源電圧ＶＤＤＨ（ＶＤＤＨ＃）とノードＮ８との間に直列に接続される。ＰチャンネルＭＯＳトランジスタ３０１と３０２のゲートはノードＮ９と電気的に結合される。また、ＰチャンネルＭＯＳトランジスタ３０１とＮチャンネルＭＯＳトランジスタ３０３との接続ノードであるノードＮ１０は、ノードＮ１１と電気的に接続されＮチャンネルＭＯＳトランジスタ３０３のゲートは、ノードＮ１１と接続されている。また、キャパシタ３０７は、ノードＮ１１と接地電圧ＧＮＤとの間に接続されている。さらにノードＮ１１に生成される出力電圧ＶＲＥＦＢＵＦは、差動アンプ１００に入力される。
【０１１１】
かかる構成により、通常動作時において、この基準電圧バッファ回路３００によって、差動アンプ１００に入力される基準電圧ＶＲＥＦの耐ノイズ性を向上させることができる。この結果、内部電圧ＶＤＤ１で駆動する内部回路ブロック２の制御性が向上する。
【０１１２】
バーンイン試験時において、テスト信号ＴＥＳＴ４を「Ｌ」レベルに設定することにより基準電圧バッファ回路３００を非活性化する。さらに外部パッドＰＡＤ２から外部電源電圧ＶＤＤＬ＃を供給することにより実施の形態２と同様に、内部電圧ＶＤＤ１を外部電源電圧ＶＤＤＬ＃と同電圧に設定する事ができる。
【０１１３】
本構成とすることにより、実施の形態２の効果に加えて、さらに通常動作時の内部電圧ＶＤＤ１の制御性を向上させることができる。
【０１１４】
なお、本実施の形態２の変形例においても実施の形態２と同様の理由によりラッチアップは生じない。
【０１１５】
（実施の形態３）
本発明の実施の形態３においては、実施の形態２で説明した外部パッドを用いることなく、バーンイン試験時に基準電圧を調整して、薄膜トランジスタで構成される制御回路ブロック２に対して有効なバーンイン試験電圧を供給する構成について説明する。
【０１１６】
図１０は、実施の形態３に従うＶＤＣ回路２１００の回路構成を示す図である。
【０１１７】
ＶＤＣ回路２１００は、差動アンプ１００と、ＰチャンネルＭＯＳトランジスタＰ４と、基準電圧発生回路２１０および２２０とを含む。
【０１１８】
差動アンプ１００は、基準電圧発生回路２１０からの基準電圧ＶＲＥＦおよびバーンイン試験時に使用する基準電圧発生回路２２０からの基準電圧ＶＲＥＦ１のいずれか一方と、内部電圧ＶＤＤ１との比較に応じて、出力電圧ＣＭＰを生成する。ＰチャンネルＭＯＳトランジスタＰ４は、外部電源電圧ＶＤＤＨ（ＶＤＤＨ＃）とノードＮ６との間に接続され、そのゲートは、差動アンプ１００の出力電圧ＣＭＰを受ける。
【０１１９】
本発明の実施の形態３は、通常動作時においては、基準電圧発生回路２１０の生成する基準電圧ＶＲＥＦを用いて、差動アンプ１００により内部電圧ＶＤＤ１を生成し、バーンイン試験時においては、基準電圧発生回路２２０の生成するＶＲＥＦ１を用いて、差動アンプ１００により内部電圧ＶＤＤ１を生成して、バーンイン試験を行なう事を目的とする。差動アンプ１００の構成は、上述した図１４の説明と同様であるのでその詳細な説明は繰り返さない。尚、ＶＤＣ回路２１００の通常動作時は、図１３で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１２０】
図１１は、バーンイン試験時における差動アンプ１００に入力される基準電圧ＶＲＥＦ１を生成する基準電圧発生回路２２０の回路構成を示す図である。
【０１２１】
基準電圧発生回路２２０は、抵抗２２１〜２２６と、ＰチャンネルＭＯＳトランジスタ２２７〜２３１とを含む。
【０１２２】
直列に接続された抵抗２２１〜２２６のそれぞれの接続点と、ノードＮ１３とは、それぞれＰチャンネルＭＯＳトランジスタ２２７〜２３１を介して接続されている。ＰチャンネルＭＯＳトランジスタ２２７〜ＰチャンネルＭＯＳトランジスタ２３１のそれぞれのゲートは、それぞれテスト信号ＴＥＳＴ５〜ＴＥＳＴ９の入力を受ける。
【０１２３】
したがって、テスト信号ＴＥＳＴ５〜ＴＥＳＴ９のいずれかを選択的に「Ｌ」レベルに設定することによって、基準電圧ＶＲＥＦ１の電圧レベルを可変にすることができる。
【０１２４】
この結果、バーンイン試験時には、基準電圧発生回路２１０を２２０に切り替えて用いる事により、バーンイン試験時において基準電圧ＶＲＥＦ１を調整し、内部電圧ＶＤＤ１を、通常動作時の外部電源電圧ＶＤＤＨよりも低く、ＶＤＤＬよりも高い電圧レベルに設定可能であるので、内部電圧ＶＤＤ１を受けて動作する薄膜トランジスタで構成される制御回路ブロック２に有効なバーンイン試験電圧を供給することができる。
【０１２５】
なお、本実施の形態３においても実施の形態２と同様の理由によりラッチアップは生じない。
【０１２６】
したがって、本実施の形態３の構成により基準電圧ＶＲＥＦの電圧レベルを基準電圧発生回路２２０により調整することにより、ラッチアップを生じさせることなく、薄膜トランジスタで構成され、内部電圧で駆動する制御回路ブロック２に対して有効なバーンイン試験電圧を供給することができ、効率的にバーンイン試験を実行することができる。
【０１２７】
また、本実施の形態の構成においては、外部パッドを用いることなく内部で基準電圧ＶＲＥＦを調整することが可能であり、外部パッドの数に制限がある半導体集積回路においても汎用することができる。
【０１２８】
なお、上記においては、特にＤＲＡＭ回路部１０における薄膜トランジスタおよび厚膜トランジスタで構成される制御回路のバーンイン試験について説明してきたが、ｅＤＲＡＭ回路に含まれる薄膜トランジスタで構成されるＡＳＩＣ回路部についてもＤＲＡＭ回路部と並列にバーンイン試験を実行することも可能である。また、ｅＤＲＡＭ回路に限らず他の半導体集積回路についても適用可能である。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３０】
【発明の効果】
請求項１記載の半導体集積回路によれば、通常動作時に、第２の内部回路に第１の外部電源電圧に基づいて内部電圧を供給する電圧降下回路は、バーンイン試験時にバーンイン制御部によって第１の外部電源電圧の供給がカットされる。また、第２の内部回路と接続された内部電源供給ノードは、バーンイン電圧供給部から第１の外部電源電圧よりも低く内部電圧よりも高い第２の外部電源電圧の供給を受ける。これにより、バーンイン試験時に内部電圧を受けて動作する内部回路に対して有効なバーンイン試験電圧を供給することができ、また、第１の外部電源電圧の供給をカットオフすることができるため、内部電源供給ノードと電気的に接続された２つの電源電圧の立上りの順番によって生じるラッチアップを回避し、内部電圧を受けて動作する内部回路に対して効率的なバーンイン試験を実行することができる。
【０１３１】
請求項２記載の半導体集積回路によれば、第１の内部回路を構成するトランジスタの耐圧は、第３の外部電源電圧よりも高く、第２の内部回路を構成するトランジスタの耐圧は、第１の外部電源電圧よりは低く、第２の外部電源電圧よりは高い。したがって、第１の内部回路と異なる耐圧を有し、かつ内部電圧を受けて動作する第２の内部回路に対して効率的なバーンイン試験を行なうことができる。
【０１３２】
請求項３記載の半導体集積回路によれば、バーンイン試験時に外部パッドから第２の外部電源電圧を内部電圧の供給を受けて動作する第２の内部回路に供給することができる。これにより、バーンイン試験を簡易に行なう事ができる。
【０１３３】
請求項４記載の半導体集積回路によれば、テスト信号に応じて、第２の外部電源電圧を第２の内部回路に供給する事ができる。これにより、テスト用の外部パッドを設ける必要はなく、通常時に内部電圧の供給を受ける第２の内部回路におけるバーンイン試験を半導体集積回路の内部のみで自動制御することができる。
【０１３４】
請求項５記載の半導体集積回路によれば、テスト信号を第２の外部電源電圧とＮチャンネル電界効果型トランジスタの閾値電圧との和よりも高く設定する事により、第２の内部回路のバーンイン試験時に第２の外部電源電圧をトランジスタの閾値電圧分だけ下げることなく供給する事ができ、精度よく通常時に内部電圧の供給を受ける第２の内部回路におけるバーンイン試験を行なう事ができる。
【０１３５】
請求項６記載の半導体集積回路によれば、テスト信号を昇圧回路が生成する昇圧内部電圧の電圧レベルに設定する事により、テスト信号の生成を行なう回路を用いることなく、簡易にバーンイン試験を行なう事ができ、部品点数が削減される。
【０１３６】
請求項７記載の半導体集積回路によれば、通常時に基準電圧の入力を受ける、電圧降下回路と接続された内部ノードは、バーンイン試験時に外部パッドから第２の外部電源電圧の入力を受ける。これにより、電圧降下回路は、第２の内部回路に対して通常動作時に与えられる内部電圧よりも高い第２の外部電源電圧を供給する。したがって、通常時に内部電圧を受けて動作する第２の内部回路について、バーンイン試験を効率的に実行することができる。
【０１３７】
請求項８記載の半導体集積回路によれば、請求項７の効果に加えて、バッファ回路を設けることにより、内部電圧の耐ノイズ性が向上し、通常動作時における、電圧降下回路の制御性を向上させることができる。
【０１３８】
請求項９記載の半導体集積回路によれば、基準電圧の入力により内部電圧を生成する電圧降下回路の基準電圧をバーンイン試験時において、バーンイン試験時に第２の基準電圧発生回路から第２の基準電圧を供給する。これにより、バーンイン試験時に用いる第２の基準電圧を調整し、内部電圧で動作する第２の内部回路のバーンイン試験を精度よく行なう事ができる。
【０１３９】
請求項１０記載の半導体集積回路によれば、請求項９の効果に加えて、バーンイン試験時において、第２の基準電圧生成回路が有する複数のトランジスタのスイッチを選択的にオンすることにより、第２の基準電圧を調整することができる。これにより、内部電圧で動作する第２の内部回路のバーンイン試験を精度よく行なう事ができる。
【図面の簡単な説明】
【図１】  ＤＲＡＭ回路部１０の構成を示す概略ブロック図である。
【図２】  本発明の実施の形態１に従うバーンイン試験にも対応可能なＶＤＣ回路１０００の回路構成図である。
【図３】  差動アンプ１１０の回路構成図である。
【図４】  本発明の実施の形態１の変形例１に従うＶＤＣ回路１２００の概念図である。
【図５】  ＶＤＣ回路１３００の回路構成を示す図である。
【図６】  ＶＤＣ回路１４００の回路構成を示す図である。
【図７】  実施の形態２に従うＶＤＣ回路２０００の回路構成を示す図である。
【図８】  基準電圧発生回路２１０の回路構成を示す図である。
【図９】  基準電圧バッファ回路３００の回路構成図である。
【図１０】  実施の形態３に従うＶＤＣ回路２１００の回路構成を示す図である。
【図１１】  基準電圧ＶＲＥＦ１を生成する基準電圧発生回路２２０の回路構成を示す図である。
【図１２】  ｅＤＲＡＭ回路１００００の概念図である。
【図１３】  従来のＶＤＣ回路３０００の概念図である。
【図１４】  差動アンプ１００の回路構成を示す図である。
【図１５】  基準電圧ＶＲＥＦを生成する基準電圧発生回路２００の回路構成を示す図である。
【図１６】  基準電圧発生回路のＶＲＥＦ特性図である。
【図１７】  ＰチャンネルＭＯＳトランジスタＰ６とＮチャンネルＭＯＳトランジスタ１０５とで構成されるＣＭＯＳ構造の断面図を示している。
【図１８】  寄生サイリスタの等価回路を示す回路構成図である。
【図１９】  バーンイン電圧供給回路３００１をバーンイン電圧供給回路３００２に置換したＶＤＣ回路３１００の回路構成を示す図である。
【図２０】  ＰチャンネルＭＯＳトランジスタＰ７とＮチャンネルＭＯＳトランジスタ１０５とで構成されるいわゆるＣＭＯＳ構造の断面図を示している。
【図２１】  寄生サイリスタの等価回路を示す図である。
【符号の説明】
２００，２１０，２２０  基準電圧発生回路、３００  基準電圧バッファ回路、４００，４１０，４２０，３００１，３００２  バーンイン電圧供給回路、１０００，１２００，１３００，１４００，２０００，２１００，３０００，３１００  ＶＤＣ回路、１００００  ｅＤＲＡＭ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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