(57)【特許請求の範囲】
【請求項１】
第１出力バッファ及び第２出力バッファと、
第１出力ノード及び第２出力ノードと、
前記第１出力ノードに接続された第１スイッチングトランジスタと、
前記第２出力ノードに接続された第２スイッチングトランジスタと、
前記第１出力ノード及び前記第２出力ノードの間に接続された電流−電圧変換手段と、を有する電気回路において、
前記第１出力バッファは、第１トランジスタと、該第１トランジスタに直列に接続される第２トランジスタとを有し、
前記第２出力バッファは、第３トランジスタと、該第３トランジスタに直列に接続される第４トランジスタとを有し、
前記第１トランジスタと前記第３トランジスタは、第１共通ノードに接続され、前記第２トランジスタ及び前記第４トランジスタは、第２共通ノードに接続され、
前記第１出力ノードは、前記第１トランジスタ及び前記第２トランジスタの接続ノードに接続され、
前記第２出力ノードは、前記第３トランジスタ及び前記第４トランジスタの接続ノードに接続されることを特徴とする電気回路。
【請求項２】
前記第１共通ノード又は前記第２共通ノードに接続された定電流源又はシンク手段を更に含むことを特徴とする請求項１に記載の電気回路。
【請求項３】
前記電流−電圧変換手段は、第５トランジスタを有することを特徴とする請求項１又は２に記載の電気回路。
【請求項４】
前記第２共通ノードは、第１抵抗手段によって基準電位ラインに接続されることを特徴とする請求項１乃至３の何れか一項に記載の電気回路。
【請求項５】
前記第１トランジスタ及び前記第２トランジスタは、共通の第１ゲート電極を有し、前記第３トランジスタ及び前記第４トランジスタは、共通の第２ゲート電極を有し、
前記第１ゲート電極には、第１制御信号が入力され、
前記第２ゲート電極には、前記第１制御信号の反転信号である第２制御信号が入力されることを特徴とする請求項１乃至４の何れか一項に記載の電気回路。
【請求項６】
前記第１抵抗手段は、前記第２共通ノードと前記基準電位ラインの間に直列に接続された第１抵抗素子及び第２抵抗素子を有し、
前記第５トランジスタのゲート電極は、前記第１抵抗素子及び前記第２抵抗素子の接続ノードに接続されることを特徴とする請求項１乃至５の何れか一項に記載の電気回路。
【請求項７】
前記第１トランジスタ及び前記第３トランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第２トランジスタ及び前記第４トランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１乃至６の何れか一項に記載の電気回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ディジタル／アナログ変換器等に用いる電気回路に関する。
【０００２】
【従来の技術】
添付図面の図１は、これまでに考えられた電流スイッチ式ディジタル／アナログ変換器（ＤＡＣ）１の部分を示す。このＤＡＣ１は、ｎ−ビットのディジタル入力ワードを、対応するアナログ出力信号に変換するように設計されている。
ＤＡＣ１は、これに印加されるｎ−ビットのディジタル入力ワードそれぞれに対応する個々に２進で重みづけされた複数の電流源２l から２n を含んでいる。これら電流源はそれぞれ実質的に一定の電流を通過させる。異なる電流源を通過する電流の値は、ディジタル入力ワードの最下位ビットに対応する電流源２l が電流Ｉを流し、ディジタル入力ワードの次の最下位ビットに対応する電流源２２が電流２Ｉを流し、以下変換器の連続した電流源が同様に電流を通過するように２進で重みづけされる。
【０００３】
ＤＡＣ１は、それぞれｎ個の電流源２l から２n に対応する複数の差動スイッチ回路４l 乃至４n を更に含んでいる。これら差動スイッチ回路４は、それぞれ対応する電流源２に接続され、電流源が生成する電流を変換器の第１接続ラインＡに接続された第１端子、又は変換器の第２接続ラインＢに接続された第２端子の何れかに切り替える。差動スイッチ回路はディジタル入力ワードの１ビットを受信（例えば、差動スイッチ回路４l は入力ワードの最下位ビットを受信）し、この受信ビットの値に従って第１又は第２端子の何れかを選択する。ＤＡＣの第１出力電流ＩA は、差動スイッチ回路のそれぞれの第１端子に与えられた電流の和であり、そしてＤＡＣ１の第２出力電流ＩB は、差動スイッチ回路のそれぞれの第２端子に与えられた電流の和である。アナログ出力信号は、ＤＡＣ１の第１出力電流ＩA が抵抗Ｒに吸込まれる（シンク）ことによって生ずる電圧ＶA と、第２出力電流ＩB が抵抗Ｒにシンクされることによって生ずる電圧ＶB との電圧差ＶA −ＶB である。
【０００４】
図２は、図１のようなディジタル／アナログ変換器に用いるのに適したこれまでに考えられた形式の差動スイッチ回路を示す。
この差動スイッチ回路４は、第１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｓ１、Ｓ２を含んでいる。これらトランジスタＳ１、Ｓ２のそれぞれのソースは共通ノードＴＡＩＬに接続され、この共通ノードには対応する電流源（図１の２l から２n ) が接続される。これらトランジスタＳ１、Ｓ２のそれぞれのドレインは、図１の各差動スイッチ回路の第１及び第２端子に対応する回路の第１及び第２出力ノードＯＵＴＡ、ＯＵＴＢにそれぞれ接続される。
【０００５】
トランジスタＳ１、Ｓ２はそれぞれそのゲートに接続される駆動回路６1 又は６2 を有している。相補性入力信号ＩＮ、ＩＮＢが、それぞれ駆動回路６1 、６2 に印加される。各駆動回路は受信した入力信号ＩＮ又はＩＮＢを一時的に記憶（バファ）し、且つ反転して関連するトランジスタＳ１又はＳ２に対するスイッチ信号ＳＷ１又はＳＷ２を生成し、定常状態に於いてトランジスタＳ１、Ｓ２の一方をオンにし、他方をオフにする。例えば、図２自身に示すように、入力信号ＩＮがハイレベル（Ｈ）で、入力信号ＩＮＢがローレベル（Ｌ）のとき、トランジスタＳ１に対するスイッチ信号ＳＷ１（ゲート駆動電圧）はローレベルＬとなってトランジスタをオンし、トランジスタＳ２に対するスイッチ信号ＳＷ２（ゲート駆動電圧）はハイレベルＨとなってトランジスタをオフする。従って、この状態では、共通ノードＴＡＩＬに流れ込む全ての入力電流は、出力ノードＯＵＴＡに流れ、出力ノードＯＵＴＢには電流は流れない。
【０００６】
【発明が解決しようとする課題】
トランジスタＳ１がオフとなり、トランジスタＳ２がオンとなるように図２の回路４の状態を変えたい場合には、入力信号ＩＮがＨからＬに変化すると同時に入力信号ＩＮＢがＬからＨに変化するように、入力信号ＩＮ、ＩＮＢに相補変化を同時に起こさせる。これら相補変化の結果として、トランジスタＳ１、Ｓ２は対称的に切り替えること、即ちトランジスタＳ１がオフとなると全く同じ瞬間にトランジスタＳ２がオンとなることが期待される。しかし、実際にはターンオン速度とターンオフ速度には、ある程度の非対称性が存在することは避けられない。このことは共通ノードＴＡＩＬに瞬時的な異常（グリッチ）を起し、次いで回路の出力ノードの一方又は両方にグリッチを発生し、全てのスイッチが完全に切り替わるまでＤＡＣのアナログ出力に瞬時的誤差が発生する。アナログ出力信号に於けるこれらのグリッチはコード依存性であって、出力スペクトルに調波歪み又は非調和な突起（スパー）さえ発生させる。
【０００７】
差動スイッチ回路のスイッチングに関連したグリッチのサイズは、入力信号ＩＮ、ＩＮＢに於ける相補変化の対称性に依存するから、差動スイッチ回路へのこれら入力信号の発生及び送出を相互に同期するよう多くの注意が払われてきた。しかし実際には、たとえ入力信号が完全に対称であっても、入力信号からスイッチング信号を導く駆動回路６1 、６2 には、トランジスタＳ１、Ｓ２を実際に制御するスイッチング信号ＳＷ１、ＳＷ２を導くに当たって、どうしても非対称性が導入される。斯うした非対称性は個々の差動スイッチ回路の何れにも過渡的な出力電流歪みを発生する。更に、多重差動スイッチ回路を用いるＤＡＣでは、個々の回路に於いてスイッチング時間に変動が起こる。これらの変動はＤＡＣのスプリアスフリーの変動範囲（ＳＦＤＲ）（特定の帯域幅に関して、出力信号とピークスプリアス信号の間の実効振幅の差（ｄＢ表示））を低下させる。また、これら変動は、変換器のアナログ出力のコード依存性につながる。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明による電気回路では、第１出力バッファ及び第２出力バッファと、第１出力ノード及び第２出力ノードと、前記第１出力ノードに接続された第１スイッチ手段と、前記第２出力ノードに接続された第２スイッチ手段と、前記第１出力ノード及び前記第２出力ノードの間に接続された電流−電圧変換手段とを備えることとした。
【０００９】
そして、前記第１出力バッファは、第１トランジスタと、前記第１トランジスタに直列に接続される第２トランジスタを有し、前記第２出力バッファは、第３トランジスタと、前記第３トランジスタに直列に接続される第４トランジスタを有し、前記第１トランジスタと前記第３トランジスタは、第１共通ノードに接続され、前記第２トランジスタ及び前記第４トランジスタは、第２共通ノードに接続されることとし、さらに、前記第１出力ノードは、前記第１トランジスタ及び前記第２トランジスタの接続ノードに接続され、前記第２出力ノードは、前記第３トランジスタ及び前記第４トランジスタの接続ノードに接続されることとした。
【００１０】
また、前記第１共通ノード又は前記第２共通ノードに接続された定電流源又はシンク手段を更に含め、前記電流−電圧変換手段は、第５トランジスタを有することとし、前記第２共通ノードは、第１抵抗手段によって基準電位ラインに接続されることとした。そして、前記第１トランジスタ及び前記第２トランジスタは、共通の第１ゲート電極を有し、前記第３トランジスタ及び前記第４トランジスタは、共通の第２ゲート電極を有し、前記第１ゲート電極には、第１制御信号が入力され、前記第２ゲート電極には、前記第１制御信号の反転信号である第２制御信号が入力されることとした。
【００１１】
また、前記第１抵抗手段は、前記第２共通ノードと前記基準電位ラインの間に直列に接続された第１抵抗素子及び第２抵抗素子を有し、前記第５トランジスタのゲート電極は、前記第１抵抗素子及び前記第２抵抗素子の接続ノードに接続されることとし、前記第１トランジスタ及び前記第３トランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２トランジスタ及び前記第４トランジスタは、Ｎ型ＭＯＳトランジスタであることとした。
【００１２】
【発明の実施の形態】
ここで、例を示す添付図面を参照する。
図３は、本発明の好適実施例によるスイッチ駆動回路の部分を示す。この回路１０はそれぞれ第１及び第２反転入力バッファ１２、１４を含んでいる。第１入力バッファ１２は、その入力端で第１入力信号ＩＮを受信し、第２入力バッファ１４はその入力端で、第１入力信号ＩＮに対して相補性の第２入力信号ＩＮＢを受信する。第１入力バッファ１２は受信したＩＮ信号を反転して、その出力端に反転信号ＩＮＶＢを生成する。同様に、第２入力バッファ１４は受信したＩＮＢ信号を反転してその出力端に反転信号ＩＮＶを生成する。信号ＩＮ、ＩＮＢ、ＩＮＶ、ＩＮＶＢは全て、高い論理レベル（Ｈ）と低い論理レベル（Ｌ）との間で変化する論理信号である。
【００１３】
反転信号ＩＮＶＢは、第１入力バッファ１２の出力から第１反転出力バッファ１６の入力に供給される。図３に示すように、出力バッファ１６はＰＭＯＳ−ＦＥＴトランジスタ１８及びＮＭＯＳ−ＦＥＴトランジスタ２０を含んでいる。ＰＭＯＳ−ＦＥＴトランジスタ１８は、そのソースを回路の第１共通ノードＣＮ１に接続されると共に、そのゲートを第１入力バッファ１２の出力に接続され、更にそのドレインを回路の第１出力ノードＯＮ１に接続されている。ＮＭＯＳ−ＦＥＴトランジスタ２０は、そのソースを第１出力ノードＯＮ１に接続されると共に、そのゲートを第１入力バッファ１２の出力に接続され、更にそのドレインを回路の第２共通ノードＣＮ２に接続されている。
【００１４】
また、回路は第２反転出力バッファ２２を含み、この出力バッファは第１出力バッファ１６と同様に、それぞれ直列に接続されたＰＭＯＳ−ＦＥＴトランジスタ２４及びＮＭＯＳ−ＦＥＴトランジスタ２６を含んでいる。ＰＭＯＳ−ＦＥＴトランジスタ２４はそのソースを回路の第１共通ノードＣＮ１に接続されると共に、そのゲートを第２入力バッファ１４の出力に接続され、更にそのドレインを回路の第２出力ノードＯＮ２に接続されている。ＮＭＯＳ−ＦＥＴトランジスタ２６はそのソースを第２出力ノードＯＮ２に接続されると共に、そのゲートを第２入力バッファ１４の出力に接続され、更にそのドレインを回路の第２共通ノードＣＮ２に接続されている。
【００１５】
正の供給ラインアナログＶＤＤと回路の第１共通ノードＣＮ１との間には、定電流源トランジスタ２８及びカスコードトランジスタ３０が接続される。これらのトランジスタ２８、３０は、それぞれＰＭＯＳ−ＦＥＴである。定電流源トランジスタ２８は、回路の第１バイアスラインＢ１に接続したゲートを有し、このバイアスラインは回路使用時には、正の供給ラインアナログＶＤＤの電位に関して固定された電位Ｖpcs に維持される。カスコードトランジスタ３０は、回路の第２バイアスラインＢ２に接続したゲートを有し、このバイアスラインは回路使用時には、ＶＤＤの電位に関して固定された電位Ｖpcasc に維持される。
【００１６】
回路の第２共通ノードＣＮ２と、回路の接地電位供給ラインＧＮＤとの間には、直列に接続した第１及び第２抵抗体Ｒ１、Ｒ２が接続されると共に、これら抵抗と平行に容量Ｃ１が接続される。この図示の実施例では、抵抗体Ｒ１とＲ２は１：２の抵抗比で、全体として約５ｋΩの抵抗値を有している。容量Ｃ１はこの実施例では１００ｆＦの容量を有している。
【００１７】
回路１０の第１及び第２出力ノードＯＮ１、ＯＮ２の間には、もう一つのＰＭＯＳ−ＦＥＴトランジスタ３２が接続される。このＰＭＯＳ−ＦＥＴ３２はそれぞれ第１及び第２出力ノードＯＮ１、ＯＮ２に接続される第１及び第２の電流通路端子を有している。第１及び第２の電流通路端子の一方はこのＦＥＴのソースであり、他方はＦＥＴのドレインであって、ソース及びドレインの指定は、出力ノードの使用時の電位に依存する。慣習に従って、高電位の電流通路となるＰＭＯＳ−ＦＥＴ端子をソースと指定し、低電位の電流通路となるＰＭＯＳ−ＦＥＴ端子をドレインと指定する。後述するように、これらの指定は回路使用時に相互に交換される。トランジスタ３２のゲートは第１及び第２抵抗体Ｒ１、Ｒ２の間の接合ノードＪＮに接続される。
【００１８】
図４に示すように、図３の回路は既に図２を参照して述べたのと同種の電流スイッチ回路を駆動するのに使用できる。従って、ここでは電流スイッチ回路の説明を繰り返さないことにする。図４に図示の第１の主スイッチトランジスタＳ１は、図３のスイッチ駆動回路の第１出力ノードＯＮ１に接続されたゲートを有し、第２の主スイッチトランジスタＳ２は、図３のスイッチ駆動回路の第２出力ノードＯＮ２に接続されたゲートを有している。図４の破線部分によって示すように、電流スイッチ回路の各ブランチは、主スイッチトランジスタＳ１又はＳ２とブランチの出力端子ＯＵＴＡ又はＯＵＴＢとの間に接続されたカスコードトランジスタ４２又は４４を含んでいるのが好ましい。これらオプショナルなカスコードトランジスタについては、本願出願人による英国特許願第９９２６６５３．８号に更に詳しく述べられている。各ブランチのカスコードトランジスタ４２又は４４は、そのソースを関連する主スイッチトランジスタＳ１又はＳ２のドレインに接続すると共に、そのゲートを接地電位供給ラインＧＮＤに接続し、更にそのドレインを関連するブランチ出力端子ＯＵＴＡ又はＯＵＴＢに接続している。
【００１９】
次に、図５及び図６並びに図７乃至図１０を参照して、図３及び図４の回路の動作を説明する。ところで、図５及び図６を参照する際、種々の信号同士のタイミング関係が容易に分かるようにするため、図５（Ｂ）は図６（Ａ）として繰り返し図示されている。
初期に於いて、即ち図５及び図６の時間Ａ以前に於いて、第１入力信号ＩＮは低い論理レベルＬを有し、第２入力信号ＩＮＢは高論理レベルＨを有している。このことは、反転信号ＩＮＶＢ、ＩＮＢはそれぞれＨ及びＬであることを意味する。この状態では、図７に示すように、第１出力バッファ１６に於いてＰＭＯＳ−ＦＥＴ１８はオフに、ＮＭＯＳ−ＦＥＴ２０はオンになる。一方、第２出力バッファ２２に於いては、ＰＭＯＳ−ＦＥＴ２４はオンに、ＮＭＯＳ−ＦＥＴ２６はオフになる。
【００２０】
定電流源のトランジスタ２８は正の供給ラインＶＤＤから第１共通ノードＣＮ１へ実質的に一定な電流Ｉを供給する。例えば、この電流Ｉは１５０μＡである。この電流Ｉはカスコードトランジスタ３０を通して流れる。このカスコードトランジスタ３０は、回路の使用時に起こる第１共通ノードＣＮ１の電位変動によって発生する電圧変動から、電流源のトランジスタ２８のドレインを保護する働きをする。
【００２１】
従って、第１共通ノードＣＮ１に供給される電流Ｉは、図７に示すように、第１及び第２共通ノードの間の第１電流通路Ｐ１を有している。この電流通路はＰＭＯＳ−ＦＥＴ２４のチャンネル、第２出力ノードＯＮ２、ＰＭＯＳ−ＦＥＴ３２のチャンネル、第１出力ノードＯＮ１、及びＮＭＯＳ−ＦＥＴ２０のチャンネルをこの順に通過する。次いで、電流Ｉは第２共通ノードＣＮ２から、抵抗体Ｒ１、接合ノードＪＮ、及び第２抵抗体Ｒ２を通って接地電位基準ラインＧＮＤに達する。
【００２２】
この状態に於いて、種々の回路ノードで発生される電位は以下の通りである（図５（Ｂ）参照）。接合ノードＪＮの電位ＶJNは電流Ｉと第２抵抗体Ｒ２の抵抗の積Ｉ・Ｒ2 によって決定される。この実施例では約０．３６Ｖである。同様に、第２共通ノードＣＮ２の電位ＶCN2 は、Ｉ（Ｒ１＋Ｒ２）によって決定され、この実施例では約０．５５Ｖである。第１出力ノードＯＮ１の電位ＶON1 は、ＮＭＯＳ−ＦＥＴ２０のドレイン電位とＮＭＯＳ−ＦＥＴ２０のオン状態に於けるドレイン−ソース間電圧との和、即ちＶON1 ＝ＶCN2 ＋ＶDS(ON)20によって決定される。この実施例に於いて、ＶDS(ON)20は約５０ｍＶであるから、ＶON1 は約０．６Ｖとなる。
【００２３】
電流ＩはＰＭＯＳ−ＦＥＴ３２を介して第２出力ノードＯＮ２から第１出力ノードＯＮ１に流れる。このことは、トランジスタ３２のソース（即ち、高電位電流通路端子）は第２出力ノードＯＮ２に接続され、そのドレインは第１出力ノードＯＮ１に接続されていることを意味する。トランジスタ３２を流れる電流Ｉは、トランジスタ３２を飽和動作領域に置くのに十分な高さにセットされる。この場合、トランジスタ３２のゲート−ソース間電圧ＶGS32は、トランジスタ３２に於ける電流密度によって決まる独特な値、即ちＶGS32＝ＶTP−（Ｉ／ｋ）1/2 を有している。ここで、Ｉはトランジスタ３２を流れる電流、ＶTP及びｋはトランジスタ３２の物理的構造によって決まるパラメータである。
【００２４】
例えば、この実施例では、ＶGS32は約−０．９Ｖである。トランジスタ３２のソース電位を得るには、このゲート−ソース間の電圧ＶGS32をトランジスタ３２のゲート電圧から減算する必要がある。
このトランジスタ３２のソース電位は第２出力ノードの電位ＶON2 を決定する。即ち、ＶON2 ＝ＶJN−ＶGS32である。ＶJN＝０．３６Ｖ、ＶGS32≒−０．９０Ｖであるこの実施例では、ＶON2 は約１．２５Ｖに等しい。
【００２５】
第１共通ノードＣＮ１の電位ＶCN1 は、ＰＭＯＳ−ＦＥＴトランジスタ２４のソース電位によって決められる。次いで、このソース電位はＰＭＯＳ−ＦＥＴトランジスタ２４のドレイン電位、即ちＶON1 と、ＰＭＯＳ−ＦＥＴトランジスタ２４のオン状態に於けるドレイン−ソース電圧ＶDS(ON)24とによって決定される。即ち、ＶON1 ＝ＶON2 −ＶDS(OH)24である。典型的には、この実施例ではＶDS(ON)24は約−１５０ｍＶであるから、ＶCN1 は約１．４０Ｖに等しくなる。
【００２６】
この状態（図７）に於いて、第１出力ノードＯＮ１は回路の所定のオン出力電位Ｖonを有し、第２出力ノードＯＮ２は回路の所定のオフ出力電位Ｖoff を有している。即ち、ＶON1 ＝ＶonそしてＶON2 ＝Ｖoff である。この実施例では、Ｖonは約０．６０Ｖ、そしてＶoff は約１．２５Ｖである。これらの電位が電流スイッチ回路のスイッチトランジスタＳ１、Ｓ２に与えられると、オン出力電位Ｖonを受けたトランジスタＳ１はオンとなり、オフ出力電位Ｖoff を受けたトランジスタＳ２はオフとなる。その結果、出力端子ＯＵＴＢとＯＵＴＡ間の電位差ＶB −ＶA は、図６（Ｂ）に示すように負となる。
【００２７】
ところで、図６（Ｂ）に示すその他の電位差ＶCASCB −ＶCASCA 及びＶB ' −ＶA ' は、電流スイッチ回路内の内部信号であって、これらについての説明はここでは省略する。
図５及び図６に図示の時間Ａにおいて、第１及び第２入力信号ＩＮ、ＩＮＢは、それぞれ相補的論理レベル変化（ＩＮについてはＬからＨへ、ＩＮＢについてはＨからＬへ）を受ける。これらの変化に応答して、入力バッファ出力信号ＩＮＶ、ＩＮＶＢもまた、相補的論理レベル変化（ＩＮＶについてはＬからＨへ、ＩＮＶＢについてはＨからＬへ）を受ける。その結果、図９に示すように、共通ノードＣＮ１、ＣＮ２の間には、図７に示す第１電流通路Ｐ１とは異なる第２の電流通路Ｐ２が創生される。この場合、定電流源トランジスタ２８によって第１共通ノードＣＮ１に供給される電流Ｉは、第１出力バッファ１６のＰＭＯＳ−ＦＥＴ１８のチャンネル、第１出力ノードＯＮ１、ＰＭＯＳ−ＦＥＴ３２、第２出力ノードＯＮ２、及び第２出力バッファ２２のＮＭＯＳ−ＦＥＴ２６のチャンネルをそれぞれ介して流れる。次いで、電流Ｉは、図７に示すと同様に、接地電位基準ラインＧＮＤに達する前に、第２共通ノードＣＮ２から、抵抗体Ｒ１、接合ノードＪＮ、及び第２抵抗体Ｒ２を通って流れる。
【００２８】
スイッチングが起こった後、供給ノードの電位ＶCN1 、ＶCN2 は、スイッチングが起こる前の電位から変化しないこと、即ち共通ノードの電位は図７と図９で同じであることが認識されるだろう。これは、同じ電流Ｉが図７の第１電流通路Ｐ１を通して流れるように、図９の第２電流通路Ｐ２を通しても流れるからである。
【００２９】
また、実質的に同じオン・オフ出力電位Ｖon、Ｖoff が図７で発生されたと同様に、図９でも発生される。しかし、図９では、オン出力電位Ｖonは第２出力ノードＯＮ２で発生され、オフ出力電位Ｖoff は第１出力ノードＯＮ１で発生される。即ち、ＶON1 ＝Ｖoff そしてＶON2 ＝Ｖonである。
また、図９に於いては、図７と同じように、但し方向は反対、即ち、図９の第１出力ノードＯＮ１から第２出力ノードＯＮ２にトランジスタ３２を通して同じ電流Ｉが流れることが認識されるだろう。トランジスタ３２の電流−電圧特性を図１１に示す。この図１１に於いて、縦軸はトランジスタチャンネルを流れる電流を表し、横軸は第１及び第２電流通路端子間の電位差（即ち、トランジスタチャンネル両端の電位差）を示す。図１１から分かるように、Ｉ−Ｖ特性はトランジスタを介して流れる正負電流値に関して、即ち電流の流れる方向に拘わらず完全に対称である。このことは、図７及び図９に於けるオン・オフ出力電位間の電位差△Ｖが全く同じであることを意味する。更に、スイッチングの間、即ち図７に示す状態から図９に示す状態へのスイッチング時（時間Ａに於いて）、また図９に示す状態から図７に示す状態へのスイッチング時（時間Ｂに於いて）、回路の第１及び第２出力ノードＯＮ１、ＯＮ２に於ける電圧は、同じ立ち上がり波形及び同じ立ち下がり波形を有している。この効果は、図５（Ｂ）の時間Ａ及びＢに於ける波形の比較からはっきりと見ることが出来る。
【００３０】
出力バッファのＦＥＴトランジスタ１８、２０、２４及び２６は、高速スイッチングを行うため、非常に小型であるのが望ましい。しかし、小型であるがために、それ等は密接な整合性を持たない傾向がある。従って、ここでオン・オフ電位の遅延変動と振幅変動の両者に関して不整合の関わり合いを考えてみる。
遅延変動に関しては、スイッチ駆動回路のＦＥＴトランジスタは非常に小型であるため、出力ノード電位の立ち上がり及び立ち下がり時間は非常に速くなる（図５（Ｂ）参照）。このことは、スイッチ駆動回路のＦＥＴの間に遅延不整合があるとしても、その結果起こる出力ノードに於ける遅延変動の大きさは、非常に小さいものであることを意味する。
【００３１】
振幅変動に関しては、ＰＭＯＳ−ＦＥＴ１８、２４は出力電位に影響を与えないから、たとえそれらの間に不整合があっても、出力電位の対称性には重大な影響はない。ＮＭＯＳ−ＦＥＴ２０、２６は出力電位に弱い影響だけしか与えない（理由は、ＶonはＮＭＯＳ−ＦＥＴ２０又は２６のＶDS(ON)によって影響を受けるが、ＶDS(ON)自身は小さく、例えば５０ｍＶ程度だからである）。それ故、オン・オフ出力電位は、出力バッファのトランジスタの不整合に起因する非常に僅かな非対称性を有するだけである。
【００３２】
容量Ｃ１は減結合容量であって、電流スイッチ回路の電位ＶTAILの整定時間を出来るだけ早くするために設けられる。図５（Ｂ）に於いて、スイッチングが起こると、電位ＶTAILは小さく立ち上ることが分かる。この立ち上がりは、スイッチングの間に第２共通ノードＣＮ２に於いて過渡的に起こる。電位ＶTAILの整定時間を出来るだけ早くするため、このＣＮ２の過渡的現象を低減するのが望ましい。この過渡的現象の低減は、ＣＮ１とＧＮＤとの間に結合された容量Ｃ１を用いて、第１共通ノードＣＮ１に於いて更に大きな過渡現象を起こさせることによって達成される。ＣＮ１に於ける過渡現象は、電流スイッチ回路に影響を与えないので、重要でははい。容量の値は、スイッチ駆動回路の内部信号時間の設定と同様に、ほぼ５００ｐｓの時定数を与えるように設定するのが望ましい。それ故、Ｒ１とＲ２の和が約５ｋΩのとき、Ｃ１には約１００ｆＦの（５００ｐｓのＲＣ時定数を与える）容量を持たせる。
【００３３】
また、トランジスタ３２は更に以下に述べる利点を提供する。先ず、トランジスタ３２は非線形の電流−電圧特性を有しているから、スイッチングの間（即ち、図５（Ｂ）に於いて、立ち上がり及び立ち下がり波形が交差する前後）に起こるトランジスタの両端に生成される電圧は、トランジスタのチャンネル通して流れる電流が比較的小さいときでさえも、比較的大きい。このことは、スイッチング後に於ける出力ノード電位の整定時間を非常に早くする。その理由は、スイッチ駆動電流Ｉの殆どは、トランジスタ３２によって費やされるよりは、むしろ出力ノードを駆動するのに利用できるからである。例えば、図５（Ｂ）に於いて、立ち下がり波形よりもゆっくりした立ち上がり波形は、約６００ｐｓで整定しているのが分かる。従って、図３のスイッチ駆動回路に於いて、全ての内部信号は６００ｐｓ以内で整定する。図４の電流スイッチ回路に対してこれらの素早く整定する内部信号を適用する効果を図６（Ｂ）に示す。この図では、カスコードトランジスタ４２、４４が存在している場合を想定している。得られた出力端子ＯＵＴＡ、ＯＵＴＢの電位差の立ち上がり時間（フルスケールの１０％から９０％まで）は約３５０ｐｓである。このことによって、最も悪い場合に於けるサンプリング率１Ｇサンプル／ｓに対して、ＤＡＣの典型的なサンプリング率ＦDAC １．６サンプル／ｓを楽に行う１ＧＨｚの出力帯域が提供される。
【００３４】
第２の利点は以下の通りである。トランジスタ３２は図４の電流スイッチ回路のトランジスタと同様にＰＭＯＳ−ＦＥＴであるから、そのドレイン−ソース飽和電圧ＶDS(SAT) は、電流スイッチ回路のトランジスタのドレイン−ソース飽和電圧ＶDS(SAT) と同様の仕方で変化する。このことは実際に、ＰＭＯＳトランジスタのドレイン−ソース飽和電圧ＶDS(SAT) が処理工程そして／又は温度変化によって２のファクタで変化するので重要である。
【００３５】
ある与えられた時間に於いて、図４の電流スイッチ回路の主スイッチトランジスタＳ１、Ｓ２の一つがオフで、他の一つがオンである場合について詳しく考えてみる。図１０に於いて、説明のため、トランジスタＳ１はオフ、トランジスタＳ２はオンの状態にあると仮定する。この状態に於いて、トランジスタＳ１、Ｓ２のソース電位ＶTAILはオン状態のトランジスタＳ２のドレイン−ソース電位の影響を受ける。スイッチトランジスタＳ１、Ｓ２が比較的高いドレイン−ソース飽和電圧ＶDS(SAT)Sを有しているとき、ＶTAILはＶDS(SAT)Sが低いときに較べて増加する。このことは、オフ状態のトランジスタＳ１をオフ状態に保つためには、そのゲート電圧、即ちオフ電位ＶOFF もまた増加しなければならないことを意味している。この電位増加は、図３のスイッチ駆動回路では自動的に起こる。その理由は、このスイッチ駆動回路では、トランジスタ３２のドレイン−ソース飽和電圧ＶDS(SAT)32 が比較的低いときに較べて、それが比較的高いときにはオン−オフ間の電位差は増加するからである。従って、図３のスイッチ駆動回路では、オフ電位は自己制御する。
【００３６】
また、図３の回路では、オン出力電位に電流スイッチ回路のスイッチトランジスタＳ１、Ｓ２並びにカスコードトランジスタ４２、４４（使用されている場合）のＶDS(SAT)32 を追跡させるのが望ましい。図８に於いて、オン状態にある電流スイッチ回路のブランチにカスコードトランジスタが在ると仮定して考えた場合、オン出力電位Ｖonはそれらトランジスタの各ＶDS(SAT) が変化するときでさえも、カスコードトランジスタ４２とスイッチトランジスタＳ１の両者を、飽和状態に維持するのに十分でなければならない。スイッチトランジスタの名目ドレイン−ソース飽和電圧ＶDS(SAT)Sは、例えば２００ｍＶである。また、カスコードトランジスタの名目ドレイン−ソース飽和電圧ＶDS(SAT)Cは、例えば３００ｍＶである。Ｖonを名目値０．６Ｖに設定することによって、カスコードトランジスタのゲート（ＧＮＤ）とスイッチトランジスタのゲート（Ｖon）との間の電位差は、スイッチトランジスタの名目ＶDS(SAT)Sの１．５倍だけＶDS(SAT)Cを越える。しかし、ＶDS(SAT)S及びＶDS(SAT)Cはそれぞれ処理工程又は温度によって２のファクタで変化するから、ＶDS(SAT)S及び／又はＶDS(SAT)Cが増加するとき、Ｖonもまた増加するのが好ましい。
【００３７】
スイッチトランジスタＳ１、Ｓ２のＶDF(SAT)Sの変化（及び、もしカスコードトランジスタ４２、４４が在れば、それらのＶDF(SAT)Cの変化）を補償するためのこのＶonの変化は、図３の回路の抵抗体Ｒ１、Ｒ２の抵抗をＶDF(SAT)S又はＶDF(SAT)Cに依存して可変にすることによって達成される。ここで、抵抗を変化する制御回路の一例を図１２を参照して説明する。
【００３８】
図１２に於いて、制御回路６０は、この回路の正の電力供給ラインＶＤＤと第１ノードＮ１との間に接続された第１の定電流源６２を含んでいる。第１ＰＭＯＳ−ＦＥＴ６４は、ノードＮ１に接続されたソースと、接地電位供給ラインＧＮＤに接続されたゲートとドレインを有している。
また、この制御回路は、ノードＮ１に接続されたソースを有する第２のＰＭＯＳ−ＦＥＴ６６を含んでいる。このＰＭＯＳ−ＦＥＴ６６のゲートとドレインは第２ノードＮ２に接続され、定電流シンク６８はノードＮ２とＧＮＤとの間に接続されている。
【００３９】
定電流源６２からの電流Ｉ1 は、定電流シンク６８からの電流Ｉ2 に較べて大きい。また、第１ＰＭＯＳ−ＦＥＴ６４は第２ＰＭＯＳ−ＦＥＴ６６に較べて狭い。例えば、ＦＥＴ６４の幅はｗ、そしてＦＥＴ６６の幅は３ｗ、Ｉ1 ＝４ＩSW、そしてＩ2 ＝ＩSWである。ここでＩSWは各スイッチトランジスタＳ１又はＳ２がオンの時に、それを流れる電流である。
【００４０】
更に、回路６０は、ノードＮ２に接続された第１入力（負）を有する高出力抵抗相互コンダクタンス増幅器７０を含んでいる。この増幅器７０の第２入力（正）は回路のノードＮ３に接続されている。第２定電流源７２はＶＤＤとノードＮ３との間に接続されている。第１及び第２ＮＭＯＳ−ＦＥＴ７４、７６はノードＮ３とＧＮＤとの間に接続されている。第１ＮＭＯＳ−ＦＥＴ７４は、ノードＮ３に接続されたドレイン、増幅器７０の出力に接続されたゲート及び第２ＮＭＯＳ−ＦＥＴ７６のドレインに接続されたソースを有している。この第２ＮＭＯＳ−ＦＥＴ７６は、増幅器７０の出力に接続されたゲートと、ＧＮＤに接続されたソースとを有している。回路６０の出力ノードＮ４は増幅器７０の出力に接続されている。
【００４１】
スイッチ駆動回路の抵抗体Ｒ１、Ｒ２の抵抗を可変にするため、抵抗体Ｒ１、Ｒ２は直列に接続された第１及び第２ＮＭＯＳ−ＦＥＴトランジスタ８０、８２を用いて実現される。第１ＮＭＯＳ−ＦＥＴトランジスタ８０は、スイッチ駆動回路１０における第２共通ノードＣ２に接続されたドレイン、制御回路の出力ノードＮ４に接続されたゲート及びスイッチ駆動回路１０における接合ノードＪＮ（トランジスタ３２のゲート）に接続されたソースを有している。第２ＮＭＯＳ−ＦＥＴトランジスタ８２は、接合ノードＪＮに接続されたドレイン、出力ノードＮ４に接続されたゲート及びＧＮＤに接続されたソースを有している。この実施例では、ＮＭＯＳ−ＦＥＴトランジスタ８０はＮＭＯＳ−ＦＥＴトランジスタ７４と同じサイズを有し、ＮＭＯＳ−ＦＥＴトランジスタ８２はＮＭＯＳ−ＦＥＴトランジスタ７６と同じサイズを有している。これとは別に、これら二組の各ＦＥＴ対７４又は８０及び７６又は８２の間には所定のスケーリングファクタ（倍率）を与えることもできる。
【００４２】
また、出力ノードＮ４をＤＡＣ回路の更に他のセグメントにある抵抗設定用ＮＭＯＳ−ＦＥＴに接続でき、制御回路６０が全てのセグメントと共通に動作できるようにすることもできる。
次に、図１２の制御回路の動作を説明する。回路要素６２から６８は、ノードＮ２に於いて、電流スイッチ回路（図３）のスイッチトランジスタのドレイン−ソース飽和電圧の大きさである電位ＶDS(SAT)Pを発生する役割を果たす。ＦＥＴ６４、６６を流れる電流の差、及びそれらＦＥＴの異なる幅のため、ＦＥＴ６４と６６に於ける電流密度の比は、９：１（＝（Ｉ1 −Ｉ2 ）／ｗ：Ｉ2 ／３ｗ）である。ＶDS(SAT) は電流密度の平方根に比例するから、ＦＥＴ６４、６６のそれぞれのＶDS(SAT) の間の比は３：１である。ＦＥＴ６４、６６のそれぞれのＶＴは実質的に同じである。ノードＮ１の電位はＶDS(SAT)64 ＋ＶT64 に等しくなる。ここで、ＦＥＴ６４のドレイン−ソース飽和電圧ＶDS(SAT)64 は、例えば、０．９Ｖ、ＦＥＴ６４の閾値電圧ＶT64 は１Ｖである。従って、ノードＮ１の電位ＶN1は、例えば、１．９Ｖとなる。ＦＥＴ６６による電圧降下はＶDS(SAT)66 ＋ＶT66 である。ここで、ＶDS(SAT)66 は、例えば、０．３Ｖ、ＶT66 は１Ｖである。従って、ノードＮ１の電位ＶN1は、例えば、１．３Ｖとなる。それ故、ノードＮ２に於ける電位は、約ＶDS(SAT)64 −ＶDS(SAT)66 に等しく、この電位が電流スイッチ回路のスイッチ及びカスコードトランジスタのドレイン−ソース飽和電圧の大きさＶDS(SAT)Pとなる。
【００４３】
ところで、大きさＶDS(SAT)Pは、二つのＦＥＴ６４、６６のそれぞれのＶDS(SAT) の差ＶDS(SAT)64 −ＶDS(SAT)66 から導かれるから、電流スイッチ回路、即ちスイッチトランジスタ及びカスコードトランジスタ（もし使用されていれば）に関係するＦＥＴの実際のＶDS(SAT) を正確に反映していない可能性がある。しかし、関係するそれらＦＥＴの実際のＶDS(SAT) が全体で、仮に０．６Ｖになることを期待するならば、その時は、ＦＥＴ６４、６６の条件をそれぞれのＶDS(SAT) の双方の実ＶDS(SAT) の何れか一方から他方を差し引いたものに等しくなるように設定するのが好ましい。この実施例では、ＶDS(SAT)64 を０．９Ｖに設定し、ＶDS(SAT)66 を０．３Ｖに設定したのはそのためである。
【００４４】
第２定電流源７２は、この実施例では、図３のスイッチ駆動回路の定電流源２４から供給される電流Ｉに実質的に等しい電流Ｉ３を供給する。この実施例では、ＮＭＯＳ−ＦＥＴ７４は、第１抵抗体Ｒ１を構成するのに用いられるＮＭＯＳ−ＦＥＴ８０と同様（可変）な抵抗を有している。同様に、第２ＮＭＯＳ−ＦＥＴ７６は、第２抵抗体Ｒ２を構成するのに用いられるＮＭＯＳ−ＦＥＴ８２と同様（可変）な抵抗を有している。このことは、ノードＮ３に於ける電圧が、スイッチ駆動回路の第２共通ノードＣＮ２に於ける電圧ＶCN2 と同じであることを意味している。それ故、増幅器７０の効果は、ノードＮ３に於ける電位がノードＮ２の電位ＶDS(SAT)Pに等しくなるまで、出力ノードＮ４に於ける電位を調整することにある。ノードＮ４の電位は、制御回路の第１及び第２ＮＭＯＳ−ＦＥＴ７４、７６それぞれの抵抗を決定するから、ノードＮ４の電位の変化はノードＮ３に於ける電位を変化する。
【００４５】
この様にして、この実施例に於いては、第２共通ノードＣＮ２の電位ＶCN2 は、大きさＶDS(SAT)Pに実質的に等しくセットされる。
図１２の回路に於いて、抵抗体Ｒ１、Ｒ２（ＮＭＯＳ−ＦＥＴ８０、８２）の抵抗は、ノードＮ４に於ける電位に従ってそれぞれ変化することは認識されるだろう。従って、ＶCN2 が変化すると、共通接合ノードＪＮに於ける電位変化は第２共通ノードＣＮ２の電位変化を追跡し、トランジスタ３２のゲート電位を電位ＶCN2 の実質的な固定比（例えば２／３）に維持する。
【００４６】
第２共通ノードＣＮ２の電位を調整するのに図８の制御回路を用いることの利点は、オン出力電位Ｖonが電流スイッチ回路の主スイッチトランジスタ及びカスコードトランジスタ（もし使用されていれば）のＶDS(SAT) 変化を追跡することにある。ＰＭＯＳ−ＦＥＴ３２は、Ｖoff にＶDS(SAT) を自動的に追跡させる働きをする。
【００４７】
また、図３の実施例に於けるＰＭＯＳ−ＦＥＴ３２の代わりに、回路の第１及び第２出力ノードＯＮ１、ＯＮ２の間に他の回路要素を接続しても、同様の基本電流−電圧変換効果を達成することが可能なことは認識されるだろう。その場合、使用する回路要素は、それを流れる電流の方向に関係なく、同じ電流−電圧特性を持っていることが好ましい。この回路の電流−電圧特性は非線形であって、定電流に於いて高抵抗を与え、高電流に於いて低抵抗を与えるのが好ましいが、オーミック抵抗要素のような線形回路要素の使用も可能である。
【００４８】
次に、図１３を参照して、第１及び第２出力ノードの間にオーミック抵抗要素を用いる本発明の第２実施例について述べる。図１３では、図３の第１実施例の構成要素と同じか、又は密接に対応する構成要素は、同一の参照番号で指示されており、その説明は省略する。
図１３の実施例では、トランジスタ３２に代わりに、抵抗体１０２が第１及び第２出力ノードＯＮ１、ＯＮ２の間に接続される。更に、抵抗体１０４はＶＤＤと定電流源トランジスタ２８との間に接続される。また更に、抵抗体１０６が、第１実施例の直列に接続した抵抗体Ｒ１、Ｒ２の代わりに、第２共通ノードＣＮ２とＧＮＤとの間に接続される。抵抗体１０２、１０４及び１０６は、それぞれオーミック抵抗体、例えば、高抵抗Ｎ形拡散抵抗体である。
【００４９】
第１実施例と同様に、定電流源トランジスタ２８によって供給される同様の電流Ｉは、相補入力信号ＩＮ、ＩＮＢの状態に依って第１電流通路Ｐ１か、又は第２電流通路Ｐ２の何れかを選択して回路を流れる。
第１実施例と同様に、第２共通ノードの電位ＶCN2 は、電流Ｉと抵抗体１０６の抵抗Ｒ106 の積によって決定される。第２実施例では、第１及び第２出力ノードの電位ＶON1 、ＶON2 間の電位差△Ｖは、電流Ｉと抵抗体１０２の抵抗Ｒ102 の積によって決定される。抵抗体１０２の電流−電圧特性は其処を流れる電流の何れの方向に関しても同じであるから、電位差△Ｖは、回路がどのような状態（定常状態に於いて）にあっても同じである。
【００５０】
抵抗体１０４は、定電流源トランジスタ２８のソース電位ＶS28 が、抵抗体１０２の抵抗の変化を追跡するように設けられる。回路内に於いて、抵抗体１０２、１０４は、互いに物理的に近い位置に置かれ、それらの抵抗が処理工程そして／又は温度によってもたらされる変化には関係なく、実質的に固定比を持つようにするのが好ましい。そうした変化は、複数のセグメントが装置基板上の或る一定のパターンで配置されている時、装置を横切る一以上の方向に“勾配”を示す。各セグメント内の配置をそうした勾配（少なくとも一方向）に対する感度を鈍くするには、抵抗体１０４を抵抗体１０２のそれぞれ反対側に二つの等サイズの部分に分けることもできる。このことは、抵抗体１０４が抵抗体１０２と共通の中心を持つことを意味する。従って、セグメントの抵抗体１０２の抵抗が増加した値を持てば、抵抗体１０４の抵抗も増加した値を持つ。これは定電流源トランジスタ２８のソースに於ける電位ＶS28 を下げる効果を有するから、そのゲート電位ＶPCS が変わらない（ＶＤＤに関して）と仮定すれば、そのゲート−ソース電圧は負になる割合は少なく、それによって電流Ｉを減少する。この様にして、△Ｖを規定する積Ｉ・Ｒ102 は、Ｒ102 が増加しても、実質的に変化しないままになる。
【００５１】
抵抗Ｒ102 、Ｒ104 、及びＲ106 の比は、例えば、Ｉを約８０μＡ、Ｒ102 を７．５ｋΩとしたとき、１：２：１である。これは約０．６Ｖのオン・オフ出力電位間の電位差△Ｖを与える。
要素１０２のような抵抗要素を電流−電圧変換要素として使用する場合、整合する抵抗要素１０４を使用したり、或いは実際に抵抗変動に関して何かの補償を実行することは本質的ではない。この点で、斯かる補償を用いれば、抵抗体１０２の両端に発生する電位差△Ｖは実質的に固定されるが、電流変化が他の仕方で回路に影響を与えることは避けられない。例えば、セグメントのスイッチング動作の速度を変化させる。このことは、抵抗変化に応じて電流を変えずに置くことの方を好ましくさせる。
【００５２】
図４を図１３と比較すると、図１３の回路に優る図４の回路の更なる利点は、抵抗要素１０２（及び補償抵抗体１０４、もし使用されていれば）は、ＰＭＯＳ−ＦＥＴ３２に較べて物理的に大きくなる点である。その理由は、適当な大きい抵抗（例えば、７．５ｋΩ）は物理的に大きな構造に依ってしか達成できないからである（ＨＮ抵抗体は１ｋΩ／平方を有している）。斯うした大型構造はかなりの寄生容量を有している。また、抵抗を用いるとき、回路のスケーリングが困難になる。その理由は、もし電流が半減すれば、同じ電圧を達成するために、抵抗を倍にしなければならず、ＰＭＯＳ−ＦＥＴ３２を用いればそれに斯かる電圧を半分のサイズのトランジスタで維持できるからである。更に悪いことには、抵抗が倍になれば、寄生容量もまた倍になるから、半分のサイズのトランジスタに較べて、寄生容量は４のファクタで上昇する。このことは、電流−電圧変換要素として使用するにはＰＭＯＳ−ＦＥＴ３２の方が遥かに好適であること示している。
【００５３】
出力ノード間を流れる二つの電流方向に関して、同じ電流−電圧特性を有する回路要素を使用するのが好ましいが、二つの出力ノードの間に並列に接続された二つの非常に良く整合された一方向性回路要素を使うことによっても、実質的に同じ効果を達成できることは認識できるだろう。例えば、背中合わせに接続したダイオードを二つの出力ノードの間に用いることもできる。この場合、各ダイオードは、ソースに接続したゲートを有するＭＯＳトランジスタを用いて実行される。
【００５４】
これまで述べてきた実施例では、Ｐ−チャンネルスイッチトランジスタを採用してきたが、本発明は他の実施例として、Ｎ−チャンネルスイッチトランジスタ（及び電流源の代わりに電流シンク）を用いた電流スイッチ回路にも適用可能でることは認識されるだろう。この場合、供給ラインの極性及びスイッチ駆動回路のトランジスタの導電形は逆になる。
【００５５】
更に、これまで本発明をＤＡＣに関して説明してきたが、本発明は正確に制御された相補的スイッチを備えた相補的方法によって、信号を切り替えることが必要なスイッチ要素を含む如何なる形式の回路にも適用が可能であることは当業者の理解するところであろう。
（付記１）スイッチ駆動回路であって、
第１及び第２出力ノードと、
前記第１及び第２出力ノードに接続された電流−電圧変換手段であって、前記第１出力ノードから前記第２出力ノードに向かう第１の方向、又は前記第２出力ノードから前記第１出力ノードに向かう第２の方向に電流が流れる電流通路を形成し、前記回路使用時には、前記第１及び第２出力ノード間に電流の大きさ及び方向に依存する電位差を生成する電流−電圧変換手段と、
前記第１及び第２出力ノードに接続されたスイッチ手段であって、印加された制御信号に依存して、予め選択した大きさの電流が前記電流通路を通って前記第１方向に流れる第１の状態から、前記予め選択した電流と実質的に同じ大きさの電流が前記電流通路を通って前記第２の方向に流れる第２の状態に切り替えるスイッチ手段とを含み、
前記電流−電圧変換手段の電流−電圧特性は、前記第１及び第２の状態でそれぞれ生成される前記電位差が実質的に同じ大きさで、かつ反対の極性を有するスイッチ駆動回路。
（付記２）第１及び第２の共通ノードを更に含み、前記スイッチ手段は前記第１及び第２共通ノードに接続され、前記第１の状態にあっては、前記第１及び第２出力ノードをそれぞれ前記第１及び第２共通ノードに接続し、電流が前記出力ノードを介して前記第１共通ノードから前記第２共通ノードに流れる第１通路を生成するように動作することができると共に、前記第２の状態にあっては、前記第１及び第２出力ノードをそれぞれ前記第２及び第１共通ノードに接続し、電流が前記出力ノードを介して前記第１共通ノードから前記第２共通ノードに流れる前記第１通路とは異なる第２通路を生成するように動作できる付記１に記載のスイッチ駆動回路。
（付記３）前記スイッチ手段が前記第１の状態にあるときに前記第１通路を流れる前記電流は、前記スイッチ手段が前記第２の状態にあるときに前記第２通路を流れる電流と、その大きさに於いて実質的に等しい付記２に記載のスイッチ駆動回路。
（付記４）前記第１及び第２通路の各々を流れる電流を実質的に一定の大きさに維持するため、前記共通ノードの一つに接続されて動作できる定電流源又はシンク手段を更に含む付記２又は３に記載のスイッチ駆動回路。
（付記５）前記定電流源又はシンク手段によって供給、又は場合によってはシンクされる電流は、実質的に前記予め選択した大きさを有する付記４に記載のスイッチ駆動回路。
（付記６）前記共通ノードの一つは、抵抗手段によって回路の基準電位ラインに接続され、前記回路使用時には、該基準電位ラインは実質的に一定な所定の基準電位に維持され、前記共通ノードの電位を前記所定の基準電位に関して実質的に固定する付記２乃至５の何れか一項に記載のスイッチ駆動回路。
（付記７）前記スイッチ手段は、
前記第１共通ノードと前記第１出力ノードの間に接続された第１の電界効果トランジスタと、
前記第１出力ノードと前記第２共通ノードの間に接続された第２の電界効果トランジスタと、
前記第１共通ノードと前記第２出力ノードの間に接続された第３の電界効果トランジスタと、
前記第２出力ノードと前記第２共通ノードの間に接続された第４の電界効果トランジスタと、
前記スイッチ手段が前記第１状態にあるとき、前記第１及び第４電界効果トランジスタをオンすると共に、前記第２及び第３電界効果トランジスタをオフし、
前記スイッチ手段が前記第２状態にあるとき、前記第２及び第３電界効果トランジスタをオンすると共に、前記第１及び第４電界効果トランジスタをオフする制御手段とを含む付記２乃至６の何れか一項に記載のスイッチ駆動回路。
（付記８）前記電流−電圧変換手段の電流−電圧特性は、前記電流通路を第１及び第２方向の双方に流れる電流に関して実質的に対称である付記１乃至７の何れか一つに記載のスイッチ駆動回路。
（付記９）前記電流−電圧変換手段は、この電流−電圧変換手段の有効抵抗が、高い電流の大きさに対してよりも、低い電流の大きさに対してより高くなる非線形の電流−電圧特性を有している付記１乃至８の何れか一つに記載のスイッチ駆動回路。
（付記１０）前記電流−電圧変換手段は、前記第１及び第２出力ノードの間に、直列に接続したチャンネルを有する電界効果トランジスタを含む付記１乃至９の何れか一つに記載のスイッチ駆動回路。
（付記１１）前記電流−電圧変換手段は、オーミック抵抗体を含む付記１乃至８の何れか一つに記載のスイッチ駆動回路。
（付記１２）前記電流−電圧変換手段の前記オーミック抵抗体の抵抗が変化したとき、前記電流通路を流れる予め選択された電流の大きさを変化するために接続された電流変化手段を更に含む付記１１に記載のスイッチ駆動回路。
（付記１３）前記電流変化手段は、前記電流−電圧変換手段の前記オーミック抵抗体の抵抗が変化すると、対応してその抵抗に変化が起こるように前記電流−電圧変換手段の前記オーミック抵抗体に整合した追加のオーミック抵抗体を含み、この追加のオーミック抵抗体は、その抵抗が増加するとき、前記電流通路を流れる電流の大きさが減少するように接続される付記１２に記載のスイッチ駆動回路。
（付記１４）前記追加のオーミック抵抗体は、電流−電圧変換手段の前記オーミック抵抗体の反対側にそれぞれ物理的に配置した第１及び第２部分を有する付記１３に記載のスイッチ駆動回路。
（付記１５）スイッチ回路であって、
付記１乃至１４の何れか一つに記載のスイッチ駆動回路と、
前記第１出力ノードに接続された制御端子を有し、前記スイッチ手段が前記第１及び第２状態の一つから他の状態に移ったときに起こる第１出力ノードの電位変化によって、オフ状態からオン状態に切り替えることができる第１スイッチ要素と、
前記第２出力ノードに接続された制御端子を有し、前記スイッチ手段が前記一つの状態から前記他の状態に移ったときに起こる第２出力ノードの電位変化によって、オン状態からオフ状態に切り替えることができる第２スイッチ要素とを含むスイッチ回路。
（付記１６）前記スイッチ要素はそれぞれ電界効果トランジスタを含む付記１５に記載のスイッチ回路。
（付記１７）付記１０に記載のスイッチ駆動回路を含み、前記電流−電圧変換手段の前記電界効果トランジスタが、前記各スイッチ要素の電界効果トランジスタと同じ導電形を有している付記１６に記載のスイッチ回路。
（付記１８）前記スイッチ回路の１以上の電界効果トランジスタのドレイン−ソース飽和電圧の大きさに依存して、第１出力ノードの電位又は第２出力ノードの電位を調整する出力ノードの電位調整手段を更に含む付記１５、１６、又は１７に記載のスイッチ回路。
（付記１９）付記６に記載のスイッチ駆動回路を含み、前記スイッチ回路の１以上の電界効果トランジスタのドレイン−ソース飽和電圧の大きさに依存して、前記抵抗手段の抵抗を調整する抵抗調整手段を更に含む付記１５、１６、又は１７に記載のスイッチ回路。
（付記２０）前記１以上の電界効果トランジスタは、前記スイッチ要素の電界効果トランジスタであるか、又はそれを含む付記１８又は１９に記載のスイッチ回路。
（付記２１）前記スイッチ回路の第１スイッチ要素と第１出力端子との間に接続された第１カスコード要素、及び
前記スイッチ回路の第２スイッチ要素と第２出力端子との間に接続された第２カスコード要素を更に含み、
前記１以上の電界効果トランジスタは、前記カスコード要素の電界効果トランジスタであるか、又はそれを含む付記１８、１９、又は２０に記載のスイッチ回路。
（付記２２）付記７に記載のスイッチ駆動回路を含み、前記第１及び第３電界効果トランジスタは、前記スイッチ要素の前記電界効果トランジスタと同じ導電形を有している付記１６に記載のスイッチ回路。
（付記２３）付記７に記載のスイッチ駆動回路を含み、前記第２及び第４電界効果トランジスタは、前記スイッチ要素の前記電界効果トランジスタと反対の導電形を有している付記１６に記載のスイッチ回路。
（付記２４）ディジタル／アナログ変換器であって、
前記第１スイッチ要素がスイッチ回路の第１及び第２ノードの間に接続され、前記第２スイッチ要素がスイッチ回路の第１及び第３ノードの間に接続されている付記１５乃至２３の何れか一つに記載のスイッチ回路と、
前記スイッチ回路の前記第１ノードに動作可能に接続され、前記変換器の使用時には、実質的に一定の電流を前記第１ノードを通過させる電流源又は電流シンクとを含むディジタル／アナログ変換器。
（付記２５）各々が付記１５乃至２３の何れか一つに記載のスイッチ回路である複数の差動スイッチ回路であって、前記第１スイッチ要素が前記差動スイッチ回路の第１及び第２ノードの間に接続され、前記第２スイッチ要素が前記差動スイッチ回路の前記第１ノード及び第３ノードの間に接続されている複数の差動スイッチ回路を含み、
前記複数の差動スイッチ回路のそれぞれの第２ノードが一緒に接続され、前記複数の差動スイッチ回路のそれぞれの第３ノードが一緒に接続され、そして
前記変換器は、前記複数の差動スイッチ回路にそれぞれ対応する複数の電流源又は電流シンクを更に含み、各電流源又は電流シンクは対応する差動スイッチ回路の前記第１ノードに動作できるように接続され、前記変換器の使用時には、実質的に一定の電流をそのノードを通過させるディジタル／アナログ変換器。
【図面の簡単な説明】
【図１】従来技術による電流スイッチ式ＤＡＣの部分を示す回路図である。
【図２】図１のＤＡＣにおけるスイッチ駆動回路の部分を示す回路図である。
【図３】本発明の第１実施形態によるスイッチ駆動回路の部分を示す回路図である。
【図４】図３のスイッチ駆動回路に接続できる電流スイッチ回路の一例を示す回路図である。
【図５】図３のスイッチ駆動回路の動作時に発生する動作波形を示す図である。
【図６】図３のスイッチ駆動回路の動作時に発生する動作波形を示す図である。
【図７】図３のスイッチ駆動回路が第１の状態にあるときの動作を説明する図である。
【図８】図４の電流スイッチ回路が第１の状態にあるときの動作を説明する図である。
【図９】図３のスイッチ駆動回路が第２の状態にあるときの動作を説明する図である。
【図１０】図４の電流スイッチ回路が第２の状態にあるときの動作を説明する図である。
【図１１】図３のスイッチ駆動回路における回路要素の電流−電圧特性を示す図である。
【図１２】本発明の実施形態に適用できる変形例を示す回路図である。
【図１３】本発明の第２の実施形態によるスイッチ駆動回路の部分を示す回路図である。
【符号の説明】
１０、１００…スイッチ駆動回路
１２、１４…反転入力バッファ
１８、２４、３２…ＰＭＯＳ−ＦＥＴトランジスタ
２０、２６…ＮＭＯＳ−ＦＥＴトランジスタ
２８…定電流源トランジスタ
１０２、１０４、１０６、Ｒ１、Ｒ２…抵抗
Ｓ１、Ｓ２…スイッチトランジスタ
【図１】
0004102003.tif 000002
【図２】
0004102003.tif 000003
【図３】
0004102003.tif 000004
【図４】
0004102003.tif 000005
【図５】
0004102003.tif 000006
【図６】
0004102003.tif 000007
【図７】
0004102003.tif 000008
【図８】
0004102003.tif 000009
【図９】
0004102003.tif 000010
【図１０】
0004102003.tif 000011
【図１１】
0004102003.tif 000012
【図１２】
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【図１３】
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