【事件の表示】
　平成２年特許願第７６８５号「ＭＯＳ製造プロセスにおけるチャージアップ検出方法」拒絶査定に対する審判事件〔（平成７年１月３０日出願公告、特公平７−７７５１）、特許請求の範囲に記載された請求項の数（１）〕について、次のとおり審決する。
【結論】
　原査定を取り消す。
　本願の発明は、特許をすべきものとする。
【理由】
　本願は平成２年１月１７日の出願であって、その請求項に係る発明の要旨は、公告後の平成７年１２月２９日付及び平成１０年１月２２日付手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲請求項１に記載された次のとおりのものと認める。
　「半導体基板上にゲート酸化膜を形成し、イオン注入によりソース及びドレイン領域を形成するＣＭＯＳ製造プロセスにおいて、
　注入されるイオンを集積するための集積領域を別記ゲート酸化膜に接続し、
　この集積領域の面積をＭＯＳ毎及びゲート酸化膜の膜厚に応じて変化させることによりゲート酸化膜近傍のイオン蓄積量を変化させ、ゲート酸化膜の耐圧をＭＯＳ毎に検査することによりチャージアップを検出することを特徴とするＭＯＳ製造プロセスにおけるチャージアップ検出方法。」
　一方、原査定の拒絶理由である特許異議の決定の理由に引用された甲第１号証の刊行物である特開昭６３−１５２１４０号公報（以下「第１引用例」という。）には、特にＭＯＳＦＥＴのゲート絶縁膜の絶縁耐圧を検査する方法に関して、「特性検査素子Ｔは、半導体集積回路装置をダイシングする前のウェーハ状態において、スクライブエリア、或いは特性検査のために設けられた特性検査用チップに設けられている。特性検査素子Ｔは、センサ部Ｓとそれに接続された帯電部Ｃとで構成されている。センサ部Ｓは、半導体基板１、ゲート絶縁膜３、ゲート電極４Ａを順次積層して形成したＭＯＳ構造で構成されている。……帯電部Ｃは、第１図において、ゲート電極４Ａに接続され（一体に構成され）同一導電性材料で形成される導電層４Ｂ、或は導電層９で構成されている。…導電層７は、第１層目の配線材料例えばアルミニウム膜で形成されており、層間絶縁膜６に形成された接続孔６Ａを通して導電層４Ｂに接続されている。第１図に示す導電層４Ｂ、導電層９の夫々は、導電層７に比べて大面積で構成され、ドライプロセスによる帯電が可能なように構成されている。導電層７，接続孔６Ａ，６Ｂの夫々は、小面積で構成され、ドライプロセスによる帯電が生じないように構成されている。」（第１引用例第２頁右下欄第１４行〜第３頁右上欄第４行）、「特性検査素子Ｔによるゲート絶縁膜３の絶縁耐圧の検査は、導電層９に検査用電圧（設定電圧）をプローブ針で印加し、ゲート絶縁膜３が破壊されるか、破壊されないかで知ることができる。つまり、帯電部Ｃがドライプロセスに起因する帯電をしている場合には、検査用電圧を印加すると、ゲート絶縁膜３が破壊される。帯電部Ｃがドライプロセスに起因する帯電をしていない場合には、検査用電圧を印加しても、ゲート絶縁膜が破壊されない。検査用電圧は、例えば、所定の使用条件下でゲート絶縁膜が破壊される電圧に基づいて設定する。例えば、検査用電圧は、ゲート電極４Ａの最小加工寸法が１．３［μｍ］、ゲート絶縁膜３の膜厚が２５０［Å］である場合に電界強度が２５［Ｖ］となるので、この値に基づき設定する。」（第１引用例第３頁右上欄最下行〜同左下欄第１５行）と記載されており、これらの記載と第１図及び第２図を参照すれば、第１引用例には、ＭＯＳＦＥＴ半導体集積回路に、帯電部とセンサ部とからなる特性検査素子を設け、各帯電工程毎に特定の検査用電圧を特性検査素子に印加して、ゲート絶縁膜がそれによって絶縁破壊されるかどうかを検査するようにした半導体集積回路装置の特性検査方法が記載されている。帯電工程には、イオン打ち込み工程とドライエッチング工程とが含まれる。同引用例にはまた、「ゲート絶縁膜３の破壊がどの帯電工程に依存するかを知る場合には、帯電部Ｃの面積比が異なる２種類以上の特性検査素子Ｔを使用すればよい。」（第１引用例第４頁左上欄第１２〜１４行）という記載もなされ、この記載によれば、帯電部の面積比が異なる２種類以上の特性検査素子を使用することにより、ゲート絶縁膜の破壊がどの帯電工程に依存するかを調べることができることも示されている。
　同じく引用された甲第２号証の刊行物である「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ．１９８７．１１」第３１〜３７頁（以下「第２引用例」という。）には、バレル型エッチング装置におけるチャージアップによるダメージ効果について記され、図５及び図６と、「負のチャージアップの場合にはゲート酸化膜厚１０ｎｍで９％の破壊が生じており、ゲート酸化膜厚が薄くなるにつれて破壊率は増加している。」（第２引用例第３４頁左欄第２〜５行）という記載によれば、プラズマ処理した時に、負のチャージアップの場合にはゲート酸化膜厚が薄くなるに従ってゲート酸化膜の破壊率が増加することが示されている。一方、図１１及び、「図１１から、負のチャージアップの場合には、酸化膜厚がＴ１以下でゲート酸化膜破壊が起こるが、正のチャージアップの場合には酸化膜が薄くなってもゲート酸化膜破壊が起こらないことが分かる。」（第２引用例第３６頁右欄第１４〜１７行）という記載によれば、正のチャージアップの場合にはゲート酸化膜の破壊率はゲート酸化膜厚には依存しないことが示されている。更に、電荷を集める効果のあるアンテナパターンをゲート電極に接続して設けた場合には、正、負双方のチャージアップともに、或るゲート酸化膜厚以下でゲート酸化膜破壊が生じるが、正のチャージアップの場合には、そのアンテナ面積比に依存してゲート酸化膜破壊率が増大するのに対して、負のチャージアップの場合には、ゲート酸化膜破壊率はアンテナ面積比には依存しないこと」が示されている（第２引用例第３５頁の「表」、図１２〜１３及び第３６頁右欄下から６行〜第３７頁右欄第３行の記載）。
　第１引用例における「帯電部」及び第２引用例における「アンテナパターン」は本願発明における「集積領域」に相当することを考慮して、本願発明と上記第１引用例記載の発明とを比較すると、両者は「半導体基板上にゲート酸化膜を形成し、イオン注入によりソース及びドレイン領域を形成するＣＭＯＳ製造プロセスにおいて、注入されるイオンを集積するための集積領域を前記ゲート酸化膜に接続し、この集積領域の面積をＭＯＳ毎に変化させることによりゲート酸化膜近傍のイオン蓄積量を変化させ、ゲート酸化膜の耐圧をＭＯＳ毎に検査することによりチャージアップを検出することを特徴とするＭＯＳ製造プロセスにおけるチャージアップ検出方法。」という点で一致するが、本願発明における「この集積領域の面積をＭＯＳ毎及びゲート酸化膜の膜厚に応じて変化させる」という部分が第１引用例には示されておらず、また示唆もされていない。そして、本願発明はこの部分により、集積領域の面積比の違いに加えてゲート酸化膜の膜厚の違いをも加味して、各ＣＭＯＳ素子のチャージアップの有無をより確実に検出することができるという、本願特許公報記載の作用効果（第３頁第５欄第７〜１２行）を奏することが認められる。
　また、上記相違点の容易想到性について、第２引用例記載の技術内容を参照して考察した場合、第２引用例におけるゲート酸化膜破壊のゲート酸化膜厚依存性についての記載内容は、バレル型ドライエッチング装置において、ゲート電極にアンテナがない場合は、正チャージについてのみゲート酸化膜破壊の膜厚依存性が認められ、一方、アンテナがある場合は、負チャージについてのみ、ゲート酸化膜破壊のアンテナ面積依存性が認められるというものであり、チャージがどちらの極性であっても、ゲート酸化膜破壊がゲート酸化膜厚とアンテナ面積比との双方に同時に依存する関係性は示されていないから、第１引用例記載の発明に、バレル型エッチングに関する上記第２引用例記載の発明を組み合わせても、本願発明における「集積領域の面積をＭＯＳ毎及びゲート酸化膜の膜厚に応じて変化させてイオン打ち込み時におけるチャージアップを検出する」という構成が容易に想定し得たということはできない。
　以上のとおりであるから、本願発明は第１引用例〜第２引用例の技術内容に基づいて当業者が容易に発明をすることができたものということはできない。
　よって、結論のとおり審決する。