(57)【特許請求の範囲】
【請求項１】
埋没ビットライン型のＤＲＡＭの製造方法であって、
半導体基板の非活性領域を触刻し、トランジスタを形成するための突出部を有する活性領域を形成する第１工程と、
前記第１工程により触刻された部分を絶縁物質で埋立てて素子分離膜を形成する第２工程と、
前記突出部の一部にオーバーラップするように埋没ビットラインを形成すべき領域を露出するマスクパターンを利用して前記素子分離膜を部分的に触刻し、前記突出部の側面で前記素子分離膜を除去して前記活性領域が露出するようにトレンチを形成する第３工程と、
前記トレンチに導電物質を埋立てることにより、前記素子分離膜に埋込まれ、露出した前記側面において前記突出部と接触する埋没ビットラインを形成する第４工程と、
前記埋没ビットライン上に絶縁物質を形成する第５工程と、
を備えることを特徴とするＤＲＡＭの製造方法。
【請求項２】
前記トレンチは、前記活性領域の長手方向と実質的に平行になるように形成されることを特徴とする請求項１に記載のＤＲＡＭの製造方法。
【請求項３】
前記第１工程の後に、前記半導体基板を酸化させる工程をさらに備えることを特徴とする請求項１に記載のＤＲＡＭの製造方法。
【請求項４】
前記第４工程は、前記トレンチが形成された結果物の全面に導電物質を蒸着する工程と、前記活性領域の表面の下の所定の深さまで前記導電物質をエッチバックする工程とを含むことを特徴とする請求項１に記載のＤＲＡＭの製造方法。
【請求項５】
前記埋没ビットラインは、多結晶シリコン、金属、シリサイドの中の何れか１つの物質で形成されることを特徴とする請求項１に記載のＤＲＡＭの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭの製造方法に係り、特にビットラインがセルの素子分離領域に埋込まれて形成された埋没ビットライン型のＤＲＡＭの製造方法に関する。
【従来の技術】
半導体メモリ装置の集積度が増加することにより、各セルが占める面積が減少することになった。このようなセルの大きさの減少に対応してキャパシタの有効面積を拡張し、セルのキャパシタンスを増加させる方法が一般化されている。キャパシタの有効面積を増加させる方法として、積層形構造、トレンチ形構造及びこの２つの構造を結合した構造も開発されている。
しかし、このような構造の半導体メモリ装置においては、DRAM単位セル内にトランジスタ、素子分離領域、ビットラインコンタクト及びストレージノードコンタクトを形成する必要がある。従って、面積を最少化して工程マージンを確保するデザインルールが要求され、上記のような構造の実現は、セル面積が、例えば０．５平方μｍ以下のような非常に小さい場合には一層困難になる。
また、既存の構造は、ビットラインが基板の表面上に形成されているため、写真蝕刻工程のマージンが低くなる。
このような技術上の問題を解決するための方法として、ビットラインを積層形セルの素子分離領域に埋込んだ埋没ビットライン（Buried Bit Line：以下BBLと称する）セルが提案された（参照文献：Symposium on VLSITechnology，題目：“Buride Bit-LineCell for 64MB DRAMs”，提案者：Y．Kohyama，T．Yamamoto，A．Sudo，T．Watanabe，and T．Tanaka，p．17~18，1990）。
このBBL構造は、小さい面積で最大の面積効率を得るためにビットラインをトレンチ形素子分離領域に埋込むことと、側面ビットラインコンタクトを形成することを特徴とする。
【０００２】
以下、 図面に基づきBBLセルを説明する。
図１は、従来のBBLセルを形成するためのマスクパターンの一部を示したレイアウト図であって、符号２は第１フィールド酸化膜を、３はビットラインを、４はビットラインコンタクトを、５はゲート電極を、６はストレージ電極を各々形成するためのマスクパターンを示す。
図２は図１のマスクパターンにより製造される半導体メモリ装置のＸ方向の垂直断面図である。
図２に示すように、半導体基板上に素子分離領域を限定するための第１フィールド酸化膜２が形成されている。ビットライン３は、半導体基板の表面の下に埋込まれていて、ドレインと接触するためのビットラインコンタクト４がビットライン３の側面に突出している。
図３Ａ乃至図３Ｅは、図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【０００３】
先ず、 図３Ａに示すように、通常の素子分離方法である選択的酸化（Local Oxidation of Silicon：LOCOS）方法により、第１フィールド酸化膜（図２の符号２）を形成した後、シリコン窒化膜１４をマスクとして半導体基板１０にトレンチを形成した後、第２フィールド酸化膜１２を前記トレンチの内壁に沿って形成する。
【０００４】
次に、図３Ｂに示すように、第２フィールド酸化膜１２が形成された半導体基板上に、フォトレジスト１６を塗布した後、フォトレジスト１６をパタニングして側面ビットラインコンタクトが形成される部分を限定する。
次に、図３Ｃに示すように、フォトレジストパターンを蝕刻マスクとして使用し、第２フィールド酸化膜１２を蝕刻することにより側面ビットラインコンタクトを形成する。そして、側面ビットラインコンタクトが形成された半導体基板の全面に、多結晶シリコン層を蒸着して薄い多結晶シリコン層１７を形成した後、半導体基板１０にAsイオンを注入してソース／ドレイン１８を形成する。
【０００５】
次に、 図３Ｄに示すように、ソース／ドレイン１８が形成された半導体基板上の全面に、多結晶シリコンまたは耐火金属シリサイドのような、ビットラインを構成する物質を蒸着し、前記トレンチを埋込んだビットライン２０を形成する。
【０００６】
次に、図３Ｅに示すように、ビットライン２０が形成されている半導体基板１０上に、第３フィールド酸化膜２２を形成し、シリコン窒化膜１４を除去する。その後、通常の方法により、トランジスタのゲート電極及びキャパシタが形成される。
【０００７】
上記のようなBBLセル構造によれば、ビットラインをセルの素子分離領域に埋込んで形成することにより半導体基板上の段差が改善される。従って、微細パターンの形成が容易になり、セル面積を縮小することができる。しかし、上記のようなBBLセルの構造は、第１に、ビットラインが埋込まれるトレンチ形の素子分離領域を形成する工程と、さらにLOCOS方法を利用してゲート、ソース、ドレインからなる素子領域を形成する工程との２つの素子分離工程を利用するために工程が複雑になるという短所がある。第２に、ビットラインを形成するための写真工程と、ビットラインコンタクトを形成するための写真工程が各々必要であるため工程が複雑になるという短所がある。
【発明が解決しょうとする課題】
本発明の目的は、製造工程を単純化し、工程マージンを確保し得る埋没ビットライン型のＤＲＡＭの製造方法を提供することにある。
【課題を解決するための手段】
上記目的を達成するための本発明による埋没ビットライン型のDRAMの製造方法は、半導体基板の非活性領域を触刻し、トランジスタを形成するための突出部を有する活性領域を形成する第１工程と、前記第１工程により触刻された部分を絶縁物質で埋立てて素子分離膜を形成する第２工程と、前記突出部の一部にオーバーラップするように埋没ビットラインを形成すべき領域を形成すべき領域を露出するマスクパターンを利用して前記素子分離膜を部分的に触刻し、前記突出部の側面で前記素子分離膜を除去して前記活性領域が露出するようにトレンチを形成する第３工程と、前記トレンチに導電物質を埋立てることにより、前記素子分離膜に埋込まれ、露出した前記側面において前記突出部と接触する埋没ビットラインを形成する第４工程と、前記埋没ビットライン上に絶縁物質を形成する第５工程と、を含むことを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付図面に基づいて本発明の実施の形態を詳細に説明する。
図４は本発明による埋没ビットライン型のDRAMセルの製造に使用されるマスクパターンを示すレイアウト図である。
【０００９】
図４において、実線で囲まれた部分５０は、活性領域を形成するためのマスクパターンを示す。横長の帯上の形状を有する一点鎖線で囲まれた部分５２は、ビットラインを形成するためのマスクパターンを示す。活性領域を形成するためのマスクパターン５０を横切って配され、斜線で囲まれた部分５４は、ゲート電極を形成するためのマスクパターンを示す。そして、活性領域５０内の×を付した部分５６は、ストレージノードコンタクトを形成するためのマスクパターンを示す。
活性領域を形成するためのマスクパターン５０とゲート電極を形成するためのマスクパターン５４とが重なる部分は、トランジスタのゲートとなり、その左側の領域及び右側の領域はソース／ドレインを形成する部分である。トランジスタのソースが形成される部分には、ストレージ電極とソースを接触させるためのストレージノードコンタクトが配置されている。
【００１０】
以上のようなレイアウトにおいて、活性領域を形成するためのマスクパターン５０は、突出部Ｔを有する長方形であり、活性領域を除いた残り部分は、全て素子分離領域となる。突出部Ｔは、ビットラインを形成するためのマスクパターン５２と部分的にオーバラップしている。オーバラップした部分は、ビットラインとドレインを接触させるビットラインコンタクトが形成される部分である。
図５Ａは、図４に示すレイアウトのＸ-Ｘ’方向に沿って見た垂直断面図であって、符号１００は半導体基板を、１０２はマスクパターンにより形成された素子分領域を、１３２はゲート絶縁膜を、１３４はトランジスタのゲートを、１３６及び１４０はトランジスタを絶縁するための第１絶縁層及び第２絶縁層を、１３８及び１３８’はトランジスタのソース及びドレインを、１５０はキャパシタのストレージ電極を、１６０はキャパシタの誘電体膜を、１７０はキャパシタのプレート電極を各々示す。
【００１１】
図５Ｂは、図４に示すレイアウトのＹ−Ｙ’方向に沿って見た垂直断面図であって、図５Ｃは同レイアウトのＺ−Ｚ’方向に沿って見た垂直断面図である。図５Ｂ及び図５Ｃにおいて、符号１２８は、素子分離領域１０２の中に形成されたビットラインを、１３０はビットラインを絶縁させるための絶縁層を示す。素子分離膜１０２（以下、トレンチ内の領域を素子分離領域、同領域の素子分離用の膜を素子分離膜という）は、半導体基板の表面の下に埋込まれていて、素子分離領域１０２が形成されない残り部分が活性領域である。ビットライン１２８は素子分離膜１０２の中に埋込まれているため半導体基板と絶縁されている。ビットライン１２８の上部には絶縁層１３０が形成されており、これにより、ビットライン１２８と上部に形成される導電層とが絶縁される。ビットラインの側面のビットラインコンタクトが形成される部分は素子分離膜１０２が除去され、これにより、ビットライン１２８とドレイン１３８’が直接接触することになる。ビットライン１２８とドレイン１３８’が接触する部分は、図４に示すレイアウト図において、活性領域を形成するためのマスクパターン（図４の５０）の突出部Ｔとビットラインを形成するためのマスクパターン（図４の５２）とがオーバラップした部分である。図５Ａ乃至図５Ｃの断面図に示す構造によれば、ビットラインが半導体基板の表面の下に形成された素子分離領域内に、素子分離膜によって囲まれるようにして埋込まれ、ビットラインコンタクトがビットラインの側面に形成されることにより、ビットラインコンタクトが占める面積が小さくなく。
【００１２】
次に、図６Ａ乃至図１０Ｃに基づいて本実施の形態に係る埋没ビットライン型のDRAMセルの製造方法を説明する。図６Ａ乃至図１０Ｃにおいて、各図のＡは図４に示すレイアウト図をＸ−Ｘ’方向に、各図のＢはＹ−Ｙ’方向に、各図のＣはＺ−Ｚ’方向に沿って見た垂直断面図である。
本実施の形態の埋没ビットラインDRAMセルの製造方法は、第１工程として素子分離膜（領域）の形成工程、第２工程としてビットライン及びビットラインコンタクトの形成工程、第３工程としてゲートの形成工程、第４工程としてソース及びドレインの形成工程、第５工程としてキャパシタの形成工程を有する。
図６Ａ乃至図６Ｃは、素子分離膜（領域）１０２を形成する工程を示す断面図である。
【００１３】
この素子分離膜の形成工程は、半導体基板１００上にパッド酸化膜１２０を形成する第１工程、パッド酸化膜１２０上に第１窒化膜１２２を積層する第２工程、第１窒化膜１２２上の素子分離領域に開口部を有する第１感光膜パターン（図示せず）を形成する第３工程、第１感光膜パターンを蝕刻マスクとして第１窒化膜１２２及びパッド酸化膜１２０を蝕刻して素子分離領域の半導体基板１００を露出させる第４工程、露出された部分の半導体基板１００を蝕刻して第１トレンチを形成する第５工程、形成した第１トレンチを絶縁物質で埋込む第６工程、その結果物上の全面に対して化学的・物理的研磨（Chemical Mechanical Polishing：以下CMPと称する）を施してトレンチに埋込まれた絶縁物質の表面を平坦化する第７工程を有する。
具体的には、パッド酸化膜１２０は、熱酸化方法により１００〜３００Åほどの厚さで形成され、第１窒化膜１２２は、１０００〜数千Åほどの厚さで形成される。
前記第１感光膜パターン（図示せず）は、図４に示す活性領域を形成するためのマスクパターン５０を利用して形成し、第１トレンチは、３０００〜５０００Åほどの深さで形成することが望ましい。
【００１４】
ここで、前記第１トレンチを形成するために基板１００を蝕刻した後に、蝕刻時に損傷した表面を復旧するための熱酸化工程を追加しても良い。
前記第１トレンチを埋込むために、例えば化学気相蒸着（Chemical Vapor Deposition：以下CVDと称する）方法で、酸化膜を６０００〜１５０００Åほどの厚さで蒸着した後、前記第１トレンチの内部にのみ酸化膜が形成されるように、第１窒化膜１２２の表面が現れるまで結果物の全面に反応性イオン蝕刻またはCMP工程を施して不要な酸化膜を除去する。
また素子間の分離特性を改善するために半導体基板１００を蝕刻した後、チャンネル阻止用イオン注入を施しても良い。
【００１５】
図６Ａ乃至図６Ｃにより説明した素子分離膜（領域）の形成工程の後、シリコンが残っている部分は素子が形成される活性領域であり、シリコンがトレンチ形状に蝕刻され、絶縁物質が埋込まれた部分（酸化膜が形成された部分）は、素子分離領域となる。
図７Ａ乃至図７Ｃは、ビットラインを形成するための写真蝕刻工程を示した断面図である。
【００１６】
この写真蝕刻工程は、素子分離膜（領域）１０２が形成された結果物上に、ビットラインを形成するための第２感光膜パターン１２４を形成する第１工程、第２感光膜パターン１２４を蝕刻マスクとして、素子分離膜１０２を蝕刻することにより第２トレンチ１２６を形成する第２工程を有する。
具体的には、素子分離膜１０２が形成された結果物上に感光物質を塗布した後、図４に示すビットラインを形成するためのマスクパターン５２を利用して前記感光物質をパタニングすることにより第２感光膜パターン１２４を形成する。次いで、第２感光膜パターン１２４を蝕刻マスクとして、前記第１トレンチの内部に埋込まれた酸化膜を、５００〜１５００Åほどの厚さが残るまで蝕刻することにより、ビットラインを形成するための第２トレンチ１２６を形成する。
この際、図７Ｂに示すように、突出部Ｔには素子分離膜１０２である酸化膜が残らず基板が露出され、この部分に後続の工程でビットラインコンタクトが形成されることになる。
【００１７】
第２トレンチ１２６の形成後、その結果物から第２感光膜パターン１２４を除去する。
図８Ａ乃至図８Ｃは、ビットライン１２８を形成する工程を示す断面図である。
【００１８】
このビットラインの形成工程は、第２トレンチが形成された結果物に対してビットライン用の導電物質を蒸着した後、それをエッチバックして第２トレンチの一部を埋立てるビットライン１２８を形成する第１工程、ビットライン１２８が形成された結果物上に絶縁物質を堆積した後、それを平坦化することにより第１絶縁層１３０を形成する第２工程、第１窒化膜１２２を除去する第３工程、トランジスタのスレショルド電圧の調節及びウェルの形成のための不純物イオンを注入する第４工程を有する。
具体的には、第２トレンチが形成された結果物上に、例えば不純物がドーピングされた多結晶シリコンを蒸着した後、１０００〜２０００Åほどの厚さのみ残るようにエッチバックを施し、第２トレンチの一部を充填することによりビットライン１２８を形成する。
【００１９】
ビットラインコンタクトは、活性領域とビットライン１２８の側面とを接触させ、別の写真蝕刻工程を施すことなくビットライン１２８に自己整合させて形成される。
また、前記ビットラインコンタクトが形成された部分を除く部分においては、ビットライン１２８と活性領域とは、第１絶縁層１３０及び素子分離膜１０２により分離（絶縁）されている。
また、ビットライン１２８の上層及び下層には、絶縁物質（素子分離膜１０２及び第１絶縁層１３０）が配されているため、前記ビットラインコンタクトが形成された部分を除き、ビットライン１２８は基板１００と分離され、埋没ビットライン構造を成す。
ビットライン１２８を形成するための物質として、金属またはシリサイドを使用する場合には、ビットラインコンタクトをオームコンタクトとするために、ビットラインの構成物質を蒸着する前に不純物イオンを注入する必要があるが、本実施の形態のように、ドーピングされた多結晶シリコンを使用する場合にはイオン注入を施さなくても良い。
【００２０】
第１絶縁層１３０が形成された結果物から活性領域上の第１窒化膜１２２を除去した後、パッド酸化膜１２０をエッチバックする。この際、パッド酸化膜１２０を除去する前に、半導体基板１０の活性領域に対して、トランジスタのスレショルド電圧の調整及びウェルの形成のためにイオン注入を行うことが望ましい。図９Ａ乃至図９Ｃは、ゲート電極１３４を形成する工程を示す断面図である。
【００２１】
このゲート電極の形成工程は、図８Ａ乃至図８Ｃにより説明したビットラインの形成工程の結果物上に、ゲート絶縁層１３２を形成する第１工程、ゲート絶縁層１３２上にゲート電極物質を塗布する第２工程、ゲート物質上に第２絶縁層１３６を形成する第３工程、第２絶縁層１３６、ゲート電極物質及びゲート絶縁層１３２を順次的にパタニングする第４工程、ソース１３８及びドレイン１３８’を形成する第５工程を有する。
具体的には、ゲート絶縁層１３２は、例えば酸化膜を３０〜１５０Åほどの厚さで形成する。また、ゲート電極を形成する物質としては、例えばドーピングされた多結晶シリコンが好適である。
【００２２】
第２絶縁層１３６は、後続の工程でストレージノードを形成する際、ストレージノードとゲート電極が電気的に短絡されないような厚さで形成し、図４に示すゲート電極用マスクパターン５４を利用してパタニングする。
図１０Ａ乃至図１０Ｃは、第３絶縁層１４０、ストレージ電極１５０、誘電体膜１６０及びプレート電極１７０を形成する工程を示す断面図である。
【００２３】
この工程は、ゲート電極が形成された結果物上に、例えばシリコン酸化物のような絶縁物質を塗布して第３絶縁層を形成する第１工程、第３絶縁層１４０を部分的に蝕刻してストレージノードコンタクトを形成する第２工程、その結果物上に導電物質を蒸着することによりストレージ電極１５０を形成する第３工程、ストレージ電極１５０上に高誘電物質を塗布することにより誘電体膜１６０を形成する第４工程、誘電体膜１６０上に導電物質を蒸着することによりプレート電極１７０を形成する第５工程を有する。
具体的には、第３絶縁層１４０の厚さは、トランジスタの動作特性と、後続の工程で形成されるストレージノードとゲート電極との短絡防止、自己整合的に形成されるストレージノードコンタクトの大きさを考慮して決定する。
【００２４】
図４に示すストレージノードコンタクト用のマスクパターン５６を使用して第３絶縁層１４０を部分的に蝕刻することにより、ストレージノードコンタクトが形成される部分のみシリコンが露出され、残りの部分は絶縁膜が塗布されているため、ゲート電極とストレージノードとの電気的短絡を防止し、ストレージノードコンタクトを自己整合的に形成し得る。
前記ストレージノードを様々の形で形成することにより二重スタック構造、フィン構造、スプレッドスタック構造、ボックス構造及び円筒電極構造等の構造よりなるキャパシタを含むDRAMセルを実現することができる。
前述したように、本実施の形態は、トレンチを利用して半導体基板の表面下に素子分離領域を形成し、ビットラインを前記トレンチ内に形成された素子分離膜に埋込んで形成する。前記ビットラインコンタクトは、素子分離膜が除去された部分において、ビットラインの側面とドレインとを接触させるように形成される。
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲を逸脱しない範囲で様々な変形が可能である。
【発明の効果】
本発明に拠れば、ビットラインを素子分離膜に埋込んで形成するため、二重に素子分離膜を形成する必要がなくなり、製造工程を単純化することができ、ビットラインコンタクトをビットラインに自己整合的に形成し得るため、ビットラインコンタクトを形成するための写真工程を省略し、工程マージンを確保することができる。
【００２５】
【図面の簡単な説明】
【図１】従来の埋没ビットライン型のDRAMセルを形成するためのマスクパターンを示すレイアウト図である。
【図２】図１のマスクパターンにより製造される半導体メモリ装置のＸ方向の垂直断面図である。
【図３Ａ】図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｂ】図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｃ】図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｄ】図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｅ】図１に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのＹ方向の垂直断面図である。
【図４】本発明の実施の形態に係る埋没ビットライン型のDRAMセルのレイアウト図である。
【図５Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図５Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図５Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【図６Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図６Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図６Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【図７Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図７Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図７Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【図８Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図８Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図８Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【図９Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図９Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図９Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【図１０Ａ】図４に示す埋没ビットライン型のDRAMセルのＸ−Ｘ’線に沿って見た断面図である。
【図１０Ｂ】図４に示す埋没ビットライン型のDRAMセルのＹ−Ｙ’線に沿って見た断面図である。
【図１０Ｃ】図４に示す埋没ビットライン型のDRAMセルのＺ−Ｚ’線に沿って見た断面図である。
【符号の説明】
２  フィールド酸化膜
３  ビットライン
４  ビットラインコンタクト
５  ゲート電極
６  ストレージ電極
１０  半導体基板
１２  第２フィールド酸化膜
１４  シリコン窒化膜
１６  フォトレジスト
１７  多結晶シリコン層
１８  ソース／ドレイン１８
２０  ビットライン
２２  第３フィールド酸化膜
５０  マスクパターン（活性領域）
５２  マスクパターン（ビットライン）
５４  マスクパターン（ゲート電極）
５６  マスクパターン（ストレージノードコンタクト）
１００  半導体基板
１０２  素子分離膜（領域）
１２８  ビットライン
１３２  ゲート絶縁膜
１３４  ゲート
１３６  第１絶縁層
１３８  ソース／ドレイン
１４０  第２絶縁層
１５０  ストレージ電極
１６０  誘電体膜
１７０  プレート電極
【図１】
0004074674.tif 000002
【図２】
0004074674.tif 000003
【図３Ａ】
0004074674.tif 000004
【図３Ｂ】
0004074674.tif 000005
【図３Ｃ】
0004074674.tif 000006
【図３Ｄ】
0004074674.tif 000007
【図３Ｅ】
0004074674.tif 000008
【図４】
0004074674.tif 000009
【図５Ａ】
0004074674.tif 000010
【図５Ｂ】
0004074674.tif 000011
【図５Ｃ】
0004074674.tif 000012
【図６Ａ】
0004074674.tif 000013
【図６Ｂ】
0004074674.tif 000014
【図６Ｃ】
0004074674.tif 000015
【図７Ａ】
0004074674.tif 000016
【図７Ｂ】
0004074674.tif 000017
【図７Ｃ】
0004074674.tif 000018
【図８Ａ】
0004074674.tif 000019
【図８Ｂ】
0004074674.tif 000020
【図８Ｃ】
0004074674.tif 000021
【図９Ａ】
0004074674.tif 000022
【図９Ｂ】
0004074674.tif 000023
【図９Ｃ】
0004074674.tif 000024
【図１０Ａ】
0004074674.tif 000025
【図１０Ｂ】
0004074674.tif 000026
【図１０Ｃ】
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