(57)【特許請求の範囲】
【請求項１】
半導体層の表面に平行な底面と直角よりも緩やかな角度で前記底面と接続する側壁を持つ凹部を有する半導体層と、前記凹部内表面に形成された絶縁膜と、前記絶縁膜上に形成されエッジが前記凹部の側壁上にあるゲート電極と、前記ゲート電極と前記絶縁膜を挟んで相対し且つ底部が前記凹部の底面であるチャネル面よりも上に位置するように前記凹部の側壁に沿って前記半導体層中に形成された第１のソース・ドレイン領域と、前記ゲート電極に対して前記第１のソース・ドレイン領域よりも外側に形成され、且つ前記第１のソース・ドレイン領域に接触するように前記半導体層の表面に形成された第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域に接続する配線コンタクトとを具備してなり、
前記第１のソース・ドレイン領域の少なくとも一方と前記ゲート電極とが前記絶縁膜を挟んで相対する領域が蓄積層として動作するものであることを特徴とするＭＩＳ型半導体装置。
【請求項２】
前記第１のソース・ドレイン領域と前記ゲート電極との間に形成された絶縁膜のうち、前記ゲート電極及び前記第１のソース・ドレイン領域が相対する領域以外の領域は、該相対する領域よりも厚く形成されてなることを特徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項３】
前記第１のソース・ドレイン領域は、該ソース・ドレイン領域の間に形成されるチャネル領域と同一導電型の材料により形成されてなることを特徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項４】
前記第１のソース・ドレイン領域の底面は、チャネル長方向に沿う方向で前記半導体層の表面に対して傾斜し、且つゲート側で低く、第２のソース・ドレイン領域側で高くなっていることを特徴とする請求項１記載のＭＩＳ型半導体装置。
【請求項５】
前記第１のソース・ドレイン領域の底面は、チャネル長方向に双方向で湾曲していることを特徴とする請求項１記載のＭＩＳ型半導体装置。
【請求項６】
第１の半導体層上に第１の絶縁膜及びダミーゲートを選択的に積層形成する工程と、
このダミーゲートをマスクとして半導体材料を選択的に固相成長させることにより、直角よりも緩やかな側壁をもつ第２の半導体層を該ダミーゲートを挟んで形成する工程と、
前記第２の半導体層及び前記ダミーゲートの表面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に充填材を堆積した後、この充填材の表面を平坦化除去することにより前記ダミーゲートを露出させる工程と、
前記ダミーゲート及び第１の絶縁膜とともに該ダミーゲートの側壁に形成された第２の絶縁膜を除去することにより、底面と側壁の間に第２の半導体層の側面と同じ傾きのテーパ部を持つ凹部を形成する工程と、
前記凹部の底面及び側壁上に絶縁膜を形成する工程と、
前記絶縁膜の形成された凹部にゲート電極とすべき導電性材料をダマシンプロセスを用いて埋め込み形成する工程と、
を含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項７】
前記固相成長はエピタキシャル成長であることを特徴とする請求項６に記載のＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型半導体装置およびその製造方法に関し、特にソース領域及びドレイン領域に使用されるものに関する。
【０００２】
【従来の技術】
近年の微細化に基づく高集積化による高性能化の要求に応えるため、半導体集積回路を作成する際には、リソグラフィ技術の加工限界に近い領域でトランジスタのゲート電極が加工される。このため、ゲート電極のばらつきに起因するチャネル長のばらつきがトランジスタ特性にますます大きなばらつきを与え、製品歩留りを落としている。一方、半導体集積回路の微細化により微細トランジスタおよび配線は極めて稠密に配置され、また、配線距離は長くなっている。従って、微細化に基づいてトランジスタ動作速度の高速化を図っても、トランジスタと配線間の寄生容量および寄生抵抗により、回路動作の高速化が実現できない事態が生じている。
【０００３】
従来の平面型トランジスタの構造を図２６に示す。シリコン基板１上にゲート絶縁膜２を介してゲート電極３が形成されている。このゲート電極３の側部には、絶縁膜９を介して配線４ａ，４ｂが形成されている。また、シリコン基板１内にはソース拡散層５ａ及びドレイン拡散層５ｂが形成されており、この両拡散層５ａ，５ｂ間の領域６がチャネル領域となる。また、７は素子分離絶縁膜であり、８は層間絶縁膜である。
【０００４】
拡散層５ａ，５ｂはチャネル領域６に隣接してシリコン基板１内に分布するため、この分布がゲート電極３によるチャネル領域６の制御を弱くし、いわゆる短チャネル効果が生じることにより、リソグラフィ加工ばらつきの影響が拡大されている。
【０００５】
また、後に述べる凹型トランジスタおよび他の従来のトランジスタの問題点を説明する際の比較のために、この平面型トランジスタを動作させた際に生ずる電流を図２６に一点鎖線で示す。配線４ａから注入された電流は、ソース拡散層５ａに入り、その蓄積層（ゲート絶縁膜２を介してゲート電極３と相対する拡散層５ａの表面部分に相当し、拡散層活性不純物濃度の数十倍以上のキャリア密度を有する）に入り、チャネル領域６の反転層に入り、ドレイン拡散層５ｂの蓄積層とその外の拡散層領域を経て配線４ｂへと流れ、電流経路を形成している。
【０００６】
蓄積層の外の拡散層領域では、基板１表面の高いキャリア濃度領域が失われ、活性不純物濃度によって決まるキャリア濃度により電流は拡散層５ａ及び５ｂ内深くまで広がり、いわゆる広がり抵抗を生じるが、図２６の一点鎖線に示すように、おおむね直線的な電流経路が形成される。
【０００７】
通常、ソース領域及びドレイン領域は、ゲート電極をマスクとして、基板と逆導電型の不純物をイオン注入により導入し、この不純物が熱工程により活性化され又は拡散することにより形成される。ソース領域及びドレイン領域は配線への電流経路をチャネルと接続するものであり、充分に低い抵抗値でこの接続を行うために、高濃度で充分深い領域を拡散して形成する必要がある。
【０００８】
図２７はゲート長０．１μｍの平面型トランジスタの動作時の電子濃度分布のドレイン拡散層５ｂの不純物との関係を示す図であり、図２６のゲート電極３近傍についてデバイスシミュレーションにより求めたものである。同図ではドレイン拡散層５ｂ側のみ示されている。本シミュレーションでは、ゲート電極３に１Ｖ、ドレイン拡散層５ｂに１Ｖを印加している。
【０００９】
ソース拡散層５ａに印加したバイアスは０Ｖであり、このためソース拡散層５ａ付近では電流はゲートバイアスに強く支配される。ドレイン拡散層５ｂ付近では、ドレイン拡散層５ｂに印加されたバイアスにより、ゲート電極３が基板１表面へ与える影響はソース拡散層５ａの場合よりも弱くなる。しかし、ゲート絶縁膜２が極めて薄いために、ドレイン拡散層５ｂ付近でも電流はゲート電極３に強く支配されている。以下では主にドレイン拡散層５ｂについて説明するが、電子濃度又は電流濃度分布と、ゲート電極３の位置又は拡散層不純物分布との間の関係はソース拡散層５ａでも基本的に同じである。
【００１０】
ドレイン拡散層５ｂはチャネルとの接続を行うためにゲート電極３のエッジの下ないし内側にまで分布し、チャネル不純物とｐｎ接合を形成している。このｐｎ接合位置は図２７中に太線で示す。接合位置では逆導電型の不純物が互いに打ち消し合い、正味の不純物濃度はゼロとなる。
【００１１】
すなわち、図２７の破線に示すように、ドレイン拡散層５ｂに例えば１×１０20ｃｍ-3程度の高濃度の不純物を導入しても、ゲート電極３のエッジ付近の不純物濃度は一般に拡散により失われて低くなり、エッジよりチャネル領域６の中央側では接合に近づくにつれて不純物濃度はさらに低くなる。接合周辺には空乏層が形成され、キャリア濃度（電子濃度）が極めて低くなり、ソース拡散層５ａ又はドレイン拡散層５ｂを逆導電型の基板１から電気的に分離している。このため、図２７において、ｌｏｇ10（電子濃度）＝１８となる電子濃度分布曲線がｌｏｇ10（不純物濃度）＝１８となる不純物濃度分布曲線に比較して接合面から離れていることからも分かるように、ドレイン拡散層５ｂの基板１表面から遠い部分における接合付近のキャリア濃度（電子濃度）が、不純物濃度よりも低い。
【００１２】
トランジスタ動作時には、ゲート電極３に印加された電圧により、チャネル領域６の基板１表面には反転層が形成される。図２７のチャネル領域６表面の高い電子濃度の領域はこの反転層である。一方、基板１表面に近い接合付近のドレイン拡散層５ｂ側には蓄積層が形成され、チャネル領域６側に形成された反転層と接合付近で接合して、電流経路を形成する。
【００１３】
図２７において、基板１表面近傍であって接合面近傍のドレイン拡散層５ｂの電子濃度が不純物濃度よりも高い部分は、この蓄積層である。また、ドレイン拡散層５ｂのうち、ゲート電極３のエッジから離れた高い不純物濃度を有する領域では、電子濃度は不純物濃度と一致している。
【００１４】
図２８に、図２７と同じＭＯＳトランジスタに同じバイアスを印加した場合の電流密度分布の、ゲート電極３の位置又は不純物濃度分布との関係を示す。ゲート電極３のエッジよりも内側では、チャネル領域６表面に形成された反転層又は不純物領域表面に形成された蓄積層により、基板１表面近傍に電流密度の高い領域が分布する。しかし、ゲート電極３のエッジよりも外側では、ゲート電極３による電界が急激に弱まるために、基板１表面に偏った高い電流密度の領域は失われ、電流密度はドレイン拡散層５ｂの電子濃度の高い領域に沿って、低い値で基板１の奥側にまで分布する。
【００１５】
従って、ゲート電極３のエッジよりも外側のゲートバイアスの影響が小さい領域では、ゲートバイアスによって充分な蓄積層を誘起して寄生抵抗を下げることができす、これに代わって、不純物濃度によって決まるキャリア濃度を充分に高くし、またその濃度に応じて基板１深くまで分布させて抵抗を下げる必要がある。すなわち、ゲート電極３のエッジの下の不純物濃度を充分に高くまた基板１深くまで分布させることは、エッジより外側の領域の寄生抵抗を小さくする上で必須である。
【００１６】
なお、図２７及び図２８の結果は典型的な平面型のＭＩＳ型トランジスタの一例についてのものであり、ドレイン拡散層の不純物分布に応じて、またゲート電極エッジの位置及び同エッジ近傍のゲート電極形状等に応じて、電子濃度分布、電流密度分布は変化し、例えばこれらのいずれか又は双方のドレイン拡散層中におけるピーク位置が基板表面ではなく、基板深くに位置することもあるが、そのような場合でもゲート電極の電界により拡散層領域表面に蓄積層が形成されてエッジの下の拡散層領域の寄生抵抗を低くしている状況は同じである。
【００１７】
ゲート電極３のエッジよりも内側の不純物領域は、このゲート電極３のエッジ直下の不純物濃度を高くまた充分に深く分布させるために必須である。しかし近年の微細化により、ゲート電極３の長さは極めて短くなり、拡散層５ａ又は５ｂの不純物分布がチャネル領域６に与える電界が、ゲート電極３がチャネル領域６に与える電界の支配を弱め、いわゆる短チャネル効果を起こし、製品歩留まりをますます悪化させている。
【００１８】
この短チャネル効果を抑制するために、拡散層５ａ又は５ｂの接合深さを浅くする努力が進められている。しかし、上記のように、充分に小さな寄生抵抗によってチャネル領域６とドレイン拡散層５ｂの高い不純物濃度領域とを接続するためには、ゲート電極３のエッジ下の不純物濃度を高くまた充分に深く分布させることが必要であり、これは、短チャネル効果抑制の目的達成とは矛盾する。
【００１９】
この矛盾を解決する構造として提案されているものに凹型トランジスタがある。（例えば、西松他、Groove Gate MOSFET, 8th Conf. On Solid State Device，pp.179-183,1976）。図２９（ａ）に、従来の凹型トランジスタ構造の断面図を示す。図２６と共通する部分には同一符号を付す。従来の凹型トランジスタでは、ソース拡散層４５ａ及びドレイン拡散層４５ｂを凹部底面チャネル領域の表面よりも高くすることにより、拡散層４５ａ，４５ｂの不純物分布がゲート電極４３によるチャネル領域の電気的制御能力に与える影響を抑制している。凹型トランジスタでは、ソース及びドレインを凹部底面チャネル領域からの距離を保って厚く（深く）することができ、短チャネル効果を抑制した上でソース及びドレインの拡散層部分の単位長当たりの寄生抵抗を下げることができる。
【００２０】
しかし、通常の凹型トランジスタでは、以下の問題点を生じる。図２９（ｂ）は図２９（ａ）の凹型トランジスタの要部を拡大した図である。シリコン基板１の凹部底面には反転層４６が、凹部側面には反転層４７が、また凹部側面であってかつ拡散層４５ａ内のゲート絶縁膜４２に接する表面部分には蓄積層４８が形成される。凹部底面の反転層４６は、図２６の平面型トランジスタのチャネル領域４６の表面部分に形成される反転層に対応するものである。
【００２１】
前述の通り、通常の凹型トランジスタでは、凹部底面の反転層４６に加えて、凹部側面にも、側面チャネル部とそれに繋がるソース拡散層４５ａ及びドレイン拡散層４５ｂが、ゲート絶縁膜４２を介してゲート電極４３と平行な部分を持つ。この凹部側面のゲート電極４３と平行な部分では、凹部側面反転層４７または凹部側面蓄積層４８がゲート電極４３の側面と平行に生じて電流経路となり、大きな寄生容量を生じている。
【００２２】
一方、図２６に示した平面型トランジスタと図２９に示した凹型トランジスタの電流経路を比較すると、平面型トランジスタの電流経路が直線的であるのに対し、凹型トランジスタの電流経路では、凹部底面と凹部側面それぞれの電流経路がなす角は鋭角に近く、拡散層４５ａ，４５ｂにつながる配線４ａ，４ｂへの電流経路の距離を長くしている。
【００２３】
さらに、通常、ゲート電極４３またはゲート電極４３に接続される配線と配線４ａ，４ｂとの間の寄生容量を抑えるため、又は、これらの間に生じるリーク電流を抑えるため、ゲート電極４３と拡散層４５ａ，４５ｂへの配線４ａ，４ｂとの間の距離を長くし、又は、基板１上のゲート側面に接するように、非導電性の膜領域即ち側壁絶縁膜４９を設けることが多い。
【００２４】
側壁絶縁膜４９の底面が凹部底面と平行に形成される通常の凹型トランジスタの場合、凹部側面の反転層４７または蓄積層４８を経由して、側壁絶縁膜４９の底面と、凹部底面との段差をもつ平面間を鋭角に近い経路を介して電流経路が形成されるため、前述の平面型トランジスタの場合に比較して電流経路は長くなり、これによる寄生抵抗を大きくしている。
【００２５】
また、チャネル周辺部でのキャリア分布ピークは、チャネル表面に沿って０．０１μｍ以下の非常に薄い領域に分布する。従って、この鋭角に近い電流経路、すなわち電子の走行経路がチャネル底面に近い領域にある場合、キャリアがキャリア分布ピークの鋭角的分布に追随するには余分な仕事を必要とし、電流値が低下する。
【００２６】
また一方、ｐ型平面トランジスタの場合に従来知られている構造として、斜めの基板表面を有するソース領域及びドレイン領域を備えたトランジスタ構造が"Ultra-Shallow in-situ-doped raised source/drain structure for sub-tenth micron CMOS",Y.Nakahara et al.,pp. 174-175,1996 Symposium on VLSI Technology Digest of Technical Papersに開示されている。この構造を図３０に示す。図３０の構造の場合、図２９に示した凹型トランジスタと異なり、チャネル領域とソース及びドレインは平面的に形成されている。また、電流はチャネル領域と同一平面上に形成された浅い拡散層５５ａ及び５５ｂ並びに濃く深い拡散層５５ｃ及び５５ｄを経てソース及びドレインへの配線（図示せず）に達する。
【００２７】
すなわち、図２９に示す凹型トランジスタでは、チャネル領域の反転層に連なる蓄積層４８がチャネル底面の深さより浅く位置し、これにより拡散層４５ａ及び４５ｂをチャネル底面から離すことにより短チャネル効果を低減しているのに対し、図３０の構造では、チャネル反転層に連なるソース拡散層及びドレイン拡散層に形成される蓄積層は、浅い拡散層５５ａ，５５ｂのチャネル領域に隣接する端部でチャネル領域の反転層と同一平面上に形成されている。このため、図３０の浅い拡散層５５ａ，５５ｂはチャネル反転層に隣接してシリコン基板１内部に分布し、その厚さによっては短チャネル効果を生じる。
【００２８】
従って、短チャネル効果を抑制するため、シリコンを用いて浅いソース拡散層５５ａ及びドレイン拡散層５５ｂをチャネル領域に隣接して極めて浅く形成する。この拡散層５５ａ，５５ｂの厚みを補うため、シリコン基板１上にエピタキシャルソース拡散層５５ｅ及びドレイン拡散層５５ｆを形成している。ここで、ゲート電極５３のエッジは、エピタキシャル拡散層５５ｅ，５５ｆの表面から窒化膜側壁５６を介して外れた位置で、かつ浅いソース拡散層５５ａ及びドレイン拡散層５５ｂの上に位置している。
【００２９】
このような構造を有するため、このトランジスタの動作時におけるゲート電極５３の電界がエピタキシャル拡散層５５ｅ，５５ｆ内に形成される電流経路へ与える影響は小さい。従って、電流はエピタキシャル拡散層５５ｅ，５５ｆ内の広い領域に流れて広がり抵抗を持つが、拡散層５５ａ，５５ｂに並列にそれぞれ電流経路を供給し、ソース及びドレイン全体の寄生抵抗を下げている。
【００３０】
即ち、図３０の構造におけるエピタキシャル拡散層５５ｅ，５５ｆの効果は、チャネル底面と同一平面上にある深く濃い拡散層５５ｃ，５５ｄへ達する浅い拡散層５５ａ，５５ｂの高い抵抗を、厚みを補うことにより低減することである。
【００３１】
また、このエピタキシャル拡散層５５ｅ，５５ｆの表面を斜めに形成することにより、ゲート電極５３とソース拡散層・ドレイン拡散層の表面との間に窒化膜側壁５６を介して厚い酸化膜側壁５７を形成することができ、寄生容量を低減している。
【００３２】
しかしながら、このトランジスタ構造の場合、平面型のトランジスタであることには変わりないため、浅い拡散層５５ａ及び５５ｂの厚さ制御のみでは短チャネル効果を充分抑制することができない。
【００３３】
【発明が解決しようとする課題】
以上説明したように従来の半導体装置を用いた場合、短チャネル効果を抑制し、寄生容量及び寄生抵抗を低減し、かつ電流経路の低抵抗化を図ることはできなかった。
【００３４】
本発明は上記課題を解決するためになされたもので、その目的とするところは、寄生抵抗と寄生容量を低減し、かつ短チャネル効果を抑制する半導体装置及びその製造方法を提供することにある。
【００３５】
【課題を解決するための手段】
本発明に係るＭＩＳ型半導体装置は、少なくとも一部に直角よりも緩やかな側壁をもつ凹部を有する半導体層と、凹部底面の上層にゲート絶縁膜を挟んで形成されたゲート電極と、ゲート電極の側面に絶縁膜を挟んで形成され、かつ該絶縁膜との境界面が半導体層表面に対して傾きをもって半導体層中に形成されたソース領域及びドレイン領域と、半導体層表面に接続する配線コンタクトとを具備してなり、ゲート電極のエッジは、半導体層に設けられた凹部の内側に位置し、かつ該ゲート電極及びソース領域又は該ゲート電極及びドレイン領域の少なくとも一方が相対する領域を有することにより、該相対する領域でのソース領域又はドレイン領域の少なくとも一方が蓄積層として動作するものであることを特徴とする。
【００３６】
ここで、ゲート電極のエッジとは、ゲート絶縁膜と接していないゲート電極の側壁がゲート絶縁膜と交わる位置をいう。また、ゲート絶縁膜とは、ゲート電極とソース領域が相対する領域からゲート電極とドレイン領域が相対する領域までに挟まれた領域において、ゲート電極とソース領域又はドレイン領域との間に形成された絶縁膜をいうものとする。
【００３７】
また、ゲート電極のエッジが凹部の内側に位置することは、凹部と凹部外側の領域との境界点にゲート電極のエッジが位置する場合も含むものとする。また、本発明にはゲート絶縁膜近傍におけるソース領域とチャネル領域の接合位置又はドレイン領域とチャネル領域の接合位置がゲート電極のエッジの直下に位置する場合も含まれる。
【００３８】
望ましくは、ソース領域又はドレイン領域とゲート電極との間に形成された絶縁膜のうち、ゲート電極及びソース領域又は該ゲート電極及びドレイン領域が相対する領域以外の領域は、該相対する領域よりも厚く形成されてなる。
【００３９】
また、別の本発明に係るＭＩＳ型半導体装置は、少なくとも一部に直角よりも緩やかな側壁をもつ凹部を有する半導体層と、凹部底面の上層にゲート絶縁膜を挟んで形成されたゲート電極と、ゲート電極の側面に絶縁膜を挟んで形成され、かつ該絶縁膜との境界面が半導体層表面に対して傾きをもって半導体層中に形成されたソース領域及びドレイン領域と、半導体層の凹部底面下に形成されたチャネル領域とを具備してなり、ゲート絶縁膜近傍におけるソース領域及びチャネル領域の第１の接合位置で、該ソース領域及びゲート電極が第１の相対する領域を有し、ゲート絶縁膜近傍におけるドレイン領域及びチャネル領域の第２の接合位置で、該ドレイン領域及びゲート電極が第２の相対する領域を有し、第１又は第２の相対する領域の少なくとも一方でのソース領域又はドレイン領域が蓄積層として動作するものであり、かつソース領域又はドレイン領域の少なくとも一方とゲート電極との間に形成された絶縁膜のうち、第１又は第２の相対する領域以外の領域における絶縁膜は、該第１又は第２の相対する領域よりも厚く形成されてなることを特徴とする。
【００４０】
本発明の望ましい形態を以下に示す。
【００４１】
（１）ゲート絶縁膜の高さは、チャネル領域の中心部近傍からソース領域又はドレイン領域の少なくとも一方にかけて連続的に高くなる部分を有する。
【００４２】
（２）チャネル領域とゲート電極との間のゲート絶縁膜は、直線状に形成されてなる。
【００４３】
（３）ソース領域及びドレイン領域の表面に、ゲート電極と離間して形成されたコンタクトを有し、ソース領域とコンタクトとの間と、ドレイン領域とコンタクトとの間をゲート絶縁膜との境界面に沿って電流経路が形成されてなり、コンタクトとゲート電極との間の距離がゲート幅の１．５倍よりも短く形成されてなる。
【００４４】
（４）（３）において、第１及び第２の相対する領域よりもコンタクトに近い領域のソース領域又はドレイン領域の表面の少なくとも一方は、半導体層表面に対して傾きを持って形成されてなる。
【００４５】
（５）第１又は第２の相対する領域近傍におけるソース領域又はドレイン領域の下面の高さの少なくとも一方は、チャネル領域の高さよりも高く形成されてなる
（６）（３）において、ソース領域及びドレイン領域は、該ソース領域とドレイン領域の間に形成されるチャネル領域と同一導電型の材料により形成されてなる。
【００４６】
（７）チャネル領域とゲート電極との間のゲート絶縁膜は直線状に形成されてなり、かつ直線状の該ゲート絶縁膜の両端部と直角よりも緩やかな側壁との間にそれぞれコーナ部を有し、該コーナ部の間に第１又は第２の接合位置の少なくとも一方が位置する。
【００４７】
（８）第１又は第２の相対する領域の少なくとも一方のゲート電極エッジの下に位置する一端でのソース領域又はドレイン領域の不純物濃度は１×１０13ｃｍ-2以上である。
【００４８】
（９）ソース領域及びドレイン領域は、チャネル領域とゲート絶縁膜との界面よりも浅い位置に形成されてなる。
【００４９】
ここで、ソース領域又はドレイン領域とチャネル領域の接合位置とは、ソース領域又はドレイン領域とチャネル領域により形成される接合の境界位置をいう。
【００５０】
また、本発明に係るＭＩＳ型半導体装置の製造方法は、半導体層に、直角よりも緩やかな側壁をもつ凹部をＲＩＥ法により形成する工程と、半導体層表面を覆うようにゲート絶縁膜を形成する工程と、凹部を含んでゲート絶縁膜上に導電膜を形成する工程と、凹部の側面に側壁が位置するように導電膜をリソグラフィ法を用いてパターニングすることによりゲート電極を形成する工程とを有することを特徴とする。
【００５１】
本発明の望ましい形態を以下に示す。
【００５２】
（１）凹部の側面は、前記半導体層表面に対してほぼ４５度の角度をもつ。
【００５３】
（２）ゲート電極を挟んで半導体層中にソース領域及びドレイン領域を形成する工程と、ゲート電極、ソース領域及びドレイン領域を覆うように半導体層上に層間絶縁膜を形成する工程と、層間絶縁膜を反応性イオンエッチングを用いて選択的に除去してソース領域又はドレイン領域の少なくとも一方の表面へ配線を接続するコンタクトホールを形成する工程とを有し、コンタクトホールを形成する工程は、ゲート電極の側壁及び表面を保護する絶縁膜をマスクとして用いることにより、ゲート電極に自己整合的に形成する。
【００５４】
また、別の本発明に係るＭＩＳ型半導体装置の製造方法は、第１の半導体層上に第１の絶縁膜及びダミーゲートを選択的に積層形成する工程と、このダミーゲートをマスクとして半導体材料を選択的に固相成長させることにより、直角よりも緩やかな側壁をもつ第２の半導体層を該ダミーゲートを挟んで形成する工程と、第１の絶縁膜及びダミーゲートを除去する工程と、第１の絶縁膜及びダミーゲートが形成されていた領域に選択的にゲート絶縁膜、ゲート電極を順次形成する工程とを有することを特徴とする。
【００５５】
本発明の望ましい形態を以下に示す。
【００５６】
（１）第２の半導体層の形成後、該第２の半導体層及びダミーゲートの表面を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜上に充填材を堆積し、この充填材表面を平坦化除去してダミーゲートを露出させる工程と、ダミーゲートとともに該ダミーゲートの側壁に形成された第１及び第２の絶縁膜を除去することにより、底面と側壁の間に第２の半導体層の側面と同じ傾きのテーパ部を持つ凹部を形成する工程と、前記形成された凹部の底面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の形成された凹部に導電性材料をダマシンプロセスを用いて埋め込み形成する工程とを含む。
【００５７】
（２）第２の半導体層の少なくとも一方の側壁の角度は、第１の半導体層の表面に対してほぼ５０度又は３０度の角度をもつ。
【００５８】
（３）固相成長はエピタキシャル成長である。
【００５９】
（４）第２の半導体層表面にソース領域及びドレイン領域を形成する工程と、ゲート電極を形成後、該ゲート電極の側壁及び表面に該ゲート電極を保護する絶縁膜を形成する工程と、絶縁膜を覆うように第１の半導体層上に層間絶縁膜を形成する工程と、該絶縁膜をマスクとして、反応性イオンエッチングにより層間絶縁膜を選択的に除去することにより、ソース領域又はドレイン領域の少なくとも一方の表面へ、配線と接続するコンタクトホールをゲート電極に自己整合的に形成する。
【００６０】
（５）半導体層形成の後、該半導体層表面の所望の膜厚のみ不純物を拡散させる。
【００６１】
（６）ゲート絶縁膜及びゲート電極を形成した後、ゲート電極をマスクとしてイオン注入を行い不純物を拡散させ、ゲート電極の側面であって半導体層中にソース領域及びドレイン領域を形成する。
【００６２】
（作用）
本発明のＭＩＳ型半導体装置では、ゲート電極のエッジがソース領域及びドレイン領域の傾きをもつ領域を含む凹部の側壁に位置し、ゲート電極及びソース領域又はゲート電極及びドレイン領域の少なくとも一方が、ゲート絶縁膜を介して相対する領域を有する。この相対する領域におけるソース領域及びドレイン領域の表面に動作時に蓄積層が形成される。この蓄積層の一端（以下、第１の端部と称する）は、ソース領域又はドレイン領域がチャネル領域と接合を形成する部分であり、正味の不純物濃度は低い。従って、不純物濃度で決定されるキャリア密度は低いが、この蓄積層には、それが形成されない場合のキャリア密度の数十倍以上の濃度のキャリアが蓄積されるため、ソース領域及びドレイン領域がチャネル領域と接合を形成する部分に近い領域の抵抗を低くしている。
【００６３】
また、蓄積層の他端（以下、第２の端部と称する）は、ソース領域又はドレイン領域のチャネル領域との接合位置から離れて位置し、充分に高い不純物濃度をもつ点に位置することができる。また、第２の端部は、チャネル面よりも浅く位置するため、この位置から深くまで不純物を分布させ、ゲートエッジよりも外側の領域の抵抗を低くしても、短チャネル効果を生じない。
【００６４】
さらに、この蓄積層は上記傾きをもつ側壁に沿って形成されるため、チャネル面から配線へ至る電流経路を直線に近いものにして距離を短縮している。このようにしてチャネル面と配線との間を低抵抗率でかつ短い電流経路により結ぶため、寄生抵抗を低減できる。
【００６５】
また、ゲート電極の側面のソース領域及びドレイン領域が半導体層表面に対して傾きをもって形成されている。これにより、ゲート電極及びソース領域又はゲート電極及びドレイン領域の間隔が広がり、寄生容量の低減を図れる。
【００６６】
また、平面型トランジスタとは異なり、上記ゲート電極及びソース領域又はゲート電極及びドレイン領域がゲート電極と相対する領域がチャネル領域とゲート絶縁膜との界面よりも浅い位置に形成されているため、チャネル領域近傍に拡散層を形成する必要がなく、短チャネル効果を抑制することができる。
【００６７】
なお、ソース領域及びドレイン領域がチャネル領域とゲート絶縁膜との界面より下側まではみ出した領域をもつ場合でも、そのはみ出し領域を反転層として動作する程度の厚さに制御することにより、上記と同様の効果を奏する。
【００６８】
また、本発明の半導体装置の製造方法では、半導体層に、直角よりも緩やかな側壁の凹部をＲＩＥ法により形成し、この凹部を含んで半導体層上に導電膜を形成し、凹部の側面に側壁が位置するように前記導電膜をリソグラフィを用いてパターニングする。これにより、短チャネル効果を抑制し、かつ寄生容量及び寄生抵抗を低減するＭＩＳ型半導体装置を実現できる。
【００６９】
また、上記ＭＩＳ型半導体装置を固相成長によりダミーゲートをマスクとしてソース領域及びドレイン領域を形成し、このダミーゲートを除去した凹部にゲート電極を形成することにより、ソース領域及びドレイン領域に対してゲート電極を自己整合的に形成することができ、位置ずれが生じない。
【００７０】
さらに、ダミーゲートの除去とともに、予めダミーゲートの側壁に形成された絶縁膜を除去することにより、底面と側壁の間に第２の半導体層の側面と同じ傾きのテーパ部を持つ凹部を形成することができるので、ゲート電極とソース領域又はドレイン領域として動作する第２の半導体層が相対する領域を形成することができる。
【００７１】
また、ダマシンプロセスによりゲート電極を形成することにより、チャネル領域として動作する凹部底面の第１の半導体層に選択的にイオン注入を行うことができる。
【００７２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００７３】
（第１実施形態）
図１〜図４は本発明の第１実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）を説明するための図であり、図１及び図４は本実施形態に係る半導体装置の構成を説明するための図、図２及び図３は該半導体装置の製造方法を示す工程断面図である。図１（ａ）は本半導体装置を上面から見た図で、この図１（ａ）における６Ａ−６Ａ’断面図を図１（ｂ）に、６Ｂ−６Ｂ’断面図を図１（ｃ）に、６Ｃ−６Ｃ’断面図を図１（ｄ）に示す。以下の実施形態では、ｎチャネルのＭＩＳトランジスタについて説明する。ｐチャネルのＭＩＳトランジスタの場合には各構成の導電型を逆にすればよい。
【００７４】
図１（ｂ）において、６１は（１００）面を用いたｐ型のシリコン基板であり、不純物濃度は５×１０15ｃｍ-3程度である。このシリコン基板６１上は図１（ａ）に示すように活性領域６２と、この活性領域６２を囲むように形成された素子分離領域６３に分けられ、素子分離領域６３には素子分離絶縁膜６４が形成されている。
【００７５】
活性領域６２は図１（ａ）において破線で囲まれた部分であり、しきい電圧（Ｖth）を調整するために、不純物濃度５×１０17ｃｍ-3程度の図示しないチャネルイオン注入層が形成されている。この活性領域６２内のシリコン基板６１上には、ゲート絶縁膜６７を介してゲート電極６８が形成され、このゲート電極６８の両側には層間絶縁膜６９を介して配線７０ａ，７０ｂが設けられる。この配線７０ａ，７０ｂはソース領域及びドレイン領域と接続される。ソース領域は、第１のソース拡散層７１ａ及び第２のソース拡散層７２ａからなり、ドレイン領域は、第１のドレイン拡散層７１ｂと第２のドレイン拡散層７２ｂからなる。ゲート絶縁膜６７は例えば厚さ３．０ｎｍ程度の熱酸化膜である。
【００７６】
また、図１（ｂ）において、チャネル面６５は基板表面６６より深い位置にある。シリコン基板６１にはこのチャネル面６５を底面とする凹部が形成され、この凹部側壁はチャネル面６５に対して直角より緩やかな角度の斜面をなし、この凹部全体はゲート絶縁膜６７で覆われる。ここで、チャネル面６５とは、チャネル領域とゲート絶縁膜６７との界面をいう。チャネル領域はチャネル面６５よりも下部の凹部底面に形成される。
【００７７】
さらに、このチャネル領域に相対してゲート絶縁膜６７を介してシリコン基板６１の凹部にゲート電極６８が埋め込まれる。このようにして、基板６１内に埋め込まれたチャネル領域を有する凹型トランジスタ構造をなしている。
【００７８】
チャネル面６５と基板表面６６との段差を持つ平面間は、ゲート絶縁膜６７の斜面側壁に沿って形成され、シリコン基板６１表面に対して傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂ（斜線で示す）と、これらにつながるｎ型の第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂにより接続される（以下、７１ａ，７１ｂ，７２ａ，７２ｂを合わせて単にソース及びドレインと呼ぶ）。
【００７９】
第１のソース拡散層７１ａ及びドレイン拡散層７１ｂはチャネル面６５に向かって形成され、第２のソース拡散層７２ａ及びドレイン拡散層７２ｂはチャネル面６５に並行に形成された厚い拡散層である。
【００８０】
ここで、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂの拡散深さ、不純物濃度は、それぞれ０．０５μｍ、５×１０20ｃｍ-3程度である。
【００８１】
層間絶縁膜６９にはコンタクトホール７３ａ〜７３ｃが開孔されており、このコンタクトホール７３ａ〜７３ｃを介して配線７０ａ〜７０ｃがｎ型の第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂ及びゲート電極６８にそれぞれコンタクトしている。層間絶縁膜６９は例えばＳｉＯ2 膜からなり、配線７０ａ〜７０ｃは例えばＡｌ膜で形成されている。この配線７０ａ〜７０ｃは、配線７０ａ，７０ｂとゲート電極６８との距離がゲート幅の１．５倍よりも短く位置するように形成される。また、シリコン基板６１表面に対して傾きを持った第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂは、先端部にゲート電極６８と相対する領域を有し、この領域を含んで配線７０ａ，７０ｂ近傍までシリコン基板６１表面に対して傾きを持って形成されている（削除あり）。なお、図１（ａ）において、７４の×印で示したゲート電極形成領域は、傾きをもつ第１のソース拡散層７１ａ及びドレイン拡散層７１ｂとゲート電極６８が重なる領域、７５の斜線で示した領域は第１のソース拡散層７１ａ及びドレイン拡散層７１ｂの形成領域を示す。
【００８２】
次に、図２及び図３を用いて、本実施形態に係る凹型ＭＩＳトランジスタの製造方法を説明する。図２（ａ）は上面図を、図２（ｂ）は図２（ａ）の７Ａ−７Ａ’断面図を、図２（ｃ）は図２（ａ）の７Ｂ−７Ｂ’断面図を、図２（ｄ）は図２（ａ）の７Ｃ−７Ｃ’断面図を示し、図３（ａ）は上面図を、図３（ｂ）は図３（ａ）の８Ａ−８Ａ’断面図を、図３（ｃ）は図３（ａ）の８Ｂ−８Ｂ’断面図を、図３（ｄ）は図３（ａ）の８Ｃ−８Ｃ’断面図を示す。
【００８３】
まず、シリコン基板６１上で活性領域６２内に、厚さ０．０２μｍのＳｉＯ2 膜９１を形成する。次に、例えば図示しない所望のフォトレジストパターンをマスクに用いて、チャネルおよび傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂを形成する領域に形成されたＳｉＯ2 膜９１及びシリコン基板６１を、ＲＩＥ法（Reactive Ion Etching）によりエッチングすることにより、底面が基板表面６６から０．１μｍ程度の深さにある凹部９２を形成する。この時、ＲＩＥ条件を選択することにより、図２（ｂ）に示すように凹部側面を凹部底面に対して４５度の角度を持って斜めに形成する。
【００８４】
次に、エッチング時に生じた図示しないポリマー層及びＳｉＯ2 膜９１を除去してシリコン基板６１の活性領域６２の表面を露出させ、例えば９５０℃の水素雰囲気中で２分程度熱処理を行うことにより、ＲＩＥによって生じた凹部９２内のダメージ回復処理を行う。次に、露出したシリコン基板６１表面に厚さ５ｎｍ程度の図示しない犠牲ＳｉＯ2 膜を例えば熱酸化法により形成する。そして、素子分離絶縁膜６４等または図示しないフォトレジストをマスクとして、凹部９２を含む活性領域６２の下部シリコン基板６１に、しきい電圧制御等のためのチャネルイオン注入を行う。ｎ型トランジスタの場合、例えば０．２Ｖ程度のしきい電圧（Ｖth）を設定するには、例えば加速電圧５ｋｅＶ、ドーズ量２×１０12cm-2程度の条件でボロン（B+ ）をイオン注入し、チャネル領域にｐ型のチャネルイオン注入層を形成する（図示せず）。
【００８５】
次に、図示しない犠牲ＳｉＯ2 膜を剥離した後、図３（ｂ）に示すように、熱酸化により、凹部９２の底面及び傾きをもつ側面を含むシリコン基板６１表面にゲート絶縁膜６７を形成する。ここで、酸化膜の表面を熱窒化した膜をゲート絶縁膜６７に用いてもよい。また、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜６７に用いても良い。
【００８６】
次に、凹部９２の内部が充填するように、ゲート絶縁膜６７上にゲート電極６８となる導電層を形成し、ＣＭＰ法（Chemical Mechanical Polishing）により、導電層表面を研磨平滑化する。ゲート電極６８となる導電層は例えばｎ型不純物をドープしたポリシリコン層を用いる。
【００８７】
次に、図３（ｂ）に示すように、リソグラフィの技術を用いて、導電層の両端を凹部９２の内部に含むように、かつ、導電層のソース及びドレイン側の端部がチャネル底部よりも外側に位置するようにパターニングしてゲート電極６８を形成する。次に、ゲート電極６８と素子分離絶縁膜６４およびフォトレジスト等をマスクにして、シリコン基板６１に対してイオン注入９３を行い、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂ並びに第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂを形成する。イオン注入の条件は、例えば砒素（Ａｓ）のイオン注入であれば、加速電圧３０ＫｅＶ程度、ドーズ量５×１０15ｃｍ-2程度である。
【００８８】
導電層のパターニングに際してＣＭＰ法により導電層表面を平滑化するのは、平滑化によりリソグラフィ技術のゲートパターン位置の歪みを抑制し、傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂを容易に形成するために、ゲート電極６８のエッジが凹部９２の内部に正確に含まれるようにするためである。すなわち、ゲート電極６８をマスクとして第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂ並びに第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂ形成のためのイオン注入９３を行うため、マスクとなるゲート電極６８の形成位置により、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂの形成領域が変動するからである。なお、ゲート電極６８のエッジとは、ゲート絶縁膜６７と接していないゲート電極６８の側壁がゲート絶縁膜６７と交わる位置をいう。
【００８９】
第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂは、短チャネル効果抑制のためにチャネル面６５に蓄積層が生じないように形成する必要がある。従って、ゲート電極６８を凹部９２のテーパ状の側壁にエッジが位置するように形成することで、テーパ状の側壁からチャネル面６５の両端付近まで領域７１ａ及び７１ｂが広がり、かつチャネル領域と同一の平面までは領域７１ａ及び７１ｂが広がらない構造を得ることができる。
【００９０】
また、図３（ｂ）に示すように、ゲート電極６８のエッジを凹部９２の底部よりも外側に、傾きをもつ側面の一部のみを含むように形成することにより、ゲート電極６８のエッジ近傍のゲート絶縁膜６７との接合面を、ゲート絶縁膜６７の傾きに合わせて斜めに形成することができる。
【００９１】
ソース及びドレイン形成のためのイオン注入９３の後、活性化アニールとして例えばＲＴＡ（Rapid Thermal Anneal）を用いて９００℃１０秒程度の熱処理により不純物を活性化する。ここで、ソース及びドレインの形成には、イオン注入９３を用いずに、ゲート電極６８を形成した後にゲート電極６８等をマスクとした固相拡散を用いても良い。
【００９２】
次に、図１（ｂ）に示すようにＳｉＯ2 からなる層間絶縁膜６９を全面に形成した後、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂの一部とゲート電極６８の一部が露出するようにコンタクトホール７３ａ〜７３ｃを層間絶縁膜６９に開孔する。次に、Ａｌ膜またはＡｌ−Ｃｕ膜等のメタルをコンタクトホール７３ａ〜７３ｃが充填するように全面に形成し、このメタルをパターニングして回路設計に応じて配線７０ａ〜７０ｃ（一部のみ図示）を順次形成する。次に、図示しないパッシベーション膜を全面に堆積して、トランジスタ部分製造工程が完了する。
【００９３】
以上の工程により形成された凹型ＭＩＳトランジスタの傾きをもつ第１のドレイン拡散層７１ｂ付近を拡大した断面図を電流経路とともに図４に示す。このように構成された凹型チャネル構造のＭＩＳトランジスタによれば、凹部の傾きをもつ側面に沿って形成される反転層と蓄積層とを介してチャネル面６５と基板表面６６との段差をもつ２つの平面を結ぶ電流経路は、チャネル面６５から基板表面６６付近までを通る電流経路の進行方向と鈍角をなす。
【００９４】
また、傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂがゲート電極６８と相対する領域の表面が蓄積層として動作する。この蓄積層の一端は、ソース又はドレインがチャネル領域と接合を形成する部分であり、正味の不純物濃度は低い。従って、不純物濃度で決定されるキャリア密度は低いが、この蓄積層にはそれが形成されない場合のキャリア密度の数十倍以上の濃度のキャリアが蓄積されるため、第１のソース拡散層７１ａ又は第１のドレイン拡散層７１ｂの接合付近のキャリア密度を補うと共に、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂで生じる抵抗を除いている。また、この蓄積層は傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂの側壁に沿って形成される。従って、図４の一点鎖線で示すように、チャネル面６５からシリコン基板６１表面のコンタクトへ至る電流経路を直線に近いものにして電流経路を短くでき、これにより寄生抵抗を小さくできる。
【００９５】
また、蓄積層の一方の端部、すなわちゲートエッジを通り該エッジに接するゲート絶縁膜６７表面に対する法線と交わる蓄積層の端部はチャネル底面よりも浅く位置し、充分に高い不純物濃度を持つ点に位置することができる。従って、短チャネル効果を生じずに、この位置での不純物分布深さａを深く同時にゲートエッジより外側の領域の不純物分布深さを深くして、この領域の抵抗を低くできる。ここで、不純物深さとは、第１のソース拡散層７１ａ又は第１のドレイン拡散層７１ｂの表面に対する法線方向の不純物分布の深さである。また、抵抗を低くするには、不純物分布深さａ方向に積分した不純物濃度が１×１０13ｃｍ-2以上であることが望ましい。また、この蓄積層の端部は、チャネル底面よりも浅く位置するため、この位置から深くまで不純物を分布させ、ゲートエッジよりも外側の領域の抵抗を低くしても、短チャネル効果を生じない。
【００９６】
また、蓄積層となる領域以外は、第１のソース拡散層７１ａ及びゲート電極６８並びに第１のドレイン拡散層７１ｂ及びゲート電極６８の距離を広くとれるので、寄生容量を小さくできる。さらに、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂはチャネル面６５よりも浅い位置に形成される凹型トランジスタ構造をとるため、ソース及びドレインがチャネルと同一平面に形成されることにより生ずる短チャネル効果を抑制することができる。また、この凹型トランジスタ構造において、特に第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂがゲート電極６８と相対する領域近傍におけるソース及びドレインの下面はチャネルよりもさらに高く位置するため、さらに短チャネル効果の抑制を図ることができる。
【００９７】
なお、ゲート電極６８のソース及びドレインに隣接する下端を図４に示すように傾きをもって直線的に、あるいは丸みをもって形成すれば、ゲートの電界によってゲート両端のソース及びドレイン近くに生じる反転層または蓄積層のキャリア濃度を高くすることができ、ゲート両端近傍のチャネル領域およびソース及びドレイン端部における抵抗を小さくすることができる。また、このキャリア分布によってチャネル面６５からソース及びドレインヘの電流経路が鈍角に形成されることにより、鋭角な経路を電子が走行する場合に失われる仕事を軽減でき、電流値の減少を低減することができる。
【００９８】
また、傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂの下端における接合探さをチャネル面６５よりも上面に保持しつつ、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂの接合探さを深くすれば、ソース及びドレインのさらなる低抵抗化を図ることができる。
【００９９】
また、第１のソース拡散層７１ａ及びゲート電極６８並びに第１のドレイン拡散層７１ｂ及びゲート電極６８が相対する領域は必ずしもシリコン基板６１に対して直角よりも緩やかな傾きをもって形成されている必要はない。例えば、ゲート電極６８の底部付近ではゲート絶縁膜６７とともにシリコン基板６１表面に対してほぼ垂直に形成され、ゲート電極６８の底部から所定の距離離れた位置からゲート電極６８との距離が徐々に広がるように第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂの表面が形成される構造であっても、本発明と同様の効果を奏する。
【０１００】
なお、本実施形態ではゲート電極６８のエッジが凹部９２の内側に位置する場合を示したが、凹部９２と凹部９２外側の領域との境界点にゲート電極６８のエッジが位置するものでもよい。また、ゲート絶縁膜６７近傍におけるソースとチャネル領域の接合位置又はドレインとチャネル領域の接合位置がゲート電極６８のエッジの直下に位置するものでもよい。以下の実施形態でも同様である。
【０１０１】
（第２実施形態）
図５は曲率を有するチャネル領域を持つ本発明のトランジスタ構造を実現する実施形態を示す工程断面図である。ここでは、マスク上でのゲート電極とコンタクトとの距離をゼロとし、傾きを持つソース又はドレインの上に、ゲート電極と自己整合的にコンタクトを形成している。
【０１０２】
以下、本実施形態に係る凹型ＭＩＳトランジスタの製造方法を説明する。
【０１０３】
まず、活性領域内のシリコン基板６１上に、厚さ０．０２μｍのＳｉＯ2膜９１を形成する。次に、Ｓｉ3Ｎ4膜１０１を０．５μｍ堆積し、例えば図示しない所望のフォトレジストパターンをマスクに用いてＳｉ3Ｎ4膜１０１の開口部を形成する。次に、図５（ａ）に示すように、Ｓｉ3Ｎ4膜１０１をマスクとして、ＲＩＥによりシリコン基板６１をエッチングすることにより凹部１０２を形成する。同図に示すような凹部１０２の構成をとることにより、コンタクトへつながるソース領域及びドレイン領域をチャネル領域よりも高く形成することができる。
【０１０４】
次に、凹部１０２を充填するようにＳｉＯ2膜１０３を堆積し、Ｓｉ3Ｎ4膜１０１をストッパとするＣＭＰにより平坦化する。そして、フォトレジストを用いたリソグラフィによりレジストパターンをマスクとしてＲＩＥによりゲート電極を形成すべき領域のＳｉＯ2膜１０３をエッチングして開口する。さらに、図５（ｂ）に示すように、開口底部のシリコン基板６１をエッチングし、チャネル領域の凹部１０４を形成する。このとき、エッチング条件を調節することにより、凹部１０４を概ね均一な曲率を有するように形成する。次にエッチング時に生じた図示しないポリマー層を除去してシリコン基板６１の表面を露出させ、例えば８００℃の水素雰囲気中で２分程度熱処理を行うことにより、ＲＩＥによって生じた凹部１０４内のダメージ回復処理を行う。この時、例えば９５０℃、１０Ｔｏｒｒの水素雰囲気中で１分程度熱処理することにより、表面エネルギーの釣り合いにより凹部１０４表面のシリコン原子を移動させ、凹部の曲率をより均一にすることも可能である。次に、必要な場合には、露出したシリコン基板６１表面に厚さ５ｎｍ程度の図示しない犠牲ＳｉＯ2膜を例えば熱酸化法により形成し、しきい電圧制御等のためのチャネルイオン注入を行う。
【０１０５】
次に、上記犠牲ＳｉＯ2膜を剥離し、ゲート絶縁膜１０５として、例えば厚さ３ｎｍ程度のＳｉＯ2膜を熱酸化法により形成する。
【０１０６】
次に、ＳｉＯ2膜１０３に囲まれた凹部１０４内が充填するように導電膜を堆積する。導電膜としては例えばリンを高濃度にドープしたポリシリコンを用いる。次に、Ｓｉ3Ｎ4膜１０１をストッパとしてＣＭＰにより平坦化し、図５（ｃ）に示すようにゲート電極６８を形成する。次に、ホットリン酸処理によりＳｉ3Ｎ4膜１０１を除去し、続いてＳｉＯ2膜１０３をフッ酸処理により除去し、ゲート電極６８に隣接するソース領域及びドレイン領域の表面となるシリコン基板６１表面を露出する。次に、ゲート電極６８をマスクとしてイオン注入によりゲート端に自己整合的に第１のソース拡散層１０６ａと第１のドレイン拡散層１０６ｂを形成する。次に、第１のソース拡散層１０６ａと第１のドレイン拡散層１０６ｂの不純物を活性化するためのアニールを行う。
【０１０７】
次に、図５（ｄ）に示すように、表面に例えば０．０４μｍ程度のＳｉ3Ｎ4膜を堆積した後、ＲＩＥによりいわゆる側壁残しのプロセスによりＳｉ3Ｎ4膜を部分的に除去し、ゲート電極６８の側面に側壁窒化膜１０７を形成する。側壁窒化膜１０７の厚さは、側壁のゲート電極６８に接しない一端が凹部１０２の内部に含まれるように形成する。
【０１０８】
次に、側壁窒化膜１０７をマスクとしてイオン注入により第２のソース拡散層１０８ａ及び第２のドレイン拡散層１０８ｂを形成する。これにより、ソース及びドレインの抵抗を下げることができる。第１のソース拡散層１０６ａ及び第１のドレイン拡散層１０６ｂの抵抗が充分に低い場合にはこの第２のソース拡散層１０８ａ又は第２のドレイン拡散層１０８ｂの形成は行わなくてもよい。
【０１０９】
次に、全面にＳｉＯ2による層間絶縁膜６９を堆積し、ゲート電極６８をストッパとしてＣＭＰを行い平坦化する。次に、ＣＤＥにより、ゲート電極６８の上部を０．１μｍ程度後退させ、次に、上記後退させたゲート電極６８上部の溝を埋めるようにＳｉ3Ｎ4膜を堆積し、ＣＭＰにより平坦化し、保護窒化膜１０９を形成する。次に、第１のソース拡散層１０７ａ及び第１のドレイン拡散層１０７ｂへのコンタクトホールをＲＩＥにより開口する。側壁窒化膜１０７及び保護窒化膜１０９が形成されているため、マスク上でのゲート電極６８との距離をゼロとしてＲＩＥを行うことが可能である。
【０１１０】
次に、導電材料、例えばポリシリコンを開口されたコンタクトホールへ充填して配線１１０ａ及び１１０ｂを形成する。コンタクト抵抗を低減するため、配線１１０ａ及び１１０ｂの底面のシリコン基板６１表面にＴｉ等を堆積し、シリサイド化してもよい。
【０１１１】
シリサイド化によりソース及びドレインのコンタクト抵抗を低減する際には、シリコン基板６１表面がシリサイド化するため、シリサイド化した部分の底面が拡散層の接合に近くなり、リーク電流が増大する問題がある。従って、シリサイド化を行うには充分に深い拡散層を形成する必要があり、短チャネル効果を低減させるために浅い接合を形成すると一般にこの必要を満たすことが困難であった。本発明ではソース及びドレインを傾きをもってチャネル領域よりも高く位置させているため、ソース又はドレインの拡散層を深くすることができ、シリサイド化によりコンタクト抵抗を低減することが容易である。
【０１１２】
このように本実施形態によれば、チャネル領域とゲート絶縁膜との界面を定義する凹部を曲線的に形成することにより、局所的に見た場合に電流経路が直線的になるように形成される。従って、電流経路を短く形成することができ、かつ角をもつ電流経路を有する構造に比較してゲート絶縁膜１０５の耐圧の向上と、電子の易動度の劣化を防止することができる。
【０１１３】
また、チャネル領域に連なるソース及びドレインの蓄積層は、チャネル領域よりも上面に傾きをもって位置するため、短チャネル効果が抑制される。
【０１１４】
次に、凹部内部に形成されたチャネル領域の曲率半径を均一に形成することによる利点を説明する。
【０１１５】
周辺部分に比較して小さな曲率半径を持つ部分がチャネル中にある場合、この部分では大きな曲率半径を持つ周辺部分よりもゲート電極による電界が発散し、反転層に誘起されるキャリアが減少し、抵抗が高くなる。チャネル全体で均一な曲率半径を持つ場合、このキャリアの減少がチャネル全体において起こるために、基板濃度をチャネル全体において下げることにより、キャリアを全体的に増加させることができる。すなわち均一な曲率半径による凹型トランジスタでは、曲率半径の小さいあるいは角の部分を持つ凹型トランジスタに比較して抵抗を低く、しかも基板濃度を低く設定できる。低い基板濃度は、ドレイン拡散層との接合リーク電流を抑制することができる利点がある。
【０１１６】
さらに、本実施形態では、マスク上でのゲートとコンタクトの間の距離をゼロとして、自己整合的にコンタクトを形成することにより、トランジスタ作成のための面積を大幅に縮小することが可能となる。
【０１１７】
（第３実施形態）
図６は本発明の第３実施形態に係る半導体装置の全体構成を示す断面図である。本実施形態に係る半導体装置は第１実施形態の変形例であり、第１実施形態の図３（ｂ）で示したイオン注入９３又はその後の活性化アニールの条件を調節することにより、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂに不純物領域９４ａ及び９４ｂを付加したものである。
【０１１８】
図６に示すように、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂの下端がチャネル面６５の端のコーナ部分を覆って形成されており、コーナ部を覆う不純物領域９４ａ及び９４ｂが形成される。この構造では、第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂのゲート端に相当する部分に形成される蓄積層に続いて、チャネル面６５の端のコーナ部分のキャリア密度も高くなり、トランジスタ動作時に流れる電流値をさらに増大させることができる。
【０１１９】
チャネル面６５に対する不純物領域９４ａ及び９４ｂの接合深さは反転層の厚さ程度、例えば０．０１μｍ以下に形成すればよい。傾きをもつ不純物領域９４ａ及び９４ｂがゲート絶縁膜６７を介してゲート電極６８に相対する部分の表面に、動作時にゲート電極６８の電界により充分なキャリアが誘起されて蓄積層が形成され、低抵抗による電流経路が形成される。このため、例えば図２６に示した従来の平面型トランジスタの場合に電流経路を形成するために基板１内へ０．０２μｍ程度の接合深さが想定されているのと異なり、チャネル面６５に対する不純物領域９４ａ及び９４ｂの接合深さを浅く形成できるので、短チャネル効果を抑制した上で電流値を増大させることができる。
【０１２０】
このように、チャネル領域の両端に形成された、傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂへ連なるコーナ部分を覆ってごく浅い、反転層の厚さ程度のｎ型の不純物領域９４ａ及び９４ｂをさらに形成することにより、第１実施形態と同様の効果を奏するとともに、第１実施形態の場合に比較してコーナ部分におけるキャリア密度を高くすることができ、さらに高い電流値を得ることができる。
【０１２１】
（第４実施形態）
図７〜図１２は、本発明の第４実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）の製造工程を示す図である。本実施形態は、図１（ｂ）に示した第１実施形態の凹型トランジスタ構造の特徴を備えた構造を実現するための製造方法に関する。本実施形態が第１実施形態と異なる点は、活性領域６２のうち、ゲート電極６８の底面に覆われていないシリコン基板６１上に、ゲート電極６８の側面に対して傾斜をもったテーパ状の表面を有して選択的にエピタキシャル成長させた単結晶シリコンからなるエピタキシャル領域を設け、このエピタキシャル領域の傾斜をもった表面を持つ部分を、傾きをもつソース及びドレインとして用いたことにある。
【０１２２】
以下、図７〜図１２を用いて、本実施形態の凹型ＭＩＳトランジスタの製造方法を説明する。図７〜図１２において、（ａ）は半導体装置を上面から見た図で、（ａ）における１２Ａ−１２Ａ’〜１７Ａ−１７Ａ’断面図を（ｂ）に、１２Ｂ−１２Ｂ’〜１７Ｂ−１７Ｂ’断面図を（ｃ）に、１２Ｃ−１２Ｃ’〜１７Ｃ−１７Ｃ’断面図を（ｄ）にそれぞれ示す。
【０１２３】
図７（ｂ）に示すように、活性領域６２の全面にＳｉＯ2 膜１３１を例えば熱酸化法により形成し、次に、リソグラフィの技術を用いて、ゲート電極６８を形成する領域にＳｉＮ4 膜によるダミーゲート１３２を形成する。次に、活性領域６２のうちダミーゲート１３２に覆われていない領域の酸化膜を例えば希釈フッ酸により除去する。図７（ｂ）の１３１は、ダミーゲート１３２下に位置することで残存したＳｉＯ2 膜である。
【０１２４】
次に、活性領域６２上に、ダミーゲート１３２をマスクとし、シリコン基板６１を核として選択的に結晶シリコン層をエピタキシャル成長させる。ダミーゲート１３２のように、核となるシリコン結晶の分布を遮断する物質が配置された表面上に固相成長させる場合、シリコン領域の端においては連続的に真上に積み上げて成長せず、傾きをもつ表面、いわゆるファセットが現れる。本実施形態の場合、シリコン結晶において（１１１）面が最も表面エネルギーが小さく最も成長速度が遅いことを活用し、（１１１）面で、シリコン基板６１表面と約５０度の角度をなすファセットを用いる。
【０１２５】
具体的にはまず、ＬＰＣＶＤ装置内において、露出した活性領域６２のシリコン基板６１表面を例えば９００℃の水素雰囲気中で１８０秒間アニールすることにより、基板表面の自然酸化膜を除去した後、連続して同一チャンバ内において、例えば６００℃、１００Ｔｏｒｒにおいて、水素ガス１０ｓｌｍ、ＳｉＨ4 ガス１ｓｌｍの流量により、全面にアモルファスシリコンを２８秒間堆積する。
【０１２６】
さらに、連続して同一チャンバ内において、単結晶シリコンを６００℃、Ｈ2 雰囲気内において８０秒間アニールすることにより固相成長させると、基板表面シリコン単結晶が核となってアモルファスシリコンが単結晶シリコン化する。この時、ＳｉＯ2 膜１３１およびダミーゲート１３２の表面に接する部分は単結晶化せず、ＳｉＯ2 膜１３１およびダミーゲート１３２を一端として、シリコン基板６１表面に対し５０度の角度を持った側壁を形成する。
【０１２７】
このようにして、ダミーゲート１３２の形成領域に対して自己整合的にシリコン基板６１に対して傾きをもったエピタキシャルシリコン領域が、シリコン基板６１表面上に選択形成される。次に、単結晶化せずにアモルファスシリコンとして残った部分をフッ硝酸により除去し、図７（ｂ）に示す選択成長エピタキシャル領域１３３が形成される。
【０１２８】
次に、図８（ｂ）に示すように、選択成長エピタキシャル領域１３３上およびダミーゲート１３２を覆って、例えば１０ｎｍのＳｉＯ2 膜１４１をＣＶＤ法により形成する。エピタキシャル領域１３３上に形成されたＳｉＯ2 膜１４１は次工程のイオン注入１４２のための保護膜として働く。一方、ダミーゲート１３２の側面下端とエピタキシャル領域１３３の端とが接する領域の上のＳｉＯ2 膜１４１は、ゲート絶縁膜１７１の厚さとの差に基づいて後に形成するゲート電極６８のソース及びドレイン側の端部を、傾きをもつソース及びドレイン上に形成するための膜であり、後に図１１（ｂ）で図示する傾きをもつゲート端部１７２の形状を決定する。このＳｉＯ2 膜１４１の堆積により厚みを帯びた活性領域とゲート電極形成領域を図８（ａ）の１４３に示す。
【０１２９】
次に、ｎ型不純物のイオン注入１４２を行う。このイオン注入１４２の後、例えば９００℃３０秒ＲＴＡによる活性化を兼ねた熱拡散アニールによって、注入した不純物を後に形成する図１１（ｂ）に示す傾きをもつゲート端部１７２と相対する領域まで拡散させ、図９（ｂ）に示す第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成する。選択成長エピタキシャル領域１３３の傾きをもつ表面上にイオン注入１４２を行うことにより、同時にエピタキシャル領域１３３の傾きをもった表面にエピタキシャル層ファセットによる傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成する。イオン注入１４２の条件は、例えば第１実施形態の場合と同じでもよい。
【０１３０】
次に、装置全面にポリシリコンを堆積した後、ＣＭＰ１５３を用いて、ダミーゲート１３２をストッパとして上層のポリシリコンを除去し、ダミーゲート１３２の上端を露出したポリシリコン膜１５４を形成する。なお、装置全面に堆積する材料としてはポリシリコンに限らず、例えばＴＥＯＳ等、ダミーゲート１３２の材料に応じて種々変更可能である。
【０１３１】
次に、図１０（ｂ）に示すように、ホット燐酸を用いてダミーゲート１３２を除去し、ゲート電極部分に対応する凹部１６１を形成する。この凹部１６１はゲート絶縁膜１７１およびゲート電極６８を埋め込み形成する領域である。
【０１３２】
ゲート電極６８形成に先立って、必要に応じてポリシリコン膜１５４およびフォトレジスト等をマスクとして、凹部に選択的にＶth制御のためのチャネルイオン注入１６２を行う。この段階でチャネルイオン注入１６２を行うことにより、イオン注入層１６３をチャネル領域に選択的に形成することができる。この方法により、非選択的なチャネルイオン注入を用いた場合と比較して、第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂが形成される領域の不純物濃度を低くすることができ、ソース及びドレインの接合リーク電流を低くすることができ、さらに、接合容量も小さくすることができる。
【０１３３】
次に、凹部１６１の底面及び側壁に形成されているＳｉＯ2 膜１３１及び１４１を除去する。この除去した後の凹部１６１は、底面と側壁の間に第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂの側面と同じ傾きのテーパ部をもつ。すなわち、凹部１６１の側壁に形成されていたＳｉＯ2 膜１４１の厚さ分だけ凹部１６１の側壁は広がるが、ＳｉＯ2 膜１４１はエピタキシャル領域１３３の傾きをもった側面に形成されているため、ＳｉＯ2 膜１４１を除去するとともに傾きをもったエピタキシャル領域１３３の一部が露出するからである。
【０１３４】
次に、図１１（ｂ）に示すように、凹部１６１内にゲート絶縁膜１７１を例えば熱酸化等により形成する。なお、ゲート絶縁膜１７１としては、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜を用いてもよい。このゲート絶縁膜１７１はＳｉＯ2 膜１４１よりも薄く、例えば３．５ｎｍのＳｉＯ2 膜により形成する。このように、ＳｉＯ2 膜１４１よりも薄いゲート絶縁膜１７１を形成することにより、ゲート絶縁膜１７１及び第１のソース拡散層１５１ａの境界面並びにゲート絶縁膜１７１及び第１のドレイン拡散層１５１ｂの境界面を、領域１５１ａ及び１５１ｂの側面と同じ傾きをもつゲート端部１７２にすることができる。
【０１３５】
次に、ゲート電極６８を形成するため、凹部１６１内を充填するように導電膜を全面に堆積し、その後凹部１６１外部の導電膜をＣＭＰ法により研磨除去する。ゲート電極６８の両端の傾きをもつゲート端部１７２に相対する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂが蓄積層として動作する部分となる。ゲート電極６８を形成する導電膜としては、メタル膜を用いることができる。これは、ソース及びドレインの活性化の高温アニール工程を終えているためにゲート電極６８が高温過程の影響を受けないためである。具体的には例えばＴｉＮとＡｌの積層構造が用いられる。
【０１３６】
次に、図１２（ｂ）に示すように、ＣＤＥ法によりポリシリコン膜１５４を除去して層間絶縁膜６９を全面に形成する。ＣＤＥ法によりポリシリコン膜１５４を除去するためには、ゲート電極６８に用いた導電性膜の種類に応じて、ゲート電極６８上に絶縁膜層のキャップを用いる等した上で、ＣＭＰ法等によりポリシリコン膜１５４上の絶縁膜を除去し表面露出した後に行う。層間絶縁膜６９を形成した後の工程は第１実施形態の場合と同じである。
【０１３７】
以上の工程により作成された凹型トランジスタにおいて、第１実施形態での基板表面６６に対応する面は、エピタキシャル層表面１３４である。凹型トランジスタ構造のチャネル面６５はシリコン基板６１の表面であり、第１実施形態においてＲＩＥ法によりエッチングされたシリコン基板６１表面をチャネル面６５として用いたのと異なっている。
【０１３８】
なお、以上の工程では窒化膜によるダミーゲート１３２を用いて固相成長により（１１１）面を用いてシリコン基板６１表面とほぼ５０度の傾きをもつソース及びドレインのための選択的エピタキシャル領域１３３を形成したが、これに代えて、例えばより緩やかな約３０度の傾きをもつ（３１１）面を用いることができる。この場合、ＳｉＯ2 膜５０ｎｍ，窒化膜５０ｎｍの積層膜によるダミーゲートを用い、気相成長により選択的エピタキシャル領域を形成する。
【０１３９】
本実施形態によれば、ダミーゲート１３２製造時にリソグラフィで決まるゲート位置と自己整合的に傾きをもつソース及びドレインの位置が決定されるために、第１実施形態の場合に凹部形成時と内部のゲート電極形成時に別個のリソグラフィ過程を必要としたことに比較して、チャネル長ばらつきの要因が少ない。
【０１４０】
また、チャネル面６５がＲＩＥ法によるエッチングにさらされることなく、エッチング時のシリコン基板６１表面へのダメージを受けない。選択的エピタキシャル領域１３３を用いることにより、平面型トランジスタと同様の良質のシリコン表面を用いたままで、凹型トランジスタの短チャネル効果抑制の利点を活用することができる。エピタキシャル領域１３３のゲート電極６８に隣接する部分の表面を斜めに成長させることにより、傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成することができる。
【０１４１】
また、本実施形態では、ゲート電極６８下のチャネル部分に選択的にしきい電圧制御用のイオン注入層１６３を形成できる。本実施形態で用いた選択エピタキシャル層を実現するためには、ゲート電極６８を設ける領域を除いて選択的にシリコン層をエピタキシャル成長させるために、Ｓｉ3 Ｎ4 を用いたダミーゲート１３２を用いる。即ち、ダミーゲート１３２を用いてトランジスタの他の部分を製造した後に、ダミーゲート１３２を除去し、いわゆるダマシン工程（象眼工程）を用いてゲート電極６８を埋め込み形成（ダマシンゲート）する。このダマシンゲート工程を用いることにより、チャネル部分のみに選択的にイオン注入を行うことができる。
【０１４２】
（第５実施形態）
図１３〜図１４は、本発明の第５実施形態の凹型ＭＩＳトランジスタを説明する図である。本実施形態は図１（ｂ）に示した本発明の第１の凹型ＭＩＳトランジスタ構造の特徴を備えた構造を実現するための製造方法に関する。本実施形態はその製造工程の途中までは第４実施形態と同じであり、本実施形態が第４実施形態と共通する部分の詳細な説明は省略する。
【０１４３】
第４実施形態では、第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂへのコンタクトホール７３ａ，７３ｂをゲート電極６８から離してエピタキシャル領域１３３上に形成している。これは、ゲートと配線の間の短絡を防止するため、リソグラフィの技術とＲＩＥ法によるエッチングにより層間絶縁膜６９にコンタクトホール７３ａ，７３ｂを開孔する際に、ゲート電極６８と配線７０ａ，７０ｂとの分離を図る必要があり、距離を充分に取ることによってこれを実現しているためである。一方、集積回路の微細化を実現するためには、コンタクトホール７３ａ，７３ｂとゲート電極６８との距離を小さくすることが望ましい。
【０１４４】
そこで、本実施形態では傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂ上に窒化膜による側壁１９１を形成して、マスク上でのゲートとコンタクト間の距離を実質的にゼロとして、自己整合的にコンタクトを形成し、トランジスタ作成のための面積を大幅に縮小することを実現している。
【０１４５】
図１３及び図１４を用いて、本実施形態の凹型ＭＩＳトランジスタの製造方法を説明する。ダミーゲート１３２を用いて第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成し、ダミーゲート１３２を除去して凹部１６１を形成し、イオン注入層１６３を形成するまでの工程は、第４実施形態に示した図７〜図１０の工程と同じである。
【０１４６】
図１０〜１５に示した工程の後、図１３〜１８に示すように、凹部１６１の底面及び側壁に形成されたＳｉＯ2 膜１３１及び１４１を除去し、凹部１６１内にゲート絶縁膜１７１を例えば熱酸化等により形成する。このゲート絶縁膜１７１はＳｉＯ2 膜１４１よりも薄く形成することにより、シリコン基板６１表面に対して傾きをもつゲート端部１７２が形成される。
【０１４７】
次に、凹部１６１内を充填するように導電膜を全面に堆積し、その後凹部外部の導電膜をＣＭＰ法により研磨除去する。その後、凹部１６１内ゲート電極６８の上部をＲＩＥ法により１０ｎｍエッチングした後、窒化膜を堆積する。そして、この窒化膜の堆積後、ＣＭＰ法により凹部１６１外の窒化膜を研磨除去し、ゲート電極６８に対する保護窒化膜１９２を形成する。
【０１４８】
次に、ポリシリコン膜１５４の表面を例えばフッ酸処理により清浄化した後、ポリシリコン膜１５４をＣＤＥ法により除去する。次に、全面に例えば厚さ２０ｎｍ程度のＳｉ3 Ｎ4 膜を堆積した後、このＳｉ3 Ｎ4 膜をＲＩＥ法により全面エッチングすることにより、いわゆる側壁残しにより、傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂ上にＳｉ3 Ｎ4 からなる側壁１９１を形成する。このＳｉ3 Ｎ4 膜の堆積により厚みを帯びた活性領域とゲート電極形成領域を図１３（ａ）の１９４に示す。
【０１４９】
次に、図１４（ｂ）に示すように、層間絶縁膜６９を全面に堆積し、ＲＩＥ法によりコンタクトホール２０１ａ，２０１ｂを開孔する。本実施形態のコンタクトホール２０１ａ及び２０１ｂのマスクパターンはゲート電極６８との距離がゼロ又はゲート電極６８にオーバーラップするようにデザインされており、ソース及びドレイン上へのコンタクトを開孔するためのＲＩＥがゲート電極６８と近接して行われても、側壁１９１及び保護窒化膜１９２によりゲート電極６８が保護されているために、ゲート電極６８に短絡することなく、コンタクトホールに配線２０３ａ及び２０３ｂを埋め込み形成することができる。
【０１５０】
本実施形態では、第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂと同じ傾きをもつゲート端部１７２の外側の表面にＳｉ3 Ｎ4 側壁１９１を形成することにより、凹型チャネルＭＩＳトランジスタにおける短チャネル効果を抑制しつつ、ゲート電極６８とソース及びドレイン間の距離を離すことにより寄生容量を抑制することができる。さらに、配線２０３ａ，２０３ｂを自己整合コンタクトを用いて形成することによりトランジスタ面積を縮小し、さらに、チャネルと配線２０３ａ，２０３ｂの間の距離を最小にして寄生抵抗を抑制することができる。
【０１５１】
また、本実施形態では、第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂの蓄積層と配線２０３ａ，２０３ｂを接続する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂの絶縁膜１７１及び１９１との表面が直線的に形成されているため、電流経路を短くして寄生抵抗をさらに小さくすることができ、トランジスタのさらなる低抵抗化を実現できる。
【０１５２】
（第６実施形態）
図１５〜図１９は本発明の第６実施形態を説明するための図である。本実施形態は第１実施形態と同じくＲＩＥを用いて凹部を形成するが、ソース及びドレインの形成方法が異なっている。
【０１５３】
具体的には、第１実施形態が凹部，ゲート絶縁膜６７及びゲート電極６８形成の後に傾きをもつソース拡散層７１ａ及びドレイン拡散層７１ｂを形成しているのに対し、本実施形態では、凹部形成前のシリコン基板６１表面にソース及びドレインとなる不純物領域を形成し、このシリコン基板６１表面を傾きをもつ側面を伴ってエッチングすることにより、傾きをもつソース拡散層及びドレイン領域を形成していることである。以下、図１５〜図１９に沿って本実施形態の製造工程を説明する。
【０１５４】
まず、図１５（ｂ）に示すように、ｐ型のシリコン基板６１上に、活性領域６２の周辺部に素子分離絶縁膜６４を形成する。例えば、反応性イオンエッチング（ＲＩＥ）法を用いて深さ約０．３５μｍ程度のトレンチを掘り、このトレンチ内にＳｉＯ2 などの絶縁膜６４を埋め込むことにより、ＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離を行う。次に、活性領域６２上に厚さ１０ｎｍ程度の犠牲ＳｉＯ2 膜２１１を例えば熱酸化法により形成した後、しきい電圧調整のためのチャネルイオン注入層を形成し（図示せず）、次に、ソース及びドレインの不純物領域となる濃度３×１０20ｃｍ-3程度の不純物領域２１２をイオン注入を用いて形成する。
【０１５５】
なお、同一基板にｎチャネルおよびｐチャネルのＭＩＳトランジスタを形成するいわゆるＣＭＯＳ（Complementary Metal-Oxide-Semiconductor ）構造の場合には、シリコン基板６１のｎチャネルトランジスタ形成領域にはｐ型ウェルを形成した後ｎ型不純物領域として２１２を形成する。以下、本実施形態ではｎチャネルトランジスタの場合について説明する。ｐチャネルトランジスタの場合には不純物の型を逆にすればよい。また、ソース及びドレインとなる不純物領域２１２は、活性領域６２内全面に成長させた高濃度エピタキシャル領域により形成してもよい。
【０１５６】
次に、図１６（ｂ）に示すように、例えば第１実施形態の図２（ｂ）において凹部９２を形成したのと同様に、例えばゲート電極を形成する場合と同じフォトレジストパターンを有するマスクを用いて凹部２２１を形成し、ＲＩＥダメージ回復処理をする。この回復処理に続いて、不純物領域２１２の活性化を例えば８００℃５分程度の熱処理により行い、ソース拡散層２１２ａ及びドレイン拡散層２１２ｂを形成する。
【０１５７】
凹部２２１が形成された領域近傍は、活性領域６２中に凹型トランジスタのチャネル部及び傾きをもつソース及びドレインを形成するための領域であり、シリコン基板６１を傾きをもって選択的にエッチングすることにより得られる。凹部２２１のテーパ状の側面がシリコン基板６１表面となす角度は、後に形成する図１８のゲート電極６８及びソース拡散層２１２ａ並びにゲート電極６８及びドレイン拡散層２１２ｂの間の寄生容量が小さくなるように垂直面に対して大きく、また、ゲート電極６８に隣接するソース拡散層２１２ａ及びドレイン拡散層２１２ｂの実効的厚みを充分に与えて寄生抵抗が小さくなるように水平面に対して小さくなるようにＲＩＥ条件を設定することにより調整し、例えばシリコン基板６１表面に対して垂直な面に対して６０°の角度をもって形成する。
【０１５８】
なお、ゲート電極６８のマスクを用いて凹部２２１を形成する際に、素子分離絶縁膜６４の充分な厚みを残して、ゲートからコンタクトへ連なる部分の素子分離絶縁膜６４にも凹部を形成してもよい。
【０１５９】
次に、図１７（ｂ）に示すようにゲート絶縁膜６７を形成した後、ゲート電極６８を、そのエッジが凹部２２１の内部に含み、チャネル面６５の領域よりも外側に位置し、かつ、ゲート電極６８及びソース拡散層２１２ａ並びにゲート電極６８及びドレイン領域２１２ｂがゲート絶縁膜６７を介して相対して重なり合う領域を持つように形成する。
【０１６０】
ゲート絶縁膜６７は、低温プロセスによる絶縁膜を含む積層膜を用いる。すなわち、ゲート絶縁膜６７は熱処理により形成するが、ソース及びドレインとなる不純物領域２１２がゲート絶縁膜６７よりも先に形成されるため、第１実施形態の場合と異なり、不純物領域２１２の接合面がチャネル面６５よりもシリコン基板６１側に深くならないように考慮する必要があるからである。具体的には、ゲート絶縁膜６７の材料として、例えばＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜を用いる。
【０１６１】
また、ゲート電極６８がゲート絶縁膜６７を介して不純物領域２１２と相対して重なり合う領域を持つようにパターニングするのは、チャネル面６５の深さより浅く位置して、動作時にチャネル反転層に連なるソース及びドレインの蓄積層を形成する領域を形成するためである。なお、凹部２２１を形成した際に素子分離絶縁膜６４にも凹部を形成すれば、素子分離絶縁膜６４上のゲート配線の厚みをこの凹部の厚み分だけ厚くすることができ、ゲート配線の抵抗を小さくすることができる。
【０１６２】
次に、図１８〜図１９に示すように、全面にＳｉＯ2 からなる層間絶縁膜６９を形成した後、第１実施形態において説明したのと同様のプロセスを用いて、コンタクトホール７３ａ，７３ｂを設けて配線７０ａ，７０ｂを形成し、図示しないパッシベーション膜を全面に形成することにより、第４実施形態のトランジスタ部分製造工程が完了する。第４実施形態における傾きをもつソース拡散層及びドレイン領域を図１８（ａ）に斜線で示す。
【０１６３】
図２０は本実施形態の変形例に係る凹型ＭＩＳトランジスタの全体構成を示す図であり、図２０（ａ）は上面図、図２０（ｂ）〜（ｄ）はそれぞれ、図２０（ａ）における２５Ａ−２５Ａ’断面図、２５Ｂ−２５Ｂ’断面図、２５Ｃ−２５Ｃ’断面図を示す。以下の変形例において、第１実施形態と共通する部分には同一の符号を付し、詳細な説明は省略する。
【０１６４】
図１（ｂ）に示した第１実施形態の場合では、ゲート電極６８に隣接する第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂのゲート絶縁膜６７との境界面のみならず、シリコン基板６１との境界面もシリコン基板６１表面に対して傾きをもって形成しているが、本変形例では図２０（ｂ）に示すように、ソース拡散層１１１ａ及びドレイン拡散層１１１ｂのうち、主な電流経路となるゲート絶縁膜６７との境界面部分のみをシリコン基板６１表面に対して傾きをもって形成し、シリコン基板６１との境界面部分は接合深さをチャネル面６５に対してゼロ又はマイナスに保ってシリコン基板６１表面と平行に形成したものである。
【０１６５】
本変形例におけるトランジスタ動作時の主な電流経路は、本実施形態の場合と同様である。また、チャネル面６５よりも上面にソース拡散層１１１ａ及びドレイン拡散層１１１ｂが形成されており、またこのソース拡散層１１１ａ及びドレイン拡散層１１１ｂはシリコン基板６１表面に対して傾きをもって形成されているため、短チャネル効果を抑制し、かつ寄生抵抗と寄生容量を低減できる点は、本実施形態と同様である。
【０１６６】
本変形例が本実施形態と異なるのは、第１実施形態と同様に、ソース及びドレインをゲート電極６８の形成後に形成している点である。この場合でも、本実施形態とほぼ同じ構造を実現することができる。
【０１６７】
（第７実施形態）
図２１は本発明の第７実施形態に係る半導体装置の全体構成を示す断面図である。本実施形態は第１実施形態の変形例であり、第１実施形態と共通する部分の説明は省略する。本実施形態では、電流経路の曲率半径を曲線を用いて大きくすることにより、局所的に見た場合に電流経路が直線的になるように形成し、短チャネル効果を抑制しつつ、電流経路を短く形成する。
【０１６８】
本実施形態に係る半導体装置の製造工程は第１実施形態とほぼ同じである。本実施形態では、第１実施形態の図２〜図７の凹部９２をＲＩＥを用いて形成する際に、エッチング条件を調節することにより、凹部９２の傾きをもつ側面またはチャネル領域を定義する面を丸みをもって形成する。
【０１６９】
また、ソース及びドレインは、第１のソース拡散層２６１ａ及び第１のドレイン拡散層２６１ｂのみならず、その厚みを補うため、さらに第２のソース拡散層２６２ａ及び第２のドレイン拡散層２６２ｂを形成する。
【０１７０】
ゲート絶縁膜２６３を形成した後、ゲート電極６８のエッジを凹部２２１の内部に含み、チャネル領域よりも外側に位置するように、かつ、ゲート電極６８がゲート絶縁膜２６３を介して第１のソース拡散層２６１ａ及び第１のドレイン拡散層２６１ｂと相対して重なり合う領域を持つように形成する。
【０１７１】
本実施形態では、従来の凹型トランジスタに比較して、以下の点が異なる。図２９（ａ）に示す従来の凹型トランジスタより、電流経路が丸みを持っており、短縮されている。これは、エッチング条件の調節によりチャネル領域からソース拡散層２６１ａ及びドレイン拡散層２６１ｂにかけて丸みをもって形成されているためである。また、ゲート電極６８の側面に形成されたゲート絶縁膜２６３を丸みをもって形成することにより、ゲート電極６８とソース及びドレインの間の絶縁膜の実効的な膜厚を厚くして寄生容量を抑制している。また、チャネル領域に連なるソース及びドレインの蓄積層は、チャネル領域よりも上面に傾きをもって位置し、短チャネル効果を抑制している。従って、チャネルから蓄積層への電流経路も丸みをもって形成されているため、電流量の減少を防止することができる。
【０１７２】
第１実施形態では、図２９（ａ）の通常の凹型トランジスタのチャネル面６５の両端のコーナ部分に対して、その角度を鋭角から鈍角にすることによりキャリア分布を直線に近くしているが、本実施形態ではチャネル領域の両端の鈍角のコーナ部分をさらに角をもたないなだらかな構造にすることにより、ゲート絶縁膜２６３の耐圧の向上と、コーナ部分の電子の移動度劣化を防ぐことを実現している。
【０１７３】
また、チャネルのコーナ部分をなだらかに形成した従来の凹型トランジスタよりも曲率半径を大きく形成することができ、より効果的に耐圧向上または移動度劣化防止を図ることができる。
【０１７４】
また、凹部内部に形成されたチャネル領域の曲率半径を均一に形成することによる利点は第２実施形態と同様である。
【０１７５】
（第８実施形態）
図２２は本発明の第８実施形態に係る半導体装置の全体構成を示す断面図である。本実施形態について第６実施形態と共通する部分の説明は省略する。
【０１７６】
本実施形態は、平面トランジスタにおけるいわゆる埋め込みチャネル型トランジスタに本発明を適用したものである。埋め込みチャネルトランジスタはチャネル部分にソース及びドレインと同型の領域を設けることにより、ゲート電極６８の仕事関数に応じてしきい電圧を所望の値に調節することができ、いわゆるＣＭＯＳ回路において特に有効である。
【０１７７】
例えばｎ型トランジスタの場合、ｐ型のシリコン基板６１の上に、ｎ型の埋め込みチャネル２７１を介してゲート絶縁膜６７とゲート電極６８を形成している。本実施形態では、第４実施形態の図１６（ｂ）の凹部２２１をＲＩＥを用いて形成する際に、エッチング条件を調節しエッチングの深さを不純物領域２１２の接合面よりも浅くすることにより、埋め込みチャネル２７１を形成している。
【０１７８】
図２２の埋め込みチャネル型凹型トランジスタでは、ゲート電極６８のエッジを、凹部２２１の内部に含み、かつ凹部２２１の傾きをもつ側面の上に位置するように形成する。埋め込みチャネル型であるため、ソース及びドレインの極性と埋め込みチャネル２７１の極性とが同じになる。従って、図２９（ｂ）の従来の凹型トランジスタを埋め込みチャネルとした場合における凹部側面の反転層４７と凹部底面の反転層４６はそれぞれ蓄積層へ置き換えられる（図示せず）。
【０１７９】
対応する電流経路は、図２９（ａ）の従来の凹型トランジスタ構造において矢印で示したものと同じである。図２２の本実施形態における電流経路を一点鎖線で示す。
【０１８０】
図２２の構造が他の実施形態と比較して、前述のようにしきい電圧の調節ができるということの他に優れている点を説明する。埋め込み型チャネルでないチャネル面６５の両端のコーナ部分が露出する他の実施形態の構造において、このコーナ部分にチャネル反転層を形成する場合、コーナ部分で電界が発散することにより、コーナ部分のキャリア密度はチャネル面６５でのキャリア密度よりも低くなり、電流値の低下をもたらす。
【０１８１】
図２２の凹型トランジスタにおいては、チャネル面６５の両端のコーナ部分の鋭角な部分を露出させず不純物領域で覆うことにより、コーナ部分におけるキャリア密度を高くし、コーナ部の低いキャリア密度に起因する電流低下を抑制している。
【０１８２】
第６，７，８実施形態が第１実施形態と比較して優れている点は、第１実施形態では凹部９２の内部に形成されたゲート電極６８をマスクとしてソース拡散層及びドレイン拡散層を形成するためのイオン注入９３を行うため凹部９２とゲート電極６８との位置ずれが生じる場合、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂが非対称的に形成されるのに対し、第６〜第８実施形態では予め対称的に形成された不純物領域をエッチングすることにより凹部１６１を形成するため、ゲート電極６８と不純物領域の位置ずれが生じず、ソース及びドレインの下端が常に対称に形成されることである。
【０１８３】
また、第４実施形態と比較して第６，７，８実施形態が優れている点は、第４実施形態が選択エピタキシャル領域１３３を形成するためにダミーゲートを用いて工程が複雑であるのに対し、本実施形態ではプロセスステップ数が少なく、工程が短いため低コストにできることである。
【０１８４】
（第９実施形態）
図２３〜図２４は本発明の第９実施形態に係る半導体装置を説明するための図である。本実施形態は、第６実施形態の図１５〜２０に示した構造を実現するものである。
【０１８５】
本実施形態に係る半導体装置が第２実施形態と異なる点は、第２実施形態が選択エピタキシャル領域１３３，ゲート絶縁膜６７及びゲート電極６８形成の後に、エピタキシャル層ファセットによる傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成しているのに対し、本実施形態では、高濃度の不純物を含んでエピタキシャル領域２８１ａ及び２８１ｂをソース及びドレインとなる不純物領域として形成することにより、ゲート絶縁膜１７１との境界面が傾きをもち、かつシリコン基板６１との接合面がシリコン基板６１表面と平行な傾きをもつソース及びドレインを形成していることである。このソース及びドレインの形成は、第４実施形態と同様の製造工程による。
【０１８６】
以下、本実施形態の製造工程を第２実施形態と比較しながら説明する。まず、図２３（ａ）に示すように、ダミーゲート１３２の形成されたシリコン基板６１上に、選択エピタキシャル層不純物領域２８１ａ及び２８１ｂを形成する。この選択エピタキシャル層不純物領域２８１ａ及び２８１ｂが形成された領域は、図７（ｂ）で選択エピタキシャル領域１３３を形成した領域と同じ領域である。
【０１８７】
本実施形態では、全面にアモルファスシリコンを堆積する際、水素ガスおよびＳｉＨ4 ガスに加えて、例えばアルシンＡｓＨ3 ガス２０ｓｃｃｍを供給する。選択成長エピタキシャル領域１３３と選択成長エピタキシャル層不純物領域２８１ａ及び２８１ｂの異なる点は、選択成長エピタキシャル領域１３３が不純物を含まない結晶シリコン層として形成されているのに対し、選択成長エピタキシャル層不純物領域２８１ａ及び２８１ｂは上記の条件により高濃度の不純物、すなわち例えばｎ型の凹型ＭＯＳＦＥＴの場合、３×１０20ｃｍ-3程度のＡｓを含んで形成される。
【０１８８】
次に、装置全面にＳｉＯ2 膜１４１を保護膜として形成する（図２３（ｂ））。この点、図８（ｂ）と同じであるが、本実施形態ではイオン注入１４２，活性化アニールは行わない。選択成長エピタキシャル層不純物領域が既に高濃度の不純物を含んで形成されているため、不純物を注入する必要がないからである。次に、ダミーゲート１３２の上層を露出したポリシリコン膜１５４を形成する（図２３（ｃ））。この点、図１１（ｂ）と同じである。
【０１８９】
以降のプロセスは第２実施形態と同様に行われ、完成した凹型トランジスタを図２４〜２９に示す。図２４（ａ）は上面図、図２４〜図２９の（ｂ）〜（ｄ）はそれぞれ図２４（ａ）の２９Ａ−２９Ａ’断面図、２９Ｂ−２９Ｂ’断面図、２９Ｃ−２９Ｃ’断面図である。
【０１９０】
本実施形態は第２実施形態と比較して、ソース及びドレインの不純物領域形成のためのイオン注入１４２とその活性化アニール工程が省略され、プロセスが簡単化されている。また、傾きをもつソース及びドレインを形成するための不純物領域２８１ａ及び２８１ｂが予めシリコン基板６１上に形成された後に、ゲート絶縁膜１７１および傾きをもつゲート端部１７２が形成されるため、ゲート電極６８のエッジを、傾きをもつソース・ドレイン不純物領域の接合位置よりもチャネルに対して外側に、かつ傾きをもつソース及びドレインを含む凹部の側面上に自動的に形成でき、ゲート電極６８がゲート絶縁膜１７１を挟んでソース及びドレインと重なる領域を持って自動的に形成される。
【０１９１】
本実施形態は第６実施形態と同様に、接合面がシリコン基板６１表面と平行な傾きをもつソース及びドレインとなる不純物領域２２１ａ及び２２１ｂを有している。本実施形態が第６実施形態に比較して備えている利点は、凹部を形成するためにＲＩＥを用いずチャネル部上の窒化膜をマスクとした選択エピタキシャル成長を用いているために、チャネルが形成される基板表面がエッチング時のダメージを受けず、窒化膜で保護された基板表面をチャネルに用いることができる。
【０１９２】
また、選択エピタキシャル成長を用いて自己整合的に傾きをもつ不純物領域２８１ａ及び２８１ｂによりソース及びドレインが形成されるために、第６実施形態において凹部形成時と凹部内部のゲート電極６８形成時にそれぞれリソグラフィプロセスを行い、高精度の位置合わせを必要としたことに比較して、構造ばらつきの要因が少ない。
【０１９３】
さらに、第６実施形態では図１５（ｂ）の素子分離絶縁膜６４を形成した後、図１６（ｂ）に示すように、凹部２２１を素子分離絶縁膜６４の側面が露出するようにエッチングするが、素子分離絶縁膜６４の側面の傾き等の形状により、側面が露出されずシリコン部分が残り、素子特性に影響を与える可能性がある。本実施形態の場合には、基板内の凹部を形成せず図２３（ｃ）に示すように基板上に選択的に形成したエピタキシャル層を用いてソース及びドレインを凸部として形成する。また、この凹部形成とともに、チャネル部および傾きをもつソース及びドレインを凹部として形成するため、図２３（ｂ）の素子分離絶縁膜６４の側面は露出されず、第６実施形態でのこの側面の形状が素子特性に与える影響を避けることができる。
【０１９４】
（第１０実施形態）
図２５は本発明の第１０実施形態に係る半導体装置の全体構成を示す断面図である。本実施形態は、第９実施形態に係る半導体装置の製造方法を埋め込みチャネル型凹型トランジスタに適用した場合を示す。第９実施形態と共通する部分は説明を省略し、以下第９実施形態と異なる点を説明する。
【０１９５】
本実施形態に係る埋め込みチャネル型凹型トランジスタは、活性領域の表面にも埋め込みチャネル不純物領域３０１が形成される。すなわち、ゲート電極６８の底部に、ゲート絶縁膜１７１を介して相対する部分のシリコン基板６１表面に、ソース及びドレインと同じ極性を持った不純物領域３０１が形成される。この埋め込みチャネル型凹型トランジスタは、第８実施形態と同様にＣＭＯＳ回路において特に有効である。
【０１９６】
本実施形態は、第９実施形態と同様の製造方法によって製造されるが、図２３（ｂ）のＳｉＯ2 膜１３１を形成する前に、活性領域６２の上に、例えばイオン注入により、埋め込みチャネル不純物領域３０１を形成した後、第９実施形態で説明したプロセスと同様のプロセスを行う。これにより、ソース及びドレインとなるエピタキシャル領域２８１ａ及び２８１ｂ間を、同じ極性を持った領域３０１で接続することができる。
【０１９７】
このように本実施形態によれば、第８実施形態と第９実施形態で示した利点をともに備えた構造を実現することができる。
【０１９８】
なお、上記実施形態において、ソース又はドレインのいずれか一方について本発明に示された構造を有し、また他方については従来構造を有するものであっても本発明の効果を奏することはもちろんである。
【０１９９】
【発明の効果】
以上説明したように本発明によれば、ゲート電極とソース及びドレインが相対する領域を有する。従って、この相対する領域が蓄積層として動作するため、広がり抵抗が除かれ、低抵抗率かつ長さの短い電流経路によりチャネルとコンタクトが結ばれて寄生抵抗を低減できる。
【０２００】
また、上記蓄積層として動作させる領域がチャネル領域よりも浅い位置に形成されており、チャネル領域と同一平面に蓄積層として動作させる領域を形成する必要がなく、短チャネル効果を抑制することができる。
【０２０１】
また、ゲート電極の側面のソース及びドレインが半導体層表面に対して傾きをもって形成されるため、ゲート電極及びソース並びにゲート電極及びドレインの間隔が広がり、寄生容量の低減を図れる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の全体構成を示す図。
【図２】同実施形態に係る半導体装置の製造工程を示す図。
【図３】同実施形態に係る半導体装置の製造工程を示す図。
【図４】同実施形態に係る半導体装置の要部を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の全体構成を示す図。
【図６】本発明の第３実施形態に係る半導体装置の全体構成を示す断面図。
【図７】本発明の第４実施形態に係る半導体装置の製造工程を示す図。
【図８】同実施形態に係る半導体装置の製造工程を示す図。
【図９】同実施形態に係る半導体装置の製造工程を示す図。
【図１０】同実施形態に係る半導体装置の製造工程を示す図。
【図１１】同実施形態に係る半導体装置の製造工程を示す図。
【図１２】同実施形態に係る半導体装置の製造工程を示す図。
【図１３】本発明の第５実施形態に係る半導体装置の製造工程を示す図。
【図１４】同実施形態に係る半導体装置の製造工程を示す図。
【図１５】本発明の第６実施形態に係る半導体装置の製造工程を示す図。
【図１６】同実施形態に係る半導体装置の製造工程を示す図。
【図１７】同実施形態に係る半導体装置の製造工程を示す図。
【図１８】同実施形態に係る半導体装置の製造工程を示す図。
【図１９】同実施形態に係る半導体装置の製造工程を示す図。
【図２０】同実施形態の変形例に係る半導体装置の全体構成を示す図。
【図２１】本発明の第７実施形態に係る半導体装置の全体構成を示す図。
【図２２】本発明の第８実施形態に係る半導体装置の全体構成を示す図。
【図２３】本発明の第９実施形態に係る半導体装置の全体構成を示す図。
【図２４】同実施形態における半導体装置の製造工程を示す図。
【図２５】本発明の第１０実施形態に係る半導体装置の全体構成を示す図。
【図２６】従来の平面型トランジスタの全体構成を示す断面図。
【図２７】従来の平面型トランジスタの動作時の電子濃度分布を示す図。
【図２８】従来の平面型トランジスタの電流密度分布を示す図。
【図２９】従来の凹型トランジスタの全体構成を示す図。
【図３０】従来の斜め基板表面を有するソース領域及びドレイン領域を備えたトランジスタの全体構成を示す断面図。
【符号の説明】
６１…シリコン基板
６２…活性領域
６３…素子分離領域
６４…素子分離絶縁膜
６５…チャネル面
６６…基板表面
６７，１０５，１７１，２６３…ゲート絶縁膜
６８…ゲート電極
６９…層間絶縁膜
７０ａ〜７０ｃ，１１０ａ，１１０ｂ，２０３ａ，２０３ｂ…配線
７１ａ，７１ｂ，１０６ａ，１０６ｂ，１５１ａ，１５１ｂ，２６１ａ，２６１ｂ…第１のソース及びドレイン拡散層
７２ａ，７２ｂ，１０８ａ，１０８ｂ，１５２ａ，１５２ｂ，２６２ａ，２６２ｂ…第２のソース及びドレイン拡散層
７３ａ〜７３ｃ，２１０ａ，２０１ｂ…コンタクトホール
９１，１０３，１３１，１４１…ＳｉＯ2膜
９２，１０２，１０４，１６１，２２１…凹部
９３，１４２，１６２…イオン注入
１０１…Ｓｉ3Ｎ4膜
１０７…側壁窒化膜
１０９，１９２…保護窒化膜
９４ａ，９４ｂ，２１２，３０１…不純物領域
１３２…ダミーゲート
１３３，２８１ａ，２８１ｂ…エピタキシャル領域
１３４…エピタキシャル層表面
１７１…絶縁膜
１７２…ゲート端部
１５３…ＣＭＰ
１５４…ポリシリコン膜
１６３…イオン注入層
１９１…側壁
１１１ａ，１１１ｂ，２１２ａ，２１２ｂ…ソース及びドレイン拡散層
２７１…埋め込みチャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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