(57)【特許請求の範囲】
【請求項１】
データを格納可能な複数のメモリセルを有するセルアレイと、前記セルアレイを動作させるための周辺回路と、を有する半導体装置であって、
前記周辺回路は、低電圧系ＮＭＯＳと、低電圧系ＰＭＯＳと、高電圧系ＮＭＯＳと、を有し、
前記低電圧系ＮＭＯＳにおける拡散層の濃度及び前記低電圧系ＰＭＯＳにおける拡散層の濃度は、それぞれ前記高電圧系ＮＭＯＳにおける拡散層の濃度よりも、高く、
前記セルアレイに対して取るコンタクトと、前記周辺回路のうちの不純物濃度の低い拡散層を有する前記高電圧系ＮＭＯＳの前記拡散層に取るコンタクトと、は半導体埋め込みのものとして構成し、
前記周辺回路のうち不純物濃度の高い拡散層を有する前記低電圧系ＮＭＯＳ及び前記低電圧系ＰＭＯＳのそれぞれの前記拡散層に取るコンタクトは金属埋め込みのものとして構成した
ことを特徴とする半導体装置。
【請求項２】
前記半導体埋め込みにより構成したコンタクトは、少なくともコンタクト底部の拡散層に接する部分は半導体埋め込みとし、残りの部分は金属埋め込みにより構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋め込みに使用する半導体は多結晶シリコン及びアモルファスシリコンのいずれかであり、前記埋め込みに使用する金属はタングステン及びアルミニウムのいずれかであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
拡散層に対して半導体埋め込みコンタクトと金属埋め込みコンタクトを有する半導体装置の製造方法において、
開口した第１のコンタクトホールに半導体を埋め込むステップと、
熱処理するステップと、
埋め込んだ半導体の一部をエッチバックするステップと、
金属埋め込み用の第２のコンタクトホールを開口するステップと、
この第２のコンタクトホールと前記第１のコンタクトホールのエッチバックした部分とに金属を埋め込むステップと、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のコンタクトホールに半導体を埋め込んだ後に前記熱処理を行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成されたデバイスに関し、低電圧系と高電圧系の両方の周辺回路を有する半導体装置に関する。低電圧系と高電圧系の両方の周辺回路を有する半導体装置には、例えば電気的書き替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）や、ＥＥＰＲＯＭと他メモリやロジックＬＳＩとの混載ＬＳＩがある。さらに、本発明は、例えばこのようなＥＥＰＲＯＭにおいて、セルゲートコンタクトと周辺ゲートコンタクトを有し、これらを同時に形成するようにしたものにおいて、周辺ゲートコンタクトの面積の縮小に着目した半導体装置に関する。さらに、本発明は、上記ＥＥＰＲＯＭにおけるセレクトゲート電極におけるコンタクトの面積の縮小に着目した半導体装置に関する。さらに、これらの半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置のうち、例えば電気的書き替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、書き込みや消去のために１０〜２０Ｖ程度の電圧が必要である。またインターフェースやロジック部は、例えば２〜３Ｖで駆動される。このような装置では１０〜２０Ｖの高電圧を扱う回路と、２〜３Ｖの低電圧を扱う回路とが同一チップ上に混在する。これは、高電圧系用トランジスタと低電圧系トランジスタとでは、一般に耐圧や駆動能力を両立させることができないためである。また、ＥＥＰＲＯＭと、ＤＲＡＭあるいはロジックＬＳＩを混載したチップでもこれは同様である。
【０００３】
ＥＥＰＲＯＭのメモリセルは、基板表面の絶縁膜を介して形成されている電荷蓄積層と、さらに絶縁膜を介して形成された制御ゲートとを有する。ＥＥＰＲＯＭのメモリセル構造の一例を図３４に示す。図３４のメモリセルは、基板ＳＳの表面に形成された絶縁膜ＩＦを介して、電荷蓄積層として浮遊ゲート電極ＦＧＥが設けられている。さらに浮遊ゲート電極ＦＧＥの表面に形成された絶縁膜ＩＦを介して、制御ゲート電極ＣＧＦが設けられている。
【０００４】
データの書き込み・消去は、浮遊ゲート電極ＦＧＥへの電子の出し入れにより行われ、トランジスタのしきい値電圧が変動する。
【０００５】
選択されたメモリセルのｐ型ウェルおよびソース・ドレインに０Ｖを印可し、制御ゲートＣＧに書き込み電圧Ｖpp（＝２０Ｖ程度）を印可すると、浮遊ゲート電極ＦＧＥと基板ＳＳとの間に高い電圧がかかる。するとトンネル電流によりｐ型ウェルから浮遊ゲートＦＧへＦＮトルンネルにより電子が注入され、しきい値電圧が正の方向に移動する。
【０００６】
これに対し、ｐ型ウェルおよびソース・ドレインにＶppe （＝２０Ｖ程度）を印可し、制御ゲートを０Ｖとすると、浮遊ゲートＦＧ中の電子がｐ型ウェルへ放出され、しきい値電圧が負の方向に移動する。
【０００７】
上記では浮遊ゲートＦＧへの電子の出し入れのためにチャネル全面を使ったＦＮトンネル電流を利用する方法を説明したが、他にもトランジスタの拡散層とゲートの間のＦＮトンネル電流を利用する方法や、ホットエレクトロン注入を利用する方法などが知られている。いずれの場合でも、書き込みや消去のために比較的高い電圧（１０〜２０Ｖ程度）が必要となる。
【０００８】
このようなＥＥＰＲＯＭを動作させる周辺回路は一般にＭＯＳ型トランジスタにより構成される。ＥＥＰＲＯＭの周辺回路は、さらに大きく分けて次の高電圧系トランジスタと、低電圧系トランジスタの２種類のトランジスタにより構成されている。
【０００９】
高電圧系トランジスタは、書き込みや消去のために必要な比較的高い電圧（１０〜２０Ｖ程度）の電圧の発生や、それをメモリセルへ印加するための回路に用いられる。ゲート酸化膜は高電圧により破壊されないように例えば４０ｎｍ程度の膜厚を持つ。またｐｎ接合におけるブレークダウン電圧等の耐圧を高くするため、ソース・ドレインコンタクトから素子分離領域までの距離や、上記コンタクトからゲート電極までの距離は長く、またソース・ドレイン拡散層の不純物濃度は低くなるように設計されている。
【００１０】
いっぽう低電圧系トランジスタは、高電圧が印可されない回路に用いられる。低電圧系トランジスタのゲート酸化膜厚は、駆動力を大きくするために高電圧系トランジスタのものよりも薄く設計される。またソース・ドレインコンタクトから素子分離領域までの距離、上記コンタクトからゲート電極までの距離などは、高電圧系トランジスタのそれよりも小さく、ソース・ドレイン拡散層の不純物濃度は高くなるように設計されている。
【００１１】
上記のようにメモリセルアレイ、高電圧系トランジスタ、低電圧系トランジスタにより構成される従来のＥＥＰＲＯＭの平面図を図３７に示す。また図３８および図３９は、それぞれ図３７のＡ−Ａ’断面、Ｂ−Ｂ’断面を示す図である。このＥＥＰＲＯＭの周辺回路は低電圧系のＮＭＯＳ、ＰＭＯＳ、および高電圧系のＮＭＯＳによって構成されている。
【００１２】
次に図３７の半導体装置の従来の製造方法を説明する。
【００１３】
図４０〜図４６は製造方法を示す平面図である。また図４７〜図５３および図５４〜図６０は、それぞれＡ−Ａ’線断面およびＢ−Ｂ’線断面における製造方法を示す図である。
【００１４】
まず、特に図４７からわかるように、シリコン基板（半導体基板）ＳＳ上に素子分離領域ＡＩＡにより区切られた素子領域ＥＡを形成する。さらに素子領域ＥＡ上に、ゲート絶縁膜ＧＩＦを介してゲート電極ＧＥを形成する。次にソース・ドレイン拡散層ＤＬとなる不純物拡散層を形成し、ＭＯＳ型トランジスタを形成する。次に、基板ＳＳの表面を層間絶縁膜ＩＩＦで覆う。これにより、図４０、図４７、図５４に示すような構造となる。
【００１５】
次に、図４１、図４８、図５５に示すように、メモリセル部のソース・ドレイン拡散層ＤＬにコンタクトをとるためのコンタクトホールＣＨを形成する。
【００１６】
続いて図４２、図４９、図５６に示すように、コンタクトホールＣＨに、例えばリンをドープした多結晶シリコン膜を埋め込む。
【００１７】
次に図４３、図５０、図５７のように、低電圧系トランジスタおよび高電圧系トランジスタのそれぞれのソース・ドレイン拡散層ＤＬにコンタクトをとるためのコンタクトホールＣＨを開口する。
【００１８】
次にコンタクトと基板ＳＳとの接触抵抗をできるだけ小さくするために、コンタクト底部のソース・ドレイン拡散層ＤＬに不純物の追加イオン注入を行う。図４４、図５１、図５８は、ｎ型の追加イオン注入を行う工程を示している。つまり、フォトリソグラフィー法によりＰＭＯＳのコンタクトホールはレジストＨＲで覆い、ＮＭＯＳのコンタクトホールＣＨが露出するようにパターニングし、ｎ型不純物をイオン注入する。
【００１９】
この後、レジストＨＲを除去し、図４５、図５２、図５９に示すようにｐ型不純物ｐＩの追加イオン注入を行う。ＮＭＯＳのコンタクトホールＣＨはレジストＨＲで覆われ、ＰＭＯＳのコンタクトホールＣＨが露出するようにレジストＨＲがパターニングされている。この後レジストＨＲを除去し、イオン注入した不純物の活性化を行うためにアニールを行う。
【００２０】
続いて、図４６、図５３、図６０に示すように、それぞれのコンタクトホールＣＨをタングステンまたはアルミニウムなどの金属で埋め込む。
【００２１】
次に金属配線ＭＷを形成することによって、図３７、図３８、図３９に示すような半導体装置が完成する。
【００２２】
上記のような製造方法において、セルアレイ部のビット線コンタクトの埋め込み材には、リンをドープした多結晶シリコン膜あるいはアモルファスシリコン膜が使用される。それは以下に述べる理由による。
【００２３】
この例では図３７（ｄ）に示すように、ビット線コンタクト１３ＬＣは素子領域ＥＡに対してほとんど余裕がないようにレイアウトされている。これは、セルアレイの面積をできるだけ縮小できるようにするためである。図３７（ｄ）は位置合わせずれ等がまったくない場合の構造を示すが、実際にはビット線コンタクトＢＬＣのコンタクトホールＣＨは、フォトリソグラフィーによりパターニングした後に層間絶縁膜ＩＩＦをエッチングすることにより形成されるので、このときのプロセスのばらつきに起因してコンタクトの位置合せのずれや、コンタクト径のばらつきが生じる。コンタクトの位置合わせずれの例を図３５（ａ）、（ｂ）に示す。図３５（ａ）は図３５（ｂ）のＡ−Ａ’線断面を示す図である。この例では位置合わせずれによってコンタクトホールＣＨが形成される位置が素子領域ＥＡから素子分離領域ＥＩＡにはみ出ている。この結果コンタクトホールＣＨをエッチングした際に、素子分離領域ＥＩＡに埋め込んである絶縁膜もエッチングされ、ソース・ドレイン拡散層よりも下部の素子領域ＥＡの側壁部分がコンタクトホール底部に露出している。この状態でタングステンやアルミニウムなどの金属をコンタクトホールに埋め込むと、ソース・ドレイン拡散層が形成されていない素子領域の側壁部分で配線とｐ型ウェルとの間がショートし、誤動作の原因となる。
【００２４】
一方コンタクトホールにリンをドープした多結晶シリコン膜あるいはアモルファスシリコン膜を埋め込む場合は、素子領域の側壁が露出しても、埋め込んだ多結晶シリコン膜あるいはアモルファスシリコン膜からリンがｐウェルへ拡散することによってｐｎ接合が形成される。そのため配線とｐウェルとのショートは発生しないですむ。このときの様子を図５（ｃ）、（ｄ）に示す。図３５（ｃ）は図３５（ｄ）のＡ−Ａ’線断面を示す図である。
【００２５】
また、周辺トランジスタ部のコンタクトについては、コンタクト部分に寄生抵抗があると電流が低下し、動作速度低下などの原因となるため、なるべくコンタクト部分の抵抗を低くする必要がある。そのため多結晶シリコン膜などよりも抵抗が低いタングステンやアルミニウムなどの金属が埋め込み材として用いられる。
【００２６】
コンタクトホールに金属を埋め込む場合、コンタクト底部の不純物濃度がじゅうぶん高くないと、金属と半導体基板との間に形成される接合の抵抗が高くなってしまう。そこで追加イオン注入を行って不純物濃度を高くし、ポテンシャルバリアの影響を減らす必要がある。
【００２７】
次に、上記のような製造方法により製造された半導体装置の問題点について説明する。
【００２８】
前述のように、コンタクトホールから追加イオン注入を行った後に注入した不純物の活性化のためにアニールを行う。
【００２９】
層間絶縁膜は熱を加えることによって流動性が増す材料が一般に用いられる。層間絶縁膜は例えばＢＰＳＧ膜などが用いられるが、ゲート電極相互の間のような狭いスペースへは堆積するだけでは十分に絶縁膜を埋め込むことができず、その後例えば８００〜９００℃程度の熱処理を加えることによって膜の流動性を増して、狭いスペースへ層間絶縁膜を埋め込む。
【００３０】
図３６（ａ）はコンタクトホールＣＨを開口した状態を示す。この後、図３６（ｂ）に示すように追加イオン注入を行う。この後にイオン注入した不純物の活性化のためにアニールを行う。このアニールにより、コンタクトホール周囲の層間絶縁膜ＩＩＦが流動することによって、例えば図３６（ｃ）に示すようにコンタクトホールＣＨが曲がってしまい、これが誤動作の原因となる可能性があった。すなわちコンタクトホールが曲がっていると、これを金属で完全に埋め込むことが困難であり、配線オープンやリークの増加の原因となる。
【００３１】
素子の微細化の進行によりゲート電極相互のスペースが狭くなり、これを埋め込むためにより流動性の高い層間絶縁膜が必要となる。すると、コンタクトが曲がる問題がさらに顕在化する。
【００３２】
上記の問題を解決するには、あらかじめソース・ドレイン拡散層の不純物濃度をじゅうぶん高くしておく必要がある。すなわち、ソース・ドレイン拡散層への追加イオン注入と不純物活性化のためのアニールをやめても、コンタクト部での埋め込んだ金属と基板との接触抵抗が高くならないようにするためである。
【００３３】
しかし、ソース・ドレイン拡散層の不純物濃度を高くするとｐｎ接合のブレークダウン耐圧やトランジスタのソース・ドレイン間耐圧が低下する。特に、高電圧系トランジスタで必要である、例えば２０Ｖ以上の耐圧を確保することは困難であった。
【００３４】
次に、以上とは少し異なる観点で従来技術を説明する。
【００３５】
不揮発性半導体メモリの一つとして、例えば図６４に示すようなメモリセルアレイ部を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部は、複数のＮＡＮＤセルユニットＮＣＵから構成されている。各ＮＡＮＤセルユニットは、直列接続された複数個（例えば、１６個）のメモリセルからなるＮＡＮＤ列と、ＮＡＮＤ列の一端とソース線ＳＬの間に接続されるソース側セレクトゲートトランジスタと、ＮＡＮＤ列の他端とビット線ＢＬｉに接続されるドレイン側セレクトゲートトランジスタとを有している。
【００３６】
各メモリセルは、フローティングゲート電極ＦＧ、コントロールゲート電極（ワード線）、ＣＧ０〜ＣＧ１５およびｎ型拡散層から構成されている。セレクトゲートトランジスタは、二層ゲート構造におけるシリコン基板側のゲート電極、すなわち、メモリセルのフローティングゲート電極層と同じ層で形成されるゲート電極にコンタクトが取られ、トランジスタとして機能する。セレクトゲート電極は、抵抗を考慮して、複数箇所（数百本のビット線ごとに１箇所）で、上層の配線とコンタクトが取られている。
【００３７】
従来、セレクトゲート電極に対するコンタクトには、周辺回路を構成するトランジスタのゲート電極に対するコンタクトと同様、バリアメタル（例えば、窒化チタンとチタンから構成される）とメタル（例えば、タングステン）が用いられている。一方、ＮＡＮＤ列の一端の拡散層とソース線ＳＬを接続するコンタクト、および、ＮＡＮＤ列の他端の拡散層とビットセンＢＬｉを接続するコンタクトには、バリアメタルとメタルを用いた場合、合わせずれによってバリアメタルが完全に埋まらず導通不良となる可能性があるため、ｎ型不純物を含むポリシリコンが用いられている。
【００３８】
バリアメタルとメタルによるコンタクトは、ポリシリコンによるコンタクトに比べ、抵抗値が小さい利点があるが、コンタクトホールとゲート電極のコンタクト領域が合わせずれを起こした場合、バリアメタルが完全に埋まらなくなる可能性がある。このため、コンタクトホールとゲート電極のコンタクト領域との、フォトリソグラフィーの合わせ余裕を十分にとる必要があった。
【００３９】
上記、従来のセレクトゲートゲート電極のコンタクト領域について、図面を用いて説明する。
【００４０】
図７８に、ソース側セレクトゲート電極のコンタクト領域（図７７の領域ＸＳ）の平面図を示す。コンタクト領域Ｓ１の面積は、セレクトゲート電極の二層ゲートパターンＳ２とゲート電極へのコンタクトホールＳＣとの合わせずれを考慮して決定される。図７８に示すように、Ｓ１とＳ２の合わせずれをａ、ＳＣとＳ１の合わせずれをｂ、ＳＣとＳ２の合わせずれをｃ（ソース拡散層へのコンタクトホールとＳ２の合わせずれもｃとする）、セレクトゲート電極のゲート長をｇ、フォトリソグラフィ工程で加工が可能な最小の幅をｎ（コントロールゲート電極同士の間隔はｎに設定されている）、Ｓ１とコントロールゲート電極の間隔をｍ、ゲート電極へのコンタクトホールの直径をＲ、ソース拡散層へのコンタクトホールの直径をＲとする。このとき、Ｓ１をコントロールゲート電極から電気的に分離するために、ｍは（ａ＋ｎ）以上であることが必要である。コンタクト領域Ｓ１をはさんで対向するＣＧ１５間の距離の最小値は、コンタクト領域Ｓ１がなければ、（２ｎ＋２ｇ＋２ｃ＋Ｒ）でよいが、コンタクト領域Ｓ１を考慮した場合、（２ｍ＋２ｂ＋Ｒ）となる。通常、ｍおよびｂの合わせ余裕の制約から、（２ｍ＋２ｂ＋Ｒ）は（２ｎ＋２ｇ＋２ｃ＋Ｒ）よりも大きくなり、セレクトゲート電極ＳＧＳとコンタクトゲート電極ＣＧ１５の間の距離ｌをｎより大きくしなければならず、セルアレイ領域の面積を縮小化する上で問題であった。
【００４１】
【発明が解決しようとする課題】
上記したところからわかるように、従来の低電圧系と高電圧系の両方の回路を持つ半導体装置においては、コンタクトが曲がるという難点があった。また、従来の二層ゲート構造を有する不揮発性半導体メモリにおいては、セレクトゲートコンタクト部分に関して、コンタクト領域が大きなものとなってしまうという難点もあった。さらには、このようなメモリ装置においては、周辺ゲートコンタクトに関して、そのコンタクト部分の面積縮小ということも重要な要求である。
【００４２】
本発明は、上記の各種難点及び要求に基づいてその解消、解決策の提示を目的としてなされたものである。
【００４３】
【課題を解決するための手段】
本発明の半導体装置は、
データを格納可能な複数のメモリセルを有するセルアレイと、前記セルアレイを動作させるための周辺回路と、を有する半導体装置であって、
前記周辺回路は、低電圧系ＮＭＯＳと、低電圧系ＰＭＯＳと、高電圧系ＮＭＯＳと、を有し、
前記低電圧系ＮＭＯＳにおける拡散層の濃度及び前記低電圧系ＰＭＯＳにおける拡散層の濃度は、それぞれ前記高電圧系ＮＭＯＳにおける拡散層の濃度よりも、高く、
前記セルアレイに対して取るコンタクトと、前記周辺回路のうちの不純物濃度の低い拡散層を有する前記高電圧系ＮＭＯＳの前記拡散層に取るコンタクトと、は半導体埋め込みのものとして構成し、
前記周辺回路のうち不純物濃度の高い拡散層を有する前記低電圧系ＮＭＯＳ及び前記低電圧系ＰＭＯＳのそれぞれの前記拡散層に取るコンタクトは金属埋め込みのものとして構成したものとして構成される。
【００４４】
本発明の半導体装置の製造方法は、
拡散層に対して半導体埋め込みコンタクトと金属埋め込みコンタクトを有する半導体装置の製造方法において、
開口した第１のコンタクトホールに半導体を埋め込むステップと、
熱処理するステップと、
埋め込んだ半導体の一部をエッチバックするステップと、
金属埋め込み用の第２のコンタクトホールを開口するステップと、
この第２のコンタクトホールと前記第１のコンタクトホールのエッチバックした部分とに金属を埋め込むステップと、を有する
ことを特徴とするものとして構成される。
【００４８】
【発明の実施の形態】
以下に本発明の各種実施の形態について説明する。
【００４９】
実施例１〜４について概略的に述べれば、以下の通りである。
【００５０】
低電圧系と高電圧系の両方の回路を持つ半導体装置において、低電圧系回路部分の拡散層にとるコンタクトの埋め込み材としてタングステンやアルミニウム等の金属を用い、高電圧系回路部分は多結晶シリコン等を用いることを特徴とする。これにより、以下のような利点がある。即ち、コンタクトを開口したままの熱工程が不要になるので、熱工程によりコンタクトが曲がり不良の原因となるのを回避することができる。また、コンタクト開口後の不純物イオン注入を省略できるためプロセスのコストを低減できる。さらに、高電圧系回路部分で、耐圧を低下させることなくサイズ縮小できる。
（１）実施例１
図１は本発明の第１の実施例に係わるＥＥＰＲＯＭを示す平面図である。また図２、図３は、それぞれ図１のＡ−Ａ’線断面、Ｂ−Ｂ’線に沿った断面における断面を示す図である。
【００５１】
本実施例のＥＥＰＲＯＭは、直列に複数のメモリセルトランジスタが接続されたＮＡＮＤ型ＥＥＰＲＯＭと呼ばれる不揮発性記憶装置の例である。しかしながら、本発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、ＮＯＲ型、ＡＮＤ型、ＤｉＮＯＲ型など各種のＥＥＰＲＯＭに適用することが可能である。さらにＥＥＰＲＯＭだけでなく、高電圧系の回路と低電圧系の回路を有する各種半導体装置に適用することができる。
【００５２】
本実施例では、半導体基板上に、低電圧系ＮＭＯＳ、低電圧系ＰＭＯＳ、高電圧系ＮＭＯＳ、メモリセルアレイが設けられている。本実施例の特徴の１つは、低電圧系ＮＭＯＳ部、ＰＭＯＳ部のコンタクトには金属を埋め込み、高電圧系ＮＯＳのコンタクトおよびメモリセル部のビット線コンタクトには多結晶シリコンを埋め込んだところにある。
【００５３】
図１の半導体装置の製造方法を以下に説明する。
【００５４】
図４〜図８は製造方法の工程を示す平面図であり、図９〜図１３、図１４〜図１８はそれぞれ図４〜図８のＡ−Ａ’断面図、Ｂ−Ｂ’断面図である。
【００５５】
まず、図９、１４からわかるように、シリコン基板（半導体基板）ＳＳ上に素子領域ＥＡ、ゲート絶縁膜ＧＩＦ、ゲート電極ＧＥを形成する。次にソース・ドレイン拡散層ＤＬを形成する。低電圧系ＮＭＯＳ、高電圧系ＮＭＯＳ、メモリセルアレイにはいずれもｎ型不純物により拡散層ＤＬを形成する。一般に、高電圧系ＮＭＯＳはｐｎ接合のブレークダウン耐圧を高くする必要がある。このため、低電圧系ＮＭＯＳよりも低濃度の拡散層が用いられる。
【００５６】
その後、図９、図１４に示すように、表面を層間絶縁膜ＩＬＩＦで覆う。
【００５７】
続いて図５、図１０、図１５に示すように高電圧系ＮＭＯＳ部とメモリセル部のコンタクトホールＣＨを開口する。
【００５８】
次に図６、図１１、図１６に示すように、このコンタクトホールＣＨにｎ型不純物をドープした多結晶シリコンＰＳＩを埋め込む。例えば、コンタクトホール開口後に、リンドープ多結晶シリコンをＬＰＣＶＤ法によって堆積した後、ＣＭＰ（Chemical Mechanical Polishing ）法により層間絶縁膜上の余分な多結晶シリコンを除去することによって、コンタクトホール内に選択的に多結晶シリコンを残す。なお埋め込み材は、例えばアモルファスシリコンでも構わない。また不純物をドープしない多結晶あるいはアモルファスシリコンを埋め込んだ後に、例えばイオン注入や拡散により不純物をドープする方法を用いてもかまわない。
【００５９】
その後、必要であれば、８００〜９００℃程度の熱処理を行ってもよい。この熱処理によりコンタクトホールＣＨに埋め込んだ多結晶シリコン膜からｎ型不純物が半導体装置ＳＳに拡散し、ｐｎ接合を確実に形成することができる。このとき本発明によれば、コンタクトホールＣＨ内に埋め込んだ多結晶シリコン膜が支柱として機能し、熱処理時の層間絶縁膜の流動に起因して、コンタクトホールが曲がることを防止できる。
【００６０】
続いて、図７、図１２、図１７に示すように低電圧系ＮＭＯＳ部と低電圧系ＰＭＯＳ部のコンタクトホールＣＨをを開口し、図８、図１３、図１８に示すように金属を埋め込む。埋め込み金属としては、例えばタングステンやアルミニウムを用いる。その後、層間絶縁膜上に金属配線を形成することにより、図１〜図３に示したような半導体装置が完成する。
【００６１】
コンタクト埋め込みに用いる金属と、配線を形成する金属とは同じ物でも違うものでもよく、またコンタクト埋め込み用の金属と配線用の金属とを同時に形成してもかまわない。
【００６２】
本実施例に示した製造方法によれば、高電圧系トランジスタ部では十分なブレークダウン耐圧を確保しつつ、誤動作の原因となるコンタクトホールの曲がりを防止することができる。
【００６３】
また、本実施例の製造方法の利点を従来の製造方法との比較で述べる。先ず、従来の製造方法では、コンタクトホール開口後のイオン注入は、高濃度であるために処理に時間がかかるうえ、ｎ型拡散層用のイオン注入と、ｐ型拡散層用のイオン注入を別々に行う必要があることから、それらを分けるためにフォトリソグラフィー工程が必要であった。これに対し、本発明の製造方法によれば、従来は必要であった再イオン注入工程とフォトリソグラフィー工程も不要となるため、製造に必要なコストを大幅に低減することもできる。
【００６４】
また、一般に素子の微細化が進むにつれてゲート間のスペースは狭くなり、ここを埋め込む層間絶縁膜としてはより流動性の高い材料を用いる必要が出てくる。これに伴い従来は流動性を高くするほどコンタクト曲がりが発生しやすくなる問題があったが、本発明によりその問題をも回避できるものである。
（２）実施例２
図１９は本発明の第２の実施例に関わるＥＥＰＲＯＭを示す平面図である。また図２０、図２１は、それぞれ図１９のＡ−Ａ’線断面、Ｂ−Ｂ’線断面における断面を示す図である。
【００６５】
これらの図、特に図２０（ｃ）、（ｄ）及び図２１からわかるように、第１の実施例と異なる点は、高電圧系ＮＭＯＳ部およびセルアレイ部の各コンタクトホールのうち、基板ＳＳに接触する下部を多結晶シリコンＰＳＩで埋め、上部を金属Ｍによって埋め込んだ点である。多結晶シリコンの代わりに、例えばアモルファスシリコンでもかまわない。また金属Ｍとしては例えばタングステンやアルミニウムを用いることができる。このようにコンタクト埋め込み材の一部として、多結晶シリコンより抵抗が低い金属を用いることにより、全体を多結晶シリコンで埋め込む場合よりもコンタクトの抵抗を低減することができ、例え動作速度を速くすることが可能である。
【００６６】
また低電圧系ＮＭＯＳ部、低電圧系ＰＭＯＳ部の各コンタクトＣには、それぞれ金属が埋めこまれている。この金属は、高電圧系ＮＭＯＳ部やセルアレイ部のコンタクトに埋め込まれている金属と同じでも異なっていてもかまわない。
【００６７】
図１９〜図２１に示す半導体装置の製造方法を以下に説明する。
【００６８】
コンタクトホール開口までの製造方法は実施例１の場合と同様である。すなわちシリコン基板上に素子領域ＥＡ、ゲート絶縁膜ＧＩＦ、ゲート電極ＧＥを形成後に、ソース・ドレイン拡散層ＤＬを形成し、図２２に示すように表面を層間絶縁膜ＩＩＦで覆う。
【００６９】
この後に図２３に示すように高電圧系ＮＭＯＳ部とメモリセル部のコンタクトホールＣＨを開口する。
【００７０】
次に、図２４に示すように、このコンタクトホールＣＨにｎ型不純物をドープした多結晶シリコンを埋め込む。必要であれば埋め込んだ多結晶シリコン膜ＰＳＩＦから基板ＳＳへ不純物を拡散させるためにここで熱処理を行ってもよい。
【００７１】
次に図２５に示すよう、コンタクトに埋め込んだ多結晶シリコン膜ＰＳＩＦの一部を除去する。
【００７２】
続いて図２６のように低電圧系ＮＭＯＳ部と低電圧系ＰＭＯＳ部のコンタクトホールＣＨを開口し、図２７に示すように金属を埋め込む。
【００７３】
その後、層間絶縁膜ＩＩＦ上に金属配線ＭＷを形成する。これにより、図１９〜図２１に示したような半導体装置が完成する。
【００７４】
本実施例に示したような製造方法によれば、高電圧系トランジスタ部では十分なブレークダウン耐圧を確保しつつ、コンタクトホールにその開口後に中に何も埋め込まない状態での熱処理が不要なので、層間絶縁膜の流動を防ぎ、コンタクトホールが曲がってしまうのを防止できる。さらにコンタクトの埋め込み材の一部に低抵抗の金属を用いたので、実施例１のように全体を多結晶シリコンで埋め込む場合よりも、コンタクトの抵抗を下げることが可能である。
（３）実施例３
図２８は本発明の第３の実施例に関わるＥＥＰＲＯＭを示す断面図である。
【００７５】
本実施例では、高電圧系ＮＭＯＳ部には低濃度の拡散層ＤＬＬが形成され、それよりも高濃度の拡散層ＤＬＨがコンタクト底部付近のみに形成されている。
【００７６】
一般に、ゲート電極に接する部分あるいは素子領域端のソース・ドレイン拡散層では、電界が集中しやすい。このためこの部分の不純物濃度が高いと、トランジスタのブレークダウン耐圧が低下しやすい。しかし、本実施例では、上記の部分の不純物濃度が低いため、耐圧劣化は生じにくい。さらに、コンタクト底部を高濃度の拡散層にしたことから、第１、第２の実施例の場合よりもコンタクト抵抗を低減できる。
【００７７】
図２９〜図３３は製造方法を示す断面図である。
【００７８】
本実施例の製造方法は、高電圧系ＮＭＯＳ部をセルアレイ部のコンタクトホール開口までは、実施例１、２と同様である。すなわち、シリコン基板ＳＳ上に素子領域ＥＡ、ゲート絶縁膜ＧＩＦ、ゲート電極ＧＥ、ソース・ドレイン拡散層ＤＬを形成し、図２９に示すように表面を層間絶縁膜ＩＩＦで覆う。
【００７９】
コンタクトホールＣＨ開口後に、図３０に示すように、コンタクト底部の基板にｎ型不純物ｎＩをイオン注入し、高濃度のソース・ドレイン拡散層を形成する。イオン注入は、全体に行ってもよいし、例えばフォトリソグラフィーでウェハ表面の一部を覆い、必要な部分のみに行ってもよい。また高電圧系ＮＭＯＳ部とセルアレイ部で異なるイオン注入を行ってもよい。この注入によって、コンタクト底部の不純物濃度が高くなるので、コンタクトに埋め込む多結晶シリコンＰＳＩと基板ＳＳとの間の接触抵抗を小さくすることができる。
【００８０】
コンタクト底部へのイオン注入後に、図３１に示すようにコンタクトに多結晶シリコンを埋め込む。その後、イオン注入で形成された高濃度のソース・ドレイン拡散層ＤＬの不純物を活性化するため、例えば７００〜８００℃で熱処理を行う。このときコンタクト内は多結晶シリコンが埋め込まれているため、これが支柱となり層間絶縁膜が流動せず、コンタクトが曲がるのを防止できる。
【００８１】
次いで、図３２に示すように、低電圧系ＮＭＯＳ部、低電圧系ＰＭＯＳ部の各コンタクトホールＣＨを開口した後、図３３のようにコンタクトホールに金属Ｍを埋め込む。続いて金属配線ＭＷを形成し、図２８に示す半導体装置が完成する。
（４）実施例４
上記のようなＥＥＰＲＯＭにおいても、パターン面積の縮小や工程数の削減は重要な事項である。例えば、フラッシュＥＥＰＲＯＭについていえば、これは、メモリセルアレイ部分と、この周辺に設けられた周辺回路部分を有する。メモリセルアレイ部分は、複数の不揮発性メモリセルを直列につないだＮＡＮＤセルユニットの複数を有する。ＮＡＮＤセルユニットの各メモリセルは、アクセス時にワード線によって活性化される。この各ワード線は、ロウデコーダからの出力を受けるものである。ロウデコーダからの出力はコンタクト（セルゲートコンタクト）を介して前記ワード線（制御ゲート）に伝えられる。一方、前記周辺回路部分は、各種の動作のための周辺トランジスタを有する。これらの周辺トランジスタの制御は、制御信号をコンタクト（周辺ゲートコンタクト）を介して伝えることにより行われる。
【００８２】
而して、上記セルゲートコンタクトと周辺ゲートコンタクトは、一般に、ほぼ同一のプロセスによって同時作られることが多い。つまり、同一のプロセスで、コンタクト孔を開口し、そこにコンタクト材を埋め込むことにより、セルゲートコンタクトと周辺ゲートコンタクトが実現される。
【００８３】
この実施例４は、セルゲートコンタクトと周辺ゲートコンタクトの形成を同時に行う場合にあっても、且つ、不揮発性メモリセルの構成要素としてＮＯＮ膜を有するものにあっても、工程数が少なく、且つ上記２種類のゲートコンタクトのうちの周辺ケートコンタクトの部分のコンタクト部面積の縮小を可能としたものを示す。
【００８４】
図６１（ａ）、（ｂ）、（ｃ）、図６２（ａ）、（ｂ）は周辺ゲートコンタクトを示し、図６３（ｂ）はその変形例を示し、図６３（ａ）はセルゲートコンタクトを示す。周辺ゲートコンタクトを示す図６２（ｂ）において、制御信号が伝わってくるコンタクトＣは、その底面によって浮遊ゲート電極ＦＧＥに接続される。図６３（ｂ）においては、コンタクトＣの側面において浮遊ゲート電極ＦＧＥに接続される。図６２（ｂ）、図６３（ｂ）のいずれにおいても、コンタクトＣは制御ゲートＣＧにもその側面において構造上結果的に接続される。また、セルゲートコンタクトを示す図６３（ａ）において、コンタクトＣは、その側面において制御ゲートＣＧに接続される。このコンタクトＣ、その底面において構造上結果的に接続される。
【００８５】
本実施例は、このような構造を実施しようとするものである。
【００８６】
以下には、図６１−図６３に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭを例にとって説明する。このＥＥＰＲＯＭは以下のプロセスで製造される。
【００８７】
先ず、図６１（ａ）からわかるように、シリコン基板ＳＳ上にゲート酸化膜ＧＯＦ（特に図中左側）及び浮遊ゲート電極ＦＧＥを形成する。図中右側に示すように、トレンチ溝を作り、そこに酸化膜ＳｉＯ2 を埋め込む。次いで、さらに浮遊ゲート電極ＦＧＥを形成する。これにより、図示のようなものとして浮遊ゲート電極ＦＧＥが形成されるが、これはより詳しくは上記のように２つのステップにより２つのＦＧＥの層が重なったものである。次いで、ＯＮＯ膜、制御ゲートＣＧ、ゲートマスク材ＧＭＭを順次形成する。このマスク材ＧＭＭは、この下方の複数の層をエッチングするマスクとして用いるためのものである。
【００８８】
次に、図６１（ｂ）、（ｃ）からわかるように、このマスク材ＧＭＭをパターニングして図６１（ｃ）のパターンとする。このマスク材ＧＭＭを用いてエッチングし、制御ゲートＣＧ、ＯＮＯ膜、浮遊ゲート電極ＩＧＥを、トレンチ溝中の酸化膜ＳｉＯ2 の表面まで除去する。
【００８９】
次いで、図６２（ａ）からわかるように、これらの上に、さらに、層間絶縁膜ＩＩＦを形成し、さらにコンタクトレジストパターンＣＲＰを形成する。このパターンＣＲＰをマスクとしてその開孔に沿ってエッチングし、この開孔を浮遊ゲート電極ＦＧＥの表面まで拡張し、コンタクト孔ＣＨを形成する。つまり、この開孔Ｃに沿って層間絶縁膜ＩＩＦ、ゲートマスク材ＧＭＭ、制御ゲートＣＧ、ＯＮＯ膜をエッチングしてコンタクト孔ＣＨを形成し、浮遊ゲート電極ＦＧＥを露呈させる。ここにコンタクトを埋設することにより、このコンタクトと浮遊ゲート電極ＦＧＥとが電気的に接続されることになる。
【００９０】
上記の図６２（ｂ）のコンタクト孔ＣＨの開孔と同時に、制御ゲート上コンタクト（セル部ゲートコンタクト）のコンタクト孔の開孔も行われる。図６３（ａ）がセルゲートコンタクトのコンタクト孔ＣＨの開孔後の状態を示している。このコンタクト孔ＣＨにコンタクトを埋設することにより、このコンタクトはその側壁面部分において制御ゲートＣＧと電気的に接続されることになる。この後、汎用の工程を経て、フラッシュＥＥＰＲＯＭが完成する。
【００９１】
なお、図６２（ｂ）のコンタクト孔は、図６２（ｂ）に示すように、さらにその下のトレンチ溝の酸化膜ＳｉＯ2 の表面部分までのものとして形成することができる。
【００９２】
上記のところからわかるように、周辺ゲートコンタクトの製造においては、ＮＯＮ膜の存在下においても、図６１（ｃ）に示すゲートパターンＧＰを作っておけばよい。つまり、このパターンのコンタクト形成部分をコンタクト形成に足りる大きさとしておくだけでコンタクト孔を容易に形成することができる。つまり、図６２（ａ）に示すように、パターンＣＲＰをマスクとして層間絶縁膜ＩＩＦ、ゲートマスク材ＧＭＭ、制御ゲートＣＧ、ＯＮＯ膜をエッチングするようにして、浮遊ゲートＦＧを露出することなくエッチングするようにしたので、コンタクトのゲートへの直接合わせがなされ、パターン面積の縮小が可能である。また、図６３（ａ）からわかるように、セルゲートコンタクトにおいては、コンタクトＣと浮遊ゲートＦＧとは、コンタクトＣの側面で接触させるようしたので、コンタクト孔のエッチング時にそのエッチングを周辺ゲートコンタクトのエッチングと同じにできる。つまり、周辺ゲートコンタクトのコンタクト孔とセルゲートコンタクトのコンタクト孔は同一の工程で形成でき、工程数の削減が可能である。
（５）実施例５
この実施例は、例えば、フラッショＥＥＰＲＯＭにおいて、セレクトゲート電極のコンタクト領域の面積を縮小可能とした例を示すものである。
【００９３】
この実施例を概略的にいえば、次の通りである。
【００９４】
二層ゲート構造を有する不揮発性半導体メモリにおいて、セレクトゲート電極に対するコンタクトをポリシリコンで形成することにより、コンタクトとセレクトゲート電極のコンタクト領域の合わせずれを考慮する必要を無くしたものである。これによって、セレクトゲート電極のコンタクト領域の面積を縮小することができる。このとき、前記コンタクトを、メモリセルのソースとソース線、ドレインとビット線をそれぞれ接続するコンタクトと同時に形成することにより、工程数が増加することなく、上記効果を得ることができる。また、前記コンタクトをポリシリコンで形成することにより、コンタクトの一部がセレクトゲート電極のコンタクト領域からはみ出た構造が可能となる。このため、コンタクトの面積によらずにセレクトゲート電極のコンタクト領域の面積を縮小することができる。
【００９５】
以下、この発明の実施の形態について図面を参照して説明する。
【００９６】
図６４は、本発明の第５の実施の形態に関わる、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの、ソース側セレクトゲートトランジスタのゲート電極のコンタクト領域の平面パターンを示している。また、図６４中のＡ−Ａ’線に沿う断面図を図６５に、図６４中Ｂ−Ｂ’線に沿う断面図を図６６に示す。
【００９７】
図６５、６６において、シリコン基板１上に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離膜７が形成され、素子分離膜７に囲まれた素子領域には、例えば、１６個のメモリセル及び２個のセレクトゲートトランジスタからなるＮＡＮＤセルユニットが配置されている。
【００９８】
各メモリセルは、フローティングゲート電極ＦＧＥ、コントロールゲート電極ＣＧＥおよびｎ型拡散層を有している。フローティングゲート電極ＦＧＥはポリシリコン８で構成され、コントロールゲート電極ＣＧＥはポリシリコン１１及びタングステンシリサイド膜１２で構成されている。セレクトゲートトランジスタは、メモリセルのフローティングゲート電極層と同じポリシリコン８で形成されるゲート電極８ａにコンタクトが取られ、トランジスタとして機能する。セレクトゲート電極に取られるコンタクトは、拡散層１４ａに取られるコンタクトと同時に形成され、ポリシリコン１８ａで構成されている。
【００９９】
セレクトゲート電極に取られるコンタクト及び拡散層１４ａに取られるコンタクトは、例えば、チタンと窒化チタンからなるバリアメタル１９と、例えば、タングステン２０の積層膜からなる、二重の配線層に接続されている。
【０１００】
このように、セレクトゲート電極に取られるコンタクトがポリシリコンで構成されている場合、コンタクトホールのパターンがゲート電極のコンタクト領域からはみ出ても、コンタクトホール内にポリシリコンが完全に埋まり、セレクトゲート電極と上層の配線とを電気的に接続することができる。図６７に合わせずれが生じたときの、図６４中Ｂ−Ｂ’線に沿う断面図を示す。このため、セレクトゲート電極のコンタクト領域の面積を、コンタクト領域のＰＥＰとコンタクトのＰＥＰの合わせ余裕に関係なく小さくすることができる。
【０１０１】
具体的には、図６４に示すように、セレクトゲート電極ＳＧＳのコンタクト領域Ｓ１とセレクトゲート電極の二層ゲートパターンＳ２の合わせずれをａ、コンタクトホールＳＣとＳ１の合わせずれをｂ、ＳＣとＳ２の合わせずれをｃ（拡散層へのコンタクトホールとＳ２の合わせずれもｃとなる）、セレクトゲート電極のゲート長をｇ、フォトリソグラフィ工程で加工が可能な最小の幅をｎ、Ｓ１とコントロールゲート電極の間隔をｍ、ゲート電極及び拡散層へのコンタクトホールの直径をＲとする。このとき、Ｓ１をコントロールゲート電極から電気的に分離するために、ｍは（ａ＋ｎ）以上であることが必要である。コンタクト領域Ｓ１をはさんで対向するＣＧ１５間の距離の最小値は、セレクトゲート電極のコンタクト領域では、ＳＣとＳ１の合わせ余裕を考慮しなくても良い（Ｓ１の外周とＳＣの距離ｄがｂより小さくて良い）ため、（２ｍ＋Ｒ）となる。一方、拡散層へのコンタクト領域では、（２ｎ＋２ｇ＋２ｃ＋Ｒ）となる。通常、（２ｍ＋Ｒ）は（２ｎ＋２ｇ＋２ｃ＋Ｒ）よりも小さくなるため、セレクトゲート電極ＳＧＳとコンタクトゲート電極ＣＧ１５の間の距離ｌをｎとすることができる。このため、コンタクト領域Ｓ１をはさんで対向するＣＧ１５間の距離を、ゲートコンタクト領域の面積による制約に関係なく、小さくすることができ、セルアレイ領域の面積を小さくすることができる。
【０１０２】
図６８は、本発明の第５の実施の形態の変形例に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭの、ソース側セレクトゲートトランジスタのゲート電極のコンタクト領域の平面パターンを示している。また、図６８中Ａ−Ａ’線に沿う断面図は図６５と同じであり、図６５中Ｂ−Ｂ’線に沿う断面図を図６９に示す。
【０１０３】
素子の微細化がすすむにつれ、メモリセルアレイ中のビット線コンタクト、ソース線コンタクトのように小さいピッチで並んだコンタクトの開孔が困難になってきている。この問題を解決するため、図６８に示すように、コンタクトＰＥＰを大形化する方法がある。コンタクトＰＥＰの大形化により、コンタクトの一辺の長さが、セレクトゲート電極のコンタクト領域Ｓ１のカラム方向の長さより長くなることがある。このとき、図６９に示すように、セレクトゲート電極に取られるコンタクトを構成するポリシリコン１８ａは、コンタクトホール内に完全に埋まり、セレクトゲート電極８ａと、バリアメタル１９とタングステン２０の積層膜からなる配線層を電気的に接続することができる。すなわち、コンタクト孔が大形化した場合でも、セレクトゲート電極のコンタクト領域の面積が縮小することができる。
【０１０４】
尚、図６８はコンタクトのカラム方向の長さが、セレクトゲート電極間の長さによって決まる、セルフアラインコンタクトの場合を示しているが、本発明の効果は、セルフアラインコンタクトに限定されるものではない。
【０１０５】
次に、上述したＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の製造方法について説明する。
【０１０６】
まず、図７０に示すように、シリコン基板１上に、熱酸化により、ダミー酸化膜（図中には示さず）を形成し、ｎウェル作成用のマスク及びｐウェル形成用のマスクを用いて、イオン注入により、ｎウェル領域、ｐウェル領域及びｐウェル中にｐフィールド領域を形成する。その後、ダミー酸化膜を除去し、シリコン基板１上に、熱酸化により、ゲート絶縁膜となるシリコン酸化膜２を形成し、シリコン酸化膜２上に、ｎ型不純物を含むポリシリコン膜３を形成する。この後、ポリシリコン膜３上にシリコン窒化膜４を形成し、シリコン窒化膜４上にシリコン酸化膜５を形成する。
【０１０７】
次に、図７１からわかるように、ＰＥＰによりレジストパターンを形成し、シリコン酸化膜５をＲＩＥ法によりエッチングする。さらに、シリコン酸化膜５をマスクとして、ＲＩＥにより、シリコン窒化膜４をエッチングした後、シリコン酸化膜５を除去する。その後、シリコン窒化膜４をマスクとして、ポリシリコン膜３、シリコン酸化膜２、シリコン基板１を順次エッチングし、シリコン基板１に底部がｐフィールド領域に達するトレンチ６を形成する。その後、シリコン窒化膜４上にトレンチ６を十分に満すようにＴＥＯＳ膜７を形成し、ＣＭＰによりトレンチ６内のみにＴＥＯＳ７を残存させ、ＳＴＩ構造を完成させる。このとき、ＴＥＯＳ膜７の表面は、シリコン窒化膜４の表面よりも少し低くなる。この後、シリコン窒化膜４を除去する。
【０１０８】
次に、図７２に示すように、ｎ型不純物を含むポリシリコン膜８を形成する。ポリシリコン膜８上にシリコン窒化膜（図示せず）を形成し、シリコン窒化膜をパターニングし、ＲＩＥによりエッチングする。このシリコン窒化膜をマスクとして、ＲＩＥによりポリシリコン膜８をエッチングしスリット９を形成する。この後、シリコン窒化膜を除去する。
【０１０９】
次に、図７３に示すように、ポリシリコン膜８上に、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜（いわゆるＯＮＯ膜）から構成される、絶縁膜１０を形成し、この絶縁膜１０上に、ｎ型不純物を含むポリシリコン膜１１を形成する。さらに、ポリシリコン膜１１上にタングステンシリサイド（ＷＳｉ）膜１２を形成し、このタングステンシリサイド膜１２上に、シリコン酸化膜１３を形成する。
【０１１０】
次に、図７４に示すように、ＰＥＰによりレジストパターンを形成し、レジストパターンをマスクとして、ＲＩＥによりシリコン酸化膜１３をエッチングする。さらに、シリコン酸化膜１３をマスクとして、タングステンシリサイド膜１２、ポリシリコン膜１１、絶縁膜１０を順次エッチングする。その後、ＰＥＰにより、セレクトゲート電極にコンタクトを取る領域（図６４中のＳ１）をパターニングし、レジストパターン及びシリコン酸化膜１３をマスクとして、ポリシリコン膜８、３をエッチングする。これにより、図７７に示す、セレクトゲート電極ＳＧＳ、ＳＧＤ及び、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧからなるメモリセルのゲート電極が完成する。この後、前記レジストパターンは除去される。
【０１１１】
次に、図７５に示すように、シリコン酸化膜１３（コントロールゲート電極及びセレクトゲート電極）をマスクとして、セルフアラインにより、ｐウェル領域にｎ型不純物をイオン注入し、ｎ型拡散層１４、１４ａ、１４ｂを形成する。尚、拡散層１４ａは、ＮＡＮＤセルユニットのソースとなり、拡散層１４ｂは、ＮＡＮＤセルユニットのドレインとなる。その後、ＣＧ０〜ＣＧ１５、ＳＧＳ、ＳＧＤ、ＦＧの側壁にシリコン窒化膜１５を形成し、このシリコン窒化膜１５上にＢＰＳＧ膜１６を形成し、ＣＭＰにより平坦化後、ＢＰＳＧ膜１６上にＴＥＯＳ膜１７を形成する。この後、ＰＥＰによりレジストパターンを形成し、レジストパターンをマスクとして、ＲＩＥにより、ＴＥＯＳ膜１７、ＢＰＳＧ膜１６、シリコン窒化膜１５、シリコン酸化膜２をエッチングし、拡散層１４ａ、１４ｂに達するコンタクトホールＣＨを形成する。また、同時に、ＴＥＯＳ膜１７、ＢＰＳＧ膜１６、シリコン値窒化膜１５をエッチングし、セレクトゲート電極（図６４中のＳ１）に達するコンタクトホールを形成する。その後、このコンタクトホールＣＨ内にｎ型不純物を含むポリシリコン１８を堆積し、ＣＤＥにより、コンタクトホールＣＨ内にのみポリシリコン１８が埋め込まれた構造にする。
【０１１２】
次に、図７６に示すように、ＰＥＰによりレジストパターンを形成し、レジストパターンをマスクとして、ＲＩＥにより、ＴＥＯＳ膜１７をエッチングし、配線溝を形成する。その後、配線溝の内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル１９を形成し、さらに配線溝を完全に満たすタングステン膜２０を形成し、ＣＭＰにより研磨し、配線溝内のみに残す。
【０１１３】
この後、よく知られた方法を用いて上層の配線層を形成し、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【０１１４】
【発明の効果】
以上説明したように本発明（第１〜第４の実施例）によれば、コンタクトの曲がりを防止し、それに起因する不良の発生をなくすことができ、さらにコンタクトホール開口後の再イオン注入の工程と、その際に必要なフォトリソグラフィー工程を省略でき、プロセスに要するコストを大幅に低減でき、さらには、高電圧系回路部分で、耐圧を低下させることなくサイズ縮小ができる。
【０１１５】
さらに、本発明（第５の実施例）によれば、構成要素としてＮＯＮ膜を有する不揮発性メモリセルを備えるＥＥＰＲＯＭにおいて、周辺ゲートコンタクトとセルゲートコンタクトを同時に形成可能としつつも、工程数の削減と、周辺ゲートコンタクトのコンタクト部分の面積を縮小可能である。
【０１１６】
さらに、本発明（第６の実施例）によれば、二層ゲート構造を有する不揮発性半導体メモリにおいて、セレクトゲート電極に対するコンタクトをポリシリコンで形成するようにしたので、コンタクトとセレクトゲート電極のコンタクト領域との合わせずれを考慮する必要が無くなる。このため、セレクトゲート電極のコンタクト領域の面積を縮小することができる。前記コンタクトは、メモリセルのソースとソース線、ドレインとビット線をそれぞれ接続するコンタクトと同時に形成することができ、それにより、工程数を増加することなく、上記効果を得ることができる。
【０１１７】
また、前記コンタクトをポリシリコンで形成するようにしたので、コンタクトの一部がセレクトゲート電極のコンタクト領域からはみ出た構造が可能となる。このため、コンタクトの面積に拘らず、セレクトゲート電極のコンタクト領域の面積を縮小することができる。この構造は、フォトリソグラフィーの制約から、前記コンタクトのパターンを大形にしなければならない場合に、特に有効である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】図１のＡ−Ａ’断面図。
【図３】図１のＢ−Ｂ’断面図。
【図４】第１の実施例にかかわる製造工程を示す平面図。
【図５】第１の実施例にかかわる製造工程を示す平面図。
【図６】第１の実施例にかかわる製造工程を示す平面図。
【図７】第１の実施例にかかわる製造工程を示す平面図。
【図８】第１の実施例にかかわる製造工程を示す平面図。
【図９】第１の実施例にかかわる製造工程を示す、図４のＡ−Ａ’断面図。
【図１０】第１の実施例にかかわる製造工程を示す、図５のＡ−Ａ’断面図。
【図１１】第１の実施例にかかわる製造工程を示す、図６のＡ−Ａ’断面図。
【図１２】第１の実施例にかかわる製造工程を示す、図７のＡ−Ａ’断面図。
【図１３】第１の実施例にかかわる製造工程を示す、図８のＡ−Ａ’断面図。
【図１４】第１の実施例にかかわる製造工程を示す、図４のＢ−Ｂ’断面図。
【図１５】第１の実施例にかかわる製造工程を示す、図５のＢ−Ｂ’断面図。
【図１６】第１の実施例にかかわる製造工程を示す、図６のＢ−Ｂ’断面図。
【図１７】第１の実施例にかかわる製造工程を示す、図７のＢ−Ｂ’断面図。
【図１８】第１の実施例にかかわる製造工程を示す、図８のＢ−Ｂ’断面図。
【図１９】本発明の第２の実施例を示す図。
【図２０】図１９のＡ−Ａ’断面図。
【図２１】図１９のＢ−Ｂ’断面図。
【図２２】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２３】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２４】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２５】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２６】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２７】第２の実施例にかかわる製造工程を示す、図１９のＡ−Ａ’断面図。
【図２８】本発明の第３の実施例を示す図。
【図２９】第３の実施例にかかわる製造工程を示す図。
【図３０】第３の実施例にかかわる製造工程を示す図。
【図３１】第３の実施例にかかわる製造工程を示す図。
【図３２】第３の実施例にかかわる製造工程を示す図。
【図３３】第３の実施例にかかわる製造工程を示す図。
【図３４】ＥＥＰＲＯＭを示す図。
【図３５】ビット線コンタクトを半導体埋め込みとする理由の説明図。
【図３６】従来の半導体装置の問題点を示す図。
【図３７】従来の半導体装置を示す図。
【図３８】図３７のＡ−Ａ’断面図。
【図３９】図３７のＢ−Ｂ’断面図。
【図４０】従来の半導体装置にかかわる製造工程を示す平面図。
【図４１】従来の半導体装置にかかわる製造工程を示す平面図。
【図４２】従来の半導体装置にかかわる製造工程を示す平面図。
【図４３】従来の半導体装置にかかわる製造工程を示す平面図。
【図４４】従来の半導体装置にかかわる製造工程を示す平面図。
【図４５】従来の半導体装置にかかわる製造工程を示す平面図。
【図４６】従来の半導体装置にかかわる製造工程を示す平面図。
【図４７】従来の半導体装置にかかわる製造工程を示す、図４０のＡ−Ａ’断面図。
【図４８】従来の半導体装置にかかわる製造工程を示す、図４１のＡ−Ａ’断面図。
【図４９】従来の半導体装置にかかわる製造工程を示す、図４２のＡ−Ａ’断面図。
【図５０】従来の半導体装置にかかわる製造工程を示す、図４３のＡ−Ａ’断面図。
【図５１】従来の半導体装置にかかわる製造工程を示す、図４４のＡ−Ａ’断面図。
【図５２】従来の半導体装置にかかわる製造工程を示す、図４５のＡ−Ａ’断面図。
【図５３】従来の半導体装置にかかわる製造工程を示す、図４６のＡ−Ａ’断面図。
【図５４】従来の半導体装置にかかわる製造工程を示す、図４０のＢ−Ｂ’断面図。
【図５５】従来の半導体装置にかかわる製造工程を示す、図４１のＢ−Ｂ’断面図。
【図５６】従来の半導体装置にかかわる製造工程を示す、図４２のＢ−Ｂ’断面図。
【図５７】従来の半導体装置にかかわる製造工程を示す、図４３のＢ−Ｂ’断面図。
【図５８】従来の半導体装置にかかわる製造工程を示す、図４４のＢ−Ｂ’断面図。
【図５９】従来の半導体装置にかかわる製造工程を示す、図４５のＢ−Ｂ’断面図。
【図６０】従来の半導体装置にかかわる製造工程を示す、図４６のＢ−Ｂ’断面図。
【図６１】本発明の第４の実施例にかかわる製造工程を示す２つの断面図と１つの平面図。
【図６２】本発明の第４の実施例にかかわる製造工程の２つの断面図。
【図６３】本発明の第４の実施例にかかわる製造工程の２つの断面図。
【図６４】本発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図。
【図６５】図６４のＡ−Ａ’線に沿う断面図。
【図６６】図６４のＢ−Ｂ’線に沿う断面図。
【図６７】図６４のＢ−Ｂ’線に沿う断面図。
【図６８】本発明の第２の実施形態に係る半導体集積回路装置の平面図。
【図６９】図６５のＢ−Ｂ’線に沿う断面図。
【図７０】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７１】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７２】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７３】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７４】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７５】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７６】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図７７】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ部の構成を示す回路図。
【図７８】従来のＮＡＮＤ型ＥＥＰＲＯＭの平面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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