(57)【特許請求の範囲】
【請求項１】
低レベルが接地電圧で高レベルが正の電圧を持つパルス入力部をソースとし、接地線をゲートとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし負の電源線をソースとし常時オン状態にあるｎＭＯＳトランジスタとを備えることを特徴とするパルス電圧変換器。
【請求項２】
上記ｎＭＯＳトランジスタが上記入力パルスが低レベルになった後に高レベルとなるパルス入力部をゲートとする事を特徴とする特許請求の範囲第２項記載のパルス電圧変換器。
【請求項３】
低レベルが接地電圧で高レベルが正の電圧を持つ第1のパルス入力部をゲートとし低レベルが接地電圧で高レベルが正の電圧を持つ第2のパルスの入力部をドレインとする正のしきい電圧値を持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲートとし該パルス入力用ｎＭＯＳのソースをソースとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし上記負値電源をソースとする常時オン状態にあるｎＭＯＳトランジスタとからなるパルス電圧変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路を内蔵したＣＣＤ型固体撮像素子に関し、高速駆動、低消費電力化、高集積化と単一電源駆動を可能とする駆動回路の回路構成、駆動回路に用いるタイミング発生手段、パルス電圧変換器、デバイス構造に関するものである。
【背景技術】
【０００２】
現在カメラ一体型ビデオテープレコーダー等に用いられる撮像デバイスとしては主としてインターライン方式ＣＣＤ型固体撮像素子が用いられている。このインターライン方式ＣＣＤ型撮像素子の飽和信号電荷量の増加、スメア抑圧、2行同時独立読みだし化を実現するために、本願発明者は特開昭61-184975号公報および特開昭62-126383号公報において図14に示す駆動回路を内蔵したＣＣＤ型固体撮像素子を提案した。図14で、125は２次元状に配置された光電変換を行なうホトダイオード、129はホトダイオード125の列間に設けられた信号電荷を垂直方向に転送するための埋め込み型チャネル構造を有する垂直電荷転送手段である。
127はホトダイオード125の信号電荷を一水平行ずつ垂直電荷転送手段129に転送するための転送パルスを供給する行選択手段で、行選択を行なうシフトレジスタとシフトレジスタからの出力パルスから一水平走査期間に同時に読み出される2行の組の選択を行なうインターレス回路からなる。128はインターレス回路から出力される転送パルスを同一行の転送ゲート126に伝達するための転送パルス線、126は転送パルスにより開閉する転送ゲートである。また、130は垂直電荷転送のための駆動パルスを順次供給するための駆動手段で、駆動パルス列を発生するシフトレジスタとシフトレジスタから出力されるパルス列を反転するための反転回路からなるバッファ回路で構成される。131はバッファ回路から出力される駆動パルスを垂直電荷転送手段129の各電極に伝達する駆動パルス線である。さらに、132から125により水平走査手段が構成され、132、133はそれぞれスメア電荷を素子外部にはきだすためのはきだしゲートとはきだしドレイン、134-1〜134-3はそれぞれ第1の信号電荷、第2の信号電荷、スメア電荷を読み出す第1から第3の水平電荷転送素子、135-1〜135-3はそれぞれ第1から第3の水平電荷転送素子134-1〜134-3の出力回路、136-1〜136-3はそれぞれ垂直電荷転送手段129と第1の水平電荷転送素子134-1の間、第1の水平電荷転送素子134-1と第2の水平電荷転送素子134-2、第2の水平電荷転送素子134-2と第3の水平電荷転送素子128-3各水平電荷転送素子間を仕切るゲートである。なお、上記垂直電荷転送手段129の図中横実線で仕切られた１転送要素は互いに電気的に接続された２層のポリシリコン電極137、138からなり、かつ2電極下電位は電位差を持っている。行選択手段と駆動手段を構成するシフトレジスタは、特公昭62-045638号公報に記載の2相レシオレス  ダイナミック  シフトレジスタで、行選択手段を構成するインターレス回路は、特公昭61-061586号公報に記載の回路からなる。
【０００３】
本回路の動作は、特開昭61-184975号公報および特開昭62-126383号公報に詳しく説明されているので、ここでは簡単に述べるにとどめる。まず、駆動手段127を構成するシフトレジスタに4つの走査開始パルスをシフトレジスタの２相シフトパルスの周期の整数倍の間隔で入力すると、このパルスがシフトレジスタ内をシフトし各行に出力される。この出力は駆動手段127を構成するバッファ回路で反転され、転送パルス線128を介して垂直電荷転送手段129の各電極に印加される。この結果、各垂直電荷転送手段129内に電位障壁で分離された複数の電極に渡る4種の電位の井戸が形成移動される。この4種の電位の井戸は、それぞれ、はきだされるスメア電荷、信号電荷と同時に読み出されるスメア電荷、第1の信号電荷、第2の信号電荷を転送するためのものである。第2の信号転送用の電位の井戸が行選択手段により選択された2行の内第ｎ行目の近傍を通過するときに第ｎ行目の転送パルス線131に転送パルスを印加し、第ｎ行の信号電荷をホトダイオード125から第2の信号電荷転送用の電位井戸に転送する。ついで同様にして第ｎ＋1行の信号電荷を第1の信号電荷転送用の電位井戸に転送する。他の2種の空の電位井戸にはきだされるスメア電荷と信号と同時に読み出されるスメア電荷が垂直電荷転送手段内を電位井戸が移動するに従って蓄積されていく。これら4種の電荷は水平ブランキング期間にはきだしゲート132とゲート136-1〜136-3並びに水平電荷転送素子134-1〜134-3の動作により、はきだされるスミア電荷ははきだしドレイン133ヘはきだされ、スメア電荷は第3の水平電荷転送素子134-3ヘ、第ｎ行の信号電荷は第2の水平電荷転送素子134-2ヘ、第ｎ＋1行の信号は第1の水平電荷転送素子134-1に転送される。次いで、水平走査期間には第1から第3の水平電荷転送素子134-1〜134-3内を電荷が転送され出力回路135-1〜135-3で増幅され出力される。このようにして出力された第ｎ行の信号並びに第ｎ＋1行の信号からスメア信号を差し引くことにより、スメア信号の混入しない真の信号を得る。なお、次のフィールドでは、ｎ-1行とｎ行を同時に読み出すことによりインターレス走査を行なう。このような切り替えは行選択手段を構成するインターレス回路に入力される２相インターレスパルスにより行なわれる。
【０００４】
一方、公表特許公報昭60-500396号には、通例のインターライン方式ＣＣＤの各垂直電荷転送素子毎に増幅器を設けこの出力を多重化する事により、水平ＣＣＤによる速度の制限をなくする事が示されている。また、本発明者は、上記方式において、特開昭62-185471号公報にて提案を行なった各増幅器毎に2容量を設け増幅器の通過帯域を下げ雑音低減を行なう回路を適用することを特開平6-97414号公報に示した。
【０００５】
さらに、特開昭57-72375号公報（特公平2-52424号公報）には、ＣＣＤ型撮像素子で信号電荷を容量帰還型増幅器で電圧に変換する事が提案されている。
【０００６】
なお、特開昭57-78167号公報（特公昭61-17152号公報）、特開昭60-98774号公報には、図14の従来例と同様の駆動パルスを順次供給する駆動手段と、行選択手段の双方を備え、
駆動手段がスミア電荷をはきだすため電荷転送手段の中に分離された複数個の電位の井戸を形成移動し、行選択手段が複数の電位井戸の内信号電荷を転送するための1電極からなる電位の井戸に信号電荷を転送し、かつ、転送ゲート126が垂直電荷転送手段129の電極と共用され、駆動パルス線128と転送パルス線131が共通になった従来例が示されている。また、特開昭63-62480号公報（特公平4-46504号公報）、特開昭64-54879号公報には垂直電荷転送を通例の電荷転送素子と同様の多相の外部パルスで行なう点で相違はあるものの、図14の従来例と同様の行選択手段を備え、複数個の電荷を転送するために電荷転送手段の中に複数電極に渡る分離された複数個の電位の井戸を形成移動し、行選択手段は複数の電位井戸の内信号電荷を転送するための電位の井戸に信号電荷を転送し、かつ、転送ゲート126が垂直電荷転送手段129の電極と共用され駆動パルス線128と転送パルス線131が共通になった従来例が示されている。さらに、特開昭62-38677号公報（特公平3-74997号公報）には、複数個の電荷を転送するという点ではことなるものの、他の点では以上の従来例と同様の特徴を有し、かつ、ホトダイオード125から垂直電荷転送手段129への転送を複数回行なった従来例が示されている。
【０００７】
また、特開昭61-157188号公報、特開昭61-214871号公報には、シフトレジスタの一つの出力により開く複数個のスイッチを設けて、シフトレジスタのシフト周期以上の幅を持つパルスを得るパルス幅伸長器が示されている。
【０００８】
なお、特開平1-103861号公報には、電荷転送素子を駆動するための駆動パルス発生回路を内蔵した固体撮像素子において、駆動パルス発生回路のゲート酸化膜厚を電荷転送素子のゲート酸化膜厚より薄くした従来例が示されている。
【０００９】
さらに、特開昭61-234670号公報には、図14に示した従来例と同様の駆動手段と行選択手段を備えた素子において、駆動手段127と行選択手段130と出力回路135-1から135-2を他の部分より高濃度のウエル内に形成した従来例が示されている。また、特開昭61-145974号公報には、駆動手段127のウエルを他の部分のウエルと分離し、他の部分より低いバイアス電圧を与える事が示されている。
【００１０】
さらにまた、特開平5-283614号公報は、感知ノードを非感知ノードで挟む事により、外部ノイズ源又は基板半導体から隔離された遮蔽プレートを提供する。
【００１１】
一方、本発明者は、特開平5-103272号公報にて、ＣＣＤ型撮像素子でタイミング発生器からの単一電源値を持つパルスをトリガと２電源を供給することにより所定の電圧レベルのパルスを発生させるバッファ回路と所定の直流電圧を発生させる昇圧もしくは降圧回路を内蔵して、ドライバチップをなくしとＤＣ−ＤＣ変換器の数を減らす事により、ＣＣＤ型撮像素子の使い勝手を向上させ、撮像装置の低消費電力化を図る事を提案した。
【００１２】
また、特開昭52-149022号公報、特公平5-24711号公報には、ブランキング期間に相当するシフトレジスタを設けリングカウンターを構成し、ブランンキング期間のシフトレジスタ出力から各種信号を得る事が記載されている。
【００１３】
【特許文献１】特開平5-103272号公報
【００１４】
【特許文献２】特開平6-97414号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
通例のインターライン方式ＣＣＤ型撮像素子では、2次元状に配置されたホトダイオード125と垂直電荷転送手段129をｎ型基板上のｐウエル内に形成し、ｐウエルの電位を接地電位とし垂直電荷転送手段の各電極に印加される駆動パルスの低レベルを負値とすることにより、低レベル電圧印加時にｐウエルと逆導電型の不純物層からなる埋め込チャネルの表面に反転層（ｐウエルの不純物層と同導電型）を誘起し、垂直電荷転送手段129で発生する暗電流を抑圧する技術は周知である。この方法を図14の従来例で実施するには、タイミング発生チップで発生した正の単一電源値を持つ駆動信号から低レベルを負値とする駆動手段127を構成するシフトレジスタを駆動するための2相シフトパルスおよび走査開始パルスの3つのパルスを発生するドライバを素子外もしくは素子内に設け、シフトレジスタ内の比較的大きなパルス線を駆動する必要がある。なかでも、シフトレジスタを駆動する2相シフトパルスは高速のパルスであるためドライバにおいて消費される電力が大きく、撮像装置の低消費電力化を阻む要因になっていた。従って、本発明の目的は、シフトレジスタ内の比較的大きなパルス線を駆動する2相シフパルスを発生するドライバをなくし、撮像装置の低消費電力化を図るために必要なパルス電圧変換器を提供する事にある。
【課題を解決するための手段】
【００１６】
上記目的のため、パルス電圧変換器を低レベルが接地電圧で高レベルが正の電圧を持つパルス入力部をソースとし、接地線をゲートとする負のしきい電圧値をもつＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし負の電源線をソースとし常時オン状態にあるｎＭＯＳトランジスタとを備えるパルス電圧変換器により構成した。
【００１７】
低レベルが接地電圧で高レベルが正の電圧を持つパルスの低レベルを負値に変換する際、フローテイング端子がなく、かつ、その端子をリセットするための負値パルスを必要とせず、電圧変換後のパルス振幅も大きい。
【発明の効果】
【００１８】
さらに、本発明によれば、フローテイング端子がなく、かつ、その端子をリセットするための負値パルスを必要とせず、電圧変換後のパルス振幅も大きくして
、パルスの低レベルを負値に変換する事ができる。さらに、電圧変換時の貫通電流をパルスが低レベルになる時の速度を遅くすることなく低減できる。
【実施例】
【００１９】
第１の実施例
本発明の第１の実施例を図1から図13により説明する。図1は，第1の実施例の全体回路構成を示す図、図2は図1の素子の駆動パルスタイミング図である。図3（ａ）は、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図（ａ）で破線内が駆動パルス発生手段4の一行毎にもうけられた回路部分を示す。図4（ａ）は、駆動手段の第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図4（ａ）で破線内がタイミング発生手段3の一部をなすパルス幅伸長器の一行分の回路と駆動パルス発生手段4の一行毎にもうけられた回路部分を示す。図5は、駆動手段の第3の実施例の回路構成図である。図5で破線内がタイミング発生手段3の一部をなすパルス幅伸長器と駆動パルス発生手段4の一行分の回路を示す。図6は、駆動手段の第4の実施例の回路構成図である。図6で破線内が破線内がタイミング発生手段3の一部をなすパルス幅伸長器と駆動パルス発生手段4の一行分の回路を示す。図7（ａ）は、行選択制御手段6と転送パルス発生手段7からなる行選択手段の第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図（ａ）で破線内が行選択制御手段6の一部をなすインターレス回路の一行分の回路と転送パルス発生手段7の一行毎にもうけられた回路部分を示す。図8（ａ）は、行選択制御手段6と転送パルス発生手段7からなる行選択手段の第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図8（ａ）で破線内が行選択制御手段6の一部をなすインターレス回路と転送パルス発生手段7の一行分の回路を示す。図9は厚いゲート酸化膜を持ち低濃度の第1の不純物層内に形成された垂直電荷転送手段2の断面構造図である。本構造の不純物分布は、本願発明者が特開平03-289173号公報にて提案した低スメア化、高飽和化、低暗電流化を可能とするパンチスルー構造からなる。図10は垂直電荷転送手段2と同じ厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第3の不純物層内に形成されたｎＭＯＳトランジスタである。図11はソースドレインｎ型拡散層をフィールドｐ層オフセットをかけて形成した垂直電荷転送手段2と同じ厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第3の不純物層内に形成されたｎＭＯＳトランジスタである。図12は、高速高集積化を可能にする垂直電荷転送手段2より薄いゲート酸化膜を持ち高濃度の第2の不純物層内に形成されたＭＯＳトランジスタの構造図である。図13は第2導電型の不純物層内に設けられた光電変換素子を構成する第1導電型の不純物層を備える不純物層で構成された電極を持つ容量である。
【００２０】
以下、まず、図1、図2を用い全体構成と動作及び水平走査手段について説明する。
【００２１】
（1）全体構成と水平走査手段
図1では説明を簡単にするために光電変換素子が3x3のマトリックスの場合を示す。図１で、1は2次元状に配置したホトダイオードからなる光電変換素子、2はホトダイオード1の列間に設けられた信号電荷を垂直方向に転送するための埋め込み型チャネル構造を有する垂直電荷転送手段である。垂直電荷転送手段2は電極2-1で構成される繰り返し部と2-2から2-4からなる電荷転送制御部からなり、2-1が繰り返し部を構成する電極、ｆが繰り返し部最終電極、2-2が垂直電荷転送手段2と電荷蓄積ゲート2-3を仕切るゲート、2-3が電荷蓄積ゲート、2-4が電荷蓄積ゲート2-3と増幅器11を仕切る出力ゲートである。3、4は駆動手段を構成するもので、3が正の単一電源駆動信号が入力されるシフトレジスタを有するタイミング発生手段、4がタイミング信号と負電源から負値の電圧を低レベルに持つ駆動パルスを駆動パルス線5に供給する駆動パルス発生手段、5は転送パルス線と共通の駆動パルス線、6、７は行選択手段を構成するもので、6が正の単一電源駆動信号が入力される選択行を特定するためのシフトレジスタとインターレス回路からなる行選択制御手段、7が特定された選択行に正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルスを出力し転送パルスが印加されていない期間の選択行と非選択行に負値電圧を発生し駆動パルス線をソースとする転送パルススイッチＭＯＳトランジスタのゲートに印加する転送パルス発生手段である。8、9はそれぞれ端子ＳＢ、端子ＳＴから電荷転送制御部を構成するゲート2-2、電荷蓄積ゲート2-3に印加される駆動パルスを伝えるための電荷転送制御部駆動線で、10は端子ＯＧに印加される直流電圧を出力ゲート2-4に伝える電荷転送制御
部駆動線である。また、11から19で走査手段が構成される。11から18で増幅手段が構成され、11が垂直電荷転送手段2の出力端子毎に設けられた高電圧利得を持ち正の単一電源で動作するＰチャネルトランジスタをドライバとする反転増幅回路からなる増幅器、12が増幅器11の入力端子と出力端子間に設けられた不要電荷はきだしゲートと兼用されたｐチャネルＭＯＳトランジスタからなるリセットスイッチ、13が帰還容量である。14から18は特開昭62-185471号公報にて本発明者が提案を行なった増幅器の通過帯域を下げ雑音低減を行なった後の信号出力を保持する出力保持手段で、14が増幅器入力端子リセット時の増幅器の第1出力を保持する第1出力保持容量、17-1が増幅器入力端子ヘ第1の信号入力時の増幅器の第1の第2出力と増幅器入力端子リセット時の増幅器の第1の第1出力20との差分値を保持する第1の第2出力保持容量、17-2が増幅器入力端子ヘ第2の信号入力時の増幅器の第2の第2出力と増幅器入力端子リセット時の増幅器の第2の第1出力20との差分値を保持する第2の第2出力保持容量、15は第1出力保持容量14の出力端子側電圧をクランプし差分処理を行なうクランプスイッチ、16-1、16-2はそれぞれ第1、第2の第2出力保持容量への信号書き込みスイッチ、18-1、18-2はそれぞれ第1、第2の第2出力保持容量からの信号読みだしスイッチである。19は読みだしスイッチ18-1、18-2を順次開閉し各第2出力保持手段に保持された差分値を選択的に読み出すための水平走査回路である。Ｔ１、Ｔ２、ＴＩＮはタイミング発生手段4内のシフトレジスタを駆動するための単一正電源値駆動信号入力端子で、Ｔ１、Ｔ２が２相シフトパルス入力端子、ＴＩＮが走査開始パルス入力端子、ＶＬは転送パルスの低レベル電圧と等しい負電源電圧入力端子、ＶＭは転送パルスの高レベル電圧入力端子、Ｖｃｃは正電源電圧値入力端子、ＧＮＤは接地端子、Ｖ１、Ｖ2、ＶＩＮは行選択制御手段6内のシフトレジスタを駆動するための単一正電源値駆動信号入力端子で、Ｖ１、Ｖ2が２相シフトパルス入力端子、ＶＩＮが走査開始パルス入力端子、ＦＡ、ＦＢはインターレス回路を駆動するための単一正電源値駆動信号である２相インターレスパルス入力端子、Ｖ３、Ｖ４は正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌは高レベルが正の電源電圧値ｖｃｃより高く第2の電圧値より低い第3の電圧値を高レベルに持つ前置転送パルス印加端子、ＳＢはゲート2-2の駆動パルス印加端子、ＳＴは電荷蓄積ゲート2-3の駆動パルス印加端子、ＯＧは出力ゲート2-4への直流電圧印加端子、ＲＧ、ＣＰ、ＳＨ1、ＳＨ２は、増幅手段を駆動するための正の単一電源駆動信号で、ＲＧはリセットスイッチ12へのリセットパルス入力端子、ＣＰはクランプスイッチ15へのクランプパルス印加端子、ＳＨ１、ＳＨ２はそれぞれ読み込みスイッチ16-1、16-2へのサンプルホールドパルス印加端子、ＶＣは直流クランプ電圧入力端子、Ｏ１、Ｏ２は信号出力端子、Ｈ１、Ｈ２、ＨＩＮは水平走査回路19を駆動するための正の単一電源駆動信号で、Ｈ1、Ｈ２が水平走査回路19の２相シフトパルス入力端子、ＨＩＮが水平走査回路19の走査開始パルス入力端子である。水平走査回路19は特公昭62-045638号公報に記載の2相レシオレス  ダイナミック  シフトレジスタからなる。なお、上記垂直電荷転送手段2の図中横実線は垂直電荷転送手段2を構成する電極の区切りを示し、垂直電荷転送手段は本願出願人が既に特開平03-60158で提案した単層電極構造からなる埋め込み型チャネル構造を有している。図2において、ＨＢＬは水平帰線
期間を、φＶ１、φＶ2、φＶ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌ、φＴＩＮ、φＴ１、φＴ２、φＳＢ、φＳＴ、φＲＧ、φＣＰ、φＳＨ１、φＳＨ２、φＨＩＮ、φＨ１、φＨ２は、それぞれ図1の端子Ｖ１、Ｖ2、Ｖ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌ、ＴＩＮ、Ｔ１、Ｔ２、ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ１、ＳＨ２、ＨＩＮ、Ｈ１、Ｈ２に印加されるパルス電圧を示す。さらに、ｖｌ、ｖｍはそれぞれ垂直電荷転送手段2の駆動パルスの低レベル電圧値と高レベル電圧値、ｖｈは正電源電圧値ｖｃｃより高い第2の電圧値、ｖｈｍは正電源電圧値より高く第2の電圧値より低い第3の電圧値を示し、φＶ１、φＶ2、φＴＩＮ、φＴ１、φＴ２、φＲＧ、φＣＰ、φＳＨ１、φＳＨ２、φＨＩＮ、φＨ１、φＨ２の低レベルは接地電圧、高レベルが正電源電圧値ｖｃｃである。なお、図2には図示はしていないが、図1のＶＩＮ、ＦＡ、ＦＢ端子の印加電圧も同様である。さらに、図1のＯＧ端子にはｖｍとｖｌの中間の直流電圧、Ｏ1、Ｏ２端子には所定の直流バイアスが印加されている。また、ＶＣ端子とＯ1、Ｏ２端子の直流バイアスは、不用なオフセットの発生を防ぐために同一となっている。また、第2出力保持容量17-1、17-2に印加される電圧を下げるためこの直流バイアス電圧は0Ｖとする。一方、ｓ、ｎ1、ｎ2はそれぞれ、第1の信号電荷もしくは第2の信号電荷、第1の不要電荷、第2の不要電荷を転送する電位井戸をつくるために入力される端子Ｔ１に印加される走査開始パルスの時間間隔で、Ｔは端子Ｔ１、Ｔ２に2相シフトパルスの一水平ブランキング期間内の印加時間を示す。特開昭62-126383号公報と同様に、各時間間隔は２相シフトパルスの周期の整数倍の値を有し、Ｔ＝2ｓ＋ｎ1＋ｎ2の関係を満たす。さらに、φＶ３、Ｖ４、φＶ３Ｌ、Ｖ４Ｌが高レベルとなるタイミングは読みだし行により異なるが、水平ブランキング期間内にある。Ｔｓ1、Ｔｓ2は、それぞれ、増幅器入力端子リセット時の増幅器の第1出力を保持する第1出力保持容量14への第1出力書き込み時間、増幅器入力端子ヘ信号入力時の増幅器の第2出力と増幅器入力端子リセット時の増幅器の第1出力との差分値を保持する第2出力保持容量17-1、17-2への差分値書き込み時間、Ｔｎは不要電荷の掃きだし時間である。なお、増幅手段を動作させるパルス電圧φＣＰ、φＳＨ１、φＳＨ２は、駆動手段を動作させるパルス電圧φＴ１、φＴ２に同期しており第1保持容量14への第1出力の書き込み時刻と第2保持容量14への第2出力の書き込み時刻のφＴ１、φＴ２の第1、第2出力への飛び込み雑音の影響が緩和されている
。さらに、端子Ｔ１、Ｔ２に印加されるタイミング発生手段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加される水平走査回路19の２相シフトパルスは同期した同一周波数のパルスであり、駆動信号発生の簡略化を図っている。
【００２２】
以下、図1、図2を用い全体の動作を説明する。まず、端子Ｔ１、Ｔ２に2相シフトパルスを印加し端子ＴＩＮに走査開始パルスをｓ、ｎ1、ｓ、ｎ2の時間間隔で入力すると、タイミング発生手段3から発せられたタイミング信号から駆動パルス発生手段により低レベルを負値に持つ駆動パルスが駆動パルス線5に出力され、各垂直電荷転送手段2内に電位障壁で分離された複数の電極に渡る4種の電位の井戸が形成移動する。この4種の電位の井戸は、第1の信号電荷、第1の不要電荷、第2の信号電荷、第2の不要電荷を転送する。一方、端子Ｖ１、Ｖ２に2相シフトパルスを印加し端子ＴＩＮに走査開始パルスを印加すると行選択制御手段7が各水平走査期間毎に順次隣接したｎ行とｎ＋１行の2行を同時に選択する。この2行の組みあわせは端子ＦＡ、ＦＢに印加される2相パルスにより動作するインターレス回路によりフィールド毎に切り替わる。このようにして選択された2行の内第ｎ行目の近傍に第1の信号転送用の電位の井戸が通過するときに端子Ｖ３ＬとＶ３に前置転送パルスと転送パルスを印加すると転送パルス発生手段7が第ｎ行目の駆動パルス線5に正電源電圧より遥かに高い転送パルスを出力し、第ｎ行の信号電荷をホトダイオード1から第1の信号電荷転送用の電位井戸に転送する。ついで端子Ｖ４ＬとＶ４に前置転送パルスと転送パルスを印加し同様にして第ｎ＋1行の信号電荷を第2の信号電荷転送用の電位井戸に転送する。他の2種の電位井戸にスメア電荷等の不要電荷が垂直電荷転送手段2内を電位井戸が移動するに従って蓄積されていく。一方、以上の3、4からなる駆動手段による垂直電荷転送手段2内の電荷転送と6、7からなる行選択手段の光電変換素子1から垂直電荷転送手段2への信号読みだしと並列に、垂直電荷転送手段2内のfから2-4と11から18よりなる増幅手段により、不要電荷のはきだしと信号電荷の出力が行なわれる。水平ブランキング期間の始まりには、まず、前行の第2の不要電荷がリセットスイッチ12からはきだされる。即ち、前行の第2の不要電荷を転送する電位井戸と第1の信号電荷を仕切る電位障壁がゲート2-2の直前に到達した後、端子ＳＢの印加電圧φＳＢを低くしゲート2-2をオフし、ついで、端子ＳＴの印加電圧φＳＴを低くすると、電荷蓄積ゲート2-3に蓄えられた前行の第2の不要電荷が出力ゲート2-4を経て増幅器11の入力端子に転送され、直ちにオン状態にあるリセットスイッチ12から増幅器11の出力端子にはきだされる。（図2時刻ｔ1）この後、第1の信号電荷による信号電圧の第1の第2出力保持容量17-1への書き込みが行なわれる。即ち、端子ＳＴの印加電圧φＳＴを再び高くし電荷蓄積ゲート2-4に電荷が蓄積できる状態にする。一方、時刻ｔ1以降、第1の信号電荷を転送する電位井戸と第1の不要電荷を仕切る電位障壁がゲート2-2に向って移動し、第1の信号電荷は垂直電荷転送手段2の繰り返し部最終電極fに集められる。この電位障壁が最終電極fに到達し最終電極f下チャネル電位が低くなる前に端子ＳＢの印加電圧φＳＢを高くしゲート2-2をオンする。次いで、最終電極fのチャネル電位が低くなり、端子ＳＢの印加電圧φＳＢを低くし再びゲート2-2をオフすると、第1の信号電荷を転送する電位井戸内を転送されてきた信号電荷が全て電荷蓄積ゲート2-3に転送保持される。この後、ゲート2-2は第1の信号電荷の第1の��2出力保持容量への書き込みが終了するまで開く事はなく、第1の不要電荷が第1の信号に混入する事はない。なお、最終電極fは他の電極に較べ電荷容量が大きく第1の信号電荷全てを蓄積することができる。一電極で蓄積容量が不足する場合には、φＳＢを高くするタイミングを早め、垂直電荷転送手段2の繰り返し部の複数電極に電荷を蓄積すれば良い。さらに、φＳＴの高レベルをｖｍより高いｖｃｃとして、蓄積ゲート2-3の単位面積あたりに保持できる電荷量をふやして電荷蓄積ゲート2-3の長さをみじかくしてもよい。また、端子Ｔ１、Ｔ２に印加される2相シフトパルスの一水平ブランキング期間内の印加時間Ｔと、タイミング発生手段3の最終電極までの段数とを考慮して、端子ＴＩＮに入力されるパルスの水平ブランキング内の位相を決定すれば、電位障壁の最終電極への到達時刻を所定の時刻に設定するのは容易である。（図2時刻ｔ2）一方では、端子ＲＧの電圧φＲＧを高くしてリ
セットスイッチ12をオフした後、Ｔｓ1時間後に端子ＣＰの印加電圧φＣＰが低くなるとクランプスイッチ15が閉じ、増幅器11の入力端子リセット時の増幅器11の第1出力が第1出力保持容量14へ書き込まれ、この時刻以降の増幅器11の出力端子の電位変動が第1の第2出力保持容量17-1に伝達されることになる。また、この際、増幅器11の出力抵抗と第1出力保持容量14の容量により増幅器11の通過帯域は１／Ｔｓ1程度に小さく制限されている。（図2時刻ｔ3）この状態で、端子ＳＴの印加電圧φＳＴを低くすると、電荷蓄積ゲート2-3に保持されていた第1の信号電荷が増幅器11の入力端子に転送される。（図2時刻ｔ4）この信号電荷は、増幅器11と帰還容量13により信号電圧に変換され、増幅器11の出力端子に電位変動を生じさせる。この電位変動、即ち、増幅器入力端子ヘ信号入力時の増幅器の第
2出力と増幅器入力端子リセット時の増幅器の第1出力との差分値が、信号転送後Ｔｓ2時間後に端子ＳＨ１の印加電圧φＳＨ１が低くなり信号書き込みスイッチ16-1がオフする事により、第1の第2出力保持容量17-1に書き込まれ保持される。また、この際、増幅器11の出力抵抗と第1出力保持容量14と第2出力保持容量17-1の直列容量により増幅器11の通過帯域は１／Ｔｓ2程度に小さく制限されている。以上のようにして、増幅器11の通過帯域をさげながら、リセットスイッチがオフする際に生じるリセット雑音と各増幅器の直流電圧のばらつきによる固定パターン雑音が除去された信号電荷による電圧変動を出力可能としている。（図2時刻ｔ5）次いで、第2の不要電荷がリセットスイッチ12からはきだされる。即ち、端子ＳＴの印加電圧φＳＴを再び高くし電荷蓄積ゲート2-4に電荷が蓄積できる状態にする。時刻ｔ2以降、第1の不要電荷を転送する電位井戸と第2の信号電荷を転送する電位井戸を仕切る電位障壁がゲート2-2に向って移動し、第1の不要電荷は垂直電荷転送手段2の繰り返し部最終電極fに集められる。この電位障壁が垂直最終電極fに到達し最終電極f下チャネル電位が低くなる前に端子ＳＢの印加電圧φＳＢを高くしゲート8をオンする。次いで、最終電極fのチャネル電位が低くなり、端子ＳＢの印加電圧φＳＢを低くし再びゲート2-2をオフし、端子ＳＴの印加電圧φＳＴを低くすると第1の不要電荷がリセットスイッチ12から増幅器11の出力端子にはきだされる。なお、最終電極fは他の電極に較べ電荷容量が大きく第1の不要電荷全てを蓄積することができる事は第1の信号の読みだし時と同様である。（図2時刻ｔ6）この後、時刻ｔ2からｔ5の動作により、第2の信号電荷
による信号電圧の第2の第2出力保持容量17-2への書き込みが行なわれる。（図2時刻ｔ7）水平走査期間に入ると、水平走査回路19の端子ＨＩＮに走査開始パルスが入力され、端子Ｈ１、Ｈ２に印加されている２相の駆動パルスによりこのパルスが水平走査回路内をシフトし順次信号読みだしスイッチ18-1、18-2がオンオフしｎ行の信号が端子Ｏ1よりｎ＋1行の信号が端子Ｏ2より順次出力される。
【００２３】
本実施例によれば、第1に、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段は垂直電荷転送手段2の一部に順次駆動パルスを出力しており負荷容量が小さく、行選択制御手段6と転送パルス発生手段7からなる行選択手段は一行に転送パルスを出力するので行選択手段の負荷容量も小さく、また、垂直電荷転送手段2からの信号電荷を11から18よりなる増幅手段で増幅した後水平走査回路により増幅手段の出力となる第2出力保持手段17-1、17-2を選択して出力しているので平走査回路の負荷容量も小さい。この結果、駆動手段の駆動パルス入力端子Ｔ１、Ｔ２、ＴＩＮ、駆動パルス入力端子Ｖ１、Ｖ２、ＶＩＮ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、Ｖ４、ＦＡ、ＦＢ、水平走査手段の駆動パルス入力端子ＳＢ、ＳＴ、ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、ＨＩＮ、Ｈ１、Ｈ２の負荷容量は水平もしくは垂直の一ラインのパルス線だけになり駆動パルスの立ち上がりによる速度制限はなく高速駆動ができる。
【００２４】
第2に、本実施例によれば、リセットスイッチ12がはきだしゲートと兼用されているので、はきだしゲートとはきだしドレインが不要となり、高集積化で転送効率の良い水平走査手段を提供できる。即ち、リセットスイッチ12がオフの時間Ｔｓ2内に、垂直電荷転送手段2内に形成された第1の電位井戸により転送されてきた信号電荷が増幅器11の入力端子に転送され、電圧に変換され出力保持容量17-1もしくは17-2に保持される。一方、リセットスイッチがオンの時間Ｔｎ内に、垂直電荷転送手段2内に形成された第2の電位井戸により転送された不要電荷が、出力の終った信号電荷と共にリセットスイッチ12を経て素子外部に掃きだされる。出力保持容量17-1、17-2に保持された出力は水平走査回路19により選択され端子Ｏ1，Ｏ２から素子外部に出力される。このようにして、はきだしゲートと
はきだしドレインが不要となるので、高集積化が可能となり、かつ、信号電荷と不要電荷が電荷転送経路で分かれる事がなくなり転送効率不良が起こる事はない。なお、この効果は、垂直電荷転送手段2の2-2から2-4からなる電荷転送制御部をなくし、垂直電荷転送手段の最終電極ｆに高レベル印加時の電極下電位を増幅器11の入力端子の電位より低くして、垂直電荷転送手段2から信号が転送される時にはリセットスイッチ12をオフし信号を出力し保持容量17-1もしくは17-2に保持し、垂直電荷転送手段2から不要電荷が転送される時にはリセットスイッチ12をオンして不要電荷をはきだしても同様に得られる。さらに、この際、第1出力保持容量14とクランプスイッチ15をなくしてもよい。
【００２５】
さらに、リセットスイッチ12からスメアのはきだしを行なう際、垂直電荷転送手段2が増幅器11の入力端子間に2-2から2-4からなる電荷転送制御部を備える事により、増幅器雑音低減効果を損なう事なく、充分な掃きだしによるスメア抑圧効果を得る事ができる。即ち、2-2から2-4よりなる電荷転送制御部は垂直電荷転送手段2内の複数電極にわたる第2の電位井戸内を分散して転送された不要電荷を垂直電荷転送手段2の最終電極fに集めた後、一括して増幅器11の入力端子に転送しリセットスイッチ12をへてはきだす。この結果、リセットゲート12をオンにする必要のある期間は最終電極fに集められた不要電荷をはきだすために必要な期間Ｔｎとなり、他の全ての期間をリセットゲート12をオフし信号電荷を電圧に変換し保持容量17-1もしくは17-2にするための増幅器11の動作期間とできる。このようにして、リセットスイッチ12からはきだしを行なう際に、保持容量への書き込み時間Ｔｓ1＋Ｔｓ2を長くし増幅器11の通過帯域を低くして増幅器雑音を低減すると共に、全シフト時間Ｔの中の時間ｎ1＋ｎ2の時間を長くしはきだしによるスメア抑圧効果を高める事ができる。さらに、2-2から2-4からなる電荷転送制御部は、垂直電荷転送手段2内の複数電極にわたる第1の電位井戸内を分散して転送された信号電荷を垂直電荷転送手段2の最終電極fに集めた後、一括して増幅器11の入力端子に転送している。この結果、信号電荷は増幅器11の入力端子には第1の電位井戸内の移動に必要な時間ｓより短時間で入力でき、増幅器11の通過帯域を制限しても、充分な信号電圧を得る事ができる。なお、以上の効果は、電荷転送制御部をゲート2-2だけで構成し、かつ、端子ＳＢに印加される電圧の高レベルをｖｍから図1の出力ゲート2-4への印加電圧に等しい値にするか、もしくは電荷転送制御部を出力ゲート2-4だけで構成し、φＣＰのオフする時刻を時刻ｔ2より前にすれば同様に得られる。
【００２６】
さらにまた、電荷転送制御部をゲート2-2と電荷蓄積ゲート2-3と出力ゲート2-4で構成する事により、リセット雑音や増幅器の直流電圧のばらつきによる固定パターン雑音の除去を行なう際に、増幅器の通過帯域の低減効果を向上できる。即ち、電荷蓄積ゲート2-3と出力ゲート2-4がなくゲート2-2だけの場合もしくは出力ゲート2-4だけの場合には不要電荷の混入や信号電荷の読み残しを防ぐために第1出力保持容量14の書き込み時間Ｔｓ1が時間ｓと同一にならざるを得ない。一方、スメアはきだしによるスメア抑圧効果を高めるためには時間ｓを短くしなければならない。この結果、第1保持容量14への増幅器入力端子リセット時の増幅器出力の書き込み時間が短くなり、書き込の時の増幅器の通過帯域を大きくせざるを得ず、増幅器雑音が大きくなる。これに対し、本実施例では、電荷転送制御部をゲート2-2と電荷蓄積ゲート2-3と出力ゲート2-4で構成する事により、第1の電位井戸で転送されてきた信号電荷を電荷蓄積ゲート2-3に一時保持した後、増幅器入力端子に転送している。この結果、第1出力保持容量14の書き込み時間Ｔｓ1を時間ｓと同一とする必要がなく、Ｔｓ1を長くし増幅器雑音を低減できる。
【００２７】
なお、本実施例では、増幅器雑音を低減しつつリセット雑音や増幅器の直流電圧のばらつきによる固定パターン雑音の除去を、増幅器入力端子リセット時の増幅器の第1出力を保持する第1出力保持容量14と第1出力保持容量に保持された第1出力と増幅器入力端子への信号電荷入力時の上記増幅器の第2出力との差分値を保持する第2出力保持容量17-1、17-2と第2出力保持容量に保持された差分値を選択して出力する水平走査回路19で行なったが、本実施例で述べた効果は具体的回路方式によらず実施できる。即ち、特開昭6f85471号公報にて本発明者が提案を行なったもう一つの回路形式、増幅器11の入力端子がリセットされた後の増幅器出力と信号電荷が有る時の増幅器出力をそれぞれ独立の保持容量に保持した後水平走査を行ない素子内部あるいは素子外部に設けられた差動器により差分処理を行なっても同様に得られる。さらに、以上述べた回路方式の具体的形態は例えば、特開昭64-39880号公報、特開平4-32379号公報、特開平5-500891号公報等に記載されたもの等様々なものがあるが、同様に本発明は実施できる。
【００２８】
第3に、本実施例によれば、図14の従来例と同様に垂直電荷転送手段2の中に複数の信号電荷を運ぶ複数の分離された電位井戸を形成し、かつ、各垂直電荷転送手段2毎に複数の増幅器出力保持容量17-1、17-2を設ける事により増幅器の通過帯域を下げ増幅器雑音を低減しつつ2行同時独立読みだしを実現できる。
【００２９】
なお、本実施例では、いままで述べた帯域制限は、増幅器11の出力抵抗と第1出力保持容量14もしくは増幅器11の出力抵抗と第1出力保持容量14と第2出力保持容量17-1、17-2の直列容量により行なわれているが、他の方法を用いてもよい。即ち、クランプスイッチ15と信号書き込スイッチ16-1、16-2のオン抵抗を大きくすることにより増幅器出力の低周波成分だけを通過させる様にしても良いし、特開昭62-185471号公報で本発明者が提案した電荷転送型の低域フィルタを増幅器11と第1出力保持容量14の間に設ける様にしても良い。さらに、クランプスイッチ15と信号書き込スイッチ16-1、16-2のチャネルに誘起される電荷が各スイッチが閉じる時に信号に混入する事により生じる固定パターン雑音が問題となる時には、特開平02-224481で本発明者が提案した様に各スイッチの高インピーダンス
となる端子側に直列に高抵抗を設けチャネル電荷を信号に混入させない様にすれば良い。この高抵抗は、ゲートに直流電圧の印加されたＭＯＳトランジスタやノンドープポリシリコンで構成される。また、水平方向の画素数と同数の増幅器11が並列に動作する為に消費電力が問題となる時には、特開平1-279681号公報で本発明者が提案した様に水平帰線期間期間だけに増幅器を動作させる様にすれば良い。この時第1出力保持容量に不要な電圧が印加されない様に増幅器11の非動作期間の出力は0ｖになる様に増幅器11に印加されるバイアス電圧をパルス動作する。例えば、増幅器が周知のカスコードアンプからなる時には、ドライバ側のｐＭＯＳカスコードＭＯＳのゲート電圧をｖｃｃとすればよい。更に、増幅器11の並列動作により増幅器11の接地線もしくは電源線に大電流が流れ電圧降下により
、シェーデイング等の擬信号が発生する場合には、特開平1-243462号公報で本発明者が提案した様に各増幅器毎に電源線を基板と接続し、接地線を遮光膜と接続することにより、接地線と電源線の抵抗を下げればよい。また、増幅器11のドライバに本発明者が特開昭63-318874号公報、特開平2-224480、特開平2-224481で提案した様なリセット雑音の発生しない入力端子が空乏化した素子を用いてより一層の低雑音化を図っても良い。
【００３０】
第4に、本実施例では、以下の3点の理由により増幅器の電源電圧を下げ増幅手段の低消費電力化低電圧化ができる。第1に、増幅器入力端子に接続するゲート2-2と電荷蓄積ゲート2-3と出力ゲート2-4を設け、かつ、垂直電荷転送手段2内の出力ゲート2-4の直前の転送電極である電荷蓄積ゲート2-3を低レベルが負値の駆動パルスで駆動することにより、増幅器11の入力端子電圧を低くでき、増幅器11の電源電圧を下げられる。即ち、電荷蓄積ゲート2-3の印加電圧の低レベルは電極下にチャネル層と反導電型の反転層を誘起する負値電圧であるので、電荷蓄積ゲート2-3に低レベル電圧が印加された時のチャネル電圧をチャネルが取り得る最低の電圧とできる。更に、周知の様に、出力ゲート2-4を設ける事により、（出力ゲート2-4の直前の転送電極に低レベルを印加したときのチャネル電圧）＜（出力ゲート2-4のチャネル電圧）＜（増幅器11の入力端子のリセット電圧値）という関係を満たす事により電荷転送ができる。従って、増幅器11の入力端子電圧を低くでき、増幅器11の電源電圧を下げられる。なお、先に述べた電荷転送制御部が高レベルが出力ゲート2-4と同じパルスで駆動されるゲート2-2だけで構成される場合、もしくは従来のインターライン型ＣＣＤと同様に直流電圧の印加された出力ゲート2-4だけで構成される場合には、3、4からなる駆動手段を低レベルが電極下にチャネル層と反導電型の反転層を誘起する負値電圧を持つ駆動パルスで駆動すれば同様の効果が得られる。第2に、信号電荷が垂直電荷転送手段2の複数の電極にわたり形成される電位井戸内を転送されるので、チャネル濃度を低くし出力ゲート2-4の直前の転送電極に低レベルを印加したときのチャネル電圧を低くでき、さらなる低電圧化が可能になっている。第3に、信号電荷の電圧への変換を11から13よりなる容量帰還型電荷電圧変換器で構成する事により、一層の低電圧化を実現している。即ち、増幅器11は高利得の反転増幅回路で構成されており、その入出力端子間には帰還容量13が設けられているので、増幅器11の入力端子は仮想接地点となり、信号電荷が入力されても電圧変動は起こらない。以上の3点の結果、電荷転送に悪影響を及ぼす事なく増幅器11の電源電圧を下げ増幅手段の低消費電力化低電圧化ができる。更に、増幅器11の電源は正電源電圧値を持ち、電源数の減少を実現している。また、信号電荷による電圧変動は高々1から2ｖ程度なので増幅器11を通例のインターライン型ＣＣＤ撮像素子で行なわれている様にソースフォロワー回路で構成し、帰還容量13をなくし、リセットスイッチを正電源に接続されたｎＭＯＳとしても第1と第2の効果により低電圧化は可能である。
【００３１】
一方、11から13よりなる容量帰還型増幅器によれば、電荷電圧の変換係数は増幅器11の入力端子に付随する寄生容量によらず帰還容量値だけで決り、帰還容量を高精度に形成する事により、電荷電圧変換係数のばらつきによる固定パターン雑音を低減できる。更に、増幅器11を構成する増幅器入力端子にゲートの接続されたドライバとリセットスイッチを信号電荷と極性の逆のＰＭＯＳで構成する事により、特開昭63-294182号公報に記載の様に増幅器のダイナミックレンジ向上が図れる。
【００３２】
なお、本実施例では、説明を簡単にするため図14に述べたスメア差動は実施していない。もちろん、垂直電荷転送手段2の中にスメア差動用のもう一つの分離された電位井戸を形成し、各垂直電荷転送手段2毎にスメア電荷保持用の第3の第2出力手段を設けることにより、垂直電荷転送手段2内にあるスミア等の疑似信号と疑似信号の混入した信号を各水平走査期間ごとに独立に出力した後、2信号の差分処理により真の信号を検知して、スメア差動を行ない、スミアを更に低減できる。また、既に本発明者が特開昭62-185471号公報に提案したクランプ回路の様な差動手段を増幅器11ごとに設け、差動処理後の真の信号を水平走査してもよい。更に、スミア差動に伴うランダム雑音の増加が問題となる場合には、スミア電荷を転送する電位井戸の形成されている段数ｍｓを、信号電荷を転送する電位井戸の形成されている段数ｍ1、ｍ2より大きくすることにより、スミア信号だけを取り出す場合のスミア電荷量を信号に混入するスミア電荷量より多くすることにより、スミア差動に伴うランダム雑音の増加を防ぐことができる。
【００３３】
また、本実施例では、駆動信号発生の簡略化のため、端子Ｔ１、Ｔ２に印加されるタイミング発生手段3の２相シフトパルスと端子Ｈ１、Ｈ２に印加される水平走査回路19の２相シフトパルスは同期した同一周波数のパルスとした。しかし、3、4からなる駆動手段は一水平行の垂直電荷転送手段の電極を駆動しており、水平走査回路より負荷容量が大きい。この結果、垂直電荷転送手段2の電荷転送の転送効率が劣化する等の問題が生じる時には、タイミング発生手段3の2相シフトパルスを水平走査回路19の2相シフトパルスの周波数より低くすれば良い。この際、図2に示したφＴ１、φＴ２とφＨ１、φＨ２のオーバーラップ部分がないようにすれば、増幅器11の通過帯域は端子Ｏ1，Ｏ２に順次出力される映像信号出力の帯域以下なので、タイミング発生手段3の2相シフトパルスを映像信号帯域以下にしても何等問題は生じない。
【００３４】
以上、本発明の全体構成を図1の実施例に即し述べたが、本発明は以下の変形が可能である。
【００３５】
垂直電荷転送手段の一水平行の電極を結ぶ駆動パルス線に垂直電荷転送のための駆動パルスを順次供給する駆動手段と、該光電変換素子の信号電荷を光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段に転送するための転送パルスを該光電変換素子の一水平行毎に設けられた転送パルス線に供給する行選択手段と、上記垂直電荷転送手段の出力端子毎に設けられた増幅器と該増幅器の入力端子に接続されたリセットスイッチを有する増幅手段と、該増幅手段の出力を選択して出力する水平走査回路からなる水平走査手段とを備える事により駆動手段、行選択手段、水平走査手段の駆動パルスの立ち上がりによる速度制限を解消し素子の全ての部分の高速駆動が可能として、超高精細撮像素子の様な高速駆動素子を実現する事は、駆動手段、行選択手段、水平走査手段が上記特徴を持てばその具体的形態によらず実施できる。例えば、図14で示した従来技術の駆動手段と選択手段を用いても良い。更に、行選択手段、水平走査手段がランダムアクセスのできるデコーダで構成されても良い。また、水平走査手段内の増幅手段は既に述べた様な変形が可能であり、保持容量を用いない特開昭62-122372号公報に記載された増幅器の直流電圧のばらつきによる固定パターン雑音の除去回路を使用しても良い。さらに、垂直電荷転送手段が電荷制御部を持たなくてもよい。
【００３６】
また、水平走査手段を、垂直電荷転送手段の出力端子毎に設けられた増幅器と該増幅器の入力端子に接続された不要電荷のはきだしゲートと兼用されたリセットスイッチと増幅器の出力を保持する出力保持容量を有する増幅手段と、出力保持容量に保持された出力を選択して出力する水平走査回路とで構成する事により、はきだしゲート132とはきだしドレイン133をなくし、高集積で転送効率不良が起こらない水平走査手段を実現する事は、駆動手段が垂直電荷転送手段内に信号電荷を保持しつつ転送するための第1の電位井戸と上記垂直電荷転送手段内に流入するスメア電荷等の不要電荷を保持しつつ転送するための上記垂直電荷転送手段の複数電極に渡る第2の電位井戸を同時に形成させ、増幅手段が少なくとも一つの保持容量を持てば、駆動手段、行選択手段、水平走査手段の具体的構成やその駆動方法によらず実施できる。例えば、駆動手段や行選択手段は本発明と同様だが信号電荷が一電極下に限定された特開昭57-78167号公報に記載された素子、行選択手段が図1と同様に一水平行を選択するものであるが、駆動がインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭60-247382号公報、特開昭62-230270号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子で実施できる。さらに、図1と同じ様に駆動手段が順次駆動パルスを供給するものであるが、選択手段が通例のインターラインＣＣＤと同様に垂直電荷転送素子への転送を一括して行なう特開昭62-237871号公報、特開平4-286282号公報に記載の素子でも実施できる。また、図14で示した従来技術の駆動手段と選択手段を用いても良い。更に、行選択手段、水平走査手段がランダムアクセスのできるデコーダで構成されても良い。また、水平走査手段内の増幅手段は先に述べた様々な変形が可能である。さらに、垂直電荷転送手段が電荷転送制御部を持たない場合にも実施できる。
【００３７】
以上、本発明の全体構成を説明したが、以下ではタイミング発生手段3と駆動パルス発生手段4から構成される駆動手段の4つの実施例の詳細な回路構成と動作を図3から図6を用いて、また、行選択制御手段6と転送パルス発生手段7から構成される行選択手段の2つの実施例の詳細な回路構成と動作を図7と図8を用いて説明し、図9から図13により以上の回路に用いられるデバイスの構造について説明する。
【００３８】
駆動手段
（イ）駆動手段の第1の実施例
図3（ａ）は、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図（ａ）中21はタイミング発生手段3を構成する単一の正電源で動作する従来と同様の2相レシオレス  ダイナミック  シフトレジスタである。シフトレジスタ21の中の実線は1段の区切りを示し、本実施例では一行毎に一段が設けられている。20、22から29により負値の電圧を低レベルに持つ駆動パルスを駆動パルス線に供給する駆動パルス発生手段4が構成され、破線内が駆動パルス発生手段4の一行毎にもうけられた回路部分を示す。20、22、23、27でタイミング信号の低レベルを負値にシフトする前置駆動パルス電圧変換器が構成され、20が配列の外に設けられ図1に示した行選択制御手段6の端子ＶＩＮに印加される単一正電源値の走査開始パルスの低レベルを負値にシフトする走査開始パルス電圧変換器20である。走査開始パルス電圧変換器20は例えば図5に示す41から43からなる電圧変換器でバッファｎＭＯＳ41をなくしてＰＭＯＳ42のソースとなるｃ点に端子ＶＩＮを接続する。また、22-1、22-2はタイミング信号を伝達するための第1と第2の結合容量、23-1、23-2はバイアス電圧設定スイッチ、27は駆動パルスの低レベル電圧を供給する負電源線である。また、24から27で負値の駆動パルスを駆動パルス線に供給するドライバが構成され、25は駆動パルスの高レベル電圧を供給する電源線、24は負電源線27の電圧を駆動パルス線5に伝えるための第1のスイッチ、26は電源線25の電圧を駆動パルス線5に伝えるための第2のスイッチである。28は高耐圧化ＭＯＳトランジスタ、29はシフトレジスタ21を駆動する単一の正電源駆動信号と同じ電圧値を持つ正電源線、5は駆動パルス線である。また、Ｔ１、Ｔ２、ＴＩＮ、ＶＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤは図1と同様である。なお、更にまた、φｎ、φｎ＋1はシフトレジスタ21のｎ行、ｎ＋1行出力を示す。一方、図3（ｂ）において、ｖｌ、ｖｍ、ｖｃｃは図2と同じである。ｆｃはシフトレジスタ21の2相シフトパルスのシフト周波数、ｔｆは駆動パルス線電圧の立ち下がり時間、ｔｒは駆動パルス線電圧の立ち下がり時間である。以下、動作を説明する。
【００３９】
垂直帰線期間内に端子ＶＩＮに行選択制御手段6の走査開始パルスがシフトレジスタ21に入力されると全段の出力が接地電圧にリセットされる。この時、同時に走査開始パルス電圧変換器20からの出力パルスにより、バイアス電圧設定スイッチ23-1、23-2がオンし、第1と第2のスイッチ24、26のゲート端子電圧が端子ＶＬに印加されている負電圧値ｖｌに設定され、第1と第2のスイッチ24、26がオフし、各行の駆動パルス線5はフローテイング状態になる。次いで、スイッチ23-1、23-2がオフし、第1と第2のスイッチ24、26のゲート端子電圧は負電圧値ｖｌに保持される。この後、２相シフトパルスが端子Ｔ１、Ｔ２に印加されている状態で1つめの走査開始パルスがＴＩＮに印加されると、2相シフトパルスの周波数ｆｃの逆数の時間間隔でパルスがシフトレジスタ21内をシフトしていく。このパルスがｎ行目に到達しシフトレジスタ21のｎ行目出力φｎが接地電圧から正電圧ｖｃｃになると、第1の結合容量22-1介して、第1のスイッチ24のゲート端子が負電圧値ｖｌから正方向に変化し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧はｖｍから負電源線27に印加された負電圧値ｖｌに立ち下がる。（図3（ｂ）時刻ｔ1）次いで、1／2ｆｃ時間後には、ｎ行目の出力φｎが接地電圧になり、第1のスイッチ24のゲート端子電圧は再びｖｌとなり、スイッチ24がオフし、ｎ行の駆動パルス線5の電圧は負電圧値ｖｌに保持される。（図3（ｂ）時刻Ｔ２）更に、1／ｆｃ時間後に、ｎ＋1行目出力φｎ＋1が接地電圧から正電圧ｖｃｃになると、第2の結合容量22-2を介して、第2のスイッチ26のゲート端子電圧が負電圧値ｖｌから正方向に変化し、スイッチ26がオンし、ｎ行の駆動パルス線5の電圧はｖｌから電源線25に印加されたｖｍに立ち上がる。（図3（ｂ）時刻ｔ3）3／2＊1／ｆｃ時間後にｎ＋1行目φｎ＋1が接地電圧になると、第2のスイッチ26のゲート端子電圧は再びｖｌとなり、スイッチ26がオフし、ｎ行の駆動パルス線5の電圧はｖｍに保持される。（図3（ｂ）時刻ｔ4）この状態は次ぎの走査開始パルスがｎ行目に到達するまで保持される。以上の動作が各走査開始パルスに対し行なわれ、垂直電荷転送手段2内に所望の電位井戸が形成される。後述する行選択手段の動作により発生した転送パルスを駆動パルス線5に印加する事により、信号はホトダイオードからこのようにして形成された電位の井戸に転送される。ｎ行目の転送パルスは、第1のスイッチ24と第2のスイッチ26が共にオフ状態にある、ｎ行目の信号を転送するための電位井戸を形成するための第1の走査開始パルスがｎ行目に到達した後の図3（ｂ）のｔ3以降以降で、第2の走査パルスがｎ行目に到達するまでの時刻までの間に印加される。この際、転送パルスが図3（ａ）の駆動パルス線5に図の左側から印加されると、第1のスイッチ24と第2のスイッチ26の駆動パルス出力点Ａの電圧もｖｍから転送パルスの高レベル電圧値に向って上昇する。しかし、高耐圧化ＭＯＳトランジスタ28のゲート端子電圧はｖｃｃに固定されているので、Ａ点電圧はｖｃｃ-ｖｔｈｄ以上に上昇する事はない。ここに、ｖｔｈｄはトランジスタ28を構成する図11のデプレッション型ｎＭＯＳのしきい電圧である。従って、転送パルスの高レベルとｖｌもしくはｖｍ間の電圧は、高耐圧化ＭＯＳトランジスタ28と第1のスイッチ24もしくは第2のスイッチで分圧され各トランジスタのソースドレイン間に印加される。
【００４０】
本実施例によれば、第1に、タイミング発生チップから単一正電源値駆動信号が端子Ｔ１、Ｔ２、ＴＩＮに印加されると、シフトレジスタ21がｎ行、ｎ＋1行にタイミング信号となるφｎ、φｎ＋1を出力する。このタイミング信号と、負電源入力端子ＶＬに印加された負電源とから、20、22から29からなる駆動パルス発生手段が低レベルが負値の電圧値を低レベルに有する駆動パルスを駆動パルス線5に供給する。この結果、シフトレジスタ21内の比較的大きなパルス線を駆動する2相シフパルスを発生するドライバが不要になり、撮像装置の低消費電力化が可能となるという効果を有する。なお、前置駆動パルス電圧変換器20を設けず外部から負値パルスをバイアス設定スイッチ23-1、23-2に与えるようにしても、バイアス設定スイッチ23-1、23-2は一フィールドに一回動作するだけなので、撮像装置の低消費電力化という効果には変りはない。
【００４１】
また、端子ＶＭに印加されている駆動パルスの高レベル電圧を通例のインターライン型ＣＣＤで行なわれている様に接地電圧とすることにより、駆動手段を動作させるための電源数を低減でき、端子ＶＭと端子ＧＮＤは共通化できる。
【００４２】
さらに、通例、単一正電源で動作する微細なｎＭＯＳが形成されるｐウエルには、基板効果係数の低減、フィールドの寄生ＭＯＳのしきい電圧の確保、接合容量の低減のため負値のバックバイアスｖｂｂが印加される。このバックバイアス電圧と、端子ＶＬに印加されている駆動パルスの低レベル電圧を等しい値にして、駆動手段を動作させるための電源数を低減し、端子ＶＬをバックバイアス印加端子（図示せず）は共通としてもよい。
【００４３】
以上述べた2つの電源数低減を本実施例で実施する事により、駆動手段の全てを、単一の正電圧値を持つ駆動信号と、駆動信号と等しい電圧値を持つ正電源並びに一負電源とにより駆動できる。    
第2に、本実施例によれば、シフトレジスタ21の出力φｎ、φｎ＋1に基ずき第1のスイッチ24と第2のスイッチ26をオンオフし、負電源線27に印加された負電圧と電源線25に印加された駆動パルスの高レベル電圧を切り変える事により、駆動パルスを駆動パルス線5に発生させているので、駆動パルス線5は駆動パルスの立ち上がり期間ｔｆ、立ち下がり期間ｔｒを除く全ての期間でフローテイング状態となる。従って、走査開始パルスの印加時間間隔を駆動パルスのシフト周期のｎ倍とし、転送パルスの印加時間をこの時間間隔以下の充分な時間に設定すれば、貫通電流が流れることによる消費電力の増加や、残像の発生もなく、駆動パルス線と転送パルスの共通化し、画素部を高集積化できるという効果を有する。
【００４４】
第3に、本実施例によれば、ゲート端子電圧がｖｃｃに設定された高耐圧化ＭＯＳトランジスタ28により、駆動パルス線5と負電源線27間の転送パルスの高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは駆動パルス線5と電源線5間の転送パルスの高レベル電圧ｖｈと電圧ｖｍの電圧は、高耐圧化ＭＯＳトランジスタ28と第1のスイッチ24もしくは第2のスイッチで分圧され各トランジスタのソースドレイン間に印加されるので、駆動パルス発生手段の高信頼度化を図れるという効果がある。しかも、トランジスタ28のしきい電圧を負としそのゲートに正電圧ｖｃｃが印加されているので、駆動パルスの駆動線5への印加速度への影響は少なくできる。
【００４５】
なお、本実施例では一行毎にシフトレジスタ21の一段を設けたが、シフトレジスタ21の各段から2相シフトパルスの双方に同期して180度位相のずれたパルスを出力させ、この双方をタイミング信号として用いて、2行にシフトレジスタ21の1段を設ける様にして、シフトレジスタ21を構成する素子数を1／2にしてもよい。
【００４６】
（ロ）駆動手段の第2の実施例
通例のインターライン型ＣＣＤでは、2次元状に配置されたホトダイオード1と垂直電荷転送手段2をｐウエル内に形成し、ｎ基板に正電圧を行なう事によりホトダイオードの過剰電荷を排出している。しかし、オーバーフローのための電圧が与えられる基板電圧は基板濃度等のばらつきにより各チップでばらつく。この結果、ｎ基板上にｐＭＯＳを直接形成するとそのバックバイアスがチップ毎に変化することになるため、ｐＭＯＳを用いた回路にはこの変化を考慮した裕度をとらなくてはならないという課題が生じる。第1の実施例において用いた2相のレシオレスダイナミックシフトレジスタはウエル内に形成されたｎＭＯＳだけで構成されるため、以上述べた課題は存在しない。しかし、ｎ行の出力φｎが2相シフトパルスの内片方に同期して出力されるため、第1の実施例の構成では駆動パルスのｔｆ、ｔｒをシフトレジスタシフト周期１／ｆｃの1／2程度にしかできず、ｆｃが高い場合に駆動パルスの振幅が低下する。一方、特開昭61-157188号公報、特開昭61-214871号公報に記載されたパルス幅伸長器は、伸長のために必要なスイッチの数が多く、高集積化が困難である。本実施例は、以上の課題を解決するために、タイミング発生手段を2相ダイナミック型シフトレジスタと、第1のシフトレジスタの出力によりオンし正電源線と出力を接続する第1のスイッチと該第1の出力よりシフト周期の1／2のＮ倍（Ｎは2以上の整数）だけ遅れたシフトレジスタの第2の出力によりオンし接地線と出力を接続する第2のスイッチからなるパルス幅伸長器で構成したものである。図4（ａ）は、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図（ａ）で破線内がタイミング発生手段3の一部を構成するパルス幅伸長器の一行分の回路と駆動パルス発生手段4の一行毎にもうけられた回路部分を示す。図4（ａ）中21から33によりタイミング発生手段3が構成され、21は図3（ａ）と同様、29から33でパルス幅伸長器が構成され、30、31はスイッチ、32はバイアス設定用スイッチ、33は接地線である。また、20、22から29は図3（ａ）と同様で駆動パルス発生手段を構成する。5、Ｔ１、Ｔ２、ＴＩＮ、ＶＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤは図3（ａ）と同様である。更にまた、φｎ、φｎ＋1、φｎ＋2、φｎ＋3はシフトレジスタ21のｎ行、ｎ＋1行、ｎ＋2行、ｎ＋3行出力を示す。一方、図4（ｂ）において、ｖｌ、ｖｍ、ｖｃｃ、ｆｃ、ｔｆ、ｔｒは図3（ｂ）と同様である。以下、駆動パルスのｔｆ、ｔｒをシフトレジスタシフト周期１／2ｆｃ以上にするための動作を説明する。
【００４７】
第1の実施例と同様に、垂直帰線期間内に端子ＶＩＮに行選択制御手段6の走査開始パルスがシフトレジスタ21に入力されると全段の出力が接地電圧にリセットされるとともに、走査開始パルス電圧変換器20からの出力パルスにより、バイアス電圧設定スイッチ23-1、23-2がオンし、第1と第2のスイッチ24、26のゲート端子電圧が負電源線27に印加された負電圧値ｖｌにリセットされる。これと同時に、端子ＶＩＮに印加された行選択制御手段6の走査開始パルスによりバイアス設定用スイッチ32がオンし、結合容量22-1、22-2の他端子Ｂも接地線33に印加された接地電圧にバイアスされる。この後、ｎ行目の出力φｎが接地電圧からｖｃｃになると、スイッチ30がオンし端子Ｂの電圧が接地電圧から上昇し、（図4（ｂ）時刻ｔ1）次いで、ｎ＋1行目の出力φｎ＋1がｖｃｃになると、スイッチ31がオンし端子Ｂの電圧が接地電圧になる。（図4（ｂ）時刻Ｔ２）このようにして端子Ｂに発生した1／ｆｃの幅を持つ第1のタイミング信号により、スイッチ24がオンし、ｎ行の駆動パルス線電圧は1／ｆｃの時間内にｖｍからｖｌに立ち下がる。この後、同様にして、φｎ＋2とφｎ＋3から第ｎ＋2行目のパルス幅伸長器により、1／ｆｃの幅を持つ第2のタイミング信号が発生し、（図4（ｂ）時刻ｔ3からｔ4）第2のスイッチ26がオンし、ｎ行の駆動パルス線電圧は1／ｆｃの時間内にｖｌからｖｍに立ちあがる。
【００４８】
本実施例によれば、第1に、2相のレシオレスダイナミックシフトレジスタ21と2つスイッチ30、31で構成されるパルス幅伸長器を設けることにより、タイミング発生手段にｐＭＯＳを用いる事なく、また、集積度を損なう事なく、駆動パルス線の駆動パルス電圧の立ち上がり立ち下がり時間を1／ｆｃにする事ができ、シフトレジスタの高速走査を行なっても、充分な立ち上がり立ち下がり特性を得る事ができる。
【００４９】
第2に、本実施例によれば、ｎ行目の駆動パルス線電圧を立ち下げるタイミング信号を発生するパルス幅伸長器とｎ＋2行目の駆動パルス線電圧を立ちあげるタイミング信号を発生するパルス幅伸長器を共用化する事により、パルス幅伸長器を構成するトランジスタ数を減らせるという効果がある。
【００５０】
なお、本実施例では、タイミング信号を1／ｆｃに伸長した例を示したが、シフトレジスタのシフト周期の1／2のＮ倍（Ｎは2以上の整数）のパルス幅であれば、任意の幅であればよい。シフトレジスタのシフト周期の非整数倍のパルス幅を得るためには、実施例の様にシフトレジスタの2相シフトパルスの片方に同期した出力だけを用いるのでなく2相シフトパルスの双方に同期する出力も用いればよい。
【００５１】
以上、本実施例で図1の電荷転送手段2の駆動パルスを発生するために用いた、2相ダイナミック型シフトレジスタと、シフトレジスタの第1の出力によりオンし正電源線と出力を接続する第1のスイッチとシフトレジスタの第2の出力によりオンし接地線と出力を接続する第2のスイッチからなるパルス幅伸長器を有するタイミング発生手段は、2つのトランジスタを付加するだけで、ｎＭＯＳからなる2相のダイナミックシフトレジスタシフトを用いシフト周期の1／2のＮ倍（Ｎは2以上の整数）のパルス幅を持つ発生できるという効果を有し、広く実施できる。
【００５２】
（ハ）駆動手段の第3の実施例
第1、第2の実施例では、前置駆動パルス電圧変換器内の結合容量22-1、22-2によりタイミング信号の低レベル電圧を負値にシフトした前置駆動パルスを発生し、これにより第1と、第2のスイッチ24、26を駆動している。このような容量結合による低レベル電圧を負値にシフトする前置駆動パルスの発生方法は、以下の3つの課題を有する。第1に駆動パルス線5の電圧を制御する第1と第2のスイッチ24、26のゲート端子がほとんどの期間フローテイング状態にあるため、ノイズにより各スイッチがオンし駆動パルス線電圧に不用の電圧変化もたらす場合がある。第2に第1と第2のスイッチ24、26のゲート端子の電圧振幅は前置駆動パルスの電圧振幅ｖｃｃ以下であり、第1と第2のスイッチ24、26の駆動パルス線の駆動能力が低い。第3に、バイアス電圧設定スイッチ23-1、23-2に低レベルを負値とするパルスを印加しなければならず、単一正電源値駆動信号の走査開始パルスの低レベルを負値にシフトするための走査開始パルス電圧変換器20を必要とする。本実施例は、前置駆動パルス電圧変換器をタイミング発生手段の正電圧出力パルスをソースに入力する負のしきい電圧値を持つＰＭＯＳトランジスタと、ＰＭＯＳのドレインをドレインとし上記負の電源線をソースとし常時オン状態にあるｎＭＯＳトランジスタを構成する事により以上の課題を解決するものである。図5は、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第3の実施例の回路構成図である。図5で破線内がタイミング発生手段3の一部をなすパルス幅伸長器と駆動パルス発生手段4の一行分の回路を示す。図中21、29から31、33は図4（ａ）と同様でタイミング発生手段を構成する。41から43、24から28により駆動パルス発生手段が構成され、41から43で前置駆動パルス電圧変換器が構成され、41はパルス幅伸長器の出力保持するためのバッファｎＭＯＳトランジスタ、42はＰＭＯＳトランジスタ、43は負のしきい電圧値ｖｔｈｄを持ち常時オンしているｎＭＯＳトランジスタで、24から28は図4（ａ）と同様である。5、Ｔ１、Ｔ２、ＴＩＮ、ＶＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φｎ、φｎ＋1、φｎ＋2、φｎ＋3は図4（ａ）と同様である。以下、本実施例における低レベル電圧を負値にシフトした前置駆動パルスの発生のための動作を説明する。  本実施例ではＰＭＯＳ42のゲートが接地され、ＰＭＯＳのしきい値電圧が負なので、タイミング信号を発生するパルス幅伸長器の出力が接地電圧の時にはＰＭＯＳ42はかならずオフしている。即ち、パルス幅伸長器の出力が接地電圧の時にはバッファｎＭＯＳ41がオフし、正電圧がＰＭＯＳ42のソースとなるＣ点がＰＭＯＳがオンする正電圧になる事はないからである。従って、パルス幅伸長器の出力が接地電圧の時には負電源線27をソースとし常時オン状態にあるｎＭＯＳ43を介して、第1のスイッチ24のゲート端子には負電源線27の負電圧値が印加される。一方、パルス幅伸長器の出力が正電圧になると、まず、バッファｎＭＯＳ41がオンし、Ｃ点電圧にはパルス幅伸長器の出力よりバッファｎＭＯＳ41のしきい値電圧分だけ低い電圧が印加される。この結果、ＰＭＯＳ42がオンし、第1のスイッチ24のゲート端子が正電圧となる。この後、パルス幅伸長器の出力が再度接地電圧になると、バッファｎＭＯＳ41がオフし、オン状態にあるｎＭＯＳ43��より第1のスイッチ24のゲート端子が負電源線27に印加された負電圧値になる。以上のようにして、タイミング信号の低レベルを負値にシフトした前置駆動パルスを発生している。
【００５３】
本実施例によれば、41から43からなるパルス電圧変換器で前置駆動パルス電圧変換器を構成する事により、パルスタイミング信号の低レベルを負値にシフトした前置駆動パルスを発生する際に、駆動パルス線5の電圧を制御する第1と第2のスイッチ24、26のゲート端子がフローテイング状態になることがなく、駆動パルス線電圧に不用の電圧変化が発生する事はない。また、第1と第2のスイッチ24、26のゲート端子の電圧振幅はｖｃｃ-ｖｌ-2ｖｔｈ程度となり、タイミング信号の電圧振幅ｖｃｃ以上にできる。さらに走査開始パルスの低レベルを負値にシフトするための走査開始パルス電圧変換器20も必要なくなる。なお、パルス幅伸長を行なわない場合にはスイッチ30、31とバッファｎＭＯＳ41をなくし、直接シフトレジスタ21の出力φｎをＰＭＯＳ42のソースに入力すればよい。
【００５４】
なお、本実施例では、駆動パルス線が第1と第2のスイッチで駆動されているが、上記した本発明の効果は駆動パルス線を駆動するための具体的回路構成によらず得られる。例えば、従来例と同様の反転回路で駆動パルス線を駆動するものでもよい。
（ニ）駆動手段の第4の実施例
第3の実施例では、ｎＭＯＳ43に流れる電流値により第1もしくは第2スイッチ24、26のゲート端子の放電が起き第1もしくは第2のスイッチがオフする。この放電のスピードを早めるためには、ｎＭＯＳ43に流れる電流値を大きくする必要があり、パルス幅伸長器の出力が正電圧になりＰＭＯＳ42がオンした時の正電圧線29と負電源線27間には貫通電流を小さくできないという課題がある。本実施例は、パルス幅伸長器の出力が接地電圧になりＰＭＯＳがオフすると同時に、負の電源線をソースとするｎＭＯＳトランジスタのゲート端子に正電圧を与える事により、この課題を解決するものである。図6は、タイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第4の実施例の回路構成図である。図6で破線内が破線内がタイミング発生手段3の一部をなすパルス幅伸長器と駆動パルス発生手段4の一行分の回路を示す。図6中51がバッファｎＭＯＳ41をオフすると同時にゲート端子により正の電圧が与えられるｎＭＯＳトランジスタでそのゲートにはスイッチ31と同じシフトレジスタ21の出力パルスが印加される。5、21、24から31、33、41、42、Ｔ１、Ｔ２、ＴＩＮ、ＶＬ、ＶＭ、Ｖｃｃ、ＧＮＤ、φｎ、φｎ＋1、φｎ＋2、φｎ＋3は図5と同様である。以下、ｎ行の第1スイッチ24のゲート端子の放電が起き第1のスイッチ24がオフする動作を例に取り説明する。
【００５５】
シフトレジスタ21が出力パルスφｎ＋1を出力するとスイッチ31がオンしパルス幅伸長器の出力が接地電圧になりバッファｎＭＯＳ41がオフしＰＭＯＳ42がオフする。これと同時に、ｎＭＯＳトランジスタ51のゲートは正電圧ｖｃｃとなり、第1のスイッチ24のゲート端子が負電源線27に印加された負電圧値に高速に放電される。この大きな放電電流は出力φｎ＋1がｖｃｃになっている1／2ｆｃ期間だけ流れ、他の期間においては、ｎＭＯＳ51のゲート端子には接地電圧になっている。従って、第1のスイッチ24のゲート端子と正電圧線29の間の電流経路がオンした時の貫通電流を小さくできる。なお、パルス幅伸長を行なわない場合にはスイッチ30、31とバッファｎＭＯＳ41をなくし、直接シフトレジスタ21の出力φｎをＰＭＯＳ42のソースに入力すればよい。
【００５６】
本実施例によれば、前置駆動パルス電圧変換器の負の電源線をソースとし常時オン状態にあるｎＭＯＳトランジスタ51のゲートにＰＭＯＳ42がオフすると同時にに正電圧が与えられるので、ｎＭＯＳトランジスタ51による放電のスピードが早く、かつ、ＰＭＯＳ42がオンした時にはｎＭＯＳ51のゲート電圧は接地電圧なので正電圧線29と負電源線27間には貫通電流を小さくできる。
【００５７】
以上第3、第4の実施例で述べた前置駆動パルス電圧変換器を構成する低レベルが接地電圧で高レベルが正の電圧を持つパルス入力部をソースとし、接地線をゲートとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし負の電源線をソースとし常時オン状態にあるｎＭＯＳトランジスタとを備えることを特徴とするパルス電圧変換器は、フローテイング端子がなく、かつ、その端子をリセットするための負値パルスを必要とせず、電圧変換後のパルス振幅も大きいという優れた効果を有するものであり、低レベルが接地電圧で高レベルが正の電圧を持つパルスの低レベルを負値に変換する際に広く用いる事ができる。
【００５８】
以上、本発明の駆動手段の4つの実施例を、図1で述べた全体構成と駆動方式を持つ素子に適用した場合について述べたが、本発明の適用範囲は図1の素子に限定されるものではなく、以下に述べる変形が可能である。
【００５９】
駆動手段が正の単一電源で動作するシフトレジスタを有するタイミング発生手段と、タイミング信号に基ずき負値の電圧を低レベルに持つ駆動パルスを駆動パルス線に供給する負電源を有する駆動パルス発生手段備える事により、シフトレジスタ内の比較的大きなパルス線を駆動する2相シフトパルスを発生するドライバをなくし、撮像装置の低消費電力化を図る事は、駆動手段が垂直電荷転送手段の一水平行を結ぶ駆動パルス線に駆動パルスを順次供給するものであれば、駆動手段の駆動方法、選択手段、水平走査手段の具体的構成動作によらず実施できる。例えば、水平走査手段が図14と同様に電荷転送素子で構成され、図1と同じ様に順次駆動パルスを供給する駆動手段と行選択手段を共に持つが駆動法の異なる例として、特開昭58-188156号公報に記載された一水平走査期間に一つの信号し
か運ばないもの、特開昭57-78167号公報に記載された信号電荷が一電極下に限定されたものがあげられる。さらに、行選択手段が通例のインターラインＣＣＤと同様に垂直電荷転送素子への転送を一括して行なう特開昭62-237871号公報に記載の素子でも実施できる。
【００６０】
駆動手段が駆動パルス線との間にゲートが直流電圧に接続された高耐圧化ＭＯＳトランジスタを設け、駆動手段の出力部に高い電圧がかかることなく高い信頼性を持つ駆動手段を実現する事は、駆動パルス線128と転送パルス線131が共通化した素子であれば、駆動手段、行選択手段や水平走査手段の具体的構成によらず実施できる。例えば、水平走査手段が図14と同様に電荷転送素子で構成され、行選択手段が図1と同様に一水平行を選択するものであるが、駆動がインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭57-207486号公報、特開昭58-107670号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子に適用できる。さらに、図1と同じ様に駆動手段が順次駆動パルスを供給するものであるが、選択手段が通例のインターラインＣＣＤと同様に垂直電荷転送素子への転送を一括して行なう特開昭62-237871号公報、特開平4-286282号公報に記載の素子でも実施できる。
（3）行選択手段
（イ）行選択手段の第1の実施例
図7（ａ）は、行選択制御手段6と転送パルス発生手段7からなる行選択手段の第1の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図（ａ）で破線内が行選択制御手段6の一部をなすインターレス回路の一行分の回路と転送パルス発生手段7の一行毎にもうけられた回路部分を示す。図中61から65により正の単一電源で動作する行選択制御手段6が構成される。61は従来と同様の2相レシオレス  ダイナミック  シフトレジスタで、シフトレジスタ61の中の実線は1段の区切りを示し、2行毎に一段が設けられている。62から65は従来と同様のインターレス回路を構成するスイッチである。また、60、66から73により転送パルス印加線75に印加された正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルスを転送パルス線と共用化された駆動パルス線5に出力する転送パルス発生手段が構成される。内、60、66から68により制御信号に基ずき端子Ｖ３ＬもしくはＶ４Ｌに印加された正の電源の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電圧値ｖｈｍを高レベルに有する前置転送パルスから正の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄを高レベルに有し、転送パルスが印加されていない期間の選択行と非選択行に低レベルが負値電圧のパルスを発生する前置転送パルス電圧変換器が構成される。60は配列の外に設けられたＶ３ＬもしくはＶ４Ｌ端子に印加される前置転送パルスの低レベルを負値にシフトする前置転送パルス負値電圧変換器で、例えば図5に示す一行分の41から43からなる電圧変換器でバッファｎＭＯＳ41をなくして、ＰＭＯＳ42のソースとなるｃ点に端子Ｖ３ＬもしくはＶ４Ｌを接続して構成する。66から68は前置転送パルス電圧変換器のうち各行毎に設けられた回路部分で、66は前置転送パルススイッチのブートストラップ容量、67は前置転送パルススイッチＭＯＳ、68はブートストラップ用ＭＯＳである。69は転送パルススイッチＭＯＳ、70は転送パルススイッチＭＯＳのブートストラップ容量、71から73は転送パルススイッチＭＯＳの耐圧を向上させるためのもので、71は転送パルススイッチＭＯＳ高耐圧化ＭＯＳ、72は高耐圧化ＭＯＳ71のブートストラップ用容量、73は高耐圧化ＭＯＳ71のブートストラップ用ＭＯＳである。74は前置転送パルス印加線、75は転送パルス印加線である。5、29は図3と同様である。また、Ｖ１、Ｖ２、ＶＩＮ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、Ｖ４、ＧＮＤ、ＶＬ、Ｖｃｃは図1と同様、イは転送パルススイッチＭＯＳ69のゲート端子、ロは転送パルススイッチＭＯＳ高耐圧化ＭＯＳ71のゲート端子である。また、図7（ｂ）において、ｖｍ、ｖｌ、ｖｃｃ、ｖｈ、ｖｈｍは図2と同様、ｖｈ’はゲート端子イの最大電圧値、ｖｈ”はゲート端子ロの最大電圧値、ｖｔｈｄはブートストラップ用ＭＯＳ68を構成する図11のデプレッション型ｎＭＯＳのしきい値電圧（負値）、ｖｔｈｅはブートストラップ用ＭＯＳ73を構成する図11のエンハンスメント型ｎＭＯＳのしきい値電圧である。なお、68、71のトランジスタのしきい電圧はｖｔｈｄで、62から65、67、73、69のトランジスタのしきい電圧はすべてｖｔｈｅである。更に、ｎ行とｎ＋1行では、インターレス回路を構成するスイッチの配線が異なり、また、2本の転送パ���ス線75、前置転送パルス線74に一行おきに接続されるが、説明を簡単にするためここではｎ行の回路の詳細だけを示した。以下、ｎ行を例に取り本実施例の動作を説明する。
【００６１】
従来と同様にシフトレジスタ61とスイッチ62から65からなるインターレス回路で選択行が特定され、選択行の前置転送パルススイッチＭＯＳ67のゲート端子がｖｃｃ-ｖｔｈｅの電圧になる。また、非選択行のシフトレジスタ61の出力は全て接地電圧となっているので前置転送パルススイッチＭＯＳ67のゲート端子は全て接地電圧となっている。端子Ｖ３Ｌに印加されている前置転送パルスの低レベルは前置転送パルス負値電圧変換器60により負値にシフトされ前置転送パルス印加線74に印加されているので、全ての前置転送パルススイッチＭＯＳ67が全てオンし、転送パルスイッチ69のゲート端子イの電圧は、駆動パルスの低レベルと同じ負電圧値ｖｌとなっている。従って、駆動パルス線5に駆動手段から負値の低レベル電圧ｖｌが印加されても全ての転送パルススイッチＭＯＳがオンする事はない。（図7（ｂ）時刻ｔ1）次いで、端子Ｖ３Ｌに印加されている前置転送パルスの印加電圧が0から正の電源電圧値ｖｃｃより高く第2の電圧値ｖｈより第3の電圧値ｖｈｍになると、前置転送パルス負値電圧変換器60の出力である前置転送パルス印加線74もｖｈｍとなる。この時、選択行においては、インターレス回路のスイッチ63がオフしているので、第1のブートストラップ容量66により前置転送パルススイッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧され、前置転送パルススイッチＭＯＳ67のソース端子はｖｈｍに上昇する。ｖｈｍの電圧値は正電圧ｖｃｃの印加されたブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖｔｈｄ（ｖｔｈｄは負値）より高く設定されているので、ブートストラップＭＯＳ68がオフし転送パルスイッチ69のゲート端子イの電圧は第4の電圧値ｖｃｃ-ｖｔｈｄになり、選択行の転送パルススイッチＭＯＳ69はオンする。一方、非選択行においても、前置転送パルススイッチＭＯＳ67のソース端子は上昇する。しかし、前置転送パルススイッチＭＯＳ67の接地電圧に接続されているので、第1のブートストラップ容量66による前置転送パルススイッチＭＯＳ67のゲート端子の昇圧は起こらない。この結果、前置転送パルススイッチＭＯＳ67のソース端子は−ｖｔｈｅまでしか上昇せず、転送パルスイッチ69のゲート端子イの電圧もこの電圧値になる。転送パルススイッチＭＯＳ69のしきい電圧と前置転送パルススイッチＭＯＳ67のしきい電圧の和2ｖｔｈｅは駆動パルスの低レベル電圧値ｖｌの絶対値より大きく設定されているので、駆動手段から駆動パルス線5に低レベル電圧値ｖｌが印加されている行においても転送パルススイッチＭＯＳが開く事はない。（図7（ｂ）時刻ｔ２）さらに、端子Ｖ３、Ｖ４の印加電圧がｖｍからｖｈになる。
この時、選択行においては、転送パルススイッチＭＯＳ69がオンし、ブートストラップＭＯＳ68がオフしているので、ブートストラップ容量70により、転送パルススイッチＭＯＳ67のゲート端子イの電圧はｖｈより高いｖｈ’電圧まで昇圧され、駆動パルス線5の電圧はｖｈに上昇する。この際、高耐圧化ＭＯＳのブートストラップ用ＭＯＳ73がオフしているので、高耐圧化ＭＯＳ71のゲート端子ロも、ブートストラップ容量72によりｖｃｃ-ｖｔｈｅからｖｈ”まで昇圧され、駆動パルス線5の電圧上昇を妨げる事はない。一方、非選択行においては、転送パルススイッチＭＯＳ69がオフしているので、駆動パルス線5の電圧は、転送パルス印加線75の電圧がｖｍからｖｈになっても何等影響を受けない。ただし、端子ハの電圧は、ｖｃｃ-ｖｔｈｅ-ｖｔｈｄとなり、転送パルス印加線75に印加された転送パルスの高レベルｖｈと駆動パルス線5に印加された駆動パルスのｖｌもしくはｖｍ間の電圧は、高耐圧化ＭＯＳトランジスタ71と転送パルススイッチＭＯＳ24で分圧され各トランジスタのソースドレイン間に印加される。（図7（ｂ）時刻ｔ3）次ぎに、端子Ｖ３の印加電圧がｖｈからｖｍになると、選択行では、駆動パルス線5の電圧がｖｍになり、容量結合により上昇していた端子イ、ロの電圧も、時刻ｔ2の電圧に戻る。（図7（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌの印加電圧が0になると、前置駆動パルス印加線74の電圧がｖｌとなり、選択行、非選択行の端子イの電圧、前置転送パルススイッチＭＯＳ67のソース端子が全てｖｌになり、前置転送パルススイッチＭＯＳ67のゲート端子も時刻ｔ1の電圧に戻る。（図7（ｂ）時刻ｔ5）なお、以上の動作は、選択行における選択手段の第1と第2のスイッチ24、26がオフとなり、駆動パルス線5がｖｍの時に行なわれる。
【００６２】
本実施例によれば、第1に、タイミング発生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と62から65からなるインターレス回路で構成される行選択制御手段が選択行を特定するための制御信号を発生し、この制御信号に基ずき66から73よりなる転送パルス発生手段が転送パルス印加線75に印加された正の電源の電圧値ｖｃｃより高い第2の電圧値ｖｈを高レベルに持つ転送パルスを選択行の駆動パルス線5に出力する。この結果、転送パルスの高レベルｖｈ以上の印加される箇所を転送パルス印加線75と駆動パルス線5に直接接続された転送パルススイッチＭＯＳ69とその高耐圧化ＭＯＳ71とおよびそのゲート端子イ、ロに接続されたブートストラップ用ＭＯＳ73ブートストラップＭＯＳ68だけにする事ができるので行選択手段の高集積化を図る事ができ、かつ、転送パルスＶ３、Ｖ４、Ｖ３Ｌ、Ｖ４Ｌを除く行選択手段の駆動パルスを発生するためのドライバチップは不要となり装置の小型化が図れる。なお、以上の効果は、行選択制御手段の具体的構成によらず得られるもので、例えば、ランダムアクセスを行なう時には、シフトレジスタ61の変りにデコーダを使ってもよい。
【００６３】
さらに、66から68からなる前置転送パルス電圧変換器が、前置転送パルス線74に印加された正の電源の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電圧値ｈｍを高レベルに有する前置転送パルスを選択行に出力し転送パルススイッチＭＯＳ69のゲート端子イの電圧を正の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄとした後に、転送パルスを印加する事によりブートストラップ容量70により転送パルススイッチＭＯＳ69のゲート端子イの電圧を昇圧している。この転送パルス発生手段の構成により、従来の1段のブートストラップでは出力が不可能であった正の電源の電圧ｖｃｃの3倍以上の電圧を持つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制御信号をトリガーとして選択行に出力する事が可能になっている。なお、ブートストラップの段数は必要なら3段以上にしてもよい。また、本構成では、ｎＭＯＳだけで回路が構成されているので、基板電圧より高い転送パルスを選択行に出力する事が可能になっている。
【００６４】
第2に、本実施例によれば、タイミング発生チップから正の単一電源駆動信号を端子Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢに印加すると、シフトレジスタ61と62から65からなるインターレス回路で構成される行選択制御手段が選択行を特定するための制御信号を発生する。この制御信号に基ずき60、66から68よりなる前置転送パルス電圧変換器が、転送パルスが印加されていない期間の選択行と非選択行に負値電圧を発生し駆動パルス線5をソースとする転送パルススイッチＭＯＳトランジスタ69のゲート端子イに印加する。この結果、駆動パルス線128と転送パルス線131を共通化しても、低レベルを負値に持つ行選択手段の駆動パルスは前置転送パルスだけとなり、低レベルを負値とする事により印加電圧振幅の増加するのは前置転送パルススイッチ67と転送パルススイッチ69だけとする事ができ、行選択手段の高集積化が図れる。
【００６５】
なお、駆動パルスの高レベル電圧ｖｍを接地電圧とする事により、端子Ｖ３もしくはＶ４に印加される転送パルスの低電圧が接地電圧とでき、選択手段を動作させるための電源数を低減できる。
【００６６】
さらに、通例、微細なｎＭＯＳが形成されるｐウエルに印加される負値のバックバイアスバックバイアス電圧ｖｂｂと、端子ＶＬに印加されている駆動パルスの低レベル電圧ｖｌを等しい値にして、行選択手段を動作させるための電源数を低減し、端子ＶＬをバックバイアス電圧ｖｂｂの印加端子（図示せず）を共通化してもよい。
【００６７】
以上述べた2つの電源数低減を本実施例で実施すれ事により、行選択手段の全てを、単一の正電圧値を持つ駆動信号と、低レベルが接地電圧で高レベルにが単一の正電圧値より高い正電圧値を持つ前置転送パルスと転送パルス、駆動信号と等しい電圧値を持つ正電源並びに一負電源とにより駆動できる。
【００６８】
第3に、本実施例では、高耐圧化ＭＯＳ71を設けているので、転送パルス印加時に非選択行において生じる駆動パルス線5と転送パルス印加線75間の転送パルスの高レベル電圧ｖｈと負電圧ｖｌの電圧もしくは転送パルスの高レベル電圧ｖｈと電圧ｖｍの電圧は、高耐圧化ＭＯＳトランジスタ71と転送スイッチ69で分圧され、各トランジスタのソースドレイン間電圧を低くでき、転送パルス発生手段の高信頼度化を図れる。しかも、高耐圧化ＭＯＳ71のしきい電圧を負とし、ブートストラップ容量72を設け高耐圧化ＭＯＳ71のゲート端子ロを転送パルスで昇圧しているので、転送パルスの駆動線5への印加速度への影響は少なくできる。更に、ブートストラップ容量72とブートストラップ用ＭＯＳ73を設ける事により、非選択行における転送パルス印加時の高耐圧化ＭＯＳ71のゲート端子ロと転送パルス印加線75間の電圧をｖｈ-（ｖｃｃ-ｖｔｈｅ）とする事ができ、高耐圧化ＭＯＳ71のゲート酸化膜の破壊もしくは劣化現象を防ぎ、高信頼度化を図れる。
【００６９】
（ロ）行選択手段の第2の実施例
第1の本実施例では、非選択行においても、前置転送パルス印加時に転送パルスイッチ69のゲート端子イの電圧がｖｌ電圧より上昇するため、駆動手段から駆動パルス線に低レベル電圧値ｖｌが印加されている行において転送パルススイッチＭＯＳ69が開かない様にするために、転送パルススイッチＭＯＳ69のしきい電圧と前置転送パルススイッチＭＯＳ67のしきい電圧の和を駆動パルスの低レベル電圧値ｖｌの絶対値より大きく設定する必要があった。更に、この時には、前置転送パルススイッチＭＯＳが飽和動作しているのでブートストラップ容量70によるチャージポンピング現象が生じ、駆動パルスがｖｌからｖｍに変化する時に端子イが正方向にシフトし転送パルススイッチＭＯＳが開くという課題も生じた。また、行選択手段に低レベルを負値とする駆動パルスを供給するドライバチップをなくすために前置転送パルス負値電圧変換器60を必要とする課題もある。第2の実施例はこれらの課題を解決するために、前置転送パルス電圧変換器を行選択手段の出力パルス入力部をゲートとしドレインを前置転送パルスの入力部とする正のしきい電圧値を持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲートとし該パルス入力用ｎＭＯＳのソースをソースとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし上記負値電源をソースとする常時オン状態にあるｎＭＯＳトランジスタとからなるパルス電圧変換器で構成したものである。図8（ａ）は、行選択制御手段6と転送パルス発生手段7からなる行選択手段の第2の実施例の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図8（ａ）で破線内が行選択制御手段6の一部をなすインターレス回路と転送パルス発生手段7の一行分の回路を示す。図（ａ）で破線内が一行分の転送パルス発生手段7と行選択制御手段6の一部を示す。図8（ａ）中66、76から78で正の電源の電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電圧値ｖｈｍを高レベルに有する前置転送パルスから正の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄを高レベルに有し、転送パルスが印加されていない期間の選択行と非選択行に負値電圧を発生する前置転送パルスを選択行に発生する前置転送パルス電圧変換器が構成され、76が正のしきい電圧ｖｔｈｅを持つパルス入力用ｎＭＯＳトランジスタ、77がＰＭＯＳトランジスタ、78が負のしきい電圧値ｖｔｈｄを持つｎＭＯＳトランジスタである。また、61から66、69から75、5、29、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、Ｖ３Ｌ、Ｖ４Ｌ、Ｖ３、Ｖ４、Ｖｃｃ、ＶＬ、ＧＮＤ、イ、ロ、は図7（ａ）と同様であり、27は図3（ａ）と同様である。図8（ｂ）において、ｖｈ、ｖｍ、ｖｃｃ、ｖｈｍ、ｖｈ’、ｖｈ”、ｖｔｈｄ、ｖｔｈｅは図7（ｂ）と同様である。なお、シフトレジスタ61の中の実線は1段の区切りを示し、2行毎に一段が設けられている。更に、ｎ行とｎ＋1行では、インターレス回路を構成するスイッチの配線が異なり、また、2本の転送パルス線75、前置転送パルス線74に一行おきに接続されるが、説明を簡単にするためここではｎ行の回路の詳細だけを示した。以下、ｎ行を例に取り本実施例の動作を説明する。
【００７０】
本実施例では、非選択行では前置転送パルススイッチＭＯＳ76のゲート端子は全て接地電圧となり、端子Ｖ３Ｌの電圧が正の電圧であるので、パルス入力用ＭＯＳ76とＰＭＯＳ77はオフしている。従って、全ての期間において、非選択行の転送パルススイッチＭＯＳ69のゲート端子イの電圧は負電源線27をソースとし常時オン状態にあるｎＭＯＳ78を介して、負電圧値ｖｌが印加される。この結果、駆動パルス線5に駆動手段から負値の低レベル電圧ｖｌが印加されても非選択行の転送パルススイッチＭＯＳがオンする事はない。一方、選択行では、まず、前置転送パルススイッチＭＯＳ76のゲート端子がｖｃｃ-ｖｔｈｅの電圧になり、ｎＭＯＳ76がオンする。しかし、端子Ｖ３Ｌの電圧は0ｖであるので、ＰＭＯＳ77はオンする事なく、ｎＭＯＳ78が開いているので、転送パルススイッチＭＯＳ69のゲート端子イの電圧はｖｌ電圧のままとなる。（図8（ｂ）時刻ｔ1）次いで、端子Ｖ３Ｌの印加電圧が接地電圧から正の電源電圧値ｖｃｃより高く第2の電圧値ｖｈより低い第3の電圧値ｖｈｍになる。ｎＭＯＳ76はオンしているので、ＰＭＯＳ77もオンし、ｎＭＯＳ78のドレイン端子がｖｌ電圧から正電圧に上昇する。この時、選択行においては、インターレス回路のスイッチ63がオフしているので、第1のブートストラップ容量66により前置転送パルススイッチＭＯＳ67のゲート端子はｖｈｍ以上に昇圧され、ｎＭＯＳ83のドレイン端子はドレイン端子と前置転送パルス印加線74間並びに負電源線27間の抵抗により決るある正電圧値となる。この電圧値は正電圧ｖｃｃの印加されたブートストラップ用ＭＯＳ68下の電位ｖｃｃ-ｖｔｈｄより高く設定されているので、ブートストラップＭＯＳ6
8がオフし転送パルスイッチ69のゲート端子イの電圧はｖｃｃ-ｖｔｈｄになり、転送パルススイッチＭＯＳ69はオンする。（図8（ｂ）時刻ｔ２）さらに、端子Ｖ３の印加電圧がｖｍからｖｈになると、図8と同様にして駆動パルス線5の電圧はｖｈに上昇する。（図7（ｂ）時刻ｔ3）次ぎに、端子Ｖ３、Ｖ４の印加電圧がｖｈからｖｍになると、駆動パルス線電圧がｖｍになり、容量結合により上昇していた端子イ、ロの電圧も、時刻ｔ２の電圧に戻る。（図8（ｂ）時刻ｔ4）最後に、端子Ｖ３Ｌの印加電圧が0ｖになると、ＰＭＯＳ77がオフし、転送パルススイッチＭＯＳ69のゲート端子イの電圧が負電源線27をソースとし常時オン状態にあるｎＭＯＳ78を介して、負電源線27の負電圧値ｖｌになる。（図8（ｂ）時刻ｔ5）
本実施例によれば、行選択手段の出力パルス入力部をゲートとしドレインを前置転送パルスの入力部とする正のしきい電圧値を持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲートとし該パルス入力用ｎＭＯＳのソースをソースとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし上記負値電源をソースとする常時オン状態にあるｎＭＯＳトランジスタとからなるパルス電圧変換器が、選択行では転送パルスが印加されていない期間、非選択行では全ての期間に、転送パルススイッチＭＯＳ69のゲート端子イに駆動パルスの低レベルと同一の値の負値電圧を出力する。この結果、転送パルススイッチＭＯＳ69のしきい電圧と前置転送パルススイッチＭＯＳ76のしきい電圧の和を駆動パルスの低レベル電圧値ｖｌの絶対値より大きく設定しなくても、低レベルを負値とする駆動パルスの駆動パルス線5への印加時に行選択手段の出力を構成する転送パルススイッチＭＯＳ69はオンすることない。かつ、前置転送パルス負値電圧変換器60も必要がない。
【００７１】
なお、本実施例では、前置パルス発生手段にＰＭＯＳ77が使われているが、ブートストラップ用ＭＯＳの働きによりＰＭＯＳ77のソースドレイン拡散層はＶ３Ｌ、Ｖ４Ｌに印加される前置転送パルスの高レベルｖｈｍ以上になる事はなく、ｖｈｍを基板電圧以下にすれば、基板電圧より高い電圧値を持つ転送パルスを駆動パルス線5に印加可能である。
【００７２】
本実施例で述べた低レベルが接地電圧で高レベルが正の電圧を持つ第1のパルス入力部をゲートとし低レベルが接地電圧で高レベルが正の電圧を持つ第2のパルスの入力部をドレインとする正のしきい電圧値を持つパルス入力用ｎＭＯＳトランジスタと、接地線をゲートとし該パルス入力用ｎＭＯＳのソースをソースとする負のしきい電圧値を持つＰＭＯＳトランジスタと、出力となるＰＭＯＳのドレインをドレインとし上記負値電源をソースとする常時オン状態にあるｎＭＯＳトランジスタとからなるパルス電圧変換器は、正電圧値を持つ第1の入力パルスと第2の入力パルスの論理積をとりかつ出力パルスの低レベルを負値とする事ができるという効果を有し、広く適用する事ができる。
【００７３】
以上、本発明の行選択手段の2つの実施例を、図1で述べた全体構成と駆動方式を持つ素子に適用した場合について述べたが、本発明の適用範囲は図1の素子に限定されるものではなく、以下に述べる変形が可能である。
【００７４】
選択手段が選択行を特定するための制御信号を発生する正の単一電源で動作する行選択制御手段と、該制御信号に基ずき転送パルス印加線に印加された該正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルスを選択行の転送パルス線に出力する生手段とを備える事により、行選択手段内の大きな電圧が印加されるのは転送パルス発生手段内の転送パルスの供給経路だけにして行選択手段127の高集積化を図るとともに、転送パルスを除く5つのパルスを発生する高い電圧振幅を持つドライバをなくし装置の小型化を図る事は、行選択手段が光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段に転送するための転送パルスを光電変換素子の一水平行毎に設けられた転送パルス線に供給するものであれば、駆動手段、水平走査手段の具体的構成動作によらず実施できる。例えば、水平走査手段が図14と同様に電荷転送素子で構成され、図1と同じ様に順次駆動パルスを供給する駆動手段と行選択手段を共に持つが駆動法の異なる例として、特開昭58-188156号公報に記載された一水平走査期間に一つの信号しか運ばないもの、特開昭57-78167号公報に記載された信号電荷が一電極下に限定されたものがあげられる。さらに、駆動がインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭54-75927、特開昭57-207486号公報、特開昭58-107670号公報、特開昭62-230270号公報、特開昭60-247382号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子に適用できる。  行選択手段が低レベルが接地電圧で動作する行選択制御手段と、転送パルスが印加されていない期間の選択行と非選択行に負値電圧を発生する負電源を有する前置転送パルス電圧変換器と、前置転送パルス電圧変換器の出力部をゲートとし上記駆動パルス線をソースとする転送パルススイッチＭＯＳトランジスタとを有する転送パルス発生手段とからなる転送パルス発生手段を備え、駆動パルス線128と転送パルス線131を共通化しても、低レベルを負値に持つのは前置転送パルスだけとして、行選択手段127の駆動電圧振幅の高い部分を低減することにより行選択手段の高集積化を図る事は、駆動パルス線128と転送パルス線131が共通化した素子であって、行選択手段が光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段に転送するための転送パルスを光電変換素子の一水平行毎に設けられた転送パルス線に供給するものであれば、駆動手段、水平走査手段の具体的構成動作によらず実施できる。例えば、水平走査手段が図14と同様に電荷転送素子で構成され、図1と同じ様に順次駆動パルスを供給する駆動手段と行選択手段を共に持つが駆動法の異なる例として、特開昭58-188156号公報に記載された一水平走査期間に一つの信号しか運ばないもの、特開昭57-78167号公報に記載された信号電荷が一電極下に限定されたものがあげられる。また、駆動がインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭57-207486号公報、特開昭58-107670号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子にも適用できる。
（４）デバイス構造
（イ）トランジスタ
本発明では、既に述べた様に水平走査手段を11から19で構成するとともに、垂直電荷転送手段を負値で駆動しかつ増幅器を11から13からなる容量帰還型増幅回路とし、駆動パルス電圧変換器4、転送パルス電圧変換器7を設ける事により素子のほとんどの部分が単一正電源で動作する。しかし、垂直転送に電荷転送手段を用いる以上、高電圧の転送パルスの印加箇所を皆無にすることはできない。これに対し、図3から図5に示す高耐圧化ＭＯＳ28、図7と図8に示す高耐圧化ＭＯＳ71により印加電圧の分圧を行ないソースドレイン間に印加される電圧を下げトランジスタがオフ時のソースドレイン間の耐圧向上を図る。図7と図8に示す回路構成により直流の高電圧を使う事なくＶ３、Ｖ４端子に印加される転送パルス、Ｖ３Ｌ、Ｖ４Ｌ端子に印加される前置転送パルスを駆動パルス線5に出力可能として、高電圧の印加デユーテイを下げ、かつ、転送パルスの印加経路にある高耐圧化ＭＯＳ71、転送パルススイッチ69、高耐圧化ＭＯＳ28のソースドレイン間に実質的に印加される電圧を下げ、トランジスタがオン時のホットキャリアによるトランジスタ特性の劣化を防ぐなどの回路的工夫を行なった。しかし、以上の回路的工夫にも関わらず、以下の2つの課題が残る。
【００７５】
第1に、特開平1-103861号公報記載されている様な駆動パルス発生回路のゲート酸化膜厚を電荷転送素子のゲート酸化膜厚より薄くする事により、駆動パルス発生器の高速化、高集積化を図る事が困難である。即ち、垂直電荷転送手段2に高い転送パルスを印加し無残像読みだしを実現するため転送パルス発生手段7と駆動パルス発生手段4内の高い電圧値を持つ転送パルスの並びに前置転送パルスの印加経路にトランジスタのゲートソース間電圧もしくはゲートドレイン間の電圧が高い箇所が残る。この結果、図1に示す3、4よりなる転送手段、6、7よりなる行選択手段を垂直電荷転送手段2よりゲート酸化膜の薄いトランジスタで構成すると、ゲート酸化膜の破壊もしくは信頼度劣化が生じる。従って、ゲート酸化膜を薄くする事はできない。そこで、本発明では、ゲートソース間電圧もしくはゲートドレイン間の電圧が高い転送パルス発生手段7を構成する図7と図8の転送スイッチＭＯＳ69、ブートストラップ用ＭＯＳ73、高耐化ＭＯＳ71、ブートストラップ用ＭＯＳ68、図7の前置転送パルススイッチ67もしくは図8のパルス入力用ｎＭＯＳ76、図8のｎＭＯＳ78と、駆動パルス発生手段4を構成する図3から図6の高耐化ＭＯＳ28、第1と第2のスイッチ24、26、図6のｎＭＯＳ51のゲート酸化膜厚を垂直電荷転送手段2のゲート酸化膜厚と等しく厚くし、他のＭＯＳトランジスタのゲート酸化膜厚は薄くした。
【００７６】
第2に、特開昭61-234670記載された様に、駆動手段と行選択手段とを光電変換素子1と垂直電荷転送手段2の形成される第1の不純物層より高濃度の第2の不純物層に形成する際に以下の課題が生じる。即ち、駆動手段と行選択手段を高集積化するためにはゲート電極の長さを短くしてもパンチスルー現象が起きない様に、第2の不純物層の表面濃度を高くする必要がある。この結果、第1に、図7、7の転送パルススイッチ69、高耐圧化ＭＯＳ71の基板バイアス効果がおおきくなり、転送パルスを通過させるには、ゲート端子イないしロを転送パルスの高レベル電圧ｖｈより遥かに高いｖｈ’、ｖｈ’’に昇圧しなければならず、さらなる耐圧向上策が必要になる。第2には、生手段7を構成する図7と図8の転送スイッチＭＯＳ69、高耐化ＭＯＳ71、ブートストラップ用ＭＯＳ68、図7の前置転送パルススイッチ67もしくは図8のパルス入力用ｎＭＯＳ76、図8のｎＭＯＳ78と、駆動パルス発生手段4を構成する図3から図6の高耐化ＭＯＳ28にはデユーテイは短いといえ、トランジスタがオン時に高いソースドレイン電圧が印加され、ホットキャリアによる特性劣化が生じる。この課題を解決するために、上記した箇所のＭＯＳトランジスタを表面濃度が駆動手段と行選択手段の他の部分より低濃度の第3不純物層内に設け、基板効果の低減とホットキャリア耐圧の向上を図った。なお、光電変換素子1と垂直電荷転送手段2の形成される第1の不純物層はオーバーフロー動作を行なうために非常に低濃度であるので、第3の不純物層と兼用すると、基板効果低減やホットキャリア耐圧向上はできるが、パンチスルー現象を防ぐためにはゲート電極長を非常に長くする必要がある。これを防ぐため、第3不純物層は第1の不純物層以上の表面濃度を有し、所望の基板効果と耐圧を実現しつつゲート電極長の短縮を可能にしている。さらに、本願発明者が既に特願平5-219531で提案したごとく、第3の不純物層は第1の不純物層内に第1の不純物層内より浅く形成され、ゲート電極に高い電圧が印加されると基板までの全領域が空乏化し、基板バイアス効果によるしきい電圧上昇が更に軽減される。
【００７７】
以下、図9から図12を用いて本発明のトランジスタの構造を説明する。図9は図1の厚いゲート酸化膜と低濃度の第1のｐウエルを持つ垂直電荷転送手段2のＡ−Ａ’の断面構造図、図10は図1の転送パルス発生手段7ならびに駆動パルス発生手段4の一部に用いられる垂直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第3のｐウエルに形成されたＭＯＳトランジスタの断面構造図、図11は図1の転送パルス発生手段7ならびに駆動パルス発生手段4の他の一部に用いられる垂直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第3のｐウエルに形成されたＭＯＳトランジスタの断面構造図、図12は図1の行選択制御手段6とタイミング発生手段3、転送パルス発生手段7ならびに駆動パルス発生手段4の残り
の部分に用いられる薄いゲート酸化膜厚を持ち、高濃度の第2の不純物層内に形成されたＭＯＳトランジスタの断面構造図である。
【００７８】
図9は厚いゲート酸化膜を持つ図1に示す垂直電荷転送手段2のＡ-Ａ’部の断面構造図である。本構造の不純物分布は、本願発明者が特開平03-289173号公報にて提案した低スメア化、高飽和化、低暗電流化を可能とするパンチスルー構造からなる。また、各電極は本願出願人が既に特開平03-60158で提案した単層電極構造からなる。図9中81はｎ型基板で縦型オーバーフロードレイン動作を行なうため接地された第1のＰウエルに対して正電圧ｖｓｕｂが印加されている。82は接地電圧0ｖの印加された非常に濃度の低い第1のＰウェル、83はオーバーフロー電圧を低くするための第1のホトダイオードｎウエル、84は素子分離のための第2のホトダイオードｎウエル、85はホトダイオードを構成するｎ層、86は暗電流低減のためのホトダイオード表面ｐ層、87はスメアを抑圧するための2重ウエルｐ層、88は垂直電荷電荷転送手段2のｎ型チャネル層、89はゲート電極、90は厚いゲート酸化膜、ｖｓｕｂはｎ基板印加電圧である。本構造を一例として示したインターライン型ＣＣＤにおいては、ホトダイオードｎ層85から垂直電荷電荷転送手段2のｎ型チャネル層88への信号読みだしを無残像で行なうために高い電圧をゲート電極89に印加する必要がある。この際電極と接地電位を持つホトダイオードｐ層90間の電圧によりゲート酸化膜90の破壊もしくはキャリアの注入による劣化を起こさないために、ゲート酸化膜90を薄くする事はできない。なお、図1中の電荷転送制御部を構成するゲート2-2、電荷蓄積ゲート2-3、出力ゲート2-4はホトダイオードを構成するｎ層85、ホトダイオード表面ｐ層86を設けないデバイス構造を持つ。
【００７９】
図12は、高速高集積化を可能にする垂直電荷転送手段2より薄いゲート酸化膜を持ち、高濃度の第2のｐウエルとｎウエルに形成されたＭＯＳトランジスタの構造図である。図12中111はｎＭＯＳの形成される高濃度の第2のＰウェル、112はｎＭＯＳトランジスタフィールドｐ層、113はｎＭＯＳトランジスタソースドレインｎ型拡散層、114はｐＭＯＳの形成されるｎウエル、115はｐＭＯＳトランジスタフィールドｎ層、116はｐＭＯＳトランジスタソースドレインｐ型拡散層、117はロコス酸化膜、118は薄いゲート酸化膜である。81、89、ｖｓｕｂは図9と同様である。また、ｖｂｂは第2のＰウエルには印加される負のバックバイアスである。図12のｎＭＯＳにより、駆動が単一正電源で行なわれる図1に示す水平走査手段を構成する増幅器11を構成するＭＯＳの一部、クランプスイッチ15、信号書き込スイッチ16-1、16-2、信号読みだしスイッチ18-1、18-2、水平走査回路19、図1のタイミング発生手段3を構成する図3から図6に示すシフトレジスタ21及び図4から図6のパルス伸長器を構成するスイッチ30から32、図1の行選択制御手段6を構成する図7と図8に示すシフトレジスタ61が構成される。また、単一正電源で駆動はされないが、ソース電圧がほぼ0Ｖ程度以下にならない駆動パルス電圧変換器3を構成する図5と図6に示すバッファｎＭＯＳ41も同様である。また、図12のＰＭＯＳにより図1に示す水平走査手段を構成する増幅器11のドライバ、リセットスイッチ12、図1の駆動パルス電圧変換器4を構成する図5と図6に示すＰＭＯＳ42、転送パルス電圧変換器3を構成する図8に示すＰＭＯＳ77が構成される。ＰＭＯＳ42においては、電源振幅はｖｃｃ-ｖｌ（ｖｌ；負）となるが、ソース端子電圧はｖｃｃ-2ｖｔｈ以上に上昇せずゲートは接地されているので各端子間には実質的にはｖｃｃ程度の電圧しか印加されず、薄いゲート酸化膜を用いる。また、ＰＭＯＳ77においては、選択行において前置駆動パルス印加時にゲートソース間電圧がｖｈｍとなり正電圧値ｖｃｃを越えるが、印加デユーテイは10-4以下であるので薄いゲート酸化膜を用いる。なお既に本願発明者が特開平5-103272号公報に提案したように、ｎウエル114と第2のホトダイオードｎウエル84を兼用しｐＭＯＳトランジスタソースドレインｐ型拡散層116と暗電流低減のためのホトダイオード表面ｐ層86を兼用すればプロセス工程の簡略化を図る事ができる。
【００８０】
図10は垂直電荷転送手段2と同じ厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第3のウエルに形成されたｎＭＯＳトランジスタである。図中81、82、88、89、90、ｖｓｕｂは図9と同様、112、113、117は図12と同様である。なお、91は表面濃度が第2のＰウエル111より高く第1のｐウエル82より低くかつ第1のｐウエル82より浅い第3のｐウエル層である。また、ｖｌは図2と同様である。第1のＰウエル82には、ソースドレイン拡散層113が第3のＰウェル82に対し順方向にバイアスされない様に転送パルスの低レベル電圧である負値ｖｌのバックバイアスが印加される。本実施例では以上の構造により第2の2重ウエルｐ層を形成する工程を付加するだけで厚いゲート酸化膜厚を持ち、他の部分より表面濃度の低い第2の不純物層内に形成されたｎＭＯＳトランジスタを形成する事ができる
。図10のエンハンスメント型のｎＭＯＳにより、図1の駆動パルス電圧変換器4を構成する転送パルスの印加デユーテイを考慮してもまだゲートドレイン間最大電圧が薄いゲート酸化膜厚の信頼度を保証できる電圧以上のｖｃｃ-ｖｔｈｄ-ｖｌとなる図3から図6に示す第1と第2のスイッチ24、26、ゲートドレイン間最大電圧がｖｃｃ-ｖｌと低いが印加デユーテイの高い図6に示すｎＭＯＳ51、転送パルス電圧変換器7を構成する前置転送パルス印加線のドレインに直接接続されゲートドレイン間最大電圧がｖｈｍと低いが印加デユーテイの高い図7に示す前置転送パルススイッチ67もしくは図8に示すパルス入力用ｎＭＯＳ76が構成される。また、図10のデプレション型トランジスタにより、図1の転送パルス電圧変換器7を構成する前置転送パルスの印加デユーテイを考慮してもまだゲートドレイン間最大電圧が薄いゲート酸化膜厚の信頼度を保証できる電圧以上のｖｈｍ-ｖｌとなる図8のｎＭＯＳ78が構成される。
【００８１】
なお、図8のｎＭＯＳ78において、前置転送パルス印加時にソースドレイン間にｖｍ-ｖｌの電圧が印加される事によるホットキャリアによるトランジスタ特性の劣化が問題になる時には、ｎＭＯＳ78を図10のｎＭＯＳでドレイン端子側の一部にだけｎ型チャネル層を設けたトランジスタで構成し、そのゲート端子を接地電圧とすればよい。この構成により、ゲート長は長くなるもののドレイン側の強い電界を緩和する事が可能になる。
【００８２】
さらに、転送パルス以上の電圧の印加される部分においては、図10に示す厚いゲート酸化膜を持つトランジスタを用いても、印加電圧が接合耐圧を越え電圧の印加が不可能になるという課題が生じる。即ち、図12に述べた酸化膜の薄いＭＯＳ構造では、ロコス酸化膜117の形成される分離領域の長さを小さくしても、パンチスルー現象が起きない様に、ｎＭＯＳトランジスタフィールドｐ層112を高濃度にしている。この結果、ｎＭＯＳトランジスタソースドレインｎ型拡散層113との接合耐圧が低い。製造工程の簡略化のため、薄い酸化膜を持つ図12の構造同じフィールドｐ層112を持つ図10の構造においても同様に高い接合耐圧を得る事はできず、転送パルスの印加が不可能になる。図11は、この課題を、製造工程数を増やすことなく解決するため、ソースドレインｎ型拡散層113をフィールド
ｐ層112よりＬｏｆだけオフセットをかけて形成したものである。図中81、82、88から91、112、113、117、ｖｓｕｂ、ｖｌは図10と同様である。Ｌｏｆはソースドレインｎ型拡散層113をフィールドｐ層112のオフセット距離を示す。このオフセットにより、ソースドレインｎ型拡散層113は高濃度のフィールドｐ層112に接する事がなく、接合耐圧の向上を図れる。なお、図10と同様に、第1のＰウエル82には、転送パルスの低レベル電圧である負値ｖｌのバックバイアスが印加される。図11のエンハンスメント型のｎＭＯＳにより、図1の転送パルス電圧変換器7を構成するゲートドレイン間最大電圧がｖｃｃ-ｖｔｈｅ-ｖｔｈｄ-ｖｌ（ｖｔｈｄ，ｖｌ；負）となりドレインウエル間最大電圧がｖｈ-ｖｌとなる図7と図8の転送スイッチＭＯＳ69、ゲートドレイン間最大電圧がｖｈ’’-ｖｃｃとなり
ドレインウエル間最大電圧がｖｈ’’-ｖｌとなる図7と図8のブートストラップ用ＭＯＳ73が構成される。また、図10のデプレション型トランジスタにより、図1の駆動パルス電圧変換器4を構成するゲートドレイン間最大電圧がｖｈ-ｖｃｃとなりドレインウエル間最大電圧がｖｈ-ｖｌとなる図3から図6に示す高耐化ＭＯＳ28、図1の転送パルス電圧変換器3を構成するゲートドレイン間電圧がｖｈ-（ｖｃｃ-ｖｔｈｅ）となりドレインウエル間電圧がｖｈ-ｖｌとなる図7と図8に示す高耐化ＭＯＳ71、ゲートドレイン間電圧がｖｈ’-ｖｃｃとなりドレインウエル間電圧がｖｈ’-ｖｌとなる図7と図8に示すブートストラップ用ＭＯＳ68が構成される。なお、接合耐圧は高電圧の印加される端子だけ向上させればよいので、高耐圧化ＭＯＳ28、ブートストラップＭＯＳ68、73においては高電圧のかかる端子（例えば端子イ、ロ）だけにオフセットをかければよい。
【００８３】
なお、トランジスタ間の分離領域となるロコス酸化膜117部に寄生的に形成されるＭＯＳに高いしきい電圧が必要とされないもしくは寄生ＭＯＳが存在しない場合には、図10の構造でロコス酸化膜117の下にｎＭＯＳトランジスタフィールドｐ層を設けない構造とすることにより、製造工程数を増やすことなく接合耐圧を向上すると共に、図11のオフセットをかける場合に比し集積度向上を図れる。また、工程数は増えるもののロコス酸化膜117の下にｎＭＯＳトランジスタフィールドｐ層の濃度を低くしてもよい。
【００８４】
さらに、本実施例では、厚いゲート酸化膜を持つトランジスタ全てを第1のＰウエル82内の表面濃度が第1のＰウエル82より高く第2のＰウエル111より低く第1のＰウエルより浅い第3のｐウエル91の中に形成したが、基板効果によるしきい電圧の上昇やホットキャリア耐圧が問題にならないトランジスタは、第2のＰウエル111内に形成してさらなる高集積化を図る事ができる事はいうまでもない。
【００８５】
本実施例によれば、第1に、駆動パルス発生手段4と転送パルス発生手段7のゲートソース間電圧もしくはゲートドレイン間の電圧が高い箇所を垂直電荷転送手段2のゲート酸化膜厚と等しい厚いゲート酸化膜厚を持つＭＯＳトランジスタで構成する事により特開平1-103861号公報に記載された従来技術に比し製造工程数を増加するも事なくゲート酸化膜の耐圧向上ができ、かつ、薄いゲート酸化膜厚を持つＭＯＳトランジスタでタイミング発生手段3、行選択制御手段6、11から18の増幅手段、水平走査回路19を構成する事により他の部分の集積度は従来技術と同様に高くできるので、高速高集積かつ高信頼度の駆動回路を実現できる。
【００８６】
第2に、本実施例によれば、転送パルス発生手段7ならびに駆動パルス発生手段4の転送パルス電圧以上の電圧が印加される箇所をソースドレインｎ型拡散層113をフィールドｐ層112から離したＭＯＳトランジスタで構成する事により、他の部分の集積度を損なう事も製造工程数を増やすことなく、接合耐圧の向上ができ高い電圧を持つ転送パルスの印加が可能になる。
【００８７】
第3に、本実施例によれば、転送パルス発生手段7ならびに駆動パルス発生手段4の転送パルスの通過経路とオン時ソースドレイン電圧の高い箇所を第2のＰウエル111より表面濃度の低い第3のｐウエル91内に形成されるＭＯＳトランジスタで構成し基板効果によるしきい電圧上昇とホットキャリアによる耐圧劣化を防止し、タイミング発生手段3、行選択制御手段6、11から18の増幅手段、水平走査回路19を高濃度の第2のＰウエル111内に形成する事により高集積化し、高集積でかつ高信頼度の駆動回路を実現できる。また、第3のｐウエル91の表面濃度を第1のＰウエル82より高濃度とする事により所望の基板効果と耐圧を実現しつつゲート電極長の短縮を可能とし、第3のｐウエル91内に形成されるＭＯＳトランジスタの高耐圧と高集積化の両立ができる。さらに、第3のｐウエル91の深さを第1のＰウエル82より浅くし、ゲート電極89に高い電圧が印加されると基板81までの全領域が空乏化する様にして、基板効果によるしきい電圧の上昇をさらに低減し、更に信頼度を向上できる。
【００８８】
以上、本発明のトランジスタ構造を、図1で述べた全体構成と駆動方式を持つ素子に適用した場合について述べたが、本発明の適用範囲は図1の素子に限定されるものではなく、以下に述べる変形が可能である。
【００８９】
電荷転送手段の駆動回路をゲート酸化膜厚が電荷転送手段のゲート酸化膜厚と等しい第1のＭＯＳトランジスタと第1のＭＯＳトランジスタよりもゲート酸化膜厚が薄い第2ＭＯＳトランジスタで構成する事により、駆動回路内の高電圧印加部でもゲート酸化膜の破壊もしくは信頼度低下が起こることがないようにし、かつ、電圧の低い部分は高集積化を図り、高信頼度かつ高集積の電荷転送装置を実現する事は、同一半導体基板上に電荷転送手段と駆動回路を有する電荷転送装置の高信頼度高集積化に広く用いる事ができる。例えば、水平走査手段が図14と同様に電荷転送素子で構成され、図1と同じ様に駆動回路が順次駆動パルスを供給する駆動手段と行選択手段で構成されるが駆動法の異なる特開昭58-188156号公報、特開昭57-78167号公報に記載された素子。さらに、行選択手段が図1と事な
り通例のインターラインＣＣＤと同様に垂直電荷転送素子への転送を一括して行なう特開昭62-237871号公報、特開平4-286282号公報に記載の素子。駆動が図1と事なりインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭54-75927、特開昭57-207486号公報、特開昭58-107670号公報、特開昭62-230270号公報、特開昭60-247382号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子で実施できる。これらの2次元撮像素子に限らず、高い駆動電圧を必要とする駆動回路を内蔵した例えばテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）に記載の一次元固体撮像素子や電荷転送型遅延線等においても実施できる。また、以上の素子に図1の水平走査手段を適用した素子においても実施できる事はいうまでもない。
【００９０】
電荷転送手段の駆動回路を高濃度の表面濃度を持つ第1の不純物層内に形成された第1のＭＯＳトランジスタと第1の不純物層より低濃度の表面濃度を持つ第2の不純物層に形成された第2のＭＯＳトランジスタとで構成する事により、駆動回路内の高電圧印加部分でもホットキャリアによる特性劣化や基板効果によるしきい電圧上昇が起こりにくし、かつ、電圧の低い部分は高集積化を図り、高信頼度かつ高集積な電荷転送装置を実現する事は、第1の発明と同様に同一半導体基板上に電荷転送手段と駆動回路を有する電荷転送装置の高信頼度高集積化に広く用いる事ができる。
【００９１】
（ロ）容量
本発明においては、図1に示す様に増幅器11のアナログ出力電圧を保持する第1出力保持容量14と第2出力保持容量17-1、17-2を必要とする。電荷転送手段を備える電荷転送装置に於て電荷転送手段を構成するゲート電極とチャネル層との間にできる容量をアナログ電圧の保持容量に用い電荷転送手段の出力を処理する回路を構成する事は周知の技術である。（例えば、ジェイ．テイー．ケイビス他；アイ  イー  イー  イー  ジャーナル  オブ  ソリッド  サーキット  14巻  65頁から73頁  1979年2月  J.T.CAVIES et al.; IEEE J. Solid-State Circuits, VOL. SC-14, pp. 65-73 Feb. 1979)この技術は、プロセス工程を付加する事なく容量形成が可能となるという利点を持つ。しかし、電荷転送手段を低電圧動作させるためにチャネルｎ層の濃度を低くすると容量値が強い電圧依存性を持つという欠点を持つ。この結果、図1にしめす実施例では、リセット雑音や増幅器の直流電圧のばらつきによる固定パターン雑音の除去精度が低下し、第2出力保持手段17-1、17-2から読み出される信号電荷の非線形性が大きくなる。そこで、本発明では、垂直電荷電荷転送手段2のｎ型チャネル層88にホトダイオードを構成するｎ層85を付加しプロセス工程の増加なく高濃度化を図った。さらに、第1出力保持容量14と第2出力保持容量17-1、17-2は読みだしスイッチ16-1、16-2から読み出される信号電荷量を大きくするために、大きな容量値を持つ必要がある。そこで、本発明では、垂直電荷転送手段2のゲート絶縁膜より薄い絶縁膜をゲート電極とチャネルｎ層の間の絶縁膜に用いた。以下、図13を用いて本発明の容量の構造を説明する。
【００９２】
図13は図1の第1出力保持容量14のＢ−Ｂ’−Ｂ’’の断面構造図を示す。図中85、88、89、ｖｓｕｂは図9、図12と同じ、111から113、117、118、ｖｌは図12と同様である。121は容量形成用電極、122は薄いゲート酸化膜118より単位面積当たりの大きい絶縁膜、123は容量形成用電極と垂直電荷電荷転送手段2のｎ型チャネル層88とホトダイオードを構成するｎ層85に接続されたｎ型拡散層とをつなぐ配線である。容量の一端をなすｎ型拡散層113は増幅器11の出力に接続され、他端をなすゲート電極89は高インピーダンスとなる書き込みスイッチ16-1、16-2の入力端子に接続される。なお、第2出力保持容量17-1、17-2も同じ構造を持ち、容量の一端をなすｎ型拡散層113は接地され、他端をなすゲート電極89は高インピーダンスとなる読みだしスイッチ17-1、17-2の入力端子に接続される。
【００９３】
本実施例によれば、第1に、容量の一端を垂直電荷電荷転送手段2のｎ型チャネル層88とホトダイオードを構成するｎ層85に接続されたｎ型拡散層により構成されているのでプロセス工程を増加することなく容量の電圧依存性が小さくできるので、リセット雑音や増幅器の直流電圧のばらつきによる固定パターン雑音の除去精度を向上させ、第2出力保持手段17-1、17-2から読み出される信号電荷の非線形性を小さくできる。なお、ホトダイオードを構成するｎ層85が垂直電荷転送手段2のｎ型チャネル層88より充分に大きい場合には、垂直電荷転送手段2のｎ型チャネル層88を形成しなくても良い。
【００９４】
第2に、本実施例によれば、ゲート電極89とｎ型チャネル層88とホトダイオードを構成するｎ層85間の絶縁膜を従来技術の様に垂直電荷転送手段2の厚いゲート酸化膜88でなく薄いゲート酸化膜118で構成する事により、単位面積当たりの容量値を大きくでき、高集積化が図れる。
【００９５】
第3に、本実施例によれば、ゲート電極89をｐウエル111とは反導電型で電気的に分離されたｎ型チャネル層88とホトダイオードを構成するｎ層85からなる電極と容量形成用電極121で挟み容量を形成し、かつ、ゲート電極122を高インピーダンスノードに接続し、ｎ型チャネル層88とホトダイオードを構成するｎ層85からなる電極と容量形成用電極121は低インピーダンスノードに接続しているので、特開平5-283614号公報に記載された様にｎ型基板81やウエル111からの雑音や、外部の雑音源により出力が影響されない。なお、絶縁膜122の単位面積当たりの容量値を薄いゲート酸化膜118の容量値より大きくしなくてもよい場合には、例えば、容量形成電極をアルミ配線層と共用化し、絶縁膜122をゲート電極とアルミ配線層間の層間絶縁膜として、プロセス工程の簡略化を図ってもよい。
【００９６】
なお、第1のウエル111を第3のｐウェル82としても、第2の2重ウエル91と第3のウエル82としても良い。また、第2の保持手段17-1、17-2の場合の様に容量の一端をなす電極がｎ型チャネル層88とホトダイオードを構成するｎ層85に接続されたｎ型拡散層の電位が各列で同じ場合には、横方向の分離を行なうためのロコス酸化膜117とフィールドｐ層をＢ’’の領域には形成せず、ｎ型チャネル層88とホトダイオードを構成するｎ層85を全面に形成し集積度を高める事ができる。
【００９７】
なお、行選択手段を構成する転送パルス発生手段7を構成する第1のブートストラップ容量66、ブートストラップ容量70、高耐圧化ＭＯＳ71のブートストラップ容量72では、容量の両端子間に印加される電圧が大きいため、従来技術と同様に、図10もしくは図11のデプレッション型ｎＭＯＳと同様の構造とする。即ち、ゲート電極89とｎチャネル層88の間の絶縁膜は垂直電荷転送手段2と同じ厚いゲート酸化膜90を用いて絶縁膜の耐圧不良を防止する。また、下部電極はｎチャネル88だけで構成し、深いホトダイオードを構成するｎ層85の付加によるｎ型拡散層113と基板81間のパンチスルー耐圧の低下を防ぐ。なお、ブートストラップ容量66、70、72のゲート端子側（例えば図7の端子イ、ロ）はゲート電極89に接続し、ブートストラップ時にはｎチャネル層に対し常にゲート電極を正としてゲート電極下の反転層が無くならないようにしている。
【００９８】
以上、本発明の容量の構造を、図1で述べた全体構成と駆動方式を持つ素子に適用した場合について述べたが、本発明の適用範囲は図1の素子に限定されるものではなく、以下に述べる変形が可能である。
【００９９】
出力保持容量の一端を電荷転送手段を構成するゲート電極で構成し、他端を第2導電型の不純物層内に設けられた光電変換素子を構成する第1導電型の不純物層を備える不純物層で構成する事により、出力保持容量の容量値の電圧依存性を緩和する事は電荷転送手段や増幅手段の具体的形態によらず広く実施できる。例えば、以下の素子に図1に示す水平走査手段を適用した素子で実施できる。即ち、図1と同じ様に駆動回路が順次駆動パルスを供給する駆動手段と行選択手段で構成されるが駆動法の異なる特開昭58-188156号公報、特開昭57-78167号公報に記載された素子。さらに、行選択手段が図1と事なり通例のインターラインＣＣＤと同様に垂直電荷転送素子への転送を一括して行なう特開昭62-237871号公報、特開平4-286282号公報に記載の素子。駆動が図1と事なりインターライン型ＣＣＤと同様の多相の外部パルスにより行なわれる特開昭54-75927、特開昭57-207486号公報、特開昭58-107670号公報、特開昭62-230270号公報、特開昭60-247382号公報、特開昭63-62480号公報、特開昭64-54879号公報記載の素子に適用できる。また、以上の2次元素子や通例のインターライン型ＣＣＤやテレビジョン学会技術報告ＣＥ’91-12（Feb.1991）に記載の一次元固体撮像素子の出力端子に特開平1-277066に記載された様な相関2重サンプリング回路を適用する場合でも実施できる。
【０１００】
第2の実施例
本発明者は特開平5-103272号公報にて、ＣＣＤ型撮像素子の駆動に必要な多値の電圧レベルのパルスを発生させる電圧発生器を内蔵化してドライバチップをなくすとともにＤＣ−ＤＣ変換器の数を減らし、ＣＣＤ型撮像素子の使い勝手を向上させ、撮像装置の低消費電力化を図る事を提案した。本発明の第1の目的の固体撮像素子は、通例のインターライン方式ＣＣＤ型撮像素子に較べ、駆動手段、行選択選択手段、水平走査手段を駆動するためのパルスの負荷容量が小さいので、電流駆動能力の小さな占有面積の小さな電圧変換器を内蔵化することで、正の単一電源駆動信号と正電源だけ駆動できる素子を実現できる。第1の実施例では、駆動パルス発生手段4を備える事により、駆動手段を単一の正電圧値を持つ駆動信号と駆動信号と等しい電圧値を持つ正電源並びに駆動パルスの低レベル電圧と等しい電圧値の一負電源とにより駆動した。また、転送パルス発生手段7を設ける事により、行選択手段を単一の正電圧値を持つ駆動信号と、低レベルが接地電圧で高レベルが単一の正電圧値より高い正電圧値を持つ前置転送パルスと転送パルス、駆動信号と等しい電圧値を持つ正電源並びに駆動パルスの低レベル電圧と等しい電圧値の一負電源とにより駆動した。さらに、出力ゲート2-4を設けて垂直電荷転送手段2を負値の駆動パルスで駆動し信号電荷の電圧への変換を11から13よりなる容量帰還型電荷電圧変換器で構成する事により、水平走査手段内の増幅器11の電源を正電源電圧値とした。この結果、水平走査手段内の信号電圧が正電源電圧値を越えることがなくなるので、容易に水平走査手段を単一の正電圧値を持つ駆動信号と駆動信号と等しい電圧値を持つ正電源で駆動できる。そこで
、第2の実施例では、行選択手段に、正の単一電源駆動信号を昇圧して第2の電圧値を高レベルに持つ転送パルスを転送パルス印加線に発生する転送パルス昇圧器と、正の単一電源駆動信号を昇圧して正電源の電圧値より高く第2の電圧値より低い第3の電圧値を高レベルに有する前置転送パルスを前置転送パルス印加線に供給する前置転送パルス昇圧器とを付加し、垂直電荷転送手段2の電荷転送制御部の一水平行の電極を結ぶ電荷転送制御駆動線に正の単一電源駆動信号と負電源とから負値の電圧を低レベルに持つ駆動パルスを発生する電荷転送制御部駆動パルス発生器を設け、ドライバチップを設けなくても正の単一電源駆動信号だけで素子を駆動できるようにした。更に、正電源から昇圧により第2の正電源電圧を発生する基板電圧発生器と駆動パルスの低レベルと等しい電圧値を持つ負電源電圧を発生する負電圧発生器を設け、直流電圧も一正電源だけで済む様にしＤＣ-ＤＣ変換器を不要にした。以上の結果、本実施例の固体撮像素子は、ドライバチップもＤＣ−ＤＣ変換器も必要とせず、正の単一電源駆動信号と正電源だけ駆動できる。以下、図15と図16を用い説明をする。図15は、第2の実施例の全体回路構成を示す図、図16（ａ）は、図15の前置転送パルス昇圧器141の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。
【０１０１】
図15中、1から10、19は図1と同様、140は図1の11から18からなる増幅手段、74、75は図7（ａ）、図8（ａ）と同様、141は前置転送パルス昇圧器、142は転送パルス昇圧器、143-1、143-2は水平走査回路19の端子Ｈ１、Ｈ２に接続された2相シフトパルス線、144は直流クランプ電圧印加線、145、146はそれぞれ電荷制御部を構成するゲート2-2、電荷蓄積ゲート2-3に駆動パルスを発生する電荷転送制御部駆動パルス発生器、147は電荷制御部を構成する出力ゲートに電荷蓄接地電圧と転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を印加する出力ゲート直流バイアス発生器、148は正電源から昇圧により第2の正電源電圧ｖｓｕｂを発生する基板電圧発生器、149は微細なｎＭＯＳトランジスタのウエルに印加されるバックバイアス電圧ｖｂｂを発生するバックバイアス電圧発生器、150は駆動パルスの低レベルと等しい電圧値ｖｌを持つ負電源電圧発生器である。Ｔ１、Ｔ２、ＴＩＮ、Ｖ１、Ｖ2、ＶＩＮ、ＦＡ、ＦＢ、ＲＧ、ＣＰ、ＳＨ1、ＳＨ２、Ｈ１、Ｈ２、ＨＩＮ、Ｏ１、Ｏ２、Ｖｃｃ、ＧＮＤは図1と同じ、Ｖ３Ｔ、Ｖ４Ｔは正の電源の電圧値より高い第2の電圧値ｖｈを高レベルに持つ転送パルスを発生させるための正の単一電源駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴは高レベルが正の電源電圧値ｖｃｃより高く第2の電圧値より低い第３の電圧値ｖｈｍの前置転送パルスを発生させるための正の単一電源駆動信号印加端子、ＳＢＴはゲート2-2の駆動パルスを発生させるための正の単一電源駆動信号印加端子、ＳＴＴは電荷蓄積ゲート9の駆動パルスを発生させるための正の単一電源駆動信号印加端子である。本実施例では、図1の端子ＶＣに印加された直流クランプ電圧と垂
直電荷転送手段2の駆動パルスの高レベル電圧値ｖｍは接地電圧としている。また、各端子に印加されるパルスのタイミングは、図2で、端子Ｈ１、Ｈ２に印加されるパルスφＨ１、φＨ２を連続とし、端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴにφＶ３、φＶ４、φＶ３Ｌ、φＶ４Ｌと同じタイミングで低レベルを接地電圧、高レベルを正電源電圧値ｖｃｃのパルスを印加し、端子ＳＢＴ、ＳＴＴにφＳＢ、φＳＴを反転し低レベルを接地電圧、高レベルを正電源電圧値ｖｃｃとしたパルスを印加したものである。以下、パルス電圧変換器141、142、145、146と電圧発生器147から150の構成と動作を説明する。
【０１０２】
前置転送パルス昇圧器141には、転送パルスの駆動パルス線への印加時間を短くするため短時間で正の単一電源駆動信号を昇圧して第3の電圧値ｖｈｍを高レベルに有する前置転送パルスを前置転送パルス印加線に供給する事が必要とされる。これを実現する電流駆動能力を得るには比較的大きな容量値を持つチャージポンプ容量が必要であり、昇圧器面積を小さくできない。さらに、図1で述べた一水平走査期間に2行の信号を読み出す際には、行選択制御手段6で同時に選択された2行の駆動パルス線に異なる時間に転送パルスを印加しなければならず、2個の前置転送パルスを発生させる必要が生じる。この結果、2個の昇圧器を必要とする。そこで、2行同時独立読みだしを行ない2個の前置転送パルスのを発生させる際、昇圧器を共用することでチャージポンプ容量の個数を１／２とし昇圧器の面積低減を図った。さらにチャージポンプ容量に印加される昇圧パルスの電圧振幅を負電源電圧値と正電源電圧値を足した電圧振幅として、必要な容量値低減を実現した。
【０１０３】
以下、図16を用いて、前置転送パルス昇圧器141の構成と動作を説明する。図16（ａ）は、図15の置転送パルス昇圧器141の回路構成図、同図（ｂ）は同図（ａ）の回路の駆動パルスタイミング図である。図16（ａ）中、Ｂ１が端子Ｖ３ＬＴ、Ｖ４ＬＴに印加される前置転送パルス印加線への印加時間を決める2つの正の単一電源駆動信号を入力としその論理和を出力するオア回路である。ｍｎ1、ｍｎ2、ｍｎ3はオア回路Ｂ１を構成するｎＭＯＳ、ｍｐ1、ｍｐ2、ｍｐ3はオア回路Ｂ１を構成するｐＭＯＳである。Ｂ２が端子Ｈ１に印加されるシフトパルスと、端子Ｖ３ＬＴもしくはＶ４ＬＴに印加される正の単一電源駆動信号との論理積を出力するアンド回路である。ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7はアンド回路Ｂ２を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、ｍｐ7はアンド回路Ｂ２を構成するｐＭＯＳである。Ｂ３が端子Ｙ２のアンド回路の出力パルスの電圧振幅を負電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅とするための電圧変換器で、155がゲート接地されたＰＭＯＳ、156がアンド回路の反転出力値端子Ｙ５がゲートに接続されたｎＭＯＳである。なお、本電圧変換器の構成は図6で述べたものと同様である。Ｂ４が端子Ｙ1のオア回路の出力を昇圧する昇圧器である。151-1、151-2がゲートに正電源ｖｃｃが印加されオア回路Ｂ１の出力により昇圧器内の端子Ｙ６、Ｙ４を初期設定する初期電圧設定ｎＭＯＳ、152がチャージポンプｎＭＯＳ、153はチャージポンプ容量、154がダイオード接続された複数個のトランジスタからなる不要な高電圧が発生するのを防ぐ電圧リミッタである。Ｂ５が端子Ｙ4の昇圧器出力を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加された正の単一電源駆動信号に基ずき前置転送パルス印加線74-1もしくは74-2に出力するための選択スイッチである。157-1、157-2がスイッチ用ｎＭＯＳ、158-1、158-2がスイッチ157-1、157-2のオンオフを制御するための駆動信号入力スイッチ、159-1、159-2がブートストラップ用容量、160-1、160-2がオア回路の反転値出力端子Ｙ７にゲートが接続されたリセットスイッチである。端子Ｖｃｃ、ＧＮＤ、ＶＬ、Ｖ３ＬＴ、Ｖ４ＬＴ、Ｈ１は図15と同様、端子Ｖ３Ｌ、Ｖ４Ｌは図1と同様である。ロジック回路を構成するｍｎ1からｍｎ7、ｍｐ1からｍｐ7およびＰＭＯＳ155は、図12のトランジスタで構成される。更に、端子Ｙ6の高レベルは２ｖｃｃ以下にリミットされるので、初期電圧設定ｎＭＯＳ151-1、151-2、チャージポンプｎＭＯＳ152、電圧リミッタ154も図12のトランジスタで構成される。また、ｎＭＯＳ156、スイッチ用ｎＭＯＳ157-1、157-2、駆動信号入力スイッチ158-1、158-2、リセットスイッチ160-1、160-2には高い耐圧が必要になるので、図11に示すエンハンスメント型ｎＭＯＳが用いられる。チャージポンプ容量153の両端間の電圧はｖｃｃを越えるのでブートストラップ容量66等と同じ厚い酸化膜を持つ図11のデプレッション型ｎＭＯＳと同様の構造とする。端子Ｙ３は端子Ｙ６より常に電圧が低いので、端子Ｙ６をはゲート電極89に接続する。また、昇圧器Ｂ４（チャージポンプ容量153は除く）と選択スイッチＢ５のｐウエル内には接地電圧が印加され、基板効果によるしきい電圧上昇、拡散層ウエル間の電圧が低減される。端子Ｙ１、Ｙ７はそれぞれオア回路Ｂの出力とその反転出力端子、端子Ｙ２、Ｙ��はアンド回路Ｂ２の出力とその反転出力端子、端子Ｙ３は昇圧パルス電圧変換器Ｂ３の出力端子、端子Ｙ４は昇圧器Ｂ４の出力端子、端子Ｙ６は昇圧器内の端子、端子Ｐ１はスイッチ157-1もしくは157-2のゲート端子である。図16（ｂ）において、φＶ３ＬＴ、φＨ１は、それぞれ図1の端子Ｖ３ＬＴ、Ｈ１に印加されるパルス電圧を示す。さらに、ｖｌ、ｖｃｃはそれぞれ負電源電圧値と正電源電圧値である。ｖｈ1はゲート端子Ｐ１のＹ４端子が初期設定された時の値、ｖｈ2はゲート端子Ｐ２の最大電圧値、ｖｔｈはチャージポンプｎＭＯＳ152のしきい値電圧である。ｖｈｍは正電源電圧値より高く第2の電圧値より低い第3の電圧値を示す。以下、図（ｂ）を参照しながら端子Ｖ３Ｌに前置転送パルスを発生する時の動作を例に取り説明する。まず、端子Ｖ３ＬＴに印加される電圧がｖｃｃになるとオア回路出力端子Ｙ１もｖｃｃになり、初期電圧設定ｎＭＯＳ15-1、15-2を介して昇圧器内の端子Ｙ６と出力端子Ｙ４の電圧がｖｃｃ-ｖｔｈとなる。同時にスイッチ157-1のゲート端子Ｐ１も駆動信号入力スイッチ158-1を介してまずｖｃｃ-ｖｔｈｅになりスイッチ157-1がオンする。この結果、端子Ｖ３Ｌの電圧がｖｃｃ-ｖｔｈまで上昇しブートストラップ容量159-1により端子Ｐ１の電圧はｖｃｃ-ｖｔｈｅ以上の電圧ｖｈ1となる。一方、この時、端子Ｖ４ＬＴの印加電圧は接地電圧であるので、スイッチ157-2はオンする事はない。なお、この時にオア回路の反転出力端子Ｙ７にゲートの接続されたリセットスイッチ160-1、160-2はオフしている。（時刻ｔ1）次いで、端子Ｈ１のパルスに同期して、アンド回路出力端子Ｙ２の電圧がｖｃｃとなり、昇圧パルス電圧変換器出力端子Ｙ３の電圧がｖｌからｖｃｃとなる。この結果、チャージポンプ容量153を介して昇
圧回路内の端子Ｙ６が2ｖｃｃ-ｖｔｈ-ｖｌ（ｖｌ：負値）となり、チャージポンプｎＭＯＳがオンし昇圧器出力端子Ｙ４の電圧が上昇する。これに従い、Ｖ３Ｌ端子電圧及びゲート端子Ｐ１の電圧も上昇する。この時、ｃｐ（（２ｖｃｃ-ｖｔｈ-ｖｌ）-（ｖｈｍ＋ｖｔｈ））をｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））等しく設定すれば、端子Ｙ４とＶ３Ｌ端子の電圧をＶｈｍとする事ができる。ここに、ｃｌは前置転送パルス線74-1に付随する寄生容量、ｃｐはチャージポンプ容量153の容量値である。（時刻ｔ2）ついで、端子Ｈ１の電圧が0ｖとなると、アンド回路出力端子Ｙ2の電圧も0ｖになり、昇圧パルス電圧変換器出力電圧Ｙ３がアンド回路の反転出力端子Ｙ５にゲートの接続されたｎＭＯＳ156によりｖｌ電圧になる。この結果、昇圧回路内の端子Ｙ６の電圧は時刻ｔ1と同じｖｃｃ-ｖｔｈとなる。（時刻ｔ3）この後、再び、端子Ｈ１の電圧がｖｃｃになると、昇圧パルス変換器出力端子Ｙ3の電圧がｖｌからｖｃｃとなり、昇圧器出力端子Ｙ４の電圧がｖｈｍ以上に上昇しようとする。しかし、電圧リミット回路154が、昇圧回路Ｂ４の出力端子Ｙ４の電圧がｖｈｍ以上になるとオンし、電圧上昇は起こらない。（時刻ｔ4）以降同様の動作が起き、ｃｌ（ｖｈｍ-（ｖｃｃ-ｖｔｈ））＊1／ｆｃ（ｆｃ：端子Ｈ１に印加されるシフトパルス周波数）の無効電流がながれるが、アンド回路により昇圧器が動作するのは端子Ｖ３ＬＴの電圧がｖｃｃである短い時間としているので、消費電力は小さい。ついで、端子Ｖ３ＬＴに印加される電圧が0ｖになるとオア回路出力端子Ｙ１の電圧も0ｖになり、初期電圧設定ｎＭＯＳ15-1、15-2を介して昇圧器内の端子Ｙ６と出力端子Ｙ４の電圧が0ｖとなる。同時にスイッチ157-1のゲート端子Ｐ１も駆動信号入力スイッチ158-1を介して0ｖになりスイッチ157-1がオフする。一方、オア回路反転出力端子Ｙ７にゲートの接続されたリセットスイッチ160-1、160-2がオンし、前置転送パルス印加線電圧74-1は0Ｖとなる。また一方、アンド回路出力端子Ｙ２の電圧は以降0ｖのままで、昇圧パルス電圧変換器出力端子電圧Ｙ３の電圧はｖｌ電圧のままとなる。（時刻ｔ5）以上で端子Ｖ３Ｌへの前置転送パルス出力が終了する。ついで、端子Ｖ４Ｌへの前置転送パルスの出力が端子Ｖ４ＬＴに印加される駆動信号により同様に行なわれる。
【０１０４】
転送パルス昇圧器14２は、図16（ａ）で昇圧器Ｂ４内の151-1、152、153をもう1段追加し、端子Ｈ２に印加されるシフトパルスを入力とするアンド回路Ｂ２と昇圧パルス電圧変換器Ｂ３を付加し、その出力を昇圧器Ｂ４の追加した段のチャージポンプ容量153に接続したものである。更に、図3の高耐圧化トランジスタ28と同様のトランジスタをリセットスイッチ160-1と160-2と転送パルス印加線75との間に設け、また、スイッチ157-1、157-2には端子Ｙ４側に図7の71から73の高耐圧化回路を付加し高耐圧化を実現した。端子Ｙ6の高レベルは２ｖｃｃ以下にリミットされないので、昇圧器Ｂ４内のトランジスタは図10もしくは図11に示すｎＭＯＳが用いられる。端子Ｐ1、端子Ｙ４並びに転送パルス印加線75、71から73の高耐圧化回路のブートストラップノード、昇圧器Ｂ４内の次段昇圧ノードの拡散層は図11に示すオフセット構造を用いる。また、昇圧器Ｂ４（チャージポンプ容量153は除く）と選択スイッチＢ５のｐウエルには接地電圧が印加され、基板効果によるしきい電圧上昇、拡散層ウエル間の電圧が低減される。なお、昇圧器Ｂ４（チャージポンプ容量153、電圧リミット回路154は除く）のｐウエルに初期電圧設定ｎＭＯＳ15-1と同様のトランジスタを介し端子Ｙ１の電圧を印加する事により端子Ｖ３ＴあるいはＶ４Ｔの電圧高レベルの時にはｐウエル電圧をｖｃｃ-ｖｔｈｅとして基板効果によるしきい電圧上昇を更に低減し昇圧の効率を高めてもよい。更に、より高速の昇圧が必要な時は、最終段のチャージポンプを異なるシフトパルスで行なう昇圧器Ｂ４をもう一つ設ければよい。
【０１０５】
電荷転送制御部駆動パルス発生器145もしくは146は、図5に示す41から43からなる電圧変換器のバッファｎＭＯＳ41のゲートに端子ＳＢＴもしくはＳＴＴを接続し、電圧変換器出力を接地線と負電源線との間に設けたＣＭＯＳ反転回路の入力に接続し、反転回路出力を電荷転送制御線8もしくは9に接続するものである。41、42並びにＣＭＯＳ反転回路は図12に示すトランジスタにより構成される。端子ＳＢＴもしくはＳＴＴに印加された正の単一電源駆動信号は41から43よりなる電圧変換器により低レベルを負値とするパルスに変換された後反転され、各電荷転送制御駆動線8もしくは9に印加される。
【０１０６】
出力ゲートバイアス発生器147は特開平5-103272号公報にも記載した広く用いられているダイオ−ド接続されたｎＭＯＳトランジスタを接地線と負値源線との間に設けたもので、電圧ｖｌを分圧して接地電圧と転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を電荷転送制御駆動線10に印加する。各トランジスタの端子間の電圧はｖｃｃ以下なので図12のｎＭＯＳが用いられる。なお、増幅器11を動作させるための直流バイアス電圧も周知の如く接地線と正電源線間にもうけれられた同様の構成の回路により発生する。
【０１０７】
基板電圧発生器148は、既に特開平5-103272号公報図14に提案したと同様の正電源より昇圧した電圧から基板にかかる直流電圧を降圧により発生させ、この降圧器に電圧を調整する手段を付加し、基板電圧の無調整化を図ったものである。この際、昇圧は端子Ｈ１に印加される連続的なシフトパルスで行なわれる。なお、図1、図15の実施例では特公平4-46504号公報に記載の方法で感度調整が行なわれるので、基板に感度可変動作のためのパルスを付加する回路は設けない。更に、本発明で用いられる図10に示すデプレッショントランジスタはしきい電圧の絶対値が小さいので、バイアス電圧の発生回路の電源は昇圧回路からの出力を用いる。昇圧回路、2つのバイアス電圧発生回路は図12のｎＭＯＳで構成され、電圧降下用ｎチャネルディプレッションＭＯＳトランジスタ、負荷トランジスタは図10に示すトランジスタで構成される。昇圧回路内のチャージポンプ容量にはｖｃｃ以上の電圧が印加されないので図13で示す容量で容量形成用電極121を備えないものを用いる。なお、１段の昇圧で不足する場合は昇圧器の段数を増やせばよい事はいうまでもない。
【０１０８】
バックバイアス電圧発生器149、負電源電圧発生器150は、ダイナミックメモリ、スタテイックメモリ等に広く用いられているチャージポンプ用容量とダイオード接続されたｎＭＯＳからなる負電圧を発生する回路である。（例えば、特公平5-70941号公報第1図参照）チャージポンプは、端子Ｈ１に印加される連続的なシフトパルスで行なわれる。各発生器内の電圧はｖｃｃ以下なので図12のトランジスタが用いられ、図13で示す容量で容量形成用電極121を備えないものを用いる。図1、図15の実施例では、駆動パルス発生手段4、転送パルス発生手段7、電荷転送制御部駆動パルス発生器145もしくは146、出力ゲートバイアス発生器147、前置転送パルス昇圧器141、転送パルス昇圧器142内の負電源線27に貫通電流が流れ、負電源電圧値が安定しない。特に、アナログ電圧を扱う11から18よりなる増幅手段のｎＭＯＳのＰウエルに印加されるバックバイアス電圧の変動は出力信号の雑音となり、安定化を図る必要が生じた。そこで、図15の実施例では、負電源の発生回路を2つ設け、貫通電流の流れる上記した負電源線は負電源電圧発生器150の出力に接続し、他の部分の電源線はバックバイアス電圧発生器149に接続した。この構成により、上記箇所に流れる貫通電流が貫通電流が流れない箇所のｐウエルバックバイアス電圧影響を及ぼさないようにできる。2つの負電圧発生器には端子Ｈ１に印加される連続的なシフトパルスが印加され負電圧の発生が行なわれる。なお、以上の様に素子内部に2つの負電源発生器を設ける場合は、バックバイアス電圧ｖｂｂと駆動パルスの低レベルと等しい電圧値ｖｌを等しくしなくてもよい。更に、大きな電流駆動能力の必要な負電源電圧発生器150のチャージポンプ用容量は外部に設けてもよい。
【０１０９】
本実施例によれば、第1に、正の単一電源駆動信号φＴ１、φＴ２、φＴ３を入力するすると3、4からなる駆動手段が垂直電荷転送のための低レベルが負値の駆動パルスを駆動パルス線5に順次供給し、正の単一電源駆動信号φＳＢＴ、φＳＴＴを入力すると電荷転送制御部駆動パルス発生器145、146が電荷転送制御部内の2-2と2-4に接続された電荷転送制御駆動線に負値の電圧を低レベルに持つ駆動パルスを発生し、さらに、出力ゲートバイアス発生器147が接地電圧と転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を電荷転送制御駆動線10に印加し、正の単一電源駆動信号φＶ１、φＶ２、φＶＩＮ、φＦＡ、φＦＢ、φＶ３ＬＴ、φＶ４ＬＴ、φＶ３Ｔ、φＶ４Ｔを入力すると6、7、141、142からなる行選択手段が光電変換素子の信号電荷を垂直電荷転送手段に転送するための正の電源電圧値より高い第2の電圧値を高レベルに持つ転送パルスを駆動パルス線に供給し、正の単一電源駆動信号φＣＰ、φＲＧ、φＳＨ１、φＳＨ２、φＨ１、φＨ２、φＨＩＮを印加すると垂直電荷転送手段の出力端子毎に設けられた増幅器11とリセットスイッチ12を有する11から18よりなる増幅手段と水平走査回路19とで構成される水平走査手段が垂直電荷転送手段2より転送された信号電荷を増幅し出力している。この結果、電圧変換器が大きな面積をしめることなく、複数個の正の単一電源駆動信号と正電源と駆動パルスの低レベルと等しい電圧値を持つ負電源と上記半導体基板に印加される第2の正電源により動作させる事ができ、ドライバチップを不要とできる。なお、本実施例では、垂直電荷転送手段が2-2から2-4よりなる電荷転送制御部を持つ場合をのべたが、電荷転送制御部が出力ゲート2-4だけで構成され、かつ、その駆動電圧が接地電圧とする時は、電荷転送制御部駆動パルス発生器145、146と、出力ゲートバイアス発生器147は設けなくともよい。
【０１１０】
第2に、本実施例によれば、基板電圧発生器148が端子Ｈ１に印加される連続的な正の単一電源駆動信号により正電源電圧ｖｃｃから第2の正電源電圧ｖｓｕｂを発生するので、素子外部の基板電圧を発生するＤＣ-ＤＣ変換器を不要とできる。
【０１１１】
第3に、負電圧発生器150が、端子Ｈ１に印加される連続的な正の単一電源駆動信号により駆動パルスの低レベルと等しい電圧値を持つ負電源電圧を発生するので、素子外部の駆動パルスの低レベルと等しい電圧値を発生するＤＣ-ＤＣ変換器を不要にできる。また、負電源電圧発生器150は、単一正電源で動作する微細なｎＭＯＳが形成されるｐウエルに印加される基板効果係数の低減、フィールドの寄生ＭＯＳのしきい電圧の確保、接合容量の低減のための負値のバックバイアスｖｂｂを発生するバックバイアス電圧発生器149と別として、負電源電圧発生器150に流れる貫通電流により微細なｎＭＯＳの構成されるｐウエルのバックバイアス電圧が不安定になることを防ぐ事ができる。
【０１１２】
本実施例では以上の3つを同時に実施する事により、ドライバチップもＤＣ−ＤＣ変換器も必要とせず、正の単一電源駆動信号と正電源だけ駆動できる。
【０１１３】
第4に、本実施例によれば、正の単一電源駆動信号φＶ１、φＶ２、φＶＩＮ、φＦＡ、φＦＢ、φを入力すると、行選択制御手段6が選択行を特定するための制御信号を発生し、転送パルス昇圧器142が正の単一電源駆動信号φＶ３Ｔ、φＶ４Ｔを昇圧して転送パルス印加線75に正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルスを発生させると、転送パルス発生手段7が制御信号に基ずき転送パルス印加線に印加された転送パルスを選択行の駆動パルス線5に出力するので、行選択手段を高集積化でき、かつ、転送パルスを発生する外部ドライバが不要化となる。
【０１１４】
さらにまた、正の単一電源駆動信号φＶ３Ｔ、φＶ４Ｔが入力されると、オア回路Ｂ１が論理和を出力し、昇圧器Ｂ4が論理和から第2の電圧値を高レベルに持つ転送パルスを発生し、選択スイッチＢ５が昇圧器の出力をφＶ３Ｔ、φＶ４Ｔに基ずき2本の転送パルス印加線の各々に出力するので、2行同時独立読みだしを行なう際、チャージポンプ容量153の個数を１／２とし転送パルス発生器142の面積を低減できる。また、昇圧パルス電圧変換器Ｂ３によりチャージポンプ容量に印加される昇圧パルスの電圧振幅を負電源電圧値と正電源電圧値を足した電圧振幅として、必要な容量値低減を実現した。
【０１１５】
第5に、本実施例によれば、前置転送パルス昇圧器141が正の単一電源駆動信号φＶ３ＬＴ、φＶ４ＬＴを昇圧して前置転送パルス印加線74に正の電源の電圧値より高く第2の電圧値より低い第3の電圧値を高レベルに有する前置転送パルスを発生させると、66から68もしくは66、76から78、68からなる前置転送パルス電圧変換器が前置転送パルスを選択行に出力し転送パルススイッチＭＯＳ69のゲート端子イの電圧を正の電源の電圧値ｖｃｃより高く第3の電圧値ｖｈｍより低い第4の電圧値ｖｃｃ-ｖｔｈｄとした後に、転送パルスを印加する事によりブートストラップ容量70により転送パルススイッチＭＯＳ69のゲート端子イの電圧を昇圧している。これにより、外部に前置転送パルスを発生するドライバを設ける事なく、正の電源の電圧ｖｃｃの3倍以上の電圧を持つ転送パルスを、正の電源の電圧値ｖｃｃ以下の制御信号をトリガーとして選択行に出力する事を可能としている。さらに、前置転送パルス昇圧器141は、転送パルス昇圧器と同様の構成を持ち、2行同時独立読みだしを行なう際、チャージポンプ容量153の個数を１／２とし前置転送パルス発生器141の面積を低減できる。また、昇圧パルス電圧変換器Ｂ３によりチャージポンプ容量に印加される昇圧パルスの電圧振幅を負電源電圧値と正電源電圧値を足した電圧振幅として、必要な容量値低減を実現した。
【０１１６】
以上、本発明を、図15で述べた全体構成と駆動方式を持つ素子に適用した場合について述べたが、本発明の適用範囲は図15の素子に限定されるものではなく、以下に述べる変形が可能である。正の単一電源駆動信号を入力する事により垂直電荷転送手段の一水平行の電極を結ぶ駆動パルス線に垂直電荷転送のための低レベルが負値の駆動パルスを順次供給する駆動手段と、正の単一電源駆動信号を入力する事により該光電変換素子の信号電荷を一水平行ずつ該垂直電荷転送手段に転送するための正の電源電圧値より高い第2の電圧値を高レベルに持つ転送パルスを該駆動パルス線に供給する行選択手段と、上記垂直電荷転送手段の出力端子毎に設けられた増幅器と該増幅器の入力端子に接続されたリセットスイッチを有する増幅手段と該増幅手段の出力を選択して出力するための正の単一電源駆動信号で動作する水平走査回路からなる水平走査手段を備える事で、素子内部に設けられる電圧変換器に必要な電流駆動能力を小さくし占有面積を小さくして正の単一電源駆動信号で駆動できる素子を実現することは、駆動手段、行選択手段の電圧変換器の具体的形態によらず実施できる。例えば、図14の従来例の駆動手段136の各入力端子直後に、電荷転送制御部駆動パルス発生器145、146と同様の電圧変換器を設けてもよい。また、図14の従来例の駆動手段137の各入力端子に転送パルス昇圧器142と同様の昇圧器を設けてもよい。さらに、垂直電荷転送手段内の電荷転送制御部の具体的形態は既に述べた様に様々であり、その形態に応じ、電荷転送制御部駆動パルス発生器145、146並びに出力ゲートバイアス発生器147を変更すればよい。さらに、増幅手段の具体的形態も既に述べた様に様々なものが実施でき、また、増幅器11を通例のインターライン型ＣＣＤ撮像素子で行なわれている様にソースフォロワー回路で構成し帰還容量13をなくしリセットスイッチを正電源に接続されたｎＭＯＳとしてもよい。
【０１１７】
第3の実施例
第2の実施例は、外部から正の単一電源駆動信号と正電電源とで駆動が可能である。しかし、多数の正の単一電源駆動信号を発生するタイミング発生器を必要とする。特に本発明では、素子駆動のために従来のインターライン型ＣＣＤに比し多数のタイミング信号を必要とするためピン数が多くなり、実装が難しくなるという課題がある。そこで、第3の実施例では、タイミング発生器を内蔵して外部から単一の基本クロックとアース電源と正電源の3つを印加することにより映像信号出力を得る様にしたものである。図1に示した第1の実施例では、ＣＣＤ型撮像素子でありながら、垂直並びに水平走査がシフトレジスタを有する行選択制御手段6並びにシフトレジスタからなる水平走査回路19により行なわれる。しかも、それぞれが、正の単一電源駆動信号により動作するので、特開昭52-149022号公報、特公平5-24711号公報に記載されたブランキング期間に相当するシフトレジスタを設けリングカウンターを構成し、ブランンキング期間のシフトレジスタ出力から各種信号を得る事により、簡単にタイミング発生器を構成できる。第3の実施例は、以上の構成のタイミング発生器を図15に示す第2の実施例の固体撮像素子にて実現したものである。更に、本実施例では、端子ＶＤＤに印加された外部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃとするための電源電圧降下器からタイミング発生器に電圧を供給し消費電力低減と集積度向上を実現した。なお、外部電源電圧値ｖｄｄは高い電圧を必要し、かつ、大電流の流れる増幅器11の電源電圧と同じ値とした。以下、図17を用い説明をする。図17は、第3の実施例の全体回路構成を示す図である。なお、説明を簡単にするため図15に示した接地線、2本の負電源線は省略する。
【０１１８】
図17中、1から10、19は図1と同様、74、75、143から147、150は図15と同じである。161は基本クロックから2相のシフトクロックφＨ１、φＨ２を供給するフリップフロップ、162は水平走査回路19に付加された水平ブランキング期間に相当する段数を持つ水平遅延用シフトレジスタ、163は電源投入時に端子ＳＴＨに一回だけ入力されるトリガーパルスと水平走査回路19の最終段出力との論理和をとるオア回路、164は水平遅延用シフトレジスタ162の各段の出力からφＲＧ、φＣＰ、φＳＨ1、φＳＨ２のタイミング信号と、φＳＢＴ、φＳＴＴ、φＴＩＮ、並びにタイミング発生手段3のシフトパルスのシフト時間Ｔを決めるゲート信号、φＶ１、φＶ２、端子ＨＢＫより出力される水平ブランキングパルスを発生する複数個のＲＳフリップフロップを含む論理回路、165はφＨ１、φＨ２と164で発生したゲート信号の論理積を取りφＴ１、φＴ２を発生するアンド回路、166は行選択制御手段6内のシフトレジスタに付加された垂直ブランキング期間に相当する段数を持つ垂直遅延用シフトレジスタ、167は電源投入時に一回だけ端子ＳＴＶに入力されるトリガーパルスと垂直遅延用シフトレジスタ166の最終段出力との論理和をとるオア回路、168は垂直遅延用シフトレジスタ166の初段と最終段出力から端子ＶＢＫより出力される垂直ブランキングパルスを発生するＲＳフリップフロップ、169は垂直ブランキングパルスを１／２分周してφＦＡ、φＦＢを作る１／２分周器、170はφＶＩＮによりリセットされφＶ１、φＶ２をカウントするカウンターＣＶとφＨＩＮによりリセットされφＴ１、φＴ２をカウントするカウンターＣＴと両カウンターの出力が合致した時を基点にしてφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生する論理回路、171は垂直ブランキング期間内の所定の時刻にタイミング発生手段3内のシフトレジスタをリセットするリセットパルスを伝達するための配線、172は消費電力低減と集積度向上のため端子ＶＤＤに印加された外部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃとするための電源電圧降下器である。なお、外部電源電圧値ｖｄｄは高い電圧の必要し、かつ、大電流の流れる増幅器11の電源電圧と同じ値とする。173は水平走査手段を構成する論理回路164から出力される内部電源ｖｃｃと同じ高レベルを持つタイミング信号の高レベルを外部電源電圧ｖｄｄとするためのパルス電圧変換器、174は水平走査手段を構成する走査回路19から出力される内部電源ｖｃｃと同じ高レベルを持つ選択信号の高レベルを外部電源電圧ｖｄｄとするためのパルス電圧変換器、175は前置転送パルス昇圧器、176は転送パルス昇圧器、177は基本クロックの高レベルを外部電源電圧ｖｄｄとするためのパルス電圧変換器、178は外部電源電圧ｖｄｄから昇圧により第2の正電源電圧ｖｓｕｂを発生する基板電圧発生器、179は微細なｎＭＯＳトランジスタのウエルに印加されるバックバイアス電圧ｖｂｂを発生するバックバイアス電圧発生器、180は駆動パルスの低レベルと等しい電圧値ｖｌを発生する負電源電圧発生器、181は図1の11から18からなる増幅手段である。φＴ１、φＴ２、φＴＩＮ、φＶ１、φＶ2、φＶＩＮ、φＦＡ、φＦＢ、φＨ１、φＨ２、φＨＩＮは図2と同じ、φＶ３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、φＳＴＴは図15の端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３Ｌ���、Ｖ４ＬＴ、ＳＢＴ、ＳＴＴに印加されるパルス電圧を示し、φＲＧＨ、φＣＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈは図2で高レベル電圧が外部電源電圧ｖｄｄとなったパルスを示し、各回路ブロックの接続関係を明瞭にするために記載した。Ｏ１、Ｏ２、ＧＮＤは図1と同じである。また、ＣＬＫは、高レベルがｖｃｃの基本クロック入力端子、ＶＤＤは外部正電源入力端子、ＳＴＨ、ＳＴＶは電源投入時に一度だけ入力される高レベルがｖｃｃのトリガーパルス入力端子である。ＶＢＫ、ＨＢＫはそれぞれ、映像信号形成のための高レベルがｖｃｃの垂直ブランキングパルス並びに水平ブランキングパルスの出力端子である。
【０１１９】
電源が投入されると端子ＣＬＫに印加された基本クロックからフリップフロップ161が2相のシフトクロックφＨ１、φＨ２を供給する。また、端子ＳＴＨに入力されたトリガーパルスがオア回路163より水平走査回路19と水平ブランキング期間に相当する段数を持つ水平遅延用シフトレジスタ162で構成されるリングカウンターに入力され巡回を始める。水平走査回路の出力は電圧変換器174で高レベル電圧を外部電源電圧ｖｄｄとしたパルスに変換され増幅手段140に供給される。複数個のＲＳフリップフロップを含む論理回路164は水平遅延用シフトレジスタ162の各段の出力からタイミング信号を電圧変換器173に出力し、電圧変換器173は図2に示す高レベル電圧を外部電源電圧ｖｄｄとしたパルスφＲＧ、φＣＰ、φＳＨ1、φＳＨ２を増幅手段140に出力する。また、論理回路164は図2に示すφＳＢ、φＳＴを反転し低レベルを接地電圧、高レベルを正電源電圧値ｖｃｃとしたパルスを電荷転送制御部駆動パルス発生器145もしくは146に、図2に示すφＴＩＮをタイミング発生手段3に、φＶ１、φＶ２を行選択制御手段6に供給する。また、アンド回路165はφＨ１、φＨ２と164で発生したのシフトパルスのシフト時間Ｔを決めるゲート信号との論理積を取り図2に示すφＴ１、φＴ２を発生し、タイミング発生手段3に供給する。他方、論理回路164で発生したφＶ１は端子ＨＢＫより映像信号形成のための水平ブランキングパルスとして出力される。
【０１２０】
また、端子ＳＴＶに入力されるトリガーパルスはオア回路167を介し行選択制御手段6内のシフトレジスタと垂直ブランキング期間に相当する段数を持つ垂直遅延用シフトレジスタ166で構成されるリングカウンターに入力され、論理回路164で発生したφＶ１、φＶ２により巡回が始まる。ＲＳフリップフロップ168は垂直遅延用シフトレジスタ166の初段と最終段出力から垂直ブランキングパルスを発生し、端子ＶＢＫより映像信号形成のために出力する。１／２分周器169は垂直ブランキングパルスを１／２分周してφＦＡ、φＦＢを作り、行選択制御手段内のインターレス回路に供給する。一方、171は行選択制御手段による垂直走査が始まる前に垂直電荷転送手段2内に所定の電位障壁を形成するため、垂直遅延用シフトレジスタ166の最終段より数段前の段の出力がタイミング発生手段3内のシフトレジスタをリセットするリセットパルスとして配線171よりタイミング発生手段3に伝達される。
【０１２１】
一方、水平走査期間毎に垂直電荷転送手段2内の電位障壁の移動速度の2ビット分だけ位相の遅れるφＶ３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴは論理回路170により発生され、前置転送パルス昇圧器175、転送パルス昇圧器176に供給される。即ち、φＶＩＮによりリセットされφＶ１、φＶ２をカウントするカウンターＣＶは、φＶＩＮ入力時に1を出力し各水平走査期間毎に1ずつカウント数が増える。一方、φＨＩＮによりリセットされφＴ１、φＴ２をカウントするカウンターＣＴは一水平ブランキング期間内の時刻をφＴ１、φＴ２のシフト周期1／ｆｃを単位として計数する。従って、両カウンターの出力の合致する時刻は、ＣＶのカウント値が1の時を水平ブランキング内のシフトパルスφＴ１、φＴ２のシフト時間Ｔの始まりの時刻として、各水平走査期間に1／ｆｃずつ遅れる事になる。本実施例においては、シフトレジスタ21の各段から2相シフトパルスの双方に同期して180度位相のずれたパルスを出力させ、この双方をタイミング信号として用いているので、垂直電荷転送手段2内の電位障壁の移動速度は1／2ｆｃとなる。結局、両カウンターの出力の合致する時刻は各水平走査期間毎に電位障壁の移動速度2ビット分だけ位相が遅れる事になる。従って、この両カウンターの出力の合致信号をトリガーとして、図2のφＶ３、φＶ４、φＶ３Ｌ、φＶ４Ｌと同じタイミングを持つパルスが論理回路により作られ、前置転送パルス昇圧器141、転送パルス昇圧器142に供給される。なお、カウンターＣＶ、ＣＴの最大カウント数はＴ＊ｆｃである。カウンターＣＶはこの値になるとリセットされ再び1からカウントがなされる。
【０１２２】
また、以上のタイミングを発生するための19、6、161から170には、消費電力低減と集積度向上のため電源電圧降下器172により端子ＶＤＤに印加される外部電源電圧ｖｄｄを降圧して内部の正電源電圧ｖｃｃとした電源が供給される。さらに、高い電圧を必要としないタイミング発生手段3、電荷転送制御部駆動パルス発生器145、146にも降圧された正電源ｖｃｃが供給される。一方、外部電源電圧値ｖｄｄはアナログ電圧を扱うため高い電圧を必要し、かつ、大電流の流れる増幅器11の電源と同じ値としている。同様にアナログ電圧を出力するための増幅手段181には、電圧変換器173から外部電源電圧値ｖｄｄを高レベルに持つφＲＧ、φＣＰ、φＳＨ１、φＳＨ２が、また、電圧変換器174から高レベル電圧を外部電源電圧ｖｄｄとした水平走査回路の出力パルスが増幅手段181に供給される。更に、高い電圧の必要な駆動パルス発生手段4内の図3から図6に示す高耐圧ＭＯＳ28、図7、図8に示す転送パルス発生手段7内のブートストラップ用ＭＯＳ68、73に印加される直流電圧には、外部電源電圧値ｖｄｄが供給される。前置転送パルス昇圧器175内の図16（ａ）に示す論理動作を行なうオア回路Ｂ１、アンド回路Ｂ２には、降圧された正電源ｖｃｃが供給される。しかし、高速の昇圧を行なうため、図16（ａ）に示す昇圧器Ｂ４、選択スイッチＢ５には、降圧しない外部電源が供給される。この2系統の電源で動作する回路ブロックを結ぶために、図16（ａ）の端子Ｙ１、端子Ｙ３、端子Ｖ３ＬＴ、Ｖ４ＬＴと駆動信号入力スイッチの間にはそれぞれ、パルスの高レベル電圧をｖｄｄにするための電圧変換器が設けられている。転送パルス昇圧器176の構成も転送パルス昇圧器142に同様の変更を加えたものである。基板電圧発生器148にも、高い電圧を必要とするので外部電源が供給される。基板電圧発生器178、駆動パルスの低レベルと等しい電圧値ｖｌを持つ負電源電圧発生器180、バックバイアス電圧ｖｂｂを発生するバックバイアス電圧発生器179にはチャージポンピングの段数を減らすために、パルス電圧変換器177によりの端子ＣＬＫに印加される高レベルがｖｃｃの基本クロックを高レベルを外部電源電圧ｖｄｄとしたパルスによりチャージポンプを行なう。薄い酸化膜を持つ図12のトランジスタの耐圧はｖｃｃなので、外部電源並びに外部電源電圧の振幅を持つパルスの供給される増幅手段140、パルス電圧変換器173、174、前置転送パルス昇圧器175を構成する昇圧器Ｂ４とパルス電圧変換器、転送パルス昇圧器176を構成するパルス電圧変換器、基板電圧発生器178内の昇圧器、負電源電圧発生器179、バックバイアス電圧発生器179を構成するｎＭＯＳには図10のエンハンスメント型トランジスタが、ｐＭＯＳには図12のｐＭＯＳでゲート酸化膜を垂直電荷転送手段2と同じ厚いゲート酸化膜90としたものを用いる。なお、このようなｐＭＯＳを作成するための付加的工程は不要であることはいうまでもない。また、前置転送パルス昇圧器175の出力が2ｖｃｃ以上になるので、行選択制御手段内の図7、7に示すブートストラップノードに接続されたインターレス回路を構成する62から65のスイッチは図10のエンハンスメント型トランジスタで構成する。また、図9に示すＰＭＯＳ77も図12のＰＭＯＳでゲート酸化膜を垂直電荷転送手段2と同じ厚いゲート酸化膜90としたもの���用いる。さらに、基板電圧発生器178内の昇圧器、負電源電圧発生器180、バックバイアス電圧発生器179を構成する容量もブートストラップ容量66等と同じ厚い酸化膜を持つ図10のデプレッション型ｎＭＯＳと同様の構造とする。なお、ｖｃｃがｖｌより低くなるときには、電荷転送制御部駆動パルス発生器145、146内も厚い酸化膜を持つトランジスタで構成する。
【０１２３】
なお、増幅手段140内の図1に示すクランプスイッチ15、信号書き込スイッチ16-1、16-2をＣＭＯＳスイッチとし、論理回路164からｖｃｃの高レベル電圧値を持つコンプリメンタリなパルスを増幅手段140に出力する様にして、パルス電圧変換器173の内φＣＰ、φＳＨ１、φＳＨ２を出力する回路をなくしてもよい。
更に、図1に示す信号読みだしスイッチ18-1、18-2をＣＭＯＳスイッチとし、パルス電圧変換器の代りに水平走査回路と増幅手段の間に反転回路を設けｖｃｃの高レベル電圧値を持つコンプリメンタリなパルスで読みだしスイッチ18-1、18-2を駆動してもよい。さらに、特開昭62-154981号記載の様なＡ／Ｄ変換器を設けてデジタル値を走査する様にしてもよい。
【０１２４】
本実施例によれば、端子ＣＬＫに印加される単一の基本クロックと端子ＳＴＨ、ＳＴＶに印加されるトリガーパルスから19、6、161から170からなるタイミング発生器が3、4からなる駆動手段と、19、173、174、181からなる水平走査手段、6、7、175、176からなる行選択手段、145、146から電荷転送制御部駆動パルス発生器に入力される複数個の正の単一電源駆動信号を発生させるので、多数のタイミング信号を必要とせず、ピン数が少なくなり、容易に実装できる使いやすい固体撮像素子を実現できる。なお、この効果を得るためには、タイミング発生器は周知の分周器で構成されるものでもよい。
【０１２５】
更に、垂直並びに水平走査を正の単一電源駆動信号により動作するシフトレジスタを有する行選択制御手段6並びにシフトレジスタからなる水平走査回路19に水平遅延用シフトレジスタ162、垂直遅延用シフトレジスタ166を付加したリングカウンターを基本に161、163から165、168から170を設ける事でタイミイング発生器を構成しているので、タイミング発生器が簡単にかつ小規模な付加回路で実現できる。
【０１２６】
さらに、端子ＶＤＤに印加される電源電圧値ｖｄｄは増幅器の電源電圧値と等しく、また、19、6、161から170からなるタイミング発生器は正電源を降圧する電源電圧降下器172から供給される高圧電源ｖｃｃにより動作し、3、4からなる駆動手段と、19、173、174、181からなる水平走査手段、6、7、175、176からなる行選択手段、145、146から電荷転送制御部駆動パルス発生器にｖｃｃの電圧を持つ複数個の正の単一電源駆動信号を供給するので、大電流の流れる増幅器11の電源電圧を素子内部で作り出す必要がなく、かつ、19、6、161から170からなるタイミング発生器の消費電力低減と集積度向上を実現できる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施例の全体構成図である。
【図２】本発明の一実施例の駆動パルスタイミング図である。
【図３】図1のタイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第1の実施例の回路構成図とその駆動パルスタイミング図である。
【図４】図1のタイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第2の実施例の回路構成図とその駆動パルスタイミング図である。
【図５】図1のタイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第3の実施例の回路構成図である。
【図６】図1のタイミング発生手段3と駆動パルス発生手段4からなる駆動手段の第4の実施例の回路構成図である。
【図７】図1の行選択制御手段6と転送パルス発生手段7からなる行選択手段の第1の実施例の回路構成図とその駆動パルスタイミング図である。
【図８】図1の行選択制御手段6と転送パルス発生手段7からなる行選択手段の第2の実施例の回路構成図とその駆動パルスタイミング図である。
【図９】図1の厚い酸化膜厚を持ち濃度の低い第1の不純物層内に形成された垂直電荷転送手段2のＡ−Ａ’の断面構造図である。
【図１０】図1の転送パルス発生手段7ならびに駆動パルス発生手段4の一部に用いられる厚い酸化膜厚を持ち、他の部分より表面濃度の低い第3の不純物層内に形成されたＭＯＳトランジスタの断面構造図である。
【図１１】図1の転送パルス発生手段7ならびに駆動パルス発生手段4の他の一部に用いられる厚い酸化膜厚を持ち、他の部分より表面濃度の低い第3の不純物層内に形成されたＭＯＳトランジスタの第2の実施例の断面構造図である。
【図１２】図1の走査回路9と増幅手段の11から18、転送パルス発生手段7ならびに駆動パルス発生手段4の残りの部分、行選択制御手段6とタイミング発生手段3に用いられる薄い酸化膜厚と高濃度の第2の不純物層を持つＭＯＳトランジスタの断面構造図である。
【図１３】図1の第1出力保持容量14のＢ−Ｂ’−Ｂ”の断面構造図である。
【図１４】従来の駆動回路を内蔵したＣＣＤ型固体撮像素子の全体構成図である。
【図１５】第2の実施例の全体回路構成を示す図である。
【図１６】図15の置転送パルス昇圧器141の回路構成図とその駆動パルスタイミング図である。
【図１７】第3の実施例の全体回路構成を示す図である。
【符号の説明】
【０１２８】
1…2次元状に配置した光電変換素子、2…垂直電荷転送手段、f…垂直電荷転送手段の繰り返し部最終電極、2-1…垂直電荷転送手段の繰り返し部電極、2-2…増幅手段2の電荷転送制御部を構成するゲート、2-3…垂直電荷転送手段2の電荷転送制御部を構成する電荷蓄積ゲート、2-4…垂直電荷転送手段2の電荷転送制御部を構成する出力ゲート、3…駆動手段を構成する単一の正電源で動作するシフトレジスタを有するタイミング発生手段、4…駆動手段を構成する負値の電圧を低レベルに持つ駆動パルスを駆動パルス線5に供給する駆動パルス発生手段、5…転送パルス線と共通の駆動パルス線、6…行選択手段を構成するの単一電源で動作する行選択制御手段、7…行選択手段を構成する正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルスを出力する転送パルス発生手段、8、9、10…電荷転送制御部駆動線、11…増幅手段を構成する増幅器、12…増幅手段を構成する不要電荷はきだし機能を有するリセットスイッチ、13…増幅手段を構成する帰還容量、14…増幅手段を構成する第1出力保持容量、15…増幅手段を構成する差分処理を行なうクランプスイッチ、16-1、16-2…増幅手段を構成する第1、第2の第2出力保持容量への信号書き込スイッチ、17-1…増幅手段を構成する第1の第2出力保持容量、17-2…増幅手段を構成する第2の第2出力保持容量、18-1、18-2…増幅手段を構成する第1、第2の第2出力保持容量からの信号読みだしスイッチ、19…水平走査回路、20…走査開始パルス電圧変換器、21…タイミング発生手段を構成するシフトレジスタ、22-1、22-2…タイミング信号の低レベルを負値にシフトする前置パルス発生器を構成する第1と第2の結合容量、23-1、23-2…前置駆動パルス電圧変換器を構成するバイアス設定スイッチ、24…駆動手段を構成する第1のスイッチ、25…駆動パルスの高レベルを供給する電源線、26…駆動手段を構成する第2のスイッチ、27…駆動パルスの低レベル電圧を供給する負電源線、28…駆動手段を構成する高耐圧化ＭＯＳトランジスタ、29…正電源線、30、31…パルス幅伸長器を構成するスイッチ、32…パルス幅伸長器を構成するバイアス設定用スイッチ、33…接地線、41…前置駆動パルス電圧変換器を構成するバッファｎＭＯＳトランジスタ、42…前置駆動パルス電圧変換器を構成するＰＭＯＳトランジスタ、43…前置駆動パルス電圧変換器を構成する負のしきい電圧値を持つｎＭＯＳトランジスタ、51…前置駆動パルス電圧変換器を構成するｎＭＯＳトランジスタ、60…前置転送パルス負値電圧変換器、61…行選択制御手段を構成するシフトレジスタ、62、63、64、65…行選択制御手段を構成するインターレス回路のスイッチ、66…前置転送パルス電圧変換器を構成する前置転送パルススイッチＭＯＳのブートストラップ容量、67…前置転送パルス電圧変換器を構成する前置転送パルススイッチＭＯＳ、68…前置転送パルス電圧変換器を構成するブートストラップ用ＭＯＳ、69…転送パルス発生手段を構成する転送パルススイッチＭＯＳ、70…生手段を構成する転送パルススイッチＭＯＳのブートストラップ容量、71…転送パルス発生手段を構成する転送パルススイッチＭＯＳ高耐圧化ＭＯＳ、72…高耐圧化ＭＯＳ71のブートストラップ用容量、73…高耐圧化ＭＯＳ71のブートストラップ用ＭＯＳ、74…前置転送パルス印加線、75…前置転送パルス電圧変換器を構成するパルス入力用ｎＭＯＳトランジスタ、77…前置駆動パルス電圧変換器を構成するＰＭＯＳトランジスタ、78…前置駆動パルス電圧変換器を構成する負のしきい電圧値を持つｎＭＯＳトランジスタ、81…ｎ型基板、82…非常に濃度の低い第1のＰウェル、83…第1のホトダイオードｎウエル、84…第2のホトダイオードｎウエル、85…ホトダイオード1を構成するｎ層、86…ホトダイオード表面ｐ層、87…2重ウエルｐ層、88…垂直電荷電荷転送手段2のｎ型チャネル層、89…ゲート電極、90…厚いゲート酸化膜、91…表面濃度が第1のＰウエルより高く第2のｐウエルより低くかつ第1のｐウエルより浅い第3のｐウエル、111…高濃度の第2のＰウェル、112…ｎＭＯＳトランジスタフィールドｐ層、113…ｎＭＯＳトランジスタソースドレインｎ型拡散層、114…ｎウエル、115…ｐＭＯＳトランジスタフィールドｎ層、116…ｐＭＯＳトランジスタソースドレインｐ型拡散層、117…ロコス酸化膜、118…薄いゲート酸化膜、121…容量形成用電極、122…薄いゲート酸化膜118より単位面積当たりの大きい絶縁膜、123…配線、125…ホトダイオード、126…転送ゲート、127…行選択手段、128…転送パルス線、129…垂直電荷転送手段、130…駆動手段、131…駆動パルス線、132…はきだしゲート、133…はきだしドレイン、134-1〜134-3…第1から第3の水平電荷転送素子、135-1〜135-3…第1から第3の水平電荷転送素子134-1〜134-3の出力回路、136-1〜136-3…ゲート、140、181…増幅手段、141、175…前置転送パルス昇圧器、142、176…転送パルス昇圧器、143-1、143-2…水平走査回路19の端子Ｈ１、Ｈ２に接続された2相シフトパルス線、144…直流クランプ電圧印加線、145、146…電荷制御部を構成するゲート2-2、電荷蓄積ゲート2-3に駆動パルスを発生する電荷転送制御部駆動パルス発生器、147…電荷制御部を構成する出力ゲート2-4に電荷蓄接地電圧と転送パルスの低レベル負値電圧ｖｌの中間の直流電圧を印加する出力ゲート直流バイアス発生器、148、178…正電源から昇圧により第2の正電源電圧ｖｓｕｂを発生する基板電圧発生器、149、179…微細なｎＭＯＳトランジスタのウエルに印加されるバックバイアス電圧ｖｂｂを発生するバックバイアス電圧発生器、150、180…駆動パルスの低レベルと等しい電圧値ｖｌを持つ負電源電圧発生器、Ｂ１…端子Ｖ３ＬＴ、Ｖ４ＬＴに印加される正の単一電源駆動信号を入力としその論理和を出力するオア回路、Ｂ２…端子Ｈ１に印加されるシフトパルスと端子Ｖ３ＬＴもしくはＶ４ＬＴに印加される正の単一電源駆動信号との論理積を出力するアンド回路、Ｂ３…アンド回路の出力パルスの電圧振幅を負電源電圧値ｖｌと正電源電圧値ｖｃｃを足した電圧振幅とするための電圧変換器、Ｂ４…昇圧器、Ｂ５…端子Ｙ4の昇圧器出力を端子Ｖ４ＬＴもしくはＶ３ＬＴに印加された正の単一電源駆動信号に基ずき前置転送パルス印加線74-1もしくは74-2に出力するための選択スイッチ、ｍｎ1、ｍｎ2、ｍｎ3…オア回路Ｂ１を構成するｎＭＯＳ、ｍｐ1、ｍｐ2、ｍｐ3…オア回路Ｂ１を構成するｐＭＯＳ、ｍｎ4、ｍｎ5、ｍｎ6、ｍｎ7…アンド回路Ｂ２を構成するｎＭＯＳ、ｍｐ4、ｍｐ5、ｍｐ6、ｍｐ7…アンド回路Ｂ２を構成するｐＭＯＳ、151-1、151-2…オア回路Ｂ１の出力により昇圧器内の端子Ｙ６、Ｙ４を初期設定する初期電圧設定ｎＭＯＳ、152…チャージポン���ｎＭＯＳ、153…チャージポンプ容量、154…電圧リミッタ、155…ゲート接地されたＰＭＯＳ、156…アンド回路の反転出力値端子Ｙ５がゲートに接続されたｎＭＯＳ、157-1、157-2…スイッチ用ｎＭＯＳ、158-1、158-2…駆動信号入力スイッチ、159-1、159-2…ブートストラップ用容量、160-1、160-2…オア回路の反転値出力端子Ｙ７にゲートが接続されたリセットスイッチ、161…フリップフロップ、162…水平ブランキング期間に相当する段数を持つ水平遅延用シフトレジスタ、163…オア回路、164…複数個のＲＳフリップフロップを含む論理回路、165…アンド回路、166…垂直ブランキング期間に相当する段数を持つ垂直遅延用シフトレジスタ、167…オア回路、168…ＲＳフリップフロップ、169…１／２分周器、170…カウンターＣＶとカウンターＣＴとを持つφＶ３ＬＴ、φＶ３、φＶ４ＬＴ、φＶ４を発生する論理回路、171…タイミング発生手段3内のシフトレジスタをリセットするリセットパルスを伝達するための配線、172…電源電圧降下器…173、174…水平走査手段を構成する内部電源ｖｃｃと同じ高レベルを持つパルスの高レベルを外部電源電圧ｖｄｄとするパルス電圧変換器、177…基本クロックの高レベルを外部電源電圧ｖｄｄとするためのパルス電圧変換器、Ｔ１、Ｔ２…タイミング発生手段を構成するシフトレジスタ21を駆動するための単一正電源値を持つ２相シフトパルス入力端子、ＴＩＮ…タイミング発生手段を構成するシフトレジスタ21を駆動するための単一正電源値駆動信号である走査開始パルス入力端子、ＶＬ…負電源電圧入力端子、ＶＭ…駆動パルスの高レベル電圧入力端子、Ｖｃｃ…単一の正電源電圧入力端子、ＧＮＤ…接地端子、Ｖ１、Ｖ2…行選択制御手段を構成するシフトレジスタ61を駆動するための単一正電源値を持つ２相シフトパルス入力端子、ＶＩＮ…行選択制御手段を構成するシフトレジスタ61を駆動するための単一正電源値駆動信号である走査開始パルス入力端子、ＦＡ、ＦＢ…行選択制御手段を構成するインターレス回路を駆動するための単一正電源値駆動信号である２相インターレスパルス入力端子、Ｖ３、Ｖ４…正の電源の電圧値より高い第2の電圧値を高レベルに持つ転送パルス印加端子、Ｖ３Ｌ、Ｖ４Ｌ…正の電源電圧値より高く第2の電圧値より低い第3の電圧値を高レベルに有する前置転送パルス印加端子、ＳＢ…ゲート8の駆動パルス印加端子、ＳＴ…電荷蓄積ゲート9の駆動パルス印加端子、ＯＧ…出力ゲート10への直流電圧印加端子、ＲＧ…リセットスイッチ12の正の単一電源値を持つリセットパルス入力端子、ＶＣ…直流クランプ電圧入力端子、ＣＰ…クランプスイッチ15の正の単一電源値を持つクランプパルス印加端子、ＳＨ１、ＳＨ２…読み込みスイッチ16-1、16-2の正の単一電源値を持つサンプルホールドパルス印加端子、Ｏ１、Ｏ２…信号出力端子、Ｈ１、Ｈ２、ＨＩＮ…正の単一電源値を持つ水平走査回路19の２相シフトパルスと走査開始パルス入力端子、イ…転送パルススイッチＭＯＳ69のゲート端子、ロ…転送パルススイッチＭＯＳ高耐圧化ＭＯＳ71のゲート端子、Ｖ３Ｔ、Ｖ４Ｔ…正の電源の電圧値より高い第2の電圧値ｖｈを高レベルに持つ転送パルスを発生させるための正の単一電源駆動信号印加端子、Ｖ３ＬＴ、Ｖ４ＬＴ…高レベルが正の電源電圧値ｖｃｃより高く第2の電圧値より低い電圧値ｖｈｍの前置転送パルスを発生させるための正の単一電源駆動信号印加端子、ＳＢＴ…ゲート2-2の駆動パルスを発生させるための正の単一電源駆動信号印加端子、ＳＴＴ…電荷蓄積ゲート9の駆動パルスを発生させるための正の単一電源駆動信号印加端子、Ｙ１、Ｙ７…オア回路Ｂの出力とその反転出力端子、Ｙ２、Ｙ５…アンド回路Ｂ２の出力とその反転出力端子、Ｙ３…昇圧パルス電圧変換器Ｂ３の出力端子、Ｙ４…昇圧器Ｂ４の出力端子、Ｙ６…昇圧器内端子、Ｐ１…スイッチ157-1もしくは157-2のゲート端子、ＣＬＫ…高レベルがｖｃｃの基本クロック入力端子、ＶＤＤ…外部正電源入力端子、ＳＴＨ、ＳＴＶ…電源投入時に一度だけ入力される高レベルがｖｃｃのトリガーパルス入力端子、ＶＢＫ、ＨＢＫ…映像信号形成のための高レベルがｖｃｃの垂直ブランキングパルス並びに水平ブランキングパルスの出力端子、ＨＢＬ…水平帰線期間、ｖｌ…負の駆動パルスの低レベル電圧値、ｖｍ…駆動パルスの高レベル電圧値、ｖｃｃ…単一の正電源電圧値、ｖｈ…正の電源電圧値より高い第2の電圧値、ｖｈｍ…正の電源電圧値より高く第2の電圧値より低い第3の電圧値、ｓ…第1の信号電荷もしくは第2の信号電荷を転送する電位井戸をつくるために端子Ｔ１に入力される走査開始パルスの時間間隔、ｎ1、ｎ2…第1の不要電荷、第2の不要電荷を転送する電位井戸をつくるために端子Ｔ１に入力される走査開始パルスの時間間隔、Ｔ…2相シフトパルスの印加時間、Ｔｓ1…第1出力保持容量への第1出力書き込み時間、Ｔｓ2…第2の第1出力保持容量への差分値書き込み時間、Ｔｎ…不要電荷の掃きだし時間、φｎ、φｎ＋１、φｎ＋２、φｎ＋３…シフトレジスタ21のｎ行、ｎ＋１行、ｎ＋２行、ｎ＋３行出力、ｆｃ…シフトレジスタ21の2相パルスの周波数、ｔｆ…駆動パルス線電圧の立ち下がり時間、ｔｒ…駆動パルス線電圧の立ち下がり時間、0…接地電圧値、ｖｈ’…ゲート端子イの最大電圧値、ｖｈ’’…ゲート端子ロの最大電圧値、ｖｔｈｄ…図10もしくは図11のデプレッション型ｎＭＯＳのしきい電圧、ｖｔｈｅ…図10もしくは図11のエンハンスメント型ｎＭＯＳのしきい電圧、ｖｓｕｂ…基板電圧、ｖｂｂ…バックバイ
ス電圧、ｖｔｈ…図12のｎＭＯＳのしきい電圧、φＶ３ＬＴ…端子Ｖ３ＬＴに印加されるパルス電圧、ｖｈｐ1…ゲート端子Ｐ１のＹ４端子が初期設定された時の値、ｖｈｐ2…ゲート端子Ｐ２の最大電圧値、φＶ３Ｔ、φＶ４Ｔ、φＶ３ＬＴ、φＶ４ＬＴ、φＳＢＴ、φＳＴＴ…端子Ｖ３Ｔ、Ｖ４Ｔ、Ｖ３ＬＴ、Ｖ４ＬＴ、ＳＢＴ、ＳＴＴに印加されるパルス電圧、φＲＧＨ、φＣＰＨ、φＳＨ１Ｈ、φＳＨ２Ｈ…高レベル電圧が外部電源電圧ｖｄｄとなったパルス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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