(57)【特許請求の範囲】
【請求項１】
半導体基板上に導電形が異なる半導体層が順に積層された複数個の発光素子が略直線状に配列された発光素子アレイと、
前記複数個の発光素子に並列に接続される抵抗と、
前記半導体基板上に導電形が異なる半導体層が前記複数個の発光素子の半導体層の積層順と同じ積層順に積層され当該半導体基板に最も近い半導体層は当該複数個の発光素子の当該半導体基板に最も近い半導体層と当該半導体基板を介して電気的に接続されているサイリスタ構造を有し、前記抵抗に接続され当該抵抗に流れる電流値を当該サイリスタ構造のオン／オフにより調整するとともに外部から電気的にデータの書き込み／消去が可能な１ビット以上のメモリ素子と、
を集積し、
前記メモリ素子に書き込まれた前記データを元に、前記発光素子アレイの平均光出力を調整することを特徴とする発光素子アレイチップ。
【請求項２】
前記メモリ素子は、ＰＮＰＮサイリスタ構造を１個以上有することを特徴とする請求項１に記載の発光素子アレイチップ。
【請求項３】
前記メモリ素子は、複数個の入力端子を持ち複数個のダイオードからなるダイオード論理回路をさらに有し、前記メモリ素子へのデータの書き込みは、前記ダイオード論理回路の出力によって、前記ＰＮＰＮサイリスタ構造を、オン／オフすることにより行われることを特徴とする請求項２に記載の発光素子アレイチップ。
【請求項４】
前記ダイオードは、ショトキーバリアダイオードであることを特徴とする請求項３に記載の発光素子アレイチップ。
【請求項５】
前記発光素子アレイを構成する発光素子は、ＰＮＰＮサイリスタ構造を持つことを特徴とする請求項１〜４のいずれかに記載の発光素子アレイチップ。
【請求項６】
前記発光素子アレイは自己走査型発光素子アレイである請求項１〜５のいずれかに記載の発光素子アレイチップ。
【請求項７】
前記平均光出力を調整するために、前記発光素子に流れる電流を調整する請求項１〜６のいずれかに記載の発光素子アレイチップ。
【請求項８】
各々のメモリ素子の書き込み許可指定のための端子のうちの少なくとも１個が、前記発光素子アレイのクロックラインに接続されていることを特徴とする請求項６または７に記載の発光素子アレイチップ。
【請求項９】
請求項１〜８のいずれかに記載の発光素子アレイチップを複数個略直線状に配置したことを特徴とする光書き込みヘッド。
【請求項１０】
各発光素子アレイチップの発光電流供給端子が個別に駆動回路と配線されていることを特徴とする請求項９に記載の光書き込みヘッド。
【請求項１１】
前記メモリ素子へのデータ書き込みを、電源投入後、光書き込み動作開始前に行うことを特徴とする請求項９または１０に記載の光書き込みヘッドの駆動方法。
【請求項１２】
光書き込み動作中は、前記メモリ素子のデータの書き換えを禁止することを特徴とする請求項９〜１１のいずれかに記載の光書き込みヘッドの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光素子アレイおよび発光素子アレイチップ、特に、平均光出力を調整することのできる発光素子アレイおよび発光素子アレイチップ、さらには、メモリ素子、光書き込みヘッドおよびその駆動方法に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００４】
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１００の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤで結合されている。ＶGAは電源（通常−５Ｖ）であり、共通電源ライン１１３から負荷抵抗Ｒを経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極は、電流制限用抵抗Ｒs を経てスタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１１，１１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１１，１１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光電流ライン１１０を経て、発光電流供給端子φI に接続されている。抵抗ＲI は、ライン１１０に挿入された電流制限用抵抗である。
【０００５】
スタートパルス端子φS 、クロックパルス端子φ１，φ２、発光電流供給端子φI は、駆動回路（図示せず）に接続される。
【０００６】
動作を簡単に説明する。まず転送用クロックパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 がオン状態であるとする。このとき、スイッチ素子Ｔ2 のゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上昇する。この電位上昇の影響はダイオードＤによってスイッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤは逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）以上に設定しておけばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００７】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をＨレベル（約０Ｖ）にすると同時に転送用クロックパルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφS はＬレベルに戻される。
【０００８】
いま、スイッチ素子Ｔ2 がオン状態にあるとすると、スイッチ素子Ｔ2 のゲート電極の電位は、ＶGAより上昇し、約０Ｖとなる。したがって、発光電流φI ラインの電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であれば、発光素子Ｌ2 を発光状態とすることができる。
【０００９】
これに対し、スイッチ素子Ｔ1 のゲート電極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は約−１Ｖとなる。したがって、発光素子Ｌ1 のオン電圧は約−６Ｖ、発光素子Ｌ3 のオン電圧は約−２Ｖとなる。これから、発光素子Ｌ2 をオンできる発光電流φI ラインの電圧は、−１〜−２Ｖの範囲となる。発光素子Ｌ2 がオン、すなわち発光状態に入ると、発光強度は発光電流φI ラインに流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、発光電流φI ラインの電圧を一度０Ｖにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【００１０】
上記のような自己走査型発光素子アレイチップは、多数個の自己走査型発光素子アレイをウエファに作り込み、ウエファを切断することによって得られる。
【００１１】
光書き込みヘッドは、このような自己走査型発光素子アレイチップを複数個、略直線状に配列して構成される。
【００１２】
チップ内では光量分布が小さいが、ウエファ内光量分布やウエファ間の光量分布差により、チップ間の光量差は広い分布を持つ。このため、光量の平均値を合わせてやることで、光量のばらつきの少ない発光点列を得るようにしている。
【００１３】
従来は、次に示す手法によりチップ間の光量平均値をそろえていた。
（１）ウエファ状態で各チップの光量平均値を求める。
（２）各チップの光量平均値から、所望の光量を得るために必要な外付け抵抗値を計算し、抵抗値の範囲毎に、５〜２０個ほどのランクに振り分けたマップを作成する。
（３）ウエファを切断し、マップに従って、ランク毎のトレイに仕分けする。
（４）同じランクのトレイからチップを拾い、基板上に配列する。このチップを駆動するための基板として、ランクに対応した抵抗を実装した駆動基板を接続する。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の技術では、以下のような問題点があった。
（１）ランク数が多くなると、取り分けが複雑となる。また、トレイ管理が複雑となる。
（２）ランクに対応した複数種類の駆動基板を用意しなければならない。
（３）ランク毎にトレイなどに取り分ける必要があるため、ウエファ切断後テープから直接ダイボンダにかけることができない。
（４）駆動回路や、電流制限抵抗に、高い精度が要求される。
（５）チップ光量のランク分に基づく補正では、光書き込みヘッド内のレンズ毎の平均光伝達率の差や、レンズ内の光量伝達率の分布を補正することはできない。
【００１５】
これらの問題を解決するには、駆動回路に平均光量を補正する回路を設け、レンズ透過後の光量分布測定値をもとに電流，電圧，点灯時間などを変調により、補正を行えばよい。しかし、これらの回路は複雑であり、コストアップにつながるという問題点がある。
【００１６】
以上のような問題点は、ＰＮＰＮ構造の発光サイリスタを用いた自己走査型発光素子アレイのみならず、例えばＬＥＤを用いた通常の発光素子アレイにも存在する。
【００１７】
本発明の目的は、発光素子アレイとメモリ素子とを集積し、これらメモリ素子に記憶されたデータを元に、発光素子アレイの平均光出力を調整することにより、上述した問題点を解決した発光素子アレイチップを提供することにある。
【００１８】
本発明の他の目的は、このような発光素子アレイチップを用いた光書き込みヘッドを提供することにある。
【００１９】
本発明のさらに他の目的は、このような光書き込みヘッドの駆動方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の第１の態様は、発光素子アレイであり、略直線状に配列された複数個の発光素子と、前記発光素子に流れる電流を分流する手段と、前記発光素子の発光量を調整するために、前記分流する電流値を調整する調整手段とを備えている。
【００２１】
本発明の第２の態様は、発光素子アレイチップであり、複数個の発光素子が略直線状に配列された発光素子アレイと、外部から電気的にデータの書き込み／消去が可能な１ビット以上のメモリ素子複数個とが集積されている。
【００２２】
本発明の第３の態様は、発光素子アレイまたは発光素子アレイチップに用いられるメモリ素子であり、１個以上のＰＮＰＮサイリスタ構造の素子と、前記ＰＮＰＮサイリスタ構造の素子をオン／オフするために、複数個の入力端子を持ち複数個のダイオードからなるダイオード論理回路とを有している。
【００２３】
本発明の第４の態様は、光書き込みヘッドであり、前記発光素子アレイチップが複数個略直線状に配置されている。
【００２４】
本発明の第５の態様は、光書き込みヘッドの駆動方法であり、前記メモリ素子へのデータ書き込みを、電源投入後、光書き込み動作開始前に行い、光書き込み動作中は、前記メモリ素子のデータの書き換えを禁止している。
【００２５】
【発明の実施の形態】
【００２６】
【実施例１】
本発明の発光素子アレイチップの実施例を図２に示す。この発光素子アレイチップ１２０は、図１で説明した自己走査型発光素子アレイチップに、外部から電気的に書き込み／消去が可能な１ビットのメモリ素子を４個集積している。これら４個のメモリ素子を、２００ａ，２００ｂ，２００ｃ，２００ｄで示す。各メモリ素子は、３個の入力端子Ｘ１，Ｘ２，Ｙを備えている。
【００２７】
図２では、メモリ素子２００ａ，２００ｂのデータ端子Ｘ１は、φ１ライン１１１に、メモリ素子２００ｃ，２００ｄのデータ端子Ｘ１はφ２ライン１１２に接続される。また、メモリ素子２００ａ，２００ｃのデータ端子Ｘ２はｄａｔａ１に、メモリ素子２００ｂ，２００ｄのデータ端子Ｘ２はｄａｔａ２に接続される。さらに、各メモリ素子の入力端子Ｙは抵抗Ｒa ，Ｒb ，Ｒc ，Ｒd を介してφI ライン１１０に、電源端子ＶS はＶGAライン１１３に接続されている。これらのメモリ素子は、自己走査型発光素子アレイと同一チップ内に集積されている。
【００２８】
メモリ素子２００ａ〜２００ｄの等価回路を図３に示す。メモリ素子は、１個の発光サイリスタ２０１と、３個のショトキーバリアダイオードＤ１，Ｄ２，Ｄ３と、２個の抵抗Ｒk ，Ｒo とから構成されている。
【００２９】
発光サイリスタ２０１のカソードがカソード抵抗Ｒk を介して電源端子ＶS に接続されており、ゲートには、３個のショトキーバリアダイオードＤ１〜Ｄ３からなる論理回路であるＡＮＤゲートが接続されている。いま、ＶS ＝−５Ｖと考えると、ゲート電圧ＶG が
ＶG ＞−５＋ＶD
の条件でオンする。ここで、ＶD はＰＮ接合の順方向立ち上がり電圧であり、おおよそ、ＶD ＝１．２Ｖ程度である。したがって、
ＶG ＞−３．８Ｖ
となると、サイリスタ２０１はオンし、その後はＶS を０Ｖとしないかぎりオン状態を保ち続ける。
【００３０】
このメモリ素子の３個の入力端子Ｘ１，Ｘ２，ＹはＡＮＤゲートにつながっているため、入力端子Ｘ１，Ｘ２，Ｙの３つが同時にＨレベルとなったときのみ、発光サイリスタ２０１のゲート電圧はＨレベル（＝０Ｖ）となり、サイリスタ２０１がオンする。一方、これ以外ではいずれかのダイオードがオンするため、ＶG ＝−５＋ＶDS＝−４．２Ｖ程度となり、サイリスタ２０１はオンできない。ここに、ＶDSはショトキーバリアダイオードの順方向立ち上がり電圧であり、０．８Ｖ程度である。このように、サイリスタ２０１のオン／オフによって、メモリ素子は外部から電気的にデータの書き込み／消去が可能な１ビットのメモリ素子として機能する。
【００３１】
メモリ素子に、発光素子アレイの平均光出力を補正するための補正データを書き込む。書き込まれた補正データを書き換えたくないときは、３つのいずれかの端子をＬレベルとしておけばよい。ここでは、入力端子Ｘ２をＬレベルにするものとする。すなわち入力端子Ｘ２を、メモリ素子の書き込み許可指定のための端子とする。
【００３２】
さて、発光サイリスタ２０１のオン／オフは、ダイオードＤ３、抵抗Ｒa 〜Ｒd を介して発光素子Ｌを流れる電流に影響を与える。
【００３３】
まず、メモリ素子２００ａのみについて考える。メモリ素子２００ａの発光サイリスタ２０１がオフしている場合、サイリスタのゲート電圧は入力端子Ｘ２がＬレベルであるから、ＶG ＝−５＋ＶDS＝−４．２Ｖとなる。この状態で、φI ライン１１０がＬレベルとなり、ある発光サイリスタＬがオンすると、φI ライン１１０の電圧は約−１．５Ｖ程度となる。このため、端子Ｙに接続されるダイオードＤ３はオフ状態となり、φI ラインに影響を与えない。φI ラインがＨレベルの場合もダイオードＤ３はオフのため、φI ラインに影響を与えない。
【００３４】
次に、メモリ素子２００ａの発光サイリスタ２０１がオンしている場合、サイリスタのゲート電圧は、おおよそ０Ｖとなる。このとき、φI ライン１１０がＬレベルとなり、ある発光サイリスタＬがオン状態となると、φI ラインの電圧は約−１．５Ｖとなる。このため、端子Ｙに接続されるダイオードＤ３はオン状態となる。このとき、端子Ｙの電圧は、ダイオードＤ３の順方向立ち上がり電圧の−０．８Ｖとなる。
【００３５】
以上のように、ダイオードＤ３がオンしているときには、抵抗Ｒa が発光素子Ｌに並列に挿入された状態になる。
【００３６】
一方、電流制限抵抗ＲI を流れる電流は、（−５＋１．５）／ＲI で決まり、この電流が、抵抗Ｒa と発光素子Ｌに分かれて流れる。抵抗Ｒa を流れる電流をＩ（Ｒa ）とすると、Ｉ（Ｒa ）＝（−１．５＋０．８）／Ｒa で決まる。すなわち、メモリ素子２００ａがオン状態（発光サイリスタ２０１がオン）となることにより、発光素子Ｌを流れる電流は、Ｉ（Ｒa ）だけ減少する。
【００３７】
いま、ＲI ＝３５０Ωとすると、発光サイリスタＬを流れる電流ＩL は、ＩL ＝１０ｍＡである。Ｒa ＝７００Ωとすると、Ｉ（Ｒa ）＝１ｍＡである。すなわち、メモリ素子２００ａがオン（発光サイリスタ２０１がオン）しているときは、発光素子Ｌには９ｍＡの電流、オフしているときには１０ｍＡの電流が流れることになる。
【００３８】
なお、φI ライン１１０がＨレベルの場合はダイオードＤ３がオフのためにφI ラインには影響を与えない。
【００３９】
次に、４つのメモリ素子について考える。Ｒb ＝１．４ｋΩ、Ｒc ＝２．８ｋΩ、Ｒd ＝５．６ｋΩとし、メモリ素子２００ａ，２００ｂ，２００ｃ，２００ｄの状態をＡ，Ｂ，Ｃ，Ｄで表すとする。Ａ，Ｂ，Ｃ，Ｄは、オン状態では１，オフ状態では０の値を持つ。
【００４０】
ＩL ＝１０ｍＡ−（Ａ＋Ｂ／２＋Ｃ／４＋Ｄ／８）ｍＡ
となり、８ｍＡ〜１０ｍＡの範囲を１／８ｍＡのステップで調整できる。ここで、抵抗ＲI ，Ｒa 〜Ｒd は同じ半導体層から作られる抵抗のため、抵抗値の絶対値は変動しても、比率は変動しにくいため、直線性のよい補正が可能である。
【００４１】
メモリ素子の構造を図４に示す。図４（ａ）は上面図であり、図４（ｂ）は、図４（ａ）のＸ−Ｘ線断面図である。メモリ素子は、自己走査型発光素子アレイと同様に、ＰＮＰＮ構造を用いて作り込まれる。図中、５１は基板電極、５２はＰ型基板、５３はＰ型層、５４はＮ型層、５５はＰ型層、５６はＮ型層である。また、１０はダイオードＡＮＤゲートアレイ、２０は発光サイリスタ、３０は抵抗ＲO 、４０は抵抗ＲK である。ダイオードＡＮＤゲートのカソード側電極１１は、Ｐ型層５５へのショトキー電極材料としてアルミニウムを使った。一方、アノード側電極はオーミック電極材料として、ＡｕＺｎ／Ａｕを使った。このほか、各抵抗３０，４０の電極３１，４１はオーミック電極材料として、ＡｕＺｎ／Ａｕを使った。各抵抗３０，４０およびダイオードＡＮＤゲート１０は、ＰＮＰの３層構造（５３，５４，５５）のＰ層５４上に作った。また、サイリスタ２０には、さらに上にＮ型層５６がある。この断面構造は、ＰＮＰＮ構造を持った自己走査型発光素子と同じ構成であり、全く同一のプロセスで同時に形成可能である。
【００４２】
なお、以上の例では、Ｐ型基板の上にＰ型層，Ｎ型層，Ｐ型層，Ｎ型層の順で積層したＰＮＰＮ構造を用いたが、Ｎ型基板上にＮ型層，Ｐ型層，Ｎ型層，Ｐ型層の順で積層したＰＮＰＮ構造を用いることもできる。
【００４３】
なお、本実施例では、メモリ素子を４個を集積し、これらメモリ素子に接続される４個の抵抗を１：２：４：８の比率としたが、補正の程度により、メモリ素子の数、抵抗値などは自由に選んでもよい。
【００４４】
例えば、メモリ素子を２個だけ集積した場合を図５に示す。図中、２個のメモリ素子を、２００ａ，２００ｂで示す。この場合、データを書き込むｄａｔａ線は１本でよく、４段階の調整が可能である。
【００４５】
逆にメモリ素子を６個に増やした場合を図６に示す。図中、６個のメモリ素子を、２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ，２００ｆで示す。データ線がｄａｔａ１〜３の３本となるが、２6 ＝６４段階の調整が可能となる。
【００４６】
【実施例２】
図２の発光素子アレイを用いた本発明の光書き込みヘッドの実施例を図７に示す。図２に示した発光素子アレイチップ１２０を略直線上に配列し、光書き込みヘッドを作った。図７（ａ）は、１個のチップの概略平面図であり、発光点と、ボンディングパッドの配置状態を示している。ここでＳｕｂは基板電極であり、基準電圧（ＧＮＤ）である。図７（ｂ）は、先頭の３チップＣ１，Ｃ２，Ｃ３の配列状態を示す。各チップのそれぞれのボンディングパッドは、φI 以外は全て共通のラインｄａｔａ１，ｄａｔａ２，φS ，φ１，φ２，ＶGA，Ｓｕｂに接続される。一方、φI ラインは各チップから別々に取り出されている。すなわち、チップＣ１からはφI １ラインに、チップＣ２からはφI ２ラインに、チップＣ３からはφI ３ラインに取り出されている。なお、それら共通ラインおよび各φI １，φI ２，φI ３ラインは、図示しない駆動回路に接続されている。
【００４７】
いま、図２の実施例と同様、ＲI ＝３５０Ω、Ｒa ＝７００Ω、Ｒb ＝１．４ｋΩ、Ｒc ＝２．８ｋΩ、Ｒd ＝５．６ｋΩであり、４個のメモリ素子がオフの時のチップＣ１〜Ｃ３の平均光量は、１０８μＷ，１１４μＷ，１０４μＷであった。これらのチップの平均光量を１００μＷに調整して使う場合について説明する。電流値と発光量が比例しているとすると、補正後光出力Ｐは、前述したように、Ａ，Ｂ，Ｃ，Ｄを４個のメモリ素子の状態を表す（オン状態では１，オフ状態では０の値を持つ）ものとすれば、
Ｐ＝１−（０．１Ａ＋０．０５Ｂ＋０．０２５Ｃ＋０．０１２５Ｄ）
であるから、Ｃ１〜Ｃ３の各メモリ素子を次のように指定する。
【００４８】
Ｃ１：Ａ＝０，Ｂ＝１，Ｃ＝１，Ｄ＝０（Ｐ＝０．９２５）
Ｃ２：Ａ＝１，Ｂ＝０，Ｃ＝１，Ｄ＝０（Ｐ＝０．８７５）
Ｃ３：Ａ＝０，Ｂ＝０，Ｃ＝１，Ｄ＝１（Ｐ＝０．９６２５）
図８に、以上のようにメモリ素子を指定するための補正データのロードを実行する駆動波形を示す。図８を参照しながら、メモリ素子に補正データをロードする動作について説明する。電源電圧ＶGAをＨレベルからＬレベルにする。この時、４個のメモリ素子の発光サイリスタはオフしている。なお図８において、４個のメモリ素子の各発光サイリスタを、ＬＥＴ１，ＬＥＴ２，ＬＥＴ３，ＬＥＴ４で示している。続いて、φ１／φ２およびｄａｔａ１／ｄａｔａ２の組み合わせにより、４つのＬＥＴを選択し、各チップに接続されているφI １〜φI ３の信号に従いオン／オフされる。
【００４９】
表１に、チップＣ１におけるφ１／φ２およびｄａｔａ１／ｄａｔａ２とＬＥＴとの対応を示す。
【００５０】
【表１】
0004196586.tif 000002
【００５１】
このＬＥＴのオン／オフ状態により、前述したＡ＝０，Ｂ＝１，Ｃ＝１，Ｄ＝０が実現されている。
【００５２】
その後、再び電源電圧ＶGAがＨレベルとなるまで、このオン／オフ状態は保持される。続いて、ｄａｔａ１／ｄａｔａ２端子はＬレベルとなるため、メモリ素子の内容は書き換え禁止となり、次にｄａｔａ１／ｄａｔａ２をＨレベルとしてデータ書き込みを行うまで、データ内容は保持される。このように、一度電源投入後に補正データを書き込めば、その後は補正データを書き換える必要はなく、あとは、画像データに従って印刷を行えばよい。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明はこれら実施例に限定されるものではなく、本発明の範囲内で種々の変形，変更が可能なことは、当業者ならば明らかであろう。例えば、メモリ素子は１ビットに限るものではなく、２ビット以上としてもよい。また、発光素子アレイはＰＮＰＮ構造の発光サイリスタアレイに限られるものではなく、例えば発光ダイオードアレイであってもよい。
【００５４】
【発明の効果】
本発明によれば、発光素子アレイとメモリ素子とを集積し、これらメモリ素子に記憶されたデータを元に、発光素子アレイの平均光出力を調整するようにしているので、従来技術に比べて、簡単な構成で安価な発光素子アレイチップを実現できる。さらには、このような発光素子アレイチップを用いて、有用な光書き込みヘッドを構成することが可能となった。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図を示す図である。
【図２】本発明の発光素子アレイチップの実施例を示す図である。
【図３】メモリ素子の等価回路を示す図である。
【図４】メモリ素子の構造を示す図である。
【図５】メモリ素子を２個集積した場合の発光素子アレイチップの等価回路を示す図である。
【図６】メモリ素子を６個集積した場合の発光素子アレイチップの等価回路を示す図である。
【図７】図２の発光素子アレイを用いた本発明の光書き込みヘッドの実施例を示す図である。
【図８】ヘッドの駆動波形例を示す図である。
【符号の説明】
１０  ダイオードＡＮＤゲートアレイ
２０  発光サイリスタ
３０  抵抗Ｒo
４０  抵抗Ｒk
５１  基板電極
５２  Ｐ型基板
５３，５５  Ｐ型層
５４，５６  Ｎ型層
１００，１２０  ダイオード結合自己走査型発光素子アレイチップ
１１０  発光電流ライン
１１１，１１２  クロックパルスライン
２００  メモリ素子
２０１  発光サイリスタ
【図１】
0004196586.tif 000003
【図２】
0004196586.tif 000004
【図３】
0004196586.tif 000005
【図４】
0004196586.tif 000006
【図５】
0004196586.tif 000007
【図６】
0004196586.tif 000008
【図７】
0004196586.tif 000009
【図８】
0004196586.tif 000010