(57)【特許請求の範囲】
【請求項１】
集積回路メモリであって、
メモリセルのアレイと、
前記メモリセルは、半導体基板のチャネル領域におけるチャネルを有し、前記チャネル領域におけるドープ濃度に依存するスレッショルド電圧を有するトランジスタを有し、前記アレイは前記チャネル領域におけるベースドープ濃度を有する第１セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する第１の注入を有する、アレイにおける第２セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する前記第１の注入より深い第２の注入を有する、アレイにおける第３セットのメモリセルと、前記チャネル領域におけるベースドープ濃度を変更する前記第１と第２の注入の組み合わせを有する、アレイにおける第４セットのメモリセルを含み、
前記アレイに蓄積されたデータを読み取るために、前記アレイにおけるメモリセルの行と列にそれぞれ結合した複数のワードラインとビットラインと、
を備え、
前記メモリセルのトランジスタが前記ベースドープ濃度に依存する特定のスレッショルド電圧を有するように前記メモリセルのトランジスタのチャネル領域に第１のバイアス電位を与え、且つ前記第１および第２の注入による前記メモリセルのトランジスタにおけるスレッショルド電圧のシフトを生じるように、前記第１のバイアス電位を変更して、前記メモリセルのトランジスタのチャネル領域に第２のバイアス電位を与える手段を有することを特徴とする集積回路メモリ。
【請求項２】
選択されたメモリセルが前記第２又は第４セットのメモリセルのメンバーであるか、或いは前記第１又は第３セットのメモリセルのメンバーであるかを決めるために、前記第１のバイアス電位を前記チャネル領域に、且つ選択された前記ワードラインに第１の読み取り電位を与えることによって、そして、もし、前記選択されたメモリセルが前記第１又は第３セットのメモリセルであるならば、前記選択されたメモリセルが前記第１セットのメモリセルのメンバーであるか、前記第３セットのメモリセルのメンバーであるかを決めるために、前記第２のバイアス電位を前記チャネル領域に、且つ第２の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第２又は第４セットのメモリセルであるならば、前記選択されたメモリセルが前記第２セットのメモリセルのメンバーであるか、前記第４セットのメモリセルのメンバーであるかを決めるために、前記第２のバイアス電位を前記チャネル領域に、且つ第３の読み取り電位を選択された前記ワードラインに与えることによって、前記複数のワードラインとビットラインに結合され、前記アレイに蓄積されたデータを読み取る手段を有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項３】
前記第１および第２の注入による前記メモリセルのトランジスタにおけるスレッショルド電圧のシフトを生じさせるために、前記第２のバイアス電位を前記チャネル領域に、且つ選択されたメモリセルが前記第４セットのメモリセルのメンバーであるか否かを決めるために、第１の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第４セットのメモリセルのメンバーでないなら、前記第２のバイアス電位を前記チャネル領域に、且つ前記選択されたメモリセルが前記第２セットのメモリセルのメンバーであるか否かを決めるために、第２の読み取り電位を選択された前記ワードラインに与えることによって、そして、もし、前記選択されたメモリセルが前記第２又は第４セットのメモリセルのメンバーでないなら、前記第２のバイアス電位を前記チャネル領域に、且つ前記選択されたメモリセルが前記第３セットのメモリセルのメンバーであるか、前記第１セットのメモリセルのメンバーであるかを決めるために、第３の読み取り電位を選択された前記ワードラインに与えることによって、前記アレイに蓄積されたデータを読み取る手段を有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項４】
前記メモリセルはｎチャネル電界効果トランジスタを有し、前記第２のバイアス電位は負であることを特徴とする請求項１に記載の集積回路メモリ。
【請求項５】
前記メモリセルのアレイは前記ベースドープ濃度を確立するためにベース注入を有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項６】
前記第１および第２の注入はｐ型ドーパントを有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項７】
前記バイアス電位の変更によって生じる、前記スレッショルド電圧のシフトは、前記第１セットのメモリセルにおけるよりも前記第３セットのメモリセルにおいて大きく、且つ前記第２の注入により、前記第２セットのメモリセルにおけるよりも前記第３セットのメモリセルにおいて大きいことを特徴とする請求項１に記載の集積回路メモリ。
【請求項８】
マスクＲＯＭアレイにおける第１セットないし第４セットのセルにデータをエンコードするための方法であって、
ベースドープ濃度を有する前記第１ないし第４セットのセルを準備するステップ、
前記第２セットのセルおよび前記第４セットのセルにおけるコード注入領域を露出する第１の注入マスクを与え、前記第２セットのセルおよび前記第４セットのセルにおける第１の深さにドーパントを注入するステップ、および
前記第３セットのセルおよび前記第４セットのセルにおけるコード注入領域を露出する第２の注入マスクを与え、前記第３セットのセルおよび前記第４セットのセルにおける第２の深さにドーパントを注入するステップ、
を有し、
前記第２の深さは前記第１の深さよりも深いことを特徴とする方法。
【請求項９】
前記マスクＲＯＭアレイは、ｎチャネルＲＯＭセルを含み、前記第１の深さにドーパントを注入するステップは、１００−２００ｋｅＶの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップ、および前記第２の深さにドーパントを注入するステップは、１７５−５００ｋｅＶの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップを有することを特徴とする請求項８に記載の方法。
【請求項１０】
前記マスクＲＯＭアレイは、ｎチャネルＲＯＭセルを含み、
前記第１の深さにドーパントを注入するステップは、１５０−１８５ｋｅＶの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップ、および前記第２の深さにドーパントを注入するステップは、２００−５００ｋｅＶの範囲のエネルギーのイオン注入プロセスでホウ素を注入するステップを有することを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路メモリに関し、特に、セル当たりマルチビットのリードオンリーメモリ装置に関する。
【０００２】
【従来の技術】
集積回路のメモリ装置のコストは、与えられた量のデータ、しばしば装置の密度と呼ばれるパラメータ、を蓄積するのに必要な集積回路上の面積の大きさに密接に関係する。集積回路上の面積を節約することによって、製造業者は製造工場において与えられたウェハにより多くのチップを作ることができる。ウェハ当たりに多くのチップを有することは、メモリ装置の使用者に恩恵を与えるコストの節約に直接関係する。。
メモリ装置の密度を増加する１つの方法は、メモリセル当たり１ビットより多くを蓄積するステップを含む。従って、例えば、セル当たり２ビットを蓄積する能力によって、集積回路上のデータ密度は二倍にすることができる。
【０００３】
セル当たりの多数ビット技術は、フローティングゲートのメモリ装置に対して開発されている。Mehrota 他による米国特許第 5,163,021号を参照されたい。しかし、フローティングゲートメモリの手法はフローティングゲートの複雑なチャージングやディスチャージング、および複雑性を増し、装置の信頼性を減少する難しいセンシング技術を伴う。
メモリ装置の密度を増加する他の技術は、装置上の与えられた面積にメモリセルの多層を有する。これは、一般に、トランジスタが互いに頂部に積み重ねられた薄膜技術を用い、面積当たりに１メモリセルより多くを形成して具現化される。この分野の代表的な先行技術はHongによって発明された米国特許第 5,358,887号を含む。多層化の手法は特別な製造ステップ及びコストを増加し、信頼性を減少する特別なデコーディング回路を必要とする。
【０００４】
従って、メモリ装置におけるセル当たりの多数ビットを実現するための、簡単で、低コストの技術に対する必要性がある。
【０００５】
【発明の概要】
本発明は、リードオンリーメモリ装置、即ちＲＯＭ装置において、セル当たりに多数ビットを蓄積するための技術を提供する。例えば、代表的なマスクＲＯＭにおいて、本発明はメモリアレイにおいて２種類のコード注入に対して提供する。従来技術のマスクＲＯＭに用いられるような一般的な浅い注入は、第１のビットをコーディングするために用いられ、より深い注入は、メモリセルにおいて第２のビットをコーディングするために用いられる。これらのセルは、マスクＲＯＭにおいてトランジスタのチャネルが形成されるチャネル領域が少なくとも２つのレベルにバイアスされるように配列された半導体基板において実現される。第１のチャネルバイアス状態において、深い注入は、セルのスレッショルドに僅かな影響を与えるのみである。第２のチャネルバイアス状態において、深い注入は、チャネルバイアスによって誘導される、基板効果と呼ばれる、スレッショルドのシフトによる実質的な影響を与える。
【０００６】
従って、チャネル領域にチャネル有し、且つチャネル領域にドープ濃度に依存するスレッショルド電圧を有するトランジスタを有するメモリセルのアレイが提供される。アレイにおける第１セットのセルは、チャネル領域にベースドープ濃度を有する。アレイにおける第２セットのメモリセルは、チャネル領域におけるドープ濃度を増加し、或いはさもなければ変化する第１の注入を有する。アレイにおける第３セットのメモリセルは、チャネル領域におけるドープ濃度を増加し、或いはさもなければ変化する第１の注入より深い第２の注入を有する。アレイにおける第４セットのメモリセルは、それらのチャネル領域における第１と第２の注入の組み合わせを有する。
集積回路のメモリは、アレイにおけるメモリセルのチャネル領域に、例えば接地のような第１のバイアス電位を与える資源を有する。第１のバイアス電位がチャネル領域に与えられると、メモリセルは、チャネル領域におけるドープ濃度によって、少なくとも一部に決められた特定のスレッショルドを有する。装置は、メモリセルのチャネル領域に第２のバイアス電位を与える資源を有する。第２のバイアス電位が与えられると、メモリセルにおけるスレッショルド電圧のシフトが起きる。スレッショルド電圧のシフトは、所謂基板効果にために生じ、深い注入を有しない第１と第２セットのメモリセルにおけるよりも、深い注入を有する第３と第４のセットのメモリセルにおいて大きい。また、装置はアレイに蓄積されたデータを読み取るためにワードラインとビットラインを有する。
【０００７】
本発明の１つの実施形態によると、アレイからデータを読み取るための資源は、選択されたメモリセルが第２或いは第４セットのメモリセル（浅い注入を有する）の一部であるか、或いは第１或いは第３セットのメモリセル（浅い注入を有しない）のメンバーであるか否かを決定するために、選択されたワードラインへ読み取り電位を与える状態マシン或いは他のロジックを含む。従って、第１の読み取り電位は、第２の注入を伴う、或いは伴わない第１の注入を有するセル、および第２の注入を伴う、或いは伴わない第１の注入を有しないセルのスレッショルド間の値に入る。もし、選択されたセルが第１または第３セットのメンバーであるならば、第２のバイアス電位はチャネル領域に与えられ、また第２の読み出し電位は選択されたワードラインに与えられる。第２のバイアス電位は、それが注入のないベースドープ濃度を有する第１セットのセルにおいて生じさせるよりも深い注入のために第３セットのセルにおけるスレッショルドに大きなシフトを生じさせる。
【０００８】
従って、第２の読み取り電位は、蓄積されたデータの値を決めるために、第１と第３セットのセルのスレッショルド電圧間の値に選択される。もし、チャネル領域の第１のバイアス電位の状態の下で、第１の読み取り電位の印加後に、選択されたセルが第２又は第４セットのセル内にあると決定されるなら、第２のバイアス電位がチャネル領域に与えられ、第３の読み取り電位が選択されたワードラインに与えられる。第２のバイアス電位が、第４セットのセルにおいて見出される深い注入により、第２セットのセルにおけるよりも第４セットのセルにおいて大きいスレッショルドにシフトを生じさせるので、回路は、これらのスレッショルドの値間にあるワードラインの電位によって、第２セットのセルと第４セットのセル間で区別することができる。従って、第３の読み取り電位は、第２のバイアス電位を印加した後、第２と第４セットのセルのスレッショルド電位間に入る値である。
【０００９】
他の手法によると、データを読み取るための資源は、選択されたメモリセルが第４セットのセルのメンバーであるか否かを決めるために、チャネル領域へ第２のバイアス電位を、また選択されたワードラインへ第１の読み取り電位を与えることによって、動作する。そして、もし選択されたメモリセルが第４セットのセルのメンバーでないなら、メモリセルが第２セットのセルのメンバーであるか否かを決めるために、チャネル領域に第２のバイアス電位を、また選択されたワードラインへ第２の読み取り電位を与える。もし、選択されたセルが第２か第４セットのセルのメンバーでないなら、メモリセルが第３セットのメンバーか、第１セットのメンバーかを決めるために、チャネル領域に第２のバイアス電位を、そしてワードラインに第３の読み取り電位を与える。この手法によると、第１の読み取り電位は、バイアスチャネル領域の状態の下で、第２セットのセルのスレッショルドと第４セットのセルのスレッショルド間の値を有する。第２の読み取り電位は、第２セットのセルのスレッショルドと第３セットのセルのスレッショルド間の値を有する。第３の読み取り電位は、第３セットのセルと第１セットのセルの間の値を有する。
【００１０】
本発明の１つの特徴によれば、メモリセルは、代表的なマスクＭＯＳ装置において見出されるようなｎチャネル電界効果トランジスタを有する。この状態の下で、第２のバイアス電位は、例えば、負であり、第１のバイアス電位は接地されている。一般的には、メモリセルがｎチャネルか、ｐチャネルの装置である場合、本発明による第２のバイアス電位は、浅い注入のみを有するセルか、注入のないセルよりも深い注入を有するセルのスレッショルド値において大きなシフトを生じるように第１のバイアス電位より大きな絶対値を有する。
本発明の他の特徴によると、アレイにおける全てのセルは、アレイに対してベースドープ濃度とベーススレッショルド値を確立するためにベース注入を含む。このベース注入は、メモリセルに対するターンオン電圧がわずかに接地より上であることを保証するために一般に用いられる。第１の浅いコード注入と第２の深いコード注入は、セル当たりに多数ビットを蓄積するために、本発明によるセルのチャネル領域における濃度プロフィールを更に調節する。
【００１１】
本発明は、マスクＲＯＭアレイにおけるデータをエンコードするための方法としても特徴がある。本発明による方法は、アレイの第１セットのセルにおけるコード注入領域を露光する第１の注入マスクを与え、第１セットのセルの第１の深さにドーパントを注入するステップを有する。次に、本発明は、アレイの第２セットのセルにおけるコード注入領域を露光する第２の注入マスクを与え、第２セットのセルの第２の深さにドーパントを注入するステップを有する。勿論、第１セットと第２セットは通常オーバーラップしており、セル当たりに多数ビットを蓄積するマスクＲＯＭアレイを形成する。
本発明の他の特徴によると、マスクＲＯＭアレイはｎチャネルＲＯＭセルを有し、そして第１の深さにドーパントを注入するステップは、１００−２００ｋｅＶのエネルギー範囲でイオン注入プロセスによってホウ素を注入するステップを有し、そして第２の深さにドーパントを注入するステップは、１７５−５００ｋｅＶのエネルギー範囲でイオン注入プロセスによってホウ素を注入するステップを有する。好ましくは、ホウ素の第１の注入は、１５０−１８５ｋｅＶのエネルギー範囲で注入プロセスによって実行され、第２の注入は、２００−５００ｋｅＶのエネルギー範囲で注入プロセスでホウ素を注入するステップを有する。
【００１２】
従って、本発明は、高密度のマスクＲＯＭ型メモリ装置に適した、マルチレベルの不揮発性メモリセルおよびメモリセルを読み取るための技術を提供する。本技術は、他のいろいろなセッティングにおけるセルのスレッショルドの調節のために利用することもできる。
本発明の他の特徴および利点は、図面、詳細な説明および特許請求の範囲を精査することによって理解されるであろう。
【００１３】
【実施の形態】
図１−図９を参照して、本発明の好適な実施の形態の詳細な説明がなされる。
マスクＲＯＭ装置におけるセル当たりに多数ビットを実現するセル構造が図１と図２に記載されている。製造プロセス、集積回路のアーキテクチャおよび読み取り技術が図３−図９に示されている。
図１は本発明による４つの注入状態を有する４つのＲＯＭセルを示す。従って、セルは半導体基板１０に形成されたｎチャネルトランジスタである。このｎチャネルトランジスタは、ＲＯＭアレイにワードラインによって形成されたゲート１１、基板１０にｎ型注入によって形成されたドレイン１２、および基板１０にｎ型注入によって形成されたソース１３を有する。本発明によるｎチャネルはチャネルウエル１４に形成される。チャネルウエル１４自体は分離ウエル１５の内側に形成される。分離ウエル１５はｐ型半導体基板１６に形成される。チャネルウエル１４は、基板バイアス電位がｎチャネルトランジスタのチャネル領域に与えられる基板バイアス端子１７に結合される。好適な実施の形態において、チャネル領域は、注入のないセルのスレッショルドに関して、ｎチャネルトランジスタのスレッショルドを高くするために用いられるＶT 調節注入と呼ばれるｐ- 注入で形成される。このベース注入はチャネルウエルの濃度に依存して、必要であたあったり、必要でなかったりする。従って、図１のセルは、ＶT 調節注入１８のみを有し、コード注入を有しないＲＯＭセルに相当する。
【００１４】
図１のセル２は、本発明による深いコード注入を示す。セル１における同じ素子に相当するセル２の素子は同じ参照番号を有する。従って、セル２は、領域１８によって表されるＶT 調節注入、領域２０によって表される深い注入を有する。ＶT プラス注入は、領域１８におけるＶT 調節注入より大きなドーパント濃度を有し、その深さがＶT 調節注入より大きくなるようにより高いエネルギーで注入される。
図１のセル３は、浅いコード注入のみを有するＲＯＭセルを示す。従って、セル１３の領域２１はＶT 調節注入と協同して浅いコード注入に相当する。
セル４は、本発明によるマスクＲＯＭの第４のセル構造に相当する。第４のセル構造において、浅いコード注入と深いコード注入の組み合わせが利用される。従って、チャネル領域の浅い部分におけるコード注入２１はＶT 調節注入と浅い注入の組み合わせを有する。浅いコード注入２１より深いコード注入２０はセル４にも含まれる。
【００１５】
セル１−４において、電流がトランジスタに流れるゲート１１とソース１３間の電圧であるスレッショルド電圧ＶT は、セルのチャネルにおけるドープ濃度によって主に決められる。しかし、それはチャネルウエル１４に与えられる基板バイアス電位１７によっても決められる。
図２は、スレッショルド電圧ＶT と基板バイアス電圧ＶSBの関係を示す簡略化したグラフである。セル１に対して、点５０におけるスレッショルド電圧ＶT01 は、スレッショルド電圧ＶT によって主に決められる。基板バイアス電位ＶSBが上昇するにつれて、セル１のスレッショルドも上昇する。臨界基板バイアス電位ＶSBC において、セル１のスレッショルドは点５１に見られる。
セル２に対して、スレッショルド電圧ＶT02 は、点５２に見られ、基板バイアス電位ＶSBC において、スレッショルド電圧は点５３に見出される。図示されるように、増加した基板バイアス電位によって生じるスレッショルド電圧のシフトは、深い注入２０により、それがセル１におけるよりもセル２において大きい。
【００１６】
セル３は、臨界基板バイアス電位ＶSBC における点５５へ基板バイアス電位とともに上昇する点５４における初期のスレッショルド電圧を有する。セル４はセル３のそれよりもやや高い点５６に初期のスレッショルド電圧を有し、基板バイアス電位と共に点５７へ上昇する。図示されるように、セル４のスレッショルド電圧は、基板バイアス電位に応答して、セル３のスレッショルド電圧をシフトするより大きくシフトする。
従って、図２に示されるように、読み取り回路は、点６０の近くのワードライン電圧ＶWLA によってセル１とセル２、およびセル３とセル４間で識別することができる。
臨界基板バイアス電位ＶSBC を加えた後、読み取り回路は点６１におけるワードライン電位ＶWL4 によって、セル４とセル３間で識別することができる。同様に、臨界基板バイアス電位を加えた後、読み取り回路は点６２におけるワードライン電位ＶWL3 によって、セル３とセル２間で識別することができる。読み取り回路は、点６３の近くでワードラインＶWL2 を用いてセル２とセル１間で臨界基板バイアス電位を識別することができる。
【００１７】
図２の基板バイアス電位ＶSBは、図１のセル１−セル４のようなｎチャネルデバイスに対して負である。ｐチャネルデバイスに対して、基板電位は正である。
他の装置において、セルは、コード注入はエンハンスメントモードの動作を生じるドーピングプロフィールを変化する、コード注入前のデプレッションモードの装置を有する。
図３（Ａ）−図３（Ｂ）は本発明によるコード注入を実現するためのプロセスを示す。図３（Ａ）は、コード注入前の断面における代表的なマスクＲＯＭアレイを示す。従って、このアレイはｐ型基板１００に形成される。ｎ型分離ウエル１０１は基板１００に形成される。ｐ型チャネルウエル１０２が分離ウエルに形成される。埋め込まれた拡散ビットライン１０３−１０８がチャネルウエルに形成される。誘電体層１１０が半導体基板上に形成される。この誘電体層１１０は、拡散自体上よりビットライン拡散間のセルのチャネル領域上で薄く、セルに対するゲート誘電体を形成する。ポリシリコンのワードライン１１１が誘電体１１０上に形成されて、ＲＯＭセルの行を作る。例えばホウ素リン珪酸ガラス（ＢＰＳＧ）のような不活性層１１２がワードライン上に形成される。
【００１８】
深いｎ型分離ウエル１１０は、ｎ型分離ウエルがパターン化される集積回路の製造プロセスにおける初期のステップとして１つの実施の形態において形成され、例えば６×１０12/cm2のリンの注入が約１２０ｋｅＶで行われ、生産が約１０５０℃で、約１２時間行われる。この実施の形態においては、ｐ型チャネルウエル１０２はｐ型ウエルをパーターン化し、約１００ｋｅＶで７×１０12/cm2のホウ素の注入を行い、続いて約３時間１０分の間１０５０℃でアニールすることによって実現される。この処理によって、ｎ型ウエルにおいて約６ミクロンの深さを有する選択された領域、および約３ミクロンの深さを有するｎ型ウエルの選択された領域内にｐ型ウエルを生じる。特定の設計ニーズを満足させるために、ｎ型ウエルとｐ型ウエルを形成するためのプロセルパラメータは実施の形態毎に変わるであろう。図３（Ａ）のマスクＲＯＭ製造ステップは、同様にいろいろな技術によってなされる。例えば、米国特許第 5,117,389号のTom D.H. Yiuによって発明された“Flat Cell Read Only Memory Integrated Circuit" を参照されたい。これはあたかもここに完全に述べられたように参照によって取り込まれる。
【００１９】
本発明によるコード注入を実現するために、図３（Ｂ）に示された第１の浅い注入ステップに続いて、図３（Ｃ）に示された第２の深い注入が行われる。
図３（Ｂ）は不活性層１１２上のホトレジストマスク１２０の具現化を示す。ホトレジストマスクは、アレイにおける選択されたセルのチャネル領域１２１、１２２を露光するために用いられる。この実施の形態における浅いホウ素の注入は、例えば１００−２００ｋｅＶの範囲、好ましくは、１５０−１８５ｋｅＶの範囲にあるエネルギーを有するイオン注入プロセスで実現される。
図３（Ｂ）に示されたステップのコード注入後に、深い注入が図３（Ｃ）に示されるように実行される。従って、不活性層１１２が再構成され、ホトレジストマスクが具現化される。ホトレジストマスク１２５は深い注入のためのチャネル領域１２６を露光するために用いられる。チャネル領域１２２は、浅い注入のために図３において露光されたと同じ領域であることに留意されたい。深いホウ素の注入は１７５−５００ｋｅＶの範囲、好ましくは、２００−５００ｋｅＶの範囲にあるエネルギーでイオン注入プロセスを用いて実現される。図３（Ｃ）に見られるように、２つのコード注入ステップは２ビットの４つの異なるパターンを蓄積するセルを生じる。例えば、セル１３０はビットパターン（０，０）を蓄積する。セル１３１はビットパターン（０，１）を蓄積する。セル１３２はビットバターン（１，０）を蓄積する。セル１３３はビットバターン（１，１）を蓄積する。
【００２０】
図４は、本発明による２つの型式のコード注入を有するアレイの上面の簡略した図面である。従って、アレイは、基板バイアス電位ＶSBがアレイにおけるセルのチャネル領域に与えられるチャネルウエル２００を含む。埋め込まれた拡散ビットライン２０１、２０２、２０３、２０４がアレイ内に形成される。ポリシリコンのワードライン２０５、２０６、２０７がビットライン上に横たわり、ビットライン間にメモリセルのトランジスタを形成する。
図４において、セル２１０は浅い、または深い注入のないデバイスを表す。セル２１１は深い注入のみを有するデバイスを表す。セル２１２は浅い注入のみを有するデバイスを表す。セル２１３は深い、および浅い注入の双方を有するデバイスを表す。それぞれの型式のセルのアレイにおけるパターンは、アレイに蓄積されているデータを決定する。アレイ当たりに２ビットを蓄積することによって、単位面積当たりに蓄積されるデータの密度は、１／２だけ減少する。
【００２１】
読み取り状態マシン３０５の動作は図６と図７に示された２つの、何れかの手法を参照することによって理解されるであろう。
図６に示された技術によると、状態マシンは、チャネルウエルを、例えば接地（ステップ４００）のような第１のレベルに先ず設定するプロセスを実行するためにプログラムされる。ワードランインデコーダーはワードラインを選択するために用いられ、それを第１の読み取り電圧（ステップ４０１）へセットする。第１の読み取り電圧は、図２の電圧ＶWLA に相当する。次のステップにおいて、列デコーダーは選択されたセルが導通している否か（ステップ４０２）を決めるために実行される。もし、セルが導通しているなら、第１の読み取り電圧がスレッショルドより高く決定され、セルはデータ値（０，０）またはデータ値（０，１）の何れかを保持する（ステップ４０３）。もし、セルがステップ４０２において導通していないならば、セルがデータ値（１，０）またはデータ値（１，１）を保持する（ステップ４０４）。
【００２２】
もし、セルが（０，０）または（０，１）を保持することが決定されるなら、チャネルウエルは、例えば−２ボルトのような第２のレベルにセットされる（ステップ４０５）。次に、選択されたワードラインが第２の読み取り電圧にセットされる（ステップ４０６）。この第２の読み取り電圧は、例えば、図２のレベルＶWL2 ６３のような電位にセットされる。次に、選択されたセルが導通か否かが決められる（ステップ４０７）。もし、それが導通なら、第２の読み取り電圧はセルのスレッショルドより大きく、セルはデータ値（０，０）を保持する（ステップ４０８）。もし、ステップ４０７で、セルが非導通なら、セルはデータ値（０，１）を保持する（ステップ４０９）。
もし、ステップ４０２において、セルがステップ４０４に示された（１，０）または（１，１）の何れかを保持するなら、チャネルウエルは第２のレベルにセットされるか、さもなければ、スレッショルドシフトを生じるように調整される（ステップ４１０）。第３の読み取り電圧は、図２のレベルＶWL4 にある電圧に相当する。次に、セルは導通であるか否かが決定される（ステップ４１３）。もし、セルが導通なら、セルにおけるデータ値は（１，０）である（ステップ４１３）。もし、セルがステップ４１２において導通でないなら、セルはデータ値（１，１）を保持する（ステップ４１４）。従って、図６による状態マシンは、全てのセルに対して２つのステップ読み取りを必要とするバイナリーサーチ技術を行うようにプログラムされる。
【００２３】
図７に他の手法が示されている。この手法において、多数レベルのセルを読み取るプロセスは、チャネルウエルを第２のレベルにセットすること（ステップ５００）によって開始する。図５に示されたようなｐチャネルＲＯＭ装置に対して、第２のレベルは、例えば約−２ボルトである。次に、選択されたワードラインが第１の読み取り電圧にセットされる（ステップ５０１）。この実施形態において、第１の読み取り電圧は、図２の点６１における電圧ＶWL4 に相当する。その後、プロセスは、セルが導通しているか否かを決める（ステップ５０２）。もし、セルが導通していないなら、セルはデータ値（１，１）を保持していることが決められる（ステップ５０３）。もし、セルが導通しているなら、選択されたワードラインは第２の読み取り電圧にセットされる（ステップ５０４）。
【００２４】
ステップ５０４の後、セルが導通しているか否かが決められる（ステップ５０５）。もし、セルが導通していないなら、セルはデータ値（１，０）を保持する（ステップ５０６）。もし、ステップ５０５において、セルが導通しているなら、選択されたワードラインは第３の読み取り電圧にセットされる（ステップ５０７）。第３の読み取り電圧は図２の点６３におけるレベルＶWL2 に相当する。
次に、セルが第３の読み取り電圧において導通するか否かが決定される（ステップ５０８）。もし、セルが導通していないなら、セルはデータ値（０，１）を保持していることが決められる（ステップ５０９）。もし、ステップ５０８において、セルが導通しているなら、セルは値（０，０）を保持していることが決められる（ステップ５１０）。
【００２５】
従って、図７において、セルに保持されているデータ値を決めるために、線形サーチが行われる。線形サーチ技術の利点は、セルの内容をデコードするために必要な時間量は、セルの内容に依存して１から３サイクルまで変化することである。これは、あるセッティングには有利である。しかし、図６の予想できる、ツーステップバイナリーサーチ(two step binary search)が、他の環境においては好ましい。
図８と図９は、本発明によって実現される多数レベルのマスクＲＯＭに対する例示的なスレッショルド電圧データと垂直ドーピングプロフィールデータを示す。図８は、本発明の多数レベルのマスクＲＯＭのスレッショルド電圧への効果を示す。特に、４つのセルが具現化された。第１のセル、即ちセル００は注入がなく、初期の低いスレッショルド電圧のセルである。初期のスレッショルド電圧は点８００に示され、バックゲートバイアスが対応する負のチャネルバイアスによって３ボルトまで増加するに従って、スレッショルドは点８０１へ増加する。第２のセル、即ちセル０１は、ホウ素イオンの１５０ｋｅＶ注入エネルギーで、２×１０14cm-2の濃度にある単一の浅い注入を有する。バックバイアスのないこのセルに対する初期のスレッショルドはポイント８０２で示される。３ボルドのバックバイアスでは、スレッショルドは点８０３まで上昇した。第３のセル、即ちセル１０は、２００ｋｅＶの注入エネルギーで９．３×１０14cm-2濃度のホウ素イオンの単一の深い注入を有している。セル１０に対する初期のスレッショルドは点８０４に示されている。３ボルトのバックバイアスでは、スレッショルドは点８０５へ増加する。最後のセル、即ちセル１１は浅い注入と深い注入の組み合わせを有する。セル１１に対する初期のスレッショルドはグラフの点８０６に示されており、また３ボルトのバックバイアスを有するするスレッショルドは点８０７に示されている。図８に示されているように、優れたレベル毎の差異が４つのタイプのセルに対して得られている。４つのレベルのマスクＲＯＭセル上のバックゲートバイアスの効果は明らかである。２ボルトのバックゲートバイアスを与えることによって、レベル毎の差異は、セル当たり１ボルト以下から約２ボルトへ増幅される。スレッショルドがこのようにシフトする主な理由は、注入によって変えられた多数レベルのマスクＲＯＭセルのバルクドーピングプロフィールにあると考えられる。
【００２６】
ドーピングプロフィールは、図９にこの例の注入エネルギーの組み合わせに対して示されている。セル００に対して、垂直ドーピングプロフィールがライン９００に示されている。セル０１に対して、垂直ドーピングプロフィールがライン９０１に示されている。セル１０に対して、垂直ドーピングプロフィールがライン９０２に示されている。セル１１に対して、垂直ドーピングプロフィールがライン９０３に示されている。セル１１の高い表面ドーピング濃度はゼロバックゲートバイアスにおいて高いスレッショルド電圧を導く。また、表面ドーピング濃度における差異はこれらのセルにおける基板効果上に重要なインパクトを有する。従って、バックゲートバイアスは４つのタイプのセルに対してレベル毎の大きな相違を生じる。
【００２７】
従って、イオン注入のドーズ量とエネルギーを調節することによって、４つのレベルのマスクＲＯＭセルは、２つのマスクのみを用いて実現される。更に、バックゲートバイアスを加えることによって、４つのセルの各々によって遭遇される基板効果の異なる量のために、雑音マージンは増大される。
説明された実施の形態において、臨界基板バイアス電位は、他のシステムにおいて浅い注入の存在の無関係に、単一の値として示したが、基板バイアス電位は、浅い注入の有る場合、および無い場合に、最適性能のために調節することができる。従って、各々の読み取りサイクルは、最良の結果のためにワードラインをセットすると共に、基板バイアス電位を特定の値にセットすることを含む。
従って、安いコストで、しかも多数レベルのＲＯＭデバイスを製造するのが簡単なデバイスが、ドーピング濃度、特に深い注入の存在する基板効果の非線形の利点を与える。
【００２８】
本発明の好適な実施形態の説明が例示のためになされた。開示された正確な形状に本発明を限定することを意図するものではない。明らかに、この分野の当業者にとって、多くの変更や変形は明らかであろう。本発明の範囲は、請求項およびその均等物によって規定されることが意図される。
【図面の簡単な説明】
【図１】本発明による４つのコーディング状態の各々におけるマスクＲＯＭセルを示す。
【図２】基板バイアスを増加することによって生じたスレッショルド電圧のシフトを示すグラフである。
【図３】（Ａ）−（Ｃ）はマスクＲＯＭデバイスのための、本発明によるコード注入プロセスを示す。
【図４】本発明によるマスクＲＯＭメモリアレイの簡略化したレイアウト図である。
【図５】本発明によるマルチレベルのＲＯＭセルのアレイを含む集積回路メモリの簡略化したブロック図である。
【図６】図５の集積回路メモリのための第１の手法による読み取りプロセスのフローチャートである。
【図７】図５の集積回路メモリのための第２の手法による読み取りプロセスのフローチャートである。
【図８】本発明の１つの実施形態によるマルチレベルのマスクＲＯＭのためのスレッショルド電圧を示すグラフである。
【図９】本発明の１例のマルチレベルのマスクＲＯＭのための垂直ドーピングプロフィールを示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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