(57)【特許請求の範囲】
【請求項１】
半導体装置上の内部に複数個の第１導電体パターンを含む絶縁膜を形成する段階と、
前記絶縁膜上で前記各々の第１導電体パターンの隙間空間の上部に該当される位置に第２導電体パターンを形成する段階と、
前記第２導電体パターンの側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをエッチングマスクにし、異方性エッチングを実施して、前記第１導電体パターンの上部面を露出する第１予備コンタクトホールを形成する段階と、
前記第１絶縁膜の上部面、第２導電体パターンの上部面、前記第１予備コンタクトホールの側壁及び底面に連続的に酸化剤の浸透を防止する酸化防止膜を形成する段階と、
前記酸化防止膜上に前記第１予備コンタクトホールを埋めながら流動性酸化物質をコーティングして流動性酸化膜を形成する段階と、
前記流動性酸化膜を熱処理してシリコン酸化膜を形成する段階と、
前記第１予備コンタクトホール内の前記シリコン酸化膜を異方性エッチングして、前記第１予備コンタクトホールの底面に形成された酸化防止膜を露出させる第２予備コンタクトホールを形成する段階と、
前記露出された酸化防止膜をエッチングして、前記第１導電体パターンの上部面が露出されるコンタクトホールを形成する段階と、
前記コンタクトホールに導電物質を埋める段階とを含むことを特徴とする半導体装置の製造での配線形成方法。
【請求項２】
前記酸化防止膜は窒化膜からなることを特徴とする請求項１に記載の半導体装置の製造での配線形成方法。
【請求項３】
前記流動性酸化膜はＳＯＧ膜又はＢＰＳＧ膜で形成することを特徴とする請求項１に記載の半導体装置の製造での配線形成方法。
【請求項４】
前記シリコン酸化膜を形成した以後に、化学機械的研磨又は全面エッチングを実施して前記シリコン酸化膜を平坦化することを特徴とする請求項１に記載の半導体装置の製造での配線形成方法。
【請求項５】
前記シリコン酸化膜をエッチングして、第２予備コンタクトホールを形成する段階と、
前記酸化防止膜をエッチングしてコンタクトホールを形成する段階はインサイチュに進行することを特徴とする請求項１に記載の半導体装置の製造での配線形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置でのシリコン酸化膜形成方法及びシリコン酸化膜を有する配線形成方法に関するものであり、より詳細には、他の膜は酸化させずに、パターン間を絶縁させるシリコン酸化膜を形成する方法と前記シリコン酸化膜を有する配線形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置が高集積化及び高速化されるにより、微細パターンの形成が要求されており、各パターンの広さだけでなくパターンとパターン間の間隔（ｓｐａｃｅ）も顕著に減少している。これにより、前記パターン間を絶縁するためのシリコン酸化膜を狭い間隔のパターン間に埋める工程が段々困難になっている。
【０００３】
従って、前記膜を形成するために、一般的に使用しているＰＥ−ＣＶＤ方法においては、狭い間隔を有するパターン間を絶縁するに限界がある。ゆえに、ギャップフィル（ｇａｐ  ｆｉｌｌ）特性が良好なＳＯＧ膜又はＢＰＳＧ膜を使用してシリコン酸化膜を形成する工程が開発されている。
【０００４】
図１乃至図４は従来の方法により微細なパターン間を絶縁させるシリコン酸化膜を形成する方法を説明するための断面図である。
【０００５】
図１に示すように、半導体基板１０上の内部に複数個の第１導電体パターン１２を含む絶縁膜１４を形成する。具体的に、半導体基板又は所定の膜が形成されている半導体基板上に導電膜を形成し、前記導電膜をパターニングして複数個の第１導電体パターン１２を形成する。また、第１導電体パターン１２を埋め込むように絶縁膜１４を形成する。
【０００６】
続いて、絶縁膜１４上で第１導電体パターン１２の間の上部に該当する部位に第２導電体パターン１６を形成する。第２導電体パターン１６は金属膜パターン１６ａ及び窒化膜パターン１６ｂが手順に形成された複合膜パターンに形成される。窒化膜パターン１６ｂはＰＥ−ＣＶＤ工程により窒化膜を形成した後にパターニングして形成する。
【０００７】
図２に示すように、前記第２導電体パターン１６の側壁に窒化膜スペーサ１８を形成する。前記窒化膜スペーサ１８は後続工程により下部の第１導電体パターン１２と導通する自己整合されたコンタクトホールを形成させるための膜である。
【０００８】
具体的に、前記第２導電体パターン１６の側壁と上部及び絶縁膜１４の上部面に連続的に窒化膜を形成する。前記窒化膜は低圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成する。また、第２導電体パターン１６の側壁のみ前記窒化膜が残留するように、前記窒化膜を異方性エッチングして窒化膜スペーサ１８を形成する。
【０００９】
図３に示すように、窒化膜スペーサ１８が形成されている第２導電体パターン１６間の空間及び第２導電体パターン１６を埋めながら流動性酸化膜２０を形成する。流動性酸化膜２０はＳＯＧ膜又はＢＰＳＧ膜で形成する。
【００１０】
図４に示すように、前記流動性酸化膜２０を熱処理してシリコン酸化膜２２で形成する。
【００１１】
即ち、ＳＯＧ膜を酸素雰囲気で熱処理すると、Ｓｉ−Ｎ又はＳｉ−Ｈ結合がＳｉ−Ｏ結合に置換され、シリコン酸化膜２２で形成される。また、ＢＰＳＧ膜は酸素雰囲気で熱処理するリフロー工程により第２導電体パターン１６間の空間及び第２導電体パターン１６を埋めながら平坦な膜３８で形成する。
【００１２】
しかし、ＳＯＧ膜又はＢＰＳＧ膜の熱処理時に使用される酸素は、第２導電体パターン１６内にも浸透することになる。即ち、前記第２導電体パターン１６に含まれる窒化膜パターン１６ｂのピンホール（ｐｉｎ  ｈｏｌｅ）又は前記窒化膜スペーサ１８の界面に酸素が浸透し、これにより第２導電体パターン１６に含まれる金属膜パターン１６ａを酸化させる。
【００１３】
特に、第２導電体パターン１６に含まれる窒化膜パターン１６ｂはＰＥ−ＣＶＤ方式により形成されるので、膜が緻密でなくてピンホールが形成される可能性が大きく、これにより金属膜パターン１６ａが酸化される場合が頻繁に発生することになる。
【００１４】
前記金属膜パターン１６ａが酸化されると、金属膜パターン１６ａの体積が増加され、前記体積増加により金属膜パターン１６ａが上部に持ち上げられる金属リフティング（ａ、Ｍｅｔａｌ  ｌｉｆｔｉｎｇ）不良が発生する。また、金属膜パターンのリフティングにより前記シリコン酸化膜にもクラックが発生する。万一、第２導電体パターンが導電ラインの形態で形成されている場合には、前記リフティングにより前記導電ラインが断線され、半導体装置の激しい動作不良を発生させる。
【００１５】
半導体装置で微細なパターン間を絶縁させるシリコン酸化膜及び配線形成方法の一実施形態は、米国特許第５，８７９，９８６号に開示されている。具体的に、導電膜パターン上にＰＥ−ＣＶＤ方式により窒化膜を形成し、続いて、導電膜及び絶縁膜間を埋めながら酸化膜を形成する。酸化膜はＰＥ−ＣＶＤ方式により形成される。しかし、ＰＥ−ＣＶＤ方式によっては、導電膜パターン間の間隔が微細である場合には、導電膜パターン間を絶縁させる酸化膜を形成することが相当に困難であるという短所がある。
【００１６】
従って、前記微細な導電膜パターン間に絶縁膜を形成するために、最近、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤ方法を使用して絶縁膜を形成する。しかし、ＨＤＰ  ＣＶＤによっても微細な導電膜パターン間に絶縁膜を形成することに限界がある。
【００１７】
【発明が解決しようとする課題】
本発明の第１目的は、工程不良を誘発せず、微細な導電膜パターン間を絶縁させることができる半導体装置のシリコン酸化膜の形成方法を提供することにある。
【００１８】
本発明の第２目的は、工程不良を誘発せず、微細な導電膜パターン間を絶縁させることができるシリコン酸化膜を有する半導体装置の配線形成方法を提供することにある。
【００１９】
【発明の解決するための手段】
上述した目的を達成するための本発明の方法は、半導体基板上に複数個の導電体パターンを形成する。導電体パターン及び基板上に連続的に酸化剤の浸透を防止する酸化防止膜を形成する。酸化防止膜が形成されている導電体パターンを埋めるように流動性酸化物質をコーティングして流動性酸化膜を形成する。流動性酸化膜を熱処理してシリコン酸化膜を形成する。
【００２０】
上述した他の目的を達成するための本発明の方法は、半導体基板上に内部に複数個の第１導電体パターンを含む絶縁膜を形成する。絶縁膜上で前記各々の第１導電体パターンの隙間空間の上部に該当される位置に第２導電体パターンを形成する。第２導電体パターンの上部面及び絶縁膜上部面に連続的に酸化剤の浸透を防止する酸化防止膜を形成する。前記酸化防止膜上に前記第２導電体パターンを埋めながら、流動性酸化物質をコーティングして流動性酸化膜を形成する。続いて、前記流動性酸化膜を熱処理してシリコン酸化膜を形成し、シリコン酸化膜の所定部位を異方性エッチングして、絶縁膜上部面に形成された酸化防止膜が露出される予備コンタクトホールを形成する。前記絶縁膜上部面に露出された酸化防止膜を異方性エッチングし、連続的に前記絶縁膜を異方性エッチングして、前記第１導電体パターンの上部面を露出させるコンタクトホールを形成する。また、前記コンタクトホールに導電物質を埋めて半導体装置の配線を形成する。
【００２１】
上述したまた他の目的を達成するための本発明の方法は、半導体装置上に内部に複数個の第１導電体パターンを含む絶縁膜を形成する。前記絶縁膜上で各々の第１導電体パターンの隙間空間の上部に該当する位置に第２導電体パターンを形成する。前記第２導電体パターンの側壁に窒化膜スペーサを形成する。前記窒化膜スペーサをエッチングマスクにして、異方性エッチングを実施して、前記第１導電体パターンの上部面を露出する第１予備コンタクトホールを形成する。前記第１絶縁膜上部面、第２導電体パターンの上部面、前記第１予備コンタクトホールの側壁及び底面に連続的に酸化剤の浸透を防止する酸化防止膜を形成する。前記酸化防止膜上に前記第１予備コンタクトホールを埋めながら流動性酸化物質をコーティングして流動性酸化膜を形成する。前記流動性酸化膜を熱処理してシリコン酸化膜を形成する段階と、前記シリコン酸化膜の所定部位を異方性エッチングして、前記第１予備コンタクトホールの底面に形成された酸化防止膜を露出させる第２予備コンタクトホールを形成する。前記露出された酸化防止膜をエッチングして、前記第１導電体パターンの上部面が露出するコンタクトホールを形成する。前記コンタクトホールに導電物質を埋めて半導体装置の配線を形成する。
【００２２】
前記酸化防止膜の形成によりシリコン酸化膜の形成時に、導電体パターンの酸化を防止することができ、これにより流動性酸化膜を熱処理してシリコン酸化膜を形成するので、シリコン酸化膜はギャップフィル特性が優れる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。
【００２４】
図５乃至図１０は、本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【００２５】
図５に示すように、半導体基板３０上に複数個の導電体パターン３２を形成する。前記複数の導電体パターン３２は金属膜パターン３２ａ、窒化膜パターン３２ｂが手順に形成された複合膜パターンに形成され、下部の金属膜パターン３２ａが導電体の役割を有する。
【００２６】
具体的に、半導体基板３０、又は所定の膜が形成されている半導体基板上に金属膜を形成し、続いてＰＥ−ＣＶＤ工程により窒化膜を形成する。続いて、窒化膜上にフォトレジストパターンを形成し、窒化膜をエッチングして窒化膜をハードマスクにし、金属膜をエッチングして導電体パターン３２を形成する。
【００２７】
図６に示すように、導電体パターン３２の側壁に窒化膜スペーサ（ｓｐａｃｅｒ）３４を形成する。窒化膜スペーサ３４は後続工程により導電体パターン３２の間にコンタクトホールを形成するための膜である。
【００２８】
具体的に、導電体パターン３２の側壁と上部及び絶縁膜の上部面に連続的に窒化膜を形成する。窒化膜は減圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成する。また、導電体パターン３２の側壁にのみ窒化膜が残留するように、前記窒化膜を異方性エッチングして窒化膜スペーサ３４を形成する。
【００２９】
図７に示すように、窒化膜スペーサ３４の外壁、半導体基板３０及び導電体パターン３２の上部面に、連続的に酸化剤の浸透を防止するための酸化防止膜３６を形成する。
【００３０】
酸化防止膜３６は３０乃至５００Åの厚さを有するように窒化膜で形成される。一方、酸化防止膜３６の厚さが厚いと後続工程で前記酸化防止膜の一部をエッチングする時に工程上の困難があり、酸化防止膜３６の厚さが薄いと酸化剤浸透を防止する初期の目的を達成することが困難であるので、厚さを有するように形成することが望ましい。また、酸化防止膜３６は減圧化学気相蒸着法（ＬＰ−ＣＶＤ）、プラズマ方式（ＰＥ−ＣＶＤ）又は常圧気相蒸着方法（ＡＰ−ＣＶＤ）により形成することができる。
【００３１】
図８に示すように、窒化膜スペーサ３４が形成されている導電体パターン３２間の空間及び導電体パターン３２を埋めながら、流動性酸化物質をコーティングして流動性酸化膜３８を形成する。流動性酸化膜３８はＳＯＧ膜又はＢＰＳＧ膜を含む。
【００３２】
ＳＯＧ膜は単純なコーティング方式により平坦な膜で形成することができる。具体的に、ＳＯＧ膜を形成するために、ポリシロキサン（ｐｏｌｙｓｉｌｏｘａｎｅ）又はポリシラザン（ｐｏｌｙｓｉｌａｚａｎｅ）を有機溶媒に溶解させＳＯＧ溶液を製造する。また、ＳＯＧ溶液をスピンコーティングして導電体パターン間の空間及び導電体パターンを埋めながらＳＯＧ膜を形成することができる。
【００３３】
図９に示すように、流動性酸化膜３８を熱処理してシリコン酸化膜で形成する。
【００３４】
ＳＯＧ膜の熱処理を説明すると、まず、５０乃至４５０℃の温度範囲下で、予備ベーキングしてＳＯＧ膜を固化させる。続いて、酸素ガス又は水蒸気を含む雰囲気で１０乃至１２０分間熱処理を実施する主ベーキング工程を実施する。前記主ベーキング工程は４００乃至１０００℃の温度範囲下で実施される。ＳＯＧ膜は基本骨格がＳｉ−Ｎ、Ｓｉ−Ｈ、Ｓｉ−Ｏ、Ｏ−Ｈ及びＮ−Ｈ結合により構成されている。従って、前記のようにＳＯＧ膜を酸素、水蒸気又は酸素と水蒸気の混合雰囲気で熱処理する主ベーキング工程を実施すると、ＳＯＧ膜のＳｉ−Ｎ又はＳｉ−Ｈ結合がＳｉ−Ｏ結合に置換され、シリコン酸化膜４０で形成される。また、シリコン酸化膜４０はＳＯＧ膜に比べて緻密化され、膜の高さが若干低下する。従って、前記導電体パターン間の空間及び導電体パターンをボイドなしに埋める平坦なシリコン酸化膜で形成することができる。
【００３５】
前記ＳＯＧ膜代りにＢＰＳＧ膜を形成した場合の熱処理は、酸素ガス又は水蒸気を含む雰囲気で１０乃至１２０分間、６００乃至９００℃の温度範囲下で実施される。
【００３６】
ＳＯＧ膜又はＢＰＳＧ膜の熱処理工程を実施する時に提供される酸素又は水蒸気は導電体パターン３２内に浸透し、シリコン酸化膜を酸化させる酸化剤の役割を有する。しかし、導電体パターン３２の上部及び窒化膜スペーサ３４の外壁に、連続して酸化防止膜３６が形成されているために、前記酸化剤が導電体パターン３２に浸透することを効果的に防止する。従って、ＳＯＧ膜又はＢＰＳＧ膜の熱処理工程を実施する時に、導電体パターン３２が酸化されることを最少化することができる。したがって、従来に導電体パターン３２の酸化により頻繁に発生する金属リフティング、抵抗の増加、シリコン酸化膜のクラックなどのような工程不良を最少化することができる。
【００３７】
図１０に示すように、導電体パターン３２間に埋められているシリコン酸化膜４０と半導体基板３０上に露出する酸化防止膜３６をエッチングして、半導体基板３０の所定部位を露出させるコンタクトホール４２を形成する。続いて、コンタクトホール４２に導電物質を埋めて導電膜４４を形成することにより、半導体装置の配線を形成することもできる。
【００３８】
具体的に、導電体パターン３２間に埋められているシリコン酸化膜４０がエッチングされるように、シリコン酸化膜４０上の所定部位にフォトレジストパターンを形成する。続いて、フォトレジストパターンをエッチングマスクにして、シリコン酸化膜４０を異方性エッチングして導電体パターン４４の側壁及び半導体基板３０の上部に備えられる酸化防止膜３６が露出するようにする。シリコン酸化膜４０をエッチングする条件としては、窒化膜からなる酸化防止膜３６のエッチングが殆ど実施されないために、前記の方法により導電体パターン３２間に埋められているシリコン酸化膜４０のみをエッチングすることができる。
【００３９】
半導体基板上に形成されている酸化防止膜３６を異方性エッチングし、半導体基板３０と接触するコンタクトホールを形成する。エッチングを実施すると、図示したように、窒化膜スペーサ３４の側壁に形成されている酸化防止膜３６ａも一部エッチングされる。シリコン酸化膜４０及び酸化防止膜３６のエッチングは、インサイチュ（ｉｎ−ｓｉｔｕ）により実施することができる。
【００４０】
従って、微細な間隔を有する導電体パターン間にボイドなどが発生されない平坦なシリコン酸化膜を形成することができる。また、シリコン酸化膜を形成する時、導電体パターンで導電体の役割を有する金属膜パターンの酸化を防止することができる。
【００４１】
図１１乃至図１９は、本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【００４２】
図１１に示すように、ゲート、キャパシタコンタクト領域からなったトランジスターが形成されている半導体基板１００上にキャパシタコンタクト領域と接触する複数の導電体パターン１０２を内部に含む絶縁膜１０４を形成する。
【００４３】
具体的に、素子分離工程例えば、シリコン部分酸化（ＬＯＣＯＳ）工程により半導体基板上にフィールド酸化膜を形成し、基板を活性領域（ａｃｔｉｖｅ  ａｒｅａ）と素子分離領域（ｆｉｅｌｄ  ａｒｅａ）に区分する。続いて、基板の活性領域上にトランジスターを形成する。即ち、熱酸化法（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）に活性領域の表面に薄いゲート酸化膜を成長させた後、その上部にワードラインに提供されるトランジスターのゲート（図示せず）を形成する。望ましくは、ゲートは通常のドーピング工程、例えば、拡散工程、イオン注入工程又はインサイチュドーピング工程により高濃度の不純物にドーピングされたポリシリコン層とタングステンシリサイド層が積層されたポリサイド構造で形成される。また、ゲートをマスクに利用して不純物をイオン注入することにより、活性領域の表面にトランジスターのソース／ドレーン領域を形成する。ドーピング領域のうちの一つは、キャパシタのストレージ電極が接触するキャパシタコンタクト領域であり、他の一つはビットラインが接触するビットラインコンタクト領域である。続いて、トランジスター及び基板上に絶縁膜を蒸着し、これをフォトリソグラフィ工程によりエッチングして、ソース／ドレーン領域を各々露出させる。結果物の全面にドーピングされたポリシリコン層を蒸着し、これをパターニングしてソース／ドレーン領域に各々接触する導電体パターン１０２を形成する。
【００４４】
導電体パターン１０２及び基板上に平坦化特性が優れるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）又はＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）を蒸着して絶縁膜１０４を形成した後、リフロー、エッチバック又は化学機械的研磨（ＣＭＰ）工程により平坦化させる。
【００４５】
図１２に示すように、結果物上に金属物質を蒸着した金属層とシリコン窒化膜を手順に形成する。続いて、シリコン窒化膜及び金属層をパターニングしてビットライン構造物１０６を形成する。
【００４６】
具体的に、チタン（Ｔｉ）又はチタンナイトライド（ＴｉＮ）などのようなバリア金属層をまず形成させた後、タングステンのような金属層を約１０００〜１２００Åの厚さに蒸着する。その上に、窒化膜を約１８００〜２０００Åの厚さに蒸着する。前記窒化膜はＰＥ−ＣＶＤ方式により４００乃至６００℃の温度下で形成される。続いて、フォトリソグラフィ工程により窒化膜を窒化膜パターン１０６ｂで形成する。また、窒化膜パターン１０６ｂをハードマスクにして金属層をパターニングしてビットライン１０６ａ及び窒化膜パターン１０６ｂを含むビットライン構造物１０６を形成する。この時、ビットライン構造物１０６は前記導電体パターン１０２間空間の上部に位置しながらライン形で形成される。
【００４７】
図１３に示すように、ビットライン構造物１０６の側壁に窒化膜スペーサ１０８を形成する。窒化膜スペーサ１０８は後続工程により下部の導電体パターン１０２と導通する自己整合されたコンタクトホールを形成させるための膜である。
【００４８】
具体的に、ビットライン構造物１０６の側壁と上部及び絶縁膜の上部面に連続的に窒化膜を形成する。窒化膜は減圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成する。また、ビットライン構造物１０６の側壁のみ窒化膜が残留するように、窒化膜を異方性エッチングして窒化膜スペーサ１０８を形成する。
【００４９】
図１４に示すように、ビットライン構造物１０６の上部面、窒化膜スペーサ１０８の外壁及び絶縁膜１０４の上部面に連続的に酸化剤の浸透を防止するための酸化防止膜１１０を形成する。酸化防止膜１１０は後続工程によりビットライン１０６ａが酸化することを防止するために形成される。
【００５０】
具体的に、ビットライン構造物１０６の上部面、窒化膜スペーサ１０８の外壁及び絶縁膜１０４の上部面に連続的に窒化物を蒸着して酸化防止膜を形成する。酸化防止膜１１０は３０乃至５００Åの厚さで形成する。この時、酸化防止膜１１０は減圧化学気相蒸着方法（ＬＰ−ＣＶＤ）、プラズマ方式（ＰＥ−ＣＶＤ）又は常圧化学気相蒸着方法（ＡＰ−ＣＶＤ）により蒸着することができる。
【００５１】
図１５に示すように、酸化防止膜１１０が形成されているビットライン構造物１０６を埋めながら流動性酸化膜をコーティングして流動性酸化膜１１２を形成する。流動性酸化膜１１２はＳＯＧ膜又はＢＰＳＧ膜を含む。
【００５２】
ＳＯＧ膜は前述したように、スピンコーティングにより形成されるために、ビットライン構造物１０６の間隔が狭くても、ボイドを発生させずに、均一な膜を形成することができる。また、ＢＰＳＧもギャップフィル特性が良好して均一な膜で形成することができる。
【００５３】
図１６に示すように、前記流動性酸化膜１１２を熱処理してシリコン酸化膜１１４で形成する。
【００５４】
具体的に、ＳＯＧ膜の熱処理は５０乃至４５０℃の温度範囲下で、予備ベーキングしてＳＯＧ膜を固化させ、続いて酸素、水蒸気又は酸素と水蒸気の混合雰囲気で１０乃至１２０分間４００乃至１０００℃の温度範囲下で主ベーキング工程を実施する。主ベーキング工程を実施すると、ＳＯＧ膜のＳｉ−Ｎ又はＳｉ−Ｈ結合はＳｉ−Ｏ結合に置換され、これによりＳＯＧ膜がシリコン酸化膜１１４で形成する。ＳＯＧ膜を熱処理して形成されるシリコン酸化膜１１４は化学気相蒸着（ＣＶＤ）により形成されたシリコン酸化膜と類似である特性（例えば、エッチング率）を有する。
【００５５】
前記ＳＯＧ膜代りにＢＰＳＧ膜を使用して形成する場合には、酸素ガス又は水蒸気を含む雰囲気で１０乃至１２０分間熱処理して実施する。熱処理は６００乃至９００℃の温度範囲下で実施される。熱処理によりＢＰＳＧ膜は平坦なシリコン酸化膜１１４で形成される。
【００５６】
前述したように、ビットライン構造物１０６の上部及び窒化膜スペーサ１０８の外壁に連続して形成されている酸化防止膜１１０は、流動性酸化膜１１２を熱処理する時使用される酸素又は水蒸気が前記ビットライン１０６ａに浸透することを防止する。従って、従来に頻繁に発生するビットライン１０６ａのリフティング、抵抗の増加、シリコン酸化膜１１４のクラックなどのような工程不良を最少化することができる。
【００５７】
前述した段階により、シリコン酸化膜を形成した以後に、シリコン酸化膜１１４を平坦化する工程をさらに実施する。また、平坦化工程はＳＯＧ膜を予備ベーキングした以後に進行することができ、主ベーキングまで実施した以後に進行することもできる。平坦化工程は化学機械的研磨工程又は全面エッチングを実施して達成することができる。平坦化工程を実施する場合には、平坦化により除去されるシリコン酸化膜１１４の厚さを考慮してシリコン酸化膜１１４を形成しなければならない。
【００５８】
図１７に示すように、シリコン酸化膜１１４ａの所定部位を異方性エッチングしてビットライン構造物１０６側壁及び絶縁膜１０４上部面に形成された酸化防止膜１１０が露出する予備ベーキング１１６を形成する。
【００５９】
具体的に、シリコン酸化膜１１４ａ上に、ビットライン構造物１０６間に該当する上部面がオープンされるフォトレジストパターンを形成する。また、フォトレジストパターンをエッチングマスクにしてシリコン酸化膜１１４ａを異方性エッチングする。シリコン酸化膜１１４ａをエッチングする時、窒化膜に形成される酸化防止膜１１０は殆どエッチングされないために、ビットライン構造物１０６側壁及び絶縁膜上部面に形成された酸化防止膜１１０が露出する予備コンタクトホール１１６が形成される。
【００６０】
図１８に示すように、予備コンタクトホール１１６の底面に露出する酸化防止膜１１０を異方性エッチングし、連続的に絶縁膜１０４を異方性エッチングして導電体パターンの上部面を露出させるコンタクトホール１１８を形成する。酸化防止膜１１０を異方性エッチングすると、示したように窒化膜スペーサ３４の側壁に形成されている酸化防止膜１１０ａも一部エッチングされる。
【００６１】
この時、図１７で説明したように、シリコン酸化膜１１４をエッチングして予備コンタクトホールを形成する段階と、酸化防止膜１１０及び絶縁膜１０４をエッチングしてコンタクトホール１１８を形成する段階はインサイチュにより進行することができる。
【００６２】
図１９に示すように、コンタクトホール１１８に導電物質を埋めて導電膜１２０を形成する。従って、ＤＲＡＭ装置でビットライン構造物１０６内のビットライン１０６ａとショートされずに、導電体パターン１０２と導通する配線を形成することができる。
【００６３】
図２０乃至図２８は、本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【００６４】
図２０に示すように、前記の図１１乃至図１２で説明したとおりに、工程を実施してキャパシタコンタクト領域と接触する複数の導電体パターン１３２を内部に含む絶縁膜１３４を形成する。続いて、複数の導電体パターン１３２の間空間の上部に該当する位置にライン形にビットライン構造物１３６を形成する。ビットライン構造物１３６は金属膜パターンからなるビットライン１３６ａと窒化膜パターン１３６ｂが手順に積層されている複合膜パターンで形成される。また、ビットライン構造物１３６に含まれる窒化膜パターン１３６ｂはＰＥ−ＣＶＤ方式により窒化膜を蒸着し、パターニングして形成される。
【００６５】
図２１に示すように、ビットライン構造物１３６の側壁に窒化膜スペーサ１３８を形成する。窒化膜スペーサ１３８は後続工程により下部の導電体パターン１３２と導通する自己整合されたコンタクトホールを形成させるための膜である。
【００６６】
具体的に、ビットライン構造物１３６の側壁と上部及び絶縁膜の上部面に、連続的に窒化膜を形成する。窒化膜は減圧化学気相蒸着法（ＬＰ−ＣＶＤ）により形成する。また、ビットライン構造物１３６の側壁のみ窒化膜が残留するように、窒化膜を異方性エッチングして窒化膜スペーサ１３８を形成する。
【００６７】
図２２に示すように、ビットライン構造物１３６の窒化膜スペーサ１３８をマスクにし、下部の絶縁膜１３４を異方性エッチングして導電体パターン１３２の上部面が露出する第１予備コンタクトホール１４０を形成する。絶縁膜１３４ａを異方性エッチングすると、露出されている窒化膜スペーサ１３８は殆どエッチングされないので、第１予備コンタクトホール１４０はビットライン構造物１３６間の絶縁膜１３４ａがエッチングされた形状を有する。
【００６８】
図２３に示すように、第１予備コンタクトホール１４０の側面、底面及びビットライン構造物１３６の上部面に連続的に酸化剤の浸透を防止するための酸化防止膜１４２が形成される。酸化防止膜１４２は後続工程によりビットライン構造物１３６ａが酸化されることを防止するために形成される。
【００６９】
酸化防止膜１４２は３０乃至５００Åの厚さで形成する。この時、酸化防止膜１４２は減圧化学気相蒸着方法（ＬＰ−ＣＶＤ）、プラズマ方式（ＰＥ−ＣＶＤ）又は常圧化学気相蒸着（ＡＰ−ＣＶＤ）により蒸着することができる。
【００７０】
図２４に示すように、酸化防止膜１４２が形成されている第１予備コンタクトホール１４０及びビットライン構造物１３６を埋めながら流動性酸化膜１４４を形成する。流動性酸化膜１４４はＳＯＧ膜又はＢＰＳＧ膜を含む。
【００７１】
図２５に示すように、前記流動性酸化膜１４４を熱処理してシリコン酸化膜１４６で形成する。
【００７２】
具体的に、ＳＯＧ膜の熱処理は５０乃至４５０℃の温度範囲下で、予備ベーキングしてＳＯＧ膜を固化させ、続いて酸素、水蒸気又は酸素と水蒸気の混合雰囲気で１０乃至１２０分間４００乃至１０００℃の温度範囲下で主ベーキング工程を実施する。主ベーキング工程を実施すると、ＳＯＧ膜がシリコン酸化膜１４６で形成する。
【００７３】
前記ＢＰＳＧ膜を使用して形成する場合には、酸素ガス又は水蒸気を含む雰囲気で１０乃至１２０分間熱処理して実施する。熱処理は６００乃至９００℃の温度範囲下で実施される。
【００７４】
流動性酸化膜１４４の熱処理時に提供される酸素は、酸化防止膜１４２が形成されることによりビットライン構造物１３６ａに浸透することが困難である。従って、従来に頻繁に発生するビットラインのリフティング、抵抗の増加、シリコン酸化膜のクラックなどのような工程不良を最少化することができる。
【００７５】
シリコン酸化膜を形成する段階以後に、シリコン酸化膜１４６を平坦化する工程をさらに実施する。また、平坦化工程はＳＯＧ膜を予備ベーキングした以後に進行することができ、主ベーキングまで実施した以後に進行することもできる。平坦化工程は化学機械的研磨工程又は全面エッチングを実施して達成することができる。平坦化工程を実施する場合には、平坦化により除去されるシリコン酸化膜１４６の厚さを考慮してシリコン酸化膜１４６を形成しなければならない。
【００７６】
図２６に示すように、シリコン酸化膜１４６ａの所定部位を異方性エッチングして窒化膜スペーサ１３８の側壁及び導電体パターン１３２の上部面に形成された酸化防止膜１４２が露出される第２予備コンタクトホール１４８を形成する。
【００７７】
具体的に、シリコン酸化膜１４６ａ上に、ビットライン構造物１３６間に該当される上部面がオープンされるように、フォトレジストパターンを形成する。また、フォトレジストパターンをエッチングマスクにしてシリコン酸化膜１４６ａを異方性エッチングする。シリコン酸化膜１４６ａをエッチングする時、窒化膜で形成される酸化防止膜１４２は殆どエッチングされないために、窒化膜スペーサ１３８の側壁及び導電体パターン１３２の上部面に形成された酸化防止膜１４２が露出される第２予備コンタクトホール１４８が形成される。
【００７８】
図２７に示すように、第２予備コンタクトホール１４８の底面に露出される酸化防止膜１４２を異方性エッチングし、導電体パターン１３２の上部面を露出させるコンタクトホール１５０を形成する。
【００７９】
この時、図２６で説明したように、シリコン酸化膜１４６ａをエッチングして第２予備コンタクトホール１４８を形成する段階と、酸化防止膜１４２をエッチングしてコンタクトホール１５０を形成する段階はインサイチュにより進行することができる。
【００８０】
前記のように、導電体パターン１３２を露出させる第１予備コンタクトホール１４０を予め形成することにより、コンタクトホール１５０を形成する時に、シリコン酸化膜１４６ａと酸化防止膜１４２をエッチングする二つ段階のみを経る。酸化防止膜をエッチングした以後に、再び絶縁膜をエッチングする工程を実施しないので、エッチング工程が単純化される。また、酸化防止膜が完全にエッチングされない状態で絶縁膜をエッチングする場合に、前記残留している酸化防止膜により絶縁膜がエッチングされない不良を防止することができる。
【００８１】
図２８に示すように、コンタクトホール１５０に導電物質を埋めて導電膜１５２を形成する。従って、ビットライン構造物１３６内のビットライン１３６ａとショートされずに、導電体パターン１３２と導通する配線を形成する。
【００８２】
前述したＤＲＡＭ装置の配線形成方法によると、微細な間隔を有するビットライン構造物間にボイドを形成せずに、平坦なシリコン酸化膜を形成することができる。また、ビットラインの酸化を防止しながらＤＲＡＭ装置の配線を形成することができる。
【００８３】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【００８４】
【発明の効果】
本発明によると、微細な間隔を有して配置されているパターン間のボイドを形成せずに絶縁させるシリコン酸化膜を形成することができる。また、微細な間隔を有して配置されているパターンの酸化を防止しながらシリコン酸化膜を形成することができる。
【図面の簡単な説明】
【図１】  従来の方法により微細なパターン間を絶縁させるシリコン酸化膜を形成する方法を説明するための断面図である。
【図２】  従来の方法により微細なパターン間を絶縁させるシリコン酸化膜を形成する方法を説明するための断面図である。
【図３】  従来の方法により微細なパターン間を絶縁させるシリコン酸化膜を形成する方法を説明するための断面図である。
【図４】  従来の方法により微細なパターン間を絶縁させるシリコン酸化膜を形成する方法を説明するための断面図である。
【図５】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図６】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図７】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図８】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図９】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図１０】  本発明の一実施形態による半導体装置でシリコン酸化膜を形成する方法を説明するための断面図である。
【図１１】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１２】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１３】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１４】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１５】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１６】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１７】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１８】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図１９】  本発明の一実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２０】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２１】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２２】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２３】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２４】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２５】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２６】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２７】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【図２８】  本発明のまた他の実施形態によるＤＲＡＭ装置で微細パターン間を絶縁するシリコン酸化膜を含む配線形成方法を示す断面図である。
【符号の説明】
３０、１００、    半導体基板
３２、１０２、１３２    導電体パターン
１０６、１３６    ビットライン構造物
３４、１０８、１３８    窒化膜スペーサ
３６、１１０、１４２    酸化防止膜
３８、１１２、１４４    流動性酸化膜
４０、１１４、１４６    シリコン酸化膜
４２、１５０    コンタクトホール
【図１】
0004125562.tif 000002
【図２】
0004125562.tif 000003
【図３】
0004125562.tif 000004
【図４】
0004125562.tif 000005
【図５】
0004125562.tif 000006
【図６】
0004125562.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004125562.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0004125562.tif 000018
【図１８】
0004125562.tif 000019
【図１９】
0004125562.tif 000020
【図２０】
0004125562.tif 000021
【図２１】
0004125562.tif 000022
【図２２】
0004125562.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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