(57)【特許請求の範囲】
【請求項１】
隣接した領域に論理デバイスとＤＲＡＭデバイス・アレイとを備える半導体装置の製造方法であって、
（ａ）平坦面を有する単結晶基板であって隣接する第１の面領域と第２の面領域を含むＳＯＩ基板を与える工程と、
（ｂ）前記ＳＯＩ基板上の第１の面領域のシリコン薄層を除去し絶縁物層から下方の単結晶バルク領域に向かって複数のトレンチを形成する工程と、
（ｃ）前記トレンチにカラーを形成したのち該トレンチの底部に埋め込みプレートを形成し、前記トレンチ内に誘電体を形成する工程と、
（ｄ）前記トレンチにドープトシリコンを充填したのちドープトシリコン層を掘り下げ、前記カラーの上部を除去して前記ドープトシリコン層と前記単結晶バルク領域との間にストラップ接続を形成する工程と、
（ｅ）掘り下げられた前記ドープトシリコン層上にトレンチ上部酸化物層を付着する工程と、
（ｆ）前記第１の面領域に残る前記絶縁物層の下方の単結晶バルク領域にゲート酸化物を導入してアレイ・ゲートを形成する工程と、
（ｇ）前記トレンチ上部酸化物層上にポリシリコン・アレイ・ゲート導体領域を形成する工程と、
（ｈ）前記第１の面領域に残る前記絶縁物層の下方の単結晶バルク領域のうちの一部の領域にトレンチを形成し絶縁材料を充填して分離トレンチを形成する工程と、
（ｉ）前記ポリシリコン・アレイ・ゲート導体領域にワードライン導体を形成する工程と、
（ｊ）前記第１の面領域から前記絶縁物層を除去したのち、前記単結晶バルク領域にビットライン拡散部を形成し、前記カラーの上端に隣接してノード拡散部を形成する工程と、
（ｋ）前記単結晶バルク領域への導電路を与えるアレイ・コンタクトを形成する工程と、
（ｌ）前記ＳＯＩ基板上の第２の面領域内に論理デバイスを形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、半導体デバイスの分野に関し、より具体的には、バルク半導体領域と、シリコン・オン・インシュレータ（ＳＯＩ）の領域との両方を有する半導体基板に関する。半導体基板は、さらに、埋込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスと、論理デバイスとを有している。ＤＲＡＭデバイスは、バルク領域に形成されており、論理デバイスは、ＳＯＩ領域に形成されている。ドープトポリシリコンが、マスクとして用いられて、バルク領域に分離トレンチおよび／または蓄積トレンチを形成する。本発明は、また、前述した構造を製造する方法に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリすなわちＤＲＡＭは、半導体メモリの一種であり、金属・酸化物・半導体（ＭＯＳ）集積回路上のコンデンサに、情報がデータビットとして蓄積される。各ビットは、典型的に、コンデンサとトランジスタとからなる記憶セルに、多量の電荷として蓄積される。電荷漏洩の故に、コンデンサは、徐々に放電し、メモリは情報を失う。したがって、情報を保存するためには、メモリは、周期的にリフレッシュされなければならない。この不便さにもかかわらず、その高密度および低価格の故に、ＤＲＡＭは非常に普及しているメモリ技術である。
【０００３】
【発明が解決しようとする課題】
従来の半導体ＤＲＡＭデバイスは、ｐ形またはｎ形の材料よりなるウェハ内に、ｐ形またはｎ形の材料よりなるウェルを打込むことによって、バルク半導体基板材料内に形成される。次に、周知の方法を用いて、ゲートおよびソース／ドレイン拡散部が作製される。これらは、金属・酸化物・半導体電界効果トランジスタ、すなわちＭＯＳＦＥＴとして知られているデバイスを形成する。チップが、ｐ形およびｎ形の半導体を用いている場合には、コンプリメンタリ金属・酸化物半導体（ＣＭＯＳ）チップとして知られている。これらの種類のデバイスの各々は、互いに電気的に分離されて、回路の短絡を避けなければならない。多数のＦＥＴの電気的分離には、比較的大きい面積が必要とされる。このことは、全体サイズの縮小および大集積度といった現在の傾向に対しては、不所望である。さらに、他のＦＥＴおよびバルク基板に対するソース／ドレイン拡散部の物理的接近性の故に、寄生容量および接合容量の問題が発生する。これらの問題は、より大きな回路密度に必要なサイズに、回路をスケールダウンしようとするときに、より多く発生する。
【０００４】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、これらの問題を軽減するために、広く用いられてきた。しかし、ＳＯＩ技術は、自己加熱，放電感受性，低耐圧，ダイナミック・フローティング・ボディ効果の問題に苦しんでいる。これら問題は、また、パスゲート・デバイスとスレショルド電圧の厳格な制御を要求するデバイスとに対し、問題を与える。いわゆる“フローティング・ボディ効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）”は、デバイスのボディが一定の電位に接続されず、したがってデバイスが、デバイスの履歴に基づいて、電荷を帯びる場合に、発生する。フローティング・ボディ効果は、デバイスの信頼性に大きな影響を与える。
【０００５】
ある種類の半導体メモリは、フローティング・ボディ効果の影響を受けやすい。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）においては、情報は、ＭＯＳ回路内のコンデンサに蓄積される。したがって、ＤＲＡＭでは、フローティング・ボディ効果は、特に有害である。というのは、蓄積コンデンサからの電荷漏洩を阻止するためには、関連するトランジスタは、“オフ”状態に留まることが重要だからである。
【０００６】
ＳＯＩに固有の他の問題は、（例えば、アプリケーションをデカップリングするための）大容量のコンデンサの作製が、非常に難しい。というのは、ＳＯＩの固有の目的は、接合容量を低減することにあるからである。ＳＯＩ拡散容量は、バルク技術に対して小さいので、デカップリング・コンデンサを得るために拡散を使用することは、ＳＯＩにとって実際的でない。
【０００７】
したがって、高性能支援デバイスのためのＳＯＩの領域を、低漏洩メモリ・アレイのための隣接バルク・デバイスと組合わせる必要性が存在する。
【０００８】
【課題を解決するための手段】
本発明は、埋込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および論理デバイスを含み、ＤＲＡＭデバイスがバルク領域に形成され、論理デバイスがＳＯＩ領域に形成され、バルク領域内に、分離および／または蓄積トレンチを形成するために、ドープトポリシリコンが用いられているバルク／ＳＯＩハイブリッド半導体基板を開示する。本発明は、また、このような構造を製造する方法に関する。
【０００９】
本発明は、ほぼ平坦な面を有する単結晶基板と、シリコン・オン・インシュレータ領域を有する、前記平坦面上の第１の面領域と、単結晶バルク領域である、前記平坦面上の第２の面領域と、シリコン・オン・インシュレータ内に形成された埋込み論理デバイスと、単結晶バルク領域内に形成された埋込みメモリ・デバイスと、単結晶バルク領域内の蓄積トレンチとを備える半導体装置を提供する。
【００１０】
本発明はほぼ平坦な面を有する単結晶基板と、シリコン・オン・インシュレータ領域を有する、平坦面上の第１の面領域と、平坦面とほぼ同一の単結晶バルク領域である、平坦面上の第２の面領域と、単結晶バルク領域内の少なくとも１つの深いトレンチと、単結晶バルク領域内に形成されたメモリ・デバイス・アレイと、平坦面上の第１の面領域に形成された少なくとも１つの論理デバイスと、各メモリ・デバイスおよび論理デバイスに接続された電気コンタクトと、第１の面領域に付着された絶縁材料とを備える半導体装置を提供する。
【００１１】
本発明は、また、ほぼ平坦な面を有する単結晶基板を与える工程と、平坦面上の第１の面領域に、シリコン・オン・インシュレータ領域を形成する工程と、平坦面上の第２の面領域に、単結晶バルク領域を形成する工程と、シリコン・オン・インシュレータ内に埋込み論理デバイスを形成する工程と、単結晶バルク領域内に埋込みメモリ・デバイスを形成する工程と、単結晶バルク領域内にトレンチを形成する工程とを含む半導体装置の製造方法を開示する。
【００１２】
【発明の実施の形態】
本発明は、シリコン・オン・インシュレータ基板上に、埋込みＤＲＡＭアレイを製造する方法および装置を開示する。
【００１３】
図１において、標準的なシリコン・オン・インシュレータ（ＳＯＩ）基板が与えられる。標準的なＳＯＩは、ほぼ平坦な上面を有する単結晶半導体基板１０であり、平坦面上の第１の面領域内の絶縁酸化物層１４および薄い半導電性層１６と、結晶バルク領域１２とを有している。結晶バルク領域１２は、平坦面と実質的に同じ結晶構造を有する単結晶領域である。絶縁酸化物層１４は、代表的には、酸化シリコンである。結晶バルク領域１２は、通常はシリコンである単結晶半導体材料である。基板は、次のような種々の方法で作製することができる。すなわち、シリコンに酸化物を注入する方法（ＳＩＭＯＸ）であり、この方法では、バルクウェハは、大ドーズ量の酸素が高エネルギー注入される。あるいは、ボンドおよびエッチバック法（ＢＥ−ＳＯＩ）であり、この方法では、２つのバルク・ウェハが、面に酸化物を成長させ、ドーパント・プロファイルを、２つのウェハの一方に組入れて、マーカー層として作用させ、２つの酸化物面を、互いに接合して、２つのウェハの一方を、マーカードーパント層までエッチバックする。あるいは、“スマート・カット（ｓｍａｒｔ  ｃｕｔ）”として知られる方法であり、この方法では、第１のウェハを第２のウェハに接合する前に、２つのウェハの一方に水素注入を行い、２つのウェハを互いに接合し、２つのウェハの一方の過剰なシリコンを、シリコン構造内の水素を用いて、クラック・オフして、適切なレベルでクラッキングを生じさせる。あるいは、ＳＯＩを作製する他の適切な方法である。
【００１４】
ＳＯＩ基板が作製されると、二酸化シリコンよりなる薄い（代表的には、５ｎｍ〜１０ｎｍの範囲）パッド酸化物層１８（図２参照）を、シリコンの薄層上に付着または成長させる。研磨停止層、この場合には、窒化シリコン層２０（代表的に、約１００ｎｍの厚さ）を、薄いパッド酸化物層１８上に付着させる。
【００１５】
図３に示すように、結晶バルク領域１２を、２つの領域、すなわち、ＤＲＡＭアレイ２４になる結晶バルク領域の第１の部分と、ＳＯＩ領域２６になる第２の部分とに分割する。第２の部分は、高性能支援論理ＣＭＯＳデバイスを含む。ＤＲＡＭアレイ２４の部分を、さらに、通常の処理方法を用いて、深いトレンチ分離の領域に処理する。深いトレンチ分離の領域は、ＤＲＡＭデバイスが最終的に設けられるアレイ内に、形成される。
【００１６】
深いトレンチ形成のプロセスは、パッド膜層（すなわち、パッド酸化物層１８，窒化シリコン層２０）と、ＳＯＩ層１６との除去で開始される。既知の方法を用いて、ｐ形ウェル８１を、拡散領域４３に形成する（図３）。次に、ボロシリケートガラス（ホウケイ酸ガラス（ＢＳＧ））層（図示せず）を用いて、深いトレンチ３２をパターニングする。ＢＳＧ層を平坦化する。これにより、ＤＲＡＭアレイのエッジでの２５０ｎｍ段差を滑らかにして、深いトレンチ３２をパターニングするために用いられるリソグラフィを行うことを容易にする。通常の方法を用いて、深いトレンチの開口２２を形成する。トレンチ開口は、ＢＳＧ層および酸化物層１４を経て、結晶バルク領域１２内に延びている。これらのトレンチ３２は、代表的には、フォトレジスト材料（図示せず）を用いて、領域をリソグラフィで定め、定められた領域をエッチングすることにより形成する。ＢＳＧ層および埋込み酸化物（ＢＯＸ）層１４を経て、材料をエッチングし、エッチングを、結晶バルク領域１２の上部で停止する。これらの開口は、ＤＲＡＭ製品などの中に、アレイ・ブロックを形成する。二酸化シリコンよりなる絶縁物層１４は、ＢＳＧ層と絶縁物層１４との間のエッチング選択性の故に、ＢＳＧ層を除去した後は、埋込み酸化物層１４として残る。
【００１７】
各深いトレンチ３２に、カラー３０を設ける。各カラー３０は、二酸化シリコン絶縁材料で形成する。カラーを形成した後に、各深いトレンチの底部に、ヒ素（Ａｓ）またはリン（Ｐ）を拡散することによって、ｎ+ 埋込みプレート７６ｂを形成する。二酸化シリコン（ＳｉＯ2 ），窒化シリコン（ＳｉＮ），またはオキシ窒化シリコン（ＳｉＯＮ）よりなる薄いノード誘電体（例えば、２〜１０ｎｍ）を、トレンチ内に形成する。これは、トレンチ・コンデンサのための誘電体である。
【００１８】
次に、図４に示すように、ＤＲＡＭアレイ２４内に、残りの蓄積コンデンサと垂直ゲートとの形成を行う。すべての深いトレンチ３２を、ドープトポリシリコン４５で充てんする。このドープトポリシリコンは、トレンチ・コンデンサの内部電極として働く。次に、各深いトレンチ３２内のドープトポリシリコン４５の層を、掘り下げる。カラーの上部を、ウェット・エッチング（例えば、フッ化水素酸（ＨＦ）を用いて）で、除去し、ドープトポリシリコン４５と結晶バルク領域１２との間にストラップ接続を形成し、掘り下げられた各ドープトポリシリコン層４５上に、トレンチ上部酸化物（ＴＴＯ）層４０を付着する。ＤＲＡＭアレイ２４内の各拡散領域４３内に、ゲート酸化物を導入して、アレイゲート４２を形成する。次の工程では、ポリシリコン・アレイ・ゲート導体領域４４を、各深いトレンチ３２上に付着し、既知のエッチング方法を用いて、それらの上面を掘り下げる。ＤＲＡＭアレイ２４内の他の箇所では、ＢＯＸ層１４が、各拡散領域４３を覆う。オキシ窒化シリコン（ＳｉＯＮ）層４６を、多数の酸化工程の際に、窒化物研磨停止層２０の上面に成長させることができる。多数の付着工程およびエッチング工程の際に、ＤＲＡＭアレイ領域２４とＳＯＩ領域２６との間に、窒化物またはポリシリコンよりなる垂直スペーサ４７を形成することができる。
【００１９】
次に、ＤＲＡＭアレイ内にアクティブ領域を定める。図５において、通常のリソグラフィおよびエッチング方法を用いて、ＤＲＡＭアレイ２４内の特定の拡散領域４３に浅い分離トレンチ５２を定める。充てん材料５４、代表的には二酸化シリコンを、浅いトレンチ５２内に付着する。充てんされた浅いトレンチ５２の面を、標準的な方法（すなわち、化学機械研磨（ＣＭＰ））を用いて、平坦化する。次に、充てんされた浅いトレンチ５２の面を再び掘り下げまたはエッチバックして、ＤＲＡＭアレイ領域２４内のゲート・ポリシリコン４４を除去する。
【００２０】
他の実施例では、浅いトレンチ分離を、論理領域に同時に形成することができる。この方法は、ＤＲＡＭアレイ内の酸化物の掘り込みエッチング工程の間に、論理領域内の浅いトレンチ分離を保護するための余分のブロックアウト・マスクを必要とする。しかし、この工程では、論理領域の浅いトレンチ分離をパターニングするための余分なマスクを使用することは要求されない。
【００２１】
次に、ワードライン導体６０を形成する工程を説明する。ワードライン導体６０は、アドレスラインまたはデータラインである。これらラインは、チップの全ピン総数を低減して、小形化を図るのに有用である。図６には、ポリサイド・ゲート・スタック６７が示されている。このスタックは、断面で示されるワードライン導体６０の一部を示している。ドープトポリシリコン層６２を付着し、続いて、ケイ化タングステン（ＷＳｉ2 ）層６８、および窒化シリコン（ＳｉＮ）層６４を付着すると、ポリサイド・ゲート・スタック６７が形成される。あるいはまた、ケイ化タングステンの代わりに、他のケイ化高融点金属を用いることができる。ポリシリコン層６２とケイ化タングステン（すなわち金属）層６８との組合わせは、ポリサイド層６５として知られる複合層を与える。これらの層６２，６８を、既知のリソグラフィ技術および反応性イオンエッチング（ＲＩＥ）を用いて、パターニングして、ポリサイド・ゲート・スタック６７を定める。次に、窒化シリコン・スペーサ６９を、ワードライン６０を形成するポリサイド・ゲート・スタック６７の側壁に形成する。
【００２２】
図７および図８に示すように、ＢＯＸ層１４を、選択された拡散領域４３から除去する。浅いｎ形拡散部８３ａ，８３ｂを、深いｐ形ウェル８１内に形成する。トレンチ・ポリシリコン４５からのｎ形ドーパント（例えば、ヒ素またはリン）の外方拡散によって、ノード拡散部を形成する。これらのｐ形およびｎ形領域は、ＤＲＡＭアレイＭＯＳＦＥＴ内の必要な要素を形成する。必要な要素には、ビットライン拡散部８３ａ，ノード拡散部８３ｂ，転送デバイス・チャネル８１ａが含まれる。
【００２３】
次に、ＤＲＡＭアレイ２４へのコンタクト７０（図７）を、全ＤＲＡＭアレイ領域２４上に、窒化シリコン層７２を最初に付着させることによって、形成する。次に、ボロホスホシリケートガラス（ＢＰＳＧ）層７４を、ＤＲＡＭアレイ領域２４上に付着させる。次に、化学機械研磨（ＣＭＰ）工程で、ＢＰＳＧ層７４を平坦化する。拡散領域４３への導電路を与えるアレイ・コンタクト７０を、形成できる。まず、アレイ・コンタクト開口を、リソグラフィおよび反応性イオンエッチング（ＲＩＥ）の既知の技術を用いて形成する。次に、ドープトポリシリコン層を付着し、ＣＭＰによってパターニングして、アレイ・コンタクト７０を形成する。
【００２４】
基板１０のＳＯＩ領域２６に戻る。図８において、代表的な論理デバイス８２の形成は、ＳＯＩ領域２６の浅いトレンチ分離８０の形成により開始する。浅いトレンチ分離８０を、二酸化シリコン層８１で充てんする。残りのシリコン・アイランドのいくつかの中に、ｐ形シリコン・ウェル８４を形成する。また、ゲート・ポリシリコン・スタック８７を、ｐ形シリコン・ウェル８４上に形成する。ゲート・ポリシリコン・スタック８７を、さらに、絶縁スペーサ８９によって取り囲む。ｐ形シリコンにｎ形ドーパントを注入することによって、拡散接合８６を、ｐ形シリコン・ウェル８４内に形成する。また、ｎ形シリコンにｐ形ドーパントを注入することによって、ｎ形シリコン・ウェル内に、接合を形成する。最後に、ゲート・ポリシリコン・スタック８７および拡散部８６を、ケイ化コバルト（ＣｏＳｉ2 ）のようなケイ化物層８５によって被覆する。
【００２５】
図示しないが製造の最終工程は、窒化シリコン層およびホスホシリケートガラス（ＰＳＧ）層を付着して、平坦化し、論理領域内のゲートおよび拡散部への、およびＤＲＡＭアレイ内のアレイ・コンタクトへの金属（例えば、タングステン）スタッドを形成し、おそらくデュアルダマシン法で、ビットラインおよび局部相互接続部を形成し、残りの必要な相互接続部を形成するといった通常の終了工程を含んでいる。
【００２６】
以上、本発明の実施例を、説明のために説明したが、当業者には多くの変形，変更が明らかである。したがって、本発明の趣旨と範囲内にあるすべての変形，変更は、本発明に含まれる。
【００２７】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体装置であって、
（ａ）ほぼ平坦な面を有する単結晶基板と、
（ｂ）シリコン・オン・インシュレータ領域を有する、前記平坦面上の第１の面領域と、
（ｃ）単結晶バルク領域である、前記平坦面上の第２の面領域と、
（ｄ）前記シリコン・オン・インシュレータ領域内に形成された埋込み論理デバイスと、
（ｅ）前記単結晶バルク領域内に形成された埋込みメモリ・デバイスと、
（ｆ）前記単結晶バルク領域内のトレンチと、
を備える半導体装置。
（２）前記単結晶基板は、シリコン・ウェハである、上記（１）に記載の半導体装置。
（３）前記トレンチは、埋込み酸化物マスクにより形成される、上記（１）に記載の半導体装置。
（４）前記トレンチは、分離のために形成される、上記（１）に記載の半導体装置。
（５）前記トレンチは、蓄積のために形成される、上記（１）に記載の半導体装置。
（６）前記単結晶領域に形成された前記埋込みメモリ・デバイスは、ＤＲＡＭデバイスである、上記（１）に記載の半導体装置。
（７）前記第１の面領域内の前記トレンチは、浅いトレンチ分離領域を形成する、上記（４）に記載の半導体装置。
（８）前記第２の面領域内の前記トレンチは、深いトレンチ分離領域を形成する、上記（４）に記載の半導体装置。
（９）前記浅いトレンチ分離領域は、前記埋込み論理デバイスを含む領域内に形成される、上記（７）に記載の半導体装置。
（１０）前記シリコン・オン・インシュレータ領域内の前記埋込み論理デバイスと、
前記単結晶バルク領域内の前記埋込みメモリ・デバイスと、
ビットラインおよび局部相互接続部と、
外部接続部と、
への導電接続部をさらに備える、上記（１）に記載の半導体装置。
（１１）半導体装置であって、
（ａ）ほぼ平坦な面を有する単結晶基板と、
（ｂ）シリコン・オン・インシュレータ領域を有する、前記平坦面上の第１の面領域と、
（ｃ）前記平坦面と実質的に同一の単結晶バルク領域である、前記平坦面上の第２の面領域と、
（ｄ）前記単結晶バルク領域内の少なくとも１つの深いトレンチと、
（ｅ）前記単結晶バルク領域内に形成されたデバイス・アレイと、
（ｆ）前記平坦面上の前記第１の面領域に形成された少なくとも１つのデバイスと、
（ｇ）各デバイスに接続された電気コンタクトと、
（ｈ）前記第１の面領域に付着された絶縁材料と、
を備える半導体装置。
（１２）前記単結晶基板は、シリコン・ウェハである、上記（１１）に記載の半導体装置。
（１３）各深いトレンチは、カラーによって取り囲まれている、上記（１１）に記載の半導体装置。
（１４）前記カラーは、二酸化シリコンカラーである、上記（１３）に記載の半導体装置。
（１５）前記第１の面領域および前記第２の面領域に、複数のデバイスををさらに備え、前記第２の面領域のデバイスは、ＤＲＡＭデバイスであり、前記第１の面領域のデバイスは、論理デバイスである、上記（１１）に記載の半導体装置。
（１６）前記絶縁材料は、ボロホスシリケートガラスである、上記（１１）に記載の半導体装置。
（１７）前記第１の面領域は、前記第２の面領域に直接に接触している、上記（１１）に記載の半導体装置。
（１８）前記ＤＲＡＭデバイスは、アレイを形成する、上記（１５）に記載の半導体装置。
（１９）前記深いトレンチからのドープトポリシリコンの拡散によって、前記カラーに隣接して、ノード誘電体が形成されている、上記（１３）に記載の半導体装置。
（２０）半導体装置の製造方法であって、
（ａ）ほぼ平坦な面を有する単結晶基板を与える工程と、
（ｂ）前記平坦面上の第１の面領域に、シリコン・オン・インシュレータ領域を形成する工程と、
（ｃ）前記平坦面上の第２の面領域に、単結晶バルク領域を形成する工程と、
（ｄ）前記シリコン・オン・インシュレータ内に埋込み論理デバイスを形成する工程と、
（ｅ）前記単結晶バルク領域内に埋込みメモリ・デバイスを形成する工程と、
（ｆ）前記単結晶バルク領域内にトレンチを形成する工程と、
を含む半導体装置の製造方法。
（２１）前記単結晶基板は、シリコン・ウェハである、上記（２０）に記載の半導体装置の製造方法。
（２２）前記トレンチを、埋込み酸化物マスクにより形成する、上記（２０）に記載の半導体装置の製造方法。
（２３）前記トレンチを、分離のために形成する、上記（２０）に記載の半導体装置の製造方法。
（２４）前記トレンチを、蓄積のために形成する、上記（２０）に記載の半導体装置の製造方法。
（２５）前記単結晶領域に形成された前記埋込みメモリ・デバイスは、ＤＲＡＭデバイスである、上記（２０）に記載の半導体装置の製造方法。
（２６）前記第１の面領域内の前記トレンチは、浅いトレンチ分離領域を形成する、上記（２３）に記載の半導体装置の製造方法。
（２７）前記第２の面領域内の前記トレンチは、深いトレンチ分離領域を形成する、上記（２４）に記載の半導体装置の製造方法。
（２８）前記浅いトレンチ分離領域を、前記埋込み論理デバイスを含む領域内に形成する、上記（２６）に記載の半導体装置の製造方法。
【図面の簡単な説明】
【図１】本発明の製造方法の第１の工程における断面図である。
【図２】本発明の製造方法の第２の工程における断面図である。
【図３】本発明の製造方法の第３の工程における断面図である。
【図４】本発明の製造方法の第４の工程における断面図である。
【図５】本発明の製造方法の第５の工程における断面図である。
【図６】本発明の製造方法の第６の工程における断面図である。
【図７】本発明の製造方法の第７の工程における断面図である。
【図８】本発明の製造方法の第８および最後の工程における断面図である。
【符号の説明】
１０  単結晶半導体基板
１２  結晶バルク領域
１４  絶縁酸化物層
１６  半導電性層
１８  パッド酸化物層
２０  窒化シリコン層
２２  深いトレンチ開口
２４  ＤＲＡＭアレイ
２６  ＳＯＩ領域
３０  カラー
３２  深いトレンチ
４０  トレンチ上部酸化物層
４２  アレイゲート
４３  拡散領域
４４  ポリシリコン・アレイ・ゲート導体領域
４５，６２  ドープトポリシリコン
５２  浅いトレンチ
６０  ワードライン導体
６５  ポリサイド層
６７  ポリサイド・ゲート・スタック
６８  ケイ化タングステン層
６９  窒化シリコン・スペーサ
７０  コンタクト
７４  ボロホスシリケートガラス層
８０  トレンチ分離
８１  深いｐ形ウェル
８３ａ，８３ｂ  浅いｎ形拡散部
８４  ｐ形シリコン・ウェル
８５  ケイ化物層
８６  拡散部
８７  ゲート・ポリシリコン・スタック
８９  絶縁スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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