【事件の表示】
　平成１年特許願第２２７２８５号「半導体電荷蓄積構造」拒絶査定に対する審判事件（平成２年１０月１７日出願公開、特開平２−２５６２７６）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．本件出願の手続の経緯及び要旨
　本件出願は、平成元年８月３１日（パリ条約による優先権主張１９８８年９月１日、米国）に出願されたものであって、その発明の要旨は手続補正書の特許請求の範囲（１）〜（１４）に記載されたとおりであって、その（１）の発明は、特許請求の範囲（１）に記載されたとおりの次のものである。
「不揮発性メモリチップにおける封止されたメモリセルであって、チップは複数個のメモリセルを含み、前記メモリセルの少なくとも１つは放射エネルギヘの露出から封止されており、
　チップサブストレートと、
　メモリセル領域において前記チップサブストレートに形成されたソース、ドレイン及び制御ゲートと、
　前記メモリセル領域において前記チップサブストレートの上方に設けられた浮遊ゲートとを備え、
　前記浮遊ゲートは、前記メモリセル領域の結合領域において、前記制御ゲート上に延在し、かつ前記制御ゲートに容量結合しており、さらに
　前記メモリセル領域を完全に取囲むリングとなって前記サブストレートに接触する放射エネルギシールドカバーを備え、
　前記メモリセル領域は、前記カバーにより、その上および四方が取囲まれて放射エネルギから遮蔽されており、
　前記浮遊ゲートと前記カバーとによって挟まれる領域には、絶縁層のみが位置しており、
前記ソース、ドレインおよび制御ゲートを前記メモリセル領域の外側にある対応する接続端子に電気的に接続するために前記チップサブストレート内に形成された接続手段をさらに備え、
　前記接続手段は、前記サブストレート内に導電性チャネルを含み、この導電性チャネルは、前記結合領域における前記制御ゲートから前記シールドカバーの下を通り前記メモリセル領域の外側にある対応するゲート接続端子まで延在している、封止されたメモリセル。」（以下、本願発明という）
２．引用例記載の発明
　前審の拒絶の理由に引用された特開昭６２−９２３７６号公報（以下、引用例１という）には、「ある種の応用においては、プログラムされた状態が紫外線によって影響されることのない再書込み不能ＥＰＲＯＭが必要とされる。」（第２頁右上欄第１１行〜第１４行）と記載され、
「本発明の他の目的は、紫外線による消去に対して大きな抵抗性をもった浮遊ゲートＥＰＲＯＭを提供することにある。」（第２頁右下欄第９行〜第１１行）と記載され、
「第１図、第２図及び第３図を参照すると、Ｐ形半導体基板１１の表面上に消去不能ＥＰＲＯＭセル１０が形成されている。セル１０は従来の浮遊ゲートトランジスタを含み、このトランジスタはＮ＋＋形ソース領域１２、Ｎ＋＋形ドレーン領域１４、浮遊ゲート１６、制御ゲート１８、及びゲート１６と基板１１との間ならびにこれらのゲート自身の間に形成された二酸化シリコン絶縁層を有する。
　３本のＮ形帯状領域が互いに直角をなして形成される。ソース結合領域２２はその内側端でソース領域１２に接触し、ドレーン結合領域２４はその内偵序端でドレーン領域１４に接触し、またゲート結合領域４４はその内側端で制御ゲート相互接続部４２に接触する。第３図を見るとよく判るように、制御ゲート相互接続部４２は制御ゲート１８の浮遊ゲート１６を越えて延びる延長部分に接触する。方形のＰ＋＋形環状領域３０はゲート１６、１８およびソース１２とドレーン１４を取り囲み、かつソース結合領域２２、ドレーン結合領域２４、ゲート結合領域４４を横切るように設けられる。ソース結合領域２２、ドレーン結合領域２４およびゲート結合領域４４のそれぞれ環状領域３０の外側に位置する部分に、Ｎ＋＋形ソース接触領域２６、Ｎ＋＋形ドレーン接触領域２８、Ｎ＋＋形ゲート接触領域４６が打込みによりそれぞれ形成される。接触領域２６と２８はそれぞれ接触部分３４ａ、３６ａを有しこれに金属接点３４ｂ、３６ｂがそれぞれ結合している。
　金属しゃへい３２は二酸化シリコン絶縁層２０を覆って形成され、絶縁層２０は予めパターン形成されエッチングにより環状領域３０（第１図参照）が露出されるように残す。したがって、金属しゃへい３２はセル１０をその下の基板上のＰ＋＋形環状領域表面に対して完全にカプセル封止することによって紫外線が二酸化シリコン絶縁層２０を貫通して浮遊ゲート１６を消去すなわち放電させるのを防止する。Ｐ＋＋形環状領域３０は、金属しゃへい３２をソース結合領域２２、ドレーン結合領域２４、ゲート結合領域４４それぞれから電気的に隔離しかつＰ形基板１１と接触する。」（第３頁左上欄第８行〜左下欄第８行）と記載されている。
　浮遊ゲート１６と制御ゲート１８は容量結合していることは明らかである。
　すなわち引用例１には、
　紫外線による消去に対して大きな抵抗性をもった浮遊ゲートＥＰＲＯＭであり、金属しゃへい３２はセル１０をその下の基板上のＰ＋＋形環状領域表面に対して完全にカプセル封止したものであり、
　このトランジスタはＮ＋＋形ソース領域１２、Ｎ＋＋形ドレーン領域１４、浮遊ゲート１６、制御ゲート１８を有し、ゲート１６と基板１１との間ならびにこれらのゲート自身の間に形成された二酸化シリコン絶縁層を有し、
　浮遊ゲート１６と制御ゲート１８は容量結合し、
　方形のＰ＋＋形環状領域３０はゲート１６、１８およびソース１２とドレーン１４を取り囲み、
　金属しゃへい３２は二酸化シリコン絶縁層２０を覆って形成され、
　ソース結合領域２２、ドレーン結合領域２４およびゲート結合領域４４のそれぞれ環状領域３０の外側に位置する部分に、Ｎ＋＋形ソース接触領域２６、Ｎ＋＋形ドレーン接触領域２８、Ｎ＋＋形ゲート接触領域４６が打ち込みによりそれぞれ形成され、接触領域２６と２８はそれぞれ接触部分３４ａ、３６ａを有しこれに金属接点３４ｂ、３６ｂがそれぞれ結合している、
プログラムされた状態が紫外線によって影響されることのない再書込み不能ＥＰＲＯＭ
が示されている。
　前審の拒絶の理由に周知として引用された特開昭６０−２６０１４７号公報（以下、引用例２という）には、
「半導体基板表面に素子分離領域を挟んで設けられたチャネル領域およびコントロールゲートと、絶縁層を介し該チャネル領域およびコントロールゲート上に連通して設けられたフローティングゲートとを含んで形成された不揮発性記憶素子を有してなることを特徴とする半導体装置。」（特許請求の範囲）と記載されている。
　前審の拒絶の理由に周知として引用された特開昭５９−１５５９６８号公報（以下、引用例３という）には、
「本発明の半導体記憶装置は、半導体基板表面にソース領域、ドレイン領域及びビット線用拡散領域の他にコントロールゲートと同一の役割を果たし、コントロールゲートの代わりとなるコントロール用拡散領域を設け、フローティングゲートの一部が薄い絶縁膜を介してこのコントロール用拡散領域上に位置するように構成したことを骨子とするものである。」（第３頁左下欄第１８行〜右下欄第５行）と記載されている。
３．　本願発明と引用例記載の発明との対比
３．１　本願発明と引用例１との対比
　引用例１の「紫外線による消失に対して大きな抵抗性をもった浮遊ゲートＥＰＲＯＭ」、「金属しゃへい３２はセル１０をその下の基板上のＰ＋＋形環状領域表面に対して完全にカプセル封止」は、本願発明の「メモリセルの少なくとも１つは放射エネルギヘの露出から封止」、「不揮発性メモリチップにおける封止されたメモリセル」に相当し、引用例１の「基板１１」、「金属しゃへい３２」は、本願発明の「チップサブスレート」、「放射エネルギシールドカバー」に相当するから、本願発明と引用例１記載の発明とを対比すると、次の点で一致する。
（一致点）
　不揮発性メモリチップにおける封止されたメモリセルであって、前記メモリセルの少なくとも１つは放射エネルギヘの露出から封止されており、
　チップサブストレートと、
　メモリセル領域において前記チップサブストレートに形成されたソース、ドレイン及び制御ゲートと、
　前記メモリセル領域において前記チップサブストレートの上方に設けられた浮遊ゲートとを備え、
　前記メモリセル領域を完全に取囲むリングとなって前記サブストレートに接触する放射エネルギシールドカバーを備え、
　前記メモリセル領域は、前記カバーにより、その上および四方が取囲まれて放射エネルギから遮蔽されており、
　前記ソース、ドレインおよび制御ゲートを前記メモリセル領域の外側にある対応する接続端子に電気的に接続するために前記チップサブストレート内に形成された接続手段を備え、
　前記接続手段は、前記サブストレート内に導電性チャネルを含み、この導電性チャネルは、前記結合領域における前記制御ゲートから前記シールドカバーの下を通り前記メモリセル領域の外側にある対応するゲート接続端子まで延在している、封止されたメモリセル。
（相違点）
　そして、本願発明と引用例１記載の発明とは次の点で相違している。
▲１▼本願発明は「チップは複数個のメモリセルを含」むのに対して、引用例１のものは明記されていない点、
▲２▼本願発明は「前記浮遊ゲートは、前記メモリセル領域の結合領域において、前記制御ゲート上に延在し、かつ前記制御ゲートに容量結合して」おり、「前記浮遊ゲートと前記カバーとによって挟まれる領域には、絶縁層のみが位置して」いるのに対して、引用例１のものは「浮遊ゲート１６、制御ゲート１８を有し、ゲート１６と基板１１との間ならびにこれらのゲート自身の問に形成された二酸化シリコン絶縁層を有」し、浮遊ゲート１６と制御ゲート１８を容量結合する点。
（相違点の判断）
（相違点▲１▼について）
　チップに複数個のメモリセルを設けることは当業者に周知のことであり、実質的には本願発明と引用例１のものはこの点では相違していない。
（相違点▲２▼について）
　制御ゲートと浮遊ゲートを、引用例１のように（浮遊ゲート上に縦に）重ねて構成し、制御ゲートと浮遊ゲートを容量結合することと、引用例２及び３に示されるようにフローティングゲートの一部が薄い絶縁膜を介してこのコントロール用拡散領域上に位置するように構成する（浮遊ゲートは、メモリセル領域の結合領域において、制御ゲート上に延在し、かつ前記制御ゲートに容量結合している構成）ことは、どちらも周知の構成であり、当業者が任意にどちらかの構成を選択することができた事項であると認められる。
　そして、メモリセルの少なくとも１っは放射エネルギヘの露出から封止されるものにおいて、浮遊ゲートが、メモリセル領域の結合領域において、制御ゲート上に延在し、かつ前記制御ゲートに容量結合している構成とすることも、当業者がメモリセルのスペースや特性に応じて、任意に適応できた事項であり、その構成としたことに格別のことが認められない。そして、この構成とすれば、浮遊ゲートとカバーとによって挟まれる領域には、絶縁層のみとなることは、引用例２及び３にも示されるように周知の構成である。
　したがって、相違点▲２▼は格別のことではない。
４．　まとめ
　相違点▲１▼、▲２▼は格別のことでないので、本願発明は引用例１記載の発明及び上記周知の発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、特許請求の範囲（２）ないし（１４）に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、上記結論通り審決する。