【事件の表示】
　昭和６２年　特　許　願　第３３５６７８号「マイクロプロセッサ」拒絶査定に対する審判事件（平成１年７月１２日出願公開、特開平　１−１７５６４９）について、次のとおり審決する。
【結論】
本件審判の請求は、成り立たない。
【理由】
１．本願の手続の経緯及び本願発明の要旨
　本願は、昭和６２年１２月２９日の出願であって、本願発明の要旨は、昭和６３年１２月７日付け、平成７年９月２５日付け、及び平成９年１０月９日付け手続補正書で補正された明細書と図面の記載からみて、その特許請求の範囲に記載された次の事項のとおりのものと認める。
　「第１ビット情報と該第１ビット情報を除く残りの全てのビット情報であるアドレス指定出力とからなる２Ｎビットのアドレス情報、２Ｎビットのデ−タ及びＮビットのデ−タを転送可能な、上位Ｎビット及び下位ＮビットからなるＣＰＵバスとデ−タ・メモリとを有するマイクロプロセッサにおいて、
　第１及び第２レベルの電位を有する書込み信号、前記アドレス情報の第１ビット情報の出力及び前記ＣＰＵバスで転送されるデ−タのビット数を指定する指定信号が入力され、前記第１ビット情報の出力及び前記指定信号に応じて第３及び第４レベルの電位を有する加算信号を生成し、前記書込み信号の電位が第１レベルの場合に、前記第１ビット情報に応じて、第１デ−タ・メモリ書込み信号または第２デ−タ・メモリ書込み信号を出力し、前記書込み信号の電位が第２レベルの場合に、前記第１デ−タ・メモリ書込み信号及び前記第２デ−タ・メモリ書込み信号の出力を停止するメモリ入出力制御信号発生部と、
　前記加算信号と前記アドレス指定出力とが入力され、前記加算信号の電位が第３レベルの場合に該アドレス指定出力に加算処理を行って出力し、該加算信号が第４レベルの場合に、該アドレス指定出力を出力するアドレス加算手段と、
　前記アドレス加算手段の出力がアドレスとして入力され、前記デ−タ・メモリの一部分を構成する第１デ−タ・メモリ部と、
　前記アドレス指定出力が入力され、前記デ−タ・メモリの他の一部分を構成する個別の第２デ−タ・メモリ部と、
　前記ＣＰＵバスで転送される２Ｎビット書込みデ−タ及びＮビット書込みデ−タをＮビット単位で前記第１デ−タ・メモリ部と第２デ−タ・メモリ部とに選択的に伝達するデ−タ入力切換え手段と、
　第５及び第６レベルの電位を有する読出し信号と前記第１ビット情報とが入力され、該読出し信号の電位が第５レベルの場合には、該第１ビット情報に応じて、前記第１デ−タ・メモリ部及び第２デ−タ・メモリ部のデ−タを前記ＣＰＵバスの上位Ｎビット及び下位Ｎビットに選択的に転送し、該読出し信号の電位が第６レベルの場合には、前記第１デ−タ・メモリ部及び第２デ−タ・メモリ部のデ−タの前記ＣＰＵバスへの転送を停止させるデ−タ出力切換え手段と、
　前記データメモリ入出力制御信号発生部へ前記書込み信号を転送する第１信号線と、
　前記デ−タ出力切換え手段へ前記読出し信号を転送する第２信号線とを具備し、
　前記ＣＰＵバスにて転送するデ−タの変更前に前記書込み信号の電位を第２レベルとするとともに、前記読出し信号の電位を第６レベルとすることを特徴とするマイクロプロセッサ。」
２．引用例
　これに対して、原審の拒絶理由で引用された特公昭５７−２７５４３号公報（以下、「引用例」という。）の特に第４図とその説明には、
　「第４図の装置は（「奇数」と名付けた）第１メモリ・モジュ−ル１２２、（「偶数」と名付けた）第２メモリ・モジュ−ル１２４、デ−タ／アドレス・入力／出力信号線１２６、この信号線１２６に関連した双方向性マルチプレクサＭＵＸ１２８、アドレス・ラツチ回路１３５、変更手段であるアドレス増分器１３６、制御回路１３８を含んでいる。」（第１０欄第１７行〜同欄第２４行）
　「第４図の装置を８ビット・モ−ドでアクセスするには、８ビット・モ−ド選択、読出しまたは書込み動作、アクセスすべき記憶位置のアドレスの各々を表わす信号を信号線１５０，１５２及び１２６に夫々供給する。８ビット・モ−ド信号に応答して、制御回路１３８はアドレス増分器１３６を禁止し、アドレス信号の上位１５ビットをメモリ・モジュ−ル１２２及び１２４の両方に送り、また最下位ビットを制御回路１３８に送る。（８ビット・アクセス・モ−ドにおいて、増分回路１３６は単なる通過路として作用する。）アドレス信号の最下位ビットが０の場合、偶数メモリ・モジュ−ル１２４を動作して、書込み動作の際はＭＵＸ１２８からデ−タ信号を受け、読出し動作の際は同じＭＵＸ１２８にデータ信号を伝送する。いずれの場合でも、デ−タ信号を変更することなく並列型式でＭＵＸを通過させる。アドレス信号の最下位ビットが１の場合、奇数メモリ・モジュ−ル１２２を動作し、ＭＵＸ１２８を付勢してデ−タがこのＭＵＸを通過するように切換える。」（第１０欄第３９行〜第１１欄第１４行）
　「第４図の記憶装置の１６ビット・モ−ドにおける動作は、・・・　各アクセス期間中、アドレス信号の最下位ビットが１ならば、上位１５ビットをメモリに供給する前に、偶数メモリ・モジュール１２４に予定されたアドレス信号を１だけ増分する。初めのアドレス信号の最下位ビットを再び用い、ＭＵＸ１２８を動作して、装置に入力または装置から出力するデ−タ信号を交差させるか否かを決める。」（第１１欄第２３行〜同欄第３２行）
　「本発明の開示した各実施例が命令された動作を実効するには、特定のタイミングを考慮する必要がある。　当業者には、このようなタイミングを考慮することや、上述の装置内のこのタイミングに関連した手段を設けることは明らかであろうし、推測できよう。
　尚、本発明の要旨は８ビット及び１６ビットのデ−タ信号の装置に限定されず、Ｎビット及び２Ｎビット信号（Ｎは正の整数）の一般の装置も含むことが理解できよう。
　上述の如く、本発明によれば、検索または更新すべき情報をメモリ、システム外部で何ら前処理または後処理する必要がない。よって、これら前処理及び後処理のために、即ちデ−タの書込み及び読出しのために特にプロセッサを必要としないので、プロセッサを命令処理に効率よく用いることができる。　また本発明はＭＵＸ及びアドレス増分器（変更手段）を有効に用いているので構成が簡単になる等種々の顕著な作用効果を有する。
　尚、上述の用語及び説明は本発明を限定するものではなく、上述した機能と等価なものを用いてもよい。」（第１２欄第４行〜同欄第２５行）旨記載されている。
３．対比
　そこで、本願発明と引用例に記載されたものとを対比すると、引用例に記載された「８ビット・モ−ドまたは１６ビット・モ−ドを選択する信号（信号線１５０の信号）」、「制御回路１３８の一部の働き」、「アドレス増分器１３６」、「（「奇数」と名付けた）第１メモリ・モジュ−ル１２２」、「（「偶数」と名付けた）第２メモリ・モジュ−ル１２４」は、それぞれ本願発明の「指定信号」、「メモリ入出力制御信号発生部」、「アドレス加算手段」、「第２デ−タ・メモリ部」、「第１デ−タ・メモリ部」に相当し、引用例に記載された「双方向性マルチプレクサＭＵＸ１２８」は、本願発明の「デ−タ入力切換え手段」及び「デ−タ出力切換え手段」を兼ねているので、両者は、
「第１ビット情報と該第１ビット情報を除く残りの全てのビット情報であるアドレス指定出力とからなる２Ｎビットのアドレス情報、２Ｎビットのデ−タ及びＮビットのデ−タを転送可能な、上位Ｎビット及び下位ＮビットからなるＣＰＵバスとデ−タ・メモリと有するマイクロプロセッサにおいて、第１及び第２レベルの電位を有する書込み信号、前記アドレス情報の第１ビット情報の出力及び前記ＣＰＵバスで転送されるデ−タのビット数を指定する指定信号が入力され、前記第１ビット情報の出力及び前記指定信号に応じて第３及び第４レベルの電位を有する加算信号を生成し、前記書込み信号の電位が第１レベルの場合に、前記第１ビット情報に応じて、第１デ−タ・メモリ書込み信号または第２デ−タ・メモリ書込み信号を出力し、前記書込み信号の電位が第２レベルの場合に、前記第１デ−タ・メモリ書込み信号及び前記第２デ−タ・メモリ書込み信号の出力を停止するメモリ入出力制御信号発生部と、
　前記加算信号と前記アドレス指定出力とが入力され、前記加算信号の電位が第３レベルの場合に該アドレス指定出力に加算処理を行って出力し、該加算信号が第４レベルの場合に、該アドレス指定出力を出力するアドレス加算手段と、
　前記アドレス加算手段の出力がアドレスとして入力され、前記デ−タ・メモリの一部分を構成する第１デ−タ・メモリ部と、
　前記アドレス指定出力が入力され、前記デ−タ・メモリの他の一部分を構成する個別の第２デ−タ・メモリ部と、
　前記ＣＰＵバスで転送される２Ｎビット書込みデ−タ及びＮビット書込みデ−タをＮビット単位で前記第１デ−タ・メモリ部と第２デ−タ・メモリ部とに選択的に伝達するデ−タ入力切換え手段と、
　第５及び第６レベルの電位を有する読出し信号と前記第１ビット情報とが入力され、該読出し信号の電位が第５レベルの場合には、該第１ビット情報に応じて、前記第１デ−タ・メモリ部及び第２デ−タ・メモリ部のデ−タを前記ＣＰＵバスの上位Ｎビット及び下位Ｎビットに選択的に転送し、該読出し信号の電位が第６レベルの場合には、前記第１デ−タ・メモリ部及び第２デ−タ・メモリ部のデ−タの前記ＣＰＵバスへの転送を停止させるデ−タ出力切換え手段と、
するマイクロプロセッサ。」
の点で一致し、
　本願発明は、書込み信号を転送する第１信号線と、読出し信号を転送する第２信号線とを別々とし、ＣＰＵバスにて転送するデ−タの変更前に書込み信号の電位を第２レベルとするとともに、読出し信号の電位を第６レベルとしているのに対して、引用例に記載されたものは、書込み信号を転送する信号線と、読出し信号を転送する信号線とを共用している点、
で相違している。
４．当審の判断
　しかしながら、相違点について、
　引用例に記載されたものは、書込み信号を転送する信号線と、読出し信号を転送する信号線とを共用しているが、アドレス情報とデ−タとを共通の信号線（例えばＣＰＵバス）に転送し、書込み信号を転送する信号線と、読出し信号を転送する信号線とを別々とする技術は周知（例えば、特開昭６１−２５５４５５号公報の特に第１図とその説明を参照されたい。）であるので、上記相違点は、上記周知の技術を利用したにすぎず、上記周知の技術を採用した場合、ＣＰＵバスにて転送するデ−タの変更前に書込み信号の電位を第２レベル（零レベル）とするとともに、読出し信号の電位も第６レベル（零レベル）とすることは、これらの信号がＣＰＵによって生成されることを考慮すれば、技術常識的事柄にすぎず、そのために格別の効果を奏するものと認めることはできない。
　５．むすび
　したがって、本願発明は、引用例に記載されたもの及び上記周知技術に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。