【事件の表示】
　平成　１年特許願第２９１２０６号「半導体集積回路およびその製造方法」拒絶査定に対する審判事件〔平成　３年　７月　１日出願公開、特開平　３−１５３０６９、平成　７年　５月１５日出願公告、特公平　７−　４４２３１、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１，手続きの経緯
本願の出願　　　　　平成1年11月10
公告日　　　　　　　平成7年5月15日
特許異議申立　　　　平成7年8月15日
　　　（異議申立人：日本電気株式会社）
異議決定及び拒絶査定　平成9年12月5日
審判請求　　　　　　平成10年4月20日
２，本願発明の要旨
　公告後の平成12年4月3日付手続補正書によって補正された明細書及び図面の記載からみて、本願発明の要旨は、その特許請求の範囲請求項１〜２に記載された次のとおりのものである。
「（１)バイポーラトランジス夕および相補性絶縁ゲート型トランジスタが同一半導体チップ上に形成された半導体集積回路において、
　第１導電型の半導体基板と、
　上記半導体基板上に形成され、上記第1導電型とは反対導電型である第2導電型の第1の高濃度埋込み層と、
　上記第1の高濃度埋込み層上の一部に形成される第1導電型の第2の高濃度埋込み層と、
　上記第1の高濃度埋込み層上の上記第2の高濃度埋込み層が形成されていない領域上に形成される第2導電型のエピタキシャル層と、
　上記第2の高濃度埋込み層上に形成される第1導電型のウェル拡散層と、　
　上記エピタキシャル層内にソース・ドレイン領域が形成された上記相補性絶縁ゲート型トランジスタの一方チャネルの絶縁ゲート型トランジスタと、
　上記ウェル拡散層内にソース ・ドレイン領域が形成された上記相補性絶縁ゲート型トランジスタの他方チャネルの絶縁ゲート型トランジスタと、
　先端部が上記第1の高濃度埋込み層に接触し、上記エピタキシャル層およびウェル拡散層を囲むように形成されて上記エピタキシャル層およびウェル拡散層を周囲の半導体基板から完全に分離する第2導電型の高濃度拡散層と、
　上記高濃度拡散層にコンタクトし所定の電位が与えられる電極と　を具備したことを特徴とする半導体集積回路。
　　　（以下「本願第１発明」という。）
 (2) P型シリコン基板の内部にN型不純物を高濃度で含む第IのN+埋込み層および第2のN+埋込み層を選択的に形成する工程と、　
　次いで上記第2のN+埋込み層の一部上にP+埋込み層を形成する工程と、
　次いで上記基板上にN型エビタキシャル層を成長させる工程と、
　次いで上記P+埋込み層上のN型エピタキシャル層中にPウェル拡散層を形成する工程と、
　次いで上記第1のN+埋込み層に連なるように前記N型エピタキシャル層中に第1のディープN+拡散層を形成すると共に前記第2のN+埋込み層に連なって相補性絶縁ゲート型トランジスタ領域を囲むように第2のディープN+拡散層を形成し、上記第2のN+埋込み層および第2のディープN+拡散層によって囲まれて他のN型エピタキシャル層とは完全に分離された島状のN型エピタキシャル層を形成する工程と、
　次いで基板表面に素子分離領域用のフィールド酸化膜を選択的に形成する工程と、
　次いで前記第1のN+埋込み層上のN型エピタキシャル層にはバイポーラトランジスタを、上記P+埋込み層上の上記Pウェル拡散層にはNチャネルMOSトランジスタを、上記第2のN+埋込み層上の上記島状のN型エピタキシャル層にはPチャネルMOSトランジスタをそれぞれ形成すると共に上記第2のディープN+拡散層にコンタクトした電極を形成する工程とを具備することを特徴とする半導体集積回路の製造方法。
　　　　　　　（以下「本願第２発明」という。）
　
３，主引用例刊行物
　原査定の拒絶理由である特許異議の決定の理由に主引用例として引用された甲第１号証の刊行物である特開昭62-119958号公報（以下「引用例」という。）には、「本発明は半導体装置内の素子相互間の電気的分離方法に関するものである」（第1頁右欄第4〜5行）、「第１図は本発明の基本的実施例の一つであり、BiCMOS方式を、メモリセルＭＣとして１トランジスタ形セルを用いたダイナミック形RAM（ＤＲＡＭ）に適用した場合について示している。…・ＣＮはコレクタおよびVBB2とnBL間の抵抗を下げるための高濃度不純物層である。」（第３頁左上欄第5〜右下欄第1行）、「第17図は左から周辺回路のnMOS、pMOS、npnバイポーラトランジスタとダイナミック形nMOSメモリセルを示す。……周辺回路のnMOSはpウェルの中に形成しているが、p形エピタキシャル層を用いればpウェルを省略することができる。このpウェル層の下側には高濃度のn形埋込層nBLを設け、nBLの給電用に高濃度のn層（ＣＮ）を付加している。またpウェルの側面はnウェルで囲むことにより、p-Subと電気的に絶縁させている。周辺回路のnMOSにはVBBM2（例えば-3V）、pMOSのnウェルにはVBBM1（例えばVcc）を印加する。また、npnバイポーラトランジスタの分離層とメモリセルのnMOSの分離層には、共通のVBBM4を印加している。ウェルの下部に設けた埋込層はバイポーラトランジスタのコレクタ抵抗の低減のためのものであるが、基板抵抗の減少によりラッチアップの防止にも有効である。」（第8頁左上欄第14〜右上欄第15行）という記載がなされており、これらの記載によれば、引用例の第１図及び第１７図には、p型半導体基板に、高濃度のn型埋込層nBLを設け、その上に、p形エピタキシャル層又はpウェルとnウェルを形成し、高濃度のn型埋込層nBL に接するようにn型高濃度埋込層（nBL）の給電用の高濃度n層（ＣＮ）を形成し、pウェルの側面がnウェルで囲まれるようにした、メモリの周辺回路に用いる集積回路装置とその製造方法が示されている。
４，対比
　本願第１発明における「第2導電型の第1の高濃度埋込み層」と本願第２発明における「第2のN+埋込み層」は、引用例の「高濃度のn型埋込層nBL」に対応し、本願第１発明における「第1導電型のウェル拡散層」と本願第２発明における「Pウェル拡散層」とは、引用例の「pウェル」に対応し、さらに本願第１発明における「第2導電型のエピタキシャル層」と本願第２発明における「N型エビタキシャル層」とは、引用例の「nウェル」に一応対応すると見てもよいが、本願第１発明における「先端部が上記第1の高濃度埋込み層に接触し、上記エピタキシャル層およびウェル拡散層を囲むように形成されて上記エピタキシャル層およびウェル拡散層を周囲の半導体基板から完全に分離する第2導電型の高濃度拡散層」という構成は、引用例には示されてはいない。
　また、本願第２発明における「基板上にN型エビタキシャル層を成長させる工程と、次いで上記P+埋込み層上のN型エピタキシャル層中にPウェル拡散層を形成する工程」及び「第2のN+埋込み層に連なって相補性絶縁ゲート型トランジスタ領域を囲むように第2のディープN+拡散層を形成し、上記第2のN+埋込み層および第2のディープN+拡散層によって囲まれて他のN型エピタキシャル層とは完全に分離された島状のN型エピタキシャル層を形成する工程」という２つの工程で結ばれる構成も、引用例には示されていない。
　そして、本願第１発明及び第２発明は、上記のような各特徴点により、第２導電型またはN型のエピタキシャル層とその中に形成された第１導電型またはP型のウェル層の双方を、第２導電型の第１の高濃度埋込層とそれに接触する第２導電型の高濃度拡散層またはディープN＋拡散層で囲み、このことによって、その高濃度拡散層またはディープN＋拡散層が、第１導電型またはP型のウェル層に対してはPN接合分離の働きをすると共に、第２導電型またはN型のエピタキシャル層に対しては寄生トランジスタの電流増幅率を下げることによる寄生トランジスタによる導通を妨げる分離の働きを行う、という格別の作用効果を奏することが認められる。
　なお、原査定の異議決定においては、引用例中の「n型高濃度埋込層（nBL）の給電用の高濃度n層（ＣＮ）」について、『基板第17図乃至第19図には、「バイポーラトランジスタ及び相補性絶縁ゲート型トランジスタが同一半導体チップ上に形成された半導体集積回路において、半導体基板（P-SuB）と、上記相補性絶縁ゲート型トランジスタが形成された島状のエピタキシャル層（nWELL、pWELL）と、上記エピタキシャル層を周囲の半導体基板（P-SuB）および他の島部（npnBIP、メモリセルMOS）から完全に分離するようにした形成された分離領域（ＣＮ）と、上記分離領域にコンタクトし所定の電位が与えられる電極（VBBM1）とを具備した半導体集積回路」…・が記載されている。』という判断がなされているが、上記したように、引用例においては、高濃度のn層（ＣＮ）は、単に高濃度のn形埋込層nBLの給電用に形成され、pウェルの側面がnウェルで囲まれるようしたという記載があるのみであり、また第17図を見ても、pウェルの左側はnウェルであり、その右側もnウェルであると見られるので、pウェルはnウェルで囲まれるように描かれている。従って、高濃度のn層（ＣＮ）がn型ウェルとp型ウェル（nWELL、pWELL）の双方のウェルを囲うように形成されたものではないことは明らかである。ただ、引用例の第18図を見ると、ｐウェルの左側の領域に「ＣＮ」と書かれているように見える箇所があり、もしそうであればＣＮ層がnWELL、pWELLの双方のウェルを囲っていると見られなくもないが、しかしながら、この領域の底の高さは高濃度のn層（ＣＮ）の底の高さと食い違っており、明らかにＣＮ層ではなく、この領域は「pウェルの側面がnウェルで囲まれるようした」という引用例の記載からしても、nウェル（nWELL）というべきである。また、第19図の（ｆ）においてもpWELLの左側領域はnWELLと記載されている。従って、仮にこの領域が「ＣＮ」と書かれてあったとしても、それはnWELLの誤記と判断すべきである。
　よって、原査定の異議決定における上記判断は誤りである。
５，他の刊行物と本願発明との対比
　原審における異議申立人が提出した甲第２号証（特開昭58-85558号公報）には、p型半導体基板上の一部に高濃度n型埋込層を形成した上に、n型エピタキシャル層を形成し、p型高濃度拡散層によって分離領域を形成し、分離領域の１つは前記高濃度n型埋込層が形成されておらず、その中においては、n型エピタキシャル層中にp型ウェル層を形成して、n型エピタキシャル層とp型ウェル層の側面の周囲をp型高濃度拡散層によって囲うようにした集積回路装置とその製造方法が記載されている。
　同号証には、本願発明における「第2導電型の第1の高濃度埋込み層」に対応する埋込層がなく、また、本願発明におけるエピタキシャル層（「第２導電型のエピタキシャル層」）と分離用高濃度拡散層（「第２導電型の高濃度拡散層」）とは同じ導電型であるが、同号証の発明におけるエピタキシャル層（n型）と分離用高濃度拡散層（p型）とは導電型が異なっている。
　同じく異議申立人が提出した甲第３号証（特開昭63-4672号公報）の第１図には、１つの素子が形成されるp型ウェル領域を、底部に形成されるn型の第１の分離領域と、側部に形成される同じくn型の第２の分離領域とで囲うようにした集積回路装置とその製造方法が記載されている。底部に形成されるn型の第１の分離領域と、側部に形成されるn型の第２の分離領域とは、p型ウェル領域に対してPN接合分離を行っている。
　本願第１及び第２発明とを、上記甲第２号証の発明及び甲第３号証記載の各発明と対比すると、上記甲第２号証の発明及び甲第３号証にはいずれも、本願第１及び第２発明における「第２導電型またはN型のエピタキシャル層とその中に形成された第１導電型またはP型のウェル層の双方を第２導電型の高濃度拡散層またはディープN＋拡散層で囲む」という構成が示されていないという点で相違している。
　そして、これらの刊行物記載の各発明同士、或いはこれらと上記引用例の発明とを組み合わせてみても、「４，対比」の項で述べた本願第１及び第２発明の特徴点により、当業者が本願第１及び第２発明をこれらの刊行物の発明から容易に想到することができたとすることはできない。
６，結び
　従って、本願第１及び第２発明は、引用例記載の発明や、異議申立人が提出した各刊行物記載の発明に基づいて当業者が容易に発明をすることができたとすることはできない。
　また、他に本願第１及び第２発明を拒絶する理由を発見できない。
　よって、結論のとおり審決する。