(57)【特許請求の範囲】
【請求項１】
複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、前記リニアイメージセンサーＩＣは、
受光量に応じた出力信号を出力する複数の受光素子が、第１の解像度で直線状に配置された受光素子回路列と、
前記受光素子回路列を初期化するリセット回路素子列と、
前記受光素子回路列の隣り合う受光素子の出力端子間全てに夫々設けられたスイッチ素子と、
前記受光素子回路列の出力のインピーダンス変換を行う第１のアンプ回路列と、
前記第１のアンプ回路列の出力を一時的に保持するサンプル＆ホールド回路列と、
前記サンプル＆ホールド回路列の出力のインピーダンス変換を行う第２のアンプ回路列と、
前記第２のアンプ回路列の出力を読み出す読出しスイッチ素子列と、
前記読出しスイッチ素子列を制御する走査回路列で構成され、前記スイッチ素子の開閉を切り替えることによって、前記第１の解像度と前記第１の解像度の１／ｎ（ｎは２以上の整数）の解像度とを複数切り替えるイメージセンサーであって、
第１番目のリニアイメージセンサーＩＣの第１番目の受光素子の出力端子に、ダミーのスイッチ素子を接続することによって、該受光素子の出力端子の負荷容量をその他の受光素子の出力端子の負荷容量に等しくすることを特徴とするイメージセンサー。
【請求項２】
隣り合うｎ個の受光素子の出力端子が接続するように前記スイッチ素子がオン状態である時、前記隣り合うｎ個の受光素子の出力電圧は前記隣り合うｎ個の受光素子の平均値であることを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記走査回路は、前記サンプル＆ホールド回路列の出力信号を任意に読み飛ばせる、読み飛ばし機能を具備したことを特徴とする請求項１に記載のイメージセンサー。
【請求項４】
前記リセット回路素子列のリセット素子は複数の制御線で制御されることを特徴とする請求項１に記載のイメージセンサー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光量に応じた出力信号を出力する複数の受光素子と、隣り合う受光素子の出力端子間を接続するスイッチ素子と、受光素子の出力を保持するサンプル＆ホールド回路と、サンプル＆ホールド回路に保持された電荷を読み出し制御を行う走査回路で構成されたリニアイメージセンサーＩＣに関するものであり、詳細には解像度を切り替え可能な密着型イメージセンサー、イメージスキャナやファクシミリや複写機に関するものである。
【０００２】
【従来の技術】
例えば、特開平５ −２２７３６２号公報には、新規に解像度制御用のコントロール端子を設け、ユーザが利用条件にあわせて解像度を切り換えることが可能な密着型イメージセンサーが提案されている。
【０００３】
図１１は、当該公開公報に提案されている密着型イメージセンサー用集積回路の回路図である。この従来技術においては、イメージセンサーチップにコントロール端子（１２５）を設け、その端子にユーザが、ハイレベルまたはローレベルの信号を入力することにより高解像度モードと低解像度モードの解像度切り換えを実現している。図１１について概略説明すれば、スタートパルスＳＩ と、クロックパルスＣＬＫ とをシフトレジスタ群１０４ に供給する。スタートパルスＳＩ によってシフトレジスタ１０４ａが起動されると、その出力はノアゲート１２１ａ およびアンドゲート１２０ａを通ってチャンネルセレクトスイッチ１０３ａ に入力され、これをオンにし、フォトセル１０１ａ からの信号を信号ライン１０７ａ に取り出す。他のシフトレジスタ１０４ｂ 〜１０４ｆも順次起動していき、各フォトセル１０１ｂ〜１０１ｌからの信号を信号来か１０７ａ ，１０７ｂ に出力する。
【０００４】
ここで、コントロール信号入力端子１２５にコントロール信号”Ｈ ”が入力されると、アナログスイッチ１１０ａ，１１０ｂ，１２２ａ，１２２ｂが切り換えられ、画像出力端子１１１に１６ドット／ミリの読み取り密度で画像信号が得られる。また、コントロール信号入力端子１２５ にコントロール信号”Ｌ ”が入力されると、アナログスイッチ１１０ａ が常にオン状態となり、画像出力端子１１１ にはフォトセル１０１ａ〜１０１ｌ全体の半分の８ドット／ミリの読み取り密度で画像信号が得られる。つまり、センサーＩＣ上のフォトセル１０１ａ〜１０１ｌは常に全数が動作しているが、外部に出力画像信号を取り出す際に、コントロール信号によって一部を間引いて出力させることができる。そのため、画像信号の電圧レベルは常に一定となり、後段の画像処理回路の構成は従来のもので対応が可能となる。
【０００５】
【発明が解決しようとする課題】
従来のイメージセンサーＩＣは以上のように構成されているので、解像度を粗くするとデータを間引くため読み飛ばされた受光素子の出力信号のデータ抜けが発生する。
【０００６】
【課題を解決するための手段】
そこで、上記の問題を解決するために、本発明のイメージセンサーは、複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、受光量に応じた出力信号を出力する全ての複数の受光素子の出力端子間を接続するスイッチ素子を設け、最高解像度からその１／ｎの解像度に応じてスイッチ素子を任意に導通し、その平均値の出力は各々のサンプル＆ホールド回路に複数同電位で保持することで、読出し時には解像度に応じて任意のデータのみ読み出し、不要なデータがある場合は読み飛ばして、読み取り速度も速くするようにし、かつ受光素子の出力信号のデータ抜けのないものである。
【０００７】
【発明の実施の形態】
［実施形態１］
以下、本発明の実施形態を図面を参照しながら説明する。
【０００８】
図１は本発明の実施形態におけるイメージセンサーの全体回路図、図２は図１におけるｎ段目のブロックの回路図である。表１は図２における受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。表２は図２におけるテスト時の受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。
【０００９】
図３は最高解像度ａの場合のタイムチャートである。図４は最高解像度ａ＊１／２の場合のタイムチャートである。図５は最高解像度ａ＊１／４の場合のタイムチャートである。
【００１０】
図６は最高解像度ａ＊１／６の場合のタイムチャートである。図７は最高解像度ａ＊１／８の場合のタイムチャートである。図８はＴＥＳＴ１モードの場合のタイムチャートである。図９はＴＥＳＴ２モードの場合のタイムチャートである。図１０はＴＥＳＴ３モードの場合のタイムチャートである。
【００１１】
図１において１−１，１−２，・・・，１−ｍの受光素子のリセット回路素子ブロックを並べた受光素子のリセット回路列１と、２−１，２−２，・・・，２−ｍの受光素子ブロックを並べた受光素子列２と、３−１，３−２，・・・，３−ｍの受光素子間スイッチ素子ブロックを並べた受光素子間スイッチ素子列３と、４−１，４−２，・・・，４−ｍのアンプ１回路ブロックを並べたアンプ１の回路列４と、５−１，５−２，・・・，５−ｍのサンプル＆ホールド回路ブロックを並べたサンプル＆ホールド回路列５と、６−１，６−２，・・・，６−ｍのアンプ２の回路ブロックを並べたアンプ２の回路列６と、７−１，７−２，・・・，７−ｍの読出しスイッチ素子ブロックを並べた読出しスイッチ素子列７と、共通信号線８と、９−１，９−２，・・・，９−ｍの走査回路ブロックを並べた走査回路列９と、１０のダミースイッチの出力端子とゲートにはＧＮＤ電位が与えられており通常オフ状態で、もう一方の出力端子は３−１の受光素子間スイッチ素子ブロックの入力端子ＳＷＩＮに接続され、受光素子ブロック２−１の１番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる。
【００１２】
１１は、各解像度およびＴＥＳＴモードの切替制御回路で入力信号Ｘ１とＸ２とＸ３により、任意に受光素子間スイッチの制御信号ＳＷＣＴＬと走査回路の読み飛ばし順の制御信号ＳＲＣＴＬを発生する構成となっている。
【００１３】
受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）が共通接続されている。
【００１４】
受光素子間のスイッチ素子列２には、受光素子間のスイッチ素子の制御信号（ＳＷＣＴＬ）のバスラインが接続されている。
【００１５】
読出しスイッチ素子列７には、受光素子の信号を読み出すための共通信号線（ＳＩＧ）が共通接続されている。
【００１６】
走査回路列９には走査回路を駆動するためのクロック（ΦＣＫ）が共通接続され、スタートパルス（ΦＳＴ）が接続され、走査回路の読出し順を制御する制御信号線（ＳＲＣＴＬ）のバスラインが接続されている。
【００１７】
図２は各素子ブロックおよび回路列ブロックの１，２，・・・，ｍのブロック毎に対応したｎ段目の２４ｂｉｔ分の回路であり、受光素子のリセット回路素子ブロック１−ｎは、奇数番目の受光素子のリセットスイッチ素子（１−ｎ−１，１−ｎ−３，１−ｎ−５，・・・，１−ｎ−２３）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ１で制御される。偶数番目の受光素子のリセットスイッチ素子（１−ｎ−２，１−ｎ−４，１−ｎ−６，・・・，１−ｎ−２４）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ２で制御される。受光素子ブロック２−ｎのフォトダイオード（２−ｎ−１，・・・，２−ｎ−２４）の出力端子はそれぞれリセットスイッチ素子（１−ｎ−１，・・・，１−ｎ−２４）が接続されている。
【００１８】
受光素子間のスイッチ素子ブロック３−ｎは、受光素子間スイッチ（３−ｎ−１，３−ｎ−２，・・・３−ｎ−２３）は隣接する受光素子間の出力端子がそれぞれ接続されており、受光素子間スイッチは制御信号（ＳＷＣＴＬ）のバスラインによりそれぞれ制御される。ＳＷＩＮ端子は図１において隣合う前段の受光素子間のスイッチ素子ブロックまたは１０のダミースイッチを接続する端子である。ＳＷＯＵＴ端子は図１において後段の受光素子間のスイッチ素子ブロックまたはＧＮＤ電位を接続する端子である。
【００１９】
アンプ１回路ブロック４−ｎはそれぞれのアンプ１（４−ｎ−１，・・・，４−ｎ−２４）で、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力をサンプル＆ホールド回路列ブロック５−ｎのサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に電荷を蓄積するものである。
【００２０】
アンプ２回路ブロック６−ｎはそれぞれのアンプ２（６−ｎ−１，・・・，６−ｎ−２４）が、読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）に接続されており、ＳＲＣＴＬバスラインにより制御される走査回路列９−ｎの出力（Ｑ１，・・・，Ｑ２４）はスタートパルスΦＳＴＩＮが入力されると最高解像度の時はクロック信号ΦＣＫに同期して読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし、解像度を粗くするときは任意に読み飛ばして出力し、共通信号線８にサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に蓄積された電荷を読み出す構成としている。
【００２１】
表１は図２における各解像度における受光素子間のスイッチ設定である。
【００２２】
【表１】
0004047028.tif 000002
【００２３】
Ｘ１とＸ２とＸ３がローレベルの時は最高解像度ａとなり受光素子間のスイッチは全てオフとなり、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力は各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に電荷が蓄積される。図３は最高解像度ａの場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２４】
次にＸ１がハイレベル，Ｘ２とＸ３がローレベルの時は最高解像度ａ＊１／２となり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は２倍となるが、接合容量も２倍となり相殺され出力の平均値が隣り合う２つのサンプル＆ホールド回路に電荷が蓄積される。図４は最高解像度ａ＊１／２の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１６，Ｑ１７，Ｑ２１，Ｑ２２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−４，７−ｎ−５，７−ｎ−８，７−ｎ−９，７−ｎ−１２，７−ｎ−１３，７−ｎ−１４，７−ｎ−１６，７−ｎ−１９，７−ｎ−２１，７−ｎ−２２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−４，５−ｎ−５，５−ｎ−８，５−ｎ−９，５−ｎ−１２，５−ｎ−１３，５−ｎ−１４，５−ｎ−１６，５−ｎ−１９，５−ｎ−２１，５−ｎ−２２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２５】
次にＸ１がローレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／４となり受光素子間の４の倍数段目のスイッチ（３−ｎ−４，３−ｎ−８，３−ｎ−１２，３−ｎ−１６，３−ｎ−２０，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う４つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は４倍となるが、接合容量も４倍となり相殺され出力の平均値が隣り合う４つのサンプル＆ホールド回路に電荷が蓄積される。図５は最高解像度ａ＊１／４の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ９，Ｑ１６，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−９，７−ｎ−１６，７−ｎ−１９，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−９，５−ｎ−１６，５−ｎ−１９，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２６】
次に、Ｘ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／６となり受光素子間の６の倍数段目のスイッチ（３−ｎ−６，３−ｎ−１２，３−ｎ−１８，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う６つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は６倍となるが、接合容量も６倍となり相殺され出力の平均値が隣り合う６つのサンプル＆ホールド回路に電荷が蓄積される。図６は最高解像度ａ＊１／６の場合のタイムチャートである。
【００２７】
スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−１７，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−１７，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２８】
次にＸ１がローレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時は最高解像度ａ＊１／８となり受光素子間の８の倍数段目のスイッチ（３−ｎ−８，３−ｎ−１６，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う８つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は８倍となるが、接合容量も８倍となり相殺され出力の平均値が隣り合う８つのサンプル＆ホールド回路に電荷が蓄積される。
【００２９】
図７は最高解像度ａ＊１／８の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ１２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−１２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−１２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００３０】
なお全ての解像度において受光素子間スイッチ３−ｎ−２４はオフ状態となり図１において３−ｍの受光素子間スイッチ素子ブロックの一方の出力端子ＳＷＯＵＴはＧＮＤに接続されており、受光素子ブロック３−ｍの最終番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる構成としている。
【００３１】
表２は図２における受光素子間のスイッチ素子の機能をテストする設定である。
【００３２】
【表２】
0004047028.tif 000003
【００３３】
Ｘ１がハイレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時はＴＥＳＴ１モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオンとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３４】
全ての受光素子に光照射しテストを行った場合、受光素子間の偶数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は奇数番目の受光素子が受光量に応じた出力があり異常を検出できる。図８はＴＥＳＴ１モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−２に異常があった場合の１例を示しており３番目の受光素子の出力が高くなっている。
【００３５】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時はＴＥＳＴ２モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、奇数番目の受光素子（２−ｎ−１，２−ｎ−３，・・・，２−ｎ−２３）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３６】
全ての受光素子に光照射しテストを行った場合、受光素子間の奇数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は偶数番目の受光素子が受光量に応じた出力があり異常を検出できる。図９はＴＥＳＴ２モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−３に異常があった場合の１例を示しており４番目の受光素子の出力が高くなっている。
【００３７】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がハイレベルの時はＴＥＳＴ３モードとなり、全ての受光素子間のスイッチ（３−ｎ−１，・・・，３−ｎ−２４）はオフとなり、ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。全ての受光素子に光照射しテストを行った場合、受光素子間のスイッチが正常に機能していれば、偶数番目の受光素子は初期化された暗状態のレベルが出力され、奇数番目の受光素子は受光量に応じた出力がある。異常がある場合は偶数番目の受光素子に受光量に応じた出力があり異常を検出できる。図１０はＴＥＳＴ３モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−６に異常があった場合の１例を示しており６番目の受光素子の出力が高くなっている。
【００３８】
このようにして、各解像度を制御端子Ｘ１，Ｘ２，Ｘ３で複数種類選択することが可能となり、図１に示すようにそれぞれのブロックは同回路でｍ段でイメージセンサーを構成する。受光素子数は２４×ｍビット分の全ての受光素子について走査回路を走査し、データを順次読み出す最高解像度時から、受光素子数は２４×ｍ×１／８ビット相当の構成となる最低解像度では受光素子間のスイッチを選択的にオンし受光素子の平均値出力を任意の走査回路のみ走査しデータを読み飛ばす複数の解像度を多数選択できる。また情報量を最小限に抑えつつ走査速度を上げることができ、ダミースイッチによる固定パターンノイズ対策およびＴＥＳＴモードにより品質を向上させるイメージセンサーである。
【００３９】
なお本実施例では便宜上、受光素子のバイアス電圧をＧＮＤ（０Ｖ）としているが、ＶＢＩＡＳ（中間電位）やＶＤＤ（電源電圧）でも構わない。受光素子間スイッチ素子においてはＮＭＯＳで構成しているが、ＰＭＯＳやＣＭＯＳ（トランスミッションゲート）でも構わない。受光素子間を初期化するためのリセット素子においてはＮＭＯＳで構成しているが、ＰＭＯＳでも構わない。
【００４０】
またＸ１，Ｘ２，Ｘ３端子を制御することでの８種類の走査方式が得られる構成としたが、制御端子を増設することでｍ種類となり幾つでも構わない。
【００４１】
また低解像度時の走査回路の出力は受光素子の平均値出力が保持されたサンプル＆ホールド回路に合わせればどこにでも配置を変更し、解像度に応じて読み飛ばす走査回路順は幾つでもかまわない。
【００４２】
またセンサー素子にフォトダイオードを使用したイメージセンサーＩＣとしたが、センサー素子は光電変換素子のフォトトランジスタとすることで、任意の信号を取り出したり、解像度を切り替えることができるリニアイメージセンサーＩＣや光学式の指紋センサーや、センサー素子に静電容量を使用すれば任意の信号を取り出したり、解像度を切り替えることができる静電容量型の指紋センサーに応用できる。
【００４３】
【発明の効果】
以上説明したように、本発明により、同一ＩＣで複数の解像度を切り替える事が出来、低解像度時には受光素子の出力端子間を接続することでデータ抜けが無く、かつ平均値を出力するため解像度による受光素子の出力レベルは常に一定となり後段の画像処理の回路の入力電圧、読出し時には解像度に応じて読み飛ばす走査回路により解像度に応じた読取り速度が得られる。また受光素子間のダミースイッチをブロック間および１番目と最終番目の受光素子に接続することで、各受光素子の負荷容量を同一とすることで固定パターンノイズが発生しにくい。また受光素子間のスイッチのプロセス異常による誤動作をＴＥＳＴモードにより検出することで品質が高めることを可能にした。
【図面の簡単な説明】
【図１】本発明の実施形態におけるイメージセンサーの全体回路図
【図２】図１におけるｎ段目のブロックの回路図
【図３】最高解像度ａの場合のタイムチャート
【図４】最高解像度ａ＊１／２の場合のタイムチャート
【図５】最高解像度ａ＊１／４の場合のタイムチャート
【図６】最高解像度ａ＊１／６の場合のタイムチャート
【図７】最高解像度ａ＊１／８の場合のタイムチャート
【図８】ＴＥＳＴ１モードの場合のタイムチャート
【図９】ＴＥＳＴ２モードの場合のタイムチャート
【図１０】ＴＥＳＴ３モードの場合のタイムチャート
【図１１】従来の回路図
【符号の説明】
１  リセット回路素子列
２  受光素子列
３  受光素子間スイッチ素子列
４  アンプ１回路列
５  サンプル＆ホールド回路列
６  アンプ２回路列
７  読出しスイッチ素子列
８  共通信号線ＳＩＧ
９  走査回路列
１０  ダミースイッチ
１１  各解像度およびＴＥＳＴモードの切替制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004047028.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
0004047028.tif 000013
【図１１】
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