(57)【特許請求の範囲】
【請求項１】
液晶セルがマトリクス状に２次元配置されるとともに、列ごとにコラム線が配線されてなる液晶パネルと、前記コラム線の各々を駆動するコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成した液晶表示装置であって、
前記コラム線駆動回路は、
前記コラム線の本数に相当する段数のシフトレジスタと、
前記シフトレジスタから順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路と、
前記サンプリング回路によるサンプリングデータの上位側ビットに対して基準電圧選択型回路を用い、下位側ビットに対してスイッチドキャパシタアレイを用い、当該サンプリングデータをアナログ信号に変換するＤＡコンバータと、
前記コラム線の各々に対応して設けられた複数の出力バッファを含み、前記複数の出力バッファの各々がソースフォロワ回路からなる出力回路と、
前記複数の出力バッファの出力端と前記コラム線の各々の間に設けられた複数の出力側アナログスイッチと、
前記複数の出力側アナログスイッチを開閉制御するスイッチ制御回路とを備え、
前記ソースフォロワ回路のソースフォロワトランジスタのゲートに前記スイッチドキャパシタアレイのキャパシタの一端が接続され、前記ソースフォロワトランジスタのゲートとプリチャージ電源が第１のアナログスイッチを介して接続され、前記キャパシタの他端と前記ソースフォロワトランジスタのソースが前記第１のアナログスイッチと連動する第２のアナログスイッチを介して接続されることにより、前記スイッチドキャパシタアレイのキャパシタは、前記ソースフォロワ回路のオフセット蓄積用のキャパシタを兼用し、
前記キャパシタの他端は、前記サンプリングデータの上位側ビットに対応した基準電圧を出力する前記基準電圧選択型回路の出力端に、前記サンプリングデータの下位側ビットに対応して動作する第３のアナログスイッチを介して接続され、
前記スイッチ制御回路は、前記ＤＡコンバータのＤＡ変換期間および前記スイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に前記出力側アナログスイッチを開状態とし、それ以外の特定の期間に前記出力側アナログスイッチを閉状態とする
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特にアクティブマトリクス形液晶表示装置のコラム線駆動回路におけるコラム線への出力回路に関する。
【０００２】
【従来の技術】
アクティブマトリクス形液晶表示装置の構成の一例を図６に示す。同図において、液晶セル（画素）１０１がマトリクス状に２次元配置されることによって液晶パネル１０２が構成され、この液晶パネル１０２の周辺には行選択を行うための垂直（ロウ）ドライバ１０３および列選択を行うための水平（コラム）ドライバ（コラム線駆動回路）１０４が設けられている。
【０００３】
水平ドライバ１０４は、図７に示すように、コラム線の本数ｎに相当する段数のシフトレジスタ１１１と、このシフトレジスタ１１１を制御するシフトレジスタ制御回路１１２と、シフトレジスタ１１１から順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路１１３と、そのサンプリングデータを１水平期間の間保持するラッチ回路１１４と、そのラッチデータをアナログ信号に変換するＤＡコンバータ１１５と、各コラム線１１６-1〜１１６-nを駆動するｎ個の出力バッファ１１７-1〜１１７-nからなる出力回路１１８とから構成されている。
【０００４】
【発明が解決しようとする課題】
上記構成の従来の出力回路においては、出力バッファ１１７-1〜１１７-nの各出力端が直接コラム線１１６-1〜１１６-nに接続されているので、出力バッファ１１７-1〜１１７-nの構成が電流の出し入れ双方に十分な駆動能力があるものであれば特に問題にはならないが、出力バッファ１１７-1〜１１７-nが例えばソースフォロワ回路からなり、片方向だけにしか十分な駆動能力を持たない場合に問題が発生する。
【０００５】
すなわち、大きな負荷を充電した後初期状態に復帰するまでの間、依然として出力バッファ１１７-1〜１１７-nの出力端がこの負荷に接続されていれば、この負荷を放電するための十分な特性もしくは時間が出力回路に要求されることになる。例えば、ソースフォロワ回路を用いて出力バッファ１１７-1〜１１７-nを構成したとき、ソースフォロワ回路の電流源には容量負荷を放電するために必要な電流が求められ、そのために大きな消費電力が定常的に必要となる。
【０００６】
また、ソースフォロワ回路の直流電流値を増やすことは、ダイナミックレンジの減少、回路面積の増大、オフセットキャンセル時の出力ばらつきの増大につながってしまう。このことは、特にポリシリコンＴＦＴ（thin film transistor）を用いたソースフォロワ回路で出力バッファ１１７-1〜１１７-nを構成するときに、ポリシリコンＴＦＴの閾値電圧Ｖｔｈが大きくかつＶｔｈばらつきが大きいことから、極めて大きな問題となる。
【０００７】
以上の理由から、片側極性の出力バッファを用いて出力回路を構成することが難しかった。また同様に、プッシュプル型バッファのように両方向の電流出力能力を持つ出力バッファを使用した場合でも、ＤＡコンバータ１１５のＤＡ変換時間およびその準備期間（プリチャージ期間）に、不必要な容量負荷が充放電される場合があり得る。その場合には、不必要に電力が消費されることになる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、低消費電力でかつ出力電位のばらつきの少ない液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明による液晶表示装置は、液晶セルがマトリクス状に２次元配置されるとともに、列ごとにコラム線が配線されてなる液晶パネルと、前記コラム線の各々を駆動するコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなり、前記コラム線駆動回路は、前記コラム線の本数に相当する段数のシフトレジスタと、前記シフトレジスタから順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路と、前記サンプリング回路によるサンプリングデータの上位側ビットに対して基準電圧選択型回路を用い、下位側ビットに対してスイッチドキャパシタアレイを用い、当該サンプリングデータをアナログ信号に変換するＤＡコンバータと、前記コラム線の各々に対応して設けられた複数の出力バッファを含み、前記複数の出力バッファの各々がソースフォロワ回路からなる出力回路と、前記複数の出力バッファの出力端と前記コラム線の各々の間に設けられた複数の出力側アナログスイッチと、前記複数の出力側アナログスイッチを開閉制御するスイッチ制御回路とを備え、前記ソースフォロワ回路のソースフォロワトランジスタのゲートに前記スイッチドキャパシタアレイのキャパシタの一端が接続され、前記ソースフォロワトランジスタのゲートとプリチャージ電源が第１のアナログスイッチを介して接続され、前記キャパシタの他端と前記ソースフォロワトランジスタのソースが前記第１のアナログスイッチと連動する第２のアナログスイッチを介して接続されることにより、前記スイッチドキャパシタアレイのキャパシタは、前記ソースフォロワ回路のオフセット蓄積用のキャパシタを兼用し、前記キャパシタの他端は、前記サンプリングデータの上位側ビットに対応した基準電圧を出力する前記基準電圧選択型回路の出力端に、前記サンプリングデータの下位側ビットに対応して動作する第３のアナログスイッチを介して接続され、前記スイッチ制御回路は、前記ＤＡコンバータのＤＡ変換期間および前記スイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に前記出力側アナログスイッチを開状態とし、それ以外の特定の期間に前記出力側アナログスイッチを閉状態とする構成となっている。
【００１０】
液晶パネルとコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなる液晶表示装置において、アナログスイッチが開状態となることで出力バッファとコラム線が切り離され、閉状態となることで両者が接続される。したがって、出力回路の前段に設けられたＤＡコンバータのＤＡ変換期間およびスイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に、アナログスイッチを開状態として出力バッファとコラム線を切断することで、出力回路は容量負荷と切り離されるため、ソースフォロワ回路からなる出力バッファの出力電流は大きくならず、信号電位を十分に変化させることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。図１は、液晶表示装置のコラム線駆動回路（水平ドライバ）に適用された本発明の参考例を示すブロック図である。
【００１２】
図１から明らかなように、参考例に係るコラム線駆動回路は、コラム線の本数ｎに相当する段数のシフトレジスタ１１と、このシフトレジスタ１１を制御するシフトレジスタ制御回路１２と、シフトレジスタ１１から順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路１３と、そのサンプリングデータを１水平期間の間保持するラッチ回路１４と、そのラッチデータをアナログ信号に変換するＤＡコンバータ１５と、各コラム線を駆動するｎ個の出力バッファ１６-1〜１６-nからなる出力回路１７とからなる構成に加え、ｎ個のアナログスイッチ１８-1〜１８-nおよびスイッチ制御パルス発生回路１９を有する構成となっている。
【００１３】
アナログスイッチ１８-1〜１８-nの各一端は、出力バッファ１６-1〜１６-nの各出力端にそれぞれ接続されている。アナログスイッチ１８-1〜１８-nの他端には、コラム線２０-1〜２０-nが接続されている。これらコラム線２０-1〜２０-nは、容量負荷Ｃ１〜Ｃｎを持っている。スイッチ制御パルス発生回路１９は、アナログスイッチ１８-1〜１８-nのオン（閉）／オフ（開）制御を行うためのスイッチ制御パルスを発生する。
【００１４】
具体的には、スイッチ制御パルス発生回路１９は、ＤＡコンバータ１５でＤＡ変換を行う期間、もしくはＤＡ変換用のプリチャージを行う準備期間（プリチャージ期間）にアナログスイッチ１８-1〜１８-nをオフ状態にすることによって出力バッファ１６-1〜１６-nとコラム線２０-1〜２０-nを切断し、ある特定の期間のみアナログスイッチ１８-1〜１８-nをオン状態にすることによって両者を接続する。
【００１５】
図２に、ソースフォロワ回路を用いた出力バッファ１６-1〜１６-nの構成の一例を示す。同図において、ＮＭＯＳのソースフォロワトランジスタ２１のゲートに第１のキャパシタ２３の一端が接続されるとともに、ソースフォロワトランジスタ２１のゲートとプリチャージ電源２４の間に第１のアナログスイッチ２５が、第１のキャパシタ２３の他端とソースフォロワトランジスタ２１のソースの間に第２のアナログスイッチ２６が、第１のキャパシタ２３の他端と信号源（Ｖｉｎ）の間に第３のアナログスイッチ２７がそれぞれ接続されている。
【００１６】
また、ソースフォロワトランジスタ２１のドレイン側にＮＭＯＳのトランジスタ２８がカスコード接続されるとともに、ソースフォロワトランジスタ２１のゲートとカスコード接続トランジスタ２８のゲートの間に第２のキャパシタ２９が接続され、さらにカスコード接続トランジスタ２８のゲートとある特定の電圧値Ｖｃの電源３０の間に第４のアナログスイッチ３１が接続されている。電源３０の電圧値Ｖｃは、ソースフォロワトランジスタ２１のプリチャージ電圧Ｖｐｒｅの電圧値に対してある量だけシフトとした値に設定する。そのシフト量は、ソースフォロワトランジスタ２１とカスコード接続トランジスタ２８の飽和条件から求められるものである。
【００１７】
次に、上記構成のソースフォロワ回路の回路動作について、図３のタイミングチャートを用いて説明する。
【００１８】
先ず、プリチャージ期間Ｔ１において、第１，第２のアナログスイッチ２５，２６をオン状態、第３のアナログスイッチ２７をオフ状態にする。これにより、ソースフォロワトランジスタ２１のゲートに対して、プリチャージ電源２４から第１のアナログスイッチ２５を介して特定のプリチャージ電圧Ｖｐｒｅが印加される。このとき、ソースフォロワトランジスタ２１のゲートとソースの間に接続された第１のキャパシタ２３には、オフセット分Ｖｏｓ（＝Ｖｇｓ）に対応した電荷が蓄積される。
【００１９】
その後、出力期間Ｔ２では、第１，第２のアナログスイッチ２５，２６をオフ状態、第３のアナログスイッチ２７をオン状態にする。これにより、第１のキャパシタ２３の他端側（ソースフォロワトランジスタ２１のソース側）が入力信号Ｖｉｎ側（信号源側）に再接続され、ソースフォロワトランジスタ２１のゲートがプリチャージ電源２４から切り離される。このとき、ソースフォロワトランジスタ２１のゲート電位は、Ｖｉｎ＋Ｖｏｓとなる。
【００２０】
その結果、ソースフォロワトランジスタ２１のゲート‐ソース電圧Ｖｇｓに相当するオフセットＶｏｓ′が発生したとしても、Ｖｏｓ′＝Ｖｏｓであることからオフセットキャンセルが行われ（即ち、Ｖｏｓ−Ｖｏｓ′）、出力期間Ｔ２における出力電位Ｖｏｕｔは、入力電位Ｖｉｎとほぼ同じ電位となる。また、このことは、トランジスタ特性のばらつきに対する出力電位変動を低減できることと等価となる。
【００２１】
また、プリチャージ期間には、第１，第２のアナログスイッチ２５，２６と同様に、第４のアナログスイッチ３１もオン状態とすることにより、カスコード接続トランジスタ２８のゲートを電圧値Ｖｃにプリチャージする。そして、出力期間において第４のアナログスイッチ３１をオフ状態にすることにより、カスコード接続トランジスタ２８のゲートを電源３０から切り離す。
【００２２】
この第４のアナログスイッチ３１のオン／オフ動作により、カスコード接続トランジスタ２８のゲート電位を、電源電圧ＶＣＣよりも高く設定することができるため、ソースフォロワトランジスタ２１のドレイン電圧が高くなる。これにより、ソースフォロワトランジスタ２１として、ポリシリコンＴＦＴなどの閾値電圧Ｖｔｈが高くかつばらつきが大きいトランジスタを用いてソースフォロワ回路を構成したとしても、結果として、当該トランジスタ２１のドレイン電圧範囲が広がることになるため、出力のダイナミックレンジを拡大できる。
【００２３】
また、上記の回路構成においては、第１のキャパシタ２３に対するプリチャージを、信号源ではなく独立のプリチャージ電源２４で行えるので、信号源の出力インピーダンスを極めて小さくする必要がない。これに伴うメリットは、本ソースフォロワ回路を液晶表示装置の水平ドライバ内の基準電圧選択型ＤＡコンバータの出力回路として用いる場合に極めて大きい。すなわち、基準電圧線の線幅を小さくできるので、回路全体の小面積化が可能となる。
【００２４】
上述した回路動作に伴う効果は、ソースフォロワ回路をポリシリコンＴＦＴで構成したときに特に有効となる。その理由は、以下の通りである。すなわち、ポリシリコンＴＦＴは基板電位を持たないため、基板バイアス効果がない。そのため、入力電圧（ソースフォロワトランジスタ２１の入力電位）が変化し、出力電圧（ソースフォロワトランジスタ２１のソース電位）が変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、オフセットキャンセル動作が精度良く行われる。また、基板電位がないため、第１のアナログスイッチ２５の一端側（ソースフォロワトランジスタ２１のベース側）の寄生容量が小さくなり、ソースフォロワトランジスタ２１のベース電位が変化した場合でも、第１のキャパシタ２３に蓄積されたオフセット電荷が逃げにくい。
【００２５】
以上説明したオフセットキャンセル構造を持つソースフォロワ回路をコラム線駆動回路における出力回路に使用した場合の本発明の一実施形態に係る構成を図４に示す。なお、図４には、あるコラム線２０-kについての回路構成のみを示し、また図中、図２と同等部分には同一符号を付して示してある。
【００２６】
本実施形態では、出力回路１７の前段に設けられたＤＡコンバータ１５が、上位３ビットｂ０〜ｂ２に対して基準電圧選択型ＤＡコンバータ４１を、下位３ビットｂ３〜ｂ５に対してスイッチドキャパシタアレイ型ＤＡコンバータ４２をそれぞれ用いた構成の場合において、スイッチドキャパシタアレイ型ＤＡコンバータ４２のキャパシタを、上記構成のソースフォロワ回路のオフセット蓄積用のキャパシタ２３に兼用した構成を採っている。
【００２７】
すなわち、下位３ビットｂ３〜ｂ５に対応して設けられ、かつ一端がソースフォロワトランジスタ２１のゲートに共通に接続された４個のキャパシタ４３，４４，４５，４６の合成容量がオフセット蓄積用のキャパシタ２３に対応する。ここで、４個のキャパシタ４３，４４，４５，４６の容量比は、４Ｃｏ：２Ｃｏ：Ｃｏ：Ｃｏとなるように設定される。
【００２８】
また、キャパシタ４３〜４６の各他端とソースフォロワトランジスタ２１のソースの間に接続された４個のアナログスイッチ４７〜５０が第２のアナログスイッチ２６に、キャパシタ４３〜４６の各他端と信号源の間に接続された４個のアナログスイッチ５１〜５４が第３のアナログスイッチ２７にそれぞれ対応する。アナログスイッチ２５，４７〜５０などは、プリチャージパルス制御回路５５によって開閉制御される。
【００２９】
一方、出力バッファ１６-kの出力端とコラム線２０-kの間に設けられたアナログスイッチ１８-kは、スイッチ制御パルス発生回路１９で発生されるスイッチ制御パルスによって開閉制御される。具体的には、図５のタイミングチャートに示すように、アナログスイッチ１８-kは、プリチャージ期間およびＤＡ変換期間はオフ状態となる。そして、それ以外の特定の期間にのみオン状態となる。
【００３０】
上述したように、下位３ビットｂ３〜ｂ５側をスイッチドキャパシタアレイ型とした構成のＤＡコンバータ１４を具備する液晶表示装置のコラム線駆動回路において、出力バッファ１６-1〜１６-nとしてオフセットキャンセル構造を持ったソースフォロワ回路を用いることにより、オフセット蓄積用のキャパシタ２３とスイッチドキャパシタアレイ型ＤＡコンバータ４２のキャパシタを兼用できるので、新たに追加する回路素子が少なくて済み、効率が良い。
【００３１】
ところで、一般に、図４に示されるようなソースフォロワ回路の出力電流は、信号立ち上がり時には制限なく得られるが、信号立ち下がり時には電流源２２の電流Ｉｒｅｆの大きさまでしか得られない。したがって、信号立ち下がり時に大きな出力負荷が接続されていると、十分に信号を変化させることができない。あるいは、信号を十分に変化させるためには、大きな値の電流Ｉｒｅｆを必要とする。
【００３２】
ところが、本発明においては、信号電位がプリチャージ期間などに大きく減少した場合には、これらの期間ではアナログスイッチ１８-kがオフ状態となり、出力バッファ１６-kが容量負荷Ｃｋと切り離されるため、ソースフォロワ回路の出力電流は大きくならず、信号電位を十分に変化させることができる。言い換えれば、小さな値の電流Ｉｒｅｆで十分な出力回路を構成できる。なお、アナログスイッチ１８-kをオン状態にする出力期間は、プリチャージ期間およびＤＡ変換期間以外の特定の期間に設定されていれば良い。
【００３３】
また、小さな値の電流Ｉｒｅｆで出力回路を構成することは、出力電位のばらつきを小さく抑えることにつながる。以下に、その理由について説明する。
【００３４】
一般に、ソースフォロワ回路のオフセット電位（ソースフォロワトランジスタ２１のゲート‐ソース電圧）Ｖｇｓは次式で表される。
Ｖｇｓ＝Ｖｔｈ＋√（Ｉｒｅｆ／ｋ）
但し、ｋ＝０．５×μ×Ｃｏｘ×Ｗ／Ｌである。ここで、ｋは定数、Ｃｏｘ，Ｗ，Ｌはそれぞれトランジスタの酸化膜容量、ゲート長、ゲート幅である。
【００３５】
したがって、電流Ｉｒｅｆの値が大きくなれば、オフセット電位Ｖｇｓは大きくなる。これは、一般に、回路の出力ダイナミックレンジを狭めてしまうことにつながる。言い換えれば、ダイナミックレンジの確保のためにトランジスタサイズを大きくしなければならなくなる。電流Ｉｒｅｆの値が小さければ、トランジスタサイズを小さくできるので、回路の小面積化が図れる。
【００３６】
また、電流Ｉｒｅｆの値が大きければ、定数ｋのばらつき（即ち、トランジスタのデバイス特性のばらつき）に対するオフセット電位Ｖｇｓのばらつき程度が大きくなる。このような関係は、図２（図４）のようなオフセットキャンセル構造を採った場合でも基本的に変わらない。したがって、電流Ｉｒｅｆの値が減少することは、出力ばらつきが減ることにつながる。
【００３７】
以上のようなオフセットキャンセル構造を持つソースフォロワ回路は、コラム線駆動回路（水平ドライバ）をポリシリコンＴＦＴで液晶パネルと一体形成するときに特に有用なものとなる。その理由は、以下の通りである。
▲１▼ポリシリコンＴＦＴは定数ｋのばらつきが非常に大きい。
▲２▼ゲートバイアス効果や寄生容量が少なく、オフセットキャンセル構造のソースフォロワ回路を作りやすい。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、液晶パネルとコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなる液晶表示装置において、出力バッファの出力端とコラム線の間にアナログスイッチを設け、このアナログスイッチを開閉制御するようにしたことにより、アナログスイッチの開状態では、出力バッファとコラム線が切断され、出力回路が容量負荷と切り離されるため、ソースフォロワ回路からなる出力バッファの出力電流は大きくならず、よって片方向の電流バッファでコラム線負荷を充電するシステムを容易に構成できるとともに、低消費電力化、回路の小面積化、広ダイナミックレンジ化が図れ、かつ出力電位のばらつきを少なくできる。
特に、ＤＡコンバータのＤＡ変換期間およびスイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間にアナログスイッチをオフ（開）状態にして、出力バッファをコラム線の容量負荷から切り離すことで、信号電位がプリチャージ期間などに大きく減少した場合に、ソースフォロワ回路の出力電流は大きくならず、信号電位を十分に変化させることができる、換言すれば、小さな値の電流で十分な出力回路を構成でき、また小さな値の電流で出力回路を構成することは、出力電位のばらつきを小さく抑えることにつながる。
【図面の簡単な説明】
【図１】  本発明の参考例を示すブロック図である。
【図２】ソースフォロワ回路を用いた出力バッファの構成の一例を示す回路図である。
【図３】図２の回路動作を説明するためのタイミングチャートである。
【図４】  本発明の一実施形態を示す回路図である。
【図５】本発明の動作説明のためのタイミングチャートである。
【図６】アクティブマトリクス形液晶表示装置の一例を示す概略構成図である。
【図７】水平ドライバ（コラム線駆動回路）の構成の一例を示すブロック図である。
【符号の説明】
１１…シフトレジスタ、１３…サンプリング回路、１４…ラッチ回路、１５…ＤＡコンバータ、１６-1〜１６-n…出力バッファ、１７…出力回路、１８-1〜１８-n，２５〜２６，３１…アナログスイッチ、１９…スイッチ制御パルス発生回路、２０-1〜２０-n…コラム線、２１…ソースフォロワトランジスタ、２２…電流源、２３，２９…キャパシタ、２４…プリチャージ電源、２８…カスコード接続トランジスタ、４１…基準電圧選択型ＤＡコンバータ、４２…スイッチドキャパシタアレイ型ＤＡコンバータ
【図１】
0004046811.tif 000002
【図２】
0004046811.tif 000003
【図３】
0004046811.tif 000004
【図４】
0004046811.tif 000005
【図５】
0004046811.tif 000006
【図６】
0004046811.tif 000007
【図７】
0004046811.tif 000008