(57)【特許請求の範囲】
【請求項１】
第１または第２論理状態を有するメモリセルを複数のビット情報を有する入力データに応じてプログラムし、セクタ単位に消去する不揮発性半導体メモリ装置のローカルロウデコーダ構造において、
高電圧をソースに受けゲートにバイアス電圧を受けるｐ型MOSトランジスタ、このｐ型MOSトランジスタのドレインにドレインが連結されゲートにセクタ選択信号を受ける第１ｎ型MOSトランジスタ、およびこの第１ｎ型MOSトランジスタのソースにドレインが連結されゲートがグローバルワードラインに連結されソースに消去電圧を受ける第２ｎ型MOSトランジスタからなるレベルシフタと、
このレベルシフタに複数連結されて対応するワードラインを駆動するための複数のワードラインドライバと
を備えたことを特徴とする不揮発性半導体メモリ装置のローカルロウデコーダ構造。
【請求項２】
前記ワードラインドライバは、
分割ワードラインにソースが連結されゲートに前記レベルシフタの出力を受けるｐ型MOSトランジスタと、
このｐ型MOSトランジスタのドレインにドレインが連結されソースが接地されゲートに前記レベルシフタの出力を受けるｎ型MOSトランジスタと、
ドレインが前記分割ワードラインに連結されゲートがグローバルワードラインに連結されソースが前記ｐ型MOSトランジスタのドレインに連結されたワードラインに連結されるｎ型MOSトランジスタと
から構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のローカルロウデコーダ構造。
【請求項３】
前記不揮発性半導体メモリ装置はNOR型フラッシュEEPROMであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のローカルロウデコーダ構造。
【請求項４】
第１または第２論理状態を有するメモリセルを複数のビット情報を有する入力データに応じてプログラムし、セクタ単位に消去する不揮発性半導体メモリ装置において、
複数のワードラインのうちそれぞれ対応するワードラインにゲートが連結され複数のビットラインのうちそれぞれ対応するビットラインにドレインが連結され、同一のビットラインに接続されるトランジスタは同一のワードラインを共有しないトランジスタである複数のフローティングゲートメモリセルトランジスタからなるセクタと、
印加される外部アドレス信号のうち一部のアドレス信号をデコーディングしてグローバルワードラインを選択するためのグローバルロウデコーダと、
各セクタ毎に配置され前記外部アドレス信号のうち残りのアドレス信号をデコーディングして分割ワードラインを選択するための分割デコーダと、
高電圧をソースに受けゲートにバイアス電圧を受けるｐ型MOSトランジスタ、このｐ型MOSトランジスタのドレインにドレインが連結されゲートにセクタ選択信号を受ける第１ｎ型MOSトランジスタ、およびこの第１ｎ型MOSトランジスタのソースにドレインが連結されゲートがグローバルワードラインに連結されソースに消去電圧を受ける第２ｎ型MOSトランジスタからなるレベルシフタを有し、前記グローバルロウデコーダのグローバルワードラインに対応連結され前記分割ワードラインを通してワードライン駆動電圧を受けて選択されたセクタの前記ワードラインを活性化させるローカルロウデコーダと、
セクタアドレス信号に従い高電圧及び消去電圧をそれぞれ生成して対応する前記ローカルロウデコーダに印加する高電圧及び消去電圧ドライバと、
前記セクタアドレス信号に従いセクタ選択信号を生成して前記ローカルロウデコーダに印加するセクタセレクタと、
前記セクタアドレス信号に従いバイアス電圧を生成して前記ローカルロウデコーダに印加するバイアスドライバと、
から構成されることを特徴とする不揮発性半導体メモリ装置。
【請求項５】
前記ローカルロウデコーダは、
前記レベルシフタと、
このレベルシフタに複数連結されて対応するワードラインを駆動するための複数のワードラインドライバと
を備えたことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
電気的に消去及びプログラム動作が可能な半導体メモリ装置において、
複数本のワードライン及びビットラインと複数個のメモリセルからなる複数個のメモリセルセクタと、
外部アドレス信号として発生されたデコーディング信号を入力として受け外部電源を電源電圧として選択されたグローバルワードラインを選択するためのロジック部を有し、このロジック部の出力を入力として受け、第１電源電圧と第２電源電圧間に連結されてグローバルワードラインに第１電源電圧または第２電源電圧をグローバルワードライン電圧として出力するグローバルロウデコーダと、
このグローバルロウデコーダのアドレスと別の外部アドレス信号として発生されたデコーディング信号を入力として受け、第３電源電圧を電源電圧として選択された分割ワードラインに第３電源電圧を分割ワードライン電圧として出力する分割デコーダと、
前記外部アドレス信号として発生されたデコーディング信号及び制御信号を入力として受けて選択されたセクタ選択信号を出力するセクタセレクタと、
前記外部アドレス信号として発生されたデコーディング信号を入力として受け、第４電源電圧と第５電源電圧間に連結されてバイアス電圧として第４電源電圧または第５電源電圧を選択的に出力するバイアスドライバと、
前記デコーディング信号と内部で発生された制御信号を入力とし受け、第６電源電圧と第７電源電圧間に連結されて選択的に第６電源電圧または第７電源電圧を選択的に高電圧として出力する高電圧ドライバと、
前記デコーディング信号と内部制御信号を入力として受け、第８電源電圧と第９電源電圧間に連結されて第８電源電圧または第９電源電圧を消去電圧として選択的に出力する消去電圧ドライバと、
高電圧をソースに受けゲートにバイアス電圧を受けるｐ型MOSトランジスタ、このｐ型MOSトランジスタのドレインにドレインが連結されゲートにセクタ選択信号を受ける第１ｎ型MOSトランジスタ、およびこの第１ｎ型MOSトランジスタのソースにドレインが連結されゲートがグローバルワードラインに連結されソースに消去電圧を受ける第２ｎ型MOSトランジスタからなるレベルシフタを有し、前記セクタ選択信号とバイアス電圧、高電圧、消去電圧、分割ワードライン電圧、及びグローバルワードライン電圧を入力として受けて一つのワードラインを選択するローカルロウデコーダと
を備えることを特徴とする半導体メモリ装置。
【請求項７】
電気的に消去及びプログラム動作が可能な半導体メモリ装置でのワードライン駆動方法において、
高電圧をソースに受けゲートにバイアス電圧を受けるｐ型MOSトランジスタ、このｐ型MOSトランジスタのドレインにドレインが連結されゲートにセクタ選択信号を受ける第１ｎ型MOSトランジスタ、およびこの第１ｎ型MOSトランジスタのソースにドレインが連結されゲートがグローバルワードラインに連結されソースに消去電圧を受ける第２ｎ型MOSトランジスタからなるレベルシフタ、およびこのレベルシフタに複数連結されて対応するワードラインを駆動するための複数のワードラインドライバからなるローカルロウデコーダを準備する段階と、
前記ｐ型MOSトランジスタのソースに高電圧を印加しゲートにバイアス電圧を印加し、前記第１ｎ型MOSトランジスタのゲートにセクタ選択信号を印加し、前記第２ｎ型MOSトランジスタのゲートにグローバルワードラインの電圧を印加する段階と、
分割デコーダの出力端に現れる分割ワードライン電圧信号を動作電源電圧とした状態で前記ｐ型MOSトランジスタの出力を前記ワードラインドライバに提供して選択されたワードラインが駆動されるようにする段階と
を有することを特徴とする半導体メモリ装置でのワードライン駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置、そのローカルロウデコーダ構造、及び半導体メモリ装置、同装置でのワードライン駆動方法に関する。
【０００２】
【従来の技術】
通常、半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに大別される。揮発性半導体メモリ装置はさらにダイナミックランダムアクセスメモリとスタティックランダムアクセスメモリとに分類される。このような揮発性半導体メモリ装置は読み出しと書き込みの速度が速いが、外部電源供給が中断されるとメモリセルに貯蔵された内容が消失されるという短所を有する。
【０００３】
一方、不揮発性半導体メモリ装置はMROM(mask read only memory)、PROM(programmable read only memory)、EPROM(erasable programmable read only memory)、EEPROM(electrically erasable programmable read only memory)などに分類される。このような種類の不揮発性半導体メモリ装置は外部からの電源供給が中断されてもメモリセル内にその内容を永久的に保存できるので、電源供給の如何に拘わらずに保存すべき内容を記憶させる場合に主に用いられる。
【０００４】
しかし、前記MROM、PROM、EPROMの場合には一般の使用者が電子的システムを通してそれ自体に自由に消去と書き込み（またはプログラム）を行うことはできない。即ち、オン‐ボード状態でプログラムされた内容を消去するか再プログラムすることは容易ではない。これとは違って、前記EEPROMの場合には電気的に消去と書き込みを行う作業がシステム自体で可能であるので、継続的な内容更新が必要なシステムプログラムの貯蔵装置及び補助記憶装置への応用が次第に拡大しているのが実情である。
【０００５】
即ち、最近のコンピュータまたはマイクロプロセッサにより制御される種々の電子的装置は高速で電気的に消去及びプログラム可能な前記EEPROMの出現を一層要求している。さらに、携帯用コンピュータまたはノートブックサイズのバッテリ電源コンピュータシステムにおいて、補助メモリ装置として回転磁気ディスクを有するハードディスク装置を使用する場合は相対的に広い面積を占有するので、そのようなシステムの設計者らはよりコンパクトながら高速の動作をするEEPROMの出現に大きな興味を感じている。
【０００６】
EEPROMの設計技術が進歩するに従い出現したフラッシュ消去機能を有するNOR型フラッシュEEPROMはNAND型またはAND型のEEPROMに比べて速いプログラム（ライト）動作及びリード動作を有するので、高速のメモリを要求する使用者らに脚光を浴びている。後述する本発明の徹底した理解を助けるため、NOR型フラッシュメモリの通常の動作を説明する。
【０００７】
NOR型フラッシュメモリのメモリセルユニットをなすメモリセルトランジスタは図７に示すような垂直断面構造をもつ。即ち、図７に示すように、P型基板2にｎ型ソース領域３が形成され、このソース領域３からｐ型チャンネル領域を介してｎ型ドレイン領域４が形成される。前記ｐ型チャンネル領域の上部には100Å以下の薄い絶縁膜５により絶縁されたフローティングゲート６の電極が形成され、このフローティングゲート６の電極の上部には他の絶縁膜７を介してワードラインともいわれる制御ゲート８の電極が形成される。
【０００８】
このような構造を有するメモリセルトランジスタの動作を動作モード別印加電圧を示した表１を参照して説明する。前記メモリセルトランジスタの動作はプログラム、消去及びリード動作モードに分けられる。
【表１】
0004047001.tif 000002
【０００９】
まず、プログラム動作はドレイン領域4と隣接したチャンネル領域でフローティングゲート6への熱電子注入が発生するようにすることにより行われる。前記表１に示すように、熱電子注入は前記ソース領域３とｐ型基板２とを接地した状態で制御ゲート8の電極に高い高電圧、例えば10Vを印加し、ドレイン領域4には熱電子を発生させるため適当量の電圧、例えば5〜6Vを印加して行われる。このような方法により負の電荷がフローティングゲート6の電極に充分に蓄積されると、メモリセルトランジスタのしきい値電圧がプログラム前のしきい値電圧よりも上昇する。一方、リード動作はソース領域3とｐ型基板2とを接地した状態でメモリセルトランジスタのドレイン領域４に正の電圧、例えば1Vを印加し、制御ゲート8の電極には一定した電圧、例えば5Vを印加してなされる。このリード動作において、前記プログラム動作により高くなったしきい値電圧をもつメモリセルトランジスタはオフセルとして動作してドレイン領域4からソース領域３へ電流が流れることを防止する。この場合、メモリセルトランジスタは“オフ‐セル”といわれる。前記プログラムされたメモリセルトランジスタのしきい値電圧は通常約6V〜7Vの間の電圧分布をもつ。
【００１０】
NOR型フラッシュメモリの消去動作は制御ゲートから基板に形成されるバルク領域へF-Nトンネリング(Fowler-Nordheim tunneling)現象を発生させることにより行われる。F-Nトンネリングの発生条件は制御ゲート8の電極に負の高電圧、例えば、表１に示すように-10Vを印加し、バルク領域にはF-Nトンネリングを発生させるため適当量の電圧、例えば10Vを印加することで満足する。この場合、ドレイン領域４は消去の効果を高めるためハイインピーダンスにする。このような消去条件は制御ゲート8の電極とバルク領域間に強い電界を形成してF-Nトンネリングを起こす。よって、フローティングゲート6の電極内に捕獲されている負の電荷はソース領域３へ放出される。通常のF-Nトンネリングは絶縁膜を介して6〜7MV/cmの電界が導電層に印加される場合に発生することが知られている。前記メモリセルトランジスタの場合、ゲート絶縁膜７が約100Åの厚さに形成されることにより、F-Nトンネリングの発生が可能になる。このような消去動作の結果としてメモリセルトランジスタのしきい値電圧はフローティングゲート6の電極に電荷が蓄積された場合と比べて低くなる。
【００１１】
リード動作が行われるとき、消去動作によりしきい値電圧が低くなったメモリセルはドレイン領域からソース領域へ形成される電流経路を有するのでオン‐セルとして動作する。この場合、メモリセルトランジスタは“オン‐セル”といわれる。消去されたメモリセルトランジスタのしきい値電圧は通常約1V〜3Vの間に電圧分布を有する。
【００１２】
通常のフラッシュメモリの場合、それぞれのバルク領域にはメモリの高集積化のため複数個のセルが形成されて、前記消去動作のときに同一のバルク領域に位置する複数個のセルが同時に消去される。消去単位はそれぞれのバルク領域に分離された領域に従い決定される。例えば64K byte単位に消去され、このようなメモリセルの単位をセクタ(sector)という。
【００１３】
図８には、通常の64Kバイトの単位セクタが複数形成されたメモリセルアレイと、前記単位セクタのワードラインを選択的に駆動するためのロウデコーダをもつコアブロックと、が図示される。メモリセルアレイを構成する前記単位セクタが64Kバイトである場合、1024本のワードラインW/Lと512本のビットラインB/Lが通常存在する。それぞれ一本のワードラインWLiにはｎ個のメモリセルのゲートが共通に連結される。それぞれ一本のビットラインBLiにはｍ個のセルのドレインが共通に連結される。
【００１４】
図示したように、メモリセルアレイを構成する複数のセクタ300〜300nと、このセクタのうち一つのセクタを選択するために選択信号を印加するセクタセレクタ10〜10nと、前記セクタ内の複数のメモリセルトランジスタの駆動に必要な電圧を印加するレベルシフタドライバ21〜21n、高電圧Vpxドライバ30〜30n及び消去電圧Vexドライバ40〜40nと、ロウデコーディングのために前記セクタと共通に連結されたグローバルロウデコーダ800〜800nと、各セクタ毎に対応配置された分割デコーダ50〜50nと、前記グローバルロウデコーダ800〜800nに対応連結されてワードラインを選択するためのローカルロウデコーダ900〜900n,910〜910n,930〜930nと、を備える。
【００１５】
前記構成において、読み出し或いはプログラム動作のときに選択されたセクタにある1024本のW/L中の一つのW/Lを選択するためには10個のロウアドレス信号が必要である。図８の構造では前記10個のアドレス信号を７個の信号と３個の信号に分け、７個のアドレス信号でもって128個のグローバルロウデコーダ800〜800nのうち一つを駆動して一つのグローバルワードラインGWLi;i=0〜127が選択されるようにし、３個のアドレス信号でもって各セクタ毎に割り当てられた分割デコーダ50〜50nのうち一つを駆動して一つの分割ワードラインPWLi；i=0〜7が選択されるようにする。前記複数のグローバルワードラインGWL0〜GWL127はそれぞれ対応する複数個のローカルロウデコーダ900〜900n,910〜910-n,930〜930nに連結される。選択されたセクタのローカルロウデコーダには選択された分割デコーダにより前記８本の分割ワードラインPWLi；I=0〜7のうち活性化された分割ワードラインの信号が印加されて、メモリセルの制御ゲートに連結される一つのW/Lが選択される。
【００１６】
図８に示すように、前記ローカルロウデコーダ900〜900n,910〜910n,930〜930nはプログラム及び書き込みの動作時に電源電圧以上の高い電圧がW/Lに印加されるように、比較的低いグローバルワードラインGWLiの信号レベルを受けて電源電圧以上の高電圧を選択されたワードラインに出力する機能を有するべきであるので、低い電圧を高い電圧にスイッチングするレベルシフタを内部に採用している。
【００１７】
図示したように、一つのレベルシフタLS1は、グローバルワードラインの信号とセクタセレクタ信号をNANDゲーティングするNANDゲートN1と、クロスカップルされた第1，第2ｐ型MOSトランジスタP1,P2と、前記第２ｐ型MOSトランジスタP2のゲートにドレインが連結され前記NANDゲートN1の出力にソースが連結された第１入力ｎ型MOSトランジスタN3と、前記第１ｐ型MOSトランジスタP1のゲートにドレインが連結され前記NANDゲートN1の出力にゲートが連結された第２入力ｎ型MOSトランジスタN2と、から構成される。
【００１８】
このような構成によると、前記NANDゲートN1によりGWLの信号とセクタセレクタ10の選択信号SS0がNANDゲーティングされ、そのNAND応答は前記第２入力ｎ型MOSトランジスタN2のゲートに印加される。一方、前記第１入力ｎ型MOSトランジスタN3のゲートにはレベルシフタドライバ21の信号が印加される。すると、第１,第２入力ｎ型MOSトランジスタN3,N2にそれぞれ印加されるゲート電圧レベルの差に従い増幅された差動増幅信号が第１、第２ｐ型MOSトランジスタP1,P2のドレイン端子を通してレベルシフタの出力信号として生成される。このレベルシフタのレベルシフティングされた出力はワードラインにそれぞれ対応連結されたワードラインドライバDR1に印加されて選択されたワードラインが高電圧にブースティングされるようにする。
【００１９】
ここで、前記ローカルロウデコーダ900〜900n,910〜910n,930〜930n内にそれぞれ対応配置されたレベルシフタは多数のトランジスタから構成されるNANDゲートを有するべきであるので、ローカルロウデコーダの占有面積が増加するという問題点があった。さらに、前記NANDゲートを除いた残りの内部のトランジスタはすべてが高電圧用素子から構成されるので、別途のウェルを形成し、チャンネルサイズが相対的に大きいトランジスタを製造しなければならない。このため、工程的側面及びレイアウト面でチップサイズの縮小に制限要素として作用する。
【００２０】
【発明が解決しようとする課題】
上記のように従来はNANDゲート及びレベルシフタをもつローカルロウデコーダの構成に起因してレイアウト面積が増加して高集積化に制限を与えるという問題点があった。
【００２１】
そこで、本発明の目的は、ローカルロウデコーダのレイアウト面積を最小化または減らして半導体メモリ装置のチップ面積を減らし得る不揮発性半導体メモリ装置、そのローカルロウデコーダ構造、及び半導体メモリ装置、同装置でのワードライン駆動方法を提供することにある。
【００２２】
【課題を解決するための手段】
本発明のローカルロウデコーダは、ｐ型及び第１、第２ｎ型MOSトランジスタからなるレベルシフタと、複数のワードラインドライバとから構成される。より具体的には、高電圧をソースに受けゲートにバイアス電圧を受けるｐ型MOSトランジスタ、このｐ型MOSトランジスタのドレインにドレインが連結されゲートにセクタ選択信号を受ける第１ｎ型MOSトランジスタ、およびこの第１ｎ型MOSトランジスタのソースにドレインが連結されゲートがグローバルワードラインに連結された第２ｎ型MOSトランジスタからなるレベルシフタと、このレベルシフタに複数連結されて対応するワードラインを駆動するための複数のワードラインドライバとから構成される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。なお、図面において互いに同一あるいは類似した部分は説明及び理解の便宜上同一または類似した符号を付す。
【００２４】
図１には本発明の実施形態によるNOR型フラッシュメモリのセクタ及びロウデコーダ連結構成が図示される。図面ではロウデコーダを含んだコアブロックの構成の一部だけが図示されているが、その他にもメモリの動作のために各種の機能ブロックが存在することを理解すべきである。
【００２５】
図１の回路は、複数のワードラインのうちそれぞれ対応するワードラインにゲートが連結され、複数のビットラインのうちそれぞれ対応するビットラインにドレインが連結され、同一のビットラインに接続されるトランジスタは同一のワードラインを共有しないトランジスタである複数のフローティングゲートメモリセルトランジスタからなるセクタ300〜300nと、印加される外部アドレス信号中の一部のアドレス信号をデコーディングしてグローバルワードラインを選択するためのグローバルロウデコーダ100,110,100nと、各セクタ毎に配置され前記外部アドレス信号中の残りのアドレス信号をデコーディングして分割ワードラインを選択するための分割デコーダ50,50nと、前記グローバルロウデコーダ100,110,100nのグローバルワードラインに対応連結され前記分割ワードラインを通してワードライン駆動電圧を受けて選択されたセクタの前記ワードラインを活性化させるローカルロウデコーダ200〜200n,210〜210n,230〜230nと、セクタアドレス信号に従い高電圧Vpx及び消去電圧Vexをそれぞれ生成して対応する前記ローカルロウデコーダに印加する高電圧Vpx及び消去電圧Vexドライバ30〜30n,40〜40nと、前記セクタアドレス信号に従いセクタ選択信号を生成して前記ローカルロウデコーダ200〜200n,210〜210n,230〜230nに印加するセクタセレクタ10,10nと、前記セクタアドレス信号に従いバイアス電圧Vpbiasを生成して前記ローカルロウデコーダ200〜200n,210〜210n,230〜230nに印加するバイアスVpbiasドライバ20,20nと、から構成される。
【００２６】
前記グローバルロウデコーダ100,110,100nはそれぞれ外部電源電圧を駆動電源電圧として用い、アドレス信号をゲーティングする論理ゲート部101と、この論理ゲート部101の出力を反転するためのインバータ部102と、から構成される。ここで、インバータ部102は第１電圧Vcxまたは第２電圧Vematxを駆動電源電圧として用いることができる。第１電圧は消去のときには0Vで提供され、残りの他のモードでは外部電源電圧のレベルで印加される。一方、第２電圧は消去のときに負の高電圧で提供され、残りの他のモードでは0Vのレベルで印加される。
【００２７】
図１に示すように、本実施形態による前記ローカルロウデコーダ200〜200n, 210〜210n, 230〜230nは本発明の固有目的を達成するためそれぞれ図８のレベルシフタとは異なってNANDゲートを持たず、低い電圧を高い電圧にスイッチングするレベルシフタの細部構成を異にする。前記ローカルロウデコーダ200〜200n,210〜210n,230〜230nはそれぞれ前記Vpxドライバ30〜30n及びVexドライバ40〜40nから供給される高電圧Vpx及び消去電圧Vexを受けて駆動電源電圧として用いる。それぞれのローカルロウデコーダはレベルシフタと、このレベルシフタに連結された複数のワードラインドライバから構成される。
【００２８】
本発明の目的を達成するため、図１に示すように、一つのレベルシフタL1は、高電圧をソースに受けゲートにバイアス電圧Vpbiasiを受けるｐ型MOSトランジスタP1と、このｐ型MOSトランジスタP1のドレインにドレインが連結されゲートにセクタ選択信号SSiを受ける第１n型MOSトランジスタN1と、この第１ｎ型MOSトランジスタN1のソースにドレインが連結されゲートがグローバルワードラインに連結されソースに消去電圧Vexiを受ける第２ｎ型MOSトランジスタN2と、から構成される。また、一つのワードラインドライバDR1は、分割ワードラインPWLiにソースが連結されゲートに前記レベルシフタL1の出力を受けるPMOSトランジスタP3と、このPMOSトランジスタP3のドレインにドレインが連結されソースが接地しゲートに前記レベルシフタL1の出力を受けるNMOSトランジスタN3と、ドレインが前記分割ワードラインPWLiに連結されゲートが前記グローバルワードラインGWLiに連結されソースが前記PMOSトランジスタP3のドレインに連結されたワードラインに連結されるｎ型MOSトランジスタN4と、から構成される。
【００２９】
このような本発明の実施形態のレベルシフタの構成により、従来に使用されていたNANDゲートが除去されるのでローカルロウデコーダの占有面積は画期的に減らされることになる。また、前記レベルシフタを構成するトランジスタを従来のレベルシフタのトランジスタよりもそのサイズを小さくすることができるのでレイアウトの面で有利になる。
【００３０】
このような構成のレベルシフタは差動増幅動作を持たずにレベルシフティング機能を行う。そして、レベルシフティングされた出力はワードラインにそれぞれ対応連結された前記ワードラインドライバDR1に印加されて選択されたワードラインが高電圧にブースティングされるようにする。
【００３１】
以下、前記構成によるロウデコーディング動作を詳しく説明する。図１においても図８と同様に一つのセクタの大きさは64K Byteで、1024本のW/Lと512本のB/Lからなると仮定する。図１において図８と同様に10個のアドレス信号を７個の信号と３個の信号に分け、前記７個のアドレス信号でもって128個のグローバルロウデコーダ100,110,100nのうち一つを駆動して一つのグローバルワードラインGWLi:i=0〜127が選択されるようにし、３個のアドレス信号でもって各セクタ毎に割り当てられた分割デコーダ50〜50nのうち一つを駆動して一つの分割ワードラインPWLi:i=0〜7が選択されるようにする。前記複数のグローバルワードラインGWL0〜GWL127はそれぞれ対応する複数個のローカルロウデコーダ200〜200n,210〜210n,230〜230nに連結される。選択されたセクタのローカルロウデコーダには選択された分割デコーダにより前記８本の分割ワードラインPWLi；i=0〜7のうち活性化された分割ワードラインの信号が印加されて、メモリセルの制御ゲートに連結される一つのW/Lがリード動作のときまたはプログラム動作のときに選択される。
【００３２】
一方、消去動作のときには前記グローバルロウデコーダ100,110,100nは第２電圧Vematxを駆動電源電圧として受ける。第２電圧Vematxは消去動作のときに負の高電圧（例えば‐10V）として印加される。消去電圧Vexドライバ40〜40nはセクタアドレス信号に応答して活性されて、選択されたセクタのレベルシフタに消去電圧Vexiを例えば‐10Vとして印加する。一方、セクタ選択信号SSiと高電圧Vpxi、そして分割ワードラインPWLiには0Vの電圧が印加され、バイアス電圧Vpbiasiには前記負の高電圧（例えば‐10V）が印加される。よって、選択されたセクタのローカルロウデコーダ内のレベルシフタ出力は0Vとなって、選択されたセクタのすべてのW/Lには負の高電圧が加えられ、選択されないセクタのローカルロウデコーダのレベルシフタ出力は負の高電圧になって、選択されないセクタのすべてのW/Lには0Vの電圧が加えられる。
【００３３】
以下の表２には上記の動作モード別印加電圧がそれぞれ示されている。
【表２】
0004047001.tif 000003
上記表２に示したように、負の高電圧及び正の高電圧などのような多様な種類の電圧が必要な部分に印加されることがわかる。
【００３４】
図２は、図１のVpbiasドライバ20の具体的回路図で、NANDゲート21,22、このNANDゲート21,22の出力をそれぞれインバーティングするためのインバータ23,24、プログラム信号を反転するためのインバータ25、このインバータ25の出力にゲートが連結されたｐ型MOSトランジスタ26、このｐ型MOSトランジスタ26のドレインにソースが連結されたｐ型MOSトランジスタ27、ゲートに前記プログラム信号を受けドレイン−ソースチャンネルが前記トランジスタ27のドレインとバイアス端Vebias間に連結されたｎ型MOSトランジスタ28、及びゲートに前記インバータ24の出力を受け前記ｎ型MOSトランジスタ28と並列に連結されたｎ型MOSトランジスタ29から構成される。
【００３５】
即ち、図示したように、プログラム動作のときには前記NANDゲート21の一側入力に印加されるプログラムイネーブル信号が論理ハイとして印加され、該当セクタが選択された場合であれば、前記NANDゲート21,22の他側入力端子に印加されるセクタアドレスSAiがハイに印加される。よって、インバータ25はローレベルをp型MOSトランジスタ26のゲートに印加し、このとき、ｎ型MOSトランジスタ28もターンオンされる。つまり、ｐ型MOSトランジスタ27のドレイン端に表れる出力信号VpbiasiはVpw（プログラムのときにワードラインに提供される電圧）‐Vtp（ｐ型MOSトランジスタ26,27のしきい値電圧）の電圧レベルとして表れる。一方、リード動作のときにはリードイネーブル信号が論理ハイとなり、該当セクタが選択された場合であれば前記セクタアドレスSAiがハイとして印加される。よって、インバータ24の出力がハイとなってｎ型MOSトランジスタ29をターンオンさせる。つまり、ｐ型MOSトランジスタ27のドレイン端に表れる出力信号Vpbiasiは0Vとなる。また、消去動作のときには消去バイアスVebias電圧は負の高電圧（例えば‐10V）として印加されるので、出力電圧Vpbiasiは消去バイアスVebiasと同一のレベルの電圧、たとえば‐10Vとなる。
【００３６】
図３は図１のセクタセレクタ10の具体的回路図で、消去イネーブル信号を反転するインバータ11と、このインバータ11の出力とセクタアドレスSAiを受けてNAND応答を生成するNANDゲート12と、このNANDゲート12の出力を反転するインバータ13と、から構成される。このようなセクタセレクタ10の動作は以下の通りである。消去のときにはセクタの有無に係わらずにインバータ１３の出力信号Ssiはローになり、消去動作でない時に選択されたセクタであれば、前記出力SSiはハイになり、非選択セクタであれば出力SSiはローになる。
【００３７】
図４は図１のVpxドライバ30の具体的回路図で、NANDゲート31,33、このNANDゲート31,33の出力をそれぞれインバーティングするためのインバータ32,34、インバータ32の出力のプログラム信号をそれぞれインバーティングするためのインバータ35,38、このインバータ35,38の出力にゲートがそれぞれ連結されたｐ型MOSトランジスタ36,37、前記インバータ34の出力のリード信号をそれぞれインバーティングするためのインバータ35-1,38-1、及びこのインバータ35-1,38-1の出力にゲートがそれぞれ連結されたｐ型MOSトランジスタ36-1,37-1から構成される。リードのときにはリードイネーブル信号がハイとして前記回路に印加される。選択されたセクタの場合はリード信号がハイとなってｐ型MOSトランジスタ36-1のソースに印加されるVpr電圧レベルが出力端Vpxiに伝達されて現れる。一方、プログラムのときにはプログラムイネーブル信号がハイとして印加されるので、選択されたセクタであればプログラム信号がハイとなってVpw電圧が出力端Vpxiに現れる。
【００３８】
図５は図１のVexドライバ40の具体的回路図で、NANDゲート41とインバータ42、及びｐ型/ｎ型MOSトランジスタ43,44からなったインバータから構成されて、消去イネーブル信号がハイになり、選択されたセクタである場合に端子Vnegに印加される電圧が出力端Vexiに伝達される連結構造を有する。
【００３９】
図６は図１の分割デコーダ50の具体的回路図で、対応する一つの分割ワードラインをイネーブルするためNANDゲート51及びインバータ52からそれぞれ構成される。選択されたセクタであり３個のアドレスにより生成されたS< i >信号がハイであれば、端子Vpxiに印加される電圧レベルが出力端pWL< i >に伝達される。
【００４０】
以上、本発明の実施形態を図面を用いて説明したが、本発明はこれに限定されず、本発明の技術的思想を外れない限り種々の変形と変更が可能なことは勿論である。例えば、ローカルロウデコーダの構成をNAND及びAND構造をもつ不揮発性半導体メモリにも適用可能であり、具体図で示される論理ゲートは他の等価的な回路素子または他の論理素子に代替えできることは勿論である。
【００４１】
【発明の効果】
以上詳細に説明したように本発明のローカルロウデコーダ構造によると、レイアウト面積を最小化または減らし得るという効果があって、チップサイズ縮小に支障を与える障害要因を除去して高集積メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるNOR型フラッシュメモリのセクタ及びロウデコーダの連結構成図である。
【図２】図１のVpbiasドライバの具体的回路図である。
【図３】図１のセクタセレクタの具体的回路図である。
【図４】図１のVpxドライバの具体的回路図である。
【図５】図１のVexドライバの具体的回路図である。
【図６】図１の分割デコーダの具体的回路図である。
【図７】通常のNOR型メモリセルトランジスタの断面構造図である。
【図８】通常のNOR型フラッシュメモリのセクタ及びロウデコーダの連結構成図である。
【符号の説明】
200〜200n,210〜210n,230〜230n  ローカルロウデコーダ
L1  レベルシフタ
P1  ｐ型MOSトランジスタ
N1  第１n型MOSトランジスタ
N2  第２ｎ型MOSトランジスタ
DR1  ワードラインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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