(57)【特許請求の範囲】
【請求項１】
第１のアドレスサブセットＡｊ（ｊ＝０，…，Ｊ−１）、第２のアドレスサブセットＡｋ（ｋ＝Ｊ，…，Ｋ−１）及び第３のアドレスサブセットＡｌ（ｌ＝Ｋ，…，Ｌ−１）をそれぞれ含むアドレス信号Ａｉ（ｉ＝０，…，Ｉ−１）によって、少なくとも１つが指定される複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、
第１のアドレスサブセットとして第１のカラムアドレスが入力され、第２のアドレスサブセットとして第１のロウアドレスが入力され、第３のアドレスサブセットとして第２のカラムアドレスが入力されるアドレスバッファと、
前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの少なくとも１つを選択するように構成されたデコーダとを具備し、
前記複数のビット線は少なくとも前記第３のアドレスサブセットにより選択され、前記複数のワード線は少なくとも前記第２のアドレスサブセットにより選択されることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記請求項１に記載の不揮発性半導体メモリにおいて、前記アドレスバッファには、前記第３のアドレスサブセットより上位の第４のアドレスサブセットとして第２のロウアドレスが更に入力されることを特徴とする不揮発性半導体メモリ。
【請求項３】
前記請求項２に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、更に前記第４のアドレスサブセットより上位の第５のアドレスサブセットとして前記複数のブロックのブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項４】
前記請求項１に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、更に前記第３のアドレスサブセットより上位の第４のアドレスサブセットとして前記複数のブロックのブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項５】
少なくとも２Ｎ１ワード数個のセンスアンプを備える不揮発性半導体メモリであって、
複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、
最下位のＮ１個のアドレスサブセットとして第１のカラムアドレスが入力され、前記Ｎ１個のアドレスサブセットの上位に位置するＮ２個のアドレスサブセットとして第１のロウアドレスが入力され、前記Ｎ２個のアドレスサブセットの上位に位置するＮ３個のアドレスサブセットとして第２のカラムアドレスが入力されるアドレスバッファと、
前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの少なくとも１つを選択するように構成されたデコーダとを具備し、
前記複数のビット線は少なくとも前記第２のカラムアドレスにより選択され、前記複数のワード線は少なくとも前記第１のロウアドレスにより選択されることを特徴とする不揮発性半導体メモリ。
【請求項６】
前記請求項５に記載の不揮発性半導体メモリにおいて、前記アドレスバッファには、更に前記Ｎ３個のアドレスサブセットの上位に位置するＮ４個のアドレスサブセットとして第２のロウアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項７】
前記請求項６に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、前記Ｎ４個のアドレスサブセットの上位に位置するＮ５個のアドレスサブセットとしてブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項８】
前記請求項５に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、前記Ｎ３個のアドレスサブセットの上位に位置するＮ５個のアドレスサブセットとしてブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項９】
少なくとも２Ｎ１ワード数個のセンスアンプを備える不揮発性半導体メモリであって、
複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、
最下位のＮ１個のアドレスサブセットとしてページ内アドレスが入力され、前記Ｎ１個のアドレスサブセットの上位に位置するＮ２個のアドレスサブセットとして第１のロウアドレスが入力され、前記Ｎ２個のアドレスサブセットの上位に位置するＮ３個のアドレスサブセットとしてページアドレスが入力されるアドレスバッファと、
前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの１つを選択するように構成されたデコーダとを具備し、
前記複数のビット線は少なくとも前記ページアドレスにより選択され、前記複数のワード線は少なくとも前記第１のロウアドレスにより選択されることを特徴とする不揮発性半導体メモリ。
【請求項１０】
前記請求項９に記載の不揮発性半導体メモリにおいて、前記アドレスバッファには、前記Ｎ３個のアドレスサブセットの上位に位置するＮ４個のアドレスサブセットとして第２のロウアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項１１】
前記請求項１０に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、前記Ｎ４個のアドレスサブセットの上位に位置するＮ５個のアドレスサブセットとしてブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項１２】
前記請求項９に記載の不揮発性半導体メモリにおいて、前記複数のメモリセルはメモリセルアレイを形成するようにマトリックス状に配置され、前記メモリセルアレイは複数のブロックに分割され、前記複数のブロックはブロックアドレスによって選択され、前記アドレスバッファには、前記Ｎ３個のアドレスサブセットの上位に位置するＮ５個のアドレスサブセットとしてブロックアドレスが入力されることを特徴とする不揮発性半導体メモリ。
【請求項１３】
複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、
第１のアドレスサブセットが入力される第１アドレスバッファと、
前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、
前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、
前記第２アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数のワード線から１つのワード線を選択するロウデコーダと、
前記第３アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダと、
前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、
前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、
前記マルチプレクサの出力が入力される出力バッファと
を具備することを特徴とする不揮発性半導体メモリ。
【請求項１４】
前記請求項１３に記載の不揮発性半導体メモリにおいて、前記第３のアドレスサブセットより上位の第４のアドレスサブセットが入力される第４アドレスバッファを更に備え、前記第４アドレスバッファの出力は前記ロウデコーダに入力されることを特徴とする不揮発性半導体メモリ。
【請求項１５】
各々が、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のワード線から１つのワード線を選択するロウデコーダと、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダとを有する複数の不揮発性メモリブロックと、
第１のアドレスサブセットが入力される第１アドレスバッファと、
前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、
前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、
前記第３のアドレスサブセットより上位の第４のアドレスサブセットが入力される第４アドレスバッファと、
前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、
前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、
前記マルチプレクサの出力が入力される出力バッファと、
前記第４アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数の不揮発性メモリブロックから１つの不揮発性メモリブロックを選択するブロックデコーダとを具備し、
前記ワード線の１つは前記第２アドレスバッファの出力及び前記ブロックデコーダの出力によって選択され、前記ビット線の少なくとも１つは少なくとも前記第３アドレスバッファの出力と前記ブロックデコーダの出力によって選択されることを特徴とする不揮発性半導体メモリ。
【請求項１６】
各々が、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルに接続する複数のワード線及び複数のビット線と、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のワード線から１つのワード線を選択するロウデコーダと、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダとを有する複数の不揮発性メモリブロックと、
第１のアドレスサブセットが入力される第１アドレスバッファと、
前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、
前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、
前記第３のアドレスサブセットより上位の第４のアドレスサブセットが入力される第４アドレスバッファと、
前記第４のアドレスサブセットより上位の第５のアドレスサブセットが入力される第５アドレスバッファと、
前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、
前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、
前記マルチプレクサの出力が入力される出力バッファと、
前記第５アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数の不揮発性メモリブロックから１つの不揮発性メモリブロックを選択するブロックデコーダとを具備し、
前記ワード線の１つは前記第２，第４アドレスバッファの出力及び前記ブロックデコーダの出力によって選択され、前記ビット線の少なくとも１つは少なくとも前記第３アドレスバッファの出力と前記ブロックデコーダの出力によって選択されることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリ等の不揮発性半導体メモリに関し、特にページ読み出し機能を備えた不揮発性半導体メモリのアドレス割り付け方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリの一種としてフラッシュメモリが知られている。図１０１は、上記フラッシュメモリにおけるメモリセルの断面図である。このメモリセル（メモリセルトランジスタ）は、フローティングゲートＦＧとコントロールゲートＣＧが絶縁膜を介在して積層された、いわゆるスタックドゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。すなわち、この例では、ｐ型半導体基板（P-substrate）１００に、ｎ型ウェル領域（N-well）１０１が形成され、このｎ型ウェル領域１０１中にｐ型ウェル領域（P-well）１０２が形成されている。上記ｐ型ウェル領域１０２の表面領域には、上記ＭＯＳＦＥＴのドレイン領域として働くｎ＋型の不純物拡散領域１０３、ソース領域として働くｎ＋型の不純物拡散領域１０４、及びｐ＋型の不純物拡散領域１０５が形成されている。上記不純物拡散領域１０３，１０４間の基板１００上には、ゲート絶縁膜１０６、フローティングゲートＦＧ、絶縁膜１０７及びコントロールゲートＣＧがそれぞれ積層されている。また、上記ｎ型ウェル領域１０１の表面領域には、ｎ＋型の不純物拡散領域１０８が設けられており、この不純物拡散領域１０８は上記不純物拡散領域１０４及び不純物拡散領域１０５に接続されている。更に、上記基板１００の主表面には、ｐ＋型の不純物拡散領域１０９が設けられており、この領域１０９は接地点に接続されている。
【０００３】
上記メモリセルトランジスタは、フローティングゲートＦＧ中に蓄積される電子の数に応じてコントロールゲートＣＧから見たしきい電圧が変化し、このしきい値電圧の変化に応じて“０”または“１”データを記憶する。
【０００４】
図１０２は、上記メモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示している。各メモリセルトランジスタＭＣのコントロールゲートは、ワード線ＷＬ０〜ＷＬｎに行毎に接続されている。また、各メモリセルトランジスタＭＣのドレインはビット線ＢＬ０〜ＢＬｍに列毎に接続され、ソースは接地点Ｖｓｓ（ソース線）に共通接続されている。
【０００５】
図１０３は、上記図１０１に示したメモリセルトランジスタのコントロールゲート電圧（Gate voltage）とドレイン電流（Drain current of memory cell transistor）との関係を示している。ここでは、フローティングゲートＦＧに蓄積されている電子の数が比較的多数の状態（すなわち、メモリセルトランジスタのしきい電圧Ｖｔが高い状態）を“０”データ、逆に低い状態を“１”データと定義する。データの読み出し、消去及び書き込みのバイアス条件は、下表１の通りである。
【０００６】
【表１】
0004047673.tif 000002
【０００７】
データの読み出しは、メモリセルトランジスタのドレインに電圧Ｖｄ（＝１Ｖ）、ソースに電圧Ｖｓ（＝０Ｖ）、コントロールゲートＣＧに電圧Ｖｇ（＝５Ｖ）を印加することにより行われ、セル電流Ｉｃｅｌｌが流れるか否かで記憶されているデータの“１”，“０”が判定される。
【０００８】
また、消去はソースとｐ型ウェル領域１０２を共有する複数のメモリセルに対して一括に行われる。ドレインをフローティング状態、ソース電圧Ｖｓ＝１０Ｖ、コントロールゲート電圧Ｖｇ＝−７Ｖに設定すると、Ｆ−Ｎトンネル現象によってフローティングゲートＦＧから基板に電子が流れ、消去対象のメモリセルはすべて“１”データに設定される。
【０００９】
これに対し、書き込みはビット毎に行われる。ソース電圧Ｖｓ＝０Ｖ、コントロールゲート電圧Ｖｇ＝９Ｖに設定した状態で、“０”に書き込むセルのビット線を５Ｖにバイアス（ドレイン電圧Ｖｄ＝５Ｖ）してチャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲートに注入させる。この際、“１”のままにしたいセルのビット線を０Ｖに設定する（ドレイン電圧Ｖｄ＝０Ｖ）と、電子の注入は起きずしきい値電圧Ｖｔの変化は生じない。
【００１０】
次に、書き込みや消去を確認するために、書き込みベリファイや消去ベリファイを行う。書き込みベリファイは、コントロールゲート電圧Ｖｇを読み出し時の電圧に比べて高い電圧Ｖｐｖに設定して“０”読みを行う。そして、書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルがすべて“０”になったら書き込み動作が終了する。消去も同様に、読み出し時の電圧に比べて低い電圧ＶｅｖをコントロールゲートＣＧに与えて“１”読みする消去ベリファイを実行してセル電流Ｉｃｅｌｌを十分確保する。このように、セルのワード線電圧は動作モードによって様々に変わる。
【００１１】
ところで、近年、ＣＰＵ（central processing unit）のデータ処理速度の向上に伴いフラッシュメモリも高速なデータ転送速度が要求されてきている。ＤＲＡＭやＳＲＡＭのようにページモード読み出し機能を搭載することによって連続複数ワードの合計データ出力時間を短縮するフラッシュメモリが登場してきている（例えば、非特許文献１参照）。この複数ワード（word）のかたまり、すなわちページ（page）はページアドレスで特定され、ページ内の任意の１ワードはページ内アドレスで特定される。ページ内のワードが連続アドレスであるために、ページ内アドレスはカラム側に割り付けられる。従って、下位アドレスをカラム側に、それより上位のアドレスをロウに、さらにそれより上位にブロックアドレスを割り付けると、従来の「下位＝ロウ、中位＝カラム、上位＝ブロック」なる割り付けに比べ、数十から数百連続ワードからなるプログラムを読み出す場合、選択されるワード線の数が少なくなることを意味する。これはワード線当りの読み出しストレス時間が長くなることになるため、データ信頼性に対して厳しい方向となる。
【００１２】
例えば、１本のワード線に３２ワードのセルが接続されているとき、連続１２８ワードを１０年間読み出し続ける場合を考える。ページモード機能がない場合、下位アドレスをロウに割り付けることによって１２８本のワード線を均等に読み出すことができるため、１本のワード線当りのストレス時間は、３×１０８ｓｅｃ／１２８ワード＝３×１０６ｓｅｃである。一方、ページサイズが８ワードの場合、１本のワード線には４ページ、１２８ワードは４本のワード線に分配される。この結果、１ワードの読み出し時間で８ワードを読むことができるので、８ワードを読む時間に対するワード線ストレス時間は１／８になる。しかし、ワード線数が４／１２８に減るので、１本のワード線が選択される時間は３２倍に増える。この結果、ワード線のストレス時間（リードディスターブ時間）はページモード機能なしの場合に比べて４倍に増えてしまう。
【００１３】
【非特許文献１】
ISSCC2001 DIGEST OF TECHNICAL PAPERS pp.32-33,Feb,2001 B.Pathank et al.,"A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory"
【００１４】
【発明が解決しようとする課題】
上述したように、高速なデータ転送速度を実現するために、ページモード読み出し機能を搭載した従来の不揮発性半導体メモリは、リードディスターブ時間が増大するという問題があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ページ読み出し機能を備えていながら、リードディスターブ時間をページ読み出し機能を備えない不揮発性半導体メモリと同等にできる不揮発性半導体メモリを提供することにある。
【００１６】
【課題を解決するための手段】
この発明の不揮発性半導体メモリは、第１のアドレスサブセットＡｊ（ｊ＝０，…，Ｊ−１）、第２のアドレスサブセットＡｋ（ｋ＝Ｊ，…，Ｋ−１）及び第３のアドレスサブセットＡｌ（ｌ＝Ｋ，…，Ｌ−１）をそれぞれ含むアドレス信号Ａｉ（ｉ＝０，…，Ｉ−１）によって、少なくとも１つが指定される複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、第１のアドレスサブセットとして第１のカラムアドレスが入力され、第２のアドレスサブセットとして第１のロウアドレスが入力され、第３のアドレスサブセットとして第２のカラムアドレスが入力されるアドレスバッファと、前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの少なくとも１つを選択するように構成されたデコーダとを具備し、前記複数のビット線は少なくとも前記第３のアドレスサブセットにより選択され、前記複数のワード線は少なくとも前記第２のアドレスサブセットにより選択されることを特徴としている。
【００１７】
また、この発明の不揮発性半導体メモリは、少なくとも２Ｎ１ワード数個のセンスアンプを備える不揮発性半導体メモリであって、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、最下位のＮ１個のアドレスサブセットとして第１のカラムアドレスが入力され、前記Ｎ１個のアドレスサブセットの上位に位置するＮ２個のアドレスサブセットとして第１のロウアドレスが入力され、前記Ｎ２個のアドレスサブセットの上位に位置するＮ３個のアドレスサブセットとして第２のカラムアドレスが入力されるアドレスバッファと、前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの少なくとも１つを選択するように構成されたデコーダとを具備し、前記複数のビット線は少なくとも前記第２のカラムアドレスにより選択され、前記複数のワード線は少なくとも前記第１のロウアドレスにより選択されることを特徴としている。
【００１８】
更に、この発明の不揮発性半導体メモリは、少なくとも２Ｎ１ワード数個のセンスアンプを備える不揮発性半導体メモリであって、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、最下位のＮ１個のアドレスサブセットとしてページ内アドレスが入力され、前記Ｎ１個のアドレスサブセットの上位に位置するＮ２個のアドレスサブセットとして第１のロウアドレスが入力され、前記Ｎ２個のアドレスサブセットの上位に位置するＮ３個のアドレスサブセットとしてページアドレスが入力されるアドレスバッファと、前記アドレスバッファの出力信号が供給され、前記複数の不揮発性メモリセルのうちの１つを選択するように構成されたデコーダとを具備し、前記複数のビット線は少なくとも前記ページアドレスにより選択され、前記複数のワード線は少なくとも前記第１のロウアドレスにより選択されることを特徴としている。
【００１９】
更にまた、この発明の不揮発性半導体メモリは、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、第１のアドレスサブセットが入力される第１アドレスバッファと、前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、前記第２アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数のワード線から１つのワード線を選択するロウデコーダと、前記第３アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダと、前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、前記マルチプレクサの出力が入力される出力バッファとを具備することを特徴としている。
【００２０】
この発明の不揮発性半導体メモリは、各々が、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにそれぞれ接続される複数のワード線及び複数のビット線と、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のワード線から１つのワード線を選択するロウデコーダと、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダとを有する複数の不揮発性メモリブロックと、第１のアドレスサブセットが入力される第１アドレスバッファと、前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、前記第３のアドレスサブセットより上位の第４のアドレスサブセットが入力される第４アドレスバッファと、前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、前記マルチプレクサの出力が入力される出力バッファと、前記第４アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数の不揮発性メモリブロックから１つの不揮発性メモリブロックを選択するブロックデコーダとを具備し、前記ワード線の１つは前記第２アドレスバッファの出力及び前記ブロックデコーダの出力によって選択され、前記ビット線の少なくとも１つは少なくとも前記第３アドレスバッファの出力と前記ブロックデコーダの出力によって選択されることを特徴としている。
【００２１】
また、この発明の不揮発性半導体メモリは、各々が、複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルに接続する複数のワード線及び複数のビット線と、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のワード線から１つのワード線を選択するロウデコーダと、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に前記複数のビット線から少なくともＮ本（Ｎは２以上の正の整数）のビット線を選択するカラムデコーダとを有する複数の不揮発性メモリブロックと、第１のアドレスサブセットが入力される第１アドレスバッファと、前記第１のアドレスサブセットより上位の第２のアドレスサブセットが入力される第２アドレスバッファと、前記第２のアドレスサブセットより上位の第３のアドレスサブセットが入力される第３アドレスバッファと、前記第３のアドレスサブセットより上位の第４のアドレスサブセットが入力される第４アドレスバッファと、前記第４のアドレスサブセットより上位の第５のアドレスサブセットが入力される第５アドレスバッファと、前記読み出し選択された複数のメモリセルのデータを読み出す少なくともＮ個のセンスアンプと、前記第１アドレスバッファの出力が入力され、前記Ｎ個のセンスアンプの出力からＭ個を選択するマルチプレクサと、前記マルチプレクサの出力が入力される出力バッファと、前記第５アドレスバッファの出力が入力され、前記複数の不揮発性メモリセルに記憶されたデータを読み出す際に、前記複数の不揮発性メモリブロックから１つの不揮発性メモリブロックを選択するブロックデコーダとを具備し、前記ワード線の１つは前記第２，第４アドレスバッファの出力及び前記ブロックデコーダの出力によって選択され、前記ビット線の少なくとも１つは少なくとも前記第３アドレスバッファの出力と前記ブロックデコーダの出力によって選択されることを特徴としている。
【００２２】
上記のような構成によれば、ページ読み出し機能を備えた不揮発性半導体メモリのリードディスターブ時間の増加を従来並みに抑え、従来と同等の信頼性を確保できる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図である。この不揮発性半導体メモリは、メモリセルアレイ（Memory cell array）１１、ロウデコーダ（Row decoder）１２、カラムデコーダ（Column decoder）１３、ブロックデコーダ（Block decoder）１４、カラムゲート（Column gate）１５、センスアンプ（Sense amp）１６、書き込み回路（Program circuit）１７、チャージポンプ（Charge pumps）１８、電圧スイッチ（Voltage switch）１９、Ｉ／Ｏバッファ（I/O buffer）２０、コントローラ（Controller）２１、コマンドレジスタ（Command register）２２及びアドレスバッファ（Address buffer）２３などを含んで構成されている。
【００２４】
上記アドレスバッファ２３に入力されたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４にそれぞれ供給されるとともに、一部がコマンドレジスタ２２に供給される。また、上記Ｉ／Ｏバッファ２０に供給された書き込みデータＷＤＡは書き込み回路１７に供給され、コマンドＣＭＤはコマンドレジスタ２２に供給される。このコマンドレジスタ２２の出力はコントローラ２１に供給されてデコードされ、このコントローラ２１でセンスアンプ１６、書き込み回路１７、チャージポンプ１８、電圧スイッチ１９及びアドレスバッファ２３などが制御される。上記チャージポンプ１８の出力電圧Ｖｄｄｈ，Ｖｄｄｒ，Ｖｂｂはそれぞれ、電圧スイッチ１９、カラムデコーダ１３及びブロックデコーダ１４に供給され、出力電圧Ｖｄｄｐは書き込み回路１７に供給される。上記電圧スイッチ１９の出力電圧ＶＳＷｉ，ＶＢＢｉはロウデコーダ１２に供給される。
【００２５】
上記書き込み回路１７に供給された書き込みデータＷＤＡは、カラムデコーダ１３によって選択されたカラムゲート１５を介して、メモリセルアレイ１１のビット線ＢＬｓに供給され、ロウデコーダ１２によって選択されたワード線ＷＬｓとの交点に接続されたメモリセルに書き込まれる。この際、書き込みが行われるブロックは、上記ブロックデコーダ１４によって指定される。
【００２６】
一方、上記ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４によって選択されたメモリセルから読み出されたデータＲＤＡは、カラムゲート１５を介してセンスアンプ１６に供給されてセンス及び増幅され、Ｉ／Ｏバッファ２０を経由して読み出されるようになっている。
【００２７】
図２は、上記図１に示した不揮発性半導体メモリのより詳細な構成例を示しており、２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットフラッシュメモリのレイアウトイメージを示している。電源スイッチ及びデコーダＶｏｌＤｅｃからＸ方向に８つのブロックが配置され、この電源スイッチ及びデコーダＶｏｌＤｅｃから出力される信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉは、セルアレイＣｅｌｌＡｒｒａｙ上を通過する２層目の金属層（Ｍ２）で配線される。一方、ローカルビット線（local bit-line）は１層目の金属層で、グローバルビット線（global bit-line）は３層目の金属層（Ｍ３）でそれぞれ配線される。上記グローバルビット線は、２段目のカラムデコーダＣｏｌＤｅｃ８からＹ方向にバンク０に対しては３ブロック、バンク１に対しては１ブロックとブートブロックの２ブロックを共通接続する。選択された１つのカラムデコーダＣｏｌＤｅｃ８に接続されているメインビット線が共通データ線に接続される。リダンダンシブロックのローカルビット線は置換え時にデータ線に接続される。
【００２８】
次に、上記図２に示したレイアウトイメージにおける各ブロックの構成について説明する。
【００２９】
図３（ａ）は、１層目の金属層からなるブロック（block）内のローカルビット線ＬＢＬ０〜ＬＢＬ３を、第３層目の金属層からなるメインビット線（main bit-line）ＭＢＬに選択的に接続するためのカラムゲート１ｓｔＣＯＬ１の回路構成を示している。図３（ｂ）は、上記図３（ａ）に示したカラムゲート１ｓｔＣＯＬ１のシンボル図である。図３（ａ）に示すように、カラムゲート１ｓｔＣＯＬ１は、電流通路の一端がローカルビット線ＬＢＬ０〜ＬＢＬ３に接続され、電流通路の他端がメインビット線ＭＢＬに接続され、ゲートにカラムデコーダＣｏｌＤｅｃ１からのデコード信号ＢＬＫＨ０〜ＢＬＫＨ３が供給されるトランジスタＢＱ０〜ＢＱ３で構成されている。
【００３０】
図４（ａ），（ｂ）はそれぞれ、上記図３（ａ），（ｂ）に示したカラムゲート１ｓｔＣＯＬ１を８つ備えたカラムゲート１ｓｔＣＯＬ２のシンボル図を示している。このカラムゲート１ｓｔＣＯＬ２は、各Ｉ／Ｏに対応して設けられている。
【００３１】
図５（ａ）〜（ｃ）はそれぞれ、カラムゲートを示しており、上記カラムゲート１ｓｔＣＯＬ２をワード幅、すなわち１６個（図５（ａ））と、カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１を１個（図５（ｂ））備えたカラムゲート１ｓｔＣＯＬ３（図５（ｃ））を示している。カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１は、ローカルビット線４本（ＲＤＬＢＬ０〜ＲＤＬＢＬ３）とメインビット線１本（ＲＤＭＢＬ）を有し、カラム選択信号を本体と同じ信号Ｈ０〜Ｈ３で制御できる。図５（ｃ）に示すカラムゲート１ｓｔＣＯＬ３は、本体ローカルビット線５１２本とカラムリダンダンシ用ビット線４本をメインビット線１２８本とカラムリダンダンシ用ビット線１本にデコードする。
【００３２】
図６（ａ），（ｂ）は５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙを示しており、図６（ａ）は回路図、図６（ｂ）はそのシンボル図である。図６（ａ）に示すように、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１０２４のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１０２３に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００３３】
図７（ａ），（ｂ）はそれぞれ、６４ＫビットのブートブロックセルアレイＢｏｏｔＣｅｌｌＡｒｒａｙを示しており、図７（ａ）は回路図、図７（ｂ）はそのシンボル図である。図７（ａ）に示すように、１２８本のワード線を備え、カラムは本体と同じ構成としている。すなわち、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１２８のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１２７に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００３４】
図８（ａ），（ｂ）はそれぞれ、ワード線毎に接続されるロウデコーダＲｏｗＤｅｃ０を示しており、図８（ａ）は回路図、図８（ｂ）はそのシンボル図である。図８（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ０は、Ｎチャネル型トランジスタｎ１とＰチャネル型トランジスタｐ１からなるトランスファゲートと、Ｎチャネル型トランジスタｎ２とで構成されている。上記トランスファゲートは、プリデコード信号ペアＭｉ／ＭｉＢで制御され、信号ＢＬＫＦｊをワード線ＷＬｉ，ｊに供給するか否かを制御している。また、上記トランジスタｎ２のゲートには、上記プリデコード信号ＭｉＢが供給されてオン／オフ制御され、ワード線ＷＬｉ，ｊの非選択時に、非選択ワード線電位ＶＢＢＢｉを与えるようになっている。
【００３５】
図９（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢで制御されるロウデコーダを示している。図９（ｂ）に示すロウデコーダＲｏｗＤｅｃ１は、図９（ａ）に示すように８個の上記ロウデコーダＲｏｗＤｅｃ０で構成され、隣接する８本のワード線は同じプリデコード信号ペアＭｉ／ＭｉＢで制御される。
【００３６】
図１０は、上記図９（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ１を１２８個有するロウデコーダＲｏｗＤｅｃ２を示している。５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙにおける１０２４本のワード線は、８つの信号ＢＬＫＦｉと１２８のプリデコード信号ペアＭｉ／ＭｉＢの組み合わせでデコードされる。
【００３７】
図１１（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢを出力するプリデコーダＲｏｗＤｅｃ３を示している。図１１（ａ）は回路図、図１１（ｂ）はそのシンボル図である。図１１（ａ）に示すように、プリデコーダは、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜３：９＞が供給されるアンドゲートＡＮＤ１と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ１とから構成されている。そして、このレベルシフタＬＳ１からプリデコード信号ペアＭｉ／ＭｉＢを出力するようになっている。
【００３８】
図１２（ａ），（ｂ）は、上記図１２（ａ），（ｂ）に示したプリデコーダＲｏｗＤｅｃ３を１２８対（図１２（ａ））有するロウデコーダＲｏｗＤｅｃ４を示している。図１２（ｂ）はそのシンボル図である。１２８対のプリデコード信号ペアＭｉ／ＭｉＢは、７つのロウアドレスＲＡ＜３：９＞のデコード信号である。消去時には消去信号ＥＲＡＳＥＢがロウレベルとなり、１２８対のプリデコード信号ペアＭｉ／ＭｉＢは全て非選択状態になる。
【００３９】
図１３（ａ），（ｂ）は、選択ワード線を駆動するロウデコーダＲｏｗＤｅｃ５を示しており、図１３（ａ）は回路図、図１３（ｂ）はそのシンボル図である。図１３（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ５は、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜０：２＞が供給されるアンドゲートＡＮＤ２と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ２とから構成されている。そして、ロウアドレスＲＡ＜０：２＞をデコードし、上記レベルシフタＬＳから信号Ｆｉを出力するようになっている。
【００４０】
図１４（ａ），（ｂ）は、８個の上記ロウデコーダＲｏｗＤｅｃ５でロウデコーダＲｏｗＤｅｃ６を構成したブロック図及びそのシンボル図である。
【００４１】
図１５（ａ），（ｂ）は、ブロックデコーダＢｌｏｃｋＤｅｃを示しており、図１５（ａ）は回路図、図１５（ｂ）はそのシンボル図である。図１５（ａ）に示すように、ブロックデコーダ１４は、アンドゲートＡＮＤ３，ＡＮＤ４、レベルシフタＬＳ３〜ＬＳ６及びインバータＩＮＶ１などから構成されている。上記アンドゲートＡＮＤ３には、ブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ３の出力信号がレベルシフタＬＳ３、レベルシフタＬＳ４及びアンドゲートＡＮＤ４の一方の入力端に供給される。上記アンドゲートＡＮＤ４の他方の入力端には、消去信号ＥＲＡＳＥ（消去信号ＥＲＡＳＥＢと逆相の信号）が供給され、このアンドゲートＡＮＤ４の出力信号がレベルシフタＬＳ５及びレベルシフタＬＳ６に供給される。
【００４２】
上記レベルシフタＬＳ３は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ４は、電圧ＶＳＷＣｉ，ＧＮＤで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ５は、電圧ＶＳＷＣｉ，ＧＮＤで動作し、ブロックｉのセルソース線ＳＬｉを駆動する。上記レベルシフタＬＳ６は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ６の出力が電圧ＧＮＤ，ＶＢＢｉで動作するインバータＩＮＶ１を介して信号ＶＢＢＢｉとして出力する。
【００４３】
すなわち、このブロックデコーダＢｌｏｃｋＤｅｃは、ブロックアドレスＢＡ＜０：２＞をデコードした異なったレベルの信号ＢＳＨ，ＢＳＨＨを出力する。また、ブロックｉの消去選択時に、このブロックｉのセルソース線ＳＬｉに電圧ＶＳＷＣｉを印加する。信号ＶＢＢＢｉは非選択ワード線電位を与えるもので、消去選択時にＶＢＢｉレベルとなる。
【００４４】
図１６（ａ），（ｂ）は、ロウデコーダＲｏｗＤｅｃ７（信号ＢＬＫＦｉの生成回路）を示しており、図１６（ａ）は回路図、図１６（ｂ）はシンボル図である。このロウデコーダＲｏｗＤｅｃ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作するアンドゲートＡＮＤ５で構成され、信号Ｆｉと信号ＢＳＨとのＡＮＤ論理で信号ＢＬＫＦｉを生成する。
【００４５】
図１７（ａ），（ｂ）は、上記図１６（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ７を８個設けて構成したロウデコーダＲｏｗＤｅｃ８であり、図１７（ａ）はブロック図、図１７（ｂ）はそのシンボル図である。
【００４６】
図１８（ａ），（ｂ）は、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃを示しており、図１８（ａ）は回路図、図１８（ｂ）はそのシンボル図である。図１８（ａ）に示すように、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃは、アンドゲートＡＮＤ６，ＡＮＤ７、レベルシフタＬＳ７〜ＬＳ１０及びインバータＩＮＶ２などから構成されている。上記アンドゲートＡＮＤ６には、ロウアドレスＲＡ＜７：９＞とブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ６の出力信号がレベルシフタＬＳ７、レベルシフタＬＳ８及びアンドゲートＡＮＤ７の一方の入力端に供給される。上記アンドゲートＡＮＤ７の他方の入力端には、消去信号ＥＲＡＳＥが供給され、このアンドゲートＡＮＤ７の出力信号がレベルシフタＬＳ９及びレベルシフタＬＳ１０に供給される。
【００４７】
上記レベルシフタＬＳ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ８は、電圧ＶＳＷＣｉ，ＧＮＤで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ９は、電圧ＶＳＷＣｉ，ＧＮＤで動作し、セルソース線ＳＬを駆動する。上記レベルシフタＬＳ１０は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ１０の出力が電圧ＧＮＤ，ＶＢＢｉで動作するインバータＩＮＶ２を介して信号ＶＢＢＢｉとして出力する。
【００４８】
上記のような構成において、ロウアドレスＲＡ＜７：９＞が全てハイレベルになるとブートブロックが選択される。８個のブートブロックＢｏｏｔＢＬＫはロウアドレスＲＡ＜７：９＞によって選択される。
【００４９】
図１９（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ１（信号ＢＬＫＨｉの生成回路）を示しており、図１９（ａ）は回路図、図１９（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ１は、電圧ＶＳＷＣｉ，ＧＮＤで動作するアンドゲートＡＮＤ８で構成され、信号ＢＳＨＨと信号ＨｉとのＡＮＤ論理で信号ＢＬＫＨｉを生成する。
【００５０】
図２０（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ２を示しており、図２０（ａ）はブロック図、図２０（ｂ）はそのシンボル図である。このカラムデコーダＣｏｌＤｅｃ２は、４個のカラムデコーダＣｏｌＤｅｃ１で構成されている。ここで、信号Ｈ＜０：３＞は、カラムアドレスＣＡ＜３：４＞のデコード信号をレベル変換したものである。
【００５１】
図２１（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ３の構成例を示しており、図２１（ａ）は回路図、図２１（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ３は、カラムアドレスＣＡ＜３：４＞が供給されるアンドゲートＡＮＤ９と、このアンドゲートＡＮＤ９の出力信号が供給され、電圧ＶＳＷＣｉ，ＧＮＤで動作するレベルシフタＬＳ１１で構成され、信号Ｈ＜０：３＞を生成する。
【００５２】
メインビット線ＭＢＬ０，ＭＢＬ１は、図２２（ａ），（ｂ）で示すようなカラムゲート２ｎｄＣＯＬ１で選択的に読み出し専用データ線Ｒ＿ＤＬに接続される。図２２（ａ）は回路図であり、図２２（ｂ）はそのシンボル図である。図２２（ａ）に示すように、カラムゲート２ｎｄＣＯＬ１は、電流通路の一端がメインビット線ＭＢＬ０に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ０が供給されるトランジスタＲＱ０と、電流通路の一端がメインビット線ＭＢＬ１に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ１が供給されるトランジスタＲＱ１とを含んで構成されている。上記トランジスタＲＱ０は、電流通路の一端がメインビット線ＭＢＬ０に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ０が供給される。トランジスタＲＱ１は、電流通路の一端がメインビット線ＭＢＬ１に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ１が供給される。
【００５３】
ページ長が４ワードすなわち６４ビットの場合には、図２３（ａ）〜（ｃ）に示すように、上記図２２（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ１を６４個設けたカラムゲート２ｎｄＣＯＬ２でデコードが行われる。ここで、図２３（ｂ）に示すように、各ビットのカラムリダンダンシメインビット線ＲＤＭＢＬは、ゲートに信号Ｒ＿ＢＬＫＤＲＤが供給されるトランジスタＲＱ３の電流通路を介してカラムリダンダンシデータ線Ｒ＿ＲＤＤＬに接続される。
【００５４】
図２４（ａ），（ｂ）は、書き込みやベリファイ時にメインビット線ＭＢＬ０〜ＭＢＬ７上の信号をデコードして選択的にオート専用データ線Ａ＿ＤＬに接続するカラムゲート２ｎｄＣＯＬ３を示すもので、図２４（ａ）は回路図、図２４（ｂ）はそのシンボル図である。図２４（ａ）に示すように、カラムゲート２ｎｄＣＯＬ３は、トランジスタＡＱ０ to ＡＱ７を含んで構成されている。これらトランジスタＡＱ０ to ＡＱ７は、電流通路の一端がそれぞれメインビット線ＭＢＬ０ to ＭＢＬ７に接続され、他端がオート専用データ線Ａ＿ＤＬに接続され、ゲートに信号Ａ＿ＢＬＫＤ０ to Ａ＿ＢＬＫＤ７が供給される。
【００５５】
図２５（ａ）〜（ｃ）は、上記図２４（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ３を用いて構成したカラムゲート２ｎｄＣＯＬ４である。図２５（ａ）はブロック図、図２５（ｂ）は各ビットのカラムリダンダンシメインビット線とＡ＿ＲＤＤＬとの接続について説明するための回路図、図２５（ｃ）はそのシンボル図である。
【００５６】
図２６（ａ）〜（ｃ）は、１２８本のメインビット線ＭＢＬ＜０：１２７＞と１本のリダンダンシ用メインビット線ＲＤＭＢＬを、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲート２ｎｄＣＯＬ５を示している。図２６（ａ），（ｂ）はブロック図であり、図２６（ｃ）はそのシンボル図である。
【００５７】
図２７（ａ），（ｂ）は信号Ｒ＿ＪＨＨを出力するデコーダＭｃｏｌＤｅｃ１を示しており、図２７（ａ）は回路図、図２７（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ１は、図２７（ａ）に示すように、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞とが供給されるアンドゲートＡＮＤ１０と、電圧ＶＳＷＣｉ，ＧＮＤで動作するレベルシフタＬＳ１２で構成されている。よって、信号Ｒ＿ＪＨＨは、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞のデコード信号で与えられる。
【００５８】
図２８（ａ），（ｂ）は、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力するデコーダＭｃｏｌＤｅｃ２を示している。図２８（ａ）は回路図、図２８（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ２は、電圧ＶＳＷＣｉ，ＧＮＤで動作し、上記図２７（ａ），（ｂ）に示したデコーダＭｃｏｌＤｅｃ１から出力される信号Ｒ＿ＪＨＨ、及び信号Ｒ＿ＧＤｉが供給されるアンドゲートＡＮＤ１２で構成され、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力する。
【００５９】
図２９（ａ），（ｂ）は、上記デコーダＭｃｏｌＤｅｃ２を３個有するデコーダＭｃｏｌＤｅｃ３を示しており、図２９（ａ）はブロック図、図２９（ｂ）はそのシンボル図である。
【００６０】
同様に、図３０（ａ），（ｂ）乃至図３２（ａ），（ｂ）はそれぞれ、オート用のカラムゲート信号のデコーダＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ６をそれぞれ示している。入力信号と出力信号が異なるが、基本的には上述した図２７（ａ），（ｂ）〜図２９（ａ），（ｂ）のデコーダと同じ構成になっている。すなわち、デコーダＭｃｏｌＤｅｃ４はアンドゲートＡＮＤ１３とレベルシフタＬＳ１３で構成され、デコーダＭｃｏｌＤｅｃ５はアンドゲートＡＮＤ１４で構成される。また、デコーダＭｃｏｌＤｅｃ６は、上記デコーダＭｃｏｌＤｅｃ５を９個用いて構成される。
【００６１】
図３３（ａ），（ｂ）及び図３４（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔを示している。デコーダＭｃｏｌＤｅｃ１Ｂｏｏｔは、図３３（ａ）に示すように、信号Ｒ＿ＭＢＬＫＢＯＯＴと信号Ｒ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１４と、信号Ｒ＿ＭＢＬＫ＜３＞と信号Ｒ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１５と、これらアンドゲートＡＮＤ１４，ＡＮＤ１５の出力信号が供給されるオアゲートＯＲ１と、電圧ＶＳＷＣｉ，ＧＮＤで動作し、上記オアゲートＯＲ１の出力信号をレベルシフトするレベルシフト回路ＬＳ１４とから構成されている。そして、このレベルシフト回路ＬＳ１４から信号Ｒ＿ＪＨＨを出力するようになっている。
【００６２】
また、デコーダＭｃｏｌＤｅｃ４Ｂｏｏｔは、図３４（ａ）に示すように、信号Ａ＿ＭＢＬＫＢＯＯＴと信号Ａ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１６と、信号Ａ＿ＭＢＬＫ＜３＞と信号Ａ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１７と、これらアンドゲートＡＮＤ１６，ＡＮＤ１７の出力信号が供給されるオアゲートＯＲ２と、電圧ＶＳＷＣｉ，ＧＮＤで動作し、上記オアゲートＯＲ２の出力信号をレベルシフトするレベルシフト回路ＬＳ１５とから構成されている。そして、このレベルシフト回路ＬＳ１５から信号Ａ＿ＪＨＨを出力するようになっている。図３３（ｂ）及び図３４（ｂ）にそれぞれのデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔのシンボル図を示す。
【００６３】
図３５（ａ），（ｂ）はそれぞれ、信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダＭｃｏｌＤｅｃ７を示しており、図３５（ａ）は構成を示すブロック図、図３５（ｂ）はそのシンボル図である。図３５（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７は、デコーダＭｃｏｌＤｅｃ１とＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４とＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００６４】
図３６（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダＭｃｏｌＤｅｃ７Ｂｏｏｔを示しており、図３６（ａ）は構成を示すブロック図、図３６（ｂ）はそのシンボル図である。図３６（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ１ＢｏｏｔとＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４ＢｏｏｔとＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００６５】
図３７（ａ），（ｂ）及び図３８（ａ），（ｂ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、カラムゲート信号出力とデコーダカラムゲートの接続関係を示しており、図３７（ａ），図３８（ａ）は構成を示すブロック図、図３７（ｂ），図３８（ｂ）はそれぞれのシンボル図である。図３７（ａ）に示すように、デコーダＣｏｌＤｅｃ８は、デコーダＭｃｏｌＤｅｃ７の出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。また、図３８（ａ）に示すように、デコーダＣｏｌＤｅｃ８Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔの出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。
【００６６】
図３９（ａ），（ｂ）、図４０（ａ），（ｂ）及び図４１はそれぞれ、カラムゲート選択信号のグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃを示しており、図３９（ａ），（ｂ）及び図４０（ａ），（ｂ）は各デコード信号を生成する回路部、図４１はグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃのシンボル図である。図３９（ａ）は信号Ｒ＿ＧＤ＜０：１＞を生成する回路部、図３９（ｂ）は信号Ｒ＿ＧＤＲＤを生成する回路部、図４０（ａ）は信号Ａ＿ＧＤ＜０：７＞を生成する回路部、図４０（ｂ）は信号Ａ＿ＧＤＲＤを生成する回路部である。いずれの回路部も、アンドゲート（ＡＮＤ１８〜ＡＮＤ２１）とレベルシフタ（ＬＳ１６〜ＬＳ１９）を含んで構成されている。
【００６７】
図４２（ａ）〜（ｃ）及び図４３（ａ）〜（ｃ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、グローバルカラムゲート信号出力とカラムデコーダの接続関係を示している。図４２（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図４２（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８に供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図４２（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８によって形成したデコーダＣｏｌＤｅｃ９のシンボル図である。
【００６８】
また、図４３（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図４３（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔに供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図４３（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔによって形成したデコーダＣｏｌＤｅｃ９Ｂｏｏｔのシンボル図である。
【００６９】
図４４（ａ），（ｂ）は、５１２Ｋビットのブロック構成を示しており、図４４（ａ）は構成を示すブロック図、図４４（ｂ）はシンボル図である。図４４（ａ）に示すように、ブロックＢＬＫはセルアレイＣｅｌｌＡｒｒａｙ、初段カラムゲート１ｓｔＣｏｌ３、初段カラムゲート１ｓｔＣｏｌ３用のデコーダＣｏｌＤｅｃ２、ロウデコーダＲｏｗＤｅｃ８及びブロックデコーダＢｌｏｃｋＤｅｃを含んで構成される。
【００７０】
図４５（ａ），（ｂ）は、上記５１２Ｋビットのブロック８個で構成された４Ｍビットのコア４ＭｂＣＯＲＥを示しており、図４５（ａ）は構成を示すブロック図、図４５（ｂ）はシンボル図である。これら８個のブロックは、電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有している。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００７１】
図４６（ａ），（ｂ）は、ブートブロックＢｏｏｔＢＬＫを示しており、図４６（ａ）は構成を示すブロック図、図４６（ｂ）はシンボル図である。ブロックＢＬＫと相違する点は、ワード線数が１／８、ＲｏｗＤｅｃ２の数が１／８、プリデコード信号ペアＭｉ／ＭｉＢを転送する信号線が１／８の１６本になっていることである。
【００７２】
図４７（ａ），（ｂ）は、８個のブートブロックＢｏｏｔＢＬＫの接続関係を示している。これら８個のブートブロックＢｏｏｔＢＬＫは電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有する。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００７３】
図４８はアドレスバッファの構成例をｉビットに着目して示す回路図である。このアドレスバッファは、バッファ回路ＢＡＣ１，ＢＡＣ２、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２及びインバータＩＮＶ３で構成されている。信号ＢＵＳＹは書き込みや消去動作実行中ハイレベルになる信号であり、オートアドレスＡ＿ＢＡ，ＲＡ，ＣＡはオート実行中アドレスパッドＡｉの変化を受け付けない。Ｒ＿ＢＡ，ＣＡ，ＲＡはリード用アドレスを示す。ブロック上位アドレスＢＡ＜３：４＞は信号ＢＵＳＹまたは信号ＲＥＡＤＥでタイミング制御されたメインブロックアドレス（main block address）ＭＢＬＫ＜０：３＞にデコードされる（本実施の形態では１６Ｍビットの容量のフラッシュメモリを例に取っている）。
【００７４】
図４９は、アドレススイッチを示す回路図である。このアドレススイッチは、アンドゲートＡＮＤ２２，ＡＮＤ２３，ＡＮＤ２４、トランスファゲートＴＧ１，ＴＧ２、インバータＩＮＶ４ａ，ＩＮＶ４ｂ及びＮチャネル型ＭＯＳトランジスタＱ４などで構成され、各４Ｍビットのコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥに対して備えられている。選択ブロックがブロックリダンダンシに置換えられていない場合、信号Ａ＿ＨＩＴＢＬＫＢまたは信号Ｒ＿ＨＩＴＢＬＫＢはハイレベルとなって、選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレスＢＡ，ＲＡ，ＣＡはオート時Ａ＿ＢＡ，ＲＡ，ＣＡ、リード時Ｒ＿ＢＡ，ＲＡ，ＣＡとなる。非選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレス信号は全てロウレベルになる。
【００７５】
図５０はバンク信号発生回路の構成例を示している。本実施の形態では２バンク構成を例に取っている。ブロックアドレスの上位４Ｍビット（ＢＡ＜３＞＝ＢＡ＜４＞＝Ｈ）は第１のバンクＢＡＮＫ１に属し、それ以外の１２Ｍビットは第２のバンクＢＡＮＫ０に属する。信号ＢＡＮＫもオート用とリード用の２つがある。
【００７６】
図５１（ａ），（ｂ）乃至図５３（ａ），（ｂ）はそれぞれ、電源スイッチＶｏｌＳＷ１，ＶｏｌＳＷ２，ＶｏｌＳＷ３を示しており、図５１（ａ）、図５２（ａ）及び図５３（ａ）は回路図、図５１（ｂ）、図５２（ｂ）及び図５３（ｂ）はそのシンボル図である。電源スイッチＶｏｌＳＷ１は、図５１（ａ）に示すように、レベルシフタＬＳ２０とＰチャネル型ＭＯＳトランジスタＱ５，Ｑ６で構成される。また、電源スイッチＶｏｌＳＷ２は、図５２（ａ）に示すように、レベルシフタＬＳ２１とＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８で構成される。更に、電源スイッチＶｏｌＳＷ３は、図５３（ａ）に示すように、レベルシフタＬＳ２２とＰチャネル型ＭＯＳトランジスタＱ９，Ｑ１０で構成されている。カラム用電源ＶＳＷＣはバンク毎に、ロウ用電源ＶＳＷとＶＢＢは４Ｍｂコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥ毎に切り替えられる。
【００７７】
図５４及び図５５はそれぞれ、ブロックリダンダンシ制御信号出力回路の構成例を示している。ここでは、リダンダンシブロックが２つの場合を例に取っている。リダンダンシアドレス記憶ヒューズデータＢＡ＿ＦＵＳＥ０＜０：４＞またはＢＡ＿ＦＵＳＥ１＜０：４＞と一致した場合に信号ＨＩＴＢＬＫがハイレベルに立ち上がる。この信号ＨＩＴＢＬＫもまたオート用とリード用の２つがある。
【００７８】
図５６は、メインブロックアドレスを生成する回路を示しており、この回路から出力されるメインブロックアドレス信号ＭＢＬＫは４Ｍビットコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥを選択する信号となる。
【００７９】
図５７（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥ毎に備えられる電源スイッチ及びデコーダＶｏｌＤｅｃの構成例を示している。電源スイッチ及びデコーダＶｏｌＤｅｃは、図５７（ａ）に示すように、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ロウデコーダＲｏｗＤｅｃ４、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３を含んで構成される。
【００８０】
図５８（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥと上記電源スイッチ及びデコーダＶｏｌＤｅｃからなる４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃを示しており、図５８（ａ）は構成を示すブロック図、図５８（ｂ）はそのシンボル図である。この電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃは、ブロックリダンダンシ選択時に、本体側アドレスは非選択、本体電源スイッチは選択状態にしてリダンダンシ選択の有無によらず電源の寄生容量の変動を抑えるようにしたものである。
【００８１】
デコーダへの入力アドレスは、図４９に示したようにブロックリダンダンシを使っている場合（ＨＩＴＢＬＫ＝Ｈ）に全て非選択状態にされ、メモリセルには電圧は印加されない。一方、図５２及び図５３に示した電源スイッチＶｏｌＳＷ２，ＶｏｌＳＷ３は、リダンダンシ置き換えの有無によらず選択状態にされている。これは電源ＶＳＷ，ＶＢＢの寄生容量をできるだけ一定にするためになされる。すなわち、電源スイッチもリダンダンシ情報に基づいて非選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック１つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的大きい。書き換え電圧は昇圧回路によって発生されるが、その立ち上がり時間は寄生容量に強く依存する。寄生容量がリダンダンシ選択非選択で大きく変わると立ち上がり時間も大きく変わり、その結果実効的な書き換え時間が異なってしまう。これはリダンダンシブロックか否かによって書き換え条件が変わることを意味し問題となる。
【００８２】
一方、電源スイッチをリダンダンシ情報によらず選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック９つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的小さい。この結果、リダンダンシブロックか否かによって書き換え条件の変化は小さく、特性上問題にはならない。
【００８３】
従って、このような構成によれば、寄生容量の変動少ないためリダンダンシブロックのセルと本体セルの書き換え条件をほぼ同じになる。
【００８４】
図５９（ａ），（ｂ）は、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔを示しており、図５９（ａ）は構成を示すブロック図、図５９（ｂ）はシンボル図である。図５９（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔは、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ブートブロック用のロウデコーダＲｏｗＤｅｃ４Ｂｏｏｔ、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３を含んで構成される。
【００８５】
図６０（ａ），（ｂ）は、上記ブートコアＢｏｏｔＣＯＲＥと上記ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔからなるブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃを示しており、図６０（ａ）は構成を示すブロック図、図６０（ｂ）はそのシンボル図である。ブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃは、図６０（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔの出力信号がブートコアＢｏｏｔＣＯＲＥに供給されるようになっている。
【００８６】
図６１は、バンクＢＡＮＫ０のデコーダ構成を示している。このバンクＢＡＮＫ０は、電源スイッチＶｏｌＳＷ１、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃ、及びデコーダＣｏｌＤｅｃ９で構成される。
【００８７】
図６２は、上記図６１に示したバンクＢＡＮＫ０のデコーダのシンボル図である。この図６２ではバンクＢＡＮＫ０のコア構成を示している。この例では、１つの４Ｍビット部とブート部はメインビット線を共有している。
【００８８】
図６３（ａ），（ｂ）は、上記バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃを示しており、図６３（ａ）は構成を示すブロック図、図６３（ｂ）はそのシンボル図である。バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃは、図６３（ａ）に示すように、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃとブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃで構成される。
【００８９】
図６４は、バンクＢＡＮＫ１のデコーダ構成を示している。このバンクＢＡＮＫ１は、電源スイッチＶｏｌＳＷ１、電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃ、及びブート用のデコーダＣｏｌＤｅｃ９Ｂｏｏｔで構成される。
【００９０】
図６５は、上記図６４に示したバンクＢＡＮＫ１のデコーダのシンボル図である。この図６５ではバンクＢＡＮＫ１のコア構成を示している。
【００９１】
図６６（ａ）〜（ｃ）は、ブロックリダンダンシのカラムデコーダ部を示している。このカラムデコーダ部には、図６６（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃ、図６６（ｂ）に示すデコーダＣｏｌＤｅｃ８、及び図６６（ｃ）に示すブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤが含まれている。
【００９２】
本体側には８つのブロックに対してグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃが備えられている。これに対し、リダンダンシブロックは任意のブロックとの置換えが可能になるように、５１２Ｋビットのブロックに対して設けられている。
【００９３】
図６７（ａ），（ｂ）は、リダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続関係を示しており、図６７（ａ）は構成を示すブロック図、図６７（ｂ）はこの接続回路ＢＬＫＲＤＶｏｌＤｅｃのシンボル図である。
【００９４】
図６８は、リダンダンシブロックのデコーダの構成を示している。このデコーダは、図５１（ａ），（ｂ）に示した電源スイッチＶｏｌＳＷ１、図６７（ａ），（ｂ）に示したリダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続回路ＢＬＫＲＤＶｏｌＤｅｃ、及びブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤから構成されている。
【００９５】
このように、リダンダンシブロックでは、電源スイッチやロウデコーダ及びカラムデコーダは専用化されている。
【００９６】
図６９は、図６８に示したリダンダンシブロックのデコーダＲＤＢＬＫのシンボル図を示している。
【００９７】
図７０（ａ）〜（ｄ）は、２つのリダンダンシブロックを備えた４Ｍビット＋１２Ｍビットの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図である。リード用６４＋１本とオート用１６＋１本のデータ線は２つのリダンダンシブロックと２つのバンクで共通接続されている。
【００９８】
図７１は、上記図７０（ａ）〜（ｄ）に示した１６Ｍビットのフラッシュメモリコア１６ＭｂＣＯＲＥのシンボル図である。
【００９９】
図７２は、カラムリダンダンシ回路の構成例を示す回路図である。ここでは、２つの置換が可能な回路を示している。オート用は全ブロックアドレスと全カラムアドレスの記憶データとの比較を行い、全てのアドレスが一致した場合に信号ＨＩＴＣＯＬを出力し、リード用は全ブロックアドレスとページアドレス（４ワード／ページの本実施の形態では下位２ビット以外）ＣＡ＜２：４＞の比較を行い、全てのアドレスが一致した場合に信号ＨＩＴＣＯＬを出力する。ページ内カラムアドレスＣＡ＜０：１＞の記憶データＣＡ＿ＦＵＳＥ＜０：１＞と置換するＩ／Ｏを示す４ビットのヒューズデータＲ＿ＩＯ＿ＦＵＳＥ＜０：３＞は、ヒットしたセットのヒューズデータが選択され、後述するセンスアンプデータマルチプレクサに送られる。
【０１００】
図７３は、センスアンプとセンスされたデータをラッチする回路を示している。センスアンプＳＡ１の出力端には、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４とインバータＩＮＶ５からなるラッチ回路が設けられ、読み出し用としてリダンダンシを含めると６５個設けられている。ラッチ信号ＬＡＴは、後述する図８７で示すタイミングで動作する信号である。
【０１０１】
図７４は、読み出し用及び書き込みベリファイ用センスアンプを示している。読み出し用センスアンプＲｅａｄ  Ｓ／Ａは、１２８個のセンスアンプ回路Ｓｅｎｓｅ  ａｍｐ．、１６個の電流変換回路（Current converter）及び１個のリファレンス電流変換回路（Reference current converter）で構成される。ベリファイ用センスアンプＶｅｒｉｆｙ  Ｓ／Ａは、１６個のセンスアンプ回路Ｓｅｎｓｅ  ａｍｐ．及び２個の電流変換回路（Current converter）で構成される。
【０１０２】
リファレンスセル（Reference cell）は両者で共有され、リファレンス電流変換回路によって読み出し用とベリファイ用に分けられる。リファレンス電流変換回路は８つのセンスアンプで共用され、ページモード付きフラッシュメモリであっても面積損失（Penalty）を抑えている。
【０１０３】
上記のような構成の読み出し用及び書き込みベリファイ用センスアンプを用いることにより、基準セル（Reference cell）を読み出し用と書き込みベリファイ用で共有して基準セルのばらつきによる本体セルのベリファイマージンの劣化をなくすことができる。
【０１０４】
図７５及び図７６はそれぞれ、カラムリダンダンシのヒューズデータをラッチする回路を示している。図７５に示すラッチ回路はクロックドインバータＣＩＮＶ５，ＣＩＮＶ６とインバータＩＮＶ６からなり、図７６に示すラッチ回路はクロックドインバータＣＩＮＶ７，ＣＩＮＶ８とインバータＩＮＶ７からなる。ラッチ信号ＦＬＡＴは、後述する図８７で示すタイミングで動作する信号である。
【０１０５】
図７７は、ページ内アドレスＲ＿ＣＡ＜０：１＞とヒューズデータＲ＿ＣＡ＿ＦＳ＜０：１＞が一致したワードの出力時に、信号Ｒ＿ＩＯ＿ＦＳ＜０：３＞で指定されたＩ／Ｏデータを、信号ＳＡＯＲＤに図７８及び図７９で示すマルチプレクサで置換するための信号Ｒ＿ＨＩＴＩＯｉを生成する回路を示している。この回路は、エクスクルーシブオアゲートＥＸＯＲ１、インバータＩＮＶ８及びアンドゲート２５で構成される。本実施の形態では４ワード／ページ内の１ビットのみの置換えが可能な場合を示したが、信号Ｒ＿ＣＡ＿ＦＳ＜０：１＞、Ｒ＿ＨＩＴＩＯ及びＳＡＯＲＤをそれぞれ２組持たせることによってページ内の２ビットの置換が可能となる。
【０１０６】
図７８に示すマルチプレクサはアンドゲートＡＮＤ２６で構成され、図７９に示すマルチプレクサはインバータＩＮＶ９、アンドゲートＡＮＤ２７〜ＡＮＤ３０、Ｎチャネル型ＭＯＳトランジスタＭＱ１〜ＭＱ５及びバッファＢＡＣ３でそれぞれ構成されている。
【０１０７】
図８０は、書き込みデータを保持するデータラッチ回路の構成例を示す回路図である。このデータラッチ回路は、クロックドインバータＣＩＮＶ９，ＣＩＮＶ１０とインバータＩＮＶ１０を含んで構成される。
【０１０８】
図８１は、書き込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図である。このセンスラッチ回路は、センスアンプＳＡ２、クロックドインバータＣＩＮＶ１１，ＣＩＮＶ１２とインバータＩＮＶ１１を含んで構成される。
【０１０９】
図８２は、オート時のカラムリダンダンシを行う回路の構成例を示す回路図である。この回路は、Ｎチャネル型ＭＯＳトランジスタＣＱ１，ＣＱ２、インバータＩＮＶ１２及びアンドゲートＡＮＤ３１などを含んで構成されている。
【０１１０】
図８３は、書き込みデータＰＤＡＴＡｉとベリファイ結果ＰＳＡＯｉが全て一致したら書き込み終了を知らせるための終了信号ＰＥＮＤを出力する回路を示す回路図である。この回路は、エクスクルーシブオアゲートＰＥＸＯＲ０〜ＰＥＸＯＲ１６とアンドゲートＡＮＤ３２とを含んで構成される。
【０１１１】
図８４は、カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図である。この回路は、インバータＩＮＶ１３とナンドゲートＮＡＮＤ１，ＮＡＮＤ２とを含んで構成されている。
【０１１２】
図８５は、オート用データ線に接続した書き込み負荷回路の構成例を示す回路図である。この回路は、ノアゲートＮＯＲ１、レベルシフタＬＳ２３及びＮチャネル型ＭＯＳトランジスタＰＱ１とから構成されている。そして、書き込みデータＰＤＡＴＡが“１”の場合は、データ線はフローティングにされ、書き込みデータＰＤＡＴＡが“０”の場合はデータ線には書き込み電圧ＶＤＤＰが印加される。
【０１１３】
図８６は、書き込み動作を表わす動作波形を示すタイミングチャートである。選択されたアドレスを含むバンクは書き込み選択状態となり、ワード線ＷＬとビット線ＢＬが書き込みバイアス状態や書き込みベリファイ状態にされる。
【０１１４】
図８７は、読み出し動作を表わす動作波形を示すタイミングチャートである。書き込みや消去動作実行中にないバンクにアクセスできる。リードページアドレスＡ２〜Ａ１９の切替えがあるとその遷移からパルス状のアドレス遷移検出信号ＡＴＤが出力される。ページデータはセンスアンプでセンスされＡＴＤから生成されるパルスＬＡＴ信号で４ワードのデータがラッチされる。ページ内アドレスＡ０，Ａ１で指定された１ワードがＩ／Ｏパッドから出力される。その後のＡ０，Ａ１のみの切替えではＡＴＤは出力されず、ラッチデータをマルチプレクスされＩ／Ｏパッドからデータが出力される。
【０１１５】
下表２は各内部動作における内部電源の電圧値を示している。
【０１１６】
【表２】
0004047673.tif 000003
【０１１７】
読み出しワード線電圧ＶＤＤＲはどの動作状態においても同一レベルを保持する。ＶＤＤＨはリードモード以外は１０Ｖになり、選択ワード線レベルを与えるＶＳＷを発生する。ＶＤＤＰは書き込み時のみ５Ｖを発生する。ＶＢＢは消去時のワード線レベルを発生するとともに、消去ベリファイ時には−２Ｖを発生する。
【０１１８】
下表３は、各動作状態における選択ブロック内の選択／非選択ワード線及びビット線のバイアス関係と非選択ブロックのそれらのバイアス関係を示している。
【０１１９】
【表３】
0004047673.tif 000004
【０１２０】
次に、上記図１乃至図８７に示したような構成の不揮発性半導体メモリにおけるアドレス割り付けについて説明する。
【０１２１】
図８８乃至図１００はそれぞれ、この発明の実施の形態に係る不揮発性半導体メモリにおける第１乃至第８のアドレス割り付け例を示している。
【０１２２】
これらのアドレス割り付け例において、アドレスＡ０〜Ａ１６は、Ａ０が最下位アドレス、Ａ１６が最上位アドレスであり、Ａ１はＡ０よりも上位、Ａ２はＡ１よりも上位、…とＡ１５まで順次上位となる関係である。これらのアドレスＡ０〜Ａ１６には、第１乃至第４のアドレスサブセット（address subset）または第１乃至第５のアドレスサブセットが割り付けられる。４つのアドレスサブセットが割り付けられる場合には、第１のアドレスサブセットはページ内カラムアドレス（intra-page (column) address）に対応する。第２のアドレスサブセットはロウアドレス（row address）に対応する。第３のアドレスサブセットはページカラムアドレス（page (column) address）に対応する。第４のアドレスサブセットはブロックアドレス（block address）に対応する。一方、５つのアドレスサブセットが割り付けられる場合には、第１のアドレスサブセットはページ内カラムアドレスに対応する。第２のアドレスサブセットは下位ロウアドレス（lower row address）に対応する。第３のアドレスサブセットはページカラムアドレスに対応する。第４のアドレスサブセットは上位ロウアドレス、または上位ロウアドレスとブートブロックアドレス（upper row address & boot block address）に対応する。第５のアドレスサブセットはブロックアドレスに対応する。
【０１２３】
以下、第１乃至第８のアドレス割り付け例について説明する。
【０１２４】
図８８（ａ），（ｂ）に示す第１のアドレス割り付け例は、５１２Ｋビット（５１２×１０２４）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（４ｎ）〜ＢＬ（４ｎ＋３）により８ワードずつ４組（３２ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ４０９５は、８ワードで構成されている。
【０１２５】
図８８（ａ）に示すように、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ１０２４，ｐａｇｅ２０４８，ｐａｇｅ３０６９が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ１０２５，ｐａｇｅ２０４９，ｐａｇｅ３０７０が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ１０２６，ｐａｇｅ２０５０，ｐａｇｅ３０７１が選択される。ワード線ＷＬ３〜ＷＬ１０２２でも同様にしてページの選択が行われ、ワード線ＷＬ１０２３でページｐａｇｅ１０２３，ｐａｇｅ２０４７，ｐａｇｅ３０６８，ｐａｇｅ４０９５が選択される。
【０１２６】
一方、ビット線ＢＬ（４ｎ）ではページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ１０２３が選択され、ビット線ＢＬ（４ｎ＋１）でページｐａｇｅ１０２４，ｐａｇｅ１０２５，ｐａｇｅ１０２６，…，ｐａｇｅ２０４７が選択される。また、ビット線ＢＬ（４ｎ＋２）でページｐａｇｅ２０４８，ｐａｇｅ２０４９，ｐａｇｅ２０５０，…，ｐａｇｅ３０６８が選択され、ビット線ＢＬ（４ｎ＋３）でページｐａｇｅ３０６９，ｐａｇｅ３０７０，ｐａｇｅ３０７１，…，ｐａｇｅ４０９５が選択されるようになっている。
【０１２７】
そして、図８８（ｂ）に示すように、下位アドレスＡ０，Ａ１，Ａ２にページ内カラムアドレスＣＡ０，ＣＡ１，ＣＡ２、アドレスＡ３〜Ａ１２にロウアドレスＲＡ０〜ＲＡ９、アドレスＡ１３，Ａ１４にページカラムアドレスＣＡ３，ＣＡ４、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１２８】
これによって、５１２Ｋビット（５１２×１０２４）の４個のブロックの１つがブロックアドレスＢＡ０，ＢＡ１で選択される。また、４組のグループの１つがページカラムアドレスＣＡ３，ＣＡ４で選択され、ロウアドレスＲＡ０〜ＲＡ９でワード線ＷＬ０〜ＷＬ１０２３の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１，ＣＡ２によって選択される。
【０１２９】
図８９（ａ），（ｂ）及び図９０に示す第２のアドレス割り付け例は、ブートブロックがある場合を示している。この例でも５１２Ｋビット（５１２×１０２４）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（４ｎ）〜ＢＬ（４ｎ＋３）により８ワードずつ４組（３２ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ４０９５は、８ワードで構成されている。
【０１３０】
図８９（ａ）に示すように、図８８（ａ）の１／８の構成であり、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ１２８，ｐａｇｅ２５６，ｐａｇｅ３８４が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ１２９，ｐａｇｅ２５７，ｐａｇｅ３８５が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ１３０，ｐａｇｅ２５８，ｐａｇｅ３８６が選択される。ワード線ＷＬ３〜ＷＬ１２６も同様にしてページの選択が行われ、ワード線ＷＬ１２７でページｐａｇｅ１２７，ｐａｇｅ２５５，ｐａｇｅ３８３，ｐａｇｅ５１１が選択される。
【０１３１】
また、ビット線ＢＬ（４ｎ）でページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ１２７が選択され、ビット線ＢＬ（４ｎ＋１）でページｐａｇｅ１２８，ｐａｇｅ１２９，ｐａｇｅ１３０，…，ｐａｇｅ２５５が選択される。また、ビット線ＢＬ（４ｎ＋２）でページｐａｇｅ２５６，ｐａｇｅ２５７，ｐａｇｅ２５８，…，ｐａｇｅ３８３が選択され、ビット線ＢＬ（４ｎ＋３）でページｐａｇｅ３８４，ｐａｇｅ３８５，ｐａｇｅ３８６，…，ｐａｇｅ５１１が選択されるようになっている。
【０１３２】
そして、図８９（ｂ）に示すように、下位アドレスＡ０，Ａ１，Ａ２にページ内カラムアドレスＣＡ０，ＣＡ１，ＣＡ２、アドレスＡ３〜Ａ９に下位ロウアドレスＲＡ０〜ＲＡ６、アドレスＡ１０，Ａ１１にページカラムアドレスＣＡ３，ＣＡ４、アドレスＡ１２，Ａ１３，Ａ１４に上位ロウアドレス及びブートブロックアドレスＲＡ７，ＲＡ８，ＲＡ９、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１３３】
この場合には、ページカラムアドレスＣＡ３，ＣＡ４によって４組のグループのいずれか１つが選択され、下位ロウアドレスＲＡ０〜ＲＡ６でワード線ＷＬ０〜ＷＬ１２７の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１，ＣＡ２によって選択されることになる。
【０１３４】
図９０は、上記図８９（ａ）に示した構成を８個組み合わせたものである。５１２Ｋビットの４個のブロックの１つは、図８９（ｂ）に示したようにブロックアドレスＢＡ０，ＢＡ１で選択され、上記８個のまとまりの１つがロウアドレスＲＡ７，ＲＡ８，ＲＡ９で選択される。
【０１３５】
図９１（ａ），（ｂ）に示す第３のアドレス割り付け例は、５１２Ｋビット（５１２×１０２４）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（８ｎ）〜ＢＬ（８ｎ＋７）により４ワードずつ８組（３２ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ８１９１は、４ワードで構成されている。
【０１３６】
図９１（ａ）に示すように、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ１０２４，…，ｐａｇｅ７１６８が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ１０２５，…，ｐａｇｅ７１６９が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ１０２６，…，ｐａｇｅ７１７０が選択される。ワード線ＷＬ３〜ＷＬ１０２２でも同様にしてページの選択が行われ、ワード線ＷＬ１０２３でページｐａｇｅ１０２３，ｐａｇｅ２０４７，…，ｐａｇｅ８１９１が選択される。
【０１３７】
一方、ビット線ＢＬ（８ｎ）ではページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ１０２３が選択され、ビット線ＢＬ（８ｎ＋１）でページｐａｇｅ１０２４，ｐａｇｅ１０２５，ｐａｇｅ１０２６，…，ｐａｇｅ２０４７が選択される。また、ビット線ＢＬ（８ｎ＋２）〜ＢＬ（８ｎ＋６）も同様になっており、ビット線ＢＬ（８ｎ＋７）でページｐａｇｅ７１６８，ｐａｇｅ７１６９，ｐａｇｅ７１７０，…，ｐａｇｅ８１９１が選択されるようになっている。
【０１３８】
そして、図９１（ｂ）に示すように、下位アドレスＡ０，Ａ１にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ１１にロウアドレスＲＡ０〜ＲＡ９、アドレスＡ１２，Ａ１３，Ａ１４にページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１３９】
これによって、５１２Ｋビット（５１２×１０２４）の４個のブロックの１つがブロックアドレスＢＡ０，ＢＡ１で選択される。また、８組のグループの２つがページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４で選択され、ロウアドレスＲＡ０〜ＲＡ９でワード線ＷＬ０〜ＷＬ１０２３の中の１本が選択されることにより連続する２つのページが選択される。この選択された２ページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択される。
【０１４０】
図９２（ａ），（ｂ）及び図９３に示す第４のアドレス割り付け例は、ブートブロックがある場合を示している。この例でも５１２Ｋビット（５１２×１０２４）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（８ｎ）〜ＢＬ（８ｎ＋７）により４ワードずつ８組（３２ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ８１９１は、４ワードで構成されている。
【０１４１】
図９２（ａ）に示すように、図９１（ａ）の１／８の構成であり、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ１２８，…，ｐａｇｅ８９６が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ１２９，…，ｐａｇｅ８９７が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ１３０，…，ｐａｇｅ８９８が選択される。ワード線ＷＬ３〜ＷＬ１２６でも同様にしてページの選択が行われ、ワード線ＷＬ１２７でページｐａｇｅ１２７，ｐａｇｅ２５５，…，ｐａｇｅ１０２３が選択される。
【０１４２】
また、ビット線ＢＬ（８ｎ）でページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ１２７が選択され、ビット線ＢＬ（８ｎ＋１）でページｐａｇｅ１２８，ｐａｇｅ１２９，ｐａｇｅ１３０，…，ｐａｇｅ２５５が選択される。また、ビット線ＢＬ（８ｎ＋２）〜ＢＬ（８ｎ＋６）も同様であり、ビット線ＢＬ（８ｎ＋７）でページｐａｇｅ８９６，ｐａｇｅ８９７，ｐａｇｅ８９８，…，ｐａｇｅ１０２３が選択されるようになっている。
【０１４３】
そして、図９２（ｂ）に示すように、下位アドレスＡ０，Ａ１にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ８に下位ロウアドレスＲＡ０〜ＲＡ６、アドレスＡ９，Ａ１０，Ａ１１にページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４、アドレスＡ１２，Ａ１３，Ａ１４に上位ロウアドレス及びブートブロックアドレスＲＡ７，ＲＡ８，ＲＡ９、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１４４】
この場合には、ページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４によって８組のグループの２グループが選択され、下位ロウアドレスＲＡ０〜ＲＡ６でワード線ＷＬ０〜ＷＬ１２７の中の１本が選択されることにより連続する２つのページが選択される。この選択された２ページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択されることになる。
【０１４５】
図９３は、上記図９２（ａ）に示した構成を８個組み合わせたものである。図９２（ｂ）に示したように、５１２Ｋビット（５１２×１０２４）の４個のブロックの１つはブロックアドレスＢＡ０，ＢＡ１で選択され、上記８個のまとまりが上位ロウアドレス及びブートブロックアドレスＲＡ７，ＲＡ８，ＲＡ９で選択される。
【０１４６】
図９４（ａ），（ｂ）に示す第５のアドレス割り付け例は、５１２Ｋビット（１０２４×５１２）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（８ｎ）〜ＢＬ（８ｎ＋７）により８ワードずつ８組（６４ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ４０９５は、８ワードで構成されている。
【０１４７】
図９４（ａ）に示すように、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ５１２，…，ｐａｇｅ３５８４が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ５１３，…，ｐａｇｅ３５８５が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ５１４，…，ｐａｇｅ３５８６が選択される。ワード線ＷＬ３〜ＷＬ５１０でも同様にしてページの選択が行われ、ワード線ＷＬ５１１でページｐａｇｅ５１１，ｐａｇｅ１０２３，…，ｐａｇｅ４０９５が選択される。
【０１４８】
一方、ビット線ＢＬ（８ｎ）ではページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ５１１が選択され、ビット線ＢＬ（８ｎ＋１）でページｐａｇｅ５１２，ｐａｇｅ５１３，ｐａｇｅ５１４，…，ｐａｇｅ１０２３が選択される。また、ビット線ＢＬ（８ｎ＋２）〜ＢＬ（８ｎ＋６）も同様になっており、ビット線ＢＬ（８ｎ＋７）でページｐａｇｅ３５８４，ｐａｇｅ３５８５，ｐａｇｅ３５８６，…，ｐａｇｅ４０９５が選択されるようになっている。
【０１４９】
そして、図９４（ｂ）に示すように、下位アドレスＡ０，Ａ１にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ１０にロウアドレスＲＡ０〜ＲＡ８、アドレスＡ１１，Ａ１２，Ａ１３，Ａ１４にページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４，ＣＡ５、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１５０】
これによって、５１２Ｋビット（１０２４×５１２）の４個のブロックの１つがブロックアドレスＢＡ０，ＢＡ１で選択される。また、８組のグループの１つがページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４，ＣＡ５で選択され、ロウアドレスＲＡ０〜ＲＡ８でワード線ＷＬ０〜ＷＬ５１１の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択される。
【０１５１】
図９５（ａ），（ｂ）及び図９６に示す第６のアドレス割り付け例は、ブートブロックがある場合を示している。この例でも５１２Ｋビット（１０２４×５１２）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（８ｎ）〜ＢＬ（８ｎ＋７）により８ワードずつ８組（６４ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ４０９５は、８ワードで構成されている。
【０１５２】
図９５（ａ）に示すように、図９４（ａ）の１／８の構成であり、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ６４，…，ｐａｇｅ４４８が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ６５，…，ｐａｇｅ４４９が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ６６，…，ｐａｇｅ４５０が選択される。ワード線ＷＬ３〜ＷＬ６２でも同様にしてページの選択が行われ、ワード線ＷＬ６３でページｐａｇｅ６３，ｐａｇｅ１２７，…，ｐａｇｅ５１１が選択される。
【０１５３】
また、ビット線ＢＬ（８ｎ）でページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ６３が選択され、ビット線ＢＬ（８ｎ＋１）でページｐａｇｅ６４，ｐａｇｅ６５，ｐａｇｅ６６，…，ｐａｇｅ１２７が選択される。また、ビット線ＢＬ（８ｎ＋２）〜ＢＬ（８ｎ＋６）も同様であり、ビット線ＢＬ（８ｎ＋７）でページｐａｇｅ４４８，ｐａｇｅ４４９，ｐａｇｅ４５０，…，ｐａｇｅ５１１が選択されるようになっている。
【０１５４】
そして、図９５（ｂ）に示すように、下位アドレスＡ０，Ａ１（第１のアドレスサブセット）にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ８（第２のアドレスサブセット）に下位ロウアドレスＲＡ０〜ＲＡ６、アドレスＡ９，Ａ１０，Ａ１１（第３のアドレスサブセット）にページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４、アドレスＡ１２，Ａ１３，Ａ１４（第４のアドレスサブセット）に上位ロウアドレス及びブートブロックアドレスＲＡ７，ＲＡ８，ＲＡ９、上位アドレスＡ１５，Ａ１６（第５のアドレスサブセット）にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１５５】
この場合には、ページカラムアドレスＣＡ２，ＣＡ３，ＣＡ４によって８組のグループの１つが選択され、ロウアドレスＲＡ０〜ＲＡ６でワード線ＷＬ０〜ＷＬ５１１の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の８ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択されることになる。
【０１５６】
図９６は、上記図９５（ａ）に示した構成を８個組み合わせたものである。図９５（ｂ）に示したように、５１２Ｋビット（５１２×１０２４）の４個のブロックの１つはブロックアドレスＢＡ０，ＢＡ１で選択され、上記８個のまとまりの１つが上位ロウアドレス及びブートブロックアドレスＲＡ７，ＲＡ８，ＲＡ９で選択される。
【０１５７】
図９７（ａ）〜（ｃ）はそれぞれ、上記図９５（ａ），（ｂ）及び図９６に示した第６のアドレス割り付け例を実現するためのアドレスバッファ２３（図１参照）の構成例を示している。図９７（ａ）は、上記アドレスバッファ２３におけるｉビット目のバッファ回路を抽出して示す回路図である。図９７（ｂ）は、上記図９７（ａ）に示したバッファ回路のシンボル図である。図９７（ｃ）は、上記図１に示したアドレスバッファ２３の構成例を示すブロック図である。
【０１５８】
上記アドレスバッファ２３の各ビットには、図９７（ａ）に示すように、ＮＯＲゲートＮＯＲ２、インバータＩＮＶ１４，ＩＮＶ１５，ＩＮＶ１６及びクロックドインバータＣＩＮＶ１３を備えたバッファ回路が設けられている。上記ＮＯＲゲートＮＯＲ２の一方の入力端にはチップイネーブル信号ＣＥＢが供給される。このチップイネーブル信号ＣＥＢは、コントローラ２１から供給され、チップの選択時にロウレベルとなる。上記ＮＯＲゲートＮＯＲ２の他方の入力端は、アドレス信号ＡＤＤのｉビット目の入力パッドＡＤＤＰＡＤｉに接続される。上記ＮＯＲゲートＮＯＲ２の出力端は、インバータＩＮＶ１４の入力端に接続される。このインバータＩＮＶ１４の出力端から信号Ｒ＿Ａｉが出力される。また、上記インバータＩＮＶ１４の出力端は、クロックドインバータＣＩＮＶ１３の入力端に接続される。このクロックドインバータＣＩＮＶ１３のクロック入力端には、上記コントローラ２１から書き込み及び消去の自動動作を行うためのアドレス入力のイネーブル信号ＡＤＤＩＮＥＮが供給されて制御されている。上記クロックドインバータＣＩＮＶ１３の出力端は、インバータＩＮＶ１５の入力端に接続される。インバータＩＮＶ１５の出力端にはインバータＩＮＶ１６の入力端が接続され、その入力端にはインバータＩＮＶ１６の出力端が接続されている。これによって、インバータＩＮＶ１５とＩＮＶ１６とでラッチ回路が形成される。そして、上記インバータＩＮＶ１５の出力端から信号Ａ＿Ａｉが出力される。
【０１５９】
このバッファ回路は、デュアルオペレーションを前提にしたものであり、上記信号ＡＤＤＩＮＥＮは書き込み及び消去用のアドレスをデコーダに取り込むための制御信号である。
【０１６０】
上記図９７（ａ）に示したバッファ回路を図９７（ｂ）のようなシンボル図（ＡＤＤＢＵＦ）で表すと、図１に示した回路におけるアドレスバッファ２３は、図９７（ｃ）に示すように表される。バッファ回路ＡＤＤＢＵＦ１は、第１のアドレスサブセットに対応するもので、チップイネーブル信号ＣＥＢとアドレスパッドＡＤＤＰＡＤｉ（ｉ＝０−１）に入力される０ビット目及び１ビット目のアドレス信号ＡＤＤｉに基づいて信号Ｒ＿ＣＡｊ（ｊ＝０−１）とＡ＿ＣＡｊ（ｊ＝０−１）を出力する。この際、上記信号ＡＤＤＩＮＥＮは、書き込み及び消去のためにページ内カラムアドレスをカラムデコーダ１３に取り込むための制御信号として働く。
【０１６１】
バッファ回路ＡＤＤＢＵＦ２は、第２のアドレスサブセットに対応するもので、チップイネーブル信号ＣＥＢとアドレスパッドＡＤＤＰＡＤｉ（ｉ＝２−８）に入力される２ビット目乃至８ビット目のアドレス信号ＡＤＤｉに基づいて信号Ｒ＿ＲＡｊ（ｊ＝０−６）とＡ＿ＲＡｊ（ｊ＝０−６）を出力する。この際、上記信号ＡＤＤＩＮＥＮは、書き込み及び消去のために下位ロウアドレスをロウデコーダ１２に取り込むための制御信号として働く。
【０１６２】
バッファ回路ＡＤＤＢＵＦ３は、第３のアドレスサブセットに対応するもので、チップイネーブル信号ＣＥＢとアドレスパッドＡＤＤＰＡＤｉ（ｉ＝９−１１）に入力される９ビット目乃至１１ビット目のアドレス信号ＡＤＤｉに基づいて信号Ｒ＿ＣＡｊ（ｊ＝２−４）とＡ＿ＣＡｊ（ｊ＝２−４）を出力する。この際、上記信号ＡＤＤＩＮＥＮは、書き込み及び消去のためにページカラムアドレスをカラムデコーダ１３に取り込むための制御信号として働く。
【０１６３】
バッファ回路ＡＤＤＢＵＦ４は、第４のアドレスサブセットに対応するもので、チップイネーブル信号ＣＥＢとアドレスパッドＡＤＤＰＡＤｉ（ｉ＝１２−１４）に入力される１２ビット目乃至１４ビット目のアドレス信号ＡＤＤｉに基づいて信号Ｒ＿ＲＡｊ（ｊ＝７−９）とＡ＿ＲＡｊ（ｊ＝７−９）を出力する。この際、上記信号ＡＤＤＩＮＥＮは、書き込み及び消去のために上位ロウアドレス及びブートブロックアドレスをロウデコーダ１２に取り込むための制御信号として働く。
【０１６４】
バッファ回路ＡＤＤＢＵＦ５は、第５のアドレスサブセットに対応するもので、チップイネーブル信号ＣＥＢとアドレスパッドＡＤＤＰＡＤｉ（ｉ＝１５−１６）に入力される１５ビット目及び１６ビット目のアドレス信号ＡＤＤｉに基づいて信号Ｒ＿ＢＡｊ（ｊ＝１−２）とＡ＿ＲＡｊ（ｊ＝１−２）を出力する。この際、上記信号ＡＤＤＩＮＥＮは、書き込み及び消去のためにブロックアドレスをブロックデコーダ１４に取り込むための制御信号として働く。
【０１６５】
図９８（ａ），（ｂ）に示す第７のアドレス割り付け例は、５１２Ｋビット（１０２４×５１２）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（１６ｎ）〜ＢＬ（１６ｎ＋１５）により４ワードずつ１６組（６４ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ８１９１は、４ワードで構成されている。
【０１６６】
図９８（ａ）に示すように、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ５１２，…，ｐａｇｅ７６８０が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ５１３，…，ｐａｇｅ７６８１が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ５１４，…，ｐａｇｅ７６８２が選択される。ワード線ＷＬ３〜ＷＬ５１０でも同様にしてページの選択が行われ、ワード線ＷＬ５１１でページｐａｇｅ５１１，ｐａｇｅ１０２３，…，ｐａｇｅ８１９１が選択される。
【０１６７】
一方、ビット線ＢＬ（１６ｎ）ではページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ５１１が選択され、ビット線ＢＬ（１６ｎ＋１）でページｐａｇｅ５１２，ｐａｇｅ５１３，ｐａｇｅ５１４，…，ｐａｇｅ１０２３が選択される。また、ビット線ＢＬ（１６ｎ＋２）〜ＢＬ（１６ｎ＋１４）も同様になっており、ビット線ＢＬ（１６ｎ＋１５）でページｐａｇｅ７６８０，ｐａｇｅ７６８１，ｐａｇｅ７６８２，…，ｐａｇｅ８１９１が選択されるようになっている。
【０１６８】
そして、図９８（ｂ）に示すように、下位アドレスＡ０，Ａ１にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ１０にロウアドレスＲＡ０〜ＲＡ８、アドレスＡ１１〜Ａ１４にページカラムアドレスＣＡ２〜ＣＡ５、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１６９】
これによって、５１２Ｋビット（１０２４×５１２）の４個のブロックの１つがブロックアドレスＢＡ０，ＢＡ１で選択される。また、１６組のグループの１つがページカラムアドレスＣＡ２〜ＣＡ５で選択され、ロウアドレスＲＡ０〜ＲＡ８でワード線ＷＬ０〜ＷＬ５１１の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の４ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択される。
【０１７０】
図９９（ａ），（ｂ）及び図１００に示す第８のアドレス割り付け例は、ブートブロックがある場合を示している。この例でも５１２Ｋビット（１０２４×５１２）の４個のブロック構成を前提としており、各ブロックはビット線ＢＬ（１６ｎ）〜ＢＬ（１６ｎ＋１５）により４ワードずつ１６組（６４ワード）にグループ分けされている。また、各々のページｐａｇｅ０〜ｐａｇｅ８１９１は、４ワードで構成されている。
【０１７１】
図９９（ａ）に示すように、図９８（ａ）の１／８の構成であり、ワード線ＷＬ０でページｐａｇｅ０，ｐａｇｅ６４，…，ｐａｇｅ９６０が選択され、ワード線ＷＬ１でページｐａｇｅ１，ｐａｇｅ６５，…，ｐａｇｅ９６１が選択される。また、ワード線ＷＬ２でページｐａｇｅ２，ｐａｇｅ６６，…，ｐａｇｅ９６２が選択される。ワード線ＷＬ３〜ＷＬ６２でも同様にしてページの選択が行われ、ワード線ＷＬ６３でページｐａｇｅ６３，ｐａｇｅ１２７，…，ｐａｇｅ１０２３が選択される。
【０１７２】
また、ビット線ＢＬ（１６ｎ）でページｐａｇｅ０，ｐａｇｅ１，ｐａｇｅ２，…，ｐａｇｅ６３が選択され、ビット線ＢＬ（１６ｎ＋１）でページｐａｇｅ６４，ｐａｇｅ６５，ｐａｇｅ６６，…，ｐａｇｅ１２７が選択される。また、ビット線ＢＬ（１６ｎ＋２）〜ＢＬ（１６ｎ＋１４）も同様であり、ビット線ＢＬ（１６ｎ＋１５）でページｐａｇｅ９６０，ｐａｇｅ９６１，ｐａｇｅ９６２，…，ｐａｇｅ１０２３が選択されるようになっている。
【０１７３】
そして、図９９（ｂ）に示すように、下位アドレスＡ０，Ａ１にページ内カラムアドレスＣＡ０，ＣＡ１、アドレスＡ２〜Ａ７に下位ロウアドレスＲＡ０〜ＲＡ５、アドレスＡ８〜Ａ１１にページカラムアドレスＣＡ２〜ＣＡ５、アドレスＡ１２，Ａ１３，Ａ１４に上位ロウアドレス及びブートブロックアドレスＲＡ６，ＲＡ７，ＲＡ８、上位アドレスＡ１５，Ａ１６にブロックアドレスＢＡ０，ＢＡ１を割り付けている。
【０１７４】
この場合には、ページカラムアドレスＣＡ２〜ＣＡ５によって１６組のグループの１つが選択され、下位ロウアドレスＲＡ０〜ＲＡ５でワード線ＷＬ０〜ＷＬ５１１の中の１本が選択されることにより１つのページが選択される。この選択されたページ中の４ワードは、ページ内カラムアドレスＣＡ０，ＣＡ１によって選択されることになる。
【０１７５】
図１００は、上記図９９（ａ）に示した構成を１６個組み合わせたものである。図９９（ｂ）に示したように、５１２Ｋビット（１０２４×５１２）の４個のブロックの１つはブロックアドレスＢＡ０，ＢＡ１で選択され、上記１６個のまとまりの１つがロウアドレスＲＡ６，ＲＡ７，ＲＡ８で選択される。
【０１７６】
上述したように、図８８、図９１、図９４及び図９８に示した例では、下位アドレスにページ内カラムアドレス、中位にロウアドレス、その上位にページカラムアドレス、最上位にブロックアドレスを割り付けている。
【０１７７】
また、図８９及び図９０、図９２及び図９３、図９５及び図９６、図９９及び図１００に示した例では、下位アドレスにページ内カラムアドレス、中位に下位ロウアドレス、その上位にページカラムアドレス、その上位に上位ロウアドレス及びブートブロックアドレス、最上位にブロックアドレスを割り付けている。
【０１７８】
後者は、８Ｋバイト（Byte）のブートブロックを含んだフラッシュメモリの場合に有効となる。
【０１７９】
なお、上述した第１乃至第８のアドレス割り付け例では、４つまたは５つのアドレスサブセットを割り付ける場合を例にとって説明した。しかしながら、３つのアドレスサブセットを割り付ける場合にも同様な効果が得られる。この場合には、第１のアドレスサブセットに第１のカラムアドレス、第２のアドレスサブセットにロウアドレス、第３のアドレスサブセットに第２のカラムアドレスを割り付ければ良い。このようなアドレスの割り付けを行うことにより、上述した第１乃至第８のアドレス割り付け例と同様な作用効果が得られる。
【０１８０】
次に、既に述べた例（１本のワード線に３２ワードのセルが接続され、連続１２８ワードを１０年間読み出し続ける場合）でのリードディスターブ時間を計算する。ページサイズが８ワードの場合（例えば図８８）、１２８ワードは１６本のワード線に分配される。１ワードの読み出し時間で８ワードを読むことができるので、８ワードを読む時間に対するワード線ストレス時間は１／８になり、またワード線数が１６／１２８に減るので１本のワード線が選択される時間は８倍に増える。この結果、ワード線のストレス時間（リードディスターブ時間）はページモード機能なしの場合と全く同等にできる。勿論、図８８の例に限らず、他の例でも同様なことが言える。
【０１８１】
従って、ページ読み出し機能を備えた不揮発性半導体メモリのリードディスターブ時間の増加を従来並みに抑え、従来と同等の信頼性を確保できる不揮発性半導体メモリを提供することができる。
【０１８２】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１８３】
【発明の効果】
以上説明したように、この発明によれば、ページ読み出し機能を備えていながら、リードディスターブ時間をページ読み出し機能を備えない不揮発性半導体メモリと同等にできる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図。
【図２】２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットのフラッシュメモリのレイアウトイメージを示すブロック図。
【図３】１層目の金属層で形成されたブロック内のローカルビット線を、第３層目の金属層で形成されたメインビット線に選択的に接続するためのカラムゲートの回路構成とそのシンボル図。
【図４】図３に示したカラムゲートを８つ備えたカラムゲートのシンボル図。
【図５】カラムゲートを示す図。
【図６】５１２Ｋビットのメモリセルアレイを示す図。
【図７】６４Ｋビットのブートブロックセルアレイを示す図。
【図８】ワード線毎に接続されるロウデコーダを示す図。
【図９】プリデコード信号ペアで制御されるロウデコーダを示す図。
【図１０】図９に示したロウデコーダを１２８個有するロウデコーダを示す図。
【図１１】プリデコード信号ペアを出力するプリデコーダを示す図。
【図１２】図１１に示したプリデコーダを１２８対有するロウデコーダを示す図。
【図１３】選択ワード線を駆動するロウデコーダを示す図。
【図１４】図１３に示したロウデコーダ８個で構成したロウデコーダを示す図。
【図１５】ブロックデコーダを示す図。
【図１６】ロウデコーダ（信号ＢＬＫＦｉの生成回路）を示す図。
【図１７】図１６に示したロウデコーダを８個設けて構成したロウデコーダを示す図。
【図１８】ブートブロック用のブロックデコーダを示す図。
【図１９】カラムデコーダ（信号ＢＬＫＨｉの生成回路）を示す図。
【図２０】図１９に示したカラムデコーダ４個で構成したカラムデコーダを示す図。
【図２１】カラムデコーダの構成例を示す回路図。
【図２２】メインビット線と読み出し専用データ線を選択的に接続するカラムゲートを示す図。
【図２３】図２２に示したカラムゲートを６４個設けたカラムゲートを示す図。
【図２４】書き込みやベリファイ時にメインビット線をデコードして選択的にオート専用データ線に接続するカラムゲートを示す図。
【図２５】図２４に示したカラムゲートを用いて構成したカラムゲートを示す図。
【図２６】１２８本のメインビット線と１本のリダンダンシ用メインビット線を、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲートを示す図。
【図２７】信号Ｒ＿ＪＨＨを出力するデコーダを示す図。
【図２８】読み出しカラムゲート選択信号のデコーダを示す図。
【図２９】図２８に示したデコーダを３個有するデコーダを示す図。
【図３０】オート用のカラムゲート信号のデコーダを示す図。
【図３１】オート用のカラムゲート信号のデコーダを示す図。
【図３２】オート用のカラムゲート信号のデコーダを示す図。
【図３３】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図３４】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図３５】信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダを示す図。
【図３６】ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダを示す図。
【図３７】ブートブロックを含まないバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図３８】ブートブロックを含むバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図３９】カラムゲート選択信号のグローバルデコーダを示す図。
【図４０】カラムゲート選択信号のグローバルデコーダを示す図。
【図４１】カラムゲート選択信号のグローバルデコーダを示す図。
【図４２】ブートブロックを含まないバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図４３】ブートブロックを含むバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図４４】５１２Ｋビットのブロック構成を示す図。
【図４５】図４４に示した５１２Ｋビットのブロック８個からなる４Ｍビットのコア４ＭｂＣＯＲＥを示す図。
【図４６】ブートブロックのブロック構成を示す図。
【図４７】８個のブートブロックの接続関係を示す図。
【図４８】アドレスバッファの構成例をｉビットに着目して示す回路図。
【図４９】アドレススイッチを示す回路図。
【図５０】バンク信号発生回路の構成例を示す図。
【図５１】電源スイッチの構成例を示す回路図。
【図５２】電源スイッチの構成例を示す回路図。
【図５３】電源スイッチの構成例を示す回路図。
【図５４】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図５５】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図５６】メインブロックアドレスを生成する回路を示す図。
【図５７】４Ｍｂコア毎に備えられる電源スイッチ及びデコーダの構成例を示す図。
【図５８】４Ｍｂコアと電源スイッチ及びデコーダからなる４Ｍｂの電源スイッチ及びデコーダを示す図。
【図５９】ブートコア用の電源スイッチ及びデコーダを示す図。
【図６０】ブートコアと上記ブートコア用の電源スイッチ及びデコーダからなるブートコア用の電源スイッチ及びデコーダを示す図。
【図６１】バンクＢＡＮＫ０のデコーダ構成を示す図。
【図６２】図６１に示したバンクＢＡＮＫ０のデコーダのシンボル図。
【図６３】バンクＢＡＮＫ１の電源スイッチ及びデコーダを示す図。
【図６４】バンクＢＡＮＫ１のデコーダ構成を示す図。
【図６５】図６４に示したバンクＢＡＮＫ１のデコーダのシンボル図。
【図６６】ブロックリダンダンシのカラムデコーダ部を示す図。
【図６７】リダンダンシブロックの電源スイッチ及びデコーダとブロックとの接続関係を示す図。
【図６８】リダンダンシブロックのデコーダの構成を示す図。
【図６９】図６８に示したリダンダンシブロックのデコーダのシンボル図。
【図７０】２つのリダンダンシブロックを備えた４Ｍｂ＋１２Ｍｂの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図。
【図７１】図７０に示した１６Ｍビットのフラッシュメモリコアのシンボル図。
【図７２】カラムリダンダンシ回路の構成例を示す回路図。
【図７３】センスアンプとセンスされたデータをラッチする回路を示す図。
【図７４】読み出し用及び書き込みベリファイ用センスアンプを示す図。
【図７５】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図７６】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図７７】ページ内アドレスとヒューズデータが一致したワードの出力時に、Ｉ／Ｏデータをマルチプレクサで置換するための信号を生成する回路を示す図。
【図７８】マルチプレクサを示す回路図。
【図７９】マルチプレクサを示す回路図。
【図８０】書き込みデータを保持するデータラッチ回路の構成例を示す回路図。
【図８１】書き込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図。
【図８２】オート時のカラムリダンダンシを行う回路の構成例を示す回路図。
【図８３】書き込みデータとベリファイ結果が全て一致したら書き込み終了を知らせるための終了信号を出力する回路を示す回路図。
【図８４】カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図。
【図８５】オート用データ線に接続した書き込み負荷回路の構成例を示す回路図。
【図８６】書き込み動作を表わす動作波形を示すタイミングチャート。
【図８７】読み出し動作を表わす動作波形を示すタイミングチャート。
【図８８】この発明の実施の形態に係る不揮発性半導体メモリにおける第１のアドレス割り付け例について説明するための図。
【図８９】この発明の実施の形態に係る不揮発性半導体メモリにおける第２のアドレス割り付け例について説明するための図。
【図９０】この発明の実施の形態に係る不揮発性半導体メモリにおける第２のアドレス割り付け例について説明するためのもので、上記図８９に示した構成を８個組み合わせた場合を示す図。
【図９１】この発明の実施の形態に係る不揮発性半導体メモリにおける第３のアドレス割り付け例について説明するための図。
【図９２】この発明の実施の形態に係る不揮発性半導体メモリにおける第４のアドレス割り付け例について説明するための図。
【図９３】この発明の実施の形態に係る不揮発性半導体メモリにおける第４のアドレス割り付け例について説明するためのもので、上記図９２に示した構成を８個組み合わせた場合を示す図。
【図９４】この発明の実施の形態に係る不揮発性半導体メモリにおける第５のアドレス割り付け例について説明するための図。
【図９５】この発明の実施の形態に係る不揮発性半導体メモリにおける第６のアドレス割り付け例について説明するための図。
【図９６】この発明の実施の形態に係る不揮発性半導体メモリにおける第６のアドレス割り付け例について説明するためのもので、上記図９５に示した構成を８個組み合わせた場合を示す図。
【図９７】図９５及び図９６に示した第６のアドレス割り付け例を実現するためのアドレスバッファの構成例について説明するための図。
【図９８】この発明の実施の形態に係る不揮発性半導体メモリにおける第７のアドレス割り付け例について説明するための図。
【図９９】この発明の実施の形態に係る不揮発性半導体メモリにおける第８のアドレス割り付け例について説明するための図。
【図１００】この発明の実施の形態に係る不揮発性半導体メモリにおける第８のアドレス割り付け例について説明するためのもので、上記図９９に示した構成を１６個組み合わせた場合を示す図。
【図１０１】従来の不揮発性半導体メモリについて説明するためのもので、フラッシュメモリにおけるメモリセルの断面図。
【図１０２】従来の不揮発性半導体メモリについて説明するためのもので、図１０１に示したメモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示す回路図。
【図１０３】図１０１に示したメモリセルトランジスタのコントロールゲート電圧とドレイン電流との関係を示す特性図。
【符号の説明】
１１…メモリセルアレイ
１２…ロウデコーダ
１３…カラムデコーダ
１４…ブロックデコーダ
１５…カラムゲート
１６…センスアンプ
１７…書き込み回路
１８…チャージポンプ
１９…電圧スイッチ
２０…Ｉ／Ｏバッファ
２１…コントローラ
２２…コマンドレジスタ
２３…アドレスバッファ
ＣｅｌｌＡｒｒａｙ…セルアレイ
ＭＣ…メモリセルトランジスタ
Ｍ２…２層目の金属層
Ｍ３…３層目の金属層
ＷＬ０〜ＷＬ１０２３，ＷＬ０〜ＷＬ１２７…ワード線
Ｍｉ，ＭｉＢ…プリデコード信号ペア
Ｍ＜０：１２７＞，Ｍ＜０：１２７＞Ｂ，ＢＬＫＦｉ，ＢＬＫＦ＜０：７＞…信号
ＬＢＬ０〜ＬＢＬ５１１…ローカルビット線
ＭＢＬ＜０：１２７＞，ＭＢＬ０〜ＭＢＬ７＜０：１２７＞…メインビット線
ＲｏｗＤｅｃ０，ＲｏｗＤｅｃ１…ロウデコーダ
ＲｏｗＤｅｃ３…プリデコーダ
ＲｏｗＤｅｃ４〜ＲｏｗＤｅｃ８…ロウデコーダ
ＣｏｌＤｅｃ１〜ＣｏｌＤｅｃ３…カラムデコーダ
１ｓｔＣＯＬ１〜１ｓｔＣＯＬ３…カラムゲート
２ｎｄＣＯＬ１…カラムゲート
ＭｃｏｌＤｅｃ１，ＭｃｏｌＤｅｃ２，ＭｃｏｌＤｅｃ１Ｂｏｏｔ…カラムデコーダ
２ｎｄＣＯＬ３…カラムゲート
ＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ４Ｂｏｏｔ…カラムデコーダ
Ｒ＿ＤＬ，Ｒ＿ＤＬ＜０：６３＞…読み出し専用データ線
Ａ＿ＤＬ，Ａ＿ＤＬ＜０：１５＞…オート専用データ線
Ｒｅａｄ  Ｓ／Ａ…読み出し用センスアンプ
Ｖｅｒｉｆｙ  Ｓ／Ａ…ベリファイ用センスアンプ
ＲＤＬＢＬ０〜ＲＤＬＢＬ３…リダンダンシ用ローカルビット線
ＲＤＭＢＬ…リダンダンシ用メインビット線
Ｒ＿ＲＤＤＬ…カラムリダンダンシデータ線
Ａ＿ＲＤＤＬ…オート用リダンダンシデータ線
Ａ０〜Ａ１６…アドレス（第１のアドレスサブセット〜第５のアドレスサブセット）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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