(57)【特許請求の範囲】
【請求項１】
各々が、磁気的に書込まれた記憶データに応じて第１および第２の電気抵抗の一方を有する磁性体を含む複数のメモリセルと、
前記第１および第２の電気抵抗の中間的な電気抵抗を有し、少なくとも前記データ読出時に、第１および第２の電圧の間に電気的に結合される基準セルと、
データ読出時に、選択されたアドレスに対応する選択メモリセルを介して前記第１および第２の電圧の間に電気的に結合される第１のデータ線と、
前記選択メモリセルおよび前記基準セルの通過電流差に応じたデータ読出を行なうためのデータ読出回路とを備え、
前記データ読出回路は、
前記データ読出時に、前記基準セルの通過電流に基いて、前記第１のデータ線を所定電圧にクランプするためのデータ線電圧クランプ部と、
前記第１の電圧と第１のノードの間に設けられ、一定電流を前記第１のノードへ供給するための第１の電流供給部と、
前記第１の電圧と第２のノードの間に設けられ、前記一定電流を前記第２のノードへ供給するための第２の電流供給部とさらに含み、
前記データ線電圧クランプ部は、
前記基準セルを介して前記第２の電圧と接続される基準ノードと、
前記第１のノードと前記基準ノードとの間に設けられ、前記基準ノードの電圧が前記所定電圧に維持されるように、前記基準ノードの通過電流を制御する第１の電流制御部と、
前記第２のノードと前記第１のデータ線との間に設けられ、前記基準ノードの電圧が前記所定電圧に維持されるように、前記第１のデータ線の通過電流を制御する第２の電流制御部とを有し、
前記データ読出回路は、前記第１のデータ線および前記基準ノードの通過電流差を電圧差に変換するための電流差検出部をさらに含む、半導体集積回路。
【請求項２】
前記データ線電圧クランプ部は、
前記基準ノードの電圧と前記所定電圧との電圧差に応じた帰還電圧を発生する電圧増幅器をさらに有し、
前記第１の電流制御部は、前記第１のノードと前記基準ノードとの間に電気的に結合されて、前記帰還電圧をゲートに受ける第１のトランジスタを有し、
前記第２の電流制御部は、アドレス選択結果に応じて、前記第１のデータ線と前記第２のノードとを電気的に結合するための第２のトランジスタを有し、
前記第２のトランジスタのゲートへは前記帰還電圧が入力される、請求項１に記載の半導体集積回路。
【請求項３】
各々が、磁気的に書込まれた記憶データに応じて第１および第２の電気抵抗の一方を有する磁性体を含む複数のメモリセルが行列状に配置されたメモリアレイと、
前記複数のメモリセルの列にそれぞれ対応して設けられ、各々が、データ読出時に選択されたメモリセルを介して読出電流経路を形成する複数のビット線と、
基準電流と前記選択されたメモリセルの読出電流との差を検知増幅する読出増幅器と、
前記複数のビット線の所定本数毎に設けられ、前記データ読出時に前記読出増幅器と対応する前記所定本数のビット線のうちの選択されたビット線との間に電気的に接続されて前記読出電流経路を形成するデータ線と、
前記メモリアレイとは異なる領域に配置されたレプリカメモリセルと、
第１の電源と前記レプリカメモリセルとの間に接続されたトランジスタと、
前記レプリカメモリセルおよび前記トランジスタの接続ノードの電位と基準電位とを比較して、電位差に基づく帰還電圧を前記トランジスタの制御電極へ与える電圧増幅器と、
前記複数のビット線にそれぞれ対応して設けられ、各々が、対応のビット線および前記データ線の間に接続されて、前記対応のビット線の選択時に前記帰還電圧を制御電極に受ける複数の列選択トランジスタとを備える、半導体集積回路。
【請求項４】
前記複数のビット線にそれぞれ対応して設けられ、各々が、対応の前記列選択トランジスタの制御電極と前記帰還電圧の伝送ノードとの間に接続される複数の読出選択ゲートをさらに備え、
各前記読出選択ゲートは、対応の列選択信号の活性化に応答して、前記対応の列選択トランジスタの制御電極を前記伝送ノードと接続する一方で、前記対応の列選択信号の非活性時には、前記対応の列選択トランジスタの制御電極を、前記列選択トランジスタをオフさせるための所定電位を供給する第２の電源と接続する、請求項３記載の半導体集積回路。
【請求項５】
前記第１の電源は、前記レプリカメモリセルに電流を供給する電流源である、請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。等の技術文献に開示されている。
【０００４】
図１５は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１５を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＲＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧Ｖｓｓにプルダウンするためのソース線ＳＲＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＲＬ（接地電圧Ｖｓｓ）およびビット線ＢＬの間に電気的に結合される。
【０００７】
図１６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１６を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１７は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１２】
図１７を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図１７に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図１８は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図１８を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧Ｖｓｓでプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１９】
この状態で、ビット線ＢＬを所定電圧でプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスでは、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルの通過電流Ｉｃｅｌｌの検知に基づいて、データ読出動作が実行される。
【００２２】
たとえば、米国特許公報６，２０５，０７３Ｂ１号（以下、単に「従来の技術」と称する）においては、電流伝達回路を用いてメモリセル通過電流を取出す構成が示されている。
【００２３】
図１９は、従来の技術に従うデータ読出回路の構成を示す回路図である。
図１９を参照して、データ読出時において、選択メモリセル５０１では、ワード線ＷＬの活性化に伴なってアクセストランジスタＡＴＲがターンオンする。さらに、コラムデコーダによってオンされたトランジスタスイッチ５０２を介して、データ読出線５０３と接地電圧Ｖｓｓとの間に、選択メモリセル５０１のトンネル磁気抵抗素子ＴＭＲ（電気抵抗Ｒｍｔｊ）が接続される。
【００２４】
従来の技術に従うデータ読出回路は、データ読出線５０３に対して２段階に設けられた電流伝達回路５０５および５１０を含む。
【００２５】
電流伝達回路５０５は、データ読出線５０３と接点５０８との間に設けられ、センスアンプ５０６およびトランジスタ５０７を有する。トランジスタ５０７は、データ読出線５０３と接点５０８との間に接続される。センスアンプ５０６は、所定のバイアス電圧Ｖｂ１とデータ読出線５０３との電圧差を増幅して、トランジスタ５０７のゲートに出力する。接点５０８へは、電流源５０９によって一定電流Ｉｓが供給される。
【００２６】
電流伝達回路５１０は、接点５０８と接地電圧Ｖｓｓの間に設けられ、センスアンプ５１１およびトランジスタ５１２を有する。トランジスタ５１２は、接点５０８と接地電圧Ｖｓｓとの間に接続される。センスアンプ５１１は、所定のバイアス電圧Ｖｂ２と接点５０８との電圧差を増幅して、出力ノード５１３に出力する。出力ノード５１３は、トランジスタ５１２のゲートと接続される。
【００２７】
電流伝達回路５０５および５１０は、負帰還動作によって、データ読出線５０３および接点５０８の電圧を、第１のバイアス電圧Ｖｂ１および第２のバイアス電圧Ｖｂ２に維持するとともに、選択メモリセル５０１の通過電流Ｉｃｅｌｌに応じた電圧Ｖｏを、出力ノード５１３に生成することができる。すなわち、トンネル磁気抵抗素子ＴＭＲへの印加電圧をバイアス電圧Ｖｂ１に維持して、トンネル磁気抵抗素子ＴＭＲでの電気抵抗特性を安定化した上で、選択メモリセル５０１の通過電流Ｉｃｅｌｌを検知することができる。
【００２８】
しかしながら、従来の技術のデータ読出回路では、センスアンプ５０６および５１１が必要とされるなど、比較的多くの回路素子が配置される。実際には、相補的な比較動作に基づいてデータ読出を行なうために、同一のデータ読出回路を２系統配置する必要があるため、その回路素子数はさらに増大する。このため、製造プロセスで生じた回路素子間の特性ばらつきによって、データ読出精度が影響を受けるおそれがある。
【００２９】
また、図１９に示した回路構成を配慮すれば、出力ノード５１３に得られる出力電圧Ｖｏはそれほど高いレベルとならない。したがって、出力電圧Ｖｏを高精度に検出することが必要となってしまう。
【００３０】
さらに、負帰還回路では電源投入直後の動作が不安定化するため、センスアンプ５０６および５１１に対して動作電流を常時供給する必要がある。したがって、データ読出回路でのスタンバイ電流が大きくなってしまい、消費電力が増加してしまう。
【００３１】
一方で、ノードＮｏで得られた出力電圧Ｖｏは、ＭＴＪメモリセルの製造ばらつきに起因する、トンネル磁気抵抗素子ＴＭＲの抵抗値（Ｒｍｔｊ）の変動を含んでいる。すなわち、データ読出を高精度化するためには、製造プロセス変動に起因するＭＴＪメモリセルの電気抵抗特性のばらつきに追随させて、データ読出精度を補償するための構成を考慮することが必要である
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、簡易な回路構成で、高精度のデータ読出を実行可能な薄膜磁性体記憶装置の構成を提供することである。
【００３２】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じた電気抵抗を有する複数のメモリセルと、相補の第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうための差動増幅部とを備える。データ読出時において、第１および第２のデータ線の一方ずつは、複数のメモリセルのうちの選択メモリセル、および選択メモリセルの比較対象として設けられた比較セルをそれぞれ介して固定電圧と電気的に結合される。差動増幅部は、電源電圧と第１および第２のノード間に設けられ、少なくともデータ読出時に第１および第２のノードへ同一の動作電流を供給するための電流供給回路と、第１および第２のノードと第１および第２のデータ線との間を電気的に結合するとともに、第１および第２のデータ線の各々を基準電圧以下の所定電圧に維持するように、第１および第２のデータ線の間に生じる通過電流差を第１および第２のノードの電圧差に変換する電流増幅回路とを含む。
【００３３】
好ましくは、差動増幅部は、電源電圧と内部ノードとの間に電気的に結合され、データ読出時にオンして動作電流を供給する電流供給トランジスタをさらに含む。電流供給回路は、内部ノードと第１および第２のノードとの間に電気的にそれぞれ結合され、各々が第１のノードと接続されたゲートを有する第１および第２のトランジスタを有する。電流増幅回路は、第１のノードおよび第１のデータ線の間に電気的に結合され、基準電圧をゲートに受ける第３のトランジスタと、第２のノードおよび第２のデータ線の間に電気的に結合され、基準電圧をゲートに受ける第４のトランジスタとを有する。
【００３４】
また好ましくは、電流供給回路は、データ読出前においても、第１および第２のノードに対して動作電流を供給する。
【００３５】
さらに好ましくは、電流供給回路は、内部ノードと第１および第２のノードとの間に電気的にそれぞれ結合され、各々が第１のノードと接続されたゲートを有する第１および第２のトランジスタを有する。電流増幅回路は、第１のノードおよび第１のデータ線の間に電気的に結合され、基準電圧をゲートに受ける第３のトランジスタと、第２のノードおよび第２のデータ線の間に電気的に結合され、基準電圧をゲートに受ける第４のトランジスタとを有する。
【００３６】
特にこのような構成においては、基準電圧は、電源電圧よりも低い。
あるいは好ましくは、固定電圧は接地電圧に相当する。薄膜磁性体記憶装置は、データ読出前に、第１および第２のデータ線の各々を、接地電圧に設定するためのイコライズ回路をさらに備える。
【００３７】
また好ましくは、複数のメモリセルは、複数のメモリブロックに分割して配置され、差動増幅部と、第１および第２のデータ線とは、メモリブロックごとに設けられる。薄膜磁性体記憶装置は、複数のメモリブロックに共通に設けられる、相補の第１および第２のグローバルデータ線と、第１の電圧と第１および第２のグローバルデータ線との間に設けられ、第１および第２のグローバルデータ線の各々へ同一電流を供給するためのグローバル電流供給部と、メモリブロックごとに設けられ、対応する差動増幅部での第１のノードの電圧に応じた電流で、第１のグローバルデータ線を第２の電圧へ駆動するための第１の電流伝達回路と、メモリブロックごとに設けられ、対応する差動増幅部での第２のノードの電圧に応じた電流で、第２のグローバルデータ線を第２の電圧へ駆動するための第２の電流伝達回路と、第１および第２のグローバルデータ線間の電圧差を増幅して読出データを生成する電圧アンプとをさらに備える。
【００３８】
さらに好ましくは、各差動増幅部と、各第１および第２の電流伝達回路とは、対応するメモリブロックが選択された場合に動作する。
【００３９】
また、さらに好ましくは、各メモリブロックにおいて、差動増幅部は並列に動作し、複数のメモリブロックのうちの順に選択された１つにおいて、第１および第２の電流伝達回路は動作する。
【００４０】
あるいは、さらに好ましくは、第１および第２の電圧は、電源電圧および接地電圧にそれぞれ相当し、第１の電流伝達回路は、第１のグローバルデータ線および接地電圧の間に電気的に結合されて、対応する第１のノードと接続されたゲートを有する第１のＮチャネル電界効果型トランジスタを有する。第２の電流伝達回路は、第２のグローバルデータ線および接地電圧の間に電気的に結合されて、対応する第２のノードと接続されたゲートを有する第２のＮチャネル電界効果型トランジスタを有する。
【００４１】
また好ましくは、複数のメモリセルは行列状に配置され、第１および第２のデータ線は、メモリセル列ごとに配置される相補のビット線にそれぞれ対応する。差動増幅部は、メモリセル列ごとにセンスアンプとして設けられる。薄膜磁性体記憶装置は、複数のメモリセルに対して共通に設けられる、相補の第１および第２のグローバルデータ線と、第１の電圧と第１および第２のグローバルデータ線との間に設けられ、第１および第２のグローバルデータ線の各々へ同一電流を供給するためのグローバル電流供給部と、メモリセル列ごとに設けられ、列選択結果に応じて動作して、対応する差動増幅部での第１のノードの電圧に応じた電流で、第１のグローバルデータ線を第２の電圧へ駆動するための第１の電流伝達回路と、メモリセル列ごとに設けられ、列選択結果に応じて動作して、対応する差動増幅部での第２のノードの電圧に応じた電流で、第２のグローバルデータ線を第２の電圧へ駆動するための第２の電流伝達回路と、第１および第２のグローバルデータ線間の電圧差を増幅して読出データを生成する電圧アンプとをさらに備える。
【００４２】
さらに好ましくは、複数のメモリセルは、行方向に沿って第１および第２の領域に分割して配置され、差動増幅部は、第１および第２の領域の間に配置される。薄膜磁性体記憶装置は、メモリセル列ごとに設けられ、第１および第２の領域の一方において、第１および第２のデータ線と対応する第１および第２のノードとの間を電気的に切離すための接続スイッチをさらに備える。
【００４３】
また、さらに好ましくは、薄膜磁性体記憶装置は、メモリセル列ごとに設けられ、列選択結果を対応する第１および第２の電流伝達回路へ伝達するための列選択線をさらに備える。第１および第２のデータ線と、第１および第２のグローバルデータ線とは、列方向に沿って配置され、列選択線は、行方向に沿って配置される。
【００４４】
あるいは好ましくは、電流供給回路は、第１のノードおよび第３のノードの各々へ同一電流を供給するための第１のカレントミラー回路と、第２のノードおよび第４のノードの各々へ同一電流を供給するための第２のカレントミラー回路とを有する。電流増幅回路は、第２のデータ線を基準とする通過電流差に応じた電圧を第１のノードに生成するための第１の変換回路と、第１のデータ線を基準とする通過電流差に応じた電圧を第２のノードに生成するための第２の変換回路とを有する。
【００４５】
さらに好ましくは、第１のカレントミラー回路は、電源電圧と第１および第３のノードとの間に電気的にそれぞれ結合され、各々のゲートが第３のゲートと接続される第１および第２のトランジスタを有する。第２のカレントミラー回路は、電源電圧と第２および第４のノードとの間に電気的にそれぞれ結合され、各々のゲートが第４のゲートと接続される第３および第４のトランジスタを有する。第１の変換回路は、第１および第４のノードと第１のデータ線との間に電気的にそれぞれ結合され、各々のゲートへ基準電圧を受ける第５および第６のトランジスタを有する。第２の変換回路は、第２および第３のノードと第２のデータ線との間に電気的にそれぞれ結合され、各々のゲートへ基準電圧を受ける第７および第８のトランジスタを有する。
【００４６】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて第１および第２の電気抵抗の一方を有する複数のメモリセルと、第１および第２の電気抵抗の中間的な電気抵抗を有し、少なくともデータ読出時に、第１および第２の電圧の間に電気的に結合される基準セルと、データ読出時に、選択されたアドレスに対応する選択メモリセルを介して第１および第２の電圧の間に電気的に結合される第１のデータ線と、選択メモリセルおよび基準セルの通過電流差に応じたデータ読出を行なうためのデータ読出回路とを備える。データ読出回路は、データ読出時に、基準セルの通過電流に基いて、第１のデータ線を所定電圧にクランプするためのデータ線電圧クランプ部を含む。
【００４７】
好ましくは、データ線電圧クランプ部は、データ読出に先立って、第１のデータ線を所定電圧にクランプする。
【００４８】
また好ましくは、薄膜磁性体記憶装置は、第１のデータ線と相補のデータを伝達するための第２のデータ線をさらに備える。第２のデータ線は、データ読出時に、基準セルを介して第１および第２の電圧の間に電気的に結合される。データ読出回路は、第１の電圧と第１のノードの間に設けられ、一定電流を第１のノードへ供給するための第１の電流供給部と、第１の電圧と第２のノードの間に設けられ、一定電流を第２のノードへ供給するための第２の電流供給部とを含む。データ線電圧クランプ部は、第１および第２のデータ線の所定の一方と第１のノードとの間に設けられ、一方のデータ線の電圧が所定電圧に維持されるように、一方のデータ線の通過電流を制御する第１の電流制御部と、第１および第２のデータ線の所定の他方と第２のノードとの間に設けられ、一方のデータ線の電圧が所定電圧に維持されるように、他方のデータ線の通過電流を制御する第２の電流制御部とを含む。データ読出回路は、第１および第２のデータ線の通過電流差を電圧差に変換するための電圧変換部をさらに含む。
【００４９】
あるいは好ましくは、データ読出回路は、第１の電圧と第１のノードの間に設けられ、一定電流を第１のノードへ供給するための第１の電流供給部と、第１の電圧と第２のノードの間に設けられ、一定電流を第２のノードへ供給するための第２の電流供給部とをさらに含む。データ線電圧クランプ部は、基準セルを介して第２の電圧と接続される基準ノードと、第１のノードと基準ノードとの間に設けられ、基準ノードの電圧が所定電圧に維持されるように、基準ノードの通過電流を制御する第１の電流制御部と、第２のノードと第１のデータ線との間に設けられ、基準ノードの電圧が所定電圧に維持されるように、第１のデータ線の通過電流を制御する第２の電流制御部とを有する。データ読出回路は、第１のデータ線および基準ノードの通過電流差を電圧差に変換するための電流差検出部をさらに含む。
【００５０】
さらに好ましくは、データ線電圧クランプ部は、基準ノードの電圧と所定電圧との電圧差に応じた帰還電圧を発生する電圧増幅器をさらに有する。第１の電流制御部は、第１のノードと基準ノードとの間に電気的に結合されて、帰還電圧をゲートに受ける第１のトランジスタを有する。第２の電流制御部は、アドレス選択結果に応じて、第１のデータ線と第２のノードとを電気的に結合するための第２のトランジスタを有し、第２のトランジスタのゲートへは帰還電圧が入力される。
【００５１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００５２】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５３】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５４】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００５５】
メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ディジット線ＤＬ、およびビット線対ＢＬＰの配置が示される。
【００５６】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。
【００５７】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群（以下、「データ読出回路系」とも称する）を総称したものである。
【００５８】
ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧Ｖｓｓと結合される。
【００５９】
図２は、メモリアレイおよびデータ読出およびデータ書込を実行するための周辺回路についての実施の形態１に従う構成を示す回路図である。
【００６０】
図２を参照して、メモリアレイ１０は、ビット線ＢＬおよび／ＢＬの各々との交点に対応して、それぞれ配置されるＭＴＪメモリセルを有する。すなわち、行アドレスおよび列アドレスの組合せで示される１つのアドレスに対応して、２個のＭＴＪメモリセルが配置される。ＭＴＪメモリセルの各々は、図１５に示したのと同様の構成を有し、対応するビット線ＢＬまたは／ＢＬと接地電圧Ｖｓｓとの間に直列に接続された、トンネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセストランジスタ）ＡＴＲとを有する。アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと接続される。
【００６１】
以下においては、同一アドレスに対応する２個のＭＴＪメモリセルのうちのビット線ＢＬと接続される一方を、単にメモリセルＭＣとも称し、ビット線／ＢＬと接続される他方を比較セルＭＣ＃とも称する。同一アドレスに対応するメモリセルＭＣおよび比較セルＭＣ＃によって、１ビットのデータ記憶が実行される。具体的には、メモリセルＭＣには、当該アドレスでの記憶データが書込まれ、比較セルＭＣ＃へは、メモリセルＭＣと相補のデータが書込まれる。
【００６２】
図２においては、第ｉ番目（ｉ：自然数）のメモリセル行および第ｊ番目（ｊ：自然数）に対応する、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線ＢＬｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣおよび比較セルＭＣ＃が代表的に示される。
【００６３】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧Ｖｓｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００６４】
読出／書込制御回路３５は、各メモリセル列において、ビット線ＢＬおよび／ＢＬの一端同士に配置されたライトコラム選択ゲートＷＣＳＧを有する。ライトコラム選択ゲートＷＣＳＧは、対応するライトコラム選択線ＷＣＳＬの活性化（Ｈレベル）に応答してオンする。ライトコラム選択線ＷＣＳＬは、データ書込時に選択列において活性化（Ｈレベル）される。図２には、ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、ライトコラム選択線ＷＣＳＬｊおよびライトコラム選択ゲートＷＣＳＧｊが代表的に示される。
【００６５】
さらに、メモリアレイ１０に隣接して、読出データおよび書込データを伝達するための相補のデータ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩＯおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
【００６６】
各メモリセル列において、ビット線ＢＬおよび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯとの間にコラム選択ゲートＣＳＧが設けられる。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化（Ｈレベル）に応答してオンする。コラム選択線ＣＳＬは、データ書込時およびデータ読出時の双方において、選択列で活性化（Ｈレベル）される。図２には、ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、コラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊが代表的に示される。
【００６７】
まず、ＭＴＪメモリセルへのデータ書込動作について簡単に説明する。ここでは、一例として、第ｉ行・第ｊ列がデータ書込対象に選択された場合について説明する。
【００６８】
行デコーダ２０は、データ書込時において、選択行のディジット線ＤＬｉを活性化するために電源電圧Ｖｃｃと結合する。これにより、活性化されたディジット線ＤＬｉは、その両端を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ接続される。したがって、活性化されたディジット線ＤＬｉに対して、行方向のデータ書込電流Ｉｐを流すことができる。行方向のデータ書込電流Ｉｐは書込データのレベルにかかわらず一定である。
【００６９】
一方、行デコーダ２０は、非選択行のディジット線ＤＬについては、接地電圧Ｖｓｓに固定する。これにより、非選択のディジット線ＤＬに行方向のデータ書込電流Ｉｐが流れることはない。
【００７０】
読出／書込制御回路３０は、データ書込電流供給回路４０をさらに含む。データ書込電流供給回路４０は、書込データＤＩＮに応じて、データ線ＬＩＯおよび／ＬＩＯを、電源電圧Ｖｃｃ（Ｈレベル）および接地電圧Ｖｓｓ（Ｌレベル）の一方ずつに設定する。たとえば、書込データＤＩＮ＝“１”である場合には、データ書込電流供給回路４０は、データ線ＬＩＯをＨレベル、／ＬＩＯをＬレベルに設定する。反対に、書込データＤＩＮ＝“０”である場合には、データ書込電流供給回路４０は、データ線ＬＩＯをＬレベル、／ＬＩＯをＨレベルに設定する。
【００７１】
これにより、ライトコラム選択ゲートＷＣＳＧｊによって一端側同士を接続された選択列のビット線ＢＬｊおよび／ＢＬｊに対して、書込データＤＩＮのレベルに応じて、互いに逆方向の電流が流すことができる。この結果、選択アドレスに対応するメモリセルＭＣおよび比較セルＭＣ＃に対して、書込データＤＩＮおよびその相補データを並列に書込むことができる。
【００７２】
次に、ＭＴＪメモリセルからのデータ読出動作について説明する。
読出／書込制御回路３０は、メモリセル列ごとに配置されたイコライズ回路ＥＱＧを有する。図２においては、第ｊ番目のメモリセル列に対応するイコライズ回路ＥＱＧｊが代表的に示される。
【００７３】
イコライズ回路ＥＱＧｊは、対応するビット線ＢＬｊ，／ＢＬｊの間に接続されるトランジスタスイッチ３１と、ビット線ＢＬｊおよび接地電圧Ｖｓｓの間に接続されるトランジスタスイッチ３２と、ビット線／ＢＬｊおよび接地電圧Ｖｓｓの間に接続されるトランジスタスイッチ３３とを有する。トランジスタスイッチ３１、３２および３３の各々は、たとえばＮチャネルＭＯＳトランジスタで構成される。
【００７４】
トランジスタスイッチ３１〜３３の各々のゲートには、行デコーダ２０によって生成される、メモリアレイ１０内のメモリセル列に共通のビット線イコライズ信号ＢＬＥＱが入力される。ビット線イコライズ信号ＢＬＥＱは、少なくともデータ読出動作前の所定期間において、Ｈレベルへ活性化される。
【００７５】
図示しないが、他のメモリセル列に対応して設けられるイコライズ回路も同様の構成を有し、ビット線イコライズ信号ＢＬＥＱに応答して動作する。ビット線イコライズ信号ＢＬＥＱの活性化に応答したプリチャージ・イコライズ動作によって、各メモリセル列においてビット線ＢＬおよび／ＢＬの各々は、接地電圧Ｖｓｓへ設定される。
【００７６】
読出／書込制御回路３０は、さらに、データ線対ＬＩＯＰをイコライズするためのデータ線イコライズ回路５０と、差動増幅器６０とを有する。
【００７７】
データ線イコライズ回路５０は、データ線ＬＩＯおよび／ＬＩＯの間に接続されるトランジスタスイッチ５１と、データ線ＬＩＯおよび接地電圧Ｖｓｓの間に接続されるトランジスタスイッチ５２と、データ線／ＬＩＯおよび接地電圧Ｖｓｓの間に接続されるトランジスタスイッチ５３とを有する。トランジスタスイッチ５１、５２および５３の各々は、たとえばＮチャネルＭＯＳトランジスタで構成される。
【００７８】
トランジスタスイッチ５１〜５３の各々のゲートには、行デコーダ２０によって生成されるデータ線イコライズ信号ＬＩＯＥＱが入力される。データ線イコライズ信号ＬＩＯＥＱは、少なくともデータ読出動作前の所定期間において、Ｈレベルへ活性化される。これに応答したプリチャージ・イコライズ動作によって、データ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧Ｖｓｓへ設定される。
【００７９】
差動増幅器６０は、ノードＮｏおよびデータ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジスタ６１と、ノード／Ｎｏとデータ線／ＬＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ６２と、ノードＮｓｐおよびノードＮｏの間に接続されるＰチャネルＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード／Ｎｏの間に接続されるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶｃｃおよびノードＮｓｐの間に接続されるＰチャネルＭＯＳトランジスタ６５とを有する。
【００８０】
トランジスタ６３および６４の各々のゲートは、ノードＮｏと接続される。トランジスタ６３および６４は、カレントミラー回路を構成し、ノードＮｏおよび／Ｎｏの各々に対して、同一電流を供給しようとする。
【００８１】
トランジスタ６１および６２の各々のゲートには、Ｖｒｅｆ発生回路５５によって生成される固定された基準電圧Ｖｒｅｆが入力される。トランジスタ６１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準電圧以下に維持するとともに、データ線ＬＩＯおよび／ＬＩＯの通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間の電圧差に変換する。
【００８２】
トランジスタ６５のゲートへは、行デコーダ２０によってデータ読出動作時にＬレベルに活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ６５は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、差動増幅器６０を動作させる。
【００８３】
次に、図３を用いて、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図３においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【００８４】
図３を参照して、データ読出実行前の、時刻ｔ１以前において、データ線イコライズ信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱは、Ｈレベルに活性化されている。これにより、各メモリセル列においてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓにプリチャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧Ｖｓｓにプリチャージされる。
【００８５】
時刻ｔ１においてデータ読出動作が開始されると、まず、データ線イコライズ信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱがＬレベルへ非活性化されて、各ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／ＬＩＯは、接地電圧Ｖｓｓから切離される。これにより、データ読出を開始する準備が整う。
【００８６】
さらに、時刻ｔ２において、センスイネーブル信号／ＳＥがＬレベルに活性化されて、差動増幅器６０の動作が開始される。これにより、データ線ＬＩＯおよび／ＬＩＯの各々に対する電流供給が開始される。また、同様のタイミングで、選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活性化される。
【００８７】
選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩＯは、ビット線ＢＬｊおよびメモリセルＭＣを介して接地電圧Ｖｓｓへプルダウンされ、データ線／ＬＩＯは、ビット線／ＢＬｊおよび比較セルＭＣ＃を介して接地電圧Ｖｓｓへプルダウンされる。既に説明したように、メモリセルＭＣおよび比較セルＭＣ＃へは互いに相補のデータが書込まれているので、それぞれの電気抵抗はＲｍａｘおよびＲｍｉｎの一方ずつである。
【００８８】
センスイネーブル信号／ＳＥの活性化に応答して、トランジスタ６５によって供給される動作電流は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／ＢＬｊと、メモリセルＭＣおよび比較セルＭＣ＃のトンネル磁気抵抗素子ＴＭＲを通過して接地電圧Ｖｓｓへ至る経路を流れる。
【００８９】
差動増幅器６０において、トランジスタ６３および６４で構成されたカレントミラー回路は、データ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよび比較セルＭＣ＃間には電気抵抗差ΔＲが存在するので、両者の通過電流には電流差が生じようとする。この電流差によって生じようとする、ビット線ＢＬｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジスタ６１および６２におけるソース・ドレイン電圧の差に相当するので、上記の電気抵抗差ΔＲは、トランジスタ６１および６２の通過電流（ソース・ドレイン電流）差ΔＩに変換される。すなわち、この電流差ΔＩが、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間の電流差として現われる。トランジスタ６１および６２は、電流差ΔＩを増幅した電圧差ΔＶを、ノードＮｏおよび／Ｎｏ間に生じさせる。電圧差ΔＶの極性、すなわちノードＮｏおよび／Ｎｏの電圧の高低は、選択されたメモリセルＭＣの記憶データに応じて異なる。
【００９０】
一方、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間には電圧差は生じず、データ線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよび比較セルＭＣ＃で生じる電圧降下に相当する。
【００９１】
基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば約４００ｍＶ程度となるように設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００９２】
このようなノードＮｏおよび／Ｎｏ間における電圧差ΔＶの極性に応じて、選択アドレスの記憶データを読出すことができる。たとえば、ノードＮｏおよび／Ｎｏの電圧差を増幅するアンプを後段にさらに配置することによって、メモリアレイ１０からの読出データＤＯＵＴを生成することが可能である。
【００９３】
データ読出終了時には、時刻ｔ４において、センスイネーブル信号／ＳＥ、選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが非活性化される。さらに、時刻ｔ５において、データ線イコライズ信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱがＨレベルへ活性化されて、各ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／ＬＩＯがプリシャージされて、データ読出前の回路状態が再現される。
【００９４】
以上説明したように、実施の形態１に従う構成においては、差動増幅器６０の動作電流をメモリセルの通過電流として用いるので、データ読出回路系の回路素子数を削減できる。また、電気抵抗差ΔＲに起因する電流差ΔＩを、トランジスタの増幅作用によって電圧差ΔＶに変換するので、高精度のデータ読出を行なえる。
【００９５】
さらに、データ読出時における、トンネル磁気抵抗素子ＴＭＲへの印加電圧が一定に維持されるので、トンネル磁気抵抗素子の電気抵抗特性の変動を抑制してデータ読出を高精度化できる。
【００９６】
［実施の形態２］
図４は、メモリアレイおよびその周辺回路の実施の形態２に従う構成を示す回路図である。
【００９７】
図４を参照して、実施の形態２に従う構成においては、図２に示した構成と比較して、差動増幅器６０に代えて差動増幅器６０´が配置される点と、データ線イコライズ回路５０の配置が省略される点とが異なる。
【００９８】
差動増幅器６０´は、図２に示される差動増幅器６０と比較して、電流源として動作するＰチャネルＭＯＳトランジスタ６５の配置が省略される点で異なる。すなわち、差動増幅器６０´においては、ＰチャネルＭＯＳトランジスタ６３および６４のソースは、電源電圧Ｖｃｃと常時電気的に結合される。
【００９９】
実施の形態２に従うＭＲＡＭデバイスのその他の部分の構成は、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１００】
次に、図５を用いて、実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図５においても、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【０１０１】
図５を参照して、データ読出動作が開始される時刻ｔ１以前においては、ビット線イコライズ信号ＢＬＥＱがＨレベルに活性化されるので、各メモリセル列においてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓにプリチャージされる。
【０１０２】
差動増幅器６０´の動作電流がデータ読出動作前においても常時供給されるので、データ線ＬＩＯおよび／ＬＩＯの各々は、基準電圧Ｖｒｅｆに応じて“Ｖｒｅｆ−Ｖｔｈ”にクランプされる。同様に、ノードＮｏおよび／Ｎｏの各々の電圧も、“Ｖｃｃ−Ｖｔｈ”に固定されている。
【０１０３】
時刻ｔ２において、選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活性化されると、選択アドレスにおけるメモリセルＭＣおよび比較セルＭＣ＃の電気抵抗差ΔＲに応じた、実施の形態１と同様の電流差ΔＩが、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間にが生しる。この電流差ΔＩは、トランジスタ６１および６２によって、実施の形態１と同様にノードＮｏおよび／Ｎｏ間の電圧差ΔＶに変換される。
【０１０４】
一方で、ビット線ＢＬｊおよび／ＢＬｊ間ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差は発生せず、各々の電圧は、図３に示したのと同様に、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
【０１０５】
このように、実施の形態２に従う構成においては、データ読出回路系を構成する差動増幅器の回路構成をさらに簡易化して、実施の形態１と同様の高精度のデータ読出動作を実行できる。さらに、寄生容量の比較的大きいデータ線ＬＩＯおよび／ＬＩＯについて、データ読出動作前とデータ読出時との間での電圧変化を小さくできるので、データ読出動作を高速化することができる。
【０１０６】
［実施の形態３］
実施の形態３においては、メモリアレイ１０が複数の所定単位に分割され、所定単位ごとに実施の形態１または２に従うデータ読出回路系が配置される構成について説明する。
【０１０７】
図６は、実施の形態３に従うデータ読出回路系の構成を示す回路図である。
図６を参照して、メモリアレイ１０は、（ｎ＋１）個（ｎ：自然数）のメモリブロックＭＢ（０）〜ＭＢ（ｎ）に分割される。メモリブロックＭＢ（０）〜ＭＢ（ｎ）には、データ線ＬＩＯ０，／ＬＩＯ０〜ＬＩＯｎ，／ＬＩＯｎがそれぞれ配置される。メモリブロックＭＢ（０）〜ＭＢ（ｎ）からのデータ読出は、センスアンプＳＡ（０）〜ＳＡ（ｎ）によってそれぞれ実行される。
【０１０８】
なお、以下においては、メモリブロックＭＢ（０）〜ＭＢ（ｎ）を総称する場合には、単にメモリブロックＭＢとも称し、センスアンプＳＡ（０）〜ＳＡ（ｎ）を総称する場合には、単にセンスアンプＳＡとも称する。同様に、データ線ＬＩＯ０〜ＬＩＯｎを総称する場合には、単にデータ線ＬＩＯとも称し、データ線／ＬＩＯ０〜／ＬＩＯｎを総称する場合には、単にデータ線／ＬＩＯとも称する。
【０１０９】
実施の形態３に従う構成においては、メモリブロックＭＢ（０）〜ＭＢ（ｎ）に共通に、相補のグローバルデータ線ＧＩＯおよび／ＧＩＯと、メインアンプ９０とがさらに配置される。グローバルデータ線ＧＩＯおよび／ＧＩＯは、グローバルデータ線対ＧＩＯＰを構成する。
【０１１０】
メインアンプ９０は、グローバルデータ線ＧＩＯおよび／ＧＩＯの各々へ同一電流を供給するためのカレントミラー回路９１と、グローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧差を増幅して読出データＤＯＵＴを生成する差動増幅器９２とを含む。
【０１１１】
カレントミラー回路９１は、グローバルデータ線ＧＩＯおよび／ＧＩＯと接地電圧Ｖｓｓとの間にそれぞれ接続されたトランジスタ９３および９４を有する。トランジスタ９３および９４は、ＮチャネルＭＯＳトランジスタで構成される。トランジスタ９３および９４の各々のゲートはグローバルデータ線ＧＩＯと接続される。
【０１１２】
各センスアンプＳＡは、対応するメモリブロックＭＢからの１ビットのデータ読出を実行する。以下においては、センスアンプＳＡ（０）の構成について代表的に説明する。
【０１１３】
センスアンプＳＡ（０）は、図２に示した差動増幅器６０に加えて、データ伝達回路８０および８５とを含む。
【０１１４】
データ伝達回路８０は、電源電圧Ｖｃｃおよびグローバルデータ線ＧＩＯの間に直列に接続されたトランジスタ８１および８２を有する。同様に、データ伝達回路８５は、電源電圧Ｖｃｃおよびグローバルデータ線／ＧＩＯの間に直列に接続されたトランジスタ８６および８７を有する。トランジスタ８１および８６のゲートは、差動増幅器６０のノードＮｏおよび／Ｎｏとそれぞれ接続される。トランジスタ８２および８７のゲートには、差動増幅器６０内のトランジスタ６５と同様にセンスイネーブル信号／ＳＥ０が入力される。
【０１１５】
センスイネーブル信号／ＳＥ０〜／ＳＥｎは、メモリブロックＭＢ（０）〜ＭＢ（ｎ）にそれぞれ対応して設けられる。センスイネーブル信号／ＳＥ０〜／ＳＥｎの各々は、対応するメモリブロックがデータ読出対象に選択された場合にＬレベルに活性化される。たとえば、メモリブロックＭＢ（０）がデータ読出対象として選択された場合には、センスイネーブル信号／ＳＥ０のみがＬレベルに活性化され、その他のセンスイネーブル信号／ＳＥ１〜／ＳＥｎはＨレベルに非活性化される。
【０１１６】
データ伝達回路８０は、センスイネーブル信号／ＳＥ０の活性化に応答して動作して、ノードＮｏの電圧に応じた電流（トランジスタ８６のソース・ドレイン間電流）でグローバルデータ線ＧＩＯを駆動する。同様に、データ伝達回路８５は、センスイネーブル信号／ＳＥ０の活性化に応答して動作して、ノード／Ｎｏの電圧に応じた電流（トランジスタ８１のソース・ドレイン間電流）でグローバルデータ線／ＧＩＯを駆動する。
【０１１７】
このように、データ伝達回路８０，８５は、グローバルデータ線ＧＩＯ，／ＧＩＯを電源電圧Ｖｃｃへ駆動するので、トランジスタ８１，８２，８６，８７の各々は、ＰチャネルＭＯＳトランジスタで構成される。
【０１１８】
既に説明したように、センスアンプＳＡ（０）において、差動増幅器６０は、対応するメモリブロックＭＢ（０）における選択アドレスからの読出データに応じて、ノードＮｏおよび／Ｎｏの間に電圧差ΔＶを生じさせる。データ伝達回路８０および８５は、この電圧差ΔＶをグローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流差へ変換して、グローバルデータ線ＧＩＯおよび／ＧＩＯへ伝達する。
【０１１９】
このように、データ伝達回路８０および８５と、カレントミラー回路９１とによって構成される差動増幅器によって、メモリブロックＭＢ（０）でのノードＮｏおよび／Ｎｏ間の電圧差ΔＶは、グローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧差に増幅され、差動増幅器９２によってさらに増幅されて、読出データＤＯＵＴが生成される。他のメモリブロックに対応してそれぞれ設けられるセンスアンプＳＡも、センスアンプＳＡ（０）と同様の構成を有する。
【０１２０】
このような構成とすることにより、選択されたメモリブロックＭＢからの読出データに応じた電圧差を、グローバルデータ線ＧＩＯおよび／ＧＩＯに生じさせることができる。この結果、メモリブロックＭＢ（０）〜ＭＢ（ｎ）によって共有される、グローバルデータ線対ＧＩＯＰおよびメインアンプ９０によって、データ読出対象に選択されたメモリブロックＭＢからのデータ読出を実行できる。
【０１２１】
このように、実施の形態３に従う構成によれば、選択メモリセルへの通過電流供給を行なう差動増幅器６０と、グローバルデータ線対ＧＩＯＰでの電圧増幅を行なうデータ伝達回路８０，８５およびメインアンプ９０との２段階の差動増幅動作によって、ＭＲＡＭデバイスからのデータ読出を実行する。このように、グローバルデータ線ＧＩＯ，／ＧＩＯは、選択されたメモリセルＭＣおよび比較セルＭＣ＃の通過電流経路からは切離されるので、アレイの大容量化に伴って寄生容量が増大するグローバルデータ線ＧＩＯ，／ＧＩＯを用いても、高速にデータ読出を実行できる。
【０１２２】
また、センスイネーブル信号／ＳＥ０〜／ＳＥｎは、データ読出動作タイミングの指示（実施の形態１および２におけるセンスイネーブル信号／ＳＥに相当）と、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の選択情報とを含んでいるので、両者にそれぞれ対応して独立した信号を設ける場合と比較して、信号配線数を削減できる。
【０１２３】
［実施の形態３の変形例１］
図７は、実施の形態３の変形例１に従うデータ読出回路系の構成を示す回路図である。
【０１２４】
図７を参照して、実施の形態３の変形例１に従う構成においては、実施の形態３に従う構成と比較して、センスイネーブル信号／ＳＥと、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎとが独立して配置される点が異なる。
【０１２５】
センスイネーブル信号／ＳＥは、実施の形態１および２と同様に、データ読出時（図３における時刻ｔ２〜ｔ５間）にＬレベルへ活性化され、メモリブロックＭＢ（０）〜ＭＢ（ｎ）に共通の信号として、センスアンプＳＡ（０）〜ＳＡ（ｎ）の各々に供給される。
【０１２６】
これに対して、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎは、メモリブロックＭＢ（０）〜ＭＢ（ｎ）にそれぞれ対応して設けられ、アドレス情報に応じて、対応するメモリブロックＭＢが活性化された場合に、Ｌレベルへ活性化される。
【０１２７】
各センスアンプＳＡにおいて、差動増幅器６０内のトランジスタ６５のゲートには、センスイネーブル信号／ＳＥが入力される。一方、データ伝達回路８０および８５内のトランジスタ８２および８７のゲートには、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎの対応する１つが入力される。たとえば、センスアンプＳＡ（０）においては、トランジスタ８２および８７の各ゲートへは、ブロック選択信号／ＳＥＬ０が入力される。その他の部分の構成および動作は、実施の形態３と同様であるので、詳細な説明は繰り返さない。
【０１２８】
したがって、データ読出動作においては、まず、センスイネーブル信号／ＳＥの活性化に応じて、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の各々において並列にデータ読出が実行される。これにより、センスアンプＳＡ（０）〜ＳＡ（ｎ）の各々において、差動増幅器６０のノードＮｏおよび／Ｎｏに十分な電圧差が生じたタイミングで、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎのそれぞれを順に活性化して、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の１つを順に選択する。これにより、実施の形態３に従うデータ読出と同様に、選択されたメモリブロックからの読出データに応じた電圧差をグローバルデータ線ＧＩＯおよび／ＧＩＯ間に生じさせて、読出データＤＯＵＴを生成することができる。
【０１２９】
この結果、メモリブロックＭＢ（０）〜ＭＢ（ｎ）のそれぞれからの（ｎ＋１）ビットの読出データを連続的に高速読出できる。すなわち、バースト動作に適した構成のＭＲＡＭデバイスを提供できる。
【０１３０】
［実施の形態３の変形例２］
図８は、実施の形態３の変形例２に従うデータ読出回路系の構成を示す回路図である。
【０１３１】
図８を参照して、実施の形態３の変形例２に従う構成においては、図７に示した実施の形態３の変形例１に従う構成と比較して、データ伝達回路８０，８５が接地電圧Ｖｓｓとグローバルデータ線ＧＩＯおよび／ＧＩＯの間に設けられる点が異なる。これに対応して、カレントミラー回路９１は、電源電圧Ｖｃｃとグローバルデータ線ＧＩＯおよび／ＧＩＯとの間に設けられる。
【０１３２】
実施の形態３の変形例２に従う構成においては、データ伝達回路８０，８５は、グローバルデータ線ＧＩＯ，／ＧＩＯを接地電圧Ｖｓｓへ駆動するので、トランジスタ８１，８２，８６，８７の各々は、ＮチャネルＭＯＳトランジスタで構成される。また、カレントミラー回路９１を構成するトランジスタ９３および９４は、ＰチャネルＭＯＳトランジスタで構成される。さらに、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎに代えて、対応するメモリブロックＭＢが活性化された場合にＨレベルへ活性化されるブロック選択信号ＳＥＬ０〜ＳＥＬｎが設けられ、対応するセンスアンプＳＡにおいて、トランジスタ８２および８７の各ゲートへ入力される。その他の部分の構成および動作は、実施の形態３の変形例１と同様であるので、詳細な説明は繰り返さない。
【０１３３】
このような構成としても、電圧増幅における極性は反転するものの、実施の形態３の変形例１と同様のデータ読出を実行することができる。特に、データ伝達回路８０および８５を、より大きなソース・ドレイン電流を確保し易いＮチャネルＭＯＳトランジスタで構成することにより、これらのトランジスタのサイズを小型化することが可能となる。
【０１３４】
なお、図６に示した実施の形態３に従うセンスアンプに対しても同様の構成を適用して、データ伝達回路８０，８５を構成するトランジスタ群の小型化を図ることが可能である。
【０１３５】
［実施の形態４］
実施の形態４においては、実施の形態３およびその変形例に示したセンスアンプをメモリセル列ごとに配置したメモリアレイ１０からのデータ読出回路系の構成について説明する。
【０１３６】
図９は、メモリアレイおよびその周辺回路の実施の形態４に従う構成を示す回路図である。
【０１３７】
図９を参照して、メモリアレイ１０の構成および、メモリセル列にそれぞれ対応して設けられたイコライズ回路ＥＱＧおよびライトコラム選択ゲートＷＣＳＧの構成は、実施の形態１と同様である。グローバルデータ線対ＧＩＯＰを構成する相補のグローバルデータ線ＧＩＯおよび／ＧＩＯは、メモリアレイ１０からの１ビットのデータ読出およびデータ書込のために設けられる。また、メインアンプ９０の構成は、実施の形態３と同様であるので詳細な説明は繰返さない。
【０１３８】
実施の形態４に従う構成においては、メモリセル列にそれぞれ対応して、センスアンプＳＡ（０）〜ＳＡ（ｎ）が設けられる。センスアンプＳＡ（０）〜ＳＡ（ｎ）の各々の構成は、図８に示した実施の形態３の変形例２に従う構成と同様であるので詳細な説明は繰返さない。
【０１３９】
各メモリセル列において、センスアンプＳＡに含まれる差動増幅器６０は、センスイネーブル信号／ＳＥの活性化に応答して、対応するビット線ＢＬおよび／ＢＬを介して、選択行のメモリセルＭＣおよび比較セルＭＣ＃の通過電流を供給する。さらに、差動増幅器６０は、ビット線ＢＬおよび／ＢＬ間に生じた、選択されたメモリセルＭＣの記憶データに応じた極性を有する電流差ΔＩを、ノードＮｏおよび／Ｎｏの間の電圧差ΔＶに増幅する。このようにして、各メモリセル列において、データ読出動作は、並列に開始される。
【０１４０】
各センスアンプＳＡにおいて、データ伝達回路８０および８５は、対応するコラム選択線ＣＳＬの活性化（Ｈレベル）に応答して動作して、対応するノードＮｏおよび／Ｎｏ間の電圧差ΔＶに応じた電流差を、グローバルデータ線ＧＩＯおよび／ＧＩＯの間に生じさせる。すなわち、対応するコラム選択線ＣＳＬがＨレベルに活性化された選択列において、差動増幅器６０のノードＮｏおよび／Ｎｏ間に生じた電圧差ΔＶが、カレントミラー回路９１およびデータ伝達回路８０，８５による差動増幅動作によってグローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧差に増幅される。差動増幅器９２は、グローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧差をさらに増幅して、メモリアレイ１０からの読出データＤＯＵＴを生成する。
【０１４１】
このような構成とすることにより、各メモリセル列において、並列にデータ読出を開始した後に、列選択を順次切換えて、複数ビットの読出データを連続的に高速出力することができる。特に、各差動増幅器６０によって、ビット線対ＢＬＰを直接駆動する構成としているので、データ読出動作をさらに高速化することができる。
【０１４２】
さらに、グローバルデータ線ＧＩＯおよび／ＧＩＯを、ビット線ＢＬおよび／ＢＬと同一方向に設けることによって、多数ビットの並列出力に適した構成のＭＲＡＭデバイスとすることができる。
【０１４３】
［実施の形態４の変形例］
図１０は、メモリアレイおよびその周辺回路の実施の形態４の変形例に従う構成を示す回路図である。
【０１４４】
図１０を参照して、実施の形態４の変形例に従う構成においては、実施の形態４に従う構成に加えて、さらに、いわゆる「シェアードセンス構成」が適用される。
【０１４５】
すなわち、メモリアレイ１０は、センスアンプＳＡ（０）〜ＳＡ（ｍ）が配置される領域を挟んで、左側領域１０Ｌおよび右側領域１０Ｒに分割される。左側領域１０Ｌおよび右側領域１０Ｒの各々の構成は、これまで説明したメモリアレイ１０と実質的に同一である。以下においては、左側領域１０Ｌおよび右側領域１０Ｒを、メモリアレイ１０Ｌおよび１０Ｒともそれぞれ称する。
【０１４６】
なお、図１０においては、メモリアレイ１０Ｌおよび１０Ｒにそれぞれ配置される信号線を区別するために、メモリアレイ１０Ｌに配置されるワード線、ディジット線およびビット線について、ＷＬＬ、ＤＬＬ、ＢＬＬ，／ＢＬＬと表記し、メモリアレイ１０Ｒに配置される、ワード線、ディジット線およびビット線について、ＷＬＲ、ＤＬＲ、ＢＬＲ，／ＢＬＲと表記する。また、図示しないが、メモリアレイ１０Ｌおよび１０Ｒの各々において、図２に示したライトコラム選択ゲートＷＣＳＧが各メモリセル列に対応して配置される。
【０１４７】
センスアンプＳＡ（０）〜ＳＡ（ｍ）の各々は、メモリアレイ１０Ｌおよび１０Ｒによって共有されて、センスノードＮｓ（０）〜Ｎｓ（ｍ）のうちの対応する１つと、センスノード／Ｎｓ（０）〜／Ｎｓ（ｍ）のうちの対応する１つとの通過電流差を、対応するノードＮｏおよび／Ｎｏ間の電圧差に増幅する。以下においては、センスノードＮｓ（０）〜Ｎｓ（ｍ）を総称してセンスノードＮｓとも称し、センスノード／Ｎｓ（０）〜／Ｎｓ（ｍ）を総称してセンスノード／Ｎｓとも称する。
【０１４８】
メモリセル列にそれぞれ対応して、センスノードＮｓおよび／Ｎｓと、メモリアレイ１０Ｒおよび１０Ｌとの間の接続を制御するための、ビット線接続スイッチＢＳＷＬ（０），ＢＳＷＲ（０）〜ＢＳＷＬ（ｍ），ＢＳＷＲ（ｍ）がそれぞれ配置される。以下においては、ビット線接続スイッチＢＳＷＬ（０）〜ＢＳＷＬ（ｍ）を総称する場合には、ビット線接続スイッチＢＳＷＬとも称し、ビット線接続スイッチＢＳＷＲ（０）〜ＢＳＷＲ（ｍ）を総称する場合には、ビット線接続スイッチＢＳＷＲとも称する。
【０１４９】
たとえば、ビット線接続スイッチＢＳＷＬ（０）は、制御信号ＢＬＩＬの活性化に応答して、ビット線ＢＬＬ０および／ＢＬＬ０を、センスノードＮｓ（０）および／Ｎｓ（０）とそれぞれ接続する。同様に、ビット線接続スイッチＢＳＷＲ（０）は、制御信号ＢＬＩＲの活性化に応答して、ビット線ＢＬＲ０および／ＢＬＲ０を、センスノードＮｓ（０）および／Ｎｓ（０）とそれぞれ接続する。
【０１５０】
その他のメモリセル列に対応して設けられたビット線接続スイッチＢＳＷＬおよびＢＳＷＲも同様に動作する。したがって、制御信号ＢＬＩＬが活性化されている期間においては、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）は、メモリアレイ１０Ｌのビット線ＢＬＬ０，／ＢＬＬ０〜ＢＬＬｍ，／ＢＬＬｍとそれぞれ接続される。反対に、制御信号ＢＬＩＲが活性化された期間においては、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）は、メモリアレイ１０Ｌのビット線ＢＬＲ０，／ＢＬＲ０〜ＢＬＲｍ，／ＢＬＲｍとそれぞれ接続される。
【０１５１】
メモリセル列にそれぞれ対応して設けられるイコライズ回路ＥＱＧ０〜ＥＱＧｍは、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、イコライズ・プリチャージ動作を実行する。たとえば、イコライズ回路ＥＱＧ０は、ビット線イコライズ信号ＢＬＥＱに応答して、センスノードＮｓ（０）および／Ｎｓ（０）の各々を、接地電圧Ｖｓｓに設定する。このように、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）の各々は接地電圧Ｖｓｓに設定される。
【０１５２】
データ読出時においては、ビット線イコライズ信号ＢＬＥＱが、ＨレベルからＬレベルに変化して、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）の各々が接地電圧Ｖｓｓから切離される。さらに、制御信号ＢＬＩＬおよびＢＬＩＲのいずれか一方のみがＨレベルに活性化される。これにより、メモリアレイ１０Ｌおよび１０Ｒの非選択である一方に配置されたビット線ＢＬ，／ＢＬは、対応するセンスノードＮｓおよび／Ｎｓから電気的に切離される。
【０１５３】
この結果、センスアンプＳＡ（０）〜ＳＡ（ｍ）の各々は、対応するセンスノードＮｓ，／Ｎｓと接続された、選択されたメモリアレイのビット線間に生じた電流差に基づいて、実施の形態４と同様のデータ読出動作を実行する。
【０１５４】
実施の形態４の変形例に従う構成によれば、シェアードセンス構成に基づいて、センスアンプＳＡを配置するので、データ読出時におけるビット線の実質的な配線長を抑制して、データ読出をさらに高速化することができる。
【０１５５】
［実施の形態５］
実施の形態５においては、実施の形態１から４およびそれらの変形例に用いられる差動増幅器６０，６０´に代えて適用可能な、より安定的に動作する差動増幅器の構成について説明する。
【０１５６】
図１１は、実施の形態５に従う差動増幅器６０＃の構成を示す回路図である。
図１１を参照して、実施の形態５に従う差動増幅器６０＃は、データ線ＬＩＯ（またはビット線ＢＬ）およびノードＮｓｐの間に直列に接続される、ＮチャネルＭＯＳトランジスタ６１および６３と、トランジスタ６１および６３と並列に接続されるＮチャネルＭＯＳトランジスタ６１＃および６３＃とを有する。差動増幅器６０＃は、さらに、データ線／ＬＩＯ（またはビット線／ＢＬ）およびノードＮｓｐの間に直列に接続される、ＰチャネルＭＯＳトランジスタ６２および６４と、トランジスタ６２および６４と並列に接続されるＰチャネルＭＯＳトランジスタ６２＃および６４＃とを有する。
【０１５７】
トランジスタ６３および６４の各ゲートは、トランジスタ６２および６４の接続ノードと接続され、トランジスタ６３＃および６４＃の各ゲートは、トランジスタ６１＃および６３＃の接続ノードと接続される。トランジスタ６１，６２，６１＃，６２＃の各ゲートへは、基準電圧Ｖｒｅｆが入力される。
【０１５８】
差動増幅器６０＃は、電源電圧ＶｃｃおよびノードＮｓｐの間に電気的に結合されるＰチャネルＭＯＳトランジスタ６５をさらに有する。トランジスタ６５のゲートへは、センスイネーブル信号／ＳＥが入力される。なお、図４に示した差動増幅器６０´と同様に、トランジスタ６５の配置を省略することもできる。
【０１５９】
このような構成とすることにより、差動増幅器６０＃では、ノードＮｏおよび／Ｎｏの負荷容量を均衡させることができる。差動増幅器６０，６０´のように、ノードＮｏおよび／Ｎｏ間で負荷容量が不均衡である構成では、ノードＮｏおよび／Ｎｏ間に十分な電圧差ΔＶが生じるまでに要する時間（センス時間）が読出データのレベルによって変化するのに対して、相補型で構成された差動増幅器６０＃では、読出データのレベルによらずセンス時間を一定にできる。さらに、差動増幅動作における直流ゲインも大きくなるので、安定したデータ読出動作が実現できる。
【０１６０】
なお、実施の形態１から４およびそれらの変形例に従う、図２、４、６、７、８、９および１０にそれぞれ示したデータ読出回路系において、差動増幅器６０、６０´および６０＃のいずれを適用することも可能である。
【０１６１】
また、実施の形態１から４およびそれらの変形例においては、相補のデータ線を用いたデータ読出動作を前提としているが、メモリアレイ１０の構成については、これまで説明したように、２個のＭＴＪメモリセルによって１ビットを記憶するメモリセル配置に限定されるものではない。
【０１６２】
図１２は、相補のデータ線によってデータ読出動作を行なうためのアレイ構成のバリエーションを説明する概念図である。
【０１６３】
図１２（ａ）には、実施の形態１から４およびそれらの変形例で示した、２個のＭＴＪメモリセルによって１ビットを記憶するメモリセル配置が示される。この配置では、同一アドレスに対応する２個のメモリセルＭＣおよびＭＣ＃が相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、相補データ線間の通過電流差に基づいたデータ読出が実行される。
【０１６４】
図１２（ａ）に示したメモリセル配置は、記憶ビット数の２倍のＭＴＪメモリセルが必要となるものの、実際に相補データを記憶しているＭＴＪメモリセル間の通過電流差に応じてデータ読出を実行するため、トンネル磁気抵抗素子の製造特性のばらつきに追随して、高精度のデータ読出を実行することができる。
【０１６５】
図１２（ｂ）および（ｃ）には、中間的な電気抵抗を有するダミーメモリセルを用いたメモリセル配置が示される。ダミーメモリセルＤＭＣは、メモリセルＭＣの２種類の記憶データレベル（“１”，“０”）にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に設計される。通常、ダミーメモリセルＤＭＣは、正規のＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲを含むように設計される。
【０１６６】
ダミーメモリセルＤＭＣを配置する構成では、１個のＭＴＪメモリセルごとに１ビットのデータ記憶を実行するので、メモリセルの配置個数を削減することが可能となる。
【０１６７】
図１２（ｂ）には、ダミーメモリセルＤＭＣがダミー行を形成する配置例が示される。
【０１６８】
この配置においては、各メモリセル行において、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬのいずれかと接続される。たとえば、奇数行においてビット線ＢＬと接続され、偶数行においてビット線／ＢＬと接続されるように、メモリセルＭＣは交互配置される。
【０１６９】
詳細は図示しないが、ダミーメモリセルＤＭＣは、２つのダミー行にわたって、正規のメモリセルＭＣとメモリセル列を共有するように配置される。さらに、ダミー行にそれぞれ対応して、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置される。ダミーメモリセルＤＭＣは、それぞれのダミー行において、ビット線ＢＬまたは／ＢＬの一方と接続される。
【０１７０】
このような配置とすることにより、ワード線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接続することができるので、相補データ線間の通過電流差に基づいたデータ読出が可能となる。
【０１７１】
また、図１２（ｃ）に示されるように、ダミー列を形成するようにダミーメモリセルＤＭＣを配置することもできる。ダミーメモリセルＤＭＣは、正規のメモリセルＭＣとメモリセル行を共有するように配置され、さらに、ダミー列に対応してダミービット線ＤＢＬが設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択列のビット線およびダミービット線ＤＢＬと接続される。
【０１７２】
このような配置とすることにより、ワード線ＷＬの選択的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接続することができるので、相補データ線間の通過電流差に基づいたデータ読出が可能となる。
【０１７３】
すなわち、ダミーメモリセルＤＭＣを配置して、１個のＭＴＪメモリセルごとに１ビットのデータ記憶を実行する構成としても、実施の形態１から５およびそれらの変形例に従うデータ読出回路系の構成において、比較セルＭＣ＃に代えてダミーメモリセルＤＭＣを適用することにより、同様のデータ読出動作を実行することが可能である。
【０１７４】
［実施の形態６］
実施の形態６においては、中間的な電気抵抗を有する基準セル、すなわち図１２（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配置を前提としたデータ読出回路系の構成について説明する。
【０１７５】
図１３は、実施の形態６に従うデータ読出回路系の構成を示す回路図である。
図１３を参照して、メモリアレイ１０には、図１２（ｂ）と同様に、メモリセルＭＣおよびダミーメモリセルＤＭＣが配置される。すなわち、ダミーメモリセルＤＭＣは、２行にわたって、正規のメモリセルＭＣとメモリセル列を共有するように配置される。
【０１７６】
各メモリセル列に対応して、互いに相補のビット線ＢＬおよび／ＢＬによって構成されるビット線対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬにそれぞれ対応して、プリチャージゲートＰＧおよび／ＰＧが設けられる。各プリチャージゲートＰＧおよび／ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答して、対応するビット線ＢＬおよび／ＢＬの一端側を接地電圧Ｖｓｓと結合する。
【０１７７】
メモリセルＭＣは、奇数行においてビット線ＢＬと接続され、偶数行においてビット線／ＢＬと接続されるように、１行おきに交互配置される。メモリセルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電圧Ｖｓｓとの間に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセストランジスタ）ＡＴＲを有する。アクセストランジスタＡＴＲは、対応するワード線ＷＬの活性化に応答してオンする。
【０１７８】
ダミーメモリセルの行にそれぞれ対応して、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置される。ダミーワード線ＤＷＬ１に対応するダミーメモリセル群は、対応するビット線／ＢＬと接地電圧Ｖｓｓとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択時に活性化されるダミーワード線ＤＷＬ１に応じてオンする。
【０１７９】
これに対して、ダミーワード線ＤＷＬ２に対応するダミーメモリセル群は、対応するビット線ＢＬと接地電圧Ｖｓｓとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよび、ダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、偶数行の選択時に活性化されるダミーワード線ＤＷＬ２に応じてオンする。
【０１８０】
各ダミーメモリセルＤＭＣの電気抵抗Ｒｍは、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たとえば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲによってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダミーアクセス素子ＡＴＲｄのオン抵抗をアクセストランジスタＡＴＲよりもΔＲ／２大きく設定することによって、ダミーメモリセルＤＭＣが構成される。あるいは、ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子ＴＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶するトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の固定抵抗との直列接続によって、ダミーメモリセルＤＭＣを構成することもできる。
【０１８１】
図１３においては、第１番目および第２番目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２およびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリセル列に対応するビット線ＢＬｊおよび／ＢＬｊと、これらに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣが代表的に示される。
【０１８２】
実施の形態６に従う構成においては、各メモリセル列に対応して配置されるコラム選択ゲートＣＳＧと、メモリアレイ１０に隣接して配置される相補のデータバスＤＢおよび／ＤＢがさらに設けられる。データバスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成する。
【０１８３】
コラム選択ゲートＣＳＧは、ビット線ＢＬおよび／ＢＬの他端側と、データバスＤＢおよび／ＤＢとの間に接続され、対応するコラム選択線ＣＳＬの活性化に応答してオンする。たとえば、コラム選択ゲートＣＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデータバスＤＢおよび／ＤＢとそれぞれ接続する。
【０１８４】
実施の形態６に従うデータ読出回路１１０は、電源電圧Ｖｃｃおよびノード／Ｎｏの間に設けられ一定電流Ｉｓをノード／Ｎｏへ供給する電流源１２０と、ノード／Ｎｏおよびデータバス／ＤＢの間に電気的に結合されるトランジスタ１２２と、ノード／Ｎｏと接地電圧Ｖｓｓとの間に接続される電流検出抵抗１２４とを含む。
【０１８５】
データ読出回路１１０は、さらに、電源電圧ＶｃｃおよびノードＮｏの間に設けられ一定電流ＩｓをノードＮｏへ供給する電流源１２５と、ノードＮｏおよびデータバスＤＢの間に電気的に結合されるトランジスタ１２７と、ノードＮｏと接地電圧Ｖｓｓとの間に接続される電流検出抵抗１２９とをさらに含む。電流検出抵抗１２４および１２９の電気抵抗は、同一値ＲＬに設定される。
【０１８６】
データ読出回路１１０は、データバスＤＢおよび／ＤＢの所定の一方と、所定の基準電圧Ｖｒとの電圧差を増幅して帰還電圧Ｖｆｂを生成する電圧増幅器１３０と、ノードＮｏおよび／Ｎｏ間の電圧差を増幅して読出データＤＯＵＴを生成する電圧増幅器１４０とをさらに含む。図１３では、電圧増幅器１３０の入力側とデータバス／ＤＢとが接続される回路構成例を示したが、他方のデータバスＤＢを電圧増幅器１３０の入力側とすることもできる。電圧増幅器１３０が出力する帰還電圧Ｖｆｂは、トランジスタ１２２および１２７の各ゲートへ入力される。基準電圧Ｖｒは、実施の形態１における基準電圧Ｖｒｅｆと同様に設定される。
【０１８７】
データ読出前においては、各ワード線ＷＬは非活性化されているので、ビット線ＢＬおよび／ＢＬと、メモリセルＭＣおよびダミーメモリセルＤＭＣの間は切離される。また、ビット線プリチャージ信号ＢＬＰＲが活性化されているので、ビット線ＢＬおよび／ＢＬの各々は、接地電圧Ｖｓｓへプリチャージされる。
【０１８８】
さらに、各コラム選択線ＣＳＬも非活性化されているので、データバスＤＢおよび／ＤＢは、各ビット線ＢＬおよび／ＢＬから切離されている。したがって、電圧増幅器１３０、トランジスタ１２２，１２７によって構成されるデータ線電圧クランプ部によって、データバスＤＢおよび／ＤＢの各々は、データ読出に先立って所定電圧Ｖｒにクランプされる。
【０１８９】
データ読出時には、ビット線プリチャージ信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／ＢＬは、接地電圧Ｖｓｓから切離される。さらに、アドレス選択に応じて、選択行のワード線、選択列のコラム選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化される。
【０１９０】
これに応じて、データバスＤＢおよび選択列のビット線ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの一方を介して、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的に結合される。同様に、データバス／ＤＢおよび選択列のビット線／ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの他方を介して、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的に結合される。
【０１９１】
データ読出時においても、電圧増幅器１３０、トランジスタ１２２，１２７によって構成されるデータ線電圧クランプ部は、データ読出前と同様に、データバスＤＢおよび／ＤＢの各々を所定電圧Ｖｒにクランプする。特に、データバス／ＤＢがダミーメモリセルＤＭＣと接続される場合には、ダミーメモリセルＤＭＣの通過電流に基づいて、データバスＤＢおよび／ＤＢのクランプ動作を実行できる。
【０１９２】
したがって、データ読出回路１１０は、データバスＤＢ，／ＤＢおよび選択列のビット線ＢＬ，／ＢＬが上記の所定電圧にクランプされた状態で、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの電気抵抗差（ΔＲ／２）に応じた電流差を、データバスＤＢおよび／ＤＢの通過電流間に生じさせる。
【０１９３】
データバスＤＢおよび／ＤＢの通過電流差に応じて、同一の電気抵抗ＲＬを有する電流検出抵抗１２４および１２９の間にも通過電流差が発生し、これに応じて、ノードＮｏおよび／Ｎｏの間に、選択されたメモリセルＭＣの記憶データに応じた電圧差が発生する。この結果、電圧増幅器１３０は、選択されたメモリセルＭＣの記憶データのレベルを反映した読出データＤＯＵＴを生成できる。
【０１９４】
なお、データバスＤＢとダミーメモリセルＤＭＣが接続された場合でも、電圧増幅器１３０の入力側とデータバスＤＢおよび／ＤＢとの間の接続を特に切換えなくとも、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの通過電流差に基づいた同様のデータ読出動作が実行できる。しかし、データバスＤＢ，／ＤＢの電圧クランプ動作を、ダミーメモリセルＤＭＣの通過電流に基づいて厳密に実行したい場合には、ダミーワード線ＤＷＬ１，ＤＷＬ２の選択と連動させて、電圧増幅器１３０の入力側とデータバスＤＢおよび／ＤＢとの間の接続を切換える構成としてもよい。
【０１９５】
以上説明したように、このように、実施の形態６に従う構成においては、基本的にデータバスＤＢ，／ＤＢおよび選択列のビット線ＢＬおよび／ＢＬの電圧を一定レベルに維持した上でデータ読出動作を実行できる。したがって、比較的大きな寄生容量を有するこれらのデータ線の充放電を伴うことなく、高速にデータ読出を実行できる。
【０１９６】
特に、データ読出前においても、寄生容量の大きいデータバスＤＢおよび／ＤＢを、データ読出時と同様の所定電圧にクランプしているため、データ読出開始時においてもデータバスＤＢおよび／ＤＢの充放電が不要である。この結果、データ読出動作をさらに高速化できる。
【０１９７】
また、データバスＤＢ，／ＤＢの電圧クランプ動作を、ダミーメモリセルＤＭＣの通過電流、すなわち実際の電気抵抗に基づいて実行できるので、製造プロセス変動に起因するＭＴＪメモリセルの電気抵抗特性のばらつきに追随させて、データ読出動作点（最大電圧振幅を得られる点）を確保できる。
【０１９８】
［実施の形態６の変形例］
実施の形態６においては、正規のＭＴＪメモリセルと同一アレイ内に基準セル（ダミーメモリセル）を行列状に配置する構成を示したが、実施の形態６の変形例においては、基準セルをメモリアレイ外に配置する場合のデータ読出回路系の構成について説明する。
【０１９９】
図１４は、実施の形態６の変形例に従うデータ読出回路系の構成を示す回路図である。
【０２００】
図１４を参照して、実施の形態６の変形例に従う構成においては、メモリアレイ１０内には、データ記憶を実行するための正規のメモリセルＭＣが、行列状に配置されている。
【０２０１】
各メモリセル列に対応して、ビット線ＢＬが配置される。各ビット線ＢＬに対応して、プリチャージゲートＰＧが設けられる。各プリチャージゲートＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答して、対応するビット線ＢＬの一端側を接地電圧Ｖｓｓと結合する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点にそれぞれ対応して配置される。図１４においては、第１番目および第２番目のメモリセル行と、第１番目および第２番目のメモリセル列に対応する４個のメモリセル列と、これらに対応する信号線群が代表的に示されている。
【０２０２】
実施の形態６の変形例に従う構成においては、２本のデータバスＤＢ１およびＤＢ２が配置される。データバスＤＢ１およびＤＢ２にそれぞれ対応して、ＤＰＧ１およびＤＰＧ２が設けられる。プリチャージゲートＤＰＧ１およびＤＰＧ２は、ビット線プリチャージ信号ＢＬＰＲに応答して、データバスＤＢ１およびＤＢ２を接地電圧Ｖｓｓへプリチャージする。
【０２０３】
コラム選択線ＣＳＬは、データバスＤＢの配置本数に合せて、２個のメモリセル列ごとに配置される。たとえば、図１４に示されたコラム選択線ＣＳＬ１は、第１番目および第２番目のメモリセル列に共通して設けられ、第１番目もしくは第２番目のメモリセル列が選択された場合にＨレベルに活性化される。
【０２０４】
メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＧ（１），ＣＧ（２），…によって、奇数列のビット線の他端側はデータバスＤＢ１と接続され、偶数列のビット線の他端側は、データバスＤＢ２と電気的に結合される。たとえば、ビット線ＢＬ１は、コラム選択ゲートＣＧ（１）を介して、データバスＤＢ１と電気的に結合され、ビット線ＢＬ２は、コラム選択ゲートＣＧ（２）を介して、データバスＤＢ２と電気的に結合される。コラム選択ゲートＣＧ（１），ＣＧ（２），…の各々は、たとえばＮチャネルＭＯＳトランジスタで構成される。以下においては、コラム選択ゲートＣＧ（１），ＣＧ（２），…を総称する場合には、コラム選択ゲートＣＧとも称する。
【０２０５】
さらに、同一のコラム選択線ＣＳＬを共有するメモリセル列ごとに、リード選択ゲートＲＣＳＧが配置される。リード選択ゲートＲＣＳＧは、対応するコラム選択線が活性化された場合に、コラム選択ゲートＣＧのゲートをノードＮｂと接続する。たとえば、コラム選択線ＣＳＬ１の活性化に応答して、リード選択ゲートＲＣＳＧ１は、コラム選択ゲートＣＧ（１）およびＣＧ（２）の各ゲートは、ノードＮｂと接続される。
【０２０６】
一方、リード選択ゲートＲＣＳＧは、対応するコラム選択線が非活性化される場合には、対応するコラム選択ゲートＣＧのゲートを接地電圧Ｖｓｓと接続する。これにより、非選択のコラム選択線に対応するコラム選択ゲートＣＧの各々は、オフされる。
【０２０７】
メモリアレイ１０外に基準セルとして配置されるレプリカメモリセルＲＭＣは、基準ノードＮｒと接地電圧Ｖｓｓとの間に接続される。レプリカメモリセルＲＭＣは、図１３に示したダミーメモリセルＤＭＣと同様の電気抵抗Ｒｍを有し、直列に接続されたレプリカ磁気抵抗素子ＴＭＲｒと、レプリカアクセス素子ＡＴＲｒとを有する。レプリカ磁気抵抗素子ＴＭＲｒおよびレプリカアクセス素子ＡＴＲｒは、ダミーメモリセルＤＭＣ中のダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄのそれぞれと同様に設計される。レプリカアクセス素子ＡＴＲｒのゲートは電源電圧Ｖｃｃに固定され、常時オン状態に設定される。
【０２０８】
実施の形態６の変形例に従うデータ読出回路１５０は、電流源１２０と、トランジスタ１２２と、電流検出抵抗１２４と、電圧増幅器１３０，１４０とを含む。電圧増幅器１３０は、レプリカメモリセルＲＭＣを介して接地電圧Ｖｓｓと結合された基準ノードＮｒと所定の基準電圧Ｖｒとの電圧差を増幅して、帰還電圧ＶｆｂをノードＮｂへ出力する。トランジスタ１２２は、基準ノードＮｒとノードＮｏとの間に電気的に結合されて、ゲートへ帰還電圧Ｖｆｂを受ける。
【０２０９】
データ読出回路１５０は、さらに、電源電圧ＶｃｃおよびノードＮｏの間に設けられ一定電流Ｉｓをノード／Ｎｏへ供給する電流源１６５と、データバスＤＢ１およびＤＢ２とノードＮｏとの間の接続を切換えるための選択スイッチ１６７と、ノードＮｏと接地電圧Ｖｓｓとの間に接続される電流検出抵抗１６９とをさらに含む。電流検出抵抗１２４および１６９の電気抵抗は、同一値ＲＬに設定される。
【０２１０】
選択スイッチ１６７は、制御信号ＳＷＧに応答して、データバスＤＢ１およびＤＢ２のうちの選択メモリセルと結合される一方をノードＮｏと接続する。たとえば、制御信号ＳＷＧは、選択メモリセルが偶数列および奇数列のいずれに属するかを示す１ビット信号で構成することができる。
【０２１１】
データ読出前においては、各ワード線ＷＬおよび各コラム選択線は非活性化され、かつビット線プリチャージ信号ＢＬＰＲが活性化される。したがって、各ビット線ＢＬは、メモリセルＭＣと切離されて、接地電圧Ｖｓｓへプリチャージされる。さらに、データバスＤＢおよび／ＤＢも、接地電圧Ｖｓｓへプリチャージされる。
【０２１２】
データ読出時には、ビット線プリチャージ信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／ＢＬおよびデータバスＤＢ１，ＤＢ２の各々は、接地電圧Ｖｓｓから切離される。さらに、アドレス選択に応じて、選択行のワード線および選択列のコラム選択線が選択的に活性化される。また、選択スイッチ１６７によって、データバスＤＢ１およびＤＢ２の一方が、ノードＮｏと接続される。
【０２１３】
これに応じて、選択列のコラム選択ゲートＣＧを構成するＭＯＳトランジスタのゲートには、トランジスタ１２２のゲートと同様に、基準ノードＮｒを基準電圧Ｖｒに維持するための帰還電圧Ｖｆｂが入力される。したがって、電圧増幅器１３０、トランジスタ１２２および選択列のコラム選択ゲートＣＧによって構成されるデータ線電圧クランプ部によって、選択列のビット線は、レプリカメモリセルＲＭＣの通過電流に基づいて、所定電圧Ｖｒにクランプされる。
【０２１４】
これに応じて、データバスＤＢ１およびＤＢ２の選択された一方および選択列のビット線ＢＬは、選択されたメモリセルＭＣを介して、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的に結合される。同様に、基準ノードは、レプリカメモリセルＲＭＣを介して、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的に結合される。
【０２１５】
したがって、データ読出回路１１０は、基準ノードＮｒおよび選択列のビット線ＢＬが上記の所定電圧にクランプされた状態で、選択されたメモリセルＭＣおよびレプリカメモリセルＲＭＣの電気抵抗差（ΔＲ／２）に応じた電流差を、選択されたデータバスおよび基準ノードＮｒの通過電流間に生じさせる。
【０２１６】
これに応じて、同一の電気抵抗ＲＬを有する電流検出抵抗１２４および１５９によって、ノードＮｏおよび／Ｎｏの間に、選択されたメモリセルＭＣの記憶データに応じた電圧差が発生される。この結果、電圧増幅器１３０は、実施の形態６と同様に読出データＤＯＵＴを生成できる。
【０２１７】
このような構成とすることにより、実施の形態６に従うデータ読出動作と同様に、高速かつ高精度にデータ読出を実行することができる。また、行列状に配置されたダミーメモリセルＤＭＣに代えて、１個のレプリカメモリセルＲＭＣを配置すればよいため、実施の形態６に従う構成と比較して、メモリアレイ１０の面積を小型化できる。
【０２１８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２３０】
【発明の効果】
請求項１〜５に記載の半導体集積回路は、選択メモリセルと接続されるデータ線の電圧をクランプした上でデータ読出動作を実行できる。したがって、比較的大きな寄生容量を有するこれらのデータ線の充放電を伴うことなく、高速にデータ読出を実行できる。また、データ線電圧のクランプ動作を、基準セルの通過電流、すなわち実際の電気抵抗に基づいて実行できるので、製造プロセス変動に起因する電気抵抗特性のばらつきに追随させて、データ読出精度を確保できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】  メモリアレイおよびその周辺回路の実施の形態１に従う構成を示す回路図である。
【図３】  実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【図４】  メモリアレイおよびその周辺回路の実施の形態２に従う構成を示す回路図である。
【図５】  実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【図６】  実施の形態３に従うデータ読出回路系の構成を示す回路図である。
【図７】  実施の形態３の変形例１に従うデータ読出回路系の構成を示す回路図である。
【図８】  実施の形態３の変形例２に従うデータ読出回路系の構成を示す回路図である。
【図９】  メモリアレイおよびその周辺回路の実施の形態４に従う構成を示す回路図である。
【図１０】  メモリアレイおよびその周辺回路の実施の形態４の変形例に従う構成を示す回路図である。
【図１１】  実施の形態５に従う差動増幅器の構成を示す回路図である。
【図１２】  相補のデータ線によってデータ読出動作を行なうためのアレイ構成のバリエーションを説明する概念図である。
【図１３】  実施の形態６に従うデータ読出回路系の構成を示す回路図である。
【図１４】  実施の形態６の変形例に従うデータ読出回路系の構成を示す回路図である。
【図１５】  ＭＴＪメモリセルの構成を示す概略図である。
【図１６】  ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１７】  データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図１８】  ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図１９】  従来の技術に従うＭＲＡＭデバイスのデータ読出回路の構成を示す回路図である。
【符号の説明】
１  ＭＡＲＡＭデバイス、１０，１０Ｌ，１０Ｒ  メモリアレイ、２０  行デコーダ、２５  列デコーダ、５０，ＥＱＧ  イコライズ回路、６０，６０´，６０＃，９２  差動増幅器、８０,８５  データ伝達回路、９０  メインアンプ、１１０，１５０  データ読出回路、１２０，１２５，１５５  電流源、１２４，１２９，１５９  電流検出抵抗、１３０，１４０  電圧増幅器、１６７  選択スイッチ、／ＳＥ，／ＳＥ０〜／ＳＥｎ  センスイネーブル信号、／ＳＥＬ０〜／ＳＥＬｎ  ブロック選択信号、ＡＴＲ  アクセストランジスタ、ＡＴＲｄ  ダミーアクセス素子、ＡＴＲｒ  レプリカアクセス素子、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ  ビット線、ＣＧ，ＣＳＧ  コラム選択ゲート、ＣＳＬ  コラム選択線、ＤＢ，／ＤＢ  データバス、ＬＩＯ，／ＬＩＯ  データ線、ＤＬ  ディジット線、ＤＭＣ  ダミーメモリセル、ＤＯＵＴ  読出データ、ＤＷＬ１，ＤＷＬ２  ダミーワード線、ＧＩＯ，／ＧＩＯ  グローバルデータ線、ＬＩＯ，／ＬＩＯ  データ線、ＭＢ  メモリブロック、ＭＣ  メモリセル、ＭＣ＃比較セル、Ｎｂ，Ｎｏ，／Ｎｏ  ノード、Ｎｒ  基準ノード、ＲＭＣ  レプリカメモリセル、Ｒｍａｘ，Ｒｍｉｎ  電気抵抗、ＳＡ  センスアンプ、ＴＭＲ  トンネル磁気抵抗素子、ＴＭＲｄ  ダミー磁気抵抗素子、ＴＭＲｒ  レプリカ磁気抵抗素子、Ｖｃｃ  電源電圧、Ｖｆｂ  帰還電圧、Ｖｒ，Ｖｒｅｆ  基準電圧、Ｖｓｓ  接地電圧、ＷＬ  ワード線、ΔＩ  電流差、ΔＲ  電気抵抗差、ΔＶ電圧差。
【図１】
0004046513.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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