【事件の表示】
　平成２年特許願第２７６５６６号「ゲートスペーサを有するＦＥＴ」拒絶査定に対する審判事件（平成３年６月１４日出願公開、特開平３−１３９８４７）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
（出願の経緯・発明の要旨）
　本願は、平成２年１０月１７日（優先権主張１９８９年１０月１７日、米国）に出願されたものであって、その発明の要旨は、平成６年８月８日付手続補正書によって補正された明細書及び図面の記載よりみて、その特許請求の範囲請求項１〜４に記載された「半導体の製作方法」にあると認められるところ、特許請求の範囲請求項１記載の発明（以下、第１発明という。）は、以下のとおりである。
　「基板（例えば、１１）上に積層ゲート（例えば、１８）を形成する工程と、
　前記積層ゲート（例えば、１８）および前記基板（例えば、１１）上に、第１の材料層（例えば１９）を形成する工程と、
　前記第１の材料層（例えば、１９）上に第２の材料層（例えば、２１）を形成する工程と、
　前記第２の材料層（例えば、２１）上に第３の材料層（例えば、２３）を形成する工程とを含む半導体の製作方法において、
　第１のスペーサ（例えば、２３）を形成するため前記第３の層（例えば、２３）を非等方的にエッチングし、次いで前記第１のスペーサ下に第２のスペーサ（例えば、２１）を形成するため前記第２の層（例えば、２１）をエッチングする工程と、
　前記基板（例えば、１１）をドーパント物質（例えば、３１）に露出させ、前記第１（例えば、２３）および第２（例えば、２１）のスペーサは前記ドーパント物質（例えば、３７）の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働き、これにより深い接合を形成する工程と、
　前記第１のスペーサ（例えば、２３）を除去する工程と、
　前記基板（例えば、１１）をドーパント物質（例えば、３７）に露出させ、前記第２のスペーサ（例えば、２１）は前記ドーパント物質（例えば、３７）の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成し前記深い接合と結合して僅かにドープされたドレイン接合を形成するステップとを含むことを特徴とする半導体の製作方法。」
（引用例）
　原審における拒絶の理由において引用された特開昭６０ー２００５７２号公報（以下「引用例」という。）には、
　「ソース・ドレイン領域の不純物濃度がゲート近傍において低くなっている構造を有する絶縁ゲート型電界効果半導体装置の製造方法において、ゲート電極を熱酸化した後全面に第１および第２の膜を順次堆積し、第２の膜をエッチングしてゲート電極側面にサイドウォールを形成し、このサイドウォールをマスクとして第１の膜をエッチングすることによってサイドウォールに覆われたゲート電極側面およびソース・ドレイン領域の一部に前期第１の膜を残し、この第１の膜を通してソース・ドレイン領域に不純物を導入することを特徴とする半導体装置の製造方法。」（特許請求の範囲第１項）、「本発明の目的は、低濃度ソース・ドレイン領域を有する構造（以下オフセットゲート構造と称する）の絶縁ゲート型電界効果半導体装置の簡便かつ均一性・再現性のよい製造方法を提供するものである。」（第２頁左上欄２０〜右上欄４行）及び「［実施例］
　以下本発明の半導体装置の製造方法をＮチャネルＭＯＳＦＥＴを含むデバイスに適用した一実施例を図面を参照して説明する。
　第１図は、よく知られている方法にしたがってＰ型不純物シリコン半導体基板１上にフィールド絶縁（ＳｉＯ２）膜２およびポリシリコンのゲート電極３を形成した断面図である。符号４は、薄いＳｉＯ２からなるゲート絶縁膜である。
　次に第２図に示すように、全面に熱酸化による薄いシリコン酸化膜５を成長させ、ポリシリコン膜６、Ｓｉ３Ｎ４（窒化シリコン）膜７、ＳｉＯ２膜８を順次ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。ここで一例として、フィールド絶縁膜２の厚さはほぼ８０００オングストローム、ＳｉＯ２膜８の厚さはほぼ３０００オングストロームとされている。
　次に異方性のドライエッチングを行う。たとえば、ＳｉＯ２膜８とＳｉ３Ｎ４膜７とのエッチング速度がほぼ等しいガス、たとえばＣＨＦ３ガスを用いてＳｉＯ２膜８とＳｉ３Ｎ４膜７を同様に全面エッチングする。従って第３図に示すようにＳｉＯ２膜９とＳｉ３Ｎ４膜１０との２層のサイドウォールが形成される。このドライエッチングの際には、ＳｉＯ２膜８およびＳｉ３Ｎ４膜７のポリシリコン膜６に対するエッチングの選択比を大きくとることによってエッチングがポリシリコン膜６で止まるようになされている。
　第３図において、サイドウォールを形成する上層のＳｉＯ２膜９の上部はドライエッチングの影響で丸みを帯びているが、サイドウォールを形成する下層のＳｉ３Ｎ４膜１０は堆積した膜がそのまま残っている。すなわち、サイドウォールの上層部は、サイドウォール形成のためのドライエッチング時に、オーバーエッチ等の影響で膜厚が変化しているが、下層部は、デポジットした膜がそのまま残る。したがって、ＳｉＯ２膜８の堆積時の膜厚を制御することによってＳｉ３Ｎ４膜１０のソース・ドレイン領域側の長さを制御でき、かつ、後述するイオン打込み時のＳｉ３Ｎ４膜１０の膜厚自体も堆積時と変わることもない。その結果後述するように均一性・再現性のある低濃度領域を形成することができる。
　次に弗酸により、サイドウォールを形成する上層のＳｉＯ２膜９を除去して第４図に示す断面構造をうる。ここでポリシリコン膜５があるため、弗酸によりフィールド絶縁膜２がエッチングされることはない。
　次に第５図に示すように、ソース・ドレイン形成のためのたとえばＡｓイオンの打込みを行う。ここでイオン打込みのエネルギーを適当にとることにより、Ｓｉ３Ｎ４膜１０のサイドウォールの下部にも不純物を低濃度で導入することができる。また、Ｓｉ３Ｎ４膜１０のサイドウォールが残っていないソース・ドレイン領域には高濃度で不純物が打込まれる。したがって、サイドウォール形成後の１回の不純物イオン打込みによって、高濃度のＮ＋拡散層１１と低濃度のＮ−拡散層１２とが同時に形成される。
　Ｓｉ３Ｎ４膜１０のサイドウォールおよびポリシリコン膜６（５は６の誤り）を除去した後、活性化のための熱処理を行ない第６図に示す断面構造を得る。このあと常法によりソース・ドレインのコンタクトホール、配線を形成し、パッシベーションを施すことによって完成する。
　なお、上記実施例においては、サイドウォール形成のためにＳｉＯ２膜８とＳｉ３Ｎ４膜７とを用いるとともに、Ｓｉ３Ｎ４膜の下層にポリシリコン膜６（５は６の誤り）を用いた場合を説明した。しかしながら、サイドウォールを制御性よく形成するという点に限っては、たとえば上記ＳｉＯ２膜８の代わりにポリシリコン膜を用い、上記Ｓｉ３Ｎ４膜７の代わりにＳｉＯ２膜を用い、上記ポリシリコン膜６（５は６の誤り）を使用しないことも可能である。」（第２頁左下欄３行〜第３頁右上欄第１６行）と記載され、第１〜６図にこの発明の絶縁ゲート型電界効果半導体装置の製造方法の実施例が示されている。ところで、異方性エッチングによりサイドウォールを形成する場合にはＳｉＯ２膜８が先にエッチングされ、Ｓｉ３Ｎ４膜７が次にエッチングされることとなる。また、第５図においてソース・ドレイン形成のためＡｓイオン等のイオンの打込みを行なった場合Ｓｉ３Ｎ４膜１０のサイドウォールの下部には不純物が浅く導入され、Ｓｉ３Ｎ４膜１０のサイドウォールが残っていないソース・ドレイン領域には不純物が深く導入されることは明らかである。
　してみると、上記引用例には、シリコン基板をゲート絶縁膜で覆い、ゲート電極を形成する工程と、ゲート電極を熱酸化してゲートの側面及び上面に熱酸化膜を形成する工程と、その後全面に第１及び第２の膜を順次積層形成する工程と、異方性エッチングにより先に第２の膜をエッチングし、次に第１の膜をエッチングしてゲート電極側面にサイドウォールを形成する工程と、このサイドウォールを形成する第２の膜をエッチングすることにより第１の膜からなるサイドウォールを残す工程と、不純物を全面に打込み、第１の膜からなるサイドウォールの下部のシリコン基板には低濃度で浅く不純物を打込み、第１の膜からなるサイドウォールで覆われていないシリコン基板には高濃度で深く不純物を打込み、その後熱処理によりこの不純物を活性化してソース・ドレイン領域形成する工程とからなる絶縁ゲート型電界効果半導体装置の製造方法が記載されているものと認められる。
（対比）
　次に、本願第１発明と上記引用例記載の発明とを比較する。
　上記引用例記載の発明におけるゲート電極とゲート電極の下部のゲート絶縁膜、第１の膜、第２の膜、異方性エッチング、異方性エッチング後の第２の膜からなるサイドウォール、異方性エッチング後の第１の膜からなるサイドウォール、不純物及び絶縁ゲート型電界効果半導体装置はそれぞれ本願発明の積層ゲート、第２の材料層、第３の材料層、非等方的エッチング、第１のスペーサ、第２のスペーサ、ドーパント物質及び半導体に相当するものと認められる。
　したがって、本願発明と上記引用例記載の発明とは「基板上に積層ゲートを形成する工程と、
　前記積層ゲートおよび前記基板を覆う層を形成する工程と、
　前記層上に第２の材料層を形成する工程と、
　前記第２の材料層上に第３の材料層を形成する工程とを含む半導体の製作方法において、
　第１のスペーサを形成するため前記第３の材料層を非等方的にエッチングし、次いで前記第１のスペーサ下に第２のスペーサを形成するため前記第２の材料層をエッチングする工程と
　前記第１のスペーサを除去する工程と、
　前記基板をドーパント物質に露出させ、前記第２のスペーサは前記ドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成しわずかにドープされたドレイン接合を形成するステップとを含むことを特徴とする半導体の製作方法」の点で一致するが、以下の点で相違するものと認められる。
　▲１▼積層ゲート及び基板を覆う層を形成する工程が、本願第１発明においては第１の材料層を用いて形成する工程であるのに対して、上記引用例記載の発明においては予め基板全面をゲート絶縁膜で覆っておきその後ゲート電極を熱酸化膜で覆って形成する工程である点。
　▲２▼本願第１発明においては、第１のスペーサを除去する前に、基板をドーパント物質に露出させ、第１および第２のスペーサがドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働き、これにより深い接合を形成する工程（以下、第１のドーパント物質導入工程という。）を実行し、第１のスペーサを除去した後、基板をドーパント物質に露出させ、第２のスペーサがドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成しわずかにドープされたドレイン接合を形成する工程（以下、第２のドーパント導入工程という。）を実行するのに対して、上記引用例の発明においては、第１のドーパント導入工程は実行せず、第１のスペーサ除去後、第２のドーパント導入工程のみ実行して、第２のスペーサで覆われていない基板にドーパント物質が高濃度に導入された、深い接合を、そして第２のスペーサで覆われた基板にドーパント物質が低濃度に導入された、浅い接合を形成する点。
　（検討）
　そこで、前記相違点につき以下検討する。
　相違点▲１▼について、
　積層ゲート及び基板を覆う層を形成するのに予めゲート電極下のゲート絶縁膜のみ残しておき、その後ゲート電極及び基板を熱酸化して熱酸化膜（第１の材料層）で覆うようにすることは当業者が必要に応じて容易に想到し得たことと認められる。
相違点▲２▼について、
　本願第１発明における第２のドーパント導入工程において基板はドーパント物質に露出されているのであるから、第１のドーパント物質導入工程と同様に第２のスペーサで覆われていない基板にドーパント物質が高濃度に、深く導入されることは明らかである。そうすると、本願第１発明においても第２のドーパント導入工程の実行のみで第２のスペーサで覆われていない基板にドーパント物質が高濃度に導入された、深い接合を、そして第２のスペーサで覆われた基板にドーパント物質が低濃度に導入された、浅い接合を形成することが可能であり、第１のドーパント導入工程は必ずしも必要であるとはいえず、また本願第１発明において第１のドーパント導入工程を採用した格別の意義も認められない。よって、上記引用例の発明において第１のスペーサ除去工程前に第１のドーパント導入工程を実行することは当業者が必要に応じて容易に想到し得たことと認められる。
　なお、本願発明は、その作用効果においても格別顕著であるとは認められない。
（むすび）
　本願第１発明は、上記引用例に記載された発明に基づいて当業者が容易に発明をすることできたものであるから、特許法第２９条第２項の規定により特許を受けることができない。そうである以上、他の発明を検討するまでもなく、本願は拒絶されるべきである。
　よって、結論のとおり審決する。