(57)【特許請求の範囲】
【請求項１】
アナログ素子とデジタル素子との距離、デジタル素子用基板コンタクト専用端子とアナログ素子との距離、及びデジタル素子用基板コンタクト専用端子とデジタル素子との距離をパラメータとして、ノイズの回り込み量を定量的に計算し、このノイズの回り込み量の最小の位置から前記デジタル素子用基板コンタクト専用端子の最適な配置位置を算出し、この算出した最適な配置位置でレイアウト可能な位置に前記デジタル素子用基板コンタクト専用端子を配置することを特徴とするアナログ／デジタル混在半導体集積回路のレイアウト方法。
【請求項２】
モデル化したデジタル素子とモデル化したアナログ素子との距離、デジタル素子用基板コンタクト専用端子と前記モデル化したアナログ素子との距離、及びデジタル素子用基板コンタクト専用端子と前記モデル化したデジタル素子との距離を計算し、前記の各計算した距離に対応する各抵抗値を算出し、これら各抵抗値から各素子―各端子間のノイズ回り込み経路の回路モデルを作成してノイズ回り込み量を求める請求項１記載のアナログ／デジタル混在半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ／デジタル混在の半導体集積回路装置およびそのノイズ対策方法に関し、特にアナログ回路とデジタル回路が混在し、アナログ回路で低ノイズ特性を必要とするＬＳＩのためのノイズ対策方法に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路装置にアナログ回路とデジタル回路とが混在した混在型ＬＳＩを製作する場合、デジタル回路の発生する雑音がＬＳＩの基盤を介してアナログ回路に影響を与えるという問題があり、このようなデジタル雑音や基板雑音を低減する方法が検討されていた。
【０００３】
アナログ回路とデジタル回路とが混在した混在型ＬＳＩでは、デジタル素子の動作の切り替わりにおいて、ＮチャンネルトランジスタとＰチャンネルトランジスタが、同時にｏｎする時間が存在するためにデジタル電源からデジタルＧＮＤに貫通電流が流れ、これがアナログ素子に対するノイズ源となる。ＳＵＢ（サブストレート：基板、Ｐウェル）とＧＮＤが共通のデジタル素子ではその貫通電流が直接ＬＳＩの基板に流れ込み、基板を介してアナログ領域に回り込む。
【０００４】
図９及び図１０は、ｐチャネル及びｎチャネルのＭＯＳトランジスタにより構成されたＣＭＯＳインバータの回路図を示す。このＣＭＯＳインバータは、入力端子５１からの入力信号を反転して出力端子５２から出力するが、電源は電源端子５３とグランド端子５６との間に供給される。従来図９に示すように、このインバータ回路５８は、ｎチャネルＭＯＳトランジスタの第３端子５４及び第４端子５５がインバータ回路５８の内側で接続され、グランド端子５６として出力されてきた。しかし、この接続においてはＣＭＯＳインバータの動作電流に伴って第３端子５４に通常デジタル雑音が発生し、この雑音が第４端子５５に直接伝わり、チップの基板電圧に雑音を与える結果になる。この基板雑音を低減するためには、ｎチャネルＭＯＳトランジスタの第４端子５５を分離し、雑音の影響を受けにくくする必要がある。そこで、図１０に示すように、第４端子５５を基板コンタクト端子５７としてチップ外に出力して外部から安定な電圧を直接基板に印加すれば、基板雑音の低減に有効であることが一般に知られている。このように基板コンタクト専用の接続端子（以下ＳＵＢピンという）５７を設ける技術は、特開平７―１９３１８９号公報（公知文献）などに示されている。
【０００５】
一方、ＳＵＢとＧＮＤを分離したデジタル素子では、デジタル素子の動作が低周波数であれば、ほとんど基板にはノイズが回り込まない。しかし、高周波数で動作している場合には、デジタル素子のゲートポリシリコンと基板間の寄生容量を介して貫通電流が基板に流れ込み、基板を介してアナログ領域に回り込む。
【０００６】
ノイズの回り込み対策として、Ｎウエル、ガードリング、Ｐ+ サブコン等をデジタル領域とアナログ領域の間に配置し、デジタル電源とアナログ電源を分離してアイソレーションをとる等の方法が一般的に行われている。ＮウェルガードリングはＬＳＩの基板をアナログ領域とデジタル領域で分離することで、基板を介したノイズの回り込みを低減する。通常、ウェルガードリングは低ノイズかつ低インピーダンスで電源電位でバイアスする。Ｐ＋サブコンによるガードリングはＬＳＩの基板を低ノイズかつ低インピーダンスのＧＮＤ電位でバイアスすることで、基板のノイズ成分を抑圧する。
【０００７】
しかし、近年ＬＳＩの低コスト化のために、大規模、高周波数動作デジタル回路と高精度アナログを１チップ上に混在させることが、要求されている。この要請に応えるためには、大規模、高周波数動作デジタルから高精度アナログ素子へのノイズの回り込みを従来以上に低減する必要がある。
【０００８】
例えば、前述の特開平７−１９３１８９号公報に開示されているように、ＳＵＢ−ＧＮＤ（基板コンタクト専用電源配線）共通のコア回路と、ＳＵＢ−ＧＮＤとを分離したデジタル回路とアナログ回路で構成されるアナログ／デジタル混在ＬＳＩにおいて、コア回路、ＳＵＢ分離デジタル回路、アナログ回路の順番に配置することで、雑音の影響を低減することが提案されている。
【０００９】
この公知文献に開示された手法を適用した配置例を図１１の平面図に示す。図１１はＳＵＢ−ＧＮＤを分離できなデジタル回路領域３９と、ＳＵＢ−ＧＮＤを分離したデジタル回路領域４０と、アナログ回路領域４１とから構成され、ＳＵＢ−ＧＮＤ共通のデジタル回路領域３９とアナログ回路領域４１とをＳＵＢ−ＧＮＤを分離したデジタル回路領域４０で分離するような構成にしていることに特徴がある。
【００１０】
図１１の構成を用いることで、ＳＵＢ−ＧＮＤの分離できないために基板のノイズ量が大きいデジタル回路領域３９からアナログ回路領域４１へのノイズの周り込みをＳＵＢ−ＧＮＤを分離したデジタル回路領域４０でアイソレーションを行ってノイズの回り込みを低減することができる。
【００１１】
図１２はこの公知文献の処理を説明するフロー図を示す。まず、ステップＳ１１（Ｓ１）で、要求仕様を入力し、次のステップＳ１２で、この要求仕様からアナログ領域とデジタル領域のフロアプランを検討し、アナログ領域とデジタル領域のフロアプランを決定する。次に、ステップＳ１３で、ＳＵＢ−ＧＮＤ分離デジタル４０・ＳＵＢ−ＧＮＤ共通デジタル領域３９のフロアプランを検討し、アナログ領域４１をＳＵＢ−ＧＮＤ分離デジタル領域４０で囲むように配置し、残った領域にＳＵＢ−ＧＮＤ共通デジタル領域４０を配置する。さらに、ステップＳ１４で、ノイズ対策検討を行い、デジタル素子からアナログ素子に回り込むノイズを低減する対策の検討を行い、ピン配置を決定し、ステップＳ１４（Ｓ９）で、レイアウト設計４６を行う。
【００１２】
【発明が解決しようとする課題】
上述した従来技術では、ＳＵＢピンの配置位置の検討が、図１２のフローに含まれず、感覚的に行われている。しかし、デジタル素子のＳＵＢピンの近傍には、全てのデジタル素子で発生したノイズが集中する。このため、ＳＵＢピンの近傍の基板はノイズ成分密度が高くなる。デジタル素子のＳＵＢピンをアナログ回路の近傍に配置してしまうと、デジタル回路で発生したノイズが基板を介してアナログ素子へノイズが回り込む問題がある。
【００１３】
本発明の主な目的は、デジタル素子からアナログ素子へのノイズの回り込み量が最小となるような、最適なデジタルＳＵＢピン配置位置を決定するアナログ／デジタル混在半導体集積回路装置およびそのノイズ対策方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の構成は、アナログ／デジタル混在半導体集積回路装置（以下、半導体集積回路をＬＳＩという）におけるデジタルＳＵＢピンの配置方法において、従来感覚的に行われていた配置場所決定を、アナログ素子とデジタル素子とデジタルＳＵＢピンの距離をパラメータとして定量的に示して、最適な配置位置を決定することを特徴とする。
【００１５】
本発明のアナログ／デジタル混在半導体集積回路のレイアウト方法の構成は、アナログ素子とデジタル素子との距離、デジタル素子用基板コンタクト専用端子（ＤＳＵＢピン）とアナログ素子との距離、及びデジタル素子用基板コンタクト専用端子とデジタル素子との距離をパラメータとして、ノイズの回り込み量を定量的に計算し、このノイズの回り込み量の最小の位置から前記デジタル素子用基板コンタクト専用端子の最適な配置位置を算出し、この算出した最適な配置位置でレイアウト可能な位置に前記デジタル素子用基板コンタクト専用端子を配置することを特徴とする。
【００１６】
本発明において、モデル化したデジタル素子とモデル化したアナログ素子との距離、デジタル素子用基板コンタクト専用端子と前記モデル化したアナログ素子との距離、及びデジタル素子用基板コンタクト専用端子と前記モデル化したデジタル素子との距離を計算し、前記の各計算した距離に対応する各抵抗値を算出し、これら各抵抗値から各素子―各端子間のノイズ回り込み経路の回路モデルを作成してノイズ回り込み量を求めることができる。
【００２１】
【発明の実施の形態】
次に図面により本発明を詳細に説明する。図１は本発明の一実施形態を説明するノイズ対策方法のフロー図てある。本実施形態のノイズの回り込み量が最小となるＳＵＢピン位置の決定方法は、まず、ステップＳ１で、要求仕様を決定し、次に、ステップＳ２で、アナログ領域、デジタル領域の検討を行い、ステップＳ３で、ノイズ対策検討を行う。
【００２２】
さらに、ステップＳ４で、ノイズ源となるデジタル素子１個以上のレイアウト配置位置と、観測点となるアナログ素子１個以上のレイアウト配置位置を、フロアプランを元に代表的なレイアウト座標に設定する。ステップＳ５で、デジタルＳＵＢピンの配置位置を仮決めして、ステップＳ６で、デジタルＳＵＢピンのレイアウト上の座標とデジタル素子のレイアウト上の座標と、アナログ素子のレイアウト上の座標から、各素子間の距離を計算する。ステップＳ７で、その計算した距離から、配選抵抗、基板抵抗の計算を行いノイズ回り込みモデル回路に反映させ、ノイズの回り込み量を計算する。デジタルＳＵＢピン配置位置の仮決め（ステップＳ５）からノイズの回り込み量の計算（ステップＳ７）までの工程を、全てのデジタルＳＵＢピン配置位置の組合せで行い、ステップＳ８で、ノイズの回り込み量が最小となるデジタルＳＵＢピン位置を決定し、ノイズの回り込み量が最小となるデジタルＳＵＢピンでなければ、ステップＳ５に戻り、ノイズの回り込み量が最小となるデジタルＳＵＢピンであれば、次のステップＳ９に進む。これらステップＳ４〜Ｓ８がデジタルＳＵＢピンの配置位置決定工程Ｓ１０となる。
【００２３】
図１を参照すると、ステップＳ１の要求仕様１をもとに、ステップＳ２のフロアプランでＬＳＩのレイアウトにおけるアナログ領域とデジタル領域の配置位置を検討している。デジタルブロックをＳＵＢとＧＮＤの分離を行うブロックとＳＵＢとＧＮＤを共通のブロックの両者で構成する場合には、ＳＵＢとＧＮＤ分離ブロックとＳＵＢとＧＮＤ共通ブロックの配置位置も別々に検討する。
【００２４】
次に、ステップＳ３のノイズ対策において、デジタル素子で発生したノイズが基板を介してアナログ素子に回り込まないように、ＮウェルとＰ＋サブコンによるガードリングをアナログ領域とデジタル領域の間に配置する。
【００２５】
次に、デジタルＳＵＢピンの配置位置の決定方法が、図１のステップＳ１０に示されている。ステップＳ４では、ステップＳ２のフロアプランを元にノイズ源となるデジタル素子のモデリングと、ノイズを受けるアナログ素子のモデリングを行っている。このモデリングの方法は、最初にデジタル素子のモデル数を検討する。モデル数が増えれば計算誤差が減少するが、デジタル領域の形状を最少数の長方形に分割して、その長方形の数だけのモデリングで構わない。アナログ素子のモデリング数もデジタル素子と同様に決定する。次に領域を分割した重心点の座標位置を各モデリング素子の座標位置とする。ステップＳ５のデジタルＳＵＢピン配置位置の仮決めでは、チップ辺の任意のピン座標位置にデジタルＳＵＢピン配置位置の仮決めをする。
【００２６】
次に、ステップＳ６で、ステップＳ４でモデリングしたデジタル素子とアナログ素子の距離、デジタル素子とデジタルＳＵＢピンの距離、アナログ素子とデジタルＳＵＢピンの距離を計算する。これら計算した各距離から抵抗値を計算することで、デジタル素子からアナログ素子にノイズが回り込む経路が抵抗と容量の回路で示すことができる。ステップＳ７のイズの回り込み量の計算では、ステップＳ６で求めた回路の伝達関数を解くことでデジタル素子からアナログ素子に回り込むノイズ量を計算する。ステップＳ８では、ノイズの回り込み量の比較を行い、ステップＳ５のデジタルＳＵＢピン配置位置の仮決めからステップＳ７のノイズの回り込み量の計算を繰り返し、デジタル素子からアナログ素子に回り込むノイズ量が最小となるデジタルＳＵＢピン配置位置を求める。さらに、ステップＳ９では、ステップＳ８で求めたデジタルＳＵＢピン配置位置でレイアウト設計を行う。
【００２７】
図２はステップＳ３のノイズ対策方法の具体例を示す回路ブロック図である。チップ１２はアナログ領域１７とその他の領域にデジタル領域を有する構成である。デジタル領域の形状から、デジタル素子１３〜１５のモデリング数を３とし、座標（１３，１４，１５）に配置する。また、アナログ領域の形状からアナログ素子１６のモデリング数を１とし、その座標（１６）に配置する。
【００２８】
デジタル素子のＳＵＢピンＤＳＵＢとアナログＳＵＢピンＡＳＵＢを有するＬＳＩの構成において、デジタル素子からデジタル素子のＳＵＢピンＤＳＵＢまでの配線抵抗Ｓ１、Ｓ２、Ｓ３と、デジタル素子からアナログ素子１６までの基板抵抗Ｐ１、Ｐ２、Ｐ３と、アナログ素子16からデジタル素子のＳＵＢピンＤＳＵＢまでの基板抵抗Ｐａと、ボンディングワイヤー、チップを組配した基板の配線等のチップ外部のＤＳＵＢ配線抵抗ＲＬと、チップ外部のＡＳＵＢ配線抵抗Ｒｓｕｂの各寄生抵抗を見積もっている。
【００２９】
図３は図２を容量と抵抗と電源で示した回路図である。ただし、ここでは簡単のためデジタル素子１個分の構成を示している。図３で、デジタル素子で発生するノイズ源Ｖｉとデジタル素子を構成するトランジスタのゲートと基板間のカップリング容量Ｃとデジタル素子からＤＳＵＢピンまでの配線抵抗Ｓｉとデジタル素子からアナログ素子までの基板抵抗Ｐｉと、アナログ素子からＤＳＵＢピンまでの基板抵抗Ｐａとチップ外部のＤＳＵＢ配線抵抗ＲＬと、チップ外部のアナログ（ＡＳＵＢ）配線抵抗Ｒｓｕｂとで構成される。
【００３０】
まず、図２に示すようなデジタル素子とアナログ素子のモデルがあるとし、これを、図１のステップＳ５に従って、デジタル素子のレイアウト配置座標を（ｘｉ，ｙｉ）、アナログ素子のレイアウト座標を（ｘａ，ｙａ）、ＳＵＢピンのレイアウト座標を（ｘｓ，ｙｓ）とする。図１のステップＳ６に従って、図２のＤＳＵＢの位置にデジタルＳＵＢピンを仮配置する。次に、図１のステップＳ７に従って、デジタルＳＵＢピンとアナログ素子とデジタル素子の各距離を計算し、抵抗値Ｓ１，Ｓ２，Ｓ３，Ｐ１，Ｐ２，Ｐ３，Ｐａを求める。
【００３１】
全てＳＵＢとＧＮＤを分離したデジタル素子１３、１４、１５は動作周波数をｆ［Ｈｚ］とし、ゲートポリシリコンと基板間の寄生容量をＣ［Ｆ］とし、デジタル素子で発生するノイズをＶｉとする。デジタル素子のモデリング数をｎ、１チップでのデジタルの総素子数をＴ，デジタル素子からアナログ素子にノイズの回り込む経路は基板のみとする。以上の条件から図１のステップＳ７従って、アナログ素子に回り込む基板ノイズＶａを、次式（１）により算出する。
【００３２】
【数１】
0004183377.tif 000002
【００３３】
このとき、アナログ回路に回り込むノイズ量Ｖａは、次の式（２）のように示される。
【００３４】
【数２】
0004183377.tif 000003
【００３５】
この式（１）（２）から明らかなように、ＳＵＢピンからデジタル素子までの距離Ｓｉを小さく、デジタルＳＵＢピンからアナログ素子までの距離Ｐａを大きくすることで、ノイズの回り込みを低減することができる。
【００３６】
具体例として、αを０．２Ω／ｍｍ、βを１０Ω／ｍｍ、ＲＳＵＢ、ＲＬを０．０６Ω、ｆを６０ＭＨｚ、Ｃを０．００２ｐＦ、Ｔを３００，０００個、チップは正方形で１辺を７ｍｍとする。
【００３７】
図４の配置に示すように、チップ中心を座標（０ｍｍ，０ｍｍ）とし、アナログ素子１６の座標（２．５ｍｍ、２ｍｍ）、デジタル素子１４の座標（２．５ｍｍ、−０．５ｍｍ）、デジタル素子１３の座標（−１．５ｍｍ、−０．５ｍｍ）、デジタル素子１５の座標（−１．５ｍｍ、２ｍｍ）としてノイズの回り込み量Ｖａを計算する。
【００３８】
全てのピン配置位置にデジタルＳＵＢピンを配置した場合のノイズ回り込み量を計算した結果を図４のグラフに示す。図４のグラフは、ＤＳＵＢを配置する座標に応じたアナログブロックに回り込むノイズの量を示す。最もノイズの回り込み量が大きいＳＵＢピン配置位置１８ではデジタル素子１６で発生したノイズの回り込み量が−２９．５ｄＢ（０．０１７５）となり、最小となるＳＵＢピン配置位置１９では−３５．７ｄＢ（０．０１４０）であるので、本実施形態を使用することで、６ｄＢのノイズの改善が実現できたことになる。したがって、図４のノイズの回り込み量が最小となるピン位置１９が最適なデジタルＳＵＢピンの配置位置となる。
【００３９】
図５は本発明の他の実施形態て説明するフロー図である。図５では、ステップＳ１の要求仕様にピン配置位置の制限が示されている場合のフローである。ステップＳ１の要求仕様に、ＤＳＵＢ以外のピン配置位置、もしくはピン配置の順序の指定があるような場合には、ノイズの回り込みに関して最適な配置位置にＤＳＵＢピンを配置できない場合がある。
【００４０】
図５のステップＳ１からＳ８までは、すでに図１で説明したフローと同一なので、説明を省略する。本実施形態では、図５のステップＳ８の後に、ステップＳ８ａが付加され、このステップＳ８ａで、最適なＤＳＵＢピンが要求仕様のピン配置位置の制限を満足するかどうか判定し、ピン配置位置の制限でＤＳＵＢピンを配置できない場合は除外し、ステップＳ５に戻って、その場合は他の最適な配置位置を設定するフローのなっている。
【００４１】
図６は本発明のさらに他の実施形態を説明するＩＣチップの平面図である。図６において、デジタル領域２２はこのデジタル領域の重心点２３（平面の場合は、その領域２２の中心点）をもち、アナログ領域２４はアナログ領域の重心点２５をもつ。ここで、デジタル素子及びアナログ素子のモデル数を限定した数でモデル化するのではなく、デジタル素子がデジタル領域２２内に均等に分布配置されていて、アナログ素子も同様にアナログ領域２４に均等に分布配置されていると仮定すると、式（１）（２）から、アナログ領域の重心点２５からの距離が最も遠い辺２１にデジタルＳＵＢピンを配置することでノイズの回り込み量を低減することができる。さらに、辺２１でデジタル領域の重心点２３に最も近い位置に、デジタルＳＵＢピンを配置することでノイズの回り込み量を最小にすることができる。
【００４２】
図７も本発明のさらに別の実施形態を説明するＩＣチップの平面図である。この場合は、アナログ領域３０の重心点３１からの距離が最も遠い辺が２個ある場合で、重心点２７をもつデジタル領域２９内に、アナログ領域３０があり、このデジタルＳＵＢピンは、図７のピン配置位置２６、２８のどちらに配置しても同様のノイズの回り込み量となる。
【００４３】
図８は本発明のさらに別の実施形態を説明するＩＣチップの平面図である。この場合は、アナログ領域が２箇所以上に分離されて配置している例で、重心点３３をもつデジタル領域３４内に、アナログ領域３５、３６のように配置されている場合である。この場合にも、同様にアナログ領域３５、３６の各重心点３７，３８から最も距離の遠い辺上のＳＵＢピン配置位置３２にデジタルＳＵＢピンを配置することで、ノイズの回り込み量を最小にすることができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、デジタル素子からアナログ素子へのノイズの回り込み量が最小となるような、最適なデジタルＳＵＢピン配置位置を決定することができ、さらにこの種のノイズの回り込み量を最小にした半導体集積回路を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態ノイズ対策方法を説明するフロー図である。
【図２】図１の適用される半導体装置の配置を示すブロック図である。
【図３】図２の等価回路図である。
【図４】図１の効果を説明するノイズ回り込み量のグラフ図である。
【図５】本発明の他の実施形態を説明するフロー図である。
【図６】本発明の他の実施形態の配置を示すレイアウト図である。
【図７】本発明のさらに他の実施形態の配置を示すレイアウト図である。
【図８】本発明のさらに別の実施形態の配置を示すレイアウト図である。
【図９】基板コンタクト専用接続端子を持つインバータの回路図である。
【図１０】基板コンタクト専用接続端子を持たないインバータの回路図である。
【図１１】従来技術の半導体装置の配置を示すレイアウト図である。
【図１２】従来技術のノイズ対策方法の工程を示すフロー図である。
【符号の説明】
Ｓ１〜Ｓ１４    処理ステップ
１２      ＩＣチップ
１３〜１５    テジタル素子
１６    アナログ素子
１７，２４．３０，３５，３６    アナログ領域
１８，１９    ピン配置位置
２１    ＳＵＢピン配置位置
２２．２９，３４    デジタル領域
２３．２７，３３    デジタル領域の重心点
２５．３１，３７，３８    アナログ領域の重心点
３９    ＳＵＢ―ＧＮＤ共通デジタル領域
４０    ＳＵＢ―ＧＮＤ分離デジタル領域
４１    アナログ回路領域
５１    入力端子
５２    出力端子
５３    電源端子
５４    第３端子
５５    第４端子
５６    グランド端子
５７    ＳＵＢピン（基板コンタクト専用端子）
５８    インバータ回路
【図１】
0004183377.tif 000004
【図２】
0004183377.tif 000005
【図３】
0004183377.tif 000006
【図４】
0004183377.tif 000007
【図５】
0004183377.tif 000008
【図６】
0004183377.tif 000009
【図７】
0004183377.tif 000010
【図８】
0004183377.tif 000011
【図９】
0004183377.tif 000012
【図１０】
0004183377.tif 000013
【図１１】
0004183377.tif 000014
【図１２】
0004183377.tif 000015