(57)【特許請求の範囲】
【請求項１】
半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に、前記パッド電極に接続する導電膜を形成する工程と、
前記導電膜の上層にマスク層を形成する工程と、
バンプ形成位置において前記マスク層に開口部をパターン形成する工程と、
所定枚数の前記半導体ウェーハに対して、不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する毎に、プラズマ処理室において、表面に絶縁体が堆積されたダミーウェーハ上に対してプラズマエッチングにより前記絶縁体を除去する工程と、
前記ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を所定回数行う毎に、少なくとも酸素を含有するガスを用いたプラズマ処理により、プラズマ処理室の内壁面のドライクリーニング処理を行い、有機物の燃焼反応をおこし、前記プラズマ処理室の内壁面の絶縁性を向上させる工程と、
前記プラズマ処理室において、前記不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する工程と、
前記開口部において前記導電膜の上層にバンプを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記バンプを形成する工程が、前記開口部内および前記マスク層の上層に導電体を堆積する工程と、前記マスク層を除去することで同時に前記開口部内に堆積させた前記導電体を残しながら前記マスク層の上層に堆積させた前記導電体を除去する工程と、前記導電体を球形に加工して前記バンプとする工程とを含む
請求項１記載の半導体装置の製造方法。
【請求項３】
前記マスク層としてレジスト膜を形成する
請求項２記載の半導体装置の製造方法。
【請求項４】
前記導電体としてはんだ層を形成し、前記バンプとしてはんだボールバンプを形成する
請求項２記載の半導体装置の製造方法。
【請求項５】
前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部に残された残渣を除去する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部における前記導電膜表面の酸化物を除去する
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、小型化および高密度化されたパッケージ形態を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hall Mount Device ）や、ＱＦＰ（Quad Flat (L-Leaded) Package）あるいはＴＣＰ（Tape Carrier Package）などのリード端子を基板の表面にハンダ付けして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
さらなる小型化、高密度化を実現するために、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package 、ＦＢＧＡ（Fine-Pitch BGA）とも呼ばれる）と呼ばれるパッケージ形態により、半導体チップのパッド開口面側を実装基板に向けて実装する方法（フリップチップ実装）が注目を集めており、現在までに活発に研究がなされ、多くの提案が示されている。
【０００４】
上記のＣＳＰ形態のバンプ（突起電極）付半導体チップを実装基板に実装した半導体装置について、図面を参照して説明する。
図１は上記の半導体装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにバンプ付半導体チップ１が構成されている。
【０００５】
一方、実装基板２は、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有している。ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている。
【０００６】
上記のバンプ付半導体チップ１は、バンプ１６ｂとランド２１を対応させて実装基板２上にマウントされており、共晶はんだ層１９によりバンプ１６ｂとランド２１とが機械的、電気的に接続されている。
さらに、バンプ付半導体チップ１と実装基板２の間隙部には、エポキシ樹脂などからなる封止樹脂３により封止されている。
【０００７】
上記の半導体装置において、バンプを所定の位置に形成する方法としては、例えば電解メッキを用いる方法が知られているが、この場合にはバンプの下地となる材料層の表面状態や電気抵抗のわずかなばらつきにより成膜されるはんだバンプの膜厚が影響を受け、半導体チップ内に均一で高さの揃ったはんだボールバンプを形成することが非常に難しいという問題点を有している。
【０００８】
真空蒸着によるはんだ層の成膜とフォトレジスト膜のリフトオフとを用いて、はんだボールバンプを高さを揃えて形成する方法が開発されている。この方法について、図面を参照して以下に説明する。
まず、図７（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【０００９】
次に、図７（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
次に、図８（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１０】
次に、図８（ｄ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
次に、図８（ｅ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００１１】
ところで、上記の従来のバンプを形成する方法において、仕上がり後のはんだボールのバンプの大きさは、レジスト膜Ｒのパターン開口部Ｐ内に形成するはんだ層１６の膜厚に依存する。はんだ層１６の膜厚としては、レジスト膜Ｒのパターンにも依存するが、プリント配線基板（実装基板）への実装時の接続強度の信頼性を考慮して、通常３０μｍ程度の厚さが要求される。
【００１２】
上記に従って、はんだ層１６の膜厚を３０μｍ程度にすると、はんだ層１６をパターン加工するためのリフトオフ法に必要なレジスト膜Ｒの膜厚は３０μｍ以上のかなり厚いものが必要となり、この厚さのためにフォトリソグラフィー工程において精度良く安定してパターン形成することが難しくなっている。
【００１３】
即ち、作業環境や処理条件のわずかな変動で解像不良を起こし、図７（ｂ）に示すように、パターン開口部Ｐ内に薄いレジスト膜が残されたり、現像液の洗浄残りなどが発生し、導電膜（ＢＬＭ膜）１４の表面が清浄に保たれなくなってしまう。薄いレジスト膜や現像液の洗浄残りなどの絶縁性の不純物をスカム（残渣）Ｒａと総称する。図面上は、便宜上実際に残されるスカム（残渣）よりも厚膜に描いている。
上記のようにスカムＲａが発生すると、導電膜（ＢＬＭ膜）１４とバンプ１６ｂの間で良好に電気的コンタクトが取れないという問題が発生する。さらに極端な場合には、導電膜（ＢＬＭ膜）１４とバンプ１６ｂの間の密着力が低下してしまい、バンプを形成した半導体チップを実装基板にフリップチップ実装して組み立てた後の製品デバイスのバンプ接合部の強度が確保できず、製品セットの信頼性や耐久性にもその悪影響が及んでしまうこととなる。
【００１４】
上記の問題を避けるために、レジスト膜Ｒのパターン加工後に、Ａｒなどの不活性ガスをプロセスガスに用いたスパッタリングエッチングにより、パターン開口部内のスカムＲａを除去する（以下、ディスカムともいう）を行う方法が開発されている。
【００１５】
上記の方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００１６】
次に、図２（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
このとき、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している。
【００１７】
次に、図２（ｃ）に示すように、例えばＡｒ+ などのプラズマ中の不活性ガスイオンＥを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化する。
【００１８】
次に、図３（ｄ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１９】
次に、図３（ｅ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
【００２０】
次に、図３（ｆ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記のスパッタリングエッチングによりスカムを除去する工程は、通常高真空プラズマを用いて行うが、ウェーハの処理枚数を重ねると、プラズマ処理を行うプラズマ処理装置の処理室内壁面上に、レジスト膜パターンからスパッタリング除去された有機物の蓄積が進行する。ここで、蓄積する有機物は完全な絶縁体ではなく、ある程度の導電性を有しているので、プラズマ処理室のインピーダンスが変化してしまうためにマッチングがずれやすくなり、場合によってはプラズマ処理装置のオートチューニング機能でカバーできる範囲を越えてマッチングがずれてしまうので、スパッタリングエッチングをするためのプラズマ放電状態をばらつかせてしまい、場合によっては放電がスムーズに立ち上がらなくなり、さらには初期の放電特性が不安定となってレジスト膜などからなるスカムに対するエッチオフ量などの処理特性にばらつきが発生し、処理特性のウェーハ面内均一性が悪化してしまうことがある。
上記の問題は、プラズマ処理室が石英などの絶縁体で構成されている、ＩＣＰ（Inductively Coupled Plasma）型やＴＣＰ（Transfer Coupled Plasma ）型などの高密度プラズマ源を用いるプラズマエッチング装置において特に顕著となる。
上記のスカム除去の処理特性のばらつきは、量産プロセスの再現性を低下させ、仕上がりのバンプの接続抵抗を不安定にさせるなど、半導体装置の製造歩留りを下げる要因となる。
【００２２】
本発明は上記の問題を鑑みなされたものであり、本発明は、ウェーハ処理枚数を重ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に、前記パッド電極に接続する導電膜を形成する工程と、前記導電膜の上層にマスク層を形成する工程と、バンプ形成位置において前記マスク層に開口部をパターン形成する工程と、所定枚数の前記半導体ウェーハに対して、不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する毎に、プラズマ処理室において、表面に絶縁体が堆積されたダミーウェーハ上に対してプラズマエッチングにより前記絶縁体を除去する工程と、前記ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を所定回数行う毎に、少なくとも酸素を含有するガスを用いたプラズマ処理により、プラズマ処理室の内壁面のドライクリーニング処理を行い、有機物の燃焼反応をおこし、前記プラズマ処理室の内壁面の絶縁性を向上させる工程と、前記プラズマ処理室において、前記不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する工程と、前記開口部において前記導電膜の上層にバンプを形成する工程とを有する。
【００３７】
上記の本発明の半導体装置の製造方法は、好適には、前記バンプを形成する工程が、前記開口部内および前記マスク層の上層に導電体を堆積する工程と、前記マスク層を除去することで同時に前記開口部内に堆積させた前記導電体を残しながら前記マスク層の上層に堆積させた前記導電体を除去する工程と、前記導電体を球形に加工して前記バンプとする工程とを含む。
さらに好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形成し、前記バンプとしてはんだボールバンプを形成する。
【００３９】
上記の本発明の半導体装置の製造方法は、好適には、前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部に残された残渣を除去する。
また、好適には、前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部における前記導電膜表面の酸化物を除去する。
【００４０】
上記の本発明の半導体装置の製造方法は、半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に、パッド電極に接続する導電膜を形成し、導電膜の上層にマスク層を形成し、バンプ形成位置においてマスク層に開口部をパターン形成する。
次に、例えば所定枚数の前記半導体ウェーハに対して、プラズマ処理により前記開口部における前記導電膜表面を清浄化する毎に、あるいは、プラズマ処理室の内壁表面の絶縁抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下になった時点で、少なくとも酸素を含有するガスを用いたプラズマ処理などにより、前記プラズマ処理室の内壁面のドライクリーニング処理を行い、有機物の燃焼反応をおこし、前記プラズマ処理室の内壁面の絶縁性を向上させる。次に、前記プラズマ処理室において、プラズマ処理により前記開口部における前記導電膜表面を清浄化する。次に、開口部において導電膜の上層にバンプを形成する。
【００４１】
上記の本発明の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予め、少なくとも酸素を含有するガスを用いたプラズマ処理などにより有機物の燃焼反応（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行うので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
上記において、前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でプラズマ処理室の内壁面のドライクリーニング処理を行うことにより、最適な時期に効率よくドライクリーニング処理を行うことができる。
【００４２】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００４３】
第１実施形態
図１は本実施形態に係る半導体装置の製造方法により製造した半導体装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにバンプ付半導体チップ１が構成されている。
【００４４】
一方、実装基板２は、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有している。ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている。
【００４５】
上記のバンプ付半導体チップ１は、バンプ１６ｂとランド２１を対応させて実装基板２上にマウントされており、共晶はんだ層１９によりバンプ１６ｂとランド２１とが機械的、電気的に接続されている。
さらに、バンプ付半導体チップ１と実装基板２の間隙部には、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００４６】
上記の半導体装置のバンプ付半導体チップの製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００４７】
次に、図２（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
このとき、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している。
【００４８】
次に、上記の半導体ウェーハ１０に対して別途、シリコンウェーハ表面に約１μｍ程度の熱酸化膜（酸化シリコン膜）などの無機絶縁膜を形成したダミーウェーハ（不図示）を準備し、例えば図４に示すようなトライオード型ＲＦプラズマ処理装置においてプラズマエッチング処理により酸化膜の除去を行う。
上記のトライオード型ＲＦプラズマ処理装置においては、プラズマ処理室３０内に、陽極板３１と、陰極板となるウェーハステージ３２が対向して配置され、ウェーハステージ３２上に被処理ウェーハ３３が戴置される。
陽極板３１にはプラズマ生成電源３４が接続し、ウェーハステージ３２には結合コンデンサ３５と基板バイアス電源３６が接続しており、プラズマ処理室３０内には、陽極板３１と、ウェーハステージ３２の間に接地電位の格子電極３７が設けられている。プラズマ処理室３０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室３０内にプラズマ３８が生成する。
【００４９】
上記の図４に示すトライオード型ＲＦプラズマ処理装置を用いて、ダミーウェーハに対して酸化膜を除去するプラズマ処理を行うには、例えば（エッチングガス種類および流量：Ａｒ＝２５ｓｃｃｍ、圧力：０．７Ｐａ、ウェーハステージ温度：室温、プラズマソース電圧：７００Ｗ（２ＭＨｚ）、基板バイアス電圧：３５０Ｖ（１３．５６ＭＨｚ）、処理時間：１分）とし、同一の条件で例えば５枚のダミーウェーハの処理を行う。
上記の条件下ではダミーウェーハ表面の最高到達温度は概ね７０℃となる。
【００５０】
次に、図２（ｃ）に示すように、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化シリコン膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、例えばＡｒ+ など、上記のダミーウェーハの酸化膜の除去条件と同様のプラズマ処理により、不活性ガスのプラズマ放電で生成したイオンを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００５１】
次に、図３（ｄ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００５２】
次に、図３（ｅ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
【００５３】
次に、図３（ｆ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００５４】
上記の本実施形態の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予めダミーウェーハ上に絶縁体を堆積させ、導電膜表面の清浄化処理を行うプラズマ処理室において、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去して、プラズマ処理室の内壁面上に絶縁体を堆積させておくので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
【００５５】
上記の本実施形態の半導体装置の製造方法において、プラズマ処理によりレジスト膜の開口部における導電膜表面を清浄化する度に、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を行ってもよいが、例えば複数枚の前記半導体ウェーハを処理する場合には、所定枚数の半導体ウェーハに対して、プラズマ処理により開口部における導電膜表面を清浄化する毎に、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を行ってもよい。
また、プラズマ処理室の内壁表面の絶縁抵抗を測定する手段を有するプラズマ処理装置を用いて前記プラズマ処理室の内壁表面の絶縁抵抗を測定し、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去することにより、最適な時期に効率よくプラズマ処理室の内壁表面の絶縁性の確保を行うことができる。
【００５６】
第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態と同様であり、その製造方法も第１実施形態と同様であるが、図２（ｃ）に示すディスカム工程の前で、例えば所定枚数の半導体ウェーハに対して、プラズマ処理によりレジスト膜の開口部における導電膜表面を清浄化する毎に、例えば図５に示すようなＩＣＰ（Inductively Coupled Plasma）高密度プラズマ処理装置を用いて、別途用意するシリコンウェーハ表面に約１μｍ程度の熱酸化膜を形成したダミーウェーハ（不図示）に対してプラズマエッチング処理により酸化膜の除去を行い、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、プラズマ処理によりレジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物を除去し、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００５７】
上記のＩＣＰ高密度プラズマ処理装置においては、プラズマ処理室３０内に上下方向に可動するウェーハステージ３２が配置され、ウェーハステージ３２上に被処理ウェーハ３３が戴置される。
プラズマ処理室３０の外周に誘導結合コイル３９が設けられ、ＩＣＰ電源４０が接続しており、ウェーハステージ３２には結合コンデンサ３５と基板バイアス電源３６が接続している。プラズマ処理室３０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室３０内にプラズマ３８が生成する。
さらに、プラズマ処理室３０の内壁表面の絶縁抵抗を測定するためのプローブ電極４１が設けられており、絶縁抵抗測定装置４２に配線４３により接続している構成とすることができる。
【００５８】
図６は、上記のプローブ電極４１、絶縁抵抗測定装置４２および配線４３の構成の模式図である。
プラズマ処理室３０の壁面３０ａに２か所の貫通口が開口されて、２本のプローブ電極４１が挿入されており、貫通口内壁とプローブ電極４１の間隙部が絶縁シールド３０ｂにより埋め込まれている。
絶縁抵抗測定装置４２は、可変抵抗素子Ｒ１，Ｒ２、抵抗素子Ｒ３，Ｒ４、直流電源ＰＳ、スイッチＳＷ、電圧計Ｖｄ、直流検流計Ｇなどから構成されており、配線４３によりプローブ電極４１に接続して形成されている。
プラズマ処理室３０の内壁面上にはレジスト膜などに由来する有機物などの堆積物３０ｃが堆積しており、堆積物３０ｃの導電性や膜厚などによりプラズマ処理室３０の内壁表面の絶縁抵抗が変化するが、上記の絶縁抵抗測定装置４２によりこの絶縁抵抗を測定することができる。
【００５９】
上記の図５に示すＩＣＰ高密度プラズマ処理装置を用いて、ダミーウェーハに対してプラズマエッチング処理を行う条件は、例えば（雰囲気ガス種類および流量：Ａｒ＝３０ｓｃｃｍ、圧力：０．１３Ｐａ、ウェーハステージ温度：５０℃、ＩＣＰ電源パワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：５０Ｖ（１３．５６ＭＨｚ）、処理時間：３０秒）とし、同一の条件で例えば５枚のダミーウェーハの処理を行う。
上記の条件下ではダミーウェーハ表面の最高到達温度は概ね７０℃となる。
次に、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、例えばＡｒ+ など、上記のダミーウェーハの酸化膜の除去条件と同様のプラズマ処理により、不活性ガスのプラズマ放電で生成したイオンを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００６０】
上記のダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を所定回数行った後に、またはダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程とは関係なく、所定枚数の半導体ウェーハに対して、プラズマ処理により開口部における導電膜表面を清浄化する毎に、あるいは、上記のプラズマ処理室３０の内壁表面の絶縁抵抗を測定するためのプローブ電極４１と絶縁抵抗測定装置４２によりプラズマ処理室の内壁表面の絶縁抵抗を測定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下になった時点で、例えば少なくとも酸素を含有するガスを用いたプラズマ処理などにより、導電膜表面の清浄化処理を行うプラズマ処理装置の処理室内壁面のドライクリーニング処理を行う。
【００６１】
上記の図５に示すＩＣＰ高密度プラズマ処理装置において、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行う条件は、例えば（雰囲気ガス種類および流量：Ｏ2 ＝１００ｓｃｃｍ、圧力：１．０Ｐａ、ウェーハステージ温度：９０℃、ＩＣＰ電源パワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：０Ｖ（１３．５６ＭＨｚ）、処理時間：１８０秒）とする。
【００６２】
上記のように高密度プラズマ発生源を用いることで、低圧力雰囲気化での処理が可能となり、多量に生成したイオン種が散乱なく垂直に被処理ウェーハに入射するようになり、Ａｒ+ イオン照射によるディスカム処理が被処理ウェーハ全面で均一に、かつ高速で効率良く実現できる。
このため、下層のレジスト膜パターンやデバイスへのプロセスダメージを考慮して、基板バイアスを低く設定した条件であっても処理速度を損なうことなくスカム除去のための処理時間の短縮化を図ることができる。
【００６３】
上記のディスカム工程以降の工程は、第１実施形態と同様であり、バンプ形成領域にＰｂ：Ｓｎ＝９７：３の高融点はんだ層１６を形成し、熱処理により高融点はんだボールからなるバンプ１６ｂを形成する。
【００６４】
上記の本実施形態の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予め、少なくとも酸素を含有するガスを用いたプラズマ処理などにより有機物の燃焼反応（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行うので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
上記において、前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でプラズマ処理室の内壁面のドライクリーニング処理を行うことにより、最適な時期に効率よくドライクリーニング処理を行うことができる。
【００６５】
上記の２実施形態においては、いずれも基板バイアス電圧をプラズマ生成とは独立して制御することが可能なプラズマ処理装置を用いているため、レジスト膜のリフトオフによりはんだ蒸着膜をパターニングする際のはんだ成膜前処理において、レジスト膜に過剰な熱変質を与えて下地への焼き付きを誘起させることなく、厚膜のレジスト膜のパターン開口部のスカム除去およびその下層の導電膜（ＢＬＭ膜）の表面の酸化物除去を効果的に実現できている。
なおかつ、大口径のウェーハに対しても均一で迅速な処理が可能なプロセスとなっている。
また、上記の本発明のはんだ成膜前処理をはんだ成膜とは独立した別の装置で処理する場合には、真空蒸着によるはんだ成膜処理の直前に行う程その効果は大きい。さらに、成膜前処理が成膜処理チェンバーと高真空下で連結したタイプのマルチチェンバー装置を用いれば、より一層効果的である。
【００６６】
本発明により製造する半導体装置としては、ＭＯＳトランジスタ系半導体装置、バイポーラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半導体装置など、半導体装置であれば何にでも適用可能である。
【００６７】
本発明の半導体装置の製造方法は上記の実施の形態に限定されない。
例えば、プラズマ処理装置として、トライオードＲＦプラズマ処理装置、ＩＣＰ高密度プラズマ処理装置の他、平行平板型ＲＦプラズマ処理装置や、ＴＣＰ（Transfer Coupled Plasma ）型、ＥＣＲ（Electron Cyclotron Resonance）型、μ波プラズマ、あるいは、ヘリコン波プラズマなど、ＩＣＰ高密度プラズマ以外の高密度プラズマ処理装置を用いることができる。
また、各プロセスの条件、ウェーハの構造などは上記の実施の形態で説明した内容に限らない。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６８】
【発明の効果】
上記のように、本発明の半導体装置の製造方法によれば、ウェーハ処理枚数を重ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は実施形態および従来例に係る半導体装置の断面図である。
【図２】図２は実施形態および従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜のパターン形成工程まで、（ｃ）はレジスト膜のパターン開口部内のスカム除去工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）は導電膜の形成工程まで、（ｅ）はリフトオフによるレジスト膜上の導電膜の除去工程まで、（ｆ）はバンプの形成工程までを示す。
【図４】図４は第１実施形態に係るトライオードＲＦプラズマ処理装置の模式図である。
【図５】図５は第２実施形態に係るＩＣＰ高密度プラズマ処理装置の模式図である。
【図６】図６は第２実施形態に係るＩＣＰ高密度プラズマ処理装置のプラズマ処理室内壁表面の絶縁抵抗を測定する装置の模式図である。
【図７】図７は従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜のパターン形成工程までを示す。
【図８】図８は図７の続きの工程を示し、（ｃ）は導電膜の形成工程まで、（ｄ）はリフトオフによるレジスト膜上の導電膜の除去工程まで、（ｅ）はバンプの形成工程までを示す。
【符号の説明】
１…バンプ（突起電極）付半導体チップ、２…実装基板、３…封止樹脂、１０…半導体ウェーハ、１０’…半導体チップ、１１…パッド電極、１２，１３…表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ層、１６ｂ…バンプ、１９…共晶はんだ層、２０…基板、２１…ランド、２３…ソルダーレジスト、３０…プラズマ処理室、３０ａ…プラズマ処理室壁面、３０ｂ…絶縁シールド、３０ｃ…堆積物、３１…陽極板、３２…ウェーハステージ、３３…被処理ウェーハ、３４…プラズマ生成電源、３５…結合コンデンサ、３６…基板バイアス電源、３７…格子電極、３８…プラズマ、３９…誘導結合コイル、４０…ＩＣＰ電源、４１…プローブ電極、４２…絶縁抵抗測定装置、４３…配線、Ｒ…レジスト膜、Ｒａ…スカム、Ｅ…エッチングガス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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