(57)【特許請求の範囲】
【請求項１】
負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための駆動回路を同一基体上に形成した半導体装置であって、
前記駆動回路は、前記スイッチ素子の制御電極に印加される駆動電圧を生成するためのソースホロワトランジスタを有し、
前記ソースホロワトランジスタのソースが、
ソース電極に接続される第１ドープ領域と、
チャンネルを提供する半導体領域とＰＮ接合を形成し、且つ、該第１ドープ領域より不純物濃度の低い第２ドープ領域を含み、
前記スイッチ素子は、第１導電型の半導体基体の一主面に設けられた第２導電型の半導体からなる低濃度ドレイン領域と、この低濃度ドレイン領域内に設けられた第１導電型の半導体領域と、この半導体領域と前記低濃度ドレイン領域のＰＮ接合が終端する表面上に絶縁膜を介して設けられた前記ゲート電極と、前記半導体領域内の、前記ゲート電極の一方の端部側に設けられた第２導電型のソース領域と、前記低濃度ドレイン領域内に設けられ該低濃度ドレイン領域より不純物濃度の高い第２導電型のドレイン領域と、を有するＤＭＯＳトランジスタであり、
前記半導体領域は、前記低濃度ドレイン領域より深く形成され、
複数の前記ＤＭＯＳトランジスタの領域にわたって配された前記低濃度のドレイン領域が前記半導体領域で分離されることによって、複数の前記ＤＭＯＳトランジスタは、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする半導体装置。
【請求項２】
前記ソースホロワトランジスタは、該ＤＭＯＳトランジスタとは異なる特性をもつ絶縁ゲート型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
更に、前記ソースホロワトランジスタのドレインは、ドレイン電極に接続される第１ドープ領域と、チャンネルを提供する半導体領域とＰＮ接合を形成し、且つ、該第１ドープ領域より不純物濃度の低い第２ドープ領域と、を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記駆動回路は、更に、
ＣＭＯＳインバータと、該ＣＭＯＳインバータに制御信号を入力するロジック回路と、を有し、
該ソースホロワトランジスタのソースは前記ＣＭＯＳインバータを構成する第１導電型のＭＯＳトランジスタのソースと接続され、前記ＣＭＯＳインバータの出力部が前記スイッチ素子のゲートと接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ソースホロワトランジスタの前記第２ドープ領域は、前記低濃度ドレイン領域の深さよりも浅いことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ソースホロワトランジスタの前記第２ドープ領域は、前記低濃度ドレイン領域と同じ深さであることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記ＣＭＯＳインバータを構成する第２導電型のＭＯＳトランジスタがＤＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ＣＭＯＳインバータを構成する第１導電型のＭＯＳトランジスタは、第２導電型のウエル内に形成された第１導電型の低濃度ドレイン領域と該低濃度ドレイン領域より不純物濃度が高い高濃度ドレイン領域を有することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記駆動回路は、
ロジック回路と、
前記ロジック回路の出力信号が入力される第１のＣＭＯＳインバータと、
前記第１のＣＭＯＳインバータの出力信号が入力される第２のＣＭＯＳインバータと、
前記第１のＣＭＯＳインバータの出力信号が入力される第３のＣＭＯＳインバータと、
前記第２のＣＭＯＳインバータの出力信号が入力される第４のＣＭＯＳインバータと、
前記第３のＣＭＯＳインバータの出力信号が入力される第５のＣＭＯＳインバータと、
前記ソースホロワトランジスタの出力部と、前記第３のＣＭＯＳインバータを構成する第１導電型のＭＯＳトランジスタのソースとの間の経路に配された第１導電型の第１のＭＯＳトランジスタと、
前記ソースホロワトランジスタの出力部と、前記第４のＣＭＯＳインバータを構成する第１導電型のＭＯＳトランジスタのソースとの間の経路に配された第１導電型の第２のＭＯＳトランジスタと、を有し、
前記第４のＣＭＯＳインバータの出力信号が前記第１導電型の第１のＭＯＳトランジスタのゲートに入力され、
前記第３のＣＭＯＳインバータの出力信号が前記第１導電型の第２のＭＯＳトランジスタのゲートに入力され、
前記第５のＣＭＯＳインバータを構成する第２導電型のＭＯＳトランジスタはＤＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記スイッチ素子のドレインに前記負荷となる電気熱変換体が接続されて集積化されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記特性とは、閾値、耐圧、又は基板電流から選択される少なくともいずれか一つであることを特徴とする請求項２に記載の半導体装置。
【請求項１２】
電気熱変換体により発生した熱を利用して液体を吐出させる液体吐出装置において、
請求項１に記載の半導体装置と、
前記負荷となる電気熱変換体に対応して設けられた吐出口と、
を有することを特徴とする液体吐出装置。
【請求項１３】
更に、前記電気熱変換体上に供給される液体を収容する容器、を有することを特徴とする請求項１２に記載の液体吐出装置。
【請求項１４】
電気熱変換体により発生した熱を利用して液体を吐出させる液体吐出装置において、
請求項１に記載の半導体装置と、
前記負荷となる電気熱変換体に対応して設けられた吐出口と、
前記電気熱変換体上に供給される液体を収容する収容容器と、
前記半導体装置に電源電圧を供給するための電源回路と、
を有することを特徴とする液体吐出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型トランジスタ、又はＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ、或いはＭＯＳトランジスタなどと呼ばれるトランジスタを含む半導体装置に関し、特に複写機、ファクシミリ、ワードプロセッサ、コンピュータ等の出力用端末として用いるインクジェットプリンタや、ＤＮＡチップや有機トランジスタを作製するための装置などの、液体吐出装置に搭載して好適な半導体装置及びそれを用いた液体吐出装置に関する。
【０００２】
【従来の技術】
以下、液体吐出装置に用いられる半導体装置を例に挙げて説明する。
【０００３】
液体吐出ヘッド用の半導体装置は、電気熱変換素子とこの電気熱変換素子をスイッチングする素子（以下、スイッチ素子）、およびそのスイッチ素子を駆動するための回路を同一基体上に搭載している。
【０００４】
図２０は、従来の構成による液体吐出ヘッドの一部分を示す模式的な断面図である。
【０００５】
９０１は単結晶シリコンからなる半導体基体である。９１２はｐ型のウエル領域、９０８は高不純物濃度のｎ型のドレイン領域、９１６は低不純物濃度のｎ型の低濃度ドレイン領域、９０７は高不純物濃度のｎ型のソース領域、９１４はゲート電極であり、これらでＭＩＳ型電界効果トランジスタを用いたスイッチ素子９３０を形成している。９１７は蓄熱層、および絶縁層としての酸化シリコン層、９１８は発熱抵抗層としての窒化タンタル膜、９１９は配線としてのアルミニウム合金膜、および９２０は保護層としての窒化シリコン膜であり、これらにより記録ヘッドの基体９４０を構成している。ここでは９５０が発熱部となり、吐出口９６０からインクが吐出される。また、天板９７０は基体９４０と協働して液路９８０を画成している。
【０００６】
電気熱変換素子のような負荷を駆動させるために必要となる大電流下においては、従来のＭＩＳ型電界効果トランジスタ９３０を機能させると、ドレイン−ウエル間のｐｎ接合は逆バイアスによる高電界に耐えられずリーク電流を発生させ、スイッチ素子として要求される耐圧を満足することが容易ではなかった。更に、スイッチ素子として使用されるＭＩＳ型電界効果トランジスタのオン抵抗が大きいと、ここでの電流の無駄な消費によって、電気熱変換素子を駆動するために必要な電流が得難くなる。
【０００７】
スイッチ素子の耐圧の問題を解決するためには、図２１に示すようなＤＭＯＳトランジスタ２０が考えられる。
【０００８】
図２１において、１５２は負荷としての電気熱変換体１４１とＤＭＯＳトランジスタ２０やＭＯＳトランジスタ（不図示）が集積化された基体、１５３は吐出口、１５４は配線電極、１５５は液路、１５６は天板である。
【０００９】
このＤＭＯＳトランジスタ２０の構造は、通常のＭＯＳトランジスタの構造とは異なり、ドレインの中にチャネルを後から作ることによって、ドレインの深さを深く、また、ドレインを低濃度にすることが可能となり、ドレイン耐圧の問題を解決できる。
【００１０】
しかしながら、このＤＭＯＳトランジスタ２０は、高耐圧スイッチ素子としての特性は十分ではあるが、万能ではない。
【００１１】
その理由を図２２を参照して具体的に述べる。図２２は、負荷とスイッチ素子とを有し、スイッチ素子の動作を制御して負荷に電流を流す回路図である。
【００１２】
図２２に示すような回路構成の場合、まず、電源電圧ＶＤＤを５．０Ｖ、ないし３．３Ｖとすると、アンドゲート４６から出力されるハイレベルの信号電圧は電圧ＶＤＤとなり、この信号が、ＣＭＯＳインバータなどのＣＭＯＳ回路５２をとおり、スイッチ素子４１の制御電極であるゲートに入力される。
【００１３】
ここで重要なのはＣＭＯＳ回路５２に与えられる電圧ＶＨＴの値である。この電圧ＶＨＴはスイッチ素子４１のゲートに入力される電圧の元になるものであり、その値はスイッチ素子のオン抵抗が最小になるように設計されるべきである。なぜならば、スイッチ素子４１のオン抵抗が最小になればスイッチ素子を構成するＭＯＳトランジスタの寸法、即ちＭＯＳトランジスタが集積回路チップ上に占める占有面積を最小にできるからである。
【００１４】
この電圧ＶＨＴを図２２の回路とともに１チップに集積化される回路内で生成しようとすると、その集積回路内で電源電圧ＶＨから電圧ＶＨＴに電圧レベルを変換しなければならない。
【００１５】
このような電圧レベルを変換する回路、即ち、レベルシフト回路としては、トランジスタのソースホロワ回路があり、これを利用して、定電圧ＶＨＴを得ることが考えられる。この一例として特許文献１及び２がある。
【００１６】
【特許文献１】
特開平１０−０３４８９８号公報
【特許文献２】
米国特許明細書第６，３０２，５０４号
【００１７】
【発明が解決しようとする課題】
本発明者の知見によれば、例えば、最高位の電源電圧ＶＨを３０Ｖ、最低位の基準電圧ＶＧＮＤＨを０Ｖとして、中間電位の基準電圧ＶＨＴを１２Ｖにする場合には、レベルシフト回路のソースホロワトランジスタのドレイン耐圧さえ確保できれば、不具合はみられなかった。
【００１８】
しかしながら、例えば、最高位の電源電圧ＶＨを３３Ｖに上げ、最低位の基準電圧ＶＧＮＤＨを０Ｖとして、中間電位の基準電圧ＶＨＴをも１５Ｖに上げた場合、レベルシフト回路のソースホロワトランジスタのソースとウエル間のＰＮ接合に１５Ｖの逆バイアス電圧がかかり、ソースホロワトランジスタのソースがブレークダウンして不具合を起こすことがあった。
【００１９】
このように、耐圧というと、ついドレイン耐圧に目が向けられるが、本発明者の知見によれば、このような回路構成において、電源電圧を高くして使う場合には、ソース耐圧にも注意すべきことが判明したのである。
【００２０】
【課題を解決するための手段】
本発明の目的は、ソース耐圧が高く、高性能で信頼性の高い半導体装置及び液体吐出装置を提供することにある。
【００２１】
本発明の別の目的は、負荷に大電流を安定して流すことができ、高集積化可能な、半導体装置及び液体吐出装置を提供することにある。
【００２２】
本発明は上記目的の少なくとも一方を達成するものである。
【００２３】
本発明の骨子は、負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための駆動回路を同一基体上に形成した半導体装置であって、前記駆動回路は、前記スイッチ素子の制御電極に印加される駆動電圧を生成するためのソースホロワトランジスタを有し、前記ソースホロワトランジスタのソースが、ソース電極に接続される第１ドープ領域と、チャンネルを提供する半導体領域とＰＮ接合を形成し、且つ、該第１ドープ領域より不純物濃度の低い第２ドープ領域を含み、前記スイッチ素子は、第１導電型の半導体基体の一主面に設けられた第２導電型の半導体からなる低濃度ドレイン領域と、この低濃度ドレイン領域内に設けられた第１導電型の半導体領域と、この半導体領域と前記低濃度ドレイン領域のＰＮ接合が終端する表面上に絶縁膜を介して設けられた前記ゲート電極と、前記半導体領域内の、前記ゲート電極の一方の端部側に設けられた第２導電型のソース領域と、前記低濃度ドレイン領域内に設けられ該低濃度ドレイン領域より不純物濃度の高い第２導電型のドレイン領域と、を有するＤＭＯＳトランジスタであり、前記半導体領域は、前記低濃度ドレイン領域より深く形成され、複数の前記ＤＭＯＳトランジスタの領域にわたって配された前記低濃度のドレイン領域が前記半導体領域で分離されることによって、複数の前記ＤＭＯＳトランジスタは、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする。
【００４１】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
【００４２】
図１は、それぞれ本発明によるスイッチ素子およびそれを駆動するための回路を構成する素子の断面構造を示している。
【００４３】
ここでは、スイッチ素子としてＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた構成を例に挙げて説明するが、本発明はこれに限定されるものではない。
【００４４】
図１の（ａ）において、符号１は、第１導電型（ここではＰ型）の半導体基体、２は第２導電型（ここではＮ型）の第１の半導体からなるウエル領域、３はゲート絶縁膜、４はゲート電極、５は第１導電型の半導体からなる半導体領域（ベース領域）、７はソース電極に接続される第２導電型のソース領域、８はドレイン電極に接続される第２導電型の高濃度のドレイン領域である。ウエル領域２とベース領域５とのＰＮ接合は半導体基体の上面で終端しており、この上面がゲート絶縁膜３で覆われ、その上にゲート電極４が配されている。
【００４５】
これらの領域によりＤＭＯＳトランジスタ２０が形成されている。
【００４６】
スイッチ素子としてのＤＭＯＳトランジスタ２０は、予め十分深く形成したウエル領域２内にベース領域５を形成する。このウエル領域２とベース領域５は、それぞれ絶縁ゲート型電界効果トランジスタにおけるドレインとチャネルの役割を果たす。この構成は、通常の構成、つまり、チャネルとなる領域内に不純物を導入してドレインを形成して得られる構成ではなく、ドレインとなる領域内に不純物を導入してチャネルとなるベース領域を形成する構成であることから、ドレインのＮ型不純物濃度をチャネルのＰ型不純物濃度より低く設定することが可能である。
【００４７】
トランジスタの耐圧はこのドレインの耐圧で決定され、その耐圧は通常、ドレインの不純物濃度が低いほど、ドレインの深さが深いほど高くなる。このため、ＤＭＯＳトランジスタによれば、定格電圧を高く設定でき、大電流を流すことができ、高速動作を実現できる。
【００４８】
また、このＤＭＯＳトランジスタ２０の実効チャネル長は、ベース領域５とソース領域７との横方向拡散量の差で決定される。この横方向拡散量は物理的係数に基づき決定されるため、実効チャネル長は、比較的短く設定でき、オン抵抗を低減することができる。このオン抵抗の低減は、単位寸法における電流の量を大きくすることにつながり、高速動作、省エネルギー、および高集積化が可能となる。
【００４９】
また、このベース領域５とソース領域７はどちらもゲート電極４をマスクとしたイオンの導入により自己整合的（セルフアライン）に形成することができる。このため、実効チャンネル長に、アライメントによる寸法差を生じることがなく、トランジスタ間におけるしきい値のばらつきを抑えることができる。
【００５０】
更には、必要に応じてベース領域５の深さをウエル領域２の底よりも深くして、半導体基体１に繋がるように形成すれば、間に専用の素子分離領域を設けることなくＤＭＯＳトランジスタをアレイ状に複数並べて配置することもできる。これにより、ＤＭＯＳトランジスタアレイの占有面積を小さくすることができる。また、負荷に接続される配線のレイアウトの設計自由度が向上する。
【００５１】
図１の（ｂ）は、更にスイッチ素子を駆動するための回路中に含まれる素子としてのＭＯＳトランジスタ３０を示している。
【００５２】
ここで、符号１は第１導電型の半導体基体、１３はゲート絶縁膜、１４はゲート電極、１６は必要に応じて設けられる低濃度ドレイン領域、１７は不図示のソース電極に接続されるソース領域（第１ドープ領域）、１８はゲート電極から横方向に離れ、不図示のドレイン電極に接続される高濃度のドレイン領域である。そして、１９が半導体基体の導電型と反対導電型で且つソース領域１７よりも不純物濃度が低い低濃度ソース領域（第２ドープ領域）である。
【００５３】
このＭＯＳトランジスタ３０では、ドレインにだけ電界緩和作用のある低濃度ドレイン領域１６を設けるだけでなく、ソースにも電界緩和作用のある低濃度ソース領域１９を備え、チャネルを提供するｐ型の半導体領域（ここでは半導体基体１）と低濃度ドレイン１６（又は低濃度ソース１９）とのＰＮ接合部から、高濃度ドレイン領域１８（又は高濃度ソース領域１７）が離れ、更には、必要に応じて、ゲート電極からも離れている構造を採用している。これにより、ソース及びドレインそれぞれの耐圧を高くすることができる。また、ソースにのみ電界緩和作用のある低濃度領域１９を設けても耐圧を高めることが可能となる。
【００５４】
また、このＭＯＳトランジスタ３０は前述したＤＭＯＳトランジスタではないので、チャネル長を自由に設計できるため、任意のしきい値電圧を設定できる。
【００５５】
そして、図１に示した２つのトランジスタは、閾値、耐圧、基板電流などの特性が互いに異なるトランジスタではあるが、基体１としてシリコン基板などの共通基体を用いて一体化できる。これにより、負荷には大きな電流を流すことができる。又、スイッチ素子の耐圧を上げ、基板電流を抑えることができる。更には、スイッチ素子を駆動する回路の設計が容易になる。
【００５６】
本発明の実施形態においては、図１に示したような２種のトランジスタを用いて、例えば、図２のような回路構成を実現する。
【００５７】
図２において、４３は電気熱変換体のような負荷であり、負荷４３と低い基準電圧ＶＧＮＤＨが印加される低電位側配線４８との間には、図１に示したようなトランジスタ２０からなるスイッチ素子４１が接続される。
【００５８】
ここでは、スイッチ素子４１を駆動する回路の一例として、レベルシフト回路とＣＭＯＳ回路と論理回路とを有する回路構成を採用している。
【００５９】
スイッチ素子４１のゲートにはｐＭＯＳトランジスタ４４とｎＭＯＳトランジスタ４５を有する高電圧ＣＭＯＳ回路が接続され、このＣＭＯＳ回路の入力端子にはアンドゲートのような論理回路４６が接続されている。ＣＭＯＳ回路の高電位側には中間の基準電圧ＶＨＴを与えるレベルシフト回路が接続されている。
【００６０】
レベルシフト回路としては、図１に示したような、ＭＯＳトランジスタ３０からなるソースホロワトランジスタ４２が好ましく用いられる。このレベルシフト回路は、高電圧側配線４７により供給される高い基準電圧ＶＨから数ボルトから十数ボルト程度低い基準電圧ＶＨＴを生成する。
【００６１】
この基準電圧ＶＨＴはＣＭＯＳ回路のｐＭＯＳトランジスタ４４を介してスイッチ素子４１のゲートに印加可能である。
【００６２】
高電圧ＣＭＯＳ回路はアンドゲートのような論理回路４６により制御される。このような論理回路もまたＣＭＯＳ回路で構成できる。論理回路４６の駆動電圧ＶＤＤは基準電圧ＶＨＴより更に低い電圧であるので、この論理回路４６は低電圧ＣＭＯＳ回路で構成できるが、より好ましくは、後述する実施形態のように、低電圧ＣＭＯＳ回路で高電圧ＣＭＯＳ回路を駆動するための回路を介在させるとよい。更には、同様のレベルシフト回路により電圧ＶＨやＶＨＴから駆動電圧ＶＤＤを生成することも好ましいものである。
【００６３】
必要に応じて、高電圧ＣＭＯＳ回路のうち、少なくともｎＭＯＳトランジスタ４５としては、図１に示したものと同じ構成のＤＭＯＳトランジスタ２０を用いるとよい。
【００６４】
加えて、高電圧ＣＭＯＳ回路のｐＭＯＳトランジスタ４４も、チャネル・ドレイン間の耐圧を高くすることが望ましい。このために、ｐＭＯＳトランジスタ４４としては、図１に示したようなｎＭＯＳトランジスタ３０のソース、ドレイン、チャンネルの導電型を逆にした構成のｐＭＯＳトランジスタを用いることが好ましい。
【００６５】
又、アンドゲートのような論理回路４６は、ＤＭＯＳトランジスタではなく、トランジスタ３０と同じ構成のトランジスタや、それらとは異なる、低濃度領域（電界緩和領域）の無い一般的なＭＯＳトランジスタでも構成できる。
【００６６】
更に、高電圧ＣＭＯＳ回路のｐＭＯＳトランジスタ４４と、論理回路４６のｐＭＯＳトランジスタとを、それぞれ分離された別々のＮ型ウエル内に形成し、ウエル電位を別々の電位に保持することが好ましいものである。
【００６７】
このように、レベルシフト回路のソースホロワトランジスタ４２のソースが低不純物濃度の領域１９を具備していることにより、ソースとウエル間に１５Ｖ或いはそれ以上の逆バイアス電圧がかかっても、ソースホロワトランジスタのソースがブレークダウンして不具合を起こすことはない。
【００６８】
以上詳述したとおり、耐圧というと、ついドレイン耐圧に目が向けられるが、本発明によれば、ソース耐圧を高くすることにより、信頼性の高い半導体装置を提供できるのである。
【００６９】
本実施形態においては、必要に応じて、スイッチ素子４１としてＤＭＯＳトランジスタを用い、スイッチ素子４１を駆動するための回路には、その少なくとも一部に、該ＤＭＯＳトランジスタとは特性（閾値、耐圧、基板電流などから選択される少なくとも一種）の異なる非ＤＭＯＳトランジスタを用いることにより、負荷に、大電流を流すことができ、高耐圧で高速駆動、省エネルギー、高集積化可能な、絶縁ゲート型トランジスタを含む高性能な半導体装置を提供できる。
【００７０】
また、低濃度領域１６、１９を、ウエル領域２と同じ深さにすれば、これら低濃度領域１６、１９とウエル領域２とは同じ工程で形成することが可能である。
【００７１】
こうして得られた半導体装置を用いて作製した液体吐出ヘッドは、上記半導体装置と、前記半導体装置のスイッチ素子に接続された負荷としての電気熱変換体と、インクなどの液体を吐出する吐出口とを備えることになる。そして、電気熱変換体の発熱量を増やしつつ消費電力を押えるためには、電気熱変換体の抵抗値を上げて、その駆動電圧（ＶＨ）を上げることが好ましい。従って、本発明は、このような負荷の駆動に好ましく用いられる。
【００７２】
（実施形態１）
次に、本発明の実施の形態１について図面を参照して説明する。スイッチ素子およびソースホロワトランジスタの断面構造は図１に示したものと同じである。
【００７３】
そして、図１に示した特性の異なる２種類のトランジスタ２０、３０は、基体１をシリコン基板などの共通基体を用いて一体化され、さらに、図２のような負荷と共に一体化した集積回路を構成している。
【００７４】
図２において、負荷４３は抵抗値がＲＨである電気熱変換体であり、その低電位側配線４８には、ＤＭＯＳトランジスタ２０がスイッチ素子４１として接続されている。ＣＭＯＳインバータの高電位側の基準電圧ＶＨＴを与えるレベルシフト用のソースホロワトランジスタ４２には、ＭＯＳトランジスタ３０が用いられている。論理回路を構成するトランジスタは、図１とは異なる低濃度領域（電界緩和領域）のない一般的なＭＯＳトランジスタで構成する。
【００７５】
ＣＭＯＳインバータ回路のｐＭＯＳトランジスタ４４は、低濃度ドレイン領域（電界緩和ドレイン領域）を備えたＭＯＳトランジスタで構成する。
【００７６】
ＣＭＯＳインバータ回路のｎＭＯＳトランジスタ４５は、ＤＭＯＳトランジスタで構成する。
【００７７】
図３は一つのスイッチ素子４１として用いられる一つのＤＭＯＳトランジスタのより好適な例の断面を示している。
【００７８】
スイッチ素子４１としては、好ましくは図３に示すように、同一基板上にソースとドレインを交互に配置した構成のＤＭＯＳトランジスタを採用するとよい。この構成では、複数のＤＭＯＳトランジスタを並列に接続した構成と等価になり、受動素子である負荷４３に流す電流を大きくすることができるからである。
【００７９】
図４は、複数の負荷を選択的に駆動できる回路の概略を示しており、ここでは３つのユニットに対応する部分が図示されている。各ユニットは、負荷４３と、これに電流を流すスイッチ素子４１と、スイッチ素子４１を駆動するためのスイッチを含む。
【００８０】
図２を参照して説明したとおり、スイッチ素子４１の制御電極であるゲートに中間レベルの駆動電圧ＶＨＴが供給されると、スイッチ素子４１がオンして、それに接続された負荷４３に電流が流れる。
【００８１】
これにより、ユニットを半導体基板上にアレイ状に配置すれば、熱を利用した記録装置として使用することができる。
【００８２】
次に、本実施形態による半導体装置の製造工程を示す。
【００８３】
図５（ａ）〜（ｅ）は、本発明に用いられる半導体装置の製造工程毎の断面図である。図５（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２を形成する。このｎ型のウエル領域２はｐ型半導体基体１上にイオン注入法等を用いて、選択的に形成する。また、ｎ型のウエル領域２をｐ型半導体基体１全面にエピタキシャル成長法を用いて形成して、ｐ型のウエル領域を選択的に形成することも可能である。
【００８４】
次に図５（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍのゲート酸化膜３を成長させ、ゲート酸化膜３上に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン注入法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりトランジスタのゲート電極４、１４が形成できる。この際、第１のゲート電極４は第１のｎ型のウエル領域２上に形成し、第２のゲート電極４はＰ型の半導体基体１の表面上に形成する。
【００８５】
次に図５（ｃ）に示すように、不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃、６０分の熱処理を行ない、ウエル領域２中にベース領域５を形成する。この熱処理は、ＤＭＯＳトランジスタ２０のチャネル領域を決定することになるため、ウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。
【００８６】
次に図５（ｄ）に示すように、不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極１４をマスクとして、選択的にｎ型の不純物、例えばリンをイオン注入し、ゲート電極１４の左右端部に整合したライトドープの低濃度ドレイン領域１６とライトドープの低濃度ソース領域１９を形成する。この領域１６、１９はＭＯＳトランジスタ３０の耐圧とオン抵抗を決定する主要素となっている。そのため、この際所望の濃度と深さを得るために、電気炉で例えば１０００℃で、３０分の熱処理を行なっても良い。
【００８７】
次に図５（ｅ）に示すように、ＤＭＯＳトランジスタの第１のソース領域７、高濃度ドレイン領域８、ｎＭＯＳトランジスタのソース領域１７、高濃度ドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうちソース領域７をゲート電極をマスクにしたイオン注入により形成することで、ソース領域７をゲート電極に自己整合させることができる。
【００８８】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、高濃度のソース及びドレイン領域７、８、１７、１８上、更にはゲート電極４、１４上にコンタクトを開口し、そこに導電体を堆積し、パターニングすることにより、配線部を作り集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製するときに、負荷４３としての電気熱変換体を形成することができる。
【００８９】
ここで、ＭＯＳトランジスタ３０は、ＤＭＯＳトランジスタ２０に比して、オン抵抗は高くても支障ない。これは大電流を流す必要がないためである。また、動作耐圧もある程度確保されていれば支障ない。そのため、ライトドープの領域１６、１９を形成する際のイオン打込量は、高濃度ドレイン領域１８や高濃度ソース領域１７の１／１０〜１／１００００程度が適当で、またその深さもベース領域５の２／３〜１／１０程度で十分である。
【００９０】
また、高濃度ドレイン領域１８はゲート電極１４から距離ｄ１を空けて形成する。この距離ｄ１はＤＭＯＳトランジスタ２０とのバランスから一定ではないが、１．０μｍ〜５．０μｍ程度が適当である。ソースもドレインと対称に作ることができる。
【００９１】
このようにして作成されたＤＭＯＳトランジスタのＶＤＳ−ＩＤ（ドレイン電圧−ドレイン電流）特性と、ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特性、ＶＧ−ＡＢＳＩＷ（ゲート電圧−ウェハ電流の絶対値）特性の代表例を図６（ａ），（ｂ）に示し、同様にＭＯＳトランジスタのＶＤＳ−ＩＤ特性と、ＶＧ−ＩＤ，ＡＢＳＩＷ特性の代表例を図７（ａ），（ｂ）に示す。このようにＭＩＳ型電界効果トランジスタの動作範囲は負荷抵抗Ｒにより制御され、またその動作耐圧はＡＢＳＩＷで表せる基板（ウェハ）電流値の動作範囲内での最大値により決定される。
【００９２】
（第２の実施の形態）
本実施形態は、前述した実施形態において、スイッチ素子を構成するＤＭＯＳトランジスタの構成を変更したものである。それ以外の構成は前述した実施形態と同じである。
【００９３】
図８は、スイッチ素子アレイの部分の断面を示している。ここで用いられているＤＭＯＳトランジスタ２１は、ウエル領域２を横方向に完全に分離するべく、ベース領域５を、基板のＰ型領域に到達するように、深く形成している。この構造のため、自ずから、各セグメントの各ドレインを個々に電気的に分離できる。
【００９４】
したがって、図３の構成のように、隣接ユニット間に、専用の素子分離領域を必要としないので、占有面積が小さく、また、ＤＭＯＳトランジスタを並列に接続する場合の設計の自由度も高い。
【００９５】
図９は、本発明に係る第２の実施形態の半導体装置の製造工程を説明するための断面図である。
【００９６】
図９（ａ），（ｂ）の工程は第１の実施形態と同様なので、その後から説明する。
【００９７】
フォトレジスト（不図示）を塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃、１８０分の熱処理を行ない、ウエル領域２を電気的に分離するベース領域５を形成する（図９（ｃ））。
【００９８】
この熱処理はウエル領域２を分離するように、ベース領域５がウエル領域２より深くなるように設計することが重要であり、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。ベース領域５の不純物濃度は例えば１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３から選択できる。
【００９９】
次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行なう。そして、このフォトレジストとゲート電極１４をマスクとして、選択的にｎ型の不純物、例えばリンをイオン注入し、ゲート電極１４の左右端部に整合したライトドープのドレイン領域１６とライトドープのソース領域１９を形成する（図９（ｄ））。
【０１００】
この領域１６、１９の不純物濃度は、例えば１×１０１５／ｃｍ３〜１×１０１８／ｃｍ３から選択できる。この際、所望の濃度と深さを得るために、電気炉で例えば１０００℃で、３０分の熱処理を行なっても良い。
【０１０１】
次に図９（ｅ）に示すように、ＤＭＯＳトランジスタ２１のソース領域７、高濃度ドレイン領域８、ｎＭＯＳトランジスタの高濃度ソース領域１７、高濃度ドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうちソース領域７をゲート電極をマスクにしたイオン注入により形成することで、ソース領域７をゲート電極に自己整合させることができる。距離ｄ２は上述した距離ｄ１と同様に設計すればよく、ソースとドレインは対称に形成できる。高濃度ドレイン領域１８、高濃度ソース領域１７のＮ型不純物濃度は最表面において、例えば１×１０１８／ｃｍ３〜１×１０２２／ｃｍ３から選択できる。
【０１０２】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、高濃度のソース及びドレイン領域７、８、１７、１８上、更にはゲート電極４、１４上にコンタクトを開口し、そこに導電体を堆積し、パターニングすることにより、配線部を作り集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製するときに、負荷４３としての電気熱変換体を形成する。
【０１０３】
（第３の実施形態）
次に、本発明の更に別の実施の形態について図面を参照して説明する。図１０は、それぞれ本発明によるスイッチ素子およびソースホロワトランジスタの断面構造図であり、図１１はそれらの作製工程を説明するための模式図である。
【０１０４】
図１０のスイッチ素子としてのＤＭＯＳトランジスタ２０は、図１に示した構成と同一である。
【０１０５】
ＭＯＳトランジスタ３１は、ドレイン側に低濃度のドレイン領域１２を、ソース側に低濃度のソース領域（第２ドープ領域）１１９を備え、チャネルと低濃度の領域とのＰＮ接合から離れ、更にはゲート電極からも離れている高濃度ドレイン領域１８及び高濃度ソース領域（第１ドープ領域）１７を備えている。高濃度ドレイン領域１８はドレイン電極に接続され、高濃度ソース領域１７もソース電極に接続される。
【０１０６】
領域１２、１１９は、ＤＭＯＳトランジスタ２０のウエル領域２と同じ深さで、且つ同じ不純物濃度で構成できるので、領域１２、１１９を、ＤＭＯＳトランジスタ２０のウエル領域２と同時に形成することができる。こうして、領域１２、１９を形成しても、マスク枚数を増加させること、また製造コストを上げることはない。
【０１０７】
そして、図１０に示したｎＭＯＳトランジスタ３１は、図１０に示したＤＭＯＳトランジスタ２０と共にシリコン基板などの共通基体を用いて一体化できる。これにより、図２のような回路構成が実現できる。
【０１０８】
図１１（ａ）〜（ｄ）は、本発明に係る第３の実施形態の半導体装置の製造工程毎の断面図である。
【０１０９】
図１１（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２、１２、１１９を形成する。このｎ型のウエル領域２，１２、１１９はｐ型半導体基体１上に選択的に形成する。また、ｎ型のウエル領域２，１２、１１９となる共通のエピタキシャル層をｐ型半導体基体１全面にエピタキシャル成長法を用いて形成して、その中にｐ型のウエル領域を選択的に形成することにより、ｎ型のウエル領域２，１２、１１９を互いに離して形成することも可能である。
【０１１０】
次に図１１（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍの酸化シリコンからなるゲート絶縁膜３を成長させ、ゲート酸化膜３上に、例えばＬＰＣＶＤ法により、膜厚約３００ｎｍの多結晶シリコンを堆積する。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりＤＭＯＳトランジスタ２０の第１のゲート電極４と、オフセットＭＯＳトランジスタ３１のゲート電極１４が形成できる。この際、第１のゲート電極４は第１のｎ型のウエル領域２上に形成し、第２のゲート電極１４は第２のｎ型のウエル領域１２、１１９と半導体基体１とによるＰＮ接合が終端する表面上に形成する。
【０１１１】
次に、不図示のフォトレジストを塗布してフォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃で、６０分の熱処理を行ない、ウエル領域２中にベース領域５を形成する（図１１（ｃ））。
【０１１２】
次に図１１（ｄ）に示すように、ＤＭＯＳトランジスタのソース領域７、高濃度ドレイン領域８、ｎＭＯＳトランジスタの高濃度ソース領域１７、高濃度ドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうちソース領域７をゲート電極をマスクにしたイオン注入により形成することで、ソース領域７をゲート電極に自己整合させることができる。
【０１１３】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、高濃度のソース及びドレイン領域７、８、１７、１８上、更にはゲート電極４、１４上にコンタクトを開口し、そこに導電体を堆積し、パターニングすることにより、配線部を作り集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製するときに、負荷４３としての電気熱変換体を形成する。
【０１１４】
本実施形態によれば、図１１に示すオフセットＭＯＳトランジスタ３１の領域１２、１１９はｎ型のウエル領域で形成できるため、マスクの増加無くして、ＤＭＯＳトランジスタとｎＭＯＳトランジスタとを集積化できる。
【０１１５】
（第４の実施の形態）
本実施形態は、前述した実施形態において、スイッチ素子を構成するＤＭＯＳトランジスタの構成を変更したものである。それ以外の構成は前述した第３の実施形態と同じである。
【０１１６】
本実施形態の半導体装置のスイッチ素子アレイの部分の断面は図８に示したものと同じである。ここで用いられているＤＭＯＳトランジスタ２１は、ウエル領域２を横方向に完全に分離するべく、ベース領域５を、基板のＰ型領域に到達するように、深く形成している。この構造のため、自ずから、各セグメントの各ドレインを個々に電気的に分離できる。
【０１１７】
したがって、図３や図１１の構成のように、専用の素子分離領域を必要としないので、占有面積が小さく、また、ＤＭＯＳトランジスタを並列に接続する場合の設計の自由度も高い。
【０１１８】
図１２は、本発明に係る第４の実施形態による半導体装置の製造工程を説明するための模式的断面図である。
【０１１９】
図１２（ａ）に示すように、Ｐ型の単結晶シリコンのような半導体基板１を用意し、そこに、リンや砒素のようなＮ型不純物を導入してＮ型のウエル領域２、１２、１１９を同時形成する。
【０１２０】
図１２（ｂ）に示すように、基板の表面を酸化してゲート絶縁膜３を形成した後、ゲート電極４、１４を同じ工程で形成する。
【０１２１】
不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃で、１８０分の熱処理を行ない、ウエル領域２を電気的に分離するベース領域５を形成する。（図１２（ｃ））この熱処理はウエル領域２を分離するように、ベース領域５がウエル領域２より深くなるように設計することが重要であり、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。
【０１２２】
次に図１２（ｄ）に示すように、ソース領域７、高濃度ドレイン領域８、高濃度ソース領域１７、高濃度ドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって同時に形成する。このうち第１のソース領域７をゲート電極をマスクにしたイオン注入により形成することで、第１のソース領域７をゲート電極に自己整合させることができる。距離ｄ２は上述した距離ｄ１と同様に設計すればよい。
【０１２３】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、高濃度のソース及びドレイン領域７、８、１７、１８上、更にはゲート電極４、１４上にコンタクトを開口し、そこに導電体を堆積し、パターニングすることにより、配線部を作り集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製するときに、負荷４３としての電気熱変換体を形成する。
【０１２４】
（第５の実施形態）
本実施形態は、ＤＭＯＳトランジスタのアレイを改良したものであり、その平面構造を図１３に示す。ここでは、多数のユニットを有する半導体装置のうち２つのユニットのみをが図示されている。
【０１２５】
本実施形態では、専用の素子分離領域を介することなく隣接したＤＭＯＳトランジスタにおいて、隣接する３つのドレインを共通に接続し、それを一つの電気熱変換体となる負荷４３に接続している。
【０１２６】
ソースは全てのＤＭＯＳトランジスタで共通に接続されている。３つのドレインの両側にそれぞれゲート電極を介してソースが配されている。ソースは、ＤＭＯＳトランジスタのチャネルを提供するベース領域と短絡されている。
【０１２７】
そして、ＤＭＯＳトランジスタの配列方向における断面は、ユニット内及び隣接ユニット間のどこをとってみても、図８に示したような所定のパターンを繰り返し配列した構成となっている。
【０１２８】
ＤＭＯＳトランジスタやソースホロワ回路のｎＭＯＳトランジスタの断面構成は、前述した各実施形態と同じ構成を採用し得る。
【０１２９】
（第６の実施形態）
本実施形態による半導体装置の回路構成を図１４に示す。
【０１３０】
図１４において、４３は電気熱変換体のような負荷であり、負荷４３と低い基準電圧ＶＧＮＤＨが印加される低電位側配線４８との間には、図１３に示したようなＤＭＯＳトランジスタがスイッチ素子４１として接続される。
【０１３１】
ここでは、スイッチ素子４１を駆動する回路の一例として、レベルシフト回路４９とＣＭＯＳ回路５２と論理回路４６とを有し、更には、ラッチ５４やシフトレジスタ５５を有する回路構成を採用している。論理回路４６、ラッチ５４、シフトレジスタ５５の電源電圧は、５Ｖ、又は３．３Ｖのような低電圧である。
【０１３２】
スイッチ素子４１のゲートにはＣＭＯＳ回路５２が接続され、このＣＭＯＳ回路５２の入力端子にはアンドゲートのような論理回路４６が接続されている。ＣＭＯＳ回路５２の高電位側には中間の基準電圧ＶＨＴを与えるレベルシフト回路４９が接続されている。
【０１３３】
レベルシフト回路４９としては、図示したような、ＭＯＳトランジスタ４２のソースホロワ回路が用いられている。このレベルシフト回路４９は、高電位圧側配線４７により供給される高い基準電圧ＶＨから数ボルトから十数ボルト程度低い基準電圧ＶＨＴを生成する。
【０１３４】
この基準電圧ＶＨＴはＣＭＯＳ回路５２を介してスイッチ素子４１の制御電極（ゲート）に印加可能である。
【０１３５】
図１５は、図１４の回路の１ユニット部分の回路構成を示している。
【０１３６】
スイッチ素子としてのＤＭＯＳトランジスタは、素子分離領域を間に介することなく並んだ３つのＤＭＯＳトランジスタを並列に接続した構成となっている。
【０１３７】
レベルシフト回路４９のソースホロワトランジスタ４２のドレイン高電位側配線４７に接続され、例えば３３Ｖの電源電圧ＶＨが印加される。ソースホロワトランジスタ４２のソースは基準電圧ＶＨＴを与える配線５３に接続され、例えば１５Ｖの基準電圧を生成するようになっている。ソースホロワトランジスタ４２のｐ型のウエル（チャンネル）は低電位側配線４８に接続され、例えば０Ｖが印加される。
【０１３８】
論理回路４６の出力段には、低電圧ＣＭＯＳ回路からなるＣＭＯＳインバータ２４６が接続され、その出力は、同じく低電圧ＣＭＯＳ回路からなる次段のＣＭＯＳインバータ２８１とＣＭＯＳ回路からなるＣＭＯＳインバータ２８３に入力される。
【０１３９】
インバータ２８３の出力は、高電圧ＣＭＯＳ回路からなるＣＭＯＳインバータ２８６に入力される。
【０１４０】
インバータ２８１の出力を受けるＣＯＳ回路からなるＣＭＯＳインバータ２８２は、その出力が、インバータ２８３のソースに接続されたｐＭＯＳトランジスタ（ＭＯＳスイッチ）２８４のゲートに入力されるように構成されている。また、インバータ２８３の出力は、インバータ２８２のソースに接続されたｐＭＯＳトランジスタ２８５のゲートにも入力される。
【０１４１】
これにより、インバータ２８３にハイレベルの信号（Ｈ信号）が入力される時、ｐＭＯＳトランジスタ２８４にもＨ信号が同期して入力されるので、ｐＭＯＳトランジスタ２８４はオフ状態となる。逆にインバータ２８３にローレベルの信号（Ｌ信号）が入力される時、ｐＭＯＳトランジスタ２８４にもＬ信号が入力され、ｐＭＯＳトランジスタ２８４はオン状態となる。又、インバータ２８２にＨ信号が入力される時、ｐＭＯＳトランジスタ２８５はオフし、逆にインバータ２８２にＬ信号が入力される時、ｐＭＯＳトランジスタ２８５はオン状態となる。つまり、ｐＭＯＳトランジスタ２８４とインバータ２８３のｐＭＯＳトランジスタは同じ状態となり、ｐＭＯＳトランジスタ２８５とインバータ２８２のｐＭＯＳトランジスタは同じ状態となるように、同期して動作する。
【０１４２】
そして、入力ＩＮにＬ信号が入力されると、インバータ２４６はＨ信号を出力し、次段のインバータ２８３を介して、インバータ２８６に入力されるので、ＣＭＯＳ回路５２から１５ＶのＨ信号がスイッチ素子４１のゲートに入力されて、スイッチ素子４１はオン状態となり、負荷４３に大電流が流れる。
【０１４３】
逆に、入力ＩＮにＨ信号が入力されると、インバータ２４６はＬ信号を出力し、次段のインバータ２８３に入力される。この時、ｐＭＯＳトランジスタ２８４は、２段のインバータ２８１、２８２を通してＬ信号を受けているので、オン状態となり、インバータ２８３のｐＭＯＳトランジスタもオン状態となり、Ｈ信号をインバータ２８６に出力する。これにより、ＣＭＯＳ回路５２から０ＶのＬ信号がスイッチ素子４１のゲートに入力されて、スイッチ素子４１はオフ状態となり、負荷４３への電流供給は遮断される。
【０１４４】
このように、ｐＭＯＳトランジスタ２８４をインバータ２８３に接続し、ｐＭＯＳトランジスタ２８５、インバータ２８２、インバータ２８１からなる回路によって、ｐＭＯＳトランジスタ２８４とインバータ２８３のｐＭＯＳトランジスタが同時にオン又はオフ状態となるように制御することによって、低電圧ＣＭＯＳインバータ２４６からの低電圧信号を受けて、高電圧ＣＭＯＳインバータ２８６に高電圧信号を出力する電圧変換回路が構成されている。
【０１４５】
ここで、電圧変換回路としては、ＣＭＯＳインバータ２８３と、ＣＭＯＳインバータ２８３を構成しているｐＭＯＳトランジスタのソースに、該ｐＭＯＳトランジスタと同期してオン又はオフ状態となるｐＭＯＳトランジスタ２８４を接続したが、これに限定されることはなく、電圧変換回路としては、ＣＭＯＳインバータ２８３のｐＭＯＳトランジスタが複数のゲート電極を有しているダブルゲート、またはトリプルゲートＭＯＳトランジスタであってもよい。この場合の回路図は図１５と同じであり、該複数のゲートには、同位相（インバータを通過することによる若干の遅延があっても同位相と見なす。）の信号が入力される。
【０１４６】
こうして、駆動電圧の低い低電圧ＣＭＯＳ回路２４６で、駆動電圧の高い高電圧ＣＭＯＳ回路２８６を良好に駆動制御することができる。
【０１４７】
図１６は、図１５に示した回路を実現する半導体装置の断面図である。
【０１４８】
負荷４３は、例えば、Ｐ型の半導体基体１の表面に設けられたフィールド絶縁膜６４、層間絶縁膜６７、６９の上に形成された、発熱抵抗層７５と一対の電極７４を有する薄膜電気熱変換体である。その表面には保護層７０が形成されている。
【０１４９】
スイッチ素子４１は、図８に示したような、Ｐ型のベース領域５がＮ型の領域２よりも深く形成されているＤＭＯＳトランジスタであり、これにより専用の素子分離領域は形成されていない。ここでは、ドレイン側の耐圧をより一層向上させるために、フィールド絶縁膜６４をゲート電極４のドレイン側下方に形成している。又、Ｎ型のソース領域７とＰ型のベース領域５とを短絡させるために、ソース電極７２の下方にＰ型の高不純物濃度領域７３がソース領域７より深くなるように形成されている。
【０１５０】
高電圧ソース接地ＣＭＯＳインバータ２８６は、スイッチ素子４１と同様のＤＭＯＳトランジスタからなるｎＭＯＳトランジスタ２４５と、ｐＭＯＳトランジスタ２４４からなる。ｐＭＯＳトランジスタ２４４は、ソース及びドレインにそれぞれＰ型の低不純物濃度領域６１Ａと、その中に形成されたＰ型の高不純物濃度領域６１とを有していて、少なくともドレイン耐圧が高くブレークダウンし難い構成になっている。
【０１５１】
低電圧ＣＭＯＳインバータ２４６は、トランジスタ２４４と同じような構成のｐＭＯＳトランジスタと、ｎＭＯＳトランジスタからなる。ここでは、高耐圧は要求されないが、微細加工した場合の電界集中と緩和するために、低不純物濃度領域６０Ａ、６１Ａを有している。
【０１５２】
ソースホロワトランジスタ４２は、ソース及びドレインの両方がそれぞれ、Ｎ型の低不純物濃度領域６０Ａと、その中に形成されたＮ型の高不純物濃度領域６０とを有していて、ソース耐圧及びドレイン耐圧が共に高く、ブレークダウンし難い構成になっている。図１０のように、低不純物濃度領域６１Ａとしては、Ｎウエル２、６２と同時に形成した領域を用いることもできる。
【０１５３】
尚、トランジスタ２４４のＮウエル６２の電位は、ＣＭＯインバータ２４６のＮウエル６２の電位とは異なるように、不図示の位置にてウエルコンタクトがとられている。
【０１５４】
図１５のＣＭＯＳ回路５２を構成する他のｐＭＯＳトランジスタとしては、トランジスタ２４４と同じ構成を採用することができる。図１５のＣＭＯＳ回路５２を構成する他のｎＭＯＳトランジスタとしては、トランジスタ２４５と同じＤＭＯＳトランジスタの構成を採用することもできる。
【０１５５】
図１６に示した半導体装置の製造工程は以下のとおりである。
【０１５６】
低濃度のＰ型の単結晶シリコンなどからなる半導体基体１を用意する。
【０１５７】
リンや砒素のようなＮ型不純物を半導体基体１の所定の部分に導入して、ＤＭＯＳトランジスタの低濃度ドレイン２及びｐＭＯＳトランジスタのＮ型ウエル６２となる半導体領域を同時に形成する。
【０１５８】
半導体基体１の表面に比較的厚い酸化シリコンなどからなるフィールド絶縁膜６４を形成する。このフィールド絶縁膜６４はＤＭＯＳトランジスタのドレイン側のゲート絶縁膜として機能し、又、ＣＭＯＳトランジスタなどの素子分離領域としても機能する。
【０１５９】
比較的薄い酸化シリコンなどからなるゲート絶縁膜６３を形成した後、多結晶シリコンなどからなる電極材料を堆積させ、パターニングしてゲート電極４、６５、６６を形成する。
【０１６０】
ＤＭＯＳトランジスタのソースを形成すべき部分に、ゲート電極４をイオン注入マスクとして利用して、ボロンのようなＰ型不純物のイオン打ち込みを行い、熱処理して、Ｎ型の半導体領域２を貫通するようにＰ型のベース領域５を形成する。続いて、ｐＭＯＳトランジスタを形成すべき領域、及びＤＭＯＳトランジスタを形成すべき領域をホトレジストマスクで覆い、ゲート電極６５及びフィールド絶縁膜６４をイオン注入マスクとして利用して、ｎＭＯＳトランジスタ４２などのソース・ドレインとなる部分にリンや砒素のようなＮ型不純物のイオン打ち込みを行い、熱処理して、低濃度のＮ型半導体領域６０Ａを形成する。
【０１６１】
続いて、ｐＭＯＳトランジスタを形成すべき領域を形成すべき領域をホトレジストマスクで覆い、ゲート電極４及びフィールド絶縁膜６４をイオン注入マスクとして利用して、ＤＭＯＳトランジスタ４１、２４５のソース・ドレイン、及びｎＭＯＳトランジスタ４２などのソース・ドレインとなる部分にリンや砒素のようなＮ型不純物のイオン打ち込みを行い、熱処理して、高濃度のＮ型半導体領域６０を形成する。
【０１６２】
所定の部分をホトレジストマスクで覆い、ゲート電極６６をイオン注入マスクとして利用して、ｐＭＯＳトランジスタ２４４などのソース・ドレインとなる部分にボロンのようなＰ型不純物のイオン打ち込みを行い、熱処理して、低濃度のＰ型半導体領域６１Ａを形成する。
【０１６３】
更に、ｐＭＯＳトランジスタの低不純物濃度領域６１Ａの中と、ＤＭＯＳトランジスタのソース領域７の一部７３にボロンのようなＰ型不純物のイオン打ち込みを行い、熱処理して、高濃度のＰ型半導体領域６１、７３を形成する。この時、ＤＭＯＳトランジスタ部分では、Ｐ型半導体領域７３がソース領域７のＰＮ接合を突き破るように形成する。
【０１６４】
リンやボロンをドープした酸化シリコンなどからなる絶縁膜６７を堆積し、ソースやドレインやゲートなどの上の部分をエッチングして所定の位置にコンタクトホールを形成する。
【０１６５】
ＤＭＯＳトランジスタのソース電極７２、ドレイン電極７１、ＭＯＳトランジスタのソース・ドレイン電極６８を形成するために、銅を含むアルミニウムのような導電体を堆積して、所定の配線形状にパターニングする。
【０１６６】
酸化シリコンなどからなる第１の層間絶縁膜６９を堆積させ、処置の位置にスルーホールを形成する。
【０１６７】
負荷としての電気熱変換体４３の発熱抵抗層７５を形成するために、硼化ハフニウム、窒化珪素タンタル、タンタルアルミニウムなどを堆積させ、続いて、銅を含むアルミニウムのような導電体を堆積する。所定の配線形状に導電体７４と発熱抵抗層７５をドライエッチングによりパターニングしてから、発熱部となる部分の導電体７４をウエットエッチングにより選択的に除去する。
【０１６８】
窒化シリコンなどからなる保護層７０を堆積させる。又、必要に応じて、保護層７０の上にタンタルや白金などの耐キャビテーション層を形成してもよい。
【０１６９】
こうして、図１６に示したような断面構造の半導体装置が得られる。
【０１７０】
本実施形態では、フィールド絶縁膜を利用して、ドレイン側のゲート電極を半導体基体から縦方向に離すとともに、セルフアラインで形成する高濃度ドレイン領域の端部をベース領域５から横方向に離している。こうして、ＤＭＯＳトランジスタのドレイン側の耐圧をより一層向上させている。
【０１７１】
また、ｐＭＯＳトランジスタのＮウエルとなる半導体領域６２を、ＤＭＯＳトランジスタの低濃度ドレインとなる半導体領域２と同一の工程にて形成することにより、ＣＭＯＳ回路の製造コストを抑制している。
【０１７２】
もちろん、ＤＭＯＳトランジスタとしては、フィールド絶縁膜を利用せずに、図８のような構成を採用することも可能である。
【０１７３】
（第７の実施形態）
本実施例はレベルシフト回路のソースホロワトランジスタのゲート−ソース間電圧が変動するという課題に着目した回路構成である。図２３は電源電圧ＶＨから適当な電圧を得るためのレベルシフト回路の回路例であり、ソースフォロアトランジスタ４２のゲート−ソース間電圧変動の出力電圧Ｖ５３への影響を低減したものである。図１４の回路例の場合、出力電圧Ｖ５３は
【外１】
0004125153.tif 000002
・・・（１）
（但し、Ｒａ１：Ｒａ１の抵抗値  Ｒａ２：Ｒａ２の抵抗値  Ｖｇｓ：４２のゲート−ソース間電圧）で表され、ソースフォロアトランジスタ４２のＶｇｓ変動が直接Ｖ５３に影響する。
【０１７４】
これに対し、図２３の回路構成は、抵抗Ｒ１とＲ２の間にダイオード接続したトランジスタ３０１を挿入し、そのゲート及び、ドレインをソースフォロア４２のゲートに接続しており、この場合の出力電圧Ｖ５３は
【外２】
0004125153.tif 000003
・・・（２）
（但し、Ｖｇｓ３０１：３０１のゲート−ソース間電圧）
で表され、Ｖｇｓ４２＝Ｖｇｓ３０１となるようにすると、ソースフォロアトランジスタ４２のゲート−ソース間電圧変動の影響は無く、トランジスタ３０１のゲート−ソース間電圧変動の影響はＲａ２／（Ｒａ１＋Ｒａ２）に低減される。このような回路構成によれば、ソースホロワで構成されたレベルシフト回路全般においてゲート−ソース間の電圧変動の影響を低減することが可能となる。加えてソースホロワトランジスタのソースが耐圧を向上させた構成となっていると更に好ましいものである。
【０１７５】
（第８の実施形態）
本実施形態は電源電圧ＶＨの変動による出力電圧Ｖ５３への影響という課題に着目した回路構成となっている。本実施形態による半導体装置の回路構成を図２４に示す。図２４は電源電圧ＶＨから適当な電圧を得るためのレベルシフト回路の回路例であり、Ｒａ１、Ｒａ３、４２、３０１の構成までは図２３と同様であるが、異なる点はＲａ２の変わりに、ダイオード接続したトランジスタ３０２〜（３０１＋Ｎ）を複数（Ｎ）個直列に接続している点である。この複数のトランジスタを直列に接続している回路がソースホロワトランジスタ４２のゲートへ印加する電圧を確定する回路となる。図２４の回路構成の場合、出力電圧Ｖ５３は
Ｖ５３＝Ｖｇｓ３０２＋・・・＋Ｖｇｓ（３０１＋Ｎ）  ・・・（３）
で求められる。従って、設定すべき出力電圧は、ほぼ接続するトランジスタの個数で決まるので、電源電圧ＶＨの変動による出力電圧の変動を小さくする事ができる。ここで、ＶＨ電圧が変動した場合を考えると、抵抗Ｒ２を流れる電流が変動する。これによるＶｇｓの変動分ΔＶｇｓは
【外３】
0004125153.tif 000004
（Ｉ２はＲ２を流れる電流）に比例するので、出力電圧の変動分ΔＶ５３も
【外４】
0004125153.tif 000005
に比例するために第７の実施形態と比較して更に好ましい。
【０１７６】
このような回路構成によれば、ソースホロワで構成されたレベルシフト回路全般において電源電圧ＶＨの変動の影響を低減することが可能となる。加えてソースホロワトランジスタのソースが耐圧を向上させた構成となっていると更に好ましいものである。
【０１７７】
（第９の実施形態）
本実施形態は第７，８の実施形態において述べた課題両方に着目した回路構成である。図２５は電源電圧ＶＨから適当な電圧を得るためのレベルシフト回路の回路例であり、電源電圧ＶＨの変動及び、トランジスタのゲート−ソース間電圧Ｖｇｓの変動による出力電圧Ｖ５３への影響を小さくしたものである。
【０１７８】
図２５において、抵抗Ｒａ１、Ｒａ３、４２、３０１、までの構成は図２４と同様であるが、（３０２〜３０１＋Ｍ）（Ｎ＞Ｍ）とし、抵抗Ｒａ２、を（３０１＋Ｍ）にさらに直列に接続している点で異なる。この複数の直列接続されたトランジスタと抵抗Ｒａ２が電圧を確定する回路となる。本実施形態においては、トランジスタの個数ＭおよびＲ３に関しては、ＶＨの変動、及び、Ｖｇｓの変動を考慮して、変動が最小となるように設定する。
【０１７９】
ここで、出力電圧Ｖ５３を求めると、
【外５】
0004125153.tif 000006
・・・（４）
で表される。トランジスタのゲートー−ソース間電圧が製造プロセス上一様にΔＶｇｓ変動した場合の出力電圧Ｖ５３の変動値ΔＶ５３を考えた場合に（２）（３）（４）より、
【外６】
0004125153.tif 000007
・・・（５）
【外７】
0004125153.tif 000008
・・・（６）
が成立するようにＲａ２とＭを決めればよい。
【０１８０】
（第１０の実施形態）
本実施形態による半導体装置の回路構成を図２６に示す。図２６は電源電圧ＶＨから適当な電圧を得るためのレベルシフト回路の回路例であり、電源電圧ＶＨの変動及び、トランジスタのゲート−ソース間電圧Ｖｇｓの変動による出力電圧Ｖ５３への影響を小さくしたものである。図２６において、抵抗Ｒａ１、Ｒａ２、Ｒａ３、４２、３０１〜（３０１＋Ｍ）までの構成は図２５と同様であるが、さらにダイオードＤｉ１を抵抗Ｒａ２に直列に接続した点で異なる。本実施形態では、ダイオードＤｉ１をふくめて電圧確定回路となる。図２６において、ダイオード両端電圧ＶＦ≒０．７Ｖであり、ＭＯＳトランジスタのＶｔｈバラツキよりも安定している事は一般的であり、また、ＶＦ∝ｌｎ（Ｉ）（Ｉ：ダイオードに流れる電流）である為、ＶＦの変動はＭＯＳトランジスタをダイオード接続した場合の変動よりも小さい。
出力電圧Ｖ５３は
【外８】
0004125153.tif 000009
・・・（７）
で、表され、ＶＦを追加した事により、トランジスタの個数Ｍを少なくするか、Ｒａ２の抵抗値を小さくする事ができ、図２５よりも、ＶＨ及び、Ｖｇｓの変動による出力電圧Ｖ５３の変動を小さくする事が出来る。ここでは、ダイオードが１つの場合を説明したが、接続されるダイオードは複数個でもよい。また、ここでは、図２５にダイオードを追加した例を述べたが、図２３、図２４の回路例に同様にダイオードを追加してもよい。
【０１８１】
（第１１の実施形態）
本実施形態による半導体装置の回路構成を図２７に示す。図２７は電源電圧ＶＨから適当な電圧を得るためのレベルシフト回路の回路例であり、電源電圧ＶＨの変動及び、トランジスタのゲート−ソース間電圧Ｖｇｓの変動による出力電圧Ｖ５３への影響を小さくしたものである。図２７において、抵抗Ｒａ１、４２、３０２〜（３０１＋Ｎ）までの構成は図２４と同様であるが、出力のソースフォロア４２の負荷を、抵抗Ｒａ３の変わりに、（３０１＋Ｎ）のゲート及びドレインにゲートが接続されている、いわゆるカレントミラー構成のトランジスタ（３０２＋Ｎ）とした点で異なる。図２４においては、４２のＶｇｓと３０１のＶｇｓを同じにする事で、４２のゲート−ソース間電圧のバラツキによる出力電圧Ｖ５３の変動をキャンセルしているが、その場合、
（４２のＷ／Ｌ）：（３０１のＷ／Ｌ）＝Ｉ４２：Ｉ３０１    ・・・（８）
（但し、Ｗ：トランジスタのゲート幅  Ｌ：トランジスタのゲート長  Ｉ４２：４２のドレイン電流  Ｉ３０１：３０１のドレイン電流）
となるように電流値を設定する必要がある。
【０１８２】
しかしながら、図２３の構成の場合、ダイオード接続したトランジスタのＩ−Ｖ特性と、抵抗のＩ−Ｖ特性は異なり、電流値を合わせる事が困難な場合がある。また、例え定常状態で、Ｉ４２と、Ｉ３０１の比率を合わせたとしても、ＶＨやトランジスタの閾値電圧が変動した場合、Ｉ４２、Ｉ３０１の比率は異なる場合がある。そこで、図２７の回路構成にする事で、
（４２のＷ／Ｌ）：（３０１のＷ／Ｌ）＝Ｉ４２：Ｉ３０１＝｛（３０１＋Ｎ）のＷ／Ｌ｝：｛（３０２＋Ｎ）のＷ／Ｌ｝・・・（９）
となり、Ｉ４２、Ｉ３０１の比率を（３０１＋Ｎ）と、（３０２＋Ｎ）のＷ／Ｌによって容易に設定する事ができ、ＶＨやトランジスタの閾値が変動した場合でも、Ｉ４２、Ｉ３０１の比率は変化する事はなく更に好ましい。従って、ＶＨ及びトランジスタの閾値が変化した場合でも、Ｔ１のＶｇｓの変動はキャンセルされて、安定した電圧を出力する事ができる。
【０１８３】
また、本発明は図２４の回路例に適用した例を述べているが、図２５、図２６、図２７の回路例にも同様に適用する事は可能である。
【０１８４】
（液体吐出装置）
本発明の実施形態による液体吐出ヘッドは、上述した各実施形態による半導体装置の絶縁層上に発熱抵抗層とを有する発熱抵抗体を形成し、吐出口やそれに連通する液路を形成するために、成形樹脂やフィルムなどからなる天板などの吐出口形成部材を組合わせれば作製できる。そして、容器を接続して、プリンター本体に搭載し、本体の電源回路から電源電圧を、画像処理回路から画像データをヘッドに供給すれば、すればインクジェットプリンタとして動作することになる。
【０１８５】
図１７は、本発明の液体吐出ヘッドの一実施形態を説明するための図であり、液体吐出ヘッドの一部分を示している。
【０１８６】
図２や図１４に示した回路が作製された素子基体１５２上には、電流が流れる電気信号を受けることで熱を発生し、その熱によって発生する気泡によって吐出口１５３からインクを吐出するための電気熱変換素子１４１が複数列状に配されている。この電気熱変換素子のそれぞれには、各電気熱変換素子を駆動するための電気信号を供給する配線電極１５４が設けられており、配線電極の一端側は前述した後述するスイッチ素子４１に電気的に接続されている。
【０１８７】
電気熱変換体１４１に対向する位置に設けられた吐出口１５３へインクを供給するための流路１５５がそれぞれの吐出口１５３に対応して設けられている。これらの吐出口１５３および流路１５５を構成する壁が溝付き部材１５６に設けられており、これらの溝付き部材１５６を前述の素子基体１５２に接続することで流路１５５と複数の流路にインクを供給するための共通液室１５７が設けられている。
【０１８８】
図１７は発明の素子基体１５２を組み込んだ液体吐出ヘッドの構造を示すもので、枠体１５８に素子基体１５２が組み込まれている。この素子基体上には前述のような吐出口１５３や流路１５５を構成する部材１５６が取り付けられている。そして、装置側からの電気信号を受け取るためのコンタクトパッド１５９が設けられており、フレキシブルプリント配線基板１６０を介して素子基体１５２に、装置本体の制御器から各種駆動信号となる電気信号が供給される。
【０１８９】
図１８は本発明の液体吐出ヘッドが適用される液体吐出装置の一実施形態を説明するためのものであり、インクジェット記録装置ＩＪＲＡの概観を示している。
【０１９０】
駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５０１１、５００９を介して回転するリードスクリュー５００５の線溝５００４に対して係合するキャリッジＨＣは、ピン（不図示）を有し、矢印ａ、ｂ方向に往復移動される。
【０１９１】
５００２は紙押え板であり、キャリッジ移動方向にわたって紙を記録媒体搬送手段であるプラテン５０００に対して押圧する。５００７、５００８はフォトカプラでキャリッジのレバー５００６のこの域での存在を確認してモータ５０１３の回転方向切換等を行うためのホームポジション検知手段である。５０１６は記録ヘッドの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引手段でキャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらは支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることはいうまでもない。又、５０１２は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。
【０１９２】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側領域にきたときにリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されているが、周知のタイミングで所望の作動を行うようにすれば、本例には何れも適用できる。上述における各構成は単独でも複合的に見ても優れた発明であり、本発明にとって好ましい構成例を示している。
【０１９３】
尚、本装置は、電源電圧や画像信号や駆動制御信号などを素子基体１５２に供給するための電気回路からなる制御器駆動信号供給手段（不図示）を有している。
【０１９４】
以上、説明した各種実施形態においては、導電型と電位をそれぞれ逆にしても同機能を実現できることは、半導体分野の当業者であれば、容易に理解できるであろう。
【０１９５】
又、本発明は、上述した各種実施形態に限定されるものではなく、上述した課題を解決できるものであれば、本発明の各構成要件を代替物や均等物に置換できることは明らかである。
【０１９６】
【発明の効果】
以上説明したように、本発明によれば、スイッチ素子の制御電極に供給される電圧を生成するソースホロワトランジスタのソースが低不純物濃度の半導体からなるドープ領域を有することにより、ソースの耐圧特性が格段に向上し、スイッチ素子の電流供給能力を高めた信頼性の高い半導体装置を提供できる。
【図面の簡単な説明】
【図１】（ａ）は本発明に用いられるスイッチ素子、（ｂ）は本発明に用いられる駆動回路素子の断面構造図。
【図２】本発明の一実施形態による半導体装置の回路図。
【図３】本発明に用いられる一つのスイッチ素子の断面構造図。
【図４】本発明の一実施形態による半導体装置の動作を説明するための図。
【図５】（ａ）〜（ｅ）は、本発明の第１の実施形態による半導体装置の製造工程を示す断面図。
【図６】（ａ），（ｂ）は本発明に用いられるＤＭＯＳトランジスタの電気特性を示す図。
【図７】（ａ），（ｂ）は本発明に用いられるＭＯＳトランジスタの電気特性を示す図。
【図８】本発明に用いられるＤＭＯＳトランジスタの断面構造図。
【図９】（ａ）〜（ｅ）は、本発明の第２の実施形態による半導体装置の製造工程を示す断面図。
【図１０】（ａ）は本発明に用いられるスイッチ素子、（ｂ）は本発明に用いられる駆動回路素子の断面構造図。
【図１１】（ａ）〜（ｄ）は、本発明の第３の実施形態による半導体装置の製造工程を示す断面図。
【図１２】（ａ）〜（ｄ）は、本発明の第４の実施形態による半導体装置の製造工程を示す断面図。
【図１３】本発明の第５の実施形態による半導体装置のスイッチ素子の上面図。
【図１４】本発明の第６の実施形態による半導体装置の回路図。
【図１５】本発明の第６の実施形態による半導体装置の回路図。
【図１６】本発明の第６の実施形態による半導体装置の製造工程を示す断面図。
【図１７】本発明の一実施形態による液体吐出ヘッドの一部を示す図。
【図１８】本発明の一実施形態による液体吐出ヘッドの外観を示す図。
【図１９】本発明の一実施形態による液体吐出装置を示す図。
【図２０】従来の記録ヘッドの模式的断面図。
【図２１】記録ヘッドの模式的断面図。
【図２２】負荷に電流を流す回路の回路図。
【図２３】本発明の第７の実施形態による半導体装置の回路図。
【図２４】本発明の第８の実施形態による半導体装置の回路図。
【図２５】本発明の第９の実施形態による半導体装置の回路図。
【図２６】本発明の第１０の実施形態による半導体装置の回路図。
【図２７】本発明の第１１の実施形態による半導体装置の回路図。
【符号の説明】
１  半導体基体
２  ウエル領域
３、１３  ゲート絶縁膜
４、１４  ゲート電極
５  ベース領域（半導体領域）
７  ソース領域
８、１８  高濃度ドレイン領域
１６  低濃度ドレイン領域
１７  高濃度ソース領域（第１ドープ領域）
１８  高濃度ドレイン領域
１９  低濃度ソース領域（第２ドープ領域）
４１  スイッチ素子
４２  ソースホロワトランジスタ
４３  負荷
【図１】
0004125153.tif 000010
【図２】
0004125153.tif 000011
【図３】
0004125153.tif 000012
【図４】
0004125153.tif 000013
【図５】
0004125153.tif 000014
【図６】
0004125153.tif 000015
【図７】
0004125153.tif 000016
【図８】
0004125153.tif 000017
【図９】
0004125153.tif 000018
【図１０】
0004125153.tif 000019
【図１１】
0004125153.tif 000020
【図１２】
0004125153.tif 000021
【図１３】
0004125153.tif 000022
【図１４】
0004125153.tif 000023
【図１５】
0004125153.tif 000024
【図１６】
0004125153.tif 000025
【図１７】
0004125153.tif 000026
【図１８】
0004125153.tif 000027
【図１９】
0004125153.tif 000028
【図２０】
0004125153.tif 000029
【図２１】
0004125153.tif 000030
【図２２】
0004125153.tif 000031
【図２３】
0004125153.tif 000032
【図２４】
0004125153.tif 000033
【図２５】
0004125153.tif 000034
【図２６】
0004125153.tif 000035
【図２７】
0004125153.tif 000036