(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の上面に形成された入出力用のパッドと、
該入出力用のパッドにドレインが接続されて半導体基板の内部に形成されたPMOSトランジスタと、
該PMOSトランジスタのソース及びドレインのそれぞれと所定間隔離隔して、半導体基板の内部に前記PMOSトランジスタを取り囲むように配置されて形成され、電源端子に接続されるn+ 型拡散層と、
前記PMOSトランジスタのドレイン及び前記n+ 型拡散層間の導電経路と、前記PMOSトランジスタのソース及び前記n+型拡散層間の導電経路とを含み、前記PMOSトランジスタを取り囲むように半導体基板の内部に深く形成されたn+ 型拡散層と、
前記入出力用のパッドにドレインが接続したNMOSトランジスタと、
該NMOSトランジスタのソース及びドレインのそれぞれと所定間隔離隔して前記半導体基板の内部に形成され、接地端子と接続されるp+ 型拡散層と、を備えて構成されていることを特徴とする静電放電保護回路を有する半導体素子。
【請求項２】
前記半導体基板は、p型半導体基板であり、Ｎウェル領域のみ又はＮウェル領域及びＰウェル領域を有することを特徴とする請求項１に記載の静電放電保護回路を有する半導体素子。
【請求項３】
前記半導体基板は、ｎ型半導体基板であり、Ｐウェル領域のみ又はＰウェル領域及びＮウェル領域を有することを特徴とする請求項１に記載の静電放電保護回路を有する半導体素子。
【請求項４】
前記NMOSトランジスタはＰウェル領域の内部に形成され、前記PMOSトランジスタはＮウェル領域の内部に形成されることを特徴とする請求項１に記載の静電放電保護回路を有する半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電放電保護回路を有する半導体素子に係るもので、詳しくは、入出力用のパッド周辺に形成されたCMOSバッファを利用して素子の破壊現象を防止し得るように構成した静電放電保護回路を有する半導体素子に関する。
【０００２】
【従来の技術】
一般に、DRAMの入出力バッファは、１６ＭビットDRAMが出現して以来、CMOSバッファとして広用され、該CMOSバッファはバッファ本来の役割以外にも、静電放電保護回路の役割も有している。
【０００３】
以下、従来の静電放電保護回路を有する半導体素子の構造及び動作について、図面に基づいて説明する。
図３は従来の半導体素子の静電放電保護回路のCMOSバッファを示した平面図、図４は図３のII−II線縦断面図であって、図示したように、P 型半導体基板１０１の上面に入出力用のパッド１０２が形成され、該パッド１０２の左側にゲート電極１３１、ソース１３２及びドレイン１３３を有するPMOSトランジスタが形成され、前記ソース１３２及びドレイン１３３は半導体基板１０１内にP 型不純物を注入して形成された後、ソース１３２が電源電圧端子（以下、Vcc 端子１０５という。）に接続され、ドレイン１３３はパッド１０２に接続されている。
【０００４】
また、前記PMOSトランジスタのソース１３２及びドレイン１３３の側方には各素子離隔領域a により離隔され、Vcc 端子１０５と接続したn+領域のVcc 拡散層１３４、１３５が半導体基板１０１の内部に形成されている。
【０００５】
また、前記パッド１０２の右側にはゲート電極１４１、ソース１４２及びドレイン１４３を有したNMOSトランジスタが形成され、前記ソース１４２及びドレイン１４３はP 型半導体基板１０１の内部にn 型不純物を注入して形成されて、前記ソース１４２は接地電圧端子（以下、Vss 端子１０６という。）に接続され、ドレイン１４３はパッド１０２に接続されている。
【０００６】
更に、前記NMOSトランジスタのソース１４２及びドレイン１４３の側方には素子離隔領域a により離隔され、Vss 端子１０６に接続されたp+ 領域のVss 拡散層１４４、１４５が形成され、半導体基板１０１の内部にＰウェル領域１０４及びＮウェル領域１０３が形成されて、Ｐウェル領域１０４の内部に前記NMOSトランジスタが形成され、Ｎウェル領域１０３の内部に前記PMOSトランジスタが形成されている。
【０００７】
即ち、図４に示したように、P 型半導体基板１０１の内部にＮウェル領域１０３及びＰウェル領域１０４がそれぞれ形成され、前記Ｎウェル領域１０３の内部にはゲート電極１３１、ソース１３２及びドレイン１３３を有したPMOSトランジスタが形成され、該PMOSトランジスタのソース１３２、Ｎウェル領域１０３及びドレイン１３３をそれぞれエミッタ、ベース及びコレクタとする水平方向の寄生pnp バイポーラ型のトランジスタＱ２０が形成されている。また、該トランジスタＱ２０のドレイン１３３及びＮウェル領域１０３とp 型半導体基板１０１をそれぞれエミッタ、ベース及びコレクタとする垂直方向の寄生pnp バイポーラ型のトランジスタＱ１０が前記トランジスタＱ２０と直列接続され、前記p 型半導体基板１の内部には前記トランジスタＱ２０の左右両側に素子隔離領域a により離隔されたn+領域のVcc 拡散層１３４、１３５がそれぞれ形成されている。また、前記トランジスタＱ１０のエミッタ−ベース間に形成されたダイオードとVcc 拡散層１３５間には該トランジスタＱ１０のベース抵抗Rn１１が接続され、前記各Vcc 拡散層１３４、１３５はVcc 端子１０５に接続されている。
【０００８】
さらに、前記Ｐウェル領域１０４にはゲート電極１４１、ソース１４２及びドレイン１４３を有したNMOSトランジスタが形成され、該NMOSトランジスタのソース１４２、Ｐウェル領域１０４及びドレイン１４３をそれぞれエミッタ、ベース及びコレクタとする水平方向の寄生npn バイポーラ型のトランジスタＱ３０が形成され、該トランジスタＱ３０の左右両側にVss 拡散層１４４、１４５がそれぞれ形成され、該各Vss 拡散層１４４、１４５はVss 端子１０６に接続されている。
【０００９】
次に、このように構成された従来の静電放電保護回路を有する半導体素子の動作について説明する。
まず、図３及び図４に基づいて、Vss よりも低い電圧を生じる静電界（以下、ネガティブストレスという。）がパッド１０２に作用する状態では、次のような放電経路（path）で放電される。
【００１０】
即ち、パッド１０２に印加するネガティブストレスはＰウェル領域１０４のトランジスタＱ３０のドレイン１４３に印加し、前記ドレイン１４３とＰウェル領域１０４間に正方向バイアスが形成されてＰウェル領域１０４内に電子が移動する。
【００１１】
次に、該Ｐウェル領域１０４は、n+領域であるドレイン１４３から流入してきた電子により電圧が降下し、Ｐウェル領域１０４とn+領域であるソース１４２間にも正方向バイアスが形成されるため、電子はソース１４２を通って相対的に電圧の高いVss 端子１０６側に移動して放電される。
【００１２】
このようにパッド１０２にネガティブストレスが作用するときは、比較的簡単な経路で静電気が放電され、特に、放電経路が正方向バイアスにより行われるため、半導体素子は損傷されることもなく、何の問題もない。
【００１３】
次に、パッド１０２に所定の電圧Vp（Vss ＜Vp又は、Vcc＜Vp）を生じる静電界（以下、ポジティブストレスという。）が作用する状態では、放電経路（path）は比較的複雑な経路となり、特に、トランジスタＱ３０のn+領域であるドレイン１４３とＰウェル領域１０４間に逆方向バイアスが形成されて半導体素子が破壊される可能性がある。
【００１４】
以下に、パッド１０２に静電界が作用する場合の放電経路について説明する。（１）トランジスタＱ１０のエミッタ−ベース間に形成された正方向ダイオードと直列接続したベース抵抗Rn１１とにより形成される放電経路の場合は、低エネルギーを有するポジティブストレスに対して有効である。
（２）トランジスタＱ３０を通って形成されており、高圧電流を生じる静電界が作用する放電経路であって、この場合に、まず、トランジスタＱ１０の正方向エミッタ−ベース間に形成されたダイオード及びベース抵抗Rn１１を電流が通れることによって、パッド電圧が上昇し、該上昇したパッド電圧はトランジスタＱ３０のドレイン１４３に印加して、該ドレイン１４３とＰウェル領域１０４間に逆方向ダイオードを形成する。
【００１５】
更に前記パッド１０２に印加する電圧が継続して上昇し、ドレイン１４３とＰウェル領域１０４間に形成されたダイオードに印加する電圧が電子雪崩れ（avalanche ）降伏電圧以上になると、トランジスタＱ３０がターンオンして多量の電流が流れ、パッド１０２からドレイン１４３を通って入力したポジティブストレスを形成する静電気はソース１４２を通って低電圧のVss 端子１０６に放電される。
【００１６】
しかしながら、このような高電圧が継続的に印加すると、半導体素子には再降伏（second  breakdown ）が発生し、最終的には半導体素子が破壊される。
（３）トランジスタＱ１０を経てｐ型半導体基板１０１に静電気が流れる場合には、ｐ型半導体基板１０１がVss 端子１０６に接続していれば、該ｐ型半導体基板１０１を経てVss 端子１０６側に放電されるが、その他の場合は、半導体基板１０１に流れる電流が増加して、トランジスタＱ３０がターンオンされる。
【００１７】
【発明が解決しようとする課題】
しかしながら、このように構成された従来の静電放電保護回路を有する半導体素子の各パッドに静電界により生じた電圧が印加する場合の放電経路については、前記（１）及び（３）に記載の場合は別に問題がないが、（２）の場合には、ベース抵抗が大きいとき、該ベース抵抗及び垂直方向の寄生pnp バイポーラ型のトランジスタのエミッタ−ベース間に形成されたダイオードを通ってポジティブストレスを形成する静電気が充分に放電されず、その結果、他の経路の水平方向の寄生npn バイポーラ型のトランジスタを経て放電され、水平方向の寄生npn バイポーラ型のトランジスタのドレインとＰウェル領域間に逆方向のバイアスが形成されて電子雪崩れ降伏電圧以上にパッドに印加する電圧が上昇すると、半導体素子が破壊される可能性があるという問題がある。
【００１８】
そこで、本発明はこのような従来の課題に鑑みてなされたもので、静電界を形成する静電気の放電の際、半導体素子、特にｎチャンネル素子の破壊現象を未然に防止する静電放電保護回路を有する半導体素子を提供することを目的とする。
【００１９】
また、本発明の他の目的は、静電界を形成する静電気の放電の際、垂直方向の寄生pnp バイポーラ型のトランジスタのベース抵抗を減らして、パッドの電圧上昇を防止する静電放電保護回路を有する半導体素子を提供することを目的とする。
【００２０】
【課題を解決するための手段】
請求項１に係る発明は、半導体基板と、該半導体基板の上面に形成された入出力用のパッドと、該入出力用のパッドにドレインが接続されて半導体基板の内部に形成されたPMOSトランジスタと、該PMOSトランジスタのソース及びドレインのそれぞれと所定間隔離隔して、半導体基板の内部に前記PMOSトランジスタを取り囲むように配置されて形成され、電源端子に接続されるn+ 型拡散層と、前記PMOSトランジスタのドレイン及び前記n+ 型拡散層間の導電経路と、前記PMOSトランジスタのソース及び前記n+型拡散層間の導電経路とを含み、前記PMOSトランジスタを取り囲むように半導体基板の内部に深く形成されたn+ 型拡散層と、前記入出力用のパッドにドレインが接続したNMOSトランジスタと、該NMOSトランジスタのソース及びドレインのそれぞれと所定間隔離隔して前記半導体基板の内部に形成され、接地端子と接続されるp+ 型拡散層と、を備えて構成されていることを特徴とする。
【００２１】
請求項２に係る発明は、前記半導体基板は、p 型半導体基板であり、Ｎウェル領域のみ又はＮウェル領域及びＰウェル領域を有することを特徴とする。
請求項３に係る発明は、前記半導体基板は、ｎ型半導体基板であり、Ｐウェル領域のみ又はＰウェル領域及びＮウェル領域を有することを特徴とする。
【００２２】
請求項４に係る発明は、前記NMOSトランジスタはＰウェル領域の内部に形成され、前記PMOSトランジスタはＮウェル領域の内部に形成されることを特徴とする。
【００２３】
【発明の効果】
本発明に係る静電放電保護回路を有する半導体素子は、電源電圧の拡散層の側方であって、半導体基板の内部に、導電経路に達するほどに浸透量が深い複数のn+ 型層をそれぞれ形成し、前記電源電圧の拡散層と垂直方向の寄生pnp バイポーラ型のトランジスタのエミッタ間に前記n+ 型層を形成しているため、ベース抵抗が減少して、ポジティブストレスを形成する静電気が前記垂直方向の寄生pnp バイポーラ型のトランジスタのエミッタ−ベース間に形成されたダイオード及びベース抵抗を経て迅速に放電される。
【００２４】
そのため、パッド電圧の上昇を減らして水平方向の寄生npn バイポーラ型のトランジスタのn+領域のドレインとＰウェル領域間の逆方向ダイオードの再降伏（second  breakdown ）を防止するので、半導体素子の破壊現象を未然に防止して、半導体素子の信頼性を向上できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
図１及び図２に示したように、半導体基板１の上面に入出力用のパッド２が形成され、該パッド２の左右両側にゲート電極３１、ソース３２及びドレイン３３を有するPMOSトランジスタが形成され、前記ソース３２及びドレイン３３は半導体基板１の内部にp 型不純物を注入して形成され、前記ソース３２はVcc 端子５に接続され、ドレイン３３はパッド２に接続されている。
【００２６】
また、前記PMOSトランジスタのソース３２及びドレイン３３の側方の半導体基板１内には素子隔離領域a により離隔されてVcc 端子５に接続されたn+領域のVcc 拡散層３４、３５が形成され、それらVcc 拡散層３４、３５の外方側であって半導体基板１の内部に各n+型層３４a 、３５a が前記PMOSトランジスタのソース３２及びドレイン３３にそれぞれ当接して形成されている。
【００２７】
すなわち、前記ソース３２、ドレイン３３、Ｎウェル領域３及びp 型半導体基板１によって形成される垂直方向の寄生pnp バイポーラ型のトランジスタＱ１のエミッタ３３とVcc 拡散層３５間に、導電経路に含むほど浸透量が深いn+型層３５a を形成して、ベース抵抗Ｒｎ１を減少させる。
【００２８】
また、前記パッド２の側方にはゲート電極４１、ソース４２及びドレイン４３を有したNMOSトランジスタが形成され、前記ソース４２及びドレイン４３は半導体基板１の内部にn 型不純物を注入して形成され、ソース４２がVss 端子６に接続され、ドレイン４３はパッド２に接続されている。
【００２９】
さらに、前記ソース４２及びドレイン４３の側方であって半導体基板１内には、素子隔離領域a により離隔されてVss 端子６に接続されたVss 拡散層４４、４５がそれぞれ形成されている。
【００３０】
この場合、p 型半導体基板１の内部にＮウェル領域３及びＰウェル領域４を形成して、静電放電保護回路を構成する場合を説明したが、p 型半導体基板１を利用するときはＮウェル領域３のみを形成して静電放電保護回路を構成し、n 型半導体基板１を利用するときはＰウェル領域４のみを形成して静電放電保護回路を構成することもできる。
【００３１】
以下に、このように構成される本発明に係る静電放電保護回路を有する半導体素子の構成を一層詳しく説明する。
p 型半導体基板１の内部にＮウェル領域３及びＰウェル領域４が形成され、前記Ｎウェル領域３には、ゲート電極３１、ソース３２及びドレイン３３を有するPMOSトランジスタが形成されるが、該PMOSトランジスタのソース３２、Ｎウェル領域３及びドレイン３３をそれぞれエミッタ、ベース及びコレクタとする水平方向の寄生pnp バイポーラ型のトランジスタＱ２が形成され、該トランジスタＱ２のドレイン３３、Ｎウェル領域３及びp 型半導体基板１をそれぞれエミッタ、ベース及びコレクタとするトランジスタＱ１が前記トランジスタＱ２と直列接続して形成されている。
【００３２】
また、該トランジスタＱ２の両方側であって半導体基板１の内部には、素子隔離領域a により離隔されてVcc 拡散層３４、３５がそれぞれ形成され、それらVcc 拡散層３４、３５の外方側であって半導体基板１の内部に各n+型層３４a 、３５a が前記ソース３２及びドレイン３３に接して形成され、前記トランジスタＱ１のエミッタとVcc 拡散層３５間に前記n+型層３５a が形成されている。
【００３３】
また、前記Ｐウェル領域４にはゲート電極４１、ソース４２及びドレイン４３を有するNMOSトランジスタが形成され、該NMOSトランジスタのソース４２、Ｐウェル領域４及びドレイン４３をそれぞれエミッタ、ベース及びコレクタとする水平方向の寄生npn バイポーラ型のトランジスタＱ３が形成され、該トランジスタＱ３の左右両側にVss 拡散層４４、４５がそれぞれ形成され、該各Vss 拡散層４４、４５はVss 端子６にそれぞれ接続されている。
【００３４】
このように構成された本発明に係る静電放電保護回路を有する半導体素子は、Vcc 拡散層３４、３５の側方であって半導体基板１の内部に導電経路に達するほどに浸透量が深いn+型層３４a 、３５a をそれぞれ形成し、前記Vcc 拡散層３５とトランジスタＱ１のエミッタ間に前記n+型層３５a を形成しているため、ベース抵抗Rn１が減少して、ポジティブストレスを形成する静電気が前記トランジスタＱ１のエミッタ−ベース間に形成されたダイオード及びベース抵抗Rn１を経て迅速に放電される。
【００３５】
そのため、パッド電圧の上昇を減らしてトランジスタＱ３のn+領域のドレイン４３とＰウェル領域４間の逆方向ダイオードの再降伏を防止し、半導体素子の破壊現象を未然に防止するので、半導体素子の信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明に係る静電放電保護回路を有する半導体素子の平面図
【図２】図１のIV−IV線縦断面図
【図３】従来の静電放電保護回路を有する半導体素子の平面図
【図４】図３のII−II線縦断面図
【符号の説明】
１：半導体基板
２：パッド
３：Ｎウェル領域
４：Ｐウェル領域
５：Vcc 端子
６：Vss 端子
３１：水平方向の寄生pnp バイポーラ型のトランジスタＱ２のゲート電極
３２：ソース
３３：ドレイン
３４、３５：Vcc 拡散層
３４a 、３５a ：n+型層
４１：水平方向の寄生npn バイポーラ型のトランジスタＱ３のゲート電極
４２：ソース
４３：ドレイン
４４、４５：Vss 拡散層
【図１】
0004123318.tif 000002
【図２】
0004123318.tif 000003
【図３】
0004123318.tif 000004
【図４】
0004123318.tif 000005