(57)【特許請求の範囲】
【請求項１】
複数の電気的に消去及びプログラム可能なメモリセルと、選択されたメモリセルに対応するビットラインをデータラインに電気的に連結するデコーディング手段とを含むフラッシュメモリ装置で、前記ビットラインの電圧変化を感知して前記選択されたメモリセルのオン／オフ状態を判別する感知増幅回路は、
プリチャージ区間の間、一定のバイアス電圧を発生するバイアス部と、
前記データラインに連結され、前記データラインの電圧変化に関係なく、前記バイアス電圧によって決定された一定の電流を前記データラインに供給する第２プリチャージ部と、
前記データラインに連結され、感知区間の間、前記ビットラインの電圧変化を感知して前記選択されたメモリセルのオン／オフ状態に対応するデータ信号を出力する感知部とを含み、
前記感知部は、
第１供給電圧と感知ノードとの間に連結され、第１プリチャージ制御信号によって制御される第１トランジスタと、
前記データラインに連結され、前記データラインの電圧に従って所定の第２バイアス電圧を出力する反転増幅器と、
前記感知ノードと前記データラインとの間に連結され、前記反転増幅器からの第２バイアス電圧によって制御される第２トランジスタと、
前記感知ノードに連結され、前記選択されたメモリセルのオン／オフ状態に対応するデータ信号を出力するインバータとで構成される
ことを特徴とするフラッシュメモリ装置の感知増幅回路。
【請求項２】
前記データラインに連結され、前記データラインの電圧変化に従って可変される電流を前記データラインに供給する第１プリチャージ部を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の感知増幅回路。
【請求項３】
前記第１プリチャージ部は、前記第１供給電圧と前記データラインとの間に直列に連結された第３及び第４トランジスタで構成され、第３トランジスタは第２プリチャージ制御信号によって制御され、第４トランジスタは前記反転増幅器から出力される第２バイアス電圧によって制御されることを特徴とする請求項２に記載のフラッシュメモリ装置の感知増幅回路。
【請求項４】
前記第２プリチャージ部は、前記第１供給電圧と前記データラインとの間に直列に連結された第５及び第６トランジスタで構成され、第５トランジスタは第３プリチャージ制御信号によって制御され、第６トランジスタは前記バイアス部から出力される第１バイアス電圧によって制御されることを特徴とする請求項３に記載のフラッシュメモリ装置の感知増幅回路。
【請求項５】
前記バイアス部は、
前記第１バイアス電圧を出力する出力端子と、
前記第１供給電圧と前記出力端子との間に直列に連結された第７及び第８トランジスタと、
第２供給電圧とダミービットラインとの間に連結された電気的にプログラム可能なセルトランジスタと、
前記ダミービットラインに連結され、前記ダミービットラインの電圧に従って所定の第３バイアス電圧を出力する第２反転増幅器と、
前記第１供給電圧と前記出力端子との間に直列に連結された第９及び第１０トランジスタと、
前記出力端子とダミービットラインとの間に連結された第１１トランジスタとを含み、
前記第７トランジスタは第４プリチャージ制御信号によって制御され、前記第８トランジスタは前記出力端子の電圧によって制御され、前記第９トランジスタは第５プリチャージ制御信号によって制御され、前記第１０及び第１１トランジスタは前記第２反転増幅器から出力される第３バイアス電圧によって制御されることを特徴とする請求項４に記載のフラッシュメモリ装置の感知増幅回路。
【請求項６】
前記第２プリチャージ部の第６トランジスタと前記バイアス部の第８トランジスタは、電流ミラーを構成することを特徴とする請求項５に記載のフラッシュメモリ装置の感知増幅回路。
【請求項７】
前記バイアス部は、前記第６トランジスタ対第８トランジスタの電流比を調節する手段を含むことを特徴とする請求項６に記載のフラッシュメモリ装置の感知増幅回路。
【請求項８】
前記第１乃至第４プリチャージ制御信号は、前記プリチャージ区間で同時に活性化され、かつ非活性されることを特徴とする請求項５に記載のフラッシュメモリ装置の感知増幅回路。
【請求項９】
前記第１乃至第４プリチャージ制御信号は、異なるタイミングで活性化され、かつ非活性化されることを特徴とする請求項５に記載のフラッシュメモリ装置の感知増幅回路。
【請求項１０】
前記第１トランジスタ、前記第３トランジスタ、そして、前記第５乃至第９トランジスタはＰＭＯＳトランジスタで構成され、前記第２トランジスタ、前記第４トランジスタ、そして、前記第１０及び第１１トランジスタはＮＭＯＳトランジスタで構成されることを特徴とする請求項５に記載のフラッシュメモリ装置の感知増幅回路。
【請求項１１】
前記データラインに連結され、放電区間の間に活性化される放電制御信号に応じて前記データラインの電圧を放電する放電部を含むことを特徴とする請求項２に記載のフラッシュメモリ装置の感知増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、メモリセルの状態を判別するためのフラッシュメモリ装置の感知増幅回路に関するものである。
【０００２】
【従来の技術】
不揮発性メモリ装置としてフラッシュメモリ装置は次第に一般化されてきた。フラッシュメモリ装置の電気的に消去及びプログラム可能なメモリセルは、浮遊ゲートトランジスタで構成される。浮遊ゲートトランジスタは、Ｐ型半導体基板（又は、バルク）に形成されたＮ型ソース及びドレイン領域、１００Å以下の厚さを有する薄い絶縁膜（又は、トンネル酸化膜）を介してソース及びドレイン領域の間のチャンネル領域の上に形成された浮遊ゲート、そして、他の絶縁膜を介して浮遊ゲートの上に形成された制御ゲート（これはワードラインとして使用される）を有する。このようなメモリセルはホットエレクトロンインジェクション方式によってプログラムされ、オフ状態を有する。そのようにプログラムされたメモリセルはＦ−Ｎトンネリング方式によって消去され、オン状態を有する。
【０００３】
任意のメモリセルがオン状態又はオフ状態であるかを判別するために感知増幅回路が使用され、従来技術による感知増幅回路を図６に示す。図６に示すように、従来技術による感知増幅回路はシングルエンド（ｓｉｎｇｌｅ  ｅｎｄ）形態を有する。感知増幅回路はビットラインＢＬとデータラインＤＬとを連結するＮＭＯＳトランジスタ１０，１２（デコーディング手段を構成する）を通じてビットラインＢＬに電気的に連結される。ビットラインＢＬには電気的に消去及びプログラム可能なメモリセルＭＣが連結される。
【０００４】
感知増幅回路は３つのＰＭＯＳトランジスタ１４，１６，１８、３つのＮＭＯＳトランジスタ２０，２２，２４、そして、３つのインバータ２６，２８，３０で構成される。ＰＭＯＳトランジスタ１４，１６の電流経路は、第１供給電圧としての電源電圧Ｖｃｃと感知ノードＳＯとの間に直列に形成される。ＰＭＯＳトランジスタ１４のゲートには制御信号Ｖｌｏａｄが印加され、ＰＭＯＳトランジスタ１６のゲートは感知ノードＳＯに連結される。ＮＭＯＳトランジスタ２０は感知ノードＳＯとデータラインＤＬとの間に形成された電流経路を有する。ＰＭＯＳトランジスタ１８の電流経路とＮＭＯＳトランジスタ２０の電流経路は、電源電圧ＶｃｃとデータラインＤＬとの間に直列に形成される。ＰＭＯＳトランジスタ１８のゲートには制御信号Ｖｐｒｅが印加される。ＮＭＯＳトランジスタ２０，２２のゲートは、データラインＤＬに連結されたインバータ２６の出力電圧ＢＩＡＳによって共通に制御される。感知ノードＳＯの電圧は、インバータ２８，３０を通じて感知データｎＳＡＯＵＴとして出力される。ＮＭＯＳトランジスタ２４は、データラインＤＬと第２供給電圧として接地電圧ＧＮＤとの間に連結され、制御信号Ｖｄｉｓによってスイッチされる。
【０００５】
回路動作において、先ず、任意のメモリセルを選択するためにアドレスが変わると、列アドレスデコーディング信号ＹＡ，ＹＢがハイに活性化され、デコーディング手段を構成するＮＭＯＳトランジスタ１０，１２がターンオンされる。ターンオンされたＮＭＯＳトランジスタ１０，１２を通じてビットラインＢＬとデータラインＤＬとが電気的に連結される。図７に示すように、ビットラインＢＬとデータラインＤＬとが電気的に連結される前に、データラインＤＬの電圧が放電される。即ち、予め定まったセンシングタイミングに従って、データラインＤＬを放電するための制御信号Ｖｄｉｓが一定区間の間、ハイに活性化される。制御信号Ｖｄｉｓの活性化区間の間、データラインＤＬの電圧はＮＭＯＳトランジスタ２４を通じて初期化される。例えば、データラインＤＬの電圧は０．５Ｖ以下に低まる。
【０００６】
放電区間の後、制御信号Ｖｐｒｅがハイからローに活性化されて、ＰＭＯＳ及びＮＭＯＳトランジスタ１８，２２を通じて電源電圧ＶｃｃからデータラインＤＬに電流が供給される。データラインＤＬの電圧が上昇し始める。図７に示すように、制御信号Ｖｐｒｅの活性化の後に制御信号Ｖｌｏａｄがローに活性化されるので、トランジスタ１８，２２を通じたデータラインＤＬへの電流供給と共に、ＰＭＯＳトランジスタ１４，１６及びＮＭＯＳトランジスタ２０を通じてデータラインＤＬに電流が供給される。データラインＤＬの電圧が次第に上昇するに従って、インバータ２６の出力電圧ＢＩＡＳがデータラインＤＬの電圧上昇に比例して減少し始める。インバータ２６の出力電圧ＢＩＡＳが次第に減少するに従って、ＮＭＯＳトランジスタ２０，２２を通じてデータラインＤＬに供給される電流が減少する。データラインＤＬの電圧は予め定まった電圧値（例えば、０．８Ｖ）に飽和する。この時、ＰＭＯＳトランジスタ１８のゲートに印加される制御信号Ｖｐｒｅがハイに非活性化される。
【０００７】
ここで、制御信号Ｖｌｏａｄは制御信号Ｖｐｒｅがローに活性化された後、一定時間経過の後にローに活性化される。制御信号Ｖｌｏａｄは制御信号Ｖｐｒｅと同時にローに活性化されるようにすることもできる。
【０００８】
以降、ワードラインＷＬの電圧が上昇すると、メモリセルＭＣがオンセル又はオフセルであるかに従って、データラインＤＬの電圧が高まったり、低まったりする。一般に、オン状態のメモリセルを通じて流れる電流がトランジスタ１４，２０を通じて流れる電流より大きく設計されている。このような条件で、メモリセルがオン状態である場合、データラインＤＬの電圧が、先にプリチャージされた電圧より低まり、感知ノードＳＯの電圧が低まる。これはインバータ２８を通じてデジタル信号として出力される（又は、感知される）。これに対して、メモリセルがオフセルである場合、メモリセルを通じて電流が流れない。ロードトランジスタ１４を通じて電流がデータラインＤＬ及び感知ノードＳＯに続いて供給されるに従って、感知ノードＳＯの電圧が上昇する。これはインバータ２８を通じてデジタル信号として出力される（又は、感知される）。
【０００９】
【発明が解決しようとする課題】
上記のような従来技術による感知増幅回路は次のような問題点がある。プリチャージ区間の後半部でデータラインＤＬの電圧が上昇するのに従って、インバータ２６の出力電圧ＢＩＡＳ、即ち、ＮＭＯＳトランジスタ２２のゲート電圧が低まる。すると、ＮＭＯＳトランジスタ２２のソース電圧（又は、データライン電圧）とゲート電圧ＢＩＡＳとの間の電圧差が減少するので、図８に示すように、ＮＭＯＳトランジスタ２２を通じて供給される電流１２２の量はプリチャージ区間の後半部で急に減少する。従って、データラインＤＬ（又は、データラインに電気的に連結されたビットライン）を要求される電圧にプリチャージするのにかかる時間が長くなる。
【００１０】
本発明は、データライン（又は、ビットライン）をプリチャージするのにかかる時間を短縮できる半導体メモリ装置の感知増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の特徴によると、フラッシュメモリ装置は、複数の電気的に消去及びプログラム可能なメモリセルと、選択されたメモリセルに対応するビットラインをデータラインに電気的に連結するデコーディング手段とを含む。フラッシュメモリ装置は感知増幅回路を含み、感知増幅回路はビットラインの電圧変化を感知して選択されたメモリセルのオン／オフ状態を判別し、バイアス部、第１プリチャージ部及び第２プリチャージ部で構成される。バイアス部はプリチャージ区間の間、一定のバイアス電圧を発生する。第１プリチャージ部はデータラインに連結され、データラインの電圧変化に従って可変される電流をデータラインに供給する。第２プリチャージ部はデータラインに連結され、データラインの電圧変化に関係なく、バイアス電圧によって決定された一定の電流をデータラインに供給する。感知増幅回路は感知区間の間、ビットラインの電圧変化を感知して、選択されたメモリセルのオン／オフ状態に対応するデータ信号を出力する感知部を含む。
【００１２】
このような装置によると、プリチャージ区間の間にデータラインの電圧が増加しても、データラインの電圧増加に関係なく、一定の電流をデータラインに供給できる。
【００１３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１４】
本発明によるフラッシュメモリ装置の感知増幅回路を示す回路図を図１に示す。本発明による感知増幅回路は、シングルエンド形態を有する。本発明の感知増幅回路はデータラインＤＬに連結され、データラインＤＬはデコーディング手段を構成するＮＭＯＳトランジスタ５１５，５１６を通じてビットラインＢＬに電気的に連結される。この実施形態においては、図示の便宜のために、１つのビットラインに対応するメモリセルＭＣを示すが、行と列のマトリックス形態に配列された複数のメモリセルがフラッシュメモリ装置に設けられることはいうまでもない。メモリセルは浮遊ゲートトランジスタで構成され、電気的に消去及びプログラムされる。
【００１５】
図１を参照すると、本発明による感知増幅回路は、感知部１００、第１プリチャージ部２００、第２プリチャージ部３００、そして、バイアス部４００を含む。感知部１００はビットラインＢＬの電圧値に従って電気的にハイ又はロー信号を決定するもので、ロードトランジスタとして動作するＰＭＯＳトランジスタ５０１、絶縁トランジスタとして動作するＮＭＯＳトランジスタ５０２、そして、インバータ５０３，５０４で構成される。ゲートが第１プリチャージ制御信号Ｖｐｒｅ１を取り込むように連結されたＰＭＯＳトランジスタ５０１は第１供給電源としての電源電圧Ｖｃｃと感知ノードＳＯとの間に連結される。ＮＭＯＳトランジスタ５０２は感知ノードＳＯとデータラインＤＬとの間に連結され、インバータ５０３の出力電圧、即ち、バイアス電圧ＢＩＡＳ１によって制御される。インバータ５０３はデータラインＤＬに連結され、データラインＤＬの電圧を感知して、ＮＭＯＳトランジスタ５０２のゲートにバイアス電圧ＢＩＡＳ１が供給されるようにする。インバータ５０４は感知ノードＳＯに連結され、感知ノードＳＯの電圧に従って電気的にハイ又はロー信号を出力する。
【００１６】
第１プリチャージ部２００はデータラインＤＬに連結され、所定のプリチャージ区間の間、データラインＤＬの電圧に従って可変される電流をデータラインＤＬに供給する。第１プリチャージ部２００はＰＭＯＳトランジスタ５０５及びＮＭＯＳトランジスタ５０６で構成される。ＰＭＯＳ及びＮＭＯＳトランジスタ５０５，５０６は、電源電圧ＶｃｃとデータラインＤＬとの間に直列に連結される。ＰＭＯＳトランジスタ５０５は第２プリチャージ制御信号Ｖｐｒｅ２によって制御され、ＮＭＯＳトランジスタ５０６はインバータ５０３の出力電圧ＢＩＡＳ１によって制御される。
【００１７】
第２プリチャージ部３００はデータラインＤＬに連結され、所定のプリチャージ区間の間、データラインＤＬの電圧変化に関係なく、一定の電流をデータラインＤＬに供給する。第２プリチャージ部３００は、この実施形態において、ＰＭＯＳトランジスタ５０７，５０８で構成される。ＰＭＯＳトランジスタ５０７，５０８は電源電圧ＶｃｃとデータラインＤＬとの間に直列連結される。ＰＭＯＳトランジスタ５０７は第３プリチャージ制御信号Ｖｐｒｅ３によって制御され、ＰＭＯＳトランジスタ５０８はバイアス部４００から提供されるバイアス電圧ＢＩＡＳ２によって制御される。
【００１８】
バイアス部４００は、ＰＭＯＳトランジスタ５０９，５１０，５１１、ＮＭＯＳトランジスタ５１２，５１３、インバータ５１４、そして、基準メモリセルＲＭＣで構成される。ＰＭＯＳトランジスタ５０９，５１０は電源電圧Ｖｃｃとバイアス電圧ＶＩＡＳ２を出力する出力ノードＮ０との間に直列に連結される。ＰＭＯＳトランジスタ５０９は第４プリチャージ制御信号Ｖｐｒｅ４によって制御され、ＰＭＯＳトランジスタ５１０は出力ノードＮ０、即ち、バイアス電圧ＢＩＡＳ２によって制御される。電源電圧Ｖｃｃと出力ノードＮ０との間にはＰＭＯＳ及びＮＭＯＳトランジスタ５１１，５１２が直列に連結され、基準メモリセルＲＭＣに連結された基準ビットラインＲＢＬと出力ノードＮ０との間にはＮＭＯＳトランジスタ５１３が連結される。ＰＭＯＳトランジスタ５１１は第５プリチャージ制御信号Ｖｐｒｅ５によって制御され、ＮＭＯＳトランジスタ５１２，５１３は基準ビットラインＲＢＬに連結されたインバータ５１４の出力電圧ＢＩＡＳ３によって共通に制御される。
【００１９】
本発明による感知増幅回路はデータラインＤＬと第２供給電圧としての接地電圧ＧＮＤとの間に連結されたＮＭＯＳトランジスタ５１７を含み、このＮＭＯＳトランジスタ５１７は所定の放電区間の間に活性化される制御信号Ｖｄｉｓによって制御される。感知増幅回路には、図１に示すように、感知部１００によって感知された信号を外部に伝達するインバータ５１８が設けられる。
【００２０】
図１に示すように、バイアス部４００のＰＭＯＳトランジスタ５１０と第２プリチャージ部３００のＰＭＯＳトランジスタ５０８は電流ミラーを構成する。ＰＭＯＳトランジスタ５０８を通じて流れる電流量は、電流ミラー回路の形態によって制御できる。これは、例えば図４及び図５に示すように、出力ノードＮ０に電流比を調節できる手段を設けることによって可能である。図４に示すバイアス部４００はヒューズオプションを利用して実現された調節手段４１０ａを有し、図５に示すバイアス部４００はスイッチ制御信号Ｃ１〜Ｃｎを利用して実現された調節手段４１０ｂを有する。
【００２１】
図２は図１に示した感知増幅回路の動作を説明するための動作タイミング図である。図３は本発明によるプリチャージ特性を示す図である。以下、本発明による感知増幅回路の動作を図を参照して詳細に説明する。
【００２２】
先ず、任意のメモリセルを選択するためにアドレスが変わると、列アドレスデコーディング信号ＹＡ，ＹＢがハイに活性化され、デコーディング手段を構成するＮＭＯＳトランジスタ５１５，５１６がターンオンされる。ターンオンされたＮＭＯＳトランジスタ５１５，５１６を通じてビットラインＢＬとデータラインＤＬが電気的に連結される。図２に示すように、ビットラインＢＬとデータラインＤＬとが電気的に連結される前に、データラインＤＬの電圧が放電される。即ち、予め定まったセンシングタイミングに従ってデータラインＤＬを放電するための制御信号Ｖｄｉｓが一定区間の間、ハイに活性化される。制御信号Ｖｄｉｓの活性化区間の間、データラインＤＬの電圧は、例えば、０．５Ｖ以下にＮＭＯＳトランジスタ５１７を通じて初期化される。
【００２３】
データラインＤＬに対する放電区間が終了すると、プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ４が同時にローに活性化され、基準ワードラインＲＷＬがハイに活性化される。データラインＤＬに対する放電動作が実行される時、又は、プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ４が活性化される前に、図２に示すように、プリチャージ制御信号Ｖｐｒｅ５がローに活性化される。プリチャージ制御信号Ｖｐｒｅ４，Ｖｐｒｅ５が活性化される時、バイアス部４００は第２プリチャージ部３００のＰＭＯＳトランジスタ５０８のゲートに一定レベルのバイアス電圧ＢＩＡＳ２を供給する。プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ５が活性化されるに従って、第１プリチャージ部２００のＰＭＯＳ及びＮＭＯＳトランジスタ５０５，５０６を通じて電源電圧ＶｃｃからデータラインＤＬに電流が供給されると同時に、第２プリチャージ部３００のＰＭＯＳトランジスタ５０７，５０８を通じて電源電圧ＶｃｃからデータラインＤＬに電流が供給される。又、感知部１００のＰＭＯＳトランジスタ５０１及びＮＭＯＳトランジスタ５０２を通じて電源電圧ＶｃｃからデータラインＤＬに電流が供給される。データラインへの電流供給に従ってデータラインＤＬの電圧が上昇し始める。
【００２４】
データラインＤＬの電圧が次第に上昇するに従って、インバータ５０３の出力電圧ＢＩＡＳ１がデータラインＤＬの電圧上昇に比例して減少し始める。インバータ５０３の出力電圧ＢＩＡＳ１が次第に減少するに従って、図３に示すように、感知部１００のトランジスタ５０１，５０２及び第１プリチャージ部２００のトランジスタ５０５，５０６を通じて流れる電流Ｉ１は次第に減少する。データラインＤＬの電圧が要求される電圧値（例えば、０．８Ｖ）に飽和するプリチャージ区間の後半部で電流Ｉ１は減少する。これに反して、第２プリチャージ部３００のＰＭＯＳトランジスタ５０７，５０８を通じて流れる電流Ｉ２はデータラインＤＬの電圧増加に関係なく、一定に流れる。これはバイアス部４００から供給されるＰＭＯＳトランジスタ５０８のゲート電圧ＢＩＡＳ２とソース電圧（又は、データライン電圧）との間の電圧差が一定であるためである。プリチャージ動作が完了する時、プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ５はハイに非活性化され、基準ワードラインＲＷＬはローに非活性化される。
【００２５】
データラインＤＬ（又は、ビットライン）をプリチャージする区間において、ゲート電圧及びドレイン電圧（又は、データライン電圧）の間の電圧差が減少するに従って、第１プリチャージ部２００のＮＭＯＳトランジスタ５０６を通じて供給される電流が減少する。しかし、第２プリチャージ部３００のＰＭＯＳトランジスタ５０８のゲート電圧が一定に維持されるので、一定の電流がデータラインＤＬに供給される。
【００２６】
以降、ワードラインＷＬの電圧が上昇すると、メモリセルＭＣがオンセル又はオフセルであるかに従ってデータラインＤＬの電圧が高まったり、低まったりする。メモリセルＭＣがオン状態である場合、データラインＤＬの電圧が先にプリチャージされた電圧より低まり、感知ノードＳＯの電圧が低まる。これはインバータ５０４を通じてデジタル信号として出力される（又は、感知される）。これに対して、メモリセルＭＣがオフセルである場合、メモリセルを通じて電流が流れない。ＰＭＯＳトランジスタ５０１を通じて電流がデータラインＤＬ及び感知ノードＳＯに続けて供給されるに従って、感知ノードＳＯの電圧が上昇する。これはインバータ５０４を通じてデジタル信号として出力される（又は、感知される）。
【００２７】
本発明の感知増幅回路において、プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ４は同一の時点で同時に活性化され、かつ非活性化されるように実現される。しかし、プリチャージ制御信号Ｖｐｒｅ１〜Ｖｐｒｅ４の活性化及び非活性化の時点は様々に変化させ得る。例えば、第２プリチャージ制御信号Ｖｐｒｅ２の活性化時点が第３プリチャージ制御信号Ｖｐｒｅ３の活性化時点より速く又は遅く実現させ得る。第２プリチャージ制御信号Ｖｐｒｅ２の非活性化時点が第３プリチャージ制御信号Ｖｐｒｅ３の非活性化時点より速く又は遅く実現させ得る。第２プリチャージ部３００のＰＭＯＳトランジスタ５０８のゲートに供給されるバイアス電圧ＢＡＩＳ２を発生するバイアス部４００は一定電圧を発生する回路（例えば、バンドギャップリファレンス回路）を利用して実現できる。
【００２８】
【発明の効果】
以上詳細に説明したように本発明によれば、プリチャージ区間の間に変化する（又、増加する）データライン電圧に関係なく、データラインに一定電流を供給することによって、データライン（又は、データラインに電気的に連結されたビットライン）のプリチャージ時間を短縮できる。
【図面の簡単な説明】
【図１】本発明による感知増幅回路の望ましい実施形態を示す回路図である。
【図２】図１に示した感知増幅回路の動作を説明するための動作タイミング図である。
【図３】本発明によるプリチャージ特性を示す図である。
【図４】図１に示したバイアス部の他の実施形態を示す回路図である。
【図５】図１に示したバイアス部のさらに他の実施形態を示す回路図である。
【図６】従来技術による感知増幅回路を示す回路図である。
【図７】図６に示した感知増幅回路の動作を説明するための動作タイミング図である。
【図８】従来技術によるプリチャージ特性を示す図である。
【符号の説明】
１００  感知部
２００  第１プリチャージ部
３００  第２プリチャージ部
４００  バイアス部
【図１】
0004078083.tif 000002
【図２】
0004078083.tif 000003
【図３】
0004078083.tif 000004
【図４】
0004078083.tif 000005
【図５】
0004078083.tif 000006
【図６】
0004078083.tif 000007
【図７】
0004078083.tif 000008
【図８】
0004078083.tif 000009