(57)【特許請求の範囲】
【請求項１】
メモリセルアレイへのアドレス選択信号に応じて選択される複数のメモリセルのデータを読み出し、該読み出したデータ同志を比較して不良の有無を判定し、該判定により不良を検出したときに不良判定信号を活性化する比較回路と、
前記データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号を前記アドレス選択信号として出力し、前記比較回路の不良判定信号が活性化されたときに、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するアドレスバッファ回路と、
複数の容量ヒューズを含み、前記比較回路の不良判定信号が活性化されたときに、前記複数の容量ヒューズが前記容量ヒューズ用アドレス信号に基づいて選択的に切断される容量ヒューズブロックとを備えた半導体記憶装置。
【請求項２】
メモリセルアレイへのアドレス選択信号に応じてメモリセルのデータを読み出して不良の有無を判定し、該判定により不良を検出したときに不良判定信号を活性化する判定回路と、
前記データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号を前記アドレス選択信号として出力し、前記判定回路の不良判定信号が活性化されたときに、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するアドレスバッファ回路と、
複数の容量ヒューズを含み、前記判定回路の不良判定信号が活性化されたときに、前記複数の容量ヒューズが前記容量ヒューズ用アドレス信号に基づいて選択的に切断される容量ヒューズブロックとを備えた半導体記憶装置。
【請求項３】
前記外部アドレス信号は第１の外部アドレス信号と第２の外部アドレス信号とからなり、
前記アドレスバッファ回路は、
前記第１の外部アドレス信号を、メモリセルアレイのロウアドレス信号とすると共に容量ヒューズ用ロウアドレス信号として出力する第１の回路と、
前記第２の外部アドレス信号を、メモリセルアレイのカラムアドレス信号とすると共に容量ヒューズ用カラムアドレス信号として出力する第２の回路とを有することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
切断された前記容量ヒューズのアドレスに基づく１ビットのメモリセルデータを保持するため、複数のインバータ回路よりなる保持回路を更に備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
メモリセルアレイ中の不良メモリセルを救済する半導体記憶装置の製造方法であって、
アドレスバッファ回路が、データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号をメモリセルアレイへのアドレス選択信号とし、
該アドレス選択信号に応じて選択される複数の前記指定されたメモリセルのデータを読み出し、該読み出したデータ同志を比較して不良の有無を判定するステップと、
前記判定により不良を検出したときに不良判定信号を活性化し、該活性化に応じて、前記アドレスバッファ回路が、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するステップと、
前記不良判定信号の活性化により、前記容量ヒューズ用アドレス信号に基づいて複数の容量ヒューズを選択的に切断するステップとを含む半導体記憶装置の製造方法。
【請求項６】
メモリセルアレイ中の不良メモリセルを救済する半導体記憶装置の製造方法であって、
アドレスバッファ回路が、データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号をメモリセルアレイへのアドレス選択信号とし、
該アドレス選択信号に応じて前記指定されたメモリセルのデータを読み出して不良の有無を判定するステップと、
前記判定により不良を検出したときに不良判定信号を活性化し、該活性化に応じて、前記アドレスバッファ回路が、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するステップと、
前記不良判定信号の活性化により、前記容量ヒューズ用アドレス信号に基づいて複数の容量ヒューズを選択的に切断するステップとを含む半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置に関し、特に容量ヒューズを用いて１ビット救済を行う半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置には、数多くのメモリセルが設けられているため正常に機能しないメモリセルである不良セルが発生する場合がある。このような不良セルが１つでも発生した場合に半導体記憶装置全体を不良品として廃棄したのでは半導体記憶装置の製造コストが高くなってしまうため、不良セルが発生した場合の救済方法として様々な方法が提案されている。
【０００３】
ウェハ状態で検査を行った際に不良セルが発見された場合、その不良セルを予め用意されていた冗長セルと置換することにより半導体記憶装置全体は良品となる。このような置換を行うためには不良セルのアドレスを記憶しておく必要があるが、この不良セルのアドレスの記憶のためにはヒューズ素子が用いられる。このヒューズ素子には、通常は抵抗素子として機能し過電流が流れると溶断して絶縁状態となるものや、レーザビームを照射して切断するものがある。
【０００４】
しかし、抵抗素子を構成するためにはある程度の面積が必要となるため、このような抵抗素子をヒューズ素子として用いた場合、使用するヒューズ素子の数が多くなるとレイアウト面積が大きくなってしまうという問題が発生する。また、半導体記憶装置のパッケージ化を行った後にはレーザビームを照射してヒューズ素子を切断する方法は採用することができない。
【０００５】
そのため、パッケージ化後に不良セルが発見された場合の救済には容量ヒューズが用いられている。容量ヒューズとは、通常は絶縁状態となっている２つの電極間に高電圧を印加することにより誘電体膜を破壊させることにより絶縁破壊を発生させ２つの電極を接続状態となる素子である。このような容量ヒューズを用いれば１つのヒューズ素子を１つのメモリセルと同じレイアウト面積により実現することができる。また、容量ヒューズの切断を行う場合には容量ヒューズに高電圧を印加すればよいため半導体記憶装置のパッケージ化後でも切断が可能である。
【０００６】
通常のヒューズ素子は、切断前は抵抗素子として機能していて切断後はオープン状態となるのに対して、容量ヒューズ素子は、切断前はコンデンサとして機能していて２つの端子間はオープン状態となっているが切断後は抵抗素子として機能する。
【０００７】
近年、半導体記憶装置をパッケージ化した後の不良セルの救済方法として上記のような容量ヒューズを用いた１ビット救済を用いた方法が提案されている。この１ビット救済を用いた方法とは、半導体記憶装置のパッケージ化後に不良セルが発見された場合、その不良セルに記憶されるはずのデータをラッチ回路等の記憶回路に記憶するというものである。
【０００８】
この１ビット救済では、不良セルが発見された場合、その不良セルに記憶されるデータのみを別に記憶するのではなく、実際にはカラム選択回路（Ｙスイッチ回路）によって活性化される単位を同時救済単位として、この同時救済単位に含まれる全てのメモリセルに記憶される全てのデータを別に記憶する。
【０００９】
このような１ビット救済を行う従来の半導体記憶装置の構成を図５に示す。この従来の半導体記憶装置は、図５に示すように、複数のメモリセルからなるメモリセルアレイ１０と、ロウデコーダ２０と、カラムデコーダ３０と、比較回路４０と、アドレスバッファ１５０と、容量ヒューズブロック８０1〜８０nとを備えている。
【００１０】
ＤＲＡＭ等において用いられる外部アドレス信号は、ロウアドレスとカラムアドレスが交互に並んだ構成となっている。そのため、アドレスバッファ回路１５０は、半導体記憶装置の外部から入力される外部アドレス信号１をロウアドレス信号２とカラムアドレス信号３に分けるとともに、外部アドレス信号１が次のアドレスを指定するまでの間ロウアドレス信号２およびカラムアドレス信号３を保持する。
【００１１】
このアドレスバッファ回路１５０の具体的な構成を図６に示す。アドレスバッファ回路１５０は、図６に示されるように、インバータ回路５１、５２、５５〜５７、５８、５９、６２〜６４、８６、８７と、ＰチャネルＭＯＳトランジスタ５３、６０と、ＮチャネルＭＯＳトランジスタ５４、６１とを備えている。この図６に示された構成はアドレス信号の１ビット分に対応したものであり、実際のアドレスバッファ回路には図６に示した回路構成がアドレス信号のビット数分設けられている。
【００１２】
尚、図５に示されるように、このアドレスバッファ回路１５０には、ロウアドレスラッチ信号５およびカラムアドレス信号６が入力されていて、外部アドレス信号１がロウアドレスを示している場合にはロウアドレスラッチ信号５が一定期間ハイレベルとなり、外部アドレス信号１がカラムアドレスを示している場合にはカラムアドレスラッチ信号６が一定期間ハイレベルとなる。
【００１３】
インバータ回路８６、８７は、ロウアドレスラッチ信号５、カラムアドレスラッチ信号６を反転して出力する。インバータ回路５１、５８は、外部アドレス信号１を反転して出力する。インバータ回路５２は、インバータ回路８６の出力を反転してＮチャネルＭＯＳトランジスタ５４のゲートに出力する。インバータ回路５９は、インバータ回路８７の出力を反転してＮチャネルＭＯＳトランジスタ６１のゲートに出力する。
【００１４】
ＰチャネルＭＯＳトランジスタ５３は、インバータ回路８６の出力がゲートに入力されていて、ロウアドレスラッチ信号５がハイレベルとなりインバータ回路８６の出力がロウレベルになるとオンしてインバータ回路５１の出力をインバータ回路５５、５６からなるデータ保持部へ出力する。ＮチャネルＭＯＳトランジスタ５４は、インバータ回路５２の出力がゲートに入力されていて、ＰチャネルＭＯＳトランジスタ５３と同様にロウアドレスラッチ信号５がハイレベルになるとオンしてインバータ回路５１の出力をインバータ回路５５、５６からなるデータ保持部へ出力する。
【００１５】
インバータ回路５５、５６は、互いの出力をそれぞれ反転することによりＰチャネルＭＯＳトランジスタ５３およびＮチャネルＭＯＳトランジスタ５４を介して転送された信号を保持している。インバータ回路５７は、インバータ回路５５、５６により保持されている値を反転してロウアドレス信号２として出力する。
【００１６】
ＰチャネルＭＯＳトランジスタ６０は、インバータ回路８７の出力がゲートに入力されていて、カラムアドレスラッチ信号６がハイレベルになりインバータ回路８７の出力がロウレベルになるとオンしてインバータ回路５８の出力をインバータ回路６２、６３からなるデータ保持部へ出力する。ＮチャネルＭＯＳトランジスタ６１は、インバータ回路５９の出力がゲートに入力されていて、ＰチャネルＭＯＳトランジスタ６０と同様にカラムアドレスラッチ信号６がハイレベルになるとオンしてインバータ回路５８の出力をインバータ回路６２、６３からなるデータ保持部へ出力する。
【００１７】
インバータ回路６２、６３は、互いの出力をそれぞれ反転することによりＰチャネルＭＯＳトランジスタ６０およびＮチャネルＭＯＳトランジスタ６１を介して転送された信号を保持している。インバータ回路６４は、インバータ回路６２、６３により保持されている値を反転してカラムアドレス信号３として出力する。
【００１８】
アドレスバッファ回路１５０が上記で説明したような構成となっていることにより、外部アドレス信号１中に含まれるロウアドレスは、ロウアドレスラッチ信号５がハイレベルになることによりラッチされロウアドレス信号２として出力され、外部アドレス信号１中に含まれるカラムアドレスは、カラムアドレスラッチ信号６がハイレベルになることによりラッチされカラムアドレス信号３として出力される。
【００１９】
また、図５に示したロウデコーダ２０は、アドレスバッファ回路１５０からのロウアドレス信号２により指定されるワード線を活性化する。カラムデコーダ３０は、アドレスバッファ回路１５０からのカラムアドレス信号３により指定される、カラム選択信号を活性化し、ビット線とＩ／Ｏバスを接続する。
【００２０】
図５に示した比較回路４０は、半導体記憶装置の検査を行う際に動作する回路であり、カラムデコーダ３０により同時に選択された複数のカラム選択信号で選択されたビット線のデータを、Ｉ／Ｏバスを経由してメモリセルアレイ外に読み出し、そのデータを比較することによりメモリセルアレイ１０中の不良セルの有無の判定を行いその判定結果を判定信号４として出力する。
【００２１】
例えば図５に示したメモリセルアレイ１０が１６のＩ／Ｏバスを備えている場合、図７（ａ）に示すような方法によりＩ／Ｏ圧縮テストが行われる。
【００２２】
図７（ａ）では、実線、点線、破線、一点鎖線で表現されたデータはそれぞれ異なるデータであるが、同じ種類の線により表されたデータは同じものとなっている。このメモリセル１０からのデータは、データアンプ３２を介して比較回路４０に入力されＩ／Ｏ圧縮テストが行われる。
【００２３】
このようなＩ／Ｏ圧縮テストを行う比較回路４０の具体的な構成を図７（ｂ）の回路図に示す。
【００２４】
この比較回路４０は、図７（ｂ）に示すように、４つの判定ブロック４１1〜４１4と、ナンド回路４２、４４、４５と、インバータ回路４３とから構成されている。
【００２５】
比較回路４０に入力された１６のデータは、それぞれ同じはずであるデータどうしがまとめられ、４つの判定ブロック４１1〜４１4のそれぞれに入力される。
【００２６】
また、判定ブロック４１1は、ナンド回路４６と、ノア回路４７、４９と、インバータ回路４８、３１とから構成されている。ナンド回路４６は、判定ブロック４１1に入力された４つのデータの論理積を演算した結果を反転して出力する。インバータ回路４８は、ナンド回路４６の出力を反転して出力する。ノア回路４７は、判定ブロック４１1に入力された４つのデータの論理和を演算した結果を反転して出力する。そして、ノア回路４９は、インバータ回路４８からの出力とノア回路４７の出力との論理和を演算した結果を反転して出力する。そして、インバータ回路３１は、ノア回路４９の出力を反転してナンド回路４２に出力する。
【００２７】
上記のような構成により、判定ブロック４１1は、入力した４つの信号が全てハイレベルかまたは全てロウレベルの場合に、ハイレベルの信号を出力し、それ以外の場合にはロウレベルの信号を出力する。判定ブロック４１2〜４１4の構成は、判定ブロック４１1と同様な構成および動作を行うためその説明は省略する。
【００２８】
ナンド回路４２は、４つの判定ブロック４１1〜４１4からの信号の論理積を演算した結果を反転して出力する。インバータ回路４３は、ナンド回路４２の出力を反転して出力する。ナンド回路４４、４５は、ラッチ回路を構成していて、インバータ回路４３の出力をラッチして反転して判定信号４として出力している。
【００２９】
尚、ラッチ回路を構成しているナンド回路４５には判定リセット信号１２が入力されている。この判定リセット信号１２は、電源投入時、再検査時に使用される信号であり、通常はロウレベルとなっているがロウレベルからハイレベルとなることにより判定信号４をロウレベルに設定する。
【００３０】
例えば、判定ブロック４１1に入力された４つのデータが全てハイレベルの場合、ナンド回路４６の出力はロウレベルとなり、インバータ回路４８の出力はハイレベルとなる。そのためノア回路４９の出力はロウレベルとなり、インバータ回路３１の出力はハイレベルとなる。
【００３１】
検査対象である同時救済範囲内に不良セルが存在しない場合、４つの判定ブロック４１1〜４１4からの出力が全てハイレベルとなり、ナンド回路４２の出力はロウレベルとなり、インバータ回路４３の出力はハイレベルとなる。ここで、判定リセット信号１２は通常はロウレベルであるため、判定信号４は不良セルが無いことを示すロウレベルとなる。
【００３２】
上記のような検査を同時救済単位毎にロウアドレスおよびカラムアドレスを替えつつ行うことにより、メモリセルアレイ１０中の不良セルの有無の検出を行う。そして、検査対象内に不良セルが存在した場合、４つの判定ブロック４１1〜４１4のいずれかの出力がロウレベルとなり、ナンド回路４２の出力はハイレベル、インバータ回路４３の出力はロウレベルとなる。そのため、判定信号４はハイレベルとなり不良セルが存在することを示す。
【００３３】
容量ヒューズブロック８０1〜８０nは、不良セルのロウアドレスとカラムアドレスを記憶するための複数の容量ヒューズより構成されていて、カットモード信号１１がハイレベルとなると容量ヒューズ用アドレス信号９により示された不良セルのアドレスに基づいて各容量ヒューズの切断が行われる。
【００３４】
次に、図８を参照して１ビット救済の動作について説明する。図８（ａ）はデータの書き込みを行うための回路図であり、図８（ｂ）はデータを読み出すための回路図である。
【００３５】
ここで、不良アドレス検出信号１５は、外部アドレス信号がヒューズブロックに予めプログラムされた不良セルのアドレスと一致した場合にハイレベルとなる信号である。また、ライトアンプ活性化信号１３はデータの書き込みを行う際にハイレベルとなる信号であり、データアンプ活性化信号１４はデータの読み出しを行う際にハイレベルとなる信号である。
【００３６】
先ず、データの書き込みを行う際の動作について説明する。外部アドレス信号とヒューズブロックにプログラムされたアドレスが一致して不良アドレス検出信号１５がハイレベルになると、データの書き込みを行う際にはライトアンプ活性化信号１３はすでにハイレベルとなっているためナンド回路７２の出力はロウレベルとなり、ＰチャネルＭＯＳトランジスタ７５はオンとなる。また、ナンド回路７２の出力がロウレベルとなったことにより、インバータ回路７３の出力はハイレベルとなりＮチャネルＭＯＳトランジスタ７３もオンとなる。そのため、この時入力されている書き込みデータはインバータ回路７６、７７により保持される。
【００３７】
次に、データの読み出しを行う際の動作について説明する。不良アドレス検出信号１５がロウレベルの場合、ナンド回路７９の出力はハイレベル、インバータ回路８１の出力はロウレベルとなる。そのため、ナンド回路８２の出力はハイレベル、ノア回路８３の出力はハイレベルとなり、ＰチャネルＭＯＳトランジスタ８４、ＮチャネルＭＯＳトランジスタ８５ともにオフとなる。ここで、不良アドレス検出信号１５がハイレベルとなると、ナンド回路７９の出力はロウレベル、インバータ回路８１の出力はハイレベルとなる。そのため、インバータ回路７６、７７により保持されている値がインバータ回路７８により反転された値が、ナンド回路８２およびノア回路８３に入力される。そして、ハイレベルの書き込みデータが保持されていた場合にはＰチャネルＭＯＳトランジスタ８４がオンし、ハイレベルの値が読み出しデータとして出力される。また、ロウレベルの書き込みデータが保持されていた場合にはＮチャネルＭＯＳトランジスタ８５がオンし、ロウレベルの値が読み出しデータとして出力される。
【００３８】
このような従来の半導体記憶装置の製造過程における不良セルの救済方法を図９のフローチャートを参照して説明する。
【００３９】
半導体記憶装置の製造工程では、パッケージ化が行われると、先ず上記で説明したようなＩ／Ｏ圧縮テストが行われ不良セルの有無が判定される（ステップ２０１）。ステップ２０１におけるＩ／Ｏ圧縮テストにおいて不良セルが発見されずＯＫと判定された場合、さらに各種の機能テストが行われ（ステップ２０４）、全てのテストをクリアすると良品であると判定される。このステップ２０４の機能テストにおいて不具合が発見された場合は不良品であると判定される。
【００４０】
ステップ２０１におけるＩ／Ｏ圧縮テストにおいて不良セルが発見されＮＧであると判定された場合、どのメモリセルが不良セルであるかの確認が行われる（ステップ２０２）。そして、１ビット救済を行うために、容量ヒューズを切断してこの不良セルのアドレスを記憶させる（ステップ２０３）。そして、容量ヒューズの切断後は、ステップ２０１におけるＩ／Ｏ圧縮テストでＯＫとなった場合と同様に機能テストが行われる（ステップ２０４）。
【００４１】
図９を用いて説明した不良セルの救済方法では、Ｉ／Ｏ圧縮テストと機能テストと２つの選別工程が設けられている。このＩ／Ｏ圧縮テストは簡易的なテストであり、機能テストはこのＩ／Ｏ圧縮テストをも含むより詳細なテストとなっている。このように簡易的なテストと詳細なテストの２つの選別工程が設けられているのは、様々なテストを行った後に不具合が見つかった場合に１ビット救済等の救済を行うと全てのテストを最初からやり直す必要があり、それまでのテストが無駄になってしまうためである。つまり、簡易的なテストで不具合を検出することができれば、無駄を省くことができるからである。
【００４２】
図９に示したような従来の救済方法では、ステップ２０１のＩ／Ｏ圧縮テストにおいてＮＧとなった半導体記憶装置は、一旦製造工程からはずされ、製造工程外で不良アドレスの確認（ステップ２０２）および容量ヒューズの切断（ステップ２０３）が行われる。さらに、不良アドレスの確認を行う際には、不良アドレスを検出して記憶するための機能を備えたフェイルメモリ（Ｆａｉｌ  Ｍｅｍｏｒｙ）付きのテスタを用いて行われる。しかし、このフェイルメモリ付きのテスタは、不良セルの有無のみを検出するテスタと比較して高価であるため、量産工程に備えると半導体記憶装置の製造コストを増加させることになる。また、Ｉ／Ｏ圧縮テストにおいてＮＧとなった場合に、製造工程外において全てのメモリセルを再度検査して不良アドレスを確認し、容量ヒューズの切断を行うための工程が必要となるため、テスト工程における手間が大きくテスト工程が複雑であるという問題を有している。さらに、コストの高いフェイルメモリ付きのテスタを量産工程において備える必要があるため、設備投資のためのコストが大きくなってしまうという問題点も有している。
【００４３】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置および不良セルの救済方法では、製造工程外において不良アドレスの検出、容量ヒューズの切断を行う必要があるためテスト工程が複雑であるとともにフェイルメモリ付きのテスタを必要とするため設備投資のためのコストが大きくなってしまうという問題点があった。
【００４４】
本発明の目的は、製造工程外の手間を無くすことによりテスト工程の簡略化を図るとともにフェイルメモリ付きのテスタを不要とすることにより設備投資を抑制することができる半導体記憶装置およびその製造方法を提供することである
【００４５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、メモリセルアレイへのアドレス選択信号に応じて選択される複数のメモリセルのデータを読み出し、該読み出したデータ同志を比較して不良の有無を判定し、該判定により不良を検出したときに不良判定信号を活性化する比較回路と、
前記データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号を前記アドレス選択信号として出力し、前記比較回路の不良判定信号が活性化されたときに、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するアドレスバッファ回路と、
複数の容量ヒューズを含み、前記比較回路の不良判定信号が活性化されたときに、前記複数の容量ヒューズが前記容量ヒューズ用アドレス信号に基づいて選択的に切断される容量ヒューズブロックとを備えている。
また、本発明の半導体記憶装置では、メモリセルアレイへのアドレス選択信号に応じてメモリセルのデータを読み出して不良の有無を判定し、該判定により不良を検出したときに不良判定信号を活性化する判定回路と、
前記データが読み出されるメモリセルを指定するための外部アドレス信号を所定の信号に同期させてラッチし、該ラッチされたラッチアドレス信号を前記アドレス選択信号として出力し、前記判定回路の不良判定信号が活性化されたときに、前記不良を検出した前記ラッチアドレス信号を、不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として出力するアドレスバッファ回路と、
複数の容量ヒューズを含み、前記判定回路の不良判定信号が活性化されたときに、前記複数の容量ヒューズが前記容量ヒューズ用アドレス信号に基づいて選択的に切断される容量ヒューズブロックとを備えている。
また、本発明の半導体記憶装置では、前記外部アドレス信号は第１の外部アドレス信号と第２の外部アドレス信号とからなり、
前記アドレスバッファ回路は、
前記第１の外部アドレス信号を、メモリセルアレイのロウアドレス信号とすると共に容量ヒューズ用ロウアドレス信号として出力する第１の回路と、
前記第２の外部アドレス信号を、メモリセルアレイのカラムアドレス信号とすると共に容量ヒューズ用カラムアドレス信号として出力する第２の回路とを有してもよい。
【００４６】
また、本発明の半導体記憶装置では、切断された前記容量ヒューズのアドレスに基づく１ビットのメモリセルデータを保持するため、複数のインバータ回路よりなる保持回路を更に備えても良い。
【００４７】
本発明によれば、不良セルの有無を確認するためのテスト工程において不良セルが検出された場合に、アドレスバッファ回路では不良セルが検出された際の外部アドレス信号をラッチして不良アドレスとして保持すると共に容量ヒューズ用アドレス信号として容量ヒューズ用アドレス信号として出力し、容量ヒューズブロックではこの容量ヒューズ用アドレス信号に基づいて各容量ヒューズの切断を選択的に行うようにしている。従って、製造工程外部において不良セルのアドレスを検出することなく製造工程内で容量ヒューズの切断が自動的に行われ、製造工程外の手間を無くしてテスト工程の簡略化が図れるるとともにフェイルメモリ付きのテスタを不要とすることにより設備投資を抑制することができる。
【００４８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４９】
図１は本発明の一実施形態の半導体記憶装置の構成を示すブロック図である。図１において、図５中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００５０】
本実施形態の半導体記憶装置は、図５に示した従来の半導体記憶装置に対してアドレスバッファ回路１５０がアドレスバッファ回路５０に置き換えられ、アンド回路９０が新たに設けられている点が異なっている。また、図１に示した本実施形態の半導体記憶装置では、比較回路４０から出力された判定信号４がアドレスバッファ回路５０に入力され、アドレスバッファ回路５０から出力された容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８により容量ヒューズブロック８０1〜８０nのプログラミングが行われるような構成となっている。つまり、本実施形態の半導体記憶装置における容量ヒューズブロック８０1〜８０nでは、アドレスバッファ回路５０によりラッチされた容量ヒューズ用ロウ／カラムアドレス信号７、８に基づいて、各容量ヒューズの切断が行われる。
【００５１】
アンド回路９０は、カットモード信号１１と判定信号４の論理積を演算し、その演算結果を容量ヒューズブロック８０1〜８０nにそれぞれ出力している。
【００５２】
本実施形態の半導体記憶装置におけるアドレスバッファ回路５０の構成を図２に示す。図２において、図６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００５３】
このアドレスバッファ回路５０は、図２に示されるように、図６に示した従来の半導体記憶装置におけるアドレスバッファ回路１５０に対して、インバータ回路６５、６８と、ナンド回路６６、６９と、ノア回路６７、７０が追加された構成になっている。
【００５４】
インバータ回路６５、６８は、判定信号４を反転して出力する。ナンド回路６６は、ロウアドレスラッチ信号５とインバータ回路６５の出力との論理積を演算した結果を反転してＰチャネルＭＯＳトランジスタ５３のゲートおよびインバータ回路５２に出力する。ナンド回路６９は、カラムアドレスラッチ信号６とインバータ回路６８の出力との論理積を演算した結果を反転してＰチャネルＭＯＳトランジスタ６０のゲートおよびインバータ回路５９に出力する。ノア回路６７は、インバータ回路６５の出力と、インバータ回路５５、５６により保持されている値との論理和を演算した結果を反転し容量ヒューズ用ロウアドレス信号７として出力する。ノア回路７０は、インバータ回路６８の出力と、インバータ回路６２、６３により保持されている値との論理和を演算した結果を反転し容量ヒューズ用カラムアドレス信号８として出力する。
【００５５】
本実施形態の半導体記憶装置におけるアドレスバッファ回路５０は、上記のような回路構成となっていることにより、比較回路４０からの判定信号４が入力されると、その際に出力しているロウアドレス信号２およびカラムアドレス信号３をラッチして容量ヒューズを切断するための容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８として出力する。
【００５６】
次に、このアドレスバッファ回路５０の動作を図３のタイミングチャートを参照して説明する。不良セルが発見されず判定信号４がロウレベルのままの場合、インバータ回路６５、６８の出力はハイレベルとなり、ナンド回路６６、６９は、ロウアドレスラッチ信号５、カラムアドレスラッチ信号６がロウレベルの間は出力をハイレベルとして、ＰチャネルＭＯＳトランジスタ５３、６０およびＮチャネルＭＯＳトランジスタ５４、６１をオフ状態とする。
【００５７】
そして、この状態でロウアドレス信号５またはカラムアドレス信号６がハイレベルとなると、その際の外部アドレス信号１がラッチされロウアドレス信号２またはカラムアドレス信号３として出力される。図３のタイミングチャートでは、時刻ｔ1にロウアドレスラッチ信号５がハイレベルになると、外部アドレス信号１中の“＄００”がラッチされてロウアドレス信号２として出力され、時刻ｔ2にカラムアドレスラッチ信号６がハイレベルになると、外部アドレス信号１中の“＄ＦＦ”がラッチされてカラムアドレス信号３として出力される。
【００５８】
また、このような状態で不良セルが発見され、図３の時刻ｔ3に示すように判定信号４がハイレベルになると、インバータ回路６５、６８の出力はロウレベルになり、ナンド回路６６、６９の出力は、ロウアドレスラッチ信号５、カラムアドレスラッチ信号６の論理に関係無くハイレベルとなる。そのため、ＰチャネルＭＯＳトランジスタ５３、６０およびＮチャネルＭＯＳトランジスタ５４、６１はオフとなり、時刻ｔ3以降のアドレス遷移は取り込まれない。
【００５９】
そして、インバータ回路６５、６８の出力がロウレベルとなったことにより、ノア回路６７、７０は、インバータ回路５５、５６に保持されている値、インバータ回路６２、６３に保持されている値をそれぞれ容量ヒューズ用ロウアドレス信号７または容量ヒューズ用カラムアドレス信号８としてそれぞれ出力する。そのため、容量ヒューズ用ロウアドレス信号７として“＄００”が容量ヒューズブロックに出力され、容量ヒューズ用カラムアドレス信号８として“＄ＦＦ”が容量ヒューズブロックに出力される。
【００６０】
次に、本実施形態の半導体記憶装置の製造過程における救済方法を、図１、図２の回路図および図４のフローチャートを参照して説明する。
【００６１】
半導体記憶装置の製造工程では、パッケージ化が行われると、先ず従来技術においても説明したようなＩ／Ｏ圧縮テストが行われ不良セルの有無が判定される（ステップ１０１）。ステップ１０１におけるＩ／Ｏ圧縮テストにおいて不良セルが発見されずＯＫと判定された場合、さらに各種の機能テストが行われ（ステップ１０３）、全てのテストをクリアすると良品であると判定される。このステップ１０３の機能テストにおいて不具合が発見された場合は不良品であると判定される。ここまでの動作は、図９のフローチャートを参照して説明した従来の救済方法と同様である。
【００６２】
ステップ１０１におけるＩ／Ｏ圧縮テストにおいて不良セルが発見されＮＧであると判定された場合、比較回路４０は判定信号４をハイレベルとする。そのため、アドレスバッファ回路５０は、その時に保持していたロウアドレス信号２、カラムアドレス信号３をラッチして、容量ヒューズ用ロウアドレス信号７、容量ヒューズ用カラムアドレス信号８として容量ヒューズブロック８０1〜８０nのうちの対応する容量ヒューズブロックに出力する。
【００６３】
そして、判定信号４がハイレベルとなったことにより、Ｉ／Ｏ圧縮テストは終了し、カットモード信号１１がハイレベルとなり、アドレスバッファ回路５０からの容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８に基づいて容量ヒューズの切断が製造工程内で行われる（ステップ１０２）。そして、容量ヒューズの切断後は、ステップ１０１におけるＩ／Ｏ圧縮テストでＯＫとなった場合と同様に機能テストが行われる（ステップ１０３）。
【００６４】
上記で説明したように、本実施形態による半導体記憶装置の不良セルの救済方法では、ステップ１０１のＩ／Ｏ圧縮テストにおいてＮＧとなり比較回路４０からハイレベルの判定信号４が出力された場合、アドレスバッファ回路５０により不良セルのアドレスが容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８としてラッチされる。そして、このラッチされた容量ヒューズ用ロウアドレス信号７および容量ヒューズ用カラムアドレス信号８に基づいて容量ヒューズの切断が製造工程内で行われる。
【００６５】
そのため、本実施形態の不良セルの救済方法によれば、図９に示した従来の不良セルの救済方法のようにＩ／Ｏ圧縮テストにてＮＧとなった半導体記憶装置を一旦製造工程からはずし、不良セルのアドレスを検出してから容量ヒューズの切断を行うという手間を省くことができる。
【００６６】
また、本実施形態の不良セルの救済方法によれば、ステップ１０１のＩ／Ｏ圧縮テストにおいてＮＧとなった場合、アドレスバッファ回路５０により不良セルのアドレスがラッチされるため、不良アドレスを検出して記憶するための機能を備えた高価なフェイルメモリ付きのテスタが不要となる。
【００６７】
本実施形態では、Ｉ／Ｏ圧縮テストを用いて不良セルの有無を検出する場合を用いて説明したが、本発明はこれに限定されるものではなく、他のテスト方法により不良セルの有無を検出するようにした場合でも同様に本発明を適用することができるものである。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、不良セルの有無を確認するためのテスト工程において不良セルが検出された場合に、半導体記憶装置内部において不良セルのアドレスをラッチして製造工程内で容量ヒューズの切断を自動的に行うようにしているため、製造工程外の手間を無くしてテスト工程の簡略化が図れるるとともにフェイルメモリ付きのテスタを不要とすることにより設備投資を抑制することができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図１中のアドレスバッファ回路５０の構成を示す回路図である。
【図３】図１中のアドレスバッファ回路５０の動作を説明するためのタイミングチャートである。
【図４】本発明の一実施形態の半導体記憶装置における不良セルの救済方法を説明するためのフローチャートである。
【図５】従来の半導体記憶装置の構成を示すブロック図である。
【図６】図５中のアドレスバッファ回路１５０の構成を示す回路図である。
【図７】Ｉ／Ｏ圧縮テストを説明するための図（図７（ａ））および図５中の比較回路４０の構成を示す回路図（図７（ｂ））である。
【図８】１ビット救済の動作を説明するための回路図である。
【図９】従来の半導体記憶装置における不良セルの救済方法を説明するためのフローチャートである。
【符号の説明】
１    外部アドレス信号
２    ロウアドレス信号
３    カラムアドレス信号
４    判定信号
５    ロウアドレスラッチ信号
６    カラムアドレスラッチ信号
７    容量ヒューズ用ロウアドレス信号
８    容量ヒューズ用カラムアドレス信号
９    容量ヒューズ用アドレス信号
１０    メモリセルアレイ
１１    カットモード信号
１２    判定リセット信号
１３    ライトアンプ活性化信号
１４    データアンプ活性化信号
１５    不良アドレス検出信号
２０    ロウデコーダ
３０    カラムデコーダ
３１    インバータ回路
３２    データアンプ
４０    比較回路
４１1〜４１4    判定ブロック
４２    ナンド回路
４３    インバータ回路
４４〜４６    ナンド回路
４７    ノア回路
４８    インバータ回路
４９    ノア回路
５０    アドレスバッファ回路
５１、５２    インバータ回路
５３    ＰチャネルＭＯＳトランジスタ
５４    ＮチャネルＭＯＳトランジスタ
５５〜５７    インバータ回路
５８、５９    インバータ回路
６０    ＰチャネルＭＯＳトランジスタ
６１    ＮチャネルＭＯＳトランジスタ
６２〜６４    インバータ回路
６５    インバータ回路
６６    ナンド回路
６７    ノア回路
６８    インバータ回路
６９    ナンド回路
７０    ノア回路
７１    ライトアンプ
７２    ノア回路
７３    インバータ回路
７４    ＮチャネルＭＯＳトランジスタ
７５    ＰチャネルＭＯＳトランジスタ
７６〜７８    インバータ回路
７９    ナンド回路
８０1〜８０n    容量ヒューズブロック
８１    インバータ回路
８２    ナンド回路
８３    ノア回路
８４    ＰチャネルＭＯＳトランジスタ
８５    ＮチャネルＭＯＳトランジスタ
８６、８７    インバータ回路
９０    アンド回路
１０１〜１０３    ステップ
２０１〜２０４    ステップ
１５０    アドレスバッファ回路
【図１】
0004125542.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004125542.tif 000007
【図７】
0004125542.tif 000008
【図８】
0004125542.tif 000009
【図９】
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