(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面上に形成されるアノード電極と、該アノード電極と前記半導体基板とが選択的にショットキー接触して形成されるショットキー接合部と、前記半導体基板の第２主面の表面層に形成される第１導電型のカソード領域と、該カソード領域上に形成されるカソード電極とを有する半導体装置において、
前記半導体基板の表面層に、所定幅でリング状に形成されるトレンチ溝と、該トレンチ溝より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記トレンチ溝より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有し、前記トレンチ溝の側壁に形成される絶縁膜と、前記トレンチ溝の底部に接して形成される第２導電型の第１半導体領域と、前記トレンチ溝を充填し前記第１半導体領域と前記アノード電極とを電気的に接続する導電材とを有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の第１主面上に形成されるアノード電極と、該アノード電極と前記半導体基板とが選択的にショットキー接触して形成されるショットキー接合部と、前記半導体基板の第２主面の表面層に形成される第１導電型のカソード領域と、該カソード領域上に形成されるカソード電極とを有する半導体装置において、
前記半導体基板の表面層に、所定幅でリング状に形成されるトレンチ溝と、該トレンチ溝より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記トレンチ溝より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有し、前記トレンチ溝がアノード電極とオーミック接触する第２導電型の第２半導体領域のみからなることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の第１主面上に形成されるアノード電極と、該アノード電極と前記半導体基板とが選択的にショットキー接触して形成されるショットキー接合部と、前記半導体基板の第２主面の表面層に形成される第１導電型のカソード領域と、該カソード領域上に形成されるカソード電極とを有する半導体装置において、
前記半導体基板の表面層に、所定幅でリング状に形成されるトレンチ溝と、該トレンチ溝より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記トレンチ溝より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有し、前記トレンチ溝の側壁と底部に形成される第２導電型の第３半導体領域と、前記トレンチ溝を充填し前記第３半導体領域と前記アノード電極とを電気的に接続する導電材とを有することを特徴とする半導体装置。
【請求項４】
前記第１ショットキー接合部の第１主面表面での平面形状が、円形もしくは頂点が円周上に配置された多角形であり、隣り合う第１ショットキー接合部の中心点を結ぶ直線が三角格子となる請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記トレンチ溝の内径ｒ１が、ｒ１≦１０μｍであることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記三角格子の各一辺の長さＬ１が、前記トレンチ溝の幅Ｗｔおよび前記トレンチ溝の内径ｒ１に対して、ｒ１＋Ｗｔ≦Ｌ１≦２０μｍであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記トレンチ溝の幅Ｗｔが、Ｗｔ≦２μｍであることを特徴とする請求項１〜３、５および６のいずれかに記載の半導体装置。
【請求項８】
前記三角格子の三つの辺の長さのばらつきが、前記一辺の長さＬ１に対して２０％以内であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記アノード電極の最外周下の前記半導体基板の表面層に第２導電型のエッジ層が形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項１０】
前記エッジ層の幅Ｌｅが、前記トレンチ溝の内径ｒ１および前記トレンチ溝の幅Ｗｔに対して、Ｌｅ≧ｒ１＋２Ｗｔであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記エッジ層の拡散深さＸｊｅが前記トレンチ溝の底部アノード層深さＸｊｔに対して、Ｘｊｅ≧Ｘｊｔであることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記エッジ層と最も近い前記トレンチ溝との最短距離Ｗ１が、前記三角格子の一辺の長さＬ１に対して、Ｗ１≦Ｌ１であることを特徴とする請求項９、１０および１１のいずれかに記載の半導体装置。
【請求項１３】
前記導電材がポリシリコンであって、前記ポリシリコンの上端は半導体基板の表面より高いことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
トレンチ溝の上端角部上に絶縁膜とその上のポリシリコンを有することを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力用半導体整流素子（電力用ダイオード）などの半導体装置に関する。
【０００２】
【従来の技術】
電力用ダイオードは、様々な用途に利用されているが、近年、数ｋＨｚから数十ｋＨｚの比較的高周波で動作するインバータ回路などに使われるようになってきた。このような高周波動作に使用される電力用ダイオードには、スイッチング速度を速くすることが強く求められている。従来の電力用ダイオードとしては、主にｐｎダイオードが用いられているが、このダイオードはｐｎ接合で耐圧を確保するために、ショットキー接合で耐圧を確保するショットキーダイオードに比べて、漏れ電流が小さい。しかしながらｐｎダイオードは、オン動作時に、ｎベース層に少数キャリアが過度に蓄積されるので、蓄積されたキャリアを逆回復動作時に掃き出す必要があり、このキャリアの掃き出しに時間が掛かるために、スイッチング速度が遅くなる。このスイッチング速度を早めるために、金原子や白金原子などの重金属拡散や電子線照射などでライフタイムキラーをｎベース層に導入して、素子の高速化を図っている。
【０００３】
【発明が解決しようとする課題】
近年、ｐｎダイオードとショトキーダイオードを１チップ内に並列に配置させたＭＰＳ（Ｍｅｒｇｅｄ  ｐｉｎ／Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）構造の電力用の半導体整流素子（電力用ダイオード）が発表されている。このＭＰＳ構造において、特開昭６０−３１２７１号公報に開示されているプレーナ型では、ショットキー接合部での電界強度を十分低く抑えられないために、漏れ電流が増大する。それを解決するために、トレンチ溝を形成し、このトレンチ溝の底部と場合によっては側面にｐｎ接合を形成し、トレンチ溝に挟まれた箇所の表面にショットキー接合を形成した構造が特開平５−６３１８４号公報、特開平５−１１００６２号公報、特開平５−２２６６３８号公報に開示されている。このトレンチ溝の平面形状は、通常ドット（図１７（ａ））であるが、ストライプ（図１７（ｂ））のものもある。
【０００４】
ストライプでは、曲率部分がないので、ｐｎ接合に対するショットキー比率が低い場合は、活性部でのトレンチ底部ｐ層における電界強度をドットに比べて低くできる。一方、ショットキー比率を高くすれば、トレンチ溝間の空乏層ピンチオフ効果が小さくなるので、ｐ層およびショットキー接触部の電界強度が高くなり、耐圧低下や漏れ電流増加につながる。
【０００５】
ドットはストライプに比べて、同じショットキー比率にした場合、セルピッチ（間隔）を狭くできるので、ストライプと比べて漏れ電流を低く抑えることはできる。しかし、セルピッチを狭くして微細化すると、ドットの直径が小さくなる。ドットの直径が小さくなると、トレンチ溝の底部に形成されるｐ層の曲率が大きくなり、耐圧を高く維持することは難しい。
【０００６】
また、ドットのトレンチ溝の開口部を小さくすると、トレンチ溝内にポリシリコンを埋め込むときに簾（空洞）が出来易い。そのため、ドットのトレンチ溝では、漏れ電流を小さく抑制しながら（耐圧を高く維持しながら）ショットキー比率を高く（９０％以上）することは困難である。
この発明の目的は、前記の課題を解決して、ｐｎ接合に対するショットキー比率を高め、耐圧低下を起こさずに、高速、且つ、ソフトリカバリーな半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の第１主面上に形成されるアノード電極と、該アノード電極と前記半導体基板とが選択的にショットキー接触して形成されるショットキー接合部と、前記半導体基板の第２主面の表面層に形成されるカソード領域と、該カソード領域上に形成されるカソード電極とを有する半導体装置において、前記半導体基板の表面層に、所定幅でリング状に形成されるトレンチ溝と、該トレンチ溝より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記トレンチ溝より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有し、前記トレンチ溝の側壁に形成される絶縁膜と、前記トレンチ溝の底部に接して形成される第２導電型の第１半導体領域と、前記トレンチ溝を充填し前記第１半導体領域と前記アノード電極とを電気的に接続する導電材とを有する構成とする。前記第１ショットキー接合部の第１主面表面での平面形状が、円形もしくは頂点が円周上に配置された多角形であり、隣り合う第１ショットキー接合部の中心点を結ぶ直線が三角格子とするとよい。
【０００８】
【０００９】
【００１０】
また、前記半導体基板の表面層に、前記アノード電極とオーミック接触し、所定幅でリング状に形成される第２導電型の第２半導体領域と、該第２半導体領域より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記第２半導体領域より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有する構成とする。この第１ショットキー接合部の平面形状は、円形もしくは頂点が円周上に配置される多角形であり、隣り合う第１ショットキー接合部の中心点を結ぶ直線が三角格子とするとよい。
【００１１】
また、前記半導体基板の表面層に、所定幅でリング状に形成されるトレンチ溝と、該トレンチ溝より内側の半導体基板とアノード電極とがショットキー接触して形成される第１ショットキー接合部と、前記トレンチ溝より外側の半導体基板とアノード電極とがショットキー接触して形成される第２ショットキー接合部とを有し、前記トレンチ溝の側壁と底部に形成される第２導電型の第３半導体領域と、前記トレンチ溝を充填し前記第３半導体領域と前記アノード電極とを電気的に接続する導電材とを有する構成とする。前記第１ショットキー接合部の第１主面表面での平面形状が、円形もしくは頂点が円周上に配置された多角形であり、隣り合う第１ショットキー接合部の中心点を結ぶ直線が三角格子とするとよい。
また、前記トレンチ溝の内径ｒ１が、ｒ１≦１０μｍであるとよい。
また、前記三角格子の各一辺の長さＬ１が、前記トレンチ溝の幅Ｗｔおよび前記トレンチ溝の内径ｒ１に対して、ｒ１＋Ｗｔ≦Ｌ１≦２０μｍであるとよい。
【００１２】
また、前記トレンチ溝の幅Ｗｔが、Ｗｔ≦２μｍであるとよい。
また、前記三角格子の三つの辺の長さのばらつきが、前記一辺の長さＬ１に対して２０％以内であるとよい。
また、前記アノード電極の最外周下の前記半導体基板の表面層に第２導電型のエッジ層が形成されているとよい。
【００１３】
また、前記エッジ層の幅Ｌｅが、前記トレンチ溝の内径ｒ１および前記トレンチ溝の幅Ｗｔに対して、Ｌｅ≧ｒ１＋２Ｗｔであるとよい。
また、前記エッジ層の拡散深さＸｊｅが前記トレンチ溝の底部アノード層深さＸｊｔに対して、Ｘｊｅ≧Ｘｊｔであるとよい。
また、前記エッジ層と最も近い前記トレンチ溝との最短距離Ｗ１が、前記三角格子の一辺の長さＬ１に対して、Ｗ１≦Ｌ１であるとよい。
【００１４】
また、前記導電材がポリシリコンであって、前記ポリシリコンの上端は半導体基板の表面より高くするとよい。
また、トレンチ溝の上端角部上に絶縁膜とその上のポリシリコンを有することがよい。
【００１５】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）のＡ部拡大図である。同図（ａ）は、アノード電極１０の一部を除去し、リングトレンチ溝４のシリコン面での平面形状および配置が分かるような図にした。
【００１６】
この半導体装置は、ｎ+ カソード層１の上にエピタキシャル成長により、ｎ-ドリフト層３を形成する。ここで、ｎ+ カソード層１とｎ- ドリフト層３の間に、エピタキシャル成長でドリフト層３より高不純物濃度のｎ中間層を追加形成しても構わない。このｎ- ドリフト層３に所定幅でリング状をしたリングトレンチ溝４を形成し、リングトレンチ溝４の側壁に酸化膜５を形成する（底面には酸化膜は形成しない）。このリングトレンチ溝４は、隣り合うリングトレンチ溝４のリングの中心点１８を結ぶ直線が三角格子に（中心点１８が三角格子点に位置するように）なる。
【００１７】
また、リングトレンチ溝４の平面形状は図１３（ａ）のように円形であっても、図１３（ｂ）のように頂点が円周上に等間隔に配置された多角形であっても構わない。図１３では酸化膜５が省略されリングトレンチ溝４のみ示されている。
再び、図１に戻り、リングトレンチ溝４にポリシリコン６を充填する。このポリシリコン６の箇所が酸化膜のマスクの開口部でもあるので、このポリシリコン６を介して、１００ｋｅＶで１×１０14ｃｍ-2のドーズ量のボロンを注入し、熱処理してｐ- アノード層７をリングトレンチ溝４の底部に形成する。次にアノード電極１０を形成する。このアノード電極１０とｎ- ドリフト層３の表面との界面には、ショットキー接合部が形成される。また、ポリシリコン６の表面とアノード電極１０はオーミック接触する。このようにして、ｐｎ接合のためのｐ- アノード層７とショットキーダイオード接合部が並列に配置されたＭＰＳ構造の半導体整流素子が形成される。
【００１８】
ショットキー接合部は、リングトレンチ溝４の内側に形成され、平面形状が円形をした第１ショットキー接合部１５と、リングトレンチ溝４の外側に形成される第２ショットキー接合部１６で構成される。
ここで素子の諸元について説明する。リングトレンチ溝の深さは３μｍ、リングトレンチ溝の幅は１μｍ、リング内径（トレンチ溝内円の直径）は６μｍ、リング外径（トレンチ溝外円の直径）は８μｍ、三角格子の一辺の長さＬ１は１２μｍ、ｐ- アノード層７の拡散深さは０．７μｍ、ｎ- ドリフト層３の濃度は１×１０14ｃｍ-3、ｎ+ カソード層１の濃度は１×１０18ｃｍ-3である。このｐｎ接合とショットキー接合によるダイオードの活性領域１３の回りにはｐエッジ層１７が形成され、さらにｐエッジ層１７の回りには耐圧構造１４であるガードリングを構成するｐ+ 層８が複数本形成され、その接合深さは約８μｍである。この耐圧構造はフィールドプレート構造やリサーフ構造等どの構造を用いても構わない。
【００１９】
図２は、図１のリングトレンチ溝の配置図と電界強度の図であり、同図（ａ）はリングトレンチ溝の配置を示す部分平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した部分断面図、同図（ｃ）はＬ１の長さと電界強度の関係を示す図である。
図２（ａ）において、三角格子は正三角形とし、一辺の長さをＬ１、リングトレンチ溝４の内径をｒ１、トレンチ幅をＷｔとする。リングトレンチ溝４の外径はｒ１＋２Ｗｔとなる。また、ａ、ｂ、ｃは各辺の長さであり、ａ＝ｂ＝ｃ＝Ｌ１となる。この条件での表面電界強度を図２（ｃ）に示す。
【００２０】
図２（ｃ）において、三角形の辺の長さＬ１とショットキー部最大表面電界強度Ｅｓの関係を示しているが、Ｌ１が２０μｍを越えるとＥｓが増加することがわかる。これは三角形の辺の長さＬ１が増加することにより、リングトレンチ溝４とした場合でも、空乏層のピンチオフ効果が弱まるためである。そのため、Ｌ１としては２０μｍ以下とするのが望ましい。
【００２１】
また、Ｌ１の下限値は、図１４のようにリングトレンチ溝４同士が重なる位置までとする。従って、三角形の一辺の長さＬ１は、ｒ１＋Ｗｔ≦Ｌ１≦２０μｍとなるようリングトレンチ溝４を形成する。
また、図１４のようにリングトレンチ溝４同士が重なる場合は、第２ショットキー接合部１６の占める領域（Ｃ部の領域）は極めて小さくなる。従って、図１４のＣ部の第２ショットキー接合部１６をなくしてリングトレンチ溝４の一部を代わりに形成しても構わない。
【００２２】
また、三角形の各辺の長さ（ａ、ｂ、ｃ）が大きくばらつくと、三角形が正三角形からずれてきて、各リングトレンチ溝４から伸びる空乏層が同時に三角形の中心位置１９に到達しなくなる。そのため、大きくばらつくと漏れ電流が増加し、耐圧が低下する。そのため、各辺の長さのばらつきを２０％以内とするとよい。
【００２３】
図３は、図１の半導体装置に逆電圧を印加した場合のデバイスシミュレーションの結果を示し、同図（ａ）はリングトレンチ溝の電界強度分布図、同図（ｂ）はｒ１と表面電界強度Ｅｓの関係を示す図である。
図３（ａ）では、リングトレンチ溝４を挟んで左側がリングの内側、右側がリングの外側である。リングの内側は図の通り電界強度が極めて小さい。
【００２４】
これは、空乏層がリングの内側へと広がるため、空間電荷が少なくてすむからである。そのため、リングの内側のショットキー接合部での表面電界強度はほとんど零となり、逆バイアス時のショットキー障壁低下現象が起こらない。そのため、漏れ電流を低減することができる。このリングトレンチ溝４の内径ｒ１、三角形一辺の長さＬ１を効果的に選択すれば、表面電界の低い第１ショットキー接合部１５を増加することができ、従来のストライプ構造やドット構造よりも高いショットキー面積比（ｐｎ接合に対するショットキー接合のショットキー比率）にすることができる。その結果、漏れ電流を低くすることができる。
【００２５】
図３（ｂ）において、リングトレンチ溝４の内径ｒ１と最大表面電界強度の関係を示したグラフで、ｒ１が１０μｍ以下で十分電界強度が低くできることが判る。したがってｒ１は１０μｍ以下、Ｌ１は図２（ｂ）から２０μｍ以下であれば、十分漏れ電流が低減できるので望ましい。図４は、図１の本発明の半導体装置の素子耐圧ＢＶと漏れ電流ＪL を示す図であり、同図（ａ）は、素子耐圧ＢＶとショットキー比率の関係を示す図、同図（ｂ）は漏れ電流ＪL とショットキー比率の関係を示す図である。比較のために示した従来素子は、トレンチ溝の形状はストライプとドットの場合である。
【００２６】
図４（ａ）において、本発明のリングトレンチ構造の半導体装置の耐圧は、従来の半導体装置（ドット、ストライプ）に比べてショットキー比率を高くしても耐圧を高く維持している。これは、上記したように、リングの内側での空乏層の広がり方が原因であり、図３（ａ）に示すリングトレンチ溝４の底部のｐ- アノード層７のＤ部での電界強度が緩和されているためである。
【００２７】
図４（ｂ）において、図４（ａ）で説明したように、電界強度が緩和されるために、本発明のリングトレンチ構造の半導体装置が格段に漏れ電流を抑制されていることが判る。図５は、図１のＢの範囲にある箇所の拡大断面図である。ｐエッジ層１７の幅をＬｅ、このｐエッジ層１７と最も近くにあるリングトレンチ溝４との最短距離をＷ１とし、このｐエッジ層１７の拡散深さをＸｊｅ、リングトレンチ溝４の底部に形成したｐ- アノード層７の、表面（ｎ- ドリフト層３の表面）からの深さをＸｊｔとして、それぞれ図示している。ｐエッジ層１７形成のためのイオン注入時にマスクとなる絶縁膜９の端からｐエッジ層１７の表面での横方向拡散距離は０．８Ｘｊｅ程度となる。この図を用いて、つぎに素子耐圧ＢＶについて説明する。
【００２８】
図６は、ｐエッジ層深さＸｊｅとトレンチ底部のｐ- アノード層深さＸｊｔの比と、素子耐圧ＢＶの相関を示した図である。縦軸は、Ｒｓｃｈ＝９５％での最大耐圧で規格化している。ｐエッジ層深さＸｊｅがトレンチ底部ｐ- アノード層深さＸｊｔよりも浅くなると（Ｘｊｅ／Ｘｊｔ＜１）、耐圧が低くなる。これは、最外のリングトレンチ溝４のｐ- アノード層７の電界強度が、他の場所に位置するリングトレンチ溝４に比べて高くなり、なだれ増倍が生じるためである。よってｐエッジ層深さＸｊｅはトレンチ底部ｐ- アノード層深さＸｊｔよりも深い方が望ましい。
【００２９】
図７は、ｐエッジ層幅Ｌｅとリングトレンチ溝の外径（ｒ１＋２Ｗｔ）との比による素子耐圧ＢＶの特性を示しており、ショットキー比率Ｒｓｃｈ＝９５％での最大耐圧で規格化している。ｐエッジ層１８と最外のリングトレンチ溝４の最短距離をＷ１とし、Ｗ１をＬ１と同じにして、ＸｊｅをＸｊｔと同じにした場合である。ｐエッジ層幅Ｌｅがリングトレンチ溝の外径（ｒ１＋２Ｗｔ）よりも小さくなると、空乏層広がりが均一でなくなるため、素子耐圧が減少する。よってＬｅはリングトレンチ外径よりも大きい方が望ましい。
【００３０】
図８は、エッジ層と最外リングトレンチの最短距離Ｗ１と三角格子の一辺の長さＬ１の比と、素子耐圧ＢＶの関係を示した図である。Ｒｓｃｈ＝９５％、Ｘｊｅ＝Ｘｊｔの時の最大耐圧で規格化している。Ｗ１がＬ１より長くなると、耐圧は低くなる。これは、エッジ層による電界緩和効果が小さくなり、最外トレンチの底部のｐ層電界強度がその他のトレンチよりも高くなるため、その部分で主になだれ増倍が起こるためである。よってＷ１は、Ｗ１≦Ｌ１となるようにすることが望ましい。
【００３１】
図９は、この発明の第２実施例の半導体装置の要部斜視断面図である。これは図１（ｂ）に相当する図である。アノード電極１０側の基板表面層（ｎ- ドリフト層３の表面層）に、図１のリングトレンチ溝４に相当するリング状のｐエミッタ層２１（リングセル）が三角格子となる位置に形成される。このリング状のｐエミッタ層２１の内側も外側も図１に示したように、ショットキー接合部１５、１６が形成される。これらのリングセルは、互いに接しても、また、重なっても構わない。このｐエミッタ層２１は、イオン注入、熱拡散などで形成される。この場合も、図１と同様の効果が期待できる。
【００３２】
図１０は、この発明の参考例の半導体装置の要部斜視断面図である。これは図１（ｂ）に相当する図である。アノード電極１０の基板表面層（ｎ- ドリフト層３の表面層）に、リングトレンチ溝４が三角格子となる位置に形成される。そして、リングトレンチ溝４の内部は酸化膜２２で覆われており、さらにその内部が低抵抗ポリシリコン２３または金属で埋め込まれている。このポリシリコン２３または金属は、アノード電極１０と接している。この構造は、ＴＭＢＳ（Ｔｒｅｎｃｈ−ＭＯＳ−Ｂａｒｒｉｅｒ−Ｓｃｈｏｔｔｋｙ）としてしられている構造であるが、リングトレンチ溝構造とすることで、ショットキー接合部およびトレンチ底近傍の電界強度が緩和され、図１と同様の効果が期待できる。
【００３３】
図１１は、この発明の第３実施例の半導体装置の要部斜視断面図である。これは図１（ｂ）に相当する図である。アノード電極１０の基板表面層（ｎ- ドリフト層３の表面層）に、リングトレンチ溝４が三角格子状に形成され、リングトレンチ溝４の底部及び側壁表面にはｐ層２５が形成されている。リングトレンチ溝４は低抵抗ポリシリコン２４または金属で埋め込まれており、アノード電極１０と接している。この場合も、ショットキー接合部およびトレンチ底近傍の電界強度が緩和できて、図１と同様の効果が期待できる。
【００３４】
以上に述べた実施例１から３において、前記のショットキー接合部１５、１６は、アノード電極１０を純アルミニウムとしてショットキー接触をさせたが、１％程度のシリコンを微量に混入したアルミニウム（Ａｌ−Ｓｉ）をシリコン基板に付着させ、熱処理することでシリコン基板（ｎ- ドリフト層３）とアノード電極１０の界面に１０ｎｍ程度の極薄いｐ- 層を形成して、ショットキー接触をさせても構わない。ショットキー障壁は、純アルミニウムの場合よりｐ- 層を形成した場合の方が、１０％程度高くなり、その分漏れ電流が小さくできる。
【００３５】
図１２は、三角格子と四角格子それぞれにおける、格子点と格子点で囲まれた領域の中心点までの長さ（リング間最大距離）を比較した図で、同図（ａ）は三角格子の場合、同図（ｂ）は四角格子の場合である。同じピッチ（一辺の長さＬ１）において、四角格子ではリング間最大距離ｒｃ２は、０．７０７Ｌ１となる。  一方、三角格子では、ｒｃ１は０．５７７Ｌ１となる。したがって、三角格子のｒｃ１が小さい分、逆バイアス時の空乏層ピンチオフが効果的に生じ、電界強度が緩和できる。そのため、三角格子に円形のリングを配置する方が四角格子に配置するよりも優れている。
【００３６】
前記の第１から第３の各実施例で説明したように、本発明により、ショットキー比率を高めながら、耐圧が高く漏れ電流が低い、高速低損失でソフトリカバリーな半導体装置を提供することができる。
また、本発明の半導体装置を用いることで、発熱損失が小さく電磁ノイズの低いパワーモジュールやＩＰＭ（インテリジェントパワーモジュール）などを提供できる。
【００３７】
次に図１の構造の半導体装置の製造方法を図１５を用いて説明する。図１５（a）〜（p）は半導体装置の各製造工程を示す要部断面図である。
まず、半導体基板３１の表面に０．８μｍの酸化膜３２を形成する。そして、外周部のｐエッジ層１７を形成する箇所の酸化膜３２を除去して窓あけを行いボロンをイオン注入してｐエッジ層１７を形成する（a）。図の左側が耐圧構造部となり、右側が活性領域となるが、その活性領域の酸化膜のみを除去し、その後再び０．８μｍの酸化膜３３を形成する（ｂ）。次にリングトレンチ溝を形成すべき箇所の酸化膜を除去し、酸化膜３３をマスクとしてトレンチエッチングを施して３μｍの深さのリングトレンチ溝４を形成する（ｃ）。トレンチエッチングを施すのに際して半導体基板のトレンチ溝の上端角部が鈍角になってくると、その箇所での欠陥によりもれ電流が大きくなるので、各工程においてトレンチ溝の上端角部が略直角となるようにしていくのが望ましい。つまり、トレンチエッチングの際にエッチングガス中に酸素を微量導入してトレンチ側壁に酸化膜を形成しつつエッチングを行う。このトレンチ側壁に形成される酸化膜によってトレンチ溝４の横方向へのエッチングを抑える。次にそのトレンチ側壁に形成された酸化膜を除去し、更にトレンチを所望形状とすべくラウンドエッチングを行う。そして、形成されたトレンチ溝４の側壁の表面をなだらかにするため犠牲酸化を行い０．１μｍの酸化膜３４をトレンチ溝の内部に形成する（ｄ）。次にボロンをドーズ量１×１０15ｃｍ-2、４５ｋｅＶの条件でイオン注入を行い（ｅ）、１０００℃、３０分のアニールすることによって、トレンチ溝４の底部にｐ-アノード層７を形成する（ｆ）。次に犠牲酸化膜３４を除去し（この時の表面の酸化膜厚さは０．５〜０．６μｍ程度となっている）（ｇ）、熱酸化膜の成長またはゲート酸化により０．２μｍの酸化膜３５を形成し（ｈ）、トレンチ溝４の底部の酸化膜のみを異方性エッチングで除去する（この時の表面の酸化膜は０．２〜０．３μｍ程度となっている）（ｉ）。次に半導体基板の全面に０．５〜１μｍの厚さのポリシリコン３６を成長させてトレンチ溝4内を埋める（ｊ）。次に全面にボロンをドーズ量１×１０15ｃｍ-2、４５ｋｅＶの条件でイオン注入して１０００℃３０分のアニールを行い、ポリシリコン３６に不純物を拡散して低抵抗化を図る（ｋ）。次にレジストを塗布してトレンチ溝の上端部のレジスト３７のみを残し、このレジスト３７をマスクとしてポリシリコン３６のエッチングを行う（ｌ）。この時、ポリシリコンの残し幅はトレンチ溝の幅（側壁の酸化膜を含む）よりも広く残るようにする。その後ポリシリコン上のレジストを除去し（ｍ）、ＰＳＧ膜３８を成長させ、チップの外周の耐圧構造部のみにＰＳＧ膜３８が残るよう活性部のＰＳＧ膜をドライエッチングで除去する（ｎ）。ここで、ＰＳＧ膜の除去にドライエッチングを採用する理由は、ウエットエッチングであるとポリシリコン３６とメサ部シリコン間のＳｉＯ2（０．２〜０．３μｍの厚さの酸化膜）にエッチング液が染み込み、残すべきポリシリコン下の酸化膜がエッチングされてしまい、この部分での半導体基板とポリシリコンとの接触が起こり、もれ電流が大きくなってしまうので、酸化膜を望ましい形で残すためである。つまり、トレンチ溝の上端角部には、酸化膜とポリシリコンをひさし状に残すことで、もれ電流��低減を図っている。次に、９５０℃、３０分でＮ2と微量のＯ2からなる雰囲気にて熱処理を行う。これは、ＰＳＧ膜のドライエッチング時にメサ上面のショットキー部にエッチングダメージ欠陥が残っているので、それを熱処理にて回復させるためである。次にメサ部のＳｉＯ2残膜（酸化膜の残り）をＨＦ（フッ酸）にて除去したあと、半導体基板上にアノード電極となるＡｌ−Ｓｉの金属膜３９をスパッタで被着する（ｏ）。最後に窒化シリコン膜４０を表面に形成する（ｐ）。
【００３８】
次に別の製造方法について図１６を用いて説明する。図１６（a）〜（ｎ）は半導体装置の各製造工程を示す要部断面図である。
図１６の工程で図１５の工程と異なる点は、図１５（ｃ）の工程の後に、図１５（ｄ）の犠牲酸化膜を形成せずに図１５（ｈ）の熱酸化膜の形成あるいはゲート酸化膜の形成を行って（図１６（ｄ））、図１５（ｉ）と同じくトレンチ溝の底部の酸化膜を除去し（図１６（ｅ））、その後にボロンをドーズ量１×１０15ｃｍ-2、４５ｋｅＶの条件でイオン注入を行い（図１６（ｆ））、半導体基板の表面全面に０．５〜１μｍの厚さのポリシリコン３６を成長させる（図１６（ｇ））。そして１０００℃、３０分のアニールを行いｐ-アノード層７を形成する（図１６（ｈ））。その後の図１６（ｉ）〜（ｍ）の工程は図１５（ｋ）〜（ｐ）と同じである。
【００３９】
【発明の効果】
この発明によれば、中心点を結ぶ直線が三角格子に配置されたリングトレンチ溝や、リングエミッタ層のリング内円で囲まれた箇所にショットキー接合部を形成することで、ショットキー比率を高めながら、漏れ電流を低くできて、高速、且つ、ソフトリカバリーな半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の半導体装置であり、（ａ）は要部斜視断面図、（ｂ）は同図（ａ）のＡ部拡大図
【図２】  図１のリングトレンチ溝の配置図と電界強度の図であり、（ａ）はリングトレンチ溝の平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図（ｃ）はＬ１と電界強度の関係を示す図
【図３】図１の半導体装置に逆電圧を印加した場合のデバイスシミュレーションした結果を示し、（ａ）はリングトレンチ溝の電界強度分布図、（ｂ）はｒ１と表面電界強度Ｅｓの関係を示す図
【図４】図１の本発明の半導体装置の素子耐圧ＢＶと漏れ電流ＪL を示す図であり、（ａ）は、素子耐圧ＢＶとショットキー比率の関係を示す図、（ｂ）は漏れ電流ＪL とショットキー比率の関係を示す図
【図５】図１のＢの範囲にある箇所の拡大断面図
【図６】ｐエッジ層深さＸｊｅとトレンチ底部のｐ- アノード層深さＸｊｔの比と、素子耐圧ＢＶの相関を示した図
【図７】ｐエッジ層幅Ｌｅとリングトレンチ溝の外径（ｒ１＋２Ｗｔ）との比による素子耐圧ＢＶを示す図
【図８】エッジ層と最外リングトレンチの最短距離Ｗ１と三角格子一辺の長さＬ１の比と、素子耐圧ＢＶの関係を示した図
【図９】この発明の第２実施例の半導体装置の要部斜視断面図
【図１０】この発明の参考例の半導体装置の要部斜視断面図
【図１１】この発明の第３実施例の半導体装置の要部斜視断面図
【図１２】三角格子と四角格子それぞれにおける、格子点と格子点で囲まれた領域の中心点までの長さ（リング間最大距離）を比較した図で、（ａ）は三角格子の場合、（ｂ）は四角格子の場合の図
【図１３】  リングトレンチ溝の平面形状の図
【図１４】  リングトレンチ溝が互いに重なった図
【図１５】  図１の半導体装置の製造方法を示す工程図
【図１６】  図１の半導体装置の別の製造方法を示す工程図
【図１７】  従来のＭＰＳダイオードのトレンチ溝の平面形状の図
【符号の説明】
１    ｎ+ カソード層
３    ｎ- ドリフト層
４    リングトレンチ溝
５、２２、３２、３３，３４，３５    酸化膜
６、３６    ポリシリコン
７    ｐ- アノード層
８    ｐ+ 層
９    絶縁膜
１０    アノード電極
１１    金属膜
１２    カソード電極
１３    活性領域
１４    耐圧構造
１５    第１ショットキー接合
１６    第２ショットキー接合
１７    ｐエッジ層
１８    中心点
１９    中心位置
２１    ｐエミッタ層
２３、２４  低抵抗ポリシリコン
２５    ｐ層
３１    半導体基板
３７    レジスト
３８   ＰＳＧ膜
３９    金属膜
４０    窒化シリコン膜
Ｌ１    三角格子の一辺の長さ
ｒ１    リングトレンチ溝の内円の直径
Ｗｔ    リングトレンチ溝の幅
Ｌｅ    ｐエッジ層の幅
Ｗ１    ｐエッジ層に最短距離にあるリングトレンチ溝外円とｐエッジ層との間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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