(57)【特許請求の範囲】
【請求項１】
絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
アナログ映像信号を増幅する増幅器と、
前記増幅器で増幅されたアナログ映像信号の供給先である信号線を選択する信号線選択回路と、を有し、
前記増幅器は、
縦続接続される奇数個のインバータと、
前記インバータの段間と、初段の前記インバータの入力端子と最終段の前記インバータの出力端子との間と、にそれぞれ接続される第１キャパシタ素子と、
初段の前記インバータに電源電圧を供給する第１電源供給線と、
初段以外の前記インバータに電源電圧を供給する第２電源供給線と、を有することを特徴とする表示装置。
【請求項２】
前記第１および第２電源供給線にそれぞれ別個に挿入されるインピーダンス素子を備えることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル画素データをアナログ映像信号に変換するＤ／Ａ変換器、Ｄ／Ａ変換器の出力を増幅する増幅器、および信号線選択回路を、画素アレイ部と一体に絶縁基板上に形成する表示装置に関する。
【０００２】
【従来の技術】
画素アレイ部と駆動回路を同一のガラス基板上に形成する液晶表示装置の開発が盛んに行われている。画素アレイ部と駆動回路を同一のガラス基板に形成することにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの携帯機器の表示装置として幅広く用いることができる。
【０００３】
この種の駆動回路一体型の液晶表示装置は、ガラス基板上にポリシリコンなどでＴＦＴを形成し、これらＴＦＴ（薄膜トランジスタ）を用いて、画素アレイ部と駆動回路の双方を形成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、ガラス基板上に形成されるＴＦＴは、動作速度があまり速くないため、駆動回路を構成するには色々な回路的な工夫が必要になる。また、ガラス基板上に特性の均一なＴＦＴを形成するのは現時点では技術的に困難であり、ＴＦＴの特性の違いにより、表示むらなどの表示品質の低下が起きるおそれがある。
【０００５】
さらに、画素アレイ部と駆動回路を同一のガラス基板に形成すると、ガラス基板の面積に対して相対的に画素アレイ部の占める割合が小さくなり、額縁が大きくなるという問題がある。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、表示品質を向上可能な表示装置を提供することにある。
【０００７】
また、本発明の他の目的は、額縁を小さくできる表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、絶縁基板上に縦横に列設される信号線および走査線と、前記信号線および走査線の各交点付近に形成される表示素子と、前記走査線を駆動する走査線駆動回路と、前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、前記信号線駆動回路は、デジタル画素データをラッチするラッチ回路と、前記ラッチ回路のラッチ出力をアナログ映像信号に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器で変換されたアナログ映像信号を増幅する増幅器と、前記増幅器で増幅されたアナログ映像信号の供給先である信号線を選択する信号線選択回路と、を有し、前記増幅器は、縦続接続される奇数個のインバータと、前記インバータの段間と、初段の前記インバータの入力端子と最終段の前記インバータの出力端子との間と、にそれぞれ接続される第１キャパシタ素子と、初段の前記インバータに電源電圧を供給する第１電源供給線と、初段以外の前記インバータに電源電圧を供給する第２電源供給線と、を有する。
【００１９】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。図１は液晶表示装置の第１の実施形態の概略構成を示すブロック図である。図１の液晶表示装置は、画素アレイ部１と駆動回路とが一体に形成されたガラス基板２を備えている。このガラス基板２は、不図示の対向基板と対向配置され、間に液晶層を挟んで封止される。
【００２０】
図１のガラス基板２とは別個に、駆動回路にデジタル映像信号と制御信号を送出するコントローラＩＣ３と電源電圧を供給する電源ＩＣ４とを実装した基板が設けられ、これら基板間はフレキシブル・プリント基板等で接続される。
【００２１】
図１のガラス基板２上には、信号線と走査線が列設され信号線と走査線の各交点付近に画素ＴＦＴが形成された画素アレイ部１と、信号線を駆動する信号線駆動回路５と、走査線を駆動する走査線駆動回路６とが設けられている。
【００２２】
信号線駆動回路５は、スタートパルスを順にシフトさせたシフトパルスを生成するシフトレジスタ１１と、デジタル画素データを供給するデータバス１２と、シフトパルスに同期させてデジタル画素データを順次ラッチするサンプリングラッチ１３と、サンプリングラッチ１３のラッチ出力をまとめて同タイミングでラッチするロードラッチ１４と、デジタル画素データの上位側ビット列に基づいて基準電圧を選択する電圧選択回路１５と、選択された基準電圧に基づいてデジタル画素データの下位側ビット列をＤ／Ａ変換するＤ／Ａ変換器（以下、ＤＡＣ）１６と、Ｄ／Ａ変換されたアナログ映像信号を増幅するアンプ（以下、ＡＭＰ）１７と、ＡＭＰ１７の出力をどの信号線に供給するかを切替制御する信号線選択回路１８と、タイミング制御回路１９とを有する。
【００２３】
図２は信号線駆動回路５の内部構成を示すブロック図である。図２のデータ分配回路２１は、図１のシフトレジスタ１１とデータバス１２に対応する。また、図２では、ＤＡＣ１６とＡＭＰ１７をまとめて一つのブロックで表している。
【００２４】
分圧抵抗ラダー２０は、電源ＩＣ４から供給された３種類の基準電圧REF1，Ｖｍ，REF2に基づいて９種類の基準電圧Ｖ１〜Ｖ９を生成し、生成した基準電圧Ｖ１〜Ｖ９を電圧選択回路１５に供給する。電圧選択回路１５は、デジタル画素データの上位３ビットに基づいて、基準電圧Ｖ１〜Ｖ９の中から２種類の基準電圧Ｖr1，Ｖr2を選択して出力する。
【００２５】
ＤＡＣ１６は、電圧選択回路１５から出力された基準電圧Ｖr1，Ｖr2を用いて、デジタル画素データの下位３ビットに応じた電圧を生成する。ＤＡＣ１６で生成された電圧はＡＭＰ１７で増幅された後、信号線選択回路１８に供給される。
【００２６】
信号線選択回路１８は、ＡＭＰ１７からの電圧を対応する信号線に供給する前に、信号線のプリチャージを行う。プリチャージ電圧として、電源ＩＣ４から供給される基準電圧Ｖｍが用いられる。より具体的には、図８に示すような構成の回路を用いてプリチャージを行う。
【００２７】
図３は信号線駆動回路５内のＤＡＣ１６、ＡＭＰ１７および信号線選択回路１８の詳細構成を示す回路図である。図示のように、ＤＡＣ１６は、電圧選択回路１５から供給された基準電圧Ｖr1，Ｖr2に基づいてＤ／Ａ変換を行う。
【００２８】
ＤＡＣ１６は、キャパシタ素子Ｃ１〜Ｃ３，Ｃ６と、キャパシタ素子の電荷再配分を行うアナログスイッチＳ1a〜Ｓ1c，Ｓ２，Ｓ3a，Ｓ3b，Ｓ４と、デジタル画素データの下位３ビットの論理に応じてオン・オフ制御されるアナログスイッチＳ５，／Ｓ５，Ｓ６，／Ｓ６，Ｓ７，／Ｓ７と、を有する。Ｃ６はＡＭＰとＤＡＣとで共用される。Ｄ／Ａ変換動作の過程でも用いられるし、ＡＭＰの初段インバータの動作でも役割をもつ。
【００２９】
図４はＤＡＣ１６の動作タイミング図である。まず、時刻Ｔ１のときに、デジタル画素データの下位３ビットに応じてアナログスイッチＳ５〜Ｓ７がオン・オフし、かつアナログスイッチＳ1a〜Ｓ1cがオンする。これにより、デジタル画素データの下位２ビットに応じた電荷がキャパシタ素子Ｃ１とＣ３に蓄積される。例えば、アナログスイッチＳ６がオンの場合には、電圧Ｖr2に応じた電荷がキャパシタ素子Ｃ１に蓄積され、アナログスイッチ／Ｓ６がオンの場合には、電圧Ｖr1に応じた電荷がキャパシタ素子Ｃ１に蓄積される。また、アナログスイッチＳ７がオンの場合には、電圧Ｖr2に応じた電荷がキャパシタ素子Ｃ３に蓄積され、アナログスイッチ／Ｓ７がオンの場合には、電圧Ｖr1に応じた電荷がキャパシタ素子Ｃ３に蓄積される。一方、キャパシタ素子Ｃ２には、常に電圧Ｖr1に応じた電荷が蓄積される。
【００３０】
その後、時刻Ｔ２になると、アナログスイッチＳ２がオンし、キャパシタ素子Ｃ１，Ｃ２の間で電荷の再配分が行われる。その後、時刻Ｔ３になると、アナログスイッチＳ3a，Ｓ3bがオンし、キャパシタ素子Ｃ２，Ｃ３の間で電荷の再配分が行われ、キャパシタ素子Ｃ６には３ビット目に応じた電荷が蓄積される。その後、時刻Ｔ４になると、アナログスイッチＳ４がオンし、キャパシタ素子Ｃ２とキャパシタ素子Ｃ６のそれぞれに蓄積されていた電荷が再配分される。こうして下位３ビットに基づくＤ／Ａ変換が完了し、所望のアナログ電圧Ｖｏｕｔがキャパシタ素子Ｃ６の左端に蓄積される。また、時刻Ｔ３以降では、ＡＭＰ１７と信号線の間のアナログスイッチ１８は全てオフし、アナログスイッチＳ９，Ｓ１０，Ｓ１１がオンしてＩＶ１〜ＩＶ３の入出力を短絡する。容量Ｃ６〜Ｃ８の右端には、ＩＶ１〜ＩＶ３の動作閾値電圧が蓄積される。時刻Ｔ５になると、アナログスイッチＳ９〜Ｓ１１はオフしてスイッチＳ８とスイッチ１８の内のひとつがオンし、信号線電圧を前記アナログ電圧Ｖｏｕｔに等しくする書込み動作を行う。ＡＭＰ１７は信号線電圧をフィードバックするスイッチＳ８により、容量Ｃ６の左端の電圧が前記アナログ電圧Ｖｏｕｔに等しくなる方向の電圧書込みを信号線に対して行うように動作する。
【００３１】
その後、時刻Ｔ５以降は、時刻Ｔ１〜Ｔ４の同様の動作が繰り返される。
【００３２】
ＡＭＰ１７は、図３に示すように、縦続接続される３つのインバータＩＶ１，ＩＶ２，ＩＶ３と、インバータＩＶ１〜ＩＶ３の段間に挿入されたキャパシタ素子Ｃ４，Ｃ５と、最終段のインバータＩＶ３と初段のインバータＩＶ１との間に直列接続されたアナログスイッチＳ８およびキャパシタ素子Ｃ６と、各インバータＩＶ１〜ＩＶ３の入出力端子間に挿入されたアナログスイッチＳ９〜Ｓ11とを有する。
【００３３】
ＡＭＰ１７内の３段のインバータＩＶ１〜ＩＶ３にはそれぞれ電源電圧XAVDDと接地電圧XAVSSが供給されるが、本実施形態では、図３に示すように、初段のインバータＩＶ１の電源供給線Ｌ１と２段目以降のインバータＩＶ２，ＩＶ３の電源供給線Ｌ２を分離している。具体的には、初段のインバータＩＶ１には、抵抗素子Ｒ１，Ｒ２を介してそれぞれ電源電圧XAVDDと接地電圧XAVSSを供給するのに対し、２段目以降のインバータＩＶ２，ＩＶ３には、抵抗をＲ３，Ｒ４を介してそれぞれ電源電圧XAVDDと接地電圧XAVSSを供給する。
【００３４】
このように、初段のインバータＩＶ１だけ電源供給線を分ける理由は、初段のインバータＩＶ１はＡＭＰ１７の精度に大きく影響を与えるためである。
【００３５】
なお、初段のインバータＩＶ１だけ電源供給線を分ける具体的な回路構成は、図３に示したものに限定されない。例えば、図５は外部から供給される電源電圧の種類を初段のインバータＩＶ１と２段目以降のインバータＩＶ２，ＩＶ３とで分ける例を示している。図５の場合、初段のインバータＩＶ１には、電源電圧XAVDD2が抵抗Ｒ１を介して供給されるとともに、接地電圧XAVSS1が抵抗Ｒ２を介して供給される。一方、２段目以降のインバータＩＶ２，ＩＶ３には、電源電圧XAVDD1が抵抗Ｒ３を介して供給されるとともに、接地電圧XAVSS1が抵抗Ｒ４を介して供給される。
【００３６】
ＡＭＰ１７の２段目のインバータＩＶ２の入出力端に接続されたキャパシタ素子Ｃ７は、発明者が試行錯誤の末、ＡＭＰの動作を安定化させる手段として見出した重要なインピーダンス素子の一形態である。このキャパシタ素子Ｃ７は、位相補償のためのインピーダンス素子であり、詳しくは後述する。キャパシタ素子Ｃ７は、明示的に設けなくとも、回路レイアウトによっては、寄生容量として非明示的に容量形成され、明示の位相補償容量を設けなくとも良い場合も考えられるが、Ｃ７の値を０としてしまうと奇数段のインバータがループ状に縦続接続されて極めて発振を起こしやすい回路になってしまい、到底表示装置のアンプ回路の用をなさなくなる。
【００３７】
図５の場合も、図３と同様に、ＡＭＰ１７内の初段のインバータＩＶ１の電源供給線を、他のインバータＩＶ２，ＩＶ３の電源供給線と分離するため、ＡＭＰ１７の精度を向上できる。
【００３８】
なお、図５では、簡略化のため、ＡＭＰ１７内の各インバータＩＶ１〜ＩＶ３の入出力端子間のアナログスイッチを省略している。
【００３９】
また、図3に示す抵抗素子Rmとキャパシタ素子Cmはモジュール上（実装基板）にあり、R1〜R4は絶縁基板上にある。
【００４０】
キャパシタ素子Cmは電源電圧XAVDD,XAVSSを安定化し、抵抗素子Rm,R1〜R4はAMP１７を構成するインバータIV1,IV2,IV3に大電流が流れるのを防ぎ、消費電力の増加を抑える。さらに、AMP１７の発振を防ぎ、表示不良の発生を抑える。
【００４１】
（第２の実施形態）
信号線駆動回路５内の信号線選択回路１８は、ＴＦＴからなるアナログスイッチで構成されるが、ＴＦＴの特性のばらつきにより、アナログスイッチのオン抵抗がばらつき、ＡＭＰによる信号線の駆動速度がばらついて表示ムラを招くおそれがある。
【００４２】
また、局所的なＶthばらつきが発生した場合、特定アナログスイッチのオン抵抗が小さくなりすぎ、奇数段の縦続接続インバータのループが無負荷状態に近づき、ＡＭＰの発振を引き起こし、線欠陥を招くおそれもある。
【００４３】
そこで、図６（ａ）に示すように、各信号線ごとに、２つのアナログスイッチＳ21，Ｓ22を並列接続して信号線選択回路１８を構成してもよい。この場合、ある信号線に接続された信号線選択回路１８の回路図は、図６（ｂ）に示すように、pMOSトランジスタとnMOSトランジスタからなるアナログスイッチＳ21，Ｓ22が並列接続された構成になる。
【００４４】
このように、アナログスイッチＳ21，Ｓ22を並列接続して信号線選択回路１８を構成することにより、並列接続された２個のアナログスイッチＳ21，Ｓ22のうち一方が局所的なＶthばらつきにより十分なオンにならなくても他方がオンになれば信号線書き込みが行われるため、前述の表示不良を招く確率を低減できる。したがって、アナログスイッチの特性のばらつきの影響を受けにくくなる。また、一方のアナログスイッチが不良で正常に機能しなくても、他方のアナログスイッチで信号線書き込みが行えるため、製造上の歩留まりが向上する。
【００４５】
なお、レイアウトの制約がなければ、3個以上の並列化をすればさらに有効である。
【００４６】
（第３の実施形態）
信号線選択回路１８を構成するアナログスイッチのオン抵抗を均一化するのは技術的に困難である。そこで、図７に示すように、信号線選択回路１８と信号線との間に抵抗素子Ｒ５を挿入して、信号線選択回路１８内のアナログスイッチのオン抵抗の影響を受けにくくする手法が考えられる。この場合、抵抗素子Ｒ５の抵抗値は、信号線選択回路１８内のアナログスイッチのオン抵抗よりも大きい値に設定するのが望ましい。これにより、ＡＭＰ１７側から信号線側を見たインピーダンスが抵抗素子Ｒ５の抵抗値に依存するようになり、信号線選択回路１８内のアナログスイッチのオン抵抗に無関係になるため、信号線の書き込みタイミングのずれを低減できる。
【００４７】
また、抵抗素子Ｒ５の一端に、図８に示すようにプリチャージ制御回路２２を接続してもよい。図８のプリチャージ制御回路２２内のアナログスイッチは、ＡＭＰ１７の出力に基づいて信号線の書き込みを行う前にオンして信号線のプリチャージ（予備書き込み）を行う。このように、信号線書き込みを行う前に、信号線のプリチャージを行うことにより、信号線の書き込みに要する時間を短縮できる。
【００４８】
なお、プリチャージ制御回路２２内のアナログスイッチのサイズを信号線選択回路１８内のアナログスイッチのサイズよりも小さくすることにより、プリチャージ電源からのリーク電流を低減できる。
【００４９】
逆に、プリチャージ制御回路２２内のアナログスイッチのサイズを信号線選択回路１８内のアナログスイッチのサイズよりも大きくすることにより、信号線書き込みに要する時間をより短縮できる。
【００５０】
（第４の実施形態）
信号線駆動回路５内の各部で用いられるアナログスイッチは通常、図９（ａ）に示すように、nMOSトランジスタとpMOSトランジスタを並列接続した構造になっている。ところが、このような構造の場合、アナログスイッチがオンからオフに変化したときに、アナログスイッチのゲート・ソース間容量に蓄積された電荷が負荷容量に流れ込み、アナログスイッチの出力電圧が変動するという問題がある。
【００５１】
ここで、アナログスイッチがオンのときのpMOSトランジスタおよびnMOSトランジスタの各ゲート・ソース間容量をそれぞれＣgsp(ON)，Ｃgsn(ON)とし、アナログスイッチがオフのときのpMOSトランジスタおよびnMOSトランジスタの各ゲート・ソース間容量をそれぞれＣgsp(OFF)，Ｃgsn(OFF)とすると、アナログスイッチの出力電圧の変動量ΔＶは、以下の（１）式で表される。
【００５２】
【数１】
0004183436.tif 000002
例えば、信号線選択回路１８内のアナログスイッチの出力電圧が変動すると、信号線の書き込み電圧が変動することになり、表示品質に悪影響を与える。これは図3に示すＤＡＣ１６のキャパシタ素子Ｃ１〜Ｃ３などの容量につながるスイッチにも有効である。
【００５３】
そこで、本実施形態では、信号線駆動回路５内の少なくとも一部のアナログスイッチについては、図９（ｂ）に示すように、本来のアナログスイッチＳ23に突き抜け補償用のアナログスイッチＳ24を直列接続する。この突き抜け補償用のアナログスイッチＳ24は、pMOSトランジスタとnMOSトランジスタを並列接続し、両トランジスタのソース−ドレイン端子を短絡した構造になっている。突き抜け補償用のアナログスイッチＳ24は、本来のアナログスイッチＳ23とは逆方向にオン・オフ制御される。
【００５４】
図９（ｂ）のような突き抜け補償用のアナログスイッチＳ24を設けることにより、本来のアナログスイッチＳ23がオンからオフに変化するときに、本来のアナログスイッチＳ23内のトランジスタのゲート−ソース間容量に蓄積された電荷が突き抜け補償用のアナログスイッチＳ24に転送される。したがって、本来のアナログスイッチＳ23をオン・オフしても、その出力電圧の変動は表示に影響を与えないほど非常に小さくなる。
【００５５】
（第５の実施形態）
第５の実施形態は、ＤＡＣ１６の出力を増幅するＡＭＰ１７を構成する２段目のインバータＩＶ２の入出力端子間に、図１０〜図１２に示すような位相補償素子を配置したことを特徴とする。このような位相補償素子を配置することにより、位相補償（信号の伝播速度の適切な調整）が行われ、ＡＭＰ１７の発振防止およびリンギング防止を図ることができる。
【００５６】
ここで、発振とは、ＡＭＰ１７の出力電圧が所望の電位のまわりで振動してしまい、収束しなくなることをいう。この発振は、縦続接続された奇数段のインバータループの信号伝播速度が速すぎ、ＡＭＰ１７の出力が振動し、そのまま信号線に伝播してしまうことによって生じる。例えば、Ｖthの絶対値が小さくなり、各インバータの負荷駆動能力が高くなりすぎる場合などに生じる。
【００５７】
一方、リンギングとは、所望の値への収束速度が遅くなりすぎることをいう。縦続接続された奇数段のインバータループの信号伝播速度が遅すぎ、信号線の電位のフィードバックが遅くなりすぎることによって生じる。例えば、Ｖthの絶対値が大きくなり、各インバータの負荷駆動能力が低くなりすぎる場合などに生じる。
【００５８】
本発明者は、試行錯誤の末、ＡＭＰ１７の動作を安定化させる手段として、以下に述べる手段を見出し、ＡＭＰ１７の動作安定性を飛躍的に向上させることに成功した。
【００５９】
図１０に示すように、直列接続される抵抗素子Ｒａ及びキャパシタ素子Ｃ７からなる位相補償素子を2段目のインバータＩＶ２の入出力間に設けるため、Ｖthの絶対値が小さくなった場合にも、発振が起こりにくくなる。ＲａとＣ７の積が所定の値程度となるようにＲａの抵抗値やＣ７の容量の大きさをレイアウトを勘案しつつ定めればよい。所定の値とは、ＡＭＰ１７の出力から信号線に至る抵抗Ｒsigと信号線容量Csigとの積の値のオーダー程度とするがよい。さらに望ましくは、Ｃsig×Ｒsigの0.5倍乃至3倍程度がよい。
【００６０】
図１０の回路では、信号線負荷の発振しやすい周波数成分を、インピーダンス素子Ｒａとキャパシタ素子Ｃ７でカットオフして発振を防止する。また、キャパシタ素子Ｃ７をあまり大きくしすぎると、回路面積が増大する弊害と初段インバータの駆動負荷増大の弊害が生じ、収束性が悪化し、リンギングを招きやすくなる。
【００６１】
なお、図１０のキャパシタ素子Ｃ７を、ＡＭＰ１７を構成する３段目のインバータＩＶ３の入出力端子間に挿入してもよい。
【００６２】
図１１は図１０の変形例であり、初段のインバータＩＶ１と２段目のインバータＩＶ２との間に挿入されるキャパシタ素子Ｃ４の一端と、２段目のインバータＩＶ２の出力端との間に、図示のような抵抗素子Ｒａ及びキャパシタ素子Ｃ７からなる位相補償素子を挿入したことを特徴とする。このようなキャパシタ素子Ｃ７を挿入することにより、図１０と同様に発振を防止する効果が得られる上に、図１０よりもゲインの減少分を抑制できる。さらに、収束速度が改善されるため、Ｖthの絶対値が大きくなった場合にもリンギングを防止する効果がある。この場合、キャパシタ素子Ｃ７の容量の大きさは、キャパシタ素子Ｃ４の１／２以下で足りる。あまり大きくしすぎると、回路面積が増大する弊害と初段インバータの駆動負荷増大の弊害が生じ、収束性が悪化し、リンギングを招きやすくなる。
【００６３】
また、図１１の変形例として、図１２に示すように、新たに挿入したキャパシタ素子Ｃ７と２段目のインバータＩＶ２の出力端との間に抵抗素子Ｒ６を挿入してもよい。キャパシタ素子Ｃ７と抵抗素子Ｒ６は左右入れ替えてもよい。この抵抗素子Ｒ６は、キャパシタ素子Ｃ７と同様に、位相補償を行う。すなわち、抵抗素子Ｒ６を設けることで、位相補償の精度をより向上できる。作用・効果は図１１の場合と同様である。レイアウトのしやすさ、プロセスとの整合性などから判断して選択すればよい。
【００６４】
あるいは、抵抗素子Ｒ６の代わりに、図１３に示すように、新たに追加したキャパシタ素子Ｃ７の一方の電極、より具体的には２段目のインバータＩＶ２の出力端に接続される電極Ｃ７ａを高抵抗材料で形成してもよい。これにより、抵抗素子Ｒ６を別個に接続しなくても、抵抗素子Ｒ６を接続した場合と同様の効果が得られる。
【００６５】
（第６の実施形態）
携帯電話やノート型コンピュータなどの携帯機器に用いられる液晶表示装置は、額縁を小さくしたいという要望がある。そこで、第６の実施形態は、ＤＡＣ１６の出力を増幅するＡＭＰ１７の電源配線パターンＰ１を、図１４に示すように、対向基板上のコモン電極２３に重なる位置に配置する。これにより、ガラス基板２の外形寸法を削減でき、額縁を小さくできる。
【００６６】
図１４の変形例として、図１５に示すように、ＡＭＰ１７内のインバータＩＶ１〜ＩＶ３の段間に接続されるキャパシタ素子Ｃ４，Ｃ５を、対向基板上のコモン電極２３に重なる位置に配置してもよい。キャパシタ素子は、他の回路部品に比べて広い実装面積を要するため、図１５のようにコモン電極２３に重なる位置に配置することにより、ガラス基板２の外形寸法を小さくできる。
【００６７】
（第７の実施形態）
ガラス基板上のコモン電位供給端からの合成抵抗Rcomが高いと、対向基板上に形成されるコモン電極２３の電圧レベルが所定の期間内に所望の値にならないおそれがある。この合成抵抗Ｒcomは図１６の太線部分の抵抗である。
【００６８】
そこで、第７の実施形態では、コモン電極２３への電圧供給線を太くしたり、短くしたりすることにより、コモン電位給電端からの合成抵抗Ｒ７の抵抗値を低くする。
【００６９】
具体的には、以下の（２）式の関係を満たすようにコモン電位給電端からの合成抵抗Ｒ７の抵抗値Ｒcomを設定するのが望ましい。
【００７０】
0004183436.tif 000003
また、ガラス基板上の補助容量供給端からの合成抵抗Rcsが高いと、補助容量の電圧レベルが所定の期間内に所望の値にならないおそれがある。この合成抵抗Ｒcsは図１７の太線部分の抵抗である。
【００７１】
そこで、第７の実施形態の変形例として、補助容量配線への電圧供給線を太くしたり、短くしたりすることにより、補助容量電位供給端からの合成抵抗R7の抵抗値を低くしてもよい。
【００７２】
具体的には、以下の（３）式の関係を満たすように補助容量電位供給端からの合成抵抗R7の抵抗値Rcsを設定するのが望ましい。
【００７３】
0004183436.tif 000004
（第８の実施形態）
図１８（ａ）は本実施形態の液晶表示装置の、液晶部分の電圧−輝度曲線である。電圧変化に対する輝度変化は、中間電圧付近で大きく、その他の電圧では中間電圧付近に較べて小さい。すなわち、中間電圧付近でのＡＭＰ１７の出力の誤差電圧は表示むらに直結してしまうのに対し、その他の電圧では誤差電圧がよほど大きくないと視認されない。したがって、ＡＭＰ１７の出力誤差電圧は、中間電圧付近で最小になるようにするのが望ましい。
【００７４】
本発明のＡＭＰ１７の出力誤差電圧は、信号線書き込み時の各反転増幅回路（インバータ）のゲインの積に反比例する。ここで、ゲインとは、反転増幅回路の入出力特性極性の傾き（急峻度）を言い、ゲインは入力電圧によって変化する。本発明者は、液晶表示装置の信号線を駆動するＡＭＰ１７に用いる反転増幅回路として、ｐチャネルＴＦＴとｎチャネルＴＦＴを電源電圧間に直列に接続する相補型インバータが最適であることを見出した。
【００７５】
このようにすると、中間電圧を書き込むとき、各インバータは、それぞれのインバータ閾値付近で動作することになる。図１８（ｂ）に示すように、相補型インバータはその閾値付近でゲインが最大となる。この他の、例えばソースフォロアなども反転増幅回路を構成できるが、中間調付近の電圧を出力するときに、誤差電圧が最小になるように構成するのが困難である。
【００７６】
そこで、本実施形態では、ｐチャネルＴＦＴとｎチャネルＴＦＴとが電源間に直列接続された相補型インバータをＡＭＰ１７のインバータとして用いた。
【００７７】
なお、液晶表示装置以外の表示素子を用いる場合は次のようにする。すなわち、図１８（ａ）のような表示素子の電圧−輝度特性図から最も傾きが急峻となる電圧範囲を調べ、該当部分でＡＭＰ各増幅段のゲインが最大になるように増幅段の電源電圧、増幅段の種類の選定を行えばよい。
【００７８】
（第９の実施形態）
図１９に示すように、ＡＭＰ１７は奇数段のインバータを縦続接続して構成され、初段のインバータＩＶ１の入力端子と最終段のインバータＩＶ３の出力端子との間には、アナログスイッチＳ８とキャパシタ素子Ｃ６が挿入されている。
【００７９】
ＡＭＰ１７のゲイン精度に最も影響を与えるのは、初段のインバータＩＶ１である。最終段のインバータＩＶ３からの帰還経路上のアナログスイッチＳ８と初段のインバータＩＶ１の入力容量Ｃ６とが互いに離れた位置にあると、このアナログスイッチＳ８のオン・オフが初段のインバータＩＶ１の入力容量に与える影響が大きくなる。
【００８０】
そこで、第９の実施形態は、帰還経路上のアナログスイッチＳ８と初段のインバータＩＶ１の入力容量Ｃ６とを互いに近傍に配置することを特徴とする。これにより、このアナログスイッチＳ８のオン・オフにより、初段のインバータＩＶ１の入力容量が影響を受けなくなり、高精度のゲイン調整を行える。
【００８１】
（第１０の実施形態）
第１０の実施形態は、ＡＭＰ１７の電源供給線上に接続される抵抗の抵抗値と接地線上に接続される抵抗の抵抗値とをアンバランスにするものである。
【００８２】
図２０は信号線駆動回路の第１０の実施形態の回路図である。図２０の信号線駆動回路は、回路構成的には図３の信号線駆動回路と同じであるが、ＡＭＰ１７内のインバータに接続される電源供給線Ｌ１１（電源供給線Ｌ１，Ｌ２を含む）上に接続される抵抗Ｒ１，Ｒ３，Ｒｄの抵抗値の総和を、接地線Ｌ１２（接地線Ｌ３，Ｌ４を含む）上に接続される抵抗Ｒ２，Ｒ４，Ｒｓの抵抗値の総和よりも大きくしている。ここで、抵抗Ｒｄ，Ｒｓは、ガラス基板に外付けされる抵抗であり、抵抗Ｒ１〜Ｒ４はガラス基板内に形成される抵抗である。
【００８３】
図２０の電圧選択回路１５、ＤＡＣ１６、ＡＭＰ１７および信号線選択回路１８は一組の回路となっている。この回路が複数、同一のガラス基板上に一体形成されている。
【００８４】
図２１は本実施形態の液晶表示装置内の各部の電圧レベルを示す図である。電源電圧XVDD（＝５Ｖ）は、図１のシフトレジスタ１１、データバス１２、サンプリングラッチ１３、ロードラッチ１４、電圧選択回路１５、ＤＡＣ１６および信号線選択回路１８に供給される電源電圧である。電源電圧XAVDD（＝５．５Ｖ）は、図１のＡＭＰ１７のインバータＩＶ１，ＩＶ２，ＩＶ３に供給される電源電圧である。電圧Gateは画素駆動用ＴＦＴのゲート電圧である。コモン電圧ＶCOMは０Ｖまたは５．３Ｖの電圧であり、所定周期で交互の値をとる。信号電圧ＶsigH，ＶsigLはＡＭＰ１７から出力される信号電圧であり、その最大電圧はＶsigH（＝４．５Ｖ）、その最小電圧はＶsigL（＝０．５Ｖ）である。電圧REF1,REF2は、図２の分圧抵抗ラダー２０に供給される基準電圧であり、ＶＣＯＭの駆動周期に連動してREF1とREF2の値は０Ｖと５Ｖ、または５Ｖと０Ｖと交互に代わる。
【００８５】
図２１からわかるように、電源電圧XAVDDと信号電圧の最大値ＶsigHとの電位差は１．０Ｖなのに対し、接地電圧０Ｖと信号電圧の最小値ＶsigLとの電位差は０．５Ｖである。すなわち、図２２に示すように、電源電圧側は１．０Ｖのマージンがあるのに対し、接地電圧側は０．５Ｖしかマージンがない。図２２では、信号電圧ＶsigH，ＶsigLの電圧変動分をΔで表している。この場合、電源電圧側のマージンΔＶ１は、ΔＶ１＝XAVDD−（ＶsigH＋Δ）、接地電圧側のマージンΔＶ２は、ΔＶ２＝（ＶsigL−Δ）−XAVSSになる。
【００８６】
電源供給線Ｌ１１と接地線Ｌ１２にそれぞれ抵抗を接続すると、これら抵抗の両端で電圧降下が起きるため、その分だけＡＭＰ１７の電源端子の電圧は低下し、接地端子の電圧は上昇する。それでも、電圧降下が上述したマージンの範囲内であれば、ＡＭＰ１７は正常に動作する。
【００８７】
例えば、電源供給線Ｌ１１と接地線Ｌ１２にそれぞれ接続する抵抗の抵抗値を互いに等しくし、これら抵抗の抵抗値を徐々に上げていく場合について考える。抵抗値を上げるに従って抵抗の両端間での電圧降下は大きくなる。上述したように、接地電圧側の方がマージンが小さいため、接地電圧側が先にマージンから外れてしまう。接地電圧側が先にマージンから外れないようにするには、接地電圧側の抵抗の抵抗値を、電源電圧側の抵抗の抵抗値よりも小さくすればよい。
【００８８】
そこで、本実施形態では、電源供給線Ｌ１１上に接続される抵抗の抵抗値の総和が接地線Ｌ１２上に接続される抵抗の抵抗値の総和よりも大きくなるようにする。これにより、電源供給線側も接地線側も同様のマージンが確保できるとともに、電源供給線Ｌ１１側の抵抗値を大きくすることで、電源供給線Ｌ１１を流れる電流が少なくなり、消費電力の低減が図れる。
【００８９】
なお、消費電力低減の効果は、ＡＭＰ１７のインバータを構成する各ＴＦＴ素子のＶthの絶対値が小さいときに特に有効である。ＡＭＰ１７の各インバータのゲートの印加電圧は常に0.5〜4.5Vであるため、各インバータには貫通電流が流れる。前記Ｖthの絶対値が小さいときには、この貫通電流が増大する。
【００９０】
本実施形態では、電源供給線に抵抗を設けているため、電流×抵抗の積だけインバータに印加される実効電圧は低減し、貫通電流を抑制するように作用する。一方、Ｖthの絶対値が大きいときには、貫通電流は比較的少なく、電流×抵抗の積も小さくなり、インバータへ印加される実効電圧は殆ど電源電圧がそのまま印加されることになり、最大限の電流駆動能力を確保できる。
【００９１】
このような理由から、本実施形態の技術は、Ｖthばらつきが大きいポリシリコンＴＦＴをガラス基板上に形成して表示装置の画素部と駆動回路を一体形成する場合にとくに適する。
【００９２】
上述した図２０では、ガラス基板内の電源供給線Ｌ１，Ｌ２上に抵抗Ｒ１，Ｒ２を、接地線Ｌ３，Ｌ４上に抵抗Ｒ３，Ｒ４を、ガラス基板外に抵抗Ｒｄ，Ｒｓを設ける例を示したが、各線上に設ける抵抗の数に特に制限はなく、また、すべての抵抗をガラス基板内に形成してもよく、逆にすべての抵抗をガラス基板外に設けてもよい。
【００９３】
（第１１の実施形態）
第１１の実施形態は、ＡＭＰ１７内の各インバータに、それぞれ別個の抵抗を介して電源電圧を供給するものである。
【００９４】
図２３は信号線駆動回路の第１１の実施形態の回路図である。図２３の信号線駆動回路は、ＡＭＰ１７内の各インバータに接続される電源供給線の配置が異なる他は、図の信号線駆動回路の回路構成と共通している。
【００９５】
ＡＭＰ１７内の縦続接続される３つのインバータＩＶ１，ＩＶ２，ＩＶ３の電源端子と外部から電源電圧XAVDDを供給する基準電源端子Ｔ１との間には、それぞれ抵抗Ｒ１１，Ｒ１２，Ｒ１３が接続されている。これら抵抗Ｒ１１〜Ｒ１３は、ガラス基板の内部に形成してもよいし、ガラス基板に外付けしてもよい。
【００９６】
初段のインバータＩＶ１に接続された抵抗Ｒ１１の抵抗値Ｒd1、二段目のインバータＩＶ２に接続された抵抗Ｒ１２の抵抗値Ｒd2、および最終段のインバータＩＶ３に接続された抵抗Ｒ１３の抵抗値Ｒd3は、例えばＲd2＜Ｒd3＜Ｒd1となるように設定される。より具体的には、例えば、Ｒd1＝２ｋΩ、Ｒd2＝２００Ω、Ｒd3＝７００Ωに設定される。
【００９７】
初段の抵抗Ｒ１１の抵抗値Ｒd1を一番大きくする理由は、初段のインバータＩＶ１は、しきい値電圧付近でのみ動作すればよいため、消費電力を低減するという目的から抵抗値を大きくしてインバータＩＶ１に供給される電源電圧を低くしている。
【００９８】
最終段の抵抗の抵抗値Ｒd3は、インバータＩＶ３から所望の電圧振幅の電圧が出力されるような値に設定される。また、二段目の抵抗の抵抗値Ｒd2を大きくすると、ＡＭＰ１７が発振するおそれがあることから、抵抗値Ｒd2は小さい値に設定される。
【００９９】
このように、本実施形態では、ＡＭＰ１７内の各インバータＩＶ１〜ＩＶ３に電源電圧を供給する電源供給線上の抵抗を各インバータごとに別個に設け、各抵抗Ｒ１１〜Ｒ１３の抵抗値を各インバータＩＶ１〜ＩＶ３の役割に応じて最適な値に設定するため、ＡＭＰ１７の性能向上を図りつつ、消費電力の低減が図れる。
【０１００】
（第１２の実施形態）
第１２の実施形態は、ＡＭＰ１７内のインバータのサイズを調整するものである。
【０１０１】
図２４は第１２の実施形態の信号線駆動回路内のＡＭＰ１７の回路図である。図示のように、ＡＭＰ１７は、縦続接続される３つのインバータＩＶ１〜ＩＶ３と、各インバータＩＶ１〜ＩＶ３の段間に接続されたキャパシタ素子Ｃ４，Ｃ５と、最終段のインバータＩＶ３の出力端子と初段のインバータＩＶ１の入力端子との間に直列接続されたアナログスイッチＳ８およびキャパシタ素子Ｃ６と、インバータＩＶ２の入出力端子間に接続された位相補償用のキャパシタ素子Ｃ７とを有する。
【０１０２】
本実施形態では、２段目のインバータＩＶ２のサイズを最終段のインバータＩＶ３のサイズ以上にし、かつ初段のインバータＩＶ１のサイズは２段目のインバータＩＶ２のサイズ以下にしている。
【０１０３】
図２４では、ＡＭＰ１７内のインバータの段数を３段にしているが、３段以上の奇数段であれば特に段数は問わない。例えば、ＡＭＰ１７内に（２ｎ＋１）段のインバータ（ｎは１以上の整数）が縦続接続されている場合、各段のインバータを構成するトランジスタのゲート幅Ｗ1〜Ｗ2n+1とゲート長Ｌ1〜Ｌ2n+1が以下のの関係を満たすようにする。
【０１０４】
0004183436.tif 000005
上式の関係を満たすようにする理由は以下の通りである。
【０１０５】
初段のインバータＩＶ１は入力信号段でもあるため、このインバータのサイズを大きくすると、寄生容量が大きくなってＡＭＰ１７の精度に影響することから、むやみに大きくすることはできない。
【０１０６】
また、最終段のインバータＩＶ３のサイズは、本来的には後段の信号線負荷により決める必要がある。このインバータのサイズを大きくすると、信号線負荷に対する駆動能力が大きくなりすぎ、ＡＭＰ１７の安定性を損なう結果になる。
【０１０７】
一方、２段目のインバータＩＶ２のサイズを最終段のインバータＩＶ３よりも大きくすると、２段目のインバータＩＶ２での応答速度が速くなり、ＡＭＰ１７の動作速度が向上する。
【０１０８】
なお、ＡＭＰ１７内のインバータの段数は、３段以上の奇数段であればよい。
【０１０９】
このように、ＡＭＰ１７内のインバータのサイズを（１）式の関係を満たすように設定することにより、ＡＭＰ１７の精度が高くなり、かつ動作速度も速くなる。
【０１１０】
（第１３の実施形態）
第１３の実施形態は、ＡＭＰ１７内の最終段のインバータのサイズを信号線選択回路のサイズ以下にするものである。
【０１１１】
図２５は第１３の実施形態の信号線駆動回路内のＡＭＰ１７と信号線選択回路１８の回路図である。
【０１１２】
ＡＭＰ１７の構成は図２４と同じであり、縦続接続される３個のインバータＩＶ１〜ＩＶ３を有する。本実施形態では、最終段のインバータＩＶ３のサイズを信号線選択回路１８のサイズ以下にしている。より具体的には、最終段のインバータＩＶ３を構成するトランジスタのゲート幅をＷ3、ゲート長をＬ3とし、信号線選択回路１８内のトランジスタのゲート幅をＷ4、ゲート長をＬ4としたときに、以下の関係を満たすようにする。
【０１１３】
Ｗ4／Ｌ4≧Ｗ3／Ｌ3
上式の関係を満たすようにする理由は、信号線選択回路１８のオン抵抗が高くなると、AMP17のフィードバックが早くなりすぎＡＭＰ１７が発振するおそれがあるためである。このとき、縦続接続されたIV1〜IV3がリングオシレータ回路（発振回路）と同様に作用してしまうため激しく発振する。
【０１１４】
図２６は、ＡＭＰ１７内のインバータＩＶ１〜ＩＶ３のサイズと信号線選択回路１８のサイズを色々変えた場合に、発振の起こりやすさを示す位相余裕が変化する様子を示す図である。図２６のグラフｇ１はサイズ比が2:1:2:5の場合、グラフｇ２はサイズ比が1:2:2:5の場合、グラフｇ３はサイズ比が2:2:1:5の場合をそれぞれ示している。
【０１１５】
図２６より、グラフｇ３の場合、すなわち、最終段のインバータＩＶ３のサイズがその他のインバータＩＶ１，ＩＶ２と信号線選択回路１８のサイズより小さい場合が最も位相余裕度が大きいことがわかる。このことからも、（２）の条件を満たすと、発振が起こりにくいことがわかる。
【０１１６】
このように、本実施形態は、ＡＭＰ１７内の最終段のインバータＩＶ３のサイズを信号線選択回路１８のサイズ以下にするため、ＡＭＰ１７の発振を確実に防止できる。
【０１１７】
なお、本実施形態では、図24に示すように、ＡＭＰ１７内のインバータの段数を３段にしているが、３段以上の奇数段でも同様に適用できる。
【０１１８】
（第１４の実施形態）
第１４の実施形態は、ＡＭＰ１７内の各段のインバータの電源端子に接続される抵抗素子の抵抗値を調整するものである。
【０１１９】
図２７は第１４の実施形態の信号線駆動回路内のＡＭＰ１７の回路図である。図２７のＡＭＰ１７は、図２４のＡＭＰ１７と同様に、縦続接続される３個のインバータＩＶ１〜ＩＶ３を有する。各インバータＩＶ１〜ＩＶ３は、電源端子Ｖddと接地端子Ｖssを持っており、各インバータの電源端子Ｖddと基準電圧端子XAVDDとの間にはそれぞれ別個に抵抗素子Ｒv(1)，Ｒv(2)，Ｒv(3)が接続されている。同様に、各インバータＩＶ１〜ＩＶ３の接地端子Ｖssと接地電圧端子XAVSSとの間にもそれぞれ別個に抵抗素子Ｒs(1)，Ｒs(2)，Ｒs(3)が接続されている。
【０１２０】
２段目の抵抗素子Ｒv(2)の抵抗値は３段目の抵抗素子Ｒv(3)の抵抗値以下で、初段の抵抗素子Ｒv(1)の抵抗値は２段目の抵抗素子Ｒv(2)の抵抗値以上に設定されている。
【０１２１】
同様に、２段目の抵抗素子Ｒs(2)の抵抗値は３段目の抵抗素子Ｒs(3)の抵抗値以下で、初段の抵抗素子Ｒs(1)の抵抗値は２段目の抵抗素子Ｒs(2)の抵抗値以上に設定されている。
【０１２２】
図２７では、ＡＭＰ１７内のインバータの段数を３段にしているが、３段以上の奇数段であれば特に段数は問わない。例えば、ＡＭＰ１７内に（２ｎ＋１）段のインバータ（ｎは１以上の整数）が縦続接続されている場合、各段のインバータの電源端子にそれぞれ接続される抵抗素子Ｒv(1)〜Ｒv(2n+1)がそれぞれ以下の関係を満たすようにする。
【０１２３】
0004183436.tif 000006
あるいは、各段のインバータの接地端子にそれぞれ接続される抵抗素子Ｒs(1)〜Ｒs(2n+1)がそれぞれ以下の関係を満たすようにする。
【０１２４】
0004183436.tif 000007
このように、本実施形態では、ＡＭＰ１７内の各段のインバータの電源端子または接地端子に接続される抵抗素子の抵抗値が上式の関係を満たすようにするため、第１２の実施形態と同様の作用効果が得られる。すなわち、各抵抗素子の抵抗値を調整することにより、各段のインバータの駆動能力を最適に調整でき、ＡＭＰ１７の精度と動作速度向上が図れる。
【０１２５】
（第１５の実施形態）
第１５の実施形態は、ＡＭＰ１７内の各段のインバータにそれぞれ別個の電源電圧を供給するものである。
【０１２６】
図２８は第１５の実施形態の信号線駆動回路内のＡＭＰ１７の回路図である。図２８のＡＭＰ１７は、図２４のＡＭＰ１７と同様に、縦続接続される３個のインバータＩＶ１〜ＩＶ３を有する。各インバータＩＶ１〜ＩＶ３はそれぞれ第１および第２の電源端子Ｖdd，Ｖssをもっている。各段のインバータＩＶ１〜ＩＶ３の第１の電源端子Ｖddにはそれぞれ別種類の電源電圧XAVDD(1),XAVDD(2),XAVDD(3)が供給される。同様に、各段のインバータＩＶ１〜ＩＶ３の第２の電源端子Ｖssにはそれぞれ別種類の電源電圧XAVSS(1),XAVSS(2),XAVSS(3)が供給される。
【０１２７】
２段目のインバータＩＶ２に供給される電源電圧XAVDD(2)は最終段のインバータＩＶ３に供給される電源電圧XAVDD(3)以上に設定され、初段のインバータＩＶ１に供給される電源電圧XAVDD(1)は２段目のインバータＩＶ２に供給される電源電圧XAVDD(2)以下に設定される。
【０１２８】
あるいは、２段目のインバータＩＶ２に供給される電源電圧XAVSS(2)は最終段のインバータＩＶ３に供給される電源電圧XAVSS(3)以下に設定され、初段のインバータＩＶ１に供給される電源電圧XAVSS(1)は２段目のインバータＩＶ２に供給される電源電圧XAVSS(2)以上に設定される。
【０１２９】
図２８では、ＡＭＰ１７内のインバータの段数を３段にしているが、３段以上の奇数段であれば特に段数は問わない。例えば、ＡＭＰ１７内に（２ｎ＋１）段のインバータ（ｎは１以上の整数）が縦続接続されている場合、各段のインバータの第１の電源端子Ｖddにそれぞれ供給される電源電圧XAVDD(1)〜XAVDD(2N+1)は以下の関係を満たすように設定される。
【０１３０】
0004183436.tif 000008
あるいは、各段のインバータの第２の電源端子Ｖssにそれぞれ供給される電源電圧XAVSS(1)〜XAVSS(2N+1)は以下の関係を満たすように設定される。
【０１３１】
0004183436.tif 000009
このように、本実施形態では、ＡＭＰ１７内の各段のインバータに供給される電源電圧を個別に調整するため、各段のインバータの駆動能力を最適に調整でき、ＡＭＰ１７の精度と動作速度向上が図れる。
【０１３２】
また、（第１２の実施形態）、（第１３の実施形態）、（第１４の実施形態）、（第１５の実施形態）を併用することでも、同様の作用効果を得ることができるため、各段のインバータの駆動能力を最適に調整でき、ＡＭＰ１７の精度と動作速度向上が図れる。
【０１３３】
（第１６の実施形態）
第１６の実施形態は、アナログ映像信号のサンプリングと信号線への書き込みを並列的に実行するものである。
【０１３４】
図２９（ａ）は第１６の実施形態の信号線駆動回路内のＡＭＰ１７の回路図である。図２９（ａ）のＡＭＰ１７は、初段のインバータを、並列接続された２つの第１増幅部３１で構成している。これら第１増幅部３１はそれぞれ、直列接続されたスイッチＳ２１、キャパシタ素子Ｃ６ａ、インバータＩＶ１ａ及びスイッチＳ２２と、インバータＩＶ１ａの入出力端子間に並列接続されたスイッチＳ２３とを有する。これら第１増幅部３１は、第２増幅部３２に接続されている。第２増幅部３２は、直列接続されたキャパシタ素子Ｃ４、インバータＩＶ２、キャパシタ素子Ｃ５及びインバータＩＶ３で構成される。また、図示しないが、２段目のインバータは、図１１に示す位相補償素子を設ける。
【０１３５】
図２５に示したＡＭＰ１７は、図２９（ｂ）に示すように、信号線６本ごとに一つずつ設けられていたのに対し、本実施形態のＡＭＰ１７は、信号線１２本ごとに一つずつ設けられている。従って、ＡＭＰ１７一個あたり、インバータを２個ずつ削減できる。
【０１３６】
図３０（ａ）は本実施形態のＡＭＰ１７の動作タイミング図であり、図３０（ｂ）は比較のために示した図２５のＡＭＰ１７の動作タイミング図である。
【０１３７】
図２５のＡＭＰ１７は、アナログ映像信号のサンプリングと信号線書き込みとを交互に行うが、本実施形態のＡＭＰ１７はサンプリングと信号線書き込みとを並列的に行う。このため、サンプリング期間と信号線書き込み期間を短くすることなく、図２５の倍の数の信号線を駆動することができる。
【０１３８】
図３１はＡＭＰ１７の周辺回路図であり、ＤＡＣ１６、ＡＭＰ１７及び信号線選択回路１８の回路図を示している。ＤＡＣ１６は、デジタル画素データの下位３ビットｂ２〜ｂ０の値に応じて切替制御されるアナログスイッチＳ３０、Ｓ３１、Ｓ３２ａ、Ｓ３２ｂと、ビットｂ０に応じた電荷を蓄積するキャパシタ素子Ｃ１１と、ビットｂ０〜ｂ２に応じた電荷を蓄積するキャパシタ素子Ｃ１２と、キャパシタ素子Ｃ１１，Ｃ１２における電荷蓄積制御を行うスイッチＳ３３ａ、Ｓ３３ｂ，Ｓ３３ｃ，Ｓ３３ｄ，Ｓ３４ａ，Ｓ３４ｂ，Ｓ３４ｃとを有する。
【０１３９】
図３２は図３１の回路の動作タイミング図である。まず、時刻Ｔ１でスイッチＳ３３ａ，Ｓ３３ｂ，Ｓ３３ｃがオンする。これにより、キャパシタ素子Ｃ１１、Ｃ１２にそれぞれビットｂ０，ｂ１に応じた電荷が蓄積される。その後、時刻Ｔ２で、スイッチＳ９ａがオンし、ビットｂ２に応じた電荷がキャパシタ素子Ｃ６ａに蓄積される。
【０１４０】
その後、時刻Ｔ３でスイッチＳ３３ａ，Ｓ３３ｂ，Ｓ３３ｃがオフした後、時刻Ｔ４〜Ｔ５の間でスイッチＳ３４ａ，Ｓ３４ｂがオンする。これにより、キャパシタ素子Ｃ１１，Ｃ１２，Ｃ６ａの間で電荷の再配分が行われる。
【０１４１】
その後、時刻Ｔ６でスイッチＳ１０，Ｓ１１がオンし、時刻Ｔ８までの間、ＡＭＰ１７のサンプリングが行われる。その後、時刻Ｔ９〜Ｔ１２までの間、信号線の書き込みが行われる。
【０１４２】
また、時刻Ｔ７〜Ｔ１５では、時刻Ｔ１〜Ｔ８と同様に、次に信号線に書き込むべきデータのサンプリングが行われる。
【０１４３】
このように、本実施形態では、初段のインバータを並列化して各インバータＩＶ１ａ，ＩＶ１ｂを交互に切替駆動することで、データのサンプリングと信号線書き込みを並列的に行う。
【０１４４】
ここで、ＡＭＰ１７の消費電力は、ＡＭＰ１７の電源電圧×ＡＭＰ１７の一個当たりの電流×ＡＭＰ１７の数で表される。したがって、本実施形態のように、ＡＭＰ１７を構成するインバータの数を減らせば、消費電力の削減が図れる。
【０１４５】
（第１７の実施形態）
第１７の実施形態は、ＡＭＰ１７を駆動するための電源電圧XAVDDを、外部から供給される電源電圧VDDの整数倍（例えば２倍）に設定するものである。電源ＩＣなどのＬＳＩの電源電圧は３Ｖ以下が一般的となっているが、液晶表示装置の駆動回路では、１）液晶材料を駆動するために、また、２）ＬＳＩにくらべてＶthの大きいポリシリコンを駆動するために適切な値に昇圧して信号線駆動回路に供給するために必要である。例えば、最も普及しているツイステッド・ネマティック液晶では４Ｖ程度の電圧範囲で駆動する必要がある。ポリシリコンを駆動するために必要な電圧値は、ＰチャネルＴＦＴとＮチャネルＴＦＴのＶth（絶対値）の最大和程度必要である。
【０１４６】
図３３は図２の電源ＩＣに含まれる昇圧回路の一例を示す回路図である。この昇圧回路は、外部から供給される電源電圧VDDを２倍に昇圧した電源電圧XAVDDを生成する。生成した電源電圧XAVDDは、ＡＭＰ１７を駆動するために用いられる。
【０１４７】
図３３の昇圧回路は、IN(+)端子とOUT(+)端子との間に直列接続されるスイッチＳＷ１ａ，ＳＷ２ａと、スイッチＳＷ１ａ，ＳＷ２ａ間の接続経路とIN(-)端子との間に直列接続されるキャパシタ素子Ｃ１３及びスイッチＳＷ１ｂと、IN(+)端子及びIN(-)端子間に接続されるキャパシタ素子Ｃ１４と、キャパシタ素子Ｃ１４の両端子間に直列接続されるスイッチＳＷ１ｂ，ＳＷ２ｂと、OUT(+)端子及びOUT(-)端子間に接続されるキャパシタ素子Ｃ１５と、を備えている。
【０１４８】
まず、スイッチＳＷ１ａ，ＳＷ１ｂをオンする。これにより、入力電圧Ｖinに応じた電荷がキャパシタ素子Ｃ１３に蓄積される。次に、スイッチ１ａ，１ｂをオフしてスイッチＳＷ２ａ，ＳＷ２ｂをオンする。これにより、キャパシタ素子Ｃ１３が入力電圧Ｖinに直列接続され、キャパシタ素子Ｃ１３には入力電圧Ｖinの２倍の電圧に応じた電荷が蓄積され、出力電圧Ｖ0は２×Ｖinになる。
【０１４９】
図３３の昇圧回路内に抵抗を接続することで、任意の倍率の昇圧電圧を生成できるが、電源効率を考えると、図３３のように入力電圧の整数倍の電圧を生成するのが望ましい。そこで、本実施形態では、電源電圧VDDの整数倍の電圧XAVDDを電源ＩＣ４で生成する。
【０１５０】
電源ＩＣ４は、ガラス基板２上に形成される表示装置上に実装したり、ガラス基板２上に表示装置と同様にポリシリコンＴＦＴ等を用いて形成したり、あるいはガラス基板２とは別基板上に実装または形成される。いずれにしても図３３の昇圧回路は、インダクタンス素子が不要であるため、ＬＳＩへの集積や、ガラス基板上への集積が容易である。
【０１５１】
電源ＩＣ４は、図３４に示すように、ＡＭＰ１７駆動用の電源電圧XAVDDの他に、表示装置内のデジタル回路部品を駆動するための電源電圧XVDDと、Ｄ／Ａ変換用の基準電圧REFH,REFLも生成する。デジタル回路部品は、電力消費量が少ないので、電源電圧XVDDに対する要求は少ない。そこで、本実施形態では、回路設計の効率化と製造の容易性から、電源電圧XVDDの電圧レベルを電源電圧XAVDDと同じにする。
【０１５２】
このように、第１７の実施形態では、ＡＭＰ１７を駆動するための電源電圧XAVDDを、外部から供給される電源電圧VDDの整数倍に設定するため、ＡＭＰ１７の駆動能力を高めつつ、電源効率を向上できる。
【０１５３】
また、表示装置内のデジタル回路部品を駆動するための電源電圧XVDDを電源電圧XAVDDと同じ電圧レベルにするため、電源ＩＣ４の内部構成を簡略化できる。
【０１５４】
（第１８の実施形態）
第１８の実施形態は、第１７の実施形態を改良したものであり、製造ばらつき等により、ＡＭＰを構成するＴＦＴのＶthなどの特性がばらついても十分な動作マージンを確保し、かつ、消費電力が最小になるように各電源電圧を設定するものである。
【０１５５】
ポリシリコンＴＦＴを用いてガラス基板上にＤＡＣ１６やＡＭＰ１７を一体形成する液晶表示装置の消費電力は、ＡＭＰ１７の消費電力と分圧抵抗ラダー２０の消費電力の占める割合が大きい。ＡＭＰ１７はインバータに貫通電流を流しながら動作するため、電流消費量が大きい。電源ＩＣ４の構成上、ＡＭＰ１７の電源の昇圧効率最大化を最優先とすべきである。従って、XAVDDはVDD（2.75V）の２倍の5.5Vとした。
【０１５６】
一方、分圧抵抗ラダー２０の消費電力は、印加電圧の2乗／抵抗値と表すことができることから、分圧抵抗ラダー２０への印加電圧は不必要に大きくすべきでない。しかも、電圧ばらつきも５％以下にするべきである。電圧ばらつきが大きいと、液晶の駆動に必要な印加電圧範囲を確保できずにコントラスト不足を招いたり、液晶に印加される電圧が所定の値からずれることにより、中間調の表示に支障が生じる。従って、分圧抵抗ラダー２０の両端に印加する電圧は一方を０V（GND）とし、他方を５Vとした。
【０１５７】
外部電源電圧VDD、電源電圧XAVDD、分圧抵抗ラダー２０に供給される基準電圧最大値REFH、基準電圧最小値REFLの電圧レベルは図３５のような関係にある。基準電圧最大値REFHと基準電圧最小値REFLは、極性反転のたびに電圧レベルが反転する基準電圧REF1,REF2として分圧抵抗ラダー２０に供給される。
【０１５８】
消費電力を低減するという観点から電圧設定を行うと、図３５に示すように、信号線駆動電圧は、０．５Ｖ〜４．５Ｖの範囲内になり、電源電圧XAVDDよりも０Ｖ側に必然的に偏ってしまう。ＡＭＰ１７の電源電圧に対して偏った範囲のＡＭＰ１７の出力電圧を確保するために、ＡＭＰ１７内のインバータの電源線及び接地線に挿入する抵抗の値を、電源線側と接地線側とで非対称にするのが望ましい。その理由は、第１０の実施形態で説明した通りであり、図３６のような抵抗Ｒａ，Ｒｂを接続することで、第１０の実施形態と同様の効果を奏する。
【０１５９】
図３６において、ＡＭＰ１７内の各インバータの電源端子と電源電圧線XAVDDとの間に接続される抵抗Ｒａと、各インバータの接地端子と接地線GNDとの間に接続される抵抗Ｒｂとの抵抗比は、非対称（例えば、Ｒａ：Ｒｂ＝２：１）に設定されている。これにより、ポリシリコンＴＦＴ基板の製造プロセスによりＴＦＴのＶthがばらついても消費電力を最低限に抑制しつつ、安定に動作させることが可能となる。
【０１６０】
（第１９の実施形態）
第１９の実施形態は、ＡＭＰ１７を構成する３つのインバータのうち、２段目のインバータのゲート幅Ｗを３段目のインバータのゲート幅Ｗよりも大きくするものである。一般に表示装置の信号線を駆動するために用いられるＴＡＢ−ＩＣのＡＭＰ１７は、差動回路からなる比較回路部の素子のゲート幅をできるだけ小さくし、出力段の素子のゲート幅を大きく設計するが、本実施形態のＡＭＰ１７は、一般的なものと考え方が著しく異なる。
【０１６１】
発明者は試行錯誤の結果、携帯電話向け液晶表示装置やＰＤＡ向け液晶表示装置などの比較的小型な表示装置に特に適する非自明なインバータ各段のゲート幅の相対関係を見出した。ここで比較的小型とは、ＡＭＰ１７から見た駆動負荷容量（信号線1本あたりの容量）が略２０ｐＦ程度以下のものをいう。
【０１６２】
ポリシリコンＴＦＴ素子のようにＶthなどの特性ばらつきが比較的大きい素子を用いて信号線駆動のためのＡＭＰ１７を構成する場合、出力段を大きくすることは動作安定性確保のために必ずしも有効でなく、むしろ、発振やリンギングを招きやすいという問題がある。発明者はこの事実を試行錯誤の結果見出し、最終段のインバータを構成するＴＦＴのゲート幅はむしろ小さくし、２段目のゲート幅を大きくする方が良いことを発見した。
【０１６３】
ＡＭＰ１７は、図２４等に示すように、３つのインバータを、キャパシタ素子を挟んで縦続接続して構成されている。このため、ＡＭＰ１７の出力は発振やリンギングを起こしやすく、図３７に示すように、出力が安定するまでにある程度の時間（以下、この時間を収束時間と呼ぶ）を要する。
【０１６４】
図３８は初段のインバータのゲート幅Ｗ１と２段目のインバータのゲート幅Ｗ２とを等しくし、２段目のインバータのゲート幅Ｗ２と３段目のインバータのゲート幅Ｗ３との比Ｗ２／Ｗ３を変えたときに、ＡＭＰ１７の出力の収束時間がどのように変化するかを示す図である。
【０１６５】
図示のように、Ｗ２／Ｗ３が0.5〜1.5の範囲では、２段目のインバータのゲート幅Ｗ２が３段目のインバータのゲート幅Ｗ３よりも大きいほど、収束時間は短いことがわかる。したがって、２段目のインバータのゲート幅Ｗ２を３段目のインバータのゲート幅Ｗ３よりも大きくすることで、ＡＭＰ１７の動作をより安定化させることができる。
【０１６６】
（第２０の実施形態）
対角２インチの１７６×１８０ドットの液晶表示装置に用いるのに適したＡＭＰ回路の具体的なレイアウトの形態について説明する。
【０１６７】
図３９は、図３のＡＭＰ１７の部分のレイアウト図である。スイッチや素子の記号は図３に対応させて記している。
【０１６８】
発振やリンギングを防止するために、２段目のインバータの前後に設ける位相補償素子として、図１１のものを用いている。抵抗素子として、Ｎ+ドープポリシリコンを利用している。容量素子は、Ｎ+ドープポリシリコンとゲート線レイヤーの交差により形成している。この表示装置では信号線容量が１２ｐＦである。信号線抵抗は０．４ｋΩである。駆動負荷の時定数は、１２ｐＦ×０．８ｋΩ＝９．６ｎｓｅｃである。位相補償素子の抵抗値は１００ｋΩ、静電容量は、０．１ｐＦとした。信号線１本あたりの駆動時間は４ｕｓとした。
【０１６９】
アナログスイッチの突き抜け電圧による出力電圧誤差を抑制するために、図９と同様に、各所に突き抜け補償スイッチを配置している。
【０１７０】
アナログスイッチやインバータはいずれもＰチャネルＴＦＴとＮチャネルＴＦＴを相補的に用いている。好ましくない寄生容量が、ＰチャネルＴＦＴとＮチャネルＴＦＴに均等に寄生するようにして、影響を最小化するべく、左右対称の回路配置を実施している。
【０１７１】
Ｄ／Ａ変換に用いる容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ６は、Ｎ+ドープポリシリコンのレイヤーとゲート線レイヤーの交差部で形成している。これらの容量は同一の静電容量をもつことが望ましい。静電容量のばらつきはＤ／Ａ変換の誤差電圧に直結するからである。例えばＣ３では一部信号線レイヤーとゲート線レイヤーの交差部も用いて、できるだけＣ２と同一の静電容量となるようにしている。
【０１７２】
ＡＭＰ１７を構成する各インバータと電源の間の抵抗は、図３の記号をもちいて、Ｒｍ＝３６０Ω（XAVDD側）/２２０Ω（ＸＡＶＳＳ側）、Ｒ１＝７０Ω、Ｒ３＝５０Ω、Ｒ２＝３５Ω、Ｒ４＝２５Ωとした。
【０１７３】
ＡＭＰ１７の各インバータのゲート幅比は、ＩＶ１：ＩＶ２：ＩＶ３＝６：６：５とした。
【０１７４】
液晶セルを構成する２枚のガラス基板の一方はコモン電極が形成されたカラーフィルタ基板である。コモン電極は１水平期間を周期として極性反転駆動される。他方の基板は、図４０に示すように、画素アレイ部１、信号線駆動回路５、走査線（ゲート線）駆動回路６、タイミング回路７を一体形成してなる低温ポリシリコンＴＦＴアレイ基板である。
【０１７５】
信号線駆動回路５には、ＡＭＰ１７及びＤＡＣ１６が４４組配置され、１水平期間にＤ／Ａ変換とＡＭＰ１７による信号線駆動（図４に示す動作）を１２回、１２本の信号線を順次選択しつつ行うように動作する。
【０１７６】
信号線駆動回路５の概略構成図を図４１に示す。また、本実施形態の液晶表示装置は、図３４に示す電源ＩＣ４とＬＣＤコントローラを備え、図３５及び図２１に示す電源設定にて動作する。
【０１７７】
このような構成により、低消費電力とＡＭＰ１７の安定性にすぐれ、Ｄ／Ａ変換の精度にも問題が無く、良好な表示を行うことができた。また、製造プロセスのばらつきに起因するＶthばらつきに対して十分な歩留りを確保できた。さらに、NチャネルＴＦＴとＰチャネルＴＦＴのＶthの絶対値が各々最小０．５Ｖから最大２．５Ｖ程度までの広範な範囲において問題なく動作した。
【０１７８】
【発明の効果】
以上詳細に説明したように、本発明によれば、Ｄ／Ａ変換器から出力されたアナログ映像信号を増幅する増幅器内の縦続接続される奇数個のインバータのうち、精度に最も影響する初段のインバータのみ電源供給線を分けるため、高精度のゲイン調整を行うことができる。
【０１７９】
また、信号線を選択する信号線選択回路として、信号線ごとに複数の並列接続されたアナログスイッチを設けるため、アナログスイッチの特性のばらつきの影響を受けにくくなり、信号線の書き込みタイミングのずれを解消できる。
【０１８０】
また、絶縁基板上のアナログスイッチに突き抜け補償用のアナログスイッチを直列接続するため、ゲート−ソース間容量に蓄積された電荷を突き抜け補償用のアナログスイッチに転送することができ、アナログスイッチがオンからオフに変化しても、アナログスイッチの出力電圧の変動を防止できる。
【０１８１】
また、増幅器内の２段目以降のインバータの入出力端子間に第２キャパシタ素子を挿入するため、位相補償を行うことができ、増幅器の発振を防止できる。
【０１８２】
また、増幅器の電源供給線を、コモン電極と重ね合わされるように配置するため、表示装置の額縁を小さくできる。
【０１８３】
また、対極抵抗を小さくするため、コモン電極の電圧を所望の値に設定できる。
【０１８４】
また、信号線の書き込み電圧を増幅器でゲイン調整する際、中輝度領域のゲイン調整をきめ細かく行えるようにしたため、表示品質を向上できる。
【０１８５】
また、増幅器内の初段のインバータの入力容量と、帰還経路上のアナログスイッチとを近接して配置するため、このアナログスイッチがオン・オフしても、初段のインバータの入力容量はその影響を受けなくなる。
【図面の簡単な説明】
【図１】液晶表示装置の第１の実施形態の概略構成を示すブロック図。
【図２】信号線駆動回路の内部構成を示すブロック図。
【図３】信号線駆動回路内のＤＡＣ、ＡＭＰ１７および信号線選択回路１８の詳細構成を示す回路図。
【図４】ＤＡＣの動作タイミング図。
【図５】外部から供給される電源電圧の種類を初段のインバータと２段目以降のインバータとで分ける例を示す図。
【図６】信号線選択回路１８の具体的構成を示す回路図。
【図７】信号線選択回路１８の変形例を示す回路図。
【図８】プリチャージ制御回路の構成を示す回路図。
【図９】アナログスイッチに突き抜け補償用のアナログスイッチを直列接続した例を示す回路図。
【図１０】ＡＭＰ１７内に位相補償用のキャパシタ素子を設けた例を示す回路図。
【図１１】図１０の変形例を示す回路図。
【図１２】図１０の他の変形例を示す回路図。
【図１３】図１２の変形例を示す回路図。
【図１４】ＡＭＰ１７の電源配線パターンをコモン電極に重なるように配置する例を示す図。
【図１５】ＡＭＰ１７内のキャパシタ素子をコモン電極に重なるように配置する例を示す図。
【図１６】ガラス基板２上のコモン電位供給端からの合成抵抗を示す図。
【図１７】補助容量電位供給端からの合成抵抗を示す図。
【図１８】（ａ）はＡＭＰのゲイン特性を示す図、（ｂ）は相補型インバータを用いたＡＭＰのゲイン特性を示す図。
【図１９】帰還経路上のアナログスイッチを初段のインバータの入力容量の近傍に配置する例を示す図。
【図２０】信号線駆動回路の第１０の実施形態の回路図。
【図２１】本実施形態の液晶表示装置内の各部の電圧レベルを示す図。
【図２２】電源電圧側と接地電圧側のマージンを示す図。
【図２３】信号線駆動回路の第１１の実施形態の回路図。
【図２４】第１２の実施形態の信号線駆動回路内のＡＭＰの回路図。
【図２５】第１３の実施形態の信号線駆動回路内のＡＭＰと信号線選択回路の回路図。
【図２６】位相余裕が変化する様子を示す図。
【図２７】第１４の実施形態の信号線駆動回路内のＡＭＰの回路図。
【図２８】第１５の実施形態の信号線駆動回路内のＡＭＰの回路図。
【図２９】（ａ）は第１６の実施形態の信号線駆動回路内のＡＭＰの回路図、（ｂ）は従来のＡＭＰの回路図。
【図３０】（ａ）は本実施形態のＡＭＰ１７の動作タイミング図、（ｂ）は比較のために示した図２５のＡＭＰ１７の動作タイミング図。
【図３１】ＡＭＰ１７の周辺回路図。
【図３２】図３１の回路の動作タイミング図。
【図３３】図２の電源ＩＣに含まれる昇圧回路の一例を示す回路図。
【図３４】電源ＩＣの機能を説明する図。
【図３５】外部電源電圧VDD、電源電圧XAVDD、分圧抵抗ラダーで生成される基準電圧最大値REFH、基準電圧最小値REVLの電圧レベルの関係を示す図。
【図３６】ＡＭＰ内のインバータの電源線及び接地線に接続される抵抗を説明する図。
【図３７】ＡＭＰ出力の収束時間を説明する図。
【図３８】初段のインバータのゲート幅Ｗ１と２段目のインバータのゲート幅Ｗ２とを等しくし、２段目のインバータのゲート幅Ｗ２と３段目のインバータのゲート幅Ｗ３との比Ｗ２／Ｗ３を変えたときに、ＡＭＰ１７の出力の収束時間がどのように変化するかを示す図。
【図３９】図３のＡＭＰの部分のレイアウト図。
【図４０】第２０の実施形態における低温ポリシリコンＴＦＴアレイ基板のレイアウト図。
【図４１】信号線駆動回路の概略構成図。
【符号の説明】
１  画素アレイ部
２  ガラス基板
３  コントローラＩＣ
４  電源ＩＣ
５  信号線駆動回路
６  走査線駆動回路
１１  シフトレジスタ
１２  データバス
１３  サンプリングラッチ
１４  ロードラッチ
１５  電圧選択回路
１６  ＤＡＣ
１７  ＡＭＰ
１８  信号線選択回路
２０  分圧抵抗ラダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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