(57)【特許請求の範囲】
【請求項１】
半導体デバイスを評価するための半導体試験システムにおいて、
被試験ＬＳＩデバイスの設計段階においてその被試験ＬＳＩデバイスの設計データに対して実行したデバイス論理シミュレーションにより得られたイベントデータを格納するためのイベントファイルと、
イベントファイルからのイベントデータを直接用いて基本クロック周期の整数倍のタイミングを現す整数倍データと基本クロック周期の端数分のタイミングを現す端数分データに分けて記憶するイベントメモリと、
そのイベントメモリからの整数倍データと端数分データによるイベントデータを加算または倍率変更して、各イベントのタイミングを所定の基準時間からの遅延時間として示すイベントベースのテストパターンを発生し、そのテストパターンを被試験ＬＳＩデバイスに与える手段と、
その被試験ＬＳＩデバイスに与えられたテストパターンを表示するとともに、上記イベントファイルのイベントデータの一部を変更することにより、実際のテストパターンの変更として、表示されたテストパターンの意図した部分のタイミングを変更する手段と、
その被試験ＬＳＩデバイスの応答出力を格納する結果データファイルと、
その結果データファイルのデータに基づいて被試験ＬＳＩデバイスの設計を評価するとともに、その評価結果に基づいてテストベンチを形成し、被試験ＬＳＩデバイスの設計段階において、そのテストベンチにより上記設計データにデバイス論理シミュレーションを実行することにより、試験結果を被試験ＬＳＩデバイスの設計に反映させる手段と、
により構成され、
上記イベントファイルのイベントデータは、テストパターンの各イベントのタイミングが以前のイベントからの時間差で記述されていることを特徴とするイベントベース半導体試験装置。
【請求項２】
上記イベントデータは、被試験ＬＳＩデバイスの所定の回路における入出力信号の各オンオフ変化点を、所定の時間基準からの時間経過により現したデータである、請求項１に記載のイベントベース半導体試験システム。
【請求項３】
上記デバイス論理シミュレーションの結果得られたイベントデータをコンパイルしてそのイベントデータのオブジェクトコードを形成するコンパイラをさらに有し、そのコンパイラには、半導体試験システムの試験ピンデータが併せて与えられてオブジェクトコードに変換され、上記イベントファイルが形成される、請求項１に記載のイベントベース半導体試験システム。
【請求項４】
上記テストパターンを表示する手段を通して、そのテストパターンの包括的表示、部分拡大表示、テストパターン中の各イベントのタイミングの変更、イベントのオフセット付加や除去をする、請求項１に記載のイベントベース半導体試験システム。
【請求項５】
半導体デバイスを評価するための半導体試験システムにおいて、
ＬＳＩデバイスをコンピュータ支援により設計する電子設計自動化（ＥＤＡ）と、
その設計の段階でＬＳＩデバイスに対して実行した論理シミュレーションにより得られたダンプファイルと、
そのダンプファイルからのイベントデータを基本クロック周期の整数倍のタイミングを現す整数倍データと基本クロック周期の端数分のタイミングを現す端数分データに分けて記憶するイベントメモリと、
そのイベントメモリからの整数倍データと端数分データによるイベントデータを加算または倍率変更して、各イベントのタイミングを所定の基準時間からの遅延時間として示すイベントベースのテストパターンを発生し、そのテストパターンを被試験ＬＳＩデバイスに与える手段と、
その被試験ＬＳＩデバイスに与えられたテストパターンを表示するとともに、上記ダンプファイルのイベントデータの一部を変更することにより、実際のテストパターンの変更として、表示されたテストパターンの意図した部分のタイミングを変更する手段と、
その被試験ＬＳＩデバイスの応答出力を格納する結果データファイルと、
その結果データファイルのデータに基づいて被試験ＬＳＩデバイスの設計を評価し、ＥＤＡ環境にフィードバックするとともに、その評価結果に基づいてテストベンチを形成し、ＥＤＡ環境において、そのテストベンチにより上記設計データにデバイス論理シミュレーションを実行することにより、試験結果を被試験ＬＳＩデバイスの設計に反映させる手段と、により構成され、
上記ダンプファイルのイベントデータは、テストパターンの各イベントのタイミングが以前のイベントからの時間差で記述されていることを特徴とするイベントベースＬＳＩデバイス設計試験システム。
【請求項６】
上記イベントデータは、被試験ＬＳＩデバイスの所定の回路における入出力信号の各オンオフ変化点を、所定の時間基準からの時間経過により現したデータである、請求項５に記載のイベントベースＬＳＩデバイス設計試験システム。
【請求項７】
上記デバイス論理シミュレーションの結果得られたイベントデータをコンパイルしてそのイベントデータのオブジェクトコードを形成するコンパイラをさらに有し、そのコンパイラには、半導体試験システムの試験ピンデータが併せて与えられてオブジェクトコードに変換され、上記イベントファイルが形成される、請求項５に記載のイベントベースＬＳＩデバイス設計試験システム。
【請求項８】
上記テストパターンを表示する手段を通して、そのテストパターンの包括的表示、拡大表示、テストパターン中の各イベントのタイミングの変更をする、イベントのオフセット付加や除去をする、請求項５に記載のイベントベースＬＳＩデバイス設計試験システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超ＬＳＩ等の半導体集積回路を設計し試験するための綜合システムに関し、特に、ＣＡＤを用いた半導体回路の設計段階において、その設計検証のための論理シミュレーションにより得られたデータを直接的に使用して、イベントベースの試験（テスト）パターンを発生させて、半導体回路を試験することができるイベントベース半導体試験システム及びＬＳＩデバイス設計試験システムに関する。
【０００２】
【従来の技術】
超ＬＳＩ等の半導体集積回路（以後必要に応じて「ＩＣデバイス」、「被試験ＬＳＩ」あるいは「被試験デバイス」ともいう）を試験するための半導体試験装置（ＩＣテスタあるいはＬＳＩテスタと通称される）の典型的な構成例を第１図に示す。
【０００３】
第１図において、テストプロセッサ１１は試験装置内に設けられた専用プロセッサであり、試験装置の動作をテスタバスを経由して制御する。パターン発生器１２はテスタプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号により、テストパターンが波形整形器１４により形成され、ドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００４】
ＤＵＴ１９からの結果としての応答出力は、アナログコンパレータ１６により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ１７において、パターン発生器１２で形成された期待値と論理比較される。比較結果はＤＵＴ１９のアドレスに対応して、フェイルメモリ１８に記憶される。ドライバ１５、アナログコンパレータ１６および、被試験デバイスのピンを切り替えるスイッチ（図示せず）等はピンエレクトロニクス２０に設けられている。
【０００５】
ＬＳＩ等の半導体集積回路を開発する工程において、現在ではほとんどの場合、コンピュータ支援による設計（ＣＡＤ）手法が用いられる。このようなＣＡＤによる開発環境を、一般に電子設計自動化（ＥＤＡ）環境と称している。
【０００６】
このようなＥＤＡ環境での設計自動化の工程において、ＶＨＤＬやＶｅｒｉｌｏｇのようなハードウェア記述言語（ハードウェア・ディスクリプション・ランゲージ）を用いて、意図した半導体回路をＬＳＩ中に設計する。また、その設計した回路が意図したように機能するかを、デバイス論理シミュレータと呼ばれるソフトウェアシミュレータにより、コンピュータ上で試験している。
【０００７】
デバイス論理シミュレータは、テストベンチと呼ばれるインタフェースを有している。論理シミュレータはこのインタフェースを経由して、意図した半導体回路の設計データ（デバイスモデル）に、試験のためのデータ（テストベクタ）を模擬的に与え、その半導体回路の応答を模擬的に試験することができる。
【０００８】
このような開発工程を経てＬＳＩが生産されると、そのＬＳＩの機能等は、上述のような半導体集積回路試験装置、例えばＬＳＩテスタにより試験される。上述のようにＬＳＩテスタは、被試験ＬＳＩに試験パターンを供給し、その結果として得られた被試験ＬＳＩの出力信号を、所定の期待値と比較して、被試験ＬＳＩの良否を判定する。
ＬＳＩテスタで使用する試験（テスト）パターンは、被試験ＬＳＩデバイスの機能が高度化しかつ高集積化するにともない、その容量が大きくまたその内容も複雑になっている。したがって、テストパターンの作成には、多大の時間と労力を要する。
【０００９】
このためＬＳＩの開発工程におけるデバイス論理シミュレータの駆動によリ得られたデータを、実際に生産されたＬＳＩの試験に用いることにより、半導体集積回路の試験の効率と総合的生産効率を高めるよう試みられている。これはＬＳＩテスタによる半導体集積回路の試験は、上述のデバイス論理シミュレータによるＣＡＤ上でのＬＳＩの設計機能の検証と大きな類似性を有しているため、設計段階で得られたデータ資産を有効活用できる可能性があるからである。
【００１０】
すなわち論理シミュレーションを実行した結果としてのデータ（ダンプファイル）から、その被試験ＬＳＩの試験に適合したＬＳＩテスタ用のテストパターンや期待値パターンを得るように試みられている。そのような半導体集積回路の設計段階と試験段階の総合的な関係を第２図の概念図に示す。この例では、電子自動設計環境（ＥＤＡ）２１において、超ＬＳＩ例えば、システムオンチップ（ＳｏＣ）２３を設計した場合を示している。
【００１１】
ＥＤＡ環境２１における、半導体集積回路２３の設計により、その集積回路２３の設計データファイル２５と試験データファイル３３が得られる。設計データは各種のデータ変換等を経て、物理的な半導体のゲート単位のデータとされ、半導体集積回路の製造プロセス（シリコンプロセス）２６により、現実の集積回路２９が製造される。
【００１２】
このようにして製造された集積回路は、被試験ＩＣデバイスとして試験装置３０に与えられる。設計段階で得られた試験データを用いて、テストベンチ３４等による論理シミュレーションを実行することにより、集積回路の入出力間の関係を示すデータファイル３５が得られる。このようなデータファイルを、デバイス論理シミュレータのダンプファイルと称すことがあり、その典型的な例としては、ＶｅｒｉｌｏｇのＶＣＤ（Value Change Dump）がある。
【００１３】
後で詳述するが、イベント形式で記載されているＶＣＤ３５を、サイクル形式の試験信号に変換するために、変換ソフトウェア３７によりデータ形式の変換が行われる。これにより、サイクル形式としての試験パターンが集積回路試験装置３０内のファイル３８に蓄積される。ハードウェアとしてのテスタ３９は、この試験パターンを用いて被試験デバイス２９の機能等を試験する。
【００１４】
ところで、上述したように、論理シミュレーションデータにおいては、デバイスモデルに与えるテストパターンやデバイスモデルからの結果としての出力（期待値パターン）は、イベント形式（イベントベース）で表現されている。ここでイベントベースとは、注目するテストパターンが１から０にあるいは０から１にスイッチするときのその変化点（イベント）を、時間の経過との関係で現したものである。時間の経過は、例えばある基準からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として現されることが一般的である。
【００１５】
これに対して実際のＬＳＩテスタ（半導体試験装置）では、一般に上述したサイクルベースによりテストパターンが表現される。サイクルベースにおいては、テストパターンの各変数は、テスタの各試験サイクル（テスタレート）との関係で定義されている。このためあとで詳述するが、一般にＬＳＩテスタでは、テストパターンデータに含まれる、試験サイクル（テスタレート）記述、波形（波形種類、エッジタイミング）記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
【００１６】
このように、現存するＬＳＩテスタはサイクルベースでデータが取り扱われ、ＥＤＡ環境から生まれるデータはイベントベースである。したがって、被試験ＬＳＩの開発設計時におけるＣＡＤデータを基にして、実際に生産された被試験ＬＳＩを試験するためのテストパターンを効率良く生成するためには、イベントベースのデータをサイクルベースのデータに変換する必要がある。
【００１７】
このため上記の第２図において、変換ソフトウェア３７により、デバイスの設計時に用いられたデバイス論理シミュレータのダンプファイル３５から、パターンデータとタイミングデータを抽出し、これをサイクルベースのデータに変換する。パターンデータとタイミングデータは、上述のような試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述を有しており、試験装置３０のパターンファイル３８に格納される。
【００１８】
パターンファイル３８に格納されたデータを用いて、サイクルベースの試験装置であるテスタ３９により、ＤＵＴ２９に与える試験パターンが形成される。上述したように、現存するＬＳＩテスタの試験パターンは、パターンデータとタイミングデータ中の、試験サイクル（テスタレート）データ、波形（波形種類、エッジタイミング）データ、およびベクタデータを用いて形成される。
【００１９】
これらのデータ構造の概念を第３図に示す。第３図において、サイクルベースの試験パターンは、テストベクタファイル４１とテストプランファイル４２に格納されている。これらのデータに基づいて、意図した波形４５に示すような試験パターンを、例えば第１図の波形整形器１４で形成する。ここでテストベクタファイル４１はベクタデータ（パターンデータとも呼ばれる）を格納し、テストプランファイル４２は、タイミングデータ、すなわち試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）のデータを格納している。
【００２０】
第３図において、意図した試験波形４５を形成するために、パターンデータ記述４６において”１”、”０”、”Ｘ”等のベクタデータが設定され、タイミングデータ記述４７において、各テストサイクルにおける波形やその遅延データが設定される。これらのデータは各試験サイクル毎に定義される必要がある。
【００２１】
一方、ＥＤＡ環境下のＬＳＩ設計段階で生成されるデータ、例えばデバイス論理シミュレータによる検証結果データは、上述のようにイベントベースのデータ構造であり、上記の第３図のデータ構造と大きく異なる。その様子を第４図を参照して説明する。ここで波形５８は、論理シミュレーションの結果として得られたダンプファイル５７におけるイベントデータをタイミングイベント列で現している。すなわちダンプファイルのイベントデータは、波形５８の各変化点を例えばセット、リセットの時間のリストとして現している。
【００２２】
第４図において、ダンプファイルが形成される課程を簡単に説明する。ＥＤＡ環境のもとでＬＳＩ設計を行う場合、その設計内容の記述データは各種の形態（階層）で形成される。より高い階層では、より機能的な記述であるが、それらが順次変換されてより低い階層では、半導体のゲートレベルさらには物理的な構造レベルの記述となる。この図において、ＲＴＬファイル５４は、レジスタトランスファーレベル（ＲＴＬ）の記述による設計データを格納している。ＲＴＬ設計データは合成ソフトウェア５５により、ネットリストのデータに変換されてネットリストファイル５６に格納される。ネットリストはゲート間の接続関係を記述したデータであり、ＲＴＬ設計データをより実際の半導体の回路構造に近い形での設計データにしたものである。
【００２３】
これらの設計データを基に、テストベンチ５１によるテストベクタを、例えばＨＤＬシミュレーション５２やゲートレベルでのシミュレーション５３に与えて、設計データの検証を行う。その結果として上記ダンプファイルには、所定の入力イベントとその入力イベントに対する出力イベント、およびその時間を記述したデータが得られる。
【００２４】
このようにＥＤＡ環境下のＬＳＩ設計段階で生成されるデータ、例えばデバイス論理シミュレータによる検証結果データを用いて、テストパターンを作成し、そのテストパターンを用いて、設計されたデバイスの試験をしている。しかし、上記のように異なるデータ構造（イベントベースとサイクルベース）間でのテストパターンの変換を要するため、さらに対象とするＬＳＩテスタのハードウェアやソフトウェアの制限のために、必ずしも設計検証用のイベントデータが、試験装置用のサイクルベースのデータに完全には変換できない。
【００２５】
このために、この変換されたテストパターンを用いて、被試験デバイスを試験した場合、その被試験デバイスの問題点を検出できないことが生じる。すなわちデバイスの不良検出効率（デバッグ効率）が低下する。より完全なテストパターンに変換するためには、大きな時間と労力を必要とし、試験のためのコスト（オーバーヘッド）が増加し、したがって、試験効率が低下する。
【００２６】
また従来の半導体試験装置では、上記のようにパターンデータとタイミングデータにより、試験サイクル、試験信号波形、タイミング、および論理ベクタ等を区別して記述する必要があるため、その記述にもとづいて所定のテストパターンを発生させるためには、複雑で高価なソフトウェアとハードウェアが必要となる。
【００２７】
したがって、ＥＤＡ環境で得られた検証データと同じ思考方法で、テストパターンの発生と被試験デバイスの検証を行いその結果をフィードバックすることができる、効率の良い半導体設計試験綜合システムがのぞまれている。またこのような新しい概念の半導体設計試験システムにより、ＬＳＩの設計期間、およびその検証期間のよりいっそうの短縮が望まれている。
【００２８】
【発明が解決しようとする課題】
したがって、本発明の目的は、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた、被試験ＬＳＩの論理シミュレーションデータ、またはそれと類似のデータ構造（イベントベース）を有するテストデータを直接的に使用してテストパターンを形成し、被試験ＬＳＩの試験を実行できる半導体試験システムを提供することにある。
【００２９】
本発明の他の目的は、意図するＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することができるイベントベースの半導体試験装置を提供することにある。
【００３０】
本発明の他の目的は、意図するＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することにより、ＬＳＩの設計からテストパターン作成までのターンアラウンドタイムを大幅に短縮できる半導体試験システムを提供することにある。
【００３１】
本発明のさらに他の目的は、被試験ＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することにより、より単純なソフトウェアとハードウェアにより構成することができるイベントベースの半導体試験装置を提供することにある。
【００３２】
本発明のさらに他の目的は、被試験ＬＳＩのＥＤＡ開発設計環境と試験環境が直結し、設計データを用いて直接的に被試験ＬＳＩを試験するためのテストパターンを形成して試験を行うとともに、試験結果をＥＤＡ開発設計環境に直接フィードバックすることができるイベントベース半導体試験システムを提供することにある。
【００３３】
本発明のさらに他の目的は、被試験ＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することにより、試験コストの低下と試験効率の向上を実現できる半導体試験装置を提供することにある。
【００３４】
【課題を解決するための手段】
本発明の半導体試験システムでは、電子設計自動化（ＥＤＡ）環境において設計されたＬＳＩデバイスの機能を、デバイス論理シミュレータにより、コンピュータ上においてテストを実行することにより得られたイベントデータであるダンプファイル中のデータから、直接的にＬＳＩテスタ用のテストパターンを作成する。このテストパターンを用いてＬＳＩデバイスの試験を行うとともに、試験結果に基づいて、ＬＳＩデバイスの評価をＥＤＡ環境にフィードバックする。
【００３５】
本発明の半導体試験装置は、コンピュータ支援により電子設計自動化（ＥＤＡ）環境において設計したＬＳＩデバイスの機能をデバイス論理シミュレータにより検証することにより得られたデータを直接的に利用して、高い試験効率で半導体の試験を行う。本発明の半導体試験装置は、論理シミュレーションを実行して得られた、被試験デバイスの入出力信号変化とその時間をイベントベースで現わすイベントデータをオブジェクトコードに変換するためのコンパイラと；そのコンパイルされたイベントデータを格納するイベントファイルと；イベントファイルからのイベントデータを基本クロック周期の整数倍のタイミングを現すデータと基本クロック周期の端数分のタイミングを現すデータに分けて記憶するイベントメモリと；そのイベントメモリからのイベントデータに基づいて、イベントベースのテストパターンを発生し、そのテストパターンを被試験ＬＳＩデバイスに与える手段と；その被試験ＬＳＩデバイスの応答出力を検証して、その試験結果データを格納する結果データファイルと；その結果データファイルのデータに基づいて、被試験ＬＳＩデバイスの設計を評価し、ＥＤＡ環境にフィードバックする手段と、により構成される。
【００３６】
本発明の半導体試験システムは、ＥＤＡ手法による設計の段階で得られた被試験ＬＳＩの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験ＬＳＩの試験を実行できる。この半導体試験装置においては、意図するＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することができる。
【００３７】
このため本発明の半導体試験システムは、ＬＳＩの設計からテストパターン作成までのターンアラウンドタイムを大幅に短縮できるとともに、より単純なソフトウェアとハードウェアにより構成することができる。また設計段階での論理シミュレーションと実際のデバイスに対する試験が同一の思考方法で可能であり、試験結果をＥＤＡ開発設計環境に直接フィードバックすることができる。さらに本発明は、試験コストの低下と試験効率の向上を実現できる。
【００３８】
【発明の実施の形態】
本発明の実施例、および本発明と従来技術との比較相違を図面を参照して説明する。第５図は、従来の半導体試験装置において、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンを本発明の半導体試験装置によりイベントベースでテストパターンを形成するためのデータ記述例を比較して示している。
【００３９】
集積回路の設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル５７は、第５図の上部に示されている。ダンプファイル５７の典型的な例としては、ＶｅｒｉｌｏｇのＶＣＤ（Value Change Dump）がある。そのダンプ出力データは、設計したＬＳＩデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形６１を表現するような、記述になっている。その記述に基づいて、波形６１に示すようなテストパターンを形成することを想定する。この波形６１では、ピン（テスタピンあるいはテストチャンネル）ＳａとＳｂから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、各イベントをセットエッジＳａ，Ｓｂとそのタイミング（例えば基準点からの時間の経過）、およびリセットエッジＲａ、Ｒｂとそのタイミングで記述されている。
【００４０】
このダンプファイルからのダンプデータを基にして、従来の半導体試験装置で使用するサイクルベースのテストパターンを形成するためには、上述のように、ダンプデータを試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述に変更する必要がある。その記述例を第５図中央部および左部に示す。サイクルベースのテストパターンの場合、第５図の左部の波形６３のように、テストパターンを各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、そのサイクルの中で各波形とそのタイミングを定義する。
【００４１】
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ（テストプラン）６６に示されており、その波形の”１”または”０”あるいは”Ｚ”等の論理がベクタデータ（パターンデータ）６５に示されている。例えばタイミングデータ６６では、試験サイクルが”ｒａｔｅ”としてその時間間隔が規定され、波形種類はＲＺ（リターンゼロ），ＮＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規定される。さらに各波形のタイミングが、該当する試験サイクルのエッジからの遅延時間として規定される。
【００４２】
一方、このダンプファイルからのダンプデータを基にして、本発明のイベントベースによる半導体試験装置で使用するイベントベースのテストパターンを形成することは極めて単純である。これは、ダンプデータがイベント形式で形成されているからである。第５図の右下部のイベントデータ６８は、上部に記載されたダンプデータをそのまま利用すればよいことが明らかであろう。
【００４３】
第６図は、ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、従来の半導体試験装置における、サイクルベースによるテストパターンを形成する場合の、ＥＤＡ環境と試験装置の関係を、必要なソフトウェアにより示したブロック図である。ＥＤＡ環境７１において得られたＬＳＩの設計検証データは、変換ソフトウェア７２によりサイクルベースのデータに変換される。変換されたデータは、コンパイラ７３によりオブジェクトコードに変換され、オブジェクトファイル７４が形成される。オブジェクトファイル７４は、例えばタイミングオブジェクト、パターンオブジェクト、波形オブジェクト等により構成される。
【００４４】
オブジェクトファイル７４のデータは、ＬＳＩテスタ内のパターンメモリ、タイミングメモリおよび波形メモリに必要量転送され、記憶される。これらのメモリのデータは第５図に示したような、サイクルベースのデータ構造になっている。被試験デバイスを試験する場合には、それらのメモリからデータを読み出し、テストパターンを形成し、そのテストパターンをＬＳＩテスタのピンエレクトロニクス（ＰＥ）から被試験デバイスに与える。
【００４５】
試験の結果としてのデータは、例えばフェイルメモリ（図示せず）に蓄積する。試験結果データは適宜その波形等を再構成しデータファイル７７に格納され、フェイル分析等を行うツール７８を用いた不良解析等に使用される。この解析結果はＥＤＡ設計環境にフィードバックされる。上記のように、ＥＤＡ設計環境７１から得られるデータと、半導体試験装置７６で使用するデータとは、その構造が異なるために、各種の変換等を行うソフトウェアが必要である。またデータ構造が異なるため、このフィードバックされたデータをＥＤＡ設計環境７１で利用することは難しい。
【００４６】
第７図は、本発明によるイベントベースの半導体試験装置を、従来技術である第６図のサイクルベースの半導体試験装置と比較して示すブロック図である。イベントベースの半導体試験装置の場合、ＥＤＡ環境８１で得られたダンプ出力データを、コンパイラ８３によりそのままコンパイルしてオブジェクトコードを形成できる。イベントオブジェクトはファイル８４に格納され、必要に応じて試験装置８６内のイベントメモリに転送される。
【００４７】
イベントメモリに格納されたイベントデータは、第５図に示すような記述となっており、単純なセットまたはリセットとその時間が記述されているのみである。このためイベントメモリからのデータを用いてテストパターンが簡単に形成できる。テストパターンを被試験デバイスに与えて得られた、その試験結果としてのデータは、不良分析ツール８２において直接的に不良解析が行え、その結果をＥＤＡ環境８１に直接フィードバックできる。このように、本発明によるイベントベースの試験装置によれば、極めて単純で少量のソフトウェアを用いるのみでテストパターン形成できる。またイベントデータに基づいて、セットおよびリセットを発生させることにより、テストパターンが形成されるので、試験装置内のハードウェアも単純な構成でよい。
【００４８】
したがって、本発明のイベントベースの半導体試験装置によれば、テストパターンを形成するためのハードウェアおよびソフトウェアのコストを低減できるとともに、設計データから得られたテストパターンと試験装置で形成されるテストパターンの整合がとれ、被試験デバイスの不良検出力（デバッグ効率）が向上する。さらに開発設計時に作成されたイベントベースのシミュレーションデータをそのまま使用して被試験ＬＳＩを試験するためのテストパターンを形成することができるので、ＬＳＩの設計からテストパターン作成までのターンアラウンドタイムを大幅に短縮できる。
【００４９】
第８図と第９図の関係は、上述した第６図と第７図の関係に類似しているが、ＥＤＡ環境とＬＳＩテスタとの間に介在するソフトウェアを、より詳細に示している。第８図は、ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、従来の半導体試験装置における、サイクルベースによるテストパターンを形成する場合に、ＥＤＡ環境と試験装置の間に必要なソフトウェアを示したブロック図である。
【００５０】
第８図において、ＥＤＡ環境９１において得られたＬＳＩの設計検証データは、ダンプファイル９２に格納される。ダンプファイル９２のデータと、ピンデータファイル９３からの半導体試験装置１０６のピンデータが、変換ソフトウェア９７に与えられて、サイクルベースのデータに変換される。また試験装置の各仕様を規定したデータを格納するファイル９４、９５および９６からの各仕様データがソフトウェア９７によりサイクルベースのデータ形成のために変換される。
【００５１】
これによりテストプランファイル９８およびテストパターンファイル９９が形成される。本出願において、テストプランデータはタイミングデータと同意義であり、試験パターンの波形、試験サイクル、各波形のタイミングを記述している。パターンデータは試験パターンをベクタ記述している。これらの変換されたデータは、コンパイラ１０１及び１０２によりオブジェクトコードに変換され、オブジェクトファイル１０３および１０４が形成される。オブジェクトファイル１０３、１０４のデータは、ローダにより試験装置（ＬＳＩテスタ）１０６内の所定のメモリ（波形、タイミング、パターン）に転送される。
【００５２】
ＬＳＩテスタ１０６内のパターンメモリ、タイミングメモリおよび波形メモリに記憶されたデータは、例えば第５図に示したような、サイクルベースのデータ構造になっている。被試験デバイスを試験する場合には、それらのメモリからデータを読み出し、テストパターンを形成し、そのテストパターンをＬＳＩテスタのピンエレクトロニクス（ＰＥ）から被試験デバイスに与える。
【００５３】
第６図の場合と同様に、試験の結果データは、例えばフェイルメモリ（図示せず）に蓄積する。試験結果データは入出力波形を表示するために、イベント形式と類似した形式に再構成してデータファイル１０７とし、そのデータファイル１０７のデータは、フェイル分析等を行うツール１０８を用いた不良解析等に使用される。この解析結果はＥＤＡ設計環境にフィードバックされるが、上記のように直接的な利用はできない。
【００５４】
上記のように、ＥＤＡ設計環境９１から得られるデータと、半導体試験装置１０６で使用するデータとは、その構造が異なるために、各種の変換等を行うソフトウェアが必要である。特に波線で囲まれた部分のソフトウェアはこれら変換に必要なものであり、本発明のイベントベースのＬＳＩテスタにおいては、全て不要となる。
【００５５】
第９図は、第７図と同様に、本発明によるイベントベースの半導体試験装置を、従来技術である第６図あるいは第８図のサイクルベースの半導体試験装置と比較して示すブロック図である。イベントベースの半導体試験装置の場合、ＥＤＡ環境１１５で得られたダンプファイル１１１のダンプ出力データと、ピンデータファイルからのピン情報を、コンパイラ１１３によりそのままコンパイルしてオブジェクトコードを形成できる。イベントオブジェクトはオブジェクトファイル１１４に格納され、ローダを経由して必要に応じて試験装置１１８内のイベントメモリに転送される。
【００５６】
イベントメモリに格納されたイベントデータは、第５図に示すような記述となっており、単純なセットまたはリセットとその時間が記述されているのみである。このためイベントメモリからのデータを用いてテストパターンが簡単に形成できる。テストパターンを被試験デバイスに与えて得られた、その試験結果としてのデータは、不良分析ツール１１９において直接的に不良解析（イベント列の表示）が行え、その結果をＥＤＡ環境１１５に直接フィードバックできる。
【００５７】
このように、本発明によるイベントベースの試験装置によれば、極めて単純で少量のソフトウェアを用いるのみでテストパターン形成できる。すなわち、第８図の従来技術による試験装置において必要であった、波線内のソフトウェアは、第９図の本発明の試験装置では全く不要となる。またイベントデータに基づいて、セットおよびリセットを発生させることにより、テストパターンが形成されるので、試験装置内のハードウェアも単純な構成でよい。
【００５８】
したがって、本発明のイベントベースの半導体試験装置によれば、テストパターンを形成するためのハードウェアおよびソフトウェアのコストを低減できるとともに、設計データから得られたテストパターンと試験装置で形成されるテストパターンの整合がとれ、被試験デバイスの不良検出力（デバッグ効率）が向上する。さらに開発設計時に作成されたイベントベースのシミュレーションデータをそのまま使用して、被試験ＬＳＩを試験するためのテストパターンを形成することができるので、ＬＳＩの設計からテストパターン作成までのターンアラウンドタイムを大幅に短縮できる。
【００５９】
第１０図は、基本的に第８図と第９図を統合化した状態を示すものであり、従来技術と本発明との比較をより鮮明にするためのブロック図である。第１０図において、ＥＤＡ環境を示すブロック図は、第４図のブロック図とほぼ同一である。すなわち、レジスタトランスファーレベル（ＲＴＬ）の設計データを格納したＲＴＬ１２１は、合成ソフトウェア１２２により、ピンデータファイル１２５やレイアウトデータファイル１２６に変換される。これらの設計データを用いて、半導体製造プロセス（シリコンプロセス）を経ることにより、集積回路１２８が製造される。
【００６０】
また各設計データからテストベンチ用のデータを抽出する行程１２７を経て、テストベンチ１２４が作成される。このテストベンチから、設計データによるデバイスモデルにテストベクタを与えて、論理シミュレーション１２３を実行する。これにより得られたダンプファイルであるＶＣＤファイル１３４や（それに類似のイベントベースのデータ構造を有するＳＴＩＬファイル１３５）と、試験装置のピン情報を格納するピンデータファイル１３３を用いて、テストパターンを形成する。ここでダンプファイルの例としてのＶＣＤとは先にも説明したようにＶｅｒｉｌｏｇのＶＣＤ（Value Change Dump）であり、ＳＴＩＬとはＩＥＥＥのＳＴＩＬ（Standard Test InterfaceLanguage）である。
【００６１】
本発明においては、波線（Ａ）で示すルートにより、テストパターンが形成される。すなわち、ダンプデータとピンデータは、コンパイラ１４１によりオブジェクトコードに変換されて、イベントファイル１３２が形成される。このイベントファイルに蓄積されたイベントデータは、試験装置１３１のイベントメモリに転送されて、イベントベースのテストパターンが発生され、被試験デバイス１２８の試験を実行する。
【００６２】
一方、従来技術の半導体試験装置を用いる場合には、波線（Ｂ）で示すルートにより、テストパターンが形成される。すなわち、ダンプファイル１３４や１３５のデータと、試験装置の各仕様や制限条件を格納するファイル１３７ー１３９からのデータを、前処理１４２により処理して、サイクルベースのデータに必要な情報を抽出する。この処理ではイベントベースのデータを、試験サイクル毎に分割して、そのサイクル内の波形データやタイミングデータ等を形成する。
【００６３】
このようにして得られたデータを、変換ソフトウェア１４３により試験装置１５２のフォーマットに変換する。このフォーマットはテストパターンの波形や、タイミング、さらにベクタ等の各記述フォーマットである。さらに後処理１４４により、その試験装置固有の言語に変換されて、テストパターンの各ファイル１４５、１４６およ１４７が形成される。これらテストパターンデータは、テスタソフトウェア（含むコンパイラ）１５１を経て、試験装置１５２にロードされ、このデータを基にテストパターンを発生して、被試験デバイス１２８の試験が実行される。
【００６４】
このように、本発明の試験装置の場合、波線（Ａ）で示すルートのように、ＥＤＡ環境と試験装置とは直接的に結合でき、その間に必要とするソフトウェアは実質上コンパイラ１４１のみである。これに対し、従来技術による試験装置の場合、波線（Ｂ）で示すルートのように、ＥＤＡ環境と試験装置との間には、多数のソフトウェアが介在する必要がある。しかもイベントベースのデータ構造を、サイクルベースのデータ構造に変換することが、必ずしも確実にできるものではないために、変換エラーが生じ、デバイスの試験を十分にできない場合が生じうる。
【００６５】
第１１図は、ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、テストパターンを形成し、被試験デバイスを試験する場合の、本発明による半導体試験装置の機能およびＥＤＡ環境と総合的関係を示すブロック図である。特に図１１では、イベントデータの各パラメータを変更しかつ表示する機能を示している。
【００６６】
ＬＳＩの設計データ１６１について、テストベンチ１６３（第３者による）または１６４（テスタ用に構成された）を用いて、論理シミュレーション１６２を実行し、ダンプファイル１６８が得られる。このダンプファイル１６８のデータ、またはテストベンチ１６４によるイベント列１６９のデータに、インタフェース１７１によりそれらイベントの各テストピンへの割り当てや信号レベルが決められて、ファイル１７２、１７３が形成される。ファイル１７２や１７３のデータはコンパイラ１７５によりオブジェクトコードに変換されて、イベントファイル１７６が形成される。
【００６７】
デバイスに対する試験の実行時に、イベントデータはローダ１７７により、ファイル１７６から試験装置１７８に転送される。イベントメモリに格納されたイベントデータを用いて、試験装置１７８は、イベントベースのテストパターンを発生して、被試験デバイスの試験が実行される。試験結果は試験結果ファイル１６６に蓄積され、例えば不良解析等に用いられる。このような試験結果は、テストベンチ生成修正１６５を経てテストベンチにフィードバックされる。
【００６８】
上記のように、イベントファイルに形成されたイベントデータは、被試験デバイスに与えるテストパターンを直接的に記述している。したがって、そのイベントデータを用いて、例えばグラフィックユーザインタフェース（ＧＵＩ）により、現実のテストパターンと同一のパターン列を表示し且つ変更等が出来る。例えばテストパターンとテストピンの全体像の表示１８１やその一部を取り出して拡大した表示１８２、イベントのタイミングを所定の比率で縮小した表示１８４あるいは拡大した表示１８５、さらに特定のイベントのタイミング（位置）を変更する等のオフセット表示１８３等である。これらの表示上におけるパラメータの変更は、イベントファイルのデータを変更することにより、実際のテストパターンの変更として、被試験デバイスに印加しその応答を検証することができる。なお、イベントタイミングの縮小拡大（スケーリング）に関しては、本発明の譲受人による米国特許出願番号０９／２８６２２６に詳細に開示されている。
【００６９】
第１２図は、本発明によるイベントベースの半導体試験装置の構成例を示すブロック図である。この試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号０９／２５９４０１にも詳述されている。第１２図において、ホストコンピュータ２１２は、例えばＵＮＩＸをベースとするワークステーションであり、ユーザインタフェースとして機能する。ホストコンピュータ２１２と試験装置内部のハードウェアは、バスインタフェース２１３と内部バス２１５により接続されている。
【００７０】
アドレス制御部２１８は例えば試験装置の制御を行うテスタプロセッサであり、この図の場合、フェイルメモリ２１７やイベントメモリ２２０、２２１のアドレスを制御している。イベントデータはテストプログラムとして、ホストコンピュータからイベントメモリ２２０および２２１に転送される。例えばイベントメモリ２２０は、イベントのタイミングデータ中の基本クロック周期の整数倍のデータを格納し、イベントメモリ２２１は、タイミングデータ中の基本クロック周期の端数データを格納する。サミング・スケーリング２２２は、イベントメモリ２２０、２２１からのイベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング（遅延時間）としてあらわす。イベント発生器２２４は、その結果としてのタイミングデータにより、テストパターンを発生し、ピンエレクトロニクス２２６を経由して、被試験デバイス２２８に与える。被試験デバイスの応答を検証することにより、デバイス２２８の試験が実行される。
【００７１】
【発明の効果】
以上のように、本発明の半導体設計試験システムは、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた被試験ＬＳＩの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験ＬＳＩの試験を実行できる。この半導体試験装置においては、意図するＬＳＩの開発設計時におけるＣＡＤデータを基にして作成されたイベントベースのシミュレーションデータをそのまま使用して被試験ＬＳＩを試験するためのテストパターンを形成することができる。
【００７２】
このため本発明の半導体設計試験システムは、ＬＳＩの設計からテストパターン作成までのターンアラウンドタイムを大幅に短縮できるとともに、より単純なソフトウェアとハードウェアにより構成することができる。また設計段階での論理シミュレーションと実際のデバイスに対する試験が同一の思考方法で可能であり、試験結果をＥＤＡ開発設計環境に直接フィードバックすることができる。さらに本発明の半導体試験装置は、試験コストの低下と試験効率の向上を実現できる。
【図面の簡単な説明】
【図１】従来技術における半導体試験装置（ＬＳＩテスタ）の基本的構成例を示すブロック図である。
【図２】ＥＤＡ環境においてＣＡＤを用いて得たＬＳＩの設計データを、論理シミュレーションにより検証した結果得られた、ダンプファイルを利用して、従来の半導体試験装置においてＬＳＩの試験をする場合の全体的関係を示す概念図である。
【図３】従来の半導体試験装置において、サイクルベースにより試験パターンを形成するための、パターンデータとタイミングデータの記述例を示す概念図である。
【図４】ＥＤＡ環境において得られたＬＳＩの設計データを、論理シミュレーションにより検証して、ダンプファイルを形成する課程、およびその結果得られたデータに記述されたイベント列波形イメージを示すブロック図である。
【図５】従来の半導体試験装置において、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンを本発明の半導体試験装置によりイベントベースでテストパターンを形成するためのデータ記述例を比較するための図である。
【図６】ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、従来の半導体試験装置における、サイクルベースによるテストパターンを形成する場合の、ＥＤＡ環境と試験装置の関係を、必要なソフトウェアを主体に示したブロック図である。
【図７】本発明によるイベントベースの半導体試験装置とＥＤＡ環境の関係を、必要とするソフトウェアにより示し、第６図の従来技術と比較するためのブロック図である。
【図８】ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、従来の半導体試験装置における、サイクルベースによるテストパターンを形成する場合の、ＥＤＡ環境と試験装置の関係を、必要なソフトウェアを基に、より詳細に示したブロック図である。
【図９】本発明を第８図の従来技術の例と比較するために、本発明によるイベントベースの半導体試験装置とＥＤＡ環境の関係を、必要とするソフトウェアにより示したブロック図である。
【図１０】ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、テストパターンを形成し、被試験デバイスを試験する場合の、従来技術における半導体試験装置と本発明による半導体試験装置の構成および効果を比較するためのブロック図である。
【図１１】ＥＤＡ環境において得られたＬＳＩの設計検証データを用いて、テストパターンを形成し、被試験デバイスを試験する場合の、本発明による半導体試験装置の機能およびＥＤＡ環境との総合的関係を示すブロック図である。
【図１２】本発明によるイベントベースの半導体試験装置の構成例を示すブロック図である。
【符号の説明】
１６１        ＬＳＩの設計データ
１６２        論理シミュレーション
１６３        テストベンチ
１６４        テストベンチ
１６５        テストベンチ生成修正
１６６        試験結果ファイル
１６８        ダンプファイル
１６９        イベント列
１７１        インタフェース
１７２        ファイル
１７３        ファイル
１７５        コンパイラ
１７６        イベントファイル
１７７        ローダ
１７８        試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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