(57)【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）内メモリの主にアドレス線に係る試験パターンの発生を担当するアドレス信号発生部と、ＤＵＴ内メモリの主にデータ線に係る試験パターンの発生を担当するデータ信号発生部と、ＤＵＴ内メモリの主に書込み／読出し制御線に係る試験パターンの発生を担当するコントロール信号発生部とを半導体試験装置のパターン発生器内に備え、該データ信号発生部は演算命令情報を格納するデータ演算制御メモリと前記演算命令情報を読み出して所定の発生パターンを発生するデータ発生部とで成り、該データ発生部内には波形整形器（ＦＣ）で多重化する為に１テスタピン当たり２系統のパターン発生手段を備え、かつ該２系統のパターン発生手段から出力する発生パターンに対して上記アドレス信号発生部が発生出力するアドレス信号を受けて、所定に反転させて出力する発生パターン反転手段をパターン発生器に備える半導体試験装置において、
該データ発生部内において、該アドレス信号発生部が発生出力するアドレス信号を受けて、第１に該アドレス信号の値を２倍に乗じた偶数アドレス信号を次々に生成して出力し、第２に該アドレス信号の値を２倍に乗じた結果に＋１した奇数アドレス信号を次々に生成して出力するアドレス変換手段と、
該アドレス変換手段からの一方の該偶数アドレス信号を関数とした偶数反転信号を次々に生成し、該偶数反転信号により２系統のパターン発生手段の一方のパターン発生手段が発生する偶数パターン信号を所定に反転して出力し、また該アドレス変換手段からの他方の該奇数アドレス信号を関数とした奇数反転信号を次々に生成し、該奇数反転信号により２系統のパターン発生手段の他方のパターン発生手段が発生する奇数パターン信号を所定に反転して出力する発生パターン反転手段と、
を具備していることを特徴とする半導体試験装置。
【請求項２】
該発生パターン反転手段は、ＤＵＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの反転を行う偶数アドレス用の第１アドレス関数発生部と、奇数アドレス用の第２アドレス関数発生部と、第１反転部と、第２反転部とを備え、更にＤＵＴのＸ，Ｙメモリアドレスにおけるメモリセル電荷のチャージ／ディスチャージのトポロジアドレスに係る発生パターンの反転を行う偶数アドレス用の第１データトポロジ制御部と、第２データトポロジ制御部と、第１トポロジ反転部と、奇数アドレス用の第２トポロジ反転部とを備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
該発生パターン反転手段は、ＤＵＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの反転を行う偶数アドレス用の第１アドレス関数発生部と、奇数アドレス用の第２アドレス関数発生部と、第１反転部と、第２反転部とを備えることを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置のパターン発生器に関する。特に、メモリのアドレス線に係る２系統の発生パターンを多重化させて高速な試験パターンをＤＵＴへ供給可能とするパターン発生器に関する。
【０００２】
【従来の技術】
先ず、半導体試験装置の要部概念構成を図３に示して説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、システム全体の詳細説明は省略する。
要部構成は、パターン発生器（ＰＧ）１５０と、波形整形器（ＦＣ）と、論理比較器（ＤＣ）と、フェイルメモリ（ＦＭ）とで成る。
ＰＧ１５０が発生する主な信号にはアドレス信号と、書込みデータ信号と、コントロール信号と、期待値とがある。尚、アドレス信号は、ＦＣを介してＤＵＴへ供給されると共にＦＭへも供給され、通常、両アドレス情報は同一のアドレス情報である。
ＤＣではＤＵＴから出力される信号とＰＧ１５０から供給される期待値とを比較して良否判定した結果のフェイル信号ＦＤ１〜ＦＤｎをＦＭへ供給する。
ＦＭ内にはＤＵＴのアドレス空間に対応するフェイル格納用メモリを備えている。ＤＣからのフェイル信号はＤＵＴのフェイルアドレスに１：１に対応するＦＭ内のアドレス位置に格納することが求められている。これにより、デバイス試験実施の結果、ＦＭ内のフェイル格納用メモリ内容を参照すれば、ＤＵＴのどのアドレス位置のどのデータビット位置でフェイルが発生しているかのフェイル解析ができるようになっている。
【０００３】
次に、パターン発生器の本願に係る要部構成について、図４を参照して説明する。
要部構成は、シーケンス発生部１００と、アドレス信号発生部２００と、データ信号発生部３００と、コントロール信号発生部４００とで成る。
【０００４】
シーケンス発生部１００は、デバイスに対応した任意の試験パターンが発生可能とするシーケンスデータ１００ｓを次々と発生し、これをアドレス信号発生部２００、データ信号発生部３００、コントロール信号発生部４００へ供給する。このシーケンスデータ１００ｓは、主に、上記３個所の各発生部に備えるメモリをアクセスするアドレス信号である。
【０００５】
アドレス信号発生部２００は、ＤＵＴのメモリ構成におけるＸ，Ｙアドレスに係るパターン信号を発生し、これをＦＣ、ＦＭ、及びデータ信号発生部３００へ供給する。ＦＣではＤＵＴのアドレス用ＩＣピンのタイミング条件に対応させて波形整形したり、ピン・マルチプレックス（多重化）した信号をドライバ回路を介してＤＵＴへ供給し、ＦＭでは良否判定結果のフェイル信号を格納するフェイルメモリのアドレス用として使用される。
データ信号発生部３００は、ＤＵＴのメモリ構成における書込みデータ、期待値データ等に係るパターン信号を発生し、これをＦＣ及びＤＣへ供給する。
コントロール信号発生部４００は、ＤＵＴのメモリ構成におけるＲ／Ｗ制御信号（/WE,/OE,/CE）、ＤＲＥ等のパターン信号を発生し、これをＦＣを介してＤＵＴ等へ供給する。
【０００６】
次に、データ信号発生部３００の内部構成について、図５、図６、図７を参照して説明する。
データ信号発生部３００は、図５に示すように、データ演算制御メモリ３１０と、データ発生部３２０とで成る。
【０００７】
データ演算制御メモリ３１０は、後述するデータ発生部３２０により多様な演算を可能にする為の演算命令を格納するメモリ手段であり、上記したシーケンスデータ１００ｓを前記メモリのアドレス入力として受けて、その格納内容を読み出した制御データ３１０ｓをデータ発生部３２０の各部へ供給する。
【０００８】
データ発生部３２０の要部構成は、第１データ発生器３２１ａと、第２データ発生器３２１ｂと、アドレス関数発生部３２２と、データトポロジ制御部３２３と、第１反転部３２５ａと、第２反転部３２５ｂと、第１トポロジ反転部３２６ａと、第２トポロジ反転部３２６ｂとで成る。尚、データトポロジ制御部３２３とトポロジ反転部３２６とを備えていない構成の半導体試験装置もある。
【０００９】
第１データ発生器３２１ａと、第２データ発生器３２１ｂとは同一構成要素であるが試験周期の２倍のレートでＤＵＴへ試験パターンを印加する場合にＦＣで多重化する為に、例えば第１データ発生器３２１ａ側は偶数パターン発生用として使用され、第２データ発生器３２１ｂ側は奇数パターン発生用として使用される。これに伴い、データ演算制御メモリ３１０から受ける制御データ３１０ｓは個別の信号を受ける。これら２系統のデータ発生器のｎ本の出力信号は対応する第１反転部３２５ａ、第２反転部３２５ｂ、及び第１トポロジ反転部３２６ａ、第２トポロジ反転部３２６ｂを通過して第１データ信号３２６ａｓと、第２データ信号３２６ｂｓとして出力される。前記両出力データが２ｎ本のデータ信号３００ｓである。
【００１０】
アドレス関数発生部３２２は、入力されるアドレス線を関数としてデータの反転情報を生成するものである。これは、ＩＣチップにおける格子状のＸ，Ｙアドレス線上に物理的に配置されたメモリセルと、周辺のメモリセルとの関係に着目した試験パターンの生成を容易にするものである。この為に、アドレス信号発生部２００からのアドレス信号Ａ２００ｓを受け、上記個別の制御データ３１０ｓを受けて、ＤＵＴのＸ，Ｙアドレスに対応する所定の試験パターン、例えばチェッカボード（市松模様）、ダイアゴナル、その他、となるように反転させる反転情報を生成して出力するものである。この概念説明図を図６に示す。この例はＸアドレス＝４、Ｙアドレス＝４としたアドレス空間における１６メモリセルにおいて、チェッカボード形態の生成パターンを発生させる場合である。アドレス関数発生部３２２ではＸ，Ｙアドレスにおける偶数アドレスが”１”、奇数アドレスが”０”となる１ビットの反転情報を生成（図６Ｃ参照）し、データ反転手段（図６Ｄ参照）に供給する。一方、第１データ発生器３２１ａ又は第２データ発生器３２１ｂでは全て”１”の発生パターン（図６Ｂ参照）で良い。この結果、図６Ｅに示すようにアドレス信号を関数としたチェッカボード形態の生成パターンが容易に発生できる。
【００１１】
次に、ＤＵＴ品種によっては、内部メモリセルの物理的な形成構造の違いにより、同一書込みデータでも、メモリセルに電荷がチャージされるもの、ディスチャージされるもの、あるいはロウ／カラムアドレスによってもチャージ／ディスチャージ状態の異なるものがある。
データトポロジ制御部３２３は、上記メモリセル構造が物理的に異なっていても、これを意識することなく、メモリセルに目的とする電荷のチャージ、あるいはディスチャージが論理的にできるようにする為の反転情報を生成するものである。この為に、入力されるアドレス信号を関数としてデータの反転情報を生成する。即ち、アドレス信号発生部２００からのアドレス信号Ａ２００ｓを受け、上記個別の制御データ３１０ｓを受けて、ＤＵＴのＸ，Ｙアドレスに対応する所定のアドレス位置を反転させる反転情報を生成して出力する。この概念説明図を図７に示す。この例はＸアドレスにおける奇数アドレスが”０”でチャージするセル（図７Ｂ参照）のＤＵＴと仮定すると、データトポロジ制御部３２３ではＸアドレスにおける奇数アドレスで”１”となる反転情報を生成（図７Ｄ参照）し、データ反転手段（図７Ｅ参照）に供給する。一方、第１データ発生器３２１ａ又は第２データ発生器３２１ｂでは全て”１”の発生パターン（図７Ｃ参照）で良い。この結果、図７Ｆに示すように全メモリセルがチャージ状態の生成パターンが容易に発生できる。
尚、メモリセル電荷のチャージ／ディスチャージの形成構造が異なる条件はアドレス方向のみならず、複数ビットのパラレルデータに対しても展開されているデバイスがある為、ｎビットの発生データに対応して個別の反転情報を各々生成したｎビット幅のトポロジ反転信号３２３ｓを第１トポロジ反転部３２６ａと第２トポロジ反転部３２６ｂへ供給する。
【００１２】
第１反転部３２５ａは、上記第１データ発生器３２１ａからのｎビット幅の偶数パターン信号３２１ａｓを受けて、上記アドレス関数発生部３２２のアドレス反転信号３２２ｓによって反転させたｎビット幅のデータを第１トポロジ反転部３２６ａへ供給する。
第２反転部３２５ｂも同様であり、上記第２データ発生器３２１ｂからのｎビット幅の奇数パターン信号３２１ｂｓを受けて、上記アドレス関数発生部３２２のアドレス反転信号３２２ｓによって反転させたｎビット幅のデータを第２トポロジ反転部３２６ｂへ供給する。
【００１３】
第１トポロジ反転部３２６ａは、上記第１反転部３２５ａからのｎビット幅のデータを受けて、上記データトポロジ制御部３２３のｎビットの対応するトポロジ反転信号３２３ｓによって反転させたｎビット幅の第１データ信号３２６ａｓを外部へ出力する。
第２トポロジ反転部３２６ｂも同様であり、上記第２反転部３２５ｂからのｎビット幅のデータを受けて、上記データトポロジ制御部３２３のｎビットの対応するトポロジ反転信号３２３ｓによって反転させたｎビット幅の第２データ信号３２６ｂｓを外部へ出力する。
【００１４】
次に、高速なメモリデバイスに対応するパターン発生例について図８を参照して説明する。この例は試験周期Ｔrateの２倍速でＤＵＴへ書込みデータを供給する例である。この為、試験周期Ｔrateで発生する２系統の発生パターンを多重化させてＤＵＴへ供給する手法で行われる。図８においてアドレス信号発生部２００から発生するアドレス信号Ａ２００ｓは試験周期Ｔrateで連続したアドレス値Ａ０，Ａ１，Ａ２を発生している場合とする（図８Ｄ参照）。
例えば、シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）等の高速メモリではバースト・アドレッシング機能を備えていて、最初にスタートアドレス（図８Ａ，Ｂ参照）を与えた後は高速な書込みデータを連続して供給（図８Ｃ参照）する必要がある。ここで連続するデータ周期は２００ＭＨｚ周期と仮定する。これに対してパターン発生器側では、発生可能な試験周期Ｔrateが１００ＭＨｚと仮定する。
上記の高速な連続した書込みデータを供給する為に２系統の書込みデータをＰＧから発生し、前記２系統の書込みデータをＦＣで多重化してＤＵＴへ供給する必要がある。即ち、図５に示す第１データ発生器３２１ａは偶数データＤi0、Ｄi2、Ｄi4の第１データ（図８Ｆ参照）を発生担当させ、第２データ発生器３２１ｂは奇数データＤi1、Ｄi3、Ｄi5の第２データ（図８Ｇ参照）を発生担当させる。そしてＦＣで偶数データと奇数データを多重化した信号（図８Ｊ参照）をＤＵＴのＩ／Ｏピンへ印加する手法としている。
【００１５】
ところで、上述したアドレス関数発生部３２２とデータトポロジ制御部３２３は同一のアドレス信号Ａ２００ｓを受けて反転信号を生成している。一方、ＤＵＴ内部では試験周期の２倍速のアドレス信号を自動生成し上記多重化された信号（図８Ｊ参照）を受けて対応するメモリ内部アドレスへ次々に書込みしている。このことはＰＧ側のアドレス関数発生部３２２とデータトポロジ制御部３２３が同一のアドレス信号Ａ２００ｓを受けて生成するアドレス反転信号３２２ｓやトポロジ反転信号３２３ｓにより反転して出力される第１／第２データ（図８Ｆ，Ｇ参照）は、ＤＵＴ内のメモリセルとのアドレスに係る配列関係において、整合性がなく、正常なデータ反転ができない難点がある。
尚、ＤＵＴとの整合をとる為に、アドレス信号発生部２００から２倍速のアドレス信号Ａ２００ｓを発生させることは半導体試験装置の試験周期Ｔrateそのものを２倍に高速化することを意味し、このことは装置が極めて高価になってしまう為、実用上困難である。
【００１６】
【発明が解決しようとする課題】
上述説明したように、試験周期Ｔrateの２倍速でＤＵＴへ書込みデータ等を供給する場合においては、試験周期Ｔrateで発生する２系統の発生パターンを多重化させてＤＵＴへ供給する手法で行われるが、この場合、アドレス反転信号やトポロジ反転信号を発生するアドレス関数発生部３２２及びデータトポロジ制御部３２３は、本来の２倍速のアドレス情報を受けていないことに起因して、適正に反転された反転信号が発生できないことになる。このことは、ＤＵＴへ印加する試験パターンが所望の試験パターンとならない。この点において、従来のパターン発生器は好ましくなく実用上の難点がある。
そこで、本発明が解決しようとする課題は、メモリセルの配列に対応したパターン発生が容易で、あるいはメモリセルのチャージ／ディスチャージのトポロジの違いに対応したパターン発生が可能で、かつ前記２系統のパターン発生を備えて試験周期Ｔrateの２倍速で多重化した試験パターンをＤＵＴへ供給可能とするパターン発生器を備える半導体試験装置を提供することである。
【００１７】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、被試験デバイス内メモリの主にアドレス線に係る試験パターンの発生を担当するアドレス信号発生部２００と、ＤＵＴ内メモリの主にデータ線に係る試験パターンの発生を担当するデータ信号発生部３００と、ＤＵＴ内メモリの主に書込み／読出し制御線に係る試験パターンの発生を担当するコントロール信号発生部４００とを半導体試験装置のパターン発生器内に備え、更に、前記データ信号発生部３００は演算命令情報を格納するデータ演算制御メモリ３１０と前記演算命令情報を読み出して所定の発生パターンを発生するデータ発生部３２０とで成り、前記データ発生部３２０内には波形整形器（ＦＣ）で多重化する為に１テスタピン当たり２系統のパターン発生手段（例えば第１データ発生器３２１ａと第２データ発生器３２１ｂ）を備え、かつ前記２系統のパターン発生手段から出力する発生パターンに対して上記アドレス信号発生部２００が発生出力するアドレス信号Ａ２００ｓを受けて、所定に反転させて出力する発生パターン反転手段をパターン発生器に備える半導体試験装置において、
上記データ発生部３２０内において、上記アドレス信号発生部２００が発生出力するアドレス信号Ａ２００ｓを受けて、第１に前記アドレス信号Ａ２００ｓの値を２倍に乗じた偶数アドレス信号３５０ａｓを次々に生成して出力し、第２に前記アドレス信号Ａ２００ｓの値を２倍に乗じた結果に＋１した奇数アドレス信号３５０ｂｓを次々に生成して出力するアドレス変換手段３５０を具備し、
前記アドレス変換手段３５０からの一方の偶数アドレス信号３５０ａｓを関数とした偶数反転信号（例えばアドレス反転信号３２２ａｓ、又はアドレス反転信号３２２ａｓとトポロジ反転信号３２３ａｓの両反転信号）を次々に生成し、前記偶数反転信号により２系統のパターン発生手段の一方のパターン発生手段（例えば第１データ発生器３２１ａ）が発生する偶数パターン信号３２１ａｓを、第１反転部３２５ａ、又は第１反転部３２５ａと第１トポロジ反転部３２６ａの両反転部で所定に反転して出力し、また上記アドレス変換手段３５０からの他方の奇数アドレス信号３５０ｂｓを関数とした奇数反転信号（例えばアドレス反転信号３２２ｂｓ、又はアドレス反転信号３２２ｂｓとトポロジ反転信号３２３ｂｓの両反転信号）を次々に生成し、前記奇数反転信号により２系統のパターン発生手段の他方のパターン発生手段（例えば第２データ発生器３２１ｂ）が発生する奇数パターン信号３２１ｂｓを、第２反転部３２５ｂ、又は第２反転部３２５ｂと第２トポロジ反転部３２６ｂの両反転部で、所定に反転して出力する発生パターン反転手段を具備することを特徴とする半導体試験装置である。
上記発明によれば、ＤＵＴ内の物理的メモリセルの配列に対応したパターン発生が容易に可能で、あるいはデバイスにより異なるメモリセルのチャージ／ディスチャージのトポロジの違いに対応したパターン発生が容易に可能で、かつ前記２系統のパターン発生を備えて試験周期Ｔrateの２倍速で多重化した試験パターンをＤＵＴへ供給可能とするパターン発生器を備える半導体試験装置が実現できる。
【００１８】
第１図は、本発明に係る解決手段を示している。
また、上記発生パターン反転手段としては、ＤＵＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの反転を行う偶数アドレス用の第１アドレス関数発生部３２２ａと、奇数アドレス用の第２アドレス関数発生部３２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂとを備え、更にＤＵＴのＸ，Ｙメモリアドレスにおけるメモリセル電荷のチャージ／ディスチャージのトポロジアドレスに係る発生パターンの反転を行う偶数アドレス用の第１データトポロジ制御部３２３ａと、第２データトポロジ制御部３２３ｂと、第１トポロジ反転部３２６ａと、奇数アドレス用の第２トポロジ反転部３２６ｂとを備えることを特徴とする上述半導体試験装置がある。
【００１９】
第９図は、本発明に係る解決手段を示している。
また、上記発生パターン反転手段としては、ＤＵＴのＸ，Ｙメモリのアドレス関数に係る発生パターンの反転を行う偶数アドレス用の第１アドレス関数発生部３２２ａと、奇数アドレス用の第２アドレス関数発生部３２２ｂと、第１反転部３２５ａと、第２反転部３２５ｂとを備えることを特徴とする上述半導体試験装置がある。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２１】
本発明について、図１のデータ信号発生部３００の内部構成例と、図２のデータ信号発生部３００の動作を説明するタイムチャート例と、を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【００２２】
本発明のデータ発生部３２０の要部構成は、アドレス変換手段３５０を追加し、従来のアドレス関数発生部３２２に対して、第１アドレス関数発生部３２２ａと第２アドレス関数発生部３２２ｂの２系統を備え、更に、従来のデータトポロジ制御部３２３に対して、第１データトポロジ制御部３２３ａと第２データトポロジ制御部３２３ｂの２系統を備える構成で成る。
【００２３】
アドレス変換手段３５０は、第１アドレス変換手段３５０ａと第２アドレス変換手段３５０ｂとで成り、アドレス信号発生部２００が発生出力する試験周期Ｔrateのアドレス信号Ａ２００ｓを次々に受けて、試験周期Ｔrateの２倍速に相当するアドレス信号を生成して出力する。
即ち、一方の第１アドレス変換手段３５０ａではアドレス信号Ａ２００ｓを受けて、この値を２倍にした結果の偶数アドレス信号３５０ａｓを第１アドレス関数発生部３２２ａと第１データトポロジ制御部３２３ａへ供給する。
他方の第２アドレス変換手段３５０ｂではアドレス信号Ａ２００ｓを受けて、この値を２倍にした結果を＋１した奇数アドレス信号３５０ｂｓを第２アドレス関数発生部３２２ｂと第２データトポロジ制御部３２３ｂへ供給する。
【００２４】
第１アドレス関数発生部３２２ａは、上記第１アドレス変換手段３５０ａからの偶数アドレス信号３５０ａｓを受けて、従来と同様にして、入力されるアドレス線を関数としたデータの反転情報、即ちアドレス反転信号３２２ａｓを生成して第１反転部３２５ａへ供給する。
第２アドレス関数発生部３２２ｂは、上記第２アドレス変換手段３５０ｂからの奇数アドレス信号３５０ａｂを受けて、従来と同様にして、入力されるアドレス線を関数としたデータの反転情報、即ちアドレス反転信号３２２ｂｓを生成して第２反転部３２５ｂへ供給する。
この結果、ＦＣで多重化されて、ＤＵＴ自身が内部で生成する試験周期の２倍速のアドレス信号に対応した書込みデータを反転して供給可能となる大きな利点が得られることとなる。従って、試験周期の２倍速においても、チェッカボードのようなＸ，Ｙアドレスに対応させた目的とする試験パターンが容易に発生可能となる。
【００２５】
第１データトポロジ制御部３２３ａは、上記第１アドレス変換手段３５０ａからの偶数アドレス信号３５０ａｓを受けて、従来と同様にして、メモリセル電荷のチャージ／ディスチャージの形成構造に対応させたトポロジ反転信号３２３ａｓを生成して第１トポロジ反転部３２６ａへ供給する。
第２データトポロジ制御部３２３ｂは、上記第２アドレス変換手段３５０ｂからの奇数アドレス信号３５０ａｂを受けて、従来と同様にして、メモリセル電荷のチャージ／ディスチャージの形成構造に対応させたトポロジ反転信号３２３ｂｓを生成して第２トポロジ反転部３２６ｂへ供給する。
この結果、ＦＣで多重化されて、ＤＵＴ内でＤＵＴ自身が内部で生成する試験周期の２倍速のアドレス信号に対応した書込みデータをトポロジ反転して供給可能となる大きな利点が得られることとなる。従って、試験周期の２倍速においても、Ｘ，Ｙアドレスに対応して適正なるトポロジ反転させた試験パターンが容易に発生可能となる。
【００２６】
次に、上記構成の動作について図２を参照して更に説明する。
ここで、アドレス信号発生部２００からのアドレス信号Ａ２００ｓは、図８の場合と同様に、試験周期Ｔrateで連続したアドレス値Ａ０，Ａ１，Ａ２，，を発生している場合とする（図２Ａ参照）。
ＤＵＴ内部では試験周期の２倍速のアドレスを自動発生するので、これに対応するように、アドレス変換手段３５０がアドレス信号Ａ２００ｓを受けて、２倍し、２倍した偶数アドレス信号ＴＡ０，ＴＡ２，ＴＡ４，，を発生する（図２Ｂ参照）。また前記２倍した偶数アドレス信号を＋１加算した奇数アドレス信号ＴＡ１，ＴＡ３，ＴＡ５，，を発生する（図２Ｃ参照）。これによりＤＵＴ内部で自動発生する２倍速のアドレスに対応するアドレス信号が得られる。
この結果、上記偶数アドレスにより適正に反転された偶数データＤi0、Ｄi2、Ｄi4の第１データ（図２Ｆ参照）がＰＧから出力され、また、上記奇数アドレスにより適正に反転された奇数データＤi1、Ｄi3、Ｄi5の第２データ（図２Ｇ参照）がＰＧから出力できることとなる。従って、ＤＵＴ内で自動発生するアドレスとの整合性のあるパターン発生ができる大きな利点が得られる。
【００２７】
尚、本発明の実現手段は、上述実施の形態に限るものではない。例えば図５に示すデータトポロジ制御部３２３とトポロジ反転部３２６とを備えていない構成の半導体試験装置では、図９に示す構成による構成手段で実現される。尚、このとき第１アドレス関数発生部３２２ａと第２アドレス関数発生部３２２ｂが出力するアドレス反転信号の本数を１本からｎ本として個別に偶数／奇数パターン信号の各線を制御させる構成とした場合には、複雑ではない通常のデータトポロジのデバイスに対するトポロジ制御にも実用的に対応可能である。
また上述した解決手段ではメモリアドレスを反転する為の入力関数とした具体例であったが、他のパラメータを関数として反転することもでき、上述同様に１系統のパラメータ信号を受けて反転情報の生成に対応する２系統のパラメータ発生手段を備えることにより、多重化して２倍速の高速な試験パターンの発生が可能である。
またＤＵＴとしては高速メモリＩＣのみならず、高速メモリを内蔵して高速に連続書込みするシステムＬＳＩに対しても同様に適用できることは言うまでもない。
【００２８】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、ＤＵＴへの多重化した試験パターンの印加において、ＤＵＴ内で自動発生するアドレスとの整合性のあるパターン発生が可能とする構成手段を具備したことにより、ＤＵＴ内の物理的メモリセルの配列に対応した整合性の良いパターン発生が可能になり、またデバイスにより異なるメモリセルのチャージ／ディスチャージのトポロジの違いに対応した整合性の良いパターン発生が可能となる。
【図面の簡単な説明】
【図１】本発明の、データ信号発生部３００の内部構成例。
【図２】図１の動作を説明するタイムチャート例。
【図３】半導体試験装置の概念構成図。
【図４】パターン発生器の、本願に係る要部構成図。
【図５】従来の、本願に係るデータ信号発生部３００の内部構成例。
【図６】アドレス線を関数としてデータ反転を説明する概念図。
【図７】アドレス線を関数としてメモリセル電荷のチャージ／ディスチャージのデータ反転を説明する概念図。
【図８】多重化してＤＵＴへ試験パターンを供給するタイムチャート例と、高速なメモリデバイスに対応する試験パターン発生のタイムチャート例。
【図９】本発明の、他のデータ信号発生部３００の内部構成例。
【符号の説明】
１００    シーケンス発生部
１５０    パターン発生器（ＰＧ）
２００    アドレス信号発生部
３００    データ信号発生部
３１０    データ演算制御メモリ
３２０    データ発生部
３２１ａ  第１データ発生器
３２１ｂ  第２データ発生器
３２２    アドレス関数発生部
３２２ａ  第１アドレス関数発生部
３２２ｂ  第２アドレス関数発生部
３２３    データトポロジ制御部
３２３ａ  第１データトポロジ制御部
３２３ｂ  第２データトポロジ制御部
３２５ａ  第１反転部
３２５ｂ  第２反転部
３２６    トポロジ反転部
３２６ａ  第１トポロジ反転部
３２６ｂ  第２トポロジ反転部
３５０    アドレス変換手段
３５０ａ  第１アドレス変換手段
３５０ｂ  第２アドレス変換手段
４００    コントロール信号発生部
ＤＵＴ    被試験デバイス
【図１】
0004102493.tif 000002
【図２】
0004102493.tif 000003
【図３】
0004102493.tif 000004
【図４】
0004102493.tif 000005
【図５】
0004102493.tif 000006
【図６】
0004102493.tif 000007
【図７】
0004102493.tif 000008
【図８】
0004102493.tif 000009
【図９】
0004102493.tif 000010