(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を処理する複数のアナログ処理回路と、
前記アナログ入力信号が共通のノードを介して供給され、前記アナログ入力信号に基づく内部アナログ信号をそれぞれ独立したノード配線を介して前記各アナログ処理回路に供給する入力制御手段と、
を備え、
前記各アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路を含み、該電圧比較回路は、前記内部アナログ信号をサンプリングするスイッチ回路と、前記基準電圧をサンプリングするスイッチ回路と、を含み、
前記入力制御手段は、導通状態と非導通状態の２状態を持ち、
前記アナログ処理回路の動作に基づいて前記入力制御手段の状態を同相にて制御する状態制御手段を備えた、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数のアナログ処理回路のうちの少なくとも１つは、入力信号をサンプリングした電圧あるいは電荷を一定時間保持する機能を有する、ことを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路において、
前記入力制御手段の状態を制御する状態制御手段を備えた、ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記状態制御手段は、複数の前記入力制御手段に対して共通に設けられている、ことを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のうちの何れか１項に記載の半導体集積回路において、
前記入力制御手段を構成する素子の固有値を、前記複数のアナログ処理回路の構成に応じてそれぞれ設定した、ことを特徴とする半導体集積回路。
【請求項６】
請求項１乃至５のうちの何れか１項に記載の半導体集積回路において、
前記入力制御手段に、抵抗素子又はインダクタ素子をそれぞれ並列に接続した、ことを特徴とする半導体集積回路。
【請求項７】
請求項３乃至４のうちの何れか１項に記載の半導体集積回路において、
前記入力制御手段に、スイッチ素子をそれぞれ並列に接続した、ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記状態制御手段は、並列に接続された前記スイッチ素子と前記入力制御手段を逆相にて制御する、ことを特徴とする半導体集積回路。
【請求項９】
請求項３に記載の半導体集積回路において、
前記各入力制御手段は、そのゲートに制御信号が供給されるＭＯＳ型トランジスタにて構成されるスイッチ素子であり、前記状態制御手段は、前記制御信号の電位を高電位電源と低電位電源の間の一定電位に制御する、ことを特徴とする半導体集積回路。
【請求項１０】
請求項１に記載の半導体集積回路において、
前記状態制御手段は、前記入力制御手段を前記複数のアナログ処理回路の何れもがサンプリング状態の時に非導通状態に制御する、ことを特徴とする半導体集積回路。
【請求項１１】
請求項３乃至１０のうちの何れか１項に記載の半導体集積回路において、
前記独立したノード配線間に、高抵抗値を有するチャネル間制御手段を接続した、ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路において、
前記チャネル間制御手段は、ＭＯＳ型トランジスタよりなるスイッチ回路であり、前記トランジスタのゲートには高電位電源又は低電位電源の制御信号が供給される、ことを特徴とする半導体集積回路。
【請求項１３】
請求項１１に記載の半導体集積回路において、
前記チャネル間制御手段は、ＭＯＳ型トランジスタよりなるスイッチ回路であり、前記トランジスタのゲートには高電位電源と低電位電源の間の一定電圧の制御信号が供給される、ことを特徴とする半導体集積回路。
【請求項１４】
請求項１１に記載の半導体集積回路において、
前記チャネル間制御手段は、ＭＯＳ型トランジスタよりなるスイッチ回路であり、前記トランジスタのゲートには前記アナログ処理回路のタイミングに応じた電圧の制御信号が供給され、その制御信号は少なくとも１つの期間に高電位電源と低電位電源の間の一定電圧に制御される、ことを特徴とする半導体集積回路。
【請求項１５】
請求項１２乃至１４のうちの何れか１項に記載の半導体集積回路において、
前記チャネル間制御手段を構成するトランジスタのうちの少なくとも１つはデプレッション型トランジスタである、ことを特徴とする半導体集積回路。
【請求項１６】
請求項１１に記載の半導体集積回路において、前記ＭＯＳ型トランジスタのゲートに供給される制御信号は、前記入力制御手段を制御する状態制御手段により生成される、ことを特徴とする半導体集積回路。
【請求項１７】
請求項１１に記載の半導体集積回路において、前記チャネル間制御手段は抵抗素子である、ことを特徴とする半導体集積回路。
【請求項１８】
請求項１１に記載の半導体集積回路において、前記チャネル間制御手段はインダクタ素子である、ことを特徴とする半導体集積回路。
【請求項１９】
請求項１１に記載の半導体集積回路において、
前記ノード配線は半導体チップ上に形成され、前記チャネル間制御手段は前記半導体チップの外部に設けられている、ことを特徴とする半導体集積回路。
【請求項２０】
請求項１１に記載の半導体集積回路において、
前記ノード配線は半導体チップ上に形成され、該半導体チップには前記チャネル間制御手段を当該チップ外部に接続するため端子が形成されている、ことを特徴とする半導体集積回路。
【請求項２１】
請求項１乃至２０のうちの何れか１項に記載の半導体集積回路において、
前記各アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路であり、
前記複数のアナログ処理回路の比較結果のうちの少なくとも１つに基づいて基準電圧を生成する基準電圧発生回路と、
前記各アナログ処理回路の比較結果を２進コード化する複数のエンコーダと、を備え、
前記アナログ入力信号をデジタル出力信号に変換することを特徴とする半導体集積回路。
【請求項２２】
請求項２１に記載の半導体集積回路装置において、
前記複数のアナログ処理回路のうちの少なくとも１つは当該アナログ処理回路の入力レンジを拡大するための冗長比較回路を有し、
前記複数のエンコーダの出力信号を補正したデジタル出力信号を出力する補正回路を備えた、ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は直並列型Ａ／Ｄ変換器等のようにアナログ入力信号を処理する回路を含む半導体集積回路に関するものである。
【０００２】
近年、Ａ／Ｄ変換器は種々の電子機器に使用され、そのＡ／Ｄ変換速度の高速化が益々要請されている。直並列型Ａ／Ｄ変換器は、Ａ／Ｄ変換を上位側ビットを上位比較回路、下位側ビットを下位比較回路にて行う。そのため、上位比較回路と下位比較回路に同一レベルのアナログ入力信号を供給する必要がある。そして、Ａ／Ｄ変換の精度を高めるために、上位比較回路と下位比較回路に供給するアナログ入力信号のレベル誤差とエラーレートを低減することが必要となっている。
【０００３】
従来、直並列型Ａ／Ｄ変換器は、Ａ／Ｄ変換を上位ビット側を上位比較回路、下位ビット側を下位比較回路にて行う。上位比較回路は、入力されるアナログ入力信号をサンプリングし、そのサンプリングレベルと上位基準電圧を比較した比較結果を出力する。下位比較回路は、入力されるアナログ入力信号をサンプリングし、そのサンプリングレベルと上位比較回路の比較結果に基づく下位基準電圧を比較し、その比較結果を出力する。この様にして、Ａ／Ｄ変換器は、両比較回路の比較結果を合成したデジタル信号を出力する。そのために、上位比較回路のサンプリングレベルと下位比較回路のそれが同一値であることが重要である。
【０００４】
サンプリングレベルを同一値にするためには、上位比較回路と下位比較回路を全く同一タイミングにてサンプリング動作させることが必要となる。しかし、実際には、各比較回路に対するサンプル・ホールド（Ｓ／Ｈ）制御信号の負荷条件の相対的な違い，配線長差などの要因によってサンプリング時に上位比較回路と下位比較回路間にタイミング誤差が発生する。そのため、Ａ／Ｄ変換するべきアナログ入力信号が一定電圧状態でない限り、上位比較回路と下位比較回路は異なるアナログ入力信号をサンプリングしてＡ／Ｄ変換を行うことになり、上位比較回路と下位比較回路のつなぎ目付近でリニアリティに影響を与える短所を持っている。
【０００５】
【従来の技術】
図１０は、従来の直並列型Ａ／Ｄ変換器１０の一部回路図を示す。
Ａ／Ｄ変換器１０は、上位比較回路１１と下位比較回路１２を含む。上位比較回路１１は、デジタル信号の上位ビット数に対応するｍ個の電圧比較器ＣＭU1〜ＣＭUmを含み、下位比較回路１２は、下位ビット数に対応するｎ個の電圧比較器ＣＭL1〜ＣＭLnを含む。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、チョッパ型電圧比較器であり、同じ回路構成を持つ。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、アナログ入力信号Ｖinをサンプリングし、そのサンプリングレベルと基準電圧ＶU1〜ＶUm，ＶL1〜ＶLnを比較した比較結果を出力する。
【０００６】
各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnの構成を説明する。尚、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnの構成は同じであるため、電圧比較器ＣＭU1の構成を図８に従って説明し、その他の説明を省略する。
【０００７】
電圧比較器ＣＭU1は、スイッチ回路ＳＷ１〜ＳＷ３，容量Ｃ１，インバータ回路１３，フリップフロップ（ＦＦ）１４を含む。
アナログ入力信号Ｖinと基準電圧ＶU1が入力される入力端子は、それぞれスイッチ回路ＳＷ１，ＳＷ２を介して容量Ｃ１の一方の入力端子であるノードＮ１に接続される。スイッチ回路ＳＷ１，ＳＷ２は、制御信号発生回路から出力される制御信号Ｓ1u，Ｓ2uに基づいて開閉制御され、Ｈレベルの制御信号Ｓ1u，Ｓ2uに応答して導通する。
【０００８】
容量Ｃ１の他方の端子であるノードＮ２は、インバータ回路１３の入力端子に接続され、インバータ回路１３の入出力端子はスイッチ回路ＳＷ３を介して接続される。スイッチ回路ＳＷ３は制御信号Ｓ1uに基づいて開閉制御され、Ｈレベルの制御信号Ｓ1uに応答して導通する。
【０００９】
インバータ回路１３の出力端子は、ＦＦ１４の入力端子に接続される。ＦＦ１４は、制御信号Ｓ2uに応答して入力信号をラッチした信号Ｏｕｔを出力する。
尚、制御信号Ｓ1u，Ｓ2uは、図示しない制御信号生成回路にて生成され、供給される。
【００１０】
図９は、電圧比較器ＣＭU1の動作設定図である。
先ず、制御信号Ｓ1uがＨレベル，制御信号Ｓ2uがＬレベルの期間ではスイッチ回路ＳＷ１，ＳＷ３がオン、スイッチ回路ＳＷ２がオフする。この時、スイッチ回路ＳＷ３がオンすることによってインバータ回路１３はその閾値電圧Ｖtでバイアスされ、容量Ｃ１には、アナログ入力信号Ｖinが入力されることによってその容量値をＣ０とするとＣ０×（Ｖin−Ｖt）の電荷が充電される。一般に、これはオートゼロと呼ばれ、この動作によって電圧比較器ＣＭU1は閾値電圧にバイアスされると同時にアナログ入力信号Ｖinを容量Ｃ１に記憶する。
【００１１】
次に、Ｌレベルの制御信号Ｓ1uに応答してスイッチ回路ＳＷ１，ＳＷ３がオフし、Ｈレベルの制御信号Ｓ2uに応答してスイッチ回路ＳＷ２がオンする。この時、スイッチ回路ＳＷ３がオフとなることによってノードＮ２は電気的にフローティングとなる。そのため、容量Ｃ１に充電された電荷は電荷保存則によって変化しない。
【００１２】
そして、容量Ｃ１の入力側のノードＮ１には、アナログ入力信号Ｖinに換わって上位基準電圧ＶU1が与えられる。容量Ｃ１に上位基準電圧ＶU1が与えられ、ノードＮ１の電位は電荷が保存されるために、基準電圧ＶU1入力後のノードＮ２における電位Ｖ２はＶ２＝Ｖｔ＋ＶU1−Ｖinとなり、閾値電圧Ｖｔから（ＶU1−Ｖin）だけ変化する。この変化がインバータ回路１３によってＦＦ１４が充分論理値を判別できるレベルまで反転増幅され、最もノードＮ３の電位が安定する（比較状態の最後）時点でＦＦ１４にてストローブされ、（ＶU1−Ｖin）の比較結果の論理値を持つ信号Ｏｕｔを出力する。
【００１３】
従って、図１０のＡ／Ｄ変換器１０は、以下のように動作する（図１１参照）。即ち、制御信号Ｓ1u，Ｓ1vがＨレベル、制御信号Ｓ2u，Ｓ2vがＬレベルの期間では、上位比較回路１１と下位比較回路１２の各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnにはオートゼロ動作が行われると同時にアナログ入力信号Ｖinが入力される。この後、制御信号Ｓ1u，Ｓ2uがＬレベルになると、上位比較回路１１と下位比較回路１２の各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは制御信号Ｓ1u，Ｓ2uがＨレベルからＬレベルになる直前のアナログ入力信号Ｖinの電圧を記憶する。
【００１４】
次に、上位比較回路は、Ｈレベルの制御信号Ｓ2uに応答して、アナログ入力信号Ｖinと上位基準電圧ＶU1〜ＶUmを比較することによって上位ビットのＡ／Ｄ変換を行うと同時にその判定結果から下位比較回路１２に与える下位基準電圧ＶL1〜ＶLnを指定する。
【００１５】
下位比較回路１２は、上位比較回路１１と同時にオートゼロ動作を行った後、上位比較回路１１によって下位基準電圧ＶL1〜ＶLnが決定されるまで（上位ビットの判定が成されるまで）スイッチ回路ＳＷ１〜ＳＷ３をオフとしてアナログ入力信号Ｖinを記憶したままで待機する。その後、下位比較回路１２は、アナログ入力信号Ｖinと下位基準電圧ＶL1〜ＶLnを比較し、下位ビットのＡ／Ｄ変換を行う。
【００１６】
そして、Ａ／Ｄ変換器１０は、上位比較回路１１によって変換された上位ビットと下位比較回路１２によって得られた下位ビットを合成して得た最終的なＡ／Ｄ変換結果を出力する。
【００１７】
ところで、このＡ／Ｄ変換器では、上位比較回路１１と下位比較回路１２は同時にサンプリング状態からホールド状態へ遷移することによって同一レベルのアナログ入力信号を取り込む設定が必要であるが、全ての電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１を全く同一のタイミングで制御することは不可能である。そのため、図４に示すように、このサンプリング誤差電圧Ｖｅは、アナログ入力信号Ｖinの変化率をＳ[V/ns]、上位比較回路１１と下位比較回路１２のサンプリングホールドのタイミング誤差をｔｅ[ns]とするとＶｅ＝Ｓ×ｔｅの関係にあり、変化率Ｓが大きくなれば許容されるタイミング誤差ｔｅは小さくなる。そのため、前段にサンプル＆ホールド回路（以下、Ｓ／Ｈ回路）を配置することによって、上位，下位比較回路１１，１２の入力における変化率Ｓを０（ゼロ）に近づける手法も一般的である。しかし、一般にＳ／Ｈ回路は、アンプを含む回路によって構成されるために、アンプの特性（速度）が支配的になる。
【００１８】
このアンプ回路の制約を排除するために、図１１に示すように、アンプを用いないＡ／Ｄ変換器２０も提案されている（笠原真澄  他  「CMOS９ビット 25MHz 100mW A-Dコンバータ」電子情報通信学会「ICD91-87, pp43-47）。
【００１９】
このＡ／Ｄ変換器２０は、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１とアナログ入力信号Ｖinの間に挿入接続されたスイッチ回路ＳＷｔを有している。上位比較回路１１，下位比較回路１２には、スイッチ回路ＳＷｔとの間のノードＮ４の電位を持つ内部アナログ信号Ｖin0 が入力される。これを図示しない制御信号発生回路から供給される制御信号Ｓｔによりオン・オフさせることで、上位比較回路１１，下位比較回路１２のチョッパ型電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnには同一レベルの内部アナログ信号Ｖin0 が記憶される。
【００２０】
即ち、図１３に示すように、制御信号Ｓ1u，Ｓ1vがＨレベルの期間、上位比較回路１１と下位比較回路１２は、内部アナログ信号Ｖin0 にてオートゼロ動作を行う。この時、スイッチ回路ＳＷｔはオンしているため、内部アナログ信号Ｖin0 はアナログ入力信号Ｖinと同じ電位となり、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、アナログ入力信号Ｖinにてオートゼロ動作を行う。
【００２１】
次に、スイッチ回路ＳＷｔがオフとなることによって、内部アナログ信号Ｖin0 は一定となる。そして、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、スイッチ回路ＳＷｔがオフする直前のアナログ入力信号Ｖinの電位、即ちいって状態の内部アナログ信号Ｖin0 を記憶することになる。このため、制御信号Ｓ1u，Ｓ1vの立ち下がりにタイミング誤差があっても両比較回路１１，１２が記憶した電位は、同じとなる。
【００２２】
この様に、上位，下位比較回路１１，１２の前段にスイッチ回路ＳＷｔを配置し、それを両比較回路１１，１２のサンプリングからホールドへの遷移、即ち電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１をオフさせる前にオフさせることによって、アナログ入力信号Ｖinの変化率Ｓをほぼ０とすることができる。
【００２３】
【発明が解決しようとする課題】
しかしながら、上位比較回路１１と下位比較回路１２の配線が共通となったこの形態では、スイッチ回路がオフとなることによって、ノードＮ４は電荷に対して閉じた系、即ちフローティングとなる。この状態で、上位比較回路１１（又は下位比較回路１２）がスイッチング（サンプリング状態->ホールド状態）を行うことによって発生するスイッチングノイズの影響を下位比較回路１２（又は上位比較回路１１）が受けることになる。そして、ノードＮ４の容量が小さいため、同じスイッチングノイズによる電荷量でも、後で比較回路１１，１２が受ける電圧変動は、スイッチ回路ＳＷｔを設けていない回路のそれに比べて大きくなる。これにより、Ａ／Ｄ変換器２０から出力されるデータに誤差が含まれ、エラーレートが高くなる。
【００２４】
上記の問題に対する対策として下位比較回路の変換範囲に予め冗長性を持たせることによってサンプリング誤差を発生しても下位比較回路の結果を基にデジタル的に補正を行うことが一般に行われている(N.Fukushima et al.,"A CMOS 40MHz 8b 105mW two-step ADC",in ISSCC Dig, Tech. Papers, Feb., 1989, pp. 14-15.)。しかし、この従来技術では、ある一定レベルのサンプリング誤差以内での補正は可能であるが、レベルの大きなアナログ入力信号ではサンプリング誤差が設定した冗長性にて補正可能なレベルを越えるため、同様にリニアリティに影響を与える。
【００２５】
本発明は上記問題点を解決するためになされたものであって、その目的は複数のアナログ処理回路にて扱うアナログ入力信号のレベル誤差を低減することができる半導体集積回路を提供することにある。
【００２６】
【課題を解決するための手段】
図１は本発明の原理説明図である。半導体集積回路は、複数のアナログ処理回路１，２、入力制御手段３，４を含む。各入力制御手段３，４は、それぞれ独立したノード配線Ｎ１１，Ｎ１２を介してアナログ処理回路１，２に接続される。入力制御手段３，４には、アナログ入力信号Ｖinが共通のノードＮ１３を介して供給される。アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路を含み、該電圧比較回路は、前記内部アナログ信号をサンプリングするスイッチ回路と、前記基準電圧をサンプリングするスイッチ回路とを含む。従って、アナログ処理回路１，２にて発生するノイズは、ノード配線Ｎ１１，Ｎ１２が独立な為、互いの干渉が低減される。入力制御手段は、導通状態と非導通状態の２状態を持ち、状態制御手段は、アナログ処理回路の動作に基づいて入力制御手段の状態を同相にて制御する。導通状態においてアナログ処理回路に同一レベルのアナログ信号が供給される。非導通状態においてノード配線が電気的に切り離され、互いの干渉が低減される。
【００２７】
複数のアナログ処理回路のうちの少なくとも１つは、請求項２に記載の発明のように、入力信号をサンプリングした電圧あるいは電荷を一定時間保持する機能を有し、同じレベルの信号を記憶する。
【００２８】
状態制御手段は、請求項３に記載の発明のように、入力制御手段の状態を制御し、これにより各入力制御手段は、ノイズに対して高抵抗として作用する。
【００３０】
状態制御手段は、請求項４に記載の発明のように、複数の入力制御手段に対応して共通して設けられている。
入力制御手段を構成する素子の固有値を、請求項５に記載の発明のように、複数のアナログ処理回路の構成に応じてそれぞれ設定した為、ノード配線における電位のバランスがとられる。
【００３１】
入力制御手段に、請求項６に記載の発明のように、抵抗素子又はインダクタ素子をそれぞれ並列に接続した。それら素子は、入力制御手段に発生するノイズの一部を吸収し、これによりノイズによる影響が低減される。
【００３２】
入力制御手段に、請求項７に記載の発明のように、スイッチ素子をそれぞれ並列に接続した。
状態制御手段は、請求項８に記載の発明のように、並列に接続されたスイッチ素子と入力制御手段を逆相にて制御する。並列に接続されたスイッチ素子は、入力制御手段に発生するノイズの一部を吸収し、これによりノイズによる影響が低減される。
【００３３】
各入力制御手段は、請求項９に記載の発明のように、そのゲートに制御信号が供給されるＭＯＳ型トランジスタにて構成されるスイッチ素子であり、状態制御手段は、制御信号の電位を高電位電源と低電位電源の間の一定電位に制御する。
【００３４】
状態制御手段は、請求項１０に記載の発明のように、入力制御手段を複数のアナログ処理回路の何れもがサンプリング状態の時に非導通状態に制御する。これにより、ノード配線のレベルが同一になる。
【００３５】
請求項１１に記載の発明によれば、図１に示すように、半導体集積回路は、独立したノード配線Ｎ１１，Ｎ１２間に接続されたチャネル間制御手段５を備える。このチャネル間制御手段５は高抵抗値を有し、これによりノード配線Ｎ１１，Ｎ１２間の干渉が低減される。
【００３６】
チャネル間制御手段は、請求項１２に記載の発明のように、ＭＯＳ型トランジスタよりなるスイッチ回路であり、トランジスタのゲートには高電位電源又は低電位電源の制御信号が供給される。これにより、スイッチ回路は高抵抗を有する。
【００３７】
チャネル間制御手段は、請求項１３に記載の発明のように、ＭＯＳ型トランジスタよりなるスイッチ回路であり、トランジスタのゲートには高電位電源と低電位電源の間の一定電圧の制御信号が供給される。
【００３８】
チャネル間制御手段は、請求項１４に記載の発明のように、ＭＯＳ型トランジスタよりなるスイッチ回路であり、トランジスタのゲートにはアナログ処理回路のタイミングに応じた電圧の制御信号が供給され、その制御信号は少なくとも１つの期間に高電位電源と低電位電源の間の一定電圧に制御される。
【００３９】
チャネル間制御手段を構成するトランジスタのうちの少なくとも１つは、請求項１５に記載の発明のように、デプレッション型トランジスタであり、このトランジスタはオン時にゲート電圧が不要であり、低消費電力化に適している。
【００４０】
ＭＯＳ型トランジスタのゲートに供給される制御信号は、請求項１６に記載の発明のように、入力制御手段を制御する状態制御手段により生成される。
チャネル間制御手段は、請求項１７に記載の発明のように、抵抗素子が用いられる。
【００４１】
チャネル間制御手段は、請求項１８に記載の発明のように、インダクタ素子が用いられる。
ノード配線は、請求項１９に記載の発明のように、半導体チップ上に形成され、チャネル間制御手段は半導体チップの外部に設けられている。
【００４２】
ノード配線は、請求項２０に記載の発明のように、半導体チップ上に形成され、該半導体チップにはチャネル間制御手段を当該チップ外部に接続するため端子が形成されている。
【００４３】
各アナログ処理回路は、請求項２１に記載の発明のように、内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路であり、複数のアナログ処理回路の比較結果のうちの少なくとも１つに基づいて基準電圧を生成する基準電圧発生回路と、各アナログ処理回路の比較結果を２進コード化する複数のエンコーダと、を備え、アナログ入力信号をデジタル出力信号に変換する。従って、電圧比較回路におけるレベル誤差が少なくなり、デジタル出力信号のエラー発生率が低くなる。
【００４４】
複数のアナログ処理回路のうちの少なくとも１つは、請求項２２に記載の発明のように、当該アナログ処理回路の入力レンジを拡大するための冗長比較回路を有し、複数のエンコーダの出力信号を補正したデジタル出力信号を出力する補正回路を備えた。これにより、入力制御手段、チャネル間制御手段は、デジタル出力信号が補正可能な範囲に帯域制限すればよくなる。
【００４５】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００４６】
図２は、本実施形態のＡ／Ｄ変換器３０のブロック回路図である。
このＡ／Ｄ変換器３０は直並列型Ａ／Ｄ変換器であり、アナログ入力信号Ｖinを所定ビット数のデジタル出力信号Ｄout に変換する。
【００４７】
Ａ／Ｄ変換器３０は、上位比較回路１１、下位比較回路１２、入力制御回路３１、アナログ処理回路としての上位エンコーダ３２及び下位エンコーダ３３、デジタル補正回路３４、状態制御手段としての制御信号発生回路３５、基準電圧発生回路３６を含む。制御信号発生回路３５は、他の各回路のための各種制御信号を発生させる。
【００４８】
入力制御回路３１にはアナログ入力信号Ｖinが入力され、独立した配線によるノードＮ１１，Ｎ１２を介して上位比較回路１１，下位比較回路１２に接続される。入力制御回路３１は、制御信号発生回路３５から入力される制御信号ＳＯ，ＳＣに応答し、両比較回路１１，１２のサンプリング動作時にアナログ入力信号Ｖinを、内部アナログ信号Ｖin1 ，Ｖin2 としてそれぞれノードＮ１１，Ｎ１２を介して上位比較回路１１，下位比較回路１２に供給する。更に、入力制御回路３１は、制御信号ＳＯ．ＳＣに応答し、上位，下位比較回路１１，１２間の干渉を低減するように動作する。
【００４９】
基準電圧発生回路３６は、デジタル出力信号Ｄout の上位ビット数に対応する上位基準電圧ＶU1〜ＶUmを生成し、上位比較回路１１に出力する。また、基準電圧発生回路３６は、上位エンコーダ３２の出力信号に基づいて、デジタル出力信号Ｄout の下位ビット数に対応する下位基準電圧ＶL1〜ＶLnを生成し、下位比較回路１２に出力する。
【００５０】
上位比較回路１１は、デジタル出力信号Ｄout の上位ビット数に対応する数（ｍ個）の電圧比較器を持ち、各電圧比較器にて内部アナログ信号Ｖin1 と上位基準電圧ＶU1〜ＶUmを比較し、その比較結果を出力する。
【００５１】
下位比較回路１２は、デジタル出力信号Ｄout の下位ビット数に対応する数（ｎ個）の電圧比較器を持ち、各電圧比較器にて内部アナログ信号Ｖin2 と下位基準電圧ＶL1〜ＶLnを比較し、その比較結果を出力する。
【００５２】
尚、本実施形態では、下位比較回路１２が持つ電圧比較器の数ｎは、冗長比較器の数を含んでいる。冗長電圧比較器により下位ビットのＡ／Ｄ変換の入力レンジを広げることで、上位ビットと下位ビットのつなぎ目で生じる誤差を補正するようにしている。
【００５３】
上位エンコーダ３２は、上位比較回路１１の比較結果を２進コード化した信号Ｄ１を基準電圧発生回路３６とデジタル補正回路３４に出力する。
下位エンコーダ３３は、下位比較回路１２の比較結果を２進コード化した信号Ｄ２をデジタル補正回路３４に出力する。
【００５４】
デジタル補正回路３４は、両エンコーダ３２，３３から入力される信号Ｄ１，Ｄ２に基づいて、上位ビットと下位ビットに生じる誤差を補正したデジタル出力信号Ｄout を出力する。
【００５５】
図３は、入力制御回路３１と上位及び下位比較回路１１，１２の回路図である。
入力制御回路３１は、入力制御手段としての第１，第２スイッチ回路ＳＷ１１，ＳＷ１２、チャネル間制御手段としての第３スイッチ回路ＳＷ１３を含む。スイッチ回路ＳＷ１１，ＳＷ１２の第１端子は互いに接続され、アナログ入力信号Ｖinが入力される。スイッチ回路ＳＷ１１，ＳＷ１２の第２端子は、それぞれノードＮ１１，Ｎ１２を介して上位比較回路１１，下位比較回路１２に接続される。スイッチ回路ＳＷ１１，ＳＷ１２は、制御信号発生回路３５から供給される制御信号ＳＯに基づいて開閉制御される。
【００５６】
制御信号発生回路３５は、電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１を制御する制御信号Ｓ1u，Ｓ1vの立ち下がりよりも早く制御信号ＳＯを立ち下げる。これにより、第１，第２スイッチ回路ＳＷ１１，ＳＷ１２は、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１がオン、即ち上位，下位比較回路１１，１２のサンプリング期間中にオフする。
【００５７】
両スイッチ回路ＳＷ１１，ＳＷ１２は、高電位電源ＶDDレベル（Ｈレベル）の制御信号ＳＯに応答して導通状態（オン）となり、低電位電源（本実施形態ではグランドＧＮＤ）レベル（Ｌレベル）の制御信号ＳＯに応答して非導通状態（オフ）となる。両スイッチ回路ＳＷ１１，ＳＷ１２がオフすると、アナログ入力信号Ｖinが供給されるノードＮ１３がノードＮ１１，Ｎ１２と電気的に切り離される。即ち、ノードＮ１１，Ｎ１２はフローティング状態となる。
【００５８】
第３スイッチ回路ＳＷ１３は、ノードＮ１１，Ｎ１２の間に接続される。第３スイッチ回路ＳＷ１３は、制御信号発生回路３５から供給される制御信号ＳＣに基づいて開閉制御され、Ｈレベルの制御信号ＳＣに応答して導通状態（オン）となり、Ｌレベルの制御信号ＳＣに応答して非導通状態（オフ）となる。そして、第３スイッチ回路ＳＷ１３がオフすると、ノードＮ１１がノードＮ１２と電気的に切り離される。
【００５９】
図４は、入力制御回路３１の詳細な回路図を示す。
各スイッチ回路ＳＷ１１〜ＳＷ１３は、それぞれ一対のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタにて構成される。そして、制御信号発生回路３５は、制御信号ＳＯ，ＳＣをそれぞれ反転した制御信号ＳＯｘ，ＳＣｘを出力する。
【００６０】
制御信号ＳＯは第１，第２スイッチ回路ＳＷ１１，ＳＷ１２のＮＭＯＳトランジスタのゲートに供給され、制御信号ＳＯｘはＰＭＯＳトランジスタのゲートに供給される。制御信号ＳＣは第３スイッチ回路ＳＷ１３のＮＭＯＳトランジスタのゲートに供給され、制御信号ＳＣｘはＰＭＯＳトランジスタのゲートに供給される。
【００６１】
尚、スイッチ回路ＳＷ１１，ＳＷ１２を構成するＭＯＳトランジスタの素子サイズ等の固有値は、上位比較回路１１，下位比較回路１２を構成する電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnの数に対応して設定されている。これにより、ノードＮ１１，Ｎ１２のレベルをバランスさせることで、リニアリティに対する影響を無くすことができる。これは、スイッチ回路ＳＷ１１，ＳＷ１２の固有値が同一の場合、ノードＮ１１，Ｎ１２に供給される内部アナログ信号Ｖin1 ，Ｖin2 のレベルが過渡的に同一にならなくなるからであり、デジタル出力信号Ｄout のリニアリティに影響するからである。
【００６２】
上記のように構成されたＡ／Ｄ変換器３０の作用を図５に従って説明する。
今、制御信号発生回路３５からＨレベルの制御信号ＳＯ，ＳＣが出力され、入力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３がオンしている。従って、ノードＮ１１，Ｎ１２の電位は、アナログ入力信号Ｖinによって変化する。また、ノードＮ１１とノードＮ１２の電位は同一となる。
【００６３】
制御信号Ｓ1u，Ｓ1vがＨレベル、制御信号Ｓ2u，Ｓ2vがＬレベルの期間では、上位比較回路１１と下位比較回路１２の各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnにはオートゼロ動作が行われると同時にアナログ入力信号Ｖinが入力される。
【００６４】
次に、制御信号発生回路３５は、Ｌレベルの制御信号ＳＯを出力し、この制御信号ＳＯに応答してスイッチ回路ＳＷ１１，ＳＷ１２がオフする。これにより、ノードＮ１１，Ｎ１２は、アナログ入力信号Ｖinが供給されるノードＮ１３と電気的に切り離され、両ノードＮ１１，Ｎ１２の電位は、スイッチ回路ＳＷ１１，ＳＷ１２がオフする直前の電位で保たれ、一定になる。
【００６５】
次に、制御信号発生回路３５は、Ｌレベルの制御信号ＳＣを出力すると共に、内部アナログ信号Ｖin1 ，Ｖin2 をホールドするべくＬレベルの制御信号Ｓ1u，Ｓ1vを出力する。この時、配線長等の要因により、制御信号Ｓ1vの立ち下がりが制御信号Ｓ1uのそれよりもタイミング誤差ｔｅだけ遅れる。
【００６６】
従って、上位比較回路１１のスイッチ回路ＳＷ１がオフしたとき、下位比較回路１２のスイッチ回路ＳＷ１はまだオンしている。しかし、入力制御回路３１の第３スイッチ回路ＳＷ１３が上位比較回路１１のスイッチ回路ＳＷ１と同時にオフすることで、そのスイッチ回路ＳＷ１に発生するスイッチングノイズは、ノードＮ１２、即ち下位比較回路１２に伝搬しない。
【００６７】
これにより、ノードＮ１２の電位は、スイッチングノイズの影響を受けない。従って、各比較回路１１，１２の電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、同一レベルの内部アナログ信号Ｖin1 ，Ｖin2 を記憶する。
【００６８】
尚、制御信号Ｓ1vの立ち下がりが制御信号Ｓ1uのそれよりも遅れる場合について説明したが、その逆の場合でも同様の作用が得られる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
【００６９】
（１）入力制御回路３１は、入力制御手段としての第１，第２スイッチ回路ＳＷ１１，ＳＷ１２を含む。スイッチ回路ＳＷ１１，ＳＷ１２の第１端子は互いに接続され、アナログ入力信号Ｖinが入力される。スイッチ回路ＳＷ１１，ＳＷ１２の第２端子は、それぞれノードＮ１１，Ｎ１２を介して上位比較回路１１，下位比較回路１２に接続される。スイッチ回路ＳＷ１１，ＳＷ１２は、制御信号発生回路３５から入力される制御信号ＳＯに応答し、両比較回路１１，１２のサンプリング動作時にスイッチ回路ＳＷ１１，ＳＷ１２が先にオフすることで、アナログ入力信号Ｖinを、内部アナログ信号Ｖin1 ，Ｖin2 としてそれぞれノードＮ１１，Ｎ１２を介して上位比較回路１１，下位比較回路１２に供給する。従って、両比較回路１１、１２は同一レベルの内部アナログ信号Ｖin1 ，Ｖin2をサンプリングするため、両比較回路１１，１２におけるレベル誤差を低減する事ができる。
【００７０】
（２）ノードＮ１１，Ｎ１２間にチャネル間制御手段としての第３スイッチ回路ＳＷ１３を接続した。スイッチ回路ＳＷ１３は、制御信号発生回路３５から供給される制御信号ＳＣに基づいて開閉制御される。従って、スイッチ回路ＳＷ１３がオフすることでノードＮ１１，Ｎ１２が電気的に切り離されるので、両比較回路１１，１２間の干渉を低減することができる。
【００７１】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、入力制御手段として設けたスイッチ回路ＳＷ１１，ＳＷ１２を、制御信号ＳＯ（，ＳＯｘ）により開閉制御する（オン状態、オフ状態を交互に繰り返す）様にしたが、各スイッチ回路ＳＷ１１，ＳＷ１２の状態を適宜変更して実施してもよい。
【００７２】
例えば、スイッチ回路ＳＷ１１，ＳＷ１２を常時一定状態（オン状態）に制御する、制御信号発生回路３５は、高電位電源ＶDDレベル又は低電位電源ＧＮＤレベルを持つ制御信号ＳＯを出力する。スイッチ回路ＳＷ１１，ＳＷ１２はＭＯＳトランジスタのオンによる抵抗値を持つ。これにより、上位比較回路１１（又は下位比較回路１２）にて発生するスイッチングノイズは、スイッチ回路ＳＷ１１，ＳＷ１２を通ることで小さくなる、即ちノードＮ１１，Ｎ１２間の干渉を低減することができる。
【００７３】
別の例として、制御信号発生回路３５は、Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＯをスイッチ回路ＳＷ１１，ＳＷ１２に供給する。スイッチ回路ＳＷ１１，ＳＷ１２を構成するＭＯＳトランジスタは、制御信号ＳＯに応答して一定状態にて動作し、その一定状態における抵抗値を持つＭＯＳトランジスタによって、上記と同様にノードＮ１１，Ｎ１２間の干渉が低減される。
【００７４】
また別の例として、制御信号発生回路３５は、Ａ／Ｄ変換器３０の動作タイミングによって、スイッチ回路ＳＷ１１，ＳＷ１２の状態を変更するように制御信号ＳＯのレベルを変更する。例えば、スイッチ回路ＳＷ１１，ＳＷ１２の抵抗値が、サンプリング時には低い値となり、スイッチング動作等によるノイズが発生する時に高い値となるように、制御信号ＳＯのレベルを変更する。この様に、制御信号発生回路３５は、少なくとも１つの状態において高電位電源ＶDDと低電位電源ＧＮＤの間の何れかの電位を持つ制御信号ＳＯを出力する。これにより、サンプリング時にはスイッチ回路ＳＷ１１，ＳＷ１２を低抵抗として作用させてノードＮ１１，Ｎ１２のレベルを同一にし、ノードＮ１１，Ｎ１２間の干渉を低減するときにスイッチ回路ＳＷ１１，ＳＷ１２を高抵抗素子として作用させることができる。
【００７５】
尚、上記したように、スイッチ回路ＳＷ１１，ＳＷ１２を高抵抗素子として作用させた場合、上位比較回路１１が記憶する内部アナログ信号Ｖin1 のレベルと下位比較回路１２のそれが相違する場合があり得る。しかし、上記実施形態のように下位比較回路１２に冗長性を持たせているため、上位比較回路１１と下位比較回路１２間でサンプリング誤差が発生しても、その冗長性によって正常にＡ／Ｄ変換が可能である。従って、入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ１２は、完全にオフしなくても、上位，下位比較回路１１，１２のレベル誤差が補正回路３４にて補正可能なレベル以内に収まるように帯域制限するだけの機能であればよい。
【００７６】
○上記実施形態では、入力制御回路３１を、入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ１２とチャネル間制御手段としてのスイッチ回路ＳＷ１３により構成したが、入力制御回路を入力制御手段のみから構成してもよい。
【００７７】
○上記実施形態では、チャネル間制御手段として設けたスイッチ回路ＳＷ１３をオン・オフ制御するようにしたが、ノードＮ１１，Ｎ１２間のノイズの伝搬、即ち、ノードＮ１１，Ｎ１２間の干渉を低減するように制御すればよい。
【００７８】
例えば、スイッチ回路ＳＷ１３常時一定状態（オン状態）に制御する、即ち、制御信号発生回路３５は、高電位電源ＶDDレベル又は低電位電源ＧＮＤレベルを持つ制御信号ＳＣを出力する。スイッチ回路ＳＷ１３はＭＯＳトランジスタのオンによる抵抗値を持ち、これによりノードＮ１１からノードＮ１２（又はノードＮ１２からノードＮ１１）へ伝播するノイズを低減することが可能となる。
【００７９】
別の例として、制御信号発生回路３５は、Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＣをスイッチ回路ＳＷ１３に供給する。スイッチ回路ＳＷ１３を構成するＭＯＳトランジスタは、制御信号ＳＣに応答して一定状態にて動作し、その一定状態における抵抗値を持つＭＯＳトランジスタによって、ノードＮ１１，Ｎ１２間の干渉が低減される。
【００８０】
また別の例として、制御信号発生回路３５は、Ａ／Ｄ変換器３０の動作タイミングによって、スイッチ回路ＳＷ１３の状態を変更するように制御信号ＳＣのレベルを変更する。例えば、スイッチ回路ＳＷ１３の抵抗値が、サンプリング時には低い値となり、スイッチング動作等によるノイズが発生する時に高い値となるように、制御信号ＳＣのレベルを変更する。この様に、制御信号発生回路３５は、少なくとも１つの状態において高電位電源ＶDDと低電位電源ＧＮＤの間の何れかの電位を持つ制御信号ＳＣを出力する。これにより、サンプリング時にはスイッチ回路ＳＷ１３を低抵抗として作用させてノードＮ１１，Ｎ１２のレベルを同一にし、ノードＮ１１，Ｎ１２間の干渉を低減するときにスイッチ回路ＳＷ１３を高抵抗として作用させることができる。
【００８１】
○上記実施形態では、入力制御手段としてスイッチ回路ＳＷ１１，ＳＷ１２を備えたが、各スイッチ回路ＳＷ１１，ＳＷ１２に適当な素子を並列に接続して実施してもよい。
【００８２】
・図７（ａ）に示すように、スイッチ回路ＳＷ１１，ＳＷ１２に抵抗Ｒ２，Ｒ３を並列に接続する。
・図７（ｂ）に示すように、スイッチ回路ＳＷ１１，ＳＷ１２にインダクタＬ２，Ｌ３を並列に接続する。
【００８３】
・図７（ｃ）に示すように、スイッチ回路ＳＷ１１，ＳＷ１２にスイッチ回路ＳＷ２１，ＳＷ２２を並列に接続し、制御信号発生回路３５は、スイッチ回路ＳＷ２１，ＳＷ２２をスイッチ回路ＳＷ１１，ＳＷ１２と逆相にて開閉制御する。即ち、スイッチ回路ＳＷ２１，ＳＷ２２には制御信号発生回路３５から制御信号ＳＯｘ（図４参照）が供給される。
【００８４】
この様に、スイッチ回路ＳＷ１１，ＳＷ１２に並列に接続された素子は、スイッチ回路ＳＷ１１，ＳＷ１２のオフ動作によるクロックフィードスルーの影響を低減するように作用する。これにより、スイッチ回路ＳＷ１１，ＳＷ１２のスイッチング動作によるノイズの影響を低減することができる。
【００８５】
○上記実施形態では、入力制御回路３１の第１〜第３スイッチ回路ＳＷ１１〜ＳＷ１３を一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成したが、各スイッチ回路ＳＷ１１〜ＳＷ１３をＰＭＯＳトランジスタのみ、ＮＭＯＳトランジスタのみにて構成してもよい。
【００８６】
○上記実施形態において、チャネル間制御手段としてのスイッチ回路ＳＷ１３を構成するトランジスタのうちの少なくとも１つにデプレッション型トランジスタ(Depletion type Transistor)を用いてもよい。このデプレッション型トランジスタは、ゲート電圧が０でオンするため、スイッチ回路ＳＷ１３を常時オン状態にする場合には制御が容易（不要）となり、更に低消費電力化に適している。
【００８７】
○上記実施形態では、チャネル間制御手段としてスイッチ回路ＳＷ１３を独立したノードＮ１１，Ｎ１２間に接続し、これを適宜制御する様にしたが、スイッチ回路ＳＷ１３を適当な素子に変更して実施してもよい。
【００８８】
・図６（ａ），（ｂ）に示すように、ノードＮ１１，Ｎ１２間に抵抗Ｒ１，インダクタＬ１，または低電流素子を接続する。これらの素子は、スイッチングノイズ等のような交流に対して抵抗体として機能する。従って、一方の上位比較回路１１（又は下位比較回路１２）のスイッチ回路ＳＷ１のスイッチング動作による他方の回路への影響を低減することができる。
【００８９】
・また、上記の素子は、図６（ｃ）に示すように、Ａ／Ｄ変換器３０を形成した半導体チップの外部に設けてもよい。即ち、Ａ／Ｄ変換器３０に上記の素子を接続するための端子Ｐ１，Ｐ２（半導体チップにおいてはパッド）を設け、それら端子Ｐ１，Ｐ２間に素子を接続する。この様にすれば、ノードＮ１１，Ｎ１２間の交流的に高抵抗として作用する素子の抵抗値を容易に変更することが可能となる。更に、端子Ｐ１，Ｐ２間を配線にて接続してもよく、その配線は抵抗素子又はインダクタ素子として機能する。
【００９０】
○上記実施形態では、上位比較回路１１と下位比較回路１２を設けたが、上位，中位，下位の３つの比較回路、また４つ以上の比較回路を設ける。そして、各比較回路毎に入力制御回路を設けて構成してもよい。また、パイプライン型のＡ／Ｄ変換器に応用してもよい。
【００９１】
○上記実施形態では、チョッパ型電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnを備えた直並列型のＡ／Ｄ変換器３０に具体化したが、アナログ入力信号を処理する回路を複数備え、各回路に同一のアナログ入力信号を供給する半導体装置に具体化して実施してもよい。
【００９２】
○上記実施形態では、下位比較回路１２は冗長性を持つ構成としたが、冗長性を持たせない下位比較回路を備えたＡ／Ｄ変換器に具体化してもよい。その場合、図２のデジタル補正回路３４が不要となる。
【００９３】
○上記実施形態では、サンプリング時に入力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３をオンに制御したが、サンプリング時に入力制御手段の第１，第２スイッチ回路ＳＷ１１，ＳＷ１２をオンし、チャネル間制御手段の第３スイッチ回路ＳＷ１３をオフする。そして、第１，第２スイッチ回路ＳＷ１１，ＳＷ１２をオフするときに第３スイッチ回路ＳＷ１３をオンする。即ち、制御信号発生回路３５は、制御信号ＳＯと制御信号ＳＣを逆相に制御する。これにより、第１，第２スイッチ回路ＳＷ１１，ＳＷ１２にて発生するクロックフィードスルーの一部を、第３スイッチ回路ＳＷ１３にて吸収することで、各比較回路１１，１２に供給する内部アナログ信号Ｖin1 ，Ｖin2 にのるノイズを低減することができる。
【００９４】
○上記実施形態では、Ｓ／Ｈ機能を有するチョッパ型電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnを用いたが、Ｓ／Ｈ機能を持たない差動型電圧比較器等の電圧比較器を用いてＡ／Ｄ変換器を構成してもよい。この場合、入力制御回路３１のスイッチ回路ＳＷ１１，ＳＷ１２が上位比較回路１１，下位比較回路１２に対するＳ／Ｈ回路として機能する。
【００９５】
この様に、スイッチ回路ＳＷ１１，ＳＷ１２をＳ／Ｈ回路として機能させる場合、上位比較回路１１と下位比較回路１２の電圧比較器の数によって、ノードＮ１１，Ｎ１２に供給される内部アナログ信号Ｖin1 ，Ｖin2 のレベルが過渡的に同一にならなくなる。これは、デジタル出力信号Ｄout のリニアリティに影響する。これに対して、スイッチ回路ＳＷ１１，ＳＷ１２を構成するＭＯＳトランジスタの素子サイズ等の固有値を電圧比較器に対応して変更することで、ノードＮ１１，Ｎ１２のレベルをバランスさせることで、リニアリティに対する影響を無くすことができる。
【００９６】
○上記実施形態では、入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ１２を共通の制御信号発生回路３５にて制御するようにしたが、制御信号発生回路をスイッチ回路ＳＷ１１，ＳＷ１２に対してそれぞれ独立して設けてもよい。その場合、スイッチ回路ＳＷ１１，ＳＷ１２を開閉制御する制御信号のタイミング誤差は、補正回路３４にて補正可能な範囲であればよい。
【００９７】
【発明の効果】
以上詳述したように、本発明によれば、複数のアナログ処理回路にて扱うアナログ入力信号のレベル誤差を低減することが可能な半導体集積回路を提供することができる。
【００９８】
また、請求項２１，２２に記載の発明によれば、半導体集積回路はＡ／Ｄ変換器であり、そのＡ／Ｄ変換器におけるレベル誤差を低減することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  一実施形態の直並列型Ａ／Ｄ変換器のブロック回路図である。
【図３】  入力制御回路，上位及び下位比較回路を示す回路図である。
【図４】  入力制御回路の詳細な回路図である。
【図５】  一実施形態の動作を示すタイミング波形図である。
【図６】  別の形態を示す回路図である。
【図７】  別の形態を示す回路図である。
【図８】  チョッパ型電圧比較器を示す回路図である。
【図９】  チョッパ型電圧比較器の動作設定図である。
【図１０】  従来の直並列型Ａ／Ｄ変換器の一部回路図である。
【図１１】  Ａ／Ｄ変換器の動作を示すタイミング波形図である。
【図１２】  従来の直並列型Ａ／Ｄ変換器の一部回路図である。
【図１３】  Ａ／Ｄ変換器の動作を示すタイミング波形図である。
【符号の説明】
１，２  アナログ処理回路
３，４  入力制御手段
５  チャネル間制御手段
Ｖin  アナログ入力信号
Ｎ１１〜Ｎ１３  ノード
【図１】
0004074023.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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