(57)【特許請求の範囲】
【請求項１】
入力されたアドレス信号を制御信号に応答してラッチ回路に貯蔵し、出力するためのアドレス処理手段と、
プレチャージ信号と前記制御信号とを論理演算して、前記アドレス処理手段からプリデコーダーまでのアドレス信号伝達経路で前記プリデコーダーに入力される第１アドレス信号の伝達ノードをプレチャージするためのプレチャージ手段と、
前記制御信号に応答してイネーブルされ、前記プリデコーダー入力アドレス信号をデコーディングし、出力するための前記プリデコーダーとを備え、
前記プレチャージ手段は、前記アドレス処理手段の出力信号を、前記プレチャージ信号と前記制御信号とを論理組み合わせした信号と、バースト長さ信号とアドレスカウンチングモード信号とを論理組み合わせした信号によって前記伝達ノードをプレチャージするための第１プレチャージロジック回路と、第２アドレス（前記第２アドレスは、第１アドレスがより下位レベルの全てのビットに対応する入力アドレスである。）に応答して前記伝達ノードをディスチャージさせることにより、前記第１アドレス信号が伝達され得るようにする第２プレチャージロジック回路とを備えることを特徴とする半導体メモリ素子。
【請求項２】
前記アドレス処理手段は、前記制御信号によりイネーブルされて前記外部
信号を入力するＣＭＯＳインバータであることを特徴とする請求項１記載の半導体メモリ
素子。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に信号をラッチする場合、タイミングマージンを向上させることのできる信号発生装置を有する半導体メモリ素子に関する。
【０００２】
【従来の技術】
一般的に、メモリ半導体回路は信号伝達の安全性を確保するためにラッチ回路を使用している。図１は、従来のアドレス発生器とＹ−プリデコーダー（ｐｒｅｄｅｃｏｄｅｒ）の信号伝達を概念的に説明する図であり、図２は、図１のＹ−プリデコーダーの細部回路図である。
【０００３】
図１、２に示したように、制御信号（ｙｐｃ）の制御下でデコーディングされた第１乃至第４出力信号（ｇｙ０乃至ｇｙ３）を生成する過程を示している。すなわち、入力された内部アドレスはＹ−プリデコーダーによりデコーディングされて特定セルと連結されたビットラインを選択することになるが、このようなＹ−プリデコーダーの出力は外部から入力される制御信号（ｙｐｃ）によって動作することになる。
【０００４】
図３は、図１の信号生成過程で表われる正常な信号の波形図として、入力アドレス（ｉａｄｄ＿ｐ＜１＞及びｉａｄｄ＿ｐ＜２＞）に対して正確なマージン内に制御信号（ｙｐｃ）が入力されて第１出力信号（ｇｙ０）を該当区間でローレベルで出力することを示している（第２乃至第４出力信号（ｇｙ１乃至ｇｙ３）は続けてハイレベルに維持される））。
【０００５】
【発明が解決しようとする課題】
しかし、上記制御信号（ｙｐｃ）が異常な入力をされ、内部アドレスのライジングまたはフォーリングエッジ入力されたとすれば、望まないデコーディング出力を得ることになる。これはセルデータの信頼性を低下させることになる。これを防止するために、図４のように制御信号のタイミングは前後に若干のマージンを設けることによりさらに安定性を確保することができるが、高集積素子においてチップの動作周波数が増加することにより、このようなマージン幅は制限される問題点があった。
【０００６】
そこで、本発明は、上記従来の半導体素子における問題点に鑑みてなされたものであって、制御信号のマージンを別途に考慮しなくてもラッチ回路を有する信号  経路における安定的な信号伝達を遂行することのできる信号発生装置を有する半導体メモリ素子を提供することを目的とする。
【０００７】
また、本発明は、ＤＤＲ  ＳＤＲＡＭ等、内部アドレスを安定的に作ることのできるアドレス発生装置を有する半導体メモリ素子を提供することを目的とする。
【０００８】
［課題を解決するための手段］
上記目的を達成するために本発明は、入力されたアドレス信号を制御信号に応答してラッチ回路に貯蔵し、出力するためのアドレス処理手段と、プレチャージ信号と前記制御信号とを論理演算して、前記アドレス処理手段からプリデコーダーまでのアドレス信号伝達経路で前記プリデコーダーに入力される第１アドレス信号の伝達ノードをプレチャージするためのプレチャージ手段と、前記制御信号に応答してイネーブルされ、前記プリデコーダー入力アドレス信号をデコーディングし、出力するための前記プリデコーダーとを備え、前記プレチャージ手段は、前記アドレス処理手段の出力信号を、前記プレチャージ信号と前記制御信号とを論理組み合わせした信号と、バースト長さ信号とアドレスカウンチングモード信号とを論理組み合わせした信号によって前記伝達ノードをプレチャージするための第１プレチャージロジック回路と、第２アドレス（前記第２アドレスは、第１アドレスがより下位レベルの全てのビットに対応する入力アドレスである。）に応答して前記伝達ノードをディスチャージさせることにより、前記第１アドレス信号が伝達され得るようにする第２プレチャージロジック回路とを備えることを特徴とする。
【０００９】
【発明の実施の形態】
次に、本発明にかかる、半導体メモリ素子の実施の形態の具体例を図面を参照しながら説明する。
【００１０】
まず、図５は、本発明にかかるアドレス発生器とＹ−プリデコーダーの信号伝達を概念的に説明する図であり、図１に示された従来の制御方法とは異なって内部アドレスバッファにも同じ制御信号が入力されていることが分かる。図６は、図５の制御方法によって形成された出力波形を示したもので、正常な出力波形を得ていることが分かる。
【００１１】
図７を参照しながらこれを具体的に説明する。図７は、図５の内部アドレス発生器の細部構成図であり、Ｙ−プリデコーダーに内部アドレスを提供するアドレス発生器を示している。メモリ素子でのこのようなアドレスバッファの出力は次の段に位置したＹ−プリデコーダーで制御信号（ｙｐｃ）によってデコーディングされるが、このアドレスの出力も上記制御信号（ｙｐｃ）に応答して出力が生成されることになる。
【００１２】
図７において、従来の内部アドレス発生器と本願の内部アドレス発生器の異なる点は制御信号（ｙｐｃ）  が使われているということである。すなわち、この制御信号（ｙｐｃ）はＹ−プリデコーダーをイネーブルさせるとともに、その前段の内部アドレス発生器もイネーブルさせている。ラッチ回路を介して伝送されるアドレス信号出力がこの制御信号（ｙｐｃ）によって決定されるため、内部アドレス信号入力を上記Ｙ−プリデコーダーへの制御信号（ｙｐｃ）に応じるようにすることで信号の伝送時のマージン幅を確保しなければならない上記問題点を解決している。
【００１３】
一方、図７は便宜上  ＤＤＲ  ＳＤＲＡＭの内部カラムアドレスバッファを示したもので、外部カラムアドレス信号０番とバースト長さ（ｂｕｒｓｔ  ｌｅｎｇｔｈ）とアドレスカウンティングモードの情報を用いて内部アドレス信号１番を生成するための回路図である。しかし、本発明の概念は、制御信号に応答して入力される信号を処理すべきラッチ回路を有するその他の半導体回路にも適用することが可能である。図７にみるように、本発明に従い、前記内部アドレスバッファは、“アドレス入力部１０”と“プレチャージ部１１”において、前記制御信号（ｙｐｃ）を受け取る。前記“外部アドレス入力部１０”で、制御信号（ｙｐｃ）がローレベルで入力されるとＮＭＯＳトランジスタＧ１９はターンオンされて、ハイレベルの外部アドレス信号（ａｄｄ＿ｐ＜１＞）がＮＭＯＳトランジスタＧ１８に印加されて、前記ＮＭＯＳトランジスタＧ１８はターンオンする。ノードＮ１０の電位は接地レベルにあり、二つのインバータＩ１５６及びＩ１１で構成されたラッチ回路はハイレベルデータを保持することになる。この際、図２のＹ−プリデコーダーのＰＭＯＳトランジスタＰ１はターンオン状態にあるようになり、従って、Ｙ−プリレコーダーの出力信号ｇｙ０乃至ｇｙ３は、ローレベルで出力される。
【００１４】
一方、制御信号（ｙｐｃ）がハイレベルで入力されると、ＮＭＯＳトランジスタＧ１９はターンオフされ、ノードＮ１０の電位はフローティングされて、これによって内部アドレスが生成される。この際、図２のＹ−プリデコーダーのＰＭＯＳトランジスタＰ１は、ターンオフされて内部アドレス信号の入力値によってデコーディングがなされる。もし、内部アドレス信号（ｉａｄｄ＿ｐ＜１＞及びｉａｄｄ＿ｐ＜２＞）がローレベル値を有することになるとデコーディング出力信号（ｇｙ０）はローレベルにデコーディングされることになる。
【００１５】
通常、継続的に入力されるアドレス信号を処理するためには一つのアドレス信号の処理後に出力をプレチャージさせてデータの衝突を未然に防止しなければならないが、このようなデータの衝突は図７の“プレチャージ回路１１”で防止されている。本発明にかかる“プレチャージ回路１１”は、制御信号（ｙｐｃ）を反転させるインバータＩ１７を含んでいる。従って、前記制御信号（ｙｐｃ）と前記プレチャージ信号（ａｄｄ＿ｔｃｅ）の否定論理積（ＮＡＮＤｉｎｇ）により、制御信号（ｙｐｃ）がローレベル、プレチャージ信号（ａｄｄ＿ｔｃｅ）がハイレベルに入力されるとＰＭＯＳトランジスタＰ１２をオンさせてプレチャージすることになる。このように、前記プレチャージ回路での前記制御信号（ｙｐｃ）の使用は、信号伝送の安定性をさらに増進させることができる。
【００１６】
また、上記“アドレス入力部１０”はゲートに印加される入力信号により制御されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタでなされたＣＭＯＳインバータを具備した多様な構造であり、その上、特に信号伝送が行われる半導体装置の様々な論理回路において、他の論理回路の調整に、この制御信号（ｙｐｃ）をイネーブル信号として使用することで、タイミングのマージンを懸念する必要性を無くすことができる。
【００１７】
一方、図８は、ＤＤＲ  ＳＤＲＡＭ  の中の別の内部カラムアドレスバッファを示しており、それは、外部カラムアドレス信号０番と１番、バースト長さ（ｂｕｒｓｔ  ｌｅｎｇｔｈ）及びアドレスカウンティングモードの情報を用いて内部アドレス信号２番を生成するための回路図であり、その回路図において、図７で述べたように、前記制御信号（ｙｐｃ）はイネーブル信号として使用されている。
【００１８】
図９は、図７及び図８の各伝送信号の安定性を表したタイミングチャートであり、制御信号（ｙｐｃ）が外部カラムアドレス信号（ａｄｄ＿ｐ＜１＞）のパルス幅内に入っていなくても正常な出力値（ｉａｄｄ＿ｐ＜１＞）が出力されていることが分かる。また、Ｙ−プリデコーダーのプレチャージ信号（ａｄｄ＿ｔｃｅ）は、制御信号（ｙｐｃ）のように否定論理積されてノードＡをプレチャージすることによってさらに安定した信号伝達をなすことができる。
【００１９】
尚、本発明は、前述した実施例及び添付した図面によって限定されるものではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能である。
【００２０】
【発明の効果】
上記の如きなされる本発明は入力される信号が正常に出力されるようにすることで素子の信頼性が確保でき、また各パルスのタイミングマージンを確  保することによって回路設計を容易にできる効果がある。特に、ＤＤＲ  ＳＤＲＡＭの場合、内部アドレスは簡単に制御信号を追加することによって内部アドレスバッファの安定した信号発生を誘導することができる効果がある。
【図面の簡単な説明】
【図１】  従来の半導体メモリ素子のアドレス発生器とＹ−プリデコーダーの信号伝達を概念的に示したブロック図である。
【図２】  図１のＹ−プリデコーダーの細部回路図である。
【図３】  正常な場合に表われる図１での入出力信号波形図である。
【図４】  エラーが発生した場合の図１での入出力信号波形図である。
【図５】  本発明にかかる半導体メモリ素子のアドレス発生器とＹ−プリデコーダーの信号伝達を概念的に示したブロック図である。
【図６】  本発明の一実施例にかかる半導体メモリ素子の入出力信号波形図である。
【図７】  図５の内部アドレス発生器の細部構成図として、カラムアドレス０番とバースト長さ、アドレスカウンティングモードの情報にて、Ｙ−プリデコーダーに内部アドレスを提供するアドレス発生器を示した図面である。
【図８】  図５の内部アドレス発生器の細部構成図として、カラムアドレス０及び１番とバースト長さ、アドレスカウンティングモードの情報にて、Ｙ−プリデコーダーに内部アドレスを提供するアドレス発生器を示した図面である。
【図９】  図７及び図８の各信号波形を表した図面である。
【符号の説明】
１０      入力部
１１      プレチャージ手段
３０      ＮＡＮＤゲート
Ｇ１８    ＮＭＯＳトランジスタ
Ｇ１９    ＮＭＯＳトランジスタ
Ｉ１１    インバータ
Ｉ１７    インバータ
Ｉ１５６  インバータ
Ｎ１０    ノード
Ｐ１      ＰＭＯＳトランジスタ
Ｐ１２    ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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