(57)【特許請求の範囲】
【請求項１】
底面が半導体基板を所定位置として保持するスライダにより閉塞されたメルト槽中に溶媒と溶材とが混和されたメルト材を保持させ、該メルト材に温度勾配を与えることで前記基板上に溶材をヱピタキシャル成長させて成る半導体素子の製造方法において、前記製造方法は、前記半導体基板の中心とメルト槽の中心とが一致した位置を基準位置として、この基準位置を中心とする往復運動を前記メルト槽に与えることで行い、前記往復運動は、移動方向の寸法を前記半導体基板の外径の１．３倍以上としたメルト槽を、半導体基板外径に対してメルト槽の壁部が５mm以上の間隔を保つようにして、４．５mm/sec以下の速度で、且つ、成長過程中は全期間として行われることを特徴とする半導体素子の製造方法。
【請求項２】
底面が半導体基板を所定位置として保持するスライダにより閉塞されたメルト槽中に溶媒と溶材とが混和されたメルト材を保持させ、該メルト材に温度勾配を与えることで前記基板上に溶材をエピタキシャル成長させて成る半導体製造装置において、前記半導体製造装置の前記メルト槽には、成長過程において該メルト槽に往復運動を与える駆動装置が設けられ、該駆動装置は、前記半導体基板の中心と前記メルト槽との中心が一致した位置を基準とし前記スライダの挿入方向に沿って、前記半導体基板外径に対して、前記メルト槽の壁部から５mm以上の間隔を保ち、４．５mm/sec以下の速度で往復運動を与えるものであり、且つ、前記メルト槽の移動方向に対する寸法が前記基板の直径の１．３倍以上とされていることを特徴とする半導体製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法、および、製造装置に関するものであり、詳細には、エピタキシャル成長を行なうときの方法、および、装置に関するものである。
【０００２】
【従来の技術】
従来のエピタキシャル成長を行なうときの方法、および、装置を示すものが図５、図６であり、壁部９０ａで仕切られ枡形の複数が集合した形状とされたメルト槽９０の底部には、半導体基板８０を収納するための凹部９１ａが設けられたスライダ９１が挿入出を可能とされており、即ち、前記スライダ９１がメルト槽９０の底面を形成するものとなっている。
【０００３】
そして、前記スライダ９１の凹部９１ａに半導体基板８０を収納した状態でメルト槽９０に挿入し、このメルト槽９０に保持されている溶媒９２ａと溶材９２ｂとから成るメルト材９２に半導体基板８０を接触させる。尚、このときには前記メルト槽９０の上方の開口部は蓋９４で閉止されている。
【０００４】
加えて、前記メルト槽９０の上方に設けられたヒータ９５で加熱を行なうことで、前記メルト材９２に上方が高温で下方が低温となるような温度勾配を与えることで、低温の部分が過飽和の状態となり、前記半導体基板８０上に溶材９２ｂがエピタキシャル成長する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した従来のエピタキシャル成長の方法、および、装置においては、前記ヒータ９５からの熱は前記メルト槽９０の壁部９０ａを経由してもメルト材９２に伝導されるものとなり、メルト槽９０内における温度分布は図  に示すように中心部がより低い温度となる傾向を生じる。
【０００６】
従って、半導体基板８０の中心部では過飽和度が高く、エピタキシャル成長が進行し膜厚が厚くなり、周辺部では中心部に比較して過飽和度が低く、エピタキシャル成長の速度が遅くなる。従って、中心部で膜厚を設定すれば周辺部では不足気味となり、また周辺部で膜厚を設定すれば中心部は膜厚が過剰となり不良要因となっている。
【０００７】
【課題を解決するための手段】
本発明は上記した従来の課題を解決するための具体的手段として、底面が半導体基板を所定位置として保持するスライダにより閉塞されたメルト槽中に溶媒と溶材とが混和されたメルト材を保持させ、該メルト材に温度勾配を与えることで前記基板上に溶材をヱピタキシャル成長させて成る半導体素子の製造方法において、前記製造方法は、前記半導体基板の中心とメルト槽の中心とが一致した位置を基準位置として、この基準位置を中心とする往復運動を前記メルト槽に与えることで行い、前記往復運動は、移動方向の寸法を前記半導体基板の外径の１．３倍以上としたメルト槽を、半導体基板外径に対してメルト槽の壁部が５mm以上の間隔を保つようにして、４．５mm/sec以下の速度で、且つ、成長過程中は全期間として行われることを特徴とする半導体素子の製造方法を提供することで課題を解決するものである。
【０００８】
【発明の実施の形態】
つぎに、本発明を図に示す実施形態に基づいて詳細に説明する。図１、図２に符号１で示すものは本発明に係る半導体製造装置であり、この半導体製造装置１は壁部２ａで仕切られ枡形の複数が集合した形状とされたメルト槽２と、半導体基板１０を収納するための凹部３ａが設けられたスライダ３と、蓋４とからなり、前記メルト槽２の底面はスライダ３が摺動自在な状態で閉止しているものである点は従来例のものと同様である。
【０００９】
また、メルト槽２の上面は従来例と同様に蓋４で閉止され、その上方にはヒータ５が設けられ、前記メルト槽２内に保持する溶媒６ａと溶材６ｂとから成るメルト液６に上面側（蓋４側）が高く底面側（スライダ３側）が低い温度勾配を与えるものである点も従来例のものと同様である。
【００１０】
ここで、本発明においては、前記メルト槽２は例えばクランク機構（図示せず）に接続されるロッド７により、メルト槽２の底面の所定位置に挿入が行なわれて固定されたスライダ３に対して、このスライダ３の挿入方向と同一方向で往復運動が可能なものとされている。
【００１１】
即ち、本発明の半導体製造装置１によれば、前記メルト槽２の底面に対して所定位置までスライダ３が挿入され固定が行なわれた後に、クランク機構などを駆動すれば、今度はロッド７によりメルト槽２側がスライダ３に対して所定範囲の往復運動を行うものと成るのである。
【００１２】
ここで、本発明における前記メルト槽２の内法αと、前記半導体基板１０の直径βと、前記ロッド７によりメルト槽２が往復運動を行なう距離γの相互関係について述べると、（メルト槽２の内法α）≧（半導体基板１０の直径β×１．３）であることが好ましく、また、（メルト槽２の内法α−（５mm×２））≧（往復運動を行なう距離γ）であることが好ましい。
【００１３】
ここで、（メルト槽２の内法α−（５mm×２））≧（往復運動を行なう距離γ）の項について補足説明を行なえば、前記メルト槽２内で上記の条件を満たす距離γの往復運動を何れの位置からでも行なえばよいというものでなく、メルト槽２の内法αから片側に少なくとも５mmを残す状態で往復運動を行うものとすることを表わすものである。
【００１４】
また、本発明においては、上記ロッド７によるメルト槽２の往復運動の速度も４．５mm／sec以下と規制するものであり、そして、メルト槽２に往復運動を行なわせる時間は、メルト槽２内でエピタキシャル成長が行なわれている全期間を通じて行なわれるものとされている。
【００１５】
ついで、上記の半導体製造装置１および方法によりエピタキシャル成長を行なうときの作用、効果について説明を行なう。先ず、メルト槽２の内法αを半導体基板１０の直径βの１．３倍以下とするときには、従来例でも説明したように壁部２ａの影響が強く表われ、例え本発明のようにメルト槽２が往復運動を行うものとした場合にも期待する作用、効果は得られないものとなる。
【００１６】
また、上記のように壁部２ａの近傍はメルト液６自体が高温となり過飽和度が低く、この部分ではエピタキシャル成長は生じにくい場所であり、即ち、半導体基板１０を壁部２ａの近傍５mm以内の範囲に近づけることはエピタキシャル成長の厚みの不均一性を助長させる要因となり、よって、本発明ではこの５mmの範囲に半導体基板１０が一部でも達することをなくしている。
【００１７】
さらに、本発明で前記メルト槽２を移動するときの速度を４．５mm／sec以下と規定するのは、メルト液６に流れの乱れなど過剰なストレスを与えないためであり、部分的に渦流などを生じると、その部分ではメルト液６中の溶材６ｂが溶媒６ａ中で結晶化してしまうものとなり、半導体基板１０上にエピタキシャル成長を行なうことがなくなるからである。
【００１８】
図３は上記の構成とした半導体製造装置１および方法により半導体基板１０上に形成されたエピタキシャル成長層１１（Ｐ層＋Ｎ層）を示すものであり、図４は前記エピタキシャル成長層１１の膜厚ｔ１を、従来法における膜厚ｔ２との比較で示すグラフであり、従来法によれば１枚の半導体基板１０上においてエピタキシャル成長層の膜厚ｔ２は中心部で約２４０μｍ、周縁部で約５０μｍと約１９０μｍの膜厚差を生じるものであった。
【００１９】
これに対して、本発明の半導体製造装置１および方法により半導体基板１０上に形成されたエピタキシャル成長層１１の膜厚ｔ１は約１４０〜１６０μｍの範囲であり、しかも、中心部も周縁部も膜厚ｔ１はほぼ均一であり、中心値を１５０μｍとして僅かに１０μｍのバラツキを生じているに過ぎない。
【００２０】
ここで、前記半導体基板１０が発光ダイオード（ＬＥＤ）チップ生産用であるときの例で説明する。先ず、エピタキシャル成長層１１の膜厚ｔ１が均一化したことで、１枚の半導体基板１０において得られる良品チップの数、即ち、歩留まりが８０％から９５％へと格段に向上した。
【００２１】
また、上記のようにエピタキシャル成長層１１の膜厚ｔ１が均一化したことで、１枚の半導体基板１０から得られるＬＥＤチップ間での発光波長のバラツキが４０％低減したばかりでなく、同一工程でエピタキシャル成長を行なった複数の半導体基板１０から得られるＬＥＤチップ間での発光波長のバラツキにおいては６５％の低減が可能となり品質が格段に向上した。
【００２２】
また、エピタキシャル成長層１１を形成するための工程時間については、従来例の方法が半導体基板１０の周縁近傍まで必要な膜厚のエピタキシャル成長層を得るために比較的に長い時間を要していたのに対し、本発明では前面が均一に成長するので、成長時間は約３０％短縮することが可能であった。
【００２３】
更にいえば、半導体基板１０上に過剰な厚さのエピタキシャル成長層１１が生じることがないものであるので、メルト槽２とスライダ３との間のクリアランスも必要最低限のものとして設定でき、例えばＰ層のエピタキシャル成長層１１を形成し、続いてＮ層のエピタキシャル成長層１１を形成する場合、Ｐ層用のメルト材６をＮ層用のメルト材６中に持ち込む量も減り、一層に均一なエピタキシャル成長層１１の形成が可能となるので、得られる半導体素子の性能向上にも有効である。
【００２４】
【発明の効果】
以上に説明したように本発明により、底面が半導体基板を所定位置として保持するスライダにより閉塞されたメルト槽中に溶媒と溶材とが混和されたメルト材を保持させ、該メルト材に温度勾配を与えることで前記基板上に溶材をヱピタキシャル成長させて成る半導体素子の製造方法において、前記製造方法は、前記半導体基板の中心とメルト槽の中心とが一致した位置を基準位置として、この基準位置を中心とする往復運動を前記メルト槽に与えることで行い、前記往復運動は、移動方向の寸法を前記半導体基板の外径の１．３倍以上としたメルト槽を、半導体基板外径に対してメルト槽の壁部が５mm以上の間隔を保つようにして、４．５mm/sec以下の速度で、且つ、成長過程中は全期間として行われることを特徴とする半導体素子の製造方法としたことで、１枚の半導体基板内においても、同一の生産ロットでエピタキシャル成長が行われる複数枚の半導体基板内においてもエピタキシャル成長層の膜厚が均一化し、例えば発光ダイオード用チップにおいては発光の中心波長のバラツキが減じて発光色が均一化するなど品質の向上に極めて優れた効果を奏するものである。
【００２５】
また、本発明により半導体基板上に均一な膜厚のエピタキシャル成長層が形成できるものとなったことで、製品歩留まりが向上すると共に成長時間も短縮し、もって、この種の半導体基板の生産性の向上と、コストダウンとに極めて優れた効果を奏するものとなる。
【図面の簡単な説明】
【図１】  本発明に係る半導体製造装置の実施形態を示す斜視図である。
【図２】  図１のＡ−Ａ線に沿う断面図である。
【図３】  本発明に係る製造方法および半導体製造装置により形成された半導体基板を示す断面図である。
【図４】  本発明に係る製造方法および半導体製造装置により形成されたエピタキシャル成長層の膜厚分布を従来例との比較で示すグラフである。
【図５】  従来例の半導体製造装置を示す斜視図である。
【図６】  図５のＢ−Ｂ線に沿う断面図である。
【符号の説明】
１……半導体製造装置
２……メルト槽
２ａ……壁部
３……スライダ
３ａ……凹部
４……蓋
５……ヒータ
６……メルト液
６ａ……溶媒
６ｂ……溶材
７……ロッド
１０……半導体基板
１１……エピタキシャル成長層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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