(57)【特許請求の範囲】
【請求項１】
上部電極が対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第１の容量と、
前記上部電極が出力ノードに結合され、さらに、対応するプリチャージＭＯＳＦＥＴを介して前記第１の電位供給点に結合される第２の容量と、該第２の容量の下部電極と第２の電位供給点との間に直列形態に設けられるゲートに前記第一の電位供給点の電位を受ける第１導電型の第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号を受ける第１導電型の第２のＭＯＳＦＥＴと、前記第２の容量の下部電極と入力ノードとの間に設けられるゲートに前記第一の電位供給点の電位を受ける第２導電型の第３のＭＯＳＦＥＴとを含む単位ブースト回路とを含み、
前記第２のＭＯＳＦＥＴは前記第２の電位供給点側に設けられ、
前記単位ブースト回路の前記入力ノードが前記第１の容量の上部電極に結合されてなり、
前記プリチャージＭＯＳＦＥＴのゲートは、第１の内部ノードに結合されるものであって、
上部電極が前記第１の内部ノードに結合される第４の容量と、
第１の電位供給点と前記第１の内部ノードとの間に設けられ前記第１の内部ノード側をアノードとする形でダイオード形態とされる所定数の第１導電型の第４のＭＯＳＦＥＴと、
第１の電位供給点と前記第１の内部ノードとの間に設けられ前記第１の電位供給点側をアノードとする形でダイオード形態とされる所定数の第１導電型の第５のＭＯＳＦＥＴと、
前記第１の電位供給点と前記第１の内部ノードとの間に設けられ、ゲートが前記第１の容量の上部電極に結合される第１導電型の第６のＭＯＳＦＥＴを含むものであることを特徴とする昇圧回路。
【請求項２】
請求項１記載の昇圧回路において、
前記第１の容量及び単位ブースト回路は、ゲート電圧昇圧回路を構成するものであって、
前記昇圧回路は、さらに、前記複数の単位ブースト回路と、上部電極が対応するプリチャージＭＯＳＦＥＴを介して前記第１の電位供給点に結合される第３の容量（Ｃ４）と、を含む内部電圧昇圧回路と、
前記第３の容量の上部電極と内部電圧供給点との間に設けられ、そのゲートに前記ゲート電圧昇圧回路の出力電圧を受ける第１導電型の出力トランスファＭＯＳＦＥＴとを含み、
前記第１のＭＯＳＦＥＴのゲートと、前記第３のＭＯＳＦＥＴのゲートとは、第１の電位供給点の電位を受けるものであることを特徴とする昇圧回路。
【請求項３】
請求項２記載の昇圧回路において、
前記内部電圧昇圧回路は、さらに、
前記入力ノードが前記第３の容量の上部電極又は前段回路の前記出力ノードに順次結合される形で実質直列結合されるｉ個の前記単位ブースト回路を含むものであって、
前記ゲート電圧昇圧回路は、
前記入力ノードが前記第１の容量の上部電極又は前段回路の前記出力ノードに順次結合される形で実質直列結合されるｉ＋１個の前記単位ブースト回路を含むものであることを特徴とする昇圧回路。
【請求項４】
請求項１記載の昇圧回路において、
前記第１の容量及び単位ブースト回路は内部電圧昇圧回路を構成するものであって、
前記昇圧回路は、さらに、
前記内部電圧供給点における内部電圧を高電位側動作電圧源とし、前記第２の電位を低電位側動作電圧源とし、かつ、第２の内部信号に従ってその出力信号を選択的に有効レべルとするレべルシフト回路と、
前記第２の容量の上部電極と内部電圧供給点との間に設けられ、ゲートに前記レべルシフト回路の出力信号を受ける第２導電型の出力トランスファＭＯＳＦＥＴとを含むものであることを特徴とする昇圧回路。
【請求項５】
請求項１記載の昇圧回路において、
前記第１の容量及び単位ブースト回路は内部電圧昇圧回路を構成するものであって、
前記昇圧回路は、さらに、
前記第２の容量の上部電極と内部電圧供給点との間に設けられ、前記第１の容量の上部電極側をアノードとする形でダイオード形態とされる第１導電型又は第２導電型の出力トランスファＭＯＳＦＥＴを含むものであることを特徴とする昇圧回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の昇圧回路において、
前記昇圧回路は、複数のバンクを具備するダイナミック型ＲＡＭに含まれ、かつ、前記バンクのそれぞれに対応して設けられるものであって、
前記内部電圧供給点における内部電圧は、前記バンクを構成するワード線の選択電位として用いられるものであることを特徴とする昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は昇圧回路に関し、例えば、ダイナミック型ＲＡＭ（ランダムアクセスメモリ）等に搭載されワード線選択電位を生成するＶＰＰ発生回路ならびにその供給効率及び信頼性の向上に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
直交して配置される複数のワード線及びビット線と、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）からなりワード線及びビット線の交点に格子配列される多数のダイナミック型メモリセルとを含むメモリアレイをその基本構成要素とするダイナミック型ＲＡＭ等のメモリ集積回路装置がある。これらのダイナミック型ＲＡＭ等では、ワード線の選択電位として、メモリセルに書き込まれる記憶データのハイレベルより少なくともアドレス選択ＭＯＳＦＥＴのしきい値電圧分以上高い電位の内部電圧ＶＰＰを用いることが多く、ダイナミック型ＲＡＭ等には、外部供給される電源電圧をもとに内部電圧ＶＰＰを生成するＶＰＰ発生回路が設けられる。
【０００３】
一方、近年における半導体集積回路の微細化・高集積化技術の進歩は著しく、ダイナミック型ＲＡＭ等もその恩恵を受けて大規模化・大容量化され、その動作電源は低電圧化される傾向にある。また、動作電源の低電圧化が進むダイナミック型ＲＡＭ等において、ワード線選択電位等となる内部電圧ＶＰＰを効率よく生成する一つの手段として、例えば電源電圧にプリチャージされた複数のブースト容量を選択的に直列接続し、電源電圧の数倍の電位を有する内部電圧を生成する昇圧回路が、例えば特開平５−１８９９７０号等に記載されている。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、複数のバンクを備え、かつ上記記載の昇圧回路をチャージポンプ回路として含むＶＰＰ発生回路を内蔵するダイナミック型ＲＡＭを開発しようとして、次のような問題点に気付いた。すなわち、このダイナミック型ＲＡＭのＶＰＰ発生回路を構成するチャージポンプ回路は、図１５に例示されるように、ｋ個の単位昇圧回路ＵＶＢ１〜ＵＶＢｋとを含み、これらの単位昇圧回路のそれぞれは、容量Ｃａ〜Ｃｄと、プリチャージ用のＮチャンネルＭＯＳＦＥＴＮａ〜Ｎｄと、インバータＶｂ〜Ｖｄとを含む。内部ノードｎａが内部ノードｎｖつまり電圧ＢよりＭＯＳＦＥＴＮｆのしきい値電圧分だけ高いハイレベルとされ、かつ内部ノードｎｂが電源電圧ＶＣＣのようなハイレベルとされるとき、容量Ｃａ〜Ｃｄの上部電極はほぼ電源電圧ＶＣＣにプリチャージされる。そして、内部ノードｎａが内部ノードｎｖよりＭＯＳＦＥＴＮｅのしきい値電圧分だけ低いロウレベルとされ、内部ノードｎｂが接地電位ＶＳＳのようなロウレベルとされると、容量Ｃａ〜Ｃｄは、インバータＶｂ〜ＶｄのＰチャンネルＭＯＳＦＥＴを介して直列結合され、内部ノードｎ１ｋには、
ＶＰＰ≒（ｋ＋１）×ＶＣＣ
なる高電位の内部電圧ＶＰＰが得られる。
【０００５】
ところが、上記チャージポンプ回路では、容量Ｃａ〜Ｃｄが直列結合されるとき、インバータＶｂ〜Ｖｄを構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート・ドレイン間にほぼ２×ＶＣＣないしｋ×ＶＣＣに相当する比較的大きな電圧が印加されるとともに、プリチャージ用のＭＯＳＦＥＴＮａ〜Ｎｄのドレイン・ソース間にもほぼＶＣＣ＋Ｖｔｈないしｋ×ＶＣＣ＋Ｖｔｈなる比較的大きな電圧が印加される。この結果、ダイナミック型ＲＡＭの微細化・高集積化が進むにしたがって、これらのＭＯＳＦＥＴが耐圧破壊するおそれがあり、これによってダイナミック型ＲＡＭの信頼性が低下する。また、これに対処しようとして、チャージポンプ回路に設けられる単位昇圧回路の段数を減らした場合、内部電圧ＶＰＰの供給効率が低下し、ワード線選択電位が不充分となる。
【０００６】
この発明の目的は、ダイナミック型ＲＡＭ等のワード線選択電位を生成するＶＰＰ発生回路の供給効率を高め、その信頼性を高めることにある。
【０００７】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ダイナミック型ＲＡＭ等に内蔵されワード線の選択電位を生成するＶＰＰ発生回路等の昇圧回路を、その一方の電極が対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第１の容量と、その一方の電極が第１のノードに結合されさらに対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第２の容量，該第２の容量の他方の電極と第２の電位供給点との間に直列形態に設けられそのゲートに第３の電位を受けるＮチャンネル型の第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号を受けるＮチャンネル型の第２のＭＯＳＦＥＴ，ならびに第２の容量の他方の電極と第２のノードとの間に設けられそのゲートに第３の電位を受けるＰチャンネル型の第３のＭＯＳＦＥＴとをそれぞれ含み、その第２のノードが第１の容量の一方の電極又は前段回路の第１のノードに順次結合される形で実質直列結合される１段又は複数段の単位ブースト回路とを含む内部電圧昇圧回路もとに構成するとともに、この内部電圧昇圧回路を構成する各単位ブースト回路の第１及び第３のＭＯＳＦＥＴのゲートに、第１の電源電圧電位あるいは前段の単位ブースト回路の第１のノードにおける電位を第３の電位として供給する。
【０００９】
これにより、所望の高電位とされる内部電圧を容易に生成することができ、ＶＰＰ発生回路等の昇圧回路の供給効率を高めることができるとともに、第１及び第３のＭＯＳＦＥＴのゲート・ドレイン間に印加される電圧を小さくして、その耐圧破壊を防止し、昇圧回路の信頼性を高めることができる。
【００１０】
また、内部電圧昇圧回路の出力端子と内部電圧供給点との間に、Ｐチャンネル型又はＮチャンネル型の出力トランスファＭＯＳＦＥＴを設け、この出力トランスファＭＯＳＦＥＴのゲートに、内部電圧昇圧回路と同様な構成とされ１段多い単位ブースト回路を含むゲート電圧昇圧回路の出力電圧を供給する。
【００１１】
これにより、内部電圧昇圧回路により生成された高電位が出力トランスファＭＯＳＦＥＴのしきい値電圧によって低下されるのを防止し、ＶＰＰ発生回路等の昇圧回路の供給効率をさらに高めることができる。
【００１２】
さらに、第１の電源電圧供給点と上記プリチャージＭＯＳＦＥＴのゲートが共通結合されブースト容量が結合される第１の内部ノードとの間に、上記内部電圧昇圧回路又はゲート電圧昇圧回路の出力電圧を受けるＮチャンネル型の第６のＭＯＳＦＥＴを設ける。
【００１３】
これにより、電源バンプ等により第１の内部ノードの電位が不特定となるのを防止し、昇圧回路の動作を安定化して、昇圧回路ひいてはこれを含むダイナミック型ＲＡＭ等の信頼性をさらに高めることができる。
【００１４】
【発明の実施の形態】
図１には、この発明が適用されたＶＰＰ発生回路ＶＰＰＧ（昇圧回路）を含むダイナミック型ＲＡＭの一実施例のブロック図が示されている。同図により、まずこの実施例のダイナミック型ＲＡＭならびにこれに含まれるＶＰＰ発生回路ＶＰＰＧの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１５】
図１において、この実施例のダイナミック型ＲＡＭは、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３と、これらのバンクに共通に設けられるインターフェイス回路ＩＦとを備える。このうち、インターフェイス回路ＩＦは、外部のアクセス装置との間で図示されない起動制御信号，アドレス信号ならびに入力データ及び出力データ等を授受し、ダイナミック型ＲＡＭの各部を制御する。
【００１６】
バンクＢＡＮＫ０〜ＢＡＮＫ３は、メモリアレイＡＲＹ０〜ＡＲＹ３と、各メモリアレイの両側に配置される一対のセンスアンプＳＡとをそれぞれ含む。ダイナミック型ＲＡＭはいわゆるデペンド型とされ、両端に配置された２個を除くセンスアンプＳＡは、その両側のバンクによりそれぞれ共有される。
【００１７】
バンクＢＡＮＫ０〜ＢＡＮＫ３の下端には、共通のカラムアドレスデコーダＣＤが設けられ、各バンクの左側には、ロウアドレスデコーダＲＤ０〜ＲＤ３ならびにバンクコントローラＢＣ０〜ＢＣ３がそれぞれ設けられる。このうち、カラムアドレスデコーダＣＤには、インターフェイス回路ＩＦから所定ビットのカラムアドレス信号ＣＡが供給される。また、ロウアドレスデコーダＲＤ０〜ＲＤ３には、インターフェイス回路ＩＦから所定ビットのロウアドレス信号ＲＡが供給されるとともに、後述するＶＰＰ発生回路ＶＰＰＧから内部電圧ＶＰＰが供給される。さらに、バンクコントローラＢＣ０〜ＢＣ３には、インターフェイス回路ＩＦから所定ビットのロウバンクアドレス信号ＲＢＡ及びカラムバンクアドレス信号ＣＢＡが供給されるとともに、その出力信号の一部は、ロウバンク選択信号ＢＲ０〜ＢＲ３としてＶＰＰ発生回路ＶＰＰＧに供給される。
【００１８】
カラムアドレスデコーダＣＤは、ダイナミック型ＲＡＭがカラムサイクルとされるとき、インターフェイス回路ＩＦから供給されるカラムアドレス信号ＣＡをデコードして、バンクＢＡＮＫ０〜ＢＡＮＫ３のセンスアンプＳＡに対するビット線選択信号の対応するビットを択一的に有効レベルとする。また、バンクＢＡＮＫ０〜ＢＡＮＫ３のロウアドレスデコーダＲＤは、ダイナミック型ＲＡＭがロウサイクルとされるとき、インターフェイス回路ＩＦから供給されるロウアドレス信号ＲＡをデコードして、メモリアレイＡＲＹ０〜ＡＲＹ３の対応するワード線を択一的に内部電圧ＶＰＰのような選択レベルとする。
【００１９】
一方、バンクコントローラＢＣ０〜ＢＣ３は、ダイナミック型ＲＡＭがカラムサイクル又はロウサイクルとされるとき、インターフェイス回路ＩＦから供給されるロウバンクアドレス信号ＲＢＡ又はカラムバンクアドレス信号ＣＢＡをデコードして、ロウバンク選択信号ＢＲ０〜ＢＲ３等の制御信号を選択的に形成し、バンクＢＡＮＫ０〜ＢＡＮＫ３の動作を制御する。バンクコントローラＢＣ０〜ＢＣ３は、センスアンプＳＡのシェアドＭＯＳＦＥＴを選択的にオン状態とするためのシェアド制御信号を選択的に形成するが、このシェアド制御信号の有効レベルは、ワード線の選択電位と同じ内部電圧ＶＰＰとされる。
【００２０】
なお、この実施例において、バンクＢＡＮＫ０〜ＢＡＮＫ３を構成するメモリアレイＡＲＹ０〜ＡＲＹ３は、実際にはその直接周辺回路を含めて複数のサブメモリアレイに分割され、各メモリアレイを構成するワード線は、実際にはメインワード線及びサブワード線として階層化されるが、これらのことについては本発明と直線関係ないため、簡素化して示し、詳細な説明も割愛する。
【００２１】
この実施例のダイナミック型ＲＡＭは、さらに、外部から供給される電源電圧ＶＣＣをもとに、上記ワード線の選択電位やシェアド制御信号の有効レベルとなる内部電圧ＶＰＰを生成するＶＰＰ発生回路ＶＰＰＧを備える。このＶＰＰ発生回路ＶＰＰＧは、特に制限されないが、バンクＢＡＮＫ０〜ＢＡＮＫ３に共通に設けられるそれぞれ１個のレベルセンサＬＳ及び発振回路ＯＳＣと、バンクＢＡＮＫ０〜ＢＡＮＫ３に対応して設けられるそれぞれ４個のワンショットパルス発生回路ＯＰ０〜ＯＰ３，パルス合成回路ＡＤＤ０〜ＡＤＤ３ならびにチャージポンプ回路ＰＣ０〜ＰＣ３とを含む。このうち、レベルセンサＬＳの非反転入力端子＋には、所定の参照電圧ＶＲが供給され、その反転入力端子−には、ＶＰＰ発生回路ＶＰＰＧの出力電圧つまり内部電圧ＶＰＰが供給される。レベルセンサＬＳの出力信号ＡＣＴは、発振回路ＯＳＣに供給される。
【００２２】
一方、ワンショットパルス発生回路ＯＰ０〜ＯＰ３には、バンクＢＡＮＫ０〜ＢＡＮＫ３のバンクコントローラＢＣ０〜ＢＣ３から対応するロウバンク選択信号ＢＲ０〜ＢＲ３がそれぞれ供給される。また、パルス合成回路ＡＤＤ０〜ＡＤＤ３の一方の入力端子には、発振回路ＯＳＣからその出力信号つまりパルス信号ＰＳが共通に供給され、その他方の入力端子には、対応するワンショットパルス発生回路ＯＰ０〜ＯＰ３の出力信号ＯＰＯ０〜ＯＰＯ３がそれぞれ供給される。さらに、チャージポンプ回路ＰＣ０〜ＰＣ３の一方の入力端子には、所定の内部制御信号ＤＥＴが共通に供給され、その他方の入力端子には、対応するパルス合成回路ＡＤＤ０〜ＡＤＤ３の出力信号つまりチャージポンプ制御信号ＰＣＣ０〜ＰＣＣ３がそれぞれ供給される。チャージポンプ回路ＰＣ０〜ＰＣ３の出力端子は共通結合され、その電位は内部電圧ＶＰＰとなる。
【００２３】
ＶＰＰ発生回路ＶＰＰＧのレベルセンサＬＳは、参照電圧ＶＲをもとに内部電圧ＶＰＰの電位をセンスし、内部電圧ＶＰＰの電位が所定電位に達しないときその出力信号ＡＣＴを選択的にハイレベルとする。また、発振回路ＯＳＣは、レベルセンサＬＳの出力信号ＡＣＴのハイレベルを受けて選択的に動作状態となり、所定の周波数を有するパルス信号ＰＳを選択的に生成する。
【００２４】
一方、ワンショットパルス発生回路ＯＰ０〜ＯＰ３は、バンクＢＡＮＫ０〜ＢＡＮＫ３の対応するバンクコントローラＢＣ０〜ＢＣ３から供給されるロウバンク選択信号ＢＲ０〜ＢＲ３のハイレベルへの立ち上がり及びロウレベルへの立ち下がりを起点として、所定のパルス幅を有するワンショットパルス信号ＯＰＯ０〜ＯＰＯ３をそれぞれ生成する。また、パルス合成回路ＡＤＤ０〜ＡＤＤ３は、発振回路ＯＳＣから供給されるパルス信号ＰＳならびに対応するワンショットパルス発生回路ＯＰ０〜ＯＰ３から供給されるワンショットパルス信号ＯＰＯ０〜ＯＰＯ３をもとにその出力信号つまりチャージポンプ制御信号ＰＣＣ０〜ＰＣＣ３を選択的に形成し、対応するチャージポンプ回路ＰＣ０〜ＰＣ３に供給する。さらに、チャージポンプ回路ＰＣ０〜ＰＣ３は、内部制御信号ＤＥＴならびに対応するチャージポンプ制御信号ＰＣＣ０〜ＰＣＣ３がともにロウレベルとされることで選択的に動作状態となり、所定の内部電圧ＶＰＰを生成する。
【００２５】
なお、ＶＰＰ発生回路ＶＰＰＧならびにこれを構成するレベルセンサＬＳ，発振回路ＯＳＣ，ワンショットパルス発生回路ＯＰ０〜ＯＰ３，パルス合成回路ＡＤＤ０〜ＡＤＤ３ならびにチャージポンプ回路ＰＣ０〜ＰＣ３の具体的構成及び動作ならびにその特徴については、後で詳細に説明する。
【００２６】
図２には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるワンショットパルス発生回路ＯＰ０の一実施例の回路図が示されている。同図をもとに、この実施例のＶＰＰ発生回路ＶＰＰＧに含まれるワンショットパルス発生回路ＯＰ０の具体的構成及び動作について説明する。なお、以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型（第２導電型）であって、矢印の付されないＮチャンネル型（第１導電型）のＭＯＳＦＥＴと区別して示される。また、ワンショットパルス発生回路ＯＰ１〜ＯＰ３は、図２のワンショットパルス発生回路ＯＰ０と同一構成とされるため、これに関する以下の説明から類推されたい。
【００２７】
図２において、ワンショットパルス発生回路ＯＰ０は、特に制限されないが、反転出力端子を有する排他的論理和回路ＥＯ１と、合計５個のインバータＶ１〜Ｖ５と、インバータＶ１〜Ｖ４とともに遅延回路を構成する抵抗Ｒ１〜Ｒ４ならびに容量Ｃ１１〜Ｃ１４とを含む。排他的論理和回路ＥＯ１の一方の入力端子には、対応するバンクＢＡＮＫ０のバンクコントローラＢＣ０からインバータＶ５を介してロウバンク選択信号ＢＲ０が供給され、その他方の入力端子には、ロウバンク選択信号ＢＲ０の上記遅延回路による遅延信号が供給される。排他的論理和回路ＥＯ１の反転出力信号は、ワンショットパルス信号ＯＰＯ０として、後段の対応するパルス合成回路ＡＤＤ０の一方の入力端子に供給される。
【００２８】
言うまでもなく、排他的論理和回路ＥＯ１の反転出力信号は、その一方及び他方の入力端子に供給される信号が異なる論理レベルとされるとき、選択的にロウレベルとされる。したがって、排他的論理和回路ＥＯ１の反転出力信号つまりワンショットパルス信号ＯＰＯ０は、ロウバンク選択信号ＢＲ０がハイレベルとされてからその上記遅延回路による遅延信号がハイレベルとされるまでの間、ならびにロウバンク選択信号ＢＲ０がロウレベルとされてからその遅延信号がロウレベルとされるまでの間、選択的にハイレベルとされるものとなる。
【００２９】
後述するように、ワンショットパルス信号ＯＰＯ０は、対応するパルス合成回路ＡＤＤ０を介してチャージポンプ回路ＰＣ０に供給され、そのハイレベルを受けてチャージポンプ回路ＰＣ０による単発的な昇圧動作が行われる。また、ワンショットパルス信号ＯＰＯ０は、上記のように、ロウバンク選択信号ＢＲ０がハイレベルに変化され又はロウレベルに変化されたのを受けて所定期間だけハイレベルとされるが、このロウバンク選択信号ＢＲ０のハイレベルの変化は、その直後にバンクＢＡＮＫ０のメモリアレイＡＲＹ０において指定されたワード線が択一的に選択レベルとされることを示し、ロウバンク選択信号ＢＲ０のロウレベルへの変化は、その直後に内部電圧ＶＰＰを選択レベルとして併用するシェアドＭＯＳＦＥＴがオン状態とされることを示している。このように、内部電圧ＶＰＰに対する負荷が大きくなる時点でチャージポンプ回路ＰＣ０による単発的な昇圧動作を選択的に行わせることで、内部電圧ＶＰＰとしての電流供給能力を一時的に大きくし、その電位変動を抑制することができる。
【００３０】
図３には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるレベルセンサＬＳの一実施例の回路図が示されている。同図をもとに、この実施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるレベルセンサＬＳの具体的構成及び動作について説明する。
【００３１】
図３において、レベルセンサＬＳは、特に制限されないが、その反転入力端子−と接地電位ＶＳＳ（第２の電源電圧）との間に直列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ１及びＰ２ならびにＮチャンネルＭＯＳＦＥＴＮ１と、一対のＮチャンネルＭＯＳＦＥＴＮ２及びＮ３を中心とする差動回路とを含む。このうち、ＭＯＳＦＥＴＰ１は、そのゲート及びドレインが共通結合されることで、反転入力端子−側をそのアノードとすべくダイオード形態とされ、ＭＯＳＦＥＴＮ１は、やはりそのゲート及びドレインが共通結合されることで、反転入力端子−側をそのアノードとすべくダイオード形態とされる。ＭＯＳＦＥＴＰ２のゲートは、レベルセンサＬＳの非反転入力端子＋に結合される。
【００３２】
ＭＯＳＦＥＴＰ１のソースつまりレベルセンサＬＳの反転入力端子−には、前述のように、内部電圧ＶＰＰが供給され、ＭＯＳＦＥＴＰ２のゲートつまりレベルセンサＬＳの非反転入力端子＋には所定の参照電圧ＶＲが供給される。なお、参照電圧ＶＲは内部電圧ＶＤＬとされるが、この内部電圧ＶＤＬは、前記センスアンプＳＡの高電位側動作電源とされるものであって、その電位は例えば＋１．８Ｖ（ボルト）のような比較的低い電位とされる。内部電圧ＶＤＬの電位が、メモリセルに対する書き込みハイレベルとなることは言うまでもない。
【００３３】
次に、差動回路を構成するＭＯＳＦＥＴＮ２及びＮ３のドレインは、カレントミラー形態とされるＰチャンネル型の負荷ＭＯＳＦＥＴＰ３及びＰ４を介して電源電圧ＶＣＣ（第１の電源電圧）に結合され、その共通結合されたソースは、そのゲートに電源電圧ＶＣＣを受けるＮチャンネルＭＯＳＦＥＴＮ４を介して接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＮ２のゲートは、ＭＯＳＦＥＴＰ２及びＮ１の共通結合されたドレインに結合され、ＭＯＳＦＥＴＮ３のゲートは、レベルセンサＬＳの非反転入力端子＋に結合される。ＭＯＳＦＥＴＰ４及びＮ３の共通結合されたドレインにおける電位は、インバータＶ６を経た後、レベルセンサＬＳの出力信号ＡＣＴとして発振回路ＯＳＣに供給される。なお、電源電圧ＶＣＣは、特に制限されないが、＋２．５Ｖの正電位とされる。
【００３４】
内部電圧ＶＰＰが所定電位、つまり内部電圧ＶＤＬにＭＯＳＦＥＴＰ１及びＰ２のしきい値電圧を加えた電位すなわちＶＤＬ＋２Ｖｔｈｐ（以下、１個のＰチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈｐとして表す）より高い電位にあるとき、レベルセンサＬＳでは、ＭＯＳＦＥＴＰ１及びＰ２がオン状態となり、差動回路を構成するＭＯＳＦＥＴＮ２のゲート電位は、内部電圧ＶＤＬより高いハイレベルとなる。このため、差動回路のＭＯＳＦＥＴＮ２がオン状態となり、ＭＯＳＦＥＴＮ３はオフ状態となって、レベルセンサＬＳの出力信号ＡＣＴは接地電位ＶＳＳのようなロウレベルとされる。
【００３５】
一方、内部電圧ＶＰＰの電位が低下し、上記所定電位つまりＶＤＬ＋２Ｖｔｈｐより低くなると、レベルセンサＬＳのＭＯＳＦＥＴＰ１及びＰ２がオフ状態となり、ＭＯＳＦＥＴＮ２のゲート電位は内部電圧ＶＤＬより低いロウレベルとなる。このため、差動回路のＭＯＳＦＥＴＮ２はオフ状態となり、代わりにＭＯＳＦＥＴＮ３がオン状態となって、レベルセンサＬＳの出力信号ＡＣＴは電源電圧ＶＣＣのようなハイレベルとされる。
【００３６】
後述するように、レベルセンサＬＳの出力信号ＡＣＴは発振回路ＯＳＣに供給され、発振回路ＯＳＣは、そのハイレベルを受けて選択的に発振動作を行う。また、発振回路ＯＳＣの出力信号つまりパルス信号ＰＳは、対応するパルス合成回路ＡＤＤ０を介してチャージポンプ回路ＰＣ０に供給され、そのハイレベルへの繰り返し変化を受けてチャージポンプ回路ＰＣ０による連続的な昇圧動作が行われる。これにより、内部電圧ＶＰＰの電位は上昇するが、その電位が上記所定電位つまりＶＤＬ＋２Ｖｔｈｐに達すると、レベルセンサＬＳの出力信号ＡＣＴがロウレベルとされ、これを受けて発振回路ＯＳＣ及びチャージポンプ回路ＰＣ０の動作が停止される。この結果、内部電圧ＶＰＰは、その中心電位が上記所定電位つまりＶＤＬ＋２Ｖｔｈｐとなるべく制御されるものとなる。
【００３７】
なお、この実施例において、レベルセンサＬＳを構成するＰチャンネルＭＯＳＦＥＴＰ６及びＰ７のしきい値電圧Ｖｔｈｐは、特に制限されないが、例えば０．８Ｖとされ、内部電圧ＶＰＰの中心電位は、例えば＋３．４Ｖとされる。この電位は、センスアンプＳＡの高電位側動作電源となる内部電圧ＶＤＬの電位、例えば＋１．８ＶにメモリアレイＡＲＹ０〜ＡＲＹ３のメモリセルを構成するアドレス選択ＭＯＳＦＥＴのしきい値電圧を加えた電位より充分に高い電位とされ、メモリセルへのハイレベル書き込みが確実に行われるものとなる。
【００３８】
図４には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれる発振回路ＯＳＣの一実施例の回路図が示されている。同図をもとに、この実施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれる発振回路ＯＳＣの具体的構成及び動作について説明する。
【００３９】
図４において、発振回路ＯＳＣは、特に制限されないが、ＰチャンネルＭＯＳＦＥＴＰ６及びＰ７ならびにＮチャンネルＭＯＳＦＥＴＮ５及びＮ６からなるクロックドインバータと、ＭＯＳＦＥＴＰ６及びＰ７と並列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ５とを含む。このうち、ＭＯＳＦＥＴＰ５及びＮ５のゲートには、上記レベルセンサＬＳの出力信号ＡＣＴが共通に供給され、ＭＯＳＦＥＴＰ６及びＮ６の共通結合されたゲートは、後述するインバータＶＡの出力端子に結合される。また、ＭＯＳＦＥＴＰ５及びＰ７ならびにＮ５の共通結合されたドレインは、それぞれ４個の抵抗Ｒ５〜Ｒ８，容量Ｃ１５〜Ｃ１８ならびにインバータＶ７〜ＶＡからなる遅延回路を経た後、上記ＭＯＳＦＥＴＰ６及びＮ６のゲートに結合される。遅延回路を構成する最終段のインバータＶＡの出力信号は、インバータＶＢを経た後、発振回路ＯＳＣの出力信号つまりパルス信号ＰＳとして後段のパルス合成回路ＡＤＤ０〜ＡＤＤ３に供給される。
【００４０】
内部電圧ＶＰＰの電位が上記所定の電位に達し、レベルセンサＬＳの出力信号ＡＣＴがロウレベルとされるとき、発振回路ＯＳＣでは、ＭＯＳＦＥＴＰ５がオン状態となり、ＭＯＳＦＥＴＮ５はオフ状態となる。このため、ＭＯＳＦＥＴＰ６及びＰ７ならびにＮ５及びＮ６からなるクロックドインバータはいわゆる非伝達状態となり、その出力端子はＭＯＳＦＥＴＰ５を介して電源電圧ＶＣＣのようなハイレベルに固定される。したがって、インバータＶＡの出力信号がハイレベルとなり、インバータＶＢの出力信号つまりパルス信号ＰＳが接地電位ＶＳＳのようなロウレベルに固定される。また、インバータＶＡの出力信号のハイレベルは、クロックドインバータを構成するＭＯＳＦＥＴＰ６及びＮ６のゲートに伝達されるため、クロックドインバータは、ＭＯＳＦＥＴＰ６及びＮ５をオフ状態としＭＯＳＦＥＴＮ６をオン状態とする形で非伝達状態となる。
【００４１】
次に、内部電圧ＶＰＰの電位が上記所定電位より低くなり、レベルセンサＬＳの出力信号ＡＣＴがハイレベルとされると、発振回路ＯＳＣでは、ＭＯＳＦＥＴＰ５がオフ状態となり、ＭＯＳＦＥＴＮ５がオン状態となる。このため、ＭＯＳＦＥＴＰ６及びＰ７ならびにＮ５及びＮ６からなるクロックドインバータは伝達状態となり、まずその出力端子が接地電位ＶＳＳのようなロウレベルとされる。また、伝達状態にあるクロックドインバータは、４個のインバータＶ７〜ＶＡとともにリング状に結合されて一つのリングオシレータを構成し、発振動作を開始する。この結果、発振回路ＯＳＣの出力信号つまりパルス信号ＰＳは、上記遅延回路の遅延時間に対応した周期を有する連続的なパルス信号となり、これを受けてチャージポンプ回路ＰＣ０の連続的な昇圧動作が行われる。
【００４２】
図５には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるパルス合成回路ＡＤＤ０の一実施例の回路図が示されている。同図をもとに、この実施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるパルス合成回路ＡＤＤ０の具体的構成及び動作について説明する。なお、パルス合成回路ＡＤＤ１〜ＡＤＤ３は、パルス合成回路ＡＤＤ０と同一構成とされるため、パルス合成回路ＡＤＤ０に関する以下の説明から類推されたい。
【００４３】
図５において、パルス合成回路ＡＤＤ０は、特に制限されないが、ノア（ＮＯＲ）ゲートＮＯ１を含む。ノアゲートＮＯ１の一方の入力端子には、対応する前記ワンショットパルス発生回路ＯＰ０からその出力信号つまりワンショットパルス信号ＯＰＯ０が供給され、その他方の入力端子には、発振回路ＯＳＣからその出力信号つまりパルス信号ＰＳが供給される。ノアゲートＮＯ１の出力信号は、パルス合成回路ＡＤＤ０の出力信号つまりチャージポンプ制御信号ＰＣＣ０として対応するチャージポンプ回路ＰＣ０に供給される。
【００４４】
前述のように、ワンショットパルス発生回路ＯＰ０の出力信号つまりワンショットパルス信号ＯＰＯ０は、通常ロウレベルとされ、対応するバンクＢＡＮＫ０のバンクコントローラＢＣ０から供給されるロウバンク選択信号ＢＲ０がハイレベル又はロウレベルに変化されるとき所定の期間だけ一時的にハイレベルとされる。また、発振回路ＯＳＣの出力信号つまりパルス信号ＰＳは、通常つまり発振回路ＯＳＣが非動作状態とされるときロウレベルとされ、発振回路ＯＳＣが動作状態とされると所定の周期をもって繰り返しハイレベルとされる。この結果、パルス合成回路ＡＤＤ０の出力信号つまりチャージポンプ制御信号ＰＣＣ０は、通常つまりワンショットパルス信号ＯＰＯ０及びパルス信号ＰＳがともにロウレベルとされるとき電源電圧ＶＣＣのようなハイレベルとされ、そのいずれかがハイレベルとされると接地電位ＶＳＳのようなロウレベルとされる。
【００４５】
図６には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の第１の実施例の回路図が示され、図７には、その一実施例の信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の具体的構成及び動作ならびにその特徴について説明する。なお、チャージポンプ回路ＰＣ１〜ＰＣ３は、図６及び図７のチャージポンプ回路ＰＣ０と同一構成とされるため、これに関する以下の説明から類推されたい。
【００４６】
図６において、チャージポンプ回路ＰＣ０は、特に制限されないが、その一方の入力端子に内部制御信号ＤＥＴを受け、その他方の入力端子にパルス合成回路ＡＤＤ０の出力信号つまりチャージポンプ制御信号ＰＣＣ０を受けるノアゲートＮＯ２を含む。ノアゲートＮＯ２の出力信号つまり内部ノードｎ１における内部信号ｎ１は、ノアゲートＮＯ３及びＮＯ４の一方の入力端子に供給されるとともに、インバータＶＤ及びＶＥからなる遅延回路を介して上記ノアゲートＮＯ３の他方の入力端子に供給される。また、内部信号ｎ１のインバータＶＣによる反転信号つまり内部ノードｎ２における内部信号ｎ２（第１の内部信号）は、単位ブースト回路ＵＢ１を構成するＮチャンネルＭＯＳＦＥＴＮＡ１（第２のＭＯＳＦＥＴ。以下、各単位ブースト回路のＭＯＳＦＥＴＮＡ１〜ＮＡｊは第２のＭＯＳＦＥＴとなる）のゲートに供給されるとともに、ノアゲートＮＯ５の一方の入力端子に供給される。ノアゲートＮＯ４の他方の入力端子には、ノアゲートＮＯ３の出力信号のインバータＶＦ〜ＶＨによる反転遅延信号つまり内部ノードｎ３における内部信号ｎ３が供給され、ノアゲートＮＯ５の他方の入力端子には、そのインバータＶＦ，ＶＧ，ＶＩならびにＶＪによる遅延信号つまり内部ノードｎ４における内部信号ｎ４が供給される。
【００４７】
内部信号ｎ３は、さらに、実質的な内部電圧昇圧回路を構成する容量Ｃ４（第３の容量）の他方の電極つまり下部電極に供給される。また、ノアゲートＮＯ４の出力信号つまり内部ノードｎ５における内部信号ｎ５は、容量Ｃ１（第４の容量）の他方の電極つまり下部電極に供給され、ノアゲートＮＯ５の出力信号つまり内部ノードｎ６における内部信号ｎ６は、容量Ｃ２（第１の容量）の他方の電極つまり下部電極に供給される。
【００４８】
単位ブースト回路ＵＢ１のＭＯＳＦＥＴＮＡ１のドレインは、ＮチャンネルＭＯＳＦＥＴＮ９１（第１のＭＯＳＦＥＴ。以下、各単位ブースト回路のＭＯＳＦＥＴＮ９１〜Ｎ９ｊは第１のＭＯＳＦＥＴとなる）を介して容量Ｃ３１（第２の容量。以下、各単位ブースト回路の容量Ｃ３１〜Ｃ３ｊは第２の容量となる）の他方の電極つまり下部電極に結合され、そのソースは、第２の電位供給点つまり接地電位ＶＳＳ（第２の電源電圧供給点）に結合される。容量Ｃ３１の下部電極は、さらにＰチャンネル型のトランスファＭＯＳＦＥＴＰ８１（第３のＭＯＳＦＥＴ。以下、各単位ブースト回路のＭＯＳＦＥＴＰ８１〜Ｐ８ｊは第３のＭＯＳＦＥＴとなる）を介して第２のノードに結合され、容量Ｃ２の一方の電極つまり上部電極に結合されるとともに、ＮチャンネルＭＯＳＦＥＴＮ８（第６のＭＯＳＦＥＴ）のゲートに結合される。ＭＯＳＦＥＴＰ８１及びＮ９１のゲートには、第１の電位つまり電源電圧ＶＣＣが共通に供給される。また、ＭＯＳＦＥＴＰ８１の基板部は、そのソースつまり容量Ｃ２の上部電極に結合される。
【００４９】
容量Ｃ１の一方の電極つまり上部電極は、内部ノードｂ１（第１の内部ノード）に結合される。また、容量Ｃ２の上部電極は、そのゲートが内部ノードｂ１に結合されるＮチャンネル型のプリチャージＭＯＳＦＥＴＮＢを介して第１の電位供給点つまり電源電圧ＶＣＣ（第１の電源電圧供給点）に結合される。さらに、単位ブースト回路ＵＢ１の容量Ｃ３１の一方の電極つまり上部電極は、単位ブースト回路ＵＢ１の第１のノードに結合された後、そのゲートが内部ノードｂ１に結合されるＮチャンネル型のプリチャージＭＯＳＦＥＴＮＣを介して電源電圧ＶＣＣに結合されるとともに、内部ノードｂ３つまりＮチャンネル型の出力トランスファＭＯＳＦＥＴＮＬのゲートに結合される。容量Ｃ４の上部電極つまり内部ノードｂ２は、そのゲートが内部ノードｂ１に結合されるＮチャンネル型のプリチャージＭＯＳＦＥＴＮＧを介して電源電圧ＶＣＣに結合されるとともに、出力トランスファＭＯＳＦＥＴＮＬを介してチャージポンプ回路ＰＣ０の出力端子つまり内部電圧供給点ＶＰＰに結合される。
【００５０】
内部ノードｂ１は、さらに、電源電圧ＶＣＣ側をアノードとする形でダイオード形態とされるＮチャンネルＭＯＳＦＥＴＮ７（第５のＭＯＳＦＥＴ）と、そのゲートが容量Ｃ２の上部電極に結合される上記ＭＯＳＦＥＴＮ８と、内部ノードｂ１側をアノードとする形でそれぞれダイオード形態とされる３個のＮチャンネルＭＯＳＦＥＴＮＤ〜ＮＦ（第４のＭＯＳＦＥＴ）とを介して電源電圧ＶＣＣに結合される。また、内部ノードｂ２は、さらに、電源電圧ＶＣＣ側をアノードとする形でダイオード形態とされるＮチャンネルＭＯＳＦＥＴＮＨと、内部ノードｂ２側をアノードとする形でそれぞれダイオード形態とされる３個のＮチャンネルＭＯＳＦＥＴＮＩ〜ＮＫとを介して電源電圧ＶＣＣに結合される。内部電圧供給点ＶＰＰは、電源電圧ＶＣＣ側をそのアノードとする形でダイオード形態とされるＮチャンネルＭＯＳＦＥＴＮＭを介して電源電圧ＶＣＣに結合されるとともに、所定の平滑容量Ｃ５を介して接地電位ＶＳＳに結合される。
【００５１】
ここで、内部制御信号ＤＥＴは、図７に示されるように、通常接地電位ＶＳＳのようなロウレベルに固定され、例えばチャージポンプ回路ＰＣ０を含むＶＰＰ発生回路ＶＰＰＧの動作を試験的に停止したい場合等に選択的に電源電圧ＶＣＣのようなハイレベルとされる。また、チャージポンプ制御信号ＰＣＣ０は、前述のように、通常電源電圧ＶＣＣのようなハイレベルとされ、所定の条件で選択的に接地電位ＶＳＳのようなロウレベルとされる。
【００５２】
内部制御信号ＤＥＴ又はチャージポンプ制御信号ＰＣＣ０のいずれかがハイレベルとされるとき、チャージポンプ回路ＰＣ０では、ノアゲートＮＯ２の出力信号つまり内部信号ｎ１が接地電位ＶＳＳのようなロウレベルとされ、そのインバータＶＣによる反転信号つまり内部信号ｎ２は電源電圧ＶＣＣのようなハイレベルとされる。また、内部信号ｎ１及びそのインバータＶＤ及びＶＥによる遅延信号のロウレベルを受けてノアゲートＮＯ３の出力信号が電源電圧ＶＣＣのようなハイレベルとされるため、内部信号ｎ３が第２の電位つまり接地電位ＶＳＳのようなロウレベルとされ、内部信号ｎ４は電源電圧ＶＣＣのようなハイレベルとされる。ノアゲートＮＯ４の出力信号つまり内部信号ｎ５は、内部信号ｎ１及びｎ３がともにロウレベルとされることで、電源電圧ＶＣＣのようなハイレベルとされ、ノアゲートＮＯ５の出力信号つまり内部信号ｎ６は、内部信号ｎ２及びｎ４のハイレベルを受けて接地電位ＶＳＳのようなロウレベルとされる。
【００５３】
内部ノードｂ１は、内部信号ｎ５がハイレベルとされた時点で、容量Ｃ１のブースト作用によって２×ＶＣＣ（ここで、電源電圧ＶＣＣの絶対値をＶＣＣとして表す。以下同様）に近い電位Ｖ１１に押し上げられるが、その電位が何らかの理由で異常に高くなった場合、ＭＯＳＦＥＴＮＤ〜ＮＦによりＶＣＣ＋３Ｖｔｈｎ（ここで、１個のＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈｎとして表す。以下同様）にクランプされる。また、内部ノードｂ１のハイレベルを受けてプリチャージＭＯＳＦＥＴＮＢ，ＮＣならびにＮＧがオン状態となり、容量Ｃ２，Ｃ３１ならびにＣ４の上部電極に電源電圧ＶＣＣが伝達される。このとき、容量Ｃ２及びＣ４の下部電極には、それぞれ内部信号ｎ６及びｎ３のロウレベルつまり接地電位ＶＳＳが伝達される。また、単位ブースト回路ＵＢ１を構成する容量Ｃ３１の下部電極には、内部信号ｎ２のハイレベルを受けてオン状態にあるＭＯＳＦＥＴＮＡ１とそのゲートに電源電圧ＶＣＣを受けてオン状態にあるＭＯＳＦＥＴＮ９とを介して接地電位ＶＳＳが伝達される。
【００５４】
これらのことから、容量Ｃ２，Ｃ３１ならびにＣ４は、ともにその上部電極を電源電圧ＶＣＣとし、その下部電極を接地電位ＶＳＳとすべくプリチャージされる。このとき、トランスファＭＯＳＦＥＴＮＬは、内部ノードｂ２及びｂ３がともに電源電圧ＶＣＣとされるためにオフ状態となり、内部電圧供給点ＶＰＰにおける内部電圧ＶＰＰの電位は高電位のまま保持される。
【００５５】
次に、内部制御信号ＤＥＴがロウレベルのままチャージポンプ制御信号ＰＣＣ０がロウレベルに変化されると、チャージポンプ回路ＰＣ０では、まずノアゲートＮＯ２の出力信号つまり内部信号ｎ１が電源電圧ＶＣＣのようなハイレベルに変化され、これを受けて内部信号ｎ２が接地電位ＶＳＳのようなロウレベルに変化される。また、インバータＶＤ及びＶＥからなる遅延回路の遅延時間ｔ１が経過した時点で、内部信号ｎ３が電源電圧ＶＣＣのようなハイレベルとされ、やや遅れて内部信号ｎ４が接地電位ＶＳＳのようなロウレベルとされる。ノアゲートＮＯ４の出力信号つまり内部信号ｎ５は、内部信号ｎ１のハイレベル変化を受けて接地電位ＶＳＳのようなロウレベルとされ、ノアゲートＮＯ５の出力信号つまり内部信号ｎ６は、内部信号ｎ２及びｎ４がともにロウレベルとされた時点で電源電圧ＶＣＣのようなハイレベルとされる。
【００５６】
内部ノードｂ１は、内部信号ｎ５がロウレベルとされた時点で、容量Ｃ１を介してその電位が引き下げられるが、電源電圧ＶＣＣとの間にはダイオード形態のＭＯＳＦＥＴＮ７が設けられるため、そのロウレベルＶ１２はＶＣＣ−Ｖｔｈｎでクランプされる。したがって、内部ノードｂ１の前記ブースト時の電位Ｖ１１は、２×ＶＣＣ−Ｖｔｈｎとなる。また、この内部ノードｂ１のロウレベルを受けて、プリチャージＭＯＳＦＥＴＮＢ，ＮＣならびにＮＧがオフ状態となり、容量Ｃ２，Ｃ３１ならびにＣ４のプリチャージ動作が停止される。このとき、容量Ｃ２の下部電極は、内部信号ｎ６のハイレベルによってブーストされ、これを受けてその上部電極の電位が２×ＶＣＣに押し上げられる。また、容量Ｃ２の上部電極のブースト電位を受けて、そのゲートに電源電圧ＶＣＣを受けるＭＯＳＦＥＴＰ８１がオン状態となるが、そのゲート電位に電源電圧ＶＣＣを受けるＭＯＳＦＥＴＮ９１は容量Ｃ３１の下部電極のブースト電位を受けてオフ状態となり、ＭＯＳＦＥＴＮＡ１は内部信号ｎ２のロウレベルを受けてオフ状態となる。この結果、容量Ｃ２の上部電極のブースト電位が容量Ｃ３１の下部電極に伝達され、内部ノードｂ３の電位が３×ＶＣＣに押し上げられる。
【００５７】
一方、容量Ｃ４の上部電極つまり内部ノードｂ２における電位は、その下部電極が内部信号ｎ３のハイレベルによりブーストされることで、２×ＶＣＣなる高電位に押し上げられる。この内部ノードｂ２の高電位は、そのゲート電位つまり内部ノードｂ３が３×ＶＣＣなる高電位とされることでオン状態となったトランスファＭＯＳＦＥＴＮＬを介して、そのしきい値電圧による影響を受けることなく内部電圧供給点ＶＰＰに伝達される。しかし、内部電圧ＶＰＰの電位は、前述のように、レベルセンサＬＳによってモニタされるため、その中心電位は、実際には前記所定電位つまりＶＤＬ＋２Ｖｔｈｐとなるべく制御される。
【００５８】
なお、容量Ｃ２，Ｃ３１ならびにＣ４の上部電極が高電位とされるとき、チャージポンプ回路ＰＣ０では、電源電圧ＶＣＣ及び内部ノードｂ１間に設けられたＭＯＳＦＥＴＮ８が容量Ｃ２の上部電極の昇圧電位を受けてオン状態となる。前述のように、電源電圧ＶＣＣと内部ノードｂ１との間には、ダイオード形態のＭＯＳＦＥＴＮ７ならびにＮＤ〜ＮＦが設けられ、その電位はＶＣＣ−ＶｔｈｎからＶＣＣ＋３Ｖｔｈｎの範囲内に保持される。また、この間、内部ノードｂ１の電位は実質的なフローティング状態となるため、例えば電源バンプ等によって電源電圧ＶＣＣの電位が変動した場合、内部ノードｂ１の電位と電源電圧ＶＣＣの最新電位との間の関係が不特定となる。上記のように、電源電圧ＶＣＣ及び内部ノードｂ１間にＭＯＳＦＥＴＮ８が設けられ、これがチャージポンプ回路ＰＣ０の昇圧動作が行われるごとにオン状態とされることで、内部ノードｂ１は電源電圧ＶＣＣの最新電位に設定され、これによってチャージポンプ回路ＰＣ０ひいてはダイナミック型ＲＡＭの動作が安定化されるものとなる。
【００５９】
さらに、この実施例では、上記のように、容量Ｃ２及びＣ３１を選択的に直列結合するトランスファＭＯＳＦＥＴＰ８１のゲートが電源電圧ＶＣＣに結合されるとともに、このトランスファＭＯＳＦＥＴＰ８１と相補的な関係にあるＭＯＳＦＥＴＮＡ１との間に、そのゲートが電源電圧ＶＣＣに結合されるＭＯＳＦＥＴＮ９１が設けられ、このＭＯＳＦＥＴＮ９１は、単位ブースト回路ＵＢ１によるブースト動作が行われる間、自動的にオフ状態となる。これにより、トランスファＭＯＳＦＥＴＰ８１のゲート・ドレイン間電圧が２×ＶＣＣ−ＶＣＣつまりＶＣＣに圧縮されるとともに、昇圧電位にある容量Ｃ３１の下部電極とＭＯＳＦＥＴＮＡ１との間の接続が断たれ、そのゲートに接地電位ＶＳＳを受けるＭＯＳＦＥＴＮＡ１のドレインはフローティング状態となる。この結果、単位ブースト回路ＵＢ１を構成するトランスファＭＯＳＦＥＴＰ８１ならびにＭＯＳＦＥＴＮ９１及びＮＡ１の耐圧破壊を防止し、これによってチャージポンプ回路ＰＣ０ひいてはダイナミック型ＲＡＭの信頼性を高めることができる。
【００６０】
チャージポンプ制御信号ＰＣＣ０が電源電圧ＶＣＣのようなハイレベルに戻されると、チャージポンプ回路ＰＣ０では、まず内部信号ｎ１が接地電位ＶＳＳのようなロウレベルとされ、この内部信号ｎ１のロウレベルを受けて内部信号ｎ２が電源電圧ＶＣＣのようなハイレベルとされる。また、内部信号ｎ２のハイレベルを受けて内部信号ｎ６が接地電位ＶＳＳのようなロウレベルとされ、この内部信号ｎ６のロウレベルを受けて内部ノードｂ３がロウレベルとされる。さらに、内部信号ｎ１がロウレベルとされてからインバータＶＤ及びＶＥの遅延時間ｔ２とノアゲートＮＯ３ならびにインバータＶＦ〜ＶＨの遅延時間ｔ１とが経過した時点で、内部信号ｎ３がロウレベルとされ、この内部信号ｎ３のロウレベルを受けて内部信号ｎ５が電源電圧ＶＣＣのようなハイレベルとされ、内部ノードｂ２が電源電圧ＶＣＣのようなロウレベルとされる。内部ノードｂ１は、内部信号ｎ５のハイレベルを受けて前記電位Ｖ１１とされる。
【００６１】
これまでの説明から明らかなように、内部ノードｂ１が前記電位Ｖ１２のようなロウレベルとされてから内部ノードｂ２が２×ＶＣＣのようなハイレベルに変化されるまでの遅延時間Δｔ１は、内部ノードｂ２のブースト電位がＭＯＳＦＥＴＮＧを介して電源電圧ＶＣＣ側に抜けるのを防止すべく作用する。また、内部ノードｂ２が上記ハイレベルとされてから内部ノードｂ３が３×ＶＣＣのようなハイレベルとされるまでの遅延時間Δｔ２は、内部ノードｂ２のブースト電位が充分な電位に達する前にトランスファＭＯＳＦＥＴＮＬがオン状態となるのを防止すべく作用し、内部ノードｂ３が電源電圧ＶＣＣのようなロウレベルとされてから内部ノードｂ１が前記Ｖ１１とされるまでの遅延時間Δｔ３は、トランスファＭＯＳＦＥＴＮＬがオフ状態となる前に容量Ｃ２，Ｃ３ならびにＣ４のプリチャージ動作が開始されるのを防止すべく作用するものである。
【００６２】
図８には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の第２の実施例の回路図が示されている。なお、この実施例のチャージポンプ回路ＰＣ０は、前記図６の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００６３】
図８において、この実施例のチャージポンプ回路ＰＣ０は、その他方の電極つまり下部電極に内部信号ｎ３を受ける容量Ｃ４（第３の容量）とｉ個つまり１個の単位ブースト回路ＵＢ３とを含む内部電圧昇圧回路と、容量Ｃ２とｉ＋１個つまり２個の単位ブースト回路ＵＢ１〜ＵＢ２とを含むゲート電圧昇圧回路とを含む。このうち、内部電圧昇圧回路を構成する単位ブースト回路ＵＢ３は、その第２のノードつまりＭＯＳＦＥＴＰ８３のソースが容量Ｃ４の上部電極に結合される形で容量Ｃ４と実質直列結合され、その第１のノードつまり容量Ｃ３３の上部電極は、内部電圧昇圧回路の出力端子として内部ノードｂ２に結合される。容量Ｃ４の上部電極は、さらにＮチャンネル型のプリチャージＭＯＳＦＥＴＮＧを介して電源電圧ＶＣＣに結合され、単位ブースト回路ＵＢ３を構成する容量Ｃ３３の上部電極は、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＮＯを介して電源電圧ＶＣＣに結合される。内部ノードｂ２は、Ｎチャンネル型の出力トランスファＭＯＳＦＥＴＮＬを介して内部電圧供給点ＶＰＰに結合される。
【００６４】
一方、ゲート電圧昇圧回路を構成する単位ブースト回路ＵＢ１及びＵＢ２は、その第２のノードが容量Ｃ２の上部電極又は前段の単位ブースト回路ＵＢ１の第１のノードに結合される形で直列結合され、単位ブースト回路ＵＢ２の第１のノードは、ゲート電圧昇圧回路の出力端子として内部ノードｂ３に結合される。容量Ｃ２の上部電極は、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＮＢを介して電源電圧ＶＣＣに結合され、単位ブースト回路ＵＢ１及びＵＢ２を構成する容量Ｃ３１及びＣ３２の上部電極は、それぞれＮチャンネル型のプリチャージＭＯＳＦＥＴＮＣ及びＮＮを介して電源電圧ＶＣＣに結合される。内部ノードｂ３は、出力トランスファＭＯＳＦＥＴＮＬのゲートに結合される。
【００６５】
内部制御信号ＤＥＴ又はチャージポンプ制御信号ＰＣＣ０のいずれかがハイレベルとされるとき、内部電圧昇圧回路の単位ブースト回路ＵＢ３を構成する容量Ｃ３３の下部電極には、ＭＯＳＦＥＴＮ９３及びＮＡ３を介して接地電位ＶＳＳが供給され、容量Ｃ４の下部電極には内部信号ｎ３のロウレベルが供給される。また、容量Ｃ３３の上部電極は、内部ノードｂ１のハイレベルを受けてオン状態にあるプリチャージＭＯＳＦＥＴＮＯを介して電源電圧ＶＣＣにプリチャージされ、容量Ｃ４の上部電極も、やはり内部ノードｂ１のハイレベルを受けてオン状態にあるプリチャージＭＯＳＦＥＴＮＧを介して電源電圧ＶＣＣにプリチャージされる。これにより、容量Ｃ３３及びＣ４の上部電極はともに電源電圧ＶＣＣとされ、内部ノードｂ３も電源電圧ＶＣＣとされる。
【００６６】
このとき、ゲート電圧昇圧回路の単位ブースト回路ＵＢ１及びＵＢ２を構成する容量Ｃ３１及びＣ３２の下部電極には、内部制御信号ＤＥＴ又はチャージポンプ制御信号ＰＣＣ０のいずれかがハイレベルとされるとき、対応するＭＯＳＦＥＴＮ９１及びＮＡ１あるいはＮ９２及びＮＡ２を介して接地電位ＶＳＳが供給され、容量Ｃ２の下部電極には内部信号ｎ６のロウレベルが供給される。また、容量Ｃ３１及びＣ３２の上部電極は、内部ノードｂ１のハイレベルを受けてオン状態にあるプリチャージＭＯＳＦＥＴＮＣ及びＮＮを介してそれぞれ電源電圧ＶＣＣにプリチャージされ、容量Ｃ２の上部電極も、やはり内部ノードｂ１のハイレベルを受けてオン状態にあるプリチャージＭＯＳＦＥＴＮＢを介して電源電圧ＶＣＣにプリチャージされる。この結果、容量Ｃ２ならびにＣ３１及びＣ３２の上部電極はともに電源電圧ＶＣＣとされ、内部ノードｂ３も電源電圧ＶＣＣとなって、トランスファＭＯＳＦＥＴＮＬはオフ状態とされる。
【００６７】
次に、内部制御信号ＤＥＴ及びチャージポンプ制御信号ＰＣＣ０がともにロウレベルとされると、内部電圧昇圧回路を構成する容量Ｃ４の下部電極は、内部信号ｎ３のハイレベルを受けてブーストされ、その上部電極の電位は２×ＶＣＣに押し上げられる。また、この高電位を受けて単位ブースト回路ＵＢ３のトランスファＭＯＳＦＥＴＰ８３がオン状態となり、容量Ｃ３３の下部電極の電位が２×ＶＣＣに押し上げられるとともに、この容量Ｃ３３の下部電極の高電位を受けてＭＯＳＦＥＴＮ９３がオフ状態となる。これにより、容量Ｃ３３の上部電極つまり内部ノードｂ２の電位は３×ＶＣＣに押し上げられる。
【００６８】
このとき、ゲート電圧昇圧回路を構成する容量Ｃ２の下部電極は、内部信号ｎ６のハイレベルを受けてブーストされ、その上部電極の電位は２×ＶＣＣに押し上げられる。また、この高電位を受けて単位ブースト回路ＵＢ１のトランスファＭＯＳＦＥＴＰ８１がオン状態となり、容量Ｃ３１の下部電極の電位が２×ＶＣＣに押し上げられるとともに、この容量Ｃ３１の下部電極の高電位を受けてＭＯＳＦＥＴＮ９１がオフ状態となる。これにより、容量Ｃ３１の上部電極つまり内部ノードｂ２の電位が３×ＶＣＣに押し上げられる。さらに、単位ブースト回路ＵＢ２では、単位ブースト回路ＵＢ１を構成する容量Ｃ３１の上部電極の高電位を受けてトランスファＭＯＳＦＥＴＰ８２がオン状態となり、容量Ｃ３２の下部電極の電位が３×ＶＣＣに押し上げられるとともに、この容量Ｃ３２の下部電極の高電位を受けてＭＯＳＦＥＴＮ９２がオフ状態となる。
【００６９】
したがって、容量Ｃ３２の上部電極つまり内部ノードｂ３の電位は、内部ノードｂ２よりさらにＶＣＣだけ高い４×ＶＣＣに押し上げられるため、内部ノードｂ２の高電位は、トランスファＭＯＳＦＥＴＮＬのしきい値電圧の影響を受けることなくそのまま内部電圧供給点ＶＰＰに伝達される。この結果、前記図６の実施例と同様な効果を得つつ、内部電圧ＶＰＰの源泉となる内部ノードｎ２の電位をさらに高め、チャージポンプ回路ＰＣ０つまりはＶＰＰ発生回路ＶＰＰＧの供給効率を高めることができるものとなる。なお、チャージポンプ回路ＰＣ０すなわちＶＰＰ発生回路ＶＰＰＧの供給電流及び供給効率については、第３ないし第５の実施例について説明した後、詳細に比較・検討する。
【００７０】
図９には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の第３の実施例の回路図が示されている。なお、この実施例のチャージポンプ回路ＰＣ０は、前記図６及び図８の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００７１】
図９において、この実施例のチャージポンプ回路ＰＣ０は、ゲート電圧昇圧回路を含まず、容量Ｃ４（第３の容量）と、容量Ｃ３３（第２の容量）を含む単位ブースト回路ＵＢ３とからなる内部電圧昇圧回路を含む。この内部電圧昇圧回路の単位ブースト回路ＵＢ３を構成する容量Ｃ３３の上部電極は、内部ノードｂ２に結合され、さらにＰチャンネル型の出力トランスファＭＯＳＦＥＴＰＢを介して内部電圧供給点ＶＰＰに結合される。出力トランスファＭＯＳＦＥＴＰＢのゲートは、内部電圧ＶＰＰをその高電位側動作電源とし接地電位ＶＳＳを低電位側動作電源とするレベルシフト回路ＬＳＦの出力端子つまり内部ノードｂ４に結合され、その基板部は内部電圧供給点ＶＰＰに結合される。
【００７２】
ここで、レベルシフト回路ＬＳＦは、特に制限されないが、そのソースが内部電圧供給点ＶＰＰに結合されそのゲート及びドレインが互いに交差結合される一対のＰチャンネルＭＯＳＦＥＴＰ９及びＰＡを含む。このうち、ＭＯＳＦＥＴＰ９のドレインは、そのゲートに電源電圧ＶＣＣを受けるＮチャンネルＭＯＳＦＥＴＮＰを介してノアゲートＮＯ６の出力端子つまり内部ノードｎ８に結合され、ＭＯＳＦＥＴＰＡのドレインは、ＮチャンネルＭＯＳＦＥＴＮＱ及びＮＲを介して接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＱのゲートは電源電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮＲのゲートは内部ノードｎ８に結合される。
【００７３】
ノアゲートＮＯ６の一方の入力端子には、前記内部信号ｎ７のインバータＶＨ及びＶＬによる遅延信号が供給され、その他方の入力端子には、内部信号ｎ１のインバータＶＭによる反転信号が供給される。これにより、ノアゲートＮＯ６の出力信号つまり内部ノードｎ８における内部信号ｎ８（第２の内部信号）は、通常接地電位ＶＳＳのようなロウレベルとされ、チャージポンプ制御信号ＰＣＣ０のハイレベルを受けて電源電圧ＶＣＣのようなハイレベルとされる。
【００７４】
内部信号ｎ８が接地電位ＶＳＳのようなロウレベルとされるとき、レベルシフト回路ＬＳＦでは、ＭＯＳＦＥＴＮＲがオフ状態となり、ＭＯＳＦＥＴＮＰがオン状態となる。このため、ＭＯＳＦＥＴＰＡがオン状態となり、ＭＯＳＦＥＴＰ９がオフ状態となって、レベルシフト回路ＬＳＦの出力信号つまり内部ノードｂ４における内部信号ｂ４は、無効レベルつまり内部電圧ＶＰＰのような高電位のハイレベルとされる。したがって、出力トランスファＭＯＳＦＥＴＰＢがオフ状態となり、内部電圧供給点ＶＰＰの電位は高電位のまま保持される。
【００７５】
次に、チャージポンプ制御信号ＰＣＣ０がロウレベルとされ、内部信号ｎ８が電源電圧ＶＣＣのようなハイレベルとされると、レベルシフト回路ＬＳＦでは、ＭＯＳＦＥＴＮＰがオフ状態となり、ＭＯＳＦＥＴＮＲがオン状態となる。このため、ＭＯＳＦＥＴＰ９がオン状態となり、ＭＯＳＦＥＴＰＡはオフ状態となって、レベルシフト回路ＬＳＦの出力信号つまり内部信号ｂ４は有効レベルつまり接地電位ＶＳＳのようなロウレベルとされる。これにより、出力トランスファＭＯＳＦＥＴＰＢがオン状態となり、これを介して内部電圧昇圧回路で生成された３×ＶＣＣなる高電位が内部電圧供給点ＶＰＰに伝達される。
【００７６】
つまり、この実施例のチャージポンプ回路ＰＣ０では、出力トランスファＭＯＳＦＥＴがＰチャンネルＭＯＳＦＥＴＰＢに置き換えられることで、ゲート電圧昇圧回路を設ける必要がなくなった訳であり、これによってチャージポンプ回路ＰＣ０ひいてはＶＰＰ発生回路ＶＰＰＧの回路構成を簡素化しつつ、前記図８の実施例と同様な効果を得ることができるものである。
【００７７】
図１０には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の第４の実施例の回路図が示され、図１１には、その第５の実施例の回路図が示されている。なお、この実施例のチャージポンプ回路ＰＣ０は、前記図６，図８ならびに図９の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００７８】
図１０において、この実施例のチャージポンプ回路ＰＣ０は、ゲート電圧昇圧回路を含まず、容量Ｃ４（第１の容量）と容量Ｃ３３（第２の容量）を含む単位ブースト回路ＵＢ３とを含む内部電圧昇圧回路を含む。内部電圧昇圧回路の出力端子となる容量Ｃ３３の上部電極は、Ｎチャンネル型の出力トランスファＭＯＳＦＥＴＮＳを介して内部電圧供給点ＶＰＰに結合される。このトランスファＭＯＳＦＥＴＮＳは、そのゲート及びドレインが共通結合されることで、内部ノードｂ２側をアノードとする形でダイオード形態とされる。
【００７９】
これにより、この実施例では、内部電圧昇圧回路により生成された３×ＶＣＣなる高電位が出力トランスファＭＯＳＦＥＴＮＳのしきい値電圧Ｖｔｈｎ分だけ低くされて内部電圧供給点ＶＰＰに伝達されるものの、出力トランスファＭＯＳＦＥＴＮＳのゲート電位を昇圧するためのゲート電圧昇圧回路が不要となり、前記図９の実施例に比較してさらにチャージポンプ回路ＰＣ０の回路構成を簡素化しつつ、しかも出力トランスファＭＯＳＦＥＴがＰチャンネル型であることによるラッチアップを防止しつつ、同様な効果を得ることができる。
【００８０】
次に、図１１の実施例では、前記図１０の出力トランスファＭＯＳＦＥＴＮＳがＰチャンネル型の出力トランスファＭＯＳＦＥＴＰＣに置き換えられる。このトランスファＭＯＳＦＥＴＰＣは、やはり内部ノードｂ２側をアノードとする形でダイオード形態とされ、その基板部は内部電圧供給点ＶＰＰに結合される。これにより、出力トランスファＭＯＳＦＥＴＰＣは、前記図１０の出力トランスファＭＯＳＦＥＴＮＳと同様に作用する。したがって、この実施例の場合も、内部電圧昇圧回路により生成された３×ＶＣＣなる高電位が出力トランスファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だけ低くされて内部電圧供給点ＶＰＰに伝達されるものの、前記図１０の実施例と同様、チャージポンプ回路ＰＣ０の回路構成を簡素化しつつ、同様な効果を得ることができるものである。
【００８１】
図１２には、図６ならびに図８〜図１１のチャージポンプ回路ＰＣ０を含むＶＰＰ発生回路ＶＰＰＧの供給効率を説明するための一実施例の特性図が示され、図１３には、その供給電流を説明するための一実施例の特性図が示されている。これらの図をもとに、前記図６ならびに図８〜図１１のチャージポンプ回路ＰＣ０の供給効率及び供給電流について説明し、比較検討する。なお、図１２では、横軸に内部電圧ＶＰＰ及び電源電圧ＶＣＣの電位比率が示され、縦軸に各実施例の供給効率が示される。また、図１３では、横軸に内部電圧ＶＰＰ及び電源電圧ＶＣＣの電位比率が示され、縦軸に各実施例の供給電流が示される。
【００８２】
まず、図６に示される第１の実施例では、前述のように、内部電圧ＶＰＰの昇圧が１段の容量Ｃ４のみによって行われ、内部ノードｂ２の昇圧後の電位は２×ＶＣＣとなる。このため、チャージポンプ回路ＰＣ０の供給電流ＩＰＰは、容量Ｃ４の容量値をＣとし、チャージポンプ回路ＰＣ０の電荷利用効率をηc とし、チャージポンプ制御信号ＰＣＣ０の周期をＴとするとき、
ＩＰＰ＝Ｃ×（２×ＶＣＣ−ＶＰＰ）×ηc ／Ｔ………………………（１）
となる。また、本式から得られるチャージポンプ回路ＰＣ０の等価的なポンプ容量Ｃi を、
Ｃi ＝Ｃ×（２×ＶＣＣ−ＶＰＰ）×ηc ／ＶＣＣ……………………（２）
とし、昇圧に寄与しないその他の容量をＣL とするとき、チャージポンプ回路ＰＣ０の供給効率ηは、各容量の充電時及び放電時の必要電流を考慮し、
η＝Ｃi ／（２×ＣL ＋２×Ｃi ）………………………………………（３）
となる。
【００８３】
このため、上記（３）式により得られるチャージポンプ回路ＰＣ０の供給効率ηは、図１２に細い実線で示されるように、内部電圧ＶＰＰの電位が電源電圧ＶＣＣに近い領域では、昇圧に寄与しない容量ＣL が比較的小さいため、図８ないし図１１の実施例に比較して大きくなるが、内部電圧ＶＰＰの電位が高くなるに従って小さくなり、内部電圧ＶＰＰの電位が電源電圧ＶＣＣの２倍になると、上記（２）式の実質容量Ｃi がゼロとなり、供給効率ηもゼロとなる。また、上記（１）式により得られるチャージポンプ回路ＰＣ０の供給電流ＩＰＰは、図１３に細い実線で示されるように、供給効率ηと同様、内部電圧ＶＰＰの電位が電源電圧ＶＣＣに近い領域では図８ないし図１１の実施例に比較して大きくなるが、内部電圧ＶＰＰの電位が高くなるに従ってこれらの実施例より小さくなり、内部電圧ＶＰＰの電位が電源電圧ＶＣＣの２倍になるとゼロとなる。
【００８４】
次に、図８及び図９に示される第２の実施例では、内部電圧ＶＰＰの昇圧がダブルブーストつまり２段の容量Ｃ４及びＣ３３によって行われ、内部ノードｂ２の昇圧後の電位は３×ＶＣＣとなる。また、内部ノードｂ２の高電位は、出力トランスファＭＯＳＦＥＴＮＬ又はＰＢのしきい値電圧の影響を受けることなく内部電圧供給点ＶＰＰに伝達される。このため、チャージポンプ回路ＰＣ０の供給電流ＩＰＰは、容量Ｃ４及びＣ３３の容量値をＣとするとき、
ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−ＶＰＰ）×ηc ／Ｔ……………（４）
となる。また、本式から得られるチャージポンプ回路ＰＣ０の等価的なポンプ容量Ｃi を、
Ｃi ＝（Ｃ／２）×（３×ＶＣＣ−ＶＰＰ）×ηc ／ＶＣＣ…………（５）
とし、昇圧に寄与しないその他の容量をＣL とするとき、チャージポンプ回路ＰＣ０の供給効率ηは、
η＝Ｃi ／（２×ＣL ＋３×Ｃi ）………………………………………（６）
となる。
【００８５】
このため、上記（６）式により得られるチャージポンプ回路ＰＣ０の供給効率ηは、図１２に太い点線で示されるように、内部電圧ＶＰＰの電位が電源電圧ＶＣＣに近い領域では、昇圧に寄与しない容量ＣL が比較的大きいため、図６の実施例に比較して小さくなるが、内部電圧ＶＰＰの電位が高くなるに従って図６の実施例より大きくなり、やがて内部電圧ＶＰＰの電位が電源電圧ＶＣＣの３倍になると、上記（５）式の等価容量Ｃi がゼロとなり、供給効率ηもゼロとなる。また、上記（４）式により得られるチャージポンプ回路ＰＣ０の供給電流ＩＰＰは、図１３に太い点線で示されるように、供給効率ηと同様、内部電圧ＶＰＰの電位が電源電圧ＶＣＣに近い領域では図６の実施例に比較して小さくなるが、内部電圧ＶＰＰの電位が高くなるに従って図６の実施例より大きくなり、やがて内部電圧ＶＰＰの電位が電源電圧ＶＣＣの３倍になるとゼロとなる。
【００８６】
つまり、この実施例は、特にダイナミック型ＲＡＭの低電圧化が進み、内部電圧ＶＰＰと電源電圧ＶＣＣの電位比率が大きくなりつつある現状において効果的な回路構成となり、大きな供給効率及び供給電流を得ることができる。
【００８７】
次に、図１０に示される第４の実施例では、内部電圧ＶＰＰの昇圧がダブルブーストつまり２段の容量Ｃ４及びＣ３３によって行われ、内部ノードｂ２の昇圧後の電位は３×ＶＣＣとなるが、この内部ノードｂ２の高電位は、トランスファＭＯＳＦＥＴＮＳのしきい値電圧Ｖｔｈｎ分だけ低くなって内部電圧供給点ＶＰＰに伝達される。このため、チャージポンプ回路ＰＣ０の供給電流ＩＰＰは、
ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｎ−ＶＰＰ）×ηc ／Ｔ……………………………（７）
となる。また、本式から得られるチャージポンプ回路ＰＣ０の実質的なポンプ容量Ｃi を、
Ｃi ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｎ−ＶＰＰ）×ηc ／ＶＣＣ
とし、昇圧に寄与しないその他の容量をＣL とするとき、チャージポンプ回路ＰＣ０の供給効率ηは、
η＝Ｃi ／（２×ＣL ＋３×Ｃi ）………………………………………（８）
となる。
【００８８】
このため、上記（８）式によって得られるチャージポンプ回路ＰＣ０の供給効率ηは、図１２に太い実線で示されるように、図８及び図９の実施例に比較して全体的にトランスファＭＯＳＦＥＴＮＳのしきい値電圧Ｖｔｈｎ分だけ小さくなり、上記（７）式により得られる供給電流ＩＰＰも、図１３に太い実線で示されるように、供給効率ηと同様、図８及び図９の実施例に比較して全体的にトランスファＭＯＳＦＥＴＮＳのしきい値電圧Ｖｔｈｎ分だけ小さくなる。
【００８９】
つまり、この実施例では、前記図８及び図９の実施例に比較した場合、供給効率及び供給電流はやや小さくなるが、トランスファＭＯＳＦＥＴＮＳのゲート電位を制御するゲート電圧昇圧回路やレベルシフト回路ＬＳＦが不要となり、チャージポンプ回路ＰＣ０の回路構成をさらに簡素化できる。また、トランスファＭＯＳＦＥＴがＮチャンネル型とされることで、内部電圧ＶＰＰの電位がある程度大きくなってもラッチアップを防止できるが、トランスファＭＯＳＦＥＴの基板電圧が接地電位ＶＳＳ又は所定の負電位とされることでしきい値電圧Ｖｔｈｎが比較的大きくなり、相応して供給効率及び供給電流が小さくなる。
【００９０】
一方、図１１に示される第５の実施例では、図８及び図９の実施例と同様、内部電圧ＶＰＰの昇圧がダブルブーストつまり２段の容量Ｃ４及びＣ３３によって行われ、内部ノードｂ２の昇圧後の電位は３×ＶＣＣとなるが、この内部ノードｂ２の高電位は、トランスファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だけ低くなる。このため、チャージポンプ回路ＰＣ０の供給電流ＩＰＰは、
ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｐ−ＶＰＰ）×ηc ／Ｔ………………………（９）
となる。また、本式から得られるチャージポンプ回路ＰＣ０の等価的なポンプ容量Ｃi を、
Ｃi ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｐ−ＶＰＰ）×ηc ／ＶＣＣ
とし、昇圧に寄与しないその他の容量をＣL とするとき、チャージポンプ回路ＰＣ０の供給効率ηは、やはり、
η＝Ｃi ／（２×ＣL ＋３×Ｃi ）……………………………………（１０）
となる。
【００９１】
このため、上記（１０）式により得られるチャージポンプ回路ＰＣ０の供給効率ηは、図１２に太い実線で示されるように、図８及び図９の実施例に比較して全体的にトランスファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だけ小さくなり、上記（９）式により得られる供給電流ＩＰＰも、図１３に太い実線で示されるように、供給効率ηと同様、図８及び図９の実施例に比較して全体的にトランスファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だけ小さくなる。
【００９２】
つまり、この実施例では、前記図８及び図９の実施例に比較した場合、供給効率及び供給電流はやや小さくなるが、トランスファＭＯＳＦＥＴＰＣのゲート電位を制御するゲート電圧昇圧回路やレベルシフト回路ＬＳＦが不要となり、チャージポンプ回路ＰＣ０の回路構成をさらに簡素化することができる。ただ、内部電圧ＶＰＰの電位がある程度大きくなると、トランスファＭＯＳＦＥＴがＰチャンネル型であるため、ラッチアップのおそれが生じる。
【００９３】
図１４には、図１のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の第６の実施例の部分的な回路図が示されている。なお、この実施例のチャージポンプ回路ＰＣ０は、前記図６ならびに図８ないし図１１の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、図１４には、チャージポンプ回路ＰＣ０のゲート電圧昇圧回路に関する部分が部分的に示されているが、前記実施例から明らかなように、チャージポンプ回路ＰＣ０がｊ−１個の単位ブースト回路を含む内部電圧昇圧回路やゲート電圧昇圧回路の出力電圧を受けるＮチャンネル型の出力トランスファＭＯＳＦＥＴを備えるものであることは言うまでもない。
【００９４】
図１４において、この実施例のチャージポンプ回路ＰＣ０は、その第２のノードつまりトランスファＭＯＳＦＥＴＰ８１〜Ｐ８ｊのソースが容量Ｃ２（第１の容量）の一方の電極つまり上部電極、又は前段回路の第１のノードつまり容量Ｃ３１〜Ｃ３ｊ−１の上部電極に順次結合される形で実質直列結合されるｊ段の単位ブースト回路ＵＢ１〜ＵＢｊを含む。これらの単位ブースト回路ＵＢ１〜ＵＢｊを構成する容量Ｃ３１〜Ｃ３ｊ（第１の容量）の上部電極は、対応するＮチャンネル型のプリチャージＭＯＳＦＥＴＮＣ１〜ＮＣｊを介して電源電圧ＶＣＣに結合される。また、単位ブースト回路ＵＢ１〜ＵＢｊは、内部ノードｎ２がロウレベルとされ内部ノードｎ５がハイレベルとされることで、容量Ｃ３１〜Ｃ３ｊに対するプリチャージ動作を行い、内部ノードｎ２がハイレベルとされ内部ノードｎ６がハイレベルとされることで、前記のようなブースト動作を行う。このとき、単位ブースト回路ＵＢ１〜ＵＢｊを構成する容量Ｃ３１〜Ｃ３ｊは直列結合され、最終段の単位ブースト回路ＵＢｊの容量Ｃ３ｊの上部電極には、（ｊ＋１）×ＶＣＣなる高電位ＶＢが得られるものとなる。
【００９５】
この実施例において、単位ブースト回路ＵＢ１を構成するトランスファＭＯＳＦＥＴＰ８１及びＭＯＳＦＥＴＮ９１のゲートには、第３の電位として電源電圧ＶＣＣが供給され、他の単位ブースト回路ＵＢ２〜ＵＢｊを構成するトランスファＭＯＳＦＥＴＰ８２〜Ｐ８ｊならびにＭＯＳＦＥＴＮ９２〜Ｎ９ｊのゲートには、第３の電位として前段回路つまり単位ブースト回路ＵＢ１〜ＵＢｊ−１の第１のノードつまり容量Ｃ３１〜Ｃ３ｊ−１の上部電極における電位がそれぞれ供給される。このため、単位ブースト回路ＵＢ１〜ＵＢｊのブースト動作が行われるとき、これらのトランスファＭＯＳＦＥＴＰ８１〜Ｐ８ｊならびにＭＯＳＦＥＴＮ９１〜Ｎ９ｊのゲート・ドレイン間に印加される電圧は、生成される内部電圧ＶＰＰの電位に関係なくすべてＶＣＣとなる。この結果、これらのＭＯＳＦＥＴの耐圧破壊をさらに防止し、チャージポンプ回路ＰＣ０ひいてはダイナミック型ＲＡＭの信頼性をさらに高めることができるものとなる。
【００９６】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ダイナミック型ＲＡＭ等に内蔵されワード線の選択電位を生成するＶＰＰ発生回路等の昇圧回路を、その一方の電極が対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第１の容量と、その一方の電極が第１のノードに結合されさらに対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第２の容量，該第２の容量の他方の電極と第２の電位供給点との間に直列形態に設けられそのゲートに第３の電位を受けるＮチャンネル型の第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号を受けるＮチャンネル型の第２のＭＯＳＦＥＴ，ならびに第２の容量の他方の電極と第２のノードとの間に設けられそのゲートに第３の電位を受けるＰチャンネル型の第３のＭＯＳＦＥＴとをそれぞれ含み、その第２のノードが第１の容量の一方の電極又は前段回路の第１のノードに順次結合される形で実質直列結合される１段又は複数段の単位ブースト回路とを含む内部電圧昇圧回路もとに構成することで、所望の高電位を有する内部電圧を容易に生成することができるという効果が得られる。
（２）上記（１）項により、動作電源の低電圧化が進むダイナミック型ＲＡＭ等に含まれるＶＰＰ発生回路等の供給効率を高め、その供給電流を大きくすることができるという効果が得られる。
【００９７】
（３）上記（１）項及び（２）項において、内部電圧昇圧回路を構成する各単位ブースト回路の第１及び第３のＭＯＳＦＥＴのゲートに、第１の電源電圧電位あるいは前段の単位ブースト回路の第１のノードにおける電位を第３の電位として供給することで、第１及び第３のＭＯＳＦＥＴのゲート・ドレイン間に印加される電圧を小さくして、その耐圧破壊を防止できるという効果が得られる。
（４）上記（３）により、ＶＰＰ発生回路ひいてはこれを含むダイナミック型ＲＡＭ等の信頼性を高めることができるという効果が得られる。
【００９８】
（５）上記（１）項ないし（４）項において、内部電圧昇圧回路の出力端子と内部電圧供給点との間にＮチャンネル型の出力トランスファＭＯＳＦＥＴを設け、この出力トランスファＭＯＳＦＥＴのゲートに、内部電圧昇圧回路と同様な構成とされ１段多い単位ブースト回路を含むゲート電圧昇圧回路の出力電圧を供給することで、内部電圧の電位に関係なく、内部電圧昇圧回路により生成された高電位が出力トランスファＭＯＳＦＥＴのしきい値電圧によって低下されるのを防止することができるという効果が得られる。
（６）上記（５）項により、動作電源の低電圧化が進むダイナミック型ＲＡＭ等に含まれるＶＰＰ発生回路の供給効率をさらに高め、その供給電流をさらに大きくすることができるという効果が得られる。
【００９９】
（７）上記（５）項及び（６）項において、出力トランスファＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴに置き換え、そのゲートに、レベルシフト回路により電位変換された制御電圧を印加することで、出力トランスファＭＯＳＦＥＴのゲート電位を昇圧するためのゲート電圧昇圧回路を削除し、ＶＰＰ発生回路の回路構成を簡素化することができるという効果が得られる。
（８）上記（５）項及び（６）項において、出力トランスファＭＯＳＦＥＴをダイオード形態とされるＮチャンネル又はＰチャンネルＭＯＳＦＥＴに置き換えることで、ゲート電圧昇圧回路及びレベルシフト回路を削除し、ＶＰＰ発生回路の回路構成をさらに簡素化することができるという効果が得られる。
【０１００】
（９）上記（１）項ないし（８）項において、第１の電源電圧供給点とプリチャージＭＯＳＦＥＴのゲート及び第４の容量の一方の電極が結合される第１の内部ノードとの間に、内部電圧昇圧回路又はゲート電圧昇圧回路の出力電圧を受けるＮチャンネル型の第６のＭＯＳＦＥＴを設けることで、電源バンプ等により第１の内部ノードの電位が不特定となるのを防止し、昇圧回路ひいてはダイナミック型ＲＡＭ等の動作をさらに安定化できるという効果が得られる。
【０１０１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、任意数のバンクを備えることができるし、ＶＰＰ発生回路ＶＰＰＧも、これに対応して任意数のワンショットパルス発生回路，パルス合成回路ならびにチャージポンプ回路を備えるものとなる。ダイナミック型ＲＡＭ及びそのＶＰＰ発生回路ＶＰＰＧのブロック構成は、種々考えられるし、電源電圧及び各内部電圧の極性及び絶対値ならびに各信号の有効レベル等も、本実施例により制約されることなく種々の実施形態をとりうる。
【０１０２】
図２，図３，図４ならびに図５において、ワンショットパルス発生回路ＯＰ０〜ＯＰ３，レベルセンサＬＳ，発振回路ＯＳＣならびにパルス合成回路ＡＤＤ０〜ＡＤＤ３の具体的構成は、種々の実施形態をとりうる。図６ならびに図８〜図１１において、チャージポンプ回路ＰＣ０〜ＰＣ３は、任意段数の単位昇圧回路を含むことができる。また、図１４において、単位ブースト回路ＵＢ１〜ＵＢｊを構成するＭＯＳＦＥＴＮ９１〜Ｎ９ｊを、直列結合される複数のＮチャンネルＭＯＳＦＥＴに置き換えることで、ブースト時にオフ状態とされるＭＯＳＦＥＴＮＡ１〜ＮＡｊの耐圧破壊をさらに防止することができる。各実施例として示されるチャージポンプ回路ＰＣ０の具体的回路構成やＭＯＳＦＥＴの導電型等は、基本的論理条件が変わらない限り種々の実施形態をとりうる。
【０１０３】
図７において、チャージポンプ回路ＰＣ０の各内部信号の絶対的なレベル及び時間関係は、本発明の主旨に影響を与えない。
【０１０４】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭのＶＰＰ発生回路に適用した場合について説明したが、それに限定されるものではなく、例えば、ダイナミック型ＲＡＭの他の各種の昇圧回路や同様な昇圧回路を含む各種のメモリ集積回路装置及び論理集積回路装置等にも適用できる。この発明は、少なくともブースト用の容量を含む昇圧回路ならびにこれを含む装置又はシステムに広く適用できる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ダイナミック型ＲＡＭ等に内蔵されワード線の選択電位を生成するＶＰＰ発生回路等の昇圧回路を、その一方の電極が対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第１の容量と、その一方の電極が第１のノードに結合されさらに対応するプリチャージＭＯＳＦＥＴを介して第１の電位供給点に結合される第２の容量，該第２の容量の他方の電極と第２の電位供給点との間に直列形態に設けられそのゲートに第３の電位を受けるＮチャンネル型の第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号を受けるＮチャンネル型の第２のＭＯＳＦＥＴ，ならびに第２の容量の他方の電極と第２のノードとの間に設けられそのゲートに第３の電位を受けるＰチャンネル型の第３のＭＯＳＦＥＴとをそれぞれ含み、その第２のノードが第１の容量の一方の電極又は前段回路の第１のノードに順次結合される形で実質直列結合される１段又は複数段の単位ブースト回路とを含む内部電圧昇圧回路もとに構成することで、所望の高電位とされる内部電圧を容易に生成することができ、動作電源の低電圧化が進むダイナミック型ＲＡＭ等に含まれるＶＰＰ発生回路等の供給効率を高め、その供給電流を大きくすることができる。
【０１０６】
上記内部電圧昇圧回路を構成する各単位ブースト回路の第１及び第３のＭＯＳＦＥＴのゲートに、第１の電源電圧電位あるいは前段の単位ブースト回路の第１のノードにおける電位を第３の電位として供給することで、第１及び第３のＭＯＳＦＥＴのゲート・ドレイン間に印加される電圧を小さくして、その耐圧破壊を防止することができ、これによってＶＰＰ発生回路ひいてはこれを含むダイナミック型ＲＡＭ等の信頼性を高めることができる。
【０１０７】
上記内部電圧昇圧回路の出力端子と内部電圧供給点との間にＰチャンネル型又はＮチャンネル型の出力トランスファＭＯＳＦＥＴを設け、この出力トランスファＭＯＳＦＥＴのゲートに、内部電圧昇圧回路と同様な構成とされ１段多い単位ブースト回路を含むゲート電圧昇圧回路の出力電圧又はレベルシフト回路により電位変換された制御電圧を供給することで、内部電圧の電位に関係なく、内部電圧昇圧回路により生成された高電位が出力トランスファＭＯＳＦＥＴのしきい値電圧によって低下されるのを防止することができ、これによってＶＰＰ発生回路ひいてはこれを含むダイナミック型ＲＡＭ等の供給効率をさらに高め、その供給電流をさらに大きくすることができる。
【０１０８】
第１の電源電圧供給点と上記プリチャージＭＯＳＦＥＴのゲート及び第４の容量の一方の電極が結合される第１の内部ノードとの間に、内部電圧昇圧回路又はゲート電圧昇圧回路を構成する所定の単位ブースト回路の昇圧電圧を受けるＮチャンネル型の第６のＭＯＳＦＥＴを設けることで、電源バンプ等により第１の内部ノードの電位が不特定となるのを防止でき、ＶＰＰ発生回路ひいてはダイナミック型ＲＡＭ等の動作をさらに安定化することができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるワンショットパルス発生回路の一実施例を示す回路図である。
【図３】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるレベルセンサの一実施例を示す回路図である。
【図４】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれる発振回路の一実施例を示す回路図である。
【図５】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるパルス合成回路の一実施例を示す回路図である。
【図６】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第１の実施例を示す回路図である。
【図７】図６のチャージポンプ回路の一実施例を示す信号波形図である。
【図８】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第２の実施例を示す回路図である。
【図９】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第３の実施例を示す回路図である。
【図１０】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第４の実施例を示す回路図である。
【図１１】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第５の実施例を示す回路図である。
【図１２】図６ならびに図８ないし図１１のチャージポンプ回路の供給効率を説明するための一実施例を示す特性図である。
【図１３】図６ならびに図８ないし図１１のチャージポンプ回路の供給電流を説明するための一実施例を示す特性図である。
【図１４】図１のダイナミック型ＲＡＭのＶＰＰ発生回路に含まれるチャージポンプ回路の第６の実施例を示す部分的な回路図である。
【図１５】従来のチャージポンプ回路の一例を示す回路図である。
【符号の説明】
ＩＦ……インターフェイス回路、ＢＡＮＫ０〜ＢＡＮＫ３……バンク、ＡＲＹ０〜ＡＲＹ３……メモリアレイ、ＢＣ０〜ＢＣ３……バンクコントローラ、ＲＢＡ……ロウバンクアドレス信号、ＣＢＡ……カラムバンクアドレス信号、ＢＲ０〜ＢＲ３……ロウバンク選択信号、ＲＤ０〜ＲＤ３……ロウアドレスデコーダ、ＲＡ……ロウアドレス信号、ＳＡ……センスアンプ、ＣＤ……カラムアドレスデコーダ、ＣＡ……カラムアドレス信号、ＶＰＰＧ……ＶＰＰ発生回路、ＯＰ０〜ＯＰ３……ワンショットパルス発生回路、ＬＳ……レベルセンサ、ＶＰＰ……ワード線選択電圧、ＶＲ……参照電圧、ＯＳＣ……発振回路、ＡＤＤ０〜ＡＤＤ３……パルス合成回路、ＰＣ０〜ＰＣ３……チャージポンプ回路。
ＵＢ１〜ＵＢｊ……単位ブースト回路、ＬＳＦ……レベルシフト回路。
ＵＶＢ１〜ＵＶＢｋ……単位昇圧回路、Ｓ１〜Ｓ２……スイッチ。
ＤＥＴ……内部制御信号、ＰＣＣ０……チャージポンプ制御信号。
Ｐ１〜ＰＣ，Ｐ８１〜Ｐ８ｊ……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＵ，Ｎ９１〜Ｎ９ｊ，ＮＡ１〜ＮＡｊ，ＮＣ１〜ＮＣｊ，Ｎａ〜Ｎｆ……ＮチャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ８……抵抗、Ｃ１〜Ｃ５，Ｃ１１〜Ｃ１８，Ｃ３１〜Ｃ３ｊ，Ｃａ〜Ｃｅ，Ｃｏ……容量、Ｖ１〜ＶＭ，Ｖａ〜Ｖｄ……インバータ、ＥＯ１……排他的論理和回路、ＮＯ１〜ＮＯ６……ノア（ＮＯＲ）ゲート、ｎ１〜ｎ８，ｂ１〜ｂ４，ｎａ〜ｎｂ，ｎｖ，ｎ１１〜ｎ１ｋ……内部ノード、ＶＣＣ……電源電圧、ＶＳＳ……接地電位、ＶＰＰ，ＶＤＬ……内部電圧。
【図１】
0004068215.tif 000002
【図２】
0004068215.tif 000003
【図３】
0004068215.tif 000004
【図４】
0004068215.tif 000005
【図５】
0004068215.tif 000006
【図６】
0004068215.tif 000007
【図７】
0004068215.tif 000008
【図８】
0004068215.tif 000009
【図９】
0004068215.tif 000010
【図１０】
0004068215.tif 000011
【図１１】
0004068215.tif 000012
【図１２】
0004068215.tif 000013
【図１３】
0004068215.tif 000014
【図１４】
0004068215.tif 000015
【図１５】
0004068215.tif 000016