【事件の表示】
　平成２年特許願第１４２１９４号「相補型電界効果トランジスタおよびその製造方法」拒絶査定に対する審判事件（平成４年２月５日出願公開、特開平４−３４９６８）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．　本件出願の手続の経緯及び要旨
　本件出願は、平成２年５月３０日の出願に係り、本願の請求項１及び２に係る発明は、その特許請求の範囲（１）、（２）に記載されたとおりのものであり、その請求項１に係る発明は次のとおりである。（便宜的に項分け符号を付してある）
「（１）　（Ａ−１）ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同一基板上に形成された相補型電界効果トランジスタであって、
　（Ａ−２）Ｎ型主表面とＰ型主表面を有する半導体基板と、
　（Ａ−３）前記半導体基板のＰ型主表面上に形成され、第１のゲート電極と、１対のソース／ドレイン領域となる１対の不純物領域とを含むＮチャネルＭＯＳＦＥＴと、
　（Ａ−４）前記半導体基板のＮ型主表面上に形成され、第２のゲート電極と１対のソース／ドレイン領域となる１対の不純物領域とを含むＰチャネルＭＯＳＦＥＴと、を備え、
　（Ａ−５）前記ＮチャネルＭＯＳＦＥＴの各不純物領域は、前記第１のゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、前記第１のゲート電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを、備え、
　（Ｂ−１）前記低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さは０．３μｍ以下にされており、
　（Ｂ−２）前記低濃度不純物領域の表面部の、前記第１のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは０．１μｍ以上であり、
　（Ｃ）前記低濃度不純物領域の表面部の、前記第１のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、
　（Ｄ）前記ＰチャネルＭＯＳＦＥＴのそれぞれの不純物領域は、前記第２のゲート電極の下に延びていない、相補型電界効果トランジスタ。」（以下、本願発明１という）
２．　引用例記載の発明
　当審の拒絶理由に引用された出願前公知の刊行物（特開昭６１−１３４０５７号公報、以下、引用例１という）には、
　「この発明は、微細なＣＭＯＳ型集積回路装置に関し、ＮチャネルＭＯＳＦＥＴ…のホットエレクトロン注入効果とＰチャネルＭＯＳＦＥＴのパンチスルー現象を除去するようにしたものである。」（第１頁右下欄第３行から第８行）、
　「以下、この発明のＣＭＯＳ型集積回路装置の実施例について図面に基づき説明する。第１図はその一実施例の構成を示す断面図であり、図中の１０１はＮチャネルＭＯＳＦＥＴ、１０２はＰチャネルＭＯＳＦＥＴである。
　また、１は比抵抗５ないし１０ΩｃｍのＮ型シリコン単結晶基板である。このＮ型シリコン単結晶基板１にＰ型不純物ドープ層（以下Ｐウエルと云う）２が形成されている。このＰウエル層２はＮチャネルＭＯＳＦＥＴ１０１を作るためのもので、不純物濃度１×１０１６ないし１×１０１７ｃｍ−３のＰ型不純物がドープされている。」（第２頁左下欄第９行から第２０行）、
　「ゲート電極５の側壁には、シリコン酸化膜（「ＰＳＧ（リンガラス）」は誤記）によるスペーサ７が形成されている。このスペーサ７の下において、ＮチャネルＭＯＳＦＥＴ１０１では、Ｎ型単結晶シリコン基板１中にＮ−層６が形成されている。このＮ−層６は表面濃度が５×１０１６ないし１×１０１９ｃｍ−３である。
　さらに、このＮ−層６に隣接して、表面濃度１×１０２０ないし３×１０２０ｃｍ−３のＮ＋層８が形成されており、ＮチャネルＭＯＳＦＥＴ１０１のソース及びドレインとなっている。
　一方、ＰチャネルＭＯＳＦＥＴ１０２においては、表面濃度１×１０１９ないし３×１０１９ｃｍ−３のＰ＋層９のみでＰチャネルＭＯＳＦＥＴのソース及びドレインが形成されており、スペーサ７によりＰ＋層のゲート電極下への回り込みが抑えられている。」（第２頁右下欄第４行から第３頁左上欄第９行）と記載され、
　また、「第２図（Ｆ）に示すように、Ｐチャネル領域１１２をレジスト５２でマスキングして、Ｎチャネル領域１１１にリンを２×１０１３ｃｍ−２のドーズ量でイオン注入し、Ｎ−層６を形成する。
　次に、レジストを除去し、全面にＳｉＯ２をＣＶＤ法により５００ｎｍ堆積させ、ＣＨＦ３およびＣ２Ｆ６ガスを用いた異方性エッチング装置により全面エッチングを行い、第２図（Ｇ）に示すように、ゲート電極５の側壁部分にＳｉＯ２のスペーサ７を幅０．２μｍで形成する。
　次に、第２図（Ｈ）に示すように、再度チャネル部分１１２をレジスト５３でマスキングしてＮチャネル部分１１１をレジスト５３でマスキングしてＮチャネル部分１１１を５×１０１８ｃｍ−２のドーズ量でイオン注入し、Ｎ＋層８を形成する。スペーサが存在するため、Ｎ＋層とチャネルの間にはＮ−層が残存する構造となる。
　次に、第２図（Ｉ）に示すように、レジスト５３を除去し、新たなレジスト５４によりＮチャンネル部分１１１をマスキングして、Ｐチャネル部分１１２にボロンを１×１０１４ｃｍ−２のドーズ量でイオン注入しＰ＋層９を形成する。
　次に、レジスト５４を除去した後、９００℃乾燥酸素雰囲気でドライブインを施し、第２図（ＪＦ）に示すように、Ｎ＋層８及びＰ＋層９の接合深さをそれぞれ０．２μｍおよび０．４μｍとする。ボロンは拡散速度が大きいのでスペーサの下全体にＰ＋層９が入り込み、オフセットゲート構造にはならない。」（第３頁右下欄第８行から第４頁左上欄第１５行）と記載され、
　さらに、「ゲート電極側壁に形成されたスペーサを利用し、ＮチャネルＭＯＳＦＥＴにおいては、Ｎ−、Ｎ＋構造ドレインとし、ホットキャリア効果を緩和させ、ＰチャネルＭＯＳＦＥＴにおいては、スペーサによりＰ＋層のゲート電極下への回り込みを防ぎ、実行ゲート長が短縮されないようにしてパンチする現象を防いでいるため、ＣＭＯＳ型集積回路装置の高密度化が可能となる。」（第４頁右上欄第１０行から第１７行）と記載されている。
　引用例１はＣＭＯＳ型集積回路装置であり、図面からＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同一基板上に形成され、Ｎ型主表面とＰ型主表面を有する半導体基板を有することは示されている。
　また、スペーサが存在するため、Ｎ＋層とチャネルの間にはＮ−層が残存する構造となるので、ＮチャネルＭＯＳＦＥＴの各不純物領域は、ゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、ゲ一ト電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを備えている。
　引用例１には、その第２図にスペーサ７が０．２μｍ（第３頁右下欄第１５行から第１７行参照）であって、Ｎ−層６の一端はゲート電極下に入り込み、他端はスペーサの高濃度側端近くにあるものが示されており、低濃度不純物領域の表面部の、ゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされている構成が示されている。
　引用例１には、「ＰチャネルＭＯＳＦＥＴ１０２においては、表面濃度１×１０１９ないし３×１０１９ｃｍ−３のＰ＋層９のみでＰチャネルＭＯＳＦＥＴのソース及びドレインが形成されており、スペーサ７のよりＰ＋層のゲート電極下への回り込みが抑えられている。」とされており、ＰチャネルＭＯＳＦＥＴのそれぞれの不純物領域は、前記第２のゲート電極の下に延びていないことが示されている。
　すなわち、引用例１には、ＣＭＯＳ型集積回路装置において、ＮチャネルＭＯＳＦＥＴのホットエレクトロン注入効果とＰチャネルＭＯＳＦＥＴのパンチスルー現象を除去するようにしたものであり、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同一基板上に形成され（ａ−１）、Ｎ型主表面とＰ型主表面を有する半導体基板を有し（ａ−２）、ＮチャネルＭＯＳＦＥＴ１０１では、Ｎ型単結晶シリコン基板１中のＰウエル２にＮ−層６が形成され、このＮ−層６に隣接して、Ｎ＋層８が形成されており、ＮチャネルＭＯＳＦＥＴ１０１のソース及びドレインとなっており（ａ−３）、ＰチャネルＭＯＳＦＥＴ１０２においては、Ｐ＋層９のみでＰチャネルＭＯＳＦＥＴのソース及びドレインが形成されており（ａ−４）、ＮチャネルＭＯＳＦＥＴの各不純物領域は、ゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、ゲート電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを備え（ａ−５）、ゲート電極５の側壁部分にＳｉＯ２のスペーサ７を幅０．２μｍで形成し、Ｎ＋層８及びＰ＋層９の接合深さをそれぞれ０．２μｍおよび０．４μｍとし、低濃度不純物領域の表面部の、ゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており（ｃ）、ＰチャネルＭＯＳＦＥＴのそれぞれの不純物領域は、ゲート電極の下に延びていない（ｄ）、相補型電界効果トランジスタが記載されている。
（引用例２記載の発明）
　同じく引用例２（特開平１−３０７２６６号公報）には、
「本発明の目的は、ゲートとソース、ドレインを十分にオーバーラップさせ、かつ高濃度の拡散端をゲート電極直下まで到達させたＬＤＤ構造を容易に形成する製造方法を提供する。」（第２頁右上欄第１８行〜左下欄第２行）と記載され、
「第１図（ｂ）の如く、ゲート電極をマスクに５×１０１２〜２×１０１３ｃｍ−２程度のリンを、シリコン基板１と垂直方向に対して４５°〜６０°の角度で注入する。このとき、イオン打ち込みは、基板上に形成されたトランジスタのゲート電極の方向を考慮し、２〜４方向の回転注入を行い、ソース・ドレインに非対称性が生ずるのを防ぐ。本実施例では、ｎ−層６の大きさは、最終的には深さ方向で０．１〜０．１５μｍ、横方向（つまりゲートとのオーバーラップ量）で０．１５〜０．２μｍとなった。
　さらに、第１図（ｃ）の如く、シリコン酸化膜を１００〜１５０ｎｍ被覆し、反応性イオンエッチングを用いて、ゲート電極５の側壁にサイドウォールスペーサ７を形成する。このとき、スペーサ長は０．１〜０．１５μｍとなった。この後、１〜５×１０１５ｃｍ−２程度のヒ素をシリコン基板に垂直方向に対して０°、あるいは、７°程度傾けて回転注入法により、ｎ＋層８を形成する。このとき、最終的なｎ＋層の横方向拡散量は０．１〜０．１５μｍであった。上記サイドウォールスペーサ７の幅は、このｎ＋層の横方向拡散量以下に設定する必要がある。
　以上により、工程数の増加なく、ゲートオーバーラップ量を確保した高耐圧、高電流駆動能力のＭＩＳ型電界効果トランジスタを得ることができた。」（第３頁左上欄第２行から右上欄第８行）と記載されている。
　即ち、引用例２には、ゲートとソース、ドレインを十分にオーバーラップさせ、かつ高濃度の拡散端をゲート電極直下まで到達させたＬＤＤ構造が示され、ｎ−層６の大きさは、最終的には横方向（つまりゲートとのオーバーラップ量）で０．１５〜０．２μｍであり、ゲート電極５の側壁のサイドウォールスペーサ７のスペーサ長は０．１〜０．１５μｍであり、最終的なｎ＋層の横方向拡散量は０．１〜０．１５μｍであり、上記サイドウォールスペーサ７の幅は、このｎ＋層の横方向拡散量以下に設定する必要があることが記載されている。
３．　本願発明１と引用例記載の発明との対比
３．１　本願発明１と引用例１との対比
（一致点）
　引用例１における（ａ−１〜５）、（ｃ）、（ｄ）は、本願発明１の（Ａ−１〜５）、（Ｃ）、（Ｄ）に相当するから、本願発明１は引用例１記載の発明と次の点で一致する。
　「（Ａ−１）ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同一基板上に形成された相補型電界効果トランジスタであって、
　（Ａ−２）Ｎ型主表面とＰ型主表面を有する半導体基板と、
　（Ａ−３）前記半導体基板のＰ型主表面上に形成され、第１のゲート電極と、１対のソース／ドレイン領域となる１対の不純物領域とを含むＮチャネルＭＯＳＦＥＴと、
　（Ａ−４）前記半導体基板のＮ型主表面上に形成され、第２のゲート電極と１対のソース／ドレイン領域となる１対の不純物領域とを含むＰチャネルＭＯＳＦＥＴと、を備え、
　（Ａ−５）前記ＮチャネルＭＯＳＦＥＴの各不純物領域は、前記第１のゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、前記第１のゲ一ト電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを、備え
　（Ｃ）前記低濃度不純物領域の表面部の、前記第１のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、
　（Ｄ）前記ＰチャネルＭＯＳＦＥＴのそれぞれの不純物領域は、前記第２のゲート電極の下に延びていない
　相補型電界効果トランジスタ。
（相違点）
　そして、本願発明１と引用例１記載の発明とは次の点で相違している。
▲１▼本願発明１は「（Ｂ−１）前記低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さは０．３μｍ以下にされて」いるが、引用例１のものは記載がない点、
▲２▼本願発明１は、「（Ｂ−２）前記低濃度不純物領域の表面部の、前記第１のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは０．１μｍ以上であ」るのに対して、引用例１のものは、ゲート電極下に達する領域が図示されているが、長さの記載はない点。
（相違点の判断）
（相違点▲１▼について）
　引用例１のものは、ゲート電極５の側壁部分にＳｉＯ２のスペーサ７を幅０．２μｍで形成し、Ｎ＋層８及びＰ＋層９の接合深さをそれぞれ０．２μｍおよび０．４μｍとし、低濃度不純物領域の表面部の、前記第１のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、しかも、ボロンは拡散速度が大きいのでスペーサの下全体にＰ＋層９が入り込み、オフセットゲート構造にはならないことから、Ｐ＋層９はスペーサ幅と同程度に、拡散速度が小さいＮ＋層８の幅方向は、スペーサ下に留まっていると認められ、第２図（Ｊ）及び第１図にはＮ−層６の一端はゲート電極下に入り込み、他端はスペーサの高濃度側端近くにあるものが示されており、スペーサ幅程度の長さ（約０．２μｍ）は有するものと認められる。
　そして、低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さが、長いと抵抗が高くなるので、長さには自ずと限度があることは周知の事実であり、それを０．３μｍ以下とすることは、当業者が容易に想到できたことである。したがって、相違点▲１▼は格別のことではない。
（相違点▲２▼について）
　引用例２には、「本実施例では、ｎ−層６の大きさは、最終的には深さ方向で０．１〜０．１５μｍ、横方向（つまりゲートとのオーバーラップ量）で０．１５〜０．２μｍとなった。」と記載されており、チャネルの長さ方向と同一方向の長さは０．１μｍ以上である。そして、引用例２はゲートとソース、ドレインを十分にオーバーラップさせることを目的とするものであるから、引用例１のゲート電極下に達する領域の長さを０．１μｍ以上であるとすることは当業者が任意に設定できた事項であると認められ、引用例２記載の長さとすることに格別のことが認められない。
　したがって、相違点▲２▼は格別のことではない。
４．　まとめ
　相違点▲１▼及び▲２▼は格別のことでないので、本願発明１は引用例１及び２記載の発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明１は、特許法第２９条第２項の規定により特許を受けることができないものであり、特許請求の範囲請求項２に係る発明について述べるまでもなく、本願は、拒絶すべきものであり、上記結論通り審決する。