(57)【特許請求の範囲】
【請求項１】
量子井戸構造を備えたＳｉ系半導体デバイスの製造方法であって、
（ａ）Ｓｉ系基板を準備する工程と、
（ｂ）前記Ｓｉ系基板の上に、前記量子井戸構造の障壁層となるＳｉ系絶縁層を形成する工程と、
（ｃ）前記Ｓｉ系絶縁層の上に、前記量子井戸構造の井戸層となる厚みが１０ｎｍ以下の金属層を形成する工程と、
（ｄ）前記金属層の上に、Ｓｉ系半導体の単結晶で形成された半導体薄板を重ね合わせることによって、重ね合わせ基板を作成する工程と、
（ｅ）前記重ね合わせ基板を熱処理することによって、前記金属層と前記半導体薄板とを接合するとともに、前記金属層と前記半導体薄板との境界に前記量子井戸構造の障壁層となるＳｉＯ2 層を形成する工程と、
を備えることを特徴とするＳｉ系半導体デバイスの製造方法。
【請求項２】
請求項１記載の方法であって、
前記熱処理の温度は６００℃未満である、方法。
【請求項３】
請求項１または２記載の方法であって、
前記Ｓｉ系基板は、ＳｉまたはＳｉＧｅで形成されている、方法。
【請求項４】
請求項１ないし３のいずれかに記載の方法であって、
前記Ｓｉ系絶縁層は、ＳｉＯ2 またはＳｉ3Ｎ4で形成されている、方法。
【請求項５】
請求項１ないし４のいずれかに記載の方法であって、
前記Ｓｉ系半導体は、ＳｉまたはＳｉＧｅである、方法。
【請求項６】
請求項１ないし５のいずれかに記載の方法であって、
前記金属層は、Ａｕと、Ｐｔと、Ａｌと、Ａｇと、Ｃｕと、Ｐｄと、Ｎｉと、Ｔｉとで構成されたグループの中から選択された金属で形成されている、方法。
【請求項７】
請求項１ないし６のいずれかに記載の方法であって、さらに、
前記工程（ｄ）は、前記重ね合わせの前に前記半導体薄板の表面をフッ酸で洗浄する工程を含む、方法。
【請求項８】
請求項１ないし７のいずれかに記載の方法であって、
前記工程（ｃ）は、前記金属層が量子細線または量子ドットを構成するように前記金属層をパターニングする工程を含む、方法。
【請求項９】
請求項１ないし７のいずれかに記載の方法であって、
前記工程（ｃ）は、前記金属層がドーナツ形状を有するように前記金属層をパターニングする工程を含む、方法。
【請求項１０】
量子井戸構造を備えたＳｉ系半導体デバイスであって、
Ｓｉ系基板と、
前記Ｓｉ系基板の上に設けられた、前記量子井戸構造の障壁層となるＳｉ系絶縁層と、
前記Ｓｉ系絶縁層の上に設けられた、前記量子井戸構造の井戸層となる厚みが１０ｎｍ以下の金属層と、
前記金属層の上に設けられた、前記量子井戸構造の障壁層となるＳｉＯ2 層と、
前記ＳｉＯ2 層の上に設けられ、Ｓｉ系半導体の単結晶で形成された半導体層と、
を備えることを特徴とするＳｉ系半導体デバイス。
【請求項１１】
請求項１０記載のＳｉ系半導体デバイスであって、
前記Ｓｉ系基板は、ＳｉまたはＳｉＧｅで形成されている、Ｓｉ系半導体デバイス。
【請求項１２】
請求項１０または１１記載のＳｉ系半導体デバイスであって、
前記Ｓｉ系絶縁層は、ＳｉＯ2 またはＳｉ3Ｎ4で形成されている、Ｓｉ系半導体デバイス。
【請求項１３】
請求項１０ないし１２のいずれかに記載のＳｉ系半導体デバイスであって、
前記Ｓｉ系半導体は、ＳｉまたはＳｉＧｅである、Ｓｉ系半導体デバイス。
【請求項１４】
請求項１０ないし１３のいずれかに記載のＳｉ系半導体デバイスであって、
前記金属層は、Ａｕと、Ｐｔと、Ａｌと、Ａｇと、Ｃｕと、Ｐｄと、Ｎｉと、Ｔｉとで構成されたグループの中から選択された金属で形成されている、Ｓｉ系半導体デバイス。
【請求項１５】
請求項１０ないし１４のいずれかに記載のＳｉ系半導体デバイスであって、
前記金属層は量子細線または量子ドットを構成する、Ｓｉ系半導体デバイス。
【請求項１６】
請求項１０ないし１４のいずれかに記載のＳｉ系半導体デバイスであって、
前記金属層はドーナツ形状を有する、Ｓｉ系半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、量子構造を有するＳｉ系半導体デバイスの技術に関する。
【０００２】
【従来の技術】
量子構造を有する半導体デバイスとしては、ＧａＡｓ系半導体を用いた発光素子が実現されている。量子構造は、発光素子に限らず、種々の用途のための量子デバイスとしても注目されている。特に、金属層を有する量子構造は、共鳴トンネル効果が顕著に現れる傾向にあるので、その共鳴トンネル効果を用いた量子デバイスとして利用できる可能性がある。
【０００３】
【発明が解決しようとする課題】
しかし、従来は、金属層を有する量子構造を備えたＳｉ系半導体デバイスを形成する技術は知られていなかった。
【０００４】
本発明は、上述した従来の課題を解決するためになされたものであり、金属層を有する量子構造を備えたＳｉ系半導体デバイスを得ることができる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明では、まず、Ｓｉ系基板を準備し、前記Ｓｉ系基板の上に、量子井戸構造の障壁層となるＳｉ系絶縁層を形成する。次に、前記Ｓｉ系絶縁層の上に、前記量子井戸構造の井戸層となる厚みが１０ｎｍ以下の金属層を形成する。そして、前記金属層の上に、Ｓｉ系半導体の単結晶で形成された半導体薄板を重ね合わせることによって、重ね合わせ基板を作成する。さらに、前記重ね合わせ基板を熱処理することによって、前記金属層と前記半導体薄板とを接合するとともに、前記金属層と前記半導体薄板との境界に前記量子井戸構造の障壁層となるＳｉＯ2 層を形成する。
【０００６】
本発明によれば、重ね合わせ基板の熱処理によって、金属層と半導体薄板とが強固に接合される。この接合のメカニズムは、以下のように推定される。すなわち、Ｓｉ系絶縁層の上に薄い金属層が形成されると、Ｓｉ系絶縁層中のＳｉ原子が、薄い金属層を通ってＳｉ系半導体の薄板側に移動してゆく。そして、熱処理の際に、このＳｉ原子がＳｉ系半導体薄板中のＳｉ原子と結合し、これによって重ね合わせ基板が強固に接合される。また、熱処理の結果、金属層とＳｉ系半導体薄板との境界にＳｉＯ2 層が形成される。この結果、本発明の方法では、金属層を量子閉じ込め層とし、Ｓｉ系絶縁層とＳｉＯ2 層とを障壁層とする量子構造を備えたＳｉ系半導体デバイスが得られる。また、Ｓｉ系半導体層は、Ｓｉ系半導体の単結晶で形成されているので、このＳｉ系半導体層を用いて、さらに種々のデバイスを構成することが可能である。
【０００７】
なお、本発明は、種々の形態で実現することが可能であり、例えば、量子構造を有するＳｉ系半導体デバイスやその製造方法等の形態で実現することができる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態および実施例を以下の順序で説明する。
Ａ．第１の実施形態：
Ｂ．第２の実施形態：
Ｃ．第３の実施形態：
Ｄ．第４の実施形態：
【０００９】
Ａ．第１の実施形態：
図１は、本発明の第１の実施形態におけるＳｉ系半導体デバイスの製造工程を示すフローチャートである。また、図２は、各工程における基板の断面を示す説明図である。
【００１０】
ステップＳ１１では、Ｓｉ系基板１１０を準備する（図２（ａ））。このＳｉ系基板１１０としては、例えば、単結晶シリコンや、多結晶シリコン、アモルファスシリコン、ＳｉＧｅなどの種々のＳｉ系材料で形成された基板を利用することができる。ここで、ＳｉＧｅとは、任意の組成のシリコン・ゲルマニウム固溶体（「シリコン・ゲルマニウム混晶」あるいは単に「シリコン・ゲルマニウム」とも呼ぶ）を意味している。すなわち、Ｓｉ系基板１１０としては、シリコンを含む半導体（「Ｓｉ系半導体」と呼ぶ）で形成された種々の基板を利用することができる。後述する他の層は比較的薄いので、最終的な基板の厚みは、このＳｉ系基板１１０の厚みとほぼ等しくなる。従って、Ｓｉ系基板１１０の厚みは、取り扱いに適した任意の厚みに設定される。例えば、０．５ｍｍ程度のウェハがＳｉ系基板１１０として使用される。なお、図２における各層の厚みの比率は、図示の便宜上、実際の寸法による比率とは大幅に異なっている。
【００１１】
ステップＳ１２では、Ｓｉ系基板１１０の上にＳｉ系絶縁層１２０を形成する（図２（ｂ））。Ｓｉ系絶縁層１２０の材料としては、例えばＳｉ０2 やＳｉ3Ｎ4を用いることができる。Ｓｉ3Ｎ4製の絶縁層１２０を形成する方法としては、例えばスパッタリングが利用される。Ｓｉ０2 製の絶縁層１２０は、熱酸化や、ＣＶＤ、スパッタリングなどによって形成可能である。あるいは、Ｓｉ系基板１１０の表面に形成される自然酸化膜を、そのまま絶縁層１２０として利用することも可能である。このＳｉ系絶縁層１２０は、量子井戸構造の障壁層となるものである。Ｓｉ系絶縁層１２０の厚みは、障壁層として十分な厚みであればよく、例えば２ｎｍ〜１０ｎｍの範囲に設定される。
【００１２】
ステップＳ１３では、Ｓｉ系絶縁層１２０の上に、薄い金属層１３０を蒸着する（図２（ｃ））。金属層１３０の材料としてはＡｕが好ましいが、その他に、Ｐｔ、Ａｌ、Ａｇ、Ｃｕ、Ｐｄ、Ｎｉ、Ｔｉなどの他の金属も使用することができる。金属層１３０は量子井戸構造の井戸層（「量子閉じ込め層」とも呼ぶ）となるものあり、その厚みは１０ｎｍ以下に設定される。なお、後述する熱処理で基板を接合させるためには、金属層１３０の厚みは３〜４原子層以上が必要であり、金属層１３０が過度に薄いときには強固に接合できない場合がある。従って、金属層１３０の厚みとしては、５ｎｍ〜１０ｎｍの範囲が好ましく、７ｎｍ〜１０ｎｍの範囲が特に好ましい。
【００１３】
ステップＳ１４において、金属層１３０の上に、Ｓｉ系半導体製の単結晶薄板２１０が載置される（図２（ｄ））。この薄板２１０としては、例えば、ＳｉＧｅやＳｉなどのＳｉ系半導体材料の単結晶で構成された薄板を用いることができる。なお、以下ではこの薄板２１０を「半導体層２１０」とも呼ぶ。半導体層２１０は、半導体デバイスの活性層（能動デバイスが形成される層）として利用可能である。ＳｉＧｅは電子の移動度がＳｉよりも高いので、半導体層２１０をＳｉＧｅで形成すれば、高速な半導体デバイスを得ることが可能である。半導体層２１０の厚みは、半導体層２１０の取り扱いが困難とならない程度の任意の厚みでよく、例えば、１００μｍ程度の薄板が半導体層２１０として使用される。
【００１４】
なお、半導体層２１０を金属層１３０の上に重ね合わせる前に、半導体層２１０の表面（金属層１３０と接触する表面）を、フッ酸を用いて洗浄することによって、水素終端処理を行うことが好ましい。この水素終端処理は、表面のＳｉ原子同士の結合手を切断してＳｉ−Ｈ結合を形成する処理である。水素終端処理を行うことによって、以下に説明する熱処理時の接合がより強固になる。
【００１５】
こうして得られた重ね合わせ基板３００は、ステップＳ１５において熱処理され、これによって金属層１３０とＳｉ系半導体層２１０とが互いに接合する。この熱処理は、不活性雰囲気中において、通常は６００℃未満の温度で行われる。但し、熱処理温度としては、約３５０℃〜約４５０℃の範囲が好ましく、約４００℃が最も好ましい。金属層１３０を金（Ａｕ）で形成した場合には、熱処理温度が６００℃を越えたり、約３５０℃を下回ったりすると、接合ができない可能性がある。但し、熱処理温度の上限値は金属層１３０を構成する金属の種類に依存しており、金以外の金属種を用いるときには、６００℃以上の熱処理温度を許容できる場合がある。熱処理の時間は、例えば約１時間程度の長さに適宜設定される。
【００１６】
この熱処理による基板の接合のメカニズムは、以下のようなものであると推定される。Ｓｉ系絶縁層１２０の上に特定の金属で形成された薄い金属層１３０が形成されると、室温程度の低い温度において、Ｓｉ系絶縁層１２０中のＳｉの結合が切断される。こうして結合が切断されたＳｉ原子は、薄い金属層１３０中を移動して、金属層１３０の表面側に達する。このＳｉ原子は、結合手が余っており反応性が高い。このため、１０００℃未満の比較的低い温度で熱処理を行うと、このＳｉ原子がＳｉ系半導体層２１０中のＳｉ原子と強固な結合を作ると考えられる。このＳｉ原子の結合によって、重ね合わせ基板３００が強固に接合される。
【００１７】
なお、上述のメカニズムにおいて、Ｓｉ原子の結合が切断されて薄い金属層中を移動する現象は、低温固相反応として知られている。低温固相反応は、例えば、「半導体／金属・接合界面の構造と形成過程−主として金属薄膜／Ｓｉ単結晶の系について−」、平木昭夫、日本金属物理学会会報、第２４巻第２号（１９８５年）、１４４〜１５０頁に説明されている。この会報では、Ｓｉ単結晶の上に約１００ｎｍのＡｕ膜を形成したときに、約２００℃（４７０Ｋ）程度の低い温度で熱処理すると、その表面にＳｉ０2 が容易に形成されることが報告されている。Ａｕ膜の無い状態で熱酸化によってＳｉ０2 を形成する場合には、約１０００℃以上の熱処理が必要である。従って、Ａｕ膜は、Ｓｉ０2 を形成するのに必要な熱処理温度を大幅に低減していることが理解できる。上述したステップＳ１５の熱処理による基板の接合では、上記の会報で説明されたメカニズムと類似のメカニズムが働いているものと推定される。
【００１８】
上記の会報の１１５頁には、Ａｕの他に、Ｐｔや、Ａｌ、Ａｇ、Ｃｕ、Ｐｄ、Ｎｉ、Ｔｉなどの他の金属の薄膜によっても低温固相反応が起こることが記載されている。従って、これらの金属によって薄い金属層１３０を形成すれば、１０００℃未満の比較的低い温度の熱処理によって、重ね合わせ基板３００を強固に接合することが可能である。
【００１９】
なお、この熱処理の結果、図２（ｅ）に示すように、金属層１３０とＳｉ系半導体層２１０との境界にＳｉ０2 層２２０が形成される。このＳｉ０2 層２２０は、完全な不活性ガス雰囲気中で熱処理を行っても、２〜４ｎｍ程度の厚みに形成される。この理由は、重ね合わせ時に金属層１３０と半導体層２１０の境界に閉じこめられた酸素がＳｉ原子と反応するからであると推定される。このＳｉ０2 層２２０の厚みは、不活性ガスに微量の酸素ガスを混ぜることによって調整可能である。このＳｉ０2 層２２０の厚みは、量子井戸構造の障壁層として十分な値であればよく、例えば２ｎｍ〜１０ｎｍの範囲に設定される。
【００２０】
以上説明したように、本実施形態では、薄い金属層１３０を利用して、１０００℃未満の低い熱処理温度で基板の接合を行うことによって、量子井戸構造を有するＳｉ系半導体デバイス用基板を得ることが可能である。
【００２１】
基板の接合時の熱処理温度が低いことは、以下のようないくつかの利点を有している。第１の利点は、ＳｉＧｅを半導体層２１０の材料として使用できる点である。純粋なＧｅは、７００℃程度で分解してしまうことが知られている。また、ＳｉＧｅが分解する温度はＧｅ成分が減少するほど高くなるが、１０００℃ではかなりのＳｉＧｅが分解してしまう。すなわち、上記実施形態では、貼り合わせ時の熱処理が１０００℃未満なので、ＳｉＧｅを半導体層２１０として採用することができ、この基板を用いてＳｉＧｅ層を含む半導体デバイスを作成することが可能である。第２の利点は、熱処理装置の構成が簡単になり、また、熱処理に要するエネルギや時間が少なくて済む点である。この結果、基板のコストをかなり低減することが可能である。この利点は、半導体層２１０としてＳｉを利用する場合に特に重要である。第３の利点は、Ｓｉ系半導体層２１０のドーピング分布が、熱処理によって大きく変化しない点である。すなわち、１０００℃以上の高温で熱処理を行った場合には、ドーピング分布が大きく代わってしまう可能性がある。本実施形態において、特に６００℃以下で熱処理を行えば、ドーピング分布に大きな影響を与えなくて済むという利点がある。
【００２２】
第１実施形態によるＳｉ系半導体デバイスは、具体的には、例えば以下のようにして作成される。まず、Ｓｉ系基板１１０として、Ｓｉ単結晶ウェハを準備する。このウェハ１１０の表面に、Ｓｉ系絶縁層１２０として、２ｎｍの厚みのＳｉ０2 層をＣＶＤで蒸着する。そして、このＳｉ０2 層１２０の上に、金属層１３０として、７ｎｍの厚みのＡｕ層を蒸着する。Ｓｉ系半導体薄板２１０としては、Ｓｉ単結晶薄板を準備し、その表面をフッ酸で水素終端した後にＡｕ層１３０の上に載置する。そして、Ａｒ雰囲気中で４００℃で２時間の熱処理を行う。この熱処理の結果、Ａｕ層１３０とＳｉ系単結晶薄板２１０とが強固に接合するとともに、その境界に２ｎｍの厚みのＳｉ０2 層２２０が形成される。
【００２３】
図３は、こうして得られた半導体デバイスの量子井戸構造の共鳴トンネル効果を説明する説明図である。２つのＳｉ０2 層は障壁層として機能し、Ａｕ層は井戸層として機能する。図３（ａ）のＳｉ層にはフェルミ準位Ｅｆが点線示されており、また、Ａｕ層には量子化された電子準位（「量子準位」とも呼ぶ）が示されている。ここでは、Ｓｉ層のフェルミ準位ＥｆがＡｕ層１３０の空いている電子準位よりもやや低くなるように、Ａｕ層１３０の厚みやＳｉ単結晶層２１０のドーピング量が予め設定されている。図３（ｂ）〜（ｄ）は、基板に電圧を印加していったときのエネルギレベルの変化を示している。図３（ｃ）のように、Ａｕ層の電子準位が左側のＳｉ層のフェルミ準位Ｅｆとほぼ一致する状態になると、共鳴トンネル効果によって、この量子井戸構造にトンネル電流が流れる。図３（ｅ）は、このときの電流−電圧特性の例を示したものである。本実施形態によって、このような共鳴トンネル効果を使用した半導体デバイスを容易に作成することが可能である。
【００２４】
Ｂ．第２の実施形態：
図４は、第２の実施形態におけるＳｉ系半導体デバイスの製造工程を示すフローチャートである。この製造工程は、図１に示した製造工程のステップＳ１３とステップＳ１４の間にステップＳ２１を追加したものであり、その他は図１のものと同じである。
【００２５】
ステップＳ２１では、リソグラフィによって金属層１３０のパターニングが行われる。図５（ａ）〜（ｄ）は、電子線リソグラフィによるパターニング処理の例を示している。図５（ａ）はパターニング前の状態を示しており、これは、図２（ｃ）に示したものと同じである。
【００２６】
パターニング処理では、まず、金属層１３０の上にレジスト４００が塗布され（図５（ｂ））、レジスト４００が電子ビーム露光によってパターニングされる（図５（ｃ））。そして、エッチング（例えばドライエッチング）を行い、パターニングされたレジスト４００ａで遮蔽されていない部分の金属層１３０を除去する。なお、エッチングによってパターニングを行う場合には、金属層１３０を金（Ａｕ）以外の金属で形成することが好ましい。こうしてパターニングされた金属層１３０ａは、例えば細線状や粒子状の種々の形状を得ることができる。金属層１３０の厚みは１０ｎｍ以下なので、線幅が１０ｎｍ以下の細線状の形状になるようにパターニングを行えば、量子細線を得ることができる。また、直径が１０ｎｍ以下のほぼ円形の粒子や、一辺が１０ｎｍ以下のほぼ矩形状の粒子になるようにパターニングを行えば、量子ドット（「量子箱」とも呼ぶ）を得ることができる。
【００２７】
こうして金属層がパターニングされると、第１実施形態と同様に、ステップＳ１４，Ｓ１５においてＳｉ系半導体薄板２１０の載置と熱処理とが実行される。図５（ｅ）は、第２実施形態で得られる基板の断面を示している。第２実施形態で得られる構造は、第１実施形態の一様な金属層１３０（図２（ｅ））が、パターニングされた金属層１３０ａに置き換えられたものである。なお、図５（ｅ）の例では、パターニングされた金属層１３０ａの間には隙間４１０が生じているが、この隙間に絶縁層を埋め込むことも可能である。
【００２８】
このように、第２実施形態では、金属層１３０のパターニングを行ったので、単なる一様な金属層１３０では無く、細線状や粒子状などの種々の特定の形状を有するパターン化された金属層１３０ａを得ることが可能である。この金属層１３０ａは、量子細線や量子ドットなどの量子閉じ込め層として利用することができる。
【００２９】
なお、パターニング後の金属層の形状としては、ドーナツ形状を採用することも可能である。ドーナツ形状の金属層を用いると、いわゆるＡＢ（アハロノフ−ボーム）効果が得られるので、例えば磁気センサとして利用することが可能である。
【００３０】
Ｃ．第３実施形態：
図６は、第３の実施形態におけるＳｉ系半導体デバイスの製造工程における基板の断面を示す説明図である。第３の実施形態は、金属層のパターニングの仕方が第２の実施形態と異なる。
【００３１】
第３の実施形態では、まず、Ｓｉ系基板１１０の上にＳｉ系絶縁層１２０を形成し（図６（ａ））、このＳｉ系絶縁層１２０の上にレジスト４００を塗布する。そして、このレジスト４００を電子ビーム露光によってパターニングすることによって、Ｓｉ系絶縁層１２０の表面の一部を露出させる（図６（ｃ））。この状態で、露出したＳｉ系絶縁層１２０の表面の上に、金属層１３０ｂを形成する（図６（ｄ））。この際、レジスト４００ｂが予めパターニングされているので、絶縁層１２０上の金属層１３０ｂもパターニングされた形状を有することになる。その後、レジスト４００ｂを除去し、Ｓｉ系半導体薄板２１０を載置して熱処理を実行すると、図６（ｅ）に示す構造が得られる。これは、図５（ｅ）に示した構造と実質的に同じである。
【００３２】
Ｄ．第４実施形態：
図７は、第４の実施形態におけるＳｉ系半導体デバイスの製造工程における基板の断面を示す説明図である。第４の実施形態も、金属層のパターニングの仕方が第２や第３の実施形態と異なる。
【００３３】
第４の実施形態では、Ｓｉ系基板１１０の上にレジスタ４００を塗布し（図７（ａ））、このレジスト４００をパターニングする（図７（ｂ））。次に、パターニングされたレジスト４００ｃをマスクとしてＳｉ系基板１１０をエッチングし、レジスト４００ｃを除去すると、表面に凹凸のあるパターニングされたＳｉ系基板１１０ｃが得られる（図７（ｃ））。そして、このＳｉ系基板１１０ｃの凹凸面上にＳｉ系絶縁層１２０ｃを形成し（図７（ｄ））、さらに、Ｓｉ系絶縁層１２０ｃの表面の上に金属層１３０ｃを形成する（図７（ｅ））。その後、Ｓｉ系半導体薄板２１０を載置して熱処理を実行すると、図７（ｆ）に示す構造が得られる。この構造は、表面に凹凸のあるＳｉ系基板１１０ｃ上に、多数の絶縁層１２０ｃ／金属層１３０ｃ／Ｓｉ０2 層２２０の量子構造が形成されたものとなっている。
【００３４】
なお、上述した第２ないし第４の実施形態で説明したパターニング方法は単なる例示であり、金属層のパターニング方法としては、これら以外の種々の方法を採用することが可能である。
【図面の簡単な説明】
【図１】第１の実施形態におけるＳｉ系半導体デバイスの製造工程を示すフローチャート。
【図２】第１実施形態の各工程における基板の断面を示す説明図。
【図３】量子井戸構造の共鳴トンネル効果を説明する説明図。
【図４】第２の実施形態におけるＳｉ系半導体デバイスの製造工程を示すフローチャート。
【図５】第２実施形態の各工程における基板の断面を示す説明図。
【図６】第３実施形態の各工程における基板の断面を示す説明図。
【図７】第４実施形態の各工程における基板の断面を示す説明図。
【符号の説明】
１１０…Ｓｉ系基板
１２０…Ｓｉ系絶縁層
１３０…金属層
２１０…Ｓｉ系半導体層
２２０…ＳｉＯ2 層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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