【事件の表示】
　平成２年特許願第３１５２４１号「半導体記憶装置」拒絶査定に対する審判事件（平成４年７月１日出願公開、特開平４−１８４７９８）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
Ｉ、本件発明
　本件審判請求に係る特許願は、平成２年１１月１９日になされたものであり、その特許請求の範囲の請求項１に係る発明は、平成１１年９月１７日付け手続補正書によって補正された明細書及び図面からみて、その特許請求の範囲の請求項１に記載されたとおりの
「（１）多数のメモリセル及び冗長メモリセルからなる複数のメモリセルアレイと、前記メモリセルアレイのワード線を選択するロウデコーダと、前記メモリセルアレイのワード線選択用のロウアドレス及び前記メモリセルアレイのビット線選択用のカラムアドレスに基づいて、前記メモリセルアレイに関連した欠陥ビット線を検出する手段と、前記各メモリセルアレイに対して共通に設けられ、前記検出手段の検出結果に基づいて、前記欠陥ビット線に対応する冗長ビット線を選択する手段とを備え、前記検出手段は、チャージ信号が入力される共通ノードに接続された複数のヒューズと、このヒューズの他端にそのドレインが接続されたトランジスタと、前記共通ノードにそのドレインが接続されたトランジスタとから構成され、前記ヒューズに接続されたトランジスタにカラムアドレスが与えられ、前記共通ノードに接続されたトランジスタにロウアドレスが与えられることを特徴とした半導体記憶装置。」
　であると認められる。
ＩＩ、引用例記載発明
　当審の拒絶理由の中で引用した特開昭６２−４０７００号公報（以下「引用例」という。）には、その第１図を参照して、１本の「予備ワード線」にて最大４本の不良ワード線の救済を可能とするために、
　「ロウアドレス信号Ａ０，Ａ０…Ａｎ，Ａｎ」は「ＮＯＲゲート１１，１１…」に与えられ、その信号に対応して正規の「ワード線Ｘ，Ｘ…」が選択され、Ｘ´は予備ワード線であり、正規のワード線Ｘ，Ｘ…の所定本数につき１本の割合で設け、正規のワード線Ｘ，Ｘ…及び予備ワード線Ｘ´は共にカラム方向に４つの「ブロック１，２，３，４」に分割されており、カラムアドレスａ０、ａ１、ａ０、ａ１が、ａ０ａ１＝Ｌでブロック１が、ａ０ａ１＝Ｌでブロック２が、ａ０ａ１＝Ｌにてブロック３が、ａ０ａ１＝Ｌでブロック４が、それぞれ選択され、各ブロック１，２，３，４毎に「プログラミング部Ｙ１、Ｙ２、Ｙ３、Ｙ４」を有しており、ロウアドレス信号Ａ０，Ａ０…Ａｎ，Ａｎを入力信号とする「プログラミング素子１２，１２…」と、このプログラミング素子１２，１２…の出力信号及び「予備ワード線イネーブル」を示す「プログラミング素子１４」の出力信号を入力とする「ＮＯＲゲート１３」と、ＮＯＲゲート１３の出力信号を入力とする「トランスファゲート１５」とからなり、トランスファゲート１５の出力信号はワイアードオア接続して予備ワード線Ｘ´に与えられるとともに「ＮＯＲゲート１１，１１…」を介して正規の「ワード線Ｘ，Ｘ…」与えられるようにしてなる「半導体メモリ」の記載が認められる。
　そして、上記引用例には、第１のワード線Ｘのブロック１の領域Ｘ１、第３のワード線Ｘのブロック２の領域Ｘ２、第２のワード線Ｘのブロック３の領域Ｘ３、第４のワード線Ｘのブロック４の領域Ｘ４に不良が分散して存在したものとすると、全てのプログラミング部Ｙ１〜Ｙ４においてプログラミング素子１２，１２…のプログラムにより、不良ワード線が選択された場合に予備ワード線Ｘ´をアクセスでき、カラムアドレス信号ａ０，ａ０，ａ１，ａ１にてブロック１が選択され、また、ロウアドレス信号Ａ０，Ａ０…Ａｎ，Ａｎにて第１のワード線が選択された場合は領域Ｘ１に替えて、予備ワード線Ｘ´の同ブロックの領域Ｘ１´が選択され、また、ブロック２，３，４が選択され、第３，第２，第４のワード線が選択された場合も同様に領域Ｘ２、Ｘ３、Ｘ４に替えて予備ワード線Ｘの同ブロック領域Ｘ２´、Ｘ３´、Ｘ４´がそれぞれ選択される旨が記載されている。
　更に、上記引用例記載の技術は、同様に、予備ビット線も適用できる旨が記載されている。
ＩＩＩ、本件発明と引用例記載発明との対比
　イ、本件発明（以下「前者」という。）の「メモリセルアレイ」は、引用例記載発明（以下「後者」という。）の「ブロック１、２、３、４」に相当し、
　ロ、欠陥選択線として、前者の「欠陥ビット線」は、後者の「欠陥ワード線」に相当し、
　ハ、冗長選択線として、前者の「冗長ビット線」は、後者の「予備ワード線」に相当し、
　ニ、後者の「ブロック１，２，３，４毎のプログラミング部Ｙ１、Ｙ２、Ｙ３、Ｙ４」と「ＮＯＲゲート１１，１１…」とで達成される機能は、前者の「メモリセルアレイのワード線選択用のロウアドレス及び前記メモリセルアレイのビット線選択用のカラムアドレスに基づいて、前記メモリセルアレイに関連した欠陥ビット線を検出する手段と、前記各メモリセルアレイに対して共通に設けられ、前記検出手段の検出結果に基づいて、前記欠陥ビット線に対応する冗長ビット線を選択する手段」の機能と等価であり、
　ホ、前者の「半導体記憶装置」は、後者の「半導体メモリ」を包摂するので、
　両者の一致点、相違点は次のとおりである。
（一致点）
「多数のメモリセル及び冗長メモリセルからなる複数のメモリセルアレイと、前記メモリセルアレイのワード線を選択するロウデコーダと、前記メモリセルアレイのワード線選択用のロウアドレス及び前記メモリセルアレイのビット線選択用のカラムアドレスに基づいて、前記メモリセルアレイに関連した欠陥選択線を検出する手段と、前記各メモリセルアレイに対して共通に設けられ、前記検出手段の検出結果に基づいて、前記欠陥選択線に対応する冗長選択線を選択する手段とを備えることを特徴とした半導体記憶装置。」である点。
（相違点）
　▲１▼欠陥選択線、冗長選択線が、それぞれ前者は「ビット線」であるのに対して、後者は「ワード線」である点。
　▲２▼欠陥選択線を検出し、前記欠陥選択線に対応する冗長選択線を選択する手段について、前者は、「チャージ信号が入力される共通ノードに接続された複数のヒューズと、このヒューズの他端にそのドレインが接続されたトランジスタと、前記共通ノードにそのドレインが接続されたトランジスタとから構成され、前記ヒューズに接続されたトランジスタにカラムアドレスが与えられ、前記共通ノードに接続されたトランジスタにロウアドレスが与えられる」ものであるのに対して、後者は、そのように構成していない点。
ＩＶ、当審の判断
（相違点▲１▼、▲２▼について）
　上記引用例には、係る技術は、予備ビット線にも、同様に適用できる旨が記載されており、欠陥セルのアドレスの記憶手段を、ヒューズとトランジスタで構成することは、例えば、特開昭６３−５３７９４号公報の如く本件出願前周知であり、選択回路をトランジスタの論理回路で構成することも、本件出願前、当業者において常套技術であったので、上記引用例記載の半導体メモリにおいて、その欠陥選択線、冗長選択線の対象を、それぞれワード線に替えてビット線とし、上記周知・常套技術を適用して、本件請求項１に係る発明を構成することは、当業者が容易に推考できたものと認められる。
Ｖ、むすび
　以上のとおり、本件請求項１に係る発明は、上記引用例記載の発明に基づいて、当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。