(57)【特許請求の範囲】
【請求項１】
ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの表面を第１のフォトレジストで覆った後、前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部に斜め方向からｎ型不純物とｐ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ−型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの表面を第２のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域とこれに隣接するｎ型ウエル給電部にｐ型不純物とｎ型不純物を斜め方向から打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ−型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第３のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ−型半導体領域よりも深い高濃度のｎ＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第４のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ−型半導体領域よりも深い高濃度のｐ＋型半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの素子形成領域の表面を第５のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域に隣接するｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部にｐ型不純物とｎ型不純物を斜め方向から打ち込むことにより、前記ｎ型ウエル給電部と前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ−型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの素子形成領域の表面を第６のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域と前記ｎ型ウエル給電部に斜め方向からｐ型不純物とｎ型不純物を打ち込むことにより、前記ｎ型ウエル給電部と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ−型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第７のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ型ポケット領域および前記低濃度のｐ−型半導体領域よりも深い高濃度のｎ＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第８のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ型ポケット領域および前記低濃度のｎ−型半導体領域よりも深い高濃度のｐ＋型半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法であって、前記工程（ｄ）および前記工程（ｅ）は、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極および前記ｐチャネル型ＭＩＳＦＥＴのゲート電極のそれぞれの側壁に、サイドウォールスペーサを形成した後に行われることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１または２記載の半導体集積回路装置の製造方法であって、前記ｐ型ウエルは、前記ｎ型ウエルに隣接して設けられることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１または２記載の半導体集積回路装置の製造方法であって、前記ｐ型ポケット領域は、前記低濃度のｎ−型半導体領域よりも深くゲート電極下に入り込んで形成され、前記ｎ型ポケット領域は、前記低濃度のｐ−型半導体領域よりも深くゲート電極下に入り込んで形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記斜め方向からの不純物の打ち込みは、前記半導体基板の上方から見て９０度ずつ異なる４方向から行うことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴはＣＭＯＳゲートアレイの基本ゲートの一部を構成し、前記ｐチャネル型ＭＩＳＦＥＴは前記基本ゲートの他の一部を構成していることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor)を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴを微細化したときに生じる問題として、ホットキャリア(hot carrier) 効果やパンチスルー(punch-through) 現象が知られている。
【０００３】
ホットキャリア効果は、ドレイン領域近傍のピンチオフ(pinch-off) 領域に生じる高電界によって加速されたチャネルホットエレクトロンがＳｉ基板−ゲート酸化膜界面の障壁を越えてゲート酸化膜中に入り込んだり、衝突電離によってさらに多くのエレクトロンを発生させたりする現象である。ゲート酸化膜中に入り込んだエレクトロンは、しきい値電圧の変動、相互コンダクタンスの低下といった特性劣化を引き起こし、衝突電離によって発生したエレクトロンは、基板電流となってドレイン領域のブレークダウン電圧を低下させたり、ＣＭＯＳＦＥＴの場合にはラッチアップのトリガ電流となったりする。
【０００４】
上記ホットキャリア効果の対策としては、ドレイン領域とチャネル領域との間に高電界の緩和を目的とした低不純物濃度のｎ- 型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｐ- 型半導体領域）を形成するＬＤＤ(Lightly doped drain) 構造が周知である("Design and characteristics of the lightly doped drain-source(LDD) insulated gate field effect transistor" IEEE Trans. Electron Devices, ED-27,8 pp.1359-1367(1980)) 。
【０００５】
ＬＤＤ構造のＭＩＳＦＥＴを形成するには、通常ゲート電極をマスクにして基板に不純物をイオン注入することによりｎ- 型半導体領域を形成し、次いでゲート電極の側壁に絶縁膜でサイドウォールスペーサ(side wall spacer)を形成した後、ゲート電極とこのサイドウォールスペーサとをマスクにして基板に不純物をイオン注入することによりｎ+ 型半導体領域（ソース、ドレイン領域）を形成する方法が用いられている。
【０００６】
また最近では、半導体基板の主面に対して斜めの方向から不純物をイオン注入してｎ- 型半導体領域を形成する技術が用いられている("Device Reliability and Optimization on Halo MOSFET's" IEEE Trans. Electron Devices, pp.271-275(1995)) 。この斜めイオン注入技術を利用すると、ゲート電極の端部下にも不純物が打ち込まれるので、一部がゲート電極とオーバーラップしたｎ- 型半導体領域を形成することができ、ホットキャリア効果を有効に抑制することが期待できる。
【０００７】
一方、パンチスルー現象は、ＭＩＳＦＥＴの微細化によってドレイン領域の空乏層がソース領域に接近するようになると、ソース領域近傍の電位障壁の高さが低下し、チャネルが形成されていなくてもソース、ドレイン領域間に電流が流れてしまう現象であり、ドレイン領域の耐圧低下やリーク電流の増大といった問題を引き起こす。
【０００８】
上記パンチスルー現象の対策の一つとして、ｐポケット(pocket)と呼ばれる拡散層構造が提案されている("Halo Doping Effects in Submicron DI-LDD Device Design" IEDM International Electron Device Meetings, pp.230-233(1985)) 。これは、ソース、ドレイン領域の下部の基板にｐ型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｎ型半導体領域）を形成し、これによってソース、ドレイン領域の空乏層の広がりを抑えようという技術である。
【０００９】
特開昭６０−３５５６１号公報は、ｐ型の半導体基板の一部にｎチャネル型ＭＩＳＦＥＴを形成し、他の一部に設けたｎ型ウエルにｐチャネル型ＭＩＳＦＥＴを形成するＣＭＯＳＦＥＴの製造方法に関するものである。ここでは、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン形成用不純物（ｐ型不純物）をｐチャネル型ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレイン領域に基板の主面に対して垂直方向からイオン注入し、次にｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域以外の領域をフォトレジストで覆った後、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域にソース、ドレイン形成用不純物（ｎ型不純物）を基板の主面に対して垂直方向からイオン注入することにより、ｎチャネル型ＭＩＳＦＥＴにｐポケットを形成している。
【００１０】
【発明が解決しようとする課題】
本発明者は、ＭＩＳＦＥＴを微細化したときに問題となるホットキャリア効果やパンチスルー現象を抑制するために、斜めイオン注入技術を用いて前述したＬＤＤ構造およびポケット構造を形成するプロセスを検討した。
【００１１】
ここでは、図２６（平面図）および図２７（断面図）に示すようなＣＭＯＳゲートアレイ(Gate Array)の基本セル(Basic Cell)を例にとって説明する。
【００１２】
ＣＭＯＳゲートアレイの基本セル（ＢＣ）は、所定数のｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成される。ｎチャネル型ＭＩＳＦＥＴは、半導体基板５１の主面に形成されたｐ型ウエル５２に形成され、ｐチャネル型ＭＩＳＦＥＴはこのｐ型ウエル５２に隣接して形成されたｎ型ウエル５３に形成される。ｎチャネル型ＭＩＳＦＥＴのゲート電極５４Ａおよびｐチャネル型ＭＩＳＦＥＴのゲート電極５４Ｂは多結晶シリコンなどで構成され、ゲート酸化膜５５上に形成される。
【００１３】
ｎチャネル型ＭＩＳＦＥＴが形成される領域の近傍には、ｐ型ウエル５２に所定の固定電位を供給するための給電部（ｐ型ウエル給電部５６）が設けられる。また、ｐチャネル型ＭＩＳＦＥＴが形成される領域の近傍には、ｎ型ウエル５３に所定の固定電位を供給するための給電部（ｎ型ウエル給電部５７）が設けられる。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部５６、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部５７は、ｐ型ウエル５２、ｎ型ウエル５３のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜５８によって互いに分離される。
【００１４】
上記基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、以下のようなプロセスを採用することにより、最少の工程数でＬＤＤ構造およびポケット構造とすることができる。
【００１５】
まず、図２８および図２９に示すように、ｎ型ウエル５３の表面をフォトレジスト７０で覆い、斜めイオン注入法でｐ型ウエル５２にｎ型不純物（リン（Ｐ))およびｐ型不純物（ホウ素（Ｂ))を順次打ち込むことにより、ｎチャネル型ＭＩＳＦＥＴのｎ- 型半導体領域５９およびｐ型半導体領域（ポケット）６０を形成する。このとき、ｐ型ウエル給電部５６にｎ型不純物が打ち込まれないようにするために、ｐ型ウエル給電部５６の表面をフォトレジスト７０で覆っておく。
【００１６】
次に、フォトレジスト７０を除去した後、図３０および図３１に示すように、ｐ型ウエル５２の表面をフォトレジスト７１で覆い、斜めイオン注入法でｎ型ウエル５３にｐ型不純物およびｎ型不純物を順次打ち込むことにより、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域６１およびｎ型半導体領域（ポケット）６２を形成する。このとき、ｎ型ウエル給電部５７にｐ型不純物が打ち込まれないようにするために、ｎ型ウエル給電部５７の表面をフォトレジスト７１で覆っておく。
【００１７】
次に、フォトレジスト７１を除去した後、図３２および図３３に示すように、ゲート電極５４Ａ、５４Ｂの側壁に酸化シリコンのサイドウォールスペーサ６５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部５６のそれぞれの表面をフォトレジスト７２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル５２およびｎ型ウエル給電部５７のｎ型ウエル５３にｎ型不純物（ヒ素（Ａｓ))を打ち込んでｎ+ 型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）６３Ａおよびｎ+ 型半導体領域６３Ｂ（ウエル給電部半導体領域）を形成する。ここでの不純物のイオン注入は、半導体基板５１の主面に対してほぼ垂直な方向から行う。
【００１８】
次に、フォトレジスト７２を除去した後、図３４および図３５に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域、ｎ型ウエル給電部５７のそれぞれの表面をフォトレジスト７３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル５３およびｐ型ウエル給電部５６のｐ型ウエル５２にｐ型不純物（フッ化ホウ素（ＢＦ2)）を打ち込んでｐ+ 型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）６４Ａおよびｐ+ 型半導体領域６４Ｂ（ウエル給電部半導体領域）を形成する。ここでの不純物のイオン注入も半導体基板５１の主面に対してほぼ垂直な方向から行う。
【００１９】
ところが、上記のプロセスを採用した場合は、斜めイオン注入時に使用するフォトレジストのシャドウイング(shadowing) 効果によって、ＭＩＳＦＥＴの特性が劣化することが分かった。
【００２０】
すなわち、斜め方向からイオン注入を行う際は、ゲート電極によるシャドウイング効果を防ぐために、半導体基板の上方から見て９０度ずつ異なる４方向から１回あるいは２回ずつイオン注入を行う。このようにすれば、ゲート電極の側壁近傍の半導体基板にはゲート電極によるシャドウイング効果のために２方向からしか不純物が打ち込まれないが、その他の領域には４方向すべてから均等に不純物が打ち込まれるからである。
【００２１】
しかし、前述したプロセス（図２７、２８）では、ｎ型不純物が打ち込まれるのを防ぐためにｐ型ウエル給電部５６の表面をフォトレジスト７０で覆うので、このフォトレジスト７０によるシャドウイング効果のために、図３６（平面図）および図３７（断面図）に示すように、ゲート電極５４Ａの一方（図の左側）の側壁近傍のｐ型ウエル５２にはＡ方向からの不純物が打ち込まれない領域が生じる。つまり、この領域には１方向（Ｂ方向）のみからの不純物しか打ち込まれないことになり、ｐ型ウエル５２内の不純物濃度が設計値よりも大幅に低下する。その結果、この領域のｐ型ウエル５２にはＬＤＤ構造やポケット構造が形成されなくなり、ｎチャネル型ＭＩＳＦＥＴを微細化したときにホットキャリア効果やパンチスルー現象を抑制することができなくなる。これは、ｐ型ウエル５２に不純物を斜めイオン注入する場合の例であるが、ｎ型ウエル５３に不純物を斜めイオン注入する場合（図２９、３０）にも、ｎ型ウエル給電部５７の表面を覆うフォトレジスト７１のシャドウイング効果のために同様の問題が生じる。
【００２２】
上記したフォトレジストによるシャドウイング効果を防ぐ一つの方法は、ｐ型ウエル給電部５６をｎチャネル型ＭＩＳＦＥＴ形成領域から十分離れた位置に配置する（また、ｎ型ウエル給電部５７をｐチャネル型ＭＩＳＦＥＴ形成領域から十分離れた位置に配置する）ことである。具体的には、図３８に示すように、ｐ型ウエル給電部を覆うフォトレジストの端部からｎチャネル型ＭＩＳＦＥＴのゲート電極までの最短距離をＳ、フォトレジストの基板表面からの高さをＨ、不純物の入射角をθ、基板の主面内におけるフォトレジスト−ゲート電極最短方向と不純物の入射方向とのなす角をφ、フォトレジストのマスク合わせ余裕をαとした場合、距離Ｓを以下の式
Ｓ＝Ｈ×ｔａｎθ×ｃｏｓφ＋α
で示される値以上とすることによって、フォトレジストによるシャドウイング効果を確実に防止できる。
【００２３】
しかし、上記の方法ではウエル給電部とＭＩＳＦＥＴ形成領域との距離を離した分、基本セル１個あたりの占有面積が大きくなるので、ＣＭＯＳゲートアレイを高集積化することが困難となる。
【００２４】
このように、斜めイオン注入技術を用いてＬＤＤ構造およびポケット構造のＣＭＯＳＦＥＴを形成するプロセスでは、ウエル給電部を覆うフォトレジストによるシャドウイング効果のために、デバイスの高集積化とトランジスタ特性の高信頼化とを両立させることが困難となる。ここではＣＭＯＳゲートアレイを例にとって説明したが、ここで指摘した問題は、ＭＩＳＦＥＴ形成領域の近傍にウエル給電部が配置されるＣＭＯＳデバイスすべてに共通する問題である。
【００２５】
本発明の目的は、ＣＭＯＳデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることのできる技術を提供することにある。
【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２８】
本発明のＣＭＯＳＦＥＴの製造方法は、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの表面を第１のフォトレジストで覆った後、前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部に斜め方向からｎ型不純物とｐ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ−型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの表面を第２のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域とこれに隣接するｎ型ウエル給電部にｐ型不純物とｎ型不純物を斜め方向から打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ−型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第３のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ−型半導体領域よりも深い高濃度のｎ＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第４のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ−型半導体領域よりも深い高濃度のｐ＋型半導体領域を形成する工程、を含んでいる。
【００２９】
本発明のＣＭＯＳＦＥＴの製造方法は、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの素子形成領域の表面を第５のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域に隣接するｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部に斜め方向からｐ型不純物とｎ型不純物を打ち込むことにより、前記ｎ型ウエル給電部と前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ−型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの素子形成領域の表面を第６のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域と前記ｎ型ウエル給電部に斜め方向からｐ型不純物とｎ型不純物を打ち込むことにより、前記ｎ型ウエル給電部と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ−型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第７のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ型ポケット領域および前記低濃度のｐ−型半導体領域よりも深い高濃度のｎ＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第８のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ型ポケット領域および前記低濃度のｎ−型半導体領域よりも深い高濃度のｐ＋型半導体領域を形成する工程、
を含んでいる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は本実施の形態によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す平面図、図２は同じく断面図である。
【００３２】
ｐ- 型の単結晶シリコンからなる半導体基板１の主面の基本セル（ＢＣ）が配置される領域には、ｐ型ウエル２とｎ型ウエル３とが隣接して設けられている。ｐ型ウエル２には基本セル（ＢＣ）の一部を構成するｎチャネル型ＭＩＳＦＥＴ（４個分）のゲート電極４Ａが形成され、ｎ型ウエル３には基本セル（ＢＣ）の他の一部を構成するｐチャネル型ＭＩＳＦＥＴ（４個分）のゲート電極４Ｂが形成されている。ゲート電極４Ａ、４Ｂは、例えば半導体基板１上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングして形成され、ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面に形成されたゲート酸化膜５上に配置される。
【００３３】
ｎチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｐ型ウエル２に所定の固定電位（例えば０Ｖ）を供給するためのｐ型ウエル給電部６が設けられている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｎ型ウエル３に所定の固定電位（例えば３Ｖ）を供給するためのｎ型ウエル給電部７が設けられている。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部６、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７は、ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜８によって互いに分離されている。
【００３４】
ＣＭＯＳゲートアレイの論理部は、例えば図３に示すように、基本セル（ＢＣ）を基板全面に隙間なく配置した敷き詰め方式で構成されている。敷き詰め方式のゲートアレイは、配線領域が自由に設定できるので、配線領域が固定された固定チャネル方式のゲートアレイに比べて高集積化が容易になる。
【００３５】
次に、上記基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造およびポケット構造にするプロセスを説明する。
【００３６】
まず、図４および図５に示すように、ｎ型ウエル３のｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７の表面をフォトレジスト２０で覆い、斜めイオン注入法でｐ型ウエル２にｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極４Ａの両側のｐ型ウエル２にｎ- 型半導体領域９Ａとｐ型半導体領域（ポケット）１０Ａとを形成する。このとき、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ- 型半導体領域９Ｂとｐ型半導体領域１０Ｂとが形成される。
【００３７】
上記ｎ型不純物およびｐ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物とｐ型不純物の打ち込み順序は任意である。ｎ型不純物の打ち込み条件は、入射角４５〜５５度、打ち込みエネルギー４５keV 、ドーズ量１×１０13/cm2とする。このとき、ｎ- 型半導体領域９Ａ、９Ｂの不純物濃度は３×１０18/cm3、ピーク濃度深さは0.１３μｍとなる。また、ｐ型不純物の打ち込み条件は、入射角４５〜５５度、打ち込みエネルギー５５keV 、ドーズ量1.５×１０12/cm2とする。このとき、ｐ型半導体領域１０Ａ、１０Ｂの不純物濃度は２×１０17/cm3、ピーク濃度深さは0.１８μｍとなる。
【００３８】
次に、フォトレジスト２０を除去した後、図６および図７に示すように、ｐ型ウエル２のｎチャネル型ＭＩＳＦＥＴ形成領域およびｐ型ウエル給電部６の表面をフォトレジスト２１で覆い、ｎ型ウエル３にｐ型不純物（ＢＦ2)とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極４Ｂの両側のｎ型ウエル３にｐ- 型半導体領域１１Ａとｎ型半導体領域（ポケット）１２Ａとを形成する。このとき、ｎ型ウエル給電部７のｎ型ウエル３にもｐ型不純物とｎ型不純物とが打ち込まれ、ｐ- 型半導体領域１１Ｂとｎ型半導体領域１２Ｂとが形成される。
【００３９】
上記ｎ型不純物の打ち込みは斜めイオン注入法を用い、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物とｐ型不純物の打ち込み順序は任意である。ｐ型不純物の打ち込み条件は、入射角０度（垂直）、打ち込みエネルギー２０keV 、ドーズ量6.５×１０13/cm2とする。このとき、ｐ- 型半導体領域１１Ａ、１１Ｂの不純物濃度は６×１０18/cm3、ピーク濃度深さは0.１４μｍとなる。また、ｎ型不純物の打ち込み条件は、入射角４０〜４５度、打ち込みエネルギー１１０keV 、ドーズ量2.５×１０12/cm2とする。このとき、ｎ型半導体領域１２Ａ、１２Ｂの不純物濃度は２×１０17/cm3、ピーク濃度深さは0.１８μｍとなる。
【００４０】
次に、フォトレジスト２１を除去した後、図８および図９に示すように、ゲート電極４Ａ、４Ｂの側壁に酸化シリコンのサイドウォールスペーサ１５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３、ｐ型ウエル給電部６のｐ型ウエル２のそれぞれの表面をフォトレジスト２２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２およびｎ型ウエル給電部７のｎ型ウエル３にｎ型不純物（Ａｓ）を打ち込んでｎ+ 型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１３Ａおよびｎ+ 型半導体領域（ウエル給電部半導体領域）１３Ｂを形成する。
【００４１】
ここで、上記ｎ型不純物の打ち込みは、ｎ型ウエル給電部７のｎ+ 型半導体領域１３Ｂがｐ- 型半導体領域１１Ｂよりもｎ型ウエル３の深い位置に形成されるような条件で行う。具体的には、入射角０度（垂直）、打ち込みエネルギー８０keV 、ドーズ量２×１０15/cm2とする。このとき、ｎ+ 型半導体領域１３Ａ、１３Ｂの不純物濃度は１×１０20/cm3、ピーク濃度深さは0.２μｍとなる。
【００４２】
図１０（ａ）はｎ型ウエル給電部７のｎ型ウエル３を拡大した断面図、図１０（ｂ）はｎ型ウエル給電部７の深さ方向に沿ったｐ- 型半導体領域１１Ｂ、ｎ型半導体領域１２Ｂ、ｎ+ 型半導体領域１３Ｂ、ｎ型ウエル３およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、ｎ+ 型半導体領域１３Ｂをｐ- 型半導体領域１１Ｂよりも深く形成することにより、ｐ型不純物の打ち込みで形成されたｐ- 型半導体領域１１Ｂによってｎ+ 型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されないので、ｎ+ 型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００４３】
他方、ｎ+ 型半導体領域１３Ｂをｐ- 型半導体領域１１Ｂよりも浅く形成した場合は、全体(total) の不純物濃度分布が図１１に示すようになり、ｎ+ 型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されるので、ｎ+ 型半導体領域１３Ｂを通じてｎ型ウエル３に固定電位を供給することができなくなる。
【００４４】
次に、フォトレジスト２２を除去した後、図１２および図１３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２、ｎ型ウエル給電部７のｎ型ウエル３のそれぞれの表面をフォトレジスト２３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３およびｐ型ウエル給電部６のｐ型ウエル２にｐ型不純物（ＢＦ2)を打ち込んでｐ+ 型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１４Ａおよびｐ+ 型半導体領域（ウエル給電部半導体領域）１４Ｂを形成する。
【００４５】
ここで、上記ｐ型不純物の打ち込みは、ｐ型ウエル給電部６のｐ+ 型半導体領域１４Ｂがｎ- 型半導体領域９Ｂよりもｐ型ウエル２の深い位置に形成されるような条件で行う。具体的には、入射角０度（垂直）、打ち込みエネルギー５０keV 、ドーズ量２×１０15/cm2とする。このとき、ｐ+ 型半導体領域１４Ａ、１４Ｂの不純物濃度は１×１０20/cm3、ピーク濃度深さは0.２μｍとなる。
【００４６】
図１４（ａ）はｐ型ウエル給電部６のｐ型ウエル２を拡大した断面図、図１４（ｂ）はｐ型ウエル給電部６の深さ方向に沿ったｎ- 型半導体領域９Ｂ、ｐ型半導体領域１０Ｂ、ｐ+ 型半導体領域１４Ｂ、ｐ型ウエル２およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、ｐ+ 型半導体領域１４Ｂをｎ- 型半導体領域９Ｂよりも深く形成することにより、ｎ型不純物の打ち込みで形成されたｎ- 型半導体領域９Ｂによってｐ+ 型半導体領域１４Ｂとｐ型ウエル２との接続が阻害されないので、ｐ+ 型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。
【００４７】
上記したプロセスによって、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造およびポケット構造にする本実施の形態によれば、
（１）斜めイオン注入法を用いてｎチャネル型ＭＩＳＦＥＴのｎ- 型半導体領域９Ａとｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域１１Ａとを形成することにより、一部がゲート電極とオーバーラップしたＬＤＤ構造を形成できるので、ホットキャリア耐性の向上したＣＭＯＳゲートアレイを製造することができる。
【００４８】
（２）斜めイオン注入法を用いてｎチャネル型ＭＩＳＦＥＴのｐ型半導体領域（ポケット）１０Ａとｐチャネル型ＭＩＳＦＥＴのｎ型半導体領域（ポケット）１２Ａとを形成することにより、ＬＤＤ（ｎ- 型半導体領域９Ａ、ｐ- 型半導体領域１１Ａ）よりも深くゲート電極下に入り込んだポケット構造を形成できるので、パンチスルー耐性の向上したＣＭＯＳゲートアレイを製造することができる。（３）ｐ型ウエル給電部６のｐ+ 型半導体領域（ウエル給電部半導体領域）１４Ｂをｎ- 型半導体領域９Ｂよりも深く形成することにより、ｎ型不純物の打ち込みで形成されたｎ- 型半導体領域９Ｂによってｐ+ 型半導体領域１４Ｂとｐ型ウエル２との接続が阻害されないので、ｐ+ 型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。また、ｎ型ウエル給電部７のｎ+ 型半導体領域（ウエル給電部半導体領域）１３Ｂをｐ- 型半導体領域１１Ｂよりも深く形成することにより、ｐ型不純物の打ち込みで形成されたｐ- 型半導体領域１１Ｂによってｎ+ 型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されないので、ｎ+ 型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００４９】
（４）斜めイオン注入時にｐ型ウエル給電部６およびｎ型ウエル給電部７をフォトレジストで覆わないので、フォトレジストによるシャドウイング効果を回避することができる。これにより、ｐ型ウエル給電部６の近傍のｎチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７の近傍のｐチャネル型ＭＩＳＦＥＴ形成領域にもＬＤＤ構造およびポケット構造を形成することができるので、基本セル（ＢＣ）のサイズを縮小したときにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのホットキャリア効果およびパンチスルー現象を抑制することができる。
【００５０】
（５）フォトレジストのマスクパターンを変更するだけでシャドウイング効果を回避することができるので、斜めイオン注入時にウエル給電部をフォトレジストで覆うプロセスに比べて工程数が増加することもない。
【００５１】
（実施の形態２）
本実施の形態では、前記ＣＭＯＳゲートアレイの基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそれぞれを前記実施の形態１とは異なる方法でＬＤＤ構造およびポケット構造にする。
【００５２】
まず、図１５および図１６に示すように、ｎ型ウエル３のｐチャネル型ＭＩＳＦＥＴ形成領域の表面をフォトレジスト２４で覆い、斜めイオン注入法でｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極４Ａの両側のｐ型ウエル２にｎ- 型半導体領域９Ａとｐ型半導体領域（ポケット）１０Ａとを形成する。このとき、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ- 型半導体領域９Ｂとｐ型半導体領域１０Ｂとが形成される。また、ｎ型ウエル給電部７のｎ型ウエル３にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ- 型半導体領域９Ｃとｐ型半導体領域１０Ｃとが形成される。
【００５３】
上記ｎ型不純物およびｐ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物およびｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５４】
次に、フォトレジスト２４を除去した後、図１７および図１８に示すように、ｐ型ウエル２のｎチャネル型ＭＩＳＦＥＴ形成領域の表面をフォトレジスト２５で覆い、斜めイオン注入法でｎ型ウエル３にｐ型不純物（ＢＦ2)とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極４Ｂの両側のｎ型ウエル３にｐ- 型半導体領域１１Ａとｎ型半導体領域（ポケット）１２Ａとを形成する。
【００５５】
このとき、ｎ型ウエル給電部７のｎ型ウエル３にもｐ型不純物とｎ型不純物とが打ち込まれ、先に形成されたｎ- 型半導体領域９Ｃとｐ型半導体領域１０Ｃが打ち消される。また、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、先に形成されたｎ- 型半導体領域９Ｂとｐ型半導体領域１０Ｂとが打ち消される。
【００５６】
上記ｐ型不純物およびｎ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物およびｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５７】
次に、フォトレジスト２５を除去した後、図１９および図２０に示すように、ゲート電極４Ａ、４Ｂの側壁に酸化シリコンのサイドウォールスペーサ１５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３、ｐ型ウエル給電部６のｐ型ウエル２のそれぞれの表面をフォトレジスト２６で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２およびｎ型ウエル給電部７のｎ型ウエル３にｎ型不純物（Ａｓ）を打ち込んでｎ+ 型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１３Ａおよびｎ+ 型半導体領域１３Ｂ（ウエル給電部半導体領域）を形成する。ｎ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５８】
図２１は、ｎ型ウエル給電部７の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはｎ+ 型半導体領域１３Ｂを形成するためにドープされたｎ型不純物の他、ｎチャネル型ＭＩＳＦＥＴのｎ- 型半導体領域９Ａを形成する際にドープされたｎ型不純物（n-ＬＤＤ）およびｐ型半導体領域（ポケット）１０Ａを形成する際にドープされたｎ型不純物（p-pocket) 、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域１１Ａを形成する際にドープされたｐ型不純物（p-ＬＤＤ）およびｎ型半導体領域（ポケット）１２Ａを形成する際にドープされたｎ型不純物（n-pocket) が存在するが、ｎ+ 型半導体領域（ウエル給電部半導体領域）１３Ｂをｐ型不純物（p-ＬＤＤおよびp-pocket）によって形成される半導体領域よりも深く形成することにより、ｎ+ 型半導体領域１３Ｂとｎ型ウエル３との接続が確保できるので、ｎ+ 型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００５９】
次に、フォトレジスト２６を除去した後、図２２および図２３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２、ｎ型ウエル給電部７のｎ型ウエル３のそれぞれの表面をフォトレジスト２７で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３およびｐ型ウエル給電部６のｐ型ウエル２にｐ型不純物（ＢＦ2)を打ち込んでｐ+ 型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１４Ａおよびｐ+ 型半導体領域１４Ｂ（ウエル給電部半導体領域）を形成する。ｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００６０】
図２４は、ｐ型ウエル給電部６の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはｐ+ 型半導体領域１４Ｂを形成するためにドープされたｐ型不純物の他、ｎチャネル型ＭＩＳＦＥＴのｎ- 型半導体領域９Ａを形成する際にドープされたｎ型不純物（n-ＬＤＤ）およびｐ型半導体領域（ポケット）１０Ａを形成する際にドープされたｎ型不純物（p-pocket) 、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域１１Ａを形成する際にドープされたｐ型不純物（p-ＬＤＤ）およびｎ型半導体領域（ポケット）１２Ａを形成する際にドープされたｎ型不純物（n-pocket) が存在するが、ｐ+ 型半導体領域（ウエル給電部半導体領域）１４Ｂをｎ型不純物（n-ＬＤＤおよびn-pocket）によって形成される半導体領域よりも深く形成することにより、ｐ+ 型半導体領域１４Ｂとｐ型ウエル２との接続が確保できるので、ｐ+ 型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。
【００６１】
次に、フォトレジスト２７を除去し、次いでｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレイン領域の表面、およびｐ型ウエル給電部６、ｎ型ウエル給電部７の表面の酸化シリコン膜（ゲート酸化膜５）をエッチングで除去した後、図２５に示すように、この領域にＴｉシリサイド層２８を形成し、コンタクト抵抗を低減する。
【００６２】
Ｔｉシリサイド層２８は、半導体基板１上にスパッタリング法でＴｉ膜を堆積し、熱処理によってシリコン（ｐ型ウエル２、ｎ型ウエル３）との界面にシリサイド反応を生じさせて形成する。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ+ 型半導体領域１３Ａ）、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域（ｐ+ 型半導体領域１４Ａ）、ｐ型ウエル給電部６のｐ+ 型半導体領域１４Ｂおよびｎ型ウエル給電部７のｎ+ 型半導体領域１３Ｂが比較的深く形成されるので、Ｔｉシリサイド層２８の突き抜け（接合破壊）によるリーク電流の増加を有効に防止することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
前記実施の形態では、ＣＭＯＳゲートアレイに適用した場合について説明したが、本発明の製造方法はこれに限定されるものではなく、ＭＩＳＦＥＴ形成領域の近傍にウエル給電部が配置されるＣＭＯＳデバイスすべてに適用することができる。
【００６５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６６】
（１）斜めイオン注入法を用いてＬＤＤ構造を形成することにより、ＭＩＳＦＥＴのホットキャリア耐性を向上させることができる。
【００６７】
（２）斜めイオン注入法を用いてポケット構造を形成することにより、ＭＩＳＦＥＴのパンチスルー耐性を向上させることができる。
【００６８】
（３）斜めイオン注入時のフォトレジストによるシャドウイング効果を回避することができるので、ＭＩＳＦＥＴを微細化した際にホットキャリア効果およびパンチスルー現象を有効に抑制することができる。
【００６９】
（４）ウエル給電部半導体領域を異なる導電型の半導体領域よりも深く形成することにより、ウエル給電部半導体領域とウエルとの接続を確保することができるので、ウエルに固定電位を確実に供給することができる。
【００７０】
（５）上記（１）〜（４）により、ＭＯＳデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることができる。
【図面の簡単な説明】
【図１】実施の形態１によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す平面図である。
【図２】実施の形態１によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す断面図である。
【図３】実施の形態１によるＣＭＯＳゲートアレイの論理部の部分平面図である。
【図４】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図５】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図６】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図７】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図８】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図９】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１０】（ａ）はｎ型ウエル給電部のｎ型ウエルを拡大した断面図、（ｂ）はｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図１１】ｎ型ウエル給電部半導体領域を異なる導電型の半導体領域よりも浅く形成した場合の不純物濃度分布を示すグラフである。
【図１２】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１３】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１４】（ａ）はｐ型ウエル給電部のｐ型ウエルを拡大した断面図、（ｂ）はｐ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図１５】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１６】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１７】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１８】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１９】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２０】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２１】ｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図２２】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２３】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２４】ｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図２５】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２６】本発明者が検討したＣＭＯＳゲートアレイの基本セルを示す平面図である。
【図２７】本発明者が検討したＣＭＯＳゲートアレイの基本セルを示す断面図である。
【図２８】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２９】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３０】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３１】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３２】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３３】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３４】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３５】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３６】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する平面図である。
【図３７】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する断面図である。
【図３８】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する斜視図である。
【符号の説明】
１  半導体基板
２  ｐ型ウエル
３  ｎ型ウエル
４Ａ  ゲート電極
４Ｂ  ゲート電極
５  ゲート酸化膜
６  ｐ型ウエル給電部
７  ｎ型ウエル給電部
８  フィールド酸化膜
９Ａ  ｎ- 型半導体領域
９Ｂ  ｎ- 型半導体領域
１０Ａ  ｐ型半導体領域（ポケット）
１０Ｂ  ｐ型半導体領域
１１Ａ  ｐ- 型半導体領域
１１Ｂ  ｐ- 型半導体領域
１２Ａ  ｎ型半導体領域（ポケット）
１２Ｂ  ｎ型半導体領域
１３Ａ  ｎ+ 型半導体領域（ソース、ドレイン領域）
１３Ｂ  ｎ+ 型半導体領域（ウエル給電部半導体領域）
１４Ａ  ｐ+ 型半導体領域（ソース、ドレイン領域）
１４Ｂ  ｐ+ 型半導体領域（ウエル給電部半導体領域）
１５  サイドウォールスペーサ
２０  フォトレジスト
２１  フォトレジスト
２２  フォトレジスト
２３  フォトレジスト
２４  フォトレジスト
２５  フォトレジスト
２６  フォトレジスト
２７  フォトレジスト
２８  Ｔｉシリサイド層
５１  半導体基板
５２  ｐ型ウエル
５３  ｎ型ウエル
５４Ａ  ゲート電極
５４Ｂ  ゲート電極
５５  ゲート酸化膜
５６  ｐ型ウエル給電部
５７  ｎ型ウエル給電部
５８  フィールド酸化膜
５９  ｎ- 型半導体領域
６０  ｐ型半導体領域（ポケット）
６１  ｐ- 型半導体領域
６２  ｎ型半導体領域（ポケット）
６３Ａ  ｎ+ 型半導体領域（ソース、ドレイン領域）
６３Ｂ  ｎ+ 型半導体領域（ウエル給電部半導体領域）
６４Ａ  ｐ+ 型半導体領域（ソース、ドレイン領域）
６４Ｂ  ｐ+ 型半導体領域（ウエル給電部半導体領域）
６５  サイドウォールスペーサ
７０  フォトレジスト
７１  フォトレジスト
７２  フォトレジスト
７３  フォトレジスト
ＢＣ  基本セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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