(57)【特許請求の範囲】
【請求項１】
高電圧発生回路を内蔵する半導体装置において、
前記高電圧発生回路は、
キャパシタとこれにより駆動されて一方向に電荷を転送する整流回路とからなる昇圧ユニットが基準端子と出力端子の間に複数段直列接続された昇圧回路と、
一次コイルと二次コイルを備え、その二次側出力が前記昇圧回路のキャパシタに供給されるトランスフォーマと、
このトランスフォーマの一次側にパルスを供給するパルス発生器と、
を有し、
前記トランスフォーマの二次コイルの第１及び第２の端子とその出力が供給されるキャパシタとの間にそれぞれ、二次コイルからキャパシタの方向にのみ電流を流すように整流素子が挿入され、更に
各整流素子の下流側に、制御信号により電荷を放電するトランジスタが設けられていることを特徴とする半導体装置。
【請求項２】
前記出力端子に、出力電圧のレベルを検知して前記パルス発生器の活性及び非活性を制御する電圧リミッタが設けられている
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高電圧発生回路を内蔵する半導体メモリ等の半導体装置に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型、ＮＯＲ型のフラッシュメモリでは、書き込みや消去動作に１０〜２０Ｖの高電圧を必要とする。この様な高電圧は通常、図１０に示すような昇圧回路により生成されている。この昇圧回路のキャパシタを駆動するクロックの周囲をＴ、昇圧ユニット一段当たりの容量をＣ、ダイオード接続された電荷転送トランジスタのしきい値電圧をＶｔ、昇圧ユニットの段数をＮ、出力電流をＩｏｕｔとすると、昇圧回路の出力電圧Ｖｏｕｔは、数１のようになる（▲１▼J.F.Dickson,“On-Chip High Voltage Generation in MOS Integrated Circuits Using an Improved Voltage Multiplier Technique”,IEEE Journal of Solid‐State Circuits,Vol.SC‐11,No.3,pp374‐378,June 1976参照）。
【０００３】
【数１】
Ｖｏｕｔ＝（Ｎ＋１）（Ｖｃｃ−Ｖｔ）− （ＮＴ／Ｃ）Ｉｏｕｔ
【０００４】
この昇圧回路の回路面積は、昇圧回路の容量の総和ＮＣにほぼ比例している。近年半導体メモリの微細化に伴い、電源電圧Ｖｃｃは低下する傾向にあるが、フラッシュメモリの書き込み消去電圧は下がっていない。このことは、数１から明らかなように、昇圧回路の段数を増やす必要があることを意味している。したがって従来の昇圧回路を使っている限り、電源電圧Ｖｃｃの低下に伴い昇圧回路の回路面積比率は増加してゆく。特に電源電圧Ｖｃｃが１．８Ｖ以下の世代では、昇圧回路の面積がチップ面積のかなりの割合を占め、チップコストを増大させる深刻な要因となる。
【０００５】
こうした状況に鑑み、回路面積が小さくかつ低電源電圧領域でも動作可能な高電圧生成回路の構成手法として、半導体基板に形成されたマイクロトランスフォーマ（microtransformer）を利用することが考えられる。磁界の変化による誘導起電力を利用したトランスフォーマによる高電圧生成方式は、旧来からよく知られている。トランスフォーマは、図１１に示すように、巻数比１：ｎの一次コイルと二次コイルを誘磁率の高い強磁性体に巻き付けた構造をしている。強磁性体は磁束の洩れをなくすためにいれてある。一次コイルに振幅Ｖのパルス電圧を入力すると、磁束の洩れがない場合（すなわち結合定数(coupling factor)が１の場合）、二次コイルでは振幅ｎＶのパルスが生成される。但し、電流は１／ｎになる。トランスフォーマにおいてエネルギーの損失はない。また、二次コイルの出力に整流素子を設ければ、出力電圧のＤＣ化ができる。
【０００６】
この様なトランスフォーマを半導体チップ上に形成したもの（マイクロトランスフォーマ）を用いれば、原理的にはフラッシュメモリの高電圧生成回路ができる。しかし実際に有効に機能する高電圧生成回路を作るためには、いくつかの課題を克服する必要がある。
【０００７】
【発明が解決しようとする課題】
第一の課題は、マイクロトランスフォーマの構造と製造プロセスに関するものである。現状の半導体メモリで使用されている材料は空気と同程度の透磁率しか持たないため、図１１のような３次元形状のトランスフォーマを採用する限り、強磁性体の使用は必須となる。半導体チップ上に強磁性体コアを形成する技術は進展しつつある（例えば、▲２▼J.Y.Park et al.,“Packaging-Compatible Microtransformers on a Silicon Substrate”,IEEE 50th Electronic Components & Technology Conference,pp206-210,2000，▲３▼M.Mino et al.,“Planar Microtransformer with Monolithically-Integrated Rectifier Diodes for Micro-Switching Converters”,IEEE Transactions on Magnetics,Vol.32,No.2,pp291-296,March 1996）。
【０００８】
しかし、３次元形状のトランスフォーマを半導体メモリに搭載することを考えた場合、製造プロセスの複雑化によるコスト増が昇圧回路面積縮小によるコスト減を上回り、総コストとしては増大する可能性が高い。また現段階で半導体チップ上に形成可能な強磁性体コアは、概して低い誘磁率しか持たない（▲４▼J.Driesen et al.,“Electric and Magnetic FEM Modeling Strategies for Micro-Inductors",IEEE Transactions on Magnetics,Vol.35,No.5,pp3577-3579,September 1999）。
【０００９】
更に、強磁性体を微細化したことによる反磁界の効果（▲５▼白江公輔他著、“マイクロ磁気デバイスのすべて”、工業調査会、1992）や、渦電流(eddy current)などの問題をクリアする必要がある。こうした諸問題を回避するには、強磁性体を使用せず、現有の半導体メモリ製造プロセスで形成可能で、なおかつ高い結合定数を有するマイクロトランスフォーマが必要となる。最近研究されている平面マイクロトランスフォーマ(Planer Microtransformer)は、その候補として有力である。
【００１０】
平面マイクロトランスフォーマにはいくつかの種類がある。その一つは、図１２のような形状をしている。一次コイルと二次コイルは同一のメタル配線層で形成されており、コンタクトへの接続は第二のメタル配線層でとる。渦巻き状の一次コイルと二次コイルが絡まった構造をしているため、強磁性体を用いずとも高い結合定数が実現できる。結合定数は巻数比１：１の場合０．８２、巻数比１：１．５の場合０．７６となる（▲６▼J.R.Long,“Monolithic Transformers for Silicon RF IC Design",IEEE Journal of Solid State Circuits, Vol.35,No.9,pp1382-1382,September 2000)。
【００１１】
平面マイクロトランスフォーマの第二のタイプは、図１３のような渦巻き状のメタル配線を、図１４に示すように、縦に重ねた形状とするものである。一次コイルは第一のメタル配線層、二次コイルは第二のメタル配線層でつくり、明示していない第三のメタル配線層でコンタクトへの接続をとる。したがって三層のメタル配線層で実現可能である。第一と第二のメタル配線層の間の間隔が十分小さければ、磁束の洩れを小さくできる。巻数比１：１のコイルでメタル配線層間の間隔が１μｍ程度の場合、約０．９の結合定数が実現できる。
【００１２】
これらの平面マイクロトランスフォーマは、半導体メモリの高電圧生成回路用として使える可能性を秘めている。しかし２Ｖ程度の電源電圧から２０Ｖ近い高電圧を生成するには、１：１０以上の巻数比にする必要がある。従来の平面マイクロトランスフォーマの場合、巻数比が大きくなるにつれ結合定数が小さくなる傾向にある。このことは、マイクロトランスフォーマにおけるエネルギー損失が増大し、レイアウト面積も増えることを意味している。したがって半導体メモリの高電圧生成に使う場合は、巻数比が大きくなっても高い結合定数が保てるようなマイクロトランスフォーマを開発する必要がある。
【００１３】
マイクロトランスフォーマのもう一つの問題は、半導体基板上に生成される渦電流である。磁束変化を妨げるように流れる渦電流は、結合定数を低下させる働きをする。渦電流を減らすには平面マイクロトランスフォーマ近傍、特にその上下のメタル配線を減らすことが有効であるが、半導体基板自体はなくすことができない。文献▲６▼では基板抵抗を高くして渦電流生成を抑えているが、半導体メモリの基板抵抗はメモリセルやトランジスタ特性に基づいて決定されるため、マイクロトランスフォーマのためだけに基板抵抗値を変更することはできない。したがって基板抵抗を変えることなく、基板上に生成される渦電流を低減することが必要となる。
【００１４】
第二の課題は、高電圧を生成する回路方式に関するものである。半導体メモリへの適用を考えた場合、トランスフォーマによって作られた交流高電圧から、直流高電圧を効率的に生成する回路が必要となる。このような回路はパワーデバイスの分野では良く知られているが、そのいくつかの実現方式のうち、フラッシュメモリへの適用に適した方式を選択する必要がある。特に、フラッシュメモリにおいて使用可能な素子を用いて、最も有効に機能する高電圧生成回路をつくる必要がある。
【００１５】
トランスフォーマを用いて半導体メモリ用の高電圧を生成する方法は、既に米国特許第５７２１５０６号、米国特許第５９００７６４号、米国特許第６１１１４５１号等で報告されている。しかしこれらで述べられている方式は、ＤＲＡＭで使用する、電源電圧の高々２倍程度の電圧を生成するものであり、１０〜２０Ｖといった高電圧の生成には適していない。
【００１６】
この発明は、高電圧生成に適したマイクロトランスフォーマの構造及びその様なマイクロトランスフォーマを用いた高電圧発生回路を内蔵する半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この発明は、高電圧発生回路を内蔵する半導体装置において、前記高電圧発生回路は、キャパシタとこれにより駆動されて一方向に電荷を転送する整流回路とからなる昇圧ユニットが基準端子と出力端子の間に複数段直列接続された昇圧回路と、一次コイルと二次コイルを備え、その二次側出力が前記昇圧回路のキャパシタに供給されるトランスフォーマと、このトランスフォーマの一次側にパルスを供給するパルス発生器と、を有することを特徴とする。
【００１８】
この発明によると、従来の昇圧回路の駆動パルスを、トランスフォーマにより昇圧して与えることによって、昇圧回路の段数を少なくして十分な高電圧を発生させることが可能になる。従って、フラッシュメモリ等の半導体装置における昇圧回路の占有面積を小さくすることが可能になる。
【００１９】
この発明において、トランスフォーマの二次コイルの第１及び第２の端子にそれぞれ、アノードが接地されたダイオードを接続することにより、昇圧回路に正パルス電圧を供給することができる。
また、トランスフォーマの二次コイルの第１の端子の出力が昇圧回路の偶数段の昇圧ユニットのキャパシタに、第２の端子の出力が昇圧回路の奇数段の昇圧ユニットのキャパシタに供給されるようにすれば、昇圧回路を二相駆動することができる。
【００２０】
この発明において、好ましくは、トランスフォーマの二次コイルの第１及び第２の端子とその出力が供給されるキャパシタとの間にそれぞれ、二次コイルからキャパシタの方向にのみ電流を流すように整流素子を挿入する。これにより、トランスフォーマでの無用な発振を防止することができる。更に、各整流素子の下流側に、制御信号により電荷を放電するトランジスタを設けることにより、昇圧回路を駆動する異なる位相のパルスの重なりを確実に防止することが可能になる。この場合、整流素子としては、ダイオード接続されたトランジスタを用いることが好ましく、これにより無用なバイポーラ動作を防止することができる。
【００２１】
この発明はまた、高電圧発生回路を内蔵する半導体装置において、前記高電圧発生回路は、一次コイルと二次コイルを備えて構成されたトランスフォーマと、このトランスフォーマの一次側にパルスを供給するパルス発生器と、前記トランスフォーマの二次コイルの第１及び第２の端子にそれぞれカソードが接続され、アノードが接地されたダイオードと、前記トランスフォーマの二次コイルの第１及び第２の端子と出力端子との間にそれぞれ、二次コイルから出力端子の方向にのみ電流を流すように介在させた、ダイオード接続されたトランジスタと、を有することを特徴とする。
【００２２】
この様に、従来の昇圧回路を用いることなく、トランスフォーマと全波整流回路を組み合わせることによっても、１０Ｖ程度の高電圧を発生させることが可能である。この場合、全波整流回路を、ダイオードとトランジスタの組み合わせで構成することにより、高い高電圧発生効率を得ることができ、また無用なバイポーラ動作を防止することができる。
【００２３】
この発明による高電圧発生回路において、好ましくはその出力端子に、出力電圧のレベルを検知して前記パルス発生器の活性及び非活性を制御する電圧リミッタを設ける。また、トランスフォーマの一次コイル及び二次コイルは、好ましくは、半導体基板上に絶縁膜を介して積層された、渦巻き状にパターニングされた配線層により形成された平面型コイルとし、半導体基板には、平面型コイルの中心を通って半導体基板に下ろされた垂線と交差する直線状の素子分離領域を形成する。これにより、平面型コイルを用いた場合の渦電流によるエネルギー損失を効果的に防止することができる。
【００２４】
この発明による半導体装置は更に、半導体基板と、この半導体基板上に、渦巻き状にパターニングされた配線層により形成された平面型コイルと、前記半導体基板に、前記平面型コイルの中心を通って前記半導体基板に下ろされた垂線と交差する直線状に形成された素子分離領域とを有することを特徴とする。
【００２５】
この発明による半導体装置は更に、半導体基板と、この半導体基板を覆う第１の絶縁膜上に渦巻き状にパターニングされた第１の配線層により形成された第１のコイルと、この第１のコイルを覆う第２の絶縁膜上に、第１のコイルと同軸的に渦巻き状にパターニングされた第２の配線層により形成された第２のコイルと、前記半導体基板に、前記第１及び第２のコイルの中心を通って前記半導体基板に下ろされた垂線と交差する直線状に形成された素子分離領域とを有し、前記第２のコイルを一次コイル、前記第１のコイルを二次コイルとしてトランスフォーマが構成されていることを特徴とする。
第２のコイルを覆う第３の絶縁膜上に更に、第１及び第２のコイルと同軸的に渦巻き状にパターニングされた第３の配線層により形成されて、第１のコイルと並列接続されて一次コイルとして用いられる第３のコイルを有するものとしてもよい。
【００２６】
以上のように、半導体基板上に平面型コイルやこれを用いたトランスフォーマを形成する場合に、その直下に素子分離領域を設けることにより、渦電流の流れない平面型コイルを実現することができる。素子分離領域は好ましくは、放射状に形成される。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体装置に搭載される高電圧発生回路の構成を示している。具体的に半導体装置は、ＥＥＰＲＯＭ、フラッシュメモリ等である。この高電圧発生回路の本質は、通常用いられる昇圧回路１と、マイクロトランスフォーマ２とを組み合わせたことにある。昇圧回路１は、整流回路としてのダイオード接続されたＮＭＯＳトランジスタＱＮ０と、これに一端が接続されたキャパシタＣとからなる昇圧ユニットを、電源Ｖｃｃと出力端子Ｖｏｕｔの間に複数段直列接続して構成されている。
【００２８】
マイクロトランスフォーマ２の一次コイルには、パルス発生器３の出力パルスが供給される。二次コイルの端子Ｎ１，Ｎ２に得られるパルス電圧が、昇圧回路１の奇数段及び偶数段のキャパシタＣに供給されるようにしている。端子Ｎ１，Ｎ２には、アノードが接地されたダイオードＤ１，Ｄ２がそれぞれ接続されている。従って、端子Ｎ１，Ｎ２にはパルス駆動により交互に正パルスが得られ、これにより昇圧回路１の電荷転送による昇圧動作が行われる。
【００２９】
マイクロトランスフォーマ２は、後述する実施の形態の形状を採用するのが望ましいが、それ以外のものを使ってもよい。またこのマイクロトランスフォーマ２の巻数比１：ｎのｎの値は大きい方が望ましいが、ｎ＝１であってもインダクタンスならびに電流の時間変化量が大きければ誘導起電力として高い値が得られる。したがってｎの値は１以上であればよい。
マイクロトランスフォーマ２は巻数比が大きくなるにつれ結合定数は小さくなる傾向にあるため、２０Ｖ近い高電圧をマイクロトランスフォーマのみで作るのは効率的でない。そこでこの実施の形態では、マイクロトランスフォーマ２として、好ましくは結合定数が比較的高い巻数比１：５程度のものを用いる。これにより電源電圧Ｖｃｃの数倍程度のパルスを端子Ｎ１，Ｎ２に生成し、このパルスを用いて昇圧回路１を駆動する。このようにすることで、昇圧回路１の段数を減らすことができ、結果的に昇圧回路面積を縮小できる。
【００３０】
図１のマイクロトランスフォーマ２において、一次コイルのパルス振幅をＶ１、巻数比を１：ｎ、結合定数をｋｍ、ダイオードＤ１，Ｄ２のアノード・カソード間電圧をＶｆすると、二次コイルに得られるパルス電圧振幅は、Ｖ２＝ｎｋｍ（Ｖ１−Ｖｆ）となる。
なお、図１の昇圧回路１内の整流回路としては、ダイオード接続のトランジスタを用いているが、整流作用を有する回路であれば、これ以外の回路構成を採用してもよい。
【００３１】
昇圧回路１で生成された電圧は、出力端子Ｖｏｕｔに接続された電圧ミリッタ４で検知される。出力電圧が所望の電圧を超えていると判定されたら、電圧ミリッタ４は、フラグ信号を第１状態とする。これによりパルス発生器３が非活性になり、昇圧動作が止まる。一方、出力電圧が所望の電圧よりも低いと判定されたら、電圧ミリッタ４はフラグ信号を第２状態とし、これを受けてパルス発生器３はパルス生成を開始する。昇圧回路１の出力端子Ｖｏｕｔに接続されたキャパシタＣｓは、リップル削減のためのものである。このような電圧リミッタ４の制御により、昇圧回路１の出力電圧を所望の電圧に保つことができる。
【００３２】
なお、以上では正の高電圧を生成する場合を説明したが、この方式は負の電圧を生成する負電圧生成回路にも応用できる。この場合はマイクロトランスフォーマ２により増幅されたパルスを、負電圧生成回路（Negative Charge Pump）に入力すればよい。
【００３３】
図２は、他の実施の形態による高電圧発生回路の構成を示す。図１の実施の形態と基本構成は同様であり、対応する部分には同一符号を付して詳細な説明は省く。この実施の形態においては、マイクロトランスフォーマ２の二次側出力端子Ｎ１，Ｎ２と、昇圧回路１の奇数段及び偶数段のキャパシタＣに接続される端子Ｎ３，Ｎ４との間にそれぞれ、端子Ｎ１，Ｎ２から端子Ｎ３，Ｎ４側にのみ電流を流す整流回路として、ダイオード接続のＮＭＯＳトランジスタＱＮ１，ＱＮ２を挿入している。
【００３４】
このような整流回路を設けると、二次コイルで発生し得るＬＣ発振を防ぐことができる。ＬＣ発振が起こると、昇圧回路１の偶数段に入るパルスと奇数段に入るパルスとが重なってしまい、正常な昇圧動作が行なえなくなるので、整流回路を設けることは有効である。
【００３５】
端子Ｎ３，Ｎ４には更に、電荷を放電させるためのＮＭＯＳトランジスタＱＮ３，ＱＮ４を接続している。これらのＮＭＯＳトランジスタＱＮ３，ＱＮ４による放電動作は、信号Ｓ１，Ｓ２により相補的に制御されるものとする。即ち、端子Ｎ３にパルスが供給されている間は、端子Ｎ４は接地され、端子Ｎ４にパルスが供給されている間は端子Ｎ３が接地されるようにする。
【００３６】
図３は、この様な制御を行ったときの、各端子電圧波形を示している。制御信号Ｓ１，Ｓ２によって、端子Ｎ３，Ｎ４のパルス信号を強制的にリセットすることで、昇圧回路１のキャパシタ駆動の重なりを防止することができる。
【００３７】
図４は、更に別の実施の形態による高電圧発生回路である。この実施の形態では、昇圧回路を組み合わせることなく、マイクロトランスフォーマ２とその二次側出力に設けられた整流回路５のみで高電圧を生成する。整流回路５は、全波ブリッジ整流回路であるが、端子Ｎ１，Ｎ２と接地端子の間のブリッジ片には、ｐｎ接合ダイオードＤ１，Ｄ２を用い、端子Ｎ１，Ｎ２と出力端子Ｖｏｕｔの間のブリッジ片には、ダイオード接続されたＮＭＯＳトランジスタＱＮ１，ＱＮ２を用いている。
【００３８】
巻数比が大きく且つ、結合定数の大きいマイクロトランスフォーマが得られる場合や、１０Ｖ程度の中間的な高電圧を生成する場合は、この実施の形態の回路構成が有効となる。
図４の整流回路５においてブリッジ片にｐｎ接合ダイオードとＮＭＯＳトランジスタを使い分けているのは、理由がある。その理由を以下に説明する。
【００３９】
ｐｎ接合ダイオードＤ１，Ｄ２は例えば、図５に示すように、ｐ型シリコン基板１１に形成されたｎ型ウェル１２をカソード層とし、このｎ型ウェル１２に形成されたｐ型層１３をアノード層として構成される。カソード端子Ｋが端子Ｎ１，Ｎ２に、アノード端子Ａが接地端子に接続される。接地電位とマイクロトランスフォーマ２の端子Ｎ１，Ｎ２との間の整流の場合は、この様なｐｎ接合ダイオードＤ１，Ｄ２を用いても、ｐ型層１３がｐ型基板１１と共に接地されるため、バイポーラ動作は起こりにくい。
【００４０】
しかし、同様のｐｎ接合ダイオードを端子Ｎ１，Ｎ２と出力端子Ｖｏｕｔの間に用いたとすると、アノード端子Ａが端子Ｎ１，Ｎ２に、カソード端子Ｋが出力端子Ｖｏｕｔに接続される。このとき、マイクロトランスフォーマ２から電流が供給され、端子Ｎ１の電圧が約０Ｖから１０Ｖ近くにまで急激に上昇すると、アノード端子Ａからｎ型ウェル１２内に流れ込んだ順方向電流は、端子Ｎ１とｎ型ウェル１２の間の大きな電位差のためにその全てがｎ型ウェル１２のコンタクト（即ちカソード端子Ｋ）には吸収されず、一部はｐ型基板１１に流れ込む。このため出力電流（出力端子Ｖｏｕｔに転送されるべき電荷）が減少し、高電圧発生の効率が悪化する。また、ｐ型基板１１に流れ込むことでバイポーラ動作することになり、近くにｎ型ウェルがあるとラッチアップ等の原因ともなる。
【００４１】
この様な事情を考慮して、端子Ｎ１，Ｎ２と出力端子Ｖｏｕｔの間には、ＮＭＯＳトランジスタＱＮ１，ＱＮ２による整流回路を用いる。これにより、ｐｎ接合ダイオードを用いた場合の不都合を解消することができる。
なお、ＮＭＯＳトランジスタＱＮ１，ＱＮ２は、しきい値電圧が小さいものを用いて、順方向電圧降下を極力小さくすること、また逆方向バイアス時には良好なカットオフ特性を示すことが好ましい。
【００４２】
図６は、図４の実施の形態を変形した実施の形態である。ここでは、マイクロトランスフォーマ２の巻比数を１：２ｎとして、二次コイルの中間ノードをダイオードＤ１，Ｄ２のアノード端子と共に接地している点が図４と異なる。図４の実施の形態の場合、二次コイル端子Ｎ１又はＮ２と接地端子との間に得られる電圧には、ダイオードＤ１，Ｄ２の順方向電圧Ｖｆが入るから、その電圧振幅は、Ｖ２＝ｎｋｍ（Ｖ１−Ｖｆ）となる。これに対して、図６のように構成すると、出力電圧にＶｆ成分が入ることはなく、損失をなくすことができる。
従って、図６のような二次コイルの構成は、図１や図２の実施の形態に適用することも有効である。
【００４３】
ここまでの実施の形態で説明した高電圧生成回路に使用するマイクロトランスフォーマ２は、大きい巻数比で高い結合定数を実現するものでなければならない。また渦電流の生成も極力抑制する必要がある。以下こうした要請を満たしうるマイクロトランスフォーマの好ましい構成例を説明する。但し、以下に説明するマイクロトランスフォーマは、上述の各高電圧発生回路以外の用途にも適用可能である。
【００４４】
図７は、マイクロトランスフォーマの構成を斜視図で示している。半導体基板２１上に、絶縁膜２５ａを介して二次コイル２３が形成され、更にこの上に絶縁膜２５ｂを介して一次コイル２４が同軸的に重ねられている。一次コイル２４、二次コイル２３は、互いに逆巻に、渦巻き状にメタル配線層をパターニングした平面型コイルである。一次コイル２４の巻数をｋとして、二次コイル２３は巻数をｋ×ｎとする。
【００４５】
この構成は、図１４のタイプを応用して、巻数比１：ｎのトランスフォーマを作ったものである。図１２のタイプの場合は巻数比を大きくするほど磁束の洩れが大きくなるが、このタイプでは、磁束の洩れの巻数比依存が少ない。
【００４６】
半導体基板２１には、渦電流を低減するため、コイル２４，２３の中心を通って基板に下ろした垂線と交差する直線状の素子分離領域２２を形成している。具体的に図７では、互いに直交する２本の素子分離領域２２を形成しているが、１本のみでもよいし、放射状に延びる複数本の素子分離領域を形成してもよい。素子分離領域２２としては、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による埋め込み絶縁膜或いは、ＬＯＣＯＳによる酸化膜を用いることができる。
【００４７】
半導体基板２１上に生成される渦電流は基板の表面部を同心円状に流れるため、この様な素子分離領域２２があると渦電流がブロックされ、結果として渦電流自体が流れにくくなる。このような素子分離領域による渦電流の削減は、図１２や図１３の様な平面型マイクロトランスフォーマすべてに対して有効である。
【００４８】
図８は別の実施の形態によるマイクロトランスフォーマであり、一つの二次コイル２３を二つの一次コイル２４ａ，２４ｂで挟んだ構造として、絶縁膜２５ａ，２５ｂ，２５ｃを介して積層している。二つの一次コイル２４ａ，２４ｂは、コンタクトＣ１−Ｃ２の間、Ｃ３−Ｃ４の間で短絡して並列接続する。このコイル構造を用いると、二次コイル２３を磁束が一様に通過するため、結合定数をより大きくすることができる。メタル配線層が４層以上ある場合はこの構造を採用することができる。
【００４９】
図９は、図７に示したマイクロトランスフォーマを複数個並列に並べたものである。各一次コイル２４は、コンタクトＣ１−Ｃ２−Ｃ３の間、Ｃ４−Ｃ５−Ｃ６の間を短絡して、二次コイル２３は同様に、コンタクトＣ７−Ｃ８−Ｃ９の間、Ｃ１０−Ｃ１１−Ｃ１２の間を短絡して、全体として一つのトランスフォーマとする。
【００５０】
マイクロトランスフォーマ内の配線抵抗及び寄生容量は遅延をもたらすため、一つのマイクロトランスフォーマで大きな巻数を得ようとすると、高周波応答が難しくなる。巻数を保ったまま配線を太くすると配線抵抗は下げられるが、寄生容量とレイアウト面積が増加してしまう。図９に示したように、マイクロトランスフォーマをユニット化して複数個並列に並べてこれらを並列接続すると、高周波応答の点でもレイアウト面積の点でも有利になる。
【００５１】
図９では省略したが、各マイクロトランスフォーマの下部の半導体基板には、図７に示したと同様に素子分離領域を設け、渦電流を低減させる。
また、図８に示した３層構造のマイクロトランスフォーマを複数個並列に並べた構造を採用してもよい。
【００５２】
【発明の効果】
以上述べたようにこの発明による高電圧生成回路は、低い電源電圧でも小さなレイアウト面積で高電圧が生成でき、しかも既存の半導体製造プロセスを変更することなく実現できる。平面型マイクロトランスフォーマの下部半導体基板には、素子分離領域を設けることにより、渦電流を低減することができる。また一次コイルと二次コイルを縦に重ねて巻数比を１：ｎ（ｎ≧1）に設定すれば、巻数比が大きくかつ結合定数の大きなトランスフォーマが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態による高電圧発生回路を示す図である。
【図２】他の実施の形態による高電圧発生回路を示す図である。
【図３】同実施の形態によるトランス出力波形を示す図である。
【図４】他の実施の形態による高電圧発生回路を示す図である。
【図５】同実施の形態に用いられるダイオードの構造を示す図である。
【図６】他の実施の形態による高電圧発生回路を示す図である。
【図７】この発明の実施の形態におけるトランスフォーマの構成を示す斜視図である。
【図８】トランスフォーマの他の構造を示す斜視図である。
【図９】トランスフォーマの他の構成を示す斜視図である。
【図１０】従来の昇圧回路の構成を示す図である。
【図１１】従来のトランスフォーマの構成を示す図である。
【図１２】従来の平面型トランスフォーマの構成を示す図である。
【図１３】従来の平面型トランスフォーマの他の構成を示す図である。
【図１４】従来の平面型トランスフォーマの他の構成を示す図である。
【符号の説明】
１…昇圧回路、２…トランスフォーマ、３…パルス発生器、４…電圧リミッタ、５…整流回路、２１…半導体基板、２２…素子分離領域、２３…二次コイル、２４，２４ａ，２４ｂ…一次コイル、２５ａ，２５ｂ…絶縁膜、Ｄ１，Ｄ２…ｐｎ接合ダイオード、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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