(57)【特許請求の範囲】
【請求項１】
複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している積層型複合デバイスにおいて、
インダクタパターンのインダクタンスとアース間の相互作用及びインダクタパターンとアースとの間隔の大小による相互作用を利用することによって、インダクタパターンのインダクタンスの変動を抑えインダクタパターンの占有面積を小さくするため、
少なくとも１つの回路素子層の表面にはアース電極が形成されてなり、アース電極が形成された回路素子層を除く複数の回路素子層の表面には１或いは複数のインダクタパターンが形成されてなり、
任意の１層の回路素子層の表面に形成された任意の１つのインダクタパターンのインダクタンスは、該回路素子層よりもアース電極に近い他の回路素子層に形成されてなるインダクタパターンのインダクタンスよりも大きいことを特徴とする積層型複合デバイス。
【請求項２】
複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している積層型複合デバイスの製造方法において、
インダクタパターンのインダクタンスとアース間の相互作用及びインダクタパターンとアースとの間隔の大小による相互作用を利用することによって、インダクタパターンのインダクタンスの変動を抑えインダクタパターンの占有面積を小さくするため、
少なくとも１つの回路素子層の表面にはアース電極を配置し、アース電極が配置された回路素子層を除く複数の回路素子層の表面には１或いは複数のインダクタパターンを配置する設計工程と、  設計工程によって決定された回路素子パターンの配置に基づいて、各ベース層の表面に必要な回路素子パターンを形成し、これらのベース層を積層して一体化する製造工程とを有し、前記設計工程では、任意の１層の回路素子層の表面に配置される任意の１つのインダクタパターンのインダクタンスが該回路素子層よりもアース電極に近い他の回路素子層に配置されるインダクタパターンのインダクタンスよりも大きくなる様、配置を決定することを特徴とする積層型複合デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話機等の電子機器に装備される各種電子回路を構成するための積層型複合デバイスに関するものである。
【０００２】
【従来の技術】
携帯電話機には、図４に示す如くインダクタやコンデンサ等の複数の回路素子から構成されるフロントエンドモジュール(５)が装備されているが、近年の携帯電話機における小型化の要求に応じて、フロントエンドモジュール(５)を構成する複数の回路素子を、図５に示す如き１チップの積層型複合デバイス(90)に集積化して、メイン基板上に配置することが行なわれている。
【０００３】
積層型複合デバイス(90)は、複数枚の回路素子基板(１)を積層して構成されており、各回路素子基板(１)には、セラミック製の誘電体シート(10)の表面に形成されたインダクタ素子を構成するインダクタパターン(29)(以下、Ｌパターンという)やコンデンサ素子を構成するコンデンサパターン(図示省略)(以下、Ｃパターンという)等の複数の回路素子パターンが形成されている(特許第3048592号、特許第3067612号等)。
そして、これらの回路素子パターンは、同一回路素子基板(１)に形成された導体パターンや、図６の如く誘電体シート(10)の貫通孔(35)に銀等の導電材を充填してなる導電路(以下、ヴィアホールという)(30)を介して、互いに電気的に接続されている。
【０００４】
誘電体シート(10)の表面に形成されたＬパターン(29)は、図６の如く渦巻状に形成されており、ある１つの誘電体シート(10)の表面に形成されたＬパターン(29)の一端(29a)を、例えば上層の回路素子基板(図示省略)と接続して、該Ｌパターン(29)に電流を供給する場合、上層の回路素子基板には、該Ｌパターン(29)の一端(29a)と接触するヴィアホール(図示省略)を形成する。又、該回路素子基板(１)のＬパターン(29)の渦巻き中心に対応させて、ヴィアホール(30)を形成し、該ヴィアホール(30)によってＬパターン(29)を下層の回路素子基板(図示省略)と接続する。これによって、インダクタ素子が構成される。
【０００５】
更に積層型複合デバイス(90)においては、図５の如く、最上層の回路素子基板(１)の表面に、ダイオードや抵抗等の回路素子パターンとすることが困難な電子部品(70)(71)(72)が実装される。又、適当な階層(例えば最下層)の回路素子基板(１)には、各回路素子パターンを接地するためのアース電極(40)が形成される。そして、図示省略する実装基板上に積層型複合デバイス(90)が配置されている。
【０００６】
フロントエンドモジュールを構成すべき積層型複合デバイスは、次の様にして設計される。
先ず、フロントエンドモジュールとして必要な機能を実現するための電子回路が設計され、その電子回路を構成しているインダクタやコンデンサ等の複数の回路素子について、それぞれの形状(寸法、パターン長、面積等)が決定される。そして、該形状に基づいて、積層型複合デバイスを構成すべき回路素子基板の積層数や、誘電体シートのサイズが決定され、その誘電体シートの表面に必要な回路素子が配置される。続いて、積層型複合デバイスとしての特性値が予測され、フロントエンドモジュールとして所定の機能が得られる様に、各回路素子の形状が修正される。
【０００７】
上述の設計が完了すると、その設計に基づき、次の工程を経て積層型複合デバイスが製造される。
先ず、バインダーを含有するセラミック製の誘電体シート(以下、グリーンシートという)を必要枚数作製し、各グリーンシートに対し、上述の設計によって決定された各回路素子パターンの配置に基づいて、貫通孔を開設する。次に、各グリーンシートの表面に、必要な回路素子パターンを銀等の導電材を用いて印刷すると共に、貫通孔には銀等の導電材を充填し、ヴィアホールを形成する。この様にして作製された複数枚のグリーンシートを積層し、プレス加工を施すことによって、これらのグリーンシートを互いに密着させる。次に、積層されたグリーンシートに焼結処理を施すことによって、グリーンシート中のバインダーを除去し、一体の基板ブロックを得る。その後、基板ブロックをチップ毎に分断し、各チップの最上層の回路素子基板に必要な電子部品を実装する。最後に、各チップをケーシング内に収容して、積層型複合デバイスを完成する。
【０００８】
【発明が解決しようとする課題】
ところで、近年の携帯電話機に対する更なる小型化の要求に伴って、積層型複合デバイスに対する集積度の向上及び小型化の要求が益々厳しくなっている。
そこで従来は、１枚の回路素子基板に出来るだけ数多くの回路素子パターンを配置する等の対策が講じられているが、隣接する回路素子パターンの間隔(リードピッチ)の狭小化には限度があるため、積層型複合デバイスの小型化が限界に達していた。
この様な状況において、本発明は、積層型複合デバイスを更に小型化することを目的とする。
【０００９】
【課題を解決する為の手段】
上記目的を達成するべく、本発明者らは鋭意研究を重ねた結果、例えば図７に示す従来の積層型複合デバイス(90)においては、Ｌ５とＬ６で示す２層の回路素子基板(１)(１)上のＬパターン(29i)とアース電極(40)が対向面を形成して、該対向面がコンデンサ素子として機能するために、相対的に前記Ｌパターン(29i)のインダクタンスが小さくなることを明らかにした。
特に、Ｌパターン(29i)のインダクタンスが大きい場合は、パターン長が長いためにアース電極(40)との対向面が大きくなり、コンデンサ素子としての機能が強くなってインダクタンスが著しく低下する。これによって、Ｌパターンが所期のインダクタンスを発揮することが出来ず、所期のインダクタンスを得るためにはＬパターンの回路長を設計値よりも長く形成する必要が生じ、この結果、Ｌパターンの占有面積が大きくなって、積層型複合デバイス(90)の小型化を阻んでいたのである。
【００１０】
そこで本発明は、複数枚の回路素子基板に形成されている各Ｌパターンとアース電極の対向面によるコンデンサ素子の機能を抑制することによって、各Ｌパターンが所期のインダクタンスを発揮する積層型複合デバイスを提供し、これによって積層型複合デバイスの小型化を図るものである。
【００１１】
本発明の積層型複合デバイスは、複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している。
少なくとも１つの回路素子層の表面にはアース電極が形成され、アース電極が形成された回路素子層を除く複数の回路素子層の表面には１或いは複数のＬパターンが形成されており、任意の１層の回路素子層の表面に形成された任意の１つのＬパターンのインダクタンスは、該回路素子層よりもアース電極に近い他の回路素子層に形成されているＬパターンのインダクタンスよりも大きい。
尚、ベース層としては、誘電体層を採用することが出来る。
【００１２】
上記本発明の積層型複合デバイスにおいて、任意の１つの回路素子層の１つのＬパターンのインダクタンスが、該１つの回路素子層よりもアース電極に近い回路素子層に形成されているＬパターンのインダクタンスより大きくなる様、各Ｌパターンが配置されているので、インダクタンスの小さなＬパターンは、アース電極に近い回路素子層に形成されるものの、該Ｌパターンのパターン長は短く、アース電極との対向面が小さく、該対向面のコンデンサ素子としての機能は極めて弱いために、インダクタンスが大きく低下することはない。
一方、インダクタンスの大きなＬパターンは、アース電極と離れた回路素子層に形成され、該Ｌパターンとアース電極が充分に離れて対向面を成すために、該対向面のコンデンサ素子としての機能は殆ど消失して、インダクタンスの低下が防止される。
従って、Ｌパターンには所期の大きさのインダクタンスを得ることが出来、Ｌパターンとアース電極がコンデンサ素子として機能していた従来の積層型複合デバイスに比べて、Ｌパターンのパターン長は短くて済む。
【００１３】
【発明の効果】
本発明に係る積層型複合デバイスによれば、従来よりもＬパターンのパターン長が短くなるので、回路素子基板上のＬパターンの占有面積が小さくなって、積層型複合デバイスの小型化を図ることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明をデュアルバンド携帯電話機のフロントエンドモジュールに実施した例につき、図面に沿って具体的に説明する。
本発明に係るデュアルバンド携帯電話機は、異なる２つの周波数帯域(例えば９００ＭＨｚ帯域と１９００ＭＨｚ帯域)の切換え受信が可能であって、図４に示す如き回路構成のフロントエンドモジュール(５)を具えている。即ち、アンテナ(51)によって受信された信号は、ダイプレクサ(61)を経て周波数帯域毎に振り分けられ、周波数帯域毎の送受切換えスイッチ回路(62)(64)を経て受信端子(53)(56)から後段回路へ出力される。又、送信時に、周波数帯域毎の送信端子(52)(55)に供給された送信信号は、周波数帯域毎にローパスフィルター(63)(65)を経て高調波成分を除去された後、送受信切換えスイッチ回路(62)(64)及びダイプレクサ(61)を経て、アンテナ(51)から送信される。尚、送受信切換えスイッチ回路(62)(64)の切換えは、コントロール端子(54)(57)に供給される制御信号によって制御される。
【００１５】
図１に示す如く、本発明の積層型複合デバイス(９)は、複数枚(例えば１５枚)の回路素子基板(１)を積層して構成されており、各回路素子基板(１)は、セラミック製の誘電体シート(10)を具え、該誘電体シート(10)の表面に、銀を用いた印刷により形成されたＬパターン(29)やＣパターン(図示省略)等の複数の回路素子パターンが配置されている。又、最下層の誘電体シート(10)の表面には、アース電極(40)が形成されている。そして、これら複数の回路素子パターンは、同一回路素子基板上に形成された帯状の導体パターン(図示省略)や、誘電体シート(10)の貫通孔に銀を充填してなるヴィアホール(30)を介して、互いに電気的に接続されている。
【００１６】
上記積層型複合デバイスにおいて、複数の回路素子基板(１)上に配置される複数のＬパターン(29)は、任意の１層のＬパターン(29)のインダクタンスがそれよりもアース電極(40)に近いＬパターン(29)のインダクタンスよりも大きくなる様、配置が決定されている。
【００１７】
例えば、図２に示す如く第Ｌ６層のアース電極(40)の上に、第Ｌ１層〜第Ｌ５層の回路素子基板(１)が配置され、これら５層の回路素子基板(１)に、下記数１に示すインダクタンスの大小関係を有する７つのＬパターン(29b)(29c)(29d)(29e)(29f)(29g)(29h)を配置する場合には、以下の様な配置が可能である。
【００１８】
【数１】
Ｌパターン(29b)のインダクタンス＜Ｌパターン(29c)のインダクタンス＜Ｌパターン(29d)のインダクタンス＝Ｌパターン(29e)のインダクタンス＜Ｌパターン(29f)のインダクタンス＜Ｌパターン(29g)のインダクタンス＜Ｌパターン(29h)のインダクタンス
【００１９】
図示の如く、アース電極(10)に最も近い第Ｌ５層の回路素子基板(１)には、最もインダクタンスの小さいＬパターン(29b)と次にインダクタンスの大きいＬパターン(29c)とを配置する。第Ｌ４層の直上の第Ｌ５層の回路素子基板(１)には、その次にインダクタンスの大きい２つのＬパターン(29d)(29e)を配置する。第Ｌ４層の直上の第Ｌ３層の回路素子基板(１)には、更にその次にインダクタンスの大きいＬパターン(29f)を配置し、その直上の第Ｌ２層の回路素子基板(１)には、更にその次にインダクタンスの大きいＬパターン(29g)を配置する。そして、最も上層の第Ｌ１層の回路素子基板(１)には、最もインダクタンスの大きいＬパターン(29h)を配置する。
【００２０】
上述の如く、回路素子基板(１)がアース電極(40)から離れるに従って、その回路素子基板(１)には、インダクタンスのより大きなＬパターンを配置するのである。ここで、インダクタンスが同一のＬパターン(29d)(29e)は、同一基板上に配置することが可能である。
又、同一の回路素子基板上に異なるインダクタンスを有する複数のＬパターン(29b)(29c)を配置することも可能であるが、この場合は、これら複数のＬパターンの何れもが、該基板よりもアース電極に近い基板上の何れのＬパターンよりもインダクタンスが大きく、且つ、該基板よりもアース電極から遠い基板上の何れのＬパターンよりもインダクタンスが小さくなる様、Ｌパターンの配置を決定する。
【００２１】
更に、図１に示す積層型複合デバイス(９)においては、最上層の回路素子基板(１)の表面に、ダイオードや抵抗等の回路素子パターンとすることが困難な電子部品(70)(71)(72)が搭載される。そして、図示省略する実装基板上に図１に示す姿勢で該積層型複合デバイス(９)が実装される。
【００２２】
上述の如く、本発明の積層型複合デバイス(９)において、アース電極(40)の近傍には、インダクタンスが小さくパターン長の短いＬパターンが配置されるので、該Ｌパターンとアース電極(40)の対向面の面積は充分に小さなものとなる。従って、該対向面のコンデンサ素子としての機能は極めて弱く、該Ｌパターンには所期のインダクタンスを得ることが出来る。
一方、インダクタンスが大きくパターン長の長いＬパターンは、アース電極(40)から離れて配置されるので、該Ｌパターンがアース電極(40)と形成する対向面の間隔は充分に大きなものとなる。従って、該対向面のコンデンサ素子としての機能が消失し、該Ｌパターンには所期のインダクタンスを得ることが出来る。
【００２３】
次に、本発明の積層型複合デバイスの設計方法について、図３に示す工程図に沿って説明する。
先ず、設計スペック・コンセプトＰ１においては、デュアルバンド携帯電話機のフロントエンドモジュールとして要求される仕様に応じて、必要な機能を決定し、続いて、回路シミュレータによる回路設計工程Ｐ２においては、前記必要な機能を実現するための回路を設計する。
次に、回路パラメータの最適化工程Ｐ３において、各回路素子の仮特性を決定し、回路全体の特性を予測した後、各回路素子の仮特性に基づく回路全体の特性と前記必要な機能とが一致するまで、前記回路設計工程Ｐ２を繰り返す。
【００２４】
必要な機能が達成されると、次に電磁界シミュレータによる回路エレメントの設計工程Ｐ４において、各回路素子の形状(寸法、パターン長、面積等)を決定し、これによって得られた各回路素子の形状に基づいて、誘電体シートの必要な面積を算出する。
続いて、Ｌパターンのレイアウト設計工程Ｐ５において、Ｌパターンの配置を決定する。この際、任意の１つの層の１つのＬパターンのインダクタンスが、該１つの層よりもアース電極に近い層に形成されているＬパターンのインダクタンスより大きくなる様、配置を決定する。
【００２５】
尚、従来は、上記Ｌパターンのレイアウト設計工程Ｐ５を採用していなかったために、インダクタンスの大きさと無関係に各Ｌパターンの配置が決定されていた。
【００２６】
その後、積層数及び基板サイズの決定工程Ｐ６において、前記Ｌパターンの配置を考慮に入れた積層数と基板サイズを決定する。更に、各層へのレイアウト設計工程Ｐ７においては、既に配置の決まっているＬパターン以外の回路素子について、各層に対する配置を決定する。
次に、電磁界シミュレータによる全体シミュレーション工程Ｐ８において、各回路素子間の相互干渉等による影響を考慮に入れた回路全体の特性を予測する。そして、回路全体の特性と前記機能とが一致するまで、各層へのレイアウト設計工程Ｐ７を繰り返す。
この結果、必要な機能が達成されて、本発明に係る積層型複合デバイスの設計が完了すると、その設計結果に基づいて、従来と同様の製造工程により積層型複合デバイスを作製する。
【００２７】
尚、上述の本発明に係る積層型複合デバイスの設計方法において、全てのＬパターンを上述のレイアウト設計工程Ｐ５に従って配置することが困難な場合には、出来るだけ多くのＬパターンを上述のレイアウト設計工程Ｐ５に従って配置することによって、本実施例と同様の効果を得ることが出来る。
【図面の簡単な説明】
【図１】本発明に係る積層型複合デバイスの断面図である。
【図２】本発明に係る積層型複合デバイスの積層構造を表わす分解斜視図である。
【図３】本発明に係る積層型複合デバイスの設計方法を表わす工程図である。
【図４】デュアルバンド携帯電話機のフロントエンドモジュールの回路図である。
【図５】従来の積層型複合デバイスの断面図である。
【図６】積層型複合デバイスを構成する回路素子基板の一部破断斜視図である。
【図７】従来の積層型複合デバイスの積層構造を表わす分解斜視図である。
【符号の説明】
(１)  回路素子基板
(10)  誘電体シート
(22)  導体パターン
(29)  インダクタパターン
(30)  ヴィアホール
(40)  アース電極
(５)  フロントエンドモジュール
(70)  電子部品
(９)  積層型複合デバイス
(90)  積層型複合デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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