(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源端子と、
負荷を接続するための出力端子と、
第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第１の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第１の電流制御手段と、
第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第２の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第２の電流制御手段と、
前記第１の電源端子と前記第１の電流制御手段における初段のトランジスタの制御端子との間に接続された第１のバイアス回路と、
前記第２の電源端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第２のバイアス回路と、
前記第１の電流制御手段における初段のトランジスタの制御端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第３のバイアス回路と、
前記第１の電流制御手段における最終段のトランジスタの制御端子と前記第２の電流制御手段における最終段のトランジスタの制御端子との間に接続された第４のバイアス回路と
を有するＳＥＰＰ型増幅回路において、
前記第３のバイアス回路は、
前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子に接続されたコレクタと前記第１の電流制御手段の前記複数のトランジスタから選択された１つのトランジスタの第２の主端子に接続されたベースとを有する第１のバイアス用トランジスタ（Ｑ5）と、
前記第１のバイアス用トランジスタ（Ｑ5）のエミッタにその一端が接続された第１の抵抗（Ｒ3）と、
前記第１の抵抗（Ｒ3）の他端と前記第２の電流制御手段における初段のトランジスタ（Ｑ4）の制御端子との間に接続された第２の抵抗（Ｒ4）と、
前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子に接続されたコレクタと前記第２の電流制御手段における初段のトランジスタ（Ｑ４）の制御端子に接続されたエミッタと前記第１及び第２の抵抗（Ｒ3、Ｒ４）の相互接続点に接続されたベースとを有する第２のバイアス用トランジスタ（Ｑ6）と
を備えていることを特徴とするＳＥＰＰ型増幅器。
【請求項２】
第１及び第２の電源端子と、
負荷を接続するための出力端子と、
第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第１の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第１の電流制御手段と、
第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第２の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第２の電流制御手段と、
前記第１の電源端子と前記第１の電流制御手段における初段のトランジスタの制御端子との間に接続された第１のバイアス回路と、
前記第２の電源端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第２のバイアス回路と、
前記第１の電流制御手段における初段のトランジスタの制御端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第３のバイアス回路と、
前記第１の電流制御手段における最終段のトランジスタの制御端子と前記第２の電流制御手段における最終段のトランジスタの制御端子との間に接続された第４のバイアス回路と
を有するＳＥＰＰ型増幅回路において、
前記第３のバイアス回路は、
前記第２の電流制御手段における初段のトランジスタ（Ｑ４）の制御端子に接続されたコレクタと前記第２の電流制御手段の前記複数のトランジスタから選択された１つのトランジスタの第２の主端子に接続されたベースとを有する第１のバイアス用トランジスタ（Ｑ5）と、
前記第１のバイアス用トランジスタ（Ｑ5）のエミッタにその一端が接続された第１の抵抗（Ｒ3）と、
前記第１の抵抗（Ｒ3）の他端と前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子との間に接続された第２の抵抗（Ｒ4）と、
前記第２の電流制御手段における初段のトランジスタ（Ｑ４）の制御端子に接続されたコレクタと前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子に接続されたエミッタと前記第１及び第２の抵抗（Ｒ3、Ｒ４）の相互接続点に接続されたベースとを有する第２のバイアス用トランジスタ（Ｑ6）と
を備えていることを特徴とするＳＥＰＰ型増幅器。
【請求項３】
前記第１の電流制御手段における最終段のトランジスタ（Ｑ１）の第２の主端子が前記出力端子に直接に接続されずに第３の抵抗（Ｒ１）を介して接続され、前記第２の電流制御手段における最終段のトランジスタの第２の主端子が前記出力端子に直接に接続されずに第４の抵抗（Ｒ2）を介して接続されていることを特徴とする請求項１又は２記載のＳＥＰＰ型増幅回路。
【請求項４】
更に、前記第１のバイアス用トランジスタ（Ｑ5）のエミッタと前記第１及び第２の抵抗（Ｒ3、Ｒ４）の相互接続点との間において前記第１の抵抗（Ｒ3）に直列に接続されたダイオードを有していることを特徴とする請求項１乃至３のいずれかに記載のＳＥＰＰ型増幅回路。
【請求項５】
前記第1の電源端子は正極性の電圧を供給する端子であり、前記第2の電源端子は前記正極性の電圧と同一の絶対値を有する負極性の電圧を供給する端子であることを特徴とする請求項1乃至4のいずれかに記載の増幅回路。
【請求項６】
前記第1の電源端子は所定の電圧を供給する端子であり、前記第2の電源端子はグランド端子であり、前記負荷は前記出力端子と前記グランド端子との間にコンデンサ（Ｃ）を介して接続されるものである請求項1乃至４のいずれかに記載の増幅回路。
【請求項７】
電源端子（１）と、
グランド端子（２ａ）と、
負荷を接続するための出力端子（３）と、
第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている電流制御手段と、
前記出力端子と前記グランド端子との間に接続された第１の抵抗（Ｒ11）と、
前記電源端子（１）と前記電流制御手段における初段のトランジスタの制御端子との間に接続された第１のバイアス回路（５ｂ）と、
前記電流制御手段における初段のトランジスタの制御端子と前記グランド端子との間に接続された第２のバイアス回路（７ｆ）と、
前記電流制御手段における最終段のトランジスタの制御端子と前記グランド端子との間に接続された抵抗（Ｒ１５）と
を有する増幅回路において、
前記第２のバイアス回路（７ｆ）は、
前記電流制御手段における初段のトランジスタ（Ｑ１２）の制御端子に接続されたコレクタと前記電流制御手段の前記複数のトランジスタから選択された１つのトランジスタの第２の主端子に接続されたベースとを有する第１のバイアス用トランジスタ（Ｑ１３）と、
前記第１のバイアス用トランジスタ（Ｑ１３）のエミッタにその一端が接続された第２の抵抗（Ｒ１3）と、
前記第２の抵抗（Ｒ１3）の他端と前記グランド端子との間に接続された第３の抵抗（Ｒ１4）と、
前記電流制御手段における初段のトランジスタ（Ｑ１２）の制御端子に接続されたコレクタと前記グランド端子（２ａ）に接続されたエミッタと前記第２及び第３の抵抗（Ｒ１3、Ｒ１４）の相互接続点に接続されたベースとを有する第２のバイアス用トランジスタ（Ｑ１４）と
を有し、
前記出力端子（３）と前記グランド端子（２ａ）との間に負荷を接続し、前記電流制御手段の初段のトランジスタ（Ｑ12）の制御端子の電位を信号によって変える構成の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオの出力段の電力増幅に好適な増幅回路に関する。
【０００２】
【従来の技術】
オーディオ装置の出力段電力増幅回路には、図１に示すコンプリメンタリＳＥＰＰ（シングル・エンディット・プッシュプル）増幅回路が使用される。このＳＥＰＰ増幅回路は、＋Ｖccで示されている正極電源電圧を供給するための第１の電源端子１と、−Ｖccで示されている負極電源電圧を供給するための第２の電源端子２と、出力端子３と、グランド端子４と、出力段の増幅素子としての第１、第２、第３及び第４のトランジスタと、第１、第２、第３及び第４のバイアス回路５、６、７、８とを有している。
【０００３】
出力段の第１の電流制御素子又は増幅素子としてのＰＮＰ型の第１のトランジスタＱ1 のコレクタは第１の電源端子１に接続され、このエミッタは例えば０．３Ωのように比較的に低いエミッタ抵抗から成る第１の抵抗Ｒ1 を介して出力端子３に接続されている。出力段の第２の電流制御素子又は増幅素子としてのＮＰＮ型の第２のトランジスタＱ2 のコレクタは第２の電源端子２に接続され、このエミッタは第１の抵抗Ｒ1 と同一の値を有する第２の抵抗Ｒ2 を介して出力端子３に接続されている。出力端子３とグランド端子４との間にはスピーカ等から成る負荷９が接続されている。なお、この負荷９は出力トランスを有さない負荷である。第１の駆動トランジスタとしてのＮＰＮ型のトランジスタＱ3 のコレクタはダーリントン回路を構成するために第１のトランジスタＱ1 のコレクタに接続され、このエミッタは第１のトランジスタＱ1 のベースに接続されている。第２の駆動トランジスタとしてのＰＮＰ型の第４のトランジスタＱ4 のコレクタはダーリントン回路を構成するために第２のトランジスタＱ2 のコレクタに接続され、このエミッタは第２のトランジスタＱ2 のベースに接続されている。
第１のバイアス回路５は抵抗Ｒa から成り、第１の電源端子１と第３のトランジスタＱ3 のベースとの間に接続されている。
第２のバイアス回路６は、信号入力回路とも呼ぶことができるものであって、抵抗Ｒb 、Ｒc 、Ｒd とＮＰＮ型トランジスタＱa とから成る。トランジスタＱa のコレクタは第４のトランジスタＱ4 のベースに接続され、このエミッタは抵抗Ｒb を介して第２の電源端子２に接続されている。抵抗Ｒc はグランド３とトランジスタＱa のベースとの間に接続されている。抵抗Ｒd はトランジスタＱa のベースと第２の電源端子２との間に接続されている。トランジスタＱa のベースとグランドとの間には結合コンデンサＣ1 を介して入力信号源ｅ１が接続されている。
第３のバイアス回路７は、抵抗Ｒe とここに直列に接続された温度補償用ダイオードＤ1 、Ｄ2 、Ｄ3 とから成る。
第４のバイアス回路８は第１及び第２のトランジスタＱ1 、Ｑ2 のベース間に接続された抵抗Ｒf から成る。
【０００４】
周知のように信号源ｅ１の信号によってトランジスタＱa のインピーダンスが変化し、これにより第３及び第４のトランジスタＱ3 、Ｑ4 のベース電流が制御され、更に、第１及び第２のトランジスタＱ1 、Ｑ2 の電流が制御され、負荷９に流れる電流が入力信号に比例して変化する。即ち信号源ｅ１の交流信号の変化に応じて第１の電源端子１と第１のトランジスタＱ1 と第１の抵抗Ｒ1 と負荷９との経路によって第１の方向の電流が流れ、また、グランド端子４と負荷９と第２の抵抗Ｒ2 と第２のトランジスタＱ2 と第２の電源端子２の経路によって第２の方向の電流が流れる。
【０００５】
第１、第２及び第３のバイアス回路５、６、７は、信号源ｅ１の交流入力信号が零の時即ち負荷９に信号電流が流れていない時であっても、第１〜第４のトランジスタＱ1 〜Ｑ4 に周知のアイドリング電流を流すことができるように設定されている。今、無信号時の第３のバイアス回路７の両端子間電圧をＶBB、第１、第２、第３及び第４のトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 のベース・エミッタ間電圧をＶBE1 、ＶBE2 、ＶBE3 、ＶBE4 とすれば、アイドリング電流Ｉidを次式で示すことができる。
Ｉid＝｛ＶBB−（ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ）｝／（Ｒ1 ＋Ｒ2 ）
【０００６】
信号のピークレベルよりも大幅に小さい微小のアイドリング電流は、周知のようにＢ級増幅回路において０ボルト近辺で生じるスイッチング歪みの改善に寄与する。
【０００７】
今、第３のバイアス回路７によるバイアス電圧ＶBBが温度変化に拘らず一定であるとすれば、第１〜第４のトランジスタＱ1 〜Ｑ4 は、ほぼ−２ｍＶ／℃の温度係数を有しているので、第１〜第４のトランジスタＱ1 〜Ｑ4 の温度が上昇すると、アイドリング電流Ｉidが増大する。アイドリング電流Ｉidが増大すると、第１〜第４のトランジスタＱ1 〜Ｑ4 の電力損失が増大し、この温度が上昇する。この結果、再びアイドリング電流が増大し、熱暴走によって第１〜第４のトランジスタＱ1 〜Ｑ4 が破壊することがある。
【０００８】
図１に示されている温度補償用ダイオードＤ1 、Ｄ2 、Ｄ3 は上述の熱暴走を防止するものである。このダイオードＤ1 、Ｄ2 、Ｄ3 は第１〜第４のトランジスタＱ1 〜Ｑ4 に熱結合されており、且つ第１〜第４のトランジスタＱ1 〜Ｑ4 と同様な温度係数を有する。従って、温度が上昇すると、バイアス電圧ＶBBが低下し、アイドリング電流の増大が抑制される。
【０００９】
【発明が解決しようとする課題】
ところで、第３のバイアス回路７のバイアス電圧ＶBBを最適値に設定するためには例えば抵抗Ｒe の値を微調整することが必要になり、必然的に増幅回路のコストが高くなった。
【００１０】
図１の回路の欠点を解決するために図２に示す第３のバイアス回路７ａを設けることが考えられる。第３のバイアス回路７ａは、第３及び第４のトランジスタＱ3 、Ｑ4 のベース間に接続された２つの抵抗Ｒe1、Ｒe2とバイアス用トランジスタＱb とから成る。図２の回路ではバイアス用トランジスタＱb が第１〜第４のトランジスタＱ1 〜Ｑ4 に熱結合されており、第１〜第４のトランジスタＱ1 〜Ｑ4 の温度上昇に応じてバイアス用トランジスタＱb のコレクタ・エミッタ間抵抗が低下し、第３のバイアス回路７ａの合成抵抗値の低下によって第３のバイアス回路７ａによるバイアス電圧ＶBBが低下し、アイドリング電流Ｉidの増大が抑えられる。
【００１１】
今、トランジスタＱb のベース・エミッタ間電圧をＶBEb と、第３のバイアス回路７ａの両端子間電圧に相当するバイアス電圧をＶBBとすれば、次式が成立する。
ＶBB＝ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ＋Ｉid（Ｒ1 ＋Ｒ2 ）
ＶBB＝ＶBEb （Ｒe1＋Ｒe2）／Ｒe2
ここで、ＶBE＝ＶBE2 ＝ＶBE3 ＝ＶBE4 ＝ＶBEb ＝ＶBEとすれば、次式が成立する。
0004078514.tif 000002
この式から明らかなように、抵抗Ｒe1の値を抵抗Ｒe2の値の３倍に設定すると、アイドリング電流Ｉidを零にすることができ、第１〜第４のトランジスタＱ1 〜Ｑ4 の温度上昇によるアイドリング電流Ｉidの増大が発生せず、第１〜第４のトランジスタＱ1 〜Ｑ4 が保護される。
【００１２】
しかしながら、図２の増幅回路は次の問題点を有する。
（１）  必要なアイドリング電流を得るためには、Ｒe1又はＲe2のいずれかを半固定抵抗として調整する必要がある。何故ならば、Ｒe1＝３Ｒe2に設定すると、アイドリング電流が零になり、Ｂ級増幅回路となってしまう。Ｂ級増幅回路においては０Ｖ近辺でスイッチング歪みが生じることは周知であり、このため、アイドリング電流を僅かに流す必要がある。このアイドリング電流は、電流増幅のトランジスタが熱暴走を起こさない程度で、尚且つスイッチング歪みが生じないという、極めて微妙な値に設定しなければならないため、調整工数の増大によるコストの上昇又は製造歩留りの低下によるコストの上昇を招く。
（２）  電源を投入した直後はアイドリング電流が少なく、所定の電流値に落ち着くまでの時間が長い。何故ならば、前述の（１）に記したように、アイドリング電流を極めて微妙な値に設定している故に、その電流値は熱結合されたトランジスタ同士が、ある適当な温度に温まっている状態でバランスが保たれているように調整される。即ち、トランジスタの温度が上昇して、所定の温度に到達しなければ、アイドリング電流が最終的な値に落ち着いてくれない。
【００１３】
以上、図１及び図２に示すＳＥＰＰ回路について述べたが、図１及び図２のプッシュプル回路に対する入力信号源の接続方法、プッシュプルトランジスタの種類、電源回路の構成等を変えた場合、又はプッシュプル回路としないエミッタフォロワ回路においても熱暴走の問題がある。
【００１４】
そこで、本発明の目的は、電源投入直後に電流の安定化を図ることができる増幅回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、本発明に従う実施形態を示す図面の符号を参照して説明すると、第１及び第２の電源端子と、負荷を接続するための出力端子と、第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第１の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第１の電流制御手段と、第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記第２の電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている第２の電流制御手段と、前記第１の電源端子と前記第１の電流制御手段における初段のトランジスタの制御端子との間に接続された第１のバイアス回路と、前記第２の電源端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第２のバイアス回路と、前記第１の電流制御手段における初段のトランジスタの制御端子と前記第２の電流制御手段における初段のトランジスタの制御端子との間に接続された第３のバイアス回路と、前記第１の電流制御手段における最終段のトランジスタの制御端子と前記第２の電流制御手段における最終段のトランジスタの制御端子との間に接続された第４のバイアス回路とを有するＳＥＰＰ型増幅回路において、
前記第３のバイアス回路は、前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子に接続されたコレクタと前記第１の電流制御手段の前記複数のトランジスタから選択された１つのトランジスタの第２の主端子に接続されたベースとを有する第１のバイアス用トランジスタ（Ｑ5）と、前記第１のバイアス用トランジスタ（Ｑ5）のエミッタにその一端が接続された第１の抵抗（Ｒ3）と、前記第１の抵抗（Ｒ3）の他端と前記第２の電流制御手段における初段のトランジスタ（Ｑ4）の制御端子との間に接続された第２の抵抗（Ｒ4）と、前記第１の電流制御手段における初段のトランジスタ（Ｑ３）の制御端子に接続されたコレクタと前記第２の電流制御手段における初段のトランジスタ（Ｑ４）の制御端子に接続されたエミッタと前記第１及び第２の抵抗（Ｒ3、Ｒ４）の相互接続点に接続されたベースとを有する第２のバイアス用トランジスタ（Ｑ6）とを備えていることを特徴とするＳＥＰＰ型増幅器に係わるものである。
【００１６】
なお、請求項２に示すように、第１のバイアス用トランジスタ（Ｑ5）と第１及び第２の抵抗（Ｒ3、Ｒ４）との位置関係を請求項１におけるこれ等の位置関係と逆にすることができる。
また、請求項７に示すように、電源端子（１）と、グランド端子（２ａ）と、
負荷を接続するための出力端子（３）と、第１の主端子と第２の主端子と前記第１及び第２の主端子間の抵抗値を制御するための制御端子とをそれぞれ有する複数のトランジスタがダーリントン接続されている回路から成り、前記複数のトランジスタの第１の主端子のそれぞれが前記電源端子に接続され、該複数のトランジスタの内の最終段のトランジスタの前記第２の主端子が前記出力端子に接続されている電流制御手段と、前記出力端子と前記グランド端子との間に接続された第１の抵抗（Ｒ11）と、前記電源端子（１）と前記電流制御手段における初段のトランジスタの制御端子との間に接続された第１のバイアス回路（５ｂ）と、前記電流制御手段における初段のトランジスタの制御端子と前記グランド端子との間に接続された第２のバイアス回路（７ｆ）と、前記電流制御手段における最終段のトランジスタの制御端子と前記グランド端子との間に接続された抵抗（Ｒ１５）とを有する増幅回路において、
前記第２のバイアス回路（７ｆ）は、前記電流制御手段における初段のトランジスタ（Ｑ１２）の制御端子に接続されたコレクタと前記電流制御手段の前記複数のトランジスタから選択された１つのトランジスタの第２の主端子に接続されたベースとを有する第１のバイアス用トランジスタ（Ｑ１３）と、前記第１のバイアス用トランジスタ（Ｑ１３）のエミッタにその一端が接続された第２の抵抗（Ｒ１3）と、前記第２の抵抗（Ｒ１3）の他端と前記グランド端子との間に接続された第３の抵抗（Ｒ１4）と、前記電流制御手段における初段のトランジスタ（Ｑ１２）の制御端子に接続されたコレクタと前記グランド端子（２ａ）に接続されたエミッタと前記第２及び第３の抵抗（Ｒ１3、Ｒ１４）の相互接続点に接続されたベースとを有する第２のバイアス用トランジスタ（Ｑ１４）とを有し、
前記出力端子（３）と前記グランド端子（２ａ）との間に負荷を接続し、前記電流制御手段の初段のトランジスタ（Ｑ12）の制御端子の電位を信号によって変える構成とすることが望ましい。
【００１７】
【発明の効果】
各請求項の発明によれば、次の効果が得られる。
（１）  第１及び第２のバイアス用トランジスタＱ5 、Ｑ6 の電流が、電流制御手段の最終段のトランジスタの電流の増大に応じて増加し、電流制御手段の制御電圧を負帰還制御する。このため、電流制御手段の温度に追従した第１及び第２のバイアス用トランジスタＱ5 、Ｑ6 等の温度変化を待たずに、電流制御手段の電流抑制動作が得られ、電流制御手段の電流の安定化を迅速に図ることができる。
【００１８】
【実施形態】
次に、図３〜図１１を参照して本発明の実施形態を説明する。但し、図３〜図１１において、図１及び図２と実質的に同一の部分及び相互に同一の部分には同一の符号を付してその説明を省略する。
【００１９】
【第１の実施形態】
図３に示す第１の実施形態のオーディオ回路のスピーカ用のＳＥＰＰ電力増幅回路は、図１及び図２の第３のバイアス回路７、７ａを変形した第３のバイアス回路７ｂを設け、この他は図１及び図２と同一に構成したものである。
第１及び第２のトランジスタＱ1 、Ｑ2 は、第１及び第２の電流制御素子又は増幅素子として機能するものであって、第１の主端子としてのコレクタと、第２の主端子としてのエミッタと、制御端子としてのベースとをそれぞれ有している。第３及び第４のトランジスタＱ3 、Ｑ4 は、第１及び第２の駆動トランジスタであって第１及び第２のトランジスタＱ1 、Ｑ2 にダーリントン接続されている。ダーリントン接続された第１及び第３のトランジスタＱ1 、Ｑ3 は、これ等の組み合せによって１つのＮＰＮトランジスタと等価な第１の電流制御手段又は第１の電流増幅手段を構成している。第１及び第３のトランジスタＱ1 、Ｑ3 の組み合せから成る第１の電流制御手段の第１の主端子は第１のトランジスタＱ1 のコレクタであり、第２の主端子は第１のトランジスタＱ1 のエミッタであり、制御端子は第３のトランジスタＱ3 のベースである。ダーリントン接続された第２及び第４のトランジスタＱ2 、Ｑ4 は、これ等の組み合せによって１つのＰＮＰトランジスタと等価な第２の電流制御手段又は第２の電流増幅手段を構成している。第２及び第４のトランジスタＱ2 、Ｑ4 の組み合せから成る第２の電流制御手段の第１の主端子は第２のトランジスタＱ2 のコレクタであり、第２の主端子は第２のトランジスタＱ2 のエミッタであり、制御端子は第４のトランジスタＱ4 のベースである。
【００２０】
変形された第３のバイアス回路７ｂはＮＰＮ型の第５及び第６のトランジスタＱ5 ，Ｑ6 と第３及び第４の抵抗Ｒ3 、Ｒ4 とから成る。第５及び第６のトランジスタＱ5 、Ｑ6 はヒートシンクによって第１〜第４のトランジスタＱ1 〜Ｑ4 の全部又はこれ等から選択されたものに熱結合されている。なお、第５及び第６のトランジスタＱ5 、Ｑ6 を少なくとも第１のトランジスタＱ1 又は第２のトランジスタＱ2 に熱結合させることが望ましい。第１のバイアス用トランジスタとしての第５のトランジスタＱ5 のコレクタは、第１の駆動トランジスタとしての第３のトランジスタＱ3 のベースに接続され、このベースは第３のトランジスタＱ3 のエミッタに接続されている。第３の抵抗Ｒ3 の一端は第５のトランジスタＱ5 のエミッタに接続されている。第４の抵抗Ｒ4 は第３の抵抗Ｒ3 の他端と第２の駆動トランジスタとしての第４のトランジスタＱ4 のベースとの間に接続されている。第２のバイアス用トランジスタとしての第６のトランジスタＱ6 のコレクタは第３のトランジスタＱ3 のベースに接続され、このエミッタは第２の駆動トランジスタとしての第４のトランジスタＱ4 のベースに接続され、このベースは第３及び第４の抵抗Ｒ3 、Ｒ4 の相互接続点Ｐ1 に接続されている。
【００２１】
図３において、第３のバイアス回路７ｂ以外の第１及び第２の電源端子１、２、第１〜第４のトランジスタＱ1 〜Ｑ4 、第１及び第２の抵抗Ｒ1 、Ｒ2 、第１、第２及び第４のバイアス回路５、６、８は図１及び図２と同一に構成されている。
【００２２】
図３において、例えば、第１の電源端子１の電圧を＋９．４Ｖ、第２の電源端子２の電圧を−９．４Ｖ、第１及び第２の抵抗Ｒ1 、Ｒ2 はそれぞれ同一の０．２２Ω、負荷９のスピーカの抵抗を４〜８Ω、第３及び第４の抵抗Ｒ3 、Ｒ4 をそれぞれ同一の１．８ｋΩ、第４のバイアス回路８の抵抗Ｒf を３３０Ωとすることができる。
なお、第３及び第４のトランジスタＱ3 、Ｑ4 は、第１及び第２のトランジスタＱ1 、Ｑ2 よりも高いトランジション周波数ｆT を有することが望ましい。
【００２３】
図３のＳＥＰＰ電力増幅回路の増幅動作は、図１及び図２の増幅回路と同様に、信号源ｅ１の交流信号の変化に応じて第２のバイアス回路６のトランジスタＱa のインピーダンスが変化し、交流信号の正の半波の時に第２及び第４のトランジスタＱ2 、Ｑ4 に電流が流れ、負の半波の時に第１及び第３のトランジスタＱ1 、Ｑ3 が流れる。即ち、グランド端子４と負荷９と第２の抵抗Ｒ2 と第２のトランジスタＱ2 と第２の電源端子２とから成る経路で第１の方向の電流が流れ、第１の電源端子１と第１のトランジスタＱ1 と第１の抵抗Ｒ1 と負荷９とグランド端子４とから成る経路で第２の方向の電流が流れる。
【００２４】
既に説明したようにＳＥＰＰ増幅回路では微小なアイドリング電流Ｉidが要求される。図３の第３のバイアス回路７ｂは、第１〜第４のトランジスタＱ1 〜Ｑ4 の熱暴走を防いで微小のバイアス電流を迅速に供給するように機能する。第１及び第２の電源端子１、２に対する電力供給が開始すると、第１のバイアス回路５の抵抗Ｒa を介して第３のトランジスタＱ3 のベース電流が流れる。電源投入直後においては、第５及び第６のトランジスタＱ5 、Ｑ6 がオフであるので、第３のバイアス回路７ｂの等価抵抗値は無限大である。従って、第３及び第４のトランジスタＱ3 、Ｑ4 のベース・エミッタ間に印加されるそれぞれのバイアス電圧は、第１、第２及び第４のバイアス回路５、６、８の抵抗値に依存して決定される。この電源投入直後には第３のバイアス回路７ｂの抵抗値が大きいので、第３のトランジスタＱ3 のベース電位が高くなり、また、第４のトランジスタＱ4 のベース電位が低くなり、第３及び第４のトランジスタＱ3 、Ｑ4 に比較的大きなベース電流が流れる。また、第３及び第４のトランジスタＱ3 、Ｑ4 を介して第１及び第２のトランジスタＱ1 、Ｑ2 のベース電流が流れる。この時、第３及び第４のトランジスタＱ3 、Ｑ4 は第１及び第２のトランジスタＱ1 ，Ｑ2 のバイアス抵抗のように機能する。これと同時に第３のトランジスタＱ3 を介して第５のトランジスタＱ5 のベース電流が供給される。第５のトランジスタＱ5 にベース電流が流れると、このコレクタ・エミッタ間抵抗が急激に小さくなり、第３及び第４の抵抗Ｒ3 、Ｒ4 の相互接続点Ｐ1 の電位が高くなり、第６のトランジスタＱ6 のベース電流が流れ、このコレクタ・エミッタ間抵抗が低下し、結果として第３のバイアス回路７ｂ全体の抵抗値が小さくなる。第３のバイアス回路７ｂの抵抗即ち第３及び第４のトランジスタＱ3 、Ｑ4 のベース相互間の抵抗値が小さくなると、第３のトランジスタＱ3 のベース電位が低下し、第３のトランジスタＱ3 のベース電流及び第１のトランジスタＱ1 のベース電流及びコレクタ電流が減少する。また、第４のトランジスタＱ4 のベース電位が高くなり、第４及び第２のトランジスタＱ4 、Ｑ2 のベース電流及びコレクタ電流が減少する。従って、第３のバイアス回路７ｂは、第３及び第４のトランジスタＱ3 、Ｑ4 のコレクタ電流を負帰還制御するように機能する。この結果、第１〜第４のトランジスタＱ1 〜Ｑ4 が温度上昇してここに流れる電流が増大しようとすると、これに熱結合された第３のバイアス回路７ｂの第５及び第６のトランジスタＱ5 、Ｑ6 の温度上昇を待たずに第３のバイアス回路７ｂの抵抗値が低下し、第１〜第４のトランジスタＱ1 〜Ｑ4 の電流抑制動作が生じる。従って、電源投入と同時に第１〜第４のトランジスタＱ1 〜Ｑ4 のアイドリング電流が安定化される。
また、回路素子の特性のバラツキ等のために、第１〜第４のトランジスタＱ1 〜Ｑ4 の温度上昇が生じても、ここを流れる電流が第３のバイアス回路７ｂの負帰還作用によって抑制されるので、第１〜第４のトランジスタＱ1 〜Ｑ4 が熱暴走して破壊することがない。
【００２５】
図３の回路において、第３のバイアス回路７ｂの両端の電圧をＶBB、第１、第２、第３、第４、第５及び第６のトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 のベース・エミッタ間電圧をＶBE1 、ＶBE2 、ＶBE3 、ＶBE4 、ＶBE5 、ＶBE6 、アイドリング電流をＩidとすれば、次の各式が成立する。
ＶBB＝ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ＋Ｉid（Ｒ1 ＋Ｒ2 ）
ＶBB＝ＶBE3 ＋ＶBE5 ＋Ｒ3 （ＶBE6 ／Ｒ4 ）＋ＶBE6
Ｉid＝｛ＶBE5 ＋Ｒ3 （ＶBE6 ／Ｒ4 ）＋ＶBE6 −（ＶBE1 ＋ＶBE2 ＋ＶBE4 ）｝／（Ｒ1 ＋Ｒ2 ）
ここで、ＶBE1 、ＶBE2 、ＶBE4 、ＶBE5 、ＶBE6 はほぼ同一であるので、これ等の全てをＶBEと仮定すると、
0004078514.tif 000003
トランジスタＱ1 〜Ｑ6 の温度係数を−２ｍＶ／℃とすれば、アイドリング電流Ｉidの温度係数ΔＩid／ΔＴは次式で表わされる。
ΔＩid／ΔＴ＝［（Ｒ3 −Ｒ4 ）／｛（Ｒ1 ＋Ｒ2 ）Ｒ4 ｝］×（−２ｍＶ／℃）
この式から明らかなようにＲ3 ＝Ｒ4 に設定すれば、アイドリング電流Ｉidは温度によって変化しなくなる。このためアイドリング電流の設定を、固定抵抗を使用して無調整に行うことができ、増幅回路のコストの低減を図ることができる。
なお、第５及び第６のトランジスタＱ5 、Ｑ6 が第１及び第２のトランジスタＱ1 、Ｑ2 の一方又は両方に熱結合されているので、温度上昇によって第１及び第２のトランジスタＱ1 、Ｑ2 の電流が増大しようとすると、第５及び第６のトランジスタＱ5 、Ｑ6 の電流も増大し、第１及び第２のトランジスタＱ1 、Ｑ2 の電流の増大を抑制する。従って、Ｒ3 ＝Ｒ4 の設定が正確に達成されていない場合であっても、第１及び第２のトランジスタＱ1 ，Ｑ2 の熱暴走が防止される。要するに、本実施形態では、負帰還作用と第５及び第６のトランジスタＱ5 、Ｑ6 の温度補償機能との両方によって第１及び第２のトランジスタＱ1 、Ｑ2 の熱暴走を確実に防ぐことができる。
【００２６】
【第２の実施形態】
図４に示す第２の実施形態の電力増幅回路は、図３の第３のバイアス回路７ｂにダイオードＤを付加した第３のバイアス回路７ｃを設け、この他は図３と同一に構成したものである。ダイオードＤは、第５及び第６のトランジスタＱ5 、Ｑ6 と同様に第１〜第４のトランジスタＱ1 〜Ｑ4 の全部又は少なくとも１つに熱結合され、第１〜第６のトランジスタＱ1 〜Ｑ6 とほぼ同一の温度係数を有する。従って、ダイオードＤは第５及び第６のトランジスタＱ5 、Ｑ6 と同様に第１〜第４のトランジスタＱ1 〜Ｑ4 の温度補償用素子として機能し、第３のバイアス回路７ｃの温度補償作用が更に高くなる。なお、第２の実施形態は、第１の実施形態と同一の効果も有する。
【００２７】
【第３の実施形態】
図５に示す第３の実施形態の電力増幅回路は、図３の第３のバイアス回路７ｂを変形した第３のバイアス回路７ｄを設け、この他は図３と同一に構成したものである。図５の第３のバイアス回路７ｄは第１及び第２のバイアス用トランジスタとしてのＰＮＰ型の第５及び第６のトランジスタＱ5 、Ｑ6 と第３及び第４の抵抗Ｒ3 、Ｒ4 とを有している。図５において、ＰＮＰ型の第５のトランジスタＱ5 のコレクタは第４のトランジスタＱ4 のベースに接続され、このベースは第４のトランジスタＱ4 のエミッタに接続されている。第３の抵抗Ｒ3 の一端は第５のトランジスタＱ5 のエミッタに接続されている。第４の抵抗Ｒ4 は第３の抵抗Ｒ3 の他端と第３のトランジスタＱ3 のベースとの間に接続されている。ＰＮＰ型の第６のトランジスタＱ6 のエミッタは第３のトランジスタＱ3 のベースに接続され、このコレクタは第４のトランジスタＱ4 のベースに接続され、このベースは第３及び第４の抵抗Ｒ3 、Ｒ4 の相互接続点Ｐ1 に接続されている。
【００２８】
図５の第３のバイアス回路７ｄの動作は図３のバイアス回路７ｂの動作と本質的に同一である。即ち、第１〜第４のトランジスタＱ1 〜Ｑ4 の電流の増大に伴なって第４のトランジスタＱ4 の抵抗値が低下すると、第５のトランジスタＱ5 の電流が増大し、更に第６のトランジスタＱ6 の電流も増大し、第３のバイアス回路７ｄの抵抗値が低下し、第１〜第４のトランジスタＱ1 〜Ｑ4 の電流が低下し、第１〜第４のトランジスタＱ1 〜Ｑ4 の熱暴走が防止される。従って、図５の電力増幅回路は図３の電力増幅回路と同一の効果を有する。
【００２９】
【第４の実施形態】
図６の第４の実施形態の電力増幅回路は、図５の第３のバイアス回路７ｄにダイオードＤを付加した第３のバイアス回路７ｅを設け、この他は図５と同一に構成したものである。図６の第３のバイアス回路７ｅのダイオードＤは図４のダイオードＤと同一の目的で設けられたものである。従って、図６の第４の実施形態は図４の第２の実施形態と同一の効果を有する。
【００３０】
【第５の実施形態】
図７の第５の実施形態は、図３の電力増幅回路の第１のバイアス回路５を変形した第１のバイアス回路５ａを設け、更に第２の信号源ｅ2 と第２の結合コンデンサＣ2 を付加し、この他は図３と同一に構成したものである。図７の第１のバイアス回路５ａは３つの抵抗Ｒa 、Ｒg 、Ｒh と１つのトランジスタＱc とから成る。ＰＮＰ型トランジスタＱc のエミッタは抵抗Ｒa を介して第１の電源端子１に接続され、このコレクタは第３のトランジスタＱ3 のベースに接続されている。抵抗Ｒg は第１の電源端子１とトランジスタＱc のベースとの間に接続されている。抵抗Ｒh はトランジスタＱc のベースとグランドとの間に接続されている。第２の信号源ｅ2 は第１の信号源ｅ1 と同相の信号を供給するものであって、第２の結合コンデンサＣ2 を介してトランジスタＱc のベースに接続されている。第１及び第２のバイアス回路５ａ、６は互いに逆に動作する。これにより、第１及び第２のトランジスタＱ1 、Ｑ2 に信号源ｅ1 、ｅ2 の信号に応じた電流が流れる。
【００３１】
図７の電力増幅回路は、信号源の接続形態を変えた他は図３の回路と同一であるので、図３の第１の実施形態と同一の効果を得ることができる。
【００３２】
【第６の実施形態】
図８に示す第６の実施形態の電力増幅回路は、図３の第４のバイアス回路８を変形した第４のバイアス回路８ａを設け、この他は図３と同一に構成したものである。図８の第４のバイアス回路８ａは２つの抵抗Ｒf1、Ｒf2から成る。抵抗Ｒｆ1 は第１のトランジスタＱ1 のベースと出力端子３との間に接続され、抵抗Ｒf2は出力端子３と第２のトランジスタＱ2 のベースとの間に接続されている。
図８の電力増幅回路は図３の電力増幅回路と実質的に同一に動作し、同一の効果を得ることができる。
【００３３】
【第７の実施形態】
図９に示す第７の実施形態の電力増幅回路は、図３の電流制御素子としての第１及び第２のトランジスタＱ1 、Ｑ2 を第１及び第２の電界効果トランジスタＱ1a、Ｑ1bに置き換え、この他は図３と同様に構成したものである。Ｎチャネル型の第１の電界効果トランジスタの第１の主端子としてのドレインは第１の電源端子１に接続され、この第２の主端子としてのソースは第１の抵抗Ｒ1 に接続され、この制御素子としてのゲートは第３のトランジスタＱ3 のエミッタに接続されている。
Ｐチャネルの第２の電界効果トランジスタＱ2aの第１の主力端子としてのドレインは第２の電源端子２に接続され、この第２の主端子としてのソースは第２の抵抗Ｒ2 に接続され、この制御端子としてのゲートは第４のトランジスタＱ4 のエミッタに接続されている。
【００３４】
第１及び第２の電界効果トランジスタＱ1a、Ｑ2aは第３及び第４のトランジスタＱ3 、Ｑ4 によって制御される。即ち、第１及び第２の電界効果トランジスタＱ1a、Ｑ2aの抵抗値は第３及び第４のトランジスタＱ3 、Ｑ4 の抵抗値に比例して変化する。従って、図９の電力増幅回路は図３の電力増幅回路と同様に動作し、同様な効果を得ることができる。
なお、図９では出力段の電界効果トランジスタＱ1a、Ｑ1bと駆動トランジスタＱ3 、Ｑ4 との組み合せによって第１及び第２の電流制御手段が構成されている。
【００３５】
【第８の実施形態】
図１０の第８の実施形態の電力増幅回路は、図３の電力増幅回路の第２の電源端子２をグランド端子４に接続し、且つ出力端子３とグランドとの間において負荷９に直列になるようにコンデンサＣを接続して単一電源型に変形したものである。この図１０に示すように第２の電源端子２ａをグランド端子としても、コンデンサＣを設けることによって負荷９に図３と同様に交流電流を供給することができる。従って、図１０の第８の実施形態によっても図３の第１の実施形態と同一の効果を得ることができる。
なお、抵抗ＲｃはトランジスタＱａのコレクタとベ−スとの間に接続されている。この抵抗Ｒｃを破線で示すように、出力端子３とトランジスタＱａのベ−スとの間に接続することもできる。
【００３６】
【第９の実施形態】
図１１に示す第９の実施形態の電力増幅回路は、プッシュプル回路としないエミッタフォロワの増幅回路である。出力段の電流制御素子又は増幅素子としてのＮＰＮ型の第１のトランジスタＱ11のコレクタは第１の電源端子１に接続され、このエミッタは出力端子３と第１の抵抗Ｒ11 を介して第２の電源端子即ちグランド端子２ａに接続されている。負荷９はコンデンサＣを介して第１の抵抗Ｒ11に並列に接続されている。駆動トランジスタとしてのＮＰＮ型の第２のトランジスタＱ12のコレクタは第１の電源端子１に接続され、このエミッタは第１のトランジスタＱ11のベースに接続されている。従って、２つのトランジスタＱ11、Ｑ12は図３の２つのトランジスタＱ1 、Ｑ3 と同様にダーリントン接続されている。第１のバイアス回路５ｂを形成する第２の抵抗Ｒ12は第１の電源端子１と第２のトランジスタＱ12のベースとの間に接続されている。図１１の第２のバイアス回路７ｆはＮＰＮ型の第３及び第４のトランジスタＱ13、Ｑ14と第３及び第４の抵抗Ｒ13、Ｒ14とから成り、図３の第３のバイアス回路７ｂと同一に形成されている。但し、図１１のバイアス回路７ｆの第４の抵抗Ｒ14及びトランジスタＱ14は、グランド端子２ａに接続されている。第５の抵抗Ｒ15は第１のトランジスタＱ11のベースとグランド端子２ａとの間に接続されている。信号入力用としてのＮＰＮ型の第５のトランジスタＱ15のコレクタは第２のトランジスタＱ12のベースに接続され、このエミッタは第６の抵抗Ｒ16を介してグランド端子２ａに接続されている。第７の抵抗Ｒ17は電源端子１とトランジスタＱ15のベースとの間に接続され、抵抗Ｒ18はトランジスタＱ15のベースとグランド端子２ａとの間に接続されている。信号源ｅ1 は結合コンデンサＣ1 を介してトランジスタＱ15のベースに接続されている。ダーリントン接続された２つのトランジスタＱ11、Ｑ12の組み合せ回路は等価的に１つのＮＰＮトランジスタ又は電流制御手段として機能する。この電流制御手段の第１の主端子はトランジスタＱ11のコレクタであり、第２の主端子はトランジスタＱ11のエミッタであり、制御素子はトランジスタＱ12のベースである。
【００３７】
図１１の回路の第１、第２、第３、第４及び第５のトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15は図３の回路の第１、第３、第５、第６及び信号入力用のトランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ6 、Ｑa と実質的に同一に形成されており且つ同一に動作し、図１１の抵抗Ｒ11、Ｒ12、Ｒ13、Ｒ14、Ｒ15、Ｒ16、Ｒ17は図３の抵抗Ｒ1 、Ｒa 、Ｒ3 、Ｒ4 、Ｒf 、Ｒb 、Ｒc 、Ｒd と実質的に同一に形成されており且つ同一に動作する。従って、図１１のバイアス回路７ｅは第１のトランジスタＱ11の電流を負帰還制御し、第１のトランジスタＱ11の熱暴走の防止に寄与する。
【００３８】
【変形例】
本発明は、上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  図７に示す２つの信号源ｅ1 、ｅ2 を設ける方式を、図４、図５、図６、図８、図９及び図１０の増幅回路にも適用することができる。
（２）  図４、図５、図６、図７、図９及び図１０において、第４のバイアス回路８を図８に示す第４のバイアス回路８ａと同一にすることができる。
（３）  図４、図５、図６、図７、図９及び図１０において、抵抗Ｒｆによるバイアス回路８の代りに、図８の抵抗Ｒｆ1、Ｒｆ2のバイアス回路８ａを設けることができる。
（４）  図９に示す電界効果トランジスタＱ1a、Ｑ2aを、図４、図５、図６、図７，図８、図１０の増幅回路のトランジスタＱ1 、Ｑ2 の代りに使用することができる。また、図１１のトランジスタＱ11を電界効果トランジスタに置き換えることができる。
（５）  図１０に示す単一電源方式を図４、図５、図６、図７、図８及び図９の増幅回路にも適用することができる。
（６）  ＳＥＰＰ増幅回路に対する信号の入力方法を種々変形することができる。
（７）  図３、図４、図７〜図１０で破線２０で示すように第１のバイアス用トランジスタＱ5 のベースを第３のトランジスタＱ3のエミッタに接続する代りに、第１のトランジスタＱ1 又はＱ1aのエミッタ又はソースに接続することができる。即ち、第１のバイアス用トランジスタＱ５のベ−スは、２つのトランジスタＱ１、Ｑ３を含む第１の電流制御手段の電流の変化に応じてベース電流が変化する場所であればどこに接続してもよい。また、図５及び図６の回路でトランジスタＱ5 のベースを第４のトランジスタＱ4のエミッタに接続する代りに、破線２０で示すように第２のトランジスタＱ2 のエミッタに接続することができる。即ち、第１のバイアス用トランジスタＱ５のベ−スは、２つのトランジスタＱ２、Ｑ４を含む第２の電流制御手段の電流の変化に応じてベ−ス電流が変化する場所であればどこに接続してもよい。
また、図１１においても破線２０で示すように第３のトランジスタＱ13のベースを第２のトランジスタＱ12のエミッタに接続する代りに、第１のトランジスタＱ11の第２の主端子としてのエミッタに接続することができる。
破線２０の接続の場合には、Ｑ1 とＱ3 から成る第１のダーリントントランジスタ回路、Ｑ2 とＱ4 から成る第２のダーリントントランジスタ回路又はＱ11とＱ12から成るグダ‐リントントランジスタ回路を１つのトランジスタにそれぞれ置き換えることができる。要するに、この場合には第３及び第４のトランジスタＱ3、Ｑ4又はＱ12を省くことができる。なお、出力段を非ダーリントン構成にする場合には、出力段トランジスタのベース又は制御素子を第１のバイアス回路５又は５ａ又は５ｂに接続する。
（８）  第１及び第２の抵抗Ｒ１、Ｒ２を省くことができる。
（９）  図７、図８、図９及び図１０の回路においても第３のバイアス回路７ｂを図５の第３のバイアス回路７ｄと同様な回路に変形することができる。
（１０）  図７、図８、図９、図１０及び図１１においても破線で示すようにダイオードＤを抵抗Ｒ3 又はＲ13に直列に接続することができる。
（１１）  トランジスタＱ1、Ｑ3及びＱ2、Ｑ4及びＱ11、Ｑ12の電流増幅手段を、２段よりも多いトランジスタから成る３段以上のダーリントン回路に構成することができる。この場合にはダーリントン回路の任意の段のエミッタをトランジスタＱ5又はＱ13のベースに接続する。
【図面の簡単な説明】
【図１】従来のＳＥＰＰ増幅回路を示す回路図である。
【図２】従来の別のＳＥＰＰ増幅回路を示す回路図である。
【図３】第１の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図４】第２の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図５】第３の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図６】第４の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図７】第５の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図８】第６の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図９】第７の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図１０】第８の実施形態のＳＥＰＰ増幅回路を示す回路図である。
【図１１】第９の実施形態のエミッタフォロワ増幅回路を示す回路図である。
【符号の説明】
Ｑ1 〜Ｑ6   第１〜第６のトランジスタ
Ｒ1 〜Ｒ4   第１〜第４の抵抗
５    第１のバイアス回路
６    第２のバイアス回路
７〜７ｆ  第３のバイアス回路
８    第４のバイアス回路
【図１】
0004078514.tif 000004
【図２】
0004078514.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004078514.tif 000013
【図１１】
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