(57)【特許請求の範囲】
【請求項１】
第１の基準電圧を発生する第１の基準電圧発生回路、
前記第１の基準電圧とレベルの異なる第２の基準電圧を発生する第２の基準電圧発生回路、
第１の電源ノードの電圧を一方動作電源電圧として動作し、前記第１の基準電圧発生回路の出力ノードの電圧と第１の内部電源線上の電圧とを比較する第１の比較回路、
前記第１の電源ノードと前記第１の内部電源線との間に結合され、前記第１の比較回路の出力信号に従って前記第１の電源ノードから前記第１の内部電源線へ電流を供給する第１の電流ドライブ素子、
前記第１の電源ノードと前記第１の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して、前記第１の基準電圧発生回路の出力ノードと前記第１の電源ノードとを電気的に結合する第１のスイッチング素子、
前記第２の基準電圧発生回路の出力ノードの電圧と前記第１の内部電源線とは別に設けられる第２の内部電源線上の電圧とを比較する第２の比較回路、
第２の電源ノードと前記第２の内部電源線との間に結合され、前記第２の比較回路の出力信号に従って前記第２の電源ノードから前記第２の内部電源線へ電流を供給する第２の電流ドライブ素子、
前記第２の電源ノードと前記第２の基準電圧発生回路の出力ノードとの間に結合され、前記ストレス加速モード指示信号の活性化に応答して前記第２の電源ノードと前記第２の基準電圧発生回路の出力ノードとを電気的に結合する第２のスイッチング素子を備え、
前記第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合され、かつ前記第１および第２の電源ノードが電源配線により相互接続され、
前記第２のスイッチング素子は、前記ストレス加速モード指示信号の活性化時、前記第１の電源ノード上の電圧を所定値降下させて前記第１の内部電源線へ伝達する手段を含む、半導体集積回路装置。
【請求項２】
第１の基準電圧を発生する第１の基準電圧発生回路、
前記第１の基準電圧とレベルの異なる第２の基準電圧を発生する第２の基準電圧発生回路、
第１の電源ノードの電圧を一方動作電源電圧として動作し、前記第１の基準電圧発生回路の出力ノードの電圧と第１の内部電源線上の電圧とを比較する第１の比較回路、
前記第１の電源ノードと前記第１の内部電源線との間に結合され、前記第１の比較回路の出力信号に従って前記第１の電源ノードから前記第１の内部電源線へ電流を供給する第１の電流ドライブ素子、
前記第１の電源ノードと前記第１の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して、前記第１の基準電圧発生回路の出力ノードと前記第１の電源ノードとを電気的に結合する第１のスイッチング素子、
前記第２の基準電圧発生回路の出力ノードの電圧と前記第１の内部電源線とは別に設けられる第２の内部電源線上の電圧とを比較する第２の比較回路、
第２の電源ノードと前記第２の内部電源線との間に結合され、前記第２の比較回路の出力信号に従って前記第２の電源ノードから前記第２の内部電源線へ電流を供給する第２の電流ドライブ素子、
前記第２の電源ノードと前記第２の基準電圧発生回路の出力ノードとの間に結合され、前記ストレス加速モード指示信号の活性化に応答して前記第２の電源ノードと前記第２の基準電圧発生回路の出力ノードとを電気的に結合する第２のスイッチング素子、および
前記第１の電源ノードと前記第２の電源ノードとの間に結合され、前記ストレス加速モード指示信号の活性化に応答して非導通状態となりかつ前記ストレス加速モード指示信号の非活性化に応答して導通状態となる第３のスイッチング素子を備える、半導体集積回路装置。
【請求項３】
行列状に配列される複数のメモリセルを有するメモリアレイと、
前記メモリアレイの各列に対応して設けられ、活性化時前記第１の内部電源線上の電圧を一方動作電源電圧として動作し対応の列上のメモリセルデータの検知および増幅を行なうセンスアンプと、
前記第２の内部電源線上の電圧を一方動作電源電圧として動作し、アドレス信号に従って前記メモリセルアレイのアドレス指定されたメモリセルを選択する選択手段をさらに含む、請求項１または２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、特に、外部電源電圧を内部で降圧して内部電源電圧を発生する内部降圧回路を備える半導体集積回路装置に関する。より特定的には、この発明は内部降圧回路を有する半導体集積回路装置の信頼性評価試験のための構成に関する。
【０００２】
【従来の技術】
半導体記憶装置の記憶容量の増大に伴って、その構成要素であるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）も微細化されてきている。このような微細化された素子の信頼性、高速動作および消費電力の低減などの観点から、動作電源電圧を低くするのが望ましい。しかしながら、このような半導体記憶装置を用いるシステムにおいては、プロセサ等の電源電圧および前世代の記憶装置との互換性などから、システム電源電圧はこのような半導体記憶装置の動作電源電圧よりも高い。このような、たとえばシステム電源電圧である外部電源電圧から半導体記憶装置の必要な電圧レベルである内部電源電圧を供給するために、半導体記憶装置内部で外部電源電圧を降下させてメモリ動作に必要な内部電源電圧を発生する回路は、電圧降下回路と呼ばれる。このような電圧降下回路を用いることにより、半導体記憶装置の消費電力を低減し、かつ装置の信頼性を保証する。
【０００３】
図２０は、従来の半導体集積回路装置の全体の構成を概略的に示す図である。図２０において、半導体集積回路装置として、半導体記憶装置９００が一例として示される。この半導体記憶装置９００は、外部電源端子９０１を介して外部電源線９０２上に与えられたたとえばシステム電源電圧である外部電源電圧ｅｘｔＶｃｃを所定の電圧レベルに降圧して内部電源線９０４上に内部電源電圧ｉｎｔＶｃｃを生成する電圧降下回路９０５と、内部電源線９０４上の内部電源電圧ｉｎｔＶｃｃと接地端子９０６を介して接地線９０７へ与えられる接地電圧Ｖｓｓを両動作電源電圧として動作するメモリ回路９０８を含む。このメモリ回路９０８は、各々が情報を記憶する複数のメモリセルおよび、このメモリセルへのアクセスを行なう周辺回路を含む。
【０００４】
この電圧降下回路９０５により、外部電源電圧ｅｘｔＶｃｃを降圧して内部電源電圧ｉｎｔＶｃｃを生成することにより、メモリ回路９０８を、安定にかつ低消費電力で動作させることができる。
【０００５】
図２１は、図２０に示す電圧降下回路９０５の構成を概略的に示す図である。図２１において、電圧降下回路９０５は、外部電源電圧ｅｘｔＶｃｃに対する依存性の小さな基準電圧Ｖｒｅｆを発生する基準電圧発生回路９０５ａと、外部電源線９０２上の電源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作し、基準電圧Ｖｒｅｆと内部電源線９０４上の内部電源電圧ｉｎｔＶｃｃとを比較する比較回路９０５ｂと、外部電源線９０２と内部電源線９０４の間に設けられ、この比較回路９０５ｂの出力信号に従って外部電源線９０２から内部電源線９０４へ電流を供給するｐチャネルＭＯＳトランジスタ９０５ｃを含む。比較回路９０５ｂは、差動増幅器で構成され、その正入力に内部電源電圧ｉｎｔＶｃｃを受け、負入力に基準電圧Ｖｒｅｆを受ける。
【０００６】
電圧降下回路９０５は、さらに、ストレス加速モード指示信号／ＳＴＲの活性化に応答して外部電源線９０２と基準電圧発生回路９０５ａの出力ノード９０５ａｂとを電気的に接続するｐチャネルＭＯＳトランジスタ９０５ｄを含む。このストレス加速モードについては後に説明する。
【０００７】
外部電源線９０２および内部電源線９０４には、それぞれ電圧を安定化するための安定化容量９０９ａおよび９０９ｂが設けられる。次に動作について簡単に説明する。
【０００８】
内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆよりも高い場合には、比較回路９０５ｂの出力信号はＨレベルであり、ｐチャネルＭＯＳトランジスタ９０５ｃは非導通状態にあり、外部電源線９０２から内部電源線９０４への電流経路は遮断される。
【０００９】
一方、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆよりも低い場合には、この比較回路９０５ｂの出力信号の電圧レベルが低下し、ｐチャネルＭＯＳトランジスタ９０５ｃのコンダクタンスが大きくなり、外部電源線９０２から内部電源線９０４へ電流が供給される。このｐチャネルＭＯＳトランジスタ９０５ｃのコンダクタンスは、内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖｒｅｆの差が大きくなるほど大きくなる。したがって、この内部電源電圧ｉｎｔＶｃｃの低下に従って、外部電源線９０２から内部電源線９０４へ電流が供給され、低下した内部電源電圧ｉｎｔＶｃｃが高速で所定の電圧レベルに復帰する。
【００１０】
したがって、この内部電源線９０４上の内部電源電圧ｉｎｔＶｃｃは、ほぼ基準電圧Ｖｒｅｆの電圧レベルに保持される。この基準電圧Ｖｒｅｆは、ストレス加速モード指示信号／ＳＴＲがＨレベルの非活性状態にあり、ｐチャネルＭＯＳトランジスタ９０５ｄが非導通状態のときには、外部電源電圧ｅｘｔＶｃｃに依存しない一定の電圧レベルである。すなわち、この比較回路９０５ｂおよびｐチャネルＭＯＳトランジスタ９０５ｃのフィードバックループにより、内部電源電圧ｉｎｔＶｃｃも一定の電圧レベルに保持される。
【００１１】
次に、このストレス加速モード指示信号／ＳＴＲがＬレベルの活性状態とされる動作モードについて説明する。このストレス加速モード指示信号は、たとえばバーンインテストのときに活性化される。バーンインテストは、半導体集積回路装置の信頼性評価のために実行される。一般に、半導体装置の故障は、３つの期間、すなわち時間の経過につれて初期故障期間、偶発故障期間、および摩耗故障期間に大別される。初期故障は、装置の使用直後に発生する故障であり、半導体装置作製時に存在した欠陥が顕在化したものである。この初期故障の割合は時間とともに急速に減少していく。その後は、低い故障率がある一定期間長く続く偶発故障期間となる。この半導体装置は、耐用寿命に近づくと、摩耗故障期間となり、急激に故障率が増大する。半導体装置は、偶発故障期間内で使用することが望ましく、この期間が耐用期間となる。
【００１２】
したがって、半導体集積回路装置の信頼性を高くするためには、偶発故障が低い一定の故障率で発生しかつこの偶発故障期間が長く続くことが要求される。一方において、初期故障を予め除去するために、半導体装置に一定時間の加速動作エイジングを行ない、初期故障を生じさせる欠陥を顕在化させ、このような初期故障原因を有する不良品を除去するスクリーニングを行なう必要がある。このスクリーニングを短期間で効果的に行なうために、スクリーニングにより半導体装置の初期故障率が時間に対して急速に減少し、早く偶発故障期間に入ることが望ましい。現在、このようなスクリーニングの手法の１つとして、一般に、ストレス加速試験としての高温動作試験（バーンイン試験）を行なっている。バーンイン試験は、高温環境下で数１０時間から数日の間連続的に半導体装置を動作させる試験であり、製品となる半導体装置を用いてその内部に含まれるＭＯＳトランジスタのゲート絶縁膜および半導体記憶装置の場合のメモリセルキャパシタの誘電体膜の信頼性を直接評価することができまたアルミニウム配線のマイグレーション（エレクトロマイグレーションおよびストレスマイグレーション）を始めあらゆる不良要因を高温かつ高電界のストレス（高温／高電圧動作条件）を印加して顕在化させる試験である。特に、温度加速中に半導体装置を動作させて、加速性を高めると効果的となる。
【００１３】
このスクリーニングを行なうために、図２１に示すように、ストレス加速モード指示信号／ＳＴＲをこのストレス加速試験時に活性状態としてｐチャネルＭＯＳトランジスタ９０５ｄを導通させ、基準電圧Ｖｒｅｆを外部電源電圧ｅｘｔＶｃｃレベルに設定する。この状態においては、比較回路９０５ｂおよびｐチャネルＭＯＳトランジスタ９０５ｃにより、内部電源電圧ｉｎｔＶｃｃは、外部電源電圧ｅｘｔＶｃｃレベルとなり、半導体集積回路装置内部のメモリ回路へ外部電源電圧ｅｘｔＶｃｃを与えることができる。この外部電源電圧ｅｘｔＶｃｃの電圧レベルを高くすることにより、電圧加速を行ない、効果的にスクリーニングテストを行なうことができる。
【００１４】
【発明が解決しようとする課題】
図２２は、図２０に示すメモリ回路９０８の構成を概略的に示す図である。図２２において、メモリ回路９０８は、行列状に配列される複数のメモリセルを有するメモリセルアレイ９０８ａと、アドレスバッファ（図示せず）から与えられる内部行アドレス信号をデコードし、メモリセルアレイ９０８ａのアドレス指定された行を選択状態へ駆動する行デコーダ９０８ｂと、同様、図示しないアドレスバッファからの内部列アドレス信号をデコードし、メモリセルアレイ９０８ａの列を指定する列選択信号を発生する列デコーダ９０８ｃと、メモリセルアレイ９０８ａの各列に対応して設けられ、活性化時対応の列上に読出されたメモリセルデータの検知および増幅を行なうセンスアンプ９０８ｄを含む。メモリセルアレイ９０８ａにおいては、各行に対応してワード線が配置されており、これらのワード線には対応の行のメモリセルが接続される。行デコーダ９０８ｂは、アドレス指定された行に対応して配置されたワード線を選択状態へ駆動する。また、メモリセルアレイ９０８ａにおいては、メモリセルの列それぞれに対してビット線対が配置されており、このビット線対に対応の列のメモリセルが接続される。列デコーダ９０８ｃは、このアドレス指定された列に対応して配置されたビット線対を選択する信号を発生する。センスアンプ９０８ｄは、各ビット線対に対応して設けられ、このビット線対上に読出されたメモリセルデータを差動的に増幅するセンスアンプ回路を含む。
【００１５】
このメモリ回路は、さらに、外部から与えられるロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥに従って、各種内部動作に必要な内部制御信号を発生する周辺制御回路９０８ｅを含む。ロウアドレスストローブ信号／ＲＡＳは、メモリサイクルの開始を示す信号であり、このロウアドレスストローブ信号／ＲＡＳの活性化（Ｌレベル）に応答してロウデコード動作が開始される。コラムアドレスストローブ信号／ＣＡＳは、列選択動作開始を指定し、このコラムアドレスストローブ信号／ＣＡＳの活性化（Ｌレベル）に従って図示しないアドレスバッファが内部列アドレス信号を発生して列デコーダ９０８ｃへ与える。ライトイネーブル信号／ＷＥは、データ書込動作を示す信号であり、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともにＬレベルの活性状態となると、内部で選択メモリセルへのデータ書込が実行される。
【００１６】
図２３は、図２０に示すメモリセルアレイの１列に関連する部分の構成を概略的に示す図である。図２３においては、ビット線ＢＬとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。ワード線ＷＬには、１行のメモリセルが接続され、ビット線対ＢＬおよび／ＢＬに１列のメモリセルが接続される。メモリセルＭＣは、情報を記憶するキャパシタＭＱと、ワード線ＷＬ上の信号電位に応答してメモリキャパシタＭＱをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。
【００１７】
センスアンプ９０８ｄに含まれるセンスアンプ回路は、ゲートとドレインが交差結合されるｐチャネルＭＯＳトランジスタＰ１およびＰ２と、ゲートおよびドレインが交差結合されるｎチャネルＭＯＳトランジスタＮ１およびＮ２を含む。すなわち、ｐチャネルＭＯＳトランジスタＰ１は、そのドレインがビット線ＢＬに接続され、そのゲートがビット線／ＢＬに接続される。ｐチャネルＭＯＳトランジスタＰ２は、そのドレインがビット線／ＢＬに接続され、かつゲートがビット線ＢＬに接続される。ｐチャネルＭＯＳトランジスタＰ１およびＰ２のソースはともに、センスアンプ活性化信号φＳＰの活性化（Ｌレベル）に応答して導通するｐチャネルＭＯＳトランジスタＰ３を介して内部電源線９０４ａに結合される。
【００１８】
ｎチャネルＭＯＳトランジスタＮ１はそのドレインがビット線ＢＬに接続されかつそのゲートがビット線／ＢＬに接続される。ｎチャネルＭＯＳトランジスタＮ２は、そのドレインがビット線／ＢＬに接続され、かつそのゲートがビット線ＢＬに接続される。これらのｎチャネルＭＯＳトランジスタＮ１およびＮ２のソースは、センスアンプ活性化信号φＳＮの活性化時（Ｈレベル）導通するｎチャネルＭＯＳトランジスタＮ３を介して接地線９０７ａに結合される。
【００１９】
ビット線ＢＬおよび／ＢＬに対し、さらに、ビット線イコライズ指示信号φＥＱに応答してビット線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭＯＳトランジスタＮ４と、このビット線イコライズ指示信号φＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬへ所定の中間電圧レベルのプリチャージ電圧Ｖｂｌを伝達するｎチャネルＭＯＳトランジスタＮ５およびＮ６を含む。このビット線イコライズ指示信号φＥＱは、半導体集積回路装置としての半導体記憶装置（以下、単に半導体記憶装置と称す）がスタンバイ状態（ロウアドレスストローブ信号／ＲＡＳがＨレベルの非活性状態）のとき、活性状態のＨレベルとなる。
【００２０】
アクティブサイクル時（信号／ＲＡＳがＬレベル）においては、ビット線イコライズ指示信号φＥＱがＬレベルとなり、ビット線ＢＬおよび／ＢＬが所定のプリチャージ電圧Ｖｂｌの電圧レベルでフローティング状態となる。この状態において、ワード線ＷＬが選択され、メモリセルＭＣの記憶データがビット線ＢＬに伝達される。次いで、センスアンプ活性化信号φＳＰおよびφＳＮが活性化され、ｐチャネルＭＯＳトランジスタＰ１およびＰ２が、ビット線ＢＬおよび／ＢＬの高電位のビット線を内部電源線９０４ａ上の内部電源電圧ｉｎｔＶｃｃレベルまでプルアップし、一方ｎチャネルＭＯＳトランジスタＮ１およびＮ２が、このビット線ＢＬおよび／ＢＬの低電位のビット線を接地電圧ＧＮＤレベルまで放電する。
【００２１】
このセンス動作時においては、メモリセルアレイ９０８ａの選択ワード線ＷＬに接続される１行のメモリセルのセンス動作が行なわれる。したがって、同時に数多くのセンスアンプ回路が動作して各ビット線対の充放電が行なわれる。したがって、センスアンプ９０８ｄのセンス動作時における消費電流は大きく、他の周辺制御回路９０８ｅ、行デコーダ９０８ｂおよび列デコーダ９０８ｃに比べて大きな電流消費源となる。
【００２２】
この半導体記憶装置の消費電力を低減するために、電圧降下回路９０５から発生される内部電源電圧ｉｎｔＶｃｃの電圧レベルを小さくする。これにより、ビット線対の電圧振幅が小さくなり、応じて消費電流が小さくなり、低消費電力化を図ることができる。しかしながら、電圧降下回路９０５は、内部電源線９０４上に１種類の内部電源電圧ｉｎｔＶｃｃを発生しているだけである。したがって周辺回路としての周辺制御回路９０８ｅ、行デコーダ９０８ｂおよび列デコーダ９０８ｃへも、この低い内部電源電圧ｉｎｔＶｃｃが伝達される。ＭＯＳトランジスタは、そのゲート電圧により動作速度が規定される（ＭＯＳトランジスタのドレイン電流は、ゲート電圧の二乗関数で与えられる（飽和領域で動作するとき））。したがって、この場合には、高速動作する半導体記憶装置を実現することができなくなる。
【００２３】
一方、高速動作を実現するために、内部電源電圧ｉｎｔＶｃｃの電圧レベルを高くして行デコーダ９０８ｂ、列デコーダ９０８ｃおよび周辺制御回路９０８ｅ等へ与えることを考える。しかしながら、この場合においても、高くされた内部電源電圧ｉｎｔＶｃｃがメモリセルアレイの各列に対応して設けられたセンスアンプ９０８ｄへ与えられ、各ビット線の電圧振幅が大きくなり、消費電流を低減することができなくなる。
【００２４】
したがって、従来の半導体記憶装置においては、１種類の内部電源電圧を発生する電圧降下回路しか設けられておらず、高速動作および低消費電力をともに実現することは困難となるという問題が生じる。
【００２５】
それゆえ、この発明の目的は、高速動作および低消費電力をともに実現することのできる半導体集積回路装置を提供することである。
【００２６】
この発明の他の目的は、高速動作および低消費電力をともに実現することができるとともに、有効な信頼性評価試験を行なうことのできる半導体集積回路装置を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、第１の基準電圧を発生する第１の基準電圧発生回路と、第１の基準電圧とレベルの異なる第２の基準電圧を発生する第２の基準電圧発生回路と、第１の電源ノードの電圧を一方動作電源電圧として動作し、この第１の基準電圧発生回路の出力ノードの電圧と第１の内部電源線上の電圧とを比較する第１の比較回路と、第１の電源ノードと第２の内部電源線との間に結合され、第１の比較回路の出力信号に従って第１の電源ノードから第１の内部電源線へ電流を供給する第１の電流ドライブ素子と、第１の電源ノードと第１の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して、第１の基準電圧発生回路の出力ノードと第１の電源ノードとを電気的に結合する第１のスイッチング素子と、第２の基準電圧発生回路の出力ノードの電圧と第１の内部電源線と別に設けられる第２の内部電源線上の電圧とを比較する第２の比較回路と、第２の電源ノードと第２の内部電源線との間に結合され、第２の比較回路の出力信号に従って第２の電源ノードから第２の内部電源線へ電流を供給する第２の電流ドライブ素子と、第２の電源ノードと第２の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して第２の電源ノードと第２の基準電圧発生回路の出力ノードとを電気的に結合する第２のスイッチング素子を備える。
【００２８】
請求項１に係る半導体集積回路装置は、さらに、第１および第２の電源ノードは、各々が外部電源電圧を受けかつ別々に設けられる外部電源端子にそれぞれ結合され、第１および第２の電源ノードは電源配線により相互接続される。また、第２のスイッチング素子が、ストレス加速モード指示信号の活性化時、第１の電源ノード上の電圧を所定値降下させて第１の内部電源線へ伝達する手段を含む。
【００３０】
請求項２に係る半導体集積回路装置は、第１の基準電圧を発生する第１の基準電圧発生回路と、第１の基準電圧とレベルの異なる第２の基準電圧を発生する第２の基準電圧発生回路と、第１の電源ノードの電圧を一方動作電源電圧として動作し、この第１の基準電圧発生回路の出力ノードの電圧と第１の内部電源線上の電圧とを比較する第１の比較回路と、第１の電源ノードと第２の内部電源線との間に結合され、第１の比較回路の出力信号に従って第１の電源ノードから第１の内部電源線へ電流を供給する第１の電流ドライブ素子と、第１の電源ノードと第１の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して、第１の基準電圧発生回路の出力ノードと第１の電源ノードとを電気的に結合する第１のスイッチング素子と、第２の基準電圧発生回路の出力ノードの電圧と第１の内部電源線と別に設けられる第２の内部電源線上の電圧とを比較する第２の比較回路と、第２の電源ノードと第２の内部電源線との間に結合され、第２の比較回路の出力信号に従って第２の電源ノードから第２の内部電源線へ電流を供給する第２の電流ドライブ素子と、第２の電源ノードと第２の基準電圧発生回路の出力ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して第２の電源ノードと第２の基準電圧発生回路の出力ノードとを電気的に結合する第２のスイッチング素子と、第１の電源ノードと第２の電源ノードとの間に結合され、ストレス加速モード指示信号の活性化に応答して導通状態となりかつストレス加速モード指示信号の非活性化に応答して導通状態となる第３のスイッチング素子を備える。
【００３２】
請求項３に係る半導体集積回路装置は、請求項１または２の構成に加えて、行列状に配列される複数のメモリセルを有するメモリアレイと、メモリアレイの各列に対応して設けられ、活性化時第１の内部電源線上の電圧を一方動作電源電圧として動作し、対応の列上のメモリセルデータの検知および増幅を行なうセンスアンプと、第２の内部電源線上の電圧を一方動作電源電圧として動作し、アドレス信号に従ってメモリセルアレイのアドレス指定されたメモリセルを選択する選択手段をさらに含む。
【００３４】
複数の電圧レベルの異なる基準電圧それぞれに従って内部電源電圧を生成することにより、半導体集積回路装置内において、低消費電力性が重視される内部回路部および高速動作性が要求される回路部へそれぞれ最適な内部電源電圧を与えることができ、高速動作および低消費電流の半導体集積回路装置を実現することができる。
【００３５】
また、ストレス加速モード時、基準電圧出力ノードを外部電源電圧供給ノードに結合することにより、基準電圧を外部から調整することができ、この電圧降下回路を外部電源電圧に従って動作させることができ、この内部電源電圧を発生する回路、すなわち電圧降下回路のストレス加速テストを行なうことができ、確実に、この半導体集積回路装置の信頼性評価を行なうことができる。
【００３６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置１は、行列状に配列される複数のメモリセルを有するメモリセルアレイ２と、アドレス入力端子３に与えられたアドレス信号を受け、内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡを発生するアドレスバッファ４と、アドレスバッファ４から与えられる内部行アドレス信号ＲＡをデコードし、メモリセルアレイ２のアドレス指定された行を選択状態へ駆動する行デコーダ５と、アドレスバッファ４から与えられる内部アドレス信号ＣＡをデコードし、メモリセルアレイ２のアドレス指定された列を選択するための列選択信号を発生する列デコーダ６と、メモリセルアレイ２の各列に対応して設けられ、活性化時対応の列のメモリセルのデータの検知、増幅およびラッチを行なうセンスアンプ７と、メモリセルアレイ２の選択されたメモリセルと内部データバス８の間でデータの入出力を行なう入出力回路９とを含む。メモリセルアレイ２においては、先の図２３に示す構成と同様、各行に対応してワード線が配置され、各ワード線に対応の行のメモリセルが接続される。メモリセルアレイ２の各列には、ビット線対が設けられ、各ビット線対には対応の列のメモリセルが接続される。
【００３７】
行デコーダ５は、このアドレス指定された行に対応するワード線を選択状態へ駆動する。この行デコーダ５と選択状態へ駆動されるべきワード線の間には後に説明する内部電源電圧より高い昇圧電圧を伝達するワード線ドライブ回路が設けられる。列デコーダ６は、このメモリセルアレイ２のアドレス指定された列に対応して設けられたビット線対を選択する列選択信号を発生する。
【００３８】
センスアンプ７は、図２３に示す構成と同様、交差結合されたｐチャネルＭＯＳトランジスタ対および交差結合されたｎチャネルＭＯＳトランジスタ対を含む。
【００３９】
入出力回路９は、データ読出時、メモリセルアレイ２の選択されたメモリセルのデータを増幅して内部データ入出力バス８へ伝達するプリアンプと、データ書込時活性化され、内部データバス８上に伝達されたデータを増幅して選択メモリセルへ伝達する書込ドライバを含む。
【００４０】
半導体記憶装置１は、さらに、データ入出力端子１０ａ〜１０ｄに与えられた外部書込データＤＱ１〜ＤＱ４を増幅して内部データバス８へ伝達する入力バッファ１１と、データ読出動作モード時、この内部データバス８上に伝達された内部読出データを増幅して外部データ入出力端子１０ａ〜１０ｄへ出力する出力バッファ１２と、制御信号入力端子１３ａに与えられるコラムアドレスストローブ信号／ＣＡＳと制御信号入力端子１３ｂに与えられるロウアドレスストローブ信号／ＲＡＳに従って各種動作に必要な内部制御信号を発生するクロック発生回路１４と、このクロック発生回路１４からの内部制御信号と制御信号入力端子１３ｃに与えられるライトイネーブル信号／Ｗとを受けて、書込／読出制御信号を発生するゲート回路１５を含む。
【００４１】
クロック発生回路１４は、アドレスバッファのアドレス取込タイミング、行デコーダ５のデコードタイミング、列デコーダ６のデコードタイミングおよび出力バッファ１２の活性／非活性を決定するための内部制御信号を発生し、かつセンスアンプ７の活性化タイミングおよび入出力回路９の活性化タイミングを規定する内部制御信号を発生する。
【００４２】
ゲート回路１５は、その一方入力に、クロック発生回路１４からコラムアドレスストローブ信号／ＣＡＳおよびロウアドレスストローブ信号／ＲＡＳがともに活性状態のときにＨレベルとなる信号を受ける。このゲート回路１５は、ライトイネーブル信号／ＷがＬレベルの活性状態とされると、入力バッファ１１を活性化し、かつ出力バッファ１２の内部データ読出動作を停止させる。出力バッファ１２は、このライトイネーブル信号／Ｗが非活性状態にあり読出動作モードを示すとき作動状態とされる。この出力バッファ１２は、また端子１６を介して出力イネーブル信号／ＯＥを受ける。この出力イネーブル信号／ＯＥは出力バッファ１２の出力インピーダンスを決定する。出力バッファ１２は、コラムアドレスストローブ信号／ＣＡＳおよび出力イネーブル信号／ＯＥがともに活性状態のＬレベルのときに出力低インピーダンス状態となり、内部データバス８上に与えられたデータを増幅してデータ入出力端子１０ａ〜１０ｄに読出データＤＱ１〜ＤＱ４を出力する。ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがともにＬレベルのときに、この出力イネーブル信号／ＯＥがＬレベルの活性状態とされると出力低インピーダンス状態とされてデータ出力動作を行なう。出力バッファ１２は、低インピーダンス状態とされると、次に出力イネーブル信号／ＯＥまたはコラムアドレスストローブ信号／ＣＡＳが非活性状態のＨレベルとなるまで低インピーダンス状態を維持する。
【００４３】
またゲート回路１５は、データ書込動作時において、この出力イネーブル信号／ＯＥが活性状態の状態にあっても出力バッファ１２を出力ハイインピーダンス状態に設定する機能を備える。
【００４４】
この半導体記憶装置１は、さらに、電源端子２０ａおよび２０ｐそれぞれに与えられる外部電源電圧ｅｘｔＶｃｃと外部接地端子２１ａおよび２１ｐそれぞれに与えられる接地電圧Ｖｓｓとを受けて動作し、互いに電圧レベルの異なる内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡを発生する内部電源電圧発生回路２２を含む。内部電源電圧ｉｎｔＶｃｃＡは、メモリセルアレイ２、センスアンプ７および入出力回路９へ与えられる。一方、内部電源電圧ｉｎｔＶｃｃＰは、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１１、出力バッファ１２およびクロック発生回路１４およびゲート回路１５などの周辺回路へ与えられる。アレイ用の電源電圧ｉｎｔＶｃｃＡは、低消費電力を実現するためにその電圧レベルが低くされ、一方、周辺回路のための内部電源電圧ｉｎｔＶｃｃＰは、高速動作実現のためにその電圧レベルが高くされる。
【００４５】
メモリセルアレイ２に対し、内部電源電圧ｉｎｔＶｃｃＡを与えるのは、センスアンプ形成領域におけるｐチャネルＭＯＳトランジスタが形成されるＮウェルにバイアス電圧を印加するためである。また、このアレイ用内部電源電圧ｉｎｔＶｃｃＡから、メモリセルキャパシタへ与えられるセルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧Ｖｂｌが生成されて、メモリセルアレイへ与えられる。センスアンプ７は、このアレイ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電圧として動作する。
【００４６】
図２は、図１に示す半導体記憶装置の１ビットのメモリセルに関連する部分の構成を概略的に示す図である。図２において、アドレスバッファ４は、周辺用内部電源電圧ｉｎｔＶｃｃＰと接地電圧Ｖｓｓを動作電源電圧として動作し、外部から与えられるアドレス信号ビットＡｉを受けて、相補な内部アドレス信号ビットＡｉおよび／Ａｉを発生するバッファ回路４ａを含む。このアドレスバッファ４ａからの相補アドレス信号ビットが、行デコーダ５および列デコーダ６へ与えられる。行デコーダ５は、周辺内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作し、アドレスバッファ４から与えられる所定の組合せのアドレス信号ビットを受けるＮＡＮＤ回路５ａと、周辺用内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作し、ＮＡＮＤ回路５ａの出力信号を反転して、ワード線ＷＬへ伝達するインバータ回路５ｂを含む。この行デコーダ５とワード線ＷＬの間に、インバータ回路５ｂの出力信号に従って、図示しない回路から発生されるワード線駆動信号をワード線ＷＬ上に伝達するワード線ドライブ回路が設けられる。このワード線駆動信号はアレイ用内部電源電圧ｉｎｔＶｃｃＡに基づいて生成される昇圧電圧Ｖｐｐレベルである。
【００４７】
ワード線ＷＬとビット線ＢＬの交差部に対応してメモリセルＭＣが配置される。このメモリセルＭＣは、情報を記憶するメモリキャパシタＭＱと、ワード線ＷＬ上の電位に応答してこのキャパシタＭＱをビット線ＢＬに接続するアクセストランジスタＭＴを含む。メモリセルキャパシタＭＱのセルプレート電極へは、アレイ用内部電源電圧ｉｎｔＶｃｃＡの１／２のレベルの中間電圧が印加される。
【００４８】
このビット線ＢＬおよび／ＢＬに対し、センスアンプ回路７ａが設けられる。このセンスアンプ回路７ａは、図１に示すセンスアンプ７に含まれる。センスアンプ回路７ａは、センスアンプ活性化信号φＳＰおよびφＳＮに応答して活性化され、内部電源線２５および接地線２６上に与えられるアレイ用内部電源電圧ｉｎｔＶｃｃＡおよび接地電圧Ｖｓｓを両動作電源電圧として動作して、ビット線ＢＬおよび／ＢＬの電位を差動的に増幅する。このビット線ＢＬおよび／ＢＬには、ビット線ＢＬおよび／ＢＬの電位を所定の中間電圧レベル（アレイ用内部電源電圧ｉｎｔＶｃｃＡの１／２）にイコライズするためのビット線イコライズ回路が設けられているが、図２においては示していない。
【００４９】
センスアンプ活性化信号φＳＰおよびφＳＮは、クロック発生回路１４に含まれるセンス制御回路１４ａから出力される。このセンス制御回路１４ａは、周辺用内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作し、ロウアドレスストローブ信号／ＲＡＳに従って所定のタイミングでセンスアンプ活性化信号φＳＰおよびφＳＮを出力する。このセンス制御回路１４ａは、センスアンプ活性化信号φＳＰおよびφＳＮを、アレイ用内部電源電圧ｉｎｔＶｃｃＡの電源電圧レベルに変換するレベル変換回路を備えていてもよい。
【００５０】
列デコーダ６は、周辺用内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作し、アドレスバッファ４からの内部列アドレス信号ビットの所定の組合せを受けるＮＡＮＤ回路６ａと、内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作し、ＮＡＮＤ回路６ａの出力信号を反転するインバータ回路６ｂを含む。このインバータ回路６ｂの出力信号は、ビット線ＢＬおよび／ＢＬに設けられた列選択ゲート２７へ与えられる。列選択ゲート２７は、このインバータ回路６ｂの出力信号（列選択信号）がＨレベルのときに導通し、ビット線ＢＬおよび／ＢＬを内部データ線対２８へ接続する。この列デコーダ６においても、インバータ回路６ｂは、アレイ用内部電源電圧ｉｎｔＶｃｃＡの電圧レベルの列選択信号を発生するレベル変換回路を備えていてもよい。
【００５１】
入出力回路９は、アレイ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電圧として動作し、内部データ線対２８上のデータを増幅するプリアンプ９ａと、アレイ用内部電源電圧ｉｎｔＶｃｃＡを一方動作電源電圧として動作し、内部データ線対２８上に相補な内部書込データを伝達する書込ドライバ９ａを含む。
【００５２】
このプリアンプ９ａの出力信号は内部読出線８ａを介して出力バッファ回路１２ａへ与えられる。書込ドライバ９ｂは、内部書込データ線８ｂを介して入力バッファ回路１１ａから内部書込データを受ける。出力バッファ回路１２ａおよび入力バッファ回路１１ａは、周辺内部電源電圧ｉｎｔＶｃｃＰを一方動作電源電圧として動作する。この出力バッファ回路１２ａは、外部端子１０に接続する最終段は、外部電源電圧ｅｘｔＶｃｃに従って動作してもよい。入力バッファ回路１１ａは、このデータ入出力端子１０に結合される入力初段が、外部電源電圧ｅｘｔＶｃｃに従って動作するように構成されてもよい。
【００５３】
図１および図２に示すように、周辺回路の一方動作電源電圧を周辺用内部電源電圧ｉｎｔＶｃｃＰとし、アレイ内部に与えられる電源電圧をこれより低い内部電源電圧ｉｎｔＶｃｃＡとする。ビット線ＢＬおよび／ＢＬの電圧は、アレイ用内部電源電圧ｉｎｔＶｃｃＡと接地電圧Ｖｓｓの間で変化し、その電圧振幅は小さく、充放電電流が小さくなり、応じて消費電流が低減される。
【００５４】
一方、周辺回路に対する電源電圧ｉｎｔＶｃｃＰは、このアレイ用内部電源電圧ｉｎｔＶｃｃＡよりも高い電圧レベルに設定することにより、周辺回路の各回路を構成するＭＯＳトランジスタのゲート電圧レベルが上昇し、各内部出力ノードを高速で充放電することができ、高速動作が実現される。
【００５５】
図３は、図１に示す内部電源電圧発生回路２２の構成を概略的に示す図である。図３において、内部電源電圧発生回路２２は、外部電源端子２０ｐに接続される電源パッド３０ｐ上の外部電源電圧ｅｘｔＶｃｃと基準電圧ＶｒｅｆＰとから周辺用内部電源電圧ｉｎｔＶｃｃＰを発生する周辺用電圧降下回路２２ｐと、外部電源端子２０ａに接続されるパッド３０ａ上の外部電源電圧ｅｘｔＶｃｃと基準電圧ＶｒｅｆＡとに従ってアレイ用内部電源電圧ｉｎｔＶｃｃＡを発生するアレイ用電圧降下回路２２ａを含む。
【００５６】
周辺用電圧降下回路２２ｐは、電源パッド３０ｐ上の外部電源電圧ｉｎｔＶｃｃから電流を供給され、この外部電源電圧ｅｘｔＶｃｃに対する依存性の極めて小さな基準電圧ＶｒｅｆＰを発生する基準電圧発生回路３４ｐと、基準電圧発生回路３４ｐの出力ノード３５ｐ上の基準電圧ＶｒｅｆＰと周辺用内部電源線３７ｐ上の内部電源電圧ｉｎｔＶｃｃＰを差動的に増幅する差動増幅器で構成される比較回路３６ｐと、外部電源ノード３０ｐと内部電源線３７ｐの間に結合され、比較回路３６ｐの出力信号に従って電源パッドに接続される外部電源線３２から電流を内部電源線３７ｐへ供給するｐチャネルＭＯＳトランジスタ３８ｐを含む。ここで、外部電源線３２は、外部電源パッド３０ｐおよび３０ａを相互接続する。
【００５７】
周辺用電圧降下回路２２ｐは、さらに、ストレス加速モード指示信号／ＳＴＲの活性化時導通し、外部電源線３２と基準電圧発生回路３４ｐの出力ノードとを電気的に接続するｐチャネルＭＯＳトランジスタ３９ｐを含む。パッド３０ｐに隣接して外部電源線３２に対し安定化容量４０ｐが設けられる。
【００５８】
アレイ用電圧降下回路２２ａは、電源パッド３０ａからの外部電源電圧ｅｘｔＶｃｃを受け、この外部電源電圧ｅｘｔＶｃｃに対する依存性の極めて小さな基準電圧ＶｒｅｆＡを発生する基準電圧発生回路３４ａと、基準電圧Ｖｒｅｆと内部電源線３７ａ上の内部電源電圧ｉｎｔＶｃｃＡとを差動的に増幅する差動増幅器で構成される比較回路３６ａと、外部電源線３２と内部電源線３７ａの間に結合され、比較回路３６ａの出力信号に従って外部電源線３２から内部電源線３７ａへ電流を供給するｐチャネルＭＯＳトランジスタ３８ａを含む。比較回路３６ａは、この外部電源線３２上の外部電源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作する。これは比較回路３６ｐも同様である。
【００５９】
アレイ用電圧降下回路２２ａは、さらに、ストレス加速モード指示信号／ＳＴＲの活性化時導通し、外部電源線３２と基準電圧発生回路３４ａの出力ノード３５ａとを電気的に接続するｐチャネルＭＯＳトランジスタ３９ａを含む。電源パッド３０ａに隣接して、外部電源線３２に対する安定化容量４０ａが設けられる。
【００６０】
内部電源線３７ｐおよび３７ａは別々に設けられ、それぞれ周辺回路およびアレイ系回路へ動作電源電圧を供給する。
【００６１】
周辺用の基準電圧ＶｒｅｆＰは、アレイ用の基準電圧ＶｒｅｆＡよりも高い電圧レベルである。ＭＯＳトランジスタ３９ｐが非導通状態のとき（ストレス加速モード以外のとき）、比較回路３６ｐおよびｐチャネルＭＯＳトランジスタ３８ｐにより、内部電源線３７ｐ上の周辺用内部電源電圧ｉｎｔＶｃｃＰは、基準電圧ＶｒｅｆＰの電圧レベルに保持される。同様、ＭＯＳトランジスタ３９ａが非導通状態のとき、内部電源線３７ａ上のアレイ用内部電源電圧ｉｎｔＶｃｃＡは、基準電圧発生回路３４ａからの発生される基準電圧ＶｒｅｆＡの電圧レベルに、比較回路３６ａおよびｐチャネルＭＯＳトランジスタ３８ａのフィードバックループにより保持される。
【００６２】
バーンインモードなどのストレス加速モード時においては、ストレス加速モード指示信号／ＳＴＲがＬレベルの活性状態となり、ＭＯＳトランジスタ３９ａおよび３９ｐが導通し、基準電圧ＶｒｅｆＰおよびＶｒｅｆＡは、外部電源線３２上の外部電源電圧ｅｘｔＶｃｃの電圧レベルとなる。この状態においては、比較回路３６ｐおよび３６ａは、外部電源電圧ｅｘｔＶｃｃと内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡを差動増幅する。したがって内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡは、外部電源電圧ｅｘｔＶｃｃに従って変化する。内部電源線３７ｐは、周辺回路に対する一方動作電源電圧を与え、内部電源線３７ａは、センスアンプおよび入出力回路に対する一方動作電源電圧を供給する。したがって、ストレス加速モード時において、これらの各回路に対する動作電源電圧を外部電源電圧ｅｘｔＶｃｃに従って変化させ、電圧ストレスを加速することができる。
【００６３】
また、この基準電圧発生回路３４ｐおよび３４ａの出力ノード３５ｐおよび３５ａをそれぞれ、外部電源線３２に接続することにより、比較回路３６ｐおよび３６ａの各構成要素に対しても、電圧ストレスが加速され、これらの電圧降下回路における比較回路（３６ｐ，３６ａ，３８ｐ，３８ａ）に対するストレス加速を行なうことができ、電圧降下回路の信頼性評価を確実に行なうことができる。
【００６４】
図４は、図３に示す比較回路３６ｐおよび３６ａの構成の一例を示す図である。図４に示すように、比較回路３６（３６ｐ，３６ａ）は、基準電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃを比較する比較段を構成するｎチャネルＭＯＳトランジスタＱ１およびＱ２と、これらのＭＯＳトランジスタＱ１およびＱ２へ外部電源線３２から電流を供給するカレントミラー段を構成するｐチャネルＭＯＳトランジスタＱ３およびＱ４を含む。ＭＯＳトランジスタＱ１およびＱ３の接続ノードが電流ドライブ用ｐチャネルＭＯＳトランジスタ３８のゲートに接続される。ストレス加速モード時においては、基準電圧Ｖｒｅｆが外部電源電圧ｅｘｔＶｃｃの電圧レベルに設定される。この状態において、内部電源電圧ｉｎｔＶｃｃが外部電源電圧ｅｘｔＶｃｃレベルに変化する。したがって、この比較回路３６は、ＭＯＳトランジスタＱ１およびＱ２のゲートに、外部電源電圧ｅｘｔＶｃｃが印加され、応じてその内部ノードが外部電源電圧ｅｘｔＶｃｃのレベルに変化し、比較回路３６の各トランジスタに対する電圧ストレスを加速することができ、比較回路の信頼性評価を行なうことができる。
【００６５】
また、基準電圧発生回路３４ｐおよび３４ａはそれぞれ外部電源パッド３０ｐおよび３０ａに結合されており、したがって、これらの基準電圧発生回路３４ｐおよび３４ａも、印加電圧ストレスが加速されており、したがって、この電圧降下回路２２ｐおよび２２ａの電圧ストレスを加速することができる。応じて、電圧降下回路の信頼性評価を行なうことができる。
【００６６】
図５は、図３に示す基準電圧発生回路３４ａおよび３４ｐの具体的構成の一例を示す図である。図５においては、外部電源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作し、この外部電源電圧ｅｘｔＶｃｃに依存しない電流を発生する定電流源４５が、基準電圧発生回路３４ａおよび３４ｐに共通に設けられる。
【００６７】
定電流源４５は、外部電源ノードと内部ノードＤｘの間に接続される抵抗素子４５ａと、外部電源ノードと内部ノードＤｙの間に接続されかつそのゲートが内部ノードＤｙに接続されるｐチャネルＭＯＳトランジスタ４５ｂと、内部ノードＤｘと内部ノードＤｚの間に接続されかつそのゲートが内部ノードＤｙに接続されるｐチャネルＭＯＳトランジスタ４５ｃと、内部ノードＤｙと接地ノードの間に接続されかつそのゲートが内部ノードＤｚに接続されるｎチャネルＭＯＳトランジスタ４５ｄと、内部ノードＤｚと接地ノードの間に接続されかつそのゲートが内部ノードＤｚに接続されるｎチャネルＭＯＳトランジスタ４５ｅを含む。ＭＯＳトランジスタ４５ｃの伝達係数βは、ＭＯＳトランジスタ４５ｂ、４５ｄおよび４５ｅのそれよりも十分大きく、たとえば１０倍の大きさに設定される。
【００６８】
ＭＯＳトランジスタ４５ｂおよび４５ｃはカレントミラー回路を構成し、またＭＯＳトランジスタ４５ｅおよび４５ｄはカレントミラー回路を構成する。ＭＯＳトランジスタ４５ｃからＭＯＳトランジスタ４５ｅへ供給される電流と同じ大きさの電流がＭＯＳトランジスタ４５ｄを流れる。このＭＯＳトランジスタ４５ｄへはＭＯＳトランジスタ４５ｂから電流が供給される。したがって、ＭＯＳトランジスタ４５ｃおよび４５ｂに同じ大きさの電流が流れる。ＭＯＳトランジスタ４５ｃの伝達係数βはＭＯＳトランジスタ４５ｂよりも十分大きくされている。したがって、このＭＯＳトランジスタ４５ｂのゲート−ソース間電圧は、ＭＯＳトランジスタ４５ｃのソース−ゲート間電圧よりも大きくなる。このＭＯＳトランジスタ４５ｂおよび４５ｃの伝達係数βの違いにより、内部ノードＤｘの電圧レベルは、外部電源電圧ｅｘｔＶｃｃよりも少し低い電圧レベルとなる。この外部電源電圧ｅｘｔＶｃｃと内部ノードＤｘの電圧差が抵抗素子４５ａにより電流に変換される。この内部ノードＤｘの電圧は、したがってＭＯＳトランジスタ４５ｂおよび４５ｃの伝達係数βの違いにより決定される。したがって、この抵抗素子４５ａを流れる電流値は、抵抗素子４５ａの抵抗値とＭＯＳトランジスタ４５ｂおよび４５ｃの伝達係数で決定される値となり、外部電源電圧ｅｘｔＶｃｃに依存しない電流値となる。
【００６９】
基準電圧発生回路３４ａは、外部電源ノードｅｘｔＶｃｃと出力ノード３５ａの間に接続されかつそのゲートが内部ノードＤｙに接続されるｐチャネルＭＯＳトランジスタ３４ａａと、出力ノード３５ａと接地ノードの間に直列に接続されかつそれぞれのゲートが接地ノードに接続されるｐチャネルＭＯＳトランジスタ３４ａｂ，３４ａｃ，３４ａｄを含む。
【００７０】
ｐチャネルＭＯＳトランジスタ３４ａａは、定電流源４５のｐチャネルＭＯＳトランジスタ４５ｂとカレントミラー回路を構成しており、したがって、このＭＯＳトランジスタ３４ａａには、ＭＯＳトランジスタ４５ｂを介して流れる電流のミラー電流が流れる。ＭＯＳトランジスタ３４ａｂ，３４ａｃおよび３４ａｄのそれぞれのゲートは接地ノードに接続されており、これらのＭＯＳトランジスタ３４ａｂ〜３４ａｄの各々は、そのチャネル抵抗により抵抗素子として動作する。これらのＭＯＳトランジスタ３４ａｂ〜３４ａｄは、電流消費を十分小さくするためその抵抗値は十分大きくされている。このＭＯＳトランジスタ３４ａｂ〜３４ａｄの有するチャネル抵抗とＭＯＳトランジスタ３４ａａから与えられる電流とにより、基準電圧ＶｒｅｆＡが生成される。ＭＯＳトランジスタ３４ａａを介して流れる電流は外部電源電圧ｅｘｔＶｃｃに依存しない一定の電流である。したがって基準電圧ＶｒｅｆＡは、外部電源電圧ｅｘｔＶｃｃに依存しない一定の電圧レベルとなる（外部電源電圧ｅｘｔＶｃｃが所定電圧レベル以上のとき）。
【００７１】
この基準電圧ＶｒｅｆＡが、比較回路３６ａへ与えられ、この比較回路３６ａの制御の下に、ｐチャネルＭＯＳトランジスタ３８ａが外部電源ノードから内部電源線３７ａへ電流を供給する。したがって内部電源電圧ｉｎｔＶｃｃＡは、基準電圧ＶｒｅｆＡの電圧レベルとなる（ストレス加速モード以外の動作モードのとき）。
【００７２】
基準電圧発生回路３４ｐは、外部電源ノードと出力ノード３５ｐの間に接続されかつそのゲートが定電流源４５の内部ノードＤｙに接続されるｐチャネルＭＯＳトランジスタ３４ｐａと、出力ノード３５ｐと接地ノードの間に互いに直列に接続されかつそれぞれのゲートが接地ノードに接続されるｐチャネルＭＯＳトランジスタ３４ｐｂ，３４ｐｃおよび３４ｐｄを含む。ＭＯＳトランジスタ３４ｐｂ〜３４ｐｄの各々は、抵抗モードで動作し、そのチャネル抵抗に従って、ＭＯＳトランジスタ３４ｐａから供給される電流を電圧に変換する。ＭＯＳトランジスタ３４ｐａは、定電流源４５のＭＯＳトランジスタ４５ｂとカレントミラー回路を構成している。したがって、この基準電圧発生回路３４ｐにおいても、出力ノード３５ｐからの基準電圧ＶｒｅｆＰは、定電流源４５が供給する定電流とＭＯＳトランジスタ３４ｐｂ〜３４ｐｄの有するチャネル抵抗の積により決定される電圧レベルとなり、外部電源電圧ｅｘｔＶｃｃに依存しない一定の電圧レベルとなる。比較回路３６ｐが内部電源電圧ｉｎｔＶｃｃＰとその基準電圧ＶｒｅｆＰとを比較し、比較結果に従ってｐチャネルＭＯＳトランジスタ３８ｐのコンダクタンスを調整する。
【００７３】
このＭＯＳトランジスタ３４ａｂ〜３４ａｄのチャネル抵抗とＭＯＳトランジスタ３４ｐｂ〜３４ｐｄのチャネル抵抗を調整することにより、基準電圧ＶｒｅｆＡおよびＶｒｅｆＰの電圧レベルを互いに異ならせることができる。このチャネル抵抗の違いは、たとえば各ＭＯＳトランジスタのチャネル領域への不純物注入により実現される。また単に、これらの抵抗モードで動作するＭＯＳトランジスタ（３４ａｂ〜３４ａｄおよび３４ｐｂ〜３４ｐｄ）の個数を異ならせることにより基準電圧ＶｒｅｆＡおよびＶｒｅｆＰのレベル調整は容易に実現することができる。
【００７４】
図５においては示していないが、この出力ノード３５ａおよび３５ｐに、それぞれストレス加速モード時に外部電源電圧を伝達するＭＯＳトランジスタが設けられる。ＭＯＳトランジスタ３４ａｂ〜３４ａｄおよび３４ｐｂ〜３４ｐｄは、消費電流低減のためにそのインピーダンスは十分大きくされまた電流駆動力も小さくされている。したがって、図３に示すＭＯＳトランジスタ３９ａおよび３９ｐのチャネル幅をたとえば数十μｍ程度の広さに設定すれば、この基準電圧発生回路３４ａおよび３４ｐ動作時においても、これらの出力ノード３５ａおよび３５ｐを外部電源電圧ｅｘｔＶｃｃレベルに設定することができる。
【００７５】
［電圧降下回路の変更例］
図６は、電圧降下回路の変更例の構成を示す図である。図６においては、周辺用電圧降下回路およびアレイ用電圧降下回路が同一の回路構成を備えるため（基準電圧レベルが異なるだけであるため）、１つの電圧降下回路の構成のみを示す。
【００７６】
図６において、電圧降下回路は、内部電源線５０上の内部電源電圧ｉｎｔＶｃｃと基準電圧Ｖｒｅｆを比較する比較回路５２と、一定の電圧レベルのバイアス電圧Ｖｉａｓをゲートに受け、比較回路５２の電流源として作用する電流源トランジスタ５４と、比較回路５２の出力信号に従ってそのコンダクタンスが調整され、外部電源ノードから内部電源線５０に電流を供給するｐチャネルＭＯＳトランジスタ５６を含む。この比較回路５２、電流源トランジスタ５４およびＭＯＳトランジスタ５６は、常時動作し、基準電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃの差に従って外部電源ノードから内部電源線５０に電流を供給し、内部電源電圧ｉｎｔＶｃｃの電圧レベルを一定に保持する。この常時動作する回路部分は、消費電流を低減するため、その電流駆動力は小さくされている（ＭＯＳトランジスタ５４の電流供給力が小さくされる）。
【００７７】
電圧降下回路は、さらに、活性化時基準電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較する比較回路６２と、活性化信号ＡＣＴの活性化時導通し、比較回路６２の外部電源ノードと接地ノードの間に電流経路を形成する電流源トランジスタ６４と、比較回路６２の出力信号に従ってそのコンダクタンスが調整され、外部電源ノードから内部電源ノード５０に電流を供給するｐチャネルＭＯＳトランジスタ６６と、活性化信号ＡＣＴの非活性化時、比較回路６２の出力ノードを外部電源電圧ｅｘｔＶｃｃレベルに設定するｐチャネルＭＯＳトランジスタ６８を含む。
【００７８】
活性化信号ＡＣＴは、たとえばロウアドレスストローブ信号／ＲＡＳに同期して発生され、半導体記憶装置がスタンバイ状態のときには活性化信号ＡＣＴはＬレベルの非活性状態となり、メモリセルの選択動作が行なわれるアクティブサイクル時この活性化信号ＡＣＴはＨレベルの活性状態とされる。したがって、活性化信号ＡＣＴの非活性状態のときには、ＭＯＳトランジスタ６４が非導通状態となり、比較回路６２の電流経路（外部電源ノードから接地ノード上に至る経路）が遮断され、比較回路６２が非活性化され、一方、ＭＯＳトランジスタ６８が導通し、この比較回路６２の出力ノードを外部電源電圧ｅｘｔＶｃｃレベルに設定する。したがってＭＯＳトランジスタ６６は非導通状態を維持する。すなわち、この比較回路６２およびＭＯＳトランジスタ６６の電圧降下回路部は、スタンバイサイクル時において非活性状態とされ、電流消費が低減される。一方、アクティブサイクル時においては活性化信号ＡＣＴがＨレベルとなり、比較回路６２が応じて外部電源ノードから接地ノードへの電流経路が形成されて活性化され、基準電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを比較し、その比較結果に従ってＭＯＳトランジスタ６６のコンダクタンスを調整する。ＭＯＳトランジスタ６８はこのアクティブサイクル時において非導通状態にある。この比較回路６２およびＭＯＳトランジスタ６６の電流駆動力は大きくされ、アクティブサイクル時において、内部回路動作時における内部電源電圧ｉｎｔＶｃｃの変動を高速で補償する。
【００７９】
この活性化信号ＡＣＴは、アレイ用電圧降下回路の場合、電流が大きく消費されるのはセンスアンプ動作時であり（センス動作完了後のラッチ状態時においては大きな電流は消費されない）、したがってセンスアンプのセンス動作時センスアンプ活性化信号に応答して活性状態とされ、センス動作完了後は非活性状態に保持されてもよい。周辺用の電圧降下回路の場合、ロウアドレスストローブ信号／ＲＡＳの活性化時に動作する回路に対しては活性化信号ＡＣＴをロウアドレスストローブ信号／ＲＡＳに応じて変化させ、列選択に関連する回路に対しては活性化信号ＡＣＴはコラムアドレスストローブ信号／ＣＡＳに従って活性／非活性化されてもよい。ＭＯＳトランジスタ６８は、この活性化信号ＡＣＴがＬレベルの非活性状態にときに、確実に比較回路６２の出力信号を外部電源電圧ｅｘｔＶｃｃレベルに設定して、ＭＯＳトランジスタ６６を非導通状態に設定するために設けられる。
【００８０】
この活性化信号ＡＣＴは、電圧降下回路が内部電源電圧を与える回路の活性期間に応じて適当に定められればよい。発生する内部電源電圧の電圧レベルが同じ場合においても、各機能ごとにグループ化された回路群ごとに電圧降下回路を設ける構成が用いられてもよい。以下の説明においては、この電圧降下回路の「差動増幅部」は、常時動作する比較回路および対応のＭＯＳトランジスタと、アクティブサイクル時に活性化される比較回路およびこの比較回路の出力信号に従って電流を供給するＭＯＳトランジスタ両者を含む構成を示すものとする。
【００８１】
図７は、ストレス加速モード指示信号発生部の構成の一例を示す図である。図７において、ストレス加速モード指示信号発生部は、特定のアドレス信号ビットｅｘｔＡ１が所定の電圧レベル以上の高電圧レベルに設定されたことを検出するスーパーＶＩＨ検知回路７０ａと、このスーパーＶＩＨ検知回路７０ａの出力信号ＳＶＩＨとテストモードエントリ信号ＴＥＮＴとを受けるＮＡＮＤ回路７０ｂと、テストモード終了信号ＴＥＸＴを受けるインバータ回路７０ｃと、ＮＡＮＤ回路７０ｂの出力信号を一方入力に受けるＮＡＮＤ回路７０ｄと、インバータ回路７０ｃの出力信号を一方入力に受けるＮＡＮＤ回路７０ｅと、ＮＡＮＤ回路７０ｄの出力信号を反転してストレス加速モード指示信号／ＳＴＲを出力するインバータ回路７０ｆと、ＮＡＮＤ回路７０ｅの出力信号を反転してストレス加速モード指示信号ＳＴＲを出力するインバータ回路７０ｇを含む。ＮＡＮＤ回路７０ｄおよび７０ｅの他方入力と出力は交差結合される。
【００８２】
スーパーＶＩＨ検知回路７０ａは、たとえば外部アドレス信号ビットｅｘｔＡ１である特定のアドレス信号ビット入力端子に与えられる信号が通常動作モード時に与えられるＨレベルの信号よりも十分高い電圧レベルに設定されたときに、その出力信号ＳＶＩＨをＨレベルの活性状態とする。次に、この図７に示すストレス加速モード指示信号発生部の動作について説明する。
【００８３】
テストモードにあるとき、テストモードエントリ信号ＴＥＮＴがＨレベルに設定される。特定のアドレス信号ビットｅｘｔＡ１が通常の電圧レベル以下の電圧レベルのとき、このスーパーＶＩＨ検知回路７０ａの出力信号ＳＶＩＨがＬレベルであり、またテストモード終了信号ＴＥＸＴもＬレベルである。この状態においては、信号／ＳＴＲおよびＳＴＲはリセット状態のＨレベルおよびＬレベルをそれぞれ維持している。
【００８４】
アドレス信号ビットｅｘｔＡ１が、通常動作時に与えられる電圧レベルよりも十分高い電圧レベル（外部電源電圧ｅｘｔＶｃｃレベル以上）の電圧レベルに設定されると、スーパーＶＩＨ検知回路７０ａの出力信号ＳＶＩＨがＨレベルに立上がる。応じて、ＮＡＮＤ回路７０ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路７０ｄの出力信号がＨレベルとなる。したがってインバータ回路７０ｆからのストレス加速モード指示信号／ＳＴＲがＬレベルに立下がる。ＮＡＮＤ回路７０ｅは、その両入力にＨレベルの信号を受け、Ｌレベルの信号を出力し、応じてインバータ回路７０ｇからのストレス加速モード指示信号ＳＴＲがＨレベルに立上がる。
【００８５】
この状態は、テストモードエントリ信号ＴＥＮＴがＨレベルに保持されている間維持される。
【００８６】
テストモード完了時において、テストモード終了信号ＴＥＸＴが所定期間Ｈレベルに設定され、応じてインバータ回路７０ｃの出力信号がＬレベルに立下がる。これにより、ＮＡＮＤ回路７０ｅの出力信号がＨレベルとなり、応じてＮＡＮＤ回路７０ｄの両入力がＨレベルとなって、その出力信号がＬレベルとなる。したがって、インバータ回路７０ｇからの信号ＳＴＲがＬレベルに立下がり、またインバータ回路７０ｆからの信号／ＳＴＲがＨレベルに立上がる。これにより、ストレス加速モードが完了する。
【００８７】
図９は、図７に示すスーパーＶＩＨ検知回路７０ａの構成の一例を示す図である。図９において、スーパーＶＩＨ検知回路７０ａは、アドレス信号ビットｅｘｔＡ１を受ける入力保護回路７２と、入力保護回路７２を介して与えられる電圧をそれぞれのしきい値電圧低下させて伝達する２つの互いに直列に接続されかつダイオード接続されたｎチャネルＭＯＳトランジスタ７３ａおよび７３ｂと、そのゲートに内部電源電圧ｉｎｔＶｃｃＰを受け、ＭＯＳトランジスタ７３ｂを介して与えられた電圧をノードＮＤａに伝達するｐチャネルＭＯＳトランジスタ７４と、ノードＮＤａ上の信号電位を受けるインバータ７５ａと、インバータ７５ａの出力信号を反転してスーパーＶＩＨ検知信号ＳＶＩＨを出力するインバータ回路７５ｂと、ノードＮＤａと接地ノードの間に直列に接続されるｎチャネルＭＯＳトランジスタ７６ａ〜７６ｎを含む。ＭＯＳトランジスタ７６ａ〜７６ｎのゲートは、内部電源電圧ｉｎｔＶｃｃＰを受けるように結合される。これらのＭＯＳトランジスタ７６ａ〜７６ｎのチャネル抵抗は十分大きくされており、これらのＭＯＳトランジスタ７６ａ〜７６ｎはプルダウン抵抗として作用する。
【００８８】
スーパーＶＩＨ検知回路７０ａは、さらに、ロウアドレスストローブ信号／ＲＡＳの立上がりに応答してノードＮＤａの電位を接地電圧レベルによりリセットするリセット回路７７を含む。このリセット回路７７は、ロウアドレスストローブ信号／ＲＡＳを所定時間遅延しかつ反転して出力する反転遅延回路７７ａと、反転遅延回路７７ａの出力信号とロウアドレスストローブ信号／ＲＡＳを受けるＮＡＮＤ回路７７ｂと、ＮＡＮＤ回路７７ｂの出力信号を受けるインバータ７７ｃと、ノードＮＤａと接地ノードの間に接続されかつそのゲートがインバータ回路７７ｃの出力信号を受けるように結合されるｎチャネルＭＯＳトランジスタ７７ｄを含む。次に、この図９に示すスーパーＶＩＨ検知回路７０ａの動作について、図１０に示す信号波形図を参照して説明する。
【００８９】
入力保護回路７２は、抵抗素子およびクランプ素子を含み、このアドレス信号入力端子に与えられる信号が異常高電圧となったときに内部の構成要素に異常高電圧が印加されるのを防止しかつ大電流が流れ込むのを防止する。アドレス信号ビットｅｘｔＡ１が通常の電圧レベルのとき、ＭＯＳトランジスタ７３ａおよび７３ｂは、非導通状態にあるかまたは導通状態のときに与えられた信号の電圧レベルをそのしきい値電圧分低下させて伝達する。ｐチャネルＭＯＳトランジスタ７４は、そのゲートに内部電源電圧ｉｎｔＶｃｃＰを受けており、ＭＯＳトランジスタ７３ｂを介して与えられる信号の電圧レベルがこの内部電源電圧ｉｎｔＶｃｃＰよりも低い場合には非導通状態を維持する。この状態においては、ノードＮＤａは、ＭＯＳトランジスタ７６ａ〜７６ｎにより、接地電圧レベルにプルダウンされており、信号ＳＶＩＨはＬレベルにある。
【００９０】
アドレス信号ビットｅｘｔＡ１が通常の電源電圧レベルよりも十分高い電圧レベルに設定されると、ＭＯＳトランジスタ７３ａおよび７３ｂが導通し、ＭＯＳトランジスタ７４のソースへは、内部電源電圧ｉｎｔＶｃｃＰよりも十分高い電圧が伝達され、ＭＯＳトランジスタ７４が導通し、ＭＯＳトランジスタ７６ａ−７６ｎに電流が流れ、ノードＮＤａにＨレベルの電圧が伝達される。これにより、インバータ７５ｂからのスーパーＶＩＨ検知信号ＳＶＩＨがＨレベルに立上がる。
【００９１】
アドレス信号ビットｅｘｔＡ１が通常の電圧レベル以下の電圧レベルに立下げられて、ｐチャネルＭＯＳトランジスタ７４が非導通状態となった場合、ノードＮＤａは、十分大きな抵抗値を有するＭＯＳトランジスタ７６ａ〜７６ｎを介して緩やかに放電される。次にロウアドレスストローブ信号／ＲＡＳをＬレベルからＨレベルに立上げると、このロウアドレスストローブ信号／ＲＡＳの立上がりに応答して、ノードＮＤｂに、ワンショットのパルス信号が発生され、ＭＯＳトランジスタ７７ｄが導通する。ＭＯＳトランジスタ７７ｄの電流駆動力はＭＯＳトランジスタ７４のそれよりも十分大きくされている。ノードＮＤａが高速で接地電圧レベルに放電され、応じてスーパーＶＩＨ検知信号ＳＶＩＨがＬレベルに立下がる。このロウアドレスストローブ信号／ＲＡＳは、スーパーＶＩＨ条件設定時にＬレベルに設定する必要はない。ストレス加速モードにおいて１つのアクティブサイクルが行なわれ、その完了時にロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がるため、この１つのアクティブサイクル完了時にリセット回路７７が活性化されてノードＮＤａを接地電圧レベルにリセットすればよい。
【００９２】
図１１は、テストモード制御信号発生部の構成を概略的に示す図である。図１１において、テストモード制御信号発生部は、ロウアドレスストローブ信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳを受け、ＣＢＲ条件が満足されたことを検出するＣＢＲ検出回路８０と、このＣＢＲ検出回路８０からのＣＢＲ検出信号に従って所定の時間幅を有するワンショットパルスを発生するワンショットパルス発生回路８２と、ロウアドレスストローブ信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥとを受け、ＷＣＢＲ条件が満足されたことを検出するＷＣＢＲ検出回路８４と、ＷＣＢＲ検出回路８４からのＷＣＢＲ検出信号に応答してセットされ、ワンショットパルス発生回路８２からのワンショットパルスに応答してリセットされるセット優先型セット／リセットフリップフロップ８６を含む。ワンショットパルス発生回路８２からテストモード終了信号ＴＥＸＴが出力され、セット／リセットフリップフロップ８６の出力Ｑからテストモードエントリ信号ＴＥＮＴが出力される。
【００９３】
ＣＢＲ条件は、ロウアドレスストローブ信号／ＲＡＳの立下がりよりも早いタイミングでコラムアドレスストローブ信号／ＣＡＳがＬレベルに立下げられる状態を示す。ＷＣＢＲ条件は、ライトイネーブル信号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳがともにロウアドレスストローブ信号／ＲＡＳよりも早いタイミングでＬレベルに設定される状態を示す。
【００９４】
この図１１に示すテストモード制御部の構成においては、ＷＣＢＲ条件が満たされると、フリップフロップ８６から出力されるテストモードエントリ信号ＴＥＮＴがＨレベルの活性状態となる。この状態で、ＣＢＲ条件が満足されると、ワンショットパルス発生回路８２からのテストモード終了信号ＴＥＸＴがＨレベルの活性状態とされ、応じてフリップフロップ８６からのテストモードエントリ信号ＴＥＮＴが非活性状態のＬレベルとなる。ＷＣＢＲ条件設定時、ＣＢＲ条件も満たされるが、セット／リセットフリップフロップ８６はセット優先型であり、確実にＷＣＢＲ条件設定時にセットされる。信号／ＷＥをＣＢＲ検出回路８０へ与えてもよい。
【００９５】
半導体装置などの集積回路装置においては、半導体チップのパッケージ実装後、ストレス加速モード以外の通常の機能テストなどを行なう必要がある。このバーンインモードなどのストレス加速モード以外のテストモード動作を行なうために、このＷＣＢＲ条件およびＣＢＲ条件で、テストモード期間を設定する。テストモードエントリ信号ＴＥＮＴがＨレベルの活性状態のときに、たとえば特定のアドレス信号ビットｅｘｔＡ１がスーパーＶＩＨ条件を満たす状態に設定されたときに、ストレス加速モードが実行される。
【００９６】
図１２は、図１１に示すＣＢＲ検出回路８０の構成の一例を示す図である。図１２において、ＣＢＲ検出回路８０は、コラムアドレスストローブ信号／ＣＡＳを受けるインバータ回路８０ａと、ロウアドレスストローブ信号／ＲＡＳを受けるインバータ回路８０ｂと、インバータ回路８０ａの出力信号を一方入力に受けるＮＡＮＤ回路８０ｃと、インバータ回路８０ｂの出力信号を一方入力に受けるＮＡＮＤ回路８０ｄとを含む。ＮＡＮＤ回路８０ｃの他方入力はＮＡＮＤ回路８０ｄの出力に結合され、ＮＡＮＤ回路８０ｄの他方入力は、ＮＡＮＤ回路８０ｃの出力に結合される。
【００９７】
ＣＢＲ検出回路８０は、さらに、ＮＡＮＤ回路８０ｃの出力信号を一方入力に受けるＮＡＮＤ回路８０ｅと、インバータ回路８０ｂの出力信号を一方入力に受けるＮＡＮＤ回路８０ｆを含む。ＮＡＮＤ回路８０ｅの他方入力は、ＮＡＮＤ回路８０ｆの出力に結合され、ＮＡＮＤ回路８０ｆの他方入力は、ＮＡＮＤ回路８０ｅの出力に結合される。このＮＡＮＤ回路８０ｆの出力信号を受けるインバータ回路８０ｇから、ＣＢＲ検出信号φＣＢＲが出力される。次にこの図１２に示すＣＢＲ検出回路８０の動作について、図１３に示す波形図を参照して説明する。
【００９８】
時刻ｔ０以前においては、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがともにＨレベルにある。この状態においては、インバータ回路８０ａおよび８０ｂのそれぞれの出力信号はＬレベルであり、ＮＡＮＤ回路８０ｃの出力ノードＮＤｃおよびＮＡＮＤ回路８０ｄの出力ノードＮＤｄはＨレベルにある。また、ＮＡＮＤ回路８０ｆの出力信号はＨレベルであり、ＮＡＮＤ回路８０ｅの両入力はＨレベルとなり、ノードＮＤｅはＬレベルにある。インバータ回路８０ｇからのＣＢＲ検出信号φＣＢＲはＬレベルにある。
【００９９】
時刻ｔ０において、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下げられると、応じてノードＮＤｃの電圧レベルがＬレベルに立下がる。このノードＮＤｃの電圧レベルの低下に従って、ＮＡＮＤ回路８０ｅの出力ノードＮＤｅの電圧レベルがＨレベルに立上がる。この状態においては、ロウアドレスストローブ信号／ＲＡＳはまだＨレベルであり、ＣＢＲ検出信号φＣＢＲはＬレベルを維持する。
【０１００】
時刻ｔ１において、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がると、インバータ回路８０ｂの出力信号がＨレベルとなり、ＮＡＮＤ回路８０ｆの出力信号がＬレベルとなり、応じてＣＢＲ検出信号φＣＢＲがＨレベルに立上がる。
【０１０１】
時刻ｔ２において、コラムアドレスストローブ信号／ＣＡＳがＬレベルからＨレベルに立上がると、インバータ回路８０ａの出力信号がＬレベルとなり、応じてＮＡＮＤ回路８０ｃの出力ノードＮＤｃの電圧レベルがＨレベルに立上がる。このノードＮＤｃの電圧レベルの立上がりに応答して、ＮＡＮＤ回路８０ｄの両入力がＨレベルとなり、ノードＮＤｄの電圧レベルがＬレベルに立下がる。この状態においては、まだノードＮＤｅの電圧レベルは変化せず、またＣＢＲ検出信号φＣＢＲはＨレベルを維持する。
【０１０２】
時刻ｔ３において、ロウアドレスストローブ信号／ＲＡＳをＨレベルに立上げると、インバータ回路８０ｂの出力信号がＬレベルに立下がり、ノードＮＤｂの電圧レベルがＨレベルに立下がる。ＮＡＮＤ回路８０ｆの出力信号がＨレベルとなり、ノードＮＤｅの電圧レベルがＬレベルに立下がり、またインバータ回路８０ｇからのＣＢＲ検出信号φＣＢＲがＬレベルに立下がる。
【０１０３】
図１２に示すＷＣＢＲ検出回路８４は、この図１２に示す構成において、ライトイネーブル信号／ＷＥとコラムアドレスストローブ信号／ＣＡＳを受けるＯＲ回路の出力信号をインバータ回路８０ａに与えれば実現される。ワンショットパルス発生回路８２としては、図９に示すリセット回路７７のワンショットパルス発生回路と同様の構成を利用することができる。
【０１０４】
上述のように、テストモードにおいてＷＣＢＲ条件およびＣＢＲ条件を用い、信頼性評価のためのストレス加速モード設定に、特定のアドレスピンなどの外部ピン端子のスーパーＶＩＨ条件を利用することにより、テスト専用の余分のピン端子を設けることなく必要なテストモードを設定することができる。
【０１０５】
以上のように、この発明の実施の形態１に従えば、それぞれの電圧レベルが異なる基準電圧を発生し、これらの基準電圧に従ってそれぞれ別々に設けられる内部電源線へこれらの基準電圧レベルに応じた内部電源電圧を伝達するように構成しているため、高速動作すべき回路を高速動作させることができ、また低消費電流で動作する回路を低消費電流で動作させることができる。また、この基準電圧発生回路の出力ノードには、ストレス加速モード時外部電源電圧を供給するように構成しているため、比較回路および基準電圧発生回路の電圧ストレス加速を行なうことができ、電圧降下回路のストレス加速モード動作を行なって信頼性評価を行なうことができる。
【０１０６】
また、別々に設けられる電源ピン端子に接続されるパッドを相互接続することにより、このパッドに応じたノイズおよびサージ電圧をこの外部電源線内で分散させて吸収することができ、ノイズおよびサージ耐性に優れた電源線を実現することができる。
【０１０７】
［実施の形態２］
図１４は、この発明の実施の形態２に従う内部電源電圧発生回路の構成を概略的に示す図である。図１４に示す構成においては、外部電源端子２０ｐに接続される電源パッド３０ｐに対して、外部電源線３２ｐが接続され、また外部電源端子２０ａに接続される電源パッド３０ａに対し、外部電源線３２ａが接続される。これらの外部電源線３２ｐおよび３２ａは互いに分離される。外部電源線３２ｐおよび３２ａには、それぞれ安定化容量４０ｐおよび４０ａが接続される。
【０１０８】
周辺用電圧降下回路２２ｐは、この外部電源線３２ｐからの外部電源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作して、所定の電圧レベルの基準電圧ＶｒｅｆＰを発生する基準電圧発生回路３４ｐと、この基準電圧発生回路３４ｐの出力する基準電圧ＶｒｅｆＰと内部電源線３５ｐ上の内部電源電圧ｉｎｔＶｃｃＰを差動増幅し、その差動増幅結果に従って内部電源電圧ｉｎｔＶｃｃＰを基準電圧ＶｒｅｆＰレベルにする差動増幅部９０ｐと、ストレス加速モード指示信号／ＳＴＲの活性化に応答して導通し、基準電圧発生回路３４ｐの出力ノードを外部電源線３２ｐに接続するｐチャネルＭＯＳトランジスタ３９ｐを含む。差動増幅部９０ｐは、図６に示す構成を有し、スタンバイサイクル時に内部電源電圧ｉｎｔＶｃｃＰを基準電圧レベルに保持する回路と、アクティブサイクル時に活性化されて、この内部電源電圧ｉｎｔＶｃｃＰを基準電圧ＶｒｅｆＰに保持する回路部分とを含む。
【０１０９】
アレイ用電圧降下回路２２ａは、この外部電源線３２ａ上の外部電源電圧を一方動作電源電圧として動作して、所定の電圧レベルの基準電圧ＶｒｅｆＡを発生する基準電圧発生回路３４ａと、基準電圧ＶｒｅｆＡと内部電源線３５ａ上の内部電源電圧ｉｎｔＶｃｃＡとを差動増幅し、その差動増幅結果に従って外部電源線３２ａから内部電源線３５ａへ電流を供給して、内部電源電圧ｉｎｔＶｃｃＡを基準電圧ＶｒｅｆＡレベルに保持する差動増幅部９０ａと、ストレス加速モード指示信号／ＳＴＲの活性化時導通し、基準電圧発生回路３４ａの出力ノードを外部電源線３２ａに接続するｐチャネルＭＯＳトランジスタ３９ａを含む。この差動増幅部９０ａは、図６に示す構成と同様の構成を備える。内部電源線３５ｐおよび３５ａには、それぞれ安定化容量４１ｐおよび４１ａが接続される。
【０１１０】
この図１４に示す内部電源電圧発生回路の構成は、図３に示す内部電源電圧発生回路と、この外部電源線が周辺回路用の外部電源線３２ｐとアレイ回路用の外部電源線３２ａに分割される点が異なっているだけであり、他の構成は実質的に同じである。
【０１１１】
この図１４に示す構成に従えば、ストレス加速モード時、この外部電源線３２ｐ上の外部電源電圧ｅｘｔＶｃｃの電圧レベルと外部電源線３２ａ上の外部電源電圧ｅｘｔＶｃｃを互いに独立にその電圧レベルを設定することができる。したがって、図１５に示すように、ストレス加速モード時、周辺系回路９５ｐに与えられる外部電源電圧ｅｘｔＶｃｃＰとアレイ系回路９５ａに与えられる外部電源電圧ｅｘｔＶｃｃＡの電圧レベルを独立に設定し、これらの周辺系回路９５ｐおよびアレイ系回路９５ａの電圧ストレス加速条件を同じとすることができ、この半導体記憶装置の信頼性評価を正確に行なうことができる。
【０１１２】
ここで、周辺系回路９５ｐは、行デコーダ、列デコーダおよびクロック発生回路を含み、アレイ系回路は、センスアンプおよび入出力回路を含む。
【０１１３】
以上のように、この発明の実施の形態２に従えば、周辺系回路とアレイ系回路に対する電源線を別々に設けたため、ストレス加速モード時、これらの周辺系回路およびアレイ系回路に印加される加速電圧を互いに独立に設定することができ、半導体記憶装置内における周辺系回路およびアレイ系回路の電圧ストレス条件を同じ割合で加速することができ、バーンインなどの性能評価のためのテストを正確に行なうことができる。
【０１１４】
［実施の形態３］
図１６は、この発明の実施の形態３に従う内部電源電圧発生回路の構成を概略的に示す図である。この図１６に示す内部電源電圧発生回路の構成は、図１４に示す構成と、外部電源線３２ｐおよび３２ａの間に、ストレス加速モード指示信号／ＳＴＲに応答するｐチャネルＭＯＳトランジスタ９６が設けられている点が異なっている。他の構成は図１４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この外部電源線３２ｐおよび３２ａに設けられたｐチャネルＭＯＳトランジスタ９６は、ストレス加速動作モード時非導通状態となり、それ以外の動作モード時には、導通状態となる。
【０１１５】
図１７（Ａ）に示すように、ストレス加速モードの場合の動作モード時においては、このストレス加速モード指示信号／ＳＴＲはＬレベルであり、ＭＯＳトランジスタ９６は導通状態にある。この状態において、外部電源線３２ｐおよび３２ａが電気的に接続され、電源パッド３０ｐおよび３０ａの間に配設される外部電源線の容量は大きくなる。したがって、たとえば、外部電源パッド３０ｐに大きなサージ電圧が印加された場合、外部電源線３２ｐおよび３２ａにその電荷を分散させることができ、したがって、このサージ電圧により高電界が外部電源線３２ｐおよび３２ａに印加されるのを防止することができ、外部電源線の信頼性が確保される。また、安定化容量４０ｐおよび４０ａがこれらの外部電源線３２ｐおよび３２ａに接続されているため、このサージ電圧などにより印加された電荷がこれらの容量４０ｐおよび４０ａにより吸収され、応じて外部電源線の電圧レベルの上昇を抑制し、応じて外部電源線の電界の緩和を行なうことができる（電荷Ｑは、容量Ｃと電圧Ｖの積で与えられる：Ｑ＝Ｃ・Ｖ）。
【０１１６】
一方、ストレス加速モード時においては、図１７（Ｂ）に示すように、ストレス加速モード指示信号／ＳＴＲがＨレベルとなり、ＭＯＳトランジスタ９６が非導通状態となる。この状態においては、外部電源線３２ｐおよび３２ａが互いに分離される。したがって、電源パッド３０ｐおよび３０ａへそれぞれ互いに電圧レベルの異なる外部電源電圧ｅｘｔＶｃｃＰおよびｅｘｔＶｃｃＡを印加することができる。これにより、実施の形態２と同様、周辺系回路およびアレイ系回路を同じ加速条件で動作させることができ、確実に信頼性評価を行なうことができる。
【０１１７】
以上のように、この発明の実施の形態３に従えば、周辺系回路のための外部電源線とアレイ系回路のための外部電源線の間に、ストレス加速モード指示信号に応答して導通／非導通となるＭＯＳトランジスタを配置しているため、ストレス加速モード時においては、周辺系回路およびアレイ系回路を同じ加速条件で動作させることができ、信頼性の高いストレス加速モードテストを行なうことができる。また、このストレス加速モード以外のときには、これらの電源線が電気的に接続され、その大きな寄生容量により、高電圧サージがたとえば印加されても、このサージ電圧を分散して吸収することができ、信頼性の高い外部電源線を実現することができる。これはまた高電圧サージに限らず、通常のノイズが外部電源線に発生した場合においても、このノイズを吸収することができ、外部電源電圧の変動の小さな外部電源線を実現することができる。
【０１１８】
［実施の形態４］
図１８は、この発明の実施の形態４に従う内部電源電圧発生回路の構成を概略的に示す図である。この図１８に示す内部電源電圧発生回路の構成においては、外部電源端子２０ｐおよび２０ａに接続される電源パッド３０ｐおよび３０ａが外部電源線３２により相互接続される。また、アレイ用電圧降下回路２２ａにおいては、ストレス加速モード指示信号／ＳＴＲをゲートに受けるｐチャネルＭＯＳトランジスタ３９ａと外部電源線３２の間に、ｎチャネルＭＯＳトランジスタ１００が設けられる。このｎチャネルＭＯＳトランジスタ１００は、そのゲートが外部電源線３２に接続され、ダイオードとして作用する。他の部分は、図１６に示す構成と同じであり、対応する部分には同一参照番号を付し詳細説明は省略する。
【０１１９】
この図１８に示す構成においては、ストレス加速モード時、ＭＯＳトランジスタ１００および３９ａが導通し、基準電圧発生回路３４ａ上の電圧レベルは、ｅｘｔＶｃｃ−Ｖｔｈとなる。ここでＶｔｈは、ＭＯＳトランジスタ１００のしきい値電圧を示す。一方、周辺用電圧降下回路２２ｐにおいては、ストレス加速モード時、基準電圧発生回路３４ｐの出力ノードは、ｐチャネルＭＯＳトランジスタ３９ｐにより、外部電源電圧ｅｘｔＶｃｃの電圧レベルに設定される。したがって、たとえば、このＭＯＳトランジスタ１００のしきい値電圧ＶｔｈをｉｎｔＶｃｃＰ−ｉｎｔＶｃｃＡに等しくすれば、ストレス加速モード時、周辺系回路の電源電圧とアレイ系回路の電源電圧の差を通常動作サイクルのそれと同じとすることができ、集積回路装置内の電圧ストレス加速条件をほぼ一様にすることができる。特に、加速条件を、通常動作モード時とストレス加速モード時の電源電圧の比で表わすと、しきい値電圧Ｖｔｈを次式に従って設定すれば、アレイ系回路と周辺系回路の電圧ストレス条件の加速度を同じとすることができる。
【０１２０】
Ｖｔｈ＝ｅｘｔＶｃｃ・（１−ｉｎｔＶｃｃＡ／ｉｎｔＶｃｃＰ）
この図１８に示す構成においても、外部電源線３２が、電源パッド３０ｐおよび３０ａ間にわたって延在して配置されてパッド３０ａおよび３０ｐを相互接続しており、ノイズに強い電源線を実現することができる。
【０１２１】
なお、ＭＯＳトランジスタ１００とＭＯＳトランジスタ３９ａの接続位置が交換されてもよい。
【０１２２】
また、周辺系回路のための内部電源電圧ｉｎｔＶｃｃＰが外部電源電圧ｅｘｔＶｃｃに近い場合には、このＭＯＳトランジスタ１００のしきい値電圧Ｖｔｈを内部電源電圧ｉｎｔＶｃｃＰおよびｉｎｔＶｃｃＡの差に設定しても、この周辺系回路およびアレイ系回路の電圧ストレス加速条件を同じとすることができる。
【０１２３】
以上のように、この発明の実施の形態４に従えば、ストレス加速モード時、外部電源電圧を低下してこのアレイ系回路の基準電圧発生回路の出力ノードへ伝達するように構成しているため、ストレス加速モード時における周辺系回路に与えられる電源電圧とアレイ系回路に与えられる電源電圧の差を通常動作モード時のそれとほぼ同じとすることができ、装置内の一様なストレス加速を実現することができ、信頼性の高い信頼性評価試験を行なうことができる。
【０１２４】
［実施の形態５］
図１９は、この発明の実施の形態５に従う内部電源電圧発生回路の構成を概略的に示す図である。この図１９において、外部電源端子２０ａａ、２０ａｂ、２０ｐａおよび２０ｐｂそれぞれに対し、電源パッド３０ａａ、３０ａｂ、３０ｐａおよび３０ｐｂが設けられる。これらの電源パッド３０ａａ、３０ａｂ、３０ｐａおよび３０ｐｂに対応して、電圧降下回路２２ａａ、２２ａｂ、２２ｐａおよび２２ｐｂが設けられる。電圧降下回路２２ａａ、２２ａｂ、２２ｐａおよび２２ｐｂの構成は、先の実施の形態１ないし４に示した構成のいずれかの構成を備える。電圧降下回路２２ａａがアレイ用の内部電源電圧ｉｎｔＶｃｃＡ１を発生し、電圧降下回路２２ａｂがアレイ用の内部電源電圧ｉｎｔＶｃｃＡ２を発生し、電圧降下回路２２ｐａがアレイ用の内部電源電圧ｉｎｔＶｃｃＰ１を発生し、電圧降下回路２２ｐｂが周辺回路用の内部電源電圧ｉｎｔＶｃｃＰ２を発生する。たとえば、アレイ用内部電源電圧ｉｎｔＶｃｃＡ１は、センスアンプへ与えられ、アレイ用内部電源電圧ｉｎｔＶｃｃＡ２は入出力回路へ与えられる。内部電源電圧ｉｎｔＶｃｃＰ１は、クロック発生回路、および列／行デコーダへ与えられ、内部電源電圧ｉｎｔＶｃｃＰ２は入出力バッファへ与えられる。各回路特性に応じて、内部電源電圧のレベルを調整することにより、低消費電流および高速動作性に優れた半導体記憶装置を実現することができる。
【０１２５】
以上のように、この発明の実施の形態５に従えば、複数個の外部電源端子それぞれに対して、互いに電圧レベルの異なる内部電源電圧を発生する電圧降下回路を設けたため、内部回路の動作特性に合わせて、対応の内部電源電圧レベルを最適な値に設定することができ、高速動作および低消費電流を実現することのできる半導体記憶装置を実現することができる。
【０１２６】
［他の適用例］
上述の説明においては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が半導体集積回路装置の一例として示されている。しかしながら、外部電源電圧を降圧して内部電源電圧を発生する電圧降下回路を備える集積回路装置であれば、本発明は適用可能である。
【０１２７】
また、ストレス加速モードとしては、バーンインモードおよび寿命試験などの信頼性評価のための試験であればよい。
【０１２８】
【発明の効果】
以上のように、この発明に従えば、外部電源パッドそれぞれに対応して互いに電圧レベルの異なる内部電源電圧を発生する電圧降下回路を設けかつ内部電源電圧レベルを決定する基準電圧発生回路の出力ノードをストレス加速モード時対応の外部電源ノードに電気的に結合するように構成したため、内部電源電圧レベルを、対応の内部電源電圧を利用する回路の特性に合わせて設定することができ、高速動作および低消費電流特性を備える半導体集積回路装置を実現することができ、また基準電圧発生回路の出力ノードがストレス加速モード時外部電源電圧ノードに結合されるため、電圧降下回路のストレス加速試験を合わせて行なうことができ、半導体集積回路装置の信頼性評価を確実に行なうことができる。
【０１２９】
すなわち、請求項１に係る発明に従えば、第１および第２の電源ノードそれぞれに対応して基準電圧と対応の内部電源線用の電圧を比較する第１および第２の比較回路と、これら第１および第２の比較回路の出力信号に従ってそれぞれ対応の第１および第２の電源ノードと対応の電源ノードから対応の内部ノードへ電流を供給する第１および第２の電流ドライブトランジスタとを設け、ストレス加速モード時これらの第１および第２の基準電圧発生回路の出力ノードを対応の電源ノードに接続するように構成したため、内部回路の動作特性に合わせて内部電源電圧を最適レベルに設定することができ、高速動作および低消費電流を実現することができ、かつさらに基準電圧ノードが対応の外部電源ノードに電気的に接続されるため、ストレス加速モード時比較回路に対する電圧ストレスを加速することができ、確実に電圧降下回路の信頼性評価を行なうことができる。
【０１３０】
また、第１および第２の電源ノードを電源配線で相互接続しているため、高電圧サージなどが電源パッドに印加された場合においても、この高電圧サージの電荷を分散して吸収させることができ、電源ノイズに強い内部電源電圧発生回路を実現することができる。さらに、ストレス加速モード時、一方の外部電源電圧を所定値低下させて対応の基準電圧発生回路の出力ノードへ伝達するように構成しているため、ストレス加速モード時においても、通常動作モード時と同じ条件で電圧ストレスの加速を容易に行なうことができ、正確に信頼性評価を行なうことができる。
【０１３２】
請求項２に係る発明に従えば、第１および第２の電源ノードの間に、ストレス加速モード時非導通状態となり、ストレス加速モード以外の動作モード時は導通状態となるスイッチング素子を設けているため、ストレス加速モード時においては、第１および第２の内部電源電圧を互いに独立に設定することができ、一様なストレス加速を実現して、信頼性の高い信頼性評価を行なうことができ、また通常の動作モード時においては、第１および第２の電源パッドが電源配線で接続されることになり、高電圧サージおよびノイズなどが生じてもそれらを電荷分散により吸収することができ、電源ノイズに強い内部電源電圧発生回路を実現することができる。また、請求項１の発明と同様、内部回路の動作特性に合わせて内部電源電圧を最適レベルに設定することができ、高速動作および低消費電流を実現することができる。さらに、第１および第２のスイッチング素子により、基準電圧ノードが外部電源ノードにそれぞれ電気的に接続されるため、ストレス加速モード時、比較回路に対する電圧ストレスを加速することができ、確実に電圧降下回路の信頼性評価を行うことができる。
【０１３４】
請求項３に係る発明に従えば、メモリアレイに関連するアレイ系回路と周辺系回路それぞれに対し別々に内部電源電圧のレベルを設定するように構成しているため、アレイ系回路の消費電流を低減しかつ周辺系回路の高速動作を保障する、低消費電流かつ高速動作する半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】  図１に示す半導体集積回路装置の要部の構成を概略的に示す図である。
【図３】  図１に示す内部電源電圧発生回路の構成を示す図である。
【図４】  図３に示す比較回路の構成の一例を概略的に示す図である。
【図５】  図３に示す基準電圧発生回路の構成の一例を示す図である。
【図６】  この発明の実施の形態１の変更例に従う内部電源電圧発生回路の構成を概略的に示す図である。
【図７】  ストレス加速モード指示信号発生部の構成の一例を示す図である。
【図８】  図７に示す回路の動作を示す信号波形図である。
【図９】  図７に示すスーパーＶＩＨ検知回路の構成の一例を示す図である。
【図１０】  図９に示す回路の動作を示す信号波形図である。
【図１１】  図７に示すテストモードエントリ信号およびテストモード終了信号発生部の構成を概略的に示す図である。
【図１２】  図１１に示すＣＢＲ検出回路の構成の一例を示す図である。
【図１３】  図１２に示すＣＢＲ検出回路の動作を示す信号波形図である。
【図１４】  この発明の実施の形態２に従う内部電源電圧発生回路の構成を概略的に示す図である。
【図１５】  図１４に示す内部電源電圧発生回路の効果を説明するための図である。
【図１６】  この発明の実施の形態３に従う内部電源電圧発生回路の構成を概略的に示す図である。
【図１７】  （Ａ）および（Ｂ）は、図１６に示す内部電源電圧発生回路の外部電源線の接続態様を示す図である。
【図１８】  この発明の実施の形態４に従う内部電源電圧発生回路の構成を概略的に示す図である。
【図１９】  この発明の実施の形態５に従う内部電源電圧発生回路の構成を概略的に示す図である。
【図２０】  従来の半導体集積回路装置の全体の構成を概略的に示す図である。
【図２１】  図２０に示す電圧降下回路の構成を概略的に示す図である。
【図２２】  図２０に示すメモリ回路の構成を概略的に示す図である。
【図２３】  図２２に示すメモリアレイ部の構成を概略的に示す図である。
【符号の説明】
１  半導体集積回路装置、２  メモリセルアレイ、４  アドレスバッファ、５行デコーダ、６  列デコーダ、７  センスアンプ、９  入出力回路、１１  入力バッファ、１２  出力バッファ、１４  クロック発生回路、２０ａ，２０ｐ外部電源端子、２２  内部電源電圧発生回路、２２ａ，２０ｐ  電圧降下回路、３０ａ，３０ｐ  電源パッド、３２，３２ａ，３２ｐ  外部電源線、３４ａ，３４ｐ  基準電圧発生回路、３９ａ，３９ｐ  ｐチャネルＭＯＳトランジスタ、３６，３６ａ，３６ｐ  比較回路（差動増幅回路）、４５  定電流源、９０ａ，９０ｐ  差動増幅部、９５ａ  アレイ系回路、９５ｐ  周辺系回路、９６  ｐチャネルＭＯＳトランジスタ、１００  ｎチャネルＭＯＳトランジスタ、２０ａａ，２０ａｂ，２０ｐａ，２０ｐｂ  外部電源端子、３０ａａ，３０ａｂ，３０ｐａ，３０ｐｂ  電源パッド、２２ａａ，２２ａｂ，２２ｐａ，２２ｐｂ  電圧降下回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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