(57)【特許請求の範囲】
【請求項１】
特定の機能を有するデバイスと共にネットワークのノードを構成する、物理層とリンク層を有しＩＥＥＥ１３９４に準拠したインタフェース回路において、
上記物理層は、
所定の周波数のクロック信号を生成して出力するクロック信号生成部と、
該クロック信号の所定サイクルごとにパルスを生成してなるロード信号を生成し出力するロード信号生成部と、
上記デバイスからのデータレートを指定する信号に応じて生成したシリアル信号からなるシフト信号を生成し出力するシフト信号生成部と、
上記デバイスからリンク層を介して入力される、他のノードに送信するためのデータからなるパラレル信号を、上記ロード信号及び該シフト信号を用いて所望のデータレートのシリアル信号であるデータ信号に変換して出力するデータ信号生成部と、
所定のＤＳエンコード方式を用いて、該データ信号生成部で生成されたデータ信号に対するストローブ信号を生成して出力するＤＳエンコード回路部と、
を備えることを特徴とするインタフェース回路。
【請求項２】
上記データ信号生成部は、
上記パラレル信号が示すパラレルデータの対応するデータが第２の入力端に入力されると共に、切替制御信号として上記ロード信号及びシフト信号が入力される複数の３入力マルチプレクサと、
該各３入力マルチプレクサに対応して直列に接続される複数のフリップフロップと、
で構成され、
上記３入力マルチプレクサとフリップフロップとの各直列回路が、フリップフロップの出力端と３入力マルチプレクサの第３の入力端とを接続して直列に接続されると共に、上記各フリップフロップの出力端が対応する３入力マルチプレクサの第１の入力端に接続されて形成されたパラレル−シリアル変換回路からなることを特徴とする請求項１記載のインタフェース回路。
【請求項３】
上記ＤＳエンコード回路部は、
上記パラレル信号が示すパラレルデータの奇数番目のデータを反転させて出力するインバータと、
該インバータによって奇数番目のデータが反転された上記パラレル信号が示すパラレルデータの対応するデータが第２の入力端に入力されると共に、切替制御信号として上記ロード信号及びシフト信号が入力される複数の３入力マルチプレクサと、
該各３入力マルチプレクサに対応して直列に接続される複数のフリップフロップと、
で構成され、
上記３入力マルチプレクサとフリップフロップとの各直列回路が、フリップフロップの出力端と３入力マルチプレクサの第３の入力端とを接続して直列に接続されると共に、上記各フリップフロップの出力端が対応する３入力マルチプレクサの第１の入力端に接続されて形成されたパラレル−シリアル変換回路からなることを特徴とする請求項１又は２記載のインタフェース回路。
【請求項４】
上記ＤＳエンコード回路部は、
前回のサイクルにおけるシリアルデータと今回のサイクルにおけるシリアルデータとを比較する比較回路と、
該比較回路の比較結果に応じて、ストローブ信号の信号レベルを反転させる反転回路と、
上記比較回路と該反転回路との間に設けられ、上記ロード信号とシフト信号の信号レベルに応じて上記比較回路の比較結果を該反転回路に出力するマスク回路と、
で構成されることを特徴とする請求項１又は２記載のインタフェース回路。
【請求項５】
上記マスク回路は、上記ロード信号とシフト信号の論理和に応じて上記比較回路の比較結果を上記反転回路に出力することを特徴とする請求項４記載のインタフェース回路。
【請求項６】
上記シフト信号生成部は、
上記デバイスからのデータレートを指定する信号を所定の方法でデコードしてパラレル信号に変換するデコーダと、
該デコーダで変換されたパラレル信号を、上記ロード信号生成部で生成されたロード信号を用いてシリアル信号に変換してなるシフト信号を生成し出力するシフト信号生成回路と、
で構成されることを特徴とする請求項１、２、３、４又は５記載のインタフェース回路。
【請求項７】
上記デコーダは、データ信号生成部に入力されるパラレルデータの単位データ数よりも１つ少ない単位データ数のパラレルデータからなるパラレル信号に変換することを特徴とする請求項６記載のインタフェース回路。
【請求項８】
上記シフト信号生成回路は、
上記デコーダで変換されたパラレル信号が示すパラレルデータの対応するデータが一方の入力端に入力されると共に、上記ロード信号を切替制御信号とする複数の２入力マルチプレクサと、
該各２入力マルチプレクサの他方の入力端に対応して直列に接続される複数のフリップフロップと、
で構成され、
上記２入力マルチプレクサとフリップフロップとの各直列回路が直列に接続されて形成されたパラレル−シリアル変換回路からなることを特徴とする請求項６又は７記載のインタフェース回路。
【請求項９】
上記ロード信号生成部は、所定の初期値があらかじめ設定された複数のフリップフロップがリング状に接続されてなり、所定のフリップフロップの出力端から上記ロード信号を出力することを特徴とする請求項１、２、３、４、５、６、７又は８記載のインタフェース回路。
【請求項１０】
上記ロード信号生成部は、所定の初期値があらかじめ設定された、上記データ信号生成部を構成する３入力マルチプレクサの数と同数のフリップフロップがリング状に接続されてなり、所定のフリップフロップの出力端から上記ロード信号を出力することを特徴とする請求項２、３、４、５、６、７又は８記載のインタフェース回路。
【請求項１１】
上記各フリップフロップは、クロック信号生成部からのクロック信号に基づいてそれぞれラッチ動作を行うことを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載のインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータ、プリンタ、ディジタルカメラ及びＣＤ−Ｒ／ＲＷ等の機器に使用される高速シリアルバスのインタフェース回路に関し、特にＩＥＥＥ１３９４規格に準拠したシリアルバスのインタフェース回路に関する。
【０００２】
【従来の技術】
従来のビデオ機器やオーディオ機器には、アナログ信号用の入出力端子を有するものがあり、このような機器間では、ビデオ信号やオーディオ信号がアナログ信号で通信される。近年、このようなアナログ通信に代わり、ディジタル通信が普及しつつあり、その中でも、ＩＥＥＥ１３９４規格のディジタルシリアル通信が注目されている。
【０００３】
通信ネットワークを構成するノードは、ＩＥＥＥ１３９４規格に準拠したインタフェース回路及びデバイスを備えている。デバイスは、例えばＤＶＣＲ（ディジタルビデオカムコーダ）やコンピュータ等の機器であり、インタフェース回路は、リンク層と物理層で構成されている。
【０００４】
物理層は、ノード間を接続するケーブルと信号の送受信を直接行う層であり、リンク層は、デバイスと信号の送受信を行う層である。すなわち、物理層は、リンク層から入力される８ビットのパラレルデータ信号ＤＴをパラレル−シリアル変換して、シリアルデータ信号Ｄａｔａを生成し出力すると共にストローブ信号Ｓｔｒｏｂｅを生成して出力する。ストローブ信号Ｓｔｒｏｂｅは、データ信号ＤａｔａをＤＳリンク方式に基づいてエンコード（以下、ＤＳエンコードと呼ぶ）した信号である。ＤＳエンコードすることにより得られる信号である。
【０００５】
図１５は、従来の物理層の回路例を示した図である。
物理層１００において、８つの２入力マルチプレクサＭａ０〜Ｍａ７と、対応する８つのＤフリップフロップＦＦａ０〜ＦＦａ７とを交互に直列に接続されてパラレル−シリアル変換回路１０１を形成している。また、ＤフリップフロップＦＦａ８，ＦＦａ９及び排他的論理和回路（以下、ＸＯＲ回路と呼ぶ）Ｘａ１，Ｘａ２でＤＳエンコード回路１０２を形成している。パラレル−シリアル変換回路１０１は、リンク層からの８ビットのパラレルデータＤ０〜Ｄ７をシリアルデータに変換する。８ビットのパラレルデータＤ０〜Ｄ７は、８つのマルチプレクサＭａ０〜Ｍａ７に対応して入力される。
【０００６】
一方、クロック信号発生回路１０４は、１００ＭＨｚ、２００ＭＨｚ及び４００ＭＨｚの各クロック信号Ｃ１〜Ｃ３を生成してそれぞれ出力し、マルチプレクサＭａ８は、デバイスからリンク層を介して入力されるＳＰＣ１及びＳＰＣ２の２ビットデータからなるシフトパターンコードＳＰＣに応じて、該各クロック信号Ｃ１〜Ｃ３の内１つをクロック信号Ｃｌｋとして出力する。
【０００７】
各マルチプレクサＭａ０〜Ｍａ７は、該クロック信号Ｃｌｋからロード信号生成回路１０３によって生成されたロード信号Ｌｏａｄがローレベルになると第１の入力端ｉ０に入力されている信号を出力し、ロード信号Ｌｏａｄがハイレベルになると第２の入力端ｉ１に入力されている信号を出力する。また、ＤフリップフロップＦＦａ０〜ＦＦａ７は、クロック信号Ｃｌｋの立ち上がりエッジをトリガとして、入力端Ｄへの入力信号を出力端Ｑからの出力信号として出力すると共に保持する。
【０００８】
パラレル−シリアル変換回路１０１は、シリアルデータ信号ｍ１として、データＤ０〜Ｄ７を順次出力し、その後、データＤ８〜Ｄ１５を順次出力する。このように出力されたシリアルデータ信号ｍ１は、入力端Ｄへの入力信号としてＤフリップフロップＦＦａ８に入力され、ＤフリップフロップＦＦａ８の出力端Ｑからの出力信号がデータ信号Ｄａｔａとなり、ＤフリップフロップＦＦａ８の出力端／Ｑからの出力信号がデータ信号Ｄａｔａの反転信号／Ｄａｔａとなる。また、ＤフリップフロップＦＦａ８においても、クロック信号Ｃｌｋの立ち上がりエッジをトリガとして、入力端Ｄに入力された信号をデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａとして出力すると共に保持する。
【０００９】
一方、パラレル−シリアル変換回路１０１から出力されたシリアルデータ信号ｍ１は、ＤＳエンコード回路１０２におけるＸＯＲ回路Ｘａ１及びＸａ２、並びにＤフリップフロップＦＦａ９によって、ストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅが生成される。すなわち、ＸＯＲ回路Ｘａ１は、シリアルデータ信号ｍ１が前回のサイクルと同じ場合はハイレベル、反転している場合はローレベルの信号ｍ２を出力する。ＸＯＲ回路Ｘａ２は、信号ｍ２がハイレベル（シリアルデータｍ１が前回のサイクルと同じ）ならばストローブ信号Ｓｔｒｏｂｅの反転信号を、信号ｍ２がローレベル（シリアルデータｍ１が前回のサイクルの反転）ならばストローブ信号Ｓｔｒｏｂｅを信号ｍ３として出力する。
【００１０】
このように出力された信号ｍ３は、入力端Ｄへの入力信号としてＤフリップフロップＦＦａ９に入力され、ＤフリップフロップＦＦａ９の出力端Ｑからの出力信号がストローブ信号Ｓｔｒｏｂｅとなり、出力端／Ｑからの出力信号がストローブ信号Ｓｔｒｏｂｅの反転信号／Ｓｔｒｏｂｅとなる。また、ＤフリップフロップＦＦａ９においても、クロック信号Ｃｌｋの立ち上がりエッジをトリガとして、入力端Ｄに入力された信号をデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａとして出力すると共に保持する。信号ｍ３は、ＸＯＲ回路Ｘａ１及びＸａ２の処理時間分だけシリアルデータ信号ｍ１よりも遅れる。このことから、信号ｍ１とｍ３の同期をとるために、ＤフリップフロップＦＦａ８及びＦＦａ９が設けられている。データ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅは、すべてクロックＣｌｋに同期して送信される。
【００１１】
図１６は、４００Ｍｂｐｓのシリアルデータ信号を送信する場合における、図１５の物理層１００の動作例を示したタイミングチャートである。なお、８ビットのデータＤ０〜Ｄ７は実際には並列の８本の信号線により構成されるが、図１６では、Ｄ０〜Ｄ７をまとめて示している。また、図１６では、データＤ０〜Ｄ１５に対応する信号ｍ３のデータをデータＳ０〜Ｓ１５としている。図１６において、データＤ０〜Ｄ７は、データレートが５０Ｍｂｐｓであり、第１回目のデータがＤ０〜Ｄ７、第２回目のデータがＤ８〜Ｄ１５である。クロック信号Ｃｌｋは、周波数が４００ＭＨｚ（周期が２.５ｎｓ）であり、ロード信号Ｌｏａｄは、周波数が５０ＭＨｚ（周期が２０ｎｓ）である。
【００１２】
図１７は、２００Ｍｂｐｓのシリアルデータを送信する場合における、図１５の物理層１００の動作例を示したタイミングチャートである。なお、４ビットのデータＤ０〜Ｄ３及びＤ４〜Ｄ７は実際にはそれぞれ並列の４本の信号線により構成されるが、図１７では、データＤ０〜Ｄ３及びＤ４〜Ｄ７をそれぞれまとめて示している。また、図１７では、データＤ０〜Ｄ７に対応する信号ｍ３のデータをデータＳ０〜Ｓ７としている。図１７において、４ビットのパラレルデータ信号ＤＴが５０Ｍｂｐｓで通信され、シリアルデータ信号Ｄａｔａが２００Ｍｂｐｓで通信される場合を示している。
【００１３】
物理層１００は、４ビットのパラレルデータＤ０〜Ｄ３が入力され、該パラレルデータＤ０〜Ｄ３をパラレル−シリアル変換して、データ信号Ｄａｔａを出力すると共にストローブ信号Ｓｔｒｏｂｅを出力する。データＤ０〜Ｄ３及びデータＤ４〜Ｄ７は、それぞれデータレートが５０Ｍｂｐｓであり、第１回目のデータがＤ０〜Ｄ３、第２回目のデータがＤ４〜Ｄ７である。クロック信号Ｃｌｋは、周波数が２００ＭＨｚ（周期が５ｎｓ）であり、ロード信号Ｌｏａｄは、周波数が５０ＭＨｚ（周期が２０ｎｓ）である。
【００１４】
図１８は、１００Ｍｂｐｓのシリアルデータを送信する場合における、図１５の物理層１００の動作例を示したタイミングチャートである。なお、２ビットのデータＤ０，Ｄ１及びＤ２，Ｄ３は実際にはそれぞれ並列の２本の信号線により構成されるが、図１８では、データＤ０，Ｄ１及びＤ２，Ｄ３をそれぞれまとめて示している。また、図１８では、データＤ０〜Ｄ３に対応する信号ｍ３のデータをデータＳ０〜Ｓ３としている。図１８において、２ビットのパラレルデータ信号ＤＴが５０Ｍｂｐｓで通信され、シリアルデータ信号Ｄａｔａが１００Ｍｂｐｓで通信される場合を示している。
【００１５】
物理層１００は、２ビットのパラレルデータＤ０，Ｄ１が入力され、該パラレルデータＤ０，Ｄ１をパラレル−シリアル変換して、データ信号Ｄａｔａを出力すると共にストローブ信号Ｓｔｒｏｂｅを出力する。データＤ０，Ｄ１及びデータＤ２，Ｄ３は、それぞれデータレートが５０Ｍｂｐｓであり、第１回目のデータがＤ０，Ｄ１、第２回目のデータがＤ２，Ｄ３である。クロック信号Ｃｌｋは、周波数が１００ＭＨｚ（周期が１０ｎｓ）であり、ロード信号Ｌｏａｄは、周波数が５０ＭＨｚ（周期が２０ｎｓ）である。
【００１６】
【発明が解決しようとする課題】
このように従来は、１００Ｍｂｐｓ、２００Ｍｂｐｓ及び４００Ｍｂｐｓのシリアルデータを送信するためには、それぞれクロック信号Ｃｌｋの周波数を１００ＭＨｚ、２００ＭＨｚ及び４００ＭＨｚに切り替えて供給する必要があった。しかし、複数の周波数のクロック信号を切り替えて使用する場合、各クロック信号において信号の伝送経路が異なるため、クロック信号Ｃｌｋの位相がずれてしまうという問題があった。このため、パラレルデータ信号ＤＴを供給するための５０ＭＨｚのクロック信号との間でスキューが発生し、物理層１００の回路が正常に動作しない可能性がある。
【００１７】
このような問題を解決するために、切り替えるクロック信号ごとに遅延回路を挿入し、クロック信号間の位相が合うように調整する方法が考えられるが、このような遅延回路は高精度のものが要求され、設計が極めて困難であった。また、パラレルデータ信号ＤＴを入力してから、シリアルデータ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅが出力されるまでの遅延時間が、それぞれのデータレートによって大きく異なる。このことから、これらの遅延時間をそろえるための遅延回路を付加する必要があり、回路規模が増大するという問題があった。更に、ＩＥＥＥ１３９４では４００Ｍｂｐｓという極めて高速なデータレートを扱うため、複雑な回路構成にすると現在のプロセス技術では実現不可能になる場合があった。
【００１８】
本発明は、上記のような問題を解決するためになされたものであり、クロック信号の周波数を切り替えることなく、１００Ｍｂｐｓ、２００Ｍｂｐｓ及び４００Ｍｂｐｓのシリアルデータ信号を送信することができると共に、データレートを切り替えても送信するシリアルデータ信号の遅延時間が変わらない、シリアルバスのインタフェース回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係るインタフェース回路は、特定の機能を有するデバイスと共にネットワークのノードを構成する、物理層とリンク層を有しＩＥＥＥ１３９４に準拠したインタフェース回路において、物理層は、所定の周波数のクロック信号を生成して出力するクロック信号生成部と、該クロック信号の所定サイクルごとにパルスを生成してなるロード信号を生成し出力するロード信号生成部と、デバイスからのデータレートを指定する信号に応じて生成したシリアル信号からなるシフト信号を生成し出力するシフト信号生成部と、デバイスからリンク層を介して入力される、他のノードに送信するためのデータからなるパラレル信号を、ロード信号及び該シフト信号を用いて所望のデータレートのシリアル信号であるデータ信号に変換して出力するデータ信号生成部と、所定のＤＳエンコード方式を用いて、該データ信号生成部で生成されたデータ信号に対するストローブ信号を生成して出力するＤＳエンコード回路部とを備えるものである。
【００２０】
具体的には、上記データ信号生成部は、上記パラレル信号が示すパラレルデータの対応するデータが第２の入力端に入力されると共に、切替制御信号としてロード信号及びシフト信号が入力される複数の３入力マルチプレクサと、該各３入力マルチプレクサに対応して直列に接続される複数のフリップフロップとで構成され、３入力マルチプレクサとフリップフロップとの各直列回路が、フリップフロップの出力端と３入力マルチプレクサの第３の入力端とを接続して直列に接続されると共に、各フリップフロップの出力端が対応する３入力マルチプレクサの第１の入力端に接続されて形成されたパラレル−シリアル変換回路からなるようにした。
【００２１】
また、上記ＤＳエンコード回路部は、上記パラレル信号が示すパラレルデータの奇数番目のデータを反転させて出力するインバータと、該インバータによって奇数番目のデータが反転された上記パラレル信号が示すパラレルデータの対応するデータが第２の入力端に入力されると共に、切替制御信号としてロード信号及びシフト信号が入力される複数の３入力マルチプレクサと、該各３入力マルチプレクサに対応して直列に接続される複数のフリップフロップとで構成され、３入力マルチプレクサとフリップフロップとの各直列回路が、フリップフロップの出力端と３入力マルチプレクサの第３の入力端とを接続して直列に接続されると共に、各フリップフロップの出力端が対応する３入力マルチプレクサの第１の入力端に接続されて形成されたパラレル−シリアル変換回路からなるようにした。
【００２２】
また、上記ＤＳエンコード回路部は、前回のサイクルにおけるシリアルデータと今回のサイクルにおけるシリアルデータとを比較する比較回路と、該比較回路の比較結果に応じて、ストローブ信号の信号レベルを反転させる反転回路と、比較回路と該反転回路との間に設けられ、ロード信号とシフト信号の信号レベルに応じて比較回路の比較結果を反転回路に出力するマスク回路とで構成されるようにしてもよい。
【００２３】
具体的には、上記マスク回路は、ロード信号とシフト信号の論理和に応じて比較回路の比較結果を反転回路に出力するようにした。
【００２４】
一方、上記シフト信号生成部は、デバイスからのデータレートを指定する信号を所定の方法でデコードしてパラレル信号に変換するデコーダと、該デコーダで変換されたパラレル信号を、ロード信号生成部で生成されたロード信号を用いてシリアル信号に変換してなるシフト信号を生成し出力するシフト信号生成回路とで構成されるようにした。
【００２５】
また、上記デコーダは、データ信号生成部に入力されるパラレルデータの単位データ数よりも１つ少ない単位データ数のパラレルデータからなるパラレル信号に変換するようにしてもよい。
【００２６】
具体的には、上記シフト信号生成回路は、デコーダで変換されたパラレル信号が示すパラレルデータの対応するデータが一方の入力端に入力されると共に、ロード信号を切替制御信号とする複数の２入力マルチプレクサと、該各２入力マルチプレクサの他方の入力端に対応して直列に接続される複数のフリップフロップとで構成され、２入力マルチプレクサとフリップフロップとの各直列回路が直列に接続されて形成されたパラレル−シリアル変換回路からなるようにした。
【００２７】
また、上記ロード信号生成部は、所定の初期値があらかじめ設定された複数のフリップフロップがリング状に接続されてなり、所定のフリップフロップの出力端からロード信号を出力するようにした。
【００２８】
また、上記ロード信号生成部は、所定の初期値があらかじめ設定された、データ信号生成部を構成する３入力マルチプレクサの数と同数のフリップフロップがリング状に接続されてなり、所定のフリップフロップの出力端からロード信号を出力するようにしてもよい。
【００２９】
具体的には、上記各フリップフロップは、クロック信号生成部からのクロック信号に基づいてそれぞれラッチ動作を行うようにした。
【００３０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明が適用されるＩＥＥＥ１３９４規格に準拠した通信ネットワークの構成を示した図であり、図２は、図１で示した１つのノードの構成例を示した図である。なお、図１では、通信ネットワークが、５つのノード（通信装置）ＮＤ１〜ＮＤ５で構成される場合を例にして示している。
【００３１】
ノードＮＤｋ（ｋ＝１〜５）は、ＩＥＥＥ１３９４規格に準拠したインタフェース回路１及びデバイス２を備えている。デバイス２は、例えばＤＶＣＲ（ディジタルビデオカムコーダ）やコンピュータ等の機器であり、インタフェース回路１は、リンク層３と物理層４で構成されている。リンク層３は、デバイス２と信号の送受信を行う層であり、物理層４は、ノード間を接続するケーブル５と信号の送受信を直接行う層である。
【００３２】
ケーブル５は、２組のツイストペアを含み、第１のツイストペアは、互いに信号レベルが反転したデータ信号Ｄａｔａとその反転信号／Ｄａｔａのペアであり、第２のツイストペアは、互いに信号レベルが反転したストローブ信号Ｓｔｒｏｂｅとその反転信号／Ｓｔｒｏｂｅのペアである。ストローブ信号Ｓｔｒｏｂｅは、データ信号ＤａｔａからＤＳリンク方式に基づいてエンコード（以下、ＤＳエンコードと呼ぶ）した信号である。
【００３３】
すなわち、図３に示すように、データ信号Ｄａｔａにおいて、次の１クロックの信号レベルが現在の信号レベルと同じであるならば、次の１クロック間では、信号レベルを反転されずにデータ信号Ｄａｔａが送信されると共にストローブ信号Ｓｔｒｏｂｅの信号レベルを反転させて送信される。これに対して、データ信号Ｄａｔａにおいて、次の１クロックの信号レベルが現在の信号レベルから反転する場合は、次の１クロック間では、信号レベルを反転してデータ信号Ｄａｔａが送信されると共に信号レベルが反転されずにストローブ信号Ｓｔｒｏｂｅが送信される。これらの信号を受けるノードでは、データ信号Ｄａｔａとストローブ信号Ｓｔｒｏｂｅとの排他的論理和をとることによって、送信クロックをデコードすることができる。
【００３４】
データ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅのデータレートは、９８.３０４Ｍｂｐｓ（以下、便宜上１００Ｍｂｐｓという）、１９６.６０８Ｍｂｐｓ（以下、便宜上２００Ｍｂｐｓという）又は３９３.２１６Ｍｂｐｓ（以下、便宜上４００Ｍｂｐｓという）のいずれか１つを選択することができる。データ信号ＤＴは、リンク層３と物理層４との間で上記のデータレートに関係なく常に４９.１５２ＭＨｚ（以下、便宜上５０Ｍｂｐｓという）で授受される信号であり、上記シリアルデータ信号Ｄａｔａをシリアル−パラレル変換して得られるパラレルデータに相当する。
【００３５】
データ信号ＤＴは、シリアルデータ信号Ｄａｔａが４００Ｍｂｐｓであれば４００Ｍｂｐｓ／５０Ｍｂｐｓ＝８ビットのデータＤ０〜Ｄ７を示すパラレル信号であり、シリアルデータ信号Ｄａｔａが２００Ｍｂｐｓであれば２００Ｍｂｐｓ／５０Ｍｂｐｓ＝４ビットのデータＤ０〜Ｄ３又はＤ４〜Ｄ７を示すパラレル信号である。更に、データ信号ＤＴは、シリアルデータ信号Ｄａｔａが１００Ｍｂｐｓであれば１００Ｍｂｐｓ／５０Ｍｂｐｓ＝２ビットのデータＤ０及びＤ１、Ｄ２及びＤ３、Ｄ４及びＤ５、又はＤ６及びＤ７を示すパラレル信号である。
【００３６】
図４は、本発明の第１の実施の形態におけるインタフェース回路の物理層の構成例を示した回路図である。なお、図４では、物理層の一部分を示しており、本発明を説明するうえで不要な部分は省略している。
図４において、物理層４は、パラレル−シリアル変換回路で構成されデータ信号Ｄａｔａの生成を行うデータ信号生成回路１１と、パラレル−シリアル変換回路で構成され、データ信号Ｄａｔａに対してＤＳエンコードを行いストローブ信号Ｓｔｒｏｂｅを生成するＤＳエンコード回路１２と、４００ＭＨｚのクロック信号Ｃｌｋを生成して出力するクロック信号生成回路１３とを備えている。
【００３７】
更に、物理層４は、クロック信号Ｃｌｋからロード信号Ｌｏａｄを生成して出力するロード信号生成回路１４と、デバイス２からリンク層３を介して入力される信号をデコードしてパラレル信号ＳＦＴを生成するデコーダ１５と、該パラレル信号ＳＦＴをパラレル−シリアル変換してシフト信号Ｓｈｉｆｔの生成を行うシフト信号生成回路１６とを備えている。クロック信号Ｃｌｋ、ロード信号Ｌｏａｄ及びシフト信号Ｓｈｉｆｔは、データ信号Ｄａｔａ及びシフト信号Ｓｈｉｆｔを生成するときに、データ信号生成回路１１及びＤＳエンコード回路１２で使用される。
【００３８】
データ信号生成回路１１は、８つの３入力マルチプレクサＭ０〜Ｍ７と、８つのＤフリップフロップＦＦ０〜ＦＦ７で形成されたパラレル−シリアル変換回路で構成されている。マルチプレクサＭ０〜Ｍ７は、３つの入力端ｉ０〜ｉ２と２つの制御信号入力端を備えており、一方の制御信号入力端には、ロード信号生成回路１４からのロード信号Ｌｏａｄが、他方の制御信号入力端には、シフト信号生成回路１６からのシフト信号Ｓｈｉｆｔがそれぞれ入力される。
【００３９】
マルチプレクサＭ０〜Ｍ７は、ロード信号Ｌｏａｄ及びシフト信号Ｓｈｉｆｔが共にロー（Ｌｏｗ）レベルの場合には第１の入力端ｉ０に入力された信号を、ロード信号Ｌｏａｄがハイ（Ｈｉｇｈ）レベルでシフト信号Ｓｈｉｆｔがローレベルの場合には第２の入力端ｉ１に入力された信号を選択して出力する。更に、マルチプレクサＭ０〜Ｍ７は、ロード信号Ｌｏａｄがローレベルでシフト信号Ｓｈｉｆｔがハイレベルの場合には第３の入力端ｉ２に入力された信号を選択して出力する。
【００４０】
マルチプレクサＭ０〜Ｍ７の各出力端は、対応するＤフリップフロップＦＦ０〜ＦＦ７の入力端Ｄに接続されると共に、ＤフリップフロップＦＦ０〜ＦＦ７の各出力端Ｑは、対応するマルチプレクサＭ０〜Ｍ７の入力端ｉ０に接続されている。ＤフリップフロップＦＦ０において、出力端Ｑからデータ信号Ｄａｔａが、出力端Ｑの信号レベルの反転信号が出力される出力端／Ｑからデータ信号Ｄａｔａの反転信号／Ｄａｔａがそれぞれ出力される。
【００４１】
ＤフリップフロップＦＦ０〜ＦＦ７の各クロック信号入力端ＣＫには、クロック信号生成回路１３からのクロック信号Ｃｌｋがそれぞれ入力されている。また、マルチプレクサＭｐ（ｐ＝０〜６）の入力端ｉ２は、前段のマルチプレクサＭｐ＋１の入力端ｉ０に接続され、マルチプレクサＭ７の入力端ｉ２は接地されている。更に、マルチプレクサＭ０〜Ｍ７の入力端ｉ１には、対応するパラレルデータＤ０〜Ｄ７がリンク層３から入力される。
【００４２】
一方、ＤＳエンコード回路１２は、８つの３入力マルチプレクサＭ１０〜Ｍ１７と、８つのＤフリップフロップＦＦ１０〜ＦＦ１７とで形成されたパラレル−シリアル変換回路、及び４つのインバータＩＶ１〜ＩＶ４で構成されている。マルチプレクサＭ１０〜Ｍ１７は、データ信号生成回路１１のマルチプレクサＭ０〜Ｍ７に対応すると共に、ＤフリップフロップＦＦ１０〜ＦＦ１７データ信号生成回路１１のＤフリップフロップＦＦ０〜ＦＦ７にそれぞれ対応している。
【００４３】
ＤＳエンコード回路１２において、マルチプレクサＭ１１，Ｍ１３，Ｍ１５，Ｍ１７の各第２の入力端ｉ１には、対応するパラレルデータＤ１，Ｄ３，Ｄ５，Ｄ７がそれぞれインバータを介して入力される以外は、データ信号生成回路１１と同様の回路を形成している。ＤフリップフロップＦＦ１０における、出力端Ｑからストローブ信号Ｓｔｒｏｂｅが、出力端Ｑの信号レベルの反転信号が出力される出力端／Ｑからストローブ信号Ｓｔｒｏｂｅの反転信号／Ｓｔｒｏｂｅがそれぞれ出力される。
【００４４】
図５は、ロード信号生成回路１４の回路例を示した図である。図５において、ロード信号生成回路１４は、リング状に接続されたＤフリップフロップＦＦ２０〜ＦＦ２７で構成されており、ＤフリップフロップＦＦ２０の出力端Ｑからロード信号Ｌｏａｄが出力される。また、ＤフリップフロップＦＦ２０〜ＦＦ２７の各クロック信号入力端ＣＫには、クロック信号生成回路１３からクロック信号Ｃｌｋが入力されている。このような構成において、ロード信号生成回路１４は、ＤフリップフロップＦＦ２２に「１」、それ以外のフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２３〜ＦＦ２７に「０」をそれぞれ初期値として与えられている。このことから、ロード信号生成回路１４は、８クロックサイクルごとにハイレベルのロード信号Ｌｏａｄ信号を出力することができる。
【００４５】
図６は、シフト信号生成回路１６の回路例を示した図である。図６において、シフト信号生成回路１６は、７つの２入力マルチプレクサＭ３０〜Ｍ３６と、対応する７つのＤフリップフロップＦＦ３０〜ＦＦ３６とを交互に直列に接続されてなるパラレル−シリアル変換回路で構成されている。マルチプレクサＭ３０〜Ｍ３６の各出力端は、対応するＤフリップフロップＦＦ３０〜ＦＦ３６の入力端Ｄにそれぞれ接続され、マルチプレクサＭ３０〜Ｍ３５の各入力端ｉ０は、対応するＤフリップフロップＦＦ３１〜ＦＦ３６の出力端Ｑにそれぞれ接続されている。また、マルチプレクサＭ３６の入力端ｉ０は接地され、Ｄフリップフロップ３０の出力端Ｑから出力される信号がシフト信号Ｓｈｉｆｔをなす。
【００４６】
ここで、デコーダ１５は、デバイス２からリンク層３を介して入力されるＳＰＣ１及びＳＰＣ２の２ビットデータからなるシフトパターンコードＳＰＣをデコードしてパラレルデータＳＦＴ０〜ＳＦＴ６からなるシフトパターン信号ＳＦＴを生成して出力する。シフトパターンコードＳＰＣは、物理層４から出力されるデータ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅのデータレートの切り替えを制御する信号であり、２ビットデータＳＰＣ１，ＳＰＣ２に応じて１００Ｍｂｐｓ、２００Ｍｂｐｓ又は４００Ｍｂｐｓのいずれかのデータレートが指定される。デコーダ１５で生成されたパラレルデータＳＦＴ０〜ＳＦＴ６は、それぞれシフト信号生成回路１６の対応するマルチプレクサＭ３０〜Ｍ３６の入力端ｉ１に入力される。
【００４７】
また、マルチプレクサＭ３０〜Ｍ３６の制御信号入力端には、ロード信号生成回路１４で生成されたロード信号Ｌｏａｄが入力され、ＤフリップフロップＦＦ３０〜ＦＦ３６のクロック信号入力端ＣＫには、クロック信号生成回路１３で生成されたクロック信号Ｃｌｋが入力される。マルチプレクサＭ３０〜Ｍ３６は、ロード信号Ｌｏａｄに応じて入力端ｉ０又はｉ１のいずれかに入力されている信号を出力端から出力する。なお、ＤフリップフロップＦＦ３０〜ＦＦ３６には初期値として０が与えられる。
【００４８】
図７は、図６で示したシフト信号生成回路１６の動作例を示したタイミングチャートであり、図７を参照しながらシフト信号生成回路１６の動作について説明する。なお、図７では、４００Ｍｂｐｓのデータレートでシリアルデータを出力するためのシフト信号Ｓｈｉｆｔを生成する場合を示している。
４００Ｍｂｐｓのデータレートでシリアルデータを出力する場合、「７Ｆｈ」のパラレルデータＳＦＴ０〜ＳＦＴ６がデコーダ１５から入力される。すなわち、マルチプレクサＭ３０〜Ｍ３６のすべての入力端ｉ１にハイレベルの信号が入力される。
【００４９】
この状態で、まず、ロード信号Ｌｏａｄがハイレベルになると、マルチプレクサＭ３０〜Ｍ３６は、入力端ｉ１に入力されている信号をそれぞれ選択して出力し、ＤフリップフロップＦＦ３０〜ＦＦ３６の入力端Ｄにはそれぞれハイレベルの信号が出力される。このとき、ＤフリップフロップＦＦ３０の初期値は「０」であることから、ローレベルのシフト信号Ｓｈｉｆｔが出力される。次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ３０〜ＦＦ３６は、入力端Ｄに入力されている値「１」を出力端Ｑから出力する。したがって、ＤフリップフロップＦＦ３０の出力端からハイレベルのシフト信号Ｓｈｉｆｔが出力される。
【００５０】
このとき、ロード信号Ｌｏａｄはローレベルであることから、マルチプレクサＭ３０〜Ｍ３５は、各入力端ｉ０に対応して入力されている、ＤフリップフロップＦＦ３１〜ＦＦ３６の出力端Ｑからの出力信号をそれぞれ選択して、対応するＤフリップフロップＦＦ３０〜ＦＦ３５の入力端Ｄにそれぞれ出力する。また、マルチプレクサＭ３６は、接地されている入力端ｉ０のローレベルの信号を選択して、ＤフリップフロップＦＦ３６の入力端Ｄに出力する。
【００５１】
以下、シフト信号生成回路１６は、クロック信号Ｃｌｋの７サイクル間は、シフトパターン信号ＳＦＴとして入力される信号の値（すべて「１」）をシフト信号Ｓｈｉｆｔとして出力する。クロック信号Ｃｌｋの８サイクル目に入ると、シフト信号生成回路１６は、接地レベルの信号、すなわちローレベルの信号をシフト信号Ｓｈｉｆｔとして出力する。また、該８サイクル目では、ロード信号Ｌｏａｄがハイレベルになるサイクルにあたるため、マルチプレクサＭ３０〜Ｍ３６は、再び入力端ｉ１に入力されているシフトパターン信号ＳＦＴの値を対応するＤフリップフロップＦＦ３０〜ＦＦ３６の入力端Ｄにそれぞれ出力する。この後、シフト信号生成回路１６によって同様の動作を繰り返されることによってシフト信号Ｓｈｉｆｔが生成される。
【００５２】
一方、データレートが２００Ｍｂｐｓのときは、シフト信号生成回路１６は、「２ａｈ」のシフトパターン信号ＳＦＴ、すなわちデータＳＦＴ１，ＳＦＴ３，ＳＦＴ５が「１」、データＳＦＴ０，ＳＦＴ２，ＳＦＴ４，ＳＦＴ６が「０」のシフトパターン信号ＳＦＴが入力される。また、なお、データレートが１００Ｍｂｐｓのときは、シフト信号生成回路１６は、「０８ｈ」のシフトパターン信号ＳＦＴ、すなわちデータＳＦＴ３のみが「１」でデータＳＦＴ０〜ＳＦＴ２及びＳＦＴ４〜ＳＦＴ６が「０」のシフトパターン信号ＳＦＴが入力される。このようにして、シフト信号生成回路１６は、各データレートに応じたシフト信号Ｓｈｉｆｔを生成して出力することができる。
【００５３】
このような構成において、図８は、図４〜図６で示した物理層４における４００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図８を参照しながら、４００Ｍｂｐｓのシリアルデータを出力する場合における物理層４の動作について説明する。なお、８ビットのデータＤ０〜Ｄ７は実際には並列の８本の信号線により構成されるが、図８では、Ｄ０〜Ｄ７をまとめて記載している。
【００５４】
４００Ｍｂｐｓのデータレートでシリアルデータを出力する場合、データ信号生成回路１１において、マルチプレクサＭ０〜Ｍ７の各入力端ｉ１に、パラレルデータＤ０〜Ｄ７が対応して入力される。
このような状態で、まず、ロード信号Ｌｏａｄがハイレベル（このとき、シフト信号Ｓｈｉｆｔはローレベル）になると、マルチプレクサＭ０は、入力端ｉ１に入力されているデータＤ０を選択してＤフリップフロップＦＦ０の入力端Ｄに出力する。同様にして、マルチプレクサＭ１〜Ｍ７は、入力端ｉ１に対応してそれぞれ入力されているデータＤ１〜Ｄ７を選択して、対応するＤフリップフロップＦＦ１〜ＦＦ７の入力端Ｄにそれぞれ出力する。
【００５５】
次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ０は、入力端Ｄに入力されたデータＤ０をシリアルデータ信号Ｄａｔａとして出力端Ｑから出力すると共に出力端／Ｑからシリアルデータ信号Ｄａｔａの反転信号／Ｄａｔａを出力する。ＤフリップフロップＦＦ１は、入力端Ｄに入力されたデータＤ１を出力端ＱからマルチプレクサＭ０の入力端ｉ２及びマルチプレクサＭ１の入力端ｉ０にそれぞれ出力する。同様に、ＤフリップフロップＦＦｑ（ｑ＝２〜７）は、対応するデータＤｑを出力信号として出力端Ｑから後段のマルチプレクサＭｑ−１の入力端ｉ２及びマルチプレクサＭｑの入力端ｉ０にそれぞれ出力する。
【００５６】
次に、ロード信号Ｌｏａｄがローレベルにシフト信号Ｓｈｉｆｔがハイレベルになると、マルチプレクサＭ０は、入力端ｉ２に入力されているデータＤ１、すなわちＤフリップフロップＦＦ１の出力信号を選択してＤフリップフロップＦＦ０の入力端Ｄに出力する。また、マルチプレクサＭ１は、入力端ｉ２に入力されているデータＤ２、すなわちＤフリップフロップＦＦ２の出力信号を選択してＤフリップフロップＦＦ１の入力端Ｄに出力する。同様に、マルチプレクサＭｑは、入力端ｉ２に入力されているデータＤｑ＋１、すなわち前段のＤフリップフロップＦＦｑ＋１の出力信号を選択してＤフリップフロップＦＦｑの入力端Ｄに出力する。
【００５７】
次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ０は、入力端Ｄに入力されるデータＤ１をシリアルデータ信号Ｄａｔａとして出力端Ｑから出力すると共に出力端／Ｑからシリアルデータ信号Ｄａｔａの反転信号／Ｄａｔａを出力する。ＤフリップフロップＦＦ１は、入力端Ｄに入力されるデータＤ２を出力信号として出力端ＱからマルチプレクサＭ０の入力端ｉ２及びマルチプレクサＭ１の入力端ｉ０にそれぞれ出力する。
【００５８】
同様に、ＤフリップフロップＦＦｒ（ｒ＝２〜６）は、対応するデータＤｒ＋１を出力信号として出力端Ｑから後段のマルチプレクサＭｒ−１の入力端ｉ２及びマルチプレクサＭｒの入力端ｉ０にそれぞれ出力する。また、ＤフリップフロップＦＦ７は、接地レベルの信号を出力信号として出力端ＱからマルチプレクサＭ６の入力端ｉ２及びマルチプレクサＭ７の入力端ｉ０にそれぞれ出力する。以下、データ信号生成回路１１は、同様の動作を繰り返すことにより、シリアルデータ信号ＤａｔａとしてデータＤ０〜Ｄ７を順次出力し、その後、マルチプレクサＭ０〜Ｍ７の入力端ｉ１に対応して入力されるデータＤ８〜Ｄ１５が順次出力される。言うまでもなく、データ信号Ｄａｔａの反転信号／Ｄａｔａも同時に出力される。
【００５９】
一方、ＤＳエンコード回路１２において、マルチプレクサＭ１０〜Ｍ１７の各第２の入力端ｉ１に対応して入力されるデータをデータＳ０〜Ｓ７とし、パラレルデータＳ０〜Ｓ７で構成された信号をパラレル信号ＳＴとする。データＳ０，Ｓ２，Ｓ４，Ｓ６は、対応するデータＤ０，Ｄ２，Ｄ４，Ｄ６と同じであるが、データＳ１，Ｓ３，Ｓ５，Ｓ７は、対応するデータＤ１，Ｄ３，Ｄ５，Ｄ７の反転データとなる。なお、マルチプレクサＭ１０〜Ｍ１７及びＤフリップフロップＦＦ１０〜ＦＦ１７の動作は、マルチプレクサＭ０〜Ｍ７及びＤフリップフロップＦＦ０〜ＦＦ７の動作と同様であることからその説明を省略する。
【００６０】
このことから、図３で示したように、クロック信号Ｃｌｋに対する偶数番目のサイクルにおいて、ストローブ信号Ｓｔｒｏｂｅはシリアルデータ信号Ｄａｔａと等しい値となり、シリアルデータ信号Ｄａｔａとストローブ信号Ｓｔｒｏｂｅの排他的論理和は０となる。また、クロック信号Ｃｌｋに対する奇数番目のサイクルにおいて、ストローブ信号Ｓｔｒｏｂｅはシリアルデータ信号Ｄａｔａの反転した値となることから、シリアルデータ信号Ｄａｔａとストローブ信号Ｓｔｒｏｂｅの排他的論理和は１となる。すなわち、マルチプレクサＭ１０〜Ｍ１７の各入力端ｉ１には、パラレル信号ＳＴが入力され、ロード信号Ｌｏａｄがハイレベルとなった次のサイクルにおいて、ＤフリップフロップＦＦ１０〜ＦＦ１７にパラレル信号ＳＴのパラレルデータＳ０〜Ｓ７が保持される。
【００６１】
次に、図９は、図４〜図６で示した物理層４における２００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図９を参照しながら、２００Ｍｂｐｓのシリアルデータを出力する場合における物理層４の動作について説明する。なお、４ビットのデータＤ０〜Ｄ３及びＤ４〜Ｄ７は実際にはそれぞれ並列の４本の信号線により構成されるが、図９では、データＤ０〜Ｄ３及びＤ４〜Ｄ７をそれぞれまとめて示している。
【００６２】
２００Ｍｂｐｓのデータレートでシリアルデータを出力する場合、データ信号生成回路１１において、マルチプレクサＭ０〜Ｍ３の各入力端ｉ１に、パラレルデータＤ０〜Ｄ３が対応して入力される。また、データ信号生成回路１１は、４００ＭＨｚのクロック信号Ｃｌｋが入力され、該クロック信号Ｃｌｋに対して、ロード信号Ｌｏａｄは８サイクルに１度、シフト信号Ｓｈｉｆｔは２サイクルに１度（但し、ロード信号Ｌｏａｄがハイレベルのときを除く）、それぞれハイレベルの信号が入力される。
【００６３】
このような状態で、まず、ロード信号Ｌｏａｄがハイレベル（このとき、シフト信号Ｓｈｉｆｔはローレベル）になると、マルチプレクサＭ０は、入力端ｉ１に入力されているデータＤ０を選択してＤフリップフロップＦＦ０の入力端Ｄに出力する。同様にして、マルチプレクサＭ１〜Ｍ３は、入力端ｉ１に対応してそれぞれ入力されているデータＤ１〜Ｄ３を選択して、対応するＤフリップフロップＦＦ１〜ＦＦ３の入力端Ｄにそれぞれ出力する。
【００６４】
次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ０は、入力端Ｄに入力されたデータＤ０をシリアルデータ信号Ｄａｔａとして出力端Ｑから出力すると共に出力端／Ｑからシリアルデータ信号Ｄａｔａの反転信号／Ｄａｔａを出力する。フリップフロップＦＦ１は、入力端Ｄに入力されたデータＤ１を出力信号として出力端ＱからとマルチプレクサＭ０の入力端ｉ２及びマルチプレクサＭ１の入力端ｉ０にそれぞれ出力する。同様に、ＤフリップフロップＦＦｑ（ｑ＝２〜７）は、対応するデータＤｑを出力信号として出力端Ｑから後段のマルチプレクサＭｑ−１の入力端ｉ２及びマルチプレクサＭｑの入力端ｉ０にそれぞれ出力する。
【００６５】
次に、ロード信号Ｌｏａｄ及びシフト信号Ｓｈｉｆｔが共にローレベルになると、マルチプレクサＭ０は、入力端ｉ０に入力されているデータＤ０、すなわちＤフリップフロップＦＦ０の出力端Ｑからの信号を選択してフリップフロップＦＦ０の入力端Ｄに出力する。また、マルチプレクサＭ１は、入力端ｉ０に入力されているデータＤ１、すなわちＤフリップフロップＦＦ１の出力端Ｑからの信号を選択してフリップフロップＦＦ１の入力端Ｄに出力する。同様に、マルチプレクサＭｑは、入力端ｉ０に入力されているデータＤｑ、すなわちＤフリップフロップＦＦｑの出力端Ｑからの信号を選択してフリップフロップＦＦｑの入力端Ｄに出力する。
【００６６】
次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ０は、入力端Ｄに入力されるデータＤ０をシリアルデータ信号Ｄａｔａとして出力端Ｑから継続して出力すると共に出力端／Ｑからシリアルデータ信号Ｄａｔａの反転信号／Ｄａｔａを継続して出力する。ＤフリップフロップＦＦ１は、入力端Ｄに入力されるデータＤ１を出力信号として出力端Ｑから継続して出力する。同様に、ＤフリップフロップＦＦ２〜ＦＦ３は、対応するデータＤ２〜Ｄ３を出力信号として出力端Ｑから継続して出力する。
【００６７】
次に、シフト信号Ｓｈｉｆｔがハイレベルになると、マルチプレクサＭ０は、入力端ｉ２に入力されているデータＤ１、すなわちＤフリップフロップＦＦ１の出力信号を選択してＤフリップフロップＦＦ０の入力端Ｄに出力する。また、マルチプレクサＭ１は、入力端ｉ２に入力されているデータＤ２、すなわちＤフリップフロップＦＦ２の出力信号を選択してＤフリップフロップＦＦ１の入力端Ｄに出力する。同様に、マルチプレクサＭｑは、入力端ｉ２に入力されているデータＤｑ＋１、すなわち前段のＤフリップフロップＦＦｑ＋１の出力信号を選択してＤフリップフロップＦＦｑの入力端Ｄに出力する。
【００６８】
次に、クロック信号Ｃｌｋが立ち上がると、ＤフリップフロップＦＦ０は、入力端子Ｄに入力されるデータＤ１をシリアルデータ信号Ｄａｔａとして出力端Ｑから出力すると共に出力端／Ｑからシリアルデータ信号Ｄａｔａの反転信号／Ｄａｔａを出力する。ＤフリップフロップＦＦ１は、入力端Ｄに入力されるデータＤ２を出力信号として出力端ＱからマルチプレクサＭ０の入力端ｉ２及びマルチプレクサＭ１の入力端ｉ０にそれぞれ出力する。
【００６９】
同様に、ＤフリップフロップＦＦｒ（ｒ＝２〜６）は、対応するデータＤｒ＋１を出力信号として出力端Ｑから後段のマルチプレクサＭｒ−１の入力端ｉ２及びマルチプレクサＭｒの入力端ｉ０にそれぞれ出力する。また、ＤフリップフロップＦＦ７は、接地レベルの信号を出力信号として出力端ＱからマルチプレクサＭ６の入力端ｉ２及びマルチプレクサＭ７の入力端ｉ０にそれぞれ出力する。
【００７０】
以下、データ信号生成回路１１は、同様の動作を繰り返すことにより、シリアルデータ信号Ｄａｔａとして、２００ＭｂｐｓでデータＤ０〜Ｄ３を順次出力し、その後、２００ＭｂｐｓでデータＤ４〜Ｄ７を順次出力する。言うまでもなく、データ信号Ｄａｔａの反転信号／Ｄａｔａも同時に出力される。なお、ストローブ信号生成回路１２における２００Ｍｂｐｓでの動作は、データＳ１，Ｓ３，Ｓ５，Ｓ７が、対応するデータＤ１，Ｄ３，Ｄ５，Ｄ７の反転データとなる以外は、データ信号生成回路１１と同様であるのでその説明を省略する。
【００７１】
次に、図１０は、図４〜図６で示した物理層４における１００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図１０を参照しながら、１００Ｍｂｐｓのシリアルデータを出力する場合における物理層４の動作について説明する。なお、２ビットのデータＤ０，Ｄ１及びＤ２，Ｄ３は実際にはそれぞれ並列の２本の信号線により構成されるが、図１０では、データＤ０，Ｄ１及びＤ２，Ｄ３をそれぞれまとめて示している。
【００７２】
２ビットのパラレルデータＤＴ０，ＤＴ１及びクロック信号Ｃｌｋは、４００Ｍｂｐｓ及び２００Ｍｂｐｓのときと同様に入力される。クロック信号Ｃｌｋに対して、ロード信号Ｌｏａｄは８サイクルごとに１度、シフト信号Ｓｈｉｆｔは４サイクルごとに１度（但しロード信号Ｌｏａｄがハイレベルのときを除く）、それぞれハイレベルとなる。データレートが１００Ｍｂｐｓの場合も、データレートが２００Ｍｂｐｓの場合と同様の回路動作により、シリアルデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａ並びにストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅがクロック信号Ｃｌｋに同期して１００Ｍｂｐｓでそれぞれ出力される。このように、物理層４は、シフト信号Ｓｈｉｆｔの入力パターンを変えるだけでデータレートを切り替えることができる。
【００７３】
このように、本第１の実施の形態におけるインタフェース回路は、データレートを指定するためにデバイス２から出力されるシフトパターンコードＳＰＣを、デコーダ１５でデコードしてシフトパターン信号ＳＦＴを生成した後、シフト信号生成回路１６で、該シフトパターン信号ＳＦＴからシフト信号Ｓｈｉｆｔを生成し、データ信号生成回路１１及びＤＳエンコード回路１２で、リンク層３から入力されるパラレルデータを該シフト信号Ｓｈｉｆｔに応じてパラレル−シリアル変換し、シリアルデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａ並びにストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅをそれぞれ生成して出力するようにした。このことから、周波数を切り替えることなく所定の周波数のクロック信号Ｃｌｋで、生成したシフト信号Ｓｈｉｆｔに応じて異なるデータレートでシリアルデータを出力することができる。
【００７４】
第２の実施の形態．
上記第１の実施の形態では、データ信号Ｄａｔａ及びその反転信号／Ｄａｔａを生成するパラレル−シリアル変換回路と、ストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅを生成するパラレル−シリアル変換回路を設けるようにしたが、パラレル−シリアル変換回路で生成されたデータ信号から、ストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅを生成するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００７５】
図１１は、本発明の第２の実施の形態におけるインタフェース回路の物理層の構成例を示した回路図である。なお、図１１においても、物理層の一部分を示しており、本発明を説明するうえで不要な部分は省略している。また、図１１では、図４と同じものは同じ符号で示すと共に、ここではその説明を省略すると共に図４との相違点のみ説明する。
図１１における図４との相違点は、図４のＤＳエンコード回路１２の代わりに、データ信号生成回路１１で生成されたデータ信号からＤＳエンコードを行ってデータ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅを生成して出力するＤＳエンコード回路２２を設けたことにある。これに伴って、図４の物理層４を物理層２１とした。
【００７６】
図１１において、物理層２１は、データ信号生成回路１１と、データ信号生成回路１１で生成されたデータ信号に対してＤＳエンコードを行ってデータ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅを生成するＤＳエンコード回路２２と、クロック信号生成回路１３と、ロード信号生成回路１４と、デコーダ１５と、シフト信号生成回路１６とを備えている。
データ信号生成回路１１で生成されたデータ信号は、ＤＳエンコード回路２２に出力される。更に、ＤＳエンコード回路２２は、入力されたデータ信号から、同期させたデータ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅを生成して出力すると共に、同期させた反転信号／Ｄａｔａ及び／Ｓｔｒｏｂｅを生成して出力する。
【００７７】
ＤＳエンコード回路２２は、ＤフリップフロップＦＦ５１〜ＦＦ５３、ＯＲ回路５４、ＡＮＤ回路５５及びＸＯＲ回路５６，５７で形成されている。ＤＳエンコード回路２２において、ＯＲ回路５４における、一方の入力端にはロード信号Ｌｏａｄが、他方の入力端にはシフト信号Ｓｈｉｆｔがそれぞれ入力され、出力端はＤフリップフロップＦＦ５１の入力端Ｄに接続されている。ＤフリップフロップＦＦ５１のクロック信号入力端ＣＫには、クロック信号生成回路１３からのクロック信号Ｃｌｋが入力され、ＤフリップフロップＦＦ５１の出力端Ｑは、ＡＮＤ回路５５の一方の入力端に接続されている。
【００７８】
また、データ信号生成回路１１におけるＤフリップフロップＦＦ０の出力端Ｑは、ＸＯＲ回路５６の一方の入力端に接続され、ＸＯＲ回路５６の他方の入力端には、ＤフリップフロップＦＦ５２の出力端／Ｑが接続されている。更に、ＸＯＲ回路５６の出力端は、ＡＮＤ回路５５の他方の入力端に接続され、ＡＮＤ回路５５の出力端は、ＸＯＲ回路５７の一方の入力端に接続されている。ＸＯＲ回路５７の他方の入力端は、ＤフリップフロップＦＦ５３の出力端Ｑに接続され、ＸＯＲ回路５７の出力端は、ＤフリップフロップＦＦ５３の入力端Ｄに接続されている。
【００７９】
また、ＤフリップフロップＦＦ５２及びＦＦ５３の各クロック信号入力端ＣＫには、クロック信号生成回路１３からのクロック信号Ｃｌｋがそれぞれ入力される。ＤフリップフロップＦＦ５２は、出力端Ｑからデータ信号Ｄａｔａを、出力端／Ｑからデータ信号Ｄａｔａの反転信号／Ｄａｔａをそれぞれ出力し、ＤフリップフロップＦＦ５３は、出力端Ｑからストローブ信号Ｓｔｒｏｂｅを、出力端／Ｑからストローブ信号Ｓｔｒｏｂｅの反転信号／Ｓｔｒｏｂｅをそれぞれ出力する。
【００８０】
このような構成において、図１２は、図１１で示した物理層２１における４００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図１２を参照しながら、４００Ｍｂｐｓのシリアルデータを出力する場合における物理層２１の動作について説明する。なお、８ビットのデータＤ０〜Ｄ７は実際には並列の８本の信号線により構成されるが、図１２では、Ｄ０〜Ｄ７をまとめて記載している。また、データ信号生成回路１１の動作は、上記第１の実施の形態の場合と同様であるのでその説明を省略する。以下、ＳｔＥｎは、ＤフリップフロップＦＦ５１の出力端Ｑからの出力信号を、ｎ１は、データ信号生成回路１１の出力信号を、ｎ２は、ＸＯＲ回路５６の出力信号を、ｎ３は、ＸＯＲ回路５７の出力信号をそれぞれ示すものとする。
【００８１】
データ信号生成回路１１は、シリアルデータ信号ｎ１として、４００Ｍｂｐｓのデータレートで、データＤ０〜Ｄ７を順次出力し、その後、データＤ８〜Ｄ１５を順次出力する。このように出力されたシリアルデータ信号ｎ１は、ＤフリップフロップＦＦ５２の入力端Ｄに入力され、ＤフリップフロップＦＦ５２の出力端Ｑからの出力信号がデータ信号Ｄａｔａとなり、ＤフリップフロップＦＦ５２の出力端／Ｑからの出力信号がデータ信号Ｄａｔａの反転信号／Ｄａｔａとなる。
【００８２】
ＤＳエンコード回路２２において、ストローブイネーブル信号ＳｔＥｎは、ロード信号Ｌｏａｄとシフト信号ＳｈｉｆｔのＯＲ回路５４で論理和を行い、更にＤフリップフロップＦＦ５１で１クロック分遅延させることで得られる。４００Ｍｂｐｓでの送信の場合には、ストローブイネーブル信号ＳｔＥｎが常にハイレベルになることから、ＡＮＤ回路５５はデータ信号ｎ２を常に出力する。
【００８３】
このような状態において、ＸＯＲ回路５６は、シリアルデータ信号ｎ１と前回のサイクルの反転信号／Ｄａｔａとの比較を行い、シリアルデータ信号ｎ１が前回のサイクルと同じ場合はハイレベル、反転している場合はローレベルの信号ｎ２を出力する。ＸＯＲ回路５７は、信号ｎ２がハイレベル（シリアルデータｎ１が前回のサイクルと同じ）ならばストローブ信号Ｓｔｒｏｂｅの反転信号を、信号ｎ２がローレベル（シリアルデータｎ１が前回のサイクルの反転）ならばストローブ信号Ｓｔｒｏｂｅを信号ｎ３として出力する。
【００８４】
このように出力された信号ｎ３は、ＤフリップフロップＦＦ５３の入力端Ｄに入力され、ＤフリップフロップＦＦ５３の出力端Ｑからの出力信号がストローブ信号Ｓｔｒｏｂｅとなり、ＤフリップフロップＦＦ５３の出力端／Ｑからの出力信号がストローブ信号Ｓｔｒｏｂｅの反転信号／Ｓｔｒｏｂｅとなる。また、ＤフリップフロップＦＦ５３においても、クロック信号Ｃｌｋの立ち上がりエッジをトリガとして、入力端Ｄに入力された信号ｎ３をデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａとして出力すると共に保持する。
【００８５】
信号ｎ３は、ＸＯＲ回路５６及び５７の処理時間分だけシリアルデータ信号ｎ１よりも遅れる。このことから、信号ｎ１とｎ３の同期をとるために、ＤフリップフロップＦＦ５２及びＦＦ５３が設けられている。データ信号Ｄａｔａ及びその反転信号／Ｄａｔａ、並びにストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅは、ＤフリップフロップＦＦ５２及びＦＦ５３によってすべてクロック信号Ｃｌｋに同期して４００Ｍｂｐｓで送信される。なお、図１２では、データＤ０〜Ｄ１５に対応する信号ｎ３のデータをデータＳ０〜Ｓ１５としている。
【００８６】
図１３は、図１１で示した物理層２１における２００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図１３を参照しながら、２００Ｍｂｐｓのシリアルデータを出力する場合における物理層２１の動作について説明する。なお、４ビットのデータＤ０〜Ｄ３及びＤ４〜Ｄ７は実際にはそれぞれ並列の４本の信号線により構成されるが、図１３では、データＤ０〜Ｄ３及びＤ４〜Ｄ７をそれぞれまとめて示している。また、データ信号生成回路１１の動作は、上記第１の実施の形態の場合と同様であるのでその説明を省略する。
【００８７】
データ信号生成回路１１は、シリアルデータ信号ｎ１として、２００Ｍｂｐｓのデータレートで、データＤ０〜Ｄ３を順次出力し、その後、データＤ４〜Ｄ７を順次出力する。このように出力されたシリアルデータ信号ｎ１は、ＤフリップフロップＦＦ５２の入力端Ｄに入力され、ＤフリップフロップＦＦ５２の出力端Ｑからの出力信号がデータ信号Ｄａｔａとなり、ＤフリップフロップＦＦ５２の出力端／Ｑからの出力信号がデータ信号Ｄａｔａの反転信号／Ｄａｔａとなる。
【００８８】
ＤＳエンコード回路２２において、ストローブイネーブル信号ＳｔＥｎは、データ信号ｎ１の信号レベルが変化したサイクルでハイレベルとなる。該サイクルでは、ＸＯＲ回路５６の出力信号ｎ２がそのままＸＯＲ回路５７に伝わるため、ストローブイネーブル信号ＳｔＥｎがローレベル（データ信号ｎ１の信号レベルが変化しないサイクル）のときは、ＡＮＤ回路５５からの出力信号は常にローレベルとなるため、ＸＯＲ回路５７の出力信号ｎ３はストローブ信号Ｓｔｒｏｂｅと常に等しくなる。
【００８９】
すなわち、信号ｎ３は、前回のサイクルと同じ値を保持することから、信号ｎ３は、シリアルデータ信号ｎ１と同じ位相で２００Ｍｂｐｓのデータレートで出力される。更に、ＤフリップフロップＦＦ５２及びＦＦ５３は、入力された信号ｎ１及びｎ３を、データ信号Ｄａｔａ及びストローブ信号Ｓｔｒｏｂｅとしてクロック信号Ｃｌｋに同期させて２００Ｍｂｐｓのデータレートで出力する。なお、図１３では、データＤ０〜Ｄ７に対応する信号ｎ３のデータをデータＳ０〜Ｓ７としている。
【００９０】
図１４は、図１１で示した物理層２１における１００Ｍｂｐｓのシリアルデータを出力する際の動作例を示したタイミングチャートである。図１４を参照しながら、１００Ｍｂｐｓのシリアルデータを出力する場合における物理層２１の動作について説明する。なお、２ビットのデータＤ０，Ｄ１及びＤ２，Ｄ３は実際にはそれぞれ並列の２本の信号線により構成されるが、図１４では、データＤ０，Ｄ１及びＤ２，Ｄ３をそれぞれまとめて示している。また、データ信号生成回路１１の動作は、上記第１の実施の形態の場合と同様であるのでその説明を省略する。
【００９１】
データ信号生成回路１１は、シリアルデータ信号ｎ１として、１００Ｍｂｐｓのデータレートで、データＤ０，Ｄ１を順次出力し、その後、データＤ２，Ｄ３を順次出力する。このように出力されたシリアルデータ信号ｎ１は、ＤフリップフロップＦＦ５２の入力端Ｄに入力され、ＤフリップフロップＦＦ５２の出力端Ｑからの出力信号がデータ信号Ｄａｔａとなり、ＤフリップフロップＦＦ５２の出力端／Ｑからの出力信号がデータ信号Ｄａｔａの反転信号／Ｄａｔａとなる。
【００９２】
ＤＳエンコード回路２２において、１００Ｍｂｐｓのデータレートで送信する場合においても、上記２００Ｍｂｐｓのデータレートで送信する場合と同様の回路動作により、シリアルデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａ並びにストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅが、クロック信号Ｃｌｋに同期して１００Ｍｂｐｓでそれぞれ出力される。なお、図１４では、データＤ０〜Ｄ３に対応する信号ｎ３のデータをデータＳ０〜Ｓ３としている。
【００９３】
このように、本第２の実施の形態におけるインタフェース回路は、データ信号生成回路１１で、リンク層３から入力されるパラレルデータをシフト信号Ｓｈｉｆｔに応じてパラレル−シリアル変換し、データ信号Ｄａｔａをなすデータ信号ｎ１を生成し、ＤＳエンコード回路２２は、ロード信号Ｌｏａｄ及びシフト信号Ｓｈｉｆｔを用いて、データ信号ｎ１の信号レベルが変化するサイクルでデータ信号ｎ１からストローブ信号Ｓｔｒｏｂｅをなすデータ信号ｎ３を生成し、データ信号ｎ１とｎ３の同期をとってデータ信号Ｄａｔａ及びその反転信号／Ｄａｔａ並びにストローブ信号Ｓｔｒｏｂｅ及びその反転信号／Ｓｔｒｏｂｅとして出力するようにした。このことから、上記第１の実施の形態の場合と同様の効果を得ることができる。
【００９４】
【発明の効果】
上記の説明から明らかなように、本発明のインタフェース回路によれば、データレートを指定するためにデバイスから出力された信号に応じてシフト信号を生成すると共にクロック信号からロード信号を生成し、リンク層から入力されるパラレルデータを該シフト信号及びロード信号の各信号レベルに応じてパラレル−シリアル変換し、シリアルデータ信号及びその反転信号並びにストローブ信号及びその反転信号をそれぞれ生成して出力するようにした。このことから、周波数を切り替えることなく所定の周波数のクロック信号で、異なる複数のデータレートでシリアルデータを出力することができる。
【００９５】
具体的には、３入力のマルチプレクサによってデータのロード及びシフトを制御していることから、高価なプロセスや特別なセルを使用することなく、同一のクロック信号にて、一定の周期で入力されるパラレルデータを異なるデータレートのシリアルデータに変換して出力することができる。
【００９６】
また、リンク層から入力されるパラレルデータから直接ストローブ信号を生成し、３入力のマルチプレクサによってデータのロード及びシフトを制御するようにしたことから、高価なプロセスや特別なセルを使用することなく、同一のクロック信号にて、シリアルデータに同期した異なるデータレートのストローブ信号を生成することができる。
【００９７】
前回のサイクルのシリアルデータと現在のシリアルデータとを比較する比較回路と、ストローブ信号を反転するかどうかを決定する反転回路との間に、ロード信号とシフト信号の信号レベルに応じて制御されるマスク回路を挿入するようにした。このことから、同じ周波数のクロック信号で異なるデータレートのストローブ信号を生成して出力することができる。
【００９８】
具体的には、マスク回路は、ロード信号とシフト信号の論理和に応じて比較回路の比較結果を反転回路に出力するようにしたことから、同じ周波数のクロック信号で異なるデータレートのストローブ信号を生成することができる。
【００９９】
シフト信号生成部は、デバイスからのデータレートを指定する信号をパラレル信号にデコードし、ロード信号を使用して該パラレル信号をシリアル信号に変換してシフト信号を生成するようにした。このことから、デバイスからのデータレートを指定する信号を用いてデータレートに応じたシフト信号を生成することができる。
【０１００】
また、デコーダで、データ信号生成部に入力されるパラレルデータの単位データ数よりも１つ少ない単位データ数のパラレルデータからなるパラレル信号に変換するようにした。このことから、デバイスからのデータレートを指定する信号をパラレル信号に変換することができ、データレートに応じたシフト信号を生成することができる。
【０１０１】
具体的には、シフト信号生成回路を、ロード信号を切替制御信号とする複数の２入力マルチプレクサと、該２入力マルチプレクサと同数のフリップフロップを直列に接続して形成した。このことから、シフト信号の変化パターンをパラレルに与えることができ、かつ、ロード信号を共有することができるため、高価なプロセスや特別なセルを使用することなく、シフト信号を生成することができる。
【０１０２】
ロード信号生成部は、複数のフリップフロップをリング状に接続することによって構成したことから、高価なプロセスや特別なセルを使用することなくロード信号を生成することができる。
【０１０３】
具体的には、ロード信号生成部を、データ信号生成部の３入力マルチプレクサと同数のフリップフロップをリング状に接続して構成したことから、高価なプロセスや特別なセルを使用することなくロード信号を生成することができる。
【０１０４】
各フリップフロップは、所定の周波数のクロック信号に基づいてラッチ動作を行うようにしたことから、データレートに応じてクロック信号を切り替えることなく、異なるデータレートのデータ信号及びストローブ信号を生成して出力することができる。
【図面の簡単な説明】
【図１】  本発明が適用されるＩＥＥＥ１３９４規格に準拠した通信ネットワークの構成を示した図である。
【図２】  図１で示した１つのノードの構成例を示した図である。
【図３】  ＤＳリンク方式における各信号を示したタイミングチャートである。
【図４】  本発明の第１の実施の形態におけるインタフェース回路の物理層の構成例を示した回路図である。
【図５】  図４のロード信号生成回路１４の回路例を示した図である。
【図６】  図４のシフト信号生成回路１６の回路例を示した図である。
【図７】  図６で示したシフト信号生成回路１６の動作例を示したタイミングチャートである。
【図８】  図４の物理層４における４００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図９】  図４の物理層４における２００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１０】  図４の物理層４における１００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１１】  本発明の第２の実施の形態におけるインタフェース回路の物理層の構成例を示した回路図である。
【図１２】  図１１の物理層２１における４００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１３】  図１１の物理層２１における２００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１４】  図１１の物理層２１における１００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１５】  従来の物理層の回路例を示した図である。
【図１６】  図１５の物理層の４００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１７】  図１５の物理層の２００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【図１８】  図１５の物理層の１００Ｍｂｐｓでの動作例を示したタイミングチャートである。
【符号の説明】
１  インタフェース回路
２  デバイス
３  リンク層
４，２１  物理層
５  ケーブル
１１  データ信号生成回路
１２，２２  ＤＳエンコード回路
１３  クロック信号生成回路
１４  ロード信号生成回路
１５  デコーダ
１６  シフト信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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