(57)【特許請求の範囲】
【請求項１】
行方向に延びる１つまたは複数の行方向導体と、
クロスポイントが前記行方向導体と列方向導体との間の交点に形成されるように、列方向に延びる１つまたは複数の列方向導体と、
少なくとも１つのクロスポイントに形成される状態素子であって、互いに直列であるヒューズ及びアンチヒューズを含み、前記行方向導体及び前記列方向導体と電気接触している状態素子であって、前記ヒューズと前記アンチヒューズとの間に配置された、前記行方向導体または前記列方向導体よりも低い熱伝導率を有する導体をさらに備える状態素子と、
を備えるワンタイムプログラマブルメモリアレイ。
【請求項２】
前記状態素子を取り囲む絶縁体をさらに備える請求項１に記載のメモリアレイ。
【請求項３】
前記行方向導体または前記列方向導体よりも低い熱伝導率を有する前記導体が第１の導体であり、前記状態素子が、前記行方向導体と前記列方向導体のうちの１つと前記アンチヒューズとの間に配置された、第２の導体をさらに含む請求項１に記載のメモリアレイ。
【請求項４】
前記状態素子の前記ヒューズは、前記行方向導体及び列方向導体のうちの１つに沿って延びる請求項１に記載のメモリアレイ。
【請求項５】
前記状態素子の前記ヒューズは、前記ヒューズのほぼ中心に空洞が存在するように形成される請求項１に記載のメモリアレイ。
【請求項６】
前記ヒューズは、垂直に配向しているヒューズである請求項１に記載のメモリアレイ。
【請求項７】
前記アンチヒューズの抵抗は、前記アンチヒューズに対する電圧が変化するにつれて変化する請求項１に記載のメモリアレイ。
【請求項８】
前記アンチヒューズの抵抗は、前記アンチヒューズに対する電圧が増加するにつれて減少する請求項７に記載のメモリアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、プログラマブルメモリ記憶デバイスに関する。より詳細には、本発明は、垂直に配向されたヒューズまたはヒューズとアンチヒューズの組み合わせユニットメモリセルを備えたワンタイムプログラマブル（一度だけプログラム可能な）記憶デバイスに関する。
【０００２】
【従来の技術】
民生電子デバイスの普及によって証明されているように、近年、半導体デバイスに対する需要はますます増加している。半導体デバイスの開発により、大半またはすべての民生電子部品が可能となっている。電子デバイスが小型化され、複雑になり、安価になるにつれて、低コストの高密度半導体デバイスに対する需要は増加している。
【０００３】
メモリの分野では、さらなる高密度及び低コストに対する需要は、不揮発性メモリ（すなわち、電力が供給されていないときでもデータを失うことがないメモリ）に対して特に顕著である。
【０００４】
不揮発性メモリは、一度だけプログラム可能である（ＯＴＰ：one-time programmable）か、または再プログラム可能である。名前が示すように、ＯＴＰメモリは一度プログラムされ、すべての実用的な目的に対して永久的である。大抵のＯＴＰメモリは、４つの基本的なタイプ、つまり１）アンチヒューズ、２）ヒューズ、３）電荷記憶（ＥＰＲＯＭ）及び４）マスクＲＯＭに分類することができる。
【０００５】
アンチヒューズに基づいたプログラマブル素子は、通常、２つの抵抗状態を形成するのに、金属−絶縁体−金属またはダイオード構造の破壊に依存する。１０Ｖを越えるプログラミング電圧が一般に必要である。さらに、アンチヒューズ破壊に必要な電流は大きく、このため、大きな駆動トランジスタを用いることになる。メモリセルとして用いられる場合、通常、アクセストランジスタがメモリセル内に含まれる。
【０００６】
ヒューズ記憶素子に基づいたメモリセルは、大きなセルサイズのため、広範囲には用いられない。平坦な（planar）ヒューズは８λ２（ここで、λは、フォトリソグラフィー特徴部分の最小サイズである）の最小面積を必要とする。なぜなら、ヒューズの各端部には接触領域が必要であるからである。一般に、より簡単にプログラムされる素子を提供するために、ヒューズは８λ２より大きくなることもある。アンチヒューズについては、プログラミング電流は大きく、このため、上記のように、大きな駆動トランジスタを用いることになる。アクセストランジスタを加えることで、最小のセルサイズはさらに増加する。
【０００７】
ＥＰＲＯＭの場合、ビットをプログラムするには、ファウラー・ノルドハイム電子トンネル効果によって基板からメモリセルのフローティングゲートまで電荷を転送するために高い書込み電圧が必要である。書き込み速度は、トンネル効果電流密度によって制限される。ＥＰＲＯＭは、再プログラムできるという点で、ＯＴＰメモリ群の中では独特であるが、まずメモリアレイを紫外線光源にさらすことによって消去する必要がある。この手順は簡単に実行されず、またすべてのメモリが消去されてしまう。
【０００８】
マスク読み出し専用メモリ（マスクＲＯＭ）は、製造時にプログラムされるメモリであり、従ってＯＴＰメモリの一タイプである。マスクＲＯＭは、比較的単純である。なぜなら、書込みを可能にする回路が必要ではなく、従って他のＯＴＰメモリと比較するとコストも低いからである。プログラミングが製造プロセスの一部であるため、マスクＲＯＭは、「現場でプログラムする」（すなわち、購入者の特定の必要性に合致するように購入者によってプログラムされる）ことはできない。換言すると、マスクＲＯＭは、現場でのプログラム性の柔軟さを提供しない。またマスクＲＯＭは、大量に製造しない限り、一般にコストの節約は実現できない。
【０００９】
【発明が解決しようとする課題】
上記の現存のＯＴＰメモリ技術は、４λ２（クロスポイントメモリの最小セルサイズ）よりもかなり大きいセルサイズに基づいている。さらに、いずれの場合にも、メモリセルは、単一の結晶シリコン基板上に構築された単一面のメモリ素子からなり、センス及びプログラミング電子部品はメモリアレイの周囲に配置される。この結果、高密度、低コストのＯＴＰメモリの製造は困難である。従って、このような課題を解決する必要性が存在する。
【００１０】
【課題を解決するための手段】
本発明の一態様によると、ワンタイムプログラマブル（ＯＴＰ）メモリは、１つまたは複数のメモリアレイを含むことができる。各メモリアレイは、行方向に延びる１つまたは複数の行方向導体と列方向に延びる１つまたは複数の列方向導体を含み、行方向導体と列方向導体の間の交点にクロスポイントが形成される。メモリアレイは、少なくとも１つのクロスポイントに形成された状態素子を含むことができる。状態素子はヒューズを含み、さらにヒューズと直列にされたアンチヒューズを含む。状態素子は、行方向導体及び列方向導体と電気接触している。
【００１１】
本発明の原理の別の態様によると、ＯＴＰメモリをプログラムする方法は、状態素子を選択するステップと、選択した状態素子に電気接続された行方向導体に書込み電圧ＶＷＲを印加するステップと、選択した状態素子に電気接続された列方向導体を接地するステップとを含むことができる。電圧ＶＷＲを行方向導体に印加し、列方向導体を接地することによって、選択された状態素子を介して臨界電圧低下ＶＣが発生し、状態素子の状態を変化させる。
【００１２】
本発明の原理のさらに別の態様によると、ＯＴＰメモリを読み出す方法は、状態素子を選択するステップと、選択した状態素子に電気接続された行方向導体に読み出し電圧ＶＲＤを印加するステップと、選択した状態素子に電気接続された列方向導体からの電流量を検知するステップとを含むことができる。比較的高い電流の検知は、状態素子が第１の状態（低抵抗状態）にあることを示し、比較的低い電流の検知は、状態素子が第２の状態（高抵抗状態）にあることを示す。
【００１３】
本発明の特定の実施形態から特定の利点が得られる。例えば、個々のユニットメモリセルのサイズは大きく減少する。これによって、より低いコストで高密度のＯＴＰメモリセルを得ることができる。また、ユニットメモリセルは、標準の半導体プロセス及び材料を用いて製造することができるので、現在の最新の製造技術における設備投資を超える投資はほとんど必要ないか、または全く必要ない。さらに、メモリセルにおける電流の流れは、基板面に対してほぼ直交（垂直）である。これにより、隣接する導体間にセルを挿入することができる。特に、導体のクロスポイントアレイの交点にセルを配置して、クロスポイントＯＴＰメモリアレイを形成することができる。クロスポイントメモリアレイは、各メモリセルの平坦な領域が４λ２となるように製造することができる。これらのアレイの面は互いに積層することができ、密度を大きく増加させる。
【００１４】
【発明の実施の形態】
簡単及び例示のため、本発明の原理は、主にその例示的な実施形態を参照することによって説明する。しかし、当業者であれば、同じ原理を多くのタイプのワンタイムプログラマブル（ＯＴＰ）メモリ及びそれを用いた方法に同等に適用可能であることを容易に認識するであろう。
【００１５】
一般に、ＯＴＰメモリは、１つまたは複数のクロスポイントメモリアレイを用いて形成され、メモリアレイは、ユニットメモリセルを用いて形成される。本発明の特定の態様によるユニットメモリセルは、２つの導体のクロスポイントに配置されている。第１のタイプのユニットメモリセルは、一般に、アンチヒューズと直列になったヒューズを含む。アンチヒューズは、初期抵抗が高く、臨界電圧が印加されると比較的低い抵抗まで破壊される素子である。
【００１６】
図１Ａは、例示的なアンチヒューズの抵抗の特性を示す。図示するように、アンチヒューズは、高い初期抵抗Ｒ１AFを有する。臨界電圧ＶCが時間ｔ0において印加されると、電流がアンチヒューズを流れ始める。時間ｔ1において、アンチヒューズは破壊されて比較的低い抵抗Ｒ２AFになる。電圧ＶCが印加され続けると、大きな電流が時間ｔ1後にアンチヒューズを流れる。
【００１７】
アンチヒューズは、絶縁体材料、導電材料で分離された絶縁体材料の多層スタック、分散導電含有物を含む絶縁材料のマトリクス、非晶質及び結晶性半導体材料、相変化材料、Ｓｉの多層スタック及びケイ化物形成金属の組み合わせ等から形成することができる。一般に、アンチヒューズは、２つの導電材料間に挟まれ、アンチヒューズに対する電圧の印加を可能にする。絶縁体材料としては、ＳｉＯX、ＳｉＮX、ＳｉＯXＮY、ＡｌＯX、ＴａＯX、ＴｉＯX、ＡｌＮX等が挙げられ、非晶質及び結晶性半導体材料としては、Ｓｉ、Ｇｅ、ＳｉとＧＥの合金、ＩｎＴｅ、ＳｂＴｅ，ＧａＡｓ、ＩｎＳｅ，ＩｎＳｂ等が挙げられ、相変化材料としては、Ｓｉ、Ｇｅ、Ａｓ、Ｓｅ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｐｂ、Ｂｉ等から選択される少なくとも２つの素子を含む合金が挙げられ、ケイ化物形成金属としては、Ｗ、Ｐｔ、Ｐｄ、Ｃｏ、Ｎｉ、Ｔｉ等及びそれらの合金が挙げられる。
【００１８】
絶縁体材料をアンチヒューズとして用いる場合、アンチヒューズの厚さは、好ましくは０．５ナノメートル（ｎｍ）〜５０ｎｍである。しかし、環境に応じて厚さは任意の範囲に設定することができる。例えば、破壊前の条件において、アンチヒューズにかなりの電流が流れることが望まれる場合、絶縁体の厚さは、かなりの量子力学的トンネル効果電流が小さめの電圧で流れるように、約５ｎｍ未満になるように選択することができる。非晶質及び多結晶半導体材料が用いられる場合、厚さは好ましくは１ｎｍ〜１００ｎｍである。繰り返すが、厚さは様々である。
【００１９】
上記のようにアンチヒューズは、初期抵抗が高く、臨界電圧が印加されると比較的低い抵抗に変化する素子である。異なる抵抗状態を実現するメカニズムは、材料によってそれぞれ異なる。例えば、相変化材料から形成されるアンチヒューズは、非晶質状態のとき高抵抗であり、結晶状態のとき低抵抗である。また、多層Ｓｉ及びケイ化物形成金属から形成されたアンチヒューズは、多層がケイ化物に変換されていないときには高抵抗であり、多層がケイ化物に変換されているときには低抵抗である。両方の場合とも、高抵抗状態と低抵抗状態の大きさは何桁も離れている。
【００２０】
他の例として、絶縁体タイプのアンチヒューズが用いられる場合、電子トンネル効果によって、金属−絶縁体−金属構造の絶縁バリアには臨界電圧ＶCまでの電流が流れ、セルの比抵抗はかなり大きく、例えば約１０7Ω-μｍ2のオーダーになり得る。しかし、臨界電圧ＶCを越えると、バリアは絶縁体を通る金属の移動のため破壊され、セルの比抵抗は１００Ω-μｍ2まで低下し得る。同様の電流搬送及び破壊のメカニズムは、積層絶縁体及び導電含有物を含む絶縁体においても働く。
【００２１】
アンチヒューズとは異なり、ヒューズは初期抵抗が低く、臨界電流が流れると高抵抗に変化し、大抵の場合開回路となる。ヒューズは薄膜レジスタであっても良く、また、半導体（例えば、Ｓｉ、Ｇｅ）、導体（例えば、Ａｌ、Ｃｕ、Ａｇ，Ａｕ、Ｐｔ）、低溶融材料（例えば、Ｉｎ、Ｚｎ、Ｓｎ、Ｐｂ）、耐熱金属（例えば、Ｔａ、Ｗ）、遷移金属（Ｎｉ、Ｃｒ）等やそれらの合金などの材料から形成することができる。ヒューズが垂直に配向されている場合（すなわち、電流の方向がヒューズ内でほぼ垂直である場合）、より有益である。なぜなら、非常に小さなメモリ素子は、垂直に配向されたヒューズで実現できるからである。
【００２２】
図１Ｂは、例示的なヒューズの抵抗の特性を示す。図示するように、ヒューズは低い初期抵抗Ｒ１Fを有する。ヒューズは、臨界電流ＩCが時間ｔ1で開始されるまで低抵抗を維持する。この時点で、Ｉ2Ｒｔの加熱によりヒューズの温度は上昇し、熱暴走に至る。すなわち、ヒューズを通して電力を消散し続けると、さらに加熱され、温度はさらに上昇する。最終的に、Ｉ2Ｒｔの加熱によってヒューズは溶融し、時間ｔ2において開回路Ｒ２Fとなる。従って、ヒューズを備えたメモリセルは２つの状態を示す。第１の状態、すなわち初期の状態は抵抗Ｒ１Fであり、これはヒューズ材料及び形状の選択によって特定の値に制御することができる。第２の状態、すなわち最終の状態は、Ｒ２Fの開回路である。
【００２３】
第１のタイプ（直列のヒューズ／アンチヒューズ）のユニットメモリセルで形成されたメモリは、第２の状態が望まれるセルについては臨界電流ＩCを印加し、第１の状態が望まれるセルのみをそのままにしておくことによってプログラムすることができる。読出し電圧ＶRを印加し、選択されたメモリセルを通した電流のあるなしを検知することにより、個々のユニットメモリセルの第１及び第２の状態を検出することができる。電流が流れていれば、メモリセルが第１の状態にあることを示し、電流が流れていなければ、メモリセルが第２の状態にあることを示す。
【００２４】
図１Ｃは、例示的な直列のヒューズ／アンチヒューズの組み合わせの抵抗（実線で示す）及び電流（破線で示す）の特性である。最初は、アンチヒューズの高い抵抗Ｒ１AFが優勢である。しかし、時間ｔ0において十分に大きな電圧（すなわち、ＶC）が印加されると、アンチヒューズは上記のように時間ｔ1で破壊される。この時点で、時間ｔ1の抵抗の鋭い落ち込みによって示すように、ヒューズ及びアンチヒューズは共に低抵抗である。低抵抗のために、ヒューズ／アンチヒューズの組み合わせを通過する電流は臨界となる。すなわち、臨界電流ＩCが生成される。このため、上記のように、ヒューズは溶融する。熱暴走プロセスにより、ヒューズが最終的に破壊されて時間ｔ2で開回路となるまで、温度は上昇する。この時点で、ヒューズ及びアンチヒューズの組み合わせ抵抗は、開回路Ｒ２F抵抗となる。これに応じて、図１Ｃの破線で示すように、電流は時間ｔ2でゼロとなる。
【００２５】
従って、直列のヒューズ及びアンチヒューズを備えたメモリセルは２つの状態を示す。第１の状態、すなわち初期の状態は、有限抵抗（一般に、Ｒ１AFが優勢である）である。この第１の状態では抵抗は有限であるため、いくらかの量の電流が流れる。第２の状態は、無限の抵抗（開回路Ｒ２F）である。この結果、電流はセルを流れない（図１Ｃの破線を参照）。
【００２６】
このようなメモリセルのプログラミング及び読出しは、比較的簡単なタスクである。第１の状態が望ましい場合、メモリセルは放置される。第２の状態が望ましい場合、臨界電圧ＶCをメモリセルに印加する。また、時間ｔ0から時間ｔ2までの時間は、非常に短くすることができる。これにより、迅速なプログラミングが可能になる。
【００２７】
厳密には、アンチヒューズはメモリセルに必ずしも必要ではないことに注意されたい。しかし、メモリセルと直列になるダイオードまたはトランジスタを含まないクロスポイントメモリアレイでは、アンチヒューズにより、特定のメモリセルをプログラムする選択性が得られる。また、アンチヒューズの初期の高抵抗により、アレイにおける個々のメモリ素子を検知する能力を危険にさらすことなく、ヒューズの個々の抵抗を任意の値に減少させることができる。
【００２８】
さらに、アンチヒューズの抵抗は、異なるレベルの印加電圧によって変化し得る。この特性を、アンチヒューズがメモリデバイスに提供するメモリセルの選択機能を強化するために用いることができる。図１Ｄに示すように、薄い絶縁体タイプのアンチヒューズ（金属／絶縁体／金属トンネル接合）の抵抗は、一般に、アンチヒューズに対する電圧が増加するにつれて減少する。従って、アンチヒューズに対する電圧を制御することによって、ユニットメモリセルの有効な抵抗も同様に制御することができる。抵抗−電圧特性は非線形でもよいことに注意されたい。
【００２９】
第２のタイプのユニットメモリセルは、一般に、垂直に配向されたヒューズを含む。垂直に配向されたヒューズは、基板の面に対して垂直、すなわち直交する電流を有する。垂直に配向されたヒューズは、ヒューズの横方向の厚さに対する垂直方向の高さの比が少なくとも１、一般には１よりもかなり大きく、恐らくは３０対１以上となるように製造される。これにより、高密度メモリの製造が可能になる。
【００３０】
第２のタイプのユニットメモリセルで形成されたメモリのプログラミング及び読出しもまた、比較的簡単である。第１のタイプのユニットメモリセルで形成されたメモリと同様に、第２のタイプのメモリセルのプログラミングは、臨界電圧ＶC（第１のタイプに関連する臨界電圧と必ずしも同じではない）を印加し、臨界電流ＩC（同じく、第１のタイプと必ずしも同じではない）を生成してヒューズを溶融させることによって実現される。また、第１及び第２の状態は、読出し電圧を印加し、電流のあるなしを検出することによって決定される。
【００３１】
後述するように、第１または第２のタイプのユニットメモリセルで形成されたメモリデバイスからデータを読み出すために、等電位法を用いることができる。
【００３２】
図２Ａは、本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセル２００の第１の実施形態の断面図である。上記の第１のタイプのユニットメモリセルであるユニットメモリセル２００は、アンチヒューズ２８０と直列のヒューズ２３０を含む。ヒューズ２３０及びアンチヒューズ２８０は、閉領域２８５内に形成されている。
【００３３】
この特定の実施形態では、ヒューズ２３０は、基板面（図示せず）に対して垂直に配向されている。このようにすると、ユニットメモリセル内の電流もまた、基板面に対して直交（垂直）である。これにより、メモリセルを隣接する導体層の間に挿入することができる。特に、セルは導体のクロスポイントアレイの交点に配置され、クロスポイントメモリアレイを形成する。これらのアレイの面は互いの上面に積層され、ＯＴＰメモリの密度を著しく増加させる。
【００３４】
ユニットメモリセル２００はまた、列方向導体２１０、列方向導体２１０の上方に位置し閉領域２８５を画定する第１の絶縁体２２０、アンチヒューズ２８０の上面から閉領域２８５の中央領域までを占有する絶縁プラグ２４０、第１の絶縁体２２０とヒューズ２３０と絶縁プラグ２４０の上方に位置する第２の絶縁体２５０及び行方向導体２６０を含むことができる。
【００３５】
上記のように、アンチヒューズ２８０は、絶縁体材料、導電材料で分離された絶縁体材料の多層スタック、分散導電含有物を含む絶縁材料のマトリクス、非晶質及び結晶性半導体材料、相変化材料、Ｓｉの多層スタック及びケイ化物形成金属の組み合わせ等から形成することができる。ヒューズ２３０を形成するために、半導体、導体、低溶融温度材料、耐熱金属、遷移金属などの材料を用いることができる。
【００３６】
行方向導体２６０及び列方向導体２１０を形成するために、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｗ等、及びそれらの合金などの導電材料を用いることができる。また、ポリシリコンを行方向導体２６０及び列方向導体２１０に用いることもできる。第１の絶縁体２２０及び第２の絶縁体２５０、ならびに絶縁プラグ２４０を形成するために、酸化ケイ素及び窒化ケイ素などの材料、酸化アルミニウム及び窒化アルミニウム、酸窒化ケイ素、酸化タンタル等を用いることができる。
【００３７】
図示していないが、特定の実施形態では、絶縁プラグ２４０を全体または部分的にエッチングし、空洞を残すことが望ましい場合がある。この構成により、ヒューズ２３０に隣接して非常に低い熱導電率が得られ、溶融または蒸発したヒューズ材料が侵入する空間ができる。これらの特徴により、電力は、ヒューズ２３０を破壊するのに必要な程度に低下する。
【００３８】
しかし、絶縁プラグ２４０は、基板面、例えばアンチヒューズ２８０に接触するヒューズ２３０の領域に対して平行な面において、ヒューズ２３０の断面積の制御に役立つ。断面積を制御することにより、ヒューズの特性及びメモリセルを正確に操作することができる。
【００３９】
図２Ａは、行方向導体２６０が閉領域２８５の上面でヒューズ２３０の全体を覆っている状態を示しているが、これは、本発明を実施するための要件ではない。同様に、図２Ａは、列方向導体２１０が閉領域２８５の底面でアンチヒューズ２８０の全体を覆っている状態を示しているが、同様にこれも要件ではない。完全に覆われている状態が示されているが、行方向導体２６０と列方向導体２１０との間に導電経路が存在することだけが必要である。従って、電気接続は、列方向導体２１０、ヒューズ２３０、アンチヒューズ２８０及び行方向導体２６０の間に存在しなければならない。列方向導体２１０、ヒューズ２３０、アンチヒューズ２８０及び行方向導体２６０が互いに物理的に接触している必要はない。
【００４０】
図２Ｂは、ヒューズ２３０及び絶縁プラグ２４０が、行方向導体２６０及び列方向導体２１０のクロスポイント１１５内に位置する閉領域２８５の周辺部及び中央部をほぼ占有している状態を示す、図２Ａのユニットメモリセル２００の上面図である。アンチヒューズ２８０（図２Ｂには図示せず）は、絶縁プラグ２４０及びヒューズ２３０と同じ形状をとることができ、またはヒューズ２３０を越えて異なる形状をとることもできる。行方向導体２６０及び列方向導体２１０はそれぞれの方向に延びて、クロスポイント２１５を形成する（説明のために破線領域として示す）。閉領域２８５は、全体がクロスポイント２１５内に位置するように示されているが、必ずしもその必要はない。上記のように、閉領域２８５内の構造によって、行方向導体２６０と列方向導体２１０との間に電気接続が維持されることのみが必要とされる。
【００４１】
簡単のため、第１の絶縁体２２０及び第２の絶縁体２５０は、図２Ｂに含まれない。また、説明のために、ヒューズ２３０及び絶縁プラグ２４０は、クロスポイント２１５に示される。しかし、行方向導体２６０は、スペーサ２３０及び絶縁プラグ２４０の全体を覆っても良い。
【００４２】
また、図２Ｂにおいて、閉領域２８５は、ヒューズ２３０が閉領域２８５の環部をほぼ占め、絶縁プラグ２４０が閉領域２８５の中央部をほぼ占める円柱形として示されている。しかし、閉領域２８５の形状はこれに限定されず、長方形、正方形、楕円形、または他の任意の閉じられた形状などの他の形状を含むことができる。また、絶縁プラグ２４０は、部分的または全体的にエッチングされ、空洞を残しても良い。
【００４３】
図２Ｃと図２Ｄは、図２Ａの第１の実施形態の変形である。図２Ｃでは、メモリセル２００の性能を高めるために、薄い導体２９０が図示するように配置される。図２Ｄでは、同じ目的で、２つの薄い導体２９０及び２９０ｂが図示するように配置される。薄い導体２９０及び／または２９０ｂは、アンチヒューズ２８０に隣接した材料を独立して制御できるようにし、ヒューズ２３０とアンチヒューズ２８０との間により大きな接触領域を与える。薄い導体２９０及び／または２９０ｂは、アンチヒューズ２８０に対してショットキー接触またはオーム接触であっても良い。あるいは、薄い導体２９０及び／または２９０ｂは、ヒューズ２３０をより良好に熱分離するための熱絶縁体であっても良い。薄い導体２９０及び／または２９０ｂは、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｗ、Ｗ、金属窒化物、ドーピングされたシリコン、Ｔａ等、及びそれらの合金で形成することができる。
【００４４】
図２Ｃでは、薄い導体２９０は、閉領域２８５においてアンチヒューズ２８０とヒューズ２３０との間に配置されている。単一の薄い導体のみが含まれる場合、これは、アンチヒューズ２８０の上面の面積を増加させるのには好ましい配置である。図２Ｄでは、第１の薄い導体２９０は、図２Ｃのようにアンチヒューズ２８０とヒューズ２３０との間に配置されるが、列方向導体２１０とアンチヒューズ２８０との間に配置された第２の薄い導体２９０ｂも有する。
【００４５】
薄い導体２９０及び／または２９０ｂを含む１つの理由は、行方向導体２６０または列方向導体２１０における熱伝導率よりも低い熱伝導率を有する材料を導入するためである。熱導電率の低い層は、行方向導体２６０または列方向導体２１０からメモリセルを熱的に分離するのも助し得る。熱分離によって、Ｉ２Ｒｔプロセスによって生成される熱がより効率的に使用される。
【００４６】
アンチヒューズとして非晶質または結晶性半導体を用いることにより、薄い導体２９０及び／または２９０ｂを含むさらなる理由ができる。第１に、半導体と接触する導体材料の選択によって、整流性接触またはオーム接触のいずれが形成されるかが決定される。この接触の性質は、アンチヒューズ２８０の機能に影響を与え得る。第２に、特定の半導体アンチヒューズでは、半導体層を通した金属移動によって低抵抗状態が形成される。このプロセスは、一般に、半導体に隣接した金属のタイプに依存する。これにより、導体２１０及び２６０、ならびに半導体またはアンチヒューズに隣接した金属層、この場合、薄い導体２９０及び／または２９０ｂの選択における柔軟性が提供される。
【００４７】
図示していないが、行方向導体２６０と列方向導体２１０との間に電気接続が維持される限り、薄い導体２９０及び／または２９０ｂの他の配置も可能である。
【００４８】
図３Ａは、本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセル３００の第２の実施形態の断面図である。第１のタイプのユニットメモリセルでもあるユニットメモリセル３００は、ヒューズ３３０及びヒューズ３３０の両側に形成された絶縁体３２０を含む。ヒューズ３３０の内部は完全に充填することもしないこともできる。
【００４９】
セル３００はまた、底部導体３１０を含む。ヒューズ３３０及び底部導体３１０の垂直部分は、Ｕ字領域３８５を形成することに注意されたい。換言すると、図３Ａのヒューズ３３０の水平部分は、図３Ｄに示すように本発明を実施するのに必要ではない。セル３００は、Ｕ字領域３８５の内部の一部またはほぼ全部を占める絶縁プラグ３４０をさらに含む。セル３００は、アンチヒューズ３８０と、Ｕ字領域３８５及び絶縁体３２０の上方にある上部導体３６０をさらに含む。
【００５０】
メモリセルの様々な部分を形成するために用いられる材料については既に述べたので、繰り返し説明はしない。また、上記の理由により、絶縁プラグ３４０は必ずしも必要ではなく、Ｕ字領域３８５の内部に空洞が存在しても良い。
【００５１】
図３Ｂは、図３Ａのユニットメモリセル３００の平面図である。図示するように、行方向導体３６０は行方向に延びる。アンチヒューズ３８０（図３Ｂでは見えない）も行方向にも延びることに注意されたい。アンチヒューズ３８０はまた、ヒューズ３３０及び絶縁プラグ３４０の上面に列方向にも延びることができる。また、アンチヒューズ材料３８０が絶縁体である場合、アンチヒューズ３８０はパターンニングを必要としない。なぜなら、これは明らかに、フィルムの面内で絶縁されているからである。ヒューズ３３０と、絶縁プラグ３４０及び底部導体３１０を含むＵ字領域３８５（共に図３Ｂに示さず）は、列方向に延び、その交点でクロスポイントを画定している。
【００５２】
図３Ｃから図３Ｆは、図３Ａのユニットメモリセル３００の変形である。図３Ｃでは、第１の実施形態の変形に関して既に説明したように、メモリセル３００の性能を高めるために、ヒューズ３３０とアンチヒューズ３８０との間に薄い導体３９０が配置される。薄い導体３９０の配置は変更することができ、図３Ｃに示す配置に限定されないことに注意されたい。しかし、図３Ｂに示すように、薄い導体３９０は、クロスポイント３１５によって画定される領域にほぼ限定される。
【００５３】
図３Ｄは、Ｕ字領域３８５を明確にすることに加え、図３Ａのユニットメモリセル３００の変形を示す。上記のように、ヒューズ３３０の水平部は本発明の実施に必要ではない。図３Ｄは、この概念を表している。
【００５４】
図３Ｅは、薄い導体３９０がＵ字領域３８５の全体を覆う必要がないことを示している。この変形では、Ｕ字領域３８５のほぼ内側に薄い導体３３９が形成され、ヒューズ３３０はアンチヒューズ３８０と接触している。他の多くの変形も可能であり、それらは本発明の範囲内であることに注意されたい。
【００５５】
図３Ａから図３Ｅに関連したメモリセルの上記の説明では、ヒューズ３３０、絶縁プラグ３４０及びＵ字領域３８５は、底部導体３１０とともに第２の方向に延びていることを示したが、この配向は本発明の実施には必要ではない。事実、ヒューズ３３０は、上部導体３６０に関連し、第１の方向に延びることができる。この場合、ヒューズ３３０の垂直部分と上部導体３６０は、逆Ｕ字領域３８５を形成する。絶縁プラグ３４０は、逆Ｕ字領域３８５の一部またはほぼ全体を占めることができる。メモリセル３００は、底部導体３１０の上方にある逆Ｕ字領域３８５の底部をほぼ占めるアンチヒューズ３８０をさらに含むことができる。この代替的な構成の例を図３Ｆに示す。
【００５６】
図４Ａは、本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセル４００の第３の実施形態の断面図である。第２のタイプのユニットメモリセルであるユニットメモリセル４００は、垂直に配向されたヒューズ４３０を有する。垂直に配向されたヒューズ４３０は、閉領域４８５内に形成されている。
【００５７】
ユニットメモリセル４００はまた、列方向導体４１０、列方向導体４１０の上方に位置し閉領域４８５を画定する第１の絶縁体４２０、閉領域４８５の中央領域を占める絶縁プラグ４４０、第１の絶縁体４２０及び垂直に配向されたヒューズ４３０の上方に位置する第２の絶縁体４５０及び行方向導体４６０を含むことができる。
【００５８】
メモリセルの様々な部分を形成するために用いられる材料については既に述べた。また、上述したように、絶縁プラグ４４０は必ずしも必要ではない。第１の実施形態と同様、行方向導体４６０によって垂直に配向されたヒューズ４３０が完全に覆われている様子が示されている。しかし、上部導体４６０と底部導体４１０との間に電気接続が存在する限り、これは必ずしも必要ではない。
【００５９】
図４Ｂは、図４Ａのユニットメモリセル４００の平面図であり、ヒューズ４３０及び絶縁プラグ４４０が閉領域４８５の周辺部及び中央部をほぼ占有しており、行方向導体４６０及び列方向導体４１０のクロスポイント４１５内に配置されていることを示す。
【００６０】
図５Ａは、本発明の態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセル５００の第４の実施形態の断面図である。第２のタイプのユニットメモリセルであるユニットメモリセル５００は、垂直に配向されたヒューズ５３０と、垂直に配向されたヒューズ５３０の両側に形成された絶縁体５２０を含む。垂直に配向されたヒューズ５３０の内部は、完全に充填することもしないこともできる。
【００６１】
セル５００はまた、底部導体５１０を含む。垂直に配向したヒューズ５３０の垂直部分及び底部導体５１０は、Ｕ字領域５８５を形成する。換言すると、図５Ａのヒューズ５３０の水平部分は、本発明を実施するために必要ではない。これを図５Ｃに示す。セル５００はさらに、Ｕ字領域５８５の内部の一部または大半を占める絶縁プラグ５４０を含む。セル５００は、Ｕ字領域５８５及び絶縁体５２０の上方にある上部導体５６０をさらに含む。
【００６２】
図５Ｂは、図５Ａのユニットメモリセル５００の平面図である。図示するように、行方向導体５６０は、行方向に延びる。垂直に配向されたヒューズ５３０と、絶縁プラグ５４０及び底部導体５１０（共に図５Ｂには示されない）を含むＵ字領域５８５は、列方向に延び、これによって、交点にクロスポイント５１５を画定する。
【００６３】
図５Ａから図５Ｃに関連したメモリセルの上記の説明では、ヒューズ５３０、絶縁プラグ５４０及びＵ字領域５８５は、底部導体５１０とともに第２の方向に延びているのが示されているが、この配向は、本発明を実施するために必要ではない。事実、ヒューズ５３０は、上部導体５６０に関連し、第１の方向に延びることができる。
【００６４】
図６Ａは、本発明の一態様によるメモリアレイのユニットメモリセル６００の簡略した３次元斜視図である。図示するように、メモリセル６００は、行方向導体６６０及び列方向導体６１０を有する。行方向導体６６０及び列方向導体６１０は、図２Ａから図５Ｃに示すユニットメモリセルの実施形態の上部及び底部導体に対応する。導体の間には、状態素子６９２が形成されている。状態素子６９２は、図２Ａから図３Ｅに示す第１のタイプのユニットメモリセルまたは図４Ａから図５Ｃに示す第２のタイプのユニットメモリセルに対応する。簡単のため、通常は状態素子６９２の周囲にある絶縁体は、図６Ａには含まれない。
【００６５】
図６Ｂから図６Ｃは、本発明の一態様による積層されたメモリアレイの簡略した３次元斜視図である。図６Ｂにおいて、メモリ６０２は、複数の行方向導体６６０、複数の列方向導体６１０及び複数の状態素子６９２を含む。行方向導体６６０及び列方向導体６１０がクロスポイントを画定する場所に、状態素子６９２が配置される。メモリ６０２全体は、基板６９９の上方に配置される。
【００６６】
メモリアレイは、すべて同じ階層にある複数の状態素子６９２として定義することができる。行方向導体６６０及び列方向導体６１０は、メモリアレイの一部でもあり得る。図６Ｂでは、互いに積層された３つのメモリアレイが存在する。しかし、多くの階層のメモリアレイを積層してもよい。簡単のため、通常は状態素子６９２の周囲にある絶縁体は、図６Ｂには含まれない。
【００６７】
図６Ｂに示すメモリアレイは、３つのメモリアレイが４つの導体の階層を必要とするように積層される。これは、Ｎ＋１個の導体の階層を必要とするＮ個のメモリアレイを有するメモリに一般化することができる。Ｎ個のメモリアレイが２Ｎ個の導体階層を必要とするようにメモリアレイを構成することも可能である。例えば、図６Ｃでは、２個のメモリアレイと４個の導体階層が示されている。この構成では、各メモリ面は他のメモリ面から電気的に独立している。
【００６８】
図６Ｂは、円柱形の状態素子６９２を示すが、図６Ｃは、直方体の状態素子６９４を有するメモリ６０４を示す。これは、状態素子の形状が特定の形状に限定されないことを説明するためである。
【００６９】
図６Ｄは、図３Ａから図３Ｅのユニットメモリセル３００の３次元斜視図であり、この図では参照符号６０１が付けられている。図示するように、メモリセル６０１は、行方向導体６６２、列方向導体６１２、ヒューズ６３２及び絶縁プラグ６４２を含む。この例では、ヒューズ６３２とアンチヒューズ６８２の組み合わせは、行方向導体６６２と列方向導体６１２のクロスポイントに状態素子６９６を構成する。アンチヒューズ６８２を除去すると、図６Ｄは、図５Ａから図５Ｃのユニットメモリセル５００の３次元斜視図を示すことになる。簡単のため、通常は状態素子６９６の周囲にある絶縁体は、図６Ｄに含まれない。
【００７０】
図６Ｅは、本発明の一態様による積層されたメモリアレイの簡略した３次元斜視図である。図６Ｅにおいて、メモリ６０６は、複数の行方向導体６６２、複数の列方向導体６１２、複数のヒューズ６３２及び複数の絶縁プラグ６４２を含む。メモリ６０６は、各メモリセル６９６においてアンチヒューズ６８２を含んでいても含んでいなくてもよい。メモリ６０６の全体は、基板６９９の上方に配置される。図６Ｅでは３つの階層のメモリアレイが示されているが、実際には、多くの階層のメモリアレイが存在し得る。図６Ｅの例では、Ｎ層のメモリ及び２Ｎ層の導体が示されている。代替的な構成では、Ｎ＋１の導電層に対してＮ層のメモリが含まれる。
【００７１】
図７Ａは、本発明の一態様によるメモリアレイ７００を２次元表示したものである。図示するように、メモリアレイは、１つまたは複数の行方向導体７６０及び１つまたは複数の列方向導体７１０を含む。行方向導体７６０と列方向導体７１０との間の交点（クロスポイント）では、状態素子７９０が形成されている。状態素子７９０は、第１のタイプまたは第２のタイプのユニットメモリセルであり得る。
【００７２】
各クロスポイントでは、特定の状態素子７９０は、特定の行方向導体７６０及び特定の列方向導体７１０に電気接続される。特定の状態素子７９０を選択することで、特定の行方向導体及び列方向導体を簡単に駆動することができる。
【００７３】
図７Ｂ及び図７Ｃは、本発明の一態様による、プログラミング及び読出しのためのメモリアレイ７００の表示である。図７Ｂに示すように、メモリアレイ７００は、行アドレス指定回路７１５及び列アドレス指定回路７３５をさらに含む。行アドレス指定回路７１５は複数の行トランジスタ７２５を含むことができ、各行方向導体７６０は少なくとも１つの行トランジスタ７２５に接続されている。
【００７４】
列アドレス指定回路７３５は複数の列トランジスタ７４５を含むことができ、各列方向導体７１０は少なくとも１つの列トランジスタ７４５に接続されている。さらに、図７Ｃに示すように、列アドレス指定回路７４５は複数の電流センサ７５５を含むことができ、各列方向導体７１０は少なくとも１つの電流センサ７５５に接続されている。
【００７５】
第１のタイプ及び第２のタイプのユニットメモリセルを用いて、メモリセルの値を読み出すために等電位検知を使用することができる。図７Ｄは、等電位検知を利用する電流センサ７５５を示す。読出し動作では、電流センサ７５５からの検知電流の大きさは、状態素子７９０（すなわち、第１または第２のタイプのユニットメモリセル）の抵抗を示し、次に、状態素子７９０の論理状態を決定するために用いられる。
【００７６】
図７Ｃに戻り、読出し動作の間、接地電位（または他の共通の等化電位）は通常、選択されていない列方向導体７１０に印加される。接地電位は、例えば、トランジスタ７４５を用いて印加することができる。また、仮想接地電位は、電流センサ７５５の入力に印加される。この場合、選択された列方向導体７１０は、電流センサ７５５の入力に接続することができる。実際、選択された及び選択されていない列方向導体７１０の電位は実質的に等しい。これにより、電流センサ７５５に流れる実質的にすべての検知電流ＩＳが維持される。さらに、この等化によって、選択されていない列方向導体からの電流が、選択された列方向導体７１０に迷い込むのが実質的に阻止される。この阻止によって、検知電流ＩＳへの干渉が最小限に抑えられ、読出し動作中の信号対ノイズ比が維持されるかまたは増加する。
【００７７】
また、検知電流ＩＳの量を変化させることが望ましい場合、読出し電圧ＶＲを必要に応じて増減することができる。その効果は、ヒューズ／アンチヒューズ組み合わせユニットメモリセルを用いるメモリに対して、より顕著である。アンチヒューズに対する電圧が増加するにつれて、アンチヒューズの抵抗は一般に減少することは既に述べた（図１Ｄを参照）。例えば、検知電流を増加させることが望ましい場合、メモリセルに対する電圧を増加させると、増加した電圧のためだけでなく、減少した抵抗のために、電流は増加する。従って、読出し電圧の線形的な増減は、電流の線形的な増減以上のものにつながり得る。この特性は、メモリ７００の読出し感度を高めるために用いることができる。
【００７８】
ヒューズ／アンチヒューズ・クロスポイントメモリにおけるアンチヒューズ抵抗の電圧依存のさらなる特徴は、選択されなかったメモリセルが、選択されたメモリセルよりもかなり高い抵抗を有する場合があることである。この結果、選択されなかったメモリセルを通る電流に起因する、選択された列への漏れ電流を実質的に減少させることができる。
【００７９】
さらに、前にも述べたが、クロスポイントメモリアレイ７００がシリコン基板を必要としないことに注目することにも価値がある。これにより、多くのメモリアレイ層を互いの上面に製造することができる。アレイは、ＣＭＯＳ支持回路に接続することができる。支持回路には、行アドレス指定回路７１５、列アドレス指定回路７３５の他に、読出し及び書込み回路（図示せず）が含まれる。支持回路は、クロスポイントメモリアレイ７００の下に製造することができる。このように、シリコン基板上のスペースをより効率的に用い、より高いメモリ容量を達成することができる。
【００８０】
図８Ａ及び図８Ｂは、本発明の一態様による、メモリのプログラミング（８００）方法及び読出し（８０５）方法の流れ図である。図８Ａに示すように、図７Ｂに示すようなメモリアレイからなるメモリデバイスをプログラムする場合、１つまたは複数の状態素子７９０が選択される（ステップ８１０）。状態素子７９０のプログラミングは、書込み電圧ＶWRを接続された行方向導体７６０に印加し（ステップ８２０）、接続された列方向導体７１０を接地する（ステップ８３０）ことによって行うことができる。ステップ８２０及び８３０は、反対の順序でまたは同時に行ってもよい。
【００８１】
次に、プログラミング方法８００の例を図７Ｂを参照しながら説明する。図７Ｂにおいて、最初の行及び３番目の列の交点にある状態素子７９０が選択され、選択された状態素子７９０に対して電圧降下が発生する。上述したように、電圧ＶWRは、選択された状態素子７９０に対して臨界電圧降下を発生させるのに十分大きくなければならない。矢印は、検知電流ＩSの流れの方向を示し、この場合、この方向は、最初の行方向導体７６０から３番目の列方向導体７１０に向かっている。
【００８２】
平行した書込みが可能であること、すなわち行方向導体と列方向導体を適切に選択し、十分な電圧及び電流を供給することにより、複数の状態素子７９０を選択してプログラムすることができることに注意されたい。例えば、ＶWRが最初の行方向導体７６０に印加される（図７Ｂのように）と仮定する。しかし、３番目の列方向導体７１０に加えて、４番目の列方向導体７１０が接地されると仮定する。すると、最初の行の３番目及び４番目の状態素子７９０を同時にプログラムすることができる。
【００８３】
選択された状態素子を書き込むとき、選択されなかった状態素子には電流が流れることがある。ヒューズ／アンチヒューズ状態素子におけるアンチヒューズ抵抗の電圧依存により、選択された状態素子と比較して、選択されなかった状態素子ではかなり高い抵抗となることがある。その結果、選択されなかったメモリセルを通る漏れ電流は実質的に減少し、これによって状態素子をプログラムするのに必要な電流は減少する。
【００８４】
図８Ｂに示すように、図７Ｃに示すようなメモリアレイで形成されたメモリデバイスを読み出すとき、１つまたは複数の状態素子７９０が選択される（ステップ８４０）。各選択された状態素子７９０に対して、読出し電圧ＶRを行方向導体７６０に印加し（ステップ８５０）、選択された状態素子７９０に接続された列方向導体７１０からの電流量を検知する（ステップ８６０）ことによって、読出しを行うことができる。
【００８５】
次に、読出し方法８０５の例を図７Ｃを参照しながら説明する。図７Ｃにおいて、最初の行及び３番目の列の交点にある状態素子７９０が選択され、選択された状態素子７９０に対する電圧降下が発生する。矢印は、電流の流れの方向を示している。この場合、この方向は、最初の行方向導体から３番目の列方向導体に向かっている。
【００８６】
低抵抗及び高抵抗は、状態素子に対する２つの可能な状態である。低抵抗は、状態素子７９０が初期状態のままであることを示し、高抵抗は、状態素子７９０がプログラムされた状態に変化したことを示している。極端な場合、初期状態は、有限抵抗（ヒューズが飛ばない）に起因する電流の存在によって検出され、プログラムされた状態は、開回路（ヒューズが飛ぶ）に起因する電流がないことによって検出することができる。
【００８７】
プログラミングと同様に、平行の読出しが可能であること、すなわち行方向導体及び列方向導体を適切に選択し、電流の流れを検知することによって、複数の状態素子７９０を選択して読み出しを行うことができる。
【００８８】
本発明には例として以下の実施形態が含まれる。
【００８９】
（１）行方向に延びる１つまたは複数の行方向導体（７６０）と、
クロスポイントが前記行方向導体（７６０）と列方向導体（７１０）との間の交点に形成されるように、列方向に延びる１つまたは複数の列方向導体（７１０）と、
少なくとも１つのクロスポイントに形成される状態素子（７９０）であって、互いに直列であるヒューズ（２３０、３３０）及びアンチヒューズ（２８０、３８０）を含み、前記行方向導体（７６０）及び前記列方向導体（７１０）と電気接触している状態素子と、
を備えるワンタイムプログラマブルメモリアレイ（７００）。
【００９０】
（２）前記状態素子（７９０）は、前記ヒューズ（２３０、３３０）と前記アンチヒューズ（２８０，３８０）との間に配置された薄い導体（２９０、３９０）をさらに備える上記（１）に記載のメモリアレイ。
【００９１】
（３）行方向に延びる１つまたは複数の行方向導体（７６０）と、
クロスポイントが前記行方向導体（７６０）と列方向導体（７１０）との間の交点に形成されるように、列方向に延びる１つまたは複数の列方向導体（７１０）と、
少なくとも１つのクロスポイントに形成される状態素子（７９０）であって、垂直に配向されたヒューズ（４３０、５３０）を含み、前記行方向導体（７６０）及び前記列方向導体（７１０）と電気接触している状態素子と、
を備えるワンタイムプログラマブルメモリアレイ（７００）。
【００９２】
（４）前記状態素子（７９０）を取り囲む絶縁体（２２０、３２０、４２０、５２０）をさらに備える上記(１)または(３)に記載のメモリアレイ。
【００９３】
（５）前記状態素子（７９０）の前記垂直に配向したヒューズ（２３０、３３０、４３０、５３０）は、前記行方向導体及び列方向導体のうちの１つに沿って延びる上記(１)または(３)に記載のメモリアレイ。
【００９４】
（６）前記状態素子（７９０）の前記垂直に配向したヒューズ（２３０、３３０、４３０、５３０）は、前記ヒューズ（２３０、３３０、４３０、５３０）をほぼ中心として空洞が存在するように形成される上記(１)または(３)に記載のメモリアレイ。
【００９５】
（７）各メモリアレイ（７００）が、
行方向に延びる１つまたは複数の行方向導体（７６０）と、
クロスポイントが前記行方向導体（７６０）と列方向導体（７１０）との間の交点に形成されるように、列方向に延びる１つまたは複数の列方向導体（７１０）と、
少なくとも１つのクロスポイントに形成される状態素子（７９０）であって、垂直に配向されたヒューズ（４３０、５３０）及び互いに直列にされたヒューズ（２３０、３３０）とアンチヒューズ（２８０、３８０）との組み合わせのうちの１つを含み、前記行方向導体（７６０）及び前記列方向導体（７１０）と電気接触している状態素子とを含む、１つまたは複数のメモリアレイ（７００）と
前記行方向導体（７６０）のそれぞれに接続され前記メモリアレイ（７００）の行を選択するための行アドレス指定回路（７１５）と、
前記列方向導体（７１０）のそれぞれに接続され前記メモリアレイ（７００）の列を選択するための列アドレス指定回路（７３５）と、
を備えるワンタイムプログラマブルメモリ。
【００９６】
（８）前記メモリ内の前記メモリアレイ（７００）と関連する前記行アドレス指定回路（７１５）及び前記列アドレス指定回路（７３５）は、少なくとも部分的に前記メモリアレイ（７００）の下に配置されている上記(７)に記載のメモリ。
【００９７】
（９）前記行方向導体（７６０）のそれぞれに接続され、それぞれが、書込み電圧及び読出し電圧のうちの１つを前記接続された行方向導体（７６０）に選択的に印加するために用いられる行トランジスタ（７２５）と、
前記列方向導体（７１０）のそれぞれに接続された列トランジスタ（７４５）であって、各列トランジスタ（７４５）は、等化電位を関連の接続された列方向導体（７１５）に印加することが可能である列トランジスタと、
前記列方向導体（７１０）のそれぞれに接続され、それぞれ、選択されたユニットメモリセル（７９０）からの電流量を検知するために用いられ、前記等化電位とほぼ等しい仮想電位を関連する列方向導体（７１０）に印加することが可能な電流センサ（７５５）と、をさらに備える上記(７)に記載のメモリ。
【００９８】
（１０）前記アンチヒューズ（２８０、３８０）の抵抗は、前記アンチヒューズ（２８０、３８０）に対する電圧が変化するにつれて変化する上記(１)に記載のメモリアレイ（７００）または上記７に記載のメモリ。
【００９９】
本発明を例示的な実施形態を参照しながら説明したが、当業者は、本発明の真の趣旨及び範囲から逸脱せずに、記載した本発明の実施形態に対して様々な変更を行うことが可能である。例えば、用語「行」及び「列」は単に相対的なものであり、固定の配向を意味するものではない。また、「行」及び「列」は、本明細書で列と呼んでいるものを「行」と呼んだり、その反対も可能であるという点で、交換可能である。用語「行」及び「列」は、本明細書においてそのように例示されていたとしても、必ずしも直交の関係を意味しない。別の例として、基板が水平であると仮定した場合、用語「垂直」は相対的な用語である。すなわち、基板の向きによって「垂直」の向きも変化し、すべてのこのような向きはその用語によってとらえられるものである。本明細書で用いられている用語及び説明は、例示のみを目的とし、限定を意味するものではない。特に、本発明の方法は例を挙げて記載されているが、この方法のステップは、例示したのとは異なる順序でまたは同時に行うことができる。また、方法のステップに与えられる番号は参照のみを目的としている。特に記載のない限り、方法のステップに与えられる番号は、ステップの特定の順序を意味するものではない。当業者は、特許請求の範囲及びその等化物において定義される本発明の趣旨及び範囲内でこれらの及び他の変形が可能であることを認めるであろう。
【図面の簡単な説明】
【図１Ａ】本発明の一態様による例示的なアンチヒューズの抵抗の特性を示す図である。
【図１Ｂ】本発明の一態様による例示的なヒューズの抵抗の特性を示す図である。
【図１Ｃ】本発明の一態様によるユニットメモリセルに用いられる例示的な直列のヒューズ／アンチヒューズの組み合わせの抵抗及び電流の特性を示す図である。
【図１Ｄ】アンチヒューズの電圧−抵抗特性を示す図である。
【図２Ａ】本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセルの第１の実施形態の断面図である。
【図２Ｂ】ユニットメモリセルのクロスポイントの特性を示す、図２Ａのユニットメモリセルの平面図である。
【図２Ｃ】本発明の一態様による図２Ａのユニットメモリセルの変形を示す図である。
【図２Ｄ】本発明の一態様による図２Ａのユニットメモリセルの変形を示す図である。
【図３Ａ】本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセルの第２の実施形態の断面図である。
【図３Ｂ】ユニットメモリセルのクロスポイントの特性を示す、図３Ａのユニットメモリセルの平面図である。
【図３Ｃ】図３Ａのユニットメモリセルの変形を示す図である。
【図３Ｄ】図３Ａのユニットメモリセルの変形を示す図である。
【図３Ｅ】図３Ａのユニットメモリセルの変形を示す図である。
【図３Ｆ】図３Ａのユニットメモリセルの変形を示す図である。
【図４Ａ】本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセルの第３の実施形態の断面図である。
【図４Ｂ】ユニットメモリセルのクロスポイントの特性を示す、図４Ａのユニットメモリセルの平面図である。
【図５Ａ】本発明の一態様によるＯＴＰメモリを形成するための基礎として用いられるユニットメモリセルの第４の実施形態の断面図である。
【図５Ｂ】ユニットメモリセルのクロスポイントの特性を示す、図５Ａのユニットメモリセルの平面図である。
【図５Ｃ】図５Ａのユニットメモリセルの変形を示す図である。
【図６Ａ】本発明の一態様によるメモリアレイのユニットメモリセルの簡略した３次元斜視図である。
【図６Ｂ】本発明の一態様によるユニットメモリセルを用いた積層メモリアレイの簡略した３次元斜視図である。
【図６Ｃ】本発明の一態様によるユニットメモリセルを用いた積層メモリアレイの簡略した３次元斜視図である。
【図６Ｄ】本発明の他の一態様によるメモリアレイの他のユニットメモリセルの簡略した３次元斜視図である。
【図６Ｅ】本発明の一態様による図４Ｄのユニットメモリセルを用いた積層メモリアレイの簡略した３次元斜視図である。
【図７Ａ】本発明の一態様によるメモリアレイの二次元表示を示す図である。
【図７Ｂ】本発明の一態様による、プログラミング及び読出しのためのメモリアレイを示す図である。
【図７Ｃ】本発明の一態様による、プログラミング及び読出しのためのメモリアレイを示す図である。
【図７Ｄ】本発明の一態様によるメモリセルを読み出すための例示的な等化電位検知方法を用いる電流センサを示す図である。
【図８Ａ】本発明の一態様による、プログラミング及び読出しのための方法の流れ図である。
【図８Ｂ】本発明の一態様による、プログラミング及び読出しのための方法の流れ図である。
【符号の説明】
２２０、３２０、４２０、５２０    絶縁体
２３０、３３０、４３０、５３０    ヒューズ
２８０、３８０    アンチヒューズ
２９０、３９０    薄い導体
４３０、５３０    垂直に配向されたヒューズ
７００    ワンタイムプログラマブルアレイ
７１０    列方向導体
７１５    列アドレス指定回路
７２５    行トランジスタ
７４５    列トランジスタ
７３５    行アドレス指定回路
７５５    電流センサ
７６０    行方向導体
７９０    状態素子
【図１Ａ】
0004047657.tif 000002
【図１Ｂ】
0004047657.tif 000003
【図１Ｃ】
0004047657.tif 000004
【図１Ｄ】
0004047657.tif 000005
【図２Ａ】
0004047657.tif 000006
【図２Ｂ】
0004047657.tif 000007
【図２Ｃ】
0004047657.tif 000008
【図２Ｄ】
0004047657.tif 000009
【図３Ａ】
0004047657.tif 000010
【図３Ｂ】
0004047657.tif 000011
【図３Ｃ】
0004047657.tif 000012
【図３Ｄ】
0004047657.tif 000013
【図３Ｅ】
0004047657.tif 000014
【図３Ｆ】
0004047657.tif 000015
【図４Ａ】
0004047657.tif 000016
【図４Ｂ】
0004047657.tif 000017
【図５Ａ】
0004047657.tif 000018
【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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