(57)【特許請求の範囲】
【請求項１】
半導体基板の内側にＮ型の不純物を拡散させて形成されたＮウェルと，
前記Ｎウェル内側にＰ型の不純物を拡散させて形成されたＰウェルと，
からなる二重ウェル構造に形成され，
前記Ｐウェルの内側に形成された２つのＮ＋領域と，コントロールゲートと，フローティングゲートとを備え，
前記Ｐウェルを所望の電位に制御することによって書き込み／消去動作が行われるＭＯＳトランジスタにおいて，
前記Ｐウェルの電位を制御することが可能であり，かつ，前記Ｐウェルを電気的フローティング状態とすることが可能な第１の電位制御回路と；
前記Ｎウェルの電位を制御することが可能な第２の電位制御回路と；
を備え，
前記書き込み／消去動作を行う際に，前記第１の電位制御回路によって，初期電位にある前記Ｐウェルを電気的フローティング状態とした後に，前記第２の電位制御回路が前記Ｎウェルを一の電位から他の電位に制御することを特徴とする，ＭＯＳトランジスタ。
【請求項２】
前記第２の電位制御回路によって制御される前記Ｎウェルの電位は，電源電位以下であることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記第１の電位制御回路は：
クロック信号に従って前記Ｐウェルの電位を変化させることが可能なチャージポンプ回路と；
前記Ｐウェルの電位を所定の基準電位に固定することが可能な基準電位調整部と；
前記基準電位調整部を制御するレベルシフト回路と；
から構成されることを特徴とする請求項１または２のいずれかに記載のＭＯＳトランジスタ。
【請求項４】
前記第２の電位制御回路は：
前記Ｎウェルを一の電位または他の電位のいずれかとすることが可能な電位選択部と；
前記電位選択部を制御するレベルシフト回路と；
から構成されることを特徴とする請求項１〜３のいずれかに記載のＭＯＳトランジスタ。
【請求項５】
半導体基板の内側にＮ型の不純物を拡散させて形成されたＮウェルと，
前記Ｎウェル内側にＰ型の不純物を拡散させて形成されたＰウェルと，
からなる二重ウェル構造に形成され，
前記Ｐウェルの内側に形成された２つのＮ＋領域と，コントロールゲートと，フローティングゲートとを備え，
前記Ｐウェルを所望の電位に制御することによって書き込み／消去動作が行われるＭＯＳトランジスタの電位制御方法であって，
初期電位にある前記Ｐウェルを電気的フローティング状態とする第１の工程と；
前記Ｎウェルを一の電位から他の電位に制御する第２の工程と；
前記Ｐウェルを前記所望の電位に制御する第３の工程と：
からなることを特徴とする，ＭＯＳトランジスタの電位制御方法。
【請求項６】
さらに，前記第３の工程の後，前記Ｐウェルを電気的フローティング状態とする第４の工程と；
前記Ｎウェルを前記他の電位から前記一の電位に制御する第５の工程と；
前記Ｐウェルを前記初期電位に制御する第６の工程と：
からなることを特徴とする，請求項５に記載のＭＯＳトランジスタの電位制御方法。
【請求項７】
前記一の電位および前記他の電位は，電源電位以下であることを特徴とする，請求項５または６に記載のＭＯＳトランジスタの電位制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，ＭＯＳトランジスタおよびＭＯＳトランジスタの電位制御方法にかかり，特に複数の不純物拡散領域を有するＭＯＳトランジスタおよびその不純物拡散領域の電位制御方法に関する。
【０００２】
【従来の技術】
近年，半導体装置，例えばフラッシュメモリなどの不揮発性メモリにおける電源電圧は，５Ｖ単一から３Ｖ単一へ，さらに３Ｖ以下へと低電圧化が図られている。このような電源電圧の低電圧化に伴い，フラッシュメモリへのデータ書き込みやデータ消去は，ＦＮトンネル電流（Ｆｏｗｌｏｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ  Ｃｕｒｒｅｎｔ）を利用した方法が有望になってきている。
【０００３】
このＦＮトンネル電流によれば，データ書き込み時やデータ消去時の消費電流を極めて小さくできるために，データ書き込み／消去に必要な高電圧をチップ内部で発生させることが可能となる。
【０００４】
ところで，メモリセルを構成するトランジスタにおいて，データの書き込み／消去の際に高電圧が印加されるソース−ドレイン間の電気的負担を緩和する目的などから，最近は２重ウェル構造が採用されたフラッシュメモリが主流となっている。
【０００５】
ここで，２重ウェル構造を有する従来のフラッシュメモリ１０１の概略構成を図５に示す。このフラッシュメモリ１０１は，Ｐ型基板１０３の内側にＮ型の不純物を拡散させたＮウェル１０５が形成され，さらに，そのＮウェル１０５の内側にＰ型の不純物を拡散させたＰウェル１０７が形成されている。そして，Ｐウェル１０７，その内側に形成された２つのＮ＋領域１０９，１１１，コントロールゲート１１３，およびフローティングゲート１１５によってメモリセル１１７が構成されている。なお，Ｐ型基板１０３は，接地電位Ｖｓｓに接続され，Ｎウェル１０５は，電源電位Ｖｃｃに接続されている。
【０００６】
そして，例えば，メモリセル１１７のデータを消去するためには，図５に示すようにコントロールゲート１１３を所定のゲート電位ＶＧに制御するとともに，Ｐウェル１０７，Ｎ＋領域１０９，１１１を所定のサブストレート電位−ＶＳに制御する必要がある。一般的に，フラッシュメモリなどの不揮発性メモリにおいてデータの書き込み／消去を行う場合，ゲート電位ＶＧおよびサブストレート電位−ＶＳとしては，±６Ｖから±２０Ｖ程度が必要とされている。
【０００７】
【発明が解決しようとする課題】
ところで，上述のような電源の低電圧化に伴い，メモリセルのデータの書き込み／消去に必要な高電圧を発生するための電圧発生回路のブースト効率が低下し，所定の電圧を短時間で発生させることが困難となっている。
【０００８】
さらに，図５に示すような２重ウェル構造を有するフラッシュメモリ１０１の場合，Ｎウェル１０５とＰウェル１０７との接合部には容量成分が自然的に発生する。特に，最近の大容量の不揮発性メモリにおけるその容量成分の静電容量は，数十μＦに達する場合もある。そして，Ｐウェル１０７および２つのＮ＋領域１０９，１１１が所定のサブストレート電位−ＶＳに到達するまでの所要時間の大半は，この容量成分の充電のために費やされていた。
【０００９】
すなわち，フラッシュメモリ１０１のように２重ウェル構造を有する不揮発性メモリにおいて，電源の低電圧化に伴うブースト効率の低下，およびＮウェル１０５とＰウェル１０７の接合部に発生する容量成分は，データ書き込み／消去を高速化する際の障害となっていた。
【００１０】
本発明は，上記のような課題に鑑みてなされたものであり，本発明の目的は，一の不純物拡散領域と他の不純物拡散領域の接合部に例えば数十μＦの静電容量を有する容量成分が発生し，かつ，電源が例えば３Ｖ程度の低電圧である場合でも，一の不純物拡散領域の電位を短時間で所望の値に制御することが可能な，新規かつ改良されたＭＯＳトランジスタおよびＭＯＳトランジスタの電位制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，請求項１によれば，半導体基板の内側にＮ型の不純物を拡散させて形成されたＮウェルと，Ｎウェル内側にＰ型の不純物を拡散させて形成されたＰウェルと，からなる二重ウェル構造に形成され，Ｐウェルの内側に形成された２つのＮ＋領域と，コントロールゲートと，フローティングゲートとを備え，Ｐウェルを所望の電位に制御することによって書き込み／消去動作が行われるＭＯＳトランジスタが提供される。そして，かかるＭＯＳトランジスタは，Ｐウェルの電位を制御することが可能であり，かつ，Ｐウェルを電気的フローティング状態とすることが可能な第１の電位制御回路と，Ｎウェルの電位を制御することが可能な第２の電位制御回路とを備え，書き込み／消去動作を行う際に，第１の電位制御回路によって，初期電位にあるＰウェルを電気的フローティング状態とした後に，第２の電位制御回路がＮウェルを一の電位から他の電位に制御することを特徴としている。かかる構成によれば，Ｐウェルを電気的フローティング状態にしつつ，Ｎウェルの電位を変化させることが可能となる。そして，ＰウェルとＮウェルの接合部には容量成分が発生していることから，Ｎウェルの電位を変化させることによってＰウェルの電位が変化することとなる。例えば，Ｎウェルの電位を変化させることによって，Ｐウェルの電位を最終的に必要としている電位に近づけ，それを基準にＰウェルの電位を制御すれば，Ｐウェルの電位を所望の値に制御するための所要時間は短縮されることとなる。
【００１２】
そして，請求項２に記載のように，第２の電位制御回路によって制御されるＮウェルの電位を電源電位以下とすることにより，その電位制御を高速に行うことができ，結果的にＰウェルの電位制御時間を短縮化することが可能となる。
【００１４】
そして，請求項３に記載のように，第１の電位制御回路を，クロック信号に従ってＰウェルの電位を変化させることが可能なチャージポンプ回路と，Ｐウェルの電位を所定の基準電位に固定することが可能な基準電位調整部と，基準電位調整部を制御するレベルシフト回路とから構成することが可能である。かかる構成によれば，Ｐウェルの電位制御を効率よく行えるとともに，電気的フローティング状態を容易に創出することが可能である。
【００１５】
また，請求項４に記載のように，第２の電位制御回路を，Ｎウェルを一の電位または他の電位のいずれかとすることが可能な電位選択部と，電位選択部を制御するレベルシフト回路とから構成するようにしてもよい。かかる構成によれば，Ｎウェルを通して電気的フローティング状態にあるＰウェルの電位を，一の電位と他の電位の差分変動させることが可能となる。
【００１６】
そして，請求項５によれば，半導体基板の内側にＮ型の不純物を拡散させて形成されたＮウェルと，Ｎウェル内側にＰ型の不純物を拡散させて形成されたＰウェルと，からなる二重ウェル構造に形成され，Ｐウェルの内側に形成された２つのＮ＋領域と，コントロールゲートと，フローティングゲートとを備え，Ｐウェルを所望の電位に制御することによって書き込み／消去動作が行われるＭＯＳトランジスタにおけるＰウェルを所望の電位に制御するＭＯＳトランジスタの電位制御方法が提供される。そして，かかる半導体装置の電位制御方法は，初期電位にあるＰウェルを電気的フローティング状態とする第１の工程と，Ｎウェルを一の電位から他の電位に制御する第２の工程と，Ｐウェルを所望の電位に制御する第３の工程とからなることを特徴としている。かかる電位制御方法によれば，第１，２の工程において，Ｐウェルに対してＮウェルの電位変動を反映させることが可能となる。したがって，その後の第３の工程におけるＰウェルの電位を所望の値に制御するための所要時間が短縮される。
【００１７】
さらに，請求項６に記載のように，請求項５の半導体装置の電位制御方法における第３の工程の後，Ｐウェルを電気的フローティング状態とする第４の工程と，Ｎウェルを他の電位から一の電位に制御する第５の工程と，Ｐウェルを初期電位に制御する第６の工程を実施するようにしてもよい。かかる電位制御方法によれば，第４，５の工程において，Ｐウェルに対してＮウェルの電位変動を反映させることが可能となる。したがって，その後の第６の工程におけるＰウェルの電位を初期値に制御するための所要時間が短縮される。
【００１８】
そして，請求項７に記載のように，一の電位および他の電位は，電源電位以下とすることにより，Ｎウェルの電位制御を高速に行うことができ，結果的にＰウェルの電位制御時間を短縮化することが可能となる。
【００２０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるＭＯＳトランジスタおよびＭＯＳトランジスタの電位制御方法の好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００２１】
本発明の実施の形態にかかるＭＯＳトランジスタとしてのフラッシュメモリ１の概略構成を図１に示す。このフラッシュメモリ１は，Ｐ型基板３の内側にＮ型の不純物を拡散させた第２の不純物拡散領域としてのＮウェル５が形成され，さらにそのＮウェル５の内側にＰ型の不純物を拡散させた第１の不純物拡散領域としてのＰウェル７が形成されている。そして，Ｐウェル７，その内側に形成された２つのＮ＋領域９，１１，コントロールゲート１３，およびフローティングゲート１５によってメモリセル１７が構成されている。なお，Ｐ型基板３は接地電位Ｖｓｓに接続されている。
【００２２】
そして，Ｐウェル７，Ｎ＋領域９，１１には，第１の電位制御回路としての電圧発生回路２１が接続され，Ｎウェル５には，第２の電位制御回路としてのウェル電位制御回路６１が接続されている。
【００２３】
ここで，第１の電位制御回路としての電圧発生回路２１の構成を説明する。この電圧発生回路２１は，図２に示すように，チャージポンプ回路２３，基準電位調整部としてのＮＭＯＳトランジスタ２５，レベルシフト回路２７，およびＮＡＮＤゲート２９によって構成されている。さらに，チャージポンプ回路２３は，５つのＰＭＯＳトランジスタ３１，３２，３３，３４，３５，４つのキャパシタ３６，３７，３８，３９，およびインバータ４０から構成されている。一方，レベルシフト回路２７は，２つのＰＭＯＳトランジスタ４１，４２，２つのＮＭＯＳトランジスタ４３，４４，およびインバータ４５から構成されている。なお，チャージポンプ回路２３に属する４つのキャパシタ３６，３７，３８，３９は，それぞれ，ドレインとソースを共通化したＰＭＯＳトランジスタで形成することが可能である。
【００２４】
そして，ＮＡＮＤゲート２９の一方の入力にはクロック信号ＣＬＫが入力され，他方の入力には，第１の活性化信号ＥＮ１が入力されように構成されている。また，第１の活性化信号ＥＮ１は，レベルシフト回路２７に属するインバータ４５およびＰＭＯＳトランジスタ４２のゲートにも入力されるようになっている。
【００２５】
次に，チャージポンプ回路２３の回路構成を説明する。５つのＰＭＯＳトランジスタ３１，３２，３３，３４，３５のそれぞれのゲートは，それぞれのソースと共通化されている。そして，ＰＭＯＳトランジスタ３１のソースは，接地電位Ｖｓｓに接続されており，一方，ドレインは，ＰＭＯＳトランジスタ３２のソースおよびキャパシタ３６の一端に接続されている。同様に，ＰＭＯＳトランジスタ３２のドレインは，ＰＭＯＳトランジスタ３３のソースおよびキャパシタ３７の一端に接続され，ＰＭＯＳトランジスタ３３のドレインは，ＰＭＯＳトランジスタ３４のソースおよびキャパシタ３８の一端に接続され，ＰＭＯＳトランジスタ３４のドレインは，ＰＭＯＳトランジスタ３５のソースおよびキャパシタ３９の一端に接続されている。そして，ＰＭＯＳトランジスタ３５のドレインは，出力ノードＮ１に接続されている。
【００２６】
また，ＮＡＮＤゲート２９の出力は，インバータ４０の入力に接続されるとともにキャパシタ３６，３８の他端に接続されており，インバータ４０の出力は，キャパシタ３７，３９の他端に接続されている。
【００２７】
次に，レベルシフト回路２７の回路構成を説明する。ＰＭＯＳトランジスタ４１，４２のソースは，電源電位Ｖｃｃに接続されている。そして，ＰＭＯＳトランジスタ４１のドレインは，ＮＭＯＳトランジスタ４３のドレインおよびＮＭＯＳトランジスタ４４のゲートに接続されている。また，ＰＭＯＳトランジスタ４２のドレインは，ＮＭＯＳトランジスタ４４のドレイン，ＮＭＯＳトランジスタ４３のゲート，およびノードＮａに接続されている。さらに，このノードＮａは，基準電位調整部としてのＮＭＯＳトランジスタ２５のゲートに接続されている。
【００２８】
また，ＮＭＯＳトランジスタ４３，４４のそれぞれのソース，サブストレートゲート，および基準電位調整部としてのＮＭＯＳトランジスタ２５のサブストレートゲートは，全て共通化され出力ノードＮ１に接続されている。なお，ＮＭＯＳトランジスタ２５のソースは，基準電位としての接地電位Ｖｓｓに接続されている。なお，出力ノードＮ１からは，Ｐウェル７に対して出力ＯＵＴ１が出力されるように構成されている。
【００２９】
次に，図３を参照しながら第２の電位制御回路としてのウェル電位制御回路６１の構成を説明する。このウェル電位制御回路６１は，電位選択部６３およびレベルシフト回路６５から構成されている。さらに，電位選択部６３は，ＰＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８から構成され，レベルシフト回路６５は，２つのＰＭＯＳトランジスタ６９，７０，２つのＮＭＯＳトランジスタ７１，７２，およびインバータ７３から構成されている。
【００３０】
そして，レベルシフト回路６５に属するＮＭＯＳトランジスタ７１のゲートおよびインバータ７３の入力には，第２の活性化信号ＥＮ２が入力されるように構成されている。さらに，ＮＭＯＳトランジスタ７２のゲートには，インバータ７３の出力が接続されており，第２の活性化信号ＥＮ２の論理反転信号が入力されるように構成されている。なお，レベルシフト回路６５に属する２つのＮＭＯＳトランジスタ７１，７２のソースおよび電位選択部６３に属するＮＭＯＳトランジスタ６８のソースは，接地電位Ｖｓｓに共通接続されている。
【００３１】
また，ＮＭＯＳトランジスタ７１のドレインは，ＰＭＯＳトランジスタ６９のドレインおよびＰＭＯＳトランジスタ７０のゲートに接続されている。一方，ＮＭＯＳトランジスタ７２のドレインはＰＭＯＳトランジスタ７０のドレイン，ＰＭＯＳトランジスタ６９のゲート，およびノードＮｂに接続されている。また，このノードＮｂは，電位選択部６３に属するＰＭＯＳトランジスタ６７のゲートおよびＮＭＯＳトランジスタ６８のゲートに接続されている。
【００３２】
そして，レベルシフト回路６５に属する２つのＰＭＯＳトランジスタ６９，７０および電位選択部６３に属するＰＭＯＳトランジスタ６７のすべてのソースおよびサブストレート端子は，所定のウェル電位ＶＮＷに接続されている。そして，電位選択部６３に属するＰＭＯＳトランジスタ６７のドレインとＮＭＯＳトランジスタ６８のドレインは，出力ノードＮ２に共通接続されている。なお，出力ノードＮ２からは，Ｎウェル５に対して出力ＯＵＴ２が出力されるように構成されている。
【００３３】
以上のような構成を有する本発明の実施の形態にかかるＭＯＳトランジスタとしてのフラッシュメモリ１の動作を図４を参照しつつ説明する。
【００３４】
このフラッシュメモリ１において，例えば，メモリセル１７のデータを消去する場合，コントロールゲート１３を所定のゲート電位ＶＧに制御するとともに，電圧発生回路２１の出力ＯＵＴ１によってＰウェル７，Ｎ＋領域９，１１を所定のサブストレート電位−ＶＳに制御する必要がある。
【００３５】
ここで，第１の電位制御回路としての電圧発生回路２１の動作を開始する。まず第１の活性化信号ＥＮ１を接地電位Ｖｓｓ（以下，「Ｌレベル」という。）から電源電位Ｖｃｃ（以下，「Ｈレベル」という。）とする。このように第１の活性化信号ＥＮ１がＨレベルに変化することによって，レベルシフト回路２７に属するＰＭＯＳトランジスタ４１はオンする。ところで，第１の活性化信号ＥＮ１がＬレベルからＨレベルに変化した瞬間のノードＮａは，まだ初期状態のＨレベルにあるために，ＮＭＯＳトランジスタ４３もオンしており，この時のＮＭＯＳトランジスタ４４のゲートは，ＨレベルとＬレベルの中間付近で釣り合おうとする。ところが，その直後ＰＭＯＳトランジスタ４２がオフするためＮＭＯＳトランジスタ４４は，弱くオンし始める。これによって，ノードＮａは，徐々にＨレベルからＬレベルに変化し，ＮＭＯＳトランジスタ４３がオフし始めるため，より一層，ノードＮａはＬレベルに近づく。そして，最終的にＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４４は完全にオンし，ＰＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４３は完全にオフし，ノードＮａはＬレベルとなる。
【００３６】
ところで，出力ノードＮ１に接続されているＰＭＯＳトランジスタ３５に注目すると，初期状態において，ＮＭＯＳトランジスタ２５がオンしているために，出力ノードＮ１は電源電位Ｖｓｓである。したがって，ＰＭＯＳトランジスタ３５のゲートおよびソースの電位は，低くとも−｜Ｖｔｐ｜（Ｖｔｐは，ＰＭＯＳトランジスタ３５のしきい値電圧である。）であり，このためＰＭＯＳトランジスタ３５はオフ状態を保持する。その後，上述のように，ノードＮａがＬレベルとなり，ＮＭＯＳトランジスタ２５がオフした時，出力ノードＮ１，すなわちＰウェル７は，いずれの電位にも固定されていない電気的フローティング状態となる。
【００３７】
以上のように，Ｐウェル７を電気的フローティング状態としたところで，第２の電位制御回路としてのウェル電位制御回路６１の動作を開始させる。まず，第２の活性化信号ＥＮ２をＬレベルからＨレベルとする。この第２の活性化信号ＥＮ２の変化にともないウェル電位制御回路６１のノードＮｂは，レベルシフト回路６５によって接地電位Ｖｓｓから所定のウェル電位ＶＮＷに変化し，出力ノードＮ２，すなわちＮウェル５は，初期値であるウェル電位ＶＮＷから接地電位Ｖｓｓに復帰する。
【００３８】
この時，上述のようにＰウェル７は，電気的フローティング状態とされているために，Ｎウェル５とＰウェル７との間に形成される接合容量によってＮウェル５の電位変化がそのままＰウェル７の電位変化を促すこととなる。すなわち，Ｎウェル５がウェル電位ＶＮＷから接地電位Ｖｓｓに変化することによって，Ｐウェル７は，初期状態の接地電位Ｖｓｓからウェル電位ＶＮＷ分低下し，中間電位−ＶＮＷとなる。なお，ウェル電位ＶＮＷの値は，電源電位Ｖｃｃ以下に限定することで，フラッシュメモリ１の書き込み／消去動作が行われていない，いわゆる待機状態でもＮウェル５をウェル電位ＶＮＷに保持することが可能となり，書き込み／消去の動作を開始する際にウェル電位ＶＮＷを上昇させるための時間が不要となる。
【００３９】
次に，クロック信号ＣＬＫを発振させると，そのクロック信号ＣＬＫの周期で電圧発生回路２１に属するチャージポンプ回路２３は，出力ノードＮ１の電位を徐々に低下させる，いわゆるポンプ動作を開始する。したがって，それまで電気的フローティング状態であったＰウェル７は，その状態が解除され，最終的に所望のサブストレート電位−ＶＳとされる。そして，この時点でメモリセル１７のデータの消去が行われることとなる。
【００４０】
以上のようなメモリセル１７のデータの消去動作終了後，クロック信号ＣＫＬの発振を停止させることによって，チャージポンプ回路２３のポンプ動作が終了する。この時点で，Ｐウェル７は，再び電気的フローティング状態とされる。次に，第２の活性化信号ＥＮ２をＨレベルからＬレベルに変化させることによって，ウェル電位制御回路６１におけるレベルシフト回路６５の出力が接続されるノードＮｂは，ウェル電位ＶＮＷから接地電位Ｖｓｓに戻ることとなる。これにともない，Ｎウェル５は，接地電位Ｖｓｓから初期値であるウェル電位ＶＮＷに復帰する。そして，このＮウェル５の電位変動は，Ｎウェル５とＰウェル７の間の容量成分によってＰウェル７の電位変動を促し，Ｐウェル７は，サブストレート電位−ＶＳからウェル電位ＶＮＷ分上昇した中間電位−ＶＳ＋ＶＮＷとされる。
【００４１】
その後，第１の活性化ＥＮ１をＨレベルからＬレベルに戻すことによって，電圧発生回路２１におけるノードＮａは，電源電位Ｖｃｃに復帰する。これによって，ＮＭＯＳトランジスタ２５はオンし，出力ノードＮ１，すなわちＰウェル７は，初期値である接地電位Ｖｓｓにリセットされることとなる。
【００４２】
以上のように，本発明の実施の形態にかかるフラッシュメモリ１によれば，Ｐウェル７の電位を所望のサブストレート電位−ＶＳに制御する際に，このＰウェル７を電気的フローティング状態とした上でＮウェル５の電位をウェル電位ＶＮＷ分低下させることにより，予めＰウェル７の電位をウェル電位ＶＮＷ分低下させるようになっているために，初期値である接地電位Ｖｓｓから所望のサブストレート電位−ＶＳまでポンプ動作によって徐々に低下させていた従来に比べて飛躍的な時間の短縮化が図れる。また，同様に，Ｐウェル７を所望のサブストレート電位−ＶＳから初期値である接地電位Ｖｓｓへ復帰させる所要時間も最小限に抑えられている。したがって，メモリセル１７のデータの書き込み／消去動作の高速化が実現される。
【００４３】
ところで，ウェル電位ＶＮＷの具体的な値については，例えば電源電位Ｖｃｃが５Ｖであって，所望のサブストレート電位−ＶＳを−２Ｖとした場合，ウェル電位ＶＮＷを５Ｖとしてしまうと，Ｎウェル５の電位変動によってＰウェル７は，所望のサブストレート電位−ＶＳ（＝−２Ｖ）以下の−５Ｖまで低下してしまう。したがって，この場合は，ウェル電位ＶＮＷを２Ｖ以下に設定するのが好ましい。その他，所望のサブストレート電位が，例えば，−７Ｖである場合は，ウェル電位ＶＮＷを電源電位Ｖｃｃである５Ｖとすることで最も効率よく，かつ短時間で，Ｐウェル７をサブストレート電位−ＶＳ（＝−７）に制御することが可能となる。
【００４４】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４５】
例えば，第１の電位制御回路としての電圧発生回路２１および第２の電位制御回路としてのウェル電位制御回路６１は，図２，３に示す回路構成に限られるものではない。また，メモリセル１７も図１に示す構成に限定されない。
【００４６】
また，本発明の実施の形態において半導体装置として，フラッシュメモリ１を用いて説明したが，本発明はこれに限らず，例えばＥＥＰＲＯＭやＤＲＡＭなどにも適応可能である。
【００４７】
【発明の効果】
以上説明したように，本発明のＭＯＳトランジスタおよびＭＯＳトランジスタの電位制御方法によれば，Ｐウェルの電位を所望の値に制御する際，このＰウェルに接しているＮウェルの電位を制御することによって，前記Ｐウェルの電位制御を補助することが可能となるために，Ｐウェルを所望の電位に制御するために要する時間が短縮化される。したがって，本発明を例えば，不揮発性メモリ等に適用すれば，メモリセルへのデータの書き込み動作や，メモリセルのデータ消去動作の高速化が実現される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるフラッシュメモリの構成を示す断面図である。
【図２】図１のフラッシュメモリに用いられる電圧発生回路の構成を示す回路図である。
【図３】図１のフラッシュメモリに用いられるウェル電位制御回路の構成を示す回路図である。
【図４】図１のフラッシュメモリの動作を示すタイミングチャート図である。
【図５】従来のフラッシュメモリの構成を示す断面図である。
【符号の説明】
１    フラッシュメモリ
３    Ｐ型基板
５    Ｎウェル
７    Ｐウェル
１７    メモリセル
２１    電圧発生回路
２３    チャージポンプ回路
２５    ＮＭＯＳトランジスタ
２７    レベルシフト回路
６１    ウェル電位発生回路
６３    電位選択部
６５    レベルシフト回路
ＶＮＷ    ウェル電位
−ＶＳ    サブストレート電位
Ｖｃｃ    電源電位
Ｖｓｓ    接地電位
【図１】
0004068194.tif 000002
【図２】
0004068194.tif 000003
【図３】
0004068194.tif 000004
【図４】
0004068194.tif 000005
【図５】
0004068194.tif 000006