(57)【特許請求の範囲】
【請求項１】
画像を記憶する記憶装置であって、
少なくとも第１および第２のアドレス信号によってアドレス指定され、入力画像を記憶する第１の記憶手段と、
前記入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成する生成手段と、
少なくとも前記第１および第２のアドレス信号によってアドレス指定され、前記多画素数画像を記憶する第２の記憶手段と、
前記第１の記憶手段に記憶された入力画像、および前記第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、前記第１の記憶手段に記憶された入力画像、または前記第２の記憶手段に記憶された多画素数画像を出力する出力手段と
を備え、
前記生成手段は、前記入力画像を構成する画素から前記多画素数画像を構成する画素を生成する複数の画素生成手段であって、前記入力画像を構成する画素数に対する前記多画素数画像を構成する画素数に応じた個数の前記画素生成手段を用いて、前記多画素数画像を生成する
ことを特徴とする記憶装置。
【請求項２】
前記第２の記憶手段は、少なくとも前記第１および第２のアドレス信号と、それに付加される付加アドレス信号とによってアドレス指定される
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記生成手段は、前記入力画像を構成する複数の画素を用いて重み付け加算を行うことにより、前記多画素数画像を構成する１の画素を生成する
ことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記生成手段は、前記入力画像を構成する画素との線形結合により前記多画素数画像を構成する画素の予測値を算出するための予測係数を用いて、前記多画素数画像を生成する
ことを特徴とする請求項１に記載の記憶装置。
【請求項５】
少なくとも第１および第２のアドレス信号によってアドレス指定される第１の記憶手段に、入力画像を記憶させる第１の記憶ステップと、
前記入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成する生成ステップと、
少なくとも前記第１および第２のアドレス信号によってアドレス指定される第２の記憶手段に、前記多画素数画像を記憶させる第２の記憶ステップと、
前記第１の記憶手段に記憶された入力画像、および前記第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、前記第１の記憶手段に記憶された入力画像、または前記第２の記憶手段に記憶された多画素数画像が出力される出力ステップと
を有し、
前記生成ステップでは、前記入力画像を構成する画素から前記多画素数画像を構成する画素を生成する複数の画素生成手段であって、前記入力画像を構成する画素数に対する前記多画素数画像を構成する画素数に応じた個数の前記画素生成手段が用いられて、前記多画素数画像が生成される
ことを特徴とする記憶方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置および記憶方法に関し、特に、例えば、画像を拡大する場合などに用いて好適な記憶装置および記憶方法に関する。
【０００２】
【従来の技術】
例えば、高解像度の画像データを、最下位階層または第１階層の画像データとして、それより画素数の少ない第２階層の画像データを形成し、さらに、それより画素数の少ない第３階層の画像データを形成し、以下、同様にして、最上位階層までの画像データを形成する符号化手法がある。このような符号化は、階層符号化と呼ばれ、各階層の画像データは、その階層に対応した解像度（画素数）のモニタで表示される。従って、ユーザ側では、階層符号化された画像データのうち、自身が有するモニタの解像度に対応するものを選択することで、その画像データを視聴することができる。
【０００３】
【発明が解決しようとする課題】
ところで、従来の階層符号化は、上述のように、元の画像データを第１階層の画像データとして、それより画素数の少ない上位階層の画像データを形成するだけであった。即ち、従来の階層符号化では、元の画像データの画素数より多い画素数の画像は形成されなかった。
【０００４】
しかしながら、階層符号化において、元の画像データの画素数より多い画素数の画像（以下、適宜、多画素数画像）を形成しておくようにすれば、例えば、電子ズームを行うときなどに便利である。
【０００５】
即ち、元の画像データの画素数より少ない画素数の画像を用意しておけば、画像の縮小を、即座に行うことができ、多画素数画像を用意しておけば、画像の拡大を、即座に行うことができる。
【０００６】
また、一般に、電子ズームにおいて利用頻度が高いのは、画像の拡大または縮小のうちの拡大である。即ち、例えば、伝送されてきた画像や、記録媒体から再生された画像を、ユーザが視聴している場合において、その視聴している画像の一部または全部を拡大することの要請は高い。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、例えば、画像の拡大を即座にすることができるようにするものである。
【０００８】
【課題を解決するための手段】
請求項１に記載の記憶装置は、少なくとも第１および第２のアドレス信号によってアドレス指定され、入力画像を記憶する第１の記憶手段と、入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成する生成手段と、少なくとも第１および第２のアドレス信号によってアドレス指定され、多画素数画像を記憶する第２の記憶手段と、第１の記憶手段に記憶された入力画像、および第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、第１の記憶手段に記憶された入力画像、または第２の記憶手段に記憶された多画素数画像を出力する出力手段とを備え、生成手段は、入力画像を構成する画素から多画素数画像を構成する画素を生成する複数の画素生成手段であって、生成手段は、入力画像を構成する画素数に対する多画素数画像を構成する画素数に応じた個数の画素生成手段を用いて、多画素数画像を生成することを特徴とする。
【０００９】
請求項５に記載の記憶方法は、少なくとも第１および第２のアドレス信号によってアドレス指定される第１の記憶手段に、入力画像を記憶させる第１の記憶ステップと、入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成する生成ステップと、少なくとも第１および第２のアドレス信号によってアドレス指定される第２の記憶手段に、多画素数画像を記憶させる第２の記憶ステップと、第１の記憶手段に記憶された入力画像、および第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、第１の記憶手段に記憶された入力画像、または第２の記憶手段に記憶された多画素数画像が出力される出力ステップとを有し、生成ステップでは、入力画像を構成する画素から多画素数画像を構成する画素を生成する複数の画素生成手段であって、入力画像を構成する画素数に対する多画素数画像を構成する画素数に応じた個数の画素生成手段が用いられて、多画素数画像が生成されることを特徴とする。
【００１０】
請求項１に記載の記憶装置においては、第１の記憶手段は、少なくとも第１および第２のアドレス信号によってアドレス指定され、入力画像を記憶するようになされている。生成手段は、入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成するようになされている。第２の記憶手段は、少なくとも第１および第２のアドレス信号によってアドレス指定され、多画素数画像を記憶するようになされている。そして、出力手段は、第１の記憶手段に記憶された入力画像、および第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、第１の記憶手段に記憶された入力画像、または第２の記憶手段に記憶された多画素数画像を出力するようになされている。さらに、生成手段は、入力画像を構成する画素から多画素数画像を構成する画素を生成する複数の画素生成手段であって、入力画像を構成する画素数に対する多画素数画像を構成する画素数に応じた個数の画素生成手段を用いて、多画素数画像を生成するようになされている。
【００１１】
請求項５に記載の記憶方法においては、少なくとも第１および第２のアドレス信号によってアドレス指定される第１の記憶手段に、入力画像を記憶させるとともに、入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像を生成し、少なくとも第１および第２のアドレス信号によってアドレス指定される第２の記憶手段に、多画素数画像を記憶させ、第１の記憶手段に記憶された入力画像、および第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、第１の記憶手段に記憶された入力画像、または第２の記憶手段に記憶された多画素数画像が出力されるようになされている。さらに、入力画像を構成する画素から多画素数画像を構成する画素を生成する複数の画素生成手段であって、入力画像を構成する画素数に対する多画素数画像を構成する画素数に応じた個数の画素生成手段が用いられて、多画素数画像が生成されるようになされている。
【００１２】
【発明の実施の形態】
図１は、本発明を適用した記憶装置の一実施の形態の構成例を示している。
【００１３】
この記憶装置は、例えば、１チップのＣＭＯＳ（Complementary Metal Oxide Semiconductor）などで構成され、そこに入力される入力画像を記憶するとともに、その入力画像から、それよりも画素数の多い画像、即ち、多画素数画像を形成して記憶する階層符号化を行うようになされている。
【００１４】
アドレス供給回路１には、記憶装置に入力される画像（入力画像）を構成する画素の水平方向または垂直方向の位置に対応したアドレスそれぞれとしての水平アドレスまたは垂直アドレスが供給されるようになされている。
【００１５】
なお、本実施の形態では、例えば、図２に示すような、１画面が、水平方向が５１２画素で、垂直方向が５１２ラインで構成される画像が入力されるものとする。従って、水平アドレスおよび垂直アドレスは、いずれも９（＝ｌｏｇ2５１２）ビットで表される。
【００１６】
アドレス供給回路１は、そこに供給される水平アドレスおよび垂直アドレスを必要に応じて処理して、入力画像メモリ２および多画素数メモリ４に供給するようになされている。なお、アドレス供給回路１には、水平アドレスおよび垂直アドレスの他、クロック（後述する図５乃至図７においては図示せず）、Ｒ／Ｗ（Read/Wright）信号、および選択フラグも供給されるようになされており、アドレス供給回路１は、そのクロックに同期して、入力画像メモリ２および多画素数画像メモリ４にアドレスを供給するようになされている。また、アドレス供給回路１は、Ｒ／Ｗ信号や選択フラグに対応して、そこに供給される水平アドレスおよび垂直アドレスを処理するようになされている。
【００１７】
ここで、Ｒ／Ｗ信号は、記憶装置からの画像データの読み出し、または記憶装置への画像データの書き込みを指示する信号であり、選択フラグは、記憶装置に記憶された画像を読み出す場合に、入力画像メモリ２または多画素数画像メモリ４のうちのいずれに記憶された画像を読み出すかを指示するための、例えば１ビットのフラグである。従って、ここでは、選択フラグは、Ｒ／Ｗ信号が画像データの読み出しを指示している場合にのみ有効となる（意味を持つ）。即ち、入力画像メモリ２および多画素数画像メモリ４への画像データの書き込みは、後述するように並列に（ほぼ同時に）行われるため、書き込み時においては、選択フラグは無視される。
【００１８】
入力画像メモリ２（第１の記憶手段）は、アドレス供給回路１からのアドレスに、ＲＭＷ（Read Modify Write）回路５から供給される画像データを記憶し、また、そのアドレスに記憶されている画像データを読み出してＲＭＷ回路５に出力するようになされている。なお、入力画像メモリ２は、記憶装置に入力される画像（以下、適宜、原画像という）をそのまま記憶するようになされている。また、入力画像メモリ２は、例えば、少なくとも、１画面分の原画像、即ち、ここでは、図２に示したように、５１２×５１２画素の画像データを記憶することができるようになされている。さらに、入力画像メモリ２を構成するメモリセルは、例えば、少なくとも、原画像を構成する画素に割り当てられたビット数と同一のデータ長を有している。即ち、原画像を構成する１の画素が、例えば、８ビットで表されるとき、入力画像メモリ２を構成するメモリセルは、少なくとも８ビットのデータ長を有する。
【００１９】
多画素数画像生成回路３（生成手段）は、入力画像メモリ２に記憶された原画像から、多画素数画像を生成し、多画素数画像メモリ４に供給するようになされている。即ち、多画素数画像生成回路３は、例えば、図３に示すように、原画像を構成する画素Ａ1を注目画素とするとき、注目画素Ａ1と、その右または下に隣接する画素Ａ2またはＡ3との間に、新たに画素ａ12またはａ13をそれぞれ形成するとともに、注目画素Ａ1と、その右斜め下に隣接する画素Ａ4との間（画素Ａ2とＡ3との間）に、新たに画素ａ1234を形成する。多画素数画像生成回路３は、原画像を構成するすべての画素を順次、注目画素として、上述のような処理を行い、これにより、図４に示すような、横または縦の画素数それぞれが、原画像の２倍になっている多画素数画像、即ち、横×縦が１０２４×１０２４画素の画像を形成する。
【００２０】
なお、多画素数画像生成回路３における多画素数画像の生成方法としては、例えば、多画素数画像を構成する１の画素を、その画素と相関のある、原画像を構成する複数の画素を用いて重み付け加算を行うことにより生成するものなどがある。即ち、この場合、図３において、多画素数画像の画素ａ12は、例えば、その左右に隣接する原画像の画素Ａ1とＡ2との平均値（これは、Ａ1およびＡ2に対する重みを、いずれも１とした重み付け加算により求められるものである）とすることができる。また、多画素数画像の画素ａ13は、例えば、その上下に隣接する原画像の画素Ａ1とＡ3との平均値とすることができる。さらに、多画素数画像の画素ａ1234は、例えば、その左上、右上、左下、右下に隣接する原画像の画素Ａ1，Ａ2，Ａ3，Ａ4の平均値とすることができる。また、この場合、原画像の画素Ａ1の位置における多画素数画像の画素は、例えば、その原画像の画素Ａ1をそのまま採用することができる。
【００２１】
多画素数画像メモリ４（第２の記憶手段）は、アドレス供給回路１からのアドレスに、多画素数画像生成回路３から供給される画像データ、即ち、本実施の形態では、多画素数画像を記憶し、また、そのアドレスに記憶されている画像データを読み出してＲＭＷ回路５に出力するようになされている。ここで、多画素数画像メモリ４は、少なくとも、１画面分の多画素数画像、即ち、ここでは、図４に示したように、１０２４×１０２４画素で構成される画像を記憶することのできる記憶容量を有している。また、多画素数画像メモリ４を構成するメモリセルは、少なくとも、多画素数画像生成回路３から供給される多画素数画像を構成する画素を、桁落ちが生じないように記憶することができるだけのデータ長を有している。なお、多画素数画像メモリ４を構成するメモリセルのデータ長は、例えば、入力画像メモリ２と同一の８ビットとすることも可能である。
【００２２】
ここで、入力画像メモリ２、多画素数画像生成回路３、および多画素数画像メモリ４には、クロックが供給されるようになされており、このクロックに同期して、入力画像メモリ２および多画素数画像メモリ４では、データの読み書きが行われ、また、多画素数画像生成回路３では、多画素数画像の生成が行われるようになされている。
【００２３】
ＲＭＷ回路５は、記憶装置に供給される原画像としての画像データを、入力画像メモリ２に書き込むようになされている。また、また、ＲＭＷ回路５は、入力画像メモリ２または多画素数画像メモリ４に記憶された画像データを読み出して出力するようにもなされている。なお、ＲＭＷ回路５には、クロック、Ｒ／Ｗ信号、選択フラグが供給されるようになされており、ＲＭＷ回路５は、クロックに同期し、Ｒ／Ｗ信号、選択フラグに基づいて各種の処理を行うようになされている。
【００２４】
次に、図５は、図１の記憶装置の第１の詳細構成例を示している。
【００２５】
なお、以下では、図２に示したように、５１２×５１２画素で構成される、各画素が８ビットで表される画像データが、原画像として記憶装置に供給されるものとする。また、画像データは、いわゆる順次走査されて供給されるものとする。
【００２６】
さらに、原画像を構成する画素を、以下、適宜、その最も左上の画素をｐ（０，０）とし、以下、同様にして、左からｘ＋１番目で、上からｙ＋１番目にある画素をｐ（ｘ，ｙ）と表す。原画像は、上述したように、５１２×５１２画素で構成されるから、ｘ，ｙは、いずれも０乃至５１１（＝２9−１）の範囲の整数値をとる。
【００２７】
また、本実施の形態では、多画素数画像生成回路３では、原画像から、図４に示したような１０２４×１０２４画素で構成される多画素数画像が生成されるが、その多画素数画像を構成する画素を、以下、適宜、その最も左上の画素をｑ（０，０）とし、以下同様にして、左からｍ＋１番目で、上からｎ＋１番目にある画素をｑ（ｍ，ｎ）と表す。多画素数画像は、１０２４×１０２４画素で構成されるから、ｍ，ｎは、いずれも、０乃至１０２３（＝２10−１）の範囲の整数値をとる。
【００２８】
さらに、アドレス供給回路１には、データの書き込み時および読み出し時のいずれの場合も、水平アドレスＨＡおよび垂直アドレスＶＡの組合せ（ＨＡ，ＶＡ）が、
0004105257.tif 000002
の順で、即ち、いわば順次走査に対応した順番で、クロックに同期して供給されるものとする。
【００２９】
また、記憶装置への画像データの書き込み時には、ＲＭＷ回路５には、原画像が、クロックに同期して順次走査されて供給され、これに伴い、アドレス供給回路１には、水平アドレスＨＡおよび垂直アドレスＶＡが、上述したように供給されるものとする。
【００３０】
図５の実施の形態では、アドレス供給回路１は、遅延回路１１ａ，１１ｂ，１１ｃ，１１ｄを含んで構成されている。遅延回路１１ａ，１１ｂ，１１ｃ，１１ｄは、アドレス供給回路１に供給される水平アドレスＨＡおよび垂直アドレスＶＡを、必要な時間だけ遅延し、多画素数画像メモリ４を構成するメモリ１３ａ，１３ｂ，１３ｃ，１３ｄのアドレス端子（ＡＤ）にそれぞれ供給するようになされている。なお、アドレス供給回路１は、そこに供給される水平アドレスＨＡおよび垂直アドレスＶＡを、そのまま、入力画像メモリ２のアドレス端子（ＡＤ）に供給するようにもなされている。
【００３１】
多画素数画像生成回路３は、画素生成回路１２ａ，１２ｂ，１２ｃ，１２ｄで構成されている。画素生成回路１２ａ，１２ｂ，１２ｃ，１２ｄは、いずれも、入力画像メモリ２に記憶された原画像を構成する１以上の画素を読み出し、その読み出した画素から、多画素数画像を構成する１以上の画素を順次生成し、多画素数画像メモリ４を構成するメモリ１３ａ，１３ｂ，１３ｃ，１３ｄにそれぞれ供給するようになされている。
【００３２】
ここで、多画素数画像生成回路３が、４つの画素生成回路１２ａ乃至１２ｄで構成されているのは、次のような理由による。即ち、原画像は、１画面が５１２×５１２画素で構成されるのに対して、多画素数画像は、１画面が１０２４×１０２４で構成される。従って、単純に考えれば、原画像の１個の画素が、多画素数画像の４個の画素に対応する。そこで、原画像の１個の画素に対して、多画素数画像の４個の画素を生成するために、その４個の画素それぞれを生成する４つの画素生成回路１２ａ乃至１２ｄで、多画素数画像生成回路３が構成されている。
【００３３】
なお、ここでは、原画像の１の画素ｐ（ｘ，ｙ）に対して、多画素数画像の４の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を対応させることとし（例えば、図３において、原画像の画素Ａ1を注目画素とするときに、その画素Ａ1の位置における多画素数画像の画素、およびそれに隣接する多画素数画像の画素ａ12，ａ13，ａ1234を生成することとし）、画素生成回路１２ａ乃至１２ｄでは、多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ生成されるものとする。
【００３４】
多画素数画像メモリ４は、上述したように、４つのメモリ１３ａ乃至１３ｄで構成されている。そして、メモリ１３ａ乃至１３ｄは、遅延回路１１ａ乃至１１ｄから供給されるアドレスに、画素生成回路１２ａ乃至１２ｄから供給される多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）をそれぞれ記憶するようになされている。従って、メモリ１３ａ乃至１３ｄは、いずれも、５１２×５１２画素を記憶することのできる記憶容量を有している。
【００３５】
また、メモリ１３ａ乃至１３ｄは、遅延回路１１ａ乃至１１ｄから供給されるアドレスから、そこに記憶されている多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を読み出し、ＲＭＷ回路５に供給するようにもなされている。
【００３６】
次に、その動作について説明する。
【００３７】
まず、画像データの書き込み時においては、即ち、Ｒ／Ｗ信号が書き込みを表している場合においては、アドレス供給回路１は、そこに供給される水平アドレスＨＡおよび垂直アドレスＶＡを、そのまま、入力画像メモリ２に供給する。一方、ＲＭＷ回路５は、そこに供給される原画像の画像データを、水平アドレスＨＡおよび垂直アドレスＶＡによって指定されている入力画像メモリ２のメモリセル（図示せず）に書き込む。以下、同様の処理が行われることで、５１２×５１２画素で構成される１画面分の原画像が、入力画像メモリ２に記憶される。即ち、これにより、入力画像メモリ２のアドレス
0004105257.tif 000003
には、第１階層の画素（画素値）
0004105257.tif 000004
がそれぞれ記憶される。
【００３８】
また、多画素数画像生成回路３では、画素生成回路１２ａ乃至１２ｄにおいて、多画素数画像を構成する画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を生成するのに必要な原画像の画素が入力画像メモリ２に記憶されると、その原画像の画素（画素値）が読み出され、多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ生成されて、メモリ１３ａ乃至１３ｄにそれぞれ供給される。
【００３９】
即ち、上述したように、ここでは、例えば図３において、原画像の画素Ａ1の位置における多画素数画像の画素は、画素Ａ1とされるから、画素生成回路１２ａは、画素Ａ1が入力画像メモリ２に記憶されると、それをそのまま読み出して、多画素数画像の画素ｑ（２ｘ，２ｙ）としてメモリ１３ａに供給する。
【００４０】
また、図３において、多画素数画像の画素ａ12は、原画像の画素Ａ1とＡ2との平均値となるから、画素生成回路１２ｂは、入力画像メモリ２に、画素Ａ1が記憶され、さらに画素Ａ2が記憶されるのを待って、画素Ａ1およびＡ2を読み出す。そして、画素生成回路１２ｂは、その画素Ａ1とＡ2との平均値を計算し、多画素数画像の画素ｑ（２ｘ＋１，２ｙ）としてメモリ１３ｂに供給する。
【００４１】
さらに、図３において、多画素数画像の画素ａ13は、原画像の画素Ａ1とＡ3との平均値とされるから、画素生成回路１２Ｃは、入力画像メモリ２に、画素Ａ1が記憶され、さらに、１ライン分の画素（原画像の１ライン分の画素）が記憶されることにより、画素Ａ3が記憶されるのを待って、画素Ａ1およびＡ3を読み出す。そして、画素生成回路１２Ｃは、その画素Ａ1とＡ2との平均値を計算し、多画素数画像の画素ｑ（２ｘ，２ｙ＋１）としてメモリ１３Ｃに供給する。
【００４２】
また、図３において、多画素数画像の画素ａ1234は、原画像の画素Ａ1乃至Ａ4の平均値とされるから、画素生成回路１２ｄは、入力画像メモリ２に、これらの画素Ａ1乃至Ａ4が記憶されるのを待って読み出す。そして、画素生成回路１２ｄは、画素Ａ1乃至Ａ4の平均値を計算し、多画素数画像の画素ｑ（２ｘ＋１，２ｙ＋１）としてメモリ１３ｄに供給する。
【００４３】
一方、アドレス供給回路１では、遅延回路１１ａ乃至１１ｄにおいて、原画像の画素ｐ（ｘ，ｙ）が入力画像メモリ２に記憶されてから、画素生成回路１２ａ乃至１２ｄが、多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を生成するのに必要な時間だけ、水平アドレスＨＡおよび垂直アドレスＶＡがそれぞれ遅延され、メモリ１３ａ乃至１３ｄにそれぞれ供給される。
【００４４】
その結果、メモリ１３ａ乃至１３ｄでは、同一のアドレス（ｘ，ｙ）に、画素生成回路１２ａ乃至１２ｄから供給される画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ記憶される。
【００４５】
次に、読み出し時においては、即ち、Ｒ／Ｗ信号が読み出しを表している場合においては、選択フラグが原画像を表しているときには、アドレス供給回路１は、そこに供給される水平アドレスＨＡおよび垂直アドレスＶＡを、そのまま、入力画像メモリ２のアドレス端子に供給する。そして、ＲＭＷ回路５において、水平アドレスＨＡおよび垂直アドレスＶＡによって指定されている入力画像メモリ２のメモリセルに記憶されている原画像の画素（画素値）が順次読み出される。
【００４６】
以上のようにして、５１２×５１２画素で構成される１画面分の原画像が、入力画像メモリ２から読み出され、順次走査された原画像が出力される。
【００４７】
一方、Ｒ／Ｗ信号が読み出しを表している場合において、選択フラグが多画素数画像を表しているときには、アドレス供給回路１は、そこに供給される水平アドレスＨＡおよび垂直アドレスＶＡを、遅延回路１１ａ乃至１１ｄにおいて、多画素数画像を、順次走査に対応する順に出力することができるように遅延して、メモリ１３ａ乃至１３ｄのアドレス端子に、それぞれ供給する。
【００４８】
即ち、メモリ１３ａ乃至１３ｄでは、同一のアドレス（ｘ，ｙ）に、画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ記憶されている。従って、メモリ１３ａ乃至１３ｄそれぞれから、画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を順次走査に対応した順番で読み出すためには、画素ｑ（２ｘ，２ｙ）を基準とすると、メモリ１３ｂには、アドレス（ｘ，ｙ）を、メモリ１３ａに与えるタイミングよりも１画素分（多画素数画像の１画素分）だけ遅延して与える必要がある。また、メモリ１３ｃには、アドレス（ｘ，ｙ）を、メモリ１３ａに与えるタイミングよりも１ライン分（ここでは、多画素数画素の１０２４画素分）だけ遅延して与える必要がある。さらに、メモリ１３ｄには、アドレス（ｘ，ｙ）を、メモリ１３ａに与えるタイミングよりも１ラインと１画素分（ここでは、多画素数画素の１０２５画素分）だけ遅延して与える必要がある。
【００４９】
そこで、遅延回路１１ａ乃至１１ｄでは、アドレス供給回路１に供給される水平アドレスＨＡおよび垂直アドレスＶＡの組（ＨＡ，ＶＡ）が、上述のような時間だけそれぞれ遅延され、メモリ１３ａ乃至１３ｄのアドレス端子に、それぞれ供給される。
【００５０】
そして、ＲＭＷ回路５においては、遅延回路１１ａ乃至１１ｄからのアドレスによって指定されているメモリ１３ａ乃至１３ｄのメモリセルに記憶されている多画素数画像の画素が順次読み出される。
【００５１】
以上のようにして、１０２４×１０２４画素で構成される１画面分の多画素数画像が、多画素数画像メモリ４（メモリ１３ａ乃至１３ｄ）から読み出され、順次走査された多画素数画像が出力される。
【００５２】
なお、原画像および多画素数画像の１画面の周期を同一とする場合には、多画素数画像の１画面を構成する画素数は、原画像の１画面を構成する画素数の４倍であるから、多画素数画像の読み出し時においては、遅延回路１１ａ乃至１１ｄおよびＲＭＷ回路５を、通常のクロックの４倍の周波数のクロック（以下、適宜、４倍クロックという）に同期させて動作させる必要がある。この４倍クロックは、例えば、アドレス供給回路１やＲＭＷ回路５に、ＰＬＬ（Phase Lock Loop）回路を内蔵させ、そのＰＬＬ回路に、通常のクロックに基づいて生成させるようにすることができる。
【００５３】
以上のように、原画像と並列して、その原画像の画素数を多くした多画素数画像が生成されて記憶されるので、例えば、電子ズームなどにおいて、原画像の拡大が要求された場合に、多画素数画像メモリ４から多画素数画像を読み出すことで、即座に、原画像を拡大した画像としての多画素数画像を提供することが可能となる。
【００５４】
次に、図６は、図１の記憶装置の第２の詳細構成例を示している。なお、図中、図５における場合と対応する部分については、同一の符号を付してある。
【００５５】
この実施の形態では、アドレス供給回路１は、遅延回路１１およびカウンタ２１を含んで構成されている。遅延回路１１は、そこに供給されるアドレスを必要な時間だけ遅延して、多画素数画像メモリ４を構成するメモリ２２のアドレス端子（ＡＤ）に供給するようになされている。カウンタ２１は、２ビットのカウンタなどで、例えば、４倍クロックをカウントし、２ビットのカウント値を出力するようになされている。
【００５６】
また、アドレス供給回路１は、カウンタ２１が出力する２ビットのカウント値のうちの最下位ビット（付加アドレス信号）を、そこに供給される９ビットの水平アドレスＨＡの最下位ビットとして付加し、これにより、１０ビットの水平アドレスＨＡ’を構成し、遅延回路１１を介して、メモリ２２のアドレス端子（ＡＤ）に供給するようになされている。さらに、アドレス供給回路１は、カウンタ２１が出力する２ビットのカウント値のうちの最上位ビット（付加アドレス信号）を、そこに供給される９ビットの垂直アドレスＶＡの最下位ビットとして付加し、これにより、１０ビットの垂直アドレスＶＡ’を構成し、遅延回路１１を介して、メモリ２２のアドレス端子（ＡＤ）に供給するようになされている。
【００５７】
従って、図６の実施の形態では、アドレス供給回路１において、入力画像メモリ２に対して、アドレス（ｘ，ｙ）が供給されると、メモリ２２に対しては、遅延回路１１を介して、アドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）が供給される。
【００５８】
多画素数画像メモリ４は、上述したように、１のメモリ２２で構成されている。そして、メモリ２２は、遅延回路１１から供給されるアドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）に、画素生成回路１２ａ乃至１２ｄから供給される多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）をそれぞれ記憶するようになされている。従って、メモリ２２は、１画面の多画素数画像を構成する１０２４×１０２４画素を記憶することのできる記憶容量を有している。
【００５９】
また、メモリ２２は、遅延回路１１から供給されるアドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）から、それぞれに記憶されている多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を読み出し、ＲＭＷ回路５に供給するようにもなされている。
【００６０】
次に、その動作について説明する。
【００６１】
まず、画像データの書き込み時においては、即ち、Ｒ／Ｗ信号が書き込みを表している場合においては、入力画像メモリ２には、図５における場合と同様にして、原画像が書き込まれる。
【００６２】
また、多画素数画像生成回路３では、画素生成回路１２ａ乃至１２ｄにおいて、多画素数画像を構成する画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を生成するのに必要な原画像の画素が入力画像メモリ２に記憶されると、図５における場合と同様に、多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ生成され、メモリ２２に順次供給される。
【００６３】
一方、アドレス供給回路１では、カウンタ２１が出力する２ビットのカウント値のうちの最下位ビットまたは最上位ビットが、そこに供給される９ビットの水平アドレスＨＡまたは垂直アドレスＶＡの最下位ビットとしてそれぞれ付加され、１０ビットの水平アドレスＨＡ’および垂直アドレスＶＡ’が構成される。即ち、これにより、水平アドレスＨＡと垂直アドレスＶＡとの組（ＨＡ，ＶＡ）として、（ｘ，ｙ）が、アドレス供給回路１に供給された場合、４つのアドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）が構成される。これらのアドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）それぞれは、遅延回路１１において、原画像の画素ｐ（ｘ，ｙ）が入力画像メモリ２に記憶されてから、画素生成回路１２ａ乃至１２ｄが、多画素数画像の画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を生成するのに必要な時間だけそれぞれ遅延され、メモリ２２に供給される。
【００６４】
その結果、メモリ２２では、アドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）に、画素生成回路１２ａ乃至１２ｄから供給される画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ記憶される。
【００６５】
次に、読み出し時においては、即ち、Ｒ／Ｗ信号が読み出しを表している場合においては、選択フラグが原画像を表しているときには、図５における場合と同様にして、原画像が、入力画像メモリ２から読み出され、ＲＭＷ回路５から、順次走査された原画像が出力される。
【００６６】
また、Ｒ／Ｗ信号が読み出しを表している場合において、選択フラグが多画素数画像を表しているときには、アドレス供給回路１は、上述したようにして、１０ビットの水平アドレスＨＡ’および垂直アドレスＶＡ’、即ち、アドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）を構成し、遅延回路１１に出力する。遅延回路１１では、アドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）が、多画素数画像を、順次走査に対応する順に出力することができるように遅延され、メモリ２２のアドレス端子に、それぞれ供給される。
【００６７】
即ち、メモリ２２に、アドレス（２ｘ，２ｙ），（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）を与えると、画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）がそれぞれ読み出されるが、これらの画素ｑ（２ｘ，２ｙ），ｑ（２ｘ＋１，２ｙ），ｑ（２ｘ，２ｙ＋１），ｑ（２ｘ＋１，２ｙ＋１）を順次走査に対応した順番で読み出すためには、アドレス（２ｘ，２ｙ）に記憶されている画素ｑ（２ｘ，２ｙ）を基準とすると、アドレス（２ｘ＋１，２ｙ）は、アドレス（２ｘ，２ｙ）をタイミングよりも１画素分（多画素数画像の１画素分）だけ遅延して与える必要がある。また、アドレス（２ｘ，２ｙ＋１）は、アドレス（２ｘ，２ｙ）を与えるタイミングよりも１ライン分（ここでは、多画素数画素の１０２４画素分）だけ遅延して与える必要がある。さらに、アドレス（２ｘ＋１，２ｙ＋１）は、アドレス（２ｘ，２ｙ）を与えるタイミングよりも１ラインと１画素分（ここでは、多画素数画素の１０２５画素分）だけ遅延して与える必要がある。
【００６８】
そこで、遅延回路１１では、アドレス（２ｘ＋１，２ｙ），（２ｘ，２ｙ＋１），（２ｘ＋１，２ｙ＋１）が、アドレス（２ｘ，２ｙ）が出力される時刻を基準として、上述のような時間だけそれぞれ遅延され、メモリ２２のアドレス端子に供給される。
【００６９】
そして、ＲＭＷ回路５においては、遅延回路１１からのアドレスによって指定されているメモリ２２のメモリセルに記憶されている多画素数画像の画素が読み出される。
【００７０】
以上のようにして、１０２４×１０２４画素で構成される１画面分の多画素数画像が、多画素数画像メモリ４（メモリ２２）から読み出され、順次走査された多画素数画像が出力される。
【００７１】
なお、図６の実施の形態においても、原画像および多画素数画像の１画面の周期を同一とする場合には、多画素数画像の読み出し時において、遅延回路１１およびＲＭＷ回路５を、４倍クロックに同期させて動作させる必要がある。
【００７２】
以上のように、図６の実施の形態でも、原画像と並列して、その原画像の画素数を多くした多画素数画像が生成されて記憶されるので、例えば、電子ズームなどにおいて、原画像の拡大が要求された場合に、多画素数画像メモリ４から多画素数画像を読み出すことで、即座に、原画像を拡大した画像としての多画素数画像を提供することが可能となる。
【００７３】
次に、上述の場合においては、多画素数画像生成回路３において、多画素数画像を、原画像を用いた重み付け加算を行うことによって生成するようにしたが、多画素数画像は、その他、例えば、クラス分類適応処理などを行うことによっても生成することができる。
【００７４】
図７は、クラス分類適応処理によって多画素数画像を生成する場合の多画素数画像生成回路３（画素生成回路１２ａ乃至１２ｄそれぞれ）の構成例を示している。
【００７５】
クラス分類用ブロック化回路４１および予測値計算用ブロック化回路４２には、入力画像メモリ２に記憶された原画像の画像データ（原画像データ）が供給されるようになされている。クラス分類用ブロック化回路４１は、原画像データを、その性質に応じて所定のクラスに分類するための単位である、注目している原画像データ（注目原画像データ）を中心としたクラス分類用ブロックにブロック化するようになされている。
【００７６】
即ち、いま、図８において、上からｉ番目で、左からｊ番目の原画像データ（原画像を構成する画素（画素値））（図中、○印で示す部分）をＸijと表すとすると、クラス分類用ブロック化回路４１は、例えば、注目原画像データＸijの左上、上、右上、左、右、左下、下、右下に隣接する８つの画素Ｘ(i-1)(j-1)，Ｘ(i-1)j，Ｘ(i-1)(j+1)，Ｘi(j-1)，Ｘi(j+1)，Ｘ(i-1)(j-1)，Ｘ(i-1)j，Ｘ(i+1)(j+1)に、自身を含め、合計９画素で構成されるクラス分類用ブロックを構成するようになされている。このクラス分類用ブロックは、クラス分類適応処理回路４３に供給されるようになされている。
【００７７】
なお、この場合、クラス分類用ブロックは、３×３画素（横×縦）でなる正方形状のブロックで構成されることとなるが、クラス分類用ブロックの形状は、正方形である必要はなく、その他、例えば、長方形や、十文字形、その他の任意な形とすることが可能である。また、クラス分類用ブロックを構成する画素数も、３×３の９画素に限定されるものではない。
【００７８】
予測値計算用ブロック化回路４２は、原画像データを、多画素数画像を構成する画素（画素値）の予測値を計算するための単位である、注目原画像データを中心とした予測値計算用ブロックにブロック化するようになされている。即ち、いま、図８において、原画像データＸij（図中、○印で示す部分）を中心とする、多画素数画像における３×３の９画素（図中、×印で示す部分）を、その最も左から右方向、かつ上から下方向に、Ｙij（１），Ｙij（２），Ｙij（３），Ｙij（４），Ｙij（５），Ｙij（６），Ｙij（７），Ｙij（８），Ｙij（９）と表すとすると、画素Ｙij（１）乃至Ｙij（９）の予測値の計算のために、予測値計算用ブロック化回路４２は、例えば、注目原画像データＸijを中心とする５×５の２５画素Ｘ(i-2)(j-2)，Ｘ(i-2)(j-1)，Ｘ(i-2)j，Ｘ(i-2)(j+1)，Ｘ(i-2)(j+2)，Ｘ(i-1)(j-2)，Ｘ(i-1)(j-1)，Ｘ(i-1)j，Ｘ(i-1)(j+1)，Ｘ(i-1)(j+2)，Ｘi(j-2)，Ｘi(j-1)，Ｘij，Ｘi(j+1)，Ｘi(j+2)，Ｘ(i+1)(j-2)，Ｘ(i+1)(j-1)，Ｘ(i+1)j，Ｘ(i+1)(j+1)，Ｘ(i+1)(j+2)，Ｘ(i+2)(j-2)，Ｘ(i+2)(j-1)，Ｘ(i+2)j，Ｘ(i+2)(j+1)，Ｘ(i+2)(j+2)で構成される正方形状の予測値計算用ブロックを構成するようになされている。
【００７９】
具体的には、例えば、図８において四角形で囲む、多画素数画像における画素Ｙ33（１）乃至Ｙ33（９）の９画素の予測値の計算のためには、画素Ｘ11，Ｘ12，Ｘ13，Ｘ14，Ｘ15，Ｘ21，Ｘ22，Ｘ23，Ｘ24，Ｘ25，Ｘ31，Ｘ32，Ｘ33，Ｘ34，Ｘ35，Ｘ41，Ｘ42，Ｘ43，Ｘ44，Ｘ45，Ｘ51，Ｘ52，Ｘ53，Ｘ54，Ｘ55により、予測値計算用ブロックが構成される（この場合の注目原画像データは、Ｘ33となる）。
【００８０】
予測値計算用ブロック化回路４２において得られた予測値計算用ブロックは、クラス分類適応処理回路４３に供給されるようになされている。
【００８１】
なお、予測値計算用ブロックについても、クラス分類用ブロックにおける場合と同様に、その画素数および形状は、上述したものに限定されるものではない。但し、予測値計算用ブロックを構成する画素数は、クラス分類用ブロックを構成する画素数よりも多くするのが望ましい。
【００８２】
また、上述のようなブロック化を行う場合において（ブロック化以外の処理についても同様）、画像の画枠付近では、対応する画素が存在しないことがあるが、この場合には、例えば、画枠を構成する画素と同一の画素が、その外側に存在するものとして処理を行う。
【００８３】
クラス分類適応処理回路４３は、ＡＤＲＣ（Adaptive Dynamic Range Coding）処理回路、クラス分類回路４５、予測係数ＲＯＭ４６、および予測回路４７で構成され、クラス分類適応処理を行うようになされている。
【００８４】
クラス分類適応処理とは、入力信号を、その特徴に基づいて幾つかのクラスに分類し、各クラスの入力信号に、そのクラスに適切な適応処理を施すもので、大きく、クラス分類処理と適応処理とに分かれている。
【００８５】
ここで、クラス分類処理および適応処理について簡単に説明する。
【００８６】
まず、クラス分類処理について説明する。
【００８７】
いま、例えば、図９（Ａ）に示すように、ある注目画素と、それに隣接する３つの画素により、２×２画素でなるブロック（クラス分類用ブロック）を構成し、また、各画素は、１ビットで表現される（０または１のうちのいずれかのレベルをとる）ものとする。この場合、注目画素を含む２×２の４画素のブロックは、各画素のレベル分布により、図９（Ｂ）に示すように、１６（＝（２1）4）パターンに分類することができる。従って、いまの場合、注目画素は、１６のパターンに分類することができ、このようなパターン分けが、クラス分類処理であり、クラス分類回路４５において行われる。
【００８８】
なお、クラス分類処理は、画像（ブロック内の画像）のアクティビティ（画像の複雑さ）（変化の激しさ）などをも考慮して行うようにすることが可能である。
【００８９】
ここで、本実施の形態では、原画像を構成する各画素に、８ビットが割り当てられる。また、本実施の形態においては、上述したように、クラス分類用ブロックは、３×３の９画素で構成される。従って、このようなクラス分類用ブロックを対象にクラス分類処理を行ったのでは、（２8）9という膨大な数のクラスに分類されることになる。
【００９０】
そこで、本実施の形態においては、ＡＤＲＣ処理回路４４において、クラス分類用ブロックに対して、ＡＤＲＣ処理が施されるようになされており、これにより、クラス分類用ブロックを構成する画素のビット数を小さくすることで、クラス数を削減するようになされている。
【００９１】
即ち、例えば、いま、説明を簡単にするため、図１０（Ａ）に示すように、直線上に並んだ４画素で構成されるブロックを考えると、ＡＤＲＣ処理においては、その画素値の最大値ＭＡＸと最小値ＭＩＮが検出される。そして、ＤＲ＝ＭＡＸ−ＭＩＮを、ブロックの局所的なダイナミックレンジとし、このダイナミックレンジＤＲに基づいて、ブロックを構成する画素の画素値がＫビットに再量子化される。
【００９２】
即ち、ブロック内の各画素値から、最小値ＭＩＮを減算し、その減算値をＤＲ／２Kで除算する。そして、その結果得られる除算値に対応するコード（ＡＤＲＣコード）に変換される。具体的には、例えば、Ｋ＝２とした場合、図１０（Ｂ）に示すように、除算値が、ダイナミックレンジＤＲを４（＝２2）等分して得られるいずれの範囲に属するかが判定され、除算値が、最も下のレベルの範囲、下から２番目のレベルの範囲、下から３番目のレベルの範囲、または最も上のレベルの範囲に属する場合には、それぞれ、例えば、００Ｂ，０１Ｂ，１０Ｂ、または１１Ｂなどの２ビットにコード化される（Ｂは２進数であることを表す）。なお、その復号は、ＡＤＲＣコード００Ｂ，０１Ｂ，１０Ｂ、または１１Ｂを、ダイナミックレンジＤＲを４等分して得られる最も下のレベルの範囲の中心値Ｌ00、下から２番目のレベルの範囲の中心値Ｌ01、下から３番目のレベルの範囲の中心値Ｌ10、または最も上のレベルの範囲の中心値Ｌ11に変換し、その値に、最小値ＭＩＮを加算することで行われる。
【００９３】
ここで、このようなＡＤＲＣ処理はノンエッジマッチングと呼ばれ、また、ＡＤＲＣ処理については、本件出願人が先に出願した、例えば、特開平３−５３７７８号公報などに、その詳細が開示されている。
【００９４】
ブロックを構成する画素に割り当てられているビット数より少ないビット数で再量子化を行うＡＤＲＣ処理を施すことにより、上述したように、クラス数を削減することができ、このようなＡＤＲＣ処理が、ＡＤＲＣ処理回路４４において行われるようになされている。
【００９５】
なお、本実施の形態では、クラス分類回路４５において、ＡＤＲＣ処理回路４４から出力されるＡＤＲＣコードに基づいて、クラス分類処理が行われるが、クラス分類処理は、その他、例えば、ＤＰＣＭ（予測符号化）や、ＢＴＣ（Block Truncation Coding）、ＶＱ（ベクトル量子化）、ＤＣＴ（離散コサイン変換）、アダマール変換などを施したデータを対象に行うようにすることも可能である。
【００９６】
次に、適応処理について説明する。
【００９７】
例えば、いま、ある画像（上述の多画素数画像に相当する画像）の画素（画素値）ｙの予測値Ｅ［ｙ］を、その画像の画素を間引いて得られる画像（画素数の少ない画像）（上述の原画像に相当する画像）を構成する幾つかの画素（画素値）（以下、適宜、学習データという）ｘ1，ｘ2，・・・と、所定の予測係数ｗ1，ｗ2，・・・の線形結合により規定される線形１次結合モデルにより求めることを考える。この場合、予測値Ｅ［ｙ］は、次式で表すことができる。
【００９８】
0004105257.tif 000005
【００９９】
そこで、一般化するために、予測係数ｗの集合でなる行列Ｗ、学習データの集合でなる行列Ｘ、および予測値Ｅ［ｙ］の集合でなる行列Ｙ’を、
【数１】
0004105257.tif 000006
で定義すると、次のような観測方程式が成立する。
【０１００】
ＸＷ＝Ｙ’
・・・（２）
【０１０１】
そして、この観測方程式に最小自乗法を適用して、元の画像の画素値ｙに近い予測値Ｅ［ｙ］を求めることを考える。この場合、元の画像の画素値（以下、適宜、教師データという）ｙの集合でなる行列Ｙ、および元の画像の画素値ｙに対する予測値Ｅ［ｙ］の残差ｅの集合でなる行列Ｅを、
【数２】
0004105257.tif 000007
で定義すると、式（２）から、次のような残差方程式が成立する。
【０１０２】
ＸＷ＝Ｙ＋Ｅ・・・（３）
【０１０３】
この場合、元の画像の画素値ｙに近い予測値Ｅ［ｙ］を求めるための予測係数ｗiは、自乗誤差
【数３】
0004105257.tif 000008
を最小にすることで求めることができる。
【０１０４】
従って、上述の自乗誤差を予測係数ｗiで微分したものが０になる場合、即ち、次式を満たす予測係数ｗiが、元の画像の画素値ｙに近い予測値Ｅ［ｙ］を求めるため最適値ということになる。
【０１０５】
【数４】
0004105257.tif 000009
・・・（４）
【０１０６】
そこで、まず、式（３）を、予測係数ｗiで微分することにより、次式が成立する。
【０１０７】
【数５】
0004105257.tif 000010
・・・（５）
【０１０８】
式（４）および（５）より、式（６）が得られる。
【０１０９】
【数６】
0004105257.tif 000011
・・・（６）
【０１１０】
さらに、式（３）の残差方程式における学習データｘ、予測係数ｗ、教師データｙ、および残差ｅの関係を考慮すると、式（６）から、次のような正規方程式を得ることができる。
【０１１１】
【数７】
0004105257.tif 000012
・・・（７）
【０１１２】
式（７）の正規方程式は、求めるべき予測係数ｗの数と同じ数だけたてることができ、従って、式（７）を解くことで、最適な予測係数ｗを求めることができる。なお、式（７）を解くにあたっては、例えば、掃き出し法（Gauss-Jordanの消去法）などを適用することが可能である。
【０１１３】
以上のように、クラスごとに最適な予測係数ｗを求め、その予測係数ｗを用い、式（１）により、元の画像の画素値ｙに近い予測値Ｅ［ｙ］を求めるのが適応処理であり、この適応処理が、予測係数ＲＯＭ４６および予測回路４７において行われるようになされている。
【０１１４】
即ち、予測係数ＲＯＭ４６は、あらかじめ学習（後述する）を行うことにより求められたクラスごとの予測係数を記憶しており、クラス分類回路４５が出力するクラス情報を受信し、そのクラス情報に対応するアドレスに記憶されている予測係数（クラス情報に対応する予測係数）を読み出して、予測回路４７に供給するようになされている。
【０１１５】
予測回路４７は、予測値計算用ブロック化回路４２からの５×５画素の予測値計算用ブロックと、予測係数ＲＯＭ４６からの予測係数とを用いて、式（１）に示した線形１次式を計算し、これにより、多画素数画像の３×３画素の予測値を算出するようになされている。
【０１１６】
なお、適応処理は、間引かれた画像には含まれていない、元の画像に含まれる成分が再現される点で、上述したような重み付け加算のような補間処理とは異なる。即ち、適応処理は、式（１）だけを見る限りは、いわゆる補間フィルタを用いての補間処理と同一であるが、その補間フィルタのタップ係数に相当する予測係数ｗが、教師データｙを用いての、いわば学習により求められるため、元の画像に含まれる成分を再現することができる。このことから、適応処理は、いわば画像の創造作用がある処理ということができる。
【０１１７】
次に、図７の多画素数画像生成回路３の処理について説明する。
【０１１８】
多画素数画像生成回路３においては、まず最初に、原画像データがブロック化される。即ち、クラス分類用ブロック化回路４１において、原画像データが、注目原画像データを中心とする３×３画素のクラス分類用ブロックにブロック化され、クラス分類適応処理回路４３に供給されるとともに、予測値計算用ブロック化回路４２において、原画像データが、注目原画像データを中心とする５×５画素の予測値計算用ブロックにブロック化され、クラス分類適応処理回路４３に供給される。
【０１１９】
クラス分類適応処理回路４３においては、クラス分類用ブロックはＡＤＲＣ処理部４４に、予測値計算用ブロックは適応処理回路４６に、それぞれ供給される。
【０１２０】
ＡＤＲＣ処理回路４４は、クラス分類用ブロックを受信すると、そのクラス分類用ブロックに対して、例えば、１ビットのＡＤＲＣ（１ビットで再量子化を行うＡＤＲＣ）処理を施し、これにより、原画像データを、１ビットに変換（符号化）して、クラス分類回路４５に出力する。クラス分類回路４５では、ＡＤＲＣ処理が施されたクラス分類用ブロックに対して、クラス分類処理が施される。即ち、ＡＤＲＣ処理が施されたクラス分類用ブロックを構成する各画素のレベル分布の状態が検出され、そのクラス分類用ブロックが属するクラスが判定される。このクラスの判定結果は、クラス情報として、予測係数ＲＯＭ４６に供給される。
【０１２１】
なお、本実施の形態においては、１ビットのＡＤＲＣ処理が施された３×３の９画素で構成されるクラス分類用ブロックに対して、クラス分類処理が施されるので、各クラス分類用ブロックは、５１２（＝（２1）9）のクラスのうちのいずれかに分類されることになる。
【０１２２】
予測係数ＲＯＭ４６は、クラス情報を受信すると、そのクラス情報に対応する予測係数を、記憶しているクラスごとの予測係数の中から読み出し、予測回路４７に供給する。予測回路４７では、予測係数ＲＯＭ４６からの予測係数と、予測値計算用ブロック化回路４２からの予測値計算用ブロックとを用いて適応処理が行われることにより、即ち、式（１）にしたがった演算が行われることにより、多画素数画像の画素の予測値が求められる。
【０１２３】
次に、図１１は、図７の予測係数ＲＯＭ４６に記憶されている予測係数を得るための学習を行う画像処理装置の構成例を示している。
【０１２４】
学習用ブロック化回路９１および教師用ブロック化回路９２には、予測係数を得るための学習用の画像データ（学習用の多画素数画像）が供給されるようになされている。
【０１２５】
学習用ブロック化回路９１は、そこに入力される画像データから、例えば、図８に○印で示した位置関係の５×５画素（原画像を構成する画素に相当する）を抽出し、この２５画素で構成されるブロックを、学習用ブロックとして、ＡＤＲＣ処理９３および学習データメモリ９６に供給する。
【０１２６】
また、教師用ブロック化回路９２では、入力される画像データから、例えば、３×３の９画素で構成されるブロックが生成され、この９画素で構成されるブロックが、教師用ブロックとして、教師データメモリ９８に供給される。
【０１２７】
なお、学習用ブロック化回路９１において、例えば、図８に○印で示した位置関係の２５画素Ｘ11，Ｘ12，Ｘ13，Ｘ14，Ｘ15，Ｘ21，Ｘ22，Ｘ23，Ｘ24，Ｘ25，Ｘ31，Ｘ32，Ｘ33，Ｘ34，Ｘ35，Ｘ41，Ｘ42，Ｘ43，Ｘ44，Ｘ45，Ｘ51，Ｘ52，Ｘ53，Ｘ54，Ｘ55で構成される学習用ブロックが生成されるとき、教師用ブロック化回路９２では、同図に四角形で囲んで示す３×３画素の教師用ブロックが生成されるようになされている。
【０１２８】
ＡＤＲＣ処理回路９３は、学習用ブロックを構成する２５画素から、例えば、その中心の９画素（３×３画素）を抽出し、この９画素でなるブロックに対して、図７のＡＤＲＣ処理回路４４における場合と同様に、１ビットのＡＤＲＣ処理を施す。ＡＤＲＣ処理の施された３×３画素のブロックは、クラス分類回路９４に供給される。クラス分類回路９４では、図７のクラス分類回路４５における場合と同様に、ＡＤＲＣ処理回路９３からのブロックがクラス分類処理され、それにより得られるクラス情報が、スイッチ９５の端子ａを介して、学習データメモリ９６および教師データメモリ９８に供給される。
【０１２９】
学習データメモリ９６または教師データメモリ９８では、そこに供給されるクラス情報に対応するアドレスに、学習用ブロック化回路９１からの学習用ブロックまたは教師用ブロック化回路９２からの教師用ブロックが、それぞれ記憶される。
【０１３０】
従って、学習データメモリ９６において、例えば、図８に○印で示した５×５画素Ｘ11，Ｘ12，Ｘ13，Ｘ14，Ｘ15，Ｘ21，Ｘ22，Ｘ23，Ｘ24，Ｘ25，Ｘ31，Ｘ32，Ｘ33，Ｘ34，Ｘ35，Ｘ41，Ｘ42，Ｘ43，Ｘ44，Ｘ45，Ｘ51，Ｘ52，Ｘ53，Ｘ54，Ｘ55でなるブロックが学習用ブロックとして、あるアドレスに記憶されたとすると、教師データメモリ９８においては、そのアドレスと同一のアドレスに、同図において、四角形で囲んで示す３×３画素（同図において×印で示す）のブロックが、教師用ブロックとして記憶される。
【０１３１】
以下、同様の処理が、あらかじめ用意されたすべての学習用の画像について繰り返され、これにより、学習用ブロックと、図７の多画素数画像生成回路３において、その学習用ブロックを構成する２５画素と同一の位置関係を有する２５の原画像データで構成される予測値計算用ブロックを用いて予測値が求められる９画素で構成される教師用ブロックとが、学習用データメモリ９６と、教師用データメモリ９８とにおいて、同一のアドレスに記憶される。
【０１３２】
なお、学習用データメモリ９６と教師用データメモリ９８においては、同一アドレスに複数の情報を記憶することができるようになされており、これにより、同一アドレスには、複数の学習用ブロックと教師用ブロックを記憶することができるようになされている。
【０１３３】
学習用画像すべてについての学習用ブロックと教師用ブロックとが、学習データメモリ９６と教師データメモリ９８に記憶されると、端子ａを選択していたスイッチ９５が、端子ｂに切り替わり、これにより、カウンタ９７の出力が、アドレスとして、学習データメモリ９６および教師データメモリ９８に供給される。カウンタ９７は、所定のクロックをカウントし、そのカウント値を出力しており、学習データメモリ９６または教師データメモリ９８では、そのカウント値に対応するアドレスに記憶された学習用ブロックまたは教師用ブロックが読み出され、演算回路９９に供給される。
【０１３４】
従って、演算回路９９には、カウンタ９７のカウント値に対応するクラスの学習用ブロックのセットと、教師用ブロックのセットとが供給される。
【０１３５】
演算回路９９は、あるクラスについての学習用ブロックのセットと、教師用ブロックのセットとを受信すると、それらを用いて、最小自乗法により、誤差を最小とする予測係数を算出する。
【０１３６】
即ち、例えば、いま、学習用ブロックを構成する画素の画素値を、ｘ1，ｘ2，ｘ3，・・・とし、求めるべき予測係数をｗ1，ｗ2，ｗ3，・・・とするとき、これらの線形１次結合により、教師用ブロックを構成する、ある画素の画素値ｙを求めるには、予測係数ｗ1，ｗ2，ｗ3，・・・は、次式を満たす必要がある。
【０１３７】
ｙ＝ｗ1ｘ1＋ｗ2ｘ2＋ｗ3ｘ3＋・・・
【０１３８】
そこで、演算回路９９では、同一クラスの学習用ブロックと、対応する教師用ブロックとから、真値ｙに対する、予測値ｗ1ｘ1＋ｗ2ｘ2＋ｗ3ｘ3＋・・・の自乗誤差を最小とする予測係数ｗ1，ｗ2，ｗ3，・・・が、上述した式（７）に示す正規方程式をたてて解くことにより求められる。従って、この処理をクラスごとに行うことにより、各クラスごとに、予測係数が生成される。
【０１３９】
演算回路９９において求められた、クラスごとの予測係数は、メモリ１００に供給される。メモリ１００には、演算回路９９からの予測係数の他、カウンタ９７からカウント値が供給されており、これにより、メモリ１００においては、演算回路９９からの予測係数が、カウンタ９７からのカウント値に対応するアドレスに記憶される。
【０１４０】
以上のようにして、メモリ１００には、各クラスに対応するアドレスに、そのクラスのブロックの３×３画素を予測するのに最適な予測係数が記憶される。
【０１４１】
図７の予測係数ＲＯＭ４６には、以上のようにしてメモリ１００に記憶されたクラスごとの予測係数が記憶されている。
【０１４２】
なお、本実施の形態では、多画素数画像メモリ４に、原画像の横または縦の画素数を、それぞれ２倍にした多画素数画像を記憶させるようにしたが、多画素数画像メモリ４に記憶させる多画素数画像を構成する画素数は、これに限定されるものではない。
【０１４３】
また、多画素数画像メモリ４は複数設けるようにすることができ、これにより、原画像よりも画素数が多い、異なる画素数の多画素数画像を記憶させるようにすることができる。
【０１４４】
さらに、本実施の形態では、多画素数画像メモリ４に対しては、入力画像メモリ２に与える水平アドレスＨＡおよび垂直アドレスＶＡを処理して得られるアドレスを与えるようにしたが、多画素数メモリ４には、入力画像メモリ２に与える水平アドレスＨＡおよび垂直アドレスＶＡとは別に生成した、独立のアドレスを与えてアクセスするようにすることも可能である。
【０１４５】
また、本実施の形態では、入力画像メモリ２および多画素数画像メモリ４に対して、画像を構成する画素の水平または垂直方向の位置にそれぞれ対応する水平アドレスまたは垂直アドレスを与えてアクセスするようにしたが、入力画像メモリ２および多画素数画像メモリ４には、その他、例えば、時間方向に対応するアドレスをさらに与えてアクセスするようにすることなども可能である。この場合、多画素数画像は、横および縦の空間方向に散らばる原画像の画素の他、時間方向に散らばる原画像の画素も用いて形成されることになる。
【０１４６】
さらに、入力画像メモリ２、多画素数画像メモリ４は、それぞれ物理的に別のメモリである必要はなく、両者を、１のメモリで構成することも可能である。この場合、１のメモリの記憶領域を、入力画像メモリ２、多画素数画像メモリ４のそれぞれに割り当てるようにすれば良い。
【０１４７】
また、本実施の形態では、アドレス供給回路１、入力画像メモリ２、多画素数画像生成回路３、多画素数画像メモリ４、およびＲＭＷ回路５のすべてを、１チップ上に形成するようにしたが、これらは、必ずしも１チップ上に形成する必要はない。
【０１４８】
さらに、本実施の形態では、原画像の画素数を多くした多画素数画像だけを形成するようにしたが、多画素数画像の他、原画像の画素数を少なくした画像も、同時に形成して記憶するようにすることも可能である。
【０１４９】
また、本発明は、ノンインターレース走査される画像およびインターレース走査される画像のいずれにも適用可能である。
【０１５０】
さらに、本実施の形態では、記憶装置をハードウェアで実現するようにしたが、記憶装置は、上述のような処理を行うためのプログラムをコンピュータに実行させることによっても実現可能である。
【０１５１】
また、図６の実施の形態では、多画素数画像メモリ４を、１のメモリ２２で構成するようにしたが、図６においても、多画素数メモリ４は、図５における場合と同様に、４つのメモリ１３ａ乃至１３ｄで構成することも可能である。この場合、カウンタ２１の出力は、水平アドレスＨＡおよび垂直アドレスＶＡの最下位ビットとして付加するのではなく、４つのメモリ１３ａ乃至１３ｄのうちのいずれか１つを選択するための、いわゆるチップセレクト信号として用いるようにすれば良い。
【０１５２】
さらに、本実施の形態では、画素（画素値）を、例えば、ＲＡＭ（Random Access Memory）などに代表されるメモリに記憶させるようにしたが、画素は、その他、例えば、磁気ディスクや、光磁気ディスク、磁気テープ、光カードなどの記録媒体に記憶（記録）させるようにすることも可能である。
【０１５３】
【発明の効果】
請求項１に記載の記憶装置および請求項５に記載の記憶方法によれば、少なくとも第１および第２のアドレス信号によってアドレス指定される第１の記憶手段に、入力画像が記憶されるとともに、入力画像から、その入力画像を構成する画素数よりも多い画素数で構成される画像である多画素数画像が生成され、少なくとも第１および第２のアドレス信号によってアドレス指定される第２の記憶手段に、多画素数画像が記憶される。そして、第１の記憶手段に記憶された入力画像、および第２の記憶手段に記憶された多画素数画像のうちのいずれを読み出すかを指示するフラグに基づいて、第１の記憶手段に記憶された入力画像、または第２の記憶手段に記憶された多画素数画像が出力される。さらに、入力画像を構成する画素から多画素数画像を構成する画素を生成する複数の画素生成手段であって、入力画像を構成する画素数に対する多画素数画像を構成する画素数に応じた個数の画素生成手段が用いられて、多画素数画像が生成される。従って、例えば、入力画像を拡大したものを、即座に提供することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した記憶装置の一実施の形態の構成例を示すブロック図である。
【図２】図１の記憶装置に入力される入力画像を示す図である。
【図３】図１の多画素数画像生成回路３の処理を説明するための図である。
【図４】多画素数画像を示す図である。
【図５】図１の記憶装置の第１の詳細構成例を示すブロック図である。
【図６】図１の記憶装置の第２の詳細構成例を示すブロック図である。
【図７】図１の多画素数画像生成回路３の詳細構成例を示すブロック図である。
【図８】図７のクラス分類用ブロック化回路４１および予測値計算用ブロック化回路４２の処理を説明するための図である。
【図９】クラス分類処理を説明するための図である。
【図１０】ＡＤＲＣ処理を説明するための図である。
【図１１】予測係数を求める学習処理を行う画像処理装置の構成例を示すブロック図である。
【符号の説明】
１  アドレス供給回路，  ２  入力画像メモリ（第１の記憶手段），  ３  多画素数画像生成回路（生成手段），  ４  多画素数画像メモリ（第２の記憶手段），  ５  ＲＭＷ回路，  １１，１１ａ乃至１１ｄ  遅延回路，  １２ａ乃至１２ｄ  画素生成回路，  １３ａ乃至１３ｄ  メモリ，  ２１  カウンタ，  ２２メモリ，  ４１  クラス分類用ブロック化回路，  ４２  予測値計算用ブロック化回路，  ４３  クラス分類適応処理回路，  ４４  ＡＤＲＣ処理回路，  ４５  クラス分類回路，  ４６  予測係数ＲＯＭ，  ４７  予測回路，  ９１  学習用ブロック化回路，  ９２  教師用ブロック化回路，  ９３  ＡＤＲＣ処理回路，  ９４  クラス分類回路，  ９５  スイッチ，  ９６  学習データメモリ，９７  カウンタ，  ９８  教師データメモリ，  ９９  演算回路，  １００  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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