(57)【特許請求の範囲】
【請求項１】
集積回路メモリであって、
第１の蓄積モードによるデータを蓄積するメモリセルのアレイを備え、
前記メモリセルは、半導体基板のチャネル領域におけるチャネルを有し、且つ前記チャネル領域のドープ濃度に依存するスレッショルド電圧を有するトランジスタを有し、前記アレイは前記チャネル領域のベースドープ濃度を有するメモリセルの第１セットと前記チャネル領域のベースドープ濃度を変更するコード注入を伴うアレイにおけるメモリセルの第２セットを有し、
前記アレイに蓄積されたデータを読み取るために、前記アレイにおけるメモリセルの行と列にそれぞれ結合する複数のワードラインとビットライン、及び
前記メモリセルのトランジスタが前記ベースドープ濃度に依存する特定のスレッショルド電圧を有するように、第１の読み取りモード中に、前記アレイにおけるメモリセルのトランジスタのチャネル領域に第１のバイアス電位を与え、且つ前記第１の蓄積モードによって蓄積されたデータを感知し、また、前記コード注入に依存して前記メモリセルの第１のセットと前記メモリセルの第２のセットとで異なっている前記メモリセルのトタンジスタのスレッショルド電圧のシフトを行うために、第２の読み取りモード中に、前記アレイにおけるメモリセルのトランジスタのチャネル領域に第２のバイアス電位を与え、且つ前記コード注入によって蓄積されたデータを感知する手段、
を備えることを特徴とする集積回路メモリ。
【請求項２】
前記メモリセルのトランジスタは、フローティングゲートトランジスタを有し、前記メモリセルのトランジスタのスレッショルド電圧は、前記第１の読み取りモード中に、前記フローティングゲートにおける電荷によって主に決定され、また前記第２のバイアス電位が前記チャネル領域に与えられる第２の読み取りモードにおいて、前記アレイにおいて読み取られるべきメモリセルのフローティングゲートの電荷が補償され、且つ前記メモリセルのトランジスタのスレッショルド電圧が前記コード注入の有無によって主に決定されることを特徴とする請求項１に記載の集積回路メモリ。
【請求項３】
前記メモリセルは、ｎチャネルフローティングゲートトランジスタを有し、且つ前記第２のバイアス電位は負であり、前記第１のバイアス電位は接地されていることを特徴とする請求項１に記載の集積回路メモリ。
【請求項４】
前記第２のバイアス電位は、前記第１のバイアス電位より大きな絶対値を有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項５】
前記メモリセルのアレイにおけるトランジスタは、前記ベースドープ濃度を確立するためにベース注入を含むことを特徴とする請求項１に記載の集積回路メモリ。
【請求項６】
前記コード注入はｐ型ドーパントを有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項７】
前記コード注入はホウ素を含み、１７５−５００ｋｅＶの範囲にあるエネルギーでのイオン注入プロセスを有する注入により前記メモリセルの第２のセットのトランジスタのチャネル領域に導入された深さを有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項８】
前記コード注入はホウ素を含み、２００−２５０ｋｅＶの範囲にあるエネルギーでのイオン注入プロセスを有する注入により前記メモリセルの第２のセットのトランジスタのチャネル領域に導入された深さを有することを特徴とする請求項１に記載の集積回路メモリ。
【請求項９】
前記メモリセルのアレイは複数のセクターを有し、前記第２のバイアス電位を与える手段が前記複数のセクターに結合され、セクター毎にバイアスが行われることを特徴とする請求項１に記載の集積回路メモリ。
【請求項１０】
前記メモリセルの第２のセットは、前記複数のセクターにおける単一のセクターのメモリセルからなることを特徴とする請求項９に記載の集積回路メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、集積回路メモリに関し、特に、例えばリードオンリ(read only) モード及び他のモード、ＥＰＲＯＭ(erasable and programmable: 消去及び再書き込み可能な）モードを有する二重モードメモリに関する。
【０００２】
【従来の技術】
集積回路のメモリ装置のコストは、与えられた量のデータ、しばしばデバイスの密度と呼ばれるパラメータ、を蓄積するのに必要な集積回路上の面積の大きさに密接に関連する。集積回路上の面積を節約することによって、製造業者は、製造工場において与えられたウェハにより多くのチップを作ることができる。ウェハ当たりに多くのチップを有することは、メモリ装置の使用者に恩恵を与えるコストの節約に直接関係する。
メモリ装置の密度を増加するための１つの方法は、メモリセル当たり１ビットより多くを蓄積するステップを含む。従って、例えばセル当たり２ビットを蓄積する能力によって、集積回路上のデータ密度を二倍にすることができる。
【０００３】
セル当たりの多数ビット技術は、フローティングゲートのメモリデバイスに対して開発されている。Mehrota 他による米国特許第 5,163,021号を参照されたい。しかし、フローティングゲートメモリの手法はフローティングゲートの複雑なチャージングやディスチャージング、および複雑性を増し、デバイスの信頼性を減少する難しいセンシング技術を伴う。
メモリデバイスの密度を増加する他の技術は、デバイス上の与えられた面積にメモリセルの多層を有する。これは、一般に、トランジスタが互いの頂部に積み重ねられた薄膜技術を用い、面積当たりに１メモリセルより多くを形成して具現化される。この分野の代表的な先行技術はHongによって発明せれた米国特許第 5,358,887号を含む。多層の手法は特別な製造ステップ、及びコストを増加し、信頼性を減少する特別なデコーディング回路を必要とする。
【０００４】
メモリデバイスの他の特徴は、それらに蓄積されるべきデータの型式から生じる。ブートコード(boot code) 及び初期化パラメータのようなあるデータは、データが蓄積される回路の動作中はまれに読み取られるだけである。たのデータはしばしば読み取られるがチャージされない。他の種類のデータにとって、それをダイナミックに変化し、不揮発形でそれを維持することができることが重要である。これらの異なる種類のデータは、特別な使用パターンのために設計されたいろいろなメモリデバイスにしばしば維持される。従って、システムにおいて変化する必要のないブートコードは、低コストのために、しばしばリードオンリーメモリに蓄積される。他の種類の多くの流れプログラムはフラッシュメモリに蓄積される。しかし、いろいろな種類の蓄積を行うために、設計者はシステムに多くの１メモリチップを用いる必要がある。
【０００５】
従って、メモリデバイスにセル当たり多ビットを実現するため、及び単一デバイスにリードオンリーおよびプログラム可能なモードを与えるの簡単で、コストの掛からない技術に対する必要性がある。
【０００６】
【発明の概要】
本発明は、ＲＯＭモードおよび固有のモードを含む二重モードメモリセルと集積回路を提供する。本発明によると、ＲＯＭコードの注入は、動作の固有のモードに対して設計されたメモリアレイに組み込まれる。この注入は通常の基板バイアス状態の下でセルのスレッショルドに大きな影響を与えない深い注入である。しかし、基板バイアスが増加されるにしたがって、それらはセルのスレッショルドに段々影響を与える。従って、本発明の特徴におけるセルは、セルのフローティングゲートに蓄積された電荷によって主に決定されるフラッシュモードにおいて、また基板バイアスが与えられ、読み取られるべきセクターにおけるフローティングゲートに蓄積された電荷は等化されるか、さもなければ補償され、そしてセルのスレッショルドはＲＯＭコードの注入によって主に決定されるリードオンリーモードにおいて、読み取られるフローティングゲートのメモリセルを有する。従って、１ビットがリードオンリーモードで蓄積され、他のビットが、メモリ装置の少なくとも１つのセクターの各セルにおいて消去及び再書き込み可能なモードで蓄積される場合、セル当たりに１ビットより多くが装置に蓄積される。本発明が適用される他の装置の固有のモードは、スタティックランダムアクセスメモリ(static random access memory: ＳＲＡＭ) 、ダイナミックランダムアクセスメモリ(dynamic random access memory:ＤＲＡＭ）、フェロエレクトリックランダムアクセスメモリ(ferro-electric random access memory: ＦＲＡＭ) 、ＥＰＲＯＭ等を含む。
【０００７】
本発明は、フローティングゲートのメモリセルのアレイを含む集積回路メモリとして特徴づけられる。このメモリセルは、半導体基板にチャネル領域を有し、チャネル領域のドープ濃度及びフローティングゲートの変化に依存するスレッショルド電圧を有するフローティングゲートトランジスタを有する。このアレイは、チャネル領域のベースドープ濃度を有するメモリセルの第１のセット、及びチャネル領域のドープ濃度を変化するコード注入（code implant) を伴うアレイにおけるメモリセルの第２のセットを有する。複数のワードラインとビットラインは、それぞれアレイにおけるメモリセルの行と列に結合され、それによってアレイに蓄積されたデータを読み取り、また、それによってアレイにおけるメモリセルのフローティングゲートをチャージし、またディスチャージする。チップ上の資源（リソース）は、メモリセルが特定のスレッショルド電圧を有するアレイにおけるメモリセルのチャネル領域へ第１のバイアス電位を与えるために、また基板効果(body effect) によるメモリセルにおけるスレッショルド電圧にシフトを含むようにメモリセルのチャネル領域へ第２のバイアス電位を与えるために、設けられる。基板効果によるシフトは、コード注入によるメモリセルの第１のセットにおけるよりメモリセルの第２のセットにおいて大きい。
【０００８】
集積回路メモリは、第１のバイアス電位がチャネル領域に与えられ、メモリセルのスレッショルド電圧は、フローティングゲートにおける変化によって主に決定される第１のモードにおけるアレイのメモリセルを読みだす資源も含む。また、集積回路メモリは、第２のバイアス電位がチャネル領域に与えられ、アレイにおいて読み取られるべきフローティングゲートの変化が等化される第２のモードにおいてセルを読みだす回路を含む。第２のモードにおいて、メモリセルのスレッショルド電圧はコード注入の有無によって主に決定される。
好適な実施形態のコード注入はホウ素を含み、上述に概略されたスレッショルド条件に対して可能にする深い注入を作るのに充分高いエネルギーで注入プロセスを伴う、本発明によるメモリセルの第２のセットのチャネル領域における深さを有する。従って、例えば、シリコン基板におけるホウ素のイオン注入プロセスは１７５−５００ｋｅＶの範囲、好ましくは２００−２５０ｋｅＶの範囲のエネルギーを有する。
【０００９】
本発明の他の特徴によると、フローティングゲートのメモリセルのアレイは複数のセクターを有する。資源はセクターベースによって１つのセクター上のＲＯＭモードにおいて読みだすために動作できる。他の特徴によると、ＲＯＭコード注入は、装置の複数のセクターの１つのセクターのみに注入される。
従って、デバイス上の単一セル又は単一アレイに対して、リードオンリーメモリモードおよびネーティブモード、例えば消去および再書き込み可能なモードを有するフレキシブルな集積回路のメモリ装置が提供される。これは、消去および再書き込み可能な動作に対して同じメモリセルを用いる能力を備えながら、デバイス上のＲＯＭモードにおける永続性のデータを蓄積することを可能にする。２つの読み取りモードに基づくこのセル当たりの多数ビット手法は、ボードスペースが非常に節約され、独特の方法でメモリ密度を増加する。
【００１０】
本発明の他の特徴及び利点は、図面、詳細な説明、および特許請求の範囲を精査することによって理解されるであろう。
【００１１】
【実施の形態】
図１−図８に関して、本発明の好適な実施形態の詳細な記述がなされている。二重モードセルを実現するためのセル構造が図１と図２を参照して記載されている。製造プロセス、集積回路用のアーキテクチャ、および読出し技術が図3-図８に関して記載されている。
図１は、本発明による２つのＲＯＭコード注入状態を有する２つのフローティングゲート／ＲＯＭセルを示す。従って、セル１は、半導体基板１０に形成されたｎチャネルフローティングゲートトランジスタである。このｎチャネルトランジスタは、例えばメモリアレイにおけるワードラインによって形成された制御ゲート、フローティングゲート１１Ａ、基板１０にｎ型注入によって形成されたドレイン１２、及び基板１０にｎ型注入によって形成されたソース１３を含む。本発明によるｎチャネルセルはチャネルウエル１４に形成される。このチャネルウエル１４自体は分離ウェル１５内に具現化される。分離ウエル１５はｐ型半導体基板１６に形成される。チャネルウェル１４は、基板バイアス電位がｎチャネルトランジスタのチャネル領域に加えられる基板バイアス端子１７に結合される。好適な実施形態において、チャネル領域は、注入を有しないセルのスレッショルド電圧に関連するｎチャネルトランジスタのスレッショルド電圧を上昇するために用いられるＶT 調整注入と呼ばれるｐ- 注入を有して形成される。このベース注入は、チャネルウエル１４の濃度に依存していて、必要であるかも知れないし、必要でないかも知れない。従って、図１におけるセル１は、ＶT 調整注入１８のみを有し、コード注入を有しない二重モードセルに相当する。
【００１２】
図１のセル２は、本発明による深いコード注入を示す。セル１の素子に対応するセル２の同じ素子は、同じ参照番号を有する。従って、セル２は、領域１８によって表されたＶT 調整注入と領域２０によって表された深い注入を含む。深い注入２０は領域１８のＶT 調整注入より大きなドーパント濃度を有し、その深さがＶT 調整注入より大きくなるように高いエネルギーで注入される。
セル１とセル２において、スレッショルド電圧ＶT は、電流がトランジスタに導通される制御ゲート１１とソース１３間の電圧であり、フローティングゲート１１Ａにおける電荷の結合、セルのチャネルにおけるドープ濃度、およびチャネル１４に印加された基板バイアス電位１７によって、主に決定される。
図２は、フローティングゲート上の電荷が等しいと仮定して、スレッショルド電圧ＶT と基板バイアス電圧ＶSBとの関係を示す簡単なグラフである。セル１に対して、点５０におけるスレッショルド電圧ＶT01 はＶT 調整注入によって主に決められる。基板バイアス電圧ＶSBが増加するにしたがって、セル１のスレッショルドも同様に増加する。臨界的な基板バイアス電圧ＶSBC において、セル１のスレッショルドは点５１に示される。
【００１３】
セル２に対して、スレッショルド電圧ＶT02 は、点５２に示され、基板バイアス電圧ＶSBC でスレッショルド電圧は点５３に示される。図示されているように、増加した基板バイアス電位によって導かれるスレッショルド電圧におけるシフトは、それが深い注入２０によるセル１におけるよりもセル２において大きい。
従って、図２に示されるように、フローティングゲートの電荷が先ず、例えばＲＯＭモードにおいて読み取られるべきセル上の消去動作（又は再書き込み動作）によって等化される限り、点６１のワードラインの電位ＶWLR によって臨界的な基板バイアス電位ＶSBC を与えた後、ＲＯＭモードの読み取り回路は、セル１とセル２間で識別することができる。
図２における基板電位ＶSBは、例えば図１のセル１とセル２のようなｎチャネルデバイスに対して負である。ｐチャネルデバイスに対しては、基板電位は正である。
【００１４】
図３（Ａ）と図３（Ｂ）は本発明によるコード注入のためのプロセスを示す。図３（Ａ）はコード注入前の断面における代表的なフローティングゲートのメモリアレイを示す。従って、アレイはｐ型基板１００上に形成される。ｎ型分離ウエル１０１は基板１００に形成される。ｐ型チャネルウエル１０２は分離ウエルに形成される。埋め込まれた拡散ビットライン１０３−１０８がチャネルウエルに形成される。誘電体層１１０が半導体基板上に形成される。この誘電体層１１０は、ビットライン拡散間で拡散それ自体上よりセルのチャネル領域上で薄く、セルに対してトンネル誘電体を形成する。フローティングゲート１２０は、各セルのトンネル誘電体上に形成され、インターポリ(interpoly) 誘電体１２１によって覆われている。ポリシリコンのワードライン１１１が共重合体の誘電体１２１上に形成され、フローティングゲートセルの行を作る。例えばホウ素リン珪酸ガラス（ＢＰＳＧ）のような不活性層１１２がワードライン上に形成される。
【００１５】
深い、ｎ型分離ウエル１１０が集積回路の製造プロセスにおける初期のステップとして、１つの実施形態において形成され、その製造プロセス中にｎ型分離ウエルがパターン化され、例えば６×１０12/cm2のリン注入が約１２０ｋｅＶで行われ、約１２時間１０５０℃で生じる。ｐ型チャネルウエル１０２は、この実施の形態において、ｐ型ウエルをパターン化し、約１００ｋｅＶで７×１０12/cm2のホウ素の注入し、続いて約１０５０℃で約３時間１０分のアニールを実行することによって実現される。この処理は、約６μｍの深さで選択された領域にｎ型ウエルを生じ、約３μｍの深さでｎ型ウエルの選択された領域にｐ型ウエルを生じる。ｎ型とｐ型のウエルを形成するためのプロセスのパラメータは、特別な設計の必要性に適合するように、実施の形態毎に変化する。図３（Ａ）のフローティングゲートセルの製造ステップも、同様にいろいろな技術で行なうことができる。例えば、Tom D.H Yiu 他によって発明され、あたかもここに完全に述べられたものとして参照によって、取り込まれた“FLASH EPROM INTEGRATED CIRCUIT ARCHITECTURE" の米国特許第 5,526,707号を参照されたい。
【００１６】
本発明によるコード注入を実現するために、図３（Ｂ）に示された深い注入ステップが実行される。
図３（Ｂ）は不活性層１１２上にホトレシジトマスク１３０の適用を示す。ホトレジストマスクはアレイの選択されたセルのチャネル領域１３１、１３２を露光するために用いられる。この実施形態においては、深いホウ素の注入が１７５−５００ｋｅＶの範囲、より好ましくは２００−２５０ｋｅＶの範囲のエネルギーでイオン注入プロセスによって実施される。図３（Ｂ）に見られるように、ＲＯＭコード注入ステップはＲＯＭモードデータを蓄積するセルに行う。例えば、セル１３５はビット（０）を蓄積し、セル１３６はビット（１）を蓄積する。
図４は、本発明による集積回路のメモリ装置の簡略化した図である。集積回路のメモリは、例えば、図１及び図３（Ａ）−図３（Ｂ）について示されたフラッシュメモリ／ＲＯＭセル３００のアレイを含む。セル３００のアレイはチャネルウエル３０１に形成される。行デコーダ３０２と列レコーダ３０３はアレイ３００に接続される。アドレスは、特定のセルを選択するためにライン３０４上に行デコーダと列レコーダに供給される。アドレスされたセルのデータは列デコーダ回路を介して出力データ３０６が供給される読み取り状態マシン３０５へ供給される。読み取り状態マシン３０５は上述されたチャネルウエル３０１の基板バイアスを制御するウエルバイアス回路３０７へ結合される。また、装置は、アレイに結合された再書き込み、消去状態マシン３１０、この分野において公知の行デコーダと列デコーダを含む。好適な実施の形態において、フローティングゲートメモリアレイはセクター毎の消去動作を可能にするセクターアーキテクチャで実現され、これは例えば、ここに記載されたものとして参照によって組み込まれた“FLASH EPROM WITH BLOCK ERASE FLAGS FOR OVER-ERASE PROTECTION"の米国特許第 5,414,664号に記載されている。
【００１７】
読み取り状態マシン３０５の動作は一例による図５を参照して理解される。図５に示された技術によると、状態マシンは、先ず読み取りデータコマンドを受け取るステップ（ステップ４００）を含むプロセスを実行するようにプログラムされる。読み取りデータコマンドは、フラッシュ又はＲＯＭモード読み取りが要求される（ステップ４０１）か否かを決めるために判断される。もし、フラッシュモード読み取りが選択されるなら、チャネルウエルは第１のレベルにセットされ（ステップ４０２）、データは読み取られる（ステップ４０３）。フラッシュモードにおいて、セルのあるデータはセルのフローティングゲートにおける変化によって主に決められる。深い注入はスレッショルドに著しく影響を与えない。更に、再書き込みと消去のアルゴリズムは、標準のプログラム／ベリファイ／リトライアルゴリズムによる深い注入のあるセル、および深い注入のないセルのスレッショルドをセットするために動作する。ここに記載されたものとして参照によって組み込まれた“ERASE AND PROGRAM VERIFICATION CIRCUIT FOR NONVOLATILE MEMORY" の米国特許第 5,463,586号を参照されたい。
【００１８】
もし、ステップ４０１において、ＲＯＭモードが選択されるなら、読み取り状態マシンは、読み取られるべきセクターに対してセクター消去動作を開始し、読み取りプロセス（ステップ４０４）前にセクターを消去することによって、フローティングゲート上の電荷に対して補償する。次に、プロセスはＲＯＭモードのバイアスレベル、例えば、−２ボルトにチャネルウエルをセットするステップ（ステップ４０５）を含む。ワードラインデコーダはワードラインを選択するために用いられ、それをＲＯＭモード読み取り電圧にセットし、データが読み取られる（ステップ４０６）。ＲＯＭモード読み取り電圧は図２の電圧ＶWLR ６０に相当する。
読み取り状態マシン３０５の動作は他の例による図６を参照して理解される。図６に示された技術によると、状態マシンは、先ず、読み取りデータコマンドを受け取るステップ（ステップ４１０）を含むプロセスを実行するようにプログラムされる。読み取りデータコマンドは、フラッシュ又はＲＯＭモード読み取りが要求される（ステップ４１１）かどうかを決めるために判断される。もし、フラッシュモードの読み取りが選択されるなら、チャネルウエルは第１のレベル、例えば接地、にセットされ（ステップ４１２）、データは読み取られる（ステップ４１３）。フラッシュモードにおいて、セルのあるデータは、セルのフローティングゲートにおける変化によって主に決められる。深い注入は、スレッショルドに著しく影響を与えない。更に、再書き込みと消去のアルゴリズムは、上述のように標準のプログラム／ベリファイ／リトライアルゴリズムによる深い注入のあるセル、および深い注入のないセルのスレッショルドをセットするために動作する。
【００１９】
もし、ステップ４１１において、ＲＯＭモードが選択されるなら、読み取り状態マシンは、第１の読み取りを開始して、フローティングゲート上の電荷に対して補償するために、通常の基板バイアスの下で、読み取られるセルのスレッショルドを決める（ステップ４１４）。次に、プロセスはＲＯＭモードのバイアスレベル、例えば−２ボルト、にチャネルウエルをセットするステップ（ステップ４１５）を含む。ワードラインデコーダは、それをフローティングゲートの電荷による高いスレッショルド状態を有するセルに対する第１のレベル、例えば図２の点５３より上のレベル、を有するＲＯＭ読み取り電圧に、およびフローティングゲートの変化による低いスレッショルドを有するセルに対して第２のレベル、例えば図２の点５１より上のレベルにセットし、データが読み取られる（ステップ４１６）。
【００２０】
図６の他の手法において、例えば、データを感知するために感知回路におけるバイナリーのサーチ方法を用いて、ＲＯＭコード注入がセルにおいて行われた否かを決めるために、フローティングゲート上に蓄積された電荷は、先ず基板バイアスのないセルのスレッショルドを、それから基板バイアスのあるセルのスレッショルドを感知することによって補償される。この方法、即ちＲＯＭモードの読み取り動作のセクターの主部がセルのフローティングゲートの電荷に対して補償するために消去される必要がない。
本発明による分離ウエルとチャネルウエルをレイアウトする２つの基本的なアーキテクチャが図７と図８に示されている。図７は、フローティングゲートメモリセルの対応する複数の分離アレイと共に複数のチャネルウエルがある実施形態を示す。図７において、半導体基板は外側のボックス６００によって表されている。分離ウエルはボックス６０１である。図におけるチャネルウエルは、チャネルウエル６０２、チャネルウエル６０３、及びチャネルウエル６０４を有する。図に表されているように、各１つにフローティングゲートメモリセルの対応アレイを有する多くのチャネルウエルがある。図７の装置におけるフローティングゲートメモリセルは、ドレインとソース拡散領域およびワードラインを有する簡略化されたフォーマットに示されている。構造を完成するために必要な、しかし図示されていない全体のビットライン、ブロック選択回路、及び他の回路は、当業者によって充分理解される。例えば、このアーキテクチャは、米国特許第 5,399,891号、米国特許第 5,414,664号、又は米国特許第 5,526,307号に記載されているように実現され、それらの全てはここに述べられた参照によって、取り込まれる。図７と図８のドレイン−ソース−ドレイン構造が現在好適であるが、例えば、連続したアレイを有する仮想グランドアーキテクチャのような他の構造が適している。
【００２１】
この例において、複数のドレイン−ソース−ドレイン構造はチャネルウエル６０２に示されており、そのチャネルウエルにおいて、ドレイン拡散６０６、ソース拡散６０７およびドレイン拡散６０８はセルの２つの列（カラム）を規定し、またワードライン６１０、６１１、６１２、６１３は、メモリセル上のドレイン拡散６０６、ソース拡散６０７およびドレイン拡散６０８と交差する。チャネルウエル６０２内に、追加のドレイン−ソース−ドレイン構造６１５、６１６がチャネルウエル６０２内にアレイを備えるために含まれる。図に示されるように、分離ウエル６０１、ドレイン拡散領域６０６、６０８、及びソース領域６０７の全ては、同じ導電型、好ましくはｎ型を有する。基板６００とチャネル領域６０２は同じ導電型、好ましくはｐ型を有する。
【００２２】
他のチャネルウエル６０３と６０４におけるアレイは同様な構造を有している。従って、複数のワードライン６２０はチャネルウエル６０３に対して含まれている。ワードライン６２０と交差するチャネルウエル６０３内のドレイン−ソース−ドレイン構造６２１、６２２、６２３はフラッシュメモリセルのアレイを形成する。
同様にして、チャネルウエル６０４は、ワードライン６３０、およびドレイン−ソース−ドレイン構造６３１、６３２、６３３からなるフラッシュメモリセルのアレイを有する。
このアーキテクチャは、チャネルウエル、例えばチャネルウエル６０３、のブロックサイズと等しいブロックサイズを有するアレイを消去することが望ましシステムに適している。チャネルウエルは、選択されないセルの乱れ（ディスターバンス）を避けるために、また基板上のアレイの外側にある周辺装置上のストレスを減少するために個々にバイアスされることができる。
【００２３】
図７において、ＲＯＭモードの読み取りのため、図３（Ａ）−（Ｂ）のマスキング動作によって作られた深い注入は、例えば、チャネルウエル６０３のセルのチャネルにおける“Ｘ”シンボルによって表される。
図８のアーキテクチャは、小さなアレイサイズ及び小さな全体の集積回路サイズに適している。図８のアーキテクチャによれば、基板７００は、第１の導電型、例えばｐ型、を有している。分離ウエル７０１は、第２の導電型、好ましくはｎ型を有している。チャネルウエル７０２は、基板と同じ導電型を有していて、分離ウエル内に形成される。フローティングゲートメモリセルの複数のブロックがチャネルウエル７０２内に形成されて、大きなアレイを生成する。従って、第１のブロックは、ドレイン−ソース−ドレイン構造のセット７１０、７１１、７１２及びワードラインのセット７１３を有する。個々のフラッシュメモリセルは、ソースとドレイン拡散間で、アレイのワードラインの下に存在する。セルの第２のブロックは、ワードライン７２３と共にドレイン−ソース−ドレイン構造７２０、７２１、７２２に基づいている。セルの第３のブロックはワードライン７３３と共にドレイン−ソース−ドレイン構造７３０、７３１、７３２に基づいている。
【００２４】
図７におけるように、図８において、ＲＯＭモードの読み取りのため、図３（Ａ）−（Ｂ）のマスキング動作によって作られた深い注入は、例えば、１つのセクターにおいてセルのチャネルにおける“Ｘ”シンボルによって表される。
従って、二重のモードフラッシュメモリ／ＲＯＭ装置を製造するのに、安いコストで簡単な構造は、特に深い注入がある場合に、ドーピング濃度を有するボディ効果の非直線性利用して、提供される。
以上、本発明の好適な実施形態の説明を行ったが、本発明を開示された正確な形状に限定することを意図するものでない。この分野の当業者にとって、多くの変更および変形が明らかであろう。本発明の範囲は、請求項およびその均等物によって定められるべきものである。
【図面の簡単な説明】
【図１】本発明によるＲＯＭモードに対する２つのコーディング状態にある、二重モードの、フローティングゲートメモリ、マスクＲＯＭセルを示す。
【図２】基板バイアスを増加することによって誘導されるスレッショルド電圧のシフトを示す。
【図３】（Ａ）および（Ｂ）は本発明の二重モード装置のための、本発明によるコード注入プロセスを示す。
【図４】本発明による二重モードセルのアレイを有する集積回路メモリの簡略化したブロック図を示す。
【図５】図４の集積回路メモリのための読み取りプロセスを示すフローチャートである。
【図６】図４の集積回路メモリのための他の読み取りプロセスを示すフローチャートである。
【図７】セクター毎のチャネルウエルを有する、二重モードアレイ用の３重ウエルのアーキテクチャを示す。
【図８】単一のチャネルウエルを有する、二重モードアレイ用の３重ウエルのアーキテクチャを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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