(57)【特許請求の範囲】
【請求項１】
昇圧回路を備え、
上記昇圧回路は、
動作電圧に対応した第１パルスを用いて上記動作電圧の２倍の昇圧電圧を形成する第１チャージポンプ回路と、
上記動作電圧に対応した第２パルスを用いて上記動作電圧の２倍の昇圧電圧を形成する第２チャージポンプ回路と、
上記第２チャージポンプ回路で形成された２倍の昇圧電圧と上記動作電圧に対応した第３パルスとを用いて上記動作電圧の３倍の昇圧電圧を形成する第３チャージポンプ回路と、
上記動作電圧に対応した第４パルスを用いて上記動作電圧の２倍の昇圧電圧を形成する第４チャージポンプ回路と、
上記第４チャージポンプ回路の２倍の昇圧電圧を伝達させる第１導電型の第１スイッチＭＯＳＦＥＴと、
上記第３チャージポンプ回路の第３チャージポンプ容量を上記動作電圧にプリチャージする直列形態の第１導電型の第３及び第５プリチャージＭＯＳＦＥＴとを有し、
上記第１チャージポンプ回路の昇圧電圧は、上記第２チャージポンプ回路に設けられた第２チャージポンプ容量を上記動作電圧にプリチャージする第１導電型の第２プリチャージＭＯＳＦＥＴのゲート、上記第３チャージポンプ回路に設けられた上記第３プリチャージＭＯＳＦＥＴのゲート及び記第４チャージポンプ回路に設けられた第４チャージポンプ容量を上記動作電圧にプリチャージする第１導電型の第４プリチャージＭＯＳＦＥＴのゲートにそれぞれ供給され、
上記第２チャージポンプ回路の昇圧電圧は、上記第１チャージポンプ回路に設けられた第１チャージポンプ容量を上記動作電圧にプリチャージする第１導電型の第１プリチャージＭＯＳＦＥＴのゲートに供給され、
上記第５プリチャージＭＯＳＦＥＴのゲートには、上記第３チャージポンプ回路の出力電圧がゲートに供給された第１導電型の第２スイッチＭＯＳＦＥＴを通して２倍の昇圧電圧が供給され、
上記第１スイッチＭＯＳＦＥＴのゲートには、上記第３チャージポンプ回路の出力電圧が供給され、
上記昇圧回路を構成する各ＭＯＳＦＥＴの耐圧電圧は、上記動作電圧以上で上記２倍の動作電圧以下とされる半導体集積回路装置。
【請求項２】
請求項１において、
上記第１乃至第４プリチャージＭＯＳＦＥＴのゲートには、それぞれ上記動作電圧側から各ゲートに向けて電流を流すダイオード形態のＭＯＳＦＥＴを有する半導体集積回路装置。
【請求項３】
請求項１又は２において、
上記第５プリチャージＭＯＳＦＥＴのバックゲートには、上記動作電圧が供給される半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記第３チャージポンプ回路は、
上記第２チャージポンプ回路の出力電圧と回路の接地電位との間に第２導電型の第１ＭＯＳＦＥＴと、第１導電型の第１及び第２ＭＯＳＦＥＴとが直列形態に設けられ、
上記第２導電型の第１ＭＯＳＦＥＴ及び第１導電型の第１ＭＯＳＦＥＴのゲートには、上記動作電圧が供給され、上記第１導電型の第２ＭＯＳＦＥＴのゲートには、上記第３パルスが供給され、
上記第２導電型の第１ＭＯＳＦＥＴ及び第１導電型の第１ＭＯＳＦＥＴの相互接続点から上記第３チャージポンプ容量に供給される２倍の昇圧電圧が形成される半導体集積回路装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
複数のワード線と複数の相補ビット線対と、
上記ワード線と前記相補ビット線の一方との間に設けられるダイナミック型メモリセルを更に有し、
上記昇圧回路の出力電圧は、前記ワード線が選択される際に、ワードドライバを介して前記ワード線に供給される半導体集積回路装置。
【請求項６】
第１負電圧発生回路を有し、
上記第１負電圧発生回路は、
第１タイミングにおいて、第１容量と第２容量をそれぞれ正の動作電圧にプリチャージし、上記第１タイミングと異なる第２タイミングにおいて、上記第１容量と第２容量の保持電圧が加算されるよう直列形態に接続して、高電位側の一端に回路の接地電位を供給し、低電位側の他端から上記動作電圧の２倍に対応された負電圧を形成する第１チャージポンプ回路と、
上記第１タイミングにおいて、第３容量を動作電圧にプリチャージし、上記第２タイミングにおいて、上記第３容量の高電位側の一端に回路の接地電位を供給し、低電位側の他端から上記動作電圧に対応された負電圧を形成する第２チャージポンプ回路と、
上記第２チャージポンプ回路の負電圧を伝達するＰチャネル型の第１スイッチＭＯＳＦＥＴとを有し、
上記第１スイッチＭＯＳＦＥＴのゲートには、上記第１チャージポンプ回路の出力電圧が供給され、
上記第１チャージポンプ回路において、上記第２容量に動作電圧を供給するプリチャージＭＯＳＦＥＴは、直列形態にされたＰチャネル型の第１及び第２プリチャージＭＯＳＦＥＴとされ、上記第２容量に接地電位を供給するプリチャージＭＯＳＦＥＴは、Ｐチャネル型の直列形態にされた第３及び第４プリチャージＭＯＳＦＥＴとされ、
上記第１及び第３プリチャージＭＯＳＦＥＴは、ゲートに第１タイミングでオン状態にされる制御パルスがそれぞれ供給され、
上記第２プリチャージＭＯＳＦＥＴのゲートには、回路の接地電位が供給され、
上記第４プリチャージＭＯＳＦＥＴのゲートには、動作電圧に対応された負電圧が供給され、
上記負電圧発生回路を構成する各ＭＯＳＦＥＴの耐圧電圧は、上記動作電圧以上で上記２倍の動作電圧以下とされる半導体集積回路装置。
【請求項７】
請求項６において、
上記第１負電圧発生回路と同様な回路構成とされた第２負電圧発生回路を更に有し、
上記第２負電圧発生回路は、上記第１タイミングで出力動作を行い、第２タイミングでプリチャージ動作を行い、
上記第１負電圧発生回路の出力信号を、上記第２負電圧発生回路のプリチャージ動作に用いられる上記制御パルスとして利用し、
上記第２負電圧発生回路の出力信号を、上記第１負電圧発生回路のプリチャージ動作に用いられる上記制御パルスとして利用し、
上記第１及び第２負電圧発生回路の出力を共通にする半導体集積回路装置。
【請求項８】
請求項７において、
複数のワード線と複数の相補ビット線対と、
上記ワード線と上記相補ビット線の一方との間に設けられ、ゲートが上記ワード線に接続され、一方のソース，ドレインが対応する上記一方の相補ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが一方の電極に接続され、他方の電極に所定の電圧が印加されてなる記憶キャパシタからなるダイナミック型メモリセルを含むダイナミック型ランダムアクセスメモリを更に有し、
上記第１及び第２負電圧発生回路の出力電圧は、上記アドレス選択用ＭＯＳＦＥＴの基板ゲート電圧とされる半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば昇圧電圧発生回路を内蔵したダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）を含む半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
基板バックバイアス電圧及び昇圧電圧を形成するポンピング回路を備えたダイナミック型ＲＡＭに関しては、例えば、特開平３−２１４６６９号公報がある。この公報の基板バックバイアス電圧と昇圧電圧をそれぞれ発生させるポンピング回路（チャージポンプ回路）は、メイン回路とサブ回路からなりサブ回路はリーク電流等を補う程度の小さな電流供給能力しか持たないようにされる。
【発明が解決しようとする課題】
【０００３】
近年、メモリやマイクロプロセツサ等の半導体集積回路では、ユーザーの使いよい外部単一電源化や素子の性能向上のために正や負のチャージポンプ回路をチップ内に設けることが多くなっている。しかしながら、ダイナミック型ＲＡＭにおけるメモリセルを構成するアドレス選択ＭＯＳＦＥＴでは、スケーリング則に従って、そのしきい電圧を下げることはサブスレツショールド電流の増加につながり、情報保持時間が短くなるので困難である。そのため、素子を微細化してもチャージポンプ回路で発生すべき電圧は、言い換えるならば、上記アドレス選択ＭＯＳＦＥＴの選択レベルは、素子サイズに比例して下げることができず、素子耐圧に近くなり、それらの素子の信頼性を確保することが重要な課題となっている。
【０００４】
図１０に本願発明に先立って検討された昇圧回路が示されている。本回路では、キャパシタＣＢ１、ＣＢ２、ＣＢ４をＶＤＤにプリチャージした後ノードＮ１、Ｎ２をＶＤＤにする。このときキャパシタＣＢ２の電荷はＭＯＳＦＥＴＭ８を通過してそのキャパシタＣＢ４のドレイン、ソース側を２ＶＤＤにする。このためキャパシタＣＢ４のゲート側電位は３ＶＤＤとなる。この回路では、整流ＭＯＳＦＥＴＭ１のゲート電圧を３ＶＤＤまで昇圧するので電流供給能力は大きくできる。
【０００５】
例えば０．３μｍプロセスで作られた素子を用いた場合、ＶＤＤ＝２．９Ｖ、ＶＴＮ（Ｍ１）＝１Ｖ、Ｗ／Ｌ（Ｍ１）＝７５μｍ／１μｍ、負荷電流＝２ｍＡのときＶＣＨ＝４．０Ｖとメモリセルにフルに書き込むために必要な電圧３．８Ｖを十分に満足する。しかし、ＭＯＳＦＥＴＭ７には最大２ＶＤＤの電圧が印加されるので素子のゲート耐圧を越えてしまう。通常ゲート酸化膜の許容電界は５ＭＶ／ｃｍ以下である。しかし、本回路では、tox=８ｎｍとするとＶＤＤ＝３．７ＶのときＭＯＳＦＥＴＭ７のゲート，ソース間電圧は７．２Ｖ、電界は９ＭＶ／ｃｍに達し許容値をはるかに越えてしまうことが判明した。
【０００６】
この発明の目的は、動作電圧の複数倍の高電圧を形成しつつ素子への印加電圧を緩和し、その信頼性を保つようにした内部電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、電源電圧ＶＤＤで駆動されるチャージポンプ回路において、ドレイン，ソース間に最大２ＶＤＤまたはそれに近い電圧がかかるＭＯＳＦＥＴに対して、それと直列に同一の導電型のＭＯＳＦＥＴを接続し、そのゲートに、それを入れる前のドレイン電位ＶＤよりＶＤＤだけ低い電位ＶＤ−ＶＤＤを与える。上記ゲート電位は、そのＭＯＳＦＥＴのドレイン，ソース間電圧に同期した電圧パルスを発生している上記チャージポンプ回路の一部のノードから直接または、そこからコンデンサで分岐して別の整流素子を介して得る。
【０００８】
【発明の実施の形態】
図１１には、この発明に係る昇圧電圧発生回路の特徴部が示されている。この発明では、効率よく昇圧電圧Ｖｐｐを出力するために整流回路ＲＣに含まれるＭＯＳＦＥＴＭ１のゲートに第２昇圧回路から出力された３ＶＤＤを供給する。ここで、第２昇圧回路ＢＣ２は、キャパシタＣＢ４と、キャパシタＣＢ４をプリチヤージするＭＯＳＦＥＴＭ７と、ＭＯＳＦＥＴＭ７とキャパシタＣＢ４の間に設けられた耐圧緩和用のＭＯＳＦＥＴＭ１４と、整流用のＭＯＳＦＥＴＭ１３とを備えている。
【０００９】
キャパシタＣＢ４は、ＭＯＳＦＥＴＭ７によりＶＤＤにプリチャージされ、第１昇圧回路ＢＣ１の出力φ４がＶＤＤから２ＶＤＤに変化するのを受けてノードＮ５を３ＶＤＤに昇圧する。ノードＮ５が３ＶＤＤとされる際に、ＭＯＳＦＥＴＭ１４のゲートには、第１昇圧回路の出力φ３が入力され、ＭＯＳＦＥＴＭ７のソース・ドレイン間の電圧を２ＶＤＤでなくＶＤＤ−ＶＴＮに緩和する。以下、本願では、ソース・ドレイン間の電圧緩和に注目して記載しているが、ソース・ゲート間の電圧も同様に緩和される。また、１つのＭＯＳＦＥＴに注目すると、２つのノード間の電圧を緩和することによりＭＯＳＦＥＴ内の電界も緩和される。
【００１０】
このような構成により、ＭＯＳＦＥＴＭ７のソース・ドレイン間の電圧は、ＶＤＤ以上にならず、ゲート耐圧の低い素子を使った場合でも、ゲート破壊に対する耐圧を向上させることができる。ここで、第１昇圧回路ＢＣ１の出力φ１からφ４は、ＶＤＤと２ＶＤＤの間で振幅する２倍昇圧回路の出力を意味するが、必ずしも異なるノードから出力される必要はなく、φ３及びφ４が同じノードから出力されてもいいし、また、φ１とφ４が同じノードから出力されてもよい。更に、以上の説明では理想状態を考えて２ＶＤＤはＶＤＤの２倍の電位を表し、３ＶＤＤはＶＤＤの３倍の電位を表す。しかし、現実的には実現回路のチャージシヱアに応した電位の低下が少し起こり若干小さな値を取る。
【００１１】
図１には、この発明に係る昇圧電圧発生回路の一実施例の回路図が示されている。同図において、Ｐチャンネル型ＭＯＳＦＥＴは、ゲート部分にロウレベルがアクティブレベルであることを示す○を付することによりＮチャンネル型ＭＯＳＦＥＴと区別される。また、基板ゲートとソースとが共通接続されたＭＯＳＦＥＴＭ１、Ｍ７、Ｍ８、Ｍ１３等は、電気的に分離されたウェル領域に形成される。したがって、Ｐ型基板上の深い深さにＮ型ウェル領域ＤＷＬＬを形成し、かかるＤＥＬＬ内にＰ型ウェル領域ＰＷＥＬＬを形成して上記Ｎチャンネル型ＭＯＳＦＥＴが形成されるという三重ウェル構造とされる。
【００１２】
この実施例の昇圧電圧発生回路は、低電源電圧ＶＤＤのもとで、効率よく上記昇圧電圧Ｖｐｐを形成するような工夫に加えて、微細化されたＭＯＳＦＥＴの低耐圧を考慮して内部電圧がＶＤＤ以上にならないよう工夫がされている。この実施例では、昇圧回路が４つの回路が組み合わされて構成される。図２には、その動作を説明するための内部電圧波形図が示されている。
【００１３】
ノアゲート回路ＯＲ１は駆動回路を構成してキャパシタＣＢ３とともにチャージポンプ回路を構成する。同様に、ノアゲート回路ＯＲ２とキャパシタＣＢ２、インバータ回路ｉ１０とキャパシタＣＢ１、上記キャパシタＣＢ２で形成された昇圧電圧を動作電圧とするＰチャンネル型ＭＯＳＦＥＴＭ８、Ｎチャンネル型ＭＯＳＦＥＴＭ９及びＮチャンネル型ＭＯＳＦＥＴＭ１０とキャパシタＣＢ４も同様にチャージポンプ回路を構成する。ＭＯＳＦＥＴＭ６は、上記キャパシタＣＢ６のプリチャージ回路を構成し、ＭＯＳＦＥＴＭ３はキャパシタＣＢ２のプリチャージ回路を構成し、ＭＯＳＦＥＴＭ２はキャパシタＣＢ１のプリチャージ回路を構成する。そして、ＭＯＳＦＥＴＭ７は、キャパシタＣＢ４のプリチャージ回路を構成し、ＭＯＳＦＥＴＭ１４は、その電圧緩和用として設けられる。
【００１４】
図２のタイミング図に示すように、発振パルスＯＳＣに対応してノードＮ１の電位は０Ｖ−ＶＤＤのように変化し、それにより駆動されるキャパシタＣＢ４の出力側ノードＮ４の電位は、最大時に２ＶＤＤとなり整流ＭＯＳＦＥＴＭ１を通して出力容量ＣＤへの電荷移動（電流注入）により低下し、再び上記２ＶＤＤに変化するという動作を繰り返す。この実施例では、上記整流ＭＯＳＦＥＴＭ１のゲートに供給される駆動電圧を３ＶＤＤのように高くしてチャージポンプ効率を高くする。
【００１５】
上記高電圧３ＶＤＤを形成するために、キャパシタＣＢ４の駆動電圧は、キャパシタＣＢ２で形成されたノードＮ７の昇圧電圧２ＶＤＤが用いられる。キャパシタＣＢ３は、上記キャパシタＣＢ２をＶＤＤにプリチャージするＭＯＳＦＥＴＭ３の駆動電圧を形成する。つまり、ノードＮ６の電位をＶＤＤ−２ＶＤＤのように変化させて、ＭＯＳＦＥＴＭ３、Ｍ２及びＭ７を駆動して、それぞれにＭＯＳＦＥＴのしきい値電圧のレベル損失なくＶＤＤまでキャパシタＣＢ１、ＣＢ２、ＣＢ４をプリチャージさせる。
【００１６】
上記ＭＯＳＦＥＴＭ４とＭ１１は、パルスＯＳＣの供給が開始された時の初期状態において、ノードＮ６とＮ７をＶＤＤ−ＶＴＨ（ＶＴＨはＭＯＳＦＥＴのしきい値電圧）にプリチャージするものである。昇圧動作によって、ノードＮ７とＮ６の電位がそれぞれ上昇すると、ＭＯＳＦＥＴＭ６とＭ３によりキャパシタＣＢ２とＣＢ３にプリチャージが行われて、上記のようなしきい値電圧分の損失なくＶＤＤまでプリチャージされる。
【００１７】
この実施例では、上記キャパシタＣＢ４のプリチャージＭＯＳＦＥＴＭ７のドレイン−ソース間には、整流ＭＯＳＦＥＴＭ１をオン状態にされるタイミングでは、前記のように２ＶＤＤの電圧が印加されてしまうのを緩和するためにＭＯＳＦＥＴＭ１４が設けられている。つまり、ＭＯＳＦＥＴＭ１４は、上記キャパシタＣＢ４のプリチャージ経路に挿入されているが、動作そのものは上記ＭＯＳＦＥＴＭ７のソース−ドレイン間の電圧緩和の役割を果たすものである。
【００１８】
この実施例では、特に制限されないが、上記キャパシタＣＢ２で形成された昇圧電圧２ＶＤＤを保持するキャパシタＣＧが設けられ、ここに保持された２ＶＤＤの昇圧電圧が上記電圧緩和用ＭＯＳＦＥＴＭ１４のゲートに供給される。このキャパシタＣＧへの整流動作を行うためにＭＯＳＦＥＴＭ１３が設けられ、そのゲートには上記キャパシタＣＢ４の昇圧側の出力ノードＮ５の電位が与えられ、昇圧動作時にＭＯＳＦＥＴＭ１３をオン状態にして上記ノードＮ７の２ＶＤＤの電位をキャパシタＣＧに伝える。
【００１９】
発振パルスＯＳＣにより、ノードＮ２の電位がロウレベルになり、ノードＮ７にプリチャージ電圧ＶＤＤが印加されたときには、それに対応してＭＯＳＦＥＴＭ７とＭ１４からノードＮ５にもＶＤＤのようなプリチャージ電圧が印加される。この結果、ＭＯＳＦＥＴＭ１３はオフ状態となり、キャパシタＣＧには前記２ＶＤＤの電位が保持されており、ＭＯＳＦＥＴＭ１４にはＭＯＳＦＥＴＭ７と同様に２倍の昇圧電圧２ＶＤＤが印加されているので、キャパシタＣＢ４を電源電圧ＶＤＤまでプリチャージすることができる。
【００２０】
このように電圧緩和素子としてＭＯＳＦＥＴＭ１４を設け、そのゲート電位をノードＮ５が３ＶＤＤに昇圧されると同時に２ＶＤＤとすると、本回路での最大電圧は、ＭＯＳＦＥＴＭ１４が無い場合にＭＯＳＦＥＴＭ７のドレイン，ソース間にかかる２ＶＤＤからＭＯＳＦＥＴＭ１４のドレイン，ソース間にかかるＶＤＤ＋ＶＮＴに抑えられる。ここで、ＶＴＮはＭＯＳＦＥＴＭ１４のしきい電圧であり、そのバックゲート電位はＶＤＤとなっているので０．５Ｖ以下となる。このように、ＭＯＳＦＥＴＭ１４のバックゲート電位をＶＤＤにすることにより、ＭＯＳＦＥＴＭ１４のしきい電圧が低くなりドレイン，ソース間電圧が下がることに加えて、バックゲートとノードＮ５の間にできるＰＮ接合ダイオードによりキャパシタＣＢ４が速やかにプリチャージされる利点も生じる。
【００２１】
これによりパワーオンから所望の出力レベルになるまでの時間が低減される。仮に、ＭＯＳＦＥＴＭ１４のバックゲートがＶＳＳに接続されていたなら、パワーオン直後はノードＮ５とＮ８はほぼ０Ｖになっているので、その立ち上がりは非常に遅くなってしまう。また、ここでキャパシタＣＧは、ノードＮ８の電位を安定化するための容量である。これは、ノードＮ８とノードＮ５の昇圧タイミングが多少ずれてもノードＮ８の電位をほぼ２ＶＤＤに保ち、ＭＯＳＦＥＴＭ１４のドレイン，ソース間に過大な電圧がかかるのを防ぐ。ただし、通常その時間は短いのでデバイスの耐圧に余裕があれば入れなくても良い。
【００２２】
図１２には、この発明に係る倍電圧発生回路の他の実施例の回路図が示されている。この実施例は、前記図１の変形例であり、図１のノードＮ７と接続されていた耐圧緩和用ＭＯＳＦＥＴＭ１３のドレインを、上記ノードＮ７に替えてキャパシタＣＢ１のノードＮ４に接続した点が異なる。他の構成は、前記図１と同様であるのでその説明を省略する。
【００２３】
図１及び図２からわかるように、本実施例に示した倍電圧発生回路では、ＭＯＳＦＥＴＭｌを通しノードＮ１０からＮ４へ電荷が逆流するのを防ぐために、ノードＮ５の電位をノードＮ４より先に引き落とすようにしている。従って、本実施例によれば、ノードＮ５の電位がＶＤＤレベルにまで下がつて、ＭＯＳＦＥＴＭ１３が十分にカットオフしてからノードＮ４を引き下げることになるので、ノードＮ８の電荷の逆流を完全に防ぐことができる。このため、前記図１の電位保持用の容量ＣＧを省略することができる利点がある。
【００２４】
図３には、この発明に係る負電圧発生回路の一実施例の回路図が示されている。同図の各素子に付された回路記号は、図面を見やすくするために前記図１のものと一部重複しているが、それぞれは別個の回路機能を持つものと理解されたい。このことは、以下に説明する他の図面においても同様である。
【００２５】
この実施例では、特に制限されないが、主要なＭＯＳＦＥＴがＰチャンネル型で構成される。これらのＰチャンネル型ＭＯＳＦＥＴはＮ型ウェル領域に形成される。それ故、メモリセルが形成されるＰ型ウェル領域と電気的に分離でき、チャージポンプ動作においてＮ型ウェル領域に少数キャリアが発生することになるので、ダイナミック型ＲＡＭの負電圧発生回路に利用した場合、かかるＰ型のウェル領域に形成されるメモリセルに何ら影響を及ぼすことがない。
【００２６】
ＭＯＳ容量を利用して形成されたキャパシタＣＢ１とＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを用いたＣＭＯＳインバータ回路Ｉ１からなる駆動回路により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣＢ２とＣＭＯＳインバータ回路Ｉ２も同様な基本回路であるが、入力されるパルスＯＳＣとＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。
【００２７】
整流用のＭＯＳＦＥＴＭ１とＭ２は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖ程度の低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＭ２は、入力パルスＯＳＣがハイレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成してキャパシタＣＢ３を駆動するインバータ回路Ｉ３と、上記インバータ回路Ｉ３を含んで上記入力パルスＯＳＣがロウレベルのときに、キャパシタＣＢ３、ＣＢ５をそれぞれＶＤＤにプリチャージし、上記入力パルスＯＳＣがハイレベルのときに直列形態とし、上記インバータ回路Ｉ３の出力信号のロウレベル（０Ｖ）を基準にした−２ＶＤＤの負電圧をノードＮ３に発生させて、上記整流ＭＯＳＦＥＴＭ１をオン状態にする。
【００２８】
この構成では、ＭＯＳＦＥＴＭ１がオン状態にされるとき、そのソース−ドレインに対してゲート電圧をＶＤＤだけ低い電圧にすることができるからしきい値電圧によるレベル損失なく上記キャパシタＣＢ１で形成された負電圧を出力させることができる。この結果、出力電圧ＶＢＢを−ＶＤＤまで低下させることができる。
【００２９】
上記Ｎチャンネル型ＭＯＳＦＥＴＭ１１は、上記２つのキャパシタＣＢ３とＣＢ５を直列接続させるスイッチとして動作するとともに、Ｐチャンネル型ＭＯＳＦＥＴＭ１３、Ｍ１５とともにキャパシタＣＢ３をＶＤＤにプリチャージ経路を形成する。上記ＭＯＳＦＥＴＭ１３とＭ１５及びＭＯＳＦＥＴＭ２１とＭ５は、上記キャパシタＣＢ５をＶＤＤにプリチャージする経路を形成する。上記２つのＭＯＳＦＥＴＭ１３とＭ１５及びＭＯＳＦＥＴＭ５とＭ２１のうち、ＭＯＳＦＥＴＭ１３とＭ５がそれぞれ本来のプリチャージ回路を構成するために設けられたものであり、それと直列接続されるＭＯＳＦＥＴＭ１５とＭ２１は、それぞれ前記同様に電圧緩和のために設けられる。
【００３０】
負電圧発生時には、ＭＯＳＦＥＴＭ１３は一端側にＶＤＤのような電源電圧が供給され、他端側にはキャパシタＣＢ２で形成された負電圧−ＶＤＤが供給されて、前記昇圧回路の場合のように２ＶＤＤのような高電圧差が発生してしまう。そこで、このような高電圧を緩和するためにＭＯＳＦＥＴＭ１５が直列に設けられ、そのゲートに接地電位０Ｖを印加することにより、それぞれのソース−ドレイン間をほぼＶＤＤずつ分担することとなる。同様に、上記負電圧発生時には、キャパシタＣＢ５により−２ＶＤＤのような大きな電圧が形成されてプリチャージ回路のＭＯＳＦＥＴＭ５の両端に印加されてしまう。このような高電圧を緩和するために上記ＭＯＳＦＥＴＭ５にＭＯＳＦＥＴＭ２１が直列に設けられ、そのゲートに−ＶＤＤが印加される。これにより、上記各ＭＯＳＦＥＴのソース−ドレイン間にはほぼＶＤＤずつが分担して印加されるものとなる。
【００３１】
キャパシタＣＢ７とＭＯＳＦＥＴＭ１７及びＭＯＳＦＥＴＭ１９は、上記電圧緩和用のＭＯＳＦＥＴＭ２１のゲートに印加される−ＶＤＤを形成するチャージポンプ回路であり、特に制限されないが、かかる負電圧−ＶＤＤは、キャパシタＣＧにより保持されて、ＭＯＳＦＥＴＭ２１のゲート電圧を定常的に−ＶＤＤにバイアスするものである。
【００３２】
ＭＯＳＦＥＴＭ３は、バックゲート（チャンネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｉ２のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＭ１のバックゲートには、駆動用のインバータ回路Ｉ１の出力信号が供給されることによって、キャパシタＣＢ１をチャージアップするときＭＯＳＦＥＴＭ１を早いタイミングでオフ状態にし、負電圧ＶＢＢのリークを最小にする。
【００３３】
他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＭ２のゲートに供給される制御電圧、ＭＯＳＦＥＴＭ４とＭ１のバックゲート電圧も同様な動作を行うようなインバータ回路Ｉ２及びキャパシタＣＢ４、ＣＢ６により形成されるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。この場合、前記のように＋Ｖと−Ｖの２ＶＤＤのような電圧差の高電圧が印加されるＭＯＳＦＥＴＭ１４には、電圧緩和用ＭＯＳＦＥＴＭ１６が直列形態に設けられ、−２ＶＤＤが両端に印加されるＭＯＳＦＥＴＭ６には、電圧緩和用のＭＯＳＦＥＴＭ２２が直列形態にに設けられる。
【００３４】
図４には、上記図３の負電圧発生回路の内部電圧波形図が示されている。本回路の特徴は、図３に示すＭＯＳＦＥＴＭ５、Ｍ６、Ｍ１３、Ｍ１４に対する耐圧緩和素子としてＭＯＳＦＥＴＭ２１、Ｍ２２、Ｍ１５、Ｍ１６をそれぞれに直列形態に設け、かかるＭＯＳＦＥＴＭ２１、Ｍ２２のゲート電位は、ノードＮ３またはＮ４が−２ＶＤＤに昇圧されるのに合わせて−ＶＤＤにする。またＭＯＳＦＥＴＭ１５、Ｍ１６のゲート電位は常にＶＳＳ（０Ｖ）にするものである。
【００３５】
これにより、前記図４の電圧波形図にも示されているように本回路の最大電圧は、ＭＯＳＦＥＴＭ２１、Ｍ２２、Ｍ１５、Ｍ１６が無い場合にＭＯＳＦＥＴＭ５、Ｍ６、Ｍ１３、Ｍ１４のドレイン−ソース間にかかる電圧２ＶＤＤからＭＯＳＦＥＴＭ２１、Ｍ２２、Ｍ１５、Ｍ１６のドレイン，ソース間にかかるＶＤＤ＋｜ＶＴＰ｜に抑えられる。ここで、｜ＶＴＰ｜はＭＯＳＦＥＴＭ１５、Ｍ１６、Ｍ２１、Ｍ２２のしきい電圧の絶対値である。ここで、キャパシタＣＧは、図１の実施例と同様にノードＮ１７の変動を抑えＭＯＳＦＥＴＭ２１、Ｍ２２に過大な電圧がかかるのを防ぐ。もちろん、ＭＯＳＦＥＴＭ２１、Ｍ２２の耐圧に余裕のある場合はなくてもよい。
【００３６】
図５には、本発明に係る３倍昇圧電圧発生回路の一実施例の回路図が示されている。図６には、その動作を説明するための内部電圧波形図が示されている。この実施例では、駆動回路を構成するＣＭＯＳインバータ回路Ｉ３と、キャパシタＣＢ５により２倍昇圧電圧２ＶＤＤを形成し、この電圧で動作する駆動回路（Ｍ２７、Ｍ２９、Ｍ３１）とキャパシタＣＢ１により３倍昇圧電圧を形成し、Ｐチャンネル型の整流ＭＯＳＦＥＴＭ２を通して出力キャパシタＣＤに３ＶＤＤを保持させる。同様な駆動回路を構成するＣＭＯＳインバータ回路Ｉ４とキャパシタＣＢ６により２倍昇圧電圧２ＶＤＤを形成し、この電圧で動作する駆動回路（Ｍ２８、Ｍ３０、Ｍ３２）とキャパシタＣＢ２により３倍昇圧電圧を形成し、Ｐチャンネル型の整流ＭＯＳＦＥＴＭ２を通して上記出力キャパシタＣＤに３ＶＤＤを保持させる。
【００３７】
上記２組の回路に対して入力されるパルスＦ１ＢとＦ１とが互いにそのアクティブレベルが重なり合うことの無い逆相関係とし、かかる入力パルスに対応して交互に上記２組の回路を動作させて波形図に示すように効率の良いチャージポンプ動作を行うようにされる。
【００３８】
本回路の特徴は、図５に示すＭＯＳＦＥＴＭ１５、Ｍ１６、Ｍ２１、Ｍ２２に対する電圧緩和素子として、それぞれＭＯＳＦＥＴＭ１３、Ｍ１４、Ｍ１１、Ｍ１２を設け、ノードＮ９とＮ１１又はＮ１０とＮ１２が３ＶＤＤに昇圧されるタイミングに同期して、ＭＯＳＦＥＴＭ１３、Ｍ１４、Ｍ１１、Ｍ１２のゲート電位を２ＶＤＤにするようにする。これにより、本回路の最大電圧は、ＭＯＳＦＥＴＭ１１〜Ｍ１３が無い場合にＭＯＳＦＥＴＭ１５、Ｍ１６、Ｍ２１、Ｍ２２のドレイン，ソース間に印加される電圧が２ＶＤＤからＭＯＳＦＥＴＭ１１〜Ｍ１３のドレイン，ソース間にかかるＶＤＤ＋ＶＴＮに抑えられる。ここで、ＶＴＮはＭＯＳＦＥＴＭ１１〜Ｍ１３のしきい電圧である。
【００３９】
なお、前述のようにノードＮ１７とＶＤＤまたはＶＳＳの間にキャパシタを入れれば、そのノードの電庄変動量が減りＭＯＳＦＥＴＭ１１〜Ｍ１３の信頼性をさらに増加させることができることは言うまでもない。また、同図に示すように、パワーオン時のノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２の立ち上がりを速くするため、ＭＯＳＦＥＴＭ１１〜Ｍ１６とＭ２１、Ｍ２２のバックゲートはＶＤＤに接続すべきである。
【００４０】
以上のように電圧緩和用ＭＯＳＦＥＴのゲート電位は、そのＭＯＳＦＥＴのドレイン，ソース間電圧に同期した電圧パルスを発生している上記チャージポンプ回路の一部のノードから直接または、それをコンデンサで分岐して別の整流素子を介して得るようにする。これにより、該ゲート電位発生回路と該チャージポンプ回路の駆動回路を共用できるのでチップ上の占有面積を低減できる。また、該ゲート電位の昇圧と該ドレイン電位の昇圧タイミングが同期しているので、該ゲート電位安定化のために平滑容量を付ける必要がなくチップ上の占有面積を低減できる。
【００４１】
図７は、本発明が適用されるシステムＬＳＩの一実施例の全体の回路ブロック図で有る。実施例の半導体集積回路装置ＣＨＩＰは、図示のような複数の回路ブロック、すなわち入出力回路Ｉ／Ｏ、基板バイアス制御回路ＶＢＢＣ、制御回路ＵＬＣ、リードオンリメモリＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ変換器ＡＤＣ、割り込み制御回路ＩＶＣ、クロック発生回路ＣＧＣを有するシステムパワーマネジメント回路ＳＰＭＣ、中央処理部ＣＰＵ、スタティックメモリＳＲＡＭ、ＤＭＡコントローラＤＭＡＣ、ダイナミック型メモリＤＲＡＭを含む。
【００４２】
それらの回路ブロックは、内部バスＢＵＳ、制御バスＣＢＵＳに結合されている。それらは半導体集積回路装置を構成すべき図示しない半導体基板に搭載される。上記システムパワーマネジメント回路ＳＰＭＣは、システムＬＳＩに搭載される各モジュールにおいて、消費される電力を制御する機能を有する。
【００４３】
半導体集積回路装置は、入出力回路Ｉ／Ｏにつながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、負論理レベルのようなリセット信号ｒｅｓｂが供給される外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３と、第２動作制御信号ｃｐｍｑが供給される第２動作制御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給されるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外部端子Ｔ６、Ｔ７、Ｔ８とを持つ。
【００４４】
特に制限されないが、電源電圧ｖｄｄは、内部回路ブロックの動作のための電源電圧とされ、１．８ボルト±０．１５ボルトのような値を取る。電源電圧ｖｃｃｄｒは、半導体集積回路装置に要求される入出力レベルに応じて、主として入出力回路Ｉ／Ｏのために設定される電源電圧であり、３．３ボルト±０．３ボルト、２．５ボルト±０．２５ボルト、及び１．８ボルト±０．１５ボルトのような値のうちの一つを取るようにされる。電位ｖｓｓは、いわゆるアース電位と称されるような回路の基準電位である。
【００４５】
図示の半導体集積回路装置は、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００４６】
半導体集積回路装置は、特に制限されないが、１．８ボルト±０．１５ボルトのような低電源電圧ｖｄｄの基でも十分な動作特性を示すように、低電源電圧可能なＣＭＯＳ構造の半導体集積回路装置とされる。
【００４７】
半導体集積回路装置に搭載されるダイナミック型メモリは、上記電源電圧ｖｄｄによって動作されても良い。しかし、この実施例の半導体集積回路装置には、ダイナミック型メモリのために、上記電源電圧ｖｄｄとともに、上記電源電圧ｖｄｄによって動作される電圧発生回路から発生される高電源電圧も利用される。ダイナミック型メモリにおいては、ダイナミック型メモリセルを選択するロウデコーダのような回路はかかる高電源電圧にて動作され、半導体集積回路装置の内部バスＢＵＳとの間に信号を入出力するような回路は低電源電圧ｖｄｄのような電源電圧によって動作される。この構成は、ダイナミック型メモリセルに与えられる情報としての電荷量を増大させる。これにより、ダイナミック型メモリの情報保持時間特性をより良好にできる。同様に、センスアンプを前記のような昇圧電圧ｖｂｓを用いたオーバードライブ方式で駆動することにより、高速な読み出し動作が可能になる。
【００４８】
（中央処理部ＣＰＵ）
中央処理部ＣＰＵは、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわち中央処理部ＣＰＵは、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【００４９】
中央処理部ＣＰＵは、リードオンリメモリＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。中央処理装置ＣＰＵは、入出力回路Ｉ／Ｏを介して入力される外部データの取り込み、制御回路ＵＬＣに対するデータの入出力、リードオンリメモリＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換器ＤＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換器によってＡ／Ｄ変換されたデータの読み出し、スタティック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡＭへのデータの読み出し、書込み、ＤＭＡコントローラＤＭＡＣの動作制御等を行う。制御バスＣＢＵＳは、中央処理部ＣＰＵによる図示の回路ブロックの動作制御のために利用され、またＤＭＡコントローラＤＭＡＣなどの回路ブロックからの状態指示信号を中央処理部ＣＰＵに伝えるために使用される。
【００５０】
中央処理部ＣＰＵは、また割り込み制御回路ＩＶＣにおける指示レジスタＲＧ５などにセットされた動作制御信号を内部バスＢＵＳを介して参照し、必要な処理を行う。中央処理部ＣＰＵは、クロック発生回路ＣＧＣから発生されるシステムクロック信号Ｃ２を受けそのシステムクロック信号Ｃ２によって決められる動作タイミング、周期をもって動作される。
【００５１】
中央処理部ＣＰＵは、その内部の主要部が、ＣＭＯＳ回路、すなわちｐＭＯＳとｎＭＯＳとからなる回路から構成される。特に制限されないが、中央処理部ＣＰＵを構成するＣＭＯＳ回路は、図示しないＣＭＯＳスタテック論理回路、ＣＭＯＳスタテックフリップフロップのようなスタティック動作可能なＣＭＯＳスタテック回路と、信号出力ノードへの電荷のプリチャージと信号出力ノードへの信号出力とをシステムクロック信号Ｃ２に同期して行うようなＣＭＯＳダイナミック回路とを含む。
【００５２】
中央処理部ＣＰＵは、クロック発生回路ＣＧＣからのシステムクロック信号Ｃ２の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても、以前のデータを保持する。
【００５３】
システムクロック信号Ｃ２の非供給期間においては、中央処理部ＣＰＵの内部のスタテック回路における各種ノードでの信号レベル遷移が停止され、またダイナミック回路での出力ノードでのデスチャージないしプリチャージが停止される。この状態では、動作状態のＣＭＯＳ回路が消費する動作電流のような比較的大きい消費電流、すなわち各種ノード及びそれぞれにつながる配線が持つ浮遊容量、寄生容量へ信号変位を与えるように電源線から与えられるチャージ、デイスチャージ電流は、実質的にゼロとなる。このことから中央処理部ＣＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さい電流しか流れず、低消費電力状態となる。
【００５４】
（割り込み制御回路ＩＶＣ）
割り込み制御回路ＩＶＣは、外部端子Ｔ１に負論理レベルのようなリセット信号を受け、外部端子Ｔ３を介して第１動作信号ｃｍｑを受け、外部端子Ｔ４を介して第２動作制御信号ｃｐｍｑを受け、また、外部端子Ｔ２に、半導体集積回路装置の動作状態を指示する状態指示信号を出力する。割り込み制御回路ＩＶＣは、かかるリセット信号ｒｅｓｂ、動作制御信号ｃｍｑ、ｃｐｍｑ及び状態指示信号に対応してそれぞれの位置のビットが設定されるようなレジスタＲＧ５を持つ。
【００５５】
レジスタＲＧ５における状態指示信号は、内部バスＢＵＳを介して中央処理部ＣＰＵによって更新される。外部端子Ｔ３、Ｔ４を介してレジスタＲＧ５にセットされた動作制御信号ｃｍｑ、ｃｐｍｑは、前述のように、内部バスＢＵＳを介し中央処理部ＣＰＵによって参照される。
【００５６】
特に制限されないが、割り込み制御回路ＩＶＣは、その内部にダイナミック型メモリのリフレッシュ動作のための図示しないリフレッシュアドレスカウンタを持つ。割り込み制御回路ＩＶＣにおけるかかるリフレッシュアドレスカウンタは、第１、第２動作制御信号ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示されているなら、すなわち半導体集積回路装置に対して動作モードか、動作スタンバイモードが指示されているなら、クロック発生回路ＣＧＣからのシステムクロック信号に基づいて歩進され、周期的に更新されるリフレッシュアドレス情報を形成する。
【００５７】
（クロック発生回路ＣＧＣ）
クロック発生回路ＣＧＣは、外部端子Ｔ５を介して外部クロック信号ｃｌｋを受け、その外部クロック信号ｃｌｋに対応した周期のシステムクロック信号Ｃ２を形成する。なお、図１２では、クロック発生回路ＣＧＣと中央制御部ＣＰＵとの間の信号線が単純化されて表現されているけれども、システムクロック信号Ｃ２は、中央制御部ＣＰＵ内の図示しない回路の順序立った動作のために、一般的なプロセッサに対するクロック信号と同様に、多相信号からなると理解されたい。
【００５８】
クロック発生回路ＣＧＣによるシステムクロック信号Ｃ２の発生は、割り込み制御回路ＩＶＣからの第１及び第２動作制御信号ｃｍｑ、ｃｐｍｑに応答するモード信号ＭＯＤＥ２やイニシャル動作指示信号ＩＮＴＬのような制御信号Ｃ１及び中央処理部ＣＰＵからの制御信号Ｃ３によって制御される。動作制御信号ｃｍｑによって完全スタンバイ動作が指示されたなら、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、完全スタンバイ動作へ移行するための必要な処理動作が行われ、次いで、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック発生動作停止のための制御信号Ｃ３が発生される。
【００５９】
動作制御信号ｃｐｍｑによって動作スタンバイ動作が指示された場合は上記完全スタンバイ動作と同様に、中央処理部ＣＰＵによって、スタテイック的に保持すべきデータのスタテイック型メモリＳＲＡＭへの書込み処理動作を含むような、動作スタンバイ動作へ移行するための必要な処理動作が行われる。この場合のその後の動作は、上記完全スタンバイ動作の場合とは異なり、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシステムクロック信号の選択的出力のための制御信号Ｃ３が発生される。
【００６０】
すなわち、クロック発生回路ＣＧＣから割り込み制御回路ＩＶＣ及びダイナミック型メモリＤＲＡＭへシステムクロック信号の供給は継続され、それ以外の回路ブロックへのシステムクロック信号の供給は停止される。動作制御信号ｃｍｑ、ｃｐｍｑが回路の動作を指示する状態に変化されたなら、それに応ずる割り込み制御回路ＩＶＣからの制御信号Ｃ１によって、クロック発生回路ＣＧＣは、外部クロック信号ｃｌｋに応ずるシステムクロック信号Ｃ２を発生するように制御される。
【００６１】
（入出力回路Ｉ／Ｏ）
入出力回路Ｉ／Ｏは、外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の外部端子を介して外部から供給される信号を受け、また外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。入出力回路Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタＲＧ４と図示しないデータレジスタとを持つ。
【００６２】
制御レジスタＲＧ４は、中央処理部ＣＰＵによって選択され、かつ中央処理部ＣＰＵによって、当該入出力回路Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間のデータの転送のために利用される。外部端子Ｔｉｏ１ないしＴｉｏｎのビット幅すなわち端子数と、内部バスＢＵＳのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、中央処理部ＣＰＵによる動作制御に従ってビット数変換を行う。
【００６３】
例えば外部端子Ｔｉｏ１ないしＴｉｏｎの個数が６４のような数であるのに対し、内部バスＢＵＳのビット幅が２５６ビットのような比較的大きい数であるような場合、６４ビット単位をもって外部端子Ｔｉｏ１ないしＴｉｏｎに次々に供給される直列データは、中央処理部ＣＰＵによる直列ー並列データ変換制御によってデータレジスタに順次に供給され、２５６ビットのデータに変換される。逆に、内部バスＢＵＳからデータレジスタにセットされた２５６ビットのデータは、中央処理部ＣＰＵによる並列ー直列データ変換制御によって、６４ビット毎に分けられて外部端子Ｔｉｏ１ないしＴｉｏｎに順次に供給される。
【００６４】
入出力回路Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、入出力回路Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記中央処理部ＣＰＵと同様に低消費電力状態にされることになる。
【００６５】
（制御回路ＵＬＣ）
制御回路ＵＬＣは、電子システムの必要に応じて適宜に設けられる制御回路である。この制御回路ＵＬＣとしては、例えば、ハードデイスク装置におけるモータサーボコントロール、ヘッドのトラッキング制御、誤り訂正処理や、画像、音声処理における画像や音声データの圧縮伸長処理のようなのような実現すべき電子システムに応じて適宜に設けられる。制御回路のＵＬＣは、中央処理部ＣＰＵと同様にその動作がシステムクロック信号によって制御される。
【００６６】
（リードオンリメモリＲＯＭ）
リードオンリメモリＲＯＭは、前述のように、中央処理装置ＣＰＵによって読み出され実効されるべき命令、固定データを記憶する。
【００６７】
（Ｄ／Ａ変換器ＤＡＣ）
Ｄ／Ａ変換器ＤＡＣは、内部バスＢＵＳを介して供給されるところのアナログ信号に変換すべきデジタルデータを受けるレジスタＲＧ２を持ち、かかるデジタルデータに基づいてアナログ信号を形成する。レジスタＲＧ２は、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってデジタルデータがセットされる。Ｄ／Ａ変換器ＤＡＣのＤ／Ａ変換開始タイミング、Ｄ／Ａ変換結果の出力タイミングのようなＤ／Ａ変換動作は、システムクロック信号によって制御される。Ｄ／Ａ変換器ＤＡＣによって形成されたアナログ信号は、特に制限されないが、内部バスＢＵＳ及び入出力回路Ｉ／Ｏを介して外部端子Ｔ１ないしＴｎの所望の端子に供給される。尚、ここでは上記外部端子Ｔ１ないしＴｎを入出力兼用端子（ピン）としているが、入力用端子と出力用端子に分離して設けてもよい。
【００６８】
Ｄ／Ａ変換器ＤＡＣは、その詳細を図示しないけれども、高精度ＤＡ変換が必要とされる場合は、得るべきアナログ量の基準とするような基準電圧源もしくは基準電流源を持つようにされる。かかる基準電圧源もしくは基準電流源は、一種のアナログ回路を構成するとみなされ、第２モード及び第３モード、すなわち完全スタンバイモード、及び動作スタンバイにおいて無視し得ない電流を消費してしまう危険性を持つ。それ故にそのような場合の消費電流の低減を可能にするよう、かかる基準電圧源もしくは基準電流源に対しては、上記第２モード、第３モードにおいて、スイッチオフするようなＭＯＳＦＥＴスイッチを設定される。
【００６９】
（Ａ／Ｄ変換器ＡＤＣ）
Ａ／Ｄ変換器ＡＤＣは、外部端子Ｔ１ないしＴｎのうちの所望の端子と入出力回路Ｉ／Ｏと内部バスＢＵＳを介して供給されるようなアナログ信号を受け、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってそのＡ／Ｄ変換の開始が制御され、システムクロック信号Ｃ２に従うようなクロック制御のもとで上記アナログ信号をデイジタル信号に変換し、得られたデジタル信号をレジスタＲＧ１にセットする。
【００７０】
Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場合は、デジタル変換すべき量子化レベルの基準とされるような基準電圧源もしくは基準電流源を持つようにされる。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もしくは基準電流源もまた完全スタンバイモード、及び動作スタンバイモードにおいて無視し得ない電流を消費する危険性を持つ。それ故にその場合には、上記同様なＭＯＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電流源に適用される。
【００７１】
（スタティック型メモリＳＲＡＭ）
スタテイック型メモリＳＲＡＭは、そのメモリセルとして、その詳細は図示しないが、ＣＭＯＳスタテック型メモリセル、すなわちＣＭＯＳラッチ回路とそれに対するデータ入出力のための一対の伝送デートＭＯＳＦＥＴとからなるような構成のメモリセルを持つ。ＣＭＯＳスタテック型メモリセルは、スタテックに情報を保持し、かつ情報保持のために、著しく小さい動作電流しか必要しないという特徴を持つ。
【００７２】
かかるスタテイック型メモリＳＲＡＭは、実質上は、ＣＭＯＳスタテイック型ランダム・アクセス・メモリを構成するようにされる。すなわち、スタテイック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭＯＳスタテック型メモリセルからなるメモリアレイと、内部バスＢＵＳを介して供給されるようなロウアドレス信号をデコードしそれによってメモリアレイにおけるワード線を選択するロウ系アドレス・デコード・ドライブ回路と、カラムアドレス信号をデコードしそれによってカラム・デコード信号を形成するカラム系アドレスデコード回路と、かかるカラム・デコード信号によって動作されメモリアレイにおけるデータ線を選択しそれを共通データ線に結合させるカラムスイッチ回路と、共通データ線に結合された入出力回路と、読み出し書込み制御回路とを含む構成とされる。
【００７３】
メモリアレイに関連するかかるアドレス・デコード・ドライブ回路のような回路すなわちメモリアレイ周辺回路は、ＣＭＯＳスタテック回路から構成される。それ故に、スタテック型メモリセルＳＲＡＭは、読み出し、書込み動作が行われない情報保持動作のみだけなら、比較的低消費電力状態に置かれるととなる。なお、ＣＭＯＳスタティック型メモリは、メモリセルサイズが比較的大きくなり、その記憶容量に対する全体のサイズが比較的大きくなってしまうという考慮すべき特徴を持ち、大きな記憶容量にすることが比較的困難である。
【００７４】
（ＤＭＡコントローラＤＭＡＣ）
ＤＭＡコントローラ、すなわちダイレクト・メモリ・アクセス・コントローラＤＭＡＣは、中央処理部ＣＰＵによってその動作が制御され、中央処理部ＣＰＵによって指示された回路ブロック間の内部バスＢＵＳを介するデータ転送を、中央処理部ＣＰＵになり代わって制御する。ＤＭＡコントローラＤＭＡＣの詳細は、独立の半導体集積回路装置として構成されるＤＭＡコントローラと実質的に同じ構成にし得るので更にの詳細な説明は行わないが、その内部のレジスタＲＧ７等に、中央処理部ＣＰＵによってセットされる転送元情報、転送先情報、データ転送量情報等の設定情報に基づいて、データ転送制御を行う。
【００７５】
（ダイナミック型メモリＤＲＡＭ）
ダイナミック型メモリＤＲＡＭは、そのメモリセルすなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。このダイナミック型メモリＤＲＡＭは、次に説明する。
【００７６】
図８は、この発明が適用される半導体集積回路装置に搭載されるダイナミック型メモリ（以下、単にＤＲＡＭという）の一実施例のブロック図を示している。このＤＲＡＭは、例えば上記システムＬＳＩ（半導体集積回路装置）における一つのモジュールないしは機能ユニットを構成する。
【００７７】
図示のＤＲＡＭは、特に制限されないが、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能される。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路、タイミング発生回路及びカラムセレクタＴＣ１、ロウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１からなる。
【００７８】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−Ｉ／Ｏは、図１３の内部バスＢＵＳに結合されるポートをその内部に持つ。
【００７９】
ＤＲＡＭは、また、配線群ＶＬ＆ＣＬを介して基板バイアス制御回路ＶＢＢＣに結合される基板バイアス切替回路ＶＢＢＭ、内部電源回路ＩＭＶＣ、内部動作制御信号ｍｑ、ｐｍｑ、リセット信号ｒｅｓｂ、及び制御バスＣＢＵＳを介しての各種動作制御信号を受けるメモリ制御回路ＭＭＣ、及び電源初期化回路ＶＩＮＴＣを持つ。上記内部電源回路ＩＭＶＣには、前記昇圧回路、負電圧発生回路のようなチャージポンプ回路も含まれる。
【００８０】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ１）は、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタ（ＴＣ１）はバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００８１】
図示のＤＲＡＭにおいて、上記メモリマットやその選択回路等は、独立のＣＭＯＳ型半導体集積回路装置として構成される公知のＤＲＡＭのそれとほとんど同じにされる。それ故にその内部構成についての詳細な説明は避けることとするが、その概略を説明すると以下のようになる。
【００８２】
〈メモリセルアレイＭＡ１ーＭＡｎ〉
メモリセルアレイＭＡ１のようなメモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。
【００８３】
メモリセルを構成する選択ＭＯＳＦＥＴは、Ｐ型単結晶シリコンからなるような半導体基板上に形成されたＰ型ウエル領域ＰＷＥＬＬ１にそのＮ型ソース領域及びＮ型ドレイン領域が形成されたような構造をとる。特に制限されないが、比較的低不純物濃度にされたＮ型分離用半導体領域によって半導体基板から電気的に分離されるようにされている。かかる分離領域は回路の電源端子ｖｄｄのような正電位にされる。上記Ｎ型分離用半導体領域は、α粒子などに起因してＰ型半導体基板中に発生するような望ましくないキャリヤから、Ｐ型ウエル領域ＰＷＥＬＬ１を保護するように作用する。
【００８４】
メモリセルが形成されるＰ型ウエル領域ＰＷＥＬＬ１は、ＤＲＡＭ内の内部電源回路ＩＭＶＣによって形成される負電位の基板バイアス電圧ｖｂｂが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００８５】
Ｐ型ウエル領域ＰＷＥＬＬ１上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位ｖｐｌが与えられる。
【００８６】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣによって形成されるところの回路の電源電圧ｖｄｄの半分に等しいような中間電位にされる。
【００８７】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位ｖｐｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００８８】
〈タイミング発生及びカラムセレクタ〉
タイミング発生及びカラムセレクタＴＣ１のようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路ＣＳ１のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００８９】
ロウデコーダＲＤ１のようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００９０】
ビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ｖｄｄのほぼ半分の電圧に等しいようなレベルにプリチャージする。
【００９１】
〈センスアンプ〉
センスアンプＳＡ０、ＳＡ１のようなセンスアンプは、ロウデコーダが活性化された後にＴＣ１のようなタイミング発生及びカラムセレクタ回路から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００９２】
単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のｐＭＯＳと、同様にゲート・ドレインが交差接続された一対のｎＭＯＳとをもつ。一対のｐＭＯＳのドレイン及び一対のｎＭＯＳのドレインは対応する対のビット線に結合される。一対のｐＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位が与えられる。同様に一対のｎＭＯＳのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００９３】
上記動作電圧は、ビット線のハイレベルに対応した例えば電源電圧ｖｄｄと、それよりも電圧にされた昇圧電圧ｖｂｓとが用いられる。センスアンプが増幅動作を開始し、ハイレベルに立ち上げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記昇圧電圧ｖｂｓによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式が採用される。上記ビット線の電位が所望の電位ｖｄｄ付近に到達すると、センスアンプの動作電圧は本来のビット線のハイレベルに対応した電源電圧ｖｄｄに切り替えられる。
【００９４】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、メモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００９５】
〈カラムスイッチ回路〉
カラムスイッチ回路ＣＳ１のようなカラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線が選択され、メモリ内部バスＩＯＢに結合される。
【００９６】
〈メモリ入出力回路Ｍ−ＩＯ〉
メモリ入出力回路Ｍ−ＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路Ｍ−ＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００９７】
〈メモリ制御回路ＭＣＣ〉
メモリ制御回路ＭＣＣは、半導体集積回路装置の内部第１、第２動作制御信号ｍｑ、ｐｍｑ、及びリセット信号ｒｅｓｂを受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、特に制限されないが、第１動作制御信号ｍｑ及び第２動作制御信号ｐｍｑを受け、それに応じて内部動作制御信号ｂｂｃｚを形成する第１制御論理回路ＭＳＷと、第１動作制御信号ｍｑ及びリセット信号ｒｅｓｂを受けそれに応じて実質的な初期化制御信号ｉｎｔｇｂを形成する第２制御論理回路ＶＩＮＴとを持つ。
【００９８】
（基板バイアス切替回路ＶＢＢＭ）
基板バイアス切替回路ＶＢＢＭは、基板バイアス制御回路ＶＢＢＣから線群ＶＬ＆ＣＬを介して種々のバイアス電圧ｖｂｐ、ｖｂｎ、ｖｂｐｇ、ｖｂｎｇ、及び制御信号ｖｂｃｐ、ｖｂｃｎを受け、またメモリ制御回路ＭＣＣから制御信号ｂｂｃｚを受け、それらバイアス電圧と、制御信号による動作制御のもとでＤＲＡＭ内の所要の回路部にバイアス電圧を供給する。
【００９９】
（電圧変換回路ＭＶＣ）
電圧変換回路ＩＭＶＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳＳとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ｖｂｂ、プレート電圧ｖｐｌ及びワード線の選択レベルを設定するための昇圧電圧ｖｄｈ、センスアンプのオーバードライブ用の昇圧電圧ｖｂｓのような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ｖｂｂは、モジュールとしてのＤＲＡＭ内の該回路ＩＭＶＣ内において形成される。負電位レベルのバイアス電圧ｖｂｂ及び昇圧電圧ｖｄｈ，ｖｂｓを形成する回路は、上記のように低電源電圧でも所望の負電圧を形成するよう工夫されている。
【０１００】
この実施例のようにバイアス電圧ｖｂｂを独立的に形成する構成は、ダイナミック型メモリセルから読み出される情報信号が微小レベルであり、その微小レベルを乱さないようにｐ型ウエル領域ｐｗｅｌｌ１の電位変動を抑制する上で有利である。かかるバイアス電圧ｖｂｂ形成用の回路は、メモリセルアレイからそのｐ型ウエル領域ｐｗｅｌｌ１に流れる不所望なリーク電流が一般的に小さいものであり、それに応じその出力能力も比較的小さいもので良いことから、それ自体の消費電力も十分に小さくし得るものである。
【０１０１】
（電源初期化回路ＶＩＮＴＣ）
電源初期化回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる動作制御のもとで、ＤＲＡＭ回路の初期化を行う。電源初期化回路ＶＩＮＴＣの構成例及び初期化動作の詳細は、本願発明には直接関係がないでのその詳細な説明は省略する。
【０１０２】
上の記載において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に替えたり、オキサイドを他の絶縁体に替えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【０１０３】
図９には、上記メモリセルアレイとワード線選択回路の一実施例の回路図が示されている。同図においては、メモリアレイ部に含まれるビット線のイコライズ＆プリチャージ回路も合わせて描かれている。同図のメモリマットは、上記バンクアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表として例示的に示されている。バンク（メモリマット）＃ｊに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋１，ＷＬｎが代表として例示的に示されている。
【０１０４】
ワード線ＷＬ０とビット線ＢＬｍとの交点に設けられたメモリセルを例にして説明すると、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、記憶キャパシタＣｓの一方の電極である蓄積ノードＮｓに接続される。そして、記憶キャパシタＣｓの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧ＶＰＬが印加される。
【０１０５】
上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。例えば、ワード線ＷＬｍとそれと隣接するワード線ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線のうちの一方のビット線ＢＬｍとの交点にメモリセルが設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの他方のビット線／ＢＬｍとの交点にメモリセルが設けられる。このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する２本のワード線を一対として、かかる２本のワード線毎にそれぞれ設けられる２個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。
【０１０６】
上記相補ビット線ＢＬｍ，／ＢＬｍには、イコライズ＆プリチャージ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレベルとロウレベル（又はロウレベルとハイレベル）を短絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧ＶＭＰを上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給される。つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号ＢＬＥＱｊがハイレベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャージとイコライズ動作を行わせる。
【０１０７】
上記複数のワード線ＷＬ０〜ＷＬｎに対応して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられる。同図では、そのうちワード線ＷＬｍに対応したワード線駆動回路ＷＤｍの具体的回路が代表として例示的に示されている。上記ワード線駆動回路ＷＤｍには、そのソースが前記昇圧回路からなる昇圧電源ＶＤＨに接続されたＰチャンネル型ＭＯＳＦＥＴＱ６と、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成されたＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥＴＱ６とＱ７のドレインが共通接続され出力端子を構成し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥＴＱ６とＱ７のゲートは、共通接続されて入力端子を構成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選択信号が供給される。
【０１０８】
上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の入力端子と上記昇圧電源ＶＤＨとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられる。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の出力端子に接続される。上記プリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＷＰＨが供給される。このプリチャージ信号ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨを動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号ＷＰＨを形成する。
【０１０９】
上記ＭＯＳＦＥＴＱ１４は、レベルリミッタ用のＭＯＳＦＥＴである。図示しないセンスアンプが電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電源電圧Ｖｄｄ＋Ｖthに形成される。ここで、Ｖthはアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄのようなハイレベルの信号をレベル損失なくキャパシタＣｓに伝えるようにされる。
【０１１０】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  動作電圧に対応したパルス信号を形成する駆動回路と、上記駆動回路により形成されたパルス信号によりチャージアップされるキャパシタとからなる複数個のチャージポンプ回路の組み合わせにより、上記動作電圧の複数倍の電圧差を持つようにされた内部ノードを持つ内部電源発生回路を備え、上記動作電圧の複数倍の電位差が発生する内部ノード間に、上記電圧発生動作のために用いられるＭＯＳＦＥＴと同じ導電型のＭＯＳＦＥＴを電圧緩和用ＭＯＳＦＥＴとして直列に挿入し、かかる電圧緩和用ＭＯＳＦＥＴのゲートには上記電圧発生動作に対応し、かつ、そのドレイン電圧よりも上記動作電圧分だけ低い電圧を供給することより、動作電圧の複数倍の電圧を得るとともに素子への印加電圧を緩和し、その信頼性を保つようにした内部電圧発生回路を得ることができるという効果が得られる。
【０１１１】
（２）  上記内部電圧発生回路として、第１の駆動回路と第１のキャパシタからなる第１のチャージポンプ回路とで構成された２倍昇圧回路を構成し、上記２倍昇圧回路で形成された昇圧電圧を動作電圧とする第２の駆動回路と、第２のキャパシタからなる第２のチャージポンプ回路で構成された３倍昇圧回路を構成しつつ、上記第２のチャージポンプ回路のキャパシタの出力側と動作電圧端子に、上記第２のキャパシタを動作電圧にプリチャージする第１のＭＯＳＦＥＴと、上記２倍昇圧電圧で形成された昇圧電圧がゲートに印加された第２のＭＯＳＦＥＴとを直列形成に接続することにより、各ＭＯＳＦＥＴのソース−ドレイン間にはほぼ動作電圧に対応した低い電圧のみしか印加さないようにすることがきるという効果が得られる。
【０１１２】
（３）  上記内部電圧発生回路として、第１のタイミングでは複数のキャパシタを上記動作電圧に対応してそれぞれプリチャージし、第２のタイミングでは上記複数のキャパシタを直列形態に接続して上記動作電圧の複数倍の電圧を形成するものとし、上記複数倍の電圧を形成するノードと接地電位との間、電源電圧と上記キャパシタの直列接続点との間に、上記キャパシタをプリチャージするためのＭＯＳＦＥＴと、上記動作電圧相当分だけ小さな電圧がゲートに印加された電圧緩和用ＭＯＳＦＥＴとを直列形態に接続することにより、高電圧を形成しつつ各ＭＯＳＦＥＴのソース−ドレイン間にはほぼ動作電圧に対応した低い電圧のみしか印加さないようにすることがきるという効果が得られる。
【０１１３】
（４）  上記内部電圧発生回路として、第１のタイミングではプリチャージ動作を行い、第２のタイミングでは動作電圧に対応した負電圧を発生するチャージポンプ回路を更に備え、第１のタイミングでは第１のキャパシタと第２のキャパシタとを上記動作電圧に対応した正電圧でプリチャージ動作を行わせ、第２のタイミングでは上記第１のキャパシタと第２のキャパシタとを直列に接続して、接地電位を基準にして上記動作電圧に対して２倍に相当する負電圧を形成して、Ｐチャンネル型の整流ＭＯＳＦＥＴの制御信号を形成し、上記Ｐチャンネル型の整流ＭＯＳＦＥＴを上記第１のタイミングのプリチャージ電圧によりオフ状態し、上記第２のタイミングでは、上記２倍に相当する負電圧によりオン状態にされて上記チャージポンプ回路で形成された負電圧の出力動作を行わせることにより、負電圧を効率よく形成することができるという効果が得られる。
【０１１４】
（５）  複数のワード線と複数の相補ビット線対と、上記ワード線と上記相補ビット線の一方との間に設けられ、ゲートが上記ワード線に接続され、一方のソース，ドレインが対応する上記一方の相補ビット線に接続されたアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが一方の電極に接続され、他方の電極に所定の電圧が印加されてなる記憶キャパシタからなるダイナミック型メモリセルと、上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、動作電圧側の増幅部を構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記交差接続されたゲートとドレインが上記複数の相補ビット線対にそれぞれ接続され、接地電位側の増幅部を構成する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセンスアンプを含むダイナミック型ＲＡＭにおいて、上記アドレス選択用ＭＯＳＦＥＴのゲートが接続されるワード線の選択レベルを上記昇圧回路で形成することにより、低電圧まで安定的に動作するダイナミック型ＲＡＭを内蔵した半導体集積回路装置を得ることができるという効果が得られる。
【０１１５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、昇圧回路は、前記ダイナミック型メモリセルのワード線選択レベルを形成するもの他、動作電圧以上にされた高電圧を必要とするものに広く利用できる。負電圧は、ダイナミック型メモリセルが形成される基板ゲートに与えられるバックバイアス電圧の他、正電圧と負電圧からなる二電源で動作する演算増幅回路等のアナログ回路の動作電源として用いるものであってもよい。この発明は、チャージポンプ回路により電源電圧等の動作電圧に対して複数倍にされた電位差を持つようにされた内部ノードを持つ半導体集積回路装置に広く利用することができる。
【０１１６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対応したパルス信号を形成する駆動回路と、上記駆動回路により形成されたパルス信号によりチャージアップされるキャパシタとからなる複数個のチャージポンプ回路の組み合わせにより、上記動作電圧の複数倍の電圧差を持つようにされた内部ノードを持つ内部電源発生回路を備え、上記動作電圧の複数倍の電位差が発生する内部ノード間に、上記電圧発生動作のために用いられるＭＯＳＦＥＴと同じ導電型のＭＯＳＦＥＴを電圧緩和用ＭＯＳＦＥＴとして直列に挿入し、かかる電圧緩和用ＭＯＳＦＥＴのゲートには上記電圧発生動作に対応し、かつ、そのドレイン電圧よりも上記動作電圧分だけ低い電圧を供給することより、動作電圧の複数倍の電圧を得るとともに素子への印加電圧を緩和し、その信頼性を保つようにした内部電圧発生回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る昇圧電圧発生回路の一実施例を示す回路図である。
【図２】図１の昇圧回路の動作を説明するための内部電圧波形図である。
【図３】この発明に係る負電圧発生回路の一実施例を示す回路図である。
【図４】図３の負電圧発生回路の動作を説明するための内部電圧波形図である。
【図５】本発明に係る３倍昇圧電圧発生回路の一実施例を示す回路図である。
【図６】図５の３倍昇圧電圧発生回路の動作を説明するための内部電圧波形図である。
【図７】本発明が適用されるシステムＬＳＩの一実施例を示す全体の回路ブロック図である。
【図８】この発明が適用される半導体集積回路装置に搭載されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図９】図８のダイナミック型ＲＡＭのメモリセルアレイ部の一実施例を示す回路図である。
【図１０】この発明に先立って検討された昇圧電圧発生回路の一例を示す回路図である。
【図１１】この発明に係る昇圧電圧発生回路の特徴部を示す概略回路図である。
【図１２】この発明に係る倍電圧発生回路の他の実施例を示す回路図である。
【符号の説明】
Ｍ１〜Ｍ２６…ＭＯＳＦＥＴ、ＯＲ１，ＯＲ２…ノアゲート回路、ｉ１〜ｉ１０…インバータ回路、ＣＢ１〜ＣＢ８，ＣＧ，ＣＤ…キャパシタ、Ｉ１〜Ｉ８…インバータ回路、
ＩＯ…入出力回路、ＶＢＢＣ…基板バイアス制御回路、ＵＬＣ…制御回路、ＲＯＭ…リードオンリメモリ、ＤＡＣ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換器、ＩＶＣ…割り込み制御回路、ＣＧＣ…クロック発生回路、ＣＰＵ…中央処理装置、ＳＲＡＭ…スタティックメモリ、ＤＭＡＣ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモリ、ＢＵＳ…内部バス、
ＣＬＣ…論理回路、ＶＬ＆ＣＬ…配線群、ＭＡ…メモリアレイ、ＳＡ…センスアンプ、ＣＳ…カラムスイッチ、ＴＣ…カラムセクレタ、ＲＤ…ロウデコーダ、Ｍ−ＩＯ…メモリ入出力回路、ＶＢＢＭ…基板バイアス切替回路、ＩＭＶＣ…内部電源回路、ＭＭＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回路、ＩＭＶＣ…電圧変換回路、ＡＤＣＢ…アドレス、制御バス。
【図１】
0004127452.tif 000002
【図２】
0004127452.tif 000003
【図３】
0004127452.tif 000004
【図４】
0004127452.tif 000005
【図５】
0004127452.tif 000006
【図６】
0004127452.tif 000007
【図７】
0004127452.tif 000008
【図８】
0004127452.tif 000009
【図９】
0004127452.tif 000010
【図１０】
0004127452.tif 000011
【図１１】
0004127452.tif 000012
【図１２】
0004127452.tif 000013