(57)【特許請求の範囲】
【請求項１】
パーシャルレスポンスの波形に等化された入力信号を量子化するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータへ入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンを検出するパターン検出器を有し、このパターン検出器の検出結果に基づいて前記Ａ／Ｄコンバータの出力データから位相誤差を抽出する位相誤差検出回路とを備え、
前記位相誤差検出回路から出力される位相誤差を前記Ａ／Ｄコンバータに帰還して位相同期を行うことを特徴とするＰＬＬ回路。
【請求項２】
前記位相誤差検出回路は、前記パターン検出器の検出結果に基づいて前記Ａ／Ｄコンバータの出力から位相誤差データを選択するセレクタを有する
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記セレクタによって選択された位相誤差データを積分するループフィルタと、前記ループフィルタの積分出力に応じた周波数で発振し、その発振クロックを前記Ａ／Ｄコンバータにそのサンプリングクロックとして与える電圧制御発振器とを有する
ことを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記位相誤差検出回路は、前記Ａ／Ｄコンバータへの入力信号の波形のパターンを仮判定する仮判定器を有しており、
前記パターン検出器は、前記仮判定器による仮判定後のデータ値の遷移が１から０、０から−１、−１から０、０から１の４つのパターンを検出し、このとき０と判定された前記Ａ／Ｄコンバータの出力データを前記ループフィルタに供給する
ことを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
記録媒体から読み取った信号をパーシャルレスポンスの波形に等化する等化器と、
前記等化器によってパーシャルレスポンスの波形に等化された信号を量子化するＡ／Ｄコンバータを含むＰＬＬ回路とを具備し、
前記ＰＬＬ回路は、
前記Ａ／Ｄコンバータへ入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンを検出するパターン検出器を有し、このパターン検出器の検出結果に基づいて前記Ａ／Ｄコンバータの出力データから位相誤差を抽出する位相誤差検出回路を有し、
前記位相誤差検出回路から出力される位相誤差を前記Ａ／Ｄコンバータに帰還して位相同期を行う
ことを特徴とする記録情報再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ(Phase Locked Loop) 回路およびこれを用いた記録情報再生装置に関する。
【０００２】
【従来の技術】
従来、ＨＤＤ等の磁気ディスクドライブ装置では、ディスクから読み取った信号をＡ／Ｄ（アナログ‐デジタル）コンバータで量子化し、その量子化したデータをデジタル信号処理して位相誤差を検出し、これを帰還して位相同期を行うのが一般的である。
【０００３】
図６に、磁気ディスクドライブ装置における位相同期回路の一例を示す。同図において、ディスクから読み出され、アナログフィルタ（図示せず）によって等化されたアナログ信号をＡ／Ｄコンバータ１０１にて量子化し、ＦＩＲ(finite impulse respons;有限長インパルス応答）フィルタ１０２によりさらに最適等化した後、位相比較器１０３でのデジタル演算によって位相誤差を検出する。
【０００４】
そして、その検出した位相誤差情報をＤ／Ａ（デジタル‐アナログ）コンバータ１０４でアナログ信号に変換し、ループフィルタ１０５を通して電圧制御発振器（ＶＣＯ）１０６にその制御電圧として与える。電圧制御発振器１０６の発振クロックは、Ａ／Ｄコンバータ１０１にそのサンプリングクロックとして与えられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記構成の位相同期回路では、ＦＩＲフィルタ１０２のタップ数により３〜５クロック以上のディレイが発生し、また位相誤差検出の演算を行うためにさらに数クロック分の時間を要する。そのため、位相同期ループ中の無駄時間が大きくなり、ループゲインを上げると発振しやすくなるため、ゲインを上げられないという欠点があった。
【０００６】
これを改善するためには、ＦＩＲフィルタ１０２への入力前のデータから位相誤差を検出することが考えられる。しかし、この場合でも、Ａ／Ｄコンバータ１０１の出力信号は、サンプリングタイミングに対して１クロック以上遅れて出力されるため、ループディレイが１クロック〜数クロック以上発生する。
【０００７】
図７に、テープドライブ装置における位相同期回路の一例を示す。同図において、テープから読み出され、アナログフィルタ（図示せず）によって等化されたアナログ信号をＡ／Ｄコンバータ２０１にて量子化し、ＦＩＲフィルタ２０２によりさらに最適等化する一方、Ａ／Ｄコンバータ２０１の入力のアナログ信号をパルス検出器２０３において適当な閾値と比較することによってパルス信号に変換する。
【０００８】
そして、このパルス信号と電圧制御発振器２０６の出力パルスとの位相を比較し、その位相差情報をループフィルタ２０５を通して電圧制御発振器２０６にその制御電圧として供給する。電圧制御発振器２０６の発振クロックは、クロックディレイ回路２０７で遅延された後、Ａ／Ｄコンバータ２０１にそのサンプリングクロックとして与えられる。
【０００９】
すなわち、上記構成の位相同期回路においては、パルス検出器２０３から出力されるパルス信号に位相同期することによりＰＬＬの無駄時間を排除している。しかしながら、このパルス検出方式の位相同期回路では、Ａ／Ｄコンバータ２０１でのサンプリングタイミングを最適化するために、クロックディレイ回路２０７を挿入し、タイミングを調整することが必要であった。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ループの無駄時間を最小化し、Ａ／Ｄコンバータのサンプリングクロックのタイミング調整を行わなくても、ループゲインを上げることができるＰＬＬ回路およびこれを用いた記録情報再生装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるＰＬＬ回路は、パーシャルレスポンスの波形に等化された入力信号を量子化するＡ／Ｄコンバータと、このＡ／Ｄコンバータへ入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンを検出するパターン検出器を有し、このパターン検出器の検出結果に基づいてＡ／Ｄコンバータの出力データから位相誤差を抽出する位相誤差検出回路とを備え、この位相誤差検出回路から出力される位相誤差をＡ／Ｄコンバータに帰還して位相同期を行う構成となっている。
【００１２】
そして、このＰＬＬ回路は、磁気ディスクや光ディスク等を再生する記録情報再生装置において、パーシャルレスポンスの波形に等化された入力信号を量子化するＡ／Ｄコンバータのサンプリングクロックと当該入力信号との位相差が０になるように位相同期を行う位相同期回路として用いられる。
【００１３】
上記構成のＰＬＬ回路およびこれを用いた記録情報再生装置において、位相誤差検出回路では、パターン検出器によってＡ／Ｄコンバータへ入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンを検出し、その検出結果に基づいてＡ／Ｄコンバータの出力データから位相誤差を抽出する。そして、抽出した位相誤差データを、例えば、ループフィルタで積分した後、電圧制御発振器にその制御電圧として与える。電圧制御発振器の発振クロックは、Ａ／Ｄコンバータのサンプリングクロックとなる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【００１５】
図１において、本実施形態に係るＰＬＬ回路は、アナログ入力信号をデジタルデータに変換するＡ／Ｄコンバータ１１に対して、位相誤差検出回路１２を並列的に有している。この位相誤差検出回路１２は、Ａ／Ｄコンバータ１１の入力信号の波形のパターンを仮判定する仮判定器１３と、この仮判定器１３の判定出力によりパターンを検出するパターン検出器１４と、このパターン検出器１４の指示にしたがってＡ／Ｄコンバータ１１の出力を選択するセレクタ１５とから構成されている。
【００１６】
この位相誤差検出回路１２の比較出力は、位相誤差検出回路１２の出力端とグランドとの間に直列に接続された抵抗ＲおよびコンデンサＣからなるループフィルタ１６で積分された後、電圧制御発振器（ＶＣＯ）１７にその制御電圧として与えられる。電圧制御発振器１７の発振クロックは、Ａ／Ｄコンバータ１１にそのサンプリングクロックとして与えられる。
【００１７】
ところで、磁気ディスクや光ディスクの高密度化を図る再生信号処理方式の一つとして、パーシャルレスポンス（ＰＲ）とビタビ信号値を組み合わせたＰＲＭＬ(partial response maximum likelihood) が知られている。また、ＰＲは、受信側の波形に符号間干渉を許すことで効率的な伝送を行う方式であり、符号間干渉の与え方によりいくつかのクラスに分類されている。例えばクラス１のＰＲ１の応答特性に等化された再生信号は、サンプリングタイミングにおいて１，０，−１の３値のデータを持ち、また１から−１および−１から１への遷移過程において必ず０を通るという特徴を持つ。
【００１８】
ＰＲ１等化における再生信号レベルは、０，１，２の３値であるが、実際の再生信号系ではＤＣ成分がカットされるため、便宜上、本来の１のレベルを０と定義する。これを利用して、１または−１から０へ遷移する場合および０から１または−１へ遷移する場合のデータ０を選択してやると、このデータは位相誤差データとして使用することができる。
【００１９】
図２に、位相誤差検出回路１２、即ち仮判定器１３、パターン検出器１４およびセレクタ１５の具体的な構成の一例を示す。
【００２０】
先ず、仮判定器１３について説明する。仮判定器１３は、Ａ／Ｄコンバータ１１への入力データＶｉｎを非反転（＋）入力とし、所定の閾値電圧Ｖｔｈ（＋）を反転（−）入力とするコンパレータ１３１と、入力データＶｉｎを反転入力とし、所定の閾値電圧Ｖｔｈ（−）を非反転入力とするコンパレータ１３２と、コンパレータ１３１，１３２の各比較出力をそれぞれラッチするＤ‐ＦＦ（フリップフロップ）１３３，１３４とから構成されている。
【００２１】
ここで、閾値電圧Ｖｔｈ（＋），Ｖｔｈ（−）としては、図３に示すように、０と１の間および０と−１の間の値に設定される。これにより、２つのコンパレータ１３１，１３２は各々入力データＶｉｎが１か否か、−１か否かの判定を行う。その結果、仮判定器１３は、Ａ／Ｄコンバータ１１への入力データＶｉｎを閾値電圧Ｖｔｈ（＋），Ｖｔｈ（−）により１，０，−１の各レベルに仮判定する。２つのコンパレータ１３１，１３２の比較結果を２ビットのデータとみなすと、仮判定器１３の仮判定結果は、表１に示すようになる。
【００２２】
【表１】
0004078774.tif 000002
【００２３】
仮判定器１３における２つのコンパレータ１３１，１３２は、図面上では、Ａ／Ｄコンバータ１１と別の構成として示してあるが、実際に構成する上では、Ａ／Ｄコンバータ１１に内蔵し、Ａ／Ｄコンバータ１１を構成するコンパレータと同一の回路構成とすることで、回路規模の縮小化を図るのに有利である。また、Ｄ‐ＦＦ１３３，１３４についても、Ａ／Ｄコンバータ１１のラッチと同一の回路構成とし、そのクロック配線についても、Ａ／Ｄコンバータ１１のサンプリングクロックと同一の配線に接続する。
【００２４】
上記の構成を採ることにより、仮判定器１３では、仮判定のタイミングをＡ／Ｄコンバータ１１のサンプリングタイミングにできる限り近づけている。なお、仮判定のための閾値電圧Ｖｔｈ（＋），Ｖｔｈ（−）については、Ａ／Ｄコンバータ１１の量子化レベルとは独立してアナログ電圧で与えられるため、０と１および０と−１の間の任意の値を設定できる。
【００２５】
次に、パターン検出器１４について説明する。パターン検出器１４は、入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンをチェックし、特定のパターンが検出されると、後段のセレクタ１５に対してＡ／Ｄコンバータ１１の出力データを選択するように指示する。
【００２６】
図２において、パターン検出器１４は、仮判定器１３のＤ‐ＦＦ１３３，１３４の各Ｑ出力をラッチするＤ‐ＦＦ１４１，１４２と、Ｄ‐ＦＦ１３３，１３４およびＤ‐ＦＦ１４１，１４２の各Ｑ出力を所定の組み合わせで４入力とする４個のＮＯＲゲート１４３〜１４６と、これらＮＯＲゲート１４３〜１４６の各出力を所定の組み合わせで２入力とする３個のＯＲゲート１４７〜１４９とから構成されている。
【００２７】
ＮＯＲゲート１４３は、Ｄ‐ＦＦ１４１のＱ出力、Ｄ‐ＦＦ１４２のＱ出力の反転信号およびＤ‐ＦＦ１３３，１３４の各Ｑ出力を４入力としている。ＮＯＲゲート１４４は、Ｄ‐ＦＦ１４１，１４２の各Ｑ出力、Ｄ‐ＦＦ１３３のＱ出力の反転信号およびＤ‐ＦＦ１３４のＱ出力を４入力としている。ＮＯＲゲート１４５は、Ｄ‐ＦＦ１４１のＱ出力の反転信号およびＤ‐ＦＦ１４２，１３３，１３４の各Ｑ出力を４入力としている。ＮＯＲゲート１４６は、Ｄ‐ＦＦ１４１，１４２，１３３の各Ｑ出力およびＤ‐ＦＦ１３４のＱ出力の反転信号を４入力としている。
【００２８】
一方、ＯＲゲート１４７は、ＮＯＲゲート１４３，１４５の各出力を２入力としている。ＯＲゲート１４８は、ＮＯＲゲート１４４，１４６の各出力を２入力としている。ＯＲゲート１４９は、ＮＯＲゲート１４５，１４６の各出力を２入力としている。
【００２９】
上記構成のパターン検出器１４では、１クロック前の仮判定器１３での仮判定値をＤ‐ＦＦ１４１，１４２に格納しておき、現在の仮判定器１３での仮判定出力と共に４ビットでパターンの検出を行う。検出するパターンは、表２の通りである。
【００３０】
【表２】
0004078774.tif 000003
【００３１】
パターン検出器１４の出力は、ＤＮ，ＤＮ−１，ＩＮＶの３ビットである。ここで、検出出力ＤＮはＡ／Ｄコンバータ１１の現在の出力を選択する信号、ＤＮ−１は１クロック前の出力を選択する信号、ＩＮＶはＡ／Ｄコンバータ１１の出力データの極性を反転する信号である。
【００３２】
仮判定器１３での仮判定の結果から、−１から０および０から１への遷移を正とすると、１から０、０から−１への遷移は勾配が反転しているため、０データの極性を反転して帰還する必要がある。これは、データの正負の極性を反転することになるが、セレクタ１５において、ループフィルタ１６に流れる電流の向きを反転するため演算の必要はなくなる。
【００３３】
最後に、セレクタ１５について説明する。セレクタ１５は、パターン検出器１４の指示にしたがってＡ／Ｄコンバータ１１の出力から位相誤差データを選択し、次段のループフィルタ１６に出力する。その際に、デジタルデータを電流に変換してエラー（位相誤差）電流として出力する。
【００３４】
図２において、セレクタ１５は、Ａ／Ｄコンバータ１１の出力をラッチするＤ‐ＦＦ１５１と、このＤ‐ＦＦ１５１のＱ出力とパターン検出器１４の検出結果ＤＮ−１とを２入力とするＡＮＤゲート１２と、Ａ／Ｄコンバータ１１の出力とパターン検出器１４の検出結果ＤＮとを２入力とするＡＮＤゲート１３と、ＡＮＤゲート１５２，１５３の各出力を２入力とするＯＲゲート１５４と、このＯＲゲート１５４の出力を電流に変換して出力するｇｍＤＡＣ（Ｄ／Ａコンバータ）１５５とから構成されている。
【００３５】
上記構成のセレクタ１５では、１クロック前のＡ／Ｄコンバータ１１の出力をＤ‐ＦＦ１５１に格納しておき、パターン検出器１４からの指示にしたがい、即ちパターン検出器１４の検出出力ＤＮ，ＤＮ−１に基づいて現在のデータあるいは１クロック前のデータを選択する。
【００３６】
具体的には、検出出力ＤＮ−１が１（高レベル）のときには、ＡＮＤゲート１５２がオン状態となり、Ｄ‐ＦＦ１５１に格納されている１クロック前のデータを選択する。検出出力ＤＮが１のときには、ＡＮＤゲート１５３がオン状態となり、Ａ／Ｄコンバータ１１から出力される現在のデータを選択する。
【００３７】
一方、検出出力ＤＮ−１，ＤＮが共に０（低レベル）のときには、ＡＮＤゲート１５２，１５３が共にオフ状態となるため、何も帰還しない。ＡＮＤゲート１５２又は１５３で選択されたデータは、ＯＲゲート１５４を通してｇｍＤＡＣ１５５で電流に変換されてエラー電流として出力される。ｇｍＤＡＣ１５５は、パターン検出器１４の検出出力ＩＮＶが１の場合に、その出力電流の向きを反転させる。
【００３８】
図４は、上述した位相誤差検出回路１２の各部の信号のタイミング関係を示すタイミングチャートである。このタイミングチャートにおいて、（Ａ）はＡＤコンバータ１１の入力データ（ＡＤＣ入力）を、（Ｂ）はＡＤコンバータ１１のサンプリングクロック（ＡＤＣクロック）を、（Ｃ）はＡＤコンバータ１１の出力データ（ＡＤＣ出力）を、（Ｄ）は仮判定器１３の判定出力を、（Ｅ）〜（Ｇ）はパターン検出器１４の検出出力ＤＮ，ＤＮ−１，ＩＮＶを、（Ｈ）はセレクタ１５の出力をそれぞれ示している。
【００３９】
図４のタイミングチャートから明らかなように、Ａ／Ｄコンバータ１１においてアナログデータがサンプリングクロックによってサンプリングされてから、ループフィルタ１６に位相誤差検出回路１２からエラー電流が出力されるのまでのディレイは、Ａ／Ｄコンバータ１１のサンプリングクロックの２クロック分の時間となる。
【００４０】
なお、上記実施形態においては、Ａ／Ｄコンバータ１１に入力される信号の波形が３値を採る場合について説明したが、これに限定されるものではない。例えば、５値を採る信号の場合には、仮判定器１３のコンパレータを２個増やして計４個のコンパレータで構成し、パターン検出器１４をそれに対応した回路構成とすることで対応可能である。
【００４１】
図５は、本発明に係る記録情報再生装置の一例を示すブロック図である。図５において、例えばディスク（図示せず）の記録情報は磁気ヘッド２１によって読み取られる。その読み取られた再生信号は、ＡＧＣ（自動利得制御）回路２２で増幅され、等化器２３でパーシャルレスポンスの波形にほぼ等化された後、Ａ／Ｄコンバータ２４および位相誤差検出回路２５に供給される。
【００４２】
この位相誤差検出回路２５としては、図２に示した回路構成のものが用いられる。すなわち、この位相誤差検出回路２５においては、先述したように、仮判定器１１がＡ／Ｄコンバータ２４への入力データを適当な閾値電圧により１，０，−１の各レベルに仮判定し、この仮判定の結果に基づいてパターン検出器１４が入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンをチェックし、特定のパターンが検出されたとき、セレクタ１５に対してＡ／Ｄコンバータ２４の出力データを選択するように指示する。
【００４３】
すると、セレクタ１５は、パターン検出器１４の指示にしたがってＡ／Ｄコンバータ２４の出力から位相誤差データを選択し、これを電流に変換してエラー電流として出力する。このエラー電流は、ループフィルタ２６で積分され後、ＶＣＯ２７にその制御電圧として供給される。ＶＣＯ２７の発振クロックは、Ａ／Ｄコンバータ２４にそのサンプリングクロックとして与えられる。
【００４４】
上述したＡ／Ｄコンバータ２４、位相誤差検出回路２５、ループフィルタ２６およびＶＣＯ２７により、Ａ／Ｄコンバータ２４の入力信号とＡ／Ｄコンバータ２４のサンプリングクロックとの位相差が０になるように位相同期を行うＰＬＬ回路が構成される。Ａ／Ｄコンバータ２４で量子化されたデジタルデータは、ビタビ復号器などの機能を持つＤＳＰ（デジタル信号処理）回路２８で種々の信号処理が行われる。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、Ａ／Ｄコンバータへ入力される信号のうち、１クロック前のデータから現在のデータへの遷移パターンを検出するパターン検出器を有し、このパターン検出器の検出結果に基づいてＡ／Ｄコンバータの出力データから位相誤差を抽出する位相誤差検出回路を設け、この位相誤差検出回路から出力される位相誤差をＡ／Ｄコンバータに帰還して位相同期を行う構成としたことにより、ＰＬＬループの無駄時間を最小化できるため、ループゲインを上げることができ、よってワイドキャプチャレンジを実現できる。しかも、パルス検出方式のように、ＶＣＯ出力とＡ／Ｄコンバータのサンプリングクロック入力との間にクロックディレイ回路を挿入し、タイミング調整を行わなくても、高精度な位相合わせができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】位相誤差検出回路の具体的な構成の一例を示すブロック図である。
【図３】入力波形と３値判定のための閾値電圧の関係を示す波形図である。
【図４】位相誤差検出回路の各部の信号のタイミング関係を示すタイミングチャートである。
【図５】本発明に係る記録情報再生装置の一例を示すブロック図である。
【図６】磁気ディスクドライブ装置における位相同期回路の一例を示すブロック図である。
【図７】テープドライブ装置における位相同期回路の一例を示すブロック図である。
【符号の説明】
１１，２４…Ａ／Ｄコンバータ、１２…位相誤差検出回路、１３…仮判定器、１４…パターン検出器、１５…セレクタ、１６，２６…ループフィルタ、１７，２７…ＶＣＯ（電圧制御発振器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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