(57)【特許請求の範囲】
【請求項１】
入力クロックをカウントして周波数演算を行い新たにクロック信号を生成する周波数シンセサイザであって、
入力クロックをＮカウントしたＮカウント出力及び入力クロックをＮ＋δカウントしたＮ＋δカウント出力（Ｎは正の整数、δはＮより小さい正の整数）を切り替えるスイッチと、
前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力比がｍ：ｋ（ｍ、ｋは正の整数）となるように、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力順をユークリッド互除法により決定する演算部と、
を有し、
前記演算部で決定された前記出力順に基づいて前記スイッチが切り替わることで前記クロック信号が生成されることを特徴とする周波数シンセサイザ。
【請求項２】
δは１であることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
画像データにより変調された光源光を共振型光スキャナに照射して画像を出力するスキャン装置であって、該共振型光スキャナの駆動信号の周波数を生成、制御する手段として請求項１に記載の周波数シンセサイザを用いたことを特徴とするスキャン装置。
【請求項４】
ｍとｋの一方を所定の固定値とし、Ｎ及びｍとｋの他方の値を制御しつつ前記スキャナの駆動信号の周波数をその共振周波数にフィードバック制御することを特徴とする請求項３に記載のスキャン装置。
【請求項５】
前記入力クロックの１周期内を複数に分割する位相分割手段を備え、前記スキャナの振動位置に応じて該入力クロック内の任意の位相を選択して画像形成タイミングを作成することを特徴とする請求項３または４に記載のスキャン装置。
【請求項６】
入力クロックをカウントして周波数演算を行い新たにクロック信号を生成するクロック信号生成方法であって、
入力クロックをＮカウントしたＮカウント出力及び入力クロックをＮ＋δカウントしたＮ＋δカウント出力（Ｎは正の整数、δはＮより小さい正の整数）を生成する工程と、
前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力比がｍ：ｋ（ｍ、ｋは正の整数）となるように、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力順をユークリッド互除法により決定する工程と、
を有することを特徴とするクロック信号生成方法。
【請求項７】
δは１であることを特徴とする請求項６記載のクロック信号生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，共振型光スキャナを利用したディスプレイ装置、ＬＢＰなどの画像形成装置等に用いて好適な周波数シンセサイザ、この周波数シンセサイザを用いたスキャンディスプレイ装置などのスキャン装置、及び周波数シンセサイザと画像データ出力タイミングの制御回路を含むスキャンディスプレイ装置などのスキャン装置等に関するものである。
【０００２】
【従来の技術】
従来より共振型の光スキャナを使用したディスプレイシステムは種々提案されている。共振型光スキャナの構造も多々あり、特許文献１に代表されるローレンツ力を利用したものや、特許文献２に代表される静電力を利用したものが良く知られている。図１９はローレンツ力を利用した光スキャナの概略図である。図１９のコイルに電流iを流すと、永久磁石等で発生している磁界Bによってローレンツ力Fによる回転トルクが発生し、トーションバーの復元力と釣り合う位置までミラー面が捩じれる。この電流iをスキャナの持つ共振周波数で交流的に加えることで共振動作が可能となる。スキャン動作は、スキャナ面に構成されたミラーに外部よりレーザ光などを照射することで行う。
【０００３】
また、これらの光スキャナを利用したディスプレイの例として、特許文献３及び特許文献４に示されているシステムが挙げられる。いずれも２次元の表示装置であるが、上述の共振スキャナのみを利用したもの、または共振スキャナ及び非共振スキャナの組み合わせによる表示装置である。画像出力はスキャナ駆動信号に応じた画像データで光源を制御することによりこれを得ている。
【０００４】
ここで、共振型の光スキャナは、その構造上、共振の鋭さQ値は数万程度となり、また共振周波数の対環境変動は±数％程度となる。したがって、この共振周波数の変動に対して、共振スキャナを駆動する信号の周波数を高精度に追従させないと、Q値が数万になるスキャナの振幅は大きく変動してしまう。
【０００５】
これに対し、特許文献５の構成では市販のPLL回路を用いて周波数制御を行う方法が取られている。しかしながら、例えば光スキャナの共振周波数を20kHz、Q値を30,000と仮定したときには、駆動周波数が2ppmずれただけで振幅は3%も変動してしまう。したがって、駆動周波数の制御精度は1ppm以下のものが必要となる。いま共振周波数を20kHzとすると1ppmの精度は時間で50psecとなるが、この精度でのPLL制御は、回路ばらつきや制御ジッタ量などを考慮すると、その実現は非常に困難である。
【０００６】
また、共振型の光スキャナの振動波形はサイン波となる。したがって、スキャンの中心と両端ではスキャンスピードが異なり、画像データを一定の時間間隔で出力していたのでは画面の両端が縮んだ画像となってしまう。これを回避するために、特許文献６では分周比NとMの分周器を用い、Nは可変として、基準クロックの周波数foを走査速度の変化に応じてfo*(M/N)と変化させる電気的補正方法が提案されている。
【０００７】
またその他にも、基準クロックに、走査面での必要周波数の数十倍の周波数の信号を用い、走査速度の変化に応じて基準クロックの分周比を可変して使用するという方法も知られている。しかしながら、昨今のように製品の高速化が著しく、基準クロックの周波数として数十MHzが要求される中、基準クロックに所望の数十倍の周波数を使用することは実際上不可能である。また、分周比を可変する方法も、回路の制御スピード及び制御精度を実用上問題のないレベルまで高めるのは技術的に非常に難しい。
【０００８】
【特許文献１】
特許第２６５７７６９号公報
【特許文献２】
特許第３０１１１４４号公報
【特許文献３】
特許第２９４７２３１号公報
【特許文献４】
特開平９−９６８６８号公報
【特許文献５】
特開２００２−７８３６８号公報
【特許文献６】
特公平５−３９４７号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、上記の点に鑑み、入力クロックの周波数を可変することなく、共振スキャナ等の周波数を容易かつ高精度に制御する手段として適用できる周波数シンセサイザ、この周波数シンセサイザを用いたスキャンディスプレイ装置などのスキャン装置、及びこの周波数シンセサイザと画面内で均一な画像を出力できる画素位置補正回路を含むスキャンディスプレイ装置などのスキャン装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成する周波数シンセサイザは、入力クロックをカウントして周波数演算を行い新たにクロック信号を生成する周波数シンセサイザであって、入力クロックをＮカウントしたＮカウント出力及び入力クロックをＮ＋δカウントしたＮ＋δカウント出力（Ｎは正の整数、δはＮより小さい正の整数）を切り替えるスイッチと、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力比がｍ：ｋ（ｍ、ｋは正の整数）となるように、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力順をユークリッド互除法により決定する演算部と、を有し、前記演算部で決定された前記出力順に基づいて前記スイッチが切り替わることで前記クロック信号が生成されることを特徴とする。また、上記目的を達成するクロック信号生成方法は、入力クロックをカウントして周波数演算を行い新たにクロック信号を生成するクロック信号生成方法であって、入力クロックをＮカウントしたＮカウント出力及び入力クロックをＮ＋δカウントしたＮ＋δカウント出力（Ｎは正の整数、δはＮより小さい正の整数）を生成する工程と、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力比がｍ：ｋ（ｍ、ｋは正の整数）となるように、前記Ｎカウント出力と前記Ｎ＋δカウント出力の出力順をユークリッド互除法により決定する工程と、を有することを特徴とする。δは典型的かつ好適には１である。
【００１１】
この構成においては、制御精度が1ppm以下の高精度な周波数制御を行う周波数シンセサイザを論理回路を用いてロジック処理のみで行われ得て、さらにこの処理にユークリッド互除法を応用することで周波数制御を容易かつ安定に行うことができる。
【００１２】
また、上記目的を達成するスキャンディスプレイ装置などのスキャン装置は、画像データにより変調された光源光を共振型光スキャナに照射して画像を出力するスキャン装置であって、該共振型光スキャナの駆動信号の周波数を生成、制御する手段として上記の周波数シンセサイザを用いたことを特徴とする。より具体的には、mとkの一方を所定の固定値とし、N及びmとkの他方の値を制御しつつ前記スキャナの駆動信号の周波数をその共振周波数にフィードバック制御する。
【００１３】
こうしたスキャン装置において、前記入力クロックの1周期内を高精度に複数に分割する位相分割手段を備え、前記スキャナの振動位置に応じて該入力クロック内の任意の位相を選択して画像形成タイミングを作成することにより、画素幅の均一な画像を出力できる様になる。すなわち、この構成では、加えて入力クロックの1周期内を高精度に位相分割するための遅延回路、遅延制御回路、ディレーチェーン回路、チャージポンプ回路などの技術を利用し、任意の位相のタイミングで画像データを出力することにより、入力クロックよりも高い周波数の信号を使用することなく、また入力クロックを他の周波数に変換することなく、画素幅の均一な画像を出力することができる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を明らかにすべく図面を用いて具体的な実施例を説明する。
（実施例１）
図１は本発明の周波数シンセサイザ及びスキャンディスプレイ装置の実施例を示すものである。
【００１５】
図１の構成において、ロジックシンセサイザ101は、共振スキャナである水平スキャナ112の共振周波数Frを制御信号Fctrl（共振周波数制御信号１）及びk（共振周波数制御信号２）により制御する。画素数カウント102、メモリ103、演算部104、クロック数カウント105、クロック位置制御回路106では、スキャナの振動に応じて均一な画素幅の画像を出力するための画素位置補正信号の出力タイミングを制御する。ロジックシンセサイザ101の出力信号Frは水平制御信号発生回路110に入力され、サイン波の水平制御信号に変換される。水平ドライバ111はこのサイン波で水平スキャナ112を駆動するための駆動回路である。ここで、振幅制御信号（後述）はサイン波の振幅を決定する。
【００１６】
垂直制御信号発生部113は、共振周波数Frをカウントダウンした信号を基に垂直スキャナ駆動用の鋸波信号（垂直制御信号）を発生する。出力信号VSYNCは垂直スキャナ115の振動方向変化点を検出した信号またはそれに相当する信号である。垂直ドライバ114は、その鋸波信号を基に垂直スキャナ115を駆動するための信号を発生する。この垂直スキャナ115は60Hz程度の周波数で駆動されるものである。鋸波信号で駆動される垂直スキャナ115は、通常、ガルバノメータやステッピングモータなどを前提にしているが、これを共振型のスキャナとしても良い。
【００１７】
DATA生成部107は、補正された画素位置信号のタイミングでRGBの画像データを新たに出力するものである。画像データは、水平スキャナ112の同期信号LSYNC及び垂直スキャナ115の同期信号VSYNCにより、画像領域の左上部のデータより出力される。
【００１８】
光源ドライバ108は、RGBの画像データに応じて、RGBそれぞれの光源109の発光状態を制御する信号を発生し、光源109の発光／消灯を制御する。光源109には、レーザやLEDなどの発光素子を使用する。また、光源ドライバ108は、1画素内で光源109の発光時間を制御するパルス幅変調や1画素内での光源109の発光強度を制御する強度変調などの駆動方式を用いる。
【００１９】
以下に、ロジックシンセサイザ101と共振周波数の制御と画素位置補正について詳細に説明する。
【００２０】
（ロジックシンセサイザ部）
図１中のロジックシンセサイザ101は、共振スキャナ（水平スキャナ112）の制御信号を発生する部分で、スキャナの共振周波数に応じた周波数の信号を出力する。図２にそのブロック図を示す。周波数Frの制御は、入力クロックCKをNカウントした出力及びN+1カウントした出力を切り替える頻度により行う。
【００２１】
たとえば、水平スキャナ112の共振周波数が20kHz近辺の時を考える。クロックCKを50MHzとすれば、例えば、N=2500と2501のカウンタ出力を用いて周波数を制御する。常に2500カウンタ出力を使用すれば出力信号Frの周波数は20kHzとなり、常に2501カウンタ出力を使用すればFrは19.992ｋHzとなる。さらに、1000回2500カウンタ出力を使用し、続いて2501カウンタ出力を1回使用することを繰り返すと、Frは19.999992kHzとなる。つまり、クロックCKの周波数をFc、Nカウンタ出力を使用する回数をm、N+1カウンタ出力を使用する回数をkとすると、共振スキャナ制御信号の周波数Frは次式の様に表すことができる。
【００２２】
【数１】
0004054651.tif 000002
【００２３】
制御精度はmとkにより決定され、これらの値を大きくするほど精度は良くなる。
【００２４】
続いて、Nカウンタ出力とN+1カウンタ出力の出現順番について考える。例えば、NとN+1を1回ずつ繰り返すのと、Nを1000回出力した後N+1を1000回出力することを繰り返すのでは、出力信号の周波数はどちらも同じであるが、周波数変化の間隔が長い後者の方が不安定要素が大きい。また、mとkの値がどのようになってもNカウンタ出力とN+1カウンタ出力は均等に分散されることが系の安定のためには必要である。そこで、この分散処理にユークリッド互除法を適用する。
【００２５】
図３にその処理の概要を示す。図３においてはm=38、k=22を例にしており、●はNカウントを、○はN+1カウントをそれぞれ表している。
分散処理に際しては、まずm/kを計算する。
38/22=1余り16
となるので、図３(b)のように●と○のペアが22個でき、●が16個余る。
次に、”●○”のペアを１つとみなし、このペアの数を先程の余り16で割ると、
22/16=1余り6
となる。これは図３(c)のように”●○”と●のペアが16個と、”●○”が6個余ることを意味する。
さらに”●○●”を1ペアとし、余り6で割ると、
16/6=2余り4
となり、図３(d)のように”●○●”が２つと、”●○”が１つで新しい１つのグループとなる。
同様の計算を図３(e)、(f)と余りが0になるまで続けると、最終的にNとN+1カウントが最適に分散された形となる。
【００２６】
図２中、演算部201は上述の割り算を繰り返し行い、その結果であるQ0、Q1・・・Qnと各演算の余りSUBを出力する。分散処理部202はこの演算結果に基づいてスイッチ205の制御信号SWを出力する。カウンタ206はクロックCKでカウントを行い、カウント値はNデコード203及びN+1デコード204に入力される。スイッチ205では、制御信号SWによりNまたはN+1デコード値が選択され、その出力でカウンタ206をリセットする。したがって、カウンタ206からはNカウントまたはN+1カウントされた信号Frが出力される。
【００２７】
出力信号Frの周波数制御は、第１の共振周波数制御信号Fctrlによるカウント値Nの制御と第２の共振周波数制御信号kによる分散値の制御により、水平スキャナ112の振幅が常に一定になるように行われる。このとき、mの値は或る固定値にしておく。
【００２８】
なお、これらの各回路についての詳細な回路図は示さないが、いづれも単純なロジック回路で構成できるものばかりである。また、周波数設定用のmとkの値についてであるが、スキャナの共振周波数が20kHz、Q値が30,000程度の値を想定した場合、高精度な制御を行うためには周波数設定精度は1ppm以下にすることが望ましい。この制御精度はFc、N、Frを用いて次式で表すことができる。
【００２９】
【数２】
0004054651.tif 000003
【００３０】
クロックCKの周波数Fcを50MHz、カウント値Nを2500とした場合、m、kを9ビットとすると周波数設定精度は約0.8ppmとなる。これらを10ビットとすると0.4ppm、11ビットとすると0.2ppmまで制御精度が向上する。また、このときのシンセサイザ101の回路規模としては、9ビットでおよそ4500ゲート、10ビットでおよそ6000ゲート、11ビットでおよそ8000ゲートとなり、ビット数を増やしても回路規模が劇的に増えるわけではないので、周波数設定精度の高精度化は十分実現可能である。
【００３１】
以上のようにして1ppm以下の高精度な共振周波数制御がロジック処理のみで簡単に実現できる。なお、このような共振型光スキャナにおいては、1クロック分程度の周波数変動が頻繁に発生しても、Q値が非常に高いために、共振動作に問題はない。また、本実施例においては、高精度の周波数シンセサイザを共振周波数の制御に用いて説明したが、この周波数シンセサイザはこの例だけではなく、高精度な周波数制御を必要とするその他のシステム（例えば、ＬＢＰなど）にも応用展開できるものである。
【００３２】
（共振周波数の制御）
続いてフィードバックによる共振周波数の制御について説明する。
水平スキャナ112の共振周波数の制御にはまず、スキャナの振動状態を知る必要がある。これには色々な方法があるが、特開2002-78368号公報などにある誘導起電圧を利用した検出方法が一般的である。
【００３３】
図４は誘導起電圧を利用した場合の検出出力を示すもので、(a)のスキャナ駆動信号に対して(c)の実線のように或る時間Δtだけの位相差をもって出力される。この検出信号は、スキャナの共振周波数の変動により、例えば同図(c)の点線のように変化する。ここで、共振スキャナの周波数に対する振幅と位相の関係は一般的に図５のようになる。すなわち、共振点からの周波数変動の方向により位相がずれる方向が変わるのである。したがって、図４(c)の検出信号の例えばゼロクロス点を検出することで、(d)および(e)に示すようなLSYNC信号を得ることができる。この信号を、共振スキャナの駆動信号を作成する基準となる信号（図４(b)）と比較することにより、共振周波数がずれたときに、駆動信号の周波数をどちらの方向にシフトさせればよいかが分かる。
【００３４】
また、共振周波数は振幅のピーク点に制御できたとしても、振幅自体が変化する場合も考えられる。したがって、上記の方法で共振周波数を制御した後は振幅の制御を行う。これは、図４(c)の検出信号の振幅Aが一定の値となるようにスキャナの駆動信号の振幅を制御する。
【００３５】
図６はこれらを説明するためのブロック図である。検出信号はディテクタ601に入力されLSYNCを出力する。LSYNCは位相比較回路602にスキャナ駆動の基準信号と共に入力され、それらの位相差はアナログ信号として出力されてA/Dコンバータ603でデジタル信号に変換される。このデジタル信号は信号処理部604でFctrl（N）及びkに変換されて周波数シンセサイザ101に入力される。検出信号はピーク検出回路605にも入力され、ここで振幅のピーク値が検出される。電圧比較部606では、このピーク値と共に基準電圧Vrefが入力され、その誤差分が制御信号となって水平ドライバ111に入力される。水平ドライバ111では、この誤差信号に基づいてスキャナ駆動信号の振幅が制御される。
【００３６】
（画素位置の設定）
前述のように共振スキャナ（水平スキャナ112）はその振動波形がサイン波であるために、画像データを同じ時間間隔で出力すると画面の両端で画像が縮んでしまう。図７は共振スキャナの振動波形を示したものである。横軸は時間を正規化したもの、縦軸はスキャナの振動角を正規化したものである。図のように時間（クロック周期）を均一にとると、振動方向の変化点即ち画像の両端に行くにしたがって振動角の変化率が小さくなり画素が縮んでしまうことがわかる。
【００３７】
図８は出力画像と画素クロックの関係を示した図である。(b)のように画素クロックを均一にすると画像は(a)のようになる。この図は1ラインの左半分を示したものである。これを補正して、(c)のように均一な画素幅の画像出力を得るためには、(d)に示すように、スキャナの振動波形に応じて、画素クロックの時間幅（周期）を両端に行くに従って大きくしていけばよい。これは、(e)のように入力クロックCK内を位相分割し、スキャナの振動角に応じて適当なクロックの適当な位相を画素クロックのタイミングとすることで実現できる。なお、画像の輝度を均一にするために、どの画素においても光源の発光時間幅は一定にする必要がある。したがって、図１中、クロック位置制御回路106から出力される画素位置補正信号はこの光源発光時間のタイミングを示す信号となる。
【００３８】
続いて、この画素位置補正信号の出力タイミングを求める。
図９に示すようにスキャナからスクリーンまでの距離をd、光の最大光学振れ角をθ、振動端から各画素までの角度をΔθ1、Δθ2、・・・・Δθn、１スキャン中の全画素数をPnum、クロックCKの位相分割数をdivとすると、スクリーン上のn画素目までの幅Wnは次式で表せる。
【００３９】
【数３】
0004054651.tif 000004
【００４０】
（３）式よりn番目までの画素の角度Δθnは次の様になる。
【００４１】
【数４】
0004054651.tif 000005
【００４２】
これを−１から１の範囲で正規化すると、n番目までの画素の角度Δθnnormは次の式となる。
【００４３】
【数５】
0004054651.tif 000006
【００４４】
ここで、水平スキャナ112の駆動周期はクロックCKをcnt（図１参照、cntはNまたはN+1）分だけカウントダウンしたものであることより、n番目までの画素に含まれる分割数Dnum（１クロックをdivで位相分割して得られたセクターの個数）は次の様になる。
【００４５】
【数６】
0004054651.tif 000007
【００４６】
ここで、メモリ103には各画素に対して次の値が格納されている。
【００４７】
【数７】
0004054651.tif 000008
【００４８】
演算部104ではこれをもとに演算を行い、各画素の発光開始点及び発光終了点の位置が、入力クロックCKの何クロック目（整数部）の何番目の位相（小数部）かを出力する。図１０に演算部104のブロック図を示す。演算内容については、発光開始点の整数部INTn1（次の式の右辺は小数部を捨てた整数部のみを表す）は次の式となる。
【００４９】
【数８】
0004054651.tif 000009
【００５０】
小数部DECn1は次の式となる。
【００５１】
【数９】
0004054651.tif 000010
【００５２】
また、各画素の発光終了点は発光開始点に分割数divを加算した点として、その整数部INTn2及び小数部DECn2は発光開始点と同様の演算で求めることができる。こうすることで画像歪の補正及び画像の輝度の均一化ができる。
【００５３】
ここで、アークサインの値は小数が含まれるが、メモリ103は整数しか扱えない。そこで実際はアークサインの演算結果に或る程度、たとえば２＾１６など、の値を掛けてからその整数部だけをメモリ103に格納し、図１０中Aの値が求まったあとで２＾１６で割り算をすればよい。ただし、この予め掛ける数は、演算誤差を小さくするために、最低でも２＾１６程度の値が必要である。もしくは、メモリを使用せずにDSP(digital  signal  processor)等を用いてアークサインを含む演算を直接行う方法でもよい。
【００５４】
次に図１中のクロック位置制御回路106について説明する。
図１１は、一例として、クロックCK内の位相分割divを32とした場合の回路ブロック図を示している。また、その各部の波形を図１２に示す。以下にこの回路ブロックの動作を説明する。
【００５５】
位相比較回路1101には、クロックCKと遅延回路1104の出力信号CK40が入力される。ここで信号CK40はクロックCKの周波数を4倍した信号である。信号CK40は位相比較回路1101で4分周されクロックCKと同一の周期の信号に変換されて、クロックCKと位相比較が行われる。位相比較結果は両者の位相差に応じて、アップパルス、ダウンパルス信号として出力される。すなわち、信号CK40の立ち上がりタイミングでダウンパルスDが立ち上がり、クロックCKの立ち上がりタイミングでアップパルスUが立ち上がる。そして、信号CK40またはCKが遅れて到達したタイミングにおいて、所定時間Δｔ後に信号UおよびDをリセットするものである。
【００５６】
図１３は位相比較回路1101の出力を示すタイミング図である。(a)は信号CK40が進んでいる場合であり、ダウンパルスDのパルス幅が大きくなる。(b)はCK40とCKの位相が一致している場合で、ダウンパルスD及びアップパルスUのパルス幅は各々等しく最小値△ｔとなる。(c)はCK40が遅れている場合であり、アップパルスUのパルス幅が大きくなる。アップ及びダウンパルスは、各々チャージポンプ回路1102に入力されて制御電圧信号Vcを出力する。
【００５７】
チャージポンプ回路1102では、このアップ及びダウンパルス信号により発生した誤差電流をコンデンサCpにチャージ、ディスチャージし、制御電圧信号Vcを出力する。このチャージポンプ回路1102は図１４に示すような構成をしており、これにより不感帯がなくなりかつ高速動作が可能となる。また、通常、位相比較回路1101の出力は単相であるので差動化回路が必要となるが、これは図１５のように構成することで高精度な差動信号を得ることができる。
【００５８】
チャージポンプ回路1102の出力信号Vcは、電圧-電流変換回路である可変Gm回路1103により、制御電流Ixとして遅延回路群1104に入力される。遅延回路群1104は図１６に示すようにディレーチェーン構成の発振回路になっており、制御電流IxによりクロックCKの4倍の周波数の信号が計8相(CK40〜CK47)出力されるように動作する。そのうちの1本が位相比較回路1101にフィードバックされ、遅延回路群1104の各遅延回路の遅延量が一定となるようにループが働く。制御電圧VcはCKとCK40の位相が一致したときのみ安定する。遅延回路群1104中の各遅延部dly1〜dly4の回路構成は図１７のようになっている。これによりN型及びP型MOSトランジスタの電圧-電流変換能力βの絶対値及び相対値変動に対して遅延信号のデューティバランスが崩れにくくなる。また、Hレベル、Lレベルが安定して得られるのでジッタ発生の危険性が少なくなり、安定した高精度の発振出力を得ることができる。
【００５９】
続いて、CK40〜CK47の8つの信号はセレクタ1105に入力され、水平スキャナ112のライン同期信号LSYNを同期トリガ信号として、このエッジに一番近い相の信号が同期クロックSCKとして出力される。同期クロック信号SCKはDLL回路1106および4分周回路1107に入力される。DLL回路1106はSCKを基にその1周期内を正確に8分割する信号SCK0〜SCK7を出力する。DLL回路1106は図１８のような構成をしている。ここにおいて、遅延部dly11〜dly19、位相比較回路1801、チャージポンプ回路1802、可変Gm回路1803は前述のものと同様の構成、動作である。この回路において制御電圧Vcが安定するのはSCK40とSCK48の位相が一致したときのみである。DLL回路1106において遅延ブロックdlyを９個使用しているのはすべての相の波形特性を同一のものにするためである。
【００６０】
４分周回路1107は、SCK0を４分周してSCK40を作成するとともに、SCK40をSCK0で次々にラッチすることで、SCK40を1/4ずつ位相をずらした信号SCK41〜SCK43を得る。こうして得られたSCK0〜SCK7およびSCK40〜SCK43はクロック選択１(1108)及びクロック選択２(1109)に入力される。クロック選択１には、画素位置の立ち上がりエッジの位相を示す信号DECn1が入力されており、DECn1及びSCK40〜SCK43を利用して所望の位相に対応する信号をSCK0〜SCK7より選択する。同様にクロック選択２では、画素位置の立下りエッジの位相に対応する信号をSCK0〜SCK7より選択する。
【００６１】
AND1には、画素位置の立ち上がりエッジを示すRE1信号とクロック数カウント105の出力であるCNT1信号、画素位置に対応するクロック番号を示すINTn1信号が入力される。したがって、INTn1信号とCNT1信号が一致したときのみRE1信号がAND1を通過できる。同様にAND2では、INTn2信号とCNT1信号が一致したときのみ、画素位置の立下りエッジを示すFE1信号が通過できる。これらRE1、FE1両信号をRSフリップ・フロップ1109に入力し、セット／リセット動作を繰り返すことにより、画素位置補正クロックを得ることができる。
【００６２】
上記位相比較回路1101、チャージポンプ回路1102、可変Gm回路1103、遅延回路1104、セレクタ1105、DLL回路1106、４分周回路110７の部分に関しては、特開2001-189646号公報、特開2001-257586号公報、特開2002-43935号公報、特開2002-44936号公報に詳しい説明があり、これらは公知である。
【００６３】
図１の説明に戻って、画素数カウント102、メモリ103、演算部104、クロック数カウント105、クロック位置制御回路106、DATA生成部107を含む部分の動作は以下のようになる。
【００６４】
まず、DATA生成部107で発生するリセット信号resetにより画素数カウント102及びクロック数カウント105がリセットされる。reset信号は図４(f)に示すように水平スキャナのライン同期信号LSYNCの立ち上がりタイミングを位相シフトして、スキャナの振動方向反転タイミングで立ち下がり、画像データ終了時点で立ち上がる信号であり、この信号が"H"の間リセット動作が行われる。
【００６５】
次に、LSYNCの立ち上がりタイミングでクロック位置制御回路106内では同期クロックSCK40が発生し、これによりクロック数カウント105はカウント動作を始める。このとき画素数カウント102はn=1の状態になっており、メモリ103の値を用いた演算部104の演算結果は、1画素目の発光点の立ち上がり、立下り位置を表すクロック番号及び位相を出力している。クロック位置制御回路106では、先の演算結果よりクロック数カウント105のカウント値とINTn1が同じになったときに、そのクロックのDECn1に相当する位相で画素位置補正信号を立ち上げる。この立ち上がりエッジで画素数カウント102はカウントアップされ、２画素目の光源発光点の位置の演算を行う。
【００６６】
このあと、画素位置補正信号の立下りが決定され、演算部104ではこの立下りエッジで２画素目の発光点の立下りが確定される。以下、同様の動作を１ライン分の画像データが終了するまで繰り返す。
【００６７】
以上のように、本実施例によれば、入力クロックをNまたはN+1カウント信号で制御し、その出力比をm：kとしてユークリッド互除法によりそれらの出力を決定した信号で共振型光スキャナを駆動する。さらに、この入力クロックの1周期内を高精度に位相分割し、スキャナの振動位置に応じて任意の位相を選択して画像描画タイミングを作成する。これらにより、従来課題であった共振スキャナの周波数制御と画素幅の均一化を行える回路が実現できる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、高精度な周波数シンセサイザを論理回路のみで実現できるため、共振型光スキャナの周波数制御が容易に行え、かつ入力クロック周期を可変することなく出力画素幅の均一化が行える高性能のスキャンディスプレイ装置、スキャン画像形成装置等のスキャン装置が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す図である。
【図２】ロジックシンセサイザのブロック図である。
【図３】ユークリッド互除法を説明する図である。
【図４】フィードバック制御を説明するタイミング図である。
【図５】共振型光スキャナの周波数に対する振幅と位相を示す図である。
【図６】フィードバック制御を説明するブロック図である。
【図７】共振スキャナの振動を表す図である。
【図８】画素位置補正を説明する図である。
【図９】スキャナの振れ角と走査面上の位置の関係を示す図である。
【図１０】演算部のブロック図である。
【図１１】クロック位置制御回路のブロック図である。
【図１２】クロック位置制御回路のタイミング図である。
【図１３】位相比較回路のタイミング図である。
【図１４】チャージポンプ回路の回路図である。
【図１５】差動化回路の回路図である。
【図１６】遅延回路群のブロック図である。
【図１７】遅延回路の回路図である。
【図１８】  DLL回路のブロック図である。
【図１９】共振スキャナの代表的な構成図である。
【符号の説明】
101・・・ロジックシンセサイザ
102、105、206・・・カウンタ
103・・・メモリ
104、201・・・演算回路
106・・・クロック位置制御回路
107・・・画像データ生成回路
108・・・光源ドライバ
109・・・光源
110・・・水平制御信号発生回路
111・・・水平ドライバ
112・・・水平スキャナ
113・・・垂直制御信号発生回路
114・・・垂直ドライバ
115・・・垂直スキャナ
202・・・分散処理回路
203・・・Nデコード
204・・・N+1デコード
205・・・スイッチ
601・・・ディテクタ
602、1101、1801・・・位相比較回路
603・・・A/Dコンバータ
604・・・信号処理回路
605・・・ピーク検出回路
606・・・電圧比較回路
1102、1802・・・チャージポンプ回路
1103、1803・・・可変Gm回路
1104・・・遅延回路群
1105・・・セレクタ
1106・・・DLL回路
1107・・・４分周回路
1108、1109・・・クロック選択回路
1110・・・SRフリップ・フロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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