(57)【特許請求の範囲】
【請求項１】
基板の上に半導体層を堆積するとともに、この半導体層の不要領域を除去して、基板の上に、トランジスタの活性層となる第１メサ部および当該第１メサ部とは離間した位置にアライメントマーク形成用の第２メサ部を形成するメサ部形成工程と、
前記第１メサ部の所定位置にリセス形成用の開口部を有するとともに前記第２メサ部の所定位置にアライメントマーク形成用の開口部を有する第１のレジストパターンを光露光法にて形成する第１のレジストパターン形成工程と、
前記第１のレジストパターンをマスクとして前記半導体層を所定の深さまでエッチングし、第１メサ部にリセスを形成するとともに第２メサ部にアライメントマーク用凹部を形成するリセス形成工程と、
前記第１のレジストパターンを除去した後、アライメントマーク用凹部を用いたアライメントを行い、前記リセスの底面にゲート電極形成用の開口部を有する第２のレジストパターンを光露光法にて形成する第２のレジストパターン形成工程と、
前記ゲート電極形成用の開口部を含む第２のレジストパターン上にゲート電極形成用金属を蒸着するとともに、前記第２のレジストパターン上のゲート電極形成用金属および第２のレジストパターンを除去して、ゲート電極を形成するリフトオフ工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記第２のレジストパターンは、ゲート電極形成用の開口部に加え、ソース電極形成用の開口部とドレイン電極形成用の開口部を有することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記活性層は、電子が走行するチャネル層とチャネル層に電子を供給するキャリア供給層を備えていることを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。
【請求項４】
前記基板がＩｎＰ基板であることを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【請求項５】
第１のレジストパターンを形成した後、第１のレジストパターンの開口部に残るレジスト残査を除去する工程を有することを特徴とする請求項１〜４のいずれか１項に記載の電界効果トランジスタの製造方法。
【請求項６】
第１のレジストパターンの開口部に残るレジスト残査を除去する工程が酸素プラズマ処理であることを特徴とする請求項５に記載の電界効果トランジスタの製造方法。
【請求項７】
酸素プラズマ処理を行った後、開口部での半導体層表面に形成された酸化膜を除去する工程を有する請求項６に記載の電界効果トランジスタの製造方法。
【請求項８】
前記酸化膜の除去をクエン酸水溶液にて行うことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、リセスゲート構造の電界効果トランジスタの製造方法に係り、特に、ＨＥＭＴ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）を含むＭＥＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
ＭＥＳＦＥＴは、半導体層にオーミック接触したソース電極とドレイン電極の間に、半導体層にショットキー接触したゲート電極を形成し、ゲート電極の電界効果によりドレイン電流を調整するものであり、半導体材料にはＧａＡｓ等の高い移動度を有する材料を用いることにより高周波半導体素子として用いられている。
【０００３】
また、最近では半導体へテロ接合を利用し、キャリアを発生するドーピング層とキャリアが走行するチャネル層を分離したＨＥＭＴの開発や、ゲート電極長を０．１μｍ程度に短縮したり、ソース電極とドレイン電極の間隔を２μｍ程度に短縮するなどの微細化などによって、より高周波での性能向上の検討がなされている。
【０００４】
しかしながら、高周波での性能向上のために微細化を進めると、各電極およびリセスの位置精度がばらつき、ＭＥＳＦＥＴの性能ばらつきに対する影響が大きくなるという問題も生じてくる。一般に、各電極やリセスの位置精度のばらつきにはフォトリソグラフィー時のアライメント誤差が大きく影響する。
【０００５】
図７，８は従来の１段リセス構造のＧａＡｓＭＥＳＦＥＴの製造方法を示した図である。
図７（ａ）に示すように、半絶縁性ＧａＡｓ基板６０上に、半導体層６１としてｎ型ＧａＡｓ層６２およびｎ+ 型ＧａＡｓ層６３を順次形成する。そして、図７（ｂ）に示すように、素子間分離のためにＭＥＳＦＥＴ形成箇所とその他の箇所を覆ったメサエッチング用のレジストパターン６４を形成する。さらに、このレジストパターン６４を用いて半導体層６１のメサエッチングを行い、図７（ｃ）に示すように、ＭＥＳＦＥＴ形成領域のメサ部６１ａとその他の箇所のメサ部６１ｂを形成する。
【０００６】
引き続き、図７（ｄ）に示すように、メサ部６１ａ上のソースおよびドレイン電極形成箇所とメサ部６１ａ以外の箇所に開口部６５ａ，６５ｂ，６５ｃを有するレジストパターン６６を、メサ部６１ｂをアライメントマークとして用いて形成する。そして、図７（ｅ）に示すように、金属の蒸着およびリフトオフ法によりソース電極６７、ドレイン電極６８およびアライメントマーク６９を形成する。
【０００７】
さらに、図８（ａ）に示すように、メサ部６１ａ上のゲート電極形成箇所に開口部７０を有するレジストパターン７１をアライメントマーク６９を用いてアライメントする。そして、図８（ｂ）に示すように、このレジストパターン７１をマスクとしてエッチングを行い、リセス７２を形成する。さらに、図８（ｃ）に示すように、全面への電極用金属の蒸着とリフトオフ法により、ゲート電極７３を形成する。その後、絶縁膜の成膜、メッキ配線の形成等を経て、ＭＥＳＦＥＴを作製する。
【０００８】
このような１段リセス構造のＭＥＳＦＥＴでは、リセス７２およびゲート電極７３を形成するためのレジストパターン７１が、オーミック電極６７，６８と同一のレジストパタ一ン６６で形成されたアライメントマーク６９に対して形成されているために、オーミック電極６７，６８とゲート電極７３、リセス７２の位置精度が高くＭＥＳＦＥＴの性能ばらつきが小さくなる。
【０００９】
しかしながら、リセス７２とゲート電極７３を形成するためのレジストパターン７１が同一であるため、リセスエッチング量が数十ｎｍ程度であるＨＥＭＴ等に適用するとサイドエッチング量が小さく、ゲート電極７３とリセス７２の距離を大きく取ることができない。従って、ゲート・ドレイン耐圧が低くなり破壊しやすいという問題があった。
【００１０】
この問題に対し、特開平６−３４９８６１号公報が開示されている。このＭＥＳＦＥＴの製造方法では、同公報での図１に示すように、リセス構造を、比較的高抵抗な下部領域の開口部に対し比較的低抵抗な上部領域の開口部の幅が広い２段リセス構造とすることにより、ゲート・ドレイン耐圧を向上している。
【００１１】
しかしながら、この製造方法においては、１段目と２段目のリセスとさらにゲート電極の形成用のレジストパターンが異なることになる。従って、それぞれを形成するためのリソグラフィー時のアライメントを、前述した１段リセス構造のアライメントのようにオーミック電極と同時に形成されたアライメントマークで行うと、リセス形成時にはリセスとオーミック電極の間に露光装置の有するアライメント誤差が生じ、さらにゲート電極とオーミック電極の間に装置の有するアライメント誤差が生じる。そして、結果的にリセスとゲート電極の間には露光装置の有するアライメント誤差の２倍の誤差を有することになる。
【００１２】
従って、ソース抵抗等のばらつきが生じ、高周波でのＭＥＳＦＥＴの性能ばらつきが大きくなってしまう。
【００１３】
【発明が解決しようとする課題】
この発明は上述した事情に鑑みなされたものであり、その目的は、ゲート電極とリセスの距離を任意に設定でき、かつゲート電極とリセスの位置精度を高くして、性能ばらつきを低減した電界効果トランジスタの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の電界効果トランジスタの製造方法によれば、ゲート電極形成用のリソグラフィー時のアライメントをリセスと同一のレジストパターンで形成したアライメントマークにより行うため、アライメント誤差によるゲート電極とリセスの位置ばらつきを低減でき、ソース抵抗のばらつき等による電界効果トランジスタの性能ばらつきを低減することができる。また、リセスとゲート電極を異なるレジストパターンにて形成するため、ゲート電極とリセスの距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。加えて、上記第１のレジストパターンを光露光法にて形成するため、電子ビーム露光法のようにレジストに直接パターンを描く場合に比べ、リセスとアライメントマークの位置精度がレチクル（マスク）の精度で一義的に決まる。そのため、第２のレジストパターン形成時のアライメントを直接リセスで行うのと同様の効果となる。また、上記第２のレジストパターンについても光露光法にて形成するため、ゲート電極の位置がレチクル（マスク）の位置精度で一義的に決まる。したがって、上記のように第１及び第２のレジストパターンを光露光法にて形成することで、リセス、アライメントマーク、及びゲート電極の位
置精度がより向上し、電界効果トランジスタの性能ばらつきがより低減できる。
【００１５】
請求項２の電界効果トランジスタの製造方法によれば、ソース電極とドレイン電極をゲート電極と同一のレジストパターンで形成するため、ゲート電極とリセスの位置精度が高くなることに加え、ゲート電極とソース電極およびドレイン電極の間の位置関係において、アライメント誤差による位置ばらつきが無くなるために、位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。また、リセスとゲート電極を異なるレジストパターンにて形成するため、ゲート電極とリセスの距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
【００１８】
請求項３の電界効果トランジスタの製造方法によれば、活性層がチャネル層とキャリア供給層を分離して有するＨＥＭＴ構造となっているため、より高周波で動作するようになる。従って、請求項１または２の効果がより大きくなる。
【００１９】
請求項４の電界効果トランジスタの製造方法によれば、基板がＩｎＰであるＨＥＭＴ構造となるため、より高周波で動作するようになる。従って、請求項３の効果がより大きくなる。
【００２０】
請求項５の電界効果トランジスタの製造方法によれば、第１のレジストパターンの開口部に残るレジスト残査を除去するため、トランジスタのリセスとアライメントマークとなる凹部が良好にエッチングでき、第２のレジストパターン形成時のアライメントが良好に行われ、アライメント誤差が小さくなる。また、リセスの形状ばらつきも小さくなる。これらにより、電界効果トランジスタの性能ばらつきが小さくなる。
【００２１】
請求項６の電界効果トランジスタの製造方法によれば、レジスト残査の除去を酸素プラズマ処理で行うため、残査が良好に除去される。
請求項７の電界効果トランジスタの製造方法によれば、酸素プラズマ処理で除去しきれなかったレジスト残査を、酸素プラズマ処理で形成された酸化膜ごと除去することができる。このため、続いて行われるリセスエッチングが安定して行われ、安定したリセス形状が得られる。
【００２２】
請求項８の電界効果トランジスタの製造方法によれば、酸化膜の除去をクエン酸で行うことにより、半導体層の表面にダメージを与えず良好な半導体層表面が得られ、続いて行われるエッチングにより、より安定したリセス形状が得られる。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００２７】
図１，２は、第１の実施形態におけるＧａＡｓＭＥＳＦＥＴの製造工程を示した図である。
本ＭＥＳＦＥＴは、図２（ｄ）に示すように、半絶縁性のＧａＡｓ基板１上に、厚さ７００ｎｍのｎ型ＧａＡｓ層３と厚さ２００ｎｍのｎ+ 型ＧａＡｓ層４が積層され、メサ状をなしている。このメサ状の半導体層がＭＥＳＦＥＴの活性層となる。メサ状半導体層の上面にはリセス１６が形成され、リセス１６の底面にはｎ型ＧａＡｓ層３が露出している。このリセス１６の底面にはゲート電極２０が、また、その両側においてソース電極１０およびドレイン電極１１がｎ+ 型ＧａＡｓ層４に接するように配置されている。
【００２８】
まず、図１（ａ）に示すように、半絶縁性のＧａＡｓ基板１上に、半導体層２を堆積する。詳しくは、厚さ７００ｎｍのｎ型ＧａＡｓ層３と厚さ２００ｎｍのｎ+ 型ＧａＡｓ層４を順次、例えばＭＢＥ成長法にて形成する。
【００２９】
その後、図１（ｂ）に示すように、素子間分離のためにＭＥＳＦＥＴ形成箇所とその他の２箇所を覆ったメサエッチング用のレジストパターン５を例えばステッパを用いたリソグラフィー工程によって形成する。さらに、このレジストパターン５を用いて半導体層２に対しメサエッチングを行い半導体層２の不要領域を除去する。これにより、図１（ｃ）に示すように、基板１の上において、第１メサ部２ａと第２メサ部２ｂと第３メサ部２ｃが離間した位置に配置される。ここで、第１メサ部２ａはＭＥＳＦＥＴの活性領域となり、第２メサ部２ｂはアライメントマーク形成用のメサ部であり、第３メサ部２ｃはアライメントマークとなる。なお、このメサエッチングに使用されるエッチング液として、例えば、硫酸と過酸化水素水の混合液を挙げることができる。
【００３０】
引き続き、図１（ｄ）に示すように、第１メサ部２ａ上のソースおよびドレイン電極形成箇所６，７と、第１メサ部２ａ以外の所定箇所８に開口部を有するレジストパターン９を、第３メサ部２ｃをアライメントマークとして用いて、例えばステッパを用いたリソグラフィー工程によって形成する。そして、例えば金属の蒸着およびリフトオフ法により、図１（ｅ）に示すように、ソース電極１０、ドレイン電極１１およびアライメントマーク１２を形成する。
【００３１】
その後、図２（ａ）に示すように、光露光法（例えば、ステッパを用いたリソグラフィー工程）にて開口部１３と開口部１４を有するレジストパターン１５をアライメントマーク１２を用いて形成する。開口部１３は、第１メサ部２ａの所定位置（リセス形成箇所）に設けられたリセス形成用開口部であり、開口部１４は、第２メサ部２ｂの所定位置に設けられたアライメントマーク形成用の開口部である。
【００３２】
そして、酸素プラズマ処理によりレジストパターン１５の開口部１３，１４にあるレジスト残査を除去して、さらに酸素プラズマ処理により半導体層２の表面に形成された酸化膜を、例えばクエン酸水溶液で除去する。引き続き、レジストパターン１５をマスクとして半導体層２を、例えばクエン酸と過酸化水素水の混合液にて所定の深さまでエッチングして、図２（ｂ）に示すように、第１メサ部２ａにリセス１６を形成するとともに第２メサ部２ｂにアライメントマーク用凹部１７を形成する。ここで、リセス１６の深さｔ１と凹部１７の深さｔ２は同じ深さとなっている。
【００３３】
その後、レジストパターン１５を除去する。さらに、図２（ｃ）に示すように、アライメントマーク用凹部１７を用いたアライメントを行い、リセス１６の底面にゲート電極形成用の開口部１８を有するレジストパターン１９を、例えばステッパを用いたリソグラフィー工程によって形成する。そして、開口部１８を含むレジストパターン１９上にゲート電極形成用金属を蒸着するとともに、レジストパターン１９上のゲート電極形成用金属およびレジストパターン１９を除去して、図２（ｄ）に示すように、ゲート電極２０を形成する。
【００３４】
その後、絶縁膜の成膜、メッキ配線の形成等を経て、ＭＥＳＦＥＴを形成する。
以上、ＭＥＳＦＥＴの形成方法を示したが、本実施形態においてはゲート電極形成用リソグラフィー時のアライメントをリセス１６と同一レジストパターン１５で形成したアライメントマーク用凹部１７で行うために、リセス１６を用いてアライメントを行ったときと同様のアライメント誤差となる。このため、ゲート電極２０とリセス１６のアライメント誤差がソースおよびドレイン電極１０，１１と同時に形成したアライメントマークでアライメントを取ったときの半分となり、ゲート電極２０とリセス１６の位置精度が向上し、ＭＥＳＦＥＴの性能ばらつきを低減できる。
【００３５】
このように、本実施の形態は下記の特徴を有する。
（イ）ゲート電極形成用のリソグラフィー時のアライメントをリセス１６と同一のレジストパターン１５で形成したアライメントマーク（凹部１７）により行うため、アライメント誤差によるゲート電極２０とリセス１６の位置ばらつきを低減でき、ソース抵抗のばらつき等による電界効果トランジスタの性能ばらつきを低減することができる。また、リセス１６とゲート電極２０を異なるレジストパターン１５，１９にて形成するため、ゲート電極２０とリセス１６の距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
（ロ）レジストパターン１５を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、リセス１６とアライメントマークの位置精度がレチクル（マスク）の精度で一義的に決まるため、レジストパターン１９の形成時のアライメントを直接リセスで行うのと同様の効果となり、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
（ハ）レジストパターン１５の開口部１３，１４に残るレジスト残査を除去するようにしたので、トランジスタのリセス１６とアライメントマークとなる凹部１７が良好にエッチングでき、レジストパターン１９の形成時のアライメントが良好に行われ、アライメント誤差が小さくなる。また、リセス１６の形状ばらつきも小さくなる。これらにより、電界効果トランジスタの性能ばらつきが小さくなる。
（ニ）このレジスト残査の除去を酸素プラズマ処理で行うようにしたので、残査を良好に除去することができる。
（ホ）またここで、酸素プラズマ処理で形成されてしまう酸化膜を除去するようにしたので、酸素プラズマ処理で除去しきれなかったレジスト残査を酸化膜ごと除去できるため良好なリセスエッチングができ、良好な電界効果トランジスタを得ることができる。
（ヘ）さらに、酸化膜の除去をクエン酸で行うようにしたので、半導体層２の表面にダメージを与えず良好な半導体層表面が得られ、続いて行われるエッチングにより、より安定したリセス形状を得ることができる。
（第２の実施の形態）
次に、第２の実施の形態を説明する。
【００３６】
第２の実施形態においては、ＨＥＭＴに適用しており、以下、第１の実施形態と異なる点を中心に説明する。
図３，４は、第２の実施形態におけるＨＥＭＴの製造工程を示した図である。
【００３７】
本ＨＥＭＴは、図４（ｃ）に示すように、半絶縁性のＩｎＰ基板３０上に、厚さ１００ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓバッファー層３２、厚さ２０ｎｍのｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３３、厚さ５ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層３４、厚さ１０ｎｍのｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層３５、厚さ２０ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層３６、厚さ２０ｎｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層３７が積層され、メサ状をなしている。このメサ状の半導体層がＨＥＭＴの活性層となる。メサ状半導体層の上面にはリセス４２が形成され、リセス４２の底面にはｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層３６が露出している。このリセス４２の底面にはゲート電極５０が、また、その両側においてソース電極４８およびドレイン電極４９がｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層３７に接するように配置されている。
【００３８】
ここで、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３３において電子が走行し、ｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層３５において電子を供給する。このように、活性層がチャネル層とキャリア供給層を分離して有するＨＥＭＴ構造となっている。そのため、より高周波で動作することができる。また、基板がＩｎＰであるＨＥＭＴ構造であるため、より高周波で動作することができる。
【００３９】
まず、図３（ａ）に示すように、半絶縁性のＩｎＰ基板上３０上に、半導体層３１を堆積する。詳しくは、厚さ１００ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓバッファー層３２、厚さ２０ｎｍのｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３３、厚さ５ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層３４、厚さ１０ｎｍのｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層３５、厚さ２０ｎｍのｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層３６、厚さ２０ｎｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層３７を順次、例えばＭＢＥ成長法にて形成する。
【００４０】
その後、図３（ｂ）に示すように、素子間分離のためにＨＥＭＴ形成箇所とその他の箇所を覆ったメサエッチング用のレジストパターン３８を例えばステッパを用いたリソグラフィー工程によって形成する。そして、このレジストパターン３８を用いて半導体層３１に対しメサエッチングを、例えば硫酸と過酸化水素水の混合液にて行い、図３（ｃ）に示すように、ＨＥＭＴ形成領域のメサ部３１ａとその他の２箇所のメサ部３１ｂ、３１ｃを形成する。つまり、半導体層３１の不要領域を除去してＩｎＰ基板３０の上に、ＨＥＭＴの活性層となる第１メサ部３１ａと、アライメントマーク形成用の第２メサ部３１ｂと、アライメントマークとなる第３メサ部３１ｃとを離間した位置に形成する。
【００４１】
引き続き、図３（ｄ）に示すように、光露光法（例えば、ステッパを用いたリソグラフィー工程）によって、第１メサ部３１ａの所定位置にリセス形成用の開口部３９と第２メサ部３１ｂの所定位置にアライメントマーク形成用の開口部４０を有するレジストパターン４１を、第３メサ部３１ｃをアライメントマークとして用いて形成する。このとき、リセス形成用のレジスト開口部３９の幅は０．８μｍとした。
【００４２】
そして、半導体層３１に対し酸素プラズマ処理とクエン酸処理を続けて行い、レジスト残査の除去と酸化膜の除去を行う。さらに、レジストパターン４１をマスクとして半導体層３１を、例えばクエン酸と過酸化水素水の混合液にて所定の深さ（２０ｎｍ）までエッチングを行い、図４（ａ）に示すように、リセス４２とアライメントマーク用凹部４３を形成する。
【００４３】
レジストパターン４１を除去した後、図４（ｂ）に示すように、光露光法（例えばステッパを用いたリソグラフィー工程）によって、アライメントマーク用凹部４３を用いたアライメントを行い、ゲート電極形成用の開口部４６とソース電極形成用の開口部４４とドレイン電極形成用の開口部４５を有するレジストパターン４７を形成する。つまり、レジストパターン４７は、第１メサ部３１ａ上のリセス４２の両側のソースおよびドレイン電極形成箇所の開口部４４，４５とリセス４２の内部のゲート電極形成箇所に開口部４６を有する。ゲート電極形成用の開口部４６はその幅が０．５μｍである。このとき、レジストには富士フィルムオーリン社製のＦＨｉ−３９５０を用い、その厚さは０．７μｍとした。また、ステッパはニコン社製のＮＳＲ−２００５−ｉ１０Ｃを使用した。
【００４４】
さらに、開口部４４，４５，４６を含むレジストパターン４７の上に例えば金属を蒸着するとともに、レジストパターン４７上の金属およびレジストパターン４７を除去して、図４（ｃ）に示すように、ソース電極４８、ドレイン電極４９、ゲート電極５０を形成する。
【００４５】
その後、絶縁膜の成膜、メッキ配線の形成等を経て、ＨＥＭＴを形成する。
以上、ＨＥＭＴの形成方法を示したが、本実施形態においては、ゲート電極５０とソースおよびドレイン電極４８，４９を同一のレジストパターン４７で形成するため、ソ一ス電極４８、ドレイン電極４９、ゲート電極５０、リセス４２の位置精度が向上し、ＨＥＭＴの性能ばらつきを低減できる。また、１段リセスで、かつ、共通のマスクパターンにてリセスとゲート電極を形成する場合に比べて、ゲート電極５０とリセス４２の端部の距離を、片側で０．１５μｍ程度離してあるためにゲート・ドレイン耐圧の向上も図れる。
【００４６】
このように、本実施の形態は下記の特徴を有する。
（イ）図４（ｂ），（ｃ）に示すように、ソース電極４８とドレイン電極４９をゲート電極５０と同一のレジストパターン４７で形成するようにしたので、ゲート電極５０とリセス４２の位置精度が高くなることに加え、ゲート電極５０とソース電極４８およびドレイン電極４９の間の位置関係において、アライメント誤差による位置ばらつきが無くなるために、位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。また、リセス４２とゲート電極５０を異なるレジストパターン４１，４７にて形成するため、ゲート電極５０とリセス４２の距離を任意に設定でき、ゲート・ドレイン耐圧を向上することができる。
（ロ）レジストパターン４１を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、リセス４２とアライメントマークの位置精度がレチクル（マスク）の精度で一義的に決まるため、レジストパターン４７の形成時のアライメントを直接リセスで行うのと同様の効果となり、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
（ハ）レジストパターン４７を光露光法で形成するようにしたので、電子ビーム露光法のように直描した場合に比べ、ゲート電極用の開口部４６とソース電極およびドレイン電極用の開口部４４，４５の位置精度がレチクル（マスク）の位置精度で一義的に決まるため、より位置精度が向上し、電界効果トランジスタの性能ばらつきがより低減できる。
（第３の実施の形態）
次に、第３の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００４７】
図５は、第２の実施の形態に記載のＨＥＭＴが複数形成されたウエハの一例を模式的に描いた図である。また、図５のＸ部を拡大したものを図６に示す。
図５においてウエハ５６には、多数の電界効果トランジスタ形成領域５７が形成されるとともに、スクライブライン５８を有している。ここで、各電界効果トランジスタ形成領域５７には電界効果トランジスタのみが配置されていても、あるいは、例えばＭＭＩＣのように電界効果トランジスタと共に受動素子が配置されていてもよい。
【００４８】
そして、図６に示すように、第２メサ部３１ｂ（図４参照）がスクライブライン５８の全てまたはその一部を兼ねている。つまり、第２メサ部３１ｂはスクライブライン５８の全てまたはその一部を構成するものとし、第２メサ部３１ｂ自体をスクライブラインとして用いる。そして、この第２メサ部３１ｂの上面にリセスエッチングによってアライメントマーク用凹部４３を形成する。引き続き、図４（ｂ），（ｃ）に示したレジストパターン４７の形成およびゲート電極５０の形成工程を経て、ダイシングして各チップ毎に裁断する。その結果、ダイシング後のチップにおいては第２メサ部３１ｂは無いことになる。
【００４９】
このようにすると、第２メサ部３１ｂがスクライブライン５８を兼ねているため、アライメントマーク用凹部４３を電界効果トランジスタ形成領域（ダイシング後のチップ）５７内に配置する必要がなく、チップ面積を低減することが可能となる。
【００５０】
このように、本実施の形態は下記の特徴を有する。
（イ）第２メサ部３１ｂ、即ち、アライメントマーク用凹部４３はスクライブライン５８の全てまたはその一部を構成するため、チップ内部の領域全てを有効に利用でき、チップの小型化が図れる。
【００５１】
なお、チップ内部に空き領域がある場合には、スクライブライン上ではなくチップ内の空き領域に第２メサ部３１ｂを配置すればよいことは言うまでもない。
【図面の簡単な説明】
【図１】  第１の実施の形態における製造工程を説明するための断面図。
【図２】  第１の実施の形態における製造工程を説明するための断面図。
【図３】  第２の実施の形態における製造工程を説明するための断面図。
【図４】  第２の実施の形態における製造工程を説明するための断面図。
【図５】  第３の実施の形態におけるウエハの平面図。
【図６】  図５のＸ部の拡大図。
【図７】  従来技術を説明するための断面図。
【図８】  従来技術を説明するための断面図。
【符号の説明】
１…ＧａＡｓ基板、２…半導体層、２ａ…第１メサ部、２ｂ…第２メサ部、１３，１４…開口部、１５…レジストパターン、１６…リセス、１７…アライメントマーク用凹部、１８…開口部、１９…レジストパターン、２０…ゲート電極、３０…ＩｎＰ基板、３１…半導体層、３１ａ…第１メサ部、３１ｂ…第２メサ部、３３…ｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層、３５…ｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層、３９，４０…開口部、４１…レジストパターン、４２…リセス、４３…アライメントマーク用凹部、４４，４５，４６…開口部、４７…レジストパターン、４８…ソース電極、４９…ドレイン電極、５０…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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