(57)【特許請求の範囲】
【請求項１】
液晶パネルと、
上記液晶パネルに映像信号を供給する映像信号制御回路とを有し、
上記映像信号線制御回路から上記液晶パネルに複数の映像信号線が電気的に接続され、上記映像信号線制御回路には上記映像信号線毎に映像信号を出力する増幅回路が設けられ、
上記映像信号制御回路はデジタル信号からアナログ信号を形成し、該アナログ信号を増幅して上記増幅回路から上記映像信号として出力し、上記増幅回路間の出力ばらつきを上記デジタル信号の値を用いて変換することで補正し、
上記変換は参照表を用いて変換され、
上記参照表は映像ソースにより複数の参照表から選択され、上記参照表の選択は上記参照表が出力するデジタル信号を論理回路で構成されるスイッチで切り替えるものであることを特徴とする液晶表示装置。
【請求項２】
液晶パネルと、
該液晶パネルを形成する第１の基板と第２の基板と、
上記第１の基板と第２の基板との間に挟まれた液晶組成物と、
上記第１の基板に設けられた複数の画素と、
上記画素に映像信号を供給する駆動回路と、
上記液晶パネルに映像信号を供給する映像信号制御回路とを有し、
上記映像信号線制御回路から上記駆動回路に複数の映像信号線が電気的に接続され、上記映像信号線毎に映像信号を出力する出力回路が設けられ、
上記映像信号制御回路はデジタル信号をアナログ信号に変換するＤＡ変換回路を有し、ＤＡ変換回路から出力するアナログ信号を上記出力回路から出力し、上記映像信号線毎に設けられた参照表により、上記出力回路間の出力ばらつきを補正し、
上記参照表は映像ソースにより複数の参照表から選択され、上記参照表の選択は上記参照表が出力するデジタル信号を論理回路で構成されるスイッチで切り替えるものであることを特徴とする液晶表示装置。
【請求項３】
前記第１の基板はシリコン基板であることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
標準参照表を有し、出力回路のばらつき補正を標準参照表の値を変更することにより上記参照表を作成することを特徴とする請求項２に記載の液晶表示装置。
【請求項５】
上記映像信号線毎に設けられた複数の参照表を1チップで構成することを特徴とする請求項２に記載の液晶表示装置。
【請求項６】
上記参照表により、コントラストまたは、輝度を調整することを特徴とする請求項２に記載の液晶表示装置。
【請求項７】
上記参照表に格納されるデータを外部から送信されたデータを用い、マイコンで演算して参照表に設定することを特徴とする請求項２に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロジェクタ用表示装置に係り、特に増幅されたアナログ映像信号を相展開して入力する液晶表示装置における入力画像データの画像処理に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器等の表示端末用に広く普及している。この液晶表示装置は、基本的には少なくとも一方が透明なガラス板やプラスチック基板等からなる一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持して所謂液晶パネル（液晶表示素子または液晶セルとも言う）を構成する。
【０００３】
この液晶パネルは、絶縁基板に形成した画素形成用の各種電極に選択的に電圧を印加して所定画素部分の液晶組成物を構成する液晶分子の配向方向を変化させて画素形成を行う形式（単純マトリクス）と、上記各種電極と画素選択用のアクティブ素子を形成してこのアクティブ素子を選択することにより、当該アクティブ素子に接続した画素電極と該画素電極に対向する基準電極の間にある画素の液晶分子の配向方向を変化させて画素形成を行う形式（アクティブマトリクス）とに大きく分類される。
【０００４】
画素毎にアクティブ素子（例えば、薄膜トランジスタ）を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。一般に、アクティブマトリクス型液晶表示装置は、一方の基板に形成した電極と他方の基板に形成した電極との間に液晶層の配向方向を変えるための電界を印加する、所謂縦電界方式を採用している。また、液晶層に印加する電界の方向を基板面とほぼ平行な方向とする、所謂横電界方式（ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式とも言う）の液晶表示装置が実用化されている。
【０００５】
一方、液晶表示装置を用いる表示装置として、液晶プロジェクタが実用化されている。液晶プロジェクタは光源からの照明光を液晶パネルに照射し、液晶パネルの画像をスクリーンに投写するものである。液晶プロジェクタに用いられる液晶パネルには反射型と透過型とがあるが、液晶パネルを反射型とした場合には、画素のほぼ全域を有効な反射面とすることができ、液晶パネルの小型化、高精細化、高輝度化において、透過型に比較して有利である。また、アクティブマトリクス型液晶表示装置の中で画素電極を形成した基板上に、画素電極を駆動する駆動回路をも形成する所謂駆動回路一体型液晶表示装置が知られている。
【０００６】
さらには、駆動回路一体型液晶表示装置において、画素電極及び、駆動回路を絶縁基板ではなく、半導体基板上に形成した反射型液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌ  ｏｎ  Ｓｉｌｉｃｏｎ、以下ＬＣＯＳとも呼ぶ）が知られている。
【０００７】
また、駆動回路一体型液晶表示装置の駆動方法において、外部から映像信号を液晶表示装置にアナログ信号で入力し、駆動回路により映像信号をサンプリングして液晶パネルに出力する駆動方法が知られている。
【０００８】
【発明が解決しようとする課題】
映像信号をサンプリングする駆動方法では、駆動回路が映像信号を取り込む時間を確保するために、映像信号を複数相に分割する方法（相展開）を用いている。すなわち、１本の信号線によって伝送された映像信号を複数本の信号線に振り分けて伝送している。映像信号を複数の信号線に振り分けて出力することで、同時に複数の回路で映像信号を取り込むことができ、そのため映像信号を取り込むための時間を長くすることが可能である。ところが、相展開することにより、映像信号を取り込む時間を確保することが可能となるが、回路のばらつきによる問題点が生じることを見出した。すなわち、複数の信号線には映像信号を出力するために、信号線毎に出力回路が設けている。この出力回路の特性にばらつきがあると、表示画像にも同じくばらつきが生じ表示品質が低下するという問題が発生する。
【０００９】
【課題を解決するための手段】
複数のアナログ回路によるばらつきを補正する為に、デジタルの信号処理回路内に複数のアナログ回路分の補正手段をもつことにより、補正手段にてアナログ回路のバラツキの補正を行う。
【００１０】
複数のアナログ回路毎に生じるばらつきを修正するデータを参照表として有しており、デジタル信号を参照表により補正することで、アナログ回路により生じるばらつきを補正する。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１２】
図１は、本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【００１３】
本実施の形態の液晶表示装置は、液晶パネル（液晶表示素子）１００と、表示制御装置１１１とで構成される。液晶パネル１００は、マトリックス状に画素部１０１が設けられた表示部１１０と、水平駆動回路（映像信号線駆動回路）１２０と、垂直駆動回路（走査信号線駆動回路）１３０と、画素電位制御回路１３５から構成される。また、表示部１１０と水平駆動回路１２０と垂直駆動回路１３０と画素電位制御回路１３５とは同一基板上に設けられている。画素部１０１には画素電極と対向電極と両電極に挟まれて液晶層が設けられる（図示せず）。画素電極と対向電極の間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。なお、本発明は画素電位制御回路１３５を有する液晶表示装置に適用して有効であるが、画素電位制御回路１３５を有する液晶表示装置に限られるものではない。
【００１４】
表示制御装置１１１には外部装置（例えばパーソナルコンピュータ等）から外部制御信号線４０１が接続している。表示制御装置１１１は外部から外部制御信号線４０１を経て送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号等の制御信号を用い、水平駆動回路１２０および、垂直駆動回路１３０、画素電位制御回路１３５を制御する信号を出力する。
【００１５】
また、表示制御装置１１１は映像信号制御回路４００を有している。映像信号制御回路４００には表示信号線４０２が接続しており、外部装置から表示信号が入力する。表示信号は液晶パネル１００に表示する映像を構成するよう一定の順番で送られてくる。例えば、液晶パネル１００の左上に位置する画素を先頭に、１行分の画素データが順番に送られ、上から下に向けて各行のデータが外部装置から順次送られてくる。映像信号制御回路４００は表示信号を基に映像信号を形成し、液晶パネル１００が映像を表示するタイミングに合わせて映像信号を水平駆動回路１２０に供給する。
【００１６】
１３１は表示制御装置１１１から出力する制御信号線であり、１３２は映像信号伝送線である。なお、図１では映像信号伝送線１３２を１本で示しているが、複数相に相展開しており複数本の映像信号伝送線１３２が設けられる。なお、相展開については後述する。
【００１７】
映像信号伝送線１３２は表示制御装置１１１から出力して、表示部１１０の周辺に設けられた水平駆動回路１２０に接続する。水平駆動回路１２０からは垂直方向（図中Y方向）に、複数本の映像信号線（ドレイン信号線または垂直信号線ともいう）１０３が延びている。また複数本の映像信号線１０３は、水平方向（X方向）に並んで設けられている。映像信号線１０３により映像信号が画素部１０１に伝えられる。
【００１８】
また、表示部１１０の周辺には垂直駆動回路１３０も設けられている。垂直駆動回路１３０からは水平方向（X方向）に複数本の走査信号線（ゲート信号線または水平信号線ともいう）１０２が延びている。また複数本の走査信号線１０２は、垂直方向（Y方向）に並んで設けられている。走査信号線１０２により画素部１０１に設けられたスイッチング素子をオン／オフする走査信号が伝えられる。
【００１９】
さらに、表示部１１０の周辺には画素電位制御回路１３５が設けられている。画素電位制御回路１３５からは水平方向（X方向）に複数本の画素電位制御線１３６が延びている。また複数本の画素電位制御線１３６は、垂直方向（Y方向）に並んで設けられている。画素電位制御線１３６により画素電極の電位を制御する信号が伝えられる。
【００２０】
水平駆動回路１２０は、水平シフトレジスタ１２１と、映像信号選択回路１２３とから構成される。表示制御装置１１１から制御信号線１３１や映像信号伝送線１３２が水平シフトレジスタ１２１と映像信号選択回路１２３とに接続され、制御信号や映像信号が送信されている。なお、各回路の電源電圧線については表示を省略したが、必要な電圧が供給されているものとする。
【００２１】
表示制御装置１１１は、外部から垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、制御信号線１３１を介して垂直駆動回路１３０にスタートパルスを出力する。次に、表示制御装置１１１は水平同期信号に基づいて、１水平走査時間（以下１ｈと示す）毎に、走査信号線１０２を順次選択するようにシフトクロックを垂直駆動回路１３０に出力する。垂直駆動回路１３０は、シフトクロックに従い走査信号線１０２を選択し、走査信号線１０２に走査信号を出力する。すなわち、垂直駆動回路１３０は図１中上から順番に１水平走査時間１ｈの間、走査信号線１０２を選択する信号を出力する。
【００２２】
また、表示制御装置１１１は、ディスプレイタイミング信号が入力されると、これを表示開始と判断し、映像信号を水平駆動回路１２０に出力する。表示制御装置１１１から映像信号は順次出力されるが、水平シフトレジスタ１２１は表示制御装置１１１から送られてくるシフトクロックに従いタイミング信号を出力する。タイミング信号は、映像信号選択回路１２３が各映像信号線１０２に出力すべき映像信号を取り込むタイミングを示している。
【００２３】
すなわち、映像信号選択回路１２３は各映像信号線１０３毎に映像信号を取込み、保持する回路（サンプルホールド回路）を有しており、このサンプルホールド回路はタイミング信号が入力すると映像信号を取り込む。表示制御装置１１１は特定のサンプルホールド回路にタイミング信号が入力するタイミングに合せて、該当するサンプルホールド回路が取り込むべき映像信号を出力する。映像信号はアナログ信号であり、映像信号選択回路１２３はタイミング信号に従いアナログ信号の中から一定の電圧を映像信号（階調電圧）として取り込み、該取り込んだ映像信号を映像信号線１０３に出力する。映像信号線１０３に出力された映像信号は垂直駆動回路１３０からの走査信号が出力されるタイミングに従い画素部１０１の画素電極に書き込まれる。
【００２４】
画素電位制御回路１３５は、表示制御装置１１１からの制御信号にもとづき、画素電極に書き込まれた映像信号の電圧を制御する。映像信号線１０３から画素電極に書き込まれた階調電圧は、対向電極の基準電圧に対してある電位差を有している。画素電位制御回路１３５は画素部１０１に制御信号を供給して画素電極と対向電極との間の電位差を変化させる。なお、画素電位制御回路１３５については後で詳述する。
【００２５】
次に図２を用いて映像信号制御回路４００について説明する。図２は本発明の１実施の形態である液晶表示装置の映像信号制御回路４００の回路構成を示す概略ブロック図である。前述したように、外部から表示信号線４０２を介して表示信号が映像信号制御回路４００に入力している。４０３はＡＤ変換回路である。表示信号がアナログ信号の場合に、ＡＤ変換回路４０３にて表示信号をデジタル信号に変換する。４０４は信号処理回路で、γ補正、解像度変換等の信号処理が行われる。なお、表示信号がデジタル信号の場合には直接または、各種インターフェース回路を経て、信号処理回路４０４に表示信号が入力する。
【００２６】
また信号処理回路４０４では、フレーム周波数の逓倍化が行われている。外部から表示に必要な信号は映像信号制御回路４００に１画面毎送られてくる。この１画面分の表示に必要な信号が送られてくる期間を１フレーム周期とし、フレーム周期の逆数をフレーム周波数とする。特に外部から液晶表示装置に信号が送られる場合を外部フレーム周期、表示制御装置１１１が液晶パネル１００に信号を送る場合を液晶駆動フレーム周期と呼ぶ。信号処理回路４０４では外部フレーム周波数に対して液晶駆動フレーム周波数を数倍に上げている。フレーム周波数の逓倍化は、フリッカの防止の目的で行われる。なお、フレーム周波数の逓倍化についても後述する。
【００２７】
４０５はＤＡ変換回路である。ＤＡ変換回路４０５では信号処理回路４０４で信号処理したデジタル信号をアナログ信号に変換している。４０６は増幅交流化回路である。増幅交流化回路４０６はＤＡ変換回路４０５から出力したアナログ信号を増幅し交流化する。
【００２８】
一般に液晶表示装置においては、液晶層に印加する電圧の極性を周期的に反転させる交流化駆動が行われている。交流化駆動を行う目的は直流電圧が液晶に印加されることによる劣化を防止するためである。画素部１０１には前述したように画素電極と対向電極が設けられているが、交流化駆動を行う一つの方法として、対向電極に定電圧を印加し、画素電極に対向電極に対して正極性、負極性の階調電圧を印加する。なお、本明細書では正極性と負極性の電圧とは対向電極の電位を基準にした画素電極の電圧を示している。反射型液晶表示装置ＬＣＯＳでは、この交流化駆動をフレーム周期で行っている（フレーム反転）。ライン反転、ドット反転が用いられない理由は、反射型液晶表示装置ＬＣＯＳではブラックマトリックスを設けないため、ライン反転、ドット反転で生じる不要な横電界による光漏れを隠すことができないからである。ただし、フレーム反転を行うと、フレーム周期で表示面にフリッカが生じる（面フリッカ）。前述したように、フレーム周期を人間の目の応答時間より短くすることで、面フリッカを低減している。
【００２９】
４０７はサンプルホールド回路である。サンプルホールド回路４０７では、増幅交流化回路４０６から出力した映像信号を一定の期間ごと取り込み、映像信号伝送線１３２に出力している。前述したように映像信号伝送線１３２は複数本形成されており、サンプルホールド回路４０７は取込んだ電圧を映像信号伝送線１３２に順番に出力する。そのため、映像信号は複数相に相展開されて映像信号伝送線１３２に出力する。
【００３０】
図３を用いて相展開について説明する。なお、図３では説明を簡略化するために、映像信号伝送線１３２が３本の場合、すなわち３相に相展開する場合について示している。図３（ａ）はサンプルホールド回路４０７に入力する映像信号を示している。サンプルホールド回路４０７は丸付き数字で示す期間で映像信号を取り込む。図３（ｂ）は１本目の映像信号伝送線１３２に出力される映像信号を示している。サンプルホールド回路４０７から１本目の映像信号伝送線には、期間▲１▼と、▲４▼と、▲７▼のように２期間おきに取込んだ映像信号が出力されている。また、３本の映像信号伝送線１３２に分けて映像信号を伝送することで、映像信号が出力される期間を３倍にすることが可能となっている。図３（ｃ）は２本目の映像信号伝送線１３２に出力される映像信号を示しており、図３（ｄ）は３本目の映像信号伝送線１３２に出力される映像信号を示している。
【００３１】
映像信号を相展開することで、液晶パネル１００に設けられた映像信号選択回路１２３において、映像信号を取り込む期間を長くすることが可能となる。ただし、サンプルホールド回路４０７は高速の信号をサンプルホールドすることが可能な高性能の回路が用いられる。なお、さらにもう１段サンプルホールドすることで、相展開後の映像信号の位相をそろえることができる。映像信号の位相をそろえることにより、液晶パネル１００内の映像信号選択回路１２３で同一のサンプリングクロックを用いて映像信号をサンプリングすることが可能となる。
【００３２】
次に図４を用いて図２に示すサンプルホールド回路４０７の問題点について説明する。図２に示す回路方式では、図４（ａ）に示すように信号が低速の場合はサンプリング期間ＳＰが充分長いため、サンプルホールド回路４０７において正しい信号レベルをサンプリングするマージンは十分あり、サンプルホールド回路４０７によるばらつきは小さい。しかし、解像度が上がるに従い、またはフレーム周波数の逓倍化により信号が高速になった場合、図４（ｂ）に示すように映像信号波形が三角波に近くなり、サンプリングクロックの位相ずれやノイズ等により正しい信号レベルをサンプリングする期間が少なくなり、容易に誤サンプリングし、サンプリングタイミングのずれによるレベルばらつきが大きくなる。これは、表示階調が誤表示されることであり、表示品質を低下させることになる。
【００３３】
そこで高解像度、高フレーム周波数での誤サンプリングを対策する方法として、図５に示されるような構成の回路を開発した。本回路は図２の構成に対し、サンプルホールド処理をデジタル信号にて行うものである。外部からの映像信号はＡＤ変換回路４０３によりデジタル信号に変換される。デジタル化した信号は信号処理回路４０４でγ補正、解像度変換、フレームレート変換等の信号処理を行った後、デジタル信号のままサンプルホールドされ相展開する。デジタル信号のまま相展開するためサンプルホールドばらつきは著しく改善され、アナログ信号を相展開した際のサンプルホールドばらつきは発生しない。なお、展開した各相の信号は、後段のＤＡ変換回路４０５にてアナログ信号に変換し、増幅、交流化を行う。
【００３４】
図６に図５の回路の後段処理をＩＣ化した構成を示す。４１０はＩＣ化されたアナログドライバである。信号処理回路４０４にてγ補正、解像度変換、フレームレート変換等の信号処理をしたデジタル信号がアナログドライバ４１０に入力する。アナログドライバ４１０内ではサンプルホールド回路４０９で入力したデジタル信号をデジタルのまま相展開し、それぞれの相のデジタル信号をＤＡ変換回路４０５でＤＡ変換し、増幅交流化回路４０６で増幅、交流化する。本構成では、後段を1チップ化でき、回路がシンプルになる。
【００３５】
前述したように図５、図６のような構成では、サンプルホールドをデジタル信号で行う為、サンプルホールドばらつきは発生しない。そのため、信号が高速化した場合に特に有効である。デジタル信号をサンプルホールドして相展開する方法では、映像信号は“１”か“０”のデジタル信号であり、信号線上に出力された電圧がばらついたとしても、信号としては“１”か“０”の値として取込まれるため、アナログ信号で問題となったようなばらつきは発生しない。
【００３６】
なお、複数の信号線に映像信号を振り分ける方法についても、デジタル信号であるためアナログ信号に比べてデータの保持が容易である。映像信号は表示する画像の解像度に従った周期の信号が、画面を構成する順番に、外部装置（例えばパーソナルコンピュータ）から入力しており、ＡＤ変換回路４０３から出力するデジタル信号も外部装置から入力する映像信号の周期と順番に従っている。そのため、取込んだデジタル信号を順番に複数の信号線に出力することで、デジタル信号で相展開が可能である。しかしながら、発明者は相展開した後の回路の特性により各相間でばらつきが発生する問題を見出した。次に、この相展開後の回路により発生するばらつきについて説明する。
【００３７】
回路を構成する部品には、もともと特性のばらつきがある。図７にオペアンプ４１３で増幅回路を構成した場合の例を示す。以下図７（ａ）に示す例を用いて、部品の特性ばらつきによる信号のばらつきを試算する。図７（ａ）の回路において、抵抗Ｒ１の抵抗値を２７０Ωとし、抵抗R２の抵抗値を７５０Ωとし、これら抵抗のばらつきを±０．５％とし、オペアンプ４１３のゲインばらつきを±０．０２５％とし、映像信号の振幅を１．２Vとすると、オペアンプ４１３の増幅率はＲ２／Ｒ１の比で決まることから、特性ばらつきにより増幅率が最大になる場合と最小になる場合の出力電圧の振幅を求めると。
【００３８】
最大の場合は、１．２Ｖ×（（７５０×１．００５）÷（２７０×０．９９５）＋１）×１．０００２５＝４．５６８Ｖとなり。最小の場合は、１．２Ｖ×  （（７５０×０．９９５）÷（２７０×１．００５）＋１）×０．９９９７５＝４．４９９Ｖとなる。
【００３９】
よって、最大の場合と最小の場合の差は、４．５６８Ｖ−４．４９９Ｖ＝０．０６９Ｖより、最大で６９ｍＶのばらつきを生じる。この増幅率のばらつきは図７（ｂ）に示すような波形となって表れる。なお、クランプ電圧Ｖｃｒｐは一定電圧が供給されており、図７（ｂ）では１．０Ｖとした。
【００４０】
また、図８に反射型液晶表示装置（ＬＣＯＳ）の印加電圧−反射率特性を示す。相対反射率９０％で印加電圧は１．１Ｖ、相対反射率１０％で印加電圧は２．４Ｖとなることから、１．３Ｖの電圧差で２５６階調を表示することとなり、図８の傾きは１．３Ｖ÷２５６階調＝５．１ｍＶ／階調となる。よって１階調あたりの電圧は約５ｍVとなる。従ってばらつきが６９ｍVある場合、  ６９ｍＶ  ÷５ｍＶ／階調  ＝  １３．８階調となる。よってこの場合、６９ｍＶのばらつきは約１４階調の輝度差を生じる。
【００４１】
この増幅回路のばらつきは、映像信号伝送線１３２間でのばらつきとなる。映像信号伝送線１３２間でのばらつきは、液晶パネル上の表示画像としては周期性の縦線の輝度差となって表れるため、著しく表示品質を低下させて問題になる。
【００４２】
図９に示すように増幅交流化回路は、増幅回路が有するオペアンプの他に、交流化回路もオペアンプを有しており、交流化回路での反転ばらつきも考えられる。また、液晶パネル１００内におけるトランジスタの特性ばらつき等も縦線の発生要因としてあげられる。
【００４３】
図１０に図９に示す回路のばらつきを示す。図１０（ａ）は図７（ｂ）に示す入力波形がオペアンプ４１３に入力する場合の図９中節点Ａに出力する信号波形を示している。図１０（ｂ）は正極性用オペアンプ４１５の出力を示している。正極性用オペアンプ４１５は増幅率が１の反転増幅回路で、出力は図１０（ｂ）に示すように定電圧で与えられる反転レベル電圧から入力電圧を差し引いた値となる。負極性用オペアンプ４１４は増幅率１のバッファアンプで入力波形がそのまま出力する。
【００４４】
表示図１０（ｃ）はアナログスイッチ４１６を用いて、負極性用オペアンプ４１４と正極性用オペアンプ４１５との出力が交互に出力する様子を示している。なお、図１０（ｃ）に示す映像信号は、ノーマリーホワイトの場合を示している。そのため、対向電極の基準電極Ｖｃｏｍに対して、電位差が少ない方が高輝度（白表示）となる。図１０（ｃ）に示すように、各回路のばらつきは映像信号伝送線１３２間でのばらつきとなる。例えば映像信号伝送線１３２がｎ本の場合で、１本目が最小でｎ本目が最大となるようにばらついた場合に、ｎ本毎に液晶パネル上の表示画像に縦線が表れるため、著しく表示品質を低下させることになる。
【００４５】
各アナログ回路を調整することで、ばらつきを補正することは可能であるが、調整する部品数が多く、量産性を著しく損なうこととなる。そこで、アナログ回路のばらつきを各アナログ回路に入力する前のデジタル信号にて補正することで低減することとした。
【００４６】
図１１に参照表を用いて回路のばらつきを補正する回路構成について示す。
【００４７】
信号処理回路にてデジタル信号をサンプルホールドして相展開した各信号ラインはそれぞれ参照表（ＬＵＴ：Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ  以下ＬＵＴとも呼ぶ）４２０をもち、各相独立に補正を行う。各相毎にばらつきが異なるため、参照表４２０には予め最適なデータが求められる。また、補正データは別のメモリ等に格納されており、必要に応じて参照表４２０にばらつきを補正するデータが転送される。
【００４８】
図１１において、信号処理回路４０４にてγ補正、解像度変換、フレームレート変換等の信号処理が行われ、さらに相展開されたデジタル信号が参照表４２０に入力する。参照表４２０では入力したデジタル信号に対応するデジタルデータをＤＡ変換回路４０５に出力する。ＤＡ変換回路４０５ではデジタルデータをアナログ信号に変換し増幅交流化回路４０６に出力する。
【００４９】
参照表４２０には各相毎にばらつきを補正するデータが格納される。参照表４２０に格納される補正データの設定は、表示画面を観察、評価しながら行う。まず、補正していないデータ（標準データ）を参照表４２０に格納し表示を行い、各相毎のばらつきを観察する。その後、輝度が低下している相は輝度が増加するような係数が標準データに掛けられ補正データとされ、輝度が増加している相は輝度が減少する係数が選ばれる。各相毎の輝度が均一化されると、その場合の係数が最適な係数として映像信号制御回路４００に記録される。
【００５０】
図１２に図１１の回路の参照表４２０を１パッケージ化し、後段処理をＩＣ化した構成を示す。４１０はＩＣ化されたアナログドライバで、４２１はゲートアレイ等で１パッケージ化された参照表４２０である。信号処理回路４０４にてγ補正、解像度変換、フレームレート変換、相展開等の信号処理をしたデジタル信号が、各相毎参照表４２１に入力する。参照表４２１ではデータを補正しアナログドライバ４１０に出力する。アナログドライバ４１０ではＤＡ変換、増幅、交流化が行われる。本構成では、各段を1パッケージ化でき、回路がシンプルになる。
【００５１】
なお、信号処理回路とサンプルホールド回路とを分離して、サンプルホールド回路と参照表とを１パッケージ化することも可能である。また、１パッケージの中は１チップのゲートアレイで構成することも、複数のチップに分割して構成することも可能である。
【００５２】
図１３に信号処理回路４０４と参照表４２０を１パッケージで構成する実施例を示す。４２２はフラットパッケージで、内部に信号処理回路４０４と参照表４２０を有する。信号処理回路４０４と参照表４２０は１チップのゲートアレイで構成することも、複数のチップで構成することも可能である。
【００５３】
図１４に1色あたり２５６階調データを補正する参照表４２０のデータ構成の実施例を示す。入力データは８ビットで補正データは１０ビットとした。補正データは充分階調表現が可能な階調数分のビット数を使用する。参照表４２０は読み書き可能なメモリ（ＲＡＭ）で構成され、入力した２５６階調の映像信号をアドレスとして、アドレスに格納された１０ビットのデータを補正データとして出力する。
【００５４】
なお、補正データを出力する構成としては、入力データに対して補正データを出力する機能を有するものであれば利用可能である。たとえば、入力データに対して補正係数を演算して補正データを出力する信号処理回路を用いることも可能である。また、参照表はアドレスと該各アドレスにデータを格納できるものを利用することができるが、ＲＡＭまたはＲＯＭ等のメモリで構成することも、論理回路で構成することも可能である。
【００５５】
図１４に示した参照表４２０への補正データ設定方法の例を図１５に示す。映像信号制御回路４００内部の信号線の構成は、データバス４３５は１０ビット、アドレスバス４３６は８ビットで構成される。また、データ処理用にマイコン４３０が設けられる。なお、マイコン４３０は必要に応じてデータ処理が行える回路を用いることも可能である。補正データ設定時は、マイコン４３０から１０ビット×２５６の補正用データを送信して参照表４２０用のＲＡＭに設定する（経路▲１▼）。
【００５６】
なお、パラレル通信による２５６データの設定タイミング例を図１６に示す。マイコン４３０はＲＡＭを構成するチップのチップセレクト信号ＣＳをロウレベルにしたのち、アドレスバス４３６に０〜２５５の値を順番に出力する。また、アドレスの出力と同時に各アドレス毎の補正データをデータバス４３５上に１０ビットで出力する。さらに、データバス４３５に補正データを出力した状態で、リードライト信号ＷＲを出力する。ＲＡＭはリードライト信号ＷＲの立上りでデータをラッチし格納する。アドレスはリードライト信号ＷＲの立上りでインクリメントされ、データをアドレス０から順番に２５５まで設定する。
【００５７】
参照表４２０から補正データを読み出す場合は、相展開されたデジタル信号がアドレスバス４３６に設定され、ＲＡＭはアドレスバス４３６が指示するアドレスの補正データをデータバス４３５上に出力する（図１５中の経路▲２▼）。ＤＡ変換回路４０５はデータバス４３５により入力するデジタルデータをアナログ信号に変換し増幅交流化回路に出力する。
【００５８】
参照表４２０によるデータの補正を図１７に示す。アナログ回路で発生する特性ばらつきを参照表４２０にて逆方向に補正し、補正後の出力でばらつきを最小にする。図１７（ａ）はアナログ回路特性が理想的な場合で、入力に対し正常な出力が得られている。４５１は入力に対し正常な出力の特性を示している。線４５１で示す特性は正常なため、参照表４２０の値は補正をかけない値が選ばれる。４５２は補正をかけない場合の参照表４２０の入力と出力の特性を示す。
【００５９】
次に、図１７（ｂ）はアナログ回路特性が正常値に対して、高い値を出力する場合を示す。４５４は入力に対し出力が高い値となる特性を示す線である。線４５４で示す入力と出力の特性は、出力が高い値を示すため、参照表４２０では出力が低くなるような補正データが選ばれる。参照表４２０の特性は線４５５に示すように、補正をかけない場合の線４５２に対して出力が低くなるような値になっている。
【００６０】
図１７（ｂ）で示す場合のばらつきを補正する方法としては、液晶パネルの画像を観察し、高輝度の相に設けられた参照表の特性が、図１７（ｂ）の線４５５となるような係数を外部から図１５に示すマイコン４３０に入力する。マイコン４３０は入力した係数と基準データから補正データを作成し参照表のデータを作成する。液晶パネルには補正した画像が出力される。さらに、補正の必要がある場合は同様な操作を繰り返し、画面に輝度むらが観察されなくなるように調整する。なお、外部から係数を入力するためのインターフェース部が設けられマイコン４３０に接続されている。
【００６１】
一度設定された係数は、映像信号制御回路４００に記録される。液晶表示装置の立上げ動作時にマイコン４３０により、標準データと係数とから補正データが作成され、参照表４２０に格納される。
【００６２】
次に図１７（ｃ）にアナログ回路特性が正常値に対して、低い値を出力する場合を示す。４５６は入力に対し出力が低い値となる特性を示す線である。線４５６で示す入力と出力の特性は、出力が低い値を示すため、参照表４２０では出力が高くなるような補正データが選ばれる。参照表４２０の特性は線４５７に示すように、線４５２に対して出力が高くなるような値になっている。
【００６３】
なお、補正の方法としては、液晶パネルの画像を撮像装置で入力し、入力した画像データから輝度むらのある相を検出して、自動的に係数を算出し、算出した係数を基に参照表４２０に補正データを作成することも可能である。
【００６４】
図１７に示すように、アナログ回路のばらつきが増幅率のばらつきのような場合では、入力に対して出力のばらつきが線形に変化しているため、ばらつきを補正するデータも入力に対して線形に変化する値となる。そのため、標準データに係数を掛けて補正データを求めることが可能である。
【００６５】
図1８に交流化回路で発生したばらつきを補正する場合の構成を示す。参照表は1相あたり正極性用４２３と負極性用４２２の2つのテーブルをもち、交流化信号に同期してアナログスイッチ４１７で選択する。負極性用オペアンプ４１４から映像信号が出力する場合は、負極性用参照表４２２で補正し、正極性用オペアンプ４１５から映像信号が出力する場合は、正極性用参照表４２３で補正する。正極性用、負極性用それぞれの参照表に補正データを設定しておくことにより、正極と負極間でのばらつきが補正できる。
【００６６】
図1９に映像ソースにより複数の参照表から1つの参照表を選択する方法を示す。通常、信号のソースとしては、パソコンのウインドウの様なグラフィック画像、又は映画、自然画等がある。予め、これらの複数の映像ソースに適したγ補正データなどの参照表を作成しておき、映像ソースによってスイッチを切り替えて使用する。図１９においては３種類の映像ソース用に参照表を設ける場合を示す。なお、当然映像ソースの数に対応して複数の参照表を設けることが可能である。４２４は第１の映像ソース用参照表で、４２５は第２の映像ソース用参照表、４２６は第３の映像ソース用参照表である。スイッチ４１８によってどの参照表を用いるかを選択する。
【００６７】
なお、スイッチ４１８は、デジタル信号の伝達経路を切り替えるスイッチであれば利用可能である。図１９（ｂ）に、スイッチ４１８を論理回路で構成する場合を示す。
【００６８】
図２０、図２１を用いて参照表を複数使用して、擬似的に階調を上げる方法を説明する。γ補正用の参照表等の場合では、図２０（ａ）の様に、入力に対する出力の変化が少なく、出力する階調が減少して画質が劣化する。図２０（ｂ）に出力の変化が少ない部分Ｂの拡大図を示す。図２０（ｂ）の例では符号Ｃで示す点のように、ｎ＋１の入力に対し、ｍとｍ＋１の間の階調を出力したいが、ビット数の関係で、ｍまたはｍ＋１のどちらかしか表現できないことがある。そこで、２つの参照表をフレーム毎切り換えて中間階調を出力する。
【００６９】
図２１（ａ）において、４２７は第１の参照表で、４２８は第２の参照表で、４１９は切り換え用のアナログスイッチである。図２１（ｂ）に示すように、第１の参照表４２７はn+1が入力した時に、ｍを出力する。図２１（ｃ）に示すように、第２の参照表４２８はn+1が入力した時に、ｍ＋１を出力する。第１の参照表４２７と第２の参照表４２８の出力をアナログスイッチ４１９を用いて、フレーム周期で交互に切り換えて出力する。それにより図２１（ｄ）に示すように、擬似的にｍとｍ＋１の中間の階調（図中Ｄ）を視覚的に表示することが可能となる。
【００７０】
次に図２２、図２３を用いて参照表を使用してコントラスト、及び輝度を調整する方法を説明する。なお、図２２、図２３では説明を簡単にするために、ノーマリーブラックの場合で説明する。すなわち、電圧が大で高輝度（白表示）となる。図２２はコントラストを調整する方法を説明する図である。図２２（ａ）の入力に対する出力の特性を示す線４６１に示すデータのコントラストを下げる場合は、図２２（ｂ）に示すように、特性を示す線４６２の傾きを小さくする。コントラストを上げる場合は図２２（ｃ）に示すように、特性を示す線４６３の傾きを大きくする。
【００７１】
図２３は輝度を調整する方法を説明する図である。図２３（ａ）の入力に対する出力の特性を示す線４６１に示すデータの輝度を下げる場合は、図２３（ｂ）に示すように、特性を示す線４６４を黒方向に平行移動し、図２３（ｃ）に示すように、輝度を上げる場合は特性を示す線４６５を白方向に平行移動する。
【００７２】
図２４にアナログスイッチを設け、１パッケージ化した参照表４２１のピン数を減らす回路構成を示す。なお、同様の構成で内外のインターフェースの配線及びピン数を減らすことが可能である。複数の参照表４２０を１パッケージに収納した場合、回路構成はシンプルになるが、パッケージのピン数が増加するという問題が生じる。参照表４２０とＤＡ変換回路４０５との間のデータバス４３５は１０ビットであるため、各相毎にデータバスを設けると、データバスに接続するための１パッケージ化した参照表４２１のピン数は、著しく増加する。例えば１２相１０ビットの場合、１２０ピンとなる。そのため、各参照表の出力を内部スイッチ４３７で選択し、同じタイミングで外付けスイッチ４３８で出力先を選択する。本回路構成により例えば１２相１０ビットの場合、１２０ピンから１０ピンに減少するため、使用するパッケージの最小化が可能となる。
【００７３】
次に図２５を用いて、配線数を省略可能な構成について説明する。図２５では、参照表４２０の位置が相展開用のサンプルホールド回路４０４の前に設けられている。図２５に示す構成では、参照表４２０とサンプルホールド回路４０４間の配線数が大幅に省略可能である。例えば図１１に示す構成では、サンプルホールド回路４０４と参照表４２０との間では、データを伝える信号線が相展開した数必要である。１２相１０ビットの場合では、配線数は１２０本となる。対して図２５に示す場合では、１０ビット分の１０本ですむことになる。
【００７４】
図２５に示す参照表４２０では、表示信号線４０２により外部装置から表示信号が一定の順番で、映像信号制御回路に送られてくる。そのため、表示信号の順番に合せて、相展開される順番を定めれば、相展開する構成と補正する構成の位置を並べ替えても問題ない。すなわち、ｎ番目の相のデータであることがわかれば、ｎ番目の相のばらつきに必要な補正を相展開前に行うことが可能である。
【００７５】
ＡＤ変換回路４０３からは、例えば１０ビットのデータバス４３５が出力している。参照表４２０は相展開する数設けらており、各参照表４２０にはデータバス４３５が接続している。映像信号制御回路４００はＡＤ変換回路４０３から出力するデータの順番により、どの相のデータであるかを知り、補正する参照表４２０を選択する。
【００７６】
次に図２６を用いて参照表データの通信について説明する。参照表に設定するデータ量としては１色あたり１２相、１０ビット(２バイト)データ、２５６階調とした場合、
１２相  ×  ２バイト  ×  ２５６階調  ＝  ６１４４バイト
になり、３色では
６１４４バイト  ×  ３色  ＝  １８４３２バイト
となる。例えば外部のパソコン４４８に参照表データを記録しておき、表示制御装置１１１内のマイコン４３０とでデータ通信を行い、参照表４２０にデータを取り込む方法を用いると、パソコン−マイコン間通信をＲＳ−２３２Ｃで９６００ｂｐｓの速さで通信した場合、最短で１５秒かかる。なお、４４７はデータ通信用のインターフェース部である。また、パソコン−マイコン間のデータ通信はＲＳ−２３２Ｃに限らず、他の方法（例えばＵＳＢ、ＩＥＥＥ１３９４、ＳＣＳＩ、Ｂｌｕｅｔｏｏｔｈ等）を用いることが可能である。
【００７７】
次に、映像信号制御回路４００内に設けたマイコン内蔵のＲＡＭに記憶しておく場合を考察すると、１８４３２バイトもの領域を大きく消費する問題が発生する。
【００７８】
通信時間の短縮、及びマイコン内蔵ＲＡＭを節約する為、データをγ補正用の標準データ４２９と差分データに分ける。差分データは外部装置（パソコン）より表示画像を観察しながら最適な値が設定される。参照表データを作成する場合は、マイコン内で標準データ４２９に差分データに掛けて演算することで参照表データを作成する。これによりパソコン−マイコン間での通信データ量の増大も、マイコン内蔵ＲＡＭ領域を大きく使用することもなく参照表にデータを取り込むことが可能となる。
【００７９】
次に図２７を用いてフレーム周波数を逓倍化する方法について説明する。図２７（ａ）に２フレーム分のフレームメモリを用いて、フレーム周波数を変換する回路構成と、図２７（ｂ）に２倍速にする場合のタイミングチャートを示す。
【００８０】
フレーム周波数を変換する回路はタイミングコントローラ４３２と１フレーム分の容量がある第１のフレームメモリ４３３と第２のフレームメモリ４３４によって構成される。映像信号はタイミングコントローラ４３２に入力し、タイミングコントローラ４３２中のスイッチ操作により、第１のフレームメモリ４３３と第２のフレームメモリ４３４に入力する。第１のフレームメモリ４３３と第２のフレームメモリ４３４からは、例えば周波数を２倍にする場合は２倍のクロックで読出し、タイミングコントローラ４３２から出力する。
【００８１】
次にタイミングについて説明する。映像信号の入力がフレーム１のタイミングでは第１のフレームメモリ４３３に画像データをそのまま書き込む。映像入力がフレーム2のタイミングで第２のフレームメモリ４３４にフレームの画像データを書き込む。それと同時に第１のフレームメモリ４３３からは２倍速のスピードで２回フレーム１のデータを読み出す。フレーム3のタイミングでは第１のフレームメモリ４３３にフレーム３の画像データを書きこむのと同時に、第２のフレームメモリ４３４のデータを２倍のスピードで２回読み出す。これを繰り返すことによりフレーム周波数が２倍の信号を出力することが可能となる。
【００８２】
図２８にメモリを１フレーム＋１ブロック分使用してフレーム周波数を変換する場合の回路構成と、図２９にタイミングチャートを示す。図２８においてメモリ容量は6ブロックで1フレーム分の場合を例とする。回路は7ブロックに分けられるブロックメモリ４４０と、タイミングコントローラ４３２で構成される。7つの各メモリブロックの入出力はタイミングコントローラ４３２によって制御される。
【００８３】
次に図２９に示すタイミングチャートにより動作を説明する。1フレーム分の映像信号を6個のタイミングに分割し、１−１〜１−６とする。１−１の信号はブロック１に、１−２の信号はブロック２に書き込み、以降順に信号をメモリの各ブロックに書き込む。そして書き込みタイミングとは非同期にメモリから２倍のスピードで読出しを行い、図２９のように２倍速の映像信号を出力する。次に２−１の信号はブロック７に、２−２の信号はブロック１に書き込むというように以降ローテーションを繰り返しながら読み書きを行う。この回路方式は動作が複雑になるがメモリ容量が少なくできる利点がある。メモリ容量は分割ブロック数を増やすほど少なくなるが、その分動作が複雑になる為、両者のバランスを考慮する必要がある。
【００８４】
図３０にメモリを使用してテストパタンを出力する回路構成を示す。通常映像信号によって回路の調整をその都度行うが、その場合には、ドット市松、カラーバーチャート、グレースケール等のテストパタンを使用する。これらのパターンを出力するパソコン等を信号源として用意する必要があるが、本回路を用いれば映像信号制御回路４００内でパターンを発生する為これらの信号源が不要になる。回路は、通常の周波数変換などに使用するフレームメモリ４３１と、テストパタンを予め書きこんだフレームメモリ４４５、タイミングコントローラ４３２で構成される。通常動作時はフレームメモリ４３１から映像信号を出力する。テストパタン表示時はスイッチを切り替えてテストパタンのフレームメモリ４４５から映像信号を出力する。
【００８５】
図３１にフレームメモリ４３１を使用して静止画を出力する回路構成を示す。静止画出力は表示したくない映像信号を入力せざるをえない時等に有効な機能となる。通常動作時はフレームメモリ４３１内の映像信号を常に更新するためリアルタイムで映像が表示される。映像信号のメモリ書き込みを遮断すると、映像が更新されない為、遮断する直前の信号を繰り返しメモリから読み出す。このようにして静止画出力は、メモリの書き込みスイッチを制御して行う。
【００８６】
図３２にフレームメモリ４３１を用いた回路のコンバーゼンスの調整について示す。製品に表示素子を複数用いた場合(例えば2板あるいは3板)、それらの互いの位置を画素単位で合わす必要がある。通常は表示素子の位置を微調整して合わせるが、本方式によれば表示素子の位置を変えずに調整が可能となる。以下方法について説明する。フレームメモリ４３１に書き込んだ映像信号を読み出す時にアドレスを調整して表示位置を調整する。フレームメモリ４３１のアドレスと表示素子の画素が一致している場合、例えば図３２（ａ）のようにメモリ内の映像信号の位置に対して、読み出し位置のアドレスを右方向にn、下方向にmずらす。すると、表示素子での表示位置が左方向にn画素、上方向にm画素移動する。この様にして表示素子の表示位置を調整する。
【００８７】
次に図３３を用いて、画素部１０１について説明し、さらには、画素電位制御回路を用いて、画素電極の電位を変化させる駆動方法について説明する。図３３は画素部１０１の等価回路を示す回路図である。画素部１０１は表示部１１０の隣接する２本の走査信号線１０２と、隣接する２本の映像信号線１０３との交差領域（４本の信号線で囲まれた領域）にマトリックス状に配置される。ただし、図３３では図を簡略化するため１つの画素部だけを示している。各画素部１０１は、アクティブ素子３０と画素電極１０９を有している。また、画素電極１０９には画素容量１１５が接続されている。画素容量１１５の一方の電極は画素電極１０９に接続され、他方の電極は画素電位制御線１３６に接続されている。さらに画素電位制御線１３６は画素電位制御回路１３５に接続されている。なお、図３３においては、アクティブ素子３０はｐ型トランジスタで示している。
【００８８】
前述したように、走査信号線１０２には垂直駆動回路１３０から走査信号が出力している。この走査信号によりアクティブ素子３０のオン・オフが制御される。映像信号線１０３には映像信号として階調電圧が供給されており、アクティブ素子３０がオンになると、映像信号線１０３から画素電極１０９に階調電圧が供給される。画素電極１０９に対向するように対向電極１０７（コモン電極）が配置されており、画素電極１０９と対向電極１０７との間には液晶層（図示せず）が設けられている。なお、図３３に示す回路図上では画素電極１０９と対向電極１０７との間は等価的に液晶容量１０８が接続されているように表示した。画素電極１０９と対向電極１０７との間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。
【００８９】
液晶表示装置の駆動方法としては、前述したように液晶層に直流電流が印加されないように交流化駆動が行われる。交流化駆動を行うためには、対向電極１０７の電位を基準電位とした場合に、映像信号選択回路１２３からは基準電位に対して正極性と負極性の電圧が階調電圧として出力する。しかしながら、映像信号選択回路１２３を正極性と負極性の電位差に耐えるような高耐圧な回路とすると、アクティブ素子３０をはじめとし回路規模が大きくなるという問題や、動作速度が遅くなるといった問題が生じることとなる。また、図１０に示すように、映像信号制御回路４００では正極性側と負極性側のオペアンプが必要である。
【００９０】
そこで、映像信号選択回路１２３から画素電極１０９に供給する映像信号は、基準電位に対して同極性の信号を用いながらも交流化駆動を行うことを検討した。例えば、映像信号選択回路１２３から出力する階調電圧は、基準電位に対し正極性の電圧を用い、基準電位に対し正極性の電圧を画素電極に書き込んだ後に、画素電位制御回路１３５から画素容量１１５の電極に印加している画素電位制御信号の電圧を引き下げることにより、画素電極１０９の電圧も降下させて、基準電位に対して負極性の電圧を生じることができる。このような駆動方法を用いると、映像信号選択回路１２３が出力する最大値と最小値との差が小さいため、映像信号選択回路１２３は低耐圧の回路とすることが可能となる。なお１例として、画素電極１０９に正極性の電圧を書き込んで画素電位制御回路１３５により負極性の電圧を生じさせる場合について説明したが、負極性の電圧を書き込んで正極性の電圧を生じさせるには、画素電位制御信号の電圧を引き上げることにより可能である。
【００９１】
次に図３４を用いて、画素電極１０９の電圧を変動させる方法について説明する。図３４は説明のため液晶容量１０８を第１のコンデンサ５３で表わし、画素容量１１５を第２のコンデンサ５４で表わし、アクティブ素子３０をスイッチ１０４で示したものである。画素容量１１５の画素電極１０９に接続される電極を電極５６とし、画素容量１１５の画素電位制御線１３６に接続される電極を電極５７とする。また、画素電極１０９と電極５６とが接続された点を節点５８で示す。ここでは説明のため、他の寄生容量は無視できるものとして、第１のコンデンサ５３の容量はＣＬで、第２のコンデンサ５４の容量はＣＣとする。
【００９２】
まず図３４（ａ）に示すように、第２のコンデンサ５４の電極５７には外部から電圧Ｖ１を印加する。次に、走査信号によりスイッチ１０４がオンになると、映像信号線１０３から電圧が画素電極１０９及び電極５６に供給される。ここで、節点５８に供給された電圧をＶ２とする。
【００９３】
次に、図３４（ｂ）に示すように、スイッチ１０４がオフになった時点で、電極５７に供給している電圧（画素電位制御信号）をＶ１からＶ３に降下させる。このとき、第１のコンデンサ５３と第２のコンデンサ５４とに充電された電荷の総量は変化しないことから、節点５８の電圧が変化して、節点５８の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）となる。
【００９４】
ここで、第１のコンデンサ５３の容量ＣＬが第２のコンデンサ５４の容量ＣＣに比べて充分小さい場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１となり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここでＶ２＝０、Ｖ３＝０とすると、節点５８の電圧は−Ｖ１となる。
【００９５】
前述した方法によれば、画素電極１０９に映像信号線１０３から供給する電圧は対向電極１０７の基準電位に対し正極性にして、負極性の信号は電極５７に印加する電圧（画素電位制御信号）を制御することにより作り出すことができる。このような方法で負極性の信号を作り出すと、映像信号選択回路１２３からは負極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。
【００９６】
次に図３５を用いて、図３３に示す回路の動作タイミングについて説明する。Φ１は映像信号線１０３に供給される階調電圧を示す。Φ２は走査信号線１０２に供給される走査信号である。Φ３は画素電位制御信号線１３６に供給される画素電位制御信号（降圧信号）である。Φ４は画素電極１０９の電位を示している。なお、画素電位制御信号Φ３は図３２で示した電圧Ｖ３とＶ１で振幅する信号である。
【００９７】
図３５を説明するあたり、Φ１は正極性用入力信号Φ１Ａと、負極性用入力信号Φ１Ｂを示している。ここで、負極性用とは画素電極に印加された電圧が画素電位制御信号により変動して、基準電位Ｖｃｏｍに対して負極性となる場合の信号のことである。本実施例では映像信号Φ１として正極性用入力信号Φ１Ａと負極性用入力信号Φ１Ｂ共に、対向電極１０７に印加された基準電位Ｖｃｏｍに対して電位が正極性となるような電圧が供給される場合を説明する。
【００９８】
図３５において期間ｔ０からｔ２の間では、階調電圧Φ１が正極性用入力信号Φ１Ａの場合を示している。まず、ｔ０において画素制御信号Φ３として電圧Ｖ１を出力する。次に時刻ｔ１において走査信号Φ２が選択されロウレベルとなると、図３１に示すｐ型トランジスタ３０がオン状態となり、映像信号線１０３に供給されている正極性用入力信号Φ１Ａが、画素電極１０９に書き込まれる。画素電極１０９に書き込まれる信号は図３５ではΦ４で示している。また、図３５においてｔ２で画素電極１０９に書き込まれた電圧はＶ２Ａで示している。次に、走査信号Φ２が非選択状態となり、ハイレベルになると、トランジスタ３０はオフ状態となり、画素電極１０９は電圧を供給する映像信号線１０３から切り離された状態になる。液晶表示装置は画素電極１０９に書き込まれた電圧Ｖ２Ａに従った階調を表示する。
【００９９】
次に、期間ｔ２からｔ４の間で階調電圧Φ１が負極性用入力信号Φ１Ｂの場合を説明する。負極性用入力信号Φ１Ｂの場合、時刻ｔ２において走査信号Φ２が選択され、画素電極１０９にはΦ４に示すような電圧Ｖ２Ｂが書き込まれる。その後、トランジスタ３０をオフ状態とし、時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３において画素容量１１５に供給している電圧を画素電位制御信号Φ３に示すようにＶ１からＶ３に降圧する。画素電位制御信号Φ３をＶ１からＶ３に変動させると画素容量１１５が結合容量の役割を果たし、画素電位制御信号Φ３の振幅に従い、画素電極の電位を下げることができる。これにより基準電位Ｖｃｏｍに対して負極性の電圧Ｖ２Ｃを画素内に作り出すことができる。
【０１００】
前述した方法で、負極性の信号を作り出すと、周辺回路を低耐圧の素子で形成することが可能となる。すなわち、映像信号選択回路１２３から出力する信号は正極性側の狭い振幅の信号であるため、映像信号選択回路１２３は低耐圧の回路とすることが可能となる。また、負極性側のオペアンプを用いる必要が無く、さらに映像信号選択回路１２３が低電圧で駆動可能であれば、他の周辺回路である、水平シフトレジスタ１２０、表示制御装置１１１等は低耐圧の回路であるため、液晶表示装置全体として低耐圧の回路による構成が可能となる。
【０１０１】
次に図３６を用いて、画素電位制御回路１３５の回路構成を示す。ＳＲは双方向シフトレジスタであり、上下双方向に信号をシフトすることが可能である。双方向シフトレジスタＳＲはクロックドインバータ６１、６２、６５、６６で構成されている。６７はレベルシフタで、６９は出力回路である。双方向シフトレジスタＳＲ等は電源電圧ＶＤＤで動作している。レベルシフタ６７は双方向シフトレジスタＳＲから出力する信号の電圧レベルを変換する。レベルシフタ６７からは電源電圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧ＶＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力される。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給されており、レベルシフタ６７からの信号に従い、電圧ＶＰＰとＶＳＳとを画素電位制御線１３６に出力する。図３５にて説明した画素電位制御信号Φ３の電圧Ｖ１が電源電圧ＶＰＰで、電圧Ｖ３が電源電圧ＶＳＳとなる。なお、図３６では出力回路６９をｐ型トランジスタとｎ型トランジスタからなるインバータで示している。ｐ型トランジスタに供給する電源電圧ＶＰＰとｎ型トランジスタに供給する電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰＰとＶＳＳとを画素電位制御信号Φ３として出力することが可能である。
【０１０２】
ただし、後述するようにｐ型トランジスタを形成するシリコン基板には基板電圧が供給されているので、電源電圧ＶＰＰの値は基板電圧に対して適切な値が設定される。
【０１０３】
２６はスタート信号入力端子で、制御信号の一つであるスタート信号を画素電位制御回路１３５に供給する。図３６に示す双方向シフトレジスタＳＲ１からＳＲｎは、スタート信号が入力すると外部から供給されるクロック信号のタイミングに従い、順番にタイミング信号を出力する。レベルシフタ６７はタイミング信号に従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６９はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧ＶＳＳを画素電位制御線１３６に出力する。図３５の画素電位制御信号Φ３に示すタイミングとなるように、スタート信号およびクロック信号を双方向シフタレジスタＳＲに供給することで、画素電位制御回路１３５から希望するタイミングで画素電位制御信号Φ３を出力することが可能である。なお２５はリセット信号入力端子である。
【０１０４】
次に、図３７（ａ）（ｂ）を用いて、双方向シフトレジスタＳＲに用いられるクロックドインバータ６１、６２を説明する。ＵＤ１は第１方向設定線、ＵＤ２は第２方向設定線である。
【０１０５】
第１方向設定線ＵＤ１は、図３６では下から上に走査する場合Ｈレベルで、第２方向設定線ＵＤ２は、図３６では上から下に走査する場合Ｈレベルである。図３６では図を見やすくするために結線を省略してあるが、第１方向設定線ＵＤ１、第２方向設定線ＵＤ２は共に双方向シフトレジスタＳＲを構成するクロックドインバータ６１、６２に接続されている。
【０１０６】
クロックドインバータ６１は図３７（ａ）に示すように、ｐ型トランジスタ７１、７２とＮ型トランジスタ７３、７４からなる。ｐ型トランジスタ７１は第２方向設定線ＵＤ２に接続されており、ｎ型トランジスタ７４は第１方向設定線ＵＤ１に接続されている。そのため第１方向設定線ＵＤ１がＨレベルで第２方向設定線ＵＤ２がＬレベルの場合、クロックドインバータ６１はインバータとして働き、第２方向設定線ＵＤ２がＨレベルで第１方向設定線ＵＤ１がＬレベルの場合ハイインピーダンスとなる。
【０１０７】
逆にクロックドインバータ６２は図３７（ｂ）に示すように、ｐ型トランジスタ７１は第１方向設定線ＵＤ１に接続されており、ｎ型トランジスタ７４は第２方向設定線ＵＤ２に接続されている。そのため第２方向設定線ＵＤ２がＨレベルの場合インバータとして働き、第１方向設定線ＵＤ１がＨレベルの場合ハイインピーダンスとなる。
【０１０８】
次にクロックドインバータ６５は図３７（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬＫ１がＬレベルで、ＣＬＫ２がＨレベルのの場合に、ハイインピーダンスとなる。
【０１０９】
また、クロックドインバータ６６は、図３７（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベルで、ＣＬＫ１がＬレベルの場合に、入力を反転出力し、ＣＬＫ２がＬレベルで、ＣＬＫ１がＨレベルのの場合に、ハイインピーダンスとなる。図３６では、クロック信号線の結線を省略してあるが図３７のクロックドインバータ６５、６６にはクロック信号線ＣＬＫ１、ＣＬＫ２が接続されている。
【０１１０】
以上説明したように、双方向シフトレジスタＳＲをクロックドインバータ６１、６２、６５、６６で構成することで、タイミング信号を順番に出力することが可能である。また画素電位制御回路１３５を双方向シフトレジスタＳＲで構成することで、画素電位制御信号Φ３を双方向に走査することが可能である。すなわち、垂直駆動回路１３０も同様の双方向シフトレジスタにより構成されており、本発明による液晶表示装置は上下双方向の走査が可能である。そのため、表示する像を上下逆転する場合などに、走査方向を反転して図中下から上に走査する。そこで垂直駆動回路１３０が下から上に走査する場合には、画素電位制御回路１３５も第１方向設定線ＵＤ１と第２方向設定線ＵＤ２の設定を変更することにより、下から上に走査するよう対応する。なお、水平シフトレジスタ１２１も同様の双方向シフトレジスタにより構成されている。
【０１１１】
次に図３８を用いて、本発明による反射型液晶表示装置ＬＣＯＳの画素部を説明する。図３８は本発明の一実施例である反射型液晶表示装置の模式断面図である。図３８において、１００は液晶パネル、１は第１の基板である駆動回路基板、２は第２の基板である透明基板、３は液晶組成物、４はスペーサである、スペーサ４は駆動回路基板１と透明基板２との間に一定の間隔であるセルギャップ(cell gap)ｄを形成している。このセルギャップｄに液晶組成物３が挟持されている。５は反射電極（画素電極）で駆動回路基板１に形成されている。６は対向電極で反射電極５との間で液晶組成物３に電圧を印加する。７、８は配向膜で液晶分子を一定方向に配向させる。３０はアクティブ素子で反射電極５に階調電圧を供給する。
【０１１２】
３４はアクティブ素子３０のソース領域、３５はドレイン領域、３６はゲート電極である。３８は絶縁膜、３１は画素容量を形成する第１の電極で、４０は画素容量を形成する第２の電極である。絶縁膜３８を介し第１の電極３１と第２の電極４０とは容量を形成する。図３８では、第１の電極３１と第２の電極４０とを画素容量を形成する代表的な電極として示しており、他にも画素電極と電気的に接続した導体層と画素電位制御信号線と電気的に接続した導体層とが、誘電体層を挟んで対向していれば画素容量を形成することが可能である。
【０１１３】
４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２はドレイン領域３５から第２の電極４０とを電気的に接続している。４３は第２の層間膜、４４は第１の遮光膜、４５は第３の層間膜、４６は第２の遮光膜である。第２の層間膜４３と第３の層間膜４５にはスルーホール４２ＣＨが形成され、第１の導電膜４２と第２の遮光膜４６が電気的に接続されている。４７は第４の層間膜、４８は反射電極５を形成する第２の導電膜である。アクティブ素子３０のドレイン領域３５から第１の導電膜４２、スルーホール４２ＣＨ、第２の遮光膜４６を介して階調電圧は反射電極５に伝えられる。
【０１１４】
本実施例の液晶表示装置は反射型であり、大量の光が液晶パネル１００に照射される。遮光膜は駆動回路基板の半導体層に光が入射しないよう遮光している。反射型液晶表示装置において液晶パネル１００に照射された光は、透明基板２側（図３８中上側）から入射し、液晶組成物３を透過し反射電極５で反射し再度液晶組成物３、透明基板２を透過して液晶パネル１００から出射する。しかしながら、液晶パネル１００に照射される光の一部は、反射電極５の隙間から駆動回路基板側に漏れ込む。第１の遮光膜４４と第２の遮光膜４６はアクティブ素子３０に光が入射しないように設けられている。本実施例では、この遮光膜を導電層で形成し、第２の遮光膜４６を反射電極５に電気的に接続し、第１の遮光膜４４に画素電位制御信号を供給することで、遮光膜を画素容量の一部としても機能するようにしている。
【０１１５】
なお、第１の遮光層４４に画素電位制御信号を供給すると、階調電圧が供給される第２の遮光膜４６と映像信号線１０３を形成する第１の導電層４２や走査信号線１０２を形成する導電層（ゲート電極３６と同層の導電層）との間に電気的シールド層として第１の遮光膜４４を設けることができる。このため、第１の導電層４２やゲート電極３６等と第２の遮光膜４６や反射電極５との間の寄生容量成分が減少する。前述したように液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必要があるが、第１の遮光膜４４を電気的シールド層として設けると、液晶容量ＬＣと並列に接続される寄生容量も小さくなりより効率的である。さらに信号線からの雑音の飛び込みを減少することも可能となる。
【０１１６】
また、液晶表示素子を反射型とし、駆動回路基板１の液晶組成物３側の面に反射電極５を形成した場合、駆動回路基板１として不透明なシリコン基板等を用いることが可能である。また、アクティブ素子３０や配線を反射電極５の下に設けることができ、画素となる反射電極５を広くし、所謂高開口率を実現することができる利点がある。また、液晶パネル１００に照射される光による熱を駆動回路基板１の裏面から放熱できるといった利点もある。
【０１１７】
次に遮光膜を画素容量の一部として利用することについて説明する。第１の遮光膜４４と第２の遮光膜４６とは第３の層間膜４５を介して対向しており、画素容量の一部を形成している。４９は画素電位制御線１３６の一部を形成する導電層である。導電層４９により第１の電極３１と第１の遮光膜４４とは電気的に接続されている。また、導電層４９を用いて画素電位制御回路１３５から画素容量までの配線を形成することが可能である。ただし、本実施例では第１の遮光膜４４を配線として利用した。図３９に第１の遮光膜４４を画素電位制御線１３６として利用する構成について示す。
【０１１８】
図３９は第１の遮光膜４４の配置を示す平面図である。４６は第２の遮光膜であるが、位置を示すために点線で示している。４２ＣＨはスルーホールで、第１の導電膜４２と第２の遮光膜４６とを接続している。なお、図３９は第１の遮光膜４４を解り易く示すために、他の構成は省略している。第１の遮光膜４４は、画素電位制御線１３６の機能を有しており図中Ｘ方向に連続して形成されている。第１の遮光膜４４は遮光膜として機能するために表示領域全面を覆うように形成されているが、画素電位制御線１３６の機能も持たせるために、Ｘ方向に延在し（走査信号線１０２と並列の方向）、Ｙ方向に並んでライン状に形成され、画素電位制御回路１３５に接続される。また、画素容量の電極としても働くために、第２の遮光膜４６となるべく広い面積で重なるように形成されている。さらに、遮光膜として漏れる光が少なくなるように、隣接する第１の遮光膜４４の間隔はなるべく狭くなるよう形成されている。
【０１１９】
ただし、図３９に示すように隣接する第１の遮光膜４４の間隔を狭く形成すると、遮光膜４４の一部が隣接する第２の遮光膜４６と重なり合うことになる。前述したように、本液晶表示装置は双方向に走査可能である。そこで、双方向に画素電位制御信号を走査した場合に、次段の第２の遮光膜４６と重なり合う場合と重なり合わない場合とが生じる。図３９の場合では、図中上から下に走査する場合に第１の遮光膜４４と次段の第２の遮光膜４６とが重なり合っている。
【０１２０】
図４０を用いて遮光膜４４の一部が次段の第２の遮光膜４６と重なり合うことによる問題点と解決方法を説明する。図４０（ａ）は問題点を説明するタイミング図である。Φ２Ａは任意の行の走査信号でありＡ行目の走査信号とする。Φ２Ｂは次段の行の走査信号でありＢ行目の走査信号とする。なお、問題が発生する期間ｔ２からｔ３の間について説明し、その他の期間については省略する。
【０１２１】
図４０（ａ）において、Ａ行目において時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３に画素電位制御信号Φ３Ａを変化させている。時刻ｔ２から１ｈ後には走査信号Φ２Ａの出力は終了しており、走査信号Φ２Ａで駆動されるＡ行目のアクティブ素子３０はオフ状態となり、Ａ行目の画素電極１０９は映像信号線１０３から切り離されている。時刻ｔ２から２ｈ後の時刻ｔ３であれば、信号の切り換わりによる遅延等を考慮しても、Ａ行目のアクティブ素子３０は充分にオフ状態となっている。しかしながら、時刻ｔ３はＢ行目の走査信号Φ２Ｂが切り換わる時である。
【０１２２】
Ａ行目の第１の遮光膜４４とＢ行目の第２の遮光膜４６とが重なり合っているため、Ｂ行目の画素電極とＡ行目の画素電位制御信号線との間で容量が生じていることになる。時刻ｔ３はＢ行目のアクティブ素子３０がオフ状態へと切り換わる時であるため、Ｂ行目の画素電極１０９は映像信号線１０３から充分に切り離されていない。この時にＢ行目の画素電極１０９との間で容量成分を有するＡ行目の画素電子制御信号Φ３Ａが切り換わると、画素電極１０９と映像信号線１０３との間が充分に切り離されていないため、映像信号線１０３と画素電極１０９との間で電荷が移動する。すなわち、Ａ行目の画素電子制御信号Φ３Ａの切り換わりが、Ｂ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに影響を与えることとなる。
【０１２３】
この画素電子制御信号Φ３Ａによる影響は、液晶表示装置の走査方向が一定であるならば均一な影響となり、あまり目立つことはない。しかしながら、赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示装置の出力を重ねてカラー表示する場合に、液晶表示装置の光学的配置による理由で、例えば１つの液晶表示装置だけ下から上に走査し、他の液晶表示装置は上から下に走査することがある。このように複数の液晶表示装置のうちで走査方向が異なるものがある場合には、表示品質が不均一となり美観を損ねることとなる。
【０１２４】
次に、図４０（ｂ）を用いて解決方法を説明する。Ａ行目の画素電位制御信号Φ３ＡをＡ行目の走査信号Φ２Ａの開始より３ｈ遅れて出力するようにする。この場合、Ｂ行目の走査信号Φ２Ｂも切り換わった後であり、Ｂ行目のアクティブ素子３０は充分にオフ状態であるためＡ行目の画素電位制御信号Φ３ＡによるＢ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに与える影響が減少する。
【０１２５】
なお、この場合、負極性用入力信号が書き込まれる時間が、正極性用入力信号に対して３ｈもの間短くなるが、例えば走査信号線１０２の数が１００を超えるような場合では３％以下の値となる。そのため、負極性用入力信号と正極性用入力信号の実効値の違いは基準電位Ｖｃｏｍの値等により調整することが可能である。
【０１２６】
次に図４１を用いて画素容量に供給される電圧ＶＰＰと基板電位ＶＢＢとの関係について説明する。図４１（ａ）は画素電位制御回路１３５の出力回路６９を構成するインバータ回路を示している。
【０１２７】
図４１（ａ）において３２はｐ型トランジスタのチャンネル領域でありシリコン基板１にイオン打ち込み等の方法によりｎ型ウエルが形成されている。シリコン基板１には基板電圧ＶＢＢが供給されており、ｎ型ウエル３２の電位はＶＢＢとなっている。ソース領域３４とドレイン領域３５はｐ型半導体層であり、シリコン基板１にイオン打ち込み等の方法により形成される。ｐ型トランジスタ３０のゲート電極３６に基板電圧ＶＢＢより低電位の電圧が印加されるとソース領域３４とドレイン領域３５とが導通状態となる。
【０１２８】
一般に絶縁部を設ける等の必要がなく構造が簡単になることから、同じシリコン基板のトランジスタには共通の基板電位ＶＢＢが印加されている。本発明の液晶表示装置は同じシリコン基板１上に駆動回路部のトランジスタと、画素部のトランジスタが形成されている。画素部のトランジスタも同様の理由で、同じ電位の基板電位ＶＢＢがが印加されている。
【０１２９】
図４１（ａ）に示すインバータ回路では、ソース領域３４には画素容量に供給される電圧ＶＰＰが印加されている。ソース領域３４はｐ型半導体層でありｎ型ウエル３２との間はｐｎ接合となっている。ｎ型ウエル３２の電位よりもソース領域３４の電位が高くなると、ソース領域３４からｎ型ウエル３２に電流が流れるという不具合が生じる。そのため、基板電圧ＶＢＢに対して電圧ＶＰＰは低電位になるように設定される。
【０１３０】
前述したように画素電極の電圧は、画素電極に書き込まれた電圧をＶ２、液晶容量をＣＬ、画素容量をＣＣ、画素電極制御信号の振幅がＶＰＰとＶＳＳとすると、電圧降下後の画素電極の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（ＶＰＰ−ＶＳＳ）で表わされる。ここで、ＶＳＳにＧＮＤ電位を選ぶと、画素電極の電圧変動の大きさは電圧ＶＰＰと液晶容量ＣＬと画素容量ＣＣで決まることになる。
【０１３１】
図４１（ｂ）を用いてＣＣ／（ＣＬ＋ＣＣ）と電圧ＶＰＰとの関係を示す。なお説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合を説明する。図４１（ｂ）のΦ１は映像信号選択回路１２３から画素電極に書き込まれる階調電圧を示している。Φ１Ａは正極性の場合で、Φ２Ａは負極性の場合の階調電圧である。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる階調電圧の電位差が最大になるようにΦ１Ａ、Φ１Ｂともに設定される。図４１（ｂ）においてΦ１Ａは正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとし、Φ１ＢはＶｃｏｍ（ＧＮＤ）として、画素電極に書き込んだ後で画素容量を用いて引き下げる。
【０１３２】
Φ４Ａ、Φ４Ｂ共に画素電極の電圧を示しており、Φ４ＡはＣＣ／（ＣＬ＋ＣＣ）が１の理想的な場合を示し、Φ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下となる場合を示す。Φ４Ａの負極性の場合、Φ１ＢはＶｃｏｍ（ＧＮＤ）が書き込まれているので、画素電極制御信号の振幅ＶＰＰに従い引き下げられた−Ｖｍａｘは、ＣＣ／（ＣＬ＋ＣＣ）＝１より、−Ｖｍａｘ＝−ＶＰＰとなる。
【０１３３】
対してΦ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下のため、＋Ｖｍａｘ＜ＶＰＰ２となるような画素電極制御信号を供給する必要がある。前述したようにＶＰＰ＜ＶＢＢである必要があるため、＋Ｖｍａｘ＜ＶＰＰ＜ＶＢＢといった関係になる。ここで、低耐圧回路とするために、画素電圧を引き下げる方法を用いているが、画素電極制御信号の電圧ＶＰＰが高電圧になってしまうと、基板電圧ＶＢＢが高電圧となってしまい結局高耐圧回路となってしまうという不具合が生じる。そのため、ＣＣ／（ＣＬ＋ＣＣ）がなるべく１となるように、すなわちＣＬ＜＜ＣＣとなるように、ＣＬとＣＣの値を定める必要がある。
【０１３４】
なお、従来のガラス基板に薄膜トランジスタを形成する液晶表示装置では、画素電極をなるべく広く（所謂高開口率化）する必要があるため、せいぜいＣＬ＝ＣＣとすることが実現可能な程度である。また、本発明の液晶表示装置は駆動回路部と画素部とが同一シリコン基板上に形成されるものであるため、基板電位ＶＢＢを高電圧としては低耐圧化できないという問題点を有している。
【０１３５】
次に図４２を用いて負極性用の階調電圧について説明し、さらに図４３により参照表を用いて負極性用の階調電圧を形成する方法について説明する。なお図４２では、ひきつづき説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で説明する。
【０１３６】
図４２（ａ）のΦ１は映像信号選択回路１２３から画素電極に書き込まれる階調電圧を示し、図４２（ｂ）のΦ４は画素電極の電圧を示している。まず、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合について説明する。Φ１Ａ１は正極性の場合で、Φ１Ｂ１は負極性の場合を示している。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる電圧の電位差が最大になるようにΦ１Ａ１、Φ１Ｂ１ともに設定される。
【０１３７】
図４２（ｂ）においてΦ１Ａ１は正極性用信号なので、画素電極の電圧は、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとなる。対して負極性用信号であるΦ１Ｂ１は画素電極に書き込んだ後で画素容量を用いて引き下げられて−Ｖｍａｘとなる。
【０１３８】
次に、白表示（階調最大）となるよう階調電圧が画素電極に印加される場合について説明する。Φ１Ａ２は正極性の場合で、Φ１Ｂ２は負極性の場合を示している。白表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる電圧の電位差が最小になるようにΦ１Ａ２、Φ１Ｂ２ともに設定される。
【０１３９】
図４２（ｂ）においてΦ１Ａ２は正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最小となるように＋Ｖｍｉｎとなる。負極性用信号Φ１Ｂ２は画素電極に書き込んだ後で画素容量を用いて引き下げられる。引き下げられる電圧はＶＰＰなので、引き下げられた後で−Ｖｍｉｎとなるような電圧がΦ１Ｂ２として選ばれる。
【０１４０】
図４２に示すように、負極性用信号Φ１Ｂ１、Φ１Ｂ２は従来用いられた方法のように、単純に正極性用信号Φ１Ａ１、Φ１Ａ２を反転した電圧ではない。そのため、参照表を用いて負極性用信号を作成することとした。図４３に参照表を用いて負極性用信号を作成する映像信号制御回路４００のブロック図を示す。４２２は負極性用参照表で、４２３は正極性用参照表である。負極性用信号は画素容量を用いて作成されるため、負極性、正極性用オペアンプは使用されない。
【０１４１】
正極性用参照表４２２には、ばらつき補正を行う補正データが用いられる。対して負極性用参照表４２３には、ばらつき補正を行う補正データの他に画素容量により引き下げられて負極性用信号となるような補正も加えられる。交流化信号によりアナログスイッチ４１７を切り換えることで、正極性用信号と負極性用信号がＤＡ変換回路４０５に伝えられる。
【０１４２】
次に反射型液晶表示装置の動作について説明する。反射型液晶表示素子の一つとして電界制御複屈折モード（ELECTRICALLY CONTROLLED BIREFRINGENCE MODE）が知られている。電界制御複屈折モードでは、反射電極と対向電極との間に電圧を印加し液晶組成物の分子配列を変化させ、その結果として液晶パネル中の複屈折率を変化させる。電界制御複屈折モードは、この複屈折率の変化を光透過率の変化として利用し像を形成するものである。
【０１４３】
さらに図４４を用いて、電界制御複屈折モードの１つである単偏光板ツイステッドネマティクモード（ＳＰＴＮ）について説明する。９は偏光ビームスプリッタで光源（図示せず）からの入射光Ｌ１を２つの偏光に分割し、直線偏光となった光Ｌ２を出射する。図４４では、液晶パネル１００に入射させる光に、偏光ビームスプリッタ９を透過した光（Ｐ波）を用いる場合を示しているが、偏光ビームスプリッタ９で反射した光（Ｓ波）を用いることも可能である。液晶組成物３は液晶分子長軸が駆動回路基板１と透明基板２に対して平行に配列し、誘電異方性が正のネマティク液晶を用いる。また、液晶分子は配向膜７、８により約９０度ねじれた状態で配向している。
【０１４４】
まず図４４（ａ）に電圧が印加されていない場合を示す。液晶パネル１００に入射した光は液晶組成物３の複屈折性により楕円偏光となり反射電極５面では円偏光となる。反射電極５で反射した光は再度液晶組成物３中を通過し再び楕円偏光となり出射時には直線偏光に戻り、入射光Ｌ２に対して９０度位相が回転した光Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビームスプリッタ９に入射するが、偏光面で反射され出射光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射して表示を行う。この場合、電圧を印加していない場合に光が出射する所謂ノーマリーホワイト（ノーマリオープン）と呼ばれる表示方式となる。
【０１４５】
対して図４４（ｂ）に液晶組成物３に電圧が印加されている場合を示す。液晶組成物３に電圧が印加されると、液晶分子が電界方向に配列するため、液晶内で複屈折が起こる割合が減少する。そのため、直線偏光で液晶パネル１００に入射した光Ｌ２はそのまま反射電極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５として出射する。出射光Ｌ５は偏光ビームスプリッタ９を透過し光源に戻る。そのため、スクリーン等に光が照射されないため、黒表示となる。
【０１４６】
単偏光板ツイステッドネマティクモードでは、液晶分子の配向方向が基板と平行であるため、一般的な配向方法を用いることができ、プロセス安定性が良い。またノーマリーホワイトで使用するため、低電圧側でおこる表示不良に対して裕度を持たせることができる。すなわち、ノーマリーホワイト方式では、暗レベル（黒表示）が高電圧を印加した状態で得られる。この高電圧の場合には液晶分子のほとんどが基板面に垂直な電界方向に揃っているので、暗レベルの表示は、低電圧時の初期配向状態にあまり依存しない。さらに、人間の目は、輝度ムラを輝度の相対的な比率として認識し、かつ、輝度に対し対数スケールに近い反応を有する。そのため、人間の目は暗レベルの変動には敏感である。こうした理由から、ノーマリーホワイト方式は、初期配向状態による輝度ムラに対して有利な表示方式である。
【０１４７】
しかしながら、上述した電界制御複屈折モードでは高いセルギャップの精度が求められる。すなわち、電界制御複屈折モードでは、光が液晶層中を通過する間に生じる異常光と常光との間の位相差を利用しているため、透過光強度は異常光と常光との間のリタデーションΔｎ・ｄに依存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ４によって形成される透明基板２と駆動回路基板１との間のセルギャップである（図３８参照）。
【０１４８】
このため、本実施例の場合、表示ムラを考慮しセルギャップ精度は、±０．０５μｍ以下とした。また、反射型液晶表示素子では液晶に入射した光は反射電極で反射し再度液晶層を通過するため、同じ屈折率異方性Δｎの液晶を用いる場合、透過型液晶表示素子に対してセルギャップｄは半分になる。一般の透過型液晶表示素子の場合セルギャップｄは５〜６μｍ程度であるのに対し、本実施例では約２μｍである。
【０１４９】
本実施例では高いセルギャップ精度と、より狭いセルギャップに対応するため、従来からあるビーズ分散法に代わり柱状のスペーサを駆動回路基板１上に形成する方法を用いた。
【０１５０】
図４５に駆動回路基板１上に設けられた反射電極５とスペーサ４との配置を説明する模式平面図を示す。一定の間隔を保つように多数のスペーサ４が駆動回路基板全面にマトリックス状に形成されている。反射電極５は液晶表示素子が形成する像の最小の画素である。図４５では簡略化のため、符号５Ａ、５Ｂで示す縦４画素、横５画素で示した。なお、最外側の画素群を符号５Ｂで示し、それらより内側の画素群を符号５Ａで示す。
【０１５１】
図４５では縦４画素、横５画素の画素が、表示領域を形成している。液晶表示素子で表示する像はこの表示領域に形成される。表示領域の外側にはダミー画素１１３が設けられている。このダミー画素１１３の周辺にスペーサ４と同じ材料で周辺枠１１が設けられている。さらに、周辺枠１１の外側にはシール材１２が塗布される。１３は外部接続端子で液晶パネル１００に外部からの信号を供給するのに用いられる。
【０１５２】
スペーサ４と周辺枠１１の材料には、樹脂材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」（商品名）を用ることができる。反射電極５が形成された駆動回路基板１上にスピンコート法等でレジスト材を塗布し、マスクを用いてレジストをスペーサ４と周辺枠１１のパターンに露光する。その後除去剤を用いレジストを現像してスペーサ４と周辺枠１１とを形成する。
【０１５３】
スペーサ４と周辺枠１１とをレジスト材等を原料として形成すると、塗布する材料の膜厚でスペーサ４と周辺枠１１の高さを制御でき、高い精度でスペーサ４と周辺枠１１を形成することが可能である。また、スペーサ４の位置はマスクパターンで決めることができ、希望する位置に正確にスペーサ４を設けることが可能である。液晶プロジェクタでは画素上にスペーサ４が存在すると、拡大投映された像にスペーサによる影が見えてしまう問題がある。スペーサ４をマスクパターンによる露光、現像で形成することで、映像表示した際に、問題とならな位置にスペーサ４を設けることができる。
【０１５４】
また、スペーサ４と同時に周辺枠１１を形成しているので、液晶組成物３を駆動回路基板１と透明基板２との間に封入する方法として、液晶組成物３を駆動回路基板１に滴下しその後透明基板２を駆動回路基板１に貼り合せる方法を用いることができる。
【０１５５】
液晶組成物３を駆動回路基板１と透明基板２の間に配置し、液晶パネル１００を組立てた後は、周辺枠１１により囲まれた領域内に液晶組成物３が保持される。また、周辺枠１１の外側にはシール材１２が塗布され、液晶組成物３を液晶パネル１００内に封入する。前述したように、周辺枠１１はマスクパターンを用いて形成されるので、高い位置精度で駆動回路基板１上に形成することができる。そのため、液晶組成物３の境界を高い精度で定めることが可能である。また、周辺枠１１はシール材１２の形成領域の境界も高い精度で定めることが可能である。
【０１５６】
シール材１２は駆動回路基板１と透明基板２とを固定する役目と、液晶組成物３にとって有害な物質が進入することを阻止する役目がある。流動性があるシール材１２を塗布した場合に、周辺枠１１はシール材１２のストッパとなる。シール材１２のストッパとして、周辺枠１１を設けることで、液晶組成物３の境界やシール材１２の境界での設計裕度を広くすることができ、液晶パネル１００の端辺から表示領域までの間を狭く（挟額縁化）することが可能である。
【０１５７】
表示領域を囲むように周辺枠１１が形成されていることから、駆動回路基板１をラビング処理する際に、周辺枠１１により周辺枠１１の近傍がうまくラビングできない問題がある。液晶組成物３を一定の方向に配向するため、配向膜を形成しラビング処理が行われる。本実施例の場合、駆動回路基板１にスペーサ４、周辺枠１１が形成された後に、配向膜７が塗布される。その後、液晶組成物３が一定方向に配向するよう、配向膜７を布等を用いて擦ることでラビング処理が行われる。
【０１５８】
ラビング処理において、周辺枠１１が駆動回路基板１より突出しているため、周辺枠１１の近傍の配向膜７は、周辺枠１１による段差により充分に擦られない。そのため、周辺枠１１の近傍には液晶組成物３の配向が不均一な部分が生じやすい。液晶組成物３の配向不良による表示ムラを目立たなくするため、周辺枠１１の内側数画素をダミー画素１１３とすることで、表示に寄与しない画素としている。
【０１５９】
ところが、ダミー画素１１３を設け、画素５Ａ、５Ｂと同じように信号を供給すると、ダミー画素１１３と透明基板２との間には液晶組成物３が存在するため、ダミー画素１１３による表示も観察されてしまうという問題が生じる。ノーマリホワイトで使用する場合、液晶組成物３に電圧を印加しないと、ダミー画素１１３が白く表示される。そのため、表示領域の境が明確でなくなり、表示品質をそこなう。ダミー画素１１３を遮光することも考えられるが、画素と画素の間隔は数μｍのため、表示領域の境に精度良く遮光枠を形成することは困難である。そこで、ダミー画素１１３には黒表示となるような電圧を供給し、表示領域を囲む黒枠として観察されるようにした。
【０１６０】
図４６にダミー画素１１３の駆動方法について説明する。ダミー画素１１３には黒表示となるような電圧を供給するために、ダミー画素が設けられた領域は一面黒表示となる。一面黒表示となるならば、表示領域に設けた画素と同じように個別に設ける必要がなく、複数のダミー画素を電気的に接続して設けることができる。また、駆動に必要な時間を考えると、ダミー画素のために書き込み時間を設けことは無駄である。そこで、複数のダミー画素の電極を連続して設けて１つのダミー画素電極とすることが可能である。しかしながら、複数のダミー画素を接続して１つのダミー画素とすると画素電極の面積が増加することから、液晶容量が大きくなってしまう。前述したように液晶容量が大きくなると画素容量を用いて画素電圧を引き下げる効率が低下する。
【０１６１】
そこで、ダミー画素も表示領域の画素と同様に個別に設けることとした。しかしながら、有効画素と同様に１ライン毎の書き込みを行った場合、新たに設けた複数行のダミー行を駆動する時間が長くなる。そして、その分有効画素に書き込みを行う時間が短くなってしまうという問題が生じる。対して高精細表示を行う場合には、高速の映像信号（ドットクロックの高い信号）が入力するため、ますます画素の書き込み時間に対する制限が生じてくる。そこで１画面の書き込み期間中に数ライン分の書き込み時間を節約するために、図４３に示すようにダミー画素については垂直駆動回路１３０の垂直双方向シフトレジスタＶＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ走査信号を出力するようにした。また、同じく画素電極制御回路１３５についても双方向シフトレジスタＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ画素電極制御信号を出力するようにした。
【０１６２】
次に、図４７、図４８を用いて駆動回路基板１上に設けられるアクティブ素子３０とその周辺の構成を詳細に説明する。図４７、図４８において図３８と同じ符号は同じ構成を示す。図４８はアクティブ素子３０周辺を示す概略平面図である。図４７は図４８のＩ−Ｉ線における断面図であるが、図４７と図４８との各構成間の距離は一致していない。また図４８は走査信号線１０２とゲート電極３６、映像信号線１０３とソース領域３５、ドレイン領域３４、画素容量を形成する第２の電極４０、と第１の導電層４２と、コンタクトホール３５ＣＨ、３４ＣＨ、４０ＣＨ，４２ＣＨの位置関係を示すもので、その他の構成は省略した。
【０１６３】
図４７において、１は駆動回路基板であるシリコン基板、３２はシリコン基板１にイオン打ち込みで形成した半導体領域（ｐ型ウエル）、３３はチャネルストッパ、３４はｐ型ウエル３２にイオン打ち込みで導電化し形成したドレイン領域、３５はｐ型ウエル３２にイオン打ち込みで形成したソース領域、３１はｐ型ウエル３２にイオン打ち込みで導電化し形成した画素容量の第１の電極である。なお、本実施例ではアクティブ素子３０をｐ型トランジスタで示したが、ｎ型トランジスタとすることも可能である。
【０１６４】
３６はゲート電極、３７はゲート電極端部の電界強度を緩和するオフセット領域、３８は絶縁膜、３９はトランジスタ間を電気的に分離するフィールド酸化膜、４０は画素容量を形成する第２の電極で絶縁膜３８を介しシリコン基板１に設けた第１の電極２１との間で容量を形成する。ゲート電極３６と第２の電極４０は、絶縁膜３８上にアクティブ素子３０のしきい値を低くするための導電層と低抵抗の導電層とを積層した２層膜からなっている。２層膜としては例えばポリシリコンとタングステンシリサイドの膜を用いることができる。４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２は接触不良を防止するバリアメタルと低抵抗の導電膜の多層膜からなっている。第１の導電膜として、例えばチタンタングステンとアルミの多層金属膜をスパッタで形成して用いることができる。
【０１６５】
図４８において１０２は走査信号線である。走査信号線１０２は、図４８中、Ｘ方向に延在しＹ方向に並設されていて、アクティブ素子３０をオン・オフする走査信号が供給される。走査信号線１０２はゲート電極と同じ２層膜からなっており、例えばポリシリコンとタングステンシリサイドを積層した２層膜を用いることができる。映像信号線１０３はＹ方向に延在しＸ方向に並設されていて、反射電極５に書き込まれる映像信号が供給される。映像信号線１０３は第１の導電膜４２と同じ多層金属膜からなっており、例えばチタンタングステンとアルミの多層金属膜を用いることができる。
【０１６６】
映像信号は絶縁膜３８と第１の層間膜４１に空けられたコンタクトホール３５ＣＨを通り第１の導電膜４２によりドレイン領域３５に伝わる。走査信号線１０２に走査信号が供給されると、アクティブ素子３０はオンになり、映像信号は半導体領域（ｐ型ウエル）３２からソース領域３４に伝わり、コンタクトホール３４ＣＨを通り第１の導電膜４２に伝わる。第１の導電膜４２に伝わった映像信号は、コンタクトホール４０ＣＨを通り画素容量の第２の電極４０に伝わる。
【０１６７】
また、図４７に示すように映像信号はコンタクトホール４２ＣＨを通り反射電極５へと伝わっていく。コンタクトホール４２ＣＨはフィールド酸化膜３９の上に形成されている。フィールド酸化膜３９は膜厚が厚いため、フィールド酸化膜の上は他の構成に比較して高い位置となっている。コンタクトホール４２ＣＨはフィールド酸化膜３９上に設けられることで、上層の導電膜により近い位置とすることができ、コンタクトホールの接続部の長さを短くしている。
【０１６８】
さらに図４７に示すように、第２の層間膜４３は、第１の導電膜４２と第２の導電膜４４とを絶縁している。第２の層間膜４３は、各構成物により生じている凹凸を埋める平坦化膜４３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されている。平坦化膜４３ＡはＳＯＧ（spin on grass）を塗布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であり、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicate）を用いＳｉＯ２膜をＣＶＤにより形成したものである。
【０１６９】
第２の層間膜４３の形成後、ＣＭＰ（ケミカル・メカニカル・ポリシング）により第２の層間膜４３は研磨される。第２の層間膜４３はＣＭＰにより研磨することで平坦化する。平坦化された第２の層間膜の上に第１の遮光膜４４が形成される。第１の遮光膜４４は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。
【０１７０】
第１の遮光膜４４は駆動回路基板１の略全面を被っており、開口は図４５に示すコンタクトホール４２ＣＨの部分だけある。第１の遮光膜４４の上に第３の層間膜４５がＴＥＯＳ膜で形成されている。さらに第３の層間膜４５の上に第２の遮光膜４６が形成されている。第２の遮光膜４６は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。第２の遮光膜４６はコンタクトホール４２ＣＨで第１の導電膜４２と接続されている。コンタクトホール４２ＣＨでは、接続をとるために第１の遮光膜４４を形成する金属膜と第２の遮光膜４６を形成する金属膜とが積層されている。
【０１７１】
第１の遮光膜４４と第２の遮光膜４６を導電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電膜）で形成し、第１の遮光膜４４に画素電位制御信号を供給し、第２の遮光膜４６に階調電圧を供給すると、第１の遮光膜４４と第２の遮光膜４６とで画素容量を形成することができる。また、階調電圧に対する第３の層間膜４５の耐圧と、膜厚を薄くして容量を大きくすることを考慮すると、第３の層間膜４５は１５０ｎｍから４５０ｎｍが好ましく、より好ましくは、約３００ｎｍである。
【０１７２】
次に、図４９に駆動回路基板１に透明基板２を重ね合わせた図を示す。駆動回路基板１の周辺部には、周辺枠１１が形成されており、液晶組成物３は周辺枠１１と駆動回路基板１と透明基板２とに囲まれた中に保持さる。重ね合わされた駆動回路基板１と透明基板２との間で周辺枠１１の外側には、シール材１２が塗布される。シール材１２により駆動回路基板１と透明基板２とが接着固定され液晶パネル１００が形成される。１３は外部接続端子である。
【０１７３】
次に図５０に示すように、液晶パネル１００に外部からの信号を供給するフレキシブルプリント配線板８０が外部接続端子１３に接続される。フレキシブルプリント配線板８０の両外側の端子は他の端子に比較して長く形成され、透明基板２に形成された対向電極５に接続され、対向電極用端子８１を形成している。すなわち、フレキシブルプリント配線板８０は、駆動回路基板１と透明基板２の両方に接続されている。
【０１７４】
従来の対向電極５への配線は駆動回路基板１に設けられた外部接続端子にフレキシブルプリント配線板が接続され、駆動回路基板１を経由して対向電極５に接続されるものであった。本実施例の透明基板２にはフレキシブルプリント配線板８０との接続部８２が設けられ、フレキシブルプリント配線板８０と対向電極５とが直接接続される。すなわち、液晶パネル１００は透明基板２と駆動回路基板１とが重ね合わされて形成されるが、透明基板２の一部は駆動回路基板１より外側に出て接続部８２を形成しており、この透明基板２の外側に出た部分でフレキシブルプリント配線板８０と接続されている。
【０１７５】
図５１、図５２に液晶表示装置２００の構成を示す。図５１は液晶表示装置２００を構成する各構成物の分解組立て図である。また図５２は液晶表示装置２００の平面図である。
【０１７６】
図５１に示すように、フレキシブルプリント配線板８０が接続された液晶パネル１００は、クッション材７１を間に挟んで、放熱板７２に配置される。クッション材７１は高熱伝導性であり、放熱板７２と液晶パネル１００との隙間を埋めて、液晶パネル１００の熱が放熱板７２に伝わり易すくする役目を持つ。７３はモールドで、放熱板７２に接着固定されている。
【０１７７】
また図５１に示すように、フレキシブルプリント配線板８０はモールド７３と放熱板７２との間を通りをモールド７３の外側に取り出されている。７５は遮光板で、光源からの光が液晶表示装置２００を構成する他の部材にあたることを防いでいる。７６は遮光枠で液晶表示装置２００の表示領域の外枠を表示する。
【０１７８】
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【０１８０】
本発明によれば信号のばらつきの補正ができるので、液晶にて画を出したときの画質の向上を図ることができる。
【０１８１】
本発明によれば、ばらつき補正はソフトで変更できる為、ハード的な定数の変更等を必要としないのでコストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図３】相展開を説明するタイミング図である。
【図４】サンプルホールド回路を説明するタイミング図である。
【図５】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図６】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図７】増幅回路のばらつきを説明する概略回路図である。
【図８】本発明の実施の形態である液晶表示装置の印加電圧−反射率特性図である。
【図９】交流化回路のばらつきを説明する概略回路図である。
【図１０】交流化回路のばらつきを説明する波形図である。
【図１１】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図１２】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図１３】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図１４】本発明の実施の形態である液晶表示装置の参照表を示すデータ構成図である。
【図１５】本発明の実施の形態である液晶表示装置の参照表にデータを転送する経路を示す概略回路図である。
【図１６】本発明の実施の形態である液晶表示装置の参照表にデータを転送する方法を示すタイミング図である。
【図１７】本発明の実施の形態である液晶表示装置の参照表による補正方法を示す入力−出力対照図である。
【図１８】本発明の実施の形態である液晶表示装置の参照表による交流化ばらつきを補正する概略回路図である。
【図１９】本発明の実施の形態である液晶表示装置の参照表による映像ソース間の違いを補正する概略ブロック図である。
【図２０】本発明の実施の形態である液晶表示装置の参照表による擬似的に階調を増加させる方法を説明する図である。
【図２１】本発明の実施の形態である液晶表示装置の参照表による擬似的に階調を増加させる方法を説明する図である。
【図２２】本発明の実施の形態である液晶表示装置の参照表によるコントラストを調整する方法を説明する図である。
【図２３】本発明の実施の形態である液晶表示装置の参照表による輝度を調整する方法を説明する図である。
【図２４】本発明の実施の形態である液晶表示装置の参照表のピン数を減少させる方法を説明する概略回路図である。
【図２５】本発明の実施の形態である液晶表示装置の映像信号制御回路を示すブロック図である。
【図２６】本発明の実施の形態である液晶表示装置の参照表のデータ転送方法を説明する概略回路図である。
【図２７】本発明の実施の形態である液晶表示装置のフレーム周波数を逓倍化する方法を説明する概略回路図とタイミング図である。
【図２８】本発明の実施の形態である液晶表示装置のフレーム周波数を逓倍化する方法を説明する概略回路図である。
【図２９】本発明の実施の形態である液晶表示装置のフレーム周波数を逓倍化する方法を説明するタイミング図である。
【図３０】本発明の実施の形態である液晶表示装置のフレームメモリを用いてテストパターンを表示する方法を説明する概略回路図である。
【図３１】本発明の実施の形態である液晶表示装置のフレームメモリを用いて静止画を表示する方法を説明する概略回路図である。
【図３２】本発明の実施の形態である液晶表示装置のフレームメモリを用いてコンバーゼンスを調整する方法を説明する概略回路図である。
【図３３】本発明の実施の形態である液晶表示装置の画素部について説明するブロック図である。
【図３４】本発明の実施の形態である液晶表示装置の画素電位を制御する方法を説明する概略回路図である。
【図３５】本発明の実施の形態である液晶表示装置の画素電位を制御する方法を説明するタイミング図である。
【図３６】本発明の実施の形態である液晶表示装置の画素電位制御回路の構成を示す概略回路図である。
【図３７】本発明の実施の形態である液晶表示装置のクロックドインバータの構成を示す概略回路図である。
【図３８】本発明の実施の形態である液晶表示装置の画素部を示す概略断面図である。
【図３９】本発明の実施の形態である液晶表示装置の遮光膜を用いて画素電位制御線を形成する構成を示す概略平面図である。
【図４０】本発明の実施の形態である液晶表示装置の駆動方法を示すタイミング図である
【図４１】本発明の実施の形態である液晶表示装置の動作を示す概略図である。
【図４２】本発明の実施の形態である液晶表示装置の正極性、負極性波形を説明する波形図である。
【図４３】本発明の実施の形態である液晶表示装置の正極性、負極性信号を参照表を用いて作成する概略回路図である。
【図４４】本発明の実施の形態である液晶表示装置の動作を説明する概略図である。
【図４５】本発明の実施の形態である液晶表示装置の液晶パネルを示す概略平面図である。
【図４６】本発明の実施の形態である液晶表示装置のダミー画素の駆動方法を示す概略回路図である。
【図４７】本発明の実施の形態である液晶表示装置のアクティブ素子周辺の概略断面図である。
【図４８】本発明の実施の形態である液晶表示装置のアクティブ素子周辺の概略平面図である。
【図４９】本発明の実施の形態である液晶表示装置の液晶パネルを示す概略図である。
【図５０】本発明の実施の形態である液晶表示装置の液晶パネルにフレキシブルプリント基板を接続した状態を示す概略図である。
【図５１】本発明の実施の形態である液晶表示装置を示す概略組み立て図である。
【図５２】本発明の実施の形態である液晶表示装置を示す概略図である。
【符号の説明】
１１…周辺枠、１２…シール材、１４…外部接続端子、２５…走査リセット信号入力端子、２６…走査スタート信号入力端子、２７…走査終了信号出力端子、２８…リセット用トランジスタ、３０…アクティブ素子、３４…ソース領域、３５…ドレイン領域、３６…ゲート領域、３８…絶縁膜、３９…フィールド酸化膜、４１…第１の層間膜、４２…第１の導電膜、４３…第２の層間膜、４４…第１の遮光膜、４５…第３の層間膜、４６…第２の遮光膜、４７…第４の層間膜、４８…第２の導電膜、６１〜６２…クロックドインバータ、６５〜６６…クロックドインバータ、７１…クッション材、７２…放熱板、７３…モールド、７４…保護用接着材、７５…遮光板、７６…遮光枠、８０…フレキシブル配線板、１００…液晶パネル、１０１…画素部、１０２…走査信号線、１０３…映像信号線、１０４…スイッチング素子、１０７…対向電極、１０８…液晶容量、１０９…画素電極、１１０…表示部、１１１…表示制御装置、１２０…水平駆動回路、１２１…水平シフトレジスタ、１２２…表示データ保持回路、１２３…電圧選択回路、１３０…垂直駆動回路、１３１…制御信号線、１３２…表示データ線、４００…映像信号制御回路、４０１…外部制御信号線、４０２…表示信号線、４０３…ＡＤ変換回路、４０４…信号処理回路、４０５…ＤＡ変換回路、４０６…増幅交流化回路、４０７…サンプルホールド回路、４０９…サンプルホールド回路（デジタル用）、４１０…アナログドライバ、４１３…オペアンプ（増幅用）、４１４…オペアンプ（負極性用）、４１５…オペアンプ（正極性用）、４１６…アナログスイッチ（オペアンプ切り換え用）、４１７…アナログスイッチ（参照表切り換え用）、４１８…アナログスイッチ（映像ソース切り換え用）、４２０…参照表（ＬＵＴ）、４２１…参照表（１パッケージ）、４２２…正極性用参照表、４２３…負極性用参照表、４２４…第１映像ソース用参照表、４２５…第２映像ソース用参照表、４２６…第３映像ソース用参照表、４２７…第１の階調用参照表、４２８…第２の階調用参照表、４２９…標準参照表、４３０…マイコン、４３１…フレームメモリ、４３２…タイミングコントローラ、４３３…第１のフレームメモリ、４３４…第２のフレームメモリ、４３５…データバス、４３６…アドレスバス、４３７…内部スイッチ、４３８…外付けスイッチ、４４０…ブロックメモリ、４４５…テストパターンメモリ。
【図１】
0004185678.tif 000002
【図２】
0004185678.tif 000003
【図３】
0004185678.tif 000004
【図４】
0004185678.tif 000005
【図５】
0004185678.tif 000006
【図６】
0004185678.tif 000007
【図７】
0004185678.tif 000008
【図８】
0004185678.tif 000009
【図９】
0004185678.tif 000010
【図１０】
0004185678.tif 000011
【図１１】
0004185678.tif 000012
【図１２】
0004185678.tif 000013
【図１３】
0004185678.tif 000014
【図１４】
0004185678.tif 000015
【図１５】
0004185678.tif 000016
【図１６】
0004185678.tif 000017
【図１７】
0004185678.tif 000018
【図１８】
0004185678.tif 000019
【図１９】
0004185678.tif 000020
【図２０】
0004185678.tif 000021
【図２１】
0004185678.tif 000022
【図２２】
0004185678.tif 000023
【図２３】
0004185678.tif 000024
【図２４】
0004185678.tif 000025
【図２５】
0004185678.tif 000026
【図２６】
0004185678.tif 000027
【図２７】
0004185678.tif 000028
【図２８】
0004185678.tif 000029
【図２９】
0004185678.tif 000030
【図３０】
0004185678.tif 000031
【図３１】
0004185678.tif 000032
【図３２】
0004185678.tif 000033
【図３３】
0004185678.tif 000034
【図３４】
0004185678.tif 000035
【図３５】
0004185678.tif 000036
【図３６】
0004185678.tif 000037
【図３７】
0004185678.tif 000038
【図３８】
0004185678.tif 000039
【図３９】
0004185678.tif 000040
【図４０】
0004185678.tif 000041
【図４１】
0004185678.tif 000042
【図４２】
0004185678.tif 000043
【図４３】
0004185678.tif 000044
【図４４】
0004185678.tif 000045
【図４５】
0004185678.tif 000046
【図４６】
0004185678.tif 000047
【図４７】
0004185678.tif 000048
【図４８】
0004185678.tif 000049
【図４９】
0004185678.tif 000050
【図５０】
0004185678.tif 000051
【図５１】
0004185678.tif 000052
【図５２】
0004185678.tif 000053