【事件の表示】
　平成４年特許願第１２７５２６号「スタティックランダムアクセスメモリ」拒絶査定に対する審判事件（平成５年６月１８日出願公開、特開平５−１５１７７８）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．手続の経緯・本願発明
　本件出願は、平成４年５月２０日（優先権主張平成３年６月５日）の出願であって、その請求項に係る発明は、特許請求の範囲の請求項１及び２に記載された次のとおりのものと認める。
「【請求項１】複数行および複数列に配列された複数のメモリセル、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第１のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第２のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第１のシングルビット線、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第２のシングルビット線、
　前記複数の第１のワード線のいずれかを選択する第１のワード選択手段、
　前記複数の第２のワード線のいずれかを選択する第２のワード選択手段、
　前記複数の第１のシングルビット線のいずれかを選択する第１のビット選択手段、
　前記複数の第２のシングルビット線のいずれかを選択する第２のビット選択手段、
　前記第１のビット選択手段に接続され、書込動作時に前記第１のビット選択手段により選択される第１のシングルビット線にデータを書込む書込手段、
　前記第１のビット選択手段に接続され、読出動作時に前記第１のビット選択手段により選択される第１のシングルビット線のデータを読出す第１の読出手段、
　前記第２のビット選択手段に接続され、読出動作時に前記第２のビット選択手段により選択される第２のシングルビット線のデータを読出す第２の読出手段、
　出力端子、および
　前記第１の読出手段により読出されるデータと前記第２の読出手段により読出されるデータとを選択的に前記出力端子に与えるスイッチ手段を備え、
　前記複数のメモリセルの各々は、
　相補データが与えられる第１および第２のノード、
　前記第１および第２のノードの相補データを保持する保持手段、
　前記第１のノードと対応する第１のシングルビット線との間に接続され、対応する第１のワード線に接続される制御端子を有する第１のシングルアクセスゲート手段、および
　前記第２のノードと対応する第２のシングルビット線との間に接続され、対応する第２のワード線に接続される制御端子を有する第２のシングルアクセスゲート手段を含む、スタティックランダムアクセスメモリ。（以下、単に請求項１に係る発明という。）
　【請求項２】複数行および複数列に配列された複数のメモリセル、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第１のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第２のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第１のシングルビット線、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第２のシングルビット線、
　前記複数の第１のワード線のいずれかを選択する第１のワード選択手段、
　前記複数の第２のワード線のいずれかを選択する第２のワード選択手段、
　前記複数の第１のシングルビット線のいずれかを選択する第１のビット選択手段、
　前記複数の第２のシングルビット線のいずれかを選択する第２のビット選択手段、
　前記第１のビット選択手段に接続され、書込動作時に前記第１のビット選択手段により選択される第１のシングルビット線にデータを書込む書込手段、
　前記第１のビット選択手段に接続され、読出動作時に前記第１のビット選択手段により選択される第１のシングルビット線のデータを読出す第１の読出手段、
　前記第２のビット選択手段に接続され、読出動作時に前記第２のビット選択手段により選択される第２のシングルビット線のデータを読出す第２の読出手段、
および
　出力端子を備え、
　前記第１の読出手段は、第１のリードイネーブル信号およびその反転信号により制御される第１のセンスアンプを含み、
　前記第２の読出手段は、第２のリードイネーブル信号およびその反転信号により制御される第２のセンスアンプを含み、
　前記第１および第２の読出手段の出力は直接前記出力端子に接続され、
　前記複数のメモリセルの各々は、
　相補データが与えられる第１および第２のノード、
　前記第１および第２のノードの相補データを保持する保持手段、
　前記第１のノードと対応する第１のシングルビット線との間に接続され、対応する第１のワード線に接続される制御端子を有する第１のシングルアクセスゲート手段、および
　前記第２のノードと対応する第２のシングルビット線との間に接続され、対応する第２のワード線に接続される制御端子を有する第２のシングルアクセスゲート手段を含む、スタティックランダムアクセスメモリ。（以下、単に請求項２に係る発明という。）」
　なお、優先権の主張の基礎とされた特願平３−１３４０９８号の願書に最初に添付した明細書又は図面には、上記第１及び第２の読出し手段に含まれる第１及び第２のセンスアンプについて何ら記載されていないので、請求項２に係る発明は、上記明細書又は図面に記載された発明とは認められず、平成５年改正前特許法第４２条の２第２項の規定が適用されない。
２．当審の拒絶理由
　当審において平成１１年６月１７日付けで通知した拒絶の理由の概要は、本願の請求項に係る発明は、本願の出願前に頒布された刊行物に記載された発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
３．刊行物の記載
　拒絶理由で引用した刊行物１である特開平２−１５４９３号公報の第４頁左下欄第１行〜右下欄第７行には、
「各ビット・メモリ・セル２０は１対のワード線（ＷＬ）及び１対のビット線（ＢＬ）に接続されている。ワード線の各対は次元Ｉのワード線（ＷＬＩ）及び次元ＩＩのワード線（ＷＬＩＩ）より成り、次元Ｉのワード線は次元ＩＩのワード線と直交している。各ビット・メモリ・セル２０は又、１対のビット線に接続されている。各対のビット線は次元ＩＩのビット線（ＢＬＩＩ）及び次元Ｉのビット線（ＢＬＩ）を有し、次元Ｉのビット線は次元ＩＩのビット線と直交している。各次元Ｉのワード線はアレイ中のビット・メモリ・セルの対応する行に接続されている。各次元Ｉのワード線はアレイ中のビット・メモリ・セルの対応する行のアクセスに使用される。同じく、各次元ＩＩのワード線はアレイ中のビット・メモリ・セルの対応する列に接続されていて、アレイ中のビット・メモリ・セルの対応する列にアクセスするのに使用される。他方、ビット線はアレイ中の対応するビット・メモリ・セルの状態を検出するのに使用される。ビット線（次元ＩもしくはＩＩ）は又対応するワード線（次元ＩもしくはＩＩ）によってアクセスされたセルに状態を書込むのに使用される。次元Ｉのワード線と同じく、各次元ＩＩのビット線はアレイ中のビット・メモリ・セルの行の対応する１つに接続されている。同じく、各次元Ｉのビット線はアレイ中のビット・メモリ・セルの列のうち対応する１つに接続されている。」と記載され、
第５頁左上欄第３−６行には、
「ビット・メモリ・セル（ＴＭＡセルとも呼ばれる）は装置Ｔ１、Ｔ２、Ｔ３及びＴ４を有するＣＭＯＳラッチ２５を有する。メモリ・セルは又２つのＮＭＯＳアクセス装置ＴＡ１及びＴＡ２を有する。」と記載され、
第５頁右上欄第２−４行には、
「ワード線が選択されると、セルの状態がビット線へ読出されるか、ビット線の状態がセルに書込まれる。」と記載され、
第５頁左下欄第１１行−右下欄第３行には、
「読取られたデータ・ユニットはデータ出力ポート３８を介して出力され、書込まれるべきデータ・ユニットはデータ入力ポート３７を介して入力される。データ・ユニットは通常のようにチップ選択入力３９及び書込み許可入力３４の下にワード・アドレス・ポート３１及びビット・アドレス・ポート３３によってＴＭＡアレイから選択される。〜追加のアドレス、即ち「次元アドレス」〜がデータ・ユニットが選択されるべき、もしくはデータ・ユニットが書込まれるべき次元を決定する。」と記載され、
第６頁左下欄第８−１１行には、
「データ出力回路５７Ｏは対応するビット線デコーダからその入力に転送されて来るデータの状態を増幅して、対応するデータ出力ポート３８を駆動する。」と記載され、
第６頁右下欄第９行−第７頁左上欄第３行には、
「次元ビットは、センスされ増幅されそしてビット線デコーダ及び出力回路を介して装置の出力に送られる次元もしくはデータ入力回路（書込み許可入力を含む）の制御の下に書込まれる次元を選択的に活性化するのに使用される。次元のアドレス入力はどの次元のビット線デコーダの出力がデータ出力回路に接続されるかを選択するだけである。〜電力及びｄｉ／ｄｔ（電流の増減）の節約はワード線デコーダ及びビット線デコーダの中のセンス回路を選択的に活性化することによっても得られる。後者の場合は、ビット線デコーダの出力は単にドットＯＲするだけでよい。」と記載され、
第８頁左下欄第３−９行には、
「ビット線デコーダ（次元ＩもしくはＩＩ）は選択したビット線の状態（もしくはビット線の群の状態）を増幅し、基準電圧と比較して、適切なビット状態をデータ出力ピンにゲートするビット線センシング及びデコード装置を有する。このデコーダは又上述のようにどのビット線が読取られるべきかを選択するのにも使用される。」と記載され、
第９頁右上欄第７行−左下欄第５行には、
「新しい書込み方法を使用すると、〜手順を要約すると、データ入力が供給されない次元によってアクセスされない側の全ての内部ノードをディスチャージすることによってデータ・ユニットが先ずプリセットされる。次にプリセットされたブロック中の各データ・ユニットが、各データユニット当り１サイクルで、データ入力の状態に従って書込まれる。」と記載されている。
　以上の記載及び図面の記載を総合的に判断すると、引用刊行物１には、
《複数行および複数列に配列された複数のビット・メモリ・セル２０、
　前記複数行に対応して設けられ、各々が対応する行のビット・メモリ・セルに接続された複数の次元Ｉのワード線ＷＬＩ、
　前記複数列に対応して設けられ、各々が対応する列のビット・メモリ・セルに接続された複数の次元ＩＩのワード線ＷＬＩＩ、
　前記複数列に対応して設けられ、各々が対応する列のビット・メモリ・セルに接続された複数の次元Ｉのビット線ＢＬＩ、
　前記複数行に対応して設けられ、各々が対応する行のビット・メモリ・セルに接続された複数の次元ＩＩのビット線ＢＬＩＩ、
　前記複数の次元Ｉのワード線ＷＬＩのいずれかを選択する次元Ｉのワード線デコーダ５２、
　前記複数の次元ＩＩのワード線ＷＬＩＩのいずれかを選択する次元ＩＩのワード線デコーダ５４、
　前記複数の次元Ｉのビット線ＢＬＩのいずれかを選択するデコード装置と、選択したビット線の状態を増幅するセンス回路とを有する次元Ｉのビット線デコーダ５８、
　前記複数の次元ＩＩのビット線ＢＬＩＩのいずれかを選択するデコード装置と、選択したビット線の状態を増幅するセンス回路とを有する次元ＩＩのビット線デコーダ５６、
　前記次元Ｉのビット線デコーダ５８または次元ＩＩのビット線デコーダ５６に接続され、書込動作時に、次元ビットに応じて、次元Ｉのビット線デコーダ５８のデコード装置または次元ＩＩのビット線デコーダ５６のデコード装置により選択された次元Ｉのビット線ＢＬＩまたは次元ＩＩのビット線ＢＬＩＩに、入力ポート３７からのデータを書込む書込手段であって、書込みに先立ってデータ入力が供給されない次元側の全ての内部ノードをディスチャージする書込手段、
　出力ポート３８、および
　次元Ｉのビット線デコーダ５８及び次元ＩＩのビット線デコーダ５６から選択的に入力されるデータの状態を増幅して出力ポート３８を駆動するデータ出力回路５７Ｏを備え、
　前記複数のビット・メモリ・セル２０の各々は、
　相補データが与えられるノード１及びノード２、
　前記ノード１及びノード２の相補データを保持するラッチ２５、
　前記ノード１と対応する次元Ｉのビット線ＢＬＩとの間に接続され、対応する次元Ｉのワード線ＷＬＩに接続される制御端子を有するＮＭＯＳアクセス装置ＴＡ１、および
　前記ノード２と対応する次元ＩＩのビット線ＢＬＩＩとの間に接続され、対応する次元ＩＩのワード線ＢＬＨに接続される制御端子を有するＮＭＯＳアクセス装置ＴＡ２を含む、メモリ装置。》（以下、引用発明Ａという。）、
及び
《複数行および複数列に配列された複数のビット・メモリ・セル２０、
　前記複数行に対応して設けられ、各々が対応する行のビット・メモリ・セルに接続された複数の次元Ｉのワード線ＷＬＩ、
　前記複数列に対応して設けられ、各々が対応する列のビット・メモリ・セルに接続された複数の次元ＩＩのワード線ＷＬＩＩ、
　前記複数列に対応して設けられ、各々が対応する列のビット・メモリ・セルに接続された複数の次元Ｉのビット線ＢＬＩ、
　前記複数行に対応して設けられ、各々が対応する行のビット・メモリ・セルに接続された複数の次元ＩＩのビット線ＢＬＩＩ、
　前記複数の次元Ｉのワード線ＷＬＩのいずれかを選択する次元Ｉのワード線デコーダ５２、
　前記複数の次元ＩＩのワード線ＷＬＩＩのいずれかを選択する次元ＩＩのワード線デコーダ５４、
　前記複数の次元Ｉのビット線ＢＬＩのいずれかを選択するデコード装置と、選択したビット線の状態を増幅するセンス回路とを有する次元Ｉのビット線デコーダ５８、
　前記複数の次元ＩＩのビット線ＢＬＩＩのいずれかを選択するデコード装置と、選択したビット線の状態を増幅するセンス回路とを有する次元ＩＩのビット線デコーダ５６、
　前記次元Ｉのビット線デコーダ５８または次元ＩＩのビット線デコーダ５６に接続され、書込動作時に、次元ビットに応じて、次元Ｉのビット線デコーダ５８のデコード装置または次元ＩＩのビット線デコーダ５６のデコード装置により選択された次元Ｉのビット線ＢＬＩまたは次元ＩＩのビット線ＢＬＩＩに、入力ポート３７からのデータを書込む書込手段であって、書込みに先立ってデータ入力が供給されない次元側の全ての内部ノードをディスチャージする書込手段、および
　出力ポート３８を備え、
　次元Ｉのビット線デコーダ５８のセンス回路及び次元ＩＩのビット線デコーダ５６のセンス回路は、次元ビットによって選択的に活性化されるとともに、その出力はＯＲ接続されて出力ポート３８に接続され、
　前記複数のビット・メモリ・セル２０の各々は、
　相補データが与えられるノード１及びノード２、
　前記ノード１及びノード２の相補データを保持するラッチ２５、
　前記ノード１と対応する次元Ｉのビット線ＢＬＩとの間に接続され、対応する次元Ｉのワード線ＷＬＩに接続される制御端子を有するＮＭＯＳアクセス装置ＴＡ１、および
　前記ノード２と対応する次元ＩＩのビット線ＢＬＩＩとの間に接続され、対応する次元ＩＩのワード線ＢＬＩＩに接続される制御端子を有するＮＭＯＳアクセス装置ＴＡ２を含む、メモリ装置。》（以下、引用発明Ｂという。）
が記載されているものと認められる。
　また、拒絶理由で引用した刊行物２である特開平１−２９４２９３号公報には、《相補データを保持する保持手段を用いるとともに、２方向からアクセス可能なメモリ装置であって、１方向のシングルビット線を用いて書込み行うメモリ装置》が記載され、
同じく拒絶理由で引用した刊行物３である特開平２−２３６８９７号公報には、《相補データを保持する保持手段を用いる半導体記憶回路装置であって、各メモリセルに対して１つのビットラインを用いて書込み、読出しを行う半導体記憶回路装置》が記載されている。
　さらに、本願発明と同一技術分野であるスタティックランダムアクセスメモリに関する発明が記載された特開平３−２５２９９０号公報（以下、参考文献１という。）の第３図（ｂ）には、《ポートセレクト信号によりセンスアンプを選択的に制御するメモリ装置》が記載され、
同じく特開昭５１−１２７６２８号公報（以下、参考文献２という。）及び特開平２−１７２０９５号公報（以下、参考文献３という。）には、《イネーブル信号とその反転信号を用いてセンスアンプを選択するメモリ装置》が記載されている。
４．対比
ア．請求項１について
　本願請求項１に係る発明と引用発明Ａとを対比する。
　引用発明Ａの複数の次元Ｉのワード線ＷＬＩ及び複数の次元ＩＩのワード線ＷＬＩＩは、それぞれ行及び列に対応して設けられた異なるワード線であり、
同じく複数の次元Ｉのビット線ＢＬＩ及び複数の次元ＩＩのビット線ＢＬＩＩは、それぞれ列及び行に対応して設けられた異なるシングルビット線であり、
同じく次元Ｉのワード線デコーダ５２及び次元ＩＩのワード線デコーダ５４は、それぞれ次元Ｉのワード線ＷＬＩのいずれか及び次元ＩＩのワード線ＷＬＩＩのいずれかを選択する異なる選択手段であり、
同じく次元Ｉのビット線デコーダ５８及び次元ＩＩのビット線デコーダ５６がそれぞれ有するデコード装置は、それぞれ次元Ｉのビット線ＢＬＩ及び次元ＩＩのビット線ＢＬＩＩのいずれかを選択するものであり、
同じく次元Ｉのビット線デコーダ５８及び次元ＩＩのビット線デコーダ５６がそれぞれ有するセンス回路は、それぞれ選択した次元Ｉのビット線ＢＬＩ及び次元ＩＩのビット線ＢＬＩＩの状態を増幅し、基準電圧と比較することによって、適切なビット状態を読出しており、
同じく出力ポート３８は、出力端子であり、
同じくラッチ２５は、相補データを保持するものであり、
同じくＮＭＯＳアクセス装置ＴＡ１及びＴＡ２は、アクセスゲート手段であり、
本願請求項１に係る発明における書込手段と引用発明Ａにおける書込手段は、ともに書込動作時にビット選択手段により選択されるビット線にデータを書込むものであり、
本願請求項１に係る発明におけるスイッチ手段と引用発明Ａにおけるデータ出力回路５７Ｏは、ともに入力されるデータを選択的に出力端子に与えるものである。
　また、引用発明Ａがスタティックランダムアクセスメモリであることは、明らかである。
　したがって、両者は、
《複数行および複数列に配列された複数のメモリセル、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第１のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第２のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第１のシングルビット線、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第２のシングルビット線、
　前記複数の第１のワード線のいずれかを選択する第１のワード選択手段、
　前記複数の第２のワード線のいずれかを選択する第２のワード選択手段、
　前記複数の第１のシングルビット線のいずれかを選択する第１のビット選択手段、
　前記複数の第２のシングルビット線のいずれかを選択する第２のビット選択手段、
　前記ビット選択手段に接続され、書込動作時に前記ビット選択手段により選択されるビット線にデータを書込む前記シングルビット線にデータを書込む書込手段、
　前記第１のビット選択手段に接続され、読出動作時に前記第１のビット選択手段により選択される第１のシングルビット線のデータを読出す第１の読出手段、
　前記第２のビット選択手段に接続され、読出動作時に前記第２のビット選択手段により選択される第２のシングルビット線のデータを読出す第２の読出手段、
　出力端子、および
　前記第１の読出手段により読出されるデータと前記第２の読出手段により読出されるデータとを選択的に前記出力端子に与える手段を備え、
　前記複数のメモリセルの各々は、
　相補データが与えられる第１および第２のノード、
　前記第１および第２のノードの相補データを保持する保持手段、
　前記第１のノードと対応する第１のシングルビット線との間に接続され、対応する第１のワード線に接続される制御端子を有する第１のシングルアクセスゲート手段、および
　前記第２のノードと対応する第２のシングルビット線との間に接続され、対応する第２のワード線に接続される制御端子を有する第２のシングルアクセスゲート手段を含む、スタティックランダムアクセスメモリ。》
である点で一致し、
次のａ及びｂの点で相違する。
ａ．本願請求項１に係る発明における書込手段が、「前記第１のビット選択手段に接続され、書込動作時に前記第１のビット選択手段により選択される第１のシングルビット線にデータを書込む」ものであるのに対して、引用発明Ａにおける書込手段は、《前記次元Ｉのビット線デコーダ５８または次元ＩＩのビット線デコーダ５６に接続され、書込動作時に、次元ビットに応じて、次元Ｉのビット線デコーダ５８のデコード装置または次元ＩＩのビット線デコーダ５６のデコード装置により選択された次元Ｉのビット線ＢＬＩまたは次元ＩＩのビット線ＢＬＩＩに、入力ポート３７からのデータを書込む書込手段であって、書込みに先立ってデータ入力が供給されない次元側の全ての内部ノードをディスチャージする》ものである点
ｂ．第１の読出手段により読出されるデータと第２の読出手段により読出されるデータとを選択的に出力端子に与える手段として、本願請求項１に係る発明がスイッチ手段を備えているのに対して、引用発明Ａは、選択的に出力端子に与える手段が特定されていない点
ロ．請求項２について
　本願請求項２に係る発明と引用発明Ｂとを対比する。
　引用発明Ｂの複数の次元Ｉのワード線ＷＬＩ及び複数の次元ＩＩのワード線ＷＬＩＩは、それぞれ行及び列に対応して設けられた異なるワード線であり、
同じく複数の次元Ｉのビット線ＢＬＩ及び複数の次元ＩＩのビット線ＢＬＩＩは、それぞれ列及び行に対応して設けられた異なるシングルビット線であり、
同じく次元Ｉのワード線デコーダ５２及び次元ＩＩのワード線デコーダ５４は、それぞれ次元Ｉのワード線ＷＬＩのいずれか及び次元ＩＩのワード線ＷＬＩＩのいずれかを選択する異なる選択手段であり、
同じく次元Ｉのビット線デコーダ５８及び次元ＩＩのビット線デコーダ５６がそれぞれ有するデコード装置は、それぞれ次元Ｉのビット線ＢＬＩ及び次元ＩＩのビット線ＢＬＩＩのいずれかを選択するものであり、
同じく次元Ｉのビット線デコーダ５８及び次元ＩＩのビット線デコーダ５６がそれぞれ有するセンス回路は、それぞれ選択した次元Ｉのビット線ＢＬＩ及び次元ＩＩのビット線ＢＬＩＩの状態を増幅し、基準電圧と比較することによって、適切なビット状態を読出しており、
同じく出力ポート３８は、出力端子であり、
同じくラッチ２５は、相補データを保持するものであり、
同じくＮＭＯＳアクセス装置ＴＡ１及びＴＡ２は、アクセスゲート手段であり、
本願請求項２に係る発明における書込手段と引用発明Ｂにおける書込手段は、ともに書込動作時にビット選択手段により選択されるビット線にデータを書込むものであり、
本願請求項２に係る発明における第１の読出手段及び第２の読出手段と、引用発明Ｂにおける次元Ｉのビット線デコーダ５８のセンス回路及び次元ＩＩのビット線デコーダ５６のセンス回路は、ともに選択的に活性化されるとともに、出力は直接出力端子に接続されている。
　また、引用発明Ｂがスタティックランダムアクセスメモリであることは、明らかである。
　したがって、両者は、
《複数行および複数列に配列された複数のメモリセル、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第１のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第２のワード線、
　前記複数列に対応して設けられ、各々が対応する列のメモリセルに接続された複数の第１のシングルビット線、
　前記複数行に対応して設けられ、各々が対応する行のメモリセルに接続された複数の第２のシングルビット線、
　前記複数の第１のワード線のいずれかを選択する第１のワード選択手段、
　前記複数の第２のワード線のいずれかを選択する第２のワード選択手段、
　前記複数の第１のシングルビット線のいずれかを選択する第１のビット選択手段、
　前記複数の第２のシングルビット線のいずれかを選択する第２のビット選択手段、
　前記ビット選択手段に接続され、書込動作時に前記ビット選択手段により選択されるビット線にデータを書込む前記シングルビット線にデータを書込む書込手段、
　前記第１のビット選択手段に接続され、読出動作時に前記第１のビット選択手段により選択される第１のシングルビット線のデータを読出す第１の読出手段、
　前記第２のビット選択手段に接続され、読出動作時に前記第２のビット選択手段により選択される第２のシングルビット線のデータを読出す第２の読出手段、および
　出力端子を備え、
　前記第１の読出手段及び前記第２の読出手段は、選択的に活性化され、
　前記第１および第２の読出手段の出力は直接前記出力端子に接続され、
　前記複数のメモリセルの各々は、
　相補データが与えられる第１および第２のノード、
　前記第１および第２のノードの相補データを保持する保持手段、
　前記第１のノードと対応する第１のシングルビット線との間に接続され、対応する第１のワード線に接続される制御端子を有する第１のシングルアクセスゲート手段、および
　前記第２のノードと対応する第２のシングルビット線との間に接続され、対応する第２のワード線に接続される制御端子を有する第２のシングルアクセスゲート手段を含む、スタティックランダムアクセスメモリ。》
である点で一致し、
次のｃ及びｄの点で相違する。
ｃ．本願請求項２に係る発明における書込手段が、「前記第１のビット選択手段に接続され、書込動作時に前記第１のビット選択手段により選択される第１のシングルビット線にデータを書込む」ものであるのに対して、引用発明Ｂにおける書込手段は、《前記次元Ｉのビット線デコーダ５８または次元ＩＩのビット線デコーダ５６に接続され、書込動作時に、次元ビットに応じて、次元Ｉのビット線デコーダ５８のデコード装置または次元ＩＩのビット線デコーダ５６のデコード装置により選択された次元Ｉのビット線ＢＬＩまたは次元ＩＩのビット線ＢＬＩＩに、入力ポート３７からのデータを書込む書込手段であって、書込みに先立ってデータ入力が供給されない次元側の全ての内部ノードをディスチャージする》ものである点
ｄ．第１の読出手段及び第２の読出手段を選択的に活性化するため、本願請求項２に係る発明における第１の読出手段は、第１のリードイネーブル信号およびその反転信号により制御される第１のセンスアンプを含み、第２の読出手段は、第２のリードイネーブル信号およびその反転信号により制御される第２のセンスアンプを含んでいるのに対して、引用発明Ｂは、選択的に活性化するための手段が特定されていない点
５．当審の判断
　上記相違点ａ〜ｄについて検討する。
ア．相違点ａ及びｃについて
　２方向のアクセスが可能な場合、書込み手段を１方にのみ接続するか両方に接続するかは、メモリの使用目的、素子及び配線のためのスペース、消費電力等に考慮して適宜選択できる設計的事項である（一方にのみ接続したものは、引用刊行物２参照）。また、相補データを保持する保持手段の一方のノード（一方のビット線）のみデータを与えて書込みを行うことは、例えば引用刊行物２、３に示されるように周知技術である。
　したがって、相違点ａ及びｃは、当業者が容易に変更できる程度のものである。
イ．相違点ｂについて
　複数の信号から１つの信号を得る手段としてスイッチ手段は、文献を挙げるまでもなく周知のものであるから、第１の読出手段により読出されるデータと第２の読出手段により読出されるデータとを選択的に出力端子に与える手段として、スイッチ手段を用いることは、当業者が容易になしえたことである。
ウ．相違点ｄについて
　スタティックランダムアクセスメモリの読出し回路を構成するに際して、２つの読み出し手段に含まれるセンスアンプを制御することにより２つの読み出し手段を選択的に活性化すること、及びセンスアンプの活性化にイネーブル信号とその反転信号を用いることは、それぞれ上記参考文献１、及び２、３に示されるように周知技術であるから、第１のリードイネーブル信号およびその反転信号により制御される第１のセンスアンプ、及び第２のリードイネーブル信号およびその反転信号により制御される第２のセンスアンプを用いて、第１の読出手段は及び第２の読出手段を構成することは、当業者が容易になしえたことである。
６．むすび
　以上のとおりであるから、本願の請求項１、２に係る発明は、引用刊行物に記載された発明及び当該分野における周知技術に基づいて当業者が容易に発明をすることができたものであって、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。