【事件の表示】
　昭和６３年特許願第６９４８２号「半導体記憶装置」拒絶査定に対する審判事件（平成１年９月２９日出願公開、特開平１−２４５４８９）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．手続の経緯、本願発明
　本願は、昭和６３年３月２５日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成９年６月６日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認められる。
「複数の第１メインワード線と、各第１メインワード線に対応してそれぞれ設けられた複数の第１サブワード線と、該第１サブワード線にそれぞれ接続された複数のメモリセルと、上記第１メインワード線の状態および選択信号に応じて上記第１サブワード線を選択する第１選択手段とを有する第１メモリアレイと、
　複数の第２メインワード線と、各第２メインワード線に対応してそれぞれ設けられた複数の第２サブワード線と、該第２サブワード線にそれぞれ接続された複数のメモリセルと、上記第２メインワード線の状態および選択信号に応じて上記第２サブワード線を選択する第２選択手段とを有する第２メモリアレイと、
　上記第１メインワード線および第２メインワード線のそれぞれに結合され、選択信号に従って上記第１メインワード線のいずれか１つまたは上記第２メインワード線のいずれか１つを選択する複数のデコード用論理回路からなる第３選択手段と、
　上記第１メモリアレイおよび第２メモリアレイに結合され、上記第１メモリアレイ内のメモリセルの情報または上記第２メモリアレイ内のメモリセルの情報が、選択的に供給される共通データ線と、
を含むことを特徴とする半導体記憶装置」
２．引用例記載の発明
　原査定の拒絶理由に引用した特開昭５９−７２６９５号公報（以下、「引用例」という。）には、第３図に関して以下の記載がなされている。
「同図において、（８ａ）は上位行選択線、（４ａ）は上位行デコーダ、（５ａ）は上位行アドレス信号線、（５ｂ）は下位行アドレス信号線、（１０ａ）は下位列デコーダ、（１２ａ）（１２ｂ）（１２ｃ）（１２ｄ）は４分割されたメモリーセルアレイの各部分メモリーセル群、（１１ａ）は下位列アドレス信号線、（１１ｂ）は上位アドレス信号線、（１２）は下位行アドレスと上位列アドレスの両方を解読する副デコーダ、（１８）は副デコーダ出力、（１９）はワード線（３）と平行に配置された上位行選択線（８ａ）とワード線（３）と垂直に配置された副デコーダ出力（１８）を入力するアンドゲートで、出力はワード線（３）に接続されている。」（公報第２頁左下欄第１５行〜同頁右下欄第７行目）と記載されている。これらの記載、及び、図面第３図に記載されている上位行デコーダ（４ａ）、上位行選択線（８ａ）、アンドゲート（１９）及びワード線（３）は、図示しないメモリーセルの個数に応じて多数設けられていることは当業者にとって自明の事項であるから、この多数の上位行選択線のうちの一部の複数の上位行選択線を複数の第１の上位行選択線とし、該複数の第１の選択線とは異なる別の複数の選択線を複数の第２の選択線として、上記引用例に記載されている事項を把握すると、上記引用例には、
　複数の第１上位桁信号線（８ａ）と、各第１上位桁信号線（８ａ）に対応してそれぞれ設けられた複数の部分メモリーセル群１２ｄと対応した第１ワード線（３）と、該第１ワード線（３）にそれぞれ接続された複数のメモリセルと、上記第１上位桁信号線（８ａ）の状態及び副デコーダ出力（１８）に応じて上記第１ワード線（３）を選択する部分メモリーセル群１２ｄと対応したアンドゲート（１９）とを有する第１メモリーアレイと、
　複数の第２上位桁信号線（８ａ）と、各第２上位桁信号線（８ａ）に対応してそれぞれ設けられた複数の部分メモリーセル群１２ｃと対応した第２ワード線（３）と、該第２ワード線（３）にそれぞれ接続された複数のメモリセルと、上記第２上位桁信号線（８ａ）の状態および副デコーダ出力（１８）に応じて上記第２ワード線（３）を選択する複数の部分メモリーセル群１２ｃと対応したアンドゲート（１９）とを有する第２メモリーアレイと、
　上記第１上位桁信号線（８ａ）および第２上位桁信号線（８ａ）のそれぞれに結合され、選択信号に従って上記第１上位桁信号線（８ａ）のいずれか１つまたは上記第２上位桁信号線（８ａ）のいずれか１つを選択する複数の上位行デコーダ（４ａ）と、
　上記第１メモリアレイおよび第２メモリアレイに結合され、上記第１メモリアレイ内のメモリセルの情報または上記第２メモリアレイ内のメモリセルの情報が、選択的に供給される読み出し信号線と
を含む半導体メモリ装置、の発明が記載されている。
３．本願発明と引用例記載の発明との対比・判断
　本願発明と引用例に記載されている発明とを対比すると、引用例に記載されている、上位行デコーダも図面第３図から論理回路で構成されていることは明らかであるから、引用例に記載されている発明の、「第１上位桁信号線」、「部分メモリーセル群１２ｄと対応した第１ワード線」、「副デコーダ出力」、「部分メモリーセル群１２ｄと対応したアンドゲート」、「第２上位桁信号線」、「部分メモリーセル群１２ｃと対応した第２ワード線」、「部分メモリーセル群１２ｃと対応したアンドゲート」、「上位行デコーダ」、「読み出し信号線」及び「半導体メモリ装置」は、それぞれ本願発明の、「第１メインワード線」、「第１サブワード線」、「選択信号」、「第１選択手段」、「第２メインワード線」、「第２サブワード線」、「第２選択手段」、「デコード用論理回路からなる第３選択手段」、「共通データ線」及び「半導体記憶装置」に相当するから、両者の発明は、
「複数の第１メインワード線と、各第１メインワード線に対応してそれぞれ設けられた複数の第１サブワード線と、該第１サブワード線にそれぞれ接続された複数のメモリセルと、上記第１メインワード線の状態および選択信号に応じて上記第１サブワード線を選択する第１選択手段とを有する第１メモリアレイと、
　複数の第２メインワード線と、各第２メインワード線に対応してそれぞれ設けられた複数の第２サブワード線と、該第２サブワード線にそれぞれ接続された複数のメモリセルと、上記第２メインワード線の状態および選択信号に応じて上記第２サブワード線を選択する第２選択手段とを有する第２メモリアレイと、
　上記第１メインワード線および第２メインワード線のそれぞれに結合され、選択信号に従って上記第１メインワード線のいずれか１つまたは上記第２メインワード線のいずれか１つを選択する複数のデコード用論理回路からなる第３選択手段と、
　上記第１メモリアレイおよび第２メモリアレイに結合され、上記第１メモリアレイ内のメモリセルの情報または上記第２メモリアレイ内のメモリセルの情報が、選択的に供給される共通データ線と、
を含む半導体記憶装置」である点で一致し、両者の間に実質的な相違点は認められない。
４．審判請求人の主張
　審判請求人は、審判請求書において、本願発明は、参考図３にような構成になっている点で参考図１のような構成の各引用例に記載されている発明とは構成が相違する旨の主張をしている。
　しかしながら、本願の特許請求の範囲の請求項１に係る発明は、上記参考図のように、メインワード線が物理的に分割された構成とはなっておらず、審判請求人の主張は特許請求の範囲の記載に基づかない主張である。
（なお、本願の第３図及び第７図に記載されている第３及び第７実施例はメインワード線が分割された構成とはなっておらず、この点からも本願発明のものが参考図３のようにメインワード線が物理的に分割されているものに限定されるものではない。）
５．むすび
　以上のとおりであるから、本願発明は引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。
　よって、結論のとおり審決する。