(57)【特許請求の範囲】
【請求項１】
非破壊読み出し可能な画素を２次元状に配列してなる画素アレイと、該画素アレイの各画素信号を読み出すための垂直及び水平走査回路と、前記画素アレイの各列に対応してそれぞれ設けられた固定パターン雑音抑圧回路と、該固定パターン雑音抑圧回路の出力を保持する手段と、水平ブランキング期間中に前記固定パターン雑音抑圧回路による各画素信号の固定パターン雑音の抑圧動作及び前記保持手段による該固定パターン雑音抑圧回路の出力の保持動作を複数回行うように前記走査回路、固定パターン雑音抑圧回路及び保持手段を駆動制御する駆動制御回路と、前記画素アレイの各列に対応してそれぞれ設けられ、前記保持手段から水平ブランキング期間中に複数回読み出された信号を積分して出力する積分手段とを備えていることを特徴とする非破壊読み出し型２次元固体撮像装置。
【請求項２】
前記積分手段は、電流モードの積分動作を行うように構成されていることを特徴とする請求項１に係る非破壊読み出し型２次元固体撮像装置。
【請求項３】
前記積分手段は、電圧モードの積分動作を行うように構成されていることを特徴とする請求項１に係る非破壊読み出し型２次元固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、非破壊読み出し型の２次元固体撮像装置に関し、特に高Ｓ／Ｎで感度を向上させることの可能な非破壊読み出し型２次元固体撮像装置に関する。
【０００２】
【従来の技術】
従来、一般的な２次元固体撮像装置においては、２次元状に配列された画素アレイに対して垂直及び水平走査回路を配置し、各画素から順次画素信号を直接読み出すように構成されている。また、２次元画素アレイの列毎にゲインコントロール型のアンプを設け、暗い被写体のときにはゲインを上げ、明るい被写体のときにはゲインを下げて、画素信号が後段の信号処理回路の適正入力範囲に入るように構成したものも知られている。
【０００３】
【発明が解決しようとする課題】
ところで、アンプを用いずに直接画素信号を出力させるようにした２次元固体撮像装置においては、感度が低いため、低輝度被写体には対応が難しいという問題点がある。一方、列毎にゲインコントロール型のアンプを設けた２次元固体撮像装置においては、ゲインをコントロールすることにより、暗い被写体から明るい被写体まで対応できるが、暗い被写体の場合、Ｓ／Ｎが悪く、また画素ピッチでゲインコントロールアンプを設計するのが難しいという問題点がある。
【０００４】
本発明は、従来の２次元固体撮像装置における上記問題点を解消するためになされたもので、簡単な構成で感度を向上させることの可能な非破壊読み出し型２次元固体撮像装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、非破壊読み出し可能な画素を２次元状に配列してなる画素アレイと、該画素アレイの各画素信号を読み出すための垂直及び水平走査回路と、前記画素アレイの各列に対応してそれぞれ設けられた固定パターン雑音抑圧回路と、該固定パターン雑音抑圧回路の出力を保持する手段と、水平ブランキング期間中に前記固定パターン雑音抑圧回路による各画素信号の固定パターン雑音の抑圧動作及び前記保持手段による該固定パターン雑音抑圧回路の出力の保持動作を複数回行うように前記走査回路、固定パターン雑音抑圧回路及び保持手段を駆動制御する駆動制御回路と、前記画素アレイの各列に対応してそれぞれ設けられ、前記保持手段から水平ブランキング期間中に複数回読み出された信号を積分して出力する積分手段とで非破壊読み出し型２次元固体撮像装置を構成するものである。
【０００６】
このように構成した非破壊読み出し型２次元固体撮像装置においては、画素アレイの各列に対応してそれぞれ設けられ、各画素から水平ブランキング期間中に複数回読み出された画素信号を積分して出力する積分手段を備えており、更に固定パターン雑音抑圧回路を備えていて、固定パターン雑音を抑圧した画素信号を積分して出力させるようにしているので、簡単な構成で容易に固定パターン雑音を抑圧すると共に高感度化を図ることの可能な２次元固体撮像装置を実現することができる。
【０００７】
【発明の実施の形態】
次に、実施の形態について説明する。まず、実施の形態の説明に先立ち、本発明に係る非破壊読み出し型２次元固体撮像装置に関連する参照例について説明する。図１は、該参照例の構成を示す概略ブロック構成図である。図１において、１は非破壊読み出し可能な画素を２次元状に配列してなる画素アレイ、２は垂直走査回路、３は画素アレイ１の列方向に配列された各画素に共通に接続された各垂直信号線に接続された積分器３−１，３−２，・・・からなる積分回路部、４は水平選択スイッチを含む水平走査回路、５は垂直走査回路２，水平走査回路４及び積分回路部３の動作を制御する駆動パルスを発生する駆動制御回路であり、前記積分回路部３は各画素から水平ブランキング期間中に複数回読み出された画素信号を積分し、水平走査期間に水平走査回路４を介して出力するように構成されている。
【０００８】
次に、各積分器３−１，３−２，・・・の構成例を図２に基づいて説明する。この構成例は電圧モードの積分器で、スイッチトキャパシタ回路で構成されている。図２において、11は画素から読み出された画素信号電圧ＶINが入力される入力端子、12は入力端子11に接続された第１の切替スイッチで、ｏ端子には基準電圧源を、ｅ端子には直列キャパシタ13の一端が接続されている。14は直列キャパシタ13の他端に接続された第２の切替スイッチで、ｅ端子は基準電圧源に接続されている。15は第２の切替スイッチ14のｏ端子に反転入力端子を、非反転入力端子を基準電圧源に接続した演算増幅器、16は該演算増幅器15の出力端子17と反転入力端子間に接続された帰還キャパシタ、18は帰還キャパシタ16に並列に接続されたリセットスイッチである。
【０００９】
次に、このように構成されている電圧モードの積分器の動作を、図３に示すタイミングチャートを参照しながら説明する。まず時刻ｔ1 において、リセット信号によりリセットスイッチ18をＯＮとして帰還キャパシタ16をリセットする。次いで、時刻ｔ2 において第１及び第２の切替スイッチ12，14をｅ端子側に切り替え、直列キャパシタ13に入力電圧ＶINを印加する。次いで、時刻ｔ3 において、第１及び第２の切替スイッチ12，14をｏ端子側に切り替え、直列キャパシタ13を演算増幅器15へ接続する。これにより、演算増幅器15の出力端子17より、出力電圧ＶOUT としてＣ1 ／Ｃ2 ・ＶINが出力される。但し、Ｃ1 は直列キャパシタ13の容量、Ｃ2 は帰還キャパシタ16の容量である。次いで、時刻ｔ4 以降において、第１及び第２の切替スイッチ12，14をｅ端子とｏ端子へ交互に順次切り替え、これにより出力端子17より交互切替回数をｎとすると、積分出力電圧ｎ・Ｃ1 ／Ｃ2 ・ＶINが出力される。この際、出力電圧ＶOUT は上記のように積分されｎ倍となって高感度化されるが、一方ノイズはｎ1/2 倍となるので、Ｓ／Ｎはｎ1/2 倍となり、高Ｓ／Ｎの出力信号が得られる。
【００１０】
次に、積分器の他の構成例を図４に基づいて説明する。この積分器は電流モードの積分器で、スイッチカレント回路で構成されている。図４において、21は入力端子で、画素からの読み出し信号電流ＩINが入力されるようになっている。22は一端を入力端子21に接続し、φ1 により駆動される第１のスイッチ、23は該第１のスイッチ22の他端に接続された第１のメモリセルで、ＮＭＯＳトランジスタとキャパシタとφ1Sで駆動されるスイッチとで構成されている。24は第１のスイッチ22の他端に接続された電流源、25は同じく前記第１のスイッチ22の他端に一端を接続したφ2 により駆動される第２のスイッチ、26は第２のスイッチ25の他端に接続された第２のメモリセルで、ＰＭＯＳトランジスタとキャパシタとφ2Sで駆動されるスイッチとで構成されている。27は第２のスイッチ25の他端に接続された電流源、28は同じく第２のスイッチ25の他端に一端を接続されたφ3 により駆動される第３のスイッチで、該第３のスイッチ28の他端が出力端子29となっている。
【００１１】
次に、このように構成されている電流モードの積分器の動作を、図５に示したタイミングチャートに基づいて説明する。まず、時刻ｔ11において、φ1S，φ2 ，φ2Sを“Ｈ”にして、第１及び第２のメモリセル23，26のスイッチをＯＮとすると共に、第２のスイッチ25をＯＮとして、第１及び第２のメモリセル23，26をリセットする。次いで時刻ｔ12において、φ1 ，φ1Sを“Ｈ”として第１のスイッチ22及び第１のメモリセル23のスイッチをＯＮとして、入力電流ＩINを第１のメモリセル23に記憶させる。次いで時刻ｔ13において、φ2 ，φ2Sを“Ｈ”として、第２のスイッチ25及び第２のメモリセル26のスイッチをＯＮとして、第１のメモリセル23に記憶されていた入力電流ＩINを第２のメモリセル26へ転送させ記憶させる。次いで時刻ｔ14において、φ3 を“Ｈ”として第３のスイッチ28をＯＮとし、出力端子29より出力電流ＩOUT ＝ＩINを出力させる。
【００１２】
次に、時刻ｔ15において、φ1 ，φ1S，φ2 を“Ｈ”とし第１及び第２のスイッチ22，25並びに第１のメモリセル23をＯＮとして、第１のメモリセル23に新たな入力電流ＩINと第２のメモリセル26に記憶されている電流ＩINを転送して、ＩIN＋ＩIN＝２ＩINを記憶させる。次いで時刻ｔ16において、φ2 ，φ2Sを“Ｈ”として、第２のスイッチ25及び第２のメモリセル26のスイッチをＯＮとし、第１のメモリセル23に記憶されていた電流２ＩINを第２のメモリセル26へ転送して記憶させる。次いで時刻ｔ17において、φ3 を“Ｈ”として第３のスイッチ28をＯＮとし、出力端子29より出力電流ＩOUT ＝２ＩINを出力させる。次いで時刻ｔ18において、φ1 ，φ1S，φ2 を“Ｈ”とし第１及び第２のスイッチ22，25並びに第１のメモリセル23のスイッチをＯＮとして、第１のメモリセル23に新たな入力電流ＩINと第２のメモリセル26に記憶されている電流２ＩINを転送して、ＩIN＋２ＩIN＝３ＩINを記憶させる。次いで時刻ｔ19において、φ2 ，φ2Sを“Ｈ”として、第２のスイッチ25及び第２のメモリセル26のスイッチをＯＮとし、第１のメモリセル23に記憶されていた電流３ＩINを第２のメモリセル26へ転送して記憶させる。次いで時刻ｔ20において、φ3 を“Ｈ”として第３のスイッチ28をＯＮとし、出力端子29より出力電流ＩOUT ＝３ＩINを出力させる。
【００１３】
以上のようにして、画素の信号電流ＩINをｎ回読み出し積分することにより、出力電流ＩOUT をｎ倍とし高感度化を図ることができる。この場合もノイズはｎ1/2 倍となるので、Ｓ／Ｎはｎ1/2 倍となる。
【００１４】
上記参照例では、画素信号を直接積分器で積分処理するようにしたものを示したが、一般に非破壊読み出し型固体撮像装置としては増幅型画素が用いられ、増幅型画素を用いた場合は、出力信号にＦＰＮ（固定パターンノイズ）が混入し画質が劣化するので、ＦＰＮ抑圧回路が用いられている。図６は、図１に示した参照例において、更にＦＰＮ抑圧回路を備えた本発明に係る非破壊読み出し型２次元固体撮像装置の実施の形態を示す概略ブロック構成図である。図６において、31−１，31−２，・・・は画素アレイの列毎に配設された電圧モードあるいは電流モードのＦＰＮ抑圧回路と該抑圧回路の出力を保持する手段とからなるＦＰＮ抑圧・保持回路で、水平ブランキング期間にＦＰＮ抑圧・保持回路31−１，31−２，・・・に保持されているＦＰＮを抑圧した画素信号を積分器３−１，３−２，・・・で積分し、水平走査期間に水平走査回路４′による水平選択スイッチ32−１，32−２，・・・を介して出力させることにより、ＦＰＮが抑圧され高感度化された出力信号を得ることができる。この場合も、ＦＰＮ抑圧・保持回路及び積分器並びに各走査回路は、図１に示した参照例と同様に、図示しない駆動制御回路で制御され、水平ブランキング期間中に複数回のＦＰＮ抑圧・保持回路によるＦＰＮ抑圧動作及び保持動作、並びに積分器による複数回の積分動作が行われるようになっている。
【００１５】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、画素アレイの各列に対応してそれぞれ設けられ、各画素から水平ブランキング期間中に複数回読み出された画素信号を積分して出力する積分手段を備えており、更に、固定パターン雑音抑圧回路を備えていて、固定パターン雑音を抑圧した画素信号を積分して出力させるようにしているので、簡単な構成で容易に固定パターン雑音を抑圧すると共に高感度化を図ることの可能な２次元固体撮像装置を実現することができる。
【図面の簡単な説明】
【図１】  本発明に係る非破壊読み出し型２次元固体撮像装置に関連する参照例の構成を示す概略ブロック構成図である。
【図２】  図１に示した参照例における積分器の具体的な構成例を示す回路構成図である。
【図３】  図２に示した積分器の動作を説明するためのタイミングチャートである。
【図４】  図１に示した積分器の他の構成例を示す回路構成図である。
【図５】  図４に示した積分器の動作を説明するためのタイミングチャートである。
【図６】  本発明に係る非破壊読み出し型２次元固体撮像装置に係る実施の形態の構成を示すブロック構成図である。
【符号の説明】
１  画素アレイ
２  垂直走査回路
３  積分回路部
３−１，３−２，・・・  積分器
４  水平走査回路
５  駆動制御回路
11  入力端子
12  第１の切替スイッチ
13  直列キャパシタ
14  第２の切替スイッチ
15  演算増幅器
16  帰還キャパシタ
17  出力端子
18  リセットスイッチ
21  入力端子
22  第１のスイッチ
23  第１のメモリセル
24  電流源
25  第２のスイッチ
26  第２のメモリセル
27  電流源
28  第３のスイッチ
29  出力端子
31−１，31-2，・・・  ＦＰＮ抑圧・保持回路
32−１，32-2，・・・  水平選択スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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