(57)【特許請求の範囲】
【請求項１】
信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源に接続される第１のコレクタ端子と、第１のエミッタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第２の電源に接続される第２のコレクタ端子と、前記第１のエミッタ端子に接続される第２のエミッタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のエミッタ端子と前記第２のエミッタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第２のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第１のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされている増幅回路。
【請求項２】
信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源とは異なる第２の電源に接続される第１のエミッタ端子と、第１のコレクタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、前記第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第１の電源に接続される第２のエミッタ端子と、前記第１のコレクタ端子に接続される第２のコレクタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第１のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第２のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされている増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
従来、オーディオアンプとして、プリアンプやパワーアンプが提供されている。このようなオーディオアンプは、入力信号を増幅した増幅信号を生成し、後段のアンプ若しくはスピーカに増幅信号を出力する構成をなしている。例えば、プリアンプは、コントロールアンプとも呼ばれ、バランス、ボリューム、トーンの調整などを行うものである。また、パワーアンプは、メインアンプとも呼ばれ、低いインピーダンスのスピーカに対して電流を供給するものである。
【特許文献１】特開平５−２２６９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のようなオーディオアンプの増幅回路では、入力電流を抑えるべく、入力段のトランジスタをＭＯＳＦＥＴで構成することが考えられる。しかしながら、入力段をＭＯＳＦＥＴで構成する場合、所定の動作点で作動させるべく、ゲート電位を一定レベルまで上昇させるためのバイアス回路が必要となってしまう。ゲート電位を一定レベルまで上昇させるバイアス回路は、一般的に部品点数が多くなる傾向があり、コスト高騰を招きやすい。このようなバイアス回路は、コストの点等を考慮すると、部品点数が少なくできるだけ簡素化されていることが好ましい。
【０００４】
本発明は上記のような事情に基づいて完成されたものであって、増幅回路において、大きな出力電流を確保可能としながらも、部品点数を抑えることができ、かつコスト的に有利な構成を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための手段として、請求項１の増幅回路は、信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源に接続される第１のコレクタ端子と、第１のエミッタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第２の電源に接続される第２のコレクタ端子と、前記第１のエミッタ端子に接続される第２のエミッタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のエミッタ端子と前記第２のエミッタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第２のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第１のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされていることを特徴とする。
なお、第１のドレイン端子及び第１のコレクタ端子は、第１の電源に接続されているが、いずれの端子についても直接第１の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２のドレイン端子及び第２のコレクタ端子は、第２の電源に接続されているが、いずれの端子についても直接第２の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
また、第１のエミッタ端子と第２のエミッタ端子との接続ラインは、第１のエミッタ端子と第２のエミッタ端子とを短絡する構成であってもよく、これら端子を抵抗等の素子を介在させて接続する構成であってもよい。
【０００８】
請求項２の増幅回路は、信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源とは異なる第２の電源に接続される第１のエミッタ端子と、第１のコレクタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、前記第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第１の電源に接続される第２のエミッタ端子と、前記第１のコレクタ端子に接続される第２のコレクタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第１のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第２のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされていることを特徴とする。
なお、第１のドレイン端子及び第２のエミッタ端子は、第１の電源に接続されているが、いずれの端子についても直接第１の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２のドレイン端子及び第１のエミッタ端子は、第２の電源に接続されているが、いずれの端子についても直接第２の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
また、第１のコレクタ端子と第２のコレクタ端子との接続ラインは、第１のコレクタ端子と第２のコレクタ端子とを短絡する構成であってもよく、これら端子を抵抗等の素子を介在させて接続する構成であってもよい。
【００１０】
請求項１に記載の増幅回路に以下の構成を付加してもよい。
即ち、請求項１に記載の増幅回路において、前記第１のドレイン端子と前記第１のコレクタ端子とが、前記第１の電源と接続される第１の端子に共通接続され、前記第２のドレイン端子と前記第２のコレクタ端子とが、前記第２の電源に接続される第２の端子に共通接続されている構成としてもよい。
【００１１】
また、請求項１又は請求項２に記載の増幅回路に以下の構成を付加してもよい。即ち、前記Ｎチャンネル接合型ＦＥＴ及び前記ＮＰＮ型バイポーラトランジスタが接続されてなる第１側において、前記第１のゲート端子に接続される第１側第１端子と、前記第１のドレイン端子に接続される第１側第２端子と、前記第１のエミッタ端子に接続される第１側第３端子と、前記第１のコレクタ端子に接続される第１側第４端子と、が設けられ、
前記Ｐチャンネル接合型ＦＥＴ及び前記ＰＮＰ型バイポーラトランジスタが接続されてなる第２側において、前記第２のゲート端子に接続される第２側第１端子と、前記第２のドレイン端子に接続される第２側第２端子と、前記第２のエミッタ端子に接続される第２側第３端子と、前記第２のコレクタ端子に接続される第２側第４端子とが設けられている構成としてもよい。
なお、この場合、第１側第１端子、第１側第２端子、第１側第３端子、第１側第４端子は、それぞれ第１のゲート端子、第１のドレイン端子、第１のエミッタ端子、第１のコレクタ端子に接続されるが、これら第１側第１端子、第１側第２端子、第１側第３端子、第１側第４端子は、第１のゲート端子、第１のドレイン端子、第１のエミッタ端子、第１のコレクタ端子のそれぞれに対して直接接続（即ち短絡）されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２側第１端子、第２側第２端子、第２側第３端子、第２側第４端子は、それぞれ第２のゲート端子、第２のドレイン端子、第２のエミッタ端子、第２のコレクタ端子に接続されるが、これら第２側第１端子、第２側第２端子、第２側第３端子、第２側第４端子は、第２のゲート端子、第２のドレイン端子、第２のエミッタ端子、第２のコレクタ端子のそれぞれに対して直接接続（即ち短絡）されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
【発明の効果】
【００１６】
＜請求項１の発明＞
請求項１の発明によれば、Ｎチャンネル接合型ＦＥＴ及びＮＰＮ型バイポーラトランジスタによって構成される部分と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される部分との協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成（大電力用のダイオードを用いる必要がない等）とすることができる。また、大型のＦＥＴを使用することなく大型のＦＥＴを用いた構成と同等の機能を実現できる。
【００１７】
＜請求項２の発明＞
請求項２の発明によれば、Ｎチャンネル接合型ＦＥＴ及びＮＰＮ型バイポーラトランジスタによって構成される部分と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される部分との協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。また、入力電圧よりも出力電圧を大きくすることができる。即ち、電圧利得を１よりも大きくすることができる。
【発明を実施するための最良の形態】
【００１９】
＜実施形態１＞
本発明の実施形態１を図面を参照して説明する。
図１は、本発明の実施形態１に係る増幅回路１を例示する回路図である。増幅回路１は、例えばオーディオアンプに用いる増幅回路として構成されるものであり、端子Ｔ１から信号が入力される信号入力ライン１１が設けられており、この信号入力ライン１１には、入力段としてのＮチャンネル接合型ＦＥＴ１２（以下、ＦＥＴ１２ともいう）とＰチャンネル接合型ＦＥＴ２２（以下ＦＥＴ２２ともいう）が接続されている。また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１には、ＮＰＮ型バイポーラトランジスタ１６（以下、トランジスタ１６ともいう）の第１のベース端子Ｂ１が接続されている。Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２には、ＰＮＰ型バイポーラトランジスタ２６（以下、トランジスタ２６ともいう）の第２のベース端子Ｂ２が接続されている。
【００２０】
入力段のＮチャンネル接合型ＦＥＴ１２は、信号入力ライン１１に接続される第１のゲート端子Ｇ１と、第１の電源１８に接続される第１のドレイン端子Ｄ１と、第１のゲート端子Ｇ１の電位に応じた第１のソース電流Ｉｓ１を出力する第１のソース端子Ｓ１とを備えている。
【００２１】
Ｎチャンネル接合型ＦＥＴ１２のソース端子（第１のソース端子Ｓ１）は、ダイオード（順方向ダイオード）１３、ツェナーダイオード１４、可変抵抗１５を介して出力段のＮＰＮ型バイポーラトランジスタ１６のベース端子（第１のベース端子Ｂ１）に接続されている。これらダイオード１３、ツェナーダイオード１４、可変抵抗１５は、第１の抵抗手段に相当するものであり、第１のソース端子Ｓ１と第１のベース端子Ｂ１の間に直列に接続されている。また、ＮＰＮ型バイポーラトランジスタ１６のコレクタ端子（第１のコレクタ端子Ｃ１）は、第１の電源１８に接続されており、エミッタ端子（第１のエミッタ端子Ｅ１）は、第１のソース端子Ｓ１からの第１のソース電流Ｉｓ１に応じた第１のエミッタ電流Ｉｅ１を出力する構成をなしている。
【００２２】
入力段のＰチャンネル接合型ＦＥＴ２２は、信号入力ライン１１に接続される第２のゲート端子Ｇ２と、第２の電源２８に接続される第２のドレイン端子Ｄ２と、第２のゲート端子Ｇ２の電位に応じた第２のソース電流Ｉｓ２を出力する第２のソース端子Ｓ２とを備えている。第２の電源２８は、第１の電源１８とは極性が逆であり、本実施形態では、第１の電源１８が正極性とされ、第２の電源２８が負極性とされている。
【００２３】
Ｐチャンネル接合型ＦＥＴ２２のソース端子（第２のソース端子Ｓ２）は、ダイオード（順方向ダイオード）２３、ツェナーダイオード２４、可変抵抗２５を介して出力段のＰＮＰ型バイポーラトランジスタ２６のベース端子（第２のベース端子Ｂ２）と接続されている。これらダイオード２３、ツェナーダイオード２４、可変抵抗２５は、第２の抵抗手段に相当するものであり、第２のソース端子Ｓ２と第２のベース端子Ｂ２の間に直列に接続されている。さらに、ＰＮＰ型バイポーラトランジスタ２６は、第２の電源２８に接続される第２のコレクタ端子Ｃ２と、第１のエミッタ端子Ｅ１に接続されると共に第２のソース電流Ｉｓ２に応じた第２のエミッタ電流Ｉｅ２を出力する第２のエミッタ端子Ｅ２とを備えている。
【００２４】
ＮＰＮ型バイポーラトランジスタ１６の第１のエミッタ端子Ｅ１とＰＮＰ型バイポーラトランジスタ２６の第２のエミッタ端子Ｅ２との接続ライン３５には、信号出力ライン３０が接続され、この信号出力ライン３０に信号出力端子Ｔ２が設けられている。
【００２５】
本実施形態では、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。
【００２６】
さらに、第１のドレイン端子Ｄ１と第１のコレクタ端子Ｃ１とが、第１の電源１８と接続される第１の端子４１に共通接続され、第２のドレイン端子Ｄ２と第２のコレクタ端子Ｃ２とが、第２の電源２８に接続される第２の端子５１に共通接続されている。
【００２７】
また、第１のゲート端子Ｇ１と第２のゲート端子Ｇ２は、抵抗３３を介して接地されている。ＦＥＴ１２及びＦＥＴ２２は、共に接合型ＦＥＴであるため入力電流を無視することができ、第１のゲート端子Ｇ１と第２のゲート端子Ｇ２は無信号時には電位がゼロレベルに保たれる。
【００２８】
ここで、Ｎチャンネル接合型ＦＥＴ１２の動作点の設定について説明する。図２に示すように、この回路では、ＦＥＴ１２のソース端子（第１のソース端子Ｓ１）の電位が、ダイオード１３の両端電圧Ｖｄ，ツェナーダイオード１４の両端電圧Ｖｚ、可変抵抗１５の両端電圧Ｖｒ、トランジスタ１６のベースエミッタ間電圧Ｖｂｅ、及び抵抗３１の両端電圧Ｖ１の分だけ接地レベルよりも電位が高くなる。
【００２９】
第１のソース端子Ｓ１の電位は、第１のゲート端子Ｇ１の電位（ゼロレベル）よりも、Ｖｄ＋Ｖｚ＋Ｖｂｅ＋Ｖ１の分だけ高くなり、ＦＥＴ１２のゲートソース間電圧Ｖｇｓは、−（Ｖｄ＋Ｖｚ＋Ｖｂｅ＋Ｖ１）となり、これによりＦＥＴ１２の動作点Ｐ１が定まる。図３は、Ｎチャンネル接合型ＦＥＴ１２におけるゲートソース間電圧Ｖｇｓとドレイン電流Ｉｄ１（＝ソース電流Ｉｓ１（第１のソース電流））との関係を示すものであり、上述のようにＶｇｓが定まると、特性曲線上のＰ１が動作点として定まることとなる。なお、Ｖｏｆｆはピンチオフ電圧を示している。
【００３０】
トランジスタ１６のエミッタ電流Ｉｅ１は、トランジスタ１６のベース電流Ｉｂ１とコレクタ電流Ｉｃ１の和であるため、Ｉｂ１＋Ｉｃ１＝Ｉｂ１＋Ｉｂ１×ｈＦＥ＝Ｉｂ１×（１＋ｈＦＥ）となる。なお、Ｉｂ１＝Ｉｄ１＝Ｉｓ１であるので、エミッタ電流Ｉｅ１は、Ｉｅ１＝Ｉｄ１×（１＋ｈＦＥ）となる。
【００３１】
ＦＥＴ１２のゲート端子（第１のゲート端子Ｇ１）に信号が入力されると、図３のようにＶｇｓが変化する。それに伴ってＩｄ１が変化する。
ここで、伝送コンダクタンスｇｍが以下のように定義される。
【数１】
0004054829.tif 000002
【００３２】
トランジスタ１６は、変化した第１のドレイン電流Ｉｄ１（第１のドレイン電流）に従って、コレクタ電流Ｉｃ１も変化する。具体的には以下の数式のようになる。
【数２】
0004054829.tif 000003
【００３３】
また、エミッタ電流Ｉｅ１は以下のようになる。
【数３】
0004054829.tif 000004
【００３４】
上記説明では、Ｎチャンネル接合型ＦＥＴ１２での動作点の設定について示したが、Ｐチャンネル接合型ＦＥＴ２２も同様に動作点が定まる。即ち、第２のソース端子Ｓ２の電位は、ゲート端子Ｇ２の電位（ゼロレベル）よりも、ダイオード２３の両端電圧，ツェナーダイオード２４の両端電圧、可変抵抗２５の両端電圧、トランジスタ２６のベースエミッタ間電圧、及び抵抗３１の両端電圧の分だけ接地レベルよりも電位が低くなる。
【００３５】
なお、図示しないソース抵抗を用いることもできるが、この場合、極力小さな値のものが用いられるため、抵抗による電圧降下は極めて小さく、ソース抵抗によるバイアス電位変化は無視することができる。
【００３６】
このように、各ＦＥＴ１２、２２の動作点が定まると、その動作点は図４のようになる。なお、図４では、縦軸を電流量としており、横軸をゲートソース間電圧としている。このとき、動作点Ｐ１、Ｐ２は入力信号が入ると、Ｐ１’、Ｐ２’に移動する。ここで、Ｉｅ１、Ｉｂ１、Ｉｄ１の関係は数４のようになる。
【数４】
0004054829.tif 000005
即ち、ｈＦＥが定数ならばＩｅ１とＩｄ１は数５のような比例関係となる。
【数５】
0004054829.tif 000006
【００３７】
数５に示すように、ΔＩｅ１はΔＩｄ１に正比例し、エミッタ電流Ｉｅ１は、図４の曲線Ｋ１のようになる。
同様に、ΔＩｅ２は、ΔＩｄ２に正比例し、エミッタ電流Ｉｅ２は、図４の曲線Ｋ２のようになる。
【００３８】
そして、出力電流Ｉｏｕｔは、Ｉｅ１からＩｅ２を差し引いたものとなる。つまり、電源１８から流れ込むエミッタ電流Ｉｅ１（噴出し電流）は、接続ライン３５から電源２８に流れ込むエミッタ電流Ｉｅ２（吸い込み電流）に吸収され、残りの電流が出力電流Ｉｏｕｔとして信号出力ライン３０から抵抗３１を介してアースに流れ込むこととなる。無信号時には、第１のエミッタ電流Ｉｅ１の大きさと、第２のエミッタ電流Ｉｅ２の大きさは等しいので、抵抗３１には電圧が発生しない。第１のエミッタ電流Ｉｅ１（噴出し電流）が第２のエミッタ電流Ｉｅ２よりも大きいと、余剰電流（即ちＩｏｕｔ）が抵抗３１に流れ、余剰電流に応じた電圧が出力端子Ｔ２に発生する。一方、第１のエミッタ電流Ｉｅ１が第２のエミッタ電流Ｉｅ２より小さいと、不足電流がアースから抵抗３１を通って電源２８方向へ流れ、噴出し電流のほうが大きい場合とは逆の極性の電圧が出力端子Ｔ２に発生する。
【００３９】
図５は、Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と電流との関係を二次関数を用いて説明する説明図である。Ｎチャンネル接合型ＦＥＴ１２、Ｐチャンネル接合型ＦＥＴ２２のＶｇｓ−Ｉｄ特性は二乗特性であるので、Ｖｇｓをｘ座標、Ｉｄをｙ座標とすると、Ｎチャンネル接合型ＦＥＴ１２については、ｙ＝ａｘ２として表すことができ、Ｐチャンネル接合型ＦＥＴ２２については、ｙ＝−ａ（ｘ−ｂ）２として表すことができる。
【００４０】
出力電流Ｉｏｕｔは、両トランジスタ１６，２６の増幅率がｈＦＥで表せる場合、
Ｉｏｕｔ＝Ｉｅ１−Ｉｅ２＝Ｉｄ１（１＋ｈＦＥ）−Ｉｄ２（１＋ｈＦＥ）＝（Ｉｄ１−Ｉｄ２）（１＋ｈＦＥ）となる。つまり、Ｉｄ１−Ｉｄ２＝Ｉｏｕｔ／（１＋ｈＦＥ）となる。
【００４１】
一方、図５の式からＩｄ１−Ｉｄ２＝ｙ＝ａｘ２−ａ（ｘ−ｂ）２＝２ａｂｘ−ａｂ２として表すことができる。
【００４２】
ここで、Ｐ１がＰ１’へ、Ｐ２がＰ２’へα分だけ移動すると、
Ｉｏｕｔ／（１＋ｈＦＥ）＝２ａｂ（ｂ／２＋α）−ａｂ２＝２ａｂαとなる。
【００４３】
一方、Ｉｄ１、Ｉｄ２は、数６のような関係を有する。
【数６】
0004054829.tif 000007
【００４４】
つまり、数７のように表すことができる。
【数７】
0004054829.tif 000008
【００４５】
また、Ｉｄ１＞０、Ｉｄ２＞０、Ｉｏｕｔ＞０なら、数８のようになる。
【数８】
0004054829.tif 000009
【００４６】
なお、線Ｌ１の傾きは、（１／α）・（Ｉｏｕｔ／（１＋ｈＦＥ））で表すことができ、この値は図５に示すように２ａｂと一定になる。即ち、線Ｌ１は、傾きが一定の直線となる。
【００４７】
以上のように、本実施形態の構成によれば、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６からなる第１側と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタからなる第２側の協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。
【００４８】
また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。従って、複雑な回路構成を採ることなく、各接合型ＦＥＴ及び各バイポーラトランジスタのバイアスを簡易な構成で安定的に確保できる。特に、接合型ＦＥＴとバイポーラトランジスタの間の抵抗手段によって自由度高くバイアスを設定できる。例えば、ダイオードや抵抗などの種類や個数を調整することにより容易に任意のバイアスに設定できる。また、大出力タイプの接合型ＦＥＴと同等の機能を有する回路ユニットを構成できる。
【００４９】
さらに、Ｎチャンネル接合型ＦＥＴ１２の第１のドレイン端子Ｄ１と、ＮＰＮバイポーラトランジスタ１６の第１のコレクタ端子Ｃ１とが第１の電源１８と接続される第１の端子４１に共通接続されているため、第１の端子４１、Ｎチャンネル接合型ＦＥＴ１２のゲート端子Ｇ１と対応する端子４３、ＮＰＮバイポーラトランジスタ１６の第１のエミッタ端子Ｅ１と対応する端子４２の３端子のみによって増幅が可能となる。同様に、Ｐチャンネル接合型ＦＥＴ２２の第２のドレイン端子Ｄ２と、ＰＮＰバイポーラトランジスタ２６の第２のコレクタ端子Ｃ２とが第２の電源２８と接続される第２の端子５１に共通接続されているため、第２の端子５１、Ｐチャンネル接合型ＦＥＴ２２の第２のゲート端子Ｇ２と対応する端子５３、ＰＮＰバイポーラトランジスタ２６の第２のエミッタ端子Ｅ２と対応する端子５２の３端子のみによって増幅が可能となる。よって、他種のトランジスタに置換しやすい構成となり、汎用性の高い構成となる。
【００５０】
また、第１ゲート端子Ｇ１及び第２のゲート端子Ｇ２が共に抵抗３３を介して接地されているため、信号入力ライン１１を容易に０Ｖに設定できる。この構成によれば、信号入力ライン１１にカップリングコンデンサを設けない利用方法も採りやすくなり、ＤＣアンプ或いは低周波数信号増幅用のアンプに用いやすい構成となる。
【００５１】
また、本実施形態では、ドレイン抵抗又はコレクタ抵抗による電圧変化を用いた増幅作用ではなく、ドレイン電流をバイポーラトランジスタによって増幅しているため、電源電圧をそれほど大きくしなくて済む。よって、小型化、省スペース化等に有利な構成となっている。
【００５２】
なお、図１の例では、３端子構成を例示したが、４端子構成とすることもできる。
この場合、図１において、第１の端子４１、第２の端子５１を省略し、図１にて概念的に示す端子４４、端子４５、端子５４、端子５５を設けることで実現できる。この構成では、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６が接続されてなる第１側において、第１のゲート端子Ｇ１に接続される端子４３（第１側第１端子）と、第１のドレイン端子Ｄ１に接続される端子４４（第１側第２端子）と、第１のエミッタ端子Ｅ１に接続される端子４２（第１側第３端子）と、第１のコレクタ端子Ｃ１に接続される端子４５（第１側第４端子）とが設けられる構成となる。また、Ｐチャンネル接合型ＦＥＴ２２及びＰＮＰ型バイポーラトランジスタ２６が接続されてなる第２側において、第２のゲート端子Ｇ２に接続される端子５３（第２側第１端子）と、第２のドレイン端子Ｄ２に接続される端子５４（第２側第２端子）と、第２のエミッタ端子Ｅ１に接続される端子５２（第２側第３端子）と、第２のコレクタ端子Ｃ２に接続される端子５５（第２側第４端子）とが設けられる構成となる。
【００５３】
また、図１の例では、第１のエミッタ端子Ｅ１と第２のエミッタ端子Ｅ２を直接接続した構成を例示したが、抵抗を介して接続してもよい。例えば、第１のエミッタ端子Ｅ１に第１のエミッタ抵抗を接続し、第２のエミッタ端子Ｅ２に第２のエミッタ抵抗を接続し、これら第１のエミッタ抵抗及び第２のエミッタ抵抗を互いに接続する構成であってもよい。このようにすると安定化を好適に図ることができる。
【００５４】
＜実施形態２＞
本発明の実施形態２を図面を参照して説明する。
図６は、実施形態２に係るオーディオアンプ用増幅回路１００の回路図である。
本実施形態では、実施形態１のＮＰＮバイポーラトランジスタ１６とＰＮＰバイポーラトランジスタとを入れ替え、コレクタ共通タイプとした点が実施形態１と異なっている。  本実施形態でも、端子Ｔ１から信号が入力される信号入力ライン１１が設けられており、この信号入力ライン１１には、入力段としてのＮチャンネル接合型ＦＥＴ１２（以下、ＦＥＴ１２ともいう）とＰチャンネル接合型ＦＥＴ２２（以下ＦＥＴ２２ともいう）が接続されている。また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１には、ＮＰＮ型バイポーラトランジスタ１６（以下、トランジスタ１６ともいう）の第１のベース端子Ｂ１が接続されている。Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２には、ＰＮＰ型バイポーラトランジスタ２６（以下、トランジスタ２６ともいう）の第２のベース端子Ｂ２が接続されている。
【００５５】
入力段のＮチャンネル接合型ＦＥＴ１２は、信号入力ライン１１に接続される第１のゲート端子Ｇ１と、第１の電源１８に接続される第１のドレイン端子Ｄ１と、第１のゲート端子Ｇ１の電位に応じた第１のソース電流を出力する第１のソース端子Ｓ１とを備えている。
【００５６】
Ｎチャンネル接合型ＦＥＴの第１のソース端子Ｓ１は、ダイオード（順方向ダイオード）１３、ツェナーダイオード１４、可変抵抗１５を介して出力段のＮＰＮ型バイポーラトランジスタ１６のベース端子（第１のベース端子Ｂ１）に接続されている。これらダイオード１３、ツェナーダイオード１４、可変抵抗１５は、第１の抵抗手段に相当するものであり、第１のソース端子Ｓ１と第１のベース端子Ｂ１の間に直列に接続されている。さらにＮＰＮ型バイポーラトランジスタ１６は、第１の電源１８とは異なる第２の電源２８に接続される第１のエミッタ端子Ｅ１と、第１のソース電流に応じた第１のコレクタ電流を出力する第１のコレクタ端子Ｃ１とが設けられている。
なお、ここでは、抵抗手段（第１の抵抗手段）として、順方向ダイオード（ダイオード１３）、ツェナーダイオード１４、抵抗（可変抵抗１５）を設けた例を示したが、これらのいずれか１種又は２種によって構成してもよい。即ち、全体的に抵抗として作用する構成であれば組合せは自由である。また、各素子を１つずつ配置した構成を例示したが、いずれか１つ又は複数の素子を、複数個ずつ配置してもよい。
【００５７】
入力段のＰチャンネル接合型ＦＥＴ２２は、信号入力ライン１１に接続される第２のゲート端子Ｇ２と、第２の電源２８に接続される第２のドレイン端子Ｄ２と、第２のゲート端子Ｇ２の電位に応じた第２のソース電流を出力する第２のソース端子Ｓ２とを備えている。
【００５８】
Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、ダイオード（順方向ダイオード）２３、ツェナーダイオード２４、可変抵抗２５を介して出力段のＮＰＮ型バイポーラトランジスタ２６のベース端子（第２のベース端子Ｂ２）に接続されている。これらダイオード２３、ツェナーダイオード２４、可変抵抗２５は、第２の抵抗手段に相当するものであり、第２のソース端子Ｓ２と第２のベース端子Ｂ２の間に直列に接続されている。更にＰＮＰ型バイポーラトランジスタ２６は、第１の電源１８に接続される第２のエミッタ端子Ｅ２と、第１のコレクタ端子Ｃ１に接続されると共に第２のソース電流に応じた第２のコレクタ電流を出力する第２のコレクタ端子Ｃ２とを備えている。この第２のコレクタ端子Ｃ２と第１のコレクタ端子Ｃ１との接続ライン４５には、信号出力ライン４０が接続されており、この信号接続ライン４０には、出力端子Ｔ２が設けられている。
なお、ここでも、抵抗手段（第２の抵抗手段）として、順方向ダイオード（ダイオード２３）、ツェナーダイオード２４、抵抗（可変抵抗２５）を設けた例を示したが、これらのいずれか１種又は２種によって構成してもよい。即ち、全体的に抵抗として作用する構成であれば組合せは自由である。また、各素子を１つずつ配置した構成を例示したが、いずれか１つ又は複数の素子を、複数個ずつ配置してもよい。
【００５９】
また、本実施形態では、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６によって構成される電流吐き出し側動作部と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される電流吸い込み側動作部の協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。その上、出力段のＮＰＮ型バイポーラトランジスタの第１のコレクタ端子と、ＰＮＰ型バイポーラトランジスタの第２のコレクタ端子とを接続し、その接続ラインから信号を出力しているため、電圧利得を１よりも大きくすることができる。
【００６０】
また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。従って、複雑な回路構成を採ることなく、各接合型ＦＥＴ及び各バイポーラトランジスタのバイアスを簡易な構成で安定的に確保できる。さらに、実施形態１では、３端子構成の回路ユニットを構成でき、大型の接合型ＦＥＴと同等の機能を有するが、本実施形態の回路では、４端子構成の回路のみによって実現できる。
【００６１】
また、第１ゲート端子Ｇ１及び第２のゲート端子Ｇ２が共に抵抗３３を介して接地されているため、信号入力ライン１１を容易に０Ｖに設定できる。この構成によれば、信号入力ライン１１にカップリングコンデンサを設けない利用方法も採りやすくなり、ＤＣアンプ或いは低周波数信号増幅用のアンプに用いやすい構成となる。
【００６２】
なお、図６の例では、第１のエミッタ端子Ｅ１を直接第２の電源２８に接続する構成を例示したが、抵抗を介して接続してもよい。即ち、第１のエミッタ端子Ｅ１に第１のエミッタ抵抗を接続し、これを第２の電源２８に接続してもよい。同様に、第２のエミッタ端子Ｅ２に第２のエミッタ抵抗を接続し、これを第１の電源１８に接続してもよい。このようにすると安定化を好適に図ることができる。
【００７３】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記いずれの実施形態においても、入力においてカップリングコンデンサーを設けないようにすることができる。即ち、直流増幅回路（ＤＣアンプ）として構成することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態１に係る増幅回路を例示する回路図
【図２】Ｎチャンネル接合型ＦＥＴ１２のバイアス設定について説明する説明図
【図３】Ｎチャンネル接合型ＦＥＴ１２の動作点について説明する説明図
【図４】Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と、電流との関係を説明する説明図
【図５】Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と電流との関係を二次関数を用いて説明する説明図
【図６】実施形態２に係る増幅回路を例示する回路図
【符号の説明】
【００７５】
１１…信号入力ライン
１２…Ｎチャンネル接合型ＦＥＴ
１３…ダイオード（順方向ダイオード）
１４…ツェナーダイオード
１５…可変抵抗
１６…ＮＰＮ型バイポーラトランジスタ
１８…第１の電源
２２…Ｐチャンネル接合型ＦＥＴ
２６…ＰＮＰ型バイポーラトランジスタ
２８…第２の電源
３０…信号出力ライン
３３…抵抗
３５…接続ライン
４１…第１の端子
５１…第２の端子
Ｂ１…第１のベース端子
Ｃ１…第１のコレクタ端子
Ｅ１…第１のエミッタ端子
Ｇ１…第１のゲート端子
Ｄ１…第１のドレイン端子
Ｓ１…第１のソース端子
Ｂ２…第２のベース端子
Ｃ２…第２のコレクタ端子
Ｅ２…第２のエミッタ端子
Ｇ２…第２のゲート端子
Ｄ２…第２のドレイン端子
Ｓ２…第２のソース端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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