(57)【特許請求の範囲】
【請求項１】
第１の搭載領域を有して上層配線パターンが形成された上層基板と、
前記上層基板に貼り付けられた第１の領域と、第２の搭載領域を含む第２の領域と、下層配線パターンと、を含む下層基板と、
前記上層基板の前記第１の搭載領域に搭載された第１の半導体チップと、
前記下層基板の前記第２の搭載領域に搭載された第２の半導体チップと、
を含み、
前記下層配線パターンは、前記第１の領域の中央部に形成されて前記上層配線パターンと電気的に接続される複数の下層第１ランド部と、前記第２の領域に形成されて前記第２の半導体チップと電気的に接続される複数の下層第２ランド部と、前記第１の領域で前記中央部よりも外側を通り前記第２の領域で前記下層第２ランド部よりも中央側を通って前記下層第１ランド部及び下層第２ランド部を接続する複数の下層接続部と、を含み、
前記上層基板には、複数の貫通穴が形成されており、
前記上層配線パターンは、前記上層基板の中央部に形成されて前記貫通穴を通じて前記上層配線パターンが形成された面とは反対側で前記下層第１ランド部と電気的に接続される複数の上層第１ランド部と、前記第１の半導体チップと電気的に接続される複数の上層第２ランド部と、前記上層第１ランド部及び上層第２ランド部を接続する上層接続部と、を含む半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記下層基板は矩形をなし、
前記第１の領域と前記第２の領域とは並んで配置され、
前記第１の領域の一対の互いに平行な端部のうちの一方の端部と、前記第２の領域の一対の互いに平行な端部のうちの一方の端部と、が前記下層基板の一対の互いに平行な辺のうちの一方の辺に沿って配置され、
前記第１の領域の前記一対の互いに平行な端部のうちの他方の端部と、前記第２の領域の前記一対の互いに平行な端部のうちの他方の端部と、が前記下層基板の前記一対の互いに平行な辺のうちの他方の辺に沿って配置されてなる半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記下層第２ランド部は、前記第２の領域の前記一対の互いに平行な端部に形成されてなり、
前記上層第２ランド部は、前記下層基板における前記第１の領域の前記一対の互いに平行な端部の上方で、前記上層基板の一対の互いに平行な端部に形成される半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記上層第２ランド部及び下層第２ランド部は、同じ配列パターンで形成され、それぞれの配列パターンにおいて同じ位置に形成された１つの前記上層第２ランド部及び１つの下層第２ランド部は、同じ１つの上層第１ランド部及び下層第１ランド部に電気的に接続されてなる半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記下層基板における前記第１の領域の前記一対の互いに平行な端部には、前記上層配線パターン及び下層配線パターンと電気的に絶縁されたダミーパターンが、前記下層配線パターンと同じ厚みで形成されてなる半導体装置。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記下層接続部の上には、少なくとも前記第１及び第２の領域にまたがる部分に絶縁膜が形成されてなる半導体装置。
【請求項７】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記上層配線パターンは、前記上層基板の一方の面に形成され、
前記下層配線パターンは、前記下層基板の一方の面に形成され、
前記上層基板における前記上層配線パターンが形成された面とは反対側の面と、前記下層基板における前記下層配線パターンが形成された面と、が貼り付けられてなる半導体装置。
【請求項８】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記上層第１ランド部は、前記貫通穴上に形成され、
前記貫通穴は、前記下層第１ランド部上に位置し、
前記貫通穴内に、前記上層第１ランド部及び下層第１ランド部に接触する導電材料が設けられてなる半導体装置。
【請求項９】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記下層基板には、前記下層第１ランド部と電気的に接続されて前記下層配線パターンが形成された面とは反対側に突出する複数の外部端子をさらに有する半導体装置。
【請求項１０】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記下層基板には、前記第２の領域に、前記下層第２ランド部を前記下層配線パターンが形成された面とは反対側に電気的に導通させる少なくとも１つの穴が形成されてなる半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記少なくとも１つの穴は、スリットであり、
前記下層配線パターンの一部は、前記スリットをまたいで形成され、
前記下層第２ランド部は、前記スリット上に形成されてなる半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記下層基板で、前記第２の半導体チップが搭載された面とは反対側に、前記穴を介して前記下層第２ランド部と電気的に接続して搭載されてなる第３の半導体チップをさらに含む半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２及び第３の半導体チップは、互いに、前記下層基板の境界面を中心としたミラー対称の回路構造を有する半導体装置。
【請求項１４】
請求項１から請求項５のいずれかに記載の半導体装置において、
前記下層基板が屈曲して、前記第１及び第２の半導体チップが積層されてなる半導体装置。
【請求項１５】
隣り合った複数の搭載領域を有する配線基板と、
前記複数の搭載領域にそれぞれ搭載された複数の半導体チップと、
端部に位置する１つの搭載領域のみに形成された、外部との接続用の複数の第１ランド部と、
各搭載領域に形成された、各半導体チップと電気的に接続される複数の第２ランド部と、
隣同士の各搭載領域の前記第２ランド部同士を電気的に接続する複数の接続部と、
を含み、
前記接続部は、前記第１ランド部が形成された前記搭載領域と、その隣の前記搭載領域との間では、前記第２ランド部よりも外側に形成され、
前記接続部は、前記第１ランド部から奇数番目の前記搭載領域と、前記第１ランド部から偶数番目の前記搭載領域との間では、前記第２ランド部よりも内側に形成され、
前記第１ランド部よりも外側に前記第２ランド部が形成されてなる半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記搭載領域は一方向に並び、
前記搭載領域の並ぶ方向に、前記第２ランド部が並んでなる半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
それぞれの搭載領域で、前記第２ランド部は同じ配列パターンで形成され、
隣同士の搭載領域で、搭載領域間の境界を中心とした線対称の位置に形成された一対の第２ランド部同士が電気的に接続されてなる半導体装置。
【請求項１８】
請求項１５から請求項１７のいずれかに記載の半導体装置において、
前記接続部の上には、少なくとも隣同士の前記搭載領域にまたがる部分に絶縁膜が形成されてなる半導体装置。
【請求項１９】
請求項１５から請求項１７のいずれかに記載の半導体装置において、
前記配線基板が屈曲して、それぞれの前記搭載領域に搭載された前記半導体チップが積み重なった状態となっている半導体装置。
【請求項２０】
第１の領域と、前記第１の領域の隣の第２の領域と、を含む配線基板と、
前記配線基板に形成されている配線パターンと、
第１の半導体チップと、
第２の半導体チップと、
を含み、
前記配線パターンは、前記第１の領域に形成された複数の第１ランド部と、前記第２の領域に形成された複数の第２ランド部と、前記第２の領域で前記第２ランド部よりも中央側を通って前記第１及び第２ランド部を接続する複数の接続部と、を含み、
前記第２の領域に、第２ランド部を前記配線パターンが形成された面とは反対側に電気的に導通させる少なくとも１つの穴が形成され、
前記第１の半導体チップは、前記配線基板の前記配線パターンが形成された面で前記第２の領域に搭載されて前記第２ランド部と電気的に接続し、
前記第２の半導体チップは、前記配線基板の前記配線パターンが形成された面とは反対側の面に搭載され、前記穴を介して前記第２ランド部と電気的に接続してなる半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
矩形をなし、前記矩形の一対の平行辺は、前記第１及び第２の領域のそれぞれの一対の平行端部が連続して形成されてなる半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、
前記第２ランド部は、前記第１の領域と連続する前記第２の領域の前記一対の平行端部に形成されてなる半導体装置。
【請求項２３】
請求項２０から請求項２２のいずれかに記載の半導体装置において、
前記第１の領域で、前記第１ランド部と電気的に接続されて前記配線パターンが形成された面とは反対側に突出する外部端子を設けるための複数の貫通穴が形成されてなる半導体装置。
【請求項２４】
請求項２０から請求項２２のいずれかに記載の半導体装置において、
前記接続部の上には、少なくとも前記第１及び第２の領域にまたがる部分に絶縁膜が形成されてなる半導体装置。
【請求項２５】
請求項２０から請求項２２のいずれかに記載の半導体装置において、
前記少なくとも１つの穴は、スリットであり、
前記配線パターンの一部は、前記スリットをまたいで形成され、
前記第２ランド部は、前記スリット上に形成されてなる半導体装置。
【請求項２６】
請求項２０から請求項２２のいずれかに記載の半導体装置において、
前記第１及び第２の半導体チップは、互いに、前記配線基板の境界面を中心としたミラー対称の回路構造を有する半導体装置。
【請求項２７】
請求項２０から請求項２２のいずれかに記載の半導体装置において、
前記配線基板が屈曲して、前記搭載領域の内側に前記第１ランド部が配置されてなる半導体装置。
【発明の詳細な説明】
［技術分野］
本発明は、配線基板、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
［背景技術］
インターポーザに複数の半導体チップを搭載して構成されたマルチチップモジュールが知られている。インターポーザには、配線パターンが形成されている。配線パターンは、半導体チップの複数の電極との接合用の複数のランドと、外部端子を設けるための複数のランドと、を含む。
インターポーザの、いずれか１つの半導体チップが搭載される領域に、外部端子を設けるためのランドが集中すると、その半導体チップの電極との接合用のランドの間を通して、配線パターンを形成しなければならなかった。
しかし、電子部品の実装の高密度化に伴い、ランド間に配線パターンを通すスペースがないことがあった。その場合、ランドを避けるために、遠回りして配線パターンを引き回さなければならなかった。
［発明の開示］
本発明は、この問題点を解決するものであり、その目的は、配線長が長くならない配線基板、半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
（１）本発明に係る配線基板は、第１の電子素子の搭載領域を有して上層配線パターンが形成された上層基板と、
前記上層基板が貼り付けられた第１の領域と、第２の電子素子の搭載領域を含む第２の領域と、下層配線パターンと、を含む下層基板と、
を含み、
前記下層配線パ
ターンは、前記第１の領域の中央部に形成されて前記上層配線パターンと電気的に接続される複数の下層第１ランド部と、前記第２の領域に形成されて前記第２の電子素子と電気的に接続される複数の下層第２ランド部と、前記第１の領域で前記中央部よりも外側を通って前記下層第１ランド部及び下層第２ランド部を接続する複数の下層接続部と、を含む。
本発明によれば、第１の電子素子に電気的に接続される上層第２ランド部と、第２の電子素子に電気的に接続される下層第２ランド部とが、別の基板に形成されているため、上層第２ランド部間を通して下層接続部を形成しなくてもよい。その結果、配線長が長くなることを避けられる。
しかも、本発明に係る配線基板は、上層基板及び下層基板を使用するので、ビルドアップ基板よりも安価に形成することができる。
また、下層接続部は、下層第１ランド部よりも外側を通るので、下層基板上のスペースを有効に活用して形成することができる。
（２）この配線基板において、
前記上層配線パターンは、前記上層基板の中央部に形成されて前記下層第１ランド部と電気的に接続される複数の上層第１ランド部と、前記第１の電子素子と電気的に接続される複数の上層第２ランド部と、前記上層第１ランド部及び上層第２ランド部を接続する上層接続部と、を含んでもよい。
これによれば、上層接続部は、上層第１ランド部及び上層第２ランド部を接続するだけなので、最短の経路で形成することができる。
（３）この配線基板において、
前記下層基板は矩形をなし、
前記第１の領域と前記第２の領域とは並んで配置され、
前記第１の領域の一対の互いに平行な端部のうちの一方の端部と、前記第２の領域の一対の互いに平行な端部のうちの一方の端部と、が前記下層基板の一対の互いに平行な辺のうちの一方の辺に沿って配置され、
前記第１の領域の前記一対の互いに平行な端部のうちの他方の端部と、前記第２の領域の前記一対の互いに平行な端部のうちの他方の端部と、が前記下層基板の前記一対の互いに平行な辺のうちの他方の辺に沿って配置されてもよい。
（４）この配線基板において、
前記下層第２ランド部は、前記第２の領域の前記一対の互いに平行な端部に形成されてなり、
前記上層第２ランド部は、前記下層基板における前記第１の領域の前記一対の互いに平行な端部の上方で、前記上層基板の一対の互いに平行な端部に形成されていてもよい。
これによれば、第２の電子素子と電気的に接続される下層第２ランド部は、下層基板の第２の領域の端部に形成される。また、第１の電子素子と電気的に接続される上層第２ランド部は、下層基板の第１の領域の端部の上方に形成される。そして、下層第２ランド部と上層第２ランド部は並んで形成される。
この配線基板に搭載される第１及び第２の電子素子は、平行な２辺の端部に複数の電極が形成されたものであり、電極を上層基板及び下層基板の端部上に配置して搭載される。
（５）この配線基板において、
前記上層第２ランド部及び下層第２ランド部は、同じ配列パターンで形成され、それぞれの配列パターンにおいて同じ位置に形成された１つの前記上層第２ランド部及び１つの下層第２ランド部は、同じ１つの上層第１ランド部及び下層第１ランド部に電気的に接続されていてもよい。
これによれば、第１及び第２の電子素子として同じものを使用することができる。
（６）この配線基板において、
前記下層基板における前記第１の領域の前記一対の互いに平行な端部には、前記上層配線パターン及び下層配線パターンと電気的に絶縁されたダミーパターンが、前記下層配線パターンと同じ厚みで形成されていてもよい。
これによれば、上層基板の上層第２ランド部の下に、下層配線パターンがないときに、ダミーパターンによって上層基板を支持することができ、その平坦化を図ることができる。
（７）この配線基板において、
前記下層接続部の上には、少なくとも前記第１及び第２の領域にまたがる部分に絶縁膜が形成されていてもよい。
これによれば、下層接続部間の短絡を防止することができる。
（８）この配線基板において、
前記上層配線パターンは、前記上層基板の一方の面に形成され、
前記下層配線パターンは、前記下層基板の一方の面に形成され、
前記上層基板における前記上層配線パターンが形成された面とは反対側の面と、前記下層基板における前記下層配線パターンが形成された面と、が貼り付けられていてもよい。
これによれば、上層基板及び下層基板に形成された上層配線パターン及び下層配線パターンが同じ方向を向いて配置される。
（９）この配線基板において、
前記上層基板には、複数の貫通穴が形成されており、前記貫通穴を介して前記上層第１ランド部と前記下層第１ランド部とが電気的に接続されていてもよい。
（１０）この配線基板において、
前記上層第１ランド部は、前記貫通穴上に形成され、
前記貫通穴は、前記下層第１ランド部上に位置し、
前記貫通穴内に、前記上層第１ランド部及び下層第１ランド部に接触する導電材料が設けられていてもよい。
（１１）この配線基板において、
前記下層基板には、前記下層第１ランド部と電気的に接続されて前記下層配線パターンが形成された面とは反対側に突出する複数の外部端子を形成するための複数の貫通穴が形成されていてもよい。
（１２）この配線基板において、
前記下層接続部は、前記第２の領域で前記下層第２ランド部よりも中央側を通ってもよい。
これによれば、下層接続部は下層第２ランド部よりも中央側を通るので、下層接続部を下層基板の面積を大きくすることなく形成できる。
（１３）この配線基板において、
前記下層基板には、前記第２の領域に、前記下層第２ランド部を前記下層配線パターンが形成された面とは反対側に電気的に導通させる少なくとも１つの穴が形成されてもよい。
（１４）この配線基板において、
前記穴は、スリットであり、
前記下層配線パターンの一部は、前記スリットをまたいで形成され、
前記下層第２ランド部は、前記スリット上に形成されてもよい。
これによれば、スリットを設けるだけで、下層基板の両面に下層第２ランド部を露出させることができる。これによって、下層基板の両面に、電子素子の搭載領域を設けることができる。
（１５）本発明に係る配線基板は、隣り合った複数の搭載領域のそれぞれに電子素子が搭載される配線基板であって、
端部に位置する１つの搭載領域に形成された、外部との接続用の複数の第１ランド部と、
各搭載領域に形成された、各電子素子と電気的に接続される複数の第２ランド部と、
隣同士の各搭載領域の前記第２ランド部同士を電気的に接続する複数の接続部と、
を含み、
前記接続部は、前記第１ランド部が形成された前記搭載領域と、その隣の前記搭載領域との間では、前記第２ランド部よりも外側に形成され、
前記接続部は、前記第１ランド部から奇数番目の前記搭載領域と、前記第１ランド部から偶数番目の前記搭載領域との間では、前記第２ランド部よりも内側に形成されてなる。
本発明によれば、接続部は、隣同士の各搭載領域の第２ランド部同士を電気的に接続するものである。また、第２ランド部よりも外側に形成される接続部と、第２ランド部よりも内側に形成される接続部とが、搭載領域ごとに交互に形成されている。したがって、第２ランド部間を接続部が通らないので、最短の経路で接続部を形成することができる。
また、接続部は、第１ランド部が形成された搭載領域と、その隣の搭載領域との間では、第２ランド部よりも外側に形成されているので、スペースを有効に活用して接続部を形成することができる。その結果、配線長が長くなることを避けられる。
しかも、本発明に係る配線基板は、ビルドアップ基板よりも安価に形成することができる。
（１６）この配線基板において、
前記第１ランド部よりも外側に前記第２ランド部が形成されていてもよい。
（１７）この配線基板において、
前記搭載領域は一方向に並び、
前記搭載領域の並ぶ方向に、前記第２ランド部が並んでいてもよい。
（１８）この配線基板において、
それぞれの搭載領域で、前記第２ランド部は同じ配列パターンで形成され、
隣同士の搭載領域で、搭載領域間の境界を中心とした線対称の位置に形成された一対の第２ランド部同士が電気的に接続されていてもよい。
これによれば、隣同士の搭載領域に、ミラー反転した構造を有する電子素子を搭載することができる。
（１９）この配線基板において、
前記接続部の上には、少なくとも隣同士の前記搭載領域にまたがる部分に絶縁膜が形成されていてもよい。
これによれば、接続部間の短絡を防止することができる。
（２０）本発明に係る配線基板は、第１の領域と、前記第１の領域の隣に形成されて電子素子の搭載領域を含む第２の領域と、配線パターンと、
を含み、
前記配線パターンは、前記第１の領域に形成された複数の第１ランド部と、前記第２の領域に形成されて前記電子素子と電気的に接続される複数の第２ランド部と、前記第２の領域で前記第２ランド部よりも中央側を通って前記第１及び第２ランド部を接続する複数の接続部と、を含む。
本発明によれば、第１及び第２ランド部を接続する接続部が、第２の領域で第２ランド部よりも中央側を通るので、第２ランド部よりも外側に配線基板の面積を広げることを防ぐことができる。すなわち、スペースを有効に活用して接続部を形成することができる。その結果、配線長が長くなることを避けられる。
（２１）この配線基板において、
矩形をなし、前記矩形の一対の平行辺は、前記第１及び第２の領域のそれぞれの一対の平行端部が連続して形成されてもよい。
（２２）この配線基板において、
前記第２ランド部は、前記第１の領域と連続する前記第２の領域の前記一対の平行端部に形成されてもよい。
これによれば、電子素子と電気的に接続される第２ランド部は、配線基板の第２の領域の端部に形成される。
この配線基板に搭載される電子素子は、平行な２辺の端部に複数の電極が形成されたものであり、電極を配線基板の端部上に配置して搭載される。
（２３）この配線基板において、
前記第１の領域で、前記第１ランド部と電気的に接続されて前記配線パターンが形成された面とは反対側に突出する外部端子を設けるための複数の貫通穴が形成されてもよい。
（２４）この配線基板において、
前記接続部の上には、少なくとも前記第１及び第２の領域にまたがる部分に絶縁膜が形成されてもよい。
これによれば、接続部間の短絡を防止することができる。
（２５）この配線基板において、
前記第２の領域に、第２ランド部を前記配線パターンが形成された面とは反対側に電気的に導通させる少なくとも１つの穴が形成されてもよい。
（２６）この配線基板において、
前記穴は、スリットであり、
前記配線パターンの一部は、前記スリットをまたいで形成され、
前記第２ランド部は、前記スリット上に形成されてもよい。
これによれば、スリットを設けるだけで、配線基板の両面に第２ランド部を露出させることができる。これによって、配線基板の両面に、電子素子の搭載領域を設けることができる。
（２７）本発明に係る半導体装置は、上記配線基板と、
前記上層基板の前記搭載領域に搭載された第１の半導体チップと、
前記下層基板の前記搭載領域に搭載された第２の半導体チップと、
を含む。
本発明によれば、第１の電子素子に電気的に接続される上層第２ランド部と、第２の電子素子に電気的に接続される下層第２ランド部とが、別の基板に形成されているため、上層第２ランド部間を通して下層接続部が形成されていない。その結果、配線長が長くなることが避けられている。
また、下層接続部は、下層第１ランド部よりも外側を通るので、下層基板上のスペースを有効に活用して形成されている。
（２８）この半導体装置において、
前記下層基板で、前記第２の半導体チップが搭載された面とは反対側に、前記穴を介して前記下層第２ランド部と電気的に接続して搭載されてなる第３の半導体チップをさらに含んでもよい。
これによれば、半導体チップは、下層基板の両面に搭載されるので、半導体装置の平面面積を有効に活用して、高密度の半導体装置を提供できる。
（２９）この半導体装置において、
前記第２及び第３の半導体チップは、互いに、前記下層基板の境界面を中心としたミラー対称の回路構造を有してもよい。
これによれば、同一の素子に対して、同一の下層第２ランド部と電気的な接続を最短距離で図ることができる。
（３０）この半導体装置において、
前記下層基板が屈曲して、前記第１及び第２の半導体チップが積層されてもよい。
これによれば、半導体装置が小型化される。
（３１）本発明に係る半導体装置は、上記配線基板と、
それぞれの前記搭載領域に搭載された半導体チップと、
を含む。
本発明によれば、接続部は、隣同士の各搭載領域の第２ランド部同士を電気的に接続するものである。また、第２ランド部よりも外側に形成される接続部と、第２ランド部よりも内側に形成される接続部と、が搭載領域ごとに交互に形成されている。したがって、第２ランド部間を接続部が通らないので、最短の経路で接続部が形成されている。
また、接続部は、第１ランド部が形成された搭載領域と、その隣の搭載領域との間では、第２ランド部よりも外側に形成されているので、スペースを有効に活用して接続部が形成されている。その結果、配線長が長くなることを避けられる。
（３２）この半導体装置において、
前記配線基板が屈曲して、それぞれの前記搭載領域に搭載された前記半導体チップが積み重なった状態となっていてもよい。
これによれば、半導体装置が小型化される。
（３３）本発明に係る半導体装置は、上記配線基板と、
前記搭載領域に搭載された第１の半導体チップと、
を含む。
本発明によれば、第１及び第２ランド部を接続する接続部が、第２の領域で第２ランド部よりも中央側を通るので、第２ランド部よりも外側に配線基板の面積を広げることを防ぐことができる。すなわち、スペースを有効に活用して接続部を形成することができる。その結果、配線長が長くなることを避けられる。
（３４）この半導体装置において、
前記配線基板の前記第１の半導体チップが搭載された面とは反対側に、前記穴を介して前記第２ランド部と電気的に接続して搭載されてなる第２の半導体チップをさらに含んでもよい。
これによれば、半導体チップは、配線基板の両面に搭載されるので、半導体装置の平面面積を有効に活用して、高密度の半導体装置を提供できる。
（３５）この半導体装置において、
前記第１及び第２の半導体チップは、互いに、前記配線基板の境界面を中心としたミラー対称の回路構造を有してもよい。
これによれば、同一の素子に対して、同一の第２ランド部と電気的な接続を最短距離で図ることができる。
（３６）この半導体装置において、
前記配線基板が屈曲して、前記搭載領域の内側に前記第１ランド部が配置されてもよい。
これによれば、第１ランド部は、搭載領域の内側に配置されるので、半導体チップとほぼ等しい大きさを有する半導体装置を提供できる。
（３７）本発明に係る回路基板には、上記半導体装置が搭載されている。
（３８）本発明に係る電子機器は、上記半導体装置を備える。
（３９）本発明に係る半導体装置の製造方法は、上記配線基板の、前記上層基板の前記搭載領域に第１の半導体チップを搭載し、前記下層基板の前記搭載領域に第２の半導体チップを搭載する工程を含む。
本発明によれば、第１の電子素子に電気的に接続される上層第２ランド部と、第２の電子素子に電気的に接続される下層第２ランド部とが、別の基板に形成されているため、上層第２ランド部間を通して下層接続部が形成されていない。その結果、配線長が長くなることが避けられている。
また、下層接続部は、下層第１ランド部よりも外側を通るので、下層基板上のスペースを有効に活用して形成されている。
（４０）この半導体装置の製造方法において、
前記下層基板で、前記第２の半導体チップが搭載された面とは反対側に、前記穴を介して前記下層第２ランド部と電気的に接続させて、第３の半導体チップを搭載する工程をさらに含んでもよい。
これによれば、半導体チップを、下層基板の両面に搭載するので、半導体装置の平面面積を有効に活用して、高密度の半導体装置を製造できる。
（４１）この半導体装置の製造方法において、
前記第２及び第３の半導体チップは、互いに、前記下層基板の境界面を中心としたミラー対称の回路構造を有してもよい。
これによれば、同一の素子に対して、同一の下層第２ランド部と電気的な接続を最短距離で図ることができる。
（４２）この半導体装置の製造方法において、
前記下層基板を屈曲させて、それぞれの半導体チップを積層してもよい。
こうすることで、半導体装置を小型化することができる。
（４３）本発明に係る半導体装置の製造方法は、上記配線基板の、それぞれの前記搭載領域に半導体チップを搭載する工程を含む。
本発明によれば、接続部は、隣同士の各搭載領域の第２ランド部同士を電気的に接続するものである。また、第２ランド部よりも外側に形成される接続部と、第２ランド部よりも内側に形成される接続部と、が搭載領域ごとに交互に形成されている。したがって、第２ランド部間を接続部が通らないので、最短の経路で接続部が形成されている。
また、接続部は、第１ランド部が形成された搭載領域と、その隣の搭載領域との間では、第２ランド部よりも外側に形成されているので、スペースを有効に活用して接続部が形成されている。その結果、配線長が長くなることを避けられる。
（４４）この半導体装置の製造方法において、
前記配線基板を屈曲させて、それぞれの前記搭載領域に搭載された前記半導体チップを積み重ねてもよい。
こうすることで、半導体装置を小型化することができる。
（４５）本発明に係る半導体装置の製造方法は、上記配線基板の前記搭載領域に第１の半導体チップを搭載する工程を含む。
本発明によれば、第１及び第２ランド部を接続する接続部が、第２の領域で第２ランド部よりも中央側を通るので、第２ランド部よりも外側に配線基板の面積を広げることを防ぐことができる。すなわち、スペースを有効に活用して接続部を形成することができる。その結果、配線長が長くなることを避けられる。
（４６）この半導体装置の製造方法において、
前記配線基板の前記第１の半導体チップが搭載された面とは反対側に、前記穴を介して前記第２ランド部と電気的に接続させて、第２の半導体チップを搭載する工程をさらに含んでもよい。
これによれば、半導体チップを、配線基板の両面に搭載するので、半導体装置の平面面積を有効に活用して、高密度の半導体装置を製造できる。
（４７）この半導体装置の製造方法において、
前記第１及び第２の半導体チップは、互いに、前記配線基板の境界面を中心としたミラー対称の回路構造を有してもよい。
これによれば、同一の素子に対して、同一の下層第２ランド部と電気的な接続を最短距離で図ることができる。
（４８）この半導体装置の製造方法において、
前記配線基板を屈曲させて、前記搭載領域の内側に前記第１ランド部を配置する工程をさらに含んでもよい。
これによれば、第１ランド部は、搭載領域の内側に配置されるので、半導体チップとほぼ等しい大きさを有する半導体装置を製造できる。
［発明を実施するための最良の形態］
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施の形態）
図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。図１で、半導体装置１は、回路基板２に実装されている。回路基板２には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板２には例えば銅からなる配線パターン３が所望の回路となるように形成されていて、それらの配線パターン３と半導体装置１の外部端子５２とを接続することでそれらの電気的導通が図られている。
半導体装置１は、配線基板１０と、複数の半導体チップ２０、２２と、を含む。配線基板１０は、半導体装置１のインターポーザとして使用することができる。配線基板１０は、上層基板３０と下層基板４０とを含む。上層基板３０に第１の半導体チップ２０が搭載され、下層基板４０に第２の半導体チップ２２が搭載されている。配線基板１０のうち少なくとも下層基板４０が屈曲することで、複数の半導体チップ２０、２２が積み重なった状態となっている。例えば、第１の半導体チップ２０における上層基板３０との接合面とは反対側の面と、第２の半導体チップ２２における下層基板４０との接合面とは反対側の面と、が接着剤２４等で接着されている。
図２は、図１で屈曲して示された配線基板１０を、平面的に拡げた状態を示す図である。配線基板１０は、複数の基板が積層されてなる。図２に示す配線基板１０は、下層基板４０と上層基板３０とが貼り付けられてなる。この貼り付けには、図１に示すように、接着剤１２を使用してもよい。図２では、上層基板３０の全体が下層基板４０の一部に貼り付けられている。すなわち、上層基板３０の平面形状よりも下層基板４０の平面形状が大きい。あるいは、上層基板３０の一部が下層基板４０の一部に貼り付けられてもよい。また、上層基板３０の上あるいは下層基板４０の下に、さらに少なくとも１つの基板が貼り付けられてもよい。
上層基板３０及び下層基板４０は、異なる材料から形成されてもよいが、同じ材料で形成されていてもよい。有機系の材料から形成された上層基板３０及び下層基板３０、４０として、ポリイミド樹脂などからなるフレキシブル基板が挙げられる。フレキシブル基板として、ＴＡＢ技術で使用されるテープを使用してもよい。上層基板３０及び下層基板３０は、屈曲させるときには、フレキシブル基板であることが好ましい。上層基板３０又は下層基板４０は、無機系の材料から形成されてもよく、例えばセラミック基板やガラス基板が挙げられる。上層基板３０又は下層基板４０は、有機系及び無機系の複合構造からなるものであってもよく、例えばガラスエポキシ基板が挙げられる。また、上層基板３０及び下層基板４０は、異なる厚みであってもよいが、同じ厚みであってもよい。
図３は、図２で重ねられていた上層基板３０及び下層基板４０のそれぞれの平面構成を示す図である。上層基板３０及び下層基板４０の平面形状は特に限定されないが、矩形であることが多い。
上層基板３０は、一方の面に、第１の電子素子（半導体チップ２０）の搭載領域３１を有する。上層基板３０には、上層配線パターン３２が形成されている。上層基板３０の一方の面に、上層配線パターン３２が形成されている。
上層配線パターン３２は、銅などの導電材料で形成することができる。上層配線パターン３２が接着剤（図示せず）を介して上層基板３０に貼り付けられて、３層基板を構成してもよい。あるいは、上層配線パターン３２を、接着剤なしで上層基板３０に形成して２層基板を構成してもよい。
上層配線パターン３２は、複数の上層第１ランド部３３と、複数の上層第２ランド部３４と、複数の上層接続部３５と、を含む。
上層第１ランド部３３は、上層基板３０の中央部（端部を除く部分）に形成されている  上層第１ランド部３３は、半導体チップ２０の搭載領域３１内に形成されていてもよい。上層基板３０には、図４に示すように、複数の貫通穴３６が形成されており、各貫通穴３６上に上層第１ランド部３３が形成されている。各貫通穴３６には、銅やハンダなどの導電材料３７が設けられている。導電材料３７を介して、上層第１ランド部３３は、下層基板４０の下層配線パターン４２と電気的に接続される。詳しくは、貫通穴３７は、下層基板４０の下層配線パターン４２の下層第１ランド部５３上に形成されており、導電材料３７を介して、上層第１ランド部３３と下層第１ランド部５３とが電気的に接続されている。
下層第１ランド部５３中に開口が形成されており、後述する外部端子５２形成時に、例えば、外部端子５２形成用のハンダクリーム、ハンダボール、導電ペーストなどで、上層第１ランド部３３と下層第１ランド部５３との接合を同時に図ってもよい。あるいは、貫通穴３６内に、銅などの導電材料３７がメッキされて上層基板３０の両面の電気的な接続が図られて、スルーホールが形成されてもよい。
上層第２ランド部３４は、上層基板３０の端部に形成されている。図３に示す例では、上層基板３０の平行な２辺の端部に上層第２ランド部３４が形成されている。あるいは、上層基板３０の４辺の端部に上層第２ランド部３４を形成してもよい。上層第２ランド部３４は、第１の電子素子（半導体チップ２０）との電気的な接続に使用される。半導体チップ２０がフェースダウンボンディングされるときには、上層第２ランド部３４は、搭載領域３１の内側に位置する。あるいは、半導体チップ２０がフェースアップボンディングされるときには、上層第２ランド部３４は、搭載領域３１の外側に位置してもよい。
なお、上層第２ランド部３４から外側に向けてメッキリード３８が残っていてもよい。メッキリード３８は、上層基板３０よりも大きい基材に形成された上層配線パターン３２に、一括して電解メッキを行うために、上層配線パターン３２の電気的に接続されない部分を接続するためのものである。電解メッキ後に基材が個片に打ち抜かれて上層基板３０が得られると、上層基板３０にはメッキリード３８が部分的に残る。メッキリード３８の端面は、上層基板３０の端面から露出する。もちろん、メッキリード３８を廃し、無電解メッキを上層配線パターン３２上に施しても良く、これは下層配線パターン４２についても同様である。
上層接続部３５は、少なくとも１つ（多くの場合１つのみ）の上層第１ランド部３３と、少なくとも１つ（多くの場合１つのみ）の上層第２ランド部３４とを電気的に接続するものである。図３に示す例では、搭載領域３１内に上層接続部３５が形成されている。
下層基板４０は、一方の面に、第１及び第２の領域５０、６０を有する。図３に示す例では、下層基板４０が矩形をなしている。矩形を形成する４辺のうち、一対の平行辺が、第１及び第２の領域５０、６０の端部が連続することで形成されている。他の一対の平行辺の一方は、第１の領域５０の端部で形成され、他方は、第２の領域６０の端部で形成されている。
第１の領域５０には、上層基板３０が貼り付けられる。第２の領域６０は、第２の電子素子（半導体チップ２２）の搭載領域６１を含む。下層基板４０には、下層配線パターン４２が形成されている。下層基板４０の一方の面に、下層配線パターン４２が形成されている。
下層配線パターン４２は、銅などの導電材料で形成することができる。下層配線パターン４２が接着剤（図示せず）を介して下層基板４０に貼り付けられて、３層基板を構成してもよい。あるいは、下層配線パターン４２を、接着剤なしで下層基板４０に形成して２層基板を構成してもよい。
下層配線パターン４２は、複数の下層第１ランド部５３と、複数の下層第２ランド部６４と、複数の下層接続部４５と、を含む。
下層第１ランド部５３は、下層基板４０の第１の領域５０の中央部（端部を除く部分）に形成されている。下層第１ランド部５３は、上層基板３０の上層第１ランド部３３と電気的に接続される。
下層基板４０の第１の領域５０には、図４に示すように、複数の貫通穴５６が形成されており、各貫通穴５６上に下層第１ランド部５３が形成されている。各貫通穴５６には、外部端子５２との電気的な接続を図るために導電材料５７が設けられている。あるいは、貫通穴５６内に、銅などの導電材料５７がメッキされて下層基板４０の両面の電気的な接続が図られて、スルーホールが形成されてもよい。
下層第２ランド部６４は、下層基板４０の第２の領域６０の端部に形成されている。図３に示す例では、第２の領域６０の、第１の領域５０の一対の平行端部と連続して下層基板４０の一対の平行辺を形成する一対の平行端部に、下層第２ランド部６４が形成されている。
下層第２ランド部６４は、第２の電子素子（半導体チップ２２）との電気的な接続に使用される。半導体チップ２２がフェースダウンボンディングされるときには、下層第２ランド部６４は、搭載領域６１の内側に位置する。あるいは、半導体チップ２２がフェースアップボンディングされるときには、下層第２ランド部６４は、搭載領域６１の外側に位置してもよい。
なお、下層第２ランド部６４から外側に向けてメッキリード６８が残っていてもよい。メッキリード６８は、下層基板４０よりも大きい基材に形成された下層配線パターン４２に、一括して電解メッキを行うために、下層配線パターン４２の電気的に接続されない部分を接続するためのものである。電解メッキ後に基材が個片に打ち抜かれて下層基板４０が得られると、下層基板４０にはメッキリード６８が部分的に残る。
下層接続部４５は、少なくとも１つ（多くの場合１つのみ）の下層第１ランド部５３と、少なくとも１つ（多くの場合１つのみ）の下層第２ランド部６４とを電気的に接続するものである。
下層接続部４５は、第１の領域５０では、下層第１ランド部５３よりも外側に引き出されて形成されている。すなわち、第１の領域５０で、その中央部（端部を除く部分）に下層第１ランド部５３が形成され、その中央部よりも外側（ただし端部よりも内側）に下層接続部４５が形成されている。図３に示す例では、第１の領域５０の、第２の領域６０の一対の平行端部と連続する一対の平行端部と、下層第１ランド部５３が形成される領域（中央部）と、の間を下層接続部４５が通る。
下層接続部４５は、第２の領域６０では、下層第２ランド部６４よりも中央側に形成されている。すなわち、第２の領域６０の、第１の領域５０の一対の平行端部と連続する一対の平行端部よりも中央側に、下層第２ランド部６４が形成されている。これによれば、下層接続部４５は、下層第２ランド部６４よりも中央側を通るので、下層接続部４５を下層基板４０の面積を大きくすることなく形成できる。
下層接続部４５は、レジストなどの絶縁膜４４で覆われていることが好ましい。例えば、第１及び第２の領域５０、６０にまたがって、下層接続部４５上に絶縁膜４４を設ける。特に、図１に示すように、下層基板４０が屈曲するときには、少なくとも屈曲部分において、下層接続部４５上を絶縁膜４４が覆うことが好ましい。絶縁膜４４は、ソルダレジスト材などで形成すれば良く、図１に示す領域よりも広く、下層第２ランド部６４及び下層第１ランド部５３を除く領域を覆っていてもよい。こうすることで、例えば導電性異物の付着による下層接続部４５同士や配線パターン間のショートを防止することができる。
下層基板４０の第１の領域５０の、第２の領域６０の一対の平行端部と連続する一対の平行端部には、ダミーパターン５４を形成してもよい。ダミーパターン５４が導電材料で形成されているときは、下層配線パターン４２と電気的に絶縁されていることが好ましい。あるいは、導電材料で形成されたダミーパターン５４は、下層配線パターン４２における非導通部分をショートさせない状態であれば、下層配線パターン４２の一部と電気的に接続されていてもよい。ダミーパターン５４は、下層配線パターン４２と同じ厚みで形成することが好ましい。こうすることで、ダミーパターン５４の上面が、下層配線パターン４２の上面とほぼ等しい高さとなる。その結果、下層基板４０における第１の領域５０との接着面が平坦化されるので、上層基板３０を安定して貼り付けることができる。ダミーパターン５４は、下層配線パターン４２と同じ材料で形成してもよい。
また、上層基板３０及び下層基板４０を貼り付けた後に上層基板３０上に半導体チップ２０を実装して半導体装置を製造するときに、特に半導体チップ２０の実装工程で、電極２６の平坦性が確保されるので、高信頼性の実装を行うことができる。
図４及び図５は、下層基板４０を平面的に展開した図２に示す半導体装置の断面図である。図４において上層基板３０及び下層基板４０は、図３に示すＩＶ−ＩＶ線断面で示されている。図５において上層基板３０及び下層基板４０は、図３に示すＶ−Ｖ線断面で示されている。
上層基板３０における上層配線パターン３２が形成された面とは反対側の面と、下層基板４０における下層配線パターン４２が形成された面とが、接着剤１２等によって貼り付けられている。上層基板３０は、下層基板４０の第１の領域５０に貼り付けられている。
上層配線パターン３２の上層第１ランド部３３と下層配線パターン４２の下層第１ランド部５３との間に、上層基板３０が介在する。そこで、上層基板３０に形成された貫通穴３６に設けられた導電材料３７によって、上層第１ランド部３３と下層第１ランド部５３との電気的な接続が図られている。その前提として、上層第１ランド部３３と下層第１ランド部５３とは、同じ配列パターンをなしていることが好ましい。
上層第２ランド部３４は、下層基板４０における第１の領域５０に形成されたダミーパターン５４の上方に位置する。ダミーパターン５４が形成されている位置は、下層基板４０における第１の領域５０の端部であって、第２の領域６０と連続する一対の平行端部である。
複数の上層第２ランド部３４と、複数の下層第２ランド部６４とは同じ配列パターンで形成されている。こうすることで、同じ電極配列の半導体チップ２０、２２を使用することができる。図３に示す例では、上層基板３０の一対の平行端部のそれぞれに上層第２ランド部３４が形成され、下層基板４０の第２の領域６０の一対の平行端部のそれぞれに下層第２ランド部６４が形成されている。また、図３に示す例では、上層基板３０の１つの端部に形成された上層第２ランド部３４の数と、下層基板４０の第２の領域６０の１つの端部に形成された下層第２ランド部６４の数が同じである。
本実施の形態では、いずれか１つの上層第１ランド部３３と、いずれか１つの下層第１ランド部５３と、が電気的に接続されている。電気的に接続されたいずれか１つの上層第１ランド部３３及び下層第１ランド部５３は、複数の上層第２ランド部３４及び複数の下層第２ランド部６４のうち、同一の配列パターンの同じ位置の１つに電気的に接続されている。
例えば図３に示す配列パターンでは、上層基板３０の上側の左端に位置する上層第２ランド部３４と、下層基板４０の第２領域６０の上側の左端に位置する下層第２ランド部６４とは、いずれも最上段の左端の上層第１ランド部３３及び下層第１ランド部５３に電気的に接続されている。
本実施の形態では、電気的に接続された１つの上層第１ランド部３３及び下層第１ランド部５３に電気的に接続された１つの上層第２ランド部３４及び下層第２ランド部６４が、同一の配列パターンにおいて同じ位置に形成されている。したがって、半導体チップ２０、２２が同一の内部構造を有しているときに、同一の素子に対して、同一の下層第１ランド部５３（外部端子５２）から電気的な接続を図ることができる。例えば、半導体チップ２０、２２がメモリであるときに、同一の下層第１ランド部５３（外部端子５２）から、それぞれのメモリの同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。複数の半導体チップ２０と半導体チップ２２とを、チップセレクト端子の接続においてのみ分離しておくことで、同一外部端子配列を用いて、複数（例えば２つ）の半導体チップを別々にコントロールすることができる。
半導体チップ２０は、上層基板３０に搭載されている。フェースダウンボンディングが適用されるときには、半導体チップ２０は接着剤２１等で上層基板３０に接着されてもよい。半導体チップ２０の複数の電極２６と上層第２ランド部３４とが電気的に接続されている。電極２６と上層第２ランド部３４との電気的な接続には、導電性部材を使用したり、超音波や熱などによって材料を拡散させる方法を適用することができる。導電性部材として、ハンダ、異方性導電膜、異方性導電接着剤、導電ペースト又は導電性接着剤等を使用することができる。接着剤２１に導電粒子を分散させて異方性導電膜を構成してもよい。導電性部材を使用した電気的な接続の態様として、ハンダ付け等のロウ付けを例に挙げることができる。
半導体チップ２２は、下層基板４０に搭載されている。フェースダウンボンディングが適用されるときには、半導体チップ２２は接着剤２３等で下層基板４０に接着されてもよい。半導体チップ２２の複数の電極２８と下層第２ランド部６４とが電気的に接続されている。電極２８と下層第２ランド部６４との電気的な接続には、上述した電極２６と上層第２ランド部３４との電気的な接続と同じ手段を適用してもよい。
また、半導体チップ２２をフェースアップで下層基板４０にダイアタッチし、ワイヤーボンディングで実装する形態を適用しても良い。半導体チップ２０、２２の実装形態には、フェースアップとフェースダウン双方を混ぜてもよい。
なお、半導体チップ２２を下層基板４０に接着する接着剤２３と、上層基板３０と下層基板４０とを接着する接着剤１２とは、同じ材料で下層基板４０上に連続的に形成されていてもよい。
以上に示した例とは別に、本実施の形態の変形例として、図６に示すように、下層基板４０における半導体チップ２２（第２の半導体チップ）が搭載された面とは反対側に、さらに別の半導体チップ９０（第３の半導体チップ）が搭載されてもよい。これによれば、下層基板４０の両面に半導体チップ２２、９０が搭載されるので、半導体装置の平面面積を有効に活用して高密度の半導体装置を提供できる。半導体チップ９０は、下層基板４０を介して半導体チップ２２と平面的に重なる位置に搭載される。半導体チップ９０は、下層基板４０における下層配線パターン４２とは反対側の面に搭載されてもよい。
下層基板４０には、第２の領域６４に、１つ又は複数の穴（図示しない）が形成されてもよい。半導体チップ９０は、下層基板４０に形成された穴を介して、下層配線パターン４２の下層第２ランド部６４に電気的に接続される。複数の穴は、それぞれの下層第２ランド部６４の位置ごとに形成されてもよい。下層基板４０の穴は、導電材料で埋められてもよく、穴の内面に導電材料が形成されてスルーホールを形成してもよい。
下層基板４０に形成される穴は、スリット（図示しない）であってもよい。スリットは、細長く形成される。下層配線パターン４２の一部がスリットを幅方向にまたいで形成されることで、下層第２ランド部６４がスリット上に形成される。２つ以上の下層第２ランド部６４が、１つのスリットの上に形成されてもよい。例えば、第２の領域６０の一対の平行端部に並ぶ下層第２ランド部６４の下に、各端部ごとの一群の下層第２ランド部６４を一括して開口するスリットが形成されてもよい。これによれば、スリットを設けるだけで、下層第２ランド部６４を下層基板４０の両面の側に露出させることができる。
半導体チップ２２、９０（第２及び第３の半導体チップ）は、互いに、下層基板４０の境界面を中心としたミラー対称の回路構造を有してもよい。これによれば、同一素子に対して、同一の下層第２ランド部６４と電気的な接続を最短距離で図ることができる。例えば、半導体チップ２２、９０がメモリであるときに、同一の下層第２ランド部６４を介して、それぞれのメモリの同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。また、半導体チップ２２、９０を、チップセレクト端子の接続においてのみ分離しておくことで、同一外部端子配列を用いて、複数（例えば２つ）の半導体チップ２２、９０を別々にコントロールしてもよい。
なお、半導体チップ９０における下層基板４０への搭載形態は、半導体チップ２２における下層基板４０に対する搭載の形態と同じであってもよい。また、本変形例は、後述する実施の形態において説明する穴（スリット１８２）の形態の内容を可能な限り含む。
本実施の形態によれば、上層基板３０に半導体チップ２０が搭載される。したがって、他の半導体チップ２２と外部端子５２とを電気的に接続する下層接続部４５を、上層第２ランド部３４を避けて形成する必要がなく、最短の経路で形成することができる。また、下層接続部４５は、下層第１ランド部５３の外側を通るので、スペースを有効に活用することができる。また、下層接続部４５は、下層第１ランド部５３からその外側に引き出す部分だけが、下層第１ランド部５３間を通る。したがって、下層接続部４５のうち、下層第１ランド部５３を避けるために遠回りする部分を最小限に抑えることができる。以上のことから、本実施の形態では、配線長を短くすることができ、半導体装置の電気的特性が著しく向上する。
（半導体装置の製造方法）
本実施の形態は上記のように構成されており、上述した配線基板１０を使用して半導体装置を製造する方法は、配線基板１０の上層基板３０に半導体チップ２０を搭載し、配線基板の下層基板４０に半導体チップ２２を搭載する工程を含む。また、下層基板４０における半導体チップ２２とは反対側に、さらに、半導体チップ９０を搭載してもよい。半導体チップ９０は、下層基板４０に形成した穴（例えばスリット）を介して、下層配線パターン４２と電気的に接続する。また、少なくとも下層基板４０を屈曲させてもよく、それぞれの半導体チップ２０、２２、９０を積層させてもよい。
（配線基板の製造方法）
図７〜図１３は、本実施の形態に係る配線基板の製造方法を示す図である。
（第１例）
図７は、本発明を適用した実施の形態に係る配線基板の製造方法の第１例を示す図である。この例では、上層基板３０及び下層基板４０を用意する。上層基板３０及び下層基板４０は、フレキシブル基板を打ち抜いて形成することができる。フレキシブル基板は、テープ状をなすものであってもよい。予めフレキシブル基板に、上層又は下層配線パターン３２、４２や、貫通穴３６、５６などを形成しておいてから、これを打ち抜いてもよい。
フレキシブル基板を打ち抜いて下層基板４０を形成する場合には、フレキシブル基板に上層基板３０を貼り付けてから、これを打ち抜いてもよい。
そして、上層基板３０の少なくとも一部を下層基板４０の第１の領域５０に貼り付ける貼付工程と、上層及び下層配線パターン３２、４２を電気的に接続する接続工程と、を行う。
貼付工程の前に、あるいは貼付工程の一部として、上層及び下層基板３０、４０の位置合わせを行うことが好ましい。例えば、図７に示すように、上層及び下層基板３０、４０に、位置合わせされたときに連通する位置決め用の穴７０、７２を形成しておき、ピンなどの治具７４を挿通して位置合わせしてもよい。
貼付工程によって、電気的な接続工程の一部が行われてもよい。例えば、貼付工程の前に、上層基板３０に形成された貫通穴３６内に導電材料３７を設ける。導電材料３７として、ハンダ、高温ハンダ、クリームハンダ等を使用することができる。そして、貼付工程で上層及び下層基板３０、４０を貼り付けるときに、導電材料３７を下層第１ランド部５３に接触させることで、接続工程の少なくとも一部を行ってもよい。
導電材料３７が軟性のものであれば、上層基板３０の表面又は接着剤１２が設けられているときにはその表面からあふれる程度に、貫通穴３６内に導電材料３７を設けておく。こうすることで、貼付工程によって、上層及び下層第１ランド部３３、５３を電気的に接続することができる。
導電材料３７が常温では硬化しているものであれば、貼付工程後に、導電材料３７を加熱して溶融させて、上層及び下層第１ランド部３３、５３を電気的に接続する。加熱は、外部端子５２を形成するときや、半導体装置を回路基板に実装するときなどで行われるリフロー工程で行ってもよい。
（第２例）
図８は、本発明を適用した実施の形態に係る配線基板の製造方法の第２例を示す図である。この例では、凸型７２を使用して上層第１ランド部３３の一部を貫通穴３６に入り込ませる。こうして、上層第１ランド部３３を屈曲させて、上層及び下層第１ランド部３３、５３を電気的に接続することができる。
この時、凸型７２を使用して、加熱及び加圧または超音波印加及び加圧することによって、容易に上層及び下層第１ランド部３３、５３の電気的な接続を達成することができる。これらは、後述する第３例〜第６例にも共通して適用される。
（第３例）
図９は、本発明を適用した実施の形態に係る配線基板の製造方法の第３例を示す図である。この例は、下層基板４０の貫通穴５６の位置を除いて第２例と同じである。図９に示すように、下層基板４０の貫通穴５６の位置は、上層基板３０の貫通穴３６の位置とずれていてもよい。
（第４例）
図１０は、本発明を適用した実施の形態に係る配線基板の製造方法の第４例を示す図である。この例では、凸型７２を使用して下層配線パターン４２の一部を、上層基板３０の貫通穴３６に入り込ませる。この工程を行うには、下層基板４０の貫通穴５６と、上層基板３０の貫通穴３６と、が連通する位置に形成されていることが好ましい。
こうして、下層第１ランド部５３が屈曲して、上層及び下層第１ランド部３３、５３を電気的に接続することができる。
（第５例）
図１１は、本発明を適用した実施の形態に係る配線基板の製造方法の第５例を示す図である。この例では、図８に示す凸型７２を使用して上層第１ランド部３３の一部を貫通穴３６に入り込ませ、さらに、下層第１ランド部５３を貫通穴５６に入り込ませればよい。こうして、上層第１ランド部３３及び下層第１ランド部５３で、外部端子を形成することができる。外部端子を、下層基板４０から突出させたいときは、下層第１ランド部５３の一部を下層基板４０から突出させる。
（第６例）
図１２は、本発明を適用した実施の形態に係る配線基板の製造方法の第６例を示す図である。この例では、上層及び下層基板３０、４０の貼付工程で異方性導電膜７８を使用する。すなわち、上層及び下層基板３０、４０の間に、異方性導電膜７８を介在させて両者を接着する。なお、異方性導電膜７８は、予めテープ状又はシート状をなす異方性導電材料であってもよいし、上層及び下層基板３０、４０の少なくとも一方に塗られている液状の異方性導電材料であってもよい。異方性導電材料は、接着剤に導電粒子が分散されてなる。なお、上層基板３０における上層配線パターン３２が形成された面とは反対側の面が、下層基板４０における下層配線パターン４２が形成された面に貼り付けられている。
（第６例を適用した半導体装置の製造方法）
異方性導電膜７２が、下層基板４０における下層配線パターン４２が形成された面上に設けられているときには、異方性導電膜７２を介して半導体チップ２２を、下層基板４０にフェースダウンボンディングしてもよい。この場合、半導体チップ２２を搭載するための搭載領域６１と、下層基板４０における上層基板３０を貼り付ける第１の領域５０と、の両方に異方性導電膜７８を設けることが好ましい。そして、上層及び下層基板３０、４０の貼付工程と、半導体チップ２２の搭載工程と、の両方を同時に行ってもよいし、一方を行ってから他方を行ってもよい。
これによれば、上層及び下層基板３０、４０を接着する材料と、半導体チップ２２を下層基板４０に接着するとともに電気的に接続する材料と、が一つの材料である。したがって、部品点数を減らすことができる。
図１２に示す例では、上層及び下層基板３０、４０の貼付工程の後に、半導体チップ２２のための搭載工程と、上層及び下層第１ランド部３３、５３の電気的な接続工程と、を行う。詳しくは、図１２において、上層及び下層基板３０、４０の間には、異方性導電膜７８が介在しており、異方性導電膜７８は、下層基板４０における半導体チップ２２の搭載領域６１上にも設けられている。
半導体チップ２２と下層基板４０とが、押圧治具８０により加圧されて、半導体チップ２２は、下層基板４０にフェースダウンボンディングされる。すなわち、半導体チップ２２のための搭載工程が行われる。
また、凸型７６を使用して、図８に示す工程と同じ工程によって、上層及び下層第１ランド部３３、５３を電気的に接続する。すなわち、接続工程を行う。さらに、凸型７６を使用して図１１に示す工程と同じ工程によって、外部端子を形成してもよい。本実施の形態では、上層及び下層第１ランド部３３、５３の間に異方性導電膜７８が介在するので、上層及び下層第１ランド部３３、５３は、導電粒子によって電気的に接続されてもよい。
（第７例）
図１３は、本発明を適用した実施の形態に係る配線基板の製造方法の第７例を示す図である。この例では、上述した構成の上層及び下層基板３０、４０を貼り付け、連通する貫通穴３６、５６内に導電材料８２を設ける。導電材料８２としては、ハンダ、ハンダクリーム、ロウ材、導電ペーストなどがある。そして、この導電材料８２を加熱し溶融させて、あるいは、この導電材料８２にハンダボールなどの端子部材を設けて、外部端子８４を形成する。
こうして得られた配線基板を使用して半導体装置を製造してもよい。半導体装置の製造工程の一部として、本実施の形態を適用してもよい。
（第２の実施の形態）
図１４は、本発明を適用した第２の実施の形態に係る配線基板を示す図である。配線基板１００は、複数の半導体チップ等の電子素子を搭載するための複数の搭載領域１１０を有する。搭載領域１１０は、一方向に並んでいる。例えば、配線基板１００が矩形をなし、矩形の一対の平行辺に沿って、複数の搭載領域１１０が並んでいる。
配線基板１００の端部に位置する１つの搭載領域１１１には、外部との電気的な接続用の複数の第１ランド部１２０が形成されている。なお、第１ランド部１２０の下には、図示しない貫通穴が形成されており、この貫通穴を介して外部端子を設けることができる。その詳細は、第１の実施の形態で説明した内容と同じである。
それぞれの搭載領域１１０には、半導体チップ等の電子素子と電気的に接続される複数の第２ランド部１３０が形成されている。半導体チップの基板への実装構造及び方法も、第１の実施の形態で説明した内容を適用することができる。第２ランド部１３０は、複数の搭載領域１１０の並ぶ方向に並んでいる。例えば、配線基板１００が矩形をなし、一対の平行辺の一方に近い位置で一列に第２ランド部１３０が形成され、一対の平行辺の他方に近い位置でも、一列に第２ランド部１３０が形成されている。
第１ランド部１２０が形成された搭載領域１１１では、第１ランド部１２０よりも外側に第２ランド部１３１が形成されている。また、第１ランド部１２０が形成された搭載領域１１１では、少なくとも１つの（多くの場合１つのみの）第１ランド部１２０と、少なくとも１つの（多くの場合１つのみの）第２ランド部１３１と、が電気的に接続されている。
配線基板１００には、隣同士の搭載領域１１０に形成された第２ランド部１３０同士を電気的に接続するための複数の接続部１４０が形成されている。第１ランド部１２０が形成された搭載領域１１１と、その隣の搭載領域１１２との間では、接続部１４１は、第２ランド部１３０よりも外側に形成されている。第１ランド部１２０が形成された搭載領域１１１から奇数番目の搭載領域１１２と、偶数番目の搭載領域と１１３の間では、接続部１４２は、第２ランド部１３０よりも内側に形成されている。
これとは逆に、搭載領域１１１とその隣の搭載領域１１２との間で、接続部１４１は第２ランド部１３０よりも内側に、搭載領域１１２とその隣の搭載領域１１３との間で、接続部１４２は第２ランド部１３０よりも外側に形成されるようにしてもよい。こうすることによって、半導体チップの搭載数が２のとき、配線基板１００の外形を最小にすることができる。
なお、接続部１４０の上には、少なくとも隣同士の搭載領域にまたがる部分に図示しない絶縁膜が形成されていることが好ましい。この点は、第１の実施の形態で説明したのと同じである。
それぞれの搭載領域１１０で、複数の第２ランド部１３０は同じ配列パターンで形成されている。例えば、２列で複数の第２ランド部１３０が形成されている。そして、隣同士の搭載領域１１０で、搭載領域１１０間の境界を中心とした線対称の位置に形成された一対の第２ランド部１３０同士が、接続部１４０で接続されている。例えば、図１４で、端部の搭載領域１１１の図において上側左端に位置する第２ランド部１３１と、その隣の搭載領域１１２の図において上側右端に位置する第２ランド部１３２と、が接続部１４０で接続されている。
本実施の形態によれば、第１及び第２ランド部１２０、１３０と接続部１４０とを含む配線パターンを、上述した形状にしたので配線長を短くすることができる。すなわち、第２ランド部１３０間を接続部１４０が通らないので、最短の経路で接続部１４０を形成することができる。接続部１４０は、第１ランド部１２０が形成された搭載領域１１１と、その隣の搭載領域１１２との間では、第２ランド部１３１、１３２よりも外側に形成されているので、スペースを有効に活用して接続部１４１を形成することができる。その結果、配線長が長くなることを避けられる。
図１５は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。この半導体装置は、上述した配線基板１００と、各搭載領域１１０に搭載された半導体チップ１５０と、外部端子１５２と、を含む。配線基板１００は屈曲して複数の半導体チップ１５０が積み重なった状態となっている。
上述した配線基板１００では、それぞれの搭載領域１１０で第２ランド部１３０が同じ配列パターンで形成されているので、同じ電極パターンの複数の半導体チップ１５０を使用することができる。ただし、隣同士の搭載領域１１０では、搭載領域１１０間の境界を中心とした線対称の位置に形成された一対の第２ランド部１３０同士が接続されている。したがって、隣同士の搭載領域１１０では、ミラー対称の構造を有する半導体チップ（ミラーＩＣ）１５０を使用することが好ましい。こうすることにより、例えば半導体チップ１５０がメモリであるときには、同じアドレスのメモリセル同士を接続部１４０で接続することができる。
本実施の形態に係る半導体装置の製造方法では、上述した配線基板１００のそれぞれの搭載領域１１０に半導体チップ１５０を搭載する工程を含み、さらに、配線基板１００を屈曲させてそれぞれの搭載領域１１０に搭載された半導体チップ１５０を積み重ねる工程を含んでもよい。
本実施の形態に関しては、第１の実施の形態で説明した内容が、可能な限り適用される。
（第３の実施の形態）
図１６は、本発明を適用した第３の実施の形態に係る配線基板の平面構成を示す図である。図１７は、図１６に示すＸＶＩＩ−ＸＶＩＩ線断面において、配線基板に半導体チップ１９０、２００が搭載された図である。図１８は、図１６に示すＸＶＩＩＩ−ＸＶＩＩＩ線断面において、配線基板に半導体チップ１９０、２００が搭載された図である。
配線基板１６０は、第１及び第２の領域１７０、１８０と、配線パターン１６２と、を含む。配線基板１６０は、電子素子（第１の半導体チップ１９０）の搭載領域１８１を有する。搭載領域１８１は、第２の領域１８０に形成される。第１及び第２の領域１７０、１８０は、配線基板１６０の一方の面に形成される。第１の領域１７０は、第２の領域１８０の隣に形成されている。配線基板１６０の材料は、上述の実施の形態で説明した内容を適用できる。
配線基板１６０の平面形状は特に限定されないが、図１６に示す例のように矩形をなすことが多い。配線基板１６０は、矩形を形成する４辺のうち、一対の平行辺が、第１及び第２の領域１７０、１８０の端部が連続することで形成されている。他の一対の平行辺の一方は、第１の領域１７０の端部で形成され、他方は、第２の領域１８０の端部で形成されている。
配線基板１６０には、配線パターン１６２が形成されている。配線パターン１６２は、配線基板１６０の一方の面に形成されている。配線パターン１６２は、銅などの導電材料で形成することができる。配線パターン１６２が接着剤（図示せず）を介して配線基板１６００に貼り付けられて、３層基板を構成してもよい。あるいは、配線パターン１６２を、接着剤なしで配線基板１６０に形成して２層基板を構成してもよい。
配線パターン１６２は、複数の第１ランド部１７３と、複数の第２ランド部１８４と、複数の接続部１６５と、を含む。
第１ランド部１７３は、配線基板１６０の第１の領域１７０に形成される。第１ランド部１７３は、第１の領域１７０の中央部（端部を除く部分）に形成されてもよい。
配線基板１６０の第１の領域１７０には、図１７に示すように、複数の貫通穴１７６が形成されており、各貫通穴１７６上に第１ランド部１７３が形成されている。各貫通穴１７６には、外部端子１７２との電気的な接続を図るために導電材料１７７が設けられている。あるいは、貫通穴１７６内に、銅などの導電材料１７７がメッキされて配線基板１６０の両面の電気的な接続が図られて、スルーホールが形成されてもよい。
第２ランド部１８４は、配線基板１６０の第２の領域１８０の端部に形成されている。図１６に示す例では、第２の領域１８０の、第１の領域１７０の一対の平行端部と連続して配線基板１６０の一対の平行辺を形成する一対の平行端部に、第２ランド部１８４が形成されている。
第２ランド部１８４は、電子素子（半導体チップ１９０）との電気的な接続に使用される。半導体チップ１９０がフェースダウンボンディングされるときには、第２ランド部１８４は、搭載領域１８１の内側に位置する。あるいは、半導体チップ１９０がフェースアップボンディングされるときには、第２ランド部１８４は、搭載領域１８１の外側に位置してもよい。
なお、第２ランド部１８４から外側に向けてメッキリード１８８が残っていてもよい。メッキリード１８８は、配線基板１６０よりも大きい基材に形成された配線パターン１６２に、一括して電解メッキを行うために、配線パターン１６２の電気的に接続されない部分を接続するためのものである。電解メッキ後に基材が個片に打ち抜かれて配線基板１６０が得られると、配線基板１６０にはメッキリード１８８が部分的に残る。あるいは、メッキリード１８８を廃し、無電解メッキを配線パターン１６２上に施してもよい。
配線パターン１６０の接続部１６５は、少なくとも１つ（多くの場合１つのみ）の第１ランド部１７３と、少なくとも１つ（多くの場合１つのみ）の第２ランド部１８４とを電気的に接続するものである。
図１６に示す例では、接続部１６５は、第１の領域１７０では、第１ランド部１７３よりも外側に引き出されて形成されている。すなわち、第１の領域１７０で、その中央部（端部を除く部分）に第１ランド部１７３が形成され、その中央部よりも外側（ただし端部よりも内側）に接続部１６５が形成されている。例えば、第１の領域１７０の、第２の領域１８０の一対の平行端部と連続する一対の平行端部と、第１ランド部１７３が形成される領域（中央部）と、の間を接続部１６５が通る。
接続部１６５は、第２の領域１８０では、第２ランド部１８４よりも中央側に形成されている。すなわち、第２の領域１８０の、第１の領域１７０の一対の平行端部と連続する一対の平行端部よりも中央側に、第２ランド部１８４が形成されている。
これによれば、接続部１６５は、第２ランド部１８４よりも中央側を通るので、接続部１６５を配線基板１６０の面積を大きくすることなく形成できる。特に、第１ランド部１７３を第１の領域１７０の中央部に形成した場合には、最短経路で接続部１６５を引き廻せる。詳しくは、第１及び第２の領域１７０、１８０の並ぶ方向とは交わる方向に、無駄に接続部１６５を長くすることがない。その結果、配線長が長くなることを避けられる。
接続部１６５は、レジストなどの絶縁膜１６４で覆われていることが好ましい。例えば、第１及び第２の領域１７０、１８０にまたがって、接続部１６５上に絶縁膜１６４を設ける。特に、図１９に示すように、配線基板１６０が屈曲するときには、少なくとも屈曲部分において、接続部１６５上を絶縁膜１６４が覆うことが好ましい。絶縁膜１６４は、ソルダレジスト材などで形成すれば良く、図１６に示す領域よりも広く、第２ランド部１８４及び第１ランド部１７３を除く領域を覆っていてもよい。こうすることで、例えば導電性異物の付着による接続部１６５同士や配線パターン間のショートを防止することができる。
配線基板１６０には、第２の領域１８０に、１つ又は複数の穴（例えばスリット１８２）が形成されてもよい。第２の領域１８０の穴は、配線基板１６０を貫通する。穴の一方の開口には、第２ランド部１８４が位置する。複数の穴は、それぞれの第２ランド部１８４の位置ごとに形成されてもよい。この場合に、穴は導電材料で埋められてもよく、あるいは、穴の内面に導電材料が形成されてスルーホールを形成してもよい。このような穴を形成することで、第２ランド部１８４を、配線パターン１６２が形成された面とは反対側に電気的に導通させることができる。
配線基板１６０に形成される穴は、スリット１８２であってもよい。スリット１８２は、細長く形成される。配線パターン１６２の一部がスリット１８２を幅方向にまたいで形成されることで、第２ランド部１８４がスリット１８２上に形成される。２つ以上の第２ランド部１８４が、１つのスリット１８２の上に形成されてもよい。例えば、図１６に示すように、第２の領域１８０の一対の平行端部に並ぶ第２ランド部１８４の下に、各端部ごとの一群の第２ランド部１８４を一括して開口するスリット１８２が形成されてもよい。これによれば、スリット１８２を設けるだけで、第２ランド部１８４を配線基板１６０の両面の側に露出させることができる。なお、本実施の形態に示す配線基板１６０に形成された穴（スリット１８２）の形態は、上述の実施の形態において適用してもよい。
半導体装置は、配線基板１６０と、搭載領域１８１に搭載された半導体チップ１９０（第１の半導体チップ）と、を含む。半導体チップ１９０は、配線基板１６０の搭載領域１８１に搭載される。半導体チップ１９０は、配線基板１６０の配線パターン１６２が形成された側に搭載される。
半導体チップ１９０は、フェースダウンボンディングによって、配線基板１６０に搭載されてもよい。半導体チップ１９０は接着剤１９３等で配線基板１６０に接着されてもよい。半導体チップ１９０の複数の電極１９２と第２ランド部１８４とが電気的に接続されている。電極１９２と第２ランド部１８４との電気的な接続には、導電性部材を使用したり、超音波や熱などによって材料を拡散させる方法を適用することができる。導電性部材として、ハンダ、異方性導電膜、異方性導電接着剤、導電ペースト又は導電性接着剤等を使用することができる。接着剤１９３に導電粒子を分散させて異方性導電膜を構成してもよい。導電性部材を使用した電気的な接続の態様として、ハンダ付け等のロウ付けを例に挙げることができる。
半導体装置は、半導体チップ２００（第２の半導体チップ）をさらに含む。第２の半導体チップ２００は、配線基板１６０において、第１の半導体チップ１９０とは反対側に搭載される。第２の半導体チップ２００は、第１の半導体チップ１９０と平面的に重なる位置に搭載される。図１８に示すように、第２の半導体チップ２００は、穴（例えばスリット１８２）を介して、第２ランド部１８４と電気的に接続されてもよい。第２の半導体チップ２００は、第２ランド部１８４におけるスリット１８２を向く面に電気的に接続される。さらにこの場合、外部端子１７２から第１の半導体チップ１９０と、第２の半導体チップ２００と、の共通電極を長さの等しい配線で結線することができるので、外部端子から見た両方の半導体チップからの配線の電気的な特性を等しくすることができるという効果がある。
図１８に示すように、第２の半導体チップ２００は、フェースダウンボンディングによって、配線基板１６０に搭載されてもよい。第２の半導体チップ２００は接着剤２０３等で配線基板１６０に接着されてもよい。第２の半導体チップ２００の複数の電極２０２と第２ランド部１８４とが電気的に接続されている。例えば、第２の半導体チップ２００の電極２０２に、バンプ２０４が形成されて、バンプ２０４と第２ランド部１８４とがスリット１８４の内側で接続されてもよい。バンプ２０４は、ボンディングワイヤを溶融してボール状に形成するスタッドバンプ法によって、複数を積み重ねて形成してもよい。なお、バンプ２０４と第２ランド部１８４との電気的な接続は、第１の半導体チップ１９０において説明した内容を適用できる。
また、半導体チップ１９０、２００をフェースアップで配線基板１６０にダイアタッチし、ワイヤーボンディングで実装する形態を適用しても良い。半導体チップ１９０、２００の実装形態には、フェースアップとフェースダウン双方を混ぜてもよい。
半導体チップ１９０、２００（第１及び第２の半導体チップ）は、互いに、配線基板１６０の境界面を中心としたミラー対称の回路構造を有してもよい。これによれば、同一素子に対して、同一の第２ランド部１８４と電気的な接続を最短距離で図ることができる。例えば、半導体チップ１９０、２００がメモリであるときに、同一の第２ランド部１８４を介して、それぞれのメモリの同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。
なお、本実施の形態においても、半導体チップ１９０、２００を、チップセレクト端子の接続においてのみ分離しておくことで、同一外部端子配列を用いて、複数（例えば２つ）の半導体チップ１９０、２００を別々にコントロールしてもよい。
図１９に示すように、半導体装置は、配線基板１６０が屈曲することで複数の半導体チップ１９０、２００が積層されてなる。例えば、半導体チップ１９０における第２の領域１８０との接合面とは反対側の面と、第１の領域１７０と、が接着剤１９５等で接着されている。
図１９に示す例では、配線基板１６０が屈曲して、搭載領域１８１の内側に複数の第１ランド部１７３（外部端子１７２）が配置されている。詳しくは、搭載領域１８１の内側に、第１の領域１７０の中央部に形成された複数の第１ランド部１７３が含まれるように、配線基板１６０を屈曲させて、第１及び第２の領域１７０、１８０を重ね合わせる。これによれば、第１ランド部１７３は、搭載領域１８１の内側に配置されるので、半導体チップ１９０、２００とほぼ等しい大きさを有する半導体装置を提供できる。
本実施の形態によれば、第１及び第２ランド部１７３、１８４を接続する接続部１６５が、第２の領域１８０で第２ランド部１８４よりも中央側を通るので、第２ランド部１８４よりも外側に配線基板１６０の面積を広げることを防ぐことができる。すなわち、スペースを有効に活用して接続部１６５を形成することができる。その結果、配線長が長くなることを避けられる。
本実施の形態に係る半導体装置の製造方法では、上述した配線基板１６０の搭載領域１８１に半導体チップ１９０（第１の半導体チップ）を搭載する工程を含み、さらに、配線基板１６０における半導体チップ１９０と反対側に半導体チップ２００（第２の半導体チップ）を搭載する工程を含む。半導体チップ２００は、配線基板１６０に形成された穴（例えばスリット１８２）を介して、配線パターン１６２の第２ランド部１８４と電気的に接続してもよい。さらに、配線基板１００を屈曲させて、半導体チップ１９０、２００を積み重ねてもよい。この場合に、搭載領域１８１の内側に複数の第１ランド部１７３を配置する。これによれば、半導体チップ１９０、２００とほぼ等しい大きさを有する半導体装置を製造できる。
本実施の形態に関しては、第１及び第２の実施の形態で説明した内容が、可能な限り適用される。
本発明を適用した半導体装置を有する電子機器として、図２０には、ノート型パーソナルコンピュータ１０００が示されている。図２１には、携帯電話１１００が示されている。
なお、上記本発明の構成要件で「半導体チップ」を「電子素子」に置き換えて、半導体チップと同様に電子素子（能動素子か受動素子かを問わない）を、基板に実装して電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
図２は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
図３は、本発明を適用した第１の実施の形態に係る配線基板を示す図である。
図４は、本発明を適用した第１の実施の形態に係る半導体装置の断面を示す図である。
図５は、本発明を適用した第１の実施の形態に係る半導体装置の断面を示す図である。
図６は、本発明を適用した第１の実施の形態の変形例に係る半導体装置を示す図である。
図７は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第１例を示す図である。
図８は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第２例を示す図である。
図９は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第３例を示す図である。
図１０は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第４例を示す図である。
図１１は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第５例を示す図である。
図１２は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第６例を示す図である。
図１３は、本発明を適用した第１の実施の形態に係る配線基板の製造方法の第７例を示す図である。
図１４は、本発明を適用した第２の実施の形態に係る配線基板を示す図である。
図１５は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
図１６は、本発明を適用した第３の実施の形態に係る配線基板を示す図である。
図１７は、本発明を適用した第３の実施の形態に係る半導体装置の断面を示す図である。
図１８は、本発明を適用した第３の実施の形態に係る半導体装置の断面を示す図である。
図１９は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。
図２０は、本発明に係る方法を適用して製造された半導体装置を備える電子機器を示す図である。
図２１は、本発明に係る方法を適用して製造された半導体装置を備える電子機器を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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