(57)【特許請求の範囲】
【請求項１】
第１の基準クロックに基づいて生成された同期信号を含む信号を受信する受信装置であって、
第２の基準クロックを生成する基準クロック生成手段と、
受信信号に含まれる同期信号、および前記基準クロック生成手段から出力された第２の基準クロックに基づいて、前記第１の基準クロックおよび前記第２の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第１の基準クロックおよび前記第２の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第２の基準クロックに基づく回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
を有する受信装置。
【請求項２】
前記受信信号は、前記第１の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、
前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された前記第２の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、
前記第１の基準クロックおよび前記第２の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第１の基準クロックおよび前記第２の基準クロックの周波数誤差と、ＲＦ周波数とに基づいて、前記受信信号の検波用の搬送波の周波数を補正する、
請求項１に記載の受信装置。
【請求項３】
前記誤差検出手段は、
所定の時間、前記検出された第１の基準クロックおよび第２の基準クロックに関する周波数誤差を積算する積算手段と、
前記積算手段により積算された前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を出力する誤差平均化手段と
を有する
請求項１に記載の受信装置。
【請求項４】
前記補正手段は、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を除去するように、前記基準クロック生成手段から出力される前記第２の基準クロックに基づく回路動作の補正を行う
請求項１に記載の受信装置。
【請求項５】
当該受信装置は、アナログ信号である前記受信信号を、ディジタル信号に変換するアナログ−ディジタル変換手段を有し、
前記補正手段は、前記アナログ−ディジタル変換手段から出力されたディジタル信号に、前記所定の処理を行う
請求項１に記載の受信装置。
【請求項６】
前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、
前記補正手段は、前記積算手段により前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第２の基準クロックに基づく回路動作を補正する
請求項３に記載の受信装置。
【請求項７】
前記補正手段は、前記積算手段により、前記所定の時間、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に基づいて前記第２の基準クロックに基づく回路動作を補正する
請求項６に記載の受信装置。
【請求項８】
前記受信信号は、直交周波数分割多重変調方式に基づいて変調されている
請求項１に記載の受信装置。
【請求項９】
当該受信装置は、前記補正された第２の基準クロックに応じて、前記受信信号を離散フーリエ変換して復調する復調部を有する
請求項１に記載の受信装置。
【請求項１０】
第１の基準クロックに基づいて所定の処理を行う基地局と通信を行う端末装置であって、
前記基地局から送信された第１のクロックに基づいて生成された所定のタイミングの同期信号を含む信号を受信する受信手段と、
第２の基準クロックを生成する基準クロック生成手段と、
前記受信手段で受信された受信信号に含まれる所定のタイミングの同期信号、および前記基準クロック生成手段から出力された前記第２の基準クロックに基づいて、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第２の基準クロックによる回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
前記補正手段により補正された、前記回路動作に基づいて所定の信号を生成し送信する送信手段と
を有する
端末装置。
【請求項１１】
前記受信信号は、前記第１の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第２の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第１の基準クロックおよび前記第２の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第１の基準クロックおよび第２の基準クロックの周波数誤差と、
ＲＦ周波数とに基づいて、前記送信信号の搬送波の周波数を補正する搬送波補正手段を含む
請求項１０に記載の端末装置。
【請求項１２】
前記誤差検出手段は、
所定の時間、前記検出された第１および第２の基準クロックに関する周波数誤差を積算する積算手段と、
前記積算手段により積算された前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第１および第２の基準クロックに関する周波数誤差を出力する誤差平均化手段と
を有する
請求項１０に記載の端末装置。
【請求項１３】
前記補正手段は、前記送信手段により送信される所定の信号の搬送波の周波数と、前記受信信号の搬送波の周波数の誤差を除去するように、前記基準クロック生成手段から出力される前記第２の基準クロックに基づく回路動作の補正を行う、
請求項１０に記載の端末装置。
【請求項１４】
当該端末装置は、送信される所定のデータを含むベースバンド信号をアナログ信号に変換するディジタル−アナログ変換手段を有し、
前記補正手段は、前記ディジタル−アナログ変換手段へ入力する前に、前記所定の処理を行う
請求項１０に記載の端末装置。
【請求項１５】
前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、
前記補正手段は、前記積算手段により前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第２の基準クロックを補正する
請求項１２に記載の端末装置。
【請求項１６】
前記補正手段は、前記積算手段により、前記所定の時間、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に基づいて前記第２の基準クロックに基づく回路動作を補正する
請求項１５に記載の端末装置。
【請求項１７】
前記信号は、直交周波数分割多重変調方式に基づいて変調されている
請求項１０に記載の端末装置。
【請求項１８】
当該端末装置は、前記補正された第２の基準クロックに応じて前記受信信号を逆離散フーリエ変換して変調する変調部を有する
請求項１０に記載の端末装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定のデータ通信を行う通信システムの受信装置および端末装置に関するものである。
【０００２】
【従来の技術】
無線通信、たとえば、ＯＦＤＭ技術を用いた無線通信では、無線送受信でのキャリア（搬送波）周波数の誤差（オフセット）をいかに最小限に抑えるかが、十分な伝送特性を得るための１つのキーポイントである。受信側でのキャリア周波数再生は、パケットの先頭のトレーニング信号（プリアンブル）を用いて行われるが、キャリア再生回路で補正できなかったキャリアの残留成分は、ＦＦＴ（Fast Fourier transform）処理を行った後、パケットに埋め込まれているリファレンスシンボルや各シンボルに埋め込まれているパイロットキャリアと呼ばれるリファレンスを用いて周波数軸上で補正される。
【０００３】
【発明が解決しようとする課題】
ところが、残留成分が大きくなると、この周波数軸上での補正ができない、または補正はできても精度が不十分になってしまうという問題点があった。
この結果６４ＱＡＭなどの多値変調では、同じＳ／Ｎの伝送でも残留キャリア周波数オフセットの大きさによって、伝送ビットエラーレートが劣化してしまうという問題点が生じていた。
【０００４】
ところで、キャリア周波数のオフセットの原因は、送受信のローカル周波数のずれ、つまり、たとえば基地局と子機のローカル周波数のずれである。従来、たとえばローカル周波数はリファレンス周波数を使ったＰＬＬ等により設定される。
上述の場合には、ずれの主原因はリファレンス用の局部発振器、たとえば水晶発振器の発振周波数が送受信でずれているためである。つまり、たとえば基地局と子機の局部発振器の発振周波数がずれているためである。
【０００５】
従来、この種の問題点の対策には、ＴＣＸＯ（Temperature compensated crystal oscillator）と呼ばれる温度補正つきの高精度な水晶発振器が使用されていた。ＴＣＸＯでは、発振周波数のずれは数ｐｐｍ以下に抑えられているが、部品コストの高さが問題となっている。
【０００６】
本発明の目的は、所定の基準クロックに基づいて生成された同期信号を含む信号を送受信する場合に、送受信において基準クロックに関する周波数誤差を補正することができる受信装置および端末装置を提供することである。
【０００７】
なお、ここでいうクロックとは、たとえば水晶発振器等のクロック生成部により生成された特定の周期または周波数をもつ信号を意味する。このクロックは、たとえば、方形波であったり正弦波であったりする。
【０００８】
【課題を解決するための手段】
本発明によれば、第１の基準クロックに基づいて生成された同期信号を含む信号を受信する受信装置であって、
第２の基準クロックを生成する基準クロック生成手段と、
受信信号に含まれる同期信号、および前記基準クロック生成手段から出力された第２の基準クロックに基づいて、前記第１の基準クロックおよび前記第２の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第１の基準クロックおよび前記第２の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第２の基準クロックに基づく回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
を有する受信装置が提供される。
【０００９】
上述の本発明の受信装置における基準クロック生成手段で、第２の基準クロックが生成される。
誤差検出手段では、第１の基準クロックに基づいて生成された信号に含まれる同期信号、および基準クロック生成手段から出力された第２の基準クロックに基づいて、第１の基準クロックおよび第２の基準クロックに関する周波数誤差が検出される。
補正手段は、誤差検出手段により検出された第１の基準クロックおよび第２の基準クロックに関する周波数誤差に応じて、基準クロック生成手段で生成される第２の基準クロックに基づく回路動作と、受信信号の検波用の搬送波の周波数とを補正する。
【００１０】
好適には、前記受信信号は、前記第１の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第２の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第１および前記第２の基準クロックの周波数誤差を検出する基準クロック誤差検出手段とを含み、前記補正手段は、前記第１および第２の基準クロックの周波数誤差と、ＲＦ周波数とに基づいて、前記受信信号の検波用の搬送波の周波数を補正する搬送波補正手段を含む。
【００１１】
また、好適には、前記誤差検出手段は、所定の時間、前記検出された第１および第２の基準クロックに関する周波数誤差を積算する積算手段と、前記積算手段により積算された第１および第２の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第１および第２の基準クロックに関する周波数誤差を出力する誤差平均化手段とを有する。
【００１２】
また、好適には、前記補正手段は、前記第１および第２の基準クロックに関する周波数誤差を除去するように、前記基準クロック生成手段から出力される第２の基準クロックに基づく回路動作の補正を行う。
【００１３】
また、好適には、アナログ信号である前記受信信号を、ディジタル信号に変換するアナログ−ディジタル変換手段を有し、前記補正手段は、前記アナログ−ディジタル変換手段から出力されたディジタル信号に、前記所定の処理を行う。
【００１４】
また、好適には、前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第１および第２の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、前記補正手段は、前記積算手段により前記第１および第２の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第２の基準クロックに基づく回路動作を補正する。
【００１５】
また、好適には、前記補正手段は、前記積算手段により、前記所定の時間、前記第１および第２の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第１および第２の基準クロックに関する周波数誤差に基づいて前記第２の基準クロックに基づく回路動作を補正する。
【００１６】
また、好適には、前記受信信号は、直交周波数分割多重変調方式に基づいて変調されている。
【００１７】
また、好適には、前記補正された第２の基準クロックに応じて、前記受信信号を離散フーリエ変換して復調する復調部を有する。
【００１８】
また本発明によれば、第１の基準クロックに基づいて所定の処理を行う基地局と通信を行う端末装置であって、
前記基地局から送信された第１のクロックに基づいて生成された所定のタイミングの同期信号を含む信号を受信する受信手段と、
第２の基準クロックを生成する基準クロック生成手段と、
前記受信手段で受信された受信信号に含まれる所定のタイミングの同期信号、および前記基準クロック生成手段から出力された前記第２の基準クロックに基づいて、前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第１の基準クロックおよび第２の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第２の基準クロックによる回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
前記補正手段により補正された、前記回路動作に基づいて所定の信号を生成し送信する送信手段と
を有する端末装置が提供される。
【００１９】
好適には、前記受信信号は、前記第１の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第２の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第１の基準クロックおよび前記第２の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第１の基準クロックおよび第２の基準クロックの周波数誤差と、
ＲＦ周波数とに基づいて、前記送信信号の搬送波の周波数を補正する搬送波補正手段を含む。
【００２０】
また、好適には、前記誤差検出手段は、所定の時間、前記検出された第１および第２の基準クロックに関する周波数誤差を積算する積算手段と、前記積算手段により積算された第１および第２の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第１および第２の基準クロックに関する周波数誤差を出力する誤差平均化手段とを有する。
【００２１】
また、好適には、前記補正手段は、前記送信手段により送信される所定の信号の搬送波の周波数と、前記受信信号の搬送波の周波数の誤差を除去するように、前記基準クロック生成手段から出力される前記第２の基準クロックに基づく回路動作の補正を行う。
【００２２】
また、好適には、送信される所定のデータを含むベースバンド信号をアナログ信号に変換するディジタル−アナログ変換手段を有し、前記補正手段は、前記ディジタル−アナログ変換手段へ入力する前に、前記所定の処理を行う。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を、図面に関連付けて説明する。
【００２４】
図１は、本発明に係る通信システムに係る一実施の形態を示す図である。
本実施の形態の通信システム１は、図１に示すように、端末装置２−１〜２−ｎ、基地局（Ｈｕｂ）３とを有する。
端末装置２−１〜２−ｎの個々を区別しないときは、端末装置２と言う。端末装置２と基地局３は、所定の周波数の搬送波を用いて、データ通信を行う。
【００２５】
基地局３は、内部の局部発振器で生成された基準クロック（第１の基準クロックに相当する）ｆｃ３に基づいて所定の処理を行う。たとえば、基地局３は、基準クロックｆｃ３に基づいてベースバンド信号の処理等を行い、また基準クロックｆｃ３に基づいて生成された同期信号を含む信号を生成し、所定の周波数ｆｗ３の搬送波を所定の変調方式で変調して端末装置２へ送信する。
【００２６】
端末装置２は、内部発振器で生成された基準クロック（第２の基準クロックに相当する）ｆｃ２に基づいて所定の処理を行う。たとえば、端末装置２は、基地局３から送信された信号（変調された搬送波ｆｗ３）を受信し、基準クロックｆｃ２に基づく再生搬送波ｆｗ２によって、所定の同期信号を含む信号の検波を行い、ベースバンド信号を出力し、また基準クロックｆｃ２に基づいて所定のベースバンド信号の処理等を行う。
【００２７】
しかし、基地局３と端末装置２の基準クロックに誤差（オフセット）があることにより、基地局３から送信される搬送波の周波数と、端末装置２で受信する際に再生される搬送波の周波数に誤差（オフセット）が生じ、十分な伝送特性が得られないために、基準クロックと、搬送波周波数のオフセットを最小限に抑えることが重要である。
【００２８】
このため、本実施の形態に係る端末装置２は、受信信号に含まれる同期信号に基づいて、基準クロックｆｃ２を補正して、補正した基準クロックに基づいて、所定の処理、たとえば搬送波周波数のオフセットを最小限に抑える処理を行う。
また、端末装置２は、基地局３にデータ信号を送信する際には、受信信号に含まれる同期信号に基づいて、基準クロックｆｃ３を推測して、基準クロックｆｃ２に対する補正係数を求め、これによって所定の補正を行い、搬送波周波数ｆｗ３と一致するような周波数の搬送波を生成して、ベースバンド信号に応じて所定の変調方式で変調し送信する。
【００２９】
図２は、図１に示した基地局の一具体例を示す図である。本実施の形態では、基地局３は一般的な送受信系の構成を有し、基準クロックおよび搬送波周波数の補正処理を行わない。また、本実施の形態の端末装置２は、基地局３から送信された信号に応じて基準クロックおよび搬送波周波数の補正を行う。
【００３０】
基地局３は、たとえば図２に示すように、ベースバンドプロセッサ３００１、発振器３００２〜３００４、ＬＰＦ（Low pass filter ）３００５，３００６、ＰＬＬ（Phase-locked loop ）３００７，３００８、乗算器３００９〜３０１２、増幅器３０１３〜３０１６、ＢＰＦ（Band pass filter）３０１７〜３０１９、送受信スイッチＴ／ＲＳＷ３０２０、アンテナ３０２１を有する。
【００３１】
基地局３において、所定の信号を送信する際には、ベースバンドプロセッサ３００１に発振器３００２から出力される基準クロックｆｃ３が供給されて、所定のベースバンド信号が出力される。ベースバンド信号は、ＬＰＦ３００５でフィルタリングされ、乗算器３００９、ＰＬＬ３００７、および発振器３００３により周波数変換され、ＢＰＦ３０１７で帯域制限され、乗算器３０１０、ＰＬＬ３００８、および発振器３００４により周波数変換され、増幅器３０１４で増幅され、Ｔ／ＲＳＷ３０２０を介して、ＢＰＦ３０１８で帯域制限し、アンテナ３０２１から出力される。たとえば増幅器３０１３はベースバンドプロセッサ３００１によりコントロールされる。
【００３２】
基地局３において、所定の信号を受信する際には、所定の受信信号は、アンテナ３０２１で受信され、Ｔ／ＲＳＷ３０２０を介して、増幅器３０１５で増幅され、乗算器３０１１、ＰＬＬ３００８、および発振器３００４により周波数変換され、ＢＰＦ３０１９で帯域制限され、増幅器３０１６たとえばＡＧＣ（Automatic gain control）で一定の振幅に増幅され、乗算器３０１２、ＰＬＬ３００７、および発振器３００３により周波数変換され、ＬＰＦ３００６により帯域制限され、ベースバンドプロセッサに入力され、所定の処理が行われる。たとえば増幅器３０１６はベースバンドプロセッサ３００１によりコントロールされる。
図１に示すように、たとえば、一般的な基地局３は、２０ＭＨｚの発振器をＲＦ／ＩＦブロックおよびベースバンド信号処理部の基準クロックｆｃ３として使用している。
【００３３】
本実施の形態では、上述したように、たとえば基地局３は内部の基準クロックに基づいて所定の送受信処理を行う。端末装置２では、基地局３から送信された信号に応じて、内部の基準クロックの誤差を補正して、所定の送受信処理、たとえば搬送波のオフセットを抑える処理を行う。
【００３４】
たとえば、ワイヤレス１３９４のシステムの場合には、Ｈｕｂとなる基地局３を基準として４ｍｓを１フレームとして定義している。ＴＤＭＡ（時分割多重）システムの多くはこのようなフレーム構造を採用しており、フレーム内をいくつかの領域に分けて使用している。フレームスタートパケットは、先頭のプリアンブル部の構成が他のパケットと異なっており、この部分を検出することでフレームスタートパケットとして検出される。
【００３５】
プリアンブルを使用した場合の同期検出については、プリアンブルの前半部分の自己検出により精度の高いタイミング検出を行う。この相互相関検出をある時間軸のウィンドウ内でのピーク検出で行うと精度の高いタイミング検出が可能である。
【００３６】
このようなフレーム構造をもつシステムでは、４ｍｓ毎に１回フレームスタートパケットが検出される。ＯＦＤＭの１サンプルが２０ＭＨｚ（５０ｎＳ）なので、これを基準クロックとすると、８００００クロックに１回ということになる。フレームスタートパケットの間隔をこの基準クロックでカウントすると、基地局（Ｈｕｂ）３の基準クロックと端末装置（Ｌｅａｆまたは移動局）２の基準クロックが完全に一致している場合、間隔は常に８００００となる。
【００３７】
基準クロックに水晶発振器や振動子を利用すると、ばらつきは数十ｐｐｍ程度ある。たとえばは２５ｐｐｍ程度のずれがあるとすると、検出されるフレームスタートパケットの間隔は８００００±２クロック程度になる。この方法では、基準クロックのずれを１クロック単位で観測しているので、１回の観測で検出可能なずれの最小単位は１クロックである。
【００３８】
しかし、フレームスタートパケットを連続して観測すれば、検出可能なずれの最小単位をもっと小さくすることができる。たとえば、０．４クロックのずれがある場合、１フレームではずれ量の検出はできないが、５フレーム連続で観測することで、合計２クロックのずれが検出できる計算となる。
【００３９】
低Ｓ／Ｎやマルチパス環境などの劣化およびばらつき要因等を考えると、連続で観測すべきフレーム数、つまり平均回数はもっと大きくとる必要はあるが、一般的には平均回数に比例して、観測可能なずれの最小単位は小さくなっていく。１回の観測で観測可能なずれの最小値は１クロック（１２．５ｐｐｍ）であるから実用的な精度として、１０秒程度（２５００）フレームの観測を行えば、０．１〜１ｐｐｍ程度の精度で基準クロックのずれを検出することができる。
【００４０】
基準クロックのずれ検出結果から、キャリア周波数オフセットを補正する方法について以下に述べる。
キャリア周波数オフセットの補正には、ＲＦ部の選局ＰＬＬ（Phase Locked Loop ）の分周比設定を補正する方法と、ベースバンド信号処理部で複素乗算器を使用して補正する方法がある。
【００４１】
たとえば、選局ＰＬＬを使用して補正した場合には補正範囲が比較的広くとれ、ＩＦフィルタなどの周波数センタが正確に設定されるという長所があるが、補正可能な最小単位（一般にステップサイズと言う）は小さく取ることができない。
【００４２】
一方、ベースバンド信号処理で補正を行うと、補正範囲はサンプリング周波数の制限を受けるものの、数値制御発振器（ＮＣＯ）を使用することで、１Ｈｚ以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【００４３】
図３は、図１に示した端末装置の受信系のブロック構成図である。
本実施の形態に係る通信システム１は、たとえば端末装置２が、基地局３においてベースバンド信号に応じてＯＦＤＭ変調された信号を送受信する。図３を参照しながら本発明に係る端末装置２の受信系の一実施の形態の概略を簡単に説明する。
【００４４】
端末装置２は、受信系２ｒ（受信装置に相当する）として、たとえば図３に示すように、Ａ／Ｄ（アナログ−ディジタル）変換部１０３、乗算器１０６０１，１０６０２、ディジタルローパスフィルタＬＰＦ１０６２，１０６３、ＦＦＴ（Fast Fourier transform）１０７１、位相誤差補償回路（Phase error compensate）３０１、デマッピング（Demapping ）回路３０２、フレーム同期部３１１およびクロックオフセット検出部３１２を含む誤差検出部３１０、ならびに基準クロック生成部３２０、キャリアオフセット周波数計算部３２１、コントロールワード変換部３２２、数値制御発振器（ＮＣＯ）３２３、ＳＩＮＲＯＭ（Sin read only memory）３２４、およびＣＯＳＲＯＭ（Cosine read only memory ）３２５を有する。
フレーム同期部３１１はフレーム誤差検出手段に相当し、クロックオフセット検出部３１２は基準クロック誤差検出手段に相当する。
【００４５】
Ａ／Ｄ変換部１０３は、不図示のアンテナで受信された信号が、不図示の受信回路により周波数変換されたＩＦ（Intermediate frequency）信号を、所定のサンプリング周波数で、アナログ信号からディジタル信号へ変換し出力する。
【００４６】
乗算器１０６０１，１０６０２は、Ａ／Ｄ変換部１０３から出力されたディジタル信号と、ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５から出力されたＳＩＮ波およびＣＯＳ波を乗算し、ＬＰＦ１０６２，１０６３に出力する。
ＬＰＦ１０６２，１０６３は、乗算器１０６０１，１０６０２から入力された信号の高周波成分を除去してベースバンド信号として、ＦＦＴ１０７１、およびフレーム同期部３１１に出力する。
【００４７】
ＦＦＴ１０７１は、ＬＰＦ１０６２，１０６３から入力されたＯＦＤＭ信号を、高速離散フーリエ変換して次段に出力する。
位相誤差補償回路３０１は、ＦＦＴ１０７１から出力された信号の位相誤差を補正し、デマッピング回路３０２に出力する。
デマッピング回路３０２は、位相誤差補償回路３０１から出力された信号から所定の情報を復元し出力する。
【００４８】
フレーム同期部３１１は、基地局３から送信された信号に含まれる同期信号（たとえばフレーム同期信号）、および基準クロックに基づいて同期処理を行い、同期信号のずれを検出し出力する。
クロックオフセット検出部３１２は、フレーム同期部３１１から出力されフレーム同期信号の誤差（オフセット）に基づいて、基地局３の基準クロックおよび内部の基準クロックとの誤差（オフセット）（Ｓ３１０）を出力する。
【００４９】
基準クロック生成部３２０は、たとえば、水晶発振器等により生成された特定の周期または周波数の基準クロック信号ｆｃ２（クロックとも言う）を生成する。たとえば、基準クロック信号ｆｃ２は方形波や正弦波である。受信装置２は、この基準クロック信号ｆｃ２に基いて動作を行う。
【００５０】
キャリアオフセット周波数計算部３２１は、クロックオフセット検出部３１２から出力されたクロックオフセットを示すデータ、およびＲＦ選局周波数に基いてキャリアオフセットを計算し、キャリアオフセットを示すデータをコントロールワード変換部３２２へ出力する。
【００５１】
コントロールワード変換部３２２は、キャリアオフセット計算部３２１から出力されたキャリアオフセットを示すデータに基いて、キャリアオフセットをキャンセルする信号を数値制御発振器３２３に発生させるコントロールワードを生成し、数値制御発振器３２３に出力する。
【００５２】
数値制御発振器（ＮＣＯ）３２３は、コントロールワード変換部３２２から出力されたコントロールワードに基づいて、キャリアオフセットをキャンセルする信号をＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５に出力する。
ここで、たとえば、キャリアオフセットはＲＦ周波数×基準クロックオフセットである。
【００５３】
ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５は、数値制御発振器３２３から出力された信号に基づいて、ＳＩＮ波およびＣＯＳ波を生成し、乗算器１０６０１，１０６０２に出力する。
【００５４】
図４は、図３に示した端末装置の受信系の動作を説明するためのフローチャートである。図４を参照しながら、受信系の動作を説明する。
端末装置２では、内部の基準クロック生成部により基準クロックが生成され、その基準クロックに基づいて所定の処理が行われる。
【００５５】
ステップＳＴ１において、基地局３から送信された同期信号を含む信号が受信され、不図示の周波数変換回路によりＩＦ信号に変換され、Ａ／Ｄ変換器１０３でディジタル信号に変換され、乗算器１０６０１，１０６０２で、ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５から出力されたＳＩＮ波およびＣＯＳ波が乗算され、ＬＰＦ１０６２，１９６３により帯域制限され、フレーム同期部３１１、およびＦＦＴ１０７１に出力される。ＦＦＴ１０７１では、ディジタル信号が高速離散フーリエ変換され、位相誤差補償回路３０１で所定の補正が行われ、デマッピング回路３０２により所定の処理が行われ、所定の情報が復元される。
【００５６】
一方、フレーム同期部３１１では、ＬＰＦ１０６２から入力された信号に含まれる同期信号（フレーム同期信号）に基づいて、後述する所定の同期処理が行われ（ＳＴ２）、基地局３から出力された信号の同期信号の誤差が検出され、クロックオフセット検出器３１２に出力される（ＳＴ３）。
【００５７】
クロックオフセット検出器３１２では、フレーム同期部３１１から出力された、同期信号の誤差に基づいて基地局３の基準クロックと、端末装置２の基準クロックとの誤差（クロックオフセット）が計算され、キャリアオフセット周波数計算部３２１へ出力される（ＳＴ４）。
【００５８】
キャリアオフセット周波数計算部３２１では、クロックオフセット検出部３１２から出力されたクロックオフセットを示すデータ、およびＲＦ選局周波数に基づいて、キャリアオフセットが計算され、コントロールワード変換部３２２へ出力される。
【００５９】
コントロールワード変換部３２２では、キャリアオフセット周波数計算部３２１から出力されたキャリアオフセットに基づいて、このキャリアオフセットをキャンセルするために、数値制御発振器３２３に与えるべきコントロールワードが生成される。
【００６０】
数値制御発振器３２３では、キャリアオフセット周波数計算部３２１から出力されたコントロールワードに応じて生成された信号が、ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５に出力される。ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５では数値制御発振器３２３から出力された信号に応じたＳＩＮ波およびＣＯＳ波（キャリアオフセットに相当する信号）が、乗算器１０６０１，１０６０２に出力され、キャリア（搬送波）周波数の補正が行われる（ＳＴ５）。
【００６１】
以上、説明したように本実施の形態に係る、端末装置２の受信系は、基準クロックを生成する基準クロック生成部３２０と、基地局３から送信された同期信号を含む信号のＩＦ信号をＡ／Ｄ変換するＡ／Ｄ変換部１０３と、同期信号に基づいて同期処理を行うフレーム同期部３１１と、フレーム同期部３１１から出力された同期信号の誤差（オフセット）に基づいて、基地局３の基準クロックと、端末装置２の基準クロックの誤差（オフセット）を計算するクロックオフセット検出部３１２と、ＲＦ選局周波数およびクロックオフセット検出部３１２から出力されたクロックオフセットに基づいて、キャリアオフセット周波数を計算するキャリアオフセット周波数計算部３２１と、キャリアオフセット周波数に基づいて所定のキャリア周波数オフセットに相当する信号を生成する数値制御発振器３２３、ＳＩＮＲＯＭ３２４、ＣＯＳＲＯＭ３２５、および乗算器１０６０１，１０６０２と、ベースバンド信号に基づいて所定の処理を行うＦＦＴ１０７１、位相誤差補償回路３０１、およびデマッピング回路３０２とを設けたので、基地局３と、端末装置２の基準クロックの誤差（オフセット）を推定することができ、この誤差に起因するキャリア（搬送波）周波数オフセットを補正することができる。
【００６２】
また、一般的な端末装置が基準クロック生成部に高価なＴＣＸＯを用いるのに対し、本実施の形態に係る端末装置２では、基準クロック生成部に安価な水晶振動子を用いた場合であっても、基準クロックを補正することで、搬送波周波数のオフセットを抑えることができる。
また、キャリア（搬送波）周波数のオフセットをＡ／Ｄ変換後に行っているので、たとえば上述の構成要素を半導体集積回路上に構成して、上述の所定の処理を行うことがきる。
【００６３】
図５は、図１に示した端末装置の一実施の形態を示す図である。本実施の形態に係る端末装置２ａの受信装置２ｒａを、図５を参照しながら説明する。本実施の形態では、図３に示した端末装置２の受信装置２ｒとの相違点は、周波数オフセット検出器３１４が追加されていることである。その他の構成要素については、同様なので説明を省略する。
【００６４】
周波数オフセット検出器３１４は、後述するように、たとえば、受信信号に含まれる同期信号に対して自己相関演算を行い、搬送波周波数のオフセットを検出し加算器３１３に出力する。加算器３１３では、周波数オフセット検出器３１４から出力された搬送波周波数オフセットと、キャリア周波数オフセット計算部３２１から出力された搬送波周波数オフセットを加算し、数値制御発振器３２３に入力される。以下の処理は同様である。
【００６５】
受信装置２ｒａでは、たとえば通信を開始した当初は、フレーム同期部３１１によるずれ（オフセット）検出が、後述するように十分に平均化されていないので、周波数オフセット検出器３１４により自己相関演算により周波数オフセットを検出し、検出されたオフセットに基づいてキャリア周波数の補正を行う。そして、フレーム同期部３１１による平均化が進んだ段階で、精度の不十分な自己相関演算からフレーム同期ベースの制御に切り替える。
【００６６】
上述したように、本実施の形態では、通信を開始した所定の時間（フレーム同期処理が十分でない場合）、周波数オフセット検出器３１４による基準クロックおよびキャリア周波数の補正を行い、所定の時間経過後（フレーム同期処理が十分である場合）は、フレーム同期部３１１により検出された周波数オフセットに応じて、基準クロックおよびキャリア周波数の補正を行う。
こうすることで、フレーム同期処理が十分でない場合であっても、基準クロックおよびキャリア周波数のオフセットの補正を行うことができる。
また、ＲＦ周波数が５ＧＨｚだとすると、基準クロックが２０ｐｐｍずれると１００ｋＨｚのキャリアオフセットとなるが、たとえば、ワイヤレス１３９４システムでは、１ＯＦＤＭシンボル＝３．６μｓなので、１００ｋＨｚのキャリアオフセットによりシンボル内で１２０°の位相回転があることになる。上述した構成の端末装置２では、１００分の１の位相回転に抑えることができ、位相補正の絶対値の精度が大幅に向上することができる。
【００６７】
また、ベースバンド信号処理で補正を行ったので、補正範囲はサンプリング周波数の制限を受けるものの、数値制御発振器（ＮＣＯ）を使用することで、１Ｈｚ以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【００６８】
次に、図６〜図４０を参照しながら、より具体的に、端末装置２について説明する。
図６は、図１に示した端末装置の受信系の一実施の形態を示すブロック構成図である。
【００６９】
本実施の形態に係る端末装置２の受信系２ｒは、図６に示すように、自動利得制御増幅部（ＡＧＣＡＭＰ）１０１、受信信号電力観測部（ＰＯＷ）１０２、Ａ／Ｄコンバータ（ＡＤＣ）１０３、ディジタル／アナログ（Ｄ／Ａ）コンバータ（ＤＡＣ）１０４、Ａ／Ｄコンバータ（ＡＤＣ）１０５、受信信号処理部（ＲＸＰＲＣ）１０６、ＯＦＤＭ復調部（ＤＥＭＯＤ）１０７、遅延部（ＤＬＹ）１０８、バースト検出部（ＢＤＴ）１０９、タイミング制御部（ＴＭＧ）１１０、および増幅利得制御部（ＡＧＣＴＬ）１１１を主構成要素として有している。
【００７０】
以下、本実施形態において採用する通信システム１の自動利得制御システム、送信（受信）信号、ＦＦＴタイミングの最適化の概要、および図５の端末装置２の受信系（受信装置）２ｒの各構成要素の具体的な構成および機能について、順を追って説明する。
【００７１】
まず、５ＧＨｚ帯無線ＬＡＮシステムの端末装置の自動利得制御システムについて説明する。
【００７２】
５ＧＨｚ帯無線ＬＡＮシステムは、広帯域にわたって優れた通信性能を実現するため、ＯＦＤＭ変調方式が採用されている。
ＯＦＤＭ変調方式は、ゴーストおよびマルチパスに対する強度が大きい反面、回路のノンリニアリティ（非線形性）に対する強度が弱い。
このため、Ａ／Ｄコンバータ等の歪みが生じると、受信信号品質の著しい劣化を招いてしまう。
このため、５ＧＨｚ帯無線ＬＡＮシステムでは、フレーム構造を有する変調信号の先頭にプリアンブル信号と呼ばれる１０〜２０μ秒のバースト信号を挿入し、この区間内でタイミング同期をとる一方、Ａ／Ｄコンバータ１０３に入力される信号の電圧振幅を歪みの生じない信号許容範囲内にレベル補足する必要がある。
【００７３】
また、プリアンブル信号の後半の数μ秒には、リファレンス信号と呼ばれる伝送路の周波数特性を観測し、プリアンブル信号に続くデータ信号（実際の通信データ）を補正するための基準信号が入っている。リファレンス信号とデータ信号では、Ａ／Ｄコンバータ１０３から出力されたディジタル信号のレベルを変動することは許されず、自動利得制御増幅部１０１の利得を一定に保つ必要がある。したがって、５ＧＨｚ帯無線ＬＡＮシステムでは、１０μ秒の時間で、歪みの生じない信号許容範囲内にレベル補足する高速かつ高性能の自動利得増幅方式が必要となる。
本実施形態では、後述するように、上記のプリアンブル区間内で行う高速かつ高性能なレベル補足を実現するため、３段階のレベル補足を行う。
【００７４】
５ＧＨｚ帯無線ＬＡＮシステムとしては、代表的なものに次の３つのシステムがある。
▲１▼  ＩＥＥＥ  ８０２．１１ａ、
▲２▼  ＢＲＡＮ、
▲３▼  Ｗｉｒｅｌｅｓｓ  １３９４。
【００７５】
図７はＩＥＥＥ８０２．１１ａシステムの代表的なプリアンブル信号を示す図、図８はＢＲＡＮシステムの代表的なプリアンブル信号を示す図、図９はＷｉｒｅｌｅｓｓ１３９４システムの代表的なプリアンブル信号を示す図である。
【００７６】
図７〜図９に示す各システムのプリアンブル信号において、Ａ１６、Ｂ１６等は、パターンの識別とバースト周期を表し、ＩＡ１６は、Ａ１６の位相反転したパターンを表している。
また、Ｃ６４はリファレンス信号を表しており、Ｃ１６およびＣ３２はこのガードインターバル部を示している。
【００７７】
ＩＥＥＥ８０２. １１ａでは、パターンＢ１６が１０回繰り返されているのに対して、ＢＲＡＮでは最初の５周期が異なる（Ａ１６，ＩＡ１６，Ａ１６，ＩＡ１６，ＩＡ１６）。
また、Ｗｉｒｅｌｅｓｓ１３９４では１０周期全てが異なるパターンとなっている。具体的には、Ａ１６，ＩＡ１６，Ａ１６，ＩＡ１６，Ａ１６，Ａ１６，ＩＡ１６，Ａ１６，ＩＡ１６，ＩＡ１６のパターンとなっている。
【００７８】
また、Ｗｉｒｅｌｅｓｓ１３９４システムでは、同期転送モードをサポートしているため、映像信号などの連続した信号を通信することができる。
しかしながら、長期間におよぶデータ信号を通信しているとマルチパス環境下では受信信号先頭のプリアンブル信号でのリファレンス信号の受信時の伝送特性から伝送特性が変化していってしまい、受信性能が劣化している。
このため、一定期間以上のデータ信号区間には、図１０に示すように、リファレンス信号ＲＥＦを挿入している。これにより、このリファレンス信号ごとに伝送特性を測定し直し、受信性能の劣化を防いでいる。
【００７９】
また、図１１は、Ｗｉｒｅｌｅｓｓ１３９４システムにおけるフレーム構造を示す図である。
Ｗｉｒｅｌｅｓｓ１３９４システムでは、上述したように基地局３やハブ（Ｈｕｂ）となる局を基準として４ｍ秒（ｍｓ）を１フレームとして定義している。Ｗｉｒｅｌｅｓｓ１３９４システムのようにＴＤＭＡシステムの多くはこのようにフレーム構造を採用しており、図１１に示すように、フレーム内を幾つかの領域に分けて使用している。
【００８０】
具体的には、１フレームには、図１１に示すように、フレームの先頭側から「フレーム・スタート・パケットＦＳＰ（Frame Start Packet）」、サイクル・リポート・パケットＳＲＰ（Cycle Report Packet ）」、「ステーション・シンク・パケットＳＳＰ（Station Sync Packet ）」、「アイソクロナス・パケット・エリアＩＰＡ（Isochronous Packet Area ）」、「アシンクロナス・パケット・エリアＡＰＡ（Asynchronous Packet Area）」、および「ギャップ（Gap ）」の各領域に区分けされている。
そして、プリアンブル信号は、先頭のフレーム・スタート・パケットＦＳＰに配置される。
【００８１】
上記のようなバースト信号に対しては、受信レベルの最適化（ＡＧＣ）、受信周波数ずれの補正、同期の検出を短時間に行う必要がある。
本実施形態では、後述するように、受信開始の時点（バースト検出開始時）は自動利得制御増幅部１０１の利得レベルは最大にして待ち受けを行っており、信号を検出すると一定期間の入力信号の大きさ（受信信号電力）を計測し、その結果に基づいて前段の自動利得制御増幅部１０１の利得レベルを調整する。
次に、受信周波数ずれの検出と補正が行われる。周波数ずれの検出は、自己相関、および上述した同期処理結果を用いて行う。自己相関は相関器の出力は繰り返し周期での位相回転に相当することを利用する。
同期の検出は、自己相関または相互相関を用いて行う。検出された同期タイミングをもとにＯＦＤＭデータシンボルに対するＦＦＴタイミングを決定する。
【００８２】
ＯＦＤＭデータシンボルＳＹＢＬでは、図１２（Ａ），（Ｂ）に示すように、データ部の前にそのデータの最後の部分を繰り返すガードインターバルＧＩを付加する手法（Cyclic Extension法）が用いられる。これはマルチパスなどによるシンボル間干渉を最小限に抑えるためである。
この例では、３．２μｓのデータ部分に０．４μｓガードインターバルが付加され、１シンボルの長さは３．６μｓとなっている。
【００８３】
図１３（Ａ）〜（Ｄ）は、このような場合のＦＦＴへのデータ取り込みタイミングについての例を示す図である。
図１３（Ｂ）の例は、ＦＦＴへのデータの取り込みのタイミングが早すぎる場合である。この例では、マルチパスによる遅延波が存在する場合、１つ前のシンボルのデータがＦＦＴ範囲内にかぶり（重なり）、シンボル間干渉による劣化が生じる可能性がある。
一方、図１３（Ｃ）の例は、ＦＦＴへのデータの取り込みのタイミングが遅すぎる場合である。この例のように、シンボルの最後方をＦＦＴに取り込む設定にすると、ＦＦＴタイミングが何らかの原因で後方にずれた場合、やはりシンボル間干渉による劣化につながってしまう。
そこで、通常は図１３（Ｄ）に示すようなタイミングに設定する。
【００８４】
以上からわかるように、ＦＦＴタイミングを最適に設定することは、ＯＦＤＭを用いた無線通信システムの受信装置においては重要である。
本発明に係るＦＦＴタイミングの設定方法の概要を以下に述べる。
【００８５】
まず、プリアンブルの前半部を検出し、ＡＧＣおよび周波数ずれの補正を行う。ここで、後半部分で相互相関をとるための検出ウィンドウを生成する。
このウィンドウの設定には、たとえばプリアンブル前半部の自己相関検出結果を使うことができる。自己相関検出で十分な同期タイミング補足はできないことから、このウィンドウは十分なマージンを見込んで設定する。
【００８６】
このウィンドウ内で相互相関出力のピークサーチを行う。ピークサーチは、それまでの出力の最大値と今回の入力の大小比較により行う。
最大値が得られたウィンドウ内のタイミングを記憶しておくことで、ウィンドウの最後でピーク位置が確定する。
相互相関のピークは、入力信号と期待値信号が時間軸上で一致した時に得られるので、これをもとにＦＦＴタイミングを生成すれば、最適な動作を行うことができる。
ただし、この方法では、ウィンドウの最後のところでウィンドウ内でのピークがどこだったかを示す位置情報しか得られない。
そこで次のような方法でこれを時間軸上のタイミングに変換する。
【００８７】
まず、１シンボルをカウントするカウンタを用意する。このカウンタがある値になったときにＦＦＴタイミング信号ＴＦＦＴを発生するものとする。
相互相関のピーク位置と最適なＦＦＴタイミングの関係はあらかじめわかっているので、検出ウィンドウの後方端（エッジ）とピーク位置の相対的な関係がわかれば、１シンボルカウンタの値を検出ウィンドウの後方エッジにおいて最適にプリセットすることができる。
一度プリセットされたカウンタは、循環的に１シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでＦＦＴタイミングを出し続ける。
【００８８】
以上のように変調信号の先頭にプリアンブル信号と呼ばれる１０〜２０μ秒の信号を含むバースト信号部が挿入されて受信信号を最適なＦＦＴタイミングで復調する復調装置の各構成要素は、以下のような構成および機能を有する。
【００８９】
自動利得制御増幅部１０１は、図示しないアンテナで受信された受信信号ＲＳをＤＡＣ１０４を介して供給される増幅利得制御部１１１による利得制御信号Ｖagc のレベルに基づいて自動利得制御し、所望レベルの信号ＲＸとしてＡ／Ｄコンバータ１０３に出力する。なお、自動利得制御増幅部１０１では、増幅利得制御部１１１による利得制御信号Ｖagc により自動利得制御を行う場合と制御利得を固定する場合に制御される。
【００９０】
図１４は、自動利得制御増幅部１０１の具体的な構成を示す回路図である。
自動利得制御増幅部１０１は、図１４に示すように、利得制御増幅器（ＧＣＡ）１０１１、局部発振器１０１２、乗算器１０１３、増幅器１０１４、および帯域幅が数十ＭＨｚの帯域通過フィルタ（ＢＰＦ）１０１５を有する。
これらの構成要素のうち局部発振器１０１２および乗算器１０１３により周波数変換回路が構成されている。局部発振器１０１２は、たとえばキャリア周波数ｆCWの信号ｅ〔ｊ２πｆCWCｔ〕を乗算器１０１３に出力する。ただし、〔  〕はｅのべき乗を示している。
【００９１】
図１４の自動利得制御増幅部１０１では、受信信号（ＩＦ入力信号）ＲＳは、利得制御増幅器１０１１により利得制御信号Ｖagc により定まる利得をもって増幅し、局部発振器１０１２および乗算器１０１３からなる周波数変換回路により周波数変換した後、ＢＰＦ１０１５で帯域制限して、出力信号（ＩＦ出力）ＲＸを得る。
【００９２】
また、図１５は、図１４の利得制御増幅器１０１１の利得制御特性を示す図である。
図１５において、横軸が利得制御信号Ｖagc を、縦軸が利得をそれぞれ示している。
この例では、図１５に示すように、利得制御増幅器１０１１は、利得制御信号Ｖagc が０Ｖ〜１Ｖの範囲で利得は０〜８０ｄＢまでリニア（線形）に変化している。
すなわち、この例では、制御利得範囲は８０ｄＢである。
【００９３】
受信信号電力観測部１０２は、図１４に示すように尖頭値検波回路としてのピーク検出回路（Peak Det）１０２１を含み、受信信号ＲＳのピーク電圧を測定し、入力される受信信号レベルに応じた値をとる電圧信号である電界強度信号ＲＳＳＩに変換してＡ／Ｄコンバータ１０５に出力する。
ここでは、急激な信号変化に対応するため、平均値ではなく尖頭値を検波する。なお、バースト検出開始時にリセット信号を与え、ピーク検出回路(Peak Det)１０２１をリセットし、それ以降の最大ピーク値を観測するようにする。
【００９４】
図１６は、受信信号の入力レベルに対する受信信号電力観測部１０２の出力特性を示す図である。
図１６において、横軸が入力レベルを、縦軸が電界強度信号ＲＳＳＩの電圧をそれぞれ示している。
この例では、図１６に示すように、入力レベルがが−７０ｄＢｖ〜−２０ｄＢｖの範囲で電界強度信号ＲＳＳＩの電圧は０Ｖ〜２Ｖまでリニア（線形）に変化している。
【００９５】
Ａ／Ｄコンバータ１０３は、自動利得制御増幅部１０１から出力されたアナログ受信信号ＲＸをディジタル信号に変換し、ディジタル受信信号ＲＸＤとして受信信号処理部１０６に出力する。
【００９６】
Ｄ／Ａコンバータ１０４は、増幅利得制御部１１１で発生される利得制御信号Ｖagc をディジタル信号からアナログ信号に変換して自動利得制御増幅部１０１に出力する。
【００９７】
Ａ／Ｄコンバータ１０５は、受信信号電力観測部１０２から出力された電界強度信号ＲＳＳＩをアナログ信号からディジタル信号ＲＳＳＩＤに変換して増幅利得制御部１１１に出力する。
【００９８】
受信信号処理部１０６は、ディジタル受信信号ＲＸＤをベースバンド信号ｂｂ＿ｒｅ（実部）およびｂｂ＿ｉｍ（虚部）に変換し、ベースバンド信号のサンプリング周波数を低い周波数に変換し（ダウンサンプリングを行い）、バースト検出部１０９による誤差検出周波数Δｆに基づいて複素乗算を行って周波数オフセットの補正を行って、信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）を生成し、ＯＦＤＭ復調部１０７、遅延部１０８、およびバースト検出部１０９に出力する。
【００９９】
図１７は、図５の受信信号処理部１０６の具体的な構成例を示す回路図である。
本受信信号処理部１０６は、図１７に示すように、ベースバンド変換回路１０６１、ディジタルローパスフィルタ（ＬＰＦ）１０６２，１０６３、ダウンコンバート回路１０６４，１０６５、および周波数オフセット補正回路１０６６により構成されている。
ベースバンド変換回路１０６１は、局部発振器１０６１１および乗算器１０６１２，１０６１３により構成されている。
ベースバンド変換回路１０６１では、受信信号ＲＸＤ（ｉｆ）に乗算器１０６１２，１０６１３においてキャリア周波数ｆCWを乗算することで、式（１）に示すように、入力受信信号ＲＸＤ（ｉｆ）がベースバンド信号ｂｂ＿ｒｅ，ｂｂ＿ｉｍに変換され、それぞれＬＰＦ１０６２、１０６３に供給される。
【０１００】
【数１】
ｂｂ＿ｒｅ＝ｉｆ×ｃｏｓ( ２πｆCWｔ)
ｂｂ＿ｉｍ＝ｉｆ×ｓｉｎ( ２πｆCWｔ)          …（１）
【０１０１】
ＬＰＦ１０６２および１０６３は、たとえば直線位相ＦＩＲ（Finite Impulse Response : 有限インパルス応答）のトランスバーサル型回路構成を有する。
【０１０２】
ＬＰＦ１０６２は、ベースバンド信号ｂｂ＿ｒｅの入力ラインに対して縦続接続されシフトレジスタを構成する（ｎ−１）個の遅延器１ｒｅ−１〜１ｒｅ−n-1 と、入力されたベースバンド信号ｂｂ＿ｒｅおよび各遅延器１ｒｅ−１〜１ｒｅ−n-1 の出力信号に対してそれぞれフィルタ係数ｈ（０）〜ｈ（ｎ−１）を乗算するｎ個の乗算器２ｒｅ−１〜２ｒｅ−ｎと、ｎ個の乗算器２ｒｅ−１〜２ｒｅ−ｎの出力信号を加算してダウンコンバート回路１０６４に出力する加算器３ｒｅにより構成されている。
【０１０３】
ＬＰＦ１０６３は、ベースバンド信号ｂｂ＿ｉｍの入力ラインに対して縦続接続されシフトレジスタを構成する（ｎ−１）個の遅延器１ｉｍ−１〜１ｉｍ−n-1 と、入力されたベースバンド信号ｂｂ＿ｉｍおよび各遅延器１ｉｍ−１〜１ｉｍ−n-1 の出力信号に対してそれぞれフィルタ係数ｈ（０）〜ｈ（ｎ−１）を乗算するｎ個の乗算器２ｉｍ−１〜２ｉｍ−ｎと、ｎ個の乗算器２ｉｍ−１〜２ｉｍ−ｎの出力信号を加算してダウンコンバート回路１０６５に出力する加算器３ｉｍにより構成されている。
【０１０４】
これらＬＰＦ１０６２，１０６３、およびダウンコンバート回路１０６４，１０６５によりベースバンド信号ｂｂ＿ｒｅ，ｂｂ＿ｉｍのサンプリング周波数を、たとえば１００ＭＨｚから２５ＭＨｚの信号ｄｃ＿ｒｅ，ｄｃ＿ｉｍに変換する。
このときＬＰＦ１０６２，１０６３は、ベースバンド信号ｂｂ＿ｒｅ，ｂｂ＿ｉｍの帯域を制限して隣接キャリアが折り返らないようにしている。
また、ダウンコンバート回路１０６４，１０６５におけるダウンサンプリングのタイミングは、信号Ｅｎの供給を受けてクロックを間引いている。
【０１０５】
周波数オフセット補正回路１０６６は、局部発振器１０６６１、乗算器１０６６２〜１０６６５、および加算器１０６６６，１０６６７により構成されている。
【０１０６】
周波数オフセット補正回路１０６６は、バースト検出部１０９より与えられる誤差検出周波数Δｆを局部発振器１０６６１の発振出力に反映させ、この発振出力と信号ｄｃ＿ｒｅとを乗算器１０６６２，１０６６５で複素乗算し、発振出力と信号ｄｃ＿ｉｍとを乗算器１０６６３，１０６６４で複素乗算し、加算器１０６６６で乗算器１０６６２と乗算器１０６６３の出力を加算し、加算器１０６６７で乗算器１０６６４と乗算器１０６６５の出力を加算することにより、下記式（２），（３）に示すような、信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍを生成し、ＯＦＤＭ復調部１０７、遅延部１０８、およびバースト検出部１０９に出力する。
【０１０７】
また、周波数オフセット補正回路１０６６は、図３に示した、数値制御発振器３２３、ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５から出力される発振信号が入力される。具体的には、たとえば、数値制御発振器３２３ならびにＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５から出力されたＣＯＳ波が、乗算器１０６６２，１０６６４に入力され、数値制限発振器３２３ならびにＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５から出力されたＳＩＮ波が、乗算器１０６６３，１０６６５に入力される。以下の処理は同様なので省略する。
【０１０８】
【数２】
ｓｙ＿ｒｅ＝ｄｃ＿ｒｅ×ｃｏｓ( ２πｆCWｔ)＋ｄｃ＿ｉｍ×ｓｉｎ( ２πｆCWｔ)          …（２）
【０１０９】
【数３】
ｓｙ＿ｉｍ＝ｄｃ＿ｉｍ×ｃｏｓ( ２πｆCWｔ)−ｄｃ＿ｒｅ×ｓｉｎ( ２πｆCWｔ)          …（３）
【０１１０】
図１８は、図６のＯＦＤＭ復調部の具体的な構成例を示す回路図である。
ＯＦＤＭ復調部１０７は、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍを、図６および図１８に示すように、タイミング制御部１１０により供給されるＦＦＴタイミング信号ＴＦＦＴに同期してＦＦＴ処理部１０７１において高速離散フーリエ変換してＯＦＤＭ信号を復調し、次段の処理回路に出力する。
【０１１１】
遅延部１０８は、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍを、バースト検出のためにバースト周期分遅延させ、信号Ｓ１０８としてバースト検出部１０９に出力する。
なお、ＩＥＥＥ８０２. １１ａシステムのバースト検出では、遅延部１０８の遅延量を１６クロックとして、１６クロック周期のバーストを検出する。
ＢＲＡＮシステムのバースト検出では、遅延部１０８の遅延量を３２クロックとして前半５周期分のバースト検出を行い、遅延部１０８の遅延量を１６クロック遅延とすることで後半５周期分のバースト検出を行えるが、遅延量の異なる遅延手段を２つ必要とする。
Ｗｉｒｅｌｅｓｓ１３９４システムのバースト検出では、遅延部１０８の遅延量を３２クロックとすることで前半５周期分のバーストを検出できる他、同じ遅延量で後半の５周期分のバースト検出も行うことができる。
【０１１２】
バースト検出部１０９は、受信信号処理部１０６による信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）と遅延部１０８による遅延信号Ｓ１０８との相関をとり、通信システムの定めた周期のバースト信号を検出し、パケットおよびフレーム構造に関するパラメータを検出し、タイミング制御部１１０によるタイミング信号ＴＭＮＧ（Ｘ，Ｙ，Ｃ）に同期して同期タイミング窓信号としての第１および第２の同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ，ｙｐｕｌｓｅ）を生成し、増幅利得制御部１１１に出力する。
また、バースト検出部１０９は、相互相関結果のピーク値を検出するための同期タイミング窓信号Ｓ１０９Ｃをタイミング制御部１１０に出力する。
また、バースト検出部１０９は、相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数を算出して誤差検出周波数Δｆを生成し、受信信号処理部１０６に出力する。
【０１１３】
タイミング制御部１１０は、トリガ信号ｒｘｗｎｄｗをトリガとしてバースト検出部１０９による第１および第２の同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ，ｙｐｕｌｓｅ）を生成するためのタイミング信号ＴＭＮＧ（Ｘ，Ｙ）をバースト検出部１０９に出力する。
また、タイミング制御部１１０は、バースト検出部１０９による相互相関結果からピークタイミングを観測し、このピークタイミングから所定時間後に第３の同期検出信号Ｓ１１０（ｃｐｕｌｓｅ）を増幅利得制御部１１１に出力し、ＦＦＴタイミング信号ＴＦＦＴをＯＦＤＭ復調部１０７に出力する。
【０１１４】
図１９は、図６のバースト検出部１０９およびタイミング制御部１１０の具体的な構成例を示す回路図である。
【０１１５】
バースト検出部１０９は、図５に示した周波数オフセット検出器３１４に相当する。
バースト検出部１０９は、自己相関回路１０９０１、相互相関回路１０９０２、係数テーブル１０９０３、遅延量が３２クロック分に設定された遅延部１０９０４，１０９０５、遅延量が４８クロック分に設定された遅延部１０９０６〜１０９０８、移動平均回路１０９０９〜１０９１３、絶対値計算回路１０９１４〜１０９１６、しきい値回路１０９１７、比較回路１０９１８、タイミング窓Ｘ回路１０９１９、タイミング窓Ｙ回路１０９２０、検出窓回路１０９２１、周波数誤差検出回路１０９２２、およびラッチ回路１０９２３を有している。
また、タイミング制御部１１０は、ピーク位置サーチ（検出）回路（ＰＰＳ）１１００１、位置／タイミング変換回路１１００２（ＰＴＴＣ）およびタイミングカウンタ１１００３を有している。
【０１１６】
受信信号処理回路１０６から供給された信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍは、自己相関回路１０９０１、相互相関回路１０９０２、および絶対値計算回路１０９１６に入力される。
また、信号ｓｙ＿ｒｅは遅延部１０８ｒｅで１６クロック分だけ遅延されて自己相関回路１０９０１に入力される。同様に、信号ｓｙ＿ｉｍは遅延部１０８ｉｍで１６クロック分だけ遅延されて自己相関回路１０９０１に入力される。
【０１１７】
図２０は、自己相関回路の構成例を示す回路図である。
自己相関回路１０９０１は、図２０に示すように、乗算器１１〜１４、および加算器１５，１６により構成されている。
【０１１８】
自己相関回路１０９０１は、受信信号の先頭に付加されたプリアンブル信号の前半のＸ区間およびＹ区間が１６クロックの周期関数であることを利用して、入力信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍと１６クロックの遅延部１０８ｒｅ，１０８ｉｍの出力ｓｙ＿ｒｅ* およびｓｙ＿ｉｍ* とを共役複素乗算して自己相関出力ａｃｒｅおよびａｃｉｍを得、遅延部１０９０４〜１０９０７および移動平均回路１０９０９〜１０９１２に出力する。
【０１１９】
具体的には、入力信号ｓｙ＿ｒｅと遅延信号ｓｙ＿ｒｅ* とを乗算器１１で複素乗算し、入力信号ｓｙ＿ｒｅと遅延信号ｓｙ＿ｉｍ* とを乗算器１２で複素乗算し、入力信号ｓｙ＿ｉｍと遅延信号ｓｙ＿ｒｅ* とを乗算器１３で複素乗算し、入力信号ｓｙ＿ｉｍと遅延信号ｓｙ＿ｉｍ* とを乗算器１４で複素乗算し、加算器１５で乗算器１１の出力と乗算器１４の出力とを加算することにより自己相関出力信号ａｃｒｅを得、加算器１６で乗算器１２の出力と乗算器１３の出力とを加算することにより自己相関出力信号ａｃｉｍを得る。
【０１２０】
相互相関回路１０９０２は、図２１に示すように、信号ｓｙ＿ｒｅの入力ラインに対して縦続接続されシフトレジスタを構成する（ｍ−１）個の遅延器２１ｒｅ−１〜２１ｒｅ−m-1 と、入力された信号ｓｙ＿ｒｅおよび各遅延器２１ｒｅ−１〜２１ｒｅ−m-1 の出力信号に対してそれぞれ係数テーブル１０９０３に設定されている係数を乗算するｍ個の乗算器２２ｒｅ−１〜２２ｒｅ−ｍと、ｍ個の乗算器２２ｒｅ−１〜２２ｒｅ−ｍの出力信号を加算して相互相関出力信号ｃｃ＿ｒｅを絶対値計算回路１０９１６に出力する加算器２３ｒｅとを有している。
さらに相互相関回路１０９０２は、図２１に示すように、信号ｓｙ＿ｉｍの入力ラインに対して縦続接続されシフトレジスタを構成する（ｍ−１）個の遅延器２１ｉｍ−１〜２１ｉｍ−m-1 と、入力された信号ｓｙ＿ｉｍおよび各遅延器２１ｉｍ−１〜２１ｉｍ−m-1 の出力信号に対してそれぞれ係数テーブル１０９０３に設定されている係数を乗算するｍ個の乗算器２２ｉｍ−１〜２２ｉｍ−ｍと、ｍ個の乗算器２２ｉｍ−１〜２２ｉｍ−ｍの出力信号を加算して相互相関出力信号ｃｃ＿ｉｍを絶対値計算回路１０９１６に出力する加算器２３ｉｍとを有している。
【０１２１】
相互相関回路１０９０２は、入力信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍをシフトレジスタに順次書き込んでおき、各タップの値を係数テーブル１０９０３の値と各乗算器２２ｒｅ−１〜２２ｒｅ−ｍ、２２ｉｍ−１〜２２ｉｍ−ｍで乗算して相互相関出力ｃｃ＿ｒｅおよびｃｃ＿ｉｍを得る。
なお、本実施形態では、たとえばシフトレジスタのタップ数を３２とし、係数テーブルはプリアンブル信号の後半のＣ６４区間の前３２クロックのデータ値を格納している。
【０１２２】
自己相関回路１０９０１の出力信号ａｃｒｅは、移動平均回路１０９１１に直接および遅延部１０９０６を介して４８クロック分遅延されて入力され、平均化されて（積分されて）、絶対値計算回路１０９１５に入力される。
同様に、自己相関回路１０９０１の出力信号ａｃｉｍは、移動平均回路１０９１２に直接および遅延部１０９０７を介して４８クロック分遅延されて入力され、平均化されて（積分されて）、絶対値計算回路１０９１５に入力される。
そして、絶対値計算回路１０９１５で実部ｒｅと虚部ｉｍを２乗して絶対値（ｒｅ2 ＋ｉｍ2 ）を計算することにより、自己相関電力ＡＣＰが得られ、比較回路１０９１８に出力される。
【０１２３】
また、自己相関回路１０９０１の出力信号ａｃｒｅは、移動平均回路１０９０９に直接および遅延部１０９０４を介して３２クロック分遅延されて入力され、平均化されて（積分されて）、周波数誤差検出回路１０９２２に入力される。
同様に、自己相関回路１０９０１の出力信号ａｃｉｍは、移動平均回路１０９１０に直接および遅延部１０９０５を介して３２クロック分遅延されて入力され、平均化されて（積分されて）、周波数誤差検出回路１０９２２に入力される。
【０１２４】
相互相関回路１０９０２の出力信号ｃｃ＿ｒｅおよびｃｃ＿ｉｍは、絶対値計算回路１０９１６で実部ｒｅと虚部ｉｍを２乗して絶対値（ｒｅ2 ＋ｉｍ2 ）を計算することにより、相互相関電力ＣＣＰが得られ、タイミング制御部１１０のピーク位置サーチ回路１１００１に出力される。
【０１２５】
また、入力信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍは、絶対値計算回路１０９１４で実部ｒｅと虚部ｉｍを２乗して絶対値（ｒｅ2 ＋ｉｍ2 ）が計算され、さらに、移動平均回路１０９１３に直接および遅延部１０９０８を介して４８クロック分遅延されて入力され、平均化されて（積分されて）、しきい値回路１０９１７に入力される。
【０１２６】
しきい値回路１０９１７は、自己相関のしきい値ｔｈ＿ａｃが規定され、これに応じた信号が比較回路１０９１８に供給される。
【０１２７】
比較回路１０９１８では、自己相関電力ＡＣＰと自己相関しきい値ｔｈ＿ａｃとが比較され、その結果がタイミング窓Ｘ回路１０９１９、タイミング窓Ｙ回路１０９２０、および検出窓回路１０９２１に出力される。
これにより、タイミング窓Ｘ回路１０９１９からは、比較回路１０９１８の比較結果にタイミング窓を掛けて、第１の同期検出信号ｘｐｕｌｓｅが増幅利得制御部１１１に出力される。
そして、タイミング窓Ｙ回路１０９２４からは、比較回路１０９１８の比較結果にタイミング窓を掛けて、第２の同期検出信号ｙｐｕｌｓｅが増幅利得制御部１１１に出力される。
【０１２８】
検出窓回路１０９２１は、タイミング制御部１１０のピーク位置サーチ回路１１００１のピーク検出を行うための検出ウィンドウＤＷを生成し、信号Ｓ１０９Ｃとしてピーク位置サーチ回路１１００１に設定する。
本実施形態では、プリアンブル後半のＣ領域の前半で相互相関検出が行われる。
ピーク検出位置の理論値は、Ｃ領域先頭から４８サンプル目に設定されている。検出ウィンドウは後半Ｙ領域での自己相関結果があるしきい値を越えた時点を基準に設定する。
しきい値を使用するため、受信状況などにより、この基準の信頼度は高くない。
そこで、本実施形態においては、検出ウィンドウＤＷは、基準から所定のサンプル数の時点を中心に前後１０クロック程度の範囲で設定する。この範囲は可変とすることも可能である。
【０１２９】
ピーク位置サーチ回路１１００１は、この検出ウィンドウＤＷ内の相互相関結果である相互相関電力値ＣＣＰの最大値とその時の位置を求める。
前述したように、ピークサーチは、それまでの出力の最大値と今回の入力の大小比較により行う。
最大値が得られた検出ウィンドウＤＷ内のタイミングを記憶しておくことで、検出ウィンドウＤＷの最後でピーク位置が確定する。
相互相関のピークは、入力信号と期待値信号が時間軸上で一致した時に得られるので、これをもとにＦＦＴタイミングを生成すれば、最適な動作を行うことができる。
ピーク位置から最適なＦＦＴタイミングまでは３２サンプル（クロック）である。
【０１３０】
ただし、ここでは、検出ウィンドウＤＷの最後のところで検出ウィンドウＤＷ内でのピークがどこだったかを示す位置情報しか得られない。
そこで、位置／タイミング変換回路（ＰＴＴＣ）１１００２は、以下の手順で、ピーク位置サーチ回路１１００１により得られた位置情報を時間軸上のタイミングに変換し、変換データに基づいて１シンボルをカウントするタイミングカウンタ１１００３が最適なＦＦＴタイミング信号ＴＦＦＴを発生（出力）し得るデータを、タイミングカウンタ１１００３にプリセットする。
【０１３１】
位置／タイミング変換回路１１００２は、相互相関のピーク位置と最適なＦＦＴタイミングの関係はあらかじめわかっているので、検出ウィンドウＤＷの後方端（エッジ）とピーク位置の相対的な関係がわかれば、１シンボルカウンタの値を検出ウィンドウＤＷの後方エッジにおいて最適に、タイミングカウンタ１１００３をプリセットすることができる。
一度プリセットされたカウンタ１１００３は、循環的に１シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでＦＦＴタイミングＴＦＦＴを出し続ける。
【０１３２】
ここで、位置／タイミング変換回路１１００２がカウンタ１１００３にプリセットするデータについて、図２２（Ａ）〜（Ｄ）に関連付けて説明する。
【０１３３】
図２２（Ａ）〜（Ｄ）は、相互相関ピーク位置とカウンタへのロードデータとの関係を示す図である。
図２２（Ａ）に示すＤＷは検出ウィンドウ、図２２（Ｂ）〜（Ｄ）に示すＣＣＰは相互相関電力、ＣＣはタイミングカウンタのカウンタ値を示している。
図２２（Ａ）〜（Ｄ）の例は、検出ウィンドウＤＷのウィンドウ幅ＷＷが９サンプルに設定された場合である。
タイミングカウンタ１１００３はたとえば減算カウンタにより構成され、ロードされるデータ値ＤＴは、次式に基づいて設定される。
【０１３４】
【数４】
ＤＴ＝３２−（ＷＷ−α）                  …（４）
【０１３５】
図２２（Ｂ）の例は、検出ウィンドウの前方端から３サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で３２−（９−２）＝２５をカウンタ１１００３にロードする。
【０１３６】
図２２（Ｃ）の例は、検出ウィンドウの前方端から５サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で３２−（９−４）＝２７をカウンタ１１００３にロードする。
【０１３７】
図２２（Ｄ）の例は、検出ウィンドウの前方端から９サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で３２−（９−８）＝３１をカウンタ１１００３にロードする。
【０１３８】
なお、上記（４）式におけるαは、図２２（Ａ）の例では検出ウィンドウの前方端からピークが検出されるまでのサンプル数から１を減じた値に設定しているが、サンプル数をそのまま減じるようにすることも可能である。
【０１３９】
たとえば、検出ウィンドウＤＷの半値幅を１０サンプルとし、検出ウィンドウＤＷの前方端から７サンプル目にピークが検出されたとすると、ウィンドウの後方端で３２−（２０−７）＝１９をロードする。
ピークが１５サンプル目の場合は、３２−（２０−１５）＝２７をロードする。
このようにすることで、ピークの位置情報を実際のタイミング情報に変換することができる。
なお、検出ウィンドウ幅ＷＷは基準位置に対して前後対称に設定することも可能である。
【０１４０】
なお、相互相関値に下限を設け、相関値が下限値以下の場合には、ピーク検出とみなさないように構成することも可能である。
たとえば、０がずっと入力される場合、そのままだとピークがウィンドウ先頭または後端にあったことになってしまうことを防ぐことができる。このような場合はピーク未検出とする。
【０１４１】
また、カウンタをダウンカウンタで構成した場合、０までカウントダウンした後のロード値を変更することで、データシンボルの間に再同期用のリファレンスシンボルが挿入されたパケットに対しても、ＦＦＴタイミングの最適化が行える。
Ｗｉｒｅｌｅｓｓ１３９４システムの場合、プリアンブル後半のＣ領域は、図９に示すように、１６サンプルのガードインターバルＣ１６と６４サンプルのリファレンスデータＣ６４が連続２個繰り返す形式となっている。
そこで、ピーク検出補正後、カウンタが０に戻った後、６３をロードする。
一方、通常のデータシンボルの領域では、７１をロードする。
【０１４２】
また、データシンボル中のリファレンスシンボルへの対応として、リファレンスシンボル位置を計算し、Ｃ領域と同様に１シンボルカウンタの調整を行う。
また、リファレンスシンボルとの境界では、１シンボルカウンタへは８０をロードする。
【０１４３】
図２３（Ａ）〜（Ｄ）は、タイミングカウンタ（シンボルカウンタ）の動作タイミングを示す図である。
なお、図２３（Ｄ）はカウンタ値ＴＣＶを示しており、▲１▼、▲２▼で示すタイミングが検出ウィンドウＤＷの後方端でデータロードが行われるタイミングである。
【０１４４】
また、タイミング制御部１１０では、ピーク位置サーチ回路１１００１により相互相関電力ＣＣＰのピークタイミングを受けて、タイミングカウンタ１１００３では、ピークタイミングから一定時間後に第３の同期検出信号ｃｐｕｌｓｅが増幅利得制御部１１１に出力される。
【０１４５】
図２４（Ａ）〜（Ｇ）は、バースト検出部の自己相関処理から同期検出信号ｘｐｕｌｓｅおよびｙｐｕｌｓｅを出力するまでのタイミングチャートを示す図である。
図２４（Ａ）は入力信号Ｓ１０６（ｓｙ＿ｒｅ，ｓｙ＿ｉｍ）のプリアンブルおよびリファレンスの部分を示し、図２４（Ｂ）は遅延部１０８により信号Ｓ１０６を遅延した遅延信号Ｓ１０８を示し、図２４（Ｃ）は自己相関電力ＡＣＰを示し、図２４（Ｄ）はタイミング窓Ｘを示し、図２４（Ｅ）はタイミング窓Ｙを示し、図２４（Ｆ）は第１の同期検出信号ｘｐｕｌｓｅを示し、図２４（Ｇ）が第２の同期検出信号ｙｐｕｌｓｅを示している。
【０１４６】
Ｗｉｒｅｌｅｓｓ１３９４のプリアンブル信号は、図２４（Ａ）および（Ｂ）に示すように、１６クロック周期のＸ区間およびＹ区間がそれぞれ５周期あり、図２４（Ｃ）に示すように、各ＸおよびＹ区間にて自己相関電力ＡＣＰが上昇する。
したがって、図２４（Ａ），（Ｂ），（Ｄ）に示すように、前半のＸ区間にタイミング窓Ｘを掛け、図２４（Ａ），（Ｂ），（Ｅ）に示すように、後半のＹ区間にタイミング窓Ｙを掛けることで、図２４（Ｆ），（Ｇ）に示すように、各区間の到来を検出して第１の同期検出信号ｘｐｕｌｓｅおよび第２の同期検出信号ｙｐｕｌｓｅを出力できる。
【０１４７】
図２５（Ａ）〜（Ｇ）は、バースト検出部の相互相関処理から第３の同期検出信号ｃｐｕｌｓｅおよびＦＦＴタイミング信号ＴＦＦＴを出力するまでのタイミングチャートを示す図である。
図２５（Ａ）は入力信号Ｓ１０６（ｓｙ＿ｒｅ，ｓｙ＿ｉｍ）を示し、図２５（Ｂ）は自己相関電力ＡＣＰを示し、図２５（Ｃ）は相互相関電力ＣＣＰを示し、図２５（Ｄ）は検出ウィンドウＤＷを示し、図２５（Ｅ）はカウンタへのロードデータＤＴを示し、図２５（Ｆ）は第３の同期検出信号ｃｐｕｌｓｅを示し、図２５（Ｇ）がＦＦＴタイミング信号ＴＦＦＴを示している。
【０１４８】
本実施形態では、相互相関の係数テーブル１０９０３として、Ｃ６４区間の前３２クロック分のデータ値を用いるので、図２５（Ｃ）に示すように、Ｃ６４区間の３２クロック目に相互相関電力ＣＣＰが最大となる。
図２５（Ｄ）に示すように、相互相関電力ＣＣＰが最大となるタイミングの前後に検出ウィンドウＤＷを設定しておくことで、より正確なピーク検出ができる。そして、図２５（Ｅ）に示すように、検出ウィンドウＤＷの後方端のタイミングで位置／タイミング変換回路１１００２が、最適なＦＦＴタイミング信号ＴＦＦＴを発生（出力）し得るデータを、タイミングカウンタ１１００３にプリセットする。
また、検出したピークタイミングより３２クロック後に、図２５（Ｆ）および（Ｇ）に示すように、第３の同期検出信号ｃｐｕｌｓｅおよびＦＦＴタイミング信号ＴＦＦＴを出力する。
その後、図２５（Ｇ）に示すように、ＦＦＴタイミング信号ＴＦＦＴを６４クロック後に出力し、その後は７２クロック周期で繰り返し出力する。
【０１４９】
周波数誤差検出回路１０９２２では、自己相関出力信号の実部と虚部から位相差を求め、ここから次式（５）に示すように、誤差周波数Δｆを算出する。
【０１５０】
【数５】
Δｆ＝ｔａｎ-1（ａｃｉｍ／ａｃｒｅ）×（１／３２）×２０×１０6 （Ｈｚ）…（５）
【０１５１】
増幅利得制御部１１１は、受信信号処理部１０６からの自動利得制御増幅部１０１による利得制御後のディジタル受信信号Ｓ１０６、Ａ／Ｄコンバータ１０５による受信信号電力観測部１０２の受信信号ＲＳのピークレベルを示すディジタル電界強度信号ＲＳＳＩＤ、バースト検出部１０９からの同期タイミング窓信号としての第１および第２の同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ，ｙｐｕｌｓｅ）、並びにタイミング制御部１１０による第３の同期検出信号Ｓ１１０（ｃｐｕｌｓｅ）に基づいて、以下に詳述するように、同期バースト検出タイミングに合わせて、自動利得制御増幅部１０１の利得を制御するための制御利得電圧Ｖagc を変化させて利得制御を行って受信信号が最適な信号レベルとなるよう制御して、利得制御信号Ｖagc をＤ／Ａコンバータ１０４を介して自動利得制御増幅部１０１に出力する。
【０１５２】
以下、増幅利得制御部１１１の利得制御動作について、図２６、図２７、および図２８のフローチャートに関連付けて詳述する。
本実施形態では、受信信号のプリアンブル区間内で、高速かつ高性能なレベル補足を実現するため、３段階のレベル補足を行う。
【０１５３】
第１段階として、バースト検出開始時（ＳＴ１１）には、増幅利得制御部１１１より利得制御信号Ｖagc を最大値で出力し（ＳＴ１２）、自動利得制御増幅部１０１の利得を最大（第１の利得）に設定し（ＳＴ１３）、遅延部１０８とバースト検出部１０９の組み合わせによりバースト検出を行う。
このとき、Ａ／Ｄコンバータ１０３の出力信号は歪んでしまうが、データ信号では無いので受信信号品質の劣化は招かない。
また、プリアンブル信号が歪んでいても、バースト検出部１０９に自己相関回路１０９０１を用いていることから、検出率を低下させることなくバースト検出が可能である。
【０１５４】
このようにして、受信信号ＲＳの先頭のプリアンブル信号の到来を待つ（ＳＴ１４）。
これと並行して、受信信号電力観測部１０２にて受信信号電力を観測し、受信信号電力信号である電界強度信号ＲＳＳＩをＡ／Ｄコンバータ１０５を介してディジタル信号ＲＳＳＩＤとして入力する（ＳＴ１５）。
ここでは、前述したように、急激な信号変化に対応するため、平均値ではなく尖頭値（ピーク値）を検波する。なお、バースト検出開始時にリセット信号を与え、尖頭値検波回路をリセットし、それ以降の最大尖頭値を観測する。
【０１５５】
第２段階として、バースト検出時（ＳＴ１６）には、バースト検出部１０９による第１の同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ）を受けて（ＳＴ１７）、ディジタル電界強度信号ＲＳＳＩＤのレベルに基づいて利得を計算し（ＳＴ１８）、利得制御信号Ｖagc を計算値ＣＶ１に設定し（ＳＴ１９）、Ｄ／Ａコンバータ１０４を介して自動利得制御増幅部１０１の利得を計算値ＣＶ１（第２の利得）に設定する（ＳＴ２０）。
【０１５６】
このときの制御利得ＣＧ１は、次式に基づいて計算される。
【０１５７】
【数６】
ＣＧ１〔ｄＢ〕＝ＶＲＳＳＩ〔ｄＢｖ〕−Ｖref1〔ｄＢｖ〕  …（６）
【０１５８】
ここでＶＲＳＳＩは受信信号電力観測部１０２で観測された受信信号電力値を、Ｖref1はＡ／Ｄコンバータ１０３を歪ませない適切な値である第１の基準信号電力値をそれぞれ示している。
【０１５９】
ただし、このときに自動利得制御増幅部１０１の利得は、受信信号電力の尖頭値の算出過程にアナログ信号処理を含んでおり、若干のバラツキが含まれており、荒い利得制御となる。
このため、この利得でＡ／Ｄコンバータ１０３を無歪みで通した後に、増幅利得制御部１１１にて受信信号のディジタル値を積分して正確な信号電力を測定しておく（ＳＴ２１）。
【０１６０】
第３段階として、第２段階にてある程度時間が経過した後、バースト検出部１０９による第２の同期検出信号Ｓ１０９Ｗ（ｙｐｕｌｓｅ）を受けて（ＳＴ２２）、Ａ／Ｄコンバータ１０３を無歪みで通した受信信号Ｓ１０６のディジタル積分値に基づいて利得を計算し（ＳＴ２３）、利得制御信号Ｖagc を計算値ＣＶ２に設定し（ＳＴ２４）、Ｄ／Ａコンバータ１０４を介して自動利得制御増幅部１０１の利得を計算値ＣＶ２（第３の利得）に設定し、最適化する（ＳＴ２５）。
【０１６１】
このときの制御利得ＣＧ２は、次式に基づいて計算される。
【０１６２】
【数７】
ＣＧ２〔ｄＢ〕＝ＶＩ〔ｄＢｖ〕−Ｖref2〔ｄＢｖ〕  …（７）
【０１６３】
ここでＶＩは増幅利得制御部１１１にて積分したＡ／Ｄコンバータ１０３を通過後の受信信号電力値を、Ｖref2は第２の基準信号電力値で、利得制御後の受信信号電力の最適値をそれぞれ示している。
【０１６４】
こうして、最適化された利得値はその後データ信号が終了し、次のバースト検出開始まで固定する（ＳＴ２６）。
【０１６５】
そして、タイミング制御部１１０による第３の同期検出信号Ｓ１１０（ｃｐｕｌｓｅ）が入力されると、上記ステップＳＴ１１の処理に移行する。
なお、バースト検出を開始することになるため、受信信号電力観測部１０２にリセット信号を与え、ピーク検出回路１０２１をリセットし、それ以降の最大ピーク値を観測する。
【０１６６】
以上により、最適な利得値への高速かつ正確なレベル補足が実現できる。
【０１６７】
図２９は、図６の増幅利得制御部１１１の具体的な構成例を示す回路図である。
【０１６８】
増幅利得制御部１１１は、図２９に示すように、初期利得テーブル１１１０１、ＲＳＳＩ調整テーブル１１１０２、乗算器１１１０３，１１１０４、加算器１１１０５〜１１１０８、遅延量が４８クロック分の遅延部１１１０９、遅延器１１１１０、対数変換部１１１１１、ステートマシン回路１１１１２、利得選択回路１１１１３、および制御利得調整テーブル１１１１４を有している。
【０１６９】
この増幅利得制御部１１１は、同期検出のタイミングパルス、すなわちトリガ信号ｒｘｗｎｄｗ、バースト検出部１０９による第１の同期検出信号ｘｐｕｌｓｅおよび第２の同期検出信号ｙｐｕｌｓｅ、並びにタイミング制御部１１０による第３の同期検出信号ｃｐｕｌｓｅに基づくステートマシン構成をとっており、各ステート０〜３において異なる自動利得制御増幅部１０１のゲインａｇｃが出力されるように制御している。
【０１７０】
図３０（Ａ）〜（Ｈ）は、図６の増幅利得制御部の動作を説明するためのタイミングチャートを示す図である。
図３０（Ａ）は入力信号Ｓ１０６（ｓｙ＿ｒｅ，ｓｙ＿ｉｍ）を示し、図３０（Ｂ）はトリガ信号ｒｘｗｎｄｗを示し、図３０（Ｃ）は第１の同期検出信号ｘｐｕｌｓｅを示し、図３０（Ｄ）は第２の同期検出信号ｙｐｕｌｓｅを示し、図３０（Ｅ）は第３の同期検出信号ｃｐｕｌｓｅを示し、図３０（Ｆ）はステートを示し、図３０（Ｇ）は利得制御信号Ｖagc を示し、図３０（Ｈ）は自動利得制御増幅部１０１から出力される受信信号ＲＸを示している。
【０１７１】
以下、図２９の増幅利得制御部における各ステートにおける動作を図３０（Ａ）〜（Ｈ）に関連付けて説明する。
【０１７２】
ステート０（初期モード、rxwndw待ち受けモード）
フラグ信号StationID に基づき初期利得テーブル１１１０１から適切な利得を選択する。本実施形態では、最大利得となるように初期利得テーブル１１１０１が設定されている。
そして、図３０（Ｂ），（Ｆ），（Ｇ）に示すように、トリガ信号ｒｘｗｎｄｗの立ち上がりタイミングでこれを利得選択回路１１１１３を通し、制御利得調整テーブル１１１１４から利得制御信号Ｖagc として出力し、ステート１に移行する。
【０１７３】
ステート１（ｘｐｕｌｓｅ待ち受けモード）
図３０（Ｆ），（Ｇ）に示すように、利得制御信号Ｖagc として、初期利得テーブル１１１０１で定まる初期利得（最大利得）を出力する。
Ａ／Ｄコンバータ１０５を介して電界強度信号ＲＳＳＩを受けて受信信号電力に基づくＲＳＳＩ利得gain＿rssiを加算器１１１０８において式（８）のように算出する。そして、図３０（Ｃ），（Ｆ），（Ｇ）に示すように、第１の同期検出信号ｘｐｕｌｓｅの入力タイミングで、利得選択回路１１１１３の選択利得を初期利得から加算器１１１０８によるＲＳＳＩ利得gain＿rssi に切り替えて、制御利得調整テーブル１１１１４から利得制御信号Ｖagc として出力し、ステート２に移行する。
【０１７４】
【数８】
gain＿rssi = rssiref - rssi + ４０          …（８）
【０１７５】
ここで、rssiref はＲＳＳＩ基準値でビット幅を８ビットにする関係上あらかじめ４０減算した値としており、ゲイン計算時に４０を加算して補正している。
【０１７６】
ステート２（ｙｐｕｌｓｅ待ち受けモード）
図３０（Ｆ），（Ｇ）に示すように、利得制御信号Ｖagc として、ＲＳＳＩ利得gain＿rssiを出力する。
乗算器１１１０３で入力信号ｓｙ＿ｒｅを二乗し、乗算器１１１０４で入力信号ｓｙ＿ｉｍを二乗し、これらを加算器１１１０５で加算することにより入力受信信号の振幅を求め、さらに、加算器１１１０６、遅延部１１１０９、および遅延器１１１１０を通してディジタル積分値を求め、対数変換部１１１１１において受信信号レベルａｄｓｓｉを式（９）のように算出する。
【０１７７】
【数９】
ａｄｓｓｉ＝４×１０ｌｏｇ（ｒｅ2 ＋ｉｍ2 ）  …（９）
【０１７８】
そして、受信信号レベルａｄｓｓｉと利得制御後の受信信号電力の最適値adssiref、および今選択しているＲＳＳＩ利得gain＿rssiを用いて、ａｄｓｓｉ利得gain＿rssiを式（１０）のように算出する。そして、図３０（Ｄ），（Ｆ），（Ｇ）に示すように、第２の同期検出信号ｙｐｕｌｓｅの入力タイミングで、利得選択回路１１１１３の選択利得をＲＳＳＩ利得gain＿rssiから加算器１１１０７によるａｄｓｓｉ利得gain＿rssiに切り替えて、制御利得調整テーブル１１１１４から利得制御電圧信号Ｖagc として出力し、ステート３に移行する。
【０１７９】
【数１０】
gain ＿adssi = adssiref - adssi + gain ＿rssi        …（１０）
【０１８０】
ステート３（ｃｐｕｌｓｅ待ち受けモード）
図３０（Ｆ），（Ｇ）に示すように、利得制御信号Ｖagc として、ａｄｓｓｉ利得gain＿rssiを出力する。
そして、図３０（Ｅ），（Ｆ）に示すように、第３の同期検出信号ｃｐｕｌｓｅの入力タイミングでステート０に移行する。
ただし，利得制御電圧信号Ｖagc は、ａｄｓｓｉ利得gain＿rssiを保持する。
【０１８１】
次に、図６の構成による動作を説明する。
【０１８２】
まず、バースト検出を開始するに際して、増幅利得制御部１１１よりトリガ信号rxwndwをトリガとして利得制御信号Ｖagc が最大値に設定されて出力される。
この利得制御信号Ｖagc は、Ｄ／Ａコンバータ１０４でアナログ信号に変換されて自動利得制御増幅部１０１に供給される。
自動利得制御増幅部１０１では、アナログ信号である利得制御信号Ｖagc を受けて、利得が最大の第１の利得に設定される。
この状態において、受信信号ＲＳの入力待ち状態となる。
【０１８３】
このような状態において、まず、受信信号ＲＳの先頭のプリアンブル信号が自動利得制御増幅部１０１に入力される。
自動利得制御増幅部１０１では、受信信号ＲＳのプリアンブル信号の前半の略Ｘ区間が最大利得をもって増幅され、信号ＲＸとしてＡ／Ｄコンバータ１０３に出力される。
これと並行して、受信信号ＲＳのプリアンブル信号が受信信号電力観測部１０２に入力される。受信信号電力観測部１０２において、受信信号ＲＳの電力が観測されてピーク電圧が測定され、入力される受信信号レベルに応じた値をとる電圧信号である電界強度信号ＲＳＳＩに変換されてＡ／Ｄコンバータ１０５に出力される。
この受信信号電力信号である電界強度信号ＲＳＳＩは、Ａ／Ｄコンバータ１０５を介してディジタル信号ＲＳＳＩＤとして増幅利得制御部１１１に入力される。
【０１８４】
Ａ／Ｄコンバータ１０３では、受信信号ＲＳのプリアンブル信号部分がアナログ信号からディジタル信号に変換され信号ＲＸＤとして受信信号処理部１０６に供給される。
このとき、Ａ／Ｄコンバータ１０３の出力信号は歪んでしまうが、データ信号では無いので受信信号品質の劣化は招かない。
【０１８５】
受信信号処理部１０６においては、入力したディジタル受信信号ＲＸＤがベースバンド信号ｂｂ＿ｒｅ（実部）およびｂｂ＿ｉｍ（虚部）に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、このときはバースト検出部１０９による誤差検出周波数Δｆが供給されていないことから、周波数オフセットの補正は行われず、信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）が生成され、ＯＦＤＭ復調部１０７、遅延部１０８、およびバースト検出部１０９に出力される。
【０１８６】
遅延部１０８では、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍが、バースト検出のためにバースト周期分遅延されて、信号Ｓ１０８としてバースト検出部１０９に出力される。
バースト検出部１０９では、受信信号処理部１０６による信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）と遅延部１０８による遅延信号Ｓ１０８との自己相関および相互相関がとられる。
そして、自己相関結果に基づいて、通信システムの定めた周期のバースト信号の検出が行われ、まず、プリアンブル信号の前半Ｘ区間を検出したことを示す第１の同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ）が生成されて、増幅利得制御部１１１に出力される。
なお、プリアンブル信号が歪んでいても、バースト検出部１０９に自己相関回路を用いていることから、検出率を低下させることなくバースト検出が可能である。
【０１８７】
また、バースト検出部１０９では、自己相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数が算出され誤差検出周波数Δｆが生成されて、受信信号処理部１０６に出力される。
【０１８８】
増幅利得制御部１１１では、バースト検出部１０９によるバースト同期検出信号Ｓ１０９Ｗ（ｘｐｕｌｓｅ）を受けて、ディジタル電界強度信号ＲＳＳＩＤのレベルに基づいて利得が計算されて、利得制御信号Ｖagc が計算値ＣＶ１に設定される。
この利得制御信号Ｖagc は、Ｄ／Ａコンバータ１０４でアナログ信号に変換されて自動利得制御増幅部１０１に供給される。
自動利得制御増幅部１０１では、アナログ信号である利得制御信号Ｖagc を受けて、利得が計算値の第２の利得に設定される。
ただし、このときに自動利得制御増幅部１０１の利得は、受信信号電力の尖頭値の算出過程にアナログ信号処理を含んでおり、若干のバラツキが含まれており、荒い利得制御となっている。
【０１８９】
自動利得制御増幅部１０１では、受信信号ＲＳのプリアンブル信号の残りのＸ区間および後半のＹ区間が受信信号レベルに応じた第２の利得をもって増幅され、信号ＲＸとしてＡ／Ｄコンバータ１０３に出力される。
Ａ／Ｄコンバータ１０３では、受信信号ＲＳのプリアンブル信号部分がアナログ信号からディジタル信号に変換され信号ＲＸＤとして受信信号処理部１０６に供給される。
このとき、Ａ／Ｄコンバータ１０３の入力信号はＡ／Ｄコンバータ１０３を歪ませない適切な値に基づいた利得で増幅されていることから、Ａ／Ｄコンバータ１０３の出力信号には歪みが発生しない。
【０１９０】
受信信号処理部１０６においては、入力したディジタル受信信号ＲＸＤがベースバンド信号ｂｂ＿ｒｅ（実部）およびｂｂ＿ｉｍ（虚部）に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、受信信号処理部１０６では、バースト検出部１０９による誤差検出周波数Δｆに基づいて周波数オフセットの補正が行われて、信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）が生成され、ＯＦＤＭ復調部１０７、遅延部１０８、およびバースト検出部１０９に出力される。
【０１９１】
遅延部１０８では、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍが、バースト検出のためにバースト周期分遅延されて、信号Ｓ１０８としてバースト検出部１０９に出力される。
バースト検出部１０９では、受信信号処理部１０６による信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）と遅延部１０８による遅延信号Ｓ１０８との自己相関および相互相関がとられる。
そして、自己相関結果に基づいて、通信システムの定めた周期のバースト信号の検出が行われ、プリアンブル信号の後半Ｙ区間を検出したことを示す同期検出信号Ｓ１０９Ｗ（ｙｐｕｌｓｅ）が生成されて、増幅利得制御部１１１に出力される。
【０１９２】
また、バースト検出部１０９では、自己相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数が算出され誤差検出周波数Δｆが生成されて、受信信号処理部１０６に出力される。
【０１９３】
増幅利得制御部１１１においては、受信信号電力に基づく利得でＡ／Ｄコンバータ１０３を無歪みで通した信号Ｓ１０６を受けて、受信信号のディジタル値が積分されて正確な信号電力が測定される。
また、増幅利得制御部１１１では、バースト検出部１０９による第２の同期検出信号Ｓ１０９Ｗ（ｙｐｕｌｓｅ）を受けて、Ａ／Ｄコンバータ１０３を無歪みで通した受信信号Ｓ１０６のディジタル積分値に基づいて利得が計算されて、利得制御信号Ｖagc が計算値ＣＶ２に設定される。
【０１９４】
この利得制御信号Ｖagc は、Ｄ／Ａコンバータ１０４でアナログ信号に変換されて自動利得制御増幅部１０１に供給される。
自動利得制御増幅部１０１では、アナログ信号である利得制御信号Ｖagc を受けて、利得が最適な計算値の第３の利得に設定される。
【０１９５】
自動利得制御増幅部１０１では、受信信号ＲＳのプリアンブル信号の残りのＹ区間およびＣ１６以降のリファレンスＣ６４やデータが受信信号レベルに応じた第３の利得をもって増幅され、信号ＲＸとしてＡ／Ｄコンバータ１０３に出力される。
Ａ／Ｄコンバータ１０３では、受信信号ＲＳのリファレンスＣ６４やデータ部分がアナログ信号からディジタル信号に変換され信号ＲＸＤとして受信信号処理部１０６に供給される。
このとき、Ａ／Ｄコンバータ１０３の入力信号はＡ／Ｄコンバータ１０３を歪ませない最適な値に基づいた利得で増幅されていることから、Ａ／Ｄコンバータ１０３の出力信号には歪みが発生しない。
【０１９６】
受信信号処理部１０６においては、入力したディジタル受信信号ＲＸＤがベースバンド信号ｂｂ＿ｒｅ（実部）およびｂｂ＿ｉｍ（虚部）に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、バースト検出部１０９による誤差検出周波数Δｆに基づいて周波数オフセットの補正が行われて、信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）が生成され、ＯＦＤＭ復調部１０７、遅延部１０８、およびバースト検出部１０９に出力される。
【０１９７】
遅延部１０８では、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍが、バースト検出のためにバースト周期分遅延されて、信号Ｓ１０８としてバースト検出部１０９に出力される。
バースト検出部１０９では、受信信号処理部１０６による信号Ｓ１０６（ｓｙ＿ｒｅおよびｓｙ＿ｉｍ）と遅延部１０８による遅延信号Ｓ１０８との自己相関がとられ、またプリアンブル後半のＣ領域の前半で相互相関がとられる。
また、バースト検出部１０９においては、自己相関結果に基づいて検出窓回路１０９２１によりタイミング制御部１１０のピーク位置サーチ回路１１００１のピーク検出を行うための検出ウィンドウＤＷが生成され、タイミング制御部１１０のピーク位置サーチ回路１１００１に設定される。
そして、相互相関結果である相互相関電力がタイミング制御部１１０に供給される。
【０１９８】
ピーク位置サーチ回路１１００１では、この検出ウィンドウＤＷ内の相互相関結果である相互相関電力値ＣＣＰの最大値とその時の位置が求められる。
ただし、ここでは、検出ウィンドウＤＷの最後のところで検出ウィンドウＤＷ内でのピークがどこだったかを示す位置情報しか得られない。
次いで、位置／タイミング変換回路１１００２において、ピーク位置サーチ回路１１００１により得られた位置情報が時間軸上のタイミングに変換され、変換データに基づいて１シンボルをカウントするタイミングカウンタ１１００３が最適なＦＦＴタイミング信号ＴＦＦＴを発生（出力）し得るデータが、タイミングカウンタ１１００３にプリセットされる。
一度プリセットされたカウンタ１１００３は、循環的に１シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでＦＦＴタイミング信号ＴＦＦＴを出し続ける。
そして、ピークタイミングから所定時間後に第３の同期検出信号Ｓ１１０（ｃｐｕｌｓｅ）が増幅利得制御部１１１に出力され、プリセットデータがダウンカウントされた時点でＦＦＴタイミング信号ＴＦＦＴがＯＦＤＭ復調部１０７に出力される。
【０１９９】
第３の同期検出信号Ｓ１１０（ｃｐｕｌｓｅ）を受けた増幅利得制御部１１１では、初期モード、すなわちトリガ信号ｒｘｗｎｄｗの待ち受けモードに戻る。
以降、最適化された利得値はその後データ信号が終了し、次のバースト検出開始まで固定される。
【０２００】
ＯＦＤＭ復調部１０７では、受信信号処理部１０６の出力信号Ｓ１０６、すなわち信号ｓｙ＿ｒｅおよびｓｙ＿ｉｍがタイミング制御部１１０により供給されるＦＦＴタイミング信号ＴＦＦＴに同期して高速離散フーリエ変換されＯＦＤＭ信号が復調される。
【０２０１】
以上説明したように、バースト検出部１０９および増幅利得制御部１１１により受信信号（パケット）の先頭に付加されている同期用のトレーニング信号（バースト信号）を用いてＡＧＣ制御と周波数オフセット補正を行い、引き続いて相互相関検出用の検出ウィンドウ期間を設けて、タイミング制御部１１０で検出ウィンドウＤＷ内で相互相関のピーク検出を行い、ウィンドウの最後部（後方端）においてＯＦＤＭシンボル区間をカウントするカウンタ１１００３にピーク位置に対応したデータをロードするので、伝送路の状況によらずに、最適なＦＦＴタイミングを設定することが可能となる。
【０２０２】
また、検出用のウィンドウ幅を状況に応じて可変とすることができ、これにより受信状況に応じてその幅を設定することができ、効率良く伝送路に応じた最適なＦＦＴタイミングを設定することが可能となる。
【０２０３】
また、相互相関値に下限を設け、相関値が下限値以下の場合には、ピーク検出とみなさないように構成することにより、たとえば、０がずっと入力される場合、そのままだとピークがウィンドウ先頭または後端にあったことになってしまうことを防ぐことができる。
【０２０４】
また、カウンタをダウンカウンタで構成し、０までカウントダウンした後のロード値を変更することにより、データシンボルの間に再同期用のリファレンスシンボルが挿入されたパケットに対しても、簡単にＦＦＴタイミングの最適化が行える。
【０２０５】
また、バースト検出開始を示すトリガ信号を受けると、最大値をもって増幅するように利得制御信号を自動利得制御増幅部１０１に出力し、バースト検出部１０９により第１のバースト同期検出信号を受けると、受信信号電力観測部１０２で検出された受信信号電力値に基づいて第２の利得を計算し、当該第２の利得をもって増幅するように利得制御信号を自動利得制御増幅部１０１に出力し、第２の利得で増幅されたディジタル受信信号を受けて積分し受信信号電力値を求め、バースト検出部１０９により第２のバースト同期検出信号を受けると、求めた受信信号電力値に基づいて第３の利得を計算し、当該第３の利得をもって増幅するように利得制御信号を自動利得制御増幅部１０１に出力する増幅利得制御部１１１を設けたので、以下の効果を得ることできる。
【０２０６】
高速かつ正確なレベル補足を行うことが可能となる。その結果、無線ＬＡＮ等のバースト同期型通信システムにおいて、高性能な受信品質を実現できる利点がある。
【０２０７】
また、プリアンブル信号が２段階に分けてバースト検出できる場合には、最初のバースト検出時に荒い利得制御を、次のバースト検出時に精密な利得制御を行うことで、最初のバースト検出のタイミングが誤った場合のリカバリーを行うことができる。
また、ディジタル積分される信号のパターンを特定でき、より正確なレベル補足ができる。
また、最初のバースト検出が誤りであった場合でも、２回目のバースト検出ができるか否かで判別ができ、誤ったタイミングでのレベル補足を回避できる。
【０２０８】
なお、１回目のバースト検出の後、一定時間たっても２回目のバースト検出がなされなかった場合には、レベル補足をリセットして、レベル補足の第１段階に戻るようにすることで、次に来るバースト信号をより高確率で検出可能とすることができる。
【０２０９】
また、同期転送モードをサポートしていて、データ信号中に一定期間ごとにリファレンス信号を挿入してある場合には、リファレンス信号ごとにレベル補足の微調整を行うことで、マルチパス環境下でのレベル補足をより正確に実現することができる利点がある。
【０２１０】
次に、図６に示した受信装置のバースト検出部およびタイミング制御部に設けられたフレーム同期機能を説明する。
【０２１１】
具体的には、フレーム同期用のデータ（既知）と入力データの相互相関を計算し、検出ウィンドウ内でかつ検出しきい値を超えたものにつきピーク検出を行い、同期が確立した後は、受信側（端末装置２または移動局側）の基準クロックで数えたフレーム周期に基づいて検出ウィンドウを設定し、追従性と安定度の高いバースト同期システムを構成することにより、受信信号の復調タイミングのさらなる適正化を実現している。
【０２１２】
図１９に示したタイミング制御部１１０のフレーム同期回路１１００４、フレーム同期システムの基本原理の具体的な構成および機能について順を追って説明する。
フレーム同期回路１１００４は、図３に示したフレーム同期部３１１に相当する。
【０２１３】
このような動作条件を備えたフレーム同期システムを実現するには、
Ａ）送信側（基地局３側）のフレーム周期を受信側（端末装置２または移動局側）で忠実に再現する、
Ｂ）かつ、基地局のフレーム周期の変化に対する追従性を高くする
ということが必要である。
【０２１４】
Ａ）の条件を満たすには、フレーム同期タイミングのずれを多くのフレームにわたって平均化することが必要である。
実際に各フレームで検出できるずれは、１クロック単位であるが、これを多数集めて平均化すると少数点以下の精度で送信側（基地局３側）の周期を再現できる。
しかし、このままだと、Ｂ）の条件、すなわち基地局３側のフレーム周期が変化した場合に追従することができない。これは平均化回路に大きなずれ量が入力しても、平均結果にすぐに反映されないからである。
そこで、しきい値を超える相関値が得られた場合、そのピークタイミングを使ってフレームカウンタ自体を直接補正する。
１フレーム当たりのフレーム周期の変化量が検出ウィンドウ幅の半分以下であれば、相関検出できている限り追従することが可能である。
【０２１５】
図３１は、図１９のフレーム同期回路の構成例を示すブロック図である。
このフレーム同期回路１１００４は、図３１に示すように、ピーク検出回路２０１、同期判定回路２０２、フレーム周期カウンタ２０３、平均化回路２０４、および補正値セット回路としての加算器２０５を有している。
【０２１６】
ピーク検出回路２０１は、バースト検出部１０９Ａの相互相関用絶対値計算回路１０９１６により形成された相互相関電力ＣＣＰを入力し、フレーム周期カウンタ２０３により設定される期待タイミングを中心として設定した検出ウィンドウＤＴＷ内で、かつ検出しきい値ｔｈ＿ｃｃを超えたものにつきピーク検出を行い、期待タイミングとピーク検出位置とのずれを信号Ｓ２０１として平均化回路２０４に出力する。
また、ピーク検出回路２０１は、検出ウィンドウＤＴＷ内でピーク検出を行った場合に、そのピーク値が検出しきい値ｔｈ＿ｃｃを超えていない場合（小さい場合）には相関は未検出と判定してずれ量を示す信号Ｓ２０１を平均化回路２０４に出力しない。
また、ピーク検出回路２０１は、最初にフレーム同期を引き込む場合には、検出ウィンドウを常に開けた状態で相関ピーク検出を行い、最初に検出しきい値ｔｈ＿ｃｃを超えた時点を同期検出とみなして制御を開始する。
【０２１７】
同期判定回路２０２は、ピーク検出回路２０１の出力信号Ｓ２０１ａを受けて同期検出が行われたか否かを判定し、同期検出が行われた場合に、ピーク検出回路２０１の出力信号Ｓ２０１ａによりフレーム周期カウンタ２０３の、たとえば同期検出の期待タイミングのカウント値（たとえば０）としてセットさせる。
【０２１８】
フレーム周期カウンタ２０３は、自局の基準クロックによってフレーム周期をカウントするカウンタで、セットされるカウント値を動作周期とし、この動作周期に基づいて、ピーク検出回路２０１に指示する検出ウィンドウＤＴＷの窓タイミングを生成する。
なお、同期が確立した後、受信側（端末装置２側）の基準クロックで数えたフレーム周期に基づいて検出ウィンドウが設定される。
また、フレーム周期カウンタ２０３は、加算器２０５の出力により補正値が信号Ｓ２０５としてロードされてカウント値が補正される。
そして、フレーム周期カウンタ２０３は、補正されたカウント値に基づく期待タイミングでＦＦＴタイミング信号ＴＦＦＴの出力タイミングを微調整するように信号Ｓ２０３をタイミングカウンタ１１００３Ａに出力する。
【０２１９】
平均化回路２０４は、ピーク検出回路２０１により信号Ｓ２０１として入力されたフレーム同期のピーク検出結果とフレーム周期カウンタ２０３による同期検出の期待タイミングのずれを平均化し、その結果を補正値Ｓ２０４として加算器２０５に出力する。
平均化回路２０４は、積分回路を含み、出力のうちある範囲の上位ビット（整数部）を第１の補正値ＡＤＪ１として、この上位ビットを差し引いた下位ビット（小数部）部分は符号を含めて積算回路によって毎フレームごとに積算し、そのキャリィ周期に対応して第１の補正値ＡＤＪ１に対してさらに第２の補正値ＡＤＪ２、たとえば±１の補正を加え、補正値Ｓ２０４として加算器２０５に出力する。
【０２２０】
図３２は、図３１の平均化回路２０４の構成例を示す回路図である。
この平均化回路２０４は、図３２に示すように、遅延部２０４１，２０４２、加算器２０４３，２０４４，２０４５、増幅器２０４６，２０４７、絶対値計算回路２０４８、セレクタ２０４９，２０５０、および数値制御発振器（ＮＣＯ）２０５１を有している。
そして、遅延部２０４１，２０４２、加算器２０４３，２０４４、および増幅器２０４６，２０４７により積分回路が構成されている。
【０２２１】
図３２の平均化回路２０４は、ずれの値を符号付８ビット、平均化回路２０４の出力を符号付１７ビットとした場合である。
積分回路の直接および積分のゲイン設定にもよるが、上位７ビットを「整数」部分とみなすと、最大９ビットシフトになるので５００回程度の平均に相当する。
そして、下位ビットの部分を数値制御発振器（ＮＣＯ）２０５１に入力することで、少数点以下のずれを足し合わせて、１クロック相当分になったところで、前述の整数部分とを加算器２０４５で合わせて補正データＳ２０４とする。
【０２２２】
この構成により、上記の例では送信側（基地局３）と受信側（端末装置２または移動局）の基準クロック誤差を約１０００分の１クロックの精度で補正できる。
これは数百フレーム連続でフレーム同期の相関検出ができない伝送状況が続いてもフレーム同期は保ったままであることを意味する。伝送状況が回復後、直ちに送受信動作に移ることができる。
【０２２３】
図３３は、図３２の数値制御発振器（ＮＣＯ）の構成例を示す回路図である。
この数値制御発振器２０５１は、図３３に示すように、加算器２０５１１、フリップフロップ（ＦＦ）２０５１２，２０５１３、オーバーフロー検出回路２０５１４を有している。
すなわち、数値制御発振器２０５１は、入力ビット幅と同じビット幅の積分回路で構成されている。
【０２２４】
図３４（Ａ），（Ｂ）は、下位ビットの積算の様子を示す図である。
図３４（Ａ）は入力ｎｃｏｉｎが０より大きい場合、図３４（Ｂ）は入力ｎｃｏｉｎが０より小さい場合をそれぞれ示している。
符号を付けて１１ビットの入力ｎｃｏｉｎが０より大きい場合、入力ｎｃｏｉｎは「０１０（１６進数）」、「１００（１６進数）」の場合であり、入力ｎｃｏｉｎが０より小さい場合、入力ｎｃｏｉｎは「１０１（１６進数）」、「０１１（１６進数）」の場合である。
そして、オーバーフロー、ゼロクロス時にキャリィを第２の補正値ＡＤＪ２（±１）として出力する。
【０２２５】
図３５は、図３３の数値制御発振器のオーバーフロー検出の状態を示す図である。
図３５に示すように、ディフォルトの場合、第２の補正値ＡＤＪ２は０である。
【０２２６】
「０１０」の場合、入力ｎｃｏｉｎ〔１０〕が０、フリップフロップ２０５１２の出力ｎｃｏ〔１０〕が１、フリップフロップ２０５１３の出力ｏｖｆが０である。この場合のｎｃｏステータスは、ｎｃｏｉｎ＞０、かつ、ｎｃｏオーバーフローであり、第２の補正値ＡＤＪ２は＋１となる。
【０２２７】
「０１１」の場合、入力ｎｃｏｉｎ〔１０〕が１、フリップフロップ２０５１２の出力ｎｃｏ〔１０〕が１、フリップフロップ２０５１３の出力ｏｖｆが０である。この場合のｎｃｏステータスは、ｎｃｏｉｎ＜０、かつ、ｎｃｏゼロクロスであり、第２の補正値ＡＤＪ２は−１となる。
【０２２８】
「１００」の場合、入力ｎｃｏｉｎ〔１０〕が０、フリップフロップ２０５１２の出力ｎｃｏ〔１０〕が０、フリップフロップ２０５１３の出力ｏｖｆが１である。この場合のｎｃｏステータスは、ｎｃｏｉｎ＞０、かつ、ｎｃｏゼロクロスであり、第２の補正値ＡＤＪ２は＋１となる。
【０２２９】
「１０１」の場合、入力ｎｃｏｉｎ〔１０〕が１、フリップフロップ２０５１２の出力ｎｃｏ〔１０〕が０、フリップフロップ２０５１３の出力ｏｖｆが１である。この場合のｎｃｏステータスは、ｎｃｏｉｎ＜０、かつ、ｎｃｏアンダーフローであり、第２の補正値ＡＤＪ２は−１となる。
【０２３０】
加算器２０５は、平均化回路２０４による補正値を基準の周期に加算し、フレーム周期の補正値としてフレーム周期カウンタ２０３のカウント値としてセットする。
【０２３１】
次に、図３１のフレーム同期回路１１００４の動作を、図３６（Ａ）〜（Ｄ）、図３７（Ａ）〜（Ｄ）、および図３８（Ａ）〜（Ｄ）に関連付けて説明する。
【０２３２】
図３６（Ａ）〜（Ｄ）、図３７（Ａ）〜（Ｄ）は、フレーム同期の動作タイミング例を示すタイミングチャートである。
なお、図３６（Ａ）は検出ウィンドウＤＴＷ、図３６（Ｂ）は相互相関電力ＣＣＰ、図３６（Ｃ）はずれを示す信号Ｓ２０１、図３６（Ｄ）はフレーム周期カウンタ２０３のカウント値ＣＮＴをそれぞれ示している。
同様に、図３７（Ａ）は検出ウィンドウＤＴＷ、図３７（Ｂ）は相互相関電力ＣＣＰ、図３７（Ｃ）はずれを示す信号Ｓ２０１、図３７（Ｄ）はフレーム周期カウンタ２０３のカウント値ＣＮＴをそれぞれ示している。
【０２３３】
また、図３８（Ａ）〜（Ｄ）は、本第２の実施形態に係るフレーム同期の初期引き込み時の動作タイミング例を示すタイミングチャートである。
図３８（Ａ）は検出ウィンドウＤＴＷ、図３８（Ｂ）は相互相関電力ＣＣＰ、図３８（Ｃ）は連続同期数ＣＳＷ、図３８（Ｄ）は同期フラグＦＬＧをそれぞれ示している。
【０２３４】
まず、図３６（Ａ）〜（Ｄ）に関連付けてフレーム同期の動作について説明する。
【０２３５】
この場合、検出ウィンドウＤＴＷは、図３６（Ａ），（Ｄ）に示すように、カウンタ値１００を中心に幅７クロックで設定されている。
この例では、実際の相互相関電力（相関値）ＣＣＰのピークは、ピーク検出回路２０１で、図３６（Ｂ），（Ｄ）に示すように、カウンタ値１００ではなく２クロックずれた９８で得られている。
これは基地局３の基準クロックでカウントしたフレーム周期の方が端末装置２側の基準クロックでカウントしたフレーム周期より長いことを意味する。すなわち、端末装置２側の基準クロックの発振周波数が高い。
このような場合には、フレームカウンタの値を＋２してやれば、次回のフレームでは理想的には相関ピークは同じ位置９８で得られる。
このずれ量＋２は、信号Ｓ２０１として平均化回路２０４に入力されており、受信フレーム数の増加につれて補正値出力は０から＋２に近づいていく。
これにより、相関値のピーク検出は期待タイミングのカウンタ値１００で得られるようになる。
【０２３６】
次に、図３７（Ａ）〜（Ｄ）に関連付けてフレーム同期の動作について説明する。これは、検出ウィンドウ内で相関値がしきい値を超えなかった場合の動作が示してある。
【０２３７】
この状態は、たとえば受信状況が一時的に悪化した場合などに生じる。
このような場合、検出ウィンドウＤＴＷ内での相関ピークは必ずしも意味のあるものではない。
そのようなピーク検出タイミングに基づいてフレーム周期カウンタを制御するとフレーム同期はずれの原因となる。
そのため、相関値がしきい値を超えない場合には、フレーム周期カウンタ２０３のカウント値の修正および平均化回路２０４へのデータ入力は行わない。
【０２３８】
次に、図３８（Ａ）〜（Ｄ）に関連付けて初期引き込み時の動作を説明する。
【０２３９】
最初にフレーム同期を引き込む場合には、検出ウィンドウを常に開けた状態で相互相関値のピーク検出を行い、最初にしきい値を超えた時点を同期検出とみなして制御を開始する。この例では、連続３回の同期検出で、同期確立と同期判定回路２０により判定される。
次回以降そのタイミングで相関値のピーク検出ができればフレーム同期がとれた状態であり、連続して同じタイミングで相関検出できなければ、最初の検出は誤検出とみなされ、図３８（Ｃ）に示すように、初期の相関検出待ち状態に戻る。
【０２４０】
上述したように、伝送路の状態が安定でない無線通信において、一度確立したフレーム同期を比較的長い間保ち続けることができる。
また、Ｗｉｒｅｌｅｓｓ１３９４のように基地局３のフレーム周期が他のシステムに追従しなければならないような場合について、同期の精度と追従性という本来相反する性能を両立させることができるという利点がある。
その結果、伝送路の状況によらずに、最適なＦＦＴタイミングを設定することが可能となる。
【０２４１】
なお、上述したように、ピーク検出用のしきい値として一つのしきい値を用いた場合を例に説明したが、複数のしきい値を用いてカウンタのセットやずれの平均化回路への取り込み制御を行う等、種々の態様が可能である。
たとえば第１のしきい値と、この第１のしきい値より低い第２のしきい値を用い、相関値のピークが第１のしきい値より大きい場合には、カウンタのセットおよびずれの取り込みを行い、第２のしきい値より小さい場合には、カウンタのセットは行わないが、ずれの取り込みは行うようにする等のより細かな制御を行うようにすることも可能である。
【０２４２】
上述したように、図３１に示したフレーム同期回路１１００４により、図３に示したフレーム同期部３１１を構成することができる。
また、上述したように、図１９に示したバースト検出部１０９は、図５に示した周波数オフセット検出器３１４に相当する。
【０２４３】
図３９は、図３１に示したフレーム同期回路に含まれる平均化回路の変形例を示す回路図である。
この平均化回路２０４ａは、図３９に示すように、遅延部４０１，４０２、増幅器４０３，４０４、および加算器４０４，４０５を有している。
【０２４４】
図３９の平均化回路２０４ａは、フレーム周期の誤差を符号付き８ビット、平均化回路２０４ａの出力を符号付１６ビットとした場合である。
平均化回路２０４ａでは、上述したように、基地局３側の１フレームと、端末装置２側の１フレームの誤差を基準クロック単位でループフィルタに入力する。ループフィルタに完全積分型の回路を使用すると誤差相当のデータが積分レジスタに蓄積される。
【０２４５】
誤差が符号付き整数８ビットで表現されているとし、フィルタ出力の１６ビットのうち上位８ビットを整数プラス符号、下位の８ビットを小数点以下と考えると、２５６回の平均を出力することに相当する。
【０２４６】
このような構成における補正を、より具体的には、たとえば次のように行う。
１フレームをＮ（クロック）１６ビットの誤差出力をＤ（クロック）、ＲＦ選局周波数をＦ（ＭＨｚ）とすると、キャリア周波数のオフセットΔＦは、数式（１１）で示すように表される。
【０２４７】
【数１１】
ΔＦ＝Ｆ×Ｄ÷Ｎ    （ＭＨｚ）                  …（１１）
【０２４８】
キャリアオフセット周波数計算部３２１は、たとえば、上述した数式（１１）で示した計算を行う。
一方、このオフセットΔＦを補正するために、たとえば、図３に示した数値制御発振器（ＮＣＯ）３２３を、１６ビットのアキュムレータで構成してサンプリング周波数Ｓ（ＭＨｚ）で動作させ、コントロールワードＣＷを設定すると、数式（１２）に示すようなＮＣＯ周波数を出力する。
【０２４９】
【数１２】
0004078883.tif 000002
【０２５０】
コントロールワード変換部３２２は、数値制御発振器（ＮＣＯ）３２３のＮＣＯ周波数がキャリア周波数オフセットΔＦとなるようなコントロールワードＣＷを計算して、数値制御発振器３２３にそのコントロールワードＣＷを設定する。
数値制御発振器３２３は、たとえば、コントロールワードＣＷに基づいて、上述した数式１２で示したＮＣＯ周波数（キャリアオフセットとなるような周波数）を生成させる信号をＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５に出力することで、キャリア周波数オフセットの補正を行うことができる。
上述の場合には、数値制御発振器３２３の分解能は、Ｓ／２15である。
【０２５１】
たとえば、数値制御発振器３２３のサンプリング周波数Ｓを８０ＭＨｚとすると、数値制御発振器３２３の分解能は、約２．４ｋＨｚである。
また、上述の分解能は、必要に応じてループフィルタや数値制御発振器３２３のビット数を増やすことで、分解能を改善させることができる。
また、サブキャリアの選局周波数があらかじめわかっていれば、誤差Ｄ以外の部分を計算して、その計算値をＲＯＭ等に格納しておいてもよい。
上述したように、数値制御発振器（ＮＣＯ）を使用することで、１Ｈｚ以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【０２５２】
図４０は、図１に示した端末装置の送信系（送信装置）の構成を示すブロック図である。
端末装置２の送信系（送信装置）２ｔは、図４０に示すように、上述した第２の実施の形態に係る受信系と同様な処理を行う。
ただし、送信装置２ｔは、たとえば基地局（Ｈｕｂ）３側が受信したときに基地局３のキャリア周波数と、送信装置２ｔが送信するキャリア周波数のキャリア周波数オフセットが最小になるように、あらかじめ逆のオフセットを印加して送信する。
具体的には、基地局３が送信する所定の信号のキャリア周波数と、送信信号のキャリア周波数の誤差を除去するように、キャリア周波数の補正を行う。
【０２５３】
端末装置２の送信系（送信装置）２ｔは、たとえば、図４０に示すように、Ｄ／Ａ（ディジタル／アナログ）変換部１０３ａ、加算器１０６０４、積算器１０６０１，１０６０２、ディジタルローパスフィルタＬＰＦ１０６２，１０６３、アップサンプリング回路１０６０５，１０６０６、ＩＦＦＴ（Inverse fast Fourier transform）回路１０７１ａ、マッピング回路３０２ａ、基準クロック生成部３２０、キャリアオフセット周波数計算部３２１、コントロールワード変換部３２２、数値制御発振器（ＮＣＯ）３２３、ＳＩＮＲＯＭ３２４、およびＣＯＳＲＯＭ３２５を有する。
【０２５４】
マッピング回路３０２ａは、所定の情報を符号化してベースバンド信号に変換し、ＩＦＦＴ回路１０７１ａに出力する。
ＩＦＦＴ回路１０７１ａは、マッピング回路３０２ａから出力された信号を、逆高速離散フーリエ変換して、アップサンプリング回路１０６０５，１０６０６に出力する。
【０２５５】
アップサンプリング回路１０６０５，１０６０６では、ＩＦＦＴ回路１０７１ａから出力された信号を、たとえば２０ＭＨｚから８０ＭＨｚにアップサンプリングして出力する。
【０２５６】
キャリアオフセット周波数計算部３２１では、たとえば、上述した受信装置２ｒまたは２ｒａの誤差検出部３１０、具体的にはクロックオフセット検出部３１２から出力された周波数オフセット（Ｓ３１０）に基づいて、キャリアオフセット周波数が計算され、キャリアオフセットを示すデータがコントロールワード変換部３２２に出力される。
コントロールワード変換部３２２は、キャリアオフセットを示すデータに基づいて、基地局３が送信する所定の信号のキャリア周波数と、送信信号のキャリア周波数の誤差を除去するような信号、具体的には逆のオフセットを数値制御発振器３２３に発生させるコントロールワードを生成し、数値制御発振器３２３に出力する。
数値制御演算器３２３は、コントロールワード変換部３２２から入力されたコントロールワードに応じた信号を生成し、ＳＩＮＲＯＭ３２４およびＣＯＳＲＯＭ３２５に出力する。
【０２５７】
加算器１０６０４では、乗算器１０６０１，１０６０２で周波数変換された信号が加算されＤ／Ａ変換部１０３ａに出力される。
Ｄ／Ａ変換部１０３ａは、所定のサンプリング周波数で、ディジタル信号からアナログ信号へ変換し出力する。
Ｄ／Ａ変換部１０３ａから出力されたＩＦ信号（２０ＭＨｚ）は、不図示の増幅器により増幅され、アンテナから送信される。
【０２５８】
上述したように、端末装置２の送信系（送信装置２ｔ）では、受信装置２ｒまたは２ｒａから出力された周波数オフセットに基づいて、搬送波周波数に周波数オフセットを印加する方向に印加、具体的には基地局３から送信される所定の信号の搬送波周波数と、送信信号の搬送波周波数の誤差を除去するように搬送波を生成し、乗算器１０６０４，１０６０５で搬送波が、マッピング回路３０２ａ、ＩＦＦＴ回路１０７１ａ、アップサンプリング回路１０６０５，１０６０６から出力されたベースバンド信号に応じて変調され、Ｄ／Ａ変換部１０３ａによりアナログＩＦ信号に変換され、不図示の増幅器により増幅され、アンテナから送信される。
【０２５９】
以上、説明したように、端末装置２の送信系（送信装置）２ｔは、基地局（Ｈｕｂ）３側が受信したときに、キャリア周波数オフセットを最小になるように、あらかじめ逆のオフセットを印加してキャリア周波数を補正して送信するので、基地局３では、搬送波周波数オフセットが少ない信号を受信することができる。
【０２６０】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
上述の実施の形態では、基地局３とデータを送受信したが、この形態に限られるものではない。たとえば、基地局（Ｈｕｂ）３を介さずに、端末装置２間でデータ通信を行ってもよい。たとえば、ワイヤレス１３９４を用いた通信システムでは、基地局（Ｈｕｂ）３を経由せずにすることができる。この場合には、たとえば基地局（Ｈｕｂ）３の基準クロックに、それぞれの内部の基準クロックを合わせることで、各端末装置間で同様に上述のキャリア周波数オフセットの補正を行うことができる。
また、ある一つの端末装置２の基準クロックに、他の端末装置が内部の基準クロックを合わせることで、各端末装置間で同様に上述のキャリア周波数オフセットの補正を行うことができる。
【０２６１】
また、時間分割多重（ＴＤＭＡ）システムや、周波数多重（ＦＤＭＡ）システムでも、フレーム構造を有するシステムでも同様に、キャリア周波数、および基準クロックの周波数オフセットを検出し、検出結果に応じてキャリア周波数、および基準クロックの補正を行うことができる。
【０２６２】
また、明確なフレーム構造を持たない場合でも、定期的に時間情報を送信するようなシステム（たとえば、ＩＥＥＥ８０２．１１ワイヤレスＬＡＮのインフラストラクチャＢＳＳモードのＢｅａｃｏｎ等）でも同様に、キャリア周波数、および基準クロックの周波数オフセットを検出し、検出結果に応じてキャリア周波数、および基準クロックの補正を行うことができる。
【０２６３】
【発明の効果】
以上説明したように、本発明によれば、所定の基準クロックに基づいて生成された同期信号を含む信号を送受信する場合に、送受信において基準クロックに関する周波数誤差を補正することができる受信装置および端末装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る通信システムに係る一実施の形態を示す図である。
【図２】図１に示した基地局の一具体例を示す図である。
【図３】図１に示した端末装置の受信系のブロック構成図である。
【図４】図３に示した端末装置の受信系の動作を説明するためのフローチャートである。
【図５】図１に示した端末装置に係る一実施の形態を示す図である。
【図６】図１に示した端末装置の受信系の一実施の形態を示すブロック構成図である。
【図７】ＩＥＥＥ８０２. １１ａシステムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図８】ＢＲＡＮシステムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図９】Ｗｉｒｅｌｅｓｓ１３９４システムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図１０】Ｗｉｒｅｌｅｓｓ１３９４システムにおいて一定期間以上のデータ信号区間にリファレンス信号ＲＥＦを挿入している信号形態を示す図である。
【図１１】Ｗｉｒｅｌｅｓｓ１３９４システムにおけるフレーム構造を示す図である。
【図１２】（Ａ）および（Ｂ）は、ＯＦＤＭデータシンボルにおいてデータ部の前にそのデータの最後の部分を繰り返すガードインターバルを付加する手法（Cyclic Extension法）を説明するための図である。
【図１３】（Ａ）〜（Ｄ）は、ＦＦＴへのデータ取り込みタイミングについての例を示す図である。
【図１４】図６の自動利得制御増幅部の具体的な構成を示す回路図である。
【図１５】図１４の利得制御増幅器の利得制御特性例を示す図である。
【図１６】受信信号の入力レベルに対する受信信号電力観測部の出力特性を示す図である。
【図１７】図６の受信信号処理部の具体的な構成例を示す回路図である。
【図１８】図６のＯＦＤＭ復調部の具体的な構成例を示す回路図である。
【図１９】図６のバースト検出部およびタイミング制御部の具体的な構成例を示す回路図である。
【図２０】図１９の自己相関回路の構成例を示す回路図である。
【図２１】図１９の相互相関回路の構成例を示す回路図である。
【図２２】（Ａ）〜（Ｄ）は、相互相関ピーク位置とカウンタへのロードデータとの関係を示す図である。
【図２３】（Ａ）〜（Ｄ）は、タイミングカウンタ（シンボルカウンタ）の動作タイミングを示す図である。
【図２４】（Ａ）〜（Ｇ）は、バースト検出部の自己相関処理から同期検出信号ｘｐｕｌｓｅおよびｙｐｕｌｓｅを出力するまでのタイミングチャートを示す図である。
【図２５】（Ａ）〜（Ｇ）は、バースト検出部の相互相関処理から同期検出信号ｃｐｕｌｓｅおよびＦＦＴタイミング信号ＴＦＦＴを出力するまでのタイミングチャートを示す図である。
【図２６】本発明に係る増幅利得制御部における利得制御動作の第１段階を説明するためのフローチャートである。
【図２７】本発明に係る増幅利得制御部における利得制御動作の第２段階を説明するためのフローチャートである。
【図２８】本発明に係る増幅利得制御部における利得制御動作の第３段階を説明するためのフローチャートである。
【図２９】図６の増幅利得制御部の具体的な構成例を示す回路図である。
【図３０】図２９の増幅利得制御部の動作を説明するためのタイミングチャートを示す図である。
【図３１】図１９のフレーム同期回路の構成例を示すブロック図である。
【図３２】図３１の平均化回路の構成例を示す回路図である。
【図３３】図３３の数値制御発振器（ＮＣＯ）の構成例を示す回路図である。
【図３４】（Ａ），（Ｂ）は、図３３の数値制御発振器（ＮＣＯ）の下位ビットの積算の様子を示す図である。
【図３５】図３３の数値制御発振器のオーバーフロー検出の状態を示す図である。
【図３６】（Ａ）〜（Ｄ）は、フレーム同期の動作タイミング例を示すタイミングチャートである。
【図３７】（Ａ）〜（Ｄ）は、フレーム同期の動作タイミング例を示すタイミングチャートである。
【図３８】（Ａ）〜（Ｄ）は、フレーム同期の初期引き込み時の動作タイミング例を示すタイミングチャートである。
【図３９】図３１に示したフレーム同期回路に含まれる平均化回路の変形例を示す回路図である。
【図４０】図１に示した端末装置の送信系（送信装置）の構成を示すブロック図である。
【符号の説明】
１…通信システム、２…端末装置、３…基地局（Ｈｕｂ）、１０１…自動利得制御増幅部（ＡＧＣＡＭＰ）、１０２…受信信号電力観測部、１０３…Ａ／Ｄコンバータ（ＡＤＣ）、１０４…ディジタル／アナログ（Ｄ／Ａ）コンバータ（ＤＡＣ）、１０５…Ａ／Ｄコンバータ（ＡＤＣ）、１０６…受信信号処理部、１０７…ＯＦＤＭ復調部（ＤＥＭＯＤ）、１０８…遅延部（ＤＬＹ）、１０９，１０９Ａ…バースト検出部（ＢＤＴ）、１１０，１１０Ａ…タイミング制御部（ＴＭＧ）、１１１…増幅利得制御部（ＡＧＣＴＬ）、１０７１…ＦＦＴ処理部、２０１…ピーク検出回路、２０２…同期判定回路、２０３…フレーム周期カウンタ、２０４…平均化回路、３０１…位相誤差補償回路、３０２…デマッピング回路、３１０…誤差検出部、３１１…フレーム同期部、３１２…クロックオフセット検出部、３１３…加算器、３２０…基準クロック生成部、３２１…キャリアオフセット周波数計算部、３２２…コントロールワード変換部、３２３…数値制御発振器（ＮＣＯ）、３２４…ＳＩＮＲＯＭ、３２５…ＣＯＳＲＯＭ、４０１，４０２…遅延部、４０３，４０４…増幅器、４０４，４０５…加算器、２０４１，２０４２…遅延部、２０４３〜２０４５…加算器、２０４６，２０４７…増幅器、２０４８…絶対値計算回路、２０４９，２０５０…セレクタ、２０５１…数値制御発振器（ＮＣＯ）、２０５１１…加算器、２０５１２，２０５１３…フリップフロップ（ＦＦ）、２０５１４…オーバーフロー検出回路、２０５…加算器、３００１…ベースバンドプロセッサ、３００２〜３００４…発振器、３００５，３００６…ＬＰＦ、３００７，３００８…ＰＬＬ、３００９〜３０１２…乗算器、３０１３〜３０１６…増幅器、３０１７〜３０１９…ＢＰＦ、３０２０…送受信スイッチＴ／ＲＳＷ、３０２１…アンテナ。
【図１】
0004078883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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