(57)【特許請求の範囲】
【請求項１】
複数の半導体素子によって構成される半導体装置において、
第１の信号線と、
前記第１の信号線に近接して配置される第２の信号線と、
前記第１の信号線の一端に印加される信号を非反転または反転して前記第２の信号線の対応する一端に印加する信号反転手段と、
前記信号反転手段の非反転動作または反転動作を選択する選択手段と
を有し、
前記選択手段は前記信号反転手段の動作を必要に応じて停止させる、
半導体装置。
【請求項２】
前記選択手段によって前記信号反転手段の動作が停止された時は、前記信号反転手段は前記第２の信号線を接地状態にする、
請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、複数の半導体素子によって構成される半導体装置に関する。
【０００２】
【従来の技術】
ディジタル信号を扱う半導体装置では、各素子間の信号のタイミングを合わせることが設計上重要である。
【０００３】
従来においては、例えば、ある素子から出力された信号のタイミングを調節する場合には、ディレイ回路を適当な場所に挿入してタイミングを遅らせることによりタイミングの調節が図られていた。
【０００４】
図５は、従来におけるタイミングの調節方法の一例を示す図である。この図では、半導体素子（論理素子等）１の出力がディレイ回路２を介してバッファ３に供給され、バッファ３により信号線４が駆動される。ディレイ回路２は、所定の遅延時間τを有しているので、半導体素子１の出力は時間τだけ遅延されてバッファ３に供給されることになる。
【０００５】
このように、半導体素子１の出力にディレイ回路２を挿入することにより、信号線を伝送される信号のタイミングを調節することが可能になる。
【０００６】
【発明が解決しようとする課題】
ところで、ディレイ回路２の遅延時間τは、設計段階において、例えば、シミュレーションによって最適値を求める必要がある。
【０００７】
しかしながら、他の部分の回路の変更や計算ミス等により、遅延時間の最適値が当初の値とは異なる場合が発生する。そのような場合には、遅延回路２の遅延時間τを変更するために、例えば、複数のマスクパターンを用いて製造する半導体装置においては、マスクパターンの全層の修正が必要となるため、煩雑であるという問題点があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、信号のタイミングを容易に変更することが可能な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の半導体素子によって構成される半導体装置において、当該半導体装置は、第１の信号線と、前記第１の信号線に近接して配置される第２の信号線と、前記第１の信号線の一端に印加される信号を非反転または反転して前記第２の信号線の対応する一端に印加する信号反転手段と、前記信号反転手段の非反転動作または反転動作を選択する選択手段とを有し、前記選択手段は前記信号反転手段の動作を必要に応じて停止させる。
好ましくは、前記選択手段によって前記信号反転手段の動作が停止された時は、前記信号反転手段は前記第２の信号線を接地状態にする。
【００１０】
ここで、第１の信号線は、信号を伝送するための信号線である。第２の信号線は、ダミーの信号線であり、第１の信号線に近接して配置される。信号反転手段は、第１の信号線の一端に印加される信号を非反転または反転して第２の信号線の対応する一端に印加する。選択手段は、信号反転手段の非反転または反転動作を選択する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の構成例を示す回路図である。この図に示すように、本発明の実施の形態は、半導体スイッチ１０，１１、インバータ１２〜１４、ＮＡＮＤ素子１５〜１７、バッファ１８，１９によって構成されている。
【００１２】
半導体スイッチ１０，１１は、セレクト信号φＳが“Ｈ”の状態である場合には、半導体スイッチ１０がＯＦＦの状態となり、一方、半導体スイッチ１１がＯＮの状態となるので、ポイントＰ１の信号（ディレイ回路２の出力信号）がインバータ１２に入力される。
【００１３】
また、セレクト信号φＳが“Ｌ”の状態である場合には、半導体スイッチ１０がＯＮの状態となり、一方、半導体スイッチ１１がＯＦＦの状態となるので、電源電圧Ｖｃｃがインバータ１２に入力される。
【００１４】
なお、セレクト信号は、ディレイ回路２の出力信号の遅延量を調節する場合には、“Ｈ”の状態とされ、調節を行わない場合には“Ｌ”の状態とされる。
インバータ１２は、半導体スイッチ１０，１１からの出力信号を反転してインバータ１３とＮＡＮＤ素子１５の入力端子に供給する。
【００１５】
インバータ１３は、インバータ１２からの出力信号を更に反転してＮＡＮＤ素子１６の入力端子に供給する。
ＮＡＮＤ素子１５は、インバータ１２の出力信号とリバース信号φＲとの論理積の反転値を求めてＮＡＮＤ素子１７の入力端子に出力する。
【００１６】
なお、リバース信号φＲは、ディレイ回路２からの出力信号の遅延量を増加させる場合には“Ｈ”の状態にされ、また、遅延量を減少させる場合には“Ｌ”の状態にされる。
【００１７】
インバータ１４は、リバース信号φＲを反転してＮＡＮＤ素子１６の入力端子に供給する。
ＮＡＮＤ素子１６は、インバータ１３の出力信号とインバータ１４の出力信号との論理積の反転値を求めてＮＡＮＤ素子１７の入力端子に出力する。
【００１８】
ＮＡＮＤ素子１７は、ＮＡＮＤ素子１５の出力信号と、ＮＡＮＤ素子１６の出力信号の論理積の反転値を求めてバッファ１８の入力端子に出力する。
バッファ１８は、ＮＡＮＤ素子１７の出力に応じて信号線２０を駆動する。
【００１９】
バッファ１９は、ディレイ回路２の出力に応じて信号線２１を駆動する。
なお、信号線２０，２１は、物理的に近接して配置されたほぼ同様の物理的形状を有する信号線である。また、信号線２０はダミーの信号線であり、他の半導体素子や出力端子等には接続されていない。信号線２１は、信号を伝送するための信号線であり、図示せぬ他の半導体素子や出力端子等に接続されている。
【００２０】
また、バッファ１８，１９は、ともに同様の駆動能力を有している。なお、信号線２０，２１の長さが短い場合には、バッファ１８，１９を除外することも可能である。
【００２１】
次に、以上の実施の形態の動作について説明する。
図２は、図１に示す実施の形態において、セレクト信号φＳが“Ｈ”の状態（ディレイ回路２の出力の遅延量を調節する場合の設定状態）とされ、また、リバース信号φＲが“Ｈ”の状態（信号線２１における信号の遅延量を増加させる場合の設定状態）とされた場合のタイミングチャートである。
【００２２】
いま、前述したような設定状態において、ディレイ回路２から図２（Ａ）に示すような信号が出力されたとする。
このとき、セレクト信号φＳは、“Ｈ”の状態であることから、半導体スイッチ１０はＯＦＦの状態となり、一方、半導体スイッチ１１はＯＮの状態となり、ディレイ回路２からの出力信号は、半導体スイッチ１１を介してインバータ１２に供給されることになる。
【００２３】
インバータ１２は、ディレイ回路２の出力信号を反転してインバータ１３とＮＡＮＤ素子１５に供給する。図２（Ｂ）は、インバータ１２から出力される信号の時間的変化の様子を示している。この図に示すように、インバータ１２からの出力信号は、ディレイ回路２から出力される信号を反転したものとなる。
【００２４】
ドライブ信号φＲは、前述のように“Ｈ”の状態（図２（Ｃ）参照）であるので、ＮＡＮＤ素子１５は、インバータ１２の出力信号（図２（Ｂ）参照）と、リバース信号φＲ（図２（Ｃ）参照）との論理積を求めた結果を反転した信号（図２（Ｄ）参照）を出力する。
【００２５】
インバータ１３は、インバータ１２の出力を反転してＮＡＮＤ素子１６の一方の入力端子に供給する。図２（Ｆ）は、インバータ１３から出力される信号の時間的変化を示している。この図に示すように、インバータ１３からの出力信号は、ディレイ回路２から出力される信号と同様となる。
【００２６】
インバータ１４は、リバース信号φＲを反転した信号（図２（Ｅ）参照）をＮＡＮＤ素子１６に対して出力する。
ＮＡＮＤ素子１６は、インバータ１３の出力信号（図２（Ｆ）参照）と、インバータ１４の出力信号（図２（Ｅ）参照）との論理積を求めた結果を反転した信号（図２（Ｇ）参照）を出力する。
【００２７】
ＮＡＮＤ素子１７は、ＮＡＮＤ素子１５からの出力信号（図２（Ｄ）参照）とＮＡＮＤ素子１６からの出力信号（図２（Ｇ）参照）との論理積を求めた結果を反転した信号（図２（Ｈ）参照）を出力する。その結果、ＮＡＮＤ素子１７から出力される信号は、ディレイ回路２からの出力信号を反転した信号となる。
【００２８】
バッファ１８は、ＮＡＮＤ素子１７からの出力信号（図２（Ｈ）参照）に応じて、信号線２０を駆動する。
バッファ１９は、ディレイ回路２からの出力信号（図２（Ａ）参照）に応じて信号線２１を駆動する。
【００２９】
従って、セレクト信号φＳが“Ｈ”の状態に設定され、また、リバース信号φＲが“Ｈ”の状態に設定されている場合には、バッファ１８とバッファ１９から出力される信号は逆相の関係を有することになる。
【００３０】
ところで、信号線同士の間には浮遊容量Ｃｓが存在している。このような浮遊容量Ｃｓを有する２本の信号線に対して逆相の信号を印加すると、浮遊容量Ｃｓはミラー効果によって等価的に２倍の２×Ｃｓとなる。浮遊容量が増加すると、チャージに要する時間が増加することから、結果的に遅延量を増加させることが可能となる。
【００３１】
この例では、図２（Ｉ）に示すように、信号線２１の端点Ｐ９における信号は、もとの信号に比較して時間ｔ１だけ遅延を有することになる。
図３は、図１に示す実施の形態において、セレクト信号φＳが“Ｈ”の状態（ディレイ回路２の出力の遅延量を調節する場合の設定状態）とされ、また、リバース信号φＲが“Ｌ”の状態（信号線２１における信号の遅延量を減少させる場合の設定状態）とされた場合のタイミングチャートである。
【００３２】
いま、前述のような設定状態において、ディレイ回路２から図３（Ａ）に示すような信号が出力されたとする。
このとき、セレクト信号φＳは、“Ｈ”の状態であることから、半導体スイッチ１０はＯＦＦの状態となり、一方、半導体スイッチ１１はＯＮの状態となり、ディレイ回路２からの出力信号は、半導体スイッチ１１を介してインバータ１２に供給されることになる。
【００３３】
インバータ１２は、ディレイ回路２の出力信号を反転してインバータ１３とＮＡＮＤ素子１５に供給する。図３（Ｂ）は、インバータ１２から出力される信号の時間的変化を示している。この図に示すように、インバータ１２からの出力信号は、ディレイ回路２から出力される信号を反転したものとなる。
【００３４】
ドライブ信号φＲは、前述のように“Ｌ”の状態（図３（Ｃ）参照）であるので、ＮＡＮＤ素子１５は、インバータ１２の出力（図３（Ｂ）参照）と、リバース信号φＲ（図３（Ｃ）参照）との論理積を求めた結果を反転した信号（図３（Ｄ）参照）を出力する。
【００３５】
インバータ１３は、インバータ１２の出力を反転してＮＡＮＤ素子１６の一方の入力端子に供給する。図３（Ｆ）は、インバータ１３から出力される信号の時間的変化を示している。この図に示すように、インバータ１３からの出力信号は、ディレイ回路２から出力される信号と同様の信号となる。
【００３６】
インバータ１４は、リバース信号φＲを反転した信号（図３（Ｅ）参照）をＮＡＮＤ素子１６に対して出力する。
ＮＡＮＤ素子１６は、インバータ１３の出力信号（図３（Ｆ）参照）と、インバータ１４の出力信号（図３（Ｅ）参照）との論理積を求めた結果を反転した信号（図３（Ｇ）参照）を出力する。
【００３７】
ＮＡＮＤ素子１７は、ＮＡＮＤ素子１５からの出力信号（図３（Ｄ）参照）とＮＡＮＤ素子１６からの出力信号（図３（Ｇ）参照）との論理積を求めた結果を反転した信号（図３（Ｈ）参照）を出力する。その結果、ＮＡＮＤ素子１７から出力される信号は、ディレイ回路２から出力される信号と同様の信号となる。
【００３８】
バッファ１８は、ＮＡＮＤ素子１７からの出力信号（図３（Ｈ）参照）に応じて、信号線２０を駆動する。
バッファ１９は、ディレイ回路２からの出力信号（図３（Ａ）参照）に応じて信号線２１を駆動する。
【００３９】
従って、セレクト信号φＳが“Ｈ”の状態に設定され、また、リバース信号φＲが“Ｌ”の状態に設定されている場合には、バッファ１８とバッファ１９から出力される信号は同相の関係を有することになる。
【００４０】
浮遊容量Ｃｓを有する２本の信号線に対して同相の信号を印加すると、浮遊容量Ｃｓは等価的に存在しない状態（Ｃｓ＝０）になる。その結果、容量をチャージするのに要する時間が減少することから、信号線２１を伝送される信号の遅延量を減少させることが可能となる。この例では、図３（Ｉ）に示すように、信号線２１の端点Ｐ９における信号は、もとの信号に比較して時間ｔ２（＜ｔ１）だけ遅延を有することになる。
【００４１】
最後に、図１に示す実施の形態において、セレクト信号φＳが“Ｌ”の状態（ディレイ回路２の出力の遅延量を調節しない場合の設定状態）とされ、また、リバース信号φＲが“Ｌ”の状態とされた場合の動作について説明する。
【００４２】
図１において、セレクト信号φＳが“Ｌ”の状態とされると、半導体スイッチ１０がＯＮの状態となり、半導体スイッチ１１がＯＦＦの状態になるので、インバータ１２の入力端子には電源電圧Ｖｃｃが印加される。その結果、インバータ１２の出力は、“Ｌ”の状態となる。
【００４３】
インバータ１２の出力が“Ｌ”の状態であるので、インバータ１３の出力は“Ｈ”の状態となる。
前述のように、リバース信号φＲは“Ｌ”の状態であり、また、インバータ１２の出力は“Ｌ”の状態であるので、ＮＡＮＤ素子１５の出力は“Ｈ”の状態となる。
【００４４】
インバータ１４は、リバース信号φＲを反転して出力するので、ＮＡＮＤ素子１６の一方の入力端子は“Ｈ”の状態となる。その結果、ＮＡＮＤ素子１６の２つの入力端子には“Ｈ”が入力されることからその出力は、“Ｌ”の状態となる。
【００４５】
ＮＡＮＤ素子１５の出力が“Ｈ”の状態であり、一方、ＮＡＮＤ素子１６の出力が“Ｌ”の状態であるので、ＮＡＮＤ素子１７の出力は“Ｈ”の状態となり、バッファ１８の出力も“Ｈ”の状態となる。
【００４６】
バッファ１８の出力が“Ｈ”の状態である場合には、交流的に見れば信号線２０は接地された状態となることから、信号線２０を信号線２１のシールドと見なすことができるので、他の信号線や素子から信号線２１に対してノイズが混入することを防止することができる。
【００４７】
図４は、本発明の第２の実施の形態を示す回路図である。なお、この図において、図１の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００４８】
この実施の形態においては、図１の場合と比較してバッファ３０と信号線２２とが追加されている。その他の部分は、図１の場合と同様である。
バッファ３０は、ＮＡＮＤ素子１７の出力に応じて信号線２２を駆動する。
【００４９】
信号線２２は、信号線２１を中心として信号線２０と対称な位置に設けられたダミーの信号線である。また、信号線２２は、信号線２１と物理的に同様の形状を有している。
【００５０】
このような構成にすることにより、信号線２０と信号線２２に対して、信号線２１と逆相の信号を印加した場合には、これらの間の浮遊容量がミラー効果によって４×Ｃｓとなることから、図１の場合と比較して遅延量を更に増加させることが可能となる。
【００５１】
なお、信号線２０と信号線２２に対して、信号線２１と同相の信号を印加した場合には、浮遊容量Ｃｓの値は“０”となるので、図１の場合と同様の遅延量となる。
【００５２】
以上に説明したように、本発明の実施の形態によれば、信号線を伝送される信号の遅延量を簡単に変更することが可能となるので、半導体装置のタイミングの調節を簡単に実行することができる。
【００５３】
また、マスクパターンによって製造される半導体装置において、回路変更や設計ミスによりタイミングを変更する必要が生じた場合にも、マスクパターンを変更することなくタイミングの調節が可能となる。その結果、製造コストを低減することが可能となるとともに、設計変更が容易になる。
【００５４】
なお、本実施の形態では、半導体スイッチ１０，１１、インバータ１２〜１４、ＮＡＮＤ素子１５〜１７、および、バッファ１８を用いて回路を構成するようにしたが、本発明はこのような回路のみに限定されるものではなく、各種変形実施形態が存在することはいうまでもない。
【００５５】
また、以上の実施の形態では、ディレイ回路からの出力信号を対象として遅延量を調節するようにしたが、他の素子の場合においても本発明を適用可能であることは勿論である。
【００５６】
【発明の効果】
以上説明したように本発明では、複数の半導体素子によって構成される半導体装置において、第１の信号線と、第１の信号線に近接して配置される第２の信号線と、第１の信号線の一端に印加される信号を非反転または反転して第２の信号線の対応する一端に印加する信号反転手段と、信号反転手段の非反転または反転動作を選択する選択手段とを有するようにしたので、半導体装置の遅延量を簡単に変更することが可能となり、その結果、装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示す回路図である。
【図２】図１に示す実施の形態において、セレクト信号φＳが“Ｈ”の状態であり、リバース信号φＲが“Ｈ”の状態である場合の回路の各部の信号の時間的変化を示すタイミングチャートである。
【図３】図１に示す実施の形態において、セレクト信号φＳが“Ｈ”の状態であり、リバース信号φＲが“Ｌ”の状態である場合の回路の各部の信号の時間的変化を示すタイミングチャートである。
【図４】本発明の第２の実施の形態の構成例を示す回路図である。
【図５】従来におけるタイミングの調節方法の一例を示す図である。
【符号の説明】
１……半導体素子，２……ディレイ回路，３……バッファ，１０，１１……半導体スイッチ，１２〜１４……インバータ，１５〜１７……ＮＡＮＤ素子，１８，１９，３０……バッファ，２０〜２２……信号線
【図１】
0004114265.tif 000002
【図２】
0004114265.tif 000003
【図３】
0004114265.tif 000004
【図４】
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【図５】
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