(57)【特許請求の範囲】
【請求項１】
半導体上に、柱状半導体が形成され、該柱状半導体の全周面にゲート絶縁層が形成され、
該ゲート絶縁層の外周面にゲート導電層が形成され、
上記柱状半導体および上記ゲート導電層の外周にこれら柱状半導体およびゲート導電層を埋込むように形成され、かつ上記柱状半導体および上記ゲート導電層の各上端を外部に露呈する埋込み絶縁層が形成され、
該埋込み絶縁層上に、上記ゲート導電層に連接するゲート電極取出し導電層が形成され、
該ゲート電極取出し導電層を埋込んで上記埋込み絶縁層上に、表面絶縁層が形成され、
該表面絶縁層の上記ゲート電極取出し導電層上と上記柱状半導体上とに、第１および第２のコンタクト孔が開口され、
上記表面絶縁層とこれの下の上記埋込み絶縁層に渡って柱状半導体の形成部外の半導体上に第３のコンタクト孔が開口され、
上記第１のコンタクト孔を通じてゲート電極が、ゲート電極取出し導電層にコンタクトされ、
上記第２と第３のコンタクト孔を通じて上記柱状半導体の上端と上記柱状半導体の形成部外の半導体上とに、ソースないしはドレイン電極がコンタクトされて成ることを特徴とする半導体装置。
【請求項２】
半導体上に柱状半導体を形成する工程と、
上記柱状半導体の周囲を酸化してゲート絶縁層を形成する工程と、
該ゲート絶縁層の外周にゲート導電層を形成する工程と、
上記柱状半導体および上記ゲート導電層を埋込み、上記柱状半導体および上記ゲート導電層の上端を表面に露出する埋込み絶縁層を形成する工程と、
該埋込み絶縁層上に、上記ゲート導電層に連接するゲート電極取出し導電層を形成する工程と、
該ゲート電極取出し導電層を埋込んで上記埋込み絶縁層上に、表面絶縁層を形成する工程と、
該表面絶縁層の上記ゲート電極取出し導電層上と上記柱状半導体上とに、第１および第２のコンタクト孔を開口する工程と、
上記表面絶縁層とこれの下の上記埋込み絶縁層に渡って柱状半導体の形成部外の半導体上に第３のコンタクト孔を開口する工程と、
上記第１のコンタクト孔を通じてゲート電極を、ゲート電極取出し導電層にコンタクトし、上記第２と第３のコンタクト孔を通じて上記柱状半導体の上端と上記柱状半導体の形成部外の半導体上とに、ソースないしはドレイン電極をコンタクトさせる工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
上記半導体上に柱状半導体を形成する工程は、
上記半導体がシリコンからなり、
上記半導体上に、シリコンと溶融合金滴を形成する金属を蒸着する工程と、
シリコンと上記金属による溶融合金滴を形成する加熱工程と、
シリコン原料ガスを熱分解して上記溶融合金滴シリコンの形成部に、柱状半導体を形成する工程によることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
上記シリコン原料ガスが、モノシラン、ジシラン、トリシランのいずれか１種以上のガスによることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型チャネルによる電界効果トランジスタ構成の半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
通常一般の電界効果トランジスタは、そのチャネルが半導体基板の面方向に沿って形成される。この構成による場合、その占有面積の充分な縮小化を図ることができず、また、集積回路において、充分な高密度化が図られない。また、高密度化を図るとき、充分に大なるチャネル幅を確保できなくなって、カットオフ周波数を充分高くすることが困難となる。
【０００３】
【発明が解決しようとする課題】
本発明は、縦型チャネル構成とし、１００ｎｍに及ぶチャネル幅を得ることができ、従来の平面チャネル構成によるトランジスタに比し、カットオフ周波数の向上をはかるとができ、しかも、再現性良く均一な特性の半導体装置を、量産的に得ることができる半導体装置とその製造方法を提供するものである。
【０００４】
【課題を解決するための手段】
本発明による半導体装置は、半導体上に、柱状半導体が形成され、この柱状半導体の全周面にゲート絶縁層が形成された構成とする。
そして、このゲート絶縁層の外周面にゲート導電層が形成される。
また、柱状半導体およびゲート導電層外周に、絶縁層が形成される。しかしながら、この絶縁層の上面には、柱状半導体およびゲート導電層の上端が露呈される。
また、この絶縁層上に、ゲート導電層に連接するゲート電極取出し導電層が形成され、このゲート電極取出し導電層を埋込んで、上述の柱状半導体およびその外周のゲート導電層の外周に形成した埋込み絶縁層上に、表面絶縁層が形成される。
【０００５】
この表面絶縁層の、ゲート電極取出し導電層上と柱状半導体上とに、それぞれ連通する第１および第２のコンタクト孔が開口され、表面絶縁層と埋込み絶縁層に対し、柱状半導体の形成部外の上記半導体上に、第３のコンタクト孔が開口される。
そして、第１のコンタクト孔を通じてゲート電極がゲート電極取出し導電層にコンタクトされ、第２および第３のコンタクト孔を通じて、柱状半導体の上端と、この柱状半導体の形成部外の半導体上とにソースもしくはドレイン電極がコンタクトされた構成とする。
【０００６】
また、本発明による半導体装置の製造方法は、半導体上に柱状半導体を形成する工程と、柱状半導体の周囲を酸化してゲート絶縁層を形成する工程と、このゲート絶縁層の外周にゲート導電層を形成する工程と、柱状半導体および上記ゲート導電層を埋込み、柱状半導体およびゲート導電層の上端を表面に露出する埋込み絶縁層を形成する工程と、この埋込み絶縁層上に、上記ゲート導電層に連接するゲート電極取出し導電層を形成する工程と、このゲート電極取出し導電層を埋込んで埋込み絶縁層上に、表面絶縁層を形成する工程と、この表面絶縁層の柱状半導体上とゲート電極取出し導電層上に第１および第２のコンタクト孔を開口し、表面絶縁層と埋込み絶縁層に差し渡って柱状半導体の形成外の半導体上に第３のコンタクト孔を開口する工程と、第１のコンタクト孔を通じてゲート電極をゲート電極取出し導電層にコンタクトし、第２および第３のコンタクト孔を通じて柱状半導体の上端と、この柱状半導体の形成部外の半導体にソース電極あるいはドレイン電極をコンタクトする工程を経て目的とする半導体装置を構成する。
【０００７】
すなわち、上述の本発明の構成においては、半導体上に柱状半導体を形成し、この半導体と柱状半導体の上端とをソースおよびドレイン領域の一方と他方とするものであり、柱状半導体の周面にゲート絶縁層とゲート導電層とを形成する構成とすることにより、縦型のチャネルを構成し、このチャネル幅は、柱状半導体の周囲長となることから、このチャネル幅を大とすることができる。
【０００８】
また、本発明製造方法では、その製造において、半導体上に柱状半導体を形成する方法を採るものであり、この方法は、均一で再現性にすぐれた柱状半導体を製造方法によることから、均一に設計通りの半導体装置を製造することができるものである。
【０００９】
尚、各第１〜第３のコンタクト孔の開口順や、各電極の形成順は問わないものであり、各コンタクト孔を同時に開口するとか、各電極を同時に形成することができる。
【００１０】
【発明の実施の形態】
本発明による半導体装置とその製造方法の実施の形態を説明するが、これに先立ち、本発明製造方法における柱状半導体の作製方法について説明する。
この柱状半導体の作製においては、ＶＬＳ（Vapor Liquid Solid）法が用いられる。このＶＬＳ法は、本出願人による出願、特願平８−３２５５５５号出願、および特願平９−２５６０４５号出願等で提案した方法によることができる。
【００１１】
図５は、基板１上に柱状半導体２を形成する方法の一例の工程図を示す。
この基板１は、例えば比抵抗ρ＝０．４Ω・ｃｍを有し、その一主面１ａが、｛１１１｝結晶面とされたＳｉ半導体基板が用いられる。この基板１の一主面１ａは研磨され、更に例えばアセトンによって洗浄され、硝酸と弗酸の混合液によってエッチングされ、表面酸化膜が除去される。このようにして、基板１に対する前処理がなされる。
【００１２】
図５Ａに示すように、この基板１の主面１ａに、後述するＳｉと溶融合金滴を形成するために、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して直径０．６ｎｍ程度の粒子による金属層５を被着形成する。
その後、基板温度を３００℃〜９００℃、例えば５２０℃の加熱下で、Ｓｉの原料ガス、特にシラン（Ｓｉn Ｈ2n+2）、例えばモノシラン，ジシラン，トリシランの１種以上を供給し、原料ガスの熱分解を行う。この場合、Ｓｉの原料ガスの供給は、その分圧が、０．５ｍTorr以上の例えば１０ｍTorrとする。このようにすると、図５Ｂに示すように、溶融合金滴３が形成される。
続いて図５Ｃに示すように、基板１を加熱した状態で、上述の原料ガスを供給し続けると、溶融合金滴３の形成部に、その溶融合金滴３のＡｕによる触媒作用によってシランの分解が生じ、此処にＳｉによる柱状半導体２が成長する。この柱状半導体２は、その軸方向が、＜１１１＞方向に形成される。
【００１３】
この柱状半導体２は、例えば１時間の成長速度で、その長さ（高さ）が、１μｍ程度に成長される。その直径は、１０ｎｍ〜１００ｎｍの範囲で形成することができる。
【００１４】
また、図５で説明した例では、基板１に全面的に、溶融合金滴３を形成する金属層５を蒸着した場合であるが、この場合、発生する溶融合金滴３、したがって、柱状半導体２が、目的とする位置に必ずしも形成されない。このような不都合を回避するには、金属層５の形成位置を規制し、目的とする位置に溶融合金滴３、したがって、柱状半導体２を形成する方法を採ることができる。この場合の一例を図６を参照して説明する。
【００１５】
この場合、図６Ａに示すように、例えば図５で説明したと同様の基板１上に、位置規制膜３１を形成する。この位置規制膜３１は、例えばＳｉＯ2 膜を１００ｎｍ程度の厚さに形成し、例えばフォトリソグラフィによるパターンエッチングを行って、最終的に柱状半導体２を形成する部分に透孔３１ａを形成し、これら透孔３１ａを通じて、基板１の表面の限定された一部を外部に露呈する。この透孔は、例えば直径１μｍ〜０．８μｍとする。
【００１６】
位置規制膜３１に対する透孔３１ａの形成の後、基板１を洗浄し、乾燥し、例えば真空中で７００℃に加熱して表面を清浄化し、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して例えば厚さ０．６ｎｍの金属層５を形成する。このとき、Ａｕ金属層５は、ＳｉＯ2 による位置規制膜３１上には形成されず、透孔３１ａを通じて基板１の表面、すなわち半導体が露呈した部分にのみ選択的に金属層５が形成される。
【００１７】
次に、前述したＳｉの原料ガス、例えばＳｉＨ4 を供給し、例えば７００℃で例えば３０分間の熱処理を行う。このようにすると、図１１Ｂに示すように、位置規制膜３１の透孔３１ａ内に、ＳｉとＡｕの溶融合金滴３が形成される。このようにして、溶融合金滴３の形成位置を規定することができる。したがって、その後、前述した柱状半導体２の成長を行えば、この柱状半導体２の形成位置もこの位置に規定される。
そして、位置規制膜３１は、適当な工程で、エッチングによって排除することができる。
【００１８】
本発明による半導体装置の一例を、本発明製造方法の一例と共に、図１〜図４を参照して説明する。しかしながら、本発明は、この例に限られるものではない。
図１Ａに示すように、基体１が用意される。この基体１は、その一主面１ａが、｛１１１｝結晶面とされた半導体より成る。図１の例では、｛１１１｝Ｓｉ基板の一方の面から、酸素イオン注入がなされ、所要の深さにＳｉＯ2 による絶縁層１１が形成され、その主面１ａに半導体層１２が残されたいわゆるＳＩＭＯＸ（Separation by Implanted Oxygen）構造による基板によって構成することができる。
【００１９】
図１Ｂに示すように、半導体層１２に対して例えばフォトリソグラフィによるパターンエッチングを行って、目的とする半導体素子を構成する部分を残し、他の素子との分離領域をエッチング除去する。
【００２０】
その後、この半導体層１２の表面による主面１ａに、前述した前処理を行い、例えば図５Ａ〜Ｃで示した方法によって、図１Ｃに示すように、半導体層１２上に柱状半導体２を形成する。
【００２１】
この柱状半導体２の先端には、溶融合金滴３が残されることによって、これを塩酸および硝酸の混合液によって除去する。その後、酸化処理を行って、図１Ｄに示すように、半導体層１２および柱状半導体２の全表面にＳｉＯ2 による絶縁層１３を形成する。この場合、その酸化処理条件は、柱状半導体２の周面に形成される絶縁層１３がゲート絶縁層１３ｇとして機能する厚さとなるように選定される。
【００２２】
図２Ａに示すように、柱状半導体２の周囲に、ゲート導電層１４を形成する。このゲート導電層１４は、基体１上に全面的に、例えば多結晶Ｓｉ半導体層を、ＣＶＤ(Chemical Vapor Deposition) 法等によって成膜し、エッチバックすることによって、柱状半導体２の周囲にいわゆるサイドウオールを形成する。
すなわち、例えばＣＶＤ法によって多結晶Ｓｉを成膜すると、ＣＶＤ法による多結晶Ｓｉの堆積は、ほぼ等方的になされることから、柱状半導体２の側面に成膜された多結晶Ｓｉ膜も、他部とほぼ同等の厚さとなるが、柱状半導体２の軸方向に沿う方向の見掛け上の厚さは、例えば柱状半導体２の頂面や、半導体層１２の平坦面上における厚さより、充分大となる。そこで、この多結晶Ｓｉに対して、基板１の面方向（柱状半導体２の軸方向）に沿うエッチバックを行うと、その見掛け上の厚さが大きい、柱状半導体２の周面に形成された多結晶Ｓｉのみをサイドウオールとして残すことができる。この多結晶Ｓｉは、その堆積時に、不純物をドーピングすることによってこれに導電性を付与することができるし、これに加えて、あるいはこのドーピングを行うことなく、次工程のイオン注入による不純物ドーピングによって、この多結晶Ｓｉに導電性を付与して、ゲート導電層１４として構成する。
【００２３】
次に、図２Ｂに示すように、不純物、例えばｎ型の不純物をイオン注入して、ゲート導電層１４を構成する多結晶Ｓｉと、柱状半導体２の頂部と、半導体層１２の、柱状半導体２およびゲート導電層１４の形成部より外周の部分とに、不純物のドーピングを行う。このようにして、柱状半導体２の頂部と、半導体層１２の外周部とに、一方をソース領域とし、他方をドレイン領域とする、ソースないしはドレイン領域（以下Ｓ／Ｄ領域という）１５および１６を形成する。
【００２４】
その後、図２Ｃに示すように、柱状半導体２およびその外周のゲート導電層１４を埋込みように、ＳｉＯ2 等の埋込み絶縁層１７をＣＶＤ法等によって形成する。
【００２５】
図２Ｄに示すように、この埋込み絶縁層１７をその表面から、化学的機械的研磨いわゆるＣＭＰ（Chemical Mechanical Polishing)によって柱状半導体２の頂部のＳ／Ｄ領域１５が露呈する位置まで、平坦に研磨する。
【００２６】
更に、図３Ａに示すように、そのＣＭＰによる平坦な研磨面をエッチバックして、ゲート導電層１４の上端の一部を外部に露呈させる。
【００２７】
図３Ｂに示すように、埋込み絶縁層１７上に、例えば不純物ドーピングがなされた多結晶Ｓｉによる導電層１８をＣＶＤ法によって全面的に形成する。
【００２８】
図３Ｃに示すように、更に、この導電層１８を、所要の厚さにＣＭＰによって全面的に研磨して、その表面を平坦化する。
【００２９】
その後、図３Ｄに示すように、導電層１８を、ゲート導電層１４にコンタクトされた所要のパターンに、例えばフォトリソグラフィによるパターンエッチングを行ってゲート電極取出し導電層とする。
【００３０】
また、必要に応じて、すなわち導電層１８の多結晶Ｓｉを、不純物がドーピングされていないか、あるいは不純物ドーピングがなされていても、さらにその比抵抗の低下を図って、領域１５および１６と同導電型の不純物のイオン注入を行って導電層１８の低比抵抗化を図る。
【００３１】
図４Ｂに示すように、全面的に例えばＳｉＯ2 を熱酸化もしくはＣＶＤ法によって形成し、表面絶縁層１９を形成する。
【００３２】
図４Ｃに示すように、表面絶縁層１９の、ゲート電極取出し導電層１８上と、柱状半導体２の上端（頂部）のＳ／Ｄ領域１５上とに限定的にそれぞれこれらに連通する第１および第２のコンタクト孔２１および２２を開口し、更に表面絶縁層１９とその下の埋込み絶縁層１７に、Ｓ／Ｄ領域１６に連通する第３のコンタクト孔２３を開口する。
そして、これらコンタクト孔２１と、コンタクト孔２２および２３を通じて、ゲート電極取出し導電層１８上と、Ｓ／Ｄ領域１５および１６とに、それぞれ例えば金属電極よりなるゲート電極２４、ソースないしはドレイン電極２５および２６ををオーミックにコンタクトする。
このようにすると、柱状半導体２の上端と基部側をそれぞれソースないしはドレイン領域とし、柱状半導体２の周面にその軸方向に沿ってゲート絶縁層１３ｇを介してゲート導電層１４が形成されて、縦型のチャネルが形成された目的とする半導体素子が、基体１上に形成された半導体装置が構成される。
【００３３】
このようにして構成された半導体装置は縦型チャネル構成とされることによって、その基体１における占有面積を小とすることができるにもかかわらず、その柱状半導体２の周面にチャネルが形成されることから、そのチャネル幅を１００ｎｍに及ぶ幅広のチャネル幅を得ることができる。
したがって、従来の平面チャネル構成によるトランジスタに比し、カットオフ周波数の向上をはかるとができる。
【００３４】
上述した柱状半導体２の製造において、Ｓｉの原料ガスとして、シランを用いることによって、従前におけるように、化学的に安定した塩化珪素ガスを用いる場合に比し、充分低い温度で、しかも充分細い柱状半導体を構成することができるものである。
【００３５】
また、図１〜図４では、１つの半導体素子が基体１上に形成された状態を示した場合であるが、共通の基体１に、同時に複数の同様に縦型チャネルの電界効果素子を形成し、その後、各素子に関して分断することもできるし、あるいは複数の同様の素子を形成することにより、あるいは、更に共通の基体１に他の半導体素子等を形成した半導体集積回路を構成することもできる。
【００３６】
また、柱状半導体２の形成方法としては、例えば図６で説明した方法によることもできるなど、本発明装置および本発明方法は上述した例に限られるものではない。
【００３７】
尚、上述した例では、溶融合金滴３の形成において、Ｓｉ原料ガスを供給しつつ溶融合金滴を形成した場合であるが、Ｓｉ半導体基体上に柱状半導体を形成する場合においは、このＳｉ半導体のＳｉと、触媒金属の例えばＡｕとの合金によって溶融合金滴３を形成してから、Ｓｉ原料ガスを供給する方法を採ることができる。
【００３８】
【発明の効果】
上述したように、本発明構成によれば、縦型チャネル構成とされることによって、その基体１における占有面積を小とすることができるにもかかわらず、その柱状半導体２の周面にチャネルが形成されることから、そのチャネル幅を１００ｎｍに及ぶ幅広のチャネル幅を得ることができる。
したがって、従来の平面チャネル構成によるトランジスタに比し、コンダクタンスの向上、カットオフ周波数の向上をはかるとができる。
【００３９】
また、上述の本発明製造方法によれば、柱状半導体によって構成するものであり、この柱状半導体を、上述したＶＬＳ法によって構成することによって、再現性に優れ、均一に構成することができるので、安定して、上述した目的とする特性の半導体装置を、量産的に製造することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造方法の要部の工程における概略断面図である。
【図２】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造方法の要部の工程における概略断面図である。
【図３】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造方法の要部の工程における概略断面図である。
【図４】Ａ〜Ｃは、それぞれ本発明装置の一例の一製造方法の要部の工程における概略断面図である。
【図５】Ａ〜Ｃは、本発明の説明に供する柱状半導体の製造方法の一例の各工程図である。
【図６】ＡおよびＢは、本発明の説明に供する柱状半導体の製造方法の一例の各工程図である。
【符号の説明】
１・・・基板、１ａ・・・主面、２・・・柱状半導体、３・・・溶融合金滴、４・・・側面、５・・・金属層、１１・・・絶縁層、１２・・・半導体層、１３絶縁層、１３ｇ・・・ゲート絶縁層、１４・・・ゲート導電層、１５，１６・・・ソースないしはドレイン領域、１７・・・埋込み絶縁層、１８・・・ゲート電極取出し導電層、１９・・・表面絶縁層、２１・・・第１のコンタクト孔、２２・・・第２のコンタクト孔、２３・・・第３のコンタクト孔、２４・・・ゲート電極、２５，２６・・・ソースないしはドレイン電極
３１・・・位置規制膜、３１ａ・・・透孔、３２・・・電極導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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