(57)【特許請求の範囲】
【請求項１】
ローとカラムのマトリックスで配列されたメモリセルを具備したセルアレイと、前記ローに各々対応する複数の第１ワードラインと、ロー方向に伸張する複数の第２ワードラインと、前記第２ワードラインと前記第１ワードラインの比は１：ｎ（ここで、ｎは少なくとも１より大きい定数）であり、正常動作の間に前記第２ワードライン中、外部アドレス信号に対応する一つのワードラインを選び、そして、選ばれたワードラインに対応する第１ワードライン中、一つのワードラインを選択するためのデコーダと、バーンイン動作の間に前記外部アドレス信号中、少なくとも２ビットのアドレス信号を受け入れ、第１及び第２制御信号を発生する手段及び、前記バーンイン動作の間に前記第１及び第２制御信号に応じて前記第２ワードラインが選択的にアドレシングされるように決定する前記外部アドレス信号中、一つの対応する一対の第１ローアドレス信号を発生し、そして、バーンイン動作を知らせる信号に応じて余りの外部アドレス信号に対応し、各々対からなる第２ローアドレス信号を発生する手段を含み、前記バーンイン動作の間に前記デコーダは前記活性化された第２ローアドレス信号を受け入れ、そして、一対の前記第１ローアドレス信号に応じて隣接した第２ワードラインの間に電位差が発生するように前記第２ワードラインを選択的に活性化させる半導体メモリ装置。
【請求項２】
前記各メモリセルは一つの貯蔵キャパシターと一つのスイッチトランジスターを含む請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１及び第２ローアドレス信号を発生する手段は、正常動作の間に前記第１ローアドレス信号に対応する外部アドレス信号を受け入れるための第１アドレスバッファ及び、前記各第２ローアドレス信号に対応する外部アドレス信号を各々受け入れるための第２アドレスバッファを含む請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１アドレスバッファは、前記バーンイン動作の間に、前記第１及び第２制御信号に応じて一対の前記第１ローアドレス信号を発生して前記デコーダに提供する請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２アドレスバッファは、前記バーンイン動作の間に、前記バーンイン動作を知らせる信号に応じて前記第２ローアドレス信号を活性化させる請求項１に記載の半導体メモリ装置。
【請求項６】
ローとカラムのマトリックスで配列され、各々が一つの貯蔵キャパシターと一つのスイッチトランジスターを具備したメモリセルのアレイと、ロー方向に伸張する複数のメインワードラインと、前記ローに各々対応する複数のサブワードラインと、前記メインワードラインと前記サブワードラインの比は１：ｎ（ここで、ｎは少なくとも１より大きな定数）であり、バーンイン動作を知らせる信号及び前記メインワードラインをアドレシングするための外部アドレス信号中、少なくとも２ビットの外部アドレス信号に応じて第１及び第２制御信号を発生する手段と、前記外部アドレス信号を各々受け入れるためのアドレスバッファと、前記バーンイン動作の間に前記アドレスバッファ中、一つは前記第１及び第２制御信号に応じて前記メインワードラインが選択的にアドレシングされるように決定する一対の第１ローアドレス信号を発生し、そして、余りのアドレスバッファは前記バーンイン動作を知らせる信号に応じて、各々対からなる第２ローアドレス信号を各々活性化させ、前記バーンイン動作の間に前記活性化された第２ローアドレス信号を受け入れ、そして、一対の前記第１ローアドレス信号に応じて前記メインワードライン中、隣接したラインの間に電位差が発生されるように前記メインワードラインを選択的に活性化させるデコーダを含む半導体装置。
【請求項７】
前記デコーダは前記第２ローアドレス信号中、少なくとも２ビットの信号に応じて前記選択されたメインワードラインに対応するサブワードラインを全て或いは隣接したサブワードラインの間に電位差が発生するように選択的に活性化させる請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくは信頼性を向上させることができるバーンイン制御回路（ｂｕｒｎ−ｉｎ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）を持つ半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ダイナミックラム（ｄｙｎａｍｉｃ  ＲＡＭ：ＤＲＡＭ）あるいはスタティックラム（ｓｔａｔｉｃ  ＲＡＭ：ＳＲＡＭ）と同じ半導体メモリ装置で、チップパッケージ工程以前、あるいは以後にバーンイン動作（又は、ストレス動作）が一般的に遂行される。そのようなバーンインテストは同一なチップに貯蔵されたメモリセルの結合（要すると、ブリッジ性工程欠陥）あるいは耐久力（ｓｔｒｅｎｇｔｈ）を検査するために要求され、外部電源電圧（ｅｘｔｅｒｉｏｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）あるいは電源電圧より高い電圧が各メモリセルに供給されるにより、メモリセルがよい状態（ｇｏｏｄ  ｓｔａｔｅ）であるか或いは悪い状態（ｂａｄ  ｓｔａｔｅ）であるかを検査することができる。バーンインテストは実際的に半導体産業で遂行されてきて、そして、より効果的なバーンインテストを遂行するための努力が行われてきた。
【０００３】
半導体メモリ装置が高集積化されるにより、それのレイアウトも高集積化に適合な構造で変化されてきた。その中の一つが階層的なワードライン構造（ｈｉｅｒａｒｃｈｉｃａｌ  ｗｏｒｄｌｉｎｅ  ｓｔｒｃｔｕｒｅ、或いは分割ワードライン構造）である。要すると、１６Ｍ  ＤＲＡＭで複数のメモリ領域中、一つのメモリ領域に割り当てた５１２のワードラインを選び、駆動する場合、ワードライン用導電線が長くなることにより誘発される問題点が多い。これを解決するための、前で言及した階層的なワードライン構造或いは分割ワードライン構造によると、５１２のワードライン（以後、サブワードラインと称する）中、ｎ個（要すると、四つ）当り一つの導電線（要すると、メインワードライン）を割り当てることにより、サブワードラインが選択的に駆動される（図１参照）。
【０００４】
ｎ個のサブワードライン（通常的に、ポリシリコンからなる）に対応するメインワードライン（通常的に、金属線からなる）は、レイアウト側面で見る時、一般的に対応するサブワードライン上に、そして、セルアレイ領域（複数のメモリ領域を具備する）に渡って、全体的に配置される（図１参照）。
【０００５】
前で、言及した階層的な（或いは分割）ワードライン構造を持つＤＲＡＭでバーンイン動作が遂行される場合、一般的にローアドレス信号（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｉｇｎａｌｓ）を基準としてサブワードライン中、偶数番目／奇数番目ラインが交代に活性化されたり、或いは全てのサブワードラインが同時に活性化される。これにより、隣接したサブワードラインの間に電位差が発生されるようにして工程欠陥、要すると、ブリッジ性工程欠陥にストレスを加えることにより、ブリッジ性工程欠陥をなくすことができるし、或いは除去されない場合、パッケージ工程以前に、すなわち、ウェーハー状態で不良ダイを判別することができるようになる。
【０００６】
しかし、従来技術によるバーンインテストの間に、分割或いは階層的なワードライン構造を持つＤＲＡＭでｎ個のサブワードラインに対応する各メインワードラインは全てが活性化されているので、ブリッジ性工程欠陥が発生する可能性が高いメインワードラインにストレスを加えることができない。すなわち、全てのメインワードラインがバーンインテスト動作の間に同一な電位レベルを持つので、メインワードラインの間に電位差が形成されない。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的はメインワードラインとサブワードラインで分割されたワードライン構造でバーンインテスト動作にメインワードラインの間に電位差を発生させることにより、メインワードラインにストレスを加えることができるバーンイン制御回路を具備した半導体メモリ装置を提供することである。
【０００８】
本発明の他の目的は信頼性を向上させることができるバーンイン制御回路を持つ半導体メモリ装置を提供することである。
【０００９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、ローとカラムのマトリックスで配列されたメモリセルを具備したセルアレイと、ローに各々対応する複数の第１ワードラインと、ロー方向に伸張する複数の第２ワードラインと、第２ワードラインと第１ワードラインの比は１：ｎ（ここで、ｎは少なくとも１より大きい定数）であり、正常動作の間に第２ワードライン中、外部アドレス信号に対応する一つのワードラインを選び、そして、選ばれたワードラインに対応する第１ワードライン中、一つのワードラインを選択するためのデコーダと、バーンイン動作の間に外部アドレス信号中、少なくとも２ビットのアドレス信号を受け入れ、第１及び第２制御信号を発生する手段及び、バーンイン動作の間に第１及び第２制御信号に応じて第２ワードラインが選択的にアドレシングされるように決定する外部アドレス信号中、一つの対応する一対の第１ローアドレス信号を発生し、そして、バーンイン動作を知らせる信号に応じて余りの外部アドレス信号に対応し、各々対からなる第２ローアドレス信号を発生する手段を含み、バーンイン動作の間にデコーダは活性化された第２ローアドレス信号を受け入れ、そして、一対の第１ローアドレス信号に応じて隣接した第２ワードラインの間に電位差が発生されるように第２ワードラインを選択的に活性化させる。
【００１０】
この態様において、各メモリセルは一つの貯蔵キャパシターと一つのスイッチトランジスターを含む。
【００１１】
この態様において、第１及び第２ローアドレス信号を発生する手段は、正常動作の間に第１ローアドレス信号に対応する外部アドレス信号を受け入れるための第１アドレスバッファ及び、各第２ローアドレス信号に対応する外部アドレス信号を各々受け入れるための第２アドレスバッファを含む。
【００１２】
この態様において、第１アドレスバッファは、バーンイン動作の間に、第１及び第２制御信号に応じて一対の第１ローアドレス信号を発生してデコーダに提供する。
【００１３】
この態様において、第２アドレスバッファは、バーンイン動作の間に、バーンイン動作を知らせる信号に応じて第２ローアドレス信号を活性化させる。
【００１４】
本発明の他の特徴によると、ローとカラムのマトリックスで配列され、各々が一つの貯蔵キャパシターと一つのスイッチトランジスターを具備したメモリセルのアレイと、ロー方向に伸張する複数のメインワードラインと、ローに各々対応する複数のサブワードラインと、メインワードラインとサブワードラインの比は１：ｎ（ここで、ｎは少なくとも１より大きな定数）であり、バーンイン動作を知らせる信号及びメインワードラインをアドレシングするための外部アドレス信号中、少なくとも２ビットの外部アドレス信号に応じて第１及び第２制御信号を発生する手段と、外部アドレス信号を各々受け入れるためのアドレスバッファと、バーンイン動作の間にアドレスバッファ中、一つは第１及び第２制御信号に応じてメインワードラインが選択的にアドレシングされるように決定する一対の第１ローアドレス信号を発生し、そして、余りのアドレスバッファはバーンイン動作を知らせる信号に応じて、各々対からなる第２ローアドレス信号を各々活性化させ、バーンイン動作の間に活性化された第２ローアドレス信号を受け入れ、そして、一対の第１ローアドレス信号に応じてメインワードライン中、隣接したラインの間に電位差が発生されるようにメインワードラインを選択的に活性化させるデコーダを含む。
【００１５】
この態様において、デコーダは第２ローアドレス信号中、少なくとも２ビットの信号に応じて選択されたメインワードラインに対応するサブワードラインを全て或いは隣接したサブサードラインの間に電位差が発生するように選択的に活性化させる。
【００１６】
このような装置により、バーンインテスト動作の間にメインワードラインにストレスを加えるようにメインワードラインが選択的に要すると奇数番目／偶数番目ラインが交代に活性化される。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態による参照図面の図１ないし図５を参照しつつ詳細に説明する。
【００１８】
図１を参照すると、本発明の新規な半導体メモリ装置はバーンイン制御回路１４０を提供し、バーンイン制御回路１４０はバーンインテスト動作の間にバーンイン動作を知らせる信号（ΦＷＢＥ）及びアドレス信号Ａ２及びＡ３に応じてメインワードラインＭＷＬｉをアドレシングするためのローアドレス信号中、最下位ビットを制御するための制御信号ΦＮＷＥ０及びΦＮＷＥ１を発生する。そして、信号に制御される第１アドレスバッファ１６２はそれのレベルにより偶数番目／奇数番目メインワードラインを選択するためのローアドレス信号を発生する。これで、バーンインテスト動作の間にメインワードラインが選択的に活性化される。すなわち、隣接したメインワードラインの間に電位差が形成されるので、バーンインテスト動作の間にストレス効果を極大化することにより、半導体メモリ装置の信頼性を向上することができる。
【００１９】
再び、図１を参照すると、本発明の好ましい実施形態によるＤＲＡＭ装置の概略的な構成を示すブロック図である。本発明のＤＲＡＭ装置はメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１００を含み、メモリセルアレイ１００はメインワードライン（ｍａｉｎ  ｗｏｒｄ  ｌｉｎｅｓ：ＭＷＬｉ）（ここで、ｉ＝０−１２７）、サブワードライン（ｓｕｂ−ｗｏｒｄ  ｌｉｎｅｓ：ＳＷＬｊ）（ここで、ｊ＝０−５１１）を具備する。メモリセルアレイ１００が複数のメモリセルブロック（ｍｅｍｏｒｙ  ｃｅｌｌ  ｂｌｏｃｋｓ）から構成されることはこの分野の通常的な知識を習得した人々によく知られている。便宜上、図１には一つのメモリセルブロックが図示される。ここで、メインワードラインＭＷＬｉとサブワードラインＳＷＬｊの比は１：４である。
【００２０】
メインワードラインＭＷＬｉはローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）１２０に電気的に連結されている。ローデコーダ１２０は対からなるローアドレス信号ＲＡｍ及びＲＡｍ（ここで、ｍ＝０−８）を受け入れてメインワードラインＭＷＬｉ中、一つ（要すると、ＭＷＬ０）を選択して、そして、選択されたワードラインＭＬＷ０に対応する四つのサブワードライン（ＳＷＬ０−ＳＷＬ３）中、一つを選択するための信号ＰＸ０−ＰＸ３を発生する。図面には図示されていないが、信号ＰＸ０−ＰＸ３を伝達するための信号ラインとサブワードラインＳＷＬｊが交差する領域にサブワードラインを各々選択するためのサブワードラインデコーダ（ｓｕｂ−ｗｏｒｄ  ｌｉｎｅ  ｄｅｃｏｄｅｒ：ＳＷＤ）が各々配列される。これで、選択されたメインワードライン（要すると、ＭＷＬ０）に対応するサブワードラインＳＷＬ０−ＳＷＬ３中、一つが対応するＳＷＤにより選択され、そして、駆動される。
【００２１】
本発明によるＤＲＡＭ装置はバーンイン制御回路（ｂｕｉｎ−ｉｎ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１４０及びアドレスバッファ回路（ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ｃｉｒｃｕｉｔ）１６０を含む。バーンイン制御回路１４０はバーンインテスト動作を知らせる信号ΦＷＢＥと２ビットの外部アドレス信号（要すると、Ａ２及びＡ３）を受け入れて制御信号ΦＮＷＥｎ（ここで、ｎ＝０、１）を発生する。信号ΦＷＢＥは正常な動作の間は非活性化され、そして、バーンイン動作の間に活性化されるアクティブハイ信号（ａｃｔｉｖｅ  ｈｉｇｈ  ｓｉｇｎａｌ）である。ここで、信号ΦＮＷＥｎはメインワードラインＭＷＬｉ中、偶数番目／奇数番目ライン（ｅｖｅｎ−ｎｕｍｂｅｒｅｄ  ｌｉｎｅｓ  ｏｒｏｄｄ−ｎｕｍｂｅｒｅｄ  ｌｉｎｅｓ）が選択的にアドレシングするための信号である。
【００２２】
アドレスバッファ回路１６０は正常な動作の間に外部からＴＴＬレベルの外部アドレス信号Ａｍを受け入れ、ＣＭＯＳレベルのローアドレス信号ＲＡｍ及び−ＲＡｍをデコーダ１２０に提供する。回路１６０はメインワードラインＭＷＬｉをアドレシングするためのローアドレス（要すると、ＲＡ２−ＲＡ８）中、最下位ビットに対応するアドレス信号Ａ２を受け入れるための第１アドレスバッファ１６２とサブワードラインＳＷＬｊをアドレシングするためのアドレス信号（Ａ０及びＡ１）及び余りのアドレス信号（Ａ３−Ａ８）を受け入れるための第２アドレスバッファ１６４で分類される。
【００２３】
正常的な動作の間に外部から印加されるアドレス信号Ａｍをラッチさせるためのローアドレスラッチ信号（ｒｏｗ  ａｄｄｒｅｓｓ  ｌａｔｃｈ  ｓｉｇｎａｌ：ＲＡＬ）により第１及び第２アドレスバッファ１６２及び１６４は対応するアドレス信号Ａｍを各々受け入れる。しかし、バーンインテスト動作の間に外部アドレス信号Ａｍは、非活性化されるローアドレスラッチ信号ＲＡＬにより、対応するバッファに印加されない。これに反して、バーンインテスト動作の間に第１アドレスバッファ１６２はバーンイン制御回路１４０から提供される制御信号ΦＮＷＥｎに応じて一対のローアドレス信号ＲＡ２及びＲＡ２Ｂを発生する。
【００２４】
そして、第２アドレスバッファ１６４はバーンイン制御回路１４０に提供されるバーンインテスト動作を知らせる信号ＷＢＥに応じて対からなる余りのローアドレス信号ＲＡ０及び−ＲＡ０、ＲＡ１及び−ＲＡ１、ＲＡ３及び−ＲＡ３〜ＲＡ８及び−ＲＡ８をハイレベルに活性化させる。これで、バーンインテスト動作の間に、デコーダ１２０は活性化されたローアドレス信号ＲＡ０及び−ＲＡ０、ＲＡ１及び−ＲＡ１、ＲＡ３及び−ＲＡ３〜ＲＡ８及び−ＲＡ８を受け入れ、そして、一対のローアドレス信号ＲＡ２及び−ＲＡ２に応じて隣接したメインワードラインの間に電位差が発生するようにメインワードラインＭＷｉを選択的に活性化させる。結局、選択的に、すなわち、偶数番目／奇数番目ラインが交代に活性化されるので、メインワードラインＭＷＬｉにストレスが加えることができる。
【００２５】
図２を参照すると、本発明の好ましい実施形態によるバーンイン制御回路を示す回路図が図示されている。バーンイン制御回路１４０はバーンインテスト動作の間に信号ΦＷＢＥとアドレス信号Ａ２及びＡ３を受け入れて制御信号ΦＮＷＥ０及びΦＮＷＥ１を発生し、五つのインバーター回路１０，１６，１８，２０及び２２と二つのＮＯＲゲート１２及び１４からなっている。信号ΦＷＢＥ及びアドレス信号Ａ２及びＡ３のレベルによる制御信号ΦＮＷＥ０及びΦＮＷＥ１のレベルを表１に示す。
【００２６】
【表１】
0004068241.tif 000002
【００２７】
そして、表１から分かるように、バーンイン制御回路１４０は正常的な動作の間にローレベルに非活性化されるバーンインテスト動作を知らせる信号ΦＮＷＥ０及びΦＮＷＥ１をローレベルに維持する。
【００２８】
図３は図１の第１の第１アドレスバッファを示す回路図であり、図４は図１の第２アドレスバッファを示す回路図である。
【００２９】
再び図３を参照すると、信号ΦＲＡＥはアドレスバッファを活性化させるための信号であり、チップのマスタークロック信号に同期する。バーンインテストの動作する時、チップマスタークロック信号が非活性化状態に維持されることにより、信号ΦＲＡＥはロー状態に非活性化される。信号ΦＲＡＬはアドレス信号をラッチするための信号として、信号ΦＲＡＥと同一な位相を持つ。すなわち、バーンインテスト動作の間にローレベルに非活性化される。そして、信号ΦＲＡＲはローアドレス信号を初期化させるための信号として、対応するアドレスバッファの出力を各々ローレベルに初期化させるための信号である。
【００３０】
第１アドレスバッファ１６２は正常な動作の間にＴＴＬレベルの外部アドレス信号Ａ２を受け入れ、ＣＭＯＳレベルの対からなるローアドレス信号ＲＡ２及び−ＲＡ２を出力する。そして、バーンインテスト動作の間に非活性化される信号ΦＲＡＥ及びΦＲＡＬにより外部アドレス信号が印加されない。反面、図２のバーンインテスト回路１４０から提供される制御信号ΦＮＷＥ０及びΦＮＷＥ１のレベルによりローアドレス信号ＲＡ２及び−ＲＡ２を発生する。
【００３１】
まとめると、制御信号ΦＮＷＥ０がハイレベルであり、制御信号ΦＮＷＥ１がローレベルである時、トランジスター３４はオンされ、トランジスター３２はオフされる。その結果、インバーター３６及び３８を通じてローアドレス信号ＲＡ２及び−ＲＡ２は各々ローレベルとハイレベルになる。制御信号ΦＮＷＥ０及びΦＮＷＥ１の他の場合も前で述べた方法と同一なので、ここでこれに対する説明は省略する。ここで、ゲート２４及び２６は各々ＰＭＯＳトランジスター２５及び２９を含み、各トランジスター２５及び２９は対応する制御信号ΦＮＷＥ０及びΦＮＷＥ１がハイレベルである時、対応するトランジスター３２及び３４で形成されるＤＣ電流パス（ｃｕｒｒｅｎｔ  ｐａｔｈ）を遮断するために各ＮＡＮＤゲート２７及び３１に提供される。
【００３２】
再び、図４を参照すると、アドレス信号Ａ０、Ａ１及びＡ３−Ａ８に対応するアドレスバッファは全て同一の回路構成を持つので、一つのアドレスバッファのみが図示されている。
【００３３】
図４のアドレスバッファ１６４に提供される信号ΦＲＡＥ、ΦＲＡＬ及びΦＲＡＲも図３のそれと同一な特性を持ちながら、正常的な動作をする時、各バッファは図３のそれと同一に動作する。
【００３４】
但し、図３のアドレスバッファと異なるのはアドレスバッファ１６４がバーンインテスト動作を知らせる信号ΦＷＢＥに応じてバーンインテスト動作の間に対応する対からなるローアドレス信号を全て活性化させることである。すなわち、バーンインテスト動作の間にローレベルの信号ΦＲＡＲによりＮＡＮＤゲート４０及び４２は他の入力信号のレベルに関係なく、ハイレベルを出力する。これと同時に、信号ΦＷＢＥはハイレベルに印加されるので、インバーター回路４６及び４８はインバーター回路４４を通じてローレベルの信号ΦＷＢＥが印加される。従って、ＮＡＮＤゲート４６及び４８は対応するローアドレス信号をハイレベルに設定する。
【００３５】
図５は本発明のバーンインテストモードによる動作タイミング図である。以下、本発明のバーンインテストモードによる動作が図１ないし図５を参照して詳細に説明される。
【００３６】
バーンインテスト動作が遂行されると、信号ΦＲＡＲ及びΦＲＡＥと信号−ＣＥは各々ローレベルとハイレベルに維持され、そして、外部からバーンインテスト動作を知らせる信号ＷＢＥがハイレベルに印加される。そして、外部から印加されるアドレス信号Ａ２及びＡ３のレベルによりメインワードラインＭＷＬｉをアドレシングするためのローアドレス信号（Ａ２−Ａ８）中、最下位ビットＬＳＢに対応するローアドレス信号（要すると、ＲＡ２及び−ＲＡ２）を制御するための信号ΦＮＷＥ０及びΦＮＷＥ１が生成される。これに対する真理値表は表２のようになる。
【００３７】
【表２】
0004068241.tif 000003
【００３８】
メインワードラインＭＷＬｉ中、偶数番目メインワードラインＭＷＬ０、ＭＷＬ２、ＭＷＬ４、…、ＭＷＬ１２６が選択される動作が説明される。表２から分かるように、偶数番目メインワードラインを選択するためにアドレス信号Ａ２及びＡ３は各々ローレベルとハイレベルに印加されなければならない。これにより、図２のバーンイン制御回路１４０は信号ΦＷＢＥがハイレベルに維持される間に各々ハイレベルとローレベルの制御信号ΦＮＷＥ０及びΦＮＷＥ１を発生する。
【００３９】
続いて、制御信号ΦＮＷＥ０及びΦＮＷＥ１が印加される第１アドレスバッファ１６２はローレベルのローアドレス信号ΦＷＢＥが印加される第２アドレスバッファ１６４は全てハイレベルに活性化されたローアドレス信号及びその相補ローアドレス信号を発生する。これにより、第１及び第２アドレスバッファ１６２及び１６４からローアドレス信号が入力されるデコーダ１２０は、図５に図示されるように、偶数番目メインワードラインをハイレベルに、そして、奇数番目メインワードラインをローレベルに選択的に駆動する。結果的に、隣接したメインワードライン（要すると、偶数番目メインワードラインと奇数番目メインワードライン）の間に電位差が形成される。すなわち、バーンインテスト動作の間にメインワードラインに対するストレス効果を従来のそれに比べて極大化することができる。
【００４０】
本実施形態で選択されるメインワードラインに対応するサブワードラインを選択するためのローアドレス信号ＲＡ０、−ＲＡ０及びＲＡ１、−ＲＡ１は、信号ΦＷＢＥにより第２アドレスバッファ１６４から自動的にハイレベルに発生されるので、選択されたメインワードラインに対応する全てのサブワードラインが活性化される。しかし、内部的なコーディングによりサブワードラインもいろいろにコーディングできることはこの分野の通常的な知識を習得した人々に自明である。そして、奇数番目メインワードライン及び全てのメインワードラインが選択される動作は、表２の条件によると、前で説明された偶数番目メインワードラインのそれと同一なので、便宜上それに対する説明は省略する。
【００４１】
【発明の効果】
前記したように、バーンインテスト動作する時、内部的にメインワードラインをアドレシングするためのローアドレス信号を制御することにより、選択的にメインワードラインを活性化させることができる。これにより、バーンインテスト動作の間にメインワードラインに十分なストレスを加えることができ、その結果、半導体メモリ装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の好ましい実施形態によるバーンイン制御回路を具備した半導体メモリ装置の構成を示すブロック図である。
【図２】  本発明の好ましい実施形態による図１のバーンイン制御回路を示す回路図である。
【図３】  本発明の好ましい実施形態による図１の第１アドレスバッファ回路を示す回路図である。
【図４】  本発明の好ましい実施形態による図１の第２アドレスバッファ回路を示す回路図である。
【図５】  本発明のバーンイン動作モードによる信号のタイミングを示す図面である。
【符号の説明】
１００：メモリセルアレイ
１２０：ローデコーダ
１４０：バーンイン制御回路
１６０：アドレスバッファ回路
１６２：第１アドレスバッファ
１６４：第２アドレスバッファ
【図１】
0004068241.tif 000004
【図２】
0004068241.tif 000005
【図３】
0004068241.tif 000006
【図４】
0004068241.tif 000007
【図５】
0004068241.tif 000008