(57)【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、
前記メモリセル領域に形成された転送トランジスタと、
前記転送トランジスタの一方の拡散層に接続され、第１の導電層からなる蓄積電極と、前記蓄積電極の側壁を覆う誘電体膜と、前記誘電体膜上に形成された対向電極とを有するキャパシタと、
前記第１の導電層からなり、前記半導体基板の前記周辺回路領域に形成された拡散層に接続された第１の導電体プラグと、
前記第１の導電体プラグに電気的に接続された第１の配線と、
前記第１の導電体プラグの側壁に形成され、前記誘電体膜と同一の絶縁層よりなる第１の絶縁膜と、
前記第１の絶縁膜が形成された前記第１の導電体プラグの前記側壁に形成され、前記対向電極と同一の導電膜からなるサイドウォールと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
複数の前記蓄積電極を備え、前記対向電極は、前記複数の蓄積電極間に埋め込んで形成されている
ことを特徴とする半導体装置。
【請求項３】
下地基板上の第１の領域上に、複数の蓄積電極を形成し、前記下地基板上の第２の領域に、前記蓄積電極と同一の導電層よりなる第１の柱状導電体を形成する蓄積電極形成工程と、
前記複数の蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜が形成された前記下地基板上に第１の導電膜を堆積してエッチバックし、前記誘電体膜によって覆われた前記複数の蓄積電極の間に充填して形成された前記第１の導電膜よりなる対向電極を形成する対向電極形成工程と、
前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
下地基板の第１の領域上に形成され、第１の導電膜と第２の導電膜とが順次積層されてなる柱状体と、前記下地基板上の第２の領域に接続され、前記第１の導電膜と前記第２の導電膜とが順次積層されてなる第１の柱状導電体とを形成する柱状導電体形成工程と、
前記柱状体及び前記第１の柱状導電体の側壁に、第３の導電膜よりなるサイドウォールを形成するサイドウォール形成工程と、
前記柱状体を構成する前記第２の導電膜を選択的に除去し、前記第１の領域上に、前記第１の導電膜及び前記サイドウォールよりなる王冠型の蓄積電極を形成する蓄積電極形成工程と、
前記蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜が形成された前記下地基板上に第４の導電膜を堆積してパターニングし、前記誘電体膜を介して前記蓄積電極を覆う対向電極を形成する対向電極形成工程と、
前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
下地基板上に第１の導電膜を堆積してパターニングし、前記下地基板の第１の領域上に開口部を有し、前記下地基板の第２の領域上に第１の柱状導電体を有する第１の導電膜を形成する第１の導電膜形成工程と、
前記第１の導電膜上に第２の導電膜を形成する第２の導電膜形成工程と、
前記開口部の内壁及び底面、前記第１の柱状導電体の側壁に前記第２の導電膜を残存させるように前記第２の導電膜を除去し、前記開口部の底面から内壁に延在する蓄積電極と、前記第１の柱状導電体の側壁に形成されたサイドウォールとを形成する第２の導電膜除去工程と、
前記第１の柱状導電体領域を除く前記第１の導電膜を除去する第１の導電膜除去工程と、
前記蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜が形成された前記下地基板上に第４の導電膜を堆積してパターニングし、前記誘電体膜を介して前記蓄積電極を覆う対向電極を形成する対向電極形成工程と、
前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来から、より高密度、高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。
近年、ＤＲＡＭ型の半導体装置の製造分野では製造メーカ間の競争が激化しており、より高集積化された高性能の半導体装置を如何に低価格で製造するかが重要な課題となっている。
【０００３】
このため、キャパシタにはより単純な構造が望まれており、単純な構造で十分な容量を確保しうる構造が検討されている。これらキャパシタの構造の一つとして、柱状の導電体を蓄積電極として用いるものがある。
以下、柱状の導電体を蓄積電極として用いる半導体装置について図５２を用いて説明する。
【０００４】
半導体基板１０上には、ソース／ドレイン拡散層２０、２２が独立に形成されている。ソース／ドレイン拡散層２０、２２間の半導体基板１０上には、ゲート酸化膜を介してゲート電極１８が形成されている。こうして、ゲート電極１８、ソース／ドレイン拡散層２０、２２からなるメモリセルトランジスタが構成されている。
【０００５】
メモリセルトランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０上にスルーホールが開口された層間絶縁膜２４が形成されている。
スルーホール内には、その底部においてソース／ドレイン拡散層２０に接続され、層間絶縁膜２４上に突出した蓄積電極４６が形成されている。蓄積電極４６の上面及び側壁には、誘電体膜５２を介して対向電極５６が形成されており、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが形成されている。
【０００６】
メモリセルトランジスタ及びキャパシタが形成された半導体基板１０上には、層間絶縁膜６８を介して配線６０、６２が形成されている。配線６０は、対向電極５６に接続されており、配線６２は、周辺回路領域の半導体基板１０に接続されている。
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭが構成されている。
【０００７】
このように、図５２に示す従来の半導体装置は、キャパシタを構成する蓄積電極４６が単純な柱状構造であり、一度の成膜工程と一度のパターニング工程によって容易に形成することができる。このため、キャパシタの製造プロセスを大幅に簡略にすることができ、製造コストの削減が可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、柱状の蓄積電極４６を用いた従来の半導体装置では、メモリセル領域における高さが蓄積電極４６の高さの分だけ周辺回路領域よりも高くなるため、周辺回路に配線６２を接続するコンタクトホールを開口することが困難であった。
【０００９】
すなわち、周辺回路に配線６２を接続するためのコンタクトホールは、通常、蓄積電極４６上に形成された層間絶縁膜６８を通して形成されるが（図５２）、メモリセル領域における層間絶縁膜６８の高さと周辺回路領域における層間絶縁膜６８の高さとが著しく異なっている。このため、対向電極５６上に開口するコンタクトホールと周辺回路領域に開口するコンタクトホールとを同時に形成しようとすると、微細な加工精度が要求されるコンタクトホール開口工程や配線形成工程では十分な焦点深度を得ることができず、双方のコンタクトホールを正確に形成することができなかった。
【００１０】
また、焦点深度の確保のため層間絶縁膜６８上をＣＭＰ法などによって平坦化する技術も知られているが、周辺回路領域に開口するコンタクトホールはそのアスペクト比が極めて大きくなるため、コンタクトホールの開口が困難であった。また、コンタクトホールの埋め込みも容易ではなかった（図５３）。
また、半導体装置の製造プロセスでは、如何にリソグラフィー工程を削減するかが製造コストを低減するうえで重要であり、リソグラフィー工程を削減しうる半導体装置の構造及び製造方法が望まれていた。
【００１１】
また、各リソグラフィー工程間ではそれぞれの位置合わせズレ量を考慮してパターンレイアウトをする必要があるため、素子の微細化を進めるためには位置ずれを考慮せずにパターンをレイアウトしうる新たな手段が望まれていた。
本発明の目的は、単純な構造及び製造工程によってメモリセルを形成しうるとともに、周辺回路領域のコンタクト形成プロセスとの整合性に優れた半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、前記メモリセル領域に形成された転送トランジスタと、前記転送トランジスタの一方の拡散層に接続され、第１の導電層からなる蓄積電極と、前記蓄積電極の側壁を覆う誘電体膜と、前記誘電体膜上に形成された対向電極とを有するキャパシタと、前記第１の導電層からなり、前記半導体基板の前記周辺回路領域に形成された拡散層に接続された第１の導電体プラグと、前記第１の導電体プラグに電気的に接続された第１の配線と、前記第１の導電体プラグの側壁に形成され、前記誘電体膜と同一の絶縁層よりなる第１の絶縁膜と、前記第１の絶縁膜が形成された前記第１の導電体プラグの前記側壁に形成され、前記対向電極と同一の導電膜からなるサイドウォールとを有することを特徴とする半導体装置によって達成される。このようにして半導体装置を構成することにより、第１の配線と半導体基板とを接続する領域を第１の導電体プラグによって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなり、エッチング工程及び配線形成工程を簡略にすることができる。また、対向電極に接続された配線を第１の配線と同時に形成する場合にも、対向電極と柱状導電体との高さがほぼ等しいので、焦点深度の問題に影響されずにコンタクトホールや配線をパターニングすることができる。また、第１の導電体プラグには蓄積電極と同一の導電層を適用できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。
【００１３】
また、上記の半導体装置において、複数の前記蓄積電極を備え、前記対向電極は、前記複数の蓄積電極間に埋め込んで形成されていることが望ましい。このようにして半導体装置を構成すれば、対向電極を蓄積電極に対して自己整合的に形成することが可能となるので、対向電極をパターニングするためのリソグラフィー工程を削減することができる。
【００１８】
また、上記目的は、下地基板上の第１の領域上に、複数の蓄積電極を形成し、前記下地基板上の第２の領域に、前記蓄積電極と同一の導電層よりなる第１の柱状導電体を形成する蓄積電極形成工程と、前記複数の蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜が形成された前記下地基板上に第１の導電膜を堆積してエッチバックし、前記誘電体膜によって覆われた前記複数の蓄積電極の間に充填して形成された前記第１の導電膜よりなる対向電極を形成する対向電極形成工程と、前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、柱状導電体には蓄積電極と同一の導電層を適用できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、対向電極を蓄積電極に対して自己整合的に形成することができるので、従来の半導体装置の製造方法では対向電極の形成のために必要とされたリソグラフィー工程を削減することができる。
【００２６】
また、上記目的は、下地基板の第１の領域上に形成され、第１の導電膜と第２の導電膜とが順次積層されてなる柱状体と、前記下地基板上の第２の領域に接続され、前記第１の導電膜と前記第２の導電膜とが順次積層されてなる第１の柱状導電体とを形成する柱状導電体形成工程と、前記柱状体及び前記第１の柱状導電体の側壁に、第３の導電膜よりなるサイドウォールを形成するサイドウォール形成工程と、前記柱状体を構成する前記第２の導電膜を選択的に除去し、前記第１の領域上に、前記第１の導電膜及び前記サイドウォールよりなる王冠型の蓄積電極を形成する蓄積電極形成工程と、前記蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜が形成された前記下地基板上に第４の導電膜を堆積してパターニングし、前記誘電体膜を介して前記蓄積電極を覆う対向電極を形成する対向電極形成工程と、前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、王冠型の蓄積電極は、第１の柱状導電体を製造する際に同時に形成できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、王冠型のキャパシタを採用することにより蓄積電極及び第１の柱状導電体の高さを約半分にまで低くすることができるので、第１の柱状導電体の電気抵抗を低減することができる。
【００２７】
また、上記目的は、下地基板上に第１の導電膜を堆積してパターニングし、前記下地基板の第１の領域上に開口部を有し、前記下地基板の第２の領域上に第１の柱状導電体を有する第１の導電膜を形成する第１の導電膜形成工程と、前記第１の導電膜上に第２の導電膜を形成する第２の導電膜形成工程と、前記開口部の内壁及び底面、前記第１の柱状導電体の側壁に前記第２の導電膜を残存させるように前記第２の導電膜を除去し、前記開口部の底面から内壁に延在する蓄積電極と、前記第１の柱状導電体の側壁に形成されたサイドウォールとを形成する第２の導電膜除去工程と、前記第１の柱状導電体領域を除く前記第１の導電膜を除去する第１の導電膜除去工程と、前記蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜が形成された前記下地基板上に第４の導電膜を堆積してパターニングし、前記誘電体膜を介して前記蓄積電極を覆う対向電極を形成する対向電極形成工程と、前記第１の柱状導電体上に設けられ、前記第１の柱状導電体を介して前記第２の領域の前記下地基板に接続された第１の配線を形成する配線形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、王冠型の蓄積電極は、第１の柱状導電体を製造する際に同時に形成できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、王冠型のキャパシタを採用することにより蓄積電極及び第１の柱状導電体の高さを約半分にまで低くすることができるので、第１の柱状導電体の電気抵抗を低減することができる。
【００３８】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。
図１は本実施形態による半導体装置の構造を示す平面図及び断面図、図２乃至図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３９】
始めに、本実施形態による半導体記憶装置の構造を図１を用いて説明する。図１（ａ）は本実施形態による半導体装置の構造を示す拡大断面図、図１（ｂ）は本実施形態による半導体装置の構造を示す広域断面図、図１（ｃ）は本実施形態による半導体装置の構造を示す平面図である。
素子分離膜１２により画定された半導体基板１０上の所定の領域には、ソース／ドレイン拡散層２０、２２が独立に形成されている。ソース／ドレイン拡散層２０、２２の間の半導体基板１０上には、ゲート酸化膜を介してゲート電極１８が形成されている。こうして、ゲート電極１８、ソース／ドレイン拡散層２０、２２からなるメモリセルトランジスタが構成されている。ゲート電極１８は、素子領域と直交する方向に配されており、他の複数のメモリセルにおけるメモリセルトランジスタのゲート電極としても機能するワード線を構成している。
【００４０】
メモリセルトランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０上にプラグ３２が埋め込まれ、ソース／ドレイン拡散層２２上にプラグ３４が埋め込まれた層間絶縁膜２４が形成されている。
なお、実際のデバイス構造では、プラグ３２及びプラグ３４は、平面で劈開した一の断面上には同時に存在しない場合があるが、本明細書では説明の便宜上、一の断面図においてこれらプラグを表すこととする。
【００４１】
プラグ３４上にはビット線３８が形成されており、プラグ３４を介してソース／ドレイン拡散層２２に接続されている。図１においてビット線３８はコンタクト部しか示していないが、紙面垂直方向の所定の領域において、ゲート電極（ワード線）１８と交わる方向に延在して形成されている。
ビット線３８が形成された半導体基板１０上には層間絶縁膜４０が形成されている。層間絶縁膜４０上には、層間絶縁膜４０を通してプラグ３２に接続され、層間絶縁膜４０上に突出した柱状の蓄積電極４６が形成されている。蓄積電極４６の側壁には誘電体膜５２を介して対向電極５６が形成されており、隣接する蓄積電極４６との間は対向電極５６によって埋め込まれている。こうして、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが構成されている。
【００４２】
対向電極５６上には、対向電極５６に接続された配線６０が形成されており、こうして１トランジスタ、１キャパシタよりなるＤＲＡＭが構成されている。
そして、メモリセル領域にはこのような単位セルが隣接して設けられており（図１（ｂ））、対向電極５６は、蓄積電極４６を囲うメッシュ構造をなしている（図１（ｃ））。なお、図１（ｂ）には、図面の簡略のため、蓄積電極４６より上層の構造のみを示している。
【００４３】
一方、メモリセル領域と隣接する周辺回路領域には、半導体基板１０にプラグ３６を介して接続された柱状導電体４８が層間絶縁膜４０上に形成されており、上層に配された配線６２と半導体基板１０とを電気的に接続する役割を担っている。柱状導電体４８は、蓄積電極４６と同一の導電層により形成されている。
次に、本実施形態による半導体装置の製造方法を図２乃至図４を用いて説明する。
【００４４】
まず、半導体基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルを形成するメモリセル領域を、素子領域１６は周辺回路を形成する周辺回路領域を示すものとする。
次いで、例えば通常のＭＯＳトランジスタの形成方法により、素子領域１４にメモリセルトランジスタを形成する。メモリセルトランジスタのゲート電極１８は、隣接するメモリセルトランジスタ（図示せず）のゲート電極が連なるワード線の役割も担っている（図２（ａ））。
【００４５】
図２において、素子領域１６にはトランジスタなどの素子を形成していないが、素子が形成されている場合であっても同様に本実施形態を適用することができる。また、素子領域１４、１６は半導体基板１０中に形成されたウェル内に設けてもよいし、ソース／ドレイン拡散層２０、２２の構造も図示するようなＬＤＤ構造には限られない。
【００４６】
続いて、例えばＣＶＤ法により膜厚約３００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜２４を形成する（図２（ｂ））。層間絶縁膜２４は、他の方法によって堆積してもよい。また、表面の平坦化にはＳＯＧ膜やリフロー等を用いてもよい。
【００４７】
この後、通常のリソグラフィー技術及びエッチング技術を用い、ソース／ドレイン拡散層２０、２２上に開口されたスルーホール２６、２８と、素子領域１６上に開口されたスルーホール３０とを形成する（図２（ｃ））。
次いで、層間絶縁膜２４に開口されたスルーホール２６、２８、３０内に、プラグ３２、３４、３６をそれぞれ埋め込む（図２（ｄ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりスルーホール２６、２８、３０内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、プラグ３２、３４、３６を形成する。なお、プラグ３２、３４、３６は必ずしも形成する必要はない。デバイス構造やプロセス条件により必要に応じて形成すればよい。
【００４８】
なお、一般にエッチバックとは、堆積した膜を全面エッチングすることにより膜の表面を平坦化したり導電膜を埋め込む際に用いる技術をいうが、本明細書では、全面的に膜を除去することにより同様の効果を得る手段をも含む包括的な表現として用いることとする。すなわち、本明細書にいうエッチバックには、ドライエッチングにより全面エッチングする技術のみならず、ＣＭＰ法などを用いて全面研磨する技術、その他の技術をも含まれるものとする。
【００４９】
続いて、層間絶縁膜２４上に、プラグ３４を介してソース／ドレイン拡散層２２に接続されたビット線３８を形成する（図２（ｅ））。図２においてビット線３８はソース／ドレイン拡散層２２に接続するコンタクト部しか示していないが、紙面垂直方向の所定の領域において、ワード線と交わる方向に延在して形成されている。
【００５０】
この後、例えばＣＶＤ法により膜厚約３００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜４０を形成する（図３（ａ））。層間絶縁膜４０は、他の方法によって堆積してもよい。また、表面の平坦化にはＳＯＧ膜やリフロー等を用いてもよい。
次いで、通常のリソグラフィー技術及びエッチング技術を用い、プラグ３２上に開口されたスルーホール４２と、プラグ３６上に開口されたスルーホール４４とを形成する（図３（ｂ））。
【００５１】
なお、本実施形態ではスルーホール２６、３０に予めプラグ３２、３６を埋め込んでいるが、スルーホール４２、４４を開口する際に同時に層間絶縁膜２４をエッチングしてもよい。すなわち、層間絶縁膜４０と層間絶縁膜２４とを連続してエッチングし、ソース／ドレイン拡散層２０に達するスルーホール４２と、素子領域１６に達するスルーホール４４を開口してもよい。
【００５２】
次いで、例えばＣＶＤ法により膜厚約１．５μｍの不純物を添加した多結晶シリコン膜を堆積する。多結晶シリコン膜は、後工程でパターニングして蓄積電極となる膜であり、その膜厚は、必要となるキャパシタ容量に応じて適宜調整することが望ましい。
続いて、多結晶シリコン膜上に例えばＣＶＤ法によりシリコン窒化膜を堆積する。
【００５３】
この後、通常のリソグラフィー技術及びエッチング技術によりシリコン窒化膜と多結晶シリコン膜とを同一のパターンに加工し、プラグ３２に接続された柱状の蓄積電極４６と、プラグ３６に接続された柱状導電体４８とを形成する。このように形成した蓄積電極４６及び柱状導電体４８の上部は、シリコン窒化膜よりなるキャップ膜５０によって覆われる。ここで、蓄積電極４６の間隔は例えば０．１５μｍとし、柱状導電体４８の間隔は例えば０．３μｍ以上確保する。
【００５４】
次いで、例えばＣＶＤ法によりシリコン窒化膜を成膜した後、ウェット雰囲気中でシリコン窒化膜の表面を酸化し、酸化膜換算で例えば膜厚約０．１〜４ｎｍの誘電体膜５２を形成する。これにより、蓄積電極４６及び柱状導電体４８の表面は誘電体膜５２により覆われる（図３（ｃ））。
なお、本実施形態では誘電体膜５２として窒化酸化膜を用いたが、他の誘電体膜を用いてもよい。特に、窒化酸化膜より誘電率の高い膜を用いれば単位面積当たりの容量が増大するので、蓄積電極４６の高さを低くすることができる。これにより、蓄積電極４６のパターニングが容易となる。また、柱状導電体４８の高さも低くなるので、周辺回路領域での配線抵抗を低減することもできる。
【００５５】
続いて、例えばＣＶＤ法により膜厚約１００ｎｍの不純物を添加した多結晶シリコン膜を堆積して異方性エッチングを行い、蓄積電極４６及び柱状導電体４８の側壁に多結晶シリコン膜よりなるサイドウォール５４を形成する。
蓄積電極４６の間隔が約０．１５μｍと狭いメモリセル領域では、隣り合う蓄積電極４６の側壁に形成されたサイドウォール５４は互いに接続されるため、蓄積電極４６の間に埋め込まれたメッシュ構造の導電体が形成される。こうして、メッシュ構造の対向電極５６を形成する（図１（ｃ）参照）。
【００５６】
このように、サイドウォール５４は蓄積電極４６や柱状導電体４８等の構造体の側壁にのみ残存するので、これら構造体からサイドウォール幅以上に離間した領域にはサイドウォール５４は存在しないことになる。したがって、サイドウォール５４の形成後に対向電極５６を別途パターニングする必要はない。すなわち、対向電極５６をパターニングするためのリソグラフィー工程を設けることなく、対向電極５６を蓄積電極４６に対して自己整合的に形成することができる。また、高アスペクト比を有する状態での焦点深度の深いリソグラフィーを行う必要がなくなる。
【００５７】
このように対向電極５６を自己整合で形成するためには、隣接する蓄積電極４６の間にサイドウォール５４が完全に埋め込まれるように蓄積電極４６の間隔と多結晶シリコン膜の膜厚とを調整することが望ましい。
一方、周辺回路領域では柱状導電体４８はサイドウォール５４の幅より広い間隔をもって配置されているので、柱状導電体４８を取り囲んでサイドウォール５４が形成されるが、サイドウォール５４は隣接する柱状導電体４８を取り囲むサイドウォール（図示せず）と接続されることはない。
【００５８】
本実施形態においてこのように柱状導電体４８を所定の間隔をおいて配置しているのは、隣接する柱状導電体４８の間にサイドウォール５４が埋め込まれると、誘電体膜５２とサイドウォール５４とを介して隣接する柱状導電体４８が容量結合され、配線遅延などの悪影響をもたらす虞があるからである。
この後、例えばＣＶＤ法により膜厚約２．０μｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜５８を形成する（図４（ａ））。蓄積電極４６及び柱状導電体４８上に形成されたシリコン窒化膜よりなるキャップ膜５０をエッチングストッパとして研磨すれば、制御性よく研磨を終了させることができる。
【００５９】
次いで、通常のリソグラフィー技術及びエッチング技術により、柱状導電体４８上のキャップ膜５０を選択的に除去する。これにより、基板の表面には対向電極５６と柱状導電体４８とが露出することになる。シリコン窒化膜よりなるキャップ膜５０は、例えばボイルした燐酸中に浸漬することによってエッチングすることができる。
【００６０】
燐酸を用いたエッチングでは、マスクに用いるレジスト膜が同時に溶解されることがある。この場合、レジスト膜直下に薄いシリコン酸化膜を堆積し、レジスト膜と同一のパターンに加工しておけば、このシリコン酸化膜をマスクとしてキャップ膜５０をエッチングすることができる。
なお、従来の半導体装置の製造方法では、研磨により平坦化した表面に対して位置合わせを行い周辺回路領域のコンタクトホールを開口していたが、研磨により平坦化した表面は下地パターンの位置合わせマークを読みとることが困難であった。このため、下地パターンに対してコンタクトホールを精度よく開口することができなかった。
【００６１】
しかし、本実施形態による半導体装置の製造方法では、メモリセル領域の全体をレジストで覆うだけのラフな位置合わせで十分なので、平坦化した表面においても困難なくレジストのパターニングをすることができる。
また、本実施形態による半導体装置の製造方法では、キャップ膜５０を単にエッチングするだけで下地パターンに対して自己整合的にコンタクトホールを開口することができる。したがって、図５３に示す従来の半導体装置では焦点深度の問題からメモリセル領域に開口するコンタクトホールと周辺回路領域に開口するコンタクトホールとを同時に開口することが困難であったが、本実施形態による半導体装置では、セル部と周辺部の段差がなくなり焦点深度の問題がなくなる上に、リソグラフィー工程を経ることなく周辺回路領域に開口されたコンタクトホールを形成することができるので、製造工程を大幅に簡略化することができる。
【００６２】
続いて、このように形成した下地基板上に金属などの導電膜を堆積してパターニングし、対向電極５６に接続された配線６０と、周辺回路に接続された配線６２とを形成する（図４（ｂ））。
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００６３】
このように、本実施形態によれば、蓄積電極４６と、周辺回路に接続されたコンタクトプラグ（柱状導電体４８）とを同一プロセスで同一の導電層によって形成することにより、深いコンタクトホールを形成することなくメモリセル領域に接続された配線６０と周辺回路領域に接続された配線６２とを形成するので、半導体装置の製造工程を大幅に簡略にすることができる。
【００６４】
また、対向電極５６を蓄積電極４６に対して自己整合的に形成するので、対向電極５６をパターニングする必要がない。これにより、ＴＡＴに多大な影響を与えるリソグラフィー工程を減少することができる。
なお、上記実施形態では、キャップ膜５０をエッチングストッパとして層間絶縁膜５８を平坦化し、表面に露出した対向電極５６上に配線６０を形成したが、絶縁膜５８を平坦化後に、例えばシリコン酸化膜よりなる層間絶縁膜６４を堆積し（図５（ａ））、層間絶縁膜６４に形成された開口を介して配線６０を接続してもよい（図５（ｂ））。
【００６５】
このようにすれば、配線６０を接続する開口を形成する際のエッチング条件として、シリコン酸化膜はエッチングされやすく、シリコン窒化膜がエッチングされにくい条件を選択することにより、シリコン窒化膜よりなるキャップ膜５０がエッチングストッパとして機能するので、層間絶縁膜６４の開口をラフに開口した場合にも、対向電極５６のコンタクトを正確に形成することができる。また、蓄積電極４６上はキャップ膜５０によって保護されているので、蓄積電極４６と配線６０とがショートすることもない。
【００６６】
また、上記実施形態では、柱状導電体膜４８の側壁に形成したサイドウォール５４を最後まで残存するが、途中工程で除去してもよい。例えば、対向電極５６及びサイドウォール５４を形成した後、メモリセル領域のみをレジスト膜などで覆い、ウェットエッチングなどの等方性エッチングによってサイドウォール５４を除去することができる。
【００６７】
このようにサイドウォール５４を除去すれば、製造工程数は増加するが、柱状導電体４８の側壁にはサイドウォール５４が存在しないので、その分柱状導電体４８の配置間隔を狭めることができる。これにより、図１に示す半導体装置よりもコンタクト周りの集積度を向上することができる。
また、上記実施形態では、対向電極５６を形成するエッチングに異方性エッチングを用いたが、ウェットエッチング等の等方性エッチングを用いて対向電極５６を形成してもよい。
【００６８】
すなわち、図３（ｂ）に示す工程の後に、対向電極５６となる多結晶シリコン膜５３を堆積し（図６（ａ））、ウェットエッチングなどの等方性エッチングによってこの多結晶シリコン膜を所定の量だけエッチングすることにより、メモリセル領域にはメッシュ構造の対向電極５６が残存するが、周辺回路領域の柱状導電体４８側壁にはサイドウォールは形成されない（図６（ｂ））。
【００６９】
したがって、複数の柱状導電体４８を隣接して形成しても、サイドウォール５４を介してこれら柱状導電体４８がショートすることはないので、図１に示す半導体装置よりもコンタクト周りの集積度を向上することができる。
また、上記実施形態では、蓄積電極４６及び柱状導電体４８を覆うキャップ膜５０としてシリコン窒化膜を用いたが、Ａｌ2Ｏ3などの他の絶縁膜を適用してもよい。また、必ずしもキャップ膜を設ける必要はない。また、シリコン窒化膜の代わりに多結晶シリコン膜やクロム（Ｃｒ）膜などの導電性膜を用いてもよい。こうすることにより、キャップ膜５０を除去することなく周辺回路領域のコンタクト部を露出することができる。
【００７０】
この場合、メモリセル領域上には蓄積電極４６に電気的に接続するキャップ膜５０と対向電極５６とが露出するため、対向電極５６に接続された配線６０を蓄積電極４６と電気的に分離して形成することが困難となるが、例えば後述する第９実施形態による半導体装置の製造方法を用いることによって対向電極５６に接続する配線６０を形成することができる。
【００７１】
また、上記実施形態では蓄積電極４６及び柱状導電体４８、又はサイドウォール５４及び対向電極５６を構成する材料として不純物を含む多結晶シリコン膜を用いたが、他の材料であってもよい。例えば、アモルファスシリコン、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、銅（Ｃｕ）、銀（Ａｇ）、クロム（Ｃｒ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）等の金属材料、ＷＮやＴｉＮ等の金属窒化物、ＲｕＯ2などの金属酸化物、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ等の金属シリサイド、Ｗ／ＴｉＮ／Ｔｉ、Ｒｕ／ＴｉＮ／Ｔｉ等の複合金属材料を用いることができる。これら材料は、誘電体膜５２として用いる絶縁材料との相性や、材料自体の抵抗値を考慮したうえで適宜選択することが望ましい。また、プロセスに必要とされる熱処理量を考慮した上で適宜選択することも望ましい。
【００７２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図７乃至図９を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図７は本実施形態による半導体装置の構造を示す概略断面図、図８及び図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７３】
第１実施形態による半導体装置では、柱状導電体４８を多結晶シリコン膜により構成した。しかし、多結晶シリコン膜は金属材料と比較して抵抗値が約２桁大きいため、周辺回路をより高速に動作させるためには多結晶シリコン膜に変わる低抵抗材料、例えばタングステン膜に置き換えることが望ましい。この場合、柱状導電体４８の材料をタングステン膜に置き換えると柱状導電体４８は蓄積電極４６と同一の材料により構成するので、蓄積電極４６もタングステン膜によって形成されることになる。
【００７４】
しかし、誘電体膜５２として広く用いられている窒化酸化膜は、タングステン膜など一定の材料に対して相性が悪く、成膜条件やプロセス温度等の条件によってはタングステン膜の表面には良質の膜を形成することができない場合がある。また、他の高誘電性材料、例えばＡｌ2Ｏ3、Ｔａ2Ｏ5、（ＢａxＳｒ1-x）ＴｉＯ3、ＰＺＴ等についても電極材料に対する相性があり、誘電体膜に応じて電極材料を選択する必要がある。
【００７５】
また、蓄積電極の表面に誘電体膜を形成するのではなく、蓄積電極そのものを酸化したり窒化したりして誘電体膜を形成してもよい。例えば、タンタル（Ｔａ）で形成された蓄積電極表面を酸化することによりＴａ2Ｏ5膜を形成することができる。
そこで、本実施形態では、周辺回路のコンタクトプラグの低抵抗化が可能であるとともに、キャパシタに用いる誘電体膜に対して相性の良い電極を形成する半導体装置及びその製造方法を示す。
【００７６】
本実施形態による半導体装置は、蓄積電極４６が、タングステン膜よりなる柱状導電体４６ａと、柱状導電体４６ａの側壁に形成され、誘電体膜５２と相性の良い導電性膜からなる導電膜４６ｂによって構成され、柱状導電体４８が、タングステン膜よりなる柱状導電体４８ａと、柱状導電体４８ａの側壁に形成された導電膜４８ｂとによって構成されていることに特徴がある。
【００７７】
このようにして半導体装置を構成することにより、周辺回路部のコンタクトプラグを低抵抗化できるとともに、誘電体膜５２の特性を劣化することなくキャパシタを形成することができる。
次に、本実施形態による半導体装置の製造方法について図８及び図９を用いて説明する。
【００７８】
まず、例えば、図２（ａ）乃至図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、プラグ３２に接続された柱状導電体４６ａと、プラグ３６に接続された柱状導電体４８ａとを形成する。本実施形態では、多結晶シリコン膜の代わりにタングステン膜を用い、タングステンよりなる柱状導電体４６ａ、４８ａを形成する（図８（ａ））。ここで、柱状導電体４６ａは、第１実施形態における蓄積電極４６に相当する。
【００７９】
次いで、ＣＶＤ法により、柱状導電体４６ａ、４８ａの側壁のタングステンが露出している領域に、選択的に多結晶シリコン膜を堆積する。なお、タングステン上への多結晶シリコン膜の選択成長技術はすでに確立されており、従来知られている成長条件によって容易に選択成長することができる。こうして、柱状導電体４６ａ、４８ａの側壁を覆う導電膜４６ｂ、４８ｂを形成する（図８（ｂ））。柱状導電体４６ａ及び導電膜４６ｂは蓄積電極４６を、柱状導電体４８ａ及び導電膜４８ｂは柱状導電体４８を構成することになる。
【００８０】
本実施形態では、柱状導電体４６ａ、４８ａの側壁にのみ導電性膜４６ｂ、４８ｂを形成し、キャップ膜５０の側壁には形成していない。これは、対向電極５６を埋め込む際のエッチングにおいて角部の誘電体膜５２が減耗することがあるため、キャップ膜５０の側壁にまで導電性膜４６ｂ、４８ｂを設けると、
対向電極５６と導電性膜４６ｂとの間にリーク電流が流れる虞があるからである（図９参照）。
【００８１】
したがって、対向電極５６を埋め込むエッチングの際に誘電体膜５２が減耗しない十分な選択比をもってエッチングする場合には、シリコン窒化膜の側壁に導電性膜４６ｂ、４８ｂが延在してもよい。
また、誘電体膜５２が減耗した場合であっても、表面を僅かに酸化することによってリーク電流を減少することができる。
【００８２】
この後、例えば図３（ｃ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、誘電体膜５２、対向電極５６等を形成することにより、周辺回路のコンタクトプラグの低抵抗化を実現しつつＤＲＡＭを製造することができる。
このように、本実施形態によれば、周辺回路のコンタクトプラグを抵抗値の低い柱状導電体４８ａによって形成するとともに、柱状導電体４６ａの表面を誘電体膜５２と相性の良い導電膜４６ｂによって覆うので、キャパシタの誘電体膜５２を安定に形成することができる。
【００８３】
なお、上記実施形態では、タングステン上への多結晶シリコン膜の選択成長を利用して導電膜４６ｂ、４８ｂを形成したが、以下に示す方法によっても実現することができる。
まず、例えばＣＶＤ法により多結晶シリコン膜を堆積し、約８００〜８５０℃の温度で熱処理する。この熱処理により、多結晶シリコン膜と柱状導電体４６ａ、４８ａとが接する領域ではシリサイド化反応が生じ、タングステンシリサイド膜よりなる導電性膜４６ｂ、４８ｂが形成される。
【００８４】
続いて、シリサイド化反応に寄与しなかった多結晶シリコン膜を選択的に除去する。こうして、柱状導電体４６ａ、４８ａの側壁にのみ選択的に導電性膜４６ｂ、４８ｂを形成する。
この後、未反応の多結晶シリコン膜をエッチングによって除去し、又は、タングステンシリサイド膜と多結晶シリコン膜との酸化レートの違いを利用し、多結晶シリコン膜のみを選択的に酸化膜に置換する。
【００８５】
こうすることにより、柱状導電体４６ａ、４８ａの側壁にのみ選択的に導電性膜４６ｂ、４８ｂを残存させることができる。
また、図８（ａ）に示すように柱状導電体４６ａ、４８ａを形成した後、窒素雰囲気中、又はアンモニア雰囲気中で例えば６００〜８５０℃程度の熱処理を行い、タングステンよりなる柱状導電体４６ａ、４８ａの表面を窒化して薄い窒化タングステン膜に置換してもよい。窒化タングステン膜はタングステン膜の側壁にのみ選択的に形成され、且つ導電性を有するので、上記導電膜４６ｂ、４８ｂとして用いることができる。
【００８６】
また、柱状導電体４６ａ、４８ａをチタンによって形成し、その表面を窒化して窒化チタン膜よりなる導電膜４６ｂ、４８ｂを形成してもよい。
また、上記実施形態では柱状導電体４６ａ、４８ｂとしてタングステン膜を用いたが、他の低抵抗材料を用いてもよい。
また、柱状導電体４６ａ、４８ｂの側壁を覆う導電性膜４６ｂ、４８ｂは、所望の誘電体膜の電極として機能するあらゆる材料を適用することができる。例えば、不純物を添加した多結晶シリコン膜、タングステンシリサイド膜やチタンシリサイド膜などの各種金属シリサイド膜、ＴｉＮ膜やＷＮ膜などの各種金属窒化膜を用いることができる。
【００８７】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１０を用いて説明する。第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
第２実施形態では、柱状導電体４６ａ、４８ａの側壁に誘電体膜５２に対して相性の良い導電性膜４６ｂ、４８ｂを設けることによって、周辺回路用のコンタクトプラグの低抵抗化を図るとともに誘電体膜５２と相性の良い電極を形成する半導体装置の製造方法を示した。
本実施形態では、周辺回路のコンタクトプラグを低抵抗化する他の半導体装置の製造方法を示す。
【００８９】
まず、例えば、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極及び柱状導電体４８が多結晶シリコン膜により形成された半導体装置を形成する（図１０（ａ））。
ここで、本実施形態では、図面の簡略のため図１０に示す断面図においては蓄積電極４６、柱状導電体４８より下の構造を省略するものとする。
【００９０】
次いで、メモリセル領域を覆い、柱状導電体４８上に開口部を有する層間絶縁膜６４を形成する。
続いて、開口部内に露出したシリコン窒化膜よりなるキャップ膜５０を、例えば燐酸水溶液により除去する。これにより、層間絶縁膜６４の開口部内には柱状導電体４８が露出する（図１０（ｂ））。
【００９１】
この後、基板をＷＦ6ガス中に曝し、多結晶シリコン膜よりなる柱状導電体４８をタングステン膜よりなる柱状導電体４８ｃに置換する（図１０（ｃ））。
多結晶シリコン膜がＷＦ6ガスに曝されると、ＷＦ6とＳｉとの間に以下のような反応が生じる。
ＷＦ6  ＋  ３／２Ｓｉ  →  Ｗ＋３／２ＳｉＦ4
ここで、ＳｉＦ4は揮発性の物質であり基板の表面に残留しないため、多結晶シリコン膜よりなる柱状導電体４８は、タングステン膜よりなる柱状導電体４８ｃに置換されることになる。
【００９２】
多結晶シリコン膜をタングステン膜に置換する技術は、例えば、T.Koga et al., "A 0.29-μｍ MIM-CROWN Cell and Process Technologies for 1-Gigabit DRAMs", IEDM Technical Digest, pp.927-929 (1994)に記載されている。
このようにして周辺回路のコンタクトプラグを構成する柱状導電体４８のみを抵抗値の低いタングステン膜によって置換することにより、周辺回路の配線抵抗を大幅に減少することができる。
【００９３】
一方、蓄積電極４６はキャップ膜５０及び層間絶縁膜６４によって覆われ、対向電極５６は層間絶縁膜６４によって覆われているので、これら電極は誘電体膜５２と相性の良い多結晶シリコン膜のまま維持される。
このように、本実施形態によれば、蓄積電極４６及び柱状導電体４８を誘電体膜５２と相性の良い多結晶シリコン膜によって形成した後、柱状導電体４８のみを低抵抗のタングステン膜によって置換するので、キャパシタの特性を劣化することなく周辺回路のコンタクトプラグを低抵抗化することができる。
【００９４】
なお、上記実施形態では多結晶シリコン膜をタングステン膜によって置換する方法を示したが、ＡｌやＣｕ等の他の金属材料によって置換することもできる。
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図１１を用いて説明する。第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００９５】
図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
第３実施形態では、多結晶シリコン膜よりなる柱状導電体４８をタングステンよりなる柱状導電体４８ｃに置換することによって周辺間路用のコンタクトプラグの低抵抗化を行ったが、他の材料によっても多結晶シリコン膜よりなる柱状導電体４８を置換することができる。
【００９６】
本実施形態では、多結晶シリコン膜よりなる柱状導電体４８をアルミによって置換する方法を示す。
まず、例えば、図１０（ａ）乃至図１０（ｃ）に示す第３実施形態による半導体装置の製造方法と同様にして、蓄積電極及び柱状導電体４８が多結晶シリコン膜により形成された半導体装置を形成し、次いで、メモリセル領域を覆い、柱状導電体４８上に開口部を有する層間絶縁膜６４を形成する。
【００９７】
続いて、膜厚約１μｍのアルミ膜１０８を、例えばスパッタ法により堆積する。
この後、アルミ膜１０８上に、シリコンと反応してシリサイドを形成しやすい膜、例えばＴｉ膜１１０を形成する（図１１（ａ））。Ｔｉ膜１１０は、アルミ膜１０８と多結晶シリコンよりなる柱状導電体４８との置換を促進する働きをする。
【００９８】
次いで、例えば５００℃、１〜１０時間程度の熱処理を行い、柱状導電体４８をアルミよりなる柱状導電体４８ｄに置換する。
この熱処理過程において、多結晶シリコンよりなる柱状導電体４８はアルミよりなる柱状導電体４８ｄに置き換わり、アルミ膜１０８はＡｌxＳｉy膜（又は多結晶シリコン膜）１１２に置き換わり、Ｔｉ膜１１０はＴｉxＳｉy膜１１４に置き換わる（図１１（ｂ））。
【００９９】
続いて、例えばＣＭＰ法などの平坦化技術を用い、層間絶縁膜６４上のＴｉxＳｉy膜１１４及びＡｌxＳｉy膜１１２を除去する（図１１（ｃ））。
このとき、柱状導電体４８をドープト多結晶シリコン膜で形成すると、多結晶シリコン膜の表面に自然酸化膜が形成され易いため、アルミとの置換を妨げることになりやすい。
【０１００】
そこで、柱状導電体４８を形成するにあたっては、ドープト多結晶シリコン膜とノンドープト多結晶シリコン膜とを同一成膜室内で連続して成膜し、表面がノンドープト多結晶シリコン膜により覆われた、膜厚約１００〜３００ｎｍのドープト多結晶シリコン膜を形成することが望ましい。
このような２層構造により柱状導電体４８を構成することにより、その表面は自然酸化膜が比較的形成されにくくなり、また、ドープト多結晶シリコン膜とノンドープト多結晶シリコン膜とは連続して成膜しているためその界面には自然酸化膜は介在しないので、多結晶シリコン膜よりなる柱状導電体４８を容易にアルミに置換することができる。
【０１０１】
このようにして周辺回路のコンタクトプラグを構成する柱状導電体４８のみを抵抗値の低いアルミによって置換することにより、周辺回路の配線抵抗を大幅に減少することができる。
一方、蓄積電極４６はキャップ膜５０及び層間絶縁膜６４によって覆われ、対向電極５６は層間絶縁膜６４によって覆われているので、これら電極は誘電体膜５２と相性の良い多結晶シリコン膜のまま維持される。
【０１０２】
このように、本実施形態によれば、蓄積電極４６及び柱状導電体４８を誘電体膜５２と相性の良い多結晶シリコン膜によって形成した後、柱状導電体４８のみを低抵抗のアルミ膜によって置換するので、キャパシタの特性を劣化することなく周辺回路のコンタクトプラグを低抵抗化することができる。
なお、第３又は第４実施形態では多結晶シリコン膜をタングステン膜やアルミ膜によって置換する方法を示したが、Ｃｕ等の他の金属材料によって置換することもできる。
【０１０３】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法を図１２及び図１３を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図１２は本実施形態による半導体装置の構造を示す平面図、図１３は図１２におけるＡ−Ａ′線断面図、図１４は図１２におけるＢ−Ｂ′線断面図である。
【０１０４】
第１乃至第３実施形態では、蓄積電極４６と同一の導電層よりなる柱状導電体４８を周辺回路のコンタクト部に設けてコンタクトプラグとして使用したが、係るコンタクト構造は、ビット線がキャパシタ構造の上部に形成されるＤＲＡＭ構造のビット線のコンタクトにも適用することができる。
本実施形態では、メモリセルトランジスタとビット線とを接続するためのコンタクトプラグを蓄積電極４６と同時に形成する半導体装置及びその製造方法について説明する。
【０１０５】
素子分離膜１２により画定されたシリコン基板１０上の素子領域１４には、ソース／ドレイン拡散層２０、２２が独立に形成されている。ソース／ドレイン拡散層２０、２２の間のシリコン基板１０上には、絶縁膜を介してゲート電極１８が形成されている。こうして、ゲート電極１８、ソース／ドレイン拡散層２０、２２からなるメモリセルトランジスタが構成されている（図１３）。ゲート電極１８は、素子領域１４と直交する方向に配されており、他の複数のメモリセルにおけるメモリセルトランジスタのゲート電極としても機能するワード線を構成している（図１２）。
【０１０６】
メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２０に接続された柱状の蓄積電極４６と、ソース／ドレイン拡散層２２に接続された柱状導電体６６とが層間絶縁膜２４上に突出して形成されている（図１３、図１４）。
蓄積電極４６の側壁には誘電体膜５２を介して対向電極５６が形成されており、隣接する蓄積電極４６との間は対向電極５６によって埋め込まれている。こうして、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが構成されている（図１３）。
【０１０７】
柱状導電体６６の側壁には、誘電体膜５２を介して対向電極５６と同一導電膜よりなるサイドウォール５４が形成されている（図１２、図１４）。
このようにキャパシタ及び柱状導電体６６が形成されたシリコン基板１０上には、層間絶縁膜６４を介してビット線３８が形成されている。ビット線３８は、層間絶縁膜６４に設けられた開口部を介して柱状導電体６６に電気的に接続されている（図１２、図１４）。
このように、キャパシタ上に形成された層間絶縁膜６４上にビット線３８を設ける場合には、蓄積電極４６と同一の導電層よりなる柱状導電体６６をビット線コンタクト用のコンタクトプラグとして用いることができる。
【０１０８】
本実施形態による半導体装置では、ソース／ドレイン拡散層２２上にビット線コンタクト用のコンタクトプラグ（柱状導電体６６）を設ける必要があるのでビット線３８の延在する方向に隣接する蓄積電極４６を密接な間隔で配置できない。つまり、対向電極５６をメッシュ状に配置することはできない。しかし、ゲート電極１８の延在する方向には第１実施形態と同様に密接な間隔で配置できるので、ゲート電極１８の延在する方向に配置されたキャパシタの対向電極５６は互いに接続することができる（図１２）。
【０１０９】
なお、本実施形態による半導体装置を製造するには、蓄積電極４６となる柱状導電体を形成する際にソース／ドレイン拡散層２２に接続された柱状導電体６６を形成しておき、その後、例えば第１実施形態と同様にして半導体装置を製造すればよい。
このように、本実施形態によれば、ビット線３８をメモリセルトランジスタに接続するためのコンタクトプラグを蓄積電極４６と同一の導電層よりなる柱状導電体によって形成するので、キャパシタを覆う層間絶縁膜６４上にビット線３８を配置する場合にもビット線コンタクトを容易に形成することができる。
【０１１０】
なお、本実施形態による半導体装置には、第２又は第３実施形態におけるコンタクトプラグの構造及び製造方法を適用することができる。こうすることにより、ビット線３８を接続するためのコンタクトプラグを低抵抗化することができる。
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法を図１５乃至図１８を用いて説明する。第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１１１】
図１５は本実施形態による半導体装置の構造を示す概略断面図、図１６乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
第１乃至第５実施形態では、柱状の導電体により蓄積電極と周辺回路部のコンタクトプラグとを同時に形成することにより製造工程数を削減する半導体装置及びその製造方法を示した。
【０１１２】
しかし、第１乃至第５実施形態による半導体装置は、蓄積電極の構造が簡略である反面、キャパシタ容量を増加するためには蓄積電極をより高くする必要があり、蓄積電極の加工技術やコンタクトプラグの高抵抗化等の問題において懸念事項がある。
一方、キャパシタの容量を確保するキャパシタ構造としては、蓄積電極を王冠型にすることにより、王冠の両面を電極面として用いる構造がある（例えば、Wakamiya et al., "Novel Stacked Capacitor Cell For 64Mb DRAM", 1989 Symposium on VLSI Technology, Digest of Technical Papers, pp.96-70 (1989)）。
このようにキャパシタを構成することにより、蓄積電極の表面積を約２倍に増加することができるので、同一のキャパシタ容量を得るためには蓄積電極の高さを約１／２にすることができる。
【０１１３】
本実施形態では、第１実施形態において形成した柱状の導電体を用いて王冠型のキャパシタを形成する半導体装置及びその製造方法について示す。
始めに、本実施形態による半導体装置の構造を図１５を用いて説明する。
素子分離膜１２により画定された半導体基板１０上の所定の領域には、ソース／ドレイン拡散層２０、２２が独立に形成されている。ソース／ドレイン拡散層２０、２２の間の半導体基板１０上には、ゲート酸化膜を介してゲート電極１８が形成されている。こうして、ゲート電極１８、ソース／ドレイン拡散層２０、２２からなるメモリセルトランジスタが構成されている。ゲート電極１８は、素子領域と直交する方向に配されており、他の複数のメモリセルにおけるメモリセルトランジスタのゲート電極としても機能するワード線を構成している。
【０１１４】
メモリセルトランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０に接続された王冠型の蓄積電極４６が層間絶縁膜２４を介して形成されている。蓄積電極４６の表面には誘電体膜５２を介して対向電極５６が形成されている。
こうして、蓄積電極４６、誘電体膜５２、対向電極５６よりなる王冠型のキャパシタが構成されている。本明細書にいう「王冠型のキャパシタ」とは、蓄積電極４６が筒状の突起部を有しており、筒の内面及び外面がそれぞれ電極面として機能するキャパシタをいう。
【０１１５】
このようにして、１トランジスタ、１キャパシタよりなるＤＲＡＭが構成されている。
なお、図１５に示す半導体装置にはビット線は特に示していないが、例えば第１又は第５実施形態と同様にしてビット線を設けることができる。
一方、メモリセル領域と隣接する周辺回路領域には、タングステン膜７２、多結晶シリコン膜７０よりなり、ソース／ドレイン拡散層２０、２２に接続された柱状構造体７８が層間絶縁膜２４を介して形成されている。柱状導電体７８上には、柱状導電体７８を介してソース／ドレイン拡散層２０、２２に接続された配線６２が形成されている。
【０１１６】
次に、本実施形態による半導体装置の製造方法を図１６乃至図１８を用いて説明する。
まず、例えば、図２（ａ）乃至図２（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子分離膜１２によって画定された素子領域１４にメモリセルトランジスタを、素子領域１６に周辺回路を構成するトランジスタを形成する。
【０１１７】
次いで、例えばＣＶＤ法により膜厚約３００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜２４を形成する。
続いて、通常のリソグラフィー技術及びエッチング技術を用い、ソース／ドレイン拡散層２０、２２上に開口されたスルーホール２６、３０とを形成する（図１６（ａ））。
【０１１８】
この後、例えばＣＶＤ法により、膜厚約５０ｎｍの不純物を添加した多結晶シリコン膜と、膜厚約１．５μｍのタングステン（Ｗ）膜と、膜厚約３００ｎｍのシリコン窒化膜とを連続して成膜する。
次いで、通常のリソグラフィー技術及びエッチング技術により、メモリセル領域のシリコン窒化膜を選択的に除去する。
【０１１９】
続いて、通常のリソグラフィー技術及びエッチング技術により、シリコン窒化膜、タングステン膜、多結晶シリコン膜を同一のパターンに加工する。こうして、メモリセル領域のソース／ドレイン拡散層２０に接続され、タングステン膜７２及び多結晶シリコン膜７０よりなる柱状構造体７６と、周辺回路トランジスタのソース・ドレイン拡散層２０、２２に接続され、シリコン窒化膜よりなるキャップ膜７４、タングステン膜７２、及び多結晶シリコン膜７０よりなる柱状構造体７８とを形成する（図１６（ｂ））。
【０１２０】
この後、例えばＣＶＤ法により不純物を添加した多結晶シリコン膜を堆積して異方性エッチングを行い、柱状構造体７６、７８の側壁にサイドウォール８０を形成する（図１６（ｃ））。多結晶シリコン膜よりなるサイドウォール８０は、その下部において多結晶シリコン膜７０に電気的に接続されることになる。
次いで、柱状構造体７６、７８が形成されたシリコン基板１０を、例えば過酸化硫酸溶液中に浸漬し、タングステン膜７２を選択的にエッチングする。このエッチングにより、柱状構造体７６を構成するタングステン膜７２は上面が露出しているためエッチングされるが、柱状構造体７８を構成するタングステン膜７２は、上面がキャップ膜７４によって覆われ、側面がサイドウォール８０によって覆われているためエッチングされない。こうして、多結晶シリコン膜７０及びサイドウォール８０よりなる王冠型の蓄積電極４６をメモリセル領域に形成する（図１７（ａ））。
【０１２１】
続いて、例えば第１実施形態による半導体装置の製造方法と同様にして、窒化酸化膜よりなる誘電体膜５２を全面に形成する。
この後、例えば膜厚約１００ｎｍの不純物を添加した多結晶シリコン膜を堆積してパターニングし、メモリセル領域にのみ多結晶シリコン膜よりなる対向電極５６を形成する（図１７（ｂ））。こうして、王冠型の電極を有するキャパシタを形成する。
【０１２２】
次いで、例えばＣＶＤ法により膜厚約２．０μｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜５８を形成する（図１８（ａ））。柱状構造体７８のキャップ膜７４をエッチングストッパとしてシリコン酸化膜を研磨すれば、制御性よく研磨を終了させることができる。
【０１２３】
続いて、柱状構造体７８のキャップ膜７４をエッチングし、タングステン膜７２を露出する。タングステン膜７２は、多結晶シリコン膜７０を介してソース／ドレイン拡散層２０、２２に接続されているので、周辺回路から配線を引き出すためのコンタクトプラグとして機能する。また、キャップ膜５０を単にエッチングするだけで下地パターンに対して自己整合的にコンタクト領域が開口されるので、リソグラフィー工程を経ることなく周辺回路に接続するコンタクトホールを形成することができる。
【０１２４】
この後、このように形成した下地基板上に金属などの導電膜を堆積してパターニングし、タングステン膜７２、多結晶シリコン膜７０を介して周辺回路に接続された配線６２を形成する（図１８（ｂ））。
このように半導体装置を製造することにより、王冠型のキャパシタを有するＤＲＡＭを製造することができる。
【０１２５】
このように、本実施形態によれば、周辺回路から配線を引き出すためのコンタクトプラグとして機能する柱状構造体７８と同時に形成する柱状構造体７６を利用して王冠型のキャパシタを形成するので、製造工程を複雑にすることなく周辺回路のコンタクトプラグと王冠型キャパシタを形成することができる。
また、周辺回路のコンタクトプラグを構成する主材料（タングステン膜７２）は、メモリセル領域においては王冠型キャパシタを形成する際に除去するので、誘電体膜５２と接触することはない。したがって、コンタクトプラグを構成する主材料を低抵抗の任意の材料によって構成しつつ、蓄積電極４６を誘電体膜５２と相性の良い材料によって形成することができる。
【０１２６】
なお、上記実施形態では、柱状構造体７６のタングステン膜７２を除去する際に柱状構造体７８のタングステン膜７２を保護するキャップ膜７４としてシリコン窒化膜を用いたが、タングステンのエッチングに耐える材料であれば他の材料を用いてもよい。
特に、シリコン窒化膜の替わりにタングステンのエッチングに耐える導電性材料、例えば多結晶シリコン膜７４ａを用いれば、層間絶縁膜５８を平坦化すると同時に表面にキャップ膜として用いた多結晶シリコン膜７４ａが露出するので、多結晶シリコン膜７４ａを除去することなく周辺回路に接続された配線６２を形成することができる（図１９）。
【０１２７】
また、上記実施形態では、キャップ膜７４をストッパとして層間絶縁膜５８を平坦化したが、キャップ膜７４が露出する前に研磨を停止してもよい（図２０（ａ））。この場合、柱状構造体７８上に形成されたコンタクトホールを層間絶縁膜５８に開口し（図２０（ｂ））、その後図１８（ｂ）に示すと同様にして配線６２を形成することができる。
【０１２８】
また、上記実施形態では、多結晶シリコン膜７０、タングステン膜７２、キャップ膜７４を同一パターンに加工した後に柱状構造体７６、７８の側壁にサイドウォール８０を形成したが、タングステン膜７２、キャップ膜７４を同一パターンに加工した後にサイドウォール８０を形成し（図２１（ａ））、その後に多結晶シリコン膜７０をパターニングしてもよい（図２１（ｂ））。
【０１２９】
また、上記実施形態では、タングステン膜７２のパターニングの前にメモリセル領域のシリコン窒化膜を除去したが、柱状構造体７６のタングステン膜７２をエッチングする工程より前であれば、タングステン膜７２のパターニング前に行う必要はない。例えば、柱状構造体７６、７８を形成した後にエッチングしてもよいし、柱状構造体７６、７８の側壁にサイドウォール８０を形成した後にエッチングしてもよい。
【０１３０】
また、上記実施形態では、予めシリコン窒化膜よりなるキャップ膜７４を形成することによって柱状構造体７８のタングステン膜７２を保護したが、柱状構造体７６のタングステン膜７２のエッチングの前に柱状構造体７８のタングステン膜７２を覆うレジストパターンを形成し、このレジストをマスクとして柱状構造体７６タングステン膜７２をエッチングしてもよい。
【０１３１】
また、レジストだけで充分なマスク機能をはたせない場合には、最上層にマスク材となる膜を全面に形成した後、レジストパターンをマスク材に転写し、このマスク材をマスクにしてエッチングしてもよい。
［第７実施形態］
本発明の第７実施形態による半導体装置の製造方法を図２２及び図２３を用いて説明する。第１乃至第６実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１３２】
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。
第６実施形態による半導体装置の製造方法では、周辺回路のコンタクトプラグに用いるタングステン膜を利用して王冠型のキャパシタを形成したが、他の方法によっても王冠型キャパシタを形成することができる。
【０１３３】
本実施形態では、王冠型キャパシタを有する半導体装置の他の製造方法を示す。
まず、例えば第６実施形態による半導体装置の製造方法と同様にして、素子領域１４に形成されたメモリセルトランジスタと、素子領域１６に形成された周辺回路用のトランジスタと、ソース／ドレイン拡散層２０、２２上にスルーホール２６、３０が開口された層間絶縁膜２４を形成する（図１６（ａ）参照）。
【０１３４】
次いで、例えばＣＶＤ法により、膜厚約１．５μｍのタングステン膜７２と、膜厚約３００ｎｍのシリコン窒化膜よりなるキャップ膜７４とを連続して成膜する。
続いて、通常のリソグラフィー技術及びエッチング技術により、メモリセル領域のキャップ膜７４を選択的に除去する。
【０１３５】
この後、通常のリソグラフィー技術及びエッチング技術により、キャップ膜７４、タングステン膜７２を同一のパターンに加工する。このとき、メモリセル領域に残存させるタングステン膜７２は、第６実施形態の場合とは異なり、スルーホール２６が形成されていない領域の層間絶縁膜２４上に形成する（図２２（ａ））。すなわち、スルーホール２６を含む領域上に開口が形成されたパターンにタングステン膜７２を加工する。第６実施形態による半導体装置との関連でいうと、メモリセル領域のタングステン膜７２はネガとポジが逆のパターンとなっている。
【０１３６】
次いで、膜厚約１００ｎｍの多結晶シリコン膜を堆積し、タングステン膜７２上、キャップ膜７４上、及び柱状導電体７８間の層間絶縁膜２４上の多結晶シリコン膜を選択的に除去する。例えば、表面をＣＭＰ法により研磨することにより、又は開口部内にレジスト膜を埋め込んだ状態で多結晶シリコン膜をエッチングすることにより、タングステン膜７２上、キャップ膜７４上、及び柱状導電体７８間の層間絶縁膜２４上のみの多結晶シリコン膜を除去することができる。
【０１３７】
これにより、メモリセル領域にはタングステン膜７２の開口部内壁に形成された蓄積電極４６が形成され、柱状構造体７８の側壁には多結晶シリコン膜よりなるサイドウォール８０が形成される（図２２（ｂ））。
続いて、蓄積電極４６、柱状構造体７８が形成されたシリコン基板１０を、例えば過酸化硫酸溶液中に浸漬し、タングステン膜７２を選択的にエッチングする。このエッチングにより、メモリセル領域のタングステン膜７２は上面が露出しているためエッチングされるが、柱状構造体７８を構成するタングステン膜７２は、上面がキャップ膜７４によって覆われ、側面がサイドウォール８０によって覆われているためエッチングされない（図２３）。
【０１３８】
この後、例えば図１７（ｂ）乃至図１８（ｂ）に示す第６実施形態による半導体装置の製造方法と同様にして、誘電体膜５２、対向電極５６等を形成することにより、王冠型のキャパシタを有するＤＲＡＭを製造することができる。
このように、本実施形態によれば、周辺回路に接続されたコンタクトプラグを形成すると同時にそのプロセスを利用して王冠型のキャパシタを形成するので、製造工程を複雑にすることなく周辺回路のコンタクトプラグ及び王冠型キャパシタを形成することができる。
【０１３９】
［第８実施形態］
本発明の第８実施形態による半導体装置の製造方法を図２４乃至図２７を用いて説明する。第１乃至第７実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図２４乃至図２７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４０】
第６実施形態による半導体装置の製造方法では、レジスト膜をマスクとしてタングステン膜７２をパターニングし、柱状構造体７６を形成する例を示した。しかし、一般に用いられるレジスト材料はタングステン膜７２のエッチングに対する耐性が低く、タングステン膜７２のエッチングとともにレジスト膜が減耗し、最終的にはレジスト膜をマスクとしたエッチングが困難になることがあった。
【０１４１】
一方、王冠型のキャパシタを形成するためには柱状構造体７６のタングステン膜７２を後工程で除去する必要があるため、このエッチングの際にはタングステン膜７２上にエッチングマスクが残存してはならない。
本実施形態では、製造工程を複雑にすることなくこれら要求を実現しうる半導体装置の製造方法を示す。
【０１４２】
まず、例えば第６実施形態による半導体装置の製造方法と同様にして、素子領域１４に形成されたメモリセルトランジスタと、素子領域１６に形成された周辺回路用のトランジスタと、ソース／ドレイン拡散層２０、２２上にスルーホール２６、３０が開口された層間絶縁膜２４を形成する（図１６（ａ）参照）。
次いで、シリコン基板１０に対してタングステン膜のバリアとなるＴｉＮ膜８４と、周辺回路のコンタクトプラグの主材料を構成するためのタングステン膜７２と、タングステン膜７２のパターニングの際にマスクとして機能するＴｉＮ膜８６と、メモリセル領域のタングステン膜除去の際のエッチングマスクとなるシリコン酸化膜８８とを連続して堆積する（図２４（ａ））。
【０１４３】
このように、本実施形態による半導体装置の製造方法では、第６実施形態において用いたシリコン窒化膜よりなるキャップ膜７４を、ＴｉＮ膜８６とシリコン酸化膜８８よりなる積層構造により形成していることに特徴がある。また、タングステン膜７２の下層に形成するバリアメタルを、キャップ膜を構成する材料（ＴｉＮ膜８６）と同一の材料（ＴｉＮ膜８４）によって構成していることにも特徴がある。
【０１４４】
続いて、通常のリソグラフィー技術及びエッチング技術により、レジスト膜９０をマスクとしてシリコン酸化膜８８及びＴｉＮ膜８６をエッチングし、同一のパターンに加工する（図２４（ｂ））。加工するパターンは、第６実施形態における柱状構造体７６、７８のパターンに相当する。
この後、通常のリソグラフィー技術により周辺回路領域を覆うレジスト膜９２を形成し、レジスト膜９２をマスクとしてシリコン酸化膜８８をエッチングし、メモリセル領域のシリコン酸化膜８８のみを選択的に除去する（図２５（ａ））。例えば、Ｃ4Ｆ8とＣＯとの混合ガスを用いてエッチングすることにより、ＴｉＮ膜８６にダメージを与えることなくシリコン酸化膜８８を除去することができる。
【０１４５】
レジスト膜９２を除去した後、ＴｉＮ膜８６及び／又はシリコン酸化膜８８をマスクとしてタングステン膜７２をエッチングする（図２５（ｂ））。例えば、Ｃｌ2とＯ2との混合ガスを用いてエッチングすることにより、ＴｉＮ膜８４、８６、シリコン酸化膜８８にダメージを与えることなくタングステン膜７２を除去することができる。
【０１４６】
次いで、シリコン酸化膜８８、タングステン膜７２をマスクとしてＴｉＮ膜８４をエッチングする。この際、メモリセル領域のタングステン膜７２表面にはＴｉＮ膜８６が露出しているため、ＴｉＮ膜８４のエッチングと同時に除去される。こうして、タングステン膜７２、ＴｉＮ膜８４よりなる柱状構造体７６をメモリセル領域に形成し、シリコン酸化膜８８、ＴｉＮ膜８６、タングステン膜７２、ＴｉＮ膜８４よりなる柱状構造体７８を周辺回路領域に形成する（図２６（ａ））。
【０１４７】
続いて、例えばＣＶＤ法によりドープトポリシリコン膜を堆積して異方性エッチングを行い、柱状構造体７６、７８の側壁にサイドウォール８０を形成する（図２６（ｂ））。ドープトポリシリコン膜よりなるサイドウォール８０は、その下部においてＴｉＮ膜８４に電気的に接続されることになる。
この後、柱状構造体７６、７８が形成されたシリコン基板１０を、例えば温硫酸中に浸漬し、タングステン膜７２を選択的にエッチングする。このエッチングにより、柱状構造体７６を構成するタングステン膜７２は上面が露出しているためエッチングされるが、柱状構造体７８を構成するタングステン膜７２は、上面がシリコン酸化膜８８及びＴｉＮ膜８６によって覆われ、側面がサイドウォール８０によって覆われているためエッチングされない。こうして、ＴｉＮ膜８４及びサイドウォール８０よりなる王冠型の蓄積電極４６をメモリセル領域に形成する（図２７）。
【０１４８】
この後、例えば図１７（ｂ）乃至図１８（ｂ）に示す第６実施形態による半導体装置の製造方法と同様にして、誘電体膜５２、対向電極５６等を形成することにより、王冠型のキャパシタを有するＤＲＡＭを製造することができる。
このように、本実施形態によれば、柱状構造体７８を覆うキャップ膜としてＴｉＮ膜８６とシリコン酸化膜８８よりなる積層構造を適用し、且つ、タングステン膜７２の下層に形成するバリアメタルを、キャップ膜を構成する材料（ＴｉＮ膜８６）と同一の材料（ＴｉＮ膜８４）によって構成するので、メモリセル領域にキャップ膜のない柱状構造体７６を、周辺回路領域にキャップ膜が形成された柱状構造体７８を安定して形成することができる。
【０１４９】
なお、上記実施形態では、蓄積電極４６としてＴｉＮ膜を用いているので、誘電体膜５２としては、例えばＴａ2Ｏ5を用いることができる。この場合、対向電極５６もＴｉＮ膜により構成することが望ましい。
また、上記実施形態では、バリアメタルとしてＴｉＮ膜８４を用いたが、シリコン基板上にＴｉＮ膜を堆積する際には、シリコンとＴｉＮ膜との接触抵抗を下げるために、例えばＴｉ膜よりなるコンタクトメタルを介在させることが一般に行われている。このような構造は本実施形態による半導体装置にも採用することが可能であり、上記実施形態のＴｉＮ膜８４の代わりに、ＴｉＮ膜／Ｔｉ膜よりなる積層膜を適用してもよい。
【０１５０】
また、上記実施形態では、タングステン膜７２をエッチングする際に用いるキャップ膜として、タングステン膜７２の異方性エッチングに耐えうるＴｉＮ膜８６と、過酸化硫酸溶液によるエッチングに耐えうるシリコン酸化膜８８との積層膜を用いたが、このような特徴を有する材料であれば他の材料を用いてもよい。例えば、ＴｉＮ膜８６の替わりにＣｒ（クロム）膜を用いることもできるし、シリコン酸化膜８８の替わりにシリコン窒化膜を用いることもできる。また、コンタクトプラグを構成する主材料（上記実施形態ではタングステン膜７２）に応じて、これら材料は適宜選択することが望ましい。
【０１５１】
また、キャップ膜として、柱状構造体を形成するためのエッチングと、王冠型キャパシタを形成するためのエッチングの双方に耐えうる材料を用いれば、本実施形態のように積層膜によってキャップ膜を形成する必要は必ずしもない。また、三層以上の積層膜によってキャップ膜を形成してもよい。
また、上記実施形態では、第６実施形態による半導体装置に新たなキャップ構造を適用した例を示したが、第６実施形態及び第７実施形態はタングステン膜７２の除去に関して実質的に相違点はなく、第７実施形態による半導体装置についても同様に適用することができる。
【０１５２】
［第９実施形態］
本発明の第９実施形態による半導体装置及びその製造方法について図２８を用いて説明する。第１乃至第８実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図２８は本実施形態による半導体装置の構造を示す平面図及び断面図である。図２８（ｂ）は本実施形態による半導体装置の構造を示す平面図、図２８（ａ）は図２８（ｂ）のＡ−Ａ′線断面図である。
【０１５３】
本実施形態による半導体装置は、対向電極と、対向電極に接続する配線とのコンタクト部が、蓄積電極と同一の導電層よりなるダミー電極が形成された領域に形成されていることに特徴がある。
すなわち、蓄積電極４６がメッシュ状に配置されたメモリセル領域の一部には、蓄積電極４６と同一の導電層よりなり、他の素子とは接続されていないダミー電極９４が形成されている。蓄積電極４６及びダミー電極９４の間には、誘電体膜５２を介して対向電極５６が埋め込まれている。こうして、メッシュ状に配された対向電極５６の中に蓄積電極４６及びダミー電極９４が形成されている（図２８（ｂ））。
【０１５４】
蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが形成された基板上には、ダミー電極９４が形成された近傍の対向電極５６上に開口部が形成された層間絶縁膜６８が形成されている。層間絶縁膜６８上には、開口部において対向電極５６に接続された配線６０が形成されている（図２８（ａ））。
ここで、配線６０は蓄積電極４６には接続せずに対向電極５６に接続する必要があるが、配線６０と対向電極５６とのコンタクト部には蓄積電極４６の代わりにダミー電極９４が形成されているため、蓄積電極４６と対向電極５６とが短絡することなく対向電極５６から配線６０を引き出すことができる。
【０１５５】
ダミー電極９４を設けない場合には、配線６０を接続するためのコンタクトホールは対向電極５６上のみに正確に開口しなければならず、極めて高精度の位置合わせが必要となる。しかし、ダミー電極９４を設けることにより、対向電極５６に接続するコンタクトホールは、ダミー電極９４上に延在しても問題はないため、コンタクトホールを開口する際の位置合わせ精度を大幅に緩和することができる。
【０１５６】
また、配線６０を接続するためのコンタクトホールは、周辺回路領域のコンタクトプラグ（図示せず）に接続するためのコンタクトホールと同時に開口することができるので、リソグラフィー工程を増加することなくコンタクトホールの開口を行うことができる。
なお、ダミー電極９４は、ソース／ドレイン拡散層２０に接続されていない点を除いては蓄積電極４６と同一の導電層よりなるので、図２８に示す半導体装置を製造するにあたっては、例えば図２（ａ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様の手順によって製造することができる。
【０１５７】
このように、本実施形態によれば、蓄積電極４６と同一の導電層よりなるダミー電極９４を設け、対向電極５６に接続する配線６０をダミー電極９４が形成された領域から引き出すので、対向電極５６からの配線６０の引き出しを容易に行うことができる。
なお、上記実施形態では、蓄積電極４６及び柱状導電体４８上にキャップ膜５０を設けない場合について説明したが、シリコン窒化膜などのキャップ膜５０に覆われた場合であっても同様に適用することができる。また、蓄積電極４６及び柱状導電体４８上が、多結晶シリコン膜等よりなる導電性膜によって覆われている場合にも同様に適用することができる。
【０１５８】
また、図６に示す第１実施形態の変形例による半導体装置の製造方法では、対向電極５６の形成に等方性エッチングを用いる例を示した。このようなエッチングを用いる場合、メモリセルの周辺領域の蓄積電極４６′の側壁には対向電極５６は形成されないこととなる（図８（ｂ）参照）。したがって、このような蓄積電極４６′はメモリセルのキャパシタには適用できない。そこで、蓄積電極４６′を、本実施形態によるダミー電極９４として用いることにより半導体装置を構成してもよい。
【０１５９】
このようなダミー電極９４を適用すれば、柱状導電体４８の側壁にはサイドウォール５４は残存しないので、周辺回路領域のコンタクト周りの集積度を向上することができる。
［第１０実施形態］
本発明の第１０実施形態による半導体装置及びその製造方法について図２９乃至図３１を用いて説明する。第１乃至第９実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１６０】
図２９は本実施形態による半導体装置の構造を示す概略断面図、図３０及び図３１は本実施形態による半導体装置の製造方法を示す工程断面図である。
第６乃至第８実施形態では、王冠型のキャパシタを有する半導体装置及びその製造方法を示したが、これら実施形態による半導体装置では、第１乃至第５実施形態と同様の方法によって対向電極５６から配線６０を引き出すことは困難である。
【０１６１】
しかし、第９実施形態による半導体装置の製造方法と同様の手段によって、周辺回路部の柱状構造体７８と同一導電層よりなるダミー電極９４を設けることにより製造工程数を増加することなく対向電極５６から配線６０を引き出すことができる。
本実施形態では、王冠型のキャパシタを有する半導体装置において、対向電極５６から配線６０を引き出す方法について説明する。
【０１６２】
本実施形態による半導体装置は、王冠型のキャパシタを有する半導体装置において、対向電極５６と、対向電極５６に接続する配線６０とのコンタクト部が、周辺回路部の柱状構造体（図１５参照）と同一の導電層よりなるダミー電極９４が形成された領域に形成されていることに特徴がある。
すなわち、蓄積電極４６がマトリクス状に配されたメモリセル領域の一部には、周辺回路の柱状構造体と同一の導電層よりなり、他の素子と接続されていないダミー電極９４が形成されている。ダミー電極９４の側壁及び上面には、誘電体膜５２を介して対向電極５６が形成されており、隣接するダミー電極９４との間は対向電極５６によって埋め込まれている。そして、この領域の対向電極５６は、蓄積電極４６を囲む対向電極５６と電気的に接続されている。
【０１６３】
蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが形成された基板上には、ダミー電極９４が形成された領域上に開口部が形成された層間絶縁膜５８が形成されている。層間絶縁膜６８上には、開口部において対向電極５６に接続された配線６０が形成されている。
次に、本実施形態による半導体装置の製造方法について図３０及び図３１を用いて説明する。
【０１６４】
例えば、図１６（ａ）乃至図１７（ａ）に示す第６実施形態による半導体装置の製造方法と同様にして、半導体基板１０上に蓄積電極４６及び柱状構造体（図示せず）を形成する。このとき、蓄積電極４６が形成された領域に隣接する領域には、柱状構造体と同一の導電層よりなるダミー電極９４を形成する。ダミー電極９４は、半導体基板１０上のいずれの素子にも接続されていない（図３０（ａ））。
【０１６５】
次いで、例えば第６実施形態による半導体装置と同様にして、窒化酸化膜よりなる誘電体膜５２を全面に形成する。
続いて、例えば膜厚約１００ｎｍの不純物を添加した多結晶シリコン膜を堆積してパターニングし、多結晶シリコン膜よりなる対向電極５６を形成する。このとき、対向電極５６は、ダミー電極９４上にも延在するように形成する（図３０（ｂ））。こうして、王冠型の電極を有するキャパシタを形成する。ここで、図３０（ｂ）に示す半導体装置では、対向電極５６を隣接するダミー電極９４間に埋め込んでいるが、必ずしも埋め込む必要はない。
【０１６６】
この後、例えばＣＶＤ法により膜厚約２．０μｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨する。こうして、表面が平坦化された層間絶縁膜５８を形成する（図３１（ａ））。
次いで、ダミー電極９４上の層間絶縁膜５８に、対向電極５６に達するコンタクトホールを開口する。このとき、周辺回路領域の柱状構造体７８上には、同時に柱状構造体７８に達するコンタクトホールを形成する（図２０（ｂ）参照）。
【０１６７】
このとき、コンタクトホールを開口する領域は、ダミー配線９４又は柱状構造体７８によって底上げされているので、メモリセル領域のコンタクト部と周辺回路領域のコンタクト部とはほぼ等しい高さになっている。したがって、層間絶縁膜５８を十分に平坦化しなくとも、焦点深度の問題を考慮することなく対向電極５６上に開口するコンタクトホールと周辺回路用のコンタクトホールを同時に形成することができる。
【０１６８】
また、開口を設ける領域の対向電極５６はダミー配線９４によって底上げされているため、対向電極５６上に開口するコンタクトホールを極めて浅くできる。これにより、コンタクトホールの加工を容易にすることができる。
続いて、例えば燐酸を用いたウェットエッチングにより、周辺回路領域のコンタクト部に露出しているキャップ膜７４を選択的に除去する。これにより、周辺回路領域のコンタクト部には、タングステン膜７２よりなるコンタクトプラグが露出する。
【０１６９】
この後、層間絶縁膜５８上に、対向電極５６に接続された配線６０と、タングステン膜７２に接続された配線６２とを形成する（図３１（ｂ）、図１８（ｂ）参照）。
このように、本実施形態によれば、周辺回路領域のコンタクトプラグと同一導電層よりなるダミー配線９４をメモリセル領域に設け、ダミー配線９４上に対向電極５６を延在させ、ダミー電極９４上において対向電極５６と配線６０とを接続するので、製造工程数を増加することなく対向電極５６から配線６０を引き出すことができる。
【０１７０】
なお、上記実施形態では、対向電極５６に達するより前に層間絶縁膜５８の研磨を停止したが、例えばダミー電極９４上の対向電極５６が露出するまで研磨してもよい。
このとき、ダミー電極９４上には対向電極５６が形成されているため、周辺回路領域の柱状構造体７８よりも対向電極５６の厚さ分だけ高くなるが、シリコン酸化膜よりなる層間絶縁膜５８の研磨速度を、多結晶シリコン膜よりなる対向電極５６の研磨速度に対して十分大きくすれば、ダミー電極９４上の対向電極５６を露出するとほぼ同時に柱状構造体７８を露出することができる（図３２（ａ）、図１８（ｂ）参照）。
【０１７１】
この後、表面に露出したダミー電極９４上の対向電極５６に接続された配線６０を形成すれば、メモリセル領域にコンタクトホールを開口することなく対向電極５６から配線６０を引き出すことができる（図３２（ｂ））。
また、ダミー電極９４上のキャップ膜７４が露出するまで層間絶縁膜５８を研磨してもよい（図３３（ａ））。これにより、ダミー電極９４上の対向電極５６は除去されるが、第９実施形態と同様に隣接するダミー電極９４間にはメッシュ状の対向電極５６が埋め込まれているので、研磨によって対向電極５６を表面に露出することができる。
【０１７２】
この後、周辺回路領域に露出しているキャップ膜７４と、ダミー電極９４上のキャップ膜７４とを同時に除去し、上層に配線を形成すれば、対向電極５６に接続された配線６０と、周辺回路に接続された配線６２とを同時に形成することができる（図３３（ｂ）、図１５参照）。配線６０はダミー電極９４にも接続されるが、ダミー電極９４は他の素子に接続されていないため問題はない。
【０１７３】
また、上記実施形態では、蓄積電極４６及び柱状構造体４８上にシリコン窒化膜よりなるキャップ膜５０を設ける場合について説明したが、シリコン窒化膜の代わりに多結晶シリコン膜等の導電性のキャップ膜５０を設けても同様に適用することができる。
［第１１実施形態］
本発明の第１１実施形態による半導体装置及びその製造方法を図３４及び図３５を用いて説明する。第１乃至第１０実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１７４】
図３４は本実施形態による半導体装置の構造を示す概略断面図、図３５は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、第１乃至第１０実施形態による半導体装置において、周辺回路領域のコンタクトプラグから配線６２を引き出す他の方法を示す。
第１実施形態による半導体装置及びその製造方法では、層間絶縁膜５８の研磨面に露出したキャップ膜５０を除去して下層の柱状導電体４８を露出し、柱状導電体４８に接続された配線６２を形成した（図４参照）。
【０１７５】
一般的な配線の形成方法としては、このように層間絶縁膜上に導電膜をパターニングする方法の他、絶縁膜に形成した溝に導電膜を埋め込む、いわゆる埋め込み配線を形成する方法がある。
そこで、本実施形態では、柱状導電体４８に接続する配線を埋め込み配線によって形成する方法を示す。
【０１７６】
本実施形態による半導体装置は、図３４に示すように、柱状導電体４８から引き出された配線が、層間絶縁膜６８に埋め込まれた埋め込み配線９８によって形成されていることに特徴がある。
次に、本実施形態による半導体装置の製造方法について図３５を用いて説明する。
【０１７７】
まず、例えば、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜５８を平坦化し、周辺回路に接続された柱状導電体４８上のキャップ膜５０を露出する（図３５（ａ））。
次いで、キャップ膜５０が露出した層間絶縁膜５８上に、キャップ膜５０上に配線溝９６が延在する層間絶縁膜６８を形成する。
【０１７８】
続いて、例えば燐酸水溶液を用いたウェットエッチングにより、配線溝９６内に露出するシリコン窒化膜よりなるキャップ膜５０をエッチングする。燐酸水溶液によるエッチングは等方的であるため、柱状導電体４８上のキャップ膜５０は全てが除去される（図３５（ｂ））。
この後、例えばＣＶＤ法によりタングステン膜などの導電膜を成膜してエッチバック或いはＣＭＰを行い、配線溝９６内にのみ導電膜を残存させる。こうして、配線溝９６内に埋め込まれた埋め込み配線９８を形成する（図３５（ｃ））。
【０１７９】
ＣＶＤ法により導電膜を堆積することにより、キャップ膜５０を除去して形成された空洞１００内にも埋め込み配線９８が埋め込まれ、埋め込み配線９８は柱状導電体４８に接続される。
これにより、柱状導電体４８に接続された埋め込み配線９８を形成することができる。
【０１８０】
このように、本実施形態によれば、周辺回路領域の配線を、柱状導電体４８に接続された埋め込み配線によって形成することができる。
なお、上記実施形態では第１実施形態による半導体装置に埋め込み配線を適用した例を示したが、他の実施形態による半導体装置にも同様にして埋め込み配線を適用することができる。
【０１８１】
［第１２実施形態］
本発明の第１２実施形態による半導体装置及びその製造方法について図３６及び図３７を用いて説明する。第１乃至第１１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図３６は本実施形態による半導体装置の構造を示す概略断面図、図３７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１８２】
本実施形態による半導体装置は、周辺回路の配線を引き出すための柱状導電体４８の側壁に形成されたサイドウォール５４が除去されていることに特徴がある。
すなわち、柱状導電体４８の側壁に形成されたサイドウォールが除去されており、層間絶縁膜５８と柱状導電体４８との間に空洞１００が形成されている。そして、層間絶縁膜５８上に形成された配線６２は、柱状導電体４８の上面、及びサイドウォール５４を除去して形成された空洞１００内の側壁の一部において柱状導電体４８に接続されている。
【０１８３】
このように柱状導電体４８の側壁に形成されたサイドウォール５４を除去することにより、寄生容量を低減することができる。
すなわち、ＳｉＯ2の比誘電率３．５〜４．０に対し、気体の比誘電率は真空の誘電率に近く、ほぼ１である。一方、対向電極間の容量はこの間の材料の比誘電率に比例するので、同一面積、同一距離ならば空洞を設けることによりＳｉＯ2の場合の１／３．５〜１／４に寄生容量を減少することができる。
【０１８４】
次に、本実施形態による半導体装置の製造方法について説明する。
まず、例えば図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜５８を平坦化し、周辺回路に接続された柱状導電体４８上のキャップ膜５０を露出する（図３７（ａ））。
次いで、例えば燐酸水溶液を用いたウェットエッチングにより、柱状導電体４８上のシリコン窒化膜よりなるキャップ膜５０をエッチングする。
【０１８５】
続いて、例えばＨＦと硝酸（ＨＮＯ3）との混合溶液を用いたウェットエッチングにより、柱状導電体４８の側壁に形成されたサイドウォール５４を除去し、例えば燐酸ボイルを用いたウェットエッチングにより、柱状導電体４８の側壁に形成された誘電体膜５２を除去する。誘電体膜５２が薄い場合、そのまま除去せずに残してもよい。こうして、柱状導電体４８と層間絶縁膜５８との間に空洞１００を形成する（図３７（ｂ））。
【０１８６】
この後、層間絶縁膜５８上に配線６２を形成する。これにより、配線６２は柱状導電体４８の上面において接続される。また、配線６２は空洞１００内に一部入り込み、柱状導電体４８の側壁においても接続される。しかし、空洞１００内は配線６２によって完全には埋め込まれない。
こうして、柱状導電体４８の側壁に空洞１００を残したままで配線６２を柱状導電体４８に接続することができる（図３７（ｃ））。
【０１８７】
このように、本実施形態によれば、周辺回路の配線６２を引き出すための柱状導電体４８の側壁に形成されたサイドウォール５４を除去し、柱状導電体４８の側壁に空洞１００を残存させるので、周辺回路の配線容量を低減することができる。
なお、上記実施形態では、柱状導電体４８上のキャップ膜５０を除去したが、キャップ膜５０は必ずしも除去する必要はない。この場合、柱状導電体４８の上面で配線６２とのコンタクトをとることはできないが、サイドウォール５４を除去した後に露出した誘電体膜５２を除去することにより、空洞１００には入り込んだ配線６２によって配線６２と柱状導電体４８とを接続することができる（図３８）。
【０１８８】
また、第１１実施形態に示した埋め込み配線９８を用いる場合にも、サイドウォール５４を除去することができる。
この場合、図３５（ｂ）に示すキャップ膜５０の除去後、配線溝９６を介してサイドウォール５４をエッチングすることにより、柱状導電体４８の側壁に空洞１００を形成することができる（図３９（ａ））。この後、配線溝９６に埋め込み配線９８を形成すれば、埋め込み配線９８を柱状導電体４８の上面及び側壁の一部に接続することができる（図３９（ｂ））。
【０１８９】
なお、図３９（ａ）に示す開口部９６が柱状導電体４８よりも広い場合、或いはサイドウォール５４上にまたがって開口部９６を形成する場合には、図３８に示した場合と同様、キャップ膜５０は必ずしも除去する必要はない。
［第１３実施形態］
本発明の第１３実施形態による半導体装置及びその製造方法を図４０及び図４１を用いて説明する。第１乃至第１２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１９０】
図４０は本実施形態による半導体装置の構造を示す概略断面図、図４１は本実施形態による半導体装置の製造方法を示す工程断面図である。
第１乃至第１０実施形態による半導体装置及びその製造方法では、メモリセル領域上に延在する配線として、対向電極５６に接続された配線６０のみを示したが、半導体装置の集積度を考慮するとメモリセル領域上に他の配線を設けることが望ましい場合がある。また、配線遅延を低減するためには、キャパシタを形成した領域上に裏打ちワード線を設けることも好ましい。
【０１９１】
本実施形態では、製造工程を複雑にすることなくメモリセル領域上に他の配線を形成する半導体装置及びその製造方法について示す。
始めに、本実施形態による半導体装置の構造を図４０を用いて説明する。なお、図面の簡略のため、本実施形態では蓄積電極、柱状導電体より下の構造を省略するものとする。詳細は、例えば図２８に示す第９実施形態による半導体装置の構造を参照されたい。
【０１９２】
メモリセルトランジスタ（図示せず）が形成された下地基板１０２上には、メモリセルトランジスタのソース／ドレイン拡散層に接続された蓄積電極４６と、いずれの素子にも接続されていないダミー電極９４とが所定の間隔をもって配置されている。蓄積電極４６及びダミー電極９４の表面は、キャップ膜５０によって覆われている。
【０１９３】
蓄積電極４６及びダミー電極９４の表面は誘電体膜５２によって覆われている。誘電体膜５２によって覆われた蓄積電極４６とダミー電極９４との間には、メッシュ状の対向電極５６が埋め込まれている。こうして、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが形成されている。
対向電極５６の表面には、対向電極５６を酸化して形成したシリコン酸化膜１０４が形成されいる。こうして、メモリセル領域は、キャップ膜５０、誘電体膜５２、シリコン酸化膜１０４によって覆われている。
【０１９４】
メモリセル領域上には、対向電極５６に接続された配線６２と、キャップ膜５０、シリコン酸化膜１０４によって蓄積電極４６及び対向電極５６と絶縁された配線１０６が形成されている。
このように、本実施形態による半導体装置は、対向電極５６の表面がシリコン酸化膜１０４によって覆われており、上層に形成した配線１０６と絶縁されていることに特徴がある。
【０１９５】
次に、本実施形態による半導体装置の製造方法を図４１を用いて説明する。
まず、例えば、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタ、周辺回路に接続された柱状導電体４８を形成する。このとき、例えば図２８に示す第９実施形態による半導体装置と同様にして、蓄積電極４６と同一の導電層よりなるダミー電極９４を同時に形成しておく（図４１（ａ））。
【０１９６】
次いで、熱酸化法により、多結晶シリコン膜よりなる対向電極５６の表面を酸化し、対向電極５６の表面を覆うシリコン酸化膜１０４を形成する。これにより、メモリセル領域上は絶縁膜によって完全に覆われることになる（図４１（ｂ））。なお、このときキャップ膜５０は、例えばＳｉＮ膜で形成されているので酸化されることはない。
【０１９７】
続いて、対向電極５６及び柱状導電体４８に配線を接続するための開口を形成する。まず、対向電極５６上及び柱状導電体４８上に開口を有するレジストパターンを形成する。この際、対向電極５６上の開口は、ダミー電極９４上に延在してもよいが、蓄積電極４６上には延在しないようにする。
次いで、レジストパターンをマスクとしてシリコン酸化膜１０４及びキャップ膜５０を除去する。こうして、メモリセル領域に対向電極５６を露出し、周辺回路領域に柱状導電体４８を露出する（図４１（ｃ））。
【０１９８】
対向電極５６及び柱状導電体４８とのコンタクトをとるためには、対向電極５６上のシリコン酸化膜１０４及び柱状導電体４８上のキャップ膜５０を除去する必要がある。このため、対向電極５６上の開口と柱状導電体４８上の開口を同時に形成しようとすると、柱状導電体４８上のキャップ膜５０を除去する際に蓄積電極４６上のキャップ膜５０までもが除去され、開口内に蓄積電極４６が露出する虞がある。
【０１９９】
しかし、本実施形態ではダミー電極９４を設けているので、開口内のキャップ膜５０が除去されても開口内に露出するのはダミー電極９４であるので問題はない。よって、本実施形態による半導体装置の構造を用いることにより、対向電極５６上に形成する開口と、柱状導電体４８上に形成する開口とを一回のリソグラフィー工程によって形成することができる。
【０２００】
この後、例えばＡｌ等の導電膜を堆積してパターニングし、対向電極５６に接続された配線６０と、柱状導電体４８に接続された配線６２とを形成する。同時に、メモリセル領域上に延在する配線１０６を形成する（図４１（ｄ））。
このとき、配線１０６下には蓄積電極４６及び対向電極５６が形成されているが、蓄積電極４６上はキャップ膜５０により覆われ、対向電極５６上はシリコン酸化膜１０４によって覆われているので、配線１０６がこれら電極と短絡することはない。
【０２０１】
このように、本実施形態によれば、対向電極５６表面を酸化してシリコン酸化膜１０４によって置換することにより、メモリセル領域は表面全体が絶縁膜によって覆われるので、この絶縁膜上には、対向電極５６と接続する配線６２のみならず、その他の配線１０６を延在することができる。
したがって、周辺回路の配線の一部をメモリセル領域上に延在することができるので、配線レイアウトの自由度が増加する。これにより、集積度の向上を図ることができる。
【０２０２】
また、ダミー電極９４を設けることにより、対向電極５６と配線６０とを接続する開口と、柱状導電体４８と配線６２とを接続する開口とを同時に形成することができるので、製造工程を複雑にすることなく上記の半導体装置を製造することができる。
なお、上記実施形態では、対向電極５６を熱酸化してメモリセル領域上を絶縁膜によって覆ったが、熱酸化の代わりに表面に層間絶縁膜を堆積してもよい。
【０２０３】
例えば、図４１（ａ）に示すように蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタと、周辺回路に接続された柱状導電体４８とを形成した後、層間絶縁膜６８を堆積し（図４２（ａ））、対向電極５６及び柱状導電体４８に達する開口を形成し（図４２（ｂ））、配線６０、６２、１０６を形成してもよい（図４２（ｃ））。
【０２０４】
［第１４実施形態］
本発明の第１４実施形態による半導体装置及びその製造方法を図４３乃至図５０を用いて説明する。第１乃至第１３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図４３は本実施形態による半導体装置の構造を示す平面図及び断面図、図４４乃至図４９は本実施形態による半導体装置の製造方法を示す工程断面図、図５０は本実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【０２０５】
第１乃至第１３実施形態による半導体装置の製造方法では、層間絶縁膜２４、４０上に突出するキャパシタ、コンタクトプラグを形成した後、その間隙を埋めるように層間絶縁膜５８を形成している。しかしながら、キャパシタ、コンタクトプラグを形成した後に層間絶縁膜５８を形成する場合、現状の平坦化技術ではグローバル平坦性に優れた層間絶縁膜５８を得ることができない場合が想定される。
【０２０６】
例えば、ＣＭＰ法により層間絶縁膜５８の表面を平坦化する場合、プラグが散在する周辺回路領域では、プラグから離間した領域における層間絶縁膜５８の研磨量がプラグ近傍領域の研磨量よりも多くなることがある。
また、その他の平坦化技術を用いる場合であっても、種々の問題が想定される。
【０２０７】
例えば、リフローやメルトなどによって層間絶縁膜５８の表面を平坦化する場合には高温／長時間の熱処理を施す必要があるため、ソース／ドレイン拡散層の不純物プロファイルが変化し、トランジスタ特性が劣化する虞がある。
また、複数の平坦化技術を繰り返し行って表面を平坦化することも考えられるが、製造工程数が増加するため、特に製造コストの面から好ましくない。
【０２０８】
そこで、本実施形態では、製造工程を複雑にすることなく、層間絶縁膜のグローバル平坦性を向上する半導体装置の構造及び製造方法を説明する。
始めに、本実施形態による半導体装置の構造を図４３を用いて説明する。図４３（ａ）は本実施形態による半導体装置の構造を示す平面図、図４３（ｂ）は本実施形態による半導体装置の構造を示す概略断面図である。
【０２０９】
素子分離膜１２により画定された半導体基板１０上の所定の領域には、ゲート電極１８、ソース／ドレイン拡散層２０、２２からなるメモリセルトランジスタが構成されている。
メモリセルトランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０上にプラグ３２が埋め込まれた層間絶縁膜２４が形成されている。
【０２１０】
層間絶縁膜２４上には、プラグ３２を介してソース／ドレイン拡散層２０に接続され、層間絶縁膜２４上に突出した柱状の蓄積電極４６が形成されている。蓄積電極４６の側壁及び上面には誘電体膜５２を介して対向電極５６が形成されており、隣接する蓄積電極４６との間は対向電極５６によって埋め込まれている。こうして、蓄積電極４６、誘電体膜５２、対向電極５６よりなるキャパシタが構成されている。
【０２１１】
このようにメモリセルトランジスタ及びキャパシタよりなるメモリセルがマトリクス状に配列されたセルアレイ領域の周縁部には、セルアレイ領域を取り囲む環状ダミー電極１２８が形成されている。環状ダミー電極１２８は、層間絶縁膜２４上に突出して形成され、蓄積電極４６とほぼ等しい高さを有している。なお、本実施形態では、便宜上、この環状構造体を「環状ダミー電極」と呼ぶが、環状ダミー電極１２８は、必ずしも導電性材料で構成される必要はない。少なくとも、後述する層間絶縁膜５８とのエッチング選択性を有する材料であれば本実施形態による効果を得ることができる。
【０２１２】
一方、メモリセル領域と隣接する周辺回路領域には、半導体基板１０にプラグ３６を介して接続された柱状導電体４８が層間絶縁膜２４上に形成されており、上層に配された配線６２と半導体基板１０とを電気的に接続する役割を担っている。
蓄積電極４６又は柱状導電体４８が形成されていない領域の層間絶縁膜２４上には層間絶縁膜５８が形成され、蓄積電極４６、柱状導電体４８、環状ダミー電極１２８、層間絶縁膜５８により構成される面が略平坦化されている。
【０２１３】
対向電極５６上には、対向電極５６に接続された配線６０が層間絶縁膜６４を介して形成されている。また、柱状導電体４８上には、柱状導電体４８に接続された配線６２が層間絶縁膜６４を介して形成されている。
このように、本実施形態による半導体装置は、セルアレイの周縁部に、セルアレイを囲む環状のダミー電極１２８が形成されていることに特徴がある。このように環状ダミー電極１２８を設けることにより、半導体装置の製造過程において種々のメリットがある。
【０２１４】
以下、本実施形態による半導体装置の利点を半導体装置の製造工程に沿って詳細に説明する。
まず、例えば、図２（ａ）乃至図２（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子領域１４に形成されたメモリセルトランジスタと、素子領域１６に形成された周辺回路を構成するトランジスタと、層間絶縁膜２４に埋め込まれ、ソース／ドレイン拡散層２０に接続されたプラグ３２と、周辺回路を構成するトランジスタに接続されたプラグ３６とを形成する（図４４（ａ））。
【０２１５】
次いで、プラグ３２、３６が埋め込まれた層間絶縁膜２４上に、シリコン窒化膜１２０と、シリコン酸化膜よりなる層間絶縁膜５８を形成する（図４４（ｂ））。シリコン窒化膜１２０は、層間絶縁膜５８をエッチングする際にストッパとして用いる膜である。層間絶縁膜５８としては、例えばＢＰＳＧなどの不純物をドープしたシリコン酸化膜、或いはノンドープのシリコン酸化膜等を適用することができる。なお、層間絶縁膜５８を堆積する下地構造を平坦化しておくことにより、グローバル平坦性に優れた層間絶縁膜５８を形成することができる。下地構造の平坦化は、層間絶縁膜５８堆積後の平坦化に比べて容易であり、上述した種々の問題は容易に排除することができる。
【０２１６】
層間絶縁膜５８上のグローバル平坦性が極めて重要となるデバイスでは、本実施形態のように、予め平坦性に優れた層間絶縁膜５８を形成しておくことが望ましい。
続いて、通常のリソグラフィー技術及びエッチング技術を用いて層間絶縁膜５８及びシリコン窒化膜１２０をパターニングし、プラグ３２を露出する開口１２２と、プラグ３６を露出する開口１２４と、開口１２２が形成されたセルアレイ領域を囲む環状の開口１２６とを形成する（図４５（ａ））。
【０２１７】
この後、開口１２２、１２４、１２６が形成された層間絶縁膜５８上に、例えば不純物をドープした多結晶シリコン膜よりなる導電体膜を堆積する。導電体膜は、開口１２２、１２４、１２６内に埋め込まれ、開口１２２、１２４底部においてプラグ３２、３６と接続される。
次いで、例えばＣＭＰ法、或いはエッチバック法により、層間絶縁膜５８上の導電体膜を選択的に除去し、開口１２２、１２４、１２６内にのみ導電体膜を埋め込む。こうして、開口１２２に埋め込まれた蓄積電極４６と、開口１２４に埋め込まれた柱状導電体４８と、開口１２６に埋め込まれた環状ダミー電極１２８とを形成する（図４５（ｂ））。
【０２１８】
なお、本実施形態では、開口１２２、１２４、１２６を同時に開口し、これら開口内を同時に導電体膜で埋め込んだが、それぞれの開口を別々に開口し、導電膜を別々に埋め込んでもよい。開口１２２、１２４、１２６におけるエッチング特性が互いに異なる場合や、蓄積電極４６、柱状導電体４８、環状ダミー電極１２８を別々の材料で形成する必要がある場合などに特に意義がある。
【０２１９】
電極を形成するための導電膜としては、例えばポリシリコン膜若しくはアモルファスシリコン膜、Ｔｉ、Ｐｔ、Ｒｕ、Ｗ、Ｃｕ若しくはＡｇなどのメタル又はＲｕＯx、ＩｒＯ2、ＴｉＮ、ＷＮ等の酸化・窒化導電体を適用することができる。
続いて、環状ダミー電極１２８で囲われたセルアレイ領域内の層間絶縁膜５８を選択的に除去する。この際、少なくともセルアレイ領域以外の領域を覆うレジストパターンを形成し、等方的なウェットエッチングにより層間絶縁膜５８を除去することが望ましい。
【０２２０】
ウェットエッチングを用いるのは、ドライエッチング等の異方性エッチングでは、上面から徐々にエッチングが進行するため層間絶縁膜５８の厚さに相当する非常に長いエッチングが必要となり、蓄積電極４６の上面がこの間中エッチングイオンに曝されて変形する虞があるからである。また、蓄積電極４６の形状が逆テーパ状になっていると、この部分にサイドウォールとして層間絶縁膜５８が残る虞があるからである。
【０２２１】
また、ウェットエッチングを採用すると、セルアレイ領域の層間絶縁膜５８の一部を露出するレジストパターンを形成することで、セルアレイ領域の全ての層間絶縁膜５８を除去することができる。例えば、図４６（ａ）に示すようなレジストパターン１３０を形成した場合であっても、層間絶縁膜５８はセルアレイ領域全体にわたって網目状に繋がっているので（図４６（ｂ））、横方向にもエッチングが進行する等方的なウェットエッチングを採用することにより、セルアレイ領域全体の層間絶縁膜５８を除去することが可能となる。したがって、レジストパターン１３０を形成するリソグラフィー工程では、少なくともセルアレイ領域内の層間絶縁膜５８の一部を露出するパターンが形成できればよいので、ラフアライメントのみでパターニングを行うことができる。これによりリソグラフィー工程を簡略にすることもできる。
【０２２２】
なお、セルアレイ領域は、環状ダミー電極１２８により囲われているので、セルアレイ領域の層間絶縁膜５８がセルアレイ領域外の層間絶縁膜５８と繋がる場所は存在しない。したがって、環状ダミー電極１２８がエッチングストッパ膜として機能するので、セルアレイ領域内の層間絶縁膜５８のみを選択的に除去することができる（図４７）。また、このとき、層間絶縁膜２４上には、対弗酸性のあるシリコン窒化膜１２０があるので、層間絶縁膜２４が弗酸でエッチングされることはない。
【０２２３】
本実施形態による半導体装置では、セルアレイ領域の周辺に環状ダミー電極１２８を設けるため、その分の面積が更に必要となる。しかし、現実的には、環状ダミー電極１２８を設ける領域はセルアレイ領域に比して極めて狭いので、半導体装置の集積度を左右するほどの影響はない。また、蓄積電極を形成する場合、リソグラフィー工程における周辺効果によってセルアレイ周辺端の蓄積電極のパターンが変形することがあり、これを防止するためにダミーパターンを配置することがある。この場合、このダミーパターンを環状ダミー電極１２８とすれば、パターン面積の損失を抑えつつ本実施形態の効果を得ることが可能となる。
【０２２４】
この後、例えばＣＶＤ法によりシリコン窒化膜を成膜した後、ウェット雰囲気中でシリコン窒化膜の表面を酸化し、酸化膜換算で例えば膜厚約０．１〜４ｎｍの誘電体膜５２を形成する。誘電体膜５２は、このように形成した窒化酸化膜の他に、Ｔａ2Ｏ5、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）等の高誘電体膜を用いてもよい。
【０２２５】
次いで、例えばＣＶＤ法により、不純物を添加した多結晶シリコン膜を堆積し、蓄積電極４６の間隙に多結晶シリコン膜を埋め込む。
続いて、多結晶シリコン膜をパターニングし、多結晶シリコンよりなる対向電極５６を形成する。蓄積電極４６の間隙はレイアウト上極めてに狭く、また、この間隙を埋めるには間隙の約半分の膜厚の多結晶シリコン膜で十分であるので、対向電極５６によって形成される表面段差は僅かである（図４８（ａ））。
【０２２６】
この後、必要に応じて、例えば図１０に示す第３実施形態による半導体装置の製造方法と同様にして、柱状導電体４８を低抵抗の導電材料（例えばアルミ）に置換し、柱状導電体４８ｃとする（図４８（ｂ））。このとき、同時に対向電極５６の多結晶シリコン膜も低抵抗の導電材料に置換してもよい。
次いで、通常の配線形成プロセスと同様にして、層間絶縁膜６４を介して対向電極５６に接続された配線６０と、層間絶縁膜６４を介して柱状導電体４８に接続された配線６０とを形成する。この際、層間絶縁膜６４は、層間絶縁膜５８の平坦性をほぼ維持しているので、配線６０、６２、配線６０、６２を接続するためのコンタクトホールの開口においては、焦点深度を浅くして微細なパターニングを行うことができる（図４９）。
【０２２７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
このように、本実施形態によれば、グローバル平坦性に優れた層間絶縁膜５８を形成した後に開口を設け、この開口に導電膜を埋め込むことによって蓄積電極４６及び周辺回路のコンタクトプラグ（柱状導電体４８）を形成するので、蓄積電極やコンタクトプラグを先に形成する場合よりも層間絶縁膜５８の表面平坦性を向上することができる。
【０２２８】
また、蓄積電極４６と周辺回路のコンタクトプラグ（柱状導電体４８）とを同一の工程で形成するので、製造工程を短縮することができ、製造コストをも低減することができる。
また、セルアレイ領域を囲む環状ダミー電極１２８を設けるので、層間絶縁膜５８を先に形成した場合にも、層間絶縁膜５８を選択的に除去して対向電極５６を埋め込むためのスペースを容易に確保することができる。
【０２２９】
なお、上記実施形態では、層間絶縁膜５８のグローバル平坦性を第１に考慮し、層間絶縁膜５８を形成した後に、層間絶縁膜５８に形成した開口１２２、１２４、１２６内に導電膜を埋め込んで蓄積電極４６、柱状導電体４８、環状ダミー電極１２８を形成した。しかしながら、平坦化技術が進歩し、または、優れたグローバル平坦性を要求されないデバイスにおいては、必ずしも層間絶縁膜５８を先に形成する必要はない。
【０２３０】
例えば、図５０に示すように、表面が平坦化された導電体膜を堆積、パターニングして蓄積電極４６、柱状導電体４８、環状ダミー電極１２８を形成した後（図５０（ａ））、これらの間に層間絶縁膜５８を埋め込んでもよい（図５０（ｂ））。本実施形態による半導体装置では、蓄積電極４６、環状ダミー電極１２８、柱状導電体４６を層間絶縁膜５８の形成前に形成した場合にも、製造工程数を増加することなく同一の構造を形成することが可能である。但し、層間絶縁膜５８を後に形成するプロセスでは、例えば第１実施形態による半導体装置の製造方法を採用することによりセルアレイ領域の層間絶縁膜５８を選択的に除去しなくてもよいこととなるので、必ずしも環状ダミー電極１２８を設ける必要はない。
【０２３１】
グローバル平坦性は、平坦化技術やデバイスレイアウトに依存するので、これらに応じて適切な製造プロセスを選択することが望ましい。
また、上記実施形態による半導体装置では、図４３に示すように、環状ダミー電極１２８の電位がフローティングとなるため、隣接する対向電極５６との間において寄生容量を生じる虞がある。このような寄生容量を防止するためには、環状ダミー電極１２８と対向電極５６とを同電位に保つことが望ましい。例えば、図５１に示すように、対向電極５６に接続される配線６０により、対向電極５６と環状ダミー電極１２８とを接続することができる。
【０２３２】
また、上記実施形態では、セルアレイ領域の層間絶縁膜５８を除去する際のマスクとしてレジストパターン１３０を用いる場合を示したが、層間絶縁膜５８のエッチャントに対する耐性のある絶縁膜をマスクとして用いてもよい。また、このような絶縁膜とレジストパターンの積層膜をマスクとしてもよい。
【０２３３】
【発明の効果】
以上の通り、本発明によれば、半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、メモリセル領域に形成された転送トランジスタと、転送トランジスタの一方の拡散層に接続され、第１の導電層からなる蓄積電極と、蓄積電極の側壁を覆う誘電体膜と、誘電体膜上に形成された対向電極とを有するキャパシタと、第１の導電層からなり、半導体基板の周辺回路領域に形成された拡散層に接続された第１の導電体プラグと、第１の導電体プラグに電気的に接続された第１の配線と、第１の導電体プラグの側壁に形成され、誘電体膜と同一の絶縁層よりなる第１の絶縁膜と、第１の絶縁膜が形成された第１の導電体プラグの側壁に形成され、対向電極と同一の導電膜からなるサイドウォールとを有する半導体装置を構成することにより、第１の配線と半導体基板とを接続する領域を第１の導電体プラグによって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなり、エッチング工程及び配線形成工程を簡略にすることができる。また、対向電極に接続された配線を第１の配線と同時に形成する場合にも、対向電極と柱状導電体との高さがほぼ等しいので、焦点深度の問題に影響されずにコンタクトホールや配線をパターニングすることができる。また、第１の導電体プラグには蓄積電極と同一の導電層を適用できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。
【０２３４】
また、上記の半導体装置において、複数の蓄積電極を備え、対向電極を、複数の蓄積電極間に埋め込んで形成すれば、対向電極を蓄積電極に対して自己整合的に形成することが可能となるので、対向電極をパターニングするためのリソグラフィー工程を削減することができる。
【０２３８】
また、下地基板上の第１の領域上に、複数の蓄積電極を形成し、下地基板上の第２の領域に、蓄積電極と同一の導電層よりなる第１の柱状導電体を形成する蓄積電極形成工程と、複数の蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、誘電体膜が形成された下地基板上に第１の導電膜を堆積してエッチバックし、誘電体膜によって覆われた複数の蓄積電極の間に充填して形成された第１の導電膜よりなる対向電極を形成する対向電極形成工程と、第１の柱状導電体上に設けられ、第１の柱状導電体を介して第２の領域の下地基板に接続された第１の配線を形成する配線形成工程とを有する半導体装置の製造方法によって半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、柱状導電体には蓄積電極と同一の導電層を適用できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、対向電極を蓄積電極に対して自己整合的に形成することができるので、従来の半導体装置の製造方法では対向電極の形成のために必要とされたリソグラフィー工程を削減することができる。
【０２４６】
また、下地基板の第１の領域上に形成され、第１の導電膜と第２の導電膜とが順次積層されてなる柱状体と、下地基板上の第２の領域に接続され、第１の導電膜と第２の導電膜とが順次積層されてなる第１の柱状導電体とを形成する柱状導電体形成工程と、柱状体及び第１の柱状導電体の側壁に、第３の導電膜よりなるサイドウォールを形成するサイドウォール形成工程と、柱状体を構成する第２の導電膜を選択的に除去し、第１の領域上に、第１の導電膜及びサイドウォールよりなる王冠型の蓄積電極を形成する蓄積電極形成工程と、蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、誘電体膜が形成された下地基板上に第４の導電膜を堆積してパターニングし、誘電体膜を介して蓄積電極を覆う対向電極を形成する対向電極形成工程と、第１の柱状導電体上に設けられ、第１の柱状導電体を介して第２の領域の下地基板に接続された第１の配線を形成する配線形成工程とを有する半導体装置の製造方法によって半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、王冠型の蓄積電極は、第１の柱状導電体を製造する際に同時に形成できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、王冠型のキャパシタを採用することにより蓄積電極及び第１の柱状導電体の高さを約半分にまで低くすることができるので、第１の柱状導電体の電気抵抗を低減することができる。
また、下地基板上に第１の導電膜を堆積してパターニングし、下地基板の第１の領域上に開口部を有し、下地基板の第２の領域上に第１の柱状導電体を有する第１の導電膜を形成する第１の導電膜形成工程と、第１の導電膜上に第２の導電膜を形成する第２の導電膜形成工程と、開口部の内壁及び底面、第１の柱状導電体の側壁に第２の導電膜を残存させるように第２の導電膜を除去し、開口部の底面から内壁に延在する蓄積電極と、第１の柱状導電体の側壁に形成されたサイドウォールとを形成する第２の導電膜除去工程と、第１の柱状導電体領域を除く第１の導電膜を除去する第１の導電膜除去工程と、蓄積電極の表面を覆う誘電体膜を形成する誘電体膜形成工程と、誘電体膜が形成された下地基板上に第４の導電膜を堆積してパターニングし、誘電体膜を介して蓄積電極を覆う対向電極を形成する対向電極形成工程と、第１の柱状導電体上に設けられ、第１の柱状導電体を介して第２の領域の下地基板に接続された第１の配線を形成する配線形成工程とを有する半導体装置の製造方法によって半導体装置を製造することにより、第１の配線と下地基板とを接続する領域を第１の柱状導電体によって底上げすることができる。これにより、半導体基板に達する深いコンタクトホールを開口して第１の配線を埋め込む必要がなくなるので、エッチング工程及び配線形成工程を簡略にすることができる。また、王冠型の蓄積電極は、第１の柱状導電体を製造する際に同時に形成できるので、製造工程を複雑にすることなく柱状導電体を形成することができる。また、王冠型のキャパシタを採用することにより蓄積電極及び第１の柱状導電体の高さを約半分にまで低くすることができるので、第１の柱状導電体の電気抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す断面図及び平面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第５実施形態による半導体装置の構造を示す平面図である。
【図１３】図１２の半導体装置におけるＡ−Ａ′線断面図である。
【図１４】図１２の半導体装置におけるＢ−Ｂ′線断面図である。
【図１５】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図１６】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】第６実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図２０】第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２５】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２６】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２７】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２８】本発明の第９実施形態による半導体装置の構造を示す断面図及び平面図である。
【図２９】本発明の第１０実施形態による半導体装置の構造を示す概略断面図である。
【図３０】本発明の第１０実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３１】本発明の第１０実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３２】第１０実施形態の変形例による半導体装置の構造及び製造方法を示す概略断面図（その１）である。
【図３３】第１０実施形態の変形例による半導体装置の構造及び製造方法を示す概略断面図（その２）である。
【図３４】本発明の第１１実施形態による半導体装置の構造を示す概略断面図である。
【図３５】本発明の第１１実施形態による半導体装置の製造方法を示す工程断面図である。
【図３６】本発明の第１２実施形態による半導体装置の構造を示す概略断面図である。
【図３７】本発明の第１２実施形態による半導体装置の製造方法を示す工程断面図である。
【図３８】第１２実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図３９】第１２実施形態の変形例による半導体装置の構造及び製造方法を示す概略断面図である。
【図４０】本発明の第１３実施形態による半導体装置の構造を示す概略断面図である。
【図４１】本発明の第１３実施形態による半導体装置の製造方法を示す工程断面図である。
【図４２】第１３実施形態の変形例による半導体装置の構造及び製造方法を示す概略断面図である。
【図４３】本発明の第１４実施形態による半導体装置の構造を示す平面図及び断面図である。
【図４４】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その１）である。
【図４５】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その２）である。
【図４６】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その３）である。
【図４７】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その４）である。
【図４８】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その５）である。
【図４９】本発明の第１４実施形態による半導体装置の構造及び製造方法を示す概略断面図（その６）である。
【図５０】第１４実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図５１】第１４実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図５２】従来の半導体装置の構造を示す概略断面図（その１）である。
【図５３】従来の半導体装置の構造を示す概略断面図（その２）である。
【符号の説明】
１０…半導体基板
１２…素子分離膜
１４…素子領域
１６…素子領域
１８…ゲート電極
２０…ソース／ドレイン拡散層
２２…ソース／ドレイン拡散層
２４…層間絶縁膜
２６…スルーホール
２８…スルーホール
３０…スルーホール
３２…プラグ
３４…プラグ
３６…プラグ
３８…ビット線
４０…層間絶縁膜
４２…スルーホール
４４…スルーホール
４６…蓄積電極
４８…柱状導電体
５０…キャップ膜
５２…誘電体膜
５３…多結晶シリコン膜
５４…サイドウォール
５６…対向電極
５８…層間絶縁膜
６０…配線
６２…配線
６４…層間絶縁膜
６６…柱状導電体
６８…層間絶縁膜
７０…多結晶シリコン膜
７２…タングステン膜
７４…キャップ膜
７６…柱状構造体
７８…柱状構造体
８０…サイドウォール
８４…ＴｉＮ膜
８６…ＴｉＮ膜
８８…シリコン酸化膜
９０…レジスト膜
９２…レジスト膜
９４…ダミー電極
９６…配線溝
９８…埋め込み配線
１００…空洞
１０２…下地基板
１０４…シリコン酸化膜
１０６…配線
１０８…アルミ膜
１１０…Ｔｉ膜
１１２…ＡｌxＳｉy膜
１１４…ＴｉxＳｉy膜
１２０…シリコン窒化膜
１２２…開口
１２４…開口
１２６…環状の開口
１２８…環状ダミー電極
１３０…レジストパターン
【図１】
0004056588.tif 000002
【図２】
0004056588.tif 000003
【図３】
0004056588.tif 000004
【図４】
0004056588.tif 000005
【図５】
0004056588.tif 000006
【図６】
0004056588.tif 000007
【図７】
0004056588.tif 000008
【図８】
0004056588.tif 000009
【図９】
0004056588.tif 000010
【図１０】
0004056588.tif 000011
【図１１】
0004056588.tif 000012
【図１２】
0004056588.tif 000013
【図１３】
0004056588.tif 000014
【図１４】
0004056588.tif 000015
【図１５】
0004056588.tif 000016
【図１６】
0004056588.tif 000017
【図１７】
0004056588.tif 000018
【図１８】
0004056588.tif 000019
【図１９】
0004056588.tif 000020
【図２０】
0004056588.tif 000021
【図２１】
0004056588.tif 000022
【図２２】
0004056588.tif 000023
【図２３】
0004056588.tif 000024
【図２４】
0004056588.tif 000025
【図２５】
0004056588.tif 000026
【図２６】
0004056588.tif 000027
【図２７】
0004056588.tif 000028
【図２８】
0004056588.tif 000029
【図２９】
0004056588.tif 000030
【図３０】
0004056588.tif 000031
【図３１】
0004056588.tif 000032
【図３２】
0004056588.tif 000033
【図３３】
0004056588.tif 000034
【図３４】
0004056588.tif 000035
【図３５】
0004056588.tif 000036
【図３６】
0004056588.tif 000037
【図３７】
0004056588.tif 000038
【図３８】
0004056588.tif 000039
【図３９】
0004056588.tif 000040
【図４０】
0004056588.tif 000041
【図４１】
0004056588.tif 000042
【図４２】
0004056588.tif 000043
【図４３】
0004056588.tif 000044
【図４４】
0004056588.tif 000045
【図４５】
0004056588.tif 000046
【図４６】
0004056588.tif 000047
【図４７】
0004056588.tif 000048
【図４８】
0004056588.tif 000049
【図４９】
0004056588.tif 000050
【図５０】
0004056588.tif 000051
【図５１】
0004056588.tif 000052
【図５２】
0004056588.tif 000053
【図５３】
0004056588.tif 000054