(57)【特許請求の範囲】
【請求項１】
半導体基板上にレジストを塗布する塗布工程と、
該塗布工程でレジストを塗布した半導体基板をベークするベーク工程と、
該ベーク工程でベークした半導体基板上のレジストを露光する露光工程と、
該露光工程で露光した半導体基板上のレジストを現像してパターンを形成する現像工程とを有する、
複数のパターン領域を有するチップが多数配列されて形成される半導体基板の製造方法であって、
さらに、前記現像工程で現像してパターンが形成された半導体基板を検査して欠陥の位置座標及び該欠陥の大きさを検出し、該検出した欠陥の位置座標に基づいて該欠陥が前記複数のパターン領域のうちのどのパターン領域に存在するかを求め、該求めた前記欠陥が存在するパターン領域におけるパターンの最小寸法と前記検出された欠陥の大きさとの関係に基づいて前記欠陥が前記チップに不良を発生させるチップの不良発生確率を算出し、該算出した前記チップの不良発生確率から前記半導体基板全体の予測歩留まりを算出する予測歩留まり算出工程を有し、
該予測歩留まり算出工程で算出した予測歩留まりが悪い場合には該予測歩留まりが悪い半導体基板について該半導体基板上の前記現像されたレジストを剥離し、該剥離した半導体基板を前記塗布工程に戻すことを特徴とする半導体基板の製造方法。
【請求項２】
前記予測歩留まり算出工程において、
前記チップの不良発生確率を算出する際、電気的動作試験が可能なようにほぼ完成された欠陥を有するチップに対する電気的動作試験の結果に基づいて作成された前記パターン領域毎のチップの不良発生確率のモデルを用いることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記予測歩留まり算出工程において、
前記チップの不良発生確率を算出する際、該算出されたチップ毎の不良発生確率を、半導体基板単位または半導体基板のロット単位で出力することを特徴とする請求項１記載の半導体基板の製造方法。
【請求項４】
半導体基板上にレジストを塗布する塗布工程と、
該塗布工程でレジストを塗布した半導体基板をベークするベーク工程と、
該ベーク工程でベークした半導体基板上のレジストを露光する露光工程と、
該露光工程で露光した半導体基板上のレジストを現像してパターンを形成する現像工程とを有する、
複数のパターン領域を有するチップが多数配列されて形成される半導体基板の製造方法であって、
さらに、該現像工程で現像してパターンが形成された半導体基板を撮像して得られる画像信号を処理して欠陥の位置座標及び該欠陥の大きさを検出し、該検出した欠陥の位置座標に基づいて該欠陥が前記複数のパターン領域のうちのどのパターン領域に存在するかを求め、該求めた前記欠陥が存在するパターン領域におけるパターンの最小寸法と前記検出された欠陥の大きさとの関係から予め求めておいた前記パターン領域毎のチップの不良発生確率のモデルに基づいて前記欠陥が前記チップに不良を発生させるチップの不良発生確率を算出し、該算出した前記チップの不良発生確率から前記半導体基板全体の予測歩留まりを算出する予測歩留まり算出工程を有し、
該予測歩留まり算出工程で算出した予測歩留まりが悪い場合には該予測歩留まりが悪い半導体基板について該半導体基板上の前記現像されたレジストを剥離し、該剥離した半導体基板を前記塗布工程に戻すことを特徴とする半導体基板の製造方法。
【請求項５】
前記予測歩留まり算出工程において、
前記パターン領域毎のチップの不良発生確率のモデルは、電気的動作試験が可能なようにほぼ完成された欠陥を有するチップに対する電気的動作試験の結果に基づいて作成されたものであることを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記予測歩留まり算出工程において、
前記チップの不良発生確率を算出した際、チップ毎の不良発生確率を出力することを特徴とする請求項４記載の半導体基板の製造方法。
【請求項７】
前記予測歩留まり算出工程において、
前記チップの不良発生確率を算出した際、該算出されたチップ毎の不良発生確率を、半導体基板単位または半導体基板のロット単位で出力することを特徴とする請求項４記載の半導体基板の製造方法。
【請求項８】
前記予測歩留まり算出工程において、
前記チップの不良発生確率を算出した際、該算出されたチップ毎の不良発生確率を、製造工程単位で出力することを特徴とする請求項４記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハおよびホトマスク、レチクル、液晶基板、ハードディスクドライブの薄膜ヘッド等の基板上に回路パターンが形成された電子部品の製造において、これら基板の表面に存在する異物やパターン欠陥などの欠陥の検出を行って基板上に配列された製品（電子部品）の歩留予測を行う歩留予測方法およびそのシステム並びに電子部品を形成する基板の製造方法に関する。
【０００２】
【従来の技術】
半導体ウエハ等の製造においては、不良原因を発見し、製造工程にフィードバックして歩留りの向上を図るため、製品の表面に存在する欠陥の検査が行われる。この検査を行う表面検査装置は、例えば製品に光を照射し画像処理によって異物やパターン欠陥などの欠陥を検出するもの、あるいは製品の表面に存在する異物やパターン欠陥などの欠陥から発生する散乱光の検出によって欠陥や異物を検出するもの等がある。
これらの欠陥検査装置は検出した欠陥の基板面内での座標データおよび欠陥の大きさ等を出力する。検査結果の利用方法としては、一般には基板上に検出された欠陥の総数を求め、その値を管理することで歩留り向上の指針とする場合が多い。
【０００３】
また、基板上を領域に分けてそれぞれの領域ごとの欠陥の大きさや個数を求めることにより、よりきめこまかく欠陥や異物を管理しようという発明もなされている。例えば、特開昭６３−６６４４７号公報では半導体ウエハの異物検査において、ウエハ上に検出されたすべての異物のうち、製品となるエリアであるチップ領域上にある異物を抽出し、さらに各チップで検出された異物数をカウントしてマップに表示する異物検査装置の例が開示されている。また、特開昭６２−４６２３９号公報ではマスクの異物検査において、マスク上のパターン稠密度や、求められる精度に基づいて領域を分割し、分割したそれぞれの領域について定めた異物の個数と大きさの限度の異物判定基準と検査結果とを比較する表面異物検査装置の例が開示されている。
【０００４】
【発明が解決しようとする課題】
上記従来技術のうち、基板上に検出された欠陥や異物の総数を管理するやり方には以下のような問題があり、歩留り向上の指針として用いるには不十分である。すなわち欠陥や異物が基板上の特定の部分に集中してクラスタとして存在する場合と、基板の全面にランダムに存在する場合とでは、たとえ検出総数が同じであったとしても、基板上の製品に与える影響はそれぞれ異なり、製品の歩留りもそれぞれ異なる結果となるからである。
また、上記特開昭６３−６６４４７号公報、および特開昭６２−４６２３９号公報で開示されている検査装置の例のように、基板上を領域に分割して各領域の欠陥の大きさや個数を求める場合でも、欠陥の検査結果を詳細に表現することは可能であるが、検査結果と製品の歩留りとの関係については明確な基準を持ち得ないため、検査結果を直接的に歩留り向上の方針として用いるには不足である。
【０００５】
本発明の目的は、上記課題を解決すべく、欠陥検査結果を製品の歩留りと直接的に関連付け、検査結果の製造工程へのフィードバックを容易にし、それによって製品歩留りの向上、並びに製品の生産性の向上を実現するための歩留予測方法およびそのシステムを提供することにある。
また、本発明の他の目的は、半導体ウエハおよびホトマスク、レチクル、液晶基板、ハードディスクドライブの薄膜ヘッド等の基板を高歩留で製造することができるようにした基板の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、少なくとも一つのパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量（光学、粒子線、電流等）に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対するパターン領域の位置座標に基いて、前記検出された欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域に対する欠陥の個数を計数し、該計数された製品内のパターン領域に対する欠陥の個数を元に、予め蓄積された製品内のパターン領域の特性に対する欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
また、本発明は、少なくとも一つのパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量（光学、粒子線、電流等）に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対するパターン領域の位置座標に基いて、前記欠陥検出工程で算出された特徴量を有する欠陥が位置する製品内のパターン領域を算出し、該算出された特徴量を有する欠陥が位置する製品内のパターン領域を元に、予め蓄積された製品内のパターン領域の特性に対する欠陥の特徴量と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
【０００７】
また、本発明は、少なくとも一つのパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対するパターン領域の位置座標に基いて、前記欠陥検出工程で算出された特徴量を有する欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域に対する前記特徴量を有する欠陥の個数を計数し、該計数された製品内のパターン領域に対する前記特徴量を有する欠陥の個数を元に、予め蓄積された製品内のパターン領域の特性に対する特徴量を有する欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
また、本発明は、少なくとも一つのパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された欠陥の特徴量に基いて欠陥についてクラス分けし、前記欠陥検出工程で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対するパターン領域の位置座標に基いて、前記クラス分けされた欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域に対するクラス分けされた欠陥の個数を計数し、該計数された製品内のパターン領域に対するクラス分けされた欠陥の個数を元に、予め蓄積された製品内のパターン領域の特性に対するクラス分けされた欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
【０００８】
また、本発明は、互いに特性を異にする複数のパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対する各パターン領域の位置座標に基いて、前記検出された欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域毎の欠陥の個数を計数し、該計数された製品内のパターン領域毎の欠陥の個数を元に、予め蓄積された製品内の各パターン領域の特性に対する欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
また、本発明は、互いに特性を異にする複数のパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対する各パターン領域の位置座標に基いて、前記欠陥検出工程で算出された特徴量を有する欠陥が位置する製品内のパターン領域を算出し、該算出された特徴量を有する欠陥が位置する製品内のパターン領域を元に、予め蓄積された製品内の各パターン領域の特性に対する欠陥の特徴量と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
【０００９】
また、本発明は、互いに特性を異にする複数のパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対する各パターン領域の位置座標に基いて、前記欠陥検出工程で算出された特徴量を有する欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域に対する前記特徴量を有する欠陥の個数を計数し、該計数された製品内のパターン領域毎の前記特徴量を有する欠陥の個数を元に、予め蓄積された製品内の各パターン領域の特性に対する特徴量を有する欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
また、本発明は、互いに特性を異にする複数のパターン領域からなる回路パターンを持つ１個以上の製品を表面に形成した基板から得られる物理量に基づく画像信号を検出し、該検出された画像信号に基いて欠陥を検出し、該検出された欠陥の特徴量を算出し、前記検出された欠陥の位置座標を前記基板に対して設定された基板座標系で算出する欠陥検出工程または欠陥検出部と、該欠陥検出工程または欠陥検出部で算出された欠陥の特徴量に基いて欠陥についてクラス分けし、前記欠陥検出工程で算出された基板座標系での欠陥の位置座標を元に、予め設定されている前記基板座標系での製品の位置座標および該製品に対する各パターン領域の位置座標に基いて、前記クラス分けされた欠陥が位置する製品内のパターン領域を算出することによって製品内のパターン領域毎のクラス分けされた欠陥の個数を計数し、該計数された製品内のパターン領域毎のクラス分けされた欠陥の個数を元に、予め蓄積された製品内の各パターン領域の特性に対するクラス分けされた欠陥の個数と製品毎の不良発生確率との相関関係を示す不良発生予測データから製品毎の不良発生確率を予測する解析工程または解析部とを有することを特徴とする歩留予測方法およびそのシステムである。
【００１０】
また、本発明は、前記歩留予測方法およびそのシステムの解析工程または解析部において、予測された製品毎の不良発生確率を元に、基板としての製品の不良発生確率を予測することを特徴とする。
また、本発明は、前記歩留予測方法およびそのシステムの解析工程または解析部において、前記相関関係を示す不良発生予測データにおける製品毎の不良発生確率を、電気的動作試験が可能なようにほぼ完成され、欠陥を有する製品に対する電気的動作試験の結果に基づいて取得することを特徴とする。
また、本発明は、前記歩留予測方法およびそのシステムの解析工程または解析部において、予測された製品毎の不良発生確率を表示手段または他の端末装置やプロセス処理装置や製造ライン管理システム等に出力することを特徴とする。
また、本発明は、前記歩留予測方法およびそのシステムの解析工程または解析部において、予測された製品毎の不良発生確率を、基板単位またはロット単位で表示手段または他の端末装置やプロセス処理装置や製造ライン管理システム等に出力することを特徴とする。
【００１１】
また、本発明は、前記歩留予測方法およびそのシステムの解析工程または解析部において、予測された製品毎の不良発生確率を、製造工程単位で表示手段または他の端末装置やプロセス処理装置や製造ライン管理システム等に出力することを特徴とする。
また、本発明は、前記歩留予測方法を用いて予測された製品毎の不良発生確率を基板処理プロセスにフィードバックして基板を製造することを特徴とする基板の製造方法である。
また、本発明は、前記歩留予測方法を用いて予測された製品毎の不良発生確率を基板処理プロセスにフィードバックして半導体基板を製造することを特徴とする基板の製造方法である。
また、本発明は、検査を行う基板の処理工程の情報を入力する手段と、処理工程に応じたパターン領域情報を保持する手段と、入力された処理工程の情報に従ってパターン領域情報を選択して欠陥の位置するパターン領域を算出する手段とを備えたことを特徴とする欠陥検査装置または歩留予測システムである。
【００１２】
また、本発明は、回路パターンを持つ１個以上の製品を表面に形成した基板の欠陥検査装置において、検出された欠陥が製品の不良を引き起こす可能性を算出する手段と、それを表示する手段を備えたる欠陥検査装置であり、検出された欠陥が不良を引き起こす可能性を算出する際に、算出値のばらつきをあわせて算出する手段と、それを表示する手段も備える。
また、本発明は、前記検出された欠陥が不良を引き起こす可能性を算出する手段は、欠陥が位置するパターン領域の特性情報と、検査によって得られた欠陥に関する情報の比較手段とであり、検出された欠陥が不良を引き起こす可能性を算出する際に利用するパターン領域の特性情報はパターン密度の情報であり、検査によって得られた欠陥に関する情報は欠陥の大きさの情報である。この場合も検査を行う基板の処理工程の情報を入力する手段と、処理工程に応じたパターン領域情報を保持する手段とを持ち、入力された処理工程の情報に従ってパターン領域情報を選択して欠陥が不良を引き起こす可能性を算出する手段を持つように構成することも可能である。また、パターン領域の特性情報にはパターン領域の機能の情報を含めても良い。
【００１３】
また、本発明は、検出された欠陥が製品の不良を引き起こす可能性を算出する手段として、過去に検査を行った製品の欠陥検査結果と電気的試験結果との比較から得た歩留予測データと欠陥検査結果とを比較する手段を用いることも出来る。
【００１４】
また、本発明は、製品の製造において、基板は複数の処理工程を経て、それに対応して同一の基板の欠陥検査も処理工程を経るごとに複数回行われる場合、特定の処理工程で発生した欠陥を判別する手段を持ち、判別された欠陥についてデータ処理を行うように構成しても良い。
【００１５】
また、本発明は、特定の処理工程で発生した欠陥を判別する手段は対象とする処理工程での欠陥検査結果と、それ以前の工程での欠陥検査結果を比較する手段を持つように構成することも出来る。この場合、対象とする処理工程での欠陥検査結果と、それ以前の工程での欠陥検査結果を比較する手段は欠陥の座標の比較手段であることが考えられる。また、基板上に生じた欠陥を、基板上での分布の状態から分類する手段を持ち、分類された欠陥に関してそれぞれ処理を行うように構成することも考えられる。
また、本発明は、回路パターンを持つ１個以上の製品を表面に形成した基板の欠陥検査方法において、それら回路パターンは特性の異なる１つ以上の領域に区分することができるときに、検出された欠陥が位置するパターン領域を算出することを特徴とする。検出された欠陥が位置するパターン領域を算出する方法は、検出された欠陥の位置する座標と、パターン領域の座標情報との比較である。また、パターン領域の分割は、製品の設計データから求めたものである。また、本発明は検査を行う基板の処理工程に応じたパターン領域情報を持ち、検査する基板の処理工程に従ってパターン領域情報を選択して欠陥の位置するパターン領域を算出することを特徴とする。
また、本発明は、回路パターンを持つ１個以上の製品を表面に形成した基板の欠陥検査方法において、検出された欠陥が製品の不良を引き起こす可能性を算出することを特徴とする。検出された欠陥が不良を引き起こす可能性を算出する際に、算出値のばらつきをあわせて算出することを特徴とする。
【００１６】
また、本発明は、基板上に生じた欠陥を、基板上での分布の状態から分類し、分類された欠陥に関してそれぞれ処理を行うことを特徴とする。
また、本発明は、回路パターンを持つ１個以上の製品を表面に形成した基板の製造方法において、それら回路パターンは特性の異なる１つ以上の領域に区分することができるときに、欠陥検査によって得られた、検出された欠陥が位置するパターン領域の情報と、検出された欠陥が位置するパターン領域の特性情報から基板の次の処理工程を定めることを特徴とする。
また、本発明は、回路パターンを持つ１個以上の製品を表面に形成した基板の製造方法において、欠陥検査によって求められた、検出された欠陥が製品の不良を引き起こす可能性の情報から基板の次の処理工程を定めることを特徴とする。
【００１７】
以上説明したように、前記構成によれば、欠陥検査結果を製品の歩留りと直接的に関連付け、検査結果の製造工程へのフィードバックを容易にし、それによって製品歩留りの向上、並びに製品の生産性の向上を実現することができる。
また、前記構成によれば、半導体ウエハおよびホトマスク、レチクル、液晶基板、ハードディスクドライブの薄膜ヘッド等の基板を高歩留で製造することができる。
【００１８】
【発明の実施の形態】
本発明に係る実施の形態について、図１〜図３３を用いて説明する。
なお、以下説明する各実施形態は、半導体ウエハ上に半導体製品を形成する例を想定して説明を行うが、同様の手法は、ホトマスク、レチクル、液晶基板、ハードディスクドライブの薄膜ヘッド等、基板上に回路パターンが形成された電子部品のいずれにも適用することが可能である。また、以下説明する各実施の形態は、欠陥検出を光学的手段で行う装置（欠陥検出部）１００を想定して説明を行うが、同様の手法は、電子線やイオンビーム等の荷電粒子線を用いて検出を行う装置（欠陥検出部）１００に対しても、走査形トンネル顕微鏡（ＳＴＭ）、原子間力走査顕微鏡（ＡＦＭ）、近接場光学走査顕微鏡（ＮＯＳＭ）といった走査形プローブ顕微鏡（ＳＰＭ）を用いて検出を行う装置に対しても適用が可能である。
【００１９】
図１は、本発明に係る歩留予測システムの第１の実施の形態を示す構成図である。
この第１の実施の形態は、欠陥検出部１００と解析部２００とから構成される。
【００２０】
欠陥検出部１００は、被検査対象基板１上のパターン欠陥や異物欠陥等の欠陥を検出し、その位置座標と共に欠陥の情報を出力するものである。欠陥検出部１００は、被検査対象基板１を載置してｘ−ｙ方向の任意の位置に移動可能なステージ（１０はｙステージ、１１はｘステージ）１０、１１と、該ステージ１０、１１の各々を駆動する駆動装置とを備えている。そして、機構制御部５２が、ステージ１０、１１に対して例えば２に示すようなｙ方向に連続的に、ｘ方向にはステップ的な軌跡をもって移動するように制御することで、検出器４２が基板１の全面の光学画像を検出して基板１に対して欠陥検査を可能とする。照明光学系は、照明光源２１と、該照明光源２１からの照明光を基板１の表面に対して効率的に照明を行うため集光レンズと、照明光を基板１へ導くハーフミラー２３とを備え、基板１の表面に照明スポット２４を形成するように構成される。検出光学系は、上記照明光学系によって照明された基板１上の部分の光学像を集光する集光レンズ４１と、該集光レンズ４１で集光された光学像を受光して電気信号（画像信号）に変換するリニアイメージセンサ等の検出器４２とによって構成される。なお、検出光学系には、周期的な回路パターンから得られる反射光を遮光する空間フィルタを設けてもよい。
【００２１】
信号処理部５１は、検出器４２から得られた電気信号（画像信号）から欠陥信号を抽出し、基板の欠陥検出を行って、被検査対象基板１に関する情報（被検査対象基板の製造番号、やロット番号も含む。）、被検査対象基板１上に設定された座標系における欠陥の位置座標、欠陥の大きさ等の特徴量の情報も得る。被検査対象基板１上に設定された座標系における欠陥の位置座標は、ステージ１０、１１に設けられたレーザ等の測長器で測定されるステージ１０、１１の移動走査（変位）情報と信号処理部５１で欠陥が抽出される情報とから取得することができる。信号処理部５１において、例えば、被検査対象基板１上に形成された複数の被検査パターンから得られる画像信号同志または被検査パターンから得られる画像信号と基準画像信号とを比較して、一致部分を消去して不一致部分を異物やパターン欠陥等の欠陥として検出する画像処理等を用いることにより欠陥信号を抽出することが可能である。また、信号処理部５１において、検出器４２から得られた電気信号（画像信号）に対してフィルタリング処理をすることによって、異物やパターン欠陥等の欠陥を示す信号を抽出することも可能である。
【００２２】
機構制御部５２は、欠陥検出部１００の各機構（ステージ１０、１１の駆動手段１２、照明光源２１、検出器４２および信号処理部５１）の制御を行う部分であり、また、信号処理部５１から検出される欠陥検出結果を解析部２００へ送信するものである。
解析部２００は、欠陥検出部１００で得られた欠陥検出結果と他のデータとの比較を行い、欠陥検出結果と製品の歩留との関連付けを算出する部分である。この解析部２００は、欠陥検出部１００も含めて各種データおよび演算部６９等での算出結果のやり取りを行い、ネットワーク８０にも接続される入出力インターフェース７０と、該入出力インターフェース７０に接続され、各種データを記憶する記憶装置（記憶部分）７１〜７５と、上記入出力インターフェース７０に接続され、各種データの比較を行い、欠陥検出結果と製品の歩留との関連の算出を行う計算装置６４〜６９と、上記入出力インターフェース７０に接続され、各種データ、及び算出結果の表示や装置の操作方法を教示するディスプレイ等の表示装置６１と、上記入出力インターフェース７０に接続され、各種データを入出力するためのフロッピディスクや光磁気ディスク、ＩＣカード等の可搬式の記憶媒体のドライブ６２と、各種データを入力するためのキーボードやマウス等の入力手段６３とによって構成される。
【００２３】
各種データを記憶する記憶装置（記憶部分）７１〜７５は、過去のテスタによる製品（半導体チップ）の電気的試験結果データの記憶部分７１と、製品（半導体チップ）のパターン領域（メモリＬＳＩにおけるメモリセル領域、周辺回路領域、およびその他の領域、または混成ＬＳＩにおけるメモリのメモリセル領域、周辺回路領域、その他の領域、およびロジック領域等、またはシステムＬＳＩにおけるメモリ領域、制御回路領域、演算回路領域、画像圧縮・伸長回路領域、符号化・復号化回路領域）の特性データ（パターンの密度や回路機能）の記憶部分７２と、製品（半導体チップ）の座標データおよび製品（半導体チップ）内のパターン領域の座標データの記憶部分７３と、欠陥が不良を引き起こす確率の判定基準である判定ルールデータの記憶部分７４と、そして欠陥検査結果データ（被検査対象基板１に関する情報（被検査対象基板の製造番号、やロット番号も含む。）、被検査対象基板１上に設定された座標系における欠陥の位置座標、および欠陥の大きさ等の特徴量等）の記憶部分７５とによって構成される。これらの各種データの具体的内容に関しては後に詳しく述べる。６４〜６９は各データの比較を行って、欠陥検出結果と製品の歩留との関連の算出を行う部分である。プログラム記憶部６４は、各種処理を行うためのプログラムが保持する部分である。検索部６５は、各記憶部７１、７２、７３、７４に保持されたデータを入出力インターフェース７０を介して検索する部分である。メモリ６８は、検索部６５により検索されたデータを一時的に保持する部分である。ヲの分り、されており主制御部６７により随時読み出されて演算部６９で実行される。検索部６５は７１、７２、７３、７４の各データ保持部分に保持されたデータを検索する部分である。主制御部６７は、プログラム記憶部６４、検索部６５、メモリ６８、および演算部６９などを制御する部分である。メモリ６８は検索部６５により検索されたデータを一時的に保持する部分である。主制御部６７は解析部０２の制御を行う部分である。演算部６９は、プログラム記憶部６４に記憶されたプログラムに従って、検索部６５により検索されてメモリ６８に一時的に記憶されたデータを元に欠陥検出結果と製品の歩留との関連の算出を行う部分である。モニタ６１は、表示部分であり、各データ、及び算出結果の表示や装置の操作方法を教示する部分でもある。６２はフロッピディスクや光磁気ディスク、ＩＣカード等の可搬式の記憶媒体のドライブである。６３はキーボードやマウス等の入力手段である。さらに８０はネットワークである。７１〜７４に保持するデータの入力は、フロッピディスクや光ディスク等の可搬式の記憶媒体によってドライブ６２から入力することも、キーボードやマウス等の入力手段６３から直接入力することも、またネットワーク８０を経て入力することも可能である。７１〜７４の保持手段は、通常はハードディスク、光ディスク等の記憶装置に格納されるが、その他の記憶装置でも良い。７１〜７４に保持されるデータは同一の記憶装置に保持するものであっても良い。７２〜７４に保持される、パターン領域の特性データ、パターン領域座標データ、判定ルールデータは検査を行う製品ごと、あるいは基板の工程ごとに持つように設定し、基板の検査時に入力される製品情報あるいは基板の工程情報に応じて選択するように設定しても良い。また、解析部２００をワークステーションやパーソナルコンピュータ等の一つのコンピュータ上に構成するものであっても良い。
【００２４】
図２は、本発明に係る歩留予測システムの第２の実施の形態を示す構成図である。
この第２の実施の形態は、欠陥検出部１００と解析部３００などとから構成される。即ち、第２の実施の形態は、図１における解析部２００をネットワーク８０上に展開した実施の形態である。図１と番号が同じ項目については説明を省略する。過去の製品（半導体チップ）の電気的試験結果データの保持部分１７１、製品（半導体チップ）のパターン領域の特性データの保持部分１７２、製品（半導体チップ）のパターン領域座標データの保持部分１７３、欠陥が不良を引き起こす確率の判定基準である判定ルールデータの保持部分１７４、および欠陥検査結果データの保持部分１７５は、ネットワーク８０上にあり、ネットワーク８０に接続された各装置からデータを読み込んだり、読み出したりすることが可能である。製品（半導体チップ）の電気的試験を行う装置（テスタ）９１も、ネットワーク８０に接続され、結果は電気的試験結果データの保持部分１７１に保持される。解析部３００はそれらデータの比較により欠陥検出結果と製品の歩留との関連付けを算出する部分である。また、１６０は、検出部１００とネットワーク８０上の各装置とのデータのやり取りをするための、ワークステーションやパーソナルコンピュータ等のコンピュータである。なお、このコンピュータ１６０は、コンピュータ本体１６５と、検出部１００とネットワーク８０上の各装置との間でやり取りするデータ等を表示する表示手段１６１と、記録媒体を用いてデータを入力するドライブ１６２と、キーボードやマウス等からなる入力手段１６３と、検出部１００で検出された被検査基板１についての情報（どの製造工程で製造されたものなのか、どのロットによるものなのか、被検査基板の番号等）、被検査基板１上に設定された座標系における欠陥の位置座標、および欠陥の大きさ等の特徴量のデータなどを一時格納する記憶装置１６４とから構成される。このように構成することで、検出部１００において検出されるパターン欠陥や異物欠陥に関する検査結果の解析を、ネットワークに接続されたワークステーションやパーソナルコンピュータ等のコンピュータ８１で行うことが可能となる。１７１〜１７５のデータ保持部分は必ずしも解析部３００と切り離してネットワーク８０上に配置する必要はなく、解析部３００に１７１〜１７５のデータ持部分のいずれかを設けてそこにデータを保持する構成として良い。
【００２５】
次に、本発明に係る欠陥検出部１００において検査されて検出された欠陥の大きさ等の特徴量、および欠陥の位置（被検査対象基板に対して設定された座標系における欠陥の位置座標情報）を得る（求める）方法の実施例について図３、図４、および図５を用いて説明する。
まず、欠陥の大きさ等の特徴量を求める実施例について、図３および図４を用いて説明する。図３において、３００は検出された欠陥、３１０は検出器４２の１画素を示す。検出器（光電変換器）４２がＣＣＤ等のラインセンサ、あるいはエリアセンサ等で構成する場合、検出された欠陥３００が検出器４２で検出されるいくつの画素数（面積を示す。）を占めているかを信号処理部５１によって計数することによって、その欠陥の特徴量の一つである面積で示される大きさを算出することが可能である。即ち、検出器４２で検出される画素毎にサンプリングされる画像信号を２値化画像信号に変換し、欠陥３００が例えば“１”なる２値化信号で現されるならば、“１”なる画素信号を計数することによって、欠陥３００の面積で示される大きさを算出することが可能となる。また、欠陥３００の特徴量の一つである大きさは、図３に示するように、欠陥３００のｘ方向の最大長さ（ｙ方向に投影した長さ）３０１と欠陥３００のｙ方向の最大長さ（ｘ方向に投影した長さ）３０２とで表現することも可能である。即ち、それぞれの長さ３０１、３０２は、ｙ方向に投影した長さ（ｙ方向に投影したときの画素数）、ｘ方向に投影した長さ（ｘ方向に投影したときの画素数）で現されるので、検出器４２で検出される画素毎にサンプリングされる画像信号を２値化画像信号に変換し、欠陥３００が例えば“１”なる２値化信号で現されるならば、信号処理部５１において、ｙ方向に“１”なる画素が一度現れ、それがｘ方向にもつながっているならば、斜線で示すように“１”を保持させ、走査線３０５の３０１の範囲において欠陥３００を示す“１”なる画素信号が検出されないことで、欠陥３００が終了であることが検出された時点で、斜線で示される“１”を“０”にし、この時点（欠陥が終了した時点）において、ｘ方向につながった“１”の画素数を計数することによって欠陥３００のｘ方向の最大長さ（ｙ方向に投影した長さ）３０１を求めることができ、欠陥を示す“１”なる画素信号が現れた走査線から欠陥が終了する走査線までの走査線の数を計数することによって欠陥３００のｙ方向の最大長さ（ｘ方向に投影した長さ）３０２を求めることができる。このように、欠陥３００のｘ方向の最大長さ３０１は、欠陥を示す画素信号がつながった２次元領域３００のｙ方向に投影したときの長さで現され、欠陥３００のｙ方向の最大長さ３０２は、欠陥を示す画素信号がつながった２次元領域３００のｘ方向に投影したときの長さで現されることになる。
【００２６】
以上説明した欠陥毎の大きさ等の特徴量を算出する方法については、具体的に特開昭５６−７７７０４号公報、特開昭６３−２１７４７９号公報に記載されている。
また、それとは別に欠陥の明るさ情報から欠陥の大きさを得ることも可能であり、その実施例を図４に示す。図４は欠陥の寸法と、欠陥検出部１００の検出器４２で検出される欠陥の明るさ＝検出光の強度の関係を求めたものである。この関係を求める方法としては例えば、寸法が厳密に規定され、顕微鏡の較正などに用いられるポリスチレンラテックス標準粒子の検出を行い、図４に示す較正曲線を求めることが考えられる。すなわち種々の大きさのポリスチレンラテックス標準粒子の検出を行い、それぞれの検出光強度から較正曲線を求めるものである。このように、予め、ポリスチレンラテックスなどの標準粒子と検出器４２から検出される検出光強度（明るさ：濃淡値）との較正曲線の関係（相関関係）を求めておき、信号処理部５１において、実際に検出器４２から検出される検出光強度（明るさ：濃淡値）から上記求められた較正曲線の関係（相関関係）に基づいて欠陥の大きさを求めることが可能となる。
【００２７】
以上説明したように、信号処理部５１は欠陥毎の大きさ等の特徴量を算出して機構制御部５２に提供される。
次に、欠陥の位置（被検査対象基板１に対して設定された座標系における欠陥の位置座標情報）を求める実施例について、図５を用いて説明する。図５は、検出された欠陥の位置（座標情報）を得る方法の実施例を説明する図である。図１で説明したように被検査対象の基板１がステージ１０、１１に載置されて基板全面の検査を行う場合で説明する。５０１は検出器４２としての１次元のリニアセンサ、５１１はステージ１１のｘ方向の位置（ステージ１１の移動（変位）を測定する測長器によって検出される。）、５１２はステージ１０のｙ方向の位置（ステージ１０の移動（変位）を測定する測長器によって検出される。）、５２１は検出器５０１中での検出画素の位置（リニアセンサ５０１から画像信号を読みだすサンプリング信号から検出することができる。）、５３０は１次元のリニアセンサが被検査対象基板１に対して走査される走査方向である。この場合、機構制御部５２は、欠陥の座標をＳｔｘ＋Ｓｃｘ、ｙ座標をＳｔｙによって求めることができる。以上は、装置で得られる座標であるが、後に各種のデータと座標比較を行う場合はこれを基板１上の座標で表すことが出来ると都合が良い。この場合は、各基板１の検査前に基板１上に設けられた原点位置を示すマーク６２を検出器４２または別の検出器（図示せず）で検出し、その際の測長器から検出されるステージ位置を求めておき、それをオフセット値として差し引きすることで、機構制御部５２において、被検査対象基板１に対して設定ざれる座標系で欠陥位置を求めることが可能となる。基板１上に設けられた原点位置を示すマーク６２としては、基板１の製造過程において、露光工程で用いる合わせマークを利用するのが実用的である。
【００２８】
以上により、機構制御部５２は、算出した欠陥の位置（被検査対象基板に対して設定された座標系における欠陥の位置座標情報）を、信号処理部５１から提供を受ける欠陥の大きさ等の特徴量に対応させて記憶装置１６４等に一時記憶させる。この際、被検査対象基板１に付けられた基板番号または被検査対象基板１が取りだされたカセット（図示せず）に付けられたカセット番号を読み取り装置で読み取って機構制御部５２またはコンピュータ１６０に入力されて上記記憶装置１６４等に一時記憶されることになる。従って、機構制御部５２またはコンピュータ１６０は、基板番号またはカセット番号に対応する被検査対象基板１毎の欠陥の大きさ等の特徴量と被検査対象基板に対して設定された座標系における欠陥の位置座標情報とからなる検査データが取得されることになる。そして、機構制御部５２またはコンピュータ１６０は、取得した検査データを、入出力インターフェース７０またはネットワーク８０を介して記憶部分７５、１７５に記憶させることになる。なお、この検査データとして、被検査対象基板１に関する情報としては、基板番号またはカセット番号なのであるため、この番号から被検査対象基板１がどの製造工程から抜き取られたものであるのかの情報を、半導体基板等の被検査対象基板１を製造する製造ラインを管理する製造管理用のコンピュータ（図示せず）からネットワーク８０を介して取得する必要がある。即ち、機構制御部５２またはコンピュータ１６０は、基板番号またはカセット番号を元に、製造管理用のコンピュータからネットワーク８０を介して被検査対象基板１に関する情報を取得することによって、図９に示すようなロットＮｏ．、ウエハＮｏ．、工程名などの被検査対象基板１に関する情報を付加した検査データ（欠陥Ｎｏ．、被検査対象基板に対して設定された座標系における欠陥の位置座標情報（欠陥ｘ座標Ｓｔｘ＋Ｓｃｘ、欠陥ｙ座標Ｓｔｙ）、欠陥の大きさ等の特徴量（欠陥サイズｘ、欠陥サイズｙ））９５を記憶部分７５、１７５に記憶させることが可能となる。
【００２９】
次に、本発明に係る解析部２００、３００において上記検査データ９５を元に実施する製品の歩留まり解析の実施例について説明する。被検査対象基板１としては、図６に示すように、半導体基板（ウエハ）などのように半導体チップなど同一の製品６１が多数縦横に配列されている。更に、半導体チップなどの製品６１内には、メモリＬＳＩにおけるメモリセル領域、周辺回路領域、およびその他の領域、または混成ＬＳＩにおけるメモリのメモリセル領域、周辺回路領域、その他の領域、およびロジック領域等、またはシステムＬＳＩにおけるメモリ領域、制御回路領域、演算回路領域、画像圧縮・伸長回路領域、符号化・復号化回路領域等様々なパターン領域が存在することになる。図７はＬＳＩメモリ製品内の分割された複数のパターン領域を示す図である。図では製品のパターン領域を３つに分けた例を示す。７００は製品の外周であり、７１０は第１のパターン領域（例えばメモリセル領域）、７１１は第２のパターン領域（例えば周辺回路領域）、７１２は第３のパターン領域（例えばその他の領域）である。図７に示した例は、パターン特性が同じパターン領域が複数存在する場合も有り得ることを示すものである。パターン領域はパターンの密度、あるいは機能といったパターン特性にしたがって分割される。
６０は基板１、６１は半導体チップ等の製品、６２は基板に形成した基板上での座標の原点を示すマークである。Ｃｘは製品（半導体チップ等）６１のｘ方向の寸法、Ｃｙは製品（半導体チップ等）６１のｙ方向の寸法であり、製品６１はｘ−ｙ方向にＣｘ、Ｃｙのピッチでマトリクス状に配置される。この、製品６１の配置を示す座標情報は、露光装置（描画装置）に与えられる条件でもあるため、露光装置または露光装置を管理している製造管理用のコンピュータまたはＣＡＤシステムからネットワーク８０を介して取得することができ、製品の座標データとして記憶部分７３、１７３に格納されている。
【００３０】
従って、演算部６９において、検索部６５によって記憶部分７３から検索された製品６１の配置を示す座標情報と、検索部６５によって記憶部分７５、１７５から検索された先に求められた欠陥の基板上での位置座標情報（欠陥ｘ座標Ｓｔｘ＋Ｓｃｘ、欠陥ｙ座標Ｓｔｙ）とを比較することで、欠陥がどの製品に位置するかを求めることが可能になる。すなわち、演算部６９は、先に求められた欠陥の基板内での座標を、製品の配置のピッチで除算することで、製品の配置のマトリクスでｘ方向には何番目、ｙ方向には何番目の製品にその欠陥が存在するかを求めることが出来、その情報がメモリ６８または記憶装置７６に格納される。また除算の剰余は、欠陥が製品内のどこに位置するかを示す座標を表すが、これは次に述べる製品内のどのパターン領域に欠陥が位置するかを求める際に用いることが出来る。
更に、製品６１内は、通常、図７に示すように、パターンの密度、あるいは機能といったパターン特性にしたがって複数のパターン領域に分割される。一般的にこれらパターン領域はｘ−ｙ方向にならって矩形、あるいはそれを組み合わせた多角形に分割されるので、それぞれの領域は対角の２点の座標で表すことが出来る。すなわち領域７１１は対角の２点７０１、７０２の座標により領域を定義することができ、同様に特性が同じ二つのパターン領域７１２は７０３、７０４および７０５、７０６の座標で領域を定義できる。基板６０（１）上に同一の製品６１を複数個形成する場合には、例に示した領域の対角点７０１〜７０６の座標は基板上での座標でなく各製品６１内での座標で示すことが有用である。すなわちパターン領域の座標情報に関しては一つの製品内での情報のみを持てば良いからである。また、この場合、欠陥がどのパターン領域に位置するかは、先に求めた製品内での欠陥座標と、製品内でのパターン領域情報の比較という形で算出を行うことが出来るため、製品内座標を用いることはこの点においても有用である。
このように、製品（半導体チップ）６１内に分割される複数のパターン領域の座標は、製品の設計によって定義されるものであるため、ＣＡＤシステム（図示せず）からネットワーク８０を介して取得されて記憶部分７３、１７３にパターン領域座標データとして格納されている。
【００３１】
更に、記憶部分７２に記憶される各パターン領域の特性データとしては、図１２に示すように、ホール系のパターン１２００の場合において、パターンのｘ方向の大きさ１２１１（Ｈｘ）、パターンのｙ方向の大きさ１２２１（Ｈｙ）、ｘ方向のパターン間隔１２１２（Ｓｘ）、ｙ方向のパターン間隔１２２２（Ｓｙ）があり、また図１３に示すように、ライン系のパターン１３００の場合において、パターンの幅１３０１（Ｌｘ）、パターン間隔の幅１３０２（Ｓｘ）がある。このように、各パターン領域におけるパターンの幅とか、間隔等の寸法に関する特性データは、描画するパターン情報、即ち設計情報でもあるので、ＣＡＤシステムからネットワーク８０は介して取得して記憶部分７２、１７２に記憶させることが可能となる。
次に、記憶部分７５、１７５に記憶された検査データを元にパターン領域のパターン特性に基づいて製品６１の歩留まり予測について、図８を用いて説明する。
【００３２】
まず、検索部６５は、ステップＳ８１において、記憶部分７５、１７５から入出力インターフェース７０を介して被検査対象基板６０（１）を特定した形で検出部１００における欠陥検査の結果である欠陥検査のデータ（製造工程、被検査対象基板の座標系での欠陥の位置座標、欠陥の大きさなどの特徴量）を取り込んで、一時メモリ６８に格納する。
【００３３】
取り込まれる欠陥検査のデータとしては、例えば、図９に示すように、検査した基板のロットＮｏ．、ロットの内の何番目の基板であるかを示す基板Ｎｏ．、検査を行った製造工程、検出した欠陥の欠陥Ｎｏ．とそれぞれの欠陥の検出されたｘ、ｙ座標［μｍ］、及び欠陥のｘ方向ｙ方向のそれぞれのサイズ［μｍ］（図３参照）等がその内容である。
そして、検索部６５は、ステップＳ８９において、記憶部分７３、１７３から入出力インターフェース７０を介して被検査対象基板６０（１）に対する製品（半導体チップ）の位置を示す製品座標のデータ（図６にて説明：（ｎＣｘ，ｍＣｙ））を取り込んで、一時メモリ６８に格納する。
次に、演算部６９は、ステップＳ８２においてメモリ６８に格納された両者の座標比較を行い、ステップＳ８３において各欠陥の存在する製品の位置（製品のＮｏ．）及び、製品内での欠陥の位置を示す座標の算出を行って、ステップＳ９２で出力できるようにメモリ６８または記憶装置７６に記憶させる。ここでの算出結果の例を図１０に示す。図９と重複する内容については説明を省略するが、各欠陥について欠陥が位置する製品（チップ）Ｎｏ．および製品内座標で示した欠陥の位置（欠陥チップ内ｘ座標［μｍ］、欠陥チップ内ｙ座標［μｍ］）が新たな内容である。
さらに、検索部６５は、ステップＳ９０において、記憶部分７３、１７３から入出力インターフェース７０を介して被検査対象基板６０（１）に対する製品（チップ）内のパターン領域の座標データ（図７にて説明：７０１〜７０６の座標）を取り込んで、一時メモリ６８に格納する。
【００３４】
次に、演算部６９は、ステップＳ８４において、ステップＳ８３で算出された製品内欠陥位置座標と上記メモリ６８に格納された各製品内での座標で表したパターン領域座標との比較を行い、ステップＳ８５において図１１に示すように各製品上で各欠陥がどのパターン領域に存在するか（「各パターン領域／各製品内」の欠陥数）を算出して、ステップＳ９３で出力できるようにメモリ６８または記憶装置７６に記憶させる。図１１に示した実施例では、パターン領域がＡ、Ｂ、Ｃ３つに分けられる場合を示した。各欠陥がＡ、Ｂ、Ｃどのパターン領域に存在するかが新たな内容である。
その後、検索部６５は、ステップＳ９１において、記憶部分７２、１７２から入出力インターフェース７０を介して被検査対象基板６０（１）に対する製品（半導体チップ）内のパターン領域の特性データ（図１２、および図１３に示すパターンの寸法などの特性データ）を取り込んで、一時メモリ６８に格納する。
次に、演算部６９は、ステップＳ８６において、ステップＳ８５で算出された各欠陥がそれぞれ存在するパターン領域におけるメモリ６８に格納されたパターン領域の特性情報と上記メモリ６８に格納された欠陥の大きさなどの特徴量との比較を行い、ステップＳ８７においてそれぞれの欠陥が製品に不良を発生させる可能性を算出し、ステップＳ９４で出力できるようにメモリ６８または記憶装置７６に記憶させる。パターン特性およびパターン特性と欠陥の大きさの比較の具体例についてはのちほど説明する。
さらに、演算部６９は、ステップＳ８８においてメモリ６８または記憶装置７６に記憶されたここまでに求められた各製品の不良発生確率から、基板全体の予測歩留を算出し、ステップＳ９５で出力できるようにメモリ６８または記憶装置７６に記憶させる。
【００３５】
以上説明したように、メモリ６８または記憶装置７６に記憶された算出結果は、検査した基板の検査結果として表示手段６１、１６１に表示したり、記録媒体６２、１６２に記録したり、ネットワーク８０を介して他のプロセス処理装置等に出力することが可能である。なお、メモリ６８または記憶装置７６に記憶された算出結果の全てを必ずしも出力する必要はなく、そのうちのいずれかを選んで出力することとしても構わない。
ところで、本発明は、製品（チップ）の歩留は、欠陥の大きさ等の特徴量と各パターン領域におけるパターン特性との相関関係によって決まって来るを有することに着目してものである。図１２および図１３の各々は、各パターン領域におけるパターンの特性の一実施例を模式的に示したものである。図１２は、パターンのｘ方向の大きさ１２１１（Ｈｘ）、パターンのｙ方向の大きさ１２２１（Ｈｙ）、ｘ方向のパターン間隔１２１２（Ｓｘ）、およびｙ方向のパターン間隔１２２２（Ｓｙ）から構成されたホール系のパターン１２００の特性を示す。図１３は、パターンの幅１３０１（Ｌｘ）、およびパターン間隔の幅１３０２（Ｓｘ）から構成されたライン系のパターン１３００の特性を示す。実際の製品の場合、このような単純なパターンで形成されているわけではなく、ホール系のパターンとライン系のパターンとが混在することになる場合もある。ホール系のパターンとしては、層間絶縁膜における下層配線を上層配線につなぐスルーホールをあげることができる。ライン系パターンとしては絶縁膜上に形成された配線パターンをあげることができる。
【００３６】
特に、各パターン領域におけるパターン特性としてパターンに関する寸法を考えた場合、このパターンの寸法と欠陥の大きさ等の特徴量との相関関係は、製品（半導体チップ）が不良になる確率（歩留）を決める大きな要因となる。即ち、パターンの寸法としては、図１２および図１３に示すパターン１２１１〜１２２２、または１３０１〜１３０２の各寸法のうちの最小のもの、すなわち最小パターン寸法（Ｓ１とする）が基準となる。欠陥の大きさがパターンの最小寸法（Ｓ１）より著しく小さくなれば、製品（チップ）が不良になる確率（歩留）は著しく低下することに基づく。
即ち、図１４に示す如く、欠陥の大きさが最小パターン寸法Ｓ１よりも大きければ１００％欠陥を生じるという簡易なモデルとなる。また、図１５に示す如く、ａ、ｂを１以上の実数とした時に、最小パターン寸法Ｓ１の１／ａ以下であれば不良は生じない、またｂ倍以上であれば１００％不良を引き起こし、その間の大きさの欠陥の製品に不良を引き起こす可能性は直線補完により求められるというモデルとなる。これらの不良発生確率のモデルは、記憶部分７４、１７４に判定ルールデータとして各パターン領域毎に設定されて格納されている。
【００３７】
このように、演算部６９は、記憶部分７４、１７４に格納されている各パターン領域毎の不良発生確率のモデルに基づいて、ステップＳ８５で算出された各欠陥がそれぞれ存在するパターン領域におけるメモリ６８に格納されたパターン領域の特性情報と上記メモリ６８に格納された実際に検出された欠陥の大きさなどの特徴量との相関関係から製品の不良発生確率を求めることができる。ところで、各パターン領域のパターン特性と欠陥の大きさの関係から製品の不良発生確率を求めるにあたっては、図１４、および図１５で示したように、最小パターン寸法のみを用いるものでなくても良く、さらにパターン寸法だけでなく、パターンの断面構造や、パターンの機能も考慮に入れて求めても良い。当然、図１２および図１３に示すホール系のパターンおよびライン系のパターンも絶縁膜に対して凹凸断面形状を有することになるので、凹部や凸部は、配線パターンなのか絶縁膜パターンなのか特定することが可能になって、パターンの機能も考慮することが可能となる。
【００３８】
次に、本発明に係る過去の欠陥検査の結果と欠陥検査を行った製品の電気的試験の結果との比較から求められたパターン領域別欠陥数〜製品歩留情報のデータに基づいて、新たに行った欠陥検査の結果から、製品の予測歩留を算出する実施例について、図１６を用いて説明する。
ステップＳ８１〜Ｓ８５、Ｓ８９〜Ｓ９０、Ｓ９２〜Ｓ９３は、図８に示す実施例と同様である。その後、演算部６９は、ステップＳ９６において、メモリ６８に一時記憶された各欠陥の大きさ等の特徴量に基に、欠陥のクラス分け行って、メモリ６８または記憶装置７６に記憶させる。各欠陥の大きさが、図１１で示す如く、ｘ方向ｙ方向のそれぞれで定義されている場合は、例えば（ｘ方向寸法×ｙ方向寸法）の２乗根をとるといった形で大きさのパラメータを一つにする処理をおこなう。その結果は図１７に示す如く、欠陥サイズ［μｍ］で現すことができる。即ち、演算部６９は、ステップＳ９６において、メモリ６８に記憶された各欠陥の大きさ等の特徴量（図１７に示す欠陥サイズ［μｍ］）に基に、図１８に示す如く欠陥の大きさをクラス分けするためのテーブル（記憶部７４、１７４に判定ルールデータとして格納されている。）に基づいて、各欠陥のクラス分けを行って、メモリ６８または記憶装置７６に記憶させる。このクラス分けを行った結果を図１９に欠陥クラス（Ｓ１〜Ｓ４）として示す。なお、欠陥サイズのクラス分けに際しては、例えば図４で説明したように欠陥の明るさを欠陥の大きさと関連付ける場合には、（ｘ方向寸法×ｙ方向寸法）の２乗根をとるといった操作は不要であり、欠陥の明るさから求められた寸法を図１８に示すようなテーブルに基づいてクラス分けを行っても良いし、あるいは寸法に換算せずにいきなり欠陥の明るさからクラス分けを行っても良い。また、ｘ方向ｙ方向の寸法がそれぞれ検出できる場合でも、（ｘ方向寸法×ｙ方向寸法）の２乗根をとるといった操作をせずにそれぞれについてクラス分けするものでも良い。
【００３９】
ここまでは各欠陥のデータについて処理を行ってきたが、次に、演算部６９は、ここまで得られた結果（メモリ６８または記憶装置７６に記憶された結果）を製品（チップ）単位で整理し直し、図２０に示すように、各製品の各パターン領域毎（Ａ領域、Ｂ領域、Ｃ領域）にどのクラスの欠陥（Ｓ１〜Ｓ４）がいくつ存在するかという欠陥検査データ２１０にまとめてメモリ６８または記憶装置７６に記憶させる。
なお、記憶装置７６には、過去の被検査対象基板６０（１）にして対各製品の各パターン領域毎（Ａ領域、Ｂ領域、Ｃ領域）にどのクラスの欠陥（Ｓ１〜Ｓ４）がいくつ存在するかという過去の欠陥検査データ（図２０に示すような内容）２２０１が格納され、過去の被検査対象基板６０（１）に対して電気的試験検査装置（テスタ）９１によって検査されたバーンイング試験も含めた各製品毎の電気的動作試験結果データ（図２１に示す。）２２２１がネットワーク８０を介して記憶部分７１、１７１に格納されている。従って、検索部６５は、ステップＳ１００において、記憶装置７６に格納された過去の製品毎のパターン領域毎のクラス分けされた欠陥の数を示す過去の欠陥検査データ２２０１と、記憶部分７１、１７１に格納された過去の製品毎の良品（ビット救済できるものは一様良品として扱う。）、不良品に関するバーンイング試験も含めた電気的動作試験結果データ（過去の製品の歩留情報を示す。）２２２１とを取り込んでメモリ６８または記憶部分７４、１７４に判定ルールとして記憶することができる。なお、図２０に示すデータ２１０は、過去の被検査対象基板６０（１）に対する欠陥検査データでないため、図２１に示すデータ２１１との間には、相関関係を有していない。図２１は、ある基板上に配列された複数の製品の電気的動作試験の結果を示し、各製品の検査結果は良品であれば１、不良品であれば０の値が記入されている。なお、各製品でも救済回路によって救済可能なものは、一様良品とする。
【００４０】
そこで、演算部６９は、ステップＳ９７において、ステップＳ９６で算出されてメモリ６８または記憶装置７６に記憶された欠陥検査データ（各製品の各パターン領域毎（Ａ領域、Ｂ領域、Ｃ領域）にどのクラスの欠陥（Ｓ１〜Ｓ４）がいくつ存在するかという欠陥検査データ）２１０と、検索部６５で検索されてメモリ６８または記憶部分７４、１７４に記憶された過去の欠陥検査データ２２０１と過去の製品毎の電気的動作試験結果データ（過去の製品の歩留情報を示す。）２２２１との相関関係とを比較し、ステップＳ９８において各製品（各半導体チップ）の不良発生確率（各製品の不良発生可能性）を定量的に予測し、ステップＳ１０１で出力できるようにメモリ６８または記憶装置７６に記憶させる。過去の製品毎の電気的動作試験結果データ２２２１は、過去の最終製品の良品、不良品で示される製品の歩留情報を示すデータであるため、ステップＳ９６で算出された製品内の各パターン領域毎の欠陥検査データ２１１を過去の製品内のパターン領域毎の欠陥検査データ２２０１と比較することによって、各製品（各チップ）内の各パターン領域にどのクラスの欠陥がいくつ存在すればその製品の不良発生確率はどれだけになるということを定量的に予測することが可能となる。
図２２は、過去の製品毎の欠陥検査データ２２０１と過去の製品毎の電気的動作試験結果データ（過去の製品の歩留情報を示す。）２２２１との相関関係を過去の一枚の被検査対象基板について検査マップで示したものである。実際には、この相関関係を多数の基板（製品）について行われてメモリ６８または記憶部分７４、１７４に蓄積されることになる。
【００４１】
図２３は、過去の製品毎の欠陥検査データ２２０１と過去の製品毎の電気的動作試験結果データ２２２１との相関関係の第１の実施例である製品（半導体チップ）上の欠陥の個数と製品の歩留との相関関係（歩留予測データ）を示した図である。この図２３では、説明を簡単にするために、欠陥のクラス一つ、パターン領域も一つとした場合において、製品（チップ）上に（大きさを問わず）欠陥がいくつあれば、その製品の歩留がいくつになるかを表す歩留予測データである。これにより、新たに欠陥検査が行われた基板のある一つの製品に関して、例えば「検出された欠陥が一つだったのでその製品の歩留は約５０％、検出された欠陥が二つだったのでその製品の歩留は約２５％、検出された欠陥が三つだったのでその製品の歩留は約１０％、検出された欠陥が四つだったのでその製品の歩留は約８％」といった形で欠陥検査を行った直後に歩留を予測することが可能となる。
【００４２】
図２４は、過去の製品毎の欠陥検査データ２２０１と過去の製品毎の電気的動作試験結果データ２２２１との相関関係の第２の実施例である製品（半導体チップ）内の２つのパターン領域毎の欠陥の個数と製品の歩留との相関関係（歩留予測データ）を示した図である。即ち、製品内にパターン領域が２つ（Ａ，Ｂ）存在する場合において、歩留予測データは図２４に示すようなものとなり、上記と同様に各製品の歩留予測を行うことが可能となる。例えば、パターン領域Ａにおける欠陥の個数が１で、パターン領域Ｂにおける欠陥の個数が０の場合、製品（チップ）の歩留は約６７％、パターン領域Ａにおける欠陥の個数が１で、パターン領域Ｂにおける欠陥の個数が１の場合、製品（チップ）の歩留は約５７％と予測することが可能となる。
さらにパターン領域を増やした場合、欠陥サイズのクラスを増やした場合も同様にして歩留予測データを作成して各製品の欠陥検査データ２１１からその製品（チップ）の歩留を予測することが可能となる。
【００４３】
以上説明したように、演算部６９において、ステップＳ９６で算出されてメモリ６８または記憶装置７６に記憶された欠陥検査データ２１０と、多数の基板（製品）に亘って蓄積されてメモリ６８または記憶部分７４、１７４に記憶された過去の製品毎の欠陥検査データ２２０１と過去の製品毎の電気的動作試験結果データ２２２１との相関関係とを比較することによって、図２５に示すように、製品（チップ）の不良発生確率（歩留）を定量的に予測することが可能となる。
次に、演算部６９は、ステップＳ９９において、ステップＳ９８で求められた各製品の不良発生確率から、基板全体の予測歩留を算出し、ステップＳ１０２で出力できるようにメモリ６８または記憶装置７６に記憶させる。
【００４４】
以上説明したように、メモリ６８または記憶装置７６に記憶された算出結果は、検査した基板の検査結果として表示手段６１、１６１に表示したり、記録媒体６２、１６２に記録したり、ネットワーク８０を介して他のプロセス処理装置等に出力することが可能である。なお、メモリ６８または記憶装置７６に記憶された算出結果の全てを必ずしも出力する必要はなく、そのうちのいずれかを選んで出力することとしても構わない。
以上、図８および図１６で説明した手順に基づき、検査を行った基板の各製品についての歩留予測を行った結果データを図２５に示す。
また、歩留予測を行った結果データの表示例を図２６、および図２７に示す。図２６は、検査した基板上の製品マップをとってそれぞれの製品の予測不良確率を色分けで示したものである。これはマップ中の各製品に数字を書き込むような表示にしても良い。２６０１は基板輪郭、２６０２は基板上の各製品を示している。図２６に示した例では基板全体に関しての歩留情報もあわせて示してある。また、図２７は、基板上の製品の予測不良確率のヒストグラムをとったものである。
【００４５】
以上説明したように解析部２００、３００から図２５〜図２７に示すような予測歩留（予測不良率［％］）がロットＮｏ．、基板（ウエハ）Ｎｏ．、製造工程名、製品（チップ）Ｎｏ．等の被検査対象基板に関する情報を付加した状態で、製造ライン全体を管理する製造管理システムや製造ラインを構成する各プロセス処理装置や各プロセス処理装置間を搬送する搬送装置に出力して提示することができるので、予想歩留に問題がある場合には、次に説明するような対策を施して歩留向上をはかることができる。
基板を製造する方法において対策を施す方法としては、図２８〜図３１に示すように、ある基板処理工程（基板処理工程（ｎ）とする）を行った後に基板の欠陥検査を行い、その結果を基に、次に説明する４つの選択肢から選択することによって次の基板の処理工程、基板の処理の流れを決めることである。
【００４６】
すなわち一番目は、図２８に示すように、基板処理工程（ｎ）２８０１で処理された被検査対象基板６０（１）を抜き取って欠陥検査工程２８０３において前記した欠陥検査解析装置１００、２００、３００による検査後、基板をそのまま通常の処理工程（基板処理工程Ｎ＋１）２８０２に流す場合である。欠陥検査工程２８０３で、基板の予測歩留に問題なしと判断された場合にはこのような流れとなる。
２番目は、図２９に示すように、基板処理工程（ｎ）２９０１で処理された被検査対象基板６０（１）を抜き取って欠陥検査工程２９０３において前記した欠陥検査解析装置１００、２００、３００による検査後、基板処理工程（ｎ）２９０１で処理された基板を後処理工程（１）２９０４に流し、その後通常の基板処理工程（ｎ＋１）２９０２に戻す場合である。基板後処理工程（１）２９０４は、例えば異物除去のための洗浄工程などが考えられる。
【００４７】
３番目は、図３０に示すように、基板処理工程（ｎ）３００１で処理された被検査対象基板６０（１）を抜き取って欠陥検査工程３００２において前記した欠陥検査解析装置１００、２００、３００による検査後、基板処理工程（ｎ）３００１で処理された基板を後処理工程（２）３００３に流して、その後に基板処理工程（ｎ）３００１以前の処理工程に戻す場合である。これは、例えば基板の露光に関する一連の工程、すなわちレジスト塗布→ベーク→露光→現像の工程で、現像後に欠陥検査を行い、そこで問題ありと判断された場合、レジストを再剥離（これが基板後処理工程（２）３００３に相当）した後に、再度レジスト塗布工程に戻して処理工程をやり直すといった場合が考えられる。
４番目は、基板処理工程（ｎ）３１０１で処理された被検査対象基板６０（１）を抜き取って欠陥検査工程３１０２において前記した欠陥検査解析装置１００、２００、３００による欠陥検査によって歩留確保の見込み無しと判断された場合に、基板処理工程（ｎ）３１０１で処理された基板を廃棄するという場合である。これは、歩留確保の見込みの無い基板に対して処理を行うといった無駄を避けて、生産性を向上させるという効果がある。
【００４８】
以上は、基板製造ラインにおいて、欠陥検査の結果を基板（製品）そのものにフィードバックするという点について説明したが、次に基板処理工程（基板処理工程）にフィードバックする点について図３２を用いて説明する。
図３２は、基板処理工程３２０１の直前に前記した欠陥検査解析装置１００、２００、３００による欠陥検査工程３２０２があり、その（１）処理前検査結果３２１２を得るとともに基板処理工程３２０１の直後にも前記した欠陥検査解析装置１００、２００、３００による欠陥検査処理工程３２０３があり、その検査結果３２１３を得るという処理の流れを示したものである。処理の流れを以上のように構成することで、基板処理工程３２０１の処理前の検査結果３２１２と処理後の検査結果３２１３とを得ることが出来る。ここで、処理前の検査結果３２１２と処理後の３２１３の比較を行うことで、処理前から基板上に存在した欠陥３２２２と、処理によって発生した欠陥３２２３を分離することかでき、基板処理工程３２０１で発生した欠陥３２２３のみを抽出した結果３２１４を得ることが出来る。検査結果の比較は例えば検出した欠陥の座標の比較を行い、処理後の検査結果３２１３にある欠陥のうち、処理前の検査結果３２１２でも同じ座標に欠陥が存在した場合にはその欠陥を処理前から基板上に存在した欠陥とみなすような方法が考えられる。このようにして、基板処理工程３２０１によって発生した欠陥を抽出して、先に図８あるいは図１６で説明したような手順でそれら欠陥が製品不良を引き起こす可能性を算出することで、特定の基板処理工程で発生した欠陥が歩留にどのような影響を及ぼすかを予測することが出来る。このことの効果は、例えば、一つの基板処理工程３２０１について継続的にデータを取ることで、その基板処理工程で用いているプロセス処理装置のメインテナンス（たとえば処理装置の全掃）時期を的確に把握することが可能になり、効率化がはかれること、すなわちプロセス処理装置の状態が経時変化を起こして、または装置が異常を起こして、明らかに製品の歩留に悪影響を及ぼすようになった時点を正しく把握することが出来るようになるため、必要なタイミングで無駄のないメインテナンスを行うことができ、生産効率を上げることが出来る。また、他の効果としては、複数の基板処理工程３２０１に対して上記で説明したデータを取得し、それぞれの基板処理工程３２０１で発生した欠陥が歩留にどのような影響を及ぼすかを予測して、その予測を基板処理工程ごとに比較することにより、製品の歩留に影響する基板処理工程の順位付けを行うことができることが挙げられる。製品の歩留に影響する順位の高い処理工程から先に欠陥減少のための対策に着手することで、製品の歩留を早期に向上させることが可能となるものである。
【００４９】
図３３は、基板上の欠陥の分布の形態から、欠陥を分類した例を示す図である。３３０１に示すような検出欠陥マップがあった場合、欠陥の分布の形態に基づいて欠陥を以下のように分類することが可能である。（１）直線状に分布する欠陥３３１１、（２）ある広い領域にまとまって分布する欠陥（領域性不良）３３１２、（３）密集して存在する欠陥３３１３、（４）基板全体にランダムに存在する欠陥３３１４、などである。これら欠陥の分布の形態は、欠陥の発生原因と関連することが考えられる。例えば直線状の不良であれば基板のハンドリング時のキズである可能性が考えられる。このように分類した欠陥のそれぞれについて図８あるいは図１６で説明したような手順で、それら欠陥が製品不良を引き起こす可能性を算出することで、これらのうち、どの不良に対して重点的に対策すべきかの順位付けを行うことができ、順位の高いものから対策することで、製品の歩留を早期に向上させることが可能となる。更に、これと図３２で説明した方法とを組み合わせることで、どの基板処理装置で、どのような原因で、どのような欠陥が発生し、それが製品の歩留にどのように影響をあたえるかを把握することができ、より大きな効果を上げることが出来る。
【００５０】
【発明の効果】
本発明によれば、半導体ウエハなどの表面に回路パターンを形成した基板の欠陥検査において、検査結果を製品の歩留りと関連付けることが可能になり、それによって検査結果の製造工程へのフィードバックを容易にすることにより、製品歩留りの向上、並びに製品の生産性の向上を実現することができる効果を奏する。
【００５１】
また、本発明によれば、半導体ウエハおよびホトマスク、レチクル、液晶基板、ハードディスクドライブの薄膜ヘッド等の基板を高歩留で製造することができる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る歩留予測システムの第１の実施形態を示す構成図である。
【図２】本発明に係る歩留予測システムの第２の実施形態を示す構成図である。
【図３】欠陥の特徴量の一つである大きさを面積等によって求める方法を説明するための図である。
【図４】欠陥の特徴量の一つである大きさを検出光の強度から求める方法を説明するための図である。
【図５】被検査対象基板に対して設定された座標系での欠陥の位置座標を求める方法を説明するための図である。
【図６】被検査対象基板（半導体ウエハ）上に配置された製品（半導体チップ）を説明するための図である。
【図７】製品（半導体チップ）内に設けられた互いに特性を異にした複数のパターン領域を示す図である。
【図８】本発明に係る歩留予測システムの解析部において製品（チップ）毎の不良発生率（歩留）を予測する処理フローの第１の実施例を示す図である。
【図９】本発明に係る歩留予測システムの欠陥検出部により得られる欠陥検査データ（欠陥の基板座標系に対する位置座標、欠陥の大きさ）の一実施例を示す図である。
【図１０】本発明に係る歩留予測システムの解析部において、算出されたデータ（各欠陥がどの製品（チップ）上に存在するか（チップＮｏ．）、欠陥が存在するチップ内位置座標、欠陥の大きさ等）の一実施例を示す図である。
【図１１】本発明に係る歩留予測システムの解析部において、算出されたデータ（各欠陥がどの製品（チップ）上に存在するか（チップＮｏ．）、各欠陥がどのパターン領域上に存在するか（パターン領域）、欠陥の大きさ等）の一実施例を示す図である。
【図１２】製品内に設けられたパターン領域における特性（例えば、パターン密度）の第１の実施例を示す説明図である。
【図１３】製品内に設けられたパターン領域における特性（例えば、パターン密度）の第２の実施例を示す説明図である。
【図１４】本発明に係る欠陥の大きさと不良発生確率との相関関係の第１の実施例を示す説明図である。
【図１５】本発明に係る欠陥の大きさと不良発生確率との相関関係の第２の実施例を示す説明図である。
【図１６】本発明に係る歩留予測システムの解析部において製品（チップ）毎の不良発生率（歩留）を予測する処理フローの第２の実施例を示す図である。
【図１７】本発明に係る歩留予測システムの解析部において、算出されたデータ（欠陥の存在するチップ、パターン領域、欠陥の大きさ）の一実施例を示す図である。
【図１８】本発明に係る歩留予測システムの解析部において、欠陥の特徴量の一つであるサイズに基づいて欠陥をクラス分けするための基準の一実施例を示す図である。
【図１９】本発明に係る歩留予測システムの解析部において、図１６で示したデータを元に、図１７に示した基準により欠陥のクラス分けを行った結果を示す図である。
【図２０】本発明に係る歩留予測システムの解析部において、各チップの各領域ごとに存在する欠陥の個数を、クラスに分けて求めた結果の一実施例を示す図である。
【図２１】過去の基板に対して電気的動作試験によって各製品（各チップ）の良不良を判定した電気的動作試験結果データの一実施例を示す図である。
【図２２】欠陥検査結果と電気的試験結果の比較をマップイメージで図示した説明図である。
【図２３】本発明に係る歩留予測システムの解析部において、歩留予測をするための判定ルールであるチップ全域を１つのパターン領域とみなし、かつすべての欠陥を一つのクラスにみなした場合の歩留予測データを示す図である。
【図２４】本発明に係る歩留予測システムの解析部において、歩留予測をするための判定ルールであるチップ全域を２つのパターン領域に分けた場合の歩留予測データを示す図である。
【図２５】本発明に係る歩留予測システムの解析部において製品（チップ）毎の不良発生率（歩留）を予測する処理フローの第１および第２の実施例に基いて算出された各製品（チップ）の予測不良率の一実施例を示す図である。
【図２６】本発明に係る歩留予測システムの解析部において算出された各チップの予測不良率を表示手段に表示して出力する第１の実施例を示す図である。
【図２７】本発明に係る歩留予測システムの解析部において算出された各チップの予測不良率を表示手段に表示して出力する第２の実施例を示す図である。
【図２８】本発明に係る基板の製造方法の第１の実施例である基板の流れを示す図である。
【図２９】本発明に係る基板の製造方法の第２の実施例である基板の流れを示す図である。
【図３０】本発明に係る基板の製造方法の第３の実施例である基板の流れを示す図である。
【図３１】本発明に係る基板の製造方法の第４の実施例である基板の流れを示す図である。
【図３２】欠陥検査の結果を比較することで、ある基板処理工程で発生した欠陥を特定する方法の説明図である。
【図３３】基板上の欠陥の特徴量の一つである分布の形態から、欠陥を分類した結果を示す図である。
【符号の説明】
１、６０…被検査対象基板、１０…ｙステージ、１１…ｘステーシ、１２…ステージ駆動手段、２１…照明光源、２２…照明光学系、４１…検出光学系（集光レンズ）、４２…検出器（リニアイメージセンサ）、５１…信号処理部、５２…機構制御部、６１…表示手段（モニタ）、６２…ドライブ、６３…入力手段、６４…プログラム記憶部、６５…検索部、６７…主制御部、６８…メモリ、６９…演算部、７０…入出力インターフェース、７１、１７１…電気的動作試験結果データ記憶部分、７２、１７２…パターン領域の特性データ記憶部分、７３、１７３…パターン領域の位置座標データ記憶部分、７４、１７４…判定ルールデータ記憶部分、７５、１７５…欠陥検査結果データ記憶部分、７６…記憶装置、８０…ネットワーク、９１…電気的試験検査装置（テスタ）、１００…欠陥検出部、２００、３００…解析部。
【図１】
0004073088.tif 000002
【図２】
0004073088.tif 000003
【図３】
0004073088.tif 000004
【図４】
0004073088.tif 000005
【図５】
0004073088.tif 000006
【図６】
0004073088.tif 000007
【図７】
0004073088.tif 000008
【図８】
0004073088.tif 000009
【図９】
0004073088.tif 000010
【図１０】
0004073088.tif 000011
【図１１】
0004073088.tif 000012
【図１２】
0004073088.tif 000013
【図１３】
0004073088.tif 000014
【図１４】
0004073088.tif 000015
【図１５】
0004073088.tif 000016
【図１６】
0004073088.tif 000017
【図１７】
0004073088.tif 000018
【図１８】
0004073088.tif 000019
【図１９】
0004073088.tif 000020
【図２０】
0004073088.tif 000021
【図２１】
0004073088.tif 000022
【図２２】
0004073088.tif 000023
【図２３】
0004073088.tif 000024
【図２４】
0004073088.tif 000025
【図２５】
0004073088.tif 000026
【図２６】
0004073088.tif 000027
【図２７】
0004073088.tif 000028
【図２８】
0004073088.tif 000029
【図２９】
0004073088.tif 000030
【図３０】
0004073088.tif 000031
【図３１】
0004073088.tif 000032
【図３２】
0004073088.tif 000033
【図３３】
0004073088.tif 000034