(57)【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタと、前記第１及び第２のトランジスタとは反対の導電型の第３及び第４のトランジスタと、第１乃至第３のスイッチと、第１及び第２の容量素子と、第１及び第２の入力端子と、出力端子を有し、
前記第１のトランジスタは、
ゲートが前記第１の入力端子に電気的に接続され、
ソース又はドレインの一方が前記第３のスイッチの一方の端子及び前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
ソース又はドレインの他方が前記第１の容量素子の一方の端子、前記第２の容量素子の一方の端子、前記第１のスイッチの一方の端子、及び前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタは、
ゲートが前記第２の入力端子に電気的に接続され、
ソース又はドレインの他方が前記出力端子、前記第２のスイッチの一方の端子、及び前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタは、
ゲートが前記第１のスイッチの他方の端子及び前記第１の容量素子の他方の端子に電気的に接続され、
前記第４のトランジスタは、
ゲートが前記第２のスイッチの他方の端子及び前記第２の容量素子の他方の端子に電気的に接続され、
前記第３及び第４のトランジスタのソース又はドレインの他方は、それぞれ第１の電位に固定され、
前記第３のスイッチの他方の端子は、第２の電位に固定されていることを特徴とするセンスアンプ。
【請求項２】
第１及び第２のＮＭＯＳトランジスタと、第１及び第２のＰＭＯＳトランジスタと、第１乃至第３のスイッチと、第１及び第２の容量素子と、第１及び第２の入力端子と、出力端子を有し、
前記第１のＮＭＯＳトランジスタは、
ゲートが前記第１の入力端子に接続され、
ソースが前記第３のスイッチの一方の端子及び前記第２のＮＭＯＳトランジスタのソースに接続され、
ドレインが前記第１の容量素子の一方の端子、前記第２の容量素子の一方の端子、前記第１のスイッチの一方の端子、及び前記第１のＰＭＯＳトランジスタのドレインに接続され、
前記第２のＮＭＯＳトランジスタは、
ゲートが前記第２の入力端子に接続され、
ドレインが前記出力端子、前記第２のスイッチの一方の端子、及び前記第２のＰＭＯＳトランジスタのドレインに接続され、
前記第１のＰＭＯＳトランジスタは、
ゲートが前記第１のスイッチの他方の端子及び前記第１の容量素子の他方の端子に接続され、
前記第２のＰＭＯＳトランジスタは、
ゲートが前記第２のスイッチの他方の端子及び前記第２の容量素子の他方の端子に接続され、
前記第１及び第２のＰＭＯＳトランジスタのソースは、それぞれ第１の電位に固定され、
前記第３のスイッチの他方の端子は、第２の電位に固定されていることを特徴とするセンスアンプ。
【請求項３】
請求項１又は２において、前記第１乃至第３のスイッチは、それぞれＮＭＯＳトランジスタが用いられていることを特徴とするセンスアンプ。
【請求項４】
第１乃至第３のＮＭＯＳトランジスタと、第１及び第２のＰＭＯＳトランジスタと、第１乃至第４のスイッチと、第１及び第２の容量素子と、第１及び第２の入力端子と、出力端子を有し、
前記第１のＮＭＯＳトランジスタは、
ゲートが前記第１の入力端子に接続され、
ソースが前記第２のＮＭＯＳトランジスタのソース及び前記第３のＮＭＯＳトランジスタのドレインに接続され、
ドレインが前記第３のスイッチの一方の端子に接続され、
前記第２のＮＭＯＳトランジスタは、
ゲートが前記第２の入力端子に接続され、
ドレインが前記第４のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、前記第１の容量素子の一方の端子、前記第２の容量素子の一方の端子、前記第１のスイッチの一方の端子、及び前記第１のＰＭＯＳトランジスタのドレインに接続され、
前記第４のスイッチの他方の端子は、前記出力端子、前記第２のスイッチの一方の端子、及び前記第２のＰＭＯＳトランジスタのドレインに接続され、
前記第１のＰＭＯＳトランジスタは、ゲートが前記第１のスイッチの他方の端子及び前記第１の容量素子の他方の端子に接続され、
前記第２のＰＭＯＳトランジスタは、ゲートが前記第２のスイッチの他方の端子及び前記第２の容量素子の他方の端子に接続され、
前記第１及び第２のＰＭＯＳトランジスタのソースは、それぞれ第１の電位に固定され、
前記第３のＮＭＯＳトランジスタは、ゲートがバイアス電源に接続され、ソースが第２の電位に固定されていることを特徴とするセンスアンプ。
【請求項５】
第１乃至第３のＮＭＯＳトランジスタと、第１及び第２のＰＭＯＳトランジスタと、第１乃至第６のスイッチと、第１及び第２の容量素子と、第１及び第２の入力端子と、出力端子を有し、
前記第１のＮＭＯＳトランジスタは、
ゲートが前記第１の入力端子に接続され、
ソースが前記第２のＮＭＯＳトランジスタのソース及び前記第３のＮＭＯＳトランジスタのドレインに接続され、
ドレインが前記第３のスイッチの一方の端子に接続され、
前記第２のＮＭＯＳトランジスタは、
ゲートが前記第２の入力端子に接続され、
ドレインが前記第４のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、前記第１の容量素子の一方の端子、前記第２の容量素子の一方の端子、前記第１のスイッチの一方の端子、前記第５のスイッチの一方の端子、及び前記第１のＰＭＯＳトランジスタのドレインに接続され、
前記第４のスイッチの他方の端子は、前記出力端子、前記第２のスイッチの一方の端子、前記第６のスイッチの一方の端子、及び前記第２のＰＭＯＳトランジスタのドレインに接続され、
前記第１のＰＭＯＳトランジスタは、
ゲートが前記第１のスイッチの他方の端子及び前記第１の容量素子の他方の端子に接続され、
前記第２のＰＭＯＳトランジスタは、
ゲートが前記第２のスイッチの他方の端子及び前記第２の容量素子の他方の端子に接続され、
前記第１及び第２のＰＭＯＳトランジスタのソースは、それぞれ第１の電位に固定され、
前記第３のＮＭＯＳトランジスタは、
ゲートがバイアス電源に接続され、
ソースが第２の電位に固定され、
前記第５のスイッチの他方の端子及び前記第６のスイッチの他方の端子は、それぞれ前記第２の電位に固定されていることを特徴とするセンスアンプ。
【請求項６】
請求項１において、
前記第１の容量素子は、前記第３のトランジスタのしきい値に相当する電圧を記憶し、
前記第２の容量素子は、前記第４のトランジスタのしきい値に相当する電圧を記憶することを特徴とするセンスアンプ。
【請求項７】
請求項２、４、５のいずれか一において、
前記第１の容量素子は、前記第１のＰＭＯＳトランジスタのしきい値に相当する電圧を記憶し、
前記第２の容量素子は、前記第２のＰＭＯＳトランジスタのしきい値に相当する電圧を記憶することを特徴とするセンスアンプ。
【請求項８】
請求項１乃至７のいずれか一に記載のトランジスタは、薄膜トランジスタであることを特徴とするセンスアンプ。
【請求項９】
請求項１乃至８のいずれか一に記載のセンスアンプが、画素部が設けられた絶縁表面を有する基板上に設けられていることを特徴とする画像表示装置。
【請求項１０】
請求項１乃至８のいずれか一に記載のセンスアンプが用いられたことを特徴とするＤＲＡＭ。
【請求項１１】
請求項１乃至８のいずれか一に記載のセンスアンプが用いられたことを特徴とするＳＲＡＭ。
【請求項１２】
請求項１乃至８のいずれか一に記載のセンスアンプが組み込まれたことを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至８のいずれか一に記載のセンスアンプが組み込まれたことを特徴とする電子機器。
【請求項１４】
請求項１３において、前記電子機器は、電子手帳、モバイルコンピュータ、携帯電話、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ、フロント型プロジェクター、リア型プロジェクターのいずれか一であることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に薄膜トランジスタからなる半導体装置に用いられるセンスアンプに関する。
【０００２】
【従来の技術】
半導体記憶装置において、記憶されたデータを読み出す過程でセンスアンプが用いられる。従来のセンスアンプの一例の構成とその動作を、図２４を用いて説明する。図２４において、対となるビット線に対応する第1入力端子ＩＮ１、第２入力端子ＩＮ２にはそれぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが接続されている。ＰＭＯＳ負荷トランジスタＭＰ１、ＭＰ２のソースは共に電源ＶＤＤに接続され、ゲートは共通であり更にＭＰ１のドレインと接続されている。また、ＭＰ１のドレインはＭＮ１のドレインと接続され、ＭＰ２のドレインはＭＮ２のドレイン、ならびに出力端子ＯＵＴと接続されている。ＭＮ１とＭＮ２のソースは共通であり、直流電流源の役割を果たすＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＭＮ３のゲートはバイアス電源Ｖ#ＢＩＡＳに、ソースは電源ＧＮＤに接続されている。図２４はカレントミラー型差動増幅回路を構成したセンスアンプの一例となっている。
【０００３】
半導体記憶装置において、記憶されたデータを読み出す際に、そのデータが“Ｈｉ”か“Ｌｏ”かによって対となるビット線に電位差が生じ相対的に高低が逆になる。図２４に示すセンスアンプは、第1入力端子ＩＮ１、第２入力端子ＩＮ２に送られたビット線の信号の僅かな電位差を検出し、その結果を増幅して出力する。すなわち、第1入力端子ＩＮ１の電位より第２入力端子ＩＮ２の電位の方が大きいとき出力端子ＯＵＴは“Ｌｏ”を出力し、逆に第1入力端子ＩＮ１の電位より第２入力端子ＩＮ２の電位の方が小さいとき出力端子ＯＵＴは“Ｈｉ”を出力する。このようにセンスアンプは、半導体記憶装置において記憶されたデータの読み取りに用いられている。
【０００４】
【発明が解決しようとする課題】
近年ガラス基板上に半導体薄膜を形成した画像表示装置、特に薄膜トランジスタ（以降、ＴＦＴと記す）を使用したアクティブマトリクス型画像表示装置が普及している。ＴＦＴを使用したアクティブマトリクス型画像表示装置（以下、画像表示装置という）は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御している。更に、最近の技術として、画素を構成する画素ＴＦＴの他に、駆動回路、更には記憶回路、コントロール回路、ＣＰＵまでもＴＦＴを用いて同時形成する、いわゆるシステムオングラスを実現するＴＦＴ技術（ポリシリコンＴＦＴ技術など）が発展しつつある。
【０００５】
しかし、現状のＴＦＴ技術ではトランジスタの特性ばらつきが単結晶Ｓｉ基板上に形成するトランジスタ技術に比べて大きいことが課題となっている。これは図２４で示した従来例の回路を現状のＴＦＴ技術で用いることは難しいことを示している。図２４に示すセンスアンプは、対となるトランジスタ、すなわち、ＰＭＯＳトランジスタＭＰ１とＭＰ２、そしてＮＭＯＳトランジスタＭＮ１とＭＮ２の特性は理想的には同じであることが望まれる。しかし、現状のＴＦＴ技術ではしきい値差が0.5[V]以上あることも珍しくはない。この時、２つの入力端子の電位差が小さいと誤動作することになってしまう。これは、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）の読み出し回路に使用する場合は致命傷となる。
【０００６】
また、スタティック・ランダム・アクセス・メモリー（ＳＲＡＭ）の読み出し回路に使用するのであれば、入力端子の電位差は時間と共に大きくなり最終的にはＰＭＯＳトランジスタＭＰ１とＭＰ２のしきい値ばらつきを吸収し誤動作する可能性は小さくなる。しかし、しきい値ばらつきを吸収するまで入力電位差が大きくなるには時間がかかり読み出し時間が長くなるという欠点は拭えない。
【０００７】
そこで本発明は、上記問題に鑑みしきい値ばらつきの影響を抑制したセンスアンプを提供することを課題とする。また、本発明は良好な特性を有するＴＦＴにより構成されたセンスアンプを提供することを課題とする。特に、カレントミラー部を構成するトランジスタのしきい値を補正することを主課題とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために、本発明のセンスアンプは以下に示す構成を有する。
【０００９】
第１の入力端子がゲートに接続された第１のトランジスタと、第２の入力端子がゲートに接続された第２のトランジスタと、第１の電源がソースに接続された第３のトランジスタと、前記第１の電源がソースに接続された第４のトランジスタとを有し、前記第１および前記第２のトランジスタのソースが互いに接続された、前記第１および前記第２の入力端子に入力される２つの信号の電位差を検出する本発明のセンスアンプは、前記第３および前記第４のトランジスタの各ゲート・ソース間電圧に、前記第３および前記第４のトランジスタのしきい値に相当する電圧をそれぞれ記憶させる第１の手段を有し、前記第３および前記第４のトランジスタのしきい値ばらつきを補正する。
【００１０】
前記第１の手段は、前記第１および前記第２のトランジスタの共通のソースと第２の電源との間に第１のスイッチを有し、前記第３のトランジスタのゲート・ドレイン間に第２のスイッチを有し、前記第４のトランジスタのゲート・ドレイン間に第３のスイッチを有し、前記第３のトランジスタのゲート・ドレイン間に第１の容量素子を有し、前記第４のトランジスタのゲートと前記第３のトランジスタのドレインとの間に第２の容量素子を有し、前記第１および前記第３のトランジスタのドレインが互いに接続された第１のノードを有し、前記第２および前記第４のトランジスタのドレインが互いに接続された第２のノードを有する。
【００１１】
前記第１の別の手段は、前記第１のトランジスタのソースと第２の電源との間に、ゲートをバイアス電源に接続されたトランジスタを有し、前記第３のトランジスタのゲート・ドレイン間に第２のスイッチを有し、前記第４のトランジスタのゲート・ドレイン間に第３のスイッチを有し、前記第３のトランジスタのゲート・ドレイン間に第１の容量素子を有し、前記第４のトランジスタのゲートと前記第３のトランジスタのドレインとの間に第２の容量素子を有し、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの間に第４のスイッチを有し、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間に第５のスイッチを有する。
【００１２】
あるいは、前記第１の別の手段は、前記第１のトランジスタのソースと第２の電源との間に、ゲートをバイアス電源に接続されたトランジスタを有し、前記第３のトランジスタのゲート・ドレイン間に第２のスイッチを有し、前記第４のトランジスタのゲート・ドレイン間に第３のスイッチを有し、前記第３のトランジスタのゲート・ドレイン間に第１の容量素子を有し、前記第４のトランジスタのゲートと前記第３のトランジスタのドレインとの間に第２の容量素子を有し、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの間に第４のスイッチを有し、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間に第５のスイッチを有し、前記第３のトランジスタのドレインと第３の電源との間に第６のスイッチを有し、前記第４のトランジスタのドレインと前記第３の電源との間に第７のスイッチを有する。
【００１３】
また前記センスアンプは薄膜トランジスタにより形成され、前記薄膜トランジスタの半導体活性層を形成する半導体膜は、連続発振のレーザ光を用いたレーザアニールによって結晶化される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について，図面を参照しながら説明する。なお、従来例との比較を容易にするため、以下の実施形態の説明には従来例の各部に対応するトランジスタ等については同一の符号を用いた。
【００１５】
［実施形態１］
本実施形態では、図１に示すセンスアンプについて説明する。まず、本実施形態の構成について説明する。図１で示す本実施形態は、図２４で示す従来例にスイッチ、容量素子が追加、あるいは置き換えられている点が異なる。すなわち、第１のＰＭＯＳトランジスタＭＰ１のゲートとドレイン間には、第1のスイッチＳＷ１と第1の容量素子Ｃ1が並列に接続されている。第２のＰＭＯＳトランジスタＭＰ２のゲートとドレイン間には、第２のスイッチＳＷ２が接続され、前記ゲートと第１のＰＭＯＳトランジスタＭＰ１のドレイン間には第２の容量素子Ｃ２が接続されている。従来例における第３のＮＭＯＳトランジスタＭＮ３は、本実施形態では第３のスイッチＳＷ３に置き換えられている。なお、制御信号ＰＲ１は、第１のスイッチＳＷ１と第２のスイッチＳＷ２のオン・オフを制御し、制御信号ＷＥ１は、第３のスイッチＳＷ３のオン・オフを制御する。
【００１６】
次に、本実施形態の動作について、動作タイミングを示した図２、及び主要なタイミング時におけるスイッチの接続状況を示した図３を参照しながら説明する。なお、説明の便宜上、以下では各制御信号が“Ｈｉ”の時に対応するスイッチがオン、“Ｌｏ”の時はオフとする。また、回路構成、回路動作の対照性から図１の回路の左半分のみを抜粋して図３に示した。
【００１７】
まず、２つの制御信号ＰＲ１、ＷＥ１が“Ｌｏ”ですべてのスイッチがオフの状態から、２つの制御信号ＷＥ１、ＰＲ１を“Ｈｉ”の期間Ｔ１を設ける。期間Ｔ１での各スイッチの状態は図３−Ａに示す通りである。この期間Ｔ１には、ＰＭＯＳトランジスタＭＰ１（ＭＰ２）、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）がオンし電源ＶＤＤ−ＧＮＤ間に直流電流が流れる。従って、この期間Ｔ１はＰＭＯＳトランジスタＭＰ１（ＭＰ２）のドレインおよびゲート電位は、電源ＶＤＤよりＰＭＯＳトランジスタのしきい値に相当する電位以上小さい電位となる。
【００１８】
次に、制御信号ＰＲ１は”Ｈｉ”のままに、ＷＥ１を”Ｌｏ”の期間Ｔ２を設ける。期間Ｔ２での各スイッチの状態は図３−Ｂに示す通りである。期間Ｔ２では、第３のスイッチがオフになるので、期間Ｔ１でオンしていたＰＭＯＳトランジスタＭＰ１（ＭＰ２）のゲートおよびドレインに電源ＶＤＤから電荷が供給され前記ゲートおよび前記ドレイン電位は上昇する。この上昇は、ＰＭＯＳトランジスタＭＰ１（ＭＰ２）のゲート・ソース間電圧がＭＰ１（ＭＰ２）のしきい値に相当する電圧になり電流が流れなくなると止まる。この期間Ｔ２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２にそれぞれのしきい値をゲート・ソース間電圧に記憶させる役目をする。次に、制御信号ＰＲ１を”Ｌｏ”、ＷＥ１を”Ｌｏ”のままとする期間を設ける。この期間では、第１のスイッチＳＷ１（第２のスイッチＳＷ２）がオフになるので、期間Ｔ２においてＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート・ソース間電圧に記憶されたそれぞれのしきい値が容量素子Ｃ１、Ｃ２により保持される。
【００１９】
最後に、制御信号ＰＲ１は“Ｌｏ”、ＷＥ１を“Ｈｉ”の期間Ｔ３を設ける。期間Ｔ３での各スイッチの状態は図３−Ｃに示す通りである。期間Ｔ３は、２つの入力端子ＩＮ１、ＩＮ２に伝えられた入力信号を実際に読み取る期間である。第３のスイッチＳＷ３がオンすることで電源ＶＤＤ−ＧＮＤ間に電流が流れ、ＰＭＯＳトランジスタＭＰ１のドレイン電位が降下する。この電圧降下に対応する電位が、期間Ｔ２で確定したＰＭＯＳトランジスタＭＰ１（ＭＰ２）のゲート電位から差し引かれる。期間Ｔ２で既にＰＭＯＳトランジスタＭＰ１とＭＰ２の各ゲート・ソース間電圧にはそれぞれのしきい値が書き込まれているので、期間Ｔ３で前記差し引かれた電位がそのままＰＭＯＳトランジスタＭＰ１とＭＰ２の駆動能力に反映され、しきい値には依存しなくなる。
【００２０】
このようにして、ＰＭＯＳトランジスタＭＰ１とＭＰ２のしきい値が異なっても入力信号ＩＮ１、ＩＮ２の電位の大小を正確に検知することが可能となる。また、入力ＩＮ１とＩＮ２の電位差が小さい段階で正確な検知ができることから短時間で出力を確定でき、高速読み取りを可能にする。
【００２１】
［実施形態２］
本実施形態では、図４に示すセンスアンプについて説明する。本実施形態では図４が示すように、実施形態１である図１の回路において第３のスイッチを常時バイアスされたＮＭＯＳトランジスタＭＮ３で置き換え、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレイン間に第４のスイッチＳＷ４を挿入し、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２のドレイン間に第５のスイッチＳＷ５を挿入した形態をとっている。なお、第４のスイッチＳＷ４と第５のスイッチＳＷ５は制御信号ＷＥ１でそのオン・オフが制御される。本実施形態では２つの制御信号ＰＲ１、ＷＥ１は実施形態１と同じ図２で示される動作タイミングで入力される。本実施形態は、スイッチ数は増加するものの実施形態１と同等の機能を果たす。
【００２２】
［実施形態３］
本実施形態では、図５に示すセンスアンプについて説明する。本実施形態では図５が示すように、実施形態２である図４の回路図において、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の各ドレインに電源ＧＮＤとの接続を制御する第６のスイッチＳＷ６および第７のスイッチＳＷ７をそれぞれ追加した形態をとっている。なお、第６のスイッチＳＷ６と第７のスイッチＳＷ７は制御信号ＰＲ２でそのオン・オフが制御される。ただし、第４のスイッチＳＷ４と第５のスイッチＳＷ５を制御するのは制御信号ＷＥ２であり実施形態１および実施形態２の場合と異なる。制御信号ＰＲ１は実施形態１および実施形態２の場合と同じであり、制御信号ＰＲ２およびＷＥ２を含めた動作タイミングを図６に示す。
【００２３】
なお、以上の実施形態１〜実施形態３においてトランジスタの導電型を固定して説明したが、電源系の高低を反転させトランジスタの導電型を反転してもよい。
【００２４】
【実施例】
ここで、本発明の実施例について、図面を参照しながら説明する。
【００２５】
［実施例１］
図７に示した本実施例は、実施形態１のセンスアンプ（図１）において各スイッチを具体的にＮＭＯＳトランジスタで構成した例である。本実施例では各スイッチにＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いてもよいし、ＣＭＯＳトランジスタでもよい。また、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳを組み合わせて用いてもよい。
【００２６】
本実施例は、実施形態１のセンスアンプ（図１）の各スイッチをＮＭＯＳトランジスタで構成した例であるが、実施形態２〜実施形態３のセンスアンプの各スイッチをＮＭＯＳトランジスタで構成できることは言うまでもない。また、前記各スイッチはＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳを任意に組み合わせて用いてもよい。
【００２７】
［実施例２］
図８に示した本実施例は、１列分のメモリセルを含んだ半導体記憶装置の一部分を示し、実施形態１〜実施形態３に記載したセンスアンプが半導体記憶装置に組み込まれた実施例である。本実施例は、プリチャージ回路、メモリセルから成るメモリセルアレイ、対を成すデータ線Ｄ、／Ｄ、ワード線Ｗ（Ｗ＿１、Ｗ＿２、…、Ｗ＿ｎ）、複数本から成る制御信号線ＣＳＬ、およびセンスアンプから構成されている。
【００２８】
簡単にデータの読み出し動作を説明する。まず、前記対を成すデータ線Ｄ、／Ｄは、前記プリチャージ回路により同電位の状態にされる。次に、前記ワード線のうちある１つのワード線がアクティブ電位をとり対応するメモリセルが選択される。前記メモリセルが選択されると記憶されていたデータに依存して前記対を成すデータ線Ｄ、／Ｄ間に電位差が生じ、これをセンスアンプが検出しデータの読み出しを行なう。このように実施形態１〜実施形態３に記載したセンスアンプを半導体記憶装置に用いることができる。
【００２９】
［実施例３］
図９に示した本実施例は、マトリックス状のメモリセルを含んだ半導体記憶装置のブロック図を示し、実施形態１〜実施形態３に記載したセンスアンプが半導体記憶装置に組み込まれた別の実施例である。本実施例は、プリチャージ回路、メモリセルから成るメモリセルアレイ、対を成すデータ線群、ワード線群、書き込み回路および読み出し回路から構成されている。実施形態１〜実施形態３に記載したセンスアンプは読み出し回路の一部を構成している。
【００３０】
簡単にデータの読み出し動作を説明する。まず、前記対を成すデータ線群は、前記プリチャージ回路により同電位の状態にされる。次に、行デコーダにより前記ワード線のうちある１つのワード線がアクティブ電位をとり対応するメモリセル行が選択される。これにより選択されたメモリセル行の各メモリセルに記憶されていたデータに依存して前記各対を成すデータ線にそれぞれ電位差が生じる。更に、列デコーダにより前記対を成すデータ線群のうち１つを選択し、これを読み出し回路のセンスアンプが検出しデータの読み出しを行なうことにより所望のメモリセル中のデータを読み出す。このように実施形態１〜実施形態３に記載したセンスアンプを半導体記憶装置に用いることができる。なお、実施例２は本実施例の１部分を抜き出したものに対応する。
【００３１】
［実施例４］
図１０に示した本実施例は、システムと表示部を含む半導体装置のブロック図を示し、実施形態１〜実施形態３に記載したセンスアンプが半導体装置に組み込まれた別の実施例である。
【００３２】
図１０において、半導体装置２０１は、画像データを取り込み、または作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体装置２０１としては、例えば、ゲーム機、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等を考えることができる。
【００３３】
半導体装置２０１は、入力端子２１１、第１の制御回路２１２、第２の制御回路２１３、ＣＰＵ２１４、第１の記憶回路部２１５、第２の記憶回路部２１６、および信号線駆動回路２１７、走査線駆動回路２１８および画素部２１９から成る半導体表示部２０２を有する。従来は半導体表示部２０２のみが、ガラス、石英、プラスチック等の絶縁表面を有する基板上に形成されていたが、本実施例では他のすべての回路ブロックが前記絶縁表面を有する基板上に形成される。
【００３４】
入力端子２１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子２１１から入力されたデータは、第１の制御回路２１２によって画像信号に変換される。第１の制御回路２１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路２１２から出力された画像信号や、ＣＰＵ２１４が作成または加工した画像信号は、第２の制御回路２１３に入力され、半導体表示部２０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路２１３からは、フォーマット変換された画像信号と制御信号が出力される。
【００３５】
ＣＰＵ２１４は、第１の制御回路２１２、第２の制御回路２１３および他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１の記憶回路部２１５は、第１の制御回路２１２から出力される画像データや第２の制御回路２１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１の記憶回路部２１５としては、ＤＲＡＭやＳＲＡＭが用いられ、実施形態１〜実施形態３に記載したセンスアンプを第１の記憶回路部２１５内に用いる。第２の記憶回路部２１６は、ＣＰＵ２１４によって画像データを作成または加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００３６】
信号線駆動回路２１７は第２の制御回路２１３から画像信号と制御信号（クロック信号、スタートパルス等）を、走査線駆動回路２１８は第２の制御回路２１３から制御信号（クロック信号、スタートパルス等）をそれぞれ受け取り、画素部２１９において画像を表示する。
【００３７】
なお、半導体表示部としては、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図１０に示したアーキテクチャではＣＰＵの負担が大きすぎる場合には、新たに画像処理用のプロセッサを設けてＣＰＵの負荷を軽減した構成をとる場合もある。
【００３８】
以上のように、実施形態１〜実施形態３に記載したセンスアンプを半導体装置に用いることができる。
【００３９】
［実施例５］
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【００４０】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【００４１】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜に照射した。
【００４２】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施例では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【００４３】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図１１に示す。
【００４４】
レーザ１０１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー１０２を経由して、凸レンズ１０３に入射する。レーザ光は凸レンズ１０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において楕円状ビーム１０６を形成することができる。
【００４５】
そして、このようにして形成される楕円状ビーム１０６を照射しながら、例えば１０７で示す方向または１０８で示す方向にガラス基板１０５を移動させた。こうして、ガラス基板１０５上に形成された半導体膜１０４において、楕円状ビーム１０６を相対的に移動させながら照射した。
【００４６】
なお、楕円状ビーム１０６の相対的な走査方向は、楕円状ビーム１０６の長軸に垂直な方向とした。
【００４７】
本実施例では、凸レンズ１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１０５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【００４８】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１２に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１２は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【００４９】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【００５０】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【００５１】
なお、半導体膜の広い範囲に楕円状ビーム１０６を照射するため、楕円状ビーム１０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【００５２】
楕円状ビーム１０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【００５３】
このとき、オーバーラップ率ＲO.L［％］を式(１)にて定義する。
【００５４】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・(１)
【００５５】
本実施例では、オーバーラップ率ＲO.Lを０［％］とした。
【００５６】
［実施例６］
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法において、実施例５とは異なる例を示す。
【００５７】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例５と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【００５８】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図１１で示した光学系における凸レンズ１０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板１０５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。
【００５９】
なお、楕円状ビーム１０６の相対的な走査方向は、楕円状ビーム１０６の長軸に垂直な方向とした。
【００６０】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１３に示す。図１３は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【００６１】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【００６２】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【００６３】
なお、半導体膜の広い範囲に楕円状ビーム１０６を照射するため、楕円状ビーム１０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【００６４】
楕円状ビーム１０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１３に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１３に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【００６５】
このとき、式(１)と同様に、オーバーラップ率ＲO.L［％］を定義する。本実施例では、オーバーラップ率ＲO.Lを０［％］とした。
【００６６】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１４に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１４に点線で示した。
【００６７】
本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【００６８】
図１４の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【００６９】
［実施例７］
本実施例では、実施例５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１１、図１５および図１６を用いて説明する。
【００７０】
本実施例では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１５（Ａ））
【００７１】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１１で示した光学系における凸レンズ１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２２に照射し、結晶化した半導体膜２３を得た。（図１５（Ｂ））
【００７２】
そして、第１のドーピング処理を行い、半導体膜２４を得た。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１５（Ｃ））
【００７３】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１５（Ｄ））
【００７４】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【００７５】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施例では第２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１５（Ｅ））
【００７６】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施例では第３のド−ピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１５（Ｆ））
【００７７】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【００７８】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成した。
【００７９】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１５（Ｇ））
【００８０】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【００８１】
そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【００８２】
続いて、各不純物領域とそれぞれ接続する配線３９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１５（Ｈ））
【００８３】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【００８４】
これらの電気的特性を測定した結果を図１６に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１６（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１６（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１６において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【００８５】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１６に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【００８６】
なお、本実施例ではトップゲート構造の場合を説明したが、ボトムゲート構造、デュアルゲート構造であってもよい。また、基板としては、ガラス基板の他、石英基板、プラスチック基板などの一般に絶縁表面を有する基板を用いても良い。
【００８７】
［実施例８］
本実施例では、実施例６に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１１、図１７〜図１９、図２０を用いて説明する。
【００８８】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例７と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１７（Ａ））
【００８９】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１７（Ｂ））
【００９０】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【００９１】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１１で示した光学系における凸レンズ１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１７（Ｃ））
【００９２】
図１７（Ｃ）の半導体膜の結晶化の後の工程は、実施例７において示した図１５（Ｃ）〜図１５（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【００９３】
上記工程によって作製したＴＦＴの電気的特性を、図１８、図１９、図２０に示す。
【００９４】
図１８（Ａ）及び図１８（Ｂ）に、図１７（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１８（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１８（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１９（Ａ）及び図１９（Ｂ）に、図１７（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１９（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１９（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【００９５】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１８、図１９において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【００９６】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【００９７】
そのため、図１８及び図１９に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１８ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１９ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【００９８】
また、図２０に、図１７（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図２０（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図２０（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【００９９】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１００】
図２０に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図２０（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図２０（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０１０１】
なお、本実施例ではトップゲート構造の場合を説明したが、ボトムゲート構造、デュアルゲート構造であってもよい。また、基板としては、ガラス基板の他、石英基板、プラスチック基板などの一般に絶縁表面を有する基板を用いても良い。
【０１０２】
[実施例９]
本実施例では、実施例４で述べたように本発明のセンスアンプを用いた半導体装置を組み込んだ電子機器について図２１、図２２、図２３で説明する。
【０１０３】
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２１と図２２に示す。
【０１０４】
図２１（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４と同一基板上に一体形成することができる。
【０１０５】
図２１（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２と同一基板上に一体形成することができる。
【０１０６】
図２１（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５と同一基板上に一体形成することができる。
【０１０７】
図２１（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２と同一基板上に一体形成することができる。
【０１０８】
図２１（Ｅ）はテレビであり、本体９４０１、スピーカ９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０３と同一基板上に一体形成することができる。
【０１０９】
図２１（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２と同一基板上に一体形成することができる。
【０１１０】
図２２（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３と同一基板上に一体形成することができる。
【０１１１】
図２２（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部９７０２と同一基板上に一体形成することができる。
【０１１２】
図２２（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２と同一基板上に一体形成することができる。
【０１１３】
図２２（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明はアクティブマトリクス基板を備えた表示部９９０１と同一基板上に一体形成することができる。
【０１１４】
図２３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０１１５】
図２３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０１１６】
なお、図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、これに限定されず、例えば単板式であってもよい。また、図２３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０８と同一基板上に一体形成することができる。
【０１１７】
また、図２３（Ｄ）は、図２３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図２３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１８】
以上の様に、本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０１１９】
【発明の効果】
本発明のセンスアンプによれば、しきい値ばらつきの大きいトランジスタ技術においても２つの入力信号の電位差を正確に検出し誤動作を極力少なくすることが可能となる。また、入力信号の電位差が非常に小さい状態からでも検出が可能であることから、検出速度を向上させる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施形態１の回路図である。
【図２】  実施形態１に対する動作タイミングチャート図である。
【図３】  実施形態１に対する主要期間における接続を表す回路図である。
【図４】  本発明の実施形態２の回路図である。
【図５】  本発明の実施形態３の回路図である。
【図６】  実施形態３に対する動作タイミングチャート図である。
【図７】  実施例１の回路図である。
【図８】  実施例２の回路ブロック図である。
【図９】  実施例３の回路図である。
【図１０】  実施例４の回路ブロック図である。
【図１１】  実施例５で用いる光学系の模式図である。
【図１２】  実施例５により作成された結晶性半導体膜のＳＥＭ写真である。
【図１３】  実施例６により作成された結晶性半導体膜のＳＥＭ写真である。
【図１４】  実施例６により作成された結晶性半導体膜のラマン散乱分光の結果である。
【図１５】  実施例７によるＴＦＴ作製工程図である。
【図１６】  実施例７により作製したＴＦＴの電気的特性結果である。
【図１７】  実施例８によるＴＦＴ作製工程図である。
【図１８】  実施例８により作製したＴＦＴの電気的特性結果である。
【図１９】  実施例８により作製したＴＦＴの電気的特性結果である。
【図２０】  実施例８により作製したＴＦＴの電気的特性結果である。
【図２１】  画像表示装置の一例を示す図である。
【図２２】  画像表示装置の一例を示す図である。
【図２３】  投影型液晶表示装置の構成を示す図である。
【図２４】  従来のセンスアンプの一例を示す図である。
【符号の説明】
２１  下地膜
２２〜２６  半導体膜
２７  ゲート絶縁膜
２８  ＴａＮ膜
２９  Ｗ膜
３０〜３１  導電層
３２  ゲート絶縁膜
３３  マスク
３４  不純物領域
３５  マスク
３６  不純物領域
３７  第１の層間絶縁膜
３８  第２の層間絶縁膜
３９  配線
４１  金属含有層
４２〜４３  半導体膜
５１  ｎチャネル型ＴＦＴ
５２  ｐチャネル型ＴＦＴ
１０１  レーザ
１０２  ミラー
１０３  凸レンズ
１０４  半導体膜
１０５  ガラス基板
１０６  楕円状ビーム
１０７  ガラス基板の移動方向
１０８  ガラス基板の移動方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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