【事件の表示】
　昭和６１年　特　許　願　第１８６５４７号「マイクロコンピュータシステム」拒絶査定に対する審判事件（昭和６３年２月２３日出願公開、特開昭６３−４１９７０）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．手続の経緯・本願発明
　本件出願は、昭和６１年８月７日の出願であって、その出願に係る発明は、補正された特許請求の範囲第１項に記載された次のとおりのもの（以下、本願発明という。）と認める。
　「それぞれ独立して動作する演算・データ処理用の第１のマイクロコンピュータ及び周辺機器制御用の第２のマイクロコンピュータと、レジスタ群を含み前記第１及び第２のマイクロコンピュータの内部データバスと接続される、前記第１及び第２のマイクロコンピュータの間のデータ交換用インターフェースと、前記第２のマイクロコンピュータの内部データバスにのみ接続され、制御対象システムに対するデータの取り込み読み出しの為の周辺機器制御部及び入出力ポートとを単一チップに設け、前記第２のマイクロコンピュータは、前記周辺機器制御部に取り込まれたデータを処理して前記レジスタ群に格納し、前記第１のマイクロコンピュータは、前記レジスタ群に格納されたデータを読み出しこれに対する演算処理結果を前記レジスタ群に格納し、前記第２のマイクロコンピュータは、前記レジスタ群から読み出したデータに従って前記周辺機器制御部及び前記入出力ポートを制御し、制御対象システムを制御することを特徴とするマイクロコンピュータシステム。」
２．当審の拒絶理由
　当審において平成１１年２月１６日付けで通知した拒絶の理由の概要は、本願発明は、本願の出願前に頒布された刊行物に記載された発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
３．刊行物の記載事項
　平成１１年２月１６日付け拒絶理由通知で引用した刊行物１である特開昭５７−１５２０６５号公報には、次のような記載がある。
・「この発明は、プログラマブル・ロジック・コントローラ（以下ＰＬＣと称す）に関し、特に、ユーザプログラムの実行処理周期を高速化する技術に関する。」（第２頁左上欄第４−７行）
・「この発明は上述した従来の問題点に鑑みなされたものであり、その目的は、ユーザプログラムの実行演算と、入出力制御を含むその他の制御とをそれぞれ専用のＣＰＵによって並列的に
行うことにより、ユーザプログラムの実行周期を従来より大幅に短縮できるようにしたＰＬＣを提供することにある。」（第２頁右上欄第９−１５行）
・「第１図は本発明によるＰＬＣの全体構成を示すブロック図である。このＰＬＣは、〜内部ＲＯＭ１ａ（リード・オンリー・メモリ）、および〜内部ＲＡＭ１ｂを有する演算用ＣＰＵ１と、〜内部ＲＯＭ２ａ、および〜内部ＲＡＭ２ｂを有する入出力用ＣＰＵ２と、上記演算用ＣＰＵ１および上記入出力用ＣＰＵ２の両方により互いに競合しないようなタイミング制御の下でアクセス可能に共通接続され、ユーザプログラムおよび入出力データ等を記憶する共通ＲＡＭ３と、上記入出力用ＣＰＵ２に接続され、外部入出力信号のインタフェース回路となる入力回路４および出力回路５と、〜を備える。上記演算用ＣＰＵ１および上記入出力用ＣＰＵ２は、それぞれＬＳＩ化されたワンチップ・マイクロコンピュータからなっている。
　　〜上記入出力用ＣＰＵ２は、上記入力回路４の入カデータ（各外部入力の論理状態）を内部ＲＡＭ２ｂに取込むとともに該内部ＲＡＭ２ｂに格納された出力データ（各外部出力として送出すべき論理状態）を上記出力回路５に転送し、また該内部ＲＡＭ２ｂに格納された入力デー夕を上記共用ＲＡＭ３のデータ交換領域ＥＸＣに転送するとともに共用ＲＡＭ３の領域ＥＸＣに格納された出力データを該内部ＲＡＭ２ｂに取込む動作を後述のように所定のタイミングで繰返す。
　　一方、上記演算用ＣＰＵ１は、上記共用ＲＡＭ３の上記データ交換領域ＥＸＣに格納された入力データを内部ＲＡＭ１ｂに取込み、該内部ＲＡＭ１ｂに格納された入力データおよび出力データについて上記共用ＲＡＭ３のユーザプログラム領域ＵＳＰに格納されたユーザプログラムを順次読取って演算実行し、その実行を一巡した結果の該内部ＲＡＭ１ｂの出力データを上記共用ＲＡＭ３の領域ＥＸＣに転送する動作を後述する所定のタイミングで繰返す。」（第２頁右上欄第１８行〜第３頁左上欄第３行）
　以上の記載及び第１図の記載を総合的に判断すると、刊行物１には次の発明が記載されているものと認められる。
　＜それぞれ独立して動作し、それぞれワンチップ・マイクロコンピュータからなる演算用ＣＰＵ１及び入出力用ＣＰＵ２と、前記演算用ＣＰＵ１及び入出力用ＣＰＵ２に接続され、前記演算用ＣＰＵ１及び入出力用ＣＰＵ２の間のデータ交換のためのデータ交換領域ＥＸＣを含む共用ＲＡＭ３と、前記入出力用ＣＰＵ２にのみ接続され、外部入出力信号のインタフェース回路となる入力回路４および出力回路５とを設け、前記入出力用ＣＰＵ２は、前記入力回路４の入力データを取込んで上記共用ＲＡＭ３のデータ交換領域ＥＸＣに転送し、前記演算用ＣＰＵ１は、前記データ交換領域ＥＸＣに格納されたデータを読み出しこれに対する演算処理結果の出力データを前記データ交換領域ＥＸＣに転送し、前記入出力用ＣＰＵ２は、前記データ交換領域ＥＸＣに格納された出力データを読み出して、上記出力回路５に転送することを特徴とするマイクロコンピュータを用いたプログラマブル・ロジック・コントローラ。＞（以下、引用発明という。）
　また、同じく拒絶理由通知で引用した刊行物２−５には、それぞれ次のような記載がある。
刊行物２：特開昭５５−１４６５５９号公報
・「第１図は１チップ１０上に互いに異なる処理機能を有する２個のプロセッサＡ、Ｂを有する１チップデュアルプロセッサのブロック図で、各プロセッサは個々に有するＲＯＭに格納されている制御プログラムによって処理機能が割り当てられている。更にこれら両プロセッサはデ　ータの送受信用のレジスタ３、４を夫々有して　おり、これらレジスタ３、４はチップ上に配設された双方向性データバス５により相互接続されている。」（第２頁左下欄第２０行−同頁右
　下欄第８行）
刊行物３：特開昭６１−１３６１５９号公報
・「本発明は複数の中央処理装置を内蔵した高性能のシングルチップマイクロコンピュータに関し、特に同一半導体基盤上に複数の中央処理装　置を備え各中央処理装置ごとに内部アドレス・データバスおよびメモリと入出力インタフェース等を内蔵し、かつ各中央処理装置の他の中央処理装置の外部アドレス・データバスへのアクセスを可能とするバス制御装置を内蔵した高性能のシングルチップマイクロコンピュータに関する。」（第１頁右下欄第９−１７行）
刊行物４：特開昭６１−１６８０５１号公報
・「第１図は本発明の一実施例のシングルチップ・マイコンのブロック図である。本実施例は、入出力ポート２、１３、１４と、その外部接続端子１、１１、１２と、これら入出力ポート２、１３、１４にデータを入出力する内部データバス７と、〜ＣＰＵ１０と、内蔵されるＲＡＭ５と、このＲＡＭ５のアドレスデコーダ４と、ＲＡＭ５の読出し・書込み制御部６と、ＣＰＵ１０により駆動される内部アドレス・バス９及び　内部制御バス８とから構成される。」（第２頁左上欄第７−１８行）
刊行物５：特開昭６１−４６５４７号公報
・「第１図に、８ビット・シングルチップ・マイクロコンピュータ〜のブロック図を示す。〜実行ユニットＥＸＥＣとメモリＲＡＭとは内部バスＢＳ１とＢＳ２とによって互いに接続されている。そして、上記内部バスＢＳ１とＢＳ２に入出力ポートＰ１、Ｐ２、Ｐ３・・・・・・が接続されている。」（第１頁右下欄第９行−第２頁左上欄第６行）
　さらに、同じく拒絶理由通知で参考文献として提示した特開昭６１−１６６６６６号公報及び特昭６０−８６６５６号公報には、それぞれ次のような記載がある。
参考文献１：特開昭６１−１６６６６６号公報
・「第１図は本発明の位置実施例を示す図である。
　　第１のマイクロプロセッサ１は、第１のバス１１を介してメモリ２および入出力制御（Ｉ／Ｏコントロール）部３を制御して一連の機能（例えば、キーボード制御やディスプレイ装置制御）を達成している。同様に第２のマイクロプロセッサ８は、第２のバス１２を介してメモリ９およびＩ／Ｏコントロール部１０を制御して別の機能（例えば、ファイル装置制御）を達成している。マイクロプロセッサ１とマイクロプロセッサ８とは相互に独立して動作しており、必要に応じてフラグレジスタ４、フラグレジスタ５、割込み発生部６及びデュアルポートメモリ７を使用して相手側マイクロプロセッサにデータを送信（または受信）する。」（第２頁左下欄第３−１６行）
参考文献２：特開昭６０−８６６５６号公報
・「本発明は２つのマイクロプロセッサ等（以下プロセッサとする）の間で、相互に情報を授受るためのプロセッサ間インタフェース回路に関する。」（第１頁右下欄第１７−１９行）
・「第２図において、両プロセッサから共通にアクセスされるバッファメモリとしてレジスタファイル（４ｂｉｔ×４ｗｏｒｄとして市販されている集積回路）２０３と２０４とを用いるレジスタファイルとはデータの書込みと読み出しが全く独立に実施できる素子である。」（第２頁右下欄第１６行−第３頁左上欄第１行）
４．対比
　本願発明と引用発明とを対比する。
　プログラマブル・ロジック・コントローラは、制御対象システムを制御するものであるから、引用発明の「入力回路４」には制御対象システムのデータが入力され、「出力回路５」からは該システムを制御する信号が出力されるものであり、
「入出力用ＣＰＵ２」が入出力制御を行うことは、プログラマブル・ロジック・コントローラの周辺機器を制御することに他ならない。
　また、引用発明の「入力回路４」および「出力回路５」は、外部制御対象システムと接続されるものであるから、当然入力ポートおよび出力ポートを有している。
　さらに、引用発明の「データ交換領域ＥＸＣ」は、「演算用ＣＰＵ１」および「入出力用ＣＰＵ２」の間のデータ交換用インタフェースの機能を果たしている。
　したがって、両者は、
＜それぞれ独立して動作する演算・データ処理用の第１のマイクロコンピュータ及び周辺機器制御用の第２のマイクロコンピュータと、前記第１及び第２のマイクロコンピュータと接続される、前記第１及び第２のマイクロコンピュータの間のデータ交換用インターフェースと、前記第２のマイクロコンピュータにのみ接続され、制御対象システムに対するデータの取り込み読み出しの為の周辺機器制御部及び入出力ポートとを設け、前記第２のマイクロコンピュータは、前記周辺機器制御部に取り込まれたデータを処理して前記データ交換用インターフェースに格納し、前記第１のマイクロコンピュータは、前記データ交換用インターフェースに格納されたデータを読み出しこれに対する演算処理結果を前記データ交換用インターフェースに格納し、前記第２のマイクロコンピュータは、前記データ交換用インターフェースから読み出したデータに従って前記周辺機器制御部及び前記入出力ポートを制御し、制御対象システムを制御することを特徴とするマイクロコンピュータシステム。＞
である点で一致し、
次のａ）〜ｃ）の点で相違する。
ａ）本願発明の「第１及び第２のマイクロコンピュータ」が内部バスを有し、該バスを介してマイクロコンピュータ外部とのデータ転送を行っているのに対して、引用発明の「マイクロコンピュータ」は、その内部構成及び外部とのデータ転送手段が特定されていない点
ｂ）本願発明の「データ交換用インタフェース」が「レジスタ群」を介してデータの転送を行うものであるのに対して、引用発明は、「共用ＲＡＭ３のデータ交換領域ＥＸＣ」を介してデータの転送を行うものである点
ｃ）本願発明の「マイクロコンピュータシステム」
　が単一チップ上に形成されているのに対して、引用発明は、単一チップで構成したものではない点
５．当審の判断
　上記相違点について検討する。
ａ）の相違点について
　シングルチップマイクロコンピュータに内部バスを設け、外部とのデータ転送手段（入出力ポート等）を内部パスに接続する点は、刊行物４、５に示されるように周知技術であるから、引用発明の「第１及び第２のマイクロコンピュータ」をそれぞれ内部パスを有するものとし、該バスを介してマイクロコンピュータ外部とのデータ転送を行う構成とすることは、当業者が容易になし得たことである。
ｂ）の相違点について
　複数のプロセッサ間のインターフェース手段としてレジスタを用いることは、参考文献１、２に示される（参考文献１における「デュアルポートメモリ」及び参考文献２における「レジスタファイル」は、レジスタ群と同様の機能を有するものである。）ように周知技術であるから、引用発明の「マイクロコンピュータ」間をレジスタ群を用いてデータ交換を行うことは、当業者が容易になし得たことである。
ｃ）の相違点について
　複数のＣＰＵ、各ＣＰＵ間のアクセス制御装置入出力インターフェースなどを単一チップ上に形成して、高速化、高性能化を図ることは、刊行物２、３に示されるように周知技術であるから、引用発明に記載されるような各要素を単一チップに構成しようとすることは、当業者が容易になし得たことである。
　したがって、本願発明は、刊行物１に記載された発明および刊行物２−５、参考文献１、２に記載されるようなコンピュータの技術分野における周知技術に基づいて当業者が容易に発明をすることができたものである。
６．むすび
　以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。