(57)【特許請求の範囲】
【請求項１】
半導体チップより成り、他の半導体チップの表面へ貼り合わせ、接合して使用される半導体記憶装置であって、
複数のメモリセルを有し、所定の基本容量単位でモジュール化されたメモリセルアレイブロックを、複数連結して構成されるメモリセルアレイと、
前記メモリセルアレイの各メモリセルに対するデータの読み出し又は書き込みを制御する制御回路とを備え、
前記メモリセルアレイは、前記他の半導体チップとの接合を行うための端子を有するチップ接続部を備え、
前記チップ接続部は前記メモリセルアレイブロック毎に個別に設けられ、この個別のチップ接続部は相互に同一の構成に形成され、
前記メモリセルアレイは、
前記複数のメモリセルに接続される複数のワード線と、
前記ワード線を駆動するワードドライバ回路とを含み、
前記個別のチップ接続部には、各々、
対応する前記メモリセルアレイブロック内のメモリセルへのデータの再書込み動作を行うリフレッシュ動作時に、前記メモリセルアレイブロック内のメモリセルが選択されないように前記ワードドライバ回路を非活性化する非活性化制御端子が含まれる
ことを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュ動作は、外部クロック及び制御端子により制御されるオートリフレッシュ動作である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記リフレッシュ動作は、内部で発生される内部クロックにより制御されるセルフリフレッシュ動作である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記他の半導体チップとの接合を行うための端子を有する第２のチップ接続部を備え、前記第２のチップ接続部におけるパッドの配置および個数は、前記メモリセルアレイの容量に拘わらず固定的に決定されている
ことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるチップ・オン・チップ構造の半導体装置に使用される半導体記憶装置に関する。
【０００２】
【従来の技術】
１つの半導体チップの表面に他の半導体チップを張り合わせ、接合して構成される半導体装置が従来から提案されている。重ね合わされる半導体チップ同士の接合は一対の半導体チップのチップ接続部間で予め整合させておく必要があるが、接合する一方の半導体チップがＤＲＡＭ等の半導体記憶装置である場合には、そのメモリ容量やデータ入出力のバス幅等に応じてその半導体記憶装置のチップ接続部が構成されるため、接合する他方の半導体チップ（親チップ）のチップ接続部も半導体記憶装置のチップ接続部の構成に対応した構成に形成される。
【０００３】
また、半導体記憶装置において、そのデータバス幅や、内部に備える電圧発生源の発生電圧を設定しようとする場合には、予め設けたマスクオプションの１つを選択したり、複数のフューズの何れかを切断して、データバス幅や発生電圧を所望値に固定設定していた。
【０００４】
更に、半導体記憶装置のメモリセルアレイに蓄積されたデータを保持するリフレッシュ動作は、順番にメモリセルを選択することを繰り返して、全てのメモリセルをリフレッシュする方式が一般的である。加えて、メモリセルアレイのメモリセルにデータを書き込む際には、ビット線に交差するワード線を１本だけ活性化する構成が一般的である。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、半導体記憶装置のメモリ容量やデータ入出力のバス幅等の仕様を変更する場合、即ち、接合する半導体記憶装置がコンパイラブル仕様である場合には、その仕様の変更毎に、その仕様の変更に応じて半導体記憶装置のチップ接続部や、接合する親チップのチップ接続部を設計変更する必要があって、工数を要する欠点があった。
【０００６】
また、搭載する半導体記憶装置のデータバス幅や内部電圧発生源の発生電圧を設定するためのマスクオプションの選択やフューズの切断などを採用する場合には、それらのマスクオプションや複数のフューズを配置する必要があって、工程が増え、コスト増となる問題がある。
【０００７】
更に、半導体記憶装置に備えるメモリセルのリフレッシュ動作において、データの保持動作が不必要な領域が存在する場合には、従来のように全体をリフレッシュする構成では、消費電力面で効率が悪い。加えて、メモリセルにデータを書きこむ際にワード線を１本だけ活性化する従来の構成では、例えばバーンイン検査時に全てのメモリセルにデータを書き込む時間が長くなり、検査効率が悪い欠点がある。
【０００８】
本発明は、前記従来の問題を解決するものであり、その目的は、１つの半導体チップで構成されて他の半導体チップの表面に張り合わせ、接合して使用される半導体記憶装置において、適切なチップ接続部の構成を提供することにある。
【０００９】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体記憶装置では、メモリセルアレイの容量やデータバス幅が異なっても、１構成のチップ接続部を使用して、チップ接続部を統一化することとする。
【００１０】
すなわち、請求項１記載の発明の半導体記憶装置は、半導体チップより成り、他の半導体チップの表面へ貼り合わせ、接合して使用される半導体記憶装置であって、複数のメモリセルを有し、所定の基本容量単位でモジュール化されたメモリセルアレイブロックを、複数連結して構成されるメモリセルアレイと、前記メモリセルアレイの各メモリセルに対するデータの読み出し又は書き込みを制御する制御回路とを備え、前記メモリセルアレイは、前記他の半導体チップとの接合を行うための端子を有するチップ接続部を備え、前記チップ接続部は前記メモリセルアレイブロック毎に個別に設けられ、この個別のチップ接続部は相互に同一の構成に形成され、前記メモリセルアレイは、前記複数のメモリセルに接続される複数のワード線と、前記ワード線を駆動するワードドライバ回路とを含み、前記個別のチップ接続部には、各々、対応する前記メモリセルアレイブロック内のメモリセルへのデータの再書込み動作を行うリフレッシュ動作時に、前記メモリセルアレイブロック内のメモリセルが選択されないように前記ワードドライバ回路を非活性化する非活性化制御端子が含まれることを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載の半導体記憶装置において、前記リフレッシュ動作は、外部クロック及び制御端子により制御されるオートリフレッシュ動作であることを特徴とする。
【００１２】
請求項３記載の発明は、請求項１記載の半導体記憶装置において、前記リフレッシュ動作は、内部で発生される内部クロックにより制御されるセルフリフレッシュ動作であることを特徴とする。
【００１３】
請求項４記載の発明は、請求項１〜３の何れか１項に記載の半導体記憶装置において、前記制御回路は、前記他の半導体チップとの接合を行うための端子を有する第２のチップ接続部を備え、前記第２のチップ接続部におけるパッドの配置および個数は、前記メモリセルアレイの容量に拘わらず固定的に決定されていることを特徴とする。
【００１４】
以上により、請求項１〜４記載の発明では、メモリセルアレイの容量に拘わらず同一構成のチップ接続部やこれを含んだ制御回路が使用されるので、データバス幅などの半導体チップの仕様が変更になった場合であっても、これらのチップ接続部や制御回路の設計変更が不要であり、工数が新たに発生することはない。
【００１５】
また、請求項１〜４記載の発明では、容量の仕様を変更し、メモリセルアレイの容量を増加する場合であっても、チップ接続部を含めて基本容量部分がモジュール化されているので、この基本単位のモジュールを１個又は複数個電気的に接続すれば良く、チップ接続部を新たに設計する必要はない。
【００１６】
更に、請求項１〜３記載の発明では、メモリセルアレイの基本容量単位のチップ接続部毎に、活性化制御端子を通じてリフレッシュ動作を行うか否かを制御できるので、データの保持を必要としない基本容量でのリフレッシュ動作を禁止することができ、消費電力の低減が可能である。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
図１は、本発明の実施の形態のマルチチップモジュールの構成を示す。同図は、いわゆるチップ・オン・チップ（Chip-On-Chip）型のマルチチップモジュールの一部を分解した斜視図である。
【００１９】
図１において、１０１は本発明に係る半導体記憶装置である子チップ（半導体チップ）、１０２は他の半導体チップである親チップ、１０３は他の子チップである。１０４は親チップ１０２上に子チップ１０１を張り合わせて接合するためのチップ接続部、１０５は子チップ１０１との接続のために親チップ１０２のチップ接続部１０４に形成したチップ間接続用パッド（端子）、１０６は親チップ１０２との接続のために使用する子チップ１０１のチップ間接続用パッドである。また、１０７は親チップ１０２において機能素子が配置される表面、１０８は子チップ１０１において機能素子が配置される表面である。前記子チップ１０１は、親チップ１０２の上に重ね合わせて接続される。同様に他の子チップ１０３が親チップ１０２上に接続される。
【００２０】
親チップ１０２は例えばシリコン半導体チップからなり、その表面１０７には、半導体基板においてトランジスタなどの機能素子が形成され、最表面は絶縁物の保護膜で覆われている。親チップ１０２と子チップ１０１、１０３との接続を行う親チップ１０２上のチップ接続部１０４には、子チップ１０１との接続のためのチップ間接続用パッド１０５が複数個配置されている。
【００２１】
また、前記子チップ１０１も例えばシリコン半導体チップからなり、その表面１０８には半導体基板においてトランジスタ等の機能素子が形成され、最表面は絶縁物の保護膜で覆われている。この保護膜の上には、親チップ１０２との接続を行うためのチップ間接続用パッド１０６が複数個配置され、これらパッド１０６は親チップ１０２上のチップ間接続用パッド１０５に対応する位置に位置付けられている。
【００２２】
各チップ間接続用パッド１０５、１０６の上には、例えばはんだ等のバンプ電極が形成される。親子両チップの接続は、親チップ１０２と子チップ１０１とを接続用パッド１０５、１０６を介して圧着し、加圧加熱等して行われる。
【００２３】
親チップ１０２には、例えばゲートアレイやロジック回路が形成される。また、子チップ１０１は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ、ＥＥＰＲＯＭ、マスクＲＯＭなどのメモリ素子であり、子チップ１０３は例えばＣＰＵ、Ａ／Ｄ変換素子である。
【００２４】
図２は、子チップ１０１の表面１０８から見た場合の平面図である。同図において、２０２は基本容量を持つメモリセルアレイブロックであって、所定個のメモリセルアレイブロック２０２が連結されて所定容量のメモリセルアレイ２０４が構成される。子チップ１０１は、メモリセルアレイブロック２０２を図のように複数連結することにより、記憶容量を変更することが可能なコンパイラブル仕様である。例えば、１個のメモリセルアレイブロック２０２が２Ｍビットの基本容量を有する場合、８個連結することにより１６Ｍビットの容量を持った子チップ１０１とすることができる。即ち、メモリセルアレイ２０４は、基本容量を１単位としてモジュール化されたメモリセルアレイブロック２０２を１個又は複数個連結して、可変設定された複数の容量のうちから適宜に選択される所望の所定容量に構成される。
【００２５】
また、図２において、２０１は制御回路であって、前記各メモリセルアレイブロック２０２が有する各メモリセルに対するデータの読み出し又は書き込みを制御する。２０３は周辺回路である。前記制御回路２０１、メモリセルアレイブロック２０２、及び周辺回路２０３上には、各々、親チップ１０２と接続するためのチップ間接続用パッド１０６が複数配置される。周辺回路２０３は、例えばワード線用の電圧を供給する昇圧電源や、メモリセルのウェルに低電圧を供給するバックバイアス発生電源である。
【００２６】
図３は、前記制御回路２０１上のチップ間接続用パッド１０６の配置図を示す。同図の制御回路２０１において、上部には多数のパッド（端子）３０１〜３０６を有するチップ接続部３００が形成されている。このチップ接続部３００において、パッド３０１はアドレス端子用、パッド３０２は制御端子用、パッド３０３はデータ端子用である。パッド３０４は子チップ１０１の動作モードを規定するための動作モード規定パッド、パッド３０５は子チップ１０１の内部で使用する電源の電圧を規定するための内部電圧規定パッド、パッド３０６は親チップ１０２から子チップ１０１へ電源を供給するための電源パッドである。３０７は制御回路２０１の側方に配置されるメモリセルアレイブロック２０２と接続するための端子である。
【００２７】
前記チップ接続部３００は、備える全てのパッド３０１〜３０６の配置場所及び個数がメモリセルアレイ２０４の容量の大小に拘わらず予め固定的に規定されていて、接続されるメモリセルアレイブロック２０２の個数が何個であっても同一の構成に形成される。即ち、子チップ１０１に関して、例えば搭載可能最大容量が１６Ｍビットでアドレス端子が１２端子必要である場合に、２Ｍビットの容量でアドレス端子が９端子必要な子チップであっても、この子チップに配置される制御回路２０１は、最大容量である場合の１２端子分のアドレス端子用パッド３０１が備えられる。また、子チップ１０１に関してデータ端子が２５６ビット幅の最大バス幅である場合には、２５６ビット分のデータ端子用のパッド３０３が用意されるが、例えば子チップ１０１が動作モードの設定により６４ビット幅でのみ使用されることが可能であっても、制御回路２０１としては２５６ビット分のデータ端子用のパッド３０３が用意される。
【００２８】
動作モード規定パッド（動作仕様規定端子）３０４は、例えば、子チップ１０１のデータ出力のレイテンシーを規定するためのパッドを含み、また、例えばデータ端子のバス幅を８ビット、１６ビット…１２８ビット又は２５６ビットを選択するためのパッドを含んでも良い。この動作モード規定パッド３０４は、プルダウン機能やプルアップ機能を有するパッドとしておくことにより、接続を行わない場合には標準の設定とすることができ、また接続することにより標準以外の設定とすることができる。勿論、プルダウン機能やプルアップ機能のないパッドとして、接続することを前提とする場合でも良い。
【００２９】
また、内部電圧規定パッド（発生電圧規定端子）３０５は、子チップ１０１の制御回路２０１内に電圧発生源（図示せず）が配置される場合に、その発生電圧を外部から調節する機能を有するとき、その発生電圧を規定、設定するためのパッドである。この規定パッドはプルダウン機能やプルアップ機能を有する端子としておくことにより、接続を行わない場合に標準の設定とすることができ、また接続することにより標準以外の設定とすることができる。勿論、プルダウン機能やプルアップ機能のない端子として、接続することを前提とする場合でも良い。前記内部電圧規定パッド３０５は、例えばビット線プリチャージ電圧のプリチャージ電圧を制御するパッドとしても良いし、ワード線の活性化電圧を制御するパッドとしても良い。
【００３０】
このように、制御回路２０１については、子チップ１０１のメモリセルアレイ２０４の容量やデータバス幅などの仕様、グレード等が異なった場合であっても同一の構成ものが使用される。
【００３１】
従って、本実施の形態によれば、制御回路２０１上のチップ間接続用パッド１０６の構成がメモリセルアレイ２０４の容量に拘わらず固定的に規定されているので、異なる子チップ１０１の容量やバス幅などの仕様、グレードが異なった場合であっても、同一の制御回路２０１を使用でき、子チップ１０１の開発工数を減らすことが可能である。
【００３２】
また、動作モード規定パッド３０４を配置することにより、子チップ１０１の動作モードを親チップ１０２からの設定によって選択することが可能となるので、子チップ１０１の汎用性が増す。また、内部電圧規定パッド３０５を配置することにより、内部電圧の設定を親チップ１０２からの設定によって選択することが可能となるので、子チップ１０１の汎用性が増すと共に、従来のようにレーザートリミング等により設定を行う工数を減らすことが可能である。
【００３３】
図４は、メモリセルアレイブロック２０２の上層に配置したチップ接続部４００におけるチップ間接続用パッド１０６の配置図を示す。同図において、ロウデコーダー４０２と、その図中上下に位置する２個のセルアレイ部４０１には、各々、等間隔に並ぶチップ間接続用パッド（端子）１０６が配置されている。尚、４０３は横方向に延びるアレイ接続端子であって、図中左右に位置する他のメモリセルアレイブロック２０２との接続を行うための端子である。
【００３４】
前記各セルアレイ部４０１は、図示しないが、例えばマトリクス状に配置された多数のメモリセルと、それらに接続されるセンスアンプから構成される。これらセンスアンプに接続されるグローバルビット線は、アレイ接続端子４０３に接続される。ロウデコーダー４０２には、複数のメモリセルを活性化させるためのワードドライバー及びアドレスデコーダーが含まれる。
【００３５】
前記チップ接続部４００において、各セルアレイ部４０１上の複数のチップ間接続用パッド１０６は、概ね、電源及びグランド接続用の端子であって、インピーダンスを低減するように予め定めた所定位置に多数配置される。また、ロウデコーダー４０２上のチップ間接続用パッド１０６は、同様に電源及びグランド接続用の端子、若しくはブロック制御端子又は他の端子として使用される。このブロック制御端子については後述する。
【００３６】
このようにメモリセルアレイブロック２０２は、メモリセルアレイブロック２０２を動作させるのに必要な電源端子やブロック制御端子などの端子を含むチップ接続部４００を有し、このチップ接続部４００は各メモリセルアレイブロック２０２同士で相互に同一構成に構成されて、モジュール化されている。
【００３７】
このように、メモリセルアレイブロック２０２は、電源及びグランド接続用のパッドを有するチップ接続部４００を含めて、モジュール化されているので、メモリセルアレイ２０４の容量を変更、設定する場合であっても、メモリセルアレイブロック２０２を増減すれば良く、メモリセルアレイブロック２０２自体のレイアウトの変更は行う必要がなく、メモリセルアレイブロック２０２の開発工数を減らすことが可能である。また子チップ１０１の搭載容量が変化した場合であっても、各メモリセルアレイブロック２０２に電源を安定して供給することが可能である。
【００３８】
（メモリセルアレイブロックの第１の変形例）
図５は、メモリセルアレイブロック２０２上のチップ間接続用パッド１０６の配置の第１の変形例を示す。同図において、５０１は電源供給用のパッド、５０２はグランド供給用のパッド、５０３はグランド配線である。グランド配線５０３は、チップ間接続用パッド１０６が形成される配線層と同一の配線層を用いて製造される。このグランド配線５０３は、概ねメモリセルアレイブロック２０２内のメモリセルの大半を覆う広い範囲に形成される。
【００３９】
従って、本変形例では、図５に示した電源及びグランド接続用のパッド５０１、５０２の配置により、メモリセルアレイ２０２の全体において、親チップ１０２が発生するノイズの影響を有効に抑えることが可能となる。
【００４０】
（ロウデコーダーの第１の変形例）
図６は、例えばＤＲＡＭなどのメモリセルアレイブロック２０２上に配置されるロウデコーダー４０２の第１の変形例を示している。
【００４１】
同図において、６００はチップ接続部４００に形成した複数のチップ間接続用パッド１０６のうちブロック制御用パッド（活性化制御端子）であって、メモリセルアレイブロック２０２の各セルアレイ部４０１内のメモリセルへのデータの再書き込みを行うリフレッシュ動作時に、その全メモリセルの活性化、非活性化をまとめて制御するための端子である。６０１は、メモリセルアレイブロック活性化信号、６０２はロウアドレス、６０３は第１のＡＮＤ素子、６０４は第２のＡＮＤ素子群、６０５はワードドライバー、６０６はワード線、６０７はメモリセル、６０８はビット線、６０９はセンスアンプ、６１０はセンスアンプ起動信号、６１１は第３のＡＮＤ素子、６１２はブロック内センスアンプ起動信号、６１３はリフレッシュ動作フラグ、６１４は第１のＮＡＮＤ素子である。
【００４２】
第１のＮＡＮＤ素子６１４の入力には、ブロック制御用パッド６００とリフレッシュ動作フラグ６１３が電気的に接続される。第１のＮＡＮＤ素子６１４の出力とメモリセルアレイブロック活性化信号６０１とが、第１のＡＮＤ素子６０３に入力される。第２のＡＮＤ素子群６０４には、第１のＡＮＤ素子６０３の出力及び所定のロウアドレス６０２が入力される。第２のＡＮＤ素子群６０４の出力には、複数のワードドライバー６０５が接続され、ワードドライバー６０５にはワード線６０６が配置される。ワード線６０６とビット線６０８の複数の交点には、複数のメモリセル６０７が配置され、複数のビット線６０８は複数のセンスアンプ６０９に接続される。第３のＡＮＤ素子６１１の入力は、センスアンプ起動信号６１０、第１のＮＡＮＤ素子６１４の出力、及びメモリセルアレイブロック活性化信号６０１に電気的に接続され、その出力はブロック内センスアンプ起動信号６１２となる。ブロック内センスアンプ起動信号６１２は複数のセンスアンプ６０９に入力される。前記メモリセルアレイブロック活性化信号６０１は、制御回路２０１より供給され、その電位はアドレス端子用のパッド３０１のうち所定の上位ビットにより決定される。また、前記ロウアドレス６０２の電位は、アドレス端子用の複数のパッド３０１のうち所定の下位ビットにより決定される。
【００４３】
前記のように構成された本変形例について、図７を用いて、以下、その動作を説明する。
【００４４】
図７において、ＲＥＦは制御回路２０１へ入力されるリフレッシュ要求信号である。ここで、リフレッシュを停止したいメモリセルアレイブロック２０２をメモリセルアレイブロックＡ、リフレッシュを行いたいメモリセルアレイブロック２０２をメモリセルアレイブロックＢと呼ぶ。６００Ａ、６００Ｂは各々メモリセルアレイブロックＡ、Ｂのブロック制御用パッドであって、各々、ハイレベル、ロウレベルに設定される。６０６Ａ、６０６Ｂ、６１２Ａ、６１２Ｂ、及び６０８Ａ、６０８Ｂも同様の内容を示す。
【００４５】
図７において、リフレッシュ要求信号ＲＥＦがローレベルにされると、制御回路２０１内でリフレッシュ動作フラグ６１３がハイレベルにされる。これを受けて、メモリセルアレイブロックＡに属する第１のＮＡＮＤ素子６１４の出力６１４Ａがローレベルにされる。メモリセルアレイブロックＢに属する第１のＮＡＮＤ素子６１４の出力６１４Ｂは、ハイレベルとなる。制御回路２０１より、所定のメモリセルアレイブロック活性化信号６０１がハイレベルにされると、メモリセルアレイブロックＡに属するワード線６０６Ａはローレベルを維持し、メモリセルアレイブロックＢに属するロウアドレス６０２で決まる所定のワード線６０６Ｂは、ハイレベルとなる。制御回路２０１よりセンスアンプ起動信号６１０がハイレベルにされると、メモリセルアレイブロックＡに属するブロック内センスアンプ起動信号６１２Ａはローレベルを維持し、メモリセルアレイブロックＢに属するブロック内センスアンプ起動信号６１２Ｂは、ハイレベルとなる。ブロック内センスアンプ起動信号６１２Ａがローレベルを維持するので、メモリセルアレイブロックＡに属するビット線６０８Ａは活性化されない。ブロック内センスアンプ起動信号６１２Ｂがハイレベルになると、メモリセルアレイブロックＢに属するビット線６０８Ｂは活性化され、電流を消費する。
【００４６】
このように、チップ間接続用パッド１０６としてブロック制御用パッド６００を設けることにより、リフレッシュ動作を行うか否かを各メモリセルアレイブロック２０２毎に制御することが可能となり、リフレッシュ動作時の消費電力を減らすことが可能となる。
【００４７】
尚、このように構成された本変形例において、リフレッシュ動作フラグ６１３は、外部クロック及び制御端子のロウ又はハイ電位により制御されるいわゆるオートリフレッシュ時のみハイレベルとなる構成でも良いし、制御回路２０１の内部で発生される内部クロックにより制御されるいわゆるセルフリフレッシュ時のみハイレベルとなる構成でも良い。勿論、オートリフレッシュ時、セルフリフレッシュ時の両方でハイレベルとなる構成としても良い。セルフリフレッシュ時には、例えば半導体記憶装置を制御する親チップ上のロジック回路が、スタンバイモードのときは、メモリセルアレイブロック２０２毎にリフレッシュ動作を禁止することができるので、細かい消費電力の制御を行うことができる。また、ブロック制御用パッド６００の構成として、プルダウンの機能を有して、ブロック制御用パッド６００に電気的接続を行わない場合であっても活性化が可能な構成としても良い。
【００４８】
（ロウデコーダーの第２の変形例）
図８は、メモリセルアレイブロック２０２上に配置されるロウデコーダー４０２の第２の変形例を示す。
【００４９】
同図において、７００はチップ接続部４００に形成した複数のチップ間接続用パッド１０６のうちブロック制御用パッド（ワード線全活性化端子）であって、自己のメモリセルアレイブロック２０２内に備えられる全てのワード線を活性化するための端子である。また、７０１は第４のＡＮＤ素子群、７０２は第１のＯＲ素子群、７０３は第５のＡＮＤ素子群である。
【００５０】
前記第４のＡＮＤ素子群７０１には、所定のロウアドレス６０２が入力される。第４のＡＮＤ素子群７０１の出力とブロック制御用パッド７００とは、第１のＯＲ素子群７０２の入力に電気的に接続される。第１のＯＲ素子群７０２の出力と、メモリセルアレイブロック活性化信号６０１とが、第５のＡＮＤ素子群７０３に入力される。第５のＡＮＤ素子群７０３の出力には、複数のワードドライバー６０５が接続され、ワードドライバー６０５には上下のセルアレイ部４０１のワード線６０６が接続される。ワード線６０６とビット線６０８との交点にはメモリセル６０７が配置され、ビット線６０８はセンスアンプ６０９に接続される。
【００５１】
メモリセルアレイブロック活性化信号６０１は制御回路２０１より供給され、その電位はアドレス端子用のパッド３０１のうち所定の上位ビットのパッドにより決定される。また、ロウアドレス６０２は、アドレス端子用のパッド３０１のうち所定の下位ビットのパッドにより決定される。
【００５２】
前述のように構成された本変形例について、図９を用いて、以下にその動作を説明する。
【００５３】
ここで、ワード線６０６を全てハイレベルにしたいメモリセルアレイブロック２０２をメモリセルアレイブロックＣ、ワード線６０６を１本だけハイレベルにしたいメモリセルアレイブロック２０２をメモリセルアレイブロックＤと呼ぶことにする。図９において、ＲＡＳは制御回路２０１に印加されるロウアドレスストローブ信号である。７００ＣはメモリセルアレイブロックＣに属するブロック制御用パッド、７００ＤはメモリセルアレイブロックＤに属するブロック制御用パッド、６０６ＣはメモリセルアレイブロックＣに属する複数のワード線、６０６ＤはメモリセルアレイブロックＤに属する複数のワード線である。
【００５４】
メモリセルアレイブロックＣでは、属するブロック制御用パッド７００Ｃがハイレベル（第１の電気的状態）にされる。一方、メモリセルアレイブロックＤでは、属するブロック制御用パッド７００Ｄがローレベルにされる。
【００５５】
ロウアドレスストローブ信号ＲＡＳがローレベルにされると、制御回路２０１内で所定のメモリセルアレイブロック活性化信号６０１がハイレベルにされる。メモリセルアレイブロック活性化信号６０１がハイレベルにされると、メモリセルアレイブロックＣに属する複数のワード線が全て同時に活性化される。メモリセルアレイブロックＤに属する複数のワード線に関しては、ロウアドレス６０２で決まる所定のワード線のみが活性化される。
【００５６】
従って、本変形例では、ブロック制御用パッド７００の電位を制御することにより、ワード線を１本のみ活性化するか、同時に全体を活性化するかを選択することができる。その結果、メモリセルアレイブロック２０２内に配置される全メモリセル６０７に関して、１回のアクセスでデータの書き込みを行うことが可能となり、データの消去及び全メモリセルへのデータの書き込み時間の短縮が可能である。また、メモリセルに関する信頼性検査を行う際に、同時に全てのメモリセルにストレスを印加できる。
【００５７】
尚、前記ブロック制御用パッド７００の構成として、プルダウンの機能を有して、ブロック制御用パッド７００に電気的接続を行わない場合であっても、１本の活性化が可能な構成としても良い。また、本変形例では、ブロック制御用パッド７００の電位をハイレベルにすることにより、全ワード線の活性化を可能としたが、冗長救済用のワード線を除いた大半のワード線を活性化する構成としても良い。勿論、冗長救済用のワード線をも同時に活性化しても良いのは言うまでもない。
【００５８】
（ロウデコーダーの第３の変形例）
図１０は、メモリセルアレイブロック２０２上に配置されるロウデコーダー４０２の第３の変形例を示す。
【００５９】
同図において、８００はチップ間接続用パッド１０６のうちブロック制御用パッド（ワード線半分活性化端子）であって、自己のメモリセルアレイブロック２０２内の全てのワード線のうち半分づつをローアドレスの最下位ビット（アドレス信号）に応じて選択的に活性化させるための端子である。７９８は偶数ワード線用アドレスデコーダー、７９９は奇数ワード線用アドレスデコーダー、８０１は第６のＡＮＤ素子群、８０２は第２のＯＲ素子群、８０３は第６のＡＮＤ素子群、８０４は第７のＡＮＤ素子群、８０５はロウアドレス６０２のうち最下位のビット、８０６はロウアドレス６０２のうち最下位ビットの逆相となる信号である。
【００６０】
ロウデコーダー４０２内には、複数の偶数ワード線用アドレスデコーダー７９８と奇数ワード線用アドレスデコーダー７９９とが配置される。偶数ワード線用アドレスデコーダー７９８において、第６のＡＮＤ素子群８０１には所定のロウアドレス６０２が入力され、第７のＡＮＤ素子群８０４の入力には、ロウアドレス６０２の最下位ビット８０５と、ブロック制御用パッド８００が入力される。第６のＡＮＤ素子群８０１の出力と第７のＡＮＤ素子群８０４の出力とは、第２のＯＲ素子群８０２に入力される。第６のＡＮＤ素子群８０３の入力には、第２のＯＲ素子群８０２の出力と、所定のメモリセルアレイブロック活性化信号６０１が入力される。第６のＡＮＤ素子群８０３の出力が所定のワードドライバー６０５に入力される。第６のＡＮＤ素子群８０３の出力が、偶数ワード線用アドレスデコーダー７９８の出力となる。以上が偶数ワード線用アドレスデコーダー７９８の構成である。偶数ワード線用アドレスデコーダー７９８の出力は、偶数番目のワードドライバー６０５に出力される。
【００６１】
一方、奇数ワード線用アドレスデコーダー７９９の構成は、前記偶数ワード線用アドレスデコーダー７９８の構成に対して、ロウアドレス６０２の最下位ビット８０５の代わりに、ロウアドレス６０２の逆相最下位ビット８０６が入力される点が異なる。奇数ワード線用アドレスデコーダー７９９の出力は、奇数番目のワードドライバー６０５に出力される。全ての偶数番目のワード線６０６と所定の半分のビット線６０８との交点にメモリセル６０７が配置される。全ての奇数番目のワード線６０６と、偶数番目のワード線に対してメモリセル６０７が配置されない所定の半分のビット線６０８との交点に、メモリセル６０７が配置される。
【００６２】
次に、本変形例の動作を図１１を用いて以下に説明する。同図において、６０６Ｅは複数の偶数ワード線用アドレスデコーダー７９８に接続される複数のワード線６０６、６０６Ｆは複数の奇数ワード線用アドレスデコーダー７９９に接続される複数のワード線６０６を示す。
【００６３】
ブロック制御用パッド８００がハイレベル（第１の電気的状態）であって、且つロウアドレス６０２の最下位ビット８０５がハイレベルの場合、偶数ワード線用アドレスデコーダー７９８内に配置される第２のＯＲ素子群８０２の出力がハイレベルとなり、所定のメモリセルアレイブロック活性化信号６０１がハイレベルになった時点で、偶数ワード線用アドレスデコーダー７９８に接続される複数のワード線６０６Ｅが全て活性化される。一方、ブロック制御用パッド８００がハイレベルで且つロウアドレス６０２の最下位ビット８０５がローレベルの場合、ロウアドレス６０２の逆相最下位ビット８０６がハイレベルとなり、奇数ワード線用アドレスデコーダー７９９内に配置される第２のＯＲ素子群８０２の出力がハイレベルとなり、所定のメモリセルアレイブロック活性化信号６０１がハイレベルになった時点で、奇数ワード線用アドレスデコーダー７９９に接続される複数のワード線６０６Ｆが全て活性化される。
【００６４】
これに対し、ブロック制御用パッド８００がローレベルの場合、第２のＯＲ素子群８０２の出力がハイレベルとなるのは、メモリセルアレイブロック２０２内ではロウアドレス６０２により決まる１つのＯＲ素子８０２のみであるので、所定のメモリセルアレイブロック活性化信号６０１がハイレベルになった時点で、１本の所定のワード線６０６のみが活性化される。
【００６５】
従って、本変形では、ブロック制御用パッド８００の電位を制御することにより、ワード線を１本のみ活性化するか、ロウアドレス６０２の最下位ビットに応じて同時に半数を活性化するかを選択することができる。その結果、メモリセルアレイブロック２０２内に配置される全てのメモリセル６０７に関して、２回のアクセスで同一のデータ（同一トポロジーのデータ）の書き込みを行うことが可能となるので、データの消去及びメモリセルアレイブロック２０２内の全メモリセルに対するデータの書き込み時間の短縮が可能であると共に、メモリセルに関する信頼性検査を行う際に、同時に全てのメモリセルにデータトポロジーを合わせたストレスの印加を行うことが可能となる。
【００６６】
尚、ブロック制御用パッド８００の構成として、プルダウンの機能を有して、ブロック制御用パッド８００に電気的接続を行わない場合であっても、１本のワード線の活性化が可能な構成としても良い。また、本変形例では、ブロック制御用パッド８００をハイレベルにすることにより、半数のワード線の活性化を可能としたが、冗長救済用のワード線を除いたほぼ半数のワード線が活性化される構成としても良い。勿論、冗長救済用のワード線をも同時に活性化する構成を採用しても良いのは言うまでもない。
【００６７】
【発明の効果】
以上説明したように、請求項１〜４記載の発明の半導体記憶装置及びマルチチップモジュールによれば、チップ接続部やこれを含んだ制御回路の構成をメモリセルアレイの容量に拘わらず同一構成としたので、データバス幅などの半導体チップの仕様が変更になった場合であっても、これらチップ接続部や制御回路の設計変更を不要にできる。
【００６８】
また、請求項１〜４記載の発明によれば、容量の仕様を変更し、メモリセルアレイの容量を増加する場合には、チップ接続部を含めてモジュール化されたメモリセルアレイの基本容量部分を単位として１個又は複数個電気的に接続すれば良いので、チップ接続部を新たに設計する必要がない効果を奏する。
【００６９】
更に、請求項１〜３記載の発明によれば、メモリセルアレイの基本容量単位別にリフレッシュ動作を行うか否かを制御できるので、データの保持を必要としない基本容量でのリフレッシュ動作を禁止することができ、消費電力の低減が可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係るマルチチップモジュールの一部を分解した斜視図である。
【図２】  同マルチチップモジュールに備える子チップをその表面から見た平面図である。
【図３】  同子チップに備える制御回路のチップ接続部に設けた複数のパッドの配置例を示す図である。
【図４】  同子チップに備えるメモリセルアレイブロックのチップ接続部に設けた複数のパッドの配置例を示す図である。
【図５】  同子チップに備えるメモリセルアレイブロックのチップ接続部の第１の変形例を示す図である。
【図６】  同メモリセルアレイブロックに配置されるロウデコーダーの第１の変形例を示す図である。
【図７】  同ロウデコーダーの動作を示すタイミングチャートを示す図である。
【図８】  同メモリセルアレイブロックに配置されるロウデコーダーの第２の変形例を示す図である。
【図９】  同ロウデコーダーの動作を示すタイミングチャートを示す図である。
【図１０】  同メモリセルアレイブロックに配置されるロウデコーダーの第３の変形例を示す図である。
【図１１】  同ロウデコーダーの動作を示すタイミングチャートを示す図である。
【符号の説明】
１０１           子チップ（半導体記憶装置）
１０２           親チップ
１０３           他の子チップ
１０４           チップ接続部
１０５、１０６   チップ間接続用パッド（端子）
２０１           制御回路
２０２           メモリセルアレイブロック
２０４           メモリセルアレイ
３００           チップ接続部
３０１           アドレス端子用のパッド
３０２           制御端子用のパッド
３０３           データ端子用のパッド
３０４           動作モード規定パッド（動作仕様規定端子）
３０５           内部電圧規定パッド（発生電圧規定端子）
３０６           電源供給パッド
４００           チップ接続部
４０１           セルアレイ部
４０２           ロウデコーダー
４０３           アレイ接続端子
５０１           電源供給用パッド
５０２           グランド供給用パッド
５０３           グランド配線
６００           ブロック制御用パッド（活性化制御端子）
６０１           メモリセルアレイブロック活性化信号
６０２           ローアドレス（アドレス信号）
６０６           ワード線
６０７           メモリセル
６０８           ビット線
６０９           センスアンプ
７００           ブロック制御用パッド（ワード線全活性化端子）
８００           ブロック制御用パッド（ワード線半分活性化端子）
７９８           偶数ワード線用アドレスデコーダー
７９９           奇数ワード線用アドレスデコーダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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