【事件の表示】
　特願２００７−６２５３０「半導体装置」拒絶査定不服審判事件〔平成１９年８月９日出願公開、特開２００７−２０１４９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年３月２８日に出願した特願２００２−９１３０６号特許出願（以下「原出願」という。）の一部を平成１９年３月１２日に新たな特許出願としたものであって、平成２２年１１月２６日付けの拒絶理由通知に対して意見書は提出されず、平成２３年３月１８日付けで拒絶査定がなされた。
　それに対して、同年６月２９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年２月２４日付けで審尋がなされ、同年４月１８日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年６月２９日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年６月２９日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を補正して、補正後の特許請求の範囲の請求項１〜５とするとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
ｎ型領域を有するシリコン基板と、
　前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
　ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
　酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
　前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
　前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
　前記凹部を埋める、ＴａまたはＴｉで形成された下地バリア層とその上の銅領域を含む銅配線と、
を有することを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
　ｎ型領域を有するシリコン基板と、
　前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
　ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
　酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
　前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
　前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
　前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
　を有することを特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記凹部を埋める、ＴａまたはＴｉで形成された下地バリア層とその上の銅領域を含む銅配線と、」を、「前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２の「前記銅配線の上に形成された窒化シリコンを含む、銅の拡散防止膜、をさらに有することを特徴とする半導体装置。」を、「前記銅配線の上に形成された窒化シリコンを含む、銅の拡散防止膜、をさらに有することを特徴とする請求項１記載の半導体装置。」と補正して、補正後の請求項２とすること。
　
（３）補正事項３
　補正前の請求項４の「前記層間絶縁膜が、最下層として窒化シリコンで形成されたエッチストッパ層を含むこと」を、「前記層間絶縁膜が、最下層として窒化シリコン層を含むこと」と補正して、補正後の請求項４とすること。
　
（４）補正事項４
　補正前の請求項５を補正して、補正後の請求項５とすること。
　
（５）補正事項５
　補正前の明細書の００１４段落を補正して、補正後の明細書の００１４段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００３８段落〜００４１段落等に記載されているものと認められるから、補正事項１は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「ＴａまたはＴｉで形成された下地バリア層」に対して、「Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である」という技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項２に存在していた明白な誤記を訂正するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項２は特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、当初明細書の００２２段落及び００３８段落〜００４１段落等に記載されているものと認められるから、補正事項３は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項４をより明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、請求項１の従属請求項である補正前の請求項５を、独立請求項に改めるとともに、補正前の請求項５に係る発明の発明特定事項である「ＴａまたはＴｉで形成された下地バリア層」に対して、「Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である」という技術的限定を加え、併せて請求項１と重複する構成を削除する等の整理を行うことにより、補正前の請求項５の記載をより明瞭にするものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮、及び第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項４は特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正前の明細書の００１４段落を、補正事項１と整合が取れるように補正したものであるから、補正事項１と同様に、特許法第１７条の２第３項に規定する要件を満たす。
　
（６）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「補正後」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　ｎ型領域を有するシリコン基板と、
　前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
　ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
　酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
　前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
　前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
　前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
　を有することを特徴とする半導体装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００１−３１９９２８号公報
（２−１−１）本願の出願の時とみなされる原出願の出願の時よりも前（以下「本願の出願前」という。）に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−３１９９２８号公報（「以下「引用例１」という。）には、図１〜１１とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関するものであって、特に、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込む、いわゆるダマシン法により形成される配線に適用して有効な技術に関するものである
　
ｂ．「【００３１】
（実施の形態１）図１から図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を工程順に示した断面図である
【００３２】
まず、図１（ａ）に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する
【００３３】
次に、半導体基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン打込みした後、半導体基板１を約９５０℃で熱処理し、上記不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する
【００３４】
その後、図１（ｂ）に示すように、フッ酸を用いたウェットエッチングで半導体基板１の表面を洗浄し、続いて半導体基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚７ｎｍ程度の清浄なゲート酸化膜５を形成する
　
ｃ．「【００３５】
次に、多結晶シリコン膜６を形成し、エッチングすることにより図２（ａ）に示すように、ゲート電極７を形成する。この際、ｐウエル３上の多結晶シリコン６中にｎ型不純物（例えばリン）を注入し、また、ｎウエル４上の多結晶シリコン６中にｐ型不純物（例えばホウ素）を注入しすることにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型と、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型とした、いわゆるデュアルゲート構造とすることも可能である
【００３６】次に、図２（ｂ）に示すように、ｐ型ウエル３上のゲート電極７の両側の半導体基板１にｎ型不純物（リンまたはヒ素）をイオン打込みしてｎ型半導体領域８（ソース、ドレイン）を形成する。
また、ｎ型ウエル４上のゲート電極７の両側の半導体基板１にｐ型不純物（例えばホウ素）をイオン打込みしてｐ型半導体領域９（ソース、ドレイン）を形成する
【００３７】
次いで、サイドウォール１０をゲート電極７の側壁に形成する。サイドウォール１０は、例えば、半導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングすることにより形成する
【００３８】
次いで、ゲート電極７およびサイドウォール１０をマスクに、ｐ型ウエル３には、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ
＋
型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル４には、ｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ
＋
型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される
　
ｄ．「【００４２】次に、半導体基板１の全面にチタン等の高融点金属膜（図示せず）を形成する。かかる膜には、チタンの他、タングステン、コバルト等の金属を用いることもできる。
【００４３】
次に、図３（ｂ）に示すように、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、高融点金属膜とゲート電極７、引き出し電極１４および半導体基板１との接触部に、シリサイド層１６を形成する。その後、未反応の高融点金属膜を除去する。これらシリサイド層１６を形成することにより、シリサイド層１６と、後述するその上部に形成されるプラグ２１等との接続抵抗を低減することができ、また、ゲート電極７やｎ
＋
型半導体領域１１もしくはｐ
＋
型半導体領域１２自身のシート抵抗を低減することができる
【００４４】
次に、図４（ａ）に示すように、ＣＶＤ法により酸化シリコン膜を堆積することにより、層間絶縁膜１８を形成する。この層間絶縁膜１８として、ＰＳＧ（Phosphor Silicate Glass）膜もしくはＳＯＧ（Spin On Glass）膜を使用してもよい。また、この層間絶縁膜１８の表面をＣＭＰにより平坦化してもよい
【００４５】次に、図４（ｂ）に示すように、ｎ＋型半導体領域１１もしくはｐ＋型半導体領域１２上および抵抗素子Ｒを構成するシリサイド層１６上の層間絶縁膜１８をエッチングにより除去することによりコンタクトホール２０を形成する。
【００４６】次に、図５（ａ）に示すように、コンタクトホール２０内を含む層間絶縁膜１８上に、ＣＶＤ法により窒化チタン膜（図示せず）を形成した後、ＣＶＤ法によりタングステン（Ｗ）膜（請求項３の第１の導電性膜）を形成する。次いで、コンタクトホール２０以外の窒化チタン膜（ＴｉＮ）およびタングステン膜をＣＭＰにより除去し、プラグ２１を形成する。なお、前記窒化チタン膜は、スパッタ法により形成してもよい。また、この窒化チタン膜は、チタンと窒化チタンとの積層膜とすることもできる。
【００４７】
次に、図５（ｂ）に示すように、層間絶縁膜１８およびプラグ２１上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する
　
ｅ．「【００４８】
次いで、図６（ａ）に示すように、第１層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。
【００４９】
次に、図６（ｂ）に示すように、配線溝２５内を含む酸化シリコン膜２３上に窒化チタンからなるバリア層２６ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層２６ａ上に、銅膜２６ｂ（請求項１、１８および１９の導電性膜、請求項２の第１の導電性膜、請求項３の第２の導電性膜）をスパッタ法により形成する。
また、バリア層２６ａは、窒化チタンのみならず、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）もしくは窒化タングステン（ＷＮ）等の単層膜を用いることもできる。
【００５０】
次に、図７（ａ）に示すように、配線溝２５外部の銅膜２６ｂおよび窒化チタン膜２６ａをＣＭＰにより除去して配線２６を形成する
　
（２−１−２）ここにおいて、００３１段落以下に記載された「実施の形態１」により製造された半導体集積回路装置のうちの「ｐチャネル型ＭＩＳＦＥＴ」の部分に注目すると、００３２段落〜００３４段落の下線部分の記載から、「ｐチャネル型ＭＩＳＦＥＴ」の部分においては、「ｐ型の単結晶シリコンからなる半導体基板１」に「ｎ型ウエル４」が形成され、当該「ｎ型ウエル４」上に「ゲート酸化膜５」が形成されていることが明らかである。
　また、００３５段落の下線部分の記載から、「ｐチャネル型ＭＩＳＦＥＴ」の部分においては、「ゲート酸化膜５」上にホウ素が注入された「ｐ型」の「多結晶シリコン」からなる「ゲート電極７」が形成されていることが明らかである。
　
（２−１−３）００３６段落及び００３８段落の下線部分の記載から、「ｐチャネル型ＭＩＳＦＥＴ」の部分においては、「ゲート電極７」の両側の「半導体基板１」内に「ｐ型半導体領域９（ソース、ドレイン）」及び「ｐ＋型半導体領域１２（ソース、ドレイン）」が形成されていることが明らかである。
　また、００３７段落の記載から、「ゲート電極７の側壁」に「窒化シリコン膜」からなる「サイドウォール１０」が形成されていること、及び００４３段落の下線部分の記載から、「ゲート電極７」の上部に「シリサイド層１６」が形成されていることが明らかである。
　また、００４４段落及び００４７段落の記載から、「ゲート電極７」上の「シリサイド層１６」及び「サイドウォール１０」を覆い、「層間絶縁膜１８」、「窒化シリコン膜２２」及び「酸化シリコン膜２３」からなる積層膜が形成されていることも明らかである。
　そして、００５０段落並びに図６（ｂ）及び図７（ａ）の記載を勘案すると、「酸化シリコン膜２３」は、ＣＭＰにより平坦化された表面を有しているものと認められる。
　さらに、００４９段落の「また、バリア層２６ａは、窒化チタンのみならず、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）もしくは窒化タングステン（ＷＮ）等の単層膜を用いることもできる。」という記載を勘案すると、引用例１には、「配線溝２５」に、「タンタル（Ｔａ）」の「単層膜」及びその上の「銅膜２６ｂ」からなる「配線２６」を形成することが記載されているものと認められる。
　
（２−１−４）以上を総合すると、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「ｎ型ウエル４が形成されたｐ型の単結晶シリコンからなる半導体基板１と、
　前記ｎ型ウエル４上に形成されたゲート酸化膜５と、
　前記ゲート酸化膜５上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極７と、
　前記ゲート電極７の両側の前記半導体基板１内に形成されたｐ型半導体領域９（ソース、ドレイン）及びｐ＋型半導体領域１２（ソース、ドレイン）と、
　前記ゲート電極７の側壁に形成された窒化シリコン膜からなるサイドウォール１０と、
　前記ゲート電極７の上部に形成されたシリサイド層１６と、
　前記ゲート電極７上の前記シリサイド層１６及び前記サイドウォール１０を覆う層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜であって、前記酸化シリコン膜２３がＣＭＰにより平坦化された表面を有する積層膜と、
　前記酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した前記窒化シリコン膜２２をエッチングすることにより形成された配線溝２５と、
　前記配線溝２５内に形成されたタンタル（Ｔａ）の単層膜及びその上の銅膜２６ｂからなる配線２６と、
　を備える半導体装置。」
　
（２−２）引用例２：特開２００１−６８６６６号公報
（２−２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−６８６６６号公報（以下「引用例２」という。）には次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜の上にポリシリコンゲート電極を設けてなるＭＩＳトランジスタに係り、特に駆動力の向上対策に関する
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタの駆動力の向上を図るために、ゲート電極に不純物をドープしてゲート電極を低抵抗化することはよく行なわれている。
特に、ＣＭＯＳデバイスにおいては、ｎチャネル型ＭＯＳトランジスタのゲート電極にはｎ型不純物（リン又は砒素）が、ｐチャネル型ＭＯＳトランジスタのゲート電極にはＰ型不純物（ボロン）がそれぞれドープされた，いわゆるデュアルゲート構造を採るのが一般的である
【０００３】
ところが、特にｐ型不純物であるボロンは酸化膜内を拡散しやすいことから、ボロンがゲート酸化膜を経てＳｉ基板のチャネル領域に侵入するいわゆる“ボロンの浸みだし”と呼ばれる現象が生じると、ゲート電極が空乏化するためにｐチャネル型ＭＯＳトランジスタの駆動力が低下したり、Ｓｉ基板のチャネル領域へのボロンの浸みだしによって、サブスレッショルド特性を悪化させたり、短チャネル効果が助長されるという不具合があった
【０００４】
これを防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制しようとする技術がある。
　
（２−２−２）したがって、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「ボロンがドープされたポリシリコンゲート電極を設けてなるｐチャネル型ＭＯＳトランジスタにおいて、駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制したｐチャネル型ＭＯＳトランジスタ。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「ｎ型ウエル４」、「ｐ型の単結晶シリコンからなる半導体基板１」は、各々補正発明の「ｎ型領域」、「シリコン基板」に相当する。
　したがって、補正発明と引用発明１とは、「ｎ型領域を有するシリコン基板」を有する点で一致する。
　
（３−２）引用発明１の「ゲート酸化膜５」は、「・・・続いて半導体基板１を約８００〜８５０℃で熱酸化することによって」（引用例１の００３４段落）形成されたものであるから、酸化シリコンを用いて形成されたものであることが明らかである。
　したがって、引用発明１の「前記ｎ型ウエル４上に形成されたゲート酸化膜５」と補正発明の「前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜」とは、「『前記ｎ型領域上に、』『酸化シリコンを用いて形成されたゲート絶縁膜』」である点で一致する。
　
（３−３）引用発明１の「ホウ素が注入されたｐ型の多結晶シリコン」は、補正発明の「ホウ素を含むシリコン」に相当する。
　したがって、引用発明１の「前記ゲート酸化膜５上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極７」は、補正発明の「ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極」に相当する。
　
（３−４）引用発明１の「前記ゲート電極７の両側の前記半導体基板１内に形成されたｐ型半導体領域９（ソース、ドレイン）及びｐ＋型半導体領域１２（ソース、ドレイン）」は、補正発明の「前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域」に相当する。
　
（３−５）引用発明１の「前記ゲート電極７の側壁に形成された窒化シリコン膜からなるサイドウォール１０」と補正発明の「酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサ」とは、「『窒化シリコン層』『を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサ』」である点で一致する。
　
（３−６）引用発明１の「層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜」は、「前記ゲート電極７上の前記シリサイド層１６」を覆うものであるから、当該「層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜」が「前記ゲート電極７」の上方を覆っていることは明らかである。
　したがって、引用発明１の「前記ゲート電極７上の前記シリサイド層１６及び前記サイドウォール１０を覆う層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜であって、前記酸化シリコン膜２３がＣＭＰにより平坦化された表面を有する積層膜」と補正発明の「前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜」とは、「『前記ゲート電極』の上方、『サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜』」である点で一致する。
　
（３−７）引用発明１の「前記酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した前記窒化シリコン膜２２をエッチングすることにより形成された配線溝２５」は、補正発明の「前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部」に相当する。
　
（３−８）引用発明１の「前記配線溝２５内に形成されたタンタル（Ｔａ）の単層膜」は、補正発明の「前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層」に相当し、引用発明１の「銅膜２６ｂ」、「配線２６」は、各々補正発明の「銅領域」、「銅配線」に相当する。
　したがって、引用発明１の「前記配線溝２５内に形成されたタンタル（Ｔａ）の単層膜及びその上の銅膜２６ｂからなる配線２６」は、補正発明の「前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線」に相当する。
　
（３−９）したがって、補正発明と引用発明１とは、
　
　「ｎ型領域を有するシリコン基板と、
　前記ｎ型領域上に、酸化シリコンを用いて形成されたゲート絶縁膜と、
　ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
　窒化シリコン層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
　前記ゲート電極の上方、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
　前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
　前記凹部を埋める、Ｔａ層、またはＴｉ層とＴｉＮ層とＴａＮ層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
　を有することを特徴とする半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「ゲート絶縁膜」が「窒素を含む酸化シリコンを用いて」形成されているのに対して、引用発明１は、「ゲート酸化膜５」が、上記（３−２）において検討したとおり、酸化シリコンを用いて形成されたものあって、当該酸化シリコンが「窒素を含む」ことが特定されていない点。
　
（相違点２）
　「サイドウォールスペーサ」が、補正発明は「酸化シリコン層と窒化シリコン層との積層を用いて」形成されているのに対して、引用発明１は「窒化シリコン膜」を用いて形成されたものである点。
　
（相違点３）
　補正発明は、「層間絶縁膜」が「前記ゲート電極」を覆うものであるのに対して、引用発明１は、「層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜」が「前記ゲート電極７上の前記シリサイド層１６」を覆うものである点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）上記（２）（２−２）において検討したとおり、引用例２には、「ボロンがドープされたポリシリコンゲート電極を設けてなるｐチャネル型ＭＯＳトランジスタにおいて、駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制したｐチャネル型ＭＯＳトランジスタ。」（引用発明２）が記載されているものと認められる。
　そして、引用発明１における「ｎ型ウエル４が形成されたｐ型の単結晶シリコンからなる半導体基板１と、　前記ｎ型ウエル４上に形成されたゲート酸化膜５と、　前記ゲート酸化膜５上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極７と、　前記ゲート電極７の両側の前記半導体基板１内に形成されたｐ型半導体領域９（ソース、ドレイン）及びｐ＋型半導体領域１２（ソース、ドレイン）と、　前記ゲート電極７の側壁に形成された窒化シリコン膜からなるサイドウォール１０と、　前記ゲート電極７の上部に形成されたシリサイド層１６」からなる部分が、「ｐチャネル型ＭＩＳＦＥＴ」（００３５段落）を構成するものであることは当業者にとって明らかであるから、引用発明１と引用発明２とは、共にポリシリコンゲート電極を設けてなるｐチャネル型ＭＯＳに関するものである点で、発明の属する技術分野が一致する。
　
（４−１−２）そして、引用発明２は、「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」ことを技術課題とするものであるところ、これらの技術課題は、素子の微細化の進展に伴って、当業者が常に念頭に置いている周知の課題であるから、引用発明１に接した技術者であれば、引用発明１においても「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」という課題が存在することは直ちに察知し得たことである。
　したがって、引用発明１において、「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」ために、引用発明２を適用し、「前記ｎ型ウエル４上に形成されたゲート酸化膜５」を、「シリコン酸窒化膜」とすること、すなわち、補正発明のように、「窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜」とすることは、当業者が容易になし得たことである。
　よって、相違点１は、引用発明２を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、ゲート電極のサイドウォールには、酸化シリコン、窒化シリコンをはじめとする種々の材料が従来から用いられてきており、どの材料を用いるかは当業者が適宜選択し得る設計的事項であって、酸化シリコン層と窒化シリコン層との積層膜を用いてサイドウォールを実現することも、例えば、上記引用例２の下記の部分や、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例にも記載されているように、当業者において従来から普通に行われてきていることである。
　
ａ．引用例２：特開２００１−６８６６６号公報（再掲）
　上記引用例２には、図１及び２とともに次の記載がある。
　「【００１７】
【発明の実施の形態】図１（ａ）〜（ｅ）及び図２（ａ）〜（ｃ）は、本発明の実施形態における半導体装置（ＣＭＯＳデバイス）の製造工程を示す断面図である。各図において、Ｒｐはｐチャネル型ＭＩＳトランジスタ形成領域を示し、Ｐｎはｎチャネル型ＭＩＳトランジスタ形成領域を示している。」
　「【００２５】
次に、図２（ｂ）に示す工程で、厚みが約１５ｎｍのシリコン酸化膜１５と、厚みが約５５ｎｍのシリコン窒化膜１６とを順に堆積する
【００２６】
次に、図２（ｃ）に示す工程で、シリコン窒化膜１６とシリコン酸化膜１５との異方性エッチングを行なって、ゲート電極１３ａ，１３ｂ及びゲート上保護層１４ａ，１４ｂの側面上に、断面がＬ字状の酸化膜サイドウォール１５ａ，１５ｂを形成するとともに、酸化膜サイドウォール１５ａ，１５ｂの側面及び底面にまたがる窒化膜サイドウォール１６ａ，１６ｂを形成する。このとき、シリコン酸窒化膜１２もパターニングされて、ゲート電極１３ａ，１３ｂ等の下方に、酸窒化シリコンからなるゲート絶縁膜１２ａ，１２ｂが形成される
　
　したがって、上記引用例２には、ゲート電極１３ａ，１３ｂのサイドウォールを、酸化膜サイドウォール１５ａ，１５ｂと窒化膜サイドウォール１６ａ，１６ｂとの積層を用いて実現することが記載されているものと認められる。
　
ｂ．周知例：特開２００１−８５６８０号公報
　上記周知例には、図１及び６とともに次の記載がある。
　「【００２９】（実施形態１）本実施形態では、ゲート電極のパターンニング後に、フッ酸を用いてソース・ドレインとなる領域のシリコン基板表面を露出させ、その後、窒化処理を行う例について、図１（ａ）〜図１（ｆ）を参照しながら説明する。」
　「【００３９】次に、図１（ｃ）に示すように、フッ酸を用いて、ゲート電極５の下部のゲート絶縁膜３を残して、表面に露出しているゲート絶縁膜（酸窒化シリコン膜）部分３ａを除去する。このとき、ゲート電極５とシリコン基板１の間のゲート絶縁膜（酸窒化シリコン膜）も、ゲート電極端部付近の表面に露出する部分から一部オーバーエッチングされる。
【００４０】次に、窒素を含む雰囲気中で窒化処理を行うことにより、図１（ｄ）に示すように、ゲート電極５端部付近のゲート絶縁膜（酸窒化シリコン膜）３にさらに窒素が導入され、ボロン突き抜けの抑制効果を向上することができる。特に、今後、ゲート絶縁膜の薄膜化（４ｎｍ以下）され、ボロンを始めとする不純物がゲート絶縁膜を突き抜けやすい条件になった場合、非常に有効になると考えられる。
なお、このとき、露出したシリコン基板１表面およびゲート電極５表面にも窒素が導入され、厚み２０オングストローム程度の窒化シリコン膜１２が形成される。
　「【００４６】
次に、図１（ｅ）に示すように、シリコン基板１全体にＨＴＯ膜を形成し、周知のエッチング方法によりエッチバックすることによりゲート電極５側壁にサイドウォール８を形成する
　
　ここにおいて、「ＨＴＯ膜」が高温ＣＶＤシリコン酸化膜であることは当業者の技術常識であるから、上記周知例には、窒化シリコン膜１２とシリコン酸化膜との積層構造でサイドウォール８を形成することが記載されているものと認められる。
　
（４−２−２）したがって、上記の周知技術に鑑みれば、引用発明１に接した当業者にとって、引用発明１の「窒化シリコン膜からなるサイドウォール１０」をシリコン酸化膜とシリコン窒化膜との積層膜とすること自体に、何らの困難性はないことが明らかである。
　一方、本願の明細書及び図面を精査しても、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、格別の効果が奏せられると当業者が認識できる記載は見いだせない。
　すなわち、本願の明細書の００４２段落〜００４７段落には、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、ＮＢＴＩ劣化を小さくすることができる旨の説明がなされているが、一般に、半導体デバイスの特性は、デバイスの構造やサイズ（膜厚等）、用いられる材料はもちろんのこと、当該デバイスの製造プロセス（原料、製造温度、圧力等）により大きく影響を受けるものであるところ、００４２段落〜００４７段落を含め、本願の明細書及び図面には、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、補正発明において特定されていない部分の構造やサイズ（膜厚等）、材料、製造プロセス等に関係なく、ＮＢＴＩ劣化を小さくすることができることを当業者が認識するに足る理論的根拠も、十分な実験データ等も記載されていない。
　したがって、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、当業者の予測を超えた格別の効果が奏されるとは認められない。
　
（４−２−３）以上検討したとおり、引用発明１において、相違点２に係る補正発明の構成を採用すること自体に格別の困難性はなく、かつ、そのような構成を採用することによる格別の効果も認められないから、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）引用発明１は、「層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜」が「前記ゲート電極７上の前記シリサイド層１６」を覆うものであるから、当該「層間絶縁膜１８、窒化シリコン膜２２及び酸化シリコン膜２３からなる積層膜」が「前記シリサイド層１６」を介して「前記ゲート電極７」を覆っていることは自明である。
　したがって、引用発明１も補正発明と同様に、「層間絶縁膜」が「前記ゲート電極」を覆うものであると認められるから、相違点３は実質的なものではない。
　
（４−３−２）相違点３については以上のとおりであるが、補正発明の「前記ゲート電極、サイドウォールスペーサを覆い」が、「前記ゲート電極、サイドウォールスペーサ」を直接（何も介さずに）覆うことを意味するものであり、相違点３が実質的なものである場合についても一応検討する。
　引用発明１において、「ゲート電極７」の上に「シリサイド層１６」を形成している理由は、引用例１の００４３段落に記載されているように、その上部に形成されるプラグとの接続抵抗の低減や「ゲート電極７」自身のシート抵抗の低減を実現するためであることが明らかである（このように、シリサイド層を設けることにより抵抗の低減を図ることは、半導体デバイスにおける当業者の周知技術である。）。
　したがって、引用発明１において、「ゲート電極７」の上に「シリサイド層１６」を形成しなくても、プラグとの接続抵抗や「ゲート電極７」自身のシート抵抗は高くなってしまうものの、トランジスタとして動作することは、当業者であれば自明に察知し得た事項である。
　よって、引用発明１において、「ゲート電極７」の上に「シリサイド層１６」を形成しない構成とすること、すなわち、補正発明のように、「前記ゲート電極、サイドウォールスペーサ」を直接（何も介さずに）覆う構成とすることは、当業者が適宜なし得たことである。
　
（４−３−３）以上検討したとおり、相違点３は実質的なものではなく、また、仮に実質的なものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　以上、検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおり、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年６月２９日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、本願の願書に最初に添付した明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−３１９９２８号公報（引用例１）及び特開２００１−６８６６６号公報（引用例２）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。