【事件の表示】
　特願２００８−２５９４０５「寄生容量が低減されたＳＯＩボディ・コンタクト型ＦＥＴのための方法及び構造体」拒絶査定不服審判事件〔平成２２年　１月　７日出願公開、特開２０１０−　　４００６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成２０年１０月６日（パリ条約による優先権主張２００８年６月１８日、米国）の出願であって、平成２１年１２月１８日に手続補正がなされ、平成２２年３月９日付けで拒絶査定がなされ、それに対して、同年７月８日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年１０月２０日付けで審尋がなされ、平成２４年１月１８日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年７月８日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年７月８日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１４を、補正後の特許請求の範囲の請求項１ないし７に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
　「【請求項１】
　絶縁層の上を覆うように配置された半導体層を含む基板であって、前記半導体層は、半導体ボディを含む、半導体オン・インシュレータ基板と、
　前記半導体ボディの外周の周りに存在する分離領域と、
　前記半導体ボディの上面の上を覆う直線状のゲート構造体と、
を備え、
　前記半導体ボディは、非シリサイド半導体領域によって分離された第１の部分および第２の部分を有し、
　前記ゲート構造体は、前記第１の部分および前記非シリサイド半導体領域の上に延在するゲート誘電体と、該ゲート誘電体の上面上であって前記第１の部分の上に延在するゲート導体とを含み、
　シリサイド・ボディ・コンタクトが前記第２の部分の深さ方向に延びる形で前記半導体ボディの上部分に形成された、
半導体デバイス。
　　【請求項２】
　誘電体スペーサが、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在する、請求項１に記載の半導体デバイス。
　　【請求項３】
　前記半導体ボディの前記第２の部分から前記半導体ボディの前記第１の部分を分離する前記非シリサイド半導体領域は、ｐ型半導体領域である、請求項１に記載の半導体デバイス。
　　【請求項４】
　前記シリサイド・ボディ・コンタクトは、ＮｉＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ２、ＴａＳｉ２、ＷＳｉ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
　　【請求項５】
　前記ゲート構造体は、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート導体の部分の反対側にある分離領域の上を覆うように延びる部分を含む、請求項１に記載の半導体デバイス。
　　【請求項６】
　前記分離領域の上を覆う前記ゲート構造体の前記部分は、前記ゲート導体の側壁に位置合わせされた前記ゲート誘電体の側壁を含む実質的に垂直な側壁を含む、請求項６に記載の半導体デバイス。
　　【請求項７】
　前記ゲート誘電体は第１の幅を有し、前記ゲート導体は第２の幅を有し、前記第１の幅は前記第２の幅より広い、請求項７に記載の半導体デバイス。
　　【請求項８】
　誘電体スペーサは、前記非シリサイド半導体領域の上に存在する、請求項１に記載の半導体デバイス。
　　【請求項９】
　半導体デバイスを形成する方法であって、
　絶縁層の上を覆うように配置された半導体層を含む半導体オン・インシュレータ基板を準備するステップであって、前記半導体層は、半導体ボディと、前記半導体ボディの外周の周りに存在する分離領域とを含む、ステップと、
　前記半導体ボディの部分の上を覆うようにＴ字状のゲート構造体を形成するステップと、
　前記Ｔ字状のゲート構造体の横線に相当する部分に当接した状態で、前記半導体ボディの上に誘電体スペーサを形成するステップであって、前記半導体ボディの残りの部分が露出される、ステップと、
　前記半導体ボディの前記残りの部分上にシリサイドを形成するステップであって、前記Ｔ字状のゲート構造体の横線に相当する部分に当接する前記誘電体スペーサに隣接する前記残りの部分上にシリサイド・ボディ・コンタクトを形成するステップと、
　前記ゲート構造体の上を覆うようにフォトレジスト・マスクを形成し、前記Ｔ字状のゲート構造体の横線に相当する部分および該部分に当接する前記誘電体スペーサを露出させるステップと、
　前記フォトレジスト・マスクに対して選択的にエッチングして、前記ゲート構造体の前記横線に相当する部分のゲート導体および該部分に当接する前記誘電体スペーサを除去し、前記シリサイド・ボディ・コンタクトと前記ゲート構造体との間の前記半導体ボディの上面を露出させるステップと、
　前記フォトレジスト・マスクを除去するステップと、
を含む方法。
　　【請求項１０】
　前記半導体層の前記残りの部分上にシリサイドを形成するステップは、前記半導体層の前記残りの部分の上に金属層を堆積させ、アニールを行なって金属半導体合金を形成するステップを含む、請求項９に記載の方法。
　　【請求項１１】
　前記金属層は、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、Ｐｔ、Ｔａ、Ｗ、又はそれらの組み合わせを含む、請求項１０に記載の方法。
　　【請求項１２】
　半導体デバイスを形成する方法であって、
　絶縁層の上を覆うように配置された半導体層を含む半導体オン・インシュレータ基板を準備するステップであって、前記半導体層は、半導体ボディと、前記半導体ボディの外周の周りに存在する分離領域と
を含む、ステップと、
　前記半導体ボディの部分の上を覆うようにＴ字状のゲート構造体を形成するステップと、
　前記ゲート構造体の上を覆うように、かつ、前記ゲート構造体の下にある前記半導体ボディの前記上面の前記部分と隣接した前記半導体ボディの前記上面の部分の上に、誘電体層を形成するステップと、
　前記誘電体層の部分を除去するステップであって、前記誘電体層の残りの部分は前記Ｔ字状のゲート構造体の横線に相当する部分および該部分の側壁上に配置される、ステップと、
　前記Ｔ字状のゲート構造体の横線に相当する部分の側壁に当接する前記誘電体層に隣接する前記半導体ボディにシリサイド・ボディ・コンタクトを形成し、前記ゲート構造体の上面を覆う前記誘電体層の残りの部分に隣接したゲート導体の露出された部分の上にシリサイド・ゲート・コンタクトを形成するステップと、
　配置された前記誘電体層の前記残りの部分をくぼませるステップと、
　前記シリサイド・ゲート・コンタクトが上に形成されていない前記ゲート導体の部分を除去するステップと、
を含む方法。
　　【請求項１３】
　前記ゲート構造体の上を覆うように、かつ、前記ゲート構造体の下にある前記半導体ボディの前記上面の前記部分と隣接した前記半導体ボディの上面の部分の上に誘電体層を形成する前記ステップは、窒化物層を堆積させるステップを含む、請求項１２に記載の方法。
　　【請求項１４】
　前記誘電体層の前記部分を除去するステップは、フォトレジスト・エッチング・マスクを形成し、前記誘電体層の前記部分をエッチングするステップを含む、請求項１２に記載の方法。」
　
（補正後）
　「【請求項１】
　絶縁層の上を覆うように配置された半導体層を含む基板であって、前記半導体層は、半導体ボディを含む、半導体オン・インシュレータ基板と、
　前記半導体ボディの外周の周りに存在する分離領域と、
　前記半導体ボディの上面の上を覆う直線状のゲート構造体と、
を備え、
　前記半導体ボディは、非シリサイド半導体領域によって分離された第１の部分および第２の部分を有し、
　前記ゲート構造体は、前記第１の部分および前記非シリサイド半導体領域の上に延在するゲート誘電体と、該ゲート誘電体の上面上であって前記第１の部分の上に延在する直線状のゲート導体とを含み、
　前記半導体ボディの上面から前記半導体ボディの前記第２の部分の深さの一部にまで延びるシリサイド・ボディ・コンタクトであって誘電体スペーサが、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在するように前記半導体ボディの上部分に形成された、
半導体デバイス。
　　【請求項２】
　前記半導体ボディの前記第２の部分から前記半導体ボディの前記第１の部分を分離する前記非シリサイド半導体領域は、ｐ型半導体領域である、請求項１に記載の半導体デバイス。
　　【請求項３】
　前記シリサイド・ボディ・コンタクトは、ＮｉＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ２、ＴａＳｉ２、ＷＳｉ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
　　【請求項４】
　前記ゲート構造体は、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート導体の部分の反対側にある分離領域の上を覆うように延びる部分を含む、請求項１に記載の半導体デバイス。
　　【請求項５】
　前記分離領域の上を覆う前記ゲート構造体の前記部分は、前記ゲート導体の側壁に位置合わせされた前記ゲート誘電体の側壁を含む実質的に垂直な側壁を含む、請求項４に記載の半導体デバイス。
　　【請求項６】
　前記ゲート誘電体は第１の幅を有し、前記ゲート導体は第２の幅を有し、前記第１の幅は前記第２の幅より広い、請求項５に記載の半導体デバイス。
　　【請求項７】
　誘電体スペーサは、前記非シリサイド半導体領域の上に存在する、請求項１に記載の半導体デバイス。」
　
（２）補正事項の整理
（補正事項ａ）
（補正事項ａ−１）
　補正前の請求項１の「ゲート導体」を、補正後の請求項１の「直線状のゲート導体」と補正すること。
　
（補正事項ａ−２）
　補正前の請求項１の「シリサイド・ボディ・コンタクトが前記第２の部分の深さ方向に延びる形で前記半導体ボディの上部分に形成された、」を、補正後の請求項１の「前記半導体ボディの上面から前記半導体ボディの前記第２の部分の深さの一部にまで延びるシリサイド・ボディ・コンタクトであって誘電体スペーサが、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在するように前記半導体ボディの上部分に形成された、」と補正すること。
　
（補正事項ｂ）補正前の請求項２、請求項９ないし１４を削除するとともに、項番を整理すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
（３−１−１）補正事項ａ−１について
　補正前の請求項１の発明特定事項である「ゲート導体」を、補正後の請求項１の「直線状のゲート導体」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「直線状の」は、本願の願書に最初に添付した明細書の段落【００４８】及び図４の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（３−１−２）補正事項ａ−２について
　補正前の請求項１の発明特定事項である「シリサイド・ボディ・コンタクト」に関して、補正後の請求項１の「誘電体スペーサが、」「シリサイド・ボディ・コンタクトに最も近接した」「ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在する」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「誘電体スペーサが、」「シリサイド・ボディ・コンタクトに最も近接した」「ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在する」は、本願の願書に最初に添付した明細書の段落【００５６】及び図５の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（３−２）補正事項ｂについて
　特許法第１７条の２第５項第１号に掲げられた請求項の削除を目的とするものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。                                              　
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし７に係る発明は、平成２２年７月８日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項１ないし７に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１４年９月１３日に日本国内で頒布された刊行物である特開２００２−２６１２９２号公報（以下「引用刊行物」という。）には、図１ないし７とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【００２０】［第１の実施形態］図１は、本発明の第１の実施形態に係る半導体装置の平面図を示す。なお、図１では、ゲート電極の側面に形成されたスペーサやシリサイド膜は省略している。
【００２１】図１に示すように、
半導体層１３の素子領域１６内にＰ
−
型の基板電位制御層１７が形成され、この基板電位制御層１７上にゲート電極２０がゲート絶縁膜（図示せず）を介して選択的に形成されている。このゲート電極２０は、素子分離領域から素子領域１６まで延長させた直線状のパターンで、ゲート電極２０の端部が素子領域１６内で終端している。そして、ゲート電極２０の端部及び基板電位制御層１７上に、ゲート長方向に素子領域１６を横断して、絶縁膜マスク２７が形成されている。
このソース・ドレイン領域２９、２９’及びこれらに挟まれたチャネルが形成されるボディ領域と対向する素子領域１６内には、絶縁膜マスク２７を挟んでＰ
＋
型のボディコンタクト領域３１が形成されている。
【００２２】なお、ソース・ドレイン領域２９、２９’側の絶縁膜マスク２７の下において、ゲート電極２０を挟んだ基板電位制御層１７の表面には、後述するＮ−型のエクステンション領域（図示せず）が形成されている。
【００２３】図２（ａ）、（ｂ）、（ｃ）乃至図７（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。ここで、各図（ａ）は図１に示すＡ−Ａ線に沿った半導体装置の断面図を示し、各図（ｂ）は図１に示すＢ−Ｂ線に沿った半導体装置の断面図を示し、各図（ｃ）は図１に示すＣ−Ｃ線に沿った半導体装置の断面図を示す。また、図８は、第１の実施形態に係る半導体装置の製造工程に用いるレジストのパターンの平面図を示す。この図８では、Ｎ型不純物注入領域を開口したレジストパターンと絶縁膜マスクのレジストパターンとの重なる領域に形成されたＮ−型のエクステンション領域は省略してある。以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００２４】まず、図２（ａ）、（ｂ）、（ｃ）に示すように、
支持基板１１上に形成された埋め込み酸化膜１２とこの埋め込み酸化膜１２上に形成された半導体層１３とからなるＳＯＩ（Silicon On Insulator）基板１４が形成される。次に、半導体層１３内に素子分離絶縁膜１５が選択的に形成されることにより、パターニングされた島状の素子領域１６が形成される。
【００２５】次に、図３（ａ）、（ｂ）、（ｃ）に示すように、トランジスタのしきい値を調整するために、素子領域１６内に１０１７乃至１０１８ｃｍー３程度の濃度のＰ型不純物が導入され、Ｐ−型の基板電位制御層１７が形成される。次に、
素子領域１６上にゲート絶縁膜１８が形成され、このゲート絶縁膜１８上にポリシリコン膜が堆積される。このポリシリコン膜上にレジスト（図示せず）が形成され、このレジストが図８に示すゲート電極のレジストパターン１９にパターニングされる。このパターニングされたレジストをマスクとして、ポリシリコン膜が選択的に除去され、ゲート電極２０が形成される。
【００２６】次に、図８に示すＮ型不純物注入領域を開口したレジストパターン２１をマスクとして、素子領域１６の表面に低濃度のＮ型の不純物が導入される。その結果、図４（ａ）、（ｂ）、（ｃ）に示すように、Ｎ−型のエクステンション領域２２が形成される。
【００２７】次に、図５（ａ）、（ｂ）、（ｃ）に示すように
、基板全面に例えば２０ｎｍ程度の膜厚の酸化膜２３が堆積され、この酸化膜２３上に例えば７０ｎｍ程度の膜厚の窒化膜２４が堆積される。
【００２８】次に、図８に示す絶縁膜マスクのレジストパターン２５をマスクとして、異方性エッチングにより窒化膜２４が選択的に除去される。この際、エッチング時間は、後述するソース・ドレイン領域２９、２９’上の窒化膜２４は除去されて、ゲート電極２０の側壁には窒化膜２４が残存するように調整される。その結果、図６（ａ）に示すように、
ゲート電極２０の側壁に窒化膜２４からなるスペーサ２６が形成される。このスペーサ２６が形成されると同時に、図６（ｂ）、（ｃ）に示すように、ボディ延長領域には絶縁膜マスク２７が形成される。
【００２９】　次に、図８に示すＮ型不純物注入領域を開口したレジストパターン２８をマスクとして、素子領域１６内に高濃度のＮ型不純物がイオン注入される。その結果、図６（ａ）に示すように、ゲート電極２０を挟んで、Ｎ＋型のソース・ドレイン領域２９、２９’が形成される。
【００３０】次に、図８に示すＰ型不純物注入領域を開口したレジストパターン３０をマスクとして、素子領域１６内に高濃度のＰ型不純物がイオン注入される。その結果、図６（ｃ）に示すように、Ｐ＋型のボディコンタクト領域３１が形成される。
【００３１】ここで、ソース・ドレイン領域２９、２９’及びボディコンタクト領域３１の形成において、Ｎ型不純物及びＰ型不純物は、酸化膜２３及び窒化膜２４を突き抜けないような加速エネルギーによってイオン注入される。したがって、図６（ｂ）に示すように、Ｎ型不純物及びＰ型不純物は、絶縁膜マスク２７を形成した領域下の基板電位制御層１７内には注入されない。
【００３２】次に、図７（ａ）、（ｂ）、（ｃ）に示すように、
ウェットエッチングにより、酸化膜２３、窒化膜２４及び素子分離絶縁膜１５が除去され、ボディコンタクト領域３１、ソース・ドレイン領域２９、２９’及びゲート電極２０の表面が露出される。このボディコンタクト領域３１、ソース・ドレイン領域２９、２９’及びゲート電極２０の露出された表面上に、シリサイド膜６１が形成される。その後は、通常のＭＯＳトランジスタを形成する製造工程を適用することによって、ＭＯＳトランジスタが完成する。
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「支持基板１１上に形成された埋め込み酸化膜１２と該埋め込み酸化膜１２上に形成された半導体層１３とからなるＳＯＩ基板１４と、
　前記半導体層１３内に素子分離絶縁膜１５が選択的に形成されることにより、島状に形成された素子領域１６と、
　前記半導体層１３の前記素子領域１６内に形成されたＰ−型の基板電位制御層１７と、
　前記基板電位制御層１７上にゲート絶縁膜１８を介して形成され、前記素子分離絶縁膜１５から前記素子領域１６まで延長させた直線状のパターンで、端部が素子領域１６内で終端しているゲート電極２０と、
　前記ゲート電極２０の端部及び前記基板電位制御層１７上に、ゲート長方向に前記素子領域１６を横断して形成された絶縁膜マスク２７と、
　前記ゲート電極２０を挟んだ前記素子領域１６内に形成されたＮ＋型のソース・ドレイン領域２９、２９’と、
　前記ソース・ドレイン領域２９、２９’及びこれらに挟まれたチャネルが形成されるボディ領域と対向する前記素子領域１６内に、前記絶縁膜マスク２７を挟んで形成されたＰ＋型のボディコンタクト領域３１と、
　前記ボディコンタクト領域３１、前記ソース・ドレイン領域２９、２９’及び前記ゲート電極２０の露出された表面上に形成されたシリサイド膜６１と、
　前記ゲート電極２０の側壁に形成された窒化膜２４からなるスペーサ２６と、
　からなるＭＯＳトランジスタ。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「埋め込み酸化膜１２」、「半導体層１３」及び「ＳＯＩ基板１４」は、各々補正後の発明の「絶縁層」、「半導体層」及び「半導体オン・インシュレータ基板」に相当する。
　また、刊行物発明の「素子分離絶縁膜１５」及び「素子領域１６」は、各々補正後の発明の「分離領域」及び「半導体ボディ」に相当する。
　そして、刊行物発明において、「半導体層１３」は「素子領域１６」を含んでいること、「素子分離絶縁膜１５」は「素子領域１６」の外周に存在していることは明らかである。
　
（４−４−２）引用刊行物における段落【００２１】の「図１に示すように、半導体層１３の素子領域１６内にＰ−型の基板電位制御層１７が形成され、この基板電位制御層１７上にゲート電極２０がゲート絶縁膜（図示せず）を介して選択的に形成されている。このゲート電極２０は、素子分離領域から素子領域１６まで延長させた直線状のパターンで、ゲート電極２０の端部が素子領域１６内で終端している。そして、ゲート電極２０の端部及び基板電位制御層１７上に、ゲート長方向に素子領域１６を横断して、絶縁膜マスク２７が形成されている。また、ゲート電極２０を挟んだ素子領域１６内に、Ｎ＋型のソース・ドレイン領域２９、２９’が形成されている。このソース・ドレイン領域２９、２９’及びこれらに挟まれたチャネルが形成されるボディ領域と対向する素子領域１６内には、絶縁膜マスク２７を挟んでＰ＋型のボディコンタクト領域３１が形成されている。」、段落【００２８】の「図６（ｂ）、（ｃ）に示すように、ボディ延長領域には絶縁膜マスク２７が形成される。」及び段落【００３２】の「図７（ａ）、（ｂ）、（ｃ）に示すように、ウェットエッチングにより、酸化膜２３、窒化膜２４及び素子分離絶縁膜１５が除去され、ボディコンタクト領域３１、ソース・ドレイン領域２９、２９’及びゲート電極２０の表面が露出される。このボディコンタクト領域３１、ソース・ドレイン領域２９、２９’及びゲート電極２０の露出された表面上に、シリサイド膜６１が形成される。」という記載から、「絶縁膜マスク２７」が形成された「素子領域１６」の表面には、「シリサイド膜６１」が形成されていないものと認められ、刊行物発明の「素子領域１６」のうち、「絶縁膜マスク２７」が形成された部分は、補正後の発明の「非シリサイド半導体領域」に相当する。
　そして、「絶縁膜マスク２７」を挟んで「対向する」「ソース・ドレイン領域２９、２９’及びこれらに挟まれたチャネルが形成されるボディ領域」及び「Ｐ＋型のボディコンタクト領域３１」は、各々補正後の発明の「半導体ボディ」の「第１の部分」及び「第２の部分」に相当する。
　
（４−４−３）引用刊行物における段落【００２１】の「図１に示すように、半導体層１３の素子領域１６内にＰ−型の基板電位制御層１７が形成され、この基板電位制御層１７上にゲート電極２０がゲート絶縁膜（図示せず）を介して選択的に形成されている。このゲート電極２０は、素子分離領域から素子領域１６まで延長させた直線状のパターンで、ゲート電極２０の端部が素子領域１６内で終端している。」という記載から、刊行物発明の「ゲート電極２０」は、補正後の発明の「ゲート誘電体の上面上であって」「第１の部分の上に延在する直線状のゲート導体」に相当する。
　
（４−４−４）引用刊行物における段落【００２５】の「素子領域１６上にゲート絶縁膜１８が形成され、このゲート絶縁膜１８上にポリシリコン膜が堆積される。このポリシリコン膜上にレジスト（図示せず）が形成され、このレジストが図８に示すゲート電極のレジストパターン１９にパターニングされる。このパターニングされたレジストをマスクとして、ポリシリコン膜が選択的に除去され、ゲート電極２０が形成される。」、段落【００２８】の「図６（ｂ）、（ｃ）に示すように、ボディ延長領域には絶縁膜マスク２７が形成される。」及び段落【００３２】の「図７（ａ）、（ｂ）、（ｃ）に示すように、ウェットエッチングにより、酸化膜２３、窒化膜２４及び素子分離絶縁膜１５が除去され、ボディコンタクト領域３１、ソース・ドレイン領域２９、２９’及びゲート電極２０の表面が露出される。」という記載並びに図７から、刊行物発明の「素子領域１６」のうち、「ボディコンタクト領域３１」、「ソース・ドレイン領域２９、２９’」以外の部分、すなわち、「絶縁膜マスク２７」が形成された部分及び「チャネルが形成されるボディ領域（「ゲート電極２０」が形成された部分）」には、「ゲート絶縁膜１８」が残存しているものと認められる。
　そうすると、刊行物発明の「ゲート絶縁膜１８」は、補正後の発明の「第１の部分および」「非シリサイド半導体領域の上に延在するゲート誘電体」に相当する。
　
（４−４−５）刊行物発明の「ゲート電極２０」及びその下の「ゲート絶縁膜１８」からなる積層構造物は、補正後の発明の「ゲート構造体」に相当する。そして、刊行物発明の「ゲート電極２０」が「直線状のパターン」を有していることから、前記積層構造物も「直線状のパターン」を有していることは明らかである。
　
（４−４−６）刊行物発明の「ボディコンタクト領域３１」「の露出された表面上に形成されたシリサイド膜６１」は、補正後の発明の「半導体ボディの上部分に形成された」「シリサイド・ボディ・コンタクト」に相当する。また、刊行物発明の「窒化膜２４からなるスペーサ２６」は、補正後の発明の「誘電体スペーサ」に相当する。
　そして、引用刊行物の段落【００２８】の「図８に示す絶縁膜マスクのレジストパターン２５をマスクとして、異方性エッチングにより窒化膜２４が選択的に除去される。この際、エッチング時間は、後述するソース・ドレイン領域２９、２９’上の窒化膜２４は除去されて、ゲート電極２０の側壁には窒化膜２４が残存するように調整される。その結果、図６（ａ）に示すように、ゲート電極２０の側壁に窒化膜２４からなるスペーサ２６が形成される。」という記載及び図８から、刊行物発明の「窒化膜２４からなるスペーサ２６」は、「ボディコンタクト領域３１」「の露出された表面上に形成されたシリサイド膜６１」に近接した「ゲート電極２０」の部分の反対側にある該「ゲート電極２０」の側壁に当接していることは明らかである。
　
（４−４−７）そうすると、補正後の発明と刊行物発明とは、
「絶縁層の上を覆うように配置された半導体層を含む基板であって、前記半導体層は、半導体ボディを含む、半導体オン・インシュレータ基板と、
　前記半導体ボディの外周の周りに存在する分離領域と、
　前記半導体ボディの上面の上を覆う直線状のゲート構造体と、
を備え、
　前記半導体ボディは、非シリサイド半導体領域によって分離された第１の部分および第２の部分を有し、
　前記ゲート構造体は、前記第１の部分および前記非シリサイド半導体領域の上に延在するゲート誘電体と、該ゲート誘電体の上面上であって前記第１の部分の上に延在する直線状のゲート導体とを含み、
　シリサイド・ボディ・コンタクトであって誘電体スペーサが、前記シリサイド・ボディ・コンタクトに最も近接した前記ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在するように前記半導体ボディの上部分に形成された、
半導体デバイス。」である点で一致し、次の点で一応相違する。
　
（相違点）補正後の発明では、「シリサイド・ボディ・コンタクト」が、「半導体ボディの上面から前記半導体ボディの」「第２の部分の深さの一部にまで延びる」のに対し、刊行物発明では、そのような特定がなされていない点。
　
（４−５）判断
　以下、上記相違点について、検討する。
　一般に、ＭＯＳＦＥＴのソース・ドレイン領域の露出された表面上にシリサイド膜を形成する場合、露出された表面を含む半導体基板の全面に金属を形成し、熱処理することによりシリサイド化することは、当業者において、常套的に行われている周知慣用の技術であるところ、刊行物発明に係るＭＯＳトランジスタを製造する際に、このような方法を採用した場合には、基板表面のシリコンと金属膜との反応により、基板表面のシリコンが若干食われる結果、形成されたシリサイド膜が、基板の深さの一部に延びることは技術常識に照らして明らかである。
　したがって、上記相違点は、課題解決のための具体化手段における設計上の微差に過ぎないものであるから、実質的なものではない。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、実質的なものでなく、補正後の発明は、引用刊行物に記載された発明であると認められるので、補正後の発明は、特許法第２９条第１項第３号に該当し、特許出願の際独立して特許を受けることができず、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合しないので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年７月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１４に係る発明は、平成２１年１２月１８日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし１４に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）に記載したとおりの事項及び上記２．（４−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、補正前の請求項１の発明特定事項である「シリサイド・ボディ・コンタクト」に関して、補正後の請求項１の「誘電体スペーサが、」「シリサイド・ボディ・コンタクトに最も近接した」「ゲート構造体の部分の反対側にある前記ゲート構造体の側壁に当接した状態で存在する」と限定したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２（４）において検討したように、補正後の発明が，引用刊行物に記載された発明であるから、本願発明も、同様の理由により、引用刊行物に記載された発明であるといえる。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。