【事件の表示】
　特願２００３−５４８０８３「制御装置におけるアドレッシングエラーを検出するための方法および検査装置」拒絶査定不服審判事件〔平成１５年　６月　５日国際公開、ＷＯ０３／４６７１７、平成１７年　６月　２日国内公表、特表２００５−５１６２７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成１４年１１月２８日の出願であって、その請求項に係る発明は、特許請求の範囲の請求項に記載された事項により特定されるとおりのものであると認める。
　これに対して、平成２３年　５月２０日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もない。
　なお、平成２３年５月２０日付け拒絶理由通知は以下のとおりである。
「第１．平成２０年１０月６日付けの手続補正について
　本拒絶理由通知と同日付けの補正の却下の決定により、平成２０年１０月６日付けの手続補正は却下されることとなった。
　その補正の却下の決定の内容は以下のとおりのものである。
　
[理由]
「１．手続の経緯
　本願は、
　２００２年１１月２８日（パリ条約による優先権主張外国庁受理２００１年１１月２９日、ドイツ連邦共和国）を国際出願日とする出願であって、
　平成１６年５月３１日に特許法第１８４条の５第１項に規定される書面が提出されるとともに、国際出願日における明細書、請求の範囲及び要約の翻訳文と、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文が提出され、
　平成１９年１１月７日付けで最初の拒絶理由通知（同年同月９日発送）がなされ、
　平成２０年３月１０日付けで意見書が提出されるとともに、手続補正がなされ、
　同年６月２７日付けで拒絶査定（同年７月９日発送）がなされ、
　同年１０月６日付けで審判請求されるとともに、手続補正がなされたものである。
　なお、同年１１月２８日付けで審査官より前置報告がなされ、
　平成２２年６月２１日付けで当審より審尋（同年同月２４日発送）がなされ、
　これに対して、同年１２月２１日付けで回答書が提出されている。
　　
２．本件補正
　平成２０年１０月６日付けの手続補正（以下、「本件補正」という。）の内容は、
　同年３月１０日付けの手続補正により補正された特許請求の範囲の記載
「　【請求項１】
　制御装置におけるアドレッシングエラーを検出するための方法であって、
　ユーザにより通常の機能に対してディアクティブにされた制御装置において、所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、引き続いて再び読出し、検査データと比較するステップを有し、前記比較に依存してエラー報知が行われ、アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる形式の方法において、
　エラー報知が記憶され、制御装置が再びアクティブにされると初めて出力されることを特徴とする、
制御装置におけるアドレッシングエラーを検出するための方法。
　　【請求項２】
　時間的に連続して種々なパターンの検査データが書込まれることを特徴とする、請求項１に記載の方法。
　　【請求項３】
　前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトであることを特徴とする、請求項１又は２に記載の方法。
　　【請求項４】
　制御装置においてアドレッシングエラーを検出するための検査装置であって、
　アドレス指定可能なメモリ（１）を有しており、該メモリは、複数の個々にアドレス指定可能なメモリセル（３）を具備しており、
　検査データ発生器（６）を有しており、該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、
　比較器（８）を有しており、該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、
　制御部（４）を有しており、該制御部は、通常の機能に対してディアクティブにされた制御装置において、検査データ発生器（６）をアクティブにし、
　前記比較器（８）にエラーメモリ（９）が後置されており、該エラーメモリに、誤りのある比較結果が記憶され、スイッチ（５）を用いて制御装置が再びアクティブにされると初めて出力される検査装置において、
　該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成することを特徴とする、
検査装置。」
（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を、
「　【請求項１】
　制御装置におけるアドレッシングエラーを検出するための方法であって、
　ユーザにより通常の機能に対してディアクティブにされた制御装置において、所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、引き続いて再び読出し、検査データと比較するステップを有し、前記比較に依存してエラー報知が行われ、アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、
　エラー報知が記憶され、制御装置が再びアクティブにされると初めて出力され、
　前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトであることを特徴とする、
制御装置におけるアドレッシングエラーを検出するための方法。
　　【請求項２】
　時間的に連続して種々なパターンの検査データが書込まれることを特徴とする、請求項１に記載の方法。
　　【請求項３】
　制御装置においてアドレッシングエラーを検出するための検査装置であって、
　アドレス指定可能なメモリ（１）を有しており、該メモリは、複数の個々にアドレス指定可能なメモリセル（３）を具備しており、
　検査データ発生器（６）を有しており、該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、
　比較器（８）を有しており、該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、
　制御部（４）を有しており、該制御部は、通常の機能に対してディアクティブにされた制御装置において、検査データ発生器（６）をアクティブにし、
　前記比較器（８）にエラーメモリ（９）が後置されており、該エラーメモリに、誤りのある比較結果が記憶され、スイッチ（５）を用いて制御装置が再びアクティブにされると初めて出力される検査装置において、
　該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、
　前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトであることを特徴とする、
検査装置。」
（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。）
と補正するものである。
　
３．補正の適否
３の１．特許法第１７条の２第３項の要件の検討
　本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定を満たすか否かを検討すると、下記の点で同法第１７条の２第３項の要件を満たしていない。
　
　補正後の請求項１に「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」と記載され、補正後の請求項３に「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」と記載されている。
　これらの記載は、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味すると解釈できるものである。
　しかしながら、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正（この手続補正は、特許法第１８４条の８第４項の規定により、誤訳訂正書を提出してされたものとみなされる。）後であり、かつ、平成２０年３月１０日付け手続補正前である明細書、特許請求の範囲又は図面においては、「異なる検査データ」という用語は用いられておらず、その代わりに、請求項１と【０００９】と【００１０】（平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正前においては、請求項２と【０００９】と【００１０】）において「種々な検査データ」という用語が用いられている。
　この「種々な検査データ」という用語は、文言上、少なくとも二種類以上の異なる値である複数の検査データを意味する程度であり、上記の解釈のような、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味するとまではいえない。
　また、この「種々な検査データ」の唯一の具体的な例として、明細書の【００１０】に「前もって決められたアドレスのメモリセルに、該アドレスの所定のバイト、有利にはローバイトが書込まれる。」と記載されている。しかしながら、ここでいう「アドレスの所定のバイト、有利にはローバイト」は、アドレス値の一部分を指し示すものなので、互いにアドレスが異なるメモリセル領域であっても、アドレスの所定のバイト（例えば、ローバイト）が一致するメモリセル領域には、この唯一の具体的な例に基づけば、同じ値の検査データが書き込まれるものである。このように、明細書に開示された唯一の具体的な例を考慮しても、「種々な検査データ」が、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味するとまではいえない。
　よって、補正後の請求項１の「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」という記載と、補正後の請求項３の「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載に関して、本件補正は、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正前である明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものとはいえず、また、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正（この手続補正は、特許法第１８４条の８第４項の規定により、誤訳訂正書を提出してされたものとみなされる。）後であり、かつ、平成２０年３月１０日付け手続補正前である明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものともいえない。
　
３の２．独立特許要件
　上記３の１で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するものであるが、仮に、本件補正のうち、補正後の請求項３に関する補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられる目的（以下、「限定的減縮の目的」という。）を少なくとも有するものとして、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定（以下、この規定を「独立特許要件」という。）に違反するものであるかを検討する。
　
３の２の１．特許法第３６条第６項第１号の要件の検討
　独立特許要件のうち、補正後の請求項３の記載が特許法第３６条第６項第１号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第６項第１号の規定を満たしていない。
　
Ａ．補正後の請求項３に「検査装置であって、…（改行）…アドレス指定可能なメモリ（１）を有しており、」と記載されている。
　ところで、検査対象である「メモリ」について、明細書の【００１４】には「制御装置は、多数の個々にアドレス指定可能なメモリセル３を有するアドレス指定可能なメモリ１を具備しており、」と記載されている。また、明細書等の記載全体を考慮しても、検査対象である「メモリ」は元来「制御装置」が有するものであり、本願は検査対象である「メモリ」を有する「制御装置」におけるアドレッシングエラーを検出するための方法や検査装置に関するものである。つまり、本願においては検査対象である「メモリ」を有するものは「制御装置」であり「検査装置」ではない。この点で、特許法第３６条第６項第１号の規定を満たしていない。
　
Ｂ．後に「３の２の２．特許法第３６条第６項第２号の要件の検討」の「Ａ．」で示すように、補正後の請求項３における「パターン」という語の意味するところが明確でない。もし、補正後の請求項３における「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」、「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」、「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載の意味するところが、１つのアドレスが指し示すメモリセルに対して、所定のパターンに基づいた検査データを書き込み・読み出し・比較する処理を、所定のパターンに基づく複数の値の検査データについて行うことであるとしたら、そのような１つのアドレスに対して複数の値の検査データを用いることは、明細書の発明の詳細な説明に記載されたものとはいえない。このように、補正後の請求項３における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第では、特許法第３６条第６項第１号の規定を満たしていないことになる。
　　
３の２の２．特許法第３６条第６項第２号の要件の検討
　独立特許要件のうち、補正後の請求項３の記載が特許法第３６条第６項第２号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第６項第２号の規定を満たしていない。
　
Ａ．補正後の請求項３において、「パターン」という語が下記で示す４箇所に記載されている。
　
α．「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」
β．「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」
γ．「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」
δ．「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」
　
　また、補正後の請求項３以外には、補正後の請求項１において、「パターン」という語が下記で示す３箇所に記載されている。
　
ε．「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、」
ζ．「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」
η．「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」
　
　また、補正後の請求項２においては「パターン」という語が下記で示す１箇所に記載されている。
　
θ．「時間的に連続して種々なパターンの検査データが書込まれる」
　
　さらに、平成２０年３月１０日付け手続補正後の明細書において、「パターン」という語は下記で示す３箇所（文単位では２文）に記載されている。
　
ι．「【００１４】
…（中略）…制御部４は、検査データ発生器６が全てのアドレス（アドレス１〜アドレスｎ）に対してそれぞれ前もって決められたパターンのデータを、…（中略）…メモリセル３に書込むように惹起する。…（後略）…」
　
κ．「【００１４】
…（中略）…制御部４は、検査データ発生器６が全てのアドレス（アドレス１〜アドレスｎ）に対して…（中略）…データを、特に有利には所定のパターンに基づいて、メモリセル３に書込むように惹起する。…（後略）…」
　
λ．「　【００１５】
…（中略）…検査データは所定のパターンに基づきマイクロコントローラによって生成され、…（後略）…」
　
　上記で指摘した各箇所における「パターン」の意味するところは、次の３つのうちいずれかであると考えられる。
（解釈１）検査データを生成する際に用いられる、何らかの規則。明細書等における唯一の具体的な例は、あるアドレスのメモリセルに検査データを書き込むに際して、検査データを生成する際に、当該アドレスの選択されたバイト（例えば、ローバイト）を検査データの値とする規則。上記で指摘した各箇所のうち、γとδとηとκとλにおける「パターン」という語はこの解釈１に該当するものと考えられる。
（解釈２）生成された検査データの値そのもの。上記で指摘した各箇所のうち、αとβとθにおける「パターン」という語はこの解釈２に該当するものと考えられる。
（解釈３）上記した解釈１であるか解釈２であるか明確でないもの。上記で指摘した各箇所のうち、εとζとιにおける「パターン」という語はこの解釈３に該当するものと考えられる。
　
　このように、補正後の請求項３（及び、補正後の請求項１及び２や明細書）においては「パターン」という語の意味するところが多義的であるか、または、明確でない。そのため、補正後の請求項３に関して、特許法第３６条第６項第２号の要件を満たしていない。
　
Ｂ．補正後の請求項３の「個々のメモリセル（３）に所定のパターンを書込み、」という記載の意味するところが明確でない。
　
Ｃ．補正後の請求項３の「所定のパターンと比較し、」という記載の意味するところが明確でない。
　
Ｄ．補正後の請求項３に「誤りのある比較結果」と記載されている。しかしながら、「誤りのある比較結果」という用語が文言上意味するところが明確でない。
　
Ｅ．補正後の請求項３の「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載の意味するところが明確でない。特に、この記載の意味するところが一義的に定まるものであるのかが明確でない。
　
Ｆ．補正後の請求項３において「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」と記載されるとともに、「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」とも記載されている。
　ここでいう「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載は、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味すると解釈できるものである。
　一方で、「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」という記載の意味するところは、検査データの値をアドレス値の一部分の値から生成することなので、互いにアドレスが異なるメモリセル領域であっても、アドレスの所定のバイト（例えば、【００１０】ではローバイト）が一致するメモリセル領域には、同じ値の検査データが書き込まれることになる。
　このように、補正後の請求項３において「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載と「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」という記載は、互いに整合がとれたものではない。
　
３の２の３．特許法第３６条第４項第１号の要件の検討
　独立特許要件のうち、補正後の請求項３の記載が特許法第３６条第４項第１号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第４項第１号の規定を満たしていない。
　
　既に「３の２の２．特許法第３６条第６項第２号の要件の検討」の「Ａ．」で示したように、補正後の請求項３における「パターン」という語の意味するところが明確でない。もし、補正後の請求項３における「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」、「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」、「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載の意味するところが、１つのアドレスが指し示すメモリセルに対して、所定のパターンに基づいた検査データを書き込み・読み出し・比較する処理を、所定のパターンに基づく複数の値の検査データについて行うことであるとしたら、そのような１つのアドレスに対して複数の値の検査データを用いることは、明細書の発明の詳細な説明に記載されたものとはいえず、また、そのような１つのアドレスに対して複数の値の検査データを用いることについて、明細書の発明の詳細な説明には当業者が実施をすることができる程度に明確かつ十分に記載されているとはいえない。　
　そもそも、明細書等においては、メモリにおけるアドレッシングエラーを検出する手法として、メモリのすべてのアドレスについて、各アドレスに１つずつ（各アドレスに書き込む検査データの値が完全に同一というわけではないような、例えば、アドレスの一部ビットの値である）検査データを順次書き込み、順次書き込みが終了した後に、各アドレスから読み出して、各アドレス毎に、当該アドレスから読み出したデータの値と、（アドレッシングエラーがなければ）当該アドレスに書き込まれているはずの検査データの値を比較するということが開示されているのみである。
　補正後の請求項３における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第で想定し得る、１つのアドレスに対して複数の値の検査データを用いることにより、いかにしてメモリにおけるアドレッシングエラーを検出するのかについては、明細書等の記載からは不明である。
　このように、補正後の請求項３における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第では、特許法第３６条第４項第１号の規定を満たしていないことになる。
　　
３の２の４．特許法第２９条第２項の要件の検討
　独立特許要件のうち、補正後の請求項３の記載が特許法第２９条第２項の規定を満たすものであるか否かを検討すると、下記の点で同法第２９条第２項の規定を満たしていない。
　
　本願の優先日前に頒布された刊行物である特開平２−１２８２６０号公報（平成２年５月１６日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１の１）
「リード／ライト可能なメモリと、該メモリのリード／ライトを行うための制御部を有し、該メモリは少なくともその一部が、電池によりデータの保護が行われ、且つ、少なくとも該オンキー及びオフキーのキーボードにより電源のオンあるいはオフが行われる装置において、電源オフキーの押下により、該メモリのリード／ライトチェックを行い、その結果を該保護されたメモリ部分に記憶させた上で装置の電源をオフとし、オンキーの押下により電源のオンを行ったときは該保護されたメモリ部分の内容により、メモリデータチェックを行うことを特徴とする電源オン／オフ時のメモリデータチェック方式。」（第１頁左下欄第５行目〜同頁同欄第１８行目）
　
（１の２）
「装置の構成として、電池で駆動される携帯形端末機の例を第２図に示してある。
　第２図において、マイクロコンピュータ等を用いた全体制御部１０１の制御のもとに、電源制御部１０２，メモリ１０５，入出力制御部１０６の各制御が行われる。また、電源制御部１０２はオンキー１０９，オフキー１１０の外部操作により、オン／オフ回路１０３を制御し、全体制御部１０１及び入出力制御部１０６への電池（ＢＴ）１０４の出力供給を制御する。
…（中略）…
　この装置ではメモリ１０５及び電源制御部１０２には、常時、電源１０４より電力が供給されており、メモリデータの保護とオン／オフキーの動作が常時行われている。また、オンキー１０９押下ではオン／オフ回路１０３をオンし、全体制御部１０１及び入出力制御部１０６への電力を供給する。オフキー１１０押下では全体制御部１０１及び入出力制御部１０６への電力の供給をオフするようになっている。」（第２頁右上欄第８行目〜同頁左下欄第１０行目）
　
（１の３）
「第１図に動作のフローチャートを示す。電源オフ処理を（ａ）に、電源オン処理を（ｂ）に示す。…（中略）…
　電源オフ処理（ａ）では、電源オフキー押下により（ステップ１）、メモリのチェック処理が行われる（ステップ２）。…（中略）…
　そして、チェック結果が正常であれば（ステップ３）、エラーフラグ（メモリ内の一部を利用したもの）をオフとし（ステップ５）、チェック結果が異常であれば、エラーフラグをオンとしたのち（ステップ４）、最後に電源をオフする（ステップ６）。…（中略）…
　次に、電源のオン処理（ｂ）であるが、電源オンキー押下により（ステップ７）、電源がオンされる（ステップ８）。ここで、電源オフ処理（ａ）で使用したエラーフラグの内容をチェックし（ステップ９）、エラーフラグがオンであったならば、ただちにエラー表示を行い（ステップ１０）」（第２頁左下欄第１２行目〜同頁右下欄第１３行目）
　
　上記（１の１）に「メモリのリード／ライトチェックを行い」と記載され、上記（１の２）に「装置の構成として、電池で駆動される携帯形端末機の例を第２図に示してある。…（改行）…第２図において、マイクロコンピュータ等を用いた全体制御部１０１の制御のもとに、電源制御部１０２，メモリ１０５，入出力制御部１０６の各制御が行われる。」と記載されていることから、メモリ１０５のリード／ライトチェックを行う携帯型端末機であると認められる。
　また、メモリ１０５のリード／ライトチェックを行うのであるから、携帯型端末機がメモリ１０５のリード／ライトチェックを行う手段を有していることは自明である。
　さらに、メモリ１０５が、アドレス指定可能なものであることや、複数の個々にアドレス指定可能なメモリセルを具備していることも自明である。
　
　上記（１の１）に「電源オフキーの押下により、該メモリのリード／ライトチェックを行い、」と記載され、上記（１の２）に「装置の構成として、電池で駆動される携帯形端末機の例を第２図に示してある。…（中略）…オフキー１１０押下では全体制御部１０１及び入出力制御部１０６への電力の供給をオフするようになっている。」と記載され、上記（１の３）に「電源オフ処理（ａ）では、電源オフキー押下により（ステップ１）、メモリのチェック処理が行われる（ステップ２）。」と記載されていることから、オフキー１１０が押下された携帯型端末機において、メモリ１０５のリード／ライトチェックを行う手段にメモリ１０５のリード／ライトチェックを行わせるものであると認められる。また、オフキー１１０が押下された携帯型端末機において、メモリ１０５のリード／ライトチェックを行う手段にメモリ１０５のリード／ライトチェックを行わせるものであるのだから、そのための制御手段を有していることは自明である。
　　
　上記（１の１）に「該メモリは少なくともその一部が、電池によりデータの保護が行われ、」、「電源オフキーの押下により、該メモリのリード／ライトチェックを行い、その結果を該保護されたメモリ部分に記憶させた上で装置の電源をオフとし、」と記載され、上記（１の２）に「この装置ではメモリ１０５及び電源制御部１０２には、常時、電源１０４より電力が供給されており、」と記載され、上記（１の３）に「電源オフ処理（ａ）では、電源オフキー押下により（ステップ１）、メモリのチェック処理が行われる（ステップ２）。…（中略）…そして、チェック結果が正常であれば（ステップ３）、エラーフラグ（メモリ内の一部を利用したもの）をオフとし（ステップ５）、チェック結果が異常であれば、エラーフラグをオンとしたのち（ステップ４）、最後に電源をオフする（ステップ６）。」と記載されていることから、メモリ１０５内の一部に、メモリ１０５のリード／ライトチェックのチェック結果であるエラーフラグが記憶されるものと認められる。
　
　上記（１の１）に「オンキーの押下により電源のオンを行ったときは該保護されたメモリ部分の内容により、メモリデータチェックを行う」と記載され、上記（１の３）に「電源のオン処理（ｂ）であるが、電源オンキー押下により（ステップ７）、電源がオンされる（ステップ８）。ここで、電源オフ処理（ａ）で使用したエラーフラグの内容をチェックし（ステップ９）、エラーフラグがオンであったならば、ただちにエラー表示を行い（ステップ１０）」と記載されていることから、オンキー１０９を押下されると初めてエラーフラグの内容をチェックしエラーフラグがオンであったならばエラー表示を行うものと認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「メモリ１０５のリード／ライトチェックを行う携帯型端末機であって、
　アドレス指定可能なメモリ１０５を有しており、該メモリ１０５は、複数の個々にアドレス指定可能なメモリセルを具備しており、
　メモリ１０５のリード／ライトチェックを行う手段を有しており、
　制御手段を有しており、該制御手段は、オフキー１１０が押下された携帯型端末機において、メモリ１０５のリード／ライトチェックを行う手段にメモリ１０５のリード／ライトチェックを行わせるものであり、
　前記メモリ１０５内の一部に、メモリ１０５のリード／ライトチェックのチェック結果であるエラーフラグが記憶され、オンキー１０９を押下されると初めてエラーフラグの内容をチェックしエラーフラグがオンであったならばエラー表示を行う携帯型端末機。」
　
　補正後の請求項３に係る発明と引用発明を比較する。
　
　引用発明における「メモリ１０５のリード／ライトチェックを行う」ことと、補正後の請求項３に係る発明における「アドレッシングエラーを検出する」ことは、メモリのエラーを検出するものである点で一致する。
　
　引用発明における「携帯型端末機」と、補正後の請求項３に係る発明における「制御装置」は、メモリのエラーを検出することを行う対象である制御装置である点で一致する。
　
　引用発明における「携帯型端末機」と、補正後の請求項３に係る発明における「検査装置」は、メモリのエラーを検出することを行うための装置である点で一致する。
　引用発明における「メモリ１０５のリード／ライトチェックを行う手段」と、補正後の請求項３に係る発明における「検査データ発生器（６）」や「比較器（８）」は、メモリのエラーを検出するための手段である点で一致する。
　　
　引用発明における「オフキー１１０が押下された携帯型端末機」は、補正後の請求項３に係る発明における「通常の機能に対してディアクティブにされた制御装置」に相当する。　
　引用発明における「メモリ１０５のリード／ライトチェックを行う手段にメモリ１０５のリード／ライトチェックを行わせる」ことと、補正後の請求項３に係る発明における「検査データ発生器（６）をアクティブに」することは、メモリのエラーを検出するための手段をアクティブにするものである点で一致する。
　よって、引用発明における「制御手段」と補正後の請求項３に係る発明における「制御部」は、通常の機能に対してディアクティブにされた制御装置において、メモリのエラーを検出するための手段をアクティブにする制御部である点で一致する。
　
　引用発明における「メモリ１０５のリード／ライトチェックのチェック結果であるエラーフラグ」は、補正後の請求項３に係る発明における「誤りのある比較結果」に相当する。
　引用発明における「メモリ１０５の一部」と補正後の請求項３に係る発明における「エラーメモリ」は、誤りのある比較結果が記憶される記憶手段である点で一致する。
　
　引用発明において「オンキー１０９を押下される」ことは、補正後の請求項３に係る発明における「スイッチ（５）を用いて制御装置が再びアクティブにされる」ことに相当する。
　
　引用発明において「エラーフラグの内容をチェックしエラーフラグがオンであったならばエラー表示を行う」ことは、補正後の請求項３に係る発明における「誤りのある比較結果」が「出力される」ことに相当する。
　
　すると、補正後の請求項３に係る発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　制御装置においてメモリ（１）のエラーを検出するための装置であって、
　アドレス指定可能なメモリ（１）を有しており、該メモリは、複数の個々にアドレス指定可能なメモリセル（３）を具備しており、
　メモリ（１）のエラーを検出するための手段を有しており、
　制御部（４）を有しており、該制御部は、通常の機能に対してディアクティブにされた制御装置において、メモリ（１）のエラーを検出するための手段をアクティブにし、
　記憶手段に、誤りのある比較結果が記憶され、スイッチ（５）を用いて制御装置が再びアクティブにされると初めて出力される装置。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　制御装置においてメモリーのエラーを検出するための装置であることに関して、補正後の請求項３に係る発明は「制御装置において…（中略）…エラーを検出するための検査装置」である、つまり、エラーを検出される対象である「制御装置」とエラーを検出する装置である「検査装置」が区別され、補正後の請求項３に係る発明では「検査装置」が特許請求されているのに対し、引用発明は「メモリ１０５のリード／ライトチェックを行う携帯型端末機」である、つまり、エラーを検出される対象とエラーを検出する装置が区別されていない点。
　
＜相違点２＞
　メモリのエラーを検出するための手段によりメモリのエラーを検出することに関して、補正後の請求項３に係る発明は「アドレッシングエラーを検出する」ものであり、「検査データ発生器（６）を有しており、該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」、「比較器（８）を有しており、該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」、「検査データ発生器（６）をアクティブにし、」、「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」、「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」ものであるのに対し、引用発明における「メモリ１０５のリード／ライトチェック」の具体的内容は引用例１において特定されていない点。
　
＜相違点３＞
　誤りのある比較結果が記憶される記憶手段に関して、補正後の請求項３に係る発明においては「メモリ（１）」とは異なる「前記比較器（８）に」「後置されて」いる「エラーメモリ（９）」であるのに対し、引用発明においては「メモリ１０５内の一部」であり、メモリ１０５とは別にエラーメモリを備えるわけではない点。
　
　上記相違点１乃至３について検討する。
　
＜相違点１についての判断＞
　引用発明においては、エラーを検出される対象である「携帯型端末機」とエラーを検出する装置が区別されていないものの、これを区別するようにして、エラーを検出する装置である検査装置を備えるようにすること、つまり、引用発明を携帯型端末機においてエラーを検出するための検査装置にすることに何ら困難性はない。
　よって、上記相違点１は格別のものではない。
　
＜相違点２についての判断＞
　本願の優先日前に頒布された刊行物である特開昭６２−２０３２４３号公報（昭和６２年９月７日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（２の１）
「本発明は上記した方法により、アドレスに依存したテストパターンが各々のメモリ素子に書き込まれる。従ってアドレスバスに障害がある場合に、障害の影響を受けるメモリ素子では最初に書き込まれたテストパターンが再度仙のテストパターンによって書き換えられることから、読み出し時にテストパターンとの不一致が生起してアドレスバスの障害が検出される。」（第２頁左上欄第８行目〜同頁同欄第１５行目）
　
（２の２）
「図は本発明の実施例の動作手順を示すフローチャートであり、これに従って手順を説明する。
（ａ）　メモリの先頭アドレスをレジスタに設定する。
（ｂ）　レジスタに設定されたアドレスを用いて、メモリ素子に書き込まれるテストパターンを生成する。
（ｃ）　レジスタ内のアドレスに従ってテストパターンをメモリ素子に書き込む。
（ｄ）　レジスタの値をインクリメントする。
（ｅ）　レジスタの値がメモリの最終アドレスを超えるまで（ｂ），（ｃ）および（ｄ）の動作を繰り返す。
（ｆ）　書き込み動作が終了すると、再びメモリの先頭アドレスをレジスタに設定する。
（ｇ）　レジスタに設定されたアドレスを用いて（ｂ）と同様の手順からテストパターンを生成する。
（ｈ）　レジスタ内のアドレスに従ってメモリ素子からデータを読み出す。
（ｉ）　テストパターンと読み出しデータを比較する。
（ｊ）　（ｉ）の動作において一致すればレジスタの値をインクリメントする。
（ｋ）　レジスタの値がメモリの最終アドレスを超えるまで（ｇ）から（ｊ）の動作を繰り返す。
（ｌ）　（ｉ）の動作で不一致が検出された場合にはエラーを通知して終了する。」（第２頁左上欄第１７行目〜同頁左下欄第２行目）
　
（２の３）
「以上のように行なわれる自己診断の動作手順の中で、（ｂ）および（ｇ）の動作におけるアドレスを用いたテストパターンの生成における一方式として、アドレスの一部をマスクした結果をテストパターンとして用いる方式について説明する。例えばアドレスがａ０からａ１５までの１６ビツトで表わされるとともにテストパターンとしてのデータがｄ０からｄ７までの８ビツトで表わされるものとする。この場合、パラメータｋを０から８までの整数とすればデータビットｄｉ（ｉ＝０〜７）はアドレスビットａｊ（ｊ＝０〜１５）を用いて第（１）式のように表現される。
　　ｄｉ＝ａｉ＋ｋ　………………………（１）
ここで、ｋ＝０の場合を例に、アドレスバスの障害が検出される動作についてフローチャートに従って説明する。
　いまアドレスバスの障害としてアドレスビットａ０が常に”０”として作用するものとする。このときアドレス（００００）Ｈのメモリ素子には、まずテストパターン（００）Ｈが書き込まれる。次に図中（ｄ）の動作でレジスタ内の値がインクリメントされ第（１）式に従ってテストパターン（０１）Ｈが生成されるが、アドレスビットａ０の障害によってこのテストパターンはアドレス（０００１）Ｈのメモリ素子には書き込まれずに、代ってアドレス（００００）Ｈのメモリ素子の内容を書き換えるようになる。この結果、図中（ｈ）の動作でアドレス（００００）Ｈのメモリ素子から読み出されるデータは（０１）Ｈとなり、図中（ｉ）の動作におけるテストパターン（００）Ｈとの比較では不一致が表われメモリ素子自身あるいはアドレスバス障害として検出される。…（中略）…
　以上で述べた例ではｋ＝０とすることにより、１６ビツトで表現されたアドレスの中で上位８ビットをマスクして下位８ビットをテストパターンとして用いることによりアドレスバス中の下位８ビットに関する障害を検出することが可能となる。一方、ｋ＝８としてアドレス下位８ビットをマスクして上位８ビツトをテストパターンとして用いれば、アドレスバスの中で上位８ビットに関する障害が同様な手順から検出することが可能となる。」（第２頁左下欄第３行目〜第３頁左上欄第６行目）
　
　上記（２の１）に「アドレスバスの障害が検出される。」と記載され、上記（２の３）に「アドレスバス障害として検出される。」と記載され、上記（２の３）に「アドレスバス中の下位８ビットに関する障害を検出することが可能となる。」、「アドレスバスの中で上位８ビットに関する障害が同様な手順から検出することが可能となる。」と記載されていることから、引用例２は、アドレッシングエラーを検出することに関するものであると認められる。
　
　上記（２の２）に「（ａ）　メモリの先頭アドレスをレジスタに設定する。…（改行）…（ｂ）　レジスタに設定されたアドレスを用いて、メモリ素子に書き込まれるテストパターンを生成する。…（改行）…（ｃ）　レジスタ内のアドレスに従ってテストパターンをメモリ素子に書き込む。…（改行）…（ｄ）　レジスタの値をインクリメントする。…（改行）…（ｅ）　レジスタの値がメモリの最終アドレスを超えるまで（ｂ），（ｃ）および（ｄ）の動作を繰り返す。」と記載されていることから、個々のメモリ素子にテストパターンを書き込むものであって、すべてのアドレス指定可能なメモリ素子に対してテストパターンを生成するものと認められる。
　
　上記（２の３）に「例えばアドレスがａ０からａ１５までの１６ビツトで表わされるとともにテストパターンとしてのデータがｄ０からｄ７までの８ビツトで表わされるものとする。この場合、パラメータｋを０から８までの整数とすればデータビットｄｉ（ｉ＝０〜７）はアドレスビットａｊ（ｊ＝０〜１５）を用いて第（１）式のように表現される。…（改行）…ｄｉ＝ａｉ＋ｋ　………………………（１）」と記載され、「以上で述べた例ではｋ＝０とすることにより、１６ビツトで表現されたアドレスの中で上位８ビットをマスクして下位８ビットをテストパターンとして用いることによりアドレスバス中の下位８ビットに関する障害を検出することが可能となる。一方、ｋ＝８としてアドレス下位８ビットをマスクして上位８ビツトをテストパターンとして用いれば、アドレスバスの中で上位８ビットに関する障害が同様な手順から検出することが可能となる。」と記載されていることから、テストパターンの生成に際し、それぞれのアドレスで指し示されるメモリ素子に書き込むテストパターンの値を、１６ビット幅である選択されたアドレスのうちの選択された８ビット（１バイト）の値とするものと認められる。
　
　上記（２の２）に「（ｆ）　書き込み動作が終了すると、再びメモリの先頭アドレスをレジスタに設定する。…（改行）…（ｇ）　レジスタに設定されたアドレスを用いて（ｂ）と同様の手順からテストパターンを生成する。…（改行）…（ｈ）　レジスタ内のアドレスに従ってメモリ素子からデータを読み出す。…（改行）…（ｉ）　テストパターンと読み出しデータを比較する。…（改行）…（ｊ）　（ｉ）の動作において一致すればレジスタの値をインクリメントする。…（改行）…（ｋ）　レジスタの値がメモリの最終アドレスを超えるまで（ｇ）から（ｊ）の動作を繰り返す。…（改行）…（ｌ）　（ｉ）の動作で不一致が検出された場合にはエラーを通知して終了する。」と記載されていることから、予めメモリ素子に書き込まれたデータを読み出し、当該メモリ素子に対応するテストパターンと比較し、比較結果によりエラーを検出するものと認められる。
　
　以上より、引用例２には、アドレッシングエラーを検出するために、個々のメモリ素子にテストパターンを書き込み、メモリ素子に書き込まれたデータを読み出し、当該メモリ素子に対応するテストパターンと比較するものであって、すべてのアドレス指定可能なメモリ素子に対して、テストパターンを生成し、そのテストパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである発明が記載されていると認められる。なお、引用例２に記載された発明のために、テストパターンのデータの発生器や比較器を備えることは当然のことである。
　
　本願の優先日前に頒布された刊行物である特開平７−１６０５７０号公報（平成７年６月２３日出願公開。以下、「引用例３」という。）には、図面とともに以下の技術的事項が記載されている。
　
（３の１）
「【００２２】〈他の実施例〉図７は本発明を実施したＲＡＭのアドレス線の試験回路の例であり、本図を参照して動作を詳細に説明する。
【００２３】図７に於いて、１０１は定数ｍを出力する定数出力部、１０２は乗算器、１０３は定数ｋを出力する定数出力部、１０４は加算器、１０５はラッチ、１０６はアドレスカウンタ、１０７は３ステートバッファ、１０８はコンパレータ、１０９は６４ｋワード１６ビット幅のＲＡＭ、１１０は発振器である。
【００２４】予め従来の例と同様な方法にて、確認を行って、異常があった場合はＲＡＭ１０９のデータ線の短絡あるいは断線であり、正常な場合に本実施例の処理を行う。本実施例では、ｍ＝９、ｋ＝１の場合について説明する。
【００２５】この場合数列は
　ａｎ＋１＝（９×ａｎ＋１）ｍｏｄ　１００００ｈ  …（式１）
となる。この式による数列の周期は１００００ｈである。
【００２６】まず、この式に従い算出した値をＲＡＭのアドレス０から最終アドレスまで順にライトする。３ステートバッファ１０７はイネーブルとなっており、ラッチ１０５の出力値はＲＡＭ１０９のデータ線に入力される。
【００２７】図８はアドレス線の試験を行う時のタイミングチャートであり、２０１は動作の基準となる発振器１１０の出力、２０２はｍを出力する定数出力部１０１から出力される値、２０３は乗算器１０２の出力、２０４はｋを出力する定数出力部１０３から出力される値、２０５は加算器１０４の出力、２０６はラッチ１０５の出力、２０７はアドレスカウンタ１０６である。２１１から２２０は発振器１１０の立ち上がりエッジ間のサイクルを示す。
【００２８】まず、サイクル２１１ではラッチ１０５は０にリセットされている。このとき乗算器１０２の出力は０、加算器１０４の出力は１となる。発振器２０１の出力はラッチ１０５のクロック入力に入力されるとともに、ＲＡＭ１０９のライトパルスとして入力され、このときアドレスカウンタは０を示しているので、ＲＡＭのアドレス０にデータ０がライトされる。サイクル２１２ではラッチ１０５は１、乗算器１０２の出力は９、加算器１０４の出力はＡｈとなる。アドレスカウンタ１０６は１インクリメントされ、１になり、ＲＡＭ１０９のアドレス１にデータ１がライトされる。以下同様にして演算、ライト動作が繰り返される。なお、乗算器１０２および加算器１０４の出力ビット幅は１６ビットしかなく、演算時の桁あふれは消失する。この結果（式１）に於けるｍｏｄの処理が行われることになる。以上の様にＲＡＭのアドレス０からＦＦＦＦｈまで（式１）による数列がライトされる。
【００２９】次にＲＡＭ１０９からデータをリードし（式１）による数列と比較する。３ステートバッファ１０７はディセーブルとなる。ＲＡＭ１０９からリードしたデータはコンパレータ１０８に入力される。ラッチ１０５は、０にリセットされ、アドレスカウンタ１０６も０にリセットされる。ラッチ１０５はライト時と同様に値を出力する。この値はコンパレータ１０８に入力される。また、ＲＡＭ１０９の出力もコンパレータ１０８に入力され、これらの値を比較する。もし不一致が発生した場合ＲＡＭ１０９のアドレス線の短絡あるいは断線があると判断できる。」
　
　上記（３の１）に「もし不一致が発生した場合ＲＡＭ１０９のアドレス線の短絡あるいは断線があると判断できる。」と記載されていることから、引用例３は、アドレッシングエラーを検出することに関するものであると認められる。
　
　上記（３の１）に「この場合数列は…（改行）…ａｎ＋１＝（９×ａｎ＋１）ｍｏｄ　１００００ｈ  …（式１）…（改行）…となる。この式による数列の周期は１００００ｈである。…（中略）…まず、この式に従い算出した値をＲＡＭのアドレス０から最終アドレスまで順にライトする。」、「以上の様にＲＡＭのアドレス０からＦＦＦＦｈまで（式１）による数列がライトされる。」と記載されていることから、ＲＡＭの個々のメモリセルに数列の一要素ａｎを書き込むものであり、すべてのアドレス指定可能なメモリセルに対して、数列に従って要素ａｎを生成するものであると認められる。
　
　上記（３の１）に「次にＲＡＭ１０９からデータをリードし（式１）による数列と比較する。」、「もし不一致が発生した場合ＲＡＭ１０９のアドレス線の短絡あるいは断線があると判断できる。」と記載されていることから、予めＲＡＭの個々のメモリセルに書き込まれたデータを読み出し、当該メモリセルに対応する数列の要素ａｎと比較し、比較結果によりエラーを検出するものと認められる。
　
　以上より、引用例３には、アドレッシングエラーを検出するために、個々のメモリセルに数列の一要素ａｎを書き込み、メモリセルに書き込まれたデータを読み出し、当該メモリセルに対応する数列の要素ａｎと比較するものであって、すべてのアドレス指定可能なメモリセルに対して、数列に従って要素ａｎを生成し、その数列の要素ａｎが、ａｎ＋１＝（９×ａｎ＋１）ｍｏｄ　１００００ｈという式に基づくものである発明が記載されている。
　
　上記した引用例２及び引用例３に記載されているような、アドレッシングエラーを検出するために、個々のメモリセルにアドレッシングエラー検出用データを書き込み、予めメモリセルに書き込まれたデータを読み出し、読み出したデータと当該メモリセルに対応するアドレッシングエラー検出用データを比較することであって、すべてのアドレス指定可能なメモリセルに対して、互いに異なるアドレスについてはなるべく異なる値となるようなアドレッシングエラー検出用データを生成すること（以下、「周知技術」という。）は、当業者には周知である。
　
　引用発明及び（引用例２及び引用例３に例示されている）周知技術は、いずれもメモリのエラーを検出することに関するものであるから、引用発明に（引用例２及び引用例３に例示されている）周知技術を適用して、引用発明を、アドレッシングエラーを検出するものとし、個々のメモリセルにアドレッシングエラー検出用データを書き込む検査データ発生器を備えるようにし、予めメモリセルに書き込まれたデータを読み出して、読み出したデータと当該メモリセルに対応するアドレッシングエラー検出用データを比較する比較器を備えるようにし、アドレッシングエラー検出時に検査データ発生器をアクティブにし、検査データ発生器がすべてのアドレス指定可能なメモリセル領域に対して、互いに異なるアドレスについてはなるべく異なる値となるような、アドレッシングエラー検出用データを生成するようにすることに、特段の困難性はない。
　なお、ここで、アドレッシングエラー検出用データを生成するに際しては、互いに異なるアドレスについてはなるべく異なる値となるようなものであれば、当業者が任意に定めることができる。例えば、引用例２に記載されているような、アドレッシングエラー検出用データを、メモリセルのそれぞれのアドレスの選択されたバイトとすること（以下、「設計的事項」という。）も、当業者であれば適宜選択し得たことである。よって、互いに異なるアドレスについてはなるべく異なる値となるような、アドレッシングエラー検出用データを生成するに際して、メモリセルのそれぞれのアドレスの選択されたバイトを用いるようにする手法を採用することをもって、補正後の請求項３に係る発明の進歩性の有無の判断が左右されることはない。
　よって、相違点２は格別のものではない。
　
＜相違点３についての判断＞
　引用発明においては、エラーを検出される記憶装置とエラー検出の結果が記憶される記憶装置が同一の「メモリ１０５」であるが、これを分離するようして、メモリ１０５とは異なるエラーメモリを設け、このエラーメモリをメモリのエラーを検出するための手段のいずれかの構成（例えば、比較器）に後置することに何ら困難性はない。
　よって、相違点３は格別のものではない。
　
　また、補正後の請求項３に係る発明が有する作用効果は、引用発明、（引用例２及び引用例３により例示される）周知技術及び（引用例２に記載されている）設計的事項から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明、（引用例２及び引用例３により例示される）周知技術及び（引用例３に記載されている）設計的事項に基いて、当業者が容易に発明をすることができたものである。
　
３の３．補正却下の決定のむすび
　上記３の１で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また、仮に、本件補正のうち、補正後の請求項３に関する補正が限定的減縮の目的を少なくとも有するとしても、上記３の２で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　よって、上記補正却下の決定の結論のとおり決定する。」
　
第２．本願発明について
　平成２０年１０月６日付け手続補正は上記のとおり却下されたので、本願に係る発明は、平成２０年３月１０日付けの手続補正により補正された特許請求の範囲に記載された事項により特定されるとおりのもの（つまりは、「第１．平成２０年１０月６日付けの手続補正について」の「２．本件補正」における補正前の請求項１乃至４の記載のとおりのもの）である。
　
第３．拒絶理由
理由１
　平成２０年３月１０日付けでした手続補正は、下記の点で、国際出願日における国際特許出願の明細書若しくは図面（図面の中の説明に限る。）の翻訳文、国際出願日における国際特許出願の請求の範囲の翻訳文、又は、国際出願日における国際特許出願の図面（図面の中の説明を除く。）に記載した事項の範囲内においてしたものではなく、かつ、同手続補正は、下記の点で、誤訳訂正書を提出してされたものと見なされる手続補正後の明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものではないから、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
　請求項１に「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」と記載され、請求項４に「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」と記載され、【０００９】に「各アドレス指定可能な領域に対し、異なる検査データが書込まれる。」と記載されている。
　これらの記載は、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味すると解釈できるものである。
　しかしながら、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正（この手続補正は、特許法第１８４条の８第４項の規定により、誤訳訂正書を提出してされたものとみなされる。）後であり、かつ、平成２０年３月１０日付け手続補正前である明細書、特許請求の範囲又は図面においては、「異なる検査データ」という用語は用いられておらず、その代わりに、請求項１と【０００９】と【００１０】（平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正前においては、請求項２と【０００９】と【００１０】）において「種々な検査データ」という用語が用いられている。
　この「種々な検査データ」という用語は、文言上、少なくとも二種類以上の異なる値である複数の検査データを意味する程度であり、上記の解釈のような、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味するとまではいえない。
　また、この「種々な検査データ」の唯一の具体的な例として、明細書の【００１０】に「前もって決められたアドレスのメモリセルに、該アドレスの所定のバイト、有利にはローバイトが書込まれる。」と記載されている。しかしながら、ここでいう「アドレスの所定のバイト、有利にはローバイト」は、アドレス値の一部分を指し示すものなので、互いにアドレスが異なるメモリセル領域であっても、アドレスの所定のバイト（例えば、ローバイト）が一致するメモリセル領域には、この唯一の具体的な例に基づけば、同じ値の検査データが書き込まれるものである。このように、明細書に開示された唯一の具体的な例を考慮しても、「種々な検査データ」が、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味するとまではいえない。
　よって、請求項１の「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」という記載と、請求項４の「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載と、【０００９】の「各アドレス指定可能な領域に対し、異なる検査データが書込まれる。」という記載に関して、平成２０年３月１０日付け手続補正は、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正前である明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものとはいえず、また、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正（この手続補正は、特許法第１８４条の８第４項の規定により、誤訳訂正書を提出してされたものとみなされる。）後であり、かつ、平成２０年３月１０日付け手続補正前である明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものとはいえない。
　
理由２
　平成２０年３月１０日付けでした手続補正後の明細書、特許請求の範囲又は図面に記載した事項は、下記の点で、国際出願日における国際出願の明細書、請求の範囲又は図面に記載した事項の範囲内にないから、特許法第１８４条の１８により読み替える同法第４９条第６号の規定により特許を受けることができない。
　　
　　　　　　　　　　　　　　　　　記
１．請求項１の「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれ、」という記載と、請求項４の「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成し、」という記載と、【０００９】の「各アドレス指定可能な領域に対し、異なる検査データが書込まれる。」という記載に関しては、上記理由１で指摘した理由と同様の理由で、国際出願日における国際出願の明細書、請求の範囲又は図面に記載した事項の範囲内であるとはいえない。
　
２．請求項４の「検査装置であって、…（改行）…アドレス指定可能なメモリ（１）を有しており、」という記載は、平成１６年５月３１日付けで行われた、特許協力条約第３４条（２）（ｂ）の規定に基づき提出された補正書の翻訳文による手続補正後に存在するようになったものである。この指摘した箇所が示す、検査対象である「メモリ」を有するものが「検査装置」であるということに関しては、下記で示す理由３の１．で示す理由と同様の理由により、国際出願日における国際出願の明細書、請求の範囲又は図面に記載した事項の範囲内であるとはいえない。
　
理由３
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
　　
　　　　　　　　　　　　　　　　　記
１．請求項４に「検査装置であって、…（改行）…アドレス指定可能なメモリ（１）を有しており、」と記載されている。
　ところで、検査対象である「メモリ」について、明細書の【００１４】には「制御装置は、多数の個々にアドレス指定可能なメモリセル３を有するアドレス指定可能なメモリ１を具備しており、」と記載されている。また、明細書等の記載全体を考慮しても、検査対象である「メモリ」は元来「制御装置」が有するものであり、本願は検査対象である「メモリ」を有する「制御装置」におけるアドレッシングエラーを検出するための方法や検査装置に関するものである。つまり、本願においては検査対象である「メモリ」を有するものは「制御装置」であり「検査装置」ではない。この点で、本願は特許法第３６条第６項第１号の規定を満たしていない。
　
２．後に、理由４の１．で示すように、請求項１乃至４における「パターン」という語の意味するところが明確でない。もし、請求項１における「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、引き続いて再び読出し、検査データと比較する」、「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」という記載、請求項２における「時間的に連続して種々なパターンの検査データが書込まれる」という記載、請求項４における「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」、「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」、「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成する」という記載の意味するところが、１つのアドレスが指し示すメモリセルに対して、所定のパターン（または、種々なパターン）に基づいた検査データを書き込み・読み出し・比較する処理を、所定のパターン（または、種々なパターン）に基づく複数の値の検査データについて行うことであるとしたら、そのような１つのアドレスに対して複数の値の検査データを用いることは、明細書の発明の詳細な説明に記載されたものとはいえない。このように、請求項１乃至４における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第では、本願は特許法第３６条第６項第１号の規定を満たしていないことになる。
　
理由４
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
１．請求項１において、「パターン」という語が下記で示す２箇所に記載されている。
　
甲．「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、」
乙．「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」
　
　請求項２において、「パターン」という語が下記で示す１箇所に記載されている。
　
丙．「時間的に連続して種々なパターンの検査データが書込まれる」
　
　請求項３において、「パターン」という語が下記で示す１箇所に記載されている。
　
丁．「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」
　
　請求項４において、「パターン」という語が下記で示す３箇所に記載されている。
　
戊．「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」
　
己．「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」
　
庚．「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成する」
　
　平成２０年３月１０日付け手続補正後の明細書において、「パターン」という語は下記で示す３箇所（文単位では２文）に記載されている。
　
辛．「【００１４】
…（中略）…制御部４は、検査データ発生器６が全てのアドレス（アドレス１〜アドレスｎ）に対してそれぞれ前もって決められたパターンのデータを、…（中略）…メモリセル３に書込むように惹起する。…（後略）…」
　
壬．「【００１４】
…（中略）…制御部４は、検査データ発生器６が全てのアドレス（アドレス１〜アドレスｎ）に対して…（中略）…データを、特に有利には所定のパターンに基づいて、メモリセル３に書込むように惹起する。…（後略）…」
　
癸．「　【００１５】
…（中略）…検査データは所定のパターンに基づきマイクロコントローラによって生成され、…（後略）…」
　
　上記で指摘した各箇所における「パターン」の意味するところは、次の３つのうちいずれかであると考えられる。
（解釈１）検査データを生成する際に用いられる、何らかの規則。明細書等における唯一の具体的な例は、あるアドレスのメモリセルに検査データを書き込むに際して、検査データを生成する際に、当該アドレスの選択されたバイト（例えば、ローバイト）を検査データの値とする規則。上記で指摘した各箇所のうち、丁と庚と壬と癸における「パターン」という語はこの解釈１に該当するものと考えられる。
（解釈２）生成された検査データの値そのもの。上記で指摘した各箇所のうち、丙と戊と己における「パターン」という語はこの解釈２に該当するものと考えられる。
（解釈３）上記した解釈１であるか解釈２であるか明確でないもの。上記で指摘した各箇所のうち、甲と乙と辛における「パターン」という語はこの解釈３に該当するものと考えられる。
　
　このように、請求項１乃至４（及び、明細書）においては「パターン」という語の意味するところが多義的であるか、または、明確でない。そのため、請求項１乃至４に関して、本願は特許法第３６条第６項第２号の要件を満たしていない。
　
２．請求項１において「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」と記載されている。また、請求項１を引用する請求項３に「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」と記載されている。
　ここでいう「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」という記載は、互いにアドレスが異なるメモリセル領域には、必ず、互いに異なる値の検査データが書き込まれることを意味すると解釈できるものである。
　一方で、「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」という記載の意味するところは、検査データの値をアドレス値の一部分の値から生成することなので、互いにアドレスが異なるメモリセル領域であっても、アドレスの所定のバイト（例えば、【００１０】ではローバイト）が一致するメモリセル領域には、同じ値の検査データが書き込まれることになる。
　このように、請求項１の「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」という記載と、請求項１を引用する請求項３の「前記所定のパターンが、メモリセルのそれぞれのアドレスの選択されたバイトである」という記載は、互いに整合がとれたものではない。
　
３．請求項１において「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、」と記載され、また、「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」とも記載されている。これらの記載における「所定の検査データ」と「異なる検査データ」との関係が明確でない。
　
４．請求項１において「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、」及び「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」と記載されているが、これらの記載の意味するところが明確でない。特に、これらの記載の意味するところが一義的に定まるものであるのかが明確でない。　
　
５．請求項１において「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、」と記載され、「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」とも記載されている。しかしながら、これらの記載は（「時間的に順次」の部分を除けば）ほぼ同じことを示したものであり、請求項１の記載は冗長であり、整理されたものとはいえない。
　
６．請求項２における「時間的に連続して種々なパターンの検査データが書込まれる」という記載の意味するところが明確でない。
　
７．請求項４における「個々のメモリセル（３）に所定のパターンを書込み、」という記載の意味するところが明確でない。
　
８．請求項４における「所定のパターンと比較し、」という記載の意味するところが明確でない。
　
９．請求項４に「誤りのある比較結果」と記載されている。しかしながら、「誤りのある比較結果」という用語が文言上意味するところが明確でない。（明細書等においては、【００１４】に「メモリ１から読出されたデータが中間メモリ７からの中間記憶されたデータと一致しない場合、エラーの報知がエラーメモリ９に出力されて、そこに記憶される。」と記載されており、この記載における「エラーの報知」が請求項４における「誤りのある比較結果」に相当するものと考えられる。しかしながら、「誤りのある比較結果」という文言からは「比較結果」自体に何らかの「誤り」がある、という意味が読み取れるのみであり、そのような意味に解釈すると「誤りのある比較結果」という語句の意味するところが不明である。）
　
１０．請求項４における「すべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成する」という記載の意味するところが明確でない。特に、この記載の意味するところが一義的に定まるものであるのかが明確でない。
　
理由５
　この出願は、発明の詳細な説明の記載について下記の点で、特許法第３６条第４項第１号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
　既に、理由４の１．で示したように、請求項１乃至４における「パターン」という語の意味するところが明確でない。もし、請求項１における「所定の検査データを所定のパターンにより時間的に順次全てのアドレス指定可能なメモリセルに書込み、引き続いて再び読出し、検査データと比較する」、「アドレス指定可能な全てのメモリセル領域に対して、異なる検査データが、所定のパターンにより書込まれる」という記載、請求項２における「時間的に連続して種々なパターンの検査データが書込まれる」という記載、請求項４における「該検査データ発生器は、個々のメモリセル（３）に所定のパターンを書込み、」、「該比較器は、予めメモリセル（３）に書込まれたデータを読出し、所定のパターンと比較し、」、「該検査データ発生器（６）はすべてのアドレス指定可能なメモリセル領域（３）に対して、所定のパターンにしたがって異なる検査データを生成する」という記載の意味するところが、１つのアドレスが指し示すメモリセルに対して、所定のパターン（または、種々なパターン）に基づいた検査データを書き込み・読み出し・比較する処理を、所定のパターン（または、種々なパターン）に基づく複数の値の検査データについて行うことであるとしたら、そのような１つのアドレスに対して複数の値の検査データを用いることは、明細書の発明の詳細な説明に記載されたものとはいえず、また、そのような１つのアドレスに対して複数の値の検査データを用いることについて、明細書の発明の詳細な説明には当業者が実施をすることができる程度に明確かつ十分に記載されているとはいえない。　
　そもそも、明細書等においては、メモリにおけるアドレッシングエラーを検出する手法として、メモリのすべてのアドレスについて、各アドレスに１つずつ（各アドレスに書き込む検査データの値が完全に同一というわけではないような、例えば、アドレスの一部ビットの値である）検査データを順次書き込み、順次書き込みが終了した後に、各アドレスから読み出して、各アドレス毎に、当該アドレスから読み出したデータの値と、（アドレッシングエラーがなければ）当該アドレスに書き込まれているはずの検査データの値を比較するということが開示されているのみである。
　請求項１乃至４における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第で想定し得る、１つのアドレスに対して複数の値の検査データを用いることにより、いかにしてメモリにおけるアドレッシングエラーを検出するのかについては、明細書等の記載からは不明である。
　このように、請求項１乃至４における「パターン」という語（及び、「パターン」という語の前後にある語句）の解釈次第では、本願は特許法第３６条第４項第１号の規定を満たしていないことになる。
　
理由６
　この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項　１、２、３、４
・引用文献等　１、２、３
・備考
　「第１．平成２０年１０月６日付けの手続補正について」の「３の２の４．特許法第２９条第２項の要件の検討」にて示したように、平成２０年１０月６日付けの手続補正による補正後の請求項３に係る発明は、特開平２−１２８２６０号公報（引用例１）に記載された引用発明、特開昭６２−２０３２４３号公報（引用例２）及び特開平７−１６０５７０号公報（引用例３）に例示される周知技術、引用例２に記載された設計的事項に基いて、当業者が容易に発明をすることができたものである。
　そして、平成２０年１０月６日付けの手続補正による補正後の請求項３に係る発明は、本願の請求項４に係る発明が有する全ての発明特定事項を有するものである。
　また、平成２０年１０月６日付けの手続補正による補正後の請求項３に係る発明と、本願の請求項１乃至３に係る発明とは、発明のカテゴリが異なることや、記載ぶりの細部で異なる点があること（例えば、（Ａ）請求項１では「ユーザにより」と記載されているのに対し、同手続補正による補正後の請求項３には「スイッチ（５）を用いて」と記載されていること。（Ｂ）請求項１では「時間的に順次」と記載され、請求項２には「時間的に連続して」と記載されているのに対し、同手続補正による補正後の請求項３には対応する記載がないこと。しかしながら、この点については、引用例２及び引用例３に記載された発明も、「時間的に順次（時間的に連続して）」メモリへの書き込みを行うものである。（Ｃ）請求項１では「エラー報知」と記載されているのに対し、同手続補正による補正後の請求項３には「誤りのある比較結果」と記載されていること。（Ｄ）請求項２に「種々のパターン」と記載されているのに対し、同手続補正による補正後の請求項３における対応する記載が明確でないこと。しかしながら、この点については、引用例２及び引用例３に記載された発明も、メモリの異なるアドレスに対し、なるべく異なる値のアドレッシングエラー検出用データを書き込むものである。）はあるものの、これにより、進歩性の有無の判断が左右されるほどのものではない。
　よって、本願の請求項１乃至４に係る発明も、（引用例１に記載された）引用発明、（引用例２及び引用例３により例示される）周知技術及び（引用例３に記載されている）設計的事項に基いて、当業者が容易に発明をすることができたものである。
　
　拒絶の理由が新たに発見された場合には拒絶の理由が通知される。
　　
　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開平２−１２８２６０号公報
２．特開昭６２−２０３２４３号公報
３．特開平７−１６０５７０号公報」
　そして、上記の拒絶理由は妥当なものと認められるので、本願は、この拒絶理由によって拒絶すべきものである。
　よって、結論のとおり審決する。