【手続補正書】
【提出日】平成18年5月24日(2006.5.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１プロセッサ及び第１実メモリ位置を有する第１ノードと第２プロセッサ及び第２実メモリ位置を有する第２ノードとを有し、前記第１及び第２ノードはそれぞれ第１及び第２通信リンクで中央信号ルーティングハブに接続されている分散型多重処理システム上で通信を行う方法において、
前記第１及び第２ノードにインデックスを付け、ノード毎に異なる宛先アドレスを定義する段階と、
前記第１ノードの前記第１プロセッサ内で情報を処理する段階と、
処理済の情報に、前記宛先アドレスの少なくとも１つを使ってアドレス指定する段階と、
前記処理済情報を、前記第１ノードの前記第１実メモリ位置中に当該処理済情報を記憶することなく、前記第１ノードの前記第１プロセッサから前記第１通信リンクを通して前記ハブに向けて送信し、それにより送信方ノードを定義する段階と、
前記処理済情報を、前記宛先アドレスと共に前記ハブ内で受信する段階と、
送信された前記処理済情報の前記宛先アドレスを、前記ハブ内で識別する段階と、
前記処理済情報を、変更を加えることなく、前記ハブから、前記少なくとも一方の通信リンクを通して、前記宛先アドレスと関係付けられた前記第１及び第２ノードの少なくとも一方に送り、それにより少なくとも１つのアドレス指定されたノードを定義する段階と、
前記処理済情報を、前記アドレス指定されたノードの前記実メモリ位置内に記憶する段階と、から成ることを特徴とする方法。
【請求項２】  前記情報を処理する段階は、前記第１プロセッサ内でデータを作成する段階として更に定義されることを特徴とする請求項１に記載の方法。
【請求項３】  前記情報を処理する段階は、前記第１プロセッサ内でデータをコンパイルする段階として更に定義されることを特徴とする請求項２に記載の方法。
【請求項４】  前記処理済情報を送信する段階は、前記送信方ノードから前記アドレス指定されたノードに、実行可能コードと共にデータを送信する段階として更に定義されることを特徴とする請求項２に記載の方法。
【請求項５】  前記処理済情報を送信する段階は、前記処理済情報を前記第１通信リンクを通して前記第１プロセッサから前記ハブへ一方向にのみ送信する送信専用システムを定義する段階として更に定義されることを特徴とする請求項３に記載の方法。
【請求項６】  前記処理済情報を、変更を加えることなく送る段階は、前記処理済情報を前記ハブから少なくとも一方の前記通信リンクを通して前記ハブから前記第１及び第２ノードの少なくとも一方へ一方向にのみ送信する送信専用システムを更に定義する段階として更に定義されることを特徴とする請求項５に記載の方法。
【請求項７】  前記第１プロセッサを実行すべき次のタスクに向かわせ、同時に、前記処理済情報を前記第１通信リンクを通して前記ハブに送る段階を更に備えていることを特徴とする請求項１に記載の方法。
【請求項８】  前記第１及び第２ノードにインデックスを付ける段階は、それらのノードにインデックスを付けて、前記ノード同士を区別するために前記ノードのそれぞれに異なる識別子を定義する段階として更に定義されることを特徴とする請求項１に記載の方法。
【請求項９】  前記第１及び第２ノードが前記システム内の前記インデックスを付けられた各ノードに前記処理済情報をアドレス指定して転送できるように、前記第１及び第２ノードそれぞれの中に識別子毎の仮想メモリマップを作成する段階を更に備えていることを特徴とする請求項８に記載の方法。
【請求項１０】  前記処理済情報にアドレス指定する段階は、前記処理済情報に前記アドレス指定されたノードの識別子に対応する宛先アドレスを割り当てる段階として更に定義されることを特徴とする請求項９に記載の方法。
【請求項１１】  前記処理済情報にアドレス指定する段階は、前記処理済情報に前記アドレス指定されたノードの前記実メモリ位置に対応するメモリアドレスを割り当てる段階を更に含むことを特徴とする請求項１に記載の方法。
【請求項１２】  前記ハブを、第３及び第４ノードを有する第２のハブにハブリンクにより相互接続する段階を更に含んでいることを特徴とする請求項８に記載の方法。
【請求項１３】  前記両ハブにインデックスを付けてマスターハブと補助ハブを定義する段階を更に含んでいることを特徴とする請求項１２に記載の方法。
【請求項１４】  前記第１、第２、第３、及び第４ノードに、前記マスターハブのインデックスと前記補助ハブのインデックスに従ってインデックスを付けて、前記ノードのそれぞれを区別できるように前記ノード毎の前記識別子を定義し直すことを特徴とする請求項１３に記載の方法。
【請求項１５】  前記処理済み情報を、前記インデックスが付けられた各ノードの宛先アドレスを送信される情報に同時に載せることにより、前記インデックスが付けられたノード全てに同時に送信する段階を更に含んでいることを特徴とする請求項１４に記載の方法。
【請求項１６】  前記処理済情報を送信方のノードから送ることができる回数を制限する段階を更に含んでいることを特徴とする請求項１５に記載の方法。
【請求項１７】  分散型多重処理システムにおいて、
お互いに分離された第１ノード及び第２ノードと、
情報を処理して第１処理済情報に第１アドレスを割り当てる前記第１ノード内に配置された第１プロセッサと、
処理済情報を前記第１ノードに記憶するための前記第１ノード内に配置された第１実メモリ位置と、
情報を処理して第２処理済情報に第２アドレスを割り当てる前記第２ノード内に配置された第２プロセッサと、
処理済情報を前記第２ノードに記憶するための前記第２ノード内に配置された第２実メモリ位置と、
中央信号ルーティングハブと、
前記第１及び第２ノードにインデックスを付けて前記ノード毎に異なる宛先アドレスを定義するための、前記ルーティングハブに接続されているインデクサと、
前記第１処理済情報を、前記第１ノードの前記第１実メモリ位置内に前記処理済情報を記憶することなく、前記第１ノードの前記第１プロセッサと前記ハブの間で送信するための、前記第１ノードと前記ハブを相互接続している第１通信リンクと、
前記第２処理済情報を、前記第２ノードの前記第２実メモリ位置内に前記処理済情報を記憶することなく、前記第２ノードの前記第２プロセッサと前記ハブの間で送信するための、前記第２ノードと前記ハブを相互接続している第２通信リンクと、を備え、
前記中央ルーティングハブは、前記第１及び第２ノードの少なくとも一方から前記第１及び第２処理済情報の少なくとも一方を受信して、それにより少なくとも１つの送信方ノードを定義し、前記第１及び第２処理済情報の前記第１及び第２アドレスの少なくとも一方の宛先を前記宛先アドレスの少なくとも一方と関係付け、前記第１及び第２処理済情報の少なくとも一方を変更することなく、前記ハブから、前記通信リンクの少なくとも一方を通して、前記宛先アドレスに関係付けられた前記第１及び第２ノードの少なくとも一方に送信して、それにより少なくとも１つのアドレス指定されたノードを定義するためのソーターを含み、前記第１及び第２実メモリ位置は前記ハブから受信した処理済情報を記憶することを特徴とする分散型多重処システム。
【請求項１８】  前記第１通信リンクは第１着信伝達ラインと第１発信伝達ラインを含んでいることを特徴とする請求項１７に記載のシステム。
【請求項１９】  前記第２通信リンクは第２着信伝達ラインと第２発信伝達ラインを含んでいることを特徴とする請求項１８に記載のシステム。
【請求項２０】  前記第１及び第２着信伝達ラインは、前記第１及び第２プロセッサから前記ハブへ一方向のみに信号を送信する送信専用システムを定義するために、前記第１及び第２プロセッサそれぞれを前記ハブに相互接続していることを特徴とする請求項１９に記載のシステム。
【請求項２１】  前記第１及び第２発信伝達ラインは、前記第１及び第２プロセッサそれぞれを前記ハブに相互接続して、前記ハブから前記第１及び第２プロセッサへ一方向のみに信号を送信する送信専用システムを更に定義することを特徴とする請求項２０に記載のシステム。
【請求項２２】  前記第１及び第２着信伝達ライン、並びに前記第１及び第２発信伝達ラインは、一方向光ファイバーリンクであることを特徴とする請求項２１に記載のシステム。
【請求項２３】  前記システムの作動の間に試験動作を実施するために、前記第１及び第２ノードの少なくとも一方に接続された少なくとも１つのアクチュエータを更に含んでいることを特徴とする請求項１７に記載のシステム。
【請求項２４】  前記アクチュエータは、サーボ油圧式アクチュエータとして更に定義されることを特徴とする請求項２３に記載のシステム。
【請求項２５】  前記インデクサは、前記ノード同士を区別するために前記ノードのそれぞれに異なる識別子を定義することを特徴とする請求項１７に記載のシステム。
【請求項２６】  前記第１及び第２ノードは、それぞれ、前記第１及び第２プロセッサが、処理済情報を前記システム内の前記インデックスを付けられた各ノードにアドレス指定して転送できるように、識別子毎の仮想メモリマップを含んでいることを特徴とする請求項２５に記載のシステム。
【請求項２７】  前記第１及び第２プロセッサは、前記第１及び第２アドレスを前記第１及び第２処理済情報それぞれに対して割り当てるためのハードウェア部分を更に含んでいることを特徴とする請求項２６に記載のシステム。
【請求項２８】  前記ハードウェア部分は、前記処理済情報に前記アドレス指定されたノードの前記識別子に対応する宛先アドレスを割り当てることを特徴とする請求項２７に記載のシステム。
【請求項２９】  前記第１実メモリ位置は前記第１プロセッサの前記ハードウェア部分に接続され、前記第２実メモリ位置は前記第２プロセッサの前記ハードウェア部分に接続されることを特徴とする請求項２８に記載のシステム。
【請求項３０】  前記ハードウェア部分は、前記処理済情報に前記アドレス指定されたノードの第１及び第２実メモリ位置に関係付けられた位置に対応するメモリアドレスを割り当てることを特徴とする請求項２９に記載のシステム。
【請求項３１】  第３及び第４ノードを有し、ハブリンクにより前記第１ハブに相互接続されている第２ハブを更に含んでいることを特徴とする請求項２５に記載のシステム。
【請求項３２】  前記インデクサは、前記第１及び第２ハブにインデックスを付けてマスターハブと補助ハブを定義し、更に前記第１、第２、第３、及び第４ノードにインデックスを付けて前記ノードを区別するための前記ノードのそれぞれの前記識別子を定義し直すことを特徴とする請求項３１に記載のシステム。
【請求項３３】  前記ハブの何れを前記マスターハブとして定義するかを決めるために前記第１及び第２ハブの内の一方のハブ内に配置されたキーを更に含んでいることを特徴とする請求項３２に記載のシステム。
【請求項３４】  前記第１及び第２プロセッサは、それぞれ、少なくとも１つのタスクを含んでいることを特徴とする請求項１７に記載のシステム。
【請求項３５】  前記プロセッサは、前記各タスクにより定義された情報を処理するための実行可能コードを含んでいることを特徴とする請求項３４に記載のシステム。
【請求項３６】  前記タスクは、前記送信方ノードから前記宛先ノードまでデータフローを向かわせるための、少なくとも１対のポインタを含んでいることを特徴とする請求項３５に記載のシステム。
【請求項３７】  前記ポインタは、前記送信方プロセッサを次に実行すべきタスクに向かわせるための次のタスクポインタと、前記処理済情報を前記第１通信リンクを通して前記ハブに送るように前記送信方ノードに関係付けられた前記第１及び第２プロセッサを方向付けるための少なくとも１つのデータ宛先ポインタとを含んでいることを特徴とする請求項３６に記載のシステム。
【請求項３８】  前記少なくとも１つのデータ宛先ポインタは、処理済情報を複数のアドレス指定されたノードに同時に転送するように前記送信方ノードに関係付けられた前記第１及び第２プロセッサを方向付けるため、複数のデータ宛先ポインタを含んでいることを特徴とする請求項３７に記載のシステム。
【請求項３９】  前記着信及び発信通信リンクそれぞれと前記対応するプロセッサとの間に事実上透過的な接続を作り出すため、それらの間を相互接続するチップセットを更に含んでいることを特徴とする請求項３７に記載のシステム。
【請求項４０】  前記プロセッサと前記チップセットとの間に配置されたバッファを更に含んでいることを特徴とする請求項３９に記載のシステム。
【請求項４１】  前記処理済情報を前記アドレス指定されたノードに送る回数を決めるためのカウンタを更に含んでいることを特徴とする請求項４０に記載のシステム。
【請求項４２】  前記システムにより実行される試験動作をモニターし制御するためのシーケンサを更に含んでいることを特徴とする請求項４１に記載のシステム。
【請求項４３】  前記第１及び第２ノードの一方に接続され、且つ処理カードと少なくとも１つの周辺装置とを有するホストコンピュータを更に含んでいることを特徴とする請求項１７に記載のシステム。
【請求項４４】  前記周辺装置は、モニター、プリンタ、キーボード及びマウスとして更に定義されることを特徴とする請求項４３に記載のシステム。
【請求項４５】  前記ソーターは、前記アドレス指定されたノードの前記宛先アドレスを判断するためのハードウェアを含んでいることを特徴とする請求項１７に記載のシステム。
【請求項４６】  少なくとも、それぞれにメモリ位置を有し且つ互いに通信リンクで接続されている第１プロセッサと第２プロセッサとを有する分散型多重処理システム上で通信を行う方法において、
前記第１及び第２プロセッサにインデックスを付けてプロセッサ同士を区別するためにプロセッサ毎に異なるコードを定義する段階と、
前記第１及び第２プロセッサが互いに対して処理済情報をアドレス指定して転送できるように、前記第１及び第２プロセッサそれぞれの中に各コードの仮想メモリマップを作成する段階と、
前記第１及び第２プロセッサの内の少なくとも一方のプロセッサ内で情報を処理して、前記第１及び第２プロセッサの少なくとも一方を送信方プロセッサとして定義する段階と、
処理済の情報にアドレス指定して、前記第１及び第２プロセッサの少なくとも一方をアドレス指定されたプロセッサとして定義する段階と、
前記送信方の前記仮想メモリマップを利用することにより、前記送信方プロセッサから前記通信リンクを通してアドレス指定されたプロセッサに向けて前記処理済情報を送信する段階と、
前記処理済情報をアドレスと共にアドレス指定されたプロセッサで受信する段階と、
前記アドレス指定されたプロセッサの前記メモリ位置内に前記処理済情報を記憶する段階と、から成ることを特徴とする方法。
【請求項４７】  前記情報を処理する段階は、前記第１及び第２プロセッサの内の少なくとも一方のプロセッサ内でデータを作成する段階として更に定義されることを特徴とする請求項４６に記載の方法。
【請求項４８】  前記情報を処理する段階は、前記第１及び第２プロセッサの内の少なくとも一方のプロセッサ内でデータをコンパイルする段階として更に定義されることを特徴とする請求項４７に記載の方法。
【請求項４９】  前記処理済情報を送信する段階は、前記送信方プロセッサから前記アドレス指定されたプロセッサへ、実行可能コードと共にデータを送信する段階として更に定義されることを特徴とする請求項４７に記載の方法。
【請求項５０】  前記処理済情報を送信する段階は、前記処理済情報を前記通信リンクを通して前記第１及び第２プロセッサの少なくとも一方から前記第１及び第２プロセッサの他方へ一方向にのみ送信する送信専用システムを定義する段階として更に定義づけられることを特徴とする請求項４８に記載の方法。
【請求項５１】  前記送信方プロセッサを前記プロセッサ内で実行すべき次のタスクに向かわせると同時に、前記処理済情報を通信リンクを通して前記第１及び第２プロセッサそれぞれに送る段階を更に備えていることを特徴とする請求項４８に記載の方法。
【請求項５２】  前記処理済情報にアドレス指定する段階は、前記処理済情報に前記アドレス指定されたプロセッサのコードを示す宛先アドレスを割り当てる段階として更に定義されることを特徴とする請求項４８に記載の方法。
【請求項５３】  前記処理済情報にアドレス指定する段階は、前記処理済情報に前記アドレス指定されたプロセッサの前記メモリ位置を示すメモリアドレスを割り当てる段階として更に定義されることを特徴とする請求項５２に記載の方法。
【請求項５４】  前記処理済情報を前記メモリ位置に記憶する前に、送信された処理済情報から宛先アドレスを取り除く段階を更に含んでいることを特徴とする請求項５３に記載の方法。
【請求項５５】  前記インデックスが付けられたプロセッサそれぞれの宛先アドレスを送信された情報に同時に載せることにより、前記インデックスを付けられたプロセッサ全てに同時に送信する段階を更に含んでいることを特徴とする請求項５３に記載の方法。
【請求項５６】  分散型多重処理システムにおいて、
第１ステーションで情報を処理して第１処理済情報に第１アドレスを割り当てる第１プロセッサと、
処理済情報を記憶するための、前記第１プロセッサに接続された第１メモリ位置と、
第２ステーションで情報を処理して第２処理済情報に第２アドレスを割り当てる第２プロセッサと、
処理済情報を記憶するための、前記第２プロセッサに接続された第２メモリ位置と、
前記第１及び第２処理済情報を前記第１プロセッサと前記第２プロセッサの間で送信するための、前記第１プロセッサと前記第２プロセッサを相互接続している通信リンクと、
前記第１及び第２プロセッサにインデックスを付けて、前記プロセッサ同士を区別するためプロセッサ毎に異なるコードを定義するインデクサと、を備え、
前記第１及び第２プロセッサは、それぞれ互いに、処理済情報をアドレス指定して転送し、それにより少なくとも１つの送信方プロセッサを定義できるようにコード毎の仮想メモリマップを含んでおり、前記第１及び第２メモリ位置は、受信した処理済情報を記憶して、少なくとも１つのアドレス指定されたプロセッサを定義することを特徴とするシステム。
【請求項５７】  前記通信リンクは、前記第１プロセッサと第２プロセッサの間で一方向にのみ信号を送信する送信専用システムを定義する着信伝達ライン及び発信伝達ラインを含んでいることを特徴とする請求項５６に記載の方法。
【請求項５８】  前記第１及び第２プロセッサは、前記第１及び第２アドレスを前記第１及び第２処理済情報それぞれに割り当てるためのハードウェア部分を更に含んでいることを特徴とする請求項５７に記載のシステム。
【請求項５９】  前記ハードウェア部分は、前記処理済情報に前記アドレス指定されたプロセッサのコードを示す宛先アドレスを割り当てることを特徴とする請求項５８に記載のシステム。
【請求項６０】  前記ハードウェア部分は、前記処理済情報に前記アドレス指定されたプロセッサのメモリ位置を示すメモリアドレスを割り当てることを特徴とする請求項５９に記載のシステム。
【請求項６１】  前記第１及び第２プロセッサは、それぞれ、少なくとも１つのタスクを含んでいることを特徴とする請求項５６に記載のシステム。
【請求項６２】  前記プロセッサは、前記各タスクにより定義される情報を処理するための実行可能コードを含んでいることを特徴とする請求項６１に記載のシステム。
【請求項６３】  前記タスクは、前記送信方プロセッサから前記宛先プロセッサへのデータの流れを方向付けるための少なくとも１対のポインタを含んでいることを特徴とする請求項６２に記載のシステム。
【請求項６４】  前記１対のポインタは、前記送信方プロセッサを次に実行すべきタスクに向かわせるための次のタスクポインタと、前記処理済情報を前記着信伝達ラインを通して前記アドレス指定されたプロセッサに送るためのデータ宛先ポインタとを含んでいることを特徴とする請求項６３に記載のシステム。
【請求項６５】  前記少なくとも１つのデータ宛先ポインタは、処理済情報を複数のアドレス指定されたプロセッサに同時に転送するために、複数のデータ宛先ポインタを含んでいることを特徴とする請求項６４に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
（発明の概要と利点）
本発明は、お互いに分離された第１ノードと第２ノードを備えた分散型多重処理システムを提供することにより、先行技術の欠陥を克服する。第１プロセッサは、情報を処理して第１の処理済情報に第１のアドレスを割り当てるために、第１ノード内に配置される。第１実メモリ位置は、処理済情報を第１ノードに記憶するために第１ノード内に配置される。第２のプロセッサは、第２ノード内に配置され、情報を処理して第２の処理済情報に第２のアドレスを割り当てる。第２の実メモリ位置は、処理済情報を第２ノードに記憶するために第２ノード内に配置される。中央信号ルーティングハブがこの第１プロセッサと第２プロセッサを相互接続する。インデクサが、ノードのそれぞれに異なる宛先アドレスを定義するために第１及び第２ノードにインデックスを付けるためにルーティングハブに接続される。第１通信リンクは、第１ノードの第１プロセッサとこのハブとの間で第１の処理済情報を送信するために、第１ノードの第１実メモリ位置内に処理済情報を記憶することなく、第１ノードとハブを相互接続している。第２通信リンクは、第２ノードの第２プロセッサとハブとの間で第２の処理済情報を送信するために、第２ノードの第２実メモリ位置内に処理済情報を記憶することなく、第２ノードとハブを相互接続している。中央ルーティングハブは、第１及び第２ノードの少なくとも一方から第１及び第２の処理済情報の少なくとも一方を受信し、それによって少なくとも１つの送信方ノードを定義するためのソーターを備えている。ハブとソーターは、それぞれ、第１及び第２の処理済情報の第１及び第２のアドレスの少なくとも一方の宛先と、宛先アドレスの少なくとも１つとの関連付けも行う。最終的に、ハブとソーターは、第１及び第２の処理情報の少なくとも一方を、変更を加えずに、ハブから、通信リンクの少なくとも一方を通して、宛先アドレスに関連付けられた第１及び第２ノードの少なくとも一方に送信し、これにより少なくとも１つのアドレス指定されたノードを定義する。第１及び第２実メモリ位置はハブから受信した処理済情報を記憶する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明はまた、第１プロセッサを有する第１ノードと第１実メモリ位置を含む分散型多重処理システム上で通信する方法も含んでいる。本システムは、また、第２プロセッサを有する第２ノードと第２実メモリ位置を含む。本方法は、ノードのそれぞれに対して異なる宛先アドレスを定義するために第１及び第２ノードにインデックスを付ける段階と、第１ノードの第１プロセッサ内で情報を処理する段階と、少なくとも１つの宛先アドレスを使用して処理済の情報にアドレス指定する段階と、処理済の情報を第１ノードの第１プロセッサから第１通信リンクを通して、第１ノードの第１実メモリ位置内に処理済情報を記憶することなく、ハブに向けて送信し、それにより送信方ノードを定義する段階と、処理済の情報を宛先アドレスと共にハブ内で受信する段階と、送信された処理済情報の宛先アドレスをハブ内で識別する段階と、処理済情報を、変更を加えることなく、ハブから、少なくとも一方の通信リンクを通して、宛先アドレスに関連付けられた第１及び第２ノードの少なくとも一方に送り、それにより少なくとも１つのアドレス指定されたノードを定義し、アドレス指定されたノードの実メモリ位置内に処理済情報を記憶する段階とから成る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
更に、本発明の独特の構成はハブ無しでも実用化できる。具体的には、受信された処理済情報を記憶するため、第１及び第２の実メモリ位置を第１及び第２ノード内の第１及び第２のプロセッサに接続する。ノード毎に異なる識別子を定義してノードを区別するために、前記第１及び第２のノードにインデックスをつけるためのインデクサが設けられている。更には、前記第１及び第２のノードは、それぞれ、前記第１及び第２のプロセッサがシステム内の前記インデックスが付けられたノードそれぞれに処理済情報をアドレス指定して転送できるように、識別子毎の仮想メモリマップを備えている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明はハブが無い場合でも、ノード毎に異なる識別子を定義して各ノードを区別するため、第１及び第２ノードにインデックスを付ける段階と、前記第１及び第２のプロセッサがシステム内のインデックスが付けられたノードそれぞれに処理済情報をアドレス指定して転送できるように、第１及び第２ノードそれぞれの中の各識別子の仮想メモリマップを作成する段階と、処理済情報をアドレス指定されたノードの実メモリ位置内に記憶する段階を含んでいる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図を通して、同様の符号は類似又は対応する部分を示しており、先ず図１に、分散型多重処理システム全体を３０で示す。システム３０は、中央信号ルーティングハブ３２で相互接続され、好適にスタートポロジーを構成する複数のモジュール又はノード１−６を備えている。図示のように、ハブ３２には６つのノード１−６が接続され、ノード１−６はそれぞれ特定のコードすなわち識別子でインデックスが付けられている。識別子の一例として、数字標識の１から６を示している。お解りいただけるように、ノードをそれぞれ区別するのに、適していればどの様な英数字標識を使用しても差し支えない。ハブ３２の形状、構成、及び配置は、ここでは八角形としているが、純粋に説明を目的として示したものであり、所望の要件に合うように変更してもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
プロセッサは、サイズと作動速度が異なっていてもよい。プロセッサのサイズと作動速度は、設計基準の要件を満たすように変えることもできる。通常は、プロセッサは、ノード１−６に関わるタスクとオペレーションをサポートするサイズと作動速度があればよい。更に、プロセッサは、異なるコンピュータフォーマットと言語を認識する異なる種類のものであってもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
ノード１及び２について、以下に詳しく論じる。第１のノード、ノード１は第１プロセッサ４０を含んでおり、第２のノード、ノード２は第２のプロセッサ４２を含んでいる。第１プロセッサ４０と第２プロセッサ４２は、ノード１及びノード２と合わせてインデックスがつけられ、ノード１−６を区別する場合と同じやり方で、プロセッサ４０、４２を区別するためプロセッサ４０、４２それぞれに異なる識別子を定義している。具体的には、第１プロセッサ４０及び第２プロセッサ４２にインデックスを付け、プロセッサ４０、４２並びにノード１−６を区別するための異なる識別子をプロセッサ４０、４２それぞれに定義するインデクサ７３が備えられており、インデクサ７３については後に詳しく説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図５及び図７に示すように、第１プロセッサ４０と第２プロセッサ４２は、第１及び第２アドレスを第１及び第２処理済情報それぞれに割り当てるためのハードウェア部分４８を更に備えている。具体的には、ハードウェア部分４８は、処理済情報にアドレス指定されたノード１、２の識別子に対応する宛先アドレスを割り当てる。ハードウェア部分４８は、データ又は情報を適切なフォーマットに合致させ又は並べ替えることも行う。上記のように、プロセッサ４０、４２は、それぞれ異なるコンピュータフォーマットを認識する別種のものであってもよい。こうして、ハードウェア部分４８は、アドレス指定されたノード１、２に正しいフォーマットが送られるよう保証する。しかしながら、ハブ３２がこれらの信号を共通に認識できるよう、アドレスは共通のフォーマットであるのが望ましい。プロセッサ４０、４２の動作例を下に詳しく説明する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
第１メモリ空間５０は第１プロセッサ４０に接続され、第２メモリ空間５２は第２プロセッサ４２に接続されている。図４及び図６に、第１メモリ空間５０及び第２メモリ空間５２をそれぞれ詳細に示している。第１実メモリ位置５４は第１メモリ空間５０内にあり、第１プロセッサ４０のハードウェア部分４８に接続されている。同様に、第２実メモリ位置５６は第２メモリ空間５２内にあり、第２プロセッサ４２のハードウェア部分４８に接続されている。作動時、ハードウェア部分４８は、処理済情報にアドレス指定されたノード１、２のメモリ位置に対応するメモリアドレスを割り当てる。第１実メモリ位置５４及び第２実メモリ位置５６は、このようにして受信した情報を記憶するが、これについても後に詳しく論じる。第１プロセッサ４０及び第２プロセッサ４２は、他のプロセッサの実メモリを読むことはできない。言い換えると、特定のノード１−６のプロセッサは自身の実メモリ位置内の自身の実メモリを読み出すことができるが、他のプロセッサの実メモリ位置内に記憶されている実メモリを読むことはできない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
第１メモリ空間５０と第２メモリ空間５２には、図４と図６にも示すように、第１仮想メモリマップ５８と第２仮想メモリマップ６０がある。第１プロセッサ４０及び第２プロセッサ４２が、システム３０内でインデックスが付けられたノード１−６のそれぞれに処理済情報をアドレス指定して送信できるように、第１メモリ空間５０及び第２メモリ空間５２は、それぞれ、ノード１−６毎に対する識別子毎の仮想メモリマップ５８、６０を含んでいる。仮想メモリマップ５８、６０は、本質的には、プロセッサ４０、４２が、システム３０内で互いに他のプロセッサ又はノード１−６をアドレス指定できるようにする手段である。仮想メモリマップ５８、６０の動作及び仕様については後に詳しく論じる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図５及び図７にも示すように、各タスク６２は、送信方ノード１、２から宛先方ノード１、２へデータフローを向かわせる少なくとも１対のポインタ６４、６６を含んでいる。ポインタ６４、６６は、図５の第４タスク６２及び図７の第３タスク６２から枝分かれして図示されている。なお、情報の連続ストリームが存在するように、タスク６２のそれぞれに関係付けられたポインタ６４、６６がある。ポインタ６４、６６は、実行すべき次のタスク６２に送信方ノード１、２を向かわせるための次のタスクポインタ６４と、処理済の情報をハブ３２に転送するように送信方ノード１、２を方向付けるための少なくとも１つのデータ宛先ポインタ６６を含んでいる。プロセッサ４０、４２の演算の順序を明確にするため、次のタスクポインタ６４は１つだけであるのが望ましい。逆に、データ宛先ポインタ６６の個数は、送信方ノード１、２が処理済の情報を多数のアドレス指定されたノード１−６に対して同時に送信できるよう、何個あってもよい。更に、多数のアドレス指定されたノード１−６に送られた処理済の情報は、それぞれ異なっていてもよい。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
上記のように、第１プロセッサ４０及び第２プロセッサ４２にインデックスを付け、又はこれを編成して、第１プロセッサ４０及び第２プロセッサ４２それぞれに、プロセッサ４０、４２及びノード１−６を区別する異なる識別子を定義するため、インデクサ７３が設けられている。インデクサ７３は、ハブ３２内に配置されているのが望ましい。以上より、ノード１−６を最初にハブ３２に接続すると、ハブ３２内のインデクサ７３はノード１−６を特定の順序に編成し始める。これが、システム３０の全体編成がどのように開始されるかの説明である。ハブ３２とインデクサ７３は、編成の一環としてメモリ空間５０、５２内のマッピングの作成も行う。上記のように、マッピングは、ノード１、２の第１仮想メモリマップ５８及び第２仮想メモリマップ６０を含んでいる。仮想メモリマップ５８、６０は、プロセッサが処理済情報をシステム３０内のインデックスが付けられたプロセッサそれぞれに対してアドレス指定して転送できるように、各ノード１−６に対する各識別子の概要を説明したものである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図３に示すように、中央ルーティングハブ３２は、第１及び第２の処理済情報の少なくとも一方を第１プロセッサ４０及び第２プロセッサ４２の少なくとも一方から受信するためのソーター７２を備えている。処理済情報を受信することにより、少なくとも１つの送信方ノード１−６が定義される。ノード１、２の第１プロセッサ４０及び第２プロセッサ４２は、それぞれが処理済情報を送信してもよいし、或いはノード１、２の第１プロセッサ４０及び第２プロセッサ４２の一方だけが処理済情報を送信してもよい。何れの場合でも、ノード１−６の少なくとも１つは送信方ノード１−６と見なされることになる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
ハブ３２とソーター７２は、それぞれ宛先アドレスを定義するために、第１及び第２の処理済情報の第１及び第２のアドレスのうちの少なくとも一方の宛先の識別も行う。最終的に、ハブ３２とソーター７２は、第１及び第２の処理済情報の少なくとも一方を、変更を加えずに、ハブから通信リンク６８、７０の少なくとも一方を通して、ノード１、２の少なくとも一方に送信する。情報送信先のノード１、２が、少なくとも１つのアドレス指定されたノード１、２となる。ソーター７２は、アドレス指定されたノード１−６の宛先アドレスを判断するハードウェアを含んでいる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
分散型多重処理システム３０は、システム３０内のデータフローを中断させずに支援できる機構であれば幾つ追加してもよい。例えば、処理済情報が送信方ノードからアドレス指定されたプロセッサに送信される回数を決め、制御し、制限するのに、カウンタを備えていてもよい。システム３０が実行する試験オペレーションをモニターして制御するのにシーケンサを備えていてもよい。具体的には、シーケンサを使用して、試験を開始し、試験を実施し、限界と事象に適宜反応し、試験の完了を確定し、試験を終了する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図８は、システム３０の代わりの実施例を示しており、ここではノードはノード１と２の２つだけしかなく、ハブ３２は無くしている。この実施例では、１つの通信リンク６８が、ノード１、２の第１プロセッサ４０と第２プロセッサ４２との間で第１及び第２の処理済情報を送信するため、第１プロセッサ４０と第２プロセッサ４２を相互接続している。インデクサ（本図では省略）は、先のやり方と同様に、第１プロセッサ４０と第２プロセッサ４２にインデックスを付け、プロセッサ４０、４２、及びノード１、２のそれぞれに対して異なる識別子を定義する。ノード１、２が処理済情報をアドレス指定して互いに転送できるように、第１メモリ空間５０及び第２メモリ空間５２は識別子毎の仮想メモリマップもそれぞれに備えている。受信された処理済情報を記憶するための第１実メモリ位置５４及び第２実メモリ位置５６もある。この独自のアーキテクチャにより、２つのノード１と２は、事実上継目なく通信できる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
具体的には、ノード１、２、第１プロセッサ４０、及び第２プロセッサ４２の間の通信方法は、最初にノード１、２にインデックスを付けてノード１、２を区別する段階を含んでいる。次に、第１プロセッサ４０と第２プロセッサ４２が処理済情報をアドレス指定して互いに転送できるように、第１メモリ空間５０及び第２メモリ空間５２のそれぞれの中に識別子毎の仮想メモリマップが形成される。処理済情報は、ノード１か２の何れかである送信方ノード１、２の仮想メモリマップを使用することにより、送信方のノード１、２から、通信リンクを介して、対応する相手方ノード１か２の何れかであるアドレス指定されたノード１、２に向けて送信される。次に、処理済情報は、アドレス指定されたノード１、２にアドレスと共に受信され、アドレス指定されたノード１、２の実メモリ位置内に記憶される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
具体的には、インデクサは、先ず、第１ハブ３２と第２ハブ８４にインデックスを付けてマスターハブ３２と補助ハブ８４を定義する。図示の例では、ハブ番号１がマスターハブ３２で、ハブ番号２が補助ハブ８４である。ハブ３２と８４の何れをマスターハブとするかを決めるために、第１ハブ３２と第２ハブ８４の一方のハブ内にキー８８が配置される。図示のように、キー８８は第１ハブ３２内にある。インデクサは、ノード１−８とプロセッサにインデックスを付けて、プロセッサ及びノード１−８を区別するため、識別子をノード１−８それぞれに定義し直す。第１即ちマスターハブ３２が第２即ち補助ハブ８４に接続されると、第１ハブ３２に接続されている各ノード１−８の仮想メモリマップ全体が、第２ハブ８４に接続されている各ノード１−８の仮想メモリマップに効果的に挿入され、またその逆も行われる。以上より、各ハブ３２、８４は、図９に示す新たに組み合わせられた即ちカスケードされたシステム３０内のノード１−８の全てに対して書き込みができることになる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
情報の継続的な流れを維持するために、システム３０は、送信方ノード１−６即ち本例ではノード１の第１プロセッサ４０を、第１プロセッサ４０内で実行すべき次のタスク６２に向かわせると同時に、処理済の情報を通信リンク６８、７０の一方を通してハブ３２に送る段階を更に含んでいる。この段階は、タスク６２とポインタ６４、６６を使うことにより遂行される。図示のように、第１タスク６２を最初に完遂し、その後第１プロセッサ４０は第２のタスク６２に進む。第１のタスク６２内のポインタ６４、６６は、第１プロセッサ４０のフローを第２タスク６２に向ける。具体的には、データ宛先ポインタ６６は沈黙し、次のタスクポインタ６４が、第２のタスク６２が完遂すべき次のタスクである旨を表示する。次に、第２のタスク６２を完遂すると、第１プロセッサ４０は第４のタスク６２に進む。この段階で、第２のタスク６２の次のタスクポインタ６４は、第１プロセッサ４０に対して、第４のタスク６２が次のタスクであり、従って第３のタスク６２はスキップする旨表示する。第４のタスク６２を完遂すると、次のタスクポインタ６４はフローを別のタスク６２に向ける。第４のタスク６２のデータ宛先ポインタ６６は、第４のタスク６２の後に処理された情報をハブ３２に送るよう表示する。第１タスク６２から第２タスクへそして第４タスク６２へという情報の流れは、純粋に説明を目的としたものであって、決して本出願を限定することを意図するものではない。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
第４のタスク６２からの処理済情報は、次に、アドレス指定され、第１プロセッサ４０から通信リンク６８、７０の少なくとも一方を介して、ハブ３２に向け送信される。先に述べたように、通信リンク６８、７０は、一方向性であるのが望ましい。以上のように、処理済情報の送信の段階は、更に、処理済情報を第１の着信伝達ライン７６を通して第１プロセッサ４０からハブ３２への一方向のみで送信して送信専用システム３０を定義することと定義される。この処理済情報の送信は、更に、送信方ノード１−６からアドレス指定されたノード１−６へ実行可能コードと共にデータを送信することで定義づけられる。理解頂けるように、第１プロセッサ４０と第２プロセッサ４２は、最初は何らの処理能力も有していない。従って、プロセッサ４０、４２への実行可能コードは、同一システム３０を通してプロセッサ４０、４２に送られるのが望ましい。通常は、実行可能コードは、プロセッサ４０、４２に、転送されたデータをある一定の様式で処理するように指示するコマンドを含んでいる。なお、処理済情報の送信は、アドレス指定されたノード１−６のプロセッサのポインタを配置し直すか、編成し直すコマンドであってもよい。これによりタスクの順序が変わり、それによって更にこのプロセッサの処理が変更される。理解頂けるように、送信された処理済データは、全ての又は他の類似の特性をどのような組み合わせで含んでいてもよい。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
処理済情報は、データ宛先ポインタ６６がノード１の第１仮想メモリマップに向けてフローを定め、宛先ノードを指し示すことによりアドレス指定されるのが望ましい。処理済情報のアドレス指定の段階は、更に、処理済情報に、アドレス指定されたノード１−６の識別子に対応する宛先アドレスを割り当てることと定義される。処理済情報をアドレス指定する段階は、更に、処理済情報に、アドレス指定されたノード１−６、即ちノード２のメモリ位置に対応するメモリアドレスを割り当てることと定義される。本例では、宛先ノード、宛先アドレス、及びメモリアドレスはノード２であり、始発ノードはノード１である。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
各識別子の仮想メモリマップ５８、６０は、第１プロセッサ４０と第２プロセッサ４２が処理済情報をアドレス指定してシステム３０内のインデックスが付けられた各ノード１、２に転送できるように、ノード１、２それぞれの中に作成される。先に述べたように、仮想メモリマップ５８、６０は、プロセッサがシステム３０内の他の各プロセッサを認識してアドレス指定できるようにするための手段である。データ宛先ポインタ６６を起動させてハブ３２に情報を送るように送信方ノード１、２を方向付けることによって、ノード１は送信方ノード１と定義される。図１６に示すように、データ宛先ポインタ６６は、ノード２の宛先アドレスがこの情報に割り当てられるように、処理済情報を第１の仮想メモリマップ５８でノード２に向かわせる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図１８では、送信された処理済情報のアドレスの宛先は、ハブ３２内で識別され、処理済情報は、変更を加えずに第２の通信リンク７０を通して、本例では、ノード２の第２プロセッサ４２へと送信される。この処理済情報を変更を加えずに送信する段階は、更に、処理済情報を第２の発信伝達ライン８２を通してハブ３２から第２プロセッサ４２へ一方向のみで送信し送信専用システム３０を更に定義することと定義される。本例では、ハブ３２は、アドレスの宛先がノード２であることを判定し、ノード２を宛先アドレスでアドレス指定されたノードとして定義する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
図１９に示すように、処理済情報は、次に、アドレス指定されたノード２の第２の実メモリ位置５６に記憶され、これで第２のプロセッサ４２は必要に応じて情報を利用できるようになる。処理済情報は、関係付けられたメモリアドレスに従って、第２実メモリ位置５６の分類されたメッセージ領域すなわち位置の中に記憶される。情報を第２の実メモリ位置５６に記憶する前に（ノード２の）宛先アドレスを送信された処理済情報から取り除いてもよい。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本システム３０上の通信形態の別の例を図２０に示すが、ここでは、ノード２は自身と通信している。情報は、ノード２の第２プロセッサ４２内で、多数のタスク６２を通って進むことにより処理される。処理済情報は、次に、アドレス指定され、第２のプロセッサから第２の着信伝達ライン８０上でハブ３２に向けて送信される。処理済情報は、データ宛先ポインタ６６が、フローを第２の仮想メモリマップ６０に向かわせ、宛先ノードを指し示すことにより、アドレス指定される。次に、宛先アドレス及びメモリアドレスが情報に割り当てられる。本例では、宛先ノード、宛先アドレス、及びメモリアドレスはノード２であり、始発アドレスもノード２である。データ宛先ポインタ６６を起動させて情報をハブ３２に送信するように送信方ノード１−６を方向付けることにより、ノード２は送信方ノード２と定義される。次に、処理済情報はアドレスと共にハブ３２内で受信される。送信された処理済情報のアドレスの宛先がハブ３２内で識別されると、処理済情報は変更を加えずに、ハブから、第２の発信伝達ライン８２を通して、指定されたノード１−６に送られる。本例では、ハブ３２は、アドレスの宛先がノード２であると判定し、ノード２を宛先アドレスでアドレス指定されたプロセッサと定義する。処理済情報は、第２の発信伝達ライン８２上でノード２内の第２プロセッサ４２に送り返される。次に、処理済情報は、アドレス指定されたノード２の第２の実メモリ位置５６内に記憶される。これで、ノード２は情報を首尾よく自身に書き込めたことになる。