【手続補正書】
【提出日】平成18年5月22日(2006.5.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電磁放射の減少した出力クロック信号を発生するスペクトラム拡散クロッキング・システムのゼロ遅延バッファ回路において、
入力クロック信号を受取って、周波数変調クロック信号を発生するＳＳＣジェネレータを含み、
前記ゼロ遅延バッファ回路が、前記周波数変調クロック信号を受取り、これをバッファリングし、出力クロック信号を発生し、該出力クロック信号と前記周波数変調クロック信号との間の位相差がないように、これらの両信号間の位相を合わせることを特徴とするゼロ遅延バッファ回路。
【請求項２】
前記ゼロ遅延バッファ回路が、遅延ロック・ループ回路であり、
前記遅延ロック・ループ回路が、
前記周波数変調クロック信号及び前記出力クロック信号を受取って、該両信号間の位相差を表す位相検出信号を発生する位相検出部と、
前記位相検出部に接続され、前記位相検出信号を受取り、チャージ・ポンプ信号を発生するチャージ・ポンプ部と、
前記チャージ・ポンプ信号を受信するループ・フィルタ部と、
前記ループ・フィルタ部及び前記位相検出部に接続され、前記周波数変調クロック信号及び前記出力クロック信号の位相を合わせる電圧制御遅延チェーン（ＶＣＤＣ）部
とを備えることを特徴とする請求項１に記載のゼロ遅延バッファ回路。
【請求項３】
前記位相検出部が、
前記周波数変調クロック信号を受取り、該周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第１及び第２パルス信号を発生する第１位相検出部と、
前記周波数変調クロック信号を受取り、前記周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第３及び第４パルス信号を発生する第２位相検出部と、
前記第１及び第２位相検出部を動作モード及びリセットモードの中のいずれかで交互に動作させる信号ディバイディング部
とを、更に備えることを特徴とする請求項２に記載のゼロ遅延バッファ回路。
【請求項４】
前記第１位相検出部が、
その出力が第２論理ゲートの第１入力に接続される第１論理ゲート、及びその第２入力が前記信号ディバイディング部の第１出力に接続される、該第２論理ゲートと、
前記第１論理ゲートの第１入力、定信号、及び前記第２論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第１フリップフロップと、
前記第１論理ゲートの第２入力、前記定信号、及び前記第２論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第２フリップフロップとを備え、
前記第２位相検出部が、
その出力が第４論理ゲートの第１入力に接続される第３論理ゲート、及びその第２入力が前記信号ディバイディング部の第２出力に接続される、該第４論理ゲートと、
前記第３論理ゲートの第１入力、前記定信号、及び前記第４論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第３フリップフロップと、
前記第３論理ゲートの第２入力、前記定信号、及び前記第４論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第４フリップフロップとを備え、
前記信号ディバイディング部が、
前記周波数変調クロック信号及び前記第２及び第４論理ゲートの入力に接続される第５フリップフロップを備えることを特徴とする請求項３に記載のゼロ遅延バッファ回路。
【請求項５】
前記第１及び第３論理ゲートがＡＮＤ論理ゲート、前記第２及び第４論理ゲートがＯＲ論理ゲートであることを特徴とする請求項４に記載のゼロ遅延バッファ回路。
【請求項６】
前記ＶＣＤＣ部が、
前記周波数変調クロック信号を受取り、これを遅延させ、該遅延周波数変調クロック信号を発生し、該遅延周波数変調クロック信号に基づいて第１出力信号及び第２出力信号を発生する遅延パルス・ジェネレータと、
前記第１出力信号、制御信号、及び前記出力クロック信号と前記周波数変調クロック信号との間の遅延を表す第２遅延線出力信号を受取り、前記制御信号により制御され、前記出力クロック信号と前記遅延周波数変調クロック信号との間の遅延を表す複数の第３出力信号を発生する第１遅延線回路と、
前記第２出力信号及び前記第３出力信号を受取り、これらの両信号間の遅延を表す前記制御信号を発生するコントローラと、
前記制御信号、前記周波数変調クロック信号、及び前記位相検出信号を受取って、前記出力クロック信号及び前記第２遅延線出力信号を発生する第２遅延線回路
とを、更に備えることを特徴とする請求項２に記載のゼロ遅延バッファ回路。
【請求項７】
前記第１遅延線回路が、
前記第１出力信号及び前記制御信号を受取って、第１概略遅延線出力信号を発生する第１概略遅延線回路と、
前記第１概略遅延線出力信号及び前記第２遅延線出力信号を受取って、第１精密遅延線出力信号を発生する第１精密遅延線回路と、
前記第１精密遅延線出力信号を受取って、前記第３出力信号を発生する第１バッファ回路とを更に備え、
前記第２遅延線回路が、
前記周波数変調出力信号及び前記制御信号を受取って、これらの両信号間の遅延を表す第２概略遅延線出力信号を発生する第２概略遅延線回路と、
前記第２概略遅延線出力信号及び前記位相検出信号を受取って、第２精密遅延線出力信号を発生する第２精密遅延線回路と、
前記第２精密遅延線出力信号を受取って、前記出力クロック信号を発生する第２バッファ回路とを、更に備えることを特徴とする請求項６に記載のゼロ遅延バッファ回路。
【請求項８】
前記第１概略遅延線回路が、
前記遅延周波数変調クロック信号を受取り、これを遅延させ、対応する複数の概略遅延セル出力信号を発生する複数の概略遅延セルを有する概略遅延線と、
前記複数の概略遅延セル出力信号及び前記制御信号を受取って、前記第１概略遅延線出力信号を発生するマルチプレクサ
とを備えることを特徴とする請求項７に記載のゼロ遅延バッファ回路。
【請求項９】
前記第２精密遅延線回路が、
前記概略遅延線出力信号及び前記位相検出信号を受取り、前記位相検出信号に基づいて前記第２概略遅延線出力信号を遅延させ、前記第２遅延線出力信号を発生する複数の精密遅延線セルを有する精密遅延線
を備えることを特徴とする請求項７に記載のゼロ遅延バッファ回路。
【請求項１０】
前記コントローラが、
前記第２出力信号及び前記第３出力信号を受取って、対応するロック検出出力信号を発生する複数のロック検出器と、
前記ロック検出出力信号及び遅延された第３出力信号を受取り、これらの両信号に基づいて第４出力信号を発生するロジック回路と、
前記第４出力信号を受取って前記制御信号を発生するカウンター
とを備えることを特徴とする請求項６に記載のゼロ遅延バッファ回路。
【請求項１１】
前記複数のロック検出器の各々が、
複数の第５出力信号を発生し、各々が前記第２出力信号と前記第３出力信号の中のいずれかを受取って、前記複数の第５出力信号の中のいずれかを発生する複数のフリップフロップと、
前記複数の第５出力信号を受取って、前記第２出力信号と前記複数の第３出力信号との間の遅延を表す前記対応するロック検出出力信号の中のいずれかを発生するＮＯＲ論理ゲートとを備え、
前記ロジック回路が、ＡＮＤ論理ゲートであることを特徴とする請求項１０に記載のゼロ遅延バッファ回路。
【請求項１２】
遅延ロック・ループ回路において、
周波数変調クロック信号及び出力クロック信号を受取って、該周波数変調クロック信号と該出力クロック信号との間の位相差を表す位相検出信号を発生する位相検出部と、
前記位相検出部に接続され、前記位相検出信号を受取り、チャージ・ポンプ信号を発生するチャージ・ポンプ部と、
前記チャージ・ポンプ信号を受信するループ・フィルタ回路と、
前記ループ・フィルタ回路及び前記位相検出部に接続され、前記周波数変調クロック信号及び前記出力クロック信号の位相を合わせる電圧制御遅延チェーン（ＶＣＤＣ）部
とを含むことを特徴とする遅延ロック・ループ回路。
【請求項１３】
前記ＶＣＤＣ部が、
前記周波数変調クロック信号を受取り、これを遅延させ、該遅延周波数変調クロック信号を発生し、該遅延周波数変調クロック信号に基づいて第１出力信号及び第２出力信号を発生する遅延パルス・ジェネレータと、
前記第１出力信号、制御信号、及び前記出力クロック信号と前記周波数変調クロック信号との間の遅延を表す第２遅延線出力信号を受取り、前記制御信号により制御され、前記出力クロック信号と前記遅延周波数変調クロック信号との間の遅延を表す複数の第３出力信号を発生する第１遅延線回路と、
前記第２出力信号及び前記複数の第３出力信号を受取って、これらの両信号間の遅延を表す前記制御信号を発生するコントローラと、
前記制御信号、前記周波数変調クロック信号、及び前記位相検出信号を受取って、前記出力クロック信号及び前記第２遅延線出力信号を発生する第２遅延線回路
とを備えることを特徴とする請求項１２に記載の遅延ロック・ループ回路。
【請求項１４】
前記位相検出部が、
前記周波数変調クロック信号を受取り、前記周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第１及び第２パルス信号を発生する第１位相検出部と、
前記周波数変調クロック信号を受取り、前記周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第３及び第４パルス信号を発生する第２位相検出部と、
前記第１及び第２位相検出部を動作モード及びリセットモードの中のいずれかで交互に動作させる信号ディバイディング部
とを備えることを特徴とする請求項１２に記載の遅延ロック・ループ回路。
【請求項１５】
前記第１位相検出部が、
その出力が第２論理ゲートの第１入力に接続される第１論理ゲート、及びその第２入力が前記信号ディバイディング部の第１出力に接続される、該第２論理ゲートと、
前記第１論理ゲートの第１入力、定信号、及び前記第２論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第１フリップフロップと、
前記第１論理ゲートの第２入力、前記定信号、及び前記第２論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第２フリップフロップとを備え、
前記第２位相検出部が、
その出力が第４論理ゲートの第１入力に接続される第３論理ゲート、及びその第２入力が前記信号ディバイディング部の第２出力に接続される、該第４論理ゲートと、
前記第３論理ゲートの第１入力、前記定信号、及び前記第４論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第３フリップフロップと、
前記第３論理ゲートの第２入力、前記定信号、及び前記第４論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第４フリップフロップとを備え、
前記信号ディバイディング部が、
前記周波数変調クロック信号と前記第２及び第４論理ゲートの入力とに接続された第５フリップフロップを備えることを特徴とする請求項１４に記載の遅延ロック・ループ回路。
【請求項１６】
前記第１及び第３論理ゲートがＡＮＤ論理ゲートであり、前記第２及び第４論理ゲートがＯＲ論理ゲートであることを特徴とする請求項１５に記載の遅延ロック・ループ回路。
【請求項１７】
電磁放射の減少した出力クロック信号を発生する方法において、
入力クロック信号の振幅より少ない振幅のスペクトラム拡散変調に基づいて周波数変調クロック信号を発生する第ａ段階と、
前記出力クロック信号と前記周波数変調クロック信号との位相を合わせて、これらの両信号間の位相差を取除く第ｂ段階
とを含むことを特徴とするクロック信号発生方法。
【請求項１８】
前記第ｂ段階が、
前記周波数変調クロック信号の周期を測定し、第１遅延周波数変調クロック信号を発生する第ｂ１段階と、
前記出力クロック信号の周期を測定する第ｂ２段階と、
前記第１遅延周波数変調クロック信号の前記周期と、前記出力クロック信号の前記周期との間の周期差を表す制御信号を発生する第ｂ３段階と、
前記制御信号に基づいて前記周波数変調クロック信号の位相を遅延させ、第２遅延周波数変調クロック信号を発生する第ｂ４段階と、
前記周波数変調クロック信号と前記出力クロック信号との間の位相差を検出する第ｂ５段階と、
該検出した位相差に基づいて、前記第２遅延周波数変調クロック信号のエッジを合わせる第ｂ６段階
とを備えることを特徴とする請求項１７に記載のクロック信号発生方法。
【請求項１９】
前記第ｂ５段階が、
前記周波数変調クロック信号及び前記出力クロック信号を受信する第ｂ５１段階と、
前記周波数変調クロック信号と前記出力クロック信号との間の位相差を検出する第ｂ５２段階と、
前記周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを検出する第ｂ５３段階と、
前記周波数変調クロック信号の立上りエッジ及び立下りエッジの中のいずれかが検出された場合、第１位相出力信号を発生し、前記出力クロック信号の立上りエッジ及び前記立下りエッジの中のいずれかが検出された場合は、第２位相出力信号を発生する第ｂ５４段階と、
複数の位相検出回路を交互にする分離信号を発生する第ｂ５５段階
とを備えることを特徴とする請求項１７に記載のクロック信号発生方法。
【請求項２０】
位相検出装置において、
周波数変調クロック信号を受取って、該周波数変調クロック信号及び出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第１及び第２パルス信号を発生する第１位相検出部と、
前記周波数変調クロック信号を受取って、該周波数変調クロック信号及び前記出力クロック信号の立上りエッジ及び立下りエッジの中のいずれかを各々表す第３及び第４パルス信号を発生する第２位相検出部と、
前記第１及び第２位相検出部を動作モード及びリセットモードの中のいずれかで交互に動作させる信号ディバイディング部
とを含む位相検出装置。
【請求項２１】
前記第１位相検出部が、
その出力が第２論理ゲートの第１入力に接続される第１論理ゲート、及びその第２入力が前記信号ディバイディング部の第１出力に接続される、該第２論理ゲートと、
前記第１論理ゲートの第１入力、定信号、及び前記第２論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第１フリップフロップと、
前記第１論理ゲートの第２入力、前記定信号、及び前記第２論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第２フリップフロップとを備え、
前記第２位相検出部が、
その出力が第４論理ゲートの第１入力に接続される第３論理ゲート、及びその第２入力が前記信号ディバイディング部の第２出力に接続される、該第４論理ゲートと、
前記第３論理ゲートの第１入力、前記定信号、及び前記第４論理ゲートの出力に接続され、前記周波数変調クロック信号に応じる第３フリップフロップと、
前記第３論理ゲートの第２入力、前記定信号、及び前記第４論理ゲートの前記出力に接続され、前記出力クロック信号に応じる第４フリップフロップとを備え、
前記信号ディバイディング部が、
前記周波数変調クロック信号と前記第２及び第４論理ゲートの入力とに接続された第５フリップフロップを備えることを特徴とする請求項２０に記載の位相検出装置。
【請求項２２】
前記第１及び第３論理ゲートがＡＮＤゲートであり、前記第２及び第４論理ゲートがＯＲ論理ゲートであることを特徴とする請求項２１に記載の位相検出装置。
【請求項２３】
前記信号ディバイディング部が、前記第５フリップフロップの出力に基づいて前記第１位相検出部及び前記第２位相検出部のモードを交互にすることを特徴とする請求項２０に記載の位相検出装置。
【請求項２４】  
ＳＳＣジェネレータから出力された第１周波数変調クロック信号に基づいて第２クロック信号を生成する段階と、
前記第２クロック信号と前記第１周波数変調クロック信号との間の位相差を検出する段階と、
前記位相差が減少するように前記第２クロック信号を修正する修正段階とを有し、
前記修正段階は、前記第１周波数変調クロック信号の周期に基づく第１総遅延時間により前記第２クロック信号を概略チューニングする段階と、第２総遅延時間により前記第２クロック信号を精密チューニングする段階とを有し、
前記第２クロック信号を概略チューニングする段階は、 
前記第１周波数変調クロック信号の周期を決定する段階と、
前記第２クロック信号の遅延時間を決定する段階と、
前記第１周波数変調クロック信号の周期と前記第２クロック信号の遅延時間とを比較して、この比較結果に基づいて概略チューニングを行う段階とを有することを特徴とするクロック信号生成方法。
【請求項２５】  
前記第１周波数変調クロック信号の遅延タップの数を計算することにより前記第１周波数変調クロック信号の周期を決定し、
前記第２クロック信号の遅延タップの数を計算することにより前記第２クロック信号の遅延時間を決定し、
前記第１周波数変調クロック信号の周期と前記第２クロック信号の遅延時間との比較は、前記第１周波数変調クロック信号と前記第２クロック信号についてそれぞれ計算された遅延タップの数を比較することにより行うことを特徴とする請求項２４に記載のクロック信号生成方法。
【請求項２６】  
ＳＳＣジェネレータから出力された第１周波数変調クロック信号に基づいて第２クロック信号を生成する遅延ロック・ループ回路と、
前記第２クロック信号と前記第１周波数変調クロック信号との間の位相差を決める位相検出部と、
前記位相差が減少するように前記第２クロック信号を遅延させるための第１制御信号を生成する電圧制御遅延チェーン（ＶＣＤＣ）部とを有し、
前記ＶＣＤＣ部は、前記第１周波数変調クロック信号の周期に基づいて前記第１制御信号を生成し、
前記ＶＣＤＣ部は、
前記第１周波数変調クロック信号の周期を第１デジタル信号に変換する第１時間−デジタル変換器と、
前記第２クロック信号の遅延を第２デジタル信号に変換する第２時間−デジタル変換器と、
前記第１，第２デジタル信号の比較に基づいて前記第２クロック信号を遅延するための前記第１制御信号を生成する制御部とを有することを特徴とするクロック信号生成システム。
【請求項２７】  
前記ＶＣＤＣは、前記第１周波数変調クロック信号の遅延タップの数を計算することで前記第１周波数変調クロック信号の周期を決め、前記第２クロック信号の遅延タップの数を計算することで前記第２クロック信号の遅延時間を決め、前記第１周波数変調クロック信号と前記第２クロック信号についてそれぞれ計算された遅延タップの数の比較に基づいて前記第１制御信号を生成することを特徴とする請求項２６に記載のクロック信号生成システム。