【事件の表示】
　特願２００３−１１５５１６「分散されたゲートドライバを備えた電源集積回路」拒絶査定不服審判事件〔平成１６年１月８日出願公開、特開２００４−７６０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年４月２１日（パリ条約に基づく優先権主張　２００２年４月２２日、アメリカ合衆国）の特許出願であって、平成１８年１１月３０日付けの拒絶理由通知に対して平成１９年３月２９日に意見書及び手続補正書が提出され、さらに、平成２０年１２月１日付けの最後の拒絶理由通知に対して平成２１年５月２６日に意見書及び手続補正書が提出されたが、同年６月１１日付けで、同年５月２６日に提出された手続補正書による補正が却下されるとともに、拒絶査定がなされた。
　それに対して、同年１０月２２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１月２８日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２１年１０月２２日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２１年１０月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書（平成１９年３月２９日に提出された手続補正書により補正された明細書）の特許請求の範囲の請求項１〜１３を、補正後の明細書の特許請求の範囲の請求項１〜３と補正するものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】　基板上に作られる電源集積回路であって、
　ゲートと、複数の出力セグメントとして配置されたインターディジタル構造のソース／ドレイン領域とを有する出力トランジスタと、
　該出力トランジスタの前記ゲートに結合され、各々が前記出力セグメントのうちの対応する１つに隣接して前記基板上に置かれている複数のドライバセグメントを有する、ゲートドライバと、
　該ゲートドライバに結合された論理回路と、
を含むことを特徴とする電源集積回路。」
　
（補正後）
　「【請求項１】　制御回路（５１）と、前記制御回路（５１）によって生成された信号によって駆動されるゲートドライバ（５２）と、前記ゲートドライバ（５２）にゲートが結合され、前記ゲートドライバ（５２）によってターンオン／ターンオフされる出力トランジスタ（５４）とを含む、基板上に作製された電源集積回路（５０）であって、
　前記出力トランジスタ（５４）は複数のトランジスタセグメント（ＯＳ１〜ＯＳ４）から構成され、前記各トランジスタセグメントは互いに平行に設けられ、前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド（５５）及びドレインパッド（５６）が、各トランジスタセグメントのソースパッド（５５）が同じ側に、各トランジスタセグメント（ＯＳ１〜ＯＳ４）のドレインパッド（５６）が同じ側にそれぞれ配置されるよう各トランジスタセグメント（ＯＳ１〜ＯＳ４）の対向する端部に設けられ、
　前記ゲートドライバ（５２）は、前記各トランジスタセグメント（ＯＳ１〜ＯＳ４）と同数のゲートドライバセグメント（ＧＳ１〜ＧＳ４）から構成され、各ゲートドライバセグメント（ＧＳ１〜ＧＳ４）は、対応するトランジスタセグメント（ＯＳ１〜ＯＳ４）に隣接するように設けられ、前記各ゲートドライバセグメント（ＧＳ１〜ＧＳ４）は前記制御回路（５１）によって生成された信号によって並列に駆動されることを特徴とする電源集積回路。」
　
２．補正の目的及び新規事項の追加の有無についての検討
　まず、本件補正のうち、補正前の請求項１を補正後の請求項１と補正する部分（以下「請求項１についての補正」という。）について検討する。
　請求項１についての補正は、補正前の請求項１に係る発明の発明特定事項を限定するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、請求項１についての補正により補正された部分は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）の００１１段落〜００１６段落及び当初図面の図２〜４に記載されているものと認められるから、請求項１についての補正は、当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、請求項１についての補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　そこで、補正事項１についての補正による補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、請求項１についての補正がいわゆる独立特許要件を満たすものであるか否かについて、更に検討する。
　
３．独立特許要件について
（１）補正後の発明
　本願の請求項１についての補正による補正後の請求項１〜３に係る発明は、請求項１についての補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１−２３８０３７号公報（以下「引用例」という。）には、第１図〜第３図と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「〔産業上の利用分野〕
　
本発明は半導体装置、半導体装置の設計支援システム、及び半導体装置を用いた電源システムに係り、特に負荷電流の大きさに対応して出力段素子とその駆動回路の電流容量を適正に設計せざるを得ないパワーＩＣに好適な半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システムに関する
〔従来の技術〕
　出力段のパワー素子とその駆動回路、及び信号回路とが同一の半導体チップ内に構成されたパワーＩＣとして、ピー　シー　アイ　１９８７プロシーデングス（１９８７．９）第３８２項から３９４項（ＰＣＩ　1987 Proceedings p p382-394）において論じられる様なものがある。」（３ページ右上欄１５行〜左下欄９行）
　
ｂ．「〔発明が解決しようとする課題〕
　上記従来技術では、３９２項の図に示される如く、出力段素子部（HIGH POWER SECTION）と、その駆動回路部（MEDIUM POWER SECTION）とは、夫夫別単位として構成されている。この為、更に大電流出力の用途には本ＩＣを適用できず、出力段素子の設計変更が必要となる。出力段素子の電流容量が大きくなれば、これを駆動するための電流も大きくしなければならず、駆動回路部も同時に設計変更が必要となる。一方、本従来技術に示されるＩＣの出力電流よりも小出力の用途では、本ＩＣの使用は可能である。しかし、従来技術の３９２頁の図からわかる通り、出力段素子部とその駆動回路部は、一般にパワーＩＣのチップ面積の大半を占める。従って、低価格のパワーＩＣを提供するためには、負荷に供給する電流に応じた電流容量の出力段素子とその駆動回路を設けることが重要となる。しかし、パワーＩＣの用途は多岐に渡り、用途に応じて出力段素子とその駆動回路を持つパワーＩＣを準備した場合、多品種化が免れない。また、用途に対応してその都度設計を行なった場合には、設計期間が長期化する問題もある。
　本発明の第１の目的は、１種類の出力段素子とその駆動回路を準備するだけで、用途に応じた新設計を不要にするとともに、電流容量の異なる用途にも適用可能とした半導体装置を提供することにある。」（３ページ左下欄１０行〜右下欄１７行）
　
ｃ．「〔課題を解決するための手段〕
　
上記目的は、負荷電流を通流するための出力段素子と、その駆動回路との接続体を単位セルとする半導体装置を作製することによって達成される
　本発明の他の特徴は以下に述べる実施例の説明から明らかとなるであろう。
〔作用〕
　パワーＩＣにおいては、負荷電流に応じて変更を要する部分は出力段素子とその駆動回路である。
　
そこで、前述した単位セルを作製しておけば、負荷電流に応じて単位セルの並列接続数を変更するだけで、種々の電流容量の負荷に対応できる
　
ｄ．「〔実施例〕
　
以下、本発明の一実施例を第１図によって説明する。図において、１は出力段素子部であり、コネクタ・エミッタ電流路（審決注：「コレクタ・エミッタ電流路」の誤記）が第１の電源Ｅと負荷とに直列に接続されるＮＰＮバイポーラトランジスタＱ
１
で構成されている。２はＱ
１
を駆動するためのバイパーラトランジスタ（審決注：「バイポーラトランジスタ」の誤記）の制御端子であるベースに接続される駆動回路部であり、第１及び第２のＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）Ｑ
２
，Ｑ
３
で構成されており、Ｇは駆動回路部に信号回路４からの信号を入力する為の入力端子である。信号回路４には、Ｑ
１
を過電流や過温度等から保護する機能や、ＩＣチップ３の外部からマイクロコンピュータ等で入力する信号Ｓ
１
〜Ｓ
ｎ
を処理して駆動回路部２に伝送す信号を形成する機能等を含んでいるが、ここでは内部の詳細構成については説明を省略する。破線で囲まれる３がＩＣチップであり単一の半導体基板で構成されるＶ
ＣＣ
は、信号回路４及び駆動回路部２に電力を供給する為の第２の制御用電源である。Ｅは主電源であり、出力段素子Ｑ
１
の開閉に伴なって負荷Ｒに電力を供給し好ましくは第１の電源Ｅの出力電力（電圧及び／または電流）は第２の電源Ｖ
ＣＣ
の出力電力（電圧及び／または電流）よりも大きい。
　
ｅ．「
本実施例における出力段素子部１及び駆動回路部２のデバイス構成例を第２図に示す。図において、Ｑ
１
，Ｑ
２
，Ｑ
３
及びＶ
ＣＣ
，Ｇ，Ｅ
１
，Ｅ
２
の記号は第１図と同一の素子又は端子を示す。第２図の様な構成を持つ半導体装置を単位セルとして、第１図のＩＣチップ３に適用するものである。本実施例によれば、出力段素子部１と駆動回路部２とを極めて近接して設けることができ、両回路部間の配線のインダクタンスを低減できるため、駆動回路部２から出力段素子部１に供給する駆動電流の立上りが急峻になり、出力段素子部１内の半導体素子を短時間で開閉できる効果がある
　パワーＩＣでは、負荷に供給する電流を通流することから、出力段素子部１で発生する損失が、全チップ内の損失の８０％程度を占めるため、この部分の損失低減はチップ温度の低下につながり、ＩＣの信頼性を向上できる効果もある。
　また、パワーＩＣでは第１図に示す主電源Ｅが１００Ｖ以上になることが多く、主電源Ｅを利用して出力段素子部１内の半導体素子Ｑ１を駆動しようとした場合、駆動回路２内のＱ２，Ｑ３にもＱ１と同じ耐電圧のＭＯＳ　ＥＦＴが必要となる。一般に半導体素子は、耐電圧が大きくなる径内部の電圧降下も大きくなる為、Ｑ２，Ｑ３の損失が増大する。そこで、第１図の実施例では主電源Ｅ比べて電圧の低い制御用電源ＶＣＣから駆動回路部２に供給する電力を得る様にしている。」（４ページ左下欄４行〜右下欄１０行）
　
ｆ．「
第３図に他の実施例を示す。第３図では、第２図に示した単位セルを複数個並列に配線手段によって接続して単一の半導体基板に集積化し、負荷電流Ｉ
Ｏ
をそれぞれの出力段素子部１に分流させる様にしている。つまり、第１図、第２図に示した１，２がＭ個（Ｍ≧２）半導体基板に並設され、配線手段によってＭ個のうちのＮ個（１≦Ｎ≦Ｍ）のＱ
１
のコレクタ・エミッタ電流路が並列に接続され、かつ、Ｎ個の入力端子が共通に信号回路４の図示しない出力端子に接続される。
　
（２−２）また、引用例の第３図からは、ＩＣチップ３上に信号回路４及び複数の単位セル５が形成され、各単位セル５は、出力段素子部１及び当該出力段素子部１に隣接する駆動回路部２とからなるとともに、出力段素子部１どうし及び駆動回路部２どうしが各々隣接するように、一列に並んで配置されていることが見て取れる。
　
（２−３）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ＮＰＮバイポーラトランジスタＱ１で構成されている出力段素子部１と、第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２とからなる単位セル５が、Ｍ個半導体基板に併設され、配線手段によってＭ個のうちのＮ個（１≦Ｎ≦Ｍ）の前記Ｑ１のコレクタ・エミッタ電流路が並列に接続され、かつ、Ｎ個の入力端子が共通に信号回路４の出力端子に接続されている、単一の半導体基板に集積化されたパワーＩＣであって、前記単一の半導体基板で構成されるＩＣチップ３上に前記信号回路４及び複数の前記単位セル５が形成され、各前記単位セル５は、前記出力段素子部１及び当該出力段素子部１に隣接する前記駆動回路部２とからなり、前記出力段素子部１どうし及び前記駆動回路部２どうしが各々隣接するように、一列に並んで配置されているパワーＩＣ。」
　
（３）補正発明と引用発明との対比
（３−１）補正発明と引用発明とを対比する。
　引用発明において、「信号回路４」によって「駆動回路部２」が制御されていることは当業者にとって自明である。
　したがって、引用発明の「信号回路４」は、補正発明の「制御回路（５１）」に相当する。
　また、引用発明において、「ＩＣチップ３」上で互いに接続されたＮ個の「第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２」が、全体として一つの駆動回路として機能していることは明らかである。
　したがって、引用発明のＮ個の「第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２」からなる部分と、補正発明の「前記制御回路（５１）によって生成された信号によって駆動されるゲートドライバ（５２）」とは、「前記制御回路（５１）によって生成された信号によって駆動されるドライバ」である点で一致する。
　
（３−２）引用例の第１図の記載、及び上記（２−１）摘記事項ｄ．「Ｅは主電源であり、出力段素子Ｑ１の開閉に伴なって負荷Ｒに電力を供給し」という記載から、引用発明の「ＮＰＮバイポーラトランジスタＱ１で構成されている出力段素子部１」は、「駆動回路部２」に結合されており、当該「駆動回路部２」によってターンオン／ターンオフされることが明らかである。
　また、「ＩＣチップ３」上で、互いに接続されたＮ個の「ＮＰＮバイポーラトランジスタＱ１で構成されている出力段素子部１」が全体として一つのＮＰＮバイポーラトランジスタとして機能していることも、当業者にとって明らかである。
　したがって、引用発明のＮ個の「第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２」からなる部分と、補正発明の「前記ゲートドライバ（５２）にゲートが結合され、前記ゲートドライバ（５２）によってターンオン／ターンオフされる出力トランジスタ（５４）」とは、「前記ドライバに結合され、前記ドライバによってターンオン／ターンオフされる出力トランジスタ」である点で一致する。
　さらに、引用発明の「単一の半導体基板に集積化されたパワーＩＣ」が補正発明の「基板上に作製された電源集積回路（５０）」に相当することは自明である。
　
（３−３）引用発明の各「単位セル５」における「ＮＰＮバイポーラトランジスタＱ１で構成されている出力段素子部１」は、補正発明の「トランジスタセグメント（ＯＳ１〜ＯＳ４）」に相当する。
　したがって、引用発明と補正発明とは、「前記出力トランジスタは複数のトランジスタセグメント（ＯＳ１〜ＯＳ４）から構成され」ている点で一致する。
　また、引用発明においては、「各前記単位セル５は、前記出力段素子部１及び当該出力段素子部１に隣接する前記駆動回路部２とからなり、前記出力段素子部１どうし及び前記駆動回路部２どうしが各々隣接するように、一列に並んで配置されている」のであるから、引用発明も補正発明と同様に、「前記各トランジスタセグメントは互いに平行に設けられ」ているものと認められる。
　
（３−４）引用発明の各「単位セル５」における「第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２」と、補正発明の「ゲートドライバセグメント（ＧＳ１〜ＧＳ４）」とは、「ドライバセグメント」である点で一致する。
　そして、引用発明においては、「ＮＰＮバイポーラトランジスタＱ１で構成されている出力段素子部１」と「第１及び第２のＭＯＳ型電界効果トランジスタＱ２，Ｑ３で構成され、前記Ｑ１を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部２」が同一の「単位セル５」に含まれているから、「出力段素子部１」と「駆動回路部２」とが同数であることは明らかである。
　また、引用発明は、「各前記単位セル５は、前記出力段素子部１及び当該出力段素子部１に隣接する前記駆動回路部２とからな」るものであるから、「出力段素子部１」と「駆動回路部２」とが隣接していることも明らかである。
　さらに、引用発明において、各「駆動回路部２」が、「信号回路４」によって生成された信号により並列に駆動されていることは、引用例の第３図の記載、及び上記（２−１）摘記事項ｆ．の「つまり、第１図、第２図に示した１，２がＭ個（Ｍ≧２）半導体基板に並設され、配線手段によってＭ個のうちのＮ個（１≦Ｎ≦Ｍ）のＱ１のコレクタ・エミッタ電流路が並列に接続され、かつ、Ｎ個の入力端子が共通に信号回路４の図示しない出力端子に接続される。」という記載等から明らかである。
　したがって、引用発明と補正発明とは、「前記ドライバは、前記各トランジスタセグメント（ＯＳ１〜ＯＳ４）と同数のドライバセグメントから構成され、各ドライバセグメントは、対応するトランジスタセグメント（ＯＳ１〜ＯＳ４）に隣接するように設けられ、前記各ドライバセグメントは前記制御回路（５１）によって生成された信号によって並列に駆動される」ものである点で一致する。
　
（３−５）したがって、補正発明と引用発明とは、
　「制御回路（５１）と、前記制御回路（５１）によって生成された信号によって駆動されるドライバと、前記ドライバに結合され、前記ドライバによってターンオン／ターンオフされる出力トランジスタとを含む、基板上に作製された電源集積回路（５０）であって、
　前記出力トランジスタは複数のトランジスタセグメント（ＯＳ１〜ＯＳ４）から構成され、前記各トランジスタセグメントは互いに平行に設けられ、
　前記ドライバは、前記各トランジスタセグメント（ＯＳ１〜ＯＳ４）と同数のドライバセグメントから構成され、各ドライバセグメントは、対応するトランジスタセグメント（ＯＳ１〜ＯＳ４）に隣接するように設けられ、前記各ドライバセグメントは前記制御回路（５１）によって生成された信号によって並列に駆動されることを特徴とする電源集積回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「出力トランジスタ」が「ゲート」を備えた「出力トランジスタ（５４）」であり、「ドライバ」が「出力トランジスタ（５４）」の「ゲート」に「結合され」た「ゲートドライバ（５２）であるのに対して、引用発明は、「出力トランジスタ」が「ＮＰＮバイポーラトランジスタＱ１」であり、「ドライバ」が「ＮＰＮバイポーラトランジスタＱ１」の「制御端子であるベースに接続される駆動回路部２」である点。
　
（相違点２）
　補正発明は、「前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド（５５）及びドレインパッド（５６）が、各トランジスタセグメントのソースパッド（５５）が同じ側に、各トランジスタセグメント（ＯＳ１〜ＯＳ４）のドレインパッド（５６）が同じ側にそれぞれ配置されるよう各トランジスタセグメント（ＯＳ１〜ＯＳ４）の対向する端部に設けられ」ているのに対して、引用発明はそのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）相違点１は、電源集積回路（パワーＩＣ）の出力段に用いるトランジスタとして、補正発明がＭＯＳトランジスタを使用しているのに対して、引用発明がバイポーラトランジスタを使用していることに起因するものと認められるが、一般に、パワーＩＣの出力段に用いるパワートランジスタとしてＭＯＳトランジスタを用いることは、例えば本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２００２−４３５２１号公報
　
　上記周知例１には、図１〜３と共に次の記載がある。
　「【００１５】
【発明の実施の形態】（第１実施形態）図１に本発明の一実施形態を適用した半導体装置の回路構成を示す。また、図２に、図１に示した半導体装置の一部の断面構成を模式的に表した図を示し、図３に、図１に示した半導体装置のレイアウトの一部を示す。」
　「【００１８】
また、出力段１には、半導体スイッチング素子としての横型パワーＭＯＳＦＥＴ（以下、ＬＤＭＯＳという）６が備えられている。このＬＤＭＯＳ６が駆動時に発熱を伴う発熱素子に相当し、このＬＤＭＯＳ６のドレインにつがる端子６ａに負荷Ａが接続される。
なお、負荷Ａとしては、例えば電磁弁駆動用のソレノイド等が該当する
　「【００２２】図２は、このように構成された半導体装置のうちのＬＤＭＯＳ６及び温度保護回路７に備えられたダイオード９の模式的断面構成を示している。
【００２３】
図２に示すように、ＬＤＭＯＳ６及び温度保護回路７は、支持基板１１上に絶縁層１２を介してｐ-型の活性層１３が配置されたＳＯＩ基板１４上に形成されている
　
　ここにおいて、図１及び２に記載された半導体装置が、ソレノイド等の負荷に電力を供給するパワーＩＣであることは明らかであるから、上記周知例１には、パワーＩＣにおいて、出力段にＭＯＳトランジスタ（横型パワーＭＯＳＦＥＴ）を用いることが記載されているものと認められる。
　
ｂ．周知例２：特開平５−３４３６２０号公報
　
　上記周知例２には、図１と共に以下の記載がある。
　「【０００１】
【産業上の利用分野】本発明は、一つの半導体素体に集積された半導体素子、抵抗体、コンデンサ等によって電気回路を構成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
回路要素を一つの半導体素体に集積した半導体装置は集積回路装置ＩＣとして広く用いられ、パワーデバイスも一体にしたパワーＩＣも開発されている。
　「【０００７】
【実施例】
図１は本発明の一実施例に用いる半導体基板を概念的に示し、シリコン基板一に論理回路、駆動回路その他の回路と内部電源を含む機能回路部とそれに接続されるスイッチング素子としてのＮチャネルＭＯＳＦＥＴ２１、２２、ＮＡＮＤ回路３１、否定回路３２が集積されている。電源端子４１は機能回路部２およびＭＯＳＦＥＴ２１のドレインと、出力端子４２はＭＯＳＦＥＴ２１のソースと接続され、ＭＯＳＦＥＴ２１のゲートおよびＧＮＤ (グランド) 端子４３が機能回路部に接続されている
　
　したがって、上記周知例２には、パワーＩＣにおいて、出力段にＭＯＳトランジスタ（ＭＯＳＦＥＴ２１）を用いることが記載されているものと認められる。
　
（４−１−２）したがって、上記（４−１−１）に記載した周知技術を勘案すると、引用発明において、出力段に用いるトランジスタとして、「ＮＰＮバイポーラトランジスタＱ１」に換えてＭＯＳトランジスタを採用すること、すなわち、補正発明のように、「出力トランジスタ」が「ゲート」を備えた「出力トランジスタ（５４）」であり、「ドライバ」が「出力トランジスタ（５４）」の「ゲート」に「結合され」た「ゲートドライバ（５２）である構成とすることは、当業者が適宜なし得たことである。
　したがって、相違点１は当業者が適宜なし得た事項に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、大電力を供給するＭＯＳトランジスタにおいて、ソース及びドレインを指状に形成するとともに、ソースパッド及びドレインパッドを両端に配置する構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例１及び３にも記載されているように、当業者における周知技術である。
　
ａ．周知例１（再掲）：特開２００２−４３５２１号公報
　
　上記周知例１には、図１〜３と共に次の記載がある。
　「【００１５】
【発明の実施の形態】（第１実施形態）図１に本発明の一実施形態を適用した半導体装置の回路構成を示す。また、図２に、図１に示した半導体装置の一部の断面構成を模式的に表した図を示し、図３に、図１に示した半導体装置のレイアウトの一部を示す。」
　「【００１８】
また、出力段１には、半導体スイッチング素子としての横型パワーＭＯＳＦＥＴ（以下、ＬＤＭＯＳという）６が備えられている。このＬＤＭＯＳ６が駆動時に発熱を伴う発熱素子に相当し、このＬＤＭＯＳ６のドレインにつがる端子６ａに負荷Ａが接続される。
なお、負荷Ａとしては、例えば電磁弁駆動用のソレノイド等が該当する
　「【００２６】図３は、これらＬＤＭＯＳ６及びダイオード９のレイアウトを示している。
【００２７】
図２に示したＬＤＭＯＳ６のソース領域１５やドレイン領域１６は、図３に示すソース電極２５やドレイン電極２６に電気的に接続されるが、これらソース電極２５及びドレイン電極２６は、例えば櫛歯状に構成され、互いの櫛歯が噛み合わさるようなレイアウトとされる。そして、櫛歯がまとめられた領域、すなわち櫛歯に対して垂直方向に延設された領域にソース電極２５のパッド２５ａ及びドレイン電極２６のパッド２６ａが備えられたレイアウトとされている
　
　したがって、上記周知例１には、電磁弁駆動用のソレノイド等の大電力を供給するＭＯＳトランジスタ（ＬＤＭＯＳ）において、ソース及びドレインを、櫛歯が噛み合わさるように、すなわち指状に形成するとともに、ソースパッド及びドレインパッドを両端に設けることが記載されているものと認められる。
　
ｂ．周知例３：特開平８−１３９３１８号公報
　
　上記周知例３には、図１０及び１１と共に次の記載がある。
　「【０００１】
【産業上の利用分野】
本発明は、低オン抵抗を必要とする例えば電源用ＩＣ、モータ駆動用ＩＣなどに適用される、半導体基板の一方の主面側にソース電極とドレイン電極とを有する横型電界効果トランジスタ、とくにその電極構造に関する
　「【０００３】従来のＭＯＳ（金属−酸化膜−半導体）型のゲートを有する横型電界効果トランジスタすなわちＭＯＳＦＥＴのチップ１００の要部断面図を図１０に、平面図を図１１に示す。」
　「【０００４】
実際の横型ＭＯＳＦＥＴでは、ｎソース領域１０５とｎドレイン領域１０７とが対向する長さを長くとれるように、ｎソース領域１０５とｎドレイン領域１０７とをストライプ状に形成し、しかも図１０のＦ−Ｆ’、Ｇ−Ｇ’線で囲まれた部分を反転、繰り返しして多数配置し、それぞれの領域に接触する電極をストライプ状に設け、更に各ストライプの端を接続した櫛歯状の電極とすることが多い。ｎソース領域１０５とｎドレイン領域１０７とを櫛歯状とすることもある。
図１１において、点線が図１０のｎソース領域１０５、ｎドレイン領域１０７とそれぞれ接触しているソースコンタクト１１４、ドレインコンタクト１１５、太線がソース電極１１０とドレイン電極１１１である。ソース電極１１０とドレイン電極１１１との端の部分には、ワイヤボンディングのためパッシベーション膜で覆われていないソースパッド１１６、ドレインパッド１１７が設けられている。
　
　したがって、上記周知例３には、電源用ＩＣ等の大電力を供給するＭＯＳトランジスタ（横型ＭＯＳＦＥＴ）において、ソース及びドレインを、櫛歯状すなわち指状に形成するとともに、ソースパッド及びドレインパッドを両端に設けることが記載されているものと認められる。
　
（４−２−２）したがって、上記（４−２−１）に記載した周知技術を勘案すると、引用発明において、出力段に用いるトランジスタとして、「ＮＰＮバイポーラトランジスタＱ１」に換えてＭＯＳトランジスタを採用するに当たり、ＭＯＳトランジスタとして、ソース及びドレインを指状に形成するとともに、ソースパッド及びドレインパッドを両端に配置する構造とすることは、当業者が容易になし得たことである。
　そして、引用発明においては、出力段に用いる各トランジスタを並列に接続するものであるところ、そのような接続のためには、各トランジスタのソースパッド及びドレインパッドが各々同じ側になるように配置することが好ましいことは、当業者にとって自明である。
　したがって、引用発明において、出力段に用いるトランジスタとして、「ＮＰＮバイポーラトランジスタＱ１」に換えてＭＯＳトランジスタを採用するに当たり、補正発明のように、「前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド（５５）及びドレインパッド（５６）が、各トランジスタセグメントのソースパッド（５５）が同じ側に、各トランジスタセグメント（ＯＳ１〜ＯＳ４）のドレインパッド（５６）が同じ側にそれぞれ配置されるよう各トランジスタセグメント（ＯＳ１〜ＯＳ４）の対向する端部に設けられ」る構成とすることは、当業者が容易になし得たことである。
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　請求項１についての補正による補正後の請求項１に係る発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、請求項１についての補正以外の補正について検討するまでもなく、本件補正は、特許法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
４．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年１０月２２日に提出された手続補正書による補正は上記のとおり却下され、平成２１年５月２６日に提出された手続補正補による補正は原審において却下されているから、本願の請求項１〜１３に係る発明は、平成１９年３月２９日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　そして、本願発明の発明特定事項を限定した発明である補正発明は、上記第２．３．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。