【事件の表示】
　特願２００４−３７７０８８「半導体素子の高電圧スイッチ回路」拒絶査定不服審判事件〔平成１７年９月８日出願公開、特開２００５−２４３２１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１２月２７日（パリ条約に基づく優先権主張　２００４年２月２５日、大韓民国）の特許出願であって、平成２１年１１月６日付けの拒絶理由通知に対して平成２２年３月２３日に意見書及び手続補正書が提出されたが、同年８月１１日付けで拒絶査定がなされた。
　それに対して、同年１２月１７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年９月６日付けで審尋がなされ、平成２４年１月１３日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１２月１７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１２月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３を補正して、補正後の特許請求の範囲の請求項１〜３とするとともに、補正前の明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　制御電圧が生成される制御ノードと、
前記制御電圧に応じて第１高電圧を伝送する第１トランジスタと、
　スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
　前記制御電圧と第２高電圧に応じて同第２高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
　クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第２高電圧をブーストする第１及び第２キャパシタと、
　前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含み、
　前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第１及び第２キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」
　
（補正後）
　「【請求項１】
　制御電圧が生成される制御ノードと、
前記制御電圧に応じて第１高電圧を伝送する第１トランジスタと、
　スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
　前記制御電圧と第２高電圧に応じて同第２高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
　クロック信号に応じて前記制御ノードに印加された前記第２高電圧を前記プリチャージ電圧と合わせてポンピングする第１キャパシタと、
　前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第２高電圧をポンピングする第２キャパシタと、
　前記第１キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含み、
　前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第１及び第２キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」
　
２．本件補正による補正事項
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第２高電圧をブーストする第１及び第２キャパシタと」を、「クロック信号に応じて前記制御ノードに印加された前記第２高電圧を前記プリチャージ電圧と合わせてポンピングする第１キャパシタと、　前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第２高電圧をポンピングする第２キャパシタと」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含み」を、「前記第１キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含み」と補正して、補正後の請求項１とすること。
　
（３）補正前の明細書の０００５段落、００１８段落及び００２２段落を補正して、各々補正後の明細書の０００５段落、００１８段落及び００２２段落すること。
　
３．補正の目的の適否、及び新規事項の有無についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第２高電圧をブーストする第１及び第２キャパシタ」に対して技術的限定を加えるものであるから、当該補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００１８段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第２トランジスタ」に対して技術的限定を加えるものであるから、当該補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、当初明細書の００１８段落〜００２１段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の明細書の記載について、補正事項１及び２と整合するように修正し、併せて、誤記の訂正及びより分かりやすい表現への修正を行うものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　制御電圧が生成される制御ノードと、
前記制御電圧に応じて第１高電圧を伝送する第１トランジスタと、
　スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
　前記制御電圧と第２高電圧に応じて同第２高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
　クロック信号に応じて前記制御ノードに印加された前記第２高電圧を前記プリチャージ電圧と合わせてポンピングする第１キャパシタと、
　前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第２高電圧をポンピングする第２キャパシタと、
　前記第１キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含み、
　前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第１及び第２キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１５１６０１号公報（以下「引用例」という。）には、図１、６、１４及び１６とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、データ選択線における信号遅延を改善し、しかも高密度セル配置を可能とする半導体記憶装置に関する。」
　
ｂ．「【００２９】
【発明の実施の形態】
（第１の実施の形態）以下、図面を参照して本発明を実施の形態により説明する
【００３０】
図１は、本発明の半導体記憶装置を不揮発性メモリに実施した第１の実施の形態による全体の構成を示すブロック図である
【００３１】１は、複数個の不揮発性メモリセルが直列または並列接続して構成されたＮＡＮＤ型またはＡＮＤ型メモリセルユニットを有するメモリセルアレイである。複数のＮＡＮＤ型またはＡＮＤ型メモリセルユニットはいくつかのメモリセルブロックに分割されている。メモリセルアレイ１内には、後述するようにデータ選択線（ワード線）、メモリブロック選択線（セレクトゲート線）及びデータ転送線（ビット線）が設けられている。
【００３２】また、データ転送線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ／データラッチ回路２が設けられている。このセンスアンプ／データラッチ回路２は例えばフリップフロップ回路を主体として構成されている。さらに、センスアンプ／データラッチ回路２は、データ入出力バッファ３に接続されている。センスアンプ／データラッチ回路２とデータ入出力バッファ３との接続は、アドレスバッファ４からのアドレス信号を受けるカラムデコーダ５の出力によって制御される。
【００３３】メモリセルアレイ１に対して、メモリセルの選択を行うため、より具体的にはメモリブロック選択線及びデータ選択線を制御するために、ロウデコーダ６が設けられている。このロウデコーダ６の出力はデータ選択線ドライバ群７を介してメモリセルアレイ１のデータ選択線に供給される。
【００３４】基板電位制御回路８は、メモリセルアレイ１が形成されているｐ型基板またはｐ型ウェルに供給するための電位を発生するために設けられており、特に消去時に、ｐ型基板またはｐ型ウェルに供給する消去電圧の値は１０Ｖ以上に昇圧されるようにすることが望ましい。
【００３５】
さらに、メモリセルアレイ１内の選択されたメモリセルにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Ｖｐｇｍを発生するためのＶｐｇｍ発生回路９ａが形成されている。このＶｐｇｍ発生回路９ａとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するためのＶＰａｓｓ発生回路９ｂ及びデータ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するためのＶｒｅａｄ発生回路９ｃが設けられている。書き込み用中間電圧ＶＰａｓｓ及び読み出し用中間電圧Ｖｒｅａｄは書き込み電圧Ｖｐｇｍよりは低いが、いずれも電源電圧より昇圧された電圧である
　
ｃ．「【０１１７】
図１４は、図６中のワード線ドライバ回路１３ａ、１３ｂ及びロウアドレス選択回路１４ａ、１４ｂの具体的な回路構成をメモリセルアレイ１と共に示したものである
【０１１８】
ロウアドレス選択回路１４ａ、１４ｂはそれぞれ、ＮＡＮＤゲート５１と、このＮＡＮＤゲート５１の出力を反転するインバータ５２とからそれぞれ構成されている。一方のロウアドレス選択回路１４ａ内のＮＡＮＤゲート５１には所定のブロックアドレスＲＡｉ、ＲＢｉ、ＲＣｉとイネーブル信号ＲＤＥＮＢＸが入力される。
【０１１９】
ロウアドレス選択回路１４ａ、１４ｂはそれぞれ、インバータ５３、５４、ＮＡＮＤゲート５５、インバータ５６、デプレッション（Ｄｅｐ１ｅｔｉｏｎ）タイプのＮＭＯＳトランジスタを用いたＭＯＳキャパシタＣ１、Ｃ２、デプレッションタイプのＮＭＯＳトランジスタＱ１１、Ｑ１２、イントリンジック（１ｎｔｒｉｎｓｉｃ）タイプのＮＭＯＳトランジスタＱ１３及びエンハンスメント（Ｅｎｈａｎｃｅｍｅｎｔ）タイプのＮＭＯＳトランジスタＱ１４、Ｑ１５、Ｑ１１１〜Ｑ１１８、Ｑ１２１、Ｑ１２２、Ｑ１３１、Ｑ１３８、Ｑ１４１〜Ｑ１４２によって構成されている。
　
ｄ．「【０１２０】
ここで、例えばブロックアドレスＲＡｉ、ＲＢｉ、ＲＣｉとイネーブル信号ＲＤＥＮＢＸとが全て“Ｌ”になると、ロウアドレス選択回路１４ａから出力されるブロック選択信号ＲＤＥＣＩ１が“Ｈ”になり、これによりワード線ドライバ回路１３ａに接続されたメモリセルブロックが選択される。このブロック選択信号ＲＤＥＣＩ１は、制御信号ＢＳＴＯＮ及び電源電圧Ｖｃｃによりそれぞれゲートが制御されるトランジスタＱ１１、Ｑ１２を介して、ノードＮ０に転送される。ここで、Ｖｃｃは１Ｖから５Ｖまでの範囲の電源電圧であり、例えば３．３Ｖとする。
【０１２１】
トランジスタＱ１１１〜Ｑ１１８、Ｑ１２１、Ｑ１２２は上記ノードＮ０の信号によって駆動され、トランジスタＱ１２１、Ｑ１２２はブロック選択線駆動信号ＳＧＮ１１、ＳＧＮ１２を対応するメモリセルブロックのブロック選択線ＳＧ１１、ＳＧ１２に出力し、トランジスタＱ１１１〜Ｑ１１８はワード線駆動信号ＣＧＮ１１〜ＣＧＮ１８を対応するメモリセルブロックのワード線ＷＬ１１〜ＷＬ１８に出力する。
　
ｅ．「【０１２２】
インバータ５６、トランジスタＱ１３、Ｑ１４、Ｑ１５及びＭＯＳキャパシタＣ１、Ｃ２からなる回路部分は、昇圧回路から得られる電圧ＶＲＤＥＣをノードＮ０に電圧降下することなく転送するためのチャージポンプ回路を利用したスイッチ回路を構成している。電圧ＶＲＤＥＣは、具体的には、動作モードに応じて、図１中のＶｐｇｍ発生回路９ａで発生される電圧Ｖｐｇｍ、Ｖｐａｓｓ発生回路９ｂで発生される電圧Ｖｐａｓｓ、Ｖｒｅａｄ発生回路９ｃで発生される電圧Ｖｒｅａｄ、あるいは電源電圧Ｖｃｃのいずれかである。
【０１２３】
ワード線ドライバ回路１３ａに接続されたメモリセルブロックが選択されて、ノードＮ０に“Ｈ”が転送されると、電圧ＶＲＤＥＣがドレインに与えられるトランジスタＱ１４がオンして、電圧ＶＲＤＥＣはこのトランジスタＱ１４及びダイオード接続されたトランジスタＱ１３を介して、ノードＮ０に転送される
【０１２４】
チャージポンプ作用は、ブロック選択信号ＲＤＥＣＩ１とパルス信号ＣＲＤとが入力されるＮＡＮＤゲート５５によって制御される。つまり、ブロック選択信号ＲＤＥＣＩ１が“Ｈ”のときに、ＮＡＮＤゲート５５の出力にはパルス信号ＣＲＤに対応した周期を持つパルス信号が現れる。このパルス信号により、互いに逆相駆動されるＭＯＳキャパシタＣ１及びＣ２とダイオード接続されたトランジスタＱ１３からなる回路部分でチャージポンピング動作が行われる。この結果、ＭＯＳトランジスタＱ１３、Ｑ１４のしきい値分の電圧降下を伴うことなく、電圧ＶＲＤＥＣはノードＮ０に転送されることになる。ここで、ＭＯＳトランジスタＱ１５のしきい値をＶｔｈとすると、ノードＮ０がＶＲＤＥＣ＋Ｖｔｈ以下に抑えられる
【０１２５】
ブロック選択信号ＲＤＥＣＩ１がインバータ５３により反転された信号ＲＤＥＣＩ１Ｂによってゲート制御されるＭＯＳトランジスタＱ１４１、Ｑ１４２は、書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ブロック選択線ＳＧ１１、ＳＧ１２をそれぞれ例えば０Ｖといった一定電位ＳＤＧＳに設定するために設けられている
【０１２６】
さらに、本発明に特徴的なことは、ＷＬ１１〜ＷＬ１８までのワード線に対し、金属配線による配線ＬＬがそれぞれ接続されていることに加えて、ワード線ＷＬ１１〜ＷＬ１８に対してＭＯＳトランジスタＱ１３１〜Ｑ１３８が接続されていることである。これらのトランジスタＱ１３１〜Ｑ１３８は、ゲートが信号ＲＤＥＣＩ１Ｂのノードに接続されており、データの書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ワード線ＷＬ１１〜ＷＬ１８を電圧ＷＬＳＨに設定するために設けられている。
　
ｆ．「【０１２８】次に、この実施の形態の不揮発性メモリのデータ読み出し、書き込み及び消去動作を、ロウデコーダに着目しながら説明する。
【０１２９】
データ読み出し時に、図１４中の上側に配置されたメモリセルブロックのワード線ＷＬ１１が選択されたとすると、これに接続されているワード線駆動信号ＣＧＮ１１が基準電圧Ｖｒｅｆに設定される。この基準電圧Ｖｒｅｆは、メモリセルの“０”及び“１”に対応するしきい値の中間の値、例えば１Ｖに設定される。残りの非選択データ選択線に接続されているワード線駆動信号ＣＧＮ１２〜ＣＧＮ１８は、Ｖｒｅａｄ発生回９ｃで発生される、メモリセルの“０”しきい値の最大値よりも高い電圧、例えば、４Ｖに設定される。ブロック選択線ＳＧ１１、ＳＧ１２に接続されているブロック選択線駆動信号ＳＧＮ１１、ＳＧＮ１２も電圧Ｖｒｅａｄに設定される
【０１３０】
具体的には、データ読み出し時、イネーブル信号ＲＤＥＮＢＸが“Ｈ”になると、ロウアドレス選択回路１４ａ、１４ｂが活性化される。そして、アドレスＲＡｉ、ＲＢｉ、ＲＣｉが全て“Ｈ”になると、ロウアドレス選択回路１４ａの出力ＲＤＥＣＩ１が“Ｈ”、インバータ５３の出力であるその反転信号ＲＤＥＣＩ１Ｂ が“Ｌ”となる
【０１３１】
データ読み出し中は、ワード線ドライバ回路１３ａに供給される電圧ＶＲＤＥＣはＶｒｅａｄよりもわずかに高い値に設定される。また制御信号ＢＳＴＯＮが“Ｌ”となり、ノードＮ０とＮＡＮＤゲート５５の入力端との間が分離される。そして、インバータ５４の出力（ＲＤＥＣＩ１と同じ“Ｈ”レベル）が入力されるＮＡＮＤゲート５５をパルス信号ＣＲＤが通過し、これによってチャージポンプ回路が動作して、ノードＮ０には電圧ＶＲＤＥＣが転送される
【０１３２】
この結果、ＭＯＳトランジスタＱ１２１　Ｑ１２２及びＱ１１１〜Ｑ１１８がオンになり、ＲＤＥＣＩ１Ｂは“Ｌ”であるため、ＭＯＳトランジスタＱ１４１　Ｑ１４２及びＱ１３１〜Ｑ１３８がオフになり、ブロック選択線駆動信号ＳＧＮ１１、ＳＧＮ１２がブロック選択線ＳＧ１１、ＳＧ１２に供給され、ワード線駆動信号ＣＧＮ１１〜ＣＧＮ１８がワード線ＷＬ１１〜ＷＬ１８に供給される
【０１３３】
これにより、選択されたワード線ＷＬ１１に接続されたメモリセルは、記憶データが“１”ならばオンし、ビット線ＢＬの電位は低下する。一方、記憶データが“０”ならばメモリセルはオフとなるため、ビット線ＢＬの電位低下は生じない。このビット線ＢＬの電位変化をセンスアンプ（図１中のセンスアンプ／データラッチ回路２）により検出することにより、データが読み出される
【０１３４】
一方、非選択ブロックでは、読み出し時、ブロック選択信号ＲＤＥＣＩ１が“Ｌ”、その反転信号ＲＤＥＣＩ１Ｂが“Ｈ”となる。これにより、ＭＯＳトランジスタＱ１３１〜Ｑ１３８、Ｑ１４１　Ｑ１４２がオンになり、ブロック選択線ＳＧ１１、ＳＧ１２が接地され、ワード線ＷＬ１１〜ＷＬ１８が一定電圧、例えば、接地電位に保たれる。この時、信号ＷＬＳＨは、ＭＯＳトランジスタＱ１３１〜Ｑ１３８のしきい値をＶｔｈ１とすると、０ＶからＶｃｃ−Ｖｔｈ１まで間のいずれの電位に設定しても構わないが、０Ｖに設定する方がＷＬＳＨを駆動する電圧源が必要なく、簡便である
【０１３５】このようにすることにより、非選択ブロックのワード線の電圧をすべて固定することができ、読み出し時にビット線ＢＬの電位が変化しても、非選択ブロックのワード線の電位が変わらなくすることができる。この結果、非選択ブロックのワード線の電位変動による読み出しノイズ、いわゆるアレイノイズの発生を抑えることができる。」
　
ｇ．「【０１５６】
（第２の実施の形態）図１６（ａ）、（ｂ）は、本発明の半導体記憶装置を不揮発性メモリに実施した第２の実施の形態を示すものであり、図６中のワード線ドライバ回路１３ａ、１３ｂ及びロウアドレス選択回路１４ａ、１４ｂの具体的な回路構成をメモリセルアレイ１と共に示したものである
【０１５７】
本実施の形態において、ワード線ドライバ回路１３ａ、１３ｂ及びロウアドレス選択回路１４ａ、１４ｂの基本的な回路構成は図１４に示したものとほぼ同様であるが、ＭＯＳトランジスタＱ１３１〜Ｑ１３８のゲートの接続の仕方とワード線裏打ち用の配線ＬＬのレイアウトが図１４のものと異なっている。
　
ｈ．「【０１６５】
図１６に示す回路の動作は図１４のものと基本的には同じであるため、図１４の場合とは異なる動作を中心にして以下に説明する
【０１６６】データ読み出し時に、例えばアドレスＲＡｉ、ＲＢｉ、ＲＣｉが全て“Ｈ”となり、ワード線ＷＬ１１〜ＷＬ１８が形成されているメモリセルブロックが選択されるとすると、ロウアドレス選択回路１４ａの出力ＲＤＥＣｌ１が“Ｈ”、その反転信号ＲＤＥＣ１１Ｂが“Ｌ”となる。さらに、データ読み出し時には制御信号ＲＰＭＯＤＥが“Ｈ”となり、ＭＯＳトランジスタＱ１６がオンするので、信号ＷＬＳＨＧは“Ｌ”となる。」
　
（２−２）ここにおいて、０１６５段落の「図１６に示す回路の動作は図１４のものと基本的には同じであるため、図１４の場合とは異なる動作を中心にして以下に説明する。」という記載から、図１６に記載されている「第２の実施の形態」の基本的な動作は、図１４に記載された装置についての０１１７〜０１３５落の記載を援用できることは明らかである。
　したがって、０１２９段落の「ブロック選択線ＳＧ１１、ＳＧ１２に接続されているブロック選択線駆動信号ＳＧＮ１１、ＳＧＮ１２も電圧Ｖｒｅａｄに設定される。」という記載及び図１４及び１６の記載から、「第２の実施の形態」においては、「データ読み出し時」に、「ノードＮ０」には、「チャージポンピング動作」による高電圧が生成されており、当該高電圧に応じて、「ＭＯＳトランジスタ」「Ｑ１２２」が、「ブロック選択線駆動信号ＳＧＮ１２」の「電圧Ｖｒｅａｄ」を「ブロック選択線ＳＧ１２」に伝送していることが明らかである。
　
（２−３）０１２０段落の「ここで、例えばブロックアドレスＲＡｉ、ＲＢｉ、ＲＣｉとイネーブル信号ＲＤＥＮＢＸとが全て“Ｌ”になると、ロウアドレス選択回路１４ａから出力されるブロック選択信号ＲＤＥＣＩ１が“Ｈ”になり、これによりワード線ドライバ回路１３ａに接続されたメモリセルブロックが選択される。このブロック選択信号ＲＤＥＣＩ１は、制御信号ＢＳＴＯＮ及び電源電圧Ｖｃｃによりそれぞれゲートが制御されるトランジスタＱ１１、Ｑ１２を介して、ノードＮ０に転送される。」という記載及び０１３１段落の「データ読み出し中は、ワード線ドライバ回路１３ａに供給される電圧ＶＲＤＥＣはＶｒｅａｄよりもわずかに高い値に設定される。また制御信号ＢＳＴＯＮが“Ｌ”となり、ノードＮ０とＮＡＮＤゲート５５の入力端との間が分離される。そして、インバータ５４の出力（ＲＤＥＣＩ１と同じ“Ｈ”レベル）が入力されるＮＡＮＤゲート５５をパルス信号ＣＲＤが通過し、これによってチャージポンプ回路が動作して、ノードＮ０には電圧ＶＲＤＥＣが転送される。」という記載、並びに図１４及び１６の記載から、「第２の実施の形態」は、「トランジスタＱ１１、Ｑ１２」は、「ブロック選択信号ＲＤＥＣＩ１」が“Ｈ”レベルとなると、当該「ブロック選択信号ＲＤＥＣＩ１」と同じ“Ｈ”レベルの電圧を「ノードＮ０」に伝送する構成となっていることが明らかである。
　
（２−４）０１２３段落の「ワード線ドライバ回路１３ａに接続されたメモリセルブロックが選択されて、ノードＮ０に“Ｈ”が転送されると、電圧ＶＲＤＥＣがドレインに与えられるトランジスタＱ１４がオンして、電圧ＶＲＤＥＣはこのトランジスタＱ１４及びダイオード接続されたトランジスタＱ１３を介して、ノードＮ０に転送される。」という記載から、「第２の実施の形態」は、「ノードＮ０」の電圧を「ゲート」に受けて導通し、外部から供給される「電圧ＶＲＤＥＣ」を伝送する「トランジスタＱ１４」、及び当該「トランジスタＱ１４」の出力を「ノードＮ０」に伝送する「ダイオード接続されたトランジスタＱ１３」を備えているものと認められる。
　そして、０１３１段落の「データ読み出し中は、ワード線ドライバ回路１３ａに供給される電圧ＶＲＤＥＣはＶｒｅａｄよりもわずかに高い値に設定される。また制御信号ＢＳＴＯＮが“Ｌ”となり、ノードＮ０とＮＡＮＤゲート５５の入力端との間が分離される。そして、インバータ５４の出力（ＲＤＥＣＩ１と同じ“Ｈ”レベル）が入力されるＮＡＮＤゲート５５をパルス信号ＣＲＤが通過し、これによってチャージポンプ回路が動作して、ノードＮ０には電圧ＶＲＤＥＣが転送される。」という記載から、データ読み出し時における「電圧ＶＲＤＥＣ」の値は、「データ読み出し時」には「Ｖｒｅａｄよりもわずかに高い値」であることが明らかである。
　
（２−５）０１２４段落の「チャージポンプ作用は、ブロック選択信号ＲＤＥＣＩ１とパルス信号ＣＲＤとが入力されるＮＡＮＤゲート５５によって制御される。つまり、ブロック選択信号ＲＤＥＣＩ１が“Ｈ”のときに、ＮＡＮＤゲート５５の出力にはパルス信号ＣＲＤに対応した周期を持つパルス信号が現れる。このパルス信号により、互いに逆相駆動されるＭＯＳキャパシタＣ１及びＣ２とダイオード接続されたトランジスタＱ１３からなる回路部分でチャージポンピング動作が行われる。」という記載並びに図１４及び１６の記載から、「第２の実施の形態」は、データ読み出し時において、「ＭＯＳキャパシタＣ２」が、「ブロック選択信号ＲＤＥＣＩ１」と「パルス信号ＣＲＤ」に応じて、「ノードＮ０」に印加された「電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」を、「ブロック選択信号ＲＤＥＣＩ１」に応じて「インバータ５４」から出力される“Ｈ”レベルの電圧と合わせて「ポンピング」していることが明らかである。
　また、「ＭＯＳキャパシタＣ１」が、「ブロック選択信号ＲＤＥＣＩ１」と「パルス信号ＣＲＤ」に応じて、「トランジスタＱ１４」を介して出力される「電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」を「ポンピング」していることも明らかである。
　
（２−６）０１２４段落の「チャージポンプ作用は、ブロック選択信号ＲＤＥＣＩ１とパルス信号ＣＲＤとが入力されるＮＡＮＤゲート５５によって制御される。」という記載から、「第２の実施の形態」においては、「パルス信号ＣＲＤ」は、「ＮＡＮＤゲート５５」によって、「ブロック選択信号ＲＤＥＣＩ１」が“Ｌ”レベルの時には、「ＭＯＳキャパシタＣ２」及び「ＭＯＳキャパシタＣ１」に伝達されないように制御され、「ブロック選択信号ＲＤＥＣＩ１」が“Ｈ”レベルのときに、「ＭＯＳキャパシタＣ２」及び「ＭＯＳキャパシタＣ１」に伝達されるように制御されていることは明らかである。
　
（２−７）０１２５段落の「ブロック選択信号ＲＤＥＣＩ１がインバータ５３により反転された信号ＲＤＥＣＩ１Ｂによってゲート制御されるＭＯＳトランジスタＱ１４２は、書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ブロック選択線ＳＧ１２を例えば０Ｖといった一定電位ＳＤＧＳに設定するために設けられている。」という記載、並びに図１４及び１６の記載から、「第２の実施の形態」は、「ブロック選択信号ＲＤＥＣＩ１がインバータ５３により反転された信号ＲＤＥＣＩ１Ｂ」が“Ｈ”レベルのとき、すなわち、「ブロック選択信号ＲＤＥＣＩ１」が“Ｌ”レベルのときに、「ＭＯＳトランジスタＱ１４２」により「ブロック選択線ＳＧ１２」を０Ｖとする手段を備えていることが明らかである。
　
（２−８）したがって、引用例には、「第２の実施の形態」として次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「チャージポンピング動作による高電圧が生成されるノードＮ０と、
　前記チャージポンピング動作による高電圧に応じて、ブロック選択線駆動信号ＳＧＮ１２の電圧Ｖｒｅａｄをブロック選択線ＳＧ１２に伝送するＭＯＳトランジスタＱ１２２と、
　ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルとなると、“Ｈ”レベルの電圧を前記ノードＮ０に伝送するトランジスタＱ１１、Ｑ１２と、
　前記ノードＮ０の電圧をゲートに受けて導通し、外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧を伝送するトランジスタＱ１４、及び前記トランジスタＱ１４の出力を前記ノードＮ０に伝送するダイオード接続されたトランジスタＱ１３と、
　前記ブロック選択信号ＲＤＥＣＩ１とパルス信号ＣＲＤに応じて、前記ノードＮ０に印加された前記外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧を“Ｈ”レベルの電圧と合わせてポンピングするＭＯＳキャパシタＣ２と、
　前記ブロック選択信号ＲＤＥＣＩ１と前記パルス信号ＣＲＤに応じて、前記トランジスタＱ１４を介して出力される前記外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧をポンピングするＭＯＳキャパシタＣ１とを備え、
　前記パルス信号ＣＲＤは、ＮＡＮＤゲート５５によって、前記ブロック選択信号ＲＤＥＣＩ１が“Ｌ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されないように制御され、前記ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されるように制御され、
　前記ブロック選択信号ＲＤＥＣＩ１が“Ｌ”レベルのときに、ＭＯＳトランジスタＱ１４２により前記ブロック選択線ＳＧ１２を０Ｖとする手段を備えた半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「チャージポンピング動作による高電圧」、「ノードＮ０」は、各々補正発明の「制御電圧」、「制御ノード」に相当する。
　したがって、引用発明の「チャージポンピング動作による高電圧が生成されるノードＮ０」は、補正発明の「制御電圧が生成される制御ノード」に相当する。
　
（３−２）引用例の００３５段落の「書き込み用中間電圧ＶＰａｓｓ及び読み出し用中間電圧Ｖｒｅａｄは書き込み電圧Ｖｐｇｍよりは低いが、いずれも電源電圧より昇圧された電圧である。」という記載から、引用発明の「ブロック選択線駆動信号ＳＧＮ１２の電圧Ｖｒｅａｄ」は、電源電圧より昇圧された電圧であることが明らかであるから、引用発明の「ブロック選択線駆動信号ＳＧＮ１２の電圧Ｖｒｅａｄ」は、補正発明の「第１高電圧」に相当する。
　また、引用発明の「ＭＯＳトランジスタＱ１２２」は、補正発明の「第１トランジスタ」に相当する。
　したがって、引用発明の「前記チャージポンピング動作による高電圧に応じて、ブロック選択線駆動信号ＳＧＮ１２の電圧Ｖｒｅａｄをブロック選択線ＳＧ１２に伝送するＭＯＳトランジスタＱ１２２」は、補正発明の「前記制御電圧に応じて第１高電圧を伝送する第１トランジスタ」に相当する。
　
（３−３）引用発明の「ブロック選択信号ＲＤＥＣＩ１」は、補正発明の「スイッチ制御信号」に相当し、引用発明の「ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルとなる」ときは、補正発明の「スイッチ制御信号が活性化したとき」に相当する。
　また、引用発明の「“Ｈ”レベルの電圧」は、補正発明の「所定のプリチャージ電圧」に相当する。
　したがって、引用発明の「ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルとなると、“Ｈ”レベルの電圧を前記ノードＮ０に伝送するトランジスタＱ１１、Ｑ１２」は、補正発明の「スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部」に相当する。
　
（３−４）引用発明の「外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」は、補正発明の「第２高電圧」に相当する。
　そして、引用発明の「前記ノードＮ０の電圧をゲートに受けて導通し、外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧を伝送するトランジスタＱ１４、及び前記トランジスタＱ１４の出力を前記ノードＮ０に伝送するダイオード接続されたトランジスタＱ１３」からなる回路により、「ノードＮ０の電圧」と「外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」に応じて、「外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」を「ノードＮ０」に伝送するポジティブフィードバックループが形成されていることは明らかである。
　したがって、補正発明の「前記ノードＮ０の電圧をゲートに受けて導通し、外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧を伝送するトランジスタＱ１４、及び前記トランジスタＱ１４の出力を前記ノードＮ０に伝送するダイオード接続されたトランジスタＱ１３」からなる回路は、補正発明の「前記制御電圧と第２高電圧に応じて同第２高電圧を前記制御ノードに伝送するポジティブフィードバックループ部」に相当する。
　
（３−５）引用発明の「パルス信号ＣＲＤ」は、補正発明の「クロック信号」に相当する。
　したがって、引用発明の「前記ブロック選択信号ＲＤＥＣＩ１とパルス信号ＣＲＤに応じて、前記ノードＮ０に印加された前記外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧を“Ｈ”レベルの電圧と合わせてポンピングするＭＯＳキャパシタＣ２」は、補正発明の「クロック信号に応じて前記制御ノードに印加された前記第２高電圧を前記プリチャージ電圧と合わせてポンピングする第１キャパシタ」に相当する。
　
（３−６）引用発明の「前記トランジスタＱ１４を介して出力される前記外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧」は、補正発明の「前記ポジティブフィードバックループにおける前記第２高電圧」に相当する。
　したがって、引用発明の「前記ブロック選択信号ＲＤＥＣＩ１と前記パルス信号ＣＲＤに応じて、前記トランジスタＱ１４を介して出力される前記外部から電圧ＶＲＤＥＣとして供給される電圧Ｖｒｅａｄよりもわずかに高い電圧をポンピングするＭＯＳキャパシタＣ１」は、補正発明の「前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第２高電圧をポンピングする第２キャパシタ」に相当する。
　
（３−７）引用発明の「半導体記憶装置」は、高電圧を伝達するためのスイッチングを行う「ＭＯＳトランジスタＱ１２２」を備えた回路であるから、補正発明の「半導体素子の高電圧スイッチ回路」に相当する。
　
（３−８）したがって、補正発明と引用発明とは、
　
　「制御電圧が生成される制御ノードと、
前記制御電圧に応じて第１高電圧を伝送する第１トランジスタと、
　スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
　前記制御電圧と第２高電圧に応じて同第２高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
　クロック信号に応じて前記制御ノードに印加された前記第２高電圧を前記プリチャージ電圧と合わせてポンピングする第１キャパシタと、
　前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第２高電圧をポンピングする第２キャパシタとを含む、
　ことを特徴とする半導体素子の高電圧スイッチ回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「前記第１キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含」むのに対して、引用発明はそのような構成を含んでいない点。
　
（相違点２）
　補正発明は、「前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第１及び第２キャパシタに印加され」る構成となっているのに対して、引用発明は、補正発明の「前記クロック信号」に相当する「前記パルス信号ＣＲＤ」が、「前記ブロック選択信号ＲＤＥＣＩ１が“Ｌ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されないように制御され、前記ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されるように制御され」る構成となっている点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、スイッチングに用いられるトランジスタにおいて、負荷側が接地された際にトランジスタに無用な電流が流れてしまうことを防止するために、負荷側の接地と合わせてトランジスタのゲートも接地する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例１にも記載されているように、当業者における周知技術である。
　半導体メモリ装置におけるブロック信号線を駆動するトランジスタについても当然例外ではなく、ブロック信号線が接地された際に、当該ブロック信号線を駆動するトランジスタのゲートも合わせて接地する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例２及び３にも記載されているように、当業者において従来から行われてきていることである。
　
ａ．周知例１：特開平４−２５３４１８号公報
　上記周知例１には、図１と共に次の記載がある。
　「【０００７】
【実施例】
次に本発明の実施例について図面を参照して説明する。図１は本発明の第１実施例を示す回路図である。１，２はＮ型の出力トランジスタ、３，４はゲート操作用のＮ型トランジスタ、５，６はゲートドライブ回路である
【０００８】
ゲートドライブ回路５とトランジスタ３のドレイン、ゲートドライブ回路６とトランジスタ４のドレインがそれぞれ接続されており、トランジスタ３，４によりゲートのコントロール信号Ｇ１，Ｇ２を操作する
【０００９】
ゲートドライブ回路５のコントロール信号Ｇ１が“０”、ゲートドライブ回路６のコントロール信号Ｇ２が“１”に初期設定されたとすると、出力トランジスタ１はオフ、出力トランジスタ２はオン、トランジスタ３はオン、トランジスタ４はオフとなっている
【００１０
】次に、ゲートドライブ回路５のコントロール信号Ｇ１が“０”から“１”に、ゲートドライブ回路６の信号Ｇ２が“１”から“０”に変化するとき、コントロール信号Ｇ１は、トランジスタ３がオンしているため“１”に変化できず、出力トランジスタ１はオフ状態を保つ。出力トランジスタ２はコントロール信号が“１”から“０”に変化するので、オフとなり、同時にトランジスタ３はコントロール信号Ｇ２が“０”になった時点でオフし、出力トランジスタ１は“０”から“１”に変化しオンとなる
【００１１】
このように、出力トランジスタ１がオンする前に必ず出力トランジスタ２がオフするため、出力トランジスタ１，２が同時にオン状態になることがなく、貫通電流を防ぐことが可能となる
【００１２】
また、コントロール信号Ｇ１が“１”から“０”に、コントロール信号Ｇ２が“０”から“１”に変化する時も同様である
　
　ここにおいて、コントロール信号Ｇ１が“１”から“０”に、コントロール信号Ｇ２が“０”から“１”に各々変化するときのトランジスタ１の動作に注目すると、上記周知例１には、トランジスタ１において、コントロール信号Ｇ２が１に変化して負荷側が接地された際に、トランジスタ１に無用な電流（貫通電流）が流れてしまうことを防止するために、負荷側の接地と合わせてトランジスタ１のゲートもトランジスタ３により接地することが記載されているものと認められる。
　
ｂ．周知例２：特開２００２−１１７６８７号公報
　上記周知例２には、図８〜１０及び１２と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置にかかり、より詳細には、ＮＡＮＤ型フラッシュメモリ装置によりメモリセルアレイのワードライン及びソースラインを選択して駆動させるドライバ回路の技術に関するものである
「【００３６】
図８は、本発明の第２の実施の形態によるワードラインドライバ領域の構成を示す。
【００３７】
各ワードラインドライバは、ストリング選択ラインＳＳＬを接地電圧にリセットさせるストリング接地電圧ＳＳＬＧが、ドライバ１から供給される。
（途中略）
【００３９】
図１０は、図８または図９に示すワードラインドライバ（例えば、ＷＬＤａ）の内部構成の一例を示す。ゲーティング電圧ＶＧＰ０にゲートが接続されたＮＭＯＳトランジスタＴＮ４は、ワードラインドライバ活性化信号ＷＬＥＮ０とノードＮ３１の間に連結される。ノードＮ３１は、ストリング選択ラインとワードライン及び接地選択ラインのための伝達トランジスタＳＮ、ＷＮ０〜ＷＮｎ及びＧＭのゲートに共通に接続される。伝達トランジスタＳＮ、ＷＮ０〜ＷＮｎ及びＧＮは、各々ストリング選択ライン駆動信号ＶＳＳＬ、ワードライン駆動信号Ｓ[０：ｎ]、及び接地選択ライン駆動信号ＶＧＳＬと、ストリング選択回路ＳＳＬ、ワードラインＷＬ０〜ＷＬｎ、及び接地選択ラインＧＳＬとの間に各々連結される。ノードＮ３１と接地電圧の間には、ゲートが放電信号ＤＣＨに接続されたＮＭＯＳトランジスタＭ２が連結される。放電信号ＤＣＨは、ストリング接地電圧ＶＳＳＬＧとストリング選択ラインＳＳＬの間に連結されたＮＭＯＳトランジスタＴＮ６のゲートに接続される。
　「【００４３
】図１２を参照すると、時刻ｔ０以前に放電信号ＤＣＨはハイレベルに設定されて、ＮＭＯＳトランジスタＴＮ５をタンオンさせることによって、ノードＮ３１は接地電圧を維持する。
　
　上記記載及び図１０の記載から、上記周知例２には、不揮発性半導体メモリ装置において、ストリング選択ラインＳＳＬ（引用発明の「ブロック選択線ＳＧ１２」に相当）が接地された際に、当該ストリング選択ラインＳＳＬを駆動する伝達トランジスタＳＮのゲートも合わせて接地することが記載されているものと認められる。
　
ｃ．周知例３：特開２００２−１９７８８２号公報
　上記周知例３には、図２、図３及び６とともに次の記載がある。
　「【００２９】
図２は、本発明の一実施形態によるメモリセルデコーダを示した回路図である。図２を参照すれば、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃは、第１ノードＮ１５と、第１伝達部１９Ａと、第２伝達部Ｍ１７〜Ｍ１８及び制御部１１を備える。メモリセルデコーダ２０Ａは、クランピング部１７及び連結部Ｍ１１をさらに備えうる。また、ＳＳＬ（ストリング選択ライン）を駆動するためのトランジスタＭ１６、メモリセルデコーダ２０Ａが選択されていない場合、ＳＳＬに接地電源ＶｓｓまたはＧＮＤを印加するためのトランジスタＭ１５及びＧＳＬ（接地選択ライン）を駆動するためのトランジスタＭ１９をさらに備える
（途中略）
【００３２】
第２伝達部Ｍ１７〜Ｍ１８は、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]（ワードラインイネーブル信号）を不揮発性半導体メモリ装置のメモリセルアレイのメモリセルのゲートに接続されたワードラインＷＬ[０]〜ＷＬ[Ｎ]に出力する。この第２伝達部Ｍ１７〜Ｍ１８は複数のＮＭＯＳトランジスタＭ１７〜Ｍ１８を備え、各々のＮＭＯＳトランジスタＭ１７，Ｍ１８のゲートはノードＮ１５に接続され、ソースはメモリセルのワードラインＷＬ[０]〜ＷＬ[Ｎ]に接続され、ドレインにＷＬＥＮ[０:ｎ]が印加される。
（途中略）
【００３６】
第３論理ゲート１５はインバータで構成され、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬの反転信号をＮＭＯＳトランジスタＭ１２のゲートに出力する。第１制御信号ＳＥＬが非活性化される場合、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の電圧を接地電圧ＧＮＤにディスチャージする。すなわち、第１選択信号ＧＳｉが活性化されてノードＮ１５が高電圧信号に昇圧された場合、第１制御信号ＳＥＬが非活性化されれば、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の高電圧信号はＧＮＤにディスチャージされる。また、第１制御信号ＳＥＬが非活性化されれば、インバータ１５の出力信号に応答してＮＭＯＳトランジスタＭ１５がターンオンされることにより、ＳＳＬに接地電源ＶｓｓまたはＧＮＤが印加される。
　
　したがって、上記周知例３には、不揮発性半導体メモリ装置において、ストリング選択ラインＳＳＬ（引用発明の「ブロック選択線ＳＧ１２」に相当）が接地された際に、当該ストリング選択ラインＳＳＬを駆動するトランジスタＭ１６のゲートも合わせて接地することが記載されているものと認められる。
　
（４−１−２）したがって、引用発明に接した当業者であれば、引用発明において、「前記ブロック選択信号ＲＤＥＣＩ１が“Ｌ”レベルのときに、ＭＯＳトランジスタＱ１４２により前記ブロック選択線ＳＧ１２を０Ｖとする（接地する）」際に、「前記ブロック選択線ＳＧ１２」を駆動する「ＭＯＳトランジスタＱ１２２」のゲートが接続されている「ノードＮ０」を合わせて接地する構成とすることは、当業者が容易になし得たことである。
　そして、ノードを接地する際にトランジスタを用いることは、当業者において常とう的に用いられている技術である（実際、周知例２及び３においてもトランジスタが用いられている）から、引用発明において、補正発明のように、「前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第２トランジスタとを含」む構成とすることは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、補正発明のように「前記第１キャパシタのブースティング動作による前記制御ノードのブーストを防止する」という作用効果を奏することは当業者にとって自明である。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、ブロック選択線やワード線を駆動するために設けられたチャージポンプ回路へのクロック信号の供給を、当該ブロック選択線やワード線の活性化信号が活性化していないときに停止するか否かは、回路の容易さや消費電力等を勘案して、当業者が適宜選択し得る設計的事項であり、ブロック選択線やワード線の活性化信号の状態に関係なくクロック信号を供給することは、例えば上記周知例２における次の記載からも明らかなように、当業者において従来から行われてきている周知技術である。
　
ａ．周知例２：特開２００２−１１７６８７号公報（再掲）
　上記周知例２には、図６と共に次の記載がある。
　「【００３０】
図６は、図４または図５に示す高電圧制御回路の実施の形態を示す。選択ライン及びワードラインのゲーティングのための高電圧制御回路ＨＶＣｔ（または、ＨＶＣｂ）とソースラインゲーティング用の高電圧制御回路ＨＶＣｃは回路構成は同一であるが、印加される電圧または信号が異なる。図６を参照すると、活性化信号ＥＮ（ＣＳＬ用の場合、ＣＳＬＥＮ）と出力ノードＮ２１の間には、ＮＭＯＳトランジスタＰＮ２１が連結される。ＮＭＯＳトランジスタＰＮ２１のゲートは電源電圧に連結される。ポンピングクロックＣＬＫは、インバータＩＮＶ２１を通じてキャパシタＣ２２の一側の電極に連結され、キャパシタＣ２２の他側の電極は出力ノードＶ２１に連結される。ポンピングクロックＣＬＫは、キャパシタＣ２１の一側の電極に連結され、キャパシタＣ２１の他側の電極はＮＭＯＳトランジスタＰＮ２２を通じて出力ノードＮ２１に連結される。ＮＭＯＳトランジスタＰＮ２２のゲートは、ＮＭＯＳトランジスタＰＮ２３と通じて、高電圧ＨＶ（ＣＳＬ用の場合、ＨＶｐ）に連結される。ＮＭＯＳトランジスタＰＮ２２のゲートとドレインは互いに直接に連結される。ＮＭＯＳトランジスタＰＮ２３のゲートは出力ノードＮ２１に連結される。ゲーティング電圧ＶＧＰ（ＣＳＬ用の場合、ＶＣＳＬｐ）は出力ノードＮ２１から発生される。図６に示される高電圧制御回路は、２つのキャパシタＣ２１及びＣ２２がポンピングクロックＣＬＫのハイレベル及びローレベルに応するように設置されているので、出力ノードＮ２１の電圧はポンピングクロックＣＬＫが印加される間、連続的にポンピングされて電圧レベルが上昇する
　
　したがって、上記周知例２には、選択ラインやワードラインを駆動するためのチャージポンプ回路へのクロックＣＬＫを、選択ラインやワードラインの活性化信号ＥＮの状態に関係なく供給することが記載されているものと認められる。
　
（４−２−２）したがって、引用発明において、補正発明の「前記クロック信号」に相当する「前記パルス信号ＣＲＤ」が、「前記ブロック選択信号ＲＤＥＣＩ１が“Ｌ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されないように制御され、前記ブロック選択信号ＲＤＥＣＩ１が“Ｈ”レベルのときには前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されるように制御され」る構成に換えて、「前記パルス信号ＣＲＤ」が、「前記ブロック選択信号ＲＤＥＣＩ１」に関係なく、「前記ＭＯＳキャパシタＣ２及びＭＯＳキャパシタＣ１に伝達されるように制御され」る構成とすること、すなわち、補正発明のように、「前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第１及び第２キャパシタに印加される」構成とすることは、当業者が容易になし得たことである。
　よって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　相違点１及び２は、いずれも周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおりであるから、補正発明は特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１２月１７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜３に係る発明は、平成２２年３月２３日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１５１６０１号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。