(57)【要約】【課題】電極の劣化を抑制できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１電極、半絶縁層、および絶縁層を有する。第１半導体領域は、第１領域と、第１領域の周りに設けられた第２領域と、を有する。第２半導体領域は、第１半導体領域の第１領域の上に設けられている。第１電極は金属を含み、第２半導体領域の上に設けられている。半絶縁層は、第２領域の上に設けられている。半絶縁層の一部は、第１電極の上に位置する。絶縁層の少なくとも一部は、半絶縁層と第１電極との間に設けられている。【選択図】図２
2017017145.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、金属を含む第１電極と、
前記第２領域の上に設けられ、一部が前記第１電極の上に位置する半絶縁層と、
少なくとも一部が前記半絶縁層と前記第１電極との間に設けられた絶縁層と、
を備えた半導体装置。
【請求項２】
前記金属は、アルミニウムであり、
前記半絶縁層および前記絶縁層は、窒化シリコンを含む請求項１記載の半導体装置。
【請求項３】
前記半絶縁層における窒素の含有量に対するシリコンの含有量の割合は、１．０以上、１．５以下であり、
前記絶縁層における窒素の含有量に対するシリコンの含有量の割合は、０．６５以上、０．８５以下である請求項２記載の半導体装置。
【請求項４】
第１領域と、第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた金属を含む第１電極と、
前記第２領域の上に設けられ、一部が前記第１電極の上に位置する第１部分と、
前記第１電極と第１部分との間に設けられ、窒素の含有量に対するシリコンの含有量の割合が、第１部分における窒素の含有量に対するシリコンの含有量の割合よりも高い第２部分と、
を有する窒化シリコン層と、
を備えた半導体装置。
【請求項５】
第１半導体領域と、
前記第１半導体領域の一部の上に設けられ、前記第１半導体領域の他の一部に囲まれた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、金属を含む第１電極と、
前記第１半導体領域の前記他の一部の上に設けられ、一部が前記第１電極の上に位置する半絶縁層と、
少なくとも一部が前記半絶縁層と前記第１電極との間に設けられた絶縁層と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ダイオード、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、およびＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、例えば電力制御の用途に用いられる。これらの半導体装置は、耐圧を高めるために、素子領域の周りに設けられた終端領域を有する。
【０００３】
終端領域における電界分布の変動を抑制するために、終端領域に半絶縁層が設けられる場合がある。この場合、半絶縁層に流入した電荷を排出するために、素子領域に設けられた電極に半絶縁層を接触させることが考えられる。
しかし、この電極が金属を含む場合、電極に含まれる金属と半絶縁層に含まれる材料との間で反応や拡散が生じることがある。電極に含まれる金属と半絶縁層に含まれる材料との間で反応や拡散が生じると、電極が劣化し、断線や電気的特性の変動などが生じる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−５７４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電極の劣化を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１電極、半絶縁層、および絶縁層を有する。
第１半導体領域は、第１領域と、第１領域の周りに設けられた第２領域と、を有する。
第２半導体領域は、第１半導体領域の第１領域の上に設けられている。
第１電極は、金属を含み、第２半導体領域の上に設けられている。
半絶縁層は、第２領域の上に設けられている。半絶縁層の一部は、第１電極の上に位置する。
絶縁層の少なくとも一部は、半絶縁層と第１電極との間に設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図である。
【図５】第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図である。
【図６】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図７】第２実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図８】第３実施形態の変形例に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の機能または同様の構成を有する要素には、同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの表面Ｓ１に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００９】
（第１実施形態）
図１および図２を参照して、第１実施形態に係る半導体装置１００について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ´断面図である。
図１において、絶縁部５２は省略されている。また、図１において、ｎ−形半導体領域１が有する第１領域Ｒ１および第２領域Ｒ２を破線で表す。
【００１０】
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１および図２に表すように、半導体装置１００は、半導体層Ｓと、ソース電極３１（第１電極）と、ドレイン電極３２と、ＥＱＰＲ電極３３と、ゲート電極パッド３４と、半絶縁層４１と、絶縁層４２と、絶縁層５１と、絶縁部５２と、を有する。
半導体層Ｓは、ｎ＋形（第１導電形）のドレイン領域５と、ｎ−形半導体領域１（第１半導体領域）と、ｐ形（第２導電形）のベース領域２（第２半導体領域）と、ｎ＋形ソース領域３（第３半導体領域）と、ｎ＋形半導体領域４（第４半導体領域）と、ゲート電極２１と、ゲート絶縁層２２と、を有する。
【００１１】
図１に表すように、ソース電極３１およびゲート電極パッド３４は互いに離間して設けられ、半絶縁層４１に囲まれている。ｎ−形半導体領域１は、第１領域Ｒ１およびその周りに設けられた第２領域Ｒ２を有しており、ソース電極３１およびゲート電極パッド３４は、第１領域Ｒ１の上に設けられている。半絶縁層４１は、第２領域Ｒ２の上に設けられている。図２に表すように、第１領域Ｒ１と第２領域Ｒ２との境界部分上では、半絶縁層４１がソース電極３１の上に設けられている。
【００１２】
図２に表すように、半導体層Ｓは、表面Ｓ１と、裏面Ｓ２と、を有する。表面Ｓ１の上にはソース電極３１が設けられ、裏面Ｓ２の上にはドレイン電極３２が設けられている。
ｎ＋形ドレイン領域５は半導体層Ｓ中の裏面Ｓ２側に設けられ、ドレイン電極３２と電気的に接続されている。ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
【００１３】
ｐ形ベース領域２は、第１領域Ｒ１の上に設けられている。ｐ形ベース領域２はＸ方向において複数設けられ、それぞれのｐ形ベース領域２はＹ方向に延びている。ｐ形ベース領域２は、Ｘ−Ｙ面に沿って第２領域Ｒ２の一部に囲まれている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に選択的に設けられている。ｎ＋形ソース領域３はＸ方向において複数設けられ、それぞれのｎ＋形ソース領域３はＹ方向に延びている。
【００１４】
ゲート電極２１は、半導体層Ｓ中に設けられている。ゲート電極２１はＸ方向において複数設けられ、それぞれのゲート電極２１はＹ方向に延びている。
ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３のそれぞれと、ゲート電極２１と、の間には、ゲート絶縁層２２が設けられている。
【００１５】
ソース電極３１は、ｎ＋形ソース領域３の上およびゲート電極２１の上に設けられ、ｎ＋形ソース領域３と電気的に接続されている。ゲート電極２１とソース電極３１との間には絶縁層が設けられ、ゲート電極２１は、ソース電極３１と電気的に分離されている。
【００１６】
ｎ＋形半導体領域４は、第２領域Ｒ２の上に設けられ、ｐ形ベース領域２を囲んでいる。
ＥＱＰＲ電極３３は、ｎ＋形半導体領域４の上に設けられ、ソース電極３１を囲んでいる。ＥＱＰＲ電極３３は、ｎ＋形半導体領域４と電気的に接続されている。
ソース電極３１とＥＱＰＲ電極３３との間には、絶縁層５１が設けられている。
【００１７】
絶縁層４２は第２領域Ｒ２の上に設けられ、半絶縁層４１はこの絶縁層４２の上に設けられている。より具体的には、半絶縁層４１および絶縁層４２は、ソース電極３１の一部の上、ＥＱＰＲ電極３３の少なくとも一部の上、および絶縁層５１の上に設けられている。ただし、絶縁層４２は、半絶縁層４１とソース電極３１との間および半絶縁層４１とＥＱＰＲ電極３３との間にのみ選択的に設けられていてもよい。
【００１８】
ソース電極３１の上および半絶縁層４１の上には、絶縁部５２が設けられている。ただし、ソース電極３１の不図示の一部は、他の電極との接続のために絶縁部５２に覆われておらず、外部に露出している。
【００１９】
第２領域Ｒ２の上に半絶縁層４１が設けられることで、絶縁部５２に含まれるイオンの移動や分極などにより生じる第２領域Ｒ２における電界分布の変動が抑制される。
【００２０】
ここで、各要素に含まれる材料の一例について説明する。
半導体層Ｓは、シリコン、炭化シリコン、または窒化ガリウムを含む。
ゲート電極２１は、多結晶シリコンを含む。
ゲート絶縁層２２および絶縁層５１は、酸化シリコンを含む。
ソース電極３１およびドレイン電極３２は、アルミニウムまたは銅などの金属を含む。ソース電極３１およびドレイン電極３２は、これらの金属に加え、シリコンを含有していてもよい。
絶縁部５２は、ポリイミドなどの絶縁性樹脂を含む。
【００２１】
半絶縁層４１は、窒化シリコンを含む。または、半絶縁層４１は、シリコングレイン同士の間が部分的に酸化されたＳＩＰＯＳ（Semi-Insulating-Polycristaline-Silicon）を含んでいてもよい。半絶縁層４１の電気抵抗は、ソース電極３１の電気抵抗およびＥＱＰＲ電極３３の電気抵抗よりも高い。
【００２２】
絶縁層４２も同様に窒化シリコンを含む。または、絶縁層４２は、窒化チタンなどの他の窒化物、または酸化タンタルなどの酸化物を含んでいてもよい。
【００２３】
半絶縁層４１および絶縁層４２が窒化シリコンを含む場合、半絶縁層４１における窒素の含有量Ｃ１Ｎに対するシリコンの含有量Ｃ１Ｓｉの割合Ｃ１Ｓｉ／Ｃ１Ｎは、絶縁層４２における窒素の含有量Ｃ２Ｎに対するシリコンの含有量Ｃ２Ｓｉの割合Ｃ２Ｓｉ／Ｃ２Ｎよりも高い。
【００２４】
また、絶縁層４２における割合Ｃ２Ｓｉ／Ｃ２Ｎは、半絶縁層４１における割合Ｃ１Ｓｉ／Ｃ１Ｎよりも、窒化シリコンの化学量論比（３／４）に近い。このため、絶縁層４２の電気抵抗は、半絶縁層４１の電気抵抗よりも高い。
Ｃ１Ｓｉ／Ｃ１Ｎは、例えば、１．０以上、１．５以下であり、Ｃ２Ｓｉ／Ｃ２Ｎは、例えば、０．６５以上、０．８５以下であることが望ましい。
半絶縁層４１および絶縁層４２がこのような組成を有する場合、半絶縁層４１の屈折率は、例えば２．３以上２．７以下となり、絶縁層４２の屈折率は、例えば１．９以上２．１以下となる。
【００２５】
次に、図３〜図５を参照して、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３〜図５は、第１実施形態に係る半導体装置１００の製造工程の一例を表す工程断面図である。
【００２６】
まず、ｎ＋形の半導体基板５ａの上にｎ−形の半導体層をエピタキシャル成長させることで、ｎ−形半導体領域１を形成する。続いて、フォトリソグラフィ法およびＲＩＥ法を用いて、このｎ−形半導体領域１に複数のトレンチを形成する。続いて、熱酸化法を用いて、ｎ−形半導体領域１の表面およびトレンチの内壁にシリコン酸化層２２ａを形成する。このときの様子を図３（ａ）に表す。
【００２７】
次に、シリコン酸化層２２ａの上に、ＣＶＤ法を用いてポリシリコン層を堆積させる。このポリシリコン層をエッチバックすることでゲート電極２１が形成される。続いて、ｎ−形半導体領域１の上およびゲート電極２１の上に、ＣＶＤ法を用いて、シリコン酸化層５１ａを形成する。このときの様子を図３（ｂ）に表す。
【００２８】
次に、シリコン酸化層２２ａおよびシリコン酸化層５１ａをパターニングする。この工程により、ゲート絶縁層２２および絶縁層５１が形成される。続いて、ｎ−形半導体領域１の表面の一部にｐ形不純物をイオン注入することで、ｐ形ベース領域２が形成される。続いて、ｎ−形半導体領域１の表面の他の一部およびｐ形ベース領域２の表面の一部にｎ形不純物をイオン注入する。この工程により、ｎ＋形半導体領域４およびｎ＋形ソース領域３が形成される。このときの様子を図４（ａ）に表す。
【００２９】
次に、これらの半導体領域の上および絶縁層５１の上に、金属層を形成し、この金属層をパターニングすることで、ソース電極３１、ＥＱＰＲ電極３３、およびゲート電極パッド３４を形成する。このときの様子を、図４（ｂ）に表す。
【００３０】
次に、シリコン含有ガスおよび窒素含有ガスを用いたプラズマＣＶＤ法により、これらの電極を覆う絶縁層を形成する。続いて、再度、シリコン含有ガスおよび窒素含有ガスを用いたプラズマＣＶＤ法により、絶縁層の上に半絶縁層を形成する。このとき、半絶縁層における窒素の含有量に対するシリコンの含有量の割合が、絶縁層における窒素の含有量に対するシリコンの含有量の割合よりも高くなるように、半絶縁層および絶縁層を形成する。
続いて、これらの絶縁層および半絶縁層をパターニングすることで、図５に表すように、半絶縁層４１および絶縁層４２が形成される。
【００３１】
次に、基板５ａが所定の厚さになるまで、基板５ａの裏面を研磨する。この工程により、ｎ＋形ドレイン領域５が形成される。続いて、ｎ＋形ドレイン領域５の下にドレイン電極３２を形成する。
その後、ソース電極３１、ゲート電極パッド３４、および半絶縁層４１を覆う絶縁部５２を形成することで、図１および図２に表される半導体装置１００が得られる。
【００３２】
なお、上述した製造方法の例において、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｎ＋形半導体領域４を形成した後に、ゲート電極２１およびゲート絶縁層２２を形成してもよい。
【００３３】
次に、本実施形態の作用および効果について説明する。
本実施形態によれば、ソース電極３１と半絶縁層４１との間に絶縁層４２が設けられている。絶縁層４２を設けることで、ソース電極３１に含まれる金属と半絶縁層４１に含まれる材料との間の反応や拡散を抑制することができる。このため、ソース電極３１の劣化を抑制し、ソース電極３１における断線の発生や、ソース電極３１の電気的特性の変動などを抑制することが可能となる。
【００３４】
このような課題は、ソース電極３１がアルミニウムを含み、半絶縁層４１が窒化シリコンを含み、半絶縁層４１がソース電極３１と直接接している場合により顕著となる。これは、ソース電極３１に含まれるアルミニウムと、半絶縁層４１に含まれるシリコンと、が相互に拡散し、半絶縁層４１においてシリコン原子が抜けた部分にアルミニウムが析出する現象が生じるためである。すなわち、ソース電極３１および半絶縁層４１がこれらの材料を含む場合、ソース電極３１の劣化が生じるとともに、半絶縁層４１の劣化が生じ、半導体装置の耐圧の低下が生じうる。従って、本実施形態は、ソース電極３１および半絶縁層４１が上述した材料を含む場合に特に有効である。
【００３５】
同様の課題は、ＥＱＰＲ電極３３の上に半絶縁層４１が設けられている場合にも生じる。従って、半導体装置１００がＥＱＰＲ電極３３を有し、半絶縁層４１の一部がＥＱＰＲ電極３３の上にも設けられている場合、ＥＱＰＲ電極３３と半絶縁層４１との間にも、絶縁層４２が設けられていることが望ましい。
【００３６】
また、半絶縁層４１および絶縁層４２は、ソース電極３１およびＥＱＰＲ電極３３などの電極を形成した後に、形成される。このため、半絶縁層４１および絶縁層４２を形成する際に、これらの電極の温度上昇が抑制されることが望ましい。半絶縁層４１および絶縁層４２の材料として窒化シリコンを用いた場合、これらの層をプラズマＣＶＤ法により形成することができる。プラズマＣＶＤ法を用いることで、半絶縁層４１および絶縁層４２を形成する際の、電極の昇温を抑制することが可能となる。
【００３７】
なお、絶縁層４２の膜厚は、ソース電極３１に含まれる金属と半絶縁層４１に含まれる材料との間の反応および拡散を抑制しつつ、ソース電極３１と半絶縁層４１との間にトンネル電流が流れるように設定されることが望ましい。具体的には、絶縁層４２の膜厚は、１０ｎｍ以下であることが望ましい。
【００３８】
絶縁層４２は、窒化シリコンを含むことが望ましい。窒化シリコンを含む絶縁層４２は、パッシベーション層としても機能しうる。このため、絶縁層４２が窒化シリコンを含む場合、絶縁部５２に含まれる不純物やイオンの絶縁層５１や半導体層Ｓへの移動が抑制され、半導体装置の耐圧を向上させることができる。
【００３９】
なお、図１〜図５に例示した半導体装置１００は、ゲート電極２１が半導体層Ｓ中に設けられたトレンチ型ゲート構造を有しているが、本実施形態は、表面Ｓ１の上にゲート絶縁層を介してゲート電極が設けられたプレーナ型ゲート構造にも適用することが可能である。
【００４０】
（変形例）
図６を用いて、第１実施形態の変形例に係る半導体装置１１０について説明する。
図６は、第１実施形態の変形例に係る半導体装置１１０の一部を表す断面図である。
半導体装置１１０は、半導体装置１００との比較において、半絶縁層４１および絶縁層４２に代えて窒化シリコン層４３を有する点で異なる。半導体装置１１０に含まれる窒化シリコン層４３以外の構成については、半導体装置１００と同様の構成を採用可能である。
【００４１】
図６に表されるように、窒化シリコン層４３は、第１部分４３１および第２部分４３２を有する。第１部分４３１は、ソース電極３１の一部の上、ＥＱＰＲ電極３３の少なくとも一部の上、および絶縁層５１の上に設けられている。第２部分４３２は、ソース電極３１の一部、ＥＱＰＲ電極３３の少なくとも一部、および絶縁層５１のそれぞれと、第１部分４３１と、の間に設けられている。
ただし、第２部分４３２は、ソース電極３１と第１部分４３１との間、およびＥＱＰＲ電極３３と第１部分４３１との間にのみ選択的に設けられていてもよい。
【００４２】
第１部分４３１における窒素の含有量Ｃ１Ｎに対するシリコンの含有量Ｃ１Ｓｉの割合Ｃ１Ｓｉ／Ｃ１Ｎは、第２部分４３２における窒素の含有量Ｃ２Ｎに対するシリコンの含有量Ｃ２Ｓｉの割合Ｃ２Ｓｉ／Ｃ２Ｎよりも高い。
Ｃ１Ｓｉ／Ｃ１Ｎは、例えば、１．０以上、１．５以下であり、Ｃ２Ｓｉ／Ｃ２Ｎは、例えば、０．６５以上、０．８５以下であることが望ましい。
【００４３】
窒化シリコン層４３は、例えば、図４（ｂ）に表される工程の後、シリコン含有ガスと窒素含有ガスを用いたプラズマＣＶＤ法により形成することができる。このとき、窒素含有ガスの量に対するシリコン含有ガスの量を増加させながら窒化シリコンを堆積させることで、第１部分４３１および第２部分４３２を有する窒化シリコン層４３を形成することができる。
【００４４】
本変形例においても、第１実施形態と同様に、第１部分４３１とそれぞれの電極との間に第２部分４３２が設けられているため、電極の劣化を抑制することが可能である。
【００４５】
（第２実施形態）
図７を参照して、第２実施形態に係る半導体装置２００について説明する。
図７は、第２実施形態に係る半導体装置２００の一部を表す断面図である。
【００４６】
半導体装置２００は、例えば、ダイオードである。
図７に表すように、半導体装置２００は、半導体層Ｓと、アノード電極３１と、カソード電極３２と、ＥＱＰＲ電極３３と、半絶縁層４１と、絶縁層４２と、絶縁層５１と、絶縁部５２と、を有する。
半導体層Ｓは、ｎ＋形（第１導電形）のカソード領域５と、ｎ−形半導体領域１（第１半導体領域）と、ｐ形（第２導電形）の半導体領域２（第２半導体領域）と、ｎ＋形半導体領域４（第４半導体領域）と、ｐ＋形アノード領域６と、を有する。
【００４７】
ｐ＋形アノード領域６は、ｐ形半導体領域２の上に選択的に設けられている。アノード電極３１はｐ＋形アノード領域６の上に設けられ、ｐ＋形アノード領域６と電気的に接続されている。
【００４８】
本実施形態においても、第１実施形態と同様に、アノード電極３１の劣化を抑制することが可能となる。
【００４９】
（第３実施形態）
図８を参照して、第３実施形態に係る半導体装置３００について説明する。
図８は、第３実施形態に係る半導体装置３００の一部を表す断面図である。
【００５０】
半導体装置３００は、例えば、ＩＧＢＴである。
図８に表すように、半導体装置３００は、半導体層Ｓと、エミッタ電極３１と、コレクタ電極３２と、ＥＱＰＲ電極３３と、半絶縁層４１と、絶縁層４２と、絶縁層５１と、絶縁部５２と、を有する。半導体装置３００は、さらに、半導体装置１００と同様に、不図示のゲートパッド電極を有する。
半導体層Ｓは、ｐ＋形（第２導電形）のコレクタ領域７と、ｎ＋形（第１導電形）の半導体領域５と、ｎ−形半導体領域１（第１半導体領域）と、ｐ形ベース領域２（第２半導体領域）と、ｎ＋形エミッタ領域３（第３半導体領域）と、ｎ＋形半導体領域４（第４半導体領域）と、ゲート電極２１と、ゲート絶縁層２２と、を有する。
【００５１】
ｐ＋形コレクタ領域７はｎ形半導体領域５の下に設けられ、コレクタ電極３２はｐ＋形コレクタ領域７と電気的に接続されている。
【００５２】
本実施形態においても、第１実施形態と同様に、エミッタ電極３１の劣化を抑制することが可能となる。
【００５３】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
【００５４】
また、半絶縁層４１、絶縁層４２、および窒化シリコン層４３におけるシリコンの含有量および窒素の含有量については、ＸＰＳ（Ｘ線光電子分光法）、ＧＤ−ＯＥＳ（グロー放電発光分析法）、またはＳＩＭＳ（二次イオン質量分析法）などで確認することができる。
【００５５】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｎ＋形半導体領域５、ｎ−形半導体領域１、ｐ形半導体領域２、ｎ＋形半導体領域３、ｎ＋形半導体領域４、ｐ＋形半導体領域６、ｐ＋形半導体領域７、ゲート電極２１、ゲート絶縁層２２、電極３１〜３３、およびゲート電極パッド３４などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５６】
１００、１１０、２００、３００…半導体装置  １…ｎ−形半導体領域  ２…ｐ形半導体領域  ３…ｎ＋形半導体領域  ４…ｎ＋形半導体領域  ５…ｎ＋形半導体領域  ６…ｐ＋形半導体領域  ７…ｐ＋形半導体領域  ２１…ゲート電極  ２２…ゲート絶縁層  ３１、３２、３３…電極  ４１…半絶縁層  ４２…絶縁層  ４３…窒化シリコン層
【図１】
2017017145.tif 000003
【図２】
2017017145.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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