【事件の表示】
　特願２００４−５５６５２９「マルチ・ポート・メモリ・ユニットを持つＳＩＭＤプロセッサ」拒絶査定不服審判事件〔平成１６年　６月１７日国際公開、ＷＯ２００４／０５１４９８、平成１８年　３月１６日国内公表、特表２００６−５０９２８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　２００３年１２月４日（パリ条約による優先権主張外国庁受理２００２年１２月５日、グレートブリテン及び北アイルランド連合王国）を国際出願日とする出願であって、
　平成１７年６月６日付けで特許法第１８４条の５第１項に規定される書面が提出され、
　同年６月３０日付けで国際出願日における明細書、請求の範囲、図面（図面の中の説明に限る。）及び要約の翻訳文が提出され、
　平成２０年３月１９日付けで最初の拒絶理由通知（同年同月２４日発送）がなされ、
　同年７月４日付けで意見書が提出されるとともに、手続補正がなされ、
　平成２１年７月２８日付けで拒絶査定（同年８月３日発送）がなされ、
　同年１２月３日付けで審判請求がなされるとともに、手続補正がなされ、
　平成２２年１月１３日付けで審判請求書における請求の理由を補充する手続補正書が提出され、
　同法第１６２条で規定する審査官による審査（前置審査）に付された後、同年６月９日付けで最初の拒絶理由通知（同年同月１４日発送）がなされ、
　同年１２月１４日付けで意見書が提出されるとともに、手続補正がなされたものである。
　なお、平成２３年１月２６日付けで審査官より同法第１６４条第３項で規定する報告（前置報告）がなされ、
　同年２月２５日付けで当審より審尋（同年同月２８日発送）がなされ、
　同年８月４日付けで回答書が提出されている。
　
第２．本願発明の認定
１．本願発明甲の認定
　本願の請求項３に係る発明（以下、「本願発明甲」という。）は、平成２２年１２月１４日付けの手続補正により補正された、本願の特許請求の範囲の請求項３に記載されたとおりの次のものと認められる。
　
「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサで使用するために、複数の単一ポート・メモリ(memories)に同時に書き込むことによって、該複数の単一ポート・メモリを、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動させるための方法であって、
　複数のメモリ位置のためのライト・リクエストを、所定の順序で前記単一ポート・メモリ(memories)に送信し、
　前記単一ポート・メモリ(memories)に所定の優先順序に基づいて再オーダリングしたライト・リクエストを送信し、そして、
　単一のシステム・クロック・サイクルにおいて前記単一ポート・メモリ(memories)にアクセスする、
　ステップを含み、
　前記ライト・リクエストの再オーダリングが、定常状態モードで作動しているときに、各クロック・サイクルで各単一ポート・メモリにライト・リクエストを提供するものであり、ここにおいてライト・リクエストとリード・リクエストには優先順序が付けられ、リード・リクエストにはライト・リクエストよりも高い優先順序が与えられる
方法。」
　
２．本願発明乙の認定
　本願の請求項１に係る発明（以下、「本願発明乙」という。）は、平成２２年１２月１４日付けの手続補正により補正された、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認められる。
　
「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサでの使用のために複数の単一ポート・メモリを同時に読み出すことによって、該複数の単一ポート・メモリを、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動させるための方法であって、
　複数のメモリ位置のためのリード・リクエストを、所定の順序で前記単一ポート・メモリ(memories)に送信し、
　前記単一ポート・メモリ(memories)に所定の優先順序に基づいて再オーダリングしたリード・リクエストを送信し、
　単一のシステム・クロック・サイクルにおいて前記単一ポート・メモリ(memories)にアクセスし、そして、
　オリジナルのリクエストの順序にマッチさせるために、前記メモリ位置から読み出されたデータを再オーダリングする、
　ステップを含み、
　前記リード・リクエストの再オーダリングが、リード・リクエストのストリーム上で作動し、さらに、定常状態モード内で作動しているときに、各クロック・サイクルでリード・リクエストを提供するものであり、ここにおいてリード・リクエストとライト・リクエストには優先順序が付けられ、リード・リクエストにはライト・リクエストよりも高い優先順序が与えられる、
方法。」
　
第３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明及び周知技術の認定
１．引用例１に記載されている事項
　平成２２年６月９日付け拒絶理由通知において引用された特許第２８７８２５６号公報（平成１１年４月５日公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１の１）
「【０００４】次にこのメモリアクセス制御部の動作を説明する。図６はメモリアクセス制御部の動作を説明するためのベクトルストア命令時の各ベクトル要素（以下要素と略称する）の要素番号と各要素が出力されるポートの関係を示す１例の関係図である。リストベクトルは、各要素ごとに、別々にメモリアドレスを決定できるベクトル命令のため、インターリーブされたメモリ番地に接続される出力ポート番号も、ランダムとなるため、図６の各要素のポート番号も、出力ポート４ポートをランダムにアクセスする様にしている。今後従来例と本発明の実施の形態のベクトル処理装置の動作を比較するために共通にこの関係図を使用する。」
　
（１の２）
　引用例１の図６には、要素番号（ｅＸ（Ｘは整数）で表される。）の出力ポートの対応付けについて、以下のことが示されている。
　要素番号ｅ０が出力ポート２に対応すること。要素番号ｅ１が出力ポート０に対応すること。要素番号ｅ２が出力ポート３に対応すること。要素番号ｅ３が出力ポート０に対応すること。要素番号ｅ４が出力ポート３に対応すること。要素番号ｅ５が出力ポート０に対応すること。要素番号ｅ６が出力ポート２に対応すること。要素番号ｅ７が出力ポート３に対応すること。要素番号ｅ８が出力ポート１に対応すること。要素番号ｅ９が出力ポート１に対応すること。要素番号ｅ１０が出力ポート２に対応すること。要素番号ｅ１１が出力ポート０に対応すること。要素番号ｅ１２が出力ポート２に対応すること。要素番号ｅ１３が出力ポート０に対応すること。要素番号ｅ１４が出力ポート３に対応すること。要素番号ｅ１５が出力ポート１に対応すること。要素番号ｅ１６が出力ポート２に対応すること。要素番号ｅ１７が出力ポート１に対応すること。要素番号ｅ１８が出力ポート０に対応すること。要素番号ｅ１９が出力ポート２に対応すること。要素番号ｅ２０が出力ポート０に対応すること。要素番号ｅ２１が出力ポート３に対応すること。要素番号ｅ２２が出力ポート１に対応すること。要素番号ｅ２３が出力ポート３に対応すること。要素番号ｅ２４が出力ポート２に対応すること。要素番号ｅ２５が出力ポート２に対応すること。要素番号ｅ２６が出力ポート３に対応すること。要素番号ｅ２７が出力ポート２に対応すること。要素番号ｅ２８が出力ポート１に対応すること。要素番号ｅ２９が出力ポート２に対応すること。要素番号ｅ３０が出力ポート３に対応すること。要素番号ｅ３１が出力ポート３に対応すること。
　
（１の３）
「【０００９】次に、このスループットを短縮するために提案されている第２の従来例について説明する。図８は改良された従来例のベクトル処理装置のブロック図である。改良された従来例のベクトル処理装置のメモリアクセス制御部４２０は、図８に示すように、ベクトル演算部４１０からのリストベクトルリクエストの各要素単位の複数（例として４要素）の入力ポートを持っており、入力レジスタ４２１ａ〜４２１ｄに各入力ポートから要素が入力される。入力バッファ４２２ａ〜４２２ｈは、ポート競合による待ち合わせが起きたとき、連続的に発行される入力リクエストの緩衝用のバッファ群であり、入力バッファ４２２ａ〜４２２ｄおよび入力バッファ４２２ｅ〜４２２ｈは、それぞれその順序で入力レジスタ４２１ａ〜４２１ｄの各要素に対応しており、入力バッファ４２２ａ〜４２２ｄと４２２ｅ〜４２２ｈとに入力レジスタ４２１ａ〜４２１ｄの要素が交互に入力される。読み出しレジスタ４２３ａ〜４２３ｈは、それぞれ入力バッファ４２２ａ〜４２２ｈの読み出し用のレジスタ群でありポート競合検出回路４２８の対象レジスタである。出力要素検出回路４２５は、各出力ポートに対応するセレクタ４２４ａ〜４２４ｄの選択条件を生成している。ポート競合検出回路４２８は、読み出しレジスタ４２３ａ〜４２３ｈの各要素のポート競合を検出する回路であり、またバッファ４２２ａ〜４２２ｈ、および読み出しレジスタ４２３ａ〜４２３ｈの制御を行っている。出力レジスタ４２６ａ〜４２６ｄは各出力ポート（この例では４ポート）に対応するレジスタ群であり、セレクタ４２４ａ〜４２４ｄで選択された要素を格納し、出力ポート０〜３を経由して主記憶部４３０に出力する。次にこの改良された従来例のメモリアクセス制御部４２０の動作を説明する。ここでも上述の従来例に用いた図６のベクトルストア命令時の各要素の要素番号と各要素が出力されるポートの関係を示す１例の関係図を参照して説明する。」
　
（１の４）
「【００１０】図９は、図８の改良された従来例のベクトル処理装置を用いて図６の関係を有する要素を処理したときのタイミング図である。図８において、入力ポート０、１、２、３から、図６で示す要素が４つずつ連続的に入力する。要素０、１、２、３（以下ｅ１、ｅ２、ｅ３、ｅ４と略称する）が入力ポート０〜３、入力レジスタ４２１ａ〜４２１ｄ、および入力バッファ４２２ａ〜４２２ｄを経由して読み出しレジスタ４２３ａ〜４２３ｄに入力すると、ポート競合検出回路４２８により出力ポート競合の検出が行われる。図６によると、ｅ１とｅ３とが同一出力ポートであるポート０へのアクセスであるため、競合が発生し、要素番号の若いｅ１がセレクタ４２４ａにて選択され、出力レジスタ４２６ａに格納され、出力ポート０へ出力する。競合の無いｅ０、ｅ２もセレクタ４２４ｃ、４２４ｄにて選択され、出力レジスタ４２６ｃ、４２６ｄに格納され、出力ポート２、３へ出力する。一方競合で負けたｅ３は読み出しレジスタ４２３ｄにホールドされる。また、このタイミングには、次の４要素であるｅ４、ｅ５、ｅ６、ｅ７が拡張された読み出しレジスタ４２３ｅ〜４２３ｈに入力する。このとき、競合に負けて読み出しレジスタ４２３ｄにホールドされたｅ３と、次タイミングに入力したe４、ｅ５、ｅ６、ｅ７は、同時に競合に参加することになる。そしてこの５要素で競合調停を行う。この動作を示したものが図９のタイミング２である。出力ポート０、１、２、３の欄には、そのタイミングに出力した要素が示されている。出力ポート競合検出対象要素の欄には、読みだしレジスタ４２３ａ〜４２３ｈに格納されている競合に負けてホールドされた要素および新たに入力した要素が示されている。出力要素の欄にはそのタイミングに出力した要素が示され、出力要素数の欄にはそのタイミングに出力した要素数が示されている。
【００１１】図６の要素番号ｅ０〜ｅ３１に示される３２個の要素は、上述のようなポート競合検出と選択された要素の出力の繰り返しによって、図９で示すように１２タイミングで全ての処理が終了する。」
　
（１の５）
　引用例１の図９には、以下のことが示されている。
　タイミング１のときに、出力ポート０においてｅ１が出力され、出力ポート２においてｅ０が出力され、出力ポート３においてｅ２が出力されること。
　タイミング２のときに、出力ポート０においてｅ３が出力され、出力ポート２においてｅ６が出力され、出力ポート３においてｅ４が出力されること。
　タイミング３のときに、出力ポート０においてｅ５が出力され、出力ポート３においてｅ７が出力されること。
　タイミング４のときに、出力ポート０においてｅ１１が出力され、出力ポート１においてｅ８が出力され、出力ポート２においてｅ１０が出力され、出力ポート３においてｅ１４が出力されること。
　タイミング５のときに、出力ポート０においてｅ１３が出力され、出力ポート１においてｅ９が出力され、出力ポート２においてｅ１２が出力されること。
　タイミング６のときに、出力ポート１においてｅ１５が出力されること。
　タイミング７のときに、出力ポート０においてｅ１８が出力され、出力ポート１においてｅ１７が出力され、出力ポート２においてｅ１６が出力され、出力ポート３においてｅ２１が出力されること。
　タイミング８のときに、出力ポート０においてｅ２０が出力され、出力ポート１においてｅ２２が出力され、出力ポート２においてｅ１９が出力され、出力ポート３においてｅ２３が出力されること。
　タイミング９のときに、出力ポート１においてｅ２８が出力され、出力ポート２においてｅ２４が出力され、出力ポート３においてｅ２６が出力されること。
　タイミング１０のときに、出力ポート２においてｅ２５が出力され、出力ポート３においてｅ３０が出力されること。
　タイミング１１のときに、出力ポート２においてｅ２７が出力され、出力ポート３においてｅ３１が出力されること。
　タイミング１２のときに、出力ポート２においてｅ２９が出力されること。
　
２．引用発明の認定
　上記（１の３）に「図８は改良された従来例のベクトル処理装置のブロック図である。」と記載されていることから明らかなように、引用例１はベクトル処理装置で使用するための方法に関するものである。
　
　上記（１の３）に「出力レジスタ４２６ａ〜４２６ｄは各出力ポート（この例では４ポート）に対応するレジスタ群であり、セレクタ４２４ａ〜４２４ｄで選択された要素を格納し、出力ポート０〜３を経由して主記憶部４３０に出力する。」と記載されていることから明らかなように、引用例１においては、主記憶部は複数のポートを有するものである。
　上記（１の１）に「インターリーブされたメモリ番地に接続される出力ポート番号」とも記載されていることから、引用例１においては、主記憶部の各ポートはインターリーブされたメモリ番地にそれぞれ対応するものである。このように、主記憶部の各ポートはインターリーブされたメモリ番地にそれぞれ対応するものであるから、主記憶部は全体としては、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動するものである。
　
　上記（１の１）に「図６はメモリアクセス制御部の動作を説明するためのベクトルストア命令時の各ベクトル要素（以下要素と略称する）の要素番号と各要素が出力されるポートの関係を示す１例の関係図である。…（中略）…今後従来例と本発明の実施の形態のベクトル処理装置の動作を比較するために共通にこの関係図を使用する。」と記載され、上記（１の３）に「ここでも上述の従来例に用いた図６のベクトルストア命令時の各要素の要素番号と各要素が出力されるポートの関係を示す１例の関係図を参照して説明する。」と記載されていることから明らかなように、引用例１は複数のストア命令からなるベクトルストア命令を実行することに関するものである。
　上記（１の５）に、タイミング１乃至５、タイミング７乃至１２のそれぞれのなかで、可能な範囲で、互いに異なる出力ポートにおいて互いに異なる要素番号に係るストア命令が同時に出力されることが示されていることから明らかなように、引用例１においては、主記憶部の各ポートに同時にストア命令を出力するものである。
　
　上記（１の４）に「図８において、入力ポート０、１、２、３から、図６で示す要素が４つずつ連続的に入力する。要素０、１、２、３（以下ｅ１、ｅ２、ｅ３、ｅ４と略称する）が入力ポート０〜３、入力レジスタ４２１ａ〜４２１ｄ、および入力バッファ４２２ａ〜４２２ｄを経由して読み出しレジスタ４２３ａ〜４２３ｄに入力すると、ポート競合検出回路４２８により出力ポート競合の検出が行われる。」と記載され、各要素に係るストア命令については、上記（１の３）に「図６はメモリアクセス制御部の動作を説明するためのベクトルストア命令時の各ベクトル要素（以下要素と略称する）の要素番号と各要素が出力されるポートの関係を示す１例の関係図である。リストベクトルは、各要素ごとに、別々にメモリアドレスを決定できるベクトル命令のため、インターリーブされたメモリ番地に接続される出力ポート番号も、ランダムとなるため、図６の各要素のポート番号も、出力ポート４ポートをランダムにアクセスする様にしている。」と記載され、入力ポートについては、上記（１の３）に「改良された従来例のベクトル処理装置のメモリアクセス制御部４２０は、図８に示すように、ベクトル演算部４１０からのリストベクトルリクエストの各要素単位の複数（例として４要素）の入力ポートを持っており、入力レジスタ４２１ａ〜４２１ｄに各入力ポートから要素が入力される。」と記載されていることから明らかなように、引用例１においては、複数のメモリ番地（アドレス）のためのストア命令を、要素番号の順に４要素分ずつメモリアクセス制御部の入力ポートに入力するものである。
　
　上記（１の４）に「図６によると、ｅ１とｅ３とが同一出力ポートであるポート０へのアクセスであるため、競合が発生し、要素番号の若いｅ１がセレクタ４２４ａにて選択され、出力レジスタ４２６ａに格納され、出力ポート０へ出力する。競合の無いｅ０、ｅ２もセレクタ４２４ｃ、４２４ｄにて選択され、出力レジスタ４２６ｃ、４２６ｄに格納され、出力ポート２、３へ出力する。」と記載されていることから明らかなように、引用例１においては、複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力するものである。
　上記（１の５）には、各タイミング毎に、各出力ポートにおいては高々１つのストア命令のみを出力することが示されていることから、引用例１においては、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力するものである。
　上記（１の５）には、タイミング４のときに出力ポート３において要素番号ｅ１４に係るストア命令が出力される一方で、タイミング５のときに出力ポート１において要素番号ｅ９に係るストア命令が出力されることや、タイミング７のときに出力ポート３において要素番号ｅ２１に係るストア命令が出力される一方で、タイミング８のときに出力ポート２において要素番号ｅ１９に係るストア命令が出力されることや、タイミング９のときに出力ポート１において要素番号ｅ２８に係るストア命令が出力される一方で、タイミング１０のときに出力ポート２において要素番号ｅ２５に係るストア命令が出力され、タイミング１１のときに出力ポート２において要素番号ｅ２７に係るストア命令が出力されることや、タイミング１０のときに出力ポート３において要素番号ｅ３０に係るストア命令が出力される一方で、タイミング１１のときに出力ポート２において要素番号ｅ２７に係るストア命令が出力されることが示されており、上記（１の２）で示される要素番号を４つずつのグループに分けたときのグループ単位の前後関係とは逆の順番となるように出力ポートにおいて出力されることが示されていることから、引用例１においては、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替えて、ストア命令をメモリアクセス制御部の出力ポートから出力するものである。
　
　上記（１の５）には、各タイミング毎に出力ポートにおいてストア命令が出力されることが示されていることから、引用例１においては、単一のタイミングにおいてポートを複数有する主記憶部の各ポートにストア命令を送信するものである。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　ベクトル処理装置で使用するために、インターリーブされたメモリ番地にそれぞれ対応する主記憶部の各ポートに同時にストア命令を出力することによって、ポートを複数有する主記憶部を、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動させるための方法であって、
　複数のメモリ番地（アドレス）のためのストア命令を、要素番号の順に４要素分ずつメモリアクセス制御部の入力ポートに入力し、
　複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力し、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力し、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替えて、ストア命令をメモリアクセス制御部の出力ポートから出力し、
　単一のタイミングにおいてポートを複数有する主記憶部の各ポートにストア命令を送信する、方法。
　
３．引用例２に記載されている事項
　平成２２年６月９日付け拒絶理由通知において引用された特開昭５１−６８７３５号公報（昭和５１年６月１４日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（２の１）
「本発明はそれに限定されるものではないが，例えばベクトル演算処理に当っては当該ベクトルに属するエレメント・データを次々と高速度で読出しまた格納することが必要となる。この場合記憶装置を上記の如く高速度でアクセスする必要性から，複数の独立にアクセスできる記憶単位（例えばバンク−−以下バンクという）のいずれか空き状態にあれば，上記エレメントの順番にしたがうことなく，アクセスして行くようにされる。そして該エレメントの順番はデータ・バッファを利用して正しく管理するようにされる。」
（第１頁右下欄第１１行目〜第２頁左上欄第１行目）
　
（２の２）
「第２図は上記記憶装置１，記憶制御装置３および記憶アクセス制御装置４の関係を示す本発明の一実施例構成を表わしている。図においてはベクトルＢに対応する記憶アクセス制御装置４Ｂが代表して示されているが，記憶アクセス制御装置４Ｃも同じ構成をとり，また記憶アクセス制御装置４Ａはデータ・バッファＤＢから記憶装置１にデータを格納する点が異なるだけで同じ構成をとる。
　図中，６Ａ，６Ｂ，６Ｃは夫々メモリ制御装置３におけるアクセス制御装置対応部，７Ｂは＃Ｂ記憶アクセス制御装置４Ｂにおける記憶装置用アドレス情報発生部，８Ｂはアクセス制御装置４Ｂにおけるデータ・バッファ，９Ｂはアクセス制御装置４Ｂにおけるデータ・バッファ用アドレス情報発生部，１０Ｂは両アドレス情報対応付け回路で両アドレス情報を対にしてメモリ制御装置３に対してアクセス要求ＲＱを発すると共に該対にされたアドレス情報を供給するもの，１１Ｂはキュー・レジスタ回路を表わしている。
　ベクトルＢのエレメント・データｂ０，ｂ１，ｂ２，……を読出してくるに当って，記憶装置用アドレス発生部７Ｂが当該データが夫々格納されているアドレス情報を順に次々と発生して行く。しかし後述する如く実際のアクセスが前後することがあるため，記憶装置１から実際に読出されてくるエレメント・データがデータ・バッファ８Ｂのどの位置にセットされるべきかを指示することが必要となる。このため，データ・バッファ用アドレス発生部９Ｂが上記指示のためのアドレス情報を発生し，対応付け回路１０Ｂによって上記記憶装置用アドレス情報と該データ・バッファ用アドレス情報とを対として記憶制御装置３のアクセス制御装置対応部６Ｂに供給する。該対応部６Ｂにおいては，第３図以下を参照して後述する如く記憶装置１におけるバンク２−０ないし２−３の空き状態を待って記憶装置１にアクセスして行く。この際上述の如くバンクの空き状態に応じてアクセスの順番が前後することがある。そして実際にアクセスが行なわれた場合，例えば１０クロック後に記憶装置１から所望のエレメント・データが読出されてくることに備えて，上記データ・バッファ用アドレス情報をキュー・レジスタ回路１１Ｂにセットする。該キュー・レジスタ回路１１Ｂは，該セットされたアドレス情報を順次シフトして行き，上記１０クロック後に当該アドレス情報を出力してデータ・バッファ８Ｂに供給する。即ちちようどその時点で記憶装置１から読出されてくるエレメント・データを，データ・バッファ８Ｂの所定アドレス位置に格納する。この処理は，上述のアクセスの順番が前後した場合の管理処理に対応している。即ち，例えばエレメント・データｂ１の読出しアクセスがエレメント・データｂ０の読出しアクセスよりも先になったとしても，データ・バッファ８Ｂにおけるエレメント・データｂ０のセット位置に当該データｂ０がセットされ，またデータｂ１のセット位置に当該データｂ１がセットされる。そしてデータ・バッファ８Ｂには該バッファ読出し用の制御回路（図示せず）が用意されており，演算処理部５（第１図）に対してエレメント・データｂ０，ｂ１，……の順に出力して行く。このため，上述の如く記憶装置１に対するアクセスの順番が前後しても，データ・バッファ８Ｂから演算処理部５（第１図）に供給されるとき順番が前後することはない。」
（第２頁左下欄第２行目〜第３頁右上欄第６行目）
　
４．引用例２に記載されている発明の認定
　上記（２の１）に「ベクトル演算処理に当っては当該ベクトルに属するエレメント・データを次々と高速度で読出し」と記載され、上記（２の２）に「ベクトルＢに対応する記憶アクセス制御装置４Ｂ」、「ベクトルＢのエレメント・データ…（中略）…を読出してくる」と記載されていることから明らかなように、引用例２はベクトル演算処理のためにエレメント・データを読み出す方法に関するものである。
　
　上記（２の１）に「記憶装置を上記の如く高速度でアクセスする必要性から，複数の独立にアクセスできる記憶単位（例えばバンク−−以下バンクという）のいずれか空き状態にあれば，上記エレメントの順番にしたがうことなく，アクセスして行くようにされる。」と記載され、上記（２の２）に「該対応部６Ｂにおいては，第３図以下を参照して後述する如く記憶装置１におけるバンク２−０ないし２−３の空き状態を待って記憶装置１にアクセスして行く。この際上述の如くバンクの空き状態に応じてアクセスの順番が前後することがある。」と記載されていることから明らかなように、引用例２では、記憶装置の複数のバンクからエレメント・データを読み出すものである。
　
　上記（２の２）に「ベクトルＢのエレメント・データｂ０，ｂ１，ｂ２，……を読出してくるに当って，記憶装置用アドレス発生部７Ｂが当該データが夫々格納されているアドレス情報を順に次々と発生して行く。…（中略）…対応付け回路１０Ｂによって上記記憶装置用アドレス情報と…（中略）…とを対として記憶制御装置３のアクセス制御装置対応部６Ｂに供給する。」と記載されていることから明らかなように、引用例２では、複数の記憶装置用アドレスのための読みだしアクセスを送信するものである。
　
　上記（２の１）に「記憶装置を上記の如く高速度でアクセスする必要性から，複数の独立にアクセスできる記憶単位（例えばバンク−−以下バンクという）のいずれか空き状態にあれば，上記エレメントの順番にしたがうことなく，アクセスして行くようにされる。」と記載され、上記（２の２）に「該対応部６Ｂにおいては，第３図以下を参照して後述する如く記憶装置１におけるバンク２−０ないし２−３の空き状態を待って記憶装置１にアクセスして行く。この際上述の如くバンクの空き状態に応じてアクセスの順番が前後することがある。」、「エレメント・データｂ１の読出しアクセスがエレメント・データｂ０の読出しアクセスよりも先になったとしても」と記載されていることから明らかなように、引用例２では、記憶装置の複数のバンクに、バンクの空き状態を待って順番の前後を許容しつつ、読出しアクセスを送信するものである。
　
　上記（２の１）に「記憶装置を上記の如く高速度でアクセスする必要性から，複数の独立にアクセスできる記憶単位（例えばバンク−−以下バンクという）のいずれか空き状態にあれば，上記エレメントの順番にしたがうことなく，アクセスして行くようにされる。そして該エレメントの順番はデータ・バッファを利用して正しく管理するようにされる。」と記載され、上記（２の２）に「実際のアクセスが前後することがあるため，記憶装置１から実際に読出されてくるエレメント・データがデータ・バッファ８Ｂのどの位置にセットされるべきかを指示することが必要となる。このため，データ・バッファ用アドレス発生部９Ｂが上記指示のためのアドレス情報を発生し，対応付け回路１０Ｂによって上記記憶装置用アドレス情報と該データ・バッファ用アドレス情報とを対として記憶制御装置３のアクセス制御装置対応部６Ｂに供給する。」、「そして実際にアクセスが行なわれた場合，例えば１０クロック後に記憶装置１から所望のエレメント・データが読出されてくることに備えて，上記データ・バッファ用アドレス情報をキュー・レジスタ回路１１Ｂにセットする。該キュー・レジスタ回路１１Ｂは，該セットされたアドレス情報を順次シフトして行き，上記１０クロック後に当該アドレス情報を出力してデータ・バッファ８Ｂに供給する。即ちちようどその時点で記憶装置１から読出されてくるエレメント・データを，データ・バッファ８Ｂの所定アドレス位置に格納する。この処理は，上述のアクセスの順番が前後した場合の管理処理に対応している。即ち，例えばエレメント・データｂ１の読出しアクセスがエレメント・データｂ０の読出しアクセスよりも先になったとしても，データ・バッファ８Ｂにおけるエレメント・データｂ０のセット位置に当該データｂ０がセットされ，またデータｂ１のセット位置に当該データｂ１がセットされる。」と記載されていることから明らかなように、引用例２では、元の順番になるように、記憶装置用アドレス情報が指し示すバンク上のアドレスから読み出されたエレメント・データを、データ・バッファ用アドレス情報が指し示すデータ・バッファ上のアドレスに格納するものである。
　また、上記（２の２）に「データ・バッファ８Ｂには該バッファ読出し用の制御回路（図示せず）が用意されており，演算処理部５（第１図）に対してエレメント・データｂ０，ｂ１，……の順に出力して行く。このため，上述の如く記憶装置１に対するアクセスの順番が前後しても，データ・バッファ８Ｂから演算処理部５（第１図）に供給されるとき順番が前後することはない。」と記載されていることから明らかなように、引用例２では、元の順番で、エレメント・データをデータ・バッファから演算処理部に供給するものである。
　
　上記引用例２の記載事項及び図面を総合勘案すると、引用例２には、次の発明（以下、「引用例２に記載された発明」という。）が記載されていると認められる。
　
　ベクトル演算処理のために記憶装置の複数のバンクからエレメント・データを読み出す方法であって、
　複数の記憶装置用アドレスのための読出しアクセスを送信し、
　記憶装置の複数のバンクに、バンクの空き状態を待って順番の前後を許容しつつ、読出しアクセスを送信し、
　元の順番になるように、記憶装置用アドレス情報が指し示すバンク上のアドレスから読み出されたエレメント・データを、データ・バッファ用アドレス情報が指し示すデータ・バッファ上のアドレスに格納し、元の順番で、エレメント・データをデータ・バッファから演算処理部に供給する方法。
　
５．周知例１に記載されている事項
　本願の優先日前に頒布された刊行物である、村上和彰，”スーパコンピュータの記憶システム”，情報処理，社団法人情報処理学会，1993年3月15日，Vol.34，No.3，Pages:361-371（以下、「周知例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知１の１）
「４．主記憶の構成法
　ロード／ストア・パイプラインが１クロック・サイクル当りにメモリとの間で転送可能なデータ量，すなわちピーク・メモリ・バンド幅は，
　　ロード／ストア・パイプライン本数
　　　×パイプライン多重度
で与えられる（表−１参照）．パイプライン多重度は，パイプライン当りのバンド幅に相当する．このピーク・メモリ・バンド幅を維持するには，メモリはそれに見合った速度でデータを読み書きできねばならない．これは，通常，複数のメモリ・バンク（memory bank）を備えたマルチバンク・メモリ（multibank memory）構成とすることで実現する．各バンクは小容量の独立したメモリであり，他のバンクと並列に異なるアドレスヘアクセスすることができる．」
（第３６５頁右欄第１８行目〜同頁同欄第３３行目）
　
（周知１の２）　
「４．２  インタリービング
　メモリ・アドレスと，バンク番号iとバンク内オフセットjの組（i,j）との間の対応の付け方には， ここで述べるインタリービング（interleaving）方式と，４．４で述べるスキューイング（skewing）方式の二つがある．」
（第３６６頁右欄第４行目〜同頁同欄第９行目）
　
（周知１の３）
「４．３  バンク・アクセス法
　マルチバンク・メモリへのアクセス方法には，大きく分けて次の２種類がある…（中略）…．なお，ワード・インタリーブド・メモリを仮定する．
　１．全バンク一斉アクセス法（図−４（ａ））：すべてのバンクを同期して一斉にアクセスする．メモリ・アドレスの上位アドレスがバンク内ワード・オフセットとして，すべてのバンクで用いられる．データは各バンクにラッチしておき， データ転送をしている間に次のアクセスを開始可能とする．図−４（ｂ）に，ロード・アクセスの際のタイミングを示す．」
（第３６７頁左欄第２７行目〜同頁同欄第４３行目）
　
（周知１の４）
　周知例１の第３６７頁には、図−４（ｂ）として、全バンク一斉アクセス法のロード・アクセスのタイミングが示されている。特に、各バンク毎に、同時には１つのアクセスのみが行われている様子が示されている。
　
６．周知例２に記載されている事項
　本願の優先日前に頒布された刊行物である特開平６−３３３３９４（平成６年１２月２日出願公開。以下、「周知例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知２の１）
「【０００５】…（中略）…他の従来のデュアル・ポート・メモリ・システムは、インターリーブド・メモリを使用する。インターリーブド・メモリは独立な単一ポート・メモリの幾つかのブロックを有する。インターリーブド・デュアル・ポート・メモリは、読出される又は書込まれるデータのアドレスが異なるブロックに配置される場合に、同一マシン・サイクルにおいて、異なるブロックをアクセス可能である。こうしたケース以外は（すなわち２つのアドレスが同一ブロック内に存在する場合）、情報は同一のブロックから読出されるか書込まれなければならず、インターリーブド・メモリは単一ポート・メモリのように振る舞い、情報をアクセスするために２サイクル以上が必要となる。…（後略）…」
　
７．複数の単一ポート・メモリによるアドレスインタリーブされたマルチ・ポート・メモリの周知技術の認定
　周知例１においては、上記（周知１の１）に「複数のメモリ・バンク（memory bank）を備えたマルチバンク・メモリ（multibank memory）構成とすることで実現する．各バンクは小容量の独立したメモリであり，他のバンクと並列に異なるアドレスヘアクセスすることができる．」と記載され、上記（周知１の２）に「メモリ・アドレスと，バンク番号iとバンク内オフセットjの組（i,j）との間の対応の付け方には，ここで述べるインタリービング（interleaving）方式…（中略）…がある．」と記載され、上記（周知１の３）に「マルチバンク・メモリへのアクセス方法には，大きく分けて次の２種類がある…（中略）…１．全バンク一斉アクセス法（図−４（ａ））：すべてのバンクを同期して一斉にアクセスする．メモリ・アドレスの上位アドレスがバンク内ワード・オフセットとして，すべてのバンクで用いられる．データは各バンクにラッチしておき， データ転送をしている間に次のアクセスを開始可能とする．」と記載されている。また、上記（周知１の４）に示されるように、各バンク毎に、同時には１つのアクセスのみが行われているのであるから、各バンクは単一ポート・メモリである。
　周知例２においては、上記（周知２の１）に「デュアル・ポート・メモリ・システムは、インターリーブド・メモリを使用する。インターリーブド・メモリは独立な単一ポート・メモリの幾つかのブロックを有する。インターリーブド・デュアル・ポート・メモリは、読出される又は書込まれるデータのアドレスが異なるブロックに配置される場合に、同一マシン・サイクルにおいて、異なるブロックをアクセス可能である。こうしたケース以外は（すなわち２つのアドレスが同一ブロック内に存在する場合）、情報は同一のブロックから読出されるか書込まれなければならず、インターリーブド・メモリは単一ポート・メモリのように振る舞い、情報をアクセスするために２サイクル以上が必要となる。」と記載されている。
　周知例１や周知例２に上記のように例示されるような、それぞれが単一ポートであるメモリ（個々のメモリのことをバンクと呼ぶことが多い。）を複数備え、メモリ番地（アドレス）を各メモリにインターリーブして割り当て、これらの複数の単一ポートであるメモリ全体によりあたかもマルチ・ポート・メモリとして振る舞う構成を採用すること（以下、「周知技術１」という。）は、メモリの技術分野の当業者には周知なことである。
　
８．周知例３に記載されている事項
　本願の優先日前に頒布された刊行物である特開昭５７−１５００４８号公報（昭和５７年９月１６日出願公開。以下、「周知例３」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知３の１）
「まず、大形の中央処理装置の主記憶装置に対する読出し、書込要求について説明する。
　大形の中央処理装置ではキヤツシユメモリとストアバツフアを持つているが後者のストアバツフアは主記憶装置に送る書込みデータとそのアドレスを一時記憶するためのものである。中央処理装置は書込みデータとアドレスをこのストアバツフアにセツトした時点で、そのデータが主記憶に書込まれるのを待つことなく、次の処理に進むことができる。したがつてストアバツフアの大きさが十分であれば主記憶装置への書込みがストアバツフア内で待たされても中央処理装置の性能は低下しない。
一方処理すべき命令またはデータを主記憶装置から読出す場合は読出しが完了するまではその処理に移れないで中央処理装置は停止して待つことになり、読出しの遅れは中央処理装置の性能を低下させる。
したがつて十分な大きさのストアバツフアを持つシステムでは読出し要求を書込み要求より優先させて処理すれば中央処理装置の性能を向上させることができる。」
（第１頁左下欄下から６行目〜同頁右下欄第１６行目）
　
９．リード・リクエストとライト・リクエストの間の優先制御に関する周知技術の認定
　上記（周知３の１）には、ライト・リクエストに関しては「中央処理装置は書込みデータとアドレスをこのストアバツフアにセツトした時点で、そのデータが主記憶に書込まれるのを待つことなく、次の処理に進むことができる」ものである一方で、リード・リクエストに関しては「処理すべき命令またはデータを主記憶装置から読出す場合は読出しが完了するまではその処理に移れないで中央処理装置は停止して待つこと」になるという当業者にはよく知られた事情があるので、「読出し要求を書込み要求より優先させて処理」するということが記載されている。（例えば、ストアバッファがストアデータでいっぱいになったり、リード・リクエストとライト・リクエストが同じアドレスに関するものであったり、マルチプロセッサシステムにおけるコンシステンシモデル上の制約がある等の特別な事情がなければ、）上記したような、リード・リクエストをライト・リクエストよりも優先して処理すること（以下、「周知技術２」という。）は、メモリの技術分野の当業者には周知なことである。
　
第４．本願発明甲と引用発明との対比
　本願発明甲と引用発明を比較する。
　
　一般にベクトル処理装置はベクトル命令を実行することにより、ベクトル内に含まれる複数の要素データに対して同種の処理を施すものである。また、一般にＳＩＭＤプロセッサは複数のデータに１つの命令が示す同種の処理を施すものである。そのため、引用発明における「ベクトル処理装置」と、本願発明甲における「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサ」は、１つの命令により複数のデータに同種の処理を施す情報処理装置である点で一致する。
　
　引用発明における「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」と本願発明甲における「複数の単一ポート・メモリ」は、複数のポートを有するメモリ部である点で一致する。
　
　引用発明における「メモリ番地（アドレス）」は本願発明甲における「メモリ位置」に相当する。
　引用発明における「ストア命令」は本願発明甲における「ライト・リクエスト」に相当する。
　
　引用発明において、「ストア命令を、」「メモリアクセス制御部の入力ポートに入力」することは、ストア命令を主記憶部に向けて送信していることであるのだから、引用発明における「複数のメモリ番地（アドレス）のためのストア命令を、要素番号の順に４要素分ずつメモリアクセス制御部の入力ポートに入力」することと、本願発明甲における「複数のメモリ位置のためのライト・リクエストを、所定の順序で前記単一ポート・メモリ(memories)に送信」することは、複数のメモリ位置のためのライト・リクエストを、所定の順序でポートを複数有するメモリ部に送信することである点で一致する。
　
　引用発明において、「複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力し、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力し、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替え」ることは、所定の優先順序に基づいて、入力ポートにおける入力順序と出力ポートにおける出力順序の不一致を可能にする（つまりは、再オーダリングする）ことであるのだから、引用発明における「複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力し、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力し、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替えて、ストア命令をメモリアクセス制御部の出力ポートから出力」することと、本願発明甲における「前記単一ポート・メモリ(memories)に所定の優先順序に基づいて再オーダリングしたライト・リクエストを送信」することは、複数のポートを有するメモリ部に所定の優先順序に基づいて再オーダリングしたライト・リクエストを送信することである点で一致する。
　
　引用発明における「単一のタイミングにおいてポートを複数有する主記憶部の各ポートにストア命令を送信する」ことと、本願発明甲における「単一のシステム・クロック・サイクルにおいて前記単一ポート・メモリ(memories)にアクセスする」ことは、単一の時間単位において複数のポートを有するメモリ部にアクセスすることである点で一致する。
　
　すると、本願発明甲と引用発明とは、次の点で一致する。
　
＜本願発明甲と引用発明の一致点＞
　１つの命令により複数のデータに同種の処理を施す情報処理装置で使用するために、複数のポートを有するメモリ部を、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動させるための方法であって、
　複数のメモリ位置のためのライト・リクエストを、所定の順序で複数のポートを有するメモリ部に送信し、
　複数のポートを有するメモリ部に所定の優先順序に基づいて再オーダリングしたライト・リクエストを送信し、そして、
　単一の時間単位において複数のポートを有するメモリ部にアクセスする、
　ステップを含む方法。
　
　一方で、両者は、次の点で相違する。
　
＜本願発明甲と引用発明の相違点１＞
　１つの命令により複数のデータに同種の処理を施す情報処理装置に関して、本願発明甲においては「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサ」であるのに対し、引用発明においては「ベクトル処理装置」である点。
　
＜本願発明甲と引用発明の相違点２＞
　複数のポートを有するメモリ部に関して、本願発明甲においては「複数の単一ポート・メモリ(memories)」であるのに対し、引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」である点。
　
＜本願発明甲と引用発明の相違点３＞
　本願発明甲においては「複数の単一ポート・メモリ(memories)に同時に書き込む」ものであるのに対し、引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する主記憶部の各ポートに同時にストア命令を出力する」ものである点。
　
＜本願発明甲と引用発明の相違点４＞
　時間単位に関して、本願発明甲においては「システム・クロック・サイクル」であるのに対し、引用発明においては「タイミング」である点。
　
＜本願発明甲と引用発明の相違点５＞
　本願発明甲においては「前記ライト・リクエストの再オーダリングが、定常状態モードで作動しているときに、各クロック・サイクルで各単一ポート・メモリにライト・リクエストを提供するもの」であるのに対し、引用発明に対応する引用例１には定常状態モードという用語については言及がない点。
　
＜本願発明甲と引用発明の相違点６＞
　本願発明甲においては「ライト・リクエストとリード・リクエストには優先順序が付けられ、リード・リクエストにはライト・リクエストよりも高い優先順序が与えられる」ものであるのに対し、引用発明に対応する引用例１にはライト（ストア）とリード（ロード）の間の優先順序付けについては言及がない点。
　
第５．本願発明甲と引用発明の相違点に対する判断
　上記本願発明甲と引用発明の相違点１乃至６について検討する。
　
１．本願発明甲と引用発明の相違点１について
　引用発明における「ベクトル処理装置」も１つの命令により複数のデータに同種の処理を施す情報処理装置である点では単一命令マルチプル・データ(ＳＩＭＤ)プロセッサと同様の処理を行うものである。引用発明に接した当業者であれば、引用発明における主記憶部へのアクセス命令を発行する主体を、ベクトル処理装置に代えて単一命令マルチプル・データ(ＳＩＭＤ)プロセッサとすることに何ら困難性はない。　
　よって、上記本願発明甲と引用発明の相違点１は格別のものではない。
　
２．本願発明甲と引用発明の相違点２について
　既に周知技術１として示したように、それぞれが単一ポートであるメモリ（個々のメモリのことをバンクと呼ぶことが多い。）を複数備え、メモリ番地（アドレス）を各メモリにインターリーブして割り当て、これらの複数の単一ポートであるメモリ全体によりあたかもマルチ・ポート・メモリとして振る舞う構成を採用することは、メモリの技術分野の当業者には周知である。
　そして、引用発明に対応する引用例１には単一ポート・メモリという用語自体は記載されていないものの、引用発明における「主記憶部」は「ポートを複数有する」ものであり、しかも「各ポート」は「インターリーブされたメモリ番地にそれぞれ対応する」ものである。また、引用発明においては「単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力」するものである。このように、引用発明における「主記憶部」は周知技術１が有する特性に極めて近い特性（つまり、メモリの外部からみたアクセスポートが複数有り、各ポートにはインターリーブしたアドレスが割り当てられ、各ポート毎各タイミング毎に高々１つのアクセスリクエストを受け付けるという特性。）を有する。
　このように引用発明における「主記憶部」が有する特性は周知技術１が有する特性に極めて近いから、引用例１に接した当業者であれば、引用発明における「主記憶部」に周知技術１を適用して、それぞれが単一ポートであるメモリを複数備え、メモリ番地（アドレス）を各メモリにインターリーブして割り当て、これらの複数の単一ポートであるメモリ全体によりあたかもマルチ・ポート・メモリとして振る舞う構成とすることに何ら困難性はない。　
　よって、上記本願発明甲と引用発明の相違点２は格別のものではない。
　
３．本願発明甲と引用発明の相違点３について
　引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する主記憶部の各ポートに同時にストア命令を出力する」ものであるが、引用発明における主記憶部に上記２．で指摘したように周知技術１を適用することに伴い、結果として、複数の単一ポートであるメモリに同時に書き込むことも実現できる。
　よって、上記本願発明甲と引用発明の相違点３は格別のものではない。
　
４．本願発明甲と引用発明の相違点４について
　システム・クロック・サイクル毎にメモリアクセスリクエストを受け付けることが可能なメモリを引用発明における主記憶部として採用することは、当業者であれば適宜なし得たことである。　
　よって、上記本願発明甲と引用発明の相違点４は格別のものではない。
　
５．本願発明甲と引用発明の相違点５について
　引用発明に対応する引用例１には定常状態モードという用語については言及がないものの、引用発明においても、各タイミング毎に主記憶部の各ポートに対するストア命令が存在するような定常的な状態となれば、各タイミングで主記憶部の各ポートにストア命令を提供できることは自明である。
　そして、本願発明甲における「複数の単一・ポートメモリ(memories)」と引用発明における「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」に関する相違点、及び、本願発明甲における「システム・クロック・サイクル」と引用発明における「タイミング」に関する相違点については、既に上記２．、３．、及び４．で格別のものではないことは示したとおりであるから、結局のところ、上記本願発明甲と引用発明の相違点５は格別のものではない。
　
６．本願発明甲と引用発明の相違点６について
　既に周知技術２として示したように、リード・リクエストをライト・リクエストよりも優先して処理すること自体は、メモリの技術分野の当業者には周知である。
　引用発明に対応する引用例１はベクトル処理装置におけるベクトルストア命令の取り扱いについて記載されているものの、引用発明が対象とするベクトル処理装置においてもリード命令を実行することがあるのは自明であり、そのようなリード命令と引用発明でのストア命令の優先順序について周知技術２を適用して、ストア命令とリード命令に優先順序を付け、リード命令にはストア命令よりも高い優先順序を与えるようにすることにも、何ら困難性はない。
　よって、上記本願発明甲と引用発明の相違点６は格別のものではない。
　
７．小括
　上記１．乃至６．で示したように上記本願発明甲と引用発明の相違点はいずれも格別のものではない。
　また、本願発明甲が有する作用効果は、引用発明、周知技術１及び周知技術２から当業者が予測できた範囲内のものである。
　
　よって、本願発明甲は、引用発明に基いて、当業者が容易に発明をすることができたものである。
　
第６．本願発明乙と引用発明との対比
　本願発明乙と引用発明を比較する。
　
　一般にベクトル処理装置はベクトル命令を実行することにより、ベクトル内に含まれる複数の要素データに対して同種の処理を施すものである。また、一般にＳＩＭＤプロセッサは複数のデータに１つの命令が示す同種の処理を施すものである。そのため、引用発明における「ベクトル処理装置」と、本願発明乙における「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサ」は、１つの命令により複数のデータに同種の処理を施す情報処理装置である点で一致する。
　
　引用発明における「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」と本願発明乙における「複数の単一ポート・メモリ」は、複数のポートを有するメモリ部である点で一致する。
　
　引用発明における「メモリ番地（アドレス）」は本願発明乙における「メモリ位置」に相当する。
　
　引用発明における「ストア命令」と本願発明乙における「リード・リクエスト」は、メモリアクセスリクエストである点で一致する。
　
　引用発明において、「ストア命令を、」「メモリアクセス制御部の入力ポートに入力」することは、ストア命令を主記憶部に向けて送信していることであるのだから、引用発明における「複数のメモリ番地（アドレス）のためのストア命令を、要素番号の順に４要素分ずつメモリアクセス制御部の入力ポートに入力」することと、本願発明乙における「複数のメモリ位置のためのリード・リクエストを、所定の順序で前記単一ポート・メモリ(memories)に送信」することは、複数のメモリ位置のためのメモリアクセスリクエストを、所定の順序で複数のポートを有するメモリ部に送信することである点で一致する。
　
　引用発明において、「複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力し、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力し、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替え」ることは、所定の優先順序に基づいて、入力ポートにおける入力順序と出力ポートにおける出力順序の不一致を可能にする（つまりは、再オーダリングする）ことであるのだから、引用発明における「複数のストア命令に係るメモリ番地（アドレス）について、主記憶部のポートが競合する場合には要素番号の若いストア命令を優先して出力ポートから出力し、主記憶部のポートが競合しない場合にはそれぞれのストア命令を同時に出力ポートから出力し、単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力し、結果として、前に入力ポートに入力されたストア命令よりも後に入力されたストア命令のほうが出力ポートから先に出力されることもあるように、出力される順番を入れ替えて、ストア命令をメモリアクセス制御部の出力ポートから出力」することと、本願発明乙における「前記単一ポート・メモリ(memories)に所定の優先順序に基づいて再オーダリングしたリード・リクエストを送信」することは、複数のポートを有するメモリ部に所定の優先順序に基づいて再オーダリングしたメモリアクセスリクエストを送信することである点で一致する。
　
　引用発明における「単一のタイミングにおいてポートを複数有する主記憶部の各ポートにストア命令を送信する」ことと、本願発明乙における「単一のシステム・クロック・サイクルにおいて前記単一ポート・メモリ(memories)にアクセス」することは、単一の時間単位において複数のポートを有するメモリ部にアクセスすることである点で一致する。
　
　すると、本願発明乙と引用発明とは、次の点で一致する。
　
＜本願発明乙と引用発明の一致点＞
　１つの命令により複数のデータに同種の処理を施す情報処理装置での使用のために、複数のポートを有するメモリ部を、統合されたアドレス空間を有するマルチ・ポート・メモリとして作動させるための方法であって、
　複数のメモリ位置のためのメモリアクセスリクエストを、所定の順序で複数のポートを有するメモリ部に送信し、
　複数のポートを有するメモリ部に所定の優先順序に基づいて再オーダリングしたメモリアクセスリクエストを送信し、
　単一の時間単位において複数のポートを有するメモリ部にアクセスする方法。
　
　一方で、両者は、次の点で相違する。
　
＜本願発明乙と引用発明の相違点１＞
　１つの命令により複数のデータに同種の処理を施す情報処理装置に関して、本願発明乙においては「単一命令マルチプル・データ(ＳＩＭＤ)プロセッサ」であるのに対し、引用発明においては「ベクトル処理装置」である点。
　
＜本願発明乙と引用発明の相違点２＞
　複数のポートを有するメモリ部に関して、本願発明乙においては「複数の単一ポート・メモリ(memories)」であるのに対し、引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」である点。
　
＜本願発明乙と引用発明の相違点３＞
　メモリアクセスリクエストに関して、本願発明乙においては「リード・リクエスト」であるのに対し、引用発明においては「ストア命令」である点。
　
＜本願発明乙と引用発明の相違点４＞
　本願発明乙においては「複数の単一ポート・メモリを同時に読み出す」ものであるのに対し、引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する主記憶部の各ポートに同時にストア命令を出力する」ものである点。
　
＜本願発明乙と引用発明の相違点５＞
　時間単位に関して、本願発明乙においては「システム・クロック・サイクル」であるのに対し、引用発明においては「タイミング」である点。
　
＜本願発明乙と引用発明の相違点６＞
　本願発明乙においては「オリジナルのリクエストの順序にマッチさせるために、前記メモリ位置から読み出されたデータを再オーダリングする」のに対して、引用発明に対応する引用例１にはそのような記載がない点。
　
＜本願発明乙と引用発明の相違点７＞
　本願発明乙においては「前記リード・リクエストの再オーダリングが、リード・リクエストのストリーム上で作動し、さらに、定常状態モード内で作動しているときに、各クロック・サイクルでリード・リクエストを提供するもの」であるのに対し、引用発明に対応する引用例１にはリクエストのストリームという用語や定常状態モードという用語については言及がない点。
　
＜本願発明乙と引用発明の相違点８＞
　本願発明乙においては「リード・リクエストとライト・リクエストには優先順序が付けられ、リード・リクエストにはライト・リクエストよりも高い優先順序が与えられる」ものであるのに対し、引用発明に対応する引用例１にはライト（ストア）とリード（ロード）の間の優先順序付けについては言及がない点。
　
第７．本願発明乙と引用発明の相違点に対する判断
　上記本願発明乙と引用発明の相違点１乃至８について検討する。
　
１．本願発明乙と引用発明の相違点１について
　引用発明における「ベクトル処理装置」も１つの命令により複数のデータに同種の処理を施す情報処理装置である点では単一命令マルチプル・データ(ＳＩＭＤ)プロセッサと同様の処理を行うものである。引用発明に接した当業者であれば、引用発明における主記憶部へのアクセス命令を発行する主体を、ベクトル処理装置に代えて単一命令マルチプル・データ(ＳＩＭＤ)プロセッサとすることに何ら困難性はない。　　
　よって、上記本願発明乙と引用発明の相違点１は格別のものではない。
　
２．本願発明乙と引用発明の相違点２について
　既に周知技術１として示したように、それぞれが単一ポートであるメモリ（個々のメモリのことをバンクと呼ぶことが多い。）を複数備え、メモリ番地（アドレス）を各メモリにインターリーブして割り当て、これらの複数の単一ポートであるメモリ全体によりあたかもマルチ・ポート・メモリとして振る舞う構成を採用することは、メモリの技術分野の当業者には周知である。
　そして、引用発明に対応する引用例１には単一ポート・メモリという用語自体は記載されていないものの、引用発明における「主記憶部」は「ポートを複数有する」ものであり、しかも「各ポート」は「インターリーブされたメモリ番地にそれぞれ対応する」ものである。また、引用発明においては「単一のタイミングにおいては１つの出力ポートから１つのストア命令のみを出力」するものである。このように、引用発明における「主記憶部」は周知技術１が有する特性に極めて近い特性（つまり、メモリの外部からみたアクセスポートが複数有り、各ポートにはインターリーブしたアドレスが割り当てられ、各ポート毎各タイミング毎に高々１つのアクセスリクエストを受け付けるという特性。）を有する。
　このように引用発明における「主記憶部」が有する特性は周知技術１が有する特性に極めて近いから、引用例１に接した当業者であれば、引用発明における「主記憶部」に周知技術１を適用して、それぞれが単一ポートであるメモリを複数備え、メモリ番地（アドレス）を各メモリにインターリーブして割り当て、これらの複数の単一ポートであるメモリ全体によりあたかもマルチ・ポート・メモリとして振る舞う構成とすることに何ら困難性はない。　
　よって、上記本願発明乙と引用発明の相違点２は格別のものではない。
　　
３．本願発明乙と引用発明の相違点３について
　引用発明に対応する引用例１はベクトル処理装置におけるベクトルストア命令の取り扱いについて記載されているものの、引用発明が対象とするベクトル処理装置においてもリード命令を実行することがあるのは自明である。
　そのため、引用発明において「ストア命令」に代えてリード命令について扱うように設計変更することに特段の困難性はない。　
　よって、上記本願発明乙と引用発明の相違点３は格別のものではない。
　
４．本願発明乙と引用発明の相違点４について
　引用発明においては「インターリーブされたメモリ番地にそれぞれ対応する主記憶部の各ポートに同時にストア命令を出力する」ものであるが、引用発明における主記憶部に上記２．で示したように周知技術１を適用し、上記３．で示したように引用発明において「ストア命令」に代えてリード命令について扱うように設計変更することに伴い、結果として、複数の単一ポートであるメモリを同時に読み出すことも実現できる。
　よって、上記本願発明乙と引用発明の相違点４は格別のものではない。
　
５．本願発明乙と引用発明の相違点５について
　システム・クロック・サイクル毎にメモリアクセスリクエストを受け付けることが可能なメモリを引用発明における主記憶部として採用することは、当業者であれば適宜なし得たことである。　
　よって、上記本願発明乙と引用発明の相違点５は格別のものではない。　
　　
６．本願発明乙と引用発明の相違点６について
　既に示したように、引用例２には下記の発明が記載されている。
　
　ベクトル演算処理のために記憶装置の複数のバンクからエレメント・データを読み出す方法であって、
　複数の記憶装置用アドレスのための読出しアクセスを送信し、
　記憶装置の複数のバンクに、バンクの空き状態を待って順番の前後を許容しつつ、読出しアクセスを送信し、
　元の順番になるように、記憶装置用アドレス情報が指し示すバンク上のアドレスから読み出されたエレメント・データを、データ・バッファ用アドレス情報が指し示すデータ・バッファ上のアドレスに格納し、元の順番で、エレメント・データをデータ・バッファから演算処理部に供給する方法。
　
　引用例２に記載された発明における「元の順番」は本願発明乙における「オリジナルのリクエストの順序」に相当し、引用例２に記載された発明における「バンク上のアドレス」は本願発明乙における「メモリ位置」に相当し、引用例２に記載された発明における「エレメント・データ」は本願発明乙における「データ」に相当する。
　また、引用例２に記載された発明における「バンクの空き状態を待って順番の前後を許容しつつ」「送信」された「読出しアクセス」に応じて「読み出されたエレメント・データ」を、「元の順番になるように、」「データ・バッファ上のアドレスに格納し」、「元の順番で、エレメント・データをデータ・バッファから演算処理部に供給する」ことは、本願発明乙における「オリジナルのリクエストの順序にマッチさせるために、前記メモリ位置から読み出されたデータを再オーダリングする」ことに相当する。
　
　そして、引用発明と引用例２に記載された発明はともにベクトル演算処理に関するものであり、複数のデータについて同様の処理を行うものである点では共通している。また既に３．で述べたように、引用発明が対象とするベクトル処理装置においてもリード命令を実行することがあるのは自明である。これらを考慮すれば、引用発明におけるリード命令を実行する際における読み出したデータの取り扱いについて引用例２に記載された発明を適用することに特段の困難性はない。　
　よって、上記本願発明乙と引用発明の相違点６は格別のものではない。
　
７．本願発明乙と引用発明の相違点７について
　引用発明に対応する引用例１にはリクエストのストリームという用語や定常状態モードという用語については言及がないものの、上記（１の２）や（１の５）に示されるように引用発明は要素番号ｅ０乃至ｅ３１という一連のデータに関するメモリアクセスの取り扱いに関するものであり、いわば引用発明もメモリアクセスリクエストのストリーム上で作動するものであり、また、引用発明においても、各タイミング毎に主記憶部の各ポートに対するメモリアクセスリクエストが存在するような定常的な状態となれば、各タイミングで主記憶部の各ポートにメモリアクセスリクエストを提供できることは自明である。
　そして、本願発明乙における「複数の単一・ポートメモリ(memories)」と引用発明における「インターリーブされたメモリ番地にそれぞれ対応する」「ポートを複数有する主記憶部」に関する相違点、本願発明乙における「リード・リクエスト」と引用発明における「ストア命令」に関する相違点、及び、本願発明乙における「システム・クロック・サイクル」と引用発明における「タイミング」に関する相違点については、既に上記２．乃至６．で格別のものではないことは示したとおりであるから、結局のところ、上記本願発明乙と引用発明の相違点７は格別のものではない。
　
８．本願発明乙と引用発明の相違点８について
　既に周知技術２として示したように、リード・リクエストをライト・リクエストよりも優先して処理すること自体は、メモリの技術分野の当業者には周知である。
　引用発明に対応する引用例１はベクトル処理装置におけるベクトルストア命令の取り扱いについて記載されているものの、引用発明が対象とするベクトル処理装置においてもリード命令を実行することがあるのは自明であり、ベクトル処理装置におけるリード命令とストア命令の優先順序について周知技術２を適用して、リード命令とストア命令に優先順序を付け、リード命令にはストア命令よりも高い優先順序を与えるようにすることにも、何ら困難性はない。
　よって、上記本願発明乙と引用発明の相違点８は格別のものではない。
　
９．小括
　上記１．乃至８．で示したように上記本願発明乙と引用発明の相違点はいずれも格別のものではない。
　また、本願発明乙が有する作用効果は、引用発明、引用例２に記載された発明、周知技術１及び周知技術２から当業者が予測できた範囲内のものである。
　
　よって、本願発明乙は、引用発明及び引用例２に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　
第８．むすび
　したがって、本願の請求項１に係る発明及び本願の請求項３に係る発明はいずれも、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。