【事件の表示】
　特願２００６−１１１２７８「リセットセル閾値デバイスをトリガすることなく相変化メモリを読み出す方法」拒絶査定不服審判事件〔平成１８年１１月２４日出願公開、特開２００６−３１８６２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年４月１３日（パリ条約による優先権主張２００５年４月１４日、米国）の外国語書面出願であって、平成２１年６月１８日付けの拒絶理由通知に対して、同年８月３１日付けで意見書及び手続補正書が提出されたが、平成２２年１月２０日付けで拒絶査定がなされ、これに対し、同年５月２６日付けで審判請求がなされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１に係る発明は、平成２１年８月３１日付けで提出された手続補正書によりなされた手続補正により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである（以下「本願発明」という。）。
　
「相変化メモリ素子と、相変化しないカルコゲニド選択デバイスとを有するメモリセルを、前記メモリ素子が設定される場合にのみ前記選択デバイスを閾値化して、前記メモリ素子がリセットされる場合に前記選択デバイスを閾値化しないことによって、読み出すステップを有する方法。」
　
２．引用文献の表示
　　引用文献：米国特許出願公開第２００５／００２９５０５号明細書
　
３．引用文献の記載事項と引用発明
３−１．引用文献の記載事項
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に頒布された刊行物である米国特許出願公開第２００５／００２９５０５号明細書（以下「引用文献」という。）には、「PHASE CHANGE ACCESS DEVICE FOR MEMORIES」（和訳：メモリ用相変化アクセスデバイス）に関して、図面とともに、次の記載がある（下線は、参考のため、当審で付加したものである。以下、他の刊行物についても同様。）。
　
　Ａ．“[0019] 
Referring to FIG. 1, a portion of a memory array arranged in columns 10 and rows 12 is illustrated. Each cell may include a memory element 16 and an access device 14.
[0020] In accordance with one embodiment of the present invention, 
the access device 14 may use a chalcogenide material.
the memory element 16 may also use a phase change material
[0021] In order to select an element 16 on column CN and row RN, the access device 14 for the selected memory element 16 at that location may be operated. The access device 14 activation allows current to flow through the memory element 16 in one embodiment of the present invention .
[0022] Referring to FIG. 2, a hypothetical or illustrative current versus voltage characteristic of the access device 14 is illustrated. 
In a low voltage or low field regime A, the device 14 is off and exhibits very high resistance in some embodiments. The off resistance can, for example, range from 100,000 ohms to greater than 10 gigaohms at a bias of half the threshold voltage.
The device 14 may remain in its off state until a threshold voltage Ｖ
Ｔ
 or threshold current Ｉ
Ｔ
 switches the device 14 to a highly conductive, low resistance on state.
The voltage across the device 14 after turn on drops to a slightly lower voltage, called the holding voltage Ｖ
Ｈ
 and remains very close to the threshold voltage.
　……
[0024] 
The snapback voltage is effectively the threshold voltage minus the holding voltage. 
In an embodiment where the memory element 16 also uses phase change material, the snapback voltage may be less than the threshold voltage of the memory element 16.
（和訳：[0019]　図１には、列10および行12に配列されたメモリアレイの一部が示されている。各セルは、メモリ素子16およびアクセスデバイス14を有する。アクセスデバイス14は、メモリ素子16と列10の間に示されているが、他の実施例では、同様に、アクセスデバイス14が、メモリ素子16と行12の間に設置されても良い。本願では、「行」および「列」という用語は、恣意的なものであって、これらの用語は、メモリ素子16のアドレス処理に使用されるいかなる導線をも含む。
[0020]　本発明のある実施例では、アクセスデバイス14に、カルコゲナイド材料を使用しても良い。ある実施例では、メモリ素子16に相変化材料が使用されるが、本発明はこれに限定されるものではなく、２つの例として、金属酸化物メモリ素子および常誘電体のメモリ素子等の各種薄膜メモリ素子を含む、他のメモリ素子を用いても良い。
[0021]　列ＣＮおよび行ＲＮ上の素子16を選定するため、被選択メモリ素子16用のアクセスデバイス14が、その位置で作動される。本発明のある実施例では、アクセスデバイス14が活性になると、メモリ素子16に電流が流れるようになる。
[0022]　図２には、理論的な、またはアクセスデバイス14の電流−電圧特性が示されている。ある実施例では、低電圧または低電場領域Aでは、デバイス14がオフであり、極めて大きな抵抗を示す。オフ抵抗は、例えば閾値電圧の半分のバイアス下で、100,000オームから10ギガオーム以上の範囲にある。閾値電圧ＶＴまたは閾値電流ＩＴによって、デバイス14の導電性が高まり、抵抗が低下し、デバイスがオン状態に切り替わるまでは、デバイス14は、オフ状態のままである。オン状態になると、デバイス14に印加される電圧は、保持電圧ＶＨと呼ばれるわずかに低い電圧に低下し、閾値電圧に極めて近い状態となる。本発明のある実施例では、例えば、閾値電圧は、1.1ボルトのオーダーであり、保持電圧は0.9ボルトのオーダーである。
　……
[0024]　スナップバック電圧は、事実上、閾値電圧と保持電圧の差である。スナップバック電圧の範囲を狭小化することによって、メモリ素子16の読み出しの妨害は、抑制される。本発明のある実施例では、スナップバック電圧は、対応メモリ素子16での読み出しの妨害の問題が解消されるレベルに抑制される。メモリ素子16に相変化材料が使用される実施例では、スナップバック電圧は、メモリ素子16の閾値電圧未満である。）
　
　Ｂ．“[0025] 
One advantage, in some embodiments, of using a chalcogenide material to form the access device 14 is that the access device 14 need not be formed in a semiconductor substrate.
[0026] 
In some embodiments of the present invention, the access device 14 does not change phase. It remains permanently amorphous
[0027] As an example, for a 0.5 micrometer diameter device 14 formed of TeAsGeSSe having respective atomic percents of 16/13/15/1/55, the holding current may be on the order of 0.1 to 100 micro-ohms in one embodiment. Below this holding current, the device 14 turns off and returns to the high resistance regime at low voltage, low field. The threshold current for the device 14 may generally be of the same order as the holding current. The holding current may be altered by changing process variables, such as the top and bottom electrode material and the chalcogenide material. The device 14 may provide high“on current”for a given area of device compared to conventional access devices such as metal oxide semiconductor field effect transistors or bipolar junction transistors.”
（和訳：[0025]　 いくつかの実施例において、カルコゲナイド材料を使用してアクセスデバイス14を形成した場合、アクセスデバイス14を、半導体基板内に形成する必要がなくなるという利点が得られる。その結果ある実施例では、アクセスデバイスが基板内に存在しないため、図１に示すタイプのメモリアレイスタックを、相互に積層して設置することが可能となる。
[0026]　本発明のある実施例では、アクセスデバイス14は相を変化させない。相は、恒久的にアモルファス状態を維持し、その電流−電圧特性は、作動寿命まで変化しない。
[0027]　例えば、16／13／15／１／55の原子％のTeAsGeSSeで構成される0.5μm径のデバイス14の場合、ある実施例では、保持電流は、0.1から100マイクロオームのオーダーである。この保持電流未満では、デバイス14は、オフ状態となり、低電圧低電場で高抵抗の領域に戻る。デバイス14の閾値電流は、通常保持電流と同等のオーダーである。保持電流は、上部および底部電極材料ならびにカルコゲナイド材料等のプロセス変数を変化させることによって、変化させても良い。デバイス14は、デバイスの所与の領域に、金属酸化物半導体電界効果型トランジスタまたはバイポーラ接合トランジスタのような、従来のアクセスデバイスよりも高い「電流」を提供する。）
　
　Ｃ．“[0034] After biasing the array in this manner, the memory element 16 can be programmed and read by whatever means is appropriate for the particular memory technology involved. A memory 16 using a phase change material may be programmed by forcing the current needed for the memory element to change phase or the memory array can be read by forcing a lower current to determine device resistance .
[0035] For the case of a phase change memory element 16, programming a given selected bit in an array can be as follows. Unselected rows and columns may be biased as shown in FIG. 3 or 4. Zero volts is applied to the selected row. A current is forced on the selected column with a compliance that is greater than the maximum threshold voltage of the device 14 plus the maximum threshold voltage of the device 16. The current amplitude, duration, and pulse shape may be selected to place the memory element 16 in the desired phase and thus, the desired memory state.”
（和訳：[0034]　この方法では、アレイをバイアス化した後、メモリ素子16は、特殊なメモリ技術に適した何らかの手段によって、プログラム化され読み出される。相変化材料を用いたメモリ16は、相変化のためメモリ素子に必要な電流によって、プログラム化され、あるいはメモリアレイは、デバイス抵抗を定めるための低電流によって読み出される。
[0035]　相変化メモリ素子16では、アレイ内の所与の選択ビットのプログラム化は、以下のように行われる。未選択行および列は、図３または図４に示すように、バイアス化される。ゼロボルトが選択行に印加される。電流は、デバイス14の最大閾値電圧とデバイス16の最大閾値電圧の和よりも大きくなるように、選択列に供給される。電流量、時間およびパルス形状は、メモリ素子16が所望の相内に設置されるように、さらには所望のメモリ状態となるように選定される。）
　
　Ｄ．“[0036] 
Reading a phase change memory element 16 can be performed as follows.
Zero volts is applied to the selected row. A voltage is forced at a value greater than the maximum threshold voltage of the device 14, but less than the minimum threshold voltage of the device 14 plus the minimum threshold voltage of the element 16 on the selected column. The current compliance of this forced voltage is less than the current that could program or disturb the present phase of the memory element 16. If the phase change memory element 16 is set, the access device 14 switches on and presents a low voltage, high current condition to a sense amplifier. If the device 16 is reset, a larger voltage, lower current condition may be presented to the sense amplifier. The sense amplifier can either compare the resulting column voltage to a reference voltage or compare the resulting column current to a reference current
（和訳：[0036]　相変化メモリ素子16の読み出しは、以下のように行われる。未選択行および列が、図３または図４に示すようにバイアス化される。選択行には、ゼロボルトが印加される。電圧は、デバイス14の最大閾値電圧よりも大きな値であって、選択列のデバイス14の最小閾値電圧と素子16の最小閾値電圧の和よりも小さな値で印加される。この印加電圧によって生じる電流は、メモリ素子16の現在の相をプログラム化、あるいは妨害する電流よりも小さい。相変化メモリ素子16がセット状態にある場合、アクセスデバイス14は、状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供する。素子16がリセット状態にある場合、センスアンプに対して高電圧、低電流状態が提供される。センスアンプは、得られた列電圧を照合電圧と比較し、あるいは得られた列電流を照合電流と比較する。）
　
　Ｅ.“[0038] 
To avoid disturbing a set bit of memory element 16 that is a phase change memory, the peak current may equal the threshold voltage of the device 14 minus the holding voltage of the device 14 that quantity divided by the total series resistance including the resistance of the device 14, external resistance of device 16, plus the set resistance of device 16. This value may be less than the maximum programming current that will begin to reset a set bit for a short duration pulse.
（和訳：[0038]　相変化メモリのメモリ素子16のセットビットの妨害を回避するため、ピーク電流は、デバイス14の閾値電圧とデバイス14の保持電圧の差を、デバイス14の抵抗、デバイス16の外部抵抗およびデバイス16のセット抵抗を含む全直列抵抗で除した値と等しくて良い。この値は、短時間パルスのセットビットのリセットが始まる、最大プログラム電流よりも小さくても良い。）
　
　Ｆ.“[0039] A technique for manufacturing the devices 14 and 16, where both devices use chalcogenide material, that is particularly amenable to forming stacked arrays, is illustrated in FIGS. 5 through 12. It should be understood that this fabrication process is for illustration purposes only and the present invention is in no way limited to those particular techniques.”
（和訳：[0039]　デバイス14および16を製作する技術を図５乃至１２に示す。この図において両デバイスには、積層アレイの形成ステップに特に影響を受けやすいカルコゲナイド材料が使用されている。この製造プロセスは、一例であって、本発明は、これらの特定の技術に限定されるものではないことに留意する必要がある。）
　
　Ｇ.“[0047] In one embodiment, 
the memory material may be chalcogenide element composition
[0048] In one embodiment, if the memory material is a non-volatile, phase change material, the memory material may be programmed into one of at least two memory states by applying an electrical signal to the memory material. An electrical signal may alter the phase of the memory material between a substantially crystalline state and a substantially amorphous state, wherein the electrical resistance of the memory material in the substantially amorphous state is greater than the resistance of the memory material in the substantially crystalline state. Accordingly, in this embodiment, the memory material may be adapted to be altered to one of at least two resistance values within a range of resistance values to provide single bit or multi-bit storage of information.
[0049] 
Programming of the memory material to alter the state or phase of the material may be accomplished by applying voltage potentials to the layers 12 and 26, thereby generating a voltage potential across the memory material 24. An electrical current may flow through a portion of the memory material 24 in response to the applied voltage potentials, and may result in heating of the memory material 24
[0050] 
This heating and subsequent cooling may alter the memory state or phase of the memory material 24. Altering the phase or state of the memory material 24 may alter an electrical characteristic of the memory material 24. For example, resistance of the material 24 may be altered by altering the phase of the memory material 24. The memory material may also be referred to as a programmable resistive material or simply a programmable material
　……
[0052] In a “reset”state, the memory material may be in an amorphous or semi-amorphous state and in a “set”state, the memory material may be in a crystalline or semi-crystalline state. The resistance of the memory material in the amorphous or semi-amorphous state may be greater than the resistance of the material in the crystalline or semi-crystalline state. The association of reset and set with amorphous and crystalline states, respectively, is a convention. Other conventions may be adopted.
[0053] Due to electrical current, the memory material may be heated to a relatively higher temperature to amorphize the memory material and“reset”memory material (e.g., program memory material to a logic“0”value). Heating the volume or memory material to a relatively lower crystallization temperature may crystallize memory material and “set”memory material (e.g., program memory material to a logic“1”value). 
Various resistances of memory material may be achieved to store information by varying the amount of current flow and duration through the volume of memory material.
（和訳：[0047]　ある実施例では、メモリ材料は、テルル−ゲルマニウム−アンチモン（TexGeySbz）材またはGeSbTe合金の種類から選定された、カルコゲナイド元素化合物である。ただし本発明の範囲は、これに限られるものではない。
[0048]　ある実施例では、メモリ材料は、不揮発性相変化材料であり、このメモリ材料は、メモリ材料に印加される電気信号によって、少なくとも2つのメモリ状態のうちのいずれかにプログラム化される。電気信号によって、実質的に結晶質の状態と実質的にアモルファスの状態の間でメモリ材料の相状態を変化させても良く、この場合、実質的にアモルファスの状態のメモリ材料の電気抵抗は、実質的に結晶質の状態でのメモリ材料の抵抗よりも大きくなる。このように本実施例では、メモリ材料が、その抵抗値の範囲内で、少なくとも2つの抵抗値の一方に変化するように適合され、単一ビットまたはマルチビットの情報記憶が可能となる。
[0049]　材料の状態または相を変化させるメモリ材料のプログラム処理は、層12および26に電圧電位を印加することによって行われ、これによりメモリ材料24全体にわたって電圧電位が形成される。電流は、印加電圧電位に応じてメモリ材料24の一部を流れても良く、この結果、メモリ材料24が加熱される。
[0050]　この加熱およびその後の冷却は、メモリ材料24のメモリ状態または相を変化させる。メモリ材料24の相または状態の変化によって、メモリ材料24の電気特性が変化する。例えば、メモリ材料24の相を変化させることにより、材料24の抵抗が変化する。またメモリ材料は、プログラム化の可能な抵抗材料、あるいは単にプログラム化材料とも呼ばれる。
　……
[0052]　「リセット」状態では、メモリ材料は、アモルファスまたは準アモルファス状態にあり、「セット」状態では、メモリ材料は、結晶質または準結晶質状態にある。アモルファスまたは準アモルファス状態にあるメモリ材料の抵抗は、結晶質または準結晶質状態にある材料の抵抗よりも大きい。リセットおよびセットと、アモルファスおよび結晶質状態のそれぞれの関係は、予め定められている。別の関係が適用されても良い。
[0053]　電流によってメモリ材料が比較的高温まで加熱され、メモリ材料がアモルファス化され、「リセット」メモリ材料となっても良い（例えば、論理値が「0」のプログラムメモリ材料）。内部またはメモリ材料が比較的低い結晶化温度に加熱されることよって、メモリ材料が結晶化し、「セット」メモリ材料が得られる（例えば、論理値が「1」のプログラムメモリ材料）。メモリ材料の各種抵抗により、メモリ材料の内部を流れる電流量および時間が変化することで、情報が保管される。）
　
　Ｈ.FIG.１から、列ラインＣＮと行ラインＲＮとの間に、アクセスデバイス14と相変化メモリ素子16とが、直列に接続されていることが見て取れる。
　
３−２．引用発明
　ア．Ａの“Referring to FIG. 1, a portion of a memory array arranged in columns 10 and rows 12 is illustrated. Each cell may include a memory element 16 and an access device 14.”（和訳：図１には、列10および行12に配列されたメモリアレイの一部が示されている。各セルは、メモリ素子16およびアクセスデバイス14を有する。）及びｈから、メモリ素子16とアクセスデバイス14とが直列に接続されてセルを形成することが記載されている。
　Ａの“the memory element 16 may also use a phase change material”（和訳：メモリ素子16に相変化材料が使用される）から、前記メモリ素子16は相変化材料で形成されている。
　一方、Ａの“the access device 14 may use a chalcogenide material.”（和訳：アクセスデバイス14に、カルコゲナイド材料を使用しても良い。）、Ｂの“One advantage, in some embodiments, of using a chalcogenide material to form the access device 14 is that the access device 14 need not be formed in a semiconductor substrate.”（和訳：いくつかの実施例において、カルコゲナイド材料を使用してアクセスデバイス14を形成した場合、アクセスデバイス14を、半導体基板内に形成する必要がなくなるという利点が得られる。）及び“In some embodiments of the present invention, the access device 14 does not change phase. It remains permanently amorphous”（和訳：本発明のある実施例では、アクセスデバイス14は相を変化させない。相は、恒久的にアモルファス状態を維持し）から、前記アクセスデバイス14は、カルコゲナイド材料を使用して形成され、相変化しないものである。
　そして、Ｄの“Reading a phase change memory element 16 can be performed as follows.”（和訳：相変化メモリ素子16の読み出しは、以下のように行われる。）から、相変化メモリ素子16の読み出しを行うことが記載されている。
　
　以上から、引用文献には、
　相変化材料で形成される相変化メモリ素子16と、カルコゲナイド材料を使用して形成され相変化しないアクセスデバイス14とが直列に接続されたセルの、前記相変化メモリ素子16の読み出しを行う
ことが記載されている。
　
　イ. Ｄには、“Reading a phase change memory element 16 can be performed as follows. Unselected rows and columns may be biased as shown in FIG. 3 or 4. Zero volts is applied to the selected row. A voltage is forced at a value greater than the maximum threshold voltage of the device 14, but less than the minimum threshold voltage of the device 14 plus the minimum threshold voltage of the element 16 on the selected column. The current compliance of this forced voltage is less than the current that could program or disturb the present phase of the memory element 16. If the phase change memory element 16 is set, the access device 14 switches on and presents a low voltage, high current condition to a sense amplifier. If the device 16 is reset, a larger voltage, lower current condition may be presented to the sense amplifier. The sense amplifier can either compare the resulting column voltage to a reference voltage or compare the resulting column current to a reference current.”（和訳：相変化メモリ素子16の読み出しは、以下のように行われる。未選択行および列が、図３または図４に示すようにバイアス化される。選択行には、ゼロボルトが印加される。電圧は、デバイス14の最大閾値電圧よりも大きな値であって、選択列のデバイス14の最小閾値電圧と素子16の最小閾値電圧の和よりも小さな値で印加される。この印加電圧によって生じる電流は、メモリ素子16の現在の相をプログラム化、あるいは妨害する電流よりも小さい。相変化メモリ素子16がセット状態にある場合、アクセスデバイス14は、状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供する。デバイス16がリセット状態にある場合、センスアンプに対して高電圧、低電流状態が提供される。センスアンプは、得られた列電圧を照合電圧と比較し、あるいは得られた列電流を照合電流と比較する。）と、相変化メモリ素子16の読み出しの手順が記載されている。
　ここで、前記「選択行には、ゼロボルトが印加される。電圧は、デバイス14の最大閾値電圧よりも大きな値であって、選択列のデバイス14の最小閾値電圧と素子16の最小閾値電圧の和よりも小さな値で印加される。」とは、選択されたセルに、アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加する、ということである。
　
　したがって、引用文献における相変化メモリ素子16の読み出しは、
　選択されたセルに、アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加し、前記印加した電圧によって生じる電流が相変化メモリ素子16の現在の相をプログラム化する電流よりも小さくなるように、電圧を前記セルに印加するステップと、
　前記相変化メモリ素子16がセット状態にある場合、前記アクセスデバイス14は状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供し、前記相変化メモリ素子16がリセット状態にある場合は、前記センスアンプに対して高電圧、低電流状態を提供するステップと、
　前記センスアンプは、前記セルから得られた列電圧を照合電圧と比較し、あるいは、前記セルから得られた列電流を照合電流と比較するステップと、
により行うものであると認められる。
　
　ウ.以上から、引用文献には、次の発明（以下「引用発明」という。）が開示されている。
　
「相変化材料で形成される相変化メモリ素子16と、カルコゲナイド材料を使用して形成され相変化しないアクセスデバイス14とが直列に接続されたセルにおいて、
　前記相変化メモリ素子16の読み出しを、
　選択されたセルに、前記アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加し、前記印加した電圧によって生じる電流が前記相変化メモリ素子16の現在の相をプログラム化する電流よりも小さくなるように、電圧を前記セルに印加するステップと、
　前記相変化メモリ素子16がセット状態にある場合、前記アクセスデバイス14は状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供し、前記相変化メモリ素子16がリセット状態にある場合は、前記センスアンプに対して高電圧、低電流状態を提供するステップと、
　前記センスアンプは、前記セルから得られた列電圧を照合電圧と比較し、あるいは、前記セルから得られた列電流を照合電流と比較するステップと、
により行う相変化メモリ素子16の読み出し方法。」
　
４．対比
４−１．本願発明と引用発明との対比
　本願発明と引用発明とを対比する。
　ア.引用発明の「相変化材料で形成される相変化メモリ素子16」及び「カルコゲナイド材料を使用して形成され相変化しないアクセスデバイス14」は、それぞれ、本願発明の「相変化メモリ素子」及び「相変化しないカルコゲニド選択デバイス」に相当する。
　したがって、引用発明の「相変化材料で形成される相変化メモリ素子16と、カルコゲナイド材料を使用して形成され相変化しないアクセスデバイス14とが直列に接続されたセル」は、本願発明の「相変化メモリ素子と、相変化しないカルコゲニド選択デバイスとを有するメモリセル」に相当する。
　
　イ.引用発明において、「センスアンプ」が「前記セルから得られた列電圧を照合電圧と比較し、あるいは、前記セルから得られた列電流を照合電流と比較する」ことで、「相変化メモリ素子16」から読み出したデータが何であるかを判定していることは、明らかである。
　したがって、「センスアンプに低電圧、高電流状態を提供」することは、「セル」の「セット状態にある」ところの「前記相変化メモリ素子16の読み出し」を行うことである。
　一方、本願明細書には、段落【０００６】に「夫々のメモリセルにおけるアクセス素子は、それに直列接続されたメモリセルに類似する相変化メモリ物質から作られた閾値スイッチでありうる。アクセス素子は、その両端に印加された電圧が閾値電圧を超える場合に、（その相を変化させずに）高抵抗状態から低抵抗状態へと切り替わり、素子を流れる電流が最小保持値を下回る場合に、高抵抗状態へ復帰する。」と、段落【００７１】に「閾値デバイス１２ａは、ビットが設定される場合に閾値化（トリガ）し、その両端の電圧をＶＴＨ（ｏｔｓ）からＶＨ（ｏｔｓ）へ急速に減少させる。」と記載されている。したがって、本願発明の「選択デバイスを閾値化」することは、段落【０００６】に記載された「（その相を変化させずに）高抵抗状態から低抵抗状態へと切り替わ」ることを意味していると認められる。してみれば、引用発明の「アクセスデバイス14は状態をオンに切り替え」ることは、本願発明の「選択デバイスを閾値化」することに相当している。
　よって、引用発明の「前記相変化メモリ素子16がセット状態にある場合、前記アクセスデバイス14は状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供」することと、本願発明の「前記メモリ素子が設定される場合にのみ前記選択デバイスを閾値化」することによって「読み出す」こととは、相変化メモリ素子が設定される場合に前記選択デバイスを閾値化することによって読み出す点で共通する。
　
　ウ. 引用発明において、「センスアンプに対して高電圧、低電流状態を提供する」ことは、「セル」の「リセット状態にある」ところの「前記相変化メモリ素子16」の「読み出し」を行うことである。
　したがって、引用発明の「前記相変化メモリ素子16がリセット状態にある場合は、前記センスアンプに対して高電圧、低電流状態を提供する」ことと、本願発明の「前記メモリ素子がリセットされる場合に前記選択デバイスを閾値化しないことによって、読み出す」こととは、前記メモリ素子がリセットされる場合に読み出す点で共通する。
　
４−２．一致点及び相違点
　そうすると、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
《一致点》
「相変化メモリ素子と、相変化しないカルコゲニド選択デバイスとを有するメモリセルを、前記メモリ素子が設定される場合に前記選択デバイスを閾値化して、前記メモリ素子がリセットされる場合に読み出すステップを有する方法。」
　
《相違点１》
　本願発明においては、「前記メモリ素子が設定される場合にのみ」前記選択デバイスを閾値化して、読み出すのに対して、引用発明においては、前記相変化メモリ素子16がセット状態にある場合、前記アクセスデバイス14は状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供する点。
　
《相違点２》
　本願発明においては、前記メモリ素子がリセットされる場合に「前記選択デバイスを閾値化しないことによって」読み出すのに対して、引用発明においては、前記相変化メモリ素子16がリセット状態にある場合は、前記センスアンプに対して高電圧、低電流状態を提供するものであるが、「アクセスデバイス14」の「状態」は不明である点。
　
５．当審の判断
５−１．相違点１及び相違点２について
　ア．引用発明において、「相変化メモリ素子16の読み出し」は、「印加した電圧によって生じる電流が前記相変化メモリ素子16の現在の相をプログラム化する電流よりも小さくなるように、電圧を前記セルに印加する」状態で行われるものである。したがって、引用発明は、前記「相変化メモリ素子16の読み出し」の際に「前記相変化メモリ素子16の現在の相をプログラム化」しないことを課題としていると解される。
　
　イ．ここで、引用文献には、「３−１．引用文献の記載事項」のＧの項で挙げたように、“the memory material may be chalcogenide element composition”（和訳：メモリ材料はカルコゲナイド元素化合物である）、“In a “reset”state, the memory material may be in an amorphous or semi-amorphous state and in a “set”state, the memory material may be in a crystalline or semi-crystalline state. The resistance of the memory material in the amorphous or semi-amorphous state may be greater than the resistance of the material in the crystalline or semi-crystalline state.”（和訳：「リセット」状態では、メモリ材料は、アモルファスまたは準アモルファス状態にあり、「セット」状態では、メモリ材料は、結晶質または準結晶質状態にある。アモルファスまたは準アモルファス状態にあるメモリ材料の抵抗は、結晶質または準結晶質状態にある材料の抵抗よりも大きい。）と記載されている。
　すなわち、引用発明の「相変化材料で形成される相変化メモリ素子16」は、具体的には、カルコゲナイド元素化合物で形成されて、「セット」状態では結晶質状態にあって低抵抗を示し、「リセット」状態ではアモルファス状態にあって高抵抗を示すものである。
　
　そして、前記「３−１．引用文献の記載事項」のＧの項で挙げたように、引用文献には、“
Programming of the memory material to alter the state or phase of the material may be accomplished by applying voltage potentials to the layers 12 and 26
 An electrical current may flow through a portion of the memory material 24 in response to the applied voltage potentials, and may result in heating of the memory material 24.
This heating and subsequent cooling may alter the memory state or phase of the memory material 24.
resistance of the material 24 may be altered by altering the phase of the memory material 24.
Various resistances of memory material may be achieved to store information by varying the amount of current flow and duration through the volume of memory material.
　したがって、引用発明における「前記相変化メモリ素子16の現在の相をプログラム化」とは、「相変化メモリ素子16」に電圧を印加して、前記「相変化メモリ素子16の現在の相」を変化させるような電流を流すことにより、当該「相変化メモリ素子16」の抵抗を変化させて、当該「相変化メモリ素子16」にデータを書き込むことを意味すると認められる。
　
　ウ．引用文献には、「３−１．引用文献の記載事項」のＡの項で挙げたように、“In a low voltage or low field regime A, the device 14 is off and exhibits very high resistance”（和訳：低電圧または低電場領域Aでは、デバイス14がオフであり、極めて大きな抵抗を示す）、“The device 14 may remain in its off state until a threshold voltage ＶＴ or threshold current ＩＴ switches the device 14 to a highly conductive, low resistance on state.”（和訳：閾値電圧ＶＴまたは閾値電流ＩＴによって、デバイス14の導電性が高まり、抵抗が低下し、デバイスがオン状態に切り替わるまでは、デバイス14は、オフ状態のままである。）と記載されている。
　すなわち、引用発明の「カルコゲナイド材料を使用して形成され、相変化は生じないアクセスデバイス14」は、具体的には、電圧を印加する前ないし低電圧が印加されてオフの状態にあるときは高抵抗を示し、印加電圧が閾値電圧ＶＴを超え、または、電流が閾値電流ＩＴを超えると、低抵抗を示す「オン」の「状態」になるものである。
　
　エ．引用発明は、「相変化メモリ素子16の読み出し」を行うに際して、「選択されたセルに、前記アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加」する。
　ここで、「３−１．引用文献の記載事項」のＡの項で挙げたように、引用文献には、“Referring to FIG. 1, a portion of a memory array arranged in columns 10 and rows 12 is illustrated. Each cell may include a memory element 16 and an access device 14.”（和訳：図１には、列10および行12に配列されたメモリアレイの一部が示されている。各セルは、メモリ素子16およびアクセスデバイス14を有する。）と記載されている。すなわち、引用発明の「相変化メモリ素子16」と「アクセスデバイス14」とが「直列に接続されたセル」は、列10および行12に配列されてメモリアレイをなし、よって、複数個存在している。
　してみれば、引用発明の前記「前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加」するとは、前記複数のメモリアレイ中でばらつく、「アクセスデバイス14」の「閾値電圧」の「最小」値と、「相変化メモリ素子16」の「閾値電圧」の「最小」値との「和よりも小さい電圧を印加」するという意味であると解される。
　したがって、前記イ、ウの検討から、引用発明においては、すべての「セル」について、「相変化メモリ素子16の読み出し」を行うに際して前記「セル」に「印加」される「電圧」によって、「アクセスデバイス14」が「オン」の「状態」になると同時に、「前記相変化メモリ素子16の現在の相をプログラム化」させることがないように、当該「セル」に「印加」される「電圧」が設定されると認められる。
　
　また、引用発明は、「センスアンプ」に「低電圧、高電流状態」あるいは「高電圧、低電流状態」を「提供」し、「前記センスアンプは、前記セルから得られた列電圧を照合電圧と比較し、あるいは、前記セルから得られた列電流を照合電流と比較する」ことにより「相変化メモリ素子16の読み出し」を行うものである。すなわち、「セルから得られた列電流を照合電流と比較する」場合は、「センスアンプ」は、前記「セルから得られた列電流」の「状態」が「高電流状態」であるか「低電流状態」であるかを「比較」により判定すると解される。
　ここで、引用発明の「セル」において、「相変化メモリ素子16」と「アクセスデバイス14」とは「直列に接続され」ているから、前記「相変化メモリ素子16」と前記「アクセスデバイス14」のそれぞれに印加される電圧は、それぞれの分圧電圧で決まること、「セルから得られた列電流」は、前記「相変化メモリ素子16」と前記「アクセスデバイス14」の直列抵抗で決まるものである。
　
　オ．「相変化メモリ素子16の読み出し」に際して、引用発明は、「前記相変化メモリ素子16がセット状態にある場合、前記アクセスデバイス14は状態をオンに切り替え、センスアンプに低電圧、高電流状態を提供し」ている。
　このとき、「状態をオンに切り替え」られて低抵抗の「アクセスデバイス14」と「セット状態」にあり低抵抗の「相変化メモリ素子16」とが「直列に接続されたセル」から、「センスアンプ」に、「高電流」であるものの「相変化メモリ素子16の現在の相をプログラム化する電流よりも小さ」いという「列電流」の「状態」が提供され、前記「センスアンプ」は前記「セルから得られた列電流」の「状態」が「高電流状態」であると判定すると認められる。
　
　ところで、引用文献には、「３−１．引用文献の記載事項」のＡの項で挙げたように、“The device 14 may remain in its off state until a threshold voltage ＶＴ or threshold current ＩＴ switches the device 14 to a highly conductive , low resistance on state.”（和訳：閾値電圧ＶＴまたは閾値電流ＩＴによって、デバイス14の導電性が高まり、抵抗が低下し、デバイスがオン状態に切り替わるまでは、デバイス14は、オフ状態のままである。）と記載されている。よって、「アクセスデバイス14」の「状態をオンに切り替え」ると、前記「アクセスデバイス14」は「切り替え」前のオフの高抵抗状態から急激に上記「抵抗が低下し」た状態になるから、「セット状態」にあり低抵抗の「相変化メモリ素子16」が「直列に接続」された「セル」には、当該「切り替え」時には大きな電流が急激に流れると解される。
　そして、引用文献には、同Ｅの項で挙げたように、“To avoid disturbing a set bit of memory element 16 that is a phase change memory, the peak current may equal the threshold voltage of the device 14 minus the holding voltage of the device 14 that quantity divided by the total series resistance including the resistance of the device 14, external resistance of device 16, plus the set resistance of device 16. This value may be less than the maximum programming current that will begin to reset a set bit for a short duration pulse.”（和訳：相変化メモリのメモリ素子16のセットビットの妨害を回避するため、ピーク電流は、デバイス14の閾値電圧とデバイス14の保持電圧の差を、デバイス14の抵抗、デバイス16の外部抵抗およびデバイス16のセット抵抗を含む全直列抵抗で除した値と等しくて良い。この値は、短時間パルスのセットビットのリセットが始まる、最大プログラム電流よりも小さくても良い。）と、同Ａの項で挙げたように、“The snapback voltage is effectively the threshold voltage minus the holding voltage.”、“In an embodiment where the memory element 16 also uses phase change material, the snapback voltage may be less than the threshold voltage of the memory element 16.”（和訳：「スナップバック電圧は、事実上、閾値電圧と保持電圧の差である。」、「メモリ素子16に相変化材料が使用される実施例では、スナップバック電圧は、メモリ素子16の閾値電圧未満である。」）と記載されている。
　
　上記のように、「前記アクセスデバイス14」の「状態をオンに切り替え」ることで急激に電流が流れるが、その電流のピーク値は、「アクセスデバイス14」の閾値電圧と「アクセスデバイス14」の保持電圧の差を、「アクセスデバイス14」の抵抗、「相変化メモリ素子16」の外部抵抗および「相変化メモリ素子16」の「セット状態」での抵抗を含む「セル」の全直列抵抗で除した値となることが、引用文献には記載されている。
　してみれば、引用発明は、この値が前記イで検討した「相変化メモリ素子16の現在の相」を変化させる電流値より小さくなるように、前記「アクセスデバイス14」の閾値電圧と前記「アクセスデバイス14」の保持電圧の差の電圧値が「相変化メモリ素子16」の閾値電圧未満であるような、「アクセスデバイス14」を選択しているものと認められる。
　そして、これによって、「セット状態」にある「相変化メモリ素子16」の「読み出し」を行う場合に、「アクセスデバイス14」の「状態」が「オンに切り替え」られる瞬間に、「前記相変化メモリ素子16の現在の相」が「プログラム化」されてしまうことを防止していると認められる。
　
　カ．さて、「前記相変化メモリ素子16がリセット状態にある場合」は、前記「アクセスデバイス14」の「状態」はどうであるのか、引用文献には記載されていない。
　
　このときの「メモリセル」の状態について、審判請求人は、審判請求書において、「引用文献１の［００３６］には、「A　voltage　is　forced　at　a　value　greater　than　the　maximum　threshold　voltage　of　the　device　　14,　・・・」と記載し、「選択素子１４は常に閾値化されていると理解され得る」と主張するとともに、「しかし、リセット状態において選択素子がトリガされていない間は、選択素子に電流は流れないはずです。」と主張している。
　ここで、前記［００３６］には、前記の記載の前に、“Unselected rows and columns may be biased as shown in FIG. 3 or 4. Zero volts is applied to the selected row.”（和訳：未選択行および列が、図３または図４に示すようにバイアス化される。選択行には、ゼロボルトが印加される。）と記載されている。したがって、選択素子１４は常に閾値化されているとの主張の根拠である“A voltage”とは、「選択されたセル」の選択列にバイアス電圧として印加される電圧であることは、明らかである。
　そして、「アクセスデバイス14」の電圧−電流特性を示す、引用文献のFIG.２をみれば、「トリガ」されていないアクセスデバイスにも電流は流れることは、明らかである。よって、前記主張のうち、「選択素子がトリガされていない間は、選択素子に電流は流れない」との主張は当を得ていない。
　
　ところで、「前記相変化メモリ素子16がリセット状態にある場合」は、「選択されたセルに、前記アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加」すると、前記「印加」する迄はオフであり高抵抗の「アクセスデバイス14」と「リセット状態」にあって高抵抗の「相変化メモリ素子16」との直列回路に「読み出し」のための前記「電圧」が「印加」されるから、このとき、高抵抗の「アクセスデバイス14」と高抵抗の「相変化メモリ素子16」には、前記「印加」される「電圧」に応じた電流が流れることになると認められる。したがって、前記「印加」される「電圧」は、高抵抗の「アクセスデバイス14」と高抵抗の「相変化メモリ素子16」とで分圧される。
　以上のように、「アクセスデバイス14」に印加される電圧は、前記「印加」される「電圧」が高抵抗の「アクセスデバイス14」と高抵抗の「相変化メモリ素子16」とで分圧された電圧であるから、「選択されたセル」に「印加」される「電圧」が「アクセスデバイス14の最大閾値電圧よりも大き」いからといって、前記「アクセスデバイス14」に印加される電圧が「アクセスデバイス14の最大閾値電圧よりも大き」くなるとは限らない。
　したがって、前記「アクセスデバイス14」に印加される電圧が、「アクセスデバイス14」の「状態をオンに切り替え」ることができる「閾値電圧よりも大き」いかどうかは不明であり、したがって、引用文献の記載からでは、「前記相変化メモリ素子16がリセット状態にある場合」は、前記「アクセスデバイス14」の「状態」が「オン」であるのかオフであるのかは不明であると認められる。
　よって、前記「選択素子１４は常に閾値化されていると理解され得る」との主張も当を得ていない。
　
　キ.ここで、「前記相変化メモリ素子16がリセット状態にある場合」に、仮に、前記「アクセスデバイス14」が「状態をオンに切り替え」られるとしても、前記オの検討から、この「アクセスデバイス14」の「状態」が「オンに切り替え」られる瞬間に急激に流れる電流のピーク値によって、「前記相変化メモリ素子16の現在の相」が「プログラム化」されないことは明らかである。
　また、前記エで検討したように、引用発明においては、そもそも、「アクセスデバイス14」が「オン」の「状態」にされると同時に「前記相変化メモリ素子16の現在の相をプログラム化」されることがないように、当該「セル」に「印加」される「電圧」が設定されるものである。すなわち、「リセット状態」にある「相変化メモリ素子16」の「読み出し」時に、仮に、前記「アクセスデバイス14」が「状態をオンに切り替え」られた場合に、「直列に接続」された高抵抗の「相変化メモリ素子16」と低抵抗の「アクセスデバイス14」に流れる電流が、前記「アクセスデバイス14」を「状態をオンに切り替え」ると同時に前記「相変化メモリ素子16の現在の相をプログラム化」させるような大電流にならないように、前記「セル」に「印加」される「電圧」は設定されている。
　一方、「前記相変化メモリ素子16がリセット状態にある場合」に「アクセスデバイス14」が高抵抗のオフの「状態」のままであれば、上記の「アクセスデバイス14」が「状態をオンに切り替え」られた場合と比較して、「リセット状態」にあり高抵抗の「相変化メモリ素子16」に流れる電流はより小さくなる。
　
　以上から、「選択されたセルに、前記アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧を印加し、前記印加した電圧によって生じる電流が前記相変化メモリ素子16の現在の相をプログラム化する電流よりも小さくなるように、電圧を前記セルに印加する」という引用発明にあっては、前記アで検討した、「相変化メモリ素子16の読み出し」の際に「前記相変化メモリ素子16の現在の相をプログラム化」しないという引用発明の課題において、「相変化メモリ素子16がリセット状態にある場合」に「アクセスデバイス14」の「状態をオンに切り替え」るかオフの「状態」のままにするかに、格別の意義があるとは認められない。
　したがって、引用発明において、「リセット状態」にある「相変化メモリ素子16」を読み出す場合は、「アクセスデバイス14」を「オン」と「オフ」のどちらの「状態」にさせるかは、必要に応じて選択可能な事項であると認められる。
　
　ク．ところで、相変化メモリ技術において、各メモリセルを構成する抵抗可変材料の抵抗変化幅を大きくすることは、以下の周知刊行物１〜４に記載されるように、当業者には周知技術であった。
　そして、このように、各メモリセルを構成する抵抗可変材料の抵抗変化幅が大きいとき、メモリセルの読み出しにおける当該読み出しの精度が高まるとともに、記憶されたデータのデコードが容易になることは、当業者には自明であると認められる。
　
　周知刊行物１：特表平１１−５１４１５０号公報
ａ．「
オーボニックメモリは
電気的相変化メモリである
ｂ．「オーボニックメモリアレイは、論理処理装置へ行及び列の形で配列され、複数の電気的に駆動され、直接的重ね書き可能なマルチビット単一セルメモリ素子から構成
　
される。
各メモリ素子は単一のセルメモリ素子を規定するメモリ材料からなる。このメモリ材料は（１）電気抵抗値の大きなダイナミックレンジ
を持つ
　
　周知刊行物２：特開２００３−１０００８５号公報
ｃ．「【００８４】
相変化記憶層１６の材料
これらの材料は、非晶質状態と結晶状態との抵抗比が大きく
　
　周知刊行物３：特開２００３−２２９５３８号公報
ｄ．「【００３７】なお、以上の説明では、
メモリ物質を無機物の相変化材料で構成した
アモルファスと結晶で抵抗値が大きく変化するペンタセン等の有機物を用いた相変化材料
　
　周知刊行物４：国際公開第２００４／０５５８２８号
ｅ．“
Phase change memory devices use phase change materials
（和訳：相変化型のメモリデバイスは、電子的なメモリアプリケーション向けに、相変化型の材料、すなわち一般的に非晶性の状態と一般的に結晶性の状態との間で電気的に切替えされる材料を使用する。）
ｆ．“
Select device 120
The off state may be a substantially electrically nonconductive state and the on state may be a substantially conductive state
（和訳：選択デバイス１２０は、メモリセル間に印加される電位の量に依存して、「オフ」又は「オン」のいずれかであるスイッチとして動作する場合がある。オフ状態は、実質的に電気的に非導通状態であり、オン状態は、実質的に導通状態にある場合がある。）
ｇ．“FIG. 1 is a schematic diagram illustrating an embodiment of memory 100. In this embodiment, 
memory cells 111-119 each include select device 120, a select device 125, and memory element 130
（和訳：図１は、メモリ１００の実施の形態を例示する概念図である。この実施の形態では、メモリセル１１１〜１１９は、選択デバイス１２０、選択デバイス１２５及びメモリエレメント１３０をそれぞれ含んでいる。）
ｈ．“
The resistance of memory element 130 may be sensed to determine if memory element 130 is in a low resistance crystalline,“set”state (e.g., less than about 10,000 ohms) or if memory element 130 is in a high resistance amorphous,“reset”state (e.g., greater than about 10,000 ohms)
　In another embodiment, 
to read the value of the information stored in the selected memory cell
“reset”state, this embodiment, the series select devices may not “turn on”for the case of a reset state, thus also providing a high resistance between the selected column and selected row
（和訳：メモリエレメント１３０が低抵抗の結晶性の「セット」状態（たとえば、約１０，０００オームよりも低い）にあるか、又はメモリエレメント１３０が高抵抗の非晶性の「リセット」状態（たとえば、約１０，０００オームよりも高い）にあるかを判定するため、メモリエレメント１３０の抵抗が感知される場合がある。
  別の実施の形態では、選択されたメモリセルに記憶された情報の値を読み取るため、２．８ボルトを選択された列に印加し、ゼロボルトを選択された行に印加し、１．４ボルトを全ての他の選択されていない行及び列に印加することで、約２．８ボルトの電圧がメモリセル１１５間に印加される場合がある。メモリエレメント１３０が低抵抗の結晶性の「セット」状態にあるか、又はメモリエレメント１３０が高抵抗の非晶性の「リセット」状態にあるかを判定するため、選択された列から選択された行までの抵抗が感知される場合がある。この実施の形態では、直列の選択デバイスは、リセット状態のケースについて「オンされて」おらず、したがって、選択された列と選択された行との間で高い抵抗が提供される。）
　
　なお、周知刊行物４には、選択されたメモリセルに記憶された情報の値を読み取るに際して、「リセット」状態で高抵抗のメモリエレメント１３０に直列に接続された選択デバイスを「オンされて」いない状態にすることで前記メモリセルに高い抵抗を提供させることによって、前記メモリエレメント１３０が「セット」状態にある場合と「リセット」状態にある場合との前記メモリセルの抵抗変化幅を大きくすることが記載されている。
　
　ケ．さて、メモリセルの読み出しの精度を高めることや、記憶されたデータのデコードを容易にすることは、相変化メモリはもちろんのこと、メモリ一般に共通する課題である。
　
　ここで、前記オで検討したように、引用発明は、「セット状態」にある「相変化メモリ素子16」の「読み出し」を行う場合は、「前記アクセスデバイス14は状態をオンに切り替え」ることで、低抵抗の「相変化メモリ素子16」と低抵抗の「アクセスデバイス14」とが「直列に接続されたセル」から「センスアンプ」に「高電流状態を提供し」て、前記「センスアンプ」は、前記「セルから得られた列電流」の「状態」が「高電流状態」であると判定している。
　そして、「リセット状態」にある「相変化メモリ素子16」の「読み出し」を行うに際しては、前記「センスアンプ」は、前記「セルから得られた列電流」の「状態」が「低電流状態」であると判定することができる必要がある。
　
　してみれば、前記「セルから得られた列電流」の「状態」が、より確実かつ容易に、「低電流状態」であると「比較」判定できることを目的として、「相変化メモリ素子16」が「セット状態」にある場合の「セル」と、「相変化メモリ素子16」が「リセット状態」にある場合の「セル」との、直列抵抗の変化幅を大きくなるように、すなわち、「セット状態」にあり低抵抗の「相変化メモリ素子16」と「状態をオンに切り替え」て低抵抗の「アクセスデバイス14」の直列抵抗と、「リセット状態」にあり高抵抗の「相変化メモリ素子16」と「アクセスデバイス14」の直列抵抗との差が大きくなるように、前記「リセット状態」にある「相変化メモリ素子16」に「直列に接続」された「アクセスデバイス14」の状態をオフにさせ、当該「アクセスデバイス14」を高抵抗にさせることは、当業者が容易に想到し得たものと認められる。
　そして、「リセット状態」にある「相変化メモリ素子16」の「読み出し」を行う際に、前記「相変化メモリ素子16」に「直列に接続」された「アクセスデバイス14」の状態をオフにさせるため、「選択されたセル」に「前記アクセスデバイス14の最大閾値電圧よりも大きく、前記アクセスデバイス14の最小閾値電圧と前記相変化メモリ素子16の最小閾値電圧の和よりも小さい電圧」を「印加」するに当たり、「リセット状態」にあり高抵抗の「相変化メモリ素子16」と前記「印加」の時点においてはオフの状態にあって高抵抗の「アクセスデバイス14」とで分圧された当該「アクセスデバイス14」に対する印加電圧が、当該「アクセスデバイス14」の閾値電圧を超えないように前記「選択されたセル」に「印加」する「電圧」の値を設定すること、あるいは、前記分圧された印加電圧では「状態をオンに切り替え」られない閾値電圧を有する「アクセスデバイス14」を選択することは、当業者であれば当然になし得たものと認められる。
　
　コ.以上のとおりであるから、引用発明において、「相変化メモリ素子16がリセット状態にある場合」に「アクセスデバイス14」の「状態」をオフにすることによって、「相変化メモリ素子16がセット状態にある場合」にのみ「前記アクセスデバイス14は状態をオンに切り替え」るように為すことは、当業者が容易に想到し得たものと認められる。
　
５−２．小括
　以上のとおりであるから、相違点１及び相違点２は格別のものではなく、そして、本願発明の効果も、引用発明から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。