【事件の表示】
　特願２００５−１８６８５０「Ａ／Ｄ変換回路」拒絶査定不服審判事件〔平成１９年　１月１１日出願公開、特開２００７−　　６３６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年６月２７日の出願であって、原審において、平成２１年９月１１日付けで拒絶理由通知がなされ、同年１１月９日付けで手続補正がなされたが、平成２２年５月１８日付けで拒絶査定がなされ、これに対して、同年８月１６日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。
　また、当審において、平成２３年１１月７日付けで審査官による前置報告書の内容を添付して審尋を行い、請求人から同年１２月１４日に回答書が提出されている。
　
第２．補正の却下の決定
［結論］
　平成２２年８月１６日付け手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本願発明と補正後の発明
　本件補正は、補正前の特許請求の範囲の請求項１に記載された、
　
「１又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、
　該パルス遅延回路内での前記パルス信号の位置に基づいて、予め設定された測定時間の間に前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
　を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
　遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路が、該定遅延部分回路以外の回路を構成するトランジスタより、少なくともトランジスタ幅の大きいトランジスタを用いて構成されていることを特徴とするＡ／Ｄ変換回路。」
　
という発明（以下、「本願発明」という。）を、補正後の特許請求の範囲の請求項１に記載された、
　
「１又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、
　該パルス遅延回路内での前記パルス信号の位置に基づいて、予め設定された測定時間の間に前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
　を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
　遅延を均一にすべき複数の回路素子を含んだ部分回路であり、少なくともパルス遅延回路を含んだ定遅延部分回路が、前記符号化回路における前記定遅延部分回路以外の回路を構成するトランジスタより、少なくともトランジスタ幅の大きいトランジスタを用いて構成されていることを特徴とするＡ／Ｄ変換回路。」
　
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　本件補正は、補正前の特許請求の範囲の請求項１に記載された「遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路」について、「少なくともパルス遅延回路を含んだ」という特定事項を更に付加するとともに、「定遅延部分回路以外の回路を構成するトランジスタ」について、「前記符号化回路における」という特定事項を更に付加するものであって、当該補正事項は、願書に最初に添付した特許請求の範囲、明細書又は図面に記載した事項の範囲内のものであり、当該補正事項が付加されることによって発明がさらに限定されたということができるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（新規事項）、及び、同改正前の特許法第１７条の２第４項第２号（特許請求の範囲の減縮）の規定に適合している。
　
（２）独立特許要件
　本件補正は特許請求の範囲の減縮を目的とするものを含むものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるかについて以下検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項で補正後の発明として認定したとおりである。
　
［引用発明］
Ａ．原査定の拒絶の理由に引用された刊行物である特開２００４−７３８５号公報（以下、「引用例１」という。）には、「Ａ／Ｄ変換方法及び装置」（発明の名称）に関し、図面とともに以下の事項が記載されている。
　
（ア）「【請求項１８】
アナログ入力信号を数値データに変換するＡ／Ｄ変換装置であって、
前記アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、
位相が異なるｍ個のサンプリングクロックの立上がり又は立下がりタイミングで前記パルス遅延回路内でのパルス信号の位置を夫々検出し、該検出したパルス信号の位置を数値化するｍ個のパルス位置数値化手段と、
該各パルス位置数値化手段にて得られた数値データを加算し、該加算結果を、前記アナログ入力信号を表す数値データとして出力する加算手段と、
を備えたことを特徴とするＡ／Ｄ変換装置。」（３頁）
　
（イ）「【０００１】
【発明の属する技術分野】
本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】
従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給すると同時に、伝送用のパルス信号を入力することにより、パルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。」（７頁）
　
（ウ）「【０００６】
【発明が解決しようとする課題】
しかしながら、上記Ａ／Ｄ変換装置において、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子（インバータ等のゲート回路）の微細化レベル（ＣＭＯＳデザインルール）により決定されるため、Ａ／Ｄ変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界がある。」（７頁）
　
（エ）「【００１１】
本発明は、こうした問題に鑑みなされたものであり、構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１記載のＡ／Ｄ変換方法によれば、パルス遅延回路を構成する各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、パルス遅延回路にパルス信号を入力してパルス遅延回路内でパルス信号を伝送させ、パルス遅延回路内でのパルス信号の位置を、夫々、複数の異なるタイミングで数値化し、その数値化結果を加算することにより、アナログ入力信号の数値データを生成する。
【００１３】
つまり、本発明のＡ／Ｄ変換方法においては、既述した従来のＡ／Ｄ変換装置と同様、パルス遅延回路を用いてアナログ入力信号を数値データに変換するが、そのＡ／Ｄ変換の際には、単にパルス遅延回路にパルス信号を入力してから所定時間が経過したタイミングでパルス遅延回路内でのパルス信号の位置を数値化するのではなく、その数値化を複数の異なるタイミングで行い、その数値化結果を加算することにより、数値データを得るようにしているのである。」（８頁）
　
（オ）「【００１８】
ここで、Ａ／Ｄ変換に用いるパルス遅延回路は、上述した数値化のタイミングと同じ数だけ設けるようにしてもよいが、より好ましくは、請求項２に記載のように、パルス信号位置の数値化に用いるパルス遅延回路は１つとし、その１つのパルス遅延回路内でのパルス信号の位置を異なるタイミングで数値化するようにするとよい。
【００１９】
つまり、このようにすれば、本発明方法を実現するＡ／Ｄ変換装置の構成を簡単にできるだけでなく、複数のパルス遅延回路の製造上のばらつき等によって上記各タイミングで得られる数値データが対応しなくなるのを防止し、より高精度なＡ／Ｄ変換結果が得られるようになる。
【００２０】
また、本発明方法において、アナログ入力信号は、パルス遅延回路を構成する各遅延ユニットの遅延時間を変調するのに使用されるが、アナログ入力信号を用いた各遅延ユニットの遅延時間の変調方法としては、例えば、請求項３に記載のように、アナログ入力信号を、各遅延ユニットの駆動電圧として、パルス遅延回路に入力するようにしてもよく、あるいは、請求項４に記載のように、アナログ入力信号を、各遅延ユニットに流す駆動電流を制御する信号として、パルス遅延回路に入力するようにしてもよい。
【００２１】
つまり、パルス遅延回路を構成する遅延ユニットは、通常、インバータ等のゲート回路から構成され、駆動電圧や駆動電流が大きい程高速に動作することから、アナログ入力信号を、請求項３若しくは請求項４に記載のように、各遅延ユニットの駆動電圧若しくは駆動電流制御用信号としてパルス遅延回路に入力するようにすれば、パルス遅延回路を構成する各遅延ユニットの遅延時間を、アナログ入力信号の電圧レベルに応じて簡単に変調することができるようになる。」（９頁）
　
（カ）「【００５１】
次に、請求項１８〜請求項２５に記載の発明は、上述した本発明（特に、請求項１〜請求項１０に記載）のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関するものである。
そして、請求項１８に記載のＡ／Ｄ変換装置には、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路が備えられ、ｍ個のパルス位置数値化手段が、互いに位相の異なるｍ個のサンプリングクロックの立上がり又は立下がりタイミングでパルス遅延回路内でのパルス信号の位置を夫々検出して、その検出したパルス信号の位置を数値化し、加算手段が、これら各パルス位置数値化手段にて得られた数値データを加算してその加算結果をアナログ入力信号を表す数値データとして出力する。
【００５２】
よって、このＡ／Ｄ変換装置によれば、上述した請求項１に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、前述した従来のＡ／Ｄ変換装置に対して、遅延ユニット一段当たりの遅延時間を短くすることなく、アナログ入力信号を、より高速且つ高精度にＡ／Ｄ変換することができるようになる。」（１３頁）
　
（キ）「【００９９】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
［第１実施例］
図１は本発明（詳しくは請求項１〜請求項８に記載の発明方法）が適用された第１実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【０１００】
図１（ａ）に示すように、本実施例のＡ／Ｄ変換装置は、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、外部から周期的に入力されるサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに同期して、そのサンプリングクロックＣＫ１〜ＣＫｍの一周期内にパルス遅延回路１０内でパルス信号が通過した遅延ユニットの個数を検出し、その検出結果を表す数値データＤＴ１〜ＤＴｍを出力するｍ個のパルス位置数値化部１２と、これら各パルス位置数値化部１２から出力されるｍ個の数値データＤＴ１〜ＤＴｍを加算することで「ｎ＋ｌｏｇ２　ｍ」ビットの数値データＤＴＡを生成する加算器１４とから構成されている。
（・・・中略・・・）
【０１０２】
一方、パルス遅延回路１０を構成する各遅延ユニット２は、後述するインバータ（図３参照）等からなるゲート回路にて構成されており、各遅延ユニット２には、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。」（２０頁）
　
（ク）「【０１０５】
また、パルス遅延回路１０内での遅延ユニット２の接続段数は、各パルス位置数値化部１２において、対応するサンプリングクロックＣＫ１〜ＣＫｍの周期に同期して所定回数以上数値化動作を実行できるように、サンプリングクロックＣＫ１〜ＣＫｍの周期に比べて充分長い時間パルス信号を伝送できる段数に設定されている。
【０１０６】
このように構成された本実施例のＡ／Ｄ変換装置においては、各遅延ユニット２の遅延時間が、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に応じて変化し、その遅延時間は、アナログ入力信号Ｖｉｎの信号レベルが高いほど短くなる。
【０１０７】
このため、パルス遅延回路１０にパルス信号ＰＡを入力して、パルス遅延回路１０内でパルス信号ＰＡを伝送させているときに、各パルス位置数値化部１２でサンプリングクロックＣＫ１〜ＣＫｍに同期して生成される数値データＤＴ１〜ＤＴｍは、夫々、アナログ入力信号Ｖｉｎの信号レベルに対応して変化し、アナログ入力信号Ｖｉｎの信号レベルが高い程、数値データＤＴ１〜ＤＴｍの値が大きくなる。つまり、各パルス位置数値化部１２では、アナログ入力信号ＶｉｎをＡ／Ｄ変換した数値データが得られることになる。
【０１０８】
また、各パルス位置数値化部１２は、夫々、対応するサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングで動作することから、各パルス位置数値化部１２から出力される数値データＤＴ１〜ＤＴｍは、各サンプリングクロックＣＫ１〜ＣＫｍに同期し、且つ、互いに異なるタイミングで更新されることになる。
【０１０９】
例えば、パルス位置数値化部１２が４個の場合には、図２（ｂ）に示すように、各パルス位置数値化部１２から出力される数値データＤＴ１〜ＤＴ４は、Ｔｓ／４だけ時間がずれたタイミングｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ２１、ｔ２２、…で順次更新される。
【０１１０】
そして、これら各数値データＤＴ１〜ＤＴｍは、加算器１４に入力されて互いに加算されることから、加算器１４からＡ／Ｄ変換結果として出力される数値データＤＴＡは、各サンプリングクロックＣＫ１〜ＣＫｍの一周期の時間Ｔｓ内に各パルス位置数値化部１２で得られた数値データを平均化した値に対応することになり、その数値データの電圧分解能は、一つのパルス位置数値化部１２にて得られる数値データの電圧分解能に比べて、加算によって増加するビット数（ｌｏｇ２　ｍ）分だけ高分解能となる。
【０１１１】
よって、本実施例のＡ／Ｄ変換装置によれば、パルス遅延回路１０と一つのパルス位置数値化部１２とで構成される従来のＡ／Ｄ変換装置に対して、Ａ／Ｄ変換の速度を低下させることなく、Ａ／Ｄ変換結果として得られる数値データＤＴＡの電圧分解能を高めることができる。また、従来のＡ／Ｄ変換装置に対して、得られる数値データＤＴＡの電圧分解能を高める必要がなければ、サンプリングクロックＣＫ１〜ＣＫｍの周期を短くして、Ａ／Ｄ変換をより高速に行うことができる。」（２１頁）
　
（ケ）「【０１１２】
ところで、パルス遅延回路１０を構成する遅延ユニット２としては、パルス信号ＰＡを、所定の遅延時間だけ遅延させて出力することができ、駆動電圧によってその遅延時間が変化する一般的なゲート回路であれば、どのようなものでも使用することができるが、その回路構成をより簡単にするには、各遅延ユニット２を、例えば、図３（ａ）に示すように構成するとよい。
【０１１３】
即ち、図３（ａ）は、パルス遅延回路１０を構成する各遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成し、入力パルスを、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、各遅延ユニット２をこのように構成すれば、遅延ユニット２を４個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作成できることから、パルス遅延回路１０を安価に実現できることになる。」（２１〜２２頁）
　
（コ）「【０１２２】
尚、本実施例においては、パルス位置数値化部１２が本発明（特に請求項１８〜請求項２５）のパルス位置数値化手段に相当し、加算器１４が本発明（特に請求項１８〜請求項２５）の加算手段に相当する。」（２３頁）
　
　上記（ア）〜（コ）の記載及び図面並びにこの分野における技術常識を考慮すると、まず、上記引用例１記載の「Ａ／Ｄ変換装置」は、上記（ア），（イ），（エ），（オ），（キ），図１〜３に記載されているように、インバータ等のゲート回路が駆動電圧が大きい程高速に動作するため、該ゲート回路を２つ直列接続した遅延ユニット２（図３（ａ）の「ＩＮＶ」参照）の遅延時間がアナログ入力信号の電圧レベルＶｉｎに応じて変調されるという性質を利用するものであって、パルス信号ＰＡを、上記遅延ユニット２を複数段直列に接続してなるパルス遅延回路１０に入力し、各遅延ユニット２からの出力を、パルス位置数値化部１２及び加算器１４によって処理することにより、パルス遅延回路１０内でのパルス信号の位置を検出し、アナログ入力信号を表す数値データＤＴＡを出力するものである。
　
　また、上記（キ）段落【０１００】の「本実施例のＡ／Ｄ変換装置は、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、外部から周期的に入力されるサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに同期して、その
サンプリングクロックＣＫ１〜ＣＫｍの一周期内に
パルス信号が通過した遅延ユニットの個数を検出
　
　また、上記（キ）の記載から、パルス位置数値化部及び加算器により、検出した遅延ユニットの個数を処理して、アナログ入力信号をＡ／Ｄ変換した「ｎ＋ｌｏｇ２　ｍ」ビットの数値データＤＴＡ、すなわち、ビット符号の数値データを出力しているといえるから、上記引用例１記載の「Ａ／Ｄ変換装置」は、上記パルス信号が通過した遅延ユニットの個数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路を備えているといえる。
　
　また、上記（ケ）段落【０１１３】の「図３（ａ）は、パルス遅延回路１０を構成する各遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成し、入力パルスを、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、各遅延ユニット２をこのように構成すれば、遅延ユニット２を４個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作成できることから、パルス遅延回路１０を安価に実現できることになる。」との記載から、この分野の技術常識を考慮すると、上記引用例１記載の「Ａ／Ｄ変換装置」は、半導体集積回路として構成されるＡ／Ｄ変換回路であるといえる。
　
　また、上記引用例１において、上記各遅延ユニット２及びインバータ等のゲート回路（ＩＮＶ）の遅延を不均一にする旨の記載はなく、上記パルス信号の位置の検出を、所定周期内に通過した遅延ユニットの個数を検出し数値化するという測定原理からすれば、上記各遅延ユニット２のＣＭＯＳインバータＩＮＶを構成する各トランジスタ（ＦＥＴ）の遅延を均一にすべきであるのは当然であるといえる。
　
　また、上記パルス遅延回路１０は、上記Ａ／Ｄ変換回路の一部分であり、各遅延を均一、すなわち、ばらつかず一定にすべきトランジスタ（ＦＥＴ）を含んだ回路であるから、上記パルス遅延回路１０を含んだ回路を「定遅延部分回路」と称することは、任意であるといえる。
　
　そして、上記（ク）段落【０１０５】の「パルス遅延回路１０内での遅延ユニット２の接続段数は、各パルス位置数値化部１２において、対応するサンプリングクロックＣＫ１〜ＣＫｍの周期に同期して所定回数以上数値化動作を実行できるように、サンプリングクロックＣＫ１〜ＣＫｍの周期に比べて充分長い時間パルス信号を伝送できる段数に設定されている。」との記載から、「遅延ユニットの個数」と「遅延ユニットの段数」は、上記引用例１の記載において同義であるといえる。
　
　したがって、上記（ア）〜（コ）の記載及び図面並びにこの分野における技術常識を考慮すると、上記引用例１には以下の発明（以下、「引用発明１」という。）が開示されている。
　
「２つのインバータ等のゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニット２を、複数段直列接続してなるパルス遅延回路１０と、
　該パルス遅延回路１０内での前記パルス信号の位置に基づいて、サンプリングクロックの一周期内に前記パルス信号が通過した前記遅延ユニット２の段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
　を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
　遅延を均一にすべき複数のトランジスタ（ＦＥＴ）を含んだ部分回路であり、パルス遅延回路を含んだ定遅延部分回路が、トランジスタを用いて構成されているＡ／Ｄ変換回路。」
　
　
Ｂ．原査定の拒絶の理由に引用された刊行物である特開２００１−２１０７１８号公報（以下、「引用例２」という。）には、「半導体集積回路及びその設計方法」（発明の名称）に関し、図面とともに以下の事項が記載されている。
　
（サ）「【課題】  製造ばらつきによるクロックスキューを低減することができる半導体集積回路及びその設計方法を提供する。」（１頁）
　
（シ）「【請求項１】  複数個の論理回路と、前記複数個の論理回路にクロック信号を分配する複数個のクロックドライバからなるクロックツリーと、を有する半導体集積回路において、前記クロックドライバを構成するトランジスタのゲート長は、前記論理回路を構成するトランジスタのゲート長よりも長いことを特徴とする半導体集積回路。」（２頁１欄）
　
（ス）「【０００１】
【発明の属する技術分野】本発明は大規模集積回路（ＬＳＩ）等の半導体集積回路及びその設計方法に関し、特に、クロックスキューの低減を図った半導体集積回路及びその設計方法に関する。」（２頁１欄）
　
（セ）「【０００３】図１０（ａ）は従来のクロックドライバを構成するトランジスタを示す模式図、（ｂ）はフリップフロップ群を構成するトランジスタを示す模式図である。
【０００４】従来のＬＳＩ等においては、図１０（ａ）及び（ｂ）に示すように、クロックドライバを構成するトランジスタには、ゲート電極５１及びソース・ドレイン拡散層５２が設けられており、フリップフロップ群を構成するトランジスタには、ゲート電極５３及びソース・ドレイン拡散層５４が設けられている。ゲート電極５１及び５３の設計上のゲート長は等しく、例えば「Ｌ」である。
【０００５】
【発明が解決しようとする課題】しかしながら、実際のプロセスにおいては、エッチング等の工程でゲート長の寸法のばらつきを完全に防止することは極めて困難であり、クロックドライバ及びフリップフロップ群の双方で同程度のばらつきで寸法ずれが発生する。
（・・・中略・・・）
【０００８】このようなゲート長のばらつきが生じると、以下のようなクロックスキューが生じる。図１３は２つのフリップフロップ群間のクロックスキューを示すタイミングチャートである。ここでは、第１のフリップフロップ群及びこれにクロック信号ＣＬＫ１を伝達するクロックドライバのゲート長が「Ｌ−ΔＬ」となり、第２のフリップフロップ群及びこれにクロック信号ＣＬＫ２を伝達するクロックドライバのゲート長が「Ｌ＋ΔＬ」となったものとする。
【０００９】一般に、ゲート幅が一定の場合、ゲート長が長くなると、トランジスタの駆動能力が低下し、クロック信号の遅延時間が大きくなる。
（・・・中略・・・）
【００１１】このようなクロックスキューによる問題点は、ゲート長を０．１８μｍ程度まで微細化し、ＬＳＩの周波数を２００ＭＨｚ程度まで高速化する場合に顕著になって折り、更なる微細化及び高速化が困難となっている。
（・・・中略・・・）
【００１３】本発明はかかる問題点に鑑みてなされたものであって、製造ばらつきによるクロックスキューを低減することができる半導体集積回路及びその設計方法を提供することを目的とする。」（２頁２欄〜３頁３欄）
　
（ソ）「【００１５】本発明においては、クロックドライバを構成するトランジスタのゲート長が論理回路を構成するトランジスタのゲート長よりも長いので、プロセスにおけるエッチング工程等によりゲート長の寸法にばらつきが生じても、その相対的な誤差は、論理回路を構成するトランジスタよりもクロックドライバを構成するトランジスタの方が小さくなる。従って、クロックドライバの駆動能力のばらつきが抑制され、クロックツリー末端の論理回路間におけるクロックスキューが低減される。」（３頁３欄）
　
（タ）「【００２３】図２は図１中のクロックドライバの構造を示す図であって、（ａ）は回路図、（ｂ）は等価回路図である。
【００２４】本実施例に設けられるクロックドライバには、入力端に各ゲートが接続されたＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１が設けられている。ＰチャネルトランジスタＭＰ１のソースには電源電圧ＶＤＤが供給され、ＮチャネルトランジスタＭＮ１のソースは接地されている。これらのＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１の各ドレインは共通接続され、インバータＩＶ１が構成されている。
【００２５】また、インバータＩＶ１の出力端、即ちＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１の各ドレインの共通接続点に各ゲートが接続されたＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２が設けられている。ＰチャネルトランジスタＭＰ２のソースには電源電圧ＶＤＤが供給され、ＮチャネルトランジスタＭＮ２のソースは接地されている。これらのＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２の各ドレインは共通接続され、インバータＩＶ２が構成されている。」（３頁４欄〜４頁５欄）
　
（チ）「【００２７】図３（ａ）は図１中のクロックドライバを構成するトランジスタを示す模式図、（ｂ）は図１中のフリップフロップ群を構成するトランジスタを示す模式図である。
（・・・中略・・・）
【００２９】しかし、実際のプロセスにおいては、前述のように、エッチング等の工程でゲート長の寸法の変動を完全に防止することは極めて困難であり、クロックドライバ及びフリップフロップ群の双方で同程度のばらつきで寸法ずれが発生する。図４は本発明の実施例において寸法ずれによりゲート長が長くなった場合のトランジスタを示す図であって、（ａ）はクロックドライバを構成するトランジスタを示す模式図、（ｂ）はフリップフロップ群を構成するトランジスタを示す模式図である。また、図５は本発明の実施例において寸法ずれによりゲート長が短くなった場合のトランジスタを示す図であって、（ａ）はクロックドライバを構成するトランジスタを示す模式図、（ｂ）はフリップフロップ群を構成するトランジスタを示す模式図である。
（・・・中略・・・）
【００３２】このように、本実施例によれば、エッチング工程等により寸法ずれが発生し、ゲート長が増加又は減少したとしても、クロックドライバにおけるゲート長の相対誤差の大きさはフリップフロップ群における相対誤差の大きさよりも小さくなる。この結果、トランジスタ間の駆動能力差がほとんどなくなるので、伝達されるクロック信号ＣＬＫのスキューが低減される。」（４頁５〜６欄）
　
（ツ）「【００３３】本願発明者が上述のような構成のクロックツリーにつきシミュレーションを行った結果、以下のような結果が得られた。
（・・・中略・・・）
【００４３】この結果からも、前述の実施例においても、ゲート長が長いクロックドライバを構成するトランジスタの遅延時間のばらつきが抑制されることが分かる。
【００４４】なお、クロックドライバを構成するトランジスタのゲート長はフリップフロップ群を構成する論理回路のトランジスタのゲート長より長ければよく、実際には設計上の入力データ単位で決定される。」（４頁６欄〜５頁７欄）
　
（テ）「【００４５】一方、クロックドライバを構成するトランジスタのゲート長を長くしすぎると、駆動能力が低下し、逆にクロックスキューが増加する場合がある。つまり、ゲート幅を変更することなくゲート長を長く設計した場合、ゲート長の増大に伴ってトランジスタの駆動能力が低下する。」（５頁７欄）
　
（ト）「【００５０】また、本実施例のようにゲート長を長くすると、前述のように、駆動能力が低下するが、これはゲート幅を拡げることにより補うことができる。この結果、クロックドライバを構成するトランジスタの面積が増加することになるが、ＬＳＩチップ全体に示すクロックドライバを構成するトランジスタの割合は極めて小さいので、ＬＳＩチップ全体の面積増加を導くようなことにはならない。
【００５１】
【発明の効果】以上詳述したように、本発明によれば、クロックドライバを構成するトランジスタのゲート長を論理回路を構成するトランジスタのゲート長よりも長くしているので、製造工程におけるエッチング工程等によりゲート長の寸法にばらつきが生じても、その相対的な誤差については、論理回路を構成するトランジスタよりもクロックドライバを構成するトランジスタの方を小さくすることができる。」（５頁８欄）
　
　
　上記（サ）〜（ト）の記載及び図面並びにこの分野における技術常識を考慮すると、まず、上記引用例２記載の「半導体集積回路」は、クロックドライバと論理回路（フリップフロップ群）を有するものである。
　
　また、図１３の記載から、上記引用例２記載の「半導体集積回路」におけるクロック信号は、パルス信号であるといえる。
　
　また、上記「クロックドライバ」は、入力端に各ゲートが接続されたＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１が設けられ、ＰチャネルトランジスタＭＰ１のソースには電源電圧ＶＤＤが供給され、ＮチャネルトランジスタＭＮ１のソースは接地され、これらのＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１の各ドレインは共通接続された「インバータＩＶ１」と、インバータＩＶ１の出力端に接続され、各ゲートが接続されたＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２が設けられ、ＰチャネルトランジスタＭＰ２のソースには電源電圧ＶＤＤが供給され、ＮチャネルトランジスタＭＮ２のソースは接地され、これらのＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２の各ドレインは共通接続された「インバータＩＶ２」で構成されたものであり、上記（タ）及び図２の記載から明らかなように、インバータＩＶ１とインバータＩＶ２を直列接続してなるものである。
　
　また、上記（セ），（チ）及び（ツ）の記載及びこの分野における技術常識を考慮すると、上記引用例２記載の「半導体集積回路」は、エッチング等の工程で寸法のばらつきが生じることによるクロックドライバの遅延時間のばらつきのために更なる微細化及び高速化が困難であるという課題を解決するために、クロックドライバを構成するトランジスタのゲート長を、論理回路を構成するトランジスタのゲート長より長くしたものであり、エッチング工程等による寸法ずれが発生しても、クロックドライバにおけるゲート長の相対誤差の大きさは、論理回路における相対誤差の大きさよりも小さくなるため、伝達される信号のスキューが低減されるという効果を有するものである。
　
　また、上記（テ）及び（ト）の記載及びこの分野における技術常識を考慮すると、上記引用例２記載には、クロックドライバを構成するトランジスタのゲート長を長くしすぎると駆動能力が低下し、逆にクロックスキューが増加する場合があるが、ゲート幅を拡げることにより補うことができること、及び、この結果、クロックドライバを構成するトランジスタの面積が増加することになるが、ＬＳＩチップ全体に示すクロックドライバを構成するトランジスタの割合は極めて小さいので、ＬＳＩチップ全体の面積増加を導くようなことにはならないことが記載されており、この記載にしたがい、クロックスキューの増加を、クロックドライバを構成するトランジスタのゲート幅を拡げることにより補うと、上記クロックドライバは、上記論理回路を構成するトランジスタより、ゲート長及びゲート幅の大きいトランジスタを用いて構成されることとなるといえる。
　
　また、上記論理回路は、上記クロックドライバ以外の回路に含まれるものであることは明らかである。
　
　そして、上記「クロックドライバ」はパルス信号を増幅するものであるから、上記「クロックドライバ」を「パルス信号ドライバ」と称することは任意である。
　
　
　したがって、上記（サ）〜（ト）の記載及び図面並びにこの分野における技術常識を考慮すると、上記引用例２には以下の発明（以下、「引用発明２」という。）が開示されている。
　
「ゲートを含む２つのインバータ回路を直列接続してなり、パルス信号を出力するパルス信号ドライバと、
　論理回路と、
　を備え、半導体集積回路として構成される回路において、
　遅延時間のばらつきをなくすべき複数のトランジスタを含んだ上記パルス信号ドライバが、上記論理回路における上記パルス信号ドライバ以外の回路を構成するトランジスタより、ゲート長及びゲート幅の大きいトランジスタを用いて構成されている回路。」
　
　
［対比・判断］
　補正後の発明と引用発明１とを対比する。
　
　引用発明１の「２つ」は、選択的に記載された「１又は複数」に包含される個数であるから、補正後の発明の「１又は複数」に相当する。
　引用発明１の「インバータ等のゲート回路」はインバータを構成するゲート回路であるから、補正後の発明の「インバータゲート回路」に相当する。
　引用発明１の「遅延ユニット２」は、補正後の発明の「遅延ユニット」に相当する。
　引用発明１の「パルス遅延回路１０」は、補正後の発明の「パルス遅延回路」に相当する。
　一般に「サンプリングクロック」は測定する時間を定めるためのものであり、その周期は回路設計により予め設定された時間であることはこの分野の技術常識であるから、引用発明１の「サンプリングクロックの一周期内」は、補正後の発明の「予め設定された測定時間の間」に相当する。
　引用発明１の「トランジスタ（ＦＥＴ）」は回路素子であるから、補正後の発明の「回路素子」に相当する。
　
　
　したがって、補正後の発明と引用発明１は、以下の点で一致ないし相違している。
　
（一致点）
　
「１又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、
　該パルス遅延回路内での前記パルス信号の位置に基づいて、予め設定された測定時間の間に前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
　を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
　遅延を均一にすべき複数の回路素子を含んだ部分回路であり、少なくともパルス遅延回路を含んだ定遅延部分回路が、トランジスタを用いて構成されているＡ／Ｄ変換回路。」
　
　
（相違点）
　「定遅延部分回路」に用いられる「トランジスタ」に関し、補正後の発明は、「前記符号化回路における前記定遅延部分回路以外の回路を構成するトランジスタより、少なくともトランジスタ幅の大きいトランジスタ」であるのに対し、引用発明１はそのような限定がない点。
　
　そこで、上記相違点について検討する。
　
　上記［引用発明］のＢ．欄に示したように、引用例２には、
　
「ゲートを含む２つのインバータ回路を直列接続してなり、パルス信号を出力するパルス信号ドライバと、
　論理回路と、
　を備え、半導体集積回路として構成される回路において、
　遅延時間のばらつきをなくすべき複数のトランジスタを含んだ上記パルス信号ドライバが、上記論理回路における上記パルス信号ドライバ以外の回路を構成するトランジスタより、ゲート長及びゲート幅の大きいトランジスタを用いて構成されている回路。」（引用発明２）
　
が開示されている。
　
　上記引用発明１及び引用発明２は、半導体集積回路という共通の技術分野に属するものであるとともに、回路の製造上のばらつきによる悪影響を防止する（上記（オ）段落【００１９】、上記（セ）参照。）という共通の課題を有するものであり、上記引用発明２を引用発明１に適用する際に特に阻害要因は見あたらないから、より高精度なＡ／Ｄ変換結果を得るために、上記引用発明１に引用発明２を適用し、遅延を均一にすべき複数の回路素子を含んだ定遅延部分回路を、定遅延部分回路以外の回路を構成するトランジスタより、ゲート長及びゲート幅の大きいトランジスタを用いて構成することは、当業者が容易になし得たことである。ここで、上記「ゲート幅」は、補正後の発明の「トランジスタ幅」に相当するものである。
　
　そして、補正後の発明に関する作用・効果も、上記引用発明１及び２から当業者が予測し得る範囲内のものである。
　
　したがって、上記補正後の発明は上記引用発明１及び引用発明２に基いて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
　なお、請求人は上記審尋に対する平成２３年１２月１４日付け回答書において、
　
「全体が普通の論理回路で構成されているＡ／Ｄ変換回路において、その一部（パルス遅延回路）だけ、他の部分とは異なるサイズのトランジスタを用いるようにすることは「普通のこと」とは言えません。
　そして、本願発明が解決しようとする課題は、以前は問題なく動作していたＡ／Ｄ変換回路が、より微細化した製造プロセスを適用することによって変換精度が低下してしまうという問題に直面した時に、発明者が各種実験や検討を重ねることで、初めて見いだされたものです。その課題は、具体的には、製造プロセスの微細化により、本来の論理演算機能だけを利用する論理回路が問題なく動作する場合でも、本来の論理演算機能だけでなく論理回路のアナログ的な特性も積極的に利用するパルス遅延回路では、製造時の加工誤差や微細ゴミの影響が無視できなくなってきているというＴＡＤ型のＡ／Ｄ変換回路に特有なものです（本願明細書の段落００１１〜００２１参照）。」
　
と主張するが、既述のとおり上記引用例２には、半導体集積回路において、エッチング等の工程で寸法のばらつきが生じることによるクロックドライバの遅延時間のばらつきのために更なる微細化及び高速化が困難であるという課題を解決するために、回路の一部である「クロックドライバ」におけるゲート長を、他の部分である「論理回路」を構成するトランジスタのゲート長より長くすること、すなわち、回路の一部だけ、他の部分とは異なるサイズのトランジスタを用いるようにすることが記載されており、上記補正後の発明は上記引用発明１及び引用発明２に基いて容易に発明をすることができたものである。
　
　
３．結語
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２２年８月１６日付けの手続補正は上記のとおり却下されたので、本願発明は、「第２．１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
２．引用発明
　引用発明１，２は、上記「第２．２．（２）独立特許要件」の項中の［引用発明]及び［対比・判断］の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明１とを対比するに、本願発明は上記補正後の発明から、当該補正に係る構成を省いたものである。
　そうすると、本願発明の構成に上記補正に係る構成を付加した補正後の発明が、上記「第２．２．（２）独立特許要件」の項で検討したとおり、当業者が上記引用発明１及び２に基いて容易に発明をすることができたものであるから、本願発明も、同様に、当業者が引用発明１及び２に基いて容易に発明をすることができたものである。
　そして、本願発明に関する作用・効果も、引用発明１及び２から当業者が予測できる範囲内のものである。
　
４．むすび
　以上のとおり、本願発明は、上記引用発明１及び２に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　
　よって、結論のとおり審決する。