【手続補正書】
【提出日】平成17年6月21日(2005.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に配置されている引張り歪み層であって、第１の厚さを有しており、該第１の厚さが、当該引張り歪み層内の第１のキャリア移動度を規定するように選択されている引張り歪み層と、
前記引張り歪み層と前記基板との間に配置されている圧縮層であって、第２の厚さを有しており、該第２の厚さが、当該圧縮層内の第２のキャリア移動度を規定するように選択されている圧縮層とを備えており、
前記第１および第２のキャリア移動度が電子の移動度を含み、前記第１および第２の厚さが、平均電子移動度を最大にするように選択されている、構造。
【請求項２】
前記引張り歪み層がＳｉからなる、請求項１に記載の構造。
【請求項３】
前記圧縮層がＳｉ1−ｙＧｅｙからなる、請求項１に記載の構造。
【請求項４】
前記引張り歪み層と前記基板との間に配置されている緩和層をさらに含み、該緩和層がＳｉ１−ｘＧｅｘを含み、ｘがｙより小さい、請求項３に記載の構造。
【請求項５】
ゲルマニウム含量ｙおよびｘが、前記圧縮層内の前記第２のキャリア移動度を規定するように選択されている、請求項４に記載の構造。
【請求項６】
ゲルマニウム含量ｙおよびｘが、平均キャリア移動度を最大にするように選択されている、請求項４に記載の構造。
【請求項７】
前記基板上に配置されている傾斜層をさらに含み、該傾斜層がＳｉＧｅからなる、請求項４に記載の構造。
【請求項８】
前記基板と前記圧縮層との間に配置されている絶縁層をさらに含む、請求項１に記載の構造。
【請求項９】
前記絶縁層が二酸化シリコンからなる、請求項８に記載の構造。
【請求項１０】
前記引張り歪み層上に配置されているトランジスタをさらに含み、
該トランジスタが、
（１）前記引張り歪み層の一部分上に配置されているゲート誘電体部分と、
（２）前記第１のゲート誘電体上に配置されているゲートと、
（３）前記引張り歪み層の一部分内で前記ゲート誘電体に近接して配置されているソースおよびドレインとを含み、
前記ゲートへの動作電圧の印加によって、前記引張り歪み層および圧縮層中に荷電キャリアの分布が生じる、請求項１に記載の構造。
【請求項１１】
前記荷電キャリアが電子を含む、請求項１０に記載の構造。
【請求項１２】
前記荷電キャリアが正孔を含む、請求項１０に記載の構造。
【請求項１３】
基板上に配置されている圧縮半導体層と、
前記圧縮層の少なくとも一部分上に配置されている引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の一部分上に配置されている誘電体層と、
（２）前記誘電体層の一部分上に配置されかつ第１の導電層を含むゲートと、
（３）前記引張り歪み層の一部分内で前記ゲート誘電体部分に近接して配置されている、ｐ型不純物を含む第１のソースおよび第１のドレインを含むトランジスタとを備えており、
前記ＰＭＯＳトランジスタにおいて第１の正孔移動度が増大しており、前記第１の正孔移動度の増大は、増加する垂直電界の関数として、歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より緩やかな比率で減少し、前記第２の基板は実質的に圧縮層を含まないことを特徴とする構造。
【請求項１４】
前記増加する垂直電界の関数としての前記第１の正孔移動度の増大の緩やかな減少比率がほぼゼロである、請求項１３に記載の構造。
【請求項１５】
基板上に配置した圧縮半導体層と、
前記圧縮層の少なくとも第１の部分上に接触して配置されている引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記圧縮層の第２の部分上に配置されている第１のゲート誘電体部分と、
（２）前記第１のゲート誘電体部分上に配置されかつ第１の導電層を含む第１のゲートと、
（３）前記圧縮半導体層の領域内で前記第１のゲート誘電体部分に近接して配置されかつｐ型不純物を含む第１のソースおよび第１のドレインとを含むトランジスタと、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の一部分上に配置されている第２のゲート誘電体部分と、
（２）前記第２のゲート誘電体部分上に配置されかつ第２の導電層を含む第２のゲートと、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接して配置されかつｎ型不純物を含む第２のソースおよび第２のドレインを含むトランジスタとを備えており、
前記ＰＭＯＳトランジスタの動作時に、正孔が、前記第１のゲートの下部に配置されている前記第２の圧縮層部分を含む第１のチャネルを介して前記第１のソースから前記第１のドレインに移動し、前記ＮＭＯＳトランジスタの動作時に、電子が、前記第２のゲートの下部に配置した前記引張り層部分を含む第２のチャネルを介して前記第２のソースから前記第２のドレインまで移動する、構造。
【請求項１６】
前記圧縮層の第２の部分が実質的に前記第１の部分から分離しており、これにより前記第１のゲート誘電体部分が前記圧縮層の第２の部分に接触するようになっている、請求項１５に記載の構造。
【請求項１７】
基板上に配置されている圧縮半導体層と、
前記圧縮層の少なくとも一部分上に配置されている引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の第１の部分上に配置されている第１のゲート誘電体部分と、
（２）前記第１のゲート誘電体部分上に配置されかつ第１の導電層を含む第１のゲートと、
（３）前記引張り半導体層の領域内で前記第１のゲート誘電体部分に近接して配置されかつｐ型不純物を含む第１のソースおよび第１のドレインとを含むトランジスタと、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の第２の部分上に配置されている第２のゲート誘電体部分と、
（２）前記第２のゲート誘電体部分上に配置されかつ第２の導電層を含む第２のゲートと、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接して配置されかつｎ型不純物を含む第２のソースおよび第２のドレインを含むトランジスタとを備えており、
前記ＰＭＯＳトランジスタの動作時に、正孔が、前記第１のゲートの下部に配置されている前記第１の引張り層部分を含む第１のチャネルを介して前記第１のソースから前記第１のドレインまで移動し、前記ＮＭＯＳトランジスタの動作時に、電子が、前記第２のゲートの下部に配置されている前記第２の引張り歪み層部分を含む第２のチャネルを介して前記第２のソースから前記第２のドレインまで移動する、構造。
【請求項１８】
基板上に配置されている圧縮半導体層と、
前記圧縮層の少なくとも第１の部分上に接触して配置されている引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記圧縮歪み層の第２の部分上に配置されている第１のゲート誘電体部分と、
（２）前記第１のゲート誘電体部分上に配置されかつ第１の導電層を含む第１のゲートと、
（３）前記圧縮半導体層の領域内で前記第１のゲート誘電体部分に近接して配置されかつｐ型不純物を含む第１のソースおよび第１のドレインとを含むトランジスタと、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の一部分上に配置されている第２のゲート誘電体部分と、
（２）前記第２のゲート誘電体部分上に配置されかつ第２の導電層を含む第２のゲートと、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接して配置されかつｎ型不純物を含む第２のソースおよび第２のドレインを含むトランジスタとを備えており、
前記ＰＭＯＳトランジスタにおいて、バルクシリコンに形成されたＰＭＯＳトランジスタについてｐ型キャリア移動度が増大しており、前記ＮＭＯＳトランジスタにおいて、バルクシリコンに形成されたＮＭＯＳトランジスタについてｎ型キャリア移動度が増大しており、前記ｐ型キャリア移動度の増大が、前記ｎ型キャリア移動度の増大に少なくともほぼ等しい、構造。
【請求項１９】
前記ＰＭＯＳトランジスタがｐ型キャリア移動度を有しており、前記ＮＭＯＳトランジスタがｎ型キャリア移動度を有しており、該ｎ型キャリア移動度の該ｐ型キャリア移動度に対する比が約２より小さい、請求項１５に記載の構造。
【請求項２０】
基板上に、第１の厚さを有する圧縮層を形成すること、および
前記圧縮層上に、第２の厚さを有する引張り歪み層を形成することを含み、
前記圧縮層および引張り歪み層の形成が、前記圧縮層内の第１のキャリア移動度および前記引張り歪み層内の第２のキャリア移動度を規定するように、前記第１および第２の厚さを選択することを含み、第１および第２のキャリア移動度が電子の移動度を含み、前記第１および第２の厚さを、平均電子移動度を最大にするように選択する、方法。
【請求項２１】
前記圧縮層がＧｅからなる、請求項２０に記載の方法。
【請求項２２】
前記引張り歪み層がＳｉからなる、請求項２０に記載の方法。
【請求項２３】
基板上へ圧縮層を形成することと、
前記圧縮層の少なくとも一部分上へ引張り歪み層を形成することと、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタを形成することであって、
（１）前記引張り歪み層の一部分上への誘電体層の形成と、
（２）前記誘電体層の一部分上への導電層を含むゲートの形成と、
（３）前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させたソースおよびドレインの形成であって、第１のソースおよび第１のドレインがｐ型不純物を含む、ソースおよびドレインの形成とによってトランジスタを形成することとを含み、
前記圧縮層および引張り歪み層ならびにＰＭＯＳトランジスタの形成が、前記ゲートに動作電圧を印加することによって前記引張り歪み層の領域と前記圧縮層の領域に複数の荷電キャリアが分布するように、層およびトランジスタ部品を選択することを含む、方法。
【請求項２４】
基板上へ緩和半導体層を形成することと、
前記緩和半導体層の少なくとも一部分上へ圧縮半導体層を形成することと、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタを形成することであって、
（１）前記引張り歪み層の一部分上への誘電体層の形成と、
（２）前記誘電体層の一部分上への第１の導電層を含むゲートの形成と、
（３）前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させた、ｐ型不純物を含む第１のソースおよび第１のドレインの形成とによってトランジスタを形成することとを含み、
前記緩和層、圧縮層および引張り歪み層ならびにＰＭＯＳトランジスタの形成が、ＰＭＯＳトランジスタにおいて第１の正孔移動度が増大するように層およびトランジスタ部品を選択することを含み、前記第１の正孔移動度の増大が、増加する垂直電界の関数として、歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より緩やかな比率で減少し、前記第２の基板が実質的に圧縮層を含まない、方法。
【請求項２５】
前記増加する垂直電界の関数としての第１の正孔移動度の増大の減少がほぼゼロである、請求項２４に記載の方法。
【請求項２６】
基板上へ圧縮半導体層を形成することと、
前記圧縮半導体層の少なくとも第１の部分上へ接触させて引張り歪み層を形成することと、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタを形成することであって、
（１）前記圧縮層の第２の部分上への第１のゲート誘電体部分の形成と、
（２）前記第１のゲート誘電体部分上への第１の導電層を含む第１のゲートの形成と、
（３）前記圧縮半導体層の領域内での前記第１のゲート誘電体部分に近接させた、ｐ型不純物を含む第１のソースおよび第１のドレインの形成とによってトランジスタを形成することと、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタを形成することであって、
（１）前記引張り歪み層の一部分上への第２のゲート誘電体部分の形成と、
（２）前記第２のゲート誘電体部分上への第２の導電層を含む第２のゲートの形成と、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接させた、ｎ型不純物を含む第２のソースおよび第２のドレインの形成とによってトランジスタを形成することとを含み、
前記ＰＭＯＳトランジスタの動作時に、正孔が、前記第１のゲートの下部に配置されている前記第２の圧縮層部分を含む第１のチャネルを介して前記第１のソースから前記第１のドレインまで移動し、前記ＮＭＯＳトランジスタの動作時に、電子が、前記第２のゲートの下部に配置されている前記引張り歪み層部分を含む第２のチャネルを介して前記第２のソースから前記第２のドレインまで移動する、方法。
【請求項２７】
緩和層が、前記引張り歪み層と前記基板との間に配置されている、請求項１３に記載の構造。
【請求項２８】
前記緩和層が、前記圧縮半導体層の少なくとも一部分と接触している、請求項２７に記載の構造。
【請求項２９】
前記緩和層によって、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みが導入される、請求項２７に記載の構造。
【請求項３０】
緩和層が、前記引張り歪み層と前記基板との間に配置されている、請求項１５に記載の構造。
【請求項３１】
前記緩和層が、前記圧縮半導体層の少なくとも一部分と接触している、請求項３０に記載の構造。
【請求項３２】
前記緩和層によって、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みが導入される、請求項３０に記載の構造。
【請求項３３】
緩和層が、前記引張り歪み層と前記基板との間に配置されている、請求項１８に記載の構造。
【請求項３４】
前記緩和層が、前記圧縮半導体層の少なくとも一部分と接触している、請求項３３に記載の構造。
【請求項３５】
前記緩和層によって、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みが導入される、請求項３３に記載の構造。
【請求項３６】
緩和層を前記基板上に形成することをさらに含む、請求項２３に記載の方法。
【請求項３７】
前記圧縮半導体層を、前記緩和層の少なくとも一部分と接触させて形成する、請求項３６に記載の方法。
【請求項３８】
前記緩和層が、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みを導入する、請求項３６に記載の方法。
【請求項３９】
前記圧縮半導体層を、前記緩和層の少なくとも一部分と接触させて形成する、請求項２４に記載の方法。
【請求項４０】
前記緩和層が、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みを導入する、請求項３９に記載の方法。
【請求項４１】
緩和層を前記基板上に形成することをさらに含む、請求項２６に記載の方法。
【請求項４２】
前記圧縮半導体層を、前記緩和層の少なくとも一部分と接触させて形成する、請求項４１に記載の方法。
【請求項４３】
前記緩和層が、前記圧縮半導体層および前記引張り歪み層の少なくとも１つに歪みを導入する、請求項４１に記載の方法。
【請求項４４】
第１のチャネルが第１のゲート誘電体に隣接しており、第２のチャネルが第２のゲート誘電体に隣接している、請求項１５に記載の構造。
【請求項４５】
第１のチャネルが第１のゲート誘電体に近接しており、第２のチャネルが第２のゲート誘電体に近接している、請求項１７に記載の構造。
【請求項４６】
基板上に配置されている引張り歪み層であって、第１の厚さを有しており、該第１の厚さが、当該引張り歪み層内の第１のキャリア移動度を規定するように選択されている引張り歪み層と、
前記引張り歪み層と前記基板との間に配置されている圧縮層であって、第２の厚さを有しており、該第２の厚さが、当該圧縮層内の第２のキャリア移動度を規定するように選択されている圧縮層とを備えている構造であって、
前記第１のキャリア移動度および前記第２のキャリア移動度が、正孔の移動度を含み、前記第１および第２の厚さが、平均正孔移動度を最大にするように選択されている、構造。
【請求項４７】
基板上に第１の厚さを有する圧縮層を形成することと、
前記圧縮層上に第２の厚さを有する引張り歪み層を形成することとを含む方法であって、
前記圧縮層および前記引張り歪み層の形成が、前記圧縮層内の第１のキャリア移動度および前記引張り歪み層内の第２のキャリア移動度を規定するように、前記第１および第２の厚さを選択することを含み、第１および第２のキャリア移動度が正孔の移動度を含み、前記第１および第２の厚さを、圧縮層内の第２の平均正孔移動度を規定するように選択する、方法。
【請求項４８】
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタを含む構造であって、
該トランジスタが、
（１）基板上に配置されているゲート誘電体層と、
（２）前記誘電体層の一部分上に配置されかつ該誘電体層の下にチャネルを規定するゲートとを含み、
前記チャネルが歪みを有していてかつシリコンを含んでおり、該歪みチャネルが圧縮歪みＳｉ1−ｙＧｅｙに近接して配置されており、前記ＰＭＯＳトランジスタにおいて、歪みを有していないバルクシリコンに形成されたＰＭＯＳトランジスタについてのｐ型キャリア移動度が増大している、構造。
【請求項４９】
前記歪みチャネルが、緩和材料上に配置されている、請求項４８に記載の構造。
【請求項５０】
前記基板のＧｅ濃度ｙとＧｅ濃度との差が約０．２である、請求項４８に記載の構造。
【請求項５１】
前記基板上に配置されているｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタをさらに含み、該ＮＭＯＳトランジスタが歪みシリコンチャネルを含む、請求項４８に記載の構造。
【請求項５２】
前記ＮＭＯＳ歪みシリコンチャネルが、引張り歪みを有している、請求項５１に記載の構造。
【請求項５３】
前記ＮＭＯＳ歪みシリコンチャネルが、シリコンを含む材料によって引張り歪みを受けている、請求項５１に記載の構造。
【請求項５４】
前記ＰＭＯＳトランジスタが、チャンネルに近接して配置されているソースおよびドレインをさらに含んでおり、該ソースおよびドレインが圧縮歪みＳｉ1−ｙＧｅｙからなる、請求項４８に記載の構造。
【請求項５５】
前記Ｓｉ1−ｙＧｅｙのゲルマニウム含有量が、歪みシリコンチャネル内のｐ型キャリア移動度を規定するように選択されている、請求項４８に記載の構造。
【請求項５６】
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタを含む構造であって、
該トランジスタが、
（１）基板上に配置されているゲート誘電体層と、
（２）前記誘電体層の一部分上に配置されかつ該誘電体層の下にチャネルを規定するゲートとを含み、
該チャネルが歪みを有していてかつシリコンを含んでおり、該歪みチャネルが、圧縮歪みＳｉ1−ｙＧｅｙに近接して配置されており、前記ＰＭＯＳトランジスタにおいて第１の正孔移動度が増大しており、該第１の正孔移動度の増大が、増加する垂直電界の関数としてほぼ一定である、構造。
【請求項５７】
前記第１の正孔移動度の増大が、第２の基板上に形成された第２のＰＭＯＳトランジスタの第２の正孔移動度の増大より大きく、該第２のＰＭＯＳトランジスタが、実質的に圧縮歪みＳｉ1−ｙＧｅｙからなっていない、請求項５６に記載の構造。
【請求項５８】
前記歪みチャネルが、緩和材料上に配置されている、請求項５６に記載の構造。
【請求項５９】
前記基板のＧｅ濃度ｙとＧｅ濃度との差が約０．２である、請求項５６に記載の構造。
【請求項６０】
前記基板上に配置されているｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタをさらに含み、該ＮＭＯＳトランジスタが歪みシリコンチャネルを含む、請求項５６に記載の構造。
【請求項６１】
前記ＮＭＯＳ歪みシリコンチャネルが引張り歪みを有している、請求項６０に記載の構造。
【請求項６２】
前記ＮＭＯＳ歪みシリコンチャネルが、シリコンを含む材料によって引張り歪みを受けている、請求項５１に記載の構造。
【請求項６３】
前記ＰＭＯＳトランジスタが、チャンネルに近接して配置されているソースおよびドレインをさらに含み、該ソースおよびドレインが、圧縮歪みＳｉ1−ｙＧｅｙからなる、請求項５６に記載の構造。