【事件の表示】
　平成１０年特許願第１４３４１８号「メモリ及びロジック混載のＬＳＩデバイス」拒絶査定不服審判事件〔平成１１年１２月１０日出願公開、特開平１１−３４０４２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年５月２５日の出願であって、平成１９年１月３１日付けの拒絶理由通知に対して、同年４月９日に手続補正書及び意見書が提出され、平成２１年１月２９日付けの拒絶理由通知に対して、同年４月３日に意見書が提出されたが、同年７月１４日付けで拒絶査定がされ、これに対し、同年１０月２６日に審判請求がされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１に係る発明は、平成１９年４月９日に提出された手続補正書により補正された請求項１に記載された、次のとおりのものである（以下「本願発明」という。）。
　
【請求項１】
「リード線を介して接続される第１のチップと第２のチップを搭載したＬＳＩデバイスにおいて、
　前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する出力回路と、該出力回路に接続されたデータ出力端子とが前記第１のチップに設けられ、
　前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第２のチップに設けられ、
　前記第１のチップ内のデータ出力端子と、前記第２のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、データ用リード線を介して接続されることを特徴とするＬＳＩデバイス。」
　
２．引用例の表示
　　引用例１：特開平８−１６７７０３号公報
　　引用例２：特開平８−１４７９６６号公報
　
３．引用例１の記載、引用発明と、引用例２の記載
３−１．引用例１の記載
　原査定の拒絶の理由に「引用文献１」として引用された、本願の出願前に日本国内において頒布された刊行物である特開平８−１６７７０３号公報（以下「引用例１」という。）には、「半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ」（発明の名称）に関して、図１〜図２、図９〜図１２とともに、次の記載がある。
　
　　ア．発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置などの半導体装置及びその製造方法に関するものであり、特に、マルチチップモジュール（以下、ＭＣＭと記す）に適した半導体装置に関する。
【０００２】
【従来の技術】半導体メモリの１つであるダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）は、記憶部として、メモリセルがアレイ状に配置されたメモリセルアレイを備えたものである。ＤＲＡＭは、パッケージのピン数を極力少なくできるように図１に示すような回路構成でチップが実現されている。」
・「【０００７】
【発明が解決しようとする課題】ＤＲＡＭは小面積で大容量のメモリセルキャパシタや、リーク電流の少ないメモリセルトランジスタを実現するために工程数の多い複雑な半導体製造プロセスを用いて製造されており、０．５μｍのデザインルールを用いるＤＲＡＭプロセスにおいては同一デザインルールでのロジックＬＳＩを実現する論理ＬＳＩプロセスに比べ約１．５倍の製造コストとなっている。
【０００８】図１に示すＤＲＡＭ回路構成において、ＤＲＡＭプロセスを必要とする部分はメモリセルアレイ１のみであり、チップ上でのメモリセルアレイ１以外の部分はロジックＬＳＩを実現する論理ＬＳＩプロセスで製造可能なものである。しかしながら、図２に示すように図１に示す回路構成のすべての部分がＤＲＡＭプロセスで製造されており、ＤＲＡＭを高価なものとしている。
【０００９】このことはＤＲＡＭ以外の半導体メモリにおいても同様であり、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等も論理ＬＳＩプロセスに比べ高価なプロセスでメモリセルアレイ以外の周辺回路部を含めたものを１チップ上に実現しており、半導体メモリを高価なものとしている。」
・「【００１１】さらには、システムの小型化や高速化にともなって、メモリを含む複数のベアチップを同一の基板に実装し、チップ間を最短の配線で結ぶことを目的とした、ＭＣＭ技術の開発が盛んになっているが、このＭＣＭに用いるメモリチップにおいても従来の図２の構成で製造された高価なメモリをそのまま用いており、メモリ１チップでのデータＩ／Ｏビット幅が制限されているため、多ビット幅のデータＩ／Ｏを実現するためには、小容量のメモリを多数個用いる必要があった。」
・「【００１４】本発明は上記事情に鑑みてなされたものであり、本発明の目的とするところは、高い機能を持つ半導体装置を低価格で提供することにある。」
　
　　イ．実施例１
・「【００７０】（実施例１）以下に、本発明による半導体装置の第１の実施例を詳細に説明する。
【００７１】図９に本実施例の半導体メモリの構成例を示す。図９は、ＤＲＡＭの構成を示しており、各回路構成要素は図１と同一であって、それぞれに同一番号を付している。ＤＲＡＭ８０はメモリコア部５０とメモリ周辺回路部６０が異なる半導体チップで構成されている。メモリコア部チップ５０はメモリセルアレイ１と、このメモリセルアレイ１内のメモリセルと同一ピッチでレイアウトされるセンスアンプ４、コラムセレクタ３、コラムデコーダ２、ワードドライバ６およびローデコーダ５より構成されており、このメモリコア部チップ５０への入出力信号としては、ローデコーダ５へのプリデコードアドレス入力信号ＸＡｉ（２７：０）５５、コラムデコーダ２へのプリデコードアドレス入力信号ＹＡｉ（２３：０）５２、コラムセレクタ３へのデータ入出力信号Ｄｃｏ（７：０）５１、基板電位入力ＶＢＢ５６、昇圧電位入力ＶＰＰ５５、セルプレート電位およびビット線プリチャージ電位入力ＶＢＰ、ＶＣＰ５４および電源入力ＶＣＣ５７、ＶＳＳ５８、さらには図示されていない何本かの制御信号入力がある。
【００７２】メモリ周辺回路部チップ６０は、ローアドレスバッファ１０、コラムアドレスバッファ９、ローアドレスカウンタ１１、ロープリデコーダ８、コラムプリデコーダ７、データ入出力バッファ１２、１３、ライトアンプ１４、リードアンプ１５、ＲＡＳ系ＣＡＳ系クロック発生回路１６、ＷＥ系クロック発生回路１７、ＯＥ系クロック発生回路１８および、昇圧電位発生回路１９、基板電位発生回路２０、１／２ＶＣＣ発生回路２１より構成され、このメモリ周辺回路部チップ６０への入出力信号としては、ＤＲＡＭ８０に対する外部信号としてアドレス入力信号Ａ（１０：０）３２、データ入出力信号ＤＱ（７：０）３６、ＲＡＳ入力信号３０、ＣＡＳ入力信号３１、ＷＥ入力信号３５、ＯＥ入力信号３７および電源ＶＣＣ３３およびＶＳＳ３４と、メモリコア部チップ５０との間の信号として、ロープリデコーダ８のプリデコードアドレス出力信号ＸＡｏ（２７：０）６３、コラムプリデコーダ７のプリデコードアドレス出力信号ＹＡｏ（２３：０）６２、データラインへのデータ入出力信号Ｄｐｅ（７：０）６１、基板電位発生回路出力ＶＢＢ６６、昇圧電位発生回路出力ＶＰＰ６５、１／２ＶＣＣ発生回路出力ＶＣＰ、ＶＢＰ６４、さらには図示されていない何本かの制御信号出力がある。
【００７３】メモリコア部チップ５０とメモリ周辺回路部チップ６０との間の必要な信号を接続することによりＤＲＡＭ８０は図１に示すＤＲＡＭ９５と同一の機能を実現する。
【００７４】図１０は、図９に示すようにメモリコア部チップ５０とメモリ周辺回路部チップ６０に分割されたＤＲＡＭ８０におけるメモリコア部チップ５０のチップレイアウト例と、両チップの実装例を示すものである。メモリコア部チップ５０はＤＲＡＭプロセスを用いて製造されており、メモリセルアレイ１、センスアンプ３、コラムセレクタ４、ローデコーダ６、およびワードドライバ５が配置されている。メモリセルアレイ１が４分割されたメモリプレートとローデコーダ６、およびワードドライバ５は図２と同一レイアウトであるが、コラムデコーダ２は左右のメモリプレートに対して共通に１個配置され、コラムデコーダ２の出力であるコラムセレクタ選択信号は左右のメモリプレート内のコラムセレクタに共通に配線されている。
【００７５】メモリ周辺回路部チップ６０は図９でのメモリ周辺回路部６０に示す回路が配置され、論理ＬＳＩプロセス等のようにメモリコア部チップ５０の製造に用いるＤＲＡＭプロセスとは異なるプロセスで製造される。メモリ周辺回路部チップ６０とメモリコア部チップ５０が共通基板８１に実装され、両チップ間の接続をワイヤボド配線８２で接続することにより図９でのＤＲＡＭ８０を構成している。また、外部ピントの接続をおこなうためのパッド８３はメモリ周辺回路部チップ６０に配置されており、この図１０に示すＤＲＡＭ構成を従来のＤＲＡＭと同様のパッケージに実装し、メモリ周辺回路部チップ６０に配置されたパッド形成部８３内のパッドと外部ピンを接続する。
【００７６】ここで、メモリ周辺回路部チップ６０とメモリコア部チップ５０との間の接続信号本数は、図９に示す構成での１６ＭビットＤＲＡＭにおいては約６０本となり、図１０に示すようなワイヤボンド配線８２を用いた接続により低価格で実現可能である。さらに本数の多いチップ間接続をおこなう場合には、配線基板を用い、バンプによりチップを基板に実装する方式等により容易に実現することができる。
【００７７】このようなメモリ構成とすることにより、メモリコア部チップ５０のみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップ６０の製造には安価な論理ＬＳＩプロセスを用いることが可能となるので、安価なＤＲＡＭを実現することができる。」
　
　　ウ．実施例２
・「【００８０】（実施例２）図９および図１０においては、１つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを１チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。図１１に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第２の構成例を示しており、図１１においては、メモリコア部チップを２個用いる場合の例を示している。１２１−１、１２１−２はそれぞれ、図９に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ１２１−１、１２１−２の各入出力信号にはバッファ６７〜６９を備えており、チップセレクト信号ＣＳ５９−１、５９−２により活性化されるよう制御される。１２２は周辺回路チップであり、２本のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９がチップを横切っている以外は図９に示す周辺回路チップと同一である。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２を基板に実装し、各チップ間を接続した例を図１２に示す。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２は基板１２０に実装され、それぞれの信号パッドはワイヤボンド８２により基板１２０に接続されている。メモリコア部チップ１２１−１および１２１−２の信号線は基板上での配線１３１によりチップセレクト信号ＣＳを除いて共通接続され、周辺回路チップ１２２と接続される。メモリコア部チップ１２１−１および１２１−２のチップセレクト信号ＣＳはそれぞれ独立に周辺回路チップ１２２のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９と接続される。
【００８１】外部よりメモリコア部チップ１２１−１にアクセスする場合には、ＲＡＳ（３０）、ＣＡＳ（３１）、ＷＥ（３５）およびＯＥ（３７）に必要な信号を与えるとともにＣＳ１（３８）に選択信号を与え、メモリコア部チップ１２１−１の信号線バッファ６７〜６９を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、ＣＳ２（３９）には選択信号が与えられていないため、メモリコア部チップ１２１−２の信号線バッファ６７〜６９は活性化されず、メモリコアへのアクセスはおこなわれない。したがって、メモリに対するアドレスの１ビットによりチップセレクト信号（ＣＳ１、ＣＳ２）を発生し、残りのアドレスをアドレス端子３２に与えることにより、メモリコア部チップ１２１−１および１２１−２で構成される全メモリ空間に対するアクセスをおこなうことができる。
【００８２】図１１および図１２においては、メモリコア部チップを２個用いた場合について説明してきたが、さらに多数のメモリコア部チップを用いる場合においても、メモリ周辺回路に与えるチップセレクト信号をメモリコア部チップの数だけ備えることにより同様の機能が実現できることは容易に理解することができる。
【００８３】このように、図１１および図１２示す構成とすることにより、複数のメモリコア部チップを用いる場合に、メモリ周辺回路を共用することが可能となる。
【００８４】以上述べてきたように、半導体メモリをメモリコア部チップとメモリ周辺回路部チップとに分割して製造し、実装手段により両チップを接続することにより、安価な半導体メモリを実現することができる。」
　
　　エ．発明の効果
・「【０１２１】
【発明の効果】本発明によれば、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックを各々異なる半導体チップ上に形成し、それらを電気的に接続することによって、異なるブロックパラメータを持つ回路ブロックから構成される回路を一つの半導体チップ上に集積することから生じる種々の問題を解決することが出来る。
【０１２２】特に、第１の半導体製造プロセスを用いて実現されるメモリコア部チップと、第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されるメモリ周辺回路部チップに分離することによって、メモリコア部チップのみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップの製造には安価な論理ＬＳＩプロセスを用いることが可能となるので、半導体メモリの低価格化に有効である。
【０１２３】更に、高価なプロセスを用いて実現されるメモリコア部チップは、メモリセルのピッチでレイアウトされるメモリコア部のみとすることができ、メモリ周辺回路部を信号処理回路一緒にメモリプロセスに比べ安価な半導体製造プロセスで実現することができる。このため、信号処理チップでの信号処理回路が大規模なものである場合には、信号処理チップはメモリ周辺回路部を含まない場合に比べチップサイズの増加の割合は極めて小さくなり、メモリ周辺回路部を含めたことによる製造歩留まりの低下や、チップコストの上昇は同様に極めて小さいため、システムを構成する半導体装置の低価格化に有効である。
【０１２４】第１の半導体製造プロセスを用いて実現されるデータを記憶するためのメモリセルを含むメモリコア部チップと、第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されるメモリ周辺回路部およびメモリコア部チップに記憶されるデータを用いて処理をおこなう信号処理回路を搭載する信号処理チップとを接続することによって、信号処理チップとメモリチップとの間で高速のデータ転送が可能となり、システムの高性能化に有効である。更に、複数データの転送と並列処理を用いることにより、システムの低電圧・低消費電力化に極めて有効であるとともに、低価格においても有効となる。」
　
　　オ．符号の説明
・「・・・
５１‥‥データ入出力端子、
・・・
６１‥‥データ入出力端子、
・・・。」（【符号の説明】の項）
　
　　カ．図面の記載
・図９と図１１には、メモリ周辺回路部チップ６０において、データ入力バッファ１２は、ライトアンプ１４とデータラインを介して、データをデータ入出力端子６１に供給し、データ出力バッファ１３は、データ入出力端子６１からのデータを、データラインとリードアンプ１５を介して受け取ることが、示されている。
　すなわち、データ入力バッファ１２は、ライトアンプ１４を介してデータ入出力端子６１に接続されることが、示されている。
・図１１の「メモリコア部チップ１２１−１、１２１−２」は、「図９に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり」（段落【００８０】）、メモリコア部チップ１２１−１、１２１−２のそれぞれのデータ入出力端子５１にはデータバッファ６７が接続され、該データバッファ６７はコラムセレクタ３に接続されていることが、示されている。
・「図９における半導体メモリのレイアウト例である」（【図面の簡単な説明】）図１０、及び、「図１１における半導体メモリの実装例である」（【図面の簡単な説明】）図１２には、紙面上方にメモリコア部チップ５０または１２１−１、１２１−２が配置され、紙面下方にメモリ周辺回路部チップ６０が配置され、両チップ間の接続をワイヤボンド配線８２で接続する各接続部分は，両チップの対向する辺の部分であることが、示されている。
・一般的なＤＲＡＭの回路構成例を示す図１には、ライトアンプ１４は、データラインを介して、メモリコア部５０内のコラムセレクタ３に接続されていることが、示されている。
　
３−２．引用発明
　図１の図示態様を参酌すれば、上記イにおける段落【００７１】の「コラムセレクタ３へのデータ入出力信号Ｄｃｏ（７：０）５１」及び段落【００７２】の「データラインへのデータ入出力信号Ｄｐｅ（７：０）６１」との記載、図９及び図１１の図示態様から、メモリ周辺回路部チップ６０のデータ入出力端子６１が、メモリコア部チップ５０、１２１−１、１２１−２のデータ入出力端子５１と接続されることは、明らかである。
　してみれば、データ入力バッファ１２から出力されたデータは、ライトアンプ１４及びデータラインを介し、さらに、上記のメモリ周辺回路部チップ６０のデータ入出力端子６１とメモリコア部チップ５０、１２１−１、１２１−２のデータ入出力端子５１との接続を経由して、前記メモリコア部チップ５０、１２１−１、１２１−２へ送られ、該メモリコア部チップ５０、１２１−１、１２１−２のデータバッファ６７へ入力されると認められる。
　そして、上記イには「メモリ周辺回路部チップ６０とメモリコア部チップ５０が共通基板８１に実装され、両チップ間の接続をワイヤボド配線（「ワイヤボンド配線」の誤記；審決注）８２で接続することにより図９でのＤＲＡＭ８０を構成している。」（段落【００７５】）ことが、上記ウには「図１１に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第２の構成例を示しており、…（中略）…メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２を基板に実装し、各チップ間を接続した例を図１２に示す。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２は基板１２０に実装され、それぞれの信号パッドはワイヤボンド８２により基板１２０に接続されている。」（段落【００８０】）ことが、記載されている。
　したがって、メモリ周辺回路部チップ６０のデータ入出力端子６１と、メモリコア部チップ５０、１２１−１、１２１−２のデータ入出力端子５１とは、「それぞれの信号パッド」の中のいずれかであること、及び、前記データ入出力端子６１と前記データ入出力端子５１との接続は、当該「それぞれの信号パッド」を用いて行われる「ワイヤボンド配線８２」でなされることは、明らかである。
　
　以上のとおりであるから、上記ア〜カによれば、引用例１には、次の発明（以下、「引用発明」という。）が開示されているといえる。
　
「メモリ周辺回路部チップとメモリコア部チップとの間の接続をワイヤボンド配線８２で接続した半導体メモリにおいて、
　データをライトアンプ１４を介してデータ入出力端子６１に供給するデータ入力バッファ１２と、前記データ入出力端子６１とが前記メモリ周辺回路部チップに設けられ、
　前記データ入力バッファ１２から供給される前記データを入力するデータバッファ６７と、前記データバッファ６７に接続されたデータ入出力端子５１とが前記メモリコア部チップに設けられ、
　前記メモリ周辺回路部チップに設けられた前記データ入出力端子６１と、前記メモリコア部チップに設けられた前記データ入出力端子５１とが、両チップの対向する辺にそれぞれ配置され、ワイヤボンド配線８２により接続される、
ことを特徴とする半導体メモリ。」
　
３−３．引用例２の記載
　原査定の拒絶の理由に「引用文献６」として引用された、本願の出願前に日本国内において頒布された刊行物である特開平８−１４７９６６号公報（以下「引用例２」という。）には、「半導体集積回路」（発明の名称）に関して、図２とともに、次の記載がある。
　
　　ア．発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は、複数のチップが組み合わされて実装された半導体集積回路に関する。」
・「【０００３】また、実装技術の向上により、複数のチップによって１つのシステムを構成しようとする動きがある。例えば、日経マイクロデバイス1994年２月号PP90-91 には、チップ表面同士を向き合わせる実装（以下、Face to Face実装という）を用いてマルチチップ・モジュール（Multichip Module、ＭＣＭ）を実現する例が示されている。」
・「【０００８】前記の問題に鑑み、本発明は、複数のチップが組み合わされて実装された半導体集積回路において、チップの組み合わせの種類が増加しても設計期間が長くなることがなく且つ製造コストが上昇しない半導体集積回路を提供することを目的とする。」
　
　　イ．発明の実施形態
・「【００３４】図２は、本発明の一実施形態に係る半導体集積回路の構成の概略図である。図２において、１は第１のチップとしての親チップ、２は第２のチップとしての子チップである。親チップ１及び子チップ２はFace to Face実装されている。
【００３５】親チップ１は、子チップ２との接続のために、インターフェース回路１０及び複数の端子３から成る端子ブロック１６を備えている。インターフェース回路１０は、データ入出力回路１１、制御回路１２、モード出力回路１３、モード入力回路１４、及び子チップ制御回路１５によって構成されている。端子ブロック１６は、データ端子１６ａ、クロック端子１６ｂ、電源端子１６ｃ、モード出力端子１６ｄ、モード入力端子１６ｅ及び子チップ制御信号出力端子１６ｆによって構成されている。また、親チップ１は、主たる機能を司り子チップ２との接続に関係のない回路ブロック１８をさらに備えている。
【００３６】子チップ２は、親チップ１との接続のために、インターフェイス回路２０及び複数の端子３から成る端子２６を備えている。インターフェース回路２０は、データ入出力回路２１、制御回路２２、モード入力回路２３、モード出力回路２４、及び子チップ制御信号入力回路２５によって構成されている。端子ブロック２６は、データ端子２６ａ、クロック端子２６ｂ、電源端子２６ｃ、モード入力端子２６ｄ、モード出力端子２６ｅ及び子チップ制御信号入力端子２６ｆによって構成されている。また、子チップ２は、主たる機能を司り親チップ１との接続に関係のない回路ブロック２８をさらに備えている。
【００３７】本実施形態において特徴的なのは、親チップ１がモード出力回路１３及びモード入力回路１４を備えていると共に子チップ２がモード入力回路２３及びモード出力回路２４を備えており、親チップ１及び子チップ２が互いの内部構成を規定する情報をやりとりする機能を有する点である。
【００３８】データ端子１６ａとデータ端子２６ａとは接続されており、親チップ１のデータ入出力回路１１及び子チップ２のデータ入出力回路２１は、データ端子１６ａ及びデータ端子２６ａを介してデータをやりとりする。
【００３９】親チップ１のモード出力回路１３は、親チップ１の内部構成を規定する情報を保持しており該情報をモード出力端子１６ｄに出力する。モード出力端子１６ｄとモード入力端子２６ｄとは接続されており、親チップ１の内部構成を規定する情報はモード出力端子１６ｄ及びモード入力端子２６ｄを介して子チップ２のモード入力回路２３に入力される。子チップ２の制御回路２２は、モード入力回路２３から出力される情報を受けてデータ入出力回路２１を制御する。また、親チップ１の制御回路１２は、モード出力回路１３から出力される情報を受けてデータ入出力回路１１を制御する。
【００４０】子チップ制御信号出力端子１６ｆと子チップ制御信号入力端子２６ｆとは接続されており、親チップ１の子チップ制御回路１５から出力される子チップ制御信号は、子チップ制御信号出力端子１６ｆ及び子チップ制御信号入力端子２６ｆを介して子チップ制御信号入力回路２５に入力される。
【００４１】子チップ２のモード出力回路２４は、子チップ２の内部構成を規定する情報を保持しており該情報をモード出力端子２６ｅに出力する。モード出力端子２６ｅとモード入力端子１６ｅとは接続されており、子チップ２の内部構成を規定する情報はモード出力端子２６ｅ及びモード入力端子１６ｅを介して親チップ１のモード入力回路１４に入力される。
【００４２】また、クロック端子１６ｂとクロック端子２６ｂとが接続されており、親チップ１は子チップ２を駆動するクロックをクロック端子１６ｂ及びクロック端子２６ｂを介して子チップ２に供給する。電源端子１６ｃと電源端子２６ｃとが接続されており、親チップ１は電源端子１６ｃ及び電源端子２６ｃを介して電源を子チップ２に供給する。」
　
　　ウ．発明の効果
・「【００８８】
【発明の効果】請求項１〜１４の発明に係る半導体集積回路によると、第１のチップと第２のチップとの組み合せの自由度が高まるので、チップの組み合わせの種類が増加してもチップを新たに設計し直す必要が生じないため、設計期間が長くなることがなく製造コストも上昇しない。また、新たな回路を設計するのに要する期間が大幅に短縮されるので、開発効率が向上し市場競争力を強化することができる。」
　
４．対比
（１）対比
　次に、本願発明と引用発明とを対比する。
　　ア．引用発明の「ワイヤボンド配線８２」、「メモリ周辺回路部チップ」、「メモリコア部チップ」、「半導体メモリ」は、それぞれ、本願発明の「リード線」、「第１のチップ」、「第２のチップ」、「ＬＳＩデバイス」に相当するから、引用発明の「メモリ周辺回路部チップとメモリコア部チップとの間の接続をワイヤボンド配線８２で接続した半導体メモリ」は、本願発明の「リード線を介して接続される第１のチップと第２のチップを搭載したＬＳＩデバイス」に相当する。
　
　　イ．引用発明の「前記メモリ周辺回路部チップに設けられ」る「データをライトアンプ１４を介してデータ入出力端子６１に供給するデータ入力バッファ１２」と、本願発明の「第１のチップに設けられ」る「前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する出力回路」とは、「第１のチップに設けられ」る「第１のチップ内のデータ信号を出力する出力回路」である点で共通する。
　また、引用発明の「前記メモリ周辺回路部チップに設けられ」て前記「データ入力バッファ１２」からの「データ」が「供給」される「データ入出力端子６１」と、本願発明の「前記第１のチップに設けられ」て「出力回路に接続されたデータ出力端子」とは、「前記第１のチップに設けられ」る「データ出力端子」である点で共通する。
　したがって、引用発明の「データをライトアンプ１４を介してデータ入出力端子６１に供給するデータ入力バッファ１２と、前記データ入出力端子６１とが前記メモリ周辺回路部チップに設けられ」ることと、本願発明の「前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する出力回路と、該出力回路に接続されたデータ出力端子とが前記第１のチップに設けられ」ることとは、「第１のチップ内のデータ信号を出力する出力回路」と「データ出力端子とが前記第１のチップに設けられ」る点で共通する。
　
　　ウ．引用発明の「メモリコア部チップに設けられ」る「前記データ入力バッファ１２から供給される前記データを入力するデータバッファ６７」と、本願発明の「第２のチップに設けられ」る「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」とは、「第２のチップに設けられ」る「前記出力回路から出力される前記データ信号を入力する入力回路」である点で共通する。
　また、引用発明の「メモリコア部チップに設けられ」る「前記データバッファ６７に接続されたデータ入出力端子５１」は、本願発明の「第２のチップに設けられ」る「該入力回路に接続されたデータ入力端子」に相当する。
　したがって、引用発明の「前記データ入力バッファ１２から供給される前記データを入力するデータバッファ６７と、前記データバッファ６７に接続されたデータ入出力端子５１とが前記メモリコア部チップに設けられ」ることと、本願発明の「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第２のチップに設けられ」ることとは、「前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第２のチップに設けられ」る点で共通する。
　
　　エ．さらに、引用発明の「前記メモリ周辺回路部チップに設けられた内の前記データ入出力端子６１と、前記メモリコア部チップに設けられた前記データ入出力端子５１とが、両チップの対向する辺にそれぞれ配置され、ワイヤボンド配線８２により接続される」ことと、本願発明の「前記第１のチップ内のデータ出力端子と、前記第２のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、データ用リード線を介して接続される」こととは、いずれも、「前記第１のチップ内のデータ出力端子と、前記第２のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され」、「リード線を介して接続される」点で共通する。
　
（２）一致点及び相違点
　そうすると、本願発明と引用発明の一致点及び相違点は、次のとおりとなる。
　
《一致点》
「リード線を介して接続される第１のチップと第２のチップを搭載したＬＳＩデバイスにおいて、
　第１のチップ内のデータ信号を出力する出力回路と、データ出力端子とが前記第１のチップに設けられ、
　前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第２のチップに設けられ、
　前記第１のチップ内のデータ出力端子と、前記第２のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、リード線を介して接続される、
ことを特徴とするＬＳＩデバイス。」
　
《相違点》
《相違点１》
　本願発明は、「第１のチップ内のデータ信号を出力する出力回路」が、「前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する」のに対して、引用発明は、「データをライトアンプ１４を介してデータ入出力端子６１に供給するデータ入力バッファ１２」が、クロックに応答するかどうか不明である点。
　
《相違点２》
　本願発明は、「データ出力端子」が「該出力回路に接続され」ているのに対して、引用発明は、本願発明の「データ出力端子」に対応する「データ入出力端子６１」が、「ライトアンプ１４を介して」「データ入力バッファ１２」と接続されている点。
　
《相違点３》
　本願発明は、「前記出力回路から出力される前記データ信号を入力する入力回路」が、「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する」のに対して、引用発明は、「前記データを入力するデータバッファ６７」が、クロックに応答するかどうか不明である点。
　
《相違点４》
　本願発明は、第１のチップ内のデータ出力端子と第２のチップ内のデータ入力端子とが「データ用リード線」を介して接続されるのに対して、引用発明においては、メモリ周辺回路部チップに設けられたデータ入出力端子６１と、メモリコア部チップに設けられたデータ入出力端子５１とを接続するワイヤボンド配線８２が「データ用」のワイヤボンド配線８２であるかどうかは不明である点。
　
５．当審の判断
（１）相違点１と３についての検討
　　ア．引用例２には、「図２において、１は第１のチップとしての親チップ、２は第２のチップとしての子チップである。親チップ１及び子チップ２はFace to Face実装されている。」（段落【００３４】）こと、「親チップ１は、子チップ２との接続のために、インターフェース回路１０及び複数の端子３から成る端子ブロック１６を備えている。インターフェース回路１０は、データ入出力回路１１、制御回路１２、モード出力回路１３、モード入力回路１４、及び子チップ制御回路１５によって構成されている。端子ブロック１６は、データ端子１６ａ、クロック端子１６ｂ、電源端子１６ｃ、モード出力端子１６ｄ、モード入力端子１６ｅ及び子チップ制御信号出力端子１６ｆによって構成されている。また、親チップ１は、主たる機能を司り子チップ２との接続に関係のない回路ブロック１８をさらに備えている。」（段落【００３５】）こと、「子チップ２は、親チップ１との接続のために、インターフェイス回路２０及び複数の端子３から成る端子２６を備えている。インターフェース回路２０は、データ入出力回路２１、制御回路２２、モード入力回路２３、モード出力回路２４、及び子チップ制御信号入力回路２５によって構成されている。端子ブロック２６は、データ端子２６ａ、クロック端子２６ｂ、電源端子２６ｃ、モード入力端子２６ｄ、モード出力端子２６ｅ及び子チップ制御信号入力端子２６ｆによって構成されている。また、子チップ２は、主たる機能を司り親チップ１との接続に関係のない回路ブロック２８をさらに備えている。」（段落【００３６】）こと、「データ端子１６ａとデータ端子２６ａとは接続されており、親チップ１のデータ入出力回路１１及び子チップ２のデータ入出力回路２１は、データ端子１６ａ及びデータ端子２６ａを介してデータをやりとりする。」（段落【００３８】）こと、「また、クロック端子１６ｂとクロック端子２６ｂとが接続されており、親チップ１は子チップ２を駆動するクロックをクロック端子１６ｂ及びクロック端子２６ｂを介して子チップ２に供給する。」（段落【００４２】）ことが、記載されている。
　
　　イ．引用例２における、上記アの「クロック端子１６ｂとクロック端子２６ｂとが接続されており、親チップ１は子チップ２を駆動するクロックをクロック端子１６ｂ及びクロック端子２６ｂを介して子チップ２に供給する。」との記載において、クロックの供給側である親チップ１に、自身用のクロックを生成するクロック回路とは別に子チップ２への供給専用のクロック回路を設けるのではなく、前記自身用のクロックを生成するクロック回路を子チップ２への供給用としても用いることは、回路設計上、当然である。してみれば、引用例２には、親チップ１のクロックを子チップ２を駆動するクロックとしても使用することが示唆されていると認められる。
　ここで、クロックとは、ＣＰＵやメモリなど、一定の信号周期に同期して動作する機器が、機器各部の動作タイミングの同期を取るために使う信号を指すことは技術常識である。そうすると、上記親チップ１のクロックあるいは子チップ２のクロックは、それぞれ、親チップ１の各回路あるいは子チップ２の各回路の動作タイミングの同期を取るために使用されるものである。
　したがって、上記のように、親チップ１のクロックを子チップ２を駆動するクロックとしても使用する場合は、引用例２に記載の、たとえば、親チップ１のデータ入出力回路１１、制御回路１２、モード出力回路１３、モード入力回路１４、及び子チップ制御回路１５の同期制御に利用する当該親チップ１のクロックを、子チップ２のデータ入出力回路２１、制御回路２２、モード入力回路２３、モード出力回路２４、及び子チップ制御信号入力回路２５の同期制御にも使用することは、当業者であれば、当然になし得たことと認められる。
　特に、引用例２においては、アで挙げたように、「データ端子１６ａとデータ端子２６ａとは接続されており、親チップ１のデータ入出力回路１１及び子チップ２のデータ入出力回路２１は、データ端子１６ａ及びデータ端子２６ａを介してデータをやりとりする」以上は、前記「親チップ１のデータ入出力回路１１」と「子チップ２のデータ入出力回路２１」は、同期して制御されていることは、明らかである。
　
　　ウ．そして、引用例２に記載の「親チップ１」、「子チップ２」は、それぞれ、本願発明の「第１のチップ」、「第２のチップ」に対応し、引用例２に記載の「親チップ１のクロック」は、本願発明の「前記第１のチップ内の出力クロック」に対応し、引用例２に記載の「親チップ１は子チップ２を駆動するクロックをクロック端子１６ｂ及びクロック端子２６ｂを介して子チップ２に供給」した「子チップ２を駆動するクロック」は、本願発明の「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロック」に対応する。
　
　　エ．ところで、引用発明は、「メモリ周辺回路部チップに設けられた前記データ入出力端子６１と、前記メモリコア部チップに設けられた前記データ入出力端子５１と」が「ワイヤボンド配線８２により接続され」ることで、「メモリ周辺回路部チップに設けられ」た「データ入力バッファ１２から供給される前記データ」を、「メモリコア部チップに設けられ」た「データバッファ６７」が「入力」している。
　したがって、前記「データ」のやりとりを正常に行うためには、引用発明においても、前記「データ入力バッファ１２」の動作と前記「データバッファ６７」の動作とを同期させなければならないことは、前記イの検討を参酌すれば明らかである。
　すると、引用発明のメモリ周辺回路部チップに設けられた「データ入力バッファ１２」と、メモリコア部チップに設けられた「データバッファ６７」に、上記イ、ウに記載のようなクロックを適用して、本願発明の「前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する出力回路」と、「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」を設けるようになすことは、当業者が適宜なし得たことと認められる。
　
　　オ．なお、以下の文献に示されているように、第１の回路ブロックのクロックに応答して前記第１の回路ブロック内のデータ信号を出力する前記第１の回路ブロック内の出力回路と、第１の回路ブロックのクロックから生成され配線を介して第２の回路ブロック内に送られたクロックに応答して、前記出力回路から出力される前記データ信号を入力する前記第２の回路ブロック内の入力回路とを設けることは、周知技術でもある。
　
　　カ．周知文献１：特開昭６２−１２０１４３号公報（特に、２頁右上欄６〜９行、３頁右下欄３行〜４頁左上欄４行、４頁左上欄１６行〜同頁右上欄１行、５頁左上欄７〜１１行の記載、及び、第１図、第２図の記載を参照）には、「本発明は、ビデオテープレコーダ（以下、ＶＴＲと記す）等の機器間あるいは機器内のマイコン、ＩＣ、ＬＳＩ間の制御信号の伝送に使用できる信号伝送装置に関するものである。」（２頁右上欄６〜９行）、「第１図は本発明の実施例の信号伝送装置のブロック図を示すものである。第１図において、２０はシステムコントロール回路、２１はシステムコントロール回路２０内にあるＶＴＲをコントロールするマイコン、２２は本発明の信号伝送を制御する制御回路でマイコン２１の近傍に設けられている。２８は制御回路２２によって制御され、シリアルクロックを出力するシリアルクロック発生回路である。２３は制御回路２２によって制御されるシリアルデータ入出力回路であり、シリアルクロックを入力するＳＣＫ端子、シリアルデータを入力するＳＩ端子、シリアルデータを出力するＳＯ端子を有している。２７はインバータ回路で抵抗２４とトランジスタ２５で構成されており、シリアルデータ入出力回路２３のＳＯ端子の出力をインバータしてＳＩ端子に接続している。３０はサーボ回路であり、サーボ回路３０内には、３１のサーボＩＣ、３２のサーボ回路に関係する信号伝送を制御する制御回路、３３のシリアルデータ入出力回路、３７の抵抗３４とトランジスタ３５より構成されるインバータ回路が構成されている。」（３頁右下欄３行〜４頁左上欄４行）、「６０はシリアルクロック信号線で、シリアルクロック発生回路２８で出力されるシリアルクロックを各シリアルデータ入出力回路のＳＣＫ端子に供給している。６１はシリアルデータ信号線で、各シリアルデータ入出力回路のＳＩ端子を接続する信号線である。」（４頁左上欄１６行〜同頁右上欄１行）、「各回路内にあるシリアルデータ入出力回路２３及び３３は、シリアルクロックをＳＣＫ端子より入力し、シリアルクロックの立下りエッジでＳＯ端子よりシリアルデータを出力し、立上りエッジでＳＩ端子よりシリアルデータを入力している。」（５頁左上欄７〜１１行）ことが、記載されている。
　
　　キ．周知文献２：特開昭６１−１４８９３７号公報（特に、２頁左下欄１行〜３頁左上欄５行の記載、及び、第１図、第３図の記載を参照）には、「第１図には、この発明の要部−実施例のブロック図が示されている。
　半導体集積回路装置ＬＳＩ１には、データ出力回路が設けられる。この出力回路は、送信用のフリップフロップ回路ＳＦにより構成される。このフリップフロップ回路ＳＦは、外部端子から供給されたクロック信号ＣＬＫを受けて、送出すべきデータを取り込み、外部端子から送出する。…（中略）…この実施例では、半導体集積回路装置ＬＳＩ１は、上記データＤＡＴＡの他に、それを取り込むクロック信号ＣＬＫ’も送出する。このクロック信号ＣＬＫ’は、フリップフロップ回路ＦＳにおけるクロック信号ＣＬＫに対する上記出力回路からの出力データＤＡＴＡの遅れ、言い換えるならば、フリップフロップ回路（出力バッファを含む）ＳＦにおける信号伝播遅延時間に相当する遅延時間を持つ遅延回路ＤＬを介して送出される。この実施例では、特に制限されないが、上記遅延回路は、縦列形態のインバータ回路により構成され、その出力インバータ回路は、イネーブル信号Ｅにより選択的に動作状態にされるトライステート出力機能を持っている。この理由は、半導体集積回路装置間での転送データＤＡＴＡに用いられるクロック信号ＣＬＫ’の信号線の供用化を図るためのものである。すなわち、他の半導体集積回路装置ＬＳＩ２等から半導体集積回路装置ＬＳＩ１にデータを転送する場合、上記遅延回路ＤＬの出力回路は、イネーブル信号Ｅによってハイインピーダンス状態にされる。この場合、半導体集積回路装置ＬＳＩ１には、次に説明する半導体集積回路装置ＬＳＩ２と類似の入力回路が設けられる（図示せず）。
　半導体集積回路装置ＬＳＩ２には、入力回路が設けられる。この入力回路は、転送されたデータＤＡＴＡを、同様に転送されたクロック信号ＣＬＫ’に同期して取り込む入力用フリップフロップ回路ＲＦにより構成される。なお、この半導体集積回路装置ＬＳＩ２に設けられ、外部端子から供給されたクロック信号ＣＬＫを受ける遅延回路ＤＬは、データＤＡＴＡを受信する時に、そのイネーブル信号Ｅによって出力がハイインピーダンス状態にされる。」（２頁左下欄１行〜３頁左上欄５行）ことが、記載されている。
　
　　ク．以上から、引用発明のメモリ周辺回路部チップに設けられた「データ入力バッファ１２」と、メモリコア部チップに設けられた「データバッファ６７」に、上記オに記載のような周知技術を適用して、本願発明の「前記第１のチップ内の出力クロックに応答して第１のチップ内のデータ信号を出力する出力回路」と、「前記出力クロックから生成されクロック用リード線を介して第２のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」を設けるようになすことも、当業者が適宜なし得たことと認められる。
　
（２）相違点２についての検討
　　ア．引用発明は、本願発明の「データ出力端子」に対応する「データ入出力端子６１」が、「ライトアンプ１４を介して」「データ入力バッファ１２」と接続されている。
　
　　イ．そして、引用発明の基となる引用例１には、「ライトアンプ１４」の機能が具体的に記載してあるわけではないが、「ライトアンプ１４」は、書き込み増幅器のことであるから、書き込みたいデータ（信号）を増幅する機能を有することになる。そして、増幅とは、入力された信号を時間軸方向は変えずにそのまま大きくして出力することであるので、ライトアンプ１４の入力信号と出力信号の波形は、ほぼ同様になる。
　
　　ウ．すると、増幅の必要性の有無により、「ライトアンプ１４」は、適宜設けることができるものであるから、引用発明の「データ入出力端子６１」が、「ライトアンプ１４を介して」「データ入力バッファ１２」と接続するものに代えて、「ライトアンプ１４」の必要性を考慮して、「ライトアンプ１４」を設けずに、「データ入出力端子６１」が、直接に、「データ入力バッファ１２」と接続することを採用して、本願発明の「該出力回路に接続されたデータ出力端子」となすことは、当業者が適宜なし得たことと認められる。
　
（３）相違点４についての検討
　　ア．引用発明において、メモリ周辺回路部チップに設けられたデータ入出力端子６１と、メモリコア部チップに設けられたデータ入出力端子５１とを接続するワイヤボンド配線８２が、引用発明の「ワイヤボンド配線８２」の中で、データ転送専用のものであるかどうかは不明である
　
　　イ．しかしながら、引用例１の図１０及び図１２には、「メモリ周辺回路部チップとメモリコア部チップとの間の接続」を行う「ワイヤボンド配線８２」は多数の配線からなることが、図示されている。
　
　　ウ．そして、引用例２には、
「【００３５】親チップ１は、子チップ２との接続のために、インターフェース回路１０及び複数の端子３から成る端子ブロック１６を備えている。インターフェース回路１０は、データ入出力回路１１、制御回路１２、モード出力回路１３、モード入力回路１４、及び子チップ制御回路１５によって構成されている。端子ブロック１６は、データ端子１６ａ、クロック端子１６ｂ、電源端子１６ｃ、モード出力端子１６ｄ、モード入力端子１６ｅ及び子チップ制御信号出力端子１６ｆによって構成されている。」、
「【００３８】データ端子１６ａとデータ端子２６ａとは接続されており、親チップ１のデータ入出力回路１１及び子チップ２のデータ入出力回路２１は、データ端子１６ａ及びデータ端子２６ａを介してデータをやりとりする。」、
と記載されており、チップ間でのデータのやりとりのために、各チップが有する複数の端子間の接続のうちのいくつかを、データ転送専用とすることが記載されている。
　そして、このように、各装置が有する複数の端子間の接続のうちのいくつかをデータ転送専用とすることは、周知慣用の技術である。
　
　　エ．すると、引用発明の「ワイヤボンド配線８２」のうちのいくつかを、「データ入出力」専用の「配線」とすることは、当業者が当然になし得たものと認められる。
　
（３）小括
　したがって、上記相違点１〜４に係る構成とすることは、引用発明及び引用例２の記載に基づいて、当業者が容易に想到し得るものである。そして、本願発明の効果も、引用発明及び引用例２の記載から、当業者が予期し得たものである。
　
　
第３．結言
　以上のとおり、本願発明は、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。