【事件の表示】
　特願２００４−５６３１４０「反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたＦｉｎＦＥＴＳＲＡＭセル」拒絶査定不服審判事件〔平成１６年　７月１５日国際公開、ＷＯ２００４／０５９７０３、平成１８年　３月３０日国内公表、特表２００６−５１１０９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成１４年１２月１９日（平成１４年１２月１９日外国庁受理　米国）の国際出願であって、平成２０年６月９日に手続補正書が提出され、平成２１年１月１９日付けで拒絶査定がされ、それに対して、同年４月１６日に審判が請求されるとともに、同日に手続補正書が提出され、その後、平成２２年１２月６日付けで審尋がされ、平成２３年３月４日に回答書が提出されたものである。
　
　
第２　平成２１年４月１６日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
【補正の却下の決定の結論】
　
　本件補正を却下する。　
　
【理由】　
１　補正の内容　
　本件補正のうち、特許請求の範囲についてする補正は、次のとおりである（下線を付した部分は、補正箇所である。）。
　
ア　補正前の請求項１に、補正前の請求項２及び３の限定を加えること。
　
イ　請求項１について、同項中に、「半導体層（１０４）からなる第１のボディ領域」及び「前記半導体層（１０４）からなる第２のゲート領域（１２２）」とあるのを、それぞれ、「
前記シリコン・フィン（１００）の側部および頂部を覆って通過するように形成された
シリコン・フィン（１０２）の側部および頂部を覆って通過するように形成された前記
シリコン・フィン（１００）と前記シリコン・フィン（１０２）の間に延在する前記
ＦｉｎＦＥＴ
第２の
　
ウ　補正前の請求項２及び３を削除すること。
　
エ　補正前の請求項４を補正後の請求項２に、繰り上げるとともに、補正前の請求項５及び６の限定を加え、さらに、補正後の請求項１の記載に対応するように、補正前の請求項２及び３の限定を加え、加えて、補正前の請求項４に、「半導体層（１０６）からなる第３のゲート領域（１２９）」とあるのを、「
前記シリコン・フィン（１００）の側部および頂部を覆って通過するように形成された
　
オ　補正前の請求項５及び６を削除すること。
　
カ　補正前の請求項７を補正後の請求項３に、繰り上げるとともに、補正前の請求項７に、「半導体構造（８２）」とあるのを、「
シリコン・フィン
　
キ　補正前の請求項８を補正後の請求項４に、繰り上げるとともに、補正前の請求項６の限定を加えること。
　
ク　補正前の請求項９〜１９を削除すること。
　
２　補正の目的の適否
　上記補正ア、イ、エ、カ、キは、いずれも、補正前の請求項に規定されている技術的事項をより限定する補正を含むものであり、平成１８年法律５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正ウ、オ、クは、同法第１７条の２第４項第１号に掲げる請求項の削除に該当するから、同特許法第１７条の２第４項柱書きに規定する目的要件を満たす。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項１に係る発明（以下「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか否かについて、更に検討する。
　
３　独立特許要件（容易想到性）についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜４に係る発明のうち、請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりである。
　
「【請求項１】
　１）基板上のシリコン・フィン（１００）からなる第１のゲート領域（１０８）と、
　前記第１のゲート領域上に配置された第１のチャネル領域（１１２）と前記第１のチャネル領域の両側に形成されたソース（１１０）およびドレイン（１１４）とを有する、前記シリコン・フィン（１００）の側部および頂部を覆って通過するように形成された半導体層（１０４）からなる第１のボディ領域と、
を含む、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）と、
　２）第２のチャネル領域（１１８）と、前記第２のチャネル領域の両側に形成されたソース（１１６）およびドレイン（１２０）とを有する、シリコン・フィン（１０２）からなる第２のボディ領域と、
　前記第２のチャネル領域上に配置された、前記シリコン・フィン（１０２）の側部および頂部を覆って通過するように形成された前記半導体層（１０４）からなる第２のゲート領域（１２２）と、
を含む、前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）に結合されたＦｉｎＦＥＴトランジスタ（Ｎ３）と、
を含み、
　前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記シリコン・フィン（１００）と前記シリコン・フィン（１０２）の間に延在する前記半導体層（１０４）によって、前記ＦｉｎＦＥＴトランジスタ（Ｎ３）の前記第２のゲート領域（１２２）に接続される、集積回路。
」
　
（２）引用例の記載と引用発明
（２−１）引用例とその記載内容
　原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である特開平４−２５１９７５号公報（以下「引用例」という。）には、「半導体装置」（発明の名称）について、図４とともに、次の記載がある（下線は当審で付加したもの。以下同じ。）。
　
ア　産業上の利用分野等　
「【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特に新規な動作原理に基づき、
高集積化に適した構成を有する半導体装置に関する。
【０００２】本明細書において、「多結晶」とは、特に断らない限り、アモルファス（非晶質）を含む用語とする。
【０００３】
【従来の技術】従来、トランジスタとしては、主にバイポーラトランジスタと電界効果トランジスタ（ＦＥＴ）が用いられている。高集積化半導体装置においては、特に絶縁ゲート型ＦＥＴが広く利用されている。」
「【０００８】フリップフロップ（ＦＦ）は、基本的には４つのトランジスタを襷掛け配線することによって構成される。また、ＳＲＡＭのメモリ素子は、ＦＦの相互接続点にそれぞれトランスファゲートを接続した形状を有する。
【０００９】基本的に、ＦＦでは４つのトランジスタ、ＳＲＡＭでは６つのトランジスタが用いられる。これらの論理素子は、できるだけ狭い面積に形成することが高集積化の面から要求される。
【００１０】
図２（Ｃ）は、高集積化を計ったＳＲＡＭセル構造の例を示す。
これらの接続ノードＮ１とＮ２とは、トランスファゲートＴ１５とＴ１６を介して外部に導出されている。また、ノードＮ１は、トランジスタＴ１３とＴ１４のゲートに接続され、ノードＮ２はトランジスタＴ１１とＴ１２のゲートに接続されている。
【００１１】
本構造においては、集積度を向上させるため、トランジスタＴ１１とＴ１３とは多結晶シリコンを用いた薄膜トランジスタで形成されている。すなわち、半導体基板内にはトランジスタＴ１２、Ｔ１４およびＴ１５、Ｔ１６が形成され、負荷トランジスタＴ１１とＴ１３とは半導体基板上に形成された多結晶シリコン薄膜内に形成される。
【００１２】
このようにして、立体構造を採用することにより、集積度の向上を計っている。
【００１３】
【発明が解決しようとする課題】従来の技術によれば、１つのＦＥＴには３つの電極領域、すなわちソース、ドレイン、ゲートが必要であった。ｎ個のトランジスタを形成するためには、３ｎ個の電極領域が必要であった。
【００１４】本発明の目的は、簡略化した構造を有する半導体装置を提供することである。本発明の他の目的は、ペアトランジスタ構造において、１つの領域を２つの機能を果たすように利用することにより、構造を簡略化した半導体装置を提供することである。」
　
イ　実施例等
「【００３１】なお、フリップフロップ回路の接続ノードにトランスファゲートを接続すると、ＳＲＡＭセルを形成することができる。
図４は、本発明の実施例によるＳＲＡＭの第１の構成を示す。
【００３２】半導体基板表面、または
基板上の半導体層で形成された第１層に、図４（Ａ）に示すようなｎ型領域、および高抵抗率領域を形成する。すなわち、ハッチングの付された領域１１ａ、１３、１７はｎ型領域であり、それらの間に高抵抗率のチャネル領域１２、１６が配置されている。
【００３３】
第１層の上に、絶縁層を介して半導体の第２層を形成する。第２層のパターンを図４（Ｂ）に示す。ｐ型領域２３は、高抵抗率のチャネル領域２２、２７を介してｐ型領域２１、２６に連続する。
【００３４】図４（Ｂ）の構成においては、２つの電流通路が形成されている。
図４（Ａ）に示す第１層と、図４（Ｂ）に示す第２層を図４（Ｃ）に示すように絶縁層を挾んで積層配置する。第１層のチャネル領域１２、１４の上には、第２層のｐ型領域２１、２６が配置され、ゲートの機能を果たす。また、第２層のチャネル領域２２、２７の下には、ｎ型領域１３、１５が配置され、ゲートの機能を果たす。
【００３５】同様に、第１層のチャネル領域１６、１８の上には、第２層のｐ型領域２８が配置され、ゲートの機能を果たす。
このように、絶縁層を挾んだ２層構成により、６つのトランジスタを含むＳＲＡＭセルの構成が形成される。
【００３６】
図４（Ｃ）の構成で実現される回路は、図３（Ｂ）に示した等価回路のノードＮ１、Ｎ２にトランスファゲートを接続したものである。
　
（２−２）図面について　
ア　引用例の段落【０００３】の「特に絶縁ゲート型ＦＥＴが広く利用されている。」という技術前提と、段落【００３６】の「図４（Ｃ）の構成で実現される回路は、図３（Ｂ）に示した等価回路のノードＮ１、Ｎ２にトランスファゲートを接続したものである。」との記載から、引用例の半導体装置は、図４（Ｂ）の第２層において、「チャネル領域２２」の両側、すなわち、ｐ型領域２１及びｐ型領域２３に、ソースおよびドレインとを有し、ゲートの機能を果たす第１層の「ｎ型領域１３」（「チャネル領域２２」と絶縁層を介して重なる部分。）とから、ＦＥＴトランジスタ（以下「第１のＦＥＴトランジスタ」という。）を構成することは、当業者にとって明らかである。　
　
イ　そして、図４（Ａ）の第１層において、「チャネル領域１２」の両側、すなわち、ｎ型領域１１ａ及びｎ型領域１３に、ソースおよびドレインとを有し、ゲートの機能を果たす第２層の「ｐ型領域２１」（「チャネル領域１２」と絶縁層を介して重なる部分。）により、ＦＥＴトランジスタ（以下「第２のＦＥＴトランジスタ」。）を構成することも、当業者にとって明らかである。　
　
ウ　ここで、図４（Ｂ）の「ｐ型領域２３」は、図４（Ｃ）の積層配置後において、「Ｖｃｃ」側であることが見てとれるから、技術常識を参酌すれば、第１のＦＥＴトランジスタのソースに該当することが分かる。そうすると、「チャネル領域２２」の反対側の「ｐ型領域２１」が、第１のＦＥＴトランジスタのドレインに該当することが分かる。　
　
エ　そうすると、図４（Ｃ）を参酌すれば、第２層の「ｐ型領域２１」は、上記第２のＦＥＴトランジスタのゲートの機能を果たす部分と、上記第１のＦＥＴトランジスタのドレインとしての機能も果たす部分とが、第２層のうち第１層上にない領域を介して一体形成されていることが見てとれるから、実質的に、第１のＦＥＴトランジスタのドレインが、前記第２層のうち第１層上にない領域によって、第２のＦＥＴトランジスタのゲートに接続されていることが記載されていると言える。　
　
（２−３）引用発明
　上記（２−１）及び（２−２）によれば、引用例には、次の発明が記載されているといえる（以下「引用発明」という。）。
　
「基板上の半導体層で形成された第１層のｎ型領域１３からなるゲートと、前記ゲート上にある半導体の第２層のチャネル領域２２と前記チャネル領域２２の両側に形成されたソースおよびドレインと、を含む、第１のＦＥＴトランジスタと、
　第１層のチャネル領域１２と、前記チャネル領域１２の両側に形成されたソースおよびドレインと、前記チャネル領域１２上に形成された第２層のｐ型領域２１からなるゲートと、を含む、前記第１のＦＥＴトランジスタに結合された第２のＦＥＴトランジスタと、を含み、
　前記第１のＦＥＴトランジスタの前記ドレインが、前記第２層のうち第１層上にない領域によって、前記第２のＦＥＴトランジスタの前記ゲートに接続される、ＳＲＡＭ。」
　　
（３）対比
（３−１）本願補正発明と引用発明とを対比すると、
ア　引用発明の「ｎ型領域１３からなるゲート」、「チャネル領域２２」、「チャネル領域１２」、「ｐ型領域２１からなるゲート」、「ＳＲＡＭ」は、それぞれ、本願補正発明の「第１のゲート領域（１０８）」、「第１のチャネル領域（１１２）」、「第２のチャネル領域（１１８）」、「第２のゲート領域（１２２）」、「集積回路」に相当する。　
　
イ　引用発明の「半導体の第２層」は、本願補正発明の「半導体層」に相当する。　
　
ウ　引用発明の「チャネル領域２２と前記チャネル領域２２の両側に形成されたソースおよびドレイン」は、ボディ領域（以下「第１のボディ領域」という。）ともいえる。
　同様に、引用発明の「第１層のチャネル領域１２と、前記チャネル領域１２の両側に形成されたソースおよびドレイン」も、ボディ領域（以下「第２のボディ領域」という。）といえる。
　
エ　本願補正発明の「反転型ＦｉｎＦＥＴトランジスタ」及び「ＦｉｎＦＥＴトランジスタ」と引用発明の「第１のＦＥＴトランジスタ」及び「第２のＦＥＴトランジスタ」とは、共に、「ＦＥＴトランジスタ」という点で共通する。　
　
（３−２）したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
〈一致点〉
「基板上の半導体からなる第１のゲート領域と、
　前記第１のゲート領域上に配置された第１のチャネル領域と前記第１のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体層からなる第１のボディ領域と、
を含む、一方のＦＥＴトランジスタと、
　第２のチャネル領域と、前記第２のチャネル領域の両側に形成されたソースおよびドレインとを有する第２のボディ領域と、
　前記第２のチャネル領域上に配置された前記半導体層からなる第２のゲート領域と、
を含む、前記一方のＦＥＴトランジスタに結合された他方のＦＥＴトランジスタと、
を含み、
　前記一方のＦＥＴトランジスタの前記ドレインが、前記半導体層によって、前記他方のＦＥＴトランジスタの前記第２のゲート領域に接続される、集積回路。」
　
〈相違点〉
相違点１　
　一方のＦＥＴトランジスタについて、本願補正発明では、「基板上のシリコン・フィン（１００）からなる第１のゲート領域（１０８）と、前記第１のゲート領域上に配置された第１のチャネル領域（１１２）と前記第１のチャネル領域の両側に形成されたソース（１１０）およびドレイン（１１４）とを有する、前記シリコン・フィン（１００）の側部および頂部を覆って通過するように形成された半導体層（１０４）からなる第１のボディ領域と、を含む、反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）」であるのに対し、引用発明では、「基板上の半導体層で形成された第１層のｎ型領域１３からなるゲートと、前記ゲート上にある半導体の第２層のチャネル領域２２と前記チャネル領域２２の両側に形成されたソースおよびドレインと、を含む、第１のＦＥＴトランジスタ」である点。
　
相違点２　
　他方のＦＥＴトランジスタについて、本願補正発明では、「第２のチャネル領域（１１８）と、前記第２のチャネル領域の両側に形成されたソース（１１６）およびドレイン（１２０）とを有する、シリコン・フィン（１０２）からなる第２のボディ領域と、前記第２のチャネル領域上に配置された、前記シリコン・フィン（１０２）の側部および頂部を覆って通過するように形成された前記半導体層（１０４）からなる第２のゲート領域（１２２）と、を含む、前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）に結合されたＦｉｎＦＥＴトランジスタ（Ｎ３）」であるのに対し、引用発明では、「第１層のチャネル領域１２と、前記チャネル領域１２の両側に形成されたソースおよびドレインと、前記チャネル領域１２上に形成された第２層のｐ型領域２１からなるゲートと、を含む、前記第１のＦＥＴトランジスタに結合された第２のＦＥＴトランジスタ」である点。
　
相違点３　
　一方のＦＥＴトランジスタのドレインと、他方のＦＥＴトランジスタのゲート領域との接続について、本願補正発明では、「前記反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記シリコン・フィン（１００）と前記シリコン・フィン（１０２）の間に延在する前記半導体層（１０４）によって、前記ＦｉｎＦＥＴトランジスタ（Ｎ３）の前記第２のゲート領域（１２２）に接続される」のに対し、引用発明では、「前記第１のトランジスタの前記ドレインが、前記第２層のうち第１層上にない領域によって、前記第２のトランジスタの前記ゲートに接続される」点。
　
（４）相違点についての検討
相違点１〜３について
ア　相違点１は、要するに、ＦＥＴトランジスタとして、本願補正発明では、「シリコン・フィン（１００）」からなるゲート領域と、「前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層（１０４）」からなるボディ領域とを含む、「反転型ＦｉｎＦＥＴトランジスタ」に相当する構造を採用することである。
　
イ　そして、ゲート領域をボディ領域より下方に有するＦＥＴトランジスタにおいて、シリコン・フィンからなるゲート領域と、前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層からなるボディ領域とを含む、「反転型ＦｉｎＦＥＴトランジスタ」に相当する構造を採用することは、例えば以下の周知例１及び２に記載されているとおり、本願の出願前における常套手段である。
　　
（周知例１：特開平４−３５７８７８号公報、原査定の理由で引用。）
　上記周知例１には、従来の技術として図１５とともに、以下の記載がある。
「【０００２】
【従来の技術】
従来から、一般に、高集積化が進む半導体装置の場合、特に、例えば、ＳＲＡＭにおいては、小面積で低待機電流を実現するために、ｎＭＯＳトランジスタ上にあって、ｐＭＯＳによるチャネル領域に薄膜多結晶シリコンを用いたトランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ．以下，ＴＦＴとも呼ぶ）　を積み重ねて構成する，いわゆる完全ＣＭＯＳ型のメモリセルが要求されている。
【０００３】
次に、この要求に合わせた従来のＴＦＴの製造方法について説明する。
【０００４】
図１５は、従来におけるこの種のＴＦＴのうち，ゲート上にチャネル領域を形成した下ゲート型式による装置構成の概要を模式的に示す断面図
【０００５】最初に、従来のＴＦＴの構成について述べる。
【０００６】すなわち、
図１５に示す装置構成において、符号１は絶縁層、２は当該絶縁層１上に選択的に形成された第１層多結晶シリコン膜からなるゲート電極、３は当該ゲート電極２を含む第１層多結晶シリコン膜上に形成されたゲート酸化膜であり、また、４は前記ゲート酸化膜３上に選択的に形成された第２層多結晶シリコン膜４ａからなるソース・ドレイン領域、７は前記ゲート電極２上にゲート酸化膜３を介して選択的に形成されたチャネル領域である。
　　
（周知例２：特開平４−１５１８７６号公報）
　上記周知例２には、第１図とともに、以下の記載がある。
「〔実施例〕　
　以下、本発明の一実施例を、第１図を参照しながら説明する。　
　第１図は、本実施例のうちで、メモリセルを構成しているフリップフロップの負荷用の薄膜トランジスタの製造工程を示している。　
　負荷用の薄膜トランジスタ以外の駆動用のバルクトランジスタや転送用のバルクトランジスタ等は、従来公知のものと同様の構成であってよい。・・・この結果、第１Ｂ図に示す様に、多結晶Ｓｉ膜１３に
多結晶Ｓｉ膜２３の突起部が形成される。
　次に、第１Ｃ図に示す様に、第２図の場合等と同様に、
ゲート酸化膜であるＳｉＯ
２
膜１４を形成し、このＳｉＯ
２
膜１４で多結晶Ｓｉ膜１３、２３及びＳｉ
３
Ｎ
４
膜２１を覆う。
　
そして、ＳｉＯ
２
膜１４上に多結晶Ｓｉ膜１５をＣＶＤで全面に堆積させ、この多結晶Ｓｉ膜１５をソース・ドレイン領域及びチャネル領域のパターンに加工する。
　
そして更に、
ソース・ドレイン領域１７を形成すると共に、ソース・ドレイン領域１７同士の間の部分をチャネル領域にする。
　従って、チャネル領域１６ば多結晶Ｓｉ膜１３のみならず
多結晶Ｓｉ膜２３をも覆っており、多結晶Ｓｉ膜２３の側壁部もチャネル領域１６になっている。」
　
ウ　次に、相違点２は、要するに、ＦＥＴトランジスタとして、本願補正発明では、「シリコン・フィン（１０２）」からなるボディ領域と、「前記シリコン・フィン（１０２）の側部および頂部を覆って通過するように形成された前記半導体層（１０４）」からなるゲート領域と、を含む、「ＦｉｎＦＥＴトランジスタ」に相当する構造を採用することである。
　
エ　そして、ゲート領域をボディ領域より上方に有するＦＥＴトランジスタにおいて、シリコン・フィンからなるボディ領域と、前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層からなるゲート領域とを含む、「反転型ＦｉｎＦＥＴトランジスタ」に相当する構造を採用することも、例えば以下の周知例３及び４に記載されているとおり、本願の出願前における常套手段である。
　
（周知例３：特開平６−２６０６４７号公報、原査定の理由で引用。）
　上記周知例３には、図１〜４とともに、以下の記載がある。　
「【００１４】（実施例１）実施例１のＸＭＯＳトランジスタの作製方法は、
基板の上に絶縁層を形成し、この絶縁層上にＸＭＯＳトランジスタを形成する。」
「【００１６】［工程−１２０］次に、例えばポリシリコンから成る第１の半導体層を通常のＣＶＤ法にて全面に堆積させ、フォトリソグラフィ技術及びエッチング技術によって、
ＸＭＯＳトランジスタのチャネル領域及びソース・ドレイン領域を形成するための第１の半導体層１４を残し、他の部分を除去する。この状態を、模式的な一部平面図である図１の（Ｃ）、及び図１の（Ｃ）の線ＩＤ−ＩＤに沿った模式的な一部断面図である図１の（Ｄ）に示す。この第１の半導体層１４の形状は、細長い角柱状とすることが望ましい
【００１７】［工程−１３０］次いで、酸化工程によって、第１の半導体層１４の表面にＳｉＯ2から成る
ゲート酸化膜１６を形成する。
【００１８】［工程−１４０］次に、・・・
ＸＭＯＳトランジスタのゲート電極部となる第２の半導体層１８を残し、他の部分を除去する。
【００１９】
第２の半導体層１８は、ゲート酸化膜１６が表面に形成された第１の半導体層の一部分（例えば、概ね中央部分）を跨ぐような帯状の形状である。
「【００２１】［工程−１５０］その後、・・・
ソース・ドレイン領域２２を形成する。ソース・ドレイン領域２２の間には、チャネル領域２４が形成される。」
「【００２４】こうして、
図４に示すように、基板上に形成された絶縁層上にＸＭＯＳトランジスタが作製される。
　　
（周知例４：特開２００２−１１８２５５号公報、原査定の理由で引用。）
　上記周知例４には、図１とともに、以下の記載がある。
「【０００１】
【発明の属する技術分野】この発明は、この発明は、ＭＯＳ型トランジスタ構造に関し、特に
基板にほぼ垂直な凸状の半導体層において両側の側面にゲート絶縁膜を介して形成したゲート電極を持ち、ソース／ドレイン領域の深さによりチャネル幅が決定されるＭＯＳ型トランジスタ構造
「【００３５】
（第１実施形態）図１はこの発明の第１実施形態に係るＭＯＳＦＥＴを示す斜視図、
「【００３７】
Ｓｉ基板１０上には、凸状薄膜Ｓｉ（シリコン）層１３が形成されている
【００３８】フェンス１３内のパンチスルー・ストッパー層１２上には、
チャネル不純物層（チャネル領域）１５が形成されている。
【００３９】
フェンス１３の長辺方向（長さ方向）には、ゲート電極１６を挟んでソース／ドレイン領域１７が形成されている。ゲート電極１６は、フェンス１３の両側面にゲート絶縁膜１８を介して、フェンス１３の段差を乗り越えるように形成
【００４０】さらに
ゲート電極１６は、
フェンス１３の両側面と上面とに形成
「【００６５】次に、図８Ａ、図８Ｂに示すように、図７Ａ、図７Ｂに示す構造上に、例えばＮ型不純物がドープされた多結晶Ｓｉを、例えば１００ｎｍ程度に堆積し、ドープト多結晶Ｓｉ膜を形成する。
ドープト多結晶Ｓｉ膜は、後にゲート電極１６となる。
　
オ　上記ア〜エによれば、引用発明において、ゲート領域をボディ領域より下方に有する「ＦＥＴトランジスタ」及びゲート領域をボディ領域より上方に有する「ＦＥＴトランジスタ」として、それぞれ、上記常套手段である、「反転型ＦｉｎＦＥＴトランジスタ」に相当する構造及び「ＦｉｎＦＥＴトランジスタ」に相当する構造を適用し、相違点１及び２の構成とすることは、当業者が適宜なし得たものと言える。
　　
カ　そして、その際に、「反転型ＦｉｎＦＥＴトランジスタ」（第１のＦＥＴトランジスタに相当。）のドレインを、「ＦｉｎＦＥＴトランジスタ」（第２のＦＥＴトランジスタに相当。）のゲート領域に、両トランジスタにおけるゲート領域又はボディ領域をそれぞれ構成する各シリコン・フィンの間に延在する、半導体層によって接続し、相違点３の構成を得ることは、引用発明の「前記第１のトランジスタの前記ドレインが、前記第２層のうち第１層上にない領域によって、前記第２のトランジスタの前記ゲートに接続される」構成からみて、当然に得られる構成であるといえる。　
　
キ　したがって、相違点１〜３は、当業者が容易に想到し得たものである。
　
（５）小括
　以上検討したとおり、相違点１〜３における本願補正発明の構成は、本願出願前の常套手段を勘案することにより、当業者が容易に想到し得たものである。　
　したがって、本願補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　
（６）独立特許要件についてのまとめと補正却下の結び  　
　以上のとおり、本願補正発明は、特許出願の際独立して特許を受けることができるものでないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　
第３　本願発明
　
１　以上のとおり、本件補正は却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２０年６月９日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載の次のとおりのものである。
　
「【請求項１】
　１）第１のトランジスタであって、基板上の半導体構造（１００）からなる第１のゲート領域（１０８）と、
　前記第１のゲート領域上に配置された第１のチャネル領域（１１２）と前記第１のチャネル領域の両側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域と、
を含む、第１のトランジスタ（Ｐ２）と、
　２）第２のトランジスタであって、第２のチャネル領域（１１８）と、前記第２のチャネル領域の両側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）からなる第２のボディ領域と、
　前記第２のチャネル領域上に配置された、前記半導体層（１０４）からなる第２のゲート領域（１２２）と、
を含む、前記第１のトランジスタに結合された第２のトランジスタ（Ｎ３）と、
を含み、
　前記第１のトランジスタ（Ｐ２）の前記ドレイン（１１４）が、前記半導体層（１０４）によって、前記第２のトランジスタ（Ｎ３）の前記ゲート領域（１２２）に接続される、集積回路。」
　
２　引用例の記載と引用発明
　引用例の記載については、前記第２の３（２）で認定したとおりであり、引用例には、次の発明が記載されているといえる（以下「引用発明」という。再掲。）。　
　
「基板上の半導体層で形成された第１層のｎ型領域１３からなるゲートと、前記ゲート上にある半導体の第２層のチャネル領域２２と前記チャネル領域２２の両側に形成されたソースおよびドレインと、を含む、第１のＦＥＴトランジスタと、
　第１層のチャネル領域１２と、前記チャネル領域１２の両側に形成されたソースおよびドレインと、前記チャネル領域１２上に形成された第２層のｐ型領域２１からなるゲートと、を含む、前記第１のＦＥＴトランジスタに結合された第２のＦＥＴトランジスタと、を含み、
　前記第１のＦＥＴトランジスタの前記ドレインが、前記第２層のうち第１層上にない領域によって、前記第２のＦＥＴトランジスタの前記ゲートに接続される、ＳＲＡＭ。」
　　
３　対比・判断
（１）本願発明と引用発明とを対比すると、
ア　引用発明の「ｎ型領域１３からなるゲート」、「チャネル領域２２」、「チャネル領域１２」、「ｐ型領域２１からなるゲート」、「ＳＲＡＭ」は、それぞれ、本願発明の「第１のゲート領域（１０８）」、「第１のチャネル領域（１１２）」、「第２のチャネル領域（１１８）」、「第２のゲート領域（１２２）」、「集積回路」に相当する。　
　
イ　引用発明の「半導体の第２層」は、本願発明の「半導体層」に相当する。　
　
ウ　引用発明の「チャネル領域２２と前記チャネル領域２２の両側に形成されたソースおよびドレイン」は、ボディ領域（以下「第１のボディ領域」という。）ともいえる。
　同様に、引用発明の「第１層のチャネル領域１２と、前記チャネル領域１２の両側に形成されたソースおよびドレイン」も、ボディ領域（以下「第２のボディ領域」という。）といえる。　
　
エ　よって、引用発明の「第１のＦＥＴトランジスタ」、「第２のＦＥＴトランジスタ」は、それぞれ、本願発明の「第１のトランジスタ（Ｐ２）」、「第２のトランジスタ（Ｎ３）」に相当する。　　
　
（２）したがって、本願発明と引用発明との一致点は、次のとおりとなり、実質的な相違点はない。
　
〈一致点〉
「第１のトランジスタであって、基板上の半導体構造からなる第１のゲート領域と、
　前記第１のゲート領域上に配置された第１のチャネル領域と前記第１のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体層からなる第１のボディ領域と、
を含む、第１のトランジスタと、
　第２のトランジスタであって、第２のチャネル領域と、前記第２のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体構造からなる第２のボディ領域と、
　前記第２のチャネル領域上に配置された前記半導体層からなる第２のゲート領域と、
を含む、前記第１のトランジスタに結合された第２のトランジスタと、を含み、
　前記第１のトランジスタの前記ドレインが、前記半導体層によって、前記第２のトランジスタの前記第２のゲート領域に接続される、集積回路。」
　
　
第４　結言
　
　以上のとおり、本願発明は、引用発明と同一であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。　
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　
　よって、結論のとおり審決する。