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　特願２００８−　１３７２１「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２１年　８月　６日出願公開、特開２００９−１７６９３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２０年１月２４日の出願であって、平成２２年７月１３日付けの拒絶理由通知に対して、同年９月２１日に意見書及び手続補正書が提出されたが、平成２３年１月１９日付けで拒絶査定がなされた。
　これに対し、同年４月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年１月１９日付けで審尋がなされ、同年３月２６日に回答書が提出された。
　
第２　平成２３年４月２５日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２３年４月２５日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜１６を、補正後の特許請求の範囲の請求項１〜１６と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　基板と、
　前記基板の第１表面に配置され、それぞれ少なくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
　前記基板の第１表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
　前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
　前記ソース端子電極に接続されたヴィアホールと、
　前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層と
　を備えることを特徴とする半導体装置。」
　
（補正後）
「【請求項１】
　基板と、
　前記基板の第１表面に配置され、それぞれ少なくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
　前記基板の第１表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
　前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
　前記ソース端子電極に接続されたヴィアホールと、
　前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を気密封止する封止部と
　を備え、
　前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成されること
　を特徴とする半導体装置。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１の「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層」を、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を気密封止する封止部」とするとともに、「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成される」との記載を付加する。
　
［補正事項２］
　補正前の請求項１１の「前記ソース電極、前記ゲート電極および前記ドレイン電極上に犠牲層を形成する工程」、「前記犠牲層上に封止層を堆積する工程」を、それぞれ「前記ソース電極、前記ゲート電極および前記ドレイン電極を被覆するように犠牲層を形成する工程」、「前記犠牲層を被覆するように封止層を堆積する工程」とする。
　
［補正事項３］
　補正前の請求項１１の「前記開口部を介して前記犠牲層を除去する工程」、「前記開口部を封止するキャップ封止層」及び「前記封止層により、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、それぞれ「前記開口部を介して前記犠牲層を除去して、前記封止層に覆われた前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を形成する工程」、「前記開口部を封止して、前記空洞部を気密封止するキャップ封止層」及び「前記封止層および前記キャップ封止層により、前記半導体素子を気密封止する」とする。
　
［補正事項４］　
　補正前の明細書の段落【００２１】及び【００２２】を補正する
　
（２）新規事項の追加の有無、発明の特別な技術的特徴の変更の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項４について検討する。
ア　補正事項１について
ａ　補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００２８】、【００３２】、【００６７】並びに図１及び図１３に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
ｂ　補正前の請求項１に係る発明と、本件補正後の請求項１に係る発明とが、同一の又は対応する特別な技術的特徴を有するものであり、特許法第３７条の発明の単一性の要件を満たす一群の発明に該当することは明らかである。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たしている。
　
ｃ　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「封止層」について、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され」及び「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、それぞれ「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され」及び「前記半導体素子を気密封止する」ものであるとするとともに、更に、「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成される」という構成を追加して「前記封止部」を限定する補正である。
　すなわち、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極」を「半導体素子」が「含む」ものであると限定するとともに、「前記封止部」を限定する補正である。
　したがって、補正事項１は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　
イ　補正事項２及び補正事項３について
ａ  補正事項２により補正された事項は、当初明細書等の段落【００６３】、【００６４】及び図１３に記載されており、補正事項３により補正された事項は、当初明細書等の段落【００２８】、【００６６】及び【００６７】並びに図１３に記載されているから、補正事項２及び補正事項３は、いずれも当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２及び補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
ｂ　補正前の請求項１１に係る発明と、本件補正後の請求項１１に係る発明とが、同一の又は対応する特別な技術的特徴を有するものであり、特許法第３７条の発明の単一性の要件を満たす一群の発明に該当することは明らかである。
　したがって、補正事項２及び補正事項３は、特許法第１７条の２第４項に規定する要件を満たしている。
　
ｃ　補正事項２は、補正前の請求項１１に係る発明の発明特定事項である「犠牲層」の形成について、「前記ソース電極、前記ゲート電極および前記ドレイン電極上に」を、「前記ソース電極、前記ゲート電極および前記ドレイン電極を被覆するように」と限定するとともに、「封止層」の堆積について、「前記犠牲層上に」を、「前記犠牲層を被覆するように」と限定する補正である。
　補正事項３は、補正前の請求項１１に係る発明の発明特定事項である「前記犠牲層を除去する工程」について、「前記封止層に覆われた前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を形成する」という構成を追加して限定し、「キャップ封止層」について、「前記空洞部を気密封止する」という構成を追加して限定し、更に、「気密封止」について、「前記封止層により、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、「前記封止層および前記キャップ封止層により、前記半導体素子を気密封止する」と限定する補正である。
　したがって、補正事項２及び補正事項３は、いずれも特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　
ウ　補正事項４について
　補正事項４により補正された事項は、当初明細書等の段落【００２８】、【００３２】、【００６３】、【００６４】、【００６６】、【００６７】並びに図１及び図１３に記載されており、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
エ　新規事項の追加の有無、発明の特別な技術的特徴の変更の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項、第４項及び第５項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明 
（ア）引用例１：特開２００４−６８１６号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００４−６８１６号公報（以下「引用例１」という。）には、「半導体スイッチ回路装置およびその製造方法」（発明の名称）に関して、図１〜１３とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
　
ａ　「【０００１】
【発明の属する技術分野】
本発明は、
高周波スイッチング用途に用いられる半導体スイッチ回路装置
　
ｂ　「【０００３】
図１０（Ａ）は、ＧａＡｓ　ＭＥＳＦＥＴの断面図を示している。ノンドープの
ＧａＡｓ基板１の表面部分に
チャネル領域２を形成
チャネル領域２表面に
ゲート電極３を配置
ゲート電極３の両脇にはＧａＡｓ表面に
ソース・ドレイン電極４、５を配置
　…
【０００６】
図１１は、図１０に示す化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
　…
【０００８】
図１２（Ａ）に図１１に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる
櫛歯状の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３
櫛歯状の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５
ゲート電極１７が
櫛歯形状に配置
【０００９】
図１２（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。」
　
ｃ　「【００１３】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、
半導体基板表面にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子および前記ＦＥＴにＤＣ電位を印加する端子とそれぞれ対応する電極パッドとからなる半導体スイッチ回路装置であって、前記ＦＥＴの周囲に設けたポストと、前記ポストに支えられ、少なくとも前記ＦＥＴ上を覆う金属層と、前記ＦＥＴが集積化されたチップを被覆する樹脂層とを具備する
　
ｄ　「【００１５】
【発明の実施の形態】
以下に本発明の半導体スイッチ回路装置の実施の形態について、図１から図９を参照して説明する。
【００１６】
図１に、本発明の第１の実施の形態である化合物半導体チップの１例を示している。これは、図１１で示すレイアウトのチップ上にシールドメタルを配置する構造となっている。また、回路図は図１０（Ｂ）と同様であり、ＦＥＴの拡大図および断面図はそれぞれ図１２（Ａ）、（Ｂ）と同様であるので説明は省略する。
【００１７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴの
ゲート電極に抵抗Ｒ１、Ｒ２が接続
共通入力端子、出力端子、制御端子に対応するそれぞれの電極パッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄ
【００１８】
ＦＥＴの周囲には、パッシベーション膜として全面に設けられた窒化膜を除去してＧａＡｓを露出させ、複数のポスト７１と、ポスト７１に支えられたシールドメタル７０を設ける。シールドメタル７０は、ＦＥＴ上全面を実質的に覆って設けられ、ＦＥＴ上に複数の孔を設ける。この孔は具体的には幅２μｍ〜５μｍ程度、長さが１５μｍ程度のスリット９０であり、シールドメタル７０上に均等に配置される。
【００１９】
後述するが、このスリット９０は、シールドメタル７０による中空構造を実現するためのレジスト除去工程において、レジスト除去液の通路となる。つまり、シールドメタル下のレジスト残しを無くすため、レジスト除去液が通過できる大きさで、且つ樹脂モールドが入り込まない大きさであれば、上記の大きさに限らず、スリット数も図に示すものに限らない。更に孔の形状もスリットでなくても良い。各電極パッド部は窒化膜を除去してボンディングワイヤが圧着される。
【００２０】
図２には、図１のチップを樹脂モールドした断面図を示す。図２（Ａ）はパッケージ断面図であり、図２（Ｂ）はＦＥＴ部を拡大した断面図である。
【００２１】
図２（Ａ）の如く、ＦＥＴ７２を有するスイッチ素子が形成された化合物半導体チップ６３がリード６２のアイランド上に導電ペースト６５等によって固着実装され、化合物半導体チップ６３の各電極パッドとリード６２とがボンディングワイヤ６４で接続される。半導体チップ６３の周辺部分はモールド金型の形状に合致した樹脂層８０で被覆され、樹脂層８０の外部にリード６２の先端部分が導出される。
【００２２】
シールドメタル７０は、ＦＥＴ７２の周囲に
設けられたポスト７１により支えられ
ポスト７１とシールドメタル７０は一体で形成され
【００２３】
チップ６３およびリード６２は既知の方法で
樹脂モールド
ＦＥＴ７２とシールドメタル７０の間は、中空部６０となる
【００２４】
図２（Ｂ）は、上記のチップを概略的に示した断面図である。尚、ＦＥＴの詳細な構造は図１２（Ｂ）と同様である。入力側となるソース電極１３（またはドレイン電極１５）と出力側となるドレイン電極１５（またはソース電極１３）の間にゲート電極１７が配置されており、実際にはこれらが複数組集積化されて１つのＦＥＴ７２を形成している。本発明の構造においては、これらＦＥＴ７２上にポスト７１で支えられたシールドメタル７０が配置され、シールドメタル７０の外側が樹脂層８０により被覆されるので、ＦＥＴ７２表面が中空部６０となる。
【００２５】
本実施形態では、ＦＥＴ７２表面とシールドメタル７０の距離は樹脂層が入り込まない程度離間して設ける。具体的にはこの離間距離は、１〜２μｍ程度であり、この厚みであると周囲をトランスファーモールドなどにより樹脂層８０で被覆しても、ＦＥＴ７２上に樹脂が入り込まない。また、スリット９０も２μｍ〜５μｍであるのでここから樹脂が入り込むことはなく、ＦＥＴ７２とシールドメタル７０の間に中空部６０ができる。つまり、図の如く、ソース電極１３、ドレイン電極１５およびゲート電極１７と樹脂層８０はシールドメタル７０により実質的に遮蔽されており、更に、ＦＥＴ上は中空となるので、ＯＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−ＯＵＴ間を比誘電率の低い空気で遮断することになる。従って、ＯＦＦ側ＦＥＴに入力される高周波信号のうち、
モールド樹脂層８０
　
（イ）引用発明
　以上、図１、図２及び図１０〜１２を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「ＧａＡｓ基板表面にソース電極１３、ゲート電極１７およびドレイン電極１５を設けた少なくとも１つのＦＥＴ７２と、前記ＦＥＴのドレイン電極に接続する少なくとも１つの入力端子、前記ＦＥＴのソース電極に接続する少なくとも１つの出力端子および前記ＦＥＴにＤＣ電位を印加する端子とそれぞれ対応する電極パッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄとからなる、高周波スイッチング用途に用いられる半導体スイッチ回路装置であって、前記ＦＥＴ７２の周囲に設けたポスト７１と、前記ポスト７１に支えられ、少なくとも前記ＦＥＴ７２上を覆うシールドメタル７０と、前記ＦＥＴ７２が集積化された半導体チップ６３を被覆するモールド樹脂層８０とを具備し、
　ゲート電極１７は櫛歯状に配置され、抵抗Ｒ１、Ｒ２が接続され、ソース電極１３は櫛歯状に配置され、出力端子ＯＵＴ１、ＯＵＴ２に接続され、ドレイン電極１５は櫛歯状に配置され、共通入力端子ＩＮに接続され、
　前記ＦＥＴは、前記ＧａＡｓ基板の表面部分にチャネル領域を形成し、チャネル領域の表面にゲート電極とソース・ドレイン電極を配置したものであり、
　ポスト７１とシールドメタル７０は一体で形成され、
　ＦＥＴ７２とシールドメタル７０との間は、中空部６０となる、
　半導体スイッチ回路装置。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
（ア）引用発明の「ＧａＡｓ基板」、「ＦＥＴ７２」、「チャネル領域」、「中空部６０」、「半導体スイッチ回路装置」は、それぞれ補正発明の「基板」、「半導体素子」、「活性領域」、「空洞部」、「半導体装置」に相当する。
　
（イ）引用発明は、「ＧａＡｓ基板表面にソース電極１３、ゲート電極１７およびドレイン電極１５を設けた少なくとも１つのＦＥＴ７２と、前記ＦＥＴのドレイン電極に接続する少なくとも１つの入力端子、前記ＦＥＴのソース電極に接続する少なくとも１つの出力端子および前記ＦＥＴにＤＣ電位を印加する端子とそれぞれ対応する電極パッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄとからなる半導体スイッチ回路装置」であって、「ゲート電極１７は櫛歯状に配置され、抵抗Ｒ１、Ｒ２が接続され、ソース電極１３は櫛歯状に配置され、出力端子ＯＵＴ１、ＯＵＴ２に接続され、ドレイン電極１５は櫛歯状に配置され、共通入力端子ＩＮに接続され」るものである。
　ここで、引用発明の「櫛歯状に配置され」、「出力端子ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ」及び「共通入力端子ＩＮＰａｄ」は、それぞれ補正発明の「少なくとも１以上のフィンガーを有する」、「ソース端子電極」及び「ドレイン端子電極」に相当するとともに、引用例１の図１も参照すると、引用発明は、複数のフィンガーを束ねて形成したゲート端子を備えているといえる。
　したがって、補正発明と引用発明とは、「基板と、前記基板の第１表面に配置され、それぞれ少なくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、　前記基板の第１表面に配置され、複数のフィンガーを束ねて形成したゲート端子と、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したソース端子電極およびドレイン端子電極」を備える点で一致する。
　
（ウ）引用例１の図１０も勘案すると、補正発明と引用発明とは、「前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域」を備える点で一致する。
　
（エ） 引用発明は、「ＧａＡｓ基板表面にソース電極１３、ゲート電極１７およびドレイン電極１５を設けた少なくとも１つのＦＥＴ７２」と、「前記ＦＥＴ７２の周囲に設けたポスト７１と、前記ポスト７１に支えられ、少なくとも前記ＦＥＴ７２上を覆うシールドメタル７０と、前記ＦＥＴ７２が集積化された半導体チップ６３を被覆するモールド樹脂層８０とを具備」し、「ポスト７１とシールドメタル７０は一体で形成され、　ＦＥＴ７２とシールドメタル７０との間は、中空部６０となる」ものである。
　一方、引用例１の図２（Ａ）、（Ｂ）及び技術常識を勘案すると、引用発明において、「モールド樹脂層８０」が中空部７０を「封止する」ものであるといえることは明らかである。
　したがって、引用発明では、「ＦＥＴ７２上に配置され中空部６０を形成するポスト７１とシールドメタル７０と、シールドメタル７０上に配置され中空部７０を封止するモールド樹脂層８０とにより構成される部材」により「ＦＥＴ７２を封止する」といえ、ここで、引用発明の「ポスト７１とシールドメタル７０」、「モールド樹脂層８０」は、それぞれ補正発明の「封止層」、「キャップ封止層」に対応するといえる。
　よって、補正発明と引用発明とは、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を封止する封止部」を備えるものである点、及び「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を封止するキャップ封止層とにより構成される」点で一致する。
　
（ク）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「基板と、
　前記基板の第１表面に配置され、それぞれ少なくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
　前記基板の第１表面に配置され、複数のフィンガーを束ねて形成したゲート端子と、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したソース端子電極およびドレイン端子電極と、
　前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
　前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を封止する封止部と
　を備え、
　前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を封止するキャップ封止層とにより構成される
　半導体装置。」
　
＜相違点１＞
　補正発明は、「『複数のフィンガー』を『束ねて形成したゲート端子電極』」を備えるのに対し、引用発明では、「ゲート電極１７は櫛歯状に配置され、抵抗Ｒ１、Ｒ２が接続され」ており、「ゲート電極１７は櫛歯状に配置され」るものの、「複数のフィンガーを束ねて形成したゲート端子電極」を備えていない点。
　
＜相違点２＞
　補正発明は、「前記ソース端子電極に接続されたヴィアホール」を備えるのに対し、引用発明はそのような構成を備えていない点。
　
＜相違点３＞
  補正発明では、「封止部」は「前記半導体素子を気密封止」するものであるとともに、「キャップ封止層」は「前記空洞部を気密封止」するものであるのに対し、引用発明では、「前記ＦＥＴ７２の周囲に設けたポスト７１と、前記ポスト７１に支えられ、少なくとも前記ＦＥＴ７２上を覆うシールドメタル７０と、前記ＦＥＴ７２が集積化された半導体チップ６３を被覆するモールド樹脂層８０とを具備し」、「ポスト７１とシールドメタル７０は一体で形成され、　ＦＥＴ７２とシールドメタル７０との間は、中空部６０となる」ものの、「ポスト７１とシールドメタル７０と、モールド樹脂層８０とにより構成される部材」は「ＦＥＴ７２を『気密封止』」するものであること、及び「モールド樹脂層８０」は「中空部８０を『気密封止』」するものであることは特定されていない点。
　
エ　判断
（ア）相違点１及び相違点２について
ａ　相違点１及び相違点２は、関連するものであるからまとめて検討する。
　高周波用半導体スイッチ回路装置におけるＦＥＴとして、「複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極」と、「前記ソース端子電極に接続されたヴィアホール」を備えるＦＥＴを用いることは、以下の周知例１〜３に記載されるように、周知技術である。
　
（ａ）周知例１：特開平８−２７４１１６号公報
・「【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ（ＦＥＴ）に関し、特に、
高出力電界効果トランジスタ
【０００２】
【従来の技術】従来の技術について図面を参照して説明する。
図７
電界効果トランジスタ
ソースフィンガ電極４１とゲートフィンガ電極５１とドレインフィンガ電極３１からなる単位ＦＥＴ
ドレイン電極パッド３３
ソース電極パッド４３
ゲート電極パッド５３
・「【００２５】本発明の第３の実施例を
図３
【００２６】本発明では各単位ＦＥＴのソースフィンガ電極４１Ｅの絶縁領域上の距離Ｌ１、ソースフィンガ電極からソース電極パッド４３Ｅまでのソースバスバーの長さＬ２、およびソース電極パッド４３Ｅにおけるバイアホール６１Ｅまでの距離Ｌ３の合計の電気長を限定することを特徴とする。単位ＦＥＴの
高周波利得が大きいほど、寄生発振はしやすくなる
・周知例１の図３及び図７には、それぞれ「本発明の第３の実施例を示す平面図」、「第１の従来例を示す平面図」が示されており、いずれの図にも、複数のゲートフィンガ電極５１Ｅ、５１を有するゲート電極、複数のソースフィンガ電極４１Ｅ、４１を有するソース電極および複数のドレインフィンガ電極３１Ｅ、３１を有するドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート電極パッド５３Ｅ、５３、ソース電極パッド４３Ｅ、４３およびドレイン電極パッド３３Ｅ、３３を備え、ソース電極パッド４３Ｅ、４３にバイアホール６１Ｅ、６１が設けられた電界効果トランジスタが見てとれる。
　
（ｂ）周知例２：特開平１１−１０３０７２号公報
・「【０００１】
【発明の属する技術分野】本発明は、
高周波の電力合成用集積回路として用いる高出力トランジスタチップ
・「【０００４】高周波の電力合成用集積回路として用いる高出力トランジスタは、通常複数のトランジスタセル（以下、適宜「セル」という。）を並列接続した構成をとる。上記トランジスタでは、１２個のトランジスタセルを並列接続した構成をとり、このうち６個分を１つの整合回路パターンにワイヤ３２で接続している。上記高出力トランジスタチップ２３としては、
図１０
ドレイン電極１とソース電極２を櫛状に交互に対向配置させた櫛形トランジスタ
ソースパッド４
１４本のゲートフィンガ６が１つのトランジスタセル
ゲートパッド７
・「【００１５】
【発明の実施の形態】
実施の形態１．
図１
櫛形トランジスタは
ゲートフィンガ６が複数本形成
ドレインパッド１０に接続する複数のストライプ状のドレイン電極１と、ソースパッド４に接続する複数のストライプ状のソース電極２とを櫛状に交互に対向配置
【００１６】上記ゲートフィンガ６は、チップ間接続用ゲートパッド１１から引き出されているゲートバス８に接続され、各ゲートフィンガ６にはこのゲートバス８を介して給電される。本実施の形態１では、このゲートフィンガ６が１４本で１つのトランジスタセルを構成しており、この１４本のゲートフィンガ６に対して１つのゲートパッド７が設けられている。ドレイン電極１は、１つのドレインパッド１０から７本引き出されており、ソース電極２は、１つのソースパッド４から７本引き出されており、そして、これらドレイン電極１およびソース電極２は、ゲートフィンガ６をまたいで交互に対向配置している。また、ソース電極２は、図２からも明らかなように、ゲートバス８に接触させないようにするため、エアブリッジ３と呼ばれる空中配線を介してソースパッド４に接続され、さらに
ヴィアホール５
・周知例２の図１及び図１０には、それぞれ「本発明の実施の形態１による半導体装置を示す平面図」、「従来例の半導体装置を示す平面図」が示されており、いずれの図にも、複数のフィンガーを有するゲート電極、ソース電極２およびドレイン電極１と、前記ゲート電極、前記ソース電極２および前記ドレイン電極１ごとに複数のフィンガーをそれぞれ束ねて形成したゲートパッド７、ソースパッド４およびドレインパッド１０を備え、ソースパッド４にヴィアホール５が設けられた櫛形トランジスタが見てとれる。
　
（ｃ）周知例３：特開平６−５８４９号公報
・「【０００１】
【産業上の利用分野】本発明は、
超高周波帯域用の半導体電界効果型トランジスタ
マルチフィンガータイプのゲート電極
【０００２】
【従来の技術】従来のこの種マルチフィンガータイプの電界効果型トランジスタは、素子を拡大平面視した
図３
ゲートパッド３３
・「【０００９】
【実施例】以下、本発明の一実施例を説明する。
【００１０】図１は、本発明の提供するマルチフィンガータイプ電界効果型トランジスタの平面図である。図１において、ゲートフィンガー１はゲートパッド３に各々直接に継がれており、さらにゲートフィンガー１はゲートパッド３の左右に対称にニ列に配置されてゲートパッド３の周囲には、ソース電極４およびドレイン電極５が取り囲み、素子を形成している。
【００１１】図１のように構成された電界効果型トランジスタのチップをパッケージに組み込む場合には、ゲートパッド１とパッケージの接続はワイヤーによってもよく、ゲートパッド１上にバンプを設けてビームリード方式で接続してもよい。またソース電極４とパッケージの接続はワイヤーによってもよく、
ソース電極４の裏面側にチップを貫通する穴（バイアホール）を設けて接続してもよい
・周知例３の図３には、「従来マルチフィンガータイプ電界効果型トランジスタを示した平面図」が示されており、複数のフィンガーを有するゲート電極４、ソース電極２およびドレイン電極３と、前記ゲート電極４、前記ソース電極２および前記ドレイン電極３ごとに複数のフィンガーをそれぞれ束ねて形成したゲート電極パッド９、ソース電極パッド５およびドレイン電極パッド６を備えるＦＥＴチップ１が見てとれる。
　
ｂ　引用発明と周知例１〜３に記載の技術は、高周波用の電界効果トランジスタ（ＦＥＴ）に関する技術である点で共通しているから、引用発明において、前記周知技術に基づき、ＦＥＴ７２の構成として、補正発明のように、「複数のフィンガーを束ねて形成したゲート端子電極」及び「前記ソース端子電極に接続されたヴィアホール」を備えるものとすること、すなわち、相違点１及び相違点２における補正発明の構成を採用することは、当業者であれば適宜なし得たことである。
　したがって、相違点１及び相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点３について
ａ　半導体装置において、モールド樹脂が気密封止性・防水性を有することは、以下の周知例４〜６に記載されるように、周知技術である。
　
（ａ）周知例４：特開２００４−１５２９７９号公報（原査定で引用された周知例）
・「【００１０】
…
モールド樹脂１５は
半導体装置を気密封止
　
（ｂ）周知例５：特開平１０−７９４５３号公報（原査定で引用された周知例）
・「【００１９】図１は本発明の半導体装置を説明する断面図である。この半導体装置４０は、…これらの搭載部品２１，２２，２３，２４，２５，２６や基板１０を熱膨張率が１０〜２０ppm／℃ に選択された
モールド樹脂３０により気密的に封止
　
（ｃ）周知例６：特開２００１−１１８８５９号公報（原査定で引用された周知例）
・「【０００２】
【従来の技術】従来の
半導体装置
外部からの水分等を吸着しないように、
モールド樹脂封止
　
ｂ　そうすると、引用発明においても、モールド樹脂層８０は、気密封止性・防水性を有するものと認められるから、「ポスト７１とシールドメタル７０と、モールド樹脂層８０とにより構成される部材」は「ＦＥＴ７２を『気密封止』」するものであり、「モールド樹脂層８０」は「中空部８０を『気密封止』」するものであるという構成を実質的に備えているといえる。
　したがって、相違点３は実質的なものではない。
　仮に、モールド樹脂層８０が当該構成を実質的に備えているといえないとしても、前記周知例４〜６に記載されているように、半導体装置において、気密封止性・防水性を有するように設計することは通常行うことであるから、引用発明において、「ポスト７１とシールドメタル７０と、モールド樹脂層８０とにより構成される部材」及び「モールド樹脂層８０」を、それぞれ、補正発明のように、「前記半導体素子を気密封止」するもの、及び「前記空洞部を気密封止」するものとすることは、当業者であれば適宜なし得たことである。
　したがって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第６項において準用する同法第１２６条第５項（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１６に係る発明は、平成２２年９月２１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００４−６８１６号公報（引用例１、再掲）には、「半導体スイッチ回路装置およびその製造方法」（発明の名称）に関して、図１〜１３とともに上記「第２　２（２）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（２）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。 
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。