【事件の表示】
　特願２００４−１７０３５３「半導体メモリでのデータリード回路及びデータリード方法」拒絶査定不服審判事件〔平成１７年４月７日出願公開、特開２００５−９３０４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月８日（パリ条約に基づく優先権主張　２００３年９月１９日、大韓民国）の特許出願であって、平成２１年１１月１３日付けの拒絶理由通知に対して平成２２年２月２３日に意見書及び手続補正書が提出されたが、同年６月２８日付けで拒絶査定がなされた。
　それに対して、同年１１月８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１月１７日付けで審尋がなされ、同年４月１８日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１１月８日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１１月８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１２を、補正後の特許請求の範囲の請求項１〜１２と補正するものであって、補正前後の請求項１、９及び１１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記Ｐ型ＭＯＳトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　「【請求項９】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成された単位セルを複数個備えるメモリセルアレイと、前記メモリセルアレイに保持されたデータをセンシングするセンスアンプと、前記センスアンプのセンシングノードと電源電圧との間に連結されたトランジスタと、を備えた半導体メモリ装置において前記センシングノードを制御するための方法であって、
　前記トランジスタをプリチャージモード及びセンシング動作モードに関係なくターンオン状態で継続的に動作させることにより、前記センシングノードが前記トランジスタから継続的に電位を印加される状態を維持し、前記トランジスタを、プリチャージモードの間は前記センスアンプのセンシングノードを一定レベルにプリチャージさせ、データセンシング動作モードの間は単位セルに連結されたビットランの電流減少分を補償するバイアス電流を前記センシングノードに供給するように前記トランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルで動作させることを特徴とする半導体メモリ装置におけるデータセンシングノード制御方法。」
　「【請求項１１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数備えるメモリセルアレイを有する半導体メモリにおいてデータをリードする方法であって、
　印加される第１状態の制御信号に応答してセンシングノードを一定レベルにプリチャージさせる段階と、
　印加されるアドレス信号に応答して前記メモリセルアレイ中の単位セルを選択する段階と、
　前記プリチャージ終了と同時に印加されるクランピング制御信号に応答して、前記選択された単位セルのビットラインのレベルを予め設定された任意のクランプレベルにクランピングし、プリチャージ終了と同時に印加される第２状態の制御信号に応じて、前記選択された単位セルに連結されたビットラインの電流減少分を補償するためにバイアス電流をセンシングノードに供給する段階と、
　前記センシングノードレベルと基準レベルを比較することにより、前記選択されたセルのデータをセンシングして出力する段階と、
　を含み、
　前記印加される第２状態の制御信号のレベルは、前記Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分をＰ型ＭＯＳトランジスタのバイアス電流で補償することを特徴とする半導体メモリにおけるデータリード方法。」
　
（補正後）
　「【請求項１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧であり、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記プリチャージ部のトランジスタが微弱にターンオンされ、前記貫通電流を供給する程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージ部のトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　「【請求項９】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成された単位セルを複数個備えるメモリセルアレイと、前記メモリセルアレイに保持されたデータをセンシングするセンスアンプと、前記センスアンプのセンシングノードと電源電圧との間に連結されたトランジスタと、を備えた半導体メモリ装置において前記センシングノードを制御するための方法であって、
　前記トランジスタをプリチャージモード及びセンシング動作モードに関係なくターンオン状態で継続的に動作させることにより、前記センシングノードが前記トランジスタから継続的に電位を印加される状態を維持し、前記トランジスタを、プリチャージモードの間は前記センスアンプのセンシングノードを一定レベルにプリチャージさせ、データセンシング動作モードの間は単位セルに連結されたビットランの電流減少分を補償するバイアス電流を前記センシングノードに供給するように前記トランジスタが微弱にターンオンされ、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する、程度のしきい電圧に近接した電圧レベルで動作させることを特徴とする半導体メモリ装置におけるデータセンシングノード制御方法。」
　「【請求項１１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数備えるメモリセルアレイを有する半導体メモリにおいてデータをリードする方法であって、
　印加される第１状態の制御信号に応答してセンシングノードを一定レベルにプリチャージさせる段階と、
　印加されるアドレス信号に応答して前記メモリセルアレイ中の単位セルを選択する段階と、
　前記プリチャージ終了と同時に印加されるクランピング制御信号に応答して、前記選択された単位セルのビットラインのレベルを予め設定された任意のクランプレベルにクランピングし、プリチャージ終了と同時に印加される第２状態の制御信号に応じて、前記選択された単位セルに連結されたビットラインの電流減少分を補償するためにバイアス電流をセンシングノードに供給する段階と、
　前記センシングノードレベルと基準レベルを比較することにより、前記選択されたセルのデータをセンシングして出力する段階と、
　を含み、
　前記印加される第２状態の制御信号のレベルは、前記プリチャージするトランジスタが微弱にターンオンされる程度のしきい電圧に近接した、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージするトランジスタのバイアス電流で補償することを特徴とする半導体メモリにおけるデータリード方法。」
　
　ここにおいて、補正前の請求項１及び１１における「
前記Ｐ型ＭＯＳトランジスタ
Ｐ型ＭＯＳトランジスタ
　
２．補正事項の整理
　本件補正における補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「・・・センスアンプ部と、　を備え、」の後に、「前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧であり」を追加して補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記プリチャージ部に印加される第２状態の制御信号のレベルは、Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記Ｐ型ＭＯＳトランジスタのバイアス電流で補償すること」を、「前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記プリチャージ部のトランジスタが微弱にターンオンされ、前記貫通電流を供給する程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージ部のトランジスタのバイアス電流で補償すること」と補正して補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項９の「データセンシング動作モードの間は単位セルに連結されたビットランの電流減少分を補償するバイアス電流を前記センシングノードに供給するように前記トランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルで動作させること」を、「データセンシング動作モードの間は単位セルに連結されたビットランの電流減少分を補償するバイアス電流を前記センシングノードに供給するように前記トランジスタが微弱にターンオンされ、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する、程度のしきい電圧に近接した電圧レベルで動作させること」と補正して補正後の請求項９とすること。
　
（４）補正事項４
　補正前の請求項１１の「前記印加される第２状態の制御信号のレベルは、Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分をＰ型ＭＯＳトランジスタのバイアス電流で補償すること」を、「前記印加される第２状態の制御信号のレベルは、前記プリチャージするトランジスタが微弱にターンオンされる程度のしきい電圧に近接した、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージするトランジスタのバイアス電流で補償すること」と補正して補正後の請求項１１とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「一定レベルのクランプ電圧」について、「前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧」であるという技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００３５段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１の「Ｐ型ＭＯＳトランジスタ」を補正後の請求項１の「前記プリチャージ部のトランジスタ」とする補正を含むものであるが、当該補正は、補正前の請求項１に係る発明の発明特定事項である「Ｐ型ＭＯＳトランジスタ」について、「Ｐ型ＭＯＳ」という技術的限定を削除するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たさない。
　なお、補正事項２により補正された部分は、当初明細書の００３５段落〜００３６段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項９に係る発明の発明特定事項である「しきい電圧に近接した電圧レベル」について、「前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する、程度のしきい電圧に近接した電圧レベル」であるという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書の００３５段落に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正前の請求項１１の「Ｐ型ＭＯＳトランジスタ」を補正後の請求項１１の「前記プリチャージするトランジスタ」とする補正を含むものであるが、当該補正は、補正前の請求項１１に係る発明の発明特定事項である「Ｐ型ＭＯＳトランジスタ」について、「Ｐ型ＭＯＳ」という技術的な限定を削除するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項４は特許法第１７条の２第４項に規定する要件を満たさない。
　なお、補正事項４により補正された部分は、当初明細書の００３５段落〜００３６段落に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項２及び４は特許法第１７条の２第４項に規定する要件を満たしていないから、本件補正は特許法第１７条の２第４項に規定する要件を満たしていない。
　なお、本件補正は特許法第１７条の２第３項に規定する要件を満たすものである。
　
４．独立特許要件の検討
（１）はじめに
　上記３．において検討したとおり、本件補正は特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、本件補正が当該要件を満たすものであった場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについても一応検討する。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜１２に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．に補正後の請求項１として記載したとおりのものであって、再掲すると次のとおりである。
　「【請求項１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧であり、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記プリチャージ部のトランジスタが微弱にターンオンされ、前記貫通電流を供給する程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージ部のトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　
（３）引用刊行物に記載された発明
　（３−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−１９５３００号公報（以下「引用例」という。）には、図３〜５と共に、次の記載がある。
ａ．「【０００１】
【発明の属する技術分野】
本発明は、ビット線を容量と見なしてセル電流によるビット線電圧を変化を検出して読み出しを行う不揮発性半導体記憶に関するものである。
　
ｂ．「【０００２】
【従来の技術】
フラッシュストレージ用途の不揮発性半導体記憶装置としてのフラッシュメモリではビット線を容量と見なして、セル電流によるビット線電圧の変化を検出して読出を行っていた
【０００３】
図３は、この種の従来の不揮発性半導体記憶装置の構成例を示す示す回路図である。この不揮発性半導体記憶装置１０は、図３に示すように、メモリアレイ１１およびメインデコーダ（以下、単にデコーダ）１２を主構成要素としている
【０００４】
メモリアレイ１１は、たとえば直列に接続された１６個のメモリトランジスタおよびその両端に直列に接続された２個の選択トランジスタにより構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状に配置されている。また２ｍ本のビット線ＢＬ１〜ＢＬ２ｍとデコーダ１２により駆動される複数本のワード線が格子状に配列されている。そして、同一行に配置されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍのメモリトランジスタのゲート電極は同一のワード線ＷＬに接続されている
　
ｃ．「【０００７】
図４は、センスアンプとメモリセルとの具体的な例を示す回路図である。なお、図４では、説明の簡単化のため一つのメモリセルがビットに接続されている場合を示している
【０００８】
センスアンプＳＡｎ（１≦ｎ≦２ｍ）は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１〜ＮＴ１５、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、およびインバータの入出力同士を結合してなるラッチ回路ＬＡＴｎにより構成されている
【０００９】
ビット線ＢＬｎとラッチ回路ＬＡＴｎの第１の記憶ノードＮ１１ａとの間にＮＭＯＳトランジスタＮＴ１１，ＮＴ１５が直列に接続されている。ＮＭＯＳトランジスタＮＴ１１とＮＴ１５の接続点がＰＭＯＳトランジスタＰＴ１１を介して電源電圧Ｖ
ＣＣ
（たとえば３．３Ｖ）の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１２を介して接地され、かつＮＭＯＳトランジスタＮＴ１３のゲート電極に接続されている。また、ラッチ回路ＬＡＴｎの第１の記憶ノードＮ１１ｂと接地ラインとの間にＮＭＯＳトランジスタＮＴ１３，ＮＴ１４が直列に接続されている
【００１０】
そして、ＮＭＯＳトランジスタＮＴ１１のゲート電極に信号ＢＬＳＨＦが供給され、ＮＭＯＳトランジスタＮＴ１２のゲート電極に信号ＤＩＳが供給され、ＮＭＯＳトランジスタＮＴ３のゲート電極に信号ＤＩＳが供給され、ＮＭＯＳトランジスタＮＴ１４のゲート電極に信号ＲＤが供給され、ＰＭＯＳトランジスタＰＴ１１のゲート電極に信号Ｖ
ｒｅｆ
の供給ラインに接続されている。
　
ｄ．「【００１１】次に、図４の回路の読み出し動作を、図５のタイミングチャートを参照して説明する。
【００１２】
読み出し時には、まず信号Ｖ
ｒｅｆ
が接地レベル（０Ｖ）に設定されてプリチャージ用ＰＭＯＳトランジスタＰＴ１１が導通状態に保持され、また、信号ＢＬＳＨＦが接地レベルに保持されてＮＭＯＳトランジスタＮＴ１１が非導通状態に保持される。これにより、センスアンプＳＡｎのノードＮＳＡが電源電圧Ｖ
ＣＣ
に充電される。そして、信号ＢＬＳＨＦがたとえば２Ｖ（＜Ｖ
ＣＣ
）に設定され、ＮＭＯＳトランジスタＮＴ１１が導通状態に保持される。これにより、ビット線ＢＬｎがＶ
ＣＣ
−Ｖ
ｔｈ
（＝ＶＢＬ）に充電される。また、信号Ｖ
ｒｅｆ
がＰＭＯＳトランジスタＰＴ１１からリーク補償電流が供給されるレベルに設定される
【００１３】
この状態でワード線ＷＬが活性化される。このとき、メモリセルが書き込み状態にあるとセル電流が流れないためビット線電圧は変化せず、センスアンプＳＡｎとビット線ＢＬｎを接続するＮＭＯＳトランジスタＮＴ１１がオフしたままであるため、ノードＮＳＡが電源電圧Ｖ
ＣＣ
レベルに保持される。一方、メモリセルが消去状態だとリーク補償電流より大きいセル電流が流れることによりビット線電圧は次第に降下していき、これに伴ってセンスアンプＳＡｎとビット線ＢＬｎを接続するＮＭＯＳトランジスタＮＴ１１が徐々にオンしていき、最終的には完全にオンして電荷の再分配が起こる。
　
ｅ．「【００２２】
以上より、センスアンプＳＡｎ側のノードＮＳＡの電圧は、ＮＭＯＳトランジスタＮＴ１１がオンするとわずかなセル電流でノードＮＳＡの電位はＶ
ＣＣ
→ＶＢＬ”に急激に変化するため高速な読み出しが行われる。
　
（３−２）ここにおいて、０００７段落の「図４は、センスアンプとメモリセルとの具体的な例を示す回路図である。なお、図４では、説明の簡単化のため一つのメモリセルがビットに接続されている場合を示している。」という記載、及び０００８段落の記載、並びに図３及び４の記載から、図４には、図３に示される半導体記憶装置におけるメモリセル（ＭＣ）及びセンスアンプ（ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１〜ＮＴ１５、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、及びラッチ回路ＬＡＴｎ）が記載されていることは明らかである。
　また、０００４段落の「メモリアレイ１１は、たとえば直列に接続された１６個のメモリトランジスタおよびその両端に直列に接続された２個の選択トランジスタにより構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍ・・・」という記載及び０００７段落の「図４は、センスアンプとメモリセルとの具体的な例を示す回路図である。なお、図４では、説明の簡単化のため一つのメモリセルがビットに接続されている場合を示している。」という記載から、引用例に記載された半導体装置は、トランジスタからなる「メモリセル」が１６個直列に接続され、さらにその両端に２個の「選択トランジスタ」が接続されて「メモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍ」を構成するものであること、並びに、各直列に接続された「メモリセル」のうち、「デコーダ１２」により選択された１つのメモリセルが、図４に記載されたメモリセル「ＭＣ」のように、（他の１５個の「メモリセル」等を介して）「ビット線ＢＬｎ」と接続される構成となっていることが明らかである。
　
（３−３）００１２段落に記載された「読み出し時に」「信号Ｖｒｅｆが接地レベル（０Ｖ）に設定されてプリチャージ用ＰＭＯＳトランジスタＰＴ１１が導通状態に保持され」ている期間が、プリチャージ期間であることは当業者にとって自明である。
　したがって、図４に記載された「センスアンプＳＡｎ」は、「信号Ｖｒｅｆ」が「接地レベル（０Ｖ）」となることに応じて、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「ノードＮＳＡ」を「電源電圧ＶＣＣ」に充電させる構成となっていることが明らかである。
　また、００１２段落及び００１３段落の記載並びに図５の記載から、図４に記載された「センスアンプＳＡｎ」は、「信号Ｖｒｅｆ」がリーク補償電流が供給されるレベルとなることに応じて、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「メモリセルＭＣ」に接続された「ビットラインＢＬｎ」から放出される電流、すなわち電流の減少分を補償する電流を流していることが明らかである。
　さらに、図５の記載から、図４に記載された「センスアンプＳＡｎ」における「ラッチ回路ＬＡＴｎ」は、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」の「信号Ｖｒｅｆ」がリーク補償電流が供給されるレベルであるとき、「ノードＮＳＡ」の電圧レベルが図５の「判定Ｌｅｖｅｌ」と記載された電圧（以下「判定電圧」という。）よりも大きいか小さいかに応じて「メモリセルＭＣ」に保持されたデータを判定していることが明らかである。
　
（３−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状に配置され、２ｍ本のビット線ＢＬ１〜ＢＬ２ｍとデコーダ１２により駆動される複数本のワード線が格子状に配列されてなるメモリアレイ１１を有する不揮発性半導体記憶装置におけるセンスアンプＳＡｎであって、
　前記メモリセルのうち、前記デコーダ１２により選択されたメモリセルＭＣが接続されたビット線ＢＬｎとノードＮＳＡとの間に接続され、信号ＢＬＳＨＦに応じて前記選択されたメモリセルＭＣのビット線ＢＬｎに電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）を供給するＮＭＯＳトランジスタＮＴ１１と、
　信号Ｖｒｅｆが接地レベル（０Ｖ）となることに応じて、前記ノードＮＳＡを前記電源電圧ＶＣＣに充電させ、前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流すプリチャージ用ＰＭＯＳトランジスタＰＴ１１と、
　前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき、前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定するラッチ回路ＬＡＴｎと、
　を備えた不揮発性半導体記憶装置におけるセンスアンプＳＡｎ。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「メモリセル」、「不揮発性半導体記憶装置」、「メモリアレイ１１」、「センスアンプＳＡｎ」は、各々補正発明の「単位セル」、「半導体メモリ」、「メモリセルアレイ」、「データリード回路」に相当する。
　したがって、引用発明の「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状に配置され、２ｍ本のビット線ＢＬ１〜ＢＬ２ｍとデコーダ１２により駆動される複数本のワード線が格子状に配列されてなるメモリアレイ１１を有する不揮発性半導体記憶装置におけるセンスアンプＳＡｎ」と、補正発明の「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路」とは、「単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路」である点で一致する。
　
（４−２）引用発明の「デコーダ１２」は、「前記メモリセルのうち」から「メモリセルＭＣ」を選択するものであるところ、引用発明の「デコーダ１２」が、印加されるアドレス信号に応じて動作することは当業者の技術常識である。
　したがって、引用発明の「デコーダ１２」は、補正発明の「印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部」に相当し、引用発明の「メモリセルＭＣ」は、補正発明の「選択された単位セル」に相当する。
　
（４−３）引用発明の「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」の各々について、引用例の図４に記載されたセンスアンプ回路が設けられていることは明らかであるから、引用発明の「ビット線ＢＬｎ」を含む「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」は、補正発明の「前記単位セルが連結されたビットライン」に相当し、引用発明の「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」の各々における「ノードＮＳＡ」は、補正発明の「センシングノード」に相当する。
　また、引用発明の「メモリセルＭＣ」は、上記（４−２）において検討したとおり、補正発明の「選択された単位セル」に相当し、引用発明の「メモリセルＭＣが接続されたビット線ＢＬｎ」は補正発明の「前記選択された単位セルのビットライン」に相当する。
　さらに、引用発明の「信号ＢＬＳＨＦ」、「電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）」は、各々補正発明の「クランピング制御信号」、「クランプ電圧」に相当する。
　したがって、引用発明の「前記メモリセルのうち、前記デコーダ１２により選択されたメモリセルＭＣが接続されたビット線ＢＬｎとノードＮＳＡとの間に接続され、信号ＢＬＳＨＦに応じて前記選択されたメモリセルＭＣのビット線ＢＬｎに電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）を供給するＮＭＯＳトランジスタＮＴ１１」は、補正発明の「前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部」に相当する。
　
（４−４）引用発明の「信号Ｖｒｅｆ」は、補正発明の「制御信号」に相当し、引用発明の「接地レベル（０Ｖ）」、「リーク補償電流が供給される電圧レベル」は、各々補正発明の「第１状態」、「第２状態」に相当する。
　そして、引用発明において、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「信号Ｖｒｅｆが接地レベル（０Ｖ）」である期間にプリチャージが行われ、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベル」である期間にデータの判定、すなわち、データセンシング動作が行われていることは、引用例の図５等から明らかである。
　また、引用発明の「前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流す」ことは、補正発明の「前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償する」ことに相当する。
　したがって、引用発明の「信号Ｖｒｅｆが接地レベル（０Ｖ）となることに応じて、前記ノードＮＳＡを前記電源電圧ＶＣＣに充電させ、前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流すプリチャージ用ＰＭＯＳトランジスタＰＴ１１」は、補正発明の「プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部」に相当する。
　
（４−５）引用発明の「前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき」は、補正発明の「前記プリチャージ部に前記第２状態の制御信号が印加されるとき」に相当する。
　また、引用発明の「判定電圧」は、補正発明の「基準レベル」に相当する。
　そして、引用発明の「ラッチ回路ＬＡＴｎ」は、「前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定する」ものであるから、当該「ラッチ回路ＬＡＴｎ」が、「前記ノードＮＳＡ」のレベルと「判定電圧」とを比較して、「メモリセルＭＣ」に保持されたデータをセンシングするものであることは当業者にとって明らかである。
　したがって、引用発明の「前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき、前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定するラッチ回路ＬＡＴｎ」は、補正発明の「前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部」に相当する。
　
（４−６）引用発明の「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が、補正発明の「前記プリチャージ部のトランジスタ」に相当することは当業者にとって明らかである。
　そして、引用発明においては、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流す」ものであるところ、一般に、ＭＯＳトランジスタにおいて、電流の制御を行うためには、しきい値に近接した制御電圧を印加し、ＭＯＳトランジスタを微弱にターンオンさせる必要がある（しきい値と離れた電圧を加えた場合には、ＭＯＳトランジスタが完全にターンオフ状態又は完全にターンオン状態となり、ほとんど全く電流が流れないか、大電流（飽和電流）が流れてしまうことになり電流の制御は行えない。）ことは当業者における技術常識であるから、引用発明において、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」に印加される「リーク補償電流が供給される電圧レベル」は、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」のしきい電圧に近接した電圧レベルであって、当該「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が微弱にターンオンする電圧レベルであることは当業者にとって明らかである。
　また、引用発明は、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」により、「前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する」構成となっているから、引用発明において、「前記メモリセルＭＣ」に接続された「前記ビット線ＢＬｎの電流減少分」を、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」のバイアス電流で補償していることは明らかである。
　したがって、補正発明と引用発明とは、「前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記プリチャージ部のトランジスタが微弱にターンオンされ、しきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージ部のトランジスタのバイアス電流で補償する」構成を備えている点で一致する。
　
（４−７）以上をまとめると、補正発明と引用発明とは、
　「単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、前記プリチャージ部のトランジスタが微弱にターンオンされ、しきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記プリチャージ部のトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「単位セル」が「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」ものであるのに対して、引用発明は、補正発明の「単位セル」に相当する「メモリセル」が「メモリトランジスタ」からなり、「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて」「メモリストリング」が構成されるものである点。
　
（相違点２）
　補正発明は、「前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧であり」、「前記プリチャージ部に印加される第２状態の制御信号のレベル」は、「前記貫通電流を供給する程度の」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
（５−１−１）一般に、不揮発性記憶装置の単位セルとして、１つのアクセストランジスタと１つの可変抵抗体とを含んで構成されるものを使用することは、例えば、本願の優先権主張の日前に頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例の摘記事項ｂ．にも記載されているように、当業者における周知技術である。
　
＜周知例：国際公開第０３／０６５３７７号＞
　上記周知例には、図１〜４と共に次の記載がある。
ａ．「技術分野
　
本発明は記憶装置に関し、記憶情報に対応して抵抗に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗差を検出して情報を弁別するメモリセルを用いた高速、高集積、高信頼な相変化メモリを含む記憶装置に関する。
　
ｂ．「図面の簡単な説明
　
図１は本発明による記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの構成例を示す図
　
図２は記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイ構成の従来例を示す図
　図３は記憶素子の相変化に必要なパルス幅と温度との関係を示す図、
　図４は記憶素子の電流−電圧特性を示す図、
　図５は本発明のメモリアレイの読み出し動作タイミングを示す図、」（同４ページ５行〜１３行）
　
ｃ．「
したがって、図４のＩ−Ｖ特性に示すように、書き込み情報に応じた値の電流パルスを記憶素子に印加することにより、記憶素子の結晶状態が制御される。
　第一に、初期状態‘１’の記憶素子に‘１’書き込みを行う場合、セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子に‘０’書き込みを行う場合、リセット電流が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。
第三に、初期状態‘０’の記憶素子に‘１’書き込みを行う場合、セット電流を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。
　
このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないようにするために、最高でもしきい電圧Ｖｔｈより低い電圧に抑制しながら動作しなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある
　
ｄ．「《読み出し動作》
（途中略）
　読み出し動作が始まると、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＣが接地電位ＶＳＳに駆動され、接地電位ＶＳＳとなっているカラム選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５以上）に駆動されることにより、トランジスタＱＡ１、ＱＢ１が導通する。この時、データ線ＤＬ１は、共通データ線Ｉ／Ｏと等電位にあるのでプリチャージ電圧ＶＤＬに保持されるが、ソース線ＳＬ１はトランジスタＱＢ１によりソース電圧ＶＳＬ（例えば０．５Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、抵抗ＲＭの端子電圧が図４に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。次に、接地電位ＶＳＳとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタＱＭが導通する。
この時、記憶装置ＲＭに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、データ線ＤＬ１および共通データ線Ｉ／Ｏが、記憶素子ＲＭの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。同図では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。
ここで、読み出し回路ＲＣで読み出し情報が弁別された後なら、ワード線ＷＬ１を立ち下げることができる。尚、この弁別が遅い場合にワード線ＷＬ１を立ち上げ続けると、記憶情報‘０’を読み出す場合においても、選択されたデータ線ＤＬ１がソース電圧ＶＳＬ付近まで放電されてしまい、‘０’読み出しの信号電圧と‘１’読み出しの信号電圧との差が減少して、記憶情報を正しく読み出せなくなる場合がある
　
（５−１−２）そして、不揮発性記憶装置の単位セルとして、上記周知例に記載されたような、１つのアクセストランジスタと１つの可変抵抗体とを含んで構成されるものを使用した場合においても、可変抵抗体を流れる貫通電流により、引用発明と同様にビット線の電流減少が生じることは、例えば、上記周知例の図４の電圧電流特性や図５のタイムチャート、及び明細書の摘記事項ｄ．等の記載から当業者が直ちに察知し得たことであるから、引用発明において、「メモリセル」が「メモリトランジスタ」からなり、「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて」「メモリストリング」を構成することに換え、補正発明のように、「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」「単位セル」を使用することは、当業者が容易に想到し得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれるものである。
　
（５−２）相違点２について
　上記（５−１）において検討したとおり、引用発明において、「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」「単位セル」を使用することは、当業者が容易になし得たことであるが、その場合において、読み出し動作の際に、その可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲の貫通電流を供給しなければならないことは、例えば、上記（５−１−１）摘記事項ｃ．にも記載されているように、当業者にとって自明である（臨界電圧を超える貫通電流を供給した場合には、相変化が生じて記憶情報が破壊されてしまう）から、引用発明において、「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」「単位セル」を使用するに当たり、補正発明のように、「前記クランピング部の前記クランプ電圧は、前記可変抵抗体内部に存在する相変化膜の臨界電圧を超えない範囲内のリード領域内の貫通電流を供給する電圧」とすることは、当業者であれば当然になし得たことである。
　また、上記（５−１−２）において検討したとおり、「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」「単位セル」を使用した場合に、可変抵抗体を流れる貫通電流によりビット線の電流減少が生じることは、例えば、上記周知例の図４の電圧電流特性や図５のタイムチャート、及び明細書の摘記事項ｄ．等の記載から当業者が直ちに察知し得たことであるから、引用発明において、「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」「単位セル」を使用するに当たり、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」から貫通電流程度の電流が流れるようにすること、換言すれば、「前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆ」として印加する「リーク補償電流が供給される電圧レベル」を、補正発明のように、「前記貫通電流を供給する程度の」ものとすることも、当業者であれば当然になし得たことである。
　したがって、相違点１と同様に、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）判断についてのまとめ
　補正発明と引用発明との相違点は、いずれも周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（６）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２２年１１月８日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１２に係る発明は、平成２２年２月２３日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　「【請求項１】
　１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記Ｐ型ＭＯＳトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　
２．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−１６５３００号公報（引用例）には、上記第２．４．（３）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められ、引用発明を再掲すると次のとおりである。
　「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状に配置され、２ｍ本のビット線ＢＬ１〜ＢＬ２ｍとデコーダ１２により駆動される複数本のワード線が格子状に配列されてなるメモリアレイ１１を有する不揮発性半導体記憶装置におけるセンスアンプＳＡｎであって、
　前記メモリセルのうち、前記デコーダ１２により選択されたメモリセルＭＣが接続されたビット線ＢＬｎとノードＮＳＡとの間に接続され、信号ＢＬＳＨＦに応じて前記選択されたメモリセルＭＣのビット線ＢＬｎに電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）を供給するＮＭＯＳトランジスタＮＴ１１と、
　信号Ｖｒｅｆが接地レベル（０Ｖ）となることに応じて、前記ノードＮＳＡを前記電源電圧ＶＣＣに充電させ、前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流すプリチャージ用ＰＭＯＳトランジスタＰＴ１１と、
　前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき、前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定するラッチ回路ＬＡＴｎと、
　を備えた不揮発性半導体記憶装置におけるセンスアンプＳＡｎ。」
　
３．本願発明と引用発明との対比
（１）引用発明の「メモリセル」、「不揮発性半導体記憶装置」、「メモリアレイ１１」、「センスアンプＳＡｎ」は、各々本願発明の「単位セル」、「半導体メモリ」、「メモリセルアレイ」、「データリード回路」に相当する。
　したがって、引用発明の「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて構成されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、ＳＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状に配置され、２ｍ本のビット線ＢＬ１〜ＢＬ２ｍとデコーダ１２により駆動される複数本のワード線が格子状に配列されてなるメモリアレイ１１を有する不揮発性半導体記憶装置におけるセンスアンプＳＡｎ」と、本願発明の「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路」とは、「単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路」である点で一致する。
　
（２）引用発明の「デコーダ１２」は、「前記メモリセルのうち」から「メモリセルＭＣ」を選択するものであるところ、引用発明の「デコーダ１２」が、印加されるアドレス信号に応じて動作することは当業者の技術常識である。
　したがって、引用発明の「デコーダ１２」は、本願発明の「印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部」に相当し、引用発明の「メモリセルＭＣ」は、本願発明の「選択された単位セル」に相当する。
　
（３）引用発明の「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」の各々について、引用例の図４に記載されたセンスアンプ回路が設けられていることは明らかであるから、引用発明の「ビット線ＢＬｎ」を含む「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」は、本願発明の「前記単位セルが連結されたビットライン」に相当し、引用発明の「２ｍ本のビット線ＢＬ１〜ＢＬ２ｍ」の各々における「ノードＮＳＡ」は、本願発明の「センシングノード」に相当する。
　また、引用発明の「メモリセルＭＣ」は、上記（２）において検討したとおり、本願発明の「選択された単位セル」に相当し、引用発明の「メモリセルＭＣが接続されたビット線ＢＬｎ」は本願発明の「前記選択された単位セルのビットライン」に相当する。
　さらに、引用発明の「信号ＢＬＳＨＦ」、「電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）」は、各々本願発明の「クランピング制御信号」、「クランプ電圧」に相当する。
　したがって、引用発明の「前記メモリセルのうち、前記デコーダ１２により選択されたメモリセルＭＣが接続されたビット線ＢＬｎとノードＮＳＡとの間に接続され、信号ＢＬＳＨＦに応じて前記選択されたメモリセルＭＣのビット線ＢＬｎに電源電圧ＶＣＣ−Ｖｔｈ（＝ＶＢＬ）を供給するＮＭＯＳトランジスタＮＴ１１」は、本願発明の「前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部」に相当する。
　
（４）引用発明の「信号Ｖｒｅｆ」は、本願発明の「制御信号」に相当し、引用発明の「接地レベル（０Ｖ）」、「リーク補償電流が供給される電圧レベル」は、各々本願発明の「第１状態」、「第２状態」に相当する。
　そして、引用発明において、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「信号Ｖｒｅｆが接地レベル（０Ｖ）」である期間にプリチャージが行われ、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベル」である期間にデータの判定、すなわち、データセンシング動作が行われていることは、引用例の図５等から明らかである。
　また、引用発明の「前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流す」ことは、本願発明の「前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償する」ことに相当する。
　したがって、引用発明の「信号Ｖｒｅｆが接地レベル（０Ｖ）となることに応じて、前記ノードＮＳＡを前記電源電圧ＶＣＣに充電させ、前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する電流を流すプリチャージ用ＰＭＯＳトランジスタＰＴ１１」は、本願発明の「プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部」に相当する。
　
（５）引用発明の「前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき」は、本願発明の「前記プリチャージ部に前記第２状態の制御信号が印加されるとき」に相当する。
　また、引用発明の「判定電圧」は、本願発明の「基準レベル」に相当する。
　そして、引用発明の「ラッチ回路ＬＡＴｎ」は、「前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定する」ものであるから、当該「ラッチ回路ＬＡＴｎ」が、「前記ノードＮＳＡ」のレベルと「判定電圧」とを比較して、「メモリセルＭＣ」に保持されたデータをセンシングするものであることは当業者にとって明らかである。
　したがって、引用発明の「前記プリチャージ用ＰＭＯＳトランジスタＰＴ１１の前記信号Ｖｒｅｆが前記リーク補償電流が供給されるレベルであるとき、前記ノードＮＳＡの電圧レベルが判定電圧よりも大きいか小さいかに応じて前記メモリセルＭＣに保持されたデータを判定するラッチ回路ＬＡＴｎ」は、本願発明の「前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部」に相当する。
　
（６）引用発明の「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が、本願発明の「Ｐ型ＭＯＳトランジスタ」に相当することは当業者にとって明らかである。
　そして、引用発明においては、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が「前記信号Ｖｒｅｆがリーク補償電流が供給される電圧レベルとなることに応じて、前記メモリセルＭＣに接続された前記ビット線ＢＬｎ　の電流減少分を補償する電流を流す」ものであるところ、一般に、ＭＯＳトランジスタにおいて、電流の制御を行うためには、しきい値に近接した制御電圧を印加し、ＭＯＳトランジスタを微弱にターンオンさせる必要がある（しきい値と離れた電圧を加えた場合には、ＭＯＳトランジスタが完全にターンオフ状態又は完全にターンオン状態となり、ほとんど全く電流が流れないか、大電流（飽和電流）が流れてしまうことになり電流の制御は行えない。）ことは当業者における技術常識であるから、引用発明において、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」に印加される「リーク補償電流が供給される電圧レベル」は、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」のしきい電圧に近接した電圧レベルであって、当該「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」が微弱にターンオンする電圧レベルであることは当業者にとって明らかである。
　また、引用発明は、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」により、「前記メモリセルＭＣに接続された前記ビット線ＢＬｎの電流減少分を補償する」構成となっているから、引用発明において、「前記メモリセルＭＣ」に接続された「前記ビット線ＢＬｎの電流減少分」を、「プリチャージ用ＰＭＯＳトランジスタＰＴ１１」のバイアス電流で補償していることは明らかである。
　したがって、本願発明と引用発明とは、「前記プリチャージ部に印加される第２状態の制御信号のレベルは、Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記Ｐ型ＭＯＳトランジスタのバイアス電流で補償する」構成を備えている点で一致する。
　
（７）以上をまとめると、本願発明と引用発明とは、
　「単位セルを複数個備えるメモリセルアレイを有する半導体メモリにおけるデータリード回路であって、
　印加されるアドレス信号に応じて前記メモリセルアレイ内の単位セルを選択する選択部と、
　前記単位セルが連結されたビットラインとセンシングノードとの間に連結され、クランピング制御信号に応じて前記選択された単位セルのビットラインに一定レベルのクランプ電圧を供給するクランピング部と、
　プリチャージモードの間は、印加される第１状態の制御信号に応じて前記センシングノードを一定レベルの電圧でプリチャージさせ、データセンシング動作モードの間は、印加される第２状態の制御信号に応じて前記選択された単位セルに連結されたビットラインの電流減少分を前記センシングノードを通じて補償するためのプリチャージ部と、
　前記プリチャージ部に前記第２状態の制御信号が印加されるとき、前記センシングノードのレベルと基準レベルとを比較して、前記選択された単位セルに保持されたデータをセンシングするセンスアンプ部と、
　を備え、
　前記プリチャージ部に印加される第２状態の制御信号のレベルは、Ｐ型ＭＯＳトランジスタが微弱にターンオンされる程度のしきい電圧に近接した電圧レベルであり、前記選択された単位セルに連結されたビットラインの電流減少分を前記Ｐ型ＭＯＳトランジスタのバイアス電流で補償することを特徴とする半導体メモリでのデータリード回路。」
　
　である点で一致し、以下の点で相違する。
（相違点３）
　本願発明は、「単位セル」が「１つのアクセストランジスタと１つの可変抵抗体とを含んで構成される」ものであるのに対して、引用発明は、本願発明の「単位セル」に相当する「メモリセル」が「メモリトランジスタ」からなり、「トランジスタからなるメモリセルが１６個直列に接続され、さらにその両端に２個の選択トランジスタが接続されて」「メモリストリング」が構成されるものである点。
　
４．相違点についての当審の判断
　本願発明と引用発明との相違点である上記相違点３は、補正発明と引用発明との相違点のうちの相違点１と同じであるから、当該相違点３は、上記第２．４．（５）（５−１）において検討したとおりの理由で、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
５．本願発明についてのまとめ
　以上検討したとおり、本願発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。