【手続補正書】
【提出日】平成18年4月7日(2006.4.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦型の多重ビットセルであって、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域の間のチャネル領域と、ゲート絶縁物によってチャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記第１のソース／ドレイン領域に結合された第１の伝送線と、
前記第２のソース／ドレイン領域に結合された第２の伝送線とを有し、
前記ＭＯＳＦＥＴは、ゲート絶縁物内の第１の記憶領域及び第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は第２のソース／ドレイン領域がソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とする縦型の多重ビットセル。
【請求項２】
請求項１記載の多重ビットセルにおいて、
動作の第１のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がソース領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がドレイン領域として働き、
動作の第２のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がドレイン領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がソース領域として働くことを特徴とする多重ビットセル。
【請求項３】
請求項１記載の多重ビットセルにおいて、
前記第１の伝送線は、埋設されたビット線を含むことを特徴とする多重ビットセル。
【請求項４】
請求項１記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とする多重ビットセル。
【請求項５】
請求項１記載の多重ビットセルにおいて、
前記第１の記憶領域は、前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域は、前記第２のソース／ドレイン領域に隣接することを特徴とする多重ビットセル。
【請求項６】
請求項５記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴが、隣接する第１のソース／ドレイン領域又は第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた前記電荷により、高いしきい値電圧が生成されることを特徴とする多重ビットセル。
【請求項７】
請求項１記載の多重ビットセルにおいて、
前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重ビットセル。
【請求項８】
請求項７記載の多重ビットセルにおいて、
前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチ酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重ビットセル。
【請求項９】
縦型の多重ビットセルであって、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記ゲートに結合されたワード線と、
前記第１のソース／ドレイン領域に結合された第１の伝送線と、
前記第２のソース／ドレイン領域に結合された第２の伝送線とを有し、
前記ＭＯＳＦＥＴは、前記ゲート絶縁物における第１の記憶領域及び第２の記憶領域の両者にプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域がソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
前記チャネル領域は、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とする縦型の多重ビットセル。
【請求項１０】
請求項９記載の多重ビットセルにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）が前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）が前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ２がＶｔ１より高いしきい値電圧を有することを特徴とする多重ビットセル。
【請求項１１】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重ビットセル。
【請求項１２】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重ビットセル。
【請求項１３】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は複合層を含むことを特徴とする多重ビットセル。
【請求項１４】
請求項１３記載の多重ビットセルにおいて、
前記複合層は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層を含むことを特徴とする多重ビットセル。
【請求項１５】
請求項１３記載の多重ビットセルにおいて、
前記複合層は、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層を含むことを特徴とする多重ビットセル。
【請求項１６】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の多層膜を含むことを特徴とする多重ビットセル。
【請求項１７】
メモリアレイであって、
基板から外方に延在すると共にトレンチによって離間し、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含む多数の縦型の多重ビットセルと、
前記メモリアレイの列に沿って各多重ビットセルの前記第２のソース／ドレイン領域に結合された多数の第１のデータ線と、
前記メモリアレイの行に沿って各多重ビットセルのゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各多重ビットセルの前記第１のソース／ドレイン領域に結合された多数の第２のデータ線とからなり、
少なくとも１つの多重ビットセルは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
前記プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とするメモリアレイ。
【請求項１８】
請求項１７記載のメモリアレイにおいて、
前記多数の第２のデータ線は、埋設されたデータ線であることを特徴とするメモリアレイ。
【請求項１９】
請求項１７記載のメモリアレイにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とするメモリアレイ。
【請求項２０】
請求項１７記載のメモリアレイにおいて、
前記第１の記憶領域は、前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域は、前記第２のソース／ドレイン領域に隣接することを特徴とするメモリアレイ。
【請求項２１】
請求項２０記載のメモリアレイにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つに電荷がプログラムされ、高いしきい値電圧が生成されることを特徴とするメモリアレイ。
【請求項２２】
請求項１７記載のメモリアレイにおいて、
各多重ビットセルの前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とするメモリアレイ。
【請求項２３】
請求項１７記載のメモリアレイにおいて、
前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とするメモリアレイ。
【請求項２４】
請求項１７記載のメモリアレイにおいて、
基板から延在する前記多数の縦型の多重ビットセルは、１．０フォトリソグラフィック加工寸法の面積（１Ｆ2）の大きさを有するトランジスタとして動作することを特徴とするメモリアレイ。
【請求項２５】
メモリアレイであって、
基板から外方に延在すると共に多数のトレンチによって離間した行及び列に形成された多数の縦型のピラーであって、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含むトランジスタとして働き、各トランジスタが、２フォトリソグラフィック加工寸法の面積（２Ｆ2）を有すると共に、２ビットを記憶することができ、各トランジスタについてのデータ記憶密度が、各１フォトリソグラフィック加工寸法の面積（１Ｆ2）について１ビットである多数の縦型のピラーと、
前記メモリアレイの列に沿って各トランジスタの前記第２のソース／ドレイン領域に結合された多数の第１の伝送線と、
前記メモリアレイの行に沿って各トランジスタの前記ゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各トランジスタの前記第１のソース／ドレイン領域に結合された多数の第２の伝送線とからなり、
少なくとも１つの多重ビットセルトランジスタは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とするメモリアレイ。
【請求項２６】
請求項２５記載のメモリアレイにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）は、前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）は、前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ１がＶｔ２より高いしきい値電圧を有することを特徴とするメモリアレイ。
【請求項２７】
請求項２５記載のメモリアレイにおいて、
前記多数の第１の伝送線は、埋設されたデータ線を含むことを特徴とするメモリアレイ。
【請求項２８】
請求項２５記載のメモリアレイにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とするメモリアレイ。
【請求項２９】
請求項２５記載のメモリアレイにおいて、
前記第１の記憶領域が前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域が前記第２のソース／ドレイン領域に隣接することを特徴とするメモリアレイ。
【請求項３０】
請求項２９記載のメモリアレイにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷により、高いしきい値電圧が生成されることを特徴とするメモリアレイ。
【請求項３１】
電子システムであって、
プロセッサと、
前記プロセッサに結合したメモリデバイスとを有し、
前記メモリデバイスはメモリアレイを含み、
前記メモリアレイは、
基板から外方に延在すると共にトレンチによって離間し、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記ソース及びドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含む多数の縦型のトランジスタと、
前記メモリアレイの列に沿って各縦型のトランジスタの前記第２のソース／ドレイン領域に結合された多数の第１の伝送線と、
前記メモリアレイの行に沿って各縦型のトランジスタの前記ゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各縦型のトランジスタの前記第１のソース／ドレイン領域に結合された多数の第２の伝送線と、
前記多数のワード線に結合されたワード線アドレスデコーダと、
前記多数の第１の伝送線に結合された第１のアドレスデコーダと、
前記多数の第２の伝送線に結合された第２のアドレスデコーダと、
前記第１及び第２の多数の伝送線に結合されたセンスアンプとを含み、
少なくとも１つのトランジスタは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とする電子システム。
【請求項３２】
請求項３１記載の電子システムにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）が前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）が前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ１がＶｔ２より高いしきい値電圧を有することを特徴とする電子システム。
【請求項３３】
請求項３１記載の電子システムにおいて、
前記多数の第１の伝送線は、埋設されたデータ線を含むことを特徴とする電子システム。
【請求項３４】
請求項３１記載の電子システムにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とする電子システム。
【請求項３５】
請求項３１記載の電子システムにおいて、
前記第１の記憶領域が前記第１のソース／ドレイン領域に隣接し、前記第２の記憶領域が前記第２のソース／ドレイン領域に隣接することを特徴とする電子システム。
【請求項３６】
請求項３５記載の電子システムにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷により、高いしきい値電圧が生成されることを特徴とする電子システム。
【請求項３７】
請求項３１記載の電子システムにおいて、
各トランジスタの前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とする電子システム。
【請求項３８】
請求項３７記載の電子システムにおいて、
各トランジスタの前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の絶縁物を含むことを特徴とする電子システム。
【請求項３９】
請求項３１記載の電子システムにおいて、
各トランジスタは、１．０フォトリソグラフィック加工寸法の面積（１Ｆ2）より遥かに小さい大きさを有するトランジスタとして動作することを特徴とする電子システム。
【請求項４０】
メモリを動作させる方法であって、
ＤＲＡＭアレイにおいて基板から外方に延在する１以上の縦型のＭＯＳＦＥＴをプログラムすることにより、１フォトリソグラフィック加工寸法の単位面積当り１ビットの記憶密度を有するようにし、前記ＤＲＡＭアレイにおける各ＭＯＳＦＥＴは、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含むものであり、前記１以上の縦型のＭＯＳＦＥＴをプログラムするに際し、前記１以上の縦型のＭＯＳＦＥＴを第１及び第２の方向でプログラムすることを含み、前記第１及び第２の方向でプログラムするに際し、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加し、
前記縦型のＭＯＳＦＥＴの前記第２のソース／ドレイン領域に第２の電圧電位を印加し、
前記縦型のＭＯＳＦＥＴのゲートにゲート電位を印加することを含み、
前記１以上の縦型のＭＯＳＦＥＴに前記第１、第２、及びゲート電位を印加するに際し、前記１以上のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロンの注入を生じさせ、これにより、プログラムされたＭＯＳＦＥＴが、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記プログラムされたＭＯＳＦＥＴが、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作することを含むことを特徴とする方法。
【請求項４１】
請求項４０記載の方法において、
第１の方向でプログラムする場合に、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加するに際し、前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域を接地することを含み、
前記第２のソース／ドレイン領域に第２の電圧電位を印加するに際し、前記第２のソース／ドレイン領域に高い電圧電位（ＶＤＤ）を印加し、前記縦型のＭＯＳＦＥＴの前記第１及び第２のソース／ドレイン領域間に導電チャネルを生成するために、前記ゲートにゲート電位を印加することを含むことを特徴とする方法。
【請求項４２】
請求項４１記載の方法において、
前記ＤＲＡＭアレイにおける１以上の縦型のＭＯＳＦＥＴを第１の方向で読み出すことをさらに含み、
前記１以上の縦型のＭＯＳＦＥＴを前記第１の方向で読み出すに際し、
前記第２のソース／ドレイン領域を接地し、
前記第１のソース／ドレイン領域をＶＤＤの部分電圧に予備充電し、
約１．０ボルトのゲート電位を前記ゲートに印加することを含むことを特徴とする方法。
【請求項４３】
請求項４２記載の方法において、
第１の方向でプログラムする場合に、
前記１以上の縦型のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロン注入を行うに際し、
前記第２のソース／ドレイン領域に隣接する前記ゲート絶縁物における前記第１の記憶領域に電荷をトラップすることを含み、
これにより、前記ＭＯＳＦＥＴを第１の方向で読み出すときに、前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、Ｖｔ２をＶｔ１より大きくすると共に、前記ＭＯＳＦＥＴが低減されたドレインソース電流で動作することを特徴とする方法。
【請求項４４】
請求項４３記載の方法において、
前記第２のソース／ドレイン領域に隣接したゲート絶縁物において電荷をトラップするに際し、前記ＭＯＳＦＥＴを第１の方向で読み出すときに、Ｖｔ２における通常のしきい値電圧を約０．５ボルト増加させることを含むことを特徴とする方法。
【請求項４５】
請求項４４記載の方法において、
前記第１及び第２の方向で前記１以上のＭＯＳＦＥＴを読み出すに際し、センスアンプを使用して合成されたドレイン電流の変化を検出することを含み、
第１の方向で読み出す際に、前記第１の電荷記憶領域に電荷がプログラムされていない場合に、約１０ｎｓにわたって指定したときに、前記ＭＯＳＦＥＴが、約１２．５μＡの合成されたドレイン電流の変化を示し得ることを特徴とする方法。
【請求項４６】
請求項４０記載の方法において、
第２の方向でプログラムする場合に、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加するに際し、前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に高い電圧電位（ＶＤＤ）を印加することを含み、
前記第２のソース／ドレイン領域に第２の電圧電位を印加するに際し、前記第２のソース／ドレイン領域を接地し、前記縦型のＭＯＳＦＥＴの前記第１及び第２のソース／ドレイン領域間に導通チャネルを生成するために、前記ゲートにゲート電位を印加することを含むことを特徴とする方法。
【請求項４７】
請求項４６記載の方法において、
前記ＤＲＡＭアレイにおける１以上の縦型のＭＯＳＦＥＴを第２の方向で読み出すことをさらに含み、
前記１以上の縦型のＭＯＳＦＥＴを前記第２の方向で読み出すに際し、
前記第１のソース／ドレイン領域を接地し、
前記第２のソース／ドレイン領域をＶＤＤの部分電圧に予備充電し、
約１．０ボルトのゲート電位を前記ゲートに印加することを含むことを特徴とする方法。
【請求項４８】
請求項４７記載の方法において、
第２の方向でプログラムする場合に、
前記１以上の縦型のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロンの注入を行うに際し、
前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物内の前記第２の記憶領域に電荷をトラップすることを含み、
前記ＭＯＳＦＥＴを第２の方向で読み出すときに、前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、Ｖｔ１がＶｔ２より大きく、前記ＭＯＳＦＥＴが低減されたドレインソース電流で動作することを特徴とする方法。
【請求項４９】
請求項４８記載の方法において、
前記第１のソース／ドレイン領域に隣接するゲート絶縁物内に電荷をトラップするに際し、
前記ＭＯＳＦＥＴを第１の方向で読み出すときに、Ｖｔ１における通常のしきい値電圧を約０．５ボルト増加させることを含むことを特徴とする方法。
【請求項５０】
請求項４９記載の方法において、
前記１以上のＭＯＳＦＥＴを第１及び第２の方向で読み出すに際し、センスアンプを使用して一体化したドレイン電流の変化を検出することを含み、
第２の方向で読み出す際に、前記第２の電荷記憶領域に電荷がプログラムされていない場合、約１０ｎｓにわたって指定したときに、前記ＭＯＳＦＥＴが、約１２．５μＡの合成されたドレイン電流の変化を示し得ることを特徴とする方法。
【請求項５１】
メモリを形成する方法であって、
縦型の多重ビットセルを形成することを有し、
前記縦型の多重ビットセルを形成するに際し、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成し、
前記第１のソース／ドレイン領域に結合される第１の伝送線を形成し、
前記第２のソース／ドレイン領域に結合される第２の伝送線を形成することを含み、
前記ＭＯＳＦＥＴを形成するに際し、前記ゲート絶縁物内の前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作し、前記プログラムされたＭＯＳＦＥＴが低減したドレインソース電流で動作するようにプログラムすることに適合したＭＯＳＦＥＴを形成することを特徴とするメモリを形成する方法。
【請求項５２】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、動作の第１のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がソース領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がドレイン領域として働き、
動作の第２のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がドレイン領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がソース領域として働くように、前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５３】
請求項５１記載の方法において、
前記第１の伝送線を形成するに際し、埋設されたビット線を形成することを含むことを特徴とする方法。
【請求項５４】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記第１の記憶領域及び前記第２の記憶領域の両者にトラップされた電荷を有するようプログラムすることに適合したＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５５】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記第１の記憶領域が前記第２のソース／ドレイン領域に隣接し、前記第２の記憶領域が前記第１のソース／ドレイン領域に隣接するようにＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５６】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記ＭＯＳＦＥＴの隣接する１つの前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされる電荷により、高いしきい値電圧を生成し、低減されたドレインソース電流で動作するように、前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５７】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、ゲート絶縁物が、約１０ナノメータ（ｎｍ）の厚さを有するようＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５８】
請求項５１記載の方法において、ＭＯＳＦＥＴを形成するに際し、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチ酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５９】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６０】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６１】
請求項６０記載の方法において、
複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成するに際し、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層ゲート絶縁物を形成することを含むことを特徴とする方法。
【請求項６２】
請求項６０記載の方法において、
複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成するに際し、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層ゲート絶縁物を形成することを含むことを特徴とする方法。
【請求項６３】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記ゲート絶縁物が、酸化物−窒化物−酸化物（ＯＮＯ）の多層膜を含むように前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６４】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、各１．０フォトリソグラフィック加工寸法の単位面積（１Ｆ2）当たり１ビットの記憶密度を有するＭＯＳＦＥＴを形成することを含むことを特徴とする方法。