【手続補正書】
【提出日】平成17年7月27日(2005.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基地局からのマルチパス信号を時間整合させるため、レイク受信機で使用される装置であって、
各々が符号トラッカを有する複数のレイクフィンガと、
各々が所与の基地局と関連付けられた互いに異なる符号を生成する複数の符号ジェネレータとを備え、
前記時間整合装置は、各レイクフィンガの符号トラッカに時間整合マルチパス信号を選択的に提供するための共有メモリと、
前記共有メモリの所与のロケーションにマルチパス信号を書き込むためのメモリ書き込みポインタと、
前記所与のロケーションから位置がずれた前記共有メモリのメモリロケーションからマルチパス信号を読み出すためのメモリ読み出しポインタとを備え、
前記符号ジェネレータの１つは、基地局符号を前記レイクフィンガの前記符号トラッカに提供し、
前記符号トラッカの各々は、前記読み出しポインタによって読み出された出力の１つを受け取ることを特徴とする装置。
【請求項２】
前記符号トラッカの各々は、前記メモリ書き込みポインタとメモリ読み出しポインタとの間のオフセットを調整して時間整合出力を提供するために、前記メモリ読み出しポインタに微小オフセットを提供することを特徴とする請求項１に記載の装置。
【請求項３】
前記基地局符号ジェネレータの１つを各レイクフィンガの前記符号トラッカに選択的に結合するためのマルチプレクサをさらに備えることを特徴とする請求項１に記載の装置。
【請求項４】
前記共有メモリは、循環バッファであることを特徴とする請求項１に記載の装置。
【請求項５】
前記メモリ読み出しポインタと前記メモリ書き込みポインタとの間のオフセットは、チップオフセットおよび前記微小オフセットによって決定されることを特徴とする請求項３に記載の装置。
【請求項６】
各チップオフセットは、前記レイクフィンガの１つに関連付けられることを特徴とする請求項５に記載の装置。
【請求項７】
各レイクフィンガの前記符号トラッカに結合された前記符号ジェネレータに応答して、前記メモリ読み出しポインタを変更する手段をさらに備えることを特徴とする請求項１に記載の装置。
【請求項８】
３つの符号ジェネレータを提供することを特徴とする請求項１に記載の装置。
【請求項９】
前記符号ジェネレータは、マルチプレクサによって符号トラッカに選択的に結合されることを特徴とする請求項８に記載の装置。
【請求項１０】
基地局から前記レイク受信機に送信されるチップ符号は、所定のチップレートで動作し、前記読み出しおよび書き込みポインタは、前記チップレートの２倍で動作することを特徴とする請求項１に記載の装置。
【請求項１１】
次のメモリロケーションをポイントするように前記書き込みポインタをインクリメントする手段をさらに備えることを特徴とする請求項１に記載の装置。
【請求項１２】
前記インクリメント手段は、前記書き込みポインタがインクリメントされて前記メモリ手段の最終ロケーションをポイントした場合、前記メモリ手段の先頭ロケーションをポイントするように前記書き込みポインタをインクリメントすることを特徴とする請求項１１に記載の装置。
【請求項１３】
レイク受信機のフィンガ内に設けられた複数の符号トラッカにマルチパス信号を適用するのに先立って、前記マルチパス信号を時間整合させるための方法であって、
循環バッファとして動作する共有メモリを提供するステップと、
基地局からマルチパス信号を受信するステップと、
所与のメモリロケーションで開始して、前記共有メモリにマルチパス信号を書き込み、前記共有メモリにマルチパス信号を書き込むロケーションをインクリメントするステップと、
基準タイミングスロットからのチップオフセット数を表すチップオフセットデータに応じて、前記メモリに信号を書き込んたロケーションから位置がずれたロケーションで、前記共有メモリに書き込まれたマルチパス信号を読み出すステップと、
各レイクフィンガに関連付けられたチップオフセットに従って、前記メモリから読み出された前記信号を各レイクフィンガの符号トラッカに選択的に結合するステップとを備えることを特徴とする方法。
【請求項１４】
各々が異なる符号を生成する複数の符号ジェネレータを提供するステップと、
前記基地局から受信する信号に対する相関を実行し、前記レイクフィンガのすべてによって共用される単一の共有メモリと符号ジェネレータとを使用して各レイクフィンガでパンクチュアルな時間整合信号を提供するため、前記符号ジェネレータの１つを各レイクフィンガの前記符号トラッカに選択的に結合するステップとをさらに備えることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記メモリの前記読み出しおよび書き込み動作は、基地局から受信し、前記レイク受信機によって処理される同期符号のチップレートの２倍で行われることを特徴とする請求項１３に記載の方法。
【請求項１６】
所与の基地局から複数のレイクフィンガを有するレイク受信機によって受信されるマルチパス信号の時間整合を提供するための方法であって、
前記基地局から符号化されたマルチパス信号を受信するステップと、
前記信号を共有メモリの所与のロケーションに書き込むステップと、
与えられたチップオフセットに応じて書き込みロケーションから位置がずれた前記共有メモリのロケーションから前記信号を読み出すことによって、前記共有メモリから読み出されるときに、前記信号を時間整合させるようにするステップとを備え、
前記基地局は、前記レイク受信機に、所与のチップレートで信号を送信し、前記共有メモリは、前記共有メモリに対する読み出しおよび書き込みを行う場合に、前記チップレートの２倍で動作することを特徴とする方法。
【請求項１７】
前記共有メモリからの各信号供給を、各レイクフィンガに関連付けられたチップオフセットに基づいて定められたレイクフィンガの符号トラッカに結合することを特徴とする請求項１６に記載の方法。
【請求項１８】
符号ジェネレータの群から選択された単一の符号ジェネレータを前記符号トラッカに結合するステップであって、選択された前記符号ジェネレータは、前記レイク受信機に送信を行う前記基地局によって利用される符号と同じ符号を生成するステップをさらに備えることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記チップオフセットは各々あるレイクフィンガに関連付けられることを特徴とする請求項１７に記載の方法。
【請求項２０】
各符号トラッカは、前記基地局から受信したデータを、前記符号ジェネレータからの符号に対する相関によって変換することを特徴とする請求項１７に記載の方法。
【請求項２１】
前記書き込みロケーションとの関係で前記共有メモリの前記読み出しロケーションを調整するための前記チップオフセットは、各チップオフセットに関連付けられたレイクフィンガに従って決定されることを特徴とする請求項１７に記載の方法。
【請求項２２】
前記符号トラッカは、前記メモリ読み出しロケーションと前記メモリ書き込みロケーションとの間のオフセットのさらなる調整を提供するため、前記符号トラッカによって処理される信号の相関に応じて微小オフセットを生成することを特徴とする請求項１６に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
一例では、ＵＥは、３つまたはより多くの基地局を追跡することができる。レイク受信機は、従来のように相互相関器（ｃｒｏｓｓ  ｃｏｒｒｅｌａｔｏｒ）および符号ジェネレータ（ｃｏｄｅ  ｇｅｎｅｒａｔｏｒ）を用いて、基地局から受信した送波を逆拡散するのに利用される。ＵＥ受信機は、直接（すなわち、見通し方向（ｌｉｎｅ  ｏｆ  ｓｉｇｈｔ））ＲＦ波と、伝送経路長の違いや反射などが原因の遅延（すなわち、マルチパス）波の両方を受信する。直接波は、必ずしも最強信号ではなかったり、受信に十分な強さをもっていなかったりするので、直接波エネルギーを遅延波エネルギーと合成する（組み合わせる）ことによって、よりよい信号が得られる。レイク受信機の各フィンガ（ｆｉｎｇｅｒ）には、逆拡散を実行するための相互相関器と符号ジェネレータが提供される。時間オフセットが、遅延回路を使用して調整され、すべての信号は、適切な遅延を課された後、一緒に加算される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
図４を参照すると、レイクフィンガを６つ含む従来のレイク構造が示されている。すべてのレイクフィンガは設計および機能に関して実質的に同じであるので、図を簡略にするため、図４には１つのレイクフィンガだけを詳細に示してある。先に説明したように、図３に示され、図４の簡略ブロック図にも示される符号トラッカ１０は、好ましくは読み出しポートおよび書き込みポートを有する循環バッファである遅延素子５２に供給される、パンクチュアル出力１４ｃ（図３参照）を生成する。パンクチュアル入力を書き込むロケーションをポイントする書き込みポインタ５４は、チップレートでインクリメントし、バッファ５２内の次のチップロケーションをポイントし続ける。読み出しポインタ５７もチップレートでインクリメントするが、基準スロットタイミングからのチップオフセット数に基づいて、書き込みポインタ５４から位置をずらされている。微小（ｆｉｎｅ）オフセットが、符号オフセット回路５６から取得されるが、この回路は、チップオフセットを５６ａで、符号トラッカからの出力を５６ｂで、符号ジェネレータ５８からの出力を５６ｃで受け取り、メモリ読み出しポインタ５７をさらに調整するための微小オフセットを提供する。バッファ５２は、時間整合出力を提供する。残りのレイクフィンガ「２」から「６」も同じように動作することは理解されよう。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
レイクフィンガの符号トラッカ１０’が、例えば、符号ジェネレータ６２に６４または６６の一方に変えるよう要求した場合、その符号ジェネレータに関連付けられたレイクフィンガ用のメモリ読み出しポインタ６８を調整する。その符号トラッカ１０’に対応する読み出しポイントは、１だけインクリメントされるか、またはデクリメントされる。本発明の独特なメモリ共有構成は、６つのレイクフィンガのすべてで単一のメモリ６０を共有して使用することを可能にし、その結果、メモリの３対１節約を実現する。これは、６つのレイクフィンガのすべてで共用されるメモリは１つしか存在しないが、符号トラッカ１０’はチップ当り２つのサンプルを必要とするので、共有メモリ（６０）はチップレートの２倍で動作するという事実に基づく。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
したがって、符号トラッカ１０’は、復号化された基地局符号に従って、パンクチュアルな時間整合出力７０を提供する。図４に示す符号オフセット回路５６も含む符号トラッカ１０’は、図４に関して先に説明したのと同様の方式で、メモリ読み出しポインタ６８に微細オフセット出力１０ａ’を提供する。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2005514853.tif 000001
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2005514853.tif 000002