【手続補正書】
【提出日】平成17年10月7日(2005.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセルであって、
ソース、ドレイン、およびゲートを有するデルタドープされた炭化シリコンＭＥＳＦＥＴであって、前記ゲートは、前記ソースと前記ドレインとの間にあり、かつ第１の導電型のドープされたチャネル層に延在する炭化シリコンＭＥＳＦＥＴと、
前記ソースおよび前記ドレインに隣接する炭化シリコンの領域であって、前記ソースおよび前記ゲートと、前記ドレインと前記ゲートとのそれぞれ１つの間に延在し、前記ドープされたチャネル層のキャリア濃度より大きなキャリア濃度を有し、前記ゲートから離間される炭化シリコンの領域と
を含むことを特徴とするＭＥＳＦＥＴのユニットセル。
【請求項２】
前記デルタドープされた炭化シリコンＭＥＳＦＥＴおよび前記炭化シリコンの領域は、
炭化シリコン基板と、
前記基板上の第１の導電型の炭化シリコンのデルタドープされた層とを含み、
前記デルタドープされた層上の前記第１の導電型の炭化シリコンの前記ドープされたチャネル層は、前記デルタドープされた層の少なくとも１つのキャリア濃度より小さいキャリア濃度を有し、前記デルタドープされた炭化シリコンＭＥＳＦＥＴおよび炭化シリコンの領域はさらに、
それぞれ前記ソースおよび前記ドレインを規定する前記ドープされたチャネル層上のオーミックコンタクトと、
前記ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する、前記ドープされたチャネル層上の前記第１の導電型の炭化シリコンのキャップ層と、
第１の距離だけ、前記キャップ層を通って前記ドープされたチャネル層に延在する第１のフロアを有する、前記ソースと前記ドレインとの間の第１のリセスとを含み、
前記第１のリセス内の前記ゲートは、前記ドープされたチャネル層に延在し、前記デルタドープされた炭化シリコンＭＥＳＦＥＴおよび炭化シリコンの領域はさらに、
第２のフロアを有する、前記ソースと前記ドレインとの間の第２のリセスを含み、前記第２のフロアは、前記第１の距離より短い第２の距離だけ、前記キャップ層を通って前記ドープされたチャネル層へ延在し、かつそれぞれ側壁を有し、前記側壁は、前記ソースおよび前記ゲートと、前記ドレインおよび前記ゲートとのそれぞれ１つの間にあり、かつ前記ゲート、前記ソース、および前記ドレインから離間し、前記炭化シリコンの領域を提供するために、前記ソースおよび前記ゲートと、前記ドレインおよび前記ゲートとのそれぞれ１つの間に延在する前記キャップ層の領域を規定することを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項３】
前記第２のリセスの第２のフロアは、第３の距離だけ前記ドープされたチャネル層内に延在することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項４】
前記炭化シリコン基板は、半絶縁性の炭化シリコン基板を含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項５】
前記第１の導電型の炭化シリコンは、ｎ型導電性の炭化シリコンを含むことを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項６】
前記第１の導電型の炭化シリコンは、ｐ型導電性の炭化シリコンを含むことを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項７】
前記炭化シリコンの領域は、注入された領域であることを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項８】
前記炭化シリコンの領域が、前記デルタドープされた層および前記ドープされたチャネル層とともに単一の成長ステップで成長されることを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項９】
前記デルタドープされた層、前記ドープされたチャネル層、および前記キャップ層が、前記基板上に堆積されることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１０】
前記キャップ層は、約３×１０１７ｃｍ−３から約６×１０１７ｃｍ−３のキャリア濃度を有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１１】
前記キャップ層は、約５００Åから約１０００Åの厚みを有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１２】
前記デルタドープされた層は、約２×１０１８ｃｍ−３から約３×１０１８ｃｍ−３のキャリア濃度を有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１３】
前記デルタドープされた層は、約２００Åから約３００Åの厚みを有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１４】
前記ドープされたチャネル層は、約１×１０１６ｃｍ−３から約５×１０１６ｃｍ−３のキャリア濃度を有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１５】
前記ドープされたチャネル層は、約１８００Åから約３５００Åの厚みを有することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１６】
前記基板と前記デルタドープされた層との間に第２の導電型の炭化シリコンのバッファ層をさらに含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項１７】
前記バッファ層は、約１．０×１０１６ｃｍ−３から約６×１０１６ｃｍ−３のキャリア濃度を有することを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
【請求項１８】
前記バッファ層は、約０．５μｍの厚みを有することを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
【請求項１９】
前記第２の導電型の炭化シリコンは、ｐ型導電性の炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
【請求項２０】
前記第２の導電型の炭化シリコンは、ｎ型導電性の炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
【請求項２１】
前記第２の導電型の炭化シリコンは、ドープされていない炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
【請求項２２】
前記ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する、前記ソースおよび前記ドレインの下の第１の導電型の炭化シリコンの領域をさらに含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２３】
前記第１の導電型の炭化シリコンの領域は、少なくとも約１×１０１９ｃｍ−３のキャリア濃度を有することを特徴とする請求項２２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２４】
前記キャップ層および前記ドープされたチャネル層上の酸化物層をさらに含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２５】
前記オーミックコンタクトは、ニッケルコンタクトを含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２６】
前記オーミックコンタクト上の上層をさらに含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２７】
前記デルタドープされた層および前記ドープされたチャネル層は、側壁を有するメサを形成し、前記側壁が、前記トランジスタの周囲を規定し、かつ前記デルタドープされた層および前記ドープされたチャネル層を通して延在することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項２８】
前記メサの前記側壁は、前記基板内へ延在することを特徴とする請求項２７に記載のＭＥＳＦＥＴのユニットセル。
【請求項２９】
前記第１の距離は、約０．０８μｍから約０．２５μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３０】
前記ゲートは、前記ドープされたチャネル層上のクロムの第１のゲート層を含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３１】
前記ゲートは、前記第１のゲート層上の上層をさらに含み、前記上層は、白金および金を含むことを特徴とする請求項３０に記載のＭＥＳＦＥＴのユニットセル。
【請求項３２】
前記ゲートは、前記ドープされたチャネル層上のニッケルの第１のゲート層を含むことを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３３】
前記ゲートは、前記第１のゲート層上の上層をさらに含み、前記上層は、金を含むことを特徴とする請求項３２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３４】
前記ゲートは、約０．４μｍから約０．７μｍの長さを有することを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項３５】
前記ソースから前記ゲートへの距離は、約０．５μｍから約０．７μｍであることを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項３６】
前記ドレインから前記ゲートへの距離は、約１．５μｍから約２μｍであることを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
【請求項３７】
前記第２の距離は、約５００Åから約１０００Åであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３８】
前記ソースと前記第２のリセスの側壁の中の第１の側壁との間の距離は、約０．１μｍから約０．４μｍであり、
前記ドレインと前記第２のリセスの側壁の中の第２の側壁との間の距離は、約０．９μｍから約１．７μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項３９】
前記第２のリセスの側壁の中の第１の側壁と前記ゲートとの間の距離は、約０．３μｍから約０．６μｍであり、
前記第２のリセスの側壁の中の第２の側壁と前記ゲートとの間の距離は、約０．３μｍから約０．６μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
【請求項４０】
第１のゲートから第２のゲートへの距離は、約２０μｍから約５０μｍであることを特徴とする請求項１に記載の多数のユニットセルを含むＭＥＳＦＥＴのユニットセル。
【請求項４１】
金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の形成方法であって、
ソース、ドレイン、およびゲートを有するデルタドープされた炭化シリコンＭＥＳＦＥＴを形成するステップを含み、前記ゲートは、前記ソースと前記ドレインとの間にあり、かつ第１の導電型のドープされたチャネル層に延在し、前記形成方法はさらに、
前記ソースおよび前記ドレインに隣接して炭化シリコンの領域を形成するステップを含み、前記炭化シリコンの領域は、前記ソースおよび前記ゲートと、前記ドレインと前記ゲートとのそれぞれ１つの間に延在し、前記ドープされたチャネル層のキャリア濃度より大きなキャリア濃度を有し、前記ゲートから離間されることを特徴とする形成方法。
【請求項４２】
デルタドープされた炭化シリコンＭＥＳＦＥＴを形成しかつ炭化シリコンの領域を形成するステップは、
炭化シリコン基板上に第１の導電型の炭化シリコンのデルタドープされた層を形成するステップと、
前記デルタドープされた層の少なくとも１つのキャリア濃度より小さいキャリア濃度を有する、前記デルタドープされた層上に前記第１の導電型の炭化シリコンの前記ドープされたチャネル層を形成するステップと、
それぞれ前記ソースおよび前記ドレインを規定する前記ドープされたチャネル層上にオーミックコンタクトを形成するステップと、
前記ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する、前記ドープされたチャネル層上に前記第１の導電型の炭化シリコンのキャップ層を形成するステップと、
第１の距離だけ、前記キャップ層を通って前記ドープされたチャネル層に延在する第１のフロアを有する、前記ソースと前記ドレインとの間の第１のリセスを形成するステップと、
前記ドープされたチャネル層に延在する前記第１のリセス内の前記ゲートを形成するステップと、
第２のフロアを有する、前記ソースと前記ドレインとの間の第２のリセスを形成するステップとを含み、前記第２のフロアは、前記第１の距離より短い第２の距離だけ、前記キャップ層を通って前記ドープされたチャネル層へ延在し、かつそれぞれ側壁を有し、前記側壁は、前記ソースおよび前記ゲートと、前記ドレインおよび前記ゲートとのそれぞれ１つの間にあり、かつ前記ゲート、前記ソース、および前記ドレインから離間し、前記炭化シリコンの領域を提供するために、前記ソースおよび前記ゲートと、前記ドレインおよび前記ゲートとのそれぞれ１つの間に延在する前記キャップ層の領域を規定することを特徴とする請求項４１に記載の形成方法。
【請求項４３】
デルタドープされた層を形成するステップ、ドープされたチャネル層を形成するステップ、およびキャップ層を形成するステップが、単一の成長ステップで、前記デルタドープされた層、前記ドープされたチャネル層、および前記キャップ層のエピタキシャル成長のステップを含むことを特徴とする請求項４２に記載の形成方法。
【請求項４４】
単一の成長ステップにおけるソース材料濃度が、前記ドープされたチャネル層を成長するための第１の時間で変更され、かつ前記キャップ層を成長するための第２の時間で変更されることを特徴とする請求項４３に記載の形成方法。
【請求項４５】
前記キャップ層を形成するステップは、前記ドープされたチャネル層の第１の導電型のドーパントを注入することを含むことを特徴とする請求項４３に記載の形成方法。
【請求項４６】
デルタドープされた層を形成するステップ、ドープされたチャネル層を形成するステップ、およびキャップ層を形成するステップは、前記デルタドープされた層を堆積するステップ、前記ドープされたチャネル層を堆積するステップ、および前記キャップ層を堆積するステップを含むことを特徴とする請求項４２に記載の形成方法。
【請求項４７】
前記第１の導電型の炭化シリコンは、ｎ型導電性の炭化シリコンを含むことを特徴とする請求項４２に記載の形成方法。
【請求項４８】
前記第１の導電型の炭化シリコンは、ｐ型導電性の炭化シリコンを含むことを特徴とする請求項４２に記載の形成方法。
【請求項４９】
前記基板と前記デルタドープされた層との間にバッファ層を形成するステップさらに含むことを特徴とする請求項４２に記載の形成方法。
【請求項５０】
バッファ層を形成するステップは、ｐ型導電性の炭化シリコン層を形成するステップを含むことを特徴とする請求項４９に記載の形成方法。
【請求項５１】
バッファ層を形成するステップは、ｎ型導電性の炭化シリコン層を形成するステップを含むことを特徴とする請求項４９に記載の形成方法。
【請求項５２】
バッファ層を形成するステップは、ドープされていない炭化シリコン層を形成するステップを含むことを特徴とする請求項４９に記載の形成方法。
【請求項５３】
前記オーミックコンタクトを形成するステップは、
前記ＭＥＳＦＥＴのソース領域に隣接する領域内の前記キャップ層を通してコンタクトウィンドウをエッチングするステップと、
前記コンタクトウィンドウ内に前記オーミックコンタクトを形成するステップとを含むことを特徴とする請求項４２に記載の形成方法。
【請求項５４】
前記ドープされたチャネル層より大きいキャリア濃度を有する、ｎ型導電性の炭化シリコンの多くドープされた領域を提供するように、前記ソースおよび前記ドレインの下の領域にｎ型ドーパントを注入することをさらに含み、
前記オーミックコンタクトを形成するステップは、前記多くドープされた領域にオーミックコンタクトを形成することを含むことを特徴とする請求項４２に記載の形成方法。
【請求項５５】
メサを形成するように、前記デルタドープされた層、前記ドープされたチャネル層、前記キャップ層、および前記多くドープされた領域をエッチングするステップをさらに含むことを特徴とする請求項５４に記載の形成方法。
【請求項５６】
前記ｎ型ドーパントを注入するステップは、前記ｎ型ドーパントを活性化するために、前記ｎ型ドーパントをアニールすることをさらに含むことを特徴とする請求項５４に記載の形成方法。
【請求項５７】
前記ＭＥＳＦＥＴ上に酸化物層を成長するステップをさらに含むことを特徴とする請求項４２に記載の形成方法。
【請求項５８】
前記ＭＥＳＦＥＴ上に酸化物層を堆積するステップをさらに含むことを特徴とする請求項４２に記載の形成方法。
【請求項５９】
前記第２のリセスを形成するステップは、
前記第２のリセスのために前記キャップ層上にマスクを形成するステップと、
前記マスクにしたがって、前記ドープされたチャネル層に延在する前記第２の距離だけ、前記キャップ層を通ってエッチングするステップとを含むことを特徴とする請求項４２に記載の形成方法。
【請求項６０】
前記第２のリセスを形成するステップは、
前記第２のリセスのために前記キャップ層上にマスクを形成するステップと、
前記マスクにしたがって、前記第２の距離だけ、前記ドープされたチャネル層に延在する前記キャップ層を通ってエッチングするステップとを含むことを特徴とする請求項４２に記載の形成方法。
【請求項６１】
前記第１のリセスを形成するステップは、
前記第１のリセスのためのマスクを形成するステップと、
前記マスクにしたがって前記第１の距離だけ前記第２のフロア内をエッチングするステップとを含むことを特徴とする請求項４２に記載の形成方法。
【請求項６２】
ＭＥＳＦＥＴを形成する方法であって、
炭化シリコン基板上に第２の導電型のバッファ層を形成するステップと、
単一の成長ステップで、全て第１の導電型のデルタドープされた層、ドープされたチャネル層、およびキャップ層をエピタキシャル成長するステップとを含み、ソース材料キャリア濃度が、前記ドープされたチャネル層を成長するための第１の時間で変更され、かつ前記キャップ層を成長するための第２の時間で変更され、前記方法はさらに、
第１の導電型のインプラントのためのマスクを形成するステップと、
第１の導電型のインプラントを注入し、かつアニールによって前記第１の導電型インプラントを活性化するステップと、
メサを形成するために、前記デルタドープされた層、前記ドープされたチャネル層、前記キャップ層、および前記第１の導電型のインプラントをエッチングするステップと、
第１のリセスのためのマスクを形成し、かつ第１のフロアを有する、ソースとドレインとの間に前記第１のリセスをエッチングするステップとを含み、前記第１のフロアが、第１の距離だけ、前記酸化物層および前記キャップ層を通って前記ドープされたチャネル層内へ延在し、かつそれぞれ側壁を有し、前記側壁が、前記ソースおよび前記ゲートと、前記ドレインおよび前記ゲートとのそれぞれ１つの間にあり、前記方法はさらに、
前記第１のリセス内の前記キャップ層上に酸化物層を成長するステップと、
前記ソースおよび前記ドレインのためのウィンドウを開口するステップと、
前記ウィンドウ上にオーミックコンタクトを形成するステップと、
第２のリセスのためにマスクを形成するステップと、
前記第１の距離より長い第２の距離だけ、前記ドープされたチャネル層内に延在する第２のリセスをエッチングするステップと、
前記ドープされたチャネル層内に延在する前記第２のリセス内にゲートを形成するステップとをさらに含むことを特徴とする請求項４１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】デルタドープされた炭化シリコン金属半導体電界効果トランジスタ、およびデルタドープされた炭化シリコン金属半導体電界効果トランジスタの製造方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
同様に、Ｐａｌｍｏｕｒに一般に譲渡された特許（特許文献４）は、ＳｉＣのｎ＋領域上に形成されたソースおよびドレインコンタクト、および基板とチャネルが形成されるｎ型層との間の任意に軽くドープされたエピタキシャル層を有するＳｉＣ  ＭＥＳＦＥＴを開示する。Ｓｒｉｒａｍらへの特許（特許文献５）も、ＳｉＣ  ＭＥＳＦＥＴ、および高周波数動作に関するＭＥＳＦＥＴの性能を低減することがある「表面効果」を解消するとして記載された構造を開示する。Ｓｒｉｒａｍらは、ｎ＋ソースおよびドレインコンタクト領域、ならびにｐ型バッファ層を使用するＳｉＣ  ＭＥＳＦＥＴも開示する。ＭＥＳＦＥＴは、「High Voltage Silicon Carbide MESFETs and Methods of Fabricating the Same」との名称のBaligaへの特許（特許文献５）、および「Semiconductor Device」との名称で公開された（特許文献６）に論じられている。しかしながら、これらの特許に報告された性能にもかかわらず、ＳｉＣ  ＭＥＳＦＥＴをさらに改善することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
【特許文献１】米国特許第４７６２８０６号明細書
【特許文献２】米国特許第４７５７０２８号明細書
【特許文献３】米国特許第５２７０５５４号明細書
【特許文献４】米国特許第５９２５８９５号明細書
【特許文献５】米国特許第５３９９８８３号明細書
【特許文献６】国際公開第０１／６７５２１  Ａ１号パンフレット
【非特許文献１】Yokogawaら、「Electronic Properties of Nitrogen Delta-Doped Silicon Carbide Layers」、ＭＲＳ秋シンポジウム、2000年
【非特許文献２】Konstantinovら、「Investigation of Lo-Hi-Lo and Delta-Doped Silicon Carbide Structure」、ＭＲＳ秋シンポジウム、2000年