【手続補正書】
【提出日】平成18年10月27日(2006.10.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）並列の電気的テスト用に構成された複数のテスト構造体を有するテスト・チップを作製するための情報を供給し、（ｂ）並列電気テスタを用いて前記テスト・チップ上の前記テスト構造体を電気的にテストし、（ｃ）前記電気的テストの結果を分析して、前記テスト・チップ上の欠陥を位置決めすることを特徴とする、集積回路の電気的に測定された欠陥を高速位置決めする方法。
【請求項２】
さらに、検査ツールを用いて前記テスト・チップ上の前記位置決めされた欠陥を検査する、請求項１に記載された方法。
【請求項３】
前記検査ツールは走査電子顕微鏡（ＳＥＭ）である、請求項２に記載された方法。
【請求項４】
前記走査電子顕微鏡の視野とコンパチブルであるように前記テスト・チップ上の前記テスト構造体のサイズを調整する、請求項３に記載された方法。
【請求項５】
前記テスト構造体を１つ以上のパッド・グループにグループ化し、１つのパッド・グループにおける前記テスト構造体が一緒に並列に電気的にテストされるものである、請求項１に記載された方法。
【請求項６】
１つのパッド・グループは、  ２列のテスト構造体と、  前記２列のテスト構造体の間に配置された２列のパッドと、を含むものである、請求項５に記載の方法。
【請求項７】
複数のパッド・グループを１つ以上のスティックにグループ化し、１つのスティックにおける前記パッド・グループは一緒に並列に電気的にテストされるものである、請求項５に記載の方法。
【請求項８】
１つのスティックにおける前記パッド・グループは、前記並列電気テスタに接続されたプローブ・カードを用いて一緒に並列に電気的にテストされるものである、請求項７に記載の方法。
【請求項９】
複数のテスト構造体と、それに対応するパッドとを有する１つ以上のセルが、１つのスティックにおける２つのパッド・グループの間に配置されており、前記１つ以上のセルを用いて前記プローブ・カードの動作が検証される、請求項８に記載の方法。
【請求項１０】
さらに、２つ以上のスティックを一緒にレイアウトにおいて重ねることを特徴とする、請求項７に記載の方法。
【請求項１１】
さらに、スキャナ・フィールド内に適合するよう前記レイアウトにおいて一緒に重ねるスティックの数を調整することを特徴とする、請求項１０に記載の方法。
【請求項１２】
さらに、光学的検査ツールを用いて前記テスト・チップをインライン検査することを特徴とする、請求項１に記載の方法。
【請求項１３】
前記テスト・チップは複数の設計パターンのバリエーションを含むものであることを特徴とする、請求項１に記載の方法。
【請求項１４】
前記テスト構造体は２端子または４端子テスト構造体であることを特徴とする、請求項１に記載の方法。
【請求項１５】
前記テスト構造体の１つはスネーク櫛状セルであって、前記スネーク櫛状セルにおける欠陥を、前記スネーク櫛状セル内の位置に位置決めするよう構成されたスネーク櫛状セルである、請求項１に記載の方法。
【請求項１６】
電気的テストは、  測定電圧に基づいて決定された線抵抗を第１の閾値抵抗と比較し、  前記線抵抗が前記第１の閾値抵抗より小さいとき、ソフト短絡を検出し、  前記線抵抗を第２の閾値抵抗と比較し、  前記線抵抗が前記第２の閾値抵抗より小さいとき、ハード短絡を検出し、  前記第１の閾値抵抗は前記第２の閾値抵抗より大きいものである、請求項１に記載の方法。
【請求項１７】
電気的テストは、  互いに隣接する複数の線についての平均抵抗を決定し、  線抵抗を前記平均抵抗と比較し、  前記線抵抗が前記平均抵抗より第１の指定量だけ小さいとき、ソフト短絡を検出し、  前記線抵抗が前記平均抵抗より第２の指定量だけ小さいとき、ハード短絡を検出し、  前記第１の指定量は前記第２の指定量より小さいものである、請求項１に記載の方法。
【請求項１８】
前記並列電気テスタはウェハ・ローダおよびウェハ・プローバに接続され、  さらに、１つ以上のテスト・チップを、テストするために前記ウェハ・ローダから前記ウェハ・プローバにロードし、  前記ウェハ・プローバは、並列に電気的にテストされるべき前記テスト・チップ上の前記テスト構造体に電気的にコンタクトを形成するためのプローブ・カードを含むものである、請求項１に記載の方法。
【請求項１９】
さらに、前記プローブ・カードと前記並列電気テスタにおけるピン終端モジュールの間でテスト信号を伝送し、  前記ピン終端モジュールと前記並列電気テスタにおける測定制御モジュールの間でテスト信号を伝送し、  前記並列電気テスタにおけるテスタ制御モジュールから前記ウェハ・プローバにコマンドを送信する、請求項１８に記載の方法。
【請求項２０】
さらに、前記測定制御モジュールから前記ピン終端モジュールに、電圧源を供給し制御信号を送信するものである、請求項１９に記載の方法。
【請求項２１】
さらに、前記プローブ・カードから前記ピン終端モジュールにおける複数のスイッチ・カードにおいてテスト信号を受け取り、各スイッチ・カードは前記プローブ・カードからの１つのグループのピンに接続されるものである、請求項１９に記載の方法。
【請求項２２】
スイッチ・カードが、テスト構造体における抵抗、終端抵抗および電圧源を有する抵抗分割器を形成する、請求項２１に記載の方法。
【請求項２３】
スイッチ・カードが、  各ピン終端回路が前記プローブ・カードからのピンに接続される複数のピン終端回路と、  各ディジタル・マルチプレクサ制御手段が２つのピン終端回路に接続される複数のディジタル・マルチプレクサ制御手段と、を含む、請求項２１に記載の方法。
【請求項２４】
１つのピン終端回路が、各カッド・スイッチに電圧源および制御信号が結合される複数のカッド・スイッチを含んでいる、請求項２３に記載の方法。
【請求項２５】
さらに、前記プローブ・カードから前記測定制御モジュールにおけるマルチプレクサ・モジュールにおいてテスト信号を受け取り、  前記プローブ・カードから受け取った１組のテスト信号を１つのディジタル捕捉信号の形に合成し、  前記ディジタル捕捉信号をディジタル捕捉カードに伝送することを特徴とする、請求項１９に記載の方法。
【請求項２６】
結果を分析することは、検出された欠陥を、ランダム欠陥またはシステム上の欠陥として分類することを含むものである、請求項１に記載の方法。
【請求項２７】
さらに、テスト・チップ設計パターンをレイアウト・ビンにグループ化し、  各レイアウト・ビンについて故障計数値をプロットする、請求項２６に記載の方法。
【請求項２８】
集積回路の電気的に測定された欠陥を高速位置決めするシステムであって、（ａ）並列に電気的にテストされるよう構成された複数のテスト構造体を有するテスト・チップと、（ｂ）前記テスト・チップ上の前記テスト構造体を並列に電気的にテストするよう構成された並列電気テスタと、（ｃ）前記並列電気テスタからの結果を分析して前記テスト・チップ上の欠陥を位置決めするよう構成されたプロセッサと、を具える、システム。
【請求項２９】
さらに、前記テスト・チップ上の前記位置決めされた欠陥を検査するよう構成された検査ツール含む、請求項２８に記載のシステム。
【請求項３０】
前記検査ツールは走査電子顕微鏡（ＳＥＭ）である、請求項２９に記載のシステム。
【請求項３１】
前記テスト・チップ上の前記テスト構造体は前記走査電子顕微鏡の視野とコンパチブルであるようにサイズが調整されるものである、請求項３０に記載のシステム。
【請求項３２】
前記テスト構造体は１つ以上のパッド・グループにグループ化され、１つのパッド・グループにおける前記テスト構造体は一緒に並列に電気的にテストされるものである、請求項２８に記載のシステム。
【請求項３３】
１つのパッド・グループは、  ２列のテスト構造体と、  前記２列のテスト構造体の間に配置された２列のパッドと、を含むものである、請求項３２に記載のシステム。
【請求項３４】
複数のパッド・グループを１つ以上のスティックにグループ化し、１つのスティックにおける前記パッド・グループは一緒に並列に電気的にテストされるものである、請求項３２に記載のシステム。
【請求項３５】
１つのスティックにおける前記パッド・グループは、前記並列電気テスタに接続されたプローブ・カードを用いて一緒に並列に電気的にテストされるものである、請求項３４に記載のシステム。
【請求項３６】
複数のテスト構造体と、それに対応するパッドとを有する１つ以上のセルが、１つのスティックにおける２つのパッド・グループの間に配置されており、前記１つ以上のセルを用いて前記プローブ・カードの動作が検証される、請求項３５に記載のシステム。
【請求項３７】
２つ以上のスティックが一緒にレイアウトにおいて重ねられることを特徴とする、請求項３４に記載のシステム。
【請求項３８】
スキャナ・フィールド内に適合するよう前記レイアウトにおいて一緒に重ねられるスティックの数が調整されることを特徴とする、請求項３７に記載のシステム。
【請求項３９】
さらに、前記テスト・チップをインライン検査するための光学的検査ツールを具える、請求項２８に記載のシステム。
【請求項４０】
前記テスト・チップは複数の設計パターンのバリエーションを含むものである、請求項２８に記載のシステム。
【請求項４１】
前記テスト構造体は２端子または４端子テスト構造体である、請求項２８に記載のシステム。
【請求項４２】
前記テスト構造体の１つはスネーク櫛状セルであって、前記スネーク櫛状セルにおける欠陥を、前記スネーク櫛状セル内の位置に位置決めするよう構成されたスネーク櫛状セルである、請求項２８に記載のシステム。
【請求項４３】
複数のテスト構造体が１つ以上のレベルに配置されている、請求項２８に記載のシステム。
【請求項４４】
別のレベル上のテスト構造体より下のテスト構造体が電気的にテストされる、請求項４３に記載のシステム。
【請求項４５】
異なる２つのレベルにおけるテスト構造体の間の相互作用が測定される、請求項４３に記載のシステム。
【請求項４６】
前記並列電気テスタは、  測定電圧に基づいて決定された線抵抗を第１の閾値抵抗と比較し、  前記線抵抗が前記第１の閾値抵抗より小さいとき、ソフト短絡を検出し、  前記線抵抗を第２の閾値抵抗と比較し、  前記線抵抗が前記第２の閾値抵抗より小さいとき、ハード短絡を検出するよう構成され、  前記第１の閾値抵抗は前記第２の閾値抵抗より大きいものである、請求項２８に記載のシステム。
【請求項４７】
前記並列電気テスタは、  互いに隣接する複数の線についての平均抵抗を決定し、  線抵抗を前記平均抵抗と比較し、  前記線抵抗が前記平均抵抗より第１の指定量だけ小さいとき、ソフト短絡を検出し、  前記線抵抗が前記平均抵抗より第２の指定量だけ小さいとき、ハード短絡を検出するよう構成され、  前記第１の指定量は前記第２の指定量より小さいものである、請求項２８に記載のシステム。
【請求項４８】
前記並列電気テスタはウェハ・ローダおよびウェハ・プローバに接続され、  前記ウェハ・ローダは、１つ以上のテスト・チップを、テストするために前記ウェハ・プローバにロードし、  前記ウェハ・プローバは、並列に電気的にテストされるべき前記テスト・チップ上の前記テスト構造体に電気的にコンタクトを形成するためのプローブ・カードを含むものである、請求項２８に記載のシステム。
【請求項４９】
前記並列電気テスタは、  前記プローブ・カードに接続されたピン終端モジュールであって、前記プローブ・カードとの間でテスト信号が伝送されるピン終端モジュールと、  前記ピン終端モジュールに接続された測定制御モジュールであって、前記ピン終端モジュールとの間でテスト信号が伝送される測定制御モジュールと、  前記測定制御モジュールおよび前記ウェハ・プローバに接続されていて、前記ウェハ・プローバにコマンドを伝送するテスタ制御モジュールと、を含むものである、請求項４８に記載のシステム。
【請求項５０】
前記測定制御モジュールは、前記ピン終端モジュールに電圧源および制御信号を供給するものである、請求項４９に記載のシステム。
【請求項５１】
前記ピン終端モジュールは、  前記プローブ・カードからテスト信号を受け取り、各スイッチ・カードが前記プローブ・カードからの１つのグループのピンに接続される複数のスイッチ・カードを含むものである、請求項４８に記載のシステム。
【請求項５２】
スイッチ・カードが、テスト構造体における抵抗、終端抵抗および電圧源を有する抵抗分割器を形成する、請求項４８に記載のシステム。
【請求項５３】
スイッチ・カードが、  各ピン終端回路が前記プローブ・カードからのピンに接続される複数のピン終端回路と、  各ディジタル・マルチプレクサ制御手段が２つのピン終端回路に接続される複数のディジタル・マルチプレクサ制御手段と、を含む、請求項５１に記載のシステム。
【請求項５４】
１つのピン終端回路が、各カッド・スイッチに電圧源および制御信号が結合される複数のカッド・スイッチを含んでいる、請求項５３に記載のシステム。
【請求項５５】
前記測定制御モジュールは、  前記プローブ・カードからテスト信号を受け取るマルチプレクサ・モジュールと、  ディジタル捕捉カードと、を含み、  前記マルチプレクサ・モジュールは前記プローブ・カードから受け取った１組のテスト信号を、前記ディジタル捕捉カードに伝送される１つのディジタル捕捉信号の形に合成するものである、請求項４９に記載のシステム。
【請求項５６】
前記プロセッサは、検出された欠陥を、ランダム欠陥またはシステム上の欠陥として分類するものである、請求項２８に記載のシステム。
【請求項５７】
前記プロセッサは、  テスト・チップ設計パターンをレイアウト・ビンにグループ化し、  各レイアウト・ビンについての故障計数値をプロットするよう構成されているものである、請求項５６に記載のシステム。
【請求項５８】
（ｄ）並列の電気的テスト用に構成された複数のテスト構造体を有するテスト・チップを作製するための情報を供給し、（ｅ）並列電気テスタを用いて前記テスト・チップ上の前記テスト構造体を電気的にテストし、（ｆ）前記電気的テストの結果を分析して、前記テスト・チップ上の欠陥を位置決めするよう、動作するようにコンピュータに命令することによって、集積回路の電気的に測定された欠陥を位置決めするようコンピュータに命令するコンピュータ実行可能なコードを格納した、コンピュータ読み取り可能な記憶媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】  図７は、２８または３０個の２端子テスト構造体または被試験（テストを受ける）デバイス（device under test、ＤＵＴ）を有するパッド・グループ６０４の複数のテスト構造体６０６およびパッド・グループ６０８の典型例の寸法（dimensions）を示している。この典型例の実施形態において、パッド・フレーム６０８におけるパッドのサイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは８０μｍであり、幅は３８０μｍである。テスト構造体のタイプは、スネーク状、櫛状、またはその他の任意の２端子デバイス（装置）である。各列の底部のパッドは共通ノードである。次の行のパッドを隣接の金属接続部（隣接部との短絡（short）をチェックするためのもの）に用いてもよい。１パッド・グループ当り３０個のＤＵＴが存在する。しかし、これらの寸法は様々に変えてもよいことに留意すべきである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】  例えば、図１０において、４端子テスト構造体または被試験デバイス（ＤＵＴ）である８つのテスト構造体６０６を有する形でパッド・グループ６０４が示されている。しかし、パッド・グループ６０４は任意の数の４端子テスト構造体を含むことができることに留意すべきである。この典型例の実施形態において、パッド・フレーム６０８について、パッド・サイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは３８０μｍであり、幅は３８０μｍである。テスト構造体のタイプはスネーク櫛状またはその他の任意の４端子デバイスである。１つのパッド・グループ当たり８つのＤＵＴが存在する。しかし、これらの寸法は様々に変えることができると認識すべきである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】  図１３には、４端子テスト構造体または被試験デバイス（ＤＵＴ）である８つのテスト構造体６０６を有する別のパッド・グループ６０４が示されている。図１０に示されているパッド・グループ６０４とは対照的に、図１３に示されているパッド・グループ６０４は、４つのテスト構造体６０６が１つの層に形成され、４つのテスト構造体６０６が別の層上に形成されている。この典型例の実施形態において、パッド・フレーム６０８について、パッド・サイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは７６０μｍであり、幅は３８０μｍである。テスト構造体のタイプは、スネーク櫛状またはその他の任意の４端子デバイスである。各層に４つ、パッド・グループ当たり８つのＤＵＴが存在する。パッド・グループ６０４は、図１０におけるパッド・グループ６０４と同じ概略構成を有する。しかし、これらの数値寸法形状配置（dimensions）は様々に変えてもよいことに留意すべきである。さらに、テスト構造体は任意の数の金属層上に形成することができ、別の層における別のテスト構造体より下にあるテスト構造体がテストでき、２つのまたは（それ以上の）レベルにおけるテスト構造体の相互作用が測定できることに留意すべきである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】  この典型例の実施形態では、終端モジュール２３１４（図２７）の１つの機能、より具体的にはスイッチ・カード２８０２は、被試験デバイス（ＤＵＴ）における複数の抵抗、選択可能な内臓（on-board）終端抵抗、およびソフトウェア制御されるアナログ電圧源を有する１つの抵抗分割器（resistor divider、抵抗分配器、抵抗分圧器）を形成することである。より具体的には、図２９を参照すると、典型例の回路図が示されている。図２９に示されているように、抵抗分割器は、ＤＵＴにおけるＲ、終端抵抗ＲT、およびアナログ電圧源ＶSで形成されている。従って、ＤＵＴの抵抗は電圧測定値（尺度、目盛）ＶMから決定できる。ＤＵＴ電流ＩDUTはＶM／ＶTに等しく（ＶM／ＲT）、ＤＵＴ電圧はＶS−ＶMに等しく、ＤＵＴ抵抗ＲDUTはＶDUT／ＩDUTに等しいことに留意すべきである。さらに、この典型例の実施形態では、抵抗ＲWは絶対値Ｒのエラー（誤差）計算にのみ用いられる。