【事件の表示】
　特願２００５−１２８０５７「差動増幅器及び表示装置のデータドライバ並びに差動増幅器の駆動方法」拒絶査定不服審判事件〔平成１８年１１月　９日出願公開、特開２００６−３１０９５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年４月２６日の出願であって、平成２１年２月２４日付けで拒絶理由通知がなされ、同年５月７日付けで手続補正がなされたが、同年５月２５日付けで拒絶査定がなされ、これに対し、同年８月３１日に拒絶査定不服審判の請求がなされたものである。
　
２．本願発明
　本願の請求項２に係る発明は、平成２１年５月７日付けの手続補正書により補正された特許請求の範囲の請求項２に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「第１及び第２の信号を入力する第１及び第２の端子と、
　出力信号を出力する第３の端子と、
　それぞれが第１及び第２の入力を備えた入力対と、前記第１及び第２の入力にそれぞれ対応した第１及び第２の出力を備えた出力対と、を有し、それぞれが対応する電流源により駆動される第１及び第２の差動対と、
　前記第１及び第２の差動対の出力対の前記第１の出力同士が共通接続された第１の接続点と、
　前記第１及び第２の差動対の出力対の前記第２の出力同士が共通接続された第２の接続点と、
　前記第１及び第２の接続点に接続されたカレントミラー回路と、
　前記第１の接続点及び前記第２の接続点の一方の信号を入力として受け、反転増幅した信号を前記第３の端子に出力する増幅段と、
　前記第１の差動対の入力対の第１及び第２の入力が前記第１の端子及び前記第３の端子にそれぞれ接続され、且つ、前記第２の差動対の入力対の第１及び第２の入力が前記第２の端子及び前記第３の端子にそれぞれ接続され、前記カレントミラー回路の入力及び出力が前記第２の接続点及び前記第１の接続点にそれぞれ接続され、前記増幅段が前記第１の接続点の信号を入力として受ける第１の接続状態と、
　前記第１の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第１の端子にそれぞれ接続され、且つ、前記第２の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第２の端子にそれぞれ接続され、前記カレントミラー回路の入力及び出力が前記第１の接続点及び前記第２の接続点にそれぞれ接続され、前記増幅段が前記第２の接続点の信号を入力として受ける第２の接続状態と、
　を切替制御する接続切替回路を備えている、ことを特徴とする差動増幅器。」
　
３．引用例
　原査定の拒絶の理由に引用された特開２０００−１８３７４７号公報（以下、「引用例１」という。）、及び特開平１１−２４９６２３号公報（以下、「引用例２」という。）には、それぞれ、図面とともに次の事項が記載されている。
　
（引用例１）
Ａ．「【００７７】次に、ボルテージフォロア回路８０３について説明する。このボルテージフォロア回路８０３は、上記表１に示されているように、２つの入力端子（ＩＮ1 、ＩＮ2 ）への入力電圧から、以下の関係の出力電圧Ｖoutを出力するものである。ここで、入力端子ＩＮ1 、ＩＮ2 への入力電圧をそれぞれＶIN1 、ＶIN2 とする。・・・（中略）・・・
【００７８】入力端子ＩＮ1 ・ＩＮ2 に同じ値が入力された場合、すなわち、
ＶIN1 ＝ＶIN2 ＝Ｖiのときは、ボルテージフォロア回路８０３は、出力電圧Ｖout として、このＶiを出力する。
【００７９】一方、入力端子ＩＮ1 ・ＩＮ2 に異なる値が入力された場合、すなわち、
ＶIN1 ＝Ｖi 、ＶIN2 ＝Ｖi+2のときは、ボルテージフォロア回路８０３は、出力電圧Ｖout として、( Ｖi ＋Ｖi+2 ）／２を出力する。
【００８０】このような出力電圧を出力するためのボルテージフォロア回路８０３の一例を図２に示す。図２は、ボルテージフォロア回路８０３の詳細を示す回路図である。同図に示すように、ＰチャンネルＭＯＳトランジスタ５・６・７・８が設けられている。ＰチャンネルＭＯＳトランジスタ５および６は、差動対を形成している。同様に、ＰチャンネルＭＯＳトランジスタ７および８は、差動対を形成している。
【００８１】ＰチャンネルＭＯＳトランジスタ５および６のソースは互いに接続され、定電流源１１を介して電源（図示せず）と接続されている。一方、ＰチャンネルＭＯＳトランジスタ７および８のソースも、互いに接続され、定電流源１２を介して電源（図示せず）と接続されている。定電流源１１および１２は、上記各差動対を形成している各トランジスタの動作電流を供給するものである。ＰチャンネルＭＯＳトランジスタ５には、同相入力端子１が設けられている。同様に、ＰチャンネルＭＯＳトランジスタ７には、同相入力端子３が設けられている。また、それらのトランジスタの各逆相入力端子（図３の２・４参照）は、互いに接続されて共通となっている。
【００８２】上記ＰチャンネルＭＯＳトランジスタ５・６、同相入力端子１、逆相入力端子２（図３参照）、定電流源１１によって、差動増幅回路１７が形成されている。同様に、上記ＰチャンネルＭＯＳトランジスタ７・８、同相入力端子３、逆相入力端子４（図３参照）、定電流源１２によって、差動増幅回路１８が形成されている。
【００８３】ＰチャンネルＭＯＳトランジスタ５とＰチャンネルＭＯＳトランジスタ７とのドレインは互いに接続されており、カレントミラー回路を構成している能動負荷回路（能動負荷素子）としての負荷回路（負荷素子）１６内のＮチャンネルＭＯＳトランジスタ９のドレインと接続されている。一方、ＰチャンネルＭＯＳトランジスタ６とＰチャンネルＭＯＳトランジスタ８とのドレインは互いに接続されており、上記負荷回路１６内の、上記カレントミラー回路を構成してダイオード接続されているＮチャンネルＭＯＳトランジスタ１０のドレインと接続されている。また、ＮチャンネルＭＯＳトランジスタ９・１０のソースは接地されている。
【００８４】また、出力部１３が設けられており、これは、ＮチャンネルＭＯＳトランジスタ１５と、これに動作電流を供給する定電流源１４とで構成されている。ＮチャンネルＭＯＳトランジスタ１５のドレインは上記定電流源１４を介して電源（図示せず）に接続され、ＮチャンネルＭＯＳトランジスタ１５のソースは接地されている。ＰチャンネルＭＯＳトランジスタ６のゲート、ＰチャンネルＭＯＳトランジスタ８のゲート、およびＮチャンネルＭＯＳトランジスタ１５のドレインは互いに接続され、出力電圧Ｖout を出力する出力端子となっている。ＮチャンネルＭＯＳトランジスタ１５のゲートは、上記ＮチャンネルＭＯＳトランジスタ９のドレインと接続されている。定電流源１１および１２から流れる電流は等しく、これをＩとする。
【００８５】また、上記差動対を形成するＰチャンネルＭＯＳトランジスタ５、６、７およ８は、特性は似通っており、すべて同一の伝達コンダクタンスｇｍを持つものである。」
　
Ｂ．「【０１０２】以下に、上記図２の構成の変形例を示す。なお、いずれも、図２の回路と全く同一の動作をするものであるので、詳細な説明は省略する。
【０１０３】・・・（中略）・・・また、図５に示す構成では、図２の構成と異なり、差動対を形成するＰチャンネルＭＯＳトランジスタをＮチャンネルＭＯＳトランジスタに置き換え、それに付随して、負荷回路および出力部のＮチャンネルＭＯＳトランジスタをＰチャンネルＭＯＳトランジスタに置き換えている。すなわち、ＰチャンネルＭＯＳトランジスタ５・６・７・８をＮチャンネルＭＯＳトランジスタ２０５・２０６・２０７・２０８にそれぞれ置き換え、ＮチャンネルＭＯＳトランジスタ９・１０・１５をＰチャンネルＭＯＳトランジスタ２０９・２１０・２１５にそれぞれ置き換えている。その他の素子、すなわち、同相入力端子２０１・２０３、定電流源２１１・２１２・２１４は、それぞれ、図２の構成の同相入力端子１・３、定電流源１１・１２・１４に相当する。」
　
　上記Ａ．，Ｂ．の記載及び図２，３，５を参照すると、引用例１には、次の発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
「第１の入力電圧（ＶIN1）及び第２の入力電圧（Ｖi+2）を入力する第１の入力端子（ＩＮ1）及び第２の入力端子（ＩＮ2）と、
　出力電圧（Ｖout）を出力する出力端子と、
　それぞれが同相入力端子（１または２０１、３または２０３）及び逆相入力端子（２、４）を備えたゲート対と、前記同相入力端子（１または２０１、３または２０３）及び逆相入力端子（２、４）にそれぞれ対応した第１のドレイン及び第２のドレインを備えたドレイン対と、を有し、それぞれが対応する定電流源（１１または２１１、１２または２１２）により駆動される第１の差動対（５および６、または、２０５および２０６）及び第２の差動対（７および８、または、２０７および２０８）と、
　前記第１の差動対（５および６、または、２０５および２０６）及び第２の差動対（７および８、または、２０７および２０８）のドレイン対の前記第１のドレイン同士が共通接続された第１の接続点と、
　前記第１の差動対（５および６、または、２０５および２０６）及び第２の差動対（７および８、または、２０７および２０８）のドレイン対の前記第２のドレイン同士が共通接続された第２の接続点と、
　前記第１及び第２の接続点に接続されたカレントミラー回路（１６または２１６）と、
　前記第１の接続点及び前記第２の接続点の一方の信号を入力として受け、反転増幅した信号を前記出力端子に出力する出力部（１３または２１３）と、
　を備え、
　前記第１の差動対（５および６、または、２０５および２０６）のゲート対の同相入力端子（１または２０１）及び逆相入力端子（２）が前記第１の入力端子（ＩＮ1）及び前記出力端子にそれぞれ接続され、且つ、前記第２の差動対（７および８、または、２０７および２０８）のゲート対の同相入力端子（３または２０３）及び逆相入力端子（４）が前記第２の入力端子（ＩＮ2）及び前記出力端子にそれぞれ接続され、前記カレントミラー回路（１６または２１６）の入力及び出力が前記第２の接続点及び前記第１の接続点にそれぞれ接続され、前記出力部（１３または２１３）が前記第１の接続点の信号を入力として受ける接続状態となっているボルテージフォロア回路。」
　
（引用例２）
Ｃ．「【００４１】しかしながら、一般に、前記オペアンプ（ＯＰ）はオフセット電圧（Ｖｏｆｆ）を有している。前記オペアンプ（ＯＰ）の基本増幅回路が、例えば、図９または図１０に示す差動増幅回路により構成されるものである場合には、前記オフセット電圧（Ｖｏｆｆ）は、図９または図１０に示す差動増幅回路における、入力段のＰＭＯＳトランジスタ（ＰＭ５１，５２）またはＮＭＯＳトランジスタ（ＮＭ６１，６２）、あるいは能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，６４）またはＰＭＯＳトランジスタ（ＰＭ５３，５４）の対称性の微妙なアンバランスが原因で発生する。前記入力段のＰＭＯＳトランジスタ（ＰＭ５１，５２）またはＮＭＯＳトランジスタ（ＮＭ６１，６２）、あるいは能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，６４）またはＰＭＯＳトランジスタ（ＰＭ５３，５４）の対称性の微妙なアンバランスは、製造工程におけるイオン打ち込み／イオン注入工程、またはホトリソグラフィ工程のばらつきにより、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）、またはＭＯＳトランジスタのゲート幅／ゲート長（Ｗ／Ｌ）等が変化してしまうことに起因しているが、工程管理を厳しくしても前記オフセット電圧（Ｖｏｆｆ）を零にすることは不可能である。」
　
Ｄ．「【００４８】図１４は、本実施の形態のドレインドライバ１３０における低電圧用アンプ回路２７２の基本回路構成を示す回路図、図１５は、本実施の形態のドレインドライバ１３０における高電圧用アンプ回路２７１の基本回路構成を示す回路図である。図１４に示す本実施の形態の低電圧用アンプ回路２７２は、図９に示す差動増幅回路に、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のゲート電極（制御電極）を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ１，ＮＢ１）と、入力段のＰＭＯＳトランジスタ（ＰＭ５２）のゲート電極を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ２，ＮＢ２）と、出力段のＮＭＯＳトランジスタ（ＮＭ６５）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極（第２の電極）、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ３，ＮＢ３）と、能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，ＮＭ６４）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ４，ＮＢ４）を付加したものである。図１５に示す本実施の形態の高電圧用アンプ回路２７１は、図１４に示す低電圧用アンプ回路２７２と同様、図１０に示す差動増幅回路に、スイッチングトランジスタ（ＰＡ１〜ＰＡ４，ＰＢ１〜ＰＢ４）を付加したものである。ここで、スイッチングトランジスタ（ＮＡ１〜ＮＡ４，ＰＡ１〜ＰＡ４）のゲート電極には、制御信号（Ａ）が印加され、また、スイッチングトランジスタ（ＮＢ１〜ＮＢ４，ＰＢ１〜ＰＢ４）のゲート電極には、制御信号（Ｂ）が印加される。
【００４９】図１４に示す本実施の形態の低電圧用アンプ回路２７２において、制御信号（Ａ）がＨレベル、制御信号（Ｂ）がＬレベルの場合の回路構成を図１６に、また、制御信号（Ａ）がＬレベル、制御信号（Ｂ）がＨレベルの場合の回路構成を図１７に示す。なお、図１６、図１７には、図１６、図１７に示すアンプ回路を、一般のオペアンプ記号を使用して表現した場合の回路構成も合わせて図示してある。この図１６および図１７から理解できるように、本実施の形態の低電圧用アンプ回路２７２では、入力電圧（Ｖｉｎ）が印加される入力段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還される入力段のＭＯＳトランジスタとを交互に切り替えるようにしたものである。それにより、図１６の回路構成では、下記（１）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算されたものとなる。
【００５０】
【数１】
　Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ  ・・・・・・・・・・・・　（１）
また、図１７の回路構成では、下記（２）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）からオフセット電圧（Ｖｏｆｆ）が減算されたものとなる。
【００５１】
【数２】
　Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ  ・・・・・・・・・・・・　（２）
図１８は、本実施の形態のドレインドライバ１３０の出力段の構成を示す図であり、図１９は、本実施の形態のドレインドライバ１３０の動作を説明するためのタミングチャートである。図１９に示す出力電圧は、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）に対して、当該高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から出力される出力電圧を示すものであり、この出力電圧において、ＶＨは高電圧用アンプ回路２７１がオフセット電圧を持たない時に、高電圧用アンプ回路２７１から出力される正規の階調電圧、ＶＬは低電圧用アンプ回路２７２がオフセット電圧を持たない時に、低電圧用アンプ回路２７２から出力される正規の階調電圧である。
【００５２】また、図１９のタイムチャートに示すように、図１８に示す制御回路１５２から出力される制御信号（Ａ）および制御信号（Ｂ）は、２フレーム毎にその位相が反転される。したがって、図１９に示すように、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）には、１フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ＋Ｖｏｆｈ）の電圧が出力されるが、３フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ−Ｖｏｆｈ）の電圧が出力されるので、対応する画素において、高電圧用アンプ回路２７１のオフセット電圧（Ｖｏｆｈ）により生じる輝度の上昇および減少は相殺される。また、２フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ＋Ｖｏｆｌ）の電圧が出力されるが、４フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ−Ｖｏｆｌ）の電圧が出力されるので、対応する画素において、低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｌ）により生じる輝度の上昇および減少は相殺される。これにより、図２０に示すように、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少は、連続する４フレーム毎に相殺されるので、図１９に示す出力電圧が印加される画素の輝度は、階調電圧に対応する通常の輝度となる。」
　
　上記Ｃ．，Ｄ．の記載及び関連する図面を参照すると、引用例２には、次の発明が記載されているものと認められる。（以下、「引用例２記載の発明」という。）
「アンプ回路において、差動増幅回路を構成する素子の対称性のアンバランスにより生じるオフセット電圧を相殺するために、同一の絶対値を有する正負のオフセット電圧を切り替えて発生させるアンプ回路において、
　入力電圧（Ｖｉｎ）を入力する（＋）入力端子と、
　出力電圧（Ｖｏｕｔ）を出力する出力端子と、
　第１及び第２のゲート電極を備えたゲート電極対と、前記第１及び第２のゲート電極に対応した第１及び第２のドレイン電極を備えたドレイン電極対と、を有し、電流源により駆動される差動対と、
　前記第１及び第２のドレイン電極に接続されたカレントミラー回路と、
　前記第１のドレイン電極及び前記第２のドレイン電極の一方の信号を入力として受け、反転増幅した信号を前記出力端子に出力する出力段と、
　前記差動対のゲート電極対の第１及び第２のゲート電極が前記（＋）入力端子及び前記出力端子にそれぞれ接続され、且つ、前記カレントミラー回路の入力及び出力が前記第２のドレイン電極及び前記第１のドレイン電極にそれぞれ接続され、前記出力段が前記第１のドレイン電極の信号を入力として受ける第１の接続状態と、
　前記差動対のゲート電極対の前記第１及び第２のゲート電極が前記出力端子及び前記（＋）入力端子にそれぞれ接続され、且つ、前記カレントミラー回路の入力及び出力が前記第１のドレイン電極及び前記第２のドレイン電極にそれぞれ接続され、前記出力段が前記第２のドレイン電極の信号を入力として受ける第２の接続状態と、
　を切替制御する制御回路を備えているアンプ回路。」
　
４．対比
　本願発明と引用例１記載の発明とを対比すると、引用例１記載の発明における「第１の入力電圧（ＶIN1）」、「第２の入力電圧（Ｖi+2）」、「第１の入力端子（ＩＮ1）」、「第２の入力端子（ＩＮ2）」、「出力電圧（Ｖout）」、「出力端子」、「同相入力端子（１または２０１、３または２０３）」、「逆相入力端子（２、４）」、「ゲート対」、「第１のドレイン」、「第２のドレイン」、「ドレイン対」、「出力部（１３または２１３）」は、それぞれ、本願発明における「第１の信号」、「第２の信号」、「第１の端子」、「第２の端子」、「出力信号」、「第３の端子」、「第１の入力」、「第２の入力」、「入力対」、「第１の出力」、「第２の出力」、「出力対」、「増幅段」に相当する。
　また、引用例１記載の発明における「ボルテージフォロア回路」は、入力信号及び帰還信号という二つの信号を差動的に増幅する動作を行うものであり、「差動増幅器」と称することのできるものである。
　
　してみれば、本願発明と引用例１記載の発明とは、
「第１及び第２の信号を入力する第１及び第２の端子と、
　出力信号を出力する第３の端子と、
　それぞれが第１及び第２の入力を備えた入力対と、前記第１及び第２の入力にそれぞれ対応した第１及び第２の出力を備えた出力対と、を有し、それぞれが対応する電流源により駆動される第１及び第２の差動対と、
　前記第１及び第２の差動対の出力対の前記第１の出力同士が共通接続された第１の接続点と、
　前記第１及び第２の差動対の出力対の前記第２の出力同士が共通接続された第２の接続点と、
　前記第１及び第２の接続点に接続されたカレントミラー回路と、
　を備える差動増幅器。」
である点で一致し、次の点で相違する。
　
　相違点：本願発明は、
「第１の差動対の入力対の第１及び第２の入力が第１の端子及び第３の端子にそれぞれ接続され、且つ、第２の差動対の入力対の第１及び第２の入力が第２の端子及び前記第３の端子にそれぞれ接続され、カレントミラー回路の入力及び出力が第２の接続点及び第１の接続点にそれぞれ接続され、増幅段が前記第１の接続点の信号を入力として受ける第１の接続状態と、
　前記第１の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第１の端子にそれぞれ接続され、且つ、前記第２の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第２の端子にそれぞれ接続され、前記カレントミラー回路の入力及び出力が前記第１の接続点及び前記第２の接続点にそれぞれ接続され、前記増幅段が前記第２の接続点の信号を入力として受ける第２の接続状態と、
　を切替制御する接続切替回路」
を備えているのに対し、引用例１記載の発明は、そのような接続切替回路を備えていない点。
　
５．当審の判断
　そこで、上記相違点について検討する。
　引用例２の上記Ｃ．に記載されているように、一般に、差動増幅回路は、構成する素子の対称性のアンバランスによりオフセット電圧を生じるものであり、そのオフセット電圧によりもたらされる悪影響を除去しようとすることは、差動増幅回路を用いる電子機器において解決すべき共通の課題である。
　そして、上記課題を解決するための具体的方策として、引用例２記載の発明においては、「入力電圧（Ｖｉｎ）を入力する（＋）入力端子」と「出力電圧（Ｖｏｕｔ）を出力する出力端子」と「第１及び第２のゲート電極を備えたゲート電極対と、前記第１及び第２のゲート電極に対応した第１及び第２のドレイン電極を備えたドレイン電極対と、を有し、電流源により駆動される差動対」と「第１及び第２のドレイン電極に接続されたカレントミラー回路」と「第１のドレイン電極及び前記第２のドレイン電極の一方の信号を入力として受け、反転増幅した信号を出力端子に出力する出力段」とを有する回路において、「前記差動対のゲート電極対の第１及び第２のゲート電極が前記（＋）入力端子及び前記出力端子にそれぞれ接続され、且つ、前記カレントミラー回路の入力及び出力が前記第２のドレイン電極及び前記第１のドレイン電極にそれぞれ接続され、前記出力段が前記第１のドレイン電極の信号を入力として受ける第１の接続状態」と「前記差動対のゲート電極対の前記第１及び第２のゲート電極が前記出力端子及び前記（＋）入力端子にそれぞれ接続され、且つ、前記カレントミラー回路の入力及び出力が前記第１のドレイン電極及び前記第２のドレイン電極にそれぞれ接続され、前記出力段が前記第２のドレイン電極の信号を入力として受ける第２の接続状態」とを切替制御するようにして同一の絶対値を有する正負のオフセット電圧を切り替えて発生させるようにし、もって該オフセット電圧を相殺するようにする技術を採用している。
　上記引用例２記載の発明に見られる技術は、要するに、差動対を構成する二つの増幅素子において、入力電圧（Ｖｉｎ）が印加される一方の増幅素子と、出力電圧（Ｖｏｕｔ）が帰還される他方の増幅素子とを交互に切り替えるようにするとともに、負荷回路となっているカレントミラー回路の接続関係を切り替えるようにして、同一の絶対値を有する正負のオフセット電圧を切り替えて発生させるようにしたものである。
　ここで、引用例１記載の発明は、「第１の差動対」及び「第２の差動対」という二つの差動増幅回路を有するものであり、これらの差動増幅回路においても、構成する素子の対称性のアンバランスによりオフセット電圧を生じることは、当然のことである。
　してみれば、引用例１記載の発明における、カレントミラー回路を共通の負荷回路に持つ二つの差動増幅回路に対して、上記引用例２記載の発明に見られる技術を適用して、同一の絶対値を有する正負のオフセット電圧を切り替えて発生させるようにすること、すなわち、「第１の差動対の入力対の第１及び第２の入力が第１の端子及び第３の端子にそれぞれ接続され、且つ、第２の差動対の入力対の第１及び第２の入力が第２の端子及び前記第３の端子にそれぞれ接続され、カレントミラー回路の入力及び出力が第２の接続点及び第１の接続点にそれぞれ接続され、増幅段が前記第１の接続点の信号を入力として受ける第１の接続状態と、前記第１の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第１の端子にそれぞれ接続され、且つ、前記第２の差動対の入力対の前記第１及び第２の入力が前記第３の端子及び前記第２の端子にそれぞれ接続され、前記カレントミラー回路の入力及び出力が前記第１の接続点及び前記第２の接続点にそれぞれ接続され、前記増幅段が前記第２の接続点の信号を入力として受ける第２の接続状態と、を切替制御する接続切替回路」を設けるようにすることは、当業者が容易に想到し得ることである。
　
（本願発明の作用効果について）
　そして、本願発明の構成によってもたらされる効果も、引用例１，２記載の発明から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。
　
６．むすび
　以上のとおり、本願発明は、引用例１，２記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。