(57)【要約】【課題】  可能な限り高い周波数まで周波数特性を伸ばすことができるＥＳＤ保護回路を提供する。【解決手段】  信号が伝送される第１の信号端子５０または第２の信号端子５１にＥＳＤが印加されたときに、第１の信号端子または第２の信号端子に接続されている回路をＥＳＤから保護するＥＳＤ保護回路１００であって、一端が第１の信号端子に接続され、他端がグラウンド２０ａに接続された第１の静電容量を有する第１の保護素子１０ａと、一端が第２の信号端子に接続され、他端がグラウンド２０ｂに接続された第２の静電容量を有する第２の保護素子１０ｂと、第１の信号端子と、第２の信号端子との間に設けられ、第１の静電容量と前記第２の静電容量とに基づいて信号に所定の遅延時間を与える線路長Ｌを有する伝送線路１１とからなる。【選択図】図１
2017017092.tif 000002
【特許請求の範囲】
【請求項１】
信号が伝送される第１の信号端子（５０）または第２の信号端子（５１）にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が印加されたときに、前記第１の信号端子または前記第２の信号端子に接続されている回路を前記ＥＳＤから保護するＥＳＤ保護回路（１００）であって、
一端が前記第１の信号端子に接続され、他端がグラウンド（２０ａ）に接続された第１の静電容量を有する第１の保護素子（１０ａ）と、
一端が前記第２の信号端子に接続され、他端がグラウンド（２０ｂ）に接続された第２の静電容量を有する第２の保護素子（１０ｂ）と、
前記第１の信号端子と、前記第２の信号端子との間に設けられ、前記第１の静電容量と前記第２の静電容量とに基づいて前記信号に所定の遅延時間を与える線路長（Ｌ）を有する伝送線路（１１）とからなることを特徴とするＥＳＤ保護回路。
【請求項２】
前記第１の静電容量と前記第２の静電容量の値が等しく、かつ、前記第１の静電容量と前記第２の静電容量の値が大きくなるに従い、前記遅延時間を与える前記線路長は前記遅延時間が長くなるようにされていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記遅延時間を与える前記線路長は、下記の式
線路長Ｌ（ｍｍ）＝α×√静電容量（ｆＦ）  ただし、０．０６＜α＜０．１１
の関係とされていることを特徴とする請求項１または２の何れか１項に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定器をＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から保護するＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
本発明における測定器は、被測定物から出力された電気信号を入力してその特性を評価する装置である。たとえば、所定のパルスパターンを有するディジタル信号を被測定物に入力し、被測定物を介して出力されたディジタル信号の誤り率を測定する誤り率測定器や、被測定物から出力された電気信号の時間軸波形を表示するオシロスコープ等が挙げられる。また、本発明における測定器は、被測定物に対して所定のパルスパターンを有するディジタル信号を発生するパルスパターン発生装置、被測定物からのディジタル信号を受信する誤り率測定器、被測定物に対して所望の電気信号を送信する信号発生装置、被測定物からの電気信号を受信する信号分析装置などが挙げられる。
【０００３】
ところで、被測定物と測定器を接続する際に用いられる同軸ケーブルの中心導体と外部導体の間には静電気が帯電することがあり、その静電気の高電圧により測定器の入出力部に用いられた半導体素子が破壊されて、測定器が使用不可能になる問題があった。
【０００４】
測定器の入出力部は、たとえば数百ＭＨｚから数十ＧＨｚといった高い周波数を扱う箇所であり、高い周波数になるほど半導体のプロセスは精細となるので半導体素子の耐電圧は低下する傾向がある。このため、ダイオードなどで構成された保護素子による半導体素子の保護が行なわれている。たとえば、下記特許文献１に開示されるようなＥＳＤ保護回路が公知である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７０６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１のＥＳＤ保護回路においては、保護素子の有する静電容量による高い周波数の成分へのインピーダンスの低下がカットオフ周波数の低下につながり、高い周波数での動作を阻害してしまうことを回避するため、２つの伝送線路は差動信号を入力する２つの入力端子との間に直列接続され、この伝送線路は入力信号の波長の１／４の線路長を有し、保護素子は伝送線路の間の接続ノードに一端を接続され、他端は接地端子に接続される構成としている。これにより、入力信号の波長の１／４のときに接地ノードを実質的に接地端子とみなすことで保護素子の有する静電容量を無視できるようにしている。また、ＥＳＤ保護回路の従来技術として、図１０に示すように入出力信号に対して並列に第１の保護素子１０ａと第２の保護素子１０ｂが設けられた構成が公知である。ＥＳＤはプラスとマイナスの電圧が存在するため、伝送線路上にはプラス側の保護素子とマイナス側の保護素子として、たとえば互いにアノードとカソードを逆方向に接続した２本のダイオードが用いられる。
【０００７】
しかしながら、この特許文献１の構成では、波長の１／４の線路長となる周波数帯域では効果があるものの、たとえば数百ＭＨｚから数十ＧＨｚの帯域を有する高速ディジタル信号のような広帯域信号に対してはフラットな周波数特性が求められており、かつ、可能な限り高い周波数まで動作させる必要がある測定器では使用できない問題があった。さらに、ダイオードが１個であっても、その静電容量によりカットオフ周波数が下がるため、広帯域な特性が得にくかったが、従来は２個のダイオード、すなわち保護素子を２個並列接続することにより静電容量は２倍となるのでカットオフ周波数がより下がり、広帯域な特性をさらに得にくいという問題があった。
【０００８】
そこで、本発明は上記問題点に鑑みてなされたものであり、広帯域にわたってフラットな周波数特性を得ることができ、可能な限り高い周波数まで周波数特性を伸ばすことができるＥＳＤ保護回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記した目的を達成するために、請求項１記載のＥＳＤ保護回路は、信号が伝送される第１の信号端子（５０）または第２の信号端子（５１）にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が印加されたときに、前記第１の信号端子または前記第２の信号端子に接続されている回路を前記ＥＳＤから保護するＥＳＤ保護回路（１００）であって、
一端が前記第１の信号端子に接続され、他端がグラウンド（２０ａ）に接続された第１の静電容量を有する第１の保護素子（１０ａ）と、
一端が前記第２の信号端子に接続され、他端がグラウンド（２０ｂ）に接続された第２の静電容量を有する第２の保護素子（１０ｂ）と、
前記第１の信号端子と、前記第２の信号端子との間に設けられ、前記第１の静電容量と前記第２の静電容量とに基づいて前記信号に所定の遅延時間を与える線路長（Ｌ）を有する伝送線路（１１）とからなることを特徴とする。
【００１０】
請求項２記載のＥＳＤ保護回路は、請求項１のＥＳＤ保護回路（１００）において、
前記第１の静電容量と前記第２の静電容量の値が等しく、かつ、前記第１の静電容量と前記第２の静電容量の値が大きくなるに従い、前記遅延時間を与える前記線路長は前記遅延時間が長くなるようにされていることを特徴とする。
【００１１】
請求項３記載のＥＳＤ保護回路は、請求項１または２のいずれか１項に記載のＥＳＤ保護回路（１００）において、
前記遅延時間を与える前記線路長は、下記の式
線路長（ｍｍ）＝α×√静電容量（ｆＦ）  ただし、０．０６＜α＜０．１１
の関係とされていることを特徴とする。
【発明の効果】
【００１２】
本発明のＥＳＤ保護回路によれば、一端が第１の信号端子５０に接続され、他端がグラウンド２０ａに接続された第１の静電容量を有する第１の保護素子１０ａと、一端が第２の信号端子５１に接続され、他端がグラウンド２０ｂに接続された第２の静電容量を有する第２の保護素子１０ｂと、第１の信号端子５０と、第２の信号端子５１との間に設けられ、信号に所定の遅延時間を与える線路長Ｚを有する伝送線路１１により、第１の保護素子１０ａおよび第２の保護素子１０ｂの有する静電容量による高い周波数の成分へのインピーダンスの低下を抑止するようにしたので、カットオフ周波数を最高周波数に設定することができ、高速ディジタル信号のような広帯域でフラットな周波数特性が求められ、かつ、可能な限り高い周波数まで動作させる必要がある測定器をＥＳＤから保護することが可能となる。さらに、従来は２個のダイオード、すなわち保護素子を２個並列接続することにより静電容量は２倍となるのでカットオフ周波数がより下がり、広帯域な特性を得にくいという問題があったが、本発明の第１の静電容量と第２の静電容量とに基づいて信号に所定の遅延時間を与える線路長Ｌを有する伝送線路１１により、保護素子が１個のときよりも広帯域な特性を得ることが可能となる。
【００１３】
また、本発明のＥＳＤ保護回路によれば、第１の静電容量と第２の静電容量の値が等しく、かつ、第１の静電容量と第２の静電容量の値が大きくなるに従い、伝送線路１１の線路長Ｌを遅延時間が長くなるようにしているので、第１の静電容量と第２の静電容量の値に基づいて広帯域な特性を得ることが可能となる。
【００１４】
また、本発明のＥＳＤ保護回路によれば、遅延時間を与える伝送線路１１の線路長Ｌは、線路長Ｌ（ｍｍ）＝α×√静電容量（ｆＦ）  ただし、０．０６＜α＜０．１１の関係としているので、この関係を用いることにより、第１の静電容量と第２の静電容量の値に基づいて伝送線路１１で遅延時間を与える線路長Ｌを算出することが極めて容易となる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るＥＳＤ保護回路の構成を示す概略図である。
【図２】本発明に係る保護素子の有する静電容量が１０ｆＦのときの各保護素子間距離ごとの周波数特性の一例である。
【図３】本発明に係る保護素子の有する静電容量が２０ｆＦのときの各保護素子間距離ごとの周波数特性の一例である。
【図４】本発明に係る保護素子の有する静電容量が５０ｆＦのときの各保護素子間距離ごとの周波数特性の一例である。
【図５】本発明に係る保護素子の有する静電容量が１００ｆＦのときの各保護素子間距離ごとの周波数特性の一例である。
【図６】本発明に係る保護素子の有する静電容量が２００ｆＦのときの各保護素子間距離ごとの周波数特性の一例である。
【図７】本発明に係る各遅延時間または各保護素子間距離と保護素子の有する各静電容量における−３ｄＢ帯域の一例を示す表である。
【図８】保護素子の有する静電容量と線路長Ｌおよび係数αとの関係を示す図である。
【図９】ｌｏｇ静電容量とｌｏｇ線路長でのプロット点と線形近似を示す図である。
【図１０】従来のＥＳＤ保護回路の一例を示す概略図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、この形態に基づいて当業者等によりなされる実施可能な他の形態、実施例および運用技術等はすべて本発明の範疇に含まれる。
【００１７】
まず、本発明に係るＥＳＤ保護回路の装置構成について、図１を参照しながら説明する。本例のＥＳＤ保護回路１００は、図示しない測定器の一例として、所定のパルスパターンを有するディジタル信号を被測定物に入力し、被測定物を介して出力されたディジタル信号の誤り率を測定する誤り率測定器や、被測定物から出力された電気信号の時間軸波形を表示するオシロスコープ等の入力端子近傍に設けられている。また、本例のＥＳＤ保護回路１００は、たとえば、被測定物に対して所定のパルスパターンを有するディジタル信号を発生するパルスパターン発生装置や、被測定物に対して所望の電気信号を送信する信号発生装置等の出力端子近傍に設けられている。
【００１８】
図１に示すように、本例の測定器保護装置１は、第１の信号端子５０と、第２の信号端子５１と、第１の保護素子１０ａと、第２の保護素子１０ｂと、伝送線路１１と、グラウンド２０ａ、グラウンド２０ｂとを備えている。
【００１９】
第１の保護素子１０ａの一端は、第１の信号端子５０に接続され、第２の保護素子１０ｂの一端は、第２の信号端子５１に接続されている。第１の保護素子１０ａの他端は、グラウンド２０ａに接続され、第２の保護素子１０ｂの他端は、グラウンド２０ｂに接続されている。なお、第１の信号端子５０、第２の信号端子５１は、高い周波数の成分を通過させるため、同軸コネクタを用いることが望ましい。また、測定器内部に本発明のＥＳＤ保護回路１００を内蔵する場合には、同軸コネクタを用いずにマイクロストリップライン、コプレーナライン、同軸構造などをＥＳＤ保護回路１００の第１の信号端子５０、第２の信号端子５１に直接接続してもよい。また、ＥＳＤ保護回路１００は、図１のようなボックスに入れられた構成に限られず、図示しない測定器の回路基板上に構成してもよい。
【００２０】
［ＥＳＤ保護回路の動作］
次に、上述したＥＳＤ保護回路１００における動作の一例について図１を参照しながら説明する。
【００２１】
ここでは、説明上、第１の信号端子５０をたとえば入力端子とし、第２の信号端子５１をたとえば出力端子として説明を行う。本発明のＥＳＤ保護回路１００は、入出力の方向性はないので、第１の信号端子５０を出力端子とし、第２の信号端子５１を入力端子として用いても支障はない。
【００２２】
第１の信号端子５０には、図示しない外部の被測定物から出力された被測定信号が入力される。第１の信号端子５０には、一端が第１の信号端子５０に接続され、他端がグラウンド２０ａに接続された第１の静電容量を有する第１の保護素子１０ａが接続されている。ここで、第１の静電容量については、静電容量によって高い周波数の成分に対してインピーダンスが低下し、ＥＳＤ保護回路１００がローパスフィルタとして動作するため、高い周波数の成分がＥＳＤ保護回路１００を通過しにくくならないよう、できるだけ小さな静電容量となる保護素子を使用することが望ましい。たとえば、その静電容量は、たとえば数ｆＦ（フェムトファラド）から数百ｆＦ程度の静電容量である。第１の保護素子１０ａは、たとえばダイオードで構成され、所定の順方向電圧を超えた電圧、すなわち保護開始電圧が加わったときにオフからオンになり、第１の信号端子５０または第２の信号端子５１に加わったＥＳＤをグラウンド２０ａに流すことにより除去を行う。なお、順方向電圧は一般には０．６Ｖ程度のダイオードである。
【００２３】
入力端子に入力された被測定信号は、第１の信号端子５０と、第２の信号端子５１との間に設けられ、信号を所定時間遅延させる伝送線路１１に入力され、所定時間の遅延が与えられる。ここで、所定時間の遅延とは、たとえば０．数ｐｓｅｃ（ピコセカンド）から数十ｐｓｅｃ程度の時間である。なお、伝送線路１１は、たとえばマイクロストリップライン、コプレーナライン、同軸構造など、高い周波数の成分を持つ信号の伝送に適した構造により構成される。
【００２４】
伝送線路１１で所定時間の遅延が与えられた被測定信号は、第２の信号端子５１に入力される。第２の信号端子５１には、一端が第２の信号端子５１に接続され、他端がグラウンド２０ｂに接続された第２の静電容量を有する第２の保護素子１０ｂが接続されている。ここで、第２の静電容量については、静電容量によって高い周波数の成分に対してインピーダンスが低下し、ＥＳＤ保護回路１００がローパスフィルタとして動作するため、高い周波数の成分がＥＳＤ保護回路１００を通過しにくくならないよう、できるだけ小さな静電容量となる保護素子を使用することが望ましい。たとえば、その静電容量は、たとえば数ｆＦから数百ｆＦ程度の静電容量である。第２の保護素子１０ｂは、たとえばダイオードで構成され、所定の順方向電圧を超えた電圧、すなわち保護開始電圧が加わるとオフからオンになり、第１の信号端子５０または第２の信号端子５１に加わったＥＳＤをグラウンド２０ｂに流すことにより除去を行う。なお、順方向電圧は一般には０．６Ｖ程度のダイオードである。また、第１の静電容量と第２の静電容量は略同じ静電容量の値とすることが望ましい。
【００２５】
第２の信号端子５１からは、図示しない外部の測定器に対し、ＥＳＤを除去した被測定信号が出力される。なお、ＥＳＤ保護回路１００に対して外部の被測定物から出力された被測定信号が入力される形態のみならず、たとえば被測定物に対して所望の電気信号を送信する信号発生装置の出力端子を第１の信号端子５０に接続し、ＥＳＤ保護回路１００を経由して第２の信号端子５１から信号を出力するように接続を行ってもよい。
【００２６】
次に、上述したＥＳＤ保護回路１００における周波数特性の一例について図２から図６を参照しながら説明する。条件として、第１の静電容量と第２の静電容量の値は等しいものとする。また、保護素子の有する静電容量とは、第１の静電容量または第２の静電容量の何れか１個あたりの静電容量の値を指すものとする。さらに、保護素子間距離は、伝送線路１１の線路長Ｌと同じ長さと定義する。
【００２７】
ところで、周波数特性を評価するにあたり、信号の振幅が−３ｄＢとなる−３ｄＢ帯域は、一般的に周波数帯域幅を決定するときに用いられる判断指標である。たとえば高速ディジタル信号のような広帯域信号を通過させたいため、本発明においてはこの−３ｄＢ帯域の周波数が最大値となる遅延時間または保護素子間距離と、保護素子の有する静電容量との組み合わせが最適であるということができる。
【００２８】
次に、図２に、保護素子の有する静電容量が１０ｆＦのときの各保護素子間距離ごとの周波数特性を示す。保護素子間距離を０．２５ｍｍとしたときの−３ｄＢ帯域が８３．１ＧＨｚと最大値を示していることがわかる。保護素子が１個のときの−３ｄＢ帯域は７６．０ＧＨｚであるが、２個の保護素子を用い、かつ保護素子間距離を０．２５ｍｍとしたときのほうが広帯域な特性を得られていることもわかる。従来は、ＥＳＤはプラスとマイナスの電圧が存在するため、伝送線路上にはプラス側の保護素子とマイナス側の保護素子として、たとえば互いにアノードとカソードを逆方向に接続した２本のダイオードが用いられている。このため、２個のダイオード、すなわち保護素子を２個並列接続することにより静電容量は２倍となるのでカットオフ周波数が下がり、広帯域な特性を得にくかったが、本発明による保護素子間距離の設定により、保護素子が１個のときよりも広帯域な特性を得ている。
【００２９】
同様に、図３に、保護素子の有する静電容量が２０ｆＦのときの各保護素子間距離ごとの周波数特性を示す。保護素子間距離を０．５０ｍｍとしたときの−３ｄＢ帯域が５６．６ＧＨｚと最大値を示していることがわかる。保護素子が１個のときの−３ｄＢ帯域は５５．２ＧＨｚであるが、２個の保護素子を用い、かつ保護素子間距離を０．５０ｍｍとしたときのほうが広帯域な特性を得られていることもわかる。
【００３０】
同様に、図４に、保護素子の有する静電容量が５０ｆＦのときの各保護素子間距離ごとの周波数特性を示す。保護素子間距離を０．５０ｍｍとしたときの−３ｄＢ帯域が３４．８ＧＨｚと最大値を示していることがわかる。保護素子が１個のときの−３ｄＢ帯域は３２．５ＧＨｚであるが、２個の保護素子を用い、かつ保護素子間距離を０．５０ｍｍとしたときのほうが広帯域な特性を得られていることもわかる。
【００３１】
同様に、図５に、保護素子の有する静電容量が１００ｆＦのときの各保護素子間距離ごとの周波数特性を示す。保護素子間距離を０．７５ｍｍとしたときの−３ｄＢ帯域が２３．５ＧＨｚと最大値を示していることがわかる。保護素子が１個のときの−３ｄＢ帯域は２２．０ＧＨｚであるが、２個の保護素子を用い、かつ保護素子間距離を０．７５ｍｍとしたときのほうが広帯域な特性を得られていることもわかる。
【００３２】
同様に、図６に、保護素子の有する静電容量が２００ｆＦのときの各保護素子間距離ごとの周波数特性を示す。保護素子間距離を１．２５ｍｍとしたときの−３ｄＢ帯域が１５．６ＧＨｚと最大値を示していることがわかる。保護素子が１個のときの−３ｄＢ帯域は１３．８ＧＨｚであるが、２個の保護素子を用い、かつ保護素子間距離を１．２５ｍｍとしたときのほうが広帯域な特性を得られていることもわかる。
【００３３】
次に、図２から図６の各説明で説明した本発明の周波数特性の一例に基づき、図７に各遅延時間または各保護素子間距離と保護素子の各静電容量における−３ｄＢ帯域の一例を表で示す。下線を付した周波数が保護素子の各静電容量における−３ｄＢ帯域が最大となった周波数を示している。これより、最大となった周波数に対応する遅延時間および保護素子間距離を読み取ることができる。ここでは、信号を所定時間遅延させる伝送線路１１の長さは、たとえば１ｍｍあたり５ｐｓｅｃ遅延するとして換算している。たとえば、保護素子間距離が０．２５ｍｍであれば、遅延時間は１．２５ｐｓｅｃであると換算できる。たとえば、保護素子の有する静電容量が１０ｆＦのとき、遅延時間を１．２５ｐｓｅｃ、すなわち０．２５ｍｍの保護素子間距離に設定したときに−３ｄＢ帯域は８３．１ＧＨｚと最大値を示している。
【００３４】
同様に、図７において、保護素子の有する静電容量が２０ｆＦのとき、遅延時間を２．５０ｐｓｅｃ、すなわち０．５０ｍｍの保護素子間距離に設定したときに−３ｄＢ帯域は５６．６ＧＨｚと最大値を示している。
【００３５】
同様に、図７において、保護素子の有する静電容量が５０ｆＦのとき、遅延時間を２．５０ｐｓｅｃ、すなわち０．５０ｍｍの保護素子間距離に設定したときに−３ｄＢ帯域は３４．８ＧＨｚと最大値を示している。
【００３６】
同様に、図７において、保護素子の有する静電容量が１００ｆＦのとき、遅延時間を３．７５ｐｓｅｃ、すなわち０．７５ｍｍの保護素子間距離に設定したときに−３ｄＢ帯域は２３．５ＧＨｚと最大値を示している。
【００３７】
同様に、図７において、保護素子の有する静電容量が２００ｆＦのとき、遅延時間を６．２５ｐｓｅｃ、すなわち１．２５ｍｍの保護素子間距離に設定したときに−３ｄＢ帯域は１５．６ＧＨｚと最大値を示している。
【００３８】
前述したように、第１の静電容量と第２の静電容量の値が等しく、かつ、第１の静電容量と第２の静電容量の値が大きくなるに従い、伝送線路１１の線路長Ｌを遅延時間が長くなるようにすることにより、第１の静電容量と第２の静電容量の値に基づいて広帯域な特性を得ることが可能となる。
【００３９】
また、伝送線路１１をレーザなどで公知のトリミングによる加工を行うことにより、一部の伝送線路１１の線路幅を狭くして高インピーダンスにすることで、保護素子の有する静電容量による低インピーダンスを補正する手法が従来から行われている。本発明に、このトリミングによる低インピーダンスを補正する手法を組み合わせて、さらなる広帯域特性やフラットな周波数特性を実現させてもよい。
【００４０】
次に、伝送線路１１で遅延時間を与える線路長Ｌと、保護素子の有する静電容量との関係について図８を参照しながら説明する。図８は、図７で保護素子の各静電容量における−３ｄＢ帯域が最大となった周波数に対応する線路長Ｌを読み取り、縦軸を線路長、横軸を静電容量とした軸にそれぞれプロットしたものである。これらのプロットした点に対して累乗近似の曲線を求めた。この累乗近似の曲線を式で表すと、線路長Ｌ（ｍｍ）＝０．０９４×静電容量（ｆＦ）＾０．４７となった（＾は乗数を示す）。ここで、０．０９４の値は係数であるので係数αとする。また、０．４７乗は略０．５乗であり、すなわち√（自乗根）と考えることができる。
【００４１】
ここで、前述のプロットした点を全て含む係数αの範囲を求める。線路長Ｌ（ｍｍ）＝α×√静電容量（ｆＦ）の式において、係数αを逐次変更して算出したところ、係数αが０．０９４を略中心に、０．０６から０．１１の範囲内としたとき、プロットした点が全て含まれることとなった。係数αを０．０６と、０．１１とした場合の曲線をそれぞれ図８に示す。このことより、伝送線路１１で遅延時間を与える線路長Ｌは、線路長Ｌ（ｍｍ）＝α×√静電容量（ｆＦ）  ただし、０．０６＜α＜０．１１の関係であるといえる。
【００４２】
次に、前述した静電容量の０．４７乗の値の検証に関して、図９を参照しながら説明する。図９は、図７で保護素子の各静電容量における−３ｄＢ帯域が最大となった周波数に対応する線路長Ｌを読み取り、縦軸をｌｏｇ線路長に換算し、横軸をｌｏｇ静電容量に換算した軸にそれぞれプロットしたものである。
【００４３】
ｌｏｇ線路長は、たとえば０．２５ｍｍの線路長は−０．６０２０６と表され、０．５０ｍｍの線路長は−１．３０１０３と表され、０．７５ｍｍの線路長は−１．２４９３９と表され、１．２５ｍｍの線路長は０．０９６９１と表される。
【００４４】
ｌｏｇ静電容量は、たとえば１０ｆＦのｌｏｇ静電容量は１と表され、２０ｆＦのｌｏｇ静電容量は１．３０１０３と表され、５０ｆＦのｌｏｇ静電容量は１．６９８９７と表され、１００ｆＦのｌｏｇ静電容量は２と表され、２００ｆＦのｌｏｇ静電容量は２．３０１０３と表される。
【００４５】
これらのプロットした点に対して線形近似の直線を求めた。この線形近似の直線を式で表すと、ｌｏｇ線路長＝０．４７０１×ｌｏｇ静電容量−１．０２６９となった。このことから、線路長Ｌと静電容量とは、０．４７乗の関係であることが求まる。０．４７乗は、略０．５乗であり、すなわち√（自乗根）と考えることができる。
【００４６】
前述したことから、伝送線路１１で遅延時間を与える線路長Ｌは、線路長Ｌ（ｍｍ）＝α×√静電容量（ｆＦ）  ただし、０．０６＜α＜０．１１の関係であるといえる。保護素子の有する静電容量は、保護素子の仕様や実測により求めることが可能であり、この関係を用いることにより、第１の静電容量と第２の静電容量の値に基づいて伝送線路１１で遅延時間を与える線路長Ｌを算出することが極めて容易となる。
【符号の説明】
【００４７】
１０ａ…第１の保護素子
１０ｂ…第２の保護素子
１１…伝送線路
２０ａ…第１のグラウンド
２０ｂ…第２のグラウンド
５０…第１の信号端子
５１…第２の信号端子
１００…ＥＳＤ保護回路
Ｌ…線路長（保護素子間距離）
α…係数
【図１】
2017017092.tif 000003
【図２】
2017017092.tif 000004
【図３】
2017017092.tif 000005
【図４】
2017017092.tif 000006
【図５】
2017017092.tif 000007
【図６】
2017017092.tif 000008
【図７】
2017017092.tif 000009
【図８】
2017017092.tif 000010
【図９】
2017017092.tif 000011
【図１０】
2017017092.tif 000012