【事件の表示】
　特願２００４−５４５６９６「キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法」拒絶査定不服審判事件〔平成１６年　５月　６日国際公開，ＷＯ２００４／０３８８０２，平成１８年　１月２６日国内公表、特表２００６−５０３４３９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，２００３年１０月１０日（パリ条約による優先権主張外国庁受理２００２年１０月１８日，ドイツ連邦共和国）を国際出願日とする出願であって，平成２１年２月１０日付けで拒絶理由が通知され，同年５月１３日に意見書及び手続補正書が提出されたが，同年６月２４日付けで拒絶査定され，同年１０月２８日に拒絶査定不服審判が請求されるとともに，同日付けで誤訳訂正書が提出されたものである。
　その後，当審において平成２３年１月２８日付けで審尋がなされ，同年４月２６日に回答書が提出されている。
　
２　誤訳訂正書の適否等 
　平成２１年１０月２８日付けの誤訳訂正書による明細書の段落【００４６】についての誤訳訂正は，外国語特許出願に係る国際出願日における明細書に記載した事項の範囲内においてなされたものであるから，適法なものである。
　また，上記誤訳訂正書による他の訂正事項は，特許請求の範囲について，明りょうでない記載の釈明を行うものであると理解でき，国際出願日における国際特許出願の明細書若しくは図面の翻訳文，国際出願日における国際特許出願の請求の範囲の翻訳文，又は国際出願日における国際特許出願の図面に記載した事項の範囲内においてしたものと認められるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定された補正目的に適合するとともに，特許法第１７条の２第３項の規定を満足し，適法なものである。 
　
３　本願発明
　本願の請求項１−２３に係る発明は，平成２１年１０月２８日付けの誤訳訂正書によって訂正された特許請求の範囲の請求項１−２３に記載された事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。
「【請求項１】
　電気的に絶縁性の絶縁領域と，少なくとも１つの連続した領域とを有する集積回路構造（１４０）であって，
　上記少なくとも１つの連続した領域は，キャパシタ（１４４）を形成しているとともに，
　　上記絶縁領域に近接した電極領域（３４）と，
　　誘電体領域（４６）と，
　　絶縁領域から離れた電極領域（５６）とをこの順で有しており，
　上記絶縁領域が，平面に配置された絶縁層（１４）の一部であり，
　上記集積回路構造（１４０）の上記キャパシタ（１４４）と，少なくとも１つの能動素子（１４２）とが，上記絶縁層（１４）に対して同じ側に配置されており，
　上記能動素子（１４２）は，各端子領域（８０，８２）と，上記各端子領域（８０，８２）の間の活性領域（８４）と，上記活性領域（８４）上の制御電極（５４）を含み，
　上記電極領域（３４）と，上記活性領域（８４）とが，絶縁層（１４）の配置されている平面と平行な平面に配置されており，
　上記キャパシタと上記能動素子とが，記憶セル（１５０）を形成しており，
　スペーサ（６０，６２）が，上記能動素子（１４２）の制御電極（５４）の両側に配置されており，
　スペーサ（６４，６６）が，上記絶縁領域から離れた電極領域（５６）の少なくとも一方側に配置されており，
　上記各端子領域（８０，８２）の少なくとも一方の上に，ケイ化物領域（９０，９４）を有していることを特徴とする，集積回路構造。」
　
４　引用例とその記載事項，及び，引用発明
（１）特開平８−１２５０３４号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内で頒布された刊行物である， 特開平８−１２５０３４号公報（以下「引用例１」という。）には「半導体記憶装置」（発明の名称）について，図６０及び図６１とともに以下の事項が記載されている。（なお，下線は，当審において付したものである。以下同じ。）
「【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し，さらに詳しくは，ＳＯＩ（ＳｉｌｉｃｏｎＯｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。」
「【０２６０】［実施例４８］図６０は，この発明の実施例４８による
ＤＲＡＭにおけるプレーナ型メモリセル部
【０２６１】図６０および図６１に示されるように，
ＳＯＩ基板６上には，ソース／ドレイン領域４４と，ＬＯＣＯＳ酸化膜５と，ゲート電極４と，セルプレート電極４５
ゲート電極４およびセルプレート電極４５は，第１の層間絶縁膜３３の中に形成されている
２つのソース／ドレイン領域４４と，その間のボディ領域３と，ゲート電極４とが，１つのＮチャネルＭＯＳトランジスタを構成する。１つのソース／ドレイン領域４４と，ボディ領域３と，セルプレート電極４５とは，１つのＮチャネルＭＯＳキャパシタを構成する
【０２６２】２つのトランジスタに共通するソース／ドレイン領域４４は，ポリパッドなどの中間層３２を介してビット線ＢＬに接続されている。第１の層間絶縁膜３３および中間層３２の上には，第２の層間絶縁膜３４が形成されている。この第２の層間絶縁膜３４の上にはビット線ＢＬが形成され，このビット線ＢＬはコンタクトホールを介して中間層３２と接続されている。ビット線ＢＬの上には第３の層間絶縁膜３５が形成され，さらに第３の層間絶縁膜３５の上にはアルミニウムからなる杭打ワード線４６が形成されている。杭打ワード線４６は，一定間隔ごとにコンタクトホールを介してゲート電極４を構成するワード線ＷＬと接続されている。これにより，ワード線ＷＬに駆動電圧が供給されたときに，ワード線ＷＬで生じる信号伝幡遅延が低減される。
【０２６３】図６１に示されるように，トランジスタのボディ領域３の一部には，コンタクト領域３１が形成されている。したがって，ボディ領域３は，このコンタクト領域３１および中間層３２を介してボディ固定線３０と接続され，これにより電気的に固定されている。上記のように，メモリセルを構成するトランジスタのボディ領域３は電気的に固定されているため，そのトランジスタのしきい値が不安定にならず，ソース・ドレイン間に大量のリーク電流が流れることはない。したがって，このメモリセルにおけるデータ保持時間が長くなる。また，このＳＯＩ基板６にα粒子が入射し，それによりシリコン基板７中に電荷が発生したとしても，その電荷はボディ領域３に侵入することはない。なぜならば，ボディ領域３とシリコン基板７とは，埋込酸化層８によって電気的に分離されているからである。しかも，ボディ領域３は極めて薄いため，そのボディ領域３の中でα粒子によって電荷が発生することはほとんどない。したがって，いわゆるソフトエラーはほとんど発生しない。」
　
（２）　引用発明
　引用例１の上記摘記及び図面の記載を総合勘案すれば，引用例１には，以下の発明（以下「引用発明」という。）が記載されている
　
「シリコン基板７と埋込酸化層８を有するＳＯＩ基板６上に，ソース／ドレイン領域４４と，ＬＯＣＯＳ酸化膜５と，ゲート電極４と，セルプレート電極４５とが形成され，ゲート電極４およびセルプレート電極４５は，第１の層間絶縁膜３３の中に形成され，２つのソース／ドレイン領域４４と，その間のボディ領域３と，ゲート電極４とが，１つのＮチャネルＭＯＳトランジスタを構成し，１つのソース／ドレイン領域４４と，ボディ領域３と，セルプレート電極４５とは，１つのＮチャネルＭＯＳキャパシタを構成するＤＲＡＭにおけるプレーナ型メモリセル部を有する半導体記憶装置。」
　
（３）特開２００２−１３４７５５号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内で頒布された刊行物である， 特開２００２−１３４７５５号公報（以下「引用例２」という。）には，「半導体装置及びその製造方法」（発明の名称）について図１〜８とともに，以下の事項が記載されている。
「【００２７】
【発明の実施の形態】［第１実施形態］本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。
【００２８】図１は本実施形態による半導体装置の構造を示す平面図，図２は本実施形態による半導体装置の構造を示す概略断面図，図３は本実施形態による半導体装置の等価回路を示す回路図，図４は本実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図，図５乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２９】はじめに，本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。なお，図２（ａ）は図１のＡ−Ａ′線に沿った断面図，図２（ｂ）は図１（ａ）のＢ−Ｂ′線に沿った断面図，図２（ｃ）は図１（ａ）のＣ−Ｃ′線に沿った断面図である。
【００３０】
ＳＯＩ基板は，シリコン基板１０上に形成されたシリコン酸化膜よりなる絶縁層１２と，絶縁層１２上に形成された単結晶シリコン層よりなるＳＯＩ層１４によって構成されている。ＳＯＩ層１４には，素子領域を画定する素子分離膜１６が形成されている。素子領域上には，ゲート絶縁膜１８を介してゲート電極２０が形成されている。素子領域上には，また，ゲート電極２０と所定間隔離間して形成されたダミー電極２２が形成されている。ゲート電極２０及びダミー電極２２の側壁にはサイドウォール絶縁膜２８が形成されており，ゲート電極２０とダミー電極２２との間の素子領域はサイドウォール絶縁膜２８によって覆われている。図１に点線で示したソース／ドレイン用イオン注入領域２４には，ゲート電極２０及びサイドウォール絶縁膜２８をマスクとしてｎ形不純物が導入されており，ゲート電極２０の両側の素子領域にはｎ
+
層よりなるソース／ドレイン領域３２が形成されている。
ゲート電極２０，ダミー電極２２及びサイドウォール絶縁膜２８が形成されていない領域の素子領域上には，チタンシリサイド膜３８が形成されている。
・・・
【００３５】まず，シリコン基板１０上に例えばシリコン酸化膜よりなる絶縁層１２を介して単結晶シリコン層よりなるＳＯＩ層１４が形成されたＳＯＩ基板を用意する（図５（ａ），図７（ａ））。
【００３６】次いで，ＳＯＩ基板のＳＯＩ層に，例えばシャロートレンチ法により，絶縁層に達する素子分離膜を形成する（図５（ｂ），図７（ｂ））。こうして，素子分離膜により素子領域を画定する。
【００３７】次いで，素子領域に，例えばボロンイオンをイオン注入する。このイオン注入は，ＭＯＳＦＥＴのしきい値電圧を制御するためのチャネルイオン注入である。
【００３８】次いで，例えば熱酸化法によりＳＯＩ層１４の表面を熱酸化し，素子領域上に，例えば膜厚３ｎｍのゲート絶縁膜１８を形成する。
【００３９】次いで，例えばＣＶＤ法により，例えば膜厚２００ｎｍの多結晶シリコン膜を形成する。
【００４０】次いで，通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし，多結晶シリコン膜よりなるゲート電極２０及びダミー電極２２を形成する（図５（ｃ），図７（ｃ））。このとき，ゲート電極２０とダミー電極２２との間隔は，例えばゲート加工の最小寸法となるように配置し，後に形成するサイドウォール絶縁膜２８によりゲート電極２０とダミー電極２２との間の素子領域が覆われるように調整する。
【００４１】次いで，ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず）及びゲート電極２０をマスクとして，例えば砒素イオン注入を行い，ゲート電極２０の両側の素子領域に，エクステンションソース／ドレイン構造の浅い不純物拡散領域２６（或いは，ＬＤＤ構造の低濃度不純物拡散領域）を形成する（図５（ｄ））。
【００４２】次いで，全面に，例えばＣＶＤ法により，例えば膜厚２００ｎｍのシリコン酸化膜を堆積する。
【００４３】次いで，シリコン酸化膜をエッチバックし，ゲート電極２０及びダミー電極２２の側壁にのみシリコン酸化膜を残存させる。こうして，ゲート電極２０及びダミー電極２２の側壁に，シリコン酸化膜よりなるサイドウォール絶縁膜２８を形成する。このとき，ゲート電極２０とダミー電極２２との間の領域では，ゲート電極２０の側壁に形成されたサイドウォール絶縁膜２８とダミー電極２２の側壁に形成されたサイドウォール絶縁膜２８とが互いに接し，ＳＯＩ層は表面に露出されない（図６（ａ），図８（ａ））。
【００４４】次いで，ソース／ドレイン用イオン注入領域２４を露出するフォトレジスト（図示せず），ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして，例えば砒素イオンをイオン注入し，ゲート電極２０の両側の素子領域に，エクステンションソース／ドレイン構造の深い不純物拡散領域３０（或いは，ＬＤＤ構造の高濃度不純物拡散領域）をそれぞれ形成する。こうして，不純物拡散層２６，３０により構成されたｎ+層よりなるソース／ドレイン領域３２を形成する（図６（ｂ））。
【００４５】次いで，ボディコンタクト用イオン注入領域３４を露出するフォトレジスト（図示せず），ゲート電極２０，ダミー電極２２及びサイドウォール絶縁膜２８をマスクとして，例えばボロンイオンをイオン注入し，ｐ+層よりなるボディコンタクト領域３６を形成する（図８（ｂ））。なお，ゲート電極２０とダミー電極２２との間隔によっては，この間の素子領域に浅いボディコンタクト領域３６が同時に形成される。
【００４６】次いで，
サリサイドプロセスにより，ゲート電極２０上，ダミー電極２２上及び露出するＳＯＩ層１４上に，選択的にチタンシリサイド膜３８を形成する（図６（ｃ），図８（ｃ））。例えば，全面にチタン膜を堆積した後，短時間熱処理を行いゲート電極２０上，ダミー電極２２上及び露出するＳＯＩ層１４上を選択的にシリサイド化反応し，次いで未反応のチタン膜を除去することにより，ゲート電極２０上，ダミー電極２２上及びＳＯＩ層１４上に選択的にチタンシリサイド膜３８を形成することができる。
　
　したがって，引用例２には，次の技術事項が記載されている。
　ア　ＳＯＩ層１４には，ゲート電極２０及びソース／ドレイン領域３２からなるＭＯＳＦＥＴが形成されており，また，ゲート電極２０と所定間隔離間して形成されたダミー電極２２により寄生容量素子が構成される。
　イ　ゲート電極２０及びダミー電極２２の側壁にはサイドウォール絶縁膜２８が形成されており，ゲート電極２０とダミー電極２２との間の素子領域はサイドウォール絶縁膜２８によって覆われている。
　ウ　ゲート電極２０の両側の素子領域にはｎ+層よりなるソース／ドレイン領域３２が形成されており，ゲート電極２０上，ダミー電極２２上及び露出するＳＯＩ層（ソース・ドレイン領域）上に，サリサイドプロセスにより，チタンシリサイド膜３８が形成される。
　
５　対比
（１）本願発明と引用発明との対応
　ア　引用発明の「半導体記憶装置」は，集積回路であることは明らかであるから，本願発明の「集積回路構造」に相当する。
　イ　引用発明の「埋込酸化層８」は，本願発明の「電気的に絶縁性の絶縁領域」及び「平面に配置された絶縁層（１４）」に相当し，引用発明の「ソース／ドレイン領域４４」及び「ボディ領域３」は一体の半導体層であるから，本願発明の「少なくとも１つの連続した領域」に相当する。
　ウ　引用発明において，「１つのソース／ドレイン領域４４と，ボディ領域３と，セルプレート電極４５とは，１つのＮチャネルＭＯＳキャパシタを構成する」ものであり，「セルプレート電極４５は，第１の層間絶縁膜３３の中に形成され」ているから，引用発明の「ＮチャネルＭＯＳキャパシタ」は本願発明の「キャパシタ（１４４）」に相当し，引用発明の「１つのソース／ドレイン領域４４と，ボディ領域３」，「セルプレート電極４５」は，それぞれ，本願発明の「上記絶縁領域に近接した電極領域（３４）」，「絶縁領域から離れた電極領域（５６）」に相当する。さらに，引用発明の「セルプレート電極４５」と「１つのソース／ドレイン領域４４と，ボディ領域３」との間に存在する「第１の層間絶縁膜３３」は，本願発明の「誘電体領域（４６）」に相当する。
　エ　引用発明において，「２つのソース／ドレイン領域４４と，その間のボディ領域３と，ゲート電極４とが，１つのＮチャネルＭＯＳトランジスタを構成」するものであるから，引用発明の「ＮチャネルＭＯＳトランジスタ」は本願発明の「能動素子（１４２）」に相当し，引用発明の「２つのソース／ドレイン領域４４」，「その間のボディ領域３」，及び「ゲート電極４」は，それぞれ，本願発明の「各端子領域（８０，８２）」，「上記各端子領域（８０，８２）の間の活性領域（８４）」，及び「上記活性領域（８４）上の制御電極（５４）」に相当する。
　オ　そして，引用発明の「ＤＲＡＭにおけるプレーナ型メモリセル部」は，本願発明の「記憶セル（１５０）」に相当する。
　カ　また，引用例１の図６０を参照すると，引用発明において，「ＮチャネルＭＯＳキャパシタ」と「ＮチャネルＭＯＳトランジスタ」は，両者ともＳＯＩ基板６の埋込酸化膜８上に形成されており，「ＮチャネルＭＯＳキャパシタ」の「１つのソース／ドレイン領域４４と，ボディ領域３」と，「ＮチャネルＭＯＳトランジスタ」の「ボディ領域３」は，埋込酸化膜８の配置されている平面と平行な平面に配置されているものと認められるから，引用発明の上記構成は，本願発明の「上記集積回路構造（１４０）の上記キャパシタ（１４４）と，少なくとも１つの能動素子（１４２）とが，上記絶縁層（１４）に対して同じ側に配置されており」，「上記電極領域（３４）と，上記活性領域（８４）とが，絶縁層（１４）の配置されている平面と平行な平面に配置されて」いる構成に相当するものである。
　
（２）一致点と相違点
　上記（１）の対応関係によれば，本願発明と引用発明との一致点と相違点は，次のとおりである。
＜一致点＞
「電気的に絶縁性の絶縁領域と，少なくとも１つの連続した領域とを有する集積回路構造であって，
　上記少なくとも１つの連続した領域は，キャパシタを形成しているとともに，
　　上記絶縁領域に近接した電極領域と，
　　誘電体領域と，
　　絶縁領域から離れた電極領域とをこの順で有しており，
　上記絶縁領域が，平面に配置された絶縁層の一部であり，
　上記集積回路構造の上記キャパシタと，少なくとも１つの能動素子とが，上記絶縁層に対して同じ側に配置されており，
　上記能動素子は，各端子領域と，上記各端子領域の間の活性領域と，上記活性領域上の制御電極を含み，
　上記電極領域と，上記活性領域とが，絶縁層の配置されている平面と平行な平面に配置されており，
　上記キャパシタと上記能動素子とが，記憶セルを形成している，
集積回路構造。」
　
＜相違点１＞　 
　本願発明では，「スペーサ（６０，６２）が，上記能動素子（１４２）の制御電極（５４）の両側に配置されており，スペーサ（６４，６６）が，上記絶縁領域から離れた電極領域（５６）の少なくとも一方側に配置され」ているのに対して，引用発明では，スペーサに関する明確な記載のない点。
＜相違点２＞　 
　本願発明では，「上記各端子領域（８０，８２）の少なくとも一方の上に，ケイ化物領域（９０，９４）を有している」のに対して，引用発明は，このような構成を備えていない点。
　
６　相違点についての判断
（１）相違点１について 
　ア　引用発明において，ゲート電極４及びセルプレート電極４５は，第１の層間絶縁膜３３の中に形成されているから，ゲート電極４及びセルプレート電極４５の側面には，第１の層間絶縁膜３３が存在している。また，引用例１の図６０を参照すると，この電極側面の第１の層間絶縁膜３３は，中間層３２とゲート電極４（又はセルプレート電極４５）とが短絡しないように両者の間に設けられて，ゲート電極４と中間層３２との間に距離，即ちスペースを確保するものと認められるから，この第１の層間絶縁膜３３は，本願発明の「スペーサ」に相当するといえる。そして，第１の層間絶縁膜３３は，ゲート電極４の両側に形成されており，かつ，セルプレート電極４５の少なくとも一方側に形成されているから，「スペーサ」を形成する点において，本願発明と引用発明との間に実質的な相違はない。
　イ　仮に，引用発明の第１の層間絶縁膜３３がスペーサではないとしても，引用例２に，ゲート電極２０及びダミー電極２２の側壁にサイドウォール絶縁膜２８が形成されることが記載されており，引用例２に記載の「サイドウォール絶縁膜」が，本願発明の「スペーサ」に相当することは明らかであるから，ＭＯＳトランジスタにおいて，ゲート電極の側面に「スペーサ」を設けること，さらに，他の電極についても，側面に「スペーサ」を設けることは，当業者が必要に応じて適宜なし得ることであるといえる。
　したがって，引用発明に，引用例２に記載のサイドウォール絶縁膜（スペーサ）の技術を適用し，本願発明のごとく，「スペーサ（６０，６２）が，上記能動素子（１４２）の制御電極（５４）の両側に配置されており，スペーサ（６４，６６）が，上記絶縁領域から離れた電極領域（５６）の少なくとも一方側に配置され」るようにすることは，当業者が容易になし得ることである。
　
（２）相違点２について
　ア　ＭＯＳトランジスタのソース／ドレイン領域上にシリサイド膜，すなわちケイ化物領域を形成することは，引用例２に記載されているように周知の技術である。そして，シリサイド膜の形成はソース／ドレイン領域の低抵抗化等に寄与することは明らかであって，引用発明においても当然に適用し得る技術であるから，引用発明のＭＯＳトランジスタのソース／ドレイン領域（本願発明の「各端子領域（８０，８２）」に相当）の少なくとも一方の上にケイ化物領域を設けることは，当業者が直ちに想到し得ることにすぎない。
　イ　請求人は審判請求書において，本願発明では，「ケイ化反応のために準備されたシリコンである，エピタキシャル領域７０・７４をケイ化反応によりケイ化領域９０・９４とすることによって，上記ケイ化領域９０・９４の下のドレイン／ソース領域の少なくとも一部が『取り除かれること』が防止されます。」（第７ページ第９行〜第１２行）と主張し，また，「引用文献２では，上記ＳＯＩ層１４の端子領域のケイ素を用いて上記チタンシリサイド膜３８を形成していますから，上記端子領域内に上記チタンシリサイド膜３８を形成しており，補正後の本願の請求項１に記載の発明のように，端子領域上にケイ化物領域を形成したものではありません。」（第８ページ第２５行〜第２８行）と，両者の相違を主張している。
　しかしながら，本願発明の実施例として，エピタキシャル領域をケイ化物領域とすることが記載されているとしても，本願明細書には，本願発明の「各端子領域（８０，８２）の少なくとも一方の上に，ケイ化物領域（９０，９４）を有していること」が，エピタキシャル領域をケイ化物領域とすることを意味するとの定義は記載されておらず，むしろ，引用例２（段落【００４６】）に，「露出するＳＯＩ層１４
上に
　ウ　さらに，本願の請求項１ないし４に係る発明を参照すると，請求項２は請求項１を引用し，請求項４は請求項２又は３を引用しており，請求項４には以下のとおり記載されている。
「【請求項４】
　上記トランジスタ（１４２）の端子領域（８０，８２）または上記トランジスタ（１４２）の両方の端子領域（８０，８２）が，上記絶縁層（１４）上に形成されており，
　上記ケイ化物領域（９０，９４）は，上記ケイ化物領域（９０，９４）と上記端子領域（８０，８２）との境界線が，上記活性領域（８４）の上記絶縁層（１４）から離れた側の表面より，上記絶縁層（１４）に近くなるように形成されている，請求項２または３に記載の回路構造（１４０）。」
　ここで，「上記活性領域（８４）の上記絶縁層（１４）から離れた側の表面」とは，ゲート酸化物４２の下の面に相当するから，「上記ケイ化物領域（９０，９４）と上記端子領域（８０，８２）との境界線が」，その表面より「上記絶縁層（１４）に近くなるように形成されている」とは，半導体層（１６）の端子領域（８０，８２）内にケイ化物領域が存在することを意味している。そして，請求項４は，請求項１を間接的に引用する請求項であるから，本願発明は，請求項４の上記構成を含んでいると解さざるを得ない。
　エ　また，本願明細書の段落【００５０】には，「 図１１に示す実施例では，エピタキシャル領域７０〜７６が完全にケイ化されている。これに対して，半導体層１６および被覆領域５６は，ケイ化されていない。他の実施例において，半導体層１６と被覆電極５６との領域も，ケイ化されていてもよい。」と記載されており，他の実施例において半導体層１６がケイ化（シリサイド化）されてもよいことが記載されているから，この記載は，上記ウの請求項の解釈を裏付けるものである。
　オ　したがって，本願発明は半導体層（１６）の端子領域（８０，８２）内にケイ化物領域を設ける構成を含んでおり，請求人の審判請求書の上記主張は採用できないから，本願発明と引用例２のシリサイド層の形成部位について，相違は認めらない。
　カ　なお，仮に，本願発明の「各端子領域（８０，８２）の少なくとも一方の上に，ケイ化物領域（９０，９４）を有していること」が，エピタキシャル領域をケイ化物領域とすることを意味するとしても，エピタキシャル層を形成し，当該エピタキシャル層をシリサイド化してシリサイド層を設けることは，下記周知例１ないし３に記載されるように，周知の技術であり，引用発明に当該周知の技術を適用することに何らの困難性もないから，引用発明において，必要に応じてソース／ドレイン領域上にエピタキシャル層を形成し，その後シリサイド化処理を行い，本願発明のごとく「上記各端子領域（８０，８２）の少なくとも一方の上に，ケイ化物領域（９０，９４）を有している」ようにすることは当業者が容易になし得ることである。
　
  周知例１： 特開２００１−２４４４６９号公報
「【００２１】次に，ＳＯＩ層４３の
ソース／ドレイン形成予定領域上に５０〜１００ｎｍ程度のシリコン膜５１を選択エピタキシャル成長法により形成する
【００２２】次に，サイドウォール４７の外側に，サイドウォール４７より厚いサイドウォール５２を形成する。続いて，砒素（Ａｓ）をインプラしソース／ドレイン５３を形成する。サイドウォール５２の膜厚は，後の工程のソース／ドレインインプラで導入する不純物を熱処理によって横方向拡散した際，ゲート電極のエッジ付近にソース／ドレインとチャネル領域との接合がくるように適宜設定される。ここでのサイドウォール５２の膜厚は，約８００Åである（図５（ｄ））。
【００２３】その後，ＲＴＡ（Rapid Thermal annealing）を行なう。その結果，ソース／ドレイン５３が活性化され，ソース／ドレイン５３とチャネル領域５４との接合５５はゲート電極のエッジ付近にくる。
次に，コバルト（Ｃｏ）あるいはチタン（Ｔｉ）を堆積しＲＴＡ行い，ゲート電極４６およびソース／ドレイン５３上にシリサイド層５６を形成する。
　
　周知例２：特開２００１−１５７４５号公報
「【００３９】次に，図３に示すように，
選択的にエピタキシャル成長を行うことにより，ソース・ドレイン・エクステンション領域１５上にエレベーテッド・ソース・ドレイン１６が形成される。
【００４０】次に，図４に示すように，ゲート電極１３の両側の隙間１８から斜めにハローイオン注入が行われ，ソース・ドレイン・エクステンション領域１５の側面にのみハロー領域１９が形成される。この際，イオン注入は，式（１）に示す角度αで行われる。つまり，ファセット１７よりも浅い角度でイオン注入が行われる。
・・・
【００４２】次に，図５に示すように，例えばＣＶＤ法により全面に例えばシリコン窒化膜（図示せず）が形成され，このシリコン窒化膜上にパターニングされたレジスト（図示せず）が形成される。このレジストをマスクとして，例えばＲＩＥ法によりシリコン窒化膜が除去され，第１のゲート側壁１４の側面に第２のゲート側壁２０が形成される。
【００４３】次に，注入角度０°のイオン注入とＲＴＡにより，シリコン基板１１内にディープ・ソース・ドレイン２１が形成される。
【００４４】次に，図６に示すように，
全面に金属膜（図示せず）を形成する。次に，サリサイド技術により，エレベーテッド・ソース・ドレイン１６及びゲート電極１３の表面に金属シリサイド膜２２が形成される。
【００４５】その後，コンタクト，配線等が形成され，本発明の第１の実施例のＭＩＳＦＥＴが形成される。」
　
　周知例３：特表２０００−５０１２３７号公報
「ＭＯＳトランジスタのソース／ドレイン領域はゲート電極の側方の単結晶シリコン層内の多重層パターンの範囲に形成される。ゲート電極のパターニングの際に多重層パターンの側面に形成された絶縁スペーサは殆ど腐食されないので，スペーサとゲート電極との間にくぼみが形成される。
ゲート電極の側面に絶縁スぺーサを備え，シリコンの選択エピタキシーによりくぼみを充填することは本発明の枠内にある
エピタキシャルにくぼみを充填することは特に金属ケイ化物をソース／ドレイン領域の表面に形成する際に有利である。それというのもケイ化物の形成の際にシリコンが消費されるが，こうして金属ケイ化物の形成の際に全てのソース／ドレイン領域が消費されることが防止されるからである
　
７　小括
　以上のとおり，相違点１，２における本願発明の構成は，当業者が容易に想到し得たものであり，また，本願発明が奏する効果も，当業者が予測し得る程度のものにすぎないから，本願発明は，引用発明，引用例２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである
　
８　結言
　本願発明は，引用発明，引用例２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，他の請求項について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。