【事件の表示】
　特願２００４−１９４２７９「ＤＤＲＳＤＲＡＭのデータ入力装置及び方法」拒絶査定不服審判事件〔平成１７年１１月　４日出願公開、特開２００５−３１０３４５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月３０日（パリ条約に基づく優先権主張　２００４年４月２０日、大韓民国）の特許出願であって、平成２１年１０月１６日付けの拒絶理由通知に対して平成２２年１月２７日に意見書及び手続補正書が提出されたが、同年４月２１日付けで拒絶査定がなされた。
　それに対して、同年８月２７日に拒絶査定に対する審判請求がなされるとともに手続補正書が提出され、その後、平成２３年１月１７日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年８月２７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年８月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３を、補正後の特許請求の範囲の請求項１〜３と補正するものであって、補正前後の請求項１は各々次のとおりである。　
（補正前）
　「【請求項１】
　データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、
　前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
　チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
　前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
　前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含んでなり、
　前記データ入力ストローブパルス信号は、前記入力データが前記グローバル入出力伝達部まで伝達されるのにかかる時間だけ遅延して生成されることを特徴とする
ＤＤＲ　ＳＤＲＡＭのデータ入力装置。」
　
（補正後）
　「【請求項１】
　データストローブ信号を分割して第１信号及び第２信号として出力するとともに、前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力するデータストローブバッファと、
　前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
　チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
　前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
　前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含んでなり、
　前記データ入力ストローブパルス信号は、前記入力データが前記グローバル入出力伝達部まで伝達されるのにかかる時間だけ遅延して生成されることを特徴とする
ＤＤＲ　ＳＤＲＡＭのデータ入力装置。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファ」を、補正後の請求項１の「前記データストローブ信号を分割して第１信号及び第２信号として出力するとともに、前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力するデータストローブバッファ」と補正すること。
　
（２）補正事項２
　補正前の請求項３の「データストローブ信号が入力されると、前記データストローブ信号をパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階」を、補正後の請求項３の「データストローブ信号が入力されると、前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階」と補正すること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１について
（１−１）補正事項１により補正された事項が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。また、本願の願書に最初に添付した明細書及び図面を、各々「当初明細書」及び「当初図面」という。）に記載されているか否かについて検討する。
　補正後の請求項１における「データストローブ信号」及び「データストローブパルス信号」は、各々当初明細書等の「データストローブ信号ＤＱＳ」及び「データストローブパルスｄｓｐ」に対応していることが明らかである。
　一方、「データストローブ信号ＤＱＳ」と「データストローブパルスｄｓｐ」との関係に関して、当初明細書等に記載されている事項は次のとおりである（下線は当合議体が付加したものである。以下同じ。）。
　「【０００８】
　したがって、本発明の目的は、
データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し、
　「【００１２】
  本発明は、
データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し
　「【００１７】
　まず、
データストローブバッファ２１０は、イネーブル信号ｅｎｄｉｎｄｓｂに応じてデータストローブ信号ＤＱＳをバッファリングし、これを分割して出力（ｄｓｒｔ２及びｄｓｆｔ２）し、データストローブ信号ＤＱＳをパルス形のデータストローブパルスｄｓｐとして出力する。
　「【００２９】
　このような入力制御信号生成部は、制御信号ｓｏｓｅｂ＿ｗｔとデータストローブパルスｄｓｐが入力されるＮＡＮＤゲートＮ４００と、ＮＡＮＤゲートＮ４００の出力信号を反転させてデータ入力ストローブパルスｄｉｎｓｔｂｐとして出力するインバータＩ４０１とを含んでなる。この際、ｅｖｅｎデータが先に出力される場合には、制御信号ｓｏｓｅｂ＿ｗｔを反転させるためのインバータＩ４００がさらに必要である。制御信号ｓｏｓｅｂ＿ｗｔがインバータＩ４００によって反転されてイネーブル信号とともにＮＡＮＤゲートＮ４００の第１入力端に印加され、
書込み命令後にデータストローブ信号ＤＱＳが印加されてパルス形のデータストローブパルスｄｓｐが入力されると、データ入力ストローブパルスｄｉｎｓｔｂｐが生成される
【００３０】
　一方、
データストローブ信号ＤＱＳは外部から内部にデータが入力されることを制御し、データストローブパルスｄｓｐは入力されたデータが出力バスＧＩＯに伝達されることを制御する。
【００３１】
　
データストローブ信号ＤＱＳからデータストローブパルスｄｓｐを生成する入力データストローブバッファ（図３の２１０）は、公知の技術として広く知られた回路なので、詳細な説明を省略する
　「【００３３】
　図５は図３に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。図５に示すように、データストローブ信号ＤＱＳは、書込み命令ＷＴが入力された後、所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。ところで、データ入力ストローブパルスｄｉｎｓｔｂｐが、
データストローブ信号ＤＱＳのパルス形であるデータストローブパルスｄｓｐによって生成されるので、入力ストローブパルスｄｉｎｓｔｂｐも書込み命令ＷＴが入力された後所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される
　
（１−２）ここにおいて、補正後の請求項１「入力制御信号生成部」についての詳細を記載したものと認められる図３を参照すると、「データストローブパルスｄｓｐ」が、「制御信号ｓｏｓｅｂ＿ｗｔ」を受けて動作状態となった「ナンドゲートＮ４００」を通過し、更に「インバータＩ４０１」を通過することにより「データ入力ストローブパルスｄｉｎｓｔｂｐ」が生成されていることは明らかである。そして、図３の回路構成から、本願発明における「データストローブパルスｄｓｐ」と「データ入力ストローブパルスｄｉｎｓｔｂｐ」がほぼ同一の波形となることも明らかである。
　そして、本願発明の動作を説明する図５を参照すると、当該図５には、「データストローブ信号ＤＱＳ」と「データ入力ストローブパルスｄｉｎｓｔｂｐ」の両方が記載されているが、両者の波形が互いに異なっていることは一目瞭然である。
　したがって、「データストローブパルスｄｓｐ」についても同様に、「データストローブ信号ＤＱＳ」と比較して波形が異なっている、すなわち「データストローブパルスｄｓｐ」と「データストローブ信号ＤＱＳ」とはパルス形が異なっているものと認められる。
　
（１−３）また、技術的にみても、従来技術の問題点を解決し、当初明細書の０００８段落に記載された「書込み命令後にデータストローブ信号ＤＱＳが入力される時間の差ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なくデータストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐを正確に整列させることにより、データストローブ信号ＤＱＳの印加後に入力されるデータを出力バスＧＩＯに正確なタイミングで伝達して回路動作の信頼性を向上させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法を提供することにある。」という課題を解決するためには、「データストローブパルスｄｓｐ」と「データストローブ信号ＤＱＳ」とが同期していることが必要なのであって、両者のパルス形が同一であるか否かとは無関係であることは明らかである。
　
（１−４）したがって、当初明細書の０００８段落及び００１２段落の「データ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し」という記載における「同一」とは、両者の周期が同じで、互いに同期していることを意味するにすぎず、「データストローブ信号ＤＱＳ」と「データストローブパルスｄｓｐ」とが、「同一のパルス形」であることまでを意味するものではないと認められる。
　また、上記（１−１）に摘記した部分を含め、当初明細書等全体を精査しても、「データストローブ信号」と「データストローブパルス信号」とが「同一のパルス形」であると当業者が認識できる記載は見いだせない。
　したがって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではない。
　よって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（２）補正事項２について
　補正事項２により補正された部分は、実質的に見て補正事項１により補正された部分と同一であるから、補正事項２は補正事項１と同様に、特許法第１７条の２第３項に規定する要件を満たさない。
　
（３）新規事項の追加の有無についてのまとめ
　以上、検討したとおりであるから、本件補正は特許法第１７条の２第３項に規定する要件を満たさない。
　
４．独立特許要件についての検討
（１）はじめに
　上記３．において検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、本件補正が、当該要件を満たすものであり、かつ、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであった場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において予備的に検討する。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　データストローブ信号を分割して第１信号及び第２信号として出力するとともに、前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力するデータストローブバッファと、
　前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
　チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
　前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
　前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含んでなり、
　前記データ入力ストローブパルス信号は、前記入力データが前記グローバル入出力伝達部まで伝達されるのにかかる時間だけ遅延して生成されることを特徴とする
ＤＤＲ　ＳＤＲＡＭのデータ入力装置。」
　
（３）引用刊行物に記載された発明
（３−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−１６３４６号公報（以下「引用例」という。）には、図３、４、６〜８、１２及び１３とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、２ビットプリフェッチ機能を有するシンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｕｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の書き込み動作に関し、特に、書込時間を短くすることができる半導体記憶装置に関する。
　
ｂ．「【０００５】上記した通り、シンクロナスＤＲＡＭでは、一般にクロックに同期して外部から制御信号やアドレス信号が与えられ、内部ではクロックに同期して各種の動作を行う。」
　
ｃ．「【０００８】そこで、システム側が、書き込みデータ信号の供給をクロックと非同期のデータストローブ信号に同期させて行うことが提案されている。このデータストローブ信号は、クロックと同程度の周波数を有するが、クロックと位相同期はとられていない。
【０００９】この様に、クロックと非同期のデータストローブ信号を導入することに伴い、内部での書き込み動作をどの様に制御すべきかの問題を解決する必要がある。外部から与えられるクロックとデータストローブ信号とを利用して最適な書き込み動作を行うことは未だ提案されていない。
【００１０】
そこで、本発明の目的は、上記の従来の課題を解決する為に、クロックとそれに非同期のデータストローブ信号とを利用して最適な書き込み動作を行うことができる半導体記憶装置を提供することにある
【００１１】
更に、本発明の別の目的は、クロックとそれに非同期のデータストローブ信号とを利用して最短の書き込み動作を行うことができる半導体記憶装置を提供することにある
　
ｄ．「【００２７】
図３は、内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。この例では、メモリセル領域は、奇数側メモリセルアレイ２０と偶数側メモリセルアレイ２１とから構成される。
【００２８】
このメモリセルアレイに対して、周辺回路の内、書き込みデータ入力回路部分と、列アドレス信号の処理回路部分とが図３に示される
【００２９】また、図４は、データストローブ信号ＤＳが、基準のクロックよりもｔＤＳＳだけ位相が進んでいる場合のタイミングチャート図である。また、図５は、データストローブ信号ＤＳが、基準のクロックよりもｔＤＳＨだけ位相が遅れている場合のタイミングチャート図である。
【００３０】
まず、まず図３に示した、書き込みデータ入力回路部分から説明する。データ入出力端子ＤＱには、入力バッファ３０が接続され、外部から与えられるレファレンスレベルＶｒｅｆを利用して、与えられる書き込みデータ信号Ｄ０、Ｄ１が入力される。この書き込みデータ信号の取り込みは、上記した通り、データストローブ信号ＤＳの立ち上がりエッジまたは立ち下がりエッジで行われる。その為に、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６で入力し、その入力された内部データストローブ信号ｉｎｔ．ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなる。そして、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成する。その結果、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０（図中は内部書き込みデータ信号ｉｎｔ．ＤＱ）が第一のデータラッチ回路３２に取り込まれる
【００３１】
更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれる。その時、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされる。ここまでは、書き込みデータ信号Ｄ０、Ｄ１が、データストローブ信号ＤＳに同期して内部に取り込まれる動作である
【００３２】
データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８、４０にラッチされる。トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫ（図中では内部クロックｉｎｔ．ＣＬＫ）が与えられる。
【００３３】
そして、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３、４５に書き込みデータ信号が出力される。
　
ｅ．「【００４２】
図６は、本発明にかかる実施の形態例であるデータストローブ信号に同期して内部の書き込み動作が行われるメモリの概略構成図である。
【００４３】
図６に示したメモリは、図３のメモリの構成と同様に、図中左上半分の書き込みデータ入力回路部と、左下半分の列アドレス処理部とを有する。図中右側のメモリセルアレイ部分は、同様の構成である。従って、図３に対応する部分には、同じ引用番号を付した
【００４４】
図６のメモリの例では、書き込みデータ信号ＤＱ（Ｄ０、Ｄ１）は、データストローブ信号ＤＳに同期して内部に取り込まれ、更に、内部の書き込みタイミングもデータストローブ信号ＤＳをもとに制御される。具体的には、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸにより、データ入出力端子ＤＱからの書き込みデータ信号Ｄ０、Ｄ１が取り込まれる。更に、第二のデータストローブ信号ＤＳＰＸに基づいて、書き込みクロッック発生回路５８にて、書き込みアンプ４２、４４を活性化する書き込み信号ＷＲＴＺが生成され、
　
ｆ．「【００４６】従って、概略的な動作は、クロックｃｌｋ１のタイミングで、列アドレスの取り込み、カウンタ動作、プリデコード動作、冗長比較動作等が行われる。
その一方で、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジとで書き込みデータ信号を取り込み、更にデータストローブ信号の立ち下がりエッジを起点にしたタイミングで、内部での書き込み動作が行われる。内部での書き込み動作は、書き込みアンプ４２、４４の活性化により、データバス線に書き込みデータ信号を出力し、
【００４７】上記の動作を行う為に、
図６に示したメモリでは、図３と異なり、書き込みクロック発生回路５８は、データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸに応答して、書き込み信号ＷＲＴを生成する。
　
ｇ．「【００４９】
図７を参照しながら、図６の構成と動作について以下に説明する。図７は、データストローブ信号ＤＳがクロックｃｌｋ１よりも時間ｔＤＤＳ早い位相をもつ場合である。データ入出力端子ＤＱから入力される最初の書き込みデータＤ０は、データストローブ信号ＤＳから生成された遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺにより、第一のデータラッチ回路３２にラッチされる。更に、その後の遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸにより、二番目の書き込みデータＤ１が第二のデータラッチ回路３６にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸのタイミングで、同時に第一のデータラッチ回路３２にラッチされた書き込みデータＤ０が、データシフトレジスタ３４に保持される
【００５０】
上記した第二のデータストローブ信号ＤＳＰＸのタイミング後に、２つの書き込みデータ信号Ｄ０、Ｄ１はラッチ完了する為、書き込みクロック発生回路５８は、その信号ＤＳＰＸに応答して、書き込み信号ＷＲＴＺを生成する
　
ｈ．「【００７０】
図１２は、本発明の第二の実施の形態例のメモリの概略構成を示す図である。図１２中、図３，図６に対応する部分には、同じ引用番号を付した。また、図１３は、図１２の動作のフローチャート図である。図１３中も、図７，８に対応する部分には同じ引用番号を付した
（途中略）
【００７４】
上記の動作を可能にするために、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸとは、外部クロックＣＬＫをバッファ回路４６で取り込んだ内部クロックｉｎｔ．ＣＬＫに応答して、立ち上がりエッジトリガ回路５０と立ち下がりエッジトリガ回路５６により生成される。
　
（３−２）ここにおいて、図３及び図１２の記載も参照しつつ、図６を見ると、図６の「遅延回路４８」は、バッファ回路４６の出力信号に基づいて、「遅延データストローブ信号ＤＤＳ」を出力していることが明らかである。
　また、図６の「立ち上がりエッジトリガ回路５０」は、「遅延回路４８」から出力される「遅延データストローブ信号ＤＤＳ」の立ち上がりエッジのタイミングで生成される「第一のデータストローブ信号ＤＳＰＺ」を生成していることが明らかである。
　同様にして、図６の「立ち下がりエッジトリガ回路５６」は、「遅延回路４８」から出力される「遅延データストローブ信号ＤＤＳ」の立ち下がりエッジのタイミングで生成される「第二のデータストローブ信号ＤＳＰＸ」を生成していることが明らかである。
　
（３−３）以上を総合すると、引用例の図６には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「外部から与えられたデータストローブ信号ＤＳが入力されるバッファ回路４６と、前記バッファ回路４６の出力信号に基づいて、遅延データストローブ信号ＤＤＳを出力する遅延回路４８と、
　前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺを生成する立ち上がりエッジトリガ回路５０と、
　前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸを生成する立ち下がりエッジトリガ回路５６と、
　データ入出力端子ＤＱを介して入力される書き込みデータ信号Ｄ０、Ｄ１を内部書き込みデータ信号ｉｎｔ．ＤＱとして出力する入力バッファ３０と、
　前記第一のデータストローブ信号ＤＳＰＺを受けて、前記入力バッファ３０から出力される内部書き込みデータ信号ｉｎｔ．ＤＱの中の最初の書き込みデータＤ０をラッチしてデータ信号ＤＱＥとして出力する第一のデータラッチ回路３２と、
　前記第二のデータストローブ信号ＤＳＰＸを受けて、前記入力バッファ３０から出力される内部書き込みデータ信号ｉｎｔ．ＤＱの中の二番目の書き込みデータＤ１をラッチしてデータ信号ＤＱＯ１として出力する第二のデータラッチ回路３６と、
　前記第二のデータストローブ信号ＤＳＰＸを受けて、前記第一のデータラッチ回路３２から出力される前記データ信号ＤＱＥの最初の書き込みデータＤ０をラッチしてデータ信号ＤＱＥ１として出力するデータシフトレジスタ３４と、
　前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸで、書き込みアンプ４２及び４４を活性化する書き込み信号ＷＲＴＺを生成する書き込みクロック発生回路５８と、
　前記書き込み信号ＷＲＴＺのタイミングで活性化され、それぞれのデータバスに書き込みデータ信号を出力する偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４とを含むことを特徴とする
データストローブ信号ＤＳに同期して内部の書き込み動作が行われるメモリ。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「外部から与えられたデータストローブ信号ＤＳ」は、補正発明の「データストローブ信号」に相当する。
　そして、引用発明の「外部から与えられたデータストローブ信号ＤＳが入力されるバッファ回路４６」及び「前記バッファ回路４６の出力信号に基づいて、遅延データストローブ信号ＤＤＳを出力する遅延回路４８」とからなる回路は、全体として、「外部から与えられたデータストローブ信号ＤＳ」に基づいて、「立ち上がりエッジトリガ回路５０」への「遅延データストローブ信号ＤＤＳ」及び「立ち下がりエッジトリガ回路５６」への「遅延データストローブ信号ＤＤＳ」という２つの信号を出力していることが明らかである。
　また、「外部から与えられたデータストローブ信号ＤＳが入力されるバッファ回路４６」及び「前記バッファ回路４６の出力信号に基づいて、遅延データストローブ信号ＤＤＳを出力する遅延回路４８」とからなる回路のうちの「バッファ回路４６」が、「データストローブ信号ＤＳ」のバッファとして機能していることは自明である。
　したがって、引用発明の「立ち上がりエッジトリガ回路５０」への「遅延データストローブ信号ＤＤＳ」及び「立ち下がりエッジトリガ回路５６」への「遅延データストローブ信号ＤＤＳ」が、各々補正発明の「第１信号」及び「第２信号」に相当するとともに、引用発明の「外部から与えられたデータストローブ信号ＤＳが入力されるバッファ回路４６」及び「前記バッファ回路４６の出力信号に基づいて、遅延データストローブ信号ＤＤＳを出力する遅延回路４８」とからなる回路と、補正発明の「データストローブ信号を分割して第１信号及び第２信号として出力するとともに、前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力するデータストローブバッファ」とは、「データストローブ信号に基づいて第１信号及び第２信号として出力するデータストローブバッファ」である点で一致する。
　
（４−２）引用発明の「前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺを生成する立ち上がりエッジトリガ回路５０」及び「前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸを生成する立ち下がりエッジトリガ回路５６」からなる回路は、補正発明の「前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部」に相当する。
　
（４−３）引用発明の「データ入出力端子ＤＱを介して入力される書き込みデータ信号Ｄ０、Ｄ１」は、補正発明の「チップ外部からの入力データ」に相当する。
　そして、引用発明の「データ入出力端子ＤＱを介して入力される書き込みデータ信号Ｄ０、Ｄ１を内部書き込みデータ信号ｉｎｔ．ＤＱとして出力する入力バッファ３０と、　前記第一のデータストローブ信号ＤＳＰＺを受けて、前記入力バッファ３０から出力される内部書き込みデータ信号ｉｎｔ．ＤＱの中の最初の書き込みデータＤ０をラッチしてデータ信号ＤＱＥとして出力する第一のデータラッチ回路３２と、　前記第二のデータストローブ信号ＤＳＰＸを受けて、前記入力バッファ３０から出力される内部書き込みデータ信号ｉｎｔ．ＤＱの中の二番目の書き込みデータＤ１をラッチしてデータ信号ＤＱＯ１として出力する第二のデータラッチ回路３６と、　前記第二のデータストローブ信号ＤＳＰＸを受けて、前記第一のデータラッチ回路３２から出力される前記データ信号ＤＱＥの最初の書き込みデータＤ０をラッチしてデータ信号ＤＱＥ１として出力するデータシフトレジスタ３４」からなる回路は、全体として、チップ外部から与えられる「書き込みデータ信号Ｄ０、Ｄ１」を、「前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺ」及び「前記遅延回路４８から出力される前記遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸ」に応じて、「データ信号ＤＱＥ１」と「データ信号ＤＱＯ１」に区分して生成しているものと認められるから、当該「データ入出力端子ＤＱを介して入力される書き込みデータ信号Ｄ０、Ｄ１を内部書き込みデータ信号ｉｎｔ．ＤＱとして出力する入力バッファ３０と、・・・データシフトレジスタ３４」からなる回路は、補正発明の「チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段」に相当する。
　
（４−４）引用発明の「書き込み信号ＷＲＴＺ」は、「書き込みアンプ４２及び４４を活性化」して、「それぞれのデータバスに書き込みデータ信号を出力」するための制御信号として機能しているので、補正発明の「データ入力ストローブパルス信号」に相当している。
　また、引用発明の「前記第二のデータストローブ信号ＤＳＰＸ」と、補正発明の補正発明の「前記データストローブパルス信号」とは、共にデータストローブ信号から生成した信号である点で一致する。
　したがって、引用発明の「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸで、書き込みアンプ４２及び４４を活性化する書き込み信号ＷＲＴＺを生成する書き込みクロック発生回路５８」と補正発明の「前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部」とは、「データストローブ信号から生成した信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部」である点で一致する。
　
（４−５）引用発明の「前記書き込み信号ＷＲＴＺのタイミングで活性化され、それぞれのデータバスに書き込みデータ信号を出力する偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４」は、補正発明の「前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部」に相当する。
　また、引用発明の「メモリ」は、「データストローブ信号ＤＳに同期して内部の書き込み動作が行われる」ものであるから、ＳＤＲＡＭであり、「データストローブ信号ＤＳ」の立ち上がりエッジと立ち下がりエッジの両方に同期してデータの取り込みが行われているからＤＤＲ構成のものであることも明らかである。
　したがって、引用発明の「データストローブ信号ＤＳに同期して内部の書き込み動作が行われるメモリ」は、補正発明の「ＤＤＲ　ＳＤＲＡＭのデータ入力装置」に相当する。
　
（４−６）以上を総合すると、補正発明と引用発明とは、
　「データストローブ信号に基づいて第１信号及び第２信号として出力するデータストローブバッファと、
　前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
　チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
　前記データストローブ信号から生成した信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
　前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含んでなることを特徴とする
ＤＤＲ　ＳＤＲＡＭのデータ入力装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「データストローブバッファ」が、「データストローブ信号を分割して第１信号及び第２信号として出力する」構成を備えているのに対して、引用発明は、「バッファ回路４６」及び「遅延回路４８」とからなる回路が「遅延データストローブ信号ＤＤＳ」を出力するに際して、「データストローブ信号ＤＳ」を分割することが特定されていない点。
　
（相違点２）
　補正発明は、「データストローブバッファ」が、「前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力する」ものであり、当該「データストローブパルス信号」に基づいて、「入力制御信号生成部」が「データ入力ストローブパルス信号を生成」しているのに対して、引用発明は、「バッファ回路４６」及び「遅延回路４８」とからなる回路が、「前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力する」構成を備えておらず、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて、「書き込みクロック発生回路５８」が「書き込み信号ＷＲＴＺを生成」している点。
　
（相違点３）
　補正発明は、「前記データ入力ストローブパルス信号は、前記入力データが前記グローバル入出力伝達部まで伝達されるのにかかる時間だけ遅延して生成されることを特徴とする」ものであるのに対して、引用発明は、そのような構成を備えることが特定されていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
（５−１−１）引用例の図６における「バッファ回路４６」及び「遅延回路４８」の入出力信号を見れば分かるように、「データストローブ信号ＤＳ」が２つの経路に分割されて、各々「立ち上がりエッジトリガ回路５０」及び「立ち下がりエッジトリガ回路５６」に入力されているから、引用発明の「バッファ回路４６」及び「遅延回路４８」からなる回路も、補正発明と同様に、「データストローブ信号を分割して第１信号及び第２信号として出力する」という機能を備えているものと認められる。
　したがって、相違点１は実質的なものではない。
　
（５−１−２）相違点１については以上のとおりであるが、補正発明の「データストローブ信号を分割して第１信号及び第２信号として出力する」が、「データストローブ信号」を「第１信号及び第２信号」という各々異なる信号に分割して出力することを意味するものであり、相違点１が実質的なものであった場合についても一応検討する。
　引用発明においては、「バッファ回路４６」及び「遅延回路４８」とからなる回路において、「データストローブ信号ＤＳ」に基づいて「遅延データストローブ信号ＤＤＳ」が出力され、当該「遅延データストローブ信号ＤＤＳ」という一つの信号が「立ち上がりエッジトリガ回路５０」及び「立ち下がりエッジトリガ回路５６」に入力され、「第一のデータストローブ信号ＤＳＰＺ」及び「第二のデータストローブ信号ＤＳＰＸ」が出力される構成となっているところ、一般に、デジタル回路を設計するに際して、次段の回路の動作に都合の良いように出力信号のバッファリングや波形整形等を行うことは当業者における周知技術であるから、引用発明の「バッファ回路４６」及び「遅延回路４８」とからなる回路において、次段の回路である「立ち上がりエッジトリガ回路５０」及び「立ち下がりエッジトリガ回路５６」の動作に都合の良いように、これら各回路毎に、バッファリングや波形整形等を行って出力する構成とすること、すなわち、補正発明のように、「データストローブ信号」を「第１信号及び第２信号」という各々異なる信号に分割して出力する構成とすることは当業者が適宜なし得たことである。
　
（５−１−３）以上検討したとおりであるから、相違点１は、実質的なものではなく、また、仮に実質的なものであったとしても当業者が適宜になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
（５−２−１）引用発明においては、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて「書き込み信号ＷＲＴＺ」を生成する構成となっているが、そのような構成とする理由は、引用例の００４２段落に記載されたように、「データストローブ信号に同期して内部の書き込み動作が行われる」ようにするため、すなわち、「データストローブ信号ＤＳ」と、内部の書き込み動作のタイミングを定める信号である「書き込み信号ＷＲＴＺ」（補正発明の「データ入力ストローブパルス信号」に相当）とを同期させるためであることが明らかである。
　そして、一般に、特定の信号に同期させた信号を得るに当たり、どのような回路構成とするかは当業者が適宜選択し得る設計的事項であるから、引用発明において、「データストローブ信号ＤＳ」と同期させた「書き込み信号ＷＲＴＺ」を得るに当たり、どのような回路構成とするかもまた、当業者が適宜選択し得る設計的事項である。
　そして、ＤＤＲ　ＳＤＲＡＭにおいて、バッファにより、データストローブ信号と同一の波形の信号を得て、当該信号に基づいてデータ入力ストローブパルス信号を得ることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１にも記載されているように、当業者において従来から行われてきていることである。
　
ａ．周知例１：特開２００３−３４５６４７号公報
　上記周知例１には、図９と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置に関するものであり、例えば、外部データロード信号を有する半導体メモリ装置、及び、直列−並列データプリフェッチ方法に関するものである。
【０００２】
【従来の技術】ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ　ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）の動作速度及び性能は、非同期式で動作するＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）よりも優れている。ＳＤＲＡＭは、外部システムクロック信号に同期して動作し、シーケンシャルデータ書き込み／読み出し動作が頻繁に実行される。
【０００３】ＳＤＲＡＭの動作速度及び性能は、システムクロックのライジング及びフォーリングエッジの双方がデータの書き込み及び読み出しに使用されることによってさらに向上した。
すなわち、クロックレートが２倍に向上した。このようなメモリ装置の形態をＤＤＲ（ｄｏｕｂｌｅ　ｄａｔａ　ｒａｔｅ）ＳＤＲＡＭという。ＤＤＲ　ＳＤＲＡＭにおいて、データストローブ信号（以下、ＤＱＳという）は、メモリデータをストローブするためにシステムクロックと連係して使用される。
「【００２７】
図９は本発明の望ましい実施形態によるＳＤＲＡＭメモリ回路５００のブロック図である。図９を参照すると、ＳＤＲＡＭ５００は、データストローブ信号ＤＱＳが入力されて内部データストローブ信号ＰＤＱＳを出力するＤＱＳ入力バッファ５１０
【００２８】データラッチ回路５４０は、内部データストローブ信号ＰＤＱＳに応答してデータ入力バッファ５２０の出力から内部データ入力ＰＤＩＮをロードし
、これを並列ロード信号発生回路５５０から出力される並列ロード信号ＰＬＯＡＤに応答してメモリセルアレイ５６０に伝達する。並列ロード信号発生回路５５０は、データロード入力バッファ５３０から出力される内部データロード信号ＰＤＬを受け入れ、ＤＱＳ入力バッファ５１０から出力される内部データストローブ信号ＰＤＱＳに応答して並列ロード信号ＰＬＯＡＤを発生する
　
　上記記載及び図１１の記載から、上記周知例１には、ＤＤＲ　ＳＤＲＡＭにおいて、ＤＱＳバッファ５１０により、データストローブ信号ＤＱＳと同一の波形の信号である内部データストローブ信号ＰＤＱＳを得て、当該信号に基づいて並列ロード信号ＰＬＯＡＤを得ることが記載されているものと認められる。
　
（５−２−２）したがって、引用発明に接した当業者であれば、引用発明において、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて「書き込み信号ＷＲＴＺ」を生成する構成に換え、「バッファ回路４６」により、「データストローブ信号ＤＳ」と同一の波形の信号を得て、当該信号に基づいて、「書き込みクロック発生回路５８」において「書き込み信号ＷＲＴＺ」を生成する構成とすること、すなわち、補正発明のように、「データストローブバッファ」が、「前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力する」ものであり、当該「データストローブパルス信号」に基づいて、「入力制御信号生成部」が「データ入力ストローブパルス信号を生成」する構成とすることは、適宜なし得た設計変更である。
　よって、相違点２は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
（５−３−１）上記（５−２）において検討したとおり、引用発明において、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて「書き込み信号ＷＲＴＺ」を生成する構成に換え、「バッファ回路４６」により、「データストローブ信号ＤＳ」と同一の波形の信号を得て、当該信号に基づいて、「書き込みクロック発生回路５８」において「書き込み信号ＷＲＴＺ」を生成する構成とすることは、当業者が適宜なし得たことである。
　ところで、引用例には、補正発明の「入力データ」に相当する「書き込みデータ信号Ｄ０、Ｄ１」が、補正発明の「グローバル入出力伝達部」に相当する「偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４」に到達するまでの時間についての記載はない。
　しかしながら、引用例の００１０段落に記載された「クロックとそれに非同期のデータストローブ信号とを利用して最適な書き込み動作を行うことができる半導体記憶装置を提供すること」及び００１１段落に記載された「クロックとそれに非同期のデータストローブ信号とを利用して最短の書き込み動作を行うことができる」という引用発明の目的、並びに、引用発明において行われている２ビットプリフェッチという機能自体からみて、入力された「書き込みデータ信号Ｄ０、Ｄ１」が「偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４」に到達するタイミングに合わせて、「書き込み信号ＷＲＴＺ」を活性化しなければ、うまく動作しないことは当業者にとって自明であるから、引用発明において、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて「書き込み信号ＷＲＴＺ」を生成する構成に換え、「バッファ回路４６」により、「データストローブ信号ＤＳ」と同一の波形の信号を得て、当該信号に基づいて、「書き込みクロック発生回路５８」において「書き込み信号ＷＲＴＺ」を生成する構成とするに際して、「書き込み信号ＷＲＴＺ」が生成されるタイミングを、「書き込みデータ信号Ｄ０、Ｄ１」が「偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４」に到達するタイミングと合わせることは、当業者であれば当然に行うことである。
　そして、一般に、ＤＤＲ　ＳＤＲＡＭにおいて、データの取り込みを行うための取り込み信号のタイミングの調整を遅延手段を用いて実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である周知例２に記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開２００３−５９２６７号公報
　「【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に関し、特に、外部データ
ストローブ信号に含まれるＮ対の前縁および後縁に同期して２Ｎ個のデータ信号を取込む半導体記憶装置に関する
　【０００２】
【従来の技術】図１１は、従来のＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）の書込動作を示すタイムチャートである。
　「【００１０】
また好ましくは、さらに、内部データストローブ信号を遅延させ、ラッチ回路がデータ信号をラッチするタイミングを調整するためのタイミング調整回路が設けられる
　
（５−３−２）したがって、当該周知技術を勘案すれば、引用発明において、「前記データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸ」に基づいて「書き込み信号ＷＲＴＺ」を生成する構成に換え、「バッファ回路４６」により、「データストローブ信号ＤＳ」と同一の波形の信号を得て、当該信号に基づいて、「書き込みクロック発生回路５８」において「書き込み信号ＷＲＴＺ」を生成する構成とするに際して、「書き込み信号ＷＲＴＺ」が生成されるタイミングを、遅延手段を用いて、「書き込みデータ信号Ｄ０、Ｄ１」が「偶数側書き込みアンプ４２及び奇数側書き込みアンプ４４」に到達するタイミングと合わせるようにすること、すなわち、補正発明のように、「前記データ入力ストローブパルス信号は、前記入力データが前記グローバル入出力伝達部まで伝達されるのにかかる時間だけ遅延して生成される」ようにすることは、当業者が容易になし得たことである。
　したがって、相違点３は、当業者が容易になし得た範囲に含まれる程度のことである。
　
（５−４）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（６）独立特許要件についてのまとめ
　補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、また、仮に当該要件を満たしている場合であっても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年８月２７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜３に係る発明は、平成２２年１月２７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−１６３４６号公報（引用例）には、上記第２．４．（３）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明の「データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファ」を、「前記データストローブ信号を当該データストローブ信号と同一のパルス形のデータストローブパルス信号として出力するデータストローブバッファ」と技術的限定した発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。