【事件の表示】
　特願２００３−５８２６０５「低出力ＣＭＯＳフリップフロップ」拒絶査定不服審判事件〔平成１５年１０月１６日国際公開、ＷＯ０３／８５４８５、平成１８年　２月１６日国内公表、特表２００６−５０５９６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年４月４日（パリ条約による優先権主張外国庁受理　２００２年４月４日、２００３年４月３日、米国）を国際出願日とする出願であって、平成２１年８月２４日付けで拒絶査定がなされ、これに対し、同年１２月２日に拒絶査定に対する審判請求がなされるとともに同日付けで手続補正がなされたものである。
　
第２．補正却下の決定
［結論］
　　平成２１年１２月２日付けの手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は、平成２１年５月１日付け手続補正書の特許請求の範囲の請求項１に記載された
「フリップフロップであって、
　前記フリップフロップの論理状態を示す論理電圧を供給する入力信号の入力端子と、
　ソースまたはドレーンがランプまたは正弦波クロック信号を生成するクロック信号生成回路に接続された少なくとも１つの第１のトランジスタと、
　ソースまたはドレーンが前記クロック信号生成回路に接続された少なくとも１つの第２のトランジスタと、
　第１の接続点及び第２の接続点における第１のクロック電圧に基づいて、前記入力信号を表わすラッチ電圧をラッチするラッチ回路とを含み、
　前記第１の接続点が、前記クロック信号生成回路の反対側の前記第１のトランジスタのソースまたはドレーンであり、
　前記第２の接続点が、前記クロック信号生成回路の反対側の前記第２のトランジスタのソースまたはドレーンである、フリップフロップ。」
という発明（以下、「本願発明」という。）を、
「フリップフロップであって、
　前記フリップフロップの論理状態を示す論理電圧を供給する入力信号の入力端子と、
　ソースまたはドレーンがランプまたは正弦波クロック信号を生成するクロック信号生成回路に接続された少なくとも１つの第１のトランジスタと、
　ソースまたはドレーンが前記クロック信号生成回路に接続された少なくとも１つの第２のトランジスタと、
　第１の接続点及び第２の接続点における第１のクロック電圧に基づいて、前記入力信号を表わすラッチ電圧をラッチするラッチ回路とを含み、
　前記第１の接続点が、前記クロック信号生成回路の反対側の前記第１のトランジスタのソースまたはドレーンであり、
　前記第２の接続点が、前記クロック信号生成回路の反対側の前記第２のトランジスタのソースまたはドレーンであり、
　前記クロック信号生成回路をさらに含み、
　前記クロック信号が正弦波信号であり、
　前記クロック信号生成回路が、前記クロック信号を前記フリップフロップに供給し前記フリップフロップからエネルギーを回収し再利用するためのコンデンサ‐コイル・ネットワークを含む、
　フリップフロップ。」
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、本願発明の「ランプまたは正弦波クロック信号を生成するクロック信号生成回路」なる構成に対して、補正前の特許請求の範囲の請求項１５に記載された「前記クロック信号が正弦波クロック信号である」という構成、補正前の特許請求の範囲の請求項１６に記載された「更に、前記クロック信号生成回路を含む」という構成、及び補正前の特許請求の範囲の請求項１７に記載された「前記クロック信号生成回路が、前記クロック信号を前記フリップフロップに供給し前記フリップフロップからエネルギーを回収し再利用するためのコンデンサ‐コイル・ネットワークを含む」という構成を付加して特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号（補正の目的）の規定に適合している。
　
（２）独立特許要件
　本件補正は特許請求の範囲の減縮を目的とするものであるから、補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下検討する。
　
ア．補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
イ．引用発明
　原審の拒絶理由に引用された特開平１０−３０８６６２号公報（以下、「引用例」という。）には図面とともに以下の事項が記載されている。
（ア）「【０００１】【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路内に形成される論理回路およびその駆動方法に関し、特に前記論理回路として、低消費電力な断熱充電法を利用するＣＭＯＳ構成の論理回路およびその駆動方法に関する。」（２頁２欄）
（イ）「【０００３】標準的なＣＭＯＳ回路では、或るノードの電圧を充電するにあたって、電源に接続されたスイッチであるＭＯＳＦＥＴを閉じると、ノードの容量Ｃが完全に充電されるまで、スイッチの抵抗によって、該スイッチによる電位差をＶとすると、（１／２）×ＣＶ２の電力が消費される。しかしながら、ノードの電位が電源電位と等しければ、電源とノードとが接続されても、前記スイッチには電流が流れず、電力消費もなくなる。
【０００４】したがって、電源電圧を、スイッチ抵抗Ｒとノードの容量Ｃとの時定数ＲＣに比べて比較的ゆっくりと上昇させると、スイッチによる電位差を小さくして、ノードの電位を電源電圧と同様に上昇させて近い値に保つことができる。このようにして、ノードの電位を電源に対して均衡させ、容量を断熱的に充電することができる。
（中略）
【０００７】ここで、電圧の勾配が線形であり、かつＲ，Ｔが定数で、Ｔ≫ＲＣであるとすると、前記式１は下式で近似される。
（中略）
【０００９】なお、前記電圧の勾配が正弦波である場合には、上記式２に係数π２ ／８が掛る。
【００１０】上記式２は、Ｔを無限大に大きくすると、ノードの容量を充電するのに必要な電力を零にできることを示している。このように準静的に充電する方法が前記断熱充電法であり、該断熱充電法での消費電力に関する点は、ＣＭＯＳの標準的な充電方法では、時間に対して無関係、すなわちＲＣ定数に無関係に、前述のように（１／２）×ＣＶ２の電力を消費する点とは大きく異なっている。」（２頁２欄）
（ウ）「【００１２】これに対して、前記入力ＩＮが時刻ｔ１２においてハイレベルに立上がると、ＰＭＯＳトランジスタＱＰは遮断し、ＮＭＯＳトランジスタＱＮは導通し、出力ノードＫＯの電荷は、ＮＭＯＳトランジスタＱＮを介する電源ライン２への放電電流Ｉ２によって放電される。
【００１３】したがって、このような通常の充電方法では、図８において、参照符α１で示す一定の電源電位Ｖｄｄと、参照符α２で示す出力ノードＫＯの電位との間の電位差Ｖ１がスイッチングによる損失の原因となる。これに対して、前述の断熱充電法では、電源電位は参照符α３で示すように変化し、これに追従して出力ノードＫＯの電位も参照符α４で示すように変化し、損失は参照符Ｖ２で示す電位差に対応した僅かな値となる。
【００１４】近年、このような断熱充電法を利用したＭＯＳトランジスタ回路が盛んに考案されている。たとえば、Moon,Y.,and Jeong,D.-K,:“Efficient Charge Recovery Logic,1995 Symposium on VLSI Circuits Digest of Technical Papers,pp.129-130,May 1995.ならびにKramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.:“2nd Order Adiabatic Computation with 2N-2P and 2N-2N2P Logic Circuits,Porc.Int.Symp.Low Power Design,pp.191-196,Dana Point,April 1995. では、図９で示すような基本的なＣＭＯＳ論理回路ＬＯＧが示されている。
【００１５】このＣＭＯＳ論理回路ＬＯＧは、ＥＣＲＬ(Efficient Chargy Recovery Logic) 回路、または２Ｎ−２Ｐ回路と称されるインバータ／バッファである。このＣＭＯＳ論理回路ＬＯＧは、大略的に、クランプ回路ＣＬＰと、２つの関数回路ＦＵＮ１，ＦＵＮ２とを備えて構成されている。前記クランプ回路ＣＬＰは、一対のＰＭＯＳトランジスタＱＰ１，ＱＰ２を備えて構成されている。また、関数回路ＦＵＮ１，ＦＵＮ２は、それぞれ１個のＮＭＯＳトランジスタＱＮ１，ＱＮ２を備える基本的な回路構成で実現されている。」（３頁３欄）
（エ）「【００３０】したがって、論理回路ＬＯＧ２は、論理回路ＬＯＧ１の出力を入力としているので、前述の図１０で示す典型的な従来技術の駆動方法を用いると、第１段目の論理回路ＬＯＧ１の駆動に用いられるパルス電源φ１から１／４周期遅れのパルス電源φ２が、第２段目の単位論理回路ＬＯＧ２の駆動に用いられることになる。このため、従来技術の駆動方法では、複合論理を分割すると、その分割個数分だけ、演算処理に必要なクロック数が増加し、演算処理時間が長くなるという問題がある。」（４頁５欄〜５頁７欄）
（オ）「【００５０】また、図３のＣＭＯＳ論理回路ＬＯＧｂは、ＮＭＯＳトランジスタＱＮ１，ＱＮ２からそれぞれ成る関数回路ＦＵＮ１，ＦＵＮ２に、ＰＭＯＳトランジスタＱＰ１ｂ，ＱＰ２ｂおよびＮＭＯＳトランジスタＱＮ１ｂ，ＱＮ２ｂから成るクランプ回路ＣＬＰｂを組合わせて構成されている。ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂの直列回路と、ＭＯＳトランジスタＱＰ２ｂ，ＱＮ２ｂの直列回路とが、電源ライン１，２間に介在されている。
【００５１】ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂのドレイン間の接続点が、前記ＮＭＯＳトランジスタＱＮ１のドレインとともに前記出力ノードＫＯ２となり、この出力ノードＫＯ２の電位は、ＭＯＳトランジスタＱＰ２ｂ，ＱＮ２ｂのゲートに与えられる。同様に、ＭＯＳトランジスタＱＰ２ｂ，ＱＮ２ｂのドレイン間の接続点および前記ＮＭＯＳトランジスタＱＮ２のドレインは、前記出力ノードＫＯ１となり、この出力ノードＫＯ１の電位は、ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂのゲートに与えられる。したがって、出力ノードＫＯ１，ＫＯ２の電位は、ハイレベルまたはローレベルのいずれになっても、その電位を安定して保持することができる。
（中略）
【００５３】このようなＣＭＯＳ論理回路ＬＯＧ，ＬＯＧａ，ＬＯＧｂ，ＬＯＧｃのいずれの構成であっても、前述の図１のように、入力ＩＮ，／ＩＮをパルス電源φと同位相とすることができ、従来の図１０で示す駆動方法では、入力ＩＮ，／ＩＮから出力ＯＵＴ，／ＯＵＴまでは１／４周期の遅れが生じていたのに対して、その遅れを無くすことができ、演算処理時間を短縮することができる。また、パルス電源φがハイレベルであるときには、入力ＩＮ，／ＩＮが確定したままであるので、出力ノードＫＯ１，ＫＯ２が浮遊状態となることなく、出力ＯＵＴ，／ＯＵＴを安定して保持することができ、誤動作を防止することができる。」（６頁１０欄）
（カ）図３には以下のとおりのＣＭＯＳ論理回路が記載されている。、
ａ．ゲート電極がそれぞれ入力ノードＫＩ１、ＫＩ２に接続され、入力ＩＮ、／ＩＮが入力され、また、ソース電極には電源ライン２を介して定電圧源となる接地レベルが共通に印加されるＮＭＯＳトランジスタＱＮ１、ＱＮ２。
ｂ．パルス電源φに接続されている電源ライン１。
ｃ．電源ライン１、２間に介在されたＭＯＳトランジスタＱＰ１ｂ、ＱＮ１ｂの直列回路と、ＭＯＳトランジスタＱＰ２ｂ、ＱＮ２ｂの直列回路。
ｄ．ＰＭＯＳトランジスタＱＰ１ｂ、ＱＰ２ｂのソース電極は、共通に電源ライン１に接続されており、ＭＯＳトランジスタＱＰ１ｂ、ＱＮ１ｂのドレイン間の接続点がＮＭＯＳトランジスタＱＮ１のドレインとともに出力ノードＫＯ２となり、この出力ノードＫＯ２の電位は、ＭＯＳトランジスタＱＰ２ｂ、ＱＮ２ｂのゲートに与えられ、また、ＭＯＳトランジスタＱＰ２ｂ、ＱＮ２ｂのドレイン間の接続点がＮＭＯＳトランジスタＱＮ２のドレインとともに出力ノードＫＯ１となり、この出力ノードＫＯ１の電位は、ＭＯＳトランジスタＱＰ１ｂ、ＱＮ１ｂのゲートに与えられる。
　
（ａ）上記（ア）、（イ）の【００１４】、【００１５】、（オ）の【００５０】の記載によれば、引用発明はＣＭＯＳ論理回路に関するものであることは明らかである。
（ｂ）上記（ウ）の【００１５】、（オ）の【００５０】、【００５１】、（カ）の記載によれば、ＮＭＯＳトランジスタＱＮ１、ＱＮ２は、ゲート電極がそれぞれ入力ノードＫＩ１、ＫＩ２に接続され、ゲート電極に入力ＩＮ、／ＩＮが入力され、ソース電極は共通に接地レベルとされ、ドレインがそれぞれ出力ノードＫＯ２、ＫＯ１に接続されるものであるから、入力ノードＫＩ１、ＫＩ２は、「ＣＭＯＳ論理回路の論理状態を示す論理電圧を供給する入力信号の入力端子」であることは明らかである。
（ｃ）上記（イ）、（ウ）の【００１２】、【００１３】の記載によれば、引用例のパルス電源φは、勾配が線形または正弦波である電圧を発生するものと認められる。また、上記（エ）及び引用例の図１、１０の記載によれば、パルス電源φが発生する勾配が線形または正弦波である電圧は、クロック信号であると認められる。
（ｄ）上記（オ）の【００５０】、【００５１】、（カ）の記載によれば、引用例の図３のＰＭＯＳトランジスタＱＰ１ｂはソースが電源ライン１を介してパルス電源φに接続されており、パルス電源φの反対側のＰＭＯＳトランジスタＱＰ１ｂのドレインが出力ノードＫＯ２に接続されており、出力ノードＫＯ２は入力ＩＮがゲートに印加されるＮＭＯＳトランジスタＱＮ１のドレインと接続されるから、ＰＭＯＳトランジスタＱＰ１ｂは「ソースが線形または正弦波の電圧を生成するパルス電源に接続された少なくとも１つのトランジスタ」と言え、「出力ノードＫＯ２が、前記パルス電源φの反対側の前記トランジスタＱＰ１ｂのドレインである」と言える。
（ｅ）上記（オ）の【００５０】、【００５１】、（カ）の記載によれば、引用例の図３のＰＭＯＳトランジスタＱＰ２ｂはソースが電源ライン１を介してパルス電源φに接続されており、パルス電源φの反対側のＰＭＯＳトランジスタＱＰ２ｂのドレインが出力ノードＫＯ１に接続されており、出力ノードＫＯ１は入力／ＩＮがゲートに印加されるＮＭＯＳトランジスタＱＮ２のドレインと接続されるから、ＰＭＯＳトランジスタＱＰ２ｂは「ソースがパルス電源φに接続された少なくとも１つのトランジスタ」と言え、「出力ノードＫＯ１が、前記パルス電源φの反対側の前記トランジスタＱＰ２ｂのドレインである」と言える。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
「ＣＭＯＳ論理回路であって、
　前記ＣＭＯＳ論理回路の論理状態を示す論理電圧を供給する入力信号の入力端子と、
  ソースが電圧の勾配が線形または正弦波のクロック信号を生成するパルス電源φに接続された少なくとも１つのトランジスタＱＰ１ｂと、
　ソースが前記パルス電源φに接続された少なくとも１つのトランジスタＱＰ２ｂと、
　出力ノードＫＯ２が、前記パルス電源φの反対側の前記トランジスタＱＰ１ｂのドレインであり、
　出力ノードＫＯ１が、前記パルス電源φの反対側の前記トランジスタＱＰ２ｂのドレインであり、
　前記クロック信号は正弦波である、
　ＣＭＯＳ論理回路。」
　
ウ．対比・判断
（ア）引用発明の「ＣＭＯＳ論理回路」は、入力ノードＫＩ１、ＫＩ２に入力される入力ＩＮ、／ＩＮのレベルにより、出力ノードＫＯ１、ＫＯ２の出力レベルＯＵＴ、／ＯＵＴのレベルが規定されるから、「フリップフロップ」と言え、補正後の発明の「フリップフロップ」に相当する。
（イ）引用発明の「パルス電源φ」は、クロック信号を生成するものであるから、補正後の発明の「クロック信号生成回路」に相当する。また、引用発明の「電圧の勾配が線形」である「クロック信号」は補正後の発明の「ランプクロック信号」と実質的な差異はなく、また、引用発明の「電圧の勾配が正弦波」である「クロック信号」は補正後の発明の「正弦波クロック信号」に相当する。
（ウ）引用発明の「トランジスタＱＰ１ｂ」は、本願の図１のＰＭＯＳトランジスタ２０ａに相当するから、補正後の発明の「第１のトランジスタ」に相当する。また、引用発明の「トランジスタＱＰ２ｂ」は、本願の図１のＰＭＯＳトランジスタ２０ｂに相当するから、補正後の発明の「第２のトランジスタ」に相当する。
（エ）引用発明の「出力ノードＫＯ２」、同「ＫＯ１」は、本願の図１に照らせば、それぞれ補正後の発明の「第１の接続点」、「第２の接続点」に相当することは明らかである。
（オ）引用発明の「ドレイン」と補正後の発明の「ドレーン」は表記上の差異のみで、実質的に同じものを意味している。
　したがって、補正後の発明と引用発明とを対比すると、両者は、
（一致点）
「フリップフロップであって、
　前記フリップフロップの論理状態を示す論理電圧を供給する入力信号の入力端子と、
　ソースがランプまたは正弦波クロック信号を生成するクロック信号生成回路に接続された少なくとも１つの第１のトランジスタと、
　ソースが前記クロック信号生成回路に接続された少なくとも１つの第２のトランジスタと、
　第１の接続点が、前記クロック信号生成回路の反対側の前記第１のトランジスタのドレーンであり、
　第２の接続点が、前記クロック信号生成回路の反対側の前記第２のトランジスタのドレーンであり、
　前記クロック信号が正弦波信号である、フリップフロップ。」
の点で一致している。
　また、
（相違点１）
　補正後の発明が「第１の接続点及び第２の接続点における第１のクロック電圧に基づいて、前記入力信号を表わすラッチ電圧をラッチするラッチ回路」なる構成を有しているのに対し、引用発明はラッチ回路なる用語が明記されていない点で一応相違している。
（相違点２）
　補正後の発明が「クロック信号生成回路をさらに含」むのに対し、引用発明は電源ライン１を介してパルス電源φに接続されているものの、パルス電源φがＣＭＯＳ論理回路に含まれるのか否か明らかにされていない点で相違している。
（相違点３）
　補正後の発明が「前記クロック信号生成回路が、前記クロック信号を前記フリップフロップに供給し前記フリップフロップからエネルギーを回収し再利用するためのコンデンサ‐コイル・ネットワークを含む」なる構成を有しているのに対し、引用発明は当該構成を有していない点で相違している。
　
（相違点１についての検討）
　上記（オ）の【００５１】、【００５３】、（カ）の記載によれば、引用例の図３のＰＭＯＳトランジスタＱＰ１ｂ、ＱＰ２ｂ及びＮＭＯＳトランジスタＱＮ１ｂ、ＱＮ２ｂは、それぞれ出力ノードＫＯ２（「第１の接続点」に相当。）、ＫＯ１（「第２の接続点」に相当。）に接続され、出力ノードＫＯ１、ＫＯ２の電位に基づいて動作するものであり、出力ノードＫＯ１、ＫＯ２の電位がハイレベルまたはローレベルのいずれになってもその電位を安定して保持することができるものである。したがって、ＰＭＯＳトランジスタＱＰ１ｂ、ＱＰ２ｂ及びＮＭＯＳトランジスタＱＮ１ｂ、ＱＮ２ｂは、「第１の接続点及び第２の接続点における第１のクロック電圧に基づいて、前記入力信号を表わすラッチ電圧をラッチするラッチ回路」に相当することは当業者に明らかである。
　したがって、上記相違点１には実質的な相違はない。
　なお、さらに言えば、補正後の特許請求の範囲の請求項１にはラッチ回路の具体的構成について規定されていないが、出力ノードＫＯ１、ＫＯ２の電位を安定して保持するために、引用例の図３のＰＭＯＳトランジスタＱＰ１ｂ、ＱＰ２ｂに対してＮＭＯＳトランジスタＱＮ１ｂ、ＱＮ２ｂを追加すること（すなわち、引用例の図９の構成に対してＮＭＯＳトランジスタＱＮ１ｂ、ＱＮ２ｂを追加して図３の構成とすること。）に代えて周知のＳＲラッチを採用することも、何等格別な創意工夫を有するものではなく、単なる設計変更に過ぎない。
　
（相違点２についての検討）
　クロック信号の供給にあたり、外部のクロック信号生成回路に接続するか、クロック信号生成回路を内蔵するかは、当業者が設計に際して適宜選択し得る事項に過ぎない。
　
（相違点３についての検討）
　ＣＭＯＳ論理回路のクロック信号生成回路においてインダクタ（コイル）及びキャパシタンス（コンデンサ）によりエネルギー回収を行うことは当業者によく知られていることである（例えば、「Design and Experimental Verification of a CMOS Adiabatic Logic with Single-Phase Power-Clock Supply」　D.Maksimovicほか、IEEE　Proceedings of the 40th Midwest Symposium on Circuits and Systems、Vol.1、1997、Page417 - 420の４１７頁右欄２〜４行、４１７頁右欄下から４行目〜４１８頁左欄２行、４１８頁左欄２５〜２７行、４１８頁右欄１〜５行、あるいは特開平０８−５６１３９号公報の【０００１】、【０００８】、【００１０】、【００１２】を参照。）。そして、エネルギー消費を低減することはフリップフロップの一般的な課題であることに鑑みれば、引用発明においてさらなるエネルギー消費の低減のためにクロック信号生成回路を「前記クロック信号を前記フリップフロップに供給し前記フリップフロップからエネルギーを回収し再利用するためのコンデンサ‐コイル・ネットワークを含む」ように構成することは、当業者が容易に想到し得ることである。
　
　そして、補正後の発明の作用効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。
　
　したがって、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．結語
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明について
１．本願発明
　平成２１年１２月２日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２．補正の却下の決定」の項中の「１．補正後の本願発明」の項で「本願発明」として認定したとおりである。
　
２．引用発明
　引用発明は、上記「第２．補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件」の項中の「イ．引用発明」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件」の項中の「ウ．対比・判断」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　よって、結論のとおり審決する。