【手続補正書】
【提出日】平成17年6月10日(2005.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レジスタセルと組合わせ論理セルとを有し、トップレベルと複数のブロックに階層的に分解されている表示を有する集積回路設計の生成で使用されるタイミングのバジェット方法において、複数のブロックの少なくとも幾つかはさらに階層的に分解されることが可能であり、前記レジスタセルおよび組合わせ論理セルは少なくとも１つのセルピンを有し、前記ブロックは境界を有し、前記ブロック境界のは少なくとも１つのブロックピンにより表されており、
前記少なくとも１つのパスに沿って前記セル間でスラックを配分するために、前記少なくとも１つのパスに沿った少なくとも幾つかの前記セル内の利得の調節を含んでいるゼロスラックトリミングによって、ブロックピンを通る少なくとも１つのパスを最適化し、前記最適化において前記少なくとも１つのパスに沿った全ての前記セルに対して利得の割当てを行い、
前記少なくとも１つのパスにおいてタイミング解析を行い、前記タイミング解析は前記ブロックピンにおける信号の到着時間を生成するために前記割当てられた利得を使用し、
前記ブロックピンにおける前記生成された到着時間を検査することによりタイミングバジェットを得ることを含んでおり、前記ブロックピンの前記タイミングバジェットはブロック入力における前記生成された到着時間とブロック出力における必要とされる時間とを使用して生成する方法。
【請求項２】
ブロック間の長いネットのバッファをさらに含んでいる請求項１記載の方法。
【請求項３】
さらに、前記ブロックをクラスタへ区分する請求項１記載の方法。
【請求項４】
さらに、前記クラスタを配置する請求項３記載の方法。
【請求項５】
さらに、前記トップレベルおよび前記ブロックに含まれるセルの配置を含んでいる請求項４記載の方法。
【請求項６】
さらに、前記セルが配置された場合に、前記セル間でルート設定をする請求項５記載の方法。
【請求項７】
前記入力到着時間と出力の必要とされる時間は前記タイミングバジェット中に基準クロックの定義を含むことにより考慮される請求項１記載の方法。
【請求項８】
前記タイミングバジェットはユーザに特定された定数、得られた定数、限定およびマージンを表す制約の少なくとも１つを含んでいる請求項１記載の方法。
【請求項９】
さらに、設計に関する入力のセットを読込む請求項１記載の方法。
【請求項１０】
最適化は、
前記ブロックの抽象化を随意的にマークし、
スーパーセルを生成するために入力の前記セットを処理することを含んでいる請求項９記載の方法。
【請求項１１】
入力の前記セットは初期ネットリスト、セルライブラリの記述、使用されるプロセス技術の記述、トップレベルのネットリストのタイミング制約の少なくとも１つを含んでいる請求項９記載の方法。
【請求項１２】
前記ブロックは１以上の抽象化により表されることができる請求項１記載の方法。
【請求項１３】
前記最適化はブロック境界を横切る全てのパス間で同時的な方法で実行される請求項１記載の方法。
【請求項１４】
レジスタセルと組合わせ論理セルとを有し、トップレベルと複数のブロックに階層的に分解されている表示を有する集積回路設計の生成で使用されるタイミングのバジェット方法において、複数のブロックの少なくとも幾つかはさらに階層的に分解されることが可能であり、前記レジスタセルおよび組合わせ論理セルは少なくとも１つのセルピンを有し、前記ブロックは境界を有し、前記ブロックの境界は少なくとも１つのブロックピンにより表されており、
前記少なくとも１つのパスに沿ってスラックを配分するために、ゼロスラックトリミングによって、ブロックピンを通る少なくとも１つのパスを最適化し、前記最適化において前記少なくとも１つのパスに沿った全ての前記セルに対して利得の割当てを行い、前記ゼロスラックトリミングは、
前記割当てられた利得を正規値へ設定し、
これらの前記割当てられた利得に基づいて全ての前記セルのスラック値を得ることを含んでおり、
前記少なくとも１つのパスにおいてタイミング解析を行い、前記タイミング解析は前記ブロックピンにおける信号の到着時間を生成するために前記割当てられた利得を使用し、
前記ブロックピンにおける前記生成された到着時間を検査することによりタイミングバジェットを生成する方法。
【請求項１５】
ほぼゼロ値のある許容度を超えて発散するスラック値を有するセルの前記割当てられた利得を調節し、
前記セルがある許容度内のスラック値を有するまで、またはセルの割当てられた利得がそれらの限度に到達するまで、獲得およびほぼゼロへの調節を反復するステップをさらに含んでいる請求項１４記載の方法。
【請求項１６】
調節は、
得られたスラック値が負であるセルの割当てられた利得を減少させ、
得られたスラック値が正であるセルの割当てられた利得を増加させることを含んでいる請求項１５記載の方法。
【請求項１７】
前記割当てられた利得が調節される量は、得られたスラック値の大きさに比例している請求項１６記載の方法。
【請求項１８】
前記割当てられた利得が調節される量は、セルを通る臨界的なパスの長さにさらに関連される請求項１７記載の方法。
【請求項１９】
前記トリミングはワイヤ遅延の影響の考慮を含んでいる請求項１４記載の方法。
【請求項２０】
前記ゼロスラックトリミングに先行して再マップ、アーキテクチャ選択およびスピードアップ再構成を含む構造の最適化の少なくとも１つのステップが行われる請求項１４記載の方法。
【請求項２１】
レジスタセルと組合わせ論理セルとを有し、トップレベルと複数のブロックに階層的に分解されている表示を有する集積回路設計の生成で使用されるタイミングのバジェット方法において、複数のブロックの少なくとも幾つかはさらに階層的に分解されることが可能であり、前記レジスタセルおよび組合わせ論理セルは少なくとも１つのセルピンを有し、前記ブロックは境界を有し、前記ブロックの境界は少なくとも１つのブロックピンにより表されており、
ブロックピンを通る少なくとも１つのパスを最適化し、前記最適化において前記少なくとも１つのパスに沿った全ての前記セルに対して利得の割当てを行い、
前記少なくとも１つのパスにおいてタイミング解析を行い、前記タイミング解析は前記ブロックピンにおける信号の到着時間を生成するために前記割当てられた利得を使用し、
前記ブロックピンにおける前記生成された到着時間を検査することによりパス例外を含んでいるタイミングバジェットを生成するステップを含んでいる方法。
【請求項２２】
パス例外は誤ったパス、マルチサイクルパス、特定された遅延限界を有するように制約されたパスを含んでいる請求項２１記載の方法。
【請求項２３】
前記ブロックの外部のピンを指すパス例外は外部ピンまたはピンのグループに特有に対応するマークを指すように変形される請求項２２記載の方法。
【請求項２４】
別々の到着時間はブロック入力のファンインセットのピンに対応できるマークの各可能な組合わせに対して各ブロック境界で特定される請求項２３記載の方法。
【請求項２５】
別々の必要とされる時間はブロック出力のファンアウトセット中のピンに対応できるマークの各可能な組合わせに対して各ブロック出力で特定される請求項２３記載の方法。
【請求項２６】
レジスタセルと組合わせ論理セルとを有し、トップレベルと複数のブロックに階層的に分解されている表示を有する集積回路設計の生成で使用されるタイミングのバジェット方法を行うための命令を記憶しているコンピュータの読取り可能な媒体を具備しているアーティクルにおいて、複数の前記ブロックの少なくとも幾つかはさらに階層的に分解されることが可能であり、前記レジスタセルおよび組合わせ論理セルは少なくとも１つのセルピンを有し、前記ブロックは境界を有し、前記ブロックの境界は少なくとも１つのブロックピンにより表され、前記命令はそれが実行されるとき、
前記少なくとも１つのパスに沿って前記セル間でスラックを配分するために、前記少なくとも１つのパスに沿った少なくとも幾つかの前記セル内の利得の調節を含んでいるゼロスラックトリミングによって、ブロックピンを通る少なくとも１つのパスを最適化し、前記最適化において前記少なくとも１つのパスに沿った全ての前記セルに対して利得の割当てを行い、
前記少なくとも１つのパスにおいてタイミング解析を行い、前記タイミング解析は前記ブロックピンにおける信号の到着時間を生成するために前記割当てられた利得を使用し、
前記ブロックピンにおける前記生成された到着時間を検査することによりタイミングバジェットを得るステップを含んでおり、前記ブロックピンの前記タイミングバジェットはブロック入力における前記生成された到着時間とブロック出力における必要とされる時間とを使用して生成されるアーティクル。
【請求項２７】
さらに、ブロック間の長いネットをバッファする請求項２６記載のアーティクル。
【請求項２８】
さらに、前記ブロックをクラスタへ区分する請求項２６記載のアーティクル。
【請求項２９】
さらに、存在するならば、前記クラスタを配置する請求項２８記載のアーティクル。
【請求項３０】
さらに、前記トップレベルおよび前記ブロックに含まれるセルの配置をする請求項２９記載のアーティクル。
【請求項３１】
さらに、前記セル間でルートを設定する請求項３０記載のアーティクル。
【請求項３２】
前記ゼロスラックトリミングは、
前記割当てられた利得を正規値へ設定し、
これらの割当てられた利得に基づいて全ての前記セルのスラック値を得ることを含んでいる請求項２６記載のアーティクル。
【請求項３３】
ほぼゼロ値のある許容度を超えて発散するスラック値を有するセルの前記割当てられた利得を調節し、
全ての前記セルがある許容度内のスラック値を有するまで、またはセルの割当てられた利得がそれらの限度に到達するまで、獲得およびほぼゼロへの調節を反復するステップをさらに含んでいる請求項３２記載のアーティクル。
【請求項３４】
調節は、
得られたスラック値が負であるセルの割当てられた利得を減少させ、
得られたスラック値が正であるセルの割当てられた利得を増加させるステップを含んでいる請求項３３記載のアーティクル。
【請求項３５】
割当てられた利得が調節される量は、得られたスラック値の大きさに比例している請求項３４記載のアーティクル。
【請求項３６】
割当てられた利得が調節される量は、セルを通る臨界的なパスの長さにさらに関連される請求項３５記載のアーティクル。
【請求項３７】
前記トリミングはワイヤ遅延の影響を含んでいる請求項２６記載のアーティクル。
【請求項３８】
前記ゼロスラックトリミングに先行して、再マップ、アーキテクチャ選択およびスピードアップ再構成を含む構造の最適化の少なくとも１つのステップが行われる請求項２６記載のアーティクル。
【請求項３９】
前記入力到着時間と出力の必要とされる時間は前記タイミングバジェット中に基準クロックの定義を含むことにより考慮される請求項２６記載のアーティクル。
【請求項４０】
前記タイミングバジェットはユーザに特定された定数、得られた定数、限定およびマージンを表す制約の少なくとも１つを含んでいる請求項２６記載のアーティクル。
【請求項４１】
前記タイミングバジェットはまたパス例外を含んでいる請求項２６記載のアーティクル。
【請求項４２】
パス例外は誤ったパス、マルチサイクルパス、特定された遅延限界を有するように制約されたパスを含んでいる請求項４１記載のアーティクル。
【請求項４３】
モジュールの外部のピンを指すパス例外は外部ピンまたはピンのグループに特有に対応するマークを指すように変形される請求項４２記載のアーティクル。
【請求項４４】
別々の到着時間はモジュール入力のファンインセットのピンに対応できるマークの各可能な組合わせに対して各モジュール入力において特定される請求項４３記載のアーティクル。
【請求項４５】
別々の必要とされる時間はモジュール出力のファンインセットのピンに対応できるマークの各可能な組合わせに対して各モジュール出力において特定される請求項４３記載のアーティクル。
【請求項４６】
さらに、設計に関する入力のセットを読込む請求項２６記載のアーティクル。
【請求項４７】
最適化は、
前記ブロックの抽象化を随意的にマークし、
スーパーセルを生成するために入力の前記セットを処理するステップを含んでいる請求項２６記載のアーティクル。
【請求項４８】
入力の前記セットは初期ネットリスト、セルライブラリの記述、使用されるプロセス技術の記述、トップレベルのネットリストに対するタイミング制約の少なくとも１つを含んでいる請求項４７記載のアーティクル。
【請求項４９】
前記ブロックは１以上の抽象化により表されることができる請求項２６記載の方法。
【請求項５０】
前記最適化はブロック境界を横切る全てのパス間で同時的な方法で行われる請求項２６記載の方法。