【事件の表示】
　特願２００７−５０２３７５「データ・ワードの中へビットを挿入する装置および方法」拒絶査定不服審判事件〔平成１７年　９月２２日国際公開、ＷＯ２００５／０８８４４１、平成１９年１０月１１日国内公表、特表２００７−５２８５４５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００４年（平成１６年）８月３日（パリ条約による優先権主張２００４年（平成１６年）３月１０日、イギリス）を国際出願日とする出願であって、平成２１年１１月１６日付けの拒絶理由の通知に対し、平成２２年２月５日付けで手続補正がなされたが、平成２２年３月２４日付けで拒絶査定がなされ、これに対し、平成２２年７月２６日に審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２．平成２２年７月２６日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　　平成２２年７月２６日付けの手続補正を却下する。
［理由］
１．補正の内容
　上記手続補正により補正された特許請求の範囲の請求項のうち、請求項１の記載は次のとおりである。
　
「使用されるデータ値を記憶する動作が可能な複数のレジスタと、
　前記複数のレジスタに記憶された１つ以上のデータ値についてデータ処理動作を実行することが可能な処理ロジック手段(6,8,10)と、
　プログラム命令によって指定されたデータ処理動作を実行するために、前記処理ロジック手段を制御する前記プログラム命令に応答する命令デコーダと、を有し、
　前記命令デコーダ(12)は、
　所定の結果値を持つ結果を生成するシフトおよび挿入データ処理動作を実行するために、前記処理ロジック手段を制御するシフトおよび挿入命令(SLI,SRI)に応答し、
　前記所定の結果値は、
　Ｎシフトされたビットを有するシフト値を形成するために、Ｎビット位置(positions)のシフト量で、第１レジスタ(16)に記憶された第１データ値(18)をシフトするとともに、
　前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビットは変更せずに、前記第２レジスタ内の第２データ値における対応するビット位置に、前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全てを挿入することによって形成されるものであり、
　前記Ｎは、複数の異なるゼロでない値の一つであり、
　前記シフトおよび挿入命令は、前記第１レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、さらに、
　前記シフトおよび挿入命令は、前記第２レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、
　前記Ｎシフトされたビットは、前記第１データ値に対するシフトの動作によって、前記第１レジスタに空いたビット位置に挿入されたＮ個の所定値のビットであり、
　前記Ｎシフトされたビット以外は、前記第１データ値に対する前記シフト動作によって、前記第１データ値のうちで桁あふれしなかったビットであり、
　前記シフトおよび挿入命令は、前記シフト量を指定するとともに、前記第２レジスタに前記挿入がされる前記シフト値の該第２レジスタ内の位置を指定するシフト数および挿入位置指定領域を有し、
　前記シフト数および挿入位置指定領域は、１つの数値を特定するためのデータを有することを特徴とするデータ処理装置。」
　
２．補正の適否
　この補正は、補正前の請求項１における「シフトおよび挿入命令」について、「前記シフトおよび挿入命令は、前記シフト量を指定するとともに、前記第２レジスタに前記挿入がされる前記シフト値の該第２レジスタ内の位置を指定するシフト数および挿入位置指定領域を有し、前記シフト数および挿入位置指定領域は、１つの数値を特定するためのデータを有する」ものと限定するものである。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下、平成１８年改正前特許法という）第１７条の２第４項第２号の規定による特許請求の範囲の減縮を目的とするものである。そこで、補正後の請求項１に係る発明（以下、「本願補正発明」という）が平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項に規定された特許出願の際独立して特許を受けることができるものであるか否かについて以下に検討する。
　
（１）本願補正発明
　本願補正発明は、上記第２　１．の請求項１に記載した事項により特定されるとおりのものである。
　
（２）刊行物の記載事項
　これに対して、原査定の拒絶の理由で引用された本願の優先権主張の日前に頒布された刊行物である特開昭６０−１４３３６号公報（以下、「刊行物１」という）には、図面（第２図、第３図）や表２とともに、次のア〜クの事項が記載されている。
ア．「［発明が解決しようとする問題点］
  前述のように、従来技術のシステムでは、桁送り機能、組合せ機能、挿入機能、及びビツト境界合せ機能を遂行する場合、これらの機能を単一マシンサイクル遂行することができない。
  従つて、本発明はこの問題点を解決するため、単一マシンサイクルで実行可能なマスク・回転命令セツト及び該命令セツトを実現するためのハードウエア機能を提供することを目的とする。
［問題点を解決するための手段］
  前記目的を達成するため、本発明の命令処理装置は、単一マシンサイクルで実行可能なマスク・回転命令を遂行するための機構を、
  前記命令で指定されたマスクパターン遷移アドレスからＮビツト（Ｎは１より大きい整数）のマスクを生成する手段と、
  Ｎビツトのソースオペランドを前記命令で指定された量だけ回転する手段と、
  前記命令で指定される情報に基づいてＮビツトの目的オペランドを選択する手段と、
  前記マスクの所与のビツトが第１の論理値を有する場合は前記目的オペランドの対応ビツトを維持し、前記マスクの所与のビツトが第２の論理値を有する場合は前記回転されたソースオペランドの対応ビツトを維持するように、前記回転されたソースオペランドと前記目的オペランドとを前記マスクの制御下で組み合わせる手段と、
  Ｎビツトの前記組合わせ結果を前記命令によつて指定されたレジスタへ戻す手段とから構成し、
  前記手段の各々を並行に動作させるようにしたことを特徴とする。」（第５頁左上欄第９行−右上欄第１９行）
　
イ．「単一マシンサイクルで実行可能な本発明のマスク・回転命令は新しく追加された基本命令の代表的な例であり、これらの命令は以下で詳述するように多くのデータ再構成状況において相当量の時間を節約することを可能にするものである。」（第５頁右下欄第１１行−第１５行）
　
ウ．「第２Ａ図及び第２Ｂ図に示すように、PRISMシステムのCPUの主構成要素は、２入力のALU、２つの入力ポート及び３つの出力ポートを持つた汎用レジスタ・フアイル（32ビツトのレジスタを32個含む）、ならびに32ビツトの条件レジスタを含む条件論理である。条件レジスタはオペレーシヨンに関する種々の条件を示すもので、検査及び分岐を可能にする。条件レジスタの各ビツトの意味は下記の表１のとおりである。ただし、条件レジスタのビツトのうち極く僅かなものだけが本発明に従つてマスク・回転命令の実行に関係するにすぎない。」（第６頁右上欄第１５行−左下欄第６行）
　
エ．「前述のように、命令は全て４バイト長であり、ワード境界に置かれる。PRISMシステムでは、Ｄ形式、UL形式、Ｍ形式及びＸ形式の命令が使用される。これらの命令形式を下記の表２に示す。
表２（省略）
  命令中の各フイールドの意味は次のとおりである。
OPCD（０〜５）：命令のOPコード。
  RT（６〜10）：命令の実行結果を受取る目的レジスタの名前。
  RS（６〜10）：命令実行のためのソース・レジスタの名前。
  RA（11〜15）：第１オペランド・レジスタ、または回転命令の場合は目的レジスタとして使用されるレジスタの名前。
  RB（16〜20）：第２オペランド・レジスタの名前。
  BI（６〜10）：レジスタ・ビツトまたはトラツプ・マスクを指定する即値フイールド。
  SH（16〜20）：桁送り量を指定する即値フイールド。
  Ｄ（16〜31）：16ビツトの符号付き整数を２の補数形式で指定する即値フイールド。拡張のため32ビツトの長さを持つた別のフイールドと組合わせて使用することができる。
  MASK（21〜31）：“０”によつて囲まれた“１”のサブストリングまたは“１”によつて囲まれた“０”のサブストリングから成る32ビツトのマスクを指定する即値フイールド。ビツト21が“０”であれば前者のサブストリングが指定され、“１”であれば後者のサブストリングが指定される。ビツト22〜26はサブストリングの左端ビツトへのインデツクス、ビツト27〜31はサブストリングの右端ビツトへのインデツクスである。“10000011111”のマスクフイールドは全て“０”のマスクを発生し、“00000011111”のマスクフイールドは全て“１”のマスクを発生する。
  EO（21〜31）：拡張OPコード。」（第８頁左上欄第５行−右下欄第８行）
　
オ．「［桁送り命令］
  このグループの命令は左への桁送り及び右への桁送りを論理的に遂行する。各命令の結果はそれぞれ生成されたマスクの制御の下でレジスタRAに置かれる。マスクビツトが１のところは、回転されたワードの関連するビツトがレジスタRAに置かれる。一方、マスクビツトが０のところは、レジスタMQ、32個０から成るワード、または32個の符号ビツトの関連ビツトがレジスタRAに置かれる。
  桁送り命令はその命令の完了時に、レジスタRAの値に基づいて条件レジスタCRのビツトをセツトする。条件レジスタCRは、あたかもレジスタRAと値０との比較が遂行されたかのようにしてセツトされる。
  左桁送り（SL RS、RA、RB）
（図　省略）
  レジスタRSの内容はＮビツトだけ左に回転される（ＮはレジスタRBのビツト27〜31で指定される桁送り量である）。レジスタRBのビツト26が０の場合は、（32−Ｎ）個の１の後にＮ個の０が続くマスクが生成される。一方、レジスタRBのビツト26が１の場合は、全て０のマスクが生成される。回転されたワードと生成されたマスクとの論理積（AND）がとられ、それがレジスタRAに記憶される。
条件コード：
  LT、EQ、GT、及びLGがセツトされ、LLが０にセツトされる。
（図　省略）
  MQ使用即値左桁送り（SLIQ RS、RA、SH）
  レジスタRSの内容はＮビツトだけ左に回転される（ＮはSHで指定される桁送り量である）。（32−Ｎ）個の１の後にＮ個の０が続くマスクが生成される。回転されたワードはレジスタMQに記憶される。回転されたワードと生成されたマスクとの論理積（AND）がとられ、それがレジスタRAに記憶される。」（第１０頁右上欄第１２行−右下欄第６行）
　
カ．「第２Ａ図及び第２Ｂ図はCPU１２の内部構成を示したものである。主要構成要素の１つである汎用レジスタ・フアイル３０は32個の汎用レジスタを含んでいる。汎用レジスタ・フアイル３０の２つの入力RA及びRT並びに３つの出力RA、RB及びRSはいずれも命令によつて指定されるオペラントを示す。汎用レジスタ・フアイル３０のアドレス指定は、命令レジスタ３２にロードされた命令の各種レジスタ・フイールドによつてなされる。命令レジスタ３２のボツクス内及びその下側に示されている記号の意味については表２のところを参照されたい。
  命令は命令アドレスレジスタ（IAR）３４により命令キヤツシユ機構１８から取出される。IAR３４は極く普通のもので、プログラムの開始時に初期設定され、プログラムの進行につれて順次に増分されたり、分岐アドレスをロードされたりする。表２に示したように、命令は32ビツト（４バイト）であるから、IAR34の増分単位は４である。ボツクス３６は次命令アドレスを含む。
  汎用レジスタ・フアイル３０、命令レジスタ３２及びIAR３４の選択された内容はマルチプレクサ３８及び４０を通つてALU４２へ供給される。マルチプレクサ３８は命令アドレスまたは指定されたレジスタRAの内容を通し、マルチプレクサ４０は即値オペランドＤ又は指定されたレジスタRBの内容を通す。ALU４２の演算結果は出力バツフア・レジスタ４４にロードされたり、IAR３４、条件レジスタを含む条件論理50、またはデータ・キヤツシユ機構２０へアドレスを送るためのアドレスゲート５４へ直接供給されたりする。
  ALU４２の演算結果を汎用レジスタ・フアイル３０に書戻す場合は、命令がレジスタRA及びRTのいずれを指定しているかに応じて、出力バツフア・レジスタ４４の内容がマルチプレクサ４６または４８を通つて汎用レジスタ・フアイル３０へ転送される。
  分岐／トラツプ検査論理５２は、命令のBIフイールド、条件レジスタ及び指定されたレジスタRAの内容に応じて、分岐又はトラツプを行なうべきか否かを検査する。前述のように、変更前の条件レジスタの内容が特定の汎用レジスタに保管されているときに、その中の特定のビツト（例えばEQビツト）の値に応じて分岐するか否かを決めるような場合にこの分岐／トラツプ検査論理５２が使用される。その場合、条件レジスタの内容を保管している汎用レジスタは分岐命令中のRAフイールドにより指定され、分岐条件となるビツトは５ビツトのBIフイールドにより指定される。
  内部レジスタＲ２及び拡張用レジスタMQを含む本発明に係るマスク・回転論理５６は、要約すれば、指定されたレジスタの内容を指定された量（最高31ビツト）だけ回転（循環桁送り）するものである。回転された内容はマスクの制御のもとに、他のレジスタの内容又は全ゼロ等の特別のワードと組合されたり、32ビツト長のMQレジスタに保持されている前の回転結果と組合されたりする。これは通常の桁送りだけでなく、例えば10進数のパツク及びアンパツク、浮動小数点演算の場合の事前桁送り及び正規化などを行なうときに使用できる。マスク回転論理５６の出力はマルチプレクサ４６（Ｒ２）又は４８（MQ）を通つて汎用レジスタ・フアイル３０へ転送されるか、あるいは出力ゲート５５を通つてデータ・キヤツシユ機構２０へ転送される。」（第１９頁左上欄第１８行−第２０頁左上欄第４行）
　
キ．「マスク・回転論理５６の主要部は回転部６０（第３図、後出）である。回転部６０は２ないし５の論理レベルを用いて32ビツトの入力オペランドを任意のビツト位置数だけ回転できる。回転部６０の動作と並列して、その出力のフイールドをブランクにする為にマスクが生成される。桁送り命令の場合は、このマスクを用いて、オペランドフイールド外から０を送り込む。回転命令の場合は、その命令で特定のマスクが直接に指定される。マスクの生成も２乃至５の論理レベルで遂行できる。
  又、回転部６０の動作と並行して、４つの入力のうちの１つから挿入オペランドが生成される。４つの入力とは、(1)汎用レジスタ・フアイル３０からの第１オペランド、(2)レジスタMQの内容、(3)汎用レジスタ・フアイル３０の第３オペランドの符号ビツトから成るワード、(4)全ゼロのワード、である。この操作は１又は２の論理レベルの多重化で達成される。
  最後の段階は挿入／組合せ段階である。マスクが１のところのビツト位置には回転されたワードの対応ビツトが使用され、マスクが０のところのビツト位置には挿入されたワードのビツトが使用される。
  マスク・回転論理５６全体のハードウエアの設計要件は、マスク・回転論理５６の各種構成要素の主要な経路をALU４２のものと等しくする事である。従つて、これまでに説明した命令は、他のPRISM命令の場合と全く同様に、単一マシンサイクルで実行できる。
  マスク・回転論理５６の詳細を第３図に示す。汎用レジスタフアイル３０からマスク・回転論理５６への主な入力はRA、RB、及びRSである。この他には、特定のオペレーシヨンのために、命令レジスタ３２のSHフイールド又はRBフイールド（ビツト16〜20）がある。桁送り量は命令レジスタ３２のSHフイールドまたはRBフイールドから得られる。各構成要素への特定の入力を選択するマルチプレクサ（MUX）への各種入力は命令デコーダ（図示せず）で決定される。命令デコーダは各種構成要素で使用されるオペランドをそれぞれ選択する。各種オペレーシヨンでこうした構成要素へゲートされるべきデータの特定のセグメントは表２のところで説明した。命令デコーダがOPコード・フイールドを監視し特別な場合はさらに拡張OPコード（EO）フイールドも監視することは当業者には容易に理解されるであろう。マスク・回転命令の多くはこのEOフイールドを含む（他のPRISM命令もEOフイールドを含むものは多い）。
  マスク・回転論理５６の主構成要素は４つある。すなわち、回転部６０と、マスク生成ユニツト６２と、挿入／組合せオペレーシヨンの目的オペランドを取り出すためのマルチプレクサ６４と、挿入／組合せ部６６である。挿入／組合せ部６６はマスク生成ユニツト６２で生成されたマスクの制御の下で、回転部６０及びマルチプレクサ６４から得られるオペランドを組み合わせる。
  前にも説明したように回転部６０は循環桁送りを遂行する（ビツト位置０からシフトアウトするビツトはビツト位置３１へ再び挿入される）。回転部６０への入力は２つあり、１つは回転されるべき実際のオペランドであり、これはマスク・回転命令については全て汎用レジスタ・フアイル３０のレジスタRSに記憶されている。回転部６０へのもう１つの入力は桁送り量である。したがつてこの入力が、所望のビツト境界合せを達成するのに必要なオペランドの桁送りビツト数を示す。桁送り量は、即値桁送りオペレーシヨンの場合は命令レジスタ３２のSHフイールドに記憶され、そうでないときは命令のRBフイールドで指定される汎用レジスタのビツト27〜31に記憶されている。所与のオペレーシヨンにおいて桁送り量を示すこれら２つの領域のどちらをアクセスするかは、命令デコーダ及びマルチプレクサ６３で決定される。マルチプレクサ６３は命令デコーダからの適切な信号で付勢されて、ケーブル６１を介して所望の桁送り量を回転部６０へゲートする。
  第３図からわかるように、回転部６０の出力はレジスタMQに記憶することもできるし、挿入／組合せ部６６へ直接送ることもできる。挿入／組合せ部６６においては、回転部６０の出力がマスクの制御の下で、４つのオペランドのうち、マルチプレクサ６４から挿入／組合せ部へ入力される１つのオペランドと組み合わされるか、またはそれに挿入される。前にも説明したように、回転部６０の出力をレジスタMQまたは挿入／組合せ部６６のいずれに送るかは、OPマスク・回転命令のそれぞれの特定の定義（コード）を検査することによつて容易に決定できる。
  次にマスク生成ユニツト６２について説明する。マスク生成ユニツト６２は主に左端定義部と右端定義部から成る。こうした一般的な回路構成により、大きく分けて２つの異なるタイプのマスクを構成できる。１つのタイプはマスク使用回転命令で使用されるもので、それは次のような３つの部分から成る。すなわち、複数個の１を両側に有する複数個の０、または複数個の０を両側に有する複数個の１である。このタイプのマスクは、マスク使用回転命令に遭遇したときに、命令レジスタ３２のビツト21〜31のマスク（Ｍ）フイールドで指定される。これらのビツトの定義及び用途については表２のところで説明した。マスク定義ビツト（MDB）であるビツト21は、そのマスクが複数個の１を両側に有する複数個の０から成るのか、または複数個の０を両側に有する複数個の１から成るのかを示す。Ｍフイールドの残りの10ビツトはマスクの中央部の左端及び右端をそれぞれ指定する。
  マスク生成ユニツト６２で生成される第２のタイプのマスクは２つの部分から成り、これは桁送命令と、回転・記憶命令に使用される。
  第２のタイプのマスクは複数個の０の後に複数個の１が続くものと、複数個の１の後に複数個の０が続くものがある。これらの命令を用いてSHフイールドまたはレジスタRBからマスクが指定される。第１のタイプ及び第２のタイプのマスクは挿入／組合せ部６６においてはいずれも全く同様にして使用される。こうしてマスクが１のところは全て、回転部６０のビツト（ソースオペランド）がその出力に挿入され、マスクが０のところは全て、マルチプレクサ６４のビツト（目的オペランド）がその出力に置かれる。
  マスク生成オペレーシヨンは他と比べれば直接的である。実際のマスクの端部の指定は、コンパイラを介するオペレーテイング・システムまたはプログラムによつて行なわれる。この指定に関する情報が適切に生成されれば、それは命令レジスタ３２のSHフイールドまたはレジスタRBにロードされる。所与の命令においてマスクデータの源はOPコードで決定され、それに応じてマルチプロクサ７０のラインが適切に付勢される。第１のタイプのマスク（３つの部分から成る）の場合は、この情報は命令レジスタ３２のＭフイールドから得られ、それがマスクの左端と右端を指定する。回転・記憶命令で使用される第２のタイプのマスク（２つの部分から成る）の場合は、OPコードで決まるマルチプレクサ７０の１本のラインだけが付勢される。
  マスク生成ユニツト６２の左端定義デコーダ７２はマスクの左端のビツト位置を定義するためにマスクフイールドのうちの５ビツト（左端定義用）を復号する。復号された情報は左方マスク生成物７４へ送られてそこで左端の指定されたマスクが生成される。左方マスク生成部７４の出力は32ビツトフイールドである。それはたとえば、複数の０の後に複数の１が続くストリングであつて、その左端のビツト位置が左端定義デコーダ７２で指定されているものである。
  右端定義デコーダ７６及び右方マスク生成部７８もこれと全く同様に機能し、右方マスク生成部７８は、たとえば、複数の１の後に複数の０が続くストリングであつて、その右端のビツト位置が右端定義デコーダ７６で指定されているもの、を出力する。したがつて左方マスク生成部７４及び右方マスク生成部７８の出力は第２のタイプのマスク（２つの部分から成る）である。左方マスク生成部７４及び右方マスク生成部７８の出力はマスク合成部８０で組み合わせられる。マスク合成部８０は32ビツトAND回路程度の簡単なもので、これにより所望のマスクを生成する。複数の０を両側に有する複数の１から複数の１を両側に有する複数の０へ変更を行なう場合、単にインバータを通過させるだけでよいので、これは簡単にできる。しかも、出力を反転させる必要があるかどうかは命令自身のOPコードで指定されるので命令デコーダが容易にその決定を下すことができる。
  左端定義用の回路または右端定義用の回路のいずれか一方を活動化し、その出力と全て１または全て０とを組み合わせるだけで、容易に第２のタイプのマスクが生成できる。こうして所望の第２のタイプのマスクがマスク合成部８０（したがつてマスク生成ユニツト６２）から出力される。
  マスク生成ユニツト６２の各構成要素の機能は当業者にはよく知られたものである。最終的に完成したマスクの生成は、回転部６０の機能と同様、２ないし５の論理レベルで達成できることに留意されたい。こうして、回転部６０で遂行される機能とマスク生成ユニツト６２で遂行される機能とを並列して進行させることができ、その結果、これに係る命令は単一のマシンサイクルで実行できる。
  次に第３図のマルチプレクサ６４について説明する。マルチプレクサ６４は図に示すように４つの入力を有する。命令デコーダに供給されるOPコードによつてこれら４つの入力のうちの１つが選択される。したがつて、回転されたデータをレジスタRAの前の内容に挿入するような命令の場合は、マルチプレクサ６４の（RA）入力が活動される。
  回転されたデータをレジスタMQの前の内容と組み合わせるような命令の場合は、そのための特定の入力が活動化される。挿入／組合せオペレーシヨンの目的オペランドが複数の１から成るフイールドであるのか複数の０から成るフイールドであるのかを、レジスタRSの状況ビツト“０”が決定する様な命令（代数的桁送り等）の場合は、マルチプレクサ６４のRSO入力が活動化される。
  回転されたワードを全て１のワードと組み合わせるような命令の場合は、全ゼロ入力が活動化される。
  挿入／組合せ部６６は３入力の論理回路である。これにより、ケーブル８２のビツト構成からは、マスクが１のところのビツト位置のビツトを出力し、ケーブル８４のビツト構成からは、マスクが０のところのビツト位置のビツトを出力することができる。この機能は２つの入力（すなわちケーブル８２及びケーブル８４）を有する32要素のマルチプレクサで遂行できる。このマルチプレクサにおいては、マスクの制御の下でビツトに基づいて所望の選択が行なわれる。もちろん別なやり方でこれを行なうこともできる。
  レジスタＲ２は挿入／組合せ部６６の出力を受諾する。オペレーシヨンの結果は、ほとんど、汎用レジスタ・フアイル３０のレジスタRAに送り返される。」（第２０頁右上欄第４行−第２２頁右下欄第２０行）
　
ク．「次に２番目の分類として桁送り命令の代表的な命令である“左桁送り命令”について説明する。この命令（以下SL命令という）の有効なフイールドは基本OPコードフイールド、拡張OPコードフイールド、RSフイールド、RAフイールド、及びRBフイールドである。基本OPコードフイールド及び拡張オペコードフイールドは、遂行すべきオペレーシヨンが何であるかを命令デコーダに示す。RSフイールドは桁送りの対象となるワード（ソースオペランド）を定める。RAフイールドは対象となるワードが桁送りされるところの汎用レジスタを定める。SL命令のRBフイールドで定められるRBレジスタのビツト27〜31のRBフイールドは桁送り量を定める。
  SL命令のオペレーシヨンはマスク・回転論理５６では次のようにして遂行される。レジスタRSに記憶されているデータが回転部６０へゲートされ、レジスタRBに記憶されている桁送り量がマルチプレクサ３６によつてケーブル６１を介して回転部６０へゲートされる。この桁送り量はケーブルを介してマスク生成ユニツト６２にも送られる。この桁送り量はマスク生成ユニツト６２のマルチプレクサ７０１の入力の１つである。マルチプレクサ７０の２つの入力のうちいずれを選択するかは、OPコードで決定される。たとえばOPコードが左端の定義されたマスク生成を要求するときは、この桁送り量によつてマスク生成ユニツト６２で前述の第２のタイプのマスク（２つの部分から成る）が生成される。これらのオペレーシヨンと同時に、レジスタRAの内容がマルチプレクサ６４によつて選択され、挿入／組合せ部６６への３つの入力が再び使用可能となる。即ち、レジスタRAの内容、回転部６０の出力（レジスタRSの前の内容を指定されたビツト数だけ桁送りしたもの）、及びマスク生成ユニツト５６の生成するマスクである。レジスタRSの内容を指定されたビツト数だけシフトアウトされた分は、挿入／組合せ部６６により、レジスタRAに入れられる。こうしてオペレーシヨンの結果はレジスタＲ２を介して汎用レジスタフアイル３０のレジスタRAに戻される。
  桁送り命令の場合は一般に、マルチプレクサ６４の４つの入力は何れかがケーブル８４に出力されそれが挿入／組合せに係るオペレーシヨンの目的オペランドとなる。従つてそのワードに、ケーブル８２のソースオペランドの指定部分が挿入される。」（第２３頁左下欄第２行−第２０頁左上欄第４行）
　
　以上の記載から、刊行物１には次の発明（以下、「刊行物１発明」という）が記載されている。なお、次の刊行物１発明は、内容を変更せずに、構成要件の記載順や言い回しなどの形式的な部分のみを本願補正発明に合わせるように記載した。
　
「命令によって指定される複数のレジスタＲＡ、ＲＢ、ＲＳを含む汎用レジスタファイルと、
　前記汎用レジスタファイルのレジスタＲＡ、ＲＢ、ＲＳの内容を処理するマスク・回転論理と、
　前記命令を実行するために、前記マスク・回転論理を制御する命令デコーダと、を有し、
　前記命令デコーダは、
　左桁送り命令に応答してオペレーションの結果を前記汎用レジスタファイルのレジスタＲＡに戻すものであり、
　前記オペレーションの結果は、
　レジスタＲＳの内容をレジスタＲＢに記憶されている桁送り量により指定されたビット数だけ回転部で左に循環桁送りするとともに、
　前記レジスタＲＢに記憶されている桁送り量によって、マスク生成ユニットで複数個の１の後に複数個の０が続く第２のタイプのマスクを生成し、
　前記マスクが１のところは前記回転部で左桁送りされたビットが出力に挿入され、前記マスクが０のところはレジスタＲＡの内容が出力されたものであり、
　前記左桁送り命令は、前記汎用レジスタファイルの中からレジスタＲＳを指定するＲＳフィールドと、前記汎用レジスタファイルの中からレジスタＲＡを指定するＲＡフィールドと、レジスタＲＢに記憶されている桁送り量を指定するＲＢフィールドを有する、
　命令処理装置。」
　
（３）対比
　本願補正発明と刊行物１発明とを対比する。
　
　刊行物１発明の「命令によって指定される複数のレジスタＲＡ、ＲＢ、ＲＳを含む汎用レジスタファイル」は、複数のレジスタからなるものであって、それらは命令により使用されるデータ値を記憶する動作が可能なのは明らかであるから、本願補正発明の「使用されるデータ値を記憶する動作が可能な複数のレジスタ」に相当する。
　
　刊行物１発明の「前記汎用レジスタファイルのレジスタＲＡ、ＲＢ、ＲＳの内容を処理するマスク・回転論理」は、複数のレジスタＲＡ、ＲＢ、ＲＳに記憶されたデータ値に基づいてデータ処理動作を実行することが可能なものであり、該マスク・回転論理は、処理ロジック手段といえるから、本願補正発明の「前記複数のレジスタに記憶された１つ以上のデータ値についてデータ処理動作を実行することが可能な処理ロジック手段(6,8,10)」に相当する。
　
　刊行物１発明の「前記命令を実行するために、前記マスク・回転論理を制御する命令デコーダ」は、該命令がプログラム命令といえ、それに応答して前記マスク・回転論理を制御して指定されたデータ処理動作を実行するものであることから、本願補正発明の「プログラム命令によって指定されたデータ処理動作を実行するために、前記処理ロジック手段を制御する前記プログラム命令に応答する命令デコーダ」に相当する。
　
　刊行物１発明において、「前記命令デコーダは、左桁送り命令に応答してオペレーションの結果を前記汎用レジスタファイルのレジスタＲＡに戻すもの」であり、該左桁送り命令は、マスク・回転論理を制御して、回転部で左桁送り、すなわち、少なくともシフト処理動作をし、マスクが１のところは前記回転部で左桁送りされたビットが出力に挿入されて所定の結果値を持つ結果を生成するものであるから、刊行物１発明の「左桁送り命令」は、本願補正発明の「シフトおよび挿入命令」に相当し、刊行物１発明の前記命令デコーダのこれらの動作は、本願補正発明の「前記命令デコーダ(12)」における、「所定の結果値を持つ結果を生成するシフトおよび挿入データ処理動作を実行するために、前記処理ロジック手段を制御するシフトおよび挿入命令(SLI,SRI)に応答」する動作に相当する。
　
　刊行物１発明の「前記オペレーションの結果」は、本願補正発明の「前記所定の結果値」（実施例では【図４】の結果値３８）に相当するものである。
　
　刊行物１発明の「レジスタＲＳの内容」、「レジスタＲＢに記憶されている桁送り量」は、この桁送り量をＮビットとすると、本願補正発明の「第１レジスタに記憶された第１データ値」（実施例では【図４】のソースレジスタ２２の内容）、「Ｎビット位置(positions)のシフト量」に相当する。
　刊行物１発明は、「レジスタＲＳの内容をレジスタＲＢに記憶されている桁送り量により指定されたビット数だけ回転部で左に循環桁送りする」ものであり、この回転部の左への循環桁送りは、レジスタの内容が左に桁送りされ、桁あふれしたビットの内容が右の空いた桁（本願補正発明の「Ｎシフトされたビット」に相当、実施例では【図４】のシフト値２６の右側の「００００」のあるビット）に循環されるものであるから、これは、本願補正発明の「Ｎシフトされたビットを有するシフト値を形成するために、Ｎビット位置(positions)のシフト量で、第１レジスタ(16)に記憶された第１データ値(18)をシフトする」ことに相当する。
　
　刊行物１発明の「レジスタＲＡの内容」は、本願補正発明の「第２レジスタ内の第２データ値」（実施例では【図４】の宛先値３６）に相当する。
　刊行物１発明は、「前記レジスタＲＢに記憶されている桁送り量によって、マスク生成ユニットで複数個の０の後に複数個の１が続く第２のタイプのマスクを生成し、前記マスクが１のところは前記回転部で左桁送りされたビット（本願補正発明の「前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全て」に相当、実施例では【図４】のシフト値２６の左側の「〜ＥＤＣＢＡ」）が出力に挿入され、前記マスクが０のところはレジスタＲＡの内容（本願補正発明の「前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビット」に相当、実施例では【図４】の宛先値３６の右側の「ｄｃｂａ」）が出力され」るものであるから、この点は、本願補正発明の「前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビットは変更せずに、前記第２レジスタ内の第２データ値における対応するビット位置に、前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全てを挿入することによって形成される」ことに相当する。
　
　刊行物１発明において、「桁送り量」（本願補正発明の「Ｎ」）は、「複数の異なるゼロでない値の一つ」であることは明らかである。
　
　したがって、本願補正発明と刊行物１発明とは、
「前記所定の結果値は、
　Ｎシフトされたビットを有するシフト値を形成するために、Ｎビット位置(positions)のシフト量で、第１レジスタ(16)に記憶された第１データ値(18)をシフトするとともに、
　前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビットは変更せずに、前記第２レジスタ内の第２データ値における対応するビット位置に、前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全てを挿入することによって形成されるものであり、
　前記Ｎは、複数の異なるゼロでない値の一つ」
である点で一致する。
　
　刊行物１発明は、「前記左桁送り命令は、前記汎用レジスタファイルの中からレジスタＲＳ（本願補正発明の「第１レジスタ」に相当）を指定するＲＳフィールドと、前記汎用レジスタファイルの中からレジスタＲＡ（本願補正発明の「第２レジスタ」に相当）を指定するＲＡフィールドと、レジスタＲＢに記憶されている桁送り量を指定するＲＢフィールドを有する」ものであるから、本願補正発明と刊行物１発明とは、「前記シフトおよび挿入命令は、前記第１レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、さらに、
　前記シフトおよび挿入命令は、前記第２レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有」する点で一致する。
　
　刊行物１発明において、レジスタＲＳの内容が左桁送りされて桁あふれしたビットの内容が右の空いた桁に循環されるときの右の空いた桁が、上述したように、本願補正発明の「Ｎシフトされたビット」に相当するものである。
　刊行物１発明においては、この桁には、桁あふれしたビットの内容が記憶されるのであって、本願補正発明のように「所定値」（実施例では【図４】のシフト値２６の右側の「００００」）が挿入されるわけではないが、そのこと以外は、両者は、「前記Ｎシフトされたビットは、前記第１データ値に対するシフトの動作によって、前記第１レジスタに空いたビット位置に挿入されたＮ個の値のビット」である点では共通するものである。
　
　刊行物１発明において、レジスタＲＳの内容が左に桁送りされて桁あふれしたビット以外のビットが、本願補正発明の「前記Ｎシフトされたビット以外」に相当し、これは、「前記第１データ値に対する前記シフト動作によって、前記第１データ値のうちで桁あふれしなかったビット」である。
　
　刊行物１発明の「左桁送り命令」は、ＲＢフィールドで指定されるレジスタＲＢに記憶されている桁送り量によってマスクを生成し、該マスクにより回転部で左桁送りされたビットを挿入する位置（マスクが１のところ）が定まるものであり、また、該桁送り量は１つの数値を特定するためのデータといえる。
　したがって、本願補正発明と刊行物１発明とは「前記シフトおよび挿入命令は、前記シフト量を指定するとともに、前記第２レジスタに前記挿入がされる前記シフト値の該第２レジスタ内の位置を指定するシフト数および挿入位置指定領域を有し、
　前記シフト数および挿入位置指定領域は、１つの数値を特定するためのデータを有する」点で一致する。
　
　したがって、本願補正発明と刊行物１発明の一致点及び相違点は次のとおりである。
　
（一致点）
　使用されるデータ値を記憶する動作が可能な複数のレジスタと、
　前記複数のレジスタに記憶された１つ以上のデータ値についてデータ処理動作を実行することが可能な処理ロジック手段(6,8,10)と、
　プログラム命令によって指定されたデータ処理動作を実行するために、前記処理ロジック手段を制御する前記プログラム命令に応答する命令デコーダと、を有し、
　前記命令デコーダ(12)は、
　所定の結果値を持つ結果を生成するシフトおよび挿入データ処理動作を実行するために、前記処理ロジック手段を制御するシフトおよび挿入命令(SLI,SRI)に応答し、
　前記所定の結果値は、
　Ｎシフトされたビットを有するシフト値を形成するために、Ｎビット位置(positions)のシフト量で、第１レジスタ(16)に記憶された第１データ値(18)をシフトするとともに、
　前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビットは変更せずに、前記第２レジスタ内の第２データ値における対応するビット位置に、前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全てを挿入することによって形成されるものであり、
　前記Ｎは、複数の異なるゼロでない値の一つであり、
　前記シフトおよび挿入命令は、前記第１レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、さらに、
　前記シフトおよび挿入命令は、前記第２レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、
　前記Ｎシフトされたビットは、前記第１データ値に対するシフトの動作によって、前記第１レジスタに空いたビット位置に挿入されたＮ個の値のビットであり、
　前記Ｎシフトされたビット以外は、前記第１データ値に対する前記シフト動作によって、前記第１データ値のうちで桁あふれしなかったビットであり、
　前記シフトおよび挿入命令は、前記シフト量を指定するとともに、前記第２レジスタに前記挿入がされる前記シフト値の該第２レジスタ内の位置を指定するシフト数および挿入位置指定領域を有し、
　前記シフト数および挿入位置指定領域は、１つの数値を特定するためのデータを有することを特徴とするデータ処理装置。
　
（相違点）
　前記Ｎシフトされたビットに挿入された値が、本願補正発明では、「所定値」であるのに対し、刊行物１発明では、回転部で循環桁送りされて桁あふれしたビットの値であって所定値ではない点。
　
（４）判断
　相違点について検討する。
　
　前記Ｎシフトされたビットに挿入された値が、所定値であるか、または、桁あふれしたビットであるか、の違いは、換言すれば、命令によりシフトが行われたときの桁あふれした部分の値が循環されるか否かの違いである。
　しかしながら、この部分の値が循環されてもされなくても、結局のところこの部分に対応するビットの結果値は第２レジスタの値が出力されるのであって、このＮシフトされたビットに挿入された値は出力されない。したがって、この相違点は、データ処理装置の発明としては技術的に格別の意義があるわけではなく、また、命令によりシフトが行われたときの桁あふれした部分の値を循環するものも循環しないものも何れも命令としてはよく知られたものであるから、何れを採用するかは当業者が必要に応じて適宜選択し得る事項にすぎないといえる。
　したがって、刊行物１発明において、桁あふれしたビットの値を循環しないで０などの所定値を挿入する構成とすることは当業者が容易に想到し得ることである。
　
　したがって、本願補正発明は、刊行物１発明に基づいて、当業者が容易に発明をすることができたものである。
　
（５）まとめ
　以上により、本願補正発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　したがって、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反してなされたものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２２年７月２６日付けの手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成２２年２月５日付け手続補正書の特許請求の範囲の請求項１ないし２４に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という）は、次のとおりのものである。
　
「使用されるデータ値を記憶する動作が可能な複数のレジスタと、
　前記複数のレジスタに記憶された１つ以上のデータ値についてデータ処理動作を実行することが可能な処理ロジック手段(6,8,10)と、
　プログラム命令によって指定されたデータ処理動作を実行するために、前記処理ロジッ
ク手段を制御する前記プログラム命令に応答する命令デコーダと、を有し、
　前記命令デコーダ(12)は、
　所定の結果値を持つ結果を生成するシフトおよび挿入データ処理動作を実行するために、前記処理ロジック手段を制御するシフトおよび挿入命令(SLI,SRI)に応答し、
　前記所定の結果値は、
　Ｎシフトされたビットを有するシフト値を形成するために、Ｎビット位置(positions)のシフト量で、第１レジスタ(16)に記憶された第１データ値(18)をシフトするとともに、
　前記Ｎシフトされたビットに対応する第２レジスタ(20)内の第２データ値内のビットは変更せずに、前記第２レジスタ内の第２データ値における対応するビット位置に、前記シフト値の各ビットにおける前記Ｎシフトされたビット以外の全てを挿入することによって形成されるものであり、
　前記Ｎは、複数の異なるゼロでない値の一つであり、
　前記シフトおよび挿入命令は、前記第１レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、さらに、
　前記シフトおよび挿入命令は、前記第２レジスタとして使用するために、レジスタ・バンク(4)のなかからレジスタを指定するレジスタ指定領域を有し、
　前記Ｎシフトされたビットは、前記第１データ値に対するシフトの動作によって、前記第１レジスタに空いたビット位置に挿入されたＮ個の所定値のビットであり、
　前記Ｎシフトされたビット以外は、前記第１データ値に対する前記シフト動作によって、前記第１データ値のうちで桁あふれしなかったビットであることを特徴とするデータ処理装置。」
  
２．刊行物の記載事項
　原査定の拒絶の理由で引用された刊行物、及び、その記載事項は、前記第２．２．（２）に記載したとおりである。
　
３．対比・判断
　本願発明は、前記第２．２．で検討した本願補正発明の限定事項である、「シフトおよび挿入命令」を限定する構成を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本願補正発明が前記第２．２．（５）に記載したとおり、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
第４．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。