【手続補正書】
【提出日】平成17年9月8日(2005.9.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  カスケード接続された複数のループであって、各ループは多重−サンプリング回路で実現され、前記多重−サンプリング回路はフイルター機能を実現するように、及びクロック信号の多重位相で各ループ入力信号をサンプリングするように、構成される複数のループと；
少なくとも１つのフイード  フオワード利得要素であって、連続したループの各対間に接続されたひとつの利得要素と；
前記複数のループの各々に接続された雑音除去ロジックであって、前記雑音除去ロジックはコンバータ出力を提供する雑音除去ロジックと、
を備えるシグマー  デルタ型アナログ−デジタルコンバータ。
【請求項２】  各ループが：
少なくとも１つのフィルタセクションであって、前記少なくとも１つのフィルタセクションがカスケードに接続されている少なくとも１つのフィルタセクションと；
前記少なくとも１つのフィルタセクションの各々に、及び最後のフィルタセクションに接続された量子化器と；
を備える、請求項１に記載のコンバータ。
【請求項３】  各フィルタセクションが共振セクションを備える、請求項２に記載のコンバータ。
【請求項４】  各共振セクションが：
前記量子化器に接続された加算器と；
前記加算器に接続された共振器と；
を備える、請求項３に記載のコンバータ。
【請求項５】  各ループは少なくとも１つの共振器を含み、各共振器は、遅延セルベースの共振器、無損失デイスクリート積分共振器、フオワード  オイラー共振器、或いは２経路インタリーブ共振器として実現される、請求項１に記載のコンバータ。
【請求項６】  前記多重−サンプリング回路が、アクティブＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、切り替えキャパシタ及び切り替え電流とから成るグループから選択されたアナログ回路技術で合成される、請求項１に記載のコンバータ。
【請求項７】  前記少なくも１つの共振器が、ダブルサンプリング切り替えキャパシタ回路を用いて実現される、請求項５に記載のコンバータ。
【請求項８】  各ループは、少なくとも１つの遅延セル共振器を含み、各遅延セル共振器が：
利得要素と；
前記利得要素に接続された加算器と；
前記加算器に接続された第１の遅延素子と；
前記第１の遅延素子と前記加算器とに接続された第２の遅延素子と；
を備える、請求項１に記載のコンバータ。
【請求項９】  各遅延素子が切り替えキャパシタ遅延回路で実現される、請求項８に記載のコンバータ。
【請求項１０】  前記多重−サンプリング回路は、クロック信号の交番位相で各ループ入力信号をサンプルするダブルサンプリング切り替えキャパシタ回路を具備する、請求項１に記載のコンバータ。
【請求項１１】  前記多重−サンプリング回路は４重−サンプリング切り替えキャパシタ回路を具備している、請求項１に記載のコンバータ。
【請求項１２】  各ループは、
少なくとも１つの共振器セクション、及び
最後の共振器セクションに接続され、及び前記少なくとも１つの共振器セクションに接続された量子化器、
とを具備する請求項１に記載のコンバータ。
【請求項１３】  前記共振器は遅延セルベースの共振器、無損失デイスクリート積分共振器、フオワード  オイラー共振器、及び２経路インタリーブ共振器から成るグループから選択される、請求項１２に記載のコンバータ。
【請求項１４】  前記共振器は、アクティブＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、切り替えキャパシタ、及び切り替え電流とから成るグループから選択されたアナログ回路技術で合成される、請求項１３に記載のコンバータ。
【請求項１５】  各共振器セクションは、ダブルーサンプリング切り替えキャパシタ回路を使用して実現される、請求項１２のコンバータ。
【請求項１６】  各共振器セクションは、多重サンプリング切り替えキャパシタ回路を使用して実現される、請求項１２に記載のコンバータ。
【請求項１７】  カスケード接続された複数のループであって、各ループは少なくとも１つの遅延回路を含み、各遅延回路は増幅器と２以上の信号路を備える、シグマ−デルタ型アナログ−ディジタルコンバータ、
各信号経路は下記を備える：
第１のスイッチ；
前記第１のスイッチに接続されたキャパシタ；
前記キャパシタと交流グランドに接続された第２のスイッチ；
前記第１のスイッチと前記増幅器の出力とに接続された第３のスイッチ；
前記第２のスイッチと前記増幅器の入力とに接続された第４のスイッチ；
ここにおいて、特定の遅延回路中の各信号経路は該特定の遅延回路中の他の信号経路のクロック位相からはユニークなクロック位相を有する一組のクロック信号によりクロックされる。
【請求項１８】  カスケード接続された複数のループであって、各ループは少なくとも１つの遅延セルと加算器回路を含み、各遅延セルと加算器回路は増幅器と２つ以上の信号経路を備える複数のループを具備する、シグマーデルタ  アナログ−ディジタルコンバータ、
各信号経路は下記を具備する：
第１のスイッチ；
前記第１のスイッチに接続された第１のキャパシタ；
前記第１のキャパシタと交流グランドとに接続された第２のスイッチ；
前記第１のスイッチと、前記遅延セルと加算回路とが存在する前記ループの前記出力とに接続された第３のスイッチ；
前記第１のキャパシタに接続された第２のキャパシタ；
前記第２のスイッチと、前記増幅器の逆転入力とに接続された第４のスイッチ；
前記第２のキャパシタと、前記増幅器の非逆転出力とに接続された第５のスイッチ；及び
前記第２のキャパシタと、前記共振セクションの前記遅延回路内の前記増幅器の逆転出力とに接続された第６のスイッチ。
【請求項１９】  前記遅延セルと加算回路内の増幅器が、テレスコピック増幅器、折り重ねカスケード増幅器及び２段極分割増幅器とから成るグループから選択される、請求項１８に記載のコンバータ。
【請求項２０】  前記遅延セルと加算器回路の利得が、前記遅延セルと加算回路内の前記第２のキャパシタと前記第１のキャパシタの容量値の比で実現される、請求項１８に記載のコンバータ。
【請求項２１】  少なくとも１つのフイード−フオワード利得回路であって、１つのフイード−フォワード利得回路は、連続したループの各対間に接続され、各フイード−フォワード利得回路は少なくとも２つの信号経路を具備する、請求項１８に記載のコンバータ、
各信号経路は下記を備える：
第１のスイッチ；
前記第１のスイッチに接続されたキャパシタ；
前記第１のキャパシタと前記交流グランドとに接続された第２のスイッチ；
前記第２のスイッチと前記交流グランドとに接続された第３のスイッチ。
【請求項２２】  前記フイード−フオワード利得要素の利得が、前記フイード−フオワード利得回路内の前記キャパシタの容量値と、前記フイード−フオワード利得回路が接続されている前記遅延セルと加算回路内の前記第２のキャパシタの容量値と、の比として実現される、請求項２１に記載のコンバータ。
【請求項２３】  前記遅延セルと加算回路内の前記キャパシタの容量値が雑音の計算に基づいて選択される、請求項１８に記載のコンバータ。
【請求項２４】  下記を具備する、シグマ−デルタ型アナログ−ディジタルコンバータ：
カスケード接続された複数のループであって、各ループは二つの比較器で実現された量子化器を含み、１つの比較器は第１の位相を有する切り替えクロックによってクロックされ、他方の比較器は第２の位相を有する切り替えクロックによってクロックされ、また、前記比較器が別々の出力を発生する、複数のループ；
少なくとも１つのフイード−フォワード利得要素、１つの利得要素は連続したループの各対間に接続される；及び
前記複数のループの各々に接続された雑音除去ロジック、前記雑音除去ロジックはコンバータ出力を提供する。
【請求項２５】  下記を具備する  バンドパス  シグマ−デルタ型アナログ−デジタル  コンバータ：
カスケードに接続された２以上のループ、各ループは複数のディスクリートな遅延素子を含む；
フイード−フォワード利得要素、一つの利得要素は隣接ループの各対間に接続される；及び
各ループに接続された雑音除去ロジック、前記雑音除去ロジックはコンバータ出力を提供する。  
【請求項２６】  下記を具備する、シグマ−デルタ型アナログ−ディジタルコンバータ：
カスケード接続された２つ以上のループ；
少なくとも１つのフイードフォワード利得要素、１つのフイードーフォワード利得要素は連続するループの各対間に接続される；
ここにおいて、前記２つ以上のループの少なくとも１つのバイアス電流が要求されたダイナミックレンジに基いて調整されることができる。
【請求項２７】  下記を具備する、シグマ−デルタ型アナログ−ディジタルコンバータ：
カスケードに接続された２つ以上のループ；及び
少なくとも１つのフイード−フォワード利得要素、１つのフイード−フォワード利得要素は連続するループの各対間に接続される、
ここにおいて、前記２つ以上のループの少なくとも１つは要求されたダイナミックレンジに基いてディスイネーブルにされ得る。
【請求項２８】  さらに、前記２つ以上のループの各々に接続された雑音除去ロジックであって、コンバータ出力を供する前記雑音除去ロジックを具備する請求項２４に記載のコンバータ。
【請求項２９】  各ループは、クロック信号の多重位相で各ループ入力信号をサンプリングする多重−サンプリング回路で実現される、請求項２４に記載のコンバータ。
【請求項３０】  各ループは、クロック信号の交番位相で各ループ入力信号をサンプリングするダブルサンプリング回路で実現される、請求項２４に記載のコンバータ。
【請求項３１】  各ループは、切り替えキャパシタ回路又は切り替え電流回路で実現される、請求項２４に記載のコンバータ。
【請求項３２】  前記２つ以上のループはＭＡＳＨアーキテクチャーとして構成される、請求項２６に記載のコンバータ。
【請求項３３】  前記２つ以上のループはコンバータ入力信号のバンドパスサンプリングを供するように構成される、請求項２４に記載のコンバータ。
【請求項３４】  下記を具備するバンドパス  シグマ−デルタ型コンバータ：
カスケードに接続された２つ以上のループ、各ループは２つ以上のインターリーブされたハイパス信号経路で実現される；及び
フイードーフォワード利得要素、１つのフイード−フォワード利得要素は、連続するループの各対間に接続される。
【請求項３５】  各ループに接続された雑音除去ロジックであって、前記雑音除去ロジックは前記インターリーブされたハイパス信号経路からの複数の出力を結合して、コンバータ出力を供する雑音除去ロジックをさらに具備する請求項３４に記載されたバンドパス  コンバータ。
【請求項３６】  各ループの前記インターリーブされたハイパス信号経路はクロック信号の異なる位相でクロックされる、請求項３４に記載のバンドパスコンバータ。
【請求項３７】  各インターリーブされたハイパス信号経路が少なくとも１つの遅延素子を使用して実現される、請求項３４に記載のバンドパス  コンバータ。
【請求項３８】  下記を具備するシグマ−デルタ型アナログ−ディジタルコンバー  カスケードに接続された複数のループ、各ループは少なくとも１つのフイルターセクションを含み、ここにおいて、各フィルタセクションはクロック信号の多重位相で各フイルター入力信号をサンプリングする多重−サンプリング回路で実現される；及び
少なくとも１つのフイード−フォワード利得要素、一つの利得要素は連続するループの各対間に接続される。
【請求項３９】  各ループのための前記多重サンプリング回路は多重信号経路を含み、各信号経路は他の信号経路のクロック位相からはユニークなクロック位相を有するクロック信号の組によりクロックされる、請求項３８に記載のコンバータ。
【請求項４０】  各ループのための前記多重サンプリング回路はクロック信号の交番位相でクロックされる２つの信号経路を含む、請求項３８のコンバータ。