【事件の表示】
　平成１１年特許願第２０６３０５号「半導体装置」拒絶査定不服審判事件〔平成１３年２月９日出願公開、特開２００１−３６０３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年７月２１日の特許出願であって、平成２２年２月１５日付けの拒絶理由通知に対して同年４月２０日に意見書及び手続補正書が提出されたが、同年５月２０日に拒絶査定がなされた。
　それに対して、同年８月１８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、平成２３年１１月１６日付けで審尋がなされ、平成２４年１月１７日に回答書が提出された。
　その後、当審において、同年４月１８日付けで最後の拒絶理由通知が発せられ、同年６月２０日に意見書及び手続補正書が提出された。
　
第２．平成２４年６月２０日に提出された手続補正書による補正について
１．補正の内容
　平成２４年６月２０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜４を補正して、補正後の明細書の特許請求の範囲の請求項１〜３とするとともに、補正前の明細書の００２９段落〜００３２段落を補正するものであり、補正前の請求項１及び２、並びに補正後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたＭＯＳトランジスタと、
　前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層と、
　ダイシングされることにより一部が除去された位置確認マークとを備え、
　前記複数の配線層は、そのうちの一つの配線層を構成する第１の配線を有し、
　前記位置確認マークは、
　層間絶縁膜を選択的に除去して形成された開口部と、
　前記開口部内に設けられ前記ＭＯＳトランジスタのゲート電極と同一の材料を有して同一層に形成された複数のマーク構造体と、
　前記第１の配線と同一の材料を有して構成され、前記複数のマーク構造体の側面および上部を覆う１つの第２の配線と、を有し、
　前記１つの第２の配線は、前記開口部の側面を覆い、更に前記開口部の底部に配置されることにより前記マーク構造体間の前記半導体基板上を覆うことを特徴とする半導体装置。
【請求項２】
　前記第１の配線および前記１つの第２の配線のパターニングは同一の工程にて行われ、
　前記第１の配線および前記１つの第２の配線のパターニングにおいて、前記複数のマーク構造体を覆う前記１つの第２の配線の凹凸形状を位置確認のためのマークとして計測することを特徴とする請求項１記載の半導体装置。」
　
（補正後）
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたＭＯＳトランジスタと、
　前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層と、
　ダイシングされることにより一部が除去された位置確認マークとを備え、
　前記複数の配線層は、そのうちの一つの配線層を構成する第１の配線を有し、
　前記位置確認マークは、
　層間絶縁膜を選択的に除去して形成された開口部と、
　前記開口部内に設けられ前記ＭＯＳトランジスタのゲート電極と同一の材料を有して同一層に形成された複数のマーク構造体と、
　前記第１の配線と同一の材料を有して構成され、前記複数のマーク構造体の側面および上部を覆う１つの第２の配線と、を有し、
　前記１つの第２の配線は、前記開口部の側面を覆い、更に前記開口部の底部に配置されることにより前記マーク構造体間の前記半導体基板上を覆い、
　前記第１の配線および前記１つの第２の配線のパターニングは同一の工程にて行われ、
　前記第１の配線および前記１つの第２の配線のパターニングにおいて、前記複数のマーク構造体を覆う前記１つの第２の配線の凹凸形状を位置確認のためのマークとして計測することを特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１を削除すること。及びそれに伴って、補正前の請求項２を、独立請求項形式として補正後の請求項１とするとともに、補正前の請求項３及び４を、各々請求項の番号及び引用する請求項の番号を修正して補正後の請求項２及び３とすること。
　
（２）補正事項２
　補正前の明細書の００２９段落、００３１段落及び００３２段落を補正して、各々補正後の００２９段落、００３１段落及び００３２段落とするとともに、補正前の明細書の００３０段落を削除すること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正事項１と整合するように発明の詳細な説明の記載を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
４．補正についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正後」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたＭＯＳトランジスタと、
　前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層と、
　ダイシングされることにより一部が除去された位置確認マークとを備え、
　前記複数の配線層は、そのうちの一つの配線層を構成する第１の配線を有し、
　前記位置確認マークは、
　層間絶縁膜を選択的に除去して形成された開口部と、
　前記開口部内に設けられ前記ＭＯＳトランジスタのゲート電極と同一の材料を有して同一層に形成された複数のマーク構造体と、
　前記第１の配線と同一の材料を有して構成され、前記複数のマーク構造体の側面および上部を覆う１つの第２の配線と、を有し、
　前記１つの第２の配線は、前記開口部の側面を覆い、更に前記開口部の底部に配置されることにより前記マーク構造体間の前記半導体基板上を覆い、
　前記第１の配線および前記１つの第２の配線のパターニングは同一の工程にて行われ、
　前記第１の配線および前記１つの第２の配線のパターニングにおいて、前記複数のマーク構造体を覆う前記１つの第２の配線の凹凸形状を位置確認のためのマークとして計測することを特徴とする半導体装置。」
　
第４．先願明細書等に記載された発明
１．本願の出願日前である平成１０年２月１３日の特許出願であって、本願の出願日後である平成１１年８月２７日に出願公開（特開平１１−２３３４１１号）された特願平１０−３１８２８号特許出願（以下「先願」という。）の願書に最初に添付された明細書（以下、先願の願書に最初に添付された明細書、図面を、各々「先願明細書」、「先願図面」といい、これらをまとめて「先願明細書等」という。）には、先願図面の図３〜７を参照して次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は下層パターンと上層パターンとの重ね合わせにアライメントマークを使用する半導体装置の製造方法に関し、特に、アライメントマークの形状変化の防止を図った半導体装置の製造方法に関する
【０００２】
【従来の技術】
半導体装置の製造工程中のリソグラフィ工程において、下層パターンと上層パターンとを高い精度で重ね合わせるために、下層パターンにアライメントマークを形成して、これを目標にして上層パターン用のマスクの位置合わせを行う方法がとられている。図６（ａ）乃至（ｄ）及び図７（ａ）乃至（ｃ）は従来の半導体装置の製造方法を工程順に示す断面図である
【０００３】従来の半導体装置の製造方法においては、先ず、図６（ａ）に示すように、半導体基板１０１上に素子分離酸化膜１０１ａ及びゲートパターン１０２を形成し、凸型アライメントマーク１０３を形成する。
【０００４】次に、図６（ｂ）に示すように、厚さが、例えば８００ｎｍ程度の酸化膜１０４’を化学的気相成長（ＣＶＤ）法等により全面に堆積する。そして、リフロー、エッチバック又は化学的機械研磨（ＣＭＰ）法等を行い表面を平坦化して平坦な酸化膜１０４を形成する。
【０００５】その後、図６（ｃ）に示すように、フォトレジスト１０５を全表面に塗布した後、半導体基板１０１の上方に配置され所定の形状を有するコンタクト形成マスク１０７を介して縮小投影型露光装置により露光光１０６をフォトレジスト１０５に照射する。これにより、コンタクト開口部１０８及びアライメントマーク開口部１０９が同時に露光される。そして、現像を行う。
【０００６】次いで、図６（ｄ）に示すように、ドライエッチング法でコンタクト開口部１０８及びアライメントマーク開口部１０９の酸化膜１０４を除去することにより、コンタクトホール１１０を開口すると同時に、アライメントマーク１０３を露呈させる。」
　
ｂ．「【０００７】次に、図７（ａ）に示すように、厚さが、例えば８００ｎｍ程度のポリシリコン膜１１１を堆積し、等方性エッチングによりポリシリコン膜１１１をエッチバックすることにより、コンタクトホール１１０内にポリシリコン膜１１１を埋め込む。
【０００８】その後、図７（ｂ）に示すように、厚さが、例えば１００ｎｍのＷＳｉ膜からなる導電層１１２を全面に堆積する。そして、フォトレジストを全表面に塗布した後、半導体基板１０１の上方に配置された配線形成マスク１１５を介して縮小投影型露光装置により露光光１１４をフォトレジストに照射する。このとき、配線形成マスク１１５はコンタクトホール１１０と整合する領域のみに遮光部を有している。そして、現像を行うことにより、配線層形成予定領域、例えばコンタクトホール１１０上にフォトレジスト１１３を残存させる。
【０００９】次いで、図７（ｃ）に示すように、フォトレジスト１１３をマスクとして、異方性ドライエッチングにより導電層１１２のエッチングを行う。これにより、コンタクトホール１１０に接続された配線層１１２’が形成される。
【００１０】その後、図示しないが、露呈された凸型アライメントマーク１０３を目標としてマスクの位置合わせをして、上層パターンを形成する。
【００１１】しかし、この従来の半導体の製造方法では、導電層１１２をエッチングする際に、図７（ｃ）に示すように、凸型アライメントマーク１０３が変形してしまう。凸型アライメントマーク１０３が変形すると、上層パターンの重ね合わせの際に、マスクの位置合わせの精度が低下してしまう。」
　
ｃ．「【００２４】
【発明が解決しようとする課題】しかしながら、特開平１−１４９４３５号公報に記載された従来の方法では、大きな段差を形成するために、下地金属配線４３自体をもエッチングしているので、凸型のアライメントマークの形状が変形してしまう。このため、次工程でのリソグラフィ工程の重ね合わせに使用されるアライメントマーク波形が乱れて重ね合わせの精度が低下するという問題点がある。
【００２５】一方、特開平５−３６６００号公報に記載された従来の方法では、アライメントマークのみを保護するため、非感光性レジストと感光性レジストとを塗布してアライメントマークを保護した後、更に、感光性レジストを塗布してパターンを形成する必要がある。この結果、レジストの塗布が３回以上必要となり、製造工程数が増加し、これに伴ってコストが上昇するという問題点がある。
【００２６】更に、特開平２−２１１６５２号公報に記載された従来の方法では、アライメントマークの形状を安定させることは困難である。
【００２７】
本発明はかかる問題点に鑑みてなされたものであって、低コストで高精度の重ね合わせによりパターンを形成することができる半導体装置の製造方法を提供することを目的とする
　
ｄ．「【００４４】
次に、本発明の第２の実施例について説明する。図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｃ）は本発明の第２の実施例に係る半導体装置の製造方法を工程順に示す断面図である
【００４５】
本実施例においては、先ず、図３（ａ）に示すように、半導体基板２１上に素子分離酸化膜２１ａ及びゲートパターン２２を形成し、凸型アライメントマーク２３を形成する
【００４６】
次に、図３（ｂ）に示すように、厚さが、例えば８００ｎｍ程度の酸化膜２４’を化学的気相成長（ＣＶＤ）法等により全面に堆積する。そして、リフロー、エッチバック又は化学的機械研磨（ＣＭＰ）法等を行い表面を平坦化して平坦な酸化膜２４を形成する
【００４７】
その後、図３（ｃ）に示すように、フォトレジスト２５を全表面に塗布した後、半導体基板２１の上方に配置され所定の形状を有するコンタクト形成マスク２７を介して縮小投影型露光装置により露光光２６をフォトレジスト２５に照射する。これにより、コンタクト開口部２８及びアライメントマーク開口部２９が同時に露光される。そして、現像を行う
【００４８】
次いで、図３（ｄ）に示すように、ドライエッチング法でコンタクト開口部２８及びアライメントマーク開口部２９の酸化膜２４を除去することにより、コンタクトホール３０を開口すると同時に、アライメントマーク２３を露呈させる
【００４９】
次に、図４（ａ）に示すように、厚さが、例えば８００ｎｍ程度のポリシリコン膜３１を堆積し、等方性エッチングによりポリシリコン膜３１をエッチバックすることにより、コンタクトホール３０内にポリシリコン膜３１を埋め込む
【００５０】
その後、図４（ｂ）に示すように、厚さが、例えば１００ｎｍのＷＳｉ膜からなる導電層３２を全面に堆積する。そして、フォトレジストを全表面に塗布した後、半導体基板３１の上方に配置された配線形成マスク３５を介して縮小投影型露光装置により露光光３４をフォトレジストに照射する。このとき、配線形成マスク３５は凸型アライメントマーク２３を含むスクライブ線領域３６又はコンタクトホール３０及びその周辺領域と整合する領域のみに遮光部を有している。そして、現像を行うことにより、配線層形成予定領域、例えばコンタクトホール３０及びその周辺領域上並びに凸型アライメントマーク２３を含むスクライブ線領域３６上にフォトレジスト３３を選択的に残存させる
　
ｅ．「【００５１】
図５は第２の実施例により製造された半導体装置を示す平面図であり、図５のＡ−Ａ線における断面図が図４（ｃ）と一致する。現像した後、図４（ｃ）及び図５に示すように、フォトレジスト３３をマスクとして、異方性ドライエッチングにより導電層３２のエッチングを行う。これにより、コンタクトホール３０に接続された配線層３２’が形成される。このとき、凸型アライメントマーク２３を含むスクライブ線領域３６上にもフォトレジスト３３が形成されているので、配線層３２’は凸型アライメントマーク２３を含むスクライブ線領域３６上にも形成される
【００５２】
その後、図示しないが、露呈された凸型アライメントマーク２３を目標としてマスクの位置合わせをして、上層パターンを形成する
【００５３】
このように、本実施例においては、凸型アライメントマーク２３を含むスクライブ線領域３６上にも配線層３２’を形成するので、リソグラフィ時に目ズレが生じても、凸型アライメントマーク２３は保護されその形状は崩れない。これにより、上層のパターンを形成する際に良好なアライメントを行うことができる。また、レジストの塗布回数も少なくて済むため、コストの上昇を防止することが可能である
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、導電層をエッチングする際のアライメントマーク形状の変形を確実に防止することができるので、アライメントマークの検出が容易である。これにより、次工程での上層パターンの形成を高精度で行うことができる。また、アライメントマークを含むスクライブ線領域をフォトレジストで覆うことにより、配線シリサイドリソグラフィ時に目ズレが生じても、アライメントマークの変形を防止することができる。更に、配線層の形成と同時にアライメントマークを露呈させるため、アライメントマーク露呈用に特別の工程を設ける必要がなく、コストの上昇を防止することができる
　
２．ここにおいて、先願明細書の００４４段落以降に記載されている「本発明の第２の実施例」に注目すると、先願明細書には、ＭＯＳトランジスタが存在することは明記されていないが、「ゲートパターン２２」がＭＯＳトランジスタのゲートパターンであることは当業者の技術常識であるから、当該「第２の実施例」においても、「半導体基板２１」上にＭＯＳトランジスタが形成されていることは当業者にとって明らかである。
　また、先願図面の図４（ｃ）及び５の記載から、「第２の実施例」においては、「配線層３２’」が、前記ＭＯＳトランジスタの「ゲートパターン２２」の上方、並びに「前記半導体基板２１」上に形成された「凸型アライメントマーク２３」の上面及び側面に形成されていることが見て取れる。
　
３．先願明細書においては、「凸型アライメントマーク２３」が形成された場所である「スクライブ線領域３６」に設けられた「酸化膜２４」の開口部について名称が付されていないが、本審決においては、便宜上、当該開口部を「アライメントマーク開口部」ということとすると、先願図面の図３（ｄ）、図４（ｃ）及び図５から、「第２の実施例」においては、「凸型アライメントマーク２３」は、「スクライブ線領域３６」において「酸化膜２４」を「フォトレジスト２５」をマスクとして除去することにより形成された「アライメントマーク開口部」に４個設けられているとともに、「凸型アライメントマーク２３」上に形成された「配線層３２’」は、「アライメントマーク開口部」の側面である「酸化膜２４」の表面、及び「アライメントマーク開口部」の底面における「凸型アライメントマーク２３」が形成されていない部分の「半導体基板２１」の表面を覆っていることが明らかである。
　さらに、先願明細書の００５１段落の記載から、「第２の実施例」においては、「ゲートパターン２２の上方」に形成された「配線層３２’」、並びに「凸型アライメントマーク２３」の上面及び側面に形成された「配線層３２’」は、「フォトレジスト３３」をマスクとした異方性ドライエッチングにより同時に形成されていることが明らかである。
　
４．したがって、先願明細書等には、次の発明（以下「先願発明」という。）が記載されているものと認められる。
　
　「半導体基板２１と、
　前記半導体基板２１上に形成されたＭＯＳトランジスタと、
　前記ＭＯＳトランジスタのゲートパターン２２の上方、並びに前記半導体基板２１上に形成された凸型アライメントマーク２３の上面及び側面に形成された配線層３２’とを備え、
　前記凸型アライメントマーク２３は、
　スクライブ線領域３６において酸化膜２４をフォトレジスト２５をマスクとして除去することにより形成されたアライメントマーク開口部に４個設けられているとともに、前記凸型アライメントマーク２３上に形成された前記配線層３２’は、前記アライメントマーク開口部の側面である前記酸化膜２４の表面、及び前記アライメントマーク開口部の底面における前記凸型アライメントマーク２３が形成されていない部分の前記半導体基板２１の表面を覆っており、
　前記ゲートパターン２２の上方に形成された前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’は、フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成されている半導体装置。」
　
第５．本願発明と先願発明との対比
１．先願発明の「半導体基板２１」は、本願発明の「半導体基板」に相当し、先願発明の「前記半導体基板２１上に形成されたＭＯＳトランジスタ」は、本願発明の「前記半導体基板上に形成されたＭＯＳトランジスタ」に相当する。
　
２．本願の明細書及び図面の記載から判断して、本願発明の「前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層」とは、具体的には「ゲート電極」及び「マーク構造体」を構成する配線層（本願の明細書において「第１の配線層」と言及されている配線層）、並びに「第１の配線」及び「第２の配線」を構成する配線層（本願の明細書において「第２の配線層」と言及されている配線層）を指すものと認められるところ、先願発明も、本願発明の「ゲート電極」及び「マーク構造体」を構成する配線層に相当する「ゲートパターン２２」及び「凸型アライメントマーク２３」を構成する配線層、並びに本願発明の「第１の配線」及び「第２の配線」を構成する配線層に相当する「配線層３２’」を備えている。
　したがって、先願発明と本願発明とは、「前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層」を備えている点で一致する。
　また、仮に、本願発明の「ゲート電極」が「ＭＯＳトランジスタ上」に形成されているとはいえず、本願発明の「前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層」が、「第１の配線」及び「第２の配線」を構成する配線層（本願の明細書において「第２の配線層」と言及されている配線層）、並びにその上に形成される配線層を指すものであると解釈したとしても、先願明細書の００５２段落の「その後、図示しないが、露呈された凸型アライメントマーク２３を目標としてマスクの位置合わせをして、上層パターンを形成する。」という記載等から、先願発明も、本願発明の「第１の配線」及び「第２の配線」を構成する配線層に相当する「配線層３２’」よりも上層の配線層を備えていることが明らかである。
　したがって、本願発明の「前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層」が、「第１の配線」及び「第２の配線」を構成する配線層（本願の明細書において「第２の配線層」と言及されている配線層）、並びにその上に形成される配線層を指すものであると解釈した場合であっても、先願発明と本願発明とは、「前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層」を備えている点で一致する。
　
３．先願発明においては、「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」が、最終的に位置合わせのマークとして用いられるものであるから、先願発明の「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」は、本願発明の「位置確認マーク」に相当する。
　そして、先願発明の「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」は、「スクライブ線領域３６において酸化膜２４をフォトレジスト２５をマスクとして除去することにより形成されたアライメントマーク開口部」に形成されているものであるところ、「スクライブ線領域３６」においてダイシングが行われることは当業者の技術常識であるから、本願発明と先願発明とは、「『ダイシング』領域に形成された『位置確認マークとを備え』」ている点で一致する。
　
４．先願発明の「『前記ＭＯＳトランジスタのゲートパターン２２の上方』に形成された『配線層３２’』」は、本願発明の「一つの配線層を構成する第１の配線」に相当する。
　したがって、本願発明と先願発明とは、「前記複数の配線層は、そのうちの一つの配線層を構成する第１の配線を有し」ている点で一致する。
　
５．先願発明の「酸化膜２４」は、本願発明の「層間絶縁膜」に相当する。
　また、先願発明の「スクライブ線領域３６において酸化膜２４をフォトレジスト２５をマスクとして除去することにより形成されたアライメントマーク開口部」は、本願発明の「層間絶縁膜を選択的に除去して形成された開口部」に相当する。
　したがって、本願発明と先願発明とは、「前記位置確認マークは、　層間絶縁膜を選択的に除去して形成された開口部」を有している点で一致する。
　
６．先願発明の「ゲートパターン２２」、「『４個設けられている』『凸型アライメントマーク２３』」は、各々本願発明の「前記ＭＯＳトランジスタのゲート電極」、「複数のマーク構造体」に相当する。
　そして、先願発明の「ゲートパターン２２」及び「凸型アライメントマーク２３」は、ともに「半導体基板２１」上という同一の層に形成されているから、本願発明と先願発明とは、「『前記位置確認マークは、』『前記開口部内に設けられ前記ＭＯＳトランジスタのゲート電極と』『同一層に形成された複数のマーク構造体』」を有している点で一致する。
　
７．先願発明においては、「前記ゲートパターン２２の上方の前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’は、フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成されている」から、「前記ゲートパターン２２の上方の前記配線層３２’」と「前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’」とは、同一の材料を有して構成され、同一の工程でパターニングが行われていることが明らかである。
　したがって、本願発明と先願発明とは、「前記第１の配線と同一の材料を有して構成され、前記複数のマーク構造体の側面および上部を覆う１つの第２の配線と、を有し」、「前記第１の配線および前記１つの第２の配線のパターニングは同一の工程にて行われ」いる点で一致する。
　
８．先願発明の「前記凸型アライメントマーク２３上に形成された前記配線層３２’は、前記アライメントマーク開口部の側面である前記酸化膜２４の表面、及び前記アライメントマーク開口部の底面における前記凸型アライメントマーク２３が形成されていない部分の前記半導体基板２１の表面を覆って」いる構成は、本願発明の「前記１つの第２の配線は、前記開口部の側面を覆い、更に前記開口部の底部に配置されることにより前記マーク構造体間の前記半導体基板上を覆」う構成に相当する。
　
９．したがって、本願発明と先願発明とは、
　「半導体基板と、
　前記半導体基板上に形成されたＭＯＳトランジスタと、
　前記ＭＯＳトランジスタ上および前記半導体基板上に形成された複数の配線層と、
　ダイシング領域に形成された位置確認マークとを備え、
　前記複数の配線層は、そのうちの一つの配線層を構成する第１の配線を有し、
　前記位置確認マークは、
　層間絶縁膜を選択的に除去して形成された開口部と、
　前記開口部内に設けられ前記ＭＯＳトランジスタのゲート電極と同一層に形成された複数のマーク構造体と、
　前記第１の配線と同一の材料を有して構成され、前記複数のマーク構造体の側面および上部を覆う１つの第２の配線と、を有し、
　前記１つの第２の配線は、前記開口部の側面を覆い、更に前記開口部の底部に配置されることにより前記マーク構造体間の前記半導体基板上を覆い、
　前記第１の配線および前記１つの第２の配線のパターニングは同一の工程にて行われる、
　ことを特徴とする半導体装置。」
　
　である点で一致し、次の点で一応相違する。
　
（相違点１）
　本願発明は、「位置確認マーク」が、「ダイシングされることにより一部が除去された」ものであるのに対して、先願発明は、そのような特定がなされていない点。
　
（相違点２）
　本願発明は、「前記ＭＯＳトランジスタのゲート電極と」「複数のマーク構造体」とが「同一の材料を有して」いるのに対して、先願発明は、そのような特定がなされていない点。
　
（相違点３）
　本願発明は、「前記第１の配線および前記１つの第２の配線のパターニングにおいて、前記複数のマーク構造体を覆う前記１つの第２の配線の凹凸形状を位置確認のためのマークとして計測」しているのに対して、先願発明は、そのような特定がなされていない点。
　
第６．相違点についての当審の判断
１．相違点１について
　一般に、ダイシングが行われた後にマークの一部が残るか否かは、マークの大きさやダイシングの手法といった当業者が適宜選択し得る設計的事項により決まるものであるから（一般的には、本願の明細書の００７５段落に記載されているとおり、部分的にせよマークが半導体チップに痕跡を残す場合が多い。）、先願発明において、「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」の一部がダイシング後に残るか否か、すなわち、先願発明のように、「位置確認マーク」が、「ダイシングされることにより一部が除去された」ものであるか否かは、当業者が適宜選択し得る設計的事項に委ねられるものである。
　一方、本願の明細書及び図面を精査しても、本願発明において、「位置確認マーク」を「ダイシングされることにより一部が除去された」構成とすること、すなわち、ダイシング後に「位置確認マーク」の一部を残す構成とすることの技術的意義や効果は認められない。
　したがって、相違点１は、課題を解決するための設計上の微差にすぎず、実質的なものではない。
　
２．相違点２について
（１）一般に、半導体装置の製造プロセスにおいて、特段の事情がない限り、同一の層の部材をわざわざ異なる材料を用いて形成することはしないので、先願発明においても、同一の層に形成される「ゲートパターン２２」と「凸型アライメントマーク２３」とは同一の材料を用いて形成されているものと解される。
　したがって、相違点２は存在しない。
　
（２）相違点２については以上のとおりであるが、仮に、先願発明において、「ゲートパターン２２」と「凸型アライメントマーク２３」とが同一の材料を用いて形成されているとまではいえず、相違点２が存在したとしても、一般に、位置合わせのためのマークとＭＯＳトランジスタのゲートとを同一の材料を用いて形成することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１にも記載されているとおり、当業者における周知技術であるから、相違点２は、課題解決のための設計上の微差にすぎず、実質的なものではない。
　
ａ．周知例１：特開平２−２７７１１号公報
　上記周知例１には、第１図と共に次の記載がある。
　
　「（ヘ）実施例
　本発明の第１の実施例を第１図Ａ乃至第１図Ｅを参照して詳述する。
　先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板（１）上の分離領域（２）にはＬＯＣＯＳ法によりフィールド酸化膜（３）を形成し、素子領域（４）上にはゲート酸化膜（５）を形成する。
その後リンドープしたポリシリコン層を全面に付着しエッチングして、ゲート酸化膜（５）上にはゲート電極（６）および合わせマーク（７）を設け、
　
　上記記載から、上記周知例１には、「ゲート電極（６）」と「合わせマーク（７）」とを同一の材料を用いて形成することが記載されているものと認められる。
　
３．相違点３について
（１）先願明細書の００５２段落の記載から、先願発明の「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」は、上層パターンを形成する際のマスクの位置合わせのために用いるものであることが明らかであるが、先願発明において、「前記ゲートパターン２２の上方に形成された前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’」を「フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成」する際には、既に「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」は完成していて利用可能なのであるから、当該工程におけるマスク合わせの際には、わざわざ別の位置合わせマークを設けることなく、当然に「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」を用いているものと解される。
　したがって、先願発明においても、「前記第１の配線および前記１つの第２の配線のパターニングにおいて、前記複数のマーク構造体を覆う前記１つの第２の配線の凹凸形状を位置確認のためのマークとして計測」しているものと認められるから、相違点３は実際には存在しない。
　
（２）また、仮に、先願発明において、「前記ゲートパターン２２の上方に形成された前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’」を「フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成」する際に「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」を用いているとまではいえず、相違点３が存在したとしても、先願発明において、「前記ゲートパターン２２の上方に形成された前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’」を「フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成」する際に、わざわざ別の位置合わせマークを用いることなく、既に完成していて利用可能な「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」を用いることは、プロセスの簡略化・合理化の観点から当業者が当然になし得たことであるから、相違点３は、課題解決のための設計上の微差にすぎず、実質的なものではない。
　
（３）なお、この点に関連して、審判請求人は、平成２４年６月２０日に提出された意見書の「【意見の内容】」「（３）」において、「図では省略されていますが、先願の段落[００５０]では『フォトレジストを全表面に塗布した後、マスク３５を介して露光光３４を照射する』と説明されております。この説明より、マスク３５を配置する際には基板全面にフォトレジストが塗布されており、それは平坦化されていますのでマスク３５のアライメントに、凸型アライメントマーク２３を使用することはできません。」と主張しているが、たとえフォトレジストの表面が平坦であったとしても、フォトレジストを介してその下のアライメントマークを検出することに、何らの困難性も認められないから（光を透過するフォトレジストがごく普通に用いられている。）、審判請求人の主張は採用できない。
　
（４）さらにいえば、本願発明は「半導体装置」という物の発明であるところ、その製造過程において、何を位置確認のためのマークとして使用したとしても、そのことは、最終的にできあがった物の構造に影響を与えるものではないから、（真実と異なる仮定ではあるが）たとえ、審判請求人が主張するように、先願発明において「前記ゲートパターン２２の上方に形成された前記配線層３２’、並びに前記凸型アライメントマーク２３の上面及び側面に形成された前記配線層３２’」を「フォトレジスト３３をマスクとした異方性ドライエッチングにより同時に形成」する際に、「凸型アライメントマーク２３」及び「凸型アライメントマーク２３の上面及び側面に形成された配線層３２’」を用いることができなかったとしても、それにより、最終的に出来上がった物である先願発明に係る「半導体装置」と本願発明に係る「半導体装置」との間に差が生じるとは認められない。
　したがって、たとえ審判請求人の上記主張を採用するとしても、相違点３は実質的なものではない。
　
４．判断についてのまとめ
　以上検討したとおり、本願発明と先願発明との一応の相違点は、いずれも実際には存在しないか、仮に存在するとしても実質的なものではないから、本願発明は先願発明と実質的に同一である。
　
第７．むすび
　本願発明は先願発明と実質的に同一であり、本願発明の発明者は先願発明の発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、平成２４年４月１８日付けの拒絶理由通知書において指摘したとおり、本願発明は、特許法第２９条の２の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。