【事件の表示】
　特願２００２−５８９９４５「パーソナルコンピュータの記憶位置用外部ロッキング機構」拒絶査定不服審判事件〔平成１４年１１月２１日国際公開、ＷＯ０２／９３３３５、平成１７年　５月２６日国内公表、特表２００５−５１５５１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　２００２年４月１７日（パリ条約による優先権主張外国庁受理２００１年５月１０日、アメリカ合衆国、２００１年５月１０日、アメリカ合衆国、２００１年５月３０日、アメリカ合衆国）を国際出願日とする出願であって、
　平成１５年１１月１０日付けで特許法第１８４条の５第１項に規定される書面が提出され、
　平成１６年１月９日付けで国際出願日における明細書、請求の範囲、図面（図面の中の説明に限る。）及び要約の翻訳文が提出され、
　平成１７年１０月２７日付けで手続補正がなされ、
　平成２０年１０月３０日付けで最初の拒絶理由通知（同年１１月４日発送）がなされ、
　平成２１年４月１日付けで意見書が提出されるとともに、手続補正がなされ、
　平成２２年４月２１日付けで拒絶査定（同年同月２７日発送）がなされ、
　同年８月２７日付けで審判請求がなされるとともに、手続補正がなされたものである。
　なお、同年１２月１３日付けで審査官より同法第１６４条第３項で規定する報告（前置報告）がなされ、
　平成２３年４月２２日付けで当審より審尋（同年同月２７日発送）がなされたが、
　審尋に対する回答書は提出されなかった。
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２２年８月２７日付けの手続補正を却下する。
　
［理由］
１．本件補正
　平成２２年８月２７日付けの手続補正（以下、「本件補正」という。）は、
　平成２１年４月１日付けの手続補正により補正された特許請求の範囲の記載
「　【請求項１】
　バスと、
　前記バスに接続されるメモリであって、複数のメモリユニットに分割された複数の格納位置を含むメモリと、
　前記バス経由で前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのぞれぞれはコンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの前記判定に基づいて前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である、コンピュータシステム。
　　【請求項２】
　前記メモリがＲＯＭである、請求項１記載のコンピュータシステム。
　　【請求項３】
　前記ＲＯＭがＢＩＯＳ　ＲＯＭである、請求項２記載のコンピュータシステム。
　　【請求項４】
　前記ロックが複数のレジスタを含み、前記複数のレジスタのうちの１以上における１以上のエントリが、前記メモリユニットのうちの１以上に対するアクセス制御設定を示すものである、請求項１記載のコンピュータシステム。
　　【請求項５】
　前記複数のレジスタのうちの少なくとも１つが前記メモリユニットのうちの１つに対する３つのロックビットを格納するように構成され、これらの３つのロックビットが、読み出しロックビット、書き込みロックビット、ロックダウンビットであり、前記ロックダウンビットが設定されている間は前記読み出しロックビットと前記書き込みロックビットとがリセットまで永続する、請求項４記載のコンピュータシステム。
　　【請求項６】
　前記複数のレジスタのうちの少なくとも１つが、８ビットを格納するように構成され、これらの８ビットが、前記メモリユニットのうちの１つに対する３つのロックビットと、前記メモリユニットのうちの別の１つに対する別の３つのロックビットとを含み、これら３つのロックビットが、第１の読み出しロックビットと、第１の書き込みロックビットと、第１のロックダウンビットとを含み、前記第１のロックダウンビットが設定されている間は、前記第１の読み出しロックビットと前記第１の書き込みロックビットとがリセットまで永続し、前記別の３つのロックビットが、第２の読み出しロックビットと、第２の書き込みロックビットと、第２のロックダウンビットとを含み、前記第２のロックダウンビットが設定されている間は前記第２の読み出しロックビットと前記第２の書き込みロックビットとがリセットまで永続する、請求項４記載のコンピュータシステム。
　　【請求項７】
　コンピュータシステムを動作させるための方法であって、
　１以上のメモリアドレスに対するメモリトランザクションを要求する処理と、
　前記１以上のメモリアドレスのロックステータスを判断する処理と、
　前記１以上のメモリアドレスのロックステータスを返す処理と、
　コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定する処理と、
　コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの前記判定に応答して、前記１以上のメモリアドレスに対するメモリトランザクションが許可されていないことを前記ロックステータスが示しているときに前記１以上のメモリアドレスのロックステータスを変更可能であるか否かを判断する処理と、
　前記１以上のメモリアドレスのロックステータスが変更可能である場合に、前記１以上のメモリアドレスのロックステータスを変更して前記メモリトランザクションを許可する処理とを含む、方法。
　　【請求項８】
　前記ロックステータスを判断する処理が第１のロックビットを読み出す処理を含み、前記ロックステータスを返す処理が前記第１のロックビットの値を返す処理を含む、請求項７記載の方法。
　　【請求項９】
　前記１以上のメモリアドレスのロックステータスを変更可能であるか否かを判断する処理が第２のロックビットを読み出す処理を含む、請求項８記載の方法。
　　【請求項１０】
　前記１以上のメモリアドレスのロックステータスを変更してメモリトランザクションを許可する処理が前記第１のロックビットの値を変更する処理を含む、請求項９記載の方法。」
（以下、「補正前の請求項」という。）を、
「　【請求項１】
　バスと、
　前記バスに接続されるメモリであって、複数のメモリユニットに分割された複数の格納位置を含むメモリと、
　前記バス経由で前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのぞれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を前記メモリユニットにロードすべく開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である、コンピュータシステム。
　　【請求項２】
　前記メモリがＲＯＭである、請求項１記載のコンピュータシステム。
　　【請求項３】
　前記ＲＯＭがＢＩＯＳ　ＲＯＭである、請求項２記載のコンピュータシステム。
　　【請求項４】
　前記ロックが複数のレジスタを含み、前記複数のレジスタのうちの１以上における１以上のエントリが、前記メモリユニットのうちの１以上に対するアクセス制御設定を示すものである、請求項１記載のコンピュータシステム。
　　【請求項５】
　前記複数のレジスタのうちの少なくとも１つが前記メモリユニットのうちの１つに対する３つのロックビットを格納するように構成され、これらの３つのロックビットが、読み出しロックビット、書き込みロックビット、ロックダウンビットであり、前記ロックダウンビットが設定されている間は前記読み出しロックビットと前記書き込みロックビットとがリセットまで永続する、請求項４記載のコンピュータシステム。
　　【請求項６】
　前記複数のレジスタのうちの少なくとも１つが、８ビットを格納するように構成され、これらの８ビットが、前記メモリユニットのうちの１つに対する３つのロックビットと、前記メモリユニットのうちの別の１つに対する別の３つのロックビットとを含み、これら３つのロックビットが、第１の読み出しロックビットと、第１の書き込みロックビットと、第１のロックダウンビットとを含み、前記第１のロックダウンビットが設定されている間は、前記第１の読み出しロックビットと前記第１の書き込みロックビットとがリセットまで永続し、前記別の３つのロックビットが、第２の読み出しロックビットと、第２の書き込みロックビットと、第２のロックダウンビットとを含み、前記第２のロックダウンビットが設定されている間は前記第２の読み出しロックビットと前記第２の書き込みロックビットとがリセットまで永続する、請求項４記載のコンピュータシステム。」
（以下、「補正後の請求項」という。）
と補正するものである。
　
２．新規事項追加禁止要件の検討
　補正後の請求項１には「…（前略）…前記バスに接続されるメモリであって、複数のメモリユニットに分割された複数の格納位置を含むメモリと、…（中略）…を含むコンピュータシステムであって、…（中略）…前記デバイスは１以上のロックを含み、前記ロックのぞれぞれ（当審注：「ぞれぞれ」は明らかな誤記であり、正しくは「それぞれ」である。）は、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を前記メモリユニットにロードすべく開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である、コンピュータシステム。」と記載され、補正後の請求項１を引用する補正後の請求項２には「前記メモリがＲＯＭである、請求項１記載のコンピュータシステム。」と記載され、補正後の請求項２を引用する補正後の請求項３には「前記ＲＯＭがＢＩＯＳ　ＲＯＭである、請求項２記載のコンピュータシステム。」と記載されている。
　つまり、補正後の請求項３に係る発明においては、「コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を前記メモリユニットにロードすべく」「ロック」のそれぞれが「開放され」、「前記ＳＭＭコード命令の処理の終了後に」「ロック」のそれぞれが「クローズされることによって」、「前記複数のメモリユニットのうちの１以上に対するアクセスを制御する」ものである。また、補正後の請求項３に係る発明においては、「メモリ」は「複数のメモリユニットに分割された」ものであり、「メモリ」は「ＲＯＭ」であり、「ＲＯＭ」は「ＢＩＯＳ　ＲＯＭ」である。結局のところ、補正後の請求項３に係る発明においては、「コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を」「ＢＩＯＳ　ＲＯＭ」に「ロードすべく」「ロック」のそれぞれが「開放され」、「前記ＳＭＭコード命令の処理の終了後に」「ロック」のそれぞれが「クローズされることによって」、「ＢＩＯＳ　ＲＯＭ」「に対するアクセスを制御する」ものであるということになる。
　そこで、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードすべくロックのそれぞれが開放され、前記ＳＭＭコード命令の処理の終了後にロックのそれぞれがクローズされることによって、ＢＩＯＳ　ＲＯＭに対するアクセスを制御するという技術的事項、そのうちの特に、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードするという技術的事項が、平成１６年１月９日付けで提出された、国際出願日における国際特許出願の明細書、請求の範囲、図面（図面の中の説明に限る。）の翻訳文、又は、国際出願日における国際特許出願の図面（図面の中の説明を除く。）（以下、「当初翻訳文等」という。）に記載した事項の範囲内であるか否かを検討する。
　
　当初翻訳文等において、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることとＳＭＭコード命令とロックとの関係については、【００８４】乃至【００８６】、及び、【図９Ｆ】に示されている。このうち当初翻訳文等の【００８４】乃至【００８６】の記載は下記のとおりである。
　
「【００８４】
　ここで図９Ｆに移ると、方法９００Ｆは、ブロック９０５においてＲＡＭメモリ内のＳＭＭ空間にプロセッサがコード命令をロードすることを含む。このＳＭＭ空間へのコード命令のロードについては、たとえばＳＭＩ＃に応答して行うようにすることができる。ブロック９１５ではセキュリティハードウェアに対するアクセスロックを開放する。アクセスロックの開放については、ＳＭＭコード命令によって行ってもよいし、ハードウェア機構で行ってもよく、両方で行ってもよい。
　【００８５】
　ブロック９２０ではプロセッサがＲＡＭメモリ内のＳＭＭ空間からのコード命令を処理する。方法９００Ｆは、ブロック９３０でセキュリティハードウェア３７０にアクセスすることを含む。コンピュータシステムがＳＭＭにあり、アクセスロックはブロック９１５においてすでに開放されているため、コンピュータシステム１００のサブシステムの大半またはすべてが必要に応じてセキュリティハードウェアを利用できる状態にある。
　【００８６】
　方法９００Ｆは、ブロック９５０でセキュリティハードウェア３７０へのアクセスロックをクローズすることを含む。ブロック９６５ではプロセッサが前の状態をリロードし、動作を継続する。ブロック９３０で説明した動作を行いながらブロック９２０でのＳＭＭコード命令の処理を継続してもよい点に注意されたい。好ましくは、ブロック９２０におけるＳＭＭコード命令の処理の終了後にブロック９５０で説明した動作を行う。」
　
　また、当初翻訳文等の【図９Ｆ】には、ブロック９０５、９１５、９２０、９３０、９５０、９６５からなる互いに直列に接続された６つのブロックからなるフローチャートが示されている。ブロック９０５には「ＲＡＭ内のＳＭＭ空間にプロセッサがコード命令をロードする」と記載され、ブロック９１５には「セキュリティハードウェアに対するアクセスロックを開放する」と記載され、ブロック９２０には「ＲＡＭ内のＳＭＭ空間からのＳＭＭコード命令をプロセッサが実行する」と記載され、ブロック９３０には「セキュリティハードウェアにアクセスする」と記載され、ブロック９５０には「セキュリティハードウェアへのアクセスロックをクローズする」と記載され、ブロック９６５には「プロセッサが前の状態をリロードし、動作を継続する」と記載されている。
　
　当初翻訳文等の【００８４】乃至【００８６】、及び、【図９Ｆ】において、ブロック９０５では、ＳＭＩ＃に応答して、コード命令をＲＡＭ内のＳＭＭ空間にロードする。ここで、当初翻訳文等の【００１５】、【００１６】に「割り込みコントローラは、ブロック１７４でシステム管理割り込み（ＳＭＩ＃）信号をアサートし、ＳＭＭの要求があった旨をプロセッサに伝達する。」、「ブロック１７６ではプロセッサがＳＭＭの要求を認識し、ＳＭＩ　ＡＣＴｉｖｅ（ＳＭＩＡＣＴ＃）信号をアサートする。ブロック１７８では、システムがＳＭＩＡＣＴ＃信号を認識し、システムＲＡＭへのアクセスをディスエーブルにし、システム管理ＲＡＭ（ＳＭＲＡＭ）空間へのアクセスをイネーブルにする。」と記載されていることからも明らかなように、システム管理割り込み（ＳＭＩ＃）信号に応答して、コンピュータシステムはシステムマネージメントモード（ＳＭＭ）に入るものである。また、当初翻訳文等の【００８４】乃至【００８６】、及び、【図９Ｆ】において、ブロック９２０では、ＲＡＭ内のＳＭＭ空間からのＳＭＭコード命令をプロセッサが実行するものであるから、ブロック９０５におけるコード命令はＳＭＭコード命令である。つまり、当初翻訳文等の【００８４】乃至【００８６】、及び、【図９Ｆ】においては、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＲＡＭ内のＳＭＭ空間にロードするものではあるが、当該ＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードするものではない。このように、当初翻訳文等の【００８４】乃至【００８６】、及び、【図９Ｆ】には、補正後の請求項３が指し示すような、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードすべくロックのそれぞれが開放され、前記ＳＭＭコード命令の処理の終了後にロックのそれぞれがクローズされることによって、ＢＩＯＳ　ＲＯＭに対するアクセスを制御するという技術的事項、そのうちの特に、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードするという技術的事項は記載されていない。
　また、当初翻訳文等における他の箇所にも、補正後の請求項３が指し示すような、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードすべくロックのそれぞれが開放され、前記ＳＭＭコード命令の処理の終了後にロックのそれぞれがクローズされることによって、ＢＩＯＳ　ＲＯＭに対するアクセスを制御するという技術的事項、そのうちの特に、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードするという技術的事項は記載されていない。
　よって、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードすべくロックのそれぞれが開放され、前記ＳＭＭコード命令の処理の終了後にロックのそれぞれがクローズされることによって、ＢＩＯＳ　ＲＯＭに対するアクセスを制御するという技術的事項、そのうちの特に、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をＢＩＯＳ　ＲＯＭにロードするという技術的事項は、当初翻訳文等に記載した事項の範囲内であるとはいえない。つまり、少なくとも補正後の請求項３に関しては、本件補正は当初翻訳文等に記載した事項の範囲内であるとはいえない。
　
３．独立特許要件の検討
　上記「２．新規事項追加禁止要件の検討」で示したように、少なくとも補正後の請求項３に関しては、本件補正は当初翻訳文等に記載した事項の範囲内であるとはいえない。
　しかしながら、仮に補正後の請求項１に関して、本件補正が平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる事項を目的としたものであるとして、補正後の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものであるか否か、特に、補正後の請求項１に係る発明が特許法第２９条第２項の規定に該当するものであるか否かを検討する。
　
３の１．補正後の請求項１に係る発明の認定
　補正後の請求項１には「ぞれぞれ」と記載されている箇所があるが、これは明らかな誤記であり、正しくは「それぞれ」である。そのため、補正後の請求項１に係る発明は次のものであると認める。
　
「バスと、
　前記バスに接続されるメモリであって、複数のメモリユニットに分割された複数の格納位置を含むメモリと、
　前記バス経由で前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を前記メモリユニットにロードすべく開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である、コンピュータシステム。」　
　
３の２．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
３の２の１．引用例１に記載されている技術的事項
　原審が拒絶理由通知において引用した特開平７−６０９４号公報（平成７年１月１０日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１の１）
「【請求項１】コンピュータの主メモリ空間で操作できるシステム管理モードを持つコンピュータシステムの操作方法であって、
主メモリ空間の部分が書込保護されたことの指示を形成し、
システム管理モードが活性である時を決定し、
システム管理モードが活性と決定した時に、主メモリ空間に書込めるように、前記書込保護の指示を上書きする段階を備えたコンピュータシステムの操作方法。」
　
（１の２）
「【請求項３】コンピュータの主メモリ空間で操作できるシステム管理モードを持つコンピュータシステムであって、
主メモリ空間の部分が書込保護されたことの指示を形成する手段と、
システム管理モードが活性である時を決定する手段と、
システム管理モードが活性と決定した時に、主メモリ空間に書込めるように、前記書込保護の指示を上書きする手段とを備えたコンピュータシステム。」
　
（１の３）
「【０００９】追加的に、インテル社からの８０３８６ＳＬ及び８０４８６ＳＬのようなマイクロプロセッサは、ＳＭＩ即ちシステム管理割り込みを受信した時に入るシステム管理モードとして参照されるモードを含んでいる。最近、インテル社のＰ５即ちペンティアムプロセッサがこの特徴を追加した。…（中略）…
【００１０】ＳＭＩピンはＳＭモードに入るために使用され、ＳＭＩＡＣＴ＊として参照される信号がＰ５即ちペンティアムによって供給されて、ＳＭモードの動作を指示する。ＳＭＩがアサートされた時には、インテルのマイクロプロセッサは、システム管理メモリ（ＳＭＲＡＭ）として参照されるメモリ部分を主メモリ空間にマップする。その後、全部のＣＰＵ状態がＳＭＲＡＭにスタック状即ち最後に入れたメモリ内容が最初に取り出せるようにセーブされる。ＣＰＵ状態がセーブされた後に、マイクロプロセッサは特定のデバイスへの電力を減少させるような、特定のシステム管理タスクを形成する割込サービスルーチンであるＳＭＩハンドラルーチンを実行し始める。…（中略）…ＳＭＩハンドラがそのタスクを完了した時には、ＣＰＵ状態がＳＭＲＡＭから回復されて、主プログラムを続行する。
【００１１】ＳＭＩを用いる第１群のプロセッサ、インテル社の８０３８６ＳＬ及び８０４８６ＳＬマイクロプロセッサにおいて、ＳＭＲＡＭは３００００ｈ及び３ＦＦＦＦｈ間の主メモリ空間にマップされる。ＣＰＵ状態に関するデータは、３ＦＦＦＦｈから開始して従来のスタックのように下位方向に記憶される。ＣＰＵ状態がＳＭＲＡＭにセーブされた後に、マイクロプロセッサは、ＳＭＲＡＭ空間に配置されたメモリアドレス３８０００ｈでＳＭＩハンドラを開始させる。８０３８６及び８０４８６マイクロプロセッサ世代において、ＳＭＩ開始アドレスは、プログラマが変更できないように、アクセスできないレジスタに記憶されていた。同様に３００００ｈ及び３ＦＦＦＦｈ間のメモリ空間の使用がマイクロプロセッサに予めセットされて、変更できないようになっている。…（中略）…ＳＭＩがアサートされる前の３００００ｈ及び３ＦＦＦＦｈ間の主メモリ空間に記憶されたどのデータも、ＳＭＩハンドラによって上書きされて、特定のメモリにマップ（転写）し、従来のメモリにマップ（復元）するハードウエアが展開されない限り失ってしまう。…（後略）…」
　
（１の４）
「【００１２】…（中略）…ペンティアム即ちＰ５マイクロプロセッサがＳＭＩハンドラ開始アドレス及びＳＭＲＡＭ空間の位置を使用者によって変更することを許容している。…（中略）…
【００１３】…（中略）…
【００１４】ＳＭＲＡＭの再配置力は、プログラマに便利なオプションを提供するが、同時問題も提供する。ＳＭＲＡＭに位置する非常に高レベルのコード及びその敏感な特性故に、ＳＭＲＡＭは、主メモリ空間に配置された時にコードの不注意な上書きを防止するために、メモリのこの領域を書き込み保護することが非常に好ましい。多くの問題は、システムがＳＭＩに好ましく応答しないので、システム管理コードが上書きされたならば起こる。…（中略）…ＳＭＲＡＭ領域が主メモリ空間にある時には、書込保護されなければならない。
【００１５】しかし、このブロックの書込保護は更なる問題を追加する。従来の書込保護は物理アドレスに基づいてなされていた。従って、一度書込保護されると、特定の命令が形成されるまでその領域が書込保護状態に留まる。プロセッサは、これらの命令が自動ステート格納操作に先立って形成されないので、システム管理モードに移行時に内部ステート値を記憶できない。これは、マシーンステートの好ましい回復を妨害する。更に、システム管理コードは、特定の命令が形成される後まで、それ自身のデータ記憶のためにＳＭＲＡＭ内の予約された領域を使用できない。この領域は書込保護され、かくしてメモ帳或いはより永続的な記憶用に使用できない。どこか他のメモリを用いることは、これらの位置にあるアプリケーションコードと可能に干渉するので可能でない。勿論、この書込保護ビットは、システム管理モードに入った時に、ある位置への書込動作を防止することができる。
【００１６】それ故、ＳＭＲＡＭが主メモリに安全に位置でき、システム管理モード動作中に好ましく動作できるように、ＳＭＲＡＭによる書込保護問題を解決することが好ましい。」
　
（１の５）
「【００２４】更に、このメモリ制御器は、ＳＭＩＡＣＴ＊信号によって指示されるように、システム管理モードがアクティブの時に、書込保護が上書きされるロジック即ち論理を含んでいる。この様に、ＳＭＲＡＭは主メモリの書込保護領域として定義された領域に配置でき、システム管理モードに入った時に、プロセッサは内部状態を記憶でき、システム管理モードは、制限なしにＳＭＲＡＭ領域を自由に操作できる。…（中略）…
【００２５】…（中略）…システム管理モードは、主メモリの書込保護領域に配置でき、システム管理モード操作期間中にフル書込できるメモリとして利用できる。」
　
（１の６）
「【００２７】今図１を参照すると、好ましい実施例に従ったコンピュータシステムＣが示される。プロセッサ基板Ｐは、プロセッサ、キャッシュメモリ及び主メモリ及び協働設備及び好ましくはカード縁のコネクタ１００を含む。」
　
（１の７）
「【００３３】今図４を参照して、プロセッサ基板Ｐは詳細に示される。このプロセッサ基板Ｐ上の第一の構成要素は、プロセッサ即ちＣＰＵ１５２で、好ましい実施例でインテル社からの８０４８６後の次世代設計のＰ５即ちペンティアム・マイクロプロセッサである。…（中略）…
【００３４】Ｐ５の１つの追加の特徴は、後に長文で説明するシステム管理モード即ちＳＭＭである。
【００３５】３つのバスは、Ｐ５のＣＰＵ１５２、ＰＤ即ちプロセッサーデータ・バス、ＰＡ即ちプロセッサーアドレス・バス及びＰＣ即ちプロセッサー制御バスに接続している。…（中略）…メモリ制御器１５６は、メモリ制御器機能を含んで、追加的にＬ２キャッシュ１５４を操作するために必要なキャッシュ制御能力を含む単一ＡＳＩＣである。
【００３６】ＰＤバスには、２つの新規バス、ＨＤ即ちホストデータ・バス及びＭＤ即ちメモリデータ・バスを展開するデータバッファ１５８が接続される。…（中略）…データバッファ１５８は、メモリ制御器１５６によって制御される。…（後略）…」
　
（１の８）
「【００３８】勿論、メモリ制御器１５６は、ＤＤＦ即ちデータ目標設備１６４として参照されたユニットに接続されている。このＤＤＦ１６４は、メモリのモジュール化、アドレスの変換及びメモリ区分即ちページ共有記憶を形成する。ＤＤＦ１６４は、特定のメモリバンクがイネーブルかを指示するメモリ能力を形成し、１２８キロバイトの境界毎にアドレスの変換を形成し、それがプロセッサ基板Ｐ上の主メモリ或は外部に位置するか、書込保護されたか、高速か、或はキャッシュ化できるかどうか、またその部分がライトバックキャッシュで利用できるかどうかのような、各１２８キロバイトブロックの特徴の指示を形成する。このＤＤＦ１６４の操作は、１９８９年１１月３日に出願された米国特許出願番号０７／４３１，６６６及び１９９１年５月８日に出願公開された欧州特許出願公開０４２６３８６でより完全に説明され、両方をここに参照する。ＤＤＦ１６４の出力は、一連の、特定のメモリモジュールをイネーブルするＲＡＳＥＮ即ちＲＡＳイネーブル信号、１２８キロバイト上のアドレスビットを指示するある変換アドレス、及びＨＮＣＡ、ＨＣＷ、ＨＷＰ、ＰＬＯＣＭＥＭ＊及びＳＰＤ６Ｏのようなページ特徴ビットである。」
　
（１の９）
「【００３９】プロセッサー基板Ｐのメモリ部分には、４つの同一モジュールが形成され、各モジュールがアドレス／制御バッファ１６６、個々のＳＩＭＭユニット１６８を収容する１つのソケット及び基本メモリ１７０を含んでいる。アドレス／制御バッファ１６６は、ＰＡバス、ＤＤＦ１６４のアドレス及びイネーブル出力、及びメモリ制御器１５６からの制御信号を受信する。このアドレス／制御バッファ１６６の出力は、ＳＩＭＭ１６８或は基本メモリデバイス１７０に供給されるアドレス及びＲＡＳ＊、ＣＡＳ＊及びＷＥ＊信号である。これらの信号は、ＳＩＭＭ１６８と基本メモリデバイス１７０の各々に供給される。更に、各ＳＩＭＭ１６８或は基本メモリデバイス１７０はメモリデータ・バスＭＤに接続している。示されるように４つの同様なモジュールがある。…（後略）…」
　
（１の１０）
　【００４０】に「今図５を参照すると、メモリ制御器１５６で利用或は供給される種々の制御信号が関連したバス或はブロックとの適当な接続と共に示される。図５はコンピュータシステムＣの残りの構成要素へのメモリ制御器１５６の接続の概観に有用である。」とも記載されているように、引用例１の図面の【図５】には、メモリ制御器１５６に入出力される信号について主に示されている。
　特に、ＤＤＦ１６４とメモリ制御器１５６の間で入出力される信号としてＨＷＰが示されている。また、ＰＣを介してメモリ制御器１５６に入出力される信号としてＳＭＩ＊とＳＭＩＡＣＴ＊が示されている。
　
（１の１１）
「【００５５】今図１０を参照して、メモリ制御器１５６の部分が示される。好ましくは、メモリ制御器１５６が一連の相互依存のブロックとして組織される。…（中略）…最初のブロックは、ＦＥＣＯＮ即ちフロントエンド制御器４００として参照される。ＦＥＣＯＮブロック４００は、プロセッサー１５２からのサイクルスタート信号を受取るためにプロセッサ１５２と相互作用して、ＭＣＯＮブロック４０２及びＭＣＯＮブロック４０４を活発化する信号を形成する。ＭＣＯＮブロック４０２及びＨＣＯＮブロック４０４からのハンドシェーク信号を受け取る時に適当な時にプロセッサ１５２に完了信号を供給する。勿論、ＦＥＣＯＮブロック４００はデータバッファ１５８への信号を形成して、プロセッサ書込データをラッチし、プロセッサ読出データをイネーブルする。ＭＣＯＮブロック４０２は第２の主なブロックであって、メモリ制御器部分である。このＭＣＯＮブロック４０２は、アドレス／制御バッファ１６６とインターフェイスして必要な制御信号を形成し、データバッファ１５８とインターフェイスしてメモリからのデータをラッチし、メモリへのデータをイネーブルする。ＨＣＯＮブロック４０４は、ホストバス制御ブロックであり、ホストバスＨとインターフェイスして、その操作に必要な信号を形成する。…（中略）…
【００５６】…（中略）…
【００５７】簡単のために図１０で示されなかった他のブロックは、ＤＤＦＣＯＮ即ちデータ目標（ターゲット）設備制御ブロックである。これは、簡単のために省かれるが、ＤＤＦ１６４と協働するに必要な従来信号を形成して、プログラム及び読み出すことを許容する。この操作は、既に参照した特許出願文献及びＦＥＣＯＮ４００の操作に基づいて明白である。」
　
（１の１２）
「【００５９】今図１１を参照して、ＦＥＣＯＮブロック４００自身は一連のサブブロック即ちモジュールから構成されている。最初のブロックは、ＰＣＭ即ちプロセッサー制御モジュール４１０である。このモジュール４１０は、主にプロセッサー１５２から状態（ステータス）信号を受信して、サイクルの操作を開始する。第２のブロックは、ＭＣＯＮブロック４０２と直結してインターフェイスするＭＣＭ即ちメモリ制御モジュール４１２である。ＨＣＭブロック４１４は、ＨＣＯＮブロック４０４とのインターフェイスに使われる。ＰＮＡ即ちプロセッサ次のアドレス発生として参照されたブロック４１６はアドレスパイプラインのフル使用を許すために、プロセッサ１５２へ次アドレス即ちＮＡ＊信号を供給するために利用される。ＰＢＲＤＹＧＥＮ即ちプロセッサバースト用意発生として参照されたブロック４１８は、プロセッサ１５２に用意信号を供給するために使われて、サイクルのデータ部分が完了し、次のデータ部分が処理できることを示す。最後のブロックは、ＭＤバス或いはＨＤバスからＰＤバスへのデータ通路を選択するために使われたＤＰＳＥＬＣＭブロック４２０である。」
　
（１の１３）
「【００６７】今図１７に進んで、メモリ制御モジュール４１２中の最初のステートマシーンは、ＭＰＲＯＧ即ちメモリ進行ステートマシーンである。…（中略）…
…（【００６８】〜【００７７】略）…
【００７８】システムのリセット時には、図１９に示すＭＰＭＬＥ即ちプロセッサ対メモリラッチ・イネーブルステートマシーンが状態Ａでスタートする。…（中略）…
…（【００７９】略）…
【００８０】上記したように、ＭＰＭＬＥステートマシーン中の移行が主にＭＷＥＰＢＲＤＹ信号に存在に基づいている。この信号は、図２１で示されたＭＷＥＰＢＲＤＹステートマシーンによって供給される。…（中略）…
…（【００８１】〜【００８２】略）…
【００８３】ステートマシーンが状態Ｃである時には、ＭＷＥＰＲＤＹ信号がこのステートマシーンによってアサートされて、主メモリデータ書込サイクルはデコードされ、ハイのＨＷＰ信号又はハイのＳＭＩＡＣＴ信号によって指示されるように、書込サイクルが書込保護されたメモリロケーションに存在しない。これは、ＨＷＰ信号がシステム管理モード中に上書きされるように、ＨＷＰ信号がＳＭＩＡＣＴと結合即ち修正する第１の位置である。この場合、もしシステム管理モードに入らず書込保護された位置がアクセスされたならば、ＨＷＰ信号の項目の故にＭＷＥＰＢＲＤＹ信号が生成されない。しかし、ＳＭＩＡＣＴ信号がＨＷＰ信号と合同して、システム管理モードがアクティブになる時に、ＳＭＩＡＣＴ信号（項目）があたかもメモリ位置が書込保護されていないかのように生成されるべきＭＷＥＰＢＲＤＹ信号用に必要な指示を形成するように、それを上書きする。さらにＭＭＥＰＢＲＤＹ信号も、状態Ｅの間アクティブである。」
　
（１の１４）
「【０１１３】…（中略）…これら特定のケースのためのＥＰＢＲＤＹ信号は、図３４で示されたＷＰＥＰＢＲＤＹステートマシーンによって供給される。このステートマシーンは、リセット時に状態Ａから始まり、もしＤＳＰＡＤＳ信号が真であり、ローカル或は主メモリへのデータ書込が指示され、ＳＭＩモードがアクティブでなく、書込保護ステータスがＤＤＦ１６４から指示されたならば、…（中略）…状態Ｂに遷移（進行）する。プロセッササイクルが進行中において、もしＤＳＰＡＤＳ信号がアサートされ、ローカル（局所）メモリ書込データ操作が指示され、ＳＭＩモードがアクティブでなく、書込保護指示がＤＤＦ１６４から受信されたならば、…（中略）…状態Ｃに進行する。さもなければ制御は状態Ａで留まる。…（中略）…ＷＰＥＰＢＲＤＹ信号は、状態Ｂでアサートされる。…（中略）…
【０１１４】ＷＰＥＰＢＲＤＹステートマシーンは、もしＳＭＩモードがアクティブならば、ＳＭＩＡＣＴ信号に指示されるように、ＷＰＥＰＢＲＤＹ信号を生成しないことが注目され、そうでなければ操作は書込保護位置に指向させられる。ＷＰＥＰＢＲＤＹステートマシーンは単純に状態Ａに留まり、この場合、ＭＷＥＰＢＲＤＹステートマシーンが通常の書込ケースとして早期用意信号の発生を扱う。」
　
（１の１５）
「【０１１６】既に注目されるように、ＭＣＹＣとＨＣＹＣとして参照された２つの信号が利用された。図１０で示されるように、ＭＣＹＣ信号はＭＣＯＮブロック４０２に供給され、ＨＣＹＣ信号がＨＣＯＮブロック４０４に供給されて、実行サイクルを指示する。このデコードがある論理によって行われる。
【０１１７】ＭＣＹＣ論理は、図３５で示される。…（中略）…６入力ＡＮＤゲート５５４は、ＰＭＩＯとＰＤＣとＰＷＲとＰＬＯＣＡＬ＊とＨＬＯＣＭＥＭ信号と、ＳＭＩＡＣＴ及びＨＷＰ＊信号を受信する２入力ＯＲゲート５５６の出力とを受信する。従って、このＡＮＤゲート５５４は、メモリデータ書込サイクルをデコードする。ＳＭＩＡＣＴとＨＷＰ＊信号がＯＲゲート５５６で論理和されることが注目される。これは、２つの信号が合同され、ＳＭＲＡＭのような通常書込保護されたメモリ領域がシステム管理モード期間中に書込保護されないように実行される最後の位置である。通常の書込保護ケースにおいて、ＭＣＹＣ信号は、メモリサイクルが動作せず、ＷＰＥＰＢＲＤＹステートマシーンがサイクルを取り扱うように、発生しない。しかし、ＳＭＩＡＣＴ信号があるならば、ＨＷＰ信号指示が上書きされ、フル書込サイクルが実行される。この適宜メモリのエリアがＳＥＮエリアとして、上書きする危険なしで利用されることができ、しかもＳＭＭモードの間に充分にアクセスすることができる。」
　
（１の１６）
　引用例１の図面の【図１０】はメモリ制御器１５６に含まれる各ブロックと、各ブロック間で入出力される信号の種類が示されている。特に、ＦＥＣＯＮ４００から出力されＭＣＯＮ４０２に入力される信号として、ＭＣＹＣが示されている。
　
（１の１７）
「【０１５９】それ故、メモリ制御器は、システム管理モードがＳＭＩＡＣＴ＊信号によって指示されるようにアクティブな時に、書込保護が上書きされる論理即ちロジックを含んでいる。この様に、ＳＭＲＡＭは、主メモリの書込保護域として定義された領域に配置でき、システム管理モードに入った時に、プロセッサが内部状態を記憶でき、システム管理コードが制限なしに自由にＳＭＲＡＭ領域で操作できる。これは、透明なシステム管理モード及び通常モード操作を許容する。
【０１６０】この明細書において、ＨＷＰ信号を上書きするＳＭＩＡＣＴ＊信号の動作は、メモリ制御器１５６のメモリ関連部分に関して記載されたことが注目される。」
　
３の２の２．参考文献１に記載されている技術的事項
　引用例１の上記（１の８）に「このＤＤＦ１６４の操作は、１９８９年１１月３日に出願された米国特許出願番号０７／４３１，６６６及び１９９１年５月８日に出願公開された欧州特許出願公開０４２６３８６でより完全に説明され、両方をここに参照する。」と記載されている。その欧州特許出願公開０４２６３８６号明細書（１９９１年５月８日出願公開。以下、「参考文献１」という。）には、ＤＤＦとその出力信号であるＨＷＰについて、図面とともに以下の技術的事項が記載されている。なお、仮訳は当審が訳出したものである。　
　
（参考１の１）
「Various other parameters such as write protect status (HWP) …（中略）… are also provided by the RAM.」
（第１頁下から３行目〜同頁下から２行目。
　仮訳：ライトプロテクトステータス（ＨＷＰ）のような様々な他のパラメータもそのＲＡＭから提供される。）
　
（参考１の２）
「The DDF RAM 126 has 13 address input terminals, 16 data input/output terminals, …（中略）…. The address lines A10-0 of the DDF RAM 126 are connected respectively to the HA27-17 signals, thus allowing the appropriate number of 128 kbyte blocks …（中略）… to be addressed.」
（第６頁第１０行目〜同頁第１３行目。
　仮訳：ＤＤＦ　ＲＡＭ１２６はアドレス入力端子を１３個とデータ入出力端子を１６個を持つ。ＤＤＦ　ＲＡＭ１２６のアドレスラインＡ＜１０−０＞はＨＡ＜２７−１７＞信号にそれぞれ接続される。それにより、適当な個数の１２８キロバイトのブロックがアドレッシングされることを可能にする。）
　
（参考１の３）
「One of the remaining data terminals of the DDF RAM 126 is connected to the HWP signal, which is connected to an input of the transparent latch 127. The output of the latch 127 is connected to the write protect input of the host memory controller 62.」
（第６頁第３７行目〜同頁第４０行目。
　仮訳：ＤＤＦ　ＲＡＭ１２６のデータ端子の残りのもののひとつは、ＨＷＰ信号に接続される。ＨＷＰ信号はトランスペアレントなラッチ１２７の入力に接続される。ラッチ１２７の出力はホストメモリコントローラ６２のライトプロテクト入力に接続される。） 
　
３の２の３．引用発明の認定
　上記（１の６）に「図１を参照すると、好ましい実施例に従ったコンピュータシステムＣが示される。プロセッサ基板Ｐは、プロセッサ、キャッシュメモリ及び主メモリ及び協働設備及び好ましくはカード縁のコネクタ１００を含む。」と記載されていることから、引用例１においては、コンピュータシステムＣにプロセッサ基板Ｐが含まれ、プロセッサ基板Ｐに主メモリが含まれると認められる。
　また、上記（１の９）に「プロセッサー基板Ｐのメモリ部分には、４つの同一モジュールが形成され、各モジュールがアドレス／制御バッファ１６６、個々のＳＩＭＭユニット１６８を収容する１つのソケット及び基本メモリ１７０を含んでいる。」と記載されていることから、引用例１においては、プロセッサ基板Ｐのメモリ部分としてＳＩＭＭユニット１６８があるのであるから、上記（１の６）について指摘したことと併せると、引用例１には、コンピュータシステムＣには主メモリであるＳＩＭＭユニット１６８が備えられていると認められる。
　なお、ＳＩＭＭユニット１６８に複数の格納位置が含まれることは自明である。
　
　上記（１の７）及び上記（１の８）にはプロセッサ基板Ｐに含まれる構成について記載されており、特に上記（１の７）には「図４を参照して、プロセッサ基板Ｐは詳細に示される。」、「メモリ制御器１５６は、メモリ制御器機能を含んで、…（中略）…を含む単一ＡＳＩＣである。」と記載され、上記（１の８）には「メモリ制御器１５６は、ＤＤＦ即ちデータ目標設備１６４として参照されたユニットに接続されている。このＤＤＦ１６４は、メモリのモジュール化、アドレスの変換及びメモリ区分即ちページ共有記憶を形成する。ＤＤＦ１６４は、特定のメモリバンクがイネーブルかを指示するメモリ能力を形成し、１２８キロバイトの境界毎にアドレスの変換を形成し、それがプロセッサ基板Ｐ上の主メモリ或は外部に位置するか、書込保護されたか、高速か、或はキャッシュ化できるかどうか、またその部分がライトバックキャッシュで利用できるかどうかのような、各１２８キロバイトブロックの特徴の指示を形成する。」、「ＤＤＦ１６４の出力は、一連の、特定のメモリモジュールをイネーブルするＲＡＳＥＮ即ちＲＡＳイネーブル信号、１２８キロバイト上のアドレスビットを指示するある変換アドレス、及びＨＮＣＡ、ＨＣＷ、ＨＷＰ、ＰＬＯＣＭＥＭ＊及びＳＰＤ６Ｏのようなページ特徴ビットである。」と記載されていることから、コンピュータシステムＣ内のプロセッサ基板Ｐには、メモリ制御器１５６及びデータ目標設備（ＤＤＦ）１６４が含まれ、これらのメモリ制御器１５６及びデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８にアクセスすべく接続されているものと認められる。
　
　上記（１の３）に「ＳＭＩピンはＳＭモードに入るために使用され、ＳＭＩＡＣＴ＊として参照される信号がＰ５即ちペンティアムによって供給されて、ＳＭモードの動作を指示する。」と記載され、上記（１の１０）に示したように、【図５】には、ＰＣ（上記（１の７）に示されるように、ＰＣとはプロセッサー制御バスである。）を介してメモリ制御器１５６に入出力される信号として、ＳＭＩＡＣＴ＊があることが記載され、上記（１の５）に「このメモリ制御器は、ＳＭＩＡＣＴ＊信号によって指示されるように、システム管理モードがアクティブの時に、書込保護が上書きされるロジック即ち論理を含んでいる。」と記載され、上記（１の１）に「システム管理モードが活性である時を決定し、」と記載され、上記（１の２）に「システム管理モードが活性である時を決定する手段」と記載され、メモリ制御器１５６の動作について、上記（１の１３）に「ＨＷＰ信号がシステム管理モード中に上書きされるように、ＨＷＰ信号がＳＭＩＡＣＴと結合即ち修正する第１の位置である。この場合、もしシステム管理モードに入らず書込保護された位置がアクセスされたならば、ＨＷＰ信号の項目の故にＭＷＥＰＢＲＤＹ信号が生成されない。しかし、ＳＭＩＡＣＴ信号がＨＷＰ信号と合同して、システム管理モードがアクティブになる時に、ＳＭＩＡＣＴ信号（項目）があたかもメモリ位置が書込保護されていないかのように生成されるべきＭＷＥＰＢＲＤＹ信号用に必要な指示を形成するように、それを上書きする。」と記載され（なお、上記（１の１３）は、メモリ制御器１５６内のメモリ制御モジュール（ＭＣＭ）４１２の動作を示したものである。）、メモリ制御器１５６の動作について、上記（１の１５）に「ＭＣＹＣ論理は、図３５で示される。…（中略）…６入力ＡＮＤゲート５５４は、…（中略）…と、ＳＭＩＡＣＴ及びＨＷＰ＊信号を受信する２入力ＯＲゲート５５６の出力とを受信する。従って、このＡＮＤゲート５５４は、メモリデータ書込サイクルをデコードする。ＳＭＩＡＣＴとＨＷＰ＊信号がＯＲゲート５５６で論理和されることが注目される。これは、２つの信号が合同され、ＳＭＲＡＭのような通常書込保護されたメモリ領域がシステム管理モード期間中に書込保護されないように実行される最後の位置である。通常の書込保護ケースにおいて、ＭＣＹＣ信号は、メモリサイクルが動作せず、ＷＰＥＰＢＲＤＹステートマシーンがサイクルを取り扱うように、発生しない。しかし、ＳＭＩＡＣＴ信号があるならば、ＨＷＰ信号指示が上書きされ、フル書込サイクルが実行される。この適宜メモリのエリアがＳＥＮエリアとして、上書きする危険なしで利用されることができ、しかもＳＭＭモードの間に充分にアクセスすることができる。」と記載され（なお、上記（１の１６）に示したように、【図１０】にはメモリ制御器１５６内のＦＥＣＯＮ４００から出力されＭＣＯＮ４０２に入力される信号として、ＭＣＹＣが示されているのであるから、上記（１の１５）に示した【図３５】のＭＣＹＣ論理はメモリ制御器１５６内のものである。）ていることから、引用例１におけるメモリ制御器１５６は、ＳＭＩＡＣＴ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作しているかどうかを判定するように構成されているものと認められる。
　
　上記（１の８）に「メモリ制御器１５６は、ＤＤＦ即ちデータ目標設備１６４として参照されたユニットに接続されている。…（中略）…ＤＤＦ１６４は、…（中略）…１２８キロバイトの境界毎にアドレスの変換を形成し、それがプロセッサ基板Ｐ上の主メモリ或は外部に位置するか、書込保護されたか、…（中略）…のような、各１２８キロバイトブロックの特徴の指示を形成する。」、「ＤＤＦ１６４の出力は、…（中略）…１２８キロバイト上のアドレスビットを指示するある変換アドレス、及び…（中略）…ＨＷＰ…（中略）…のようなページ特徴ビットである。」と記載されていることから、引用例１におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を形成するものであり、また、ＨＷＰ信号を出力するものである。（なお、上記（１の８）に「このＤＤＦ１６４の操作は、１９８９年１１月３日に出願された米国特許出願番号０７／４３１，６６６及び１９９１年５月８日に出願公開された欧州特許出願公開０４２６３８６でより完全に説明され、両方をここに参照する。」と記載され、その欧州特許出願公開第０４２６３８６号明細書において、上記（参考１の１）に「ライトプロテクトステータス（ＨＷＰ）のような様々な他のパラメータもそのＲＡＭから提供される。」と記載され、上記（参考１の２）に「ＤＤＦ　ＲＡＭ１２６はアドレス入力端子を１３個とデータ入出力端子を１６個を持つ。ＤＤＦ　ＲＡＭ１２６のアドレスラインＡ＜１０−０＞はＨＡ＜２７−１７＞信号にそれぞれ接続される。それにより、適当な個数の１２８キロバイトのブロックがアドレッシングされることを可能にする。」と記載され、上記（参考１の３）に「ＤＤＦ　ＲＡＭ１２６のデータ端子の残りのもののひとつは、ＨＷＰ信号に接続される。ＨＷＰ信号はトランスペアレントなラッチ１２７の入力に接続される。ラッチ１２７の出力はホストメモリコントローラ６２のライトプロテクト入力に接続される。」と記載されていることからも、引用例１におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を形成するものであり、また、ＨＷＰ信号を出力するものであることは明らかである。）
　上記（１の１０）に示されるように、【図５】には、データ目標設備（ＤＤＦ）１６４とメモリ制御器１５６の間で入出力される信号としてＨＷＰが示されている。つまり、データ目標設備（ＤＤＦ）１６４はＨＷＰ信号をメモリ制御器１５６に出力するものである。
　メモリ制御器１５６の動作として、上記（１の１４）に「書込保護ステータスがＤＤＦ１６４から指示され」、「書込保護指示がＤＤＦ１６４から受信された」と記載されていることから、データ目標設備（ＤＤＦ）１６４は、書込保護の指示を示す信号をメモリ制御器１５６に出力するものである。
　上記（１の１３）に「これは、ＨＷＰ信号がシステム管理モード中に上書きされるように、ＨＷＰ信号がＳＭＩＡＣＴと結合即ち修正する第１の位置である。この場合、もしシステム管理モードに入らず書込保護された位置がアクセスされたならば、ＨＷＰ信号の項目の故にＭＷＥＰＢＲＤＹ信号が生成されない。しかし、ＳＭＩＡＣＴ信号がＨＷＰ信号と合同して、システム管理モードがアクティブになる時に、ＳＭＩＡＣＴ信号（項目）があたかもメモリ位置が書込保護されていないかのように生成されるべきＭＷＥＰＢＲＤＹ信号用に必要な指示を形成するように、それを上書きする。」と記載され、上記（１の１５）に「ＭＣＹＣ論理は、図３５で示される。…（中略）…６入力ＡＮＤゲート５５４は、…（中略）…と、ＳＭＩＡＣＴ及びＨＷＰ＊信号を受信する２入力ＯＲゲート５５６の出力とを受信する。従って、このＡＮＤゲート５５４は、メモリデータ書込サイクルをデコードする。ＳＭＩＡＣＴとＨＷＰ＊信号がＯＲゲート５５６で論理和されることが注目される。これは、２つの信号が合同され、ＳＭＲＡＭのような通常書込保護されたメモリ領域がシステム管理モード期間中に書込保護されないように実行される最後の位置である。通常の書込保護ケースにおいて、ＭＣＹＣ信号は、メモリサイクルが動作せず、ＷＰＥＰＢＲＤＹステートマシーンがサイクルを取り扱うように、発生しない。しかし、ＳＭＩＡＣＴ信号があるならば、ＨＷＰ信号指示が上書きされ、フル書込サイクルが実行される。この適宜メモリのエリアがＳＥＮエリアとして、上書きする危険なしで利用されることができ、しかもＳＭＭモードの間に充分にアクセスすることができる。」と記載されていることから、引用例１におけるＨＷＰ信号は、書込保護の指示を示すものである。（なお、上記（１の８）に「このＤＤＦ１６４の操作は、１９８９年１１月３日に出願された米国特許出願番号０７／４３１，６６６及び１９９１年５月８日に出願公開された欧州特許出願公開０４２６３８６でより完全に説明され、両方をここに参照する。」と記載され、その欧州特許出願公開第０４２６３８６号明細書において、上記（参考１の１）に「ライトプロテクトステータス（ＨＷＰ）のような様々な他のパラメータもそのＲＡＭから提供される。」と記載され、上記（参考１の３）に「ＤＤＦ　ＲＡＭ１２６のデータ端子の残りのもののひとつは、ＨＷＰ信号に接続される。ＨＷＰ信号はトランスペアレントなラッチ１２７の入力に接続される。ラッチ１２７の出力はホストメモリコントローラ６２のライトプロテクト入力に接続される。」と記載されていることからも、引用例１におけるＨＷＰ信号は、書込保護の指示を示すものであることは明らかである。）
　以上のことを総合すれば、引用例１におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力するものであると認められる。
　
　上記（１の１）に「システム管理モードが活性と決定した時に、主メモリ空間に書込めるように、前記書込保護の指示を上書きする段階」と記載され、上記（１の２）に「システム管理モードが活性と決定した時に、主メモリ空間に書込めるように、前記書込保護の指示を上書きする手段」と記載され、上記（１の４）に「ＳＭＲＡＭは、主メモリ空間に配置された時にコードの不注意な上書きを防止するために、メモリのこの領域を書き込み保護することが非常に好ましい。…（中略）…ＳＭＲＡＭ領域が主メモリ空間にある時には、書込保護されなければならない。…（中略）…しかし、このブロックの書込保護は更なる問題を追加する。…（中略）…一度書込保護されると、特定の命令が形成されるまでその領域が書込保護状態に留まる。…（中略）…システム管理コードは、特定の命令が形成される後まで、それ自身のデータ記憶のためにＳＭＲＡＭ内の予約された領域を使用できない。この領域は書込保護され、かくしてメモ帳或いはより永続的な記憶用に使用できない。…（中略）…この書込保護ビットは、システム管理モードに入った時に、ある位置への書込動作を防止する…（中略）…それ故、ＳＭＲＡＭが主メモリに安全に位置でき、システム管理モード動作中に好ましく動作できるように、ＳＭＲＡＭによる書込保護問題を解決することが好ましい。」と記載され、上記（１の５）に「メモリ制御器は、ＳＭＩＡＣＴ＊信号によって指示されるように、システム管理モードがアクティブの時に、書込保護が上書きされるロジック即ち論理を含んでいる。この様に、ＳＭＲＡＭは主メモリの書込保護領域として定義された領域に配置でき、システム管理モードに入った時に、プロセッサは内部状態を記憶でき、システム管理モードは、制限なしにＳＭＲＡＭ領域を自由に操作できる。…（中略）…システム管理モードは、主メモリの書込保護領域に配置でき、システム管理モード操作期間中にフル書込できるメモリとして利用できる。」と記載され、上記（１の１３）に「これは、ＨＷＰ信号がシステム管理モード中に上書きされるように、ＨＷＰ信号がＳＭＩＡＣＴと結合即ち修正する第１の位置である。この場合、もしシステム管理モードに入らず書込保護された位置がアクセスされたならば、ＨＷＰ信号の項目の故にＭＷＥＰＢＲＤＹ信号が生成されない。しかし、ＳＭＩＡＣＴ信号がＨＷＰ信号と合同して、システム管理モードがアクティブになる時に、ＳＭＩＡＣＴ信号（項目）があたかもメモリ位置が書込保護されていないかのように生成されるべきＭＷＥＰＢＲＤＹ信号用に必要な指示を形成するように、それを上書きする。」と記載され、上記（１の１５）に「ＭＣＹＣ論理は、図３５で示される。…（中略）…６入力ＡＮＤゲート５５４は、…（中略）…と、ＳＭＩＡＣＴ及びＨＷＰ＊信号を受信する２入力ＯＲゲート５５６の出力とを受信する。従って、このＡＮＤゲート５５４は、メモリデータ書込サイクルをデコードする。ＳＭＩＡＣＴとＨＷＰ＊信号がＯＲゲート５５６で論理和されることが注目される。これは、２つの信号が合同され、ＳＭＲＡＭのような通常書込保護されたメモリ領域がシステム管理モード期間中に書込保護されないように実行される最後の位置である。通常の書込保護ケースにおいて、ＭＣＹＣ信号は、メモリサイクルが動作せず、ＷＰＥＰＢＲＤＹステートマシーンがサイクルを取り扱うように、発生しない。しかし、ＳＭＩＡＣＴ信号があるならば、ＨＷＰ信号指示が上書きされ、フル書込サイクルが実行される。この適宜メモリのエリアがＳＥＮエリアとして、上書きする危険なしで利用されることができ、しかもＳＭＭモードの間に充分にアクセスすることができる。」と記載され、上記（１の１７）に「メモリ制御器は、システム管理モードがＳＭＩＡＣＴ＊信号によって指示されるようにアクティブな時に、書込保護が上書きされる論理即ちロジックを含んでいる。この様に、ＳＭＲＡＭは、主メモリの書込保護域として定義された領域に配置でき、システム管理モードに入った時に、プロセッサが内部状態を記憶でき、システム管理コードが制限なしに自由にＳＭＲＡＭ領域で操作できる。…（中略）…この明細書において、ＨＷＰ信号を上書きするＳＭＩＡＣＴ＊信号の動作は、メモリ制御器１５６のメモリ関連部分に関して記載されたことが注目される。」と記載されていることから、引用例１におけるメモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８に対する書込アクセスを制御するものである。
　既に示したように、引用例１におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力するものであるから、結局のところ、引用例１におけるメモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであると認められる。
　
　上記（１の３）に「ＳＭＩピンはＳＭモードに入るために使用され、ＳＭＩＡＣＴ＊として参照される信号がＰ５即ちペンティアムによって供給されて、ＳＭモードの動作を指示する。ＳＭＩがアサートされた時には、インテルのマイクロプロセッサは、システム管理メモリ（ＳＭＲＡＭ）として参照されるメモリ部分を主メモリ空間にマップする。その後、…（中略）…特定のシステム管理タスクを形成する割込サービスルーチンであるＳＭＩハンドラルーチンを実行し始める。」、「ＳＭＩを用いる第１群のプロセッサ、インテル社の８０３８６ＳＬ及び８０４８６ＳＬマイクロプロセッサにおいて、ＳＭＲＡＭは３００００ｈ及び３ＦＦＦＦｈ間の主メモリ空間にマップされる。」、「ＣＰＵ状態がＳＭＲＡＭにセーブされた後に、マイクロプロセッサは、ＳＭＲＡＭ空間に配置されたメモリアドレス３８０００ｈでＳＭＩハンドラを開始させる。」、「ＳＭＩがアサートされる前の３００００ｈ及び３ＦＦＦＦｈ間の主メモリ空間に記憶されたどのデータも、ＳＭＩハンドラによって上書きされ」と記載され、上記（１の４）に「しかし、このブロックの書込保護は更なる問題を追加する。…（中略）…一度書込保護されると、特定の命令が形成されるまでその領域が書込保護状態に留まる。…（中略）…システム管理コードは、特定の命令が形成される後まで、それ自身のデータ記憶のためにＳＭＲＡＭ内の予約された領域を使用できない。この領域は書込保護され、かくしてメモ帳或いはより永続的な記憶用に使用できない。…（中略）…この書込保護ビットは、システム管理モードに入った時に、ある位置への書込動作を防止する…（中略）…それ故、ＳＭＲＡＭが主メモリに安全に位置でき、システム管理モード動作中に好ましく動作できるように、ＳＭＲＡＭによる書込保護問題を解決することが好ましい。」と記載されていることから、引用例１においては、コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応して、ＳＭＩハンドラを主メモリ空間にマップされた書込保護されているシステム管理メモリ（ＳＭＲＡＭ）の部分にロードするものであると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　複数の格納位置を含む主メモリであるＳＩＭＭユニット１６８と、
　主メモリであるＳＩＭＭユニット１６８にアクセスすべく接続されたメモリ制御器１５６及びデータ目標設備（ＤＤＦ）１６４とを含むコンピュータシステムＣであって、
　メモリ制御器１５６は、ＳＭＩＡＣＴ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　データ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力し、
　メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであり、
　コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応して、ＳＭＩハンドラを主メモリ空間にマップされた書込保護されているシステム管理メモリ（ＳＭＲＡＭ）の部分にロードする、
　コンピュータシステムＣ。
　
３の３．対比
　補正後の請求項１に係る発明と引用発明を比較する。
　
　引用発明における「主メモリであるＳＩＭＭユニット１６８」と、補正後の請求項１に係る発明における「メモリ」は、複数の格納位置を含むメモリである点で一致する。
　引用発明における「メモリ制御器１５６」と「データ目標設備（ＤＤＦ）１６４」をあわせた構成と、補正後の請求項１に係る発明における「デバイス」は、メモリにアクセスすべく接続されたデバイスである点で一致する。
　引用発明における「コンピュータシステムＣ」と補正後の請求項１に係る発明における「コンピュータシステム」は、複数の格納位置を含むメモリと、メモリにアクセスすべく接続されたデバイスを含むコンピュータシステムである点で一致する。
　引用発明における「システム管理モード（ＳＭＭ）」は、補正後の請求項１に係る発明における「システムマネージメントモード（ＳＭＭ）」に相当する。
　
　引用発明における「書込保護」は補正後の請求項１に係る発明における「ロック」に相当する。
　引用発明では、「データ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力」するものであるから、引用発明におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８における１２８キロバイトブロックごとの書込保護を行う機能を有するものである。結局のところ、引用発明における「データ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力」することは、補正後の請求項１に係る発明における「前記デバイスは１以上のロックを含」むことに相当する。
　
　引用発明における「ＳＭＩハンドラ」は、補正後の請求項１に係る発明における「ＳＭＭコード命令」に相当する。
　
　引用発明では、「メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであ」るから、引用発明における書込保護のそれぞれは、コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応して、ＨＷＰ信号に基づく書込保護が無効化され（つまりは、書込保護が開放され）、コンピュータシステムＣがシステム管理モード（ＳＭＭ）から出ることに対応して（つまりは、ＳＭＩハンドラの処理の終了後に）ＨＷＰ信号に基づく書込保護が有効化され（つまりは、書込保護がクローズされ）ることによって、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するように構成可能なものである。結局のところ、引用発明における「メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであ」ることと、補正後の請求項１に係る発明における「前記ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応して」「開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である」ことは、ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応して開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、メモリに対するアクセスを制御するように構成可能であるものである点で一致する。
　また、引用発明では、「コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応して、ＳＭＩハンドラを主メモリ空間にマップされた書込保護されているシステム管理メモリ（ＳＭＲＡＭ）の部分にロードする」ものであり、また、「コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、」「主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであ」るから、書込保護のそれぞれは、コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応してＳＭＩハンドラを主メモリであるＳＩＭＭユニット１６８にロードすべく、ＨＷＰ信号に基づく書込保護が無効化され（つまりは、書込保護が開放され）るものである。以上を総合すれば、引用発明における「メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであり」かつ「コンピュータシステムＣがシステム管理モード（ＳＭＭ）に入ることに対応して、ＳＭＩハンドラを主メモリ空間にマップされた書込保護されているシステム管理メモリ（ＳＭＲＡＭ）の部分にロードする」ことと、補正後の請求項１に係る発明における「前記ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令を前記メモリユニットにロードすべく開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である」ことは、ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をメモリにロードすべく開放され、前記ＳＭＭコード命令の処理の終了後にクローズされることによって、メモリに対するアクセスを制御するように構成可能であるものである点で一致する。
　
　すると、補正後の請求項１に係る発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　複数の格納位置を含むメモリと、
　前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのそれぞれは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）に入ることに対応してＳＭＭコード命令をメモリにロードすべく開放され、ＳＭＭコード命令の処理の終了後にクローズされることによって、メモリに対するアクセスを制御するように構成可能である、コンピュータシステム。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　補正後の請求項１に係る発明には、「バス」が含まれ、「メモリ」は「前記バスに接続され」、「デバイス」は「前記バス経由で前記メモリにアクセス」するものであるのに対し、引用発明における、「主メモリであるＳＩＭＭユニット１６８」と「メモリ制御器１５６」の接続手段や「主メモリであるＳＩＭＭユニット１６８」と「データ目標設備（ＤＤＦ）１６４」の接続手段について、引用発明に対応する引用例１にはバスであるとは明記されていない点。
　
＜相違点２＞
　補正後の請求項１に係る発明における「メモリ」は「複数のメモリユニットに分割された」ものであり、「前記ロックのそれぞれは、」「前記複数のメモリユニットのうちの１以上に対する」ものであるのに対し、引用発明においては、「書込保護」のそれぞれは、「主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する」ものである点。
　これに伴い、補正後の請求項１に係る発明における「ＳＭＭコード命令」がロードされる先が「メモリユニット」であるのに対し、引用発明における「ＳＭＩハンドラ」がロードされる先が「主メモリ空間にマップされた書込保護されているシステム管理メモリ（ＳＭＲＡＭ）の部分」である点。
　
３の４．判断
　上記相違点１及び２について検討する。
　
３の４の１．相違点１について
　メモリと当該メモリを制御する手段の間をバスで接続するシステム構成とすることは当業者であれば適宜なし得たことであり、引用発明における「主メモリであるＳＩＭＭユニット１６８」と「メモリ制御器１５６」の接続手段や「主メモリであるＳＩＭＭユニット１６８」と「データ目標設備（ＤＤＦ）１６４」の接続手段をバスにして、引用発明にバスを含むようにし、引用発明における主メモリであるＳＩＭＭユニット１６８をバスに接続されるようにし、メモリ制御器１５６やデータ目標設備（ＤＤＦ）１６４を当該バス経由で主メモリであるＳＩＭＭユニット１６８にアクセスするものとすることに特段の困難性はない。　
　よって、上記相違点１は格別のものではない。
　
３の４の２．相違点２について
　書込保護を行う際にその管理単位をどの程度の大きさのメモリ空間とするのかは当業者が適宜設定しえたものである。そのため、引用発明における１２８キロバイトブロックを管理単位とする書込保護に代えて、メモリユニットを管理単位とする書込保護にすることにより、引用発明において、主メモリのＳＩＭＭユニット１６８を複数のメモリユニットに分割されたものとし、かつ、書込保護のそれぞれを複数のメモリユニットのうちの１以上に対するものとすることに特段の困難性はない。また、引用発明において、主メモリのＳＩＭＭユニット１６８を複数のメモリユニットに分割されたものとすることに伴い、ＳＭＩハンドラがロードされる先をメモリユニットとすることにも、特段の困難性はない。
　よって、上記相違点２は格別のものではない。
　
３の４の３．判断の小括
　上記３の４の１．及び上記３の４の２．にて示したように、上記相違点１及び２は格別のものではない。
　また、補正後の請求項１に係る発明が有する作用効果は、引用発明から当業者が予測できた範囲内のものである。
　
　よって、補正後の請求項１に係る発明は、引用発明に基いて、当業者が容易に発明をすることができたものである。つまり、本件補正後の請求項１に記載されている事項により特定される発明は特許出願の際独立して特許を受けることができるものではない。
　
４．補正却下の決定のむすび
　したがって、本件補正は、平成１６年１月９日付けで提出された、国際出願日における国際特許出願の明細書、請求の範囲、図面（図面の中の説明に限る。）の翻訳文、又は、国際出願日における国際特許出願の図面（図面の中の説明を除く。）に記載した事項の範囲内においてしたものではないから、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項の規定により読み替える同法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　また、本件補正のうち請求項１に係る補正が、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる事項を目的としたものであるとしても、本件補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　よって、上記補正却下の決定の結論のとおり決定する。
　
第３．本願発明の認定
　平成２２年８月２７日付けの手続補正は上記のとおり却下された。また、平成２１年４月１日付けの手続補正により補正された、本願の特許請求の範囲の請求項１には「ぞれぞれ」と記載されている箇所がひとつあるが、これは明らかな誤記であり、正しくは「それぞれ」である。よって、本願の請求項１に係る発明（以下、「本願発明」という。）は、次のものと認められる。
　
「バスと、
　前記バスに接続されるメモリであって、複数のメモリユニットに分割された複数の格納位置を含むメモリと、
　前記バス経由で前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのそれぞれはコンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの前記判定に基づいて前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である、コンピュータシステム。」　
　
第４．先行技術文献に記載されている発明の認定
　引用例１には、図面とともに、上記「第２．補正却下の決定」の「３の２の１．引用例１に記載されている技術的事項」で示される技術的事項が記載されており、参考文献１には、図面とともに、上記「第２．補正却下の決定」の「３の２の２．参考文献１に記載されている技術的事項」で示される技術的事項が記載されており、引用例１には、上記「第２．補正却下の決定」の「３の２の３．引用発明の認定」にて、「引用発明」として認定したとおりの発明が記載されていると認められる。
　
第５．対比
　本願発明と引用発明を比較する。
　
　引用発明における「主メモリであるＳＩＭＭユニット１６８」と、本願発明における「メモリ」は、複数の格納位置を含むメモリである点で一致する。
　引用発明における「メモリ制御器１５６」と「データ目標設備（ＤＤＦ）１６４」をあわせた構成と、本願発明における「デバイス」は、メモリにアクセスすべく接続されたデバイスである点で一致する。
　引用発明における「コンピュータシステムＣ」と本願発明における「コンピュータシステム」は、複数の格納位置を含むメモリと、メモリにアクセスすべく接続されたデバイスを含むコンピュータシステムである点で一致する。
　引用発明における「システム管理モード（ＳＭＭ）」は、本願発明における「システムマネージメントモード（ＳＭＭ）」に相当する。
　
　引用発明における「書込保護」は本願発明における「ロック」に相当する。
　引用発明では、「データ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力」するものであるから、引用発明におけるデータ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８における１２８キロバイトブロックごとの書込保護を行う機能を有するものである。結局のところ、引用発明における「データ目標設備（ＤＤＦ）１６４は、主メモリであるＳＩＭＭユニット１６８の１２８キロバイトブロックの書込保護の指示を示すＨＷＰ信号をメモリ制御器１５６に出力」することは、本願発明における「前記デバイスは１以上のロックを含」むことに相当する。
　
　引用発明では、「メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであ」るから、引用発明におけるＨＷＰ信号に基づく書込保護のそれぞれは、ＳＭＩＡＣＴ信号に基づく、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作しているかどうかの判定に基づいて、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するように構成可能なものである。結局のところ、引用発明における「メモリ制御器１５６は、ＳＭＩＡＣＴ信号とＨＷＰ信号に基づいて、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作している場合には、ＨＷＰ信号の如何に関わらず書込保護を行わず、コンピュータシステムＣがシステム管理モード（ＳＭＭ）で動作していない場合には、ＨＷＰ信号に基づいて１２８キロバイトブロックの書込保護を行うことにより、主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する書込アクセスを制御するものであ」ることと、本願発明における「前記ロックのそれぞれはコンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの前記判定に基づいて前記複数のメモリユニットのうちの１以上に対するアクセスを制御するように構成可能である」ことは、ロックのそれぞれはコンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの判定に基づいてメモリに対するアクセスを制御するように構成可能である点で一致する。
　
　すると、本願発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　複数の格納位置を含むメモリと、
　前記メモリにアクセスすべく接続されたデバイスとを含むコンピュータシステムであって、
　前記デバイスは、コンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかを判定するように構成され、
　前記デバイスは１以上のロックを含み、前記ロックのそれぞれはコンピュータシステムがシステムマネージメントモード（ＳＭＭ）で動作しているかどうかの前記判定に基づいてメモリに対するアクセスを制御するように構成可能である、コンピュータシステム。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　本願発明には、「バス」が含まれ、「メモリ」は「前記バスに接続され」、「デバイス」は「前記バス経由で前記メモリにアクセス」するものであるのに対し、引用発明における、「主メモリであるＳＩＭＭユニット１６８」と「メモリ制御器１５６」の接続手段や「主メモリであるＳＩＭＭユニット１６８」と「データ目標設備（ＤＤＦ）１６４」の接続手段について、引用発明に対応する引用例１にはバスであるとは明記されていない点。
　
＜相違点２＞
　本願発明における「メモリ」は「複数のメモリユニットに分割された」ものであり、「前記ロックのそれぞれは、」「前記複数のメモリユニットのうちの１以上に対する」ものであるのに対し、引用発明においては、「書込保護」のそれぞれは、「主メモリであるＳＩＭＭユニット１６８のうちの１２８キロバイトブロックに対する」ものである点。
　　
第６．判断
　上記相違点１及び２について検討する。
　
１．相違点１について
　メモリと当該メモリを制御する手段の間をバスで接続するシステム構成とすることは当業者であれば適宜なし得たことであり、引用発明における「主メモリであるＳＩＭＭユニット１６８」と「メモリ制御器１５６」の接続手段や「主メモリであるＳＩＭＭユニット１６８」と「データ目標設備（ＤＤＦ）１６４」の接続手段をバスにして、引用発明にバスを含むようにし、引用発明における「主メモリであるＳＩＭＭユニット１６８」をバスに接続されるようにし、「メモリ制御器１５６」や「データ目標設備（ＤＤＦ）１６４」を当該バス経由で「主メモリであるＳＩＭＭユニット１６８」にアクセスするものとすることに特段の困難性はない。　
　よって、上記相違点１は格別のものではない。
　
２．相違点２について
　書込保護を行う際にその管理単位をどの程度の大きさのメモリ空間とするのかは当業者が適宜設定しえたものである。そのため、引用発明における１２８キロバイトブロックを管理単位とする書込保護に代えて、メモリユニットを管理単位とする書込保護にすることにより、引用発明において、主メモリのＳＩＭＭユニット１６８を複数のメモリユニットに分割されたものとし、かつ、書込保護のそれぞれを複数のメモリユニットのうちの１以上に対するものとすることに特段の困難性はない。
　よって、上記相違点２は格別のものではない。
　
３．判断の小括
　上記１．及び２．にて示したように、上記相違点１及び２は格別のものではない。
　また、本願発明が有する作用効果は、引用発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明に基いて、当業者が容易に発明をすることができたものである。　
　
第７．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。