【事件の表示】
　特願２００１−３１３５９３「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１５年　４月２５日出願公開，特開２００３−１２４３４５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１３年１０月１１日の出願であって，平成１９年１２月２０日付けで拒絶理由が通知され，平成２０年２月２５日に意見書及び手続補正書が提出されたが，平成２１年１月２７日付けで拒絶査定がなされ，それに対して，同年３月３日に拒絶査定不服審判が請求されたものである。
　
２．本願発明の認定
　平成２０年２月２５日に提出された手続補正書により補正された特許請求の範囲は請求項１ないし１４からなるが，その請求項１に係る発明（以下「本願発明」という。）は，明細書及び図面の記載からみて，本願の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
 「【請求項１】シリコン基板上に絶縁層を介してそれぞれ形成された第１の領域及び第２の領域を有するシリコン層と，
前記第１の領域において前記シリコン層に形成され，ロジックの回路に使用される完全空乏型のトランジスタと，
前記第２の領域において前記シリコン層に形成され，キャパシタを有するメモリセルのトランスファゲートとして使用され，前記キャパシタと電気的に接続された部分空乏型のトランジスタと，
前記第１の領域において前記シリコン層を複数の島領域に素子分離する第１の素子分離膜と，
前記シリコン層を介して前記絶縁層上に形成され，前記第２の領域において前記シリコン層を複数の島領域に素子分離する第２の素子分離膜とを有し，
前記第２の領域において前記シリコン層は所定の電位に固定されており，前記第２の領域において前記シリコン層の導電型がＰ型であり，前記部分空乏型のトランジスタのゲート電圧の閾値が１．０〜１．２Ｖであり，前記第２の領域における前記シリコン層の電位が０Ｖ以下であることを特徴とする半導体装置。」
　
３．引用例の記載と引用発明
（１）特開平９−１３５０３０号公報
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平９−１３５０３０号公報（以下「引用例１」という。）には，「半導体集積回路装置およびそれを用いたコンピュータシステム，ならびに半導体集積回路装置の製造方法」（発明の名称）について，図１，図２，図１１ないし図１４とともに，次の記載がある。
・「【特許請求の範囲】
【請求項１】  
ＳＯＩ基板上に所定の集積回路が作製される半導体集積回路装置であって，前記集積回路のうち，高耐圧が必要な回路は部分空乏化トランジスタを用いて構成し，かつ低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成することを特徴とする半導体集積回路装置
【請求項２】  請求項１記載の半導体集積回路装置であって，
前記半導体集積回路装置を，ＤＲＡＭまたはＳＲＡＭなどの半導体記憶装置とする
・「【０００１】
【発明の属する技術分野】本発明は，半導体集積回路技術に関し，特にＳＯＩ（Silicon On Insulator)基板上に作製したＬＳＩにおいて，このＳＯＩ基板の利点を活かした部分空乏化トランジスタと完全空乏化トランジスタとの形成に好適な半導体集積回路装置およびそれを用いたコンピュータシステム，ならびに半導体集積回路装置の製造方法に適用して有効な技術に関する。」
・「【００３７】すなわち，本実施の形態２の半導体集積回路装置では，図１１〜図１４のＭＯＳトランジスタの素子断面図において，左側のＭＯＳトランジスタはチャネル領域の膜厚が薄いため，領域全体が空乏化している完全空乏化トランジスタである。これに対して，右側のＭＯＳトランジスタは，チャネル領域の膜厚が厚いため，チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタである。つまり，前記２種類のトランジスタは埋め込み酸化膜上の単結晶シリコン薄膜の膜厚を変化させることで同一のＳＯＩ基板上に形成されている。
【００３８】以下，
ｎチャネルについて，本実施の形態２のＭＯＳトランジスタの製造方法を説明する
【００３９】まず，たとえば
シリコン単結晶７ａの上層にＳｉＯ
2 
からなる埋め込み酸化膜８ａが形成され
【００４０】つまり，酸化膜１１ａ上にシリコン窒化膜１２ａを堆積して，フォト工程とエッチングによって部分空乏化トランジスタを形成する部分のシリコン窒化膜１２ａを残し，完全空乏化トランジスタを形成する部分のシリコン窒化膜１２ａを除去して洗浄する。
【００４１】その後，熱酸化を行って，完全空乏化トランジスタを形成する部分のシリコン酸化膜３０を形成する（図１２）。このとき，シリコン酸化膜３０と埋め込み酸化膜８ａの間に残る単結晶シリコン薄膜９ａが完全空乏化トランジスタの素子領域となるので，熱酸化によりこの単結晶シリコン薄膜９ａが消失しないように酸化条件を調整する。
【００４２】続いて，
シリコン窒化膜１２ａとシリコン酸化膜３０をウェットエッチングにより除去すると，所望の膜厚差を有するＳＯＩ基板１０ａとなる（図１３）
【００４３】すなわち，図１４に示すように，
ＳＯＩ基板１０ａ上には，素子分離酸化膜１３ａ
【００４４】以上のようにして，ＬＯＣＯＳ形成プロセスと同様のプロセスを用いて，図１４において
左側のＭＯＳトランジスタはチャネル領域の膜厚が薄いため，領域全体が空乏化している完全空乏化トランジスタ２８ａとなり，右側のＭＯＳトランジスタは，チャネル領域の膜厚が厚いため，チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ２９ａとなる
【００４５】従って，本実施の形態２の半導体集積回路装置によれば，完全空乏化トランジスタ２８ａと部分空乏化トランジスタ２９ａとを膜厚が異なるようにして同一のＳＯＩ基板１０ａ上に形成することができるので，前記実施の形態１と同様にＳＯＩ基板１０ａの利点を最も活かせる
完全空乏化トランジスタ２８ａを用いて高速化と低電力を両立
完全空乏化トランジスタ２８ａの欠点を補う部分空乏化トランジスタ２９ａ
　
　また，図２には，「出力部（内部回路）」について，「完全空乏化トランジスタの使用」と記載され，ＡＮＤ回路が例示されていることが見て取れる。
　
（２）引用発明
　上記（１）の記載事項及び図示（特に，図１４）の内容を総合すれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「ＳＯＩ基板上に所定の集積回路が作製される半導体集積回路装置であって，前記半導体集積回路装置は，ＤＲＡＭまたはＳＲＡＭなどの半導体記憶装置であり，
シリコン単結晶７ａの上層にＳｉＯ2 からなる埋め込み酸化膜８ａが形成され，さらにその上層に単結晶シリコン薄膜９ａが形成され，上記単結晶シリコン薄膜９ａは所望の膜厚差を有するように加工され，ＳＯＩ基板１０ａ上には，素子分離酸化膜１３ａが形成され，ｎチャネルのＭＯＳトランジスタが形成されており，
チャネル領域の膜厚が薄い領域に，領域全体が空乏化している完全空乏化トランジスタ２８ａを有し，チャネル領域の膜厚が厚い領域に，チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ２９ａを有し，
前記集積回路のうち，低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成し，他の回路は部分空乏化トランジスタを用いて構成する半導体集積回路装置。」
　
（３）特開平８−３３０５４１号公報
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平８−３３０５４１号公報（以下「引用例２」という。）には，「半導体装置」（発明の名称）について，図９ないし図１２，図６５及び図６６とともに，次の記載がある。
・「【０００１】
【発明の属する技術分野】本発明は，特に，
ＳＯＩ（シリコン・オン・インシュレ−タ）基板を用いた半導体装置
・「【０１２８】図９乃至図１２は，本願の第１発明の第２実施の形態に関わる半導体装置を示している。この実施の形態では，図１及び図２に示すような６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０１２９】図９は，図１及び図２のメモリセル部の構成を詳細に示している。図１０は，図９のＸ−Ｘ線に沿う断面図である。図１１は，図１及び図２の周辺回路部の構成を詳細に示している。図１２は，図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
【０１３０】まず，メモリセル部の構造について説明する。
【０１３１】ｐ型のシリコン基板１１内には，一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成されている。シリコン酸化層１２上には，このシリコン酸化層に接することがないフィ−ルド酸化膜１３が形成されている。
【０１３２】フィ−ルド酸化膜１３に取り囲まれた領域は，素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。１つの素子領域には，２つのメモリセルが形成されている。
各々のメモリセルは，１つのＭＯＳトランジスタと１つのキャパシタを有している
【０１３３】ＭＯＳトランジスタは，ゲ−ト電極１５，ソ−ス・ドレイン領域１６，１９を有している。１つの素子領域に形成される２つのメモリセルは，互いにドレイン領域を共有している。ＭＯＳトランジスタは，ｐ型の半導体領域３８に形成されている。
【０１３４】ゲ−ト電極１５及び半導体領域３８の間には，ゲ−ト絶縁膜１４が配置されている。
ソ−ス・ドレイン領域１６，１９の底面は，それぞれシリコン酸化層１２に接触していない
【０１３５】
キャパシタは，ストレ−ジノ−ド２１，キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は，ＭＯＳトランジスタのソ−ス領域に接触している
【０１３６】ビット線２６は，ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は，一直線に伸び，かつ，ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。」
・「【０１４８】また，
メモリセル部においても，図９及び図１０に示すように，ＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９の底部がシリコン酸化層１２に接触していない
【０１４９】従って，
メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加し，いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止することができる
・「【０４１１】図６５及び図６６は，本願の第３発明の第２実施の形態に関わる半導体装置を示している。
【０４１２】まず，メモリセル部ＭＣの構造について説明する。
【０４１３】ｐ型のシリコン基板１１内には，一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２ａが形成されている。このシリコン酸化層１２ａは，メモリセル部ＭＣの全体に形成されている。
【０４１４】シリコン酸化層１２ａの上面は，シリコン基板１１の表面に平行であり，かつ，シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って，
シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは，ｔ４になる
【０４１５】
シリコン酸化層１２ａ上には，一定の厚さ（例えば約０．２μｍ）ｔ３を有し，シリコン酸化膜１２ａに接することがないフィ−ルド酸化膜１３が形成されている。従って，メモリセル部ＭＣの各素子領域は，フィ−ルド酸化膜１３により取り囲まれているが，ｐ型の半導体領域３６により互いに電気的に繋がった状態となっている
【０４１６】各素子領域には，２つのメモリセリが形成されている。各々のメモリセルは，１つのＭＯＳトランジスタと１つのキャパシタから構成されている。
【０４１７】ＭＯＳトランジスタは，ゲ−ト電極１５，ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５及び半導体領域３６の間には，ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は，シリコン酸化層１２ａに接触していない。
【０４１８】なお，互いに隣接する２つのメモリセルのドレイン領域は，その２つのメモリセルに共有されている。
【０４１９】キャパシタは，ストレ−ジノ−ド２１，キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は，コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は，ＭＯＳトランジスタのドレイン領域上の一部を除き，シリコン基板１１上のほぼ全面を覆っている。
【０４２０】ビット線２６は，ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は，一直線に伸び，かつ，ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０４２１】上述のようなメモリセルのｐ型半導体領域３６は，非常に薄いため，ソフトエラ−が発生し難くなる。また，ソフトエラ−が発生し難くなるため，キャパシタ容量の確保も容易になる。また，キャパシタ容量の確保が容易になるため，スタック型のキャパシタでも，シリコン基板上の段差を低く抑えることができる。
【０４２２】次に，周辺回路部ＰＣの構造について説明する。
【０４２３】ｐ型のシリコン基板１１内には，一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０４２４】シリコン酸化層１２の上面は，シリコン基板１１の表面に平行であり，かつ，シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って，
シリコン酸化層１２上のシリコン層（素子領域）の厚さは，ｔ２になる
【０４２５】シリコン酸化層１２ａの上面は，シリコン基板１１の表面に平行であり，かつ，シリコン基板１１の表面から一定の深さ（例えば約０．５μｍ）ｔ４に位置している。従って，シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは，ｔ４（＝ｔ１＋ｔ２）になる。
【０４２６】シリコン酸化層１２上には，一定の厚さ（例えば約０．２μｍ）ｔ３を有し，シリコン酸化層１２に接し，シリコン酸化層１２ａに接しないフィ−ルド酸化膜１３が形成されている。
【０４２７】従って，
周辺回路部ＰＣの素子領域は，２種類存在する
【０４２８】１つ目は，
シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ，孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には，バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される
【０４２９】２つ目は，フィ−ルド酸化膜１３により取り囲まれているが，複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０４３０】素子領域ＥＲ２には，バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ，ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは，素子領域ＥＲ２に形成される。
【０４３１】シリコン酸化層１２ａ上のフィ−ルド酸化膜１３の底面付近には，チャネルストップ用のｐ- 型不純物領域３２又はｎ- 型不純物領域３３が形成されている。なお，ｎ- 型不純物領域３３は，必ずしも必要なものではない。
【０４３２】シリコン酸化層１２上の各素子領域には，ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４３３】ｎチャネル型ＭＯＳトランジスタは，ゲ−ト電極１５，ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には，ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には，ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は，シリコン酸化層１２に接触している。
ソ−ス・ドレイン領域１６，１９の底面は，それぞれシリコン酸化層１２に接触している
【０４３４】同様に，ｐチャネル型ＭＯＳトランジスタは，ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には，ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には，ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は，シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は，それぞれシリコン酸化層１２に接触している。
【０４３５】従って，
シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は，非常に薄く，チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて，四方の全てが絶縁層に接触している。従って，寄生容量が低減のされ，ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる
【０４３６】しかし，シリコン酸化層１２上の各ＭＯＳトランジスタは，絶縁層により取り囲まれ，孤立しているため，実質的に，バックゲ−トバイアスを与えられない。従って，シリコン酸化層１２上の素子領域には，バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。」
・「【０４４４】本願の第３発明の第２実施の形態に関わる半導体装置及びその製造方法によれば，
メモリセル部において，高集積化，低消費電力化及びソフトエラ−耐性の向上が図れると共に，メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスも印加することができる
【０４４５】また，
周辺回路部において
バックゲ−トバイアスが必要ないＭＯＳトランジスタについては，接合容量の低減を図ることができる
【０４４６】また，バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に，入力保護回路について性能の向上を図ることができる。」
　
　以上の記載事項より，引用例２には，以下の技術的事項が開示されているといえる。
　ア　ＳＯＩ（シリコン・オン・インシュレ−タ）基板を用いた半導体装置において，１つのＭＯＳトランジスタと１つのキャパシタとからなるメモリセルを厚い素子領域（厚さｔ４のシリコン層）に形成し，メモリセル部のＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９の底部がシリコン酸化層１２に接触していない構成とするとともに，メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加し，いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止すること。
　イ　周辺回路部のシリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ，孤立している状態の素子領域ＥＲ１には，バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成され，シリコン酸化層１２上の各素子領域（厚さｔ２のシリコン層，ｔ２＜ｔ４）に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は，非常に薄く，チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて，四方の全てが絶縁層に接触しており，寄生容量が低減され，ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できること。
　ウ　シリコン酸化層１２ａ上には，シリコン酸化膜１２ａに接することがないフィ−ルド酸化膜１３が形成され，メモリセル部ＭＣの各素子領域は，フィ−ルド酸化膜１３により取り囲まれているが，ｐ型の半導体領域３６により互いに電気的に繋がった状態となっていること。
　
４．対比
（１）本願発明と引用発明との対応関係
　本願発明と引用発明とを対比する。
　ア　引用発明の「半導体集積回路装置」は，本願発明の「半導体装置」に相当する。
　イ　引用発明の「シリコン単結晶７ａ」，「ＳｉＯ2 からなる埋め込み酸化膜８ａ」，「単結晶シリコン薄膜９ａ」は，それぞれ，本願発明の，「シリコン基板」，「絶縁層」，「シリコン層」に相当する。
　ウ　引用発明において，「上記単結晶シリコン薄膜９ａは所望の膜厚差を有するように加工され」て，「チャネル領域の膜厚が薄い領域」と「チャネル領域の膜厚が厚い領域」となり，かつ，「チャネル領域の膜厚が薄い領域に，領域全体が空乏化している完全空乏化トランジスタ２８ａを有し，チャネル領域の膜厚が厚い領域に，チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ２９ａを有し」ているから，引用発明の「チャネル領域の膜厚が薄い領域」及び「チャネル領域の膜厚が厚い領域」が，本願発明の「第１の領域」及び「第２の領域」に相当するとともに，引用発明の「領域全体が空乏化している完全空乏化トランジスタ２８ａ」，「チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ２９ａ」が，本願発明の「完全空乏型のトランジスタ」，「部分空乏型のトランジスタ」にそれぞれ相当する。
　エ　引用発明は，「低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成」している。そして，引用例１の図２を参照すると，完全空乏化トランジスタが使用される回路（「低電力・高速化が必要な回路」）として，ＡＮＤ回路，すなわちロジック回路を含む内部回路が例示されており，また，半導体記憶装置においても内部回路がロジック回路を含んでいることは自明のことであるから，引用発明の「低電力・高速化が必要な回路」は，本願発明の「ロジックの回路」に相当する。
　オ　引用発明の「素子分離酸化膜１３ａ」は，少なくとも，チャネル領域の膜厚が薄い領域において，各トランジスタの素子領域を分離しているから，本願発明の「前記第１の領域において前記シリコン層を複数の島領域に素子分離する第１の素子分離膜」に相当する。
　カ　引用発明のＳＯＩ基板１０ａ上には，ｎチャネルのＭＯＳトランジスタが形成されており，ｎチャネルのＭＯＳトランジスタは，反対導電型であるｐ型の素子領域（単結晶シリコン薄膜９ａ）に形成されることは自明のことであるから，引用発明も，本願発明の「前記第２の領域において前記シリコン層の導電型がＰ型」であるとの構成を備えているといえる。
　
（２）一致点及び相違点
　上記（１）の対応関係によれば，本願発明と引用発明との一致点及び相違点は，次のとおりである。
〈一致点〉
「シリコン基板上に絶縁層を介してそれぞれ形成された第１の領域及び第２の領域を有するシリコン層と，
前記第１の領域において前記シリコン層に形成され，ロジックの回路に使用される完全空乏型のトランジスタと，
前記第２の領域において前記シリコン層に形成された部分空乏型のトランジスタと，
前記第１の領域において前記シリコン層を複数の島領域に素子分離する第１の素子分離膜とを有し，
前記第２の領域において前記シリコン層の導電型がＰ型である半導体装置。」
　
〈相違点１〉
　本願発明は，部分空乏型のトランジスタが「キャパシタを有するメモリセルのトランスファゲートとして使用され，前記キャパシタと電気的に接続され」る構成を有するのに対して，引用発明では，上記構成がない点。
〈相違点２〉
　本願発明は，「前記シリコン層を介して前記絶縁層上に形成され，前記第２の領域において前記シリコン層を複数の島領域に素子分離する第２の素子分離膜」を有するのに対して，引用発明では，素子分離酸化膜１３ａを有するものの，第２の素子分離膜の記載がない点。
〈相違点３〉
　本願発明は，「前記第２の領域において前記シリコン層は所定の電位に固定されて」いるのに対して，引用発明では，この点の記載がない点。
〈相違点４〉
　本願発明は，「前記部分空乏型のトランジスタのゲート電圧の閾値が１．０〜１．２Ｖであり，前記第２の領域における前記シリコン層の電位が０Ｖ以下である」のに対して，引用発明では，閾値やシリコン層の電位が明示されていない点。
　
５．相違点についての判断
（１）相違点１について
　ア　引用例１（段落【００４４】）には，「図１４において左側のＭＯＳトランジスタはチャネル領域の膜厚が薄いため，領域全体が空乏化している完全空乏化トランジスタ２８ａとなり，右側のＭＯＳトランジスタは，チャネル領域の膜厚が厚いため，チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ２９ａとなる。」と記載されているから，膜厚の厚い半導体領域のトランジスタを，「部分空乏型のトランジスタ」とすることは，当該技術分野において，一般的に採用される構成であるといえる。
　イ　他方，引用例２には，ＳＯＩ基板を用いた半導体装置において，１つのＭＯＳトランジスタと１つのキャパシタとからなるメモリセルを厚いシリコン層からなる素子領域に形成し，メモリセル部のＭＯＳトランジスタのソ−ス・ドレイン領域の底部がシリコン酸化層に接触していない構成とするとともに，メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加し，いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止することが記載されており，また，周辺回路の一部のＭＯＳトランジスタは，シリコン酸化層とフィ−ルド酸化膜により完全に取り囲まれ，孤立している状態の薄いシリコン層である素子領域ＥＲ１に形成され，ＭＯＳトランジスタのソ−ス・ドレイン領域は，チャネル領域を除いて，四方の全てが絶縁層に接触しており，寄生容量が低減され，ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できることが記載されている。
　ウ　ここで，引用例２のメモリセル部のＭＯＳトランジスタは，厚い素子領域に形成され，ソ−ス・ドレイン領域の底部がシリコン酸化層に接触していない構成であって，バックゲ−トバイアスを印加されるＭＯＳトランジスタであるから，チャンネル領域下の半導体領域が部分的にしか空乏化しない「部分空乏型のトランジスタ」であると解される。したがって，引用例２には，メモリセルのキャパシタと接続されるＭＯＳトランジスタを，厚い素子領域に形成された部分空乏型のトランジスタとして構成することが開示されているといえる。
　エ　そして，メモリセルのキャパシタと接続されるＭＯＳトランジスタを厚い素子領域に形成された部分空乏型のトランジスタとして構成することにより，メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加して，いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止できるとの効果が得られるのであるから，引用発明において，厚い素子領域に形成された部分空乏型のトランジスタを，メモリセルのキャパシタと接続されるＭＯＳトランジスタ（本願発明の「トランスファーゲート」に相当）として使用することは，当業者が必要に応じて適宜なし得ることであるといえる。
　オ　さらに，以下の周知例１〜３（平成１９年９月２６日の拒絶理由で提示した文献）に記載されるように，メモリセルのキャパシタと接続されるＭＯＳトランジスタについて，リーク電流が大きいことによるデータ保持性能の低下を抑制するためにしきい値電圧を高く設定しておくことは，周知の技術であり（周知例１，２を参照。），また，部分空乏型ＳＯＩ・ＭＯＳＦＥＴは，しきい値電圧を高く設定できるため，トランジスタのスタンバイリーク電流を低く抑えることができることも，当業者にとって良く知られた技術的事項（周知例３を参照。）といえるから，データ保持性能の低下を抑制するために，メモリセルのキャパシタと接続されるＭＯＳトランジスタを，部分空乏型トランジスタで構成することは，上記周知の技術を勘案しても，当業者が直ちに想到し得ることであるといえる。
　
周知例１：特開２００１−２６７４３１号公報
「【００２４】例えば，メモリがＳＲＡＭの場合，スタンバイモード時に流れるスタンバイリーク電流を小さくするためにＳＲＡＭ用トランジスタのしきい値電圧Ｖｔｈは高いほうが望ましい。ＳＲＡＭ用トランジスタのしきい値電圧Ｖｔｈを高くするためには，ＳＲＡＭ用トランジスタとロジックデバイス用トランジスタのチャネル領域に対するイオン注入工程を個別に行う必要があるので上記と同様にコスト高になってしまう。
【００２５】また，
メモリがＤＲＡＭの場合も，リーク電流が大きいことによるデータ保持性能の低下を抑制するためにしきい値電圧は高く設定しておくことが望ましい
　
周知例２：特開２００１−２０３１６９号公報
「【０２０８】一方，
メモリセル部ではキャパシタにデータを保存しなくてはならないので，ＭＯＳトランジスタがオフの状態でのリーク電流を低減することが重要であるが，そのためにはしきい値を高くすることが有効
　
周知例３：特開平１１−２９８００１号公報
「【０００４】
部分空乏型ＳＯＩ・ＭＯＳＦＥＴは，しきい値電圧を高く設定できるため，トランジスタのスタンバイリーク電流を低く抑えることができる
　
　カ　したがって，引用例２に記載の技術，或いは周知の技術を勘案して，引用発明において，部分空乏型のトランジスタで，メモリセルのキャパシタと接続されるＭＯＳトランジスタを構成すること，すなわち，部分空乏型のトランジスタが「キャパシタを有するメモリセルのトランスファゲートとして使用され，前記キャパシタと電気的に接続され」るように構成することは，当業者が容易になし得ることである。
　
（２）相違点２について
　ア　引用例２には，シリコン酸化層１２ａ（ＳＯＩ基板の絶縁層）上に，シリコン酸化膜１２ａに接することがないフィ−ルド酸化膜１３を形成し，メモリセル部ＭＣの各素子領域は，フィ−ルド酸化膜１３により取り囲まれているが，ｐ型の半導体領域３６により互いに電気的に繋がった状態とすることが開示されている。
　イ　ここで，引用例１（図１４）には，完全空乏化トランジスタと部分空乏化トランジスタが各１個のみ図示されており，それらを分離する素子分離酸化膜１３ａはいずれもＳＯＩ基板の絶縁膜８ａに接しているが，一般の半導体集積回路においては，トランジスタが複数形成されることは当然のことである。
　そして，部分空乏化トランジスタを複数形成する際に，各トランジスタは素子分離されるとしても，部分空乏化トランジスタは各トランジスタを完全に独立した半導体島領域に形成する必要はなく，引用例２に記載のごとく，半導体島領域に所定の電圧を印加することもよく行われることであるから，各トランジスタを半導体層の表面部分でのみ素子分離することは，当業者が必要に応じてなし得ることである。
　ウ　そうすると，引用発明において，複数の部分空乏化トランジスタを分離する際に，引用例２に記載の素子分離手段を利用し，ＳＯＩ基板の絶縁層に接することがないフィ−ルド酸化膜１３を形成することは，当業者が直ちに想到し得ることである。
　エ　したがって，引用発明において，厚い素子領域に素子分離酸化膜として，ＳＯＩ基板の絶縁層に接することがないフィ−ルド酸化膜を設けること，すなわち，本願発明のごとく「前記シリコン層を介して前記絶縁層上に形成され，前記第２の領域において前記シリコン層を複数の島領域に素子分離する第２の素子分離膜」を有するようにすることは当業者が容易になし得ることである。
　
（３）相違点３について
　ア　ＳＯＩ基板に設けられたＭＯＳトランジスタにバックゲ−トバイアスを印加し，いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止することは，引用例２に記載されている。
　また，以下の周知例４（平成１９年９月２６日の拒絶理由で提示した文献）に記載されるように，部分空乏化トランジスタを，ボディ領域（素子領域）の電位を固定して用いることは，従来から行われている周知の技術であるといえる。
　イ　さらに，メモリセルのキャパシタと接続されるＭＯＳトランジスタをＳＯＩ基板に形成する際に，ボディ領域に多数キャリアが蓄積してサブスレッショルドリーク電流が増大し，メモリセルに蓄積されたデータの消失が加速されるという問題に対処するため，ボディ領域に所定の電位を与えてボディをフローティングにしないことも，以下の周知例５に記載されるように，従来から考慮されていることといえる。
　
周知例４：特開２００１−１０２４４２号公報
「【０００２】
【
従来の技術
【０００３】これに対し，
部分空乏型Ｍ０Ｓトランジスタは，
ボディ領域の電位を固定することにより，動作中にインパクトイオン化によって生じた空孔がボディ領域に蓄積し，ドレイン電流特性に歪みを生じさせる現象（キンク現象）を抑えることができる
　
周知例５：特開平９−２４６４８３号公報
「【０００５】このように絶縁体層の上にシリコン層が形成されている基板はSOI 基板と呼ばれ，絶縁体層上の薄いシリコン層に形成されたMOS トランジスタは薄膜SOI-MOSトランジスタと呼ばれる。このSOI-DRAMはさらに薄膜SOI-MOS トランジスタ3のソース／ドレイン3bに接続されるキャパシタ4 を有する。メモリセルは薄膜SOI-MOS トランジスタ3 とキャパシタ4 とを有している。
【０００６】
【発明が解決しようとする課題】以上のように構成された
SOI-DRAMにおいては，メモリセルにデータを保持した状態，つまり薄膜SOI-MOS トランジスタ3 を非導通状態にしてキャパシタ4 にデータに対応した電位V
SN
 を保持している状態で，浮遊状態3cのボディの深部3gに多数キャリアが蓄積してボディ3cの電位を上昇させ，ソース／ドレイン3bからソース／ドレイン3aに流れるサブスレッショルドリーク電流が増大し，最終的にメモリセルに蓄積されたデータの消失が加速されるという問題が生じる
【０００７】図59は薄膜SOI-MOS トランジスタが形成される活性領域の簡略化された平面図である。ソース／ドレイン3a，3bおよびボディ3cを含む活性領域は素子間分離絶縁膜5 によって囲まれ，図示されていない隣接した活性領域と分離されている。
ボディ3cに多数キャリアが蓄積しないように，この図59に示すようにボディ領域3cをＬ字型に曲げてコンタクトホール3ca を介して接地電位または負の電位を与えてボディ3cをフローティングにしないことも考慮してみた
　
　ウ　そうすると，ＳＯＩ基板に形成したＭＯＳトランジスタの特性変動を防止するために，素子領域（特に，部分空乏化トランジスタのボディ領域）を所定の電位に固定することは従来から行われている周知の技術であるから，引用発明において，部分空乏化トランジスタの特性の安定化のために，素子領域を所定の電位に固定すること，すなわち本願発明のごとく，「前記第２の領域において前記シリコン層は所定の電位に固定されて」いるようにすることは，当業者が容易になし得ることである。
　
（４）相違点４について
　ア　上記（３）で検討したとおり，ＳＯＩ基板に形成したＭＯＳトランジスタの特性変動を防止するために，素子領域（特に，部分空乏化トランジスタのボディ領域）を所定の電位に固定することは従来から行われていることである。
　そして，引用発明のごとく，ｎチャンネルのＭＯＳトランジスタが形成された素子領域，したがって，ｐ型のシリコン層からなる素子領域の電位を固定する場合には，その電位を「０Ｖ以下」とすることは，半導体技術分野において自明の技術的事項であるといえ，例えば，上記周知例５においても，「接地電位又は負の電位」が選択されている。
　イ　また，上記（１）で検討したとおり，ＳＯＩ基板の部分空乏化トランジスタを，メモリセルのＭＯＳトランジスタとして利用することは，引用例２に開示されるように従来から行われていることであって，メモリセルのＭＯＳトランジスタのしきい値を１．２Ｖ程度とすることは，例えば，以下の周知例６に記載されるように，通常選択される値にすぎないから，ゲート電圧の閾値を「１．０〜１．２Ｖ」とすることも，格別のことではない。
　
周知例６：特開平１０−１３５４２４号公報
「【０２７９】この場合，内部昇圧電位Ｖｐｐの設定電位としては，（センスアンプの電源電位）＋（メモリセルトランジスタのしきい値電圧Ｖｔｈｎ）以上の値とする。たとえば，センスアンプの動作電源電位（すなわち降圧回路４１２からの出力電位）が２．０Ｖであって，
メモリセルトランジスタのしきい値電圧Ｖｔｈｎが１．２Ｖの場合
　
　ウ　したがって，引用発明において，ＳＯＩ基板に形成された部分空乏化トランジスタを，本願発明のごとく「前記部分空乏型のトランジスタのゲート電圧の閾値が１．０〜１．２Ｖであり，前記第２の領域における前記シリコン層の電位が０Ｖ以下である」ようにすることは，当業者が容易に想到し得ることであるといえる。
　
　そして，相違点１ないし４に記載の構成に基づいて，本願発明が奏する効果も，当業者が予測し得る程度のものにすぎない。
　
６．小括
　以上検討したとおり，相違点１ないし４における本願発明の構成は，当業者が容易に想到し得たものであるから，本願発明は，引用発明，引用例２に記載された発明，及び周知の技術に基づいて当業者が容易に発明することができたものである。
　
７．結言
　以上のとおり，本願発明は，引用発明，引用例２に記載された発明，及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，他の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。