【手続補正書】
【提出日】平成18年10月26日(2006.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．複数の第３ランナと複数の第４ランナとを有する第２接続層であって、前記第３および第４ランナは前記第１ランナおよび第２ランナと直交し、前記複数の第３ランナは、前記複数の第１ランナに複数接続され、前記複数の第４ランナは、前記複数の第２ランナに複数接続され、前記複数の第３ランナは前記複数の第４ランナと交互に配置される、第２接続層と、
ｆ．前記複数の第３ランナに複数接続された複数の第１パッドと、前記複数の第４ランナに複数接続された複数の第２パッドと、を有する第３接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにチェッカー盤パターンに配置される、第３接続層と、
を具備する横型パワーＭＯＳＦＥＴ半導体デバイスにおいて、
前記ソース要素およびドレイン要素への複数の電気的経路を有し、それによって、前記ソース要素およびドレイン要素のそれぞれに、抵抗が最小となる１つの電気的経路に沿って電流が流れる、横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項２】
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項１に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項３】
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．前記複数の第１ランナに複数接続された複数の第１パッドと、前記複数の第２ランナに複数接続された複数の第２パッドと、を有する第２接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにチェッカー盤パターンに配置される、第２接続層と、
を具備する横型パワーＭＯＳＦＥＴ半導体デバイスにおいて、
前記ソース要素およびドレイン要素への複数の電気的経路を有し、それによって、前記ソース要素およびドレイン要素のそれぞれに、抵抗が最小となる１つの電気的経路に沿って電流が流れる、横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項４】
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項３に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項５】
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．複数の第３ランナと複数の第４ランナとを有する第２接続層であって、前記第３および第４ランナは前記第１ランナおよび第２ランナと直交し、前記複数の第３ランナは、前記複数の第１ランナに複数接続され、前記複数の第４ランナは、前記複数の第２ランナに複数接続され、前記複数の第３ランナは前記複数の第４ランナと交互に配置される、第２接続層と、
ｆ．前記複数の第３ランナに複数接続された複数の第１パッドと、前記複数の第４ランナに複数接続された複数の第２パッドと、を有する第３接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにストライプパターンに配置される、第３接続層と、
を具備する横型パワーＭＯＳＦＥＴ半導体デバイスにおいて、
前記ソース要素およびドレイン要素への複数の電気的経路を有し、それによって、前記ソース要素およびドレイン要素のそれぞれに、抵抗が最小となる１つの電気的経路に沿って電流が流れる、横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項６】
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項５に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項７】
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．前記複数の第１ランナに複数接続された複数の第１パッドと、前記複数の第２ランナに複数接続された複数の第２パッドと、を有する第２接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにストライプパターンに配置される、第２接続層と、
を具備する横型パワーＭＯＳＦＥＴ半導体デバイスにおいて、
前記ソース要素およびドレイン要素への複数の電気的経路を有し、それによって、前記ソース要素およびドレイン要素のそれぞれに、抵抗が最小となる１つの電気的経路に沿って電流が流れる、横型パワーＭＯＳＦＥＴ半導体デバイス。
【請求項８】
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項７に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。