【事件の表示】
　特願２００６−５４５１１４「遊技機」拒絶査定不服審判事件〔平成１８年　５月２６日国際公開、ＷＯ２００６／０５４６２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年１１月１７日の出願（優先日：平成１６年１１月１９日）であって、平成２２年８月３日付け（発送：８月６日）で拒絶査定され、これに対し、同年１１月４日に拒絶査定不服審判の請求がなされ、同日付けで手続補正がなされたものである。
　
　
２．平成２２年１１月４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２２年１１月４日付けの手続補正を却下する。
　
［理由］
　（１）補正の内容
　平成２２年１１月４日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲は、
「【請求項１】
　スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用ＣＰＵとを備えた遊技機において、
　前記乱数発生手段で発生した前記乱数は変更手段を介して前記遊技制御用ＣＰＵに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用ＣＰＵとは主制御基板に備えられており、
　前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら２値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら２値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記ラッチ手段により保持された前記乱数値を２値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、
　前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列されたものであり、
　前記変更手段は、前記乱数発生手段、及び、前記遊技制御用ＣＰＵとともに前記主制御基板に備えられ、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子から並列に出力される前記乱数値の２値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して前記遊技制御用ＣＰＵに向けて一度に並列転送するものであり、
　前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用ＣＰＵが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、
　前記遊技制御用ＣＰＵは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の２値のビット列を受信するために前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、
　前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の２値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を上位桁二進数信号列（ｓ１１，ｓ１２，ｓ１３，・・・，ｓ１（ｍ−１），ｓ１ｍ）とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を下位桁二進数信号列（ｓ２１，ｓ２２，ｓ２３，・・・，ｓ２（ｍ−１），ｓ２ｍ）とし（但し、ｍは２以上の自然数である。）、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側である前記受信ポートで受信される前記乱数値の２値のビット列を上位桁二進数信号列（ｒ１１，ｒ１２，ｒ１３，・・・，ｒ１（ｍ−１），ｒ１ｍ）と下位桁二進数信号列（ｒ２１，ｒ２２，ｒ２３，・・・，ｒ２（ｍ−１），ｒ２ｍ）としたときに、送信側の下位桁二進数信号列の最下位桁信号（ｓ２１）が受信側の上位桁二進数信号列の最上位桁信号（ｒ１ｍ）となるように、送信側の下位桁二進数信号列の最下位からｋ（ｋ＝２，３，・・・，ｍ）桁上の信号（ｓ２ｋ）が受信側の上位桁二進数信号列の最上位からｋ桁下の信号（ｒ１（ｍ−ｋ＋１））となるように、送信側の上位桁二進数信号列の最上位桁信号（ｓ１ｍ）が受信側の下位桁二進数信号列の最下位桁信号（ｒ２１）となるように、送信側の上位桁二進数信号列の最上位からｋ（ｋ＝２，３，・・・，ｍ）桁下の信号（ｓ１（ｍ−ｋ＋１））が受信側の下位桁二進数信号列の最下位からｋ桁上の信号（ｒ２ｋ）となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え、その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用ＣＰＵの前記受信ポートとの間を順番に配線することにより、当該上位桁二進数信号列及び当該下位桁二進数信号列を受信側に送り、
　前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用ＣＰＵが遊技制御を実行することを特徴とする遊技機。」
　と補正された。
　
　本件補正は、補正前の請求項１において、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列されたものであり」という事項、および「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用ＣＰＵの前記受信ポートとの間を順番に配線することにより」という事項を付加し、受信ポートについて「前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた」という事項を付加し、さらに、上位乱数カウンタ及び下位乱数カウンタの出力について「複数の前記各出力端子それぞれから出力される」と特定したものであって、当該補正は、特許請求の範囲の減縮を目的とするものに該当すると認める。
　そこで、本件補正により補正された請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるかについて、以下検討する。
　
　（２）引用文献に記載された事項
　原査定の拒絶の理由において引用文献１として引用された特開２０００−２４２８６号公報（以下、「引用文献１」という。）には、図面とともに、以下の記載がある。
　
（ア）「【０００５】そこで、各請求項にそれぞれ記載された各発明は、上記した従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、次の点にある。
（請求項１）すなわち、請求項１記載の発明は、従来より不正防止の能力の優れた乱数発生装置を提供することができるようにしたものである。
【０００６】すなわち、ハードウェアによりビット配列を逆転するのみであり、これをソフトウェアで範囲判定すると、当選する時刻を乱数の周期内で分散させることができる。このため、乱数周期の位置を外部から推定することを困難にできるとともに、当選する時刻の幅を極小とでき、ねらうことも困難にできる。
（請求項２）請求項２記載の発明は、上記した請求項１記載の発明の目的に加え、次の点を目的とする。
【０００７】すなわち、請求項２記載の発明は、カウンタ回路を多段として、上位複数ビットと下位複数ビットに分けて、ビット配列を逆転させることができるようにしたものである。」
（イ）「【００１１】すなわち、カウンタ回路（例えば二段のカウンタ20,21）の各ビット出力端子と、ラッチ回路（例えばフィリップフロップ30）の各ビット入力端子とを接続するに際し、例えば図１に示すように、カウンタ回路（例えば二段のカウンタ20,21）の各ビット出力端子の配列を反転させて、ラッチ回路（例えばフィリップフロップ30）の各ビット入力端子にそれぞれ接続している。
【００１２】具体的には、カウンタ回路を構成する第１カウンタ(20)の最下位の０番ビット出力端子(QA)を、例えば図１に示すように、ラッチ回路を構成するフィリップフロップ(30)の最上位の７番ビット入力端子(D7)に接続する。同様に、第１カウンタ(20)の１番ビット出力端子(QB)をフィリップフロップ(30)の６番ビット入力端子(D6)に、第１カウンタ(20)の２番ビット出力端子(QC)をフィリップフロップ(30)の５番ビット入力端子(D5)に、第１カウンタ(20)の最上位の３番ビット出力端子(QD)をフィリップフロップ(30)の４番ビット入力端子(D4)にそれぞれ接続している。
【００１３】また、カウンタ回路を構成する第２カウンタ(21)の最上位の３番ビット出力端子(QD)を、例えば図１に示すように、ラッチ回路を構成するフィリップフロップ(30)の最下位の０番ビット入力端子(D0)に接続する。同様に、第２カウンタ(21)の２番ビット出力端子(QC)をフィリップフロップ(30)の１番ビット入力端子(D1)に、第２カウンタ(21)の１番ビット出力端子(QB)をフィリップフロップ(30)の２番ビット入力端子(D2)に、第２カウンタ(21)の最下位の０番ビット出力端子(QA)をフィリップフロップ(30)の３番ビット入力端子(D3)にそれぞれ接続している。」
（ウ）「【００１５】第１に、例えば図１に示すように、カウンタ回路を多段として、初段のカウンタ回路（例えば第１カウンタ20）の桁上げ出力を次段のカウンタ回路（例えば第２カウンタ21）に入力し、上位複数ビットと下位複数ビットとを形成している。
【００１６】第２に、多段のカウンタ回路（例えば二段のカウンタ20,21）の各ビット出力端子と、ラッチ回路（例えばフィリップフロップ30）の各ビット入力端子とを接続するに際し、例えば図１に示すように、カウンタ回路（例えば二段のカウンタ20,21）における上位複数ビットを形成する各ビット出力端子の配列を反転させて、ラッチ回路（例えばフィリップフロップ30）の各ビット入力端子にそれぞれ接続している。
【００１７】そして、例えば図１に示すように、カウンタ回路（例えば二段のカウンタ20,21）における下位複数ビットを形成する各ビット出力端子の配列を反転させて、ラッチ回路（例えばフィリップフロップ30）の各ビット入力端子にそれぞれ接続している。
【００１８】具体的には、カウンタ回路を構成する第２カウンタ(21)の０番〜３番ビット出力端子(QA〜QD)は、上位複数ビットを形成する。そして、第２カウンタ(21)の最上位の３番ビット出力端子(QD)を、例えば図１に示すように、ラッチ回路を構成するフィリップフロップ(30)の最下位の０番ビット入力端子(D0)に接続する。同様に、第２カウンタ(21)の２番ビット出力端子(QC)をフィリップフロップ(30)の１番ビット入力端子(D1)に、第２カウンタ(21)の１番ビット出力端子(QB)をフィリップフロップ(30)の２番ビット入力端子(D2)に、第２カウンタ(21)の最下位の０番ビット出力端子(QA)をフィリップフロップ(30)の３番ビット入力端子(D3)にそれぞれ接続している。
【００１９】また、カウンタ回路を構成する第１カウンタ(20)の０番〜３番ビット出力端子(QA〜QD)は、下位複数ビットを形成する。そして、第１カウンタ(20)の最下位の０番ビット出力端子(QA)を、例えば図１に示すように、ラッチ回路を構成するフィリップフロップ(30)の最上位の７番ビット入力端子(D7)に接続する。同様に、第１カウンタ(20)の１番ビット出力端子(QB)をフィリップフロップ(30)の６番ビット入力端子(D6)に、第１カウンタ(20)の２番ビット出力端子(QC)をフィリップフロップ(30)の５番ビット入力端子(D5)に、第１カウンタ(20)の最下位の３番ビット出力端子(QD)をフィリップフロップ(30)の４番ビット入力端子(D4)にそれぞれ接続している。」
（エ）「【００２２】上記遊技機は、例えばパチンコ機を例に挙げて説明するが、これに限らず、スロットマシン、アレンジ機、雀球機のほか、他のゲーム機でも使用することができる。
【００２３】上記乱数発生装置10には、図１に示すように、大別すると、カウンタ回路と、ラッチ回路とから構成されている。
（カウンタ20,21）上記カウンタ回路は、図１に示すように、多段、例えば二段に接続され、各カウンタ回路は、４ビットのカウンタ20,21から構成されている。
【００２４】実際の乱数は、図１に示す乱数発生装置10全体を多段とし、パチンコ機では例えば１４〜１６ビット程度が用いられている。」
（オ）「【００２６】そして、初段の第１カウンタ20のＣＡＲＲＹ端子を、次段の第２カウンタ21のＥＮＴ端子に接続し、上位複数ビットと下位複数ビットとを形成している。
（フィリップフロップ30）前記ラッチ回路は、図１に示すように、例えばフィリップフロップ30から構成されている。」
（カ）「【００２８】そして、フィリップフロップ30の各ビット入力端子D0〜D7と、二段のカウンタ20,21の各ビット出力端子QA〜QDとを接続するに際し、二段のカウンタ20,21の各ビット出力端子QA〜QDの配列を反転させて、フィリップフロップ30の各ビット入力端子D0〜D7にそれぞれ接続している。
【００２９】具体的には、第２カウンタ21の０番〜３番ビット出力端子QD〜QAは、上位複数ビットを形成する。そして、第２カウンタ21の最上位の３番ビット出力端子QDを、フィリップフロップ30の最下位の０番ビット入力端子D0に接続する。同様に、第２カウンタ21の２番ビット出力端子QCをフィリップフロップ30の１番ビット入力端子D1に、第２カウンタ21の１番ビット出力端子QBをフィリップフロップ30の２番ビット入力端子D2に、第２カウンタ21の最下位の０番ビット出力端子QAをフィリップフロップ30の３番ビット入力端子D3にそれぞれ接続している。
【００３０】また、第１カウンタ20の０番〜３番ビット出力端子QA〜QDは、下位複数ビットを形成する。そして、第１カウンタ20の最下位の０番ビット出力端子QAを、フィリップフロップ30の最上位の７番ビット入力端子D7に接続する。同様に、第１カウンタ20の１番ビット出力端子QBをフィリップフロップ30の６番ビット入力端子D6に、第１カウンタ20の２番ビット出力端子QCをフィリップフロップ30の５番ビット入力端子D5に、第１カウンタ20の最下位の３番ビット出力端子QDをフィリップフロップ30の４番ビット入力端子D4にそれぞれ接続している。
【００３１】なお、第１、第２カウンタ20,21の各ビット出力QD〜QAの配列を全体として反転させる場合に限らず、第１、第２カウンタ20,21の各ビット出力QD〜QAの配列を個々に反転させても良い。
（スタートスイッチ端子40）上記乱数発生装置10の入力段には、図１に示すように、スタートスイッチ端子40と、クロック端子50、リセット端子60がそれぞれ接続されている。
【００３２】上記スタートスイッチ端子40は、例えばパチンコ機では、図示しないが、始動口に入賞した打球を検出するスイッチに接続され、当該スイッチにより打球が検出されると、スタートスイッチ端子40からはタイミング信号が出力される。
【００３３】そして、上記スタートスイッチ端子40は、フィリップフロップ30のＣＫ端子に接続され、タイミング信号の入力時に、フィリップフロップ30の各ビット出力端子Q0〜Q7からカウンタ値が出力される。
【００３４】なお、上記したタイミング信号の発生は、始動口への打球に限らず、通常遊技より遊技者に有利な特別遊技中のいわゆるＶ入賞時でも良い。すなわち、上記したパチンコ機のスイッチに限らず、パチンコ機の他のスイッチやセンサーでも良く、乱数の抽選の契機となるタイミング信号が出力されれば良い。また、パチンコ機に限らず、スロットマシンのスタートスイッチやセンサーから出力されたもので良い。
（クロック端子50）上記クロック端子50には、図示しないが、クロック発生回路や分周回路が接続され、基準クロック信号が出力される。
【００３５】そして、クロック端子を、二段のカウンタ20,21の各ＣＫ端子にそれぞれ並列に接続する。
【００３６】なお、上記クロック発生回路や分周回路は、乱数発生装置10の内部に設けても良い。
（リセット端子60）リセット端子60からリセット信号が出力され、当該リセット端子60を、二段のカウンタ20,21の各ＣＬＲ端子に反転させてそれぞれ並列に接続する。
（Ｉ／Ｏデータバス70）上記乱数発生装置10の出力段には、図１に示すように、８ビットのＩ／Ｏデータバス70がそれぞれ接続されている。
【００３７】すなわち、の８ビットの各ビット入力端子DB0〜DB7には、フィリップフロップ30の８ビットの各ビット出力端子Q0〜Q7がそれぞれ接続され、フィリップフロップ30の８ビットのカウント値が、図示しないが、ＣＰＵで乱数値として使用されている。」
　
　以上、（ア）ないし（カ）の記載、および図面を総合すると、引用文献１には、
「１　遊技機用の乱数発生装置であり、外部から当たり時刻を推定して抽選確率を操作する不正を防止できるものである。当該乱数発生装置は、スロットマシンで使用することができる。
　２　クロック発生回路から発せられクロック端子５０に入力された基準クロック信号は、初段の第１カウンタ２０で計数され、当該第１カウンタ２０の出力はそれぞれ２値のビットに対応した複数個順番に並んだ出力端子ＱＡ〜ＱＤから２値のビット列として並列に出力され、また、第１カウンタ２０の桁上げ出力は次段の第２カウンタ２１に入力されて計数され、当該第２カウンタ２１の出力はそれぞれ２値のビットに対応した複数個順番に並んだ出力端子ＱＡ〜ＱＤから２値のビット列として並列に出力される。
　３　第１カウンタ２０の出力端子ＱＡ〜ＱＤは、上位桁と下位桁の関係が逆になるようにフリップフロップ３０の入力端子Ｄ４〜Ｄ７に接続され、そして第２カウンタ２１の出力端子ＱＡ〜ＱＤは、上位桁と下位桁の関係が逆になるようにフリップフロップ３０の入力端子Ｄ０〜Ｄ３に接続される。
　４　スタートスイッチ端子４０からタイミング信号が入力されると、フリップフロップ３０に入力されている第１カウンタ２０および第２カウンタ２１の入力値が保持され、当該保持された入力値が出力端子Ｑ０〜Ｑ７から並列に２値のビット列としてＩ／Ｏデータバスに一度に並列出力され、当該出力はＣＰＵで乱数値として使用される。前記タイミング信号はスロットマシンのスタートスイッチから出力されたもので良い。」
　という発明が開示されていると認めることができる。
（以下、この発明を「引用発明１」という。）
　
　（３）対比
　引用発明１の「カウンタ２０」および「カウンタ２１」は、それぞれ本件補正発明の「下位乱数カウンタ」および「上位乱数カウンタ」に相当し、また、引用発明１の「フリップフロップ３０」および「第１カウンタ２０の出力端子ＱＡ〜ＱＤとフリップフロップ３０の入力端子Ｄ４〜Ｄ７とを接続し、第２カウンタ２１の出力端子ＱＡ〜ＱＤとフリップフロップ３０の入力端子Ｄ０〜Ｄ３とを接続」する手段は、その配置関係および接続関係は別にして、機能的にはそれぞれ本件補正発明の「ラッチ手段」および「変更手段」に相当する。
　そして、引用発明１の第１、第２カウンタ２０，２１およびフリップフロップ３０の両者が、本件補正発明の乱数発生手段に対応する。
　引用発明１の「スロットマシンのスタートスイッチ」、「ＣＰＵ」は、それぞれ本件補正発明の「スタートレバー」、「遊技制御用ＣＰＵ」に相当する。
　本件補正発明において、
「前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の２値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を上位桁二進数信号列（ｓ１１，ｓ１２，ｓ１３，・・・，ｓ１（ｍ−１），ｓ１ｍ）とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を下位桁二進数信号列（ｓ２１，ｓ２２，ｓ２３，・・・，ｓ２（ｍ−１），ｓ２ｍ）とし（但し、ｍは２以上の自然数である。）、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側で受信される前記乱数値の２値のビット列を上位桁二進数信号列（ｒ１１，ｒ１２，ｒ１３，・・・，ｒ１（ｍ−１），ｒ１ｍ）と下位桁二進数信号列（ｒ２１，ｒ２２，ｒ２３，・・・，ｒ２（ｍ−１），ｒ２ｍ）としたときに、送信側の下位桁二進数信号列の最下位桁信号（ｓ２１）が受信側の上位桁二進数信号列の最上位桁信号（ｒ１ｍ）となるように、送信側の下位桁二進数信号列の最下位からｋ（ｋ＝２，３，・・・，ｍ）桁上の信号（ｓ２ｋ）が受信側の上位桁二進数信号列の最上位からｋ桁下の信号（ｒ１（ｍ−ｋ＋１））となるように、送信側の上位桁二進数信号列の最上位桁信号（ｓ１ｍ）が受信側の下位桁二進数信号列の最下位桁信号（ｒ２１）となるように、送信側の上位桁二進数信号列の最上位からｋ（ｋ＝２，３，・・・，ｍ）桁下の信号（ｓ１（ｍ−ｋ＋１））が受信側の下位桁二進数信号列の最下位からｋ桁上の信号（ｒ２ｋ）となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え」るとは、
　本願第５図に示されているような接続手段、すなわち、上位ビット列の最上位桁に対応する端子から下位ビット列の最下位桁に対応する端子まで順に一つづつ下位の桁に対応する端子が並んでいる複数の出力端子に対して、前記複数の出力端子と同数であって、かつ前記上位ビット列の最上位桁から下位ビット列の最下位桁まで順に一つづつ下位の桁に対応するポートが並んでいる複数の受信ポートが備えられており、前記上位ビット列の最上位桁に対応する端子から下位ビット列の最下位桁に対応する端子までの並び順全体が逆転されて、前記上位ビット列の最上位桁から下位ビット列の最下位桁まで順に並んだそれぞれのポートに接続される手段のことを意味していると理解できる。
　一方、引用発明１は図１にあるように、上位ビット列（カウンタ２１の出力）の最上位桁に対応する出力端子（ＱＤ）から上位ビット列の最下位桁に対応する出力端子（ＱＡ）が、フリップフロップ３０の下位ビット列の最上位桁の入力端子（Ｄ３）から下位ビット列の最下位桁に対応する入力端子（Ｄ０）とその並び順が逆転されて接続され、そして、下位ビット列（カウンタ２０）の最上位桁に対応する出力端子（ＱＤ）から下位ビット列の最下位桁に対応する出力端子（ＱＡ）までが、上位ビット列の最上位桁の入力端子（Ｄ７）から上位ビット列の最下位桁に対応する入力端子（Ｄ４）とその並び順が逆転されて接続されたものであるが、結局のところ、引用発明１の前記出力端子と入力端子の接続関係は本件補正発明と同じであると認めることができる。
　したがって、引用発明１と本件補正発明は、上記した「前記変更手段は、送信側である・・・各ビット列の順序を順番に入れ替え」る点で一致する。
　ところで、引用発明１の乱数発生装置はスロットマシンで使用できることが記載されているから、引用発明１は一般的なスロットマシンの構成を備えているものに使用されていることが前提である。
　そして、一般的なスロットマシンにおいて、遊技制御用ＣＰＵは、乱数発生装置から送信された乱数値を受信ポートから取得し、取得された乱数値に基づいて抽選を行い、さらに当該抽選結果に基づいて遊技を制御すること、並びに、スタートスイッチの操作により操作検出センサから操作信号が出力されると、当該操作信号に基づいて乱数値を抽出し、さらにゲームを開始することなどは周知技術である。
　
　以上のことからすれば、引用発明１と本件補正発明は、
　＜一致点＞
「スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用ＣＰＵとを備えた遊技機において、
　前記乱数は変更手段を介して前記遊技制御用ＣＰＵに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用ＣＰＵとが備えられており、
　前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら２値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら２値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記乱数値を２値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、
　前記変更手段は、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子から並列に出力される前記乱数値の２値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して並列転送するものであり、
　前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用ＣＰＵが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、
　前記遊技制御用ＣＰＵは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の２値のビット列を受信するために前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、
　前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の２値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を上位桁二進数信号列（ｓ１１，ｓ１２，ｓ１３，・・・，ｓ１（ｍ−１），ｓ１ｍ）とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される２値のビット列を下位桁二進数信号列（ｓ２１，ｓ２２，ｓ２３，・・・，ｓ２（ｍ−１），ｓ２ｍ）とし（但し、ｍは２以上の自然数である。）、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側で受信される前記乱数値の２値のビット列を上位桁二進数信号列（ｒ１１，ｒ１２，ｒ１３，・・・，ｒ１（ｍ−１），ｒ１ｍ）と下位桁二進数信号列（ｒ２１，ｒ２２，ｒ２３，・・・，ｒ２（ｍ−１），ｒ２ｍ）としたときに、送信側の下位桁二進数信号列の最下位桁信号（ｓ２１）が受信側の上位桁二進数信号列の最上位桁信号（ｒ１ｍ）となるように、送信側の下位桁二進数信号列の最下位からｋ（ｋ＝２，３，・・・，ｍ）桁上の信号（ｓ２ｋ）が受信側の上位桁二進数信号列の最上位からｋ桁下の信号（ｒ１（ｍ−ｋ＋１））となるように、送信側の上位桁二進数信号列の最上位桁信号（ｓ１ｍ）が受信側の下位桁二進数信号列の最下位桁信号（ｒ２１）となるように、送信側の上位桁二進数信号列の最上位からｋ（ｋ＝２，３，・・・，ｍ）桁下の信号（ｓ１（ｍ−ｋ＋１））が受信側の下位桁二進数信号列の最下位からｋ桁上の信号（ｒ２ｋ）となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え、
　前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用ＣＰＵが遊技制御を実行する遊技機。」
　である点で一致しているということができ、そして以下の点で相違している。
　
　＜相違点１＞
　本件補正発明は、変更手段、乱数発生手段、及び、遊技制御用ＣＰＵがともに主制御基板に備えられているのに対し、
　引用発明１は、変更手段、乱数発生手段、及び、遊技制御用ＣＰＵに対応する構成を備えているものの、それらがどこに備えられているのか不明である点。
　＜相違点２＞
　本件補正発明は、上位乱数カウンタ及び前記下位乱数カウンタ自体にラッチ手段が設けられて一体となった乱数発生手段を備えたものであり、そして当該乱数発生手段に出力端子が設けられ、この出力端子とＣＰＵの受信ポートが変更手段を介して接続されているのに対し、
　引用発明１は、第１カウンタ２０及び第２カウンタ２１（上位乱数カウンタ及び下位乱数カウンタに対応するもの）に出力端子が設けられ、この出力端子とフリップフロップ３０（ラッチ手段に対応するもの）の入力端子が変更手段を介して接続され、さらにフリップフロップ３０の出力端子とＣＰＵの受信ポートが接続されている点。
　＜相違点３＞
　本件補正発明は、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列されたもの」であるのに対し、
　引用発明１は、第１カウンタ２０及び第２カウンタ２１のそれぞれは、各最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んでいるものの、全体としては最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列されていない点。
　＜相違点４＞
　本件補正発明の「変更手段」は、「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用ＣＰＵの前記受信ポートとの間を順番に配線する」ような配線構造を有しているのに対し、
　引用発明１は、出力端子と入力端子との配線の構造について明確でない点。
　
　（４）判断
　＜相違点１＞について
　スロットマシン等の遊技機において、乱数発生装置や遊技制御用ＣＰＵ、並びにその間を接続する手段を同一基板（普通は主制御基板）上に備えたものは、周知文献を示すまでもないありふれたものであるから、相違点１に係る構成は当業者が適宜なし得たものと認められる。
　＜相違点２＞について
　拒絶理由通知書において引用文献３として引用された特開２００３−１５０３７３号公報（特に、図１参照）には、カウンタ２４とラッチ回路２６を一体にしてラッチカウンタ２２を構成し、当該ラッチカウンタ２２の出力端子（Ｑ０〜Ｑ７）をビット順列変更バス２８を介してＣＰＵ４０のデータ入力端子（Ｄ０〜Ｄ７）と接続するものが記載されており（以下、この発明を「引用発明３」という。）、そして当該引用発明３は、引用発明１と同様の乱数発生装置に関するものであるから、引用発明１の、第１及び第２カウンタ２０，２１、フリップフロップ３０、並びにビット端子の配列を反転させる接続構造、とからなる乱数発生装置を、相違点２に係る本件補正発明のような構成に換えることは、引用発明３から当業者が容易に想到できたと認められる。
　＜相違点３＞および＜相違点４＞について
　相違点３および相違点４は、相互に関連するので、一体として判断する。
　カウンタの出力として、最上位ビットに対応する出力端子から最下位ビットに対応する出力端子までの全体を順番に並んで配列することは、例えば特開昭６０−２０４０３２号公報にも記載されているように周知な技術である。
　また、拒絶理由通知書において引用文献２として引用された特開２００１−３７９５５号公報（特に、段落【００１７】および図２参照）には、第２ビット列発生手段１２の出力とビット列抽出手段１４の出力をビット配列入替え手段１３で接続するに際し、図２に示されるように信号線をクロスさせてハードウエア上で接続することが記載されているから、引用文献２には、その順番に入れ替えられる各ビット列の順序に応じて規則的に、各出力端子と各入力端子との間を順番に配線する変更手段（以下、この発明を「引用発明２」という。）が開示されているということができる。
　上記した周知技術および引用発明２を勘案すると、引用発明１において、第１カウンタ２０及び第２カウンタ２１のそれぞれの出力端子を、全体として最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列することは適宜なし得ることであり、そして入出力間を接続する変更手段の配線構造を相違点４に係る構成とすることは、引用発明２から当業者が容易に想到し得たものと認められる。
　なお、請求人は、相違点３、４に係る事項によって「見た目にも整然と配線されているので、変更手段の配線の並べ替えによる不正行為が発生した場合には、変更手段の配線パターンを見ることにより当該不正行為を容易に発見することができる」という作用効果を有する旨の主張をしている。
　この主張は、出力端子の配列および変更手段の配線構造が目視可能であることが前提であるところ、請求項１には「出力端子が複数個順番に並んで配列されている」、「順番に配線する」という事項しか特定されておらず、「配列されている」こと、あるいは「配線する」ことが必ずしも「出力端子の配列および配線パターンを見ることができる」ことと同じではない（出力端子の配列やハードウエア的な配線が外部から目視できない場合がある）から、請求項１には請求人の主張の前提となる構成が特定されているとはいえない。
　そして、そもそも本願当初明細書には、出力端子の配列や変更手段の配線パターンが目視可能であることは記載されておらず、しかも、当該請求人の主張に係る作用効果も記載されていない。
　したがって、上記請求人の主張は、根拠がないものであって採用することができない。
　なお、仮に本件補正発明に係る出力端子の配列が目視可能で、かつ変更手段は、（ハードウエア的に）配線したが故に配線パターンが目視可能であるとしても、引用発明１の出力端子も目視できるといえるし、引用文献２に記載された配線も「ハードウエア上で配線する」ものであるから目視可能なものであり、本件補正発明と同様の作用効果を生じるものといえ、特段のものとは認められない。
　さらに、本件補正発明の作用効果を総合的に勘案しても、本件補正発明に格別のものを認めることができない。
　以上のように、本件補正発明は、引用発明１ないし引用発明３、および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本件補正発明は、特許法第２９条第２項の規定により、その特許出願の際に独立して特許を受けることができない。
　
　（５）本件補正発明についてのまとめ
　以上のとおり、本件補正は、平成１８年法律特許第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
３．本件発明について
　（１）本件発明及び引用文献に記載された発明
　平成２２年１１月４日付けの手続補正は上記のとおり却下されたので、請求項１に係る発明は、平成２２年５月２５日付け手続補正書により補正された特許請求の範囲に記載されたとおりのものである。
　そして、その請求項１により特定される発明（以下、「本件発明」という。）は次のとおりである。
　
「【請求項１】
　スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用ＣＰＵとを備えた遊技機において、
　前記乱数発生手段で発生した前記乱数は変更手段を介して前記遊技制御用ＣＰＵに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用ＣＰＵとは主制御基板に備えられており、
　前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら２値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら２値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記ラッチ手段により保持された前記乱数値を２値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、
　前記変更手段は、前記乱数発生手段、及び、前記遊技制御用ＣＰＵとともに前記主制御基板に備えられ、前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力される前記乱数値の２値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して前記遊技制御用ＣＰＵに向けて一度に並列転送するものであり、
　前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用ＣＰＵが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、
　前記遊技制御用ＣＰＵは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の２値のビット列を受信するための受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、
　前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から出力される前記乱数値の２値のビット列のうち、前記上位乱数カウンタから出力される２値のビット列を上位桁二進数信号列（ｓ１１，ｓ１２，ｓ１３，・・・，ｓ１（ｍ−１），ｓ１ｍ）とし、前記下位乱数カウンタから出力される２値のビット列を下位桁二進数信号列（ｓ２１，ｓ２２，ｓ２３，・・・，ｓ２（ｍ−１），ｓ２ｍ）とし（但し、ｍは２以上の自然数である。）、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側である前記受信ポートで受信される前記乱数値の２値のビット列を上位桁二進数信号列（ｒ１１，ｒ１２，ｒ１３，・・・，ｒ１（ｍ−１），ｒ１ｍ）と下位桁二進数信号列（ｒ２１，ｒ２２，ｒ２３，・・・，ｒ２（ｍ−１），ｒ２ｍ）としたときに、送信側の下位桁二進数信号列の最下位桁信号（ｓ２１）が受信側の上位桁二進数信号列の最上位桁信号（ｒ１ｍ）となるように、送信側の下位桁二進数信号列の最下位からｋ（ｋ＝２，３，・・・，ｍ）桁上の信号（ｓ２ｋ）が受信側の上位桁二進数信号列の最上位からｋ桁下の信号（ｒ１（ｍ−ｋ＋１））となるように配線を接続し、送信側の上位桁二進数信号列の最上位桁信号（ｓ１ｍ）が受信側の下位桁二進数信号列の最下位桁信号（ｒ２１）となるように、送信側の上位桁二進数信号列の最上位からｋ（ｋ＝２，３，・・・，ｍ）桁下の信号（ｓ１（ｍ−ｋ＋１））が受信側の下位桁二進数信号列の最下位からｋ桁上の信号（ｒ２ｋ）となるように配線を接続することにより、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替えて当該上位桁二進数信号列及び当該下位桁二進数信号列を受信側に送り、
　前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用ＣＰＵが遊技制御を実行することを特徴とする遊技機。」
　
　（２）対比・判断
　本件発明は、前記２．で検討した本件補正発明から、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの２値のビットに対応する出力端子が複数個順番に並んで配列されたものであり」という事項、「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用ＣＰＵの前記受信ポートとの間を順番に配線することにより」という事項、「前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた」という事項、「複数の前記各出力端子それぞれから」という事項を削除したものである。
　そうすると、本件発明の構成要件を全て含み、さらに他の構成要件を付加して発明を限定したものに相当する本件補正発明が、前記２．（４）に記載したとおり、引用発明１ないし引用発明３、および周知技術に基づいて当業者が容易に発明をすることができたものであるから、本件発明も、同様の理由により、当業者が容易に発明をすることができたものである。
　
　
　（３）むすび
　以上のとおり、本件発明は、引用発明１ないし引用発明３、および周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、拒絶されるべきものである。
　よって、結論のとおり審決する。