【事件の表示】
　特願２００２−５０８２０８「安全なメモリ区分を使用した安全な実行のための方法および装置」拒絶査定不服審判事件〔平成１４年　１月１０日国際公開、ＷＯ０２／０３２０８、平成１６年　７月２９日国内公表、特表２００４−５２３０１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、
２００１年６月７日（パリ条約による優先権主張外国庁受理２０００年６月３０日、アメリカ合衆国）を国際出願日とする出願であって、
平成１５年１月６日付けで特許法第１８４条の５第１項の規定による書面、及び、特許法第１８４条の４第１項の規定による国際出願日における明細書、請求の範囲、図面の翻訳文が提出され、
同年２月３日付けで手続補正書が提出されると共に、
平成１６年１月８日付けで審査請求がなされ、
平成１８年１１月１７日付けで拒絶理由通知（同年１１月２１日発送）がなされ、
平成１９年２月１６日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成２０年９月８日付けで拒絶査定（同年９月１６日発送）がなされたものである。
　
　本件審判請求は、
平成２０年１２月１５日付けで、上記拒絶査定を不服としてなされたもので、
同日付けで手続補正書が提出され、
平成２１年３月２６日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
平成２２年８月２３日付けで当該報告に対する意見を求める旨の審尋（同年８月３１日発送)がなされ、これに対して
同年１１月３０日付けで回答書が提出され、
平成２３年４月１８日付けで拒絶理由通知（同年４月２６日発送）（以下「当審拒絶理由通知」と記す。）がなされ、これに対して
同年１０月２６日付けで意見書が提出されている。
　
　
２．本願発明の認定
　本願の請求項１に係る発明（以下「本願発明」と言う。）は、上記平成２０年１２月１５日付けの手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「第１のメモリとプロセッサとを備えるコンピュータ・システムであって、前記プロセッサが、
　実行ユニットと、そして
　その実行ユニットに結合された前記第１のメモリに結合された安全な区分実施ロジックであって、仮想メモリ位置の安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジックとを含み、
　前記安全な区分実施ロジックは区分エントリ・ポイントへの命令または前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする、コンピュータ・システム。」
　
　
３．引用文献
　上記当審拒絶理由通知において引用された、下記引用文献には、それぞれ、下記の引用文献記載事項が記載されている。（下線は当審付与。）
　
　
＜引用文献１＞
　特開平１０−２２８４２１号公報（平成１０年８月２５日出願公開）
　
　＜引用文献記載事項１−１＞
「【請求項１】　メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、
前記保護領域のアドレスを保持する第２のアドレス保持手段と、
前記保護領域へのアクセスが許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域へのアクセス命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセスが許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときにメモリアクセスを禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。
【請求項２】　メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、
前記保護領域のアドレスを保持する第２のアドレス保持手段と、
前記保護領域への分岐が許されている分岐命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示す分岐先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域への分岐命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域への分岐命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域への分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときに分岐命令の実行を禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。」
　
　＜引用文献記載事項１−２＞
「【０００１】
【発明の属する技術分野】
本発明は、コンピュータシステム等におけるメモリアクセス制御回路に係り
　
　＜引用文献記載事項１−３＞
「【０００８】
【発明の実施の形態】
実施の形態の１．以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態を示すメモリアクセス制御回路のブロック図である。
本実施の形態のメモリアクセス制御回路は、ＣＰＵ１、製造時に書き込みが行われ以後は書き換えることのできないマスクＲＯＭ（Read Only Memory）２、書き込みと消去が電気的に可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）３、ＲＡＭ（Random Access Memory）４、データ情報をやり取りするためのデータバス５、アドレス情報をやり取りするためのアドレスバス６、インストラクションバス７から構成されている。
　
　＜引用文献記載事項１−４＞
「【０００９】そして、
ＣＰＵ１は、図示しないアキュムレータ等の汎用レジスタや論理演算ユニットの他に、
第１のアドレス保持手段となる命令フェッチアドレスレジスタ１４
第２のアドレス保持手段となるエリアテーブル１５
第３のアドレス保持手段となるエリアテーブル１６
アクセス検出回路１７
比較回路１８
禁止手段
　
　＜引用文献記載事項１−５＞
「【００１１】次に、このようなメモリアクセス制御回路の動作を説明する。図２はメモリアクセス制御回路の動作を説明するためのタイミングチャート図である。
このメモリアクセス制御回路を含むコンピュータシステムは
　
　
＜引用文献２＞
　特開昭５７−０８１６５０号公報（昭和５７年５月２１日出願公開）
　
　＜引用文献記載事項２−１＞
「データ処理装置では、通常、特権レベルが互に異なる複数個の動作モードを設け、特権レベルの低いモードではシステムの動作環境に影響を与える命令の実行を許さず、特権レベルが高くなるほど、これら命令の使用を許すように構成する。特権の低いモードで実行されているプログラムが、より高い特権レベルでしか許されない命令を実行することが必要になつた場合は、特権の高いモードのプログラムにその実行を依頼する。この場合、特権の低いモードのプログラムは特権の高いモードのプログラムの処理ルーチンを分岐命令で呼ぶが、特権の高いモードのプログラムは特権の低いモードのプログラムの上記要求が正当のものであるか否かを渡されたパラメータ等の解析を通じて厳密にチエツクする必要がある。したがつて、特権の高いモードのプログラムでの制御を受け入れる入口点（entry point，エントリポイント）を定めておき、特権の低いモードのプログラムが上記入口点以外の点で特権の高いモードのプログラムへ、直接、制御を渡そうとした場合はエラーとして検出せねばならぬ。
　従来のこの種の装置の一例を第１図に示す。第１図において(1)は命令アドレスレジスタ、(2)は主記憶、(3)は主記憶(2)内のより高い特権を持つ領域、(4)は主記憶(2)内のより低い特権を持つ領域、(5)は主記憶(2)内の一つのアドレスに格納されている命令、(6)は命令(5)を格納するバツフアレジスタ、(7)はバツフアレジスタ(6)の内容が分岐命令であつた場合、その分岐命令であることを示すコードを格納しているコード部、(8)はその場合の分岐先アドレスを格納している分岐アドレス部、(9)は比較器、(10)は主記憶(2)内に設けられエントリポイントの範囲を定義する情報を保持するエントリポイント制御回路、(11)はエントリポイント領域のサイズを保持するフイールド、(12)はエントリポイント領域の開始アドレスを保持する情報、(13)はエントリポイント領域、(16)は有効性チエツク部である。
　次に第１図に示す回路の動作を説明する。第１図に示す例では命令アドレスレジスタ(1)のアドレスは領域(4)内の命令(5)を指定しており、命令(5)は一たんバッファレジスタ(6)に入力される。此処でコード部(7)を解読すると、この命令(5)が分岐命令であることがわかる。分岐命令の場合比較器(9)は命令アドレスレジスタ(1)のアドレスが示している領域と分岐アドレス部(8)の分岐先アドレスが示している領域とが特権レベルが同一のものであるかどうかを検出する。通常の場合は、比較器(9)で全アドレスを比較する必要はなく、特権レベルの指示を兼ねているビツト（多くの場合上位の１ビツト乃至２ビツト程度）だけを比較すればよい。比較したビツトが一致すれば信号線(14)に信号が出力されて両者の特権レベルが同一であることを示しバッフアレジスタ(6)内の分岐命令は実行される。比較したビツトが不一致の場合は信号線(15)に信号が出力されて両者の特権レベルが異なることを示し分岐有効性チエツク部(16)が起動され分岐アドレス部(8)の示す分岐先が正しいエントリポイントであるかどうかのチエツクがなされる。
　各特権レベル領域にはエントリポイントの開始アドレス(12)とそのサイズ(11)とを保持するエントリポイント制御情報(12)がその領域（第１図に示す場合は領域(3)）の固定番地に格納されている。開始アドレス値がＡ，サイズ（長さ）がｎの場合、エントリポイントはＡとＡ＋(n−1)の範囲となる。
　バツフアレジスタ(6)の分岐アドレス部(8)の内容とエントリポイント制御情報(10)の内容とを分岐有効性チエツク部(16)へ入力して、分岐アドレス部(8)の示す値が上記ＡとＡ＋(n−1)の範囲内にあるか否かをしらべ、この範囲内にあればバツフアレジスタ(6)の分岐命令は実行され、上記範囲内になければエラー検出信号を信号線(17)上に出力して分岐命令の実行を取りやめる。」（第１頁下右欄第１４行〜第２頁下右欄第５行）
　
　
＜引用文献３＞
　国際公開第２０００／２３８７５号（２０００年４月２７日国際公開）
　（特表２００２−５２８７８６号公報に対応）
　
　＜引用文献記載事項３−１＞
「Many processor resources,such as control of the virtual memory system itself, input and output operations, and system control functions are protected from accidental or malicious misuse by enclosing them in a protective, privileged region. Entry to this region must be established only though particular entry points, called gateways, to maintain the integrity of these protected regions.」（２０頁３〜７行）
（対応する公表公報の記載：「仮想メモリシステム自体の制御、入出力操作及びシステム制御機能のような多くのプロセッサリソースはそれらを保護特権領域に包囲することにより偶発的な又は不正誤用から保護される。この領域へのエントリーは、これらの保護領域の完全性を維持するためにゲートウエイと呼ばれる特定のエントリーポイントを通してのみ確立されなければならない。」（６４頁１５行〜１９行））
　
　
＜引用文献４＞
　特開昭５７−０８３８５０号公報（昭和５７年５月２５日出願公開）
　
　＜引用文献記載事項４−１＞
「分岐制御情報テーブル(12)において自己領域からの分岐は常に許可されるので自己領域に対応するビツトは常に論理「１」に設定され、これはいわば冗長情報であるので、分岐制御情報テーブル(12)はその性質上からは、自己領域以外の各領域からの分岐についてこれを許可するか否かの情報を記憶するテーブルと言うことができるが、実際にはテーブルを読出し易い形にするために自己領域に対応するビツトをも含んでいる。」（第３頁上左欄第８行〜同頁同欄第１７行）
　
　
＜引用文献５＞
　特開平０９−１６０８３１号公報（平成９年６月２０日出願公開）
　
　＜引用文献記載事項５−１＞
「【００１４】図３にアドレス空間の割付の例を示す。同図（ａ）において、アドレス空間が３０１のように空間１，空間２，空間３というように分割されているとする。この場合、同図（ｂ）に示す通り３空間のアクセスの対応が考えられる。３０３には命令の位置する空間、３０４には３０３の命令がアクセスするデータの空間を表す。ここでは空間３の命令は空間３の読みだしは可能で空間１，２の読みだし／書き込みが可能になっている。また空間２の命令は空間１，２の読みだし／書き込みは可能になっているが、空間３のアクセスは禁止されている。また空間１の命令は空間１の読みだし／書き込みの許可しか与えられておらず、空間２，３のアクセスは禁止されている。」
　
　
４．引用発明
　
（１）引用文献１には上記引用文献記載事項１−１のとおり、
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、
前記保護領域のアドレスを保持する第２のアドレス保持手段と、
前記保護領域へのアクセスが許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域へのアクセス命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセスが許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときにメモリアクセスを禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路」
又は
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、
前記保護領域のアドレスを保持する第２のアドレス保持手段と、
前記保護領域への分岐が許されている分岐命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示す分岐先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域への分岐命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域への分岐命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域への分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときに分岐命令の実行を禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。」
が記載されている。
　すなわち、引用文献１には
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
　実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、前記保護領域のアドレスを保持する第２のアドレス保持手段と、前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定するアクセス検出手段と、このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する禁止手段とを有し」た「メモリアクセス制御回路」が記載されていると言える。
　
（２）また、上記引用文献記載事項１−３に「本実施の形態のメモリアクセス制御回路は、ＣＰＵ１、製造時に書き込みが行われ以後は書き換えることのできないマスクＲＯＭ（Read Only Memory）２、書き込みと消去が電気的に可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）３、ＲＡＭ（Random Access Memory）４、データ情報をやり取りするためのデータバス５、アドレス情報をやり取りするためのアドレスバス６、インストラクションバス７から構成されている。」とあり、引用文献１には、上記「メモリアクセス制御回路」が「ＣＰＵ、メモリ、データバス、アドレスバス、インストラクションバスから構成され」るものであることも示されている。
　
（３）さらに、上記引用文献記載事項１−４等には、該「ＣＰＵ」は「アキュムレータ等の汎用レジスタや論理演算ユニットの他に」、前記「第１のアドレス保持手段となる命令フェッチアドレスレジスタ１４」「第２のアドレス保持手段となるエリアテーブル１５」「第３のアドレス保持手段となるエリアテーブル１６」「アクセス検出回路１７」「比較回路１８」及び「禁止手段」等から構成されることも記載されている。
　したがって、「該ＣＰＵはアキュムレータ等の汎用レジスタや論理演算ユニットの他に、前記第１のアドレス保持手段と前記第２のアドレス保持手段と前記第３のアドレス保持手段と前記アクセス検出手段と前記比較手段と前記禁止手段等から構成されているものである」とも言える。
　
（４）そして、上記引用文献記載事項１−２の「本発明は、コンピュータシステム等におけるメモリアクセス制御回路に係り」との記載や、引用文献記載事項１−５の「このメモリアクセス制御回路を含むコンピュータシステムは」との記載等から、引用文献１には上記「メモリアクセス制御回路を含むコンピュータシステム」が記載されているとも言える。
　
（５）よって、引用文献１には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
　実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第１のアドレス保持手段と、前記保護領域のアドレスを保持する第２のアドレス保持手段と、前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第３のアドレス保持手段と、メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定するアクセス検出手段と、このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する禁止手段とを有し、
　ＣＰＵ、メモリ、データバス、アドレスバス、インストラクションバスから構成され、
　該ＣＰＵはアキュムレータ等の汎用レジスタや論理演算ユニットの他に、前記第１のアドレス保持手段と前記第２のアドレス保持手段と前記第３のアドレス保持手段と前記アクセス検出手段と前記比較手段と前記禁止手段等から構成されているものである
メモリアクセス制御回路を備えたコンピュータシステム」
　
　
５．対比
　以下に、本願発明と引用発明とを比較する。
　
（１）引用発明も本願発明も「コンピュータシステム」であり、前者における「ＣＰＵ」は後者における「プロセッサ」に、前者における「メモリ」は後者における「第１のメモリ」に相当するものである。
　したがって、引用発明も本願発明と同様に「第１のメモリとプロセッサとを備えるコンピュータ・システム」と言えるものである。
　
（２）引用発明における「アキュムレータ等の汎用レジスタや論理演算ユニット」は、命令を実行するユニットに他ならず、本願発明における「実行ユニット」に相当するものである。
　
（３）引用発明における「第１のアドレス保持手段」「第２のアドレス保持手段」「第３のアドレス保持手段」「アクセス検出手段」「比較手段」および「禁止手段」（以下、これらを「検出禁止部」と記す。）は、本願発明における「区分実施ロジック」に対応付けられるものであるところ、前者は「アキュムレータ等の汎用レジスタや論理演算ユニット」や「メモリ」に接続されていることは明らかであり、しかも「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止する」という働きを実現するためのものであるから「安全な区分実施ロジック」とも言えるものである。
　したがって、引用発明における「ＣＰＵ」も本願発明における「プロセッサ」と同様に「その実行ユニットに結合された前記第１のメモリに結合された安全な区分実施ロジック」を含んでいると言える
　
（４）引用発明における「検出禁止部」の「第１のアドレス保持手段」は「実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する」ものであり、「第２のアドレス保持手段」は「前記保護領域のアドレスを保持する」ものであり、「第３のアドレス保持手段」は「前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する」ものであり、「アクセス検出手段」は「メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第２のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定する」ものであるから、引用発明における「検出禁止部」は「安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジック」である点で共通すると言える。
　
（５）引用発明における「検出禁止部」の「比較手段」は「このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第１、第３のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する」ものであり、「禁止手段」は「禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する」ものである。
　一方、本願発明における「区分実施ロジック」は「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする」ものである。
　そこで、引用発明における「検出禁止部」と本願発明における「区分実施ロジック」とを比較すると、両者は『所定の「メモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする』点で共通すると言える。
　
６．よって、本願発明は、下記一致点で引用発明と一致し、下記相違点を有する点で引用発明と相違する。
　なお、本願発明における「区分エントリ・ポイントへの命令または前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする」なる記載は必ずしもその意味内容が明確なものではないので、その解釈にあたり本願発明の詳細な説明の記載を参酌し、該記載を「区分エントリ・ポイントへの命令」は「トラップ」せず、かつ、「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令」も「トラップ」しないことを意味していると解釈した。
　
＜一致点＞
「第１のメモリとプロセッサとを備えるコンピュータ・システムであって、前記プロセッサが、
　実行ユニットと、そして
　その実行ユニットに結合された前記第１のメモリに結合された安全な区分実施ロジックであって、」「安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジックとを含み、
　前記安全な区分実施ロジックは」所定の「メモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする、コンピュータ・システム。」
　
＜相違点１＞
　本願発明における、安全なメモリ区分は「仮想メモリ位置の」ものである点。（これに対し、引用文献１には保護領域が「仮想メモリ位置の」ものである旨の記載はない。）
　
＜相違点２＞
　本願発明における安全な区分実施ロジックは、「区分エントリ・ポイントへの命令」はトラップしない点。（これに対し、引用文献１には「エントリーポイント」に関する記載はない。）
　
＜相違点３＞
　本願発明における安全な区分実施ロジックは、「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令」はトラップしない点。（これに対し、引用発明は「第２のアドレス保持手段」に保持されたアドレスによって「保護領域」が定まり、「第３のアドレス保持手段」に保持されたアドレスによって「許されている命令のメモリ上の位置」が定まるため、「保護領域」と「許されている命令のメモリ上の位置」が同一のものでは無いような設定も可能である。）
　
　
７．判断
　以下に、上記相違点について検討する。
　
（相違点１について）仮想メモリシステムは証拠を挙げるまでもなく周知慣用技術に過ぎないものであり（必要があれば引用文献３（特に引用文献記載事項３−１）等参照。）、引用発明に該仮想メモリシステムの技術を採用すること、或いは、仮想メモリシステムに引用発明を適用すること、即ち上記相違点１に係る構成を採用することは、当業者であれば、何ら格別な創意を要せずに適宜になし得る事である。
　
（相違点２について）保護領域のエントリ・ポイントへの分岐を認めることは、引用文献２（特に引用文献記載事項２−１）、引用文献３（特に引用文献記載事項３−１）等に示される如く、通常採用されている技術常識的な設計事項に他ならず、引用発明において上記相違点２に係る事項を採用することも、当業者が通常採用する設計事項に他ならない。
　
（相違点３について）引用発明における「第２のアドレス保持手段」と「第３のアドレス保持手段」を如何に設定するかは、その用途等に応じて適宜に設定し得るものであるところ、例えば、引用文献４（特に引用文献記載事項４−１）や引用文献５（特に引用文献記載事項５−１）等に示される様に、保護対象の領域自身からのアクセスや分岐については許可するのが普通であるから、引用発明における「第２のアドレス保持手段」と「第３のアドレス保持手段」を、保護領域自身からのアクセスや分岐については許可するようなものに設定すること、即ち、上記相違点３に係る事項を採用することも、当業者であれば普通に想到することである。
　
　してみると、本願発明の構成は引用文献１に記載された発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
８．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。