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　特願２００６−５２６２７０「フィールドプレートを有するワイドバンドギャップトランジスタデバイス」拒絶査定不服審判事件〔平成１７年　３月３１日国際公開，ＷＯ２００５／０２９５８９，平成１９年　３月　８日国内公表，特表２００７−５０５５０１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１６年９月８日（パリ条約による優先権主張外国庁受理２００３年９月９日，米国）を国際出願日とする出願であって，平成２０年６月２０付けで拒絶理由が通知され，同年１０月２４日に手続補正書及び意見書が提出されたが，平成２１年１月２１日付けで拒絶査定がされ，これに対して同年４月２３日に審判請求がされたものである。
　
２．本願発明について
　本願の請求項１〜６に係る発明は，平成２０年１０月２４日に提出された手続補正書の請求項１〜６に記載された事項により特定されるとおりのものであるところ，そのうち，本願の請求項１に係る発明は，以下のとおりのものである。
「　【請求項１】
　基板上の複数の活性半導体層と，
　前記複数の活性半導体層と電気的に接触したソースコンタクトと，
　前記複数の活性半導体層と電気的に接触したドレインコンタクトであって，前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと，
　前記ソースコンタクトと前記ドレインコンタクトとの間で，前記複数の活性半導体層の前記最上部と電気的に接触したゲートと，
　前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって，前記ゲートを覆わない複数の誘電体スペーサ層と，
　前記複数の誘電体スペーサ層上に存在し，前記ゲートと電気的に接続されているフィールドプレートとを備え，
　前記フィールドプレートは，前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し，各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なることを特徴とするトランジスタ。」
　
３．刊行物に記載された発明
（１）特開２００１−２３０４０７号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である特開２００１−２３０４０７号公報（以下「引用例１」という。）には，図１Ａ，図６Ａ〜図６Ｅとともに以下の記載がある。（下線は当審において付加。以下同様。）
　
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は，半導体装置に関するものであり，詳細には，一般的にＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ≦１，０≦Ｙ≦１）で表される
窒化ガリウム系半導体のヘテロ構造を用いた電界効果型トランジスタに関する
イ　実施の形態１
「【００２９】
【発明の実施の形態】（実施の形態１）本発明の第１の実施形態に係る半導体装置を図面に基づいて説明する。図１Ａは本発明の第１の実施形態に係る電界効果型トランジスタ（ＦＥＴ）１００の断面図であり，図１Ｂはその上面図である。
電界効果型トランジスタ１００は，サファイアまたはＳｉＣから形成される基板１０１の上に，膜厚が約２〜３μｍのＧａＮバッファ層１０２，ＧａＮまたはＩｎＧａＮから形成されるチャネル層１０３，ＡｌＮの組成比が約０．１５から０．５であり，Ｓｉなどのｎ型不純物を約２×１０
18
ｃｍ
-3
の濃度で添加したｎ型ＡｌＧａＮ電子供給層１０４および膜厚が約１０〜２０ｎｍのＧａＮキャップ層１０５が順次積層された構造である。ＧａＮキャップ層１０５は中央部のみ残して選択的にエッチング除去され，ゲート電極１０７がＧａＮキャップ層１０５上に形成される。ソース電極１０６およびドレイン電極１０８は，ゲート電極１０７に隣接して，ＧａＮキャップ層１０５が除去されて露出した後のＡｌＧａＮ電子供給層１０４表面上に形成される
ウ　実施の形態２
「【００３９】
　・・・
（実施の形態２）図６Ａ〜図６Ｅに，本発明の第２の実施形態に係る電界効果型トランジスタ（ＦＥＴ）の断面図を示す。図６Ａ〜図６Ｅに示す電界効果型トランジスタは，耐圧の向上を目的にＧａＮキャップ層６０５を設けている。
【００４０】図６Ａに示される電界効果型トランジスタ（ＦＥＴ）６００は，図１に示した電界効果型トランジスタ（ＦＥＴ）１００とは，ＧａＮキャップ層６０５上に設けられるゲート電極６０７が，ソース電極６０６寄りに配置されている点で異なる。これにより，ゲート電極６０７直下のチャネル層６０３に広がる空乏層をよりドレイン電極６０８側に広げることができ，電界効果型トランジスタ６００の耐圧を向上させることができる。
【００４１】図６Ｂに示される電界効果型トランジスタ６１０は，図６Ａに示した電界効果型トランジスタ６００とは，ゲート電極６０７が形成されるＧａＮキャップ層６０５の部分がエッチングによって薄層化あるいは除去された構成とした点で異なる。
図６Ｂの電界効果型トランジスタ６１０では，ゲート電極６０７が電流供給層６０４に接するように，ＧａＮキャップ層はエッチングされている
【００４２】
図６Ｃに示される電界効果型トランジスタ６２０では，ゲート電極６０７はＧａＮキャップ層６０５上のソース電極６０６側の側縁部およびその側縁部に沿った電子供給層６０４上に設けられている
特にゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されているので，ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和でき，したがって，ゲート・ドレイン間の耐圧がより改善される
エ　半導体層とその上に形成した絶縁膜を組み合わせたキャップ層
「【００４８】上記のキャップ層の構成は，実施形態の実現性を示すための一例であって，実際には様々な濃度と厚さを組み合わせたキャップ層を設計することができる。
また図６Ｂおよび図６Ｃに示す電界効果型トランジスタ６１０，６２０のようにゲート電極による電荷制御がゲート電極６０７と電界供給層６０４との接する部分で主になされる場合には，図６Ｄおよび図６Ｅに示す電界効果型トランジスタ６３０，６４０のようにキャップ層６０５は，ｎ型ＧａＮ層などの半導体層６０５ｂとその上に形成した絶縁膜６０５ａの組み合わせでもかまわない
図６Ｅに示される電界効果型トランジスタ６４０は，図６Ｃに示される電界効果型トランジスタ６２０のキャップ層６０５の代わりに，半導体層６０５ｂとその上に絶縁膜６０５ａとを設けたものである
特に，前述したようにゲート電極６０７をキャップ層６０５上にドレイン側へ伸ばすことによって耐圧が向上することが期待される
　
　以上を総合すると，引用例１には，特に，図６Ｅに示されたものに関して，以下の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「基板６０１の上に，ＧａＮバッファ層６０２，ＧａＮまたはＩｎＧａＮから形成されるチャネル層６０３，ｎ型ＡｌＧａＮ電子供給層６０４およびキャップ層６０５が順次積層された構造であって，
　キャップ層６０５は，ｎ型ＧａＮ層などの半導体層６０５ｂとその上に絶縁膜６０５ａとからなり，
　キャップ層６０５は中央部のみ残して選択的にエッチング除去され，
　ソース電極６０６およびドレイン電極６０８は，ＧａＮキャップ層６０５が除去されて露出した後のＡｌＧａＮ電子供給層６０４表面上に形成され，
　ゲート電極６０７による電荷制御がゲート電極６０７と電界供給層６０４との接する部分で主になされ，
　ゲート電極６０７は，ＡｌＧａＮ電子供給層６０４だけでなくキャップ層６０５上面にも接するように形成され，ゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されたことにより，ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和して，ゲート・ドレイン間の耐圧がより改善された，
　電界効果型トランジスタ６４０。」
　
（２）特開２００１−２３０２６３号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である特開２００１−２３０２６３号公報（以下「引用例２」という。）には，図５〜図７とともに以下の記載がある。
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は，移動通信，衛星通信，及び衛星放送等のマイクロ波領域で動作するショットキ・ゲート電界効果トランジスタに関する。」
イ　従来の技術
「【０００２】
【従来の技術】化合物半導体はＳｉに較べて大きな電子移動度を有しており，例えばＧａＡｓの電子速度はＳｉに比較して低電界では約６倍，高電界では２〜３倍大きい。この電子の高速性を利用して，高速デジタル回路素子あるいは高周波アナログ回路素子としての応用が進んでいる。
【０００３】しかし，
化合物半導体を用いた電界効果型トランジスタは，ゲート電極が基板のチャネル層とショットキ接合しているため，ゲート電極のドレイン側の下端（図１４囲み部）に電界が集中し，破壊の原因となることがあった。このことは，大信号動作を必要とする高出力電界効果型トランジスタの場合，特に大きな問題となる
【０００４】そこで，
このゲート電極のドレイン側エッジ部の電界集中を防止し，耐圧特性の向上を図る試みが従来から検討されていた
【０００５】そのひとつに，
ゲート電極に庇部（以下，適宜，フィールドプレート部という）を設け，この下にＳｉＯ
2
からなる誘電体膜を形成する試みがある
このような誘電体膜を設けることによって，ゲート電極３３のドレイン側エッジに生じる電界の集中が抑えられるとされている
ウ　発明が解決しようとする課題
「【０００６】
【発明が解決しようとする課題】しかしながら上記従来技術では，充分な電界緩和効果を得るためには誘電体膜を薄くしなければならず，これによりフィールドプレート部，チャネル層，およびこれらに挟まれた誘電体膜で形成される静電容量の値を大きくする必要があった。ところが誘電体膜の膜厚を薄くした場合，誘電体膜が破壊したり電流リークが発生するなどの問題があった。
【０００７】また，誘電体膜を薄くすることにも一定の限界があるため，静電容量の値の上限も自ずと存在する。このため，充分な電界緩和効果を生じさせるためには，フィールドプレート部の長さを一定以上，例えばゲート長程度にとる必要があり，利得特性の低下が問題となる。さらにこの場合，高周波特性が著しく低下し，使用用途によってはこれが大きな問題となる。
【０００８】本発明は，上記従来技術の有する課題を解決し，高い耐圧特性と，良好な利得特性，さらには良好な高周波特性を兼ね備えた電界効果型トランジスタを提供することを目的とする。」
エ　課題を解決するための手段
「【０００９】
【課題を解決するための手段】上記課題を解決する本発明によれば，表面にチャネル層が形成された半導体基板と，前記半導体基板上に離間して形成されたソース電極およびドレイン電極と，前記ソース電極と前記ドレイン電極との間に配置され，前記チャネル層とショットキ接合したゲート電極とを有し，前記ゲート電極は，ドレイン電極側に庇状のフィールドプレート部を備え，前記フィールドプレート部と前記チャネル層との間に，比誘電率８以上の高誘電体材料からなる誘電体膜が設けられたことを特徴とする電界効果型トランジスタ，が提供される。
【００１０】本発明の電界効果型トランジスタは，フィールドプレート部とチャネル層との間に誘電体膜が設けられているため，ゲート電極のドレイン側エッジ部に発生する電界集中が分散・緩和され，耐圧特性が向上する。フィールドプレート部と，チャネル層と，これらに挟まれた誘電体膜とで形成される静電容量が，イオン化したドナーを起点とする電気力線を終端させる作用を有するからである。」
オ　フィールドプレート部による電界緩和作用
「【００１９】
本発明の電界効果型トランジスタにおいて，フィールドプレート部と，チャネル層と，これらに挟まれた絶縁膜とで形成される単位面積あたりの静電容量は，ゲート電極側がドレイン電極側よりも大きくなっていることが好ましい。このようにすることによって，フィールドプレート部による電界緩和作用をドレイン側において緩やかにし，理想的な電界分布とすることができる。このような構成をとった場合，特に，高周波特性の低下を効果的に抑制することができる
【００２０】ここで，上記静電容量の大きさは式（１）のように表される。
Ｃ＝εＳ／ｄ　　　　　（１）
（Ｃ：容量　ε：誘電率　Ｓ：電極面積　ｄ：電極間距離）
したがって，
上述の電界効果型トランジスタの構成として，ゲート電極から遠ざかるにつれて，電極間距離ｄ，電極面積Ｓ，または誘電率εのいずれかを変化させた構成が考えられる。具体的には以下のものが挙げられる
【００２１】○１（注：「○１」は丸数字の１を表記したもの。）
フィールドプレート部直下の絶縁膜の厚みは，ゲート電極側がドレイン電極側よりも薄くなっている電界効果型トランジスタ
【００２２】
この構成は，電極間距離ｄを変化させることにより単位面積あたりの静電容量の値を変化させたものである
カ　基板やチャネル層の構成材料について
「【００３６】
本発明の電界効果型トランジスタにおいて，基板やチャネル層の構成材料として，ＧａＡｓをはじめとするIII−Ｖ族化合物半導体を用いることができる
キ　実施例３
「【００５０】（実施例３）本実施例の電界効果型トランジスタは，図５（ｅ）のように，フィールドプレート部の直下の領域に段差状のＴａ2Ｏ5からなる誘電体膜４が形成されている。
【００５１】以下，図４，５を参照して，本実施例の電界効果型トランジスタの製造方法について説明する。
【００５２】まず実施例１と同様にして，
半絶縁性ＧａＡｓ基板１上に，Ｎ型ＧａＡｓチャネル層２，Ｎ型ＧａＡｓコンタクト層３を形成する。次に，Ｔａ
2
Ｏ
5
からなる誘電体膜４を形成する
【００５３】つづいてゲート電極形成箇所以外の領域にフォトレジスト（不図示）を設け，誘電体膜４をドライエッチングする（図４（ｂ））。フォトレジストを剥離後，これよりも開口部の幅を広くして再びフォトレジスト（不図示）を設け，誘電体膜４をドライエッチングする（図４（ｃ））。これにより，ゲート電極形成箇所に段差部分が形成される。
【００５４】次に，全面に１００ｎｍのＷＳｉ膜，５０ｎｍのＴｉＮ膜，１５ｎｍのＰｔ膜，４００ｎｍのＡｕ膜をこの順でスパッタ蒸着し，ゲート金属膜６を形成した後，不要箇所を除去してゲート電極５を形成する（図５（ｄ））。
【００５５】次にゲート電極形成箇所以外の領域に形成された誘電体膜４をエッチングにより除去する。つづいて８ｎｍのＮｉ膜，５０ｎｍのＡｕＧｅ膜，２５０ｎｍのＡｕ膜をこの順で真空蒸着し，ソース電極７とドレイン電極８とを形成し，電界効果型トランジスタを完成する（図５（ｅ））。フィールドプレート部下の段差部における誘電体膜４の膜厚は，図中左側の薄膜部では１５０ｎｍ，右側の厚膜部では３００ｎｍである。
【００５６】
本実施例によれば，，フィールドプレート部直下の領域に段差状のＴａ
2
Ｏ
5
からなる誘電体膜が形成されているため，高い耐圧特性を有するとともに，さらに良好な高周波特性を有する電界効果型トランジスタが得られる
ク　実施例４
「【００５７】（実施例４）本実施例の電界効果型トランジスタは，
図７に示すように，ゲート電極が庇状のフィールドプレート部を備え，このフィールドプレート部とチャネル層２との間に，２種類の誘電体膜４ａ，４ｂが形成された構造を有している。誘電体膜４ｂは誘電体膜４ａよりも比誘電率が低く，フィールドプレート部直下の領域では，ゲート電極５からドレイン電極８に向かって，誘電体膜の比誘電率（平均値）が下がるとともに厚みが増加している。このため，フィールドプレート部とチャネル層２，およびこれらに挟まれた第一の誘電体膜４ａ，第二の誘電体膜４ｂにより形成される容量は，ドレイン電極８に向かうにつれて徐々に小さくなっている
【００５８】まず実施例１と同様にして，半絶縁性ＧａＡｓ基板１上に，Ｎ型ＧａＡｓチャネル層２，Ｎ型ＧａＡｓコンタクト層３，第一の誘電体膜４ａ，およびゲート金属膜６を積層した構造を形成し，ゲート金属膜６不要箇所をイオンミリングにより除去してゲート電極５を形成する（図６（ａ））。第一の誘電体膜４ａの材料は，Ｔａ2Ｏ5とし，膜厚を１５０ｎｍとする。
【００５９】次に全面に第二の誘電体膜４ｂを堆積する（図６（ｂ））。第二の誘電体膜４ｂの材料は，Ｓｉ3Ｎ4とし，膜厚を１５０ｎｍとする。
【００６０】つづいて全面をドライエッチングし，ゲート電極５上面の第二の誘電体膜４ｂを実質的に完全に除去する（図６（ｃ））。
【００６１】次に，全面に５０ｎｍのＴｉＮ膜，１５ｎｍのＰｔ膜，４００ｎｍのＡｕ膜をこの順でスパッタ蒸着し，再度ゲート金属膜６を形成した後，イオンミリングにより不要箇所を除去してゲート電極５を形成する（図６（ｄ））。
【００６２】次にゲート電極を形成箇所以外の領域の第一および第二の誘電体膜４ａ，４ｂをエッチングにより除去する。その後，８ｎｍのＮｉ膜，５０ｎｍのＡｕＧｅ膜，２５０ｎｍのＡｕ膜をこの順で真空蒸着し，ソース電極７とドレイン電極８とを形成し，電界効果型トランジスタを完成する（図７）。
【００６３】本実施例の電界効果型トランジスタは，フィールドプレート部の直下の領域にＴａ2Ｏ5とおよびＳｉ3Ｎ4からなる誘電体膜が形成されているため，高い耐圧特性を有しながら良好な利得特性が得られる。
【００６４】また
本実施例の電界効果型トランジスタは，フィールドプレート部直下の箇所に形成される容量が，ドレイン電極８に向かうにつれて徐々に小さくなる構造を有している。このため，フィールドプレート部による電界緩和作用をドレイン側において緩やかにし，理想的な電界分布とすることができる。このため，高い耐圧特性を有するとともに，さらに良好な高周波特性を有する電界効果型トランジスタが得られる
　
　以上を総合すると，引用例２には，実施例３及び４に関して，以下の発明が記載されているものと認められる。（以下「引用例２の発明」という。）
　
「III−Ｖ族化合物半導体を用いて構成された電界効果トランジスタであって，
　半絶縁性ＧａＡｓ基板１上に，Ｎ型ＧａＡｓチャネル層２，Ｎ型ＧａＡｓコンタクト層３，ゲート電極形成箇所に段差部分が形成された誘電体膜４（４ａ，４ｂ），及びゲート電極５を有し，
　前記ゲート電極５が，前記段差部分において庇状のフィールドプレート部を備え，当該フィールドプレート部直下の絶縁膜の厚みが，ゲート電極側がドレイン電極側よりも薄くなっていることによって，フィールドプレート部による電界緩和作用をドレイン側において緩やかにして，理想的な電界分布とし，高周波特性の低下を効果的に抑制した，
電界効果トランジスタ。」
　
４．対比
（１）本願発明と引用発明とを対比する。
ア　引用発明の「電界効果型トランジスタ６４０」は，本願発明の「トランジスタ」に相当する。
イ　引用発明の「基板６０１の上に，ＧａＮバッファ層６０２，ＧａＮまたはＩｎＧａＮから形成されるチャネル層６０３，ｎ型ＡｌＧａＮ電子供給層６０４およびキャップ層６０５が順次積層された」ものは，本願発明の「基板上の複数の活性半導体層」に相当する。
ウ　引用発明の「ソース電極６０６およびドレイン電極６０８」であって，「ＧａＮキャップ層６０５が除去されて露出した後のＡｌＧａＮ電子供給層６０４表面上に形成され」たものと，本願発明の「前記複数の活性半導体層と電気的に接触したソースコンタクト」及び「前記複数の活性半導体層と電気的に接触したドレインコンタクト」とは，「前記活性半導体層と電気的に接触したソースコンタクト」及び「前記活性半導体層と電気的に接触したドレインコンタクト」である点で共通する。
エ　引用発明においては，「キャップ層６０５は中央部のみ残して選択的にエッチング除去され，　ソース電極６０６およびドレイン電極６０８は，ＧａＮキャップ層６０５が除去されて露出した後のＡｌＧａＮ電子供給層６０４表面上に形成され」ているから，「ソース電極６０６およびドレイン電極６０８」の間の「ＡｌＧａＮ電子供給層６０４表面上」に，「キャップ層６０５」が「残」された部分を含む領域が存在することは明らかである。したがって，引用発明は，本願発明の「前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクト」を備えている。
オ　引用発明の「ゲート電極６０７」が，「ソース電極６０６およびドレイン電極６０８」の間に形成されることは明らかである。そして，引用発明における「ゲート電極６０７」は，「ゲート電極６０７による電荷制御がゲート電極６０７と電界供給層６０４との接する部分で主になされ」るものであるから，本願発明の「前記ソースコンタクトと前記ドレインコンタクトとの間で，前記複数の活性半導体層の前記最上部と電気的に接触したゲート」に相当する。
（２）一致点及び相違点
　上記（１）から，本願発明と引用発明とは，
「基板上の複数の活性半導体層と，
　前記活性半導体層と電気的に接触したソースコンタクトと，
　前記活性半導体層と電気的に接触したドレインコンタクトであって，前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと，
　前記ソースコンタクトと前記ドレインコンタクトとの間で，前記複数の活性半導体層の前記最上部と電気的に接触したゲートと，
を備えるトランジスタ。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
　
《相違点１》
　本願発明においては，「前記複数の活性半導体層と電気的に接触したソースコンタクトと，　前記複数の活性半導体層と電気的に接触したドレインコンタクト」を備えるが，引用発明は，「ソース電極６０６およびドレイン電極６０８」であって「ＧａＮキャップ層６０５が除去されて露出した後のＡｌＧａＮ電子供給層６０４表面上に形成され」たものを備えるものの，「ソース電極６０６およびドレイン電極６０８」は「複数の活性半導体層」には電気的に接触していない点。
　
《相違点２》
　本願発明においては，「前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって，前記ゲートを覆わない複数の誘電体スペーサ層と，　前記複数の誘電体スペーサ層上に存在し，前記ゲートと電気的に接続されているフィールドプレートとを備え，　前記フィールドプレートは，前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し，各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なる」ものを備えるが，引用発明は「ゲート電極６０７は，ＡｌＧａＮ電子供給層６０４だけでなくキャップ層６０５上面にも接するように形成され，ゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されたことにより，ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和して，ゲート・ドレイン間の耐圧がより改善された」構成は備えるものの，上記本願発明の構成は備えていない点。
　
５．当審の判断
　上記各相違点について検討する。
（１）《相違点１》について
　一般に，電界効果トランジスタにおいて，ソース及びドレインについての電気的コンタクトを，トランジスタの動作部分を構成する複数の半導体層（すなわち活性半導体層）となされるように形成することは，次の周知例１〜３にも示されているように，従来より周知の技術である。
　
周知例１：　特開２０００−１６４９２６号公報
　本願の優先日前に日本国内において頒布された刊行物である特開２０００−１６４９２６号公報には，図２３とともに以下の記載がある。
・「【００１０】また，ＧａＮ系半導体を用いたＦＥＴとしては，図２３に示すようなものも試作されている（Appl. Phys. Lett.,65(9),1121(1994)) 。図２３に示すように，このＦＥＴにおいては，ｃ面サファイア基板４０１上に電子走行層としてのｎ型ＧａＮ層４０２および電子供給層としてのｎ型ＡｌＧａＮ層４０３が順次積層されている。ｎ型ＡｌＧａＮ層４０３は所定形状にパターニングされている。そして，このｎ型ＡｌＧａＮ層４０３上にゲート電極４０４が設けられているとともに，このｎ型ＡｌＧａＮ層４０３の両側壁にそれぞれ接触するようにソース電極４０５およびドレイン電極４０６がｎ型ＧａＮ層４０２上に設けられている。ここで，ゲート電極４０４はｎ型ＡｌＧａＮ層４０３とショットキー接触し，ソース電極４０５およびドレイン電極４０６はｎ型ＧａＮ層４０２およびｎ型ＡｌＧａＮ層４０３とオーミック接触している。このＦＥＴは，ＨＥＭＴと類似の構造を有するが，ドーピングされた層であるｎ型ＧａＮ層４０２を電子走行層に用いていることが通常のＨＥＭＴと異なる。」
　
周知例２：　特開昭６２−２３７７６３号公報
　本願の優先日前に日本国内において頒布された刊行物である特開昭６２−２３７７６３号公報には，第２図とともに以下の記載がある。
・「本従来例では例えば分子線エピタキシャル成長法（ＭＢＥ法）によって，半絶縁性ＧａＡｓ基板３１の（１００）面上に，例えばノンドープのｉ型ＧａＡｓ層３２，これより電子親和力が小さいｎ型ＡｌｘＧａ１−ｘＡｓ電子供給層３３，ｎ型ＧａＡｓキャップ層３４が順次エピタキシャル成長されている。ｎ型ＡｌＧａＡｓ層３３には例えば濃度１×１０１８ｃｍ−３程度にドナー不純物がドープされ，この層からｉ型ＧａＡｓ層３２へ遷移した電子によってペテロ接合界面近傍に２次元電子ガス３２ｅが形成される。
　ｎ型ＧａＡｓキャップ層３４上にソース及びドレイン電極３５が配設され，合金化領域３５Ａを介して２次元電子ガス３２ｅにオーミックコンタクトする。」（２ページ左上欄２〜１５行）
　ここで，第２図（ａ）を参照すると，合金化領域３５Ａが，ｎ型ＧａＡｓキャップ層３４の表面からｉ型ＧａＡｓ層３２にまで達していることが見て取れる。
　
　それゆえ，引用発明においても「ソース電極６０６およびドレイン電極６０８」が，ＡｌＧａＮ電子供給層６０４表面だけでなく，複数の半導体層と接触するように形成して，「前記複数の活性半導体層と電気的に接触したソースコンタクトと，　前記複数の活性半導体層と電気的に接触したドレインコンタクト」を備えるようにすることは，当業者が適宜になし得たことである。
　よって，相違点１は当業者が適宜になし得たことである。
　
（２）《相違点２》について
　前述の引用例２及び次の周知例３にも示されているように，電界効果トランジスタにおいて，ゲート電極のドレイン側端部における電界の集中を緩和するために，前記ゲート電極を半導体表面から離れて延びた形状とすることは，いわゆるフィールドプレートとして従来より周知の技術である。
　
　引用例２（特開２００１−２３０２６３号公報）については，前記３．（２）イの摘記を参照。
　
周知例３：　特開昭６３−８７７７３号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である特開昭６３−８７７７３号公報には，第１図とともに以下の記載がある。
「第１図に示す実施例においてドレイン３とゲート電極４との間に逆バイアスが印加されると，誘電体６とその真上にあるゲート電極４の部分とがフィールドプレートの働きをして，電界の集中部分が第１図に点線で図示した参照番号７の部分のように，誘電体６のゲート電極４中央側エッジと誘電体６の下と誘電体６およびゲート電極４のドレイン３側エッジとに分散されるので，電界集中の度合いは弱くなる。その結果，第１図に示す実施例のドレイン耐圧は従来のＳＢＦＥＴのそれに比べて大きくなる。」
　
　ここで，引用例１の記載を見ると，前記３．（１）ウ，エに摘記したとおり，以下の記載がある。
・「【００４２】
　・・・
特に
ゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されているので，ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和でき，したがって，ゲート・ドレイン間の耐圧がより改善される
・「【００４８】
　・・・
なお，図６Ｄに示される電界効果型トランジスタ６３０は，図６Ｂに示される電界効果型トランジスタ６１０のキャップ層６０５の代わりに，半導体層６０５ｂとその上に絶縁膜６０５ａを設けたもの，図６Ｅに示される電界効果型トランジスタ６４０は，図６Ｃに示される電界効果型トランジスタ６２０のキャップ層６０５の代わりに，半導体層６０５ｂとその上に絶縁膜６０５ａとを設けたものである。
　・・・
特に，
前述したようにゲート電極６０７をキャップ層６０５上にドレイン側へ伸ばすことによって耐圧が向上することが期待される
　
　これらの記載を，上記周知技術に照らせば，引用例１に記載された，「ゲート電極６０７をキャップ層６０５上にドレイン側へ伸ばす」構成は，当該「ドレイン側へ伸ば」された部分が，フィールドプレートを構成していることは明らかである。そして，引用発明における，「ゲート電極６０７は，ＡｌＧａＮ電子供給層６０４だけでなくキャップ層６０５上面にも接するように形成され，ゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されたことにより，ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和して，ゲート・ドレイン間の耐圧がより改善された」構成についても，「ゲート電極６０７」の「ソース電極６０６側のキャップ層６０５の側縁部上」にある部分が，「ゲート電極６０７」が「キャップ層６０５上にドレイン側へ伸ば」された部分に当たるから，当該部分がフィールドプレートを構成していることは明らかである。
　一方，引用例２の発明においては，「フィールドプレート部による電界緩和作用をドレイン側において緩やかにして，理想的な電界分布とし，高周波特性の低下を効果的に抑制」するために，「フィールドプレート部直下の絶縁膜の厚みが，ゲート電極側がドレイン電極側よりも薄くなっていることによって，フィールドプレート部による電界緩和作用をドレイン側において緩やかにして，理想的な電界分布とし，高周波特性の低下を効果的に抑制」しているところ，一般に，電界効果トランジスタにおける電界分布の最適化及び高周波特性を向上させることは，不断の技術的課題と言えるものである。それゆえ，引用発明において引用例２の発明を適用して，引用発明におけるフィールドプレート，すなわち，「ゲート電極６０７」の「キャップ層６０５上面に」「接する」部分において，「キャップ層６０５」を構成する「絶縁膜６０５ａ」に段差部分を設けることは，当業者が容易になし得たことである。
　この際，引用例２には，図７に関して「【００５７】（実施例４）・・・フィールドプレート部とチャネル層２との間に，２種類の誘電体膜４ａ，４ｂが形成された構造を有している。誘電体膜４ｂは誘電体膜４ａよりも比誘電率が低く，フィールドプレート部直下の領域では，ゲート電極５からドレイン電極８に向かって，誘電体膜の比誘電率（平均値）が下がるとともに厚みが増加している」ことが記載されており，「２種類の誘電体膜」がステップ形状をなしていることが明らかであり，また，フィールドプレート下の誘電体が，ゲート電極を覆わないことも明らかなところ，当該引用例２の図７に係る構成を採用して，「前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって，前記ゲートを覆わない複数の誘電体スペーサ層と，　前記複数の誘電体スペーサ層上に存在し，前記ゲートと電気的に接続されているフィールドプレートとを備え，　前記フィールドプレートは，前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し，各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なる」構成とすることは，当業者が適宜になし得たことである。
　したがって，相違点２は，当業者が容易になし得たことである。
　
（３）まとめ
　以上検討したとおり，本願発明は，周知技術を勘案することにより，引用発明及び引用例２の記載に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
６．むすび
　以上のとおりであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。