【手続補正書】
【提出日】平成17年9月30日(2005.9.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  信号発生回路であって、
第１の周期信号を発生するための第１の発生手段と、
該第１の周期信号と逆位相の第２の周期信号を発生するための第２の発生手段と、
分周回路と、を備え、
該分周回路は、
（ｉ）該第１および第２の周期信号をそれぞれ受信するための第１および第２の入力端子と、
（ii）最後の増幅器段の出力が最初の増幅器段の入力に接続されているような直列に接続された偶数個の増幅器段であって、各増幅器段が、関連する伝搬遅延および供給端子と、基準端子の間に接続され、関連する増幅器段を通しての該伝播遅延を変調するためのトランジスタを有するような偶数個の増幅器段と、
(iii) 該第１の入力端子にて受信された該第１の周期信号をそのもしくは各奇数増幅器段の該トランジスタの制御電極に対して印加し、および該第２の入力端子にて受信された該第２の周期信号をそのもしくは各偶数の増幅器段の該トランジスタの制御電極に対して印加して、該関連する増幅器段を通しての伝播遅延を、該第１および第２の周期信号の周期の半分変調するようにする手段であって、これにより、そのもしくは各偶数増幅器段を通しての伝搬遅延が減少するときに、そのもしくは各奇数増幅器段を通しての伝搬遅延が増加するようにする手段と、
（iv）該最後の増幅器段の出力に接続され、発生された分周信号を出力するための出力端子と、を備えるものであり、
該第１および第２の発生手段は、それぞれの第１および第２の周期信号を、該トランジスタを十分にオープンもしくは十分にクローズさせないで、可変抵抗として作用させる振幅を有するアナログ周期信号として発生するよう構成されていることを特徴とする信号発生回路。
【請求項２】  請求項１に記載の回路において、
直列に接続された２つの増幅器段が存在する回路。
【請求項３】  請求項１又は２に記載の回路において、
直列に接続された複数の分周回路を含む回路。
【請求項４】  先行するいずれかの請求項に記載の回路において、
各増幅器段が差分増幅器段から成る回路。
【請求項５】  先行するいずれかの請求項に記載の回路において、
各増幅器段が、該トランジスタを含む接続論理回路から成り、各増幅器段について該第１および第２のアナログ周期信号のそれぞれのものが、該接続論理回路を通しての該伝播遅延を変動させるよう動作し得るようになっている回路。
【請求項６】  請求項１ないし４のうちのいずれかに記載の回路において、
各増幅器段が、ヒステリシスをもつ増幅器から成り、各増幅器段について該第１および第２の周期信号のそれぞれのものがそれぞれの増幅器のヒステリシスを変動させるよう動作し得るようになっている回路。
【請求項７】  先行するいずれかの請求項に記載の回路において、
該分集回路が、ＦＥＴ型半導体回路である回路。
【請求項８】  請求項７に記載の回路において、
該分周回路が、相補型ＦＥＴ論理回路とモノリシックにて集積されている回路。
【請求項９】  請求項７に記載の回路において、
該分周回路が、ＣＭＯＳ論理回路とモノリシックにて集積されているＣＭＯＳ回路である回路。
【請求項１０】  請求項７に記載の回路において、
該トランジスタが第１のトランジスタであり、および各増幅器段への入力が第２のトランジスタのゲートにより形成されている回路。
【請求項１１】  請求項１０に記載の回路において、
該第１および第２のトランジスタが、該供給端子と該基準端子の間に直列に接続されている回路。
【請求項１２】  先行するいずれかの請求項に記載の回路において、
該第１および第２のアナログ周期信号が、１００ＭＨｚよりも高い周波数を有している回路。
【請求項１３】  先行するいずれかの請求項に記載の回路において、
該分集回路が、さらに、２のベキ乗以外の比による分周を提供するための論理手段から成るものである回路。
【請求項１４】  先行するいずれかの請求項に記載の回路において、
各増幅器段の各々が、一方の出力が他方の入力に接続されたメモリ配置にて接続された２つのインバータを有するラッチ回路から成るものである回路。
【請求項１５】  請求項１４に記載の回路において、
各インバータが、ｐ−チャンネルトランジスタとｎ−チャンネルトランジスタとから成り、各ラッチ回路が、該メモリ配置の状態を制御するよう動作可能な２対のｎ−チャンネルトランジスタから成るものである回路。
【請求項１６】  請求項１５に記載の回路において、
各インバータのｎ−チャンネルトランジスタのアスペクト比が、各メモリの状態を制御する該２対のｎ−チャンネルトランジスタ内のｎ−チャンネルトランジスタのアスペクト比よりも小さくなっている回路。
【請求項１７】  直列に接続された偶数個の増幅器段であって、最後の増幅器段の出力が最初の増幅器段の入力に接続され、各増幅器段が供給端子と基準端子の間に結合されたトランジスタを有しているような偶数個の増幅器段を用いて分周を行う方法であって、分周回路により分周されるべき第１の周期信号をそのもしくは各奇数増幅器段のそれぞれのトランジスタの制御電極に対して印加するとステップと、
該第１の周期信号と逆位相関係にある第２の周期信号を、そのもしくは各偶数増幅器段に対して印加するステップと、を含み、
これにより、該関連する増幅器段を通しての伝搬遅延を該第１および第２の周期信号の周期の半分変調して、そのもしくは各偶数の増幅器段を通しての伝搬遅延が減少するときに、そのもしくは各奇数の増幅器段を通しての伝搬遅延が増加するようにし、該最後の増幅器段の出力のところに分周信号を発生するようになっており、
該印加するステップは、該トランジスタを十分にオープンもしくは十分にクローズしないで可変抵抗として作用させる振幅を有するアナログ周期信号を該制御電極に対して印加するものである、ことを特徴とする方法。
【請求項１８】  請求項１７に記載の方法において、
用いられる各増幅器段が差分増幅器から成る方法。
【請求項１９】  請求項１７に記載の方法において、
用いられる各増幅器段がヒステリシスをもつ増幅器から成る方法。
【請求項２０】  請求項１７ないし１９のいずれかに記載の方法において、
該第１および第２の周期信号を印加するステップが、隣接する段の間の接続の強さを変動させるものである方法。
【請求項２１】  請求項１９に記載の方法において、
該第１および第２の周期信号を印加するステップが、該増幅器段の各々のヒステリシスを変動させるものである方法。
【請求項２２】  請求項１７ないし２１のいずれかに記載の方法において、
該用いられる増幅器段が、ＦＥＴ型半導体集積回路から成る方法。
【請求項２３】  請求項２２に記載の方法において、
該用いられる増幅器段が、ＣＭＯＳ集積回路から成る方法。
【請求項２４】  請求項１７ないし２３のいずれかに記載の方法において、
分周されるべき入力信号の周波数が、１００ＭＨｚよりも高いものである方法。
【請求項２５】  請求項１７ないし２４のいずれかに記載の方法において、
当該方法が、２のベキ乗以外の比によって分周を行う論理回路を用いるものである方法。
【請求項２６】  無線受信機であって、
第１の周期信号を発生するための第１の発生手段と、
該第１の周期信号と逆位相の第２の周期信号を発生するための第２の発生手段と、
分周回路と、を備え、
該分周回路は、
（ｉ）該第１および第２の周期信号をそれぞれ受信するための第１および第２の入力端子と、
（ii）最後の増幅器段の出力が最初の増幅器段の入力に接続されているような直列に接続された偶数個の増幅器段であって、各増幅器段が、関連する伝搬遅延および供給端子と、基準端子の間に接続され、関連する増幅器段を通しての該伝播遅延を変調するためのトランジスタを有するような偶数個の増幅器段と、
(iii) 該第１の入力端子にて受信された該第１の周期信号をそのもしくは各奇数増幅器段の該トランジスタの制御電極に対して印加し、および該第２の入力端子にて受信された該第２の周期信号をそのもしくは各偶数の増幅器段の該トランジスタの制御電極に対して印加して、該関連する増幅器段を通しての伝播遅延を、該第１および第２の周期信号の周期の半分変調するようにする手段であって、これにより、そのもしくは各偶数増幅器段を通しての伝搬遅延が減少するときに、そのもしくは各奇数増幅器段を通しての伝搬遅延が増加するようにする手段と、
（iv）該最後の増幅器段の出力に接続され、発生された分周信号を出力するための出力端子と、を備えるものであり、
該第１および第２の発生手段は、それぞれの第１および第２の周期信号を、該トランジスタを十分にオープンもしくは十分にクローズさせないで、可変抵抗として作用させる振幅を有するアナログ周期信号として発生するよう構成されていることを特徴とする無線受信機。
【請求項２７】  請求項２６に記載の無線受信機において、
該第１および第２の発生手段が、該第１および第２の周期信号を発生するよう動作し得る単一の回路により形成されるものである無線受信機。