【事件の表示】
　特願２００６−　８４８３４「半導体装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成１９年１０月１１日出願公開、特開２００７−２６６０２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１８年３月２７日の出願であって、平成２２年９月２７日に手続補正がなされ、同年１０月１４日付けで拒絶査定がなされ、それに対して、平成２３年１月１９日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年１月１８日付けで審尋がなされ、同年３月２６日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１月１９日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年１月１９日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし５を、補正後の特許請求の範囲の請求項１ないし４に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜と、
　前記キャパシタ蒸発防止膜を覆うキャパシタ保護膜とを有する半導体装置。
　　【請求項２】
　シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、
　前記強誘電体膜に回復アニールを施す工程とを有する半導体装置の製造方法。
　　【請求項３】
　前記回復アニールは酸素を含有する雰囲気中で行う、請求項２に記載の半導体装置の製造方法。
　　【請求項４】
　前記回復アニールは前記強誘電体膜を５５０〜７００℃にして行う、請求項２又は３に記載の半導体装置の製造方法。
　　【請求項５】
　ＭＯＳトランジスタの上に絶縁膜を形成する工程と、
　前記ＭＯＳトランジスタのソース／ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、
　前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、
　前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、
　前記下地導電膜の上に下地導電密着膜を形成する工程と、
　前記下地導電密着膜の上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、
　前記強誘電体膜に回復アニールを施す工程と、を有する半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、
　前記強誘電体膜に回復アニールを２段階の温度で施す工程とを有する半導体装置の製造方法。
　　【請求項２】
　前記回復アニールは酸素を含有する雰囲気中で行う、請求項１に記載の半導体装置の製造方法。
　　【請求項３】
　前記回復アニールは前記強誘電体膜を５５０〜７００℃にして行う、請求項１又は２に記載の半導体装置の製造方法。
　　【請求項４】
　ＭＯＳトランジスタの上に絶縁膜を形成する工程と、
　前記ＭＯＳトランジスタのソース／ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、
　前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、
　前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、
　前記下地導電膜の上に下地導電密着膜を形成する工程と、
　前記下地導電密着膜の上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、
　前記強誘電体膜に回復アニールを２段階の温度で施す工程と、を有する半導体装置の製造方法。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正したこと。
　
（補正事項ｂ）
　補正前の請求項２及び請求項５の「前記強誘電体膜に回復アニールを施す工程」を、各々補正後の請求項１及び請求項４の「前記強誘電体膜に回復アニールを２段階の温度で施す工程」と補正したこと。
　
（３）新規事項の追加の有無についての検討
　上記補正事項ａ及びｂのうち、補正事項ｂについて検討する。
　
（３−１）補正事項ｂは、補正前の請求項２及び４に係る発明の発明特定事項である「回復アニールを施す工程」について、「２段階の温度で」という事項を付加する補正である。
　
（３−２）一方、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲及び図面を「当初明細書等」という。）には、「【００５３】
　次に、
図１８において示すように、第１マスク材料層３５、及びキャパシタ３７で覆われていない部分の第１下部電極膜２５（酸素バリア膜）、下地導電密着膜２４、下地導電膜２３をエッチングして除去する。
以上により、キャパシタ３７が形成される。
　【００５４】
　次に、図１９において示すように、キャパシタ蒸発防止膜３８としてＰＺＴ膜を半導体装置１の上面にＭＯＣＶＤ法により１〜１００nmの厚さに形成する。具体的には、Ｐｂ（ＤＰＭ）２、Ｚｒ（ＤＭＨＤ）４、及びＴｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ、Ｚｒ、及びＴｉの各液体原料を生成する。次に、これらの液体原料をＭＯＣＶＤ装置の気化器に、Ｐｂ（０．３２６ｍｌ／分）、Ｚｒ（０．２００ｍｌ／分）、Ｔｉ（０．２００ｍｌ／分）、及びＴＨＦ溶媒（０．４７４ｍｌ／分）をそれぞれ供給する。これらを気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスが生成される。次に、ＭＯＣＶＤ装置内で、上記生成されたＰｂ、Ｚｒ、及びＴｉの原料ガスを６６５Ｐａ（５Ｔｏｒｒ）の圧力下、半導体装置１温度を６２０℃の状態で６２秒間作用させる。これにより、半導体装置１上にはキャパシタ蒸発防止膜３８であるＰＺＴ膜が厚さ１０ｎｍに形成される。なお、キャパシタ蒸発防止膜３８の形成方法としては、上述したＭＯＣＶＤ法の他、スパッタ法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｉｅｌｅｃｔｒｉｃ）法でもよい。キャパシタ３７を十分保護することが可能な膜が形成される方法であればよい。キャパシタ蒸発防止膜３８の厚さは１〜１００ｎｍであればよいが、より好ましくは２０〜３０ｎｍである。
　【００５５】
　次に、
強誘電体膜３３がスパッタリングによって受けたダメージを回復させる目的で、図２０において示すように、酸素を含有する雰囲気中で強誘電体膜３３に対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において半導体装置１の温度を５５０〜７００℃にして行う。より好ましくは、酸素の雰囲気中、半導体装置１の温度を６５０℃にして６０分間アニールを行う。
　【００５６】
　次に、図２１において示すように、キャパシタ保護膜３９としてＡｌ２Ｏ３膜を半導体装置１の上面にスパッタ法で形成する。Ａｌ２Ｏ３膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れている。従って、Ａｌ２Ｏ３膜からなるキャパシタ保護膜３９は、外部からキャパシタ３７に侵入しようとする水素を阻止する。キャパシタ３７への水素の侵入が阻止されることにより、キャパシタ３７の一部を構成する強誘電体膜３３への水素の侵入も阻止される。強誘電体膜３３への水素の侵入が阻止されることにより、強誘電体膜３３を構成するＰＺＴが還元性物質（水素）によって還元されないことになる。換言すれば、半導体装置１を水素雰囲気中に曝しても、強誘電体膜３３を構成するＰＺＴの強誘電体特性が劣化しない。
なお、スパッタ法でキャパシタ保護膜３９を形成する前に酸素アニール（例えば、半導体装置１の温度３５０℃にて１時間）してもよい。これにより、キャパシタ保護膜３９が剥がれにくくなる。
　また、当初明細書には、温度や時間に関係なく、「アニールを２段階の温度で施す」ことについても記載されていない。
　
（３−３）そして、「キャパシタ保護膜３９を形成する前に」行う「温度３５０℃」という低い温度での「酸素アニール」が、「強誘電体膜３３がスパッタリングによって受けたダメージを回復させる」作用をも有しているとは、技術常識に鑑みて考えられないことを勘案すると、当初明細書等には、補正事項ｂによる補正後の「前記強誘電体膜に回復アニールを２段階の温度で施す工程」を当事者が認識できる記載は見い出せない。
　
（３−４）したがって、本件補正のうち、補正前の請求項２及び４に係る発明の発明特定事項である「回復アニールを施す」ことに、「２段階の温度で」という事項を付加する補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載された事項の範囲内においてしたものとはいえない。
　
（４）補正の却下の決定についてのむすび
　以上、検討したとおりであるから、他の補正事項について検討するまでもなく、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成２３年１月１９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成２２年９月２７日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．引用刊行物に記載された発明
（４−１）原査定の拒絶の理由に引用された、本願の出願前である平成１４年４月１２日に頒布された刊行物である特開２００２−１１０９３７号公報（以下「引用刊行物」という。）には、図１〜１８及び２１とともに、以下の事項が記載されている。（なお、下線は、当審において、特に強調する点に付与したものである。以下同様。）
　
「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、
ＦｅＲＡＭ（強誘電体メモリ、Ferro−electric Random Access Memory）に適用して有効な技術に関するものである。
「【００２６】（実施の形態１）本発明の実施の形態１であるＦｅＲＡＭの製造方法を図１〜図１８を用いて工程順に説明する。
【００２７】まず、図１に示すように、例えば、１０Ωcm程度の比抵抗を有するｎ型の
単結晶シリコンからなる半導体基板１中に、ｐ型ウエル３およびｎ型ウエル４を形成する。
【００２８】次いで、半導体基板１の主表面に、素子分離用のフィールド酸化膜２を形成する。このフィールド酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of silicon）法によって形成する。
【００２９】次に、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、ウエット酸化によってｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化膜５を形成する。
【００３０】次に、ゲート酸化膜５の上部に多結晶シリコン膜等の導電性膜を堆積し、次いで、酸化シリコン膜等を薄く堆積し、パターニングする。これにより、ｎ型ウエル４上の広いフィールド酸化膜２上に、多結晶シリコン膜を下部電極ＦＧ、酸化シリコン膜を容量絶縁膜６とする容量素子Ｄを形成する。この容量素子Ｄの上部電極は、ｐ型ウエル３およびｎ型ウエル４の主表面に形成されるＭＩＳＦＥＴＱｓ、Ｑｐのゲート電極ＳＧと同時に形成される。
【００３１】次に、半導体基板１の上部に多結晶シリコン膜等の導電性膜を堆積し、パターニングする。これにより、ｐ型ウエル３およびｎ型ウエル４の主表面にゲート電極ＳＧを形成する。また、フィールド酸化膜２上に、配線や抵抗等に用いられる導電層ＳＧ１を形成する。さらに、容量絶縁膜６上に上部電極ＳＧ２を形成する。
【００３２】次いで、ｐ型ウエル３上のゲート電極ＳＧの両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半導体領域７（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極ＳＧの両側に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型半導体領域８（ソース、ドレイン）を形成する。次いで、
半導体基板１の上部に、ＢＰＳＧ膜９を堆積する。
【００３３】この後、ｎ型半導体領域７およびｐ型半導体領域８とゲート酸化膜５との界面の欠陥を回復させるために水素雰囲気下でアニールを行う。
【００３４】以上の工程により、ＦｅＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴＱｎと周辺回路を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３５】次に、
図２に示すように、酸化シリコン膜９の上部に、シールド膜となるＰＺＴ膜Ｂ１をスパッタリング法で堆積する。さらに、下部電極となるＴｉ膜およびＰｔ膜の積層膜１０を堆積し、次いで、ＰＺＴ膜１１を堆積する。
【００３６】ここで、ＰＺＴ膜の組成について説明する。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ3（ｙ＋ｚ＝１）で表される。ＰＺＴ膜を構成するこれらの原子の組成比は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原子は、立方体の８つの隅に１個づつ配置され、ＺｒもしくはＴｉ原子が、立方体のほぼ中心に配置されている。さらに、酸素原子は、立方体の各面の中心に配置されている。従って、立方体中には、１個（１／８×８個）のＰｂと、１個のＺｒもしくはＴｉと、３個（１／２×６個）の酸素原子が存在する。ただし、このような結晶の粒界には、酸化鉛が存在する。
【００３７】また、ＰＺＴ中のＰｂ原子は、揮発しやすい性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂの組成比を１＋α1としたアモルファス状の膜を堆積する。このアモルファス状の膜は、成膜後に行われるアニールにより結晶化する。
【００３８】また、シールド膜として形成するＰＺＴ膜Ｂ１は、追って詳細に説明するように、ＰＺＴ膜１１から抜け出したＰｂを補償するため、その成膜時のＰｂの組成比を１＋α2（α2＞α1）としている。このＰＺＴ膜Ｂ１も、成膜時には、アモルファス状である。
【００３９】この後、ＰＺＴ膜１１を結晶化するためのアニールを行う。この際、ＰＺＴ膜Ｂ１も結晶化する。次いで、
ＰＺＴ膜１１上に、上部電極となるＰｔ膜１２を堆積する。次いで、Ｐｔ膜１２をパターニングすることによって、ｐ型ウエル３上の広いフィールド酸化膜２の上部に、上部電極１２ａを形成する。
【００４０】次に、
図３に示すように、上部電極１２ａおよびＰＺＴ膜１１上に、シールド膜となるＰＺＴ膜Ｂ２をスパッタリング法で堆積する。
【００４１】次に、
図４に示すように、上部電極１２ａ上部にレジスト膜（図示せず）を形成する。次いで、このレジスト膜をマスクに、ＰＺＴ膜Ｂ２をプラズマエッチングすることによって、上部電極１２ａ上にシールド膜Ｂ２ａを形成する。
レジスト膜をアッシングにより除去する。
プラズマエッチングやアッシングにより生じたＰＺＴ膜１１の欠陥を回復させるため、アニールを行う。
【００４２】次に、
ＰＺＴ膜１１上に、上部電極１２ａおよびその周辺上部にレジスト膜（図示せず）を形成する。
このレジスト膜をマスクに、ＰＺＴ膜１１、Ｔｉ膜およびＰｔ膜の積層膜１０、およびＰＺＴ膜Ｂ１をプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａ、下部電極１０ａおよびシールド膜Ｂ１ａを形成する（図５）。
レジスト膜をアッシングにより除去する。
プラズマエッチングやアッシングにより生じたＰＺＴ膜１１の欠陥を回復させるため、アニールを行う。
【００４３】
以上の工程によりＦｅＲＡＭを構成するキャパシタＣが形成される。このキャパシタＣは、上部電極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構成され、上部電極１２ａは、シールド膜Ｂ２ａでその上部が覆われている。また、下部電極１０ａの下部にはシールド膜Ｂ１ａが形成されている。
「【００４８】一方、前述した通り、
Ｐｂは揮発しやすい性質を有するため、容量絶縁膜１１ａ中のＰｂが拡散し、欠陥が生じる。しかしながら、本実施の形態においては、シールド膜Ｂ１ａ、Ｂ２ａを構成するＰＺＴのＰｂの組成比を大きくした（α
2
＞α
1
）ので、容量絶縁膜１１ａのＰｂの欠損を補償することができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａ中のＰｂが、上部電極１２ａもしくは下部電極１０ａを通して容量絶縁膜１１ａ中に補給され、欠陥を回復させる。
「【００５１】次いで、
図６に示すように、ＣＶＤ法により、テトラエトキシシランを材料とした酸化シリコン膜（以下、ＴＥＯＳ膜という）１３を堆積する。
【００５２】続いて、ＴＥＯＳ膜１３上に、ｎ型半導体領域７（ソース、ドレイン）、ｐ型半導体領域８（ソース、ドレイン）および容量素子Ｄの下部電極ＦＧ上に開口部を有するレジスト膜（図示せず）を形成する。次いで、図７に示すように、このレジスト膜をマスクに、ｎ型半導体領域７（ソース、ドレイン）およびをｐ型半導体領域８（ソース、ドレイン）上の酸化シリコン膜９、１３をプラズマエッチングにより除去することによりコンタクトホールＣ１を形成する。次いで、アッシングによりレジスト膜を除去し、コンタクトホールＣ１内を含むＴＥＯＳ膜１３上にＰｔ膜（図示せず）を形成する。次いで、Ｐｔ膜とｎ型半導体領域７（ソース、ドレイン）、ｐ型半導体領域８（ソース、ドレイン）および容量素子Ｄの下部電極ＦＧとの接触部にシリサイド層１４を形成する。次いで、未反応のＰｔ膜を除去する。
【００５３】続いて、キャパシタＣの上部電極１２ａおよび下部電極１０ａ上に開口部を有するレジスト膜（図示せず）を形成する。次いで、図８に示すように、上部電極１２ａ上のシールド膜Ｂ２ａとＴＥＯＳ膜１３と、下部電極１０ａ上のＴＥＯＳ膜１３と容量絶縁膜１１ａとをプラズマエッチングにより除去することによりコンタクトホールＣ２を形成する。次いで、アッシングによりレジスト膜を除去し、ＰＺＴ膜の膜質の改善のためにＯ2（酸素）雰囲気下でアニールする。」
「【００９６】（実施の形態４）実施の形態２においては、下部電極１０ａ上のＰＺＴ膜Ｂ３を除去したが、かかる工程を省略することも可能である。
【００９７】まず、
図４に示した半導体基板を準備する。
図２１（ａ）は、図４に示した半導体基板のシールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図である。図２１（ａ）に示すように、ＢＰＳＧ膜９上には、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０およびＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１１上には上部電極１２ａが形成され、この上部電極１２ａの上部および側部は、シールド膜Ｂ２ａで覆われている。
【００９８】次いで、
図２１（ｂ）に示すように、ＰＺＴ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａおよび下部電極１０ａを形成する。この際、この下部電極１０ａの側部は、シールド膜Ｂ１ａで覆われていない。
【００９９】次いで、
下部電極１０ａ形成領域を含む領域にＰＺＴ膜Ｂ３３をスパッタリング法で堆積する。
【０１００】ここで、ＰＺＴ膜Ｂ３３も、ＰＺＴ膜Ｂ１、Ｂ２と同様に、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である、アモルファス状の膜である。
【０１０１】次いで、
図１９（ｃ）（当審注：図２１（ｃ）の誤記と認められる。）に示すように、下部電極１０ａより少し大きいパターンを用いて下部電極１０ａの周囲のＰＺＴ膜Ｂ３３およびＢ１を除去する。
【０１０２】
以上の工程により、シールド膜Ｂ２ａおよび下部電極１０ａの側壁を覆うシールドＰＺＴ膜Ｂ３３ａを形成することができる。
【０１０３】次いで、
ＣＶＤ法によりＴＥＯＳ膜１３を堆積する。
【０１０４】このように、本実施の形態によれば、下部電極１０ａの側壁をシールドＰＺＴ膜Ｂ３３ａで覆ったので、実施の形態２の場合と同様に、下部電極１０ａの側部からのＨ2もしくはＨ2Ｏの侵入をも防止することができる。
【０１０５】なお、本実施の形態においては、上部電極１２ａ上にもシールドＰＺＴ膜Ｂ３３ａが残存するため、上部電極１２ａとその上部のシールド膜Ｂ２ａを、同じマスクで形成することも可能である。」
　
（４−２）上記記載からみて、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「単結晶シリコンからなる半導体基板１の上部に堆積されたＢＰＳＧ膜９上に、上部電極１２ａ、ＰＺＴ膜からなる容量絶縁膜１１ａおよび下部電極１０ａで構成されたキャパシタＣが形成され、
前記キャパシタＣの前記上部電極１２ａは、シールド膜となるＰＺＴ膜Ｂ２ａでその上部及び側部が覆われ、
前記下部電極１０ａの下部にはシールド膜となるＰＺＴ膜Ｂ１ａが形成され、
前記ＰＺＴ膜Ｂ２ａおよび前記下部電極１０ａの側壁は、シールドとなるＰＺＴ膜Ｂ３３ａで覆われ、
前記ＰＺＴ膜Ｂ３３ａ上にＴＥＯＳ膜１３が形成された、
ＦｅＲＡＭ。」
　
５．対比・判断
（５−１）刊行物発明の「単結晶シリコンからなる半導体基板１」、「下部電極１０ａ」、「ＰＺＴ膜からなる容量絶縁膜１１ａ」、「上部電極１２ａ」、「キャパシタＣ」及び「ＦｅＲＡＭ」は、各々本願発明の「シリコン基板」、「下部電極」、「強誘電体膜」、「上部電極」、「キャパシタ」及び「半導体装置」に相当する。
　
（５−２）刊行物発明の「シールド膜となるＰＺＴ膜Ｂ１ａ」、「シールド膜となるＰＺＴ膜Ｂ２ａ」及び「シールド膜となるＰＺＴ膜Ｂ３３ａ」は、「ＰＺＴ膜からなる容量絶縁膜１１ａ」を構成する元素と同一の元素を含有しており、かつ、「上部電極１２ａ」、「ＰＺＴ膜からなる容量絶縁膜１１ａ」及び「下部電極１０ａ」を覆っていることは、図２１（ｃ）からも明らかであるから、刊行物発明の「シールド膜となるＰＺＴ膜Ｂ１ａ」、「シールド膜となるＰＺＴ膜Ｂ２ａ」及び「シールド膜となるＰＺＴ膜Ｂ３３ａ」と、本願発明の「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜」とは、「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う」「膜」という点で共通する。
　
（５−３）刊行物発明の「ＴＥＯＳ膜１３」は、後の製造工程において、その上層に形成される配線、層間絶縁膜などの構成要素から「キャパシタＣ」を保護する機能を有することは明らかであるから、本願発明の「キャパシタ保護膜」に相当する。
　
（５−４）そうすると、本願発明と刊行物発明とは、
「シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、
　前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う膜と、
　前記覆う膜を覆うキャパシタ保護膜とを有する半導体装置。」である点で一致し、次の点で一応相違する。
　
（相違点）本願発明では、「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う膜」が「キャパシタ蒸発防止膜」であるのに対して、刊行物発明では、「シールド膜となるＰＺＴ膜Ｂ１ａ」、「シールド膜となるＰＺＴ膜Ｂ２ａ」及び「シールド膜となるＰＺＴ膜Ｂ３３ａ」について、そのような特定はなされていない点。
　
（５−５）上記の相違点について、以下、検討する。
　刊行物発明の「シールド膜となるＰＺＴ膜Ｂ１ａ」、「シールド膜となるＰＺＴ膜Ｂ２ａ」及び「シールド膜となるＰＺＴ膜Ｂ３３ａ」は、本願発明の実施例と同様に、「ＰＺＴ」膜であることから、本願発明と同様に、「キャパシタ蒸発防止」という機能を当然に有しているものと認められ、また、引用刊行物の「【００４８】一方、前述した通り、
Ｐｂは揮発しやすい性質を有するため、容量絶縁膜１１ａ中のＰｂが拡散し、欠陥が生じる。しかしながら、本実施の形態においては、シールド膜Ｂ１ａ、Ｂ２ａを構成するＰＺＴのＰｂの組成比を大きくした（α
2
＞α
1
）ので、容量絶縁膜１１ａのＰｂの欠損を補償することができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａ中のＰｂが、上部電極１２ａもしくは下部電極１０ａを通して容量絶縁膜１１ａ中に補給され、欠陥を回復させる。
　したがって、刊行物発明の「シールド膜となるＰＺＴ膜Ｂ１ａ」、「シールド膜となるＰＺＴ膜Ｂ２ａ」及び「シールド膜となるＰＺＴ膜Ｂ３３ａ」は、本願発明の「キャパシタ蒸発防止膜」に相当する。
　したがって、当該相違点は、実質的なものでない。
　
（５−６）
　よって、本願発明は、引用刊行物に記載された発明であると認められるので、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。