【手続補正書】
【提出日】平成18年10月16日(2006.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多層集積回路であって：
該多層集積回路の構成要素間で電気信号を搬送するために上部導電線を有する上部導電層；
前記集積回路の構成要素間で電気信号を搬送するために下部導電線を有するための下部導電層；及び
前記上部導電線を前記下部導電線と電気的に接続する導電性ビアホールを有する中間層；
を有する多層集積回路であって、
前記上部導電線間か又は前記下部導電線間のどちらかとの少なくとも１つの導電線は無関係な導電線であり；
前記導電性ビアホール間の少なくとも１つのビアホールは無関係なビアホールであり；
前記の少なくとも１つの無関係な導電線は、前記上部及び前記下部導電線の材料と同じ材料から成り；そして
前記の少なくとも１つの無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記集積回路の動作機能に接続されないようになっている；
ことを特徴とする多層集積回路。
【請求項２】
請求項１に記載の多層集積回路であって、前記無関係な導電線は前記上部及び下部導電線と同じ寸法を有し、並びに／若しくは、前記多層集積回路又は前記プロセスは：
前記上部導電線が位置している上部ルーティングチャネル；及び
前記下部導電線が位置している下部ルーティングチャネル；
を更に有し、
前記少なくとも１つの無関係な導電線は前記ルーティングチャネルの少なくとも１つに位置している；
ことを特徴とする多層集積回路。
【請求項３】
請求項１に記載の多層集積回路であって、前記上部導電線及び下部導電線の両方は無関係な導電線を有し、並びに／若しくは、前記集積回路はＣＭＯＳ集積回路である、ことを特徴とする多層集積回路。
【請求項４】
請求項１に記載の多層集積回路であって、前記集積回路はバイポーラ集積回路である、及び／又は前記集積回路はＩＩＩ−Ｖ族材料から成る、ことを特徴とする多層集積回路。
【請求項５】
請求項１に記載の多層集積回路であって、前記少なくとも１つの無関係な導電線は複数の無関係な導電線である、ことを特徴とする多層集積回路。
【請求項６】
請求項５に記載の多層集積回路であって、前記無関係な導電線は接地電圧に接続された無関係な導電線を有する、前記無関係な導電線は電源電圧に接続された無関係な導電線を有する、又は前記無関係な導電線はクロック電圧に接続された無関係な導電線を有する、ことを特徴とする多層集積回路。
【請求項７】
請求項１に記載の多層集積回路であって、付加導電層と該付加導電層間の付加中間層とを更に有する、ことを特徴とする多層集積回路。
【請求項８】
請求項１に記載の多層集積回路であって、前記前記無関係な経路は、前記集積回路の動作に不必要な１つの又は複数の特定の信号を搬送するように形成されている、ことを特徴とする多層集積回路。
【請求項９】
多層集積回路を作るプロセスであって：
前記集積回路の構成要素間で電気信号を搬送するために上部導電線を有する上部導電層を形成する段階；
前記集積回路の構成要素間で電気信号を搬送するために下部導電線を有する下部導電層を形成する段階； 
前記上部導電線を前記下部導電線と電気的に接続するビアホールを有する中間層を形成する段階；並びに
前記上部導電層と前記下部導電層との間の少なくとも１つの導電層において無関係な導電線を形成する段階であって、前記の無関係な導電線は前記上部及び下部導電線の材料と同じ材料から成る、段階；
を有するプロセスであり、
前記無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記集積回路の動作機能に接続されないようになっている；
ことを特徴とするプロセス。
【請求項１０】
請求項９に記載のプロセスであって、前記無関係な導電線は前記上部及び下部導電線と同じ寸法を有し、並びに／若しくは、前記多層集積回路又は前記プロセスは：
前記上部導電線が位置している上部ルーティングチャネル；及び
前記下部導電線が位置している下部ルーティングチャネル；
を更に有し、
前記少なくとも１つの無関係な導電線は前記ルーティングチャネルの少なくとも１つに位置している；
ことを特徴とするプロセス。
【請求項１１】
請求項９に記載のプロセスであって、前記上部導電線及び下部導電線の両方は無関係な導電線を有し、並びに／若しくは、前記集積回路はＣＭＯＳ集積回路である、ことを特徴とするプロセス。
【請求項１２】
請求項９に記載のプロセスであって、前記集積回路はバイポーラ集積回路である、及び／又は前記集積回路はＩＩＩ−Ｖ族材料から成る、ことを特徴とするプロセス。
【請求項１３】
請求項９に記載のプロセスであって、前記無関係な導電線は接地電圧に接続された無関係な導電線を有する、前記無関係な導電線は電源電圧に接続された無関係な導電線を有する、又は前記無関係な導電線はクロック電圧に接続された無関係な導電線を有する、ことを特徴とするプロセス。
【請求項１４】
請求項９に記載のプロセスであって、前記前記無関係な経路は、前記集積回路の動作に不必要な１つの又は複数の特定の信号を搬送するように形成されている、ことを特徴とするプロセス。
【請求項１５】
電気信号の送信のために機能導電線及び無関係な導電線を有する多層電気回路をデザインする方法であって、該デザインされた多層電気回路は対応する三次元の多層電気回路を作るために適切である、方法であって：
前記電気回路の構成要素間で電気信号を搬送するために第１層機能導電線を有する第１導電層の表現を与える段階；
前記電気回路の構成要素間で電気信号を搬送するために第２層機能導電線を有する第２導電層の表現を与える段階；
前記第１層機能導電線を前記第２層機能導電線に電気的に接続する機能ビアホールの表現を与える段階；
前記第１導電層と前記第２導電層との間の少なくとも１層において挿入される無関係な導電線の表現を与える段階；並びに
前記無関係な導電線に電気的に接続された無関係なビアホールの表現を与える段階；
を有する方法であり、
前記無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を形成するようにデザインされ、前記回路の動作機能に接続されていない；
ことを特徴とする方法。
【請求項１６】
請求項１５に記載の方法であって、前記第１導電層及び前記第２導電層において前記の無関係な導電線の挿入の表現を与える段階を更に有する、ことを特徴とする方法。
【請求項１７】
請求項１６に記載の方法であって、前記無関係な導電線の切断の表現を与える段階を更に有する、ことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、前記無関係な導電線は複数の乱数の発生に従って切断される、ことを特徴とする方法。
【請求項１９】
請求項１７に記載の方法であって、前記の第１導電層における無関係な導電線を前記の第２導電層における無関係な導電線に接続する無関係な接続ビアの表現を与える段階であって、各々の無関係な導電線は第１終端及び第２終端を有する、段階を更に有し、該方法は、無関係な導電線の前記第１終端又は前記第２終端に位置付けられていない無関係な接続ビアを削除するコンピュータ生成表現を与える段階を更に有する、ことを特徴とする方法。
【請求項２０】
請求項１７に記載の方法であって、各々の無関係な導電線は第１終端及び第２終端を有し、該方法は、前記の無関係な導電線の第１終端か又は第２終端のどちらかに位置付けられている無関係な接続ビアの表現を与える段階を更に有し、該方法は、前記の無関係な導電線の第１終端と前記第２終端との間に位置付けられた無関係な接続ビアの表現を与える段階を更に有する、ことを特徴とする方法。
【請求項２１】
請求項１５に記載の方法であって、基本フィルセルの表現を与える段階であって、各々の基本フィルセルは少なくとも１つの無関係な導電線又は少なくとも１つの導電ビアを有する、段階を更に有し、より大きいセルを生成するように前記基本フィルセルの組み合わせの表現を与える段階を更に有する、ことを特徴とする方法。
【請求項２２】
請求項２１に記載の方法であって、機能導電線と重なり合う無関係な導電線の一部を削除する表現であって、前記無関係な接続ビアは第１接続終端及び第２接続終端を有する、表現を更に有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係な接続ビアを削除する表現を更に有する、ことを特徴とする方法。
【請求項２３】
請求項２２に記載の方法であって、機能導電線に近い無関係な導電線の一部を削除する表現であって、前記無関係な接続ビアは第１接続終端及び第２接続終端を有する、表現を有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係な接続ビアを削除する表現を更に有する、ことを特徴とする方法。
【請求項２４】
請求項１５に記載の方法であって、各々の表現はコンピュータ生成表現である、及び／又は、前記無関係な経路は前記電気回路の動作に不必要な特定の信号を搬送するようにデザインされている、ことを特徴とする方法。
【請求項２５】
電気回路を生成するプロセスであって：
該電気回路の構成要素間で電気信号を搬送するために機能導電線を備える段階；
前記機能導電線の電気接続のために機能ビアホールを備える段階；
無関係な導電線を備える段階であって、前記無関係な導電線は前記電気回路の動作に対して不必要な機能を実行する、段階；並びに
前記の無関係な導電線の電気接続のために無関係なビアホールを備える段階であって、前記無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記回路の動作機能に接続されないようになっている、段階；
を有するプロセス。
【請求項２６】
請求項２５に記載のプロセスであって、各々の無関係な導電線は第１終端及び第２終端を有し、無関係なビアホールを備える段階において、前記無関係なビアホールは無関係な導電線の前記第１終端か又は前記第２終端のどちらかに備えられる、ことを特徴とするプロセス。
【請求項２７】
請求項２５に記載のプロセスであって、前記無関係な導電線及び前記無関係なビアホールは基本フィルセルに結合され、前記基本フィルセルはより大きいセルを生成するように結合される、ことを特徴とするプロセス。
【請求項２８】
請求項２５に記載のプロセスであって、前記機能導電線と重なり合っている前記無関係な導電線の一部を削除する段階を更に有する、ことを特徴とするプロセス。
【請求項２９】
請求項２５に記載のプロセスであって、前記無関係なビアホールは第１接続終端及び第２接続終端を有し、該プロセスは、前記第１接続終端及び前記第２接続終端の両方で導電線に接続されていない無関係なビアホールを削除する段階を更に有し、該プロセスは、無関係な導電線と機能導電線との間の所定の最小距離を維持するように、無関係な導電線の一部を削除する段階を更に有する、ことを特徴とするプロセス。
【請求項３０】
請求項２５に記載のプロセスであって、前記無関係な経路は、前記電気回路の動作に対して不必要な特定信号を搬送する、ことを特徴とするプロセス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
これらの技術の組み合わせは、リバースエンジニアは、各々のトランジスタ及びそれらの接続についての注意深い解析と、中程度の複雑さの集積回路に対してさえ、文字通り膨大な数の段階の処理とを行わなければならないことを意味している。このようなことが、実際に、リバースエンジニアにとって必要になる場合、タスクは多くの時間とコストを必要とするものとなる。その結果、リバースエンジニアは、回路全体に亘って同様の回路ブロックの外観を識別し、カタログ化し、設定するデータベースにロードすることができる、反復するトリックパターンを見つける処理を自動化する方法を探そうとする。
【特許文献１】米国特許第５，７８３，８４６Ａ号明細書
【特許文献２】米国特許第５，８６６，９３３Ａ号明細書
【特許文献３】米国特許第５，９７３，３７５Ａ号明細書
【特許文献４】米国特許第６，１１７，７６２Ａ号明細書
【特許文献５】米国特許第６，２０７，４７９Ｂ１号明細書
【特許文献６】米国特許第６，４１３，８４７Ｂ１号明細書
【特許文献７】米国特許第６，５２８，８８５Ｂ１号明細書
【特許文献８】米国特許出願第２００２／００２４１４８Ａ１号明細書
【特許文献９】米国特許出願第２００２／００７９５６４Ａ１号明細書
【特許文献１０】欧州特許出願第１，１９３，７５８Ａ１号明細書
【特許文献１１】日本特許出願第２００１−２８４３５７号明細書
【特許文献１２】国際公開第ＷＯ０２／４３１４７Ａ１号パンフレット
【特許文献１３】欧州特許出願第０，３７８，３０６Ａ号明細書
【特許文献１４】欧州特許出願第０，７６４，９８５Ａ号明細書
【特許文献１５】米国特許第５，３４５，１０５Ａ号明細書
【特許文献１６】米国特許第５，８６１，６５２Ａ号明細書
【特許文献１７】国際公開第ＷＯ９９／１６１３１Ａ号パンフレット
【特許文献１８】米国特許第４，４３４，３６１Ａ号明細書
【特許文献１９】国際公開第ＷＯ００／２８３９９Ａ号パンフレット
【特許文献２０】米国特許第６，１３７，３１８Ａ号明細書
【特許文献２１】米国特許第６，０１４，０５２Ａ号明細書
【特許文献２２】米国特許第５，９９８，８５８Ａ号明細書
【特許文献２３】欧州特許出願第０，９４８，０５２Ａ号明細書
【特許文献２４】国際公開第ＷＯ９８／５７３７３Ａ号パンフレット
【特許文献２５】米国特許第５，９３０，６６３Ａ号明細書
【特許文献２６】米国特許第５，３３６，６２４Ａ号明細書
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
第１の特徴に従って、多層集積回路であって：集積回路の構成要素間で電気信号を搬送するための上部導電線を有する上部導電層と；集積回路の構成要素間で電気信号を搬送するための下部導電線を有する下部導電層と；上部導電線を下部導電線と電気的に接続する導電性ビアホールを有する中間層と；を有する多層集積回路であり、上部導電線と下部導電線との間の少なくとも１つの線は無関係な導電線であり；少なくとも１つの無関係な導電線は上部導電線及び下部導電線の材料と同じ材料から成り；少なくとも１つの無関係な導電線はその集積回路の動作に不必要な機能を実行する、多層集積回路を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
第２の特徴に従って、多層集積回路を製造するプロセスであって：集積回路の構成要素間で電気信号を搬送するための上部導電線を有する上部導電線を生成する段階と；集積回路の構成要素間で電気信号を搬送するための下部導電線を有する下部導電線を生成する段階と；上部導電線を下部導電線と電気的に接続する導電性ビアホールを有する中間層を生成する段階と；上部導電線と下部導電線との間の少なくとも１つの導電層において無関係な導電線を生成する段階と；から構成されるプロセスであり、無関係な導電線は上部導電線と下部導電線の材料と同じ材料から成り、無関係な導電線は集積回路の動作に不必要な機能を実行する、プロセスを提供する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
第３の特徴に従って、電気信号の送信のための機能性導電線と無関係な導電線とから構成される多層電気回路をデザインするための方法であって、デザインされる多層回路は対応する三次元多層電気回路を製造するために適切である、方法であり：電気回路の構成要素間で電気信号を搬送するための第１層機能性導電線を有する第１導電層の表現を与える段階と；電気回路の構成要素間で電気信号を搬送するための第２層機能性導電線を有する第２導電層の表現を与える段階と；第１層導電線を第２層導電線と電気的に接続する機能性ビアホールの表現を与える段階と；第１層導電線と第２層導電線との間の少なくとも１つの層において挿入される無関係な導電線の表現を与える段階と；を有する方法を提供する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第４の特徴に従って、電気回路を製造するプロセスであって：電気回路の構成要素間で電気信号を搬送するための機能性導電線を与える段階と；機能性導電線の電気接続のための機能性ビアホールを与える段階と；無関係な導電線を与える段階であって、無関係な導電線は電気回路の動作に不必要な機能を実行する、段階と；無関係な導電線の電気接続のための無関係なビアホールを与える段階と；を有するプロセスを提供する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の教示するところに基づいて、当業者は、ルーティングチャネルにおける無関係な導電線がリバースエンジニアのタスクを複雑化させることを認識するであろう。一部の場合、無関係な導電線は、回路がアクティブにされるとき、無関係な導電線が一定電圧に保たれるように、その線がアクティブ領域に対して一つのポイントで接続されることが可能である。他の場合、無関係な導電線は、アクティブ領域又は電圧に接続されるポイントを有することなく、まさに浮遊状態であることが可能である。更に、リバースエンジニアを混乱させ、集積回路の全く不必要な部分の詳細な解析を強いるように、無関係な導電線をトランジスタに接続し、特定信号を搬送することが可能である。本発明に従った無関係な導電トレースは、ビアを使用することにより１つの層を他の層と接続する通常の導電トレースのように見え、それ故、リバースエンジニアは、金属線が機能性であるか又はそうでないかを判定するために多くの段階を要して、ビアを判定し、線を調べなければならない。好適には、ルーティングチャネルにおける残りの空間の全て又は殆どの部分は無関係な導電トレースで満たされる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図１５はこの第２段階の例を示しており、この図においては、図１４Ａ乃至１４ＣのセルＣ１、Ｃ２及びＣ３は、次のレベルのセルＣＨ１を生成するために互いに隣接されている。最も低いレベルで、全部で３０個の異なる基本セルを仮定する場合、３つのセルを互いに隣接させる組み合わせは全部で２７００通りあり、異なる高いレベルのセルＣＨ１乃至ＣＨ２７００を与える。これらの高いレベルのセルにおける無関係な金属トレース及び無関係な接続ビアは、それらが基本セルの複製であるため、機能性ルーティングトレース及びビアに、疑いようもなく非常に似ているように見える。又、次のレベルのセルの幾つかを組み合わせることにより、他の高いレベルにおけるより大きいセルを生成することができる。このようにして繰り返すことにより、無関係な金属及びビアを有するように意図された全体のＡＳＩＣチップの一部をカバーする十分大きいセルが得られる。この最終のセルにおいては、全ての充填金属及びビアは、膨大な数のセルの組み合わせのために、十分なランダム性を有し、同時に、それらは、機能性ルーティングコネクタに非常に類似している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
本発明については、特定の実施形態を参照して説明したが、本発明の範囲から逸脱することなく、当業者により種々の変形及び変更を実行することができる。それ故、本発明は、同時提出の特許請求の範囲における範囲内の変形及び変更を網羅するように意図されている。