【事件の表示】
　特願２００４−　２９０３３「半導体集積回路装置とＣＭＯＳ回路の高速化方法」拒絶査定不服審判事件〔平成１７年　２月　３日出願公開、特開２００５−　３３１６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１６年２月５日（優先権主張平成１５年３月２８日，平成１５年６月１７日）の出願であって，平成２１年７月１０日付けの拒絶理由通知に対して，同年９月１０日に手続補正書及び意見書が提出されたが，同年１０月２日付けで拒絶査定がされ，これに対し，同年１２月１１日に審判請求がされたものである。
　
第２　本願発明に対する判断
１　本願の請求項１に係る発明は，平成２１年９月１０日に提出された手続補正書により補正された請求項１に記載された事項により特定される，次のとおりのものである。（以下「本願発明」という。）
　
【請求項１】
「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と，上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え，
　上記複数の信号伝達経路は，
　　　上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて，その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と，
　　　上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが，ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路を含み，
　上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは，置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり，
　既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しないことを特徴とする半導体集積回路装置。」
　
２　引用例の表示
　　引用例１：特開２０００−２２０７８号公報
　
３　引用例１の記載と，引用発明
３−１　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である特開２０００−２２０７８号公報（以下「引用例１」という。）には，「半導体回路」（発明の名称）に関して，図１〜図３，図７，図１１，図１２とともに，次の記載がある。（下線は当審において付加。以下同様。）
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，複数の伝送経路を有し，各伝送経路には設定されるしきい値電圧の絶対値が小さい程，遅延量が小さい伝送素子が配置された半導体回路に関するものである。
【０００２】
【従来の技術】近年，半導体回路では，低電力化のために，電源電圧ＶDDを下げる方法が一般的に取られている。そして，電圧が下がったことによる伝送速度の劣化を補うために，各伝送配線経路に配置される伝送素子としての転送ゲートやロジック回路を構成するトランジスタとして，しきい値電圧Ｖｔｈが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。」
・「【０００９】従来，この低しきい値電圧トランジスタは半導体チップに対して全体的，またはかなり広範囲に適用されており，チップの規模が大きくなるとリークを発生する低しきい値電圧トランジスタの数も増大し，そのリーク電流が電力の観点で問題となっている。」
・「【００１２】さらに，従来必要以上に広範囲に低しきい値電圧トランジスタを適用しているため，速度改善の必要のないクリティカルパスからはずれた速度の速い遅延の小さいパス群まで低しきい値電圧トランジスタが使われることにより，不必要に多くのリーク電流が発生しているという根本的問題があった。この問題について，図面に関連付けてさらに説明する。
【００１３】図１１および図１２は全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。図において，横軸が遅延値を表し，縦軸が遅延分布を表している。そして，図中，１が低しきい値電圧化前の遅延分布，２が低しきい値電圧化後の遅延分布，３が低しきい値電圧化前の最大遅延値，４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値）をそれぞれ示している。
【００１４】図１１に示すように，低しきい値電圧化を適用した場合には，遅延パス全体で高速化されることになる。しかし，最大遅延値の改善値４より速い領域は低Ｖｔｈを適用して高速化しても速度的に意味のない部分になる。すなわち，図１２のハッチングを施した部分は，不要に高速化され，つまり不必要にリークを発生している領域となる。このように，電力，電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。
【００１５】本発明は，かかる事情に鑑みてなされたものであり，その目的は，低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。」
　
　　イ　第１実施形態
・「【００３３】
【発明の実施の形態】第１実施形態
図１は，本発明に係る半導体回路の第１の実施形態を示すブロック図である。
【００３４】
本半導体回路１０は，同期系回路であって，信号送信側のフリップフロップ（ＦＦ）１１−１，１１−２，１１−３，受信側のフリップフロップ１２−１，１２−２，１２−３，送信側と受信側のフリップフロップを接続する主伝送経路（伝送パス）１３，１４，１５，分岐パス１３−１，１５−１，高しきい値電圧の伝送素子としてのゲート素子１６−１，１６−２，１６−３，１６−４，および低しきい値電圧化された伝送素子としてのゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７により構成されている
【００３５】
主伝送パス１３は，信号送信側フリップフロップ１１−１の出力と受信側フリップフロップ１２−１の入力との間に接続されている
そして，フリップフロップ１１−１の出力と分岐点１３ａとの間の主伝送パス１３にゲート素子１６−１，１６−２が配置され，分岐点１３ａと受信側フリップフロップ１２−２の入力との間の主伝送パス１３にゲート素子１６−３が配置されている
【００３６】
主伝送パス１４は，信号送信側フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間に接続されている。そして，フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間の主伝送パス１４にゲート素子１６−４，１７−１〜１７−５が配置されている。具体的には，ゲート素子１７−１の一方の入力がゲート素子１６−４の出力に接続され，ゲート素子１７−１の出力がゲート素子１７−２の他方の入力に接続され，ゲート素子１７−２の出力側にゲート素子１７−３〜１７−５が接続されている
【００３７】
主伝送パス１５は，信号送信側フリップフロップ１１−３の出力と受信側フリップフロップ１２−３の入力との間に接続されている。そして，主伝送パス１５の分岐点１５ａから分岐パス１５−１が分岐され，この分岐パス１５−１がゲート素子１７−１の一方の入力端子に接続されている。そして，フリップフロップ１１−３の出力と分岐点１５ａとの間の主伝送パス１５にゲート素子１７−６，１７−７が配置されている
【００３８】ゲート素子１６−１，１６−２，１６−３，１６−４は，たとえば絶縁ゲート型電界効果トランジスタ，すなわちＭＩＳ系回路を用いて構成され，そのしきい値電圧Ｖｔｈはゲート素子１７−１〜１７−７より高い値，たとえばＮＭＯＳトランジスタの場合には，通常のトランジスタと同様の０．８Ｖ程度に設定されている。
【００３９】
ゲート素子は１７−１〜１７−７は，たとえば絶縁ゲート型電界効果トランジスタ，すなわちＭＩＳ系回路を用いて構成され，そのしきい値電圧Ｖｔｈはゲート素子１６−１〜１６−７４り低い値
に設定される。また，低しきい値電圧トランジスタとしては，遅延パスの遅延値によっては，デプレッション型トランジスタにより構成される
【００４０】なお，
ＭＯＳトランジスタのしきい値電圧の設定は，たとえば製造工程において不純物の添加濃度の調整により行われる
また，低しきい値電圧化は，トランジスタ単位あるいはセル単位で適用される
【００４１】
図２は，ゲート素子１７−１（または１７−２）の構成例を示す回路図である。図２はゲート素子をＮＡＮＤ回路として構成した場合の一例である
【００４２】
図２に示すＮＡＮＤ回路は，低しきい値電圧化されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ
171
 ，ＰＴ
172
 およびエンハンスメント型ＮＭＯＳトランジスタＮＴ
171
 ，ＮＴ
172
 により構成されている
・「【００４４】上記したエンハンスメント型トランジスタの低しきい値電圧をいずれの値に設定するか，あるいはデプレッション型トランジスタを用いるかは，低Ｖしきい値電圧化した伝送素子としてのゲート素子の適用により，その遅延パスの不要な高速化やそれに伴う不要なリーク発生，スタンバイ時対応の必要性といった問題を解決し，低しきい値電圧化したゲート素子を適用したことによる速度改善効果を最大限に発揮しつつリーク電流を最小化できる，最適な範囲に限定できるか否かを考慮して決められる。
【００４５】以下に，本第１の実施形態に係る低しきい値電圧化の最適な適用範囲について，図３に関連付けて説明する。図３は，本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために，遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。図において，横軸が遅延値を表し，縦軸が遅延分布を表している。そして，図中，２１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか），２２が低しきい値電圧化後の遅延分布状態，２３が低しきい値電圧化前の最大遅延値，２４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値），２５が低しきい値電圧化適用領域をそれぞれ示している。
【００４６】図１の同期系半導体回路１０では，元々の遅延値が最大の遅延パスは，フリップフロップ１１−３→主伝送パス１５→ゲート素子１７−６，１７−７→分岐パス１５−１→ゲート素子１７−１→主伝送パス１４→ゲート素子１７−２〜１７−５→フリップフロップ１２−２の伝送経路である。そして，低しきい値電圧化されたゲート素子ゲート素子１７−１〜１７−７の適用で，その最大遅延値が２４の位置になっている。この遅延値２４が，チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり，他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値２４の位置より高速なパスとなり，無用なリーク等の要因となる。そこで，
本第１の実施形態では，低しきい値電圧化したゲート素子を適用する遅延パス領域を，低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定している
【００４７】すなわち，低しきい値電圧化したゲート素子をこの領域に適用して２４で示す遅延値以下に高速化してシフトさせる，すなわち，新最大遅延値２４以下に隠蔽させる。この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し，つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。そして，この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので，低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ，不要なリーク電流の発生が防止される。さらに，スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。」
　
　　ウ　第４実施形態
・「【００６４】第４実施形態
図７は，本発明に係る半導体回路の第４の実施形態を示すブロック図である。
【００６５】本第４の実施形態と上述した第１の実施形態と異なる点は，元々の遅延値が最大の遅延パスである，フリップフロップ１１−３→主伝送パス１５→分岐パス１５−１→主伝送パス１４→フリップフロップ１２−２の伝送パスに配置されるゲート素子の全てを低しきい値電圧化するのではなく，その一部のみのゲート素子を低しきい値電圧化したことにある。具体的には，図７において，低しきい値電圧化したゲート素子１７−２の出力とフリップフロップ１２−２の入力との間に配置されるゲート素子１７−３，１７−４，１７−５の代わりに，高しきい値電圧のままのトランジスタを用いて構成したゲート素子１６−５，１６−６，１６−７を配置している。
【００６６】図８は，本発明に係る半導体回路の第４の実施形態を説明するための図であって，本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために，遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。図において，横軸が遅延値を表し，縦軸が遅延分布を表している。そして，図中，５１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
【００６７】本第４の実施形態では，遅延パス５１２，５１３を遅延最大伝送パスの遅延値Ａより高速な範囲で低しきい値電圧化するトランジスタやセルを調整する。これにより，低しきい値電圧化による速度改善効果を十分発揮した上で，さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。
【００６８】以上のように，本第４の実施形態によれば，低しきい値電圧化する対象遅延パス内の全ての素子でなく，最大遅延をクリアーする範囲で選択的に低しきい値電圧化を適用することから，効率よく速度改善効果を保ったままリーク電流を抑えることができる。」
　
　　エ　発明の効果
・「【００７７】
【発明の効果】以上説明したように，本発明によれば，低しきい値電圧化の適用を限定範囲に適用することで，低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる。また，遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので，低しきい値電圧化の対象を最適に最小化できる利点がある。」
・「【００７９】さらに，本発明によれば，低しきい値電圧化の対象遅延パス内の全ての素子でなく，最大遅延をクリアーする範囲で低しきい値電圧化する伝送素子を選択して，適用することで，より効率よく速度改善効果を保ったままリーク電流を抑えることができる。」
　
３−２ 引用発明
　上記ア〜エによれば，引用例１には，次の発明（以下「引用発明」という。）が開示されているといえる。
　
「同期系回路であって，複数の信号送信側のフリップフロップ１１−１，１１−２，１１−３と，複数の信号受信側のフリップフロップ１２−１，１２−２，１２−３と，前記信号送信側のフリップフロップ１１−１，１１−２，１１−３と前記信号受信側のフリップフロップ１２−１，１２−２，１２−３を接続する複数の主伝送パス１３，１４，１５と，複数の分岐パス１３−１，１５−１と，前記主伝送パス１３，１４に配置されたエンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子１６−１，１６−２，１６−３，１６−４と，前記主伝送パス１４，１５に配置されたデプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７により構成され，
　前記主伝送パス１３は，前記信号送信側のフリップフロップ１１−１の出力と前記信号受信側のフリップフロップ１２−１の入力との間に接続され，前記信号送信側のフリップフロップ１１−１の出力と分岐点１３ａとの間に前記ゲート素子１６−１，１６−２が配置され，前記分岐点１３ａと前記信号送信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−３が配置され，
　前記主伝送パス１４は，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に接続され，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−４，１７−１，１７−２，１７−３，１７−４，１７−５が配置され，前記ゲート素子１７−１の一方の入力が前記ゲート素子１６−４の出力に接続され，前記ゲート素子１７−１の出力が前記ゲート素子１７−２の他方の入力に接続され，前記ゲート素子１７−２の出力側に前記ゲート素子１７−３，１７−４，１７−５が接続され，
　前記主伝送パス１５は，前記信号送信側のフリップフロップ１１−３の出力と前記信号受信側のフリップフロップ１２−３の入力との間に接続され，前記主伝送パス１５の分岐点１５ａから前記分岐パス１５−１が分岐され，この分岐パス１５−１が前記ゲート素子１７−１の一方の入力端子に接続され，前記信号送信側のフリップフロップ１１−３の出力と前記分岐点１５ａとの間に前記ゲート素子１７−６，１７−７が配置され，
　前記ＭＯＳトランジスタのしきい値電圧の設定は，トランジスタ単位あるいはセル単位で，製造工程において不純物の添加濃度の調整により行われ，前記デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７のうちのゲート素子１７−１，１７−２には，低しきい値電圧化されたＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 により構成されているＮＡＮＤ回路を含み，
　前記低しきい値電圧化したゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７を適用する遅延パス領域を，低しきい値電圧化される前の最大遅延値からこれに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値までの範囲にある遅延パスに限定していることを特徴とする半導体回路。」
　
４　対比
（１）次に，本願発明と引用発明とを対比する。
　　ア　引用発明の「複数の信号送信側のフリップフロップ１１−１，１１−２，１１−３と，複数の信号受信側のフリップフロップ１２−１，１２−２，１２−３」は，本願発明の「複数のフリップフロップ回路」に対応し，また，引用発明が「同期系回路」であることは，本願発明の「クロック信号により信号の取り込みと保持を行なう」ことに相当する。よって，引用発明の「同期系回路であ」る「複数の信号送信側のフリップフロップ１１−１，１１−２，１１−３と，複数の信号受信側のフリップフロップ１２−１，１２−２，１２−３」は，本願発明の「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路」に相当する。
　
　　イ　引用発明の「前記信号送信側フリップフロップ１１−１，１１−２，１１−３と前記信号受信側のフリップフロップ１２−１，１２−２，１２−３を接続する複数の主伝送パス１３，１４，１５」において，「主伝送パス」は，本願発明の「信号伝達経路」に相当するので，引用発明の「前記信号送信側フリップフロップ１１−１，１１−２，１１−３と前記信号受信側のフリップフロップ１２−１，１２−２，１２−３を接続する複数の主伝送パス１３，１４，１５」は，本願発明の「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた」「複数の信号伝達経路」に相当する。また，引用発明の「前記主伝送パス１３，１４，１５に配置されたエンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子１６−１，１６−２，１６−３，１６−４と，前記主伝送パス１３，１４，１５に配置されたデプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７」は，本願発明の「複数の論理ゲート回路」に相当する。それゆえ，引用発明の「前記信号送信側フリップフロップ１１−１，１１−２，１１−３と前記信号受信側のフリップフロップ１２−１，１２−２，１２−３を接続する複数の主伝送パス１３，１４，１５」と，「前記主伝送パス１３，１４，１５に配置されたエンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子１６−１，１６−２，１６−３，１６−４と，前記主伝送パス１３，１４，１５に配置されたデプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７」とを併せたものは，本願発明の「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた」「複数の論理ゲート回路を含む複数の信号伝達経路」に相当する。
　
　　ウ　引用発明の「前記主伝送パス１３は，前記信号送信側のフリップフロップ１１−１の出力と前記信号受信側のフリップフロップ１２−１の入力との間に接続され，前記信号送信側のフリップフロップ１１−１の出力と分岐点１３ａとの間に前記ゲート素子１６−１，１６−２が配置され，前記分岐点１３ａと前記信号送信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−３が配置され」ることにおいて，引用発明の「前記主伝送パス１３」は，本願発明の「第１信号伝達経路」に相当し，引用発明の「前記ゲート素子１６−１，１６−２，１６−３」は，「エンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子」であり，引用発明の「前記主伝送パス１３」は，「エンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子」のみで構成されているとともに，当該「前記主伝送パス１３」における遅延が「新たな最大遅延値」よりも小さいことは明らかであるので，引用発明も本願発明のように，「上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて，その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる」ものと認められる。よって，引用発明の「前記信号送信側のフリップフロップ１１−１の出力と前記信号受信側のフリップフロップ１２−１の入力との間に接続され，前記信号送信側のフリップフロップ１１−１の出力と分岐点１３ａとの間に前記ゲート素子１６−１，１６−２が配置され，前記分岐点１３ａと前記信号送信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−３が配置され」る「前記主伝送パス１３」は，本願発明の「上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて，その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路」に相当する。
　
　　エ　引用発明の「前記主伝送パス１４は，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に接続され，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−４，１７−１，１７−２，１７−３，１７−４，１７−５が配置され，前記ゲート素子１７−１の一方の入力が前記ゲート素子１６−４の出力に接続され，前記ゲート素子１７−１の出力が前記ゲート素子１７−２の他方の入力に接続され，前記ゲート素子１７−２の出力側に前記ゲート素子１７−３，１７−４，１７−５が接続され」ることにおいて，引用発明の「前記主伝送パス１４」は，本願発明の「第２信号伝達経路」に相当し，引用発明の「前記ゲート素子１７−１，１７−２，１７−３，１７−４，１７−５」は，「前記デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子」であり，「前記低しきい値電圧化したゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７を適用する遅延パス領域を，低しきい値電圧化される前の最大遅延値からこれに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値までの範囲にある遅延パスに限定している」ので，引用発明も本願発明と同様に，「上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが，ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる」ものと認められる。よって，引用発明の「前記主伝送パス１４は，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に接続され，前記信号送信側のフリップフロップ１１−２の出力と前記信号受信側のフリップフロップ１２−２の入力との間に前記ゲート素子１６−４，１７−１，１７−２，１７−３，１７−４，１７−５が配置され，前記ゲート素子１７−１の一方の入力が前記ゲート素子１６−４の出力に接続され，前記ゲート素子１７−１の出力が前記ゲート素子１７−２の他方の入力に接続され，前記ゲート素子１７−２の出力側に前記ゲート素子１７−３，１７−４，１７−５が接続され」る「前記主伝送パス１４」は，本願発明の「上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが，ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路」に相当する。
　
　　オ　引用発明の「半導体回路」は，本願発明の「半導体集積回路装置」に相当する。
　
（２）そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と，上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた複数の論理ゲート回路を含む複数の信号伝達経路とを備え，
　上記複数の信号伝達経路は，
　　　上記複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて，その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と，
　　　上記複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが，ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第２信号伝達経路を含むことを特徴とする半導体集積回路装置。」
　
《相違点》
《相違点１》
　本願発明は，「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え」ているのに対して，引用発明は，本願発明の「複数の信号伝達経路」に含まれる「複数の論理ゲート回路」に相当する「エンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子１６−１，１６−２，１６−３，１６−４と，」「デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７」が，ＣＭＯＳ構成であるかどうか不明である点。
《相違点２》
　本願発明は，「上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは，置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」るのに対して，引用発明は，そのような特定がなされていない点。
《相違点３》
　本願発明は，「既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しない」のに対して，引用発明は，そのような特定がなされていない点。
　
５　当審の判断
（１）相違点１についての検討
　　ア　引用発明は，「前記デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７のうちのゲート素子１７−１，１７−２には，低しきい値電圧化されたＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 により構成されているＮＡＮＤ回路を含」んでおり，当該「ゲート素子１７−１」及び「ゲート素子１７−２」がＣＭＯＳ構成であることは，引用例の図２等から当業者にとって明らかである。
　
　　イ　また，半導体集積回路において，ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いてＣＭＯＳ構成の論理ゲート回路を構成することは，従来より周知の技術である。
　
　　ウ　したがって，引用発明においても，「ゲート素子１７−１」及び「ゲート素子１７−２」のみならず，他の「ゲート素子」もＣＭＯＳ構成とすること，すなわち，本願発明のように「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたＣＭＯＳ構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え」ている構成とすることは当業者が適宜なし得たことである。
　よって，相違点１に係る本願発明の構成は，当業者が適宜になし得たことである。
　
（２）相違点２についての検討
　　ア　本願発明の「上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは，置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」ることは，物の発明として，引用発明の「デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７」と区別がつかないので，相違点２は，物の発明としては実質的な相違点ではない。
　
　　イ　相違点２については以上のとおりであるが，仮に相違点２が実質的なものではないとまではいえないものであった場合についても一応検討する。
　引用発明は，「デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７」の「前記ＭＯＳトランジスタのしきい値電圧の設定は，トランジスタ単位あるいはセル単位で，製造工程において不純物の添加濃度の調整により行われ」るものである。
　また，引用発明は，ゲート素子として，ＮＡＮＤ回路を含んでいる。
　
　　ウ　そして，引用発明の「トランジスタ単位あるいはセル単位で，製造工程において不純物の添加濃度の調整」することは，デプレッション型ＭＯＳトランジスタにより低しきい値電圧化される前のエンハンスメント型ＭＯＳトランジスタの形状・大きさを変えることなく，不純物の添加濃度の調整を行うことと理解でき，また，各ＭＯＳトランジスタの形状・大きさを変えないことから，そのようなＭＯＳトランジスタで構成されたＮＡＮＤ回路等の回路についても同じ回路パターンとすることは極めて自然なことといえる。
　
　　エ　したがって，引用発明において，本願発明のように，「上記置き換えられる論理ゲート回路を構成するディプレッション型ＭＯＳＦＥＴは，置き換えられる前の上記エンハンスメント型ＭＯＳＦＥＴと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」るようになすことは，当業者が適宜なし得たことといえる。
　よって，仮に相違点２が実質的なものであったとしても，当該相違点２に係る本願発明の構成は当業者が適宜になし得たこととである。
　
（３）相違点３についての検討
　　ア　本願発明の「既存のＣＭＯＳ回路およびレイアウト済みのＣＭＯＳ回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しないこと」は，物の発明として，引用発明と区別がつかないので，相違点３は，物の発明としては実質的な相違点ではない。
　
　　イ　相違点３については以上のとおりであるが，仮に相違点３が実質的なものではないとまではいえないものであった場合についても一応検討する。
　引用発明においてＣＭＯＳ構成の論理ゲート回路を構成することは，相違点１について検討したとおり，当業者が適宜なし得たことである。
　
　　ウ　また，相違点２について検討したとおり，引用発明の「トランジスタ単位あるいはセル単位で，製造工程において不純物の添加濃度の調整」は，ＭＯＳトランジスタの形状・大きさを変えないことから，そのようなトランジスタで構成された回路についても同じ回路パターンとすることは極めて自然なことといえる。それゆえ，引用発明において，既存のＣＭＯＳ回路またはレイアウト済みのＣＭＯＳ回路を採用するとともに，それらの少なくともいずれか一方について，「デプレッション型ＭＯＳトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子」を「エンハンスメント型ＭＯＳトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子」のかわりに用いた場合にあっても，レイアウトルール違反は発生しないものといえる。
　
　　エ　したがって，相違点３に係る本願発明の構成は，相違点１及び２に係る本願発明の構成を充足することにより，おのずと備わるものと言える。
　よって，仮に相違点３が実質的なものであったとしても，当該相違点３に係る本願発明の構成は当業者が適宜なし得たことである。
　
（３）したがって，引用発明において上記相違点１〜３に係る構成とすることは，当業者が容易に想到し得たものである。
　
第３　結言 
　以上のとおり，本願発明は，引用例１に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。