【事件の表示】
　特願２００５−　２６５７９「リングオシレータ回路」拒絶査定不服審判事件〔平成１８年　８月１７日出願公開、特開２００６−２１７１６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年２月２日の出願であって、原審において平成２２年７月２０日付けで拒絶査定がなされ、これに対し平成２２年１０月８日に審判請求がなされるとともに手続補正書の提出があり、
　特許法第１６２条の規定による審査（前置審査）において、平成２２年１１月１０日付けで新たな拒絶理由が通知されたが、これに対し意見書および手続補正書の提出はなく、平成２３年５月１６日付けで特許庁長官に対し拒絶されるべき旨の特許法第１６４条３項の規定による報告（前置報告）がなされ、
　この報告に基づき当審において平成２３年１１月１０日付けで審尋を発したが、これに対しても回答書の提出はなかったものである。
　
　
２．本願発明
　本件出願の請求項に係る発明は、平成２２年１０月８日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりのもの（以下「本願発明」という。）であるところ、その記載は次のとおりである。
　
（本願発明）
　「　　【請求項１】
　奇数個の反転する論理ゲートがリング状に接続された第２の経路と、前記第２の経路の一部である奇数個の反転する論理ゲートがリング状に接続された第１の経路から構成され、前記第２の経路の論理ゲートのうちの１つから所定周波数のクロックを出力するリングオシレータ回路であって、
　前記第１の経路と前記第２の経路の重複する部分のうちの１つが２入力以上の切替回路であって、該切替回路の出力信号は、該第１の経路を介して入力される第１の信号に応じて立ち上がり、該第２の経路を介して入力され、前記第１の信号と同一極性で伝播遅延時間が異なる第２の信号に応じて立ち下がることを特徴とするリングオシレータ回路。」
　
　
３．引用例に記載された発明
　
Ａ．前置審査において通知した拒絶理由に引用した、特開昭６０−２１７７２２号公報（以下、「引用例」という。）には、「パルス信号発生回路」として、図面とともに以下の記載がある。
　
イ．「特許請求の範囲
１．遅延ループによってパルス信号を発振するパルス信号発生回路であって、互いに遅延時間の異なる複数の遅延ループを形成するとともに、各遅延ループを循環する信号を互いに干渉させるようにしたことを特徴とするパルス信号発生回路。
２．上記遅延ループが多段接続されたインバータを用いて構成されていることを特徴とする特許請求の範囲第１項記載のパルス信号発生回路。」（１頁左下欄３〜１２行）
　
ロ．「　第５図は、第３図に示したパルス信号発生回路をさらに具体化した例を示す。
　同図に示すパルス信号発生回路（当審注：引用例原文には「レベル信号発生回路」とあるが、誤記と判断した。）は、複数（奇数）のインバータｉ１〜ｉ５によって発振ループを形成するための遅延路Ｌ１，Ｌ２が形成されている。各インバータｉ１〜ｉ５はそれぞれにτの伝搬遅れ時間をもっている。従って、３段目までのインバータｉ１〜ｉ３によって遅延時間３τの遅延路Ｌ１が構成され、４，５段目のインバータｉ４，５によって遅延時間２τの遅延路Ｌ２が構成されている。また、全体では５τの遅延時間をもつ遅延路Ｌｏが構成されている。
　ここでは、１〜５段目までのインバータｉ１〜ｉ５による遅延路Ｌｏの論理出力と１〜３段目のインバータｉ１〜ｉ３による遅延路Ｌ１の論理出力とが、ワイヤード論理回路１０によって負論理の論理積を取られた後、１段目のインバータｉ１の入力に帰還されている。これにより、遅延時間３τと遅延時間５τの２つの遅延ループが形成されるとともに、この２つの遅延ループをそれぞれ循環する信号が共に１段目のインバータｉ１の入力側に戻されて互いに干渉し合う状態が形成される。この様な状態でもって、２つの時間要素（３τと５τ）をパラメータとして発振されるパルス信号がＯＵＴから導出されるようになっている。」（２頁右下欄下から１行〜３頁右上欄６行）
　
ハ．「　第６図は、第５図に示したパルス信号発生回路の各部Ｘ１〜Ｘ６における信号の変化状態を示す。同図においては、１段目のインバータｉ１の反転出力Ｘ１がτ時間後に２段目のインバータｉ２から反転されて出力され、この反転出力Ｘ２が３τ時間後に３段目のインバータｉ３から反転されて出力される。さらに、この３段目のインバータｉ３の反転出力Ｘ３は、後段のインバータｉ４，ｉ５を順次反転されながら伝達されて出力ＯＵＴに導出される。これとともに、３τ時間経過時点で３段目のインバータｉ３からの反転出力Ｘ３が、また５τ時間経過時点で最終段のインバータｉ５の出力Ｘ６がそれぞれワイヤード論理回路１０を介して１段目のインバータｉ１の入力に帰還される。
　以上のようにして、第６図のＸ６の波形をもつパルス信号が発振されて出力ＯＵＴに現われる。」（３頁右上欄７〜左下欄４行）
　
　
　上記引用例の記載及び関連する図面ならびにこの分野における技術常識を考慮すると、
　まず、上記引用例記載の「パルス信号発生回路」は、上記ロ．及び引用例第５図にあるように、「複数（奇数）のインバータｉ１〜ｉ５によって発振ループを形成する」を有するものであり、その一部である「複数（奇数）のインバータｉ１〜ｉ３」によっても別の「発振ループを形成する」ものであって、前者のループを『第２の経路』、後者のループを『第１の経路』と言うのは任意であり、
　該『第２の経路』のインバータのうちの１つである「インバータｉ５」から「発振されるパルス信号」（ＯＵＴ）を出力するものである。
　
　また、上記ロ．には、「１〜５段目までのインバータｉ１〜ｉ５による遅延路Ｌｏの論理出力と１〜３段目のインバータｉ１〜ｉ３による遅延路Ｌ１の論理出力とが、ワイヤード論理回路１０によって負論理の論理積を取られた後、１段目のインバータｉ１の入力に帰還されている。」とあって、関連する第５図も参照すれば、「ワイヤード論理回路１０」と「１段目のインバータｉ１」を合わせた部分は、『前記第１の経路と前記第２の経路の重複する部分』のうちの一部を構成する『２入力の回路』である。
　
　また、上記ハ．及び引用例第６図の波形のタイミングチャートを参照すれば、前記『２入力の回路』の出力信号「Ｘ１」は、前記『第１の経路』を介して入力される信号「Ｘ３」に応じて立ち上がり、前記『第２の経路』を介して入力される信号「Ｘ５」に応じて立ち下がる、ことを見て取ることができる。
　
　なお、引用例第５図において、「インバータｉ３」の出力である２つの信号は「Ｘ３」と「Ｘ５」と表記されており、また、「インバータｉ５」の出力である２つの信号は「Ｘ６」と「Ｘ５」と表記されているが、
　「インバータ」が本来単一出力の回路であって、これら２組の信号が実質的にそれぞれ１つの信号を分岐した同一の信号を表しているのは技術常識であって、上記ハ．の「３τ時間経過時点で３段目のインバータｉ３からの反転出力Ｘ３が、また５τ時間経過時点で最終段のインバータｉ５の出力Ｘ６がそれぞれワイヤード論理回路１０を介して１段目のインバータｉ１の入力に帰還される。」との記載及び引用例第６図も勘案すれば、
　引用例第５図の「インバータｉ３」の出力の一方の「Ｘ５」は「Ｘ３」の誤記であり、「インバータｉ５」の出力である２つの信号「Ｘ６」と「Ｘ５」は実質的に同一の信号であるから、前記『２入力の回路』に２つの経路から入力される信号は「Ｘ３」と「Ｘ５」であると判断して、上記のように認定した。
　
　そして該信号「Ｘ５」は、前記信号「Ｘ３」を後段の「インバータｉ４，ｉ５」で２回反転し、２τ遅延した信号であるから、Ｘ３と同一極性の信号であり、例えば１段目のインバータｉ１の入力から見た伝播遅延時間が５τとなり、Ｘ３の３τとは異なる信号であって、『前記信号Ｘ３と同一極性で伝播遅延時間が異なる信号Ｘ５』と言うことができる。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
（引用発明）
「　複数（奇数）のインバータｉ１〜ｉ５によって発振ループを形成する第２の経路と、
　前記第２の経路の一部である複数（奇数）のインバータｉ１〜ｉ３によって発振ループを形成する第１の経路から構成され、
　第２の経路のインバータのうちの１つであるインバータｉ５から発振されるパルス信号ＯＵＴを出力するパルス信号発生回路であって、
　前記第１の経路と前記第２の経路の重複する部分のうちの一部がワイヤード論理回路１０と１段目のインバータｉ１からなる２入力の回路であって、
　該２入力の回路の出力信号Ｘ１は、
該第１の経路を介して入力される信号Ｘ３に応じて立ち上がり、該第２の経路を介して入力され、前記信号Ｘ３と同一極性で伝播遅延時間が異なる信号Ｘ５に応じて立ち下がるパルス信号発生回路。」
　
　
４．対比・判断
　本願発明と上記引用発明を対比する。
　まず、引用発明の「複数（奇数）のインバータｉ１〜ｉ５」において、「インバータ」とは、引用例第６図にもあるように、論理値の０と１に対応する２つのレベルを有するパルス信号即ち論理信号を反転出力するゲート回路であるから、「反転する論理ゲート」であって、本願発明の「奇数個の反転する論理ゲート」にあたる。
　
　また、引用発明の「発振ループを形成する」とは、これも引用例第５図からも明らかなように、「インバータ」（反転する論理ゲート）の縦続接続で構成される遅延路（Ｌ１，Ｌｏ）の出力側から「ワイヤード論理回路１０」を介して入力側へ繋がる「ループ」即ち「リング」を構成するから、本願発明の「リング状に接続された」にあたる。
　
　また、引用発明の「発振されるパルス信号ＯＵＴ」は、これも引用例第６図からも明らかなように、所定の周期、すなわち「所定周波数」を有する信号であって、本願発明の「所定周波数のクロック」も発振された信号であるから、ともに「所定周波数の発振信号」の点で一致する。
　
　また、引用発明の「パルス信号発生回路」は、上記のように「リング状」の構造を有する発振回路（オシレータ）であるから、本願発明の「リングオシレータ回路」にあたる。
　
　また、引用発明の「ワイヤード論理回路１０と１段目のインバータｉ１からなる２入力の回路」は、全体として２つの入力信号（Ｘ３，Ｘ５）を切り替えて出力するということができるから、これを「切替回路」ということができ、本願発明の「２入力以上の切替回路」にあたり、
引用発明の「２入力の回路の出力信号Ｘ１」は、本願発明の「切替回路の出力信号」である。
　
　そして、引用発明の「信号Ｘ３」、「信号Ｘ５」をそれぞれ、「第１の信号」、「第２の信号」というのは任意である。
　
　したがって、本願発明と引用発明は以下の点で一致し、また相違している。
　
（一致点）
「　奇数個の反転する論理ゲートがリング状に接続された第２の経路と、
前記第２の経路の一部である奇数個の反転する論理ゲートがリング状に接続された第１の経路から構成され、
前記第２の経路の論理ゲートのうちの１つから所定周波数の発振信号を出力するリングオシレータ回路であって、
　前記第１の経路と前記第２の経路の重複する部分のうちの１つが２入力以上の切替回路であって、
該切替回路の出力信号は、
該第１の経路を介して入力される第１の信号に応じて立ち上がり、
該第２の経路を介して入力され、前記第１の信号と同一極性で伝播遅延時間が異なる第２の信号に応じて立ち下がる
リングオシレータ回路。」
　
（相違点）
　「所定周波数の発振信号」に関し、本願発明は「所定周波数のクロック」であるのに対し、引用発明では「発振されるパルス信号ＯＵＴ」である点、
　
　
　上記相違点の「発振信号」（クロック）について検討する。
　引用発明のようなパルス信号で動作する回路において、回路各部の動作の時刻、タイミングを規定する基本信号としての「クロック」が用いられることは、特に例示するまでもなく周知慣用のことであって、そのような所定周波数のクロックを発生するために発振回路（オシレータ）が用いられることも同様である。
　したがって、「所定周波数の発振信号」としての引用発明の「発振されるパルス信号ＯＵＴ」を、「所定周波数のクロック」として用いることは、当業者であれば適宜に実施可能なことであって、格別のことではない。
　
　そして、本願発明の効果も上記引用発明から当業者が予測し得る範囲のものである。
　
　
５．むすび
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。