【手続補正書】
【提出日】平成18年7月28日(2006.7.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のキャパシタ、第２のキャパシタ、および少なくとも１つのスイッチを含むスイッチキャパシタ回路であって、前記少なくとも１つのスイッチは第１の時間間隔中に、（１）前記第１のキャパシタを、第１の電圧を有する第１の信号ラインと第２の電圧を有する第２の信号ラインとの間に接続する動作、および（２）前記第２のキャパシタを、前記第１の電圧を有する第１の信号ラインと第３の電圧を有する第３の信号ラインとの間に接続する動作が可能であり、ここで前記第３の電圧は前記第２の電圧と異なっており、第１のキャパシタは第１の電圧を第２の電圧に対してサンプリングし、第２のキャパシタは第１の電圧を第３の電圧に対してサンプリングし、前記少なくとも１つのスイッチは、第２の時間間隔中に、前記第１および第２のキャパシタを、それぞれ前記第２および第３の信号ラインから切断するとともに、前記第１のキャパシタを前記第２のキャパシタと並列に接続する動作の可能な前記スイッチキャパシタ回路、を含むシステム。
【請求項２】
第２の間隔中に、前記第１のキャパシタの両端の電圧と前記第２のキャパシタの両端の電圧とが互いに等しくなる、請求項１に記載のシステム。
【請求項３】
少なくとも１つのスイッチが、第１の電圧、第１の基準電圧および第２の基準電圧を含む群から選択される電圧に第１のキャパシタおよび第２のキャパシタを接続する動作が可能なスイッチネットワークを含む、請求項１に記載のシステム。
【請求項４】
第１のキャパシタが第１のキャパシタンス値を有し、第２のキャパシタが第２のキャパシタンス値を有するとともに、前記第１のキャパシタンス値が前記第２のキャパシタンス値に実質的に等しい、請求項１に記載のシステム。
【請求項５】
第１のキャパシタおよび第２のキャパシタが、第１の信号ラインの信号に比例する値を表すマルチビットディジタル信号を供給する１または２以上の出力ラインをさらに有する第２の回路に、並列に接続されるように構成された、請求項１に記載のシステム。
【請求項６】
スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の前記出力ラインに結合された入力ラインを有する増幅器をさらに含む、請求項１に記載のシステム。
【請求項７】
スイッチキャパシタ回路が、出力信号を供給する出力ラインを有するシステムであって、
前記スイッチキャパシタ回路の前記出力ラインに結合された入力ラインを有するとともに、出力信号を供給する出力ラインをさらに有するコンパレータ；および
前記コンパレータの前記出力ラインに結合された入力ラインを有するとともに、スイッチキャパシタネットワークに結合されて少なくとも１つの制御信号を前記スイッチキャパシタ回路の少なくとも１つのスイッチに供給する少なくとも１つの出力ラインを有する制御回路であって、マルチビットディジタル信号を供給する１または２以上の出力ラインをさらに有する前記制御回路、を含む請求項１に記載のシステム。
【請求項８】
第１のキャパシタおよび第２のキャパシタが、少なくとも１つの動作状態において、両方ともスイッチキャパシタ回路の出力ラインに接続されている、請求項７に記載のシステム。
【請求項９】
制御回路によって供給されるマルチビットディジタル信号が、第１の電圧を表すマルチビット信号を含む、請求項７に記載のシステム。
【請求項１０】
制御回路によって供給されるマルチビットディジタル信号が、第１の信号の絶対値と基準電圧の絶対値の比を示す、請求項７に記載のシステム。
【請求項１１】
制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータの出力信号に応答して生成されるマルチビットディジタル信号を含む、請求項７に記載のシステム。
【請求項１２】
制御回路によって供給される少なくとも１つの制御信号が、変換間隔中にコンパレータから受け取られる出力信号に応答して生成される少なくとも１つの制御信号を含む、請求項７に記載のシステム。
【請求項１３】
コンパレータが第１の電源端子および第２の電源端子を有し、前記第１の電源端子は第２の電圧に実質的に等しい電圧を受電し、かつ前記第２の電源端子は第３の電圧に実質的に等しい電圧を受電する、請求項７に記載のシステム。
【請求項１４】
第１のキャパシタが第１プレートおよび第２プレートを有し、第２のキャパシタが第１プレートおよび第２プレートを有するとともに、少なくとも１つのスイッチが、第１の間隔中に（１ａ）前記第１のキャパシタの前記第１プレートを第１の電圧を有する第１の信号ラインに接続し、（１ｂ）前記第１のキャパシタの前記第２プレートを第２の電圧を有する第２の信号ラインに接続し、（２ａ）前記第２のキャパシタの前記第１プレートを第１の電圧を有する第１の信号ラインに接続し、かつ（２ｂ）前記第１のキャパシタの前記第２プレートを第３の電圧を有する第３の信号ラインに接続する動作の可能な少なくとも１つのスイッチを含み、前記少なくとも１つのスイッチが、第２の間隔中に、前記第１のキャパシタの前記第２プレートを前記第２のキャパシタの前記第２プレートに接続する動作が可能である、請求項１に記載のシステム。
【請求項１５】
少なくとも１つのスイッチが、
第１の間隔中に前記第１のキャパシタの第２プレートを第２の信号ラインに接続する動作、および第２の間隔中に前記第１のキャパシタの第２プレートを前記第２の信号ラインから切断する動作の可能な第１のスイッチ；
第１の間隔中に前記第２のキャパシタの第２プレートを第３の信号ラインに接続する動作、および第２の間隔中に前記第２のキャパシタの第２プレートを前記第３の信号ラインから切断する動作の可能な第２のスイッチ；および
第１の間隔中に前記第１のキャパシタの第２プレートを前記第２のキャパシタの第２プレートから切断する動作、および第２の間隔中に前記第１のキャパシタの第２プレートを前記第２のキャパシタの第２プレートに接続する動作の可能な第３のスイッチを含む、請求項１４に記載のシステム。
【請求項１６】
少なくとも１つのスイッチが、
第１の間隔中に、第１のキャパシタの第１プレートを第１の信号ラインに接続する動作、および第２のキャパシタの第１プレートを第１の信号ラインに接続する動作の可能な少なくとも１つのスイッチをさらに含む、請求項１５に記載のシステム。
【請求項１７】
第１の間隔中に、第１のキャパシタを第１の電圧を有する第１の信号ラインと第２の電圧を有する第２の信号ラインの間に、かつ第２のキャパシタを前記第１の信号ラインと第３の電圧を有する第３の信号ラインの間に接続して、前記第３の電圧が前記第２の電圧と異なるようにすること；
第１の間隔中に、第１のキャパシタを使用して、第１の電圧を第２の電圧に対してサンプリングするとともに、第１の間隔中に、第２のキャパシタを使用して、第１の電圧を第３の電圧に対してサンプリングすること；
第２の間隔中に、第１のキャパシタおよび第２のキャパシタを第２の信号ライン、第３の信号ラインからそれぞれ切断すること；および
第３の間隔中に、前記第１のキャパシタを前記第２のキャパシタと並列に接続することを含む、方法。
【請求項１８】
第１の間隔中に、第１の電圧を有する第１の信号ラインと第２の電圧を有する第２の信号ラインの間に、第１の電圧を第２の電圧に対してサンプリングする第１のキャパシタを接続するとともに、第１の間隔中に、前記第１の電圧を有する第１の信号ラインと第３の電圧を有する第３の信号ラインの間に、第１の電圧を第３の電圧に対してサンプリングする第２のキャパシタを接続し、前記第３の電圧が前記第２の電圧と異なるようにする手段；
第２の間隔中に、第１のキャパシタおよび第２のキャパシタを第２の信号ライン、第３の信号ラインからそれぞれ切断する手段；および
第３の間隔中に、前記第１のキャパシタを前記第２のキャパシタと並列に接続する手段とを含む、システム。
【請求項１９】
第１の電圧を生成することなく前記第１の電圧に対してアナログ入力信号をサンプリングする方法であって、
少なくとも２つのサンプルを生成するために、少なくとも２つの異なる基準電圧に対して入力信号を同時にサンプリングすること；および
前記少なくとも２つのサンプルを結合して、前記少なくとも２つの基準電圧の固定組合せである、前記第１の電圧に対する単一のサンプルを生成することを含む方法。
【請求項２０】
第１および第２のコンパレータ入力を有するコンパレータ；
前記第１および第２のコンパレータ入力に接続されるように配設されたスイッチキャパシタ回路；
アナログ／ディジタル変換を制御してディジタル出力を送出する制御回路を含み：
前記スイッチキャパシタ回路が、さらに、
それぞれが複数の下端プレートと第１および第２の上端プレートとを有する第１および第２のキャパシタ配列であって、前記第１キャパシタ配列の前記第１の上端プレートが、前記第１のコンパレータ入力に接続されるように配設され、前記第２のキャパシタ配列の第１の上端プレートが前記第２のコンパレータ入力に接続されている前記第１および第２のキャパシタ配列；
各キャパシタアレイの下端プレートをアナログ入力信号に接続するように配設された少なくとも１つのスイッチデバイス；
各キャパシタ配列の前記第１の上端プレートおよび前記第２の上端プレートを、アナログ入力信号をそれに対してサンプリングする、少なくとも２つの基準電圧の１つに接続するように配設された少なくとも１つのスイッチデバイス；
各キャパシタ配列の前記第１の上端プレートおよび前記第２の上端プレートを互いに接続するように配設された少なくとも１つのスイッチデバイスを含む、電荷再分配型アナログ／ディジタル変換器。
【請求項２１】
第１および第２のキャパシタ配列が、それぞれ第１のキャパシタおよび第２のキャパシタを有する、請求項２０に記載のアナログ／ディジタル変換器。
【請求項２２】
各キャパシタアレイの第１のキャパシタおよび第２のキャパシタが、実質的に同一のキャパシタンスを有するとともに、第２のスイッチデバイスを介して少なくとも２つの基準電圧の第１および第２の基準電圧にそれぞれ接続されるように配設され、前記第１および第２の基準電圧がそれぞれＶｄｄおよびＶｓｓであり、その結果、入力信号を（Ｖｄｄ＋Ｖｓｓ）／２に対してサンプリングすることができる、請求項２１に記載のアナログ／ディジタル変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
詳細な説明
図５は、本発明の一態様によるスイッチキャパシタ回路８０の概略図である。このスイッチキャパシタサンプリング回路８０には、キャパシタＣ１０Ａ、Ｃ１０ＢおよびスイッチＳ１１〜Ｓ１４が含まれる。電圧ＩＮは、スイッチＳ１１の第１の端子８４に接続された端子８２上に供給される。スイッチＳ１１の第２の端子８６は、キャパシタＣ１０Ａの第１プレートとキャパシタＣ１０Ｂの第１プレートとに接続されている。キャパシタＣ１０Ａの第２プレートは、スイッチＳ１２の第１の端子８８に結合され、その第２の端子９０は、電圧Ｖ１を供給する端子９２に結合されている。キャパシタＣ１０Ｂの第２プレートは、スイッチＳ１３の第１の端子９４に結合され、その第２の端子９６は、（電圧Ｖ１とは異なる）電圧Ｖ２を供給する端子９８に結合されている。スイッチＳ１４は第１および第２の端子１００、１０２を有し、第１の端子１００はキャパシタＣ１０Ｂの第２プレートに結合され、第２の端子１０２は、キャパシタＣ１０Ａの第２プレートに結合されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図１０は、スイッチキャパシタ回路１２２の別の態様の概略図である。このスイッチキャパシタ１２２の態様は、２つの回路２５０、２５２を含む。第１の回路部分２５０には、複数のキャパシタＣ２０１〜Ｃ２０４ｘおよびスイッチＳ２０１〜２０４ｘ、Ｓ２０９Ａ〜Ｓ２０９Ｂが含まれる。キャパシタＣ２１０〜Ｃ２０４は、図のように、それぞれ２進加重キャパシタンス値Ｃ／２、Ｃ／４、Ｃ／８、Ｃ／１６を有することができるが、それに限定はされない。さらに、キャパシタＣ２０４ｘは、図のように、Ｃ２０４に等しいキャパシタンス値を有し、その結果、キャパシタＣ２０２〜Ｃ２０４ｘの合計キャパシタンスがＣ２０１のキャパシタンスと等しくなるようにすることができるが、それに限定はされない。第２の回路部分２５２には、複数のキャパシタＣ２０５〜Ｃ２０８ｘおよびスイッチＳ２０５〜Ｓ２０８ｘ、Ｓ２１０Ａ〜Ｓ２１０Ｂが含まれる。キャパシタＣ２０５〜Ｃ２０８は、図のように、それぞれ２進加重キャパシタンス値Ｃ／２、Ｃ／４、Ｃ／８、Ｃ／１６を有することができるが、それに限定はされない。さらに、キャパシタＣ２０８ｘは、図のように、Ｃ２０８に等しいキャパシタンス値を有し、その結果、キャパシタバンクＣ２０６〜Ｃ２０８ｘの合計キャパシタンスがＣ２０５のキャパシタンスと等しくなるようにすることができるが、それに限定はされない。