【手続補正書】
【提出日】平成18年11月10日(2006.11.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧の平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタ、及び
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための手段、
を具備することを特徴とするジッタ防止回路。
【請求項２】  請求項１に記載のジッタ防止回路であって、前記放電手段が、制御入力を有する放電装置を有し、及び前記低域フィルタが、前記制御入力と前記積分器電荷蓄積手段の出力の間の負帰還路を限定し、これによって、前記平均直流電圧がほぼ一定に維持されるジッタ防止回路。
【請求項３】  請求項２に記載のジッタ防止回路であって、前記放電装置が電流源又は電流シンクであるジッタ防止回路。
【請求項４】  請求項３に記載のジッタ防止回路において、前記放電装置がトランジスタであるジッタ防止回路。
【請求項５】  請求項２に記載のジッタ防止回路であって、前記平均直流電圧が前記負帰還路の出力側で生成させられ、前記比較する手段が、前記積分器電荷蓄積手段に結合した第１の入力と前記負帰還路の出力に結合した第２の入力とを有するコンパレータからなるジッタ防止回路。
【請求項６】  請求項２に記載のジッタ防止回路であって、前記比較する手段の出力に接続された単安定回路を更に包含するジッタ防止回路。
【請求項７】  請求項６に記載のジッタ防止回路であって、前記直流電圧が単安定回路によって出力されるパルスのパルス長を制御するのに使用されるジッタ防止回路。
【請求項８】  請求項７に記載のジッタ防止回路であって、前記単安定回路が電流制御式の単安定回路であり、前記放電装置に整合された電流ミラーによって前記負帰還路の出力に結合させられた制御入力を有するジッタ防止回路。
【請求項９】  請求項８に記載のジッタ防止回路であって、前記放電装置及び前記電流ミラーが整合トランジスタであるジッタ防止回路。
【請求項１０】  請求項６に記載のジッタ防止回路であって、前記時間変化電圧の放電部分が前記平均直流電圧を交差するたびに前記単安定回路がトリガされるジッタ防止回路。
【請求項１１】  請求項２に記載のジッタ防止回路であって、前記負帰還路の入力と出力との間に低インピーダンス通路を形成する手段を包含するジッタ防止回路。
【請求項１２】  請求項１１に記載のジッタ防止回路であって、前記低インピーダンス通路が背中合わせで接続されたダイオードによって形成されるジッタ防止回路。
【請求項１３】  請求項１に記載のジッタ防止回路であって、前記低域フィルタが抵抗体とコンデンサとの組み合わせからなるジッタ防止回路。
【請求項１４】  請求項１に記載のジッタ防止回路であって、前記充電手段が、前記入力パルス列の立上りエッジと立下りエッジから、各々の前記電荷パケットを取得するための第１の充電手段と第２の充電手段とを有し、前記第１の充電手段と前記第２の充電手段とが、周波数二倍手段として効果があるジッタ防止回路。
【請求項１５】  請求項１に記載のジッタ防止回路であって、前記電荷パケットの電荷値をほぼ一定に維持するための手段を更に包含するジッタ防止回路。
【請求項１６】  請求項１５に記載のジッタ防止回路であって、前記維持するための手段が、前記充電手段と前記積分器電荷蓄積手段との間に結合した更なるトランジスタからなるジッタ防止回路。
【請求項１７】  請求項１６に記載のジッタ防止回路において、前記更なるトランジスタはベース接地モードで動作するように配置されるジッタ防止回路。
【請求項１８】  請求項１７に記載のジッタ防止回路であって、前記更なるトランジスタのベースに接続された平均化手段を包含するジッタ防止回路。
【請求項１９】  請求項１６に記載のジッタ防止回路であって、前記放電手段が、放電装置として働く第１の電界効果形トランジスタを包含し、前記更なるトランジスタが第２の電界効果形トランジスタであり、該第１の電界効果形トランジスタのゲートが該第２の電界効果形トランジスタのゲートに接続されているジッタ防止回路。
【請求項２０】  請求項１に記載のジッタ防止回路であって、前記充電手段が電荷ポンプであるジッタ防止回路。
【請求項２１】  入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段であって、制御入力を有する放電装置を含む前記放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための比較手段であって、該比較手段は、前記時間変化電圧の前記平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタを含み、該低域フィルタは、前記積分器電荷蓄積手段を横断して直列に接続する抵抗体とコンデンサからなり、該低域フィルタは、前記制御入力と前記積分器電荷蓄積手段の出力との間の負帰還路を限定し、これによって、前記平均直流電圧をほぼ一定に維持し、更に、該比較手段は、前記積分器電荷蓄積手段に結合する入力と出力とを有する反転ゲート手段を含み、および該反転ゲート手段の該出力と前記放電手段の間にさらに負帰還路を制限する手段を含み、これによって、該反転ゲート手段のスイッチングレベルとして、前記平均直流電圧を確定するような比較手段、
を具備することを特徴とするジッタ防止回路。
【請求項２２】  請求項２１に記載のジッタ防止回路であって、前記更なる負帰還路が、前記反転ゲート手段の前記出力と前記放電装置の前記制御入力との間に接続されるジッタ防止回路。
【請求項２３】  請求項２２に記載のジッタ防止回路であって、前記更なる負帰還路が更なる低域フィルタからなるジッタ防止回路。
【請求項２４】  請求項２３に記載のジッタ防止回路であって、前記更なる低域フィルタが抵抗体とコンデンサの組み合わせからなるジッタ防止回路。
【請求項２５】  請求項２１に記載のジッタ防止回路であって、前記更なる負帰還路が低域フィルタからなるジッタ防止回路。
【請求項２６】  請求項２５に記載のジッタ防止回路であって、前記更なる低域フィルタが抵抗体とコンデンサの組み合わせからなるジッタ防止回路。
【請求項２７】  入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段であって、制御入力を有する放電装置を含む前記放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための比較手段であって、該比較手段は、前記時間変化電圧の前記平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタを含み、該低域フィルタは、前記積分器電荷蓄積手段を横断して直列に接続する抵抗体とコンデンサからなり、該低域フィルタは、前記制御入力と前記積分器電荷蓄積手段の出力との間の負帰還路を限定し、これによって、前記平均直流電圧をほぼ一定に維持し、更に、該比較手段は、前記積分器電荷蓄積手段に結合する入力と出力とを有する反転ゲート手段を含み、および前記放電手段に結合する電圧源を含み、これによって、該反転ゲート手段のスイッチングレベルとして、前記平均直流電圧を確定するような比較手段、
を具備することを特徴とするジッタ防止回路。
【請求項２８】  請求項２７に記載のジッタ防止回路であって、前記電圧源が、前記反転ゲート手段の前記出力と前記放電装置の前記制御入力との間に接続されるジッタ防止回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
負帰還コンパレータと差動コンパレータとの組み合わせは、正確なコンパレータ切換レベルが、回路コンポーネント値を少しも変えることなく、きわめて広い範囲の入力周波数に対して自動的に確立されることを意味する。
図２の（任意の）ダイオードＤ５〜Ｄ８が導電状態にない時は、時定数Ｒ１Ｃ３Ｃ４／（Ｃ３＋Ｃ４）が、ジッタ抑制がオクターブ当たり６ｄＢの割合で減退し始める側波帯周波数下限を決定する。最適ループゲインは、ｇｍＲ１＝（Ｃ３＋Ｃ４）2／Ｃ３Ｃ４であることが分かる。ＦＥＴについてｇｍ＝√（２Ｉdisβ）とすると、下の説明から、Ｉdis＝ｆinaＱで、即ち入力周波数に比例することが分かる。結果、ループゲインは入力周波数の平方根につれて変化するということになる。このような制御ループの場合、ループゲインは、設定時間又はループ帯域幅全体にわたってほとんど変化のないまま４から１まで変化するのが代表的であるとすることができる。すると、これは、コンポーネント値に変化のない１６〜１までの動作周波数範囲に相当する。