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　平成１０年特許願第１５３９２２号「サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法」拒絶査定不服審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１６３９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１０年５月１９日（パリ条約による優先権主張１９９７年５月１９日，アメリカ合衆国）の出願であって，平成１７年５月１７日，平成２０年７月２９日及び平成２１年１０月９日にそれぞれ手続補正書が提出されたが，平成２２年８月３日付けで拒絶査定がされ，これに対して同年１２月３日に審判請求がされたものである。
　
２．本願発明について
　本願の請求項１〜５に係る発明のうち，請求項１に係る発明は，平成２１年１０月９日に提出された手続補正書によって補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。（以下「本願発明」という。）
　
「【請求項１】
メモリアレイのリフレッシュ動作を検査する方法であって，前記メモリアレイは第１のメモリセル行および第２のメモリセル行を含み，前記第１のメモリセル行は記憶値を記憶するように構成された第１のメモリセルを含み，第２のメモリセル行は第２のメモリセルを含み，前記方法が，
　前記記憶値として論理的ＨＩＧＨの値を前記第１のメモリセル行のメモリセルに記憶させるステップ；
　論理的ＬＯＷの値を前記第２のメモリセル行のメモリセルに記憶させるステップ；
　前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに論理的ＬＯＷの値を記憶させること，を所定ループ数繰り返すことによって，指定されたリフレッシュ間隔と実質的に等しい期間にわたり，前記第２のメモリセル行のメモリセルに接続されたライトビット線を論理的ＬＯＷレベルに駆動するステップであって，前記論理的ＬＯＷレベルが前記ライトビット線上で維持される，前記駆動するステップ；
　前記第１のメモリセル行のメモリセルから前記記憶値を読み取るステップ；
　前記第１のメモリセル行のメモリセルから読取った記憶値が，論理的ＨＩＧＨの値に等しい場合，これに応じて前記第１のメモリセルが正しく動作していることを示すステップ；および前記記憶値が論理的ＬＯＷの値に等しい場合，これに応じて前記第１のメモリセルが動作不良であることを示すステップ；
を含むメモリアレイのリフレッシュ動作を検査する方法。」
　
３．刊行物に記載された発明
（１）特開昭５１−４９６４１号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である特開昭５１−４９６４１号公報（以下「引用例」という。）には，第１図及び第２図とともに以下の記載がある。（下線は当審において付加。以下同様。）
　
ア　発明が関する分野
「
本発明はダイナミック型ＩＣメモリの試験方法に関し，特にＩＣメモリ素子内部の書き込みデータ線が，書き込みゲート電界効果トランジスタ１個を介し，情報保持ゲート電界効果トランジスタに接続されるような記憶セル構造を持つダイナミック型ＩＣメモリの試験手法に関する
　
イ　従来方法の欠点及び発明の目的
「ダイナミック型ＩＣメモリにおいて，その試験を行う際には，・・・，第２にダイナミック型ＩＣメモリであるために各記憶セルが情報保持時間を十分に有していることを調べる試験とがある。上記第１の試験には・・・，また第２の試験には例えばホールド試験法等が存在するが，該ホールド試験法はすべての記憶セルに任意の同一データを書き込み，情報保持時間後にそれらの記憶内容を読み出し，次いですべての記憶セルに前記データとは別の同一データを書き込み，情報保持時間後にそれらを読み出す方法である。従って実際の使用にあたっては情報保持時間中に書き込み又は読み出し等のアクセスが行われるにも拘わらず，それらの予想されるアクセスによる妨害の影響を試験することはできず，結局従来の方法では実際の使用に即した安定性及び信頼度の高い記憶装置の試験をすることができない欠点があった。
　本発明は，従来の方法に内在する上記欠点を克服する為になされたものであり，従って
本発明の目的は，試験すべき番地以外の記憶セルに連続書き込み動作を行うことにより，試験すべき番地の記憶セルの記憶ビットが影響を受けているかどうかを調べ且つ記憶セルが情報保持時間を十分に有しているかどうかを調べる為の，実際の使用に即した安定性及び信頼性の高い新規な記憶装置の試験方法を提供することにある
　
ウ　本発明における試験方法
「本発明における試験方法は，試験すべき番地以外の記憶セルを選択し，その記憶セルにデータを書き込む試験ステップと，試験すべき番地の記憶セルのデータを読み出す試験ステップとの組み合わせによって構成される。
　即ち，ＩＣメモリ素子内部の書き込みデータ線が書き込みゲート電界効果トランジスタ１個を介し，情報保持ゲート電界効果トランジスタに接続されるような記憶セル構造をもつダイナミック型ＩＣメモリの場合に於いて，データの保持及び書き込みは書き込みデータ線の電位と書き込みゲート電界効果トランジスタのゲート電位との関係によって行われ，書き込みゲート電界効果トランジスタのゲート電位は固定されているが，書き込みデータ線の電位は固定されていなくて容量性結合ノイズ電圧を受けやすくなっている時期があることに注目し，試験すべき番地以外の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ及び情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップを組み合わせて実行する。これにより，
試験すべき番地以外の記憶ビットに連続的にデータを書き込むことによる妨害に対して，試験すべき番地の安定性を試験すると同時に，各記憶セルが情報保持時間を十分に有しているかどうかを調べる試験を行うものである
　
エ　ダイナミック型ＭＯＳメモリの部分回路
「第１図は，周知の３トランジスタ型記憶セルを使用したダイナミック型ＭＯＳメモリの部分回路図である。図に於いて参照番号１は記憶セルにデータを書き込むための書き込みデータ線，２，３は記憶セルにデータを書き込むための書き込みアドレス線，４，５は記憶セルのデータを読み出すための読み出しアドレス線，６は記憶セルのデータを読み出すための読み出しデータ線である。ＣＳ１，ＣＳ２は
２進情報
　
オ　動作の詳細
「今試験すべき番地の記憶セルを記憶セル２とし，該記憶セル２の容量ＣＳ２が充電されていて高電位にあって保持され，即ち“１”を書き込まれて記憶されていると仮定する。トランジスタＱ１０は“オン”状態にあり，書き込みアドレス線２はアース電位にひかれて固定されている。容量ＣＳ２の充電状態を保持しておくためには，トランジスタＱ４のゲート電位と書き込みデータ線１の電位との差電位はトランジスタＱ４のしきい値電圧以下でなければならない。次に試験すべき番地以外の番地の記憶セルを記憶セル１とし，該記憶セル１に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込み，容量ＣＳ２の充電状態とは逆に容量ＣＳ１を放電状態にする。その際にトランジスタＱ１，Ｑ７は“オン”状態になり，容量ＣＳ１，ＣＬ１の電荷を放電した後に，トランジスタＱ１，Ｑ７は“オフ”になる。書き込みデータ線１はトランジスタＱ７が“オフ”になった後はアース方向にひっぱられた状態の浮遊電位となり，容量性結合ノイズ電圧の影響を受けやすい。たとえば，トランジスタＱ７のゲートに印加されていたパルスがトランジスタＱ７を“オフ”にするために立ち下がり始めると結合容量ＣＸを通じて書き込みデータ線１に容量性結合ノイズ電圧を生じ，容量ＣＬ１の電位はアース電位以下となる。このときトランジスタＱ４のしきい値電圧が低いとトランジスタＱ４は少し“オン”状態となり，容量ＣＳ２の電荷をトランジスタＱ４を通じて放電しはじめ，容量ＣＳ２の電位は下がる。しかしながら，書き込みデータ線１が再びパルスを印加されてプリチャージされればトランジスタＱ４は“オフ”になるので，容量ＣＳ２からの放電は中止する。書き込みデータ線が再びプリチャージされるような場合には，記憶セル１に１回の書き込みを行っただけでは容量ＣＳ２の電位は下がっても誤動作にはならないかもしれない。
しかるに連続的に記憶セル１に書き込みを行うと容量ＣＳ２の電位はますます下がり，ついにはトランジスタＱ５のしきい値電圧以下となりその際には記憶セルの内容は全く逆転することになる。従って引き続いて情報保持時間を経過後に記憶セル２のデータを読み出すと，前に書き込まれた内容“１”とは逆の“０”が読み出される。即ちその場合には記憶セル２はダイナミック型ＩＣメモリの保証する情報保持時間を有していないと判断される。逆に情報保持時間後に記憶セル２の内容を読み出すことによって，前に書き込んだ情報と同一内容が得られれば，記憶セル２は情報保持時間を十分に有していると判断される
　
ここで，誤動作を起こす方向は記憶セルの内容が必ず充電状態から放電状態へ変化する方向であり，ＰＮ接合のリーク電流で記憶セルの内容が充電状態から放電状態へ変化するのと同じ方向である
　
カ　発明の効果
「本発明の試験方法は，上述のような誤動作をみつけだすために，ダイナミック型ＩＣメモリの保証する情報保持時間の間は，試験すべき番地以外の記憶セルに，試験すべき番地の記憶ビットの内容と反対のデータを連続的に書き込み，情報保持時間後に，試験すべき番地の記憶セルのデータを読み出す試験法であり，本発明によれば，情報保持時間中にもアクセスされる状態で試験されるので，実際の使用に即した安定性及び信頼性の高い記憶装置の試験が達成される。」（３ページ右下欄６〜１５行）
　
キ　ｎ×ｍビットの記憶マトリックスにおける試験動作
「第２図はｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリの模式図であり，Ｘ１〜Ｘｎはリフレッシュに関係する行アドレスであり，Ｙ１〜Ｙｍは列アドレスである。表１は第２図の場合のメモリマトリックスにおける本発明の試験方法を示すものであり，試験動作は表１の項番の順序に従って行われる。
」（３ページ右下欄１６行〜４ページ左上欄２行）
　
・ここにおいて，上記ウには「本発明における試験方法は，試験すべき番地以外の記憶セルを選択し，その記憶セルにデータを書き込む試験ステップと，試験すべき番地の記憶セルのデータを読み出す試験ステップとの組み合わせによって構成される。」，「試験すべき番地以外の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ及び情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップを組み合わせて実行する。」，及び「これにより，試験すべき番地以外の記憶ビットに連続的にデータを書き込むことによる妨害に対して，試験すべき番地の安定性を試験すると同時に，各記憶セルが情報保持時間を十分に有しているかどうかを調べる試験を行うものである。」との記載がある。
　一方，上記キの記載（表１を含む）及び第２図を参照すると，「ｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリ」は，「リフレッシュに関係する行アドレスであ」る「Ｘ１〜Ｘｎ」を有し，表１の項番２においては「行アドレスをＸ１に固定し，Ｙ１〜Ｙｍ方向にデータ“１”を書き込」み，次いで同項番３において，「項番２の動作を情報保持時間の間繰り返」している。さらに，同項番１において「全記憶ビットにデータ“０”を書き込」み，同項番４において「行アドレスＸ１につながる以外のすべての記憶ビットのデータ“０”を読み出」している。これらの記載を，上記ウに記載された「本発明における試験方法」と対照させると，「項番２の動作を情報保持時間の間繰り返す」ことが「試験すべき番地以外の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ」に対応し，「行アドレスＸ１につながる以外のすべての記憶ビットのデータ“０”を読み出す」ことが「情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップ」に対応することは明らかである。
　そうすると，上記表１に係る試験方法のうち項番１〜４に係る部分において，試験すべき番地以外の番地は，項番２の「行アドレス」が「Ｘ１」である番地であり，試験すべき番地は，「行アドレス」が「Ｘ１〜Ｘｎ」のうち「Ｘ１」以外である番地であることが分かる。すなわち，表１のうち項番１〜４に係る部分においては，
全記憶セルにデータ“０”を書き込み，次いで，試験すべき行アドレス以外の行アドレスをＸ１として，残りの行アドレスＸ２〜Ｘｎを試験すべき行アドレスとし，前記試験すべき行アドレス以外の行アドレスＸ１の記憶セルにデータ“１”を書き込み，試験すべき行アドレスＸ２〜Ｘｎの記憶セルは，先に書き込まれたデータ“０”のままとされている
　さらに，上記オの記載も参酌すると，前記項番４において読み出されたデータが，書き込まれた内容“０”とは逆の“１”であった場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していないと判断し，また，前に書き込んだ情報と同一内容が得られた場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していると判断することは明らかである。
　
・上記オには「今試験すべき番地の記憶セルを記憶セル２とし，該記憶セル２の容量ＣＳ２が充電されていて高電位にあって保持され，即ち“１”を書き込まれて記憶されていると仮定する」，及び「試験すべき番地以外の番地の記憶セルを記憶セル１とし，該記憶セル１に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込み，容量ＣＳ２の充電状態とは逆に容量ＣＳ１を放電状態にする」との記載がある。そして，「
連続的に記憶セル１に書き込みを行うと容量ＣＳ２の電位はますます下がり，ついにはトランジスタＱ５のしきい値電圧以下となりその際には記憶セルの内容は全く逆転することになる。従って引き続いて情報保持時間を経過後に記憶セル２のデータを読み出すと，前に書き込まれた内容“１”とは逆の“０”が読み出される。即ちその場合には記憶セル２はダイナミック型ＩＣメモリの保証する情報保持時間を有していないと判断される
逆に情報保持時間後に記憶セル２の内容を読み出すことによって，前に書き込んだ情報と同一内容が得られれば，記憶セル２は情報保持時間を十分に有していると判断される
　
　以上を総合すると，引用例には以下の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「リフレッシュに関係する行アドレスＸ１〜Ｘｎと列アドレスＹ１〜Ｙｍを有する，ｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリについて，各記憶セルが保証する情報保持時間を有しているか否かを試験する方法であって，
　全記憶セルにデータ“０”を書き込み，
　次いで，試験すべき行アドレス以外の行アドレスをＸ１として，残りの行アドレスＸ２〜Ｘｎを試験すべき行アドレスとし，前記試験すべき行アドレス以外の行アドレスＸ１の記憶セルにデータ“１”を書き込み，試験すべき行アドレスＸ２〜Ｘｎの記憶セルは，先に書き込まれたデータ“０”のままとし，
　次いで，試験すべき行アドレス以外の行アドレスＸ１の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき行アドレスＸ２〜Ｘｎの記憶セルの内容と反対のデータである“１”を連続的に書きこむステップ，
　情報保持時間後に試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップ，
　前記試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップにおいて読み出されたデータが，書き込まれた内容“０”とは逆の“１”であった場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していないと判断し，また，前に書き込んだ情報と同一内容が得られた場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していると判断するステップ，を含む
　ｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリについて，各記憶セルが保証する情報保持時間を有しているか否かを試験する方法。」
　
４．対比
（１）本願発明と引用発明とを対比する。
・引用発明の「リフレッシュに関係する行アドレスＸ１〜Ｘｎと列アドレスＹ１〜Ｙｍを有する，ｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリ」は，当然にｎ×ｍ個の「各記憶セル」を有しているから，本願発明の，「メモリアレイ」であって「第１のメモリセル行および第２のメモリセル行を含み，前記第１のメモリセル行は記憶値を記憶するように構成された第１のメモリセルを含み，第２のメモリセル行は第２のメモリセルを含」むものに相当する。
　
・引用発明の「各記憶セルが保証する情報保持時間を有しているか否かを試験する方法」は，「各記憶セル」がメモリアレイを構成するものであり，また「情報保持時間を有しているか否か」は所定の時間間隔のリフレッシュ動作によって確実にリフレッシュされるか否かにかかわる事項であるから，本願発明の「メモリアレイのリフレッシュ動作を検査する方法」に相当すると言える。
　
・引用発明の「全記憶セルにデータ“０”を書き込み，　次いで，試験すべき行アドレス以外の行アドレスをＸ１として，残りの行アドレスＸ２〜Ｘｎを試験すべき行アドレスとし，前記試験すべき行アドレス以外の行アドレスＸ１の記憶セルにデータ“１”を書き込み，試験すべき行アドレスＸ２〜Ｘｎの記憶セルは，先に書き込まれたデータ“０”のままと」することは，結果として，行アドレスＸ１の記憶セルにデータ“１”を書き込み，行アドレスＸ２〜Ｘｎの記憶セルにデータ“０”を書き込むことに当たる。また，本願発明においては，「第１のメモリセル行のメモリセルの動作が正しく動作している」か「動作不良である」かが検査される。それゆえ，引用発明の「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」は本願発明の「第２のメモリセル行のメモリセル」に対応し，引用発明の「試験すべき行アドレスＸ２〜Ｘｎの記憶セル」は本願発明の「第１のメモリセル行のメモリセル」に対応すると言える。
　そうすると，引用発明の「全記憶セルにデータ“０”を書き込み，　次いで，試験すべき行アドレス以外の行アドレスをＸ１として，残りの行アドレスＸ２〜Ｘｎを試験すべき行アドレスとし，前記試験すべき行アドレス以外の行アドレスＸ１の記憶セルにデータ“１”を書き込み，試験すべき行アドレスＸ２〜Ｘｎの記憶セルは，先に書き込まれたデータ“０”のままと」することと，本願発明の「記憶値として論理的ＨＩＧＨの値を前記第１のメモリセル行のメモリセルに記憶させるステップ」及び「論理的ＬＯＷの値を前記第２のメモリセル行のメモリセルに記憶させるステップ」とは，「記憶値としてある値を前記第１のメモリセル行のメモリセルに記憶させるステップ；」及び「前記第１のメモリセル行のメモリセルに記憶させた値とは逆の値を，前記第２のメモリセル行のメモリセルに記憶させるステップ；」である点で共通する。
　
・本願発明の「前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに論理的ＬＯＷの値を記憶させること」は択一的な記載であるから，いずれか一方を備えれば足りる構成である。
　また，引用発明の「試験すべき行アドレス以外の行アドレスＸ１の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき行アドレスＸ２〜Ｘｎの記憶セルの内容と反対のデータである“１”を連続的に書きこむステップ」において，「ダイナミック型ＩＣメモリの保証する情報保持時間」は一定の値であり，また，通常，「“１”を」１回「書きこむ」のに要する時間も一定の値と言えるから，「ダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき行アドレスＸ２〜Ｘｎの記憶セルの内容と反対のデータである“１”を連続的に書きこむ」回数も一定と言うことができる。また，「反対のデータである“１”を連続的に書きこむ」ことは，同じ動作を繰り返すこと，すなわち「ループ」しているから，「連続的に書き込む」回数は「ループ数」であると言える。
　それゆえ，引用発明の「試験すべき行アドレス以外の行アドレスＸ１の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき行アドレスＸ２〜Ｘｎの記憶セルの内容と反対のデータである“１”を連続的に書きこむステップ」と，本願発明の「前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに論理的ＬＯＷの値を記憶させること，を所定ループ数繰り返すことによって，指定されたリフレッシュ間隔と実質的に等しい期間にわたり，前記第２のメモリセル行のメモリセルに接続されたライトビット線を論理的ＬＯＷレベルに駆動するステップであって，前記論理的ＬＯＷレベルが前記ライトビット線上で維持される，前記駆動するステップ」とは，「前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに，前記第１のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること，を所定ループ数繰り返すステップ」である点で共通する。
　
・引用発明の「情報保持時間後に試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップ」は，本願発明の「前記第１のメモリセル行のメモリセルから前記記憶値を読み取るステップ」に対応する。
　
・本願発明の「前記第１のメモリセル行のメモリセルから読取った記憶値が，論理的ＨＩＧＨの値に等しい場合，これに応じて前記第１のメモリセルが正しく動作していることを示すステップ；および前記記憶値が論理的ＬＯＷの値に等しい場合，これに応じて前記第１のメモリセルが動作不良であることを示すステップ」においては，「・・・に等しい場合，これに応じて」とあるとおり，「前記第１のメモリセルが正しく動作している」か「前記第１のメモリセルが動作不良である」かを判断することを包含する。
　また，本願発明における「論理的ＨＩＧＨの値」は，先行するステップにおいて「第１のメモリセル行のメモリセルに記憶させ」た値である。
　従って，引用発明の「前記試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップにおいて読み出されたデータが，書き込まれた内容“０”とは逆の“１”であった場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していないと判断し，また，前に書き込んだ情報と同一内容が得られた場合は，当該記憶セルはダイナミック型ＩＣメモリの保証する情報保持時間を有していると判断する」ことと，本願発明の「前記第１のメモリセル行のメモリセルから読取った記憶値が，論理的ＨＩＧＨの値に等しい場合，これに応じて前記第１のメモリセルが正しく動作していることを示すステップ；および前記記憶値が論理的ＬＯＷの値に等しい場合，これに応じて前記第１のメモリセルが動作不良であることを示すステップ」とは，「前記第１のメモリセル行のメモリセルから読取った記憶値が，先行するステップにおいて記憶させた値に等しい場合，これに応じて前記第１のメモリセルが正しく動作しているとするステップ；および前記記憶値が先行するステップにおいて記憶させた値とは逆の値に等しい場合，これに応じて前記第１のメモリセルが動作不良であるとするステップ」である点で共通する。
　
（２）一致点及び相違点
　上記（１）から，本願発明と引用発明とは，
「メモリアレイのリフレッシュ動作を検査する方法であって，前記メモリアレイは第１のメモリセル行および第２のメモリセル行を含み，前記第１のメモリセル行は記憶値を記憶するように構成された第１のメモリセルを含み，第２のメモリセル行は第２のメモリセルを含み，前記方法が，
　前記記憶値としてある値を前記第１のメモリセル行のメモリセルに記憶させるステップ；
　前記第１のメモリセル行のメモリセルに記憶させた値とは逆の値を，前記第２のメモリセル行のメモリセルに記憶させるステップ；
　前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに，前記第１のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること，を所定ループ数繰り返すステップ；
　前記第１のメモリセル行のメモリセルから前記記憶値を読み取るステップ；
　前記第１のメモリセル行のメモリセルから読取った記憶値が，先行するステップにおいて記憶させた値に等しい場合，これに応じて前記第１のメモリセルが正しく動作しているとするステップ；および前記記憶値が先行するステップにおいて記憶させた値とは逆の値に等しい場合，これに応じて前記第１のメモリセルが動作不良であるとするステップ；
を含むメモリアレイのリフレッシュ動作を検査する方法。」
の点で一致する。
　
　一方，両者は，以下の各点で相違する。
《相違点１》
　本願発明においては，「第１のメモリセル行のメモリセルに記憶させ」る記憶値を「論理的ＨＩＧＨ」とし，「第２のメモリセル行のメモリセルに記憶させ」，また「前記第２のメモリセル行のメモリセルに記憶させること，を所定ループ数繰り返」すにあたり，記憶させる記憶値を「論理的ＬＯＷ」とし，「前記第１のメモリセル行のメモリセルから読取った記憶値が，論理的ＨＩＧＨの値に等しい場合，これに応じて前記第１のメモリセルが正しく動作して」おり，「前記記憶値が論理的ＬＯＷの値に等しい場合，これに応じて前記第１のメモリセルが動作不良である」としているのに対して，
　引用発明においては，本願発明の「第１のメモリセル行のメモリセル」に対応する「試験すべき行アドレスＸ２〜Ｘｎの記憶セル」には，「データ“０”を書き込み」，本願発明の「第２のメモリセル行のメモリセル」に対応する「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」には，「データ“１”を書き込み」または「データ」「“１”を連続的に書き込」み，「試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップにおいて読み出されたデータが，“１”であった場合」は，当該記憶セルは動作不良とし，「前に書き込んだ情報と同一内容が得られた場合」（すなわちデータ“０”）は，当該記憶セルは正しく動作しているとしている点。
　
《相違点２》
　本願発明においては，「前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに論理的ＬＯＷの値を記憶させること，を所定ループ数繰り返すことによって，指定されたリフレッシュ間隔と実質的に等しい期間にわたり，前記第２のメモリセル行のメモリセルに接続されたライトビット線を論理的ＬＯＷレベルに駆動するステップであって，前記論理的ＬＯＷレベルが前記ライトビット線上で維持される，前記駆動するステップ」を備えるのに対して，
　引用発明は，「前記第２のメモリセル行のメモリセルから前記記憶値を読み取ること，もしくは，前記第２のメモリセル行のメモリセルに，前記第１のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること，を所定ループ数繰り返すステップ」に対応する構成を備えるものの，「指定されたリフレッシュ間隔と実質的に等しい期間にわたり，前記第２のメモリセル行のメモリセルに接続されたライトビット線を論理的ＬＯＷレベルに駆動するステップであって，前記論理的ＬＯＷレベルが前記ライトビット線上で維持される，前記駆動する」構成は備えていない点。
　
《相違点３》
　本願発明においては，場合に応じて「前記第１のメモリセルが正しく動作していることを示すステップ」及び「前記第１のメモリセルが動作不良であることを示すステップ」を備えるのに対して，
　引用発明は，場合に応じて，「前記第１のメモリセルが正しく動作しているとするステップ」及び「前記第１のメモリセルが動作不良であるとするステップ」に対応する構成は備えるものの，正しく動作していることを「示す」こと，及び，動作不良であることを「示す」構成は備えていない点。
　
５．当審の判断
　上記各相違点について検討する。
（１）《相違点１》について
　引用例には，前記３．（１）オに摘記したとおり，「試験すべき番地の記憶セルを記憶セル２とし，該記憶セル２の容量ＣＳ２が充電されていて高電位にあって保持され，即ち“１”を書き込まれ」，また，「試験すべき番地以外の番地の記憶セルを記憶セル１とし，該記憶セル１に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込」むことが記載されている。さらに，前記３．（１）オに摘記したとおり，「
ここで，誤動作を起こす方向は記憶セルの内容が必ず充電状態から放電状態へ変化する方向であり，ＰＮ接合のリーク電流で記憶セルの内容が充電状態から放電状態へ変化するのと同じ方向である
　それゆえ，引用発明において，「試験すべき行アドレスＸ２〜Ｘｎの記憶セル」には，「データ“０”を書き込み」，「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」には，「データ“１”を書き込み」または「データ」「“１”を連続的に書き込」み，「試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップにおいて読み出されたデータが，“１”であった場合」は，当該記憶セルは動作不良とし，「前に書き込んだ情報と同一内容が得られた場合」（すなわちデータ“０”）は，当該記憶セルは正しく動作しているとすることにおいて，データ“０”とデータ“１”を入れ替えて，「試験すべき行アドレスＸ２〜Ｘｎの記憶セル」には，「データ“１”を書き込み」，「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」には，「データ“０”を書き込み」または「データ」「“０”を連続的に書き込」み，「試験すべき行アドレスＸ２〜Ｘｎの記憶セルのデータを読み出すステップにおいて読み出されたデータが，“０”であった場合」は，当該記憶セルは動作不良とし，「前に書き込んだ情報と同一内容が得られた場合」（すなわちデータ“１”）は，当該記憶セルは正しく動作しているとすることは，当業者が容易になし得たことといえ，さらに，「データ“１”」を本願発明の「論理的ＨＩＧＨ」に対応させ，「データ“０”」を本願発明の「論理的ＬＯＷ」に対応させることは，当業者が適宜になし得たことである。
　従って，相違点１は当業者が容易になし得たことである。
　なお，引用例の表１においては，項番７として「
項番１〜６の動作をデータを変えて繰り返す
　
（２）《相違点２》について
　引用例について，前記３．（１）オに摘記した記載によれば，「試験すべき番地以外の番地の記憶セル」である「記憶セル１」に書き込み，すなわち「容量ＣＳ１を放電状態にする」際には，書き込みデータ線１はアース電位になることは明らかであり，続いて「容量ＣＳ１，ＣＬ１の電荷を放電した後に，トランジスタＱ１，Ｑ７は“オフ”になる。書き込みデータ線１はトランジスタＱ７が“オフ”になった後はアース方向にひっぱられた状態の浮遊電位とな」り，場合によっては，「容量ＣＬ１の電位」すなわち書き込みデータ線１の電位は「アース電位以下とな」り，続けて，連続的に記憶セル１に書き込み（「容量ＣＳ１を放電状態にする」こと。）がなされる。そうすると，書き込みビット線１が再びパルスを印加されてプリチャージされることはないから，結局，「記憶セル１に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込」む段階においては，書き込みデータ線１はほぼアース電位かそれ以下の電位に維持されて，「トランジスタＱ４のしきい値電圧が低いとトランジスタＱ４は少し“オン”状態となり，容量ＣＳ２の電荷をトランジスタＱ４を通じて放電」することが続き，「容量ＣＳ２の電位」が「ますます下が」ることになると言うことができる。
　ここで，上記（２）《相違点１》についてにおいて述べたように，「試験すべき行アドレスＸ２〜Ｘｎの記憶セル」には，「データ“１”を書き込み」，「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」，すなわち「記憶セル１」には，「データ“０”を書き込み」または「データ」「“０”を連続的に書き込」むことは，当業者が容易になし得たことであるところ，「試験すべき行アドレス以外の行アドレスＸ１の記憶セル」である「記憶セル１」に「データ」「“０”を連続的に書き込」むと，上述のとおり，「書き込みデータ線１」「はほぼアース電位かそれ以下の電位」であり，「データ“１”」には決してならない。すなわち，「書き込みデータ線１」が「データ“０”」に維持されていることは明らかである。ここで，「書き込みデータ線１」は本願発明の「ライトビット線」に対応し，また，「データ“０”」を「論理的ＬＯＷ」に対応させることは，適宜になし得たことである。
　そして，引用発明においては，「試験すべき行アドレス以外の行アドレスＸ１の記憶セルにダイナミック型ＩＣメモリの保証する情報保持時間の間，試験すべき行アドレスＸ２〜Ｘｎの記憶セルの内容と反対のデータ」「を連続的に書きこむ」ところ，「ＩＣメモリの保証する情報保持時間の間」は，本願発明の「指定されたリフレッシュ間隔と実質的に等しい期間にわたり」に対応する。それゆえ，引用発明において，「指定されたリフレッシュ間隔と実質的に等しい期間にわたり，前記第２のメモリセル行のメモリセルに接続されたライトビット線を論理的ＬＯＷレベルに駆動するステップであって，前記論理的ＬＯＷレベルが前記ライトビット線上で維持される，前記駆動する」構成を備えることは，当業者が容易になし得たことである。
　
（３）《相違点３》について
　引用発明は，「ｎ×ｍビットの記憶マトリックスからなるダイナミック型ＩＣメモリについて，各記憶セルが保証する情報保持時間を有しているか否かを試験する方法」であるから，引用発明に係る方法によって試験された結果を何らかの手段によって提示すること，すなわち，「記憶セル」が「ダイナミック型ＩＣメモリの保証する情報保持時間を有して」いるか否かを判断した結果を示すことは当然になされることと言える。
　よって，相違点３は引用発明が当然に備えることである。
　
（４）まとめ
　以上検討したとおり，本願発明は，引用発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。