【手続補正書】
【提出日】平成18年3月22日(2006.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
第１ＮＭＯＳトランジスタと、
第１ＰＭＯＳトランジスタと、
第２ＮＭＯＳトランジスタと、
第２ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタの第１ソース／ドレインに接続された第１バイアス電圧ノードと、
前記第２ＰＭＯＳトランジスタの第１ソース／ドレインに接続された第２バイアス電圧ノードと、
前記第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノードと、
前記第２ＮＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノードと、
前記第１ＮＭＯＳトランジスタの第２ソース／ドレインを前記第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノードと、
前記第２ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノードと、
入力ノードと、
前記第１ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノードと、
出力ノードと、
前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに入力データを制御可能に伝達するべく接続された入力スイッチと、
前記記憶ノードから前記出力ノードに、記憶されているデータ値を制御可能に伝達するべく接続された出力スイッチと、
を有する集積回路。
【請求項２】
前記第１バイアス電圧ノードと前記第３バイアス電圧ノードは、互いに等電位となるように接続されており、
前記第２バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項１記載の集積回路。
【請求項３】
前記第３バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項１記載の集積回路。
【請求項４】
前記入力スイッチと前記出力スイッチは、
前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチが入力データ値を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
前記入力スイッチが前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートを前記入力ノードから絶縁している間に、前記出力スイッチが、記憶されているデータ値を前記記憶ノードから前記出力ノードに伝達するように、
協働するべく制御可能である請求項１記載の集積回路。
【請求項５】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項１記載の集積回路。
【請求項６】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記入力スイッチと前記出力スイッチは、
前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチが入力データ値を前記入力ノードから前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
前記入力スイッチが前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチが出力データ値を前記記憶ノードから前記出力ノードに伝達するように、
協働するべく制御可能である請求項１記載の集積回路。
【請求項７】
前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタである請求項１記載の集積回路。
【請求項８】
前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタであり、
前記入力スイッチは、少なくとも１つのエンハンスメントトランジスタを含み、
前記出力スイッチは、少なくとも１つのエンハンスメントトランジスタを含んでいる請求項１記載の集積回路。
【請求項９】
前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項１記載の集積回路。
【請求項１０】
前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項９記載の集積回路。
【請求項１１】
前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項９記載の集積回路。
【請求項１２】
前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項１記載の集積回路。
【請求項１３】
前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
【請求項１４】
前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
【請求項１５】
前記入力スイッチは、デプレッションタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
【請求項１６】
前記入力スイッチは、ＮＭＯＳのデプレッションタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
【請求項１７】
前記入力ノードを含む書き込みビットラインを更に含んでいる請求項１記載の集積回路。
【請求項１８】
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記出力ノードに接続された第２記憶／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項１項記載の集積回路。
【請求項１９】
前記第１及び第２出力トランジスタは、エンハンスメントタイプのトランジスタである請求項１８記載の集積回路。
【請求項２０】
前記第１及び第２出力トランジタは、ＮＭＯＳのエンハンスメントタイプのトランジスタである請求項１８記載の集積回路。
【請求項２１】
前記第１及び第２出力トランジスタは、デプレッションタイプのトランジスタである請求項１８記載の集積回路。
【請求項２２】
前記第１及び第２出力トランジスタは、ＮＭＯＳのデプレッションタイプのトランジスタである請求項１８記載の集積回路。
【請求項２３】
前記出力ノードを含む読み取りビットラインを更に含んでいる請求項１記載の集積回路。
【請求項２４】
前記出力ノードを含む読み取りビットラインと、
基準電圧源と、
基準電圧レベルと読み取りビットライン電圧レベル間の差を検知するセンス増幅器と、
を更に含み、
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項１記載の集積回路。
【請求項２５】
前記入力ノードを含む書き込みビットラインと、
前記出力ノードを含む読み取りビットラインと、
基準電圧源と、
を更に含み、
前記入力スイッチは、前記書き込みビットラインに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでおり、
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項１記載の集積回路。
【請求項２６】
前記入力ノードを含む書き込みビットラインと、
前記出力ノードを含む読み取りビットラインと、
前記読み取りビットラインにのみ接続されたプリチャージ回路と、
を更に含む請求項１記載の集積回路。
【請求項２７】
第１ＮＭＯＳトランジスタと、
第１ＰＭＯＳトランジスタと、
第２ＮＭＯＳトランジスタと、
第２ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタの第１ソース／ドレインに接続された第１バイアス電圧ノードと、
前記第２ＰＭＯＳトランジスタの第１ソース／ドレインに接続された第２バイアス電圧ノードと、
前記第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノードと、
前記第２ＮＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノードと、
前記第１ＮＭＯＳトランジスタの第２ソース／ドレインを前記第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノードと、
前記第２ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノードと、
入力ノードと、
前記第１ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノードと、
出力ノードと、
複数の所定の入力信号電圧レベルをのいずれかを具備可能なデータ入力信号を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに制御可能に伝達するべく接続された入力スイッチと、
前記記憶ノードを最新のデータ入力信号電圧レベルによって判定される所定の記憶ノード電圧レベルに制限するべく接続された制限回路と、
前記判定された記憶ノード電圧レベルを示すデータ出力信号を前記記憶ノードから前記出力ノードに制御可能に伝達するべく接続された出力スイッチと、
を有する集積回路。
【請求項２８】
前記第１バイアス電圧ノードと前記第３バイアス電圧ノードは、互いに等電位となるように接続されており、
前記第２バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項２７記載の集積回路。
【請求項２９】
前記第３バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項２７記載の集積回路。
【請求項３０】
前記入力スイッチと前記出力スイッチは、
前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチがデータ入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
前記入力スイッチが前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートを前記入力ノードから絶縁している間に、前記出力スイッチがデータ出力信号を前記出力ノードに伝達するように、
協働するべく制御可能である請求項２７記載の集積回路。
【請求項３１】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項２７記載の集積回路。
【請求項３２】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記入力スイッチと前記出力スイッチは、
前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチがデータ入力信号を前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
前記入力スイッチが前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチがデータ出力信号を前記出力ノードに伝達するように、
協働するべく制御可能である請求項２７記載の集積回路。
【請求項３３】
前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタである請求項２７記載の集積回路。
【請求項３４】
前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタであり、
前記入力スイッチは、少なくとも１つのエンハンスメントトランジスタを含み、
前記出力スイッチは、少なくとも１つのエンハンスメントトランジスタを含んでいる請求項２７記載の集積回路。
【請求項３５】
前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項２７記載の集積回路。
【請求項３６】
前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項３５記載の集積回路。
【請求項３７】
前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項３５記載の集積回路。
【請求項３８】
前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項２７記載の集積回路。
【請求項３９】
前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
【請求項４０】
前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
【請求項４１】
前記入力スイッチは、デプレッションタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
【請求項４２】
前記入力スイッチは、ＮＭＯＳのデプレッションタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
【請求項４３】
前記入力ノードを含む書き込みビットラインを更に含んでいる請求項２７記載の集積回路。
【請求項４４】
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記出力ノードに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項２７項記載の集積回路。
【請求項４５】
前記出力スイッチの出力信号は、ディスチャージパス信号を有する請求項４４記載の集積回路。
【請求項４６】
前記第１及び第２出力トランジスタは、エンハンスメントタイプのトランジスタである請求項４４記載の集積回路。
【請求項４７】
前記第１及び第２出力トランジスタは、ＮＭＯＳのエンハンスメントタイプのトランジスタである請求項４４記載の集積回路。
【請求項４８】
前記第１及び第２出力トランジスタは、デプレッションタイプのトランジスタである請求項４７記載の集積回路。
【請求項４９】
前記第１及び第２出力トランジスタは、ＮＭＯＳのデプレッションタイプのトランジスタである請求項４４記載の集積回路。
【請求項５０】
前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項４４記載の集積回路。
【請求項５１】
前記出力ノードを含む読み取りビットラインを更に含んでいる請求項２７記載の集積回路。
【請求項５２】
前記出力ノードを含む読み取りビットラインと、
基準電圧源と、
を更に含み、
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項２７記載の集積回路。
【請求項５３】
前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項５２記載の集積回路。
【請求項５４】
前記入力ノードを含む書き込みビットラインと、
前記出力ノードを含む読み取りビットラインと、
基準電圧源と、
を更に含み、
前記入力スイッチは、前記書き込みビットラインに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備している入力トランジスタを含み、
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項２７記載の集積回路。
【請求項５５】
前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項５４記載の集積回路。
【請求項５６】
前記制限回路は、記憶ノードが前記判定された記憶ノード電圧レベルに到達した際に、前記第１ＮＭＯＳトランジスタをターンオフするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
【請求項５７】
前記制限回路は、
前記記憶ノードが前記判定された記憶ノード電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
前記記憶ノードが前記判定された記憶ノード電圧レベルを上回って上昇し始めた場合に、前記ＮＭＯＳトランジスタをターンオフすることにより、
前記記憶ノードを前記判定された記憶ノード電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
【請求項５８】
前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記第２ノードに接続されたゲートを有する第５トランジスタを含んでいる請求項２７記載の集積回路。
【請求項５９】
前記入力スイッチは、前記データ入力信号を前記記憶ノードに供給するべく接続されており、
前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含んでいる請求項２７記載の集積回路。
【請求項６０】
前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含み、
前記入力スイッチは、前記入力データ信号を前記第５トランジスタの前記第２ソース／ドレインに供給するべく接続されている請求項２７記載の集積回路。
【請求項６１】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項２７記載の集積回路。
【請求項６２】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、前記第２ＰＭＯＳトランジスタのゲートも、前記記憶ノードに接続されており、
前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含み、
前記入力スイッチは、前記第５トランジスタを通じて前記第１ＮＭＯＳトランジスタのゲートに接続されている請求項２７記載の集積回路。
【請求項６３】
前記複数の所定の入力電圧レベルは、複数の所定の離散した入力電圧レベルを含む請求項２７記載の集積回路。
【請求項６４】
前記制限回路は、
プルダウンノード電圧記憶ノードが最新のデータ入力電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
前記プルダウンノードが前記最新のデータ入力電圧レベルを上回って上昇し始めた場合に、前記第１ＮＭＯＳトランジスタをターンオフすることにより、
前記記憶ノードを前記判定された記憶ノード電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
【請求項６５】
前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
前記第２ＰＭＯＳトランジスタのゲートも、前記記憶ノードに接続されており、
前記制限回路は、
プルダウンノード電圧記憶ノードが、最新のデータ入力電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
前記プルダウンノードが前記最新のデータ入力電圧レベルを上回って上昇し始めた場合に、前記第１ＮＭＯＳトランジスタをターンオフすることにより、
前記記憶ノードを前記判定された記憶電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
【請求項６６】
前記入力ノードを含む書き込みビットラインと、
前記出力ノードを含む読み取りビットラインと、
前記読み取りビットラインにのみ接続されたプリチャージ回路と、
を更に含む請求項２７記載の集積回路。
【請求項６７】
第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
前記電源バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
前記有効接地バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
第１電圧レベル又は第２電圧レベルを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
を有し、
前記第１電圧レベルのデジタル入力信号により、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態となり、
前記第２電圧レベルのデジタル入力信号により、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態となる方法。
【請求項６８】
前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項６７記載の方法。
【請求項６９】
前記分与段階の後に、
前記分与段階によって第１電圧レベルのデジタル入力信号が分与された際に、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
前記分与段階によって第２電圧レベルのデジタル入力信号が分与された際に、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
を更に含む請求項６７記載の方法。
【請求項７０】
前記第１電圧レベルは、前記電源電圧レベルであり、
前記第２電圧レベルは、前記有効接地電圧レベルである請求項６７記載の方法。
【請求項７１】
第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
前記第１ＰＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
前記第２ＮＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
第１電圧レベル又は第２電圧レベルを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
を有し、
前記第１電圧レベルのデジタル入力信号により、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態となり、
前記第２電圧レベルのデジタル入力信号により、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態となる方法。
【請求項７２】
前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含んでいる請求項７１記載の方法。
【請求項７３】
前記分与段階の後に、
前記分与段階によって第１電圧レベルのデジタル入力信号が分与された際に、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
前記分与段階によって第２電圧レベルのデジタル入力信号が分与された際に、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
を更に含む請求項７１記載の方法。
【請求項７４】
前記第１電圧レベルは、前記電源電圧レベルであり、
前記第２電圧レベルは、前記有効接地電圧レベルである請求項７１記載の方法。
【請求項７５】
前記第１電圧レベルは、前記電源電圧レベルであり、
前記第２電圧レベルは、前記有効接地電圧レベルであり、
前記基準電圧レベルは、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの中間に位置している請求項７１記載の方法。
【請求項７６】
第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードにデータ入力信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードにデータ出力信号情報を伝達する出力スイッチと、を含む集積回路内にデータ値を保存する方法であって、
第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
前記出力スイッチを使用して前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチを使用してデータ入力信号情報を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第１ＰＭＯＳトランジスタのゲートと前記記憶ノードに伝送する段階と、
を有する方法。
【請求項７７】
前記第１及び第３バイアス電圧レベルは、同一であり、
前記第２及び第４バイアス電圧レベルは、同一である請求項７６記載の方法。
【請求項７８】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置している請求項７６記載の方法。
【請求項７９】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
前記第３及び第４バイアス電圧レベルは、同一である請求項７６記載の方法。
【請求項８０】
前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項７６記載の方法。
【請求項８１】
第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードにデータ入力信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードにデータ出力信号情報を伝達するための出力スイッチと、を含む集積回路からデータ値を検索する方法であって、
第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
前記入力スイッチを使用して前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチを使用して出力データ信号情報を前記記憶ノードから前記出力ノードに伝送する段階と、
を有する方法。
【請求項８２】
前記第１及び第３バイアス電圧レベルは、同一であり、
前記第２及び第４バイアス電圧レベルは、同一である請求項８１記載の方法。
【請求項８３】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項８１記載の方法。
【請求項８４】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
前記第３及び第４バイアス電圧レベルは、同一である請求項８１記載の方法。
【請求項８５】
前記第３バイアス電圧レベルは、入力データがＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
前記第４バイアス電圧レベルは、入力データがＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項８１記載の方法。
【請求項８６】
第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
前記電源バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
前記有効接地バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
複数の個々の電圧レベルのいずれかを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
前記記憶ノードを前記分与されたデジタル入力信号の個々の電圧レベルによって判定された電圧レベルに制限するべく、前記プルダウンノードの電圧の関数として前記第１ＮＭＯＳトランジスタのターンオンを調節する段階と、
を有する方法。
【請求項８７】
前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項８６記載の方法。
【請求項８８】
第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
前記第１ＰＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
前記第２ＮＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
複数の個々の電圧レベルのいずれかを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
前記記憶ノードを前記分与されたデジタル入力信号の個々の電圧レベルによって判定された電圧レベルに制限するべく、前記第１ＮＭＯＳトランジスタのターンオンを前記プルダウンノードの電圧の関数として調節する段階と、
を有する方法。
【請求項８９】
前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項８８記載の方法。
【請求項９０】
第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードに入力データ信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードに出力データ信号情報を伝達するべく接続された出力スイッチと、を含む集積回路内にデータ値を保存する方法であって、
第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
前記出力スイッチを使用して前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチを使用して入力データ信号情報を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝送する段階と、
前記記憶ノードを最新の入力データ信号電圧レベルによって判定された所定の記憶ノード電圧に制限する段階と、
を有する方法。
【請求項９１】
前記第１及び第３バイアス電圧レベルは、同一であり、
前記第２及び第４バイアス電圧レベルは、同一である請求項９０記載の方法。
【請求項９２】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項９０記載の方法。
【請求項９３】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
前記第３及び第４バイアス電圧レベルは、同一である請求項９０記載の方法。
【請求項９４】
前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項９０記載の方法。
【請求項９５】
前記所定の記憶電圧レベルは、記憶ノードの電圧レベルと前記プルダウンノードの電圧レベル間の差によって更に判定される請求項９０記載の方法。
【請求項９６】
第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードに入力データ信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードに出力データ信号情報を伝達するべく接続された出力スイッチと、を含む集積回路からデータを検索する方法であって、
第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
前記入力スイッチを使用して前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチを使用してデータ信号情報を前記記憶ノードから前記出力ノードに伝達する段階と、
前記記憶ノードを最新の入力データ信号電圧レベルによって判定された所定の記憶ノード電圧レベルに制限する段階と、
を有する方法。
【請求項９７】
前記第１及び第３バイアス電圧レベルは、同一であり、
前記第２及び第４バイアス電圧レベルは、同一である請求項９６記載の方法。
【請求項９８】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項９６記載の方法。
【請求項９９】
前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
前記第３及び第４バイアス電圧レベルは、同一である請求項９６記載の方法。
【請求項１００】
前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項９６記載の方法。
【請求項１０１】
前記所定の記憶電圧レベルは、記憶ノードの電圧レベルと前記プルダウンノードの電圧レベル間の差によって更に判定される請求項９６記載の方法。
【請求項１０２】
集積回路において、
ラッチ回路であって、
第１高閾値電圧ＰＭＯＳトランジスタと、第１高閾値電圧ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２高閾値電圧ＰＭＯＳトランジスタと、第２高閾値電圧ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
を含み、
前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含む第１低閾値電圧アクセストランジスタと；
前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第２アクセス制御ノードに接続されたゲートを含む第２低閾値電圧アクセストランジスタと；
を有する集積回路。
【請求項１０３】
前記第１及び第２制御ノードは、共通している請求項１０２記載の集積回路。
【請求項１０４】
前記第１データアクセスノードを含む第１ビットライン（ＢＬ）と、
前記第２データアクセスノードを含む第２ビットライン（ＢＬバー）と、
前記第１及び第２アクセス制御ノードを含むワードライン（ＷＬ）と、
を更に含む請求項１０２記載の集積回路。
【請求項１０５】
前記第１アクセストランジスタは、ＮＭＯＳトランジスタであり、
前記第２アクセストランジスタは、ＮＭＯＳトランジスタである請求項１０２記載の集積回路。
【請求項１０６】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
を含み、
前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードの１つから前記第１データアクセスノード又は第２データアクセスノードの１つに選択的に伝達するべく接続された出力スイッチと；
を有する集積回路。
【請求項１０７】
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１０６記載の集積回路。
【請求項１０８】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１０６記載の集積回路。
【請求項１０９】
前記第１データデータアセクスノードと前記第２データアクセスノードを含むビットラインを更に含んでいる請求項１０６記載の集積回路。
【請求項１１０】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
を更に含んでいる請求項１０６記載の集積回路。
【請求項１１１】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を含んでいる請求項１１０記載の集積回路。
【請求項１１２】
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第２アクセス制御ノードに接続されたゲートを具備している請求項１０６記載の集積回路。
【請求項１１３】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１１２記載の集積回路。
【請求項１１４】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
【請求項１１５】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
【請求項１１６】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
【請求項１１７】
前記第１データアクセスノードと前記第２データアクセスノードを含むビットラインと、
前記第１アクセス制御ノードを含む書き込みワードラインと、
前記第２アクセス制御ノードを含む読み取りワードラインと、
を更に含む請求項１１２記載の集積回路。
【請求項１１８】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
前記第１アクセス制御ノードを含む書き込みワードラインと、
前記第２アクセス制御ノードを含む読み取りワードラインと、
を更に含む請求項１１２記載の集積回路。
【請求項１１９】
前記第１又は第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１１８記載の集積回路。
【請求項１２０】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
第１ビットラインと、
第２ビットラインと、
書き込みワードラインと、
読み取りワードラインと、
を含むラッチ回路と；
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
出力スイッチであって、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの１つに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第２ビットラインに接続された第２Ｓ／Ｄを具備すると共に、前記読み取りワードラインに接続されたゲートを具備している出力スイッチと；
を有する集積回路。
【請求項１２１】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１２０記載の集積回路。
【請求項１２２】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
【請求項１２３】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
【請求項１２４】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
【請求項１２５】
前記第１ビットライン又は前記第２ビットラインのいずれかのみに接続されたプリチャージ回路を更に含む請求項１２０記載の集積回路。
【請求項１２６】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
を含み、
前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は第２データアクセスノードのいずれかに選択可能に伝達するべく接続された第１出力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードの他方から、前記第１データアクセスノード又は第２データアクセスノードの他方に選択可能に伝達するべく接続された第２出力スイッチと；
を有する集積回路。
【請求項１２７】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１２６記載の集積回路。
【請求項１２８】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１２６記載の集積回路。
【請求項１２９】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
を更に含む請求項１２６記載の集積回路。
【請求項１３０】
前記第１ビットライン及び前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１２９記載の集積回路。
【請求項１３１】
前記第１出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
第１ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの１つに接続された第２Ｓ／Ｄを具備すると共に、第２アクセス制御ノードに接続されたゲートを具備しており、
前記第２出力スイッチは、
第３出力トランジスタと、
第４出力トランジスタと、
第２ディスチャージパスと、
を含み、
前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの他方に接続されたゲートを具備しており、
前記第４出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの他方に接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備している請求項１２６記載の集積回路。
【請求項１３２】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１３１記載の集積回路。
【請求項１３３】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
【請求項１３４】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
【請求項１３５】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
【請求項１３６】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
前記第１アクセス制御ノードを含む書き込みワードラインと、
前記第２アクセス制御ノードを含む読み取りワードラインと、
を更に含む請求項１３１記載の集積回路。
【請求項１３７】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１３６記載の集積回路。
【請求項１３８】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
第１ビットラインと、
第２ビットラインと、
書き込みワードラインと、
第１読み取りワードラインと、
第２読み取りワードラインと、
を含むラッチ回路と；
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は前記第２ビットラインの１つに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
第１出力スイッチであって、
第１出力トランジスタと、
第２出力トランジスタと、
第１ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの１つに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれか接続された第２Ｓ／Ｄを具備すると共に、前記第１読み取りワードラインに接続されたゲートを具備している第１出力スイッチと；
第２出力スイッチであって、
第３出力トランジスタと、
第４出力トランジスタと、
第２ディスチャージパスと、
を含み、
前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記データノード又は前記第２ビットラインの他方に接続されたゲートを具備しており、
前記第４出力トランジスタは、前記第１ビットライン又は前記第２ビットラインの他方に接続された第２Ｓ／Ｄを具備すると共に、前記第２読み取りワードラインに接続されたゲートを具備している第２出力スイッチと；
を有する集積回路。
【請求項１３９】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１３８記載の集積回路。
【請求項１４０】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
【請求項１４１】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
【請求項１４２】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
【請求項１４３】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１３８記載の集積回路。
【請求項１４４】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと
を含み、
前記第１ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
入力スイッチであって、
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１アクセス制御ノードに接続されたゲートを含む第１アクセストランジスタと、
前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２アクセス制御ノードに接続されたゲートを含む第２アクセストランジスタと、
を含む入力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに選択可能に伝達するべく接続された出力スイッチと；
を有する集積回路。
【請求項１４５】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１４４記載の集積回路。
【請求項１４６】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１４４記載の集積回路。
【請求項１４７】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
を更に含む請求項１４４記載の集積回路。
【請求項１４８】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１４７記載の集積回路。
【請求項１４９】
前記出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備している請求項１４４記載の集積回路。
【請求項１５０】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１及び第２出力トランジスタは、第４閾値電圧レベルを具備している請求項１４９記載の集積回路。
【請求項１５１】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
【請求項１５２】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
【請求項１５３】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
【請求項１５４】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
前記第１及び第２アクセス制御ノードを含む書き込みワードラインと、
前記第２アクセス制御ノードを含む読み取りワードラインと、
を更に含む請求項１４９記載の集積回路。
【請求項１５５】
前記第１ビットライン又は第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１５４記載の集積回路。
【請求項１５６】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
第１ビットラインと、
第２ビットラインと、
書き込みワードラインと、
読み取りワードラインと、
を含むラッチ回路と；
入力スイッチであって、
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットラインに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第１アクセストランジスタと、
前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第２ビットラインに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第２アクセストランジスタと、
を含む入力スイッチと；
出力スイッチであって、
第１出力トランジスタと、
第２出力トランジスタと、
ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれかに接続された第２Ｓ／Ｄを具備すると共に、前記読み取りワードラインに接続されたゲートを具備している出力スイッチと；
を有する集積回路。
【請求項１５７】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１５６記載の集積回路。
【請求項１５８】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
【請求項１５９】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
【請求項１６０】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
【請求項１６１】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１５６記載の集積回路。
【請求項１６２】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと
を含み、
前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
入力スイッチであって、
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含む第１アクセストランジスタと、
前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１アクセス制御ノードに接続されたゲートを含む第２アクセストランジスタと、
を含む入力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに選択可能に伝達するべく接続されている第１出力スイッチと；
保存されているデータ値を前記第１データノード又は前記第２データノードの他方から前記第１データアクセスノード又は前記第２データアクセスノードの他方に選択可能に伝達するべく接続されている第２出力スイッチと；
を有する集積回路。
【請求項１６３】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１６２記載の集積回路。
【請求項１６４】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１６２記載の集積回路。
【請求項１６５】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
を更に含む請求項１６４記載の集積回路。
【請求項１６６】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１６４記載の集積回路。
【請求項１６７】
前記第１出力スイッチは、
第１出力トランジスタと、
第２出力トランジスタと、
第１ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備し、
前記第２出力スイッチは、
第３出力トランジスタと、
第４出力トランジスタと、
第２ディスチャージパスと、
を含み、
前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの他方に接続されたゲートを具備しており、
前記第４出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの他方に接続された第２ソース／ドレインを具備すると共に、第４アクセス制御ノードに接続されたゲートを具備している請求項１６６記載の集積回路。
【請求項１６８】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１、第２、第３、及び第４出力トランジスタは、第４閾値を具備している請求項１６６記載の集積回路。
【請求項１６９】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
【請求項１７０】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
【請求項１７１】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
【請求項１７２】
前記第１データアクセスノードを含む第１ビットラインと、
前記第２データアクセスノードを含む第２ビットラインと、
前記第１及び第２アクセス制御ノードを含む書き込みワードラインと、
前記第３及び第４アクセス制御ノードを含む読み取りワードラインと、
を更に含む請求項１７１記載の集積回路。
【請求項１７３】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１７２記載の集積回路。
【請求項１７４】
集積回路において、
ラッチ回路であって、
第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
第１ビットラインと、
第２ビットラインと、
書き込みワードラインと、
第１読み取りワードラインと、
第２読み取りワードラインと
を含むラッチ回路と；
入力スイッチであって、
前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は第２ビットラインのいずれかに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第１アクセストランジスタと、
前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は第２ビットラインの他方に接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第２アクセストランジスタと、
を含む入力スイッチと；
第１出力スイッチであって、
第１出力トランジスタと、
第２出力トランジスタと、
第１ディスチャージパスと、
を含み、
前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれかに接続された第２Ｓ／Ｄを具備すると共に、前記第１読み取りワードラインに接続されたゲートを具備している第１出力スイッチと；
第２出力スイッチであって、
第３出力トランジスタと、
第４出力トランジスタと、
第２ディスチャージパスと、
を含み、
前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記データノード又は前記第２ビットラインの他方に接続されたゲートを具備しており、
前記第４出力トランジスタは、前記第１ビットライン又は前記第２ビットラインの他方に接続された第２Ｓ／Ｄを具備すると共に、前記第２読み取りワードラインに接続されたゲートを具備している第２出力スイッチと；
を有する集積回路。
【請求項１７５】
前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１７３記載の集積回路。
【請求項１７６】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７３記載の集積回路。
【請求項１７７】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７５記載の集積回路。
【請求項１７８】
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７５記載の集積回路。
【請求項１７９】
前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１７５記載の集積回路。
【請求項１８０】
集積回路であって、
バイアス電圧供給ノードと、
仮想接地ノードと、
前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記バイアス電圧供給ノードに接続された第２Ｓ／Ｄを含み、且つ、第１モード制御ノードに接続されたゲートを含む第１ＮＭＯＳトランジスタと、
前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、第２モード制御ノードに接続されたゲートを含む第２ＮＭＯＳトランジスタと、
を有する集積回路。
【請求項１８１】
前記バイアス電圧供給ノードは、相対的に低い電源レベルに接続されており、
前記第１モード制御ノードは、前記第１ＮＭＯＳトランジスタをアクティブモードにおいてターンオンすると共に前記第１ＮＭＯＳトランジスタをスタンバイモードにおいてターンオフする第１モード制御信号を受信するべく接続されており、
前記第２モード制御ノードは、前記第２ＮＭＯＳトランジスタをスタンバイモードにおいてターンオンすると共に前記第２ＮＭＯＳトランジスタをアクティブモードにおいてターンオフする第２モード制御信号を受信するべく接続されており、
前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳトランジスタがターンオフされ、前記第３ＮＭＯＳトランジスタがターンオンされる場合に、前記相対的に低い電源レベルよりも低い値を具備している請求項１８０記載の集積回路。
【請求項１８２】
アクティブモードとスタンバイモード間において請求項１８０記載の回路をスイッチングする方法であって、
バイアス電圧供給ノードを相対的に低い電源レベルに接続する段階と、
前記第１ＮＭＯＳトランジスタをアクティブモードにおいてターンオンすると共に前記第１ＮＭＯＳトランジスタをスタンバイモードにおいてターンオフする第１モード制御信号を前記第１モード制御ノードに供給する段階と、
前記第２ＮＭＯＳトランジスタをスタンバイモードにおいてターンオンすると共に前記第２ＮＭＯＳトランジスタをアクティブモードにおいてターンオフする第２モード制御信号を前記第２モード制御ノードに供給する段階と、
を有し、
前記第２モード制御信号は、前記スタンバイモードにおいて前記電圧供給レベルよりも低い値を具備している方法。
【請求項１８３】
集積回路ドライバ回路であって、
第１バイアス電圧ノードと、
第２バイアス電圧ノードと、
第１モード制御ノードと、
第２モード制御ノードと、
ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含むインバータ回路と（前記インバータは、前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの相互接続された第１ソース／ドレイン（Ｓ／Ｄ）を有するデータノードを含み、前記インバータは、前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートに接続されたインバータ制御ノードを含み、前記ＰＭＯＳトランジスタの第２Ｓ／Ｄは、前記第１バイアスノードに接続されている）、
前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続された第１Ｓ／Ｄを含み、前記第２バイアスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１モード制御ノードに接続されたゲートを含む第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２モード制御ノードに接続されたゲートを含む第３ＮＭＯＳトランジスタと、
を有する集積回路ドライバ回路。
【請求項１８４】
前記第１バイアスノードは、相対的に高い電源レベルに接続されており、
前記第２バイアスノードは、第２の相対的に低い電源レベルに接続されており、
前記第１モード制御ノードは、前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を受信するべく接続されており、前記第２モード制御ノードは、前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されており、
前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳトランジスタがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している請求項１８３記載のドライバ回路。
【請求項１８５】
前記第１制御ノードは、アドレス情報を受信するべく接続されている請求項１８３記載のドライバ回路。
【請求項１８６】
前記第１制御ノードは、アドレス信号を受信するべく接続されており、
前記データノードは、ワードライン信号を受信するべく接続されている請求項１８３記載のドライバ回路。
【請求項１８７】
仮想接地ノードを更に含み、
前記第１ＮＭＯＳトランジスタの前記第２Ｓ／Ｄは、前記仮想接地ノードに接続されており、
前記第２ＮＭＯＳトランジスタの前記第１Ｓ／Ｄは、前記仮想接地ノードに接続されており、
前記第３ＮＭＯＳトランジスタの前記第１Ｓ／Ｄは、前記仮想接地ノードに接続されている請求項１８３記載のドライバ回路。
【請求項１８８】
前記第１バイアスノードは、ＶＤＤ電源に接続されており、
前記第２バイアスノードは、ＶＳＳ電源に接続されており、
前記第１モード制御ノードは、前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンするＶＤＤ信号値を具備し、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフするＶＳＳ−ΔＶ値を具備する第１モード制御信号を受信するべく接続されており、
前記第２モード制御ノードは、前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されている請求項１８３記載のドライバ回路。
【請求項１８９】
集積回路ドライバ回路であって、
相対的に高い電源レベルに接続された第１バイアス電圧ノードと、
相対的に低い電源レベルに接続された第２バイアス電圧ノードと、
第１モード制御ノードと、
第２モード制御ノードと、
アドレス信号ラインと、
ワードラインと、
仮想接地ラインと、
前記ワードラインに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有するＰＭＯＳトランジスタと、前記ワードラインに接続された第１Ｓ／Ｄを有する第１ＮＭＯＳトランジスタと、を含むインバータ回路と（前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートは、前記アドレス信号ラインに接続されており、前記ＰＭＯＳトランジスタの第２Ｓ／Ｄは、前記第１バイアスノードに接続されており、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄは、前記仮想接地ノードに接続されている）、
前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第２バイアスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１モード制御ノードに接続されたゲートＳ／Ｄを含む第２ＮＭＯＳトランジスタと、
前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２モード制御ノードに接続されたゲートを含む第３ＮＭＯＳトランジスタと、
を有し、
前記第１モード制御ノードは、前記ドライバがアクティブモードである場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードである場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を受信するべく接続されており、
前記第２モード制御ノードは、前記ドライバがスタンバイモードである場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードである場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されており、
前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している集積回路ドライバ回路。
【請求項１９０】
アクティブ及びスタンバイモード間における請求項１８３記載のドライバ回路のスイッチングを制御する方法であって、
前記第１バイアスノードを相対的に高い電源レベルに接続する段階と、
前記第２バイアスノードを第２の相対的に低い電源レベルに接続する段階と、
前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を前記第１モード制御ノードに供給する段階と、
前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を前記第２モード制御ノードに供給する段階と、
を有し、
前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している方法。
【請求項１９１】
ＰＭＯＳデバイスとＮＭＯＳデバイス、ＰＭＯＳデバイスの第１ソース／ドレイン（Ｓ／Ｄ）に接続されたデータノード、およびＮＭＯＳデバイスの第１Ｓ／Ｄに接続された電源電圧ノードを含む集積回路を作動させる方法であって、ＰＭＯＳデバイスの第２Ｓ／ＤはＮＭＯＳデバイスの第２Ｓ／Ｄに接続されており、
ＰＭＯＳデバイスとＮＭＯＳデバイスをそれぞれターンオンさせるゲート電圧をＰＭＯＳデバイスとＮＭＯＳデバイスにそれぞれ供給することによって電源電圧ノードをデータノードに結合し、
ＰＭＯＳデバイスとＮＭＯＳデバイスをそれぞれ自己逆バイアスするゲート電圧をＰＭＯＳデバイスとＮＭＯＳデバイスにそれぞれ供給することによって電源電圧ノードをデータノードから切り離すステップを具備し、
電源電圧ノードをデータノードに結合するステップの間にＮＭＯＳデバイスのゲートに供給される電圧は電源電圧ノードをデータノードから切り離すステップの間にＰＭＯＳデバイスのゲートに供給される電圧よりも高い、方法。
【請求項１９２】
ＰＭＯＳデバイスとＮＭＯＳデバイス、ＮＭＯＳデバイスの第１ソース／ドレイン（Ｓ／Ｄ）に接続されたデータノード、およびＰＭＯＳデバイスの第１Ｓ／Ｄに接続された有効接地電圧ノードを含む集積回路を作動させる方法であって、ＰＭＯＳデバイスの第２Ｓ／ＤはＮＭＯＳデバイスの第２Ｓ／Ｄに接続されており、
ＰＭＯＳデバイスとＮＭＯＳデバイスをそれぞれターンオンさせるゲート電圧をＰＭＯＳデバイスとＮＭＯＳデバイスにそれぞれ供給することによって有効接地電圧ノードをデータノードに結合し、
ＰＭＯＳデバイスとＮＭＯＳデバイスをそれぞれ自己逆バイアスするゲート電圧をＰＭＯＳデバイスとＮＭＯＳデバイスにそれぞれ供給することによって有効接地電圧ノードをデータノードから切り離すステップを具備し、
有効接地電圧ノードをデータノードに結合するステップの間にＰＭＯＳデバイスのゲートに供給される電圧は有効接地電圧ノードをデータノードから切り離すステップの間にＰＭＯＳデバイスのゲートに供給される電圧よりも低い、方法。
【請求項１９３】
第１ＰＭＯＳデバイスと第１ＮＭＯＳデバイス、第１ＰＭＯＳデバイスの第１ソース／ドレイン（Ｓ／Ｄ）と第１ＮＭＯＳデバイスの第１Ｓ／Ｄに接続されたデータノード、その一方のＳ／Ｄが電源電圧ノードに接続され他方のＳ／Ｄが第１ＰＭＯＳデバイスの第２Ｓ／Ｄに接続された第２ＮＭＯＳデバイス、およびその一方のＳ／Ｄが有効接地ノードに接続され他方のＳ／Ｄが第１ＮＭＯＳデバイスの第２Ｓ／Ｄに接続された第２ＰＭＯＳデバイスを含む集積回路を作動させる方法であって、
第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスをそれぞれターンオンさせるゲート電圧を第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスにそれぞれ供給し、第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスをそれぞれ自己逆バイアスするゲート電圧を第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスにそれぞれ供給することによって、データノードを論理ローからハイへ遷移させ、
第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスをそれぞれターンオンさせるゲート電圧を第１ＭＯＳデバイスと第２ＰＭＯＳデバイスへ供給し、第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスを自己逆バイアスするゲート電圧を第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスへ供給することによって、データノードを論理ハイからローへ遷移させるステップを具備し、
ローからハイへの遷移の間に第２ＮＭＯＳデバイスのゲートに供給される電圧はハイからローへの遷移の間に第１ＮＭＯＳデバイスのゲートに供給される電圧よりも高く、
ハイからローへの遷移の間に第２ＰＭＯＳデバイスのゲートに供給される電圧はローからハイへの遷移の間に第１ＰＭＯＳデバイスのゲートに供給される電圧よりも低い、方法。
【請求項１９４】
第１ＰＭＯＳデバイスと第１ＮＭＯＳデバイス、第１ＰＭＯＳデバイスの第１ソース／ドレイン（Ｓ／Ｄ）と第１ＮＭＯＳデバイスの第１Ｓ／Ｄに接続されたデータノード、その一方のＳ／Ｄが電源電圧ノードに接続され他方のＳ／Ｄが第１ＰＭＯＳデバイスの第２Ｓ／Ｄに接続された第２ＮＭＯＳデバイス、およびその一方のＳ／Ｄが有効接地ノードに接続され他方のＳ／Ｄが第１ＮＭＯＳデバイスの第２Ｓ／Ｄに接続された第２ＰＭＯＳデバイスを含む集積回路を作動させる方法であって、
第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスを自己逆バイアスし第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスをターンオンすることによってデータノード上に論理ハイ状態を生成し、
第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスを自己逆バイアスし第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスをターンオンすることによってデータノード上に論理ロー状態を生成するステップを具備し、
データノードが論理ハイ状態にあるときの第２ＮＭＯＳデバイスのゲートに印加される電圧はデータノードが論理ロー状態にあるときの第１ＮＭＯＳデバイスのゲートに印加される電圧よりも高く、
データノードが論理ロー状態にあるときの第２ＰＭＯＳデバイスのゲートに印加される電圧はデータノードが論理ハイ状態にあるときの第１ＰＭＯＳデバイスのゲートに印加される電圧よりも低い、方法。
【請求項１９５】
第１ＰＭＯＳデバイスと第１ＮＭＯＳデバイスと、第１ＰＭＯＳデバイスがターンオンし第１ＮＭＯＳデバイスがターンオフする第１状態と第１ＰＭＯＳデバイスがターンオフし第１ＮＭＯＳデバイスがターンオンする第２状態の間で切り換え可能な多状態回路を含む回路、
ドレインが電源端子に接続されソースが第１ＰＭＯＳデバイスのソースに接続された第２ＮＭＯＳデバイス、および
ドレインが有効接地端子に接続されソースが第１ＮＭＯＳデバイスのソースに接続された第２ＰＭＯＳデバイスを含む集積回路を作動させる方法であって、
第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスをターンオンするゲート電圧を供給しつつ第１ＮＭＯＳデバイスと第２ＰＭＯＳデタイスを自己逆バイアス条件においてターンオフするゲート電圧を供給することによって回路を第１状態に切り換えることと、
第１ＮＭＯＳデバイスと第２ＰＭＯＳデバイスをターンオンするゲート電圧を供給しつつ第１ＰＭＯＳデバイスと第２ＮＭＯＳデバイスを自己逆バイアス条件においてターンオフするゲート電圧を供給することによって回路を第２状態に切り換えることとを交互に行なうことを具備し、
第１状態において第２ＮＭＯＳデバイスのゲートに供給される電圧は第２状態において第１ＮＭＯＳデバイスのゲートに供給される電圧よりも高く、
第２状態において第２ＰＭＯＳデバイスのゲートに供給される電圧は第１状態において第１ＰＭＯＳデバイスのゲートに供給される電圧よりも低い、方法。