【事件の表示】
　特願２００５−１５２１２６「ページバッファおよびこれを用いたフラッシュメモリ素子の検証方法」拒絶査定不服審判事件〔平成１８年６月１５日出願公開、特開２００６−１５５８５２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年５月２５日（パリ条約に基づく優先権主張　２００４年１１月３０日、大韓民国）の特許出願であって、平成２２年７月１日付けの拒絶理由通知に対して同年９月２１日に意見書及び手続補正書が提出されたが、同年１１月５日付けで拒絶査定がなされた。
　それに対して、平成２３年３月４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年９月６日付けで審尋がなされ、同年１１月２４日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年３月４日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年３月４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を補正して、補正後の特許請求の範囲の請求項１〜７とするとともに、発明の詳細な説明の記載を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、
　プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、
　前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、
　前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、
　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチと、
　プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、
　前記キャッシュレジスタに格納されたデータを伝達信号に応じて前記メインレジスタに伝達するための第４スイッチと、
　前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含むことを特徴とするページバッファ。」
　
（補正後）
　「【請求項１】
　ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、
　プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、
　前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、
　前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、
　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチと、
　プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、
　前記キャッシュレジスタに格納されたデータを伝達信号に応じて前記メインレジスタに伝達するための第４スイッチと、
　前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含み、
　前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離されることを特徴とするページバッファ。」
　
２．本件補正の補正事項
　本件補正の補正事項を整理すると、以下のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含むことを特徴とする」を、「前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含み、　前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離されることを特徴とする」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の発明の詳細な説明の００１２段落を補正して、補正後の発明の詳細な説明の００１２段落とすること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００３５段落及び００３７段落、並びに当初図面の図１等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第２スイッチ」及び「第３スイッチ」に対して技術的限定を加えるものであるから、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正事項１と対応するように発明の詳細な説明を補正するものであるから、補正事項１と同様に、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、
　プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、
　前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、
　前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、
　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチと、
　プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、
　前記キャッシュレジスタに格納されたデータを伝達信号に応じて前記メインレジスタに伝達するための第４スイッチと、
　前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含み、
　前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離されることを特徴とするページバッファ。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００３−１５１２９１号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１５１２９１号公報（「以下「引用例１」という。）には、図３〜１０及び１５と共に、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置、特に不揮発性メモリ装置に関するものであり、さらに具体的には、デュアルレジスタを有するページバッファを備えるフラッシュメモリ装置に関するものである。さらに、本発明は不揮発性メモリ装置のプログラム方法及びパス／フェイルの検査方法に関する。
　
ｂ．「【００２５】
図５を参照すると、ページレジスタ及び感知増幅器ブロック１２０とＹ−ゲーティング回路１３０がさらに詳細に説明される
【００２６】前記Ｙ−ゲーティング回路１３０は前記ページレジスタ及び感知増幅器ブロック１２０とデータライン１３１との間に連結される。ビットＤ０〜Ｄ７は前記データライン１３１によって伝達される。
【００２７】また、前記Ｙ−ゲーティング回路１３０は二つのＮＭＯＳトランジスタ１３２，１３３で構成される。ＮＭＯＳトランジスタ１３２，１３３は列アドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）情報から発生されるＹＡ及びＹＢ信号により制御される。
【００２８】
前記ページレジスタ及び感知増幅器ブロック１２０は一つのページバッファ１２２を含む。このページバッファ１２２は感知ノードＥを備える感知ライン１２５を含む。一つ以上のビットラインが前記ページバッファ１２２のノードＥに連結される。図５の例において、前記ノードＥに二つのビットラインＢＬｅ，ＢＬｏが連結される
　
ｃ．「【００３２】
また、ＮＭＯＳトランジスタ１４３は、ＢＬＳＨＦｅ信号に応答して前記ビットラインＢＬｅを前記ノードＥに連結する。一方、ＮＭＯＳトランジスタ１４４はＢＬＳＨＦｏ信号に応答して前記ビットラインＢＬｏをノードＥに連結する
【００３３】
したがって、前記ページバッファ１２２は感知ライン１２５のノードＥを通じて前記ビットラインＢＬｅ，ＢＬｏに連結される。読み出し動作が遂行される間に、ＰＭＯＳトランジスタ１４８は前記感知ライン１２５を通じて前記ビットラインＢＬｅ，ＢＬｏに電流を提供する。前記ＰＭＯＳトランジスタ１４８は電源電圧と感知ライン１２５との間に連結され、制御信号ＰＬＯＡＤによってターンオン／ターンオフされる
【００３４】
重要なことは、前記ページバッファ１２２が二つのレジスタ１５０，１７０を備えることである。
【００３５】
第２レジスタ１５０はメインレジスタ１５０として知られている。
データはインバータ１５３，１５３で構成されるメインラッチ１５６に貯蔵される。
【００３６】
第１レジスタ１７０を補助レジスタ１７０ともいう。
データはインバータ１７３，１７４で構成された補助ラッチ１７６に貯蔵される。
　
ｄ．「【００３９】
制御信号ＰＤＵＭＰにより制御されるＮＭＯＳトランジスタ１８１がターンオンされて補助レジスタ１７０とメインレジスタ１５０との間でデータが伝達される。
【００４０】
ＮＭＯＳトランジスタ１８２，１８３は外部から入力された信号ＤＩ，ｎＤｉに応答して前記補助レジスタ１７０への情報の貯蔵に各々用いられる
【００４１】
ＮＭＯＳトランジスタ１８４はプログラムされる情報が前記メインレジスタ１５０からビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達される時、前記メインレジスタ１５０を前記選択された一つのビットラインに／から連結／遮断する。
　
ｅ．「【００４２】ＮＭＯＳトランジスタ１８５は制御信号ＰＢＤＯにより制御される。選択された周期の間、前記ＮＭＯＳトランジスタ１８５は選択されたビットラインを通じて読み出された情報をページバッファ１２２の外部に出力する。
【００４３】
トランジスタ１８６はプログラム状態を検査するために準備され、プログラムパス／フェイル情報（ｐｒｏｇｒａｍ  ｐａｓｓ／ｆａｉｌ  ｉｎｆｏｒｍａｔｉｏｎ）をメインレジスタ１５０のノードＢに提供する
　
ｆ．「【００４４】次に、本発明による半導体メモリ装置の使用方法に対して詳細に説明する。
【００４５】図６乃至図８及び図４を参照して本発明によるプログラム方法を説明する。この時、“プログラミング（ｐｒｏｇｒａｍｍｉｎｇ）”というのは、メモリ装置の外部からその装置のメモリセルにデータが入力されることを意味する。
【００４６】図６は本発明によるプログラム方法の順序図６００を示す図面である。この順序図６００に基づいたプログラム方法は、図３に示したメモリ装置１００によっても実行することができる。
【００４７】
段階６１０において、第１外部データはＹ−ゲーティング回路１３０を通じてページバッファ１２２に伝達される。
【００４８】
段階６２０において、前記第１データはページバッファ１２２の第１レジスタに貯蔵される。この時、前記第１レジスタは補助レジスタ１７０であり得る
【００４９】
選択段階である段階６３０において、スイッチ回路が活性化されて前記第１レジスタを第２レジスタに連結させる。この時、前記第２レジスタはメインレジスタ１５０であり得る。前記スイッチ回路はＮＭＯＳトランジスタ１８１であり得り、制御信号ＰＤＵＭＰにより制御される
【００５０】
段階６４０において、前記第１レジスタに貯蔵された前記第１データが前記第２レジスタに貯蔵される
【００５１】段階６５０において、前記スイッチ回路が活性化されて前記第１レジスタを第２レジスタから絶縁させる。
【００５２】
段階６６０において、前記第２レジスタに貯蔵された前記第１データがメモリセルアレイ１１０のセルに貯蔵される。
　
ｇ．「【００５４】図７と図８を参照して本発明によるプログラム方法をさらに詳細に説明する。図７は図５の回路に印加される命令語信号を示し、横軸は９個の時間区間（ｔｉｍｅ  ｓｅｇｍｅｎｔｓ；１，２，…，９）に分けられる。
【００５５】図８は図７の命令語信号を印加することによって、図５の回路でデータがどのように伝達されるのかを示す図面である。この図８は図７の各時間区間を用いて図７によって説明される。
【００５６】先ず、時間区間１において、データライン１３１に電源電圧が印加され、トランジスタ１７５はＰＢＳＥＴ信号によりターンオンされる。これを第１ページバッファに対するページバッファ設定（ｐａｇｅ  ｂｕｆｆｅｒ  ｓｅｔｔｉｎｇ）という。
【００５７】
時間区間２において、補助ラッチ１７６のノードＤはハイレベルであり、ＮＭＯＳトランジスタ１３２，１３３はＹＡ及びＹＢ信号によりターンオンされる。したがって、ＤＩ及びｎＤＩ信号の位相によってデータラインのデータ“０”又は“１”が補助ラッチ１７６に貯蔵される。これを第１ページのデータローディングといい、概ね上述の段階６１０に該当する
【００５８】
時間区間３において、制御信号ＰＤＵＭＰがハイレベルに遷移されて、前記補助レジスタ１７０から感知ライン１２５に前記貯蔵されたデータが伝達される。前記データをメインレジスタ１５０に伝達する前に、前記感知ライン１２５とラッチ１５６のノードＡはトランジスタ１４８，１５５により各々プリチャージされる
【００５９】時間区間４において、信号はローレベル（ロジック“０”）を有する。これをＨＶイネーブルという。
【００６０】
時間区間５において、ビットラインＢＬｅ，ＢＬｏのうち、いずれか一つがプリチャージされて設定される
【００６１】
時間区間６と７において、上述した段階６６０に該当する二つの動作が同時に遂行される。すなわち、ＢＬＳＬＴ信号を活性化してメインレジスタ１５０から選択されたビットラインＢＬｅにプログラムされるデータが伝達され、伝達されたデータはさらにメモリセルに伝達される。
　
ｈ．「【００６５】
図９と図１０を参照して図３のメモリ装置の読み出し動作をさらに詳細に説明する。
【００６６】図９は図５の回路に印加される命令語信号を示し、横軸は６個の時間区間（ｔｉｍｅ  ｓｅｇｍｅｔｎｓ：１，２，…，６）に区分される。
【００６７】
図１０は図９の命令語信号によってデータが図５の回路でどのように伝達されるのかを示す図面である。この図１０は図９の各時間区間を用いて図９によって説明される。
　
ｉ．「【００６９】安定的な読み出し動作のため、ＶＩＲＰＷＲ信号をローレベル（ロジック“０”）に遷移し、制御信号ＶＢＬｅ，ＶＢＬｏをハイレベルに活性化させることによって、先ず、前記ビットラインＢＬｅ，ＢＬｏがＮＭＯＳトランジスタ１４１，１４２を通じて放電される（時間区間１）。
【００７０】同時にＰＢＲＳＴ信号がハイレベルからローレベルに遷移されるので、前記メインレジスタ１５０が所定の状態（すなわち、ハイレベル）に設定される。
【００７１】
以後、ＰＬＯＡＤ信号がローレベルに遷移されるので、ＰＭＯＳロードトランジスタ１４８がターンオンされる。ＮＭＯＳトランジスタ１４３の制御信号ＢＬＳＨＦｅはビットラインプリチャージ電圧と前記ＮＭＯＳトランジスタ１４３のしきい値電圧を加えた電圧を有するように遷移される。適切な電圧を有するビットラインＢＬｅがプリチャージされた後に、前記ＢＬＳＨＦｅ信号は接地電圧のローレベルに遷移される。（時間区間２）
【００７２】
前記ビットラインのプリチャージされた電圧は選択されたメモリセルのロジック状態により変わる。例えば、前記選択されたメモリセルがオフセルである場合、前記ビットラインのプリチャージされた電圧はそのままに維持される。しかし、前記選択されたメモリセルがオンセルである場合、前記ビットラインのプリチャージされた電圧は低くなる（時間区間３）
【００７３】前記ＢＬＳＨＦｅ信号の電圧が前記プリチャージ電圧と上述したＢＬＳＨＦｅ信号レベルの中間電圧に変われば、前記選択されたメモリセルがオフセルである時、前記ＮＭＯＳトランジスタ１４３を遮断することによって、感知ライン１２５上の電圧は電源電圧に維持される。しかし、前記ＢＬＳＨＦｅ信号の電圧が変わらなければ、前記感知ライン１２５上の電圧はビットラインＢＬｅ信号に従って低くなる（又は、前記ビットラインＢＬｅに同期される）。前記ＢＬＳＨＦｅ信号が接地電圧のロ−レベルに遷移される中間地点で、前記ＰＬＯＡＤ信号は前記電源電圧に変わる。
【００７４】
以後に、ＮＭＯＳトランジスタ１５２のゲート制御信号は前記電源電圧のハイレベルに遷移され、ＮＭＯＳトランジスタ１５１は感知ライン１２５のロジック状態によってターンオン、又はターンオフされる。その結果、前記感知ライン１２５のロジック状態が前記メインレジスタ１５０に貯蔵される（時間区間４）
【００７５】前記メインレジスタ１５０に貯蔵されたデータは制御信号ＰＢＤＯにより制御されるＮＭＯＳトランジスタ１８５を通じて、さらにはＹ−ゲーティング回路１３０を通じて、データライン１３１に伝達される（時間区間６）。」
　
ｊ．「【００８８】
以下、本発明による消去動作を説明する。一般的に、消去動作はデータを消去することを意味する。フラッシュメモリにおいて、高電圧がメモリセルに印加されることによって、しきい値電圧は−１Ｖと−３Ｖとの間の電圧になる。レジスタのデータは消去される
【００８９】
図１５は本発明による他の実施形態による消去動作後の判別読み出し動作（ｖｅｒｉｆｙ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）の順序図１５００である。この順序図１５００に基づいた方法は図３のメモリ装置によっても実行することができる
【００９０】段階１５１０において、第１メモリセルのデータはページバッファの第１レジスタを通じて伝達される。
【００９１】段階１５２０において、前記ページバッファの第１レジスタに貯蔵されたデータは第２レジスタにより伝達される。
【００９２】
選択段階である段階１５３０において、前記メモリセルの状態がパス（ｐａｓｓ）であるか、又はフェイル（ｆａｉｌ）であるかを判別するため、前記第１レジスタに貯蔵されたデータがトランジスタ１８６により検査される。
　
（２−１−２）ここにおいて、００３２段落の「また、ＮＭＯＳトランジスタ１４３は、ＢＬＳＨＦｅ信号に応答して前記ビットラインＢＬｅを前記ノードＥに連結する。一方、ＮＭＯＳトランジスタ１４４はＢＬＳＨＦｏ信号に応答して前記ビットラインＢＬｏをノードＥに連結する。」という記載、及び図５の記載から、図５の「ＮＭＯＳトランジスタ１４３」及び「ＮＭＯＳトランジスタ１４４」は、「ＢＬＳＨＦｅ信号」及び「ＢＬＳＨＦｏ信号」に応答して、「メモリセルアレイ１１０」にそれぞれ連結された「ビットラインＢＬｅ」及び「ビットラインＢＬｏ」を選択的に「ノードＥ」に連結していることは明らかである。
　
（２−１−３）また、００５８段落の「時間区間３において、制御信号ＰＤＵＭＰがハイレベルに遷移されて、前記補助レジスタ１７０から感知ライン１２５に前記貯蔵されたデータが伝達される。前記データをメインレジスタ１５０に伝達する前に、前記感知ライン１２５とラッチ１５６のノードＡはトランジスタ１４８，１５５により各々プリチャージされる。」という記載、及び００７１段落の「以後、ＰＬＯＡＤ信号がローレベルに遷移されるので、ＰＭＯＳロードトランジスタ１４８がターンオンされる。ＮＭＯＳトランジスタ１４３の制御信号ＢＬＳＨＦｅはビットラインプリチャージ電圧と前記ＮＭＯＳトランジスタ１４３のしきい値電圧を加えた電圧を有するように遷移される。適切な電圧を有するビットラインＢＬｅがプリチャージされた後に、前記ＢＬＳＨＦｅ信号は接地電圧のローレベルに遷移される。（時間区間２）」という記載から、００３３段落の「したがって、前記ページバッファ１２２は感知ライン１２５のノードＥを通じて前記ビットラインＢＬｅ，ＢＬｏに連結される。読み出し動作が遂行される間に、ＰＭＯＳトランジスタ１４８は前記感知ライン１２５を通じて前記ビットラインＢＬｅ，ＢＬｏに電流を提供する。前記ＰＭＯＳトランジスタ１４８は電源電圧と感知ライン１２５との間に連結され、制御信号ＰＬＯＡＤによってターンオン／ターンオフされる。」という記載における「制御信号ＰＬＯＡＤ」は、「ローレベル」となることにより「ＰＭＯＳトランジスタ１４８」を導通状態として、「感知ライン１２５」に「電源電圧」を供給して「ビットラインＢＬｅ」又は「ビットラインＢＬｏ」を「プリチャージ」していることが明らかであり、また、図５の記載から、この「感知ライン１２５」と「ノードＥ」は同じ個所を指していることは明らかであるから、引用例１の「ＰＭＯＳトランジスタ１４８」は、「制御信号ＰＬＯＡＤ」に応じて、「ノードＥ」に「電源電圧」を供給して「ビットラインＢＬｅ」または「ビットラインＢＬｏ」を「プリチャージ」していることが明らかである。
　
（２−１−４）００３５段落の「第２レジスタ１５０はメインレジスタ１５０として知られている。メインレジスタ１５０は二つのＮＭＯＳトランジスタ１５１，１５２と、二つのインバータ１５３，１５４と、ＰＭＯＳトランジスタ１５５とを含む。データはインバータ１５３，１５３で構成されるメインラッチ１５６に貯蔵される。前記ＰＭＯＳトランジスタ１５５はメインラッチ１５６用プリチャージ回路１５７を構成する。」という記載、００７４段落の「以後に、ＮＭＯＳトランジスタ１５２のゲート制御信号は前記電源電圧のハイレベルに遷移され、ＮＭＯＳトランジスタ１５１は感知ライン１２５のロジック状態によってターンオン、又はターンオフされる。その結果、前記感知ライン１２５のロジック状態が前記メインレジスタ１５０に貯蔵される（時間区間４）。」という記載、００７２段落の「前記ビットラインのプリチャージされた電圧は選択されたメモリセルのロジック状態により変わる。例えば、前記選択されたメモリセルがオフセルである場合、前記ビットラインのプリチャージされた電圧はそのままに維持される。しかし、前記選択されたメモリセルがオンセルである場合、前記ビットラインのプリチャージされた電圧は低くなる（時間区間３）。」という記載、及び図５の「ノードＡ」の記載から、引用例１の「メインレジスタ１５０」は、「感知ライン１２５のロジック状態」、すなわち「ノードＥ」の「ロジック状態」及び「ＭＯＳトランジスタ１５２のゲート制御信号」である「ＰＢＬＣＨＭ」に応じて、「選択されたメモリセルのロジック状態」に基づくデータを格納する「ノードＡ」と「ノードＢ」を備えた「メインラッチ１５６」を含むことが明らかである。
　
（２−１−５）００４３段落の「トランジスタ１８６はプログラム状態を検査するために準備され、プログラムパス／フェイル情報（ｐｒｏｇｒａｍ　ｐａｓｓ／ｆａｉｌ　ｉｎｆｏｒｍａｔｉｏｎ）をメインレジスタ１５０のノードＢに提供する。」という記載、及び図５の記載から、「トランジスタ１８６」は、「メインレジスタ１５０」の「ノードＢ」の電位に応じてプログラム検証信号を出力していることが明らかであり、また、００９２段落の「選択段階である段階１５３０において、前記メモリセルの状態がパス（ｐａｓｓ）であるか、又はフェイル（ｆａｉｌ）であるかを判別するため、前記第１レジスタに貯蔵されたデータがトランジスタ１８６により検査される。」という記載における「前記メモリセルの状態がパス（ｐａｓｓ）であるか、又はフェイル（ｆａｉｌ）であるか」の判別は、消去検証を行うためのものであることは明らかであるから、引用例１の「トランジスタ１８６」は、消去検証信号も出力していることが明らかである。
　
（２−１−６）００４０段落の「ＮＭＯＳトランジスタ１８２，１８３は外部から入力された信号ＤＩ，ｎＤｉに応答して前記補助レジスタ１７０への情報の貯蔵に各々用いられる。」という記載から、プログラム時には、「ＮＭＯＳトランジスタ１８２，１８３」のゲートに供給される「信号ＤＩ，ｎＤｉ」に応じて外部からの情報を「補助レジスタ１７０」に格納していることが明らかである。
　
（２−１−７）００３９段落の「制御信号ＰＤＵＭＰにより制御されるＮＭＯＳトランジスタ１８１がターンオンされて補助レジスタ１７０とメインレジスタ１５０との間でデータが伝達される。」という記載から、引用例１の「ＮＭＯＳトランジスタ１８１」は、「補助レジスタ１７０」に格納されたデータを「制御信号ＰＤＵＭＰ」に応じて「メインレジスタ１５０」に伝達していることが明らかである。
　
（２−１−８）００４１段落の「ＮＭＯＳトランジスタ１８４はプログラムされる情報が前記メインレジスタ１５０からビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達される時、前記メインレジスタ１５０を前記選択された一つのビットラインに／から連結／遮断する。」という記載、及び００６１段落の「時間区間６と７において、上述した段階６６０に該当する二つの動作が同時に遂行される。すなわち、ＢＬＳＬＴ信号を活性化してメインレジスタ１５０から選択されたビットラインＢＬｅにプログラムされるデータが伝達され、伝達されたデータはさらにメモリセルに伝達される。」という記載から、引用例１の「ＮＭＯＳトランジスタ１８４」は、「メインレジスタ１５０」に格納された「プログラムされる情報」を「ＢＬＳＬＴ信号」に応じて「ビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達」していることが明らかである。
　
（２−１−９）したがって、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「ＢＬＳＨＦｅ信号及びＢＬＳＨＦｏ信号に応答して、メモリセルアレイ１１０にそれぞれ連結されたビットラインＢＬｅ及びビットラインＢＬｏを選択的にノードＥに連結するためのＮＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４と、
　制御信号ＰＬＯＡＤに応じて、前記ノードＥに電源電圧を供給して前記ビットラインＢＬｅまたはビットラインＢＬｏをプリチャージさせるためのＰＭＯＳトランジスタ１４８と、
　前記ノードＥのロジック状態及びＭＯＳトランジスタ１５２のゲート制御信号であるＰＢＬＣＨＭに応じて、選択されたメモリセルのロジック状態に基づくデータを格納するノードＡとノードＢを備えたメインラッチ１５６を含むメインレジスタ１５０と、
　前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６と、
　プログラム時にＮＭＯＳトランジスタ１８２，１８３のゲートに供給される信号ＤＩ，ｎＤｉに応じて外部からの情報を格納するための補助レジスタ１７０と、
　前記補助レジスタ１７０に格納されたデータを制御信号ＰＤＵＭＰに応じて前記メインレジスタ１５０に伝達するためのＮＭＯＳトランジスタ１８１と、
　前記メインレジスタ１５０に格納されたプログラムされる情報をＢＬＳＬＴ信号に応じてビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達するためのＮＭＯＳトランジスタ１８４とを含むことを特徴とする不揮発性メモリ装置のページレジスタ及び感知増幅器ブロック。」
　
（２−２）引用例２：特開平７−３０７０９８号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−３０７０９８号公報（「以下「引用例２」という。）には、図５、７、８及び１８と共に、次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、電気的書替え可能な半導体記憶装置に係わり、例えばＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯＭを用いたメモリセルシステムに関する
　
ｂ．「【００５９】
【表１】（審決注：表１は省略）
この後、書込み・消去終了検知信号／φＤＶが“Ｌ”、
また書込みベリファイデータ検知信号ＡＰＣＯＮが“Ｈ”となって
　
ｃ．「【００６４】この後、書込み・消去終了検知信号／φＤＶが“Ｌ”、
また消去ベリファイデータ検知信号ＡＥＣＯＮが“Ｈ”となって
【００６５】この実施例での消去，書込み，読出し，書込み確認，消去確認時のビット線ＢＬｉ、線服ブロック内の選択ゲートＳＧ１，ＳＧ２、選択ブロック内の制御ゲートＣＧ１〜ＣＧ８等の電位を、下記の（表２）に示す。ここでは、ＣＧ２が選択された場合を示している。また、（表２）中では、Ｖｃｃ＝３Ｖの場合を例にとって示してある。」
　
ｄ．「【０１０７】
【表３】（審決注：表３は省略）
図１８にラッチ回路及びラッチデータ検知回路（図５，９，１５の（Ａ）の部分）の他の実施例を示す。
図１８中の（ｃ）（ｄ）（ｅ）では信号ＡＰＣＯＮやＡＥＣＯＮをインバータに入力し、このインバータの出力ノードをｐチャネルトランジスタのゲートに入力しているが、このインバータはビット線制御回路又はラッチデータ検知回路中にある必要はなく、ビット線制御回路やラッチデータ検知回路の外からこのインバータの出力信号がビット線制御回路内に入力されるようにしてもよい
　
（２−２−２）ここにおいて、００６４段落の「この後、書込み・消去終了検知信号／φＤＶが“Ｌ”、また消去ベリファイデータ検知信号ＡＥＣＯＮが“Ｈ”となって・・・」等の記載から、引用例２の図１８（ａ）〜（ｅ）に記載されている「ＡＥＣＯＮ」は、「消去ベリファイデータ検知信号」であることが明らかである。
　また、００５９段落の「この後、書込み・消去終了検知信号／φＤＶが“Ｌ”、また書込みベリファイデータ検知信号ＡＰＣＯＮが“Ｈ”となって・・・」等の記載から、図１８（ａ）〜（ｅ）に記載されている「ＡＰＣＯＮ」は、「書込みベリファイデータ検知信号」であることが明らかである。
　したがって、図１８（ａ）〜（ｅ）において、「ＡＥＣＯＮ」を（直接又はインバータを介して）ゲートに受けるトランジスタと直列に設けられたトランジスタは、ラッチ回路のノードの電位に応じて消去検証信号を出力するスイッチとして機能し、「ＡＰＣＯＮ」を（直接又はインバータを介して）ゲートに受けるトランジスタと直列に設けられたトランジスタは、ラッチ回路のノードの電位に応じて書き込み（プログラム）検証信号を出力するスイッチとして機能していることが明らかである。
　
（２−２−３）以上を勘案しつつ、引用例２の図１８（ａ）に記載された回路に注目すると、引用例２の図１８には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「ラッチ回路のノードの電位に応じて消去検証信号を出力する第１のスイッチと、前記ラッチ回路のノードの電位に応じてプログラム検証信号を出力する第２のスイッチとからなる、ＥＥＰＲＯＭに用いられる種々の構成のラッチデータ検知回路（図１８（ａ）〜（ｅ））であって、そのうちの一つのラッチデータ検知回路（図１８（ａ））は、前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなるものである、ラッチデータ検知回路。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「ＢＬＳＨＦｅ信号及びＢＬＳＨＦｏ信号」、「メモリセルアレイ１１０」、「ビットラインＢＬｅ」、「ビットラインＢＬｏ」、「ノードＥ」及び「ＮＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４」は、各々補正発明の「ビットライン選択信号」、「メモリセルアレイ」、「イブンビットライン」、「オッドビットライン」、「センシングノード」及び「ビットライン選択部」に相当する。
　したがって、補正発明と引用発明１とは、「ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部」を備えている点で一致する。
　
（３−２）引用発明１の「制御信号ＰＬＯＡＤ」は、プリチャージ信号であると解されるから、引用発明１の「制御信号ＰＬＯＡＤに応じて、前記ノードＥに電源電圧を供給して前記ビットラインＢＬｅまたはビットラインＢＬｏをプリチャージさせるためのＰＭＯＳトランジスタ１４８」は、補正発明の「プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチ」に相当する。
　
（３−３）引用発明１の「前記ノードＥのロジック状態」は、補正発明の「前記センシングノードの電位」に相当する。
　そして、引用発明１の「ＭＯＳトランジスタ１５２のゲート制御信号であるＰＢＬＣＨＭ」は、「メインラッチ１５６」のラッチ信号として機能していることが明らかであるから、引用発明１の「前記ノードＥのロジック状態及びＭＯＳトランジスタ１５２のゲート制御信号であるＰＢＬＣＨＭに応じて、選択されたメモリセルのロジック状態に基づくデータを格納するノードＡとノードＢを備えたメインラッチ１５６を含むメインレジスタ１５０」は、補正発明の「前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタ」に相当する。
　
（３−４）引用発明１の「前記メインレジスタ１５０内のノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」と補正発明の「前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチ」とは、「前記メインレジスタの端子の電位に応じて消去検証信号及びプログラム検証信号を出力するスイッチ」である点で一致する。
　
（３−５）引用発明１の「外部からの情報」がプログラムデータであることは明らかであり、また、引用発明１の「補助レジスタ１７０」がキャッシュレジスタとして機能していることも明らかであるから、引用発明１の「プログラム時にＮＭＯＳトランジスタ１８２，１８３のゲートに供給される信号ＤＩ，ｎＤｉに応じて外部からの情報を格納するための補助レジスタ１７０」は、補正発明の「プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタ」に相当する。
　
（３−６）引用発明１の「前記補助レジスタ１７０に格納されたデータを制御信号ＰＤＵＭＰに応じて前記メインレジスタ１５０に伝達するためのＮＭＯＳトランジスタ１８１」は、補正発明の「前記キャッシュレジスタに格納されたデータを伝達信号に応じて前記メインレジスタに伝達するための第４スイッチ」に相当する。
　
（３−７）引用発明１の「プログラムされる情報」及び「ＢＬＳＬＴ信号」は、各々補正発明の「プログラムデータ」及び「プログラム信号」に相当する。
　したがって、引用発明１の「前記メインレジスタ１５０に格納されたプログラムされる情報をＢＬＳＬＴ信号に応じてビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達するためのＮＭＯＳトランジスタ１８４」は、補正発明の「前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチ」に相当する。
　そして、引用発明１の「ページレジスタ及び感知増幅器ブロック」は、補正発明の「ページバッファ」に相当する。
　
（３−８）以上を総合すると、補正発明と引用発明１とは、
　
　「ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、
　プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、
　前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、
　前記メインレジスタの端子の電位に応じて消去検証信号及びプログラム検証信号を出力するスイッチと、
　プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、
　前記キャッシュレジスタに格納されたデータを伝達信号に応じて前記メインレジスタに伝達するための第４スイッチと、
　前記メインレジスタに格納されたプログラムデータをプログラム信号に応じて選択されたビットラインに伝送するための第５スイッチとを含むことを特徴とするページバッファ。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「前記メインレジスタの端子の電位に応じて消去検証信号及びプログラム検証信号を出力するスイッチ」が、補正発明は、「前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチ」であるのに対して、引用発明１は、「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」である点。
　
（相違点２）
　補正発明は、「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」のに対して、引用発明１はそのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　上記（２）（２−２）において検討したとおり、引用例２には、「ラッチ回路のノードの電位に応じて消去検証信号を出力する第１のスイッチと、前記ラッチ回路のノードの電位に応じてプログラム検証信号を出力する第２のスイッチとからなる、ＥＥＰＲＯＭに用いられる種々の構成のラッチデータ検知回路（図１８（ａ）〜（ｅ））であって、そのうちの一つのラッチデータ検知回路（図１８（ａ））は、前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなるものである、ラッチデータ検知回路。」（引用発明２）が記載されているものと認められる。
　そして、引用発明１と引用発明２とは、ラッチ回路を備えた不揮発性メモリに関するものである点で技術分野が一致し、また、引用発明２に係る「ラッチデータ検知回路」が不揮発性メモリ装置におけるラッチ回路一般に適用可能であることは当業者にとって自明である。
　したがって、引用発明１及び２に接した当業者であれば、引用発明１における「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」に代えて、引用発明２である種々の構成のラッチデータ検知回路（図１８（ａ）〜（ｅ））を採用することができることは、直ちに察知し得たことであり、一例として、「前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなる」「ラッチデータ検知回路（図１８（ａ））」、すなわち、補正発明の「前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチと」からなる回路を採用することができることもまた、当業者であれば直ちに察知し得たことである。
　また、補正発明において、「前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチ」からなる回路を採用することにより、引用発明１及び２に対して、当業者の予測を超えた格別の効果も認められない。
　よって、引用発明１において、「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」に代えて、「前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなる」「ラッチデータ検知回路（図１８（ａ））」を採用すること、すなわち、補正発明のように、「前記メインレジスタの第１端子の電位に応じて消去検証信号を出力する第２スイッチと、　前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力する第３スイッチ」からなる回路を採用することは、当業者が容易になし得たことであるから、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）上記（４−１）において検討したとおり、引用発明１における「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」に代えて、「前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなる」「ラッチデータ検知回路（図１８（ａ））」を採用することは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、「ＡＥＣＯＮ」をゲートに受けるトランジスタと直列に設けられたトランジスタ（補正発明の「第２スイッチ」に相当）の出力端は、「ＡＥＣＯＮ」をゲートに受けるトランジスタに接続され、「ＡＰＣＯＮ」をゲートに受けるトランジスタと直列に設けられたトランジスタ（補正発明の「第３スイッチ」に相当）の出力端は、「ＡＰＣＯＮ」をゲートに受けるトランジスタに接続されることとなり、両出力端が分離されることは明らかであるから、補正発明のように、「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」構成となるものと認められる。
　したがって、引用発明１における「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」に代えて、「前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなる」「ラッチデータ検知回路（図１８（ａ））」を採用することが当業者が容易になし得たことであることと同様に、「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」構成とすることは当業者が容易になし得たことである。
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２−２）相違点２については以上のとおりであるが、補正発明の「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」が、「第２スイッチの出力端」と「第３スイッチの出力端」とが別々のラインに接続される（これらの出力端が、直接又は他の要素を介して同一のラインに接続されるものではない）という意味であると解釈した場合についても予備的に検討する。
　一般に、不揮発性メモリにおいて、消去検証信号とプログラム検証信号とを同一のラインに出力する構成とするか、別々のラインに出力する構成とするかは、配線数や回路設計の容易さ等を考慮して当業者が適宜選択し得る設計的事項であり、消去検証信号とプログラム検証信号とを別々のラインに出力する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例に記載されているように、当業者における周知技術である。
　
＜周知例：特開平６−７６５８６号公報＞
　上記周知例には、図５１及び５２と共に次の記載がある（ここにおいて、丸付き数字を「○」とそれに続く数字で代用している。）。
　「【０００１】
【産業上の利用分野】本発明は、
フラッシュＥＥＰＲＯＭを用いた不揮発性半導体記憶装置
　「【０１２７】
図５１にセンスアンプ兼ラッチ回路２と、メモリセルアレイ１及びベリファイ終了検出回路８との、接続関係を示す。図５１の回路では、センスアンプ兼ラッチ回路ＦＦの第１の出力により制御される検知手段（検知用トランジスタＱｎ１２）が設けられている。検知用トランジスタＱｎ１２としてはＥタイプｎチャネルＭＯＳトランジスタが用いられている。このトランジスタＱｎ１２は、各ビット線ＢＬｉに接続された各センスアンプ兼ラッチ回路ＦＦにそれぞれ設けられている。
【０１２８】
次に、図５２のフローチャートを用いて先ず消去動作を説明する。消去のコマンドが入力されると、消去ベリファイサイクルにはいる。もし消去状態にあることが検出されると、その時点で消去終了となる（ステップ１０１のＹＥＳ）。ステップ１０１でメモリセルが消去されていないことが検知されると、消去動作にはいり（ステップ１０２）、その後ベリファイ動作を行う（ステップ１０３）。ベリファイＮＧであれば、所定の回数消去及びベリファイを繰り返す（ステップ１０４）
【０１２９】
次に、消去の確認動作について説明する
○１　消去動作では、メモリセルが形成されるｐ型領域（ｐ型基板又はｐウェル）に高電圧（例えば２０ｖ）を与え、制御ゲートにＶＳＳを与える。これによって、メモリセルのしきい値は負の方向にシフトする。
○２　次にメモリセルのデータを読み出す。ΦＦの“Ｈ”の状態で、まずΦｓｐを“Ｈ”、Φｓｎを“Ｌ”、Φｒｐを“Ｈ”、Φｒｎを“Ｌ”として、Ｃ２ＭＯＳインバータを非活性とする。この後、／ΦＰを“Ｌ”としてビット線をＶＣＣにプリチャージする。次に、選択された制御ゲートをＶＳＳに、非選択の制御ゲートをＶＣＣに、選択された選択ゲートをＶＣＣに、一定時間保持する。このとき、選択されたメモリセルが消去されて負のしきい値を持っていれば、セル電流が流れ、ビット線はＶＳＳになるまで放電される。
○３　次に、Φｓｐを“Ｌ”、Φｓｎを“Ｈ”とし、ビット線電位を検知する。そして、Φｒｐを“Ｌ”、Φｒｎを“Ｈ”とすることによってデータをラッチする。
○４　
その後検知用トランジスタを用いて、ベリファイが完了したか確認する。
もし全てのメモリセルが負のしきい値を持つならば、センスラインＶＤＴＣＥは“Ｈ”になる。この場合は次のページの確認をする。１つでも正のしきい値のセルが残っていれば、ＶＤＴＣＥは“Ｌ”状態になる。
　「【０１３４】
図５１において、書き込みベリファイ動作は、従来のものとほぼ同様であるので、詳しい説明は省略する。
　
　ここにおいて、０１２７段落の「図５１にセンスアンプ兼ラッチ回路２と、メモリセルアレイ１及びベリファイ終了検出回路８との、接続関係を示す。図５１の回路では、センスアンプ兼ラッチ回路ＦＦの第１の出力により制御される検知手段（検知用トランジスタＱｎ１２）が設けられている。」という記載、０１２９段落の「次に、消去の確認動作について説明する。・・・その後検知用トランジスタを用いて、ベリファイが完了したか確認する。」という記載、及び図５１の記載から、上記周知例の「検知用トランジスタＱｎ１２」は、「センスアンプ兼ラッチ回路ＦＦの第１の出力により制御され」て、「センスラインＶＤＴＣＥ」に「消去の確認動作」信号を出力するスイッチとして機能していることは明らかである。
　また、０１３４段落には、「図５１において、書き込みベリファイ動作は、従来のものとほぼ同様であるので、詳しい説明は省略する。」と記載され、上記周知例には、「センスアンプ兼ラッチ回路ＦＦ」の他の出力をゲートに受ける「トランジスタＱｎ１１」についての具体的説明は記載されていないが、図５１におけるＱｎ１１及びＶＤＴＣＰとＱｎ１２及びＶＤＴＣＥとの接続関係からも明らかなように、また、上記引用例２の図１８（ａ）における「ＡＰＣＯＮ」が入力される側の二つのトランジスタからも類推されるように、当該「トランジスタＱｎ１１」は、「センスアンプ兼ラッチ回路ＦＦ」の「第１の出力」と反対側の出力により制御されて、センスラインＶＤＴＣＰに「書き込み確認動作」信号を出力するスイッチとして機能していることが当業者にとって明らかである。
　したがって、上記周知例には、センスアンプ兼ラッチ回路ＦＦの第１の出力に応じて、センスラインＶＤＴＣＥに消去検証信号を出力するスイッチとして機能するＱｎ１２と、前記センスアンプ兼ラッチ回路ＦＦの前記第１の出力と反対側の出力に応じて、（前記センスラインＶＤＴＣＥとは異なる）センスラインＶＤＴＣＰにプログラム検証信号を出力するスイッチとして機能するＱＮ１１とを備えた不揮発性半導体記憶装置が記載されているものと認められる。
　
（４−２−３）したがって、引用発明１において、「前記メインレジスタ１５０内の前記ノードＢの電位に応じてプログラム検証信号及び消去検証信号を出力するトランジスタ１８６」に代えて、「前記ラッチ回路の第１のノードの電位に応じて前記消去検証信号を出力する前記第１のスイッチと、前記ラッチ回路の第２のノードの電位に応じて前記プログラム検証信号を出力する前記第２のスイッチとからなる」「ラッチデータ検知回路（図１８（ａ））」を採用するに当たり、上記周知技術を勘案して、消去検証信号とプログラム検証信号とを別々のラインに出力する構成とすること、すなわち、補正発明のように、「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」構成とすることは、当業者が適宜なし得たことである。
　よって、補正発明の「前記消去検証信号を出力する前記第２スイッチの出力端と前記プログラム検証信号を出力する前記第３スイッチの出力端が分離される」が、「第２スイッチの出力端」と「第３スイッチの出力端」とが別々のラインに接続される（他の要素を介して同一のラインに接続されるものではない）という意味であると解釈した場合であっても、相違点２は、周知技術に基づいて当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　以上、検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおり、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年３月４日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成２２年９月２１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１５１２９１号公報（引用例１）及び特開平７−３０７０９８号公報（引用例２）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。