【事件の表示】
　特願２００６−５４５７３６「標的の画像化に用いるシングルチップかつノイズ耐性の１次元ＣＭＯＳセンサ」拒絶査定不服審判事件〔平成１７年　７月２１日国際公開、ＷＯ２００５／０６５１２８、平成１９年　８月　９日国内公表、特表２００７−５２２５３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
２００３年（平成１５年）１２月１９日（以下、「優先日」と記す。）のアメリカ合衆国（ＵＳ）での出願を基礎とするパリ条約による優先権主張を伴って、
２００４年（平成１６年）１２月７日に国際出願された出願であって、
平成１９年１１月２７日付けで審査請求がなされ、
平成２２年３月１９日付けで拒絶理由通知（同年同月２５日発送）がなされ、
同年６月２５日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
同年８月１２日付けで拒絶査定（同年同月１６日発送）がなされ、
同年１２月１５日付けで審判請求がされると共に、手続補正書が提出されたものである。
　なお、平成２３年１月１９日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
同年６月２日付けで当該報告に対する意見を求める旨の審尋（同年６月３日発送)がなされたが、これに対する回答はなかった。
　
　
　
第２．平成２２年１２月１５日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２２年１２月１５日付けの手続補正を却下する。
　
　
［理由］
１．本件補正の内容
　平成２２年１２月１５日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、下記の本件補正前の特許請求の範囲から、下記本件補正後の特許請求の範囲に補正しようとするものである。
　
＜本件補正前の特許請求の範囲＞
「　【請求項１】
　１次元のコード化されたシンボルを画像化するシステムであって、
　ａ）単一の固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップと、
　ｂ）該ＣＭＯＳチップに組み込まれたアナログのフロントエンドであって、該アナログのフロントエンドは、
　複数のピクセルの線形配列であって、各ピクセルが入射光を電気的なアナログ信号に変換するフォトダイオードを有する、線形配列と、
　各フォトダイオードに対するアナログ−デジタル変換器（ＡＤＣ）であって、該アナログ信号を電気的なデジタル信号に変換するように動作可能なアナログ−デジタル変換器と
　を含み、該アナログのフロントエンドは、各ピクセルに対するノイズ抑制回路を含み、該ノイズ抑制回路は、露光時間の間に、それぞれのフォトダイオードにパルスを与えることにより、該入射光を該アナログ信号に変換する手段と、該露光時間が開始した後に該アナログ信号をサンプリングすることにより、参照信号を生成する手段と、該露光時間が終了する前に該アナログ信号を再度サンプリングすることにより、データ信号を生成する手段とを含む、アナログのフロントエンドと、
　ｃ）該ＣＭＯＳチップに組み込まれたデジタルのバックエンドであって、該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理するデジタルのバックエンドと
　を備えている、システム。
　　【請求項２】
　システムの動作中にクロック周期を生成するクロックをさらに備え、
　前記サンプリング手段は、前記露光時間が開始した１クロック周期後に、前記参照信号を生成し、該露光時間が終了する１クロック周期前に、前記データ信号を生成する、請求項１に記載のシステム。
　　【請求項３】
　前記サンプリング手段は、フィードバックキャパシタと並列接続されたリセットスイッチを含み、
　該フィードバックキャパシタは、前記フォトダイオードに連結されており、
　該リセットスイッチは、前記フォトダイオードからのアナログ信号が該フィードバックキャパシタをチャージする開状態と、該リセットスイッチが該フィードバックキャパシタをショートする閉状態との間で切り替え可能である、請求項１に記載のシステム。
　　【請求項４】
　前記サンプリング手段は、前記フィードバックキャパシタに直列接続されたホールドスイッチとホールドキャパシタとを含み、
　該ホールドスイッチは、前記チャージされたフィードバックキャパシタが該ホールドキャパシタをチャージする閉状態と、該チャージされたフィードバックキャパシタが該ホールドキャパシタからブロックされる開状態との間で切り替え可能である、請求項３に記載のシステム。
　　【請求項５】
　前記ＡＤＣは、前記参照信号と前記データ信号とをそれぞれ複数のビット信号に変換するように動作可能であり、
　前記ＣＭＯＳチップに組み込まれた引き算器は、該データ信号から該参照信号を引き算し、前記デジタル化された出力信号を取得する、請求項４に記載のシステム。
　　【請求項６】
　前記アナログのフロントエンドは、前記ＡＤＣに到達する前に前記アナログ信号を増幅する高ゲインの増幅器を含む、請求項１に記載のシステム。
　　【請求項７】
　前記ＡＤＣは、
　前記参照信号と前記データ信号とを受信する一つの入力と、
　ランプ信号を受信する別の入力と、
　カウンタが連結されたレジスタに連結された出力と
　を含む、請求項１に記載のシステム。」
　
　
＜補正後の特許請求の範囲＞
「　【請求項１】
　１次元のコード化されたシンボルを画像化するシステムであって、
　ａ）単一の固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップと、
　ｂ）該ＣＭＯＳチップに組み込まれたアナログのフロントエンドであって、該アナログのフロントエンドは、
　複数のピクセルの線形配列であって、各ピクセルが入射光を電気的なアナログ信号に変換するフォトダイオードを有する、線形配列と、
　各フォトダイオードに対するアナログ−デジタル変換器（ＡＤＣ）であって、該アナログ信号を電気的なデジタル信号に変換するように動作可能なアナログ−デジタル変換器と
　を含み、該アナログのフロントエンドは、各ピクセルに対するノイズ抑制回路を含み、該ノイズ抑制回路は、露光時間の間に、それぞれのフォトダイオードにパルスを与えることにより、該入射光を該アナログ信号に変換する手段と、該露光時間が開始した
本質的に直
　ｃ）該ＣＭＯＳチップに組み込まれたデジタルのバックエンドであって、該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理するデジタルのバックエンドと
　を備えている、システム。
　　【請求項２】
　システムの動作中にクロック周期を生成するクロックをさらに備え、
　前記サンプリング手段は、前記露光時間が開始した１クロック周期後に、前記参照信号を生成し、該露光時間が終了する１クロック周期前に、前記データ信号を生成する、請求項１に記載のシステム。
　　【請求項３】
　前記サンプリング手段は、フィードバックキャパシタと並列接続されたリセットスイッチを含み、
　該フィードバックキャパシタは、前記フォトダイオードに連結されており、
　該リセットスイッチは、前記フォトダイオードからのアナログ信号が該フィードバックキャパシタをチャージする開状態と、該リセットスイッチが該フィードバックキャパシタをショートする閉状態との間で切り替え可能である、請求項１に記載のシステム。
　　【請求項４】
　前記サンプリング手段は、前記フィードバックキャパシタに直列接続されたホールドスイッチとホールドキャパシタとを含み、
　該ホールドスイッチは、前記チャージされたフィードバックキャパシタが該ホールドキャパシタをチャージする閉状態と、該チャージされたフィードバックキャパシタが該ホールドキャパシタからブロックされる開状態との間で切り替え可能である、請求項３に記載のシステム。
　　【請求項５】
　前記ＡＤＣは、前記参照信号と前記データ信号とをそれぞれ複数のビット信号に変換するように動作可能であり、
　前記ＣＭＯＳチップに組み込まれた引き算器は、該データ信号から該参照信号を引き算し、前記デジタル化された出力信号を取得する、請求項４に記載のシステム。
　　【請求項６】
　前記アナログのフロントエンドは、前記ＡＤＣに到達する前に前記アナログ信号を増幅する高ゲインの増幅器を含む、請求項１に記載のシステム。
　　【請求項７】
　前記ＡＤＣは、
　前記参照信号と前記データ信号とを受信する一つの入力と、
　ランプ信号を受信する別の入力と、
　カウンタが連結されたレジスタに連結された出力と
　を含む、請求項１に記載のシステム。」
　
　
２．本件補正の目的・独立特許要件について
　本件補正は、本件補正前の請求項１に記載されていた発明を特定するために必要な事項（以下「発明特定事項」と記す。）である「該露光時間が開始した後」との記載中の「後」を「本質的に直後」と下位概念化する補正である。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　したがって、本件補正の目的は、請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの（以下、「限定的減縮」と記す。）に該当し、特許法第１７条の２第４項第２号に掲げられる事項を目的とするものである。
　そこで、本件補正後の請求項１に記載されている事項により特定される発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。
　
　
２−１．本件補正発明
　本件補正発明は、上記１．において本件補正後の特許請求の範囲に【請求項１】として記載したとおりのものである。
　
　
２−２．先行技術
　
（１）引用文献
　本願の出願前かつ優先日前に、日本国内又は外国において頒布又は電気通信回線を通じて公衆に利用可能となされ、原審の拒絶の査定の理由である上記平成２２年３月１９日付けの拒絶理由通知の理由２において引用された、下記引用文献には、それぞれ、下記引用文献記載事項が記載されている。（下線は当審付与。）
　
＜引用文献１＞
特開２０００−２３５６１５号公報（平成１２年８月２９日出願公開）
　
　＜引用文献記載事項１−１＞
「【特許請求の範囲】
【請求項１】　
光コードから得られたデータを捕捉して自動処理する装置において、ＣＭＯＳ光センサと、前記ＣＭＯＳ光センサに接続されているアナログ処理装置と、前記アナログ処理装置に接続されているアナログ／デジタル変換装置と、前記アナログ／デジタル変換装置に接続されているデータ処理装置とを具備していることを特徴とする装置
　
　＜引用文献記載事項１−２＞
「【請求項２】　
前記ＣＭＯＳセンサは線形タイプである
　
　＜引用文献記載事項１−３＞
「【請求項１２】　
データおよび命令の送信および受信のための転送インターフェイス装置を具備している
　
　＜引用文献記載事項１−４＞
「【請求項１９】　
前記ＣＭＯＳ光センサと、前記アナログ処理ユニットの中から選択された少なくとも１つの素子と、前記アナログ／デジタル変換装置と、前記論理制御装置と、前記データ処理装置と、前記ユーザインターフェイス手段と、前記転送インターフェイス装置と、前記直接メモリアクセス制御装置と、前記揮発性メモリ素子とは単一のチップに集積されている
　
　＜引用文献記載事項１−５＞
「【０００２】
【従来の技術】以後、用語“光コード”は、コード化されたデータを記憶する機能を有するグラフィック表示を示している。
光コードの特定の例は線形
コードを含んでおり
　
　＜引用文献記載事項１−６＞
「【０００６】最近、（画素中に増幅セクションを有する）アクティブ画素ＣＭＯＳセンサが開発され、これはＣＣＤセンサと匹敵する性能レベルを有するが、さらに優れた機能的能力を有する。イメージ捕捉装置は２つの部分、即ち受信された光に相関された出力電気信号を供給する（線形またはマトリックスタイプの）光センサと、電気信号を処理する装置とに分割されることができる。従来使用されているＣＣＤ技術では、処理装置が光センサからデータを集めなければならないときにはいつでも予め定められたシーケンスで光センサを形成する全ての画素をアクセスしなければならない。一方、ＣＭＯＳ技術は処理装置が、特定の順序に従う必要なく、また存在する全ての画素にアクセスする必要なく、任意の画素に直接アクセスすることを可能にする。さらに、
ＣＭＯＳセンサはＣＭＯＳ技術自体を使用して生成される論理回路と十分に両立可能である。
　
　＜引用文献記載事項１−７＞
「【００１６】ライン８でＣＭＯＳセンサ５からの出力信号を受信する
アナログ処理装置６はＣＭＯＳセンサ５から出力信号を適合し、次の信号のデジタル変換を可能にする機能を有し、特に、自動利得制御によってＡ／Ｄ変換器７に必要とされる電圧値に匹敵する信号を生成し、ＣＭＯＳセンサ５内で発生したまたは外部からピックアップされた（熱および電磁的に）雑音を消去し、ぼやけたまたは過剰なイメージ限定を補償するために信号を修正する目的を行う
　
　＜引用文献記載事項１−８＞
「【００２０】装置１では、ＣＭＯＳセンサ５と、イメージ検出器２の少なくとも１つの素子および／または処理装置３は１つのチップに集積されている。
図１で示されている例では、例えばイメージ検出器２と処理装置３とを含む装置１全体は１つのチップ20に集積される
【００２１】装置１はしたがって、構成要素が隣接し、外部接続がないために非常にコンパクトであり、製造価格が廉価で、高いイメージ処理速度を有する。」
　
　＜引用文献記載事項１−９＞
「【００２２】
図２は図１で示されているブロックに加えて、
２つのユーザインターフェイス、
出力インターフェイス22とを含んだ装置１を示している。
出力インターフェイス22はテキストおよび／またはイメージを表示するため出力装置82
に接続されている。
　
　＜引用文献記載事項１−１０＞
「【００２３】図２の装置１には他の装置との間の遠隔送信および受信または中央装置（図示せず）との間の送信および受信をするための
データ転送および制御インターフェイス35もまた設けられており、典型的にこのインターフェイス35はマイクロプロセッサ15により捕捉されたイメージから抽出されたデータの発送を許容する。
　
　
＜引用文献２＞
特開２００３−１３２３０１号公報（平成１５年５月９日出願公開）
　
　＜引用文献記載事項２−１＞
「【００１７】図3は本実施形態におけるCMOS型のイメージセンサーのブロック図で、センサはｍ行×ｎ列の画素S11〜Smnから成るが、ｍ行×ｎ列に限定されるものではない。
【００１８】図4は画素の詳細図で、この図で光信号電荷を発生する
フォトダイオードPD
フォトダイオードPD
　
　＜引用文献記載事項２−２＞
「【００１９】次に、本実施形態の固体撮像装置の駆動方法を図3、図4と、図5のタイミング図で説明する。
【００２０】図３の転送MOSトランジスタTXのゲートを一行目からｍ行目までの全ての画素について同時に選択する信号TXaが、各行ごとに全ての画素を選択する信号の転送パルスTX1〜TXnとのOR回路を通して各転送MOSトランジスタTXに接続されている。また、全ての画素の増幅MOSトランジスタM3のゲートを同時にリセットするために、一行目からｍ行目までの全ての画素のリセットMOSトランジスタM1のゲートを同時に選択する信号RESaが、各行ごとに全ての画素をリセットするパルスRES1〜RESnとのOR回路を通して各リセットMOSトランジスタM1に接続されている。
【００２１】このイメージセンサにおいて、まずリセットMOSトランジスタM1のゲートへのパルスφRESa、転送MOSトランジスタTXのゲートパルスφTXaおよび、垂直信号線リセットMOSトランジスタM8のゲートへのパルスφVRESがハイレベルとなる。これによって、増幅MOSトランジスタM3のゲートとフォトダイオードPDが電圧VRに、垂直信号線V1〜Vnが電圧VVRにリセットされる（図5のt2まで）。
【００２２】次に、φTXaがローレベルになりフォトダイオードPDには光に応じた電荷の発生が可能になる（ｔ2）。LEDを点灯するモードではt2に先行して、制御信号φLEDがハイレベルになりLEDを点灯する(t1)。続いて、リセットMOSトランジスタM1のゲートへのパルスφRESa、垂直信号線リセットMOSトランジスタM8のゲートパルスφVRES、がローレベルとなり、M1のゲートと垂直信号線のリセットが解除される（t3）。時刻ｔ3から所定の時間後、φTXaを再度ハイレベルにしてフォトダイオードPDの電荷を増幅MOSトランジスタM3のゲートに転送する（ｔ4）。
【００２３】転送に十分な時間を経て、φTXaを再度ローレベルにしてフォトダイオードPDの電荷転送を終了する（ｔ5）。このとき、t2からt5の間が光電変換時間となる。LEDを点灯するモードでは、転送終了後にLEDを消灯する（t6）。次に、選択MOSトランジスタM2のゲートパルスφSEL1および、光信号転送MOSトランジスタM5のゲートパルスφTSがハイレベルとなる（t7）。これによって光信号電圧が光信号保持容量CTSに読み出される（t7〜t8）。容量CTSに読み出した後、リセットMOSトランジスタM1のゲートへのパルスφRES1、垂直信号線リセットMOSトランジスタM8のゲートパルスφVRESがハイレベルとなり、M1のゲートと垂直信号線がリセットされる（t9）。続いてφRES1とφVRESがローレベルとなり（t10）、M1のゲートと垂直信号線のリセットが解除された後、選択MOSトランジスタM2のゲートパルスφSEL1および、ノイズ信号転送MOSトランジスタM4のゲートパルスφTNがハイレベルとなる（t11）。これによってノイズ電圧が光信号保持容量CTNに読み出される（t11〜t12）。この後、水平走査回路ブロックHSRからの信号H1〜Hnによって、各列の水平転送スイッチM6、M7のゲートが順次ハイレベルとなり（t14〜t15）、ノイズ保持容量CTNと光信号保持容量CTSに保持されていた電圧が順次差動回路ブロックに読み出される。差動回路ブロックでは、光信号とノイズ信号との差がとられ、出力端子VOUTに順次出力される。」
　
　
＜引用文献３＞
国際公開第２００３／０６９８９７号（２００３年８月２１日国際公開）
　
　＜引用文献記載事項３−１＞
「背景技術
Ｘ−Ｙアドレス型固体撮像装置、例えばＭＯＳ型固体撮像装置として、単位画素が３トランジスタからなり、この単位画素が行列状に多数配列されてなる構成のものが知られている。この場合の単位画素の構成を図１に示す。同図から明らかなように、単位画素１００は、
フォトダイオード
　
　＜引用文献記載事項３−２＞
「サンプルホールドスイッチ３２の他端（他方の主電極）には、サンプルホールド（ＳＨ）／ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）回路３４の入力端が接続されている。サンプルホールド／ＣＤＳ回路３４は、垂直信号線２２の電位Ｖｓｉｇをサンプルホールドし、相関二重サンプリング（ＣＤＳ）を行う回路である。ここで、相関二重サンプリングとは、時系列で入力される２つの電圧信号をサンプリングしてその差分を出力する処理を言う。
　サンプルホールド／ＣＤＳ回路３４の出力端と水平信号線（ＨＳＬ）３５との間には、Ｎ型ＭＯＳトランジスタからなる水平選択スイッチ３６が接続されている。この水平選択スイッチ３６の制御端（ゲート）には、水平駆動回路を構成するＨシフトレジスタ（ＨＳＲ）３７から水平走査時に順次出力される水平走査パルスＨ（Ｈ１．Ｈ２，…）が与えられ
る。
　水平走査パルスＨが与えられ、水平選択スイッチ３６がオンすることで、サンプルホールド／ＣＤＳ回路３４で相関二重サンプリングされた信号が水平選択スイッチ３６を通して水平信号線３５に読み出される。この読み出された信号Ｈｓｉｇは、水平信号線３５の一端に接続された出力アンプ（ＡＭＰ）３８を通して出力端子３９から出力信号Ｖｏｕｔとして導出される。
　次に、上記構成の第１実施形態に係るＭＯＳ型固体撮像装置の動作について、図５Ａ〜図５Ｇのタイミングチャートを用いて説明する。ここでは、図２の左下の画素に着目して説明するものとする。
　先ず、非選択時は、フローティングノードＮ１１の電位は、後述する理由により０．５Ｖとなっている。このとき、Ｖシフトレジスタ２６から出力されるリセット電圧Ｂ１′は０Ｖになっている。これにより、バッファ最終段２９の具体例を示す図４の回路動作から明らかなように、ドレイン線２３の電位（リセット電圧）Ｂ１は電源電圧Ｖｄｄ、例えば３．０Ｖになっている。
　ここで、図５Ａに示すように、ロード線２８に与えるロード（Ｌｏａｄ）信号の信号レベルを例えば１．０Ｖとし、次にＶシフトレジスタ２６からＬレベルのリセットパルスＲ１′を出力する。このリセットパルスＲ１′がバッファ最終段２８で極性反転され、
図５Ｄに示すようなＨレベルのリセットパルスＲ１となってリセットトランジスタ１４のゲートに印加される。すると、リセットトランジスタ１４が導通するため、フローティングノードＮ１１はリセットトランジスタ１４を通してドレイン線２３とつながり、図５Ｆに示すように、その電位がリセットトランジスタ１４のチャネル電圧で決まるＨレベル、例えば２．５Ｖにリセットされる。
　垂直信号線２２の電位Ｖｓｉｇ１は、垂直信号線２２につながるたくさんの画素の増幅トランジスタのうち、最もゲート電圧の高いものによって決まる。その結果、フローティングノードＮ１１の電位によって垂直信号線２２の電位Ｖｓｉｇ１が決まる。つまり、この画素１０が選択状態になる。
　具体的には、増幅トランジスタ１３が負荷トランジスタ３０とソースフォロア回路を形成し、図５Ｇに示すように、その出力電圧が画素電位Ｖｓｉｇ１として垂直信号線２２上に現れる。
このときの電位Ｖｓｉｇ１がリセットレベルの電圧となる。このリセットレベルの電圧は、サンプルホールドスイッチ３２を通してサンプルホールド／ＣＤＳ回路３４に入力される。
　
このときの電位Ｖｓｉｇ１が本来の信号レベルの電圧となる。この信号レベルの電圧は、サンプルホールドスイッチ３２を通してサンプルホールド／ＣＤＳ回路３４に入力される。
して、図５Ｇに示すように、サンプルホールド／ＣＤＳ回路３４では、先のリセットレベルの電圧と今回の信号レベルの電圧との差分をとり、この差分電圧を保持する処理が行われる。
　その状態において、Ｖシフトレジスタ２６からＬレベルのリセット信号Ｒ１′が出力され、これに基づいて
バッファ最終段２８からＨレベルのリセット信号Ｒ１が出力されると、リセットトランジスタ１４が導通するため、フローティングノードＮ１１はリセットトランジスタ１４を通してドレイン線２３とつながり、その電位がドレイン線２３の電位、即ち０．５Ｖになり、画素１０が非選択状態に復帰する。
　
　
＜引用文献４＞
特開平１０−０６５９７１号公報（平成１０年３月６日出願公開）
　
　＜引用文献記載事項４−１＞
「【請求項１】　ＣＭＯＳ受動画素センサシステムであって、
アクセストランジスタに接続された光検出器を含む画素と、
ＣＴＩＡ入力およびＣＴＩＡ出力を有する容量トランスインピーダンス増幅器（ＣＴＩＡ）と、
前記ＣＴＩＡ入力に前記画素を接続する電気的バスと、
前記ＣＴＩＡ入力から前記ＣＴＩＡ出力に向かって並列に接続されたリセットスイッチおよび選択可能フィードバック容量と、
前記ＣＴＩＡ出力に接続された選択可能負荷容量と、
前記負荷容量に接続された第１の相関ダブルサンプル回路と、
前記第１の相関ダブルサンプル回路に接続されたサンプル・ホールドバッファ回路と、
前記バッファ回路を出力バスに接続するオフセット消去回路とを含む、システム。
【請求項２】　前記画素が、前記光検出器に接続されて飽和を防止するための溢れトランジスタをさらに含む、請求項１に記載のシステム。
【請求項３】　前記光検出器が、前記アクセストランジスタの軽くドープされたソース領域から形成される
フォトダイオード
　
　＜引用文献記載事項４−２＞
「【００２８】システム１０の好ましい実施例では、２つの相関ダブルサンプル回路を使用して回路の感度を改善する。第１の相関ダブルサンプル回路４２は、ＣＴＩＡ２２の出力とクランプスイッチ４６との間に接続された直列キャパシタ４４を含む。受動画素（画素１２等）を読出かつリセットした
直後に
　
　
＜引用文献５＞
特開２００２−２３２７８７（平成１４年８月１６日出願公開）
　
　＜引用文献記載事項５−１＞
「【０００７】一方、ＣＤＳをするために、図４に示すようなランプ信号が必要となる。これにより、ランプ信号を生成するランプ信号発生器１０は、まず画素の初期状態を感知するためのリセットレベルを読み出すためのランプ信号を、その後にデータレベルを読み出すためのランプ信号を出力することになる。この場合、ランプ信号発生器１０の出力は、図４に示すように、線形に直線をなす。結果的に、上述したようなＣＤＳ及びアナログ／デジタル変換を経てＣＭＯＳイメージセンサチップから出力されるデジタルデータにガンマ補正をすることになれば、ガンマ補正の特性上、８ビット（ＣＭＯＳイメージセンサの出力）画質を６ビット（イメージプロセシングを経た後の有効なビット数）解像度の画質に損傷させるという問題がある。」
　
　＜引用文献記載事項５−２＞
「【００１４】まず、ＣＤＳ遂行のためのリセットレベルを感知する時は、３個のスイッチＳ１、Ｓ３、Ｓ４が各々オンにされて比較器１００の出力（Ｖｏｕｔ）が中間電圧レベルにあり、ランプ信号に連結する残りのスイッチＳ２は、オフされていることになる。この場合、２個のキャパシタＣ２、Ｃ３には、各々のデバイスオフセット（Ｄｅｖｉｃｅ　ｏｆｆｓｅｔ）が格納されることになる。次に、スイッチＳ２が短絡されランプ信号発生器１２０の初期状態電圧と画素初期出力電圧レベルの差がキャパシタＣ１に格納される。スイッチＳ２、Ｓ３及びＳ４がまたオフされながら画素は実際イメージ電圧レベルを出力する。次に、スイッチＳ１がオフされスイッチＳ２はオンされる。この場合、キャパシタＣ１とＣ２の共通ノードの電圧は、ＣＤＳ遂行結果によって遷移される。結果的に、ランプ信号発生器１２０から発生するランプ信号がランピングを始めた後、初期電圧レベルとキャパシタＣ１とＣ２の共通ノードの電圧が反転される時、出力信号Ｖｏｕｔが遷移される。」
　
　
（２）参考文献
　本願の出願前かつ優先日前に、日本国内又は外国において頒布又は電気通信回線を通じて公衆に利用可能となされた下記参考文献には、それぞれ、下記参考文献記載事項が記載されている。
　
＜参考文献１＞
特開平１−９１４５３号公報（平成１年４月１１日出願公開）
　
　＜参考文献記載事項１−１＞
「２．特許請求の範囲
（１）受光領域と周辺回路領域とを同一半導体基板内に有し、ＣＭＯＳ構造の素子が形成される固体撮像装置において、
　受光領域を形成する第１の不純物拡散領域層と、該第１の不純物拡散領域層と異なる種類の第２の不純物拡散領域層を周辺回路の形成のためにそれぞれ別個に形成すると共に、該第２の不純物拡散領域層内に上記第１の不純物拡散領域層と同種類の第３の不純物拡散領域層を形成し、
第２、第３の不純物拡散層にＣＭＯＳ構造の素子を形成
（２）前記第１、第２の不純物拡散層はエピタキシャル層に形成されることを特徴とする特許請求の範囲第１項記載の固体撮像装置。
（３）前記第１、第３の不純物拡散層はＰ型不純物、第２の不純物拡散層はｎ型不純物からなる事を特徴とする特許請求の範囲第１項記載の固体撮像装置。」
　
　＜参考文献記載事項１−２＞
「
このようにＣＭＯＳプロセスを用いて設計する理由は、比較的広い電源電圧範囲で作動させることができる事や、デジタル信号処理を行うための論理回路と信号増幅などの為のアナログ信号処理回路とを同一の半導体基板内に一体に形成することが出来る等の利点が有ることによる。
　
　＜参考文献記載事項１−３＞
「従来、相補型ＭＯＳ集積回路製造技術（以下、ＣＭＯＳプロセスという）によって製造される固体撮像装置が知られている。
まずその構成を第７図に基づいて説明すると、受光領域ｌ内に複数の
フォトダイトート
フォトダイオード
フォトダイオード
　
　
＜参考文献２＞
特開２０００−１３８８６７号公報（平成１２年５月１６日出願公開）
　
　＜参考文献記載事項２−１＞
「【０００２】
【従来の技術】
固体撮像素子にはＣＣＤ撮像素子とＣＭＯＳ形撮像素子（これをＣＭＯＳセンサと呼ぶことにする）がある。ＣＭＯＳセンサは、ＣＣＤ撮像素子と異なり、センサ部分とその周辺回路とをＣＭＯＳプロセスで一体に製造することができるため、セット価格が安価になるという利点がある。
　
　＜参考文献記載事項２−２＞
「【０００６】
ＣＭＯＳセンサは、センサ部の基板上に周辺回路を取り込めることから、安価で高機能を実現できるというメリットがある。
　
　＜参考文献記載事項２−３＞
「【０００５】図３はエリアセンサ部１０の構成例を示した図である。図３で、半導体光センサの一例としての
フォトダイオード
フォトダイオード
　
　
＜参考文献３＞
特表２００２−５１７１３５号公報（平成１４年６月１１日公表）
　
　＜参考文献記載事項３−１＞
「【請求項１】　拡張ダイナミックレンジイメージャであって、
　（ａ）集積期間中に各ピクセル毎に取得した光量に関する各ピクセル毎の出力信号を供給するピクセルの配列と、
　（ｂ）出力信号と集積期間終了前の既定の時点にピクセルがリセットされるＸＤＲクランプレベルとの間の差異に関連するＸＤＲ信号を取得する配列の各列毎にＸＤＲサンプリング及びホールド回路を有する拡張ダイナミックレンジ（ＸＤＲ）サンプリング及びホールド回路の行と、
　（ｃ）出力信号と集積期間開始時にリセットされるピクセルがリセットされる初期出力信号との間の差異に関連する線形信号を取得する配列の各列毎に線形サンプリング及びホールド回路を有する線形サンプリング及びホールド回路の行と、
　を備えたイメージャ。
　　【請求項２】　第一及び第二のサンプリング及びホールド回路が相関性二段抽出（ＣＤＳ）回路である請求項１記載のイメージャ。
　　【請求項３】　第一及び第二のＣＤＳ回路がスイッチキャパシタＣＤＳ回路である請求項２記載のイメージャ。
　　【請求項４】　ピクセルが、
フォトダイオード
フォトダイオード
　
　
　＜参考文献記載事項３−２＞
「【００１１】
　ＣＭＯＳイメージャには、ＣＣＤイメージャに比べ、いくつかの利点がある。例えば、ＣＣＤイメージャは、複雑な製造要件及び比較的高いコストのため、ＣＭＯＳプロセス周辺回路と容易に統合できない。
対照的に、ＣＭＯＳイメージャは、ＣＭＯＳイメージャを操作するのに必要な周辺回路として、同じＣＭＯＳプロセス技術によって形成されるため、こうしたセンサは、集積回路（ＩＣ）製造プロセスを使用して単一のシステムオンチップに統合するのが容易である。ＣＭＯＳイメージャを使用することで、制御ロジック及びタイミングと、画像処理と、アナログ対デジタル（Ａ／Ｄ）等の信号処理回路とのモノリシック集積が、すべて単一のセンサチップ内で可能になる。
　
　＜参考文献記載事項３−３＞
「　　【００３６】
　時間ｔ1の時点で、ＣＬ１、ＳＨ１、ＣＬ２、及びＳＨ２のパルスがオンになる。これによりスイッチ又はトランジスタＭ４、Ｍ５、Ｍ６、及びＭ７がオンになり、この時点でＲＳはオフのままであり、従ってＶＣＲは０Ｖであるため、これによりＶＸＤＲ及びＶＬＩＮは０Ｖにリセットされる。短時間の後、ＲＳのパルスがオンになるため、ＡＰＳ出力電圧がＶＣＲに加わる。つまり、高輝度シーンの場合、ＶＣＲが０Ｖから２．５Ｖ（図３Ｂ）に変化し、低輝度シーンの場合、ＶＣＲが０Ｖから４．０Ｖ（図３Ｃ）に変化する。キャパシタＣ２及びＣ４の右側のターミナルも、この時点でアースに結合しているため、キャパシタＣ１及びＣ３それぞれに加わる電圧と同じく、これらにも電圧ＶＬＩＮ及びＶＸＤＲがそれぞれ加わる。
　　　【００３７】
　次に、時間ｔ０の時点で、（ＸＤＲ　ＣＤＳ回路２４０に関する）クランプ信号ＣＬ２が低く切り替わり、これによりスイッチＭ７を開くため、初期ＡＰＳ出力電圧ＶＣＲに等しいキャパシタＣ４上の参考電圧ＶＣ４がホールドされる（つまり、高輝度及び低輝度シーンについて、それぞれ２．５Ｖ及び４．０Ｖ）。時間ｔ０の直後、必要があればＰＲは３．５Ｖに切り替わり、ＶDIODEをＸＤＲクランプレベル（３．５Ｖ）に引き上げる。従って、高輝度シーンの場合、ＶＣＲと、これに伴うＶＬＩＮ及びＶＸＤＲとは、２．５Ｖから３．５Ｖに上がり（図３Ｂ）、１Ｖ上昇する（これはＡＰＳ出力信号のＸＤＲ構成要素に対応する）。しかし、Ｍ７が開いているため、ＶＣ４は変化せず、従って２．５Ｖを維持し、従ってＣＤＳＸＤＲを差異の分だけ、つまり１．０Ｖ（３．５Ｖ ２．５Ｖ）増加させる。しかし、低輝度シーンでは、ＶＣＲと、これに伴うＶＬＩＮ及びＶＸＤＲとは、これらの電圧がすでに４．０Ｖであるため変化せず、従って３．５Ｖに「引き上げる」ことはできない。
　　　【００３８】
　時間ｔ１の時点で、フェーズリセット信号ＰＲがオフとなり、
短時間の後
　　　【００３９】
　時間ｔ3の時点で、フェーズリセット信号ＰＲのパルスは７．０Ｖになり、ＶＤＩＯＤＥ及びＶＣＲを初期レベルの５．０Ｖに引き上げる。高輝度シーンの場合、従ってＶＬＩＮは３．５Ｖから５．０Ｖに上昇し、低輝度シーンの場合、４．０Ｖから５．０Ｖに上昇する。ＶＸＤＲは、ＳＨ２（及びトランジスタＭ６）がすでにオフになっているため、いずれの場合も変化しない。更に、Ｍ５が開いているため、ＶＬＩＮは５．０Ｖに上昇し、ＶＣ２は変化しない。従って、ＣＤＳＬＩＮは５．０Ｖと以前のＶＬＩＮ（高輝度及び低輝度シーンでそれぞれ３．５Ｖ又は４．０Ｖ）との差異の分だけ増加する。次に時間ｔ４の時点で、サンプリング及びホールド信号ＳＨ１がオフになるため、ＶＬＩＮの浮動が発生する。この時点で、線形及びＸＤＲ信号ＣＤＳＬＩＮ及びＣＤＳＸＤＲを読み出すことができる。線形化した出力信号全体を、図４を参考に以下で更に詳しく説明するように、再構築することができる。」
　
　
＜参考文献４＞
特開２００３−７８８２４号公報（平成１５年３月１４日出願公開）
　
　＜参考文献記載事項４−１＞
「【００１８】画素１Ａは、通常の３トランジスタのアクティブピクセル回路、あるいは、高い電圧ゲインを得るために、埋め込み
フォトダイオード
　
　＜参考文献記載事項４−２＞
「【００２１】まず、
リセット直後
【００２２】しかし、オーバーサンプリングによって、高速フレームの周期で信号を読み出すことにより、センサ部の振幅は１／Ｍになっているので、コラムアンプ４でＭ倍してもアンプの出力が飽和することはない。これが、オーバーサンプリングの大きな特徴の１つである。
【００２３】これによって、それ以降のアンプ雑音や、Ａ／Ｄ変換器５の量子化雑音が相対的に小さく見え、ＳＮＲを向上することができる。コラムアンプ４で増幅された電圧をＡ／Ｄ変換し、ノイズ用フレームメモリ６に記憶する。いま、ノイズ用フレームメモリ６に記憶されたｎ番目のフレームのある画素値をＲ（ｎＴ）と表記すると、Ｒ（ｎＴ）は、ほぼ以下のように表すことができる。
【００２４】
　　Ｒ（ｎＴ）＝Ｍ×〔ＮＳ（ｎＴ）＋ＮｋＴＣ（ｎＴ）＋ＮＦＰＮ＋
　　　　　　　Ｎｐｎ（ｎＴ）＋Ｓ（ｎＴ）〕＋Ｎａ（ｎＴ）＋Ｑ（ｎＴ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　…（１）
ここで、ＮＳ（ｎＴ）、ＮｋＴＣ（ｎＴ）、ＮＦＰＮ、Ｎｐｎ（ｎＴ）はそれぞれ、ショット雑音、画素部のリセット（ｋＴＣ）雑音、固定パターン雑音、ソースフォロワバッファとコラムアンプ４の入力換算雑音の和であり、Ａ／Ｄ変換前の電圧をＡ／Ｄ変換器５のフルスケール電圧（ＶＦＳ）で割り、Ａ／Ｄ変換器５の精度で量子化した値である。
【００２５】また、Ｎａ（ｎＴ）はＡ／Ｄ変換前のＳ／Ｈ等の回路のノイズのディジタル値、Ｑ（ｎＴ）はＡ／Ｄ変換器５の量子化ノイズ、Ｓ（ｎＴ）は映像信号のディジタル値である。
【００２６】信号電荷が蓄積された後のＶＦＤを、φＳ　を用いてサンプルし、同様にコラムアンプ４で増幅する。その電圧をＡ／Ｄ変換する。これを、Ｕ（ｎＴ）とする。ノイズ用フレームメモリ６に記憶されたノイズから、その値をディジタル領域で減算した値をＹ（ｎＴ＋ΔＴ）とする。その値はフレームの先頭まで記憶されると考えると、Ｙ（ｎＴ＋ΔＴ）＝Ｙ〔（ｎ＋１）Ｔ〕であり、
　　Ｙ〔（ｎ＋１）Ｔ〕＝Ｍ×〔Ｓ（ｎＴ）−Ｓ（ｎＴ＋ΔＴ）〕
　　　　　　　　　　＋Ｍ×〔Ｎｓ　ｎＴ）−Ｎｓ（ｎＴ＋ΔＴ）〕
　　　　　　　　　　＋Ｍ×〔ＮｐｎｎＴ）−Ｎｐｎ（ｎＴ＋ΔＴ）〕
　　　　　　　　　　＋Ｎａ　ｎＴ）−Ｎａ（ｎＴ＋ΔＴ）
　　　　　　　　　　＋Ｑ（ｎＴ）−Ｑ（ｎＴ＋ΔＴ）　　…（２）
となる。」
　
　
＜参考文献５＞
特開２００３−４６８６９号公報（平成１５年２月１４日出願公開）
　
　＜参考文献記載事項５−１＞
「【請求項１】　マトリクス状に配列されている複数の画素セルを行単位に選択する垂直走査回路と、列単位に選択する水平走査回路とを有する固体撮像装置であって、
該垂直走査回路から出力される信号がいずれかの画素セルに入力されて、所定の行が選択されている期間に、該画素セルに発生した信号電荷をリセットする直前の明状態の信号と、該信号電荷をリセットする直前より１フレーム遅延した暗状態の信号との差分に基づいて信号のノイズ成分を低減するようになっていることを特徴とする固体撮像装置。
【請求項２】　前記画素セルが、自己増幅型のＭＯＳＦＥＴを有している請求項１に記載の固体撮像装置。
【請求項３】　前記画素セルが、入射光を光電変換するフォトダイオードと、該フォトダイオードに発生した信号電荷を電気信号に変換する増幅用ＭＯＳＦＥＴと、該フォトダイオードに発生した信号電荷をリセットするリセットＭＯＳＦＥＴと、該増幅用ＭＯＳＦＥＴにより変換された電気信号を選択的に出力する行選択ＭＯＳＦＥＴとを有している請求項１に記載の固体撮像装置。」
　
　＜参考文献記載事項５−２＞
「【００２５】次に、図１に示すような構成の固体撮像装置の動作について説明する。
【００２６】まず、図１に示す固体撮像装置の水平ブランキング期間の動作について、図２に示すのタイミングチャートを用いて説明する。水平ブランキング期間中の時刻Ｔ０において、垂直走査回路２２から出力されるパルス信号φＶｎが垂直選択ＭＯＳＦＥＴ５のゲート端子に入力され、ｎ行目の画素セル１が選択される。この場合、選択されたｎ行目の信号線に接続されている全ての画素セル１の明状態の信号が各列の垂直信号線８に出力される。垂直信号線８に出力された明状態の信号は、時刻Ｔ０にてＯＮ状態となるスイッチａを介してメモリ９に入力されて、記憶される。
【００２７】次に、時刻Ｔ１において、垂直走査回路２２から出力されるパルス信号φＲｎがリセットＭＯＳＦＥＴ４のゲート端子に入力され、リセットＭＯＳＦＥＴ４は導通状態になり、フォトダイオード２のカソード端子の電位は、リセット電位ＶＰＤにリセットされて、ｎ行目の信号線に接続された全ての画素セル１の暗状態の信号が各列の垂直信号線８に出力される。垂直信号線８に出力された暗状態の信号は、時刻Ｔ１にてＯＮ状態となるスイッチｂを介してメモリ１０に入力されて、記憶される。
【００２８】このような水平ブランキング期間における一連の動作によって、固体撮像装置のｎ行目の信号線に接続された画素セル１の明状態の信号および暗状態の信号は、それぞれ水平方向の画素セル１の数と同数のメモリ９およびメモリ１０に記憶される。メモリ９は、明状態の信号を記憶し、メモリ１０は、暗状態の信号を記憶する。
【００２９】次に、図１に示す固体撮像装置の水平読みだし期間の動作について、図３に示すのタイミングチャートを用いて説明する。水平読みだし期間中の時刻Ｔａにおいて、水平走査回路２３から出力されるパルス信号φＨｍがｍ列の水平選択ＭＯＳＦＥＴ２０のゲート端子に入力され、水平選択ＭＯＳＦＥＴ２０は導通状態になる。同時に、時刻ＴａにてＯＮ状態となるスイッチｃを介して、メモリ９に記憶されているｎ行、ｍ列の画素セル１の明状態の信号Ｓｎｍが、水平選択ＭＯＳＦＥＴ２０を通過して水平信号線２１に出力され、時刻ＴａにてＯＮ状態となるスイッチｅを介して減算器２５に入力される。また、時刻Ｔａにおいて、外部フレームメモリ２４に記憶されている画素セル１の１フレーム前の暗状態の信号が、時刻ＴａにてＯＮ状態となるスイッチｇを介して減算器２５に入力される。この場合、減算器２５からの出力信号は、
リセット直後
　
　＜参考文献記載事項５−３＞
「【００３３】図４に示す第２の実施形態の固体撮像装置の動作について、図５のタイミングチャートを用いて説明する。光電変換によってフォトダイオード２に蓄積された信号電荷は、増幅用ＭＯＳＦＥＴ３によって電気信号に変換される。そして、水平読みだし期間に入ると、時刻Ｔ０において、垂直走査回路２２から垂直走査パルスφＶｎが出力され、垂直選択ＭＯＳＦＥＴタ５のゲート端子に入力される。これにより、垂直選択ＭＯＳＦＥＴタ５を通過して明状態の信号が垂直信号線８に出力される。
【００３４】次に、時刻Ｔ１において、水平走査回路２３から水平走査パルスφＨＳｍが出力され、水平選択用ＭＯＳＦＥＴ２０のゲート端子に入力されて、画素セル１の明状態の信号Ｓｎｍが、水平選択用ＭＯＳＦＥＴ２０を通過して、水平信号線２１に出力される。水平信号線２１に出力された明状態の信号Ｓｎｍは、時刻Ｔ１にてＯＮ状態となるスイッチｅを介して、減算器２５に入力される。また、時刻Ｔ１において、外部フレームメモリ２４に記憶されている画素セル１の１フレーム前の暗状態の信号が、時刻Ｔ１にてＯＮ状態となるスイッチｇを介して減算器２５に入力される。この場合、減算器２５からの出力信号は、
リセット直後
　
　
＜参考文献６＞
特開昭６３−６４４６９号公報（昭和６３年３月２２日出願公開）
　
　＜参考文献記載事項６−１＞
「２．特許請求の範囲
（１）基板上に配列され、複数の群に分割された複数の光導電素子と、これら複数の光導電素子の一方の電極を各群毎に共通接続する第１の共通接続配線と、前記光導電素子の他方の電極を各群間で対応するものどうし共通接続する第２の共通接続配線と、これら第１および第２の共通接続配線のいずれか一方に順次駆動電圧を印加する駆動電圧発生手段と、この手段による駆動電圧の印加に伴なって前記第１および第２の共通接続配線の他方を流れる電流を順次検出することにより、前記光導電素子上に結像される光学像に対応した画像信号を順次読出す画像信号読出し手段とを備えたイメージセンサにおいて、前記画像信号読出し手段は前記第１および第２の共通接続配線の他方に各一端が接続され、順次選択的にオン状態となる読出し用アナログスイッチ群と、これらの読出し用アナログスイッチ群の各他端に共通接続された共通出力線と、この共通出力線に入力端子が接続された電圧増幅器と、この電圧増幅器の入力端子と基準電位点間に接続され、前記駆動電圧印加手段および前記読出し用アナログスイッチ群により前記光導電素子の各々が選択されている期間中の初期にオン状態となることによつて前記共通出力線の電位をリセットするリセット用アナログスイッチと、このリセット用アナログスイッチがオン状態からオフ状態に転じた
直後の第１の時刻
（２）前記電圧増幅器は容量結合増幅器であることを特徴とする特許請求の範囲第１項記載のイメージセンサ。
（３）前記検出回路は前記第１の時刻における前記電圧増幅器の出力電圧をサンプルホールドする第１のサンプルホールド回路と、この第１のサンプルホールド回路の出力電圧と前記第１の時刻以後の前記電圧増幅器の出力電圧との差電圧を得る手段と、この差電圧を前記第２の時刻においてサンプルホールドする第２のサンプルホールド回路とにより構成されることを特徴とする特許請求の範囲第１項記載のイメージセンサ。」
　
　
＜参考文献７＞
特開昭５７−１６６６７２号公報（昭和５７年１０月１４日出願公開）
　
　＜参考文献記載事項７−１＞
「２　特許請求の範囲
　光学的に符号化した符号情報に対してその映像を電荷結合型に連続配列した複数の光電変換素子の電子操作による読取作動にて順次電気信号に変換する読取センサと、
　前記符号情報をせん光照射するせん光放電管と、
　このせん光放電管によるせん光照射を周期的に繰返すタイミング指令を発するとともに、そのせん光照射に同期して前記読取センサの読取作動を繰返す読取タイミング指令を発するタイミング制御手段と
　を備えた光学的情報読取装置。」
　
　
２−３．引用発明の認定
　
（１）引用文献１には、上記引用文献記載事項１−１のとおりの
「光コードから得られたデータを捕捉して自動処理する装置において、
ＣＭＯＳ光センサと、
前記ＣＭＯＳ光センサに接続されているアナログ処理装置と、
前記アナログ処理装置に接続されているアナログ／デジタル変換装置と、
前記アナログ／デジタル変換装置に接続されているデータ処理装置とを具備している」「装置」が記載されている。
　
（２）引用文献１には上記引用文献記載事項１−２のとおり「前記ＣＭＯＳ光センサは線形タイプ」であることが記載されている。
　
（３）引用文献１には上記引用文献記載事項１−３記載のとおり、上記「自動処理する装置」が、「データおよび命令の送信および受信のための転送インターフェイス装置を具備している」ことも記載されているところ、上記引用文献記載事項１−１０の記載から、該「転送インターフェイス装置」は「マイクロプロセッサ15により捕捉されたイメージから抽出されたデータの発送を許容する」ものであると言える。
　したがって、引用文献１には、上記「自動処理する装置」が「前前記データ処理装置により捕捉されたイメージから抽出されたデータの発送を許容する転送インターフェイス装置」も具備することも記載されている。
　
（４）さらに、上記引用文献記載事項１−４及び１−８の記載等から、引用文献１には前記「ＣＭＯＳ光センサ」と、前記「アナログ処理装置」と、前記「アナログ／デジタル変換装置」と、前記「データ処理装置」と、前記「転送インターフェイス装置」とが「単一のチップに集積されて」いることも記載されていると言える。
　
（５）上記引用文献記載事項１−５の記載等から、前記「光コード」が「線形」の「コード」であるものも読み取ることができる。
　
（６）上記引用文献記載事項１−７の記載等から、前記「アナログ処理装置」は「前記ＣＭＯＳ光センサ内で発生したまたは外部からピックアップされた雑音を消去するもの」であると言える。
　
（７）よって、引用文献１には、下記引用発明が記載されていると認められる。
　
＜引用発明＞
「光コードから得られたデータを捕捉して自動処理する装置において、
ＣＭＯＳ光センサと、
前記ＣＭＯＳ光センサに接続されているアナログ処理装置と、
前記アナログ処理装置に接続されているアナログ／デジタル変換装置と、
前記アナログ／デジタル変換装置に接続されているデータ処理装置とを具備している装置であって
前記ＣＭＯＳ光センサは線形タイプであり、
前記データ処理装置により捕捉されたイメージから抽出されたデータの発送を許容する転送インターフェイス装置も具備しており
前記ＣＭＯＳ光センサと、前記アナログ処理装置と、前記アナログ／デジタル変換装置と、前記データ処理装置と、前記転送インターフェイス装置とが単一のチップに集積されており、
前記光コードは線形のコードであり、
前記アナログ処理装置は前記ＣＭＯＳ光センサ内で発生したまたは外部からピックアップされた雑音を消去するものである
装置」
　
　
２−４．対比
　以下、本件補正発明と引用発明とを比較する。
　
（１）引用発明は、「光コードから得られたデータを捕捉して自動処理する装置」であり、「前記光コードは線形のコード」であるから、本件補正発明と同様に「１次元のコード化されたシンボルを画像化するシステム」とも言えるものである。
　
（２）引用発明においては、「前記ＣＭＯＳ光センサと、前記アナログ処理装置と、前記アナログ／デジタル変換装置と、前記データ処理装置と、前記転送インターフェイス装置とが単一のチップに集積されて」おり、該チップは「単一の固体のチップ」と言えるものである。
　一方、本件補正発明における「単一の固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップ」も「単一の固体のチップ」と言えるものである。
　したがって、引用発明と本件補正発明とは「単一の固体のチップ」を備えている点で共通する。
　
（３）引用発明における「ＣＭＯＳ光センサ」「アナログ処理装置」及び「アナログ／デジタル変換装置」は、前述のとおり「単一のチップに集積されて」おり、これに後続する「データ処理装置」の行う処理のためのアナログの前処理を行っていることは明らかであるから、「該チップに組み込まれたアナログのフロントエンド」と言えるものである。
　一方、本件補正発明における「アナログのフロントエンド」も「該チップに組み込まれたアナログのフロントエンド」と言える。
　したがって、引用発明と本件補正発明とは、「該チップに組み込まれたアナログのフロントエンド」を備えている点でも共通する。
　
（４）引用発明における「ＣＭＯＳ光センサ」は、本件補正発明における「線形配列」に対応付けられるものであるところ、前者も「線形タイプ」の「光センサ」であるから、両者は「複数のピクセルの線形配列であって、各ピクセルが入射光を電気的なアナログ信号に変換する光電変換素子を有する、線形配列」と言えるものである点で共通する。
　
（５）引用発明における「アナログ／デジタル変換装置」は、本件補正発明における「アナログ−デジタル変換器（ＡＤＣ）」に対応付けられるものであるところ、前者が「ＣＭＯＳ光センサ」から「アナログ処理装置」を経て得られたアナログ信号をディジタル信号に変換するものであることは明らかであるから、両者は「各光電変換素子に対するアナログ−デジタル変換器（ＡＤＣ）であって、該アナログ信号を電気的なデジタル信号に変換するように動作可能なアナログ−デジタル変換器」と言えるものである点で共通する。
　
（６）さらに、引用発明における「アナログ処理装置」は、本件補正発明における「ノイズ抑制回路」に対応付けられるものであるところ、前者は「前記ＣＭＯＳ光センサ内で発生したまたは外部からピックアップされた雑音を消去するもの」であるから、後者と同様に「各ピクセルに対するノイズ抑制回路」とも言えるものである。
　したがって、引用発明と本件補正発明とは、「該アナログのフロントエンドは、各ピクセルに対するノイズ抑制回路を含」む点で共通する。
　
（７）引用発明における「データ処理装置」は、前述のとおり「単一のチップに集積されて」いる。そして、該「データ処理装置」が「捕捉されたイメージから」「データ」を「抽出」し、「転送インターフェイス装置」が該「データ」の「発送を許容する」のであるから、該「データ処理装置」は「該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理する」ものであると言える。さらに、該「データ処理装置」は上記「ＣＭＯＳ光センサ」「アナログ処理装置」及び「アナログ／デジタル変換装置」（すなわち「アナログのフロントエンド」）の処理に後続するディジタル処理を行うもの、すなわち「デジタルのバックエンド」とも言えるものである。
　したがって、引用発明における「データ処理装置」と本件補正発明における「デジタルのバックエンド」とは、「該チップに組み込まれたデジタルのバックエンドであって、該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理するデジタルのバックエンド」と言えるものである点で共通する。
　
（８）よって、本件補正発明は、下記一致点で引用発明と一致し、下記相違点で引用発明と相違する。
　
＜一致点＞
「１次元のコード化されたシンボルを画像化するシステムであって、
　ａ）単一の固体のチップと、
　ｂ）該チップに組み込まれたアナログのフロントエンドであって、該アナログのフロントエンドは、
　複数のピクセルの線形配列であって、各ピクセルが入射光を電気的なアナログ信号に変換する光電変換素子を有する、線形配列と、
　各光電変換素子に対するアナログ−デジタル変換器（ＡＤＣ）であって、該アナログ信号を電気的なデジタル信号に変換するように動作可能なアナログ−デジタル変換器と
　を含み、該アナログのフロントエンドは、各ピクセルに対するノイズ抑制回路を含む、アナログのフロントエンドと、
　ｃ）該チップに組み込まれたデジタルのバックエンドであって、該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理するデジタルのバックエンドと
　を備えている、システム。」
　
＜相違点１＞
　光電変換素子が「フォトダイオード」である点。
（これに対し、引用文献１には「ＣＭＯＳ光センサ」についての詳細な具体例の明示は無く、「フォトトランジスタ」等の「フォトダイオード」以外の光電変換素子を採用する可能性も否定できない。）
　
＜相違点２＞
　単一の固体のチップが「相補型金属酸化膜半導体（ＣＭＯＳ）」チップである点。
（これに対し、引用発明においては、「前記ＣＭＯＳ光センサと、前記アナログ処理装置と、前記アナログ／デジタル変換装置と、前記データ処理装置と、前記転送インターフェイス装置とが単一のチップに集積されており」、しかも、引用文献１（引用文献記載事項１−６）には「ＣＭＯＳセンサはＣＭＯＳ技術自体を使用して生成される論理回路と十分に両立可能である」旨の記載はあるものの、該チップが混成型チップである可能性も完全に否定し得ず、必ずしも「アナログ処理装置」、「アナログ／デジタル変換装置」及び「データ処理装置」をもＣＭＯＳで構成しているとは言えない。）
　
＜相違点３＞
　ノイズ抑制回路は、「露光時間の間に、それぞれのフォトダイオードにパルスを与えることにより、該入射光を該アナログ信号に変換する手段と、該露光時間が開始した本質的に直後に該アナログ信号をサンプリングすることにより、参照信号を生成する手段と、該露光時間が終了する前に該アナログ信号を再度サンプリングすることにより、データ信号を生成する手段とを含む」点。
（これに対し、引用文献１には、「雑音を消去」する手段の詳細な構成の開示はない。）
　
　
２−５．判断
　以下、上記相違点について検討する。
　
（１）相違点１について
　「フォトダイオード」は、当業者に極めて良く知られた周知慣用の光電変換素子である（必要があれば、引用文献２（特に引用文献記載事項２−１）、引用文献３（特に引用文献記載事項３−１）、引用文献４（特に引用文献記載事項４−１）、参考文献１（特に参考文献記載事項１−３）、参考文献２（特に参考文献記載事項２−３）、参考文献３（特に参考文献記載事項３−１）、参考文献４（特に参考文献記載事項４−１）、参考文献５（特に参考文献記載事項５−１）等参照）から、引用発明における光電変換素子を「フォトダイオード」とすること、すなわち、上記相違点１に係る構成を採用することは、当業者が通常採用する常識的構成に他ならない。
　
（２）相違点２について
　ＣＭＯＳ型の光センサと周辺回路をワンチップ化する際に該周辺回路もＣＭＯＳとすることは当業者が通常採用する周知慣用技術に過ぎないものである（必要があれば参考文献１（特に参考文献記載事項１−１、１−２）、参考文献２（特に参考文献記載事項２−１、２−２）、参考文献３（特に参考文献記載事項３−２）等参照。）から、引用発明における「前記アナログ処理装置と、前記アナログ／デジタル変換装置と、前記データ処理装置と、前記転送インターフェイス装置」をもＣＭＯＳで構成して、これらと「前記ＣＭＯＳ光センサ」とが集積される「単一のチップ」を「相補型金属酸化膜半導体（ＣＭＯＳ）」チップとすること、すなわち、上記相違点２に係る構成を採用することも、当業者が通常採用する常識的構成に他ならない。
　
（３）相違点３について
ア．本件補正発明における「露光時間」との用語については発明の詳細な説明に明確な定義は無いが、その実施の形態の記載等から、リセットパルスによるアナログのフロントエンドのリセットがなされていない時間、すなわち、リセットの後縁から次のリセットの前縁までの時間と解することができる。
　
イ．このようなアナログ回路部のリセットは、通常はその電荷電圧変換部（フローティングゲート、フローティングデフュージョン、フローティングノードなどと呼ばれるフローティング部が構成するコンデンサ）の電荷の放電のために行われるものであるところ、該リセット後の電荷電圧変換部に得られるノイズ成分の電圧と電荷蓄積後の電荷電圧変換部に得られるノイズ成分の乗った信号電圧との差分をとることで該ノイズ成分の相殺を図ること（所謂相関二重サンプリング（ＣＤＳ）によるノイズ抑制技術）は、本願出願のはるか以前から、当業者が通常採用している周知慣用技術に他ならないものであり（必要があれば引用文献２（特に引用文献記載事項２−２）、引用文献３（特に引用文献記載事項３−２）、引用文献４（特に引用文献記載事項４−２）、引用文献５（特に引用文献記載事項５−１、５−２）、参考文献３（特に参考文献記載事項３−３）、参考文献４（特に参考文献記載事項４−２）、参考文献５（特に参考文献記載事項５−２、５−３）、参考文献６（特に参考文献記載事項６−１）等参照。）引用発明における「雑音を消去する」ための具体的手段としてのＣＤＳの採用は、当業者が当然に想起する常識的事項である。
　
ウ．そして、係るＣＤＳにおけるサンプリングのタイミング等は従来から様々な形式のものが提唱されているところ、引用文献３の記載によれば、リセット後にリセットレベルの電圧すなわちノイズ成分の電圧を得、次のリセットより前の時点で信号レベルの電圧を得るように動作するＣＤＳ回路、すなわち、「該露光時間が開始した」「後に該アナログ信号をサンプリングすることにより、参照信号を生成する手段」と「該露光時間が終了する前に該アナログ信号を再度サンプリングすることにより、データ信号を生成する手段」を有するＣＤＳ回路が、本願の出願前さらには優先日前に、当業者に知られていたことが明らかである。なお、このことは、参考文献４、５、６等においても引用文献３記載のものと同様の動作タイミングのＣＤＳ、すなわち、リセット後にノイズ成分の電圧のサンプリングを、リセットの前に信号レベルの電圧のサンプリングを行うＣＤＳが採用されていることからも裏付けられる。
　
エ．してみると、引用発明の「アナログ処理装置」における「雑音を消去する」ための具体的構成として、「該露光時間が開始した」「後に該アナログ信号をサンプリングすることにより、参照信号を生成する手段と、該露光時間が終了する前に該アナログ信号を再度サンプリングすることにより、データ信号を生成する手段」を有するＣＤＳ回路を選択することは、本願の出願前さらには優先日前に当業者が容易に想到し得た構成である。
　
オ．そして、このようなＣＤＳにおいては、ノイズ成分の電圧を得るタイミングを、なるべくリセットの「直後」とすることは、当然に考慮される常識的な設計事項に過ぎないものである（必要があれば引用文献４（特に引用文献記載事項４−２の「直後に」との記載）、参考文献３（特に参考文献記載事項３−３の「短時間の後」との記載）、参考文献４（特に参考文献記載事項４−２中の「リセット直後」との記載）、参考文献５（特に参考文献記載事項５−２、５−３の「リセット直後」との記載）、参考文献６（特に参考文献記載事項６−１の「直後の第１の時刻」との記載）等参照。）から、上記参照信号を生成するためのサンプリングのタイミングを「該露光時間が開始した本質的に直後」とすることは、当業者が当然採用する設計事項に過ぎない。
　
カ．なお、「フォトダイオードにパルスを与える」ことは、フォトダイオードを用いたイメージセンサにおいては須く採用される技術常識的な構成である。
　例えば、引用文献２、３、４記載のものでは、転送手段（「電荷転送スイッチ」、「転送トランジスタ」）が規則的に開閉しフォトダイオードのカソードが電荷を蓄積する状態とフローティングノードに電荷が流れ出るような状態とに切り換える制御がなされており、これも「フォトダイオードにパルスを与える」ものと解される。
　また、転送手段を有さないタイプのものにおいても、フローティングゲートの放電のためのリセットパルスがフォトダイオードのカソードに印加されるのが常識である（必要があれば、参考文献３（特に【図２】の「ＰＲ（Ｘ）」）参考文献４（特に【図２】の「Ｒ」及び「ＶＦＤ」）、参考文献５（特に【図１】【図２】の「φＲｎ」）等参照）。
　
キ．してみると、引用発明において、ノイズ抑制回路を「露光時間の間に、それぞれのフォトダイオードにパルスを与えることにより、該入射光を該アナログ信号に変換する手段と、該露光時間が開始した本質的に直後に該アナログ信号をサンプリングすることにより、参照信号を生成する手段と、該露光時間が終了する前に該アナログ信号を再度サンプリングすることにより、データ信号を生成する手段とを含む」ものとすること、すなわち上記相違点３に係る構成を採用することは、当業者であれば容易に想到し得た構成に他ならない。
　
ク．なお、原審の意見書においては「照明がオンの時間」や「照明パルス」と「サンプルホールドパルス」とが「同期」する旨の主張がなされているが、「照明」に関しては本願特許請求の範囲には何の記載も無く、本件補正発明がそのような構成のものであるとの解釈をすることは到底できない。
　また、該意見書の主張は「露光時間」との用語を「照明がオンの時間」を意味する旨の釈明を意図したものとも推測し得るが、当該分野においては通常は「露光時間」が一義的に「照明がオンの時間」を意味するものではなく、本願の明細書においても「露光時間」についての特別な定義がなされていないのであるから、特許請求の範囲記載の「露光時間」を「照明がオンの時間」と解釈することは妥当でない。
　また、照明と読取りを同期させることは、例えば参考文献７等にも示される如く周知慣用技術にすぎないものであるから、仮に本願特許請求の範囲や明細書の記載が上記意図の反映がなされたものに補正されたと仮定しても、この点に進歩性を認め得るものではない。
　
（４）以上のとおりであるから、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　したがって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
２−６．小結
　以上のとおり、本件補正後の請求項１に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　
３．むすび
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論のとおり決定する。
　
　
　
第３．本件審判請求の成否について
　
１．手続の経緯、本願発明
　本願の手続の経緯は上記第１．記載のとおりのものであり、さらに、平成２２年１２月１５日付けの手続補正は上記第２．のとおり却下された。
　したがって、本願の特許請求の範囲は、上記第２．１．に記載した、補正前の特許請求の範囲に記載のとおりのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は該本件補正前の特許請求の範囲に【請求項１】として記載したとおりのものである。
　
２．先行技術・引用発明の認定
　上記第２．２−２．（１）記載のとおり、本願の出願前かつ優先日前に日本国内又は外国において頒布又は電気通信回線を通じて公衆に利用可能となされ、原審の拒絶の査定の理由である上記平成２２年３月１９日付けの拒絶理由通知の理由２において引用された、上記引用文献には、それぞれ、上記引用文献記載事項が記載されている。
　また、上記第２．２−２．（２）記載のとおり、本願の出願前かつ優先日前に、日本国内又は外国において頒布又は電気通信回線を通じて公衆に利用可能となされた上記参考文献には、それぞれ、上記参考文献記載事項が記載されている。
　
３．対比・判断
　上記第２．２．で検討した本件補正発明は、本願発明に対し上記第２．２．で述べた限定的減縮をしたものであるから、本願発明は、上記本件補正発明から当該限定的減縮により限定される事項を無くしたものに相当する。
　そして、本願発明の発明特定事項を全て含み、さらに他の限定を付加したものに相当する上記本件補正発明は、上記第２．２−５．に記載したとおり、上記引用発明に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本願発明も同様の理由により、上記引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項についての検討をするまでもなく、本願を拒絶すべきものとした原審拒絶査定は妥当なものであり、これを取り消すことはできない。
　
　よって、上記結論のとおり審決する。