【手続補正書】
【提出日】平成18年7月7日(2006.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２のデジット線と該第１および該第２のデジット線に結合されるセンス増幅器とを有し、該各デジット線は個々のメモリセルに結合される、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
該第１のデジット線に結合された出力を有する、電圧の結合／減結合デバイスであって、該電圧の結合／減結合デバイスは、第１の電圧を該第１のデジット線に容量的に結合するように動作し、または、該第１のデジット線から第２の電圧を容量的に減結合するように動作する、電圧の結合／減結合デバイスを備え、
該電圧の結合／減結合デバイスは、該第２のデジット線に結合される該メモリセルと電荷を共有する該第２のデジット線に応じて、該第１のデジット線から該第２の電圧を容量的に減結合する、ＤＲＡＭ。
【請求項２】
前記電圧の結合／減結合デバイスは、前記第１のデジット線に結合される前記メモリセルと電荷を共有する該第１のデジット線に応じて、前記第１の電圧を前記第１のデジット線に容量的に結合する、請求項１に記載のＤＲＡＭ。
【請求項３】
絶縁トランジスタのペアをさらに備え、
前記センス増幅器は、該絶縁トランジスタのうちの１つを介して前記第１のデジット線に結合され、該絶縁トランジスタの他方を介して前記第２のデジット線に結合される、請求項１に記載のＤＲＡＭ。
【請求項４】
前記電圧の結合／減結合デバイスは、
出力を有する電圧ドライバであって、該電圧ドライバは該出力から駆動電圧信号を生成する、電圧ドライバと、
第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該ドライバ出力に結合され、該第２の接続端子は該電圧の結合／減結合デバイスの該出力に結合される、コンデンサと
を備える、請求項１に記載のＤＲＡＭ。
【請求項５】
前記第１の電圧は、第１の駆動電圧信号の分数であり、前記第２の電圧は、第２の駆動電圧信号の分数である、請求項４に記載のＤＲＡＭ。
【請求項６】
前記駆動電圧信号は、低い電圧から高い電圧へと切り替わる、請求項４に記載のＤＲＡＭ。
【請求項７】
前記駆動電圧信号は、高い電圧から低い電圧へと切り替わる、請求項４に記載のＤＲＡＭ。
【請求項８】
前記駆動電圧信号は選択可能である、請求項４に記載のＤＲＡＭ。
【請求項９】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
第１および第２のデジット線と、
第１および第２のトランジスタであって、それぞれが第１および第２の端子を有し、該第１のトランジスタの該第２の端子は、該第１のデジット線に結合されており、該第２のトランジスタの該第２の端子は、該第２のデジット線に結合される、第１および第２のトランジスタと、
センス増幅器であって、それぞれが第１および第２のセンシング接続を有し、該第１のセンシング接続は、該第１のトランジスタの該第１の端子に結合されており、該第２のセンシング接続は、該第２のトランジスタの第１の端子に結合される、センス増幅器と、
第１および第２の電圧の結合／減結合デバイスであって、それぞれが出力を有する結合／減結合デバイスと
をさらに備え、
該第１の電圧デバイス出力は、該第１のセンシング接続に結合され、
該第２の電圧デバイス出力は、該第２のセンシング接続に結合され、
該電圧のデバイスのそれぞれは、メモリセルと電荷を共有する他のセンシング接続に結合される該デジット線に応じて、その個々のセンシング接続から電圧を減結合するように動作する、ＤＲＡＭ。
【請求項１０】
前記電圧の結合／減結合デバイスのそれぞれは、
出力を有する電圧ドライバであって、該電圧ドライバは駆動電圧信号を生成する、電圧ドライバと、
第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該電圧ドライバの該出力に結合され、該第２の接続端子は該センシング接続のうちの１つに結合される、コンデンサと
を備え、
該電圧の結合／減結合デバイスのそれぞれは、メモリセルと電荷を共有するそのセンシング接続に結合される該デジット線に応じて、その個々のセンシング接続へ電圧を結合するように動作する、請求項９に記載のＤＲＡＭ。
【請求項１１】
前記結合電圧は前記電圧信号の分数であり、前記減結合電圧は前記電圧信号の分数である、請求項１０に記載のＤＲＡＭ。
【請求項１２】
前記電圧信号は、より高い大きさの電圧に切り替わる、請求項１０に記載のＤＲＡＭ。
【請求項１３】
前記電圧信号は、より低い大きさの電圧に切り替わる、請求項１０に記載のＤＲＡＭ。
【請求項１４】
前記第１および第２のトランジスタはそれぞれゲート端子を含み、該ゲート端子は、適切なゲート電圧が印加されるとき、前記第１の端子と前記第２の端子との間に電気伝導率を提供するように動作する、請求項９に記載のＤＲＡＭ。
【請求項１５】
メモリコントローラと
ダイナミックランダムアクセスメモリデバイスと
を備える、メモリサブシステムであって、
該ダイナミックランダムアクセスメモリデバイスが、
メモリセルと、
該メモリセルへ結合される第１および第２のデジット線と、
該第１および該第２のデジット線へ結合されるセンス増幅器と、
第１および第２の電圧の結合／減結合デバイスであって、該第１の電圧の結合／減結合デバイスは、該第１のデジット線へ結合される出力を有し、該第２の電圧の結合／減結合デバイスは、該第２のデジット線へ結合される出力を有する、第１および第２の電圧の結合／減結合デバイスと
を備え、
該第２の電圧の結合／減結合デバイスが、該メモリセルがアクセスされることに応じて、該第２のデジット線から電圧を容量的に減結合し、該減結合することが、該センス増幅器が点火される前に生じ、
データおよび制御信号バシングが、該メモリコントローラ、および該ダイナミックランダムアクセスメモリデバイスに結合される、メモリサブシステム。
【請求項１６】
前記第１の電圧の結合／減結合デバイスが、前記メモリセルがアクセスされることに応じて、該第１のデジット線に電圧を容量的に結合し、該結合することが、該センス増幅器が点火される前に生じる、請求項１５に記載のメモリサブシステム。
【請求項１７】
前記電圧の結合／減結合デバイスのそれぞれは、
出力を有する電圧ドライバであって、該電圧ドライバは該出力から駆動電圧信号を生成するように動作する、電圧ドライバと、
第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該ドライバ出力に結合され、該第２の接続端子は、該電圧の結合／減結合デバイスの該出力に結合される、コンデンサと
を備える、請求項１５に記載のメモリサブシステム。
【請求項１８】
前記センス増幅器が、
Ｎセンス増幅器部分であって、第１および第２のクロス結合されたＮＭＯＳトランジスタを有する、Ｎセンス増幅器と、
Ｐセンス増幅器部分であって、第１および第２のクロス結合されたＰＭＯＳトランジスタを有し、該第１のクロス結合されたＰＭＯＳトランジスタは、該第１のクロス結合されたＮＭＯＳトランジスタに隣接し、該第２のクロス結合されたＰＭＯＳトランジスタは、該第２のクロス結合されたＮＭＯＳトランジスタに隣接する、Ｐセンス増幅器部分と
を備える、請求項１５に記載のメモリサブシステム。
【請求項１９】
メモリコントローラと
ダイナミックランダムアクセスメモリデバイスと
を備える、メモリサブシステムであって、
該ダイナミックランダムアクセスメモリデバイスが、
メモリセルと、
該メモリセルへ結合される第１および第２のデジット線と、
該第１および該第２のセンシング接続へ結合されるセンス増幅器と、
第１および第２のトランジスタであって、該第１のトランジスタは、該第１のセンシング接続と該第１のデジット線との間にて結合され、該第２のトランジスタは、該第２のセンシング接続と該第２のデジット線との間にて結合される、第１および第２のトランジスタと、
第１および第２の電圧の結合／減結合デバイスであって、該第１の電圧の結合／減結合デバイスは、該第１のセンシング接続へ結合される出力を有し、該第２の電圧の結合／減結合デバイスは、該第２のセンシング接続へ結合される出力を有する、第１および第２の電圧の結合／減結合デバイスと
を備え、
該第２の電圧の結合／減結合デバイスが、該メモリセルがアクセスされることに応じて、該第２のセンシング接続から電圧を容量的に減結合し、該減結合することが、該センス増幅器が点火される前に生じ、
データおよび制御信号バシングが、該メモリコントローラ、および該ダイナミックランダムアクセスメモリデバイスに結合される、メモリサブシステム。
【請求項２０】
前記第１の電圧の結合／減結合デバイスが、前記メモリセルがアクセスされることに応じて、該第１のセンシング接続に電圧を容量的に結合し、該結合することが、該センス増幅器が点火される前に生じる、請求項１９に記載のメモリサブシステム。
【請求項２１】
前記電圧の結合／減結合デバイスのそれぞれは、
出力を有する電圧ドライバであって、該電圧ドライバは該出力から駆動電圧信号を生成するように動作する、電圧ドライバと、
第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該ドライバ出力に結合され、該第２の接続端子は、該電圧の結合／減結合デバイスの該出力に結合される、コンデンサと
を備える、請求項１９に記載のメモリサブシステム。
【請求項２２】
前記センス増幅器が、
Ｎセンス増幅器部分であって、第１および第２のクロス結合されたＮＭＯＳトランジスタを有する、Ｎセンス増幅器と、
Ｐセンス増幅器部分であって、第１および第２のクロス結合されたＰＭＯＳトランジスタを有し、該第１のクロス結合されたＰＭＯＳトランジスタは、該第１のクロス結合されたＮＭＯＳトランジスタに隣接し、該第２のクロス結合されたＰＭＯＳトランジスタは、該第２のクロス結合されたＮＭＯＳトランジスタに隣接する、Ｐセンス増幅器部分と
を備える、請求項１９に記載のメモリサブシステム。
【請求項２３】
プロセッサと、
メモリコントローラと、
入力／出力デバイスと、
ダイナミックランダムアクセスメモリデバイスであって、メモリセルのアレイ、複数のデジット線、センス増幅器、および前記デジット線のうち１つに結合された出力を有する電圧の結合／減結合デバイスを有し、ここで、該電圧のデバイスは、該デジット線の別のものへ結合される該メモリセルの一つがアクセスされた後で、該センス増幅器の一つが点火される前に、該デジット線のうちの一つから電圧を容量的に減結合し、該一つのセンス増幅器が、該一つのメモリセルと、両方の該デジット線とに結合される、ダイナミックランダムアクセスメモリデバイスと、
該プロセッサ、該メモリコントローラ、該ダイナミックランダムアクセスメモリデバイス、および該入力／出力デバイスに結合されたデータおよび制御信号バシングと
を備える、コンピュータシステム。
【請求項２４】
プロセッサと、
メモリコントローラと、
入力／出力デバイスと、
ダイナミックランダムアクセスメモリデバイスであって、メモリセルのアレイ、複数のデジット線、センス増幅器、および該センス増幅器のうちの一つの第１のセンシング接続へ結合される出力を有する電圧の結合／減結合デバイスを有し、該一つの増幅器が第２のセンシング接続を有する、ダイナミックランダムアクセスメモリデバイスと
を備えるコンピュータシステムであって、
該電圧のデバイスは、該第２のセンシング接続へ結合されるデジット線に結合される該メモリセルの一つがアクセスされた後で、該一つの増幅器が点火される前に、該第1のセンシング接続から電圧を容量的に減結合し、該センス増幅器が、該一つのメモリセルと、両方の該デジット線とに結合され、
該プロセッサ、該メモリコントローラ、該ダイナミックランダムアクセスメモリデバイス、および該入力／出力デバイスに結合されたデータおよび制御信号バシングと
を備える、コンピュータシステム。
【請求項２５】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）センス増幅器のバイアスセンシング装置であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該装置は、
該第１および第２のデジット線に電圧を印加する手段と、
該メモリセル内の該電荷にアクセスする手段であって、該メモリセルと該第１のデジット線との間の電荷共有は、第１のデジット線バイアス電圧を生成する手段と、
該第２のデジット線から電圧を容量的に減結合することにより、第２のデジット線バイアス電圧を生成する手段と、
該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復する手段と
を備える、装置。
【請求項２６】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）センス増幅器のバイアスセンシング装置であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該装置は、
該第１および第２のデジット線に電圧を印加する手段と、
該メモリセル内の該電荷にアクセスする手段であって、該メモリセルと該第１のデジット線との間の電荷共有は、第１のデジット線バイアス電圧を生成する手段と、
該第２のデジット線から電圧を容量的に減結合することにより、第２のデジット線バイアス電圧を生成する手段と、
該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復する手段と
を備える、装置。
【請求項２７】
ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該方法は、
該第１および第２のデジット線に電圧を印加するステップと、
該メモリセル内の該電荷をアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は、第１のデジット線バイアス電圧を生成する、ステップと、
該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
を包含する、方法。
【請求項２８】
前記センス増幅器を点火することは、前記第１のデジット線バイアス電圧と前記第２のデジット線バイアス電圧との電圧差を比較する、請求項２７に記載の方法。
【請求項２９】
前記第２のデジット線から前記電圧を容量的に減結合することは、該第２のデジット線に印加された該電気的なバイアス電圧を下げる、請求項２７に記載の方法。
【請求項３０】
前記アクセスするステップの後に、上げられた第１のデジット線バイアス電圧を生成するために、電圧を該第１のデジット線に容量的に結合することをさらに包含する、請求項２７に記載の方法。
【請求項３１】
ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１の絶縁トランジスタを介して第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２の絶縁トランジスタを介して第２のデジット線に結合され、該方法は、
該第１および第２のデジット線に電圧を印加するステップと、
該メモリセル内の該電荷をアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は、該第１のデジット線の第１のデジット線バイアス電圧を生成する、ステップと、
該第１のセンシング接続が該第１のデジット線に伝導的に結合されるように該第１の絶縁トランジスタをオンにするステップと、
該第２のセンシング接続が該第２のデジット線に伝導的に結合されるように該第２の絶縁トランジスタをオンにするステップと、
該第１のセンシング接続が該第１のデジット線から電気的に絶縁されるように該第１の絶縁トランジスタをオフにするステップと、
該第２のセンシング接続が該第２のデジット線から絶縁されるように該第２の絶縁トランジスタをオフにするステップと、
該第２のセンシング接続から第２の電圧を容量的に減結合することにより、第２のセンシング接続バイアス電圧を生成するステップと、
該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
を包含する、方法。
【請求項３２】
前記第１の絶縁トランジスタをオンにするステップは、前記第１のデジット線バイアス電圧を前記第１のセンシング接続に転送することにより、第１のセンシング接続バイアス電圧を生成する、請求項３１に記載の方法。
【請求項３３】
前記第２の絶縁トランジスタをオンにするステップは、前記第２のデジット線の前記電圧を前記第２のセンシング接続に転送する、請求項３１に記載の方法。
【請求項３４】
前記センス増幅器を点火することは、前記第１のセンシング接続バイアス電圧と前記第２のセンシング接続バイアス電圧との間の電圧差を比較する、請求項３１に記載の方法。
【請求項３５】
前記第２のセンシング接続から前記第２の電圧を容量的に減結合することは、該第２のセンシング接続の該電圧を下げる、請求項３１に記載の方法。
【請求項３６】
前記第２の絶縁トランジスタをオフにするステップの後に、第１のセンシング接続バイアス電圧を生成するために、前記第１のセンシング接続に前記第１の電圧を容量的に結合することをさらに包含する、請求項３１に記載の方法。
【請求項３７】
前記第１のセンシング接続に前記第１の電圧を容量的に結合するステップは、該第１のセンシング接続における該電圧を上げる、請求項３６に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
従って、ロジック「１」を格納するメモリセルに関しては、検出されたメモリセルデジット線の電圧が参照デジット線のバイアス電圧を下回る前に、リフレッシュ時間が起こらなければならない。さもなければ、ＤＲＡＭは誤ってロジック「０」を検出する。これを避けるためには、リフレッシュ時間の間隔が削減されなければならない。しかしながら、リフレッシュ時間の間隔を削減することによって、ＤＲＡＭデバイス内の電力損失が増加し好ましくない。これは、ＤＲＡＭメモリアレイの物理的寸法が減少するに従って、メモリ容量においてＤＲＡＭメモリアレイが増加するので、次第に問題となってくる。参照デジット線のバイアス電圧を下げることによって、電荷退化からメモリセルにマージンを増加させる結果、リフレッシュ作動（リフレッシュ時間）の間の時間間隔が上昇する。しかしながら、Ｌｅｅらによる、米国特許番号第５，７０１，２６８号などのような、一部の既知のメモリデバイスは、参照および検出メモリセルデジット線の両方の上の電圧をより高い電位にまで駆動する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
ＤＲＡＭメモリデバイスのデジット線にダミーのメモリセルを含むことによって、特定
の参照デジット線のバイアス電圧が下げられることによりリフレッシュ性能を向上させ得ることもまた知られている。このバイアス電圧（閾値）を下げることによって、ロジック「１」を検出する可能性が上昇し、（信頼性を向上させ）したがって、リフレッシュ作動間に必要な時間が上昇する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図２の電気的表現を図１の結合／減結合デバイス１３０、１４０と比較すると、結合／減結合コンデンサ２１０は、結合／減結合コンデンサ１３４および１４４に相当する。また、（ＶＣＳＬ）は信号ドライバ１３２、１４２のそれぞれから生成され、信号ドライバ１３２は、第１の駆動電圧信号（ＶＣＳＬ１）を生成し、信号ドライバ１４２は、第２の駆動電圧信号（ＶＣＳＬ２）を生成する。両方の駆動電圧信号（ＶＳＣＬ）から生成される電圧切り替えの大きさΔＶＳＣＬは、対応するデジット線１０２および１０４に電圧を結合するか、そこから電圧を減結合するのに必要なシグナル伝達を提供する。デジット線２０６の容量（Ｃｄｉｇｉｔｌｉｎｅ）２０４は、デジット線１０２および１０４の寄生容量に相当する。信号ドライバ（１３２または１４２）は、結合／減結合駆動電圧信号（ＶＣＳＬ）を信号回線１３６、１４６に印加し、この信号回線で駆動電圧信号（ＶＣＳＬ）はそれぞれ結合／減結合コンデンサ１３４、１４４から受信される。電圧切り替えの大きさΔＶＣＳＬが切り替える移行方向（低から高へ、または高から低へ）によって、電圧がデジット線に結合されるのか、もしくはデジット線から減結合されるのかを確定される。このように、デジット線（ΔＶＮＯＤＥ）の電圧変化は、電圧がデジット線に結合される（デジット線のバイアス電圧を上げる）のか、電圧がデジット線から減結合される（デジット線のバイアス電圧を下げる）のかによって決まる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
信号ドライバ（１３２または１４２）から生成される電圧切り替えの大きさ（ΔＶＳＣＬ）は通常、結合／減結合の比率を最大化するために、基準点と供給レール（Ｖｃｃ）との間である。電圧切り替えの大きさ（ΔＶＳＣＬ）は、結合／減結合の比率を変えるために、信号ドライバ（１３２または１４２）によって第１と第２との電圧間で変更（上昇または低下）され得ることを留意されたい。信号ドライバ（１３２または１４２）から生成される第１の電圧と第２の電圧とは両方とも、可変であり制御可能である。また、１つ以上の結合／減結合コンデンサは、所与のデジット線と信号ドライバとの間に接続され得る点を留意されたい。