【手続補正書】
【提出日】平成17年10月31日(2005.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックはユーザ設計回路を形成するように相互に結合可能であり、
上記予め設計された論理ブロックのアレイ内の複数の論理ブロック内の各論理ブロックは、上記ユーザ設計回路の動作部分としての通常動作モード、及び上記ユーザ設計回路を試験する際に使用するための凍結動作モードの一方で動作するように選択可能であり、上記凍結動作モードで使用される論理ブロック回路は、ユーザ設計機能を遂行するように上記通常動作モードでも使用されることを特徴とする集積回路。
【請求項２】  上記複数の論理ブロック内の各論理ブロックは、上記複数の論理ブロック内の他の論理ブロックが同時に上記凍結動作モードで動作している間に、上記通常動作モードで動作するように独立的に選択可能であることを特徴とする請求項１に記載の集積回路。
【請求項３】  上記複数の論理ブロックの少なくとも若干における上記ユーザ設計機能は、非逐次機能であることを特徴とする請求項１に記載の集積回路。
【請求項４】  上記非逐次機能は、組合せ機能であることを特徴とする請求項３に記載の集積回路。
【請求項５】  上記複数の論理ブロック内の上記論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロック内の各論理ブロックは１つのフリップフロップとして挙動することを特徴とする請求項３に記載の集積回路。
【請求項６】  上記複数の論理ブロック内の上記論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロックが複数のフリップフロップとして挙動するように上記複数の論理ブロック内の各論理ブロックは１つのフリップフロップとして挙動し、上記複数のフリップフロップは少なくとも１つのデイジーチェーンを形成するように結合されていて、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインし、及び上記アレイからシフトアウトすることができることを特徴とする請求項３に記載の集積回路。
【請求項７】  上記複数の論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロック内の各論理ブロックは第１のラッチ及び第２のラッチで形成されている１つのフリップフロップとして挙動し、上記各フリップフロップに結合される試験クロックの制御の下に、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインさせ、及び上記アレイからシフトアウトさせ、上記試験クロックは各関連するフリップフロップ内の上記第１のラッチ及び上記第２のラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに更に結合されていることを特徴とする請求項６に記載の集積回路。
【請求項８】  上記論理ブロックの上記アレイの論理ブロック間に散在している他のロジックを更に備え、上記他のロジックは、上記ユーザ設計回路を形成するように上記論理ブロックのアレイに結合可能であることを特徴とする請求項１に記載の集積回路。
【請求項９】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックのアレイはユーザ設計回路を形成するように結合可能であり、
上記論理ブロックのアレイ内の各論理ブロックは、上記ユーザ設計回路の動作部分としての通常動作モード、及び凍結動作モードの一方で動作可能であるように予め設計されており、各論理ブロックは、上記論理ブロックのアレイ内の他の論理ブロックが同時に上記凍結動作モードで動作している間に、上記アレイ内の他の論理ブロックには無関係に、上記通常動作モードで動作させるように選択可能であり、
上記凍結動作モードで使用される論理ブロック回路は、上記論理ブロックの若干においては逐次機能であり、上記論理ブロックの他においては非逐次機能であるユーザ設計機能を遂行するように上記通常動作モードでも使用され、
上記各論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記各論理ブロックはそれぞれ１つのフリップフロップとして挙動することを特徴とする集積回路。
【請求項１０】  上記論理ブロックのアレイの論理ブロック間に散在している他のロジックを更に備え、上記他のロジックは上記ユーザが限定した回路を形成するように上記論理ブロックのアレイに結合可能であることを特徴とする請求項９に記載の集積回路。
【請求項１１】  上記論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記論理ブロックが複数のフリップフロップとして挙動するように上記複数の論理ブロック内の各論理ブロックは１つのフリップフロップとして挙動し、上記複数のフリップフロップは複数のデイジーチェーンを形成するように結合されていることを特徴とする請求項９に記載の集積回路。
【請求項１２】  上記複数のフリップフロップ内の上記各フリップフロップに結合される試験クロックの制御の下に、試験値を上記複数のデイジーチェーンを介して上記アレイ内にシフトインさせ、及び上記アレイからシフトアウトさせることができることを特徴とする請求項１１に記載の集積回路。
【請求項１３】  各フリップフロップは第１のラッチ及び第２のラッチで形成されており、上記試験クロックは各関連するフリップフロップ内の上記第１のラッチ及び上記第２のラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに更に結合されていることを特徴とする請求項１２に記載の集積回路。
【請求項１４】  上記論理ブロックのアレイ内の論理ブロックは行及び列に配列され、それぞれの行内の各論理ブロックは上記それぞれの行に組合わされた行モードラインに結合され、それぞれの列内の各論理ブロックは上記それぞれの列に組合わされた列モードラインに結合され、各論理ブロックは、上記論理ブロックのアレイ内の他の論理ブロックが同時に上記凍結動作モードで動作している間に、上記行モードライン及び上記列モードライン上を運ばれている信号によって上記通常動作モードで動作するように選択されることを特徴とする請求項９に記載の集積回路。
【請求項１５】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックのアレイはユーザ設計回路を形成するように相互に結合可能であり、
上記予め設計された論理ブロックは、第１の動作モードにおいては複数のデイジーチェーン化されたフリップフロップを形成するように構成可能に予め設計されており、上記各フリップフロップはマスタラッチ及びスレーブラッチを有し、試験の目的で上記ユーザ設計回路の状態を制御するためにデータ値が上記フリップフロップ内へシフトインされ、上記ユーザ設計回路の状態を観測するためにデータが上記フリップフロップからシフトアウトされ、上記データ値が上記フリップフロップ内へシフトインされた時には独立データ値を各フリップフロップの上記マスタラッチ及び上記スレーブラッチ内へシフトインさせることができ、上記データ値が上記フリップフロップからシフトアウトされた時には独立データ値を各フリップフロップの上記マスタラッチ及び上記スレーブラッチからシフトアウトさせることができることを特徴とする集積回路。
【請求項１６】  上記予め設計された論理ブロックは各々、第２の動作モードにおいてユーザ設計機能を形成するように構成可能であることを特徴とする請求項１５に記載の集積回路。
【請求項１７】  上記予め設計された論理ブロックの少なくとも若干においては、上記ユーザ設計機能は非逐次機能であることを特徴とする請求項１６に記載の集積回路。
【請求項１８】  上記各フリップフロップに動作的に結合されている試験クロックを更に含み、上記試験クロックは各関連するフリップフロップ内の上記マスタラッチ及び上記スレーブラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに更に結合されていることを特徴とする請求項１５に記載の集積回路。
【請求項１９】  集積回路であって、
列及び行で形成された予め設計された論理ブロックのアレイを備え、上記論理ブロックはユーザ設計回路を形成するように結合可能であり、
上記予め設計された論理ブロックは、第１の動作モードにおいて複数のデイジーチェーン化されたフリップフロップを形成するように選択的に構成可能に予め設計されており、上記各論理ブロックは、第２の動作モードにおいて上記アレイ内の他の論理ブロックには無関係にユーザ設計機能を実現するように選択的に構成可能であり、
複数の行モード選択ライン及び複数の列モード選択ラインを更に備え、上記アレイ内の論理ブロックの各行は上記複数の行モード選択ラインの１つに組合わされ、上記アレイ内の論理ブロックの各列は上記複数の列モード選択ラインの１つに組合わされており、
上記論理ブロックのアレイ内の各論理ブロックは、それぞれの行モード選択ラインと、それぞれの列モード選択ラインとに結合されているアドレス可能なモード制御ロジックを含み、上記アドレス可能なモード制御ロジックは、上記それぞれの行モード選択ライン及びそれぞれの列モード選択ライン上を運ばれている信号をデコードして、上記論理ブロックが上記第１の動作モードで動作するように選択されているのか、または上記第２の動作モードで動作するように選択されているのかを指示するようになっており、
上記フリップフロップに動作的に結合されている試験クロックを更に備えていることを特徴とする集積回路。
【請求項２０】  上記試験クロックは、各関連するフリップフロップ内の上記マスタラッチ及び上記スレーブラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに結合されていることを特徴とする請求項１９に記載の集積回路。
【請求項２１】  上記試験クロックは、上記論理ブロックの行内の各関連するフリップフロップ内の上記マスタラッチ及び上記スレーブラッチの各々への上記試験クロックを同時に独立的に可能化及び不能化することができる制御ロジックに結合されていることを特徴とする請求項２０に記載の集積回路。
【請求項２２】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックはユーザ設計回路を形成するように結合可能であり、
上記論理ブロックのアレイ内の各論理ブロックは、少なくとも１つのモード選択ラインに結合されているアドレス可能なモード制御ロジックを含み、上記アドレス可能なモード制御ロジックは、上記少なくとも１つのモード選択ライン上を運ばれている信号をデコードして上記論理ブロックが上記ユーザ設計回路を試験する際に使用される第１の動作モードで動作するように選択されているのか、または少なくとも第２の動作モードで動作するように選択されているのかを指示するようになっており、各論理ブロックは、上記アレイ内の他の論理ブロックが同時に上記第１の動作モードで動作している間に、上記少なくとも１つのモード選択ライン上を運ばれている信号によって上記第２の動作モードで動作するように選択されることを特徴とする集積回路。
【請求項２３】  上記論理ブロックのアレイ内の論理ブロックは行及び列に配列され、上記少なくとも１つのモード選択ラインは複数の行モード選択ラインを含み、
複数の列モード選択ラインを更に含み、それぞれの行内の各論理ブロックは上記それぞれの行に組合わされている行モードラインに結合され、それぞれの列内の各論理ブロックは上記それぞれの列に組合わされている列モードラインに結合され、各論理ブロックは、上記アレイ内の他の論理ブロックが同時に上記第１の動作モードで動作している間に、上記行モードライン及び上記列モードライン上を運ばれている信号によって上記第２の動作モードで動作するように選択されることを特徴とする請求項２２に記載の集積回路。
【請求項２４】  上記第１の動作モードは通常動作モードであり、上記第２の動作モードは凍結動作モードであることを特徴とする請求項２３に記載の集積回路。
【請求項２５】  上記凍結動作モードに使用される論理ブロック回路は、若干の上記論理ブロックにおいては逐次機能であり、他の上記論理ブロックにおいては非逐次機能であるユーザ設計機能を遂行するために上記通常動作モードでも使用され、
上記各論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記各論理ブロックはそれぞれ１つのフリップフロップとして挙動することを特徴とする請求項２４に記載の集積回路。
【請求項２６】  ユーザ設計回路を形成するように結合されている予め設計された論理ブロックのアレイからなる集積回路を試験する方法であって、上記論理ブロックは通常動作モード及び凍結動作モードで動作するように選択可能であり、凍結動作モードで動作するように選択されている場合には上記論理ブロックは複数のデイジーチェーン化されたフリップフロップとして挙動し、各フリップフロップはマスタラッチ及びスレーブラッチを有し、上記方法は、
上記論理ブロックを上記凍結動作モードに配置するステップと、
上記論理ブロックが上記凍結動作モードにある間に、刺激データを上記複数のデイジーチェーン化されたフリップフロップを介して上記予め設計された論理ブロックのアレイ内へシフトインさせるステップと、
少なくとも１つの予め設計された論理ブロックを上記通常動作モードに選択的に配置するステップと、
上記予め設計された論理ブロックを再度上記凍結動作モードに配置し、それによって、得られたデータを捕捉するステップと、
上記論理ブロックが上記凍結動作モードにある間に、上記得られたデータを上記複数のデイジーチェーン化されたフリップフロップを介して上記予め設計された論理ブロックのアレイからシフトアウトさせるステップと、
を含んでいることを特徴とする方法。
【請求項２７】  上記少なくとも１つの予め設計された論理ブロックを上記通常動作モードに選択的に配置するステップは、上記少なくとも１つの予め設計された論理ブロックを、他の予め設計された論理ブロックが同時に上記凍結動作モードで動作している間に、上記通常動作モードに選択的に配置するステップを含んでいることを特徴とする請求項２６に記載の方法。
【請求項２８】  上記少なくとも１つの予め設計された論理ブロックを上記通常動作モードに選択的に配置するステップは、上記予め設計された論理ブロックを全て上記通常動作モードに配置するステップを含んでいることを特徴とする請求項２６に記載の方法。
【請求項２９】  上記予め設計された論理ブロックのアレイ内へ刺激データをシフトインさせるステップは、専用試験クロックの制御の下に遂行されることを特徴とする請求項２６に記載の方法。
【請求項３０】  刺激データを上記予め設計された論理ブロックのアレイ内へシフトインさせるステップは、独立データ値を各マスタラッチ及びスレーブラッチ内へシフトインさせるステップを含み、
上記得られたデータを上記予め設計された論理ブロックのアレイからシフトアウトさせるステップは、独立データ値を各マスタラッチ及びスレーブラッチからシフトアウトさせるステップを含んでいる
ことを特徴とする請求項２９に記載の方法。
【請求項３１】  上記独立データ値を各マスタラッチ及びスレーブラッチ内へシフトインさせるステップは、各マスタラッチ及びスレーブラッチへの上記試験クロックをそれぞれ選択的に不能化させるステップを含み、
上記独立データ値を各マスタラッチ及びスレーブラッチからシフトアウトさせるステップは、各マスタラッチ及びスレーブラッチへの上記試験クロックをそれぞれ選択的に可能化させるステップを含んでいる
ことを特徴とする請求項３０に記載の方法。
【請求項３２】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックは、それぞれ論理入力と論理出力を有し且つユーザ設計回路を形成するように相互に結合可能であり、
上記予め設計された論理ブロックのアレイ内の複数の論理ブロックにおいて、少なくとも１つの論理ブロックは、通常動作モード又は凍結動作モードで動作するように上記複数の論理ブロックに対して独立的に選択可能であり、上記通常動作モードは、上記ユーザ設計回路の一部として使用するためのものであり、上記通常動作モードは、逐次動作モード又は組合せ動作モードのいずれかを含み、上記凍結動作モードにおいて、論理ブロック回路は、その論理入力が上記ユーザ設計回路からの信号から隔離され、ロードされた試験値を論理出力に保持することを特徴とする集積回路。
【請求項３３】  上記論理ブロックのアレイ内の論理ブロックは行及び列に配列され、それぞれの行内の各論理ブロックは上記それぞれの行に組合わされた行モードラインに接続され、それぞれの列内の各論理ブロックは上記それぞれの列に組合わされた列モードラインに結合され、各論理ブロックは、上記論理ブロックのアレイ内の他の論理ブロックが同時に上記凍結動作モードで動作している間に、上記行モードライン及び上記列モードライン上を運ばれている信号によって上記通常動作モードで動作するように選択されることを特徴とする請求項３２に記載の集積回路。
【請求項３４】  上記複数の論理ブロック内の上記論理ブロックの１つが上記凍結動作モードで動作するように選択されている場合には、上記選択された論理ブロックは１つのフリップフロップとして挙動することを特徴とする請求項３２に記載の集積回路。
【請求項３５】  上記複数の論理ブロック内の上記論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロックが複数のフリップフロップとして挙動するように、上記複数の論理ブロック内の各論理ブロックは、１つのフリップフロップとして挙動し、上記複数のフリップフロップは少なくとも１つのデイジーチェーンを形成するように相互に結合されていて、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインし、及び上記アレイからシフトアウトすることができることを特徴とする請求項３２に記載の集積回路。
【請求項３６】  上記複数の論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロック内の各論理ブロックは第１のラッチ及び第２のラッチで形成されている１つのフリップフロップとして挙動し、上記各フリップフロップに伝送される試験クロックの制御の下に、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインさせ、及び上記アレイからシフトアウトさせ、上記試験クロックは、各関連するフリップフロップ内の上記第１のラッチ及び上記第２のラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに、更に伝送されていることを特徴とする請求項３５に記載の集積回路。
【請求項３７】  上記論理ブロックの上記アレイの論理ブロック間に散在している他のロジックを更に備え、上記他のロジックは、上記ユーザ設計回路を形成するように上記論理ブロックのアレイに接続されていることを特徴とする請求項３２に記載の集積回路。
【請求項３８】  上記予め設計された論理ブロックのアレイ内の少なくとも１つの論理ブロックは、上記通常動作モード及び上記凍結動作モードで使用される論理ブロック回路を更に備え、
上記通常動作が組合せ論理か逐次論理かに関わらず、上記通常動作モード時に上記論理ブロックを通過する信号が上記凍結動作モードで使用される論理ブロックも通過するように、上記凍結動作モードで使用される論理ブロック回路は、上記通常動作モードで使用される論理ブロック回路と統合されて該論理ブロック回路と一体不可分とされていることを特徴とする請求項３２に記載の集積回路。
【請求項３９】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックは、それぞれ論理ブロック回路を有し且つユーザ設計回路を形成するように相互に結合可能であり、
上記予め設計された論理ブロックのアレイ内の複数の論理ブロックにおいて、各論理ブロックの論理ブロック回路は、通常動作モード又は凍結動作モードで動作してユーザ設計機能を実行し且つ上記ユーザ設計回路の試験に使用するための隔離動作モードで動作するように構成可能であり、
上記通常動作モード又は逐次動作モード時に上記論理ブロック回路を通過する信号が上記隔離動作モードで使用される論理ブロック回路も通過するように、上記隔離動作モードで使用される上記予め設計された論理ブロックのそれぞれの論理ブロック回路は、上記通常動作モード及び上記逐次動作モードで使用される論理ブロック回路と統合されて該論理ブロック回路と一体不可分とされていることを特徴とする集積回路。
【請求項４０】  上記論理ブロックの上記アレイの論理ブロック間に散在している他のロジック回路を更に備え、上記他のロジック回路は、上記ユーザ設計回路を形成するように上記論理ブロックのアレイに結合可能であることを特徴とする請求項３９に記載の集積回路。
【請求項４１】  上記複数の論理ブロックの論理ブロック回路が上記隔離動作モードで動作するように選択されている場合には、上記複数の論理ブロックの論理ブロック回路が複数のフリップフロップとして挙動するように上記複数の論理ブロックにおける各論理ブロックの論理ブロック回路は、１つのフリップフロップとして挙動し、上記複数のフリップフロップは、複数のデイジーチェーンを形成するように結合されていることを特徴とする請求項３９に記載の集積回路。
【請求項４２】  上記複数のフリップフロップ内の上記各フリップフロップに結合される試験クロックの制御の下に、試験値を上記複数のデイジーチェーンを介して上記アレイ内にシフトインさせ、及び上記アレイからシフトアウトさせることができることを特徴とする請求項４１に記載の集積回路。
【請求項４３】  各フリップフロップは、第１のラッチ及び第２のラッチで形成されており、上記試験クロックは、各関連するフリップフロップ内の上記第１のラッチ及び上記第２のラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに更に伝送されていることを特徴とする請求項４２に記載の集積回路。
【請求項４４】  上記論理ブロックのアレイ内の論理ブロックは行及び列に配列され、それぞれの行内の各論理ブロックの論理ブロック回路は上記それぞれの行に組合わされた行モードラインに接続され、それぞれの列内の各論理ブロックの論理ブロック回路は上記それぞれの列に組合わされた列モードラインに結合され、各論理ブロックの論理ブロック回路は、上記論理ブロックのアレイ内の他の論理ブロックの他の論理ブロック回路が同時に上記凍結動作モードで動作している間に、上記行モードライン及び上記列モードライン上を運ばれている信号によって上記組合せ論理動作モード又は上記逐次論理動作モードのいずれかで動作するように選択可能であることを特徴とする請求項３９に記載の集積回路。
【請求項４５】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックはユーザ設計回路を形成するように結合可能であり、
上記論理ブロックのアレイ内の各論理ブロックは、少なくとも１つのモード選択ラインに結合されているアドレス可能なモード制御ロジックを含み、上記アドレス可能なモード制御ロジックは、上記少なくとも１つのモード選択ライン上を運ばれている信号をデコードして上記論理ブロックが上記ユーザ設計回路から隔離される上記凍結動作モードで動作するように選択されているのか、又は、上記論理ブロックが逐次動作モード又は組合せ動作モードのいずれかで機能する通常動作モードで動作するように選択されているのかを指示するようになっており、
少なくとも１つの論理ブロックは、上記論理ブロックのアレイ内の他の論理ブロックが同時に上記通常動作モードで動作している間に、上記少なくとも１つのモード選択ライン上を運ばれている信号によって上記凍結動作モードで動作するように選択可能であることを特徴とする集積回路。
【請求項４６】  上記複数の論理ブロック内の上記論理ブロックの１つが上記凍結動作モードで動作するように選択されている場合には、上記選択された論理ブロックは１つのフリップフロップとして挙動することを特徴とする請求項４５に記載の集積回路。
【請求項４７】  上記複数の論理ブロック内の上記論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロックが複数のフリップフロップとして挙動するように、上記複数の論理ブロック内の各論理ブロックは、１つのフリップフロップとして挙動し、上記複数のフリップフロップは、少なくとも１つのデイジーチェーンを形成するように相互に結合されていて、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインし、及び上記アレイからシフトアウトすることができることを特徴とする請求項４５に記載の集積回路。
【請求項４８】  上記複数の論理ブロックが上記凍結動作モードで動作するように選択されている場合には、上記複数の論理ブロック内の各論理ブロックは、第１のラッチ及び第２のラッチで形成されている１つのフリップフロップとして挙動し、上記各フリップフロップに伝送される試験クロックの制御の下に、試験値を上記デイジーチェーンを介して上記アレイ内にシフトインさせ、及び上記アレイからシフトアウトさせ、上記試験クロックは各関連するフリップフロップ内の上記第１のラッチ及び上記第２のラッチの各々への上記試験クロックを独立的に可能化及び不能化することができる制御ロジックに更に伝送されていることを特徴とする請求項４７に記載の集積回路。
【請求項４９】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックはユーザ設計回路を形成するように結合可能であり、
上記予め設計された論理ブロックのアレイ内の複数の論理ブロックにおいて、少なくとも１つの論理ブロックは、複数の通常動作モードの１つで動作してユーザ設計機能を実行し且つ上記ユーザ設計回路の試験に使用するための隔離動作モードで動作するように構成可能であり、
上記アレイは、複数のモード選択ラインを更に含み、少なくとも１つのそれぞれのモード選択ラインは、それぞれの論理ブロックに接続され、上記複数の論理ブロックの各論理ブロックは、上記複数の論理ブロック内の他の論理ブロックが同時に上記隔離動作モードで動作している間に、上記複数の通常動作モードの１つで動作するようにモード選択ラインを使用して独立的に選択可能であることを特徴とする集積回路。
【請求項５０】  上記通常動作モードは、上記ユーザ設計回路の一部として使用するためのものであり、上記通常動作モードは、逐次動作モード又は組合せ動作モードのいずれかを含み、上記凍結動作モードにおいて、論理ブロックは、上記ユーザ設計回路からの信号から隔離されていることを特徴とする請求項４９に記載の集積回路。
【請求項５１】  上記予め設計された論理ブロックのアレイ内の少なくとも１つの論理ブロックは、上記複数の通常動作モード及び上記凍結動作モードで使用される論理ブロック回路を更に備え、
上記通常動作モード時に上記論理ブロック回路を通過する信号が上記凍結動作モードで使用される論理ブロック回路も通過するように、上記凍結動作モードで使用される論理ブロック回路は、上記複数の通常動作モードで使用される上記論理ブロック回路と統合されて該論理ブロック回路と一体不可分であることを特徴とする請求項４９に記載の集積回路。
【請求項５２】  集積回路であって、
予め設計された論理ブロックのアレイを備え、上記予め設計された論理ブロックはユーザ設計回路を形成するように結合可能であり、
上記予め設計された論理ブロックのアレイ内の複数の論理ブロックにおいて、各論理ブロックは、上記ユーザ設計回路の動作部分として組合せ動作モード又は逐次動作モードのいずれかで動作し且つ上記論理ブロックが上記ユーザ設計回路から隔離される凍結動作モードで動作するように選択可能であり、
上記アレイは、複数の列選択ライン及び複数の行選択ラインを更に含み、１つのそれぞれの列選択ライン及び行選択ラインは、それぞれの論理ブロックに接続され、上記複数の論理ブロックの各論理ブロックは、上記複数の論理ブロック内の他の論理ブロックが同時に上記凍結動作モードで動作している間に、上記組合せ動作モード又は上記逐次動作モードで動作するように行選択ライン及び列選択ラインを使用して独立的に選択可能であることを特徴とする集積回路。
【請求項５３】  上記予め設計された論理ブロックのアレイ内の少なくとも１つの論理ブロックは、上記組合せ動作モード、上記逐次動作モード及び上記凍結動作モードで使用される論理ブロック回路を更に備え、
上記組合せ動作モード又は上記逐次動作モード時に上記論理ブロック回路を通過する信号が上記凍結動作モードで使用される論理ブロック回路も通過するように、上記凍結動作モードで使用される論理ブロック回路は、上記組合せ動作モード及び上記逐次動作モードで使用される上記論理ブロック回路と統合されて該論理ブロック回路と一体不可分であることを特徴とする請求項５２に記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
シフト動作が完了すると、区分マスクが印加される。区分マスクは、選択された（“Ｘ”でマークされている）ＳＴＬＢだけを通常に作動させ、他のＳＴＬＢは凍結させたままとして刺激値を送り出させる。このようにするためにモード選択値を列モード選択ライン１２１２jに印加すると、ＳＴＬＢが作動している第１の行内の列上にのみ論理低値が現れるようになる。モード選択値は、行モード選択ライン１２１６jにも印加されるので、１つの行だけが、即ち第１の行が論理低値を有するようになる。即ち、図１５の例では、行０が最初に試験される。列４の行０内のＳＴＬＢだけを作動させるために、列７：０に印加される値は１１１０１１１１であり、行７：０に印加される値は１１１１１１１０である。行０内の選択されたＳＴＬＢが作動し終わると、行１内の選択されたＳＴＬＢが同じようにして、例えば列７：０に１０１１１１１０のマスクを印加し、行７：０に１１１１１１０１のマスクを印加することによって作動させられる。一時に１つの行だけを作動させるように選択されているが、本発明のさまざまな実施の形態では２以上の列を選択することができることに注目されたい。当分野に精通していれば理解されるように、本発明の他の実施の形態は、一時に２以上の行を選択できるが、一時に１つの列だけを選択するようになっている。全ての行内の全ての選択されたＳＴＬＢが作動し終わるまで、各行のためにこのサイクルが繰り返される。全ての行内の全てのＳＴＬＢがその分割のために作動し終わると、全てのＳＴＬＢは再度凍結される。次いで、ＴＣＬＫを印加することによってシフト動作が遂行され、列デイジーチェーン態様で捕捉されたデータが観測のためにシフトアウトされる。次に新しい区分が選択され、手順（即ち、刺激データのシフトイン、選択されたＳＴＬＢの行毎の作動、及び捕捉されたデータのシフトアウト）が繰り返される。幾つかの区分が必要であろうから、各ＳＴＬＢは少なくとも１回は作動させられる。本発明の発明者らは、本発明によって設計された約40,000の機能ブロックを有するゲートアレイの場合、アレイ４１０を完全に試験するためには約１ダースの区分が必要であることを見出した。