【事件の表示】
　特願２０００−１９９９００「半導体集積回路」拒絶査定不服審判事件〔平成１４年１月２５日出願公開、特開２００２−２５２８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年６月３０日の特許出願であって、平成２１年７月２７日付けの拒絶理由通知に対して同年１０月５日に意見書及び手続補正書が提出されたが、平成２２年７月３０日付けで拒絶査定がなされ、それに対して、同年１０月２９日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜１４に係る発明は、平成２１年１０月５日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
「【請求項１】
　揮発性のメモリセルを有する第１の記憶部と、
　不揮発性のメモリセルを有する第２の記憶部と、
　外部からの複数の制御信号を受けるための複数の制御端子と、
　前記第１の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子と、を備え、
　前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第１の組合せに応じて前記第１の記憶部の動作内容が指示され、前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第２の組合せに応じて前記第２の記憶部の動作内容が指示されるように構成されている、ことを特徴とする半導体集積回路。」
　
第３．引用刊行物に記載された発明
１．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−１７２２８４号公報（以下「引用例」という。）には、図１〜５と共に、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
この発明はモードプリセット回路及び半導体装置ならびにシステムに関し、例えば、所定のクロック信号に従って同期動作するシンクロナスＤＲＡＭ（ランダムアクセスメモリ）及びそのモードプリセット回路ならびにシンクロナスＤＲＡＭを含むコンピュータ等に利用して特に有効な技術に関する。
　
ｂ．「【０００９】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＤＲＡＭの一実施例のブロック図が示されている。
【００１０】
図１において、この実施例のシンクロナスＤＲＡＭは一対のバンクＢＮＫ０及びＢＮＫ１を備え、これらのバンクのそれぞれは、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹと、直接周辺回路となるロウアドレスデコーダＲＤ、センスアンプＳＡ及びカラムアドレスデコーダＣＤと、ライトアンプ及びリードアンプをそれぞれ含むメインアンプＭＡとを備える
【００１１】
バンクＢＮＫ０及びＢＮＫ１を構成するメモリアレイＭＡＲＹは、特に制限されないが、図の垂直方向に平行して配置される実質２，０４８本のワード線と、水平方向に平行して配置される実質４，０９６組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる実質２，０４８×４，０９６個つまり８，３８８，６０８個のダイナミック型メモリセルがそれぞれ格子状に配置される
　
ｃ．「【００１２】
バンクＢＮＫ０及びＢＮＫ１のメモリアレイＭＡＲＹを構成するワード線は、対応するロウアドレスデコーダＲＤに結合され、それぞれ択一的に選択状態とされる。これらのロウアドレスデコーダＲＤには、ロウアドレスバッファＲＢから最上位ビットを除く１１ビットの内部アドレス信号Ｘ０〜Ｘ１０が共通に供給され、
また、ロウアドレスバッファＲＢには、アドレス入力端子Ａ０〜Ａ１１からモードプリセット回路ＭＰならびに内部アドレスバスＳＡ０〜ＳＡ１１を介して１２ビットのＸアドレス信号ＡＸ０〜ＡＸ１１が時分割的に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＲＬが供給される
【００１３】ロウアドレスバッファＲＢは、アドレス入力端子Ａ０〜Ａ１１、モードプリセット回路ＭＰならびに内部アドレスバスＳＡ０〜ＳＡ１１を介して入力されるＸアドレス信号ＡＸ０〜ＡＸ１１を内部制御信号ＲＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ１１を形成する。
このうち、最上位ビットの内部アドレス信号Ｘ１１は、バンク選択回路ＢＳに供給され、その他の内部アドレス信号Ｘ０〜Ｘ１０は、バンクＢＮＫ０及びＢＮＫ１のロウアドレスデコーダＲＤに共通に供給される。
　
ｄ．「【００２３】シンクロナスＤＲＡＭは、その入力端子が内部アドレスバスＳＡ０〜ＳＡ１１に共通結合されたモードレジスタＭＲを備える。このモードレジスタＭＲには、タイミング発生回路ＴＧから内部制御信号ＭＬが供給される。
【００２４】
モードレジスタＭＲは、ＭＲＳ（モードレジスタセット）コマンドが実行されるとき、前段のアクセス装置からアドレス入力端子Ａ０〜Ａ１１を介して入力され又はモードプリセット回路ＭＰから出力されるモードレジスタデータを内部制御信号ＭＬに従って取り込み、保持する。これらのモードレジスタデータは、シンクロナスＤＲＡＭの動作モード設定に供され、バーストモードにおけるバースト長やバーストタイプならびにＣＡＳレイテンシー等を決定する
【００２５】
この実施例において、シンクロナスＤＲＡＭは、さらに、動作モードの設定に供されるモードプリセット回路ＭＰと、内部回路のタイミング制御に供されるタイミング発生回路ＴＧとを備える。このうち、モードプリセット回路ＭＰには、図示されない前段のアクセス装置からアドレス入力端子Ａ０〜Ａ１１を介してＸアドレス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ８が時分割的に供給されるとともに、起動制御信号となるチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、モードプリセットイネーブル信号ＭＰＥＢならびにクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫが供給される。また、タイミング発生回路ＴＧには、モードプリセット回路ＭＰから各起動制御信号に対応する内部チップ選択信号ＳＣＳＢ、内部ロウアドレスストローブ信号ＳＲＡＳＢ、内部カラムアドレスストローブ信号ＳＣＡＳＢならびに内部ライトイネーブル信号ＳＷＥＢが供給されるとともに、クロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫに対応する内部クロックイネーブル信号ＳＣＫＥ及び内部クロック信号ＳＣＬＫが供給される。モードプリセット回路ＭＰには、さらに、電源電圧供給端子ＶＣＣを介して電源電圧ＶＣＣが供給される。
　
ｅ．「【００２６】
モードプリセット回路ＭＰは、コマンドメモリＣＭ及びコマンド選択回路ＣＳＬを含み、電源投入時、所定の手順に従ってシンクロナスＤＲＡＭを予め指定された動作モードに設定する機能を有する。また、タイミング発生回路ＴＧは、モードプリセット回路ＭＰを介して供給される内部チップ選択信号ＳＣＳＢ、内部ロウアドレスストローブ信号ＳＲＡＳＢ、内部カラムアドレスストローブ信号ＳＣＡＳＢ、内部ライトイネーブル信号ＳＷＥＢならびに内部クロックイネーブル信号ＳＣＫＥ及び内部クロック信号ＳＣＬＫをもとに、上記各種の内部制御信号を選択的に形成し、シンクロナスＤＲＡＭの各部に供給する。なお、モードプリセット回路ＭＰの具体的構成については、後で詳細に説明する。
　
ｆ．「【００２７】
図２には、図１のシンクロナスＤＲＡＭに含まれるモードプリセット回路ＭＰの一実施例のブロック図が示されている。同図をもとに、モードプリセット回路ＭＰの具体的構成及び動作ならびにその特徴について説明する
【００２８】
図２において、この実施例のモードプリセット回路ＭＰは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）又はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリからなるコマンドメモリＣＭ
【００２９】
ここで、コマンドメモリＣＭは、所定の不揮発性メモリセルが格子状に配置されてなるメモリアレイＣＡＲＹと、アドレスデコーダＡＤ、書き込み回路ＷＣならびに読み出し回路ＲＣを含む。
【００３０】
一方、書き込み回路ＷＣには、コマンドメモリＣＭの書き込みつまりコマンドメモリライトモード時、対応する入力バッファＩＢを介して書き込みデータとなるアドレス信号Ａ０〜Ａ１１、チップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢが供給され、モードプリセットコントローラＭＰＳＣから内部制御信号ＭＷが供給される。また、読み出し回路ＲＣには、モードプリセットコントローラＭＰＳＣから内部制御信号ＭＲが供給され、その読み出しデータは、内部アドレス信号ＭＡ０〜ＭＡ１１、内部チップ選択信号ＭＣＳＢ、内部ロウアドレスストローブ信号ＭＲＡＳＢ、内部カラムアドレスストローブ信号ＭＣＡＳＢならびに内部ライトイネーブル信号ＭＷＥＢとしてコマンド選択回路ＣＳＬの対応する一方の入力端子に供給される。
　
ｇ．「【００３２】
一方、モードプリセットコントローラＭＰＳＣは、モードプリセットイネーブル信号ＭＰＥＢがロウレベルとされシンクロナスＤＲＡＭがコマンドメモリライトモードとされるとき、あるいはシンクロナスＤＲＡＭの電源投入を受けて電圧識別回路ＶＤＥＴの出力信号ＶＤがハイレベルとされるとき、クロック信号ＣＬＫに従ってリセット用内部制御信号ＲＳ及びカウントアップ用内部制御信号ＣＵを選択的に形成し、アドレスカウンタＡＣＴＲに供給する。また、コマンドメモリライトモード時には、コマンドメモリＣＭの書き込み回路ＷＣに対する内部制御信号ＭＷをハイレベルとし、シンクロナスＤＲＡＭの電源投入時には、読み出し回路ＲＣに対する内部制御信号ＭＲとコマンド選択回路ＣＳＬに対する内部制御信号ＳＣ及び内部クロックイネーブル信号ＭＣＫＥをハイレベルとする。アドレスカウンタＡＣＴＲは、内部制御信号ＲＳのハイレベルを受けてその計数値をリセットし、内部制御信号ＣＵに従って歩進動作を行う
【００３３】次に、コマンドメモリＣＭのアドレスデコーダＡＤは、アドレスカウンタＡＣＴＲの出力信号をデコードして、メモリアレイＣＡＲＹの指定アドレスを順次択一的に選択する。
また、コマンドメモリＣＭの書き込み回路ＷＣは、内部制御信号ＭＷのハイレベルを受けて選択的に動作状態とされ、書き込みデータつまりアドレス信号Ａ０〜Ａ１１，チップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをメモリアレイＣＡＲＹの選択されたアドレスに書き込む。
　
ｈ．「【００４１】
ところで、シンクロナスＤＲＡＭのコマンドは、図５に示されるように、起動制御信号となるチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢの組み合わせによって選択的に指定される。また、モードプリセットイネーブル信号ＭＰＥＢがロウレベルとされるとき、シンクロナスＤＲＡＭはコマンドメモリライトモードとなり、モードプリセット回路ＭＰのコマンドメモリＣＭには、チップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをコマンドメモリデータとする書き込み動作が行われる。これらのコマンドメモリデータは、前述のように、シンクロナスＤＲＡＭの電源投入時、クロック信号ＣＬＫに同期して順次読み出され、動作モードのプリセットに供される
【００４２】
一方、ＭＲＳコマンドが実行されシンクロナスＤＲＡＭがモードレジスタセットサイクルとされるとき、アドレス信号Ａ０〜Ａ１１つまり内部アドレス信号ＭＡ０〜ＭＡ１１すなわちＳＡ０〜ＳＡ１１は、モードレジスタデータとしてモードレジスタＭＲに書き込まれ、シンクロナスＤＲＡＭの動作モードを決定する。すなわち、モードレジスタデータとなるアドレス信号Ａ０〜Ａ１１の下位３ビットＡ０〜Ａ２は、図６に示されるように、シンクロナスＤＲＡＭのバースト長を決定し、次位ビットＡ３はそのバーストタイプを決定する。また、次の３ビットＡ４〜Ａ６は、シンクロナスＤＲＡＭのＣＡＳレイテンシーを決定し、最上位の４ビットＡ８〜Ａ１１は、例えばシンクロナスＤＲＡＭの書き込みモードを決定するためのオペコードとなる
　
２．ここにおいて、００１１段落の「バンクＢＮＫ０及びＢＮＫ１を構成するメモリアレイＭＡＲＹは、特に制限されないが、図の垂直方向に平行して配置される実質２，０４８本のワード線と、水平方向に平行して配置される実質４，０９６組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる実質２，０４８×４，０９６個つまり８，３８８，６０８個のダイナミック型メモリセルがそれぞれ格子状に配置される。これにより、バンクＢＮＫ０及びＢＮＫ１のそれぞれは、いわゆる８メガビットの記憶容量を有するものとされ、シンクロナスＤＲＡＭ全体は、その２倍つまりいわゆる１６メガビットの記憶容量を有するものとされる。」という記載から、図１に記載された「シンクロナスＤＲＡＭ」は、「ダイナミック型メモリセル」を有する「バンクＢＮＫ０及びＢＮＫ１」を備えていることが明らかである。
　また、００２８段落の「図２において、この実施例のモードプリセット回路ＭＰは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）又はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリからなるコマンドメモリＣＭと」という記載及び００２９段落の「ここで、コマンドメモリＣＭは、所定の不揮発性メモリセルが格子状に配置されてなるメモリアレイＣＡＲＹと、アドレスデコーダＡＤ、書き込み回路ＷＣならびに読み出し回路ＲＣを含む。」という記載から、図１に記載された「シンクロナスＤＲＡＭ」が、「不揮発性メモリセル」を有する「コマンドメモリＣＭ」を備えていることも明らかである。
　
３．図１の記載から、００２５段落の「この実施例において、シンクロナスＤＲＡＭは、さらに、動作モードの設定に供されるモードプリセット回路ＭＰと、内部回路のタイミング制御に供されるタイミング発生回路ＴＧとを備える。このうち、モードプリセット回路ＭＰには、図示されない前段のアクセス装置からアドレス入力端子Ａ０〜Ａ１１を介してＸアドレス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ８が時分割的に供給されるとともに、起動制御信号となるチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、モードプリセットイネーブル信号ＭＰＥＢならびにクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫが供給される。また、タイミング発生回路ＴＧには、モードプリセット回路ＭＰから各起動制御信号に対応する内部チップ選択信号ＳＣＳＢ、内部ロウアドレスストローブ信号ＳＲＡＳＢ、内部カラムアドレスストローブ信号ＳＣＡＳＢならびに内部ライトイネーブル信号ＳＷＥＢが供給されるとともに、クロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫに対応する内部クロックイネーブル信号ＳＣＫＥ及び内部クロック信号ＳＣＬＫが供給される。」という記載における「チップ選択信号ＣＳＢ」、「ロウアドレスストローブ信号ＲＡＳＢ」、「カラムアドレスストローブ信号ＣＡＳＢ」、「ライトイネーブル信号ＷＥＢ」、及び「モードプリセットイネーブル信号ＭＰＥＢ」は、各々外部から入力されるものであり、各々専用の端子（以下、これらの端子を、各々「ＣＳＢ端子」、「ＲＡＳＢ端子」、「ＣＡＳＢ端子」、「ＷＥＢ端子」及び「ＭＰＥＢ端子」という。）により受信される構成となっていることが明らかである。
　また、図１における「バンクＢＮＫ０及びＢＮＫ１」内の「ダイナミック型メモリセル」が、「アドレス入力端子Ａ０〜Ａ１１」により時分割的に受信されるアドレス信号によって選択されていることも明らかである。
　
４．００４１段落の「ところで、シンクロナスＤＲＡＭのコマンドは、図５に示されるように、起動制御信号となるチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢの組み合わせによって選択的に指定される。」という記載、及び００４２段落の「一方、ＭＲＳコマンドが実行されシンクロナスＤＲＡＭがモードレジスタセットサイクルとされるとき、アドレス信号Ａ０〜Ａ１１つまり内部アドレス信号ＭＡ０〜ＭＡ１１すなわちＳＡ０〜ＳＡ１１は、モードレジスタデータとしてモードレジスタＭＲに書き込まれ、シンクロナスＤＲＡＭの動作モードを決定する。すなわち、モードレジスタデータとなるアドレス信号Ａ０〜Ａ１１の下位３ビットＡ０〜Ａ２は、図６に示されるように、シンクロナスＤＲＡＭのバースト長を決定し、次位ビットＡ３はそのバーストタイプを決定する。また、次の３ビットＡ４〜Ａ６は、シンクロナスＤＲＡＭのＣＡＳレイテンシーを決定し、最上位の４ビットＡ８〜Ａ１１は、例えばシンクロナスＤＲＡＭの書き込みモードを決定するためのオペコードとなる。」という記載、並びに図５の記載から、図１に記載された「シンクロナスＤＲＡＭ」は、「チップ選択信号ＣＳＢ」、「ロウアドレスストローブ信号ＲＡＳＢ」、「カラムアドレスストローブ信号ＣＡＳＢ」及び「ライトイネーブル信号ＷＥＢ」がロウレベルであり、「モードプリセットイネーブル信号ＭＰＥＢ」がハイレベルのときに、「アドレス信号Ａ０〜Ａ１１」により動作モードが決定される構成となっていることが明らかである。
　
５．００３２段落の「一方、モードプリセットコントローラＭＰＳＣは、モードプリセットイネーブル信号ＭＰＥＢがロウレベルとされシンクロナスＤＲＡＭがコマンドメモリライトモードとされるとき、・・・クロック信号ＣＬＫに従ってリセット用内部制御信号ＲＳ及びカウントアップ用内部制御信号ＣＵを選択的に形成し、アドレスカウンタＡＣＴＲに供給する。また、コマンドメモリライトモード時には、コマンドメモリＣＭの書き込み回路ＷＣに対する内部制御信号ＭＷをハイレベルとし、」という記載、及び００３３段落の「また、コマンドメモリＣＭの書き込み回路ＷＣは、内部制御信号ＭＷのハイレベルを受けて選択的に動作状態とされ、書き込みデータつまりアドレス信号Ａ０〜Ａ１１，チップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをメモリアレイＣＡＲＹの選択されたアドレスに書き込む。」という記載、並びに図５の記載から、図１に記載された「シンクロナスＤＲＡＭ」は、「モードプリセットイネーブル信号ＭＰＥＢ」がロウレベルのときに、「アドレス信号Ａ０〜Ａ１１」、「チップ選択信号ＣＳＢ」、「ロウアドレスストローブ信号ＲＡＳＢ」、「カラムアドレスストローブ信号ＣＡＳＢ」及び「ライトイネーブル信号ＷＥＢ」により指定されるデータを「コマンドメモリＣＭ」に書き込む構成となっていることが明らかである。
　
６．以上を総合するとともに、引用例においては、「アドレス信号」及び「アドレス入力端子」の両方について「Ａ０〜Ａ１１」という符号が用いられていて紛らわしいので、「Ａ０〜Ａ１１」を「アドレス信号」にのみ用い（すなわち「アドレス信号Ａ０〜Ａ１１」という語のみを用い）、「アドレス入力端子Ａ０〜Ａ１１」が入力される端子を、単に「アドレス入力端子」と記述することにすると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ダイナミック型メモリセルを有するバンクＢＮＫ０及びＢＮＫ１と、
　不揮発性メモリを有するコマンドメモリＣＭと、
　外部からのチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ及びモードプリセットイネーブル信号ＭＰＥＢを受信するＣＳＢ端子、ＲＡＳＢ端子、ＣＡＳＢ端子、ＷＥＢ端子及びＭＰＥＢ端子と、
　前記バンクＢＮＫ０及びＢＮＫ１内の前記ダイナミック型メモリセルを選択するためのアドレス信号Ａ０〜Ａ１１を受信するアドレス入力端子と、を備え、
　前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢがロウレベルであり、前記モードプリセットイネーブル信号ＭＰＥＢがハイレベルのときに、前記アドレス信号Ａ０〜Ａ１１により動作モードが決定され、
　前記モードプリセットイネーブル信号ＭＰＥＢがロウレベルのときに、前記アドレス信号Ａ０〜Ａ１１、前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢにより指定されるデータが前記コマンドメモリＣＭに書き込まれるように構成されているシンクロナスＤＲＡＭ。」
　
第４．本願発明と引用発明との対比
１．引用発明の「ダイナミック型メモリセル」は本願発明の「揮発性のメモリセル」に相当する。
　したがって、引用発明の「ダイナミック型メモリセルを有するバンクＢＮＫ０及びＢＮＫ１」及び「不揮発性メモリを有するコマンドメモリＣＭ」は、各々本願発明の「揮発性のメモリセルを有する第１の記憶部」及び「不揮発性のメモリセルを有する第２の記憶部」に相当する。
　
２．引用発明の「外部からのチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ及びモードプリセットイネーブル信号ＭＰＥＢ」は、本願発明の「外部からの複数の制御信号」に相当する。
　したがって、引用発明の「外部からのチップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ及びモードプリセットイネーブル信号ＭＰＥＢを受信するＣＳＢ端子、ＲＡＳＢ端子、ＣＡＳＢ端子、ＷＥＢ端子及びＭＰＥＢ端子」は、本願発明の「外部からの複数の制御信号を受けるための複数の制御端子」に相当する。
　
３．引用発明の「前記バンクＢＮＫ０及びＢＮＫ１内の前記ダイナミック型メモリセルを選択するためのアドレス信号Ａ０〜Ａ１１」は、本願発明の「前記第１の記憶部内のメモリセルを選択するための複数のアドレス信号」に相当する。
　したがって、引用発明の「前記バンクＢＮＫ０及びＢＮＫ１内の前記ダイナミック型メモリセルを選択するためのアドレス信号Ａ０〜Ａ１１を受信するアドレス入力端子」は、本願発明の「前記第１の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子」に相当する。
　
４．引用発明の「前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢがロウレベルであり、前記モードプリセットイネーブル信号ＭＰＥＢがハイレベルのときに、前記アドレス信号Ａ０〜Ａ１１により動作モードが決定され」という記載における「動作モードが決定され」るとは、「前記バンクＢＮＫ０及びＢＮＫ１」の動作モードが決定されることを意味することは当業者にとって明らかである。
　したがって、引用発明の「動作モードが決定され」ることは、本願発明の「前記第１の記憶部の動作内容が指示され」ることに相当する。
　そして、引用発明は、「前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢ」及び「前記アドレス信号Ａ０〜Ａ１１」によって「動作モードが決定され」るものであるから、引用発明が「ＣＳＢ端子、ＲＡＳＢ端子、ＣＡＳＢ端子、ＷＥＢ端子及びＭＰＥＢ端子」及び「アドレス入力端子」に入力される信号に応じて、「動作モードが決定され」る構成となっていることは明らかである。
　したがって、引用発明の「前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢがロウレベルであり、前記モードプリセットイネーブル信号ＭＰＥＢがハイレベルのときに、前記アドレス信号Ａ０〜Ａ１１により動作モードが決定され」る構成は、本願発明の「前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第１の組合せに応じて前記第１の記憶部の動作内容が指示され」る構成に相当する。
　
５．引用発明は、「チップ選択信号ＣＳＢ」、「ロウアドレスストローブ信号ＲＡＳＢ」、「カラムアドレスストローブ信号ＣＡＳＢ」、「ライトイネーブル信号ＷＥＢ」及び「モードプリセットイネーブル信号ＭＰＥＢ」うちの「モードプリセットイネーブル信号ＭＰＥＢ」のみにより「データが前記コマンドメモリＣＭに書き込まれる」構成、換言すれば、「ＣＳＢ端子」、「ＲＡＳＢ端子」、「ＣＡＳＢ端子」、「ＷＥＢ端子」及び「ＭＰＥＢ端子」に入力される信号のうちの「ＭＰＥＢ端子」に入力される信号のみにより、「データが前記コマンドメモリＣＭに書き込まれる」構成となっているから、引用発明の「前記モードプリセットイネーブル信号ＭＰＥＢがロウレベルのときに、前記アドレス信号Ａ０〜Ａ１１、前記チップ選択信号ＣＳＢ、前記ロウアドレスストローブ信号ＲＡＳＢ、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記ライトイネーブル信号ＷＥＢにより指定されるデータが前記コマンドメモリＣＭに書き込まれる」という構成と、本願発明の「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第２の組合せに応じて前記第２の記憶部の動作内容が指示される」という構成とは、「前記所定数の制御端子の少なくとも一部に入力される信号に応じて前記第２の記憶部の動作内容が指示される」構成である点で一致する。
　また、引用発明の「シンクロナスＤＲＡＭ」が本願発明の「半導体集積回路」に相当することは当業者にとって自明である。
　
６．以上を総合すると、本願発明と引用発明とは、
　「揮発性のメモリセルを有する第１の記憶部と、
　不揮発性のメモリセルを有する第２の記憶部と、
　外部からの複数の制御信号を受けるための複数の制御端子と、
　前記第１の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子と、を備え、
　前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第１の組合せに応じて前記第１の記憶部の動作内容が指示され、前記所定数の制御端子の少なくとも一部に入力される信号に応じて前記第２の記憶部の動作内容が指示されるように構成されている、ことを特徴とする半導体集積回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　「前記第２の記憶部の動作内容が指示」が、本願発明では、「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第２の組合せに応じて」行われる構成となっているのに対して、引用発明では、「ＣＳＢ端子」、「ＲＡＳＢ端子」、「ＣＡＳＢ端子」、「ＷＥＢ端子」及び「ＭＰＥＢ端子」並びに「アドレス入力端子」のうちの「ＭＰＥＢ端子」に入力される信号のみにより行われる構成となっている点。
　
第５．相違点についての当審の判断
１．本願発明と引用発明との相違点は、本願発明では、「前記第１の記憶部の動作内容」の指示（すなわち通常のＤＲＡＭのコマンド）に用いられる既存の制御端子及びアドレス入力端子を用いて、「第２の記憶部の動作内容」の指示、すなわち「第２の記憶部」に対するコマンドを実行する構成となっているのに対して、引用発明では、「バンクＢＮＫ０及びＢＮＫ１」の動作モードの決定（すなわち通常のＤＲＡＭのコマンド）に用いられる既存の制御端子（「ＣＳＢ端子」、「ＲＡＳＢ端子」、「ＣＡＳＢ端子」及び「ＷＥＢ端子」）並びに「アドレス入力端子」とは別に設けられた専用の制御端子（「ＭＰＥＢ端子」）を用いて、「コマンドメモリＣＭ」に対するコマンドを実行する構成となっていることに起因するものと認められる。
　
２．しかしながら、一般に、半導体集積回路装置において、既存のコマンドに加えて新たなコマンドを実現するに際して、既存の端子とは別に専用の端子を設けるか、既存の端子を用いるかは、半導体集積回路装置の端子の数（ピン数）や回路設計の容易さ等を勘案して当業者が適宜選択し得る設計的事項であるところ、ＤＲＡＭにおいても当然例外ではなく、既存のコマンドに加えて新たなコマンドを実現するに際して、既存の制御端子及びアドレス端子を用いることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者において普通に行われてきていることである。
　
ａ．周知例１：特開平１１−３３９４６９号公報
　上記周知例１には、次の記載がある。
　「【０００９】すなわち、本発明による半導体記憶装置は、ロウアドレスバッファおよびカラムアドレスバッファと、複数のメモリアレイバンク内の任意のメモリセルを選択する複数のロウデコーダおよび複数のカラムデコーダと、複数のメモリアレイバンクのうち、非動作バンクでリフレッシュ動作を行うためにアドレス信号をカウントする、任意に分割されたメモリアレイバンク毎の複数のリフレッシュカウンタを有するものである。
【００１０】
この構成において、動作バンクで読み出し動作または書き込み動作をしながら、非動作バンクをリフレッシュ動作（またはプリチャージ動作、モードレジスタセット動作）する動作モードを有し
　「【００２０】このＳＤＲＡＭの動作は、全て内部クロック信号に同期して行われ、またそれぞれの動作はコマンドにより制御される。
このコマンドは、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥの制御信号の組み合わせにより定義される
　「【００３８】
さらに、動作モードの設定は、テストモードではなく、通常のＭＲＳコマンドにおいて特定のアドレスコードと組み合わせることによっても、同様にバンクヒドンリフレッシュを選択することが可能である。
　
　したがって、上記周知例１には、ＤＲＡＭにおいて、既存のコマンドに加えて「バンクヒドンリフレッシュ」という新たなコマンドを実現するに際して、通常のＭＲＳコマンドにおいて特定のアドレスコードと組み合わせることによって実現すること、すなわち、既存の制御端子及びアドレス端子を用いることによって実現することが記載されているものと認められる。
　
ｂ．周知例２：特開平６−２２４３８６号公報
　上記周知例２には、次の記載がある。
　「【０００４】
この発明の目的は、簡単な構成でしかも一瞬にＤＲＡＭモードからＦＲＡＭモードへの切り替えを実現した新規な半導体記憶装置を提供することにある。
　「【００３８】
例えば、半導体記憶装置において、モード切り替え制御端子を設け、そこにモード切り替え信号を供給して、内部回路においてプレート電圧ＶＰＬ１とＶＰＬ２を電源電圧と回路の接地電位に相補的に切り替えるようなＣＭＯＳインバータ回路を設けることにより簡単に実現できる
【００３９】
特定の制御端子を設けないで、ＤＲＡＭに存在する既存の制御端子の組み合わせにより上記ＦＲＡＭモードへの切り替え制御信号を形成してもよい。
この他、上記のような動作モード制御信号とアドレス信号又はデータ信号とを組み合わせてＦＲＡＭモードの信号を形成してもよい
　
　したがって、上記周知例２には、ＤＲＡＭにおいて、既存のコマンドに加えてＦＲＡＭモードへの切替えという新たなコマンドを実現するに際して、既存の制御端子の組合せによる動作モード制御信号及びアドレス信号を組み合わせて実現すること、すなわち、既存の制御端子及びアドレス端子を用いて実現することが記載されているものと認められる。
　
３．したがって、引用発明に接した当業者であれば、「コマンドメモリＣＭ」に対するコマンドを実現するに際して、専用の制御端子（「ＭＰＥＢ端子」）を用いて実現することに換え、「バンクＢＮＫ０及びＢＮＫ１」の制御に用いられる既存の制御端子である「ＣＳＢ端子」、「ＲＡＳＢ端子」、「ＣＡＳＢ端子」及び「ＷＥＢ端子」並びに「アドレス入力端子」を用いて実現するようにすること、すなわち、本願発明のように、「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第２の組合せに応じて」行われる構成とすることは当業者が適宜なし得たことである。
　
４．以上のとおりであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。