【事件の表示】
　特願２０００−　１９０８８「ＣＭＯＳデバイス」拒絶査定不服審判事件〔平成１３年　８月　３日出願公開、特開２００１−２１０７３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年１月２７日の特許出願であって、平成２１年５月２２日付けの拒絶理由通知に対して、同年７月２３日に意見書及び手続補正書が提出されたが、同年９月１０日付けで拒絶査定がなされた。
　それに対して、同年１２月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出された。
　
２．平成２１年１２月２５日に提出された手続補正書について
（１）補正の内容
  平成２１年１２月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜７を、補正後の明細書の特許請求の範囲の請求項１〜６と補正するものであり、補正前の請求項７を削除するものである。
　
（２）補正の適否について
　本件補正は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　
　また、本件補正が、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
　以上のとおりであるから、本件補正は適法になされたものである。
　
３．本願発明
　上記２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「【請求項１】
一導電型のシリコン単結晶をウェーハに切り出し、前記ウェーハの切り出し面を鏡面研磨したウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後、レジストを使って前記酸化膜上にウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の第１のウェルを形成し、前記第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、前記ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイスにおいて、
前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し、前記第２のウェルにバイポーラトランジスタを形成した際、前記第２のＭＯＳトランジスタ周辺に形成されるチャネルストッパー用の拡散層で前記バイポーラトランジスタのベース領域を形成し、前記ベース領域上に前記第２のＭＯＳトランジスタのソース／ドレイン領域と同じ工程で前記バイポーラトランジスタのエミッタ領域を形成し、前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成してなることを特徴とするＣＭＯＳデバイス。」
　
４．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−３２２７３号公報（以下「引用例」という。）には、「半導体装置およびその製造方法」（発明の名称）に関して、図１ないし図３３とともに次の記載がある（下線は当合議体において付加したものである。以下同じ。）。
　
「【０００１】
【発明の属する技術分野】本発明は、バイポーラトランジスタ及びＭＩＳトランジスタを同一半導体基板上に形成した複合型半導体装置に関するものである。」
「【００１２】また、バイポーラトランジスタにおいては、性能上、以下のような問題があった。
【００１３】すなわち、特にバイポーラトランジスタの電流増幅率ｈＦＥ等の性能は、エミッタ拡散層の濃度が濃く，かつ浅いほど向上するが、従来の製造方法では不純物濃度が濃く、かつ浅いエミッタコンタクト層を簡単な工程で形成するのが困難であり、多くの手間を要してこの要求を満たしているのが現状である。
【００１４】本発明は斯かる点に鑑みてなされたものであり、その目的は、共通の半導体基板上にＭＩＳトランジスタとバイポーラトランジスタとを設けた半導体装置の構造及び製造方法として、製造工程の増大を伴うことなく、ＭＩＳトランジスタにおけるゲート絶縁膜を汚染を防止し、かつＭＩＳトランジスタ及びバイポーラトランジスタの性能の高いＢｉＣＭＯＳデバイス及びその製造方法を提供することにある。」
「【００５３】図１〜図７は、第１の実施形態における半導体装置の製造工程を示すものである。
【００５４】まず、図１に示すように、比抵抗が例えば１０〜２０Ω・ｃｍの
Ｐ型（１１１）シリコン基板１に
燐を
イオン注入した後
熱処理を行い
縦型ＰＮＰトランジスタのコレクタ領域とＰ型シリコン基板１を分離するためのＮ- 型埋込層２を形成
次に
Ｐチャネル型ＭＯＳトランジスタの基板埋込層となるＮ+ 型埋込層３ｂを形成
次に
縦型ＰＮＰトランジスタのコレクタ埋込層となるＰ+ 型埋込層４ａ、Ｎチャネル型ＭＯＳトランジスタの基板埋込層となるＰ+ 型埋込層４ｂ及び素子分離領域の一部で下部分離領域となるＰ+ 型予備分離領域５を形成
【００５５】
次に
Ｐ型シリコン基板１上に、
Ｎ- 型エピタキシャル層６を形成
次に
例えばレジストをマスクにしてボロンを
イオン注入した後
熱処理を行い
縦型ＰＮＰトランジスタのコレクタ領域の一部となるＰ- 型拡散層７ａ
Ｎチャネル型ＭＯＳトランジスタのチャネル領域となるＰ- 型拡散層７ｂおよび素子分離領域の一部で上部分離領域となるＰＮ分離領域８を形成
【００５６】
次に
Ｎチャネル型ＭＯＳトランジスタのチャネルストッパとなるＰ- 型チャネルストッパ１３ａ
Ｐチャネル型ＭＯＳトランジスタのソース、ドレインとなるＰ- 型拡散層１５ａ、１５ｂ
を形成
次に
燐を
イオン注入し
縦型ＰＮＰトランジスタのベース領域となるＮ- 型活性ベース層１２
Ｐチャネル型ＭＯＳトランジスタのチャネルストッパとなるＮ- 型チャネルストッパ１０
を形成
【００５７】次に、図４に示すように、上記シリコン酸化膜１７を形成した後、例えば減圧ＣＶＤ法により、その上に保護膜としてのシリコン窒化膜１８Ａを５０ｎｍ程度の厚みで形成する。このシリコン窒化膜１８Ａ及びシリコン酸化膜１７は、縦型ＮＰＮトランジスタ及び縦型ＰＮＰトランジスタのポリシリコンエミッタ電極と活性ベース拡散層を分離するための絶縁膜、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのゲート絶縁膜となる。
【００５８】次に、図５に示すように、例えばレジスト膜をマスクとしてドライエッチングを行なって、シリコン窒化膜１８Ａとシリコン酸化膜１７とを選択的に除去し、縦型ＮＰＮトランジスタ及び縦型ＰＮＰトランジスタのコレクタコンタクト孔１９ｃ，ベースコンタクト孔１９ｂ，エミッタコンタクト孔１９ａ（拡散用）と、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのソースコンタクト孔２０ａ，ドレインコンタクト孔２０ｂとを形成する。
【００５９】次に、図６に示すように、例えば減圧ＣＶＤ法により、ポリシリコン膜２１を３００ｎｍ程度の厚みで形成した後、例えばレジスト膜をマスクとしてドライエッチングを行なって、ポリシリコン膜２１を選択的に除去し、縦型ＮＰＮトランジスタ及び縦型ＰＮＰトランジスタのエミッタ電極２１ａ，ベース電極２１ｂ，コレクタ電極２１ｃと、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのソース電極２１ｄ，ドレイン電極２１ｅ，ゲート電極２１ｆとを形成する。次に、ポリシリコン膜中に、例えばレジスト膜をマスクにして、砒素を６０ｋｅＶ，１×１０16ｃｍ-2の条件でイオン注入し、その後９５０℃，６０分程度の熱処理を行ってポリシリコン膜から砒素を拡散し、縦型ＰＮＰトランジスタのＮ+ ベースコンタクト部２７と、縦型ＮＰＮトランジスタのＮ+ コレクタコンタクト部２５及びＮ+ エミッタ層２３と、Ｎチャネル型ＭＯＳトランジスタのＮ+ ソースコンタクト部２９ａ及びＮ+ ドレインコンタクト部２９ｂとを形成する。さらに、例えばレジスト膜をマスクにして、
ポリシリコン膜中にボロンを
イオン注入し
ポリシリコン膜２１からボロンを拡散し
縦型ＰＮＰトランジスタのＰ+ エミッタ層２６
Ｐチャネル型ＭＯＳトランジスタのＰ+ ソースコンタクト部３０ａ及びＰ+ ドレインコンタクト部３０ｂを形成
「【００６４】さらに、
ＭＯＳトランジスタの
チャネルストッパをバイポーラ型トランジスタの活性ベース層と同時に形成
等
ＭＯＳトランジスタの構成部分をすべてバイポーラ型トランジスタを形成するための工程で同時に形成している
ＢｉＣＭＯＳの半導体装置を形成
　
　以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
「Ｐ型（１１１）シリコン基板１に、燐をイオン注入した後、熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域とＰ型シリコン基板１を分離するためのＮ- 型埋込層２を形成し、次に、Ｐチャネル型ＭＯＳトランジスタの基板埋込層となるＮ+ 型埋込層３ｂを形成し、次に、縦型ＰＮＰトランジスタのコレクタ埋込層となるＰ+ 型埋込層４ａ、Ｎチャネル型ＭＯＳトランジスタの基板埋込層となるＰ+ 型埋込層４ｂ及び素子分離領域の一部で下部分離領域となるＰ+ 型予備分離領域５を形成し、次に、Ｐ型シリコン基板１上に、Ｎ- 型エピタキシャル層６を形成し、次に、レジストをマスクにしてボロンをイオン注入した後、熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域の一部となるＰ- 型拡散層７ａ、Ｎチャネル型ＭＯＳトランジスタのチャネル領域となるＰ- 型拡散層７ｂおよび素子分離領域の一部で上部分離領域となるＰＮ分離領域８を形成し、次に、Ｎチャネル型ＭＯＳトランジスタのチャネルストッパとなるＰ- 型チャネルストッパ１３ａ、Ｐチャネル型ＭＯＳトランジスタのソース、ドレインとなるＰ- 型拡散層１５ａ、１５ｂを形成し、次に、燐をイオン注入し、縦型ＰＮＰトランジスタのベース領域となるＮ- 型活性ベース層１２、Ｐチャネル型ＭＯＳトランジスタのチャネルストッパとなるＮ- 型チャネルストッパ１０を形成し、その後、ボロンを拡散し、縦型ＰＮＰトランジスタのＰ+ コレクタコンタクト部２８と、縦型ＰＮＰトランジスタのＰ+ エミッタ層２６と、Ｐチャネル型ＭＯＳトランジスタのＰ+ ソースコンタクト部３０ａ及びＰ+ ドレインコンタクト部３０ｂを形成してなるＢｉＣＭＯＳ半導体装置。」
　
５．本願発明と引用発明との対比
（ア）引用発明の「Ｎ型」、「Ｎ- 型」及び「Ｎ+ 型」は、本願発明の「一導電型」に相当し、引用発明の「Ｐ型」、「Ｐ+ 型」及び「Ｐ- 型」は、本願発明の「反対導電型」に相当する。
（イ）「ボロン」はシリコンにドープされるとＰ型となる不純物であり、ボロンをイオン注入した後、熱処理を行うと、熱拡散してＰ型領域が形成されることは技術常識であるから、引用発明の「ボロンをイオン注入した後、熱処理を行い」は、本願発明の「反対導電型となる不純物をドープし、熱拡散して」に相当する。
（ウ）引用発明において、「Ｐ- 型拡散層７ｂ」は、「Ｎチャネル型ＭＯＳトランジスタのチャネル領域」となる拡散層であるとともに、引用例の上記記載事項におけるＮチャネル型ＭＯＳトランジスタの形成についての記載箇所、並びに図２ないし図７を参酌すると、引用発明の「Ｐ- 型拡散層７ｂ」は、本願発明の「反対導電型の第１のウェル」に相当する。
　引用発明では、「レジストをマスクにしてボロンをイオン注入した後、熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域の一部となるＰ- 型拡散層７ａ、Ｎチャネル型ＭＯＳトランジスタのチャネル領域となるＰ- 型拡散層７ｂおよび素子分離領域の一部で上部分離領域となるＰＮ分離領域８を形成し」ており、「レジストをマスク」にしてイオン注入し、「Ｐ- 型拡散層７ｂ」を形成していることから、「レジストを使って」「Ｐ- 型拡散層７ｂ」の領域となるパターンを形成し、「Ｐ- 型拡散層７ｂ」を形成しているといえる。 
　したがって、本願発明と引用発明とは、「『レジストを使って』『ウェル領域となるパターンを形成』し、『反対導電型の第１のウェル』を形成し」てなるものである点で共通している。
（エ）そして、引用発明において、「Ｐ- 型拡散層７ｂ」の表面には「Ｎチャネル型ＭＯＳトランジスタ」を形成しているから、本願発明と引用発明とは、「前記第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成」してなるものである点で共通している。
（オ）引用例におけるＰチャネル型ＭＯＳトランジスタの形成についての記載箇所、並びに図２ないし図７を参酌すると、引用発明において、Ｎ- 型エピタキシャル層６を形成し、その表面に「Ｐチャネル型ＭＯＳトランジスタ」を形成しているから、本願発明と引用発明とは、「ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成」してなるものである点で共通している。
（カ）引用発明では、「ボロンをイオン注入した後、熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域の一部となるＰ- 型拡散層７ａ、Ｎチャネル型ＭＯＳトランジスタのチャネル領域となるＰ- 型拡散層７ｂ」を形成しているから、「『Ｐ- 型拡散層７ｂ』の形成と同じ工程で『Ｐ- 型拡散層７ａ』を形成」しているといえる。また、引用例の上記記載事項の段落【００５５】の記載及び図２を参酌すると、「Ｐ- 型拡散層７ａ」はウェルであるといえる。
　したがって、本願発明と引用発明とは、「前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成」してなるものである点で共通している。
（キ）引用例における縦型ＰＮＰトランジスタの形成についての記載箇所、並びに図２ないし図７を参酌すると、引用発明の「縦型ＰＮＰトランジスタ」は明らかにバイポーラトランジスタであるとともに、「Ｐ- 型拡散層７ａ」に当該縦型ＰＮＰトランジスタを形成しているから、本願発明と引用発明とは、「前記第２のウェルにバイポーラトランジスタを形成」する点で共通している。
　また、引用発明では、「燐をイオン注入し、縦型ＰＮＰトランジスタのベース領域となるＮ- 型活性ベース層１２、Ｐチャネル型ＭＯＳトランジスタのチャネルストッパとなるＮ- 型チャネルストッパ１０」を形成しているから、「Ｎ- 型チャネルストッパ１０」が「拡散層」であることは明らかであるとともに、図３を参酌すると、Ｐチャネル型ＭＯＳトランジスタ周辺に形成されていることは明らかである。
　したがって、本願発明と引用発明とは、「前記第２のウェルにバイポーラトランジスタを形成した際、前記第２のＭＯＳトランジスタ周辺に形成されるチャネルストッパー用の拡散層で前記バイポーラトランジスタのベース領域を形成」してなるものである点で一致する。
（ク）引用発明の「縦型ＰＮＰトランジスタのＰ+ エミッタ層２６」は、本願発明の「前記バイポーラトランジスタのエミッタ領域」に相当し、引用例の図３及び図６を参酌すると、「縦型ＰＮＰトランジスタのベース領域となるＮ- 型活性ベース層１２」上に形成していることは明らかであるから、本願発明と引用発明とは、「『前記ベース領域上』に『前記バイポーラトランジスタのエミッタ領域』を形成」してなるものである点で共通する。
（ケ）引用発明の「Ｐ- 型拡散層７ａ」は、「縦型ＰＮＰトランジスタのコレクタ領域の一部となる」ものであるから、本願発明と引用発明とは、「前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成してなる」ものである点で一致する。
（コ）引用発明の「ＢｉＣＭＯＳ半導体装置」は、バイポーラトランジスタとＣＭＯＳトランジスタからなる半導体装置であるから、本願発明の「ＣＭＯＳデバイス」に相当する。
　
　したがって、本願発明と引用発明とは、
「レジストを使ってウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の第１のウェルを形成し、前記第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイスにおいて、
前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し、前記第２のウェルにバイポーラトランジスタを形成した際、前記第２のＭＯＳトランジスタ周辺に形成されるチャネルストッパー用の拡散層で前記バイポーラトランジスタのベース領域を形成し、前記ベース領域上に前記バイポーラトランジスタのエミッタ領域を形成し、前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成してなるＣＭＯＳデバイス。」
　
である点で一致し、以下の２点で相違する。
　
＜相違点１＞
「第１のウェルを形成し」について、本願発明においては、「一導電型のシリコン単結晶をウェーハに切り出し、前記ウェーハの切り出し面を鏡面研磨したウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後」、「『前記酸化膜上に』ウェル領域となるパターンを形成し」、「第１のウェルを形成し」てなるのに対し、引用発明では、Ｐ型シリコン基板１に、Ｎ- 型埋込層２、Ｎ+ 型埋込層３ｂ、Ｐ+ 型埋込層４ａ、Ｐ+ 型埋込層４ｂ及びＰ+ 型予備分離領域５を形成し、次に、Ｐ型シリコン基板１上に、Ｎ- 型エピタキシャル層６を形成した後、Ｐ- 型拡散層７ｂを形成してなる点。
　
＜相違点２＞
「エミッタ領域を形成し」について、本願発明では、「前記第２のＭＯＳトランジスタのソース／ドレイン領域と同じ工程」で形成してなるのに対し、引用発明は、「Ｎチャネル型ＭＯＳトランジスタのチャネルストッパとなるＰ- 型チャネルストッパ１３ａ、Ｐチャネル型ＭＯＳトランジスタのソース、ドレインとなるＰ- 型拡散層１５ａ、１５ｂを形成し」、かつ「ボロンを拡散し、縦型ＰＮＰトランジスタのＰ+ コレクタコンタクト部２８と、縦型ＰＮＰトランジスタのＰ+ エミッタ層２６と、Ｐチャネル型ＭＯＳトランジスタのＰ+ ソースコンタクト部３０ａ及びＰ+ ドレインコンタクト部３０ｂを形成してなる」ものであり、「Ｐ+ エミッタ層２６」を「Ｐチャネル型ＭＯＳトランジスタのソース、ドレインとなるＰ- 型拡散層１５ａ、１５ｂ」と同じ工程で形成してなるものではない点。
　
６．相違点についての当審の判断
（１）相違点１について
（ア）ウェーハに反対導電型の第１のウェルを形成し、当該第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、前記ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイスであって、前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し、前記第２のウェルにバイポーラトランジスタを形成し、前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成してなるＣＭＯＳデバイスにおいて、シリコン基板上にエピタキシャル層を成長させることなく、一導電型のシリコン基板を上記ウェーハとして第１のウェル及び第２のウェルを形成することは、例えば、以下の周知例１〜４に記載されているように周知技術（以下「周知技術１」という。）である。
（イ）また、シリコン基板上にエピタキシャル層を成長させることなく、一導電型のシリコン基板を上記ウェーハとしてＣＭＯＳデバイスを形成する際に、「一導電型のシリコン単結晶をウェーハに切り出し、前記ウェーハの切り出し面を鏡面研磨したウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後、レジストを使って前記酸化膜上にウェル領域となるパターンを形成」し、上記第１のウェルを形成することは、例えば、以下の周知例５〜７に記載されているように普通に行われている周知技術（以下「周知技術２」という。）である。
（ウ）引用例１に記載のＢｉＣＭＯＳ半導体装置は、その実施の形態において、埋込層を有するエピタキシャル層に形成されているが、引用例１の「発明が解決しようとする課題」や「課題を解決するための手段」の記載から明らかなように、埋込層を必須の構成とするものではない。
　また、引用発明は、「反対導電型の第１のウェルを形成し、前記第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイス」であって、「前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し」、「前記第２のウェルにバイポーラトランジスタを形成」し、「前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成して」なるＣＭＯＳデバイスであるといえ、そして、引用例の図２に示される工程で、前記第１のウェルを上記ウェーハに形成してなるものであるから、上記周知例１〜４に記載されたＣＭＯＳデバイスと共通する構成を有する。
（エ）したがって、引用発明において、第１のウェル（Ｐ- 型拡散層７ｂ）の形成について、上記周知技術１に基づいて、シリコン基板上にエピタキシャル層を成長させることなく、Ｎ型シリコン基板を上記ウェーハとして第１のウェルを形成するとともに、それに際して、当該ウェーハとして、上記周知技術２に基づいて、Ｎ型のシリコン単結晶をウェーハに切り出し、前記ウェーハの切り出し面を鏡面研磨したウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後、レジストを使って前記酸化膜上にウェル領域となるパターンを形成し、Ｐ- 型拡散層７ｂを形成するものとすること、すなわち、引用発明において、本願発明のように、「一導電型のシリコン単結晶をウェーハに切り出し、前記ウェーハの切り出し面を鏡面研磨したウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後、レジストを使って前記酸化膜上にウェル領域となるパターンを形成し」、「第１のウェルを形成し」てなるものとすることは当業者が容易になし得たことと認められる。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（ａ）周知例１：特開昭６３−１６６５６号公報
「第１図（ａ）〜（ｃ）は本発明の一実施例を説明するための工程順に示した半導体チップの断面図である。
　第１図（ａ）に示すように、
Ｎウェル２ａ、２ｂを形成したＰ型シリコン基板１
　次に、第１図（ｂ）に示すように、反転防止領域形成用のレジスト膜５ａをマスクとしてベース領域形成の為窒化膜３ａ上のレジスト膜４ａの一部を除去すると共に１、更にＰ型不純物をイオン注入して
ベース領域となるＰ
＋
層６と反転防止領域７を形成
　その後、第１図（ｃ）に示すように、レジスト膜５ａ〜５ｃ及びレジスト膜４ａ〜４ｃを除去して、ＬＯＣＯＳ酸化を行いフィールド領域上の酸化膜１０を形成し、次に所定の拡散領域上に
Ｎ
＋　＋　
型のエミッタ領域８ａ
ＮＭＯＳのソース領域８ｂ及びドレイン領域８ｃを形成
Ｎウェル２ｂ内にＰＭＯＳも形成
　
（ｂ）周知例２：国際公開第９８／４４５５３号
「
The prior art BICMOS device
BICMOS ASIC of which the bipolar transistor 20 is a part is shown at 22 in Fig. 2
the BICMOS device 22 includes a N-channel MOSFET 24 and a P-channel MOSFET 26
N wells 28 are formed in the P type substrate
the bipolar transistor 20 (as an NPN transistor) and the P-channel transistor 26 are each formed in a N well 28
「
先行技術のＢＩＣＭＯＳデバイスまたはバイポーラトランジスタ２０が一部となるＢＩＣＭＯＳ　ＡＳＩＣは図２に２２として示される。
ＢＩＣＭＯＳデバイス２２は、ＮチャネルＭＯＳＦＥＴ２４及びＰチャネルＭＯＳＦＥＴ２６を含む
複数のＮウェル２８がｐ型基板内に形成され、
（ＮＰＮトランジスタとしての）バイポーラトランジスタ２０及びＰチャネルトランジスタ２６は１つのＮウェル２８内にそれぞれ形成される。
「The present invention achieves an improved bipolar transistor 20 with a more deeply diffused emitter region 62, as is shown in Fig. 3, ….
The bipolar transistor 60 includes certain elements which are the same as corresponding elements of the prior art bipolar transistor 20, and those elements are designated by corresponding reference numbers
「本発明は、図３に示されるように、より深く拡散されたエミッタ領域６２を有する改良されたバイポーラトランジスタ２０を達成する。…。
バイポーラトランジスタ６０は、先行技術のバイポーラトランジスタ２０の対応する要素と同一の多少の要素を含む、そして、それらの要素は、対応する参照番号が指定されている。
「Another coating 70 of photoresist is then applied as shown in 
Fig. 5
to implant the source region 36 and drain region 38 of the N-channel MOSFET 24
In addition, the first portion 62a of the emitter region of the bipolar transistor 60 is also formed
「フォトレジストの別のコーティング７０が、
図５
ＮチャネルＭＯＳＦＥＴ２４のソース領域３６及びドレイン領域３８
さらに、バイポーラトランジスタ６０のエミッタ領域の第１の部分６２Ａもまた
形成される
　
（ｃ）周知例３：特開平３−９１２６１号公報
「〔実施例〕
　本発明のバイポーラトランジスタを複合したＭＩＳダイナミツクメモリの製造方法に係わる一実施例を第１図に基づいて説明する。尚、第１図は工程断面図を示す。
　先ず、比抵抗１０Ω−cm程度の(100) 
Ｐ型シリコン基板１のＮＰＮバイポーラトランジスタ形成予定領域Ａ
２
及びＰＭＯＳトランジスタ形成予定領域Ｂ
２
に
Ｎウェル層２ａ，２ｂを形成
Ｎウェル層２ａはバイポーラトランジスタのコレクタ領域
「次に、ＰＭＯＳトランジスタ形成予定領域Ｂ２と、バイポーラトランジスタ形成予定領域Ａ２のバイポーラトランジスタのエミッタ及びコレクタ電極引き出し部を除く部分とを、レジスト２０３で被い、砒素を３×１０１５〜８×１０１５cm−２程度のドーズ量でイオン注入し、
バイポーラトランジスタ形成予定領域Ａ
２
のベース領域７ａ表面部に
エミッタ領域９ａを形成
これと同時に
ＮＭＯＳトランジスタのN
＋
拡散層のソース・ドレイン領域９ｂを形成
　
（ｄ）周知例４：特開昭６３−１８１３６５号公報
「〔実施例〕
本発明の実施例を第１図について説明する。
第１図はｎｐｎ型バイポーラトランジスタとｐ−チャネル、ｎ−チャネルのＣＭＯＳ型トランジスタを同一シリコン基板上に製造する場合の製造工程の断面図である。
　(1)　
ｐ型シリコン基板１に
ｎ型拡散層２（以下ｎ−ウェルという）を形成
…ゲート酸化膜６を形成した後リンをドープした
多結晶シリコンを着膜しパターニング
ｎ型のＭＯＳトランジスタのゲート部４
ｎｐｎバイポーラトランジスタのエミッタ領域
を同時にパターニング
　(2)　次にフォトリソ技術を用いてフォトレジストを着膜後パターニングによって
ｎ型ＭＯＳトランジスタ部分８
エミッタ形成領域１０を残してレジストパターン７を形成
これとゲート電極４をマスクとしてｎ型不純物
を注入
　(3)　この後レジストパターン７を除去してアニールと呼ばれる
熱処理を行い
ｎ型ＭＯＳトランジスタのソース、ドレイン領域８′
エミッタ領域１０′が同時に形成
　
（ｅ）周知例５：特開平１１−８３８４号公報
「【００１５】
【発明の実施の形態】以下、本発明を詳細に説明する。
【００１６】先ず、本発明の半導体装置の製造について、接続孔を形成するまでを簡単に説明する。
【００１７】（１）ウェル形成工程
半導体基板には
ｎ型シリコン単結晶を薄い板状（ウェーハ）に切り出し、表面を鏡面研磨したものを使用する
次いで、該ウェーハを高温（９５０℃程度）の酸素雰囲気下にさらし、シリコンの酸化膜を形成する
次に、フォトレジストを用いた写真蝕刻法により、酸化膜上にｐウェルの領域となるパターンを形成する
【００１８】このようにしてパ
ターニングされたフォトレジストをマスクにして
ｐ型の不純物をシリコン基板内に打ち込む
打ち込まれた不純物を熱拡散（１２００℃程度）させて、ｐウェルを形成する
ｐウェル又はｎウェルの一方を、逆導電型の基板表面に形成してもよい
「【００４６】実施例１
（１）素子分離工程
図１に示すように、…ＬＯＣＯＳ素子分離（２）を形成する。
【００４７】フォトレジストパターニングを行い、所望の領域にボロンイオン注入による
ｐウェル（３）形成
「【００４９】その後、
ｐ  ウェル領域に
ｎタイプＬＤＤを形成
ｐタイプのＬＤＤを形成
ｐタイプソースドレイン形成
「【００５６】実施例２
図８に示すように、…ＬＯＣＯＳ素子分離（２）を形成する。
【００５７】次に、フォトレイジストパターニングを行い、所望の領域にボロンイオン注入による
ｐウェル（３）形成
【００５８】次いで、
ｐ  ウェル領域に
ｎタイプのＬＤＤを形成
ｐタイプＬＤＤを形成
ｎタイプソース／ドレイン形成のため、ｐ  ウェル領域にＡｓインプラを行う
【００５９】
ｐ  タイプソース／ドレイン形成のため
ＢＦ
2 
インプラを行い
【００６０】続いて、窒素雰囲気で１０００℃，１０秒のＲＴＡを行い、キャッピング酸化膜の除去を希フッ酸で行ったのち、アモルファス化を行うためＡｓイオン注入を行う。以上の概要を図９に示す。」
　
（ｆ）周知例６：特開昭６３−１３６６６１号公報
「〔実施例〕
　第１図及び第２図を参照して本発明による半導体装置の製法の一例を説明する。この例においてはC-MOSを製造する場合に適用した例で、この場合、まず第１図Ａに示すように基板（２１）例えば１の導電型例えば
ｎ型のシリコン基板を用意
このシリコン基板（２１）は
単結晶体から切り出したシリコンウェファよりなる
　
まず
基板（２１）の表面に
下地層（２２）例えば
SiO
2 
酸化膜を基板（２１）の表面を熱酸化して形成
　その後第１図Ｂに示すようにレジスト膜（２３）をマスクとして、これの下の下地層（２２）に対して例えばRIE（反応性イオンエツチング）によるドライエッチング等によって窓（２３ａ）に対応する窓の穿設を行い、その後これの下の外部に露出する基板（２１）の表面から特に異方性エッチング、例えばRIEエッチング等のドライエッチングあるいは結晶学的エッチング等によって直立した壁面を有する凹部（２４）を形成する。
　その後この凹部（２４）を位置合せ基準として第１図Ｃに示すように選択的に
フォトレジスト膜等によるイオン注入マスク（２５）を形成し、これをマスクとして
ｐ型の不純物
をイオン注入してウェル領域（２６）を形成
　その後、…厚い酸化膜（２８）を形成する。
　次に第１図Ｅに示すように第３図Ｄで説明したと同様の方法によって
ｐ型ウェル領域（２６）上にｎチャンネル型MOSを形成
他部にｐチャンネル型MOSをそれぞれのソース及びドレイン領域（２９ｓ）及び（２９ｄ）、（３０ｓ）及び（３０ｄ）を形成
目的とするC-MOSが得られる
　
（ｇ）周知例７：特開昭５７−４３４５６号公報
「CMOS集積回路の従来の製造工程は次の通りである。先ず、リンをドープした
Ｎ型シリコン単結晶を薄いウエハに切り出し、表面を鏡面に研磨し
高温の酸化雰囲気中にさらし
シリコン酸化膜を成長させる
次にＰウエルを形成する
このことは、フォトレジストを使い酸化膜にウエル領域パターンを形成する
パタ−ニングされた部分にホウ素を
熱拡散させ、Ｐウエル層を形成
「続いて、第３のマスクを使用し、
Ｐチャネルトランジスタの高濃度ソース、ドレーン部分（図にＳ，Ｄで示す）のみフォトレジストを窓開けし、ホウ素B
＋
のイオン注入
　
同様の工程をＮチャネルトランジスタについても行なう
　
（２）相違点２について
（ア）ウェーハに反対導電型の第１のウェルを形成し、当該第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、前記ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイスであって、前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し、前記第２のウェルにバイポーラトランジスタを形成し、前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成してなるＣＭＯＳデバイスにおいて、前記第２のＭＯＳトランジスタのソース／ドレイン領域と同じ工程で前記バイポーラトランジスタのエミッタ領域を形成することは、例えば、上記周知例１〜４に記載されているように周知技術（以下「周知技術３」という。）である。
（イ）引用発明は、「反対導電型の第１のウェルを形成し、前記第１のウェルの表面には一導電型チャネルの第１のＭＯＳトランジスタを形成し、ウェーハの表面には反対導電型チャネルの第２のＭＯＳトランジスタを形成してなるＣＭＯＳデバイス」であって、「前記第１のウェルの形成と同じ工程で反対導電型の第２のウェルを形成し」、「前記第２のウェルにバイポーラトランジスタを形成」し、「前記第２のウェルを前記バイポーラトランジスタのコレクタ領域として形成して」なるＣＭＯＳデバイスであるといえ、そして、引用例の図２に示される工程で、前記第１のウェルを上記ウェーハに形成してなるものである点で、上記周知例１〜４に記載されたＣＭＯＳデバイスと共通する。
（ウ）したがって、引用発明において、上記周知技術３に基づいて、「『ボロンを拡散』し、『縦型ＰＮＰトランジスタのＰ+ エミッタ層２６』と、『Ｐチャネル型ＭＯＳトランジスタのＰ+ ソースコンタクト部３０ａ及びＰ+ ドレインコンタクト部３０ｂ』を形成してなる」ものに換えて、本願発明のように、「前記第２のＭＯＳトランジスタのソース／ドレイン領域と同じ工程で前記バイポーラトランジスタのエミッタ領域を形成し」てなるものとすることは当業者であれば容易になし得たことと認められる。
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおり、相違点１及び相違点２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。