【事件の表示】
　特願２００２−３０６２７１「伝送回路、ＣＭＯＳ半導体デバイス、及び設計方法」拒絶査定不服審判事件〔平成１６年５月２０日出願公開、特開２００４−１４６４０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年１０月２１日の特許出願であって、平成２１年８月３日付けの拒絶理由通知に対して同年１０月７日に意見書及び手続補正書が提出されたが、平成２２年６月２２日付けで拒絶査定がなされた。
　それに対して、同年９月１７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１２月２日付けで審尋がなされ、平成２４年１月２０日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年９月１７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年９月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜２０を補正して、補正後の明細書の特許請求の範囲の請求項１〜２０とするものであり、補正前後の請求項１及び１０は各々次のとおりである。
　
（補正前）
　「【請求項１】
　予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体内において伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　ソース端子及びドレイン端子のそれぞれが、前記２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記２本の伝送線を電気的に接続して、前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続ＭＯＳトランジスタと
　を備えることを特徴とする伝送回路。」
　「【請求項１０】
　予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体内において伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と
　を備えることを特徴とする伝送回路。」
　
（補正後）
　「【請求項１】
　予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体デバイス内において伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　ソース端子及びドレイン端子のそれぞれが、前記２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記２本の伝送線を電気的に接続して、前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続ＭＯＳトランジスタと
　を備えることを特徴とする伝送回路。」
　「【請求項１０】
　予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体デバイス内において伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と
　を備えることを特徴とする伝送回路。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体内において伝送する伝送回路であって、」を「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体デバイス内において伝送する伝送回路であって、」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続ＭＯＳトランジスタと」を「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続ＭＯＳトランジスタと」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項８の「前記２本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とし、」を「前記２本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出し、」と補正して、補正後の請求項８とすること。
　
（４）補正事項４
　補正前の請求項８の「前記接続ＭＯＳトランジスタは、前記ＣＲ積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記ＣＲ積の上限値に応じたサイズを有すること」と補正して、補正後の請求項８とすること。
　
（５）補正事項５
　補正前の請求項９の「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とすること」を「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出すること」と補正して、補正後の請求項９とすること。
　
（６）補正事項６
　補正前の請求項１０の「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体内において伝送する伝送回路であって、」を「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体デバイス内において伝送する伝送回路であって、」と補正して、補正後の請求項１０とすること。
　
（７）補正事項７
　補正前の請求項１０の「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と　を備えること」を「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と　を備えること」と補正して、補正後の請求項７とすること。
　
（８）補正事項８
　補正前の請求項１２の「前記２本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とし、」を「前記２本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出し、」と補正して、補正前の請求項１２とすること。
　
（９）補正事項９
　補正前の請求項１２の「前記接続抵抗は、前記ＣＲ積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記ＣＲ積の上限値に応じたサイズを有すること」と補正して、補正後の請求項１２とすること。
　
（１０）補正事項１０
　補正前の請求項１３の「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とすること」を「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出（段落００６１）すること」と補正して、補正後の請求項１３とすること。
　
（１１）補正事項１１
　補正前の請求項１４の「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続ＭＯＳトランジスタと　を有すること」を「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記クロック信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続ＭＯＳトランジスタと　を有すること」と補正して、補正後の請求項１４とすること。
　
（１２）補正事項１２
　補正前の請求項１６の「前記２本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とし、」を「前記２本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出し、」と補正して、補正後の請求項１６とすること。
　
（１３）補正事項１３
　補正前の請求項１６の「前記接続ＭＯＳトランジスタは、前記ＣＲ積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記ＣＲ積の上限値に応じたサイズを有すること」と補正して、補正後の請求項１６とすること。
　
（１４）補正事項１４
　補正前の請求項１７の「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とすること」を「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出すること」と補正して、補正後の請求項１７とすること。
　
（１５）補正事項１５
　補正前の請求項１８の「前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と　を有すること」を「前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記クロック信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と　を有すること」と補正して、補正後の請求項１８とすること。
　
（１６）補正事項１６
　補正前の請求項１９の「前記２本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とし、」を「前記２本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出し、」と補正して、補正後の請求項１９とすること。
　
（１７）補正事項１７
　補正前の請求項１９の「前記接続抵抗は、前記ＣＲ積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記ＣＲ積の上限値に応じたサイズを有すること」と補正して、補正後の請求項１９とすること。
　
（１８）補正事項１８
　補正前の請求項２０の「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値をＣＲ積とすること」を「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出すること」と補正して、補正後の請求項２０とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）の００２４段落及び００２５段落並びに当初図面の図１等に記載されているものと認められるから、補正事項１は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項という。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の記載をより明瞭にしたものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書の００４０段落等に記載されているものと認められるから、補正事項２は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「接続ＭＯＳトランジスタ」について技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、当初明細書の００６７段落等に記載されているものと認められるから、補正事項３は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の記載をより明瞭にしたものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４により補正された部分は、当初明細書の００６９段落等に記載されているものと認められるから、補正事項４は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　次に、補正事項４の目的について検討する。
　補正事項４により、補正前の請求項８に係る発明の発明特定事項である「前記接続ＭＯＳトランジスタは、前記ＣＲ積の上限値に応じた動作抵抗値を有する」という構成が、「前記駆動部および前記被駆動部は、前記ＣＲ積の上限値に応じたサイズを有する」という構成に変更されている。
　しかしながら、「前記接続ＭＯＳトランジスタ」と「前記駆動部および前記被駆動部」とは全く別の手段であるとともに、「動作抵抗値」と「サイズ」とは全く別の物理量であることが明らかであるから、補正事項４は、補正前の請求項８に係る発明の発明特定事項を削除した上で、新たな発明特定事項を付加したものである。
　したがって、補正事項４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、補正事項４が特許法第１７条の２第４項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　よって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たさない。
　
（５）補正事項５について
　補正事項５は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項５は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６は、補正事項１と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項６は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（７）補正事項７について
　補正事項７は、補正事項２と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項７は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（８）補正事項８について
　補正事項８は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項８は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（９）補正事項９について
　補正事項９は、補正事項４と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　したがって、補正事項９は、特許法第１７条の２第３項に規定する要件を満たすが、同法同条第４項に規定する要件を満たさない。
　
（１０）補正事項１０について
　補正事項１０は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１０は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１１）補正事項１１について
　補正事項１１は、補正事項２と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１１は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１２）補正事項１２について
　補正事項１２は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１２は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１３）補正事項１３について
　補正事項１３は、補正事項４と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　したがって、補正事項１３は、特許法第１７条の２第３項に規定する要件を満たすが、同法同条第４項に規定する要件を満たさない。
　
（１４）補正事項１４について
　補正事項１４は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１４は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１５）補正事項１５について
　補正事項１５は、補正事項２と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１５は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１６）補正事項１６について
　補正事項１６は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１６は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１７）補正事項１７について
　補正事項１７は、補正事項４と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　したがって、補正事項１７は、特許法第１７条の２第３項に規定する要件を満たすが、同法同条第４項に規定する要件を満たさない。
　
（１８）補正事項１８について
　補正事項１８は、補正事項３と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１８は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（１９）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおり、本件補正のすべての補正事項は特許法第１７条の２第３項に規定する要件を満たすが、本件補正のうちの補正事項４、９、１３及び１７は同法同条第４項に規定する要件を満たさない。
　したがって、本件補正は特許法第１７条の２第４項に規定する要件を満たさない。
　
４．独立特許要件についての検討
（１）はじめに
　上記３．において検討したとおり、本件補正は特許法第１７条の２第４項に規定する要件を満たさない。
　しかしながら、本件補正が特許法第１７条の２第４項に規定する要件を満たすと仮定した場合においては、本件補正は同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても、一応検討する。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜２０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１０に係る発明（以下「補正発明」という。）は、請求項１０に記載されている事項により特定される、上記１．に補正後の請求項１０として記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１０】
　予め定められた最小パルス時間以上のパルス時間を有する差動信号を、ＣＭＯＳ半導体デバイス内において伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と
　を備えることを特徴とする伝送回路。」
　
（３）引用刊行物に記載された発明
（３−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１４１７８３号公報（「以下「引用例」という。）には、図６と共に、次の記載がある（ここにおいて、下線は当合議体にて付加したものである。以下同じ。）。
　
　「【０００１】
【発明の属する技術分野】
本発明は、集積回路およびその評価方法に関し、特に高速信号を外部に出力するドライバ回路または外部から高速信号を受信するレシーバ回路を有する集積回路およびその評価方法に関する
【０００２】
【従来の技術】集積回路間で伝送する信号伝送は、情報（データ）量の増加とともに高速化の傾向にある。更に、伝送線路数及び集積回路のピン数の増加を押さえるために、シリアル変換伝送が試みられ、そのため更に高速化の傾向を強めている。
【０００３
】図６は１Ｇｂｐｓ（ギガ・ビット／秒）の高速信号伝送に対応した従来の集積回路による小信号差動伝送の構成例を示す。高速信号伝送は、ドライバ回路２を含む送信側集積回路８，伝送線路５，終端抵抗Ｒｏ，レシーバ回路６を含む受信側集積回路９によって行われる
【０００４】
送信データＳ１は、ドライバ回路２内のインバータＢ１〜Ｂ９から構成される差動化回路によって差動信号に変換される。この差動信号の正極信号はＣＭＯＳ（コンプリメンタリ・メタル・オキサイドゥ・セミコンダクタ）トランジスタのＭ１のゲートに入力され、差動信号の負極信号はＣＭＯＳトランジスタのＭ２のゲートに入力される。ＣＭＯＳトランジスタのＭ１及びＭ２は互いにソースカップル（ソース結合）され、このソースに電流Ｉ１が供給されている。ＣＭＯＳトランジスタのＭ１及びＭ２のドレインには各々抵抗Ｒ１及びＲ２が電源との間に接続されている。そして、ＣＭＯＳトランジスタのＭ２及びＭ１のドレインは各々ピンＰ１及びＮ１に接続され、このピンＰ１及びＮ１を通じて高速信号（Ｐ１／Ｎ１）が集積回路８から出力される
【０００５】
上記ピンＰ１及びＰ２には伝送線路５が接続され、伝送線路５の受信側は終端抵抗Ｒｏで終端され、送信信号（Ｐ１／Ｎ１）は受信側集積回路９のピンＰ４及びＮ４に接続される
【０００６】
ピンＰ４及びＮ４を通った信号（Ｐ４／Ｎ４）は各々レシーバ回路６内のＣＭＯＳトランジスタのＭ５及びＭ６のゲートに入力される
【０００７】
上記伝送線路５には比較的廉価なツイストペア線が一般に用いられている。ツイストペア線の線間の特性インピーダンスは、１００Ω程度なので、整合を取るために上記抵抗Ｒ１及びＲ２は５０Ω、上記抵抗Ｒｏは１００Ωにする。
　
（３−２）ここにおいて、０００４段落の記載から、「高速信号（Ｐ１／Ｎ１）」が差動信号であることは明らかである。
　したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「１Ｇｂｐｓ（ギガ・ビット／秒）の高速信号伝送に対応したドライバ回路２を含む送信側集積回路８、伝送線路５、終端抵抗Ｒｏ、及びレシーバ回路６を含む受信側集積回路９であって、
　差動信号である高速信号（Ｐ１／Ｎ１）を出力する、ドレインに各々抵抗Ｒ１及びＲ２が電源との間に接続されているソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２を備え、
　前記伝送線路５の線間の特性インピーダンスは１００Ω程度であり、整合を取るために前記抵抗Ｒ１及びＲ２は５０Ω、前記抵抗Ｒｏは１００Ωである
　ドライバ回路２を含む送信側集積回路８、伝送線路５、終端抵抗Ｒｏ、及びレシーバ回路６を含む受信側集積回路９。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「ドライバ回路２を含む送信側集積回路８、伝送線路５、終端抵抗Ｒｏ、及びレシーバ回路６を含む受信側集積回路９」が全体として伝送回路を構成していることは当業者にとって自明であるから、引用発明の「ドライバ回路２を含む送信側集積回路８、伝送線路５、終端抵抗Ｒｏ、及びレシーバ回路６を含む受信側集積回路９」は、補正発明の「伝送回路」に相当する。
　また、引用発明は、「１Ｇｂｐｓ（ギガ・ビット／秒）の高速信号伝送に対応した」ものであるから、引用発明の「ドライバ回路２を含む送信側集積回路８、伝送線路５、終端抵抗Ｒｏ、及びレシーバ回路６を含む受信側集積回路９」が、「１Ｇｂｐｓ（ギガ・ビット／秒）の高速信号伝送」において用いられる最小パルス時間以上のパルスを伝送することを前提として設計されていることは明らかである。
　そして、引用発明は、「差動信号である高速信号（Ｐ１／Ｎ１）」を伝送するものであるから、補正発明と引用発明とは、「『予め定められた最小パルス時間以上のパルス時間を有する差動信号を』『伝送する伝送回路』」である点で一致する。
　
（４−２）引用発明の「ソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２」は、「差動信号である高速信号（Ｐ１／Ｎ１）を出力する」ものであり、「差動信号」が２本の伝送線の電位差として信号の転送を行う信号であることは当業者の技術常識であるから、引用発明の「ソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２」は補正発明の「２本の伝送線の電位差として、前記差動信号を送出する駆動部」に相当する。
　
（４−３）引用発明の「レシーバ回路６」が、「ソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２」から出力された「差動信号である高速信号（Ｐ１／Ｎ１）」を受け取ることにより、差動信号に基づいて動作していることは当業者にとって自明であるから、引用発明の「レシーバ回路６」は補正発明の「前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部」に相当する。
　
（４−４）補正発明の「前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗」について検討する。
　引用発明の「終端抵抗Ｒｏ」が、２本の「前記伝送線路５」を電気的に接続していることは明らかであるから、引用発明の「終端抵抗Ｒｏ」は、補正発明の「接続抵抗」と同様に、「前記２本の伝送線を電気的に接続」するものである。
　ところで、引用発明においては、「ソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２」により「差動信号である高速信号（Ｐ１／Ｎ１）を出力する」構成となっているところ、「ソースカップルされたＣＭＯＳトランジスタのＭ１及びＭ２」すなわち差動増幅器を構成する「ＣＭＯＳトランジスタのＭ１及びＭ２」の出力インピーダンスが、各々のトランジスタに接続されたソース抵抗の和になることは当業者の技術常識であるから、引用発明においては、「前記駆動部の出力インピーダンス」が「抵抗Ｒ１及びＲ２」の和である１００Ω（５０Ω＋５０Ω）であることは明らかである。
　そして、引用発明の「前記伝送線路５」を構成する２本の伝送線が、各々線路の長さに応じた何らかのインピーダンスを有していることは当業者にとって自明であるから、引用発明においては、「前記駆動部の出力インピーダンス」と「前記２本の伝送線のそれぞれのインピーダンス」の和が１００Ωよりも大であることも、当業者にとって等しく自明である。
　したがって、引用発明においては、１００Ωである「終端抵抗Ｒｏ」が、「前記駆動部の出力インピーダンス」と「前記２本の伝送線のそれぞれのインピーダンス」の和よりも小さいインピーダンスを有していることは明らかである。
　さらに、「終端抵抗Ｒｏ」が補正発明の「接続抵抗」のように、「前記２本の伝送線のインピーダンスにおける抵抗成分を低減させ」るものであることは、電気回路的にみて自明であり、また、「終端抵抗Ｒｏ」が補正発明の「接続抵抗」のように、「前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する」であることも、そのような値でなければ伝送回路として用をなさないものであることから自明である。
　以上を総合すると、補正発明と引用発明とは、「前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗」を備えている点で一致する。
　
（４−５）したがって、補正発明と引用発明とは、
　
　「予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、
　２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
　前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
　前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続して、前記２本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と
　を備えることを特徴とする伝送回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　補正発明は、「ＣＭＯＳ半導体デバイス内」の伝送回路であるのに対して、引用発明は、「送信側集積回路８」と「受信側集積回路９」との間の伝送回路である点。
　
（５）相違点についての当審の判断
（５−１）一般に、半導体デバイスの大規模集積化と高速化の進展に伴い、半導体デバイスの内部においても、ディスクリート回路と同様に、伝送回路を差動構成とすること、及び伝送回路におけるインピーダンス整合を考慮することは、当業者における周知技術であるところ、ＣＭＯＳ半導体デバイスにおいても当然例外ではなく、伝送回路を差動構成とすること、及び伝送回路におけるインピーダンス整合を考慮することは、各々、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２に記載されているように、当業者において従来から行われてきていることである。
　
ａ．周知例１：特開２００１−１５６１８５号公報
　上記周知例１には、図２及び３と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は、一般的に、集積回路に関し、更に特定すれば集積回路内における差動信号ラインの均合(balancing)に関するものである。」
　「【００１０】図２は、本発明による差動対の撚り合わせ構造（twist configuration）の一実施例を示す。信号ラインＢＬ，ＢＬＢは、例えば、集積回路メモリ内における差動信号を搬送し比較的長い距離にわたってほぼ平行に走る多くの信号ラインの内の２本である。」
　「【００１５】図３は、図２に示した、撚り合わせたビット・ラインを含む集積回路メモリをブロック図形態で示す。メモリ２０は、ＣＭＯＳで実施した同期集積回路ＳＲＡＭである。ＣＭＯＳ集積回路は、同じ集積回路上に多数のＣＭＯＳ（相補金属酸化物半導体）トランジスタを含む回路である。」
　
　したがって、上記周知例１には、ＣＭＯＳで実施した同期集積回路ＳＲＡＭにおいて、差動信号ラインを用いて伝送回路を構成することが記載されているものと認められる。
　
ｂ．周知例２：特開平１−１６９９４６号公報
　上記周知例２には、第２図と共に次の記載がある。
　「第２図は本発明の第１の実施例に係る半導体集積回路図であり、ＣＭＯＳインバータ回路を示している。
　図において、Ｔ２１、Ｔ２３はｐチャンネル型ＭＯＳトランジスタであり、Ｔ２２、Ｔ２４はｎチャンネル型ＭＯＳトランジスタである。Ｌ１は信号線であり、超低抵抗材料を用いた配線（超低抵抗配線）である。ＲＬ１は終端抵抗であり、特性抵抗５０Ωに等しい抵抗値である。ＶＣＣは電源電圧であり、例えばＶＣＣ＝３Ｖとし、各ＭＯＳトランジスタＴ２１〜Ｔ２４の閾値電圧Ｖｔｈは０．８Ｖである。なお、終端抵抗ＲＬ１には、電源電圧ＶＣＣの１／２の中間電位１．５Ｖを供給している。また、この回路の場合、オン状態での各ＭＯＳトランジスタＴ２１〜Ｔ２４等の駆動デバイスの内部抵抗は、信号線Ｌ１の特性抵抗（５０Ω）に等しくするように素子寸法を設定している。
　これにより、終端抵抗ＲＬＩ＝５０Ωとインピーダンスマッチングをして反射波を吸収している。」
　
　ここにおいて、第２図に記載された２個のＣＭＯＳインバータ回路とそれらを結ぶ信号線Ｌ１とからなる回路が伝送回路を構成していること、及び駆動部を構成するＭＯＳトランジスタＴ２１及びＴ２２の内部抵抗が駆動部の出力抵抗（出力インピーダンス）として作用することは当業者にとって明らかであるから、上記周知例２には、２個のＣＭＯＳインバータ回路とそれらを結ぶ信号線Ｌ１とからなる回路からなる伝送回路において、駆動部の出力抵抗（出力インピーダンス）及び終端抵抗ＲＬＩを信号線Ｌ１の特性抵抗（特性インピーダンス）と整合させることが記載されているものと認められる。
　
（５−２）したがって、引用発明に接した当業者であれば、引用発明に係るインピーダンス整合の技術をＣＭＯＳ半導体デバイスに適用し、ＣＭＯＳ半導体デバイス内における伝送回路において、伝送線路の特性インピーダンスと駆動部の抵抗（出力インピーダンス）及び終端抵抗とを整合させるようにすること、換言すれば、駆動部の出力抵抗（出力インピーダンス）、伝送線路の特性インピーダンス及び終端抵抗が各々等しくなるようにすることは容易になし得たことである。　そして、そのようにした場合においては、上記（４）（４−４）において検討したとおり、終端抵抗と駆動部の出力抵抗（出力インピーダンス）とが等しいのであるから、終端抵抗が駆動部の出力抵抗（出力インピーダンス）と伝送線路のそれぞれのインピーダンスとの和よりも小さくなること、すなわち、補正発明のように、「前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有」することとなることは自明である。
　したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のことであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（６）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１０に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、また、たとえ本件補正が当該要件を満たすと仮定した場合であっても、本件補正は、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明についての検討
　平成２２年９月１７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜２０に係る発明は、平成２１年１０月７日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１０に係る発明（以下「本願発明」という。）は、請求項１０に記載されている事項により特定される、上記第２．１．に補正前の請求項１０として記載したとおりのものである。
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１４１７８３号公報（引用例）には、上記第２．４．（３）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。