【事件の表示】
　特願２００２−２３４００３「浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成１５年　５月１６日出願公開、特開２００３−１４２６５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年８月９日（パリ条約に基づく優先権主張　２００１年８月９日、大韓民国）の出願であって、平成２０年１２月１６日付けの拒絶理由通知に対して平成２１年４月２０日に意見書及び手続補正書が提出されたが、同年１０月２８日付けで拒絶査定がなされた。
　これに対して、平成２２年２月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年６月２０日付けで審尋がなされ、同年９月５日に回答書が提出された。
　
第２．補正の却下の決定
【結論】
　平成２２年２月２５日に提出された手続補正書による補正を却下する。
　
【理由】
１．手続補正の内容
　平成２２年２月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜４８を、補正後の明細書の特許請求の範囲の請求項１〜４８と補正するものであり、補正前後の請求項１及び１２は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層を含む三重層と第２導電層を備え、
　前記高電圧型ゲートパターンはパターン内に高電圧用ゲート絶縁層、第１導電層、前記三重層、前記第２導電層を備え、
　前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第１導電層、前記三重層、前記第２導電層を備えることを特徴とする不揮発性半導体メモリ装置。」
　「【請求項１２】
　半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第１導電層と、低抵抗導電層とを含み、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第２導電層と、前記低抵抗導電層とを含み、
　前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第１導電層と、前記低抵抗導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」
　
（補正後）
　「【請求項１】
　半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層を含む三重層と第２導電層を備え、
　前記高電圧型ゲートパターンはパターン内に高電圧用ゲート絶縁層、第１導電層、前記三重層、前記第２導電層を備え、
　前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第１導電層、前記三重層、前記第２導電層を備え、
　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする不揮発性半導体メモリ装置。」
　「【請求項１２】
　半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第１導電層と、低抵抗導電層とを含み、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第２導電層と、前記低抵抗導電層とを含み、
　前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第１導電層と、前記低抵抗導電層とを含み、
　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする不揮発性半導体メモリ装置。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第１導電層、前記三重層、前記第２導電層を備えることを特徴とする」を、「前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第１導電層、前記三重層、前記第２導電層を備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項７の「前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々の前記第１導電層と前記第２導電層に同時に接続されるように形成されるバッティングコンタクトが備えられることを特徴とする」を、「前記低電圧型ゲートパターンの前記第１導電層及び前記第２導電層に接続されるバッティングコンタクトと、前記高電圧型ゲートパターンの前記第１導電層及び前記第２導電層に接続されるバッティングコンタクトが備えられることを特徴とする」と補正して、補正後の請求項７とすること。
　
（３）補正事項３
　補正前の請求項１２の「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第１導電層と、前記低抵抗導電層とを含むことを特徴とする」を、「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第１導電層と、前記低抵抗導電層とを含み、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項１２とすること。
　
（４）補正事項４
　補正前の請求項２６の「前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の金属シリサイド層及びポリシリコン層が接しないように形成される第２コンタクトプラグとを備えることを特徴とする」を、「前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の金属シリサイド層及びポリシリコン層が接しないように形成される第２コンタクトプラグとを備え、　前記ポリシリコン層と前記導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項２６とすること。
　
（５）補正事項５
　補正前の請求項２７の「前記抵抗パターンの前記コンタクト領域に前記ライン領域の前記金属シリサイド層、前記ポリシリコン層及び前記第２導電層が接しないように形成されるコンタクトプラグとを備えることを特徴とする」を、「前記抵抗パターンの前記コンタクト領域に前記ライン領域の前記金属シリサイド層、前記ポリシリコン層及び前記第２導電層が接しないように形成されるコンタクトプラグとを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項２７とすること。
　
（６）補正事項６
　補正前の請求項２８の「前記基板の全面にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層の三重層と第２導電層を順次に形成する段階とを備えることを特徴とする」を、「前記基板の全面にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層の三重層と第２導電層を順次に形成する段階とを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項２８とすること。
　
（７）補正事項７
　補正前の請求項２９の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項２９とすること。
　
（８）補正事項８
　補正前の請求項３４の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項３４とすること。
　
（９）補正事項９
　補正前の請求項３９の「前記低抵抗導電層が形成された基板をパターニングして前記セルアレイ領域にセルゲートパターンを、前記周辺部高電圧及び低電圧領域に各々高電圧型ゲートパターン、低電圧型ゲートパターンを形成するゲートパターン形成段階とを備えることを特徴とする」を、「前記低抵抗導電層が形成された基板をパターニングして前記セルアレイ領域にセルゲートパターンを、前記周辺部高電圧及び低電圧領域に各々高電圧型ゲートパターン、低電圧型ゲートパターンを形成するゲートパターン形成段階とを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項３９とすること。
　
（１０）補正事項１０
　補正前の請求項４３の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、　前記第１導電層と前記第２導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項４３とすること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１について
（１−１）本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という）には、補正事項１により追加された「前記第１導電層と前記第２導電層が異なる材料で構成される」という構成に関連すると認められるものとして、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【請求項６】  
前記第２導電層は下部ポリシリコン層と上部金属シリサイド層の二重層からなる
　「【請求項１０】  
前記下部導電層はポリシリコン層であり、前記上部導電層は下部のポリシリコン層と上部の金属シリサイド層からなる二重層である
　「【請求項２０】  
前記低抵抗導電層は下部ポリシリコン層と上部金属シリサイド層を含む
【請求項２１】  前記セルゲートパターン領域において、前記基板に形成されたトレンチ型素子分離膜の上面の高さは第２導電層の上面より高く、
前記下部ポリシリコン層の上面の高さより低く
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは第１導電層の上面の高さより高く、
前記下部ポリシリコン層の上面の高さより低い
【請求項２５】  前記メモリ素子用ゲートパターン領域において、前記基板に形成されたトレンチ型素子分離膜の上面の高さは前記第２導電層の上面の高さより高く、
前記下部ポリシリコン層の上面の高さより低く
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは前記第１導電層の上面の高さより高く、
前記下部ポリシリコン層の上面の高さより低い
【請求項２６】  半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターン、周辺部低電圧領域の低電圧型ゲートパターン及び周辺部ライン型抵抗パターンを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層、ポリシリコン層、金属シリサイド層を備え
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層、導電層、前記三重層、ポリシリコン層、金属シリサイド層を備え
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層、導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え
前記抵抗パターンは前記高電圧用ゲート絶縁膜、前記導電層、前記三重層、前記ポリシリコン層、前記金属シリサイド層が備えられたライン領域と前記高電圧用ゲート絶縁層、前記導電層が備えられたコンタクト領域を含み、
前記セルアレイ領域において、前記三重層の上面の高さは前記基板に形成されたトレンチ型素子分離膜の上面より低く、
前記高電圧型ゲートパターン領域及び前記低電圧型ゲートパターン領域において、前記三重層の下面は前記トレンチ型素子分離膜の上面の高さより高く、
前記セルゲートパターン、前記高電圧型ゲートパターン、前記低電圧型ゲートパターン、前記抵抗パターンの側壁に形成される絶縁膜スペーサと、
前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々の前記コンタクト領域で前記導電層と前記ポリシリコン層及び前記金属シリサイド層に同時に接続されるバッティングコンタクトプラグと
前記セルゲートパターンの前記金属シリサイド層に連結される第１コンタクトプラグと、
前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の
金属シリサイド層及びポリシリコン層が接しないように形成される
【請求項２７】  半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターン、周辺部低電圧領域の低電圧型ゲートパターン及び周辺部ライン型抵抗パターンを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはパターン内にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層、第２導電層、ポリシリコン層、金属シリサイド層を備え
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層、第１導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層、第１導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え
前記抵抗パターンは前記高電圧用ゲート絶縁膜、前記第１導電層、前記三重層、前記第２導電層、前記ポリシリコン層、前記金属シリサイド層を備えるライン領域と、前記高電圧用ゲート絶縁膜、前記第１導電層を備えるコンタクト領域を含み、
前記セルゲートパターン領域において、前記三重層の上面の高さは前記基板に形成されたトレンチ型素子分離膜の上面の高さより低く、
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは前記第２導電層の上面の高さより高く、前記ポリシリコン層の上面の高さより低く
前記セルゲートパターン、前記高電圧型ゲートパターン、前記低電圧型ゲートパターン、前記抵抗パターンの側壁に形成される絶縁膜スペーサと、
前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々のコンタクト領域の一部で前記金属シリサイド層、前記ポリシリコン層、前記第２導電層と前記三重層が除去されて前記コンタクト領域で前記第１導電層と前記第２導電層、前記金属シリサイド層、前記ポリシリコン層に同時に接続されるバッティングコンタクトと、
前記セルゲートパターンの金属シリサイド層に連結されるコンタクトプラグと、
前記抵抗パターンのコンタクト領域に前記ライン領域の前記
金属シリサイド層、前記ポリシリコン層及び前記第２導電層が接しないように形成される
　「【請求項３３】  前記素子分離膜の形成段階において、抵抗領域にトレンチ型素子分離膜が形成され、
前記ゲートパターン形成段階において、前記抵抗領域に抵抗パターンが形成され、
前記コンタクト予備段階において、前記抵抗パターンの全領域で前記金属元素を含む導電層が除去され、
前記コンタクトホール形成段階において、
前記抵抗パターンのポリシリコン層を露出させるコンタクトホールが形成される
　「【請求項４６】  
前記低抵抗導電層はポリシリコン層と金属元素を含む導電層を順次に形成する
【請求項４７】  前記素子分離膜の形成段階において、抵抗領域に素子分離膜が形成され、
前記ゲートパターン形成段階において、前記抵抗領域に前記低抵抗導電層からなる抵抗パターンが形成され、
前記層間絶縁膜の形成前に、前記抵抗パターンの全領域で前記金属元素を含む導電層が除去され、
前記コンタクトホール形成段階において、
前記抵抗領域には前記ポリシリコン層を露出させるコンタクトホールが形成される
　
ｂ．「【００１０】
【課題を解決するための手段】上述の課題を解決するための本発明の不揮発性半導体メモリ装置の第１構成は、半導体基板上にセルアレイ領域のセルゲートパターンと、周辺部高電圧領域の高電圧型ゲートパターンと周辺部低電圧領域の低電圧型ゲートパターンとを備える。ここで、セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と第２導電層を備える。高電圧型ゲートパターンは高電圧用ゲート絶縁層、第１導電層、三重層及び第２導電層を備える。そして、低電圧型ゲートパターンは低電圧用ゲート絶縁層、第１導電層、三重層、第２導電層を備える。
【００１１】本発明装置の第１構成において、単一電源から高電圧及び低電圧電源を形成するために、メモリ装置の周辺部には、ライン型抵抗パターンが通常備えられる。この時、抵抗パターンはゲートパターンと共に形成されることが工程の段階を減らし、効率を高めるために望ましい。抵抗パターンは抵抗の役割を果たすように所定の比抵抗を有する抵抗層を有しなければならない。抵抗層は一つ以上の物質層で形成されることもできる。
第１導電層は不純物ドーピング濃度を調節したポリシリコンで形成して抵抗層の役割を果たすようにすることができる。
【００１２】
本発明装置の第１構成において、第２導電層は下部のポリシリコン層と上部の金属シリサイド層からなる二重層になることができる。先ず、ゲートパターンの一部層を形成した後に、トレンチ型素子分離膜を形成する自己整列型フラッシュメモリなどにおいて、第２導電層は下部導電層と上部導電層に分けられ、上部導電層は下方のポリシリコン層と上方の金属シリサイド層で形成されることができる。
　
ｃ．「【００２６】
図３及び図４を参照すると、厚いゲート絶縁膜１３と薄いゲート絶縁膜１５が形成された基板１０の全面に第１ポリシリコン層１７を形成する。第１ポリシリコン層１７は不純物がドーピングされたことを用いる。これは、以後に抵抗を形成するようになることを考慮して第１ポリシリコン層１７のドーピング濃度を調節する。
【００２７】図５を参照すると、セルアレイ領域に基板１０が露出された状態で熱酸化を実施する。次に、ＣＶＤ方法を通じてシリコン窒化膜を積層し、再び、シリコン酸化膜を積層する。結果的に、セルアレイ領域の基板の基底層及びその他の領域の第１ポリシリコン層上にＯＮＯ三重層１９が形成される。
再び、ＯＮＯ三重層１９上に第２ポリシリコン層２１を形成する。第２ポリシリコン層２１上に金属層を形成し、熱処理、又は直接ＣＶＤ方法を通じて金属シリサイド層２３を形成する
　
ｄ．「【００３７】
図１２及び図１３を参照すると、厚いゲート絶縁膜１３と薄いゲート絶縁膜１５が形成された基板１０の全面に第１ポリシリコン層１７を形成する。第１ポリシリコン層１７は形成される抵抗の抵抗値を考慮してドーピング濃度を調節する。
【００３８】
図１４を参照すると、セルアレイ領域に基板１０の基底層が露出された状態でセルアレイ領域の基板１０及びその他の領域の第１ポリシリコン層１７上にＯＮＯ三重層１９を形成する。三重層１９上に再び第２ポリシリコン層２１を形成する
　
（１−２）以上の記載を総合すると、補正後の請求項１の「第１導電層」及び「第２導電層」の材料について、当初明細書等に記載されている事項は、次のとおりであると認められる。
（１−２−１）「第１導電層」及び「第２導電層」が、共にポリシリコンであること。
（１−２−２）「第１導電層」の材料であるポリシリコンは不純物がドーピングされており、「第２導電層」の材料であるポリシリコンは不純物がドープされているか否かについて特定されていないこと。
　
（１−３）一方、補正事項１により、補正後の請求項１には、「第１導電層」及び「第２導電層」の材料について、「前記第１導電層と前記第２導電層が異なる材料で構成される」という事項が追加されている。
　そこで、当該事項が当初明細書等に記載されているか否かについて検討すると、「第１導電層」及び「第２導電層」について当初明細書等に記載されているのは、上記（１−２）に記載された事項にとどまり、「第２導電層」の材料であるポリシリコンについては、不純物がドープされているか否かについての特定がなされていないのであるから、当初明細書等に、「第２導電層」の材料が、「第１導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということが記載されているとは認められない。
　
　更に言えば、一般に、ドープされていないシリコンの導電率は極めて小さく、絶縁体に近い特性を有することは当業者における技術常識であるから、仮に「第２導電層」がドープされていないポリシリコンであるとすれば、そもそも「第２導電層」は「導電層」とはなり得ないことに加え、一般に、絶縁ゲート型トランジスタのゲートは、導電性を有していなければ所期の機能を果たすことができないから、補正後の請求項１のように、「第２導電層」を「セルゲートパターン」として用いることは不可能である。
　したがって、たとえ、当初明細書等に「第２導電層」の不純物についての記載がなかったとしても、当該「第２導電層」が不純物がドープされたものであることは、当業者にとって明らかである。
　よって、このような点からみても、当初明細書等に、「第２導電層」の材料が、「第１導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということが記載されているとは認められない。
　
（１−４）また、上記（１−１）において摘記した部分以外も含め、当初明細書等全般の記載を精査しても、「第２導電層」の材料が、「第１導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということを当業者が認識できる記載は見いだせない。
　したがって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　
（１−５）補正事項１については以上のとおりであるが、当初明細書等に、「第１導電層」の材料が不純物がドープされているポリシリコンであり、「第２導電層」の材料が不純物がドープされていないポリシリコンであることが記載されていると仮定した場合についても予備的に検討する。
　上記のように仮定した場合であっても、当初明細書等に記載されている事項は、「第１導電層」の材料が不純物がドープされているポリシリコンであり、「第２導電層」の材料が不純物がドープされていないポリシリコンであるということにとどまり、補正後の請求項１のように、「前記第１導電層と前記第２導電層が異なる材料で構成される」という技術思想が当初明細書等に記載されているとは認められない。
　すなわち、補正後の請求項１に係る発明には、「第１導電層」及び「第２導電層」の材料が異なるものでありさえすれば、それらが具体的にどのような材料を用いているものであっても、発明の範囲に含まれることが明らかであるが、当初明細書等に記載されている事項は、「第１導電層」の材料が不純物がドープされているポリシリコンであり、「第２導電層」の材料が不純物がドープされていないポリシリコンであるということにとどまり、当初明細書等の記載全般を精査しても、不純物がドープされているポリシリコン及び不純物がドープされていないポリシリコンという具体的材料を離れて、「第１導電層」の材料と「第２導電層」の材料とが相対的に異なるものであるという技術思想が記載されていることを当業者が認識できる記載は見いだせない。
  したがって、たとえ、当初明細書等に、「第１導電層」の材料が不純物がドープされているポリシリコンであり、「第２導電層」の材料が不純物がドープされていないポリシリコンであることが記載されていると仮定した場合であっても、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　
（１−６）以上検討したとおり、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項（本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（２）補正事項２について
　補正事項２は、補正前の請求項７のやや不明瞭な記載を明瞭にしたものにすぎず、実質的にみて補正前後で記載内容に違いはないものと認められるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３〜１０について
　補正事項３〜１０により追加された事項は、補正事項１と実質的に同じであるから、補正事項３〜１０についても、補正事項１と同様に、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項に規定する要件を満たしていない。
　
４．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２２年２月２５日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜４８に係る発明は、平成２１年４月２０日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１２に係る発明（以下「本願発明」という。）は、請求項１２に記載されている事項により特定される、上記第２．１．に補正前の請求項１２として記載したとおりのものであり、再掲すると次のとおりである。
　「【請求項１２】
　半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第１導電層と、低抵抗導電層とを含み、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第２導電層と、前記低抵抗導電層とを含み、
　前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第１導電層と、前記低抵抗導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１０２５５３号公報には、図１、５、７、及び９〜１６と共に次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、内部に電荷蓄積手段を含む絶縁膜を介してゲート電極が半導体基板またはウエル上に積層された不揮発性メモリトランジスタを有する半導体装置、および、論理回路ブロックをメモリブロックと混載してなる半導体装置に関する。また、本発明は、上記半導体装置の駆動方法および製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ装置では、そのメモリトランジスタ内における電荷蓄積手段の種類および電荷蓄積手段を内包する絶縁膜の積層構造の種類に応じて、ＦＧ(Floating Gate) 型、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) 型などが知られている
【０００３】ＦＧ型の不揮発性メモリトランジスタでは、半導体基板またはウエル上にゲート絶縁膜を介してポリシリコンなどからなるフローティングゲートが積層され、さらに、フローティングゲート上に、たとえばＯＮＯ(Oxide-Nitride-Oxide) 膜などからなるゲート間絶縁膜を介してコントロールゲートが積層されている。
【０００４】
ＭＯＮＯＳ型の不揮発性メモリトランジスタでは、半導体基板またはウエル上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている
　
ｂ．「【００１１】
【発明が解決しようとする課題】ところが、このような書き込み・消去方法が採用された従来の不揮発性メモリ装置では、負電圧の昇圧が不要で昇圧回路の構成を簡単に出来るということは利点として挙げることができるものの、いわゆるＶＰＰ系トランジスタと称される高耐圧仕様のトランジスタが必要となり、このため製造工程が複雑で、コスト低減が進まない現状にある。
【００１２】たとえば、ワード線電位またはウエル電位を駆動する回路の出力トランジスタなどは、書き込み時と消去時で高電圧ＶＰＰまたはＶＰＰ’をフルレンジで切り換えて出力する必要があり、そのため、ＶＰＰ系トランジスタの使用が必須となる。
【００１３】ＶＰＰ系トランジスタは、メモリトランジスタやＶＣＣ（外部電源電圧）系のトランジスタと比較すると、その必要耐圧に応じてゲート長およびゲート絶縁膜厚が大きく設定され、必要な駆動能力を得るためにゲート長に比例してゲート幅も大きく設定されている。また、ソース・ドレイン不純物領域も、メモリトランジスタまたはＶＣＣ系トランジスタなどに比べると深く設定する必要がある。さらに、いわゆるオフセット構造と称される、高濃度のソース・ドレイン不純物領域をゲート端から離して形成した構造も多く採用されている。したがって、トランジスタの占有面積が大きいうえ、メモリトランジスタやＶＣＣ系トランジスタの製造にない専用工程が必要となり、これが不揮発性メモリ装置のコスト低減がなかなか進まない大きな要因の一つとなっている。
【００１４】
その一方、いわゆるシステムＬＳＩなどでは、論理回路ブロックをメモリブロックとともに混載した半導体装置が近年盛んに開発されている。論理回路ブロックではトランジスタ数が多く動作速度が重視されるために、論理演算用のトランジスタとして、メモリトランジスタと同様に解像限界で形成し、かつ、ゲート絶縁膜を薄膜化したＶ
ＣＣ
系の高速トランジスタが採用される。このようなＬＳＩでは、論理回路ブロック内でトランジスタを最適化して面積を極力小さくしているが、その一方で、ゲート絶縁膜をメモリトランジスタ用、高電圧用、低電圧かつ高速用の３種類にウエハ内で作り分ける必要があり、製造プロセスが一層煩雑化している
【００１５】本発明の目的は、異なる種類のトランジスタ間で製造プロセスの共通性を高め、コスト低減が可能な構成の半導体装置と、その駆動方法および製造方法を提供することにある。」
　
ｃ．「【００２７】
【発明の実施の形態】以下、ＭＯＮＯＳ型メモリトランジスタを有し、ソース線およびビット線が階層化されたＮＯＲ型（以下、便宜上、ＡＮＤ型と称する）の不揮発性メモリ装置を例として、本発明の実施形態を説明する。本発明の実施形態に係る半導体装置は、メモリブロックと、論理回路ブロックとを有する。図１に、メモリブロックの概略構成を示す。
【００２８】メモリブロック内に、図１に示すように、メモリセルアレイ１、ロウバッファ２、ロウデコーダ３、カラムバッファ４、カラムデコーダ５、カラムゲート６、入出力バッファ及びセンスアンプ群（以下、入出力回路という）７、書き込み・消去回路（ワード線駆動回路８およびウエル電圧供給回路９）を有する。」
　
ｄ．「【００３９】図５において、副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｐウエル部分と、各ワード線との交差部分がメモリトランジスタのチャネル形成領域となる。チャネル形成領域に接する副ビット線ＳＢＬ部分がドレイン、副ソース線ＳＳＬ部分がソースとして機能する。なお、副ビット線ＳＢＬおよび副ソース線ＳＳＬのチャネル形成領域に臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低濃度領域を具備させてもよい。
【００４０】
チャネル形成領域上に、トンネル絶縁膜１４、窒化膜１５、トップ絶縁膜１６、ゲート電極（ワード線ＷＬ）が順に積層されている。トンネル絶縁膜１４として、ウエルおよび基板の表面を熱酸化して形成した、２〜５ｎｍ程度の膜厚の酸化シリコン膜を用いる。また、熱酸化シリコン膜の一部または全部を窒化処理して用いてもよい。
ワード線ＷＬは、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) からなる。ワード線ＷＬは、doped poly-Si と高融点金属シリサイドとの積層膜から構成してもよい
　
ｅ．「【００６４】
最後に、本実施形態に係る半導体装置の製造方法例を説明する。図９〜図１３は、この半導体装置の製造途中における断面図である。また、図１４は、この半導体装置の製造に用いるフォトマスクの一覧表である
（途中略）
【００７１】
レジスト除去後、図１３の工程では、まず、全面にポリシリコンからなるゲート導電膜を成膜する。その上に第１１マスク“１ＰＳ”を用いたレジストの形成し、異方性エッチングを行って、ワード線ＷＬおよびゲート電極１８，１９を形成する。
　
ｆ．「【００７５】
図１５は、比較例として従来の製造方法で作った半導体装置の構造を示す断面図である。また、図１６は、トランジスタサイズ変更におけるゲート長とゲート幅の関係を示す説明図である。この半導体装置１００では、メモリトランジスタＭＴは二重ウエル構造で本実施形態と基本的に同じであるが、ワード線ＷＬに書き込み電圧Ｖ
ＰＰ
または消去電圧Ｖ
ＰＰ
’をフルレンジで印加するための高耐圧トランジスタＨＴが必要である。図１５に示す高耐圧トランジスタＨＴは、ゲート絶縁膜１０１の膜厚が２０ｎｍ以上必要であり、ゲート長も１μｍを越えるものが用いられる。
【００７６】
一方、論理回路用の低耐圧・高速トランジスタは、ｎＭＯＳトランジスタＮＬＴおよびｐＭＯＳトランジスタＰＬＴともに、それぞれ最適化された濃度のウエル１０３または１０４に形成され、ソース・ドレイン不純物領域１０５，１０６も極限まで高濃度，薄層化されている。さらに、ゲート絶縁膜厚も３〜８ｎｍ、ゲート長も０．２５μｍ程度とスケーリングされている
【００７７】本実施形態に係る半導体装置では、ワード線ＷＬおよびウエルＰＷへの電圧印加方法を正と負で分割して行うことにより、たとえば図７の回路のレベル変換回路３３のインバータを構成する各トランジスタに対し、そのソース・ドレイン間への印加電圧を従来の半分にまで低下できる。したがって、そのぶん、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。図１６に示す式のように、ドレイン電流Ｉｄはリニア領域，飽和領域ともＷ／Ｌに比例する。したがって、同じ駆動能力を得るとした場合、ゲート長Ｌを短くすると、同じ割合でゲート幅Ｗも短くできる。その結果、トランジスタへの印加電圧を半分にすると、下ゲート電極面積を単純計算では１／４程度にでき、そのぶん、小さなサイズのトランジスタが使用できる。論理回路ブロックでは、その逆に、従来最適化されて微細化されていたトランジスタのサイズが大きくなってしまう。通常、論理回路ブロック内のトランジスタ数が多いので、全体としては面積が若干大きくなる。」
　
２．ここにおいて、図１５に記載された「比較例として従来の製造方法で作った半導体装置」に注目すると、００７５段落の「この半導体装置１００では、メモリトランジスタＭＴは二重ウエル構造で本実施形態と基本的に同じであるが・・・」という記載から、当該半導体装置における「メモリトランジスタＭＴ」は、図５に記載されたものと同様に、００４０段落に記載されたように、「チャネル形成領域上に、トンネル絶縁膜１４、窒化膜１５、トップ絶縁膜１６、ゲート電極（ワード線ＷＬ）が順に積層されている」構造を備えていることが明らかである。
　また、０００４段落の「ＭＯＮＯＳ型の不揮発性メモリトランジスタでは、半導体基板またはウエル上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。」という記載、及び図１５の記載から、図１５に記載された半導体装置における「メモリトランジスタＭＴ」、「高耐圧トランジスタＨＴ」並びに「論理回路用の低耐圧・高速トランジスタ」である「ｎＭＯＳトランジスタＮＬＴ」及び「ｐＭＯＳトランジスタＰＬＴ」は、いずれも「半導体基板」上に形成されていることが明らかである。
　さらに、図１５に記載された半導体装置における「高耐圧トランジスタＨＴ」並びに「論理回路用の低耐圧・高速トランジスタ」である「ｎＭＯＳトランジスタＮＬＴ」及び「ｐＭＯＳトランジスタＰＬＴ」が、各々ゲート絶縁膜の上にゲート電極を有していることは当業者にとって自明である。
　
３．したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「半導体基板上に、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されているメモリトランジスタＭＴと、膜厚が２０ｎｍ以上のゲート絶縁膜及びゲート電極を有する高耐圧トランジスタＨＴと、膜厚が３〜８ｎｍのゲート絶縁膜及びゲート電極を有する論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴとを備える不揮発性メモリ装置。」
　
第５．本願発明と引用発明との対比
１．引用発明の「半導体基板」において、「メモリトランジスタＭＴ」が形成されている領域、「高耐圧トランジスタＨＴ」が形成されている領域、「論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」が形成されている領域は、各々本願発明の「セルアレイ領域」、「周辺部高電圧領域」、「周辺部低電圧領域」に相当する。
　さらに、引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され」た膜及び「トップ絶縁膜上」に形成された「ゲート電極」は、本願発明の「セルゲートパターン」に相当し、引用発明の「膜厚が２０ｎｍ以上のゲート絶縁膜１０１及びゲート電極」は、本願発明の「高電圧型ゲートパターン」に相当し、引用発明の「膜厚が３〜８ｎｍのゲート絶縁膜及びゲート電極」は、本願発明の「低電圧型ゲートパターン」に相当する。
　したがって、本願発明と引用発明とは、「半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置」である点で一致する。
　
２．引用発明の「膜厚が２０ｎｍ以上のゲート絶縁膜」は、本願発明の「高電圧用ゲート絶縁層」に相当し、引用発明の「高耐圧トランジスタＨＴ」が有している「ゲート電極」は、本願発明の「前記高電圧型ゲートパターン」が含んでいる「第１導電層」に相当する。
　したがって、本願発明と引用発明とは、「前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第１導電層と」を含むものである点で一致する。
　
３．引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜」、「窒化膜あるいは窒化酸化膜などからなる中間絶縁膜」、「酸化シリコン膜からなるトップ絶縁膜」は、各々本願発明の「トンネリング絶縁層」、「電荷貯蔵層」、「ブロッキング絶縁層」に相当するから、引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され」た膜は、本願発明の「トンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層」に相当する。
　また、引用発明の「トップ絶縁膜上」に形成された「ゲート電極」は、本願発明の「第２導電層」に相当する。
　したがって、本願発明と引用発明とは、「前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第２導電層と」を含むものである点で一致する。
　
４．引用発明の「膜厚が３〜８ｎｍのゲート絶縁膜」は、本願発明の「低電圧用ゲート絶縁層」に相当する。
　また、引用発明の「論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」が有している「ゲート電極」と、本願発明の「前記低電圧型ゲートパターン」が含んでいる「前記第１導電層」とは、「導電層」である点で一致する。
　したがって、本願発明と引用発明とは、「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、導電層と」を含むものである点で一致する。
　
５．以上を総合すると、本願発明と引用発明とは、
　「半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
　前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第１導電層とを含み、
　前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第２導電層とを含み、
　前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「高電圧型ゲートパターン」、「セルゲートパターン」及び「低電圧型ゲートパターン」が、いずれも「低抵抗導電層」を含むものであるのに対して、引用発明はそのような構成を備えていない点。
　
（相違点２）
　本願発明は、「前記低電圧型ゲートパターン」が「前記第１導電層」を含むものであるのに対して、引用発明は、「論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」の「ゲート電極」が、「高耐圧トランジスタＨＴ」の「ゲート電極」と同じ層であることが特定されていない点。
　
第６．相違点についての当審の判断
１．相違点１について
（１）一般に、ポリシリコンゲートを備えた絶縁ゲート型トランジスタにおいて、ゲート電極の抵抗を低減して信号の伝達速度を向上させるため、ゲート電極を構成するポリシリコン上に低抵抗のシリサイド層を形成することは、例えば、引用例の００４０段落の「ワード線ＷＬは、doped poly-Si と高融点金属シリサイドとの積層膜から構成してもよい。」という記載、及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例の次の記載からも分かるように、当業者における周知技術である。
　
周知例：特開平１１−２６５９８７号公報
　
　「【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み可能な不揮発性メモリとＤＲＡＭあるいはＬｏｇｉｃ　ＩＣ等他素子との混載素子に関するものである。」
　「【００２０】ここで、図３にメモリセルと、第１のポリシリコン膜１０７をゲート電極に用いる周辺回路（図中の１Ｇ　ＮＭＯＳ／ＰＭＯＳ）との拡大図を示す。第１のポリシリコン膜１０７をゲート電極に用いる周辺回路（図中の１ＧＮＭＯＳ／ＰＭＯＳ）のゲート酸化膜はは、メモリセルの第１のゲート酸化膜１０６を用いている。
また、メモリセルにおいては第２のポリシリコン膜１１１の直上に、周辺回路（図中の１Ｇ　ＮＭＯＳ／ＰＭＯＳ）においては第１のポリシリコン膜１０７の直上に、シリサイド膜１１２が形成されている。すなわち、メモリセルは、第１のゲート酸化膜１０６、第１のポリシリコン膜１０７、ＩＰＤ絶縁膜１０９、第２のポリシリコン膜１１１、シリサイド膜１１２の構造となる。また、周辺回路（図中の１Ｇ　ＮＭＯＳ／ＰＭＯＳ）は、第１のゲート酸化膜１０６、第１のポリシリコン膜１０７、シリサイド膜１１２、及びソースドレインからなる構造となる。
　
（２）したがって、当該周知技術を勘案すれば、引用発明において、「メモリトランジスタＭＴ」、「高耐圧トランジスタＨＴ」並びに「前記論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」の各ゲート電極を、共に低抵抗のシリサイド構造とすること、すなわち、本願発明のように、「高電圧型ゲートパターン」、「セルゲートパターン」及び「低電圧型ゲートパターン」が、いずれも「低抵抗導電層」を含む構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれるものである。
　
２．相違点２について
　引用例には、引用発明が「比較例として従来の製造方法で作った半導体装置」として記載され、引用発明を改良した不揮発性半導体メモリ装置についても記載されているが、引用発明を改良した不揮発性半導体メモリの製造方法に関する図１３及び００７１段落の記載、並びに、引用発明の製造方法と引用発明を改良した不揮発性半導体メモリ装置の製造方法とを比較した図１４の記載から明らかなように、引用発明においても、全面に成膜されたポリシリコンを「第１１マスク“ＩＰＳ”」を用いて異方性エッチングすることにより、一括して「論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」の「ゲート電極」、並びに「高耐圧トランジスタＨＴ」の「ゲート電極」が形成されているものと解される。
　したがって、引用発明の「論理回路用の低耐圧・高速トランジスタであるｎＭＯＳトランジスタＮＬＴ及びｐＭＯＳトランジスタＰＬＴ」の「ゲート電極」と、「高耐圧トランジスタＨＴ」の「ゲート電極」とは同じ層であることが明らかであるから、引用発明も本願発明と同様に、「前記低電圧型ゲートパターン」が「前記第１導電層」を含むという構成を備えているものと認められる。
　よって、相違点２は実質的なものではない。
　また、仮に、相違点２が実質的なものではないとまではいえないものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。
　
３．相違点についての判断のまとめ
　以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。