【事件の表示】
　特願２００２−１５２４３９「電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ」拒絶査定不服審判事件〔平成１５年　３月　７日出願公開、特開２００３−　６８９８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年５月２７日（パリ条約による優先権主張２００１年６月２８日，米国）の出願であって，平成２０年１１月２８日付けの拒絶理由通知に対して，平成２１年２月２日付けで手続補正書及び意見書が提出されたが，同年９月２８日付けで拒絶査定がされ，これに対し，同年１２月２８日に審判請求がされるとともに，同日付けで手続補正書が提出されたものである。
　
第２　平成２１年１２月２８日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲及び発明の詳細な説明を補正するものであり，特許請求の範囲については，以下のとおりである。
　
〈補正事項ａ〉
　　・補正前の請求項１の「該アクティブ層は，ペロブスカイト材料である」を，補正後の請求項１の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」と補正する。
〈補正事項ｂ〉
　　・補正前の請求項８の「該アクティブ層は，ペロブスカイト材料である」を，補正後の請求項８の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」と補正する。
　
２　補正目的の適否
（１）補正事項ａについて
　補正事項ａは，補正前の請求項１の「該アクティブ層は，ペロブスカイト材料である」を，補正後の請求項１の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」とする補正であり，限定的に減縮したものであるから，補正事項ａは，特許請求の範囲の減縮を目的とする補正に該当する。
（２）補正事項ｂについて
　補正事項ｂは，補正前の請求項８の「該アクティブ層は，ペロブスカイト材料である」を，補正後の請求項８の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」とする補正であり，限定的に減縮したものであるから，補正事項ｂは，特許請求の範囲の減縮を目的とする補正に該当する。
　
　したがって，特許請求の範囲についての本件補正は，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項に規定する要件を満たす。
　
　そこで，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明及びに請求項８に係る発明ついて検討する。
　
３　独立特許要件を満たすかどうかの検討
３−１　本件補正後の請求項１に係る発明について
（１）本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明１」という。）は，次のとおりである。
　
【請求項１】
「ａ）基板と，
　ｂ）該基板上に互いに平行に設けられた帯状の複数の下部電極と，
　ｃ）該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極と，
　ｄ）該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，
　該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造。」
　
（２）引用例の表示
　　引用例１：米国特許第６２０４１３９号明細書（ＵＳ６２０４１３９Ｂ１）
　
（３）引用例１の記載及び引用発明１
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，米国特許第６２０４１３９号明細書（以下「引用例１」という。）には，「薄膜抵抗で使われるペロブスカイト材料の特性を切り替えるための方法」（発明の名称の翻訳文）（ Method for switching the properties of perovskite materials used in thin film resistors）に関して，図１，図２ａ，図４ａとともに，次の記載がある。（下線は当審において付加。以下同様。）
　
　　ア　発明の背景等
・「１．発明の分野
　この発明は，ペロブスカイト構造を持つ薄膜材料に関する。より詳しくは，巨大磁気抵抗と高温超電導材料のような材料の特性を変更するかあるいは切り替えるために電気的パルスを使用する方法が提供され，そして，この方法の応用が提供される。」（１欄７〜１３行の翻訳文）
（1. Field of the Invention
This invention relates to thin film materials having a perovskite structure. More particularly, a method of using an electrical pulse to modify or switch the characteristics of materials such as colossal magnetoresistive and high temperature superconducting materials is provided and applications of the method are provided.）
　
　　イ　発明の実施の形態
・「図１を参照すると，巨大磁気抵抗（ＣＭＲ）の薄膜材料を用いる２層の装置の図が示されている。
導電層１０は，基板１２の上の下部電極層として使われる。下部電極接点１３は，層１０に結合されている。それゆえ，下部層１０は，部分的にＣＭＲ薄膜１４により覆われている。上部電極接点１５と１６は，薄膜１４に作られる
　
この発明の典型的な２層装置は，下部電極層１０として，約５ｎｍから約５０００ｎｍの範囲の厚さの導電性酸化物又は他の導電材料下部層，例えば，ＹＢａ
２
Ｃｕ
３
Ｏ
７
（ＹＢＣＯ）又はＰｔで製造される。この層１０は，酸化物の又は他の規則正しく配置された又は多結晶質の基板１２，例えば，（１００）ＬａＡｌＯ
３
，Ｓｉ，ＴｉＮ等，の上に堆積される。活性層の上部層１４は，約５ｎｍから約５０００ｎｍの範囲の厚さのＣＭＲ又はＨＴＳＣ材料，例えば，Ｐｒ
０．７
Ｃａ
０．３
ＭｎＯ
３
（ＰＣＭＯ）のようなペロブスカイト材料で製造される
　
導線１８と１９の間に電気的パルスを供給することにより，電界と電流が，ＣＭＲ薄膜１４を横切って発生されるであろう。薄膜の電気抵抗は，下部層の電気抵抗よりも非常に大きいので，電流は，主にＣＭＲ薄膜を通って垂直に流れるだろう。それゆえ，もしも，ＣＭＲ薄膜が薄く，電極接点の領域が，小さいならば，強い電界力と強い電流密度が，たとえ，パルスのピーク電圧が高くないとしても，ＣＭＲ薄膜の中と電極接点１５の近傍で生じる。この電界又は電流は，薄膜の抵抗特性を変える
（Referring to FIG. 1, a diagram of a bi-layer device using a colossal magnetoresistive (CMR) thin film material is shown. Conductive layer 10 is used as the bottom electrode layer on substrate 12. Bottom electrode contact 13 is joined to layer 10. Bottom layer 10 is then partially covered with CMR thin film 14. Top electrode contacts 15 and 16 are made to thin film 14. Contacts 13, 15 and 16 are connected to wires 17, 18 and 19, respectively. Conductive layer 10 may be crystalline or polycrystalline, but its resistivity should be less than that of CMR layer 14.
A typical bi-layer device of this invention is made of a conductive oxide or other conductive material bottom layer, e.g. YBa2 Cu3 O7 (YBCO) or Pt, of thickness in the range from about 5 nm to about 5000 nm, for bottom electrode layer 10. This layer 10 is deposited on an oxide or other atomically ordered or polycrystalline substrate 12, e.g. (100) LaAlO3, Si, TiN, etc. Active layer top layer 14 is made of a perovskite material, such as a CMR or HTSC material, e.g. Pr0.7 Ca0.3 MnO3 (PCMO), of thickness in the range from about 5 nm to about 5000 nm. Bottom contact 13 and two top contacts 15 and 16 may be made of Ag, Au, Pt or other metal or a conducting oxide, and may be deposited by any variety of techniques onto the active CMR, HTSC or other perovskite layer.
By applying an electrical pulse between wires 18 and 19, an electric field and current will be created across CMR film 14. Because the electrical resistivity of the film is much larger than that of the bottom layer, the current will primarily flow through the CMR film vertically. Therefore, if the CMR film is thin and the areas of the electrode contacts are small, a strong electric field strength and a strong electric current density will be produced in the CMR film in the vicinity of electrode contact 15 even if the peak voltage of the pulse is not high. This field or current changes the resistive properties of the film.）
・「
電気的パルスは，導線１７又は１８と１９を通って層１４の中のペロブスカイト材料に供給されるであろう
・「磁界がなく，常温での，抵抗値に対する単極性の電気的パルス数の曲線が，図２ａに示されている。装置は，ＬａＡｌＯ３（１００）の単結晶基板の上に，ＰＬＤによりまた，堆積された約１０００ｎｍのＹＢＣＯ下部電極層の上に，パルスレーザ堆積（ＰＬＤ）により堆積された，約６００ｎｍの厚さのＰｒ０．７Ｃａ０．３ＭｎＯ３層で構成される。ＰＣＭＯの上の上部電極は，ＹＢＣＯの下部層の上の電極接点パッドのように，銀のドットをスパッタされる。銀の導線は，電気的な刺激のためにそのようなパッドに接合される。」（４欄２７〜３６行の翻訳文）
（A curve of resistance versus number of unipolar electrical pulses in zero magnetic field and at room temperature is shown in FIG. 2a. The device is composed of a Pr0.7 Ca0.3 MnO3 layer of about 600 nm thickness deposited by pulsed laser deposition (PLD) on top of a YBCO bottom electrode layer of about 1000 nm also deposited by PLD on top of a LaAlO3 (100) single crystal substrate. The top electrode on the PCMO is a sputtered silver dot, as is the electrical contact pad on the YBCO bottom layer. Silver wires are attached to these pads for electrical stimulation.）
・「
図１の２層装置に異なる極性のパルスでパルスを供給することは，可逆な切り替え効果を示した。図４ａを参照すると，グラフは，８５０ｎｍの厚さの下部ＹＢＣＯ電極と図２ａの装置としての電気接点を有する装置に基づく，４００ｎｍの厚さのＧａ
０．７
Ｃａ
０．３
ＢａＣｏ
２
Ｏ
５＋５
の抵抗が，約５〜７個の−１２Ｖのパルスの後に，１７５Ωから４００Ωの飽和値まで増加することを示している。パルスの極性を＋１２Ｖに反転すると，抵抗は，最初の出発値の１７５Ωに減少して戻る。最初の極性のパルスを供給することにより，それから，抵抗は，再び，４００Ωに増加する。この振る舞いは，反転するパルス極性により繰り返しができることが示されたことになる
（Pulsing the bilayer device of FIG. 1 with pulses of different polarity showed a reversible switching effect. Referring to FIG. 4a, the graph shows that the resistance of a 400 nm thick Gd0.7 Ca0.3 BaCo2 O5+5 based device with bottom YBCO electrode of thickness 850 nm and electrical contacts as for the device of FIG. 2a, increases from 175 ohms to a saturation value of 400 ohms after about five to seven pulses of -12 volts. Upon reversing the polarity of the pulses to +12 volts, the resistance dropped back to the initial starting value, 175 ohms. Upon application of pulses of the original polarity, resistance then increased again to 400 ohms. This behavior was shown to be repeatable on reversing pulse polarity.）
・「ペロブスカイト薄膜材料，特に，ＣＭＲとＨＴＳＣ材料は，多くの分野で非常に有用であり，ますます利用できるようになるので，上述した切り替えの状態と変更方法の特性は，たくさんの応用を有している。
材料と方法は，高データ密度で高読み出し速度のランダムアクセスメモリ装置又はリードオンリーメモリ装置を製造するのに利用されるだろう
（Because the perovskite thin film materials, especially the CMR and HTSC materials are very useful in many fields and will become increasingly available, the state switching and properties modification method described above has many applications. The materials and methods may be used to make random access or read only memory devices with high data density and reading speed. ）
　
（３−２）上記ア，イによれば，引用例１には，次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
「基板１２と，前記基板１２の上の下部電極層として使われる導電層１０と，前記導電層１０に結合されている下部電極接点１３と，前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４と，前記上部層１４の上の上部電極接点１５と１６とを有し，前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置。」
　
（４）対比　
（４−１）次に，本願補正発明１と引用発明１とを対比する。
　　ア　引用発明１の「基板１２」は，本願補正発明１の「基板」に相当する。
　　イ　引用発明１の「前記基板１２の上の下部電極層として使われる導電層１０」は，本願補正発明１の「該基板上に」「設けられた」「下部電極」に相当する。
　　ウ　引用発明１の「前記上部層１４の上の上部電極接点１５と１６」は，「上部電極接点１５と１６」が複数であるので，本願補正発明１の「該下部電極上に」「設けられた」「複数の上部電極」に相当する。
　　エ　引用発明１の「前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」は，「前記上部層１４の上の上部電極接点１５と１６」を有しており，また，引用発明１の「活性層の上部層１４」は，本願補正発明１の「アクティブ層」に対応し，さらに，引用発明１の「活性層の上部層１４」が，「上部電極接点１５と１６」の間で連続していることは，引用例１の図１の記載からも，明らかであるので，引用発明１の「前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」は，本願補正発明１の「該」「下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層」に相当する。
　　オ　引用発明１の「前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置」において，「前記ペロブスカイト材料」は，「活性層の上部層１４」のことであり，本願補正発明１の「アクティブ層」に対応するので，引用発明１の「前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置」は，本願補正発明１の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造」に相当する。
　
（４−２）そうすると，本願補正発明１と引用発明１の一致点と相違点は，次のとおりとなる。
　
《一致点》
　「ａ）基板と，
　ｂ）該基板上に設けられた下部電極と，
　ｃ）該下部電極上に設けられた複数の上部電極と，
　ｄ）該下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，
　該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造。」
　
《相違点》
　本願補正発明１は，「該基板上に互いに平行に設けられた帯状の複数の下部電極」と，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極」を有し，「連続的なアクティブ層」が「該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置」されるのに対して，引用発明１は，本願補正発明１の「下部電極」に対応する，「前記基板１２の上の下部電極層として使われる導電層１０」を有するものの，１つの「導電層１０」であり，また，引用発明１は，本願補正発明１の「複数の上部電極」に対応する，「上部電極接点１５と１６」を有するものの，本願補正発明１のように，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状」の電極ではないので，本願補正発明１の「連続的なアクティブ層」に相当する引用発明１の「活性層の上部層１４」は，本願補正発明１の「該」「下部電極と該複数の上部電極との間に該両電極に接続されるように配置」されることにとどまる点。
　
（５）相違点についての判断
　　ア　引用発明１は，「前記基板１２の上の下部電極層として使われる導電層１０」と，「前記上部層１４の上の上部電極接点１５と１６とを有」しているので，メモリ装置としてみると，２ビットの記憶容量の装置ということができる。
　そして，メモリ装置において，記憶容量を増やす等のために，クロスポイント構造，すなわち，マトリックス構造を構成することは，当該技術分野の慣用技術であり，さらに，このマトリックス構造を構成するために，メモリに適する薄膜材料の層を備え，前記薄膜材料の層に対して，複数の互いに平行な帯状の形状の下部電極と，前記下部電極と交差する複数の互いに平行な帯状の形状の上部電極を設けることは，以下の周知文献１〜３に示されているように，従来より周知の技術である。
　　イ　周知文献１：特開平９−１０２５８７号公報（特に，段落【００３１】〜【００４０】，及び，図４の記載を参照；拒絶査定時に提示）には，「【００３３】前記絶縁膜42上には，白金，ロジウム，イリジウム，ルテニウム等の貴金属や合金，もしくは電気伝導性を示すそれらの酸化物からなる下部電極43が所定の形状にパターニングされて形成されている。前記下部電極43上には強誘電体薄膜44が形成されている。前記下部電極43は強誘電体薄膜44に電圧を印加するための電極として作用する他，絶縁膜42を貫通して基板41に設けられた半導体素子や他の素子等と電気的に接続するために所定の形状にパターニングされている。本実施例の形態においては，マトリックス構造を構成すべき複数の互いに平行な帯状の形状に加工されているが，必ずしもこの形状に束縛されるものではなく，任意にパターニングされた下部電極と酸化シリコン絶縁膜が表面に混在する素子の構造の全てに本発明は適用可能である。」，「【００３６】前記強誘電体薄膜44上には前記下部電極43と交差する複数のパターニングされた上部電極45が設けられ，該上部電極45は下部電極43と対をなして強誘電体薄膜44を挟持し強誘電体薄膜容量46を形成している。」，及び「【００４０】このようなビスマス層状化合物強誘電体は鉛を含有せずとも，ＰＺＴ，ＰＬＺＴなどの鉛含有ペロブスカイト型強誘電体に準ずる優れた強誘電特性を示し，室温においても強誘電体メモリにおいて十分な信号量に匹敵する残留分極量を示す好適な薄膜材料である。」との記載がある。
　　ウ　周知文献２：特開２００１−１６８２９５号公報（特に，段落【００２０】，段落【００２２】，及び，図１の記載を参照；拒絶査定時に提示）には，「【００２０】次いで，（Ｃ）に示すように，コンタクトホール４１，４２，…，４ｎに接続するｎ本のＸストライプ電極６１，６２，…，６ｎをメモリセル領域にわたって形成する。Ｘストライプ電極を形成するには，例えば，Ａｌ，ＲｕＯ２，Ｐｔ，ＩｒＯ２，ＹＢａ２Ｃｕ３Ｏ７，ＯｓＯ２，ＭｏＯ２，ＲｅＯ２，ＷＯ２，Ａｕ，Ａｇ，Ｉｎ，Ｉｎ−Ｇａ合金，Ｇａなどの導電性材料の微粒子を適当な溶媒に溶かして導電性材料液（電極材料液）を調整し，インクジェット式記録ヘッド（流動体吐出ヘッド）を用いてストライプ状にパターニング塗布すればよい。」，及び「【００２２】次いで，（Ｄ）に示すように，メモリセル領域に有機薄膜７を成膜する。この有機薄膜７はＸストライプ電極及びＹストライプ電極間に印加される電界強度がある閾値を超えるとインピーダンス（電圧対電流特性）が変化し，且つ，印加電界を０にしてもインピーダンスが変化しない特性を有する材料で構成されている。従って，有機薄膜７のハイインピーダンス状態とローインーダンス状態に対応してそれぞれ“０”或いは“１”を割り当てれば不揮発性メモリを実現することができる。このような有機薄膜７を用いれば，互いに直交するＸストライプ電極とＹストライプ電極の各交点において１つのメモリセル（単位メモリセル）が形成される。」との記載がある。
　　エ　周知文献３：特開昭６３−１０５７０号公報（特に，２頁右下欄１８行〜３頁右上欄７行，及び，第１図，第２図の記載を参照；拒絶査定時に提示）には，「配線層７には，下部電極４ｂがイオンビームによるイオン打込によって形成されている。この打込まれるイオンは，フタロシアニン類に対してアクセプタとなるイオンであり，たとえば水素，酸素，ネオン，アルゴン等のイオンを用いることができる。配線層７上には鉛フタロシアニン，錫フタロシアニン，またはホウ素フタロシアニンの蒸着膜からなるメモリ層５ｂが形成されている。メモリ層５ｂ上には上部金属電極６ｂが形成され，最後に酸素などのガスを通さない有機物の保護膜９が上部電極６ｂおよびメモリ層５ｂを覆って形成されている。」（２頁右下欄１８行〜３頁左上欄９行），及び「以上のように構成されている本実施例の有機半導体デバイスのメモリ動作を以下に説明する。
　メモリの書込動作において，マトリックス状の上下電極４ｂ，６ｂのうち特定の下部電極４ｂと上部電極６ｂに或る値以上の書込電圧を印加し，それらの特定の上下電極に挟まれたメモリ層５ｂ中の領域８内の分子のパイルの状態を第３Ａ図に示された状態とする。このようにして，メモリとしてオン状態にある低抵抗の領域８を形成することができ，メモリの書込を行なうことができる。
　メモリの読出動作において，特定の下部電極４ｂと上部電極６ｂの間に或る値以下の読出電圧を加えてその電流量を読めば，対応する特定のメモリ位置がオン状態かオフ状態であるかがわかる。」（３頁左上欄１４行〜同頁右上欄７行）との記載がある。
　　オ　したがって，引用発明１の「活性層の上部層１４」において，当該技術分野の慣用技術である，メモリ装置における，クロスポイント構造を構成するために，引用発明１の「前記基板１２の上の下部電極層として使われる導電層１０」と，「前記上部層１４の上の上部電極接点１５と１６」に代えて，上記アに記載の周知技術を適用することにより，本願補正発明１の「該基板上に互いに平行に設けられた帯状の複数の下部電極」と，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極」と，「該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層」を有するようになすことは，当業者が適宜なし得たことと認められる。
　
（６）以上のとおり，上記相違点に係る構成とすることは，当業者が容易に想到できたものである。
　
　したがって，本願補正発明１は，引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
３−２　本件補正後の請求項８に係る発明について
（１）本願補正発明
　本件補正後の請求項８に係る発明（以下「本願補正発明８」という。）は，次のとおりである。
　
【請求項８】
「基板と，該基板上に互いに平行に設けられた帯状の複数の下部電極と，該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極と，該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造を製造する方法であって，該方法は，
　ａ）前記基板を提供する工程と，
　ｂ）複数の前記下部電極を形成する工程と，
　ｃ）該下部電極上にペロブスカイト材料の層を堆積する工程と，
　ｄ）メモリアレイ領域の外部の領域から該ペロブスカイト材料の層を除去する工程であって，該ペロブスカイト材料の層がメモリアレイ構造内に残っている，工程と，
　ｅ）該ペロブスカイト材料の層上に複数の前記上部電極を形成する工程と，を包含する，方法。」
　
（２）引用例の表示
　　引用例１：米国特許第６２０４１３９号明細書（ＵＳ６２０４１３９Ｂ１）
　　引用例２：特開平８−２９３５８５号公報
　
（３）引用例１，２の記載及び引用発明２
（３−１）引用例１の記載
　引用例１の記載は，第２，３−１，（３−１）を参照のこと。
　
（３−２）引用例１には，次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
「基板１２と，前記基板１２の上の下部電極層として使われる導電層１０と，前記導電層１０に結合されている下部電極接点１３と，前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４と，前記上部層１４の上の上部電極接点１５と１６とを有し，前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置を製造する方法であって，該方法は，前記基板１２の上に下部電極層として使われる前記導電層１０を堆積する工程と，前記導電層１０の上に前記ペロブスカイト材料からなる前記活性層の上部層１４を堆積する工程と，前記活性層の上部層１４の上に前記上部電極接点１５と１６を形成する工程とを含有する方法。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平８−２９３５８５号公報（以下「引用例２」という。）には，「記憶装置及びその製造方法」（発明の名称）に関して，図１，図２，図４とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，コンピュータ等の外部記憶装置としての応用が可能で，かつ超ＬＳＩ内に組み込んで内部記憶装置としての応用も可能な抵抗値の変化を利用した記憶装置及びその製造方法に関する。」
・「【０００４】
【発明が解決しようとする課題】しかしながら，従来の磁気ディスク，ＣＤ−ＲＯＭやヒューズを利用したＲＯＭ等の不揮発性メモリには，以下のような問題があった。
【０００５】磁気ディスクやＣＤ−ＲＯＭ等は大容量化は可能であるが，アクセス時間も長くなる。したがって，これらのメモリを大容量化してコンピュータの処理能力を高めようとしても，本来コンピュータが有しているはずの処理能力を十分に発揮することができない。その結果，外部記憶装置がコンピュータの処理能力向上のための障害となっていた。
【０００６】一方，ＩＣ記憶装置や，上述のヒューズを用いたＲＯＭでは，超ＬＳＩと同程度の速度でアクセスできるが，大容量化に伴いチップサイズが増大するので，製造コストも増大し，極めて高価なものになる。
【０００７】また，これらの不揮発性メモリは構造的に書き換えができないので，ＲＡＭとして使用できない等，応用分野も極めて限定されている。
【０００８】本発明は，互いに異種の導電性材料で構成される２つの膜の間に電流を流したときに生じる現象，特に導電性材料を構成する原子等が電流の影響で移動したときには抵抗値が変化するという従来好ましくないとされていた現象に着目してなされたものであり，その目的は，抵抗値の変化という現象を記憶機能として利用することにより，各種のメモリとして応用が可能なまったく新しい記憶装置を提供することにある。」
　
　　イ　発明の実施の形態
・「【００４６】
【発明の実施の形態】
（第１の実施形態）まず，第１の実施形態について，図１，図２（ａ），（ｂ）及び図３を参照しながら説明する。
【００４７】図１は，第１の実施形態に係る記憶装置の斜視図，図２（ａ），（ｂ）はそれぞれ当該記憶装置の平面図及び断面図である。
【００４８】アルミナ，ガラス等の絶縁性基板１の上には，第１の導電性部材である第１のアルミニウム配線２が設けられている。この第１のアルミニウム配線２は，例えば５００ｎｍ程度の厚みと５００ｎｍ程度の幅とを有し１μｍ以下のピッチで互いに平行に並ぶ多数の細線により構成されている。絶縁性基板１及び第１のアルミニウム配線２の上には，層間絶縁膜となる厚みが１０００ｎｍ程度のシリコン酸化膜３が堆積されており，該シリコン酸化膜３の上に第２の導電性部材である第２のアルミニウム配線６が形成されている。この第２のアルミニウム配線６は，上記第１のアルミニウム配線２とほぼ同じ厚みと幅とを有し，かつ第１のアルミニウム配線２のピッチと同程度のピッチで，第１のアルミニウム配線２と直交する方向に延びる多数の細線で構成されている。そして，図２（ａ）に示す平面状態における第１のアルミニウム配線２と第２のアルミニウム配線６との各交点には，抵抗変化部材であるユニットセルＭc が介設されている。このユニットセルＭc は，シリコン酸化膜３に形成された開口部８内に順次堆積されたタングステン電極４とその上のアルミニウム電極５との積層膜からなる。タングステン電極４，アルミニウム電極５の厚みは，いずれも４００ｎｍ程度である。また，上記アルミニウム電極５はほぼ純アルミニウムに近い組成を有し，第１，第２アルミニウム配線２，６は，いずれもシリコンを０．５％程度含んでいる。
【００４９】なお，図１では，見やすくするために，第１，第２のアルミニウム配線２，６はいずれも単に線で表示されているが，実際には，図２（ａ），（ｂ）に示すように，一定の幅と厚みとを有している。
【００５０】ここで，本実施形態に係る記憶装置の工程についての図示は省略するが，例えば，以下のような既存の技術を利用して形成できる。まず，絶縁性基板１上に，厚みが約５００ｎｍのアルミニウム膜をスパッタ法で成膜した後，フォトリソグラフィーとドライエッチングにより第１のアルミニウム配線２を形成する。次に，基板上の全面に，例えばプラズマＣＶＤ法により厚みが１０００ｎｍ程度のシリコン酸化膜３を堆積し，平坦化した後このシリコン酸化膜３の上に，第１のアルミニウム配線２と第２のアルミニウム配線６との交点となる位置に多数の開口部を有するフォトレジストマスクを形成する。そして，フォトレジストマスクを用いてドライエッチングを行なって，シリコン酸化膜３の一部に第１のアルミニウム配線２に到達する開口部８を形成する。さらに，フォトレジストマスクを除去した後，選択ＣＶＤにより各開口部８内の第１のアルミニウム配線２の上にタングステンとアルミニウムとを順次堆積し，厚みがそれぞれ４００ｎｍ程度のタングステン電極４とアルミニウム電極５とを形成する。その後，基板の全面上に厚みが約５００ｎｍのアルミニウム膜をスパッタ法で成膜した後，フォトリソグラフィーとドライエッチングにより第２のアルミニウム配線６を形成する。」
・「【００５６】（第２の実施形態）次に，第２の実施形態について，図４（ａ）〜（ｄ）を参照しながら説明する。図４（ａ）〜（ｄ）は，本実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【００５７】まず，図４（ａ）に示すように，絶縁性基板１の上に多数の細線からなる第１のアルミニウム配線２を形成する。この第１のアルミニウム配線２の寸法や形成方法は，上記第１の実施形態において説明したとおりである。
【００５８】次に，図４（ｂ）に示すように，上記第１の実施形態と同じ方法により，基板の全面上にシリコン酸化膜３を堆積した後，フォトレジストマスクを用いたドライエッチングにより，シリコン酸化膜３の一部に，第１のアルミニウム配線２に到達する開口部８を形成する。
【００５９】次に，図４（ｃ）に示すように，選択ＣＶＤ法により開口部８内の第１のアルミニウム配線２の上にタングステンを堆積し，厚みが２００ｎｍ程度のタングステン電極４を形成する。その後，基板の全面上に厚みが開口部８の最短辺の長さの１／２程度のシリコン酸化膜を堆積した後，エッチバックして開口部８の側面上に絶縁性のサイドウォール１０を形成する。そのそき，タングステン電極４の一部が露出した状態となっている。
【００６０】次に，図４（ｄ）に示すように，選択ＣＶＤ法により開口部８内で露出しているタングステン電極４の上にアルミニウムを堆積し，厚みが２００ｎｍ程度のアルミニウム電極５を形成する。さらに，上記第１の実施形態と同様の方法により，各アルミニウム電極５に接続される多数の細線からなる第２のアルミニウム配線６を形成する。そして，最終的に，上記第１の実施形態と同様に，上記タングステン電極４とアルミニウム電極５とによりユニットセルＭc が構成される。」
・「【００９３】次に，図１２は，本実施形態に係る半導体記憶装置の電気回路を概略的に示す図である。８０はワード線選択及び駆動回路であり，８１はビット線選択及び駆動回路である。ワード線選択及び駆動回路８０からは多数のワード線ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，…が延びており，ビット線選択及び駆動回路８１からは，多数のビット線ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，…が延びている。そして，各ワード線ＷＬ1，ＷＬ2 ，ＷＬ3 ，…とビット線ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，…との交点に，上記ユニットセルＭc と同じ構造を有する多数のメモリセルＭ11，Ｍ12，…がマトリクス状に配置されている。」
　
（４）対比　
（４−１）次に，本願補正発明８と引用発明２とを対比する。
　　ア　引用発明２の「基板１２」は，本願補正発明８の「基板」に相当する。
　　イ　引用発明２の「前記基板１２の上の下部電極層として使われる導電層１０」は，本願補正発明８の「該基板上に」「設けられた」「下部電極」に相当する。
　　ウ　引用発明２の「前記上部層１４の上の上部電極接点１５と１６」は，「上部電極接点１５と１６」が複数であるので，本願補正発明８の「該下部電極上に」「設けられた」「複数の上部電極」に相当する。
　　エ　引用発明２の「前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」は，「前記上部層１４の上の上部電極接点１５と１６」を有しており，また，引用発明２の「活性層の上部層１４」は，本願補正発明８の「アクティブ層」に対応し，さらに，引用発明２の「活性層の上部層１４」が，「上部電極接点１５と１６」の間で連続していることは，引用例１の図１の記載からも，明らかであるので，引用発明２の「前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」は，本願補正発明８の「該」「下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層」に相当する。
　　オ　引用発明２の「前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置を製造する方法」において，「前記ペロブスカイト材料」は，「活性層の上部層１４」のことであり，本願補正発明８の「アクティブ層」に対応するので，引用発明２の「前記ペロブスカイト材料の抵抗が変化することを，メモリ装置に利用することができることを特徴とする装置を製造する方法」は，本願補正発明８の「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造を製造する方法」に相当する。
　　カ　引用発明２は，「基板１２」を有しており，引用発明２が，「基板１２」を有することは，本願補正発明８の「前記基板を提供する工程」に相当する。
　　キ　引用発明２の「前記基板１２の上に下部電極層として使われる前記導電層１０を堆積する工程」は，本願補正発明８の「前記下部電極を形成する工程」に相当する。
　　ク　引用発明２の「前記導電層１０の上に前記ペロブスカイト材料からなる前記活性層の上部層１４を堆積する工程」は，本願補正発明８の「該下部電極上にペロブスカイト材料の層を堆積する工程」に相当する。
　　ケ　引用発明２の「前記活性層の上部層１４の上に前記上部電極接点１５と１６を形成する工程」は，引用発明２の「前記上部電極接点１５と１６」が複数であるので，本願補正発明８の「該ペロブスカイト材料の層上に複数の前記上部電極を形成する工程」に相当する。
　
（４−２）そうすると，本願補正発明８と引用発明２の一致点と相違点は，次のとおりとなる。
　
《一致点》
　「基板と，該基板上に設けられた下部電極と，該下部電極上に設けられた複数の上部電極と，該下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている，メモリ構造を製造する方法であって，該方法は，
　ａ）前記基板を提供する工程と，
　ｂ）前記下部電極を形成する工程と，
　ｃ）該下部電極上にペロブスカイト材料の層を堆積する工程と，
　ｅ）該ペロブスカイト材料の層上に複数の前記上部電極を形成する工程と，を包含する，方法。」
　
《相違点》
《相違点１》
　本願補正発明８は，「該基板上に互いに平行に設けられた帯状の複数の下部電極」と，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極」を有し，「連続的なアクティブ層」が「該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置」されるのに対して，引用発明２は，本願補正発明８の「下部電極」に対応する，「前記基板１２の上の下部電極層として使われる導電層１０」を有するものの，１つの「導電層１０」であり，また，引用発明２は，本願補正発明８の「複数の上部電極」に対応する，「上部電極接点１５と１６」を有するものの，本願補正発明８のように，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状」の電極ではないので，本願補正発明８の「連続的なアクティブ層」に相当する引用発明２の「活性層の上部層１４」は，本願補正発明８の「該」「下部電極と該複数の上部電極との間に該両電極に接続されるように配置」されることにとどまる点。
《相違点２》
　本願補正発明８は，「複数の前記下部電極を形成する工程」を有するのに対して，引用発明２は，本願補正発明８の「下部電極」に対応する，「前記基板１２の上の下部電極層として使われる導電層１０を堆積する」ものの，１つの「導電層１０」である点。
《相違点３》
　本願補正発明８は，「メモリアレイ領域の外部の領域から該ペロブスカイト材料の層を除去する工程であって，該ペロブスカイト材料の層がメモリアレイ構造内に残っている，工程」を有するのに対して，引用発明２は，このような工程が不明である点。
　
（５）相違点についての判断
（５−１）相違点１について
　　ア　引用例２には，記憶装置について，「アルミナ，ガラス等の絶縁性基板１の上には，第１の導電性部材である第１のアルミニウム配線２が設けられている。この第１のアルミニウム配線２は，例えば５００ｎｍ程度の厚みと５００ｎｍ程度の幅とを有し１μｍ以下のピッチで互いに平行に並ぶ多数の細線により構成されている。絶縁性基板１及び第１のアルミニウム配線２の上には，層間絶縁膜となる厚みが１０００ｎｍ程度のシリコン酸化膜３が堆積されており，該シリコン酸化膜３の上に第２の導電性部材である第２のアルミニウム配線６が形成されている。この第２のアルミニウム配線６は，上記第１のアルミニウム配線２とほぼ同じ厚みと幅とを有し，かつ第１のアルミニウム配線２のピッチと同程度のピッチで，第１のアルミニウム配線２と直交する方向に延びる多数の細線で構成されている。そして，図２（ａ）に示す平面状態における第１のアルミニウム配線２と第２のアルミニウム配線６との各交点には，抵抗変化部材であるユニットセルＭc が介設されている。このユニットセルＭc は，シリコン酸化膜３に形成された開口部８内に順次堆積されたタングステン電極４とその上のアルミニウム電極５との積層膜からなる。」（段落【００４８】）ことが記載されている。
　また，引用例２に記載のように，「第１のアルミニウム配線２」と「第２のアルミニウム配線６」とにより，「多数のメモリセル」を「マトリクス状に配置」（段落【００９３】）することは，記憶装置の分野における慣用技術である。
　　イ　したがって，引用発明２の「活性層の上部層１４」において，引用発明２の「前記基板１２の上の下部電極層として使われる導電層１０」と，「前記上部層１４の上の上部電極接点１５と１６」に代えて，上記イの引用例２に記載の「第１のアルミニウム配線２」と「第２のアルミニウム配線６」を適用することにより，本願補正発明８の「該基板上に互いに平行に設けられた帯状の複数の下部電極」と，「該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極」と，「該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層」を有するようになすことは，当業者が適宜なし得たことと認められる。
　
（５−２）相違点２について
　　ア　引用例２には，「図４（ａ）に示すように，絶縁性基板１の上に多数の細線からなる第１のアルミニウム配線２を形成する。」（段落【００５７】）ことが，記載されている。
　　イ　そして，上記「（５−１）相違点１について」において述べたとおり，引用例２に記載のように，「第１のアルミニウム配線２」と「第２のアルミニウム配線６」とにより，「多数のメモリセル」を「マトリクス状に配置」（段落【００９３】）することは，記憶装置の分野における慣用技術である。
　　ウ　それゆえ，引用発明２の「前記基板１２の上に下部電極層として使われる前記導電層１０を堆積する工程」における，導電層１０の堆積に，引用例２に記載の「絶縁性基板１の上に多数の細線からなる第１のアルミニウム配線２を形成する」ことを適用して，本願補正発明８の「複数の前記下部電極を形成する工程」となすことは，当業者が適宜なし得たことと認められる。
　
（５−３）相違点３について
　　ア　引用発明２は，「前記導電層１０に結合されている下部電極接点１３と，前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」を有している。ここで，「下部電極接点１３」が「前記導電層１０に結合されている」部分には，「活性層の上部層１４」が存在しないことは明らかである。
　　イ　そして，上記アに記載の「前記導電層１０」の上の「活性層の上部層１４」が，「下部電極接点１３」が「前記導電層１０に結合されている」部分に存在しないようにするためには，何らかのパターニングをすることになるところ，そのようなパターニングの方法として，全面に堆積した「活性層の上部層１４」の一部をエッチング除去することは，当該技術分野の慣用技術の一つである。
　　ウ　また，引用発明２においては，「上部電極接点１５と１６」の位置には，メモリ領域の「前記上部層１４」を設けておくから，全面に堆積した「前記上部層１４」のうちエッチング除去する部分は，メモリ領域以外の部分であることは明らかである。
　　エ　そうすると，引用発明２の「前記導電層１０を部分的に覆うペロブスカイト材料からなり，電気的パルスを供給することにより抵抗が変化する，活性層の上部層１４」を形成するために，引用発明２の「前記導電層１０の上に前記ペロブスカイト材料からなる前記活性層の上部層１４を堆積する工程」の後に，全面に堆積した「活性層の上部層１４」の一部を，エッチング除去して，本願補正発明８の「メモリアレイ領域の外部の領域から該ペロブスカイト材料の層を除去する工程であって，該ペロブスカイト材料の層がメモリアレイ構造内に残っている，工程」を有するようになすことは，当業者が適宜なし得たことと認められる。
　
（６）以上のとおり，上記相違点１〜３に係る構成とすることは，当業者が容易に想到できたものである。
　
　したがって，本願補正発明８は，引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきものである。
　
　
第３　本願発明 
１　以上のとおり，本件補正（平成２１年１２月２８日に提出された手続補正書による補正）は却下されたので，本願の請求項１に係る発明（以下「本願発明１」という。）と，本願の請求項８に係る発明（以下「本願発明８」という。）は，本件補正前の請求項１及び請求項８（平成２１年２月２日に提出された手続補正書により補正された請求項１及び請求項８）に記載された，次のとおりのものである。
　
【請求項１】
「ａ）基板と，
　ｂ）該基板上に互いに平行に設けられた帯状の複数の下部電極と，
　ｃ）該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極と，
　ｄ）該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，
　該アクティブ層は，ペロブスカイト材料である，メモリ構造。」
　
【請求項８】
「基板と，該基板上に互いに平行に設けられた帯状の複数の下部電極と，該下部電極に交差するように，該下部電極上に互いに平行に設けられた帯状の複数の上部電極と，該複数の下部電極と該複数の上部電極との間に該両電極に接続されるように配置された連続的なアクティブ層と，を含み，該アクティブ層は，ペロブスカイト材料である，メモリ構造を製造する方法であって，該方法は，
　ａ）前記基板を提供する工程と，
　ｂ）複数の前記下部電極を形成する工程と，
　ｃ）該下部電極上にペロブスカイト材料の層を堆積する工程と，
　ｄ）メモリアレイ領域の外部の領域から該ペロブスカイト材料の層を除去する工程であって，該ペロブスカイト材料の層がメモリアレイ構造内に残っている，工程と，
　ｅ）該ペロブスカイト材料の層上に複数の前記上部電極を形成する工程と，を包含する，方法。」
 　 
２　引用例１の記載，引用発明１，引用発明２，及び，引用例２の記載については，前記第２，３−１，（３−１）〜（３−２），前記第２，３−２，（３−２）〜（３−３）において認定したとおりである。
　
３　対比・判断 
３−１　本願発明１について
　前記第２，１〈補正事項ａ〉，２，（１）で検討したように，本願補正発明１は，本件補正前の発明の「該アクティブ層は，ペロブスカイト材料である」を，「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」と限定したものである。逆に言えば，本件補正前の発明（本願発明１）は，本願補正発明１から，上記の限定をなくしたものである。 
　そうすると，本願発明１の構成要件をすべて含み，これをより限定したものである本願補正発明１が，前記第２，３−１において検討したとおり，引用例１に記載された発明，及び，周知技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明１も，同様の理由により，引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 
　
３−２　本願発明８について
　前記第２，１〈補正事項ｂ〉，２，（２）で検討したように，本願補正発明８は，本件補正前の発明の「該アクティブ層は，ペロブスカイト材料である」を，「該アクティブ層は，その抵抗変化により情報が記録されるようペロブスカイト材料で構成されている」と限定したものである。逆に言えば，本件補正前の発明（本願発明８）は，本願補正発明８から，上記の限定をなくしたものである。 
　そうすると，本願発明８の構成要件をすべて含み，これをより限定したものである本願補正発明８が，前記第２，３−２において検討したとおり，引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明８も，同様の理由により，引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
　
第４　結言 
　以上のとおり，本願発明１及び本願発明８は，特許法２９条２項の規定により，特許を受けることができない。 
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。