【事件の表示】
　平成１１年特許願第３４８８３７号「半導体メモリ」拒絶査定不服審判事件〔平成１２年　６月２３日出願公開、特開２０００−１７３２６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年１２月８日（パリ条約に基づく優先権主張　１９９８年１２月９日、大韓民国）の出願であって、平成２０年９月５日付けの拒絶理由通知に対して同年１２月１０日に意見書及び手続補正書が提出されたが、平成２１年６月２４日付けで拒絶査定がなされたところ、同年１１月２日に拒絶査定不服審判が請求されたものである。
　
２．本願発明
　本願の請求項１〜５に係る発明は、平成２０年１２月１０日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器と、
　第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器とを含む第１サブワードライン駆動部と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第５サブワードライン駆動器と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第６サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号または接地電位を第５サブワードラインに提供する第７サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第４プリデコーディング信号または接地電位を第７サブワードラインに提供する第８サブワードライン駆動器とを含む第２サブワードライン駆動部と、
　前記第１サブワードライン及び接地電位の間に提供され、反転された第１プリデコーディング信号に応じて動作する第１スイッチング素子と、
　前記第３及び第６サブワードラインの間に提供され、反転された第２プリデコーディング信号に応じて動作する第２スイッチング素子と、
　前記第８サブワードライン及び接地電位の間に提供され、前記反転された第１プリデコーディング信号に応じて動作する第３スイッチング素子と、
　前記第２サブワードライン及び接地電位の間に提供され、反転された第４プリデコーディング信号に応じて動作する第４スイッチング素子と、
　前記第４及び第５サブワードラインの間に提供され、反転された第３プリデコーディング信号に応じて動作する第５スイッチング素子と、
　前記第７サブワードライン及び接地電位の間に提供され、前記反転された第４プリデコーディング信号に応じて動作する第６スイッチング素子とを含む半導体メモリ素子。」
　
３．先願発明
（１）本願の優先権主張の日前である平成１０年７月８日の特許出願であって、本願の優先権主張の日後である平成１２年１月２８日に出願公開（特開２０００−３０４４５号）がなされた特願平１０−１９２２３６号特許出願（以下「先願」という。）の願書に最初に添付された明細書（以下、先願の願書に最初に添付された明細書及び図面を、各々「先願明細書」及び「先願図面」といい、これらをまとめて「先願明細書等」という。）には、先願図面の図１と共に次の記載がある（ここにおいて、下線は当合議体において付加したものである。）。
ａ．「【０００１】
　【発明の属する技術分野】
　
本発明は、半導体記憶装置に関し、特に階層型ワード線構成を有する半導体記憶装置に関するものである。
　
ｂ．「【０００２】
【従来の技術】近年の高速・高密度ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、配線ピッチの緩和のために階層型ワード線構成が採用されている。これは、ワード線を主ワード線と副ワード線との２つの階層で構成したものである。
【０００３】M.Nakamuta et al.,A 29ns 64Mb DRAM with Hierarchical Array Architecture,ISSCC,Digest of Technical Papers,pp246-247,Feb.,1995に開示された従来技術によれば、各々１本の副ワード線を駆動するための個々の副ワード線駆動回路が３個のＭＯＳトランジスタで構成される。
【０００４】
【発明が解決しようとする課題】上記従来技術によれば、階層型ワード線構成を採用しない場合に比べて、副ワード線駆動回路を含む周辺回路の面積が大きくなる。したがって、メモリセルアレイの占有面積が不変であるならチップ面積を大きくせざるを得ない。しかも、この問題はＤＲＡＭの記憶容量が大きいほど顕著になる。記憶容量の増大に伴って副ワード線の本数が何万本、何十万本へと増大するからである。
【０００５】
本発明の目的は、階層型ワード線構成を有する半導体記憶装置において周辺回路の規模を縮小することにある
　
ｃ．「【００１１】具体的に説明すると、本発明に係る第２の半導体記憶装置は、複数のメモリセルと、該複数のメモリセルのうちの対応するメモリセルに接続された副ワード線と、ソースと、ゲートと、ドレインとを有するＰＭＯＳトランジスタと、接地されたソースと、ＰＭＯＳトランジスタのゲートに接続されたゲートと、ＰＭＯＳトランジスタのドレイン及び前記副ワード線に接続されたドレインとを有するＮＭＯＳトランジスタとで構成された副ワード線駆動回路と、前記副ワード線が指定されるべきでない場合にはＬレベルの電圧信号を、前記副ワード線が指定されるべき場合にはＨレベルの電圧信号をそれぞれＰＭＯＳトランジスタのソースへ供給するための副ワード指定回路と、ＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに接続された主ワード線と、前記主ワード線が選択されるべきでない場合にはＨレベルの電圧信号を、
前記主ワード線が選択されるべき場合には接地電圧より低いレベル、すなわち前記Ｌレベルより低いレベル（以下、Ｌ
２
レベルという。）の電圧信号を
　
ｄ．「【００１５】
　【発明の実施の形態】
　
図１は、本発明に係る階層型ワード線構成を有するＤＲＡＭの構成原理を示している。図１には、説明の簡略化のために８個のメモリセル４０、４１、４２、４３、５０、５１、５２及び５３のみが描かれている。ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３、ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２及びＳＷＬ１３は、各々対応するメモリセルに接続された副ワード線である。ＢＬ０及びＸＢＬ０は１対の相補ビット線を構成し、ＢＬ１及びＸＢＬ１は他の１対の相補ビット線を構成する。これら２対の相補ビット線のうちのいずれかが、コラムアドレス（＝０又は１）に応じて選択されるようになっている。２０、２１、２２、２３、３０、３１、３２及び３３は、各々１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとからなるＣＭＯＳインバータ構成の副ワード線駆動回路であって、各々対応する副ワード線を駆動するものである。個々の副ワード線駆動回路において、ＮＭＯＳトランジスタのソースは接地され、ＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタのドレインは対応する副ワード線に接続されている
【００１６】
　
図１において、ＸＷＬ０及びＸＷＬ１は主ワード線、１０は主ワード線選択回路である。主ワード線選択回路１０は、ロウアドレスの一部を構成する主ワードアドレスＭＷＡ（＝０又は１）に応じて、ＸＷＬ０及びＸＷＬ１のうちのいずれかを選択する。ＸＷＬ０が選択されるべき場合（ＭＷＡ＝０）には、Ｌレベルの電圧信号がＸＷＬ０へ、Ｈレベルの電圧信号がＸＷＬ１へそれぞれ主ワード線選択回路１０から供給される。ＸＷＬ１が選択されるべき場合（ＭＷＡ＝１）には、Ｌレベルの電圧信号がＸＷＬ１へ、Ｈレベルの電圧信号がＸＷＬ０へそれぞれ主ワード線選択回路１０から供給される。ＸＷＬ０は、４個の副ワード線駆動回路２０、２１、２２及び２３の各々のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに接続されている。ＸＷＬ１は、残り４個の副ワード線駆動回路３０、３１、３２及び３３の各々のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに接続されている
【００１７】
　
６０は副ワード指定回路、Ｓ０、Ｓ１、Ｓ２及びＳ３は副ワード指定電源線である。副ワード指定回路６０は、ロウアドレスの残りの部分を構成する副ワードアドレスＳＷＡ（＝０又は１）に応じて、Ｓ０及びＳ１の１組、又は、Ｓ２及びＳ３の１組を指定する。Ｓ０及びＳ１が指定されるべき場合（ＳＷＡ＝０）には、Ｓ０及びＳ１の各々へＨレベルの電圧信号が、Ｓ２及びＳ３の各々へＬレベルの電圧信号がそれぞれ副ワード指定回路６０から供給される。Ｓ２及びＳ３が指定されるべき場合（ＳＷＡ＝１）には、Ｓ２及びＳ３の各々へＨレベルの電圧信号が、Ｓ０及びＳ１の各々へＬレベルの電圧信号がそれぞれ副ワード指定回路６０から供給される。Ｓ０は、２個の副ワード線駆動回路２０及び３０の各々のＰＭＯＳトランジスタのソースに接続されている。Ｓ１は、２個の副ワード線駆動回路２１及び３１の各々のＰＭＯＳトランジスタのソースに接続されている。Ｓ２は、２個の副ワード線駆動回路２２及び３２の各々のＰＭＯＳトランジスタのソースに接続されている。Ｓ３は、残り２個の副ワード線駆動回路２３及び３３の各々のＰＭＯＳトランジスタのソースに接続されている
【００１８】
　
ＳＷＬＤ０及びＳＷＬＤ１は各々接地されたダミー副ワード線、７０、７１、８０、８１、９０及び９１はＮＭＯＳトランジスタ、１００は接続制御回路、ＣＮ０、ＣＮ１、ＣＮ２及びＣＮ３は接続制御信号線である。ＮＭＯＳトランジスタ７０はＳＷＬ００とＳＷＬＤ０との間に、ＮＭＯＳトランジスタ７１はＳＷＬ０１とＳＷＬＤ０との間に、ＮＭＯＳトランジスタ８０はＳＷＬ０２とＳＷＬ１２との間に、ＮＭＯＳトランジスタ８１はＳＷＬ０３とＳＷＬ１３との間に、ＮＭＯＳトランジスタ９０はＳＷＬ１０とＳＷＬＤ１との間に、ＮＭＯＳトランジスタ９１はＳＷＬ１１とＳＷＬＤ１との間にそれぞれ介在したスイッチである。接続制御回路１００は、上記副ワードアドレスＳＷＡ（＝０又は１）に応じて、ＣＮ０及びＣＮ１の１組、又は、ＣＮ２及びＣＮ３の１組を選択する。ＣＮ０及びＣＮ１が選択されるべき場合（ＳＷＡ＝１）には、ＣＮ０及びＣＮ１の各々へＨレベルの電圧信号が、ＣＮ２及びＣＮ３の各々へＬレベルの電圧信号がそれぞれ接続制御回路１００から供給される。ＣＮ２及びＣＮ３が選択されるべき場合（ＳＷＡ＝０）には、ＣＮ２及びＣＮ３の各々へＨレベルの電圧信号が、ＣＮ０及びＣＮ１の各々へＬレベルの電圧信号がそれぞれ接続制御回路１００から供給される。ＣＮ０は、２個のＮＭＯＳトランジスタ７０及び９０のゲートに接続されている。ＣＮ１は、２個のＮＭＯＳトランジスタ７１及び９１のゲートに接続されている。ＣＮ２は、１個のＮＭＯＳトランジスタ８０のゲートに接続されている。ＣＮ３は、残り１個のＮＭＯＳトランジスタ８１のゲートに接続されている
　
ｅ．「【００１９】
　
図１の構成によれば、ＭＷＡ＝０かつＳＷＡ＝０ならば、ＸＷＬ０＝Ｌ、ＸＷＬ１＝Ｈ、Ｓ０＝Ｓ１＝Ｈ、Ｓ２＝Ｓ３＝Ｌ、ＣＮ０＝ＣＮ１＝ＬかつＣＮ２＝ＣＮ３＝Ｈであるので、メモリセル４０及び４１が選択されるように２本の副ワード線ＳＷＬ００及びＳＷＬ０１の各々の電圧がＨレベルになる。残り６本の副ワード線の電圧はＬレベルになる。この際、ＮＭＯＳトランジスタ８０は、ＳＷＬ１２のＬレベルの電圧をＳＷＬ０２へ伝えるように働く。また、ＮＭＯＳトランジスタ８１は、ＳＷＬ１３のＬレベルの電圧をＳＷＬ０３へ伝えるように働く。残り４個のＮＭＯＳトランジスタ７０、７１、９０及び９１は、いずれもオフしている
【００２０】
　
ＭＷＡ＝０かつＳＷＡ＝１ならば、ＸＷＬ０＝Ｌ、ＸＷＬ１＝Ｈ、Ｓ０＝Ｓ１＝Ｌ、Ｓ２＝Ｓ３＝Ｈ、ＣＮ０＝ＣＮ１＝ＨかつＣＮ２＝ＣＮ３＝Ｌであるので、メモリセル４２及び４３が選択されるように２本の副ワード線ＳＷＬ０２及びＳＷＬ０３の各々の電圧がＨレベルになる。残り６本の副ワード線の電圧はＬレベルになる。この際、ＮＭＯＳトランジスタ７０は、ＳＷＬＤ０のＬレベルの電圧をＳＷＬ００へ伝えるように働く。また、ＮＭＯＳトランジスタ７１は、ＳＷＬＤ０のＬレベルの電圧をＳＷＬ０１へ伝えるように働く。
【００２１】
　
ＭＷＡ＝１かつＳＷＡ＝０ならば、ＸＷＬ０＝Ｈ、ＸＷＬ１＝Ｌ、Ｓ０＝Ｓ１＝Ｈ、Ｓ２＝Ｓ３＝Ｌ、ＣＮ０＝ＣＮ１＝ＬかつＣＮ２＝ＣＮ３＝Ｈであるので、メモリセル５０及び５１が選択されるように２本の副ワード線ＳＷＬ１０及びＳＷＬ１１の各々の電圧がＨレベルになる。残り６本の副ワード線の電圧はＬレベルになる。この際、ＮＭＯＳトランジスタ８０は、ＳＷＬ０２のＬレベルの電圧をＳＷＬ１２へ伝えるように働く。また、ＮＭＯＳトランジスタ８１は、ＳＷＬ０３のＬレベルの電圧をＳＷＬ１３へ伝えるように働く。残り４個のＮＭＯＳトランジスタ７０、７１、９０及び９１は、いずれもオフしている
【００２２】
　
ＭＷＡ＝１かつＳＷＡ＝１ならば、ＸＷＬ０＝Ｈ、ＸＷＬ１＝Ｌ、Ｓ０＝Ｓ１＝Ｌ、Ｓ２＝Ｓ３＝Ｈ、ＣＮ０＝ＣＮ１＝ＨかつＣＮ２＝ＣＮ３＝Ｌであるので、メモリセル５２及び５３が選択されるように２本の副ワード線ＳＷＬ１２及びＳＷＬ１３の各々の電圧がＨレベルになる。残り６本の副ワード線の電圧はＬレベルになる。この際、ＮＭＯＳトランジスタ９０は、ＳＷＬＤ１のＬレベルの電圧をＳＷＬ１０へ伝えるように働く。また、ＮＭＯＳトランジスタ９１は、ＳＷＬＤ１のＬレベルの電圧をＳＷＬ１１へ伝えるように働く。
【００２３】
　
以上のとおり、図１の構成によれば、例えば２本の副ワード線ＳＷＬ０２及びＳＷＬ１２に着目すると、ＳＷＬ０２及びＳＷＬ１２のいずれもが指定されるべきでない場合には、副ワード指定回路６０から副ワード指定電源線Ｓ２を介して２個の副ワード線駆動回路２２及び３２の各々のＰＭＯＳトランジスタのソースへＬレベルの電圧信号が、ＳＷＬ０２とＳＷＬ１２とが互いに短絡されるように接続制御回路１００から接続制御信号線ＣＮ２を介してＮＭＯＳトランジスタ８０のゲートへＨレベルの電圧信号がそれぞれ供給されるようになっている。また、ＳＷＬ０２及びＳＷＬ１２のうちのいずれか一方が指定されるべき場合には、副ワード指定回路６０から副ワード指定電源線Ｓ２を介して２個の副ワード線駆動回路２２及び３２の各々のＰＭＯＳトランジスタのソースへＨレベルの電圧信号が、ＮＭＯＳトランジスタ８０がオフするように接続制御回路１００から接続制御信号線ＣＮ２を介してＮＭＯＳトランジスタ８０のゲートへＬレベルの電圧信号がそれぞれ供給されるようになっている。これにより、副ワード線駆動回路２２及び３２の各々に単純なＣＭＯＳインバータ構成を採用することができ、ＮＭＯＳトランジスタ８０の付加を考慮に入れても、２本の副ワード線を駆動するための回路を構成するＭＯＳトランジスタの数が従来に比べて低減される。
　
（２）ここにおいて、００１８段落及び図１の記載から、ＮＭＯＳトランジスタ７０、７１、９０及び９１は、各々副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ１０及びＳＷＬ１１に接地電位を提供するものであることが明らかである。
　また、００１８段落〜００２３段落並びに図１の記載から、ＮＭＯＳトランジスタ８０は副ワード線ＳＷＬ０２及びＳＷＬ１２にＬレベルの電圧を提供するものであり、ＮＭＯＳトランジスタ８１は副ワード線ＳＷＬ０３及びＳＷＬ１３にＬレベルの電圧を提供するものであることが明らかである。
　また、図１の記載から、ＮＭＯＳトランジスタ７０、７１、８０、８１、９０及び９１は、各々副ワード線ＳＷＬ００と接地電位の間、副ワード線ＳＷＬ０１と接地電位の間、副ワード線ＳＷＬ０２と副ワード線ＳＷＬ１２の間、副ワード線ＳＷＬ０３と副ワード線ＳＷＬ１３の間、副ワード線ＳＷＬ１０と接地電位の間、及び副ワード線ＳＷＬ１１と接地電位の間に提供されるものであるとともに、当該ＮＭＯＳトランジスタ７０、７１、８０、８１、９０及び９１は、各々接続制御信号線ＣＮ０、接続制御信号線ＣＮ１、接続制御信号線ＣＮ２、接続制御信号線ＣＮ３、接続制御信号線ＣＮ０及び接続制御信号線ＣＮ１の電圧に応じてスイッチング動作をするものであることが明らかである。
　
（３）００１９段落の「図１の構成によれば、・・・ＳＷＡ＝０ならば、・・・Ｓ０＝Ｓ１＝Ｈ、Ｓ２＝Ｓ３＝Ｌ、ＣＮ０＝ＣＮ１＝ＬかつＣＮ２＝ＣＮ３＝Ｈであるので、」という記載、００２０段落の「・・・ＳＷＡ＝１ならば、・・・Ｓ０＝Ｓ１＝Ｌ、Ｓ２＝Ｓ３＝Ｈ、ＣＮ０＝ＣＮ１＝ＨかつＣＮ２＝ＣＮ３＝Ｌであるので、」という記載等から、接続制御信号線ＣＮ０、ＣＮ１、ＣＮ２及びＣＮ３の電圧と、副ワード指定電源線Ｓ０、Ｓ１、Ｓ２及びＳ３の電圧とは、各々互いに相補となっていることが明らかである。
　
（４）したがって、先願明細書等には次の発明（以下「先願発明」という。）が記載されているものと認められる。
　「主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ０の電圧又は接地電位を副ワード線ＳＷＬ００に提供する副ワード線駆動回路２０と、
　主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ２の電圧又はＬレベルの電圧を副ワード線ＳＷＬ０２に提供する副ワード線駆動回路２２と、
　主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ２の電圧又はＬレベルの電圧を副ワード線ＳＷＬ１２に提供する副ワード線駆動回路３２と、
　主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ０の電圧又は接地電位を副ワード線ＳＷＬ１０に提供する副ワード線駆動回路３０と、
　主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ１の電圧又は接地電位を副ワード線ＳＷＬ０１に提供する副ワード線駆動回路２１と、
　主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ３の電圧又はＬレベルの電圧を副ワード線ＳＷＬ０３に提供する副ワード線駆動回路２３と、
　主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ３の電圧又はＬレベルの電圧を副ワード線ＳＷＬ１３に提供する副ワード線駆動回路３３と、
　主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ１の電圧又は接地電位を副ワード線ＳＷＬ１１に提供する副ワード線駆動回路３１と、
　副ワード線ＳＷＬ００と接地電位の間に提供され、接続制御信号線ＣＮ０の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ７０と、
　副ワード線ＳＷＬ０２と副ワード線ＳＷＬ１２の間に提供され、接続制御信号線ＣＮ２の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ８０と、
　副ワード線ＳＷＬ１０と接地電位の間に提供され、接続制御信号線ＣＮ０の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ９０と、
　副ワード線ＳＷＬ０１と接地電位の間に提供され、接続制御信号線ＣＮ１の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ７１と、
　副ワード線ＳＷＬ０３と副ワード線ＳＷＬ１３の間に提供され、接続制御信号線ＣＮ３の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ８１と、
　副ワード線ＳＷＬ１１と接地電位の間に提供され、接続制御信号線ＣＮ１の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ９１とを含み、
　接続制御信号線ＣＮ０、ＣＮ１、ＣＮ２及びＣＮ３の電圧と、副ワード指定電源線Ｓ０、Ｓ１、Ｓ２及びＳ３の電圧とは、各々互いに相補となっている半導体記憶装置。」
　
４．本願発明と先願発明との対比
（１）先願発明において、「『主ワード線』『の電圧』」が、当該「主ワード線」がイネーブル状態であるか否かを表している（具体的には、「『主ワード線』『の電圧』」がＬレベルの電圧であるときに、当該「主ワード線」がイネーブル状態である）から、先願発明の「主ワード線ＸＷＬ０の電圧」及び「主ワード線ＸＷＬ１の電圧」は、各々本願発明の「第１グローバルワードラインイネーブル信号」及び「第２グローバルワードラインイネーブル信号」に相当する。
　また、先願発明の「『副ワード指定電源線』『の電圧』」は、ロウアドレスの一部である「アドレスＳＷＡ」をデコードした信号であるから、ロウアドレスのプリデコードした信号であることが明らかである。
　したがって、先願発明の「副ワード指定電源線Ｓ０の電圧」、「副ワード指定電源線Ｓ２の電圧」、「副ワード指定電源線Ｓ１の電圧」及び「副ワード指定電源線Ｓ３の電圧」は、各々本願発明の「ローアドレス信号をプリデコーディングした第１プリデコーディング信号」、「ローアドレス信号をプリデコーディングした第２プリデコーディング信号」、「ローアドレス信号をプリデコーディングした第４プリデコーディング信号」及び「ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号」に相当する。
　
（２）先願発明の「副ワード線ＳＷＬ００」、「副ワード線ＳＷＬ０２」、「副ワード線ＳＷＬ１２」、「副ワード線ＳＷＬ１０」、「副ワード線ＳＷＬ０１」、「副ワード線ＳＷＬ０３」、「副ワード線ＳＷＬ１３」及び「副ワード線ＳＷＬ１１」は、各々本願発明の「第１サブワードライン」、「第３サブワードライン」、「第６サブワードライン」、「第８サブワードライン」、「第２サブワードライン」、「第４サブワードライン」、「第５サブワードライン」及び「第７サブワードライン」に相当する。
　また、先願発明の「副ワード線駆動回路２０」、「副ワード線駆動回路２２」、「副ワード線駆動回路３２」、「副ワード線駆動回路３０」、「副ワード線駆動回路２１」、「副ワード線駆動回路２３」、「副ワード線駆動回路３３」及び「副ワード線駆動回路３１」は、各々本願発明の「第１サブワードライン駆動器」、「第２サブワードライン駆動器」、「第３サブワードライン駆動器」、「第４サブワードライン駆動器」、「第５サブワードライン駆動器」、「第６サブワードライン駆動器」、「第７サブワードライン駆動器」及び「第８サブワードライン駆動器」に相当する。
　
（３）先願発明の「Ｌレベルの電圧」とは、インバータ回路からなる「副ワード線駆動回路」における低論理レベル電圧を意味するものであるが、このようなインバータ回路においては、低論理レベル電圧がほぼ接地電位に等しくなることは当業者における技術常識であり、実際、先願明細書の００１１段落の「前記主ワード線が選択されるべき場合には接地電圧より低いレベル、すなわち前記Ｌレベルより低いレベル（以下、Ｌ２レベルという。）の電圧信号を・・・」という記載からも分かるように、先願明細書等においては、「Ｌレベル電圧」は接地電位として認識されていることが明らかである。
　さらに、本願発明においても、例えば、「前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器」における「接地電位」についてみると、当該「接地電位」の実体は、インバータ回路からなる「第３サブワードライン駆動器」の低論理レベル電圧にほかならず、先願発明と同一である。
　したがって、先願発明の「Ｌレベルの電圧」は、本願発明の「接地電位」に相当する。
　
（４）以上（１）〜（３）において検討した事項を総合すると、先願発明の「主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ０の電圧又は接地電位を副ワード線ＳＷＬ００に提供する副ワード線駆動回路２０」、「主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ２の電圧又はＬレベルの電圧を副ワード線ＳＷＬ０２に提供する副ワード線駆動回路２２」、「主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ２の電圧又はＬレベルの電圧を副ワード線ＳＷＬ１２に提供する副ワード線駆動回路３２」、「主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ０の電圧又は接地電位を副ワード線ＳＷＬ１０に提供する副ワード線駆動回路３０」、「主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ１の電圧又は接地電位を副ワード線ＳＷＬ０１に提供する副ワード線駆動回路２１」、「主ワード線ＸＷＬ０の電圧が入力され、副ワード指定電源線Ｓ３の電圧又はＬレベルの電圧を副ワード線ＳＷＬ０３に提供する副ワード線駆動回路２３」、「主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ３の電圧又はＬレベルの電圧を副ワード線ＳＷＬ１３に提供する副ワード線駆動回路３３」及び「主ワード線ＸＷＬ１の電圧が入力され、副ワード指定電源線Ｓ１の電圧又は接地電位を副ワード線ＳＷＬ１１に提供する副ワード線駆動回路３１」は、各々本願発明の「第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器」、「前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器」、「第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器」、「前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器」、「前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第５サブワードライン駆動器」、「前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第６サブワードライン駆動器」、「前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号または接地電位を第５サブワードラインに提供する第７サブワードライン駆動器」及び「前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第４プリデコーディング信号または接地電位を第７サブワードラインに提供する第８サブワードライン駆動器」に相当する。
　
（５）そして、先願発明の「副ワード線駆動回路２０」、「副ワード線駆動回路２２」、「副ワード線駆動回路３２」及び「副ワード線駆動回路３０」からなる部分が、本願発明の「第１サブワードライン駆動部」に相当し、先願発明の「副ワード線駆動回路２１」、「副ワード線駆動回路２３」、「副ワード線駆動回路３３」及び「副ワード線駆動回路３１」からなる部分が本願発明の「第２サブワードライン駆動部」に相当するから、先願発明と本願発明とは、「第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器と、　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器と、　第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器と、　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器とを含む第１サブワードライン駆動部と、　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第５サブワードライン駆動器と、　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第６サブワードライン駆動器と、　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号または接地電位を第５サブワードラインに提供する第７サブワードライン駆動器と、　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第４プリデコーディング信号または接地電位を第７サブワードラインに提供する第８サブワードライン駆動器とを含む第２サブワードライン駆動部と」を含むものである点で一致する。
　
（６）上記（１）において検討したとおり、先願発明の「副ワード指定電源線Ｓ０の電圧」、「副ワード指定電源線Ｓ２の電圧」、「副ワード指定電源線Ｓ１の電圧」及び「副ワード指定電源線Ｓ３」は、各々本願発明の「ローアドレス信号をプリデコーディングした第１プリデコーディング信号」、「ローアドレス信号をプリデコーディングした第２プリデコーディング信号」、「ローアドレス信号をプリデコーディングした第４プリデコーディング信号」及び「ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号」に相当する。
　そして、先願発明においては、「接続制御信号線ＣＮ０、ＣＮ１、ＣＮ２及びＣＮ３の電圧と、副ワード指定電源線Ｓ０、Ｓ１、Ｓ２及びＳ３の電圧とは、各々互いに相補となっている」から、先願発明の「副ワード線ＳＷＬ００と接地電位の間に提供され、接続制御信号線ＣＮ０の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ７０」、「副ワード線ＳＷＬ０２と副ワード線ＳＷＬ１２の間に提供され、接続制御信号線ＣＮ２の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ８０」、「副ワード線ＳＷＬ１０と接地電位の間に提供され、接続制御信号線ＣＮ０の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ９０」、「副ワード線ＳＷＬ０１と接地電位の間に提供され、接続制御信号線ＣＮ１の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ７１」、「副ワード線ＳＷＬ０３と副ワード線ＳＷＬ１３の間に提供され、接続制御信号線ＣＮ３の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ８１」及び「副ワード線ＳＷＬ１１と接地電位の間に提供され、接続制御信号線ＣＮ１の電圧に応じてスイッチング動作をするＮＭＯＳトランジスタ９１」は、各々本願発明の「前記第１サブワードライン及び接地電位の間に提供され、反転された第１プリデコーディング信号に応じて動作する第１スイッチング素子」、「前記第３及び第６サブワードラインの間に提供され、反転された第２プリデコーディング信号に応じて動作する第２スイッチング素子」、「前記第８サブワードライン及び接地電位の間に提供され、前記反転された第１プリデコーディング信号に応じて動作する第３スイッチング素子」、「前記第２サブワードライン及び接地電位の間に提供され、反転された第４プリデコーディング信号に応じて動作する第４スイッチング素子」、「前記第４及び第５サブワードラインの間に提供され、反転された第３プリデコーディング信号に応じて動作する第５スイッチング素子」及び「前記第７サブワードライン及び接地電位の間に提供され、前記反転された第４プリデコーディング信号に応じて動作する第６スイッチング素子」に相当する。
　さらに、先願発明の「半導体記憶装置」が、本願発明の「半導体メモリ素子」に相当することは、当業者にとって自明である。
　
（７）したがって、本願発明と先願発明とは、
　「第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器と、
　第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器とを含む第１サブワードライン駆動部と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第５サブワードライン駆動器と、
　前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第６サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第３プリデコーディング信号または接地電位を第５サブワードラインに提供する第７サブワードライン駆動器と、
　前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第４プリデコーディング信号または接地電位を第７サブワードラインに提供する第８サブワードライン駆動器とを含む第２サブワードライン駆動部と、
　前記第１サブワードライン及び接地電位の間に提供され、反転された第１プリデコーディング信号に応じて動作する第１スイッチング素子と、
　前記第３及び第６サブワードラインの間に提供され、反転された第２プリデコーディング信号に応じて動作する第２スイッチング素子と、
　前記第８サブワードライン及び接地電位の間に提供され、前記反転された第１プリデコーディング信号に応じて動作する第３スイッチング素子と、
　前記第２サブワードライン及び接地電位の間に提供され、反転された第４プリデコーディング信号に応じて動作する第４スイッチング素子と、
　前記第４及び第５サブワードラインの間に提供され、反転された第３プリデコーディング信号に応じて動作する第５スイッチング素子と、
　前記第７サブワードライン及び接地電位の間に提供され、前記反転された第４プリデコーディング信号に応じて動作する第６スイッチング素子とを含む半導体メモリ素子。」
　
　である点、すなわちすべての点で一致し、相違点は存在しない。
　したがって、本願発明は、先願明細書等に記載された発明である。
　
５．むすび
　以上検討したとおり、本願発明は、先願明細書等に記載された発明であるから、特許法第２９条の２の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。