【事件の表示】
　特願２００７−２２９５８５「ＮＡＮＤフラッシュ・メモリの製造方法」拒絶査定不服審判事件〔平成２０年　１月３１日出願公開、特開２００８−　２２０２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年３月５日（パリ条約に基づく優先権主張外国庁受理２０００年３月９日、アメリカ合衆国）を国際出願日とした特願２００１−５６６１６６号の一部を平成１９年９月４日に新たな特許出願としたものであって、平成２２年１月４日付けの拒絶理由通知に対して意見書及び補正書のいずれも提出されず、同年６月３日付けで拒絶査定がなされた。
　そして、同年７月２２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１１月１４日付けで審尋がなされ、同年１１月２２日に回答書が提出された。
　
第２．平成２２年７月２２日に提出された手続補正書についての補正の却下の決定
【補正の却下の決定の結論】
　平成２２年７月２２日に提出された手続補正書による補正を却下する。
　
【理由１】
１．補正の内容
　平成２２年７月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を補正して、補正後の特許請求の範囲の請求項１〜４とするとともに、明細書の０００７段落及び００１４段落を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
　（補正前）
　「【請求項１】
　基板内にＰ型ウエルを形成する工程と、
　前記Ｐ型ウエルの上に酸化物層を形成する工程と、
　前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
　前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記Ｐ型ウエルを露出させる工程と、
　前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記Ｐ型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース／ドレイン領域を形成する工程と、
　を有し、
　前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするＮＡＮＤフラッシュ・メモリの製造方法。」
　
　（補正後）
　「【請求項１】
　基板内にＰ型ウエルを形成する工程と、
　前記Ｐ型ウエルの上に酸化物層を形成する工程と、
　前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
　前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記Ｐ型ウエルを露出させる工程と、
　前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記Ｐ型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース／ドレイン領域を形成する工程と、
を有し、
　前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであ
り、
　
前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０
１３
〜１０
１４
／ｃｍ
３
の濃度にドープする
　
　　なお、下線は補正箇所を明示するために請求人が付したものである。
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１に記載された「前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであること」を「前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであり、
　前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープすること」に補正すること。
（２）補正事項２
　補正前の請求項３を削除し、当該請求項３の削除と整合するように、補正前の請求項の番号及び引用する請求項の番号を補正すること。
（３）補正事項３
　補正前の明細書の０００７段落及び００１４段落の記載を補正して、補正後の明細書の０００７段落及び００１４段落の記載とすること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１により、補正前の請求項１に対して、「前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープすることを特徴とする」という事項が追加されているが、そのうちの「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープする」という部分を追加する補正が、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（２）当初明細書等において「ソース／ドレイン領域の濃度」に関連すると認められる記載は、次の箇所である（ここにおいて、下線は当合議体が付与したものである。以下同じ。）。
　
ａ．「【請求項３】
  
前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０
１３
〜１０
１４
／ｃｍ
２
の濃度にドープすることを特徴とする
　
ｂ．「【０００７】
　本発明は、選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を１つの酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。この酸化方法は、乾式、湿式、
。２つのゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、同じ厚さ（８５Å〜１０５Å）の酸化物を有する。
１つの実施形態において、ミデアムドープされるソース／ドレイン領域は、ヒ素が１０
１３
〜１０
１４
／ｃｍ
２
の濃度にドープされる。
【０００８】
　この方法から、ＮＡＮＤメモリ・アレイを製造するためのいくつかの利点が得られる。第１に、マスク工程がなくなり、熱サイクルがなくなり、それに関連するクリーニング工程がなくなるため、デバイスの製造が簡略化され、それによりコストが下がり、より小さいデバイスの製造が可能になる。また、マスク工程がなくなるため、ストリングを分離するコア・フィールド酸化物層の分離特性が改善され、それによりプログラム障害が減少しかつコア・メモリ・セル内の浮遊ゲートと制御ゲートの間の結合率が向上する。さらに、単一トンネル・ゲート酸化方法によって形成されたＮＡＮＤストリングは、より低い電圧でプログラム又は消去することができる。
さらに、単一トンネル・ゲート酸化方法に使用されるミデアムドープされたソース／ドレイン領域により、バンド間トンネル電流が減少する。
　
ｃ．「【００１４】
　
１つの実施形態において、ミデアムドープ・ソース／ドレイン領域は、ヒ素が１０
１３
〜１０
１４
／ｃｍ
2
の濃度にドープされる。
　
（３）これらの記載を総合すると、本願発明のＮＡＮＤフラッシュ・メモリの製造方法における「ソース／ドレイン領域の濃度」に関して当初明細書に記載された事項は、次のとおりと認められる。
ア．ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２の濃度にドープするものであること。
イ．ソース／ドレイン領域をミデアムドープすること、即ち、１０１３〜１０１４／ｃｍ２の濃度にドープすることにより、バンド間トンネル電流を減少するものであること。
　したがって、当初明細書等には、補正事項１により追加された「前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープすることを特徴とする」という事項は記載されていない。
　
（４）次に、当初明細書等に基づいて、当業者が補正事項１により追加した「前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープすることを特徴とする」という事項を認識することができたか否かについて検討する。
　まず、本願出願時における、ＮＡＮＤフラッシュメモリに形成されるソース・ドレイン領域の濃度に関する技術常識を確認する。
　
ア．ソース／ドレイン領域を形成する工程において、ソース／ドレイン領域の濃度を特定するために次の二通りの表示方法が用いられることは周知である。第一の表示方法は、イオン注入工程における不純物（ヒ素やホウ素など）の注入量として（場合によっては加速電圧と共に）表す方法であり、第二の表示方法は、不純物を注入した後のソース／ドレイン領域の濃度として表す方法である。
　そして、第一の方法では、不純物の注入量(dose量)を「／ｃｍ２」という単位で表し、第二の方法では、不純物の濃度（concentration）を「／ｃｍ３」という単位で表す。
　
イ．当該技術分野においては、本願の優先権主張の日前に外国において頒布された下記参考文献１に記載されているように、注入量(dose量)「／ｃｍ２」を用いて濃度（concentration）を表す場合もある。
ａ．参考文献１：米国特許第４，４０７，０５８号明細書（ＵＳ４，４０７，０５８Ａ）
　参考文献１の第４欄第３〜６行には「One suitable example of forming the N+ region 16 in the epitaxial layer 11 is by ion implantation of arsenic ions 
having a concentration or dose of 　about 5×10
15
 atoms/cm
2
 
約5×10
15
 atoms/cm
2
 のドーズ量または濃度を有する
　
ウ．ソース／ドレイン領域として通常採用される不純物濃度は、下記エ．の参考文献２，３，４，５，６によれば、「１×１０１７〜１０２１／ｃｍ３」程度である。また、ソース／ドレイン領域のチャネル側に隣接する領域には、ドレイン領域近傍での電界強度を緩和するためにＬＤＤ（Lightly Doped Drain）領域と呼ばれる不純物濃度の低い領域が形成されることがある。ＬＤＤ領域として通常採用される不純物濃度は、下記エ．の参考文献４，６によれば、ソース／ドレイン領域の濃度よりも低い「１×１０１６〜１０１９／ｃｍ３」程度である。ソース／ドレイン領域が形成されるウエル領域またはチャネル領域として通常採用される不純物濃度は、下記エ．の参考文献２，３，４，５によれば、「１×１０１５〜１０１７／ｃｍ３」程度である。
　
エ．ＮＡＮＤフラッシュ・メモリのソース／ドレイン領域の不純物濃度を示す文献としては、本願の優先権主張の日前に日本国内において頒布された以下の参考文献２〜参考文献６があげられる。
　
ａ．参考文献２：特開平１０−２０９４０５号公報
　参考文献２には「【０００１】
【発明の属する技術分野】本発明は、
ＮＡＮＤ型フラッシュメモリ
「【００５５】まず、図２（ａ）に示すように、メモリアレイ領域２が形成される
Ｐ型ウェル領域を接合容量低減のために低濃度（たとえば１Ｅ１６〜１Ｅ１７ｃｍ
−３
）に形成
【００５６】次に、図２（ｂ）に示すように、
選択トランジスタＳＴ１ａ，ＳＴ２ａおよびメモリトランジスタＭＴ１ａ〜ＭＴ４ａのソースおよびドレイン電極拡散層７を形成するために、たとえばＡｓ（ヒ素イオン）を７度程度の斜め角度で濃度が１Ｅ１９ｃｍ
−３
程度になるようにイオン注入する。
　
　以上下線部を総合すると、参考文献２には、ＮＡＮＤ型フラッシュメモリにおいて、
低濃度（１Ｅ１６〜１Ｅ１７ｃｍ
−３
）のＰ型ウエル領域２
ソースおよびドレイン電極拡散層７を形成するために
１Ｅ１９ｃｍ
−３
　
ｂ．参考文献３：特開２０００−００３９７０号公報
　参考文献３には、「【００２９】本実施形態に係る不揮発性半導体記憶装置１０は、ソース領域１３およびドレイン領域１２とチャネル形成領域１４間に、ソース領域およびドレイン領域とチャネル形成領域との間の合成の接合降伏電圧よりも低い逆バイアスを印加した時にドレイン領域１２およびソース領域１３とチャネル形成領域１４との接合部から延びる空乏層１９ａがチャネル形成領域において重畳するように形成されている。また、ゲートに高い電圧が印加される場合にはチャネルがチャネル形成領域表面に誘起される。その時、空乏層１９ｂがチャネル形成領域とチャネルとの間に現れる場合がある。また、チャネル長、チャネル形成領域１４の不純物濃度、および
ドレイン領域１２およびソース領域１３の不純物濃度は
次のように設定される。
チャネル形成領域１４の不純物濃度は、１. ５×１０
１７
ｃｍ
−３
よりも高く
ドレイン領域１２およびソース領域１３の不純物濃度が２×１０
２０
ｃｍ
−３
よりも低く設定される。
「【００３１】図２は、図１に示す構造を有する不揮発性半導体記憶装置１０をメモリセル（メモリトランジスタ）として用いて構成した
ＮＡＮＤ型フラッシュメモリアレイ
「【００４３】図３は、ドレイン・ソース領域およびチャネルとチャネル形成領域との間の合成の接合耐圧をチャネル長をパラメータにして示す図である。図３において、横軸はフローティングゲートに印加される電圧、縦軸はソース領域、ドレイン領域、チャネルとチャネル形成領域の合成接合耐圧をそれぞれ表している。なお、図３の特性を得た試料は、チャネル長Ｌｇが１．９μｍ，１．１μｍ，０．９μｍ，０．７μｍ，０．５μｍで、
チャネル形成領域の不純物濃度が約１. ５×１０
１７
ｃｍ
−３
ドレイン領域およびソース領域の不純物濃度が約２×１０
１９
ｃｍ
−３
のものを用いた。
　
　以上下線部を総合すると、参考文献３には、ＮＡＮＤ型フラッシュメモリアレイにおいて、
チャネル形成領域１４の不純物濃度を１. ５×１０
１７
ｃｍ
−３
よりも高い値、具体的には１. ５×１０
１７
ｃｍ
−３
とし
ドレイン領域１２及びソース領域１３の不純物濃度を２×１０
２０
ｃｍ
−３
よりも低い値、具体的には２×１０
１９
ｃｍ
−３
　
ｃ．参考文献４：特開平１１−３４５８８８号公報
　参考文献４には、「【００４６】
（第１の実施形態）
フラッシュＥＥＰＲＯＭ
【００４７】本実施形態の不揮発性半導体記憶装置は、図２に示されるように、
ｐ型半導体領域（ｐ型不純物濃度：例えば５×１０
15
から５×１０
16
ｃｍ
-3
）を含む単結晶シリコン基板１のｐ型半導体領域に形成されている。
図では、簡単化のため、単一のメモリセルしか記載されていないが、現実には、多数のメモリセルが同一基板上に集積されている。
「【００４９】このメモリセルは、シリコン基板１内に形成されたｎ型ソース領域１１ａおよびドレイン領域１１ｂと、シリコン基板１内に形成され、ソース領域１１ａとドレイン領域１１ｂとの間に位置するチャネル領域とを備えている。
本実施形態におけるソース領域１１ａおよびドレイン領域１１ｂの不純物濃度は、シリコン基板１の表面近傍において５×１０
１９
から５×１０
２０
ｃｍ
−３
である。チャネル領域の不純物濃度は、シリコン基板１の表面近傍において５×１０
１６
から５×１０
１７
ｃｍ
−３
である。
「【００６９】
（第２の実施形態）
フラッシュＥＥＰＲＯＭ
「【００７３】この装置は、シリコン基板１内に形成された
ｎ
＋
型高濃度ソース領域１１ａおよびｎ
＋
型高濃度ドレイン領域１１ｂの他に、シリコン基板１内に形成されたｎ
−
型低濃度ソース領域６ａおよびｎ
−
型低濃度ドレイン領域６ｂを備えている。
【００７４】本実施形態に特徴的な点は、（１）浮遊ゲート電極３が低濃度ドレイン領域６ｂの一部分とオーバーラップしており、このオーバーラップ部分の中に、不純物濃度がチャネル長方向に沿って横方向に一定の「均一領域」が含まれていること、および（２）均一領域の不純物濃度が、ドレイン領域のうち浮遊ゲート電極３によってオーバーラップされていない領域（１１ｂ）の不純物濃度よりも低いことにある。言い換えると、
本実施形態の記憶装置におけるドレイン領域は、相対的に低濃度の不純物拡散層（６ｂ）と相対的に高濃度の不純物拡散層（１１ｂ）とを含んでいる。
【００７５】本実施形態では、オーバーラップ部分のチャネル長方向に沿って計測したサイズ（ＬOVR）は、１３０ｎｍ程度であり、均一領域のチャネル長方向に沿って計測したサイズ（ＬUNI）は、１００ｎｍ程度である。オーバーラップ長ＬOVRは、オーバーラップ部分の厚さ（＝その部分の接合深さＸj＝約５０ｎｍ）よりも大きい。また、
オーバーラップ部分のシリコン基板１の表面における不純物濃度は、１×１０
１８
から１×１０
１９
ｃｍ
−３
であるのに対して、ドレイン領域のうち浮遊ゲート電極３に覆われていない領域の不純物濃度は、これより高く、１×１０
２０
ｃｍ
−３
以上である。
　
　以上下線部を総合すると、参考文献４には、多数のメモリセルが同一基板上に集積されているフラッシュＥＥＰＲＯＭにおいて、第１の実施形態として、不純物濃度が
５×１０
15
から５×１０
16
ｃｍ
-3
のｐ型半導体領域
５×１０
１９
から５×１０
２０
ｃｍ
−３
５×１０
１６
から５×１０
１７
ｃｍ
−３
低濃度の不純物拡散層６ｂ
１×１０
１８
から１×１０
１９
ｃｍ
−３
高濃度の不純物拡散層１１ｂ
１×１０
２０
ｃｍ
−３
以上
　
ｄ．参考文献５：特開平１１−３３０４２４号公報
　参考文献５は、後記第３．２．（２）において引用例２として引用されている文献であるが、その段落【００２０】〜【００２４】の記載を総合すると、ＮＡＮＤストリング型不揮発性半導体メモリセルにおいて、
不純物濃度が５×１０
16
乃至５×１０
17
ｃｍ
-3
のウエル１１
５×１０
１７
乃至５×１０
２０
ｃｍ
−３
のソース／ドレイン領域１３
　
ｅ．参考文献６：特開昭６１−０２４２８２号公報
  参考文献６には、「第５図は、本発明の実施例Ｉを説明するための
ＥＰＲＯＭのメモリセルアレイ
「
１２Ａはｎ型の半導体領域（ＬＤＳ）であり、
　このために、
半導体領域１２Ａは、ソース領域Ｓ及びドレイン領域Ｄと同一導電型でこれらの領域より低濃度で形成される。具体的には、ヒ素イオン又はリンイオンをイオン注入技術で導入し、１×１０
１６
〜１×１０
１７
［ａｔｍｓ／ｃｍ
３
］程度の不純物濃度で形成する。
「１５はｎ＋型の半導体領域であり、半導体素子が形成される領域の絶縁膜１４Ａ側部及び導電層９、１１の一側部の半導体基板５主面部に設けられている。この
半導体領域１５は、実質的なソース領域、実質的なドレイン領域
として使用される
　
この半導体領域１５は、例えば、ヒ素イオンをイオン注入技術で導入して、１×１０
２０
〜ｌ×１０
２１
［ａｔｍｓ／ｃｍ
３
］程度の不純物濃度で形成する。
「第８図及び第９図は、本発明の実施例ＩＩを説明するためのＥＰＲＯＭのメモリセルを示す要部断面図である。
　第８図及び第９図において、
１２Ｂはｎ型の半導体領域（ＬＤＤ：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）であり
「さらに、半導体領域１２Ａは、低濃度を有しており、ソース領域Ｓとドレイン領域Ｄとの間の電流が流れにくいので、読出し動作においてソース領域Ｓ部分でホットエレクトロンが発生し、誤書込みを生じるのを防止することができる。
　
半導体領域１２Ｂは、製造工程を増加することを防止するために、半導体領域１２Ａと同一製造工程でかつ同一不純物濃度で形成する。
と記載されている。
　
　以上下線部を総合すると、参考文献６には、第６図または第８図のＥＰＲＯＭにおいて、
ソース領域又はドレイン領域として使用される半導体領域１５は、１×１０
２０
〜１×１０
２１
ｃｍ
−３
ＬＤＤ領域である半導体領域１２Ｂ
１×１０
１６
〜１×１０
１７
ｃｍ
−３
　なお、参考文献６は小さい文字がつぶれており、不純物濃度の指数部や単位が読み取りにくいが、同文献のファミリー文献である米国特許第４６５２８９７号明細書では明瞭に読み取ることができる。
　
（５）上記（４）で確認した当該技術分野における技術常識を勘案した上で、当初明細書に記載された「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ2の濃度にドープする」という記載について検討する。上記（４）ア．に示したように、不純物注入によって形成されるソース／ドレイン領域の濃度の単位は通常「／ｃｍ３」が使用されるので、「１０１３〜１０１４／ｃｍ2の濃度」という記載は技術的に明瞭ではなく、少なくとも「／ｃｍ２」という単位が「／ｃｍ３」の誤記であるか、「１０１３〜１０１４／ｃｍ2」なる注入量をもって「濃度」を表しているかのどちらかと解釈するほかないものと認められる。
　
ア．初めに「１０１３〜１０１４／ｃｍ２の濃度」なる記載について、単位「／ｃｍ２」が誤っており、したがって、「１０１３〜１０１４／ｃｍ３の濃度」が正しい記載だとした場合について検討する。
　本願発明のＮＡＮＤ型フラッシュメモリのソース／ドレイン領域の濃度である「１０１３〜１０１４／ｃｍ３の濃度」は、ソース／ドレイン領域の濃度として通常採用されている「１×１０１７〜１０２１／ｃｍ３」よりも４〜７桁程度低く、ウエル領域またはチャネル領域の濃度として通常採用されている「１×１０１５〜１０１７／ｃｍ３」よりも低い濃度となっており、そのような低濃度のソース／ドレイン領域を有するＭＯＳトランジスタが正常に動作するとは常識的にみて考え難いことである。
　仮に、そのような低濃度のソース／ドレイン領域を有するトランジスタを形成すると、ソース／ドレイン領域の電気抵抗が高くなるものと認められる。すなわち、書籍「シリコンの科学（発行所：株式会社リアライズ社、発行：１９９６年６月２８日）」の第９９９ページ２．５電気的定数、ａ）抵抗率とドーパント濃度の項目に記載されたＦｉｇ１によると、例えば、ｎタイプの不純物濃度が１０１９／ｃｍ３のときに抵抗率は７×１０−３Ω・ｃｍであるが、不純物濃度が１０１４／ｃｍ３のときに抵抗率は７×１０Ω・ｃｍとなり、抵抗率は４桁も上昇する。さらに、本願実施形態のＮＡＮＤ型のフラッシュメモリのように、ＮＡＮＤストリングとして２つの選択トランジスタと１６のコア・メモリ・セルが直列に接続された構成となっている場合には、隣接したトランジスタで共用される１７の高抵抗なソース／ドレイン領域が直列に接続されることになり、抵抗が大幅に増える。この結果、ソース／ドレイン間の電流が低下し、トランジスタの駆動能力が極端に低下するため、プログラムや消去、読み出し動作において、フラッシュメモリが正常に動作しなくなるものと認められる。
　また、本願発明のＮＡＮＤ型フラッシュメモリのソース／ドレイン領域の濃度である「１０１３〜１０１４／ｃｍ３」は、ソース／ドレイン領域よりも不純物濃度が低いＬＤＤ領域の濃度として通常採用されている「１×１０１６〜１０１９／ｃｍ３」と比較しても３〜５桁程度低い濃度である。当初明細書等には、ソース／ドレイン領域がミデアムドープされることが記載されており、ミデアムドープとは、通常のソース・ドレイン領域の濃度（高い濃度）とＬＤＤ領域の濃度（低い濃度）の中間（ミデアム）の濃度にドープすることを意味するものと解することができるので、この点からも、「１０13〜１０14／ｃｍ３の濃度」はミデアムドープされたソース／ドレイン領域の濃度としては低すぎるものであることは明らかである。
　
　したがって、当初明細書等の「／ｃｍ２」が「／ｃｍ３」の誤記であり、ソース／ドレイン領域が「１０１３〜１０１４／ｃｍ３」の濃度であることは、出願時の技術常識に照らして、当初明細書等の記載から自明な事項であるということはできない。
　
イ．次に、補正事項１の補正とは逆に、「１０１３〜１０１４／ｃｍ2」なる注入量（dose量）をもって「濃度」を表したものであり、したがって、「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２のドーズ量でイオン注入した濃度とする」が正しい記載だとした場合について検討する。
　１０１３〜１０１４／ｃｍ２というドーズ量は、本願の優先権主張の日前に日本国内において頒布された下記ａ．〜ｃ．の参考文献７，８，５に示すとおり、ソース／ドレイン領域のドーズ量として一般的に採用される１０１３〜１０１５／ｃｍ２の範囲に含まれる標準的なものであるということができる。
　
ａ．参考文献７：特開平７−３０２４９９号公報
　参考文献７は、後記５．（２）（２−１）において引用例１として引用されている文献であるが、段落【００６５】には、「・・・そして、各選択トランジスタＳＴ１〜ＳＴ３及びセルトランジスタＭ１〜Ｍ１６のソース・ドレイン領域２４が露出するようにして感光膜（図示略）を形成し、
ヒ素を６．０Ｅ１５ｉｏｎｓ／ｃｍ
２
 でイオン注入して高濃度のｎ形不純物領域、即ちｎ
＋
不純物領域を形成する。
　
ｂ．参考文献８：特開平１０−４１４８７号公報
　参考文献８は、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物であるが、「【００５１】詳しくは、前記半導体基板に
N 型の不純物、例えば砒素(As)又は燐(P) を２×１０
１３
〜１×１０
１５
イオン/cm
2
のドーズと、40KeV 〜60KeV のエネルギーで注入
　
ｃ．参考文献５：特開平１１−３３０４２４号公報
　上記（４）エ．ｄ．でも引用した参考文献５には、「【００２３】［工程−１２０］次に、浮遊ゲート１６、絶縁層１７及び制御ゲート１８をイオン注入用マスクとして、ウエル１１の表面領域にイオン注入を行い、第２導電形（具体的にはｎ型）を有する
ソース／ドレイン領域１３、及びチャネル形成領域１４を形成する（図２の（Ｂ）参照）。イオン注入の条件を以下の表２に例示する。
【００２４】
【表２】
注入イオン    ：Ａｓ＋あるいはＰ＋加速エネルギー：１０〜５０ｋｅＶ
ドーズ量      ：１×１０
１３
〜１×１０
１５
ｃｍ
−２
　
ウ．さらに、上記（４）イ．によると、注入量(dose量)「／ｃｍ２」を用いて濃度（concentration）を表す場合があるので、補正前の「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２の濃度にドープする」という記載を「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２のドーズ量でイオン注入した濃度とする」の意味で解することは何ら不自然なことではない。        
　
エ．上記ア．イ．及びウ．の検討を総合すると、補正前の「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ2の濃度にドープする」という記載は、「ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２の
ドーズ量でイオン注入した濃度と
／ｃｍ
３
　
オ．また、当初明細書等の全体を精査しても、「ソース／ドレイン領域を１０１３〜１０１４
／ｃｍ
２
／ｃｍ
３
　
（６）したがって、請求項１において「前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ３の濃度にドープすることを特徴とする」という事項を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　したがって、補正事項１は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下「平成１４年改正前特許法」という）の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（７）新規事項の追加の有無についてのまとめ
　以上検討したとおり、補正事項１は特許法第１７条の２第３項に規定する要件を満たしていないから、補正事項１を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２２年７月２２日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、出願当初の明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　基板内にＰ型ウエルを形成する工程と、
　前記Ｐ型ウエルの上に酸化物層を形成する工程と、
　前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
　前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記Ｐ型ウエルを露出させる工程と、
　前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記Ｐ型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるＮ型のソース／ドレイン領域を形成する工程と、
　を有し、
　前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするＮＡＮＤフラッシュ・メモリの製造方法。」
　
２．引用刊行物に記載された発明
（１）特開平７−３０２４９９号公報
ア．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−３０２４９９号公報（以下「引用例１」という。）には、図３及び６と共に次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、
電気的消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関し、特に、ＮＡＮＤ配列の不揮発性メモリセルを有するＥＥＰＲＯＭ
　
ｂ．「【００１８】図３を参照すると、ｐ形（第１導電形）半導体基板１０にｎ形（第２導電形）ウェル１２を形成し、そしてこのｎ形ウェル１２内で
基板１０の主表面に露呈するようにｐ形ウェル（ポケットｐウェル）１４が形成されている。
【００１９】セルトランジスタＭ１〜Ｍ１６は、
ｐ形ウェル１４の表面から絶縁膜（酸化膜）１６を介在させて形成したフローティングゲート１８と、このフローティングゲート１８上に中間絶縁膜（例えばＯ−Ｎ−Ｏ膜）２０を介して形成した制御ゲート２２と
【００２０】第１、第２選択トランジスタＳＴ１、ＳＴ２及び接地選択トランジスタＳＴ３は、フローティングゲート１８及び制御ゲート２２を電気的に接続して単一ゲートとして用いる構成とされる。従って、
これら選択トランジスタＳＴ１、ＳＴ２、ＳＴ３は、絶縁膜１６をゲート絶縁膜とするＮＭＯＳＦＥＴとして動作する
　
ｃ．「【００２９】消去動作
【００３０】プログラム動作の説明の前にまず、
全部のセルトランジスタＭ１〜Ｍ１６のデータを消去する消去動作を説明する。消去動作は、セルトランジスタＭ１〜Ｍ１６のフローティングゲート１８に蓄積された電子をクリアして−３Ｖのしきい値電圧とする過程である。
【数１】〔Ｃｔ′／（Ｃｔ′＋Ｃｉ）〕×１８Ｖ
【００３１】ＣＴ′は、キャパシタンスＣｔのうち、フローティングゲート１８及びソース・ドレイン領域２４の重畳部分を除いた有効トンネル絶縁膜の有するキャパシタンスを示す。この数式１は、中間絶縁膜２０及び絶縁膜１６を誘電膜とした各キャパシタンスＣｉ、Ｃｔ′に従う消去電圧１８Ｖの分配電圧を表している。
【００３２】数式１から、トンネル絶縁膜１６の両端にかかる電圧差は、数式２のようになることが分かる。
【数２】
［１−〔Ｃｔ′／（Ｃｔ′＋Ｃｉ）〕］×１８Ｖ
【００３３】
この電圧によりトンネル絶縁膜を通じるＦ−Ｎ電流（Fowler−Nordherm）が発生し、フローティングゲート１８の電子がｐ形ウェル１４及びソース・ドレイン領域２４へ放出される。これにより、セルトランジスタＭ１〜Ｍ１６はすべて−３Ｖのしきい値電圧を有するデプレッション形へ変換され、消去動作完了となる。
　
ｄ．「【００６０】図６〜図９に、上記実施例の
ＥＥＰＲＯＭのＮＡＮＤセルストリングを製造する製造工程
【００６１】図６の工程について説明する。１８Ω・ｃｍの比抵抗を有する
ｐ形半導体基板１０に
ｎ形ウェル１２の内部に、ｐ形不純物、例えばホウ素（boron ）を２．１Ｅ１３ｉｏｎｓ／ｃｍ
２
の濃度でイオン注入し、ドライブイン工程を実施して４μｍの深さを有するｐ形ウェル（ポケットｐウェル）１４を形成する。
【００６２】次いで、
基板表面に１００Åの厚さの絶縁膜１６を形成し
半導体基板１０の表面にフローティングゲート１８用ポリシリコン層を２０００Åの厚さで形成（蒸着）し
中間絶縁膜２０用にＯ−Ｎ−Ｏ膜を８０Å−１００Å−４０Åの厚さで積層し
制御ゲート２２用ポリシリコン層を１５００Åの厚さで積層し
【００６３】続いて、
感光膜２３を利用した写真食刻で制御ゲート２２、中間絶縁膜２０、及びフローティングゲート１８の順に食刻し、第１、第２ストリング選択トランジスタＳＴ１、ＳＴ２、接地選択トランジスタＳＴ３、及びセルトランジスタＭ１〜Ｍ１６（図６ではＭ３以降図示略）の各ゲート電極をパターン形成する。
【００６４】この工程で、各選択トランジスタＳＴ１〜ＳＴ３は、フローティングゲート１８及び制御ゲート２２を接続した単一のゲート電極を有するＭＯＳトランジスタとして形成される。また、
絶縁膜１６は、セルトランジスタＭ１〜Ｍ１６のゲート絶縁膜及び各選択トランジスタＳＴ１、ＳＴ２、ＳＴ３のトンネル絶縁膜として使用される。
【００６５】図７の工程を説明する。バイポーラトランジスタＢＴのベースを形成する領域を感光膜（図示略）でマスキングした後、
各選択トランジスタＳＴ１〜ＳＴ３及びセルトランジスタＭ１〜Ｍ１６のソース・ドレイン領域２４を形成するために、燐を２．０Ｅ１３ｉｏｎｓ／ｃｍ
２
 でイオン注入して低濃度のｎ形不純物領域、即ちｎ
−
不純物領域を形成する。
各選択トランジスタＳＴ１〜ＳＴ３及びセルトランジスタＭ１〜Ｍ１６のソース・ドレイン領域２４が露出するようにして感光膜（図示略）を形成し、ヒ素を６．０Ｅ１５ｉｏｎｓ／ｃｍ
２
 でイオン注入して高濃度のｎ形不純物領域、即ちｎ
＋
 不純物領域を形成する。
　
ｅ．　上記段落【００６２】〜【００６３】には、選択トランジスタＳＴ１，ＳＴ２及びセルトランジスタＭ１，Ｍ２，Ｍ３を同時に形成する工程であって、半導体基板１０の表面に、絶縁膜（酸化膜）１６、フローティングゲート１８用ポリシリコン層、中間絶縁膜２０、制御ゲート２２用ポリシリコンを順次積層し、食刻することにより、制御ゲート２２、中間絶縁膜２０及びフローティングゲート１８からなる複数のゲート電極を形成する工程が記載されている。選択トランジスタの絶縁膜１６とセルトランジスタの絶縁膜１６は同一工程で形成されているので、選択トランジスタとセルトランジスタの絶縁膜１６は同じ厚さを有しているものと認められる。図６においても、選択トランジスタＳＴ１，ＳＴ２及びセルトランジスタＭ１，Ｍ２，Ｍ３が同じ厚さの絶縁膜１６を有することが示されている。
　
ｆ．上記段落【００６５】には、各選択トランジスタＳＴ１〜ＳＴ３及びセルトランジスタＭ１〜Ｍ１６のソース／ドレイン領域２４を形成するために、バイポーラトランジスタＢＴのベースを形成する領域をマスキングする感光膜をマスクとして燐をイオン注入することによりｎ−不純物領域を形成し、ＨＴＯ膜から形成された各ゲート電極パターンの側部のスペーサ２８をマスクとしてヒ素をイオン注入することによりｎ＋不純物領域を形成することが記載されている。
　上記ｎ−不純物領域を形成するイオン注入工程で使用される感光膜がマスキングするのは、バイポーラトランジスタＢＴのベースを形成する領域のみであると認められ、また、このイオン注入工程は制御ゲート２２、中間絶縁膜２０及びフローティングゲート１８からなるゲート電極の形成工程に引き続いて行われる工程であるから、上記ｎ−不純物領域は上記ゲート電極をマスクとしたイオン注入工程によって形成されているものと認められる。また、ゲート電極の最上層は制御ゲートから構成されているので、ゲート電極をマスクとしてイオン注入することは、制御ゲートをマスクとしてイオン注入することを意味している。
　また、上記ｎ＋不純物領域は、ゲート電極パターンの側部に形成されるスペーサ２８をマスクとして形成されるので、上記ｎ＋不純物領域を形成するためにヒ素イオンを注入する領域は、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極の間の基板表面のｐ形ウェル１４内となっている。
　したがって、ソース／ドレイン領域２４を構成するｎ−不純物領域及びｎ＋不純物領域のいずれも、隣接する選択トランジスタの制御ゲートとセルトランジスタの制御ゲートとの間のｐ形ウェル１４内にイオン注入することにより形成されている。
　
ｇ．図７には、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極間の基板表面のｐ形ウェル１４内にソース／ドレイン領域２４が形成されることが示されている。また、上記ソース／ドレイン領域２４は上記隣接する選択トランジスタとセルトランジスタによって共用されるものであることは明らかである。
　
イ．上記ア．の記載事項及び図面の記載内容からみて、引用例１には、次の発明（以下「引用発明」という）が記載されているものと認められる。
　
「半導体基板１０内にｐ形ウェル１４を形成する工程と、
前記ｐ形ウェル１４の上に絶縁膜（酸化膜）１６を形成する工程と、
前記絶縁膜（酸化膜）１６の上にセルトランジスタおよび選択トランジスタのフローティングゲート１８用ポリシリコン層と、中間絶縁膜２０と、制御ゲート２２用ポリシリコン層とを順に形成する工程と、
前記セルトランジスタと前記選択トランジスタとの間の前記制御ゲート２２用ポリシリコン層、前記中間絶縁膜２０、および前記フローティングゲート１８用ポリシリコン層をエッチングする工程と、
前記セルトランジスタの前記制御ゲート２２と前記選択トランジスタの前記制御ゲート２２との間の前記ｐ形ウェル内にイオン注入することにより、前記セルトランジスタと前記選択トランジスタとに共用されるｎ−不純物領域及びｎ＋不純物領域からなるソース／ドレイン領域２４を形成する工程と、
を有し、
前記セルトランジスタの前記絶縁膜１６と前記選択トランジスタの前記絶縁膜（酸化膜）１６の厚さは同じであることを特徴とするＮＡＮＤ配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリの製造方法」
　
（２）特開平１１−３３０４２４号公報
ア．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−３３０４２４号公報（以下「引用例２」という。）には、図２と共に次の記載がある。
　
ａ．「【００１６】実施の形態に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図を図１に示す。
この不揮発性半導体メモリセルは、複数のメモリ素子（Ｍ0〜Ｍ7）が直列接続されたＮＡＮＤストリングから構成されている。
　
ｂ．「【００２０】［工程−１００］先ず、公知の方法でｐ型シリコン半導体基板１０に設けられたｎ型ウエル内に第１導電形（具体的にはｐ型）ウエル１１をイオン注入法にて形成する。イオン注入の条件を、以下の表１に例示する。このようなイオン注入条件によって、不純物濃度が５×１０16乃至５×１０17ｃｍ-3のウエル１１を形成することができる。
【００２１】
【表１】
注入イオン    ：Ｂ+　
加速エネルギー：１００〜３００ｋｅＶ
ドーズ量      ：１×１０12〜１×１０13ｃｍ-2　
【００２２】［工程−１１０］その後、
ｐ型シリコン半導体基板１０の表面に公知の方法でトンネル酸化膜１２を形成し
全面に、絶縁層１７、不純物を含有したポリシリコン層を、順次、ＣＶＤ法等にて成膜した後、不純物を含有したポリシリコン層及び絶縁層１７をパターニングする。こうして、図２の（Ａ）に示すように、トンネル酸化膜１２上に形成された浮遊ゲート１６、その上に形成された絶縁層１７、及び絶縁層１７上に形成された制御ゲート１８を得ることができる。
【００２３】［工程−１２０］次に、浮遊ゲート１６、絶縁層１７及び制御ゲート１８をイオン注入用マスクとして、
ウエル１１の表面領域にイオン注入を行い、第２導電形（具体的にはｎ型）を有するソース／ドレイン領域１３、及びチャネル形成領域１４を形成する（図２の（Ｂ）参照）。イオン注入の条件を以下の表２に例示する。このようなイオン注入条件によって、不純物濃度が５×１０
17
乃至５×１０
20
ｃｍ
-3
のソース／ドレイン領域１３を形成することができ
【００２４】
【表２】
注入イオン    ：Ａｓ+あるいはＰ+　
加速エネルギー：１０〜５０ｋｅＶ
ドーズ量      ：１×１０
13
〜１×１０
15
ｃｍ
-2
　
ｃ．図２（Ａ）は、トンネル酸化膜１２、浮遊ゲート１６、絶縁膜１７、不純物を含有したポリシリコン層をパターニングすることによって、トンネル酸化膜１２、浮遊ゲート１６、絶縁膜１７、制御ゲート１８からなる積層構造が形成された状況を示す断面図であって、上記パターニングによって、トンネル酸化膜１２もパターニングされ、ｐ型ウエル１１が露出していることが示されている。また、図２（Ｂ）には、ｐ型ウエル１１の表面領域にイオン注入することによって、ソース／ドレイン領域１３が形成されることが示されている。
　
イ．したがって、引用例２には、ＮＡＮＤストリング型不揮発性半導体メモリセルの製造方法において、
ａ．トンネル酸化膜１２、浮遊ゲート１６、絶縁膜１７、制御ゲート１８からなる積層構造をエッチングによって形成する際に、上記トンネル酸化膜もパターニングされ、ｐ型ウエル１１の表面が露出される工程、
ｂ．上記の工程に続いて、ドーズ量が１×１０１３〜１×１０１５ｃｍ−２ 、加速エネルギー１０〜５０ｋｅＶの条件でウエル１１表面にイオン注入することにより、不純物濃度が５×１０１７乃至５×１０２０ｃｍ−３のソース／ドレイン領域１３が形成される工程、
が記載されているものと認められる。
　
３．本願発明と引用発明との対比・判断
　本願発明と引用発明とを対比する。
ア．引用発明の「半導体基板１０」は本願発明の「基板」に相当し、以下同様に、「ｐ形ウェル１４」は「Ｐ型ウエル」に、「絶縁膜（酸化膜）１６」は「酸化物層」に、「セルトランジスタ」は「メモリ・セル」に、「フローティングゲート１８用ポリシリコン層」は「浮遊ゲート」に、「中間絶縁膜２０」は「分離層」に、「制御ゲート２２用ポリシリコン層」は「制御ゲート」にそれぞれ相当する。
　
イ．引用発明の「ソース／ドレイン領域２４」はｎ−不純物領域及びｎ＋不純物領域の２つの領域から構成されているが、両領域ともＮ型の領域であり、上記ｎ−不純物領域はＬＤＤ（Lightly Doped Drain）領域としてドレイン領域の一部を構成するものであるから、引用発明の「ｎ−不純物領域及びｎ＋不純物領域からなるソース／ドレイン領域２４」は本願発明の「Ｎ型のソース／ドレイン領域」に相当している。
　
ウ．引用例１には、引用発明がフラッシュメモリーであることについて明示的な記載がない。しかしながら、上記２．（１）ア．ｃ．で摘示した段落【００２９】〜【００３３】によれば、引用発明のメモリは、消去動作をする場合に、ｐ形ウェル１４に１８Ｖの消去電圧を、ワード線ＷＬ１〜ＷＬ１６には０Ｖ（基準電位）を印加し、ビット線ＢＬ、ストリング選択線ＳＳＬ１、ＳＳＬ２、及び接地選択線ＧＳＬをすべてフローティングとすることにより、セルトランジスタＭ１〜Ｍ１６のデータを一括して消去するものである。一方、フラッシュメモリーとは、電気的にデータをプログラム及び消去できるＥＥＰＲＯＭ（Electrically Erasable Programable Read-Only Memory）のうち、数バイト単位やブロック単位で一括して消去できる機能を有するもののことをいうから、引用発明はフラッシュメモリに該当する。したがって、引用発明の「ＮＡＮＤ配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリ」は、その消去動作を勘案すると、本願発明の「ＮＡＮＤフラッシュ・メモリ」に相当している。
　
エ．以上を総合すると、本願発明と引用発明とは、次の一致点で一致し、相違点で相違する。
［一致点］
「　基板内にＰ型ウエルを形成する工程と、
　前記Ｐ型ウエルの上に酸化物層を形成する工程と、
　前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、
　制御ゲートとを順に形成する工程と、
　前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートをエッチングする工程と、
　前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記Ｐ型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるＮ型のソース／ドレイン領域を形成する工程と、
を有し、
　前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするＮＡＮＤフラッシュ・メモリの製造方法。」
　
［相違点］
メモリ・セルと選択トランジスタとの間の制御ゲート、分離層、浮遊ゲートをエッチングする工程において、本願発明では、浮遊ゲートに続いて酸化物層もエッチングしてＰ型ウエルを露出させているのに対して、引用発明では、酸化物層をエッチングする点について記載されておらず、Ｐ型ウエルが露出されるか不明である点。
　　
４．相違点についての当審の判断
　上記相違点について検討する。
　トンネル酸化膜、浮遊ゲート、絶縁膜、制御ゲートからなる積層構造をエッチングによってパターニングする際に、上記トンネル酸化膜もパターニングし、ｐ型ウエル１１の表面を露出させておくことは、上記２．（２）イ．ａ．に記載したとおり、引用例２に記載されている。
　また、ＥＥＰＲＯＭの製造方法において、トンネル酸化膜、浮遊ゲート、絶縁膜、制御ゲートからなる積層構造をパターニングして、当該積層構造をマスクとしてソース／ドレイン領域をイオン注入により形成するにあたり、ソース／ドレイン領域における上記トンネル酸化膜をエッチングしてＰ型ウエル表面を露出しておくことは、以下に示す周知文献１、２に記載されているように、周知の技術である。
　
ア．周知文献１：特開平１０−３４０９６４号公報
　周知文献１には図４〜図８と共に、「 【００６４】まず、図４（Ａ）〜（Ｃ）に示すように、
Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２、素子分離用溝を形成する時にマスクとなる窒化シリコン膜３３を順に形成した第１の積層膜構造３４を形成する。
【００６５】次に、図５（Ａ）〜（Ｃ）に示すように、図４（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコンを堆積し、溝３５の中を埋め込む二酸化シリコン膜を形成する。次いで、二酸化シリコン膜を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、素子分離領域２を形成する。この後、窒化シリコン膜３３が残っていれば除去する。
【００６６】次に、図６（Ａ）〜（Ｃ）に示すように、
図５（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコン、窒化シリコン、二酸化シリコンを順次堆積し、インターポリ絶縁膜となるＯＮＯ膜３７を形成する。
ワード線（制御ゲート）となる導電性ポリシリコン膜３８を堆積する。
【００６７】次に、図７（Ａ）〜（Ｃ）に示すように、
二酸化シリコン膜３１、導電性ポリシリコン膜３２、ＯＮＯ膜３７、導電性ポリシリコン膜３８を含む膜状構造をワード線パターンにパターニングし、トンネル絶縁膜４、浮遊ゲート５、インターポリ絶縁膜６、ワード線７を含むスタックトゲート構造４０を形成する。
【００６８】次に、図８（Ａ）〜（Ｃ）に示すように、
スタックトゲート構造４０、ゲート構造４１、素子分離領域２をマスクに用いて、素子領域３にＮ型不純物をイオン注入、この後、拡散させてＮ型拡散層９、１０、１１を形成する。
　上記Ｎ型拡散層９、１０、１１はソース／ドレイン領域に相当していることを勘案して、下線部を総合すると、周知文献１には、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２、ＯＮＯ膜３７、ワード線となる導電性ポリシリコン膜３８を堆積した後、二酸化シリコン膜３１、導電性ポリシリコン層３２、ＯＮＯ膜３７、導電性ポリシリコン膜３８を含む膜状構造をパターニングしてトンネル絶縁膜４、浮遊ゲート５、インターポリ絶縁膜６、ワード線７を含むスタックトゲート構造４０を形成し、該スタックトゲート構造をマスクとしてイオン注入を行いソース／ドレイン領域（Ｎ型拡散層９、１０、１１）を形成することが記載されている。したがって、スタックトゲート構造４０をパターニングする際に二酸化シリコン膜３１もパターニングされ、ソース／ドレイン領域となるＰ型シリコン基板１の表面は露出されている。
　
イ．周知文献２：特開平１１−２５１４６６号公報
　周知文献２には図３、図４と共に、「【００１６】本発明によるメモリ積層２６およびビット線構造の形成を図３から図７を参照して説明する。従来のフラッシュ積層の形成において、
トンネル酸化層２４はシリコン基板２２の上面に形成される。
ドープされたポリシリコンの第１の層２８がトンネル酸化層２４の上部の表面上に形成される。
ついで、ＯＮＯ層３０が第１のポリシリコン層２８の上に、厚み約１５０〜３００オングストローム（０．０１５〜０．０３ミクロン）で形成される。ドープされたポリシリコンの第２の層３２がＯＮＯ層３０の上に形成され
【００１７】本発明においては、ゲート電極積層の上にさらに２つの追加の層が形成される。追加の層は、制御電極３２の上に形成される、約３０００オングストローム（０．３ミクロン）の厚みの
第１の誘電体層３４
第２の誘電体層３６
【００１８】
材料の積層はホトレジストを用いてパターニングし、ついで異方性エッチングして個々の積層を形成する。エッチング処理は効果的に、シリコン基板２２上に形成される材料の６つの層の各々を通してエッチングが行われ、シリコン基板上で停止してその損傷を最小にするように調整される。
　摘記した上記段落【００１８】によれば、ソース／ドレイン領域となる特定領域に注入されるのはＮ型の原子であるから、ソース／ドレイン領域が形成されるシリコン基板２２は反対導電型のＰ型となっているものと認められる。
　シリコン基板２２がＰ型となっている点を勘案した上で、下線部を総合すると、周知文献２には、Ｐ型のシリコン基板２２の上面に積層された、トンネル酸化膜２４、ドープされたポリシリコンの第１の層２８、ＯＮＯ膜３０、ドープされたポリシリコンの第２の層３２を含む６つの層の各々を通して異方性エッチングが行われて積層２６が形成され、積層２６の間に露出しているシリコンの特定領域にソース／ドレイン注入が行われることが記載されている。エッチングされる６つの層の最下層はトンネル酸化膜２４であるから、トンネル酸化膜２４もエッチングされている。
　
　したがって、引用発明において、メモリ・セルと選択トランジスタとの間の制御ゲート、分離層、浮遊ゲートをエッチングする工程において、浮遊ゲートに続いて酸化物層もエッチングしてＰ型ウエルを露出させるようにすること、すなわち、「前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記Ｐ型ウエルを露出させる工程」とすることは、引用例２の記載及び周知の技術を適用することによって当業者が容易になし得たことである。
　
第４．むすび
　以上のとおり、本願発明は、引用発明、引用例２の記載及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。