【手続補正書】
【提出日】平成18年1月10日(2006.1.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  レベル２キャッシュから命令バイトを受取り対応するプリデコード情報を生成するよう構成されるプリデコードユニットと、
前記プリデコードユニットに結合される命令キャッシュとを含み、前記命令キャッシュは、前記プリデコードユニットから前記命令バイトおよび前記プリデコード情報を受取り記憶するよう構成され、前記命令キャッシュは、前記命令バイトおよび前記プリデコード情報が置換されるのに応じて前記プリデコード情報の少なくとも一部を出力してレベル２キャッシュに記憶させるよう構成され、前記レベル２キャッシュは、パリティ情報を記憶するよう指定される記憶場所にプリデコード情報を記憶するよう構成される、マイクロプロセッサ。
【請求項２】  前記プリデコードユニットは、レベル２キャッシュから前記命令バイトに対応するプリデコード情報を受取るようさらに構成される、請求項１に記載のマイクロプロセッサ。
【請求項３】  前記プリデコード情報は、開始ビット、終了ビットおよびｏｐコードビットのうち１つ以上を含む、請求項１に記載のマイクロプロセッサ。
【請求項４】  前記プリデコード情報は命令長情報を含む、請求項１に記載のマイクロプロセッサ。
【請求項５】  前記プリデコードユニットは、前記プリデコードユニットが予め定められた無効定数に等しいレベル２キャッシュからのプリデコード情報を受取るとき前記命令バイトについてのプリデコード情報を生成するよう構成される、請求項１に記載のマイクロプロセッサ。
【請求項６】  前記レベル２キャッシュに結合され、かつ主メモリから受取った命令バイトを検出すると、レベル２キャッシュに前記無効定数を記憶するよう構成される制御ユニットをさらに含む、請求項５に記載のマイクロプロセッサ。
【請求項７】  レベル２キャッシュから命令バイトを受取り対応するプリデコード情報を生成するよう構成されるプリデコードユニットと、
前記プリデコードユニットに結合される命令キャッシュとを含み、前記命令キャッシュは、前記プリデコードユニットから前記命令バイトおよび前記プリデコード情報を受取り記憶するよう構成され、前記命令キャッシュは、前記命令バイトおよび前記プリデコード情報が置換されるのに応じて前記プリデコード情報の少なくとも一部を出力してレベル２キャッシュに記憶させるよう構成され、前記レベル２キャッシュは、エラーチェックおよ
び訂正（ＥＣＣ）情報を記憶するよう指定される記憶場所にプリデコード情報を記憶するよう構成される、マイクロプロセッサ。
【請求項８】  前記プリデコードユニットは、レベル２キャッシュから前記命令バイトに対応するプリデコード情報を受取るようさらに構成される、請求項７に記載のマイクロプロセッサ。
【請求項９】  前記プリデコード情報は、開始ビット、終了ビットおよびｏｐコードビットのうち１つ以上を含む、請求項７に記載のマイクロプロセッサ。
【請求項１０】  前記プリデコード情報は命令長情報を含む、請求項７に記載のマイクロプロセッサ。
【請求項１１】  前記プリデコードユニットは、前記プリデコードユニットが予め定められた無効定数に等しいレベル２キャッシュからのプリデコード情報を受取るとき前記命令バイトについてのプリデコード情報を生成するよう構成される、請求項７に記載のマイクロプロセッサ。
【請求項１２】  前記レベル２キャッシュに結合され、かつ主メモリから受取った命令バイトを検出すると、レベル２キャッシュに前記無効定数を記憶するよう構成される制御ユニットをさらに含む、請求項１１に記載のマイクロプロセッサ。
【請求項１３】  主システムメモリから命令バイトを読出すステップと、
命令バイトに対応するプリデコード情報を生成するステップと、
命令バイトおよびプリデコード情報を命令キャッシュに記憶するステップと、
プリデコード情報に対応する命令バイトが命令キャッシュ中で上書きされるときプリデコード情報の少なくとも一部をレベル２キャッシュに出力して記憶させるステップとを含み、
前記出力ステップは、プリデコード情報をレベル２キャッシュに出力して、パリティ情報を記憶するよう構成される記憶場所に記憶させるステップを含む、方法。
【請求項１４】  前記生成ステップは、命令バイトのための以下のプリデコードビット、すなわち、開始ビット、終了ビットおよびｏｐコードビットのうち１つ以上を生成するステップを含む、請求項１３に記載の方法。
【請求項１５】  無効定数をレベル２キャッシュに記憶することによってレベル２キャッシュに記憶されるプリデコード情報を初期化するステップをさらに含む、請求項１３に記載の方法。
【請求項１６】  対応する命令バイトが変更された場合にプリデコード情報を再計算するステップをさらに含む、請求項１３に記載の方法。
【請求項１７】  主システムメモリから命令バイトを読出すステップと、
命令バイトに対応するプリデコード情報を生成するステップと、
命令バイトおよびプリデコード情報を命令キャッシュに記憶するステップと、
プリデコード情報に対応する命令バイトが命令キャッシュ中で上書きされるときプリデコード情報の少なくとも一部をレベル２キャッシュに出力して記憶させるステップとを含み、
前記出力ステップは、プリデコード情報をレベル２キャッシュに出力して、エラーチェックおよび訂正（ＥＣＣ）情報を記憶するよう構成される記憶場所に記憶させるステップを含む、方法。
【請求項１８】  前記生成ステップは、命令バイトのための以下のプリデコードビット、すなわち、開始ビット、終了ビットおよびｏｐコードビットのうち１つ以上を生成するステップを含む、請求項１７に記載の方法。
【請求項１９】  無効定数をレベル２キャッシュに記憶することによってレベル２キャッシュに記憶されるプリデコード情報を初期化するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】  対応する命令バイトが変更された場合にプリデコード情報を再計算するステップをさらに含む、請求項１７に記載の方法。
【請求項２１】  複数のキャッシュメモリを有するコンピュータシステムを動作させ
るための方法であって、
第１のキャッシュメモリに命令プリデコード情報を記憶するステップと、
前記第１のキャッシュメモリ中の古いキャッシュエントリを新たなキャッシュエントリで上書きするステップと、
前記古いキャッシュエントリに対応する命令プリデコード情報を第１のキャッシュから第２のキャッシュメモリのエラーチェックおよび訂正部に退避させるステップとを含む、方法。
【請求項２２】  前記第２のキャッシュメモリのエラーチェックおよび訂正部は、第２のキャッシュメモリのパリティ部である、請求項２１に記載の方法。
【請求項２３】  前記命令プリデコード情報は、開始ビット、終了ビットおよびｏｐコードビットのうち１つ以上を含む、請求項２１に記載の方法。
【請求項２４】  コンピュータシステムであって、
レベル２キャッシュと、
前記レベル２キャッシュに結合されるマイクロプロセッサとを含み、前記マイクロプロセッサは、
前記レベル２キャッシュから命令バイトを受取り対応するプリデコード情報を生成するよう構成されるプリデコードユニットと、
前記プリデコードユニットから前記命令バイトおよび前記プリデコード情報を受取り記憶するよう構成される命令キャッシュとを含み、前記命令キャッシュは、前記命令バイトが置換されるときに前記対応するプリデコード情報の少なくとも一部を出力して前記レベル２キャッシュに記憶させるよう構成され、前記レベル２キャッシュは、複数の命令記憶場所と、対応する複数のエラーチェックおよび訂正（ＥＣＣ）記憶場所とを含み、前記レベル２キャッシュは、前記ＥＣＣ記憶場所に前記プリデコード情報を記憶するよう構成される、コンピュータシステム。
【請求項２５】  前記ＥＣＣ記憶場所はパリティ記憶場所である、請求項２４に記載のコンピュータシステム。