【事件の表示】
　特願２００４−５０７９８６「幅の広いメモリへのアクセス」拒絶査定不服審判事件〔平成１５年１２月　４日国際公開、ＷＯ０３／１００５９９、平成１７年　９月　８日国内公表、特表２００５−５２７０３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　２００３年５月７日（パリ条約による優先権主張外国庁受理２００２年５月２４日、欧州特許庁）を国際出願日とする出願であって、
　平成１６年１１月２４日に特許法第１８４条の５第１項に規定される書面を提出されるとともに、国際出願日における明細書、請求の範囲、図面（図面の中の説明に限る。）及び要約の翻訳文が提出され、
　平成１９年１２月１４日付けで最初の拒絶理由通知（同年同月１８日発送）がなされ、
　平成２０年６月１１日付けで意見書が提出されるとともに、手続補正がなされ、
　同年１２月４日付けで拒絶査定（同年同月９日発送）がなされ、
　平成２１年３月３日付けで審判請求がなされるとともに、手続補正がなされたものである。
　なお、同年４月２３日付けで審査官より前置報告がなされ、
　平成２２年９月２９日付けで当審より審尋（同年１０月１日発送）がなされたが、
　審尋に対する回答書は審判請求人から提出されなかった。
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２１年３月３日付けの手続補正を却下する。
　
［理由］
１．本件補正
　平成２１年３月３日付けの手続補正（以下、「本件補正」という。）の内容は、
　平成２０年６月１１日付けの手続補正により補正された特許請求の範囲の請求項１の記載
「プロセッサと物理メモリとを有しており、前記物理メモリは、前記物理メモリからの読み出しと前記物理メモリへの書き込みの双方を行うために、物理メモリ内のデータにアクセスする単一の大きさのメモリポートを有する、処理システムであって、
　前記プロセッサは、少なくとも第１のデータサイズおよびそれよりも小さな第２のデータサイズのデータに対して演算を行うように配列され、
　前記第１のデータサイズは、メモリポートの大きさと同等かまたはそれよりも小さく、
　前記処理システムは、前記メモリポートに接続された前記第１のデータサイズの少なくとも１つのデータレジスタと、前記データレジスタおよび前記プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする前記第２のデータサイズの少なくとも１つのデータポートとを備える、処理システム。」
（以下、この請求項１を「補正前の請求項１」という。）を、
「プロセッサと物理メモリとを有しており、前記物理メモリは、前記物理メモリからの読み出しと前記物理メモリへの書き込みの双方を行うために、物理メモリ内のデータにアクセスする単一の大きさのメモリポートを有する、処理システムであって、
　前記プロセッサは、少なくとも第１のデータサイズおよびそれよりも小さな第２のデータサイズのデータに対して演算を行うように配列され、
　前記第１のデータサイズは、メモリポートの大きさと同等かまたはそれよりも小さく、
　前記処理システムは、前記メモリポートに接続された前記第１のデータサイズの少なくとも１つのデータレジスタと、前記データレジスタおよび前記プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする前記第２のデータサイズの少なくとも１つのデータポートとを備え、
　前記処理システムは、前記データレジスタから前記第２のデータサイズのデータ要素を選択する手段を備える、処理システム。」
（以下、この請求項１を「補正後の請求項１」という。）
と補正するものである。
　
２．補正内容の検討
　本件補正は、請求項１に「前記処理システムは、前記データレジスタから前記第２のデータサイズのデータ要素を選択する手段を備える」という発明特定事項を追加するものである。
　本件補正における「前記データレジスタから前記第２のデータサイズのデータ要素を選択する手段」は、補正前の請求項１における「前記メモリポートに接続された前記第１のデータサイズの少なくとも１つのデータレジスタ」と「前記データレジスタおよび前記プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする前記第２のデータサイズの少なくとも１つのデータポート」との関係をさらに限定するものである。
　そのため、本件補正は、補正前の請求項１における発明特定事項をさらに限定するものであり、その限定により産業上の利用分野や解決しようとする課題が特段変更されるものでもないから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられている目的（以下、「限定的減縮の目的」という。）を有するものである。
　このように、本件補正は、限定的減縮の目的を有するものであるので、以下では、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるか、特に、補正後の請求項１に係る発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるかを検討する。
　
３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
３の１．引用例１に記載されている技術的事項
　原審が拒絶理由通知において引用した特開２０００−２３５４９０号公報（平成１２年８月２９日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１−１）
「【０００３】最近では、マイクロプロセッサとＤＲＡＭとを一つのＬＳＩ上に配置したシステムＬＳＩも提案されている。…（中略）…図９に示すように、このようなマイクロプロセッサ８００では、ＤＲＡＭ１５以外の部分がマイクロプロセッサ部分であり、このマイクロプロセッサ部分が搭載されているＬＳＩチップ上にＤＲＡＭ１５を配置する。このＤＲＡＭ１５はたとえば２５６ビットのデータをこのビット幅を有するデータバス（以下ではＤＲＡＭバスも呼ぶ）Ｂ１５を介して読み書きできる。」
　
（１−２）
「【０００５】
【発明が解決しようとする課題】従来のオンチップのＤＲＡＭを有するマイクロプロセッサでは、ＤＲＡＭに接続されたデータバスのビット幅は広いが、ＤＲＡＭとマイクロプロセッサ部との間で転送されるデータのビット幅は、マイクロプロセッサ部内の演算器が処理できるビット幅と同じであり、ＤＲＡＭの有する広いビット幅が演算に利用できていない。一方、マイクロプロセッサとしては、すでに作成されたプログラムを実行するためには、従来のビット幅の演算も実行できる必要がある。
【０００６】したがって、本発明の目的は、オンチップのＤＲＡＭから読み出されるデータに対して、従来の狭いビット幅の演算を実行でき、かつ、従来よりビット幅の大きな演算も実行できるマイクロプロセッサを提供することである。」
　
（１−３）
「【００１３】＜発明の実施の形態１＞図１に示すマイクロプロセッサ１は、単一大規模集積回路（ＬＳＩ）チップ上の設けられ、所定のビット幅（たとえば３２ビット）以下のビット幅のデータを処理するマイクロプロセッサ部（以下ではデータ処理ユニットと呼ぶ）１１の他に、このビット幅より大きな所定のビット幅（たとえば２５６ビット）以下のビット幅のデータに対する演算を実行する拡張演算ユニット１２と、この拡張演算ユニット１２に対する上記大きなビット幅を有する拡張データバスＢ１２とが設けられ、さらに、データ処理ユニット１１に接続されたデータバスＢ１１（以下ではローカルデータバスと呼ぶ）と拡張演算ユニット１２に接続された拡張データバスＢ１２とを切り換えてＤＲＡＭ１５のデータバス（以下ＤＲＡＭバスとも言う）Ｂ１５に接続するためにバス選択器１３が設けられている。拡張演算ユニット１２は、ＤＲＡＭバスＢ１５、バス選択器１３、拡張データバスＢ１２を介してＤＲＡＭ１５からビット幅の広いデータを受信でき、このデータに対して演算を実行し、その結果データを同じパスを介してＤＲＡＭ１５に送信できる。データ処理ユニット１１は、ローカルデータバスＢ１１、バス選択器１３、ＤＲＡＭバスＢ１５を介してＤＲＡＭ１５との間で、データ処理ユニット１１により定まる狭いビット幅のデータを送受信する。…（後略）…」
　
（１−４）
「【００１４】本発明で重要な点の一つは、ローカルデータバスＢ１１のバス幅よりも拡張データバスＢ１２のバス幅を大きくすることであり、このことはマイクロプロセッサ１の処理能力向上の点で望ましい。とくに、拡張データバスＢ１２と、ＤＲＡＭバスＢ１５とのバス幅を等しくすることが、処理能力を最も効率よくする点で望ましい。以下の説明では、拡張データバスＢ１２、ＤＲＡＭバスＢ１５のバス幅が互いに等しく、ともに２５６ビットと仮定する。さらに、ローカルデータバスＢ１１は３２ビット、外部データバスＢ１７は１６ビットと仮定する。しかし、本発明では、これらのデータバスのバス幅はこれらの数値に限定されないことは言うまでもない。基本的には、拡張演算ユニット１２は、データ処理ユニット１１が処理するデータの第１のデータ幅より広い第２のデータ幅のデータに対して演算を実行でき、ＤＲＡＭは、上記第１のデータ幅より広く、上記第２のデータ幅以上の第３のデータ幅のデータを読み書きできればよい。したがって、拡張データバスＢ１２のビット幅が、ＤＲＡＭバスＢ１５のビット幅以下であり、かつローカルデータバスＢ１１のビット幅より大であればよい。」
　
（１−５）
「【００１５】データ処理ユニット１１は、従来のマイクロプロセッサと同様に、プログラムカウンタ（ＰＣ）１１１、ロード／ストア回路１１２、第１算術論理演算器（以下では基本演算器と呼ぶことがある）１１３、第１レジスタ群１１４（以下では基本レジスタ群と呼ぶことがある）、これらを接続する内部データバス１１５，１１６，１１７等からなる。…（中略）…
【００１６】…（中略）…ロード／ストア回路１１２は、ＤＲＡＭ１５に対するロード要求あるいはストア要求あるいはプログラムカウンタ１１１が指定する命令のフェッチ要求等のメモリアクセス要求を供給するメモリ要求回路（図示せず）と、内部データバス１１５から１１７に接続された上記複数の回路１１１から１１４へのデータの送受信を制御し、あるいはローカルデータバスＢ１１と内部データバス１１５から１１７のいずれかとの接続を制御するバス制御回路（図示せず）とを含む。
…（中略）…
【００１８】…（中略）…データ処理ユニット１１内には、命令デコーダ１４が出力する命令解読信号１４Ａに応じて上記複数の回路の動作を制御する制御回路が設けられている…（中略）…内部データバス１１５から１１７のビット幅はいずれも３２ビットと仮定する。レジスタ群１１４内の各レジスタのビット幅、演算器１１３が実行する演算のビット幅も３２ビットと仮定する。…（後略）…」
　
（１−６）
「【００１９】図１に示すように、拡張演算ユニット１２は、バス制御回路１２２、第２算術演算器（以下では拡張演算器と呼ぶことがある）１２３、第２レジスタ群１２４（以下では拡張レジスタ群と呼ぶことがある）、これらを接続する内部データバス１２５，１２６，１２７等からなる。内部データバス１２５から１２７のビット幅はいずれも２５６ビットと仮定する。…（中略）…レジスタ群１２４内の各レジスタのビット幅も２５６ビットと仮定する。
【００２０】演算器１２３は、たとえば２５６ビットのデータに対する演算を実行する演算器であり、具体的にはたとえば、８個の互いに同じ構造の部分算術論理演算器（図示せず）からなる。内部データバス１２５上の各２５６ビットのデータを３２ビット単位に８個の部分データ分割され、それぞれの部分データは上記それぞれの図示しない複数の部分算術論理演算器の一つに供給される。同様に内部データバス１２６上のデータも分割され、それにより得られる８個の部分データがそれぞれの図示しない複数の部分算術論理演算器の一つに供給される。各部分算術論理演算器はこのようにして供給される一対の長さ３２ビットの部分データに対する演算を他の各部分算術論理演算器に並行して実行する。…（中略）…
【００２１】バス制御回路１２２は、データ処理ユニット１１内のロード／ストア回路１１２に含まれた上記図示しないバス制御回路と同じく、内部データバス１２５から１２７に接続された上記複数の回路から上記内部データバス１２５から１２７へのデータの送出を制御し、あるいは拡張データバスＢ１２と内部データバス１２５から１２７のいずれかとの接続を制御する回路である。拡張データバスＢ１２のビット幅の２５６ビットであると仮定する。
【００２２】なお、拡張演算ユニット１２内には、命令デコーダ１４が出力する命令解読信号１４Ｂに応じて上記複数の回路の動作を制御する制御回路が設けられている…（後略）…」
　
（１−７）
「【００２３】バス選択器１３の内部回路の例を図２に示す。バス選択器１３には、ローカルデータバスＢ１１、拡張データバスＢ１２にそれぞれ接続されたリード／ライトバッファ１３６，１３７が設けられている。リード／ライトバッファ１３６は、それぞれ３２ビットのローカルデータバスＢ１１、Ｂ３８の間に設けられた一対のバッファからなり、それぞれのバッファは、それに印加される制御信号に応答してローカルデータバスＢ１１あるいはＢ３８からデータを取り込み、ローカルデータバスＢ３８あるいはＢ１１に出力する。同様に、リード／ライトバッファ１３７は、それぞれ２５６ビットの拡張データバスＢ１２，Ｂ３７の間に設けられた一対のバッファからなり、それぞれのバッファは、それに印加される制御信号に応答して拡張データバスＢ１２あるいはＢ３７からデータを取り込み、拡張データバスＢ３７あるいはＢ１２に出力する。調停回路１３３は、命令デコーダ１４からの制御信号１４Ｃに応答して、リード／ライトバッファ１３６，１３７の一方のそれをオンにする制御信号を供給する。命令デコーダ１４でデコードされた命令がＤＲＡＭ１５と拡張演算ユニット１２の間のデータ転送を必要とするときに、拡張データバスＢ１２とＢ３７を接続する。それ以外の命令に対しては、ローカルデータバスＢ１１とＢ３８を接続する。
【００２４】データをＤＲＡＭ１５との間で交換するＤＲＡＭＩ／Ｏ回路１４０がＤＲＡＭバスＢ１５と２５６ビットの拡張データバスＢ３６の間に設けられている。この回路１４０は、ＤＲＡＭバスＢ１５上の２５６ビットのデータを適当なタイミングで取り込み、拡張データバスＢ３６にそのまま供給する第１の内部バッファ（図示せず）と拡張データバスＢ３６上の２５６ビットのデータを適当なタイミングで取り込み、ＤＲＡＭバスＢ１５にそのまま供給する第２の内部バッファ（図示せず）とを有する。このＤＲＡＭＩ／Ｏ回路１４０は、そこに供給される制御信号に応答して、ＤＲＡＭバスＢ１５上のデータを取り込み、拡張データバスＢ３６に出力するかあるいは拡張データバスＢ３６上のデータを取り込みＤＲＡＭバスＢ１５に供給する。
【００２５】拡張データバスＢ３６とローカルデータバスＢ３８の間に第１のアライナ１３８が設けられている。このアライナ１３８は、直接には、拡張データバスＢ３６の各ビット線に接続するＤＲＡＭバスＢ１５のビット線の選択、すなわちこれらのデータバスの相互の接続位置を制御する。その結果、実質的には、ＤＲＡＭバスＢ１５の各ビット線に接続するローカルデータバスＢ１１のビット線の選択、すなわちこれらのデータバスの接続位置を制御する。アライナ１３８は、拡張データバスＢ３６から供給される２５６ビットのデータの適当な位置から始まる３２ビットを切り出してローカルデータバスＢ３８に供給するための第１の内部アライナ（図示せず）と、ローカルデータバスＢ３８から供給される３２ビットのデータを拡張データバスＢ３６を構成する２５６ビットの線の内の適当な位置の３２ビットの線に供給する第２の内部アライナ（図示せず）とを有する。これらのアライナが行うビット位置の調整は、データ処理ユニット１１からバス選択器１３に線１１２Ａを介して供給されるメモリアドレスにより行われる。これらの二つの内部アライナの動作は異なるが、これらの回路はいずれもデータのビット位置の調整を行う回路である点では共通であるので、本実施の形態ではこれらの内部アライナをいずれもアライナと呼ぶ。
【００２６】本実施の形態では、拡張データバスＢ１２とＢ３６はともに２５６ビットである。したがって、これらのデータバスを接続するには、アライナは不要で、拡張データバスＢ３６とＢ３７は直接接続される。…（後略）…」
　
（１−８）
「【００２８】ＤＲＡＭ１５へのアクセスは、３２バイトのアドレス境界に基づいて２５６ビットのデータについて行なわれると仮定する。したがって、例えばＮ番地の次はＮ＋３２番地をとることになる。データ処理ユニット１１から、Ｎ＋４番地からのデータをロングワード（３２ビット）でリード／ライトする場合には、ＤＲＡＭ１５は、アドレスとしてＮ番地から始まる３２バイトのデータがリードライトされるように制御される。
【００２９】ＤＲＡＭアクセスがリードアクセスの時には、バス選択器１３はＤＲＡＭ１５から読み出された３２バイトデータのうちのＮ＋４番地からＮ＋７番地の４バイトデータがＤＲＡＭバスＢ１５からローカルデータバスＢ１１に接続する。ＤＲＡＭアクセスがライトアクセスの時には、ＤＲＡＭ１５に書き込むべき３２バイトデータのうちのＮ＋４番地からＮ＋７番地の４バイトデータがそれ自体公知の部分書き換えにより書き換えられる。この部分書き換えすべき４バイトデータはローカルデータバスＢ１１からＤＲＡＭバスＢ１５にバス選択器１３により供給される。」
　
（１−９）
「【００３０】本実施の形態での動作の概要は以下の通りである。データ処理ユニット１１は、ＤＲＡＭ１５あるいはキャッシュ１６あるいはバスインターフェイス回路１７を通じて外部から、命令を命令デコーダ１４に取り込み、命令デコーダ１４は、その命令を解読してデータ処理ユニット１１または拡張演算ユニット１２を制御する信号を発生する。命令デコーダ１４によりデータ処理ユニット１１のレジスタ群１１４内のレジスタとＤＲＡＭ１５との間のデータ転送を行う命令、たとえばレジスタ群内のレジスタへのロード命令あるいはストア命令が解読されたときには、命令デコーダ１４は、ＤＲＡＭ１５へのアクセスを行うことを指示する制御信号を線１４Ａを介してデータ処理ユニット１１に供給する。ロード／ストア回路１１２は、この制御信号に応答して、バス選択器１３にアクセスすべきメモリアドレス等の信号を供給し、バス選択器１３は、そのメモリアドレス等の制御信号から、アドレスデコーダ１３１、ＤＲＡＭアドレス制御回路１３４、ＤＲＡＭタイミング制御回路１３５により、ＤＲＡＭ１５へのアドレスを含めた制御信号を出力する。また、命令デコーダ１４から、バス選択器１３内の調停回路１３３に対して、データ処理ユニット１１からＤＲＡＭ１５へのデータ転送を示す信号が供給され、調停回路１３３は、この信号に応答して、リード／ライトバッファ１３６、アライナ１３８に対して、ロード／ストア回路１１２から出力された上記制御信号に適応するタイミングで動作するように動作タイミング及びデータの転送方向を制御する。同時に、ＤＲＡＭアドレス制御回路１３４は、アライナ１３８に対して、ＤＲＡＭバスＢ１５の内の上記メモリアドレスに適応した部分を選択して、データバスＢ１と接続するように制御し、ＤＲＡＭタイミング制御回路１３５は、ＤＲＡＭＩ／Ｏ回路１４０に対して、ＤＲＡＭバスＢ１５からのデータの取り込みもしくはアライナ１３８の出力の取り込みを指示し、取り込みのタイミングを制御する。こうして、データ処理ユニット１１とＤＲＡＭ１５の間で所望のデータの転送がなされる。」
　
（１−１０）
「【００３１】命令デコーダ１４で拡張演算ユニット１２の演算を実行する命令が解読された場合には、命令デコーダ１４は、拡張演算ユニット１２に対しても制御信号を線１４Ｂを介して供給する。拡張演算ユニット１２は、制御信号に応じて演算を実行する。拡張演算ユニット１２内のレジスタ群１２４内のレジスタとＤＲＡＭ１５の間のデータ転送を要する命令、たとえばレジスタ群１２４内のレジスタに対するロード命令あるいはストア命令が命令デコーダ１４で解読されたとき、命令デコーダ１４はそのために必要な一部の制御信号をデータ処理ユニット１１に供給し、他の制御信号を拡張演算ユニット１２に供給する。すなわち、本実施の形態では、データ処理ユニット１１内のレジスタ群１１４内のレジスタとＤＲＡＭ１５の間のデータ転送を要する命令が命令デコーダ１４で解読されたときと同じく、データ処理ユニット１１からＤＲＡＭ１５へアクセスするメモ０リアドレスを含むメモリアクセス要求が発信され、同様に処理される。また、命令デコーダ１４は、バス選択器１３内の調停回路１３３に、拡張演算ユニット１２からＤＲＡＭ１５へのデータ転送あるいはその逆方向のデータ転送であることを示す信号を発生し、調停回路１３３は、リード／ライトバッファ１３７、アライナ１３９があるときにはそのアライナ１３９、ＤＲＡＭＩ／Ｏ回路１４０に制御信号を出力して、データ処理ユニット１１から出力されたメモリアドレス及び制御信号に適応するタイミング及び転送方向のデータバス入出力を制御する。アライナ１３９がある時には、アライナ１３９がＤＲＡＭバスＢ１５の内の、上記メモリアドレスに適応した部分を選択して拡張データバスＢ１２に接続するようにアライナ１３９も制御する。こうして、データ処理ユニット１１とＤＲＡＭ１５の間で所望のデータの転送がなされる。」
　
（１−１１）
「【００３４】…（中略）…ＤＲＡＭ１５から読み出された２５６ビットのデータは、ＤＲＡＭＩ／Ｏ回路１４０を介して拡張データバスＢ３６に供給され、アライナ１３８は、このデータの内の必要なデータ部分を選択する。今の場合には、ロードすべきデータＤ１は、３２バイト長であり、読み出された２５６ビットのデータの先頭から４バイト目に位置することがロードアドレス００４より判別できる。アライナ１３８は、このデータＤ１をロードアドレス００４に基づいて切り出して、ローカルデータバスＢ３８に出力する。このデータはさらにリード／ライトバッファ１３６を通じてローカルデータバスＢ１１に出力される。ローカルデータバスＢ１１に出力されたデータＤ１は、ロード／ストア回路１１２に供給される。」
　
３の２．引用発明の認定
　上記（１−３）に「図１に示すマイクロプロセッサ１は、単一大規模集積回路（ＬＳＩ）チップ上の設けられ、所定のビット幅（たとえば３２ビット）以下のビット幅のデータを処理するマイクロプロセッサ部（以下ではデータ処理ユニットと呼ぶ）１１の他に、このビット幅より大きな所定のビット幅（たとえば２５６ビット）以下のビット幅のデータに対する演算を実行する拡張演算ユニット１２と、この拡張演算ユニット１２に対する上記大きなビット幅を有する拡張データバスＢ１２とが設けられ、さらに、データ処理ユニット１１に接続されたデータバスＢ１１（以下ではローカルデータバスと呼ぶ）と拡張演算ユニット１２に接続された拡張データバスＢ１２とを切り換えてＤＲＡＭ１５のデータバス（以下ＤＲＡＭバスとも言う）Ｂ１５に接続するためにバス選択器１３が設けられている。拡張演算ユニット１２は、ＤＲＡＭバスＢ１５、バス選択器１３、拡張データバスＢ１２を介してＤＲＡＭ１５からビット幅の広いデータを受信でき、このデータに対して演算を実行し、その結果データを同じパスを介してＤＲＡＭ１５に送信できる。データ処理ユニット１１は、ローカルデータバスＢ１１、バス選択器１３、ＤＲＡＭバスＢ１５を介してＤＲＡＭ１５との間で、データ処理ユニット１１により定まる狭いビット幅のデータを送受信する。」と記載されていることや、上記（１−１）に「このマイクロプロセッサ部分が搭載されているＬＳＩチップ上にＤＲＡＭ１５を配置する。」と記載されていることや、引用例１の【図１】においてマイクロプロセッサ１の構成要素としてＤＲＡＭ１５が示されていることから明らかなように、引用例１におけるマイクロプロセッサ１は、データ処理ユニット１１と拡張演算ユニット１２とＤＲＡＭ１５とを有するものであると認められる。
　
　上記（１−１）に「このＤＲＡＭ１５はたとえば２５６ビットのデータをこのビット幅を有するデータバス（以下ではＤＲＡＭバスも呼ぶ）Ｂ１５を介して読み書きできる。」と記載され、上記（１−２）に「ＤＲＡＭの有する広いビット幅」と記載され、上記（１−３）に「拡張演算ユニット１２は、ＤＲＡＭバスＢ１５、バス選択器１３、拡張データバスＢ１２を介してＤＲＡＭ１５からビット幅の広いデータを受信でき、このデータに対して演算を実行し、その結果データを同じパスを介してＤＲＡＭ１５に送信できる。データ処理ユニット１１は、ローカルデータバスＢ１１、バス選択器１３、ＤＲＡＭバスＢ１５を介してＤＲＡＭ１５との間で、データ処理ユニット１１により定まる狭いビット幅のデータを送受信する。」と記載され、上記（１−４）に「拡張データバスＢ１２、ＤＲＡＭバスＢ１５のバス幅が互いに等しく、ともに２５６ビットと仮定する。」と記載され、上記（１−８）に「ＤＲＡＭ１５へのアクセスは、３２バイトのアドレス境界に基づいて２５６ビットのデータについて行なわれると仮定する。」と記載され、上記（１−１１）に「ＤＲＡＭ１５から読み出された２５６ビットのデータ」と記載されていることから明らかなように、引用例１においては、ＤＲＡＭ１５からの読み出しとＤＲＡＭ１５への書き込みの双方を行うに際して、２５６ビットのデータサイズのデータを２５６ビットのビット幅のＤＲＡＭバスＢ１５を介して転送することができるものである。そのため、引用例１において、ＤＲＡＭ１５が、ＤＲＡＭ１５からの読み出しとＤＲＡＭ１５への書き込みの双方を行うために、ＤＲＡＭ１５内のデータにアクセスする２５６ビットのデータサイズのメモリポートを有することは自明である。
　
　上記（１−６）に「拡張演算ユニット１２は、バス制御回路１２２、第２算術演算器（以下では拡張演算器と呼ぶことがある）１２３、第２レジスタ群１２４（以下では拡張レジスタ群と呼ぶことがある）、これらを接続する内部データバス１２５，１２６，１２７等からなる。内部データバス１２５から１２７のビット幅はいずれも２５６ビットと仮定する。」、「レジスタ群１２４内の各レジスタのビット幅も２５６ビットと仮定する。」、「演算器１２３は、たとえば２５６ビットのデータに対する演算を実行する演算器であり」と記載されていることから明らかなように、拡張演算ユニット１２は２５６ビットのデータに対して演算を行うように配列されると認められる。
　
　上記（１−５）に「データ処理ユニット１１は、従来のマイクロプロセッサと同様に、プログラムカウンタ（ＰＣ）１１１、ロード／ストア回路１１２、第１算術論理演算器（以下では基本演算器と呼ぶことがある）１１３、第１レジスタ群１１４（以下では基本レジスタ群と呼ぶことがある）、これらを接続する内部データバス１１５，１１６，１１７等からなる。」、「内部データバス１１５から１１７のビット幅はいずれも３２ビットと仮定する。レジスタ群１１４内の各レジスタのビット幅、演算器１１３が実行する演算のビット幅も３２ビットと仮定する。」と記載されていることから明らかなように、データ処理ユニット１１は３２ビットのデータに対して演算を行うように配列されると認められる。
　
　上記で示したように、拡張演算ユニット１２が行う演算のデータサイズは２５６ビットであり、ＤＲＡＭ１５のメモリポートのデータサイズは２５６ビットであるのだから、これらの大きさが同等であることは明らかである。
　
　上記（１−３）に「データ処理ユニット１１に接続されたデータバスＢ１１（以下ではローカルデータバスと呼ぶ）」と記載され、上記（１−５）に「データ処理ユニット１１は、…（中略）…ロード／ストア回路１１２…（中略）…等からなる。…（中略）…ロード／ストア回路１１２は、ＤＲＡＭ１５に対するロード要求あるいはストア要求あるいはプログラムカウンタ１１１が指定する命令のフェッチ要求等のメモリアクセス要求を供給するメモリ要求回路（図示せず）と、内部データバス１１５から１１７に接続された上記複数の回路１１１から１１４へのデータの送受信を制御し、あるいはローカルデータバスＢ１１と内部データバス１１５から１１７のいずれかとの接続を制御するバス制御回路（図示せず）とを含む。」と記載され、上記（１−７）に「バス選択器１３には、ローカルデータバスＢ１１、拡張データバスＢ１２にそれぞれ接続されたリード／ライトバッファ１３６，１３７が設けられている。リード／ライトバッファ１３６は、それぞれ３２ビットのローカルデータバスＢ１１、Ｂ３８の間に設けられた一対のバッファからなり、それぞれのバッファは、それに印加される制御信号に応答してローカルデータバスＢ１１あるいはＢ３８からデータを取り込み、ローカルデータバスＢ３８あるいはＢ１１に出力する。…（中略）…調停回路１３３は、命令デコーダ１４からの制御信号１４Ｃに応答して、リード／ライトバッファ１３６，１３７の一方のそれをオンにする制御信号を供給する。命令デコーダ１４でデコードされた命令がＤＲＡＭ１５と拡張演算ユニット１２の間のデータ転送を必要とするときに、拡張データバスＢ１２とＢ３７を接続する。それ以外の命令に対しては、ローカルデータバスＢ１１とＢ３８を接続する。…（中略）…拡張データバスＢ３６とローカルデータバスＢ３８の間に第１のアライナ１３８が設けられている。…（中略）…実質的には、ＤＲＡＭバスＢ１５の各ビット線に接続するローカルデータバスＢ１１のビット線の選択、すなわちこれらのデータバスの接続位置を制御する。アライナ１３８は、拡張データバスＢ３６から供給される２５６ビットのデータの適当な位置から始まる３２ビットを切り出してローカルデータバスＢ３８に供給するための第１の内部アライナ（図示せず）と、ローカルデータバスＢ３８から供給される３２ビットのデータを拡張データバスＢ３６を構成する２５６ビットの線の内の適当な位置の３２ビットの線に供給する第２の内部アライナ（図示せず）とを有する。これらのアライナが行うビット位置の調整は、データ処理ユニット１１からバス選択器１３に線１１２Ａを介して供給されるメモリアドレスにより行われる。」と記載され、上記（１−１１）に「ＤＲＡＭ１５から読み出された２５６ビットのデータは、ＤＲＡＭＩ／Ｏ回路１４０を介して拡張データバスＢ３６に供給され、アライナ１３８は、このデータの内の必要なデータ部分を選択する。今の場合には、ロードすべきデータＤ１は、３２バイト長であり、読み出された２５６ビットのデータの先頭から４バイト目に位置することがロードアドレス００４より判別できる。アライナ１３８は、このデータＤ１をロードアドレス００４に基づいて切り出して、ローカルデータバスＢ３８に出力する。このデータはさらにリード／ライトバッファ１３６を通じてローカルデータバスＢ１１に出力される。ローカルデータバスＢ１１に出力されたデータＤ１は、ロード／ストア回路１１２に供給される。」と記載されていることから明らかなように、引用例１においては、データ処理ユニット１１にローカルデータバスＢ１１が接続されており、このローカルデータバスＢ１１とバス選択器１３を介して、データ処理ユニットが行う演算のデータサイズである３２ビットのデータ要素へのアクセスが可能となっている。そのため、引用例１において、ローカルデータバスＢ１１とバス選択器１３が接続している部分がデータポートを構成しており、そのデータポートが、データ処理ユニット１１に接続されて、データ処理ユニット１１が行う演算のデータサイズである３２ビットのデータ要素へのアクセスを可能とする３２ビットのデータサイズのデータポートであることは自明である。
　また、上記で指摘した箇所から同じく明らかなように、引用例１においては、バス選択器１３のなかに、ＤＲＡＭ１５から読み出された２５６ビットのデータからデータ処理ユニット１１が行う演算のデータサイズである３２ビットのデータ要素を選択するアライナ１３８を備えるものと認められる。　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「データ処理ユニット１１と拡張演算ユニット１２とＤＲＡＭ１５とを有しており、ＤＲＡＭ１５は、ＤＲＡＭ１５からの読み出しとＤＲＡＭ１５への書き込みの双方を行うために、ＤＲＡＭ１５内のデータにアクセスする２５６ビットのデータサイズのメモリポートを有する、マイクロプロセッサ１であって、
　拡張演算ユニット１２は２５６ビットのデータに対して演算を行うように配列される一方で、データ処理ユニット１１は３２ビットのデータに対して演算を行うように配列され、
　拡張演算ユニット１２が行う演算のデータサイズである２５６ビットは、ＤＲＡＭ１５のメモリポートのデータサイズである２５６ビットと大きさが同等であり、
　マイクロプロセッサ１は、データ処理ユニット１１に接続されて、データ処理ユニット１１が行う演算のデータサイズである３２ビットのデータ要素へのアクセスを可能とする３２ビットのデータサイズのデータポートを備え、
　マイクロプロセッサ１は、ＤＲＡＭ１５から読み出された２５６ビットのデータからデータ処理ユニット１１が行う演算のデータサイズである３２ビットのデータ要素を選択するアライナ１３８を備える、マイクロプロセッサ１。」
　
３の３．引用例２に記載されている技術的事項
　原審が拒絶理由通知において引用した特開２０００−１０８５７号公報（平成１２年１月１４日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（２−１）
「【００２９】図９は本発明によるメモリ制御装置の第５の実施例を示すブロック図である。図において、メモリ制御回路９０はタイミング制御回路９１、アドレス生成回路９２で構成される。タイミング制御回路９１は…（中略）…端子７７からのレジスタ書込み信号によってレジスタ９４の制御を行う。アドレス生成回路９２は端子７８からのデータの切換信号によってデータセレクタ９５のデータの切換制御を行う。
【００３０】…（中略）…ＤＲＡＭ２から読み出された１２８ビット単位のデータはレジスタ９４に書き込まれる。レジスタ９４への書込みは端子７７からのレジスタ書込み信号によって制御される。レジスタ９４から順に読み出された３２ビット単位のデータはアドレス生成回路９２の端子７８から出力されるデータ切換信号によってデータセレクタ９５の出力データが選択され端子９８に出力される。…（後略）…」
　
（２−２）
「【００３２】…（中略）…レジスタ９４から３２ビット単位のデータを読み出す際には、ＤＲＡＭ２から読み出されたデータを１２８ビット単位でレジスタ９４に入力し、３２ビット単位で所望のデータのみ出力する。」
　
３の４．引用例２に記載されている発明の認定
　上記（２−１）に「ＤＲＡＭ２から読み出された１２８ビット単位のデータ」と記載され、上記（２−２）に「ＤＲＡＭ２から読み出されたデータを１２８ビット単位でレジスタ９４に入力し」と記載されていることから明らかなように、引用例２の【図９】に示されるものにおいては、ＤＲＡＭ２から１２８ビット単位でデータを読み出すものである。そのため、ＤＲＡＭ２が１２８ビットのデータサイズのメモリポートを有することは自明である。
　
　上記（２−１）に「ＤＲＡＭ２から読み出された１２８ビット単位のデータはレジスタ９４に書き込まれる。」と記載され、上記（２−２）に「ＤＲＡＭ２から読み出されたデータを１２８ビット単位でレジスタ９４に入力し」と記載されていることから明らかなように、引用例２の【図９】に示されるものにおいては、ＤＲＡＭ２のメモリポートに接続された１２８ビットのデータサイズのレジスタ９４が備えられているものと認められる。
　
　上記（２−１）に「レジスタ９４から順に読み出された３２ビット単位のデータはアドレス生成回路９２の端子７８から出力されるデータ切換信号によってデータセレクタ９５の出力データが選択され端子９８に出力される。」と記載され、上記（２−２）に「レジスタ９４から３２ビット単位のデータを読み出す際には、ＤＲＡＭ２から読み出されたデータを１２８ビット単位でレジスタ９４に入力し、３２ビット単位で所望のデータのみ出力する。」と記載されていることから明らかなように、引用例２の【図９】に示されるものにおいては、レジスタ９４の保持する１２８ビットのデータのうち、３２ビットのデータサイズのデータ要素へのアクセスを可能とする端子９８が備えられているものである。そのため、レジスタ９４に接続されて３２ビットのデータサイズのデータ要素へのアクセスを可能とする３２ビットのデータサイズのデータポートを有することは自明である。
　また、上記で指摘した箇所から同じく明らかなように、引用例２の【図９】に示されるものにおいては、レジスタ９４から３２ビットのデータサイズのデータ要素を選択する手段であるデータセレクタ９５を備えるものと認められる。
　
　よって、引用例２には、ＤＲＡＭ２の１２８ビットのデータサイズのメモリポートに接続された１２８ビットのデータサイズのレジスタ９４と、レジスタ９４に接続されて３２ビットのデータ要素へのアクセスを可能とする３２ビットのデータサイズのデータポートとを備え、レジスタ９４から３２ビットのデータ要素を選択する手段であるデータセレクタ９５を備える発明（以下、「引用例２に記載されている発明」という。）が記載されていると認められる。
　
４．対比
　補正後の請求項１に係る発明と引用発明を比較する。
　
　引用発明における「ＤＲＡＭ１５」は補正後の請求項１に係る発明における「物理メモリ」に相当する。
　引用発明における「２５６ビットのデータサイズのメモリポート」は補正後の請求項１に係る発明における「単一の大きさのメモリポート」に相当する。
　引用発明における「マイクロプロセッサ１」は補正後の請求項１に係る発明における「処理システム」に相当する。
　引用発明における「拡張演算ユニット１２が行う演算のデータサイズである２５６ビット」は補正後の請求項１に係る発明における「第１のデータサイズ」に相当する。
　引用発明における「データ処理ユニット１１が行う演算のデータサイズである３２ビット」は補正後の請求項１に係る発明における「第２のデータサイズ」に相当する。
　引用発明における「ＤＲＡＭ１５のメモリポートのデータサイズである２５６ビット」は補正後の請求項１に係る発明における「メモリポートの大きさ」に相当する。
　　
　引用例１の上記（１−９）に「データ処理ユニット１１は、ＤＲＡＭ１５あるいはキャッシュ１６あるいはバスインターフェイス回路１７を通じて外部から、命令を命令デコーダ１４に取り込み、命令デコーダ１４は、その命令を解読してデータ処理ユニット１１または拡張演算ユニット１２を制御する信号を発生する。」、「命令デコーダ１４によりデータ処理ユニット１１のレジスタ群１１４内のレジスタとＤＲＡＭ１５との間のデータ転送を行う命令、たとえばレジスタ群内のレジスタへのロード命令あるいはストア命令が解読されたときには、命令デコーダ１４は、ＤＲＡＭ１５へのアクセスを行うことを指示する制御信号を線１４Ａを介してデータ処理ユニット１１に供給する。」と記載され、上記（１−１０）に「命令デコーダ１４で拡張演算ユニット１２の演算を実行する命令が解読された場合には、命令デコーダ１４は、拡張演算ユニット１２に対しても制御信号を線１４Ｂを介して供給する。拡張演算ユニット１２は、制御信号に応じて演算を実行する。拡張演算ユニット１２内のレジスタ群１２４内のレジスタとＤＲＡＭ１５の間のデータ転送を要する命令、たとえばレジスタ群１２４内のレジスタに対するロード命令あるいはストア命令が命令デコーダ１４で解読されたとき、命令デコーダ１４はそのために必要な一部の制御信号をデータ処理ユニット１１に供給し、他の制御信号を拡張演算ユニット１２に供給する。」と記載されていることから明らかなように、引用例１におけるデータ処理ユニット１１と拡張演算ユニット１２は、同じ命令デコーダ１４が解読した命令の内容に応じて、単独で動作したり協働して動作したりするものである。つまり、引用例１においてはデータ処理ユニット１１と拡張演算ユニット１２という個別の構成として示されているが、実質的にはこのデータ処理ユニット１１と拡張演算ユニット１２は併せてひとつの演算処理装置としての役割を果たすものである。
　そのため、上記で既に引用発明と補正後の請求項１に係る発明を比較して相当するものとした点も踏まえれば、引用発明における「データ処理ユニット１１」と「拡張演算ユニット１２」を併せた構成が、補正後の請求項１に係る発明における「プロセッサ」に相当する。
　
　引用発明における「データポート」と補正後の請求項１に係る発明における「データポート」は、プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする第２のデータサイズの少なくとも１つのデータポートである点で一致する。
　
　引用発明における「アライナ１３８」と補正後の請求項１に係る発明における「選択する手段」は、第２のデータサイズのデータ要素を選択する手段である点で一致する。
　
　すると、補正後の請求項１に係る発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　プロセッサと物理メモリとを有しており、前記物理メモリは、前記物理メモリからの読み出しと前記物理メモリへの書き込みの双方を行うために、物理メモリ内のデータにアクセスする単一の大きさのメモリポートを有する、処理システムであって、
　前記プロセッサは、少なくとも第１のデータサイズおよびそれよりも小さな第２のデータサイズのデータに対して演算を行うように配列され、
　前記第１のデータサイズは、メモリポートの大きさと同等かまたはそれよりも小さく、
　前記処理システムは、前記プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする前記第２のデータサイズの少なくとも１つのデータポートとを備え、
　前記処理システムは、前記第２のデータサイズのデータ要素を選択する手段を備える、処理システム。
　
　一方で、両者は、次の点で相違する。
　
＜相違点＞
　補正後の請求項１に係る発明は、「前記メモリポートに接続された前記第１のデータサイズの少なくとも１つのデータレジスタ」であり、「データポート」「に接続され」た「データレジスタ」であり、「選択する手段」により「データ要素を選択」される「データレジスタ」であるところの、「データレジスタ」を備えるものであるのに対し、引用発明はそのようなデータレジスタは備えていない点。
　
５．判断
　上記相違点について検討する。
　
　上記「３の４．引用例２に記載されている発明の認定」にて引用例２に記載されている発明として示したように、引用例２には、ＤＲＡＭ２の１２８ビットのデータサイズのメモリポートに接続された１２８ビットのデータサイズのレジスタ９４と、レジスタ９４に接続されて３２ビットのデータ要素へのアクセスを可能とする３２ビットのデータサイズのデータポートとを備え、レジスタ９４から３２ビットのデータ要素を選択する手段であるデータセレクタ９５を備える発明が記載されている。
　
　この引用例２に記載されている発明における「レジスタ９４」は補正後の請求項１に係る発明における「データレジスタ」に相当するものである。（なお、引用例２に記載されている発明における「データセレクタ９５」は補正後の請求項１に係る発明における「選択する手段」に相当するものである。）
　
　引用発明と引用例２に記載されている発明とは、メモリのメモリポートのデータサイズよりもデータポートのデータサイズのほうが小さく、メモリのメモリポートから読み出したデータのうちの一部であるデータ要素をデータポートを介して出力するものである点で共通するから、引用例２に記載されている発明を引用発明に適用して、引用発明において、メモリポートに接続された、拡張演算ユニット１２が行う演算のデータサイズである２５６ビットのデータサイズのデータレジスタであり、データポートに接続されたデータレジスタであり、アライナ１３８によりデータ要素を選択されるデータレジスタであるところの、データレジスタを備えるようにすることに特段の困難性はない。
　よって、上記相違点は格別のものではない。
　　
　また、補正後の請求項１に係る発明が有する作用効果は、引用発明及び引用例２に記載されている発明から当業者が予測できた範囲内のものである。
　
　よって、補正後の請求項１に係る発明は、引用発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものである。
　
６．小括
　したがって、補正後の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。つまり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正却下の決定の結論のとおり決定する。
　
第３．本願発明の認定
　平成２１年３月３日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年６月１１日付けの手続補正により補正された、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認められる。
　
「プロセッサと物理メモリとを有しており、前記物理メモリは、前記物理メモリからの読み出しと前記物理メモリへの書き込みの双方を行うために、物理メモリ内のデータにアクセスする単一の大きさのメモリポートを有する、処理システムであって、
　前記プロセッサは、少なくとも第１のデータサイズおよびそれよりも小さな第２のデータサイズのデータに対して演算を行うように配列され、
　前記第１のデータサイズは、メモリポートの大きさと同等かまたはそれよりも小さく、
　前記処理システムは、前記メモリポートに接続された前記第１のデータサイズの少なくとも１つのデータレジスタと、前記データレジスタおよび前記プロセッサに接続されて第２のサイズのデータ要素へのアクセスを可能とする前記第２のデータサイズの少なくとも１つのデータポートとを備える、処理システム。」
　
第４．先行技術文献に記載されている発明の認定
　引用例１には、図面とともに、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の１．引用例１に記載されている技術的事項」で示される技術的事項が記載されており、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の２．引用発明の認定」にて、「引用発明」として認定したとおりの発明が記載されていると認められる。
　
　引用例２には、図面とともに、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の３．引用例２に記載されている技術的事項」で示される技術的事項が記載されており、上記「第２．補正却下の決定」の「３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「３の４．引用例２に記載されている発明の認定」にて、「引用例２に記載されている発明」として認定したとおりの発明が記載されていると認められる。
　
第５．対比・判断
　補正後の請求項１に係る発明は本願発明における全ての発明特定事項を含むものである。そして、上記「第２．補正却下の決定」の「４．対比」及び「５．判断」で示したように、補正後の請求項１に係る発明は引用発明及び引用例２に記載されている発明に基いて当業者が容易に発明をすることができたものであるから、本願発明も引用発明及び引用例２に記載されている発明に基いて当業者が容易に発明をすることができたものである。
　
第６．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。