【事件の表示】
　特願２００７−５２４７８９「フラッシュメモリユニット、およびフラッシュメモリ素子のプログラミング方法」拒絶査定不服審判事件〔平成１８年３月２日国際公開、ＷＯ２００６／０２２９０８、平成２０年３月２１日国内公表、特表２００８−５０８６６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年４月２９日（パリ条約に基づく優先権主張　外国庁受理　２００４年８月２日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２１年９月７日付けの拒絶理由通知に対して同年１２月７日に意見書及び補正書が提出されたが、平成２２年６月４日付けで拒絶査定がなされた。
　それに対して、同年１０月７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年２月１７日付けで審尋がなされ、同年６月２１日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１０月７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１０月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を補正して、補正後の特許請求の範囲の請求項１〜８とするものであり、補正前の請求項１及び６、並びに補正後の請求項１は各々次のとおりである。
（補正前）
　「【請求項１】
　メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法であって、
　前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加することと、
　前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加することと、
　前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合することと、
　前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングすることとを含み、
　前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入（ＣＨＥ）プログラミングのためのキャリアを提供する、方法。」
　「【請求項６】
　前記パストランジスタは、ソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する、請求項１から５のいずれかに記載の方法。」
　
（補正後）
　「【請求項１】
　メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法であって、
　前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加することと、
　前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加することと、
　前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合することと、
　前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングすることとを含み、
　前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入（ＣＨＥ）プログラミングのためのキャリアを提供し、
　前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する、方法。」
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１及び９を削除するとともに、補正前の請求項１を引用する請求項６を独立請求項として補正後の請求項１とし、補正前の請求項９を引用する請求項１０を独立請求項として補正後の請求項８とすること。さらに、それらに伴って、請求項の番号及び引用する請求項の番号に修正を加えること。
　
（２）補正前の請求項１を引用する請求項６を独立請求項形式として補正後の請求項１とするに際して、補正前の請求項６の「前記パストランジスタは、ソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」を、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」と補正すること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２により補正された部分は、本願の願書に最初に添付した明細書の００２６段落等に記載されているものと認められるから、補正事項２は、本願の願書に最初に添付した明細書、特許請求の範囲及び図面のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項６に係る発明の発明特定事項である「パストランジスタ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　「【請求項１】
　メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法であって、
　前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加することと、
　前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加することと、
　前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合することと、
　前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングすることとを含み、
　前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入（ＣＨＥ）プログラミングのためのキャリアを提供し、
　前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する、方法。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１２３４９３号公報（以下「引用例」という。）には、図１及び２と共に、次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
ａ．「【０００１】
【発明の属する技術分野】
本発明は，半導体不揮発性メモリに関し，
　
ｂ．「【０００２】
【従来の技術】半導体不揮発性メモリの一つに，フローティングゲートを有するセルトランジスタを利用したフラッシュメモリがある。
【０００３】
図１は，フラッシュメモリの一般的な構成を示す構成図である。図１には，ワード線ＷＬ１，２，３とビット線ＢＬとの交差位置に，フローティングゲートＦＧを有するトランジスタからなるメモリセルＭＣ１，２，３が配置される。各セルトランジスタは，Ｐ型基板表面にＮ型のソース領域Ｓ，ドレイン領域Ｄが形成され，それら領域の間のチャネル領域上に，絶縁膜を介してフローティングゲートＦＧ，コントロールゲートＣＧが形成される。コントロールゲートＣＧはワード線ＷＬ１，２，３に接続され，ドレイン領域Ｄはビット線ＢＬに接続され，ソース領域Ｓはソース線ＳＬに接続される
【０００４】セルトランジスタは，フローティングゲートＦＧにチャージ（例えば電子）が注入されないデータ「１」の状態と，チャージが注入されたデータ「０」の状態とを保持し，データ「１」では閾値電圧が低く，データ「０」では閾値電圧が高くなる。従って，ワード線ＷＬに両閾値電圧の中間レベルを印加し，ソース線ＳＬをグランド電位にすることにより，２つの状態でのドレイン電流の違いから，記憶データが読み出される。また，多値メモリセルの場合は，フローティングゲートのチャージ量が３つ以上の状態を持ち，それらの状態がドレイン電流を介して検出される。
【０００５】
プログラム動作では，フローティングゲートにチャージが注入されていないデータ「１」（消去状態）のセルトランジスタに対して，ビット線ＢＬを例えば６Ｖと高い電位にし，ワード線ＷＬを例えば１０Ｖと高い電位にし，ソース線ＳＬをグランドなどの低い電位にする。それにより，ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し，そのホットエレクトロンをフローティングゲートに注入する。
【０００６】消去動作では，ワード線ＷＬをグランド電位または負電位に，ソース線ＳＬを高い電位に，ビット線をフローティング状態にして，フローティングゲート内のチャージをソース領域側に引き抜く。」
　
ｃ．「【０００７】
図２は，従来のソース線電圧発生回路とセルアレイを示す回路図である。セルアレイを有するセクタＳＣＴは，図１と同様に，ワード線ＷＬ１，２，３とビット線ＢＬとの交差位置に，セルトランジスタＭＣ１，２，３が配置される。各セルトランジスタのコントロールゲートはワード線ＷＬ１，２，３に，ドレイン端子はビット線ＢＬにそれぞれ接続され，更に，セクタＳＣＴ内のセルトランジスタのソース端子は，共通のソース線ＳＬに接続される
【０００８】
ビット線ＢＬには，プログラム動作時に前述の高い電圧を生成するプログラム電圧発生回路１０が接続されている。また，ソース線ＳＬには，ソース線電圧発生回路１２が接続される
【０００９】
プログラム時において，プログラム対象の選択セルトランジスタ（図中例えばＭＣ３）が接続されたビット線ＢＬに６Ｖ程度の高い電位を，同ワード線ＷＬ３に１０Ｖ程度の高い電位を印加する。また，非選択のワード線ＷＬ１，２に０Ｖを印加し，非選択セルトランジスタ（図中ＭＣ１，ＭＣ２）が導通しないようにしている
【００１０】
しかしながら，非選択セルトランジスタＭＣ１，ＭＣ２のワード線ＷＬ１，２が０Ｖに制御されても，ビット線ＢＬに高い電位が印加され，それに接続されたドレイン領域Ｄとのカップリング作用により，そのフローティングゲートＦＧの電位が上昇し，非選択セルトランジスタＭＣ１，ＭＣ２がオンする場合がある。それに伴い，ビット線ＢＬに非選択セルトランジスタからのリーク電流が発生し，ビット線ＢＬの寄生抵抗ＲＢＬによる電圧降下で選択セルトランジスタのドレイン電位が低下し，ソース・ドレイン電圧が不十分になり，プログラム動作に不具合が生じる
【００１１】
このようなプログラム動作の不具合を防止するために，従来例では，プログラム時のソース線電圧をグランド電位より若干高い電位に制御している。即ち，図２のソース線電圧発生回路１２は，プログラム動作時にＬレベルに制御されるプログラム制御信号／ＰＧＭにより，プログラム時は，ソース線ＳＬの電位をグランド電位Ｖｓｓより若干高くし，プログラム動作ではない時にグランド電位Ｖｓｓに制御する。プログラム時は，トランジスタＱ１はオフ，トランジスタＱ２は，インバータ１４を介してプログラム制御信号／ＰＧＭが印加されてオンになり，抵抗Ｒｐにより，ソース線ＳＬの電位ＡＲＶｓｓは，グランド電位Ｖｓｓより若干高い電位に制御される。プログラム時以外では，トランジスタＱ１がオンとなり，ソース線電位ＡＲＶｓｓは，グランド電位Ｖｓｓに制御される
【００１２】
プログラム時において，ソース線ＳＬの電位ＡＲＶｓｓをグランド電位Ｖｓｓより高くすることで，非選択セルトランジスタのソース電位を高くし，バックバイアス効果により，実質的にセルトランジスタの閾値電圧を高くし，非選択セルトランジスタのリーク電流の発生を抑制している
　
（２−２）ここにおいて、０００７段落〜００１２段落には、従来の技術として、「選択セルトランジスタＭＣ３」に対する一連の「プログラム動作」が記載されているが、０００２段落の「【従来の技術】半導体不揮発性メモリの一つに，フローティングゲートを有するセルトランジスタを利用したフラッシュメモリがある。」という記載等から、上記「選択セルトランジスタＭＣ３」が、「フラッシュメモリ」における「選択セルトランジスタＭＣ３」であることは明らかである。
　そして、「プログラム動作」によりプログラムがなされていることは自明であるから、引用例の０００７段落〜００１２段落には、フラッシュメモリにおける選択セルトランジスタＭＣ３をプログラムする方法が記載されているものと認められる。
　
（２−３）０００７段落の「各セルトランジスタのコントロールゲートはワード線ＷＬ１，２，３に，ドレイン端子はビット線ＢＬにそれぞれ接続され，更に，セクタＳＣＴ内のセルトランジスタのソース端子は，共通のソース線ＳＬに接続される。」という記載、及び０００９段落の「プログラム時において，プログラム対象の選択セルトランジスタ（図中例えばＭＣ３）が接続されたビット線ＢＬに６Ｖ程度の高い電位を，同ワード線ＷＬ３に１０Ｖ程度の高い電位を印加する。」という記載から、「プログラム時」において、「選択セルトランジスタＭＣ３」のゲートに「１０Ｖ程度の高い」ゲート電圧を印加し、「選択セルトランジスタ」のドレインに「６Ｖ程度の高い」ドレイン電圧を印加していることが明らかである。
　また、０００７段落の上記記載及び０００８段落の「また，ソース線ＳＬには，ソース線電圧発生回路１２が接続される。」という記載から、「プログラム時」に、「選択セルトランジスタＭＣ３」のソースに「ソース線電圧発生回路１２」が接続されていることが明らかである。
　そして、００１１段落及び００１２段落の記載並びに図２の記載を合わせてみると、「ソース線電圧発生回路１２」は、ゲートに「インバータ１４」を介して「プログラム制御信号／ＰＧＭ」が印加される「トランジスタＱ２」を用いて、「グランド電位Ｖｓｓ」より若干高い電位を発生するものであることを勘案すると、０００７段落〜００１２段落に記載された方法においては、「プログラム時」に、制御電極であるゲートに「インバータ１４」を介して「プログラム制御信号／ＰＧＭ」が印加される「トランジスタＱ２」を用いて、「選択セルトランジスタＭＣ３」のソースに「グランド電位Ｖｓｓ」より若干高い電圧を印加しているものと認められる。
　さらに、図２に記載された回路図から、「トランジスタＱ２」の主電極の一方が「グランド電位Ｖｓｓ」に接続され、他方が「抵抗Ｒｐ」を介して「選択セルトランジスタＭＣ３」のソースに接続される構成となっていることが明らかである。
　
（２−４）０００５段落の「プログラム動作では，フローティングゲートにチャージが注入されていないデータ『１』（消去状態）のセルトランジスタに対して，ビット線ＢＬを例えば６Ｖと高い電位にし，ワード線ＷＬを例えば１０Ｖと高い電位にし，ソース線ＳＬをグランドなどの低い電位にする。それにより，ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し，そのホットエレクトロンをフローティングゲートに注入する。」という記載を勘案すると、０００７段落〜００１２段落に記載された方法においても、「プログラム時」に、「１０Ｖ程度の高い」ゲート電圧及び「６Ｖ程度の高い」ドレイン電圧により、「選択セルトランジスタＭＣ３」の「ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し，そのホットエレクトロンをフローティングゲートに注入」してプログラムを行っていることが明らかである。
　
（２−５）そして、引用例には「電圧」と「電位」とが混在して用いられているので、これを「電圧」に統一して記述することにすると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「フラッシュメモリにおける選択セルトランジスタＭＣ３をプログラムする方法であって、
　前記選択セルトランジスタＭＣ３のゲートに１０Ｖ程度の高いゲート電圧を印加することと、
　前記選択セルトランジスタＭＣ３のドレインに６Ｖ程度の高いドレイン電圧を印加することと、
　制御電極であるゲートにインバータ１４を介してプログラム制御信号／ＰＧＭが印加されるトランジスタＱ２を用いて、前記選択セルトランジスタＭＣ３のソースにグランド電圧Ｖｓｓより若干高い電圧を印加することと、
　前記１０Ｖ程度の高いゲート電圧及び前記６Ｖ程度の高いドレイン電圧により、前記選択セルトランジスタＭＣ３のソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入してプログラムを行うこととを含み、
　前記トランジスタＱ２は、主電極の一方が前記グランド電圧Ｖｓｓに接続され、他方が抵抗Ｒｐを介して前記選択セルトランジスタＭＣ３のソースに接続されるものである、方法。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「フラッシュメモリ」、「選択セルトランジスタＭＣ３」は、各々補正発明の「メモリユニット（２）」、「フラッシュメモリ素子（２８）」に相当する。
　そして、引用発明における「選択セルトランジスタＭＣ３」の「プログラム」が「フラッシュメモリ」から行われていることは自明であるから、引用発明の「フラッシュメモリにおける選択セルトランジスタＭＣ３をプログラムする方法」は、補正発明の「メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法」に相当する。
　
（３−２）引用発明の「前記選択セルトランジスタＭＣ３のゲート」、「１０Ｖ程度の高いゲート電圧」は、各々補正発明の「前記メモリ素子の制御ゲート（３２）」、「プログラミングゲート電圧」に相当する。
　したがって、引用発明の「前記選択セルトランジスタＭＣ３のゲートに１０Ｖ程度の高いゲート電圧を印加すること」は、補正発明の「前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加すること」に相当する。
　また、引用発明の「前記選択セルトランジスタＭＣ３のドレイン」、「６Ｖ程度の高いドレイン電圧」は、各々補正発明の「前記メモリ素子のドレイン（４２）」、「プログラミングドレイン電圧」に相当する。
　したがって、引用発明の「前記選択セルトランジスタＭＣ３のドレインに６Ｖ程度の高いドレイン電圧を印加すること」は、補正発明の「前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加すること」に相当する。
　
（３−３）引用発明の「トランジスタＱ２」は、補正発明の「パストランジスタ」に相当する。
　そして、引用発明の「トランジスタＱ２」は、「インバータ１４を介して」「制御電極であるゲート」に印加される「プログラム制御信号／ＰＧＭ」により制御されていることが明らかである。
　したがって、引用発明の「制御電極であるゲートにインバータ１４を介してプログラム制御信号／ＰＧＭが印加されるトランジスタＱ２」と補正発明の「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタ」とは、「制御信号で制御されるパストランジスタ」である点で一致する。
　そして、引用発明の「グランド電圧Ｖｓｓより若干高い電圧」は、補正発明の「ソースバイアス電位」に相当するから、引用発明の「制御電極であるゲートにインバータ１４を介してプログラム制御信号／ＰＧＭが印加されるトランジスタＱ２を用いて、前記選択セルトランジスタＭＣ３のソースにグランド電圧Ｖｓｓより若干高い電圧を印加すること」と補正発明の「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合すること」とは、「制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合すること」である点で一致する。
　
（３−４）引用発明の「前記１０Ｖ程度の高いゲート電圧及び前記６Ｖ程度の高いドレイン電圧により、前記選択セルトランジスタＭＣ３のソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入してプログラムを行うこと」は、補正発明の「前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングすること」に相当する。
　そして、引用発明と補正発明とは、共に「制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合する」ものであり、「前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングする」という同一の動作原理でプログラミングが行われるものであるから、引用発明も当然に、補正発明のように「前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入（ＣＨＥ）プログラミングのためのキャリアを提供」するものであると認められる。
　
（３−５）したがって、補正発明と引用発明とは、
　「メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法であって、
　前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加することと、
　前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加することと、
　制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合することと、
　前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入（ＣＨＥ）の電子を蓄積するように浮遊ゲート（２６）をプログラミングすることとを含み、
　前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入（ＣＨＥ）プログラミングのためのキャリアを提供する、方法。」
　
　である点で一致し、次の点で相違する。
（相違点１）
　補正発明は、「パストランジスタ」を制御する「制御信号」が、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する」ものであるのに対して、引用発明は、補正発明の「制御信号」に相当するものが「インバータ１４」の出力であり、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する」ものではない点。
　
（相違点２）
　補正発明は、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」ものであるのに対して、引用発明は、補正発明の「前記パストランジスタ」に相当する「前記トランジスタＱ２」が、「主電極の一方が前記グランド電圧Ｖｓｓに接続され、他方が抵抗Ｒｐを介して前記選択セルトランジスタＭＣ３のソースに接続される」ものである点。
　
（４）相違点についての当審の判断
（４−１）相違点２について
（４−１−１）まず、相違点２について検討する。
　相違点２を整理すると、相違点２は、「メモリ素子の前記ソース」を、「パストランジスタ」と抵抗との直列回路を通じてグランド電圧に接続するに当たり、補正発明では、「パストランジスタ」の「メモリ素子の前記ソース」側に抵抗器（ソース−電圧−ソース抵抗器（４６））を設ける構成となっているのに対して、引用発明では、補正発明の「パストランジスタ」に相当する「トランジスタＱ２」のグランド（グランド電圧Ｖｓｓ）側に抵抗器（抵抗Ｒｐ）を設ける構成となっているという相違であると認められる。
　ここにおいて、補正発明及び引用発明の「パストランジスタ」は、いずれも抵抗器を介して「前記メモリ素子の前記ソース」をグランド電圧に選択的に接続するためのスイッチとして機能するものであり、抵抗器をスイッチである「パストランジスタ」の「前記メモリ素子の前記ソース」側又はグランド側のいずれに設けても電気回路的に等価であることは当業者にとって明らかな事項である。
　したがって、抵抗器を、「パストランジスタ」の「メモリ素子の前記ソース」側に設けるか、グランド側に設けるかは、メモリ素子の回路構成や製造プロセス等を勘案して当業者が適宜選択し得る設計的事項といえるものであって、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１には、チャネルホットエレクトロンによりプログラミングを行う不揮発性半導体メモリにおいて、抵抗器を「パストランジスタ」のグランド側に設けたものが記載されている。
　
ａ．周知例１：特開２００３−１３２６８９号公報
　上記周知例１には、図１１と共に、次の記載がある。
　「【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリに関し、特に、フローティングゲートへの電子注入にＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いるＮＯＲ型フラッシュメモリおよびこのフラッシュメモリを内蔵するシステムＬＳＩ（以下、単に、フラッシュメモリと称する）等を含む不揮発性半導体メモリに関する
　「【００３２】実施の形態２．図１１は、この発明の実施の形態２によるＮＯＲ型フラッシュメモリのアレイ配置を示す構成図である。本実施の形態は、上記実施の形態１において、付加したソース抵抗、即ち抵抗素子１が読み出し動作時（セル電流として約５０μＡ程度流れる）にバックゲート効果が生じ、Ｖｔｈが変化することを防ぐため、抵抗素子１を使う場合と使わない場合を切り換える構成としたものである。
図において、３は第１のスイッチング素子としての例えばトランスファゲート型トランジスタ、４は同じく第２のスイッチング素子としての例えばトランスファゲート型トランジスタであって、トランジスタ３および４のドレインは共通接続されてメモリアレイの共通ソース線ＣＳＬに接続される
【００３３】
また、トランジスタ３のソースは抵抗素子１を介して接地電位端子２に接続され、このトランジスタ３と抵抗素子１の直列回路にトランジスタ４が並列に設けられ、そのドレインが共通ソース線ＣＳＬに接続され、そのソースが接地電位端子２に接続される。ここで、書き込み動作時にチャネル電流を絞りたい場合には、抵抗素子１が付加される側を選択し、読み出し時または書き込みビットが少ない場合などでチャネル電流の抑制を必要としない場合は、抵抗素子１を付加しない側を使うように選択する。即ち、メモリセルの共通ソース線ＣＳＬと接地電位端子２の間に抵抗素子１を挿入するときはトランジスタ３をオン、トランジスタ４をオフとし、抵抗素子１を挿入しないときはトランジスタ３をオフ、トランジスタ４をオンとする
　
　上記記載から、上記周知例１には、チャネルホットエレクトロンによりプログラミングを行う不揮発性半導体メモリにおいて、抵抗素子１をパストランジスタであるトランジスタ４のグランド側に設けることが記載されているものと認められる。
　
（４−１−２）したがって、引用発明において、「抵抗Ｒｐ」を、補正発明の「パストランジスタ」に相当する「トランジスタＱ２」の「グランド電圧Ｖｓｓ」側に換えて、「トランジスタＱ２」の「選択セルトランジスタＭＣ３」のソース側に設ける構成とすること、すなわち、補正発明のように、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」構成とすることは、当業者が適宜なし得たことである。
　よって、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点１について
（４−２−１）一般に、半導体メモリに限らず半導体集積回路全般において、集積度を向上させることは当業者における不断の課題ともいうべきものであり、また、集積度が向上するにつれて、消費電力が過大とならないように電圧を低くする必要があることは当業者の技術常識であるから、引用発明において、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」構成とするに当たり、集積度を向上させ、外部電源から供給される電圧を低くすることは、当業者が当然になし得たことである。
　ところで、一般に、半導体メモリ等の集積回路において用いられるトランジスタは、その構造や製造プロセス等によって決まる一定の電圧（しきい値電圧）を十分に超える電圧をゲートと主電極との間に印加しなければ良好に導通しない（十分な駆動能力を発揮しない）性質を有していることは当業者の技術常識であるところ、外部電源から供給される電圧が低くなると、ゲートと主電極との間に印加される電圧も低くなり、トランジスタが導通しにくくことから、トランジスタが良好に導通するよう、外部から供給される電圧を昇圧した上でゲートに印加することが当業者において慣用的に行われてきている。
　不揮発性半導体メモリにおけるメモリセルのソースラインにバイアス電圧やグランド電圧を印加するためのトランジスタについても当然例外ではなく、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例２及び３に記載されているように、外部から供給される電圧を昇圧した電圧をゲートに印加することが従来から行われてきている。
　
ａ．周知例２：特開２００１−１９５８９０号公報
　上記周知例２には、図１０、１４及び１５と共に次の記載がある。
　「【０１１６】
図１４は本実施形態による不揮発性半導体メモリ装置の書込み回路の構成を示す。
ソース電圧印加回路６６０において、共通ソース線１４Ａに接続される抵抗を含む電圧経路の代わりに、外部電圧供給回路Ａ１４が設けられている点にある。外部電圧供給回路Ａ１４は、ＭＯＳトランジスタＴｒ１４およびレベルシフト回路ＨＶ１４により構成される。ＭＯＳトランジスタＴｒ１４の開閉は、制御信号Ｖｂ（書き込み時、“ｈｉｇｈ”レベル）をレベルシフト回路ＨＶ１４により例えば８Ｖにレベル変換された電圧により制御され、ＭＯＳトランジスタＴｒ１４がオンとなると電源電圧Ｖ０が共通ソース線１４Ａに印加される。レベルシフト回路ＨＶ１４としては、図８に示す構成のものを用いることができる。
　「【０１３１】
図１５は本実施形態による不揮発性半導体メモリ装置の書込み回路の構成を示す。図１５に示すように、ソース電圧印加回路７６０は、電源電圧Ｖ０（例えば１.８Ｖ）を昇圧させる高電圧チャージポンプ３８０の出力電圧Ｖ１（例えば８Ｖ）に対し、レギュレータ回路３を用いてレギュレートし、そのレギュレートされた電圧を共通ソース線１４Ａに供給する。
ソース電圧印加回路７６０におけるＭＯＳトランジスタＴｒ１４およびレベルシフト回路ＨＶ１４は、第４の実施形態の場合と同様に動作する。
　
　上記記載から、上記周知例２には、不揮発性半導体メモリにおけるメモリセルのソースラインにバイアス電圧であるレギュレータ回路３の電圧を印加するためのトランジスタＴｒ１４のゲートに、外部から供給される電圧を昇圧した電圧をレベルシフト回路ＨＶ１４を介して印加することが記載されているものと認められる。
　
ｂ．周知例３：特開平８−３２１１８８号公報
　上記周知例３には、図１〜４と共に次の記載がある。
　「【０００１】
【産業上の利用分野】
本発明は、ユーザ側でデータの書き換えが可能となるフラッシュＥＥＰＲＯＭ（フラッシュメモリ）などの不揮発性半導体記憶装置に関する
　「【００２９】
図１〜図４は本発明の第１実施例を示すものであって、図１はフラッシュＥＥＰＲＯＭの回路構成を示すブロック図、図２はソーススイッチとゲート昇圧回路の具体的構成を示すブロック図、図３はレベルシフト回路の具体的構成を示す回路ブロック図、図４はゲート昇圧回路の他の具体的構成例を示すブロック図である
　「【００３９】
上記レベルシフト回路９５は、図２に示すように、電源端子にゲート昇圧回路１０で昇圧した昇圧電圧が供給されるので、ソース接地信号がＬレベルの場合には接地電圧を出力し、ソース接地信号がアクティブなＨレベルになると、ゲート昇圧回路１０で昇圧した昇圧電圧を出力する
【００４０】
上記構成のフラッシュＥＥＰＲＯＭは、データの書き込み時（プログラム時）と読み出し時に、図示しない制御回路がソース電位選択信号をＨレベルにしてソース接地信号をアクティブにすると共に、ゲート昇圧信号をＨレベルにしてゲート昇圧回路１０の昇圧動作を開始させる。したがって、ソーススイッチ９のソース接地トランジスタ９２は、ゲート９２ａにレベルシフト回路９５を介してゲート昇圧回路１０が昇圧した５Ｖ程度の昇圧電圧が印加されるので、高い電流駆動能力でソース線５を接地することができる
　
　上記記載から、上記周知例３には、フラッシュＥＥＰＲＯＭにおいて、メモリセルのソースラインにグランド電圧を印加するためのトランジスタのゲートに、外部から供給される電圧を昇圧した電圧をレベルシフト回路を介して印加することが記載されているものと認められる。
　
（４−２−２）そして、引用発明の構成に換えて、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」構成とした場合においても、集積度を向上させ、外部から供給される電圧が低くなるにつれて、「パストランジスタ」（「トランジスタＱ２」）が導通しにくくなることは当業者にとって明らか（更にいえば、引用発明の構成に換えて、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」構成とした場合には、「パストランジスタ」（「トランジスタＱ２」）の主電極の電位が「ソース−電圧−ソース抵抗器（４６）」での電圧降下によりグランド電圧から上昇し、ゲートと主電極との間の電圧が小さくなるため、「パストランジスタ」を十分に導通させることがより難しくなることが、上記（４−２−１）において検討した「一般に、半導体メモリ等の集積回路において用いられるトランジスタは、その構造や製造プロセス等によって決まる一定の電圧（しきい値電圧）を十分に超える電圧をゲートと主電極との間に印加しなければ良好に導通しない（十分な駆動能力を発揮しない）性質を有している」という技術常識から当業者にとって明らか）である。
　したがって、引用発明に接した当業者であれば、引用発明において、補正発明のように、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する」構成とするとともに、集積度を向上させ、外部電源から供給される電圧を低くするに際して、上記慣用技術を適用して、「パストランジスタ」が十分に導通するように、「パストランジスタ」のゲートに外部から供給される電圧を昇圧した電圧を印加すること、すなわち補正発明のように、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用い」るようにすることは容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、慣用技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１０月７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成２１年１２月７日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項６に係る発明（以下「本願発明」という。）は、請求項６に記載されている事項により特定される、上記第２．１．に補正前の請求項６として記載したとおりのものである。
　
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１２３４９３号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、慣用技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、慣用技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。