【事件の表示】
　特願２００５−　８６８０３「不揮発性半導体記憶装置およびその製造方法」拒絶査定不服審判事件〔平成１８年１０月　５日出願公開、特開２００６−２６９８１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１７年３月２４日の出願であって、平成２１年７月７日付けの拒絶理由通知に対して、同年９月８日に手続補正書が提出されたが、同年９月３０日付けで拒絶査定がなされた。
　これに対し、同年１２月２８日に拒絶査定不服審判がされるとともに手続補正書が提出され、その後、平成２３年２月２５日付けで審尋がなされ、同年４月２７日に回答書が提出された。
　
２　平成２１年１２月２８日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２１年１２月２８日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
（１）補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜４と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
「【請求項１】
　半導体基板と、
　前記半導体基板に形成された複数の素子分離領域と、
　隣り合う前記素子分離領域間に設けられた素子形成領域と、
　前記素子形成領域上に設けられた第1のゲート絶縁膜と、
　前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成された浮遊ゲート電極と、
　前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。」
　
（補正後）
「【請求項１】
半導体基板と、
　前記半導体基板に形成された複数の素子分離領域と、
　隣り合う前記素子分離領域間に設けられた素子形成領域と、
　前記素子形成領域上に設けられた第1のゲート絶縁膜と、
　前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成され、かつその断面形状が
　　【数１】
 を満たす浮遊ゲート電極と、
　前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
ア　補正事項１
　補正前の請求項１の「前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成された浮遊ゲート電極」を、
「前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成され、かつその断面形状が
　　【数１】
 を満たす浮遊ゲート電極」とする。
　
イ　補正事項２
　補正前の明細書の段落【０００５】を、補正後の明細書の段落【０００５】と補正する。
　
（３）補正の目的の適否及び新規事項の追加の有無についての検討
ア　補正事項１について
　補正事項１により補正された事項は、本願の願書に最初に添付された明細書「以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００２５】に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　また、補正事項１は、補正前の「浮遊ゲート電極」について、「かつその断面形状が
　　【数１】
 を満たす」という構成を追加して「浮遊ゲート電極」を限定する補正であり、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項２について
　補正事項２により補正された事項は、当初明細書の段落【００２５】に記載されており、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
ウ　補正の目的の適否及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
 　　 
（４）独立特許要件について 
ア　補正後の発明 
　本件補正後の請求項１に係る発明は、上記「（１）補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用刊行物に記載された発明 
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００２−１１０８３０号公報（以下「刊行物１」という。）には、「セルフアライン−シャロートレンチ素子分離法及びこれを利用した不揮発性メモリ装置の製造方法」（発明の名称）に関して、図１ないし図２７とともに以下の事項が記載されている（下線は当審で付加したもの。以下同じ。）。 
 
（ａ）「【０００１】
【発明の属する技術分野】本発明は素子分離法及びこれを利用した半導体装置の製造方法に関するものであり、より具体的にはゲートと活性領域を同時に形成するためのセルフアライン−シャロートレンチ素子分離（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ；ＳＡ−ＳＴＩ）法及びこれを利用した不揮発性メモリ装置の製造方法に関するものである。」
（ｂ）「【００６５】図２１乃至図２７は本発明の第３実施例によるセルフアライン−シャロートレンチ素子分離法を適用した不揮発性メモリ装置の製造方法を説明するための斜視図である。
【００６６】図２１を参照すれば、シリコンのような
半導体基板３００
ゲート酸化膜に使用される酸化膜３０１
酸化膜３０１上に
ゲルマニウム（Ｇｅ）−ドープシリコン層３３１を
蒸着
Ｇｅ−ドープシリコン層３３１は蒸着初期にはＧｅのドーピング濃度が高くなるようにし、蒸着が進行するにしたがってＧｅのドーピング濃度が段々低くなるように蒸着
蒸着が完了した後、Ｇｅ−ドープシリコン層３３１の表面でのＧｅドーピング濃度が殆ど０ａｔ％になるようにＧｅ−ドープシリコン層３３１を蒸着
【００６７】
続いて、Ｇｅ−ドープシリコン層３３１上に第１シリコン層３０３を
形成
Ｇｅ−ドープシリコン層３３１及び第１シリコン層３０３は全てフローティングゲートに使用される
【００６８】
続いて、第１シリコン層３０３上に
窒化膜３０５
蒸着
【００６９】図２２を参照すれば、フローティングゲートを形成するためのマスクを利用したフォトリソグラフィによって
窒化膜３０５、第１シリコン層３０３及びＧｅ−ドープシリコン層３３１をドライエッチングしてＧｅ−ドープシリコン層パターン３３２、第１リシリコン層パターン３０４（審決注：「第１シリコン層パターン３０４」の誤記。以下同じ。）及び窒化膜パターン３０６を形成する。本実施例では、Ｇｅ−ドープシリコン層３３１のドライエッチング速度（ｄｒｙ　ｅｔｃｈ　ｒａｔｅ）が次の表１に示されるように、第１シリコン層３０３に比べて高いため、Ｇｅ−ドープシリコン層３３１にアンダーカット（Ｃ）が形成されて、第１リシリコン層パターン３０４がＧｅ−ドープシリコン層パターン３３２に対して突出する。
【表１】
」
（ｃ）「【００７０】図２２及び図２３を参照すれば、マスクを利用して
酸化膜３０１をドライエッチングして酸化膜パターン３０２を形成した後、続けて露出された基板３００の上部を
エッチングしてトレンチ３０８を形成
トレンチ３０８の形成工程によると、
活性領域
形成
【００７１】図２４を参照すれば、上述したように、トレンチ３０８を形成した後、トレンチエッチング工程によって発生したシリコン損傷をキュアするための通常の洗浄工程を進行させる。洗浄工程は例えば、ＳＣ１（ｓｔａｎｄａｒｄ　ｃｌｅａｎ１）を使用して実施される。ＳＣ１はＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏの混合物である。
洗浄工程によってシリコン層及びシリコン基板が若干消耗される。従って、図２４のＤのようにＧｅ−ドープシリコン層パターン３３２のアンダーカットがさらに大きくなる。これは次の表２に示されるようにＧｅ−ドープシリコン層パターン３３２が第１リシリコン層パターン３０４に比べて高いウェットエッチング速度を有するためである。
【表２】
」
（ｄ）「【００７２】
前記表１及び表２から分かるように、シリコン層にＧｅがドーピングされると、通常のシリコン層に比べてドライエッチング速度及びウェットエッチング速度が大きくなる。かつ、Ｇｅのドーピング濃度が増加するほどエッチング速度が大きくなる。従って、Ｇｅ−ドープシリコン層の蒸着ときのＧｅのドーピング濃度を段々減少させながら蒸着を進行させると、Ｇｅ−ドープシリコン層パターン３３２の上部面より下部面がさらに多くアンダーカッティングされるので、第１リシリコン層パターン３０４とＧｅ−ドープシリコン層パターン３３２から成ったシリコン積層物（ｓｉｌｉｃｏｎ　ｓｔａｃｋ）３３５の側壁がネガスロープを有することになる
（ｅ）「【００７５】図２６を参照すれば、
トレンチ３０８を埋めるように
酸化膜を化学気相成長法により
ＣＶＤ−酸化膜をエッチバック又は化学機械的研磨（ＣＭＰ）により除去して、トレンチ３０８の内部にフィールド酸化膜３１４を形成
【００７６】続いて、燐酸ストリップ工程により
窒化膜パターン３０６を除去して、第１リシリコン層パターン３０４を露出させた
【００７７】図２７を参照すれば、
第１リシリコン層パターン３０４及びフィールド酸化膜３１４上にフローティングゲートに使用される第２シリコン層を
形成
フォトリソグラフィにフィールドより酸化膜３１４（審決注：「フォトリソグラフィによりフィールド酸化膜３１４」の誤記。）上の第２シリコン層を部分的に除去して第２シリコン層パターン３１６を形成
【００７８】続いて、形成物の全面に
ＯＮＯ層間誘電膜３１８を形成
コントロールゲート３３０を形成
【００７９】続いて、図示しなかったが、フォトリソグラフィにより
コントロールゲート３３０をパターニング
露出された層間誘電膜３１８、第２シリコン層パターン３１６及び第１リシリコン層パターン３０４及びＧｅ−ドープシリコン層パターン３３２を順次ドライエッチング
Ｇｅ−ドープシリコン層パターン３３２、第１リシリコン層パターン３０４及び第２シリコン層パターン３１６から成ったフローティングゲート３２５
コントロールゲート３３０
【００８０】
上述したドライエッチング工程の際、第１リシリコン層パターン３０４とＧｅ−ドープシリコン層パターン３３２から成ったシリコン積層物３３５の側壁がネガスロープを有しているので、シリコン積層物３３５の露出された部位が完全に除去されてフィールド酸化膜３１４と活性領域間の表面境界にシリコン残留物が形成されない。
　
（ｆ）刊行物１の上記記載事項（ｂ）ないし（ｅ）及び図２１ないし図２７を参照すると、図２７において、フィールド酸化膜３１４は、半導体基板３００に形成されており、かつ複数であることが見てとれる。
　
（ｇ）刊行物１の上記記載事項（ｂ）ないし（ｅ）及び図２１ないし図２７を参照すると、図２７において、隣り合うフィールド酸化膜３１４間に、半導体基板３００上部に形成された凸部領域が設けられており、当該凸部領域上に酸化膜パターン３０２が設けられていることが見てとれる。
　
（ｈ）刊行物１の上記記載事項（ｂ）ないし（ｅ）及び図２１ないし図２７を参照すると、段落【００７９】から、フローティングゲート３２５はＧｅ−ドープシリコン層パターン３３２、第１シリコンパターン３０４及び第２シリコンパターン３１６から成ったものであるから、刊行物１の図２７には、酸化膜パターン３０２上に設けられたフローティングゲート電極が見てとれる。
　
（ｉ）刊行物１の上記記載事項（ｂ）ないし（ｅ）及び図２１ないし図２７を参照すると、図２７において、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、Ｇｅ−ドープシリコン層パターン３３２の下面の幅は、隣り合うフィールド酸化膜３１４間に設けられた半導体基板３００上部の凸部領域の幅よりも狭くなっていることが見てとれる。
　そして、刊行物１において、上記記載事項（ｅ）の段落【００７９】を参照すると、フローティングゲート３２５はＧｅ−ドープシリコン層パターン３３２、第１シリコンパターン３０４及び第２シリコンパターン３１６から成ったものであるから、刊行物１の図２７には、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、前記半導体基板３００上部の凸部領域と対向する下辺が、前記半導体基板３００上部の凸部領域の幅よりも狭くなっているフローティングゲート３２５を備える構成が示されているといえる。
　
（ｊ）刊行物１には、上記記載事項（ｂ）の段落【００６６】に、「Ｇｅ−ドープシリコン層３３１は蒸着初期にはＧｅのドーピング濃度が高くなるようにし、蒸着が進行するにしたがってＧｅのドーピング濃度が段々低くなるように蒸着する」こと、及び上記記載事項（ｄ）の段落【００７２】に、「Ｇｅ−ドープシリコン層の蒸着ときのＧｅのドーピング濃度を段々減少させながら蒸着を進行させると、Ｇｅ−ドープシリコン層パターン３３２の上部面より下部面がさらに多くアンダーカッティングされるので、第１リシリコン層パターン３０４とＧｅ−ドープシリコン層パターン３３２から成ったシリコン積層物（ｓｉｌｉｃｏｎ　ｓｔａｃｋ）３３５の側壁がネガスロープを有することになる」ことが記載されている。
　したがって、刊行物１の図２７には、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、Ｇｅ−ドープシリコン層パターン３３２の側面が、半導体基板３００上部の凸部領域の表面の垂直方向に対してネガスロープを有する構成が示されているといえる。
　そして、刊行物１において、上記記載事項（ｅ）の段落【００７９】を参照すると、フローティングゲート３２５はＧｅ−ドープシリコン層パターン３３２、第１シリコンパターン３０４及び第２シリコンパターン３１６から成ったものであるから、刊行物１の図２７には、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、側面が前記半導体基板３００上部の凸部領域の表面の垂直方向に対してネガスロープを有するフローティングゲート３２５を備える構成が示されているといえる。
　
　よって、刊行物１には以下の発明（以下「刊行物発明」という。）が記載されている。
「半導体基板３００と、
　前記半導体基板３００に形成された複数のフィールド酸化膜３１４と、
　隣り合う前記フィールド酸化膜３１４間に設けられ、前記半導体基板３００上部に形成された凸部領域と、
　前記凸部領域上に設けられ、ゲート酸化膜に使用される酸化膜３０１をドライエッチングして形成した酸化膜パターン３０２と、
　前記酸化膜パターン３０２上に設けられ、前記Ｇｅ−ドープシリコン層パターン３３２、前記第１シリコン層パターン３０４、及び第２シリコン層パターン３１６から成ったフローティングゲート３２５であって、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、前記半導体基板３００上部の凸部領域と対向する下辺が、前記半導体基板３００上部の凸部領域の幅よりも狭く、側面が前記半導体基板３００上部の凸部領域の表面の垂直方向に対してネガスロープを有するフローティングゲート３２５と、
　前記第２シリコン層パターン３１６上に形成されたＯＮＯ層間誘電膜３１８を形成した後、その上部に形成されたコントロールゲート３３０をパターニングして形成したコントロールゲートとを備えた不揮発性メモリ装置。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と刊行物発明とを対比する。
（ａ）刊行物発明の「フィールド酸化膜３１４」は、補正発明の「素子分離領域」に相当する。
（ｂ）刊行物発明の「ゲート酸化膜に使用される酸化膜３０１をドライエッチングして形成した酸化膜パターン３０２」は、補正発明の「第1のゲート絶縁膜」に相当する。
（ｃ）刊行物１の上記記載事項（ｂ）ないし（ｅ）及び図２１ないし図２７を参照すると、刊行物発明の「半導体基板３００上部の凸部領域」は、当該凸部領域上に酸化膜パターン３０２が設けられ、かつ当該酸化膜パターン３０２上にフローティングゲート３２５が設けられたものであり、しかも、隣り合う前記フィールド酸化膜３１４間に設けられたものであるから、補正発明の「素子形成領域」に相当する。
（ｄ）刊行物発明の「前記Ｇｅ−ドープシリコン層パターン３３２、前記第１シリコン層パターン３０４、及び第２シリコン層パターン３１６から成ったフローティングゲート３２５」は、補正発明の「浮遊ゲート電極」に相当する。
（ｅ）刊行物発明の「ネガスロープを有する」は、補正発明の「テーパー状に形成され」に相当する。
（ｆ）刊行物発明の「前記第２シリコン層パターン３１６上に形成されたＯＮＯ層間誘電膜３１８」は、補正発明の「前記浮遊ゲート電極上に設けられた前記第２のゲート絶縁膜」に相当し、刊行物発明の「前記第２シリコン層パターン３１６上に形成されたＯＮＯ層間誘電膜３１８を形成した後、その上部に形成されたコントロールゲート３３０をパターニングして形成したコントロールゲート」は、補正発明の「前記第２のゲート絶縁膜上に設けられた制御ゲート電極」に相当する。
                                                  
 　よって、補正発明と刊行物発明とは、 
「半導体基板と、
　前記半導体基板に形成された複数の素子分離領域と、
　隣り合う前記素子分離領域間に設けられた素子形成領域と、
　前記素子形成領域上に設けられた第1のゲート絶縁膜と、
　前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成された浮遊ゲート電極と、
　前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。」
 である点で一致し、以下の点で相違する。 
　
（相違点） 
　浮遊ゲート電極が、補正発明では、「その断面形状が
　　【数１】
 を満たす」のに対し、刊行物発明ではその点について特定されていない点。
　
エ　判断
　以下、上記相違点について検討する。
　
　本願の明細書、特許請求の範囲又は図面において、補正発明の「その断面形状が【数１】
を満たす」という構成に関連した事項が記載されている箇所は、段落【００２４】ないし【００２６】である。
　そして、以下のように記載されている。
「【００２４】
　・・・図１０は、第１の実施形態によるＮＡＮＤ型フラッシュメモリ１００のチャネル幅方向ＤＷの断面図である。・・・」
「【００２５】
　図１０を参照して、チャネル幅方向ＤＷにおける浮遊ゲート電極ＦＧの断面形状の条件を説明する。浮遊ゲート電極ＦＧの断面形状は、数式１を満たすことが好ましい。
【数１】
」
「【００２６】
　ＨＦＧは、浮遊ゲート電極ＦＧの高さ（厚み）である。Ｈsideは浮遊ゲート電極ＦＧのうちテーパーＴＰが成形されていない側壁の厚みである。図１０に示すメモリ１００では、Ｈsideはゼロである。しかしながら、図２（Ａ）に示す浮遊ゲート電極ＦＧのように、Ｈsideがゼロより大きい場合であっても本実施形態の効果は失われない。θは、アクティブエリアＡＡ表面に対してテーパーＴＰが成す角度である。ＴＯＸは第１のゲート絶縁膜の厚みである。ＴONOは第２のゲート絶縁膜３０の厚みである。Wはゲート幅である。αは制御すべき容量結合比（Ｃｒ＝Ｃ２／（Ｃ１＋Ｃ２））の加減である。βは制御すべき容量結合比の上限である。ここで、Ｃ１及びＣ２は第１及び第２のゲート絶縁膜に関する容量である。浮遊ゲート電極ＦＧの両側壁にテーパーＴＰを設けた場合、γは２である。後述の変形例のように、浮遊ゲート電極ＦＧの片側の側壁のみにテーパーＴＰを設けた場合、γは１である。
　さらに、図９および図１０を参照して、第１の実施形態の効果を説明する。上述のように、メモリセル間の干渉等の近接効果は、メモリセル同士の容量結合によって生じる。容量は、絶縁物を挟んで対向する２つの導電体間の間隔に反比例し、これらの導電体の対向面積に比例する。特に、素子の微細化に伴い、ＳＴＩの幅が狭くなる。従って、素子の微細化によって近接効果の主因となる容量は、隣り合う浮遊ゲート電極ＦＧの下部間の容量ＣＦＧ１である。」
　
　そして、上記段落を含め、明細書、特許請求の範囲、及び図面全般を精査しても、補正発明において、浮遊ゲート電極の断面形状を式【数１】を満たすようにすることの技術的意義は記載されておらず、しかも、本願出願時における技術常識を加味したとしても、補正発明において、浮遊ゲート電極の断面形状を式【数１】を満たすようにすることが何らかの技術的意義を有しているとは認められない。
　したがって、式【数１】は技術的意義を有しない限定であるから、刊行物発明において、浮遊ゲート電極の断面形状を式【数１】を満たすようにすることは当業者が適宜なし得ることと認めざるを得ない。
　
　以上のとおりであるから、補正発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。したがって、特許法第２９条第２項に規定する要件を満たさず、特許出願の際独立して特許を受けることができない
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
 （５）補正の却下の決定のむすび　 
　以上のとおりであるから、請求項１についての補正を含む本件補正は、特許法第１７条の第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成２１年９月８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　半導体基板と、
　前記半導体基板に形成された複数の素子分離領域と、
　隣り合う前記素子分離領域間に設けられた素子形成領域と、
　前記素子形成領域上に設けられた第1のゲート絶縁膜と、
　前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成された浮遊ゲート電極と、
　前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。」
　
４　引用刊行物に記載された発明
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００２−１１０８３０号公報（再掲）には、「セルフアライン−シャロートレンチ素子分離法及びこれを利用した不揮発性メモリ装置の製造方法」（発明の名称）に関して、図１ないし図２７とともに、上記「２　（４）イ」に記載した事項が記載されている。 
　よって、刊行物１には上記「２　（４）イ」に記載したとおりの以下の刊行物発明が記載されている。
「半導体基板３００と、
　前記半導体基板３００に形成された複数のフィールド酸化膜３１４と、
　隣り合う前記フィールド酸化膜３１４間に設けられ、前記半導体基板３００上部に形成された凸部領域と、
　前記凸部領域上に設けられ、ゲート酸化膜に使用される酸化膜３０１をドライエッチングして形成した酸化膜パターン３０２と、
　前記酸化膜パターン３０２上に設けられ、前記Ｇｅ−ドープシリコン層パターン３３２、前記第１シリコン層パターン３０４、及び第２シリコン層パターン３１６から成ったフローティングゲート３２５であって、フィールド酸化膜３１４の延伸方向に対して垂直方向の断面において、前記半導体基板３００上部の凸部領域と対向する下辺が、前記半導体基板３００上部の凸部領域の幅よりも狭く、側面が前記半導体基板３００上部の凸部領域の表面の垂直方向に対してネガスロープを有するフローティングゲート３２５と、
　前記第２シリコン層パターン３１６上に形成されたＯＮＯ層間誘電膜３１８を形成した後、その上部に形成されたコントロールゲート３３０をパターニングして形成したコントロールゲートと、
　コントロールゲート３３０をパターニングした後、露出された前記層間誘電膜３１８をドライエッチングして形成した層間誘電体膜とを備えた不揮発性メモリ装置。」
  
５　本願発明と引用発明との対比
　本願発明と刊行物発明とを対比する。
　上記「２　（４）ウ（ａ）ないし（ｇ）」に記載した事項を勘案すると、本願発明と引用発明とは、
「半導体基板と、
　前記半導体基板に形成された複数の素子分離領域と、
　隣り合う前記素子分離領域間に設けられた素子形成領域と、
　前記素子形成領域上に設けられた第1のゲート絶縁膜と、
　前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭く、側面が前記素子形成領域の表面の垂直方向に対してテーパー状に形成された浮遊ゲート電極と、
　前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。」
　である点で一致し、相違する点はない。
  
６　当審の判断
　以上のとおりであるから、本願発明の構成はすべて刊行物１に示されているものであって、本願発明は刊行物発明と同一ということとなる。
　したがって、本願発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に規定する発明に該当し、特許を受けることができない。
　
７　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。