【事件の表示】
　特願２００４−１３５５８９「ＭＯＳＦＥＴデバイス及び該デバイスを備える電子システム」拒絶査定不服審判事件〔平成１６年１１月２５日出願公開、特開２００４−３３６０４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　  
　本願は、平成１６年４月３０日の出願（パリ条約に基づく優先権主張：２００３年５月１日、米国）であって、平成２０年５月２７日付け拒絶理由通知に対して、平成２０年１０月２日に意見書及び手続補正書が提出され、平成２０年１１月１４日付けで拒絶査定がされ、それに対して、平成２１年１月２３日に審判が請求されたものである。 
　  
　  
第２　本願発明  
　請求項１〜３に係る発明のうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。  
　  
「【請求項１】　
　ＭＯＳＦＥＴデバイスであって、　
　チャンネル領域を具備している、歪みＳｉＧｅ層をベースにした本体と、　ゲート絶縁物と、　
　前記ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：Ｃの第１の層とを備え、　
　前記第２の層が、多結晶Ｓｉを含み、さらに前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている、ＭＯＳＦＥＴデバイス。」 　  
　 
第３　引用例の記載と引用発明  
１　引用例とその記載内容  
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である特開２００１−３３９０６１号公報（以下「引用例」という。）には、「ＭＯＳデバイス及びその製造方法」（発明の名称）について、図１とともに、次の記載がある（下線は当審で付加したもの。以下同じ。）。  
　  
（１）発明の属する技術分野等  
「【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ集積回路に含まれる
ＭＯＳ（金属−酸化膜−半導体）デバイス及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ集積回路の高集積化及び高密度化に伴ってＭＯＳデバイス（例えばＭＯＳトランジスタ）を微細化するとともに高性能化することが要求されている。
【０００３】０．１μｍ以下のチャネル長を有するＭＯＳデバイスでは、ゲート酸化膜を５ｎｍ程度の膜厚にする必要がある。その理由は、ゲート電極とチャネル領域の容量を大きくし、チャネル領域のキャリア数を増加させることによって相互コンダクタンス及び電流駆動能力を大きくして、ＭＯＳ集積回路の動作速度を大きくする、すなわち、遮断周波数を高くするためである。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート酸化膜の膜厚を薄くするに従って、ゲート容量に寄生した容量が顕著になるという不都合がある。高不純物濃度の多結晶ゲート電極を用いた場合、これに接するゲート絶縁膜との界面近傍における空乏層による容量が特に顕著なものとなる。その理由は、
ゲート絶縁膜を薄くすることによって多結晶ゲート電極の不純物がゲート絶縁膜を通過してチャネル領域に入る
【０００５】本発明の目的は、相互コンダクタンス及び電流駆動能力の低下を防止するＭＯＳデバイス及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明によるＭＯＳデバイスは、ソース領域、ドレイン領域及びこれらソース領域とドレイン領域との間に介在するチャネル領域を表面に形成した半導体基板と、そのチャネル領域の上に設けた絶縁膜と、その絶縁膜の上に設けたゲート電極と、そのゲート電極と絶縁膜との間に介在し、前記ゲート電極中の不純物が前記絶縁膜に進行するのを防止する障壁層とを具える
【０００７】本発明によれば、ゲート電極中の不純物が絶縁膜に進行するのを障壁層によって防止するので、絶縁膜すなわちゲート酸化膜を薄くすることによってゲート容量が著しく減少せず、その結果、相互コンダクタンス及び電流駆動能力の低下を防止することができる。
【０００８】好適には、
前記障壁層を、炭素化合物によって構成する。
前記炭素化合物を、例えばＳｉＣとする。
【０００９】なお、
前記ゲート電極を、高不純物濃度の多結晶ゲート電極としたとしても、不純物が絶縁膜に進行するのを有効に防止する
　
（２）発明の実施の形態 
「【００１２】
【発明の実施の形態】本発明によるＭＯＳデバイス及びその製造方法の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明によるＭＯＳデバイスの断面図である。
表面にｎ型のソース領域１、ｎ型のドレイン領域２及びこれらの間に介在するチャネル領域３が形成されたｐ型の半導体基板４と、その上に順次堆積されたゲート酸化膜５、炭素化合物層６及びゲート電極７とを具える。
【００１３】
本実施の形態では、半導体基板４を、Ｓｉによって構成し、その表面の面方位を（１００）とする。チャネル領域３のチャネル長を０．１μｍとし、ゲート酸化膜５をＳｉＯ
２
によって構成し、その膜厚を５ｎｍとする。炭素化合物層６をＳｉＣによって構成し、ゲート電極７を、Ａｓ又はＢを添加した多結晶シリコンゲート電極とする。」
「【００２０】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。例えば、半導体基板１を、ＳｉＧｅ混晶のような他の半導体材料で構成することができ、
　 
２　引用発明  
　上記（１）及び（２）によれば、引用例には、次の発明が記載されているといえる（以下、この発明を「引用発明」という。）。  
　 
「ＭＯＳデバイスであって、
チャネル領域３を具備している、半導体基板４と、
　前記半導体基板４の上に順次堆積されたゲート酸化膜５、炭素化合物層６及びゲート電極７とを具え、
　前記炭素化合物層６をＳｉＣによって構成し、
　前記ゲート電極７が、Ａｓ又はＢを添加した多結晶シリコンゲート電極とする、ＭＯＳデバイス。」
　
　
第４　対比  
１　本願発明と引用発明とを対比すると、  
ア　引用発明の「ＭＯＳデバイス」、「チャネル領域３」、「ゲート酸化膜５」、「ゲート電極７」は、それぞれ、本願発明の「ＭＯＳＦＥＴデバイス」、「チャンネル領域」、「ゲート絶縁物」、「第２の層」に相当する。
　
イ　引用例の段落【００２０】には、「本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。例えば、半導体基板１（審決注：「半導体基板４」の誤記と認められる。）を、ＳｉＧｅ混晶のような他の半導体材料で構成することができ、」と記載されているから、実質的に、ＳｉＧｅで構成された「半導体基板４」が引用例に開示されているものと認められる。そうすると、引用発明の「半導体基板４」は、「ＳｉＧｅ層をベースにした本体」である点で、本願発明と共通する。
　
ウ　引用発明の「炭素化合物層６」は、「ＳｉＣによって構成」されていることから、本願発明の「Ｓｉ：Ｃの第１の層」に相当する。　
　
エ　引用発明において、「半導体基板４の上に順次堆積されたゲート酸化膜５、炭素化合物層６及びゲート電極７とを具え」ていることから、炭素化合物層６は、ゲート酸化膜５とゲート電極７の間にサンドイッチ状に挟まれていることは明らかである。
　　
オ　引用発明において、「ゲート電極７が、Ａｓ又はＢを添加した多結晶シリコンゲート電極」であり、「多結晶Ｓｉを含み」、さらに「不純物をドープされている」ものといえるから、その点でおいて、本願発明と共通する。
　  
２　したがって、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。 
　  
〈一致点〉  
「ＭＯＳＦＥＴデバイスであって、　
　チャンネル領域を具備している、ＳｉＧｅ層をベースにした本体と、　
　ゲート絶縁物と、　
　前記ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：Ｃの第１の層とを備え、　
　前記第２の層が、多結晶Ｓｉを含み、さらに不純物をドープされている、
ＭＯＳＦＥＴデバイス。」 
　 
〈相違点〉  
相違点１　 
　チャンネル領域を具備している、ＳｉＧｅ層をベースにした本体について、該ＳｉＧｅ層が、本願発明では、「歪みＳｉＧｅ層」であるのに対し、引用発明では、そのような特定がされていない点。 
 　 
相違点２ 
　第２の層（ゲート電極）について、本願発明では、「チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている」のに対し、引用例では、「仕事関数」についての特定がされていない点。
　　
　 
第５　相違点についての検討  
（１）相違点１について  
ア　ＭＯＳＦＥＴデバイスにおいて、チャンネル領域を具備している、ＳｉＧｅ層をベースにした本体について、動作性能の向上のために、「歪みＳｉＧｅ層」を採用することは、例えば、以下の周知例１〜３に記載されているように、本願の優先権主張日前の周知技術である。
　
・周知例１：米国特許出願公開第２００３／００５７４１６号明細書（原査定で引用した。）　
　上記周知例１には、次の記載がある。（括弧の訳文は、特表２００５−５０４４３６号公報を参照し、当審で下線を付加したもの。） 
　
・「SUMMARY OF THE INVENTION 」（発明の概要）　
「［0003］Virtual substrates based on silicon (Si) and germanium (Ge) provide a platform for new generations of VLSI devices that exhibit enhanced performance when compared to devices fabricated on bulk Si substrates. ・・・The SiGe virtual substrate can also incorporate buried insulating layers, in the manner of a silicon-on-insulator (SOI) wafer. 
To fabricate high-performance devices on these platforms, thin strained layers of Si, Ge, or SiGe are grown on the relaxed SiGe virtual substrates. The resulting biaxial tensile or compressive strain alters the carrier mobilities in the layers, enabling the fabrication of high-speed devices, or low-power devices, or both.
　 
（【０００３】　
発明の背景　　
シリコン（Si）およびゲルマニウム（Ge）に基づいた「仮想基板」は、バルクSi基板に製作されたデバイスと比較した場合に向上した性能を呈する新世代のVLSIデバイスにプラットフォームを提供する。・・・また、SiGe仮想基板は、絶縁体上シリコン（「ＳＯＩ」）ウエハのようにして、埋込絶縁層も組み込むことができる。
これらのプラットフォーム上に高性能なデバイスを製作するために、Si、Ge、またはSiGeからなる薄いひずみ層が、緩和SiGe仮想基板に成長される。結果としての二軸張力または圧縮ひずみは、層の担体移動度を変化させ、高速デバイスまたは低電力デバイスあるいは双方の製作を可能にする。
　　　
「［0018］The present invention provides semiconductor structures and devices (e.g., FETs) that include one or more strained material layers that not only improve operational performance, but also are relatively free of interdiffused impurities. Consequently, the resulting semiconductor structures and devices do not exhibit the degraded performance that results from the presence of such impurities in the strained layers. 」
　
（【００１８】
本発明は、動作性能を向上する
ひずみ材料層を含む半導体構造とデバイス（例えば、ＦＥＴ）を提供する。
　
「［0021］In certain embodiments, the semiconductor substrate can include Si, SiGe, or any combination of these materials. It can also be multi-layered. In this latter case, the layers can include relaxed SiGe disposed on compositionally graded SiGe. The layers can also include relaxed SiGe disposed on Si. One or more buried insulating layers may be included as well. 」
　
（【００２１】特定の実施形態において、半導体基板は、Si、SiGe、またはこれらの材料の任意の組合せを含むことができる。また、それは多層とすることもできる。この後者の場合、複数の層は、組成的に徐々に変化した（以降、組成的グレーデッドと称する）SiGe上に配置された緩和SiGeを含むことができる。また、複数の層は、Si上に配置された緩和SiGeも含むことができる。１つまたは複数の埋込絶縁層も同様に含まれ得る。）
　
「［0022］In other embodiments, the strained layer can include Si, Ge, SiGe, or any combination of these materials. At least about fifty Angstroms of the furthest part of the strained layer defines a distal zone where the impurity gradient has a value that is substantially equal to zero. 」
　
（【００２２】他の実施形態において、
ひずみ層は、Si、Ge、SiGe、またはこれらの材料の任意の組合せを含むことができる。
　
「［0023］Various features of the invention are well suited to applications utilizing MOS transistors (e.g., FETs) that include, for example, one or more of Si, Si 1-x Ge x  or Ge layers in or on a substrate. 」
　
（【００２３】本発明の種々の特徴は、例えば基板内または
基板上に１つまたは複数のSi層、Si
１−Ｘ
Ge
Ｘ
層あるいはGe層を含むMOSトランジスタ（例えば、ＦＥＴ）を利用する用途に良好に適合する。
　
「［0024］In another embodiment, the invention includes a FET fabricated in a semiconductor substrate. The FET has a channel region that includes at least one strained channel layer. The strained channel layer has a distal zone away from the substrate. The impurity gradient that characterizes the substrate and the channel region has a value substantially equal to zero in the distal zone. 」　
　
（【００２４】
別の実施形態において、本発明は、半導体基板に製作されたＦＥＴを含む。ＦＥＴは、少なくとも１つのひずみチャネル層を含むチャネル領域を有する。
　 
・周知例２：特開２００２−１８４９６２号公報 
　上記周知例２には、従来の技術として、次の記載がある。　
　 
「【０００２】
【従来の技術】
従来、トランジスタの動作特性向上を図るために、いわゆる歪Ｓｉ（シリコン）チャネル又は歪ＳｉＧｅ（シリコン・ゲルマニウム）チャネル構造の半導体装置が提案されている。
トランジスタの更なる高速動作化が可能となる。
　
・周知例３：特開平９−２１９５２４号公報 
　上記周知例３には、従来の技術として、次の記載がある。　
　 
「【０００５】一方
PMOSFET の高速化を図るためには、Si基板上に圧縮歪状態のSiGe層を形成し、これをチャネルとして利用する方法が知られている。
　 
イ　そして、ＭＯＳデバイス（ＭＯＳＦＥＴデバイス）において、一般に、動作性能の向上、特に、高速動作化を求める技術課題を有することは、当業者に広く知られている技術常識である。　
　　
ウ　そうすると、引用発明の「ＭＯＳデバイス」においても、動作性能の向上、特に、高速動作化を求めるという上記技術課題を有することは、当業者であれば自然に想起し得る程度のものである。　
　
エ　したがって、引用発明において、動作性能の向上、特に、高速動作化という上記技術課題のために、ＳｉＧｅ層として、歪みＳｉＧｅ層を選択する上記周知技術を採用することは、当業者が容易になし得たものである。　 
　　 
（２）相違点２について　 
ア　ＭＯＳデバイス（ＭＯＳＦＥＴデバイス）において、閾値電圧は、当業者が適宜設定するものであって、ゲート電極の仕事関数とチャネル領域の仕事関数との差に依存して決まるものであることは、例えば、以下の周知例４及び５にも記載されているように、本願の優先権主張日前の技術常識である。　
　
・周知例４：特開昭６２−３３４６９号公報 　
　上記周知例４には、従来の技術として、次の記載がある。　
　
「閾値電圧を制御するため、通常は、チャネル領域にイオン注入法により不純物をドーピングしている。（以後チャンネル・ドープと記す）。」（１頁右下欄下から１行〜２頁左上欄２行。）  　
「閾値電圧を制御する手段の一つとして、ゲートをｐ＋型にすることが知られている。つまり、シリコン基板とｐ＋型多結晶シリコンとの仕事関数差〔０．４Ｖ（ｐ型基板）、０．９Ｖ（ｎ型基板）〕を利用して、閾値電圧を上昇させ、チャンネル・ドープ量を減少させる訳である。」（２頁左上欄下から５行〜右上欄２行。）　
　
・周知例５：特開昭５７−２０８１７２号広報　
　上記周知例５には、次の記載がある。
　
「本発明はＭＯＳ電界効果トランジスタ（以下シリコンゲートＭＯＳＦＥＴと略記する）の閾値電圧ＶＴを或る範囲内で任意に制御する方法に関するものである。　
　シリコンゲートＭＯＳＦＥＴに限らず一般的にＭＯＳＦＥＴのＶＴは次式で与えられる。　
　
　ＶＴ＝ΦＭＳ−・・・
　
ΦＭＳ：ゲート電極材料と基板半導体との仕事関数差
・・・
　従来ＭＯＳＦＥＴのＶＴの制御は、基板面方位、ゲート絶縁膜の材質厚さ等が予め定められており、基板濃度ＮＳＵＢを変えることにより行っていた。」（１頁右下欄２行〜２頁左上欄２行。）　
「基板濃度を変化させてＶＴを制御する方法の代わりに、ゲート電極材料を様々に変化させることによりＶＴを制御することが可能であることは前記ＶＴを与える一般式からも明らかで、・・・・」（２頁右上欄５行〜７行。）
　
イ　さらに、ＭＯＳデバイス（ＭＯＳＦＥＴデバイス）において、ゲート電極の仕事関数は、該ゲート電極の材料に依存して決まり、それにより、閾値電圧が決まることも、例えば、上記周知例４及び５に記載されているように、本願の優先権主張日前の技術常識である。　
　
ウ　そして、不純物をドープされた材料からなるゲート電極は、該ドープに依存して実質的に材料が異なることは明らかであるから、該ゲート電極の仕事関数は、該ドープにより決まるものといえる。　
　
エ　そうすると、引用発明は、「Ａｓ又はＢを添加した多結晶シリコンゲート電極」を有することから、上記技術常識を勘案すれば、閾値電圧の制御ために、上記ゲート電極を、「チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている」ものとすることは、当業者が適宜なし得たものと言える。
　
　以上検討したとおり、本願発明は、周知技術及び技術常識を勘案することにより、引用発明に基づいて、当業者が容易に想到し得たものであるから、特許法第２９条第２項の規定により特許を受けることができない。　  
　  
　 
第６　結言 　  
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。  
　  
　よって、結論のとおり審決する。