【事件の表示】
　特願２００３−５００７５２「機能制御手段を備える集積回路装置」拒絶査定不服審判事件〔平成１４年１２月　５日国際公開、ＷＯ０２／９７６３８、平成１６年　７月　８日国内公表、特表２００４−５２０６６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００２年５月２９日（優先権主張：２００１年５月３１日（米国））を国際出願日とする出願であって、平成２０年８月１２日付け拒絶査定に対して同年１１月１７日に審判請求がなされ、同年１２月１７日に手続補正がなされたが、当審において平成２３年５月２７日付けで拒絶理由通知がなされ、これに対して同年８月３１日付けで手続補正がなされたものである。
　
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２３年８月３１日付け手続補正書の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「複数のデータ通信モードのうちの一つにおいて動作するように構成されると共に、一時的な使用のためにデータを記憶するレジスタを含んでおり、各データ通信モードが、モード選択データコードに応じて選択可能である、ユニバーサル非同期受信器／送信器を有する再構成可能な集積回路と、
　前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらすインタフェイス回路と、
　モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にし、前記レジスタへの一連のデータ書き込みが、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のデータ通信モードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。」
　
　
３．引用例
Ａ．当審の平成２３年５月２７日付け拒絶理由通知において引用された特開２００１−２８５３６号公報（平成１３年１月３０日公開。以下、「引用例１」という。）には、図面とともに次の記載がある（下線は、当審において付与した。以下同様。）。
　
イ．「【０１２４】［第１の実施の形態］
［この発明によるプログラマブル論理回路装置の第１の構造］第１の実施の形態のプログラマブル論理回路装置は、この発明によるプログラマブル論理回路装置の第１の構造を備える。図１は、この第１の構造を備える、この発明による
プログラマブル論理回路装置１００
回路情報編集部１０３
プログラマブル論理回路部１０４
から構成される
【０１２５】この第１の構造のプログラマブル論理回路装置１００では、回路情報入力制御部１０１は、回路情報記憶部１０２に、複数個の回路情報を書き込むための回路情報書き込み手段の機能も有する。また、回路情報入力制御部１０１は、回路情報編集手段で生成された一つの回路の回路情報を、プログラマブル論理回路部１０４のコンフィギュレーションメモリに書き込むようにする制御手段の役割もする。」（第１３頁第２４欄第１６行−同欄第３７行）
　
ロ．「【０１６０】図１で示した回路情報入力制御部１０１は、図４においては、コンフィギュレーションコントローラ１０１ａ、レングスカウントレジスタ１０１ｂ、セレクタ１０１ｃ、複数個のシフトレジスタ１０１ｄで構成される。
【０１６１】また、図１で示したプログラマブル論理回路部１０４の回路素子１０５とコンフィギュレーションメモリ１０６は、図４においては、例えば、図２４（Ａ）のようなＦＰＧＡ型であれば、例えば縦一列の複数個の論理回路セル分を単位として、複数列分に分けられる。
【０１６２】すなわち、縦一列の複数個の論理回路セル分の回路情報を格納できる容量のコンフィギュレーションメモリ１０６ｓと、それに接続される回路素子１０５ｓとからなる組として、複数列分で構成される。この場合、１ノーマルフレームの回路情報は、縦一列の複数個の論理回路セル分の回路情報の大きさとされる。
【０１６３】そして、各シフトレジスタ１０１ｄの各段のレジスタは、各列のコンフィギュレーションメモリ１０６ｓの各メモリセルに結線される。したがって、各シフトレジスタ１０１ｄは、例えば、図２４（Ａ）のようなＦＰＧＡ型であれば、縦一列の論理回路セル数への回路情報分の段数を備えるもので構成されている。そして、一つのシフトレジスタが縦一列の複数個の論理回路セルに対して割り当てられて、シフトレジスタ１０１ｄは、横方向の論理回路セル数分だけ設けられる。
【０１６４】なお、論理回路セル数が多い場合には、数列〜数十列程度の複数列分について一つのシフトレジスタ１０１ｄが設けられて、その複数列に共通に一つのシフトレジスタ１０１ｄが使用されるように構成される場合もある。なお、回路情報のノーマルフレームの大きさは、シフトレジスタ１０１ｄの一つ分のデータ量となる。
【０１６５】また、図１で示した回路情報記憶部１０２は、コンフィギュレーションキャッシュメモリ１０２Ｍに対応し、
回路情報編集部１０３の機能は、コンフィギュレーションコントローラ１０１ａに組み込まれている
　
ハ．「【０１７３】以上説明した再構成手順を、前述の例と同様に、アプリケーションプログラムにより指示される処理が、
回路情報１、回路情報２、回路情報３の３個の回路情報
【０１７４】まず、最初に、回路情報入力制御部１０１は、外部記憶装置（図１では図示せず）などに格納された回路情報を、一つずつ読み込んで回路情報記憶部１０２に格納する（ステップＳ２０１）。このとき、回路情報を読み込むたびに、回路情報記憶部１０２（コンフィギュレーションキャッシュメモリ１０２Ｍ）の残り容量を確認し（ステップＳ２０２、２０３）、全ての回路情報を読み込む前に回路情報記憶部１０２が一杯になったときは、エラーを検知して動作を終了する（ステップＳ２０４）。
【０１７５】回路情報入力制御部１０１が、すべての回路情報を回路情報記憶部１０２に格納すると、
回路情報編集部１０３（コンフィギュレーションコントローラ１０１ａの一部）が選択信号を監視する（ステップＳ２０５）
回路情報編集部１０３は、例えば使用者の選択操作などにより選択信号が切り替えられたことを検知すると、３個の回路情報のうちのどれが選択されたかを判別し（ステップＳ２０６）、切り替えられた選択信号に応じた回路情報を回路情報記憶部１０２から読み出す（ステップＳ２０７またはステップＳ２０８またはステップＳ２０９）
【０１７６】次に、読み出した回路情報から、フレームの繰り返し（リピートフレーム）や他の回路情報のフレームの参照（リファレンスフレーム）の有無を調べ、リピートフレームやリファレンスフレームを、読み出した回路情報が含むと判別したときには、それらのリピートフレームやリファレンスフレームを、後述の図７、図８のフローチャートに示すようにして解消することにより、回路情報の圧縮状態を解き、その圧縮状態を解いた後の回路情報をコンフィギュレーションメモリ１０６に転送する（ステップＳ２１０）。
【０１７７】回路情報編集部１０３は、例えば、図２（Ｄ）に示すように、回路情報１のように、フレーム（１−Ｂ）が４回繰り返す場合は、フレーム（１−Ｂ）の後に同じフレームデータを３回付加する。また、回路情報２のように、回路情報１のフレーム（１−Ａ）が、その第２フレームに参照されている場合は、回路情報編集部１０３が回路情報記憶部１０２から回路情報１のフレーム（１−Ａ）のデータを取り出して、回路情報２の第２フレームに挿入する。さらに、回路情報３のように、回路情報２のフレーム（２−Ａ）とフレーム（２−Ｂ）が、その第１、第２、第３フレームと第４フレームに参照されている場合は、回路情報編集部１０３が回路情報記憶部１０２から、回路情報２のフレーム（２−Ａ）とフレーム（２−Ｂ）のデータを取り出して、回路情報３の第１、第２フレーム、第３フレームと、第４フレームとに挿入する。
【０１７８】以上のようにして、圧縮状態を解かれて、ノーマルフレームからなる回路情報とされたフレームデータが、全てコンフィギュレーションメモリ１０６に転送されて、格納されると、プログラマブル論理回路部１０４への指定された回路の再構成が完了する。なお、読み出した回路情報が、リピートフレームやリファレンスフレームを含まない場合には、そのまま回路情報は順次に、コンフィギュレーションメモリ１０６に転送され、指定された回路の再構成が完了する。
【０１７９】その後、プログラマブル論理回路装置１００による処理が継続する限り、回路情報編集部１０３による選択信号の監視が続けられる（ステップＳ２１１およびステップＳ２０５以降の処理）。プログラマブル論理回路装置１００による処理が終了すると（ステップＳ２１１）、選択信号の如何にかかわらず再構成の手順は終了する。
【０１８０】プログラマブル論理回路装置１００による処理が終了した場合、プログラマブル論理回路装置１００への電源供給が遮断されたりしない限り、一般的には、最後に選択された回路情報で再構成された状態が保持される。
【０１８１】以上の処理を、図６のタイミングチャートについて、さらに説明する。すなわち、処理が実行状態になると、まず、３個の回路情報１、２、３の回路情報記憶部１０２への読み込みが行われる。読み込みが終了して、
回路情報の選択指示が行われると、その選択指示された回路情報が、回路情報記憶部１０２から回路情報編集部１０３に転送され、必要な編集が行われる。そして、その編集後の回路情報が、コンフィギュレーションメモリ１０６に格納されて、その回路情報によりプログラマブル論理回路部１０４が再構成される
　
ニ．【図１】及び【図４】には、選択信号（コンテキスト選択）が、外部からプログラマブル論理回路装置１００に入力されることが開示されている。
　
ホ．【図５】には、選択信号が示す値が１であるか、２であるか、又は３であるかに応じて、それぞれ回路情報１を回路情報編集部に転送するか、回路情報２を回路情報編集部に転送するか、又は回路情報３を回路情報編集部に転送するかを選択することが開示されている。
　
　したがって、引用例１には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「プログラマブル論理回路装置１００であって、
　回路情報編集部１０３、プログラマブル論理回路部１０４等から構成され、
　回路情報編集部１０３の機能は、コンフィギュレーションコントローラ１０１ａに組み込まれており、
　回路情報編集部１０３が外部から入力される選択信号を監視し、回路情報編集部１０３は、選択信号が切り替えられたことを検知すると、選択信号が示す値が１であるか、２であるか、又は３であるかに応じて、３個の回路情報（回路情報１、回路情報２又は回路情報３）のうちのどれが選択されたかを判別し、切り替えられた選択信号に応じた回路情報を読み出し、
　回路情報の選択指示が行われると、その選択指示された回路情報によりプログラマブル論理回路部１０４が再構成される
　プログラマブル論理回路装置１００。」
　
　
Ｂ．当審の平成２３年５月２７日付け拒絶理由通知において引用された国際公開第００／３４８７７号（２０００年６月１５日国際公開。以下、「周知例１」という。）には、図面とともに次の記載がある。
　
ヘ．「SIM interface UART circuit 212 is preferably generated using VHSIC Hardware Description Language (VHDL) code and programmed into a Complex Programmable Logic Device (CPLD) or Field Programmable Gate Array (FPGA).」（第１１頁第１６行−同頁第１９行）
（当審訳：
ＳＩＭインターフェースＵＡＲＴ回路２１２は
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）にプログラムされる
　
　
Ｃ．国際公開第０１／０６４２１号（２００１年１月２５日国際公開。以下、「周知例２」という。）には、図面とともに次の記載がある。
　
ト．「After the transfer is complete, the IrD link logic would not be needed and the FPSLIC device might reconfigured to transfer data received serially to a back up PC or printer by loading the FPGA with a high performance UART.」（第１７頁第２０行−同頁第２４行）
（当審訳：転送が完了した後、ＩｒＤリンクロジックが必要とされなくなり、
ＦＰＧＡに高性能ＵＡＲＴをロードすることによって
再構成することができる
　
　
４．対比
　本願発明と引用発明とを対比する。
　引用発明のプログラマブル論理回路装置１００は、本願発明の「集積回路の装置」に相当する。
　引用発明では、外部から入力される選択信号の示す値が１であるか、２であるか、又は３であるかに応じて、回路情報１、回路情報２又は回路情報３のうちのどれが選択されたかを判別し、切り替えられた選択信号に応じた回路情報を読み出し、選択指示された回路情報によりプログラマブル論理回路部１０４が再構成されている。いずれの回路情報により再構成されるかに応じて、実行される動作処理（モード）が異なることは明らかである。よって、引用発明の選択信号の示す値は、本願発明の「モード選択データコード」に相当し、引用発明のプログラマブル論理回路部１０４は、本願発明の「再構成可能な回路」と、「複数のモードのうちの一つにおいて動作するように構成されると共に、各モードがモード選択データコードに応じて選択可能である再構成可能な回路」である点で一致している。
　引用発明の選択信号は、回路への外部からの入力である点で、本願発明の「レジスタへの一連のデータ書き込み」と共通しており、引用発明の回路情報編集部１０３の機能が組み込まれたコンフィギュレーションコントローラ１０１ａは、本願発明の「選択回路」と、「外部からの入力が、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路」である点で一致している。
　
　したがって、本願発明と引用発明との一致点・相違点は次のとおりである。
　
＜一致点＞
「複数のモードのうちの一つにおいて動作するように構成されると共に、各モードがモード選択データコードに応じて選択可能である再構成可能な集積回路と、
　外部からの入力が、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。」である点。
　
＜相違点１＞
　本願発明は、再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路にモード選択データコードをもたらすインタフェイス回路を有しており、選択回路は、モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にしているのに対して、引用発明は、選択信号が入力される箇所にインタフェイス回路を有している旨の明示的記載がなく、選択回路は、モード選択データがインタフェイス回路から再構成可能な集積回路に渡されることを可能としているものではない点。
　
＜相違点２＞
　本願発明は、再構成可能な集積回路が、一時的な使用のためにデータを記憶するレジスタを含んでおり、選択回路は、前記レジスタへの一連のデータ書き込みが、モード選択データコードに対応する場合を検出しているのに対して、引用発明の装置は、再構成可能な集積回路が、一時的な使用のためにデータを記憶するレジスタを含んでいる旨の明示的記載がなく、選択回路は、レジスタへの一連のデータ書き込みが、モード選択データコードに対応する場合を検出していない点。
　
＜相違点３＞
　本願発明は、再構成可能な集積回路がユニバーサル非同期受信器／送信器を有しており、再構成可能な集積回路が動作するモードがデータ通信モードであるのに対して、引用発明は、再構成可能な集積回路がユニバーサル非同期受信器／送信器を有しておらず、再構成可能な集積回路が動作するモードがデータ通信モードではない点。
　
　
５．当審の判断
　以下、相違点について検討する。
・＜相違点１＞について
　電子回路において、外部からの信号を内部に入力するに際して、当該電子回路の信号入力箇所に、内部の回路と電気的に接続されるインタフェイス回路を設けることは、周知技術である。また、インタフェイス回路に入力された信号を、内部のコントローラにより他の部分に渡されることを可能とするように構成することは、回路を設計する当業者が適宜なし得ることである。
　したがって、引用発明の装置において、選択信号が入力される箇所に、再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路にモード選択データコードをもたらすインタフェイス回路を設け、選択回路により、モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にするように構成することは、当業者が容易になし得ることである。
　
・＜相違点２＞について
　電子回路において、外部からの信号を受け入れるために、一時的な使用のためにデータを記憶するレジスタを設けることは、周知技術である。また、レジスタを設ける位置を電子回路内のいずれの箇所とするかは、回路を設計する当業者が適宜選択し得ることである。
　したがって、引用発明において、外部からの選択信号を受け入れるために、一時的な使用のためにデータを記憶するレジスタを再構成可能な集積回路に設け、選択回路が選択信号の示す値を検出するために、前記レジスタへの一連のデータ書き込みを検出するように構成することは、当業者が容易になし得ることである。
　
・＜相違点３＞について
　ユニバーサル非同期受信器／送信器（ＵＡＲＴ）をＦＰＧＡで構成することは、たとえば周知例１や周知例２にみられるように周知な技術であり、引用発明のプログラマブル論理回路部１０４でＵＡＲＴを構成することに格別の困難性はない。また、プログラマブル論理回路部１０４によって、データ通信器であるＵＡＲＴを構成した場合、プログラマブル論理回路部１０４に再構成される複数の回路情報が意味するモードとして、データ通信モードを採用することは、当業者が適宜なし得ることである。
　よって、引用発明において、再構成可能な集積回路がユニバーサル非同期受信器／送信器を有しており、再構成可能な集積回路が動作するモードがデータ通信モードであるように構成することは、当業者が容易になし得ることである。
　
　また、本願発明の奏する効果も、引用発明及び周知技術から当業者が予測し得る範囲内のものである。
　
　
６．むすび
　したがって、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 
 　したがって、本願はその余の請求項について論及するまでもなく拒絶すべきものである。 
 　よって、結論のとおり審決する。