【誤訳訂正書】
【提出日】平成17年11月18日(2005.11.18)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】  ルックアップ・テーブルを生成する方法で、
入力アドレスを受信し、
入力アドレスから入力アドレスよりビットが少ない圧縮アドレスを生成し、
圧縮アドレスから第１ビットセットを選択し、
アドレス・ルックアップ・テーブルの第１ビットセットが指すメモリ位置が未占有メモリ・スロットを含むか否かを判定し、
入力アドレスがアドレス・ルックアップ・テーブルの第１ビットセットが指すメモリ位置に格納されたアドレスの何れかに一致するか否かを判定し、
第１ビットセットが指すメモリ位置に未占有メモリ・スロットがなく、入力アドレスが第１ビットセットが指すメモリ位置に格納されたアドレスと一致しないことに応じて圧縮アドレスから第２ビットセットを選択する、
各ステップを備えたことを特徴とする方法。
【請求項２】  前記圧縮アドレスから第１ビットセットを選択するステップは、前記圧縮アドレスから所定数の隣接ビットを選択するステップを備える、請求項１に記載の方法。
【請求項３】  前記圧縮アドレスから第２ビットセットを選択するステップは、前記所定数の隣接ビットを１ビットだけシフトするステップを備える、請求項２に記載の方法。
【請求項４】  前記第１ビットセットが指すメモリ位置は、複数のメモリ・スロットを含み、アドレス・ルックアップ・テーブル内の前記第１ビットセットが指すメモリ位置が、未占有メモリ・スロットを含むか否かを判定するステップは、
インデックスポインタが指す第１メモリ・スロットが占有されているか否かを判定し、
占有された前記第１メモリ・スロットに応じて前記インデックスポインタを１だけ増加し、ここで前記入力アドレスは前記第１メモリ・スロットに格納されたアドレスに一致せず、前記インデックスポインタは最大値に等しくなく、
前記増加されたインデックスポインタが指す第２メモリ・スロットが占有されているか否かを判定する、
各ステップを備える請求項１に記載の方法。
【請求項５】  前記入力アドレスが、前記アドレス・ルックアップ・テーブル内の前記第１ビットセットが指すメモリ位置に格納された何れかの入力アドレスに一致するか否かを判定するステップは、前記入力アドレスと占有メモリ・スロットに格納されたアドレスとを比較するステップを備える、請求項４に記載の方法。
【請求項６】  前記第１ビットセットが指すメモリ位置は、１つのメモリ・スロットを含み、
アドレス・ルックアップ・テーブル内の前記第１ビットセットが指すメモリ位置が未占有メモリ・スロットを含むか否かを判定するステップが、１つのメモリ・スロットが占有されているか否かを判定するステップを備え、
前記入力アドレスが前記アドレス・ルックアップ・テーブル内の前記第１ビットセットが指すメモリ位置に格納された何れかの入力アドレスに一致するか否かを判定するステップは、前記入力アドレスと、占有された１つのメモリ・スロットに応じて該１つのメモリ・スロットに格納されたアドレスとを比較するステップを備える、請求項１に記載の方法。
【請求項７】  前記第１ビットセットが指すメモリ位置に未占有のメモリ・スロットがなく、かつ前記入力アドレスが前記第１ビットセットが指す前記メモリ位置に格納された何れの入力アドレスにも一致しないことに応じて、前記アドレス・ルックアップ・テーブル内の全ての内容をクリアする、請求項１に記載の方法。
【請求項８】  ルックアップ・テーブル・ジェネレータを含む装置であって、
前記ルックアップ・テーブル・ジェネレータは、
入力アドレスを受信し、該入力アドレスよりビットの少ない圧縮アドレスを生成するよう構成されたアドレス・コンプレッサと、
前記アドレス・コンプレッサに接続され、前記圧縮アドレスから第１ビットセットを選択するよう構成されるバレル・シフタと、
前記第１ビットセットが指すメモリ位置であって少なくとも１個のメモリ・スロットを含むメモリ位置を含み、前記バレル・シフタに接続されたアドレス・ルックアップ・テーブルと、
前記バレル・シフタとアドレス・ルックアップ・テーブルとに接続され、前記第１ビットセットが指すメモリ位置に未占有メモリ・スロットがなく、かつ前記入力アドレスが前記第１ビットセットが指すメモリ位置に格納されたアドレスに一致しないことに応じて、前記圧縮アドレスから第２ビットセットを選択するように前記バレル・シフタをシフトするよう構成されるコントロール・ステート・マシンと、
を備えたことを特徴とする装置。
【請求項９】  前記バレルシフタは、前記圧縮アドレスから所定数の隣接ビットを選択することにより前記圧縮アドレスから前記第１ビットセットを選択するよう構成される、請求項８に記載の装置。
【請求項１０】  前記コントロール・ステート・マシンは、前記所定数の隣接ビットを１ビットだけシフトすることにより、第２ビットセットが前記圧縮アドレスから選択されるように前記バレルシフタをシフトするよう構成される、請求項９に記載の装置。
【請求項１１】  前記第１ビットセットが指すメモリ位置は、複数のメモリ・スロットを含み、前記ルックアップ・テーブル・ジェネレータは、前記複数のメモリ・スロットのうちの１つを指すように構成されたインデックスポインタを備える、請求項８に記載の装置。
【請求項１２】  前記コントロール・ステート・マシンは、
前記インデックスポインタが指す第１メモリ・スロットが占有されているか否かを判定し、
占有されている前記第１メモリ・スロットに応じて前記インデックスポインタを１だけ増加し、ここで前記入力アドレスは前記第１メモリ・スロットに格納されるアドレスに一致せず、かつ前記インデックスポインタは最大値に等しくなく、
前記増加されたインデックスポインタが指す第２メモリ・スロットが、占有されているか否かを判定する、
各ステップを備えることにより、前記第１ビットセットが指すメモリ位置に未占有メモリ・スロットがあるか否かを判定するよう構成される、請求項１１に記載の装置。
【請求項１３】  前記ルックアップテーブル・ジェネレータは、前記入力アドレスおよび前記アドレス・ルックアップ・テーブルに格納されたアドレスを受信するよう結合された比較器を備え、
前記コントロール・ステート・マシンは、前記比較器に前記入力アドレスと占有メモリ・スロットに格納されたアドレスとを比較可能にすることにより、前記入力アドレスが、前記第１ビットセットが指すメモリ位置に格納された何れかのアドレスに一致するか否かを判定するよう構成される、請求項１２に記載の装置。
【請求項１４】  前記コントロール・ステート・マシンは、前記第１ビットセットが指すメモリ位置の未占有メモリ・スロットがなく、かつ前記入力アドレスが前記第１ビットセットが指すメモリ位置に格納される何れのアドレスにも一致しないことに応じて前記アドレス・ルックアップ・テーブルの全ての内容をクリアするよう構成される、請求項８に記載の装置。
【請求項１５】  複数のポートを備え、ネットワークの複数のノードをインターフェースするよう使用されるネットワークデバイスを備える、請求項８に記載の装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００１１
【訂正方法】変更
【訂正の内容】
【００１１】
本発明はまた、ルックアップ・テーブル・ジェネレータを含む装置を提供する。ルックアップ・テーブル・ジェネレータは、入力アドレスを受信し、入力アドレスよりビットの少ない圧縮アドレスを生成するよう構成されたアドレス・コンプレッサを含む。バレル・シフタは、アドレス・コンプレッサに接続され、圧縮アドレスから第１ビットセットを選択するよう構成される。アドレス・ルックアップ・テーブルは、バレル・シフタに接続され、第１ビットセットが指すメモリ位置を含む。メモリ位置は少なくとも１個のメモリ・スロットを含む。コントロール・ステート・マシンは、バレル・シフタとアドレス・ルックアップ・テーブルに接続され、第１ビットセットが指すメモリ位置に未占有メモリ・スロットがなく、入力アドレスが第１ビットセットが指すメモリ位置に格納されたアドレスに一致しないことに応じて、圧縮アドレスから第２ビットセットを選択するようにバレル・シフタをシフトするよう構成される。