(57)【要約】【課題】実装姿勢の違いによる挿入損失特性の変化の少ない積層セラミックコンデンサが実装された実装基板を提供する。【解決手段】実装基板１００Ａの出力電極１０４および入力電極１０６に接続される積層セラミックコンデンサ１０は、積層体１２を含む。積層体１２の積層方向ｘにおいて、外側の第１の内部電極１６ａ´から第１の主面１２ａ側の外部電極２０の表面までの最短距離および外側の第２の内部電極１６ｂ´から第２の主面１２ｂ側の外部電極２０の表面までの最短距離がそれぞれ４０μｍ以下である。積層体１２の幅方向ｙにおいて、内部電極１６の端部から第１の側面１２ｃ側の外部電極２０の表面までの最短距離および内部電極１６の端部から第２の側面１２ｄ側の外部電極２０の表面までの最短距離がそれぞれ４０μｍ以下である。【選択図】図３
2017017310.tif 000002
【特許請求の範囲】
【請求項１】
１０ＧＨｚ以上の周波数領域を含む信号を出力する出力電極と、１０ＧＨｚ以上の周波数領域を含む信号を入力する入力電極と、前記出力電極および前記入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
前記積層セラミックコンデンサは、直方体状の積層体を備え、
前記積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
前記積層セラミックコンデンサは、さらに、
前記第１の端面を覆い、前記第１の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第１の外部電極と、
前記第２の端面を覆い、前記第２の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第２の外部電極とを備え、
前記複数の内部電極は、前記第１の外部電極に接続される第１の内部電極および前記第２の外部電極に接続される第２の内部電極を有し、
前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に形成された前記第１の外部電極および第２の外部電極を含むそれぞれの断面で見た場合、
前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の主面に最も近い位置に配置された内部電極から前記第１の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法および前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第２の主面に最も近い位置に配置された内部電極から前記第２の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、さらに、
前記幅方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第１の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第１の内部電極もしくは前記第２の内部電極のうち前記第２の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第２の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法が４０μｍ以下であることを特徴とする、実装基板。
【請求項２】
１０ＧＨｚ以上の周波数領域を含む信号を出力する出力電極と、１０ＧＨｚ以上の周波数領域を含む信号を入力する入力電極と、前記出力電極および前記入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
前記積層セラミックコンデンサは、直方体状の積層体を備え、
前記積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
前記積層セラミックコンデンサは、さらに、
前記第１の端面を覆い、前記第１の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第１の外部電極と、
前記第２の端面を覆い、前記第２の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第２の外部電極とを備え、
前記複数の内部電極は、前記第１の外部電極に接続される第１の内部電極および前記第２の外部電極に接続される第２の内部電極を有し、
前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面に形成された前記第１の外部電極および第２の外部電極を含むそれぞれの断面で見た場合、
前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の主面に最も近い位置に配置された内部電極から前記第１の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法および前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第２の主面に最も近い位置に配置された内部電極から前記第２の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、さらに、
前記幅方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第１の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第１の内部電極もしくは前記第２の内部電極のうち前記第２の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第２の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、
前記実装基板に備えられる前記積層セラミックコンデンサは、
前記積層セラミックコンデンサの前記複数の内部電極が実装面に対して平行になるように実装される積層セラミックコンデンサと、
前記積層セラミックコンデンサの前記複数の内部電極が実装面に対して垂直になるように実装される積層セラミックコンデンサとを含むことを特徴とする、実装基板。
【請求項３】
前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の主面に最も近い位置に配置された内部電極から前記第１の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法および前記積層方向において前記第１の内部電極および前記第２の内部電極のうち前記第２の主面に最も近い位置に配置された内部電極から前記第２の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法のうち最も長い寸法と、
前記幅方向において前記第１の内部電極および前記第２の内部電極のうち前記第１の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第１の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第１の内部電極もしくは前記第２の内部電極のうち前記第２の側面に最も近い位置に配置された前記第１の内部電極もしくは前記第２の内部電極の表面から前記第２の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法との差が１０μｍ以下であることを特徴とする、請求項１または請求項２に記載の実装基板。
【請求項４】
前記第１の内部電極および前記第２の内部電極は、複数備えられており、
前記第１の内部電極および前記第２の内部電極の前記積層方向に沿った寸法は、０．３μｍ以上１．０μｍ以下であり、前記第１の内部電極および前記第２の内部電極の合計枚数は、１５０枚以上３５０枚以下であることを特徴とする、請求項１ないし請求項３に記載の実装基板。
【請求項５】
前記積層セラミックコンデンサの前記長さ方向の寸法は、０．２ｍｍ以上０．７ｍｍ以下であることを特徴とする、請求項１ないし請求項４のいずれかに記載の実装基板。
【請求項６】
前記第１の外部電極および前記第２の外部電極は、それぞれ、前記積層体の直上に配置された下地電極と、前記下地電極上に配置されためっき層とを有し、前記めっき層は、Ａｕからなることを特徴とする、請求項１ないし請求項５のいずれかに記載の実装基板。
【請求項７】
前記内部電極は、Ｃｕを含む内部電極であることを特徴とする、請求項１ないし請求項６のいずれかに記載の実装基板。
【請求項８】
前記内部電極は、Ｎｉを含む内部電極であることを特徴とする、請求項１ないし請求項６のいずれかに記載の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、実装基板に関し、特に、積層された複数の誘電体層および複数の内部電極を有する積層体と、内部電極に電気的に接続されるように積層体の端面に形成された外部電極とを備えた積層セラミックコンデンサが実装された実装基板に関する。
【背景技術】
【０００２】
オペアンプなどのＩＣを用いた電子回路では、ＩＣから出力した信号にトランジスタで直流電流を重畳させて増幅し、次の電子部品へ送っている。しかし、信号を受け取る電子部品によっては、直流電流が流れるのを抑制し、信号のみを受け取る方が都合の良い場合がある。そこで、ＩＣと信号を受け取る電子部品との間にコンデンサを挿入し、信号の減衰を抑制して通過させている。このようなコンデンサは、カップリングコンデンサと呼ばれている。このカップリングコンデンサは、幅広い周波数で信号を減衰させないために、より広い周波数領域で、より低い挿入損失が求められている。
挿入損失は、低周波領域では静電容量の成分の影響が大きく、高周波領域では等価直列インダクタンスと等価直列抵抗との２つの成分の影響が大きくなる。
ここで、カップリングコンデンサとして、特許文献１に記載されている積層コンデンサがある。特許文献１には、より等価直列インダクタンス低下のために積層コンデンサの内部電極が基板の実装面の面方向に対して垂直になるように、積層コンデンサを基板に実装することが記載されている。ここで、積層コンデンサの実装方法としては、一般的に、テーピングされた積層コンデンサを実装機のノズルでピックアップし、基板に実装する方法がとられる。したがって、内部電極が基板の実装面の面方向に対して垂直にするために、予め内部電極の積層方向が同じ向きになるようにそろえておく必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９６９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されている積層コンデンサなどの積層セラミックコンデンサは、内部電極が内部に埋設されており、内部電極の積層方向が外観から判別しにくい。したがって、積層セラミックコンデンサをテーピングする前に、内部電極の積層方向を判別する必要があり、判別するためのコストがかかる上、内部電極の方向を間違うと、等価直列インダクタンスを低く抑えることができず、結果として、基板に実装した際、高周波領域では、挿入損失の特性にばらつきがでるという危険性がある。
【０００５】
それゆえに、この発明の主たる目的は、実装姿勢の違いによる挿入損失特性の変化の少ない積層セラミックコンデンサが実装された実装基板を提供することである。
【課題を解決するための手段】
【０００６】
この発明にかかる実装基板は、１０ＧＨｚ以上の周波数領域を含む信号を出力する出力電極と、１０ＧＨｚ以上の周波数領域を含む信号を入力する入力電極と、出力電極および入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
積層セラミックコンデンサは、さらに、
第１の端面を覆い、第１の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第１の外部電極と、
第２の端面を覆い、第２の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第２の外部電極とを備え、
複数の内部電極は、第１の外部電極に接続される第１の内部電極および第２の外部電極に接続される第２の内部電極を有し、
第１の主面、第２の主面、第１の側面および第２の側面に形成された第１の外部電極および第２の外部電極を含むそれぞれの断面で見た場合、
積層方向において第１の内部電極および第２の内部電極のうち第１の主面に最も近い位置に配置された内部電極から第１の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第１の内部電極および第２の内部電極のうち第２の主面に最も近い位置に配置された内部電極から第２の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、さらに、
幅方向において第１の内部電極および第２の内部電極のうち第１の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第１の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第１の内部電極もしくは第２の内部電極のうち第２の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第２の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が４０μｍ以下であることを特徴とする、実装基板である。
また、この発明にかかる実装基板は、１０ＧＨｚ以上の周波数領域を含む信号を出力する出力電極と、１０ＧＨｚ以上の周波数領域を含む信号を入力する入力電極と、出力電極および入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
積層セラミックコンデンサは、さらに、
第１の端面を覆い、第１の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第１の外部電極と、
第２の端面を覆い、第２の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第２の外部電極とを備え、
複数の内部電極は、第１の外部電極に接続される第１の内部電極および第２の外部電極に接続される第２の内部電極を有し、
第１の主面、第２の主面、第１の側面および第２の側面に形成された第１の外部電極および第２の外部電極を含むそれぞれの断面で見た場合、
積層方向において第１の内部電極および第２の内部電極のうち第１の主面に最も近い位置に配置された内部電極から第１の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第１の内部電極および第２の内部電極のうち第２の主面に最も近い位置に配置された内部電極から第２の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、さらに、
幅方向において第１の内部電極および第２の内部電極のうち第１の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第１の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第１の内部電極もしくは第２の内部電極のうち第２の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第２の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、
実装基板に備えられる積層セラミックコンデンサは、
積層セラミックコンデンサの複数の内部電極が実装面に対して平行になるように実装される積層セラミックコンデンサと、
積層セラミックコンデンサの複数の内部電極が実装面に対して垂直になるように実装される積層セラミックコンデンサとを含むことを特徴とする、実装基板である。
この発明にかかる実装基板では、積層方向において第１の内部電極および第２の内部電極のうち第１の主面に最も近い位置に配置された内部電極から第１の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第１の内部電極および第２の内部電極のうち第２の主面に最も近い位置に配置された内部電極から第２の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法と、
幅方向において第１の内部電極および第２の内部電極のうち第１の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第１の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第１の内部電極もしくは第２の内部電極のうち第２の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第２の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法との差が１０μｍ以下であることが好ましい。
この発明にかかる実装基板では、第１の内部電極および第２の内部電極は、複数備えられており、
第１の内部電極および第２の内部電極の積層方向に沿った寸法は、０．３μｍ以上１．０μｍ以下であり、第１の内部電極および第２の内部電極の合計枚数は、１５０枚以上３５０枚以下であることが好ましい。
この発明にかかる実装基板では、積層セラミックコンデンサの長さ方向の寸法は、０．２ｍｍ以上０．７ｍｍ以下であることが好ましい。
この発明にかかる実装基板では、第１の外部電極および第２の外部電極は、それぞれ、積層体の直上に配置された下地電極と、下地電極上に配置されためっき層とを有し、めっき層は、Ａｕからなることが好ましい。
この発明にかかる実装基板では、内部電極は、Ｃｕを含む内部電極であることが好ましい。
この発明にかかる実装基板では、内部電極は、Ｎｉを含む内部電極であることが好ましい。
【０００７】
この発明にかかる実装基板では、積層方向において第１の内部電極および第２の内部電極のうち第１の主面に最も近い位置に配置された内部電極から第１の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第１の内部電極および第２の内部電極のうち第２の主面に最も近い位置に配置された内部電極から第２の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が４０μｍ以下であり、さらに、幅方向において第１の内部電極および第２の内部電極のうち第１の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第１の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第１の内部電極もしくは第２の内部電極のうち第２の側面に最も近い位置に配置された第１の内部電極もしくは第２の内部電極の表面から第２の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が４０μｍ以下である。
【発明の効果】
【０００８】
この発明によれば、実装姿勢の違いによる挿入損失特性の変化の少ない積層セラミックコンデンサが実装された実装基板を得ることができる。
【０００９】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１０】
【図１】この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例を示す斜視図である。
【図２】図１に示す積層セラミックコンデンサの線ＩＩ−ＩＩにおける断面図である。
【図３】図１に示す積層セラミックコンデンサの線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】図１に示す積層セラミックコンデンサを製造するための一工程を示す図解図である。
【図５】図１に示す積層セラミックコンデンサを製造するための他の工程を示す図解図である。
【図６】図１に示す積層セラミックコンデンサを製造するための積層チップを示す斜視図である。
【図７】図１に示す積層セラミックコンデンサを製造するためのさらに他の工程を示す斜視図である。
【図８】図１に示す積層セラミックコンデンサの内部電極が実装面に対して平行な場合の実装基板の断面図である。
【図９】図１に示す積層セラミックコンデンサの内部電極が実装面に対して垂直な場合の実装基板の断面図である。
【図１０】図８および図９に示すそれぞれの実装基板の回路図である。
【図１１】この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の断面の電子顕微鏡写真像を示す。
【図１２】従来の実装基板に用いられる積層セラミックコンデンサの一例の断面の電子顕微鏡写真像を示す。
【発明を実施するための形態】
【００１１】
図１、図２および図３に示すように、積層セラミックコンデンサ１０は、たとえば、直方体状の積層体１２を備える。積層体１２は、積層された複数の誘電体層１４と複数の内部電極１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。
【００１２】
積層体１２の誘電体層１４の誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分に、たとえば、Ｍｎ化合物、Ｍｇ化合物、Ｃａ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの化合物と希土類元素化合物とを添加したものを用いてもよい。また、一つの誘電体層１４の積層方向ｘの寸法は、たとえば、０．５μｍ以上１０μｍ以下であることが好ましい。
【００１３】
図２および図３に示すように、積層体１２は、複数の内部電極１６として、たとえば略矩形状の複数の第１の内部電極１６ａおよび複数の第２の内部電極１６ｂを有する。複数の第１の内部電極１６ａおよび複数の第２の内部電極１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極１６ａの一端部には、積層体１２の第１の端面１２ｅに露出した露出面１８ａを有する。第２の内部電極１６ｂの一端部には、積層体１２の第２の端面１２ｆに露出した露出面１８ｂを有する。具体的には、第１の内部電極１６ａの一端部の露出面１８ａは、積層体１２の第１の端面１２ｅに露出している。また、第２の内部電極１６ｂの一端部の露出面１８ｂは、積層体１２の第２の端面１２ｆに露出している。
さらに、第１の内部電極１６ａおよび第２の内部電極１６ｂは、それぞれ、積層体１２の第１の主面１２ａおよび第２の主面１２ｂと平行である。また、第１の内部電極１６ａおよび第２の内部電極１６ｂは、積層体１２の積層方向ｘにおいて、誘電体層１４を介して、互いに対向している。
第１の内部電極１６ａおよび第２の内部電極１６ｂの個々の積層方向ｘに沿った寸法は、たとえば、０．３μｍ以上１．０μｍ以下であることが好ましい。
また、第１の内部電極１６ａおよび第２の内部電極１６ｂの合計枚数は、１５０枚以上３５０枚以下であることが好ましい。
第１の内部電極１６ａおよび第２の内部電極１６ｂは、それぞれ、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の１種を含むたとえばＡｇ−Ｐｄ合金などの合金により構成することができる。第１の内部電極１６ａおよび第２の内部電極１６ｂは、それぞれ、Ｃｕを含む内部電極またはＮｉを含む内部電極であることが好ましい。
また、第１の内部電極１６ａおよび第２の内部電極１６ｂは、それぞれ、誘電体層１４に含まれるセラミックスと同一組成系の誘電体粒子をさらに含んでいてもよい。
なお、積層体１２において、複数の第１の内部電極１６のうち最も第１の主面１２ａ側の第１の内部電極１６ａ´と第１の主面１２ａとの間に、第１の内部電極１６ａと同様に第１の端面１２ｅに露出する補助電極１７ａが形成されてもよい。さらに、積層体１２において、複数の第２の内部電極１６ｂのうち最も第２の主面１２ｂ側の第２の内部電極１６ｂ´と第２の主面１２ｂとの間に、第２の内部電極１６ｂと同様に第２の端面１２ｆに露出する補助電極１７ｂが形成されてもよい。
【００１４】
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２０が形成される。外部電極２０は、第１の外部電極２０ａおよび第２の外部電極２０ｂを有する。
積層体１２の第１の端面１２ｅ側には、第１の外部電極２０ａが形成される。第１の外部電極２０ａは、積層体１２の第１の端面１２ｅを覆い、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄの一部分を覆うように形成される。この場合、第１の外部電極２０ａは、第１の内部電極１６ａの露出面１８ａと電気的に接続される。さらに、第１の外部電極２０ａは、補助電極１７ａが形成されている場合には、補助電極１７ａとも電気的に接続される。なお、外部電極２０ａは、補助電極１７ａとは接続されていなくてもよい。
積層体１２の第２の端面１２ｆ側には、第２の外部電極２０ｂが形成される。第２の外部電極２０ｂは、積層体１２の第２の端面１２ｆを覆い、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄの一部分を覆うように形成される。この場合、第２の外部電極２０ｂは、第２の内部電極１６ｂの露出面１８ｂと電気的に接続される。さらに、第２の外部電極２０ｂは、補助電極１７ｂが形成されている場合には、補助電極１７ｂとも電気的に接続される。なお、外部電極２０ｂは、補助電極１７ｂとは接続されていなくてもよい。
【００１５】
第１の外部電極２０ａは、積層体１２側から順に、下地電極２２ａおよびめっき層２４ａを有する。同様に、第２の外部電極２０ｂは、積層体１２側から順に、下地電極２２ｂおよびめっき層２４ｂを有する。
【００１６】
下地電極２２ａおよび２２ｂは、それぞれ、焼付け層などから選ばれる少なくとも１つの層を含む。
焼付け層は、Ｓｉからなるガラスを含み、さらに、金属として、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。焼付け層は、複数層からなるものであってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、内部電極１６と同時に焼成したものであってもよく、内部電極１６を焼成した後に焼き付けたものであってもよい。
下地電極２２ａおよび２２ｂは、それぞれ、最も厚い部分の厚みが２５μｍ以上４５μｍ以下であることが好ましい。
【００１７】
めっき層２４ａおよび２４ｂは、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。
めっき層２４ａおよび２４ｂがＡｕからなる場合、導電性接着剤による実装が可能となるとともに、ワイヤボンディングのボンディング性が向上するので、好ましい。
めっき層２４ａおよび２４ｂは、それぞれ、複数層により形成されていてもよい。この場合、めっき層２４ａおよび２４ｂは、それぞれ、下層としてのＮｉめっき層および上層としてのＳｎめっき層を有する２層構造であることが好ましい。
【００１８】
この積層セラミックコンデンサ１０は、たとえば、長さ方向ｚの寸法である長さＬが０．６ｍｍ、幅方向ｙの寸法である幅Ｗが０．３ｍｍ、積層方向ｘの寸法である厚みＴが０．３ｍｍの直方体状に形成されている。積層セラミックコンデンサ１０の長さ方向ｚの寸法は、０．２ｍｍ以上０．７ｍｍ以下であることが好ましい。なお、各寸法は、寸法公差±０．０３ｍｍを含む。
【００１９】
また、この積層セラミックコンデンサ１０では、第１の内部電極１６ａおよび第２の内部電極１６ｂが、層状であり、積層体１２の第１の主面１２ａおよび第２の主面１２ｂ同士を結ぶ積層方向ｘに積層されている。
【００２０】
次に、上述の積層セラミックコンデンサ１０を製造する方法の一例について説明する。
【００２１】
まず、積層体１２の誘電体層１４を構成するためのセラミック材料を含むセラミックグリーンシート３０を用意する。
【００２２】
次に、図４に示すように、セラミックグリーンシート３０上に、導電性ペーストを印刷することによって、内部電極や補助電極となる導電パターン３２を帯状に一定間隔で形成する。なお、導電性ペーストの印刷方法は、たとえば、スクリーン印刷法、グラビア印刷法などの各種印刷法によって行うことができる。
【００２３】
そして、最初に、導電パターン３２が形成されていない複数枚のセラミックグリーンシート３０を積層する。次に、導電パターン３２が形成されている複数枚のセラミックグリーンシート３０を図５（Ａ）および（Ｂ）に示すように、内部電極となる導電パターン３２が形成された複数枚のセラミックグリーンシート３０を一定ピッチでずらして積層する。最後に、導電パターン３２が形成されていない複数枚のセラミックグリーンシート３０とを積層し、静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックを作製する。なお、補助電極となる導電パターン３２が形成されたセラミックグリーンシート３０と、その直ぐ内側の内部電極となる導電パターン３０が形成されたセラミックグリーンシート３０とは、ずらさないで積層する。
【００２４】
それから、積層ブロックを図５（Ａ）および（Ｂ）に示す仮想線３４に沿って切断することによって、積層ブロックから図６に示す生の積層チップ３６を形成する。積層ブロックの切断は、ダイシングや押切によって行うことができる。ここで、幅方向ｙにおいて、内部電極１６の表面が露出する位置で導電パターン３２を切断するため、内部電極１６の幅方向ｙの端部が積層方向ｘにおいて揃った状態になる。なお、補助電極１７ａおよび１７ｂの幅方向ｙで露出した表面も、内部電極１６の幅方向ｙで露出した表面と積層方向ｘにおいて揃った状態になる。
【００２５】
積層チップ３６の両方の側面には、図６に示すように、内部電極や補助電極となる導電パターン３２が露出している。そのため、図７に示すように、積層チップ３６の両方の側面で露出した導電パターン３２を覆うように、積層チップ３６の両方の側面を誘電体となるセラミックグリーンシート３８でそれぞれ覆う。その代わりに、積層チップ３６の両方の側面に誘電体となるセラミックスラリーを塗布してもよい。なお、積層チップ３６の両方の側面を覆うシートは、大気中に内部電極が露出していなければよく、誘電体以外の絶縁性を保てるシートで覆えていればよい。
なお、その後、そのように導電パターン３２を覆った積層チップ３６に対しては、バレル研磨などを行うことによって、角部および稜線部に丸みをつけておいてもよい。
【００２６】
そして、生の積層チップ３６の焼成を行う。この焼成工程において、誘電体層１４、第１の内部電極１６ａ、第２の内部電極１６ｂ、補助電極１７ａおよび１７ｂが焼成される。焼成温度は、使用するセラミック材料や導電性ペーストの種類により適宜設定することができる。焼成温度は、たとえば、９００℃以上１３００℃以下とすることができる。
【００２７】
それから、ディッピングなどの方法によって、焼成後の積層チップの両方の端部に、すなわち、積層体１２の両方の端部に、導電性ペーストを塗布する。
【００２８】
次に、積層体１２に塗布した導電性ペーストをたとえば６０℃以上１８０℃以下の中で１０分間熱風乾燥する。
【００２９】
その後、乾燥した導電性ペーストを焼き付けて下地電極２２ａおよび２２ｂの焼付け層を形成する。
【００３０】
それから、電解めっきにより、下地電極２２ａ上にめっき層２４ａを形成し、さらに、下地電極２２ｂ上にめっき層２４ｂを形成する。
【００３１】
以上のようにして、積層セラミックコンデンサ１０を製造する。
【００３２】
次に、図１に示す積層セラミックコンデンサ１０が実装された実装基板１００Ａについて説明する。
【００３３】
図８は、図１に示す積層セラミックコンデンサ１０の内部電極１６が実装される実装面に対して平行な場合の実装基板１００Ａの断面図である。
【００３４】
図８に示す実装基板１００Ａは、ベース基板１０２を含む。ベース基板１０２の一方主面には、出力電極１０４および入力電極１０６が、積層セラミックコンデンサ１０の第１の外部電極２０ａおよび第２の外部電極２０ｂの間隔とほぼ同じ間隔を隔てて形成される。
【００３５】
出力電極１０４は、１０ＧＨｚ以上の周波数領域を含む信号を出力する電極である。そのため、出力電極１０４には、たとえばベース基板１０２に実装されたトランス・インピーダンス・アンプ（図示せず）の出力端が、たとえばベース基板１０２に形成されたビアホール導体などを介して、電気的に接続される。このトランス・インピーダンス・アンプからの出力は、６０ＧＨｚ以下であり、低周波領域から高周波領域の周波数を含む信号が流れてくる。
【００３６】
入力電極１０６は、１０ＧＨｚ以上の周波数領域の周波数を備える信号を入力する電極である。そのため、入力電極１０６には、たとえばベース基板１０２に実装されたＩＣ（図示せず）の入力端が、たとえばベース基板１０２に形成されたビアホール導体などを介して、電気的に接続される。
【００３７】
出力電極１０４および入力電極１０６には、トランス・インピーダンス・アンプから出力された信号をＩＣに入力するために、カップリングコンデンサとしての積層セラミックコンデンサ１０が接続される。この場合、出力電極１０４には、積層セラミックコンデンサ１０の第２の外部電極２０ｂが、はんだフレット１０８によって電気的に接続される。さらに、入力電極１０６には、積層セラミックコンデンサ１０の第１の外部電極２０ａが、はんだフレット１１０によって電気的に接続される。
図８に示す実装基板１００Ａでは、内部電極１６が実装面に対して平行になるように、積層セラミックコンデンサ１０が実装される。この場合、積層セラミックコンデンサ１０は、積層体１２の第２の主面１２ｂがベース基板１０２の実装面に対向するように実装される。
【００３８】
図９は、図１に示す積層セラミックコンデンサ１０の内部電極１６が実装される実装面に対して垂直な場合の実装基板１００Ｂの断面図である。
【００３９】
図９に示す実装基板１００Ｂは、図８に示す実装基板１００Ａと比べて、積層セラミックコンデンサ１０の実装方向が異なる。
図９に示す実装基板１００Ｂでは、内部電極１６が実装面に対して垂直になるように、積層セラミックコンデンサ１０が実装される。この場合、積層セラミックコンデンサ１０は、積層体１２の第２の側面１２ｄがベース基板１０２の実装面に対向するように実装される。
【００４０】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂは、それぞれ、図１０に示す回路を有する。
【００４１】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂに実装された積層セラミックコンデンサ１０では、それぞれ、第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄに形成された外部電極２０を含み、積層方向ｘおよび幅方向ｙを含む断面で見た場合、積層方向ｘにおいて複数の内部電極１６のうち第１の主面１２ａに最も近い位置に配置された第１の内部電極１６ａ´から第１の主面１２ａ側の外部電極２０の表面までの積層方向ｘに沿った寸法のうち最も長い寸法が４０μｍ以下となるように、内部電極１６が配置されている。
同様に、積層方向ｘにおいて複数の内部電極１６のうち第２の主面１２ｂに最も近い位置に配置された第２の内部電極１６ｂ´から第２の主面１２ｂ側の外部電極２０の表面までの積層方向ｘに沿った寸法のうち最も長い寸法が４０μｍ以下となるように内部電極１６が配置されている。加えて、幅方向ｙにおいて複数の内部電極１６のうち第１の側面１２ｃに最も近い位置に配置された内部電極１６の表面から第１の側面１２ｃ側の外部電極２０の表面までの幅方向ｙに沿った寸法のうち最も長い寸法が、４０μｍ以下となるように、内部電極１６が配置されている。同様に、幅方向ｙにおいて複数の内部電極１６のうち第２の側面１２ｄに最も近い位置に配置された内部電極１６の表面から第２の側面１２ｄ側の外部電極２０の表面までの幅方向ｙに沿った寸法のうち最も長い寸法が４０μｍ以下となるように、内部電極１６が配置されている。
すなわち、図８に示すように、たとえば、内部電極１６と外部電極２０の表面との間の積層方向ｘに沿った寸法Ｈ１が４０μｍ以下となるように、内部電極１６が配置されており、図９に示すように、たとえば、内部電極１６と外部電極２０の表面との間の幅方向ｙに沿った寸法Ｈ２が４０μｍ以下となるように、内部電極１６が配置されている。なお、補助電極が形成されている場合は、補助電極からの距離とする。
このように実装基板１００Ａあるいは実装基板１００Ｂに配置された出力電極１０４から積層セラミックコンデンサ１０までの信号が流れる経路および積層セラミックコンデンサ１０から入力電極１０６までの信号が流れる経路を短くすることができる。したがって、等価直列インダクタンスを低くすることができる。このことは、信号の周波数が、１０ＧＨｚ以上で顕著に現れ、２０ＧＨｚ以上でより顕著になる。
なお、ここで、外部電極２０は、下地電極と下地電極上に配置されためっき層とを含む場合があるが、外部電極２０の表面までの寸法や距離には、はんだにより溶けるＳｎのめっき層を含めていない。
上述のような寸法や距離とするためには、内部電極が形成されていないセラミックグリーンシート３０の厚さや積層する枚数、セラミックグリーンシート３８の厚さなどを調整すればよい。
したがって、図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂは、それぞれ、挿入損失特性の変化の少ない積層セラミックコンデンサ１０が実装された実装基板となる。
【００４２】
ここで、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例と、従来の実装基板に用いられる積層セラミックコンデンサの一例とを比べてみる。
図１１は、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の断面の光学顕微鏡による写真像を示し、図１２は、従来の実装基板に用いられる積層セラミックコンデンサの一例の断面の光学顕微鏡による写真像を示す。
図１１および図１２において、最も外側の白色部分が外部電極を示し、外部電極の内側の白色部分が積層体の外殻を示し、積層体において内部の多層の白色部分が内部電極を示す。それ以外の灰色部分が誘電体層を表している。
図１１および図１２から明らかなように、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の方が、従来の実装基板に用いられる積層セラミックコンデンサの一例よりも、内部電極が外部電極に接近して形成されていることがわかる。
【００４３】
図８に示す実装基板１００Ａでは、流れる信号は６０ＧＨｚまでの幅広い周波数を有し、特に１０ＧＨｚ以上で本発明の効果を奏し、２０ＧＨｚ以上でさらに高い効果を奏する。図８中、矢印は、信号の流れを表している。信号が１０ＧＨｚ以上で、本発明による効果を奏するが、２０ＧＨｚ以上ではより顕著になる。
図８に示す実装基板１００Ａでは、特に、第２の主面１２ｂ側の外部電極２０の厚みと最も第２の主面１２ｂ側の内部電極１６および外部電極２０間の距離との合計値が、４０μｍ以下であるため、等価直列インダクタンスを抑制することができる。
【００４４】
図９に示す実装基板１００Ｂでも、図８に示す実装基板１００Ａと同様に、流れる信号は、６０ＧＨｚまでの幅広い周波数を有し、特に１０ＧＨｚ以上で本発明の効果を奏し、２０ＧＨｚ以上でさらに高い効果を奏する。図９中、矢印は、信号の流れを表している。信号が１０ＧＨｚ以上で、本発明による効果を奏するが、２０ＧＨｚ以上ではより顕著になる。
図９に示す実装基板１００Ｂでは、特に、第２の側面１２ｄ側の外部電極２０の厚みと最も第２の側面１２ｄ側の内部電極１６の端部および外部電極２０間の距離との合計値が、４０μｍ以下であるため、等価直列インダクタンスを抑制することができる。
【００４５】
さらに、図９に示す実装基板１００Ｂでは、内部電極１６の幅方向ｙの表面が、セラミックグリーンシート３８からなる誘電体層１４の部分を取り除いた場合に積層体１２の側面から０μｍ以上２μｍ以下の間にあり、内部電極１６の幅方向ｙの表面は、積層方向ｘにおいてほぼ揃っている。このような内部電極１６の幅方向ｙの表面と積層体１２の側面からの距離を調整するには、セラミックグリーンシート３８の厚さなどを調整すればよい。
そのため、図９に示すように、内部電極１６を実装面に対して垂直に配置した場合、高周波領域の信号が、主として内部電極１６の幅方向ｙの表面近傍を通過するが、積層方向ｘにおいてほぼ揃っているため、積層セラミックコンデンサ１０間での等価直列インダクタンスのばらつきを抑制できる。したがって、挿入損失特性のばらつきを抑制できる。
すなわち、従来の実装基板では、一般的な積層セラミックコンデンサが用いられているが、このような一般的な積層セラミックコンデンサにおいては、積層時にずれが生じるため、内部電極の幅方向の表面の位置が、積層方向ｘにおいてばらついている。そのばらつきは積層セラミックコンデンサ間で制御することが難しく、積層セラミックコンデンサ間で等価直列インダクタンスに違いが出てしまう。すなわち、内部電極の幅方向の表面が、積層方向においてばらついていると、高周波領域の信号が通る内部電極の幅方向の端部と実装面との距離がばらつくということであり、等価直列インダクタンスがばらついてしまう。そのため、挿入損失特性にばらつきが生じてしまう。
それに対して、図９に示す実装基板１００Ｂでは、内部電極１２の幅方向ｙの端部が積層方向ｘにおいて揃っているため、等価直列インダクタンスがばらつきにくく、挿入損失特性がばらつきにくい。このことは、信号の周波数が、１０ＧＨｚ以上で顕著に現れ、２０ＧＨｚ以上でより顕著になる。
【００４６】
ここで、再び図１１および図１２を参照すると、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の方が、従来の実装基板に用いられる積層セラミックコンデンサの一例よりも、内部電極の幅方向の端部が、積層方向において揃っていることがわかる。
【００４７】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、実装面に平行に積層セラミックコンデンサが実装された場合の第１の内部電極１６ａ´と第１の主面１２ａ側の外部電極２０の表面までの積層方向ｘに沿った寸法のうち最も長い寸法、第２の内部電極１６ｂ´から第２の主面１２ｂ側の外部電極２０の表面までの積層方向ｘに沿った寸法のうち最も長い寸法、複数の内部電極１６のうち第１の側面１２ｃに最も近い位置に配置された内部電極１６の表面から第１の側面１２ｃ側の外部電極２０の表面までの幅方向ｙに沿った寸法のうち最も長い寸法および第２の側面１２ｄに最も近い位置に配置された内部電極１６の表面から第２の側面１２ｄ側の外部電極２０の表面までの幅方向ｙに沿った寸法のうち最も長い寸法のそれぞれの寸法の差が１０μｍ以下であるため、積層セラミックコンデンサ１０がどの方向に実装されたとしても、等価直列インダクタンスを低くすることができ、より高周波領域で安定した挿入損失特性を得ることができる。このことは、信号の周波数が、１０ＧＨｚ以上で顕著に現れ、２０ＧＨｚ以上でより顕著になる。したがって、図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂは、それぞれ、挿入損失特性の変化の少ない積層セラミックコンデンサ１０が実装された実装基板となる。
なお、ここで、外部電極２０は、下地電極と下地電極上に配置されためっき層とを含む場合があるが、外部電極２０の表面までの寸法には、はんだにより溶けるＳｎのめっき層を含めていない。
上述のような寸法間の差とするためには、セラミックグリーンシート３０の厚さや積層する枚数、セラミックグリーンシート３８の厚さなどを調整すればよい。
【００４８】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、複数の内部電極１６の個々の積層方向ｘに沿った寸法が０．３μｍ以上１．０μｍ以下であり、複数の内部電極１６の合計枚数が１５０枚以上３５０枚以下であることが好ましい。
内部電極１６の積層方向ｘに沿った寸法が１．０μｍより大きくなると、積層セラミックコンデンサ１０のサイズ増大を抑制するには、内部電極１６の合計枚数を減らす必要があり、静電容量が低下する。静電容量が低下すると、高周波の信号が通過しにくくなる。逆に、内部電極１６の積層方向ｘに沿った寸法が０．３μｍより小さいということは、内部電極１６の誘電体層１４を覆う面積が小さくなるということであり、高周波の信号が通る通り道が減るということであり、等価直列抵抗が増大する。等価直列抵抗が増大すると、高周波領域の信号が通過しにくくなる。
また、内部電極１６の合計枚数が３５０枚より多くなると、積層セラミックコンデンサ１０のサイズ増大を抑制することができない。逆に、内部電極１６の合計枚数が１５０枚より少なくなると、静電容量が低下するということであり、高周波の信号が通過しにくくなる。
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、挿入損失は、等価直列インダクタンスおよび等価直列抵抗を主とする複合した要因により決定される。そのため、複数の内部電極１６の個々の積層方向ｘに沿った寸法が０．３μｍ以上１．０μｍ以下とし、複数の内部電極１６の合計枚数を１５０枚以上３５０枚以下とすることによって、等価直列抵抗が高くなることを抑制できる。高周波領域において、等価直列抵抗は挿入損失に影響し、高周波領域での等価直列抵抗を低く抑えることで挿入損失低下を抑制できる。
【００４９】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、積層セラミックコンデンサ１０の長さ方向ｚの寸法である長さＬが挿入損失に影響する。積層セラミックコンデンサ１０の長さ方向ｚの寸法が短くなればなるほど、等価直列インダクタンスが低下するため、挿入損失が下がる傾向にある。そのため、積層セラミックコンデンサ１０の長さ方向ｚの寸法は、０．６ｍｍ以下が好ましい。この寸法が０．６ｍｍを上回ると、信号が通過する経路が長くなり、等価直列インダクタンスが増大する。
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、積層セラミックコンデンサ１０の長さ方向ｚの寸法が０．２ｍｍ以上０．７ｍｍ以下の場合、より小型化サイズで広帯域の積層セラミックコンデンサ１０を実装することができる。
なお、積層セラミックコンデンサ１０の長さ方向ｚの寸法には、外部電極２０の厚みを含んでいる。
【００５０】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、第１の外部電極２０ａが積層体１２の直上に配置された下地電極２２ａと下地電極２２ａ上に配置されためっき層２４ａを有する。第２の外部電極２０ｂが積層体１２の直上に配置された下地電極２２ｂと下地電極２２ｂ上に配置されためっき層２４ｂを有する。また、めっき層２４ａおよび２４ｂがＡｕからなる場合、積層セラミックコンデンサ１０の導電性接着剤による実装が可能となるとともに、ワイヤボンディングによる実装も可能となる。
【００５１】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、内部電極１６がＣｕを含む内部電極である場合、挿入損失を小さくすることができ、高周波領域において周波数特性が良好である。
【００５２】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、内部電極１６がＮｉを含む内部電極である場合、Ｎｉは高融点であるため、積層チップの焼成の際、積層チップの誘電体材料の選択の自由度が高くなる。
【００５３】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂでは、それぞれ、内部電極１６の積層方向ｘにおける寸法が、幅方向ｙにおいてほぼ一様な大きさである。具体的には、内部電極１６の幅方向ｙの端部から５μｍ幅方向ｙの内側に入った部分までの部分を内部電極１６の端部分１６ｃ（図３参照）とすると、内部電極１６の端部分１６ｃにおいて幅方向ｙの内側の積層方向ｘにおける寸法と、内部電極１６の幅方向ｙの中央部１６ｄ（図３参照）の積層方向ｘにおける寸法との差は、中央部１６ｄの積層方向ｘにおける寸法を基準にして±５％以内である。
上述のように、内部電極１６が実装面に対して垂直方向に配置される場合、高周波成分は内部電極１６の端部分１６ｃを通る。
一般的に、積層セラミックコンデンサにおいて、内部電極の幅方向の中央部の内部電極の誘電体層を覆う割合は、内部電極の幅方向の端部分より高い。
しかしながら、図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂに用いられる積層セラミックコンデンサ１０のように、内部電極１６の厚みがほぼ一様な大きさであるということは、内部電極１６の誘電体層１４を覆う割合が、ほぼ一定であるということであり、端部分１６ｃにおいても内部電極１６の誘電体層１４を覆う割合が高くなるということである。つまり、高周波領域の信号が通過しやすい端部分１６ｃにおいて、等価直列抵抗が減少するということであり、高周波領域での挿入損失の減少を抑制できる。
なお、内部電極１６の合計枚数が１５０枚より下回る場合では、特に内部電極１６が垂直方向に配置される場合、高周波領域の信号が通過できる内部電極１６の数が減ってしまい、高周波領域における挿入損失が増大してしまう。
【００５４】
図８に示す実装基板１００Ａおよび図９に示す実装基板１００Ｂに用いられる積層セラミックコンデンサ１０の静電容量は、０．１μＦ以上が好ましい。積層セラミックコンデンサ１０の静電容量が０．１μＦを下回ると、低周波領域の信号が通過しにくくなる。なお、積層セラミックコンデンサ１０の静電容量は、１μＦより大きい場合が、内部電極の枚数が増えているため、より等価直列抵抗を低く抑えることができ、しかも、静電容量が大きいため、低周波領域で信号を通しやすくなり、広帯域に適用しやすいので、０．１μＦ以上である場合より好ましい。なお、静電容量については、ＥＩＡ規格により温度が２５℃時点での静電容量である。
【００５５】
上述における内部電極１６の枚数および積層方向ｘにおける寸法は、積層体１２の長さ方向ｚの中央部において、幅方向ｙおよび積層方向ｘを含む断面が露出するように研磨して、内部電極１６を露出させて、光学顕微鏡で測定する。
なお、測定する際、内部電極１６の研磨ダレが生じないように表面処理を行っておく。また、内部電極１６の積層方向ｘにおける寸法を測定する際、内部電極１６が欠損している部分は測定から除外しておく。ここで、内部電極１６の積層方向ｘにおける寸法とは、幅方向ｙにおいて、５点均等に測定点を、積層方向ｘにおいて各層から均等に５層分抽出して、その平均値を内部電極１６の積層方向ｘにおける寸法とする。
内部電極１６の枚数は、断面に露出した内部電極１６の枚数を計測する。なお、上下層の補助電極１７ａおよび１７ｂは、内部電極１６の枚数に含めない。
また、そのほかの各寸法や距離は、実装された積層セラミックコンデンサ１０とベース基板１０２を一緒に断面研磨し、光学顕微鏡で断面を観察することで確認できる。
【００５６】
（実験例）
実施例の実装基板、比較例１の実装基板、比較例２の実装基板および比較例３の実装基板をそれぞれ作成した。
実施例では、図８に示すように積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板と、図９に示すように積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板とを作成した。
比較例１では、積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板を作成した。
比較例２では、積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板を作成した。
比較例３では、積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板と、積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板とを作成した。
実施例、比較例１、比較例２および比較例３の各実装基板に用いられる各積層セラミックコンデンサの大きさ、静電容量、幅方向における寸法および積層方向における寸法を表１に示す。
【００５７】
【表１】
2017017310.tif 000003
【００５８】
ここで、幅方向における寸法とは、積層セラミックコンデンサの幅方向において、ベース基板に形成される電極に最も近い内部電極の幅方向における端部から外部電極の表面までの距離をあらわす。なお、内部電極には、補助電極を含めない。また、外部電極の表面までの距離とは、外部電極の下地電極の表面までの距離をいい、めっき層は含めない。
また、積層方向における寸法とは、積層セラミックコンデンサの積層方向において、ベース基板に形成される電極に最も近い内部電極から外部電極の表面までの距離をあらわす。ここでも、内部電極には、補助電極を含めない。また、外部電極の表面までの距離とは、外部電極の下地電極の表面までの距離をいい、めっき層は含めない。
【００５９】
そして、各実装基板について、高周波プローブとネットワークアナライザーを用いて、信号周波数に対する挿入損失特性を測定した。この場合、挿入損失特性として、１０ＧＨｚ、２０ＧＨｚ、３０ＧＨｚおよび３５ＧＨｚの各周波数での利得（ｄＢ）を測定した。表１には、これらの測定結果も示す。なお、実施例の測定結果としては、内部電極の配置が異なる２種類の実装基板の測定結果のうちの小さい方の測定結果を示す。また、比較例３の測定結果としては、内部電極の配置が異なる２種類の実装基板の測定結果のうちの大きい方の測定結果を示す。
表１に示す測定結果の評価について、内部電極が実装面に対して、垂直の場合でも、平行の場合でも、挿入損失特性が０．５ｄＢより大きい場合を「×」で示し、０．５ｄＢ以下である場合を「○」で示す。なお、０．５ｄＢの判断基準については、実装基板の使用状況によるものである。
表１に示す測定結果および評価より、比較例１、比較例２および比較例３のいずれの実装基板でも、１０ＧＨｚ、２０ＧＨｚ、３０ＧＨｚおよび３５ＧＨｚのすべての周波数において０．５ｄＢ以下である挿入損失特性が得られないが、実施例の実装基板では、１０ＧＨｚ、２０ＧＨｚ、３０ＧＨｚおよび３５ＧＨｚのすべての周波数において０．５ｄＢ以下である挿入損失特性が得られることがわかる。
【００６０】
上述の実装基板１００Ａおよび１００Ｂでは、積層体１２の第２の主面１２ｂまたは第２の側面１２ｄがベース基板１０２の実装面に対向するように、積層セラミックコンデンサ１０が実装されているが、積層体１２の第１の主面１２ａまたは第１の側面１２ｃがベース基板１０２の実装面に対向するように、積層セラミックコンデンサ１０が実装されてもよい。
【００６１】
また、上述の実装基板１００Ａおよび１００Ｂでは、積層セラミックコンデンサ１０の第１の外部電極２０ａが入力電極１０６に接続され、第２の外部電極２０ｂが出力電極１０４に接続されているが、積層セラミックコンデンサ１０の第１の外部電極２０ａが出力電極１０４に接続され、第２の外部電極２０ｂが入力電極１０６に接続されてもよい。
【００６２】
さらに、上述の実装基板１００Ａおよび１００Ｂでは、積層セラミックコンデンサ１０の積層体１２の積層方向ｘにおいて、１つの第１の内部電極１６ａと１つの第２の内部電極１６ｂとが外側に配置されているが、２つの第１の内部電極１６ａが外側に配置されてもよく、または、２つの第２の内部電極１６ｂが外側に配置されてもよい。
【００６３】
上述の実施の形態では、特定の構成を有する積層セラミックコンデンサが実装された実装基板を例にして説明したが、この発明にかかる積層セラミックコンデンサが実装された実装基板の構成は、特許請求の範囲によって規定される構成の範囲内で任意に変更されてもよい。
【産業上の利用可能性】
【００６４】
この発明にかかる実装基板は、特にたとえばカップリングコンデンサとしての積層セラミックコンデンサが実装された実装基板として好適に用いられる。
【符号の説明】
【００６５】
１０  積層セラミックコンデンサ
１２  積層体
１２ａ  第１の主面
１２ｂ  第２の主面
１２ｃ  第１の側面
１２ｄ  第２の側面
１２ｅ  第１の端面
１２ｆ  第２の端面
１４  誘電体層
１６  内部電極
１６ａ  第１の内部電極
１６ｂ  第２の内部電極
１６ｃ  端部分
１６ｄ  中央部
１８ａ、１８ｂ  露出面
２０  外部電極
２０ａ  第１の外部電極
２０ｂ  第２の外部電極
２２ａ、２２ｂ  下地電極
２４ａ、２４ｂ  めっき層
３０  セラミックグリーンシート
３２  導電パターン
３４  仮想線
３６  積層チップ
３８  セラミックグリーンシート
１００Ａ、１００Ｂ  実装基板
１０２  ベース基板
１０４  出力電極
１０６  入力電極
１０８、１１０  はんだフィレット
Ｈ１  内部電極と外部電極の表面との間の積層方向に沿った寸法
Ｈ２  内部電極と外部電極の表面との間の幅方向に沿った寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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