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　特願２００５−２２０８２９「ショットキー障壁貫通単電子トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成１８年　６月２２日出願公開、特開２００６−１６５５０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１７年７月２９日（パリ条約による優先権主張２００４年１２月３日、大韓民国）の出願であって、平成２１年７月２３日付けの拒絶査定に対し同年１１月２７日に審判請求がされたものであり、その請求項１に係る発明は、平成２０年１２月１０日に提出された手続補正書における特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下「本願発明」という。） 
「基板上に形成された絶縁層と、
　前記絶縁層上の所定の領域に形成され、単電子トランジスタの量子点として使用されるチャネル領域とソース／ドレイン領域とに分離され、前記ソース／ドレイン領域の少なくとも一部分は所定の金属によりシリサイド化されて前記チャネル領域とショットキー接合が形成され、これを通じてソース及びドレイン間のトンネリング障壁が形成される半導体層と、
　前記チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極と、
　前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜と、
　前記結果物の全体上部面に前記ゲート電極及び前記ソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターンと、
　露出した前記ゲート電極及び前記ソース／ドレイン領域上に形成された金属配線と、
　を備えていることを特徴とするショットキー障壁貫通単電子トランジスタ。」
　
２．引用例の記載と引用発明
（１）FUJISHIMA M et al.，Proposal of a Schottky-Barrier SET Aiming at a Future Integrated Device，IEICE TRANSACTIONS ON ELECTRONICS，日本，Institute of Electronics, Information, and Communication Engineers，１９９７年７月，VOL. E80-C NO.7，P. 881-885
　原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成９年７月に頒布された「FUJISHIMA M et al.，Proposal of a Schottky-Barrier SET Aiming at a Future Integrated Device，IEICE TRANSACTIONS ON ELECTRONICS，日本，Institute of Electronics, Information, and Communication Engineers，１９９７年７月，VOL. E80-C NO.7，P. 881-885」（以下「引用例１」という。）には、Fig.１ないしFig.６とともに次の事項が記載されている（下線は当審で付加したもの。以下同じ）。
　
（ａ）「SUMMARY  The performances of an SET required for integration are discussed. Conventional SETs had several problems such as ….  To overcome these problems, a new SET utilizing Schottky barriers as tunnel junctions is proposed.…」
「要約　集積が要求されるＳＥＴの性能が議論される。従来のＳＥＴには…のような課題があった。これらの課題を克服すべく、トンネル接合としてのショットキー障壁を利用した新規なＳＥＴが提案される。…」（審決注：合議体において翻訳。以下同じ。）
（ｂ）「A single electron transistor (SET)[1] as a basic element of a single-electron circuit was experimentally fabricated using metal[2]-[7], silicon[8]-[12] and compound semiconductor[13]-[19]. About the integration of single electron devices, however, only a memory utilizing single-electron trap were fabricated[20] and no other integrated circuits using single electron transistors as switching devices or amplifiers have been successfully fabricated although many basic ideas about a single electron circuit were proposed[21]-[33]. …. In this study, the devices structure suitable for an SET is discussed to satisfy the performances required for an integrated device.… After the discussion, a silicon Schottky SET applying a conventional Schottky MOS-FET [36]、[37] to a single electron device utilizing SOI (Silicon On Insulator) strucuture is proposed.」（p.881左欄第13行〜右欄第5行）
「単電子回路の基本素子としての単電子トランジスタ（ＳＥＴ）[1]は、金属[2]-[7]、シリコン[8]-[12]及び化合物半導体[13]-[19]を用いて試験的に作成されている。しかしながら、単電子デバイスの集積化に関しては、単電子捕獲を利用するメモリのみが作成されており[20]、スイッチングデバイスあるいは増幅器としての単電子トランジスタを用いたその他の集積回路については、単電子回路に関する多数の基本的なアイデアが提案されているものの、その作成は成功していない。…。この研究では、ＳＥＴに適したデバイス構造が、集積化デバイスに要求される性能を満足させるように、議論される。…。その議論の後、
ＳＯＩ（絶縁体上のシリコン）を利用した単電子デバイス
（ｃ）「3.　Schottky Tunnel Barrier Transistor
  According to the discussion in Sect. 2, a semiconductor SET with a gate-overlapping strucure is advantageous both to obtain enough gain and to improve leakage characteristics. The electrodes of source, drain and gate, however, should be made of metal in order to reduce parasitic resistances.…. Consequently, we propose a new SET with Schottky barriers at source and drain. By using the proposed SET, the problems about voltage gain and leakage are not only overcome but the tunnel junctions utilizing abrupt hetero-junctions are also more suitable to micro-device structure than those utilizing sluggissh barriers at depletion layer.
  The structure of the proposed Schottky-barrier SET is shown in Fig. 4. The SET can be fabricated by patterning an undoped silicon quantum wire on an SOI substrate and forming silicide source, drain and gate simultaneously by self-aligned silicide process. Ion implantation process, which is required to form source and drain of a conventional MOSFET, is omitted for this process.」（p.882右欄第17行〜p.883左欄第24行）
「３．　
ショットキートンネル障壁トランジスタ
　第２節での議論によれば、ゲート重複構造の半導体ＳＥＴは十分な利得を得るためと漏れ特性を改善するための両者に有利である。しかし、ソース、ドレイン及びゲート電極は寄生抵抗を低減するために金属で作成するべきである。…。したがって、我々は
ソースとドレインにショットキー障壁を有する新規なＳＥＴ
急峻なヘテロ接合を利用するトンネル接合は
微細デバイスにさらに適してもいる
　その提案されたショットキー障壁ＳＥＴの構造は図４に示されている。ＳＥＴは、
ＳＯＩ基板上のドープされないシリコン量子ワイヤをパターニングし、自己整合シリサイドプロセスによってシリサイドソース、ドレイン及びゲートを同時に形成することによって作成する
（ｄ）「The voltage-current characteristics of both a conventional metal SET and the proposed Schottky-barrier SET are shown in Fig. 5.  The leakage of the Schottky SET with VGS under 0.4 V is much less than that of the conventional SET although the leakage of the both SETs increases gradually with increasing VDS.」（p.883左欄第36〜41行）
「従来の金属ＳＥＴと提案されたショットキー障壁ＳＥＴ両者の電圧−電流特性が図５に示されている。両者ＳＥＴの漏れはＶDSの増加とともに徐々に増加するが、０．４V以下のＶGSを有するショットキーＳＥＴの漏れは従来のＳＥＴの漏れよりもずっと少ない」
（ｅ）「In Fig. 6 blockade regions of both the metal SET and the Shottky SET are shown, …. When VGS is close to zero, neither electron nor hole tunnels into the channel corresponding to the center island in the conventional SET.」（p.883左欄第41〜右欄第6行）
「図６には金属ＳＥＴとショットキーＳＥＴ両者のブロッケード領域が示されており、…。ＶGSがゼロに近づくとき、従来のＳＥＴにおける中央島に対応するチャネル内には、電子もホールもトンネルしない。」
（ｆ）「Fig. 4  Cross section model view of a proposed SET with Schottky source and drain.」（p.883左欄Fig. 4の説明）
「図４　提案されたショットキーソースとドレインを有するＳＥＴの横断面モデルの説明」
（ｇ）「Fig. 5  IDS-VGS characteristics of SETs calculated at temperature of 10K. (a)The conventional SET shown in Fig. 1, where …, and (b)the proposed Schottky-barrier SET, where gate length is 20 nm, gate width is 20 nm, gate oxide thickness is 3 nm, SOI thickness is 10 nm and Schottky barrier height is 0.2 eV.」（p.883右欄Fig. 5の説明）
「図５　１０Kの温度において計算されたＳＥＴのＩDS−ＶGS特性。(a)図１に示される従来のＳＥＴ、その…、並びに(b)提案されたショットキー障壁ＳＥＴ、そのゲート長は２０ｎｍ、ゲート幅は２０ｎｍ、ゲート酸化物の厚みは３ｎｍ、ＳＯＩの厚みは１０ｎｍ及びショットキー障壁高さは０．２ｅＶである。」
（ｈ）Fig.4（「図４」）には、Silicon substrate（「シリコン基板」）上にInsulator（「絶縁体」）が形成され、その上に、Channel（「チャネル」）を含む領域の左右両側を挟んでShottky contact（「ショットキーコンタクト」）が形成され、右側のShottky contact（「ショットキーコンタクト」）の右にSilicide（「シリサイド」）及びSilicon（「シリコン」）が順に形成され、当該Silicide（「シリサイド」）上にDrain（「ドレイン」）が接しており、さらに、Channel（「チャネル」）の上方にはGate（「ゲート」）が、その全周囲に形成された膜を介して、その左右をSouece（「ソース」）とDrain（「ドレイン」）から挟まれるように形成されているトランジスタが、見て取れる。
　
（２）引用発明
　引用例１の上記（ｂ）及び（ｃ）の記載事項並びに図４を勘案すると、引用例１には、絶縁体上に形成されたチャネルを含む領域と、当該チャネルを含む領域を挟んで形成されたシリサイドソース及びドレインとを備えており、前記シリサイドソース及びドレインは自己整合シリサイドプロセスによって同時に形成され、ソースとドレインにショットキー障壁が形成されているショットキートンネル障壁単電子トランジスタが記載されているものと認められる。
　よって、引用例１の上記（ａ）ないし（ｇ）の記載事項及び図示（特に、図４）の内容を総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「ソースとドレインにショットキー障壁を有する単電子トランジスタであって、シリコン基板上に形成された絶縁体と、前記絶縁体上に形成されたチャネルを含む領域と、当該チャネルを含む領域を挟んで形成されたシリサイドソース及びドレインとを備えており、前記絶縁体上のドープされないシリコン量子ワイヤをパターニングし、自己整合シリサイドプロセスによってシリサイドソース、ドレイン及びゲートを同時に形成することによって作成されたショットキートンネル障壁単電子トランジスタ。」
　
（３）なお、請求人は、審判請求の理由において、
「ｂ）引用文献の説明
　…
　引用文献２（審決注：「引用例１」）には、ショットキー接合を利用した単電子トランジスタに対する理論的な予測特性が開示されており、シリサイドによるショットキー接合の利用について記載されていますが、単電子トランジスタの具体的構造及び製造方法について直接記載されておりません。」、
「ｃ）本願発明と引用文献との対比
　本願発明では、ショットキー障壁の間の距離、即ちソース／ドレイン領域間の距離を例えば約１０ｎｍ以下というように縮小して単電子トランジスタの量子点を形成します。そして、この単電子トランジスタの量子点で生ずる量子力学的なエネルギ準位を利用して共鳴トンネル現象により単電子輸送を行うというものです。
　引用文献１、２（審決注：「引用例２、引用例１」）には、いずれもショットキー障壁トランジスタについて記載されていますが、ショットキー障壁の間の距離を縮小して単電子トランジスタの量子点を形成することを可能にするための構成については、全く開示しておりません。
　従いまして、引用文献１、２にそれぞれ開示された技術によれば、量子点を形成するためにはＰＡＤＯＸのような従来用いられていた工程が必要となります。」と主張している。
　
　しかし、上記「２．（１）（ｃ）」に記載のとおり、引用例１には、単電子トランジスタの構造及び製造方法について、「その提案されたショットキー障壁ＳＥＴの構造は図４に示されている。ＳＥＴは、ＳＯＩ基板上のドープされないシリコン量子ワイヤをパターニングし、自己整合シリサイドプロセスによってシリサイドソース、ドレイン及びゲートを同時に形成することによって作成することができる。イオン注入プロセスが、従来のＭＯＳＦＥＴのソース及びドレインを形成するのに必要とされるが、このプロセスでは省略される。」と記載されており、図４には、「提案されたショットキーソースとドレインを有するＳＥＴの横断面モデルの説明」が図示されている。
　また、引用例１の図５には、計算されたＳＥＴについて、「(b)提案されたショットキー障壁ＳＥＴ、そのゲート長は２０ｎｍ、ゲート幅は２０ｎｍ、ゲート酸化物の厚みは３ｎｍ、ＳＯＩの厚みは１０ｎｍ及びショットキー障壁高さは０．２ｅＶである。」と記載されている。
　しかも、単電子トランジスタにおいて、ソースとドレインに挟まれる領域であるチャネル領域、すなわち当該分野において「島」と呼ばれる領域は、量子効果を奏する程度に十分小さく形成され、エネルギー準位が離散的に形成される領域である。
　したがって、請求人の上記主張は失当である。
　
（４）特開２００４−１４０２６２号公報
　原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である特開２００４−１４０２６２号公報（以下「引用例２」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図１ないし図１７とともに以下の事項が記載されている。　
（ａ）「【０００１】
【発明の属する技術分野】
本発明は、
半導体からなるチャネルに対してソース及びドレインがショットキー接合された電界効果型トランジスタ
（ｂ）「【００２２】
本実施形態においては、図４（ａ）に示すように、
基板として、Ｓｉ基板等の半導体基板１３上に、絶縁層１４及びシリコン層１５が形成されたＳＯＩ基板１２を使用する
素子活性領域内において、シリコン層１５上に、ゲート絶縁膜３、ゲート電極４及びサイドウォール５を形成する
（ｃ）「【００２４】
次いで、図４（ｃ）に示すように、
全面に金属膜６を順次堆積する
【００２５】
続いて、例えば、４００℃で３０分間程度の
熱処理を行うことにより、金属膜６とシリコン層１５とを反応させる
この結果、図５（ａ）に示すように、絶縁層１４上に、シリコンと金属との化合物膜８が形成される
【００２６】
その後、図５（ｂ）に示すように、金属膜６の未反応の部分を除去する。
【００２７】
次に、図５（ｃ）に示すように、
全面に金属膜７を順次堆積する
【００２８】
次いで、例えば、４００℃乃至７００℃で３０分間程度の
熱処理を行うことにより、金属膜７と化合物膜８中のシリコンとを反応させる
この結果、図６（ａ）に示すように、絶縁層１４上に、シリコンと金属との化合物膜９が形成される
【００２９】
続いて、図６（ｂ）に示すように、金属膜７の未反応の部分を除去する。
【００３０】
その後、図６（ｃ）に示すように、
層間絶縁膜１１、ソース配線１０Ｓ、ゲート配線１０Ｇ及びドレイン配線１０Ｄ
【００３１】
このようにして製造された半導体装置の構造は、第１の実施形態と同様に、
ショットキー・ソース／ドレインＭＯＳＦＥＴにおいて、ソース及びドレインに、ショットキーバリア変調用のＥｒＳｉ又はＰｔＳｉ等からなる化合物膜８だけでなく、この化合物膜８とソース配線１０Ｓ及びドレイン配線１０Ｄとの間に化合物膜９が形成されている
　
　よって、引用例２の上記（ａ）ないし（ｃ）の記載事項及び図示（特に、図４〜６）の内容を総合すれば、引用例２には以下の技術が開示されている。
「Ｓｉ基板１３上に形成された絶縁層１４と、ソース及びドレインの少なくとも一部分にシリコンと金属との化合物膜８，９が形成され、チャネルに対してソース及びドレインがショットキー接合されているシリコン層１５と、シリコン層１５上に順次形成されたゲート絶縁膜３及びゲート電極４と、前記ゲート絶縁膜３及びゲート電極４の両側壁に形成されたサイドウォール５と、これら結果物の全体上部面にゲート電極４及びソース／ドレインの一部分が露出するように形成された層間絶縁膜１１と、露出した前記ゲート電極４並びに前記ソース／ドレイン上に形成されたソース配線１０Ｓ及びドレイン配線１０Ｄとを備えている電界効果型トランジスタ。」
　
３．対比
　本願発明と引用発明とを対比する。
（ａ）引用発明の「シリコン基板」、「絶縁体」は、それぞれ本願発明の「基板」、「絶縁層」に相当する。
　
（ｂ）引用発明は、「前記絶縁体上のドープされないシリコン量子ワイヤをパターニングし」て作成されたものであるから、本願発明と引用発明とは、「前記絶縁層上の所定の領域に形成」される半導体層を備えているといえる点で共通している。
　
（ｃ）引用発明の「シリサイドソース、ドレイン」、「チャネルを含む領域」は、それぞれ本願発明の「ソース／ドレイン領域」、「チャネル領域」に相当し、かつ引用発明は、「前記絶縁体上のドープされないシリコン量子ワイヤをパターニングし」て作成されたものであるから、引用例１の図４も参酌すると、本願発明と引用発明とは、「チャネル領域とソース／ドレイン領域とに分離」される半導体層を備えているといえる点で共通している。
　
（ｄ）上記「２．（１）（ｅ）」に記載のとおり、引用例１には、「ＶGSがゼロに近づくとき、従来のＳＥＴにおける中央島に対応するチャネル内には、電子もホールもトンネルしない。」と記載されている。また、「従来のＳＥＴにおける中央島」が「単電子トランジスタの量子点」に当たることは当業者には明らかである。
　したがって、引用発明の「チャネルを含む領域」は、本願発明の「単電子トランジスタの量子点として使用されるチャネル領域」に相当するといえる。
　
（ｅ）上記「２．（１）（ｃ）」から、引用発明のショットキートンネル障壁単電子トランジスタは、「自己整合シリサイドプロセスによって同時に形成されたシリサイドソース、ドレイン及びゲートとから作成された」「ドープされないシリコン量子ワイヤをパターニングし、自己整合シリサイドプロセスによって同時に形成されたシリサイドソース、ドレイン及びゲートとから作成された」ものであるといえる。
　したがって、本願発明と引用発明とは、「ソース／ドレイン領域の少なくとも一部分はシリサイド化されて前記チャネル領域とショットキー接合が形成され、これを通じてソース及びドレイン間のトンネリング障壁が形成される半導体層」を備えているものであるといえる点で共通している。
　
（ｆ）引用例１の図４を勘案すると、本願発明と引用発明とは、「前記チャネル領域上に形成されたゲート電極」を備えているものである点で共通している。
　
（ｇ）引用発明の「ショットキートンネル障壁単電子トランジスタ」は、本願発明の「ショットキー障壁貫通単電子トランジスタ」に相当する。
　
　したがって、以上をまとめると、本願発明と引用発明との一致点及び相違点は次のとおりである。
＜一致点＞
　「基板上に形成された絶縁層と、
　前記絶縁層上の所定の領域に形成され、単電子トランジスタの量子点として使用されるチャネル領域とソース／ドレイン領域とに分離され、前記ソース／ドレイン領域の少なくとも一部分はシリサイド化されて前記チャネル領域とショットキー接合が形成され、これを通じてソース及びドレイン間のトンネリング障壁が形成される半導体層と、
　前記チャネル領域上に形成されたゲート電極と、
　を備えているショットキー障壁貫通単電子トランジスタ。」
　
＜相違点１＞
　シリサイド化されている「前記ソース／ドレイン領域の少なくとも一部分」について、本願発明は、「所定の金属によりシリサイド化」されているのに対し、引用発明では、シリサイド化が「所定の金属により」されているか記載がない点。
＜相違点２＞
　本願発明は、「前記チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極」と、「前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜」と、「前記結果物の全体上部面に前記ゲート電極及び前記ソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターン」と、「露出した前記ゲート電極及び前記ソース／ドレイン領域上に形成された金属配線」とを備えているのに対し、引用発明では、「ゲート」について記載され、その構造が図示されているが、「ゲート絶縁膜」、「側壁絶縁膜」、「層間絶縁膜パターン」及び「金属配線」に関する上記構成の記載がない点。
　
４．相違点についての当審の判断
（１）相違点１について
　ソース／ドレイン領域の少なくとも一部分がシリサイド化されているトランジスタにおいて、シリサイド化を「所定の金属」により行うことは慣用手段であり、引用例２に記載されている。
　そして、引用発明は自己整合シリサイドプロセスを採用するものであるから、引用発明において、ソース／ドレイン領域のシリサイド化を「所定の金属」によりされているものとすることは当業者であれば適宜なし得ることである。
　
（２）相違点２について
（ａ）上記「２．（１）（ｈ）」の記載事項から、引用例１の図４に示される単電子トランジスタは、チャネルを含む領域上であって「ゲート」の下、及び「ゲート」の両側壁に「膜」が形成されているといえる。
　しかも、チャネル領域とソース／ドレイン領域とゲート電極とを備えているトランジスタであって、「チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極」と、「ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜」を備えているもの、すなわち、「ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜」を備えている絶縁ゲート型電界効果トランジスタは、きわめて一般的なトランジスタ構造の１つであることを勘案すると、引用発明の単電子トランジスタの「ゲート」とは「ゲート電極」のことであって、「ゲート」の全周囲に形成された「膜」が「絶縁膜」からなり、そのうち、チャネルを含む領域上であって「ゲート」の下に形成された「膜」が「ゲート絶縁膜」に相当し、「当該『ゲート絶縁膜』及び『ゲート』の両側壁に形成された膜」が「側壁絶縁膜」に相当することは明らかである。
　したがって、引用発明のショットキー障壁貫通単電子トランジスタは、本願発明の「前記チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極」と、「前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜」とを実質的に備えているものといえ、仮にそうでないとしても、引用発明において、本願発明のごとき「ゲート絶縁膜」や「側壁絶縁膜」を備えたものとすることは当業者が直ちに想到し得ることである。
　
（ｂ）他方、上記「２．（３）」に記載のとおり、引用例２には、「Ｓｉ基板１３上に形成された絶縁層１４と、ソース及びドレインの少なくとも一部分にシリコンと金属との化合物膜８，９が形成され、チャネルに対してソース及びドレインがショットキー接合されているシリコン層１５と、シリコン層１５上に順次形成されたゲート絶縁膜３及びゲート電極４と、前記ゲート絶縁膜３及びゲート電極４の両側壁に形成されたサイドウォール５と、これら結果物の全体上部面にゲート電極４及びソース／ドレインの一部分が露出するように形成された層間絶縁膜１１と、露出した前記ゲート電極４及び前記ソース／ドレイン上に形成されたソース配線１０Ｓ及びドレイン配線１０Ｄとを備えている電界効果型トランジスタ。」の技術が開示されている。
　上記「２．（３）」の引用例２の上記（ａ）ないし（ｃ）の記載事項及び引用例２に開示の上記技術から、引用例２に記載のシリコンと金属との化合物膜８，９がシリサイドからなることは当業者には明らかであるから、引用例２に記載のトランジスタは、ソースとドレインにショットキー障壁を有するトランジスタであって、シリコン基板上に形成された絶縁体と、前記絶縁体上に形成されたチャネルを含む領域と、当該チャネルを含む領域を挟んで形成されたシリサイドソース及びドレインと、前記チャネル上に順次形成されたゲート絶縁膜及びゲート電極と、前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜とを備えており、前記絶縁体上に形成されたシリサイドソース、ドレイン及びゲートとから作成されたトランジスタであるといえる。
　
（ｃ）また、引用例２に開示の上記技術における「層間絶縁膜１１」は、「ゲート電極の上方における全体上部面にゲート電極及びソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターン」に相当し、「ソース配線１０Ｓ及びドレイン配線１０Ｄ」は、「露出した前記ゲート電極及び前記ソース／ドレイン領域上に形成された金属配線」に相当するといえる。
　
（ｄ）そうすると、引用発明と引用例２に記載のトランジスタは、ソースとドレインにショットキー障壁を有するトランジスタであって、シリコン基板上に形成された絶縁体と、前記絶縁体上に形成されたチャネルを含む領域と、当該チャネルを含む領域を挟んで形成されたシリサイドソース及びドレインと、前記チャネル上に順次形成されたゲート絶縁膜及びゲート電極と、前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜とを備えており、前記絶縁体上に形成されたシリサイドソース、ドレイン及びゲートとから作成されたトランジスタである点で共通するものであるから、引用例２に記載の技術事項と引用発明とを組み合わせることは当業者にとって格別困難なこととはいえない。
　
（ｅ）以上のとおりであるから、引用発明において、引用例２の記載事項を勘案して、本願発明のように、「前記結果物の全体上部面に前記ゲート電極及び前記ソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターン」と、「露出した前記ゲート電極及び前記ソース／ドレイン領域上に形成された金属配線」とを備えているものとすることは当業者であれば適宜なし得ることである。
　
（ｆ）よって、引用発明において、相違点２における本願発明の構成を採用することは、当業者が容易になし得ることである。
　
（３）判断についてのまとめ
　したがって、本願発明は、引用例１及び引用例２に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、請求項２ないし請求項９に係る発明について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、結論のとおり審決する。