【事件の表示】
　特願２００４−　２１２６０「積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体」拒絶査定不服審判事件〔平成１６年　８月１９日出願公開、特開２００４−２３５６４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯  
　本願は，平成１６年１月２９日（パリ条約による優先権主張２００３年１月３０日，米国，２００３年３月２４日，米国）の出願であって，平成２２年９月３０日付けで拒絶査定がなされ，これに対し，平成２３年２月１４日に拒絶査定不服審判の請求がなされると同時に特許請求の範囲を対象とする手続補正がなされたものである。
　その後，いわゆる前置審査において，平成２３年４月１２日付けで拒絶理由が通知されたが，請求人から何ら応答がなく，さらに，同年１１月１日付けで前置報告書の内容を通知する審尋を行い，期間を指定して回答書を提出する機会を与えたが，請求人から何ら応答がなかったものである。
　
第２．前置審査において通知された拒絶理由
　平成２３年４月１２日付けで通知された拒絶理由の一つは，以下のとおりである。
　「この出願の請求項１〜２０に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　１．特開２００２−１６４４６７号公報
　２．特開２００２−３３４８０６号公報
　３．米国特許第５８１５３７４号明細書
　４．米国特許出願公開第２００３／００００７３６号明細書
　５．特開平０８−０１７９６４号公報」
　
第３．本願発明
　本願の請求項１７に係る発明は，願書に最初に添付された特許請求の範囲の請求項１７に記載した事項により特定される，以下のとおりのものと認める。
「マルチチップ電子パッケージ組立体であって，
　複数の導電部材をその上に含む回路化基板と，
　内部に間隔を空けて配置され，それぞれの誘電材料層により分離された複数の導電プレーンを含む有機積層チップキャリアにして，その第一の表面上の複数の電気接点と，その第二の表面上の複数の導電体とを含み，前記電気接点の選択されたものが前記導電体の選択されたものと電気的に結合される，チップキャリアと，
　前記有機積層チップキャリアの前記第一の表面上に間隔を空けて配置され，前記導電体の前記選択されたものと結合されるように前記電気接点の選択されたものと電気的に結合される，複数の半導体チップと，
　記有機積層チップキャリアの前記第二の表面上の前記導電体の前記選択されたものを，前記回路化基板上の前記導電部材のそれぞれのものに電気的に接続する複数の導電要素と，を含む組立体。」
　上記請求項１７に係る発明を，以下「本願発明」という。
　
第４．当審の判断
１．刊行物記載事項
　前置審査において通知された拒絶理由に引用された，本願の最先の優先日よりも前に頒布された刊行物である特開２００２−１６４４６７号公報（以下「引用例」という。）には，図面とともに，次の事項が記載されている。
　
　ａ）「【請求項４９】絶縁層と，この絶縁層にパターニングして形成された配線部と，この配線部に形成された多数個の外部接続ランドとからなる薄厚のシート状に形成されてなり，母基板の平坦化された主面に形成された剥離層上に形成されるとともに，この剥離層を介して上記母基板から剥離されて形成された回路ブロック体と，上記配線部上に実装された半導体チップ及びこの半導体チップを封止する封止樹脂層と，主面上に，上記回路ブロック体の各外部接続ランドに対応して多数個の接続ランドが形成されたベース基板とを備え，上記回路ブロック体が，上記各接続ランドを相対する上記外部接続ランドとそれぞれ接続されて，上記ベース基板の主面上に接合されて実装されることを特徴とする半導体装置。」
　ｂ）「【００３８】製造工程は，母基板１の剥離層６上に第１の絶縁層７を成膜形成する第１の絶縁層形成工程（ｓ−２）を第２工程とする。第１の絶縁層７は，低誘電率で低いＴａｎδ，すなわち高周波特性に優れかつ耐熱性や耐薬品性に優れた絶縁性誘電材によって形成される。絶縁性誘電材には，例えばポリイミド，ベンゾシクロブテン（ＢＣＢ），ポリノルボルネン（ＰＮＢ），液晶ポリマ（ＬＣＰ）或いはエポキシ樹脂やアクリル系樹脂が用いられる。」
　ｃ）「【００３９】製造工程は，例えば母基板１にメッキ処理を施して上述したようにパターン形成された第１の絶縁層７の開口部に対応して剥離層６上に金属メッキ層からなる第１の配線層８を成膜形成する第１の配線層形成工程（ｓ−３）を第３工程とする。」
　ｄ）「【００４３】製造工程は，第１の絶縁層７と第１の配線層８との上層に，第２の絶縁層９を全面に亘って形成する第２の絶縁層形成工程（ｓ−４）を第４工程とする。第２の絶縁層９は，上述した第１の絶縁層７と同一の絶縁性誘電材によって形成される。第２の絶縁層形成工程においては，第１の配線層８の所定部位を露呈させる複数のビア１０の形成も行われる。」
　ｅ）「【００４４】製造工程は，第２の絶縁層９上に適宜の配線パターンを以って第２の配線層１１を形成する第２の配線層形成工程（ｓ−５）を第５工程とする。第２の配線層１１は，上述した銅メッキによる厚膜形成技術やスパッタリング法等による薄膜形成技術によって形成され，図５に示すように各ビア１０を介して第１の配線層８との接続が図られてなる。」
　ｆ）「【００４８】製造工程は，第２の配線層１１及び薄膜抵抗体１２や薄膜キャパシタ１３を被覆する第３の絶縁層１４を形成する第３の絶縁層形成工程（ｓ−７）を第７工程とする。この第３の絶縁層１４も，上述した第１の絶縁層７や第２の絶縁層９と同一の絶縁性誘電材によって形成される。第３の絶縁層形成工程においても，図７に示すよう第２の配線層１１の所定部位や薄膜キャパシタ１３の上部電極を露呈させる複数のビア１５の形成も行われる。」
　ｇ）「【００４９】製造工程は，第３の絶縁層１４上に第３の配線層１６を形成する第３の配線層形成工程（ｓ−８）を第８工程とする。」
　ｈ）「【００５０】第３の配線層１６は，ビア１５の内壁に形成されたスパッタ層を介して，第２の配線層１１や薄膜キャパシタ１３との電気的導通が図られる。」
　ｉ）「【００５１】製造工程においては，上述した第３の配線層１６を最上層として母基板１に積層構造の回路ブロック体２が形成される。なお，製造工程においては，必要に応じて第３の配線層１６上にさらに多層の絶縁層や配線層を形成するようにしてもよいことは勿論である。」
　ｊ）「【００７９】上述した実施の形態においては，母基板１上に積層体からなる回路ブロック体２を製作し，この回路ブロック体２を剥離層６を介して母基板１から剥離した後にベース基板３に実装して高周波モジュール４０を製作するようにしたが，本発明はかかる適用例に限定されるものでは無い。本発明は，例えば図２３に示すように複数個の半導体チップ６２を，４層構成の回路ブロック体６１の表面上にフェースダウン実装してなる半導体モジュール６０にも適用される。なお，回路ブロック体６１は，基本的な構成や製造プロセスを上述した回路ブロック体２と同等とすることから，それらの詳細な説明を省略する。
【００８０】半導体モジュール６０は，回路ブロック体６１の表面上に半導体チップ６２が実装されるとともに，この半導体チップ６２を封止する封止樹脂層６３が形成されてなる。半導体モジュール６０は，狭ピッチ化が図られた高精度の回路ブロック体６１上に半導体チップ６２を高密度に実装してなる。半導体モジュール６０は，半導体チップ６２と封止樹脂層６３とがその表面を研磨する研磨処理が施されることにより薄型化が図られている。半導体モジュール６０は，上述した剥離工程を経て母基板１から剥離されることにより露出された回路ブロック体６１の第１の配線層６１ａが外部電極を構成する。
【００８１】半導体モジュール６０は，回路ブロック体６１の各層の配線層が層間に適宜形成されたビア１０を介して互いに層間接続されるとともに，詳細を省略するが最上層の配線層に半導体チップ６２の各実装領域に対応してそれぞれ多数個の電極パッド６２ｂが形成されている。各電極パッド６２ｂは，半導体チップ６２の実装面に形成された多数個のボンディングパッドに対応してそれぞれ形成されている。各電極パッド６２ｂは，上述した工程を経て回路ブロック体６１が製作されることにより，半導体チップ６２に狭ピッチで形成される多数個のボンディングパッドに対応して高精度に形成される。
【００８２】半導体モジュール６０の製造工程は，上述した工程を経て母基板１上に回路ブロック体６１を製作した後工程として半導体チップ実装工程と，封止樹脂層形成工程と研磨工程とが施された後に，剥離工程が施されて半導体モジュール６０を製造する。半導体チップ実装工程は，例えば回路ブロック体６１の各パッド電極６１ｂ上にそれぞれ半田バンプを取り付けてフリップチップボンディング法により半導体チップ６２を実装する工程である。」
　ｋ）「【００８８】以上の工程を経て製造された半導体モジュール６０は，例えば図２３において鎖線で示すマザー基板（ベース基板）６５上に接合する実装工程が施されることによって半導体装置を構成する。実装工程は，回路ブロック体６１に形成された外部電極６１ａがベース基板６５の主面上に形成された接続パッドにそれぞれ電気的，機械的に結合されることによって行われる。実装工程は，具体的には回路ブロック体６１に対する半導体チップ６２の実装と同様に，フェースダウン法によって行われる。
【００８９】半導体装置は，それぞれ異なる機能ブロックを構成する半導体チップ６２を回路ブロック体６１上に実装することで，ＭＣＭ半導体装置を構成する。半導体装置は，回路ブロック体６１上に半導体チップ６２を高密度に実装するとともに高密度の配線パターンが構成されることで，小型かつ薄型で配線パターン等のＬ・Ｃ・Ｒ成分を低減した高特性のＭＣＭ半導体装置を構成する。」
　ｍ）明細書の段落【００８８】中に「ベース基板６５」として説明されたものは，図２３中に符号６４で示された部材に対応することが明らかである。
　ｎ）図２３を参照すると，回路ブロック体６１の下面に形成された外部電極６１ａとベース基板６４の上面との間に半田球が存在することが看取できる。　
　
　上記記載事項ａ〜ｎ及び図面の記載によれば，引用例には以下の発明が記載されているといえる（以下「引用発明」という。）。
　「複数の絶縁層とパターニングして形成される複数の配線層とを交互に積層した回路ブロック体６１を備えた半導体装置であって，回路ブロック体６１の上面に位置する最上層の配線層に形成された複数のパッド電極６１ｂ上に，複数の半導体チップ６２が相互に間隔を空けて実装され，回路ブロック体６１の下面に位置する最下層の配線層に形成された複数の外部電極６１ａがベース基板６４の主面上に形成された複数の接続パッドにそれぞれ半田球を介して結合され，各層の配線層は層間に形成されたビアを介して層間接続され，各絶縁層はエポキシ樹脂等の絶縁性誘電材からなる半導体装置。」
　
２．対比・判断
　本願発明と引用発明とを対比する。
　引用発明の「半導体装置」，「接続パッド」，「ベース基板６４」，「絶縁層」，「回路ブロック体６１」，「パッド電極６１ｂ」，「外部電極６１ａ」，「半導体チップ６２」，「半田球」は，それぞれ本願発明の「電子パッケージ組立体」，「導電部材」，「回路化基板」，「誘電材料層」，「チップキャリア」，「電気接点」，「導電体」，「半導体チップ」，「導電要素」に相当する。
　引用発明は，各層の配線層が層間に形成されたビアを介して層間接続されるものであって，各パッド電極６１ｂと各外部電極６１ａは所定の対応関係で電気的に接続されることが明らかであるから，引用発明は，本願発明における「電気接点の選択されたものが導電体の選択されたものと電気的に結合される」との要件を備える。
　したがって，本願発明と引用発明とは，本願発明の表記にしたがえば，
　「マルチチップ電子パッケージ組立体であって，複数の導電部材をその上に含む回路化基板と，有機積層チップキャリアにして，その第一の表面上の複数の電気接点と，その第二の表面上の複数の導電体とを含み，前記電気接点の選択されたものが前記導電体の選択されたものと電気的に結合される，チップキャリアと，前記有機積層チップキャリアの前記第一の表面上に間隔を空けて配置され，前記導電体の前記選択されたものと結合されるように前記電気接点の選択されたものと電気的に結合される，複数の半導体チップと，記有機積層チップキャリアの前記第二の表面上の前記導電体の前記選択されたものを，前記回路化基板上の前記導電部材のそれぞれのものに電気的に接続する複数の導電要素と，を含む組立体。」
である点で一致し，以下の点で一応相違する。
［相違点］
　本願発明のチップキャリアは，内部に間隔を空けて配置され，それぞれの誘電材料層により分離された複数の導電プレーンを含むのに対して，引用発明の回路ブロック体６１は，そのような構成となっていることが必ずしも明らかではない点。
　上記相違点について検討する。
　引用発明の回路ブロック体６１は，エポキシ樹脂等の絶縁性誘電材からなる複数の絶縁層と，パターニングして形成される複数の配線層とが交互に積層されるもので，技術常識に照らせば，各配線層は，パターニングによって所定数の配線に分割されるとともに，分割された各配線は，その周囲を埋める絶縁層によって相互に電気的に分離されていると考えられる。そうしてみると，上記相違点は，実質的な相違点とはいえない。
　なお，本願発明における「それぞれの誘電材料層」は，単に誘電材料層が複数存在することを意味するに過ぎず，例えば，導電プレーン毎にそれぞれ誘電材料層が存在することを意味するものではない（実際，そのような実施例も開示されていない）。
　以上のことから，本願発明は，引用発明と実質的に同一である。
　
３．むすび
　以上のとおり，本願発明は，引用発明と実質的に同一であって，特許法第２９条第１項第３号に該当し，特許を受けることができないものであるから，本願の他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　したがって，結論のとおり審決する。