【事件の表示】
　特願２００３−１４８２７５「ＰチャネルパワーＭＩＳ電界効果トランジスタとその製造方法，およびスイッチング回路」拒絶査定不服審判事件〔平成１６年１２月１６日出願公開，特開２００４−３５６１１４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本件は，平成１５年５月２６日の出願であって，平成２１年１１月９日に手続補正がされ，平成２２年４月１６日付けで拒絶査定がされ，これに対して，同年８月６日に審判請求がされるとともに，同日に手続補正がされ，その後，平成２３年１１月１４日付けで審尋がされ，平成２４年１月２３日に回答書が提出されたものである。
　
２．平成２２年８月６日にされた手続補正（以下「本件補正」という。）について
（１）本件補正の内容
　本件補正は，明細書の特許請求の範囲及び段落【００１１】，【００１２】，【００１８】，【００１９】，【００２１】を補正するものであって，そのうち特許請求の範囲については，補正前の特許請求の範囲の請求項１〜３５を補正後の請求項１〜２５と補正するものであって，本件補正の前後で以下のとおりである。
　
《補正前》
「　　【請求項１】　表面が実質的に（１１０）面であるシリコン領域を有する基板と，前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャンネルＭＩＳ電界効果トランジスタにおいて，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にはアルゴン，クリプトンまたはキセノンが含まれ，前記アルゴン，クリプトンまたはキセノンの含有量は，前記ゲート絶縁膜が前記ゲート電極と接する界面が最大で，かつ前記ゲート絶縁膜が前記シリコン領域の表面と接する界面に向かって減少し，前記ＰチャンネルＭＩＳ電界効果トランジスタのソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項２】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン，クリプトンまたはキセノンの含有量は表面密度において５×１０11ｃｍ-2以下であることを特徴とする請求項１に記載のＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項３】　前記ＰチャンネルパワーＭＩＳ電界効果トランジスタのゲート閾値電圧が，アルゴン，クリプトンまたはキセノンを含まないゲート絶縁膜を有し，かつ表面が（１００）面であるシリコン領域にゲート絶縁膜およびゲート電極が形成されたＰチャンネルＭＩＳ電界効果トランジスタのゲート閾値電圧と実質的に同等であることを特徴とする請求項１または２に記載のＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項４】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，シリコン酸化膜，シリコン酸窒化膜，またはシリコン窒化膜からなることを特徴とする請求項１乃至３のいずれか１項に記載のＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項５】　表面が実質的に（１１０）面であるシリコン領域を有する基板上に，ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と，
　前記ソース領域とドレイン領域とチャネル領域とを含む基板上に，マイクロ波励起を発生させるためのアルゴン，クリプトンまたはキセノンのうち少なくとも１つを含む希ガスと酸素，窒素，アンモニアのうち少なくとも１つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と，
　前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にはアルゴン，クリプトンまたはキセノンが含まれ，前記アルゴン，クリプトンまたはキセノンの含有量は，前記ゲート絶縁膜が前記ゲート電極と接する界面が最大で，かつ前記ゲート絶縁膜が前記シリコン領域の表面と接する界面に向かって減少し，前記ＰチャンネルＭＩＳ電界効果トランジスタのソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項６】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，前記シリコン領域の表面をラジカル酸素を用いて酸化した１００ｎｍ以下の厚さのシリコン酸化膜であることを特徴とする請求項５記載のＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項７】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，前記シリコン領域の表面をラジカル窒素またはラジカルＮＨを用いて窒化した１００ｎｍ以下の厚さのシリコン窒化膜であることを特徴とする請求項５記載のＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項８】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，前記シリコン領域の表面をラジカル窒素またはラジカルＮＨとラジカル酸素とを用いて酸窒化した１００ｎｍ以下の厚さのシリコン酸窒化膜であることを特徴とする請求項５記載のＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項９】　前記ゲート絶縁膜のうち前記シリコン領域の表面と接する前記接触部以外の部分がＣＶＤによって形成されたシリコン酸化膜，シリコン酸窒化膜およびシリコン窒化膜の少なくとも一つを含むことを特徴とする請求項５乃至８のいずれか１項に記載のＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１０】　表面が実質的に（１１０）面であるシリコン領域を有する基板と，前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャンネルＭＩＳ電界効果トランジスタにおいて，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であり，かつソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１１】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にアルゴン，クリプトンまたはキセノンが含まれることを特徴とする請求項１０記載のＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１２】　前記シリコン表面の表面粗さＲａが０．１１ｎｍ以下であることを特徴とする請求項１０または１１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１３】　前記シリコン表面の表面粗さＲａが０．０９ｎｍ以下であることを特徴とする請求項１２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１４】　前記シリコン表面の表面粗さＲａが０．０７ｎｍ以下であることを特徴とする請求項１３に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１５】　前記中心線平均粗さＲａは，０．０２ｎｍ以上であることを特徴とする請求項１０乃至１４のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１６】　ゲート絶縁膜のうち少なくとも前記シリコン表面に接する接触部が，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜のうち少なくとも１つを含む膜によって構成されていることを特徴とする請求項１０乃至１５のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１７】　前記ゲート絶縁膜の前記接触部以外の部分が，
　Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｌａ，Ｃｏ，Ｙ，Ａｌから選ばれる少なくとも１つの元素を含む金属シリケイトと，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属酸化物と，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属窒化物と，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｊ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属酸窒化物とのうち少なくとも１つを含む高誘電膜を含むことを特徴とする請求項１６に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１８】　前記ゲート絶縁膜の前記接触部以外の部分が，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜，前記高誘電膜のうち少なくとも１つを含む膜によって構成されていることを特徴とする請求項１７に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１９】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン，クリプトンまたはキセノンの含有量は５×１０11ｃｍ-2以下であることを特徴とする請求項１１に記載のＰチャンネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項２０】　表面が実質的に（１１０）面であるシリコン領域を有する基板上に，ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と，
　前記ソース領域とドレイン領域とチャネル領域とを含む基板上に，マイクロ波励起を発生させるためのアルゴン，クリプトンまたはキセノンのうち少なくとも１つを含む希ガスと酸素，窒素，アンモニアのうち少なくとも１つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と，
　前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であり，かつソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャンネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２１】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，ラジカル酸素とラジカル窒素のうち少なくとも１つを含む雰囲気中において，前記シリコン表面を酸化する酸化処理工程と前記シリコン表面を窒化する窒化処理工程のうちいずれか１つ，あるいは前記酸化処理工程と前記窒化処理工程の同時並行処理で形成されたものであることを特徴とする請求項２０に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２２】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．０５：１：５の薬液を使用する，ＯＨ濃度の低いＲＣＡ洗浄工程により洗浄されることを特徴とする請求項２０または２１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２３】　前記シリコン表面を洗浄する液体のｐＨを７以下にしたことを特徴とする請求項２０または２１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２４】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，ＯＨの発生を抑制した超音波洗浄を含む洗浄工程により洗浄されることを特徴とする請求項２３に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２５】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，オゾンを含有する純水による洗浄を行う第１工程と，５００ｋＨｚ以上の周波数の振動を与えながら，ＨＦと脱気したＨ2Ｏ と界面活性剤とを含有する洗浄液による洗浄を行う第２工程と，オゾンを含有するＨ2Ｏ による洗浄を行う第３工程と，この第３工程において形成された酸化膜を除去するためにＨＦと脱気したＨ2Ｏ とを含有する洗浄液による洗浄を行う第４工程と，水素が添加されたＨ2Ｏ による洗浄を行う第５工程とからなる洗浄工程により洗浄されることを特徴とする請求項２０または２１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２６】　前記第２工程および第４工程の脱気したＨ2Ｏ は，Ｈ2Ｏ を脱気した後に水素を添加することによって形成されたＨ2Ｏ であることを特徴とする請求項２５に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２７】　前記第２工程および第４工程の脱気したＨ2Ｏ は，溶存酸素濃度が１００ｐｐｂ以下であることを特徴とする請求項２６に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２８】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，５００ｋＨｚ以上の周波数の振動を与えながら，ＨＦと，溶存酸素濃度が１００ｐｐｂ以下のＨ2Ｏ に水素を添加した洗浄液により洗浄されることを特徴とする請求項２０または２１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２９】　前記シリコン表面の洗浄開始から洗浄終了まで，処理薬液と前記シリコン表面とが空気に触れることが無いような装置中で処理が行われることを特徴とする請求項２５乃至２８のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項３０】　前記シリコン表面は，洗浄工程後に，酸素ラジカルを含む雰囲気で前記シリコン表面に犠牲酸化膜を形成する工程とこの犠牲酸化膜を剥離する工程とを含む表面平坦化処理が行われることを特徴とする請求項２０乃至２９のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項３１】　前記シリコン表面は，洗浄工程後に，湿式ガスを用いた酸化処理を行い酸化膜を形成する第１工程と，前記酸化膜を所定の厚さまでエッチバックする第２工程とからなる２つの工程を所望数繰り返した後，ＨＦを含む水溶液により前記酸化膜を剥離する表面平坦化処理が行われることを特徴とする請求項２０乃至２９のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項３２】　前記ゲート絶縁膜の厚さが２００乃至１５００オングストロームであることを特徴とする請求項１乃至４，１０乃至１９のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項３３】　請求項１乃至４，１０乃至１９，３２のいずれか１項に記載されたＰチャンネルパワーＭＩＳ電界効果トランジスタのソースまたはドレインの一方に直接または間接に電源を接続し，ソースまたはドレインの他方に負荷を接続し，ゲートに前記ＰチャンネルパワーＭＩＳ電界効果トランジスタをオンまたはオフにする駆動信号を印加する手段を接続したことを特徴とするスイッチング回路。
　　　【請求項３４】　前記電源の定格電圧が1２ボルト以上であることを特徴とする請求項３３に記載のスイッチング回路。
　　　【請求項３５】　前記駆動信号を印加する手段がバイポーラトランジスタを含むことを特徴とする請求項３３または３４に記載のスイッチング回路。」
　
《補正後》
「　　【請求項１】　表面が実質的に（１１０）面であるシリコン領域を有する基板と，前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャネルＭＩＳ電界効果トランジスタにおいて，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であり，かつソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項２】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にアルゴン，クリプトンまたはキセノンが含まれることを特徴とする請求項１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項３】　前記シリコン表面の表面粗さＲａが０．１１ｎｍ以下であることを特徴とする請求項１または２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項４】　前記シリコン表面の表面粗さＲａが０．０９ｎｍ以下であることを特徴とする請求項３に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項５】　前記シリコン表面の表面粗さＲａが０．０７ｎｍ以下であることを特徴とする請求項４に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項６】　前記中心線平均粗さＲａは，０．０２ｎｍ以上であることを特徴とする請求項１乃至５のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項７】　ゲート絶縁膜のうち少なくとも前記シリコン表面に接する接触部が，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜のうち少なくとも１つを含む膜によって構成されていることを特徴とする請求項１乃至６のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項８】　前記ゲート絶縁膜の前記接触部以外の部分が，
　Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｌａ，Ｃｏ，Ｙ，Ａｌから選ばれる少なくとも１つの元素を含む金属シリケイトと，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属酸化物と，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｉ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属窒化物と，
　Ｓｉ，Ｈｆ，Ｚｒ，Ｔａ，Ｔｊ，Ｙ，Ｎｂ，Ｎａ，Ｃｏ，Ａｌ，Ｚｎ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌａ，Ｃｅ，Ｐｒ，Ｓｍ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｓｒ，Ｂａから選ばれる少なくとも１つの元素を含む金属酸窒化物とのうち少なくとも１つを含む高誘電膜を含むことを特徴とする請求項７に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項９】　前記ゲート絶縁膜の前記接触部以外の部分が，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜，前記高誘電膜のうち少なくとも１つを含む膜によって構成されていることを特徴とする請求項８に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１０】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン，クリプトンまたはキセノンの含有量は５×１０11ｃｍ-2以下であることを特徴とする請求項２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項１１】　表面が実質的に（１１０）面であるシリコン領域を有する基板上に，ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と，
　前記ソース領域とドレイン領域とチャネル領域とを含む基板上に，マイクロ波励起を発生させるためのアルゴン，クリプトンまたはキセノンのうち少なくとも１つを含む希ガスと酸素，窒素，アンモニアのうち少なくとも１つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と，
　前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であり，かつソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１２】　前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が，ラジカル酸素とラジカル窒素のうち少なくとも１つを含む雰囲気中において，前記シリコン表面を酸化する酸化処理工程と前記シリコン表面を窒化する窒化処理工程のうちいずれか１つ，あるいは前記酸化処理工程と前記窒化処理工程の同時並行処理で形成されたものであることを特徴とする請求項１１に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１３】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．０５：１：５の薬液を使用する，ＯＨ濃度の低いＲＣＡ洗浄工程により洗浄されることを特徴とする請求項１１または１２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１４】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，ＯＨの発生を抑制した超音波洗浄を含む洗浄工程により洗浄されることを特徴とする請求項１１または１２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１５】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，オゾンを含有する純水による洗浄を行う第１工程と，５００ｋＨｚ以上の周波数の振動を与えながら，ＨＦと脱気したＨ2Ｏ と界面活性剤とを含有する洗浄液による洗浄を行う第２工程と，オゾンを含有するＨ2Ｏ による洗浄を行う第３工程と，この第３工程において形成された酸化膜を除去するためにＨＦと脱気したＨ2Ｏ とを含有する洗浄液による洗浄を行う第４工程と，水素が添加されたＨ2Ｏ による洗浄を行う第５工程とからなる洗浄工程により洗浄されることを特徴とする請求項１１または１２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１６】　前記第２工程および第４工程の脱気したＨ2Ｏ は，Ｈ2Ｏ を脱気した後に水素を添加することによって形成されたＨ2Ｏ であることを特徴とする請求項１５に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１７】　前記第２工程および第４工程の脱気したＨ2Ｏ は，溶存酸素濃度が１００ｐｐｂ以下であることを特徴とする請求項１６に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１８】　前記シリコン表面は，ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に，５００ｋＨｚ以上の周波数の振動を与えながら，ＨＦと，溶存酸素濃度が１００ｐｐｂ以下のＨ2Ｏ に水素を添加した洗浄液により洗浄されることを特徴とする請求項１１または１２に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項１９】　前記シリコン表面の洗浄開始から洗浄終了まで，処理薬液と前記シリコン表面とが空気に触れることが無いような装置中で処理が行われることを特徴とする請求項１５乃至１８のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２０】　前記シリコン表面は，洗浄工程後に，酸素ラジカルを含む雰囲気で前記シリコン表面に犠牲酸化膜を形成する工程とこの犠牲酸化膜を剥離する工程とを含む表面平坦化処理が行われることを特徴とする請求項１１乃至１９のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２１】　前記シリコン表面は，洗浄工程後に，湿式ガスを用いた酸化処理を行い酸化膜を形成する第１工程と，前記酸化膜を所定の厚さまでエッチバックする第２工程とからなる２つの工程を所望数繰り返した後，ＨＦを含む水溶液により前記酸化膜を剥離する表面平坦化処理が行われることを特徴とする請求項１１乃至１９のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタの製造方法。
　　　【請求項２２】　前記ゲート絶縁膜の厚さが２００乃至１５００オングストロームであることを特徴とする請求項１乃至１０のいずれか１項に記載のＰチャネルパワーＭＩＳ電界効果トランジスタ。
　　　【請求項２３】　請求項１乃至１０，２２のいずれか１項に記載されたＰチャネルパワーＭＩＳ電界効果トランジスタのソースまたはドレインの一方に直接または間接に電源を接続し，ソースまたはドレインの他方に負荷を接続し，ゲートに前記ＰチャネルパワーＭＩＳ電界効果トランジスタをオンまたはオフにする駆動信号を印加する手段を接続したことを特徴とするスイッチング回路。
　　　【請求項２４】　前記電源の定格電圧が１２ボルト以上であることを特徴とする請求項２３に記載のスイッチング回路。
　　　【請求項２５】　前記駆動信号を印加する手段がバイポーラトランジスタを含むことを特徴とする請求項２３または２４に記載のスイッチング回路。」
　
（２）補正事項の整理
　本件補正の内容を整理すると，以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１〜９，２３を削除するとともに，補正前の請求項１０〜２２，２４〜３５を補正後の請求項１〜２５とし，併せて，補正前の請求項１１〜１９，２１，２２，２４〜３５において引用される補正前の請求項１０〜２２，２４〜３４を，補正後の請求項２〜１０，１２〜２５においては，各々補正後の請求項１〜２４とすること。
　
〈補正事項２〉
　補正前の請求項１０，１１，１９，２０，３３における「Ｐチャンネル」を，補正後の請求項１，２，１０，１１，２３における「Ｐチャネル」とすること。
　
（３）補正の目的の適否及び新規事項の追加の有無についての検討
〈補正事項１について〉
　補正事項１は，補正前の請求項１〜９，２３を削除するとともに，請求項番号の整合を図るものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものである。また，当該補正は，願書に最初に添付した明細書又は図面（以下「当初明細書等」という。以下同じ。）に記載した事項の範囲内においてなされたことは明らかであるから，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
〈補正事項２について〉
　補正事項２は，補正前の特許請求の範囲において，「Ｐチャネル」及び「Ｐチャンネル」の各用語が混在していたところ，補正後の特許請求の範囲において「Ｐチャネル」に統一すべく，補正前の請求項１０，１１，１９，２０，３３における「Ｐチャンネル」を「Ｐチャネル」とするものであるから，特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものである。また，当該補正は，当初明細書等に記載した事項の範囲内においてなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
（４）小括
　上記（３）において検討したとおり，本件補正は，当初明細書等に記載した事項の範囲内においてなされ，特許法第１７条の２第３項に規定された要件を満たすものであり，また，特許法第１７条の２第４項第１号及び第３号に掲げる事項を目的とするものであるから，適法になされたものである。
　
３．本願発明
　上記のとおり，本件補正は適法になされたものであるから，本願の請求項１ないし２５に係る発明は，平成２２年８月６日にされた手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし２５に記載されている事項により特定されるものであり，それらのうち請求項１に係る発明（以下「本願発明」という。）は，その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「　　【請求項１】　表面が実質的に（１１０）面であるシリコン領域を有する基板と，前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャネルＭＩＳ電界効果トランジスタにおいて，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであり，
　前記シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であり，かつソース，ゲート間耐電圧が１０ボルト以上であることを特徴とするＰチャネルパワーＭＩＳ電界効果トランジスタ。」
　
４．刊行物に記載された発明
（１）特開２００３−１１５５８７号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開２００３−１１５５８７号公報（以下「引用例１」という。）には，図１〜３とともに，以下の記載がある。（下線は当審において付加。以下同様。）
　
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に係り，
特に＜１１０＞面方位，あるいはその近傍の面方位を有するシリコン表面上に形成された半導体装置
　
イ　従来の技術
「【０００３】シリコンの面方位により電界効果トランジスタの移動度，すなわち電流駆動能力が変化することは従来から知られているが，高移動度の面方位を選択しようとして，＜１００＞面以外の他の面方位に配向したシリコンにゲート酸化膜を形成しても，従来の熱酸化技術では＜１００＞面方位に配向したシリコンのシリコン酸化膜に比べて，酸化膜／シリコン界面の界面準位密度が高く，また酸化膜の耐圧特性，リーク電流特性が悪いなど電気的特性が劣ってしまっており，今までに移動度が最も高くなる面方位に関する実験的信頼度の高い知見は得られていなかった。」
　
ウ　発明が解決しようとする課題
「【発明が解決しようとする課題】一方，マイクロ波励起プラズマを用いることであらゆる面方位のシリコン表面，特に＜１１１＞面方位を有するシリコン表面上に高品質なシリコン酸化膜，シリコン酸窒化膜，シリコン窒化膜が４００℃程度の低温で形成できることが特開平２００１−１６０５５に明らかになっている。しかしながら，この従来技術中には電界効果トランジスタの移動度のシリコン面方位依存に関する記述は一切なく，シリコン表面の面方位を選択して高移動度の電界効果トランジスタ構造を形成する技術は知られていなかった。
【０００５】そこで，本発明は上記の課題を解決した，新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【０００６】本発明のより具体的な課題は，＜１１０＞面方位のシリコン表面上に形成された半導体装置，およびその製造方法を提供することにある。」
　
エ　課題を解決するための手段
・「【０００７】
【課題を解決するための手段】本発明は，上記の課題を，請求項１に記載したように，
実質的に＜１１０＞方位を有するシリコン表面上に複数の電界効果トランジスタが形成された半導体装置において，前記電界効果トランジスタのソース領域とドレイン領域とを結ぶ方向が，実質的に＜１１０＞方向に一致するように電界効果トランジスタを前記シリコン表面上に配置したことを特徴とする半導体装置
前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が，シリコン酸化膜，シリコン酸窒化膜，シリコン窒化膜のいずれかであることを特徴とする
［作用］電界効果トランジスタのゲート絶縁膜をマイクロ波励起により発生させられた希ガスと絶縁膜形成ガスの混合ガスプラズマを用いることで，あらゆる面方位のシリコン表面上に高品質なゲート絶縁膜を４００℃程度の低温で形成できるが，この技術を用いて電界効果トランジスタのシリコン面方位依存を詳細に調べた結果，本発明の発明者は，本発明の基礎となる研究において，電界効果トランジスタの移動度は，＜１１０＞方位のシリコン表面上に，ソース領域からドレイン領域に向かう方向が＜１１０＞方位を向くように電界効果トランジスタを配置した場合に最も高くなるとの知見を得た。
【０００８】
上記知見に基づいてなされた本発明によれば，Ｎ型ＭＩＳトランジスタ，Ｐ型ＭＩＳトランジスタともに移動度を大きくすることができ，＜１００＞方位を有するシリコン基板上に形成されたＭＩＳトランジスタに比べて，Ｎ型ＭＩＳトランジスタで約１.４倍，Ｐ型ＭＩＳトランジスタで約２.５倍の移動度を持った信頼性の高い電界効果トランジスタが得られる
・「【００１０】＜１１０＞方位のシリコン表面上においてソース領域とドレイン領域を，ソース領域とドレイン領域とを結ぶ方向が＜１１０＞方向になるように配置する一例を示すと，例えば（１１０）面方位を主面とするシリコン基板上においてゲート電極を，トランジスタのゲート電極長手方向が［００１］方向に一致するように配置し，ソース領域を前記（１１０）面内においてゲート電極に対して［１−１０］方向の側に配置し，ドレイン領域を（１１０）面内において［−１１０］方向の側に配置した構成が挙げられる。本発明は，これと結晶学的に等価な全ての配置を含むものである。これはまた，（１−１０）面内で，（１１１）面との交線を基準に，１３５度回転した方向にゲート電極の長手方向が一致するようにゲート電極を配置した構成とも等価である。
【００１１】
ここで実質的な＜１１０＞方位とは，（１１０）面，あるいはこれと結晶学的に等価な全ての面を含む｛１１０｝面のみならず，これと結晶学的に見てほぼ等価な方向を向いている面方位を意味しており，（５５１）面，（３３１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面などをが，該当する面方位を有する。また，移動度がほぼ最大となる面方位に匹敵する面方位として，＜１１０＞方位からの角度のずれの少ない（３２０）面，（５３１）面，（３２１）面，（５３３）面，（５３５）面，（２３０）面，（３５１）面，（２３１）面，（３５３）面，（３５５）面なども，本発明の効果が得られる結晶面として選択できる
　
オ　発明の実施の形態
・「【００１２】
【発明の実施の形態】以下に，本発明の実施例をあげて詳細に説明する。
［第１実施例］
本発明の第１の実施例として，＜１１０＞方位のシリコン基板上にシリコン酸化膜をゲート絶縁膜として用いたＭＩＳ型電界効果トランジスタを形成した半導体装置について述べる
【００１３】図１に，本発明の電界効果トランジスタで使われるシリコン基板を構成する，＜１１０＞方向から見たシリコン結晶の結晶構造の概略図を示す。ただし図１において，矢印１０１，矢印１０２はいずれも＜１１０＞方向を示しており，電界効果トランジスタが形成される基板最上面においては，シリコン原子１０３がゲート絶縁膜との界面に平行に配列されるのがわかる。
【００１４】
さらに本実施例のＭＩＳトランジスタでは，電界効果トランジスタのゲート電極を，前記＜１１０＞方位のシリコン基板主面，例えば（１１０）面上に，その長手方向が図１の紙面左右方向に延在するように配置し，さらに紙面手前方向にソース領域を，紙面奥方向にドレイン領域を配置する。この方向が，本発明の＜１１０＞方位のシリコン面上にソース領域とドレイン領域とを，ソース領域とドレイン領域とを結ぶ線が＜１１０＞方位に一致するように電界効果トランジスタを配置した方向であり，次の図２に示すようにＭＩＳトランジスタの移動度は，この方向において最も高くなる。【００１５】図２は，（１１０）面上にＰ型ＭＩＳトランジスタを形成した際のトランジスタ移動度のトランジスタ配置方向依存性を示す図であり，（１−１０）面内において，（１１１）面との交線を基準にして，ゲート電極長手方向の角度を変化させて配置したときの移動度の変化を示す
【００１６】
図２を参照するに，移動度はゲート電極長手方向のなす角度が１３５度方向のとき，すなわち（１１０）面あるいは｛１１０｝面内にソース領域・ドレイン領域を，ソース領域とドレイン領域とを結ぶ方向が＜１１０＞面方向となるように配置したときが最大になるのがわかる。Ｎ型ＭＩＳトランジスタについても同様である。この方向に配置したＭＩＳトランジスタの移動度は＜１００＞面の移動度に比べてＮ型ＭＩＳトランジスタで約１.４倍，Ｐ型ＭＩＳトランジスタで約２.５に相当する。この方向に配置したＭＩＳトランジスタの移動度が高くなるのは，ソース領域からドレイン領域に沿った電子および正孔の有効質量および格子散乱確率が減少することに起因すると考えられる
【００１７】
図２を見ても分かるように，移動度が最大になる角度の周辺の角度でも急激に移動度が低下することにはならないので，１３５度の角度から±１０度程度以内の結晶面方位を選択しても移動度が向上した電界効果トランジスタを得ることができる。すなわち，実質的に（１１０）面あるいは＜１１０＞面と等価ないしは面方向角度が近い他の面方位，例えば（５５１）面，（３３１）面，（２２１）面，（３２１）面，（５３１）面，（２３１）面，（３５１）面，（３２０）面，（２３０）面などに本発明の電界効果トランジスタを形成してもよい
【００１８】
図３は，Ｐ型ＭＩＳトランジスタのドレイン領域電流のドレイン領域電圧依存性である。（１１１）面および（１１０）面方位上のＭＩＳトランジスタの電流駆動能力はそれぞれ（１００）面の１.３倍および２.５倍になっている
・「【００２４】
上述したように，マイクロ波励起Ｋｒ/Ｏ
2
プラズマにより形成したシリコン酸化膜は，４００℃という低温で酸化しているにもかかわらず，（１００）面，（１１１）面，（１１０）面および他のあらゆる面方位とも，従来の（１００）面の高温熱酸化膜と同等ないしはより優れた電気的特性が得られる
【００２５】こうした効果が得られるのは，成膜直後にシリコン酸化膜中にＫｒが含有されることにも起因している。シリコン酸化膜中にＫｒが含有されることにより，膜中やＳｉ／ＳｉＯ2界面でのストレスが緩和され，膜中電荷や界面準位密度が低減され，シリコン酸化膜の電気的特性が大幅に改善されるためと考えられる。特に，表面密度において５×１０11ｃｍ2以下のＫｒを含むことがシリコン酸化膜の電気的特性，信頼性的特性の改善に寄与している。この様な工程によって形成したゲート酸化膜を用いたＭＩＳトランジスタの移動度の面方位依存特性が図２，図３に示したものである。」
　
カ　ここで，上記オに摘示した段落【００１５】には，「（１１０）面上にＰ型ＭＩＳトランジスタを形成」することが記載されているから，引用例１には，上記エに摘示した段落【０００７】に記載された「半導体装置」を構成する「電界効果トランジスタ」として，「Ｐ型ＭＩＳトランジスタ」が形成されたものも記載されているといえる。
　また，ＭＩＳ型電界効果トランジスタにおいては，ゲート絶縁膜上にゲート電極が形成されることは明らかである。
　
　以上を総合すると，引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「実質的に＜１１０＞方位を有するシリコン基板表面上に形成され，ソース領域とドレイン領域とを結ぶ方向が，実質的に＜１１０＞方向に一致するように前記シリコン基板表面上に配置された電界効果トランジスタであって，
　前記電界効果トランジスタはＰ型ＭＩＳトランジスタであり，
　前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が，シリコン酸化膜，シリコン酸窒化膜，シリコン窒化膜のいずれかであり，
　前記ゲート絶縁膜上にゲート電極が形成され，
　前記実質的な＜１１０＞方位とは，（１１０）面，あるいはこれと結晶学的に等価な全ての面を含む｛１１０｝面，及び，これと結晶学的に見てほぼ等価な方向を向いている面方位である（５５１）面，（３３１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，並びに，移動度がほぼ最大となる面方位に匹敵する面方位として，＜１１０＞方位からの角度のずれの少ない（３２０）面，（５３１）面，（３２１）面，（５３３）面，（５３５）面，（２３０）面，（３５１）面，（２３１）面，（３５３）面，（３５５）面である，
　電界効果トランジスタ。」
　
　
（２）K. Throngnumchai, 'VA-6  Ultralow On-Resistance P-Channel Lateral DMOS Fabricated on (110)-Oriented Si Substrate',
IEEE Transactions on Electron Devices, Vol.40, No.11, P.2132-2133
　(１９９３年１１月)
　原査定の拒絶の理由に引用され，本願の出願前に外国において頒布された刊行物である上記文献（以下「引用例２」という。）には以下の記載がある。（なお，日本語訳は当審において作成した。以下同じ。）
・「This paper presents a p-channel lateral DMOS(LDMOS) featuring improved on-resistance through the use of a (110)-oriented Si substrate. The specific on-resistance of this LDMOS is believed to be the lowest among p-channel power MOSFETs reported to date.
 P-channel power MOSFET's are still widely used in such applications as high-side switching and complementary circuits even though their on-resistance, Ron, is about three times higher than that of n-channel devices having the same chip-size. While there is a need to reduce the Ron value of these devices, conventional (100)-substrates do not have a suitable orientation for this purpose because their hole mobility is lower than that of (110)-substrates.」（2133ページ左欄１〜１３行）
（日本語訳：
　本論文では，（110）配向Si基板を使用して改善されたオン抵抗を有するpチャネルラテラルDMOS（LDMOS）を提示する。このLDMOSの特有のオン抵抗は，これまでに報告されたｐチャネルパワーMOSFETの中で最も低いと考えられている。
　ｐチャネルパワーMOSFETは，オン抵抗Ronが同じチップサイズを有するnチャネルデバイスに比べて約3倍であっても，まだ広く，ハイサイドスイッチングや相補的な回路などのアプリケーションで使用されています。これらのデバイスのRonの値を減らす必要があるが，従来の（100）基板は，その正孔移動度が（110）基板のそれよりも低いので，この目的のために適切な方位を持っていない。）
　
・「In this study, we fabricated p-channel LDMOS on both(100)- and (110)-substrates and compared their on-resistance.
　・・・（中略）
 The gate oxides of both types of samples were formed by the same thermal oxidation process at 1050℃ in a dry 02-atmosphere. From the CV characteristics, the thickness of the gate oxides on the (110)- and (100)-substrates was determined to be 62 and 49 nm respectively.」（2133ページ左欄１４〜３１行）
（日本語訳：
　本研究では，pチャネルのLDMOSを（100）と（110）基板の両方の上に作製し，そのオン抵抗を比較した。
　・・・（中略）
　両方の種類のサンプルのゲート酸化膜は，1050℃の乾燥したＯ２雰囲気中という同じ熱酸化プロセスで形成された。CV特性から，（110）と（100）基板上のゲート酸化膜の厚さは，それぞれ62および49 nmであると決定された。）
　
・「The on-resistance of the samples was determined as a function of their effective longitudinal gate field, Einv, defined by (VGS - Vth)/tox, where VGS, Vth, and tox are the applied gate voltage, threshold voltage, and gate oxide thickness. The measured threshold and breakdown voltages were -3.28 and -51 V for the (110)-sample and-2.54 and -46 V for the (100)-sample. When Einv was -5 MV/cm, the measured specific on-resistance of the(110)-sample was 2.27 Ω-cm2 , only 0.64 times as much as the 3.52 Ω-cm2 measured for the (100)-sample.」（2133ページ左欄３４〜４３行）
（日本語訳：
　サンプルのオン抵抗は，それらの実効的な長手方向のゲート電界Einvの関数として決定され，Einvは（VGS - Vth）/ toxと定義され，ここでVGS，Vthとtoxは，それぞれ印加されるゲート電圧，しきい値電圧，ゲート酸化物の厚さである。測定されたしきい値とブレークダウンの電圧は（110）試料については-3.28と-51 V，（100）試料については-2.54と-46 Vであった。Einvが-5MV/cmのとき，（110）サンプルのオン抵抗を測定値は2.27 Ω-ｃｍ２ であり，これは(100)サンプルについて測定された3.52 Ω-ｃｍ２の0.64倍にすぎない。）
　
・「It was found that the on-resistance ratio between the p-channel LDMOS fabricated on the (110)- and (100)-substrates can be reduced by increasing Einv. This is another advantage of using (110)-substrates for power applications where a high gate field is available. The reduction of the on-resistance ratio between the substrates is thought to be due to the differences in their surface roughness scattering.」（2133ページ左欄４４〜５１行）
（日本語訳：
　（110）と（100）基板上に形成されたpチャネルのLDMOSのオン抵抗の比はEinvを増やすことによって減らせることがわかった。これは，高ゲート電界が利用可能であるパワーアプリケーション用に（110）基板を用いる別の利点である。基板間のオン抵抗比の減少は，その表面ラフネス散乱の違いによるものと考えられている。）
　
　なお，上記の「測定されたしきい値とブレークダウンの電圧は（110）試料については-3.28と-51 V」との記載において，「電圧」は，ソースとゲート電極との間に印加される「ゲート電圧」であることは自明であるところ，その値が「-3.28と-51 V」と負の値となっているのは，「pチャネルのLDMOS」であることから，ソース側を基準としてゲート電極に印加した電圧を測定したためであり，ソース側とゲート電極との間に印加される「ゲート電圧」の絶対値では，前記「-3.28と-51 V」は「3.28と51V」であることは当業者に明らかである。
　
　
（３）M. Miyashita et al., 'Dependence of Surface Microroughness of CZ, FZ, and EPI Wafers on Wet Chemical Processing',
Journal of The Electrochemical Society, Vol.139, No.8, P.2133-2142
　（１９９２年　８月）
　原査定の拒絶の理由に引用され，本願の出願前に外国において頒布された刊行物である上記文献（以下「引用例３」という。）には，Fig.12及びFig.19とともに以下の記載がある。
・「Experimental
 In these experiments, CZ (100) wafer and the FZ (100) doped with phosphorous (P) and boron (B) were used.Their resistivity is 8-12 cm and the parameter of average surface microroughness (Ra) is 0.15-0.20 nm.」（P.2134左欄１３〜１７行）
（日本語訳：
　実験
　これらの実験では，リン（P），ホウ素（B）でドープされたCZ（100）及びFZ（100）ウエハを用いた。それらの抵抗率は8-12cm，平均表面マイクロラフネスのパラメータ（Ra）が0.15から0.20 nmである。）
　
　ここにおいて，翻訳文では「平均表面マイクロラフネスのパラメータ（Ra）」としているが，通常，記号「Ra」は中心線平均粗さを表すことから，上記「平均表面マイクロラフネスのパラメータ（Ra）」は中心線平均粗さRaであることは明らかである。
　
・「In short, the surface microroughness can be suppressed as the initial level as shown in Fig.12 if the following conditions are satisfied: to use the EPI wafer will less point defects or the wafer whose point defects are eliminated with such a treatment as the wet oxidation; to set the mixing ratio of the APM cleaning at 0, 0.05:1:5; and to introduce the room temperature ultrapure water rinsing after the APM cleaning process.」（P.2138左欄４〜１１行）
（日本語訳：
　一言で言えば，以下の条件が満たされている場合，Fig.12に示すように，表面ラフネスは，初期レベルと同等に抑制することができる。；EPIウェーハを使用して，このような湿式酸化としての処理によって，その点欠陥はより少なくなるか除去される；APM洗浄の混合比を0,0.05:1:5に設定する；およびAPM洗浄工程後，室温で超純水リンスを導入する。）
　
　ここで，
Fig.12からは，ETCHING DEPTHが30nmにおけるCZ n(WET 1000℃X4hrs)とFZ n(WET 1000℃X4hrs)，及びETCHING DEPTHが60nmにおけるFZ nについては，Raが0.15nm程度であることが読み取れる
　また，Fig.12自体には以下の付記がある。
　
・「Fig. 12. Influence of cyclic APM cleaning step with the mixing ratio of NH4OH:H202:H20=0.05:1:5 on surface microroughness for wafers treated at 1000℃ in wet oxidation for 4 h (cleaning step =3nm etching depth).」（P.2138のFig.12）
（日本語訳：
　1000℃4時間の湿式酸化(洗浄ステップ=エッチング深さ3nm)がされたウェハについて，混合比NH4OH:H202:H20=0.05:1:5のサイクリックAPMクリーニング工程の表面マイクロラフネスに対する影響）
　
・「Effect of surface microroughness on electrical characteristics of thin oxide.--As the feature size of the ULSI devices gets smaller, the gate oxide and oxide used as the storage capacitor are getting thinner and thinner. Therefore, in order to maintain the performance, the reliability,and the yield of devices, it is extremely important to improve the film quality of thin oxide. This experiment has confirmed that the electrical characteristics of thin oxide such as the dielectric breakdown field intensity (EBD) have a close relationship with the surface microroughness.
 MOS diodes were prepared by depositing 9.5 and 10 nm oxide films on the n- and p-type substrates with various surface microroughness levels followed by the aluminum metallization. Figure 19 shows the relationship between the surface microroughness and the EBD. In this experiment, EBD means the average value of the electric field intensity of the intrinsic breakdown when the positive voltage is applied to the Al electrode to form the electron accumulation layer on the n-Si substrate surface. And when the negative voltage is applied to the A1 electrode to form the electron accumulation layer on the p-type substrate surface. The measurement area was 1.6x10-4μm2 and the judgment electric current was 1x10-4A. 
 It is shown that EBD gets higher as the surface microroughness decreases. Moreover no difference is observed between the n-type CZ wafer and the n-type FZ wafer provided that the surface microroughness is at the same level. And, moreover, no difference is observed between the p-type CZ wafer and the p-type EPI wafer provided that the surface microroughness is at the same level. Since the barrier height for electron emission from Al into SiO2 is higher than that for electron emission from Si into SiO2, the EBD of the p-type wafer is higher than that of n type wafer.」（P.2140右欄１１〜４３行）
（日本語訳：
　表面マイクロラフネスの，薄い酸化膜の電気特性への影響−
　ULSIデバイスの機能のサイズが小さくなるにつれ，ストレージコンデンサとして使用されるゲート酸化膜と酸化物は，薄く，薄くなってきている。したがって，パフォーマンス，信頼性，およびデバイスの歩留まりを維持するためには，薄い酸化膜の膜質を向上させるために極めて重要である。この実験では，このような絶縁破壊電界強度（EBD）などの酸化物薄膜の電気的特性は，表面マイクロラフネスとの密接な関係を持っていることを確認している。
　MOSダイオードは，アルミ配線に続いて種々の表面ラフネスのレベルを持つn型とp型基板上に9.5および10 nmの酸化膜を堆積させることによって調製した。Fig.19は，表面のマイクロラフネスとEBDの関係を示している。この実験では，EBDは，n-Si基板表面上に電子蓄積層を形成するために，Al電極に正の電圧が印加された際の，真性破壊の電界強度の平均値のことである。また，p型基板表面上に電子蓄積層を形成するために，Al電極に負の電圧が印加された際の値である。測定面積は1.6x10-4μm2であり，判定電流は1x10-4Aであった。
　
表面ラフネスが減少するにつれて，E
BD
が高くなることが示されている。
　
　ここで，Fig.19は，表面のマイクロラフネスとEBDの関係を示しているところ，前述したように，「表面のマイクロラフネス」としてはRa，すなわち中心線平均粗さRaを指すことは明らかである。
　また，CZ n及びFZ nウェーハについてみると，実測データとしては，Raの最小値は0.2nm程度であるが，少なくともRaが0.15nm程度までは，Raが減少するにつれてEBDが増加する傾向にあることは，各実測データを結ぶ実線から見て，実質的に示されているといえる。
　
　以上から，引用例３には，中心線平均粗さRaが0.15nm程度の表面が得られること，及び，中心線平均粗さRaが減少するにつれて，ゲート酸化膜の絶縁破壊電界強度EBDが高くなることが示されている。
　
５．本願発明と引用発明との対比
　本願発明と引用発明とを対比する。
　
・引用発明における「実質的に＜１１０＞方位を有するシリコン基板」であって，「前記実質的な＜１１０＞方位とは，（１１０）面，あるいはこれと結晶学的に等価な全ての面を含む｛１１０｝面，及び，これと結晶学的に見てほぼ等価な方向を向いている面方位である（５５１）面，（３３１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，並びに，移動度がほぼ最大となる面方位に匹敵する面方位として，＜１１０＞方位からの角度のずれの少ない（３２０）面，（５３１）面，（３２１）面，（５３３）面，（５３５）面，（２３０）面，（３５１）面，（２３１）面，（３５３）面，（３５５）面である」ものは，面方位について，本願発明における「実質的に（１１０）面を有するシリコン表面」の面方位とは「（１１０）面，（５５１）面，」「（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面」において共通するところ，本願発明における「実質的に（１１０）面を有するシリコン表面」の面方位は選択的な記載がされているものである。また，引用発明の「＜１１０＞方位」を代表する［１１０］「方位を有する
シリコン基板表面
表面が
シリコン領域を有する
　
・引用発明の「シリコン基板表面上に形成され，ソース領域とドレイン領域とを結ぶ方向が，実質的に＜１１０＞方向に一致するように前記シリコン基板表面上に配置された電界効果トランジスタであって，」「　前記電界効果トランジスタはＰ型ＭＩＳトランジスタであり，　前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が，シリコン酸化膜，シリコン酸窒化膜，シリコン窒化膜のいずれかであり，　前記ゲート絶縁膜上にゲート電極が形成され」たものは，本願発明の「前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャネルＭＩＳ電界効果トランジスタ」に相当する。
　
　以上から，引用発明と本願発明とは，
「　表面が実質的に（１１０）面であるシリコン領域を有する基板と，前記表面上に設けられたゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極とを有し，前記シリコン領域を少なくともチャンネルに用いたＰチャネルＭＩＳ電界効果トランジスタにおいて，
　前記実質的に（１１０）面を有するシリコン表面は，（１１０）面，（５５１）面，（３１１）面，（２２１）面，（５５３）面，（３３５）面，（１１２）面，（１１３）面，（１１５）面，（１１７）面，（３３１）面，（２２１）面，（３３２）面，（１１１）面，及び，（３２０）面のいずれかであることを特徴とするＰチャネルＭＩＳ電界効果トランジスタ。」
である点で一致する。
　
　一方，両者は次の各点で相違する。
《相違点１》
　本願発明においては，「シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であ」るのに対して，引用発明においてはそのような特定はなされていない点。
《相違点２》
　本願発明においては，「ソース，ゲート間耐電圧が１０ボルト以上であること」とされているが，引用発明においてはそのような特定はなされていない点。
《相違点３》
　本願発明は「ＰチャネルパワーＭＩＳ電界効果トランジスタ」に係るものであるが，引用発明は「Ｐ型ＭＩＳトランジスタ」である「電界効果トランジスタ」であり，「ＰチャネルＭＩＳ電界効果トランジスタ」に相当するものの，「ＰチャネルパワーＭＩＳ電界効果トランジスタ」とまでは特定されていない点。
　
６．当審の判断
　上記各相違点について検討する。
（１）《相違点１》について
　一般に，ＭＩＳ電界効果トランジスタにおいては，ゲート絶縁膜が簡単に破壊されないように，その絶縁破壊電界強度を高いものとすることは，従来より周知の課題であるところ，前記４．（３）において摘示したとおり，引用例３には，中心線平均粗さRaが減少するにつれて，ゲート酸化膜の絶縁破壊電界強度EBDが高くなることが示されているから，引用発明に係るＰ型ＭＩＳトランジスタについても，ゲート絶縁膜の絶縁破壊電界強度をより高いものとするために，「実質的に＜１１０＞方位を有するシリコン基板表面」の中心線平均粗さRaをできるだけ小さいものとすることは当業者が適宜になし得たことである。そして，具体的な中心線平均粗さRaの値は，必要な絶縁破壊電界強度に応じて設定できるものであり，この際，Raの値として0.15nm程度の値は，引用例３にも示されているように格別な値ともいえない。
　また，シリコン基板表面の粗さが大きくなると，ＭＩＳ電界効果トランジスタにおける移動度が低下すること，逆に言えば，シリコン基板表面の粗さが小さくなると，ＭＩＳ電界効果トランジスタにおける移動度が向上することは，以下の周知例１及び２にも示されているように従来より周知の事項であるから，引用発明において，上記のように「実質的に＜１１０＞方位を有するシリコン基板表面」の中心線平均粗さRaをできるだけ小さいものとすることに伴い，移動度が向上することは当業者が普通に予測できたことである。
　
　・周知例１：　特開平８−２１３５９５号公報
　本願の出願前に日本国内において頒布された刊行物である特開平８−２１３５９５号公報には，図１２，１６，１７とともに次の記載がある。
「【００２８】図１６はキャリア移動度の実効電界依存性を示すもので，これもトランジスタの信頼性の指標となるものである。Y.Toyoshima,H.Iwai,F.Matusoka,H.Hayashida,K,Maeguchi,and K.Kanzaki,'Analysis on gate-oxidethickness dependence of hot-carrior-induceddegradation in thin-gate oxide nMOSFETs,'IEEETrans.Electron Devices,vol.37,No.6,pp.1496-1503,1990. ）
キャリア移動度（１／μeff ）を決定する要因としては，表面ラフネス散乱（１／μsr），
があり，全体の移動度（１／μeff ）は，ｌｎ（１／μeff ）＝ｌｎ（（１／μc ）＋（１／μsr）＋（１／μph））で表される
【００２９】これは，図１７において，本発明のトランジスタが従来発明のトランジスタに比べてホットキャリア信頼性に優れていたのは，即ち劣化量（Δｇm ／ｇm ）が小さかったのは，図１２に示すように，ホットキャリアストレスによって生じた界面準位の増大が，モビリティの劣化による駆動力の低下を引き起こす効果が，ゲート酸化膜厚が薄くなるほど見えにくくなることによる。
酸化膜厚の薄い場合には，チャネルの縦方向の電界が非常に強いため，モビリティは，表面ラフネス散乱に主に支配され
　
　・周知例２：　特開平１１−１３５７８４号公報
　本願の出願前に日本国内において頒布された刊行物である特開平１１−１３５７８４号公報には次の記載がある。
「【０００７】酸化処理とエッチングとの繰り返しで増加するマイクロラフネスは，ゲート絶縁膜形成直前においては約０．４ｎｍ程度の厚さに達する。
このようなマイクロラフネスは，ゲート絶縁膜の耐電圧（Ｑｂｄ）の低下を招き，絶縁膜の長期信頼性の低下，移動度の低下によるオン電流の減少等の原因になり
　
　したがって，引用発明において，「実質的に＜１１０＞方位を有するシリコン基板表面」の中心線平均粗さRaを0.15nm程度として，相違点１に係る「シリコン表面の表面粗さが中心線平均粗さ（Ｒａ）で表現すると０．１５ｎｍ以下であ」る構成を備えることは，当業者が適宜になし得た範囲に含まれる程度のことである。
　
（２）《相違点２》について
　（110）配向Si基板に形成されたpチャネルのMOSFETにおけるゲート耐圧として１０Ｖを超える値は，引用例２に示されているように，普通に設定される値であるから，引用発明においてもソースとゲートの間の耐圧を１０Ｖを超える値に設定して，相違点２に係る，「ソース，ゲート間耐電圧が１０ボルト以上である」ものとすることは，単なる設計的事項といえるものである。
　よって，引用発明において，相違点２に係る構成を備えることは当業者が適宜になし得た範囲に含まれる程度のことである。
　
（３）《相違点３》について
　例えば，引用例２にも「ｐチャネルパワーMOSFET」と表記されているように，電界効果トランジスタを比較的大電力を制御できるものとして製造して「パワー」電界効果トランジスタとすることは設計的な事項であり，引用発明に係る，「Ｐ型ＭＩＳトランジスタ」である「電界効果トランジスタ」についても，比較的大電力を制御できるものとして設計して，相違点３に係る「ＰチャネルパワーＭＩＳ電界効果トランジスタ」とすることは，当業者が適宜になし得た範囲に含まれる程度のことである。
　
（４）　したがって，本願発明は，周知技術を勘案することにより，引用発明及び引用例２及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。