【事件の表示】
　特願２００２−１３７２７５「トランジスタ及びフラッシュメモリの製造方法」拒絶査定不服審判事件〔平成１５年　１月１０日出願公開、特開２００３−　　７８７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年５月１３日（パリ条約による優先権主張平成１３年５月１１日、米国）の出願であって、平成２０年２月２６日付けで手続補正がなされ、平成２１年５月１日付けで拒絶査定がなされ、それに対して、同年９月９日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２２年１２月２１日付けで審尋がなされ、平成２３年４月４日に回答書が提出されたものである。
　
２．平成２１年９月９日付けの手続補正について
【補正の却下の決定の結論】
　平成２１年９月９日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２１年９月９日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし請求項１０を、補正後の特許請求の範囲の請求項１ないし請求項８に補正するとともに、発明の詳細な説明を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
　「【請求項1】
　基板上にゲートを形成するステップと、
　ドレイン形成領域をマスキングするステップと、
　前記基板のソース形成領域に第1のドーパントをイオン注入するステップと、
　前記ドレイン形成領域のマスクを除去するステップと、
　前記ゲートの側壁部に誘電体によりスペーサを形成するステップと、
　前記基板の少なくともドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第２のドーパントをイオン注入するステップと、
　熱拡散処理により、前記ソース形成領域及び前記ドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップと
　を含むことを特徴とするトランジスタの製造方法。
　　【請求項2】
　前記第1のドーパントをイオン注入するステップにおいて、前記第1のドーパントをイオン注入した後、前記ソース形成領域に、前記第1のドーパントより拡散性が低い第３のドーパントをイオン注入する処理を、さらに含むことを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項3】
　前記ゲートは、制御ゲート及び浮遊ゲートを含むスタックトゲート構造を有することを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項4】
　前記ソース領域の接合部におけるドーパントの濃度勾配が緩やかで、前記ドレイン領域の接合部におけるドーパントの濃度勾配が急峻であることを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項5】
　前記第1のドーパントをイオン注入するステップの後に、前記ソース形成領域をマスキングするステップをさらに含むことを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項6】
　前記誘電体がオキサイドであることを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項7】
　基板上に制御ゲート及び浮遊ゲートを含むスタックトゲートを形成するステップと、
　ドレイン形成領域をマスキングするステップと、
　前記基板のソース形成領域に第1のドーパントをイオン注入するステップと、
　前記ドレイン形成領域のマスクを除去するステップと、
　前記スタックトゲートの側壁部に誘電体スペーサを形成するステップと、
　前記基板に形成される非セル型トランジスタ用の前記ソース形成領域及び前記ドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップと、
　熱拡散処理により、前記ソース形成領域及びドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップと
　を含むことを特徴とするフラッシュメモリの製造方法。
　　【請求項8】
　前記ソース形成領域に第1のドーパントをイオン注入するステップにおいて、前記ソース形成領域に、前記第1のドーパントより拡散性が低い第3のドーパントをイオン注入する処理を含むことを特徴とする請求項7に記載のフラッシュメモリの製造方法。
　　【請求項9】
　前記ソース領域の接合部におけるドーパントの濃度勾配が緩やかで、前記ドレイン領域の接合部におけるドーパントの濃度勾配が相対的に急峻であることを特徴とする請求項7に記載のフラッシュメモリの製造方法。
　　【請求項10】
　前記誘電体がオキサイドであることを特徴とする請求項7に記載のフラッシュメモリの製造方法。」
　
（補正後）
　「【請求項1】
　基板上にゲートを形成するステップと、
　ドレイン形成領域をマスキングするステップと、
　前記基板のソース形成領域に、第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、
　前記ドレイン形成領域のマスクを除去するステップと、
　前記ゲートの側壁部に誘電体によりスペーサを形成するステップと、
　前記基板の少なくともドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップと、
　熱拡散処理により、前記ソース形成領域及び前記ドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップと
　を含むことを特徴とするトランジスタの製造方法。
　　【請求項2】
　前記ゲートは、制御ゲート及び浮遊ゲートを含むスタックトゲート構造を有することを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項3】
　前記ソース領域の接合部におけるドーパントの濃度勾配が緩やかで、前記ドレイン領域の接合部におけるドーパントの濃度勾配が急峻であることを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項4】
　前記第1のドーパントをイオン注入するステップの後に、前記ソース形成領域をマスキングするステップをさらに含むことを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項5】
　前記誘電体がオキサイドであることを特徴とする請求項1に記載のトランジスタの製造方法。
　　【請求項6】
　基板上に制御ゲート及び浮遊ゲートを含むスタックトゲートを形成するステップと、
　ドレイン形成領域をマスキングするステップと、
　前記基板のソース形成領域に、第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、
　前記ドレイン形成領域のマスクを除去するステップと、
　前記スタックトゲートの側壁部に誘電体スペーサを形成するステップと、
　前記基板に形成される非セル型トランジスタ用の前記ソース形成領域及び前記ドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップと、
　熱拡散処理により、前記ソース形成領域及びドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップと
　を含むことを特徴とするフラッシュメモリの製造方法。
　　【請求項7】
　前記ソース領域の接合部におけるドーパントの濃度勾配が緩やかで、前記ドレイン領域の接合部におけるドーパントの濃度勾配が相対的に急峻であることを特徴とする請求項6に記載のフラッシュメモリの製造方法。
　　【請求項8】
　前記誘電体がオキサイドであることを特徴とする請求項6に記載のフラッシュメモリの製造方法。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１及び請求項７の発明特定事項である「前記基板のソース形成領域に第1のドーパントをイオン注入するステップと、」を、補正後の請求項１及び請求項６の「前記基板のソース形成領域に、第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、」と補正すること。
　
（補正事項ｂ）
　請求項２及び請求８を削除すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、補正前の請求項１の発明特定事項である「基板のソース形成領域に」「イオン注入するステップ」について、「第1のドーパントをイオン注入する」を「第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入する」と限定的に減縮する補正であり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入する」は、本願の願書に最初に添付した明細書の【００１６】、【００１７】段落及び図1Cの記載に基づく補正であり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３−２）補正事項ｂについて
　補正事項ｂは、特許法第１７条の２第４項第１号に掲げられた請求項の削除を目的とするものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし８に係る発明は、平成２１年９月９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし８に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である昭和６２年１２月１日に日本国内で頒布された刊行物である特開昭６２−２７６８７８号公報（以下「引用刊行物」という。）には、図１、２及び４ないし１５とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「〔産業上の利用分野〕
　本発明は、半導体記憶装置に関するものであり、特に、メモリセルがフローティングゲート電極とコントロールゲート電極を有するＭＩＳＦＥＴからなり電気的に消去可能な半導体記憶装置すなわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）に適用して有効な技術に関するものである。」（第２頁右上欄第１２〜２０行）
「本発明の目的は、低いドレイン電圧でも書込み可能なメモリセルを提供することにある。
　本発明の他の目的は、ソース領域と基板間の耐圧を高くし、消去特性を向上させたメモリセルを提供することにある。」（第３頁左上欄第１１〜１５行）
「〔問題点を解決するための手段〕
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
　すなわち、フローティングゲート電極とコントロールゲート電極を有するＭＩＳＦＥＴからなるメモリセルのドレイン領域を高濃度層で構成し、また、ソース領域のチャネル領域側の端部を低濃度にする。
〔作用〕
　上記した手段によれば、ドレイン領域端部での電界が強くなるのでホットエレクトロンの発生が増加し、これにより書込み電圧を低減することができる。また、ソース領域と半導体基板の間のアバランシェブレイクダウン電圧が高められるので、消去効率を向上することができる。」（第３頁右上欄第１〜１６行）
「
第１図及び第２図に示すように、メモリセルであるＭＩＳＦＥＴは、第１ゲート絶縁膜４、フローティングゲート電極５、第２ゲート絶縁膜６、コントロールゲート電極７、ｎ
＋
型半導体領域９、ｎ
＋
型半導体領域１０、ｎ
−
型半導体領域１１とで構成してある。
　
ドレイン領域は、ｎ
＋
型半導体領域９とｎ
＋
型半導体領域１０とからなり、
ドレイン領域のチャネル領域側の端部を０．１μｍ程度の浅い接合深さを有するｎ
＋
型半導体領域９によって構成している。このため、ドレイン領域のフローティングゲート電極５の下部への廻り込みが小さくなっている。また、半導体領域９をｎ
−
型とした場合と比較して、情報の書込み時におけるドレイン領域のチャネル領域側の端部の電界を強くすることができる。ｎ
＋
型半導体領域９のチャネル長方向における長さは、酸化シリコン膜からなるサイドウォールスペーサ１２によって規定されている。
　
ソース領域は、ｎ
＋
型半導体領域９とｎ
＋
型半導体領域１０及びｎ
−
型半導体領域１１とからなっている。
「次に、
前記メモリセルの製造方法を説明する。
　第４図乃至第１６図は、メモリセルの第１図と同一部分の製造工程における断面図又は平面図である。
　第４図に示すように、ｐ−型半導体基板１の酸化による酸化シリコン膜１８と、熱酸化マスクとして例えばＣＶＤによる窒化シリコン膜１９を用いて半導体基板１の所定の表面を酸化することによってフィールド絶縁膜２を形成する。ｐ型チヤネルストツパ３は、フィールド絶縁膜２を形成する以前にイオン打込によってＰ型不純物例えばボロン（Ｂ）を導入しておくことによって形成する。フィールド絶縁膜２を形成した後に、窒化シリコン膜１９及び酸化シリコン膜１８は除去する。
　次に、
第５図に示すように、フィールド絶縁膜２から露出している半導体基板１の表面を酸化して酸化シリコン膜からなる第１ゲート絶縁膜４を形成する。
　次に、
第６図に示すように、フローティングゲート電極５を形成するために、半導体基板１上の全面に例えばＣＶＤによって多結晶シリコン膜５を形成する。
　次に、第７図に示すように、多結晶シリコン膜５を、レジスト膜を用いたエツチングによってフローティングゲート電極５の所定の幅で、データ線ＤＬが延在する方向に延在するようにバタ一ニングする。つまり、このエッチング工程では、同一のデータ線ＤＬに接続される複数のメモリセルのフローティングゲート電極５を一体にしたパターンに多結晶シリコン膜５をパターニングする。周辺回路領域に形成された多結晶シリコン膜５は除去する。多結晶シリコン膜５をパターニングした後に、レジスト膜からなるマスクは除去する。
　次に、
第８図に示すように、多結晶シリコン膜５の表面を酸化して酸化シリコン膜からなる第２ゲート絶縁膜６を形成する。
コントロールゲート電極７及びワード線ＷＬを形成するために例えばＣＶＤによって半導体基板１上の全面に多結晶シリコン膜７を形成する。
　次に、
第９図に示すように、レジスト膜からなるマスクを用いたエッチングによって多結晶シリコン膜７をエッチングしてコントロールゲート電極７及びワード線ＷＬを形成する。
前記エッチングに続いてフローティングゲート電極７から露出している第２ゲート絶緻膜６をエッチングする。さらに、多結晶シリコン膜５をエッチングしてフローティングゲート電極５を形成する。
　次に、第１０図に示すように、フローティングゲート電極５及びコントロールゲート電極７（ワード線ＷＬ）の露出している表面を酸化して酸化シリコン膜８を形成する。この酸化の際にフローティングゲート電極５、コントロールゲート電極７から露出している半導体基板１の表面が酸化されて酸化シリコン膜８が形成される。
　次に、
第１１図に示すように、半導体基板１上に、ｎ
−
型半導体領域１１形成用のレジスト膜からなるマスク２０を形成する。
イオン打込みによって半導体基板１の露出している表面部にｎ型不純物例えばリン（Ｐ）をｌ×ｌ０
１３
〜１×１０
１４
ａｔｏｍｓ／cm
２
程度導入してｎ
−
型半導体領域１１を形成する。イオン打込みの後に、マスク２０を除去する。
　次に、
第１２図に示すように、フローティングゲート電極５及びコントロールゲート電極７をマスクとしてイオン打込みによって半導体基板１の表面にｎ型不純物例えばヒ素（Ａｓ）を１×ｌ０
１５
ａｔｏｍｓ／cm
２
程度導入してｎ
＋
型半導体領域９を形成する。
　次に、
第１３図に示すように、半導体基板１上の全面に、例えばＣＶＤによってサイドウォールスペーサ１２形成用の酸化シリコン膜１２を形成する。
　次に、
第１４図に示すように、反応性イオンエッチング（ＲＩＥ）によって酸化シリコン膜１２を半導体基板１の表面が露出するまでエッチングしてサイドウォールスペーサ１２を形成する。
　次に、
第１５図に示すように、フローティングゲート電極５、コントロールゲート電極７及びサイドウオールスペーサ１２をマスクとして、イオン打込みによってｎ型不純物例えばヒ素（Ａｓ）を１×１０
１６
ａｔｏｍｓ／cm
２
程度導入してｎ
＋
型半導体領域１０を形成する。
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「半導体基板１上に第１ゲート絶縁膜４、フローティングゲート電極５、第２ゲート絶縁膜６、コントロールゲート電極７を形成し、
前記半導体基板１上に、ソース領域を構成するｎ−型半導体領域１１形成用のレジスト膜からなるマスク２０を形成し、
イオン打込みによって前記半導体基板１の露出している表面部にリン（Ｐ）を導入して、前記ソース領域を構成するｎ−型半導体領域１１を形成し、
前記マスク２０を除去し、
前記フローティングゲート電極５及び前記コントロールゲート電極７をマスクとしてイオン打込みによって前記半導体基板１の表面にヒ素（Ａｓ）を導入して、ドレイン領域及び前記ソース領域を構成するｎ＋型半導体領域９を形成し、
前記半導体基板１上の全面に酸化シリコン膜を形成し、
反応性イオンエッチング（ＲＩＥ）によって前記酸化シリコン膜を前記半導体基板１の表面が露出するまでエッチングしてサイドウォールスペーサ１２を形成し、
前記フローティングゲート電極５、前記コントロールゲート電極７及び前記サイドウオールスペーサ１２をマスクとして、イオン打込みによってヒ素（Ａｓ）を導入して、前記ドレイン領域及び前記ソース領域を構成するｎ＋型半導体領域１０を形成することからなる、
ＭＩＳＦＥＴの製造方法。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「半導体基板１」、「第１ゲート絶縁膜４、フローティングゲート電極５、第２ゲート絶縁膜６、コントロールゲート電極７」及び「ＭＩＳＦＥＴの製造方法」は、各々補正後の発明の「基板」、「ゲート」及び「トランジスタの製造方法」に相当する。
　
（４−４−２）刊行物発明において、「マスク２０」は、「ドレイン領域」形成用の領域を覆っていることは明らかであるから、刊行物発明の「半導体基板１上に、ソース領域を構成するｎ−型半導体領域１１形成用のレジスト膜からなるマスク２０を形成」することは、補正後の発明の「ドレイン形成領域をマスキングするステップ」に相当する。
　
（４−４−３）刊行物発明の「リン（Ｐ）」及び「ヒ素（Ａｓ）」は、各々補正後の発明の「第１のドーパント」及び「第1のドーパントより熱拡散性が低い第3のドーパント」に相当する。そして、刊行物発明の「イオン打込みによって」「半導体基板１の露出している表面部にリン（Ｐ）を導入して、」「ソース領域を構成するｎ−型半導体領域１１を形成し、」「マスク２０を除去し、」「フローティングゲート電極５及び」「コントロールゲート電極７をマスクとしてイオン打込みによって前記半導体基板１の表面にヒ素（Ａｓ）を導入して、ドレイン領域及び前記ソース領域を構成するｎ＋型半導体領域９を形成」することと、補正後の発明の「基板のソース形成領域に、第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、」「ドレイン形成領域のマスクを除去するステップ」とは、「基板のソース形成領域に、第1のドーパントをイオン注入」し、「ドレイン形成領域のマスクを除去」するという点で共通する。
　
（４−４−４）刊行物発明において、「サイドウオールスペーサ１２」は、「第１ゲート絶縁膜４、フローティングゲート電極５、第２ゲート絶縁膜６、コントロールゲート電極７」の側壁部に形成されることは明らかであるから、刊行物発明の「半導体基板１上の全面に酸化シリコン膜を形成し、反応性イオンエッチング（ＲＩＥ）によって前記酸化シリコン膜を前記半導体基板１の表面が露出するまでエッチングしてサイドウォールスペーサ１２を形成」することは、補正後の発明の「ゲートの側壁部に誘電体によりスペーサを形成するステップ」に相当する。
　
（４−４−５）刊行物発明の「ヒ素（Ａｓ）」は、補正後の発明の「第1のドーパントより熱拡散性が低い第2のドーパント」に相当する。そして、刊行物発明の「フローティングゲート電極５、」「コントロールゲート電極７及び」「サイドウオールスペーサ１２をマスクとして、イオン打込みによってヒ素（Ａｓ）を導入して、」「ドレイン領域及び」「ソース領域を構成するｎ＋型半導体領域１０を形成すること」は、補正後の発明の「基板の少なくともドレイン形成領域に、」「第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップ」に相当する。
　
（４−４−６）そうすると、補正後の発明と刊行物発明とは、
「基板上にゲートを形成するステップと、
　ドレイン形成領域をマスキングするステップと、
　前記基板のソース形成領域に、第1のドーパントをイオン注入するステップと、
　前記ドレイン形成領域のマスクを除去するステップと、
　前記ゲートの側壁部に誘電体によりスペーサを形成するステップと、
　前記基板の少なくともドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップと
　を含むことを特徴とするトランジスタの製造方法。」である点で一致し、次の点で相違する。
　
（相違点１）補正後の発明は、「ドレイン形成領域をマスキングするステップと、」「基板のソース形成領域に、第1のドーパントをイオン注入した後、」「第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、」「ドレイン形成領域のマスクを除去するステップ」とから構成されている、すなわち、「第1のドーパントより熱拡散性が低い第3のドーパント」は、「ドレイン形成領域」には「イオン注入」されないのに対し、刊行物発明では、「半導体基板１上に、ソース領域を構成するｎ−型半導体領域１１形成用のレジスト膜からなるマスク２０を形成し、イオン打込みによって前記半導体基板１の露出している表面部にリン（Ｐ）を導入して、前記ソース領域を構成するｎ−型半導体領域１１を形成し、前記マスク２０を除去し、前記フローティングゲート電極５及び前記コントロールゲート電極７をマスクとしてイオン打込みによって前記半導体基板１の表面にヒ素（Ａｓ）を導入して、ドレイン領域及び前記ソース領域を構成するｎ＋型半導体領域９を形成し」ている、すなわち、「ヒ素（Ａｓ）」は、「ドレイン領域」形成用の領域にも「導入」されている点。
　
（相違点２）補正後の発明では、「熱拡散処理により、」「ソース形成領域及び」「ドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップ」を含むのに対し、刊行物発明では、「イオン打込みによって」「導入」された「リン（Ｐ）」及び「ヒ素（Ａｓ）」を、熱処理によりドライブインすることについては、特定されていない点。
　
（４−５）判断
（４−５−１）相違点１について
　引用刊行物に「ドレイン領域のチャネル領域側の端部を０．１μｍ程度の浅い接合深さを有するｎ＋型半導体領域９によって構成している。このため、ドレイン領域のフローティングゲート電極５の下部への廻り込みが小さくなっている。また、半導体領域９をｎ−型とした場合と比較して、情報の書込み時におけるドレイン領域のチャネル領域側の端部の電界を強くすることができる。」（第４頁左上欄第１１〜１８行」と記載されているように、引用発明は、ドレイン領域のフローティングゲート電極下部への回り込みを少なくすることを目指している。ここで、どの程度の回り込みとなるかは、ゲート側壁部にサイドウォールを形成してイオン注入を行うかどうかということだけではなく、イオン注入量、イオン注入エネルギー等のイオン注入条件やイオン注入後の熱処理条件等、採用するプロセス条件により相違するものであり、採用するプロセス条件によっては、所望の回り込みが実現できないことも起こりうる。また、サイドウォールを付けてイオン注入すれば、ゲート電極下部への回り込みを減らせることは技術常識と認められる。
　よって、引用発明において、より回り込みを少なくするために、又は回り込み不足を解消するために、サイドウォール形成後にイオン注入することは、当業者が適宜なし得たことである。
　そうすると、刊行物発明において、「ドレイン領域のフローティングゲート電極５の下部への廻り込み」を「小さく」するために、「半導体基板１上に、ソース領域を構成するｎ−型半導体領域１１形成用のレジスト膜からなるマスク２０を形成し、イオン打込みによって前記半導体基板１の露出している表面部にリン（Ｐ）を導入して、前記ソース領域を構成するｎ−型半導体領域１１を形成し」た後、「前記マスク２０を除去」することなく、「前記マスク２０」、「フローティングゲート電極５及び」「コントロールゲート電極７をマスクとしてイオン打込みによって前記半導体基板１の表面にヒ素（Ａｓ）を導入して、」「前記ソース領域を構成するｎ＋型半導体領域９を形成し」、その後、「前記半導体基板１上の全面に酸化シリコン膜を形成し、反応性イオンエッチング（ＲＩＥ）によって前記酸化シリコン膜を前記半導体基板１の表面が露出するまでエッチングしてサイドウォールスペーサ１２を形成し、」「フローティングゲート電極５、」「コントロールゲート電極７及び」「サイドウオールスペーサ１２をマスクとして、イオン打込みによってヒ素（Ａｓ）を導入して、前記ドレイン領域及び前記ソース領域を構成するｎ＋型半導体領域１０を形成すること」により、補正後の発明のように、「前記基板のソース形成領域に、第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入するステップと、前記ドレイン形成領域のマスクを除去するステップと、前記ゲートの側壁部に誘電体によりスペーサを形成するステップと、前記基板の少なくともドレイン形成領域に、前記第1のドーパントより熱拡散性が低い第2のドーパントをイオン注入するステップと」を有する構成とすることは、当業者が適宜なし得る設計的事項といえる。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　イオン注入後に熱処理を行うことによりドーパントをドライブインさせることは、周知慣用の技術であり、刊行物発明において、「イオン打込みによって」「導入」された「リン（Ｐ）」及び「ヒ素（Ａｓ）」を、熱処理によってドライブインすることにより、補正後の発明のように、「熱拡散処理により、」「ソース形成領域及び」「ドレイン形成領域に注入されたドーパントをドライブインし、ソース領域及びドレイン領域を形成するステップ」を有する構成とすることは、当業者が適宜なし得たことである。
　よって、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２１年９月９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成２０年２月２６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１０に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）に記載したとおりの事項及び上記２．（４−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、補正前の請求項１の発明特定事項である「基板のソース形成領域に」「イオン注入するステップ」について、「第1のドーパントをイオン注入する」を「第1のドーパントをイオン注入した後、前記第1のドーパントより熱拡散性が低い第3のドーパントをイオン注入する」と限定したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。