【事件の表示】
　特願２００２−２６９９８７「垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法」拒絶査定不服審判事件〔平成１５年　６月　６日出願公開、特開２００３−１６３２８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年９月１７日（パリ条約による優先権主張２００１年９月１８日、アメリカ合衆国）の出願であって、平成２１年７月８日付けの拒絶理由通知に対して、平成２２年１月１３日に手続補正書及び意見書が提出されたが、同年２月１６日付けで拒絶査定がなされた。
　そして、同年６月２２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１０月２０日付けで審尋がなされ、平成２４年４月２４日に回答書が提出された。
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２２年６月２２日に提出された手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成２２年６月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２１を補正して、補正後の特許請求の範囲の請求項１〜１９とするものであり、補正前の請求項１、１４と補正後の請求項１、１３は各々次のとおりである。
　
　（補正前）
　「【請求項１】　半導体基板中に、半導体デバイスのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程と、
　前記第１のデバイス領域を形成した後に、半導体基板中の第１のデバイス領域上に、材料の少くとも３つの層を含む多層積層構造を形成する工程であって、第２の層が犠牲層であり、第１及び第３の絶縁層間にはさみ込まれ、第１の絶縁層が第１のデバイス領域に隣接する工程と、
　前記多層積層構造を形成した後に、材料の少くとも３つの層中に窓を形成する工程であって、窓が形成された第１のデバイス領域で終端する工程と、
　前記窓を形成した後に、前記窓中にドープされた半導体プラグを形成する工程であって、半導体プラグが第１の端部及び第２の端部を有し、第１の端部が第１のデバイス領域と接触する工程と、
　半導体プラグの第２の端部中にソース領域及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程であって、第１及び第２のデバイス領域の１つが、ソース領域で他方はドレイン領域である工程と、
　前記半導体プラグを形成した後に、前記第２の犠牲層を選択的に除去し、それによって半導体プラグの一部を露出する工程と、
　前記第２の犠牲層を除去した後に、前記半導体プラグの露出された部分上に、ゲート誘電体材料を形成する工程；
　前記ゲート誘電体層を形成した後に、水平部分及び垂直部分を含む導電層を形成する工程であって、垂直部分がゲート誘電体材料に接触し、ＭＯＳＦＥＴデバイスのゲートを形成し、水平部分が第１の容量プレートを形成する工程と、
　前記導電層を形成した後に、前記第１の容量プレート上に容量誘電体を形成する工程と、
　前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含む集積回路構造の作製プロセス。」
　
　「【請求項１４】   平面に沿って形成された主表面を有する半導体層と、
　表面の第１の領域中の第１の伝導形の第１のドープ領域と、
　前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の少なくとも３つの層と、前記少なくとも３つの層の内の第２の層が犠牲層であり、
　窓中であり前記第１のドープ領域と接触する第２の伝導形の第２のドープ領域と、
　前記第２のドープ領域上であり前記第２のドープ領域と接触する第１の伝導形の第３のドープ領域と、
　前記第２のドープ領域に隣接したゲート酸化物と、前記第２のドープ領域上の前記ゲート酸化物の長さ及び位置が前記第２の犠牲層の厚さにより規定され、
　第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の部分が表面の第２の領域に延びる第１の導電層と、
　前記第２の部分上の第１の誘電体層と、
　前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造。」
　
　（補正後）
「【請求項１】　半導体基板中に、半導体デバイスのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程と、
　前記第１のデバイス領域を形成した後に、半導体基板中の第１のデバイス領域上に、材料の少くとも３つの層を含む多層積層構造を形成する工程であって、第２の層が犠牲層であり、第１及び第３の絶縁層間にはさみ込まれ、第１の絶縁層が第１のデバイス領域に隣接する工程と、
　前記多層積層構造を形成した後に、材料の少くとも３つの層中に窓を形成する工程であって、窓が形成された第１のデバイス領域で終端する工程と、
　前記窓を形成した後に、前記窓中にドープされた半導体プラグを形成する工程であって、半導体プラグが第１の端部及び第２の端部を有し、第１の端部が第１のデバイス領域と接触する工程と、
　半導体プラグの第２の端部中にソース領域及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程であって、第１及び第２のデバイス領域の１つが、ソース領域で他方はドレイン領域である工程と、
　前記半導体プラグを形成した後に、前記第２の犠牲層を選択的に除去し、それによって半導体プラグの一部を露出する工程と、
　前記第２の犠牲層を除去した後に、前記半導体プラグの露出された部分上に、ゲート誘電体材料を形成する工程；
　前記ゲート誘電体層を形成した後に、水平部分及び垂直部分を含む導電層を形成する工程であって、垂直部分がゲート誘電体材料に接触し、ＭＯＳＦＥＴデバイスのゲートを形成し、水平部分が第１の容量プレートを形成する工程と、
　前記導電層を形成した後に、前記第１の容量プレート上に容量誘電体を形成する工程と、
　前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含
み、
　更に、前記導電層の前記水平部分と前記垂直部分を絶縁する工程とを含む
　
　「【請求項１３】   平面に沿って形成された主表面を有する半導体層と、
　表面の第１の領域中の第１の伝導形の第１のドープ領域と、
　前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の少なくとも３つの層と、前記少なくとも３つの層の内の第２の層が犠牲層であり、
　窓中であり前記第１のドープ領域と接触する第２の伝導形の第２のドープ領域と、
　前記第２のドープ領域上であり前記第２のドープ領域と接触する第１の伝導形の第３のドープ領域と、
　前記第２のドープ領域に隣接したゲート酸化物と、前記第２のドープ領域上の前記ゲート酸化物の長さ及び位置が前記第２の犠牲層の厚さにより規定され、
　第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の部分が表面の第２の領域に延びる第１の導電層と、
　前記第２の部分上の第１の誘電体層と、
　前記第１の誘電体層上の第２の導電層と、
　
前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体を更に含む
　
　　なお、下線は補正箇所を明示するために請求人が付したものである。
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１の「前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含む集積回路構造の作製プロセス」を、補正後の請求項１の「前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含み、
　更に、前記導電層の前記水平部分と前記垂直部分を絶縁する工程とを含む集積回路構造の作製プロセス」に補正すること。
　
（２）補正事項２
　補正前の請求項１４の「前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造」を、補正後の請求項１３の「前記第１の誘電体層上の第２の導電層と、
　前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体を更に含む集積回路構造」に補正すること。
　
（３）補正事項３
   補正前の請求項１２、１７を削除し、当該請求項１２、１７の削除と整合するように、補正前の請求項の番号及び引用する請求項の番号を補正すること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１について
（１−１）補正事項１により、補正前の請求項１に対して、「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」が追加されているが、「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」を追加する補正が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。また、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（１−２）当初明細書等において「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」に関連すると認められる記載として、次の箇所をあげることができる。
　
「【請求項１２】　導電層の水平及び垂直部分を絶縁することを更に含む請求項１記載のプロセス。
【請求項１３】  絶縁性溝は導電層の水平及び垂直部分を絶縁する請求項１２記載のプロセス。」
　
「【００３７】図１Ｐに示されるように、ＭＯＳＦＥＴゲート電極層（２５５）がパターン形成され、ゲート（２６５）と呼ばれる。同様に、容量（２５６）の底部プレート（すなわちゲート電極層（２５５））もパターン形成され、底部容量プレート（２６６）と呼ばれる。ＭＯＳＦＥＴゲートを容量に接続することが必要な回路構成において、導電性材料がＭＯＳＦＥＴゲートと底部容量プレートの橋渡しをする導電性材料がそのまま残るように、ゲート電極はパターン形成されない。・・・」
　
（１−３）したがって、補正前の請求項１に対して、「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　
　したがって、補正事項１は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
（２−１）補正事項２により、補正前の請求項１４に対して、「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を更に含むという事項が追加されているが、「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を追加する補正が、当初明細書等に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（２−２）当初明細書等において「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」に関連すると認められる記載として、次の箇所をあげることができる。
　
「【請求項３１】  第１及び第２の部分を電気的に分離するように、第１の導電層の第１及び第２の部分間にはさまれた絶縁体を更に含む請求項２８記載の集積回路構造。
【請求項３２】  絶縁体は二酸化シリコン、シリコン窒化物及び空気から成るグループから選択される請求項３１記載の集積回路構造。」
　
「【００３７】図１Ｐに示されるように、ＭＯＳＦＥＴゲート電極層（２５５）がパターン形成され、ゲート（２６５）と呼ばれる。同様に、容量（２５６）の底部プレート（すなわちゲート電極層（２５５））もパターン形成され、底部容量プレート（２６６）と呼ばれる。ＭＯＳＦＥＴゲートを容量に接続することが必要な回路構成において、導電性材料がＭＯＳＦＥＴゲートと底部容量プレートの橋渡しをする導電性材料がそのまま残るように、ゲート電極はパターン形成されない。・・・」
　
（２−３）したがって、補正前の請求項１４に対して、「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を更に含むという事項を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、請求項を削除する補正と、請求項の削除に伴う請求項の番号についての形式上の補正であるから、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項３は特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無についての検討のまとめ
　以上検討したとおり、補正事項１〜３は、特許法第１７条の２第３項に規定する要件を満たしているから、補正事項１〜３を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしている。
　
４．補正目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の「前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含む集積回路構造の作製プロセス」を、補正後の請求項１の「前記容量誘電体を形成した後に、容量誘電体層上に第２の容量プレートを形成する工程とを含み、
　更に、前記導電層の前記水平部分と前記垂直部分を絶縁する工程とを含む集積回路構造の作製プロセス」とする補正であり、「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」を追加することによって、特許請求の範囲の減縮をしようとする補正である。
　そして、補正後の請求項１の「前記導電層の前記水平部分と前記垂直部分を絶縁する工程」を追加する補正は、補正前の請求項１の「前記ゲート誘電体層を形成した後に、水平部分及び垂直部分を含む導電層を形成する工程であって、垂直部分がゲート誘電体材料に接触し、ＭＯＳＦＥＴデバイスのゲートを形成し、水平部分が第１の容量プレートを形成する工程」において、「水平部分及び垂直部分を含む導電層」を形成する点をさらに限定して、「水平部分」と「垂直部分」を絶縁された状態に形成することを特定するものである。
　したがって、補正事項１は、特許請求の範囲の減縮を目的とする補正である。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１４の「前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造」を、補正後の請求項１３の「前記第１の誘電体層上の第２の導電層と、
　前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体を更に含む集積回路構造」とする補正であり、補正前の請求項１４に係る発明が更に「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を含むものであることを特定することによって、特許請求の範囲の減縮をしようとする補正である。
　そして、補正後の請求項１３の「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を追加する補正は、補正前の請求項１８に記載されているように絶縁体が空気等を含むものであり、したがって、導電層の第１の部分と第２の部分との間に空気等の絶縁体を挟んでいること、つまり、第１の部分と第２の部分が別々の箇所に分離して形成されているということを特定するものであるから、補正事項２は、補正前の請求項１４に記載された「第１の導電層」を構成する「第１の部分」と「第２の部分」についてさらに限定するものである。
　したがって、補正事項２は、特許請求の範囲の減縮を目的とする補正である。
　
（３）補正事項３について
　補正事項３は、請求項の削除、または誤記の訂正を目的とする補正に該当する。
　
（４）補正目的の適否についての検討のまとめ
　以上検討したとおり、補正事項１〜３を含む本件補正は、特許法第１７条第の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）に規定する要件を満たしている。
　
　本件補正は、特許法第１７条の２第４項に規定する要件を満たしているので、本件補正による補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かをさらに検討する。
　
５．独立特許要件についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜１９に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１３に係る発明（本願補正発明）は、請求項１３に記載されている事項により特定される、上記１．に補正後の請求項１３として記載したとおりのものであり、再掲すると次のとおりである。
　
【請求項１３】　
「平面に沿って形成された主表面を有する半導体層と、
　表面の第１の領域中の第１の伝導形の第１のドープ領域と、
　前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の少なくとも３つの層と、前記少なくとも３つの層の内の第２の層が犠牲層であり、
　窓中であり前記第１のドープ領域と接触する第２の伝導形の第２のドープ領域と、
　前記第２のドープ領域上であり前記第２のドープ領域と接触する第１の伝導形の第３のドープ領域と、
　前記第２のドープ領域に隣接したゲート酸化物と、前記第２のドープ領域上の前記ゲート酸化物の長さ及び位置が前記第２の犠牲層の厚さにより規定され、
　第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の部分が表面の第２の領域に延びる第１の導電層と、
　前記第２の部分上の第１の誘電体層と、
　前記第１の誘電体層上の第２の導電層と、
　前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体を更に含む集積回路構造。」
　
（２）引用例の表示
　　引用例１：特開２０００−９１５７８号公報
　　引用例２：特開２０００−９１３４４号公報
　
（３）引用刊行物に記載された発明
（３−１）引用例１の記載
ア．原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２０００−９１５７８号公報（以下「引用例１」という。）には、「垂直トランジスタの作製プロセス」（発明の名称）に関して、図３Ａ〜図３Ｐとともに、次の記載がある（ここにおいて、下線は当審が付与したものである。以下同じ。）。
　
＜発明の背景等＞
ａ．「【０００１】
【本発明の背景】本発明は垂直トランジスタの作製プロセスに係る。
【０００２】
【技術背景】集積回路において、単位面積当りのデバイスの数を増すために、デバイス密度をより高くする傾向がある。デバイス密度は個々のデバイスをより小さく作り、かつ相互により近接して置くことによって増大する。デバイス寸法（形状寸法又は設計ルールとよばれる）は０．２５μｍから０．１８μｍ、更にそれより小さく減少しつつある。また、同じ大きさでデバイス間の距離を減すことが望ましい。」
　
ｂ．「【０００５】垂直ＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）はプレーナＭＯＳＦＥＴより、より高密度につめ込むことはできるが、垂直トランジスタのプロセスは平易ではない。従って、垂直ＭＯＳＦＥＴの作製をより容易に、かつより効率良くするプロセスが、望まれる。」
　
＜発明の実施の形態＞
ｃ．「【００３８】別の実施例について、図３Ａ−３Ｐを参照しながら述べる。
図３Ａを参照すると、高濃度ドープソース領域２０５が、シリコン基板２００に形成されている。
ドーパントがアンチモン又はひ素で、ピークドーパント濃度が１×１０
19
原子／ｃｍ
3
 以上、基板中のドープ領域の深さが約２００ｎｍより小さいｎ
+
 の深いソース領域２０５は、適当と考えられる。
【００３９】
図３Ｂを参照すると、材料の５つの層２１０、２１１、２１５、２１６及び２２０が、シリコン基板２００中の深いソース領域２０５上に、形成される。材料の第１層２１０は電気的に絶縁性の材料である。
適当な材料の例には、ドープされたシリコン酸化物が含まれる。
シリコン酸化物ドーピング源の一例は、ＰＳＧ（リンシリケートガラス、すなわちリンドープシリコン酸化物）である。
　
ｄ．「【００４１】材料の第２層２１１上に、
材料の第３層２１５が形成される。
【００４２】
材料の第３層２１５の厚さは、デバイスのゲート長に対応するように選択される。犠牲となる第３の層２１５が除去された時、ゲート酸化物（図３Ｍ中の２５０）がデバイスのチャネル２６０（図３Ｐ）となるものの上に、形成される。
　
ｅ．「【００４４】第４層２１６上に、
絶縁性材料の第５層２２０が形成される。
第１層２１０の材料が第５層２２０の材料と同じであると有利である。
　
ｆ．「【００４５】図３Ｃを参照すると、
５つの層２１０、２１１、２１５、２１６及び２２０を貫いて、シリコン基板２００中の高濃度ドープ領域２０５まで、窓２２５が形成される。
　
ｇ．「【００４６】図３Ｅを参照すると、次に
窓２２５は結晶半導体材料（たとえばシリコン）２３０で満される。
【００４７】
窓２２５内に形成された結晶半導体プラグ２３０は、デバイスのチャネル（図３Ｐ中の２６０）となる。従って、結晶半導体プラグ２３０は、ドープされる。
　
ｈ．「【００４８】窓２２５が結晶半導体２３０で満され、半導体２３０が、所望の方式でドープされた後、図３Ｆで示されるように、
基板上に材料の第６の層２３５が形成される。層２３５は自己整合最上部接触（図３Ｇ中のドレイン接触２３５）を作る材料である。適当な材料の一例は、ドープされた多結晶シリコンである。選択されるドーパントは、シリコンチャネル（図３Ｐ中の２６０）をドープするのに用いられるのと相対する形のドーパントである。
　
ｉ．「【００５１】次に、
基板を湿式エッチング（たとえばフッ化水素酸水溶液）又は等方的ドライエッチング（たとえば、無水フッ化水素酸）し、それによって層２１５の露出された残った部分が除去される。
　
ｊ．「【００５３】次に、
シリコンプラグ２３０の露出された部分上に、ゲート誘電体の層２５０が形成される条件に、基板を置く。得られた構造が、図３Ｍに示されている。
もし、半導体プラグがシリコンなら、酸素を含む雰囲気中で、約７００℃ないし約１１００℃の範囲の温度に、基板を加熱することにより、二酸化シリコンのゲート誘電体層が形成される。
　
ｋ．「【００５４】図３Ｎを参照すると、次に十分に適合する適当な
ゲート材料の層２５５（たとえば、ドーパントが同時に導入されるドープされたアモルファスシリコンの層）を堆積させることにより、ゲート電極が形成される。次に、多結晶シリコンを形成するために、アモルファスシリコンは続いて再結晶化される。
デバイスのゲート２６５を形成するため、層２５５はパターン形成される。ゲートの形態は、主に設計上の選択である。しかし、ゲートは上に形成されたゲート酸化物２５０で、シリコンプラグ２３０の部分を囲む。
　
＜図面の記載＞
ｌ．図３Ａを参照すると、シリコン基板２００の平坦な表面に、ホウ素がドープされたソース領域２０５が形成されており、また、シリコン基板２００とソース領域２０５の界面である上記シリコン基板２００の主表面が、シリコン基板２００の表面に沿って形成されていることが、示されている。
　
イ．結晶半導体プラグ２３０の導電型について
　結晶半導体プラグ２３０は何型のドーパントがドープされるか明記されていないが、摘記した段落【００４７】によれば、結晶半導体プラグ２３０はデバイスのチャネルとなること、また、摘記した段落【００３８】によれば、ソース領域２０５がｎ型であること、さらに摘記した段落【００４８】によれば、ドレイン接触を作る材料の第６層２３５にドープされるドーパントはシリコンチャネル２６０をドープするのに用いられるのと相対する形のドーパントであること、さらに、チャネルとソース・ドレイン領域はお互いに反対導電型の半導体領域であることから勘案すると、結晶半導体プラグ２３０の導電型は、ｎ型であるソース領域・ドレイン領域とは反対導電型のｐ型であることは明らかである。
　
ウ．ゲート酸化物について
　上記摘記した段落【００４２】によれば、「材料の第３層２１５の厚さは、デバイスのゲート長に対応するように選択される。」ものであり、上記摘記した段落【００５１】、【００５３】によれば、層２１５が除去され露出されたシリコンプラグ２３０にゲート酸化物（ゲート誘電体の層）２５０が形成されるから、材料の第３層２１５の厚さが、ゲート酸化物の長さと位置を規定しているといえる。
　
エ．集積回路構造について
　引用例１には、実施例として、シリコン基板に垂直トランジスタが１つ形成された構造が記載されているのみであるが、上記摘記した段落【０００２】、【０００５】によれば、垂直トランジスタはより高密度につめ込むためのデバイスであるから、同一の基板内に多数の垂直トランジスタが形成されることを前提としているものである。したがって、シリコン基板内に垂直トランジスタが１つ形成された構造は、多数のデバイスが集積された集積回路のうち１つの垂直トランジスタが形成された部分のみの構造を表しているものと理解することができる。したがって、引用例１には、集積回路構造が記載されているということができる。
　
（３−２）引用発明
　上記（３−１）のア．〜エ．を総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「シリコン基板２００と、
　アンチモンまたはひ素がドープされたｎ型のソース領域２０５と、
　前記ソース領域２０５に延びる窓２２５をその中にもつ前記ソース領域２０５上の少なくとも３つの層２１０，２１５，２２０と、前記少なくとも３つの層の内の材料の第３層２１５が犠牲となって除去される層であり、
　窓２２５中であり前記ソース領域２０５と接触するｐ型の結晶半導体プラグ２３０と、
　前記結晶半導体プラグ２３０上であり前記結晶半導体プラグ２３０と接触するｎ型の材料の第６の層２３５と、
　前記結晶半導体プラグ２３０に隣接したゲート酸化物（ゲート誘電体の層）２５０と、前記結晶半導体プラグ２３０上の前記ゲート酸化物２５０の長さ及び位置が前記材料の第３の層２１５の厚さにより規定され、
　前記ゲート酸化物２５０に隣接するゲート電極２６５と、
　を含む集積回路構造。」
　
（３−３）引用例２の記載
ア．原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２０００−９１３４４号公報（以下「引用例２」という。）には、「絶縁ゲート型半導体装置およびその製造方法」（発明の名称）に関して、図２〜図３とともに、次の事項が記載されているものと認められる。
　
＜発明の背景等＞
ａ．「【０００１】
【発明の属する技術分野】
本発明は、保護素子を内蔵した絶縁ゲート型半導体装置およびその製造方法に係り
【０００２】
【従来の技術】絶縁ゲート型半導体素子として、例えば、パワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力用の素子として半導体基板上に形成するに際しては、これらの素子の信頼性・付加価値向上、低コスト化、小型化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チップ上に、これらの素子を制御または保護するためのＭＯＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体装置が提案されている。例えば、特開昭６３−２２９７５８号公報に記載されているように、プレーナ型パワーＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴのドレイン領域に多結晶シリコンダイオードと横型ＭＯＳＦＥＴを用いて温度検出回路を構成し、半導体チップの温度が規定温度以上に過熱されたときに、パワーＭＯＳＦＥＴを遮断するようになっている。
【０００３】また、本公報では、
プレーナ型パワーＭＯＳＦＥＴのゲート・ソース間の静電破壊を防止
　
＜発明の目的＞
ｂ．「【０００９】本発明の目的は、トレンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができる絶縁ゲート型半導体装置を提供することにある。
【００１０】
本発明の他の目的は、トレンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成するときの工程数を少なくすることができる
　
＜発明の実施の形態＞
ｃ．「【００３３】図１ないし図３において、絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子として、例えば、
トレンチ型パワーＭＯＳＦＥＴ３０を備えているとともに、
横型ＭＯＳＦＥＴ３２とともにトレンチ型パワーＭＯＳＦＥＴ３０を保護するための回路素子として、
キャパシタ４８
が同一チップ上に形成されている。
【００３４】具体的には、高濃度ｎ型基板（半導体基板）１上には半導体層としてｎ型エピタキシャル層２、ｐ型ウエル３ａ、３ｂが形成されている。そして
半導体層の主面には酸化膜４が形成されているとともに、複数の溝（トレンチ）５が形成されている。各溝５内にはゲート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコン層（ゲート層）７ａ、７ｂが形成されている。
　
ｄ．「【００３７】
ＦＥＴ３０、３２の周囲の半導体層上には、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介して
キャパシタ４８
が形成されている。
【００３８】一方、
キャパシタ４８は、後述する多結晶シリコン層（第１シリコン層）７をパターニングして得られる多結晶シリコン層７ｄと、第２多結晶シリコン層（第２シリコン層）１１をパターニングして得られる多結晶シリコン層１１ｄと、これら二つの多結晶シリコン層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜４上に形成される酸化膜１０の一部）とから構成されている。
　
ｅ．「【００４４】次に、図５（ｅ）に示すように、ゲート酸化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平坦となるように、
リンをドープしてある多結晶シリコン層７を堆積し、その後、多結晶シリコン層７をエッチングする領域をホトレジスト２９でパターニングする。
【００４５】次に、
ホトレジスト２９をマスクにしてエッチバックを行なうことにより、図６（ｆ）に示すように、パワーＭＯＳＦＥＴ３０のゲート電極として使用する多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２のゲート電極となり厚さが約１μｍの多結晶シリコン層７ｃがパターニングされる。
　
＜図面の記載＞
ｆ．図２、３を参照すると、キャパシタ４８を構成する多結晶シリコン層７ｄと、トレンチ型パワーＭＯＳＦＥＴ３０を構成する多結晶シリコン７ａ，７ｂとは、酸化膜１４によって絶縁されていることが、示されている。
　
（３−４）引用例２に記載された技術事項
　上記（３−３）ア．のａ．〜ｆ．を総合すると、引用例２には、次の技術事項が記載されているものと認められる。
　
ア．トレンチ型パワーＭＯＳＦＥＴを静電破壊から保護するための回路素子として、上記トレンチ型パワーＭＯＳＦＥＴが形成される同一半導体基板上にキャパシタ（容量）を形成すること。
　
イ．同一の半導体基板１上にトレンチ型パワーＭＯＳＦＥＴ３０とキャパシタ（容量）４８が形成された半導体装置において、第１の多結晶シリコン層７からトレンチ型パワーＭＯＳＦＥＴ３０のゲート層となる多結晶シリコン７ａ，７ｂが形成されるとともに、上記第１の多結晶シリコン層７から上記キャパシタ４８の下側電極となる多結晶シリコン７ｄも形成されており、さらに、上記多結晶シリコン７ｄ上に酸化膜１０ａを有し、上記酸化膜１０ａ上に第２多結晶シリコン層１１ｄを有すること。
　
ウ．同一の半導体基板１上にトレンチ型パワーＭＯＳＦＥＴ３０とキャパシタ（容量）４８が形成された半導体装置において、同一の第１の多結晶シリコン層７から形成された、トレンチ型パワーＭＯＳＦＥＴ３０のゲート層となる多結晶シリコン層７ａ，７ｂと、キャパシタ（容量）の下部電極となる多結晶シリコン７ｄとの間に、酸化膜１４を設けることにより、両者を絶縁すること。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「シリコン基板２００」は、本願補正発明の「半導体層」に相当する。また、上記（３−１）ｌ．で検討したように、「シリコン基板２００」の主表面が、シリコン基板２００の表面に沿って形成されていることは、本願補正発明の「半導体層」が「平面に沿って形成された主表面を有する」ことに相当している。
　
イ．引用発明の「アンチモンまたはひ素がドープされたｎ型のソース領域２０５」は、本願補正発明の「第１の伝導形の第１のドープ領域」に相当する。また、本願補正発明において、「表面の第１の領域」と「表面の第２の領域」はそれぞれ垂直置換ゲートＭＯＳＦＥＴが形成される領域と容量が形成される領域のことを表しているから、引用発明の「ｐ型の結晶半導体プラグ２３０」や「ゲート誘電体の層２５０」等から構成される垂直トランジスタが形成される領域は、本願補正発明の「表面の第１の領域」に相当している。
　
ウ．引用発明の「前記ソース領域２０５に延びる窓２２５をその中にもつ」「前記ソース領域２０５上の少なくとも３つの層２１０，２１５，２２０」は、本願補正発明の「前記第１のドープ領域に延びる窓をその中にもつ」「前記第１のドープ領域上の少なくとも３つの層」に相当する。
　
エ．引用発明の「材料の第３層２１５」は、「３つの層２１０，２１５，２２０」内の１つの層であって、「犠牲となって除去される層」であるから、本願補正発明の「３つの層の内」の「犠牲層」である「第２の層」に相当する。
　
オ．引用発明の「ｐ型の結晶半導体プラグ２３０」は、本願補正発明の「第２の伝導形の第２のドープ領域」に相当する。そして、引用発明の「ｐ型の結晶半導体プラグ２３０」が「窓２２５中であり前記ソース領域２０５と接触する」ことは、本願補正発明の「第２の伝導形の第２のドープ領域」が「窓中であり前記第１のドープ領域と接触する」ことに相当している。
　
カ．引用発明の「ｎ型の材料の第６の層２３５」は、本願補正発明の「第１の伝導形の第３のドープ領域」に相当する。そして、引用発明の「ｎ型の材料の第６の層２３５」が「前記結晶半導体プラグ２３０上であり前記結晶半導体プラグ２３０と接触する」ことは、本願補正発明の「第１の伝導形の第３のドープ領域」が「前記第２のドープ領域上であり前記第２のドープ領域と接触する」ことに相当している。
　
キ．引用発明の「ゲート酸化物２５０」は、本願補正発明の「ゲート酸化物」に相当する。そして、引用発明の「ゲート酸化物２５０」が「前記結晶半導体プラグ２３０に隣接」していることは、本願補正発明の「ゲート酸化物」が「前記第２のドープ領域に隣接」していることに相当している。また、引用発明の「ゲート酸化物２５０」の「長さ及び位置が前記材料の第３の層２１５の厚さにより規定され」ることは、本願補正発明の「ゲート酸化物」の「長さ及び位置が前記第２の犠牲層の厚さにより規定され」ることに相当している。
　
ク．引用発明の「ゲート電極２６５」は、「前記ゲート誘電体の層２５０に隣接」しているので、本願補正発明の「第１の導電層」のうち「前記ゲート酸化物に隣接」する「第１の部分」に相当する。
　
ケ．引用発明の「集積回路構造」は、本願補正発明の「集積回路構造」に相当する。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「平面に沿って形成された主表面を有する半導体層と、
　表面の第１の領域中の第１の伝導形の第１のドープ領域と、
　前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の少なくとも３つの層と、前記少なくとも３つの層の内の第２の層が犠牲層であり、
　窓中であり前記第１のドープ領域と接触する第２の伝導形の第２のドープ領域と、
　前記第２のドープ領域上であり前記第２のドープ領域と接触する第１の伝導形の第３のドープ領域と、
　前記第２のドープ領域に隣接したゲート酸化物と、前記第２のドープ領域上の前記ゲート酸化物の長さ及び位置が前記第２の犠牲層の厚さにより規定され、
　第１の部分を含み、前記第１の部分が前記ゲート酸化物に隣接する第１の導電層と、
　を含む集積回路構造。」
　
《相違点》
《相違点１》
　本願補正発明は、「第１の導電層」が「第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の部分が表面の第２の領域に延びる」ものであるのに対して、引用発明は、本願補正発明の「第１の導電層」の「第１の部分」に相当する「ゲート電極２６５」を有するものの、容量の一部を構成する、「表面の第２の領域に延びる」「第１の導電層」の「第２の部分」を有するものではない点。
　
《相違点２》
　本願補正発明は、容量を構成する、「前記第２の部分上の第１の誘電体層と、前記第１の誘電体層上の第２の導電層」を有するのに対して、引用発明は、「前記第２の部分上の第１の誘電体層と、前記第１の誘電体層上の第２の導電層」を有していない点。
　
《相違点３》
　本願補正発明は、「前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体」を有するのに対して、引用発明は、「第２の部分」を有するものではないので、「第１及び第２の部分間にはさまれた絶縁体」も有していない点。
　
（５）相違点１〜３についての当審の判断
（５−１）相違点１、２について
ア．引用例２には、上記（３−４）のア．で検討したように、トレンチ型パワーＭＯＳＦＥＴを静電破壊から保護するための回路素子として、トレンチ型パワーＭＯＳＦＥＴと同一基板上にキャパシタ（容量）を形成することが、記載されている。
　
イ．また、引用例２には、上記（３−４）のイ．で検討したように、トレンチ型パワーＭＯＳＦＥＴと共に同一基板上に形成される容量について、該容量の下側電極として、トレンチ型パワーＭＯＳＦＥＴのゲート層となる多結晶シリコン７ａ，７ｂと同一の多結晶シリコン層からパターニングされた多結晶シリコン７ｄを有するものであり、さらに、上記多結晶シリコン７ｄ上に、酸化膜１０ａと、第２多結晶シリコン層１１ｄを積層したものとすることが、記載されている。
　
ウ．引用発明において、静電破壊からトランジスタを保護する必要があることは引用例２と同様であるから、垂直トランジスタを保護するための回路素子として、同一のシリコン基板上に容量を形成することは、当業者が容易に想到し得たことである。
　
エ．そして、引用発明において、垂直トランジスタが形成されたシリコン基板に容量を追加して形成するにあたり、同一の多結晶シリコンから垂直トランジスタのゲート電極と容量の下部電極の両者を形成すること、すなわち、本願補正発明の「第１の導電層」の「第１の部分」に相当する、引用発明の「ゲート電極２６５」に関して、「ゲート材料の層２５５」をパターニングして「ゲート電極２６５」を形成することに加えて、上記「ゲート材料の層２５５」が、容量を形成する領域である「表面の第２の領域」に延びる「第２の部分」を含むようにすること、さらに、「ゲート材料の層２５５」の「第２の部分」上に、「第１の誘電体層と、前記第１の誘電体層上の第２の導電層と」を形成して、容量を形成することは、引用例２の記載に基づいて、当業者が容易になし得たことである。
　
（５−２）相違点３について
ア．引用例２には、上記（３−４）のウ．で検討したように、同一の多結晶シリコンから形成された、トレンチ型パワーＭＯＳＦＥＴのゲート層となる多結晶シリコン層７ａ，７ｂと、キャパシタ（容量）の下部電極となる多結晶シリコン７ｄとの間に、酸化膜１４を設けることにより、両者を絶縁することが記載されている。そして、上記酸化膜１４は本願補正発明の「絶縁体」に相当している。
　
イ．したがって、引用発明において、垂直トランジスタが形成されたシリコン基板に容量を追加して形成するにあたり、「ゲート材料の層２５５」のうち、ゲート電極が形成される「第１の部分」と、容量の下部電極が形成される「第２の部分」を電気的に分離するように、「前記第１及び第２の部分間にはさまれた絶縁体」を形成することは、引用例２の記載に基づいて、当業者が容易になし得たことである。
　
（５−３）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正は、補正後の特許請求の範囲の請求項１３に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
６．補正却下の決定のむすび
　以上、検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明
１．以上のとおり、本件補正（平成２２年６月２２日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜２１に係る発明は、平成２２年１月１３日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうち、請求項１４に係る発明（以下「本願発明」という。）は、請求項１４に記載されている事項により特定される、上記第２．１．に補正前の請求項１４として記載したとおりのものであり、再掲すると次のとおりである。
　
【請求項１４】
「　平面に沿って形成された主表面を有する半導体層と、
　表面の第１の領域中の第１の伝導形の第１のドープ領域と、
　前記第１のドープ領域に延びる窓をその中にもつ前記第１のドープ領域上の少なくとも
３つの層と、前記少なくとも３つの層の内の第２の層が犠牲層であり、
　窓中であり前記第１のドープ領域と接触する第２の伝導形の第２のドープ領域と、
　前記第２のドープ領域上であり前記第２のドープ領域と接触する第１の伝導形の第３の
ドープ領域と、
　前記第２のドープ領域に隣接したゲート酸化物と、前記第２のドープ領域上の前記ゲー
ト酸化物の長さ及び位置が前記第２の犠牲層の厚さにより規定され、
　第１及び第２の部分を含み、前記第１の部分が前記ゲート酸化物に隣接し、前記第２の
部分が表面の第２の領域に延びる第１の導電層と、
　前記第２の部分上の第１の誘電体層と、
　前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造。」
　
２．引用刊行物に記載された発明
　引用例１の記載、引用発明、引用例２の記載、及び引用例２に記載された技術事項については、前記第２．５．（３）の（３−１）〜（３−４）において認定したとおりである。
　
３．対比・判断 
　前記第２．２．（２）補正事項２と前記第２．３．（２）で検討したように、本願補正発明は、本件補正前の発明（本願発明）の「前記第１の誘電体層上の第２の導電層と、
を含む集積回路構造」を、「前記第１の誘電体層上の第２の導電層と、
　前記第１及び第２の部分を電気的に分離するように、前記第１の導電層の前記第１及び第２の部分間にはさまれた絶縁体を更に含む集積回路構造」と限定しようとしたものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。　
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２．５．において検討したとおり、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。