【事件の表示】
　特願２００１−５５５１３１「フラッシュメモリ技術およびＬＯＣＯＳ／ＳＴＩアイソレーションに関する、回路の窒化トンネル酸化物のための窒化バリア」拒絶査定不服審判事件〔平成１３年８月２日国際公開、ＷＯ０１／５６０７５、平成１５年７月８日国内公表、特表２００３−５２１１２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２０００年１２月１３日（パリ条約に基づく優先権主張　外国庁受理２０００年１月２６日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２２年２月１日付けの拒絶理由通知に対して同年３月２日に意見書及び手続補正書が提出されたが、同年４月３０日付けで拒絶査定がなされた。
　それに対して、同年９月１０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１２月２日付けで審尋がなされ、平成２４年１月２４日に回答書が提出された。
　
第２．補正の適否について
　平成２２年９月１０日に提出された手続補正書による補正（以下「本件補正」という。）の適否について検討する。
　本件補正は、補正前の明細書の特許請求の範囲の請求項１について補正するものであって、補正前の請求項１の「前記少なくとも
２つ
１つ
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　また、本件補正が平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　よって、本件補正は適法になされたものである。　
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】　複数のフラッシュメモリデバイスを有する半導体チップであって、
　シリコン半導体基板（１０）と、
　前記基板の周辺領域上に形成された、薄いゲート酸化物層（６０）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６６）と、
　前記基板の前記周辺領域上に形成された、厚いゲート酸化物層（６２）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６８）と、
　前記基板のコア領域上に形成された、窒化されたトンネル酸化物バリア層（４６）、少なくとも２つのポリシリコン（ポリ−Ｓｉ）層（４８、６４）およびインターポリ誘電体層（５０）を含む、少なくとも２つのコアスタック（７０）と、
　前記基板の前記周辺領域に形成された少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）（２２）と、
　前記基板の前記コア領域に形成された少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーションとを含み、
　前記少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）の各々は、前記少なくとも２つの周辺スタックの各々を互いに分離し、
　前記少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）アイソレーションの各々は、前記少なくとも２つのコアスタックの各々を互いに分離する、半導体チップ。」
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１６７７０５号公報（以下「引用例」という。）には、図１〜１３と共に、次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
この発明は、例えば不揮発性メモリのようにデータの読み出し時の電圧と、それより高いデータ書き込み、消去動作時の電圧といった複数の電源電圧により動作する不揮発性半導体記憶装置及びその製造方法に関する
【０００２】
【従来の技術】不揮発性半導体記憶装置において、データの書き込み、消去動作は高い電圧で行われる一方、通常の読み出し動作は書き込み、消去動作に比べて低い電圧で行われる。
このため、書き込み、消去に使用される素子は、信頼性を確保するために高い電圧に耐え得る厚いゲート絶縁膜が必要とされる。その一方、読み出しに使用される素子は、それほど高い耐圧を必要としないため薄いゲート絶縁膜で足りるし、むしろ高速化などの高性能化に対応するためには薄いゲート絶縁膜にした方が良い場合がある。したがって、一つのデバイス中に二種類以上の異なる厚さのゲート絶縁膜、素子分離絶縁膜を形成することが要求されることがある
　
ｂ．「【００１８】
【実施例】以下、図面を参照してこの発明を実施例により説明する。図１乃至図１３は、この発明の第１の実施例による不揮発性半導体記憶装置の製造方法を示す断面図である。
この不揮発性半導体記憶装置は、書き込み、消去時に高い電圧がかかる高耐圧ＭＯＳ型トランジスタが形成される領域（以下、「高耐圧領域」という。）、あまり高い電圧がかからないその他のＭＯＳ型トランジスタが形成される領域（以下、「低耐圧領域」という。）及びメモリセルトランジスタが形成される領域（以下、「セル領域」という。）を同一基板上に有しているｆｌａｓｈ  ＥＥＰＲＯＭである
【００１９】
先ず、図１に示すように、セル領域１１ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃを有するＰ型シリコン基板１１の表面には第１乃至第６の素子分離絶縁膜１２ａ〜１２ｆが形成される
【００２０】
次に、図２に示すように、第１乃至第６の素子分離絶縁膜１２ａ〜１２ｆの相互間に位置するＰ型シリコン基板１１の表面には、高耐圧領域１１ｂのゲート絶縁膜となる厚さが２５０オングストローム程度のシリコン酸化膜１３が形成される。この後、これら素子分離絶縁膜１２ａ〜１２ｆ及びシリコン酸化膜１３の上には、ＬＰＣＶＤ法により厚さが１０００オングストローム程度の第１の多結晶シリコン膜１４が堆積される
【００２１】この後、図３に示すように、第１の多結晶シリコン膜１４上にはリソグラフィ技術により第１のレジストパターン１５が設けられ、このレジストは高耐圧領域１１ｂ及び低耐圧領域１１ｃそれぞれの上に位置している。次に、この第１のレジストパターン１５をマスクとして等方性エッチングをすることにより、セル領域１１ａにおける第１の多結晶シリコン膜１４は除去される。
【００２２】次に、図４に示すように、第１のレジストパターン１５は除去される。この後、セル領域１１ａにおけるシリコン酸化膜１３は、ＮＨ４Ｆによりエッチング除去される。これにより、Ｐ型シリコン基板１１の表面が露出される。」
　
ｃ．「【００２３】
この後、図５に示すように、前記露出されたＰ型シリコン基板１１の表面にはセル領域１１ａのゲート絶縁膜となる厚さが１００オングストローム程度のオキシナイトライド膜１６が形成される。
次に、オキシナイトライド膜１６、１６ａ、１６ｂ及び第１、第２の素子分離絶縁膜１２ａ、１２ｂの上には、セル領域１１ａの浮遊ゲートとなる厚さが１０００オングストローム程度の第２の多結晶シリコン膜１７が堆積される。この後、この第２の多結晶シリコン膜膜１７には、リン拡散法等によりリンがドープされる
【００２４】次に、図６に示すように、第２の多結晶シリコン膜１７の上には第２のレジストパターン１８が設けられ、このレジストパターン１８はセルトランジスタの浮遊ゲートが形成され領域１９と高耐圧領域１１ｂとに位置している。この後、第２のレジストパターン１８をマスクとしてエッチングすることにより、セル領域１１ａの浮遊ゲート分離領域２０及び低耐圧領域１１ｃそれぞれの上に位置する第２の多結晶シリコン膜１７が除去される。
【００２５】この後、図７に示すように、第２のレジストパターン１８は除去される。
次に、セル領域１１ａにおける第２の多結晶シリコン膜１７の上には、セルトランジスタの浮遊ゲートとコントロールゲートとの間の絶縁膜となる例えばＯＮＯ(OXIDE-NITRIDE-OXIDE) 積層膜２１が形成される。
この後、このＯＮＯ積層膜２１、２１ａ、２１ｂの上には厚さが１０００オングストローム程度の第３の多結晶シリコン膜２２が堆積される
【００２６】次に、図８に示すように、セル領域１１ａにおける第３の多結晶シリコン膜２２の上には第３のレジストパターン２３が設けられる。この後、このレジストパターン２３をマスクとして等方性のエッチングをすることにより、高耐圧領域１１ｂ及び低耐圧領域１１ｃそれぞれの第３の多結晶シリコン膜２２が同時に除去される。次に、第３のレジストパターン２３をマスクとして異方性のエッチングをすることにより、ＯＮＯ積層膜２１ａ、２１ｂが除去される。この後、第３のレジストパターン２３をマスクとしてエッチングをすることにより、高耐圧領域１１ｂにおける第２の多結晶シリコン膜１７及び低耐圧領域１１ｃにおける第１の多結晶シリコン膜１４が同時にエッチング除去される。
【００２７】この後、図９に示すように、第３のレジストパターン２３は除去される。次に、前記オキシナイトライド膜１６ａ及び低耐圧領域１１ｃにおけるシリコン酸化膜１３はＮＨ４Ｆによりエッチング除去される。これにより、低耐圧領域１１ｃにおけるＰ型シリコン基板１１の表面が露出される。」
　
ｄ．「【００２８】
次に、図１０に示すように、前記露出されたＰ型シリコン基板１１の表面には、低耐圧素子のゲート絶縁膜となる厚さが１２０オングストローム程度のシリコン酸化膜２４が形成される
この後、これらシリコン酸化膜２４、２４ａ、２４ｂ及び第５、第６の素子分離絶縁膜１２ｅ、１２ｆの上には、厚さが１０００オングストローム程度の第４の多結晶シリコン膜２５が堆積される
【００２９】この後、図１１に示すように、低耐圧領域１１ｃにおける第４の多結晶シリコン膜２５の上には第４のレジストパターン２６が設けられる。次に、このレジストパターン２６をマスクとして等方性のエッチングをすることにより、セル領域１１ａ及び高耐圧領域１１ｂそれぞれにおける第４の多結晶シリコン膜２５が除去される。
【００３０】次に、図１２に示すように、第４のレジストパターン２６は剥離される。この後、前記シリコン酸化膜２４ａ、２４ｂは、ＮＨ４Ｆにより剥離される。
次に、第１、第３、第４の多結晶シリコン膜１４、２２、２５の上には第５の多結晶シリコン膜２７が堆積される。この多結晶シリコン膜２７によってセル領域１１ａ、高耐圧領域１１ｂ及び低耐圧領域１１ｃそれぞれは接続される。この後、セル領域１ａにおける第３、第５の多結晶シリコン膜２２、２７、高耐圧領域１１ｂにおける第１、第５の多結晶シリコン膜１４、２７および低耐圧領域１１ｃにおける第４、第５の多結晶シリコン膜２５、２７それぞれにはリン拡散等によってリンがドープされる
【００３１】
この後、図１３に示すように、第５の多結晶シリコン膜２７の上にはスパッタによりタングステンシリサイド膜２８が形成される。次に、トランジスタのゲート電極の加工が行われ、その後、通常のＭＯＳ集積回路の製造方法と同様に層間絶縁膜が形成される
　
２．ここにおいて、００１８段落〜００３１段落及び図１〜１３に記載された方法により製造された「ｆｌａｓｈ  ＥＥＰＲＯＭ」（以下「引用例のｆｌａｓｈ  ＥＥＰＲＯＭ」という。）に注目すると、００２３段落及び００２５段落の下線部分の記載、並びに図１３の記載から、引用例のｆｌａｓｈ  ＥＥＰＲＯＭは、「Ｐ型シリコン基板１１」の「セル領域１１ａ」に、「厚さが１００オングストローム程度のオキシナイトライド膜１６」からなる「ゲート絶縁膜」、「厚さが１０００オングストローム程度の第２の多結晶シリコン膜１７」からなる「浮遊ゲート」、「ＯＮＯ積層膜２１」、及び「厚さが１０００オングストローム程度の第３の多結晶シリコン膜２２」からなる「コントロールゲート」を含む「メモリセルトランジスタ」が形成される構成となっていることが明らかである。
　また、００２０段落及び００３０段落の下線部分の記載、並びに図１３の記載から、引用例のｆｌａｓｈ  ＥＥＰＲＯＭは、「Ｐ型シリコン基板１１」の「高耐圧領域１１ｂ」に、「厚さが２５０オングストローム程度のシリコン酸化膜１３」からなる「ゲート絶縁膜」、及び「第１、第５の多結晶シリコン膜１４、２７」を含む「書き込み、消去時に高い電圧がかかる高耐圧ＭＯＳ型トランジスタ」が形成される構成となっていることも明らかである。
　さらに、００２８段落及び００３０段落の下線部分の記載、並びに図１３の記載から、引用例のｆｌａｓｈ  ＥＥＰＲＯＭは、「Ｐ型シリコン基板１１」の「低耐圧領域１１ｃ」に、「厚さが１２０オングストローム程度のシリコン酸化膜２４」からなる「ゲート絶縁膜」、及び「第４、第５の多結晶シリコン膜２５、２７」を含む「あまり高い電圧がかからないその他のＭＯＳ型トランジスタ」が形成される構成となっていることも明らかである。
　また、上に述べた各「トランジスタ」が各々複数形成されていることは、当業者にとって明らかである。
　
３．引用発明の００１９段落の記載、及び図１３等の記載から、引用例のｆｌａｓｈ  ＥＥＰＲＯＭは、「セル領域１１ａ」、「高耐圧領域１１ｂ」、「低耐圧領域１１ｃ」に、各々「『素子分離絶縁膜』『１２ａ』及び『１２ｂ』」、「『素子分離絶縁膜』『１２ｃ』及び『１２ｄ』」、「『素子分離絶縁膜』『１２ｅ』及び『１２ｆ』」が形成され、「『素子分離絶縁膜』『１２ａ』及び『１２ｂ』」の各々が複数の「メモリセルトランジスタ」の各々を互いに分離し、「『素子分離絶縁膜』『１２ｂ』及び『１２ｃ』」の各々が「『書き込み、消去時に高い電圧がかかる』複数の『高耐圧ＭＯＳ型トランジスタ』」の各々を互いに分離し、「『素子分離絶縁膜』『１２ｄ』及び『１２ｅ』」の各々が「『あまり高い電圧がかからない』複数の『その他のＭＯＳ型トランジスタ』」の各々を互いに分離していることが明らかである。
　
４．以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「Ｐ型シリコン基板１１と、
　前記Ｐ型シリコン基板１１のセル領域１１ａに形成された、厚さが１００オングストローム程度のオキシナイトライド膜１６からなるゲート絶縁膜、厚さが１０００オングストローム程度の第２の多結晶シリコン膜１７からなる浮遊ゲート、ＯＮＯ積層膜２１、及び厚さが１０００オングストローム程度の第３の多結晶シリコン膜２２からなるコントロールゲートを含む複数のメモリセルトランジスタと、
　前記Ｐ型シリコン基板１１の高耐圧領域１１ｂに形成された、厚さが２５０オングストローム程度のシリコン酸化膜１３からなるゲート絶縁膜、及び第１、第５の多結晶シリコン膜１４、２７を含む、書き込み、消去時に高い電圧がかかる複数の高耐圧ＭＯＳ型トランジスタと、
　前記Ｐ型シリコン基板１１の低耐圧領域１１ｃに形成された、厚さが１２０オングストローム程度のシリコン酸化膜２４からなるゲート絶縁膜、及び第４、第５の多結晶シリコン膜２５、２７を含む、あまり高い電圧がかからない複数のその他のＭＯＳ型トランジスタと、
　前記セル領域１１ａ、前記高耐圧領域１１ｂ、前記低耐圧領域１１ｃに各々形成された素子分離絶縁膜１２ａ及び１２ｂ、素子分離絶縁膜１２ｃ及び１２ｄ、素子分離絶縁膜１２ｅ及び１２ｆとを含み、
　前記素子分離絶縁膜１２ａ及び１２ｂの各々が前記複数のメモリセルトランジスタの各々を互いに分離し、前記素子分離絶縁膜１２ｂ及び１２ｃの各々が前記書き込み、消去時に高い電圧がかかる複数の高耐圧ＭＯＳ型トランジスタの各々を互いに分離し、前記素子分離絶縁膜１２ｄ及び１２ｅの各々が前記あまり高い電圧がかからない複数のその他のＭＯＳ型トランジスタの各々を互いに分離する、ｆｌａｓｈ  ＥＥＰＲＯＭ。」
　
第５．本願発明と引用発明との対比
１．引用発明の「ｆｌａｓｈ  ＥＥＰＲＯＭ」が半導体チップに形成されていることは当業者にとって自明である。
　したがって、引用発明の「ｆｌａｓｈ  ＥＥＰＲＯＭ」は、本願発明の「複数のフラッシュメモリデバイスを有する半導体チップ」に相当する。
　
２．引用発明の「Ｐ型シリコン基板１１」は、本願発明の「シリコン半導体基板（１０）」に相当する。
　また、引用発明の「前記Ｐ型シリコン基板１１の低耐圧領域１１ｃ」、「厚さが１２０オングストローム程度のシリコン酸化膜２４からなるゲート絶縁膜」、「『第５の多結晶シリコン膜』『２７』」は、各々本願発明の「前記基板の周辺領域」、「薄いゲート酸化物層（６０）」、「ポリシリコン（ポリ−Ｓｉ）層（６４）」に相当する。
　したがって、引用発明の「前記Ｐ型シリコン基板１１の低耐圧領域１１ｃに形成された、厚さが１２０オングストローム程度のシリコン酸化膜２４からなるゲート絶縁膜、及び第４、第５の多結晶シリコン膜２５、２７を含む、あまり高い電圧がかからない複数のその他のＭＯＳ型トランジスタ」は、本願発明の「前記基板の周辺領域上に形成された、薄いゲート酸化物層（６０）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６６）」に相当する。
　
３．引用発明の「前記Ｐ型シリコン基板１１の高耐圧領域１１ｂ」、「厚さが２５０オングストローム程度のシリコン酸化膜１３からなるゲート絶縁膜」は、各々本願発明の「前記基板の前記周辺領域」、「厚いゲート酸化物層（６２）」に相当する。
　したがって、引用発明の「前記Ｐ型シリコン基板１１の高耐圧領域１１ｂに形成された、厚さが２５０オングストローム程度のシリコン酸化膜１３からなるゲート絶縁膜、及び第１、第５の多結晶シリコン膜１４、２７を含む、書き込み、消去時に高い電圧がかかる複数の高耐圧ＭＯＳ型トランジスタ」は、本願発明の「前記基板の前記周辺領域上に形成された、厚いゲート酸化物層（６２）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６８）」に相当する。
　
４．引用発明の「前記Ｐ型シリコン基板１１のセル領域１１ａ」、「厚さが１００オングストローム程度のオキシナイトライド膜１６からなるゲート絶縁膜」、「厚さが１０００オングストローム程度の第２の多結晶シリコン膜１７からなる浮遊ゲート」及び「厚さが１０００オングストローム程度の第３の多結晶シリコン膜２２からなるコントロールゲート」、「ＯＮＯ積層膜２１」は、各々本願発明の「前記基板のコア領域」、「窒化されたトンネル酸化物バリア層（４６）」、「少なくとも２つのポリシリコン（ポリ−Ｓｉ）層（４８、６４）」、「インターポリ誘電体層（５０）」に相当する。
　したがって、引用発明の「前記Ｐ型シリコン基板１１のセル領域１１ａに形成された、厚さが１００オングストローム程度のオキシナイトライド膜１６からなるゲート絶縁膜、厚さが１０００オングストローム程度の第２の多結晶シリコン膜１７からなる浮遊ゲート、ＯＮＯ積層膜２１、及び厚さが１０００オングストローム程度の第３の多結晶シリコン膜２２からなるコントロールゲートを含む複数のメモリセルトランジスタ」は、本願発明の「前記基板のコア領域上に形成された、窒化されたトンネル酸化物バリア層（４６）、少なくとも２つのポリシリコン（ポリ−Ｓｉ）層（４８、６４）およびインターポリ誘電体層（５０）を含む、少なくとも２つのコアスタック（７０）」に相当する。
　
５．引用発明の「『前記高耐圧領域１１ｂ、前記低耐圧領域１１ｃに各々形成された』『素子分離絶縁膜１２ｃ及び１２ｄ、素子分離絶縁膜１２ｅ及び１２ｆ』」と、本願発明の「前記基板の前記周辺領域に形成された少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）（２２）」とは、「『前記基板の前記周辺領域に形成された少なくとも１つの』『アイソレーション』」である点で一致する。
　また、引用発明の「『前記セル領域１１ａ』に『形成された素子分離絶縁膜１２ａ及び１２ｂ』」と、本願発明の「前記基板の前記コア領域に形成された少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」とは、「『前記基板の前記コア領域に形成された少なくとも１つの』『アイソレーション』」である点で一致する。
　なお、これについて付言すれば、引用例の各図面に記載された「素子分離絶縁膜１２ａ〜１２ｆ」の丸みを帯びた独特の形状から判断して、引用例は、これらの「素子分離絶縁膜」がＬＯＣＯＳであることを想定して記載されたものである可能性が高く、原審においても、これらの「素子分離絶縁膜」を本願発明の「シリコン選択酸化（ＬＯＣＯＳ）アイソレーション」に相当するものと認定しているが、少なくとも、引用例には、「素子分離絶縁膜」がＬＯＣＯＳであることは明記されていないことに鑑み、できるだけ請求人に有利な解釈を行う観点から、当合議体においては上のとおり認定した。
　
６．引用発明の「前記素子分離絶縁膜１２ｂ及び１２ｃの各々が前記書き込み、消去時に高い電圧がかかる複数の高耐圧ＭＯＳ型トランジスタの各々を互いに分離し、前記素子分離絶縁膜１２ｄ及び１２ｅの各々が前記あまり高い電圧がかからない複数のその他のＭＯＳ型トランジスタの各々を互いに分離する」という構成と、本願発明の「前記少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）の各々は、前記少なくとも２つの周辺スタックの各々を互いに分離」するという構成とは、「前記基板の前記周辺領域に形成された『少なくとも１つの』『アイソレーション』『の各々は、前記少なくとも２つの周辺スタックの各々を互いに分離』」するという構成である点で一致する。
　また、引用発明の「前記素子分離絶縁膜１２ａ及び１２ｂの各々が前記複数のメモリセルトランジスタの各々を互いに分離」するという構成と、本願発明の「前記少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）アイソレーションの各々は、前記少なくとも２つのコアスタックの各々を互いに分離する」という構成とは、「前記基板の前記コア領域に形成された『少なくとも１つの』『アイソレーションの各々は、前記少なくとも２つのコアスタックの各々を互いに分離する』」という構成である点で一致する。
　
７．したがって、本願発明と引用発明とは、
　
　「複数のフラッシュメモリデバイスを有する半導体チップであって、
　シリコン半導体基板（１０）と、
　前記基板の周辺領域上に形成された、薄いゲート酸化物層（６０）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６６）と、
　前記基板の前記周辺領域上に形成された、厚いゲート酸化物層（６２）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６８）と、
　前記基板のコア領域上に形成された、窒化されたトンネル酸化物バリア層（４６）、少なくとも２つのポリシリコン（ポリ−Ｓｉ）層（４８、６４）およびインターポリ誘電体層（５０）を含む、少なくとも２つのコアスタック（７０）と、
　前記基板の前記周辺領域に形成された少なくとも１つのアイソレーションと、
　前記基板の前記コア領域に形成された少なくとも１つのアイソレーションとを含み、
　前記基板の前記周辺領域に形成された少なくとも１つのアイソレーションの各々は、前記少なくとも２つの周辺スタックの各々を互いに分離し、
　前記基板の前記コア領域に形成された少なくとも１つのアイソレーションの各々は、前記少なくとも２つのコアスタックの各々を互いに分離する、半導体チップ。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「前記基板の前記周辺領域に形成された少なくとも１つのアイソレーション」が、本願発明では「浅いトレンチアイソレーション（ＳＴＩ）（２２）」であるのに対して、引用発明ではそのような特定がなされていない点。
　
（相違点２）
　「前記基板の前記コア領域に形成された少なくとも１つのアイソレーション」が、本願発明では「シリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」であるのに対して、引用発明ではそのような特定がなされていない点。
　
第６．相違点についての当審の判断
１．相違点１及び２は互いに関連するものであるから、まとめて検討する。
　一般に、引用発明のようなｆｌａｓｈ  ＥＥＰＲＯＭ（さらにいえば、大電力用などの特殊な用途を除くＭＯＳ型集積回路装置全般）において、素子間を絶縁分離する手段（素子分離手段）として、シリコン選択酸化（ＬＯＣＯＳ）アイソレーション（以下、単に「ＬＯＣＯＳ」という。）を用いること、及び浅いトレンチアイソレーション（ＳＴＩ）（以下、単に「ＳＴＩ」という。）を用いることは、共に当業者において従来から行われている慣用技術である。
　このうちＬＯＣＯＳは、古くから用いられているものであり、シリコン基板表面における素子形成領域をシリコン窒化膜等の耐酸化膜で覆った後に、当該シリコン基板表面を酸化するという簡単な製造プロセスで信頼性の高い素子分離を実現できるという長所を有するが、酸化する過程で酸化膜が周囲に広がり、素子形成領域との境界部分に「バーズヘッド」や「バーズビーク」と呼ばれる部分ができてしまい、素子形成領域の端部付近に素子を形成することができないため、素子どうしの間隔が短い箇所の分離には不向きであり、高集積化への対応に難があるのが欠点である。
　一方、ＳＴＩは、比較的最近用いられるようになったものであり、シリコン基板表面に浅い溝を形成し、酸化膜等の絶縁膜を全体に被着した後、溝以外の部分の絶縁膜の除去と表面の平坦化を行うという手法により形成されるものであって、上述したＬＯＣＯＳの欠点がなく、素子どうしの間隔が短い箇所の分離に用いることができるため、高集積化への対応が容易であるという長所を有するが、ＬＯＣＯＳと比較して製造プロセスが複雑であるのが欠点である。
　したがって、一般に、集積回路装置を設計・製造するに当たっては、集積度や製造プロセスの容易性等を勘案して、ＬＯＣＯＳ又はＳＴＩを採用することが当業者によって行われてきている。
　
２．ところで、一般に、一つの集積回路装置であっても、その内部における各部分の集積度は程度の差はあれ異なるため、上に述べたＬＯＣＯＳ及びＳＴＩの特徴を踏まえ、一つの集積回路装置において、集積度（素子どうしの間隔）の違いに応じて、集積度が高い（素子どうしの間隔が狭い）部分にはＳＴＩを用い、集積度が低い（素子どうしの間隔が広い）部分にはＬＯＣＯＳを用いることも、例えば、本願の優先権主張の日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例１及び２にも記載されているように、当業者において従来から行われてきている周知技術である。
　
ａ．周知例１：特開平９−１７２００７号公報
　上記周知例１には、次の記載がある。
　「（５７）【要約】
【課題】  半導体装置における素子間の分離膜の形成において、処理工程が簡単で分離特性が優れた半導体素子を製造する。
【解決手段】  例えば、０．５μｍ以下であるような狭い素子分離間隔を有する高集積半導体装置の製造に適合するように、
素子分離箇所の幅が狭い領域には、基板にまで達するトレンチを形成して、その中に酸化膜を形成させ、素子分離箇所の幅が広い領域には、通常のＬＯＣＯＳ工程を施して、それぞれ別々の方法により素子分離用の酸化膜を形成する
　
　ここにおいて、「素子分離箇所の幅が狭い領域には、基板にまで達するトレンチを形成して、その中に酸化膜を形成させ」た素子分離手段がＳＴＩであることは当業者の技術常識であるから、上記周知例１には、高集積半導体装置において、素子分離箇所の幅が狭い領域にはＳＴＩを用い、素子分離箇所の幅が広い領域にはＬＯＣＯＳを用いることが記載されているものと認められる。
　
ｂ．周知例２：米国特許第６００４８６２号明細書
　上記周知例２には、図１及び３と共に次の記載がある。
「発明の背景
　
本発明は、一般に、集積回路チップを形成するための方法に関し、より具体的には、コアと周辺の分離領域の製造プロセスを簡素化する方法に関する
　集積回路チップは、導電性ワイヤのパターンによるデバイスの相互接続のためのコンタクトを備えた、半導体基板に形成されたデバイスのアレイで構成されている。与えられたチップに形成されるデバイスの密度が増加するにしたがって、デバイス間の信頼できる分離を提供するに際しての問題が発生する。さらに、チップ上のコア領域は、チップ上の周辺領域とは異なるデバイスの寸法を使用する場合がある。これらの異なるデバイスの寸法は、必然的に異なる分離技術を必要とし、チップ全体の製造プロセスを複雑化する。」（１欄４行〜１９行の訳文）
　「
図１を参照すると、能動素子が高密度で存在しているコア領域１２、及びコア領域１２と比較して能動素子がより低密度で存在している周辺領域１４から構成されるチップ１０の上面図が示されている。このタイプの構成は、フラッシュメモリチップなどのメモリチップのために特に有利である
　「
図３ｂを参照すると、前述のＴＥＯＳなどの絶縁体６２によりトレンチ６０が充填された後の図３ａのデバイスが示されている。次に、このＴＥＯＳ層形成工程後に残った凹凸が平坦化される。例えば、平坦化工程は、実質的に平坦な面６４を実現するための化学機械研磨によって行うことができる
（途中略）
　図３ｃを参照すると、シリコン窒化物層６４が、通常のエッチング技術を用いて除去される。その後、コア領域１２はマスクされ、周辺領域において、ＨＴＯ層５４及びポリシリコン層５２が、通常のエッチング技術を用いて除去される。
（途中略）
　
図３ｄを参照すると、周辺領域１４の選択された領域６８にパターンの開口部を有する通常のフォトリソグラフィー技術を用いてパターニングされたフォトレジスト層を形成することにより、分離領域７０が周辺領域１４に形成される。これらの開口部は、シリコン基板１６までエッチングされる。次に、トレンチ分離又は通常のフィールド酸化膜（ＬＯＣＯＳ）などの分離領域を露出されたシリコン基板に形成することができる。図３ｄにおいては、フィールド酸化膜分離領域７０が、熱成長プロセスを用いて形成される。
　
　ここにおいて、図３ｄに記載された構造において、コア領域１２に記載された分離領域がＳＴＩであることは当業者にとって明らかであるから、上記周知例２には、フラッシュメモリ等の集積回路チップにおいて、高密度のコア領域にはＳＴＩを用い、低密度の周辺領域にはＬＯＣＯＳを用いることが記載されているものと認められる。
　
３．したがって、引用発明に接した当業者であれば、上記周知技術を勘案することにより、引用発明において、集積度の多寡に応じて、集積度が高い（素子どうしの間隔が狭い）部分にはＳＴＩを用い、集積度が低い（素子どうしの間隔が広い）部分にはＬＯＣＯＳを用いる構成とすることは容易になし得たことである。
　そして、一般に、ｆｌａｓｈ  ＥＥＰＲＯＭ等の不揮発性半導体記憶装置において、どの部分の集積度が高く、どの部分の集積度が低いかは、当該記憶装置の記憶容量や周辺回路の構成等に応じて装置ごとに当然異なる（例えば、メモリの記憶容量が大きく、周辺回路のスペースに余裕がある場合には、周知例１及び２のようにコア領域の集積度が高く、周辺領域の集積度が低くなる可能性が高く、また、記憶容量が小さく、周辺回路のスペースに余裕がない場合には、その逆となる可能性が高い。）ものであるから、引用発明において、集積度の多寡に応じて、集積度が高い部分にはＳＴＩを用い、集積度が低い部分にはＬＯＣＯＳを用いる構成とするに当たり、実際にどの部分をＳＴＩとし、どの部分をＬＯＣＯＳとするかは、記憶装置の容量や内部の回路構成等を勘案して、当業者が適宜選択し得る設計的事項である。
　したがって、当業者にとって、引用発明において、記憶装置の容量や内部の回路構成等を勘案することにより、コア領域にＬＯＣＯＳを用い、周辺領域にＳＴＩを用いる構成とすること、すなわち、本願発明のように、「前記基板の前記周辺領域に形成された少なくとも１つのアイソレーション」を「浅いトレンチアイソレーション（ＳＴＩ）（２２）」とし、「前記基板の前記コア領域に形成された少なくとも１つのアイソレーション」を「シリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」とすること自体に格別の困難性はないことは明らかである。
　
４．一方、本願の明細書には、「前記基板の前記周辺領域に形成された少なくとも１つのアイソレーション」を「浅いトレンチアイソレーション（ＳＴＩ）（２２）」とし、「前記基板の前記コア領域に形成された少なくとも１つのアイソレーション」を「シリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」とすることについて、「しかしながら、フラッシュメモリの或る部分にはシリコン選択酸化（ＬＯＣＯＳ）を用い、フラッシュメモリの他の部分には浅いトレンチアイソレーション（ＳＴＩ）を用いるのが望ましい場合がある。」（０００２段落）、及び「【発明の簡単な概要】　これにしたがい、この発明は、ハードマスクを連続して用いてＳＴＩおよびＬＯＣＯＳアイソレーションを単一のチップ上に設け、かつ、基板上におけるフラッシュメモリデバイスの製造の際に、ハードマスクを用いて周辺部を保護してから、窒化されたトンネル酸化物を形成することに関する。この発明の利点は、単一のチップ上に複数の半導体デバイスを製造できることを含み、デバイスのいくつかは浅いトレンチアイソレーションによって分離され、他のデバイスはシリコン選択酸化によって分離され、この発明の利点はさらに、フラッシュメモリの製造の際にゲート酸化物の汚染を減少させ、かつフラッシュメモリデバイスの製造の際にスタックアイソレーションを改善できることを含む。」（０００７段落）等と記載されているにとどまり、当該部分を含めた本願の明細書及び図面全体を精査しても、本願発明において、「前記基板の前記周辺領域に形成された少なくとも１つのアイソレーション」を「浅いトレンチアイソレーション（ＳＴＩ）（２２）」とし、「前記基板の前記コア領域に形成された少なくとも１つのアイソレーション」を「シリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」とすることにより、上記２．において検討した、一つの集積回路装置において、集積度が高い（素子どうしの間隔が狭い）部分にはＳＴＩを用い、集積度が低い（素子どうしの間隔が広い）部分にはＬＯＣＯＳを用いるという当業者における周知技術と比較して、格別の効果を奏することを当業者が認識できる記載は見いだせない。
　
５．したがって、引用発明において、本願発明のように、「前記基板の前記周辺領域に形成された少なくとも１つのアイソレーション」を「浅いトレンチアイソレーション（ＳＴＩ）（２２）」とし、「前記基板の前記コア領域に形成された少なくとも１つのアイソレーション」を「シリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーション」とすることは当業者が容易になし得たことであるから、相違点１及び２は当業者が容易になし得た範囲に含まれる程度のものである。
　よって、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
第７．むすび
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。