【事件の表示】
　特願２００４−３５０３９０「インアクティブウィークプリチャージング及びイコライジングスキームを採用したプリチャージ回路、それを含むメモリ装置及びそのプリチャージ方法」拒絶査定不服審判事件〔平成１７年　６月２３日出願公開、特開２００５−１６６２５２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１２月２日（パリ条約による優先権主張２００３年１２月３日、大韓民国）の出願であって、平成２１年９月４日付けの拒絶理由通知に対して、同年１２月８日付けで手続補正書及び意見書が提出されたが、平成２２年９月１４日付けで拒絶査定がなされ、これに対し、平成２３年１月２０日付けで審判請求がなされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１に係る発明は、平成２１年１２月８日付けでなされた手続補正により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである（以下「本願発明」という。）。
　
「選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階と、
　非選択された前記ビットライン及び相補ビットラインをイコライジングさせる段階と、
前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階と、を備え、
　アクティブにされる前記ビットライン及び前記相補ビットライン上のデータを感知増幅してその電圧差を大きくする間に、インアクティブにされる前記ビットライン及び前記相補ビットラインが等化される
　ことを特徴とするプリチャージ方法。」
　
２．引用文献の表示
　　引用文献１：特開昭６３−２１１１９０号公報
　　引用文献２：特開昭６２−０２６６９２号公報
　
３．各引用文献の記載事項と引用発明
３−１．引用文献１の記載事項
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６３−２１１１９０号公報（以下「引用文献１」という。）には、「メモリ回路用内部クロツク信号発生器」（発明の名称）に関して、第５図、第６図とともに、次の記載がある（下線は、参考のため、当審で付加したものである。以下、他の刊行物においても同じ。）。
　
（１）「従来の技術」の項
ア．「第５図はメモリ回路の要部を示す構成図、第６図は第４図(ａ)、(ｂ)および第５図の各部の動作を示す波形図である。」（第２頁上左欄第１２〜１４行）
　
イ．「次に、第５図のメモリ回路の動作について説明する。Ｘアドレス信号AX０，AX０＊（＊は、原文においては、その前に記載された英字が、相補信号であることを示すアッパーバー付きであったことを示すために、便宜的に当審で付加したものである。以下、他の刊行物においても同じ。），AX１，AX１＊，〜，AXｌ，AXｌ＊を入力し、選択されたＸデコーダＢ０，Ｂ１，、〜，Ｂｍはデコーダ制御信号φＸに基いて、メモリセルＣ００，Ｃ０１，〜，Ｃｍｎに接続されたワード線Ｘ０，Ｘ１，〜，Ｘｍを“Ｈ”レベルとする。
ＭＯＳトランジスタＹ
１０
，Ｙ
２０
，Ｙ
３０
，Ｙ
４０
，Ｙ
１１
，Ｙ
２１
，Ｙ
３１
，Ｙ
４１
，〜，Ｙ
１ｎ
，Ｙ
２ｎ
，Ｙ
３ｎ
，Ｙ
４ｎ
とインバータＡ
１０
，Ａ
１２
，〜Ａ
１ｎ
とからなるスイッチング回路は、Ｙアドレス信号に基いてデコードされ活性化されたＹデコーダ出力信号ｙ
０
，ｙ
１
，〜，ｙ
ｎ
により、ディジット線DG
０
，DG
０
＊，DG
１
，DG
１
＊，〜，DG
ｎ
，DG
ｎ
＊をそれぞれ読出しバス線DB，DB＊に接続する。
　次に、より具体的に、メモリセルＣ００，Ｃ０１，〜，Ｃｍ−１ｎ，Ｃｍｎのうち、例えば０番地に対応するメモリセルＣ００が選択され、メモリセルＣ００のデータ“０”が読出される場合を第６図を参照して説明する。Ｘアドレス信号AX０，AX０＊，AX１，AX１＊，〜，AXｌ，AXｌ＊によりＸテコーダＢ０が選択され、Ｙアドレス信号に基づいてＹデコーダ信号ｙ０が“Ｈ”レベルとなる。一方、アドレス信号ADDのいずれかのビットの論理レベルが変化するので、アドレス変化検知回路ATDからワンショットパルスφＯＳが発生され、ワンショットパルスφＯＳに基づいたデコーダ制御信号φＸ、センスアンプ制御信号φＳ．プリチャージ信号φＰが発生される。このデコーダ制御信号φＸを選択されたＸデコーダＢ０が入力するとワード線Ｘ０を“Ｈ”レベルにする。
ワード線Ｘ
０
が“Ｈ”レベルになると、メモリセルＣ
００
，Ｃ
０１
，〜，Ｃ
０ｎ
の出力端がそれぞれディジット線DG
０
，DG
０
＊，DG
１
，DG
１
＊，〜，DG
ｎ
，DG
ｎ
＊に電気的に接続される。Ｙデコーダ信号ｙ
０
が“Ｈ”レベルであるのでディジット線DG
０
，DG
０
＊はそれぞれ読出しバス線DB，DB＊に接続されているため、メモリセルＣ
００
のデータ“０”によりディジット線DG
０
、読出しバス線DBの電圧は下り、ディジット線DG
０
＊、読出しバス線DB＊との間に電圧差が生じし始め、時刻ｔ
１
にはセンスアンプSAを作動させるのに充分なだけの電圧差が生じる。したがって、読出しバス線DB＊の電圧か読出しバス線DBの電圧より高くなり、センスアンプSAは増幅動作を開始し、節点Ｎ
１
の電圧は、ＰチャネルＭＯＳトランジスタＺ
２
とＮチャネルＭＯＳトランジスタＺ
４
，Ｚ
５
のオン抵抗の比で決まっていた中間レベルの値から読出し情報である“Ｌ”レベルに向かって変化する。
　ここで、
センスアンプ制御信号φ
Ｓ
は“Ｈ”ルベルであるから、ＮチャネルＭＯＳトランジスタＺ
６
およびＰチャネルＭＯＳトランジスタＺ
７
はともにオンしており、節点Ｎ
１
と節点Ｎ
２
は導通状態にある。したがって、節点Ｎ
１
の変化はインバータ回路Ａ
３
，Ａ
５
を介して、節点Ｎ
３
に伝えられる。これにより、メモリセルＣ
００
が保持する“０”のデータが読出されたことになる。
　この
読出し動作完了後、遅延回路Ａ
４２
，Ａ
４３
の遅延時間に従って、プリチャージ信号φ
Ｐ
，デコーダ制御信号φ
Ｘ
，センスアンプ制御信号φ
Ｓ
は時刻ｔ
２
において“Ｈ”レベルから“Ｌ”レベルに変化する。したがって、ワード線Ｘ
０
は選択状態が解除されて“Ｌ”レベルに向い、同時に、ＰチャネルＭＯＳトランジスタＰ
１０
，Ｐ
２０
，Ｐ
３０
，〜，Ｐ
１ｎ
，Ｐ
２ｎ
，Ｐ
３ｎ
，Ｐ
４
，Ｐ
５
，Ｐ
６
がオンするために、ディジット線DG
０
，DG
０
＊，〜，DG
ｎ
，DG
ｎ
＊，読出しバス線DB，DB＊は電源電圧レベルに向かってプリチャージされる。
　
３−２．引用発明
　イの「ＭＯＳトランジスタＹ１０，Ｙ２０，Ｙ３０，Ｙ４０，Ｙ１１，Ｙ２１，Ｙ３１，Ｙ４１，〜，Ｙ１ｎ，Ｙ２ｎ，Ｙ３ｎ，Ｙ４ｎとインバータＡ１０，Ａ１２，〜Ａ１ｎとからなるスイッチング回路は、Ｙアドレス信号に基いてデコードされ活性化されたＹデコーダ出力信号ｙ０，ｙ１，〜，ｙｎにより、ディジット線DG０，DG０＊，DG１，DG１＊，〜，DGｎ，DGｎ＊をそれぞれ読出しバス線DB，DB＊に接続する。」、「ワード線Ｘ０が“Ｈ”レベルになると、メモリセルＣ００，Ｃ０１，〜，Ｃ０ｎの出力端がそれぞれディジット線DG０，DG０＊，DG１，DG１＊，〜，DGｎ，DGｎ＊に電気的に接続される。Ｙデコーダ信号ｙ０が“Ｈ”レベルであるのでディジット線DG０，DG０＊はそれぞれ読出しバス線DB，DB＊に接続されているため、メモリセルＣ００のデータ“０”によりディジット線DG０、読出しバス線DBの電圧は下り、ディジット線DG０＊、読出しバス線DB＊との間に電圧差が生じし始め、時刻ｔ１にはセンスアンプSAを作動させるのに充分なだけの電圧差が生じる。したがって、読出しバス線DB＊の電圧か読出しバス線DBの電圧より高くなり、センスアンプSAは増幅動作を開始し、節点Ｎ１の電圧は、ＰチャネルＭＯＳトランジスタＺ２とＮチャネルＭＯＳトランジスタＺ４，Ｚ５のオン抵抗の比で決まっていた中間レベルの値から読出し情報である“Ｌ”レベルに向かって変化する。」及び「センスアンプ制御信号φＳは“Ｈ”ルベルであるから、ＮチャネルＭＯＳトランジスタＺ６およびＰチャネルＭＯＳトランジスタＺ７はともにオンしており、節点Ｎ１と節点Ｎ２は導通状態にある。したがって、節点Ｎ１の変化はインバータ回路Ａ３，Ａ５を介して、節点Ｎ３に伝えられる。これにより、メモリセルＣ００が保持する“０”のデータが読出されたことになる。」から、引用文献１には、
　Ｙデコーダ信号によって選択されたディジット線及び相補ディジット線に伝えられるメモリセルのデータを、読出しバス線及び相補読出しバス線を介してセンスアンプに供給して前記センスアンプに増幅動作を行わせることにより、前記メモリセルのデータを読出す段階、
が記載されている。
　
　イの「読出し動作完了後、遅延回路Ａ４２，Ａ４３の遅延時間に従って、プリチャージ信号φＰ，デコーダ制御信号φＸ，センスアンプ制御信号φＳは時刻ｔ２において“Ｈ”レベルから“Ｌ”レベルに変化する。したがって、ワード線Ｘ０は選択状態が解除されて“Ｌ”レベルに向い、同時に、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ２０，Ｐ３０，〜，Ｐ１ｎ，Ｐ２ｎ，Ｐ３ｎ，Ｐ４，Ｐ５，Ｐ６がオンするために、ディジット線DG０，DG０＊，〜，DGｎ，DGｎ＊，読出しバス線DB，DB＊は電源電圧レベルに向かってプリチャージされる。」から、引用文献１には、
　読出し動作完了後、すべてのディジット線及び相補ディジット線を電源電圧レベルに向かってプリチャージする段階、
が記載されている。
　
　したがって、引用文献１には、次の発明（以下「引用発明」という。）が開示されている。
「Ｙデコーダ信号によって選択されたディジット線及び相補ディジット線に伝えられるメモリセルのデータを、読出しバス線及び相補読出しバス線を介してセンスアンプに供給して前記センスアンプに増幅動作を行わせることにより、前記メモリセルのデータを読出す段階と、
　読出し動作完了後、すべてのディジット線及び相補ディジット線を電源電圧レベルに向かってプリチャージする段階と、
を備えることを特徴とするプリチャージ方法。」
　
３−３．引用文献２の記載事項
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６２−０２６６９２号公報（以下「引用文献２」という。）には、「スタテイツク型ＲＡＭ」（発明の名称）に関して、第１図、第２図とともに、次の記載がある。
　
（１）「発明の概要」の項
ウ．「本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、相補データ線を共通相補データ線に結合させるカラムスイッチＭＯＳＦＥＴに供給される選択信号の非選択レベルによりオン状態にされるイコライズ用ＭＯＳＦＥＴを設けることによって、その動作の高速化を図るものである。」（第２頁上右欄第８〜１４行）
　
（２）「実施例」の項
エ．「メモリアレイＭ−ＡＲＹは、代表として例示的に示されているマトリックス配置された複数のメモリセルＭＣ、ワード線Ｗ０ないしＷｎ及び相補データ線Ｄ０，Ｄ０＊ないしＤ１、Ｄ１＊から構成されている。」（第２頁下左欄第１８行〜同頁下右欄第２行）
　
オ．「上記
メモリアレイにおける一対の相補データ線Ｄ０，Ｄ０＊及びＤｌ、Ｄ１＊は、それぞれデータ線選択のためのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ１２、Ｑ１３及びＱ１４、Ｑ１５から構成されたカラムスイッチ回路を介してコモン相補データ線ＣＤ、ＣＤ＊に接続される。
　
カ．「
読み出し回路ＲＡは、センスアンプを含んでおり高感度のセンス動作を行う。
読み出し回路ＲＡは、それが動作状態にされているときにコモン相補データ線ＣＤ及びＣＤ＊に供給されるデータ信号を差動増幅し
　
キ．「
上記カラムスイッチ回路を構成するＭＯＳＦＥＴＱ１２，Ｑ１３及びＱ１４，Ｑ１５のゲートには、それぞれＹアドレスデコーダＹ−ＤＣＲによって形成される選択信号Ｙ０、Ｙｌが供給される。
　
ク．「この実施例においては、
それぞれ対とされた相補データ線Ｄ０，Ｄ０＊及びＤ１，Ｄ１＊間は、イコライズ用のＰチャンネルＭＯＳＦＥＴＱ１６，Ｑ１７がそれぞれ設けられる。これらのＭＯＳＦＥＴＱ１６及びＱ１７は、そのゲートに対応するデータ線選択信号Ｙ０及びＹｌがそれぞれ供給されることによって、その相補データ線が非選択状態におかれるとき、言い換えるならば、選択信号ＹＯ及びＹｌがロウレベルにされることにより、それに対応するカラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１３及びＱ１４，Ｑ１５がそれぞれオフ状態にされている間、オン状態にされ相補データ線Ｄ０，Ｄ０＊及びＤ１，Ｄ１＊をそれぞれ短絡状態にして両レベルを等しくさせるというイコライズを実行する
　これにより、第２図に示すようにアドレス信号ＡＸ、ＡＹが供給された
チップ選択状態において、メモリセルの実際の選択タイミングに応じてそのメモリセルに結合された相補データ線Ｄ、Ｄ＊のレベルは、互いに等しいレベルから読み出し動作ならメモリセルの記憶情報に従って変化
するので高速動作化を図ることができる
　
３−4．引用文献２に記載の技術
　オの「メモリアレイにおける一対の相補データ線Ｄ０，Ｄ０＊及びＤｌ、Ｄ１＊は、それぞれデータ線選択のためのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ１２、Ｑ１３及びＱ１４、Ｑ１５から構成されたカラムスイッチ回路を介してコモン相補データ線ＣＤ、ＣＤ＊に接続される。」、キの「上記カラムスイッチ回路を構成するＭＯＳＦＥＴＱ１２，Ｑ１３及びＱ１４，Ｑ１５のゲートには、それぞれＹアドレスデコーダＹ−ＤＣＲによって形成される選択信号Ｙ０、Ｙｌが供給される。」、及び、クの「それぞれ対とされた相補データ線Ｄ０，Ｄ０＊及びＤ１，Ｄ１＊間は、イコライズ用のＰチャンネルＭＯＳＦＥＴＱ１６，Ｑ１７がそれぞれ設けられる。これらのＭＯＳＦＥＴＱ１６及びＱ１７は、そのゲートに対応するデータ線選択信号Ｙ０及びＹｌがそれぞれ供給されることによって、その相補データ線が非選択状態におかれるとき、言い換えるならば、選択信号ＹＯ及びＹｌがロウレベルにされることにより、それに対応するカラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１３及びＱ１４，Ｑ１５がそれぞれオフ状態にされている間、オン状態にされ相補データ線Ｄ０，Ｄ０＊及びＤ１，Ｄ１＊をそれぞれ短絡状態にして両レベルを等しくさせるというイコライズを実行する」から、引用文献２には、
　データ線選択信号を用いて、選択された相補データ線をカラムスイッチ回路を介してコモン相補データ線に接続する間に、非選択状態におかれた相補データ線間をイコライズ用のＰチャンネルＭＯＳＦＥＴをオン状態にして当該非選択状態におかれた相補データ線の両レベルを等しくさせるというイコライズを実行すること、
が記載されている。
　
　カの「読み出し回路ＲＡは、それが動作状態にされているときにコモン相補データ線ＣＤ及びＣＤ＊に供給されるデータ信号を差動増幅し、増幅したデータ信号をデータ出力端子Ｄｏｕｔに出力する。」から、引用文献２には、
　センスアンプを含む読み出し回路が動作状態にされているとき、コモン相補データ線に供給されるデータ信号を差動増幅し、増幅したデータ信号を出力する、
ことが記載されている。
　
　そして、クの「チップ選択状態において、メモリセルの実際の選択タイミングに応じてそのメモリセルに結合された相補データ線Ｄ、Ｄ＊のレベルは、互いに等しいレベルから読み出し動作ならメモリセルの記憶情報に従って変化……するので高速動作化を図ることができる。」から、前記イコライズにより、読み出し動作時の相補データ線のレベルは、等しくされたレベルからメモリセルの記憶情報に従って変化し、これにより、当該読み出し動作時が高速動作化されることが記載されている。してみれば、前記イコライズは、メモリセルの読み出し準備のために行われるものであり、読み出し動作を高速動作化させるものである。
　
　以上から、引用文献２には、次の技術が記載されている。
「マトリックス配置された複数のメモリセル、ワード線及び相補データ線から構成されるメモリアレイにおいて、
　データ線選択信号を用いて、選択された前記相補データ線をカラムスイッチ回路を介してコモン相補データ線に接続する間に、非選択状態におかれた前記相補データ線間をイコライズ用のＰチャンネルＭＯＳＦＥＴをオン状態にして当該非選択状態におかれた前記相補データ線の両レベルを等しくさせるというイコライズを実行し、
　センスアンプを含む読み出し回路が動作状態にされているとき、前記コモン相補データ線に供給されるデータ信号を差動増幅し、増幅したデータ信号を出力する、
ことで、前記メモリセルの読み出し準備のために行われる前記イコライズによって、読み出し動作が高速動作化されたメモリアレイ。」
　
４．対比
（１）次に、本願発明と引用発明とを対比する。
　引用発明の「Ｙデコーダ信号によって選択されたディジット線及び相補ディジット線」及び「メモリセルのデータ」は、それぞれ、本願発明の「選択されたビットライン及び相補ビットライン」及び「メモリセルデータ」に相当する。
　引用発明において、「センスアンプ」における「増幅動作」とは、「メモリセルのデータ」の電圧差を大きくすることであることは、メモリ回路技術においては技術常識である。したがって、引用発明の「メモリセルのデータを、読出しバス線及び相補読出しバス線を介してセンスアンプに供給して前記センスアンプに増幅動作を行わせる」ことは、本願発明の「メモリセルデータを感知増幅してその電圧差を大きくする」ことに相当する。
　以上から、引用発明における「Ｙデコーダ信号によって選択されたディジット線及び相補ディジット線に伝えられるメモリセルのデータを、読出しバス線及び相補読出しバス線を介してセンスアンプに供給して前記センスアンプに増幅動作を行わせることにより、前記メモリセルのデータを読出す段階」は、本願発明における「選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階」に相当する。
　
　引用発明の「すべてのディジット線及び相補ディジット線」は、本願発明の「前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットライン」に相当する。
　以上から、引用発明における「すべてのディジット線及び相補ディジット線を電源電圧レベルに向かってプリチャージする段階」は、本願発明における「前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階」に相当する。
　
（２）そうすると、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
《一致点》
「選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階と、
　前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階と、を備える、
　ことを特徴とするプリチャージ方法。」
　
《相違点》
　本願発明は、「前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階」の前に「非選択された前記ビットライン及び相補ビットラインをイコライジングさせる段階」を備え、「前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる」前に「アクティブにされる前記ビットライン及び前記相補ビットライン上のデータを感知増幅してその電圧差を大きくする間に、インアクティブにされる前記ビットライン及び前記相補ビットラインが等化される」のに対して、引用発明は、本願発明のような「非選択された前記ビットライン及び相補ビットラインをイコライジングさせる段階」を備えておらず、したがって、「前記メモリセルのデータ」の「読出し動作完了後」は「すべてのディジット線及び相補ディジット線を電源電圧レベルに向かってプリチャージする」点。
　
５．当審の判断
５−１．請求項１の記載について
　まず、本願の特許請求の範囲の請求項１には、「選択されたビットライン及び相補ビットライン」、「非選択された前記ビットライン及び相補ビットライン」、「アクティブにされる前記ビットライン及び前記相補ビットライン」及び「インアクティブにされる前記ビットライン及び前記相補ビットライン」との記載がある。
　この点に関して、本願明細書の発明の詳細な説明には、段落【００２３】に「第ｍビットライン対が選択されてアクティブにされれば」と、段落【００３１】に「ロジックローレベルの第１カラム選択信号ＭＵＸ０は、第１ビットライン対ＢＬ０，／ＢＬ０を非選択するものであり、インアクティブにされる第１ビットライン対ＢＬ０，／ＢＬ０」と記載されている。
　したがって、本願明細書の発明の詳細な説明を参酌すれば、本願発明においては、「選択されたビットライン及び相補ビットライン」は「アクティブ」な状態にあり、「非選択された前記ビットライン及び相補ビットライン」は「インアクティブ」な状態にあることは明らかである。
　
５−２．プリチャージ技術の分野における通常の技術知識
　相違点について検討する前に、本願のプリチャージ技術の分野における通常の技術知識について、確認しておく。
　
　プリチャージは、メモリセルへの次のアクセス準備のために行う処理であるが、メモリ装置の複数のデータ線及び相補のデータ線を同時期に所定の電圧レベルにさせる処理であるため、前記プリチャージを行う時にはピーク電流が生じることは、メモリ装置のプリチャージ技術においては技術常識である。
　そして、このプリチャージを行う時のピーク電流を減らす方法としてプリチャージ動作を２段階に分けて実行することは、本願明細書の段落【０００７】〜【０００９】に背景技術として記載されているだけでなく、特開昭６３−１６１５９４号公報の第３頁下左欄第２〜１２行、特開昭６４−０５２２８２号公報の第３頁下左欄第９行〜同頁下右欄第１７行にも記載されており、メモリ装置のプリチャージ技術においては常套手段にすぎなかった。
　
　そして、特表昭６３−５００４０６号公報には、図面とともに、次の記載がある。
ａ．「４．列アドレスにより選択される複数のビツトライン対、行アドレスにより選択される複数のワードライン、ワードラインがイネーブルの時電圧差を発生するビツトライン対、ビツトライン対とワードライン対の各交点に装置されるメモリ回路において、
　
行アドレス変更に応答してビツトラインを平衡化するステツプ
　
列のみアドレス変更に応答してビツトライン等化することなくビツトラインをプリチヤージするステツプ
を具えるプリチヤージする方法。」（第１頁下左欄第１９行〜同頁下右欄第３行）
　
ｂ．「トランジスタ２２２はドレインを例えば５ボルトとすることができる正電源端子ＶＤＤに接続させ、論理回路２１２が発生させたプリチャージ信号ＰＲＥを受信するゲートを有し、ソースをビットライン２０３に接続させている。トランジスタ２２３はドレインをＶＤＤに接続させ、信号ＰＲＥを受信するゲートを有し、ソースをビットライン２０４に接続させている。トランジスタ２２４は第１電流電極をビットライン２０３に接続させ、第２電流電極をビットライン２０４に接続させ、論理回路２１２が発生させた等化信号☆ＥＱを受信する。」（第６頁下左欄第２〜１０行）
　
ｃ．「
信号☆ＥＱが論理低であると、トランジスタ２２４は導電性になり、ビットライン２０３および２０４を一括に結合させてそれらのビットラインを等化する。
そのサブアレイが選択されないと、ナントゲート２３１は論理高出力を与えることを強いられ、この論理高出力はインバータ２３２に論理低の信号☆ＥＱを出させる。従って選択されないサブアレイのビットラインはすべて継続的に等化される
　回路２１４は回路２１３が行アドレス変換に応答して信号☆ＲＸを与えるのと同じ方法で列アドレス変換に応答して信号☆ＣＸを与える。一般的な行アドレス変換は約５ｎｓの開信号☆ＣＸに論理低パルスを出させるが、アドレススキューはより持続時間の長い論理低パルスを信号☆ＣＸに出させる。信号ＣＤは機能的には信号☆ＣＸと同じであるが、回路２１４はそれを異なる出力ドライバで与える。列デコーダ２０２は信号ＣＤが論理高である限りにおいては使用可能になっている。
列アドレス変換が起きると、信号☆ＣＸおよびＣＤは論理低パルスを出して列デコーダ２０２を使用禁止にするので、２０８および２０９のような結合トランジスタは使用可能にされず、従ってすべてのビットラインをデータライン２１６および２１７のようなデータラインから分離する。
列アドレス変換のみがある場合には、インバータ２３２によって与えられた信号☆ＥＱは論理高となる
従つてインバータ２３３は列アドレス変換の前に論理低の信号ＰＲＥを与える。
論理高の信号ＰＲＥはビットラインブリチヤージングトランジスタ２２２およびデータラインブリチヤージングトランジスタ２２６および２２７を導通させる。
選択されないサブアレイについては、ナントゲート２３１は論理高出力を与えることを強いられ、この出力はトランジスタ２３６にインバータ２３３の入力を論理低の方へ引っばらせるので、信号ＰＲＥおよび信号☆ＰＲＥはビットライン２０３および２０４およびデータライン２１６−２１７をプリチャージさせる。
選択されないサブアレイにおいてビツトラインは分離しない、ビツトラインおよびデータラインのプリチヤージングおよび等化は持続動作にすぎないので、プリチヤージングトランジスタの導通による電流消費は殆んどない。
　しかし、
選択されたサブアレイにおける列アドレス変換のためのビツトラインはプリチャージされるだけで等化はされない
　
　また、特開平０２−３０８４９８号公報には、図面とともに、次の記載がある。
ｄ．「かかる構成において、ライト時に一対のビットラインとデータラインの一方の電圧を電源供給電圧ｖｃｃのレベルに、他方の電圧を接地電圧でなく定電流源であるＰＭＯＳトランジスタのしきい電圧で記憶することにより、ライトモードから後の
リードモードに変更する時に前記ビットライン、データラインの等化及びプリチャージ時間を極小化して高速アクセスを実行し、プリチャージ時の電流の消耗及び雑音を減らす
　
ｅ．「前記のようにライト動作が終了したのち、ライトエネーブル信号ＸＷＥ＊が第７図の部分１０４のような論理“low”から“High”状態になり、アドレスが第７図の部分１０３のように遷移されると、
下記のようにリード動作を遂行する
　前記第７図の部分１０４のようにライトエネーブル信号ＸＷＥ＊が部分１２２のように“High”状態になると、第３図のような構成となっているライトエネーブルバツフア３９の第１，第２ライトエネーブル信号ＷＥ１＊，ＷＥ２＊は、第７図の部分１２３で“High”状態になる。
　前記第３図のライトエネーブルバツフア３９の出力が“High”状態になることにより、第６図のように構成されたライトドライバ３７のデータラインＤＬとＤＬ＊とはハイインピーダンス状態になって行く。
　一方、ローＡＴＤ４１及びカラムＡＴＤ４４は、第７図の部分１０３のように変化するロー及びカラムアドレスを各々検出して、前述したように所定のパルスを各々出力することにより、インバータ４２とＮＡＮＤゲート４５からは第７図の部分１１０のようなパルスφPXB，φPIが出力される。
　したがって、前記パルスφPXB＊，φPI＊の出力によってＰＭＯＳトランジスタ２３，２４，２５と３４，３５，３６が“ＯＮ”されることにより、
ビットラインＢＬとＢＬ＊，データラインＤＬとＤＬ＊は第７図の部分１２４のように等化された後に、ＴＥｑ２−△ｔの期間内で電源供給電圧Ｖccレベルにプリチャージされる。従って、等化信号φPZ＊に応答して２つのデータラインＤＬ，ＤＬ＊の内ＰＭＯＳトランジスタ８０のしきい電圧Ｖ
ＴＰ
のレベルにチャージされている一つのデータラインが、電源供給電圧Ｖccレベルを持つ他のデータライン及びビットラインの電圧によって等化された後に、電源供給電圧Ｖccレベルに再びプリチャージされる。
　
前記のようにビットラインＢＬとＢＬ＊、データラインＤＬとＤＬ＊とがプリチャージされる状態で、ローアドレスデイコーダ４０によってワードラインＷＬ
２
が選択されると
　この時、
前記ワードラインＷＬ
２
の“High”によって公知のメモリセル１２ｂの通過トランジスタが“ＯＮ”され、前記通過トランジスタを通して記憶されたHigh，low又はその反対のデータは、ビットラインＢＬとＢＬ＊を通して第７図の部分１１５のように読出される
　
　以上、ａ〜ｅから、
　プリチャージ方法として、ビットライン及び相補のビットラインを短絡して前記ビットライン及び相補のビットラインを等化して前記ビットライン及び相補のビットラインを同じ電圧レベルに設定した後に、ビットライン及び相補のビットラインを電源電圧レベルにまでプリチャージすることで、プリチャージ時の電流を減らすことは、本願の優先権主張の日前に、既に、当業者には周知の技術であったと認められる。
　
５−３．相違点についての検討
　前記「３−4．引用文献２に記載の技術」の項で述べたように、引用文献２には、
「マトリックス配置された複数のメモリセル、ワード線及び相補データ線から構成されるメモリアレイにおいて、
　データ線選択信号を用いて、選択された前記相補データ線をカラムスイッチ回路を介してコモン相補データ線に接続する間に、非選択状態におかれた前記相補データ線間をイコライズ用のＰチャンネルＭＯＳＦＥＴをオン状態にして当該非選択状態におかれた前記相補データ線の両レベルを等しくさせるというイコライズを実行し、
　センスアンプを含む読み出し回路が動作状態にされているとき、前記コモン相補データ線に供給されるデータ信号を差動増幅し、増幅したデータ信号を出力する、
ことで、前記メモリセルの読み出し準備のために行われる前記イコライズによって、読み出し動作が高速動作化されたメモリアレイ。」、
という技術が記載されている。
　ここで、「カラムスイッチ回路」を導通させて「相補データ線」を「コモン相補データ線に接続する間に」、「相補データ線」に「出力」された「メモリセルのデータ」が「コモン相補データ線に供給される」ものである。そして、「センスアンプを含む読み出し回路」は「コモン相補データ線に供給されるデータ信号を差動増幅」するための回路であるから、前記「メモリセルのデータ」が「コモン相補データ線に供給され」ている状態の間に、「センスアンプを含む読み出し回路」を「動作状態」に設定することは、当業者であれば当然の事項である。
　してみれば、引用文献２に記載の技術を具体化するに際して、
　「非選択状態におかれた前記相補データ線間をイコライズ用のＰチャンネルＭＯＳＦＥＴをオン状態にして当該非選択状態におかれた前記相補データ線の両レベルを等しくさせるというイコライズを実行」するという、非選択状態におかれた相補データ線をプリチャージする段階を、「選択された前記相補データ線」に「出力」された「メモリセルのデータ」が「コモン相補データ線に供給され」て、「センスアンプを含む読み出し回路が動作状態」に設定され、「前記コモン相補データ線に供給されるデータ信号を差動増幅し」ている「間」に実行させる、
ことは当業者であれば当然に行う事項であると認められ、平成２２年９月１４日付けの拒絶査定において説示されたように引用文献２に明示の記載はなくとも、技術常識を参酌すれば、引用文献２の記載事項から導き出せる事項であると認められる。
　
　また、前記「イコライズ」は「メモリセルの読み出し準備のために行われる」ものであり、当該「イコライズ」により、「非選択状態におかれた前記相補データ線の両レベル」が「等しくさせ」られ、すなわち、「非選択状態におかれた前記相補データ線」の「両レベル」が「等し」い「レベル」という所定のレベルに設定される。
　してみれば、引用文献２において、前記「イコライズ」は、実質的には「非選択状態におかれた前記相補データ線」のプリチャージ動作であると認められる。
　
　さて、プリチャージ時のピーク電流を減少させることは、引用発明にも共通する技術課題であると認められる。
　そして、前記「５−２．プリチャージ技術の分野における通常の技術知識」の項で指摘したように、プリチャージを行う時のピーク電流を減らす方法としてプリチャージ動作を２段階に分けて実行することは常套手段にすぎず、また、ビットライン及び相補のビットラインを短絡して前記ビットライン及び相補のビットラインを等化して前記ビットライン及び相補のビットラインを同じ電圧レベルに設定した後に、ビットライン及び相補のビットラインを電源電圧レベルにまでプリチャージすることで、プリチャージ時の電流を減らすことは当業者には周知の技術であった。
　
　してみれば、引用文献１及び引用文献２に接した当業者であれば、引用発明において、プリチャージ時のピーク電流を減少させるために、プリチャージ動作を２段階に分けて実行させ、「読出し動作完了後、すべてのディジット線及び相補ディジット線を電源電圧レベルに向かってプリチャージする段階」に先立つ第１段階のプリチャージとして、引用文献２の記載事項から導き出せる事項の如く、「選択」されなかった「ディジット線及び相補ディジット線」を短絡接続して当該「選択」されなかった「ディジット線及び相補ディジット線」の両レベルを等しくさせるというイコライズを実行するという、当該「選択」されなかった「ディジット線及び相補ディジット線」をプリチャージする段階を備えさせて、引用発明における「読出し動作」の一つである「読出しバス線及び相補読出しバス線を介してセンスアンプに供給して前記センスアンプに増幅動作を行わせる」という動作の間に、前記「選択」されなかった「ディジット線及び相補ディジット線」の両レベルを等しくさせるというイコライズを実行させることは、当業者が容易に想到し得たものと認められる。
　
　よって、相違点は格別のものでない。
　
５−４．審判請求人の主張
　審判請求人は、「請求の理由」として、「（ｃ）本願発明と引用発明との対比」の項において、
ア．「引用文献１」は、「選択されたメモリセルによって、ディジット線及び読み出しバス線の線間電圧がセンスアンプを動作させるのに十分な値になったとき、直ちにデコーダ制御信号が停止されるので、ディジット線及び読み出しバス線からのメモリセルへの電流も停止される」という構成及び作用効果を奏する技術思想が記載されている文献」であること、
イ．「引用文献２に「非選択されたビット線対を、ＰＭＯＳトランジスタを用いてイコライズすること」が記載されているとしても、引用文献１に開示される上述の技術思想とは相容れるものではなく、引用文献２に記載される技術思想を引用文献１に適用することは阻害要因がある」、
と主張している。
　
　イの主張は、アの主張を前提とする主張であると認められる。
　そして、平成２１年９月４日付けの拒絶理由通知で「引用文献１の第５図に記載された「メモリ回路」には、本願請求項１に係る発明の「選択されたビットライン及び相補ビットラインに伝えられるメモリセルデータを感知増幅してその電圧差を大きくする段階と、前記選択されたビットライン及び相補ビットラインと前記非選択されたビットライン及び相補ビットラインとをプリチャージさせる段階」に相当するものが備えられている。」と指摘しているように、原査定は、引用文献１に記載された「従来の技術」を、引用文献１から引用した発明とするものであり、本審決においても、「３−１．引用文献１の記載事項」及び「３−２．引用発明」の項に記載するとおり、引用発明を、引用文献１の「従来の技術」の項における記載事項に基づいて認定している。
　したがって、「選択されたメモリセルによって、ディジット線及び読み出しバス線の線間電圧がセンスアンプを動作させるのに十分な値になったとき、直ちにデコーダ制御信号が停止されるので、ディジット線及び読み出しバス線からのメモリセルへの電流も停止される」という構成及び作用効果を奏する技術思想が、引用文献１に記載されているとしても、当該技術思想を原査定は引用しておらず、アの主張は当を得ていない。
　したがって、イの主張も当を得ていない。
　よって、審判請求人の主張は、いずれも、採用することができない。
　
５−５．小括
　以上のとおりであるから、相違点は格別のものではなく、そして、本願発明の効果も、引用発明、引用文献２に記載された技術及び周知の技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明、引用文献２に記載された技術及び周知の技術に基づいて当業者が容易に想到し得たものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明、引用文献２に記載された技術及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。