【事件の表示】
　特願２００７−１６６９７９「メモリ装置」拒絶査定不服審判事件〔平成１９年　９月２７日出願公開、特開２００７−２５００１２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　平成１４年１月１１日（優先権主張平成１３年２月２８日）に出願した特願２００２−４１５０号の一部を平成１９年６月２５日に新たな特許出願としたものであって、
　平成２２年７月１２日付けで最初の拒絶理由通知（同年同月２０日発送）がなされ、
　同年１０月１９日付けで意見書が提出されるとともに、手続補正がなされ、
　同年１１月５日付けで拒絶査定（同年同月９日発送）がなされ、
　平成２３年３月４日付けで審判請求がなされるとともに、手続補正がなされたものである。
　なお、同年４月４日付けで審査官より特許法第１６４条第３項で規定する報告（前置報告）がなされ、
　同年７月２５日付けで当審より同法第１３４条第４項で規定する審尋（同年同月２６日発送）がなされたが、
　審尋に対する回答書は提出されなかった。
　
第２．本願発明の認定
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２３年３月４日付けの手続補正により補正された、本願の特許請求の範囲の請求項１に記載された次のものと認められる。
　
「複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む不揮発性メモリと、
　複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む揮発性メモリと、
　前記揮発性メモリと前記不揮発性メモリの間に設けられ、前記揮発性メモリおよび前記不揮発性メモリから転送されるデータをラッチするためのデータラッチと、
　前記不揮発性メモリ及び前記揮発性メモリの間のデータ転送を前記データラッチを介して行うコントローラとを有するメモリ装置。」
　
第３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
　
１．引用例１に記載されている技術的事項
　原審が拒絶理由通知において引用した特開平９−３０５４９７号公報（平成９年１１月２８日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１の１）
「【００３５】本実施形態の記録再生装置（以下、”ファイルシステム”と呼ぶ）の全体構成を図１に示す。
【００３６】このファイルシステム101は、フラッシュメモリグループ１０２（当審注：この箇所は参照番号の文字の大きさが不統一であるが、引用例１の原文のまま示している。），103、インタフェースＬＳＩ104、マイコン105、データバッファ106を備えている。…（後略）…」
　
（１の２）
「【００３９】このフラッシュメモリグループ102,103内に設定されている各セクタに格納されるデータ（セクタデータ）の構成を図２に示した。各セクタは、情報データを記憶する領域802と、管理情報を記憶する領域803とが設けられている。後述するとおり、本実施形態ではこの管理情報を記憶する領域803に当該セクタを消去した回数を格納するようになっている。」
　
（１の３）
「【００４０】インタフェースLSI104は、ファイルシステム101における、システムバス107とのインタフェース制御を行うLSIである。このインタフェースLSI104は、内部にＥＣＣ（当審注：この箇所の「ＥＣＣ」は冗長であると考えられるが、引用例１の原文のまま示している。）ECC生成回路1041及びECC検出回路1042等を備えており、データ入出力のみならずＥＣＣの付加、エラー検出等に関する処理を司っている。…（後略）…」
　
（１の４）
「【００４１】マイコン105は、ファイルシステム101のコントローラの役割を担うものである。このマイコン105は、内部に備える中央処理装置(CPU1051)によって、ホストから送られて来た命令を解釈し、解釈結果に応じてフラッシュメモリグループ102,103へのデータの書き込み、フラッシュメモリ102，103からのデータの読み出し、及びデータバッファ106への読み書きを制御している。…（後略）…」
　
（１の５）
「【００４２】データバッファ106は、フラッシュメモリグループ102，103のデータをECC生成回路1041及びECC検出回路1042に流す際（あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102，103にデータを書き込む際）に、データのバッファの役目を担う補助メモリである。」
　
（１の６）
「【００５５】フラッシュメモリ制御部304は、フラッシュメモリグループ102，103へ送られる命令、またフラッシュメモリグループ102，103との間で取り交わされるデータの制御を行うユニットである。…（後略）…」
　
（１の７）
「【００５８】マイコンインタフェース部302はマイコン105との間で取り交わされる命令及びデータの制御を行うユニットである。」
　
（１の８）
「【００５９】データバッファ制御部303は、データバッファ106へ送られる命令、及びデータバッファ106との間で取り交わされるデータの制御を行うユニットである。」
　
（１の９）
「【００６７】インタフェースLSI104のフラッシュメモリ制御部304は、フラッシュメモリグループ102,103からセクタデータの読み出しを開始する（ステップ601）。」
　
（１の１０）
　引用例１の【図１】には、ファイルシステム１０１の構成が記載されている。特に、ファイルシステム１０１に、フラッシュメモリグループ１０２、フラッシュメモリグループ１０３、インタフェースＬＳＩ１０４、マイコン１０５、データバッファが備えられ、これらの構成要素がローカルアドレスバスとローカルデータバスに接続されることが記載されている。なお、上記した（１の１）、（１の４）、（１の５）、（１の８）のいずれにも「データバッファ106」と記載されていることから明らかなように、引用例１の【図１】のデータバッファに付された番号である「１０４」は明らかな誤記であり、正しくは「１０６」である。
　
（１の１１）
　引用例１の【図３】には、引用例１の【図１】におけるインタフェースＬＳＩ１０４の内部構成が記載されている。特に、インタフェースＬＳＩ１０４の構成要素として、マイコンインタフェース部３０２、データバッファ制御部３０３、フラッシュメモリ制御部３０４が備えられていることが記載されている。
　　
２．引用発明の認定
　上記（１の１）に「ファイルシステム101は、フラッシュメモリグループ１０２（当審注：この箇所は参照番号の文字の大きさが不統一であるが、引用例１の原文のまま示している。），103、インタフェースＬＳＩ104、マイコン105、データバッファ106を備えている。」と記載されていることから明らかなように、引用例１には、フラッシュメモリグループ１０２とフラッシュメモリグループ１０３とデータバッファ１０６とマイコン１０５とインタフェースＬＳＩ１０４とを有するファイルシステム１０１が記載されている。
　
　上記（１の２）に「フラッシュメモリグループ102,103内に設定されている各セクタに格納されるデータ（セクタデータ）の構成を図２に示した。各セクタは、情報データを記憶する領域802と、管理情報を記憶する領域803とが設けられている。」と記載されていることから明らかなように、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３は、情報データを記憶するための領域８０２と管理情報を記憶するための領域８０３を含むものである。
　そして、上記（１の１０）にて示したように、引用例１の【図１】において、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３にはローカルアドレスバスが接続されているのであるから、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３にはアドレスにより指し示される複数のアドレス位置があることは自明である。よって、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３は、複数の情報データを記憶するための領域８０２と複数の管理情報を記憶するための領域８０３を含むものである。
　さらに、上記（１の５）に「データバッファ106は、フラッシュメモリグループ102，103のデータをECC生成回路1041及びECC検出回路1042に流す際（あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102，103にデータを書き込む際）に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３は、ＥＣＣを記憶するための領域を含むものである。
　以上を総合すると、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３は、複数の情報データを記憶するための領域８０２と複数の管理情報を記憶するための領域８０３と複数のＥＣＣを記憶するための領域を含むものと認められる。
　
　上記（１の５）に「データバッファ106は、フラッシュメモリグループ102，103のデータをECC生成回路1041及びECC検出回路1042に流す際（あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102，103にデータを書き込む際）に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、データバッファ１０６は、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３に格納されるデータを、ＥＣＣを含めてバッファリングする役割を有するものである。既に示したように、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３は、情報データを記憶するための領域８０２と管理情報を記憶するための領域８０３とＥＣＣを記憶するための領域を含むものと認められるものであるから、ＥＣＣを含めてバッファリングする役割を有するデータバッファ１０６は、情報データを記憶するための領域と管理情報を記憶するための領域とＥＣＣを記憶するための領域を含むものである。
　そして、上記（１の１０）にて示したように、引用例１の【図１】において、バッファメモリ１０６にはローカルアドレスバスが接続されているのであるから、バッファメモリ１０６にはアドレスにより指し示される複数のアドレス位置があることは自明である。
　結局のところ、バッファメモリ１０６は、複数の情報データを記憶するための領域と複数の管理情報を記憶するための領域と複数のＥＣＣを記憶するための領域を含むものと認められる。
　
　上記（１の４）に「マイコン105は、ファイルシステム101のコントローラの役割を担うものである。このマイコン105は、内部に備える中央処理装置(CPU1051)によって、ホストから送られて来た命令を解釈し、解釈結果に応じてフラッシュメモリグループ102,103へのデータの書き込み、フラッシュメモリ102，103からのデータの読み出し、及びデータバッファ106への読み書きを制御している。」と記載されていることから明らかなように、マイコン１０５は、フラッシュメモリグループ１０２、フラッシュメモリグループ１０３、データバッファ１０６に対する読み出しと書き込みの制御を行うものである。
　また、上記（１の１１）にて示したように、引用例１の【図３】において、インタフェースＬＳＩ１０４の構成要素として、マイコンインタフェース部３０２が備えられていることが記載されており、かつ、上記（１の７）に「マイコンインタフェース部302はマイコン105との間で取り交わされる命令及びデータの制御を行うユニットである。」と記載されていることから明らかなように、マイコン１０５からの制御を受けて、インタフェースＬＳＩ１０４は動作するものである。
　さらに、上記（１の１１）にて示したように、引用例１の【図３】において、インタフェースＬＳＩ１０４の構成要素として、データバッファ制御部３０３及びフラッシュメモリ制御部３０４が備えられていることが記載されており、かつ、上記（１の３）に「インタフェースLSI104は、…（中略）…データ入出力のみならず…（中略）…に関する処理を司っている。」と記載され、上記（１の６）に「フラッシュメモリ制御部304は、フラッシュメモリグループ102，103へ送られる命令、またフラッシュメモリグループ102，103との間で取り交わされるデータの制御を行うユニットである。」と記載され、上記（１の８）に「データバッファ制御部303は、データバッファ106へ送られる命令、及びデータバッファ106との間で取り交わされるデータの制御を行うユニットである。」と記載され、上記（１の９）に「インタフェースLSI104のフラッシュメモリ制御部304は、フラッシュメモリグループ102,103からセクタデータの読み出しを開始する」と記載されていることから明らかなように、インタフェースＬＳＩ１０４は、フラッシュメモリグループ１０２とフラッシュメモリグループ１０３とデータバッファ１０６に対するデータ転送を行うための構成を有するものである。
　以上を総合すると、マイコン１０５及びインタフェースＬＳＩ１０４は協働して、フラッシュメモリグループ１０２とフラッシュメモリグループ１０３とデータバッファ１０６に対する読み出しと書き込みのデータ転送を行うものである。
　そして、上記（１の５）に「データバッファ106は、フラッシュメモリグループ102，103のデータをECC生成回路1041及びECC検出回路1042に流す際（あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102，103にデータを書き込む際）に、データのバッファの役目を担う補助メモリである。」と記載されているゆえ、データバッファ１０６にバッファリングされるＥＣＣを含めたデータは、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３と、データバッファ１０６の間で、データ転送されるものであるから、結局のところ、引用例１においては、マイコン１０５及びインタフェースＬＳＩ１０４は協働して、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３と、データバッファ１０６の間のデータ転送を行うものであると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　複数の情報データを記憶するための領域８０２と複数の管理情報を記憶するための領域８０３と複数のＥＣＣを記憶するための領域を含むフラッシュメモリグループ１０２及びフラッシュメモリグループ１０３と、
　複数の情報データを記憶するための領域と複数の管理情報を記憶するための領域と複数のＥＣＣを記憶するための領域を含むデータバッファ１０６と、
　フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３と、データバッファ１０６の間のデータ転送を、協働して行うマイコン１０５及びインタフェースＬＳＩ１０４
とを有するファイルシステム１０１。
　
３．周知例１に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開平６−１９５２５８号公報（平成６年７月１５日出願公開。以下、「周知例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知１の１）
「【０００５】また、上記構成において、前記揮発性ＲＡＭアクセス制御手段が、前記揮発性ＲＡＭ部に対するライトアクセス時にはエラーチェッキング・コレクティング情報であるＥＣＣ情報の付加を行ない、リードアクセス時にはこのＥＣＣ情報によるエラー検出及び訂正を行ない、…（中略）…前記不揮発性ＲＡＭアクセス制御手段が、前記不揮発性ＲＡＭ部に対するライトアクセス時にはエラーチェッキング・コレクティング情報であるＥＣＣ情報の付加を行い、リードアクセス時にはこのＥＣＣ情報によるエラー検出及び訂正を行なう構成とするこができる。」
　
（周知１の２）
「【０００７】図１は本発明の一実施例のブロック構成図であり、（ａ）は半導体装置全体の、（ｂ）は中央制御部１の構成を示す。揮発性ＲＡＭ（ランダム・アクセス・メモリ）部２は高速アクセス可能な半導体メモリであり、不揮発性ＲＡＭ部３は電気的に書き換え可能でかつ記憶保持のため電源供給を必要としない半導体メモリである。外部装置から記憶すべき情報を格納する場合に、中央制御部１の中の外部インタフェース部４を介して該装置に記憶すべき情報と書き込み指示を伝達し、中央制御部１はこの情報を揮発性ＲＡＭアクセス制御部６に引き渡し、揮発性ＲＡＭアクセス制御部６はこの情報にエラーチェッキング＆コレクティング（ＥＣＣ）情報の付加を行ない、これらの情報を揮発性ＲＡＭ部２へ書き込む。外部装置から記憶情報を読み出す場合に、中央制御部１の中の外部インタフェース部４を介して該装置に読みだし指示を伝達し、中央制御部１はこの指示情報を揮発性ＲＡＭアクセス制御部６に引き渡し、揮発性ＲＡＭアクセス制御部６はこの指示情報に基づき該当情報を揮発性ＲＡＭ部２から読みだし、エラーチェッキング＆コレクティング（ＥＣＣ）情報によるエラー検出及び訂正を行ない、指示された情報を外部インタフェース部４へ渡し、外部インタフェース部４から外部装置に情報伝達を行なう。また、これらの外部から揮発性ＲＡＭアクス（当審注：この「アクス」は誤記であり、正しくは「アクセス」である。）時の外部アクセス情報経路９を図２（ａ）に示す。」
　
（周知１の３）
「【０００８】図２（ｂ）は、不揮発性ＲＡＭ部３に格納されている情報を揮発性ＲＡＭ部２にコピーする復旧処理情報経路１０を示し、該装置において復旧処理を行なう場合は、復旧指示により退避／復旧制御部５がメモリ相互アクセス制御部７に対し、不揮発性ＲＡＭ部３に格納されている情報を揮発性ＲＡＭ部２にコピーする復旧処理を指示し、メモリ相互アクセス制御部７は不揮発性ＲＡＭアクセス制御部８に読み出し要求を行ない、不揮発性ＲＡＭ部３に格納されている情報を受け取り、この情報を揮発性ＲＡＭアクセス制御部６に書き込み要求を行ない、揮発性ＲＡＭ部２に書き込み処理させることで復旧処理を行なう。」
　
（周知１の４）
「【０００９】図２（ｃ）は、揮発性ＲＡＭ部２に格納されている情報を不揮発性ＲＡＭＡ（当審注：「ＲＡＭＡ」は誤記であり、正しくは「ＲＡＭ」である。）部３にコピーする退避処理情報経路１１を示し、該装置において退避処理を行なう場合は、退避指示により退避／復旧制御部５がメモリ相互アクセス制御部７に対し、揮発性ＲＡＭ部２に格納されている情報を不揮発性ＲＡＭ部３にコピーする退避処理を指示し、メモリ相互アクセス制御部７は揮発性ＲＡＭアクセス制御部６に読み出し要求を行ない、揮発性ＲＡＭ部２に格納されている情報を受け取り、この情報を不揮発性ＲＡＭアクセス制御部８に書き込み要求を行ない、不揮発性ＲＡＭ部３に書き込み処理させることで退避処理を行なう。」
　
４．メモリ装置に不揮発性メモリと揮発性メモリとを有する周知技術の認定
　周知例１においては、上記（周知１の２）に「揮発性ＲＡＭ（ランダム・アクセス・メモリ）部２は高速アクセス可能な半導体メモリであり、不揮発性ＲＡＭ部３は電気的に書き換え可能でかつ記憶保持のため電源供給を必要としない半導体メモリである。」、「この情報にエラーチェッキング＆コレクティング（ＥＣＣ）情報の付加を行ない、これらの情報を揮発性ＲＡＭ部２へ書き込む。」、「該当情報を揮発性ＲＡＭ部２から読みだし、エラーチェッキング＆コレクティング（ＥＣＣ）情報によるエラー検出及び訂正を行ない、…（中略）…外部装置に情報伝達を行なう。」と記載され、上記（周知１の３）に「図２（ｂ）は、不揮発性ＲＡＭ部３に格納されている情報を揮発性ＲＡＭ部２にコピーする復旧処理情報経路１０を示し、該装置において復旧処理を行なう場合は、復旧指示により退避／復旧制御部５がメモリ相互アクセス制御部７に対し、不揮発性ＲＡＭ部３に格納されている情報を揮発性ＲＡＭ部２にコピーする復旧処理を指示し、メモリ相互アクセス制御部７は不揮発性ＲＡＭアクセス制御部８に読み出し要求を行ない、不揮発性ＲＡＭ部３に格納されている情報を受け取り、この情報を揮発性ＲＡＭアクセス制御部６に書き込み要求を行ない、揮発性ＲＡＭ部２に書き込み処理させることで復旧処理を行なう。」と記載され、上記（周知１の４）に「図２（ｃ）は、揮発性ＲＡＭ部２に格納されている情報を不揮発性ＲＡＭＡ（当審注：「ＲＡＭＡ」は誤記であり、正しくは「ＲＡＭ」である。）部３にコピーする退避処理情報経路１１を示し、該装置において退避処理を行なう場合は、退避指示により退避／復旧制御部５がメモリ相互アクセス制御部７に対し、揮発性ＲＡＭ部２に格納されている情報を不揮発性ＲＡＭ部３にコピーする退避処理を指示し、メモリ相互アクセス制御部７は揮発性ＲＡＭアクセス制御部６に読み出し要求を行ない、揮発性ＲＡＭ部２に格納されている情報を受け取り、この情報を不揮発性ＲＡＭアクセス制御部８に書き込み要求を行ない、不揮発性ＲＡＭ部３に書き込み処理させることで退避処理を行なう。」と記載されている。
　この周知例１に例示されるような、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体は、当業者には周知である（以下、この周知技術を「周知技術１」という。）。
　
５．周知例２に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開平６−３１４２５０号公報（平成６年１１月８日出願公開。以下、「周知例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知２の１）
「【０００２】
【従来の技術】図８，図９を用いて従来のＤＭＡＣによるメモリからメモリへのデータ転送について説明する。
【０００３】図８において、801はＤＭＡＣ(ダイレクト メモリ アクセス コントローラ)、802はＤＭＡＣ801に基本クロックを供給する発振器、803は第１のメモリ(以下、メモリ(0)と略す)、804は第２のメモリ(以下、メモリ(1)と略す)、805は、ＤＭＡＣ801によりメモリ(0)803からメモリ(1)804へのデータ転送の際、一旦、メモリ(0)803から読み出されるリードデータを、ＤＭＡＣ801内に取り込むための入力バッファ、806は入力バッファ805から出力されるデータを一時記憶するための一時記憶部(以下、レジスタと略す)、807はレジスタ806に記憶されたメモリ(0)803からのリードデータをＤＭＡＣ801によりメモリ(1)804に書き込むための出力バッファ、808はデータバス、809はアドレスバス、810はメモリ(0)803−レジスタ806間のデータ転送が有効であることを示すアクノリッジ信号が出力されるアクノリッジ０信号線、811はレジスタ806−メモリ(1)804間のデータ転送が有効であることを示すアクノリッジ信号が出力されるアクノリッジ１信号線、812はＤＭＡＣ801からメモリ(0)803，メモリ(1)804への読み書きを可能にするためのリードライト信号線、813は発振器802からＤＭＡＣ801へ基本クロックを供給するためのクロック信号線である。
【０００４】次に、図９において813aはクロック信号線813に出力されるＤＭＡＣ801用基本クロック信号(以下、クロック信号と略す)、810aはアクノリッジ０信号線810に出力されるアクノリッジ０信号(アクティブ ロー)、811aはアクノリッジ１信号線811に出力されるアクノリッジ１信号(アクティブ ロー)、812aはリードライト信号線812に出力されるリードライト信号(リード時；アクティブ ハイ、ライト時；アクティブ ロー)、809aはアドレスバス809にＤＭＡＣ801から出力されるアドレスバス信号、808aはＤＭＡＣ801からメモリ(0)803へのリードサイクル時、データバス808に出力されるリードデータバス信号、808bはＤＭＡＣ801からメモリ(1)804へのライトサイクル時、データバス808に出力されるライトデータバス信号、816aはＤＭＡＣ801によるメモリリード期間、817aはＤＭＡＣ801によるメモリライト期間を示す。」
　
（周知２の２）
「【０００５】以下、図８，図９を基に従来のメモリからメモリへのＤＭＡ転送の動作をＤＭＡＣ801によるメモリ(0)803からメモリ(1)804への１ワードデータ転送処理を例として説明する。
【０００６】まず、第１にメモリリード期間816aにおいて、ＤＭＡＣ801はメモリ(0)803からデータを読み出すため、メモリリード期間816aのクロック信号813aの立ち下がりでメモリ(0)803の任意のリードアドレス番地Ａをアドレスバス809に出力する。
【０００７】次に、ＤＭＡＣ801はクロック信号813aの立ち上がりでアクノリッジ０信号810a(アクティブ ロー)をアクティブにして、クロック信号813aの立ち下がりでリードライト信号812a(リード時；アクティブ ハイ)をハイレベルに確定し、メモリ(0)803のメモリリード動作を開始する。
【０００８】次に、リードライト信号812a(リード時；アクティブ ハイ)がアクティブになってからメモリ(0)803で予め規定されている最大アクセスタイム時間以内に、データバス808上にリードデータバス信号808a(データ値Ｃ)が確定する。
【０００９】次に、入力バッファ805はＤＭＡＣ801からのアクノリッジ０信号810a(アクティブ ロー)を取り込み、アクノリッジ０信号810aがローレベルの期間中、入力バッファ805の入力，出力をスルーにしてリードデータバス信号808a(データ値Ｃ)をレジスタ806に転送する。
【００１０】次にレジスタ806では、リードデータバス信号808a(データ値Ｃ)をクロック信号813aの立ち上がりでラッチし、ＤＭＡＣ801は出力していたリードライト信号812aをクロック信号813aの立ち下がりでディセーブル(不確定値；ハイレベルの保証なし)に、アクノリッジ０信号810a(アクティブ ロー)をクロック信号813aの立ち上がりでディセーブルにして、メモリリード期間816aを終了させる。
【００１１】第２にメモリライト期間817aにおいて、ＤＭＡＣ801はメモリ(1)804へレジスタ806で一時記憶されたライトデータバス信号808b(データ値Ｃ)を書き込むため、メモリライト期間817aのクロック信号813aの立ち下がりでメモリ(1)804の任意のライトアドレス番地Ｂをアドレスバス809に出力する。
【００１２】次に、ＤＭＡＣ801はクロック信号813aの立ち上がりでアクノリッジ１信号811a(アクティブ ロー)をアクティブにし、クロック信号813aの立ち下がりでリードライト信号812a(ライト時；アクティブ ロー)をローレベルにして、メモリ(1)804へのライト動作を開始する。また出力バッファ807はＤＭＡＣ801からのアクノリッジ１信号811a(アクティブ ロー)を取り込み、アクノリッジ１信号811aがローレベルの期間中、出力バッファ807の入力，出力をスルーにしてメモリリード期間816aでレジスタ806に一時記憶された前記リードデータバス信号808a(データ値Ｃ)をライトデータバス信号808b(データ値Ｃ)として、データバス808上に出力する。
【００１３】最後にライトデータバス信号808b(データ値Ｃ)はメモリ(1)804にアドレスバス信号809a(アドレス値Ｂ)で、アクノリッジ１信号811aがローレベル期間中、およびリードライト信号812aの立ち上がりエッジでメモリ(1)804に書き込まれ、メモリ(0)803とメモリ(1)804間の１ワードＤＭＡ転送が完了する。」
　　
６．周知例３に記載されている技術的事項
　本願の優先日前に頒布された刊行物である特開平１０−１１３８８号公報（平成１０年１月１６日出願公開。以下、「周知例３」という。）には、図面とともに以下の技術的事項が記載されている。
　
（周知３の１）
「【００１９】図１は、本実施の形態における回路の要部構成を示すブロック図で、１１は制御部本体を構成するＣＰＵ（中央処理装置）、１２はこのＣＰＵ１１が各部を制御するためのプログラムデータやキャラクタジェネレータ（ＣＧ）データを格納したＲＯＭ（リード・オンリ・メモリ）、１３はＣＰＵ１１が行うイメージ展開処理等のデータ処理のために使用されるイメージバッファ等のメモリを設けたＲＡＭ（ランダム・アクセス・メモリ）、１４はＤＭＡ制御回路である。上記ＣＰＵ１１とＲＯＭ１２、ＲＡＭ１３、ＤＭＡ制御回路１４とはアドレスバス、データバス、制御バス等のバスライン１５により電気的に接続されている。また、ＣＰＵ１１とＤＭＡ制御回路１４とはバス使用権要求信号（ＨＲＥＧ）、バス使用権許可信号（ＨＡＣＫ）の制御線で接続されている。」
　
（周知３の２）
「【００２０】上記ＤＭＡ制御回路は、図２に示すように転送元アドレスコントローラ２１、転送先アドレスコントローラ２２、転送数カウンタ２３、ＤＭＡコントロールホールドタイミング発生回路２４、ラインバイトカウンタ回路２５、アドレスセレクタ２６から構成される。…（後略）…」
　
（周知３の３）
「【００３１】…（中略）…上記ＤＭＡコントロールホールドタイミング発生回路２４は、図４に示すように、ＤＭＡコントロールレジスタ６１、フラグセット回路６２、アンドゲート６３、シーケンスカウンタ６４、タイミングデコーダ６５、データラッチ６６から構成される。」
　
（周知３の４）
「【００３４】上記シーケンスカウンタ６４は、アンドゲート６３からイネーブル信号（ＥＮ）を供給すると、カウント動作を開始し、タイミングデコーダ６５を介してＲＡＭ１３等に対する読取り信号（Ｒ）、書込み信号（Ｗ）やＤＡＣＫ、ＳＥＬ＿Ｓ／Ｄ等の内部信号を発生し、バスライン１５へ供給する。
【００３５】このようなＲＡＭ１３等に対する読取り信号（Ｒ）、書込み信号（Ｗ）が発生すると、データラッチ６６に転送元のアドレスがラッチされる。このアドレスもアドレスデータとしてバスライン１５へ供給される。」
　
（周知３の５）
「【００３７】このような構成の本発明の実施の形態においては、例えば、図９に示すような転送元のＲＯＭ１２に記憶されている文字「Ａ」のＣＧデータを、図１０に示すようなＲＡＭ１０のアドレス空間の一部へ転送する場合、以下のようなＤＭＡ転送処理を行う。…（後略）…」
　
（周知３の６）
「【００４２】次に、ＤＭＡコントロールレジスタ６１にスタート命令を書き込むことにより、フラグ設定回路６２にイネーブルフラグがセットされ、バス使用権要求信号（ＨＲＥＱ）をＣＰＵ１１に対して出力する。これに対して、ＣＰＵ１１がバス使用権許可信号（ＨＡＣＫ）を返してくると、シーケンスカウンタ６４が動作を始め、ＲＡＭ１３に対する読取り信号（Ｒ），（当審注：この箇所で句読点の表記が統一されていないが、周知例３の原文のまま示している。）書込み信号（Ｗ）、ＤＡＣＫ、ＳＥＬ＿Ｓ／Ｄの内部信号を発生する。
【００４３】すると、転送元であるＲＯＭ１２から最初のアドレス「０」のデータが読取られ、データラッチ６６に一時的に記憶される。そして、加算器３３により次の転送元アドレスへの更新が行われる。すなわち、この場合は、転送元アドレスコントローラ２１のセレクタ３５へ供給されるセレクト信号（ＲＣ）により「１」が選択されるため、転送元レジスタ３１は加算器３３により＋１されたアドレスが転送元レジスタ３１へ供給される。
【００４４】次に、ＣＰＵ１１によりＳＥＬ＿Ｓ／Ｄ信号が変化し、アドレスセレクタ２６の出力は転送元レジスタ３１の出力から転送先レジスタ４１の出力に変わる。最初の転送先はＲＡＭ１３の５００番地であり、ここに図４に示すデータラッチ６６に蓄積されたデータを書込む。このとき、加算器４３により次の転送先アドレスへの更新が行われる。すなわち、この場合は、転送先アドレスコントローラ２２のセレクタ４５へ供給されるセレクト信号（ＲＣ）により「１」が選択されるため、転送先レジスタ４１は加算器４３により＋１されたアドレスが転送先レジスタ４１へ供給される。
【００４５】このような連続するアドレスのＤＭＡ転送処理をラインバイトカウンタ２５のカウンタ５２が「０」になるまで行う。これにより、３バイトのデータが転送される。すなわち、ＲＯＭ１２のアドレス０番地、１番地、２番地から読出され、ＲＡＭ１３の５００番地、５０１番地、５０２番地にそれぞれ書込まれる。」
　
７．メモリ間データ転送をデータラッチを介して行う周知技術の認定
　周知例２においては、上記（周知２の１）に「図８において、801はＤＭＡＣ(ダイレクト メモリ アクセス コントローラ)、…（中略）…803は第１のメモリ(以下、メモリ(0)と略す)、804は第２のメモリ(以下、メモリ(1)と略す)、805は、ＤＭＡＣ801によりメモリ(0)803からメモリ(1)804へのデータ転送の際、一旦、メモリ(0)803から読み出されるリードデータを、ＤＭＡＣ801内に取り込むための入力バッファ、806は入力バッファ805から出力されるデータを一時記憶するための一時記憶部(以下、レジスタと略す)、807はレジスタ806に記憶されたメモリ(0)803からのリードデータをＤＭＡＣ801によりメモリ(1)804に書き込むための出力バッファ、…（中略）…である。」と記載され、上記（周知２の２）に「図８，図９を基に従来のメモリからメモリへのＤＭＡ転送の動作をＤＭＡＣ801によるメモリ(0)803からメモリ(1)804への１ワードデータ転送処理を例として説明する。…（中略）…メモリ(0)803のメモリリード動作を開始する。…（中略）…メモリ(0)803で予め規定されている最大アクセスタイム時間以内に、データバス808上にリードデータバス信号808a(データ値Ｃ)が確定する。…（中略）…入力バッファ805の入力，出力をスルーにしてリードデータバス信号808a(データ値Ｃ)をレジスタ806に転送する。…（中略）…次にレジスタ806では、リードデータバス信号808a(データ値Ｃ)をクロック信号813aの立ち上がりでラッチし、…（中略）…メモリ(1)804へのライト動作を開始する。…（中略）…出力バッファ807の入力，出力をスルーにしてメモリリード期間816aでレジスタ806に一時記憶された前記リードデータバス信号808a(データ値Ｃ)をライトデータバス信号808b(データ値Ｃ)として、データバス808上に出力する。…（中略）…最後にライトデータバス信号808b(データ値Ｃ)は…（中略）…メモリ(1)804に書き込まれ、メモリ(0)803とメモリ(1)804間の１ワードＤＭＡ転送が完了する。」と記載されている。
　周知例３においては、上記（周知３の１）に「図１は、本実施の形態における回路の要部構成を示すブロック図で、…（中略）…１２は…（中略）…ＲＯＭ（リード・オンリ・メモリ）、１３は…（中略）…ＲＡＭ（ランダム・アクセス・メモリ）、１４はＤＭＡ制御回路である。…（中略）…ＲＯＭ１２、ＲＡＭ１３、ＤＭＡ制御回路１４とはアドレスバス、データバス、制御バス等のバスライン１５により電気的に接続されている。」と記載され、上記（周知３の２）に「上記ＤＭＡ制御回路は、図２に示すように…（中略）…ＤＭＡコントロールホールドタイミング発生回路２４…（中略）…から構成される。」と記載され、上記（周知３の３）に「上記ＤＭＡコントロールホールドタイミング発生回路２４は、図４に示すように、…（中略）…データラッチ６６から構成される。」と記載され、上記（周知３の４）に「このようなＲＡＭ１３等に対する読取り信号（Ｒ）、書込み信号（Ｗ）が発生すると、データラッチ６６に転送元のアドレスがラッチされる。」と記載され、上記（周知３の５）に「転送元のＲＯＭ１２に記憶されている…（中略）…データを、…（中略）…ＲＡＭ１０のアドレス空間の一部へ転送する場合、以下のようなＤＭＡ転送処理を行う。」と記載され、上記（周知３の６）に「転送元であるＲＯＭ１２から最初のアドレス「０」のデータが読取られ、データラッチ６６に一時的に記憶される。」、「最初の転送先はＲＡＭ１３の５００番地であり、ここに図４に示すデータラッチ６６に蓄積されたデータを書込む。」、「このような連続するアドレスのＤＭＡ転送処理をラインバイトカウンタ２５のカウンタ５２が「０」になるまで行う。これにより、３バイトのデータが転送される。すなわち、ＲＯＭ１２のアドレス０番地、１番地、２番地から読出され、ＲＡＭ１３の５００番地、５０１番地、５０２番地にそれぞれ書込まれる。」と記載されている。
　この周知例２及び周知例３に例示されるような、２つのメモリの間でデータ転送を行うコントローラ（周知例２では「ＤＭＡＣ８０１」、周知例３では「ＤＭＡ制御回路１４」）において、２つのメモリの間に設けられ、メモリから転送されるデータをラッチするためのデータラッチ（周知例２では「レジスタ８０６」、周知例３では「データラッチ６６」）を介してデータ転送を行うこと自体は、当業者には周知である（以下、この周知技術を「周知技術２」という。）。
　　
第４．対比
　本願発明と引用発明とを比較する。
　
　引用発明における「情報データ」は本願発明における「実データ」に相当する。
　引用発明における「ＥＣＣ」と「管理情報」はいずれも、本願発明における「スペアデータ」に相当する。
　引用発明における「領域」は本願発明における「エリア」に相当する。
　引用発明における「フラッシュメモリグループ１０２」と「フラッシュメモリグループ１０３」はいずれも、本願発明における「不揮発性メモリ」に相当する。
　引用発明における「データバッファ１０６」と本願発明における「揮発性メモリ」は、メモリである点で一致する。
　引用発明における「マイコン１０５」と「インタフェースＬＳＩ１０４」を併せた構成と、本願発明における「コントローラ」は、不揮発性メモリ及びメモリの間のデータ転送を行うコントローラである点で一致する。
　引用発明における「ファイルシステム１０１」と本願発明における「メモリ装置」は、不揮発性メモリとメモリとコントローラとを有するメモリ装置である点で一致する。
　
　すると、本願発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む不揮発性メモリと、
　複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含むメモリと、
　前記不揮発性メモリ及び前記メモリの間のデータ転送を行うコントローラとを有するメモリ装置。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞
　不揮発性メモリとは別の、複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含むメモリについて、本願発明では「揮発性メモリ」であるのに対し、引用発明では「データバッファ１０６」であり、引用発明に対応する引用例１には「データバッファ１０６」が揮発性であるかどうかについては明記されていない点。　
　
＜相違点２＞
　前記不揮発性メモリ及び前記メモリの間のデータ転送を行うコントローラについて、本願発明では、「データラッチを介して」データ転送を行うものであり、その「データラッチ」は「前記揮発性メモリと前記不揮発性メモリの間に設けられ、前記揮発性メモリおよび前記不揮発性メモリから転送されるデータをラッチするため」のものであるのに対し、引用発明に対応する引用例１には、「マイコン１０５」及び「インタフェースＬＳＩ１０４」が協働して行うデータ転送においてデータラッチを用いるものであるかどうかについては明記されていない点。
　　
第５．判断
　上記した相違点について検討する。
　
５の１．相違点１について
　上記（１の５）に「データバッファ106は、フラッシュメモリグループ102，103のデータをECC生成回路1041及びECC検出回路1042に流す際（あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102，103にデータを書き込む際）に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、引用発明における「データバッファ１０６」は、不揮発性メモリである「フラッシュメモリグループ１０２」と「フラッシュメモリグループ１０３」に格納されるデータをバッファリングするためのものである。このようなバッファリングするためのメモリが揮発性メモリでもよいことは自明であり、また、バッファリングするためのメモリを通常は揮発性メモリにすることは技術常識である。そのため、引用例１には「データバッファ１０６」が揮発性メモリであるかどうかについては明記はされていないものの、引用例１に接した当業者にとっては、引用発明における「データバッファ１０６」としては通常は揮発性メモリが採用されていると解するのが自然である。なお、既に周知技術１として示したように、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体も、当業者には周知であり、この周知技術１を考慮すれば尚更、引用発明における「データバッファ１０６」として通常は揮発性メモリが採用されていると解するのが自然である。よって、引用例１には「データバッファ１０６」が揮発性メモリであることが記載されているに等しいと解するのが妥当である。よって、上記相違点１は実質的な相違点ではない。
　仮に、上記相違点１を実質的な相違点であるとしても、既に周知技術１として示したように、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体は、当業者には周知であり、引用発明に対応する引用例１における「データバッファ１０６」も不揮発性メモリに格納されるデータをバッファリングするためのものである点では周知技術１における揮発性メモリと同様であるから、引用発明に周知技術１を適用して、引用発明における「データバッファ１０６」を揮発性とすることに何ら困難性はない。
　よって、上記相違点１は格別のものではない。
　　
５の２．相違点２について
　既に周知技術２として示したように、２つのメモリの間でデータ転送を行うコントローラにおいて、２つのメモリの間に設けられ、メモリから転送されるデータをラッチするためのデータラッチを介してデータ転送を行うこと自体は、当業者には周知である。
　引用発明は２つのメモリ間でデータ転送を行うことに関するものである点では周知技術２と同様であるから、引用発明に周知技術２を適用して、引用発明におけるマイコン１０５及びインタフェースＬＳＩ１０４が協働して行う、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３と、データバッファ１０６の間のデータ転送を、データラッチを介して行うようにし、当該データラッチを、データバッファ１０６と、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３の間に設けられ、データバッファ１０６から転送されるデータと、フラッシュメモリグループ１０２及びフラッシュメモリグループ１０３から転送されるデータをラッチするためのものとすることに特段の困難性はない。
　よって、上記相違点２は格別のものではない。
　
５の３．小括
　上記、５の１．及び５の２．で示したように、上記相違点１及び２はいずれも格別のものではない。
　また、本願発明が有する効果は、引用発明、（周知例１に例示される）周知技術１、及び、（周知例２及び周知例３に例示される）周知技術２から当業者が予測できた範囲内のものである。
　よって、本願発明は、引用発明、（周知例１に例示される）周知技術１、及び、（周知例２及び周知例３に例示される）周知技術２に基いて、当業者が容易に発明をすることができたものである。
　
第６．むすび
　したがって、本願の請求項１に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。