【事件の表示】
　特願２００３−３４５６３３「半導体装置」拒絶査定不服審判事件〔平成１６年　９月３０日出願公開、特開２００４−２７４０２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年１０月３日（特許法第４１条に基づく優先権主張平成１５年２月２１日）の出願であって、平成２２年１０月８日に手続補正がなされ、同年１２月１３日付けで拒絶査定がなされ、それに対して、平成２３年３月９日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年１月３０日付けで審尋がなされたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年３月９日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年３月９日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし７を、補正後の特許請求の範囲の請求項１ないし６に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板と、
　前記メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域と、
　前記ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域と、
　前記第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域と、
　前記第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域と、
　前記第３の不純物領域の上面内に形成された第１のシリサイド膜と、
　前記第１のシリサイド膜に電気的に接続された記憶保持部と、
　前記第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜と、
　それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第１，２のゲート構造と、
　それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第３，４のゲート構造と
を備え、
　前記第１，２のシリサイド膜は、前記第１，２のゲート構造の間及び前記第３，４のゲート構造の間にそれぞれ設けられており、
　前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい、半導体装置。
　　【請求項２】
　前記第１のゲートアスペクト比は０．８よりも大きい、請求項１に記載の半導体装置。
　　【請求項３】
　前記ロジック形成領域における前記半導体基板の上面内に形成された第５の不純物領域と、
　前記第５の不純物領域の上面内に形成され、かつ前記第５の不純物領域とは異なる導電型の第６の不純物領域と、
　前記第６の不純物領域の上面内に形成され、かつ前記第２のシリサイド膜よりも薄い第３のシリサイド膜と
を更に備える、請求項１に記載の半導体装置。
　　【請求項４】
　各前記第３，４，６の不純物領域は、ＭＯＳトランジスタのソースまたはドレイン領域である、請求項３に記載の半導体装置。
　　【請求項５】
　それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第５，６のゲート構造を更に備え、
　前記第３のシリサイド膜は、前記第５，６のゲート構造の間に設けられており、
　前記第１のゲートアスペクト比、及び前記第５，６のゲート構造間の距離と、前記第５，６のゲート構造の高さとで規定される第３のゲートアスペクト比のそれぞれは、前記第２のゲートアスペクト比よりも大きい、請求項３及び請求項４のいずれか一つに記載の半導体装置。
　　【請求項６】
　各前記第１，３のゲートアスペクト比は０．８よりも大きい、請求項５に記載の半導体装置。
　　【請求項７】
　各前記第１乃至第６のゲート構造を覆って前記半導体基板上に形成された層間絶縁膜と、
　前記層間絶縁膜内にそれを貫通して設けられ、前記第３のシリサイド膜と接続された第１のコンタクトプラグと、
　前記層間絶縁膜上に設けられた絶縁層と、
　前記絶縁層内にそれを貫通して設けられ、前記第１のコンタクトプラグと接続された第２のコンタクトプラグと
を更に備え、
　前記記憶保持部は前記絶縁層内に設けられている、請求項５及び請求項６のいずれか一つに記載の半導体装置。」
　
（補正後）
「【請求項１】
　メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板と、
　前記メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域と、
　前記ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域と、
　前記第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域と、
　前記第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域と、
　前記第３の不純物領域の上面内に形成された第１のシリサイド膜と、
　前記第１のシリサイド膜に電気的に接続された記憶保持部と、
　前記第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜と、
　それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す第１，２のゲート構造と、
　それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す第３，４のゲート構造と
を備え、
　前記第１，２のシリサイド膜は、前記第１，２のゲート構造の間及び前記第３，４のゲート構造の間にそれぞれ設けられており、
　前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい、半導体装置。
　　【請求項２】
　前記第１のゲートアスペクト比は０．８よりも大きく、
　前記第２のゲートアスペクト比は０．８以下である、請求項１に記載の半導体装置。
　　【請求項３】
　前記ロジック形成領域における前記半導体基板の上面内に形成された第５の不純物領域と、
　前記第５の不純物領域の上面内に形成され、かつ前記第５の不純物領域とは異なる導電型の第６の不純物領域と、
　前記第６の不純物領域の上面内に形成され、かつ前記第２のシリサイド膜よりも薄い第５のシリサイド膜と、
　それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第５，６のゲート構造と
を更に備え、
　前記第５のシリサイド膜は、前記第５，６のゲート構造の間に設けられており、
　前記第１のゲートアスペクト比、及び前記第５，６のゲート構造間の距離と、前記第５，６のゲート構造の高さとで規定される第３のゲートアスペクト比のそれぞれは、前記第２のゲートアスペクト比よりも大きい、請求項１または２に記載の半導体装置。
　　【請求項４】
　各前記第３，４，６の不純物領域は、ＭＯＳトランジスタのソースまたはドレイン領域である、請求項３に記載の半導体装置。
　　【請求項５】
　各前記第１，３のゲートアスペクト比は０．８よりも大きく、
　前記第２のゲートアスペクト比は０．８以下である、請求項１から４のいずれか一つに記載の半導体装置。
　　【請求項６】
　各前記第１乃至第６のゲート構造を覆って前記半導体基板上に形成された層間絶縁膜と、
　前記層間絶縁膜内にそれを貫通して設けられ、前記第５のシリサイド膜と接続された第１のコンタクトプラグと、
　前記層間絶縁膜上に設けられた絶縁層と、
　前記絶縁層内にそれを貫通して設けられ、前記第１のコンタクトプラグと接続された第２のコンタクトプラグと
を更に備え、
　前記記憶保持部は前記絶縁層内に設けられている、請求項１から５のいずれか一つに記載の半導体装置。」
　
（２）補正事項の整理
　本件補正のうち、特許請求の範囲についての補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）補正前の請求項１の「それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第１，２のゲート構造と」及び「それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第３，４のゲート構造と」を、各々補正後の請求項１の「それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す第１，２のゲート構造と」及び「それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す第３，４のゲート構造と」と補正すること。
　
（補正事項ｂ）補正前の請求項２の「前記第１のゲートアスペクト比は０．８よりも大きい」を、補正後の請求項２の「前記第１のゲートアスペクト比は０．８よりも大きく、前記第２のゲートアスペクト比は０．８以下である」と補正すること。
　
（補正事項ｃ）補正前の請求項３の「前記ロジック形成領域における前記半導体基板の上面内に形成された第５の不純物領域と、前記第５の不純物領域の上面内に形成され、かつ前記第５の不純物領域とは異なる導電型の第６の不純物領域と、前記第６の不純物領域の上面内に形成され、かつ前記第２のシリサイド膜よりも薄い第３のシリサイド膜とを更に備える」を、補正後の請求項３の「前記ロジック形成領域における前記半導体基板の上面内に形成された第５の不純物領域と、前記第５の不純物領域の上面内に形成され、かつ前記第５の不純物領域とは異なる導電型の第６の不純物領域と、前記第６の不純物領域の上面内に形成され、かつ前記第２のシリサイド膜よりも薄い第５のシリサイド膜と、それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第５，６のゲート構造とを更に備え、前記第５のシリサイド膜は、前記第５，６のゲート構造の間に設けられており、前記第１のゲートアスペクト比、及び前記第５，６のゲート構造間の距離と、前記第５，６のゲート構造の高さとで規定される第３のゲートアスペクト比のそれぞれは、前記第２のゲートアスペクト比よりも大きい」と補正すること。
　
（補正事項ｄ）補正前の請求項５を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（補正事項ｅ）補正前の請求項６の「各前記第１，３のゲートアスペクト比は０．８よりも大きい」を、補正後の請求項５の「各前記第１，３のゲートアスペクト比は０．８よりも大きく、前記第２のゲートアスペクト比は０．８以下である」と補正すること。
　
（補正事項ｆ）補正前の請求項７の「前記層間絶縁膜内にそれを貫通して設けられ、前記第３のシリサイド膜と接続された第１のコンタクトプラグと、」を、補正後の請求項６の「前記層間絶縁膜内にそれを貫通して設けられ、前記第５のシリサイド膜と接続された第１のコンタクトプラグと、」と補正すること。
　
（補正事項ｇ）補正前の請求項７の引用関係である「請求項５及び請求項６のいずれか一つに記載の半導体装置」を、補正後の請求項６の引用関係である「請求項１から５のいずれか一つに記載の半導体装置」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて　
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「第１，２のゲート構造」及び「第３，４のゲート構造」について、各々「第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す」及び「第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００３６】ないし【００４０】段落並びに図５及び６の記載に基づく補正である。
　したがって、補正事項ａは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて　
　補正事項ｂは、補正前の請求項２が引用する補正前の請求項１に係る発明の発明特定事項である「第２のゲートアスペクト比」について、「第２のゲートアスペクト比は０．８以下である」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、当初明細書の【００２１】段落の記載に基づく補正である。
　したがって、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−３）補正事項ｃ及びｄについて　
　補正事項ｃ及びｄは、補正前の請求項３に係る発明の発明特定事項である「第２のシリサイド膜よりも薄い第３のシリサイド膜」の表記を「第２のシリサイド膜よりも薄い第５のシリサイド膜」と形式的に改めるとともに、補正前の請求項３を引用する補正前の請求項５の内容を、補正前の請求項３に盛り込むことにより、補正後の請求項３とするともに、補正前の請求項３を削除する補正である。
　したがって、補正事項ｃ及びｄは、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　
（３−４）補正事項ｅについて　
　補正事項ｅは、補正前の請求項６が実質的に引用する補正前の請求項１に係る発明の発明特定事項である「第２のゲートアスペクト比」について、「第２のゲートアスペクト比は０．８以下である」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、当初明細書の【００６０】段落の記載に基づく補正である。
　したがって、補正事項ｅは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−５）補正事項ｆについて　
　補正事項ｆは、補正前の請求項７に係る発明の発明特定事項である「第３のシリサイド膜」の表記を、補正後の請求項６に係る発明の発明特定事項である「第５のシリサイド膜」と形式的に改める補正である。
　
（３−６）補正事項ｇについて
　補正事項ｇは、補正前の請求項７が引用する請求項の範囲を拡大して、補正後の請求項６が引用する請求項とする、いわゆる「増項補正」であり、特許法第１７条の２第４項が掲げる各号のいずれにも該当しない。
　
（３−７）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第３号に規定する要件を満たす。
　しかしながら、本件補正のうちの補正事項ｇは、特許法第１７条の２第４項に規定する要件を満たしていないから、本件補正は、同法同条同項に規定する要件を満たしていない。
　
（４）独立特許要件について
（４−１）検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第４項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものであるとした場合には、上記（３−１）、（３−２）及び（３−４）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて、一応検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし６に係る発明は、平成２３年３月９日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物
（４−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１１年１月２２日に日本国内で頒布された刊行物である特開平１１−１７１２９号公報（以下「引用刊行物」という。）には、図１〜１７とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。（以下同様。）
　
「【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】なお、ロジック混載ＤＲＡＭにおけるロジック部はＣＭＯＳ（Complementary Metal Oxide Semiconductor ）構造とし、ロジック部とＤＲＡＭ部の周辺回路の半導体基板はほぼ同じ断面構造を有しているので、本実施の形態ではＤＲＡＭ部の周辺回路についての説明は省略する。また、本実施の形態では、同一層で構成されるＤＲＡＭ部メモリセルのビット線およびロジック部の第１層目のメタル配線を形成するまでの工程について図を用いて説明する。
【００１９】図において、Ｑｎはロジック部のｎチャネル型ＭＩＳＦＥＴ、Ｑｐはロジック部のｐチャネル型ＭＩＳＦＥＴである。
【００２０】（実施の形態１）
本発明の一実施の形態であるロジック混載ＤＲＡＭにおけるロジック部のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ、ならびにＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴの製造方法を図１〜図１７に示す半導体基板の要部断面図を用いて説明する。
【００２１】まず、
図１に示すように、ｐ
- 
型シリコン単結晶からなる半導体基板１の主面上に周知の方法でｐ型ウエル２、ｎ型ウエル３、フィールド絶縁膜４およびゲート絶縁膜５を順次形成する。
【００２２】次に、
半導体基板１上にリン（Ｐ）が導入された多結晶シリコン膜６および窒化シリコン膜７を順次堆積した後、半導体基板１上にフォトレジスト８を塗布し、次いで、パターン長が短く、低密度のラインパターンの解像に優れるエッジ強調タイプのマスクを用いて露光することによって、上記フォトレジスト８をパターニングする。ロジック部の面積が小さい場合は、電子線リソグラフィによって、上記フォトレジスト８をパターニングしてもよい。その後、パターニングされたフォトレジスト８をマスクにしてロジック部の窒化シリコン膜７をエッチングする。
【００２３】次に、
図２に示すように、フォトレジスト８を除去した後、窒化シリコン膜７をマスクにして多結晶シリコン膜６をエッチングし、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ
1n
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ
1p
を形成する。
【００２４】次に、
フォトレジスト（図示せず）および窒化シリコン膜７と多結晶シリコン膜６とからなる積層膜をマスクにして、ロジック部のｐ型ウエル２に低濃度のｎ型不純物、例えばＰをイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の一部を構成する低濃度のｎ
- 
型半導体領域９を、ゲート電極ＦＧ1nに対して自己整合で形成する。
【００２５】同様に、
ロジック部のｎ型ウエル３にｐ型不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一部を構成する低濃度のｐ
- 
型半導体領域１０を、ゲート電極ＦＧ1pに対して自己整合で形成する。
【００２６】次に、
図３に示すように、半導体基板１上に堆積された窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法などの異方性エッチングで加工することによって、ロジック部の上記ゲート電極ＦＧ
1n
，ＦＧ
1p
の側壁にサイドウォールスペーサ１１を形成する
ロジック部のｐ型ウエル２に高濃度のｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の他の一部を構成する高濃度のｎ
+ 
型半導体領域１２を形成する。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域はＬＤＤ（Lightly Doped Drain ）構造である。
【００２７】同様に、
ロジック部のｎ型ウエル３に高濃度のｐ型不純物、例えばＢＦ２をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他の一部を構成する高濃度のｐ
+
 型半導体領域１３を形成する。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域はＬＤＤ構造である。
【００２８】次に、
図４に示すように、半導体基板１上に金属膜（図示せず）、例えばチタン膜、コバルト膜等をスパッタリング法またはＣＶＤ（Chemical Vapor Deposition ）法によって堆積し、その後、半導体基板１に熱処理を施すことによって、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのｎ
+ 
型半導体領域１２の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ
+ 
型半導体領域１３の表面に、ソース領域、ドレイン領域の寄生抵抗低減のためのシリサイド層１４を形成する。
【００２９】次に、図５に示すように、半導体基板１上にフォトレジスト１６を塗布し、次いで、対向長が長いラインアンドスペースパターンの解像に優れるレベンソンタイプのマスクを用いて露光することによって、上記フォトレジスト１６をパターニングする。その後、パターニングされたフォトレジスト１６をマスクにしてＤＲＡＭ部メモリセルの窒化シリコン膜１５および窒化シリコン膜７を順次エッチングする。
【００３０】次に、
図６に示すように、フォトレジスト１６を除去した後、窒化シリコン膜１５および窒化シリコン膜７をマスクにして多結晶シリコン膜６をエッチングし、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ
2n
を形成する。
【００３１】次に、
フォトレジスト（図示せず）および窒化シリコン膜１５と窒化シリコン膜７と多結晶シリコン膜６とからなる積層膜をマスクにして、ＤＲＡＭ部メモリセルのｐ型ウエル２に低濃度のｎ型不純物、例えばＰをイオン注入し、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域を構成する低濃度のｎ
- 
型半導体領域１７を、ゲート電極ＦＧ
2n
に対して自己整合で形成する。
【００３２】次に、
図７に示すように、半導体基板１上に窒化シリコン膜１８堆積した後、図８に示すように、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 
Ｈ
5
)
4 
）ガスを原料に用いたプラズマＣＶＤ法によって、半導体基板１上にその表面が平坦化された酸化シリコン膜１９を形成する。
【００３３】次いで、
図９に示すように、パターニングされたフォトレジスト（図示せず）をマスクにして、まず、酸化シリコン膜１９をエッチングし、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ
- 
型半導体領域１７に達する第１のコンタクトホール２０の上部を形成した後、続いて窒化シリコン膜１８をエッチングし、上記第１のコンタクトホール２０の下部を形成する。
【００３４】この際、
メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ
2n
は、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われており、また、素子分離領域であるフィールド絶縁膜４の表面も窒化シリコン膜１８によって覆われているので、第１のコンタクトホール２０は、メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ
2n
および素子分離領域に対して自己整合で形成することができる。
【００３５】酸化シリコン膜１９は、例えば、狭電極ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2 ガス系を用いてエッチングされ、このエッチング法を用いると、エッチング選択比の違いから酸化シリコン膜１９のエッチングは窒化シリコン膜１８でほぼ停止する。また、窒化シリコン膜１８は、例えば、ダウンフロータイプの低ダメージアッシング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチング、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた異方性エッチングによってエッチングされる。
【００３６】次に、
図１０に示すように、半導体基板１上に金属膜（図示せず）、例えばチタン膜、コバルト膜等をスパッタリング法またはＣＶＤ法によって堆積し、その後、半導体基板１に熱処理を施すことによって、ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのｎ
- 
型半導体領域１７の露出した表面に、接触抵抗低減のためのシリサイド層２１を形成する。
ＤＲＡＭ部メモリセルに設けられた上記シリサイド層２１は、メモリセル選択用ＭＩＳＦＥＴのｎ
- 
型半導体領域１７の接合深さよりも厚く形成されることはなく、ロジック部に設けられたシリサイド層１４よりも薄く形成される。
【００３７】次に、図１１に示すように、半導体基板１上に多結晶シリコン膜またはスパッタタングステン膜とＣＶＤタングステン膜との積層膜、あるいはスパッタＴｉＮ膜とＣＶＤタングステン膜との積層膜などの導電膜（図示せず）を堆積した後、ＣＭＰ（Chemical Mechanical Polishing ；化学的機械研磨）法またはエッチバック法によって上記導電膜の表面を平坦化することにより、第１のコンタクトホール２０内に導電膜を埋め込み、埋め込み配線２２を形成する。
【００３８】次いで、図１２に示すように、半導体基板１上に酸化シリコン膜２３を堆積した後、図１３に示すように、ＤＲＡＭ部メモリセルのビット線を形成する領域の酸化シリコン膜２３を除去する。
【００３９】次に、図１４に示すように、パターニングされたフォトレジスト２４をマスクにして、まず、酸化シリコン膜２３および酸化シリコン膜１９を順次エッチングし、ロジック部のｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域１２の表面に形成されたシリサイド層１４およびｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域１３の表面に形成されたシリサイド層１４に達する第２のコンタクトホール２５の上部を形成する。続いて、図１５に示すように、窒化シリコン膜１８および窒化シリコン膜１５を順次エッチングし、上記第２のコンタクトホール２５の下部を形成する。
【００４０】この際、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pは、窒化シリコン膜１８、窒化シリコン膜１５、窒化シリコン膜７および窒化シリコン膜によって構成されるサイドウォールスペーサ１１によって覆われており、また、素子分離領域であるフィールド絶縁膜４の表面も窒化シリコン膜１８および窒化シリコン膜１５によって覆われているので、第２のコンタクトホール２５は、ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1n、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pおよび素子分離領域に対して自己整合で形成することができる。
【００４１】酸化シリコン膜２３および酸化シリコン膜１９は、例えば、狭電極ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯ2 ガス系を用いて順次エッチングされ、このエッチング法を用いると、エッチング選択比の違いから酸化シリコン膜１９のエッチングは窒化シリコン膜１８でほぼ停止する。また、窒化シリコン膜１８および窒化シリコン膜１５は、例えば、ダウンフロータイプの低ダメージアッシング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性エッチング、または狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた異方性エッチングによってエッチングされる。
【００４２】次に、図１６に示すように、半導体基板１上にスパッタリング法で窒化チタン膜（またはタングステン膜）２６を堆積し、次いでＣＶＤ法でタングステン膜２７を堆積した後、図１７に示すように、パターニングされたフォトレジスト（図示せず）をマスクにして上記タングステン膜２７および窒化チタン膜２６を順次エッチングすることにより、ＤＲＡＭ部メモリセルにタングステン膜２７および窒化チタン膜２６によって構成されるビット線ＢＬ、ならびにロジック部にタングステン膜２７および窒化チタン膜２６によって構成される第１層目のメタル配線Ｍ1 を形成する。
【００４３】その後、
ＤＲＡＭ部メモリセルに情報蓄積用容量素子を形成し、ＤＲＡＭ部メモリセルと周辺回路を接続するメタル配線、ロジック部のランダムな論理回路を接続するメタル配線等を形成し、最後にパッシベーション膜で半導体基板１を被覆することにより、本実施の形態１のロジック混載ＤＲＡＭが完成する。
　
（４−３−２）引用刊行物の図１ないし６及び段落【００２１】ないし【００２３】及び【００２８】ないし【００３０】の記載から、「ロジック部のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」と、「ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」は、「半導体基板１の主面上に」「形成」された「ゲート絶縁膜５」の上に形成されていることは明らかである。
　
（４−３−３）引用刊行物の図６からは、「ＤＲＡＭ部メモリセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」が、少なくとも２個並んで形成され、その間に、「メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域を構成する低濃度のｎ- 型半導体領域１７」が形成されていることが見てとれる。
　
（４−３−４）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されたロジック部とメモリセル選択用ＭＩＳＦＥＴが形成されたＤＲＡＭ部メモリセルからなるロジック混載ＤＲＡＭであって、
　半導体基板１の主面上にｐ型ウエル２、ｎ型ウエル３が形成され、
　前記ｐ型ウエル２に形成され、前記ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域を構成する低濃度のｎ- 型半導体領域９及び高濃度のｎ+ 型半導体領域１２と、
　前記ｎ型ウエル３に形成され、前記ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域を構成する低濃度のｐ- 型半導体領域１０及び高濃度のｐ+ 型半導体領域１３と、
　前記ｐ型ウエル２に形成され、前記メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域を構成する低濃度のｎ- 型半導体領域１７と、
　前記ｎチャネル型ＭＩＳＦＥＴＱｎの前記ｎ+ 型半導体領域１２の表面および前記ｐチャネル型ＭＩＳＦＥＴＱｐの前記ｐ+ 型半導体領域１３の表面に形成されたシリサイド層１４と、
　前記メモリセル選択用ＭＩＳＦＥＴの前記ｎ- 型半導体領域１７の露出した表面に、前記シリサイド層１４よりも薄く形成されたシリサイド層２１と、
　前記半導体基板１の主面上に形成されたゲート絶縁膜５と、
　前記ゲート絶縁膜５の上に形成された、前記ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび前記ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1pと、
　前記ゲート電極ＦＧ1n及び前記ゲート電極ＦＧ1pの側壁に形成されたサイドウォールスペーサ１１と、
　前記ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われた前記メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2nと、
　前記ＤＲＡＭ部メモリセルに形成された情報蓄積用容量素子と、
　から構成され、
　前記メモリセル選択用ＭＩＳＦＥＴの前記ゲート電極ＦＧ2nは、少なくとも２個並んで形成され、その間に、前記メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域を構成する前記低濃度のｎ- 型半導体領域１７が形成されているロジック混載ＤＲＡＭ。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されたロジック部」及び「メモリセル選択用ＭＩＳＦＥＴが形成されたＤＲＡＭ部メモリセル」は、各々補正後の発明の「ロジックデバイスが形成されるロジック形成領域」及び「メモリデバイスが形成されるメモリ形成領域」に相当する。また、刊行物発明の「ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されたロジック部」及び「メモリセル選択用ＭＩＳＦＥＴが形成されたＤＲＡＭ部メモリセル」は、「半導体基板１」に形成されていることは明らかである。
　
（４−４−２）刊行物発明の「ｐ型ウエル２」のうち、「メモリセル選択用ＭＩＳＦＥＴ」が形成された領域及び「ｎチャネル型ＭＩＳＦＥＴＱｎ」が形成された領域は、各々補正後の発明の「メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域」及び「ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域」に相当する。
　
（４−４−３）刊行物発明の「メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域を構成する低濃度のｎ- 型半導体領域１７」及び「ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域を構成する低濃度のｎ- 型半導体領域９及び高濃度のｎ+ 型半導体領域１２」は、各々補正後の発明の「第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域」及び「第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域」に相当する。
　
（４−４−４）刊行物発明の「メモリセル選択用ＭＩＳＦＥＴの」「ｎ- 型半導体領域１７の露出した表面に、」「シリサイド層１４よりも薄く形成されたシリサイド層２１」及び「ｎチャネル型ＭＩＳＦＥＴＱｎの」「ｎ+ 型半導体領域１２の表面」「に形成されたシリサイド層１４」は、各々補正後の発明の「第３の不純物領域の上面内に形成された第１のシリサイド膜」及び「第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜」に相当する。
　
（４−４−５）ＭＩＳＦＥＴと情報蓄積用素子から構成されるＤＲＡＭにおいて、情報蓄積用容量素子の一方の電極は、ＭＩＳＦＥＴのソースあるいはドレイン領域と電気的に接続されていることは自明であるから、刊行物発明において、「ＤＲＡＭ部メモリセルに形成された情報蓄積用容量素子」が、「メモリセル選択用ＭＩＳＦＥＴの」「ｎ- 型半導体領域１７の露出した表面に」形成された「シリサイド層２１」に電気的に接続されていることは明らかである。
　
（４−４−６）刊行物発明の「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われ」、「２個並んで形成され」た「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」は、補正後の発明の「第１，２のゲート構造」に相当し、それらは、互いに所定の距離を成すことは明らかである。
　したがって、刊行物発明の「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われ」、「２個並んで形成され」た「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」と補正後の発明の「それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す第１，２のゲート構造」とは、「それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成」す「第１，２のゲート構造」という点で共通する。
　
（４−４−７）刊行物発明の「ゲート絶縁膜５の上に形成され」、「側壁に」「サイドウォールスペーサ１１」が「形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」は、所定の距離を成すことは明らかであるから、刊行物発明の「ゲート絶縁膜５の上に形成され」、「側壁に」「サイドウォールスペーサ１１」が「形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」と補正後の発明の「それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す第３，４のゲート構造」とは、「それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成」す「第３，４のゲート構造」という点で共通する。
　
（４−４−８）刊行物発明の「メモリセル選択用ＭＩＳＦＥＴの」「ｎ- 型半導体領域１７の露出した表面に、」「シリサイド層１４よりも薄く形成されたシリサイド層２１」は、「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われ」、「２個並んで形成され」た「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」の間に形成されていることは明らかである。
　
（４−４−９）そうすると、補正後の発明と刊行物発明とは、
「メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板と、
　前記メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域と、
　前記ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域と、
　前記第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域と、
　前記第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域と、
　前記第３の不純物領域の上面内に形成された第１のシリサイド膜と、
　前記第１のシリサイド膜に電気的に接続された記憶保持部と、
　前記第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜と、
　それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第１，２のゲート構造と、
　それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成す第３，４のゲート構造と
を備え、
　前記第１のシリサイド膜は、前記第１，２のゲート構造の間にそれぞれ設けられている、半導体装置。」である点で一致し、以下の４点で相違する。
　
（相違点１）補正後の発明の「第１，２のゲート構造」は、「第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す」るのに対して、刊行物発明の「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われた」「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」は、その上面にシリサイド膜を有していない点。
　
（相違点２）補正後の発明の「第３，４のゲート構造」は、「第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す」るのに対して、刊行物発明の「ゲート絶縁膜５の上に形成され」、「側壁に」「サイドウォールスペーサ１１」が「形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」は、その上面にシリサイド膜を有していない点。
　
（相違点３）補正後の発明の「第」「２のシリサイド膜は、」「第３，４のゲート構造の間に」「設けられて」いるのに対し、刊行物発明の「ｎチャネル型ＭＩＳＦＥＴＱｎ」及び「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」は、いわゆるＣＭＯＳ構造となっているため、補正後の発明の「第」「２のシリサイド膜」に相当する 「ｎチャネル型ＭＩＳＦＥＴＱｎの」「ｎ+ 型半導体領域１２の表面」「に形成されたシリサイド層１４」は、「ゲート絶縁膜５の上に形成された、」「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」の間に設けられた構造となっていない点。
　
（相違点４）補正後の発明では、「第１，２のゲート構造間の距離と、」「第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、」「第３，４のゲート構造間の距離と、」「第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい」のに対し、刊行物発明では、「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われ」、「２個並んで形成され」た「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」の「ゲートアスペクト比」については、特定されておらず、また、刊行物発明の「ゲート絶縁膜５の上に形成され」、「側壁に」「サイドウォールスペーサ１１」が「形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」は、上記（相違点３）で述べたように、ＣＭＯＳ構造におけるゲートであるから、そもそも補正後の発明で定義されるような「ゲートアスペクト比」という概念が存在しない点。
　
（４−５）判断
（４−５−１）相違点１及び２について
　ＭＯＳＦＥＴのゲート電極の上面にシリサイドを形成することは、以下の周知例１及び２に記載されているように、従来から周知の技術である。
　
（周知例１）特開２００３−３７２６５号公報には、図３及び４とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は半導体装置および半導体装置の製造方法に関し、特に、弗素を含むイオンを注入する場合に適用して好適なものである。
【０００２】
【従来の技術】従来の半導体装置では、配線の微細化に伴う伝播遅延を抑制するため、ゲート電極にタングステンシリサイドを用いたものがある。また、ｐ型不純物層をシリコン基板内に形成するために、ゲート電極をマスクとしてＢＦ2+イオンを打ち込む方法がある。
【０００３】図３、４は、従来の半導体装置の製造工程を示す断面図である。
図３（ａ）において、ゲート酸化膜２、多結晶シリコン膜３、タングステンシリサイド膜４、酸窒化珪素膜（ＳｉＯＮ膜）５および酸化膜６を、シリコン基板１上に順次形成する。
【０００４】次に、
図３（ｃ）に示すように、フォトレジスト７を除去し、酸化膜６をマスクとして、タングステンシリサイド膜４および多結晶シリコン膜３をエッチングすることにより、タングステンシリサイド膜４および多結晶シリコン膜３をパターニングする。
【０００５】次に、図４（ａ）に示すように、シリコン基板１上に酸化膜を堆積し、この酸化膜を異方性エッチングすることにより、多結晶シリコン膜３およびタングステンシリサイド膜４の側壁にサイドウォール９を形成する。次に、図４（ｂ）に示すように、多結晶シリコン膜３、タングステンシリサイド膜４およびサイドウォール９をマスクとして、ＢＦ2+イオンのイオン注入ＩＰ２をシリコン基板１に行うことにより、ソース／ドレイン領域１０を形成する。
【０００６】次に、図４（ｃ）に示すように、ＢＰＳＧ膜１１をシリコン基板１上に形成する。そして、このＢＰＳＧ膜１１をリフローすることにより、ＢＰＳＧ膜１１を平坦化する。」
　
（周知例２）特開２００２−２９９４７１号公報には、図１とともに、以下の事項が記載されている。
「【００２６】図1に示すように、Ｐ型半導体基板１表面付近にリンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形成する。引き続き、パターンニングされた領域にＢ+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャネルストッパーとフィールド絶縁物３を形成する（図１（ａ））。その後、所望のチャネル領域へのしきい値電圧制御用の砒素イオン注入と、熱酸化法による厚さ１０〜３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。
【００２７】その後ゲート絶縁膜２に対して窒化処理を行う。この工程によりゲート絶縁膜界面の界面順位、トラップ、結晶の未結合手を窒素が埋め、多結晶シリコンゲート電極に含まれるボロンがゲート酸化膜のほうに拡散していくのを防ぐと共にホットエレクトロン耐性等ゲート絶縁膜の信頼性を向上させる。通常この工程は非常に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰囲気下で８００〜１１２５℃　１５〜１２０秒の処理、あるいはＮＨ3雰囲気下で８００〜１１００℃　５〜９０秒の処理に続き、Ｏ２雰囲気下で８００〜１１２５℃　１５〜１２０秒の処理をする。この窒化処理中に、酸素の存在によりシリコン半導体基板ウェハに歪みが生じ、特に１０００℃より高い温度での処理でより顕著となる。そこで本発明の製造方法では、その後、熱酸化炉により不活性ガス雰囲気下、例えば窒素雰囲気下で９２５〜１０２５℃　１０〜３０分、もしくはアルゴン雰囲気下で９２５〜１０２５℃　１０〜３０分のアニールを行う。この不活性ガスアニールによりシリコン半導体基板ウェハの歪を解消することになる（図１（ｂ））。
【００２８
】次に減圧ＣＶＤ法等による厚さ２０００〜５０００Åの多結晶シリコン膜５を形成する（図１（ｃ））。
【００２９】一つ目の導入方法は、多結晶シリコン膜５を形成した後、イオン注入によりＢあるいはＢＦ2を１×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。これにより多結晶シリコン膜5はＰ型になる。
【００３０】2つ目の導入方法は、多結晶シリコン膜5を減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス中で行うことで、膜形成と同時に多結晶シリコン膜がＰ型に
なる。
【００３１】3つ目の導入方法は、多結晶シリコン膜5を形成した後、ボロンのイオンを高濃度に含んだガラス層を減圧ＣＶＤ法等で形成し、その後アニールを加えることで多結晶シリコン膜5中にボロンを拡散させる。その後、ガラス層を剥離することでＰ型の多結晶シリコン膜が形成される。
【００３２】
Ｐ型多結晶シリコン膜5が形成された後、Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ５００〜２５００Å程度の金属シリサイド膜７を形成し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によって厚さ１０００〜３０００Å程度の酸化膜８を形成し、これらをパターニングしてＰ型多結晶シリコンゲート電極６を形成する。
　
　そして、補正後の発明の「第１，２のゲート構造」が「第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す」ること及び「第３，４のゲート構造」が「第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す」ることについて、本願明細書の記載全体を参酌しても、その臨界的意義を認めることはできず、また、一般に、ゲート電極の抵抗は小さければ小さいほどよいということに鑑みれば、ゲート電極上に形成されたシリサイド膜の厚さをどの程度にするかということは、当業者が必要に応じて適宜設定し得る、単なる設計事項といわざるを得ない。
　そうすると、刊行物発明の「ゲート絶縁膜５の上に形成され、窒化シリコン膜１５および窒化シリコン膜７によって構成されるキャップと窒化シリコン膜１８によって構成されるスペーサとによって覆われた」「メモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧ2n」及び「ゲート絶縁膜５の上に形成され」、「側壁に」「サイドウォールスペーサ１１」が「形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＦＧ1nおよび」「ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＦＧ1p」に対して、上記周知の技術を適用しつつ、各々補正後の発明のように、「それぞれが前記メモリ形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す第１，２のゲート構造」及び「それぞれが前記ロジック形成領域における前記半導体基板の上面上に形成され、互いに所定の距離を成し、前記第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す第３，４のゲート構造」とすることは、当業者が容易になし得たことである。
　よって、上記相違点１及び２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点３及び４について
　半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置において、ロジックデバイスとして、少なくとも２個並んで形成されたゲートと、それらの間に形成されたソース／ドレイン領域を有する構造のデバイスを用いることは、以下の周知例３及び４に記載されているように、従来から周知の技術である。
　
（周知例３）特開平１０−２４２４２２号公報には、図１とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置およびその製造方法に関するもので、特に、
メモリセルとその周辺回路とを同一チップ上に混載してなるダイナミック型の半導体記憶装置（ＤＲＡＭ）に用いられるものである。
「【００２２】図１は、本発明の実施の第一の形態にかかる、同一チップ上にメモリセルとその周辺回路とを混載してなるＤＲＡＭの概略構成を示すものである。なお、同図（ａ）は、ＤＲＡＭのレイアウト構成（１／２ピッチ、８Ｆ（Feature Size（最小デザインルールを示す））2 型配置）を示す要部の平面図、同図（ｂ）は、図（ａ）のＢ−Ｂ線に沿う要部の断面図であり、いずれも素子の左側がメモリセル部、同右側が周辺回路部となっている。
【００２３】
このＤＲＡＭは、たとえば同図（ｂ）に示すように、Ｐ型シリコン基板（半導体基板）１１からなるチップ上に、ビット線後作り構造のスタックトキャパシタを有したメモリセル（ＤＲＡＭセル）１１Ａと、その周辺回路（ロジック回路）１１Ｂとが混載されてなる構成とされている。
「【００３５】一方、周辺回路１１Ｂでは、たとえば同図（ｂ）に示すように、周辺回路領域１３ｂをなす、上記Ｐ型シリコン基板１１の表面に選択的に形成されたフィールド酸化膜１２上、および、
このフィールド酸化膜１２を除くフィールド領域１３ｃに、それぞれ、ゲート酸化膜１４を介して、上記多結晶シリコン１５および上記電極材料１６を積層してなるゲート電極１７が選択的に形成されている。
【００３６】各ゲート電極１７は、その上部および側部に、それぞれ窒化シリコン膜１８が形成されている。
【００３７】そして、
各ゲート電極１７の相互の、上記Ｐ型シリコン基板１１の表面には、それぞれ、Ｎ
- 
型の拡散層からなるソース／ドレイン領域１９が形成されて、複数のＮ型ＭＯＳトランジスタが構成されている。
　
（周知例４）特開平１０−２４２４２０号公報には、図１０とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】この発明は、たとえば第１，第２の絶縁ゲート型トランジスタを同一基板上に集積してなるＭＩＳ型構造の半導体装置およびその製造方法に関するもので、特に、
メモリセル部とその周辺回路部とを混載させてなるＤＲＡＭ（Dynamic Random Access Memory）に用いられるものである。
「【０１５０】図１０は、この発明の実施の第五の形態にかかるＤＲＡＭの概略構成を示すものである。なお、同図（ａ）はＤＲＡＭのレイアウトパターンを示す要部の平面図、同図（ｂ）は要部の断面図である。
【０１５１】
このＤＲＡＭは、たとえば、半導体基板１１上に、それぞれ複数の第１，第２のＭＯＳＦＥＴ２０Ａ，２０Ｂを集積してなるＭＩＳ型構造を有して構成されている。
【０１５２】そして、
メモリセル部を構成するＭＯＳＦＥＴ２０Ａを除く、周辺回路部を構成する一部（もしくは、そのすべて）の、ＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、それよりも低抵抗なシリサイド層５２が設けられてなる構成とされている。
【０１５３】以下に、上記した構成のＤＲＡＭの製造プロセスについて簡単に説明する。
【０１５４】まず、素子分離領域１２により分離された半導体基板１１上の、セル領域１１ａに、ゲート絶縁膜２３Ａをそれぞれ介して、上記ＭＯＳＦＥＴ２０Ａの各ゲート電極２１Ａを形成する。また、
周辺回路領域１１ｂに、ゲート絶縁膜２３Ｂをそれぞれ介して、上記ＭＯＳＦＥＴ２０Ｂの各ゲート電極２１Ｂを形成する。
【０１５５】なお、上記素子分離領域１２上にも、ゲート絶縁膜２３Ｂを介さずに、ゲート電極２１Ｂ´を形成する。
【０１５６】これら各ゲート電極２１Ａ，２１Ｂ，２１Ｂ´は、シリコン窒化膜２６Ａまたはシリコン窒化膜２６Ｂが、それぞれゲート電極エッチング時のマスク材として
形成される。
【０１５７】この後、
上記半導体基板１１の表面部に不純物を注入し、
ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂとを、それぞれ形成する。
【０１５８】次いで、シリコン窒化膜を全面に堆積させ、それをエッチングバックすることにより、各ＭＯＳＦＥＴ２０Ａにおけるゲート電極２１Ａの側壁部分に対し、ゲート側壁２２Ａとなる側壁絶縁膜２２ａを形成する。
【０１５９】また、同時に、各ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂ，２１Ｂ´の側壁部分に対し、ゲート側壁２２Ｂの一部となる側壁絶縁膜２２ａを、それぞれ形成する。
【０１６０】さらに、ＴＥＯＳ膜４１を全面に堆積させた後、それをＲＩＥ法によってエッチングバックし、上記ゲート電極２１Ａ間をＴＥＯＳ膜４１により埋め込むとともに、上記ゲート電極２１Ｂの側壁部分にのみ側壁絶縁膜２２ｂを形成し、この側壁絶縁膜２２ｂと上記側壁絶縁膜２２ａとによるゲート側壁２２Ｂを形成する。
【０１６１】次いで、サリサイド工程のための高融点金属（たとえば、Ｔｉ膜またはＴｉＮ膜）を、全面に、スパッタ法もしくはＣＶＤ法により堆積させた後、ＲＴＡを行って、
少なくとも一部のＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、該ソース・ドレイン領域２４Ｂよりも低抵抗なシリサイド層５２を形成する。
【０１６２】また、余剰な高融点金属を除去した後、上記半導体基板１１の全面に第１の層間絶縁膜３１ａを堆積させ、その表面を、ＣＭＰ技術により平坦化する。
【０１６３】そして、上記第１の層間絶縁膜３１ａに、ＳＡＣ技術により、たとえば、上記ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａの１つに対して、ソース・ドレイン領域２４Ａにつながるコンタクトホール３２Ａを自己整合的に開孔する。
【０１６４】また、上記第１の層間絶縁膜３１ａに、たとえば、上記ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面に形成された上記シリサイド層５２に対し、該シリサイド層５２につながるコンタクトホール３２Ｂを十分な合わせ余裕（合わせずれのマージン）をもって開孔する。
【０１６５】なお、コンタクトホール３２Ｂ´は、上記素子分離領域１２上に設けられたゲート電極２１Ｂ´の、その表面の、上記シリコン窒化膜２６Ｂをも貫通して形成される。これには、たとえば、第１の層間絶縁膜３１ａに対するコンタクトホール３２Ｂ´を開孔した後、コンタクトホール３２Ｂ´内に残存するシリコン窒化膜２６Ｂをホットリン酸などで除去すれば良い。
【０１６６】そして、上記各コンタクトホール３２Ａ，３２Ｂ，３２Ｂ´内にそれぞれ配線材料を埋め込んで、ＭＯＳＦＥＴ２０Ａにおける、上記ソース・ドレイン領域２４Ａにつながるビット線コンタクト部（配線コンタクト部）３３Ａ、ＭＯＳＦＥＴ２０Ｂにおける、上記ソース・ドレイン領域２４Ｂの表面のシリサイド層５２につながる拡散層コンタクト部（配線コンタクト部）３３Ｂ、および、上記ゲート電極２１Ｂ´の表面につながるゲート上コンタクト部３３Ｂ´を、それぞれ形成する。」
　
　したがって、刊行物発明に対して、当該周知の技術を勘案することにより、刊行物発明の「ロジック部」の構成として、「ｐ型ウエル２に形成され」た「ｎチャネル型ＭＩＳＦＥＴＱｎ」及び「ｎ型ウエル３に形成され」た「ｐチャネル型ＭＩＳＦＥＴＱｐ」からなる、いわゆるＣＭＯＳ構造に換えて、少なくとも２個並んで形成されたゲートと、それらの間に形成されたソース／ドレイン領域を有する構造のデバイスとすること、すなわち、本願発明のように、「第」「２のシリサイド膜は、」「第３，４のゲート構造の間に」「設けられ」た構成とすることは、当業者が容易になし得たことである。
　また、補正後の発明が、「第１，２のゲート構造間の距離と、」「第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、」「第３，４のゲート構造間の距離と、」「第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい」という構成を有することの効果に関し、本願明細書には、
「【００３６】
　次に図５に示されるように、図４に示す構造の上方から、無指向性スパッタ法を用いて、コバルトから成る金属材料２５を全面に堆積する。ここで、無指向性スパッタ法とは、コリーメーションスパッタ法に代表される直線性の良いスパッタ法とは異なり、スパッタリングによりターゲットから弾き飛ばされた金属材料の飛翔方向を、半導体基板の深さ方向に揃えるための特別な手段は用いられていないスパッタ法である。そのため、この無指向性スパッタ法では、ターゲットから弾き飛ばされた金属材料は、四方八方のベクトルを持って半導体基板上に堆積される。
　【００３７】
　このような無指向性スパッタ法を用いて、複数のゲート構造が所定間隔で形成された半導体基板上に、上方から金属材料を堆積すると、互いに隣り合うゲート構造の間のソース・ドレイン領域上に堆積される金属材料の膜厚は、ゲートアスペクト比に依存する。上述のように、無指向性スパッタ法では、金属材料の飛翔方向は四方八方のベクトルを有するため、ゲートアスペクト比が大きくなると、ゲート構造の側面に堆積する金属材料の膜厚が大きくなり、その反面ソース・ドレイン領域に堆積する金属材料の膜厚は小さくなる。
　【００３８】
　本実施の形態１では、メモリ形成領域のゲート構造５の高さとゲート構造５間の距離とで規定される第１のゲートアスペクト比は、ロジック形成領域のゲート構造５５の高さとゲート構造５５間の距離とで規定される第２のゲートアスペクト比よりも大きく設定されている。従って、無指向性スパッタ法を用いて金属材料２５を全面に堆積すると、図５に示されるように、ソース・ドレイン領域４上の金属材料２５の厚みｔｍｍが、ソース・ドレイン領域５４上の金属材料２５の厚みｔｍｒ１よりも小さくなる。」
「【００５４】
　図８は、ゲートアスペクト比とシリサイド膜の膜厚との関係を示す図である。図８では、シリサイド膜の形成に、無指向性スパッタ法を用いた場合の特性を実線で示し、直線性の良いスパッタ法を用いた場合の特性を一点鎖線で示している。図８に示されるように、ゲートアスペクト比が０．８よりも大きくなると、シリサイド膜の膜厚は急激に小さくなり、その変化率が大きくなる。従って、本実施の形態１のように、第１のゲートアスペクト比を０．８よりも大きくすることによって、コバルトシリサイド膜９を簡単に薄くすることができる。」と記載されているが、これは製造方法における効果であり、補正後の発明のような「もの」の発明における効果ではない。
　そうすると、刊行物発明において、並んで形成された２個のゲート構造間の距離と、前記ゲート構造の高さとで規定されるゲートアスペクト比をどのように設定するかということは、当業者が必要に応じて適宜設定し得る、単なる設計的事項にすぎず、補正後の発明のように、「前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい」構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点３及び４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２３年３月９日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、平成２２年１０月８日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−４）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「第１，２のゲート構造」及び「第３，４のゲート構造」について、各々「第１のシリサイド膜より厚い第３のシリサイド膜を上面に有す」及び「第１のシリサイド膜より厚い第４のシリサイド膜を上面に有す」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。