【事件の表示】
　特願２００４−３０１２５８「半導体試験システム」拒絶査定不服審判事件〔平成１８年　４月２７日出願公開、特開２００６−１１４１４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１０月１５日の出願であって、平成２２年２月９日付けの拒絶理由通知に対して、同年４月１６日に手続補正書及び意見書が提出されたが、同年１２月８日付けで拒絶査定がされ、これに対し、平成２３年３月１１日に審判請求がされるとともに手続補正書が提出され、同年１１月７日付けの当審よりの審尋に対して、同年１２月２７日に回答書が提出されたものである。
　
　
第２．平成２３年３月１１日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
　
〈補正事項ａ〉
　本件補正前の請求項１の「前記試験装置」が、本件補正後の請求項１においては、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」と補正する。
　
〈補正事項ｂ〉
　本件補正前の請求項２の「前記試験装置」における、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」との発明特定事項を削除する。
　
〈補正事項ｃ〉
　本件補正前の請求項５〜８を削除する。
　
　補正事項ａ〜ｃは、いずれも、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものと認められるから、次に、その補正目的の適否について検討する。
　
２．補正目的の適否
（１）補正事項ａについて
　補正事項ａは、本件補正前の請求項１の「前記試験装置」が、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」ものであることを限定するものである。
　したがって、補正事項ａについての本件補正は、特許請求の範囲の減縮（発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的とする補正に該当する。
　
（２）補正事項ｂについて
　補正事項ｂにより、本件補正後の請求項２においては、本件補正前の請求項２の「前記試験装置」における「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」という発明特定事項が削除された。
　しかし、前記削除された発明特定事項は、本件補正後の請求項２が引用する本件補正後の請求項１に追加されたから、補正事項ｂは、本件補正後の請求項２を変更する補正ではない。
　
（３）補正事項ｃについて
　補正事項ｃについての本件補正は、請求項の削除を目的とする補正に該当する。
　
（４）補正目的の適否のまとめ
　したがって、本件補正は、特許請求の範囲の減縮（発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）及び請求項の削除を目的とする補正に該当する。
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に適合している。
　
　以上のように、本件補正後の請求項１についての本件補正が、特許請求の範囲の減縮（発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的とする補正に該当するから、次に、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか否かを、本件補正後の請求項１に係る発明（以下「本件補正発明」という。）について検討する。
　
３．独立特許要件を満たすかどうかの検討
（１）本件補正発明
　本件補正発明は、次のとおりである。
　
【請求項１】
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
　前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、
　複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信され、
　前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する
　ことを特徴とする半導体試験システム。」
　
（２）引用例の表示
　　引用例１：特開２０００−２９８９９８号公報
　
（３）引用例１の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物である、特開２０００−２９８９９８号公報（以下「引用例１」という。）には、「不良解析システム、致命不良抽出方法及び記録媒体」（発明の名称）に関して、図面とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。）。
　
　　ア．発明の背景等
・「【０００１】
【発明の属する技術分野】この発明は、各々が複数のメモリセルを有するチップが複数個形成される半導体ウェハの致命不良を自動的に抽出する不良解析システムに関するものである。」
　
・「【０００２】
【従来の技術】複数のメモリセル（一般に行及び列で特定されるマトリックス状に配置されている）を有する半導体チップが複数個形成されている半導体ウェハの不良解析方法として、テスタ（「ＬＳＩテスタ」とも称される）を用いる方法が一般的に知られている。この方法は、
半導体ウェハ内のすべてのメモリセルに対して電気的特性に関するテストを行い、その結果検出されたメモリセル不良を、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で規定される座標空間内に、不良パターン（一般にフェイルビットマップ（以下、単に「ＦＢＭ」と略称する））の形式で表示し、このＦＢＭを用いて不良原因を推定する
【０００３】通常、
複数のメモリセルを有する半導体チップでは、不良メモリセルを救済するための冗長（置換）用のメモリセルを有しており、この冗長用メモリセルによる救済可能な範囲で不良メモリセルを救済することが可能である
　
・「【０００４】
【発明が解決しようとする課題】しかし、上述した致命不良がどのようなものかを知るために、従来、不良解析エンジニアがＦＢＭ情報から手作業で致命不良を抽出することしか行っておらず、時間がかかりすぎ、また、サンプリング数も限定されてしまう問題点があった。
【０００５】この発明は、上記問題点を解消するためになされたもので、人手によらず自動的に致命不良の原因究明が可能な不良解析システムを提供することを目的とする。」
　
　　イ．実施の形態１のハード構成
・「【００２４】
【発明の実施の形態】＜＜実施の形態１＞＞
＜ハード構成＞図１はこの発明の実施の形態１である不良解析システムのシステム構成を示すブロック図である。図１に示すような
ネットワーク上にＬＳＩテスタ１、データ解析用ＥＷＳ２が設けられ
ＬＳＩテスタ１は解析用の半導体ウェハの複数のチップにおける置換用メモリセルを除くメモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成する
【００２５】
ＬＳＩテスタ１に備え付けられたテスタ用コンピュータ１Ａは、ＬＳＩテスタ１より得たテスト結果に基づき、不良メモリセルを不良ビット情報として表現したＦＢＭ情報が集計される
データ解析用ＥＷＳ（Engineering Work Station）２はテスタ用コンピュータ１Ａで集計されたＦＢＭ情報に基づき、後述する致命不良自動抽出処理を行う
【００２６】
テスタ用コンピュータ１Ａ及びデータ解析用ＥＷＳ２はそれぞれ対応のコネクタ１２に接続され、各コネクタ１２，１２間がケーブル１３で接続される
テスタ用コンピュータ１Ａ，データ解析用ＥＷＳ２間でデータの授受が可能となる
　
　　ウ．実施の形態１の致命不良抽出方法
・「【００２７】＜方法＞
＜全体処理＞図２及び図３は、実施の形態１の不良解析システムによる
致命不良自動抽出処理（方法）
以下に述べる致命不良自動抽出方法は、テスタ用コンピュータ１Ａで集計されたＦＢＭ情報をデータ解析用ＥＷＳには取り込むステップを実行した後に行われる
【００２８】まず、ステップＳ１で、解析用ウェハ毎に設定される品種毎のルールを設定して、
チップサイズをｎ×ｍビット
【００２９】
チップサイズ（ｘ×ｙビット）は、図８に示すように、１チップ内にマトリックス状に配置されているメモリセルのＸ方向及びＹ方向それぞれのビット数で規定される
【００３０】置換最小単位（ｘ×ｙビット）は、置換を行うときの最小のＸ方向及びＹ方向のライン幅（このライン幅単位で置換は行われる）を意味する。例えば、
置換最小単位が３×３ビットの場合、図９に示すように、９個（３×３）のビット領域ＢＡが１つの置換最小単位となり、これが１単位のピクセル領域ＰＡとなる
【００３１】
Ｘライン置換対象エリア（ｘ×ｙピクセル）における「Ｘライン」とは共通のＸアドレスを持つラインのことを意味し、Ｘライン置換対象エリアは、Ｘライン用の冗長メモリセルが置き換えることができる範囲を意味する
【００３２】
Ｙライン置換対象エリア（ｘ×ｙピクセル）における「Ｙライン」とは、共通のＹアドレスを持つラインのことを意味し、Ｙライン置換対象エリアは、Ｙライン用の冗長メモリセルが置き換えることができる範囲を意味する
【００３３】
Ｘライン置換可能ピクセル数とは、Ｘライン置換対象エリア内で置き換えることができるＸライン用の冗長メモリセルの本数を置換最小単位のＸ方向ビットで割り算したもの
【００３４】
Ｙライン置換可能ピクセル数とは、Ｙライン置換対象エリア内で置き換えることができるＹライン用の冗長メモリセルの本数を置換最小単位のＹ方向ビットで割り算したもの
【００３５】ステップＳ１が終了すると、ステップＳ２で
対象チップを選択した後、ステップＳ３で、図１１に示すように、対象チップにおけるＦＢＭを置換最小単位（ｎ１×ｍ１）で縮退する
【００３６】次に、ステップＳ４において、図１２に示すように、図１１で示したＦＢＭ上にＸライン置換対象エリア（ｎｘ×ｍｘピクセル）を設定するとともに、各Ｘライン置換対象エリア毎にＸライン置換可能ピクセル数（ａ）を設定する。すなわち、Ｘライン置換対象エリアをＸ（ａｘ，ａｙ）で表現するとともに、｛ａ（ａｘ，ａｙ）＝ａ；ａｘ＝１〜ｎ／（ｎ１・ｎｘ），ａｙ＝１〜ｍ／（ｍ１・ｍｘ）｝となるように設定する。
【００３７】次に、ステップＳ５において、図１３に示すように、図１１で示したＦＢＭ上にＹライン置換対象エリア（ｎｙ×ｍｙピクセル）を設定するとともに、各Ｙライン置換対象エリア毎にＹライン置換可能ピクセル数（ｂ）を設定する。すなわち、Ｙライン置換対象エリアをＹ（ｂｘ，ｂｙ）で表現するとともに、｛（ｂ（ｂｘ，ｂｙ）＝ｂ；ｂｘ＝１〜ｎ／（ｎ１・ｎｙ），ｂｙ＝１〜ｍ／（ｍ１・ｍｙ）｝となるように設定する。
【００３８】次に、ステップＳ６で、Ｙライン方向の仮想置換能力を示す変数αにＹライン置換可能ピクセル数ｂを，Ｘライン方向の仮想置換能力を示す変数βにＸラインの置換可能ピクセル数ａをそれぞれ入力して、変数α，βの初期設定を行う。後述するように、これら変数α，βをそれぞれｂ，ａからゼロにかけて変化させることにより複数の仮想設定置換能力を設定することができる。
【００３９】次に、
ステップＳ７で、不良メモリセルの救済判定順をＸライン優先で行うのかＹライン優先で行うのかを判定し
【００４０】まず、
Ｘライン優先で行う処理について説明する。ステップＳ８ａで、Ｙライン方向の不良を考慮したＸラインの救済処理を行い、次に、ステップＳ９ａで、Ｘライン方向の不良を考慮しＹラインの救済判定処理を行う
【００４１】その後、ステップＳ１０ａで、α＝β＝０か否かを判定し、α＝β＝０でなければ、ステップＳ１１ａに移行し、α＝β＝０であればステップＳ１４に移行する。
【００４２】ステップＳ１１ａでα＝βか判定し、α＝βの場合にはステップＳ１２ａに移行し、α＝βでなければステップＳ１３ａに移行する。
【００４３】ステップＳ１２ａは、α、βからそれぞれ１ずつ減算した後、ステップＳ８ａに戻る。一方、ステップＳ１３ａは、αのほうがβよりも大きければαのみ１減算し、βのほうがαよりも大きければβのみ１減算する処理を行った後、ステップＳ８ａに戻る。以降、ステップＳ１０ａで、α＝β＝０が判定されるまで、ステップＳ８ａ〜Ｓ１３ａを繰り返す。
【００４４】次に、
Ｙライン優先で行う処理について説明する。ステップＳ８ｂで、Ｘライン方向の不良を考慮しＹラインの救済判定処理を行い、次に、ステップＳ９ｂで、Ｙライン方向の不良を考慮しＸラインの救済判定処理を行う
【００４５】その後、ステップＳ１０ｂで、α＝β＝０か否かを判定し、α＝β＝０でなければ、ステップＳ１１ｂに移行し、α＝β＝０であればステップＳ１４に移行する。
【００４６】ステップＳ１１ｂでα＝βか判定し、α＝βの場合にはステップＳ１２ｂに移行し、α＝βでなければステップＳ１３ｂに移行する。
【００４７】ステップＳ１２ｂは、α、βからそれぞれ１ずつ減算した後、ステップＳ８ｂに戻る。一方、ステップＳ１３ｂは、αのほうがβよりも大きければαのみ１減算し、βのほうがαよりも大きければβのみ１減算する処理を行った後、ステップＳ８ｂに戻る。以降、ステップＳ１０ｂで、α＝β＝０が判定されるまで、ステップＳ８ｂ〜Ｓ１３ｂを繰り返す。
【００４８】これらの、別方向のラインを考慮した救済判定処理を行うステップ（ステップＳ８ａ，Ｓ８ｂ，Ｓ９ａ及びＳ９ｂ）の内容に関しては後に詳述する。上述したＸライン優先あるいはＹライン優先で行う処理が終了するとステップＳ１４に移行する。
【００４９】
ステップＳ１４では、救済不能と判断された不良ビット情報で規定される領域の不良形状の分類処理を行い、ステップＳ１５で、このチップが最後のチップか判定し
【００５０】
ステップＳ１５で最後チップであると判定されると、ステップＳ１７で、１ウェハあたりの致命不良ビット情報の集計処理を出力し、致命不良自動抽出処理を終了する
　
・「【００５１】＜Ｘライン救済判定処理＞図４及び図５は、前述したＹライン方向の不良を考慮したＸラインの救済判定処理を行うステップ（Ｓ８ａ，Ｓ９ｂ）の処理内容の詳細を示すフローチャートである。以下、図４及び図５を参照して、Ｙライン方向の不良を考慮したＸラインの救済判定処理の流れを説明する。
【００５２】まず、
ステップＳ２１で、置換最小単位（ｎ１×ｍ１）で縮退したＦＢＭを図１４に示すように、（１×ｍｙピクセル）毎に区切り、そのエリア内の不良数を検証し、
【００５３】次に、ステップＳ２２では、ステップＳ２１で縮退したＦＢＭをさらに１×（ｍｘ／ｍｙ）ピクセルで縮退し、図１６に示すように、Ｘラインの置換最小単位のＹ方向が１つの領域で表現される第２の縮退ピクセルからなる縮退ＦＢＭを作成する。なお、第１の縮退ピクセル中の少なくとも１つのピクセルが不良ピクセルの場合は縮退後の第２の縮退ピクセルも不良となる。
【００５４】次に、ステップＳ２３で、ａｘ，ａｙに“１”を代入して初期設定を行う。続いて、
ステップＳ２４で、置換可能ピクセル数ａ（ａｘ，ａｙ）が“０”未満か“０”以上かを判定し
０以上であればＸ（ａｘ，ａｙ）で表現されるＸライン置換対象エリアＸＡ（図１７参照）の冗長用のメモリセルが残っており、救済可能と判断
【００５５】ステップＳ２５では、Ｘ（ａｘ、ａｙ）に該当するＸライン置換対象エリア内の不良ピクセル数をカウントし、置換可能ピクセル数ａ（ａｘ、ａｙ）からカウントした不良ピクセル数を減算する。
【００５６】次に、ステップＳ２６で、ステップＳ２５の減算処理後の置換可能ピクセル数ａ（ａｘ、ａｙ）の値が０未満（負）か０以上かを判定し、０以上であれば、正常救済可能と判断し、ステップＳ２７で、Ｘ（ａｘ、ａｙ）で表現されるＸライン置換対象エリア内の不良ピクセル内で発生している不良ビットの情報を消去し、次のＸライン置換対象エリアを検証するためステップＳ３３に進む。
【００５７】一方、ステップＳ２６で０未満であると判定されれば、ステップＳ２８で、α、βの値が初期値（すなわち、α＝ｂ、β＝ａ）であるか判定する。ここでα、βの値が初期値であれば、絶対救済不可能と判断し、ステップＳ２９で、不良ピクセルのある場所を救済不可不良発生場所（致命不良ビット情報）としてデータ解析用ＥＷＳ２内の所定の記憶部に記憶し、Ｘ（ａｘ、ａｙ）で表現されるＸライン置換対象エリア内の不良ビット情報を消去し、次のＸライン置換対象エリアを検証するためステップＳ３３に進む。
【００５８】一方、ステップＳ２８でα、βが初期値以外であると判定されれば、さらに、ステップＳ３０で、救済判定順がＸライン優先で行っているのかＹライン優先で行っているのかを判定する。
【００５９】ここで救済判定順がＹライン優先で行っている場合は、Ｘライン救済が最後の救済処理であるため絶対救済不可能と判断し、ステップＳ３１で、Ｘ（ａｘ、ａｙ）で表現されるＸライン置換対象エリア全体を救済不可不良発生場所（致命不良ビット情報）としてデータ解析用ＥＷＳ２内の所定の記憶部に記憶し、このＸライン置換対象エリア内の不良ビット情報を消去し、次のＸライン置換対象エリアを検証するためステップＳ３３に進む。
【００６０】一方、ステップＳ３０で救済判定順がＸライン優先で行っていると判定されれば、Ｙラインで救済できる可能性が残っていると判断し、ステップＳ３２で、不良ピクセル内の不良ビット数をカウントし、不良ビットを多くもつピクセルから、救済可能なピクセル数（ステップＳ２５で減算する前の本数）分の不良ピクセルを選択し、その中にある不良ビット情報を消去し、ステップＳ３３に進む。
【００６１】ステップＳ３３で、次のＸライン置換対象エリアに検証対象を変えるため、ａｘを“１”インクリメントする。そして、ステップＳ３４で、ａｘの値が｛ｎ／（ｎ１・ｎｘ）｝（＝ａｘの最大値）以下であるか否かを判定し、ａｘ≦｛ｎ／（ｎ１・ｎｘ）｝の場合はステップＳ２４に戻り、次のＸライン置換対象エリアの救済判定を行う。以降、ステップＳ３４でａｘ＞｛ｎ／（ｎ１・ｎｘ）｝と判定されるまで、ステップＳ２４〜Ｓ３４を繰り返す。
【００６２】ステップＳ３４でａｘ＞｛ｎ／（ｎ１・ｎｘ）｝と判定されると、ａｘに関しては一ライン分完了したと判断し、ステップＳ３５でａｘを初期値（１）に戻し、ａｙを“１”インクリメントする。
【００６３】そして、ステップＳ３６で、ａｙの値に関して｛ｍ／（ｍ１・ｍｘ）｝（＝ａｙの最大値）以下か否かを判定し、ａｙ≦｛ｍ／（ｍ１・ｍｘ）｝の場合はステップＳ２４に戻り、次のＸライン置換対象エリアの救済判定を行う。以降、ステップＳ３６でａｙ＞｛ｍ／（ｍ１・ｍｘ）｝と判定されるまで、ステップＳ２４〜Ｓ３６を繰り返す。
【００６４】最終的に、
ステップＳ３６でａｙ＞｛ｍ／（ｍ１・ｍｘ）｝を判定されると、１チップ内の全Ｘライン置換対象エリアの救済判定処理を完了したことになるため、本処理を終了する
　
・「【００６５】＜Ｙライン救済判定処理＞図６及び図７は、前述したＸライン方向の不良を考慮したＹラインの救済判定処理を行うステップ（Ｓ８ｂ，Ｓ９ａ）の処理内容を示すフローチャートである。以下、図６及び図７を参照して、Ｘライン方向の不良を考慮したＹラインの救済判定処理の流れを説明する。
【００６６】まず、ステップＳ４１で、
置換最小単位（ｎ１×ｍ１）で縮退したＦＢＭを図１８に示すように、（ｎｘ×１ピクセル）毎に区切り、そのエリア内の不良数を検証し
【００６７】次に、ステップＳ４２では、ステップＳ４１で縮退したＦＢＭをさらに（ｎｙ／ｎｘ）１×ピクセルで縮退し、図２０に示すように、Ｙラインの置換最小単位のＸ方向が１ピクセルで表現される第４の縮退ピクセルからなる縮退ＦＢＭを作成する。なお、第３の縮退ピクセル中の少なくとも１つのピクセルが不良ピクセルの場合は縮退後の第４の縮退ピクセルも不良となる。
【００６８】次に、ステップＳ４３で、ｂｘ，ｂｙに“１”を代入する。続いて、
ステップＳ４４で、置換可能ピクセル数ｂ（ｂｘ，ｂｙ）が“０”未満か“０”以上かを判定し
０以上であればＹ（ｂｘ，ｂｙ）で表現されるＹライン置換対象エリアＹＡ（図２１参照）の冗長用のメモリセルが残っており、救済可能と判断
【００６９】ステップＳ４５では、Ｙ（ｂｘ、ｂｙ）に該当するＹライン置換対象エリア内の不良ピクセル数をカウントし、置換可能ピクセル数ｂ（ｂｘ、ｂｙ）からカウントした不良ピクセル数を減算する。
【００７０】次に、ステップＳ４６で、ステップＳ４５の減算処理後の置換可能ピクセル数ｂ（ｂｘ、ｂｙ）の値が０未満（負）か０以上かを判定し、０以上であれば、正常救済可能と判断し、ステップＳ４７で、Ｙ（ｂｘ、ｂｙ）で表現されるＹライン置換対象エリア内の不良ピクセル内で発生している不良ビットの情報を消去し、次のＹライン置換対象エリアを検証するためステップＳ５３に進む。
【００７１】一方、ステップＳ４６で０未満であると判定されれば、ステップＳ４８で、α、βの値が初期値（すなわち、α＝ｂ、β＝ａ）であるか判定する。ここでα、βの値が初期値であれば、絶対救済不可能と判断し、ステップＳ４９で、不良ピクセルのある場所を救済不可不良発生場所（致命不良ビット情報）としてデータ解析用ＥＷＳ２内の所定の記憶部に記憶し、Ｙ（ｂｘ、ｂｙ）で表現されるＹライン置換対象エリア内の不良ビット情報を消去し、次のＹライン置換対象エリアを検証するためステップＳ５３に進む。
【００７２】一方、ステップＳ４８でα、βが初期値以外でないと判定されれば、さらに、ステップＳ５０で、救済判定順がＹライン優先で行っているのかＸライン優先で行っているのかを判定する。
【００７３】ここで救済判定順がＸライン優先で行っている場合は、Ｙライン救済が最後の救済処理であるため絶対救済不可能と判断し、ステップＳ５１で、Ｙ（ｂｘ、ｂｙ）で表現されるＹライン置換対象エリア全体を救済不可不良発生場所（致命不良ビット情報）としてデータ解析用ＥＷＳ２内の所定の記憶部に記憶し、このＹライン置換対象エリア内の不良ビット情報を消去し、次のＹライン置換対象エリアを検証するためステップＳ５３に進む。
【００７４】一方、ステップＳ５０で救済判定順がＹライン優先で行っていると判定されれば、Ｘラインで救済できる可能性が残っていると判断し、ステップＳ５２で、不良ピクセル内の不良ビット数をカウントし、不良ビットを多くもつピクセルから、救済可能なピクセル数（ステップＳ４５で減算する前の本数）分の不良ピクセルを選択し、その中にある不良ビット情報を消去し、ステップＳ５３に進む。
【００７５】ステップＳ５３で、次のＹライン置換対象エリアに検証対象を変えるため、ｂｘを“１”インクリメントする。そして、ステップＳ５４で、ｂｘの値が｛ｎ／（ｎ１・ｎｙ）｝（＝ｂｘの最大値）以下であるか否かを判定し、ｂｘ≦｛ｎ／（ｎ１・ｎｙ）｝の場合はステップＳ４４に戻り、次のＹライン置換対象エリアの救済判定処理を行う。以降、ステップＳ５４でｂｘ＞｛ｎ／（ｎ１・ｎｙ）｝と判定されるまで、ステップＳ４４〜Ｓ５４を繰り返す。
【００７６】ステップＳ５４でｂｘ＞｛ｎ／（ｎ１・ｎｙ）｝と判定されると、ｂｘに関しては一ライン分完了したと判断し、ステップＳ５５でｂｘを初期値（１）に戻し、ｂｙを“１”インクリメントする。
【００７７】そして、ステップＳ５６で、ｂｙの値に関して｛ｍ／（ｍ１・ｍｙ）｝（＝ｂｙの最大値）以下か否か判定し、ｂｙ≦｛ｍ／（ｍ１・ｍｙ）｝の場合はステップＳ４４に戻り、次のＹライン置換対象エリアの救済判定を行う。以降、ステップＳ５６でｂｙ＞｛ｍ／（ｍ１・ｍｙ）｝と判定されるまで、ステップＳ４４〜Ｓ５６を繰り返す。
【００７８】
最終的に、ステップＳ５６でｂｙ＞｛ｍ／（ｍ１・ｍｙ）｝を判定されると、１チップ内の全Ｙライン置換対象エリアの救済判定を完了したことになるため、本処理を終了する
　
・「【００７９】＜効果＞このように、実施の形態１の不良解析システムは、
ＬＳＩテスタ１にて解析用ウェハの電気的テストを行ったテスト結果と取り込んで、データ解析用ＥＷＳ２上で図２〜図７で示した致命不良自動抽出処理を自動的に実行する
【００８０】この際、
Ｘライン救済判定処理はＹライン方向の不良を考慮して行い、Ｙライン救済判定処理はＸライン方向の不良を考慮して行われる
【００８１】さらに、Ｙライン及びＸライン置換能力で決定される最大能力（ｂ，ａ）からゼロにかけてＹライン及びＸライン設定仮想置換能力を示すα，βが順次設定されるため、実際のＹライン及びＸライン置換能力にそって細かくＹライン方向及びＸライン方向の不良を考慮したＸ方向及びＹ方向救済判定処理をそれぞれ行うことができ、その結果、正確な致命不良ビット情報を得ることができる。」
　
（３−２）引用発明
　ウの段落【００２７】〜【００５０】には、「データ解析用ＥＷＳ２」が行う「致命不良自動抽出処理」とは、テスタ用コンピュータ１Ａで集計されたＦＢＭ情報に基づき、対象チップを選択し、選択された対象チップにおけるＦＢＭ情報を置換最小単位で縮退させ、不良メモリセルの救済判定順をＸライン優先で行うのかＹライン優先で行うのかを判定した後に、「Ｘライン救済判定処理」ないし「Ｙライン救済判定処理」を前記判定した優先の順序で行い、「Ｘライン救済判定処理」及び「Ｙライン救済判定処理」をすべてのチップについて実行する処理であることが記載されている。
　また、ウの段落【００３１】、【００３３】及び【００５１】〜【００６４】には、前記「Ｘライン救済判定処理」とは、置換最小単位で縮退したＦＢＭ情報を（１×ｍｙピクセル）の各エリアに区切り、そのエリア内の不良数を検証して、Ｘライン置換対象エリア内で置き換えることができる冗長用メモリセルの本数を置換最小単位のＸライン方向ビットで割り算した数が“０”未満か“０”以上かを判定し、“０”未満であれば前記Ｘライン置換対象エリアの救済は不可能と判断し、“０”以上であればＸライン置換対象エリアの冗長用メモリセルが残っており救済可能と判断する処理であることが記載されている。
　そして、ウの段落【００３２】、【００３４】及び【００６５】〜【００７８】には、前記「Ｙライン救済判定処理」とは、置換最小単位で縮退したＦＢＭ情報を（ｎｘ×１ピクセル）の各エリアに区切り、そのエリア内の不良数を検証して、Ｙライン置換対象エリア内で置き換えることができる冗長用メモリセルの本数を置換最小単位のＹライン方向ビットで割り算した数が“０”未満か“０”以上かを判定し、“０”未満であれば前記Ｙライン置換対象エリアの救済は不可能と判断し、“０”以上であればＹライン置換対象エリアの冗長用メモリセルが残っており救済可能と判断する処理であることが記載されている。
　
　したがって、「（３−１）引用例１の記載」の項の上記ア〜ウによれば、引用例１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「各チップが複数のメモリセルと不良メモリセルを救済するための冗長（置換）用メモリセルとを有する、半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成するＬＳＩテスタ１と、
　前記ＬＳＩテスタ１に備え付けられ、前記テスト結果に基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したＦＢＭ（フェイルビットマップ）情報を集計するテスタ用コンピュータ１Ａと、
　前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報に基づき、対象チップを選択し、前記対象チップにおける前記ＦＢＭ情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をＸライン優先で行うのかＹライン優先で行うのかを判定した後に、前記置換最小単位で縮退したＦＢＭ情報を各エリアに区切り、そのエリア内の不良数を検証して、ＸラインないしＹライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のＸライン方向ないしＹライン方向ビットで割り算した数が“０”未満か“０”以上かを判定し、“０”未満であれば前記ＸラインないしＹライン置換対象エリアの救済は不可能と判断し、“０”以上であれば前記ＸラインないしＹライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するＸライン救済判定処理ないしＹライン救済判定処理を前記判定した優先の順序で行い、前記Ｘライン救済判定処理及び前記Ｙライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う、データ解析用ＥＷＳ２とを有し、
　前記ＬＳＩテスタ１と前記データ解析用ＥＷＳ２がネットワーク上に設けられて、前記テスタ用コンピュータ１Ａ及び前記データ解析用ＥＷＳ２がケーブル１３で接続されることにより、前記テスタ用コンピュータ１Ａと前記データ解析用ＥＷＳ２間でデータの授受が可能であり、
　前記致命不良自動抽出処理は、前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報を前記データ解析用ＥＷＳに取り込むステップを実行した後に行われる、
　ことを特徴とする不良解析システム。」
　
（４）対比
（４−１）本件補正発明と引用発明との対比
　次に、本件補正発明と引用発明とを対比する。
　
　　ア．引用発明の「各チップが複数のメモリセルと不良メモリセルを救済するための冗長（置換）用メモリセルとを有する、半導体ウェハ」は、本件補正発明の「冗長回路を有する半導体装置」に相当する。
　また、引用発明の「半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行」うことは、本件補正発明の「半導体装置について試験を行」うことに相当する。
　そして、引用発明の「テストをチップ単位に行い、メモリセル不良を検出したテスト結果」に「基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したＦＢＭ（フェイルビットマップ）情報を集計する」ことは、本件補正発明の「前記半導体装置の不良箇所に関するフェイル情報を取得する」ことに相当する。
　ここで、「テスタ用コンピュータ１Ａ」は「ＬＳＩテスタ１に備え付けられ」たものであり、「前記テスタ用コンピュータ１Ａ及び前記データ解析用ＥＷＳ２がケーブル１３で接続される」ことで「前記ＬＳＩテスタ１と前記データ解析用ＥＷＳ２がネットワーク上に設けられ」るものであるから、引用発明においては、前記「テスタ用コンピュータ１Ａ」は前記「ＬＳＩテスタ１」に一体として「備え付けられ」たものである。
　
　以上から、引用発明の「各チップが複数のメモリセルと不良メモリセルを救済するための冗長（置換）用メモリセルとを有する、半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成するＬＳＩテスタ１」と「前記ＬＳＩテスタ１に備え付けられ、前記テスト結果に基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したＦＢＭ（フェイルビットマップ）情報を集計するテスタ用コンピュータ１Ａ」とを併せたものは、本件補正発明の「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置」に相当する。
　
　　イ．引用発明の「データ解析用ＥＷＳ２」における「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報に基づき、対象チップを選択し、前記対象チップにおける前記ＦＢＭ情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をＸライン優先で行うのかＹライン優先で行うのかを判定した後に、前記置換最小単位で縮退したＦＢＭ情報を各エリアに区切り、そのエリア内の不良数を検証して、ＸラインないしＹライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のＸライン方向ないしＹライン方向ビットで割り算した数が“０”未満か“０”以上かを判定し、“０”未満であれば前記ＸラインないしＹライン置換対象エリアの救済は不可能と判断し、“０”以上であれば前記ＸラインないしＹライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するＸライン救済判定処理ないしＹライン救済判定処理を前記判定した優先の順序で行い、前記Ｘライン救済判定処理及び前記Ｙライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う」手段は、本件補正発明の「前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段」に相当する。
　そして、引用発明において「前記ＬＳＩテスタ１と前記データ解析用ＥＷＳ２がネットワーク上に設けられて」いることは、本件補正発明の「冗長救済判定装置」が「前記試験装置から独立して設けられた」ことに相当する。
　
　以上から、引用発明の「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報に基づき、対象チップを選択し、前記対象チップにおける前記ＦＢＭ情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をＸライン優先で行うのかＹライン優先で行うのかを判定した後に、前記置換最小単位で縮退したＦＢＭ情報を各エリアに区切り、そのエリア内の不良数を検証して、ＸラインないしＹライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のＸライン方向ないしＹライン方向ビットで割り算した数が“０”未満か“０”以上かを判定し、“０”未満であれば前記ＸラインないしＹライン置換対象エリアの救済は不可能と判断し、“０”以上であれば前記ＸラインないしＹライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するＸライン救済判定処理ないしＹライン救済判定処理を前記判定した優先の順序で行い、前記Ｘライン救済判定処理及び前記Ｙライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う、データ解析用ＥＷＳ２」と、本件補正発明の「前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置」とは、いずれも、前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段を有し、前記試験装置から独立して設けられた冗長救済判定装置である点で共通する。
　
　　ウ．引用発明は、「前記テスタ用コンピュータ１Ａと前記データ解析用ＥＷＳ２間でデータの授受が可能」であるとともに「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報を前記データ解析用ＥＷＳに取り込む」ものである。したがって、「前記テスタ用コンピュータ１Ａ」から「前記データ解析用ＥＷＳ２」に、「ＦＢＭ情報」が送信されることは、明らかである。
　よって、引用発明において「前記ＬＳＩテスタ１と前記データ解析用ＥＷＳ２がネットワーク上に設けられて、前記テスタ用コンピュータ１Ａ及び前記データ解析用ＥＷＳ２がケーブル１３で接続されることにより、前記テスタ用コンピュータ１Ａと前記データ解析用ＥＷＳ２間でデータの授受が可能」であることと、本件補正発明において「複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信され」ることとは、前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される点で共通する。
　
　　エ．引用発明の「不良解析システム」は、「半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良」を「解析」する「システム」であるから、本件補正発明の「半導体試験システム」に相当する。
　
（４−２）一致点と相違点
　そうすると、本件補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
　前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段を有し、前記試験装置から独立して設けられた冗長救済判定装置と、
を有し、
　前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される、
　ことを特徴とする半導体試験システム。」
　
《相違点》
《相違点１》
　本件補正発明の「冗長救済判定装置」は、「前記フェイル情報を格納するフェイルメモリ」を有し、「前記フェイルメモリに格納された」フェイル情報に基づいて冗長救済の可否を判定するのに対し、引用発明の「データ解析用ＥＷＳ２」が「前記テスタ用コンピュータ１Ａ」から「取り込む」「ＦＢＭ情報」を何らかのメモリに格納し、当該格納した「前記ＦＢＭ情報に基づき」「致命不良自動抽出処理を行う」かどうか、引用例１にはその旨の明示の記載が存在しないことから、不明りょうである点。
　
《相違点２》
　本件補正発明は、ネットワークに「複数」の試験装置が接続されるのに対して、引用発明においては、「前記テスタ用コンピュータ１Ａ」を備える「前記ＬＳＩテスタ１」が、複数、ネットワーク上に設けられているかどうか不明である点。
　
《相違点３》
　本件補正発明の「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」のに対して、引用発明の「前記ＬＳＩテスタ１に備え付けられ」た「前記テスタ用コンピュータ１Ａ」が、そのような機能を有しているかは不明である点。
　
（５）相違点１〜３についての判断
（５−１）相違点１について
　　ア．引用発明は、「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報を前記データ解析用ＥＷＳに取り込むステップを実行した後」に、前記「データ解析用ＥＷＳ２」は、「対象チップ」毎に、「前記対象チップにおける前記ＦＢＭ情報を置換最小単位で縮退させ」て「前記置換最小単位で縮退したＦＢＭ情報」に基づいて行われる「Ｘライン救済判定処理ないしＹライン救済判定処理」を「すべてのチップについて実行する」という、「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報に基づ」く「致命不良自動抽出処理を行う」ものである。
　
　　イ．してみれば、引用発明の「データ解析用ＥＷＳ２」は、「テスタ用コンピュータ１Ａ」から「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「ＦＢＭ情報」を「取り込むステップを実行した後」に、「致命不良自動抽出処理を行う」のであるから、前記「データ解析用ＥＷＳ２」は、少なくとも、前記「テスタ用コンピュータ１Ａ」から「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「ＦＢＭ情報」を「取り込」んでから前記「致命不良自動抽出処理を行う」まで間は、当該「取り込」んだ「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「ＦＢＭ情報」を何らかのメモリに格納しておくこと、及び、前記「致命不良自動抽出処理」を当該格納された前記「ＦＢＭ情報」に基づき実行していることは、明らかである。
　
　　ウ．したがって、引用発明の「データ解析用ＥＷＳ２」は、「テスタ用コンピュータ１Ａ」から「取り込」んだ「半導体ウェハの複数の前記チップ」の「ＦＢＭ情報」を格納するメモリを有しており、前記「致命不良自動抽出処理」を当該格納された「半導体ウェハの複数の前記チップ」の「ＦＢＭ情報」に基づき実行していると認められるから、相違点１は、実質的な相違点ではない。
　
（５−２）相違点２について
　　ア．引用例１の図１には、「ケーブル１３」に、「ＬＳＩテスタ１」に「備え付けられ」た「テスタ用コンピュータ１Ａ」と、「データ解析用ＥＷＳ２」とを、それぞれ、１台接続して、「前記テスタ用コンピュータ１Ａと前記データ解析用ＥＷＳ２間でデータの授受」を行う「ネットワーク」を形成していることが、示されている。
　しかしながら、一般に、「ネットワーク」とは、複数のコンピューターを接続して、相互に通信できるようにして、情報の共有や処理の分散、メッセージの交換などを可能にするシステムを指す。してみれば、通信路に接続された２台の装置に１対１の通信を行わせるシステムも当然にネットワークシステムであるが、通信路に複数のコンピュータと周辺機器等を接続したＬＡＮ(Local Area Network) や、インターネット等の広範囲で比較的大規模に構築されて複数のコンピューターが相互に通信を行うＷＡＮ(Wide Area Network) などをネットワークと称することが、普通である。
　したがって、「前記ＬＳＩテスタ１と前記データ解析用ＥＷＳ２がネットワーク上に設けられて、前記テスタ用コンピュータ１Ａ及び前記データ解析用ＥＷＳ２がケーブル１３で接続されることにより、前記テスタ用コンピュータ１Ａと前記データ解析用ＥＷＳ２間でデータの授受が可能」である、引用発明の「不良解析システム」においては、前記「ネットワーク上」に他の任意の装置を設けることができることは、当業者において自明であると認められる。
　
　　イ．そして、メモリ集積回路の機能試験の結果であるフェイルビットマップ情報を取得するワークステーションや、測定された故障等の試験情報を取得する試験装置を、複数個、ネットワークを介して、前記の各試験の結果を解析する解析装置に接続するとともに、複数個の前記ワークステーションないし前記試験装置から送信された前記フェイルビットマップ情報ないし前記試験情報を、前記解析装置に設けられたメモリに格納することは、以下の周知例１及び周知例２に記載されるように、平成２２年１２月８日付けでなされた拒絶査定において例示したとおり、周知技術である。
　
　　ウ．以上から、引用発明において、「前記テスタ用コンピュータ１Ａ」を備える「前記ＬＳＩテスタ１」を、さらに「ネットワーク上」に設けることで、複数の「前記テスタ用コンピュータ１Ａ」を備える「前記ＬＳＩテスタ１」を「ネットワーク上」に設けることは、上記周知技術を参酌すれば、当業者が容易に想到し得たものと認められる。
　
　　エ．ところで、平成２３年１２月２７日付けで提出された回答書において、審判請求人は、
・「引用文献４には、「冗長救済の可否を判定する冗長救済判定手段」は開示も示唆もされていません。引用文献４は、障害原因等を容易に究明できるように表示することを目的とするものであり、冗長救済を行うためのものではないからです」、
・「引用文献５には、「冗長救済の可否を判定する冗長救済判定手段」は開示も示唆もされていません。引用文献５は、単なる生産管理のための情報システムだからであり（段落０００１）、冗長救済を行うためのものではないからです。」、
・したがって、「引用文献４，５を引用文献１−３に適用しても、冗長救済判定装置のフェイルメモリを複数の試験装置で共用する請求項１−４に係る本願発明を当業者が容易に想到し得るものではありません。」、
と主張している。
　しかしながら、上記周知技術は、メモリ集積回路の機能試験の結果であるフェイルビットマップ情報を取得するワークステーションや、測定された故障等の試験情報を取得する試験装置を、ネットワークを介して、前記の各試験の結果を解析する解析装置に接続するとともに、前記ワークステーションないし前記試験装置から送信された前記フェイルビットマップ情報ないし前記試験情報に基づいて、前記解析装置は前記各試験の結果を解析する試験システムに関する技術である点で、引用発明と技術分野が共通する。
　したがって、上記周知技術を、技術分野が共通するとともに、特に、「Ｘライン救済判定処理」及び「Ｙライン救済判定処理」からなる「致命不良自動抽出処理」を「行う、データ解析用ＥＷＳ２」を有する「不良解析システム」についての引用発明に適用することは、当業者が容易に想到し得たものと認められる。
　
　　オ．なお、半導体回路の試験の結果である試験情報を取得する試験装置を、ネットワークを介して、複数個、前記各試験の結果を解析する解析装置に接続するとともに、複数個の前記試験装置から送信された前記試験情報に基づいて、前記解析装置は前記試験の結果を解析する試験システムに関する技術において、前記解析装置に、冗長救済の可否を判定する冗長救済判定処理を実行させることも、以下の周知例３及び周知例４に記載されるように、本願の出願日において、既に周知技術であった。
　
　　カ．よって、前記回答書における主張は当を得ておらず、これを採用することはできない。
　
　　キ．周知例１：特開平０９−０９１９９９号公報
　平成２２年１２月８日付けでなされた拒絶査定において例示され、本願の出願前に日本国内において頒布された刊行物である、特開平０９−０９１９９９号公報には、図面とともに、次の記載がある。
・「【０００８】
【発明の実施の形態】図１には、この発明が適用された
フェイルビットマップの表示方法を採る試験解析システム
フェイルビットマップ解析処理
【０００９】図１において、この実施例の試験解析システムは、サーバＳＥＲＶをその中心装置とする。
このサーバＳＥＲＶには、ハードディスクＨＤＤ０及び磁気テープ装置ＭＴＥが結合されるとともに、ローカルエリアネットワークＬＡＮを介して例えば４台のワークステーションＥＷＳ１〜ＥＷＳ４が結合される
ワークステーションＥＷＳ１には
メモリテスタＭＴ１が結合され、ワークステーションＥＷＳ２には
メモリテスタＭＴ２が結合される
被試験ウエハＴＷＦ１及びＴＷＦ２には、例えば疑似２交点方式を採る複数のダイナミック型ＲＡＭ（メモリ集積回路）が形成
【００１０】
メモリテスタＭＴ１は、プローバＰＲ１のプローブカードを介して被試験ウエハＴＷＦ１上のダイナミック型ＲＡＭと電気的に結合され、その試験プログラムに沿った所定の機能試験を行う
メモリテスタＭＴ１による機能試験の結果は、ワークステーションＥＷＳ１を介して
ワークステーションＥＷＳ１からローカルエリアネットワークＬＡＮを介してサーバＳＥＲＶに送られる
メモリテスタＭＴ２による機能試験の結果は、ワークステーションＥＷＳ２からローカルエリアネットワークＬＡＮを介してサーバＳＥＲＶに送られる
【００１１】一方、
サーバＳＥＲＶは、ワークステーションＥＷＳ１又はＥＷＳ２から送られるメモリテスタＭＴ１又はＭＴ２による機能試験の結果に所定の加工処理を施し、ハードディスクＨＤＤ０に格納する
【００１２】ところで、この実施例の試験解析システムによるフェイルビットマップ解析処理は、図２に示されるように、メモリテスタＭＴ１及びプローバＰＲ１によるステップＳＴ１のＰ検つまりプローブ検査によって開始される。このプローブ検査では、プローバＰＲ１のテストステージに搭載された被試験ダイナミック型ＲＡＭがメモリテスタＭＴ１からプローブカードを介して順次アクセスされ、その全アドレスに対するライトリードテストが実施される。各ダイナミック型ＲＡＭに対するライトリードテストの結果は、ステップＳＴ２においてメモリテスタＭＴ１にフェイルビットデータとして取り込まれ、ステップＳＴ３においてワークステーションＥＷＳ１を介してハードディスクＨＤＤ１に格納される。
【００１３】次に、
サーバＳＥＲＶは
ＦＢＭアドレスをハードディスクＨＤＤ０に書き込む
これらのＦＢＭアドレスは
そのディスプレイに表示される
　
　　ク．周知例２：特開平０８−２３５２６５号公報
　平成２２年１２月８日付けでなされた拒絶査定において例示され、本願の出願前に日本国内において頒布された刊行物である、特開平０８−２３５２６５号公報には、図面とともに、次の記載がある。
・「【０００１】
【発明の属する技術分野】
本発明は、多数の試験装置から測定されたデータが集められ、記憶され、必要であるならば、中央データベースにおいて処理される
　
・「【０００７】
【発明の実施の形態】以下、本発明は、添付された図面に関してより詳細に説明される。図１は、情報システムのブロック図である。左側に示されているものは、
生産および製造特定データｄを決定し、このデータをデータベース2 に伝送する測定および試験装置1 
そこにおいて、データは集められ、通常の方法で調整され、それによって、個々の製品、生産ロット、生産のための運転、もしくは製品群全体等に関する情報が使用できるようになる。この情報は、任意のデータ使用者8 によって検索される
【０００８】プログラミング装置4 によって、
解析装置3 はデータベース2 に設置され、それはまたデータベース2 にも結合される
解析装置3 において、記憶されたデータは複数のプログラム可能な試験プロフィールによって解析される
例えば、最終試験部門における１つのテスタだけが欠陥のある装置を測定している
　
　　ケ．周知例３：特開平０８−０９４７１８号公報
　本願の出願前に日本国内において頒布された刊行物である、特開平０８−０９４７１８号公報には、図面とともに、次の記載がある。
・「【０００１】
【産業上の利用分野】本発明は、
複数のＲＡＭ、ＲＯＭ等を含んで構成された論理集積回路としての半導体メモリについて機能テストを行う検査装置
　
・「【０１３６】｛第４の実施例｝
＜構成＞図２４は本発明の第４の実施例の概略を示すブロック図である。本実施例の検査装置は、
複数のＲＡＭおよびＲＯＭ等の半導体メモリ（被テスト回路）について機能テストを行う
図２４中の３０は本実施例のテストパターン（アルゴリズミックパターン）発生回路を有する検査装置、３１ａ〜３１ｃは被テスト回路としてのＲＡＭ
ＳＩＡは全シフトレジスタ３２ａ〜３２ｃに対してアドレス指定データを送信する共通配線
ＳＩＷはデータ入力用配線
３４ａ〜３４ｃは被テスト回路３１ａ〜３１ｃのデータの出力値と期待値との比較を行う比較回路
　
・「【０３５６】｛第１９の実施例｝
＜構成＞図１４２は本発明の第１９の実施例における自己修正機能付き半導体メモリの検査装置の全体の概要を示すブロック図である。該
自己修復機能付き半導体メモリの検査装置は、ＲＡＭに故障があった場合でも、冗長回路によりシステム動作することを目的として構成された
７０２はパワーオンリセット回路７０１からのリセット信号に基づいてＲＡＭテストを行うセルフテスト回路（Self Test Circuit）
【０３５７】
前記セルフテスト回路７０２は、図１４３の如く、マイクロコンピュータ（Microcomputer）７０２ａを用いる
テスト結果（Test Result）をマイクロコンピュータ７０２ａに取り込み、マイクロコンピュータ７０２ａの入出力ポートからシステム外部（例えば上位階層のシステム）に伝達することも可能である。これにより、上位階層のシステムによる故障の認識が可能になり、上位階層のシステムの保守が容易になる
　
　　コ．周知例４：特開２００３−２２８９９４号公報
　本願の出願前に日本国内において頒布された刊行物である、特開２００３−２２８９９４号公報には、図面とともに、次の記載がある。
・「【０００１】
【発明の属する技術分野】本発明は、
半導体記憶装置と不良メモリセルをスペアのメモリセルに置換するメモリセル置換方法
　
・「【００７８】図１５は、本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。図１５に示されるように、本実施の形態２に係る
半導体記憶装置はバス３６とバス３６に接続された複数のメモリ３２、各メモリ３２に対応して設けられバス３６に接続された複数のリペアレジスタ３７、及びバス３６に接続されたプロセッサ３８とを備える
【００７９】ここで、
上記プロセッサ３８は、複数のメモリ３２に対するデータの読み書きにより各メモリ３２内における不良メモリセルの有無を自己診断すると共に、図３及び図４に示された置換方法を記述したプログラムを格納し、上記自己診断の結果を参照しつつ該プログラムを実行する
【００８０】ここで、
上記プロセッサ３８は該プログラムの実行により、各リペアレジスタ３７に格納された置換のための設定データを自由に読み書きするため、自由度の高い不良救済を並列的に実現する
【００８１】以上より、本発明の実施の形態２に係る半導体記憶装置によれば、
ソフトウェアによって上記置換方法を実現することにより、不良メモリセルをサーチする
　
（５−３）相違点３について
　　ア．「（５−１）相違点１について」の項で検討したように、引用例１には、引用発明の「データ解析用ＥＷＳ２」が、「テスタ用コンピュータ１Ａ」から「取り込」んだ「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「ＦＢＭ情報」を格納するメモリを有しており、「致命不良自動抽出処理」を当該格納された「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「ＦＢＭ情報」に基づき実行していることが、実質的に記載されている。
　そして、引用発明の「不良解析システム」は、「前記致命不良自動抽出処理」を、「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報を前記データ解析用ＥＷＳに取り込むステップを実行した後」に行うものである。
　
　　イ．してみれば、引用発明の「不良解析システム」の「データ解析用ＥＷＳ」は、「前記致命不良自動抽出処理」を、「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報」を「前記データ解析用ＥＷＳ」が有するメモリに格納することで「前記データ解析用ＥＷＳに取り込む」という「ステップ」を「実行した後」に行うものと認められる。
　
　　ウ．ここで、メモリにデータを格納するときは、当該データを供給する側のプロセッサが前記メモリに対し書き込みコマンドを発行することで、前記メモリに前記データの格納を実行させることは、きわめて一般的な常套手段である。
　
　　エ．したがって、引用発明の「前記テスタ用コンピュータ１Ａで集計された前記ＦＢＭ情報を前記データ解析用ＥＷＳに取り込むステップ」を、「ＦＢＭ（フェイルビットマップ）情報を集計」して「前記データ解析用ＥＷＳ」に送信する「テスタ用コンピュータ１Ａ」が、「前記データ解析用ＥＷＳ」が有するメモリに対して発行する書き込みコマンドによって、「前記データ解析用ＥＷＳ」に実行させることは、当業者であれば当然になし得たものと認められる。
　
　　オ．そして、「ＬＳＩテスタ１」に「備え付けられ」た「テスタ用コンピュータ１Ａ」が「前記データ解析用ＥＷＳ」が有するメモリに対して書き込みコマンドを発行するとは、前記「ＬＳＩテスタ１」に「備え付けられ」た「テスタ用コンピュータ１Ａ」が、「前記データ解析用ＥＷＳ」が有するメモリを使用することを要求することに他ならない。
　
（５−４）審判請求書における主張について
　審判請求人は、審判請求書の「（ａ）引用文献１と請求項１−４に係る本願発明との対比」の項において、
「これに対し、請求項１−４に係る本願発明は、「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」点で、引用文献１とは明らかに異なるものです。
　請求項１−４に係る本願発明によれば、ネットワークを介して接続された冗長救済判定装置のフェイルメモリの使用を要求する機能を試験装置が有しているため、冗長救済判定装置のフェイルメモリを複数の試験装置により共用することができます。このため、請求項１−４に係る本願発明によれば、試験対象となる半導体装置の容量が増大し、フェイルメモリの容量が不足した場合には、冗長救済判定装置を十分な容量のフェイルメモリを搭載したものに更新して対応すれば足ります。このため、請求項１−４に係る本願発明によれば、高いコスト負担を伴うことなく、試験対象となる半導体装置の大容量化に柔軟に対応することができます。」、
と主張している。
　しかし、前記「請求項１−４に係る本願発明は、「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」点で、引用文献１とは明らかに異なる」との主張については、前記「（５−３）相違点３について」の項で検討したとおりである。
　また、本件補正発明の「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」という発明特定事項は、単に、「前記冗長救済判定装置の前記フェイルメモリの使用を要求する」というにすぎないものであるから、審判請求人が主張する「試験対象となる半導体装置の容量が増大し、フェイルメモリの容量が不足した場合には、冗長救済判定装置を十分な容量のフェイルメモリを搭載したものに更新して対応」するという効果と、技術的な関係が存するとは認められない。したがって、この主張は、本件補正後の特許請求の範囲の請求項１の記載に基づくものではないから、当を得ておらず、これを採用することはできない。
　
（６）独立特許要件を満たすかどうかの検討のまとめ
　以上のとおり、引用発明を、上記相違点１〜３に係る構成とすることは、周知技術を参酌すれば、当業者が容易に想到できたものである。
　そして、本件補正発明の効果も、引用発明及び周知技術から、当業者が予期し得たものと認められる。
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２３年３月１１日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜８に係る発明は、平成２２年４月１６日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項１】
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
　前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、
　複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される
　ことを特徴とする半導体試験システム。」
　
２．引用例１の記載と引用発明
　引用例１の記載と引用発明については、前記「第２．平成２３年３月１１日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（３）引用例１の記載と引用発明」における、「（３−１）引用例１の記載」の項において摘記し、同「（３−２）引用発明」の項において認定したとおりである。
　
３．対比・判断
　前記「第２．平成２３年３月１１日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」における、「１．本件補正の内容」の項の「〈補正事項ａ〉」、及び、「２．補正目的の適否」の「（１）補正事項ａについて」の項で検討したように、本件補正発明は、本件補正前の発明である本願発明の「前記試験装置」が、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」ものであることを限定したものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本件補正発明が、前記「第２．平成２３年３月１１日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」における「３．独立特許要件を満たすかどうかの検討」の項において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言 
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。