【事件の表示】
　特願２００７−２３４０７９「半導体集積回路装置、クロック制御方法及びデータ転送制御方法」拒絶査定不服審判事件〔平成２０年　２月２１日出願公開、特開２００８−　４１１０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１５年７月３１日を出願日とする特願２００３−２０４６１７号（以下、「原出願」という。）の一部を、平成１９年９月１０日に新たに特許出願したものであって、平成２３年２月４日付けで拒絶査定がなされ、それに対して同年５月６日に拒絶査定不服の審判請求がなされるとともに手続補正書が提出されたものである。
　　
第２　平成２３年５月６日付けの手続補正の補正却下の決定
［補正却下の決定の結論］
　平成２３年５月６日付けの手続補正（以下、「本件補正」という。）を却下する。
　　
［理由］
（１）補正後の本願発明
　本件補正により、少なくとも特許請求の範囲の請求項１は次のように補正された。
「内部バスと、
　前記内部バスに接続され、所定の機能を実現する第１のモジュール本体を有する第１の内部モジュールと、
　前記内部バスに接続され、所定の機能を実現する第２のモジュール本体を有し、前記第１の内部モジュールと前記内部バスを介してデータ転送を行う第２の内部モジュールと、
　第１の基準クロック及び前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、第２の基準クロック及び前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給するクロック生成部と
　を備える半導体集積回路装置であって、
　前記内部バスのバス幅は、前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールのデータバス幅の２以上の整数倍のバス幅を有し、
　前記第１の内部モジュールは、前記第１のモジュール本体において前記第１の基準クロックに従って所定の処理を実行するとともに、前記第１の基準クロック及び前記第１のクロック同期信号に基づいて前記第１の基準クロックのクロックエッジに従ってデータ転送を行い、
　前記第２の内部モジュールは、前記第２のモジュール本体において前記第２の基準クロックに従って所定の処理を実行するとともに、前記第２の基準クロックと前記第２のクロック同期信号に基づいて前記第２の基準クロックの有効なクロックエッジに従ってデータ転送を行い、
　前記第１の内部モジュール及び前記第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第１のクロック同期信号又は前記第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備え、
　前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールの前記インターフェイス部は、当該内部モジュールに供給される前記第１又は第２のクロック同期信号に基づいて、当該内部モジュールのデータバス幅に応じたデータの単位で前記内部バスを介して受信したデータ信号の有効なデータビット位置を示すバスコントロール信号を生成することを特徴とする半導体集積回路装置。」
　　
（２）補正の可否の検討
（ａ）上記補正は、補正前の請求項１の構成要件である第１の内部モジュールと第２の内部モジュールに接続された「内部バス」であって、第１の内部モジュールと第２の内部モジュールが「内部バス」を介してデータ転送を行う「内部バス」に関し、「前記内部バスのバス幅は、前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールのデータバス幅の２以上の整数倍のバス幅を有し」とすることを含むものである。
　本願出願当初の明細書及び図面には、内部バスの「バス幅」に関し、「図２６のクロック同期システムにおいては、データバス信号３１０のデータバス幅が６４ビットであり、プロセッサバス３０３Ａのバス・マトリクス３０３ａ及びバス信号３１１、３１２の各データバス幅が３２ビットであり、データバス信号３１０のバス幅とバス・マトリクス３０３ａのバス幅とが互いに異なっている。」（段落【０１６０】）と記載されており、内部バスであるデータバス３１０のバス幅が６４ビットであり、動作周波数が低い方の内部モジュールであるプロセッサバス３０３Ａのバス・マトリクス３０３ａのデータバス幅が３２ビットであることは記載されている。
　しかしながら、内部バスのバス幅が、動作周波数が低い方の内部モジュールのデータバス幅の２以上の整数倍（２倍より大きい整数倍である、３倍、４倍等を含むことは明らかである。）のバス幅を有することは全く記載されておらず、当初明細書等の記載から自明な事項ともいえないから、上記補正は願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものとはいえない。
　　
　したがって、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　　　
（ｂ）次に、本件補正が、特許法第１７条の２第４項第２号に規定する補正の目的の規定に該当するか否かについて検討する。
　本件補正後の請求項１は、補正前の請求項１の構成要件である「内部バス」に関し、「バス幅は、前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールのデータバス幅の２以上の整数倍のバス幅を有し」とし、補正前の請求項１の構成要件である「前記第１の内部モジュール及び前記第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第１のクロック同期信号又は前記第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部」に関し、「前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールの前記インターフェイス部は、当該内部モジュールに供給される前記第１又は第２のクロック同期信号に基づいて、前記内部モジュールのデータバス幅に応じたデータの単位で前記内部バスを介して受信したデータ信号の有効なデータビット位置を示すバスコントロール信号を生成する」とするものである。
　上記補正は、一見、補正前の構成要件である「内部バス」及び「インターフェイス部」を限定し、特許請求の範囲を減縮するものであるようにみえる。
　しかしながら、上記補正は、「インターフェイス部」に関し、「前記第１及び第２の内部モジュールのうち、動作周波数が低い方の内部モジュールの前記インターフェイス部は、当該内部モジュールに供給される前記第１又は第２のクロック同期信号に基づいて、前記内部モジュールのデータバス幅に応じたデータの単位で前記内部バスを介して受信したデータ信号の有効なデータビット位置を示すバスコントロール信号を生成する」という新たな作用を追加するものであるから、上記補正を含む本件補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮には該当しない。
　また、この補正は、同条同項１号、３号、４号のいずれに規定する補正目的にも該当しない。
　　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。
　　
（３）本件補正についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　また、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３　本願発明
　本件補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２２年９月２１日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のものである。
「内部バスと、
　前記内部バスに接続され、所定の機能を実現する第１のモジュール本体を有する第１の内部モジュールと、
　前記内部バスに接続され、所定の機能を実現する第２のモジュール本体を有し、前記第１の内部モジュールと前記内部バスを介してデータ転送を行う第２の内部モジュールと、
　第１の基準クロック及び前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、第２の基準クロック及び前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給するクロック生成部と
　を備える半導体集積回路装置であって、
　前記第１の内部モジュールは、前記第１のモジュール本体において前記第１の基準クロックに従って所定の処理を実行するとともに、前記第１の基準クロック及び前記第１のクロック同期信号に基づいて前記第１の基準クロックのクロックエッジに従ってデータ転送を行い、
　前記第２の内部モジュールは、前記第２のモジュール本体において前記第２の基準クロックに従って所定の処理を実行するとともに、前記第２の基準クロックと前記第２のクロック同期信号に基づいて前記第２の基準クロックの有効なクロックエッジに従ってデータ転送を行い、
　前記第１の内部モジュール及び前記第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第１のクロック同期信号又は前記第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備えることを特徴とする半導体集積回路装置。」
　
第４　引用文献
　原査定の拒絶の理由に引用された特開平１０−３０３８７４号公報（以下、「引用文献」という。）には、図面と共に次の事項が記載されている。
（ア）「【０００１】
【発明の属する技術分野】本発明は、互いに同期し互いに異なる周波数を有する二つのクロックで動作するユニットの間でデータ転送を行う際の異クロック間同期エッジ検出方式およびこの方式を用いた異クロック間同期信号生成回路に関し、特に、これら二つ以外のクロックを特別に用いることなく、すなわち互いに関係する二つのクロックのみで、異クロック間の同期エッジを検出できる異クロック間同期エッジ検出方式に関する。
【０００２】
【従来の技術】一般に、コンピュータその他の電子装置においては、装置を構成するユニット毎に最適な動作周波数が設定されるので、これら動作周波数がユニット毎に異なる場合が生じる。従って、異なる動作周波数を有するユニットの間で安定したデータ転送する場合には、各ユニットへ供給する二つのクロック信号相互のエッジを周期的に一致させるような同期クロックを生成するのが一般的である。
【０００３】例えば、図６に示されるように、二つのクロック信号ＣLK a，ＣLK bの周波数比、すなわち低い方の周波数のクロック信号ＣLK aと高い方の周波数のクロック信号ＣLK bとが周波数比２：３の場合、同期クロックは、これらの最小公倍数毎に相互のクロックエッジが重なるように生成される。
【０００４】すなわち、クロック信号ＣLK aでは二つ目毎、クロック信号ＣLK bでは三つ目毎で、クロックエッジの立上がりを互いに一致させるような安定した基準クロック信号を生成し、送受するデータの位相関係をこの一致するクロックエッジに基づいて調整することにより安定したデータ転送を行うことができる。　　　　　　　　　　　　　　
【０００５】このように、互いに同期した異なる周波数のクロックで動作する複数のユニット間でデータ転送を行う場合、二つのクロック相互間の位相差によってデータ転送のタイミング条件が異なるため、適切な位相関係においてデータの送受を行うように制御する必要がある。すなわち、安定したデータ転送を行うためには、データ転送の際に二つのクロック相互の位相関係を正しく認識する必要がある。
【０００６】一般には、クロック相互で一致する同期エッジにタイミングを合せてデータ信号を送出することが多いが、遅延などの条件により位相関係をずらしてデータ信号を送受することもある。
【０００７】従来、この種の異クロック間同期エッジ検出方式では、データ転送の送受に関わる複数のユニットでクロック相互の位相関係を認識するため、ユニットの外部にクロック生成回路などを設け、このクロック生成回路などから、ユニットが受けるクロック信号とは別に、位相を示す信号が供給されており、この位相を示す信号に基づいて異クロック間の同期エッジを設定していることが多い。」（段落【０００１】〜【０００７】）
　　
（イ）「【００１９】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の一形態を示す機能ブロック図である。
【００２０】本発明による異クロック間同期エッジ検出方式では、トグル信号生成回路１、サンプル信号生成回路２、パターン保持回路３、同期エッジ検出回路４、および同期信号生成回路５により同期エッジ検出手段が構成されているものとし、同期エッジ検出回路４が二つの異クロック間の同期エッジを検出しており、この検出された同期エッジに基づいて、クロック信号により駆動されるユニットのデータ転送の転送タイミングを与える二つの同期信号が同期エッジ検出回路４および同期信号生成回路５それぞれから出力されるものとする。
【００２１】トグル信号生成回路１は、入力する低い方の周波数のクロック信号ＣLK Aを、符号“０／１”により周期的なパターン変化を形成するトグル信号に変換生成し出力するものとする。
【００２２】サンプル信号生成回路２は、トグル信号生成回路１から出力されるトグル信号を、高い方の周波数のクロック信号ＣLK Bでサンプリングしてサンプリング信号を生成しパターン保持回路３へ送出するものとする。
【００２３】パターン保持回路３は、サンプル信号生成回路２から出力されるサンプル信号の、一定周期で繰返す同一のビットパターンを保持するものとする。
【００２４】同期エッジ検出回路４は、高い方の周波数のクロック信号ＣLK Bにより、パターン保持回路３で保持されたビットパターンの中から予め設定された一致する立上がりエッジのタイミングを選択して、高い方の周波数の同期クロックＳYNC b を出力すると共にこの立上がりエッジを同期エッジとして取出すものとする。
【００２５】同期信号生成回路５は、同期エッジ検出回路４から出力する同期エッジの立上がりを得て、低い方の周波数の同期クロックＳYNC a を生成出力する。」（段落【００１９】〜【００２５】）
　　
（ウ）「【００３２】周波数比２対３の例である図２（Ａ）の場合では矢印で示される二つのクロック信号ＣLK A，ＣLK Bそれぞれの立上がりエッジの一致する時期がトグル信号の値“１”から値“０”に変化するタイミングであり、図２（Ｂ）の場合ではこのエッジの一致する時期がトグル信号の値“０”から値“１”に変化するタイミングである。
【００３３】すなわち、同期エッジ検出回路４における立上がりエッジは、図２（Ａ）では変化パターンの“１→１”、また図２（Ｂ）では変化パターンの“０→０”の中間時点であり、このタイミングで出力値“１”が立上がることになる。
【００３４】従って、同期エッジ検出回路４は、パターン保持回路３の二つのフリップフロップ回路の同一の値が連続したことを、例えばコンパレータで検出し、二つのクロック信号ＣLK A，ＣLK Bの立上がりエッジが重なるタイミングの検出としてエッジを立ち上げると共にクロック信号ＣLK Bの立上がりエッジの間隔時間を有する同期信号ＳYNC b を生成出力する。
【００３５】同期信号生成回路５は、同期エッジ検出回路４から信号を受け、同期エッジ検出回路４により出力される同期信号ＳYNC b と同時にエッジを立ち上げると共にクロック信号ＣLK Aの立上がりエッジの間隔時間を有する同期信号ＳYNC a を生成出力する。」（段落【００３２】〜【００３５】）
　　
（エ）「【００７２】従って、同期信号ＳYNC a が、クロック信号ＣLK Aにより駆動されるユニットのデータ転送の転送タイミングを与えることができる。」（段落【００７２】）
　　
（オ）「【００７６】このことは、値“１、０、０”のパターンがループ回路２０の三段のフリップフロップ回路に順次セットされることになるので、最終段のフリップフロップ回路の出力、すなわちループ回路２０の出力、が同期信号ＳYNC b となり、同期信号ＳYNC b がクロック信号ＣLK Bにより駆動されるユニットのデータ転送の転送タイミングを与えることになる。」（段落【００７６】）
　　　
（カ）「【００７８】上記説明では、機能ブロックを図示して説明したが、機能の分離併合による構成要素の変更は上記機能を満たす限り自由であり、また、ユニットのみで説明したが、他の回路装置、例えばモジュールであってもよく、または上記機能を実現する具体的手段として、フリップフロップ回路のみを説明したが、他の回路を適用することもできる。このように、上記機能を満たす限り構成は自由であり、上記説明が本発明を限定するものではない。
【００７９】
【発明の効果】以上説明したように本発明によれば次のような効果を得ることができる。
【００８０】第１の効果は、部品点数を削減できることであり、この結果、ユニットまたはモジュールを形成する集積回路におけるチップサイズを縮小できると共に動作回路の信頼性を向上できることである。
【００８１】その理由は、互いに周波数の異なる二つのクロックの一致したエッジ情報または位相情報を外部で作成して供給する必要がないので、エッジを一致させるための情報を外部から受ける信号線を不要にすると共に、供給された情報から一致したエッジを有するクロックを生成するクロック発生回路を不要にするからである。
【００８２】第２の効果は、集積回路におけるピン数を節約できることである。
【００８３】その理由は、エッジを一致させるための情報を外部から受ける専用ピンを不要にするからである。」（段落【００７８】〜【００８３】）
　
　これら記載事項から、引用文献には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「コンピュータその他の電子装置を構成する異なる動作周波数を有するユニットの間で安定したデータ転送するものであって、
　異クロック間同期信号生成回路の同期エッジ検出回路４は、二つのクロック信号ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）の立上がりエッジが重なるタイミングの検出としてエッジを立ち上げると共にクロック信号ＣLK Bの立上がりエッジの間隔時間を有する同期信号ＳYNC b を生成出力し、
　異クロック間同期信号生成回路の同期信号生成回路５は、前記同期エッジ検出回路４から信号を受け、前記同期エッジ検出回路４により出力される前記同期信号ＳYNC b と同時にエッジを立ち上げると共にクロック信号ＣLK Aの立上がりエッジの間隔時間を有する同期信号ＳYNC a を生成出力し、
　前記同期信号ＳYNC a が、クロック信号ＣLK Aにより駆動されるユニットのデータ転送の転送タイミングを与えることができ、前記同期信号ＳYNC b がクロック信号ＣLK Bにより駆動されるユニットのデータ転送の転送タイミングを与えることになり、
　前記ユニットは、他の回路装置、例えばモジュールであってもよく、ユニットまたはモジュールを形成する集積回路におけるチップサイズを縮小できると共に動作回路の信頼性を向上でき、互いに周波数の異なる二つのクロックのエッジを一致させるための情報を外部から受ける信号線を不要にし、集積回路におけるピン数を節約できる異クロック間同期信号生成回路。」
　　
第５　対比
　本願発明と引用発明とを対比する。
（１）引用発明の「コンピュータその他の電子装置を構成する異なる動作周波数を有するユニット」は、モジュールであってもよく、所定の機能を実現するモジュール本体を有することは明らかであるから、引用発明の「クロック信号ＣLK Bにより駆動されるユニット」は、本願発明の「所定の機能を実現する第１のモジュール本体を有する第１の内部モジュール」に相当し、引用発明の「クロック信号ＣLK Aにより駆動されるユニット」は、本願発明の「所定の機能を実現する第２のモジュール本体を有」する「第２の内部モジュール」に相当するといえる。
（２）引用発明の「クロック信号ＣLK B（高い方の周波数のクロック信号）」は、本願発明の「第１の基準クロック」に相当し、引用発明の「クロック信号ＣLK Bにより駆動されるユニット」は、本願発明の「前記第１のモジュール本体において前記第１の基準クロックに従って所定の処理を実行する」「前記第１の内部モジュール」に相当するといえる。
（３）引用発明の「クロック信号ＣLK A（低い方の周波数のクロック信号）」は、本願発明の「第２の基準クロック」に相当し、引用発明の「クロック信号ＣLK Aにより駆動されるユニット」は、本願発明の「前記第２のモジュール本体において前記第２の基準クロックに従って所定の処理を実行する」「前記第２の内部モジュール」に相当するといえる。
（４）引用発明は、「異なる動作周波数を有するユニットの間で安定したデータ転送するもの」であるから、「クロック信号ＣLK Bにより駆動されるユニット」と「クロック信号ＣLK Aにより駆動されるユニット」は、データ転送するための信号線に接続され、信号線を介してデータ転送を行うことは明らかであり、その信号線は、本願発明の「内部バス」と、データを転送するための信号線である点で共通するといえ、また、引用発明は、「クロック信号ＣLK Bにより駆動されるユニット」と「クロック信号ＣLK Aにより駆動されるユニット」との間でデータが転送されるから、各ユニットは、前記信号線上のデータ信号を取り込むインターフェイス部を備えることは明らかである。
（５）引用発明の「二つのクロック信号ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）の立上がりエッジが重なるタイミング」は、本願発明の「前記第１の基準クロックの有効なクロックエッジの位置」及び「前記第２の基準クロックの有効なクロックエッジの位置」に相当し、引用発明の「二つのクロック信号ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）の立上がりエッジが重なるタイミングの検出としてエッジを立ち上げると共にクロック信号ＣLK Bの立上がりエッジの間隔時間を有する同期信号ＳYNC b」及び「前記同期信号ＳYNC b と同時にエッジを立ち上げると共にクロック信号ＣLK Aの立上がりエッジの間隔時間を有する同期信号ＳYNC a」は、それぞれ、本願発明の「前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号」及び「前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号」に相当する。
（６）引用発明の「同期信号ＳYNC b を生成出力し」、「同期信号ＳYNCａ を生成出力」する「異クロック間同期信号生成回路」は、本願発明の「第１の基準クロック及び前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、第２の基準クロック及び前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給するクロック生成部」と「前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給するクロック生成部」の点で共通するといえる。
（７）引用発明の「前記同期信号ＳYNC b がクロック信号ＣLK Bにより駆動されるユニットのデータ転送の転送タイミングを与え」、及び「前記同期信号ＳYNC a が、クロック信号ＣLK Aにより駆動されるユニットのデータ転送の転送タイミングを与え」は、それぞれ、本願発明の「前記第１の内部モジュールは、」「前記第１の基準クロック及び前記第１のクロック同期信号に基づいて前記第１の基準クロックのクロックエッジに従ってデータ転送を行い」及び「前記第２の内部モジュールは、」「前記第２の基準クロックと前記第２のクロック同期信号に基づいて前記第２の基準クロックの有効なクロックエッジに従ってデータ転送を行い」に相当するといえる。　　　
（８）引用発明は、ユニットまたはモジュールを形成する集積回路におけるチップサイズを縮小できると共に動作回路の信頼性を向上でき、互いに周波数の異なる二つのクロックのエッジを一致させるための情報を外部から受ける信号線を不要にし、集積回路におけるピン数を節約できるものであるから、半導体集積回路装置といえる。
　　　　
　そうすると、両者は次の点で一致する。
「データを転送するための信号線と、
　前記信号線に接続され、所定の機能を実現する第１のモジュール本体を有する第１の内部モジュールと、
　前記信号線に接続され、所定の機能を実現する第２のモジュール本体を有し、前記第１の内部モジュールと前記信号線を介してデータ転送を行う第２の内部モジュールと、
　前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給するクロック生成部と
　を備える半導体集積回路装置であって、
　前記第１の内部モジュールは、前記第１のモジュール本体において前記第１の基準クロックに従って所定の処理を実行するとともに、前記第１の基準クロック及び前記第１のクロック同期信号に基づいて前記第１の基準クロックのクロックエッジに従ってデータ転送を行い、
　前記第２の内部モジュールは、前記第２のモジュール本体において前記第２の基準クロックに従って所定の処理を実行するとともに、前記第２の基準クロックと前記第２のクロック同期信号に基づいて前記第２の基準クロックの有効なクロックエッジに従ってデータ転送を行い、
　前記第１の内部モジュール及び前記第２の内部モジュールは、前記信号線上のデータ信号を取り込むインターフェイス部を備えることを特徴とする半導体集積回路装置。」
　　
　そして、両者は次の（１）〜（３）の点で相違する。
（１）本願発明は、「クロック生成部」が、「第１の基準クロック及び前記第１の基準クロックの有効なクロックエッジの位置を示す第１のクロック同期信号を生成して前記第１の内部モジュールに供給するとともに、第２の基準クロック及び前記第２の基準クロックの有効なクロックエッジの位置を示す第２のクロック同期信号を生成して前記第２の内部モジュールに供給する」ものであるのに対し、引用発明は、「異クロック間同期信号生成回路」が、ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）を生成し、ユニットに供給するものではない点。　
　　
（２）本願発明は、内部バスを備え、内部バスを介してデータ転送を行うのに対し、引用発明は、内部バスを介してデータ転送を行う記載はない点。
　　
（３）本願発明は、「前記第１の内部モジュール及び前記第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第１のクロック同期信号又は前記第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備える」のに対し、引用発明は、ユニットが、上記のようなバスコントロール信号に従ってデータ信号を取り込むインターフェイス部を備える記載はない点。
　　
第６　当審の判断
・相違点（１）について
　複数の異なる周波数の内部クロックを用いる半導体集積回路装置において、複数の異なる周波数の内部クロック及び同期クロックを生成する内部クロック生成回路を備えることは、原出願の出願日前周知の技術（例えば、原査定の拒絶の理由に引用された特開平１１−１４５９４２号公報段落【００１７】「本発明の目的は、１チップ上に形成され、複数の異なる周波数のクロックを用いる半導体集積回路装置の各回路相互間の同期をとると共に、同期のためのタイミング調整等に起因する時間損失を除去した同期回路及びその同期方法を提供するものである。」、段落【００２０】「外部から供給される低周波及び高周波の各クロックＣＰ１，ＣＰ２とシステムクロックＣＫＳとからシステムクロックＣＫＳに同期しクロックＣＰ１，ＣＰ２の周波数の最小公倍数の周波数の同期クロックＣＫＹとこの同期クロックＣＫＹに同期してクロックＣＰ１，ＣＰ２の同期をとり内部クロックＣＫ１，ＣＫ２を生成する内部クロック生成回路５を備える。」の記載参照。）である。
　引用発明の「異クロック間同期信号生成回路」は、二つのクロック信号ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）を用いて同期信号ＳYNC b 及び同期信号ＳYNC aを生成出力するものである。
　したがって、上記周知技術を考慮すれば、引用発明において、二つのクロック信号ＣLK A（低い方の周波数のクロック信号），ＣLK B（高い方の周波数のクロック信号）を生成し、ユニットに供給する内部クロック発生回路を備えるようにすることは、当業者が容易になし得ることである。
　
・相違点（２）、（３）について
　コンピュータその他の電子装置の内部で動作するモジュール間でデータ転送を行うものにおいて、内部バスを介してデータ転送を行うことは、文献を示すまでもなく原出願の出願日前周知の技術であり、引用発明において、内部バスを備え、内部バスを介してデータ転送を行うようにすることは、当業者が必要に応じてなし得る設計事項にすぎない。
　引用発明は、同期信号ＳYNC a （本願発明の「第２のクロック同期信号」に相当する。）が、クロック信号ＣLK Aにより駆動されるユニット（本願発明の「第２の内部モジュール」に相当する。）のデータ転送の転送タイミングを与え、同期信号ＳYNC b（本願発明の「第１のクロック同期信号」に相当する。） がクロック信号ＣLK Bにより駆動されるユニット（本願発明の「第１の内部モジュール」に相当する。）のデータ転送の転送タイミングを与えるものであるから、内部バスを介してデータ転送を行うようにすれば、第１の内部モジュール及び第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、第１のクロック同期信号又は第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号を取り込むインターフェイス部を備えるものといえる。
　そして、情報処理装置のバス制御方式において、データバスによりデータを転送するときに、データ転送の送受が実行されるサイクル中にバス制御信号としてデータの有効あるいは無効を示す信号を送ることは、原出願の出願日前周知の技術（例えば、特開２０００−５７０８６号公報段落【００５５】「ここで、伝送元となるバスのバス幅と、これらのバスをコントロールするバスマスタのバス出力幅の関係が、（Ａ）伝送元バスのバス幅＞バスマスタのバス出力幅あるいは、（Ｂ）伝送元バスのバス幅＜バスマスタのバス出力幅のいずれの状態であるかを示す信号を伝送元バスのバス幅情報信号から得る。即ち第１のバス幅情報信号９２１又は第２のバス幅情報信号９２２の一方より得る。（Ａ）の場合、伝送元バス上のデータには有効部分と無効部分が存在し、バスタイミング発生器９０９はその有効部分を認識し、伝送先のバスのバスイネーブル信号として、その情報を伝送先のバスのバスマスタに伝達する。また、（Ｂ）の場合、バスマスタのバス出力幅分のデータを伝送元バス上に伝送するためには、複数のバスサイクルを発生する必要があり、伝送先バスのバスイネーブル信号として、その情報を伝送先バスのバスマスタに伝達する。」の記載、特開平１１−２３８０３３号公報段落【００７８】、【００７９】「〔バス制御線〕ひきつづき、本実施例におけるバス制御線のうちの同期共通信号線であるデータマスク線、パリティデータ線、パリティイネーブル線、転送制御線及びこれらのバス制御線によるデータ転送の動作について、図１３〜図２７を用いて説明する。〔データマスク線〕図１３にデータマスク線を、図１４にそのタイミングチャートを示す。本バスはミスアライン転送をサポートするため、図１３に示したように３２／６４ｂｉｔデータをの各バイト０〜３に対するデータマスク線；ＣＭＳｋ（・）−Ｎ、ＣＥＭＳＫ（・）−Ｎ（・：０〜３がそれぞれバイト０〜３に対応する。）を有する。タイミングは図１４に示した通りである。バス使用権を有するマスタ、データ転送の送受が実行される可能性がある全てのサイクルにおいて、データの各バイトについて有効；“１”あるいは無効“０”のいずれかを出力しなければならない。ＣＥＭＳＫ（・）−Ｎは３２ｂｉｔ転送時には無効になる。」の記載参照。）にすぎない。
　そうすると、引用発明に上記周知技術を適用して、「前記第１の内部モジュール及び前記第２の内部モジュールは、前記内部バス上のデータ信号を取り込むとき、前記第１のクロック同期信号又は前記第２のクロック同期信号に基づいて、前記内部バスに出力されたデータ信号の有効又は無効を示すバスコントロール信号を生成し、前記バスコントロール信号に従って前記データ信号を取り込むインターフェイス部を備える」ようにすることは、当業者が容易になし得ることである。
　　
　そして、本願発明による効果も、引用発明及び周知技術から当業者が予測し得る範囲のものである。　
　
第７　むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。