【手続補正書】
【提出日】平成18年7月19日(2006.7.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1のナノスケール配線組と、
該第1のナノスケール配線組と交差する第2のナノスケール配線組であって、前記第1の組と第2の組の間の交差部がメモリ配置を定める、第2のナノスケール配線組と、
を有するメモリ配列において、
当該メモリ配置は、前記第1のナノスケール配線組のうちいずれか一方のナノスケール配線と、前記第2のナノスケール配線組のうちいずれか一方のナノスケール配線とを選択することによりアドレス指定され、前記第1のナノスケール配線組および前記第2のナノスケール配線組は、ナノスケール配線の軸方向に沿って分布する制御可能領域を持ち、第1の制御可能領域組は第1の物理的特性を示し、第2の制御可能領域組は前記第1の制御可能領域組とは異なる第2の物理的特性を示し、さらに
第1の複数のアドレス配線であって、該第1の複数のアドレス配線の各々は、前記第1のナノスケール配線組の一連の領域に接続された、第1の複数のアドレス配線と、
第2の複数のアドレス配線であって、前記第2の複数のアドレス配線の各々は、前記第2のナノスケール配線組の一連の領域に接続された、第2の複数のアドレス配線と、
を有するメモリ配列。
【請求項２】
第1の組の各領域が第1の閾値よりも小さな値の信号で制御された場合、または信号で制御されない場合、または第1の閾値よりも大きな値の信号で制御された場合には、前記第1の制御可能領域組において、ナノスケール配線に沿った電気伝導が可能となることを特徴とする請求項1に記載のメモリ配列。
【請求項３】
第1の物理的特性と第2の物理的特性間の差異は、前記制御可能領域のドーピング量の差、または制御可能領域の材質の差に起因することを特徴とする請求項1に記載のメモリ配列。
【請求項４】
さらに、オーム接続として作用し、および／またはナノスケール配線からの信号を非接続にするミクロスケール配線を有することを特徴とする請求項1に記載のメモリ配列。
【請求項５】
メモリ位置は、第1の組および第2の組の間のプログラム化ダイオード式交差部によって、または第1の組および第2の組の間のＦＥＴ式交差部によって定められることを特徴とする請求項1に記載のメモリ配列。
【請求項６】
ナノスケール配線の第1の組および第2の組のうち、いずれかの組のナノスケール配線は、ナノスケール配線の半径方向に沿って分布する制御可能ドープ領域を有し、該半径方向に分布する制御可能ドープ領域は、メモリ位置で情報を記憶させることが可能な、請求項1に記載のメモリ配列。
【請求項７】
ナノスケール配線の第1の組は、より大きなナノスケール配線組の一部であり、前記第1の組は、オーム接続として作用するミクロスケール配線によって前記より大きな組から選択されることを特徴とする請求項1に記載のメモリ配列。
【請求項８】
複数のナノスケール配線の中から一つのナノスケール配線を選択する回路において、
ミクロスケールオーム接続であって、各オーム接続は複数のナノスケール配線の異なるサブ集合に接続され複数のナノスケール配線の中の特定のサブ集合を選択する、ミクロスケールオーム接続と、
複数のナノスケール配線の異なるサブ集合に接続され、一旦特定のサブ集合が選択された場合、ナノスケール配線の特定のサブ集合の中からナノスケール配線を選択するアドレス配線と、
を有する回路。
【請求項９】
複数のナノスケール配線と、
該ナノスケール配線と交差する第1のミクロスケール配線組であって、該第1のミクロスケール配線組とナノスケール配線との交差部は、複数のナノスケール配線の中から1または2以上のナノスケール配線をアドレス指定するアドレス指定位置を定める、第1のミクロスケール配線組と、
ナノスケール配線と交差する第2のミクロスケール配線組であって、該第2のミクロスケール配線組とナノスケール配線との交差部はメモリ位置を定める、第2のミクロスケール配線組と、
を有するメモリ配列。
【請求項１０】
メモリ位置は、1のナノスケール配線と、第2のミクロスケール配線の組のうち1のミクロスケール配線とを選定することにより選択されることを特徴とする請求項9に記載のメモリ配列。
【請求項１１】
さらに、ミクロスケールオーム接続を有し、各オーム接続は、複数のナノスケール配線のうち別個のサブ集合に接続され、複数のナノスケール配線の中から特定のサブ集合を選択することを特徴とする請求項9に記載のメモリ配列。
【請求項１２】
複数のナノスケール配線層であって、ナノスケール配線の第1の層と、該第1の層と隣接するナノスケール配線の第2の層の交差部はメモリ位置を定める、複数のナノスケール配線層と、
ナノスケール配線の異なるナノスケール配線の層と接続された複数のミクロスケール接続部と、
を有する3次元メモリ配列において、
ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する制御可能領域を有し、第1の制御可能領域組は第1の物理的特性を示し、第2の制御可能領域組は第1の物理的特性とは異なる第2の物理的特性を示すことを特徴とする3次元メモリ配列。
【請求項１３】
ナノスケール配線層は隣接する層の組が繰り返されるように設置され、隣接する層の組は、
メモリ位置を定めるナノスケール配線の第1の層と、
メモリ位置を定めるナノスケール配線の第2の層と、
ナノスケール配線を絶縁する層と
を有することを特徴とする請求項12に記載の3次元メモリ配列。
【請求項１４】
異なる層上に配置され、ミクロスケール接続を共有するナノスケール配線は、互いに独立にアドレス指定されることを特徴とする請求項12に記載の3次元メモリ配列。
【請求項１５】
ナノスケール配線群は独立してアドレス指定され、配列内のナノワイヤの大部分は、全ナノスケール配線群に含まれることを特徴とする請求項12に記載の3次元メモリ配列。
【請求項１６】
ミクロスケール配線とナノスケール配線を有するロジック配置の製造プロセスであって、
ミクロスケール配線を提供するステップと、
該ミクロスケール配線のアドレス位置を定めるステップと、
ミクロスケール配線の上部に整列された第1のナノスケール配線組を転写するステップと、
ミクロスケール配線および第1のナノスケール配線組の上部に、該第1のナノスケール配線組と直交するように整列された第2のナノスケール配線組を転写するステップと、
で構成される製造プロセス。
【請求項１７】
さらに、ナノスケール配線の軸方向および半径方向にドーピングを行うステップを有することを特徴とする請求項16に記載のプロセス。
【請求項１８】
さらに、ナノスケール配線から半径方向にドープされた部分をエッチング除去するステップを有することを特徴とする請求項17に記載のプロセス。
【請求項１９】
さらに、ナノスケール配線内の遮断部をエッチング除去するステップを有することを特徴とする請求項16に記載のプロセス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明においては、ミクロンスケール（またはミクロスケール）という用語は、約０．１μｍから約２μｍの寸法を表す。ナノメートルスケール（またはナノスケール）という用語は、約０．１ｎｍから約５０ｎｍ（０．０５μｍ）の寸法を表すが、好ましい範囲は０．５ｎｍから５ｎｍである。
【特許文献１】米国特許第６，１２８，２１４  Ａ号明細書
【特許文献２】米国特許第６，２５６，７６７  Ｂ１号明細書
【特許文献３】米国特許第６，３１４，０１９  Ｂ１号明細書
【特許文献４】米国特許第６，３８３，７８４  Ｂ１号明細書
【特許文献５】米国特許第６，６８２，９５１  Ｂ１号明細書
【特許文献６】米国特許第６，７０６，４０２  Ｂ２号明細書
【特許文献７】米国特許公開第２００２／００２７８１９  Ａ１号明細書
【特許文献８】米国特許公開第２００２／０１７５３９０  Ａ１号明細書
【特許文献９】米国特許公開第２００３／００８９８９９  Ａ１号明細書
【特許文献１０】米国特許公開第２００３／０２００５２１  Ａ１号明細書
【特許文献１１】米国特許公開第２００３／０２０６４３６  Ａ１号明細書
【特許文献１２】米国特許公開第２００４／０１１３１３９  Ａ１号明細書
【特許文献１３】米国特許公開第２００４／０１１３１３８  Ａ１号明細書
【特許文献１４】国際公開公報ＷＯ０２／１０３７５３  Ａ２号明細書
【特許文献１５】国際公開公報ＷＯ０３／０６３２０８  Ａ２号明細書
【特許文献１６】国際公開公報ＷＯ２００４／０３４４６７  Ａ２号明細書
【特許文献１７】国際公開公報ＷＯ２００４／０６１８５９  Ａ２号明細書
【特許文献１８】国際公開公報ＷＯ２００４／０３４４６７  Ａ２号明細書
【特許文献１９】国際公開公報ＷＯ２００４／０６１８５９  Ａ２号明細書