【手続補正書】
【提出日】平成18年2月10日(2006.2.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  記憶キューからロードによってアクセスされる記憶データを転送するための方法であって、
前記記憶キュー内の第１の記憶キューエントリから前記ロードによってアクセスされる第１のバイトを選択するステップを含み、前記第１の記憶キューエントリに対応する第１の記憶は前記第１のバイトを更新するためにプログラム順序において最新であり、さらに
前記記憶キュー内の第２の記憶キューエントリから前記ロードによってアクセスされる第２のバイトを選択するステップを含み、前記第２の記憶キューエントリは前記第１の記憶キューエントリと異なり、前記第２の記憶キューエントリに対応する第２の記憶は前記第２のバイトを更新するためにプログラム順序において最新であり、また前記第２のバイトを選択する前記ステップは、前記第１のバイトを選択する前記ステップと独立である、方法。
【請求項２】  前記ロードに対応するロードアドレスの予め定められた数の最下位ビットによって定められる予め定められた範囲内の各バイトに対応するビットを有するロードビットベクトルを生成するステップをさらに含み、前記ビットは対応するバイトが前記ロードによってアクセスされるか否かを示し、さらに
前記第１の記憶に対応する第１の記憶アドレスの前記予め定められた数の最下位ビットによって定められる予め定められた範囲内の各バイトに対応するビットを有する第１の記憶ビットベクトルを生成するステップを含み、前記ビットは対応するバイトが前記第１の記憶によって更新されるか否かを示し、さらに
前記第２の記憶に対応する第２の記憶アドレスの前記予め定められた数の最下位ビットによって定められる予め定められた範囲内の各バイトに対応するビットを有する第２の記憶ビットベクトルを生成するステップを含み、前記ビットは対応するバイトが前記第２の記憶によって更新されるか否かを示す、請求項１に記載の方法。
【請求項３】  第１のバイトを選択する前記ステップは
前記ロードビットベクトル内の対応するビットを調べて前記第１のバイトが前記ロードによってアクセスされることを判定するステップと、
前記第１の記憶ビットベクトル内の対応するビットを調べて前記第１の記憶が前記第１のバイトを更新することを判定するステップとを含む、請求項２に記載の方法。
【請求項４】  前記予め定められた数の最下位ビットを除く前記ロードアドレスと前記第１の記憶アドレスとを比較するステップをさらに含み、前記第１のバイトを選択する
前記ステップは前記比較するステップに応答して行なわれる、請求項３に記載の方法。
【請求項５】  第２のバイトを選択する前記ステップは
前記ロードビットベクトル内の対応するビットを調べて前記第２のバイトが前記ロードによってアクセスされることを判定するステップと、
前記第２の記憶ビットベクトル内の対応するビットを調べて前記第２の記憶が前記第２のバイトを更新することを判定するステップとを含む、請求項４に記載の方法。
【請求項６】  前記予め定められた数の最下位ビットを除く前記ロードアドレスと前記第２の記憶アドレスとを比較するステップをさらに含み、前記第２のバイトを選択する前記ステップは前記比較するステップに応答して行なわれる、請求項５に記載の方法。
【請求項７】  前記第１の記憶キューエントリに前記第１の記憶ビットベクトルを記憶し、前記第２の記憶キューエントリに前記第２の記憶ビットベクトルを記憶するステップをさらに含む、請求項２に記載の方法。
【請求項８】  第１のバイトを選択する前記ステップおよび第２のバイトを選択する前記ステップと独立して前記記憶キューから前記ロードによってアクセスされる第３のバイトを選択するステップをさらに含む、請求項１に記載の方法。
【請求項９】  第３のバイトを選択する前記ステップは、前記第１の記憶が前記第３のバイトを更新するためにプログラム順序において最新であることを判定するステップに応答して前記第１の記憶キューエントリから前記第３のバイトを選択するステップを含む、請求項８に記載の方法。
【請求項１０】  第３のバイトを選択する前記ステップは、前記第２の記憶が前記第３のバイトを更新するためにプログラム順序において最新であることを判定するステップに応答して前記第２の記憶キューエントリから前記第３のバイトを選択するステップを含む、請求項８に記載の方法。
【請求項１１】  記憶アドレス命令演算を実行する際に前記第１の記憶キューエントリを割当てるステップをさらに含む、請求項１に記載の方法。
【請求項１２】  記憶データ命令演算を実行する際にデータを前記第１の記憶キューエントリに記憶するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】  前記記憶アドレス命令演算および前記記憶データ命令演算を単一の命令から導くステップをさらに含む、請求項１２に記載の方法。
【請求項１４】  データキャッシュにまだリタイアされていない記憶に対応するアドレスおよびデータを記憶するよう構成される記憶キューと、
前記記憶キューに結合されかつロードアドレスを受取るための転送論理とを含み、前記転送論理は、前記ロードアドレスに対応するロードによってアクセスされる複数のバイトの各々１つに対して独立に、前記記憶キューに記憶される前記記憶のどの１つが前記複数のバイトの前記１つの最新の更新であるかを判定するよう構成され、前記転送論理は前記記憶キュー内の１つの記憶から前記複数のバイトの少なくとも１つを選択し、かつ前記記憶キュー内の別の記憶から前記複数のバイトの別の少なくとも１つを選択するよう構成される、ロード／記憶ユニット。
【請求項１５】  前記記憶キューに結合され、かつ各記憶アドレスの複数の最下位ビットを受取るための第１のビットベクトルジェネレータをさらに含み、前記第１のビットベクトルジェネレータは前記各記憶アドレスに対応する記憶ビットベクトルを生成するよう構成され、前記記憶ビットベクトルの各ビットはバイトに対応し、そのバイトが前記記憶によって更新されるか否かを示し、前記ロード／記憶ユニットは前記記憶キューに前記記憶ビットベクトルを記憶するよう構成される、請求項１４に記載のロード／記憶ユニット。
【請求項１６】  前記転送論理に結合され、かつ前記ロードアドレスの複数の最下位ビットを受取るための第２のビットベクトルジェネレータをさらに含み、前記第２のビットベクトルジェネレータは前記ロードアドレスに対応するロードビットベクトルを生成するよう構成され、前記ロードビットベクトルの各ビットはバイトに対応し、そのバイトが前記ロードアドレスに対応するロードによってアクセスされるか否かを示す、請求項１５
に記載のロード／記憶ユニット。
【請求項１７】  前記転送論理は、前記ロードビットベクトルと、前記記憶ビットベクトルと、前記ロードアドレス（前記複数の最下位ビットを除く）および前記記憶アドレス（前記複数の最下位ビットを除く）の比較の結果とを調べて、前記ロードによってアクセスされる各バイトに対する最新の更新を判定するよう構成される、請求項１６に記載のロード／記憶ユニット。
【請求項１８】  １つまたはそれ以上のアドレス生成ユニットを含む少なくとも１つの実行コアを含み、前記アドレス生成ユニットはロードに対応するロードアドレスおよび記憶に対応する記憶アドレスを生成するよう構成され、さらに
前記実行コアに結合されるロード／記憶ユニットを含み、前記ロード／記憶ユニットはプロセッサ内で処理中の記憶に対する前記記憶アドレスおよび対応する記憶データを記憶するよう構成される記憶キューを含み、前記ロード／記憶ユニットは前記ロードに対応する記憶データが前記記憶キューに記憶されているときに、前記ロードアドレスを受取って前記記憶キューから前記ロードに対応する記憶データを転送するよう構成され、前記ロード／記憶ユニットは前記記憶キュー内の特定の記憶を選択し、そこから特定のロードによってアクセスされる各バイトに対してバイトごとに基づいて独立にデータを転送するよう構成される、プロセッサ。
【請求項１９】  前記実行コアは記憶データを前記ロード／記憶ユニットに届けるよう構成される記憶データユニットをさらに含む、請求項１８に記載のプロセッサ。
【請求項２０】  前記記憶データユニットは記憶データ命令演算を実行するステップに応答して記憶データを届けるよう構成される、請求項１９に記載のプロセッサ。
【請求項２１】  前記１つまたはそれ以上のアドレス生成ユニットは、記憶アドレス命令演算に応答して前記記憶アドレスを生成するよう構成される記憶アドレス生成ユニットを含む、請求項２０に記載のプロセッサ。
【請求項２２】  前記プロセッサは前記記憶アドレス命令演算および前記記憶データ命令演算を同じ命令から導くよう構成される、請求項２０に記載のプロセッサ。
【請求項２３】  前記ロード／記憶ユニットに結合される第２の実行コアをさらに含み、前記第２の実行コアは１つまたはそれ以上のアドレス生成ユニットを含み、前記アドレス生成ユニットはロードに対応するロードアドレスおよび記憶に対応する記憶アドレスを生成するよう構成される、請求項１８に記載のプロセッサ。
【請求項２４】  前記実行コアおよび前記ロード／記憶ユニットに結合されるデータキャッシュをさらに含み、前記データキャッシュは前記記憶キュー中に前記データがないことに応答して前記特定のロードによってアクセスされるデータを与えるよう構成される、請求項１８に記載のプロセッサ。
【請求項２５】  前記ロード／記憶ユニットは前記特定の記憶に対応する記憶ビットベクトルを生成するよう構成され、前記記憶ビットベクトルの各ビットはバイトに対応し、そのバイトが前記特定の記憶によって更新されるか否かを示し、前記ロード／記憶ユニットは前記記憶キューに前記記憶ビットベクトルを記憶するよう構成される、請求項１８に記載のプロセッサ。
【請求項２６】  前記ロード／記憶ユニットは前記特定のロードに対応するロードビットベクトルを生成するよう構成され、前記ロードビットベクトルの各ビットはバイトに対応し、そのバイトが前記特定のロードによってアクセスされるか否かを示す、請求項２５に記載のプロセッサ。