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　特願２００１−　８０３２６「半導体メモリ装置の製造方法」拒絶査定不服審判事件〔平成１３年１０月２６日出願公開、特開２００１−２９８１６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年３月２１日（パリ条約による優先権主張２０００年４月３日、大韓民国）の出願であって、平成２０年６月１２日付けで拒絶理由が通知され、同年９月１６日に意見書及び手続補正書が提出されたところ、平成２１年７月２２日付けで拒絶査定がなされた。
　これに対し、同年１２月１日に拒絶査定不服審判がされるとともに、同日付けで手続補正書が提出され、その後、平成２３年２月９日付けで審尋がなされ、同年５月２３日に回答書が提出された。
　
第２　平成２１年１２月１日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］
　平成２１年１２月１日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、補正前の明細書の特許請求の範囲の請求項１〜７（平成２０年９月１６日に提出された手続補正書により補正された明細書の特許請求の範囲の請求項１〜７）を、補正後の明細書の特許請求の範囲の請求項１〜４と補正するものであり、そのうちの補正前後の請求項１の記載は次のとおりである。
　
（補正前）
「【請求項１】　（ａ）シリコン基板の表面内にフィールド領域を形成して、セルアレイ領域と周辺回路領域を限定するステップと、
　（ｂ）前記セルアレイ領域上に一定の間隔を有する複数のワードラインを形成し、前記一定間隔による空間内を、後に形成されるビットラインとキャパシタにそれぞれ連結するために、基板のシリコンを成長させたエレベーテッドシリコンで満たすステップと、
　（ｃ）前記セルアレイ領域と周辺回路領域内の露出した全表面を平坦化させるステップと、
　（ｄ）前記平坦化した表面上にビットラインコンタクトホールを形成せずにビットラインを形成するステップ、そして、
　（ｅ）前記ビットラインを互いに絶縁させるために、前記ビットラインの側壁に絶縁側壁スペーサを形成するステップを備えることを特徴とする半導体メモリ装置の製造方法。」
　
（補正後）
「【請求項１】　（ａ）シリコン基板の表面内にフィールド領域を形成して、セルアレイ領域と周辺回路領域を限定するステップと、
　（ｂ）前記セルアレイ領域上に一定の間隔を有する複数のワードラインを形成し、前記一定間隔による空間内に、後に形成されるビットラインとキャパシタにそれぞれ連結するために、基板のシリコンを成長させたエレベーテッドシリコンで満たすステップと、
　（ｃ）前記セルアレイ領域と周辺回路領域内の露出した全表面を平坦化させるステップと、
　（ｄ）前記平坦化した表面上にビットラインコンタクトホールを形成せずにビットラインを形成するステップ、そして、
　（ｅ）前記ビットラインを互いに絶縁させるために、前記ビットラインの側壁に絶縁側壁スペーサを形成するステップ
　を備え、
　前記ステップ（ｅ）の後、
　前記ビットラインを含む露出した全表面上に絶縁層を形成するステップ、
　キャパシタノードを形成するために、前記絶縁層上にフォトリソグラフィー工程及びエッチング工程を順に行い、前記絶縁層のうち不必要な部分を除去するステップ、
　前記絶縁層の不必要な部分が除去された領域に半導体層を成長させるステップ、そして、
　前記半導体層上に化学機械ポリシング工程を行い、その結果表面を平坦化させるステップ
　を更に備え、
　前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる
　ことを特徴とする半導体メモリ装置の製造方法。」
　
２　本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「前記一定間隔による空間内を」を、「前記一定間隔による空間内に」とする。
［補正事項２］
　補正前の請求項１に、「前記ステップ（ｅ）の後、　前記ビットラインを含む露出した全表面上に絶縁層を形成するステップ、　キャパシタノードを形成するために、前記絶縁層上にフォトリソグラフィー工程及びエッチング工程を順に行い、前記絶縁層のうち不必要な部分を除去するステップ、　前記絶縁層の不必要な部分が除去された領域に半導体層を成長させるステップ、そして、　前記半導体層上に化学機械ポリシング工程を行い、その結果表面を平坦化させるステップ　を更に備え、　前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる」との記載を付加する補正をする。
［補正事項３］
　補正前の請求項５、６、及び７を削除する。
　
　以下、補正事項１ないし３について検討する。
ア　補正事項１について
　補正事項１は、「前記一定間隔による空間内を、…エレベーテッドシリコンで満たす」を「前記一定間隔による空間内に、…エレベーテッドシリコンで満たす」とするものであり、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当するといえるから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１が、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
イ　補正事項２について
　補正事項２は、補正前の請求項１における「（ｅ）前記ビットラインを互いに絶縁させるために、前記ビットラインの側壁に絶縁側壁スペーサを形成するステップ」について、「前記ステップ（ｅ）の後、　前記ビットラインを含む露出した全表面上に絶縁層を形成するステップ、　キャパシタノードを形成するために、前記絶縁層上にフォトリソグラフィー工程及びエッチング工程を順に行い、前記絶縁層のうち不必要な部分を除去するステップ、　前記絶縁層の不必要な部分が除去された領域に半導体層を成長させるステップ、そして、　前記半導体層上に化学機械ポリシング工程を行い、その結果表面を平坦化させるステップ　を更に備え、　前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる」という構成を追加して、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項２により追加された構成は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書又は図面をまとめて「当初明細書等」という。）の請求項７並びに段落【００５８】及び段落【００６５】ないし【００６８】に記載されており、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
ウ　補正事項３について
　補正事項３は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項３が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
エ　補正の目的の適否及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について検討する。 
　
（２）独立特許要件について
ア　本件補正後の発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記「１　本件補正の内容」の「（補正後）」の箇所に記載したとおりのものである。
　
イ　刊行物に記載された発明
（ア）原査定の拒絶の理由に引用された、本願の優先日前に日本国内において頒布された刊行物である特開平９−３２１２４７号公報（以下「刊行物１」という。）には、「半導体集積回路の製造方法」（発明の名称）に関して、図１ないし図５８とともに以下の事項が記載されている（下線は当審で付加したもの。以下同じ。）。
　
「【０００２】
【従来の技術】近年の大容量ＤＲＡＭに代表されるＬＳＩは、高集積化、高速化、高機能化が進むにつれて、それを実現するための製造プロセスが複雑化していることから、工程数の増加によるコスト増が深刻な問題となっている。またこれに伴い、半導体基板上に絶縁膜や導電膜を７００〜９００℃の温度で堆積する回数も増え、浅接合の実現によるＭＩＳＦＥＴの高性能化を達成することが困難になっている。さらに、微細化に伴う配線抵抗の増大も高速化の障害となっている。」
「【００１２】（実施の形態１）本実施の形態は、メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子（キャパシタ）を配置するスタックド・キャパシタ(stacked capacitor) 構造のメモリセルを備えたＤＲＡＭの製造方法に適用したものである。
【００１３】このＤＲＡＭを製造するには、まず図１に示すように、比抵抗１０Ω・cm程度の
ｐ
- 
型単結晶シリコンからなる半導体基板１
【００１４】次に、
図２に示すように、
フィールド酸化膜２を形成する
「【００１６】次に、
図４に示すように、
ゲート電極８Ａ（ワード線ＷＬ）
を形成する
「【００２０】次に、図８に示すように、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部にプラズマＣＶＤ法を用いて膜厚５００nm程度の
酸化シリコン膜１６を
堆積し、続いて
その表面を平坦化した後、
メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の上部に接続孔１７、１８を形成
「【００２３】次に、図９に示すように、
接続孔１７〜２２の内部にチタンナイトライド（ＴｉＮ）とＷの積層膜で構成されたプラグ２３を埋め込む
このプラグ２３は
ＴｉＮ膜を
堆積し、続いて
Ｗ膜を
堆積した後、このＷ膜とＴｉＮ膜とをエッチバックして形成する
「【００２５】
次に、図１０に示すように、酸化シリコン膜１６の上部にビット線ＢＬ
1
,ＢＬ
2 
と周辺回路の配線２４Ａ、２４Ｂとを形成する
「【００２６】ビット線ＢＬ1 は、前記接続孔１７を通じてメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方（ｎ型半導体領域１１）と電気的に接続される。…」
「【００２８】次に、図１１に示すように、
ビット線ＢＬ
1
,ＢＬ
2
 
の側壁にサイドウォールスペーサ２６を形成する
窒化シリコン膜
【００２９】次に、図１２に示すように、
ビット線ＢＬ
1
,ＢＬ
2 
と配線２４Ａ、２４Ｂのそれぞれの上部に
酸化シリコン膜２７を
堆積し、続いてこの酸化シリコン膜２７を化学的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化
フォトレジストをマスクにして酸化シリコン膜２７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１８の上部に接続孔２８を形成
「【００３１】次に、図１３に示すように、
接続孔２８の内部にＷのプラグ３０を埋め込んだ
接続孔２８の上部に情報蓄積用容量素子の蓄積電極（下部電極）３２
　
（イ）図１〜１６には、「本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図」が示されている。
　図１において、半導体基板１において、「メモリアレイ」領域と「周辺回路」領域とが左側の領域と右側の領域として形成されていることが見てとれる。
　図２において、「メモリアレイ」領域と「周辺回路」領域との間の半導体基板１の表面内に形成された「フィールド酸化膜２」（左から３番目の「フィールド酸化膜２」）が見てとれる。
　図４において、「メモリアレイ」領域に、間隔を有する複数のメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）が形成されていることが見てとれる。
　図８において、半導体基板１の全表面上に形成され、接続孔１７〜２２を有する酸化シリコン膜１６が見てとれ、接続孔１７はゲート電極８Ａ間に形成されており、接続孔１８はゲート電極８Ａとワード線ＷＬの間に形成されていることが見てとれる。
　図９において、半導体基板１上において、プラグ２３の表面と酸化シリコン膜１６の表面とが平坦であることが見てとれる。
　図１３において、接続孔１７、接続孔１８に埋め込まれたプラグ２３は、それぞれビット線ＢＬ1、情報蓄積用容量素子の蓄積電極３２に連結されていること、及び、プラグ３０の表面と酸化シリコン膜２７の表面とが平坦であることが見てとれる。
　
　以上、図１〜１６を参酌してまとめると、刊行物１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「（ａ）メモリアレイ領域と周辺回路領域との間のｐ- 型単結晶シリコンからなる半導体基板１の表面内にフィールド酸化膜２を形成するステップと、
（ｂ）半導体基板１における前記メモリアレイ領域上に間隔を有する複数のメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成し、半導体基板１の全表面上に酸化シリコン膜１６を堆積し、続いてその表面を平坦化した後、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の上部に接続孔１７、１８を形成し、接続孔１７、１８の内部にチタンナイトライド（ＴｉＮ）膜を堆積し、続いてＷ膜を堆積した後、このＷ膜とＴｉＮ膜とをエッチバックしてプラグ２３を形成するステップと、
（ｃ）次に、酸化シリコン膜１６の上部にビット線ＢＬ1、ＢＬ2 と周辺回路の配線２４Ａ、２４Ｂとを形成するステップ、そして、
（ｄ）ビット線ＢＬ1、ＢＬ2 の側壁に窒化シリコン膜からなるサイドウォールスペーサ２６を形成するステップ
　を備え、
　前記ステップ（ｄ）の後、
　ビット線ＢＬ1、ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの上部に酸化シリコン膜２７を堆積し、続いてこの酸化シリコン膜２７を化学的機械研磨法で研磨してその表面を平坦化するステップ、
　フォトレジストをマスクにして酸化シリコン膜２７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１８の上部に接続孔２８を形成するステップ、
　酸化シリコン膜２７の上部にＷ膜を堆積した後、このＷ膜をエッチバックすることにより、接続孔２８の内部にＷのプラグ３０を埋め込んだ後、接続孔２８の上部に情報蓄積用容量素子の蓄積電極（下部電極）３２を形成するステップ
を更に備えるメモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたＤＲＡＭの製造方法。」
　
ウ　対比
　補正発明と引用発明とを対比する。
ａ　引用発明の「ｐ- 型単結晶シリコンからなる半導体基板１」、「『ｐ- 型単結晶シリコンからなる半導体基板１』における『周辺回路領域』」、及び「フィールド酸化膜２」は、それぞれ補正発明の「シリコン基板」、「周辺回路領域」、及び「フィールド領域」に相当する。
　引用発明は、「メモリセル」を備えたＤＲＡＭの製造方法であるから、引用発明の「『ｐ- 型単結晶シリコンからなる半導体基板１』における『メモリアレイ領域』」は、「セルアレイ領域」に相当する。
　また、引用発明の「メモリアレイ領域と周辺回路領域との間のｐ- 型単結晶シリコンからなる半導体基板１の表面内にフィールド酸化膜２を形成するステップ」は、「半導体基板１におけるメモリアレイ領域と周辺回路領域を限定するステップ」であることが明らかであるから、引用発明の当該ステップは、補正発明の「シリコン基板の表面内にフィールド領域を形成して、セルアレイ領域と周辺回路領域を限定するステップ」に相当する。
　
ｂ　引用発明の「メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）」、「ビット線ＢＬ1」、及び「情報蓄積用容量素子」は、それぞれ補正発明の「ワードライン」、「ビットライン」、及び「キャパシタ」に相当する。
　
ｃ　引用発明の「窒化シリコン膜からなるサイドウォールスペーサ２６」、「酸化シリコン膜２７」、及び「メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたＤＲＡＭ」は、それぞれ補正発明の「絶縁側壁スペーサ」、「絶縁層」、及び「半導体メモリ装置」に相当する。
　
ｄ　刊行物１の図８を参酌すると、接続孔１７、１８は、「ワード線（ＷＬ）の有する間隔による空間」であるといえるから、引用発明のステップ（ｂ）は、「複数のゲート電極８Ａ（ワード線ＷＬ）の有する間隔による空間」内に、ＴｉＮ膜とＷ膜を堆積するステップであるといえる。
　また、上記のとおり、刊行物１の図１３において、接続孔１７、接続孔１８に埋め込まれたプラグ２３は、それぞれビット線ＢＬ1、情報蓄積用容量素子の蓄積電極３２に連結されていることが見てとれるから、引用発明のステップ（ｂ）は、「後に形成されるビット線ＢＬ1と情報蓄積用容量素子にそれぞれ連結する」ために、ＴｉＮ膜とＷ膜を堆積するステップであるといえる。
　また、引用発明において、「ＴｉＮ膜とＷ膜」は「導電性部材」であることは明らかであり、補正発明において、「エレベーテッドシリコン」は「後に形成されるビットラインとキャパシタにそれぞれ連結するため」の部材であるから「導電性部材」であることは明らかである。したがって、補正発明の「エレベーテッドシリコン」と引用発明の「ＴｉＮ膜とＷ膜」とは「導電性部材」である点で共通する。
　よって、補正発明の「（ｂ）前記セルアレイ領域上に一定の間隔を有する複数のワードラインを形成し、前記一定間隔による空間内に、後に形成されるビットラインとキャパシタにそれぞれ連結するために、基板のシリコンを成長させたエレベーテッドシリコンで満たすステップ」と、引用発明の上記ステップ（ｂ）とは、「前記セルアレイ領域上に間隔を有する複数のワードラインを形成し、前記間隔による空間内に、後に形成されるビットラインとキャパシタにそれぞれ連結するために、導電性部材で満たすステップ」である点で一致する。
　
ｅ　刊行物１の段落【００２５】の上記記載事項及び図１０を参酌すると、引用発明の「（ｃ）酸化シリコン膜１６の上部にビット線ＢＬ1、ＢＬ2 と周辺回路の配線２４Ａ、２４Ｂとを形成するステップ」は、「半導体基板１のメモリアレイ領域と周辺回路領域内の露出した表面上にビット線コンタクトホールを形成せずにビット線ＢＬ1、ＢＬ2 と周辺回路の配線２４Ａ、２４Ｂとを形成するステップ」であるといえるから、補正発明の「（ｄ）前記平坦化した表面上にビットラインコンタクトホールを形成せずにビットラインを形成するステップ」と、引用発明の当該ステップ（ｃ）とは、「前記セルアレイ領域と周辺回路領域内の露出した表面上にビットラインコンタクトホールを形成せずにビットラインを形成するステップ」である点で共通する。
　
ｆ　引用発明において、絶縁側壁スペーサ（「窒化シリコン膜からなるサイドウォールスペーサ２６」）は、「窒化シリコン」すなわち「絶縁体」からなるスペーサであるから、ビットライン間を絶縁する機能を当然に担っており、絶縁側壁スペーサの形成は「ビットラインを互いに絶縁させるため」に行われると解される。
　したがって、補正発明と引用発明とは、「前記ビットラインを互いに絶縁させるために、前記ビットラインの側壁に絶縁側壁スペーサを形成するステップ」を備える点で一致する。
　
ｇ　刊行物１の図１２を参酌すると、引用発明の「ビット線ＢＬ1、ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの上部に酸化シリコン膜２７を堆積し、続いてこの酸化シリコン膜２７を化学的機械研磨法で研磨してその表面を平坦化するステップ」において、「ビット線ＢＬ1、ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの上部」は「ビット線ＢＬ1、ＢＬ2 を含む露出した全表面上」に相当するといえるから、補正発明と引用発明とは、「前記ビットラインを含む露出した全表面上に絶縁層を形成するステップ」を備える点で一致する。
　
ｈ　刊行物１の段落【００３１】の上記記載事項及び図１３を参酌すると、引用発明の「フォトレジストをマスクにして酸化シリコン膜２７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１８の上部に接続孔２８を形成するステップ」に関して、接続孔２８は情報蓄積用容量素子の蓄積電極に連結するためのプラグ２３を埋め込むための接続孔であるから、当該ステップは「キャパシタノードを形成するため」のステップであるとともに、「酸化シリコン膜２７のうち不必要な部分を除去する」ステップであるといえることは明らかである。また、「フォトレジストをマスクにして酸化シリコン膜２７をエッチングする」ことは、「酸化シリコン膜２７上にフォトリソグラフィー工程及びエッチング工程を順に行う」ことにほかならない。
　したがって、引用発明の当該ステップは、補正発明の「キャパシタノードを形成するために、前記絶縁層上にフォトリソグラフィー工程及びエッチング工程を順に行い、前記絶縁層のうち不必要な部分を除去するステップ」に相当する。
　
ｉ　引用発明において、「Ｗ膜」は「導電性部材」であることは明らかである。また、補正発明において、「半導体層」を成長させる領域は「前記絶縁層の不必要な部分が除去された領域」であり、当該領域は「キャパシタノードを形成するため」に除去された領域であるから、当該「半導体層」が「導電性部材」であることは明らかである。したがって、補正発明の「半導体層」と引用発明の「Ｗ膜」とは、「導電性部材」である点で共通する。
　よって、補正発明の「前記絶縁層の不必要な部分が除去された領域に半導体層を成長させるステップ」と、引用発明の「酸化シリコン膜２７の上部にＷ膜を堆積した後、このＷ膜をエッチバックすることにより、接続孔２８の内部にＷのプラグ３０を埋め込んだ後、接続孔２８の上部に情報蓄積用容量素子の蓄積電極（下部電極）３２を形成するステップ」とは、「前記絶縁層の不必要な部分が除去された領域に導電性部材を形成するステップ」である点で一致する。
　
　したがって、両者は、
「（ａ）シリコン基板の表面内にフィールド領域を形成して、セルアレイ領域と周辺回路領域を限定するステップと、
　（ｂ）前記セルアレイ領域上に間隔を有する複数のワードラインを形成し、前記間隔による空間内に、後に形成されるビットラインとキャパシタにそれぞれ連結するために、導電性部材で満たすステップと、
　（ｃ）前記セルアレイ領域と周辺回路領域内の露出した表面上にビットラインコンタクトホールを形成せずにビットラインを形成するステップ、そして、
　（ｄ）前記ビットラインを互いに絶縁させるために、前記ビットラインの側壁に絶縁側壁スペーサを形成するステップ
　を備え、
　前記ステップ（ｄ）の後、
　前記ビットラインを含む露出した全表面上に絶縁層を形成するステップ、
　キャパシタノードを形成するために、前記絶縁層上にフォトリソグラフィー工程及びエッチング工程を順に行い、前記絶縁層のうち不必要な部分を除去するステップ、
　前記絶縁層の不必要な部分が除去された領域に導電性部材を形成させるステップ
　を更に備える半導体メモリ装置の製造方法。」の点で一致し、以下の５点で相違する。
　
＜相違点１＞
　ステップ（ｂ）における複数のワードラインの形成について、補正発明では「一定の間隔を有する複数のワードライン」を形成するのに対し、引用発明では「間隔を有する複数のワードライン」を形成しており、当該「間隔」が「一定の間隔」であるか特定されていない点。
　
＜相違点２＞
　ステップ（ｂ）における「後に形成されるビットラインとキャパシタにそれぞれ連結するために、導電性部材」で満たすことについて、補正発明は、「基板のシリコンを成長させたエレベーテッドシリコン」で満たすものであるのに対し、引用発明では、「ＴｉＮ膜を堆積し、続いてＷ膜」を堆積しており、「ＴｉＮ膜とＷ膜」で満たすものである点。
　
＜相違点３＞
　補正発明は、「（ｃ）前記セルアレイ領域と周辺回路領域内の露出した全表面を平坦化させるステップ」を備え、ステップ（ｄ）のビットラインを形成するステップでは、「前記平坦化した表面上」にビットラインを形成しているが、引用発明では当該平坦化させるステップについて特定されていない点。
　
＜相違点４＞
　前記絶縁層の不必要な部分が除去された領域に導電性部材を形成させるステップが、補正発明では、「半導体層を成長させる」ステップであり、且つ、「前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる」ものであるのに対し、引用発明では、「Ｗ膜を堆積」させるステップである点。
　
＜相違点５＞
　補正発明は、「前記半導体層上に化学機械ポリシング工程を行い、その結果表面を平坦化させるステップ」を更に備えるのに対し、引用発明では、その点について特定されていない点。
　
エ　判断
　上記相違点１ないし相違点５について検討する。
（ア）相違点１について
　一般に、メモリを製造する当たり、同一方向に多数存在しているワード線やビット線の間隔を同じとすることは、例えば、下記周知例１にも記載されているように、当業者における慣用技術であるから、引用発明において、「メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）」が有する間隔を「一定の間隔」とすることは当業者であれば適宜なし得たことである。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（ａ）周知例１：特開平６−２０４４３２号公報
「【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダム・アクセス・メモリの製造方法に関し、特に二重キャパシタプレートセル構造を有するＤＲＡＭの製造方法に関する。」
「【００１１】
【実施例】本発明の一実施例によるＤＲＡＭの製造方法を図９乃至図２０を参照して説明する。図９は本発明によるＤＲＡＭのレイアウト図である。図１０〜図２０は本発明によるＤＲＡＭの製造工程を示した横断面図である。まず、図１０に示すように、半導体基板２１上に一定間隔をおいて素子領域を定義するために、２つのフィールド絶縁膜２２が部分酸化法により形成される。ここで、フィールド絶縁膜２２は部分酸化工程（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）により形成された酸化膜である。フィールド絶縁膜２２を含む半導体基板２１の全ての表面上に熱的に第１絶縁膜が成長され、この第１絶縁膜の表面上に第１導電体と第２絶縁膜とが順次に化学蒸着法（ＣＶＤ）により形成される。あたえたマスクを利用して上記第１熱的絶縁膜と第１導電体および第２ＣＶＤ絶縁膜には、フォトリソグラフィ工程とエッチング工程とからなるパターニング工程が行われる。したがって、
素子領域
上には
２個ずつのワードラインが一定間隔をおいて形成される
　
（イ）相違点２及び相違点４について
　相違点４は相違点２に関連するので、相違点２及び相違点４について、分けずに以下で検討する。
　ＭＩＳＦＥＴの上部に容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたＤＲＡＭの製造方法であって、セルアレイ領域上に間隔を有する複数のワードラインを形成し、前記間隔による空間内に、後に形成されるビットラインとキャパシタにそれぞれ連結するために、導電性部材で満たすステップを備えるＤＲＡＭの製造方法において、当該導電性部材で満たすステップとして、基板のシリコンを成長させたエレベーテッドシリコンで満たすステップを備えるとともに、絶縁層を形成するステップ、キャパシタノードを形成するために、前記絶縁層の不必要な部分が除去された領域に、前記エレベーテッドシリコンから半導体層を成長させるステップを更に備える製造方法は周知技術であり、以下の周知例２〜４に記載されている。
　
（ａ）周知例２：特開平２−１４３４５６号公報
「本発明は一ケのＭＯＳトランジスタと一ケのコンデンサよりなる
ダイナミック型メモリ（ＤＲＡＭ）セルに関し、特にコンデンサをトランジスタ上に積層した積層型メモリセルの製造方法
「第２図（ａ），（ｂ）は第２の実施例を説明するための工程順に配置した半導体チップの断面図である。
　第１の実施例ではビット線コンタクト孔を埋める埋め込み導体を必要とした。第２の実施例は、コンタクトの孔埋めも選択エピタキシャル成長で行い、かつ容量部と同時に形成する方法である。セルフアラインコンタクトのためにサイドウォール２０７を形成し、ｎ＋層２０８を形成するまでの工程は第１の実施例と同一である。次に第２図（ａ）に示すように、
ビット線コンタクト孔２０９部と容量コンタクト孔部２１０部に同時に選択エピタキシャル成長によるエピタキシャルシリコン膜２２０ａ，２２０ｂを形成する
ビッ線コンタクト孔部にのみマスク酸化シリコン膜２２１で覆い、シリコンの選択成長を再度行いエピタキシャルシリコン膜２２２を形成
　
（ｂ）周知例３：特開平３−４９２５９号公報
「（発明が解決しようとする課題）　
　このように従来の
積層型メモリセル構造のＤＲＡＭ
「実施例５
　また、本発明の第５の実施例として、成長層９の表面積が小さく、キャパシタ容量として不充分である場合に、キャパシタ容量を増大させるためのメモリ構造について説明する。
　この例では、第１３図(ａ)乃至第１３図(ｃ)に示すように
選択成長法によって形成したシリコン成長層９上をいったん絶縁膜２１でおおったのち、上記成長層の一部を露出させ、再び成長を行なう
　…
　上記実施例と同様にして第１４図に示すようにゲート電極５の上までのりあげゲート電極５の一部を覆うようにシリコン成長層を形成する。…。
　こののち、第１５図に示すように、…。そして、ストレージ・ノード側のシリコン成長層上にコンタクト１２を形成し、
再び、シリコン選択成長を行いシリコン成長層９´を形成
　
（ｃ）周知例４：特開平１１−１３５７４０号公報
「【００１０】
【発明の実施の形態】以下、本発明の実施形態の一例として、キャパシタを備えたＤＲＡＭ構成の記憶素子と、エレベーテットソース／ドレイン（以下、Ｓ／Ｄと記す）を備えた論理素子とを同一基板上に混載してなる半導体装置の製造方法を、図面に基づいて説明する。」
「【００２２】次に、
Ｐ（リン）を含有するシリコン膜２１を、接続孔１９内を埋め込む状態で酸化シリコン膜１８上に成膜する
「【００２３】次に、上記シリコン膜２１を全面エッチバックし、接続孔１９内にのみこのシリコン膜２１を残す。
接続孔１９内に残ったシリコン膜２１部分のうちの一方は、記憶領域１１ａに形成される記憶素子のプラグ２１ａになり、他方は当該記憶素子のキャパシタの下部電極下層２１ｂになる
「【００２４】次いで、図１（３）に示すように、酸化シリコン膜（１８）を全面エッチバックし、窒化シリコン膜１７を露出させる。この全面エッチバックは、図１（２）を用いて説明した接続孔１９を形成する際のドライエッチングと同様の条件によって行う。」
「【００２６】
次に、
ビット線２４ａを形成
【００２７】
その後、
酸化シリコン膜２５を形成
【００２８】次に、図２（１）に示すように、酸化シリコン膜２５上に、新たに膜厚１００ｎｍの
酸化シリコン膜２６を成膜
酸化シリコン膜２６及び酸化シリコン膜２５をパターニング
記憶領域１１ａにおいては下部電極下層２１ｂを露出
「【００２９】
その後、
記憶領域１１ａにおける下部電極下層２１ｂ上
にシリコンを選択成長させてシリコン層２７を形成する
上記選択成長においては、下地の結晶状態を引き継いでシリコンが成長するため、論理領域１１ｂの基板１１上におけるシリコン層２７部分は単結晶シリコンになる
　
　引用発明のＤＲＡＭの製造方法及び周知例２〜４に記載の半導体メモリ素子の製造方法は、いずれもＭＩＳＦＥＴの上部に容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたＤＲＡＭの製造方法である点で共通する。
　
　しかも、周知例４には、接続孔１９内にＰ（リン）を含有するシリコン膜２１を成膜した後エッチバックして記憶素子のプラグ２１ａ及び記憶素子のキャパシタの下部電極２１ｂを形成し、次に、ビット線２４ａを形成し、その後、酸化シリコン膜２５及び酸化シリコン膜２６を形成し、前記酸化シリコン膜２６及び酸化シリコン膜２５をパターニングして、記憶領域１１ａにおいて下部電極下層２１ｂを露出させ、その後、下部電極下層２１ｂ上に下地の結晶状態を引き継いでシリコンを選択成長させてシリコン層２７を形成する旨が記載されている。
　また、周知例４の段落【００２４】及び【００２６】並びに図１（３）、（４）を参酌すると、周知例４に記載のビット線２４ａを形成する工程は「ビットラインコンタクトホールを形成せずビットラインを形成する」ことに対応するものである。
　したがって、周知例４には、シリコン膜を成膜するステップと、ビットラインコンタクトホールを形成せずにビットラインを形成するステップを備え、その後、絶縁層を形成するステップと、前記絶縁層のうち一部分を除去するステップ、前記絶縁層の除去された部分に半導体層を成長させるステップを更に備え、前記半導体層を成長させるステップは、成膜させた前記シリコン膜から半導体層を成長させるものであるＤＲＡＭの製造方法が開示されているといえる。
　
　したがって、引用発明において、周知例２〜４の記載を参酌し、「接続孔１７、１８の内部にチタンナイトライド（ＴｉＮ）膜を堆積し、続いてＷ膜を堆積」することを、補正発明のように「基板のシリコンを成長させたエレベーテッドシリコン」で満たすものに換えるとともに、ビット線ＢＬ1を形成するステップの後にプラグ３０を形成するために行われる「酸化シリコン膜２７の上部にＷ膜を堆積」することを、補正発明のように「半導体層を成長させる」ステップであり、且つ、「前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる」ものに換えることは当業者であれば適宜なし得ることである。
　よって、相違点２及び相違点４はいずれも当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）相違点３について
　刊行物１の段落【００２０】及び【００２３】の上記記載事項から、酸化シリコン膜１６の表面を平坦化した後、接続孔１７、１８の内部にＴｉＮ膜を堆積し、続いてＷ膜を堆積した後、エッチバックしてプラグ２３を形成し、次に、酸化シリコン膜１６の上部にビットラインＢＬ1を形成しており、また、上記「（２）イ」に記載したとおり、図９において、プラグ２３の表面と酸化シリコン膜１６の表面とが平坦であることが見てとれる。
　しかも、メモリセル選択用ＭＩＳＦＥＴの上部に容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたＤＲＡＭの製造方法において、ビットライン上方にさらに層を形成する工程、あるいは開孔、配線工程などのビットライン形成に続く工程を考慮すると、ビットラインの形成は平坦な表面上に行うことが望ましいことは明らかである。
　したがって、引用発明も補正発明のように、ビットラインを形成するステップの前に、「前記セルアレイ領域と周辺回路領域内の露出した全表面を平坦化させるステップ」と、「『前記平坦化した表面上』にビットラインを形成するステップ」を備えているものと認められるから、相違点３は実質的なものではない。
　また、仮に相違点３が実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（エ）相違点５について
　引用発明は、「酸化シリコン膜２７を堆積し、続いてこの酸化シリコン膜２７を化学的機械研磨法で研磨してその表面を平坦化するステップ」と「酸化シリコン膜２７の上部にＷ膜を堆積した後、このＷ膜をエッチバックすることにより、接続孔２８の内部にＷのプラグ３０を埋め込」むステップを更に備えており、また、上記「（２）イ」に記載したとおり、刊行物１の図１３において、プラグ３０の表面と酸化シリコン膜２７の表面とが平坦であることが見てとれる。
　そして、上記「（イ）相違点２及び相違点４について」で検討したように、引用発明において、周知技術に基づき、「前記半導体層を成長させるステップは、前記ステップ（ｂ）で成長させた前記エレベーテッドシリコンから前記半導体層を成長させる」ものに換えることを採用するならば、上記の検討に基づくと、当該半導体層の表面を平坦化させることが望ましいことは明らかであるといえる。
　したがって、引用発明も補正発明のように、「前記半導体層上に化学機械ポリシング工程を行い、その結果表面を平坦化させるステップ」を備えているものと認められるから、相違点５は実質的なものではない。
 また、仮に相違点５が実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（オ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点５は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　以上のとおり、補正発明が特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、請求項１についての補正を含む本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
 
第３　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、平成２０年９月１６日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
第４　刊行物に記載された発明 
　刊行物１に記載されている事項及び刊行物１に記載された発明（引用発明）は、「第２　２（２）イ　刊行物に記載された発明」に記載したとおりである。 
 　 
第５　対比 
　本願発明と引用発明とを対比すると、両者の一致点は、「第２　２（２）ウ　対比」に記載のとおりであり、両者は、相違点１〜相違点３の点で相違する。
 　 
第６　当審の判断 
　以下、相違点について検討すると、相違点１〜相違点３については、それぞれ「第２　２（２）エ　判断」における「（ア）相違点１について」、「（イ）相違点２及び相違点４について」、及び「（ウ）相違点３について」で検討したとおりである。 
 
　したがって、本願発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
 　 
第７　むすび 
　以上のとおりであるから、本願は、請求項２ないし請求項７に係る発明について検討するまでもなく、拒絶をすべきものである。 
　よって、結論のとおり審決する。