【手続補正書】
【提出日】平成18年10月17日(2006.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンピュータシステムであって、
フロントサイドバスを与える少なくとも１つのマイクロプロセッサと、
前記フロントサイドバスに結合されたメモリコントローラとを備え、前記メモリコントローラはコンピュータシステムクラスタ化ハブに結合された第２のバスを備え、前記メモリコントローラはさらにメモリバスおよび適応プロセッサポートに結合され、前記コンピュータシステムはさらに、
前記メモリバスに結合されたメモリブロックと、
前記適応プロセッサポートに結合された適応プロセッサとを備え、前記少なくとも１つのマイクロプロセッサと前記適応プロセッサとのメモリ帯域幅および待ち時間が等しくなる、コンピュータシステム。
【請求項２】
前記コンピュータシステムはさらに、前記フロントサイドバスに結合された複数のマイクロプロセッサを備える、請求項１に記載のコンピュータシステム。
【請求項３】
さらに、他の第２のバスを通じて前記クラスタ化ハブに結合され、さらに他のフロントサイドバスを通じて少なくとも１つの他のマイクロプロセッサに結合された少なくとも１つの追加のメモリコントローラを備える、請求項２に記載のコンピュータシステム。
【請求項４】
さらに、他のメモリバスを通じて前記少なくとも１つの追加のメモリコントローラに結合された他のメモリブロックを備える、請求項３に記載のコンピュータシステム。
【請求項５】
さらに、前記少なくとも１つの追加のメモリコントローラにおける他の適応プロセッサポートに結合された少なくとも１つの追加の適応プロセッサを備える、請求項３に記載のコンピュータシステム。
【請求項６】
前記適応プロセッサポートは代替的にグラフィックスポートとして構成可能である、請求項１に記載のコンピュータシステム。
【請求項７】
前記適応プロセッサは、
前記適応プロセッサポートに結合された制御要素と、
前記制御要素に結合されたユーザアレイと、
前記制御要素および前記ユーザアレイに結合されたメモリ要素とを含む、請求項１に記載のコンピュータシステム。
【請求項８】
前記ユーザアレイはさらに、前記適応プロセッサを第２の適応プロセッサに結合するためのチェーンポートを含む、請求項７に記載のコンピュータシステム。
【請求項９】
前記ユーザアレイはフィールド・プログラマブル・ゲートアレイを含む、請求項７に記載のコンピュータシステム。
【請求項１０】
前記メモリコントローラは、
メモリバス調停部と、
前記メモリバス調停部に関連付けられ、前記フロントサイドバスで受取られたメモリアクセス要求を制御するための第１のバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記メモリブロックへのアクセスを制御するためのメモリバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記適応プロセッサポートで受取られたメモリアクセス要求を制御するための適応プロセッサポートインターフェイスとを含む、請求項１に記載のコンピュータシステム。
【請求項１１】
さらに、前記メモリバス調停部と前記適応プロセッサポートインターフェイスとを結合する直接メモリアクセスエンジンを備える、請求項１０に記載のコンピュータシステム。
【請求項１２】
前記直接メモリアクセスエンジンは、それぞれ読出および書込についてのデータ線を用いて前記適応プロセッサポートインターフェイスに結合される、請求項１１に記載のコンピュータシステム。
【請求項１３】
さらに、前記直接メモリアクセスエンジンに関連付けられた読出要求バッファを備える、請求項１１に記載のコンピュータシステム。
【請求項１４】
さらに、前記適応プロセッサポートインターフェイスと前記直接メモリアクセスエンジンとを結合するビジー信号線を備える、請求項１１に記載のコンピュータシステム。
【請求項１５】
さらに、前記フロントサイドバスインターフェイスおよび前記適応プロセッサポートインターフェイス間で通信する少なくとも１つの制御レジスタを備える、請求項１０に記載のコンピュータシステム。
【請求項１６】
さらに、前記メモリバス調停部に関連付けられた第２のバスインターフェイスを備える、請求項１０に記載のコンピュータシステム。
【請求項１７】
前記メモリコントローラは集積回路装置を含む、請求項１に記載のコンピュータシステム。
【請求項１８】
前記少なくとも１つのマイクロプロセッサは前記メモリコントローラを含む、請求項１に記載のコンピュータシステム。
【請求項１９】
ハイブリッド計算システムであって、
少なくとも１つのマイクロプロセッサと、
メモリブロックと、
前記マイクロプロセッサおよび前記メモリブロックに結合されて前記少なくとも１つのマイクロプロセッサによる前記メモリブロックへのアクセスを制御するためのメモリコントローラとを備え、前記メモリコントローラはさらに適応プロセッサポートおよびコンピュータシステムクラスタ化ハブに結合され、前記ハイブリッド計算システムはさらに、
前記適応プロセッサポートに結合された少なくとも１つの適応プロセッサを備え、前記メモリコントローラはさらに前記少なくとも１つの適応プロセッサによる前記メモリブロックへのアクセスを制御し、前記少なくとも１つのマイクロプロセッサと前記適応プロセッサとのメモリ帯域幅および待ち時間が等しくなる、ハイブリッド計算システム。
【請求項２０】
前記メモリコントローラは、
メモリバス調停部と、
前記メモリバス調停部に関連付けられ、前記少なくとも１つのマイクロプロセッサから受取られたメモリアクセス要求を制御するための第１のバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記メモリブロックへのアクセスを制御するためのメモリバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記少なくとも１つの適応プロセッサから受取られたメモリアクセス要求を制御するための適応プロセッサポートインターフェイスとを含む、請求項１９に記載のハイブリッド計算システム。
【請求項２１】
さらに、前記メモリバス調停部と前記適応プロセッサポートインターフェイスとを結合する直接メモリアクセスエンジンを備える、請求項２０に記載のハイブリッド計算システム。
【請求項２２】
前記直接メモリアクセスエンジンは、それぞれ読出および書込についてのデータ線を用いて前記適応プロセッサポートインターフェイスに結合される、請求項２１に記載のハイブリッド計算システム。
【請求項２３】
さらに、前記直接メモリアクセスエンジンに関連付けられた読出要求バッファを備える、請求項２１に記載のハイブリッド計算システム。
【請求項２４】
さらに、前記適応プロセッサポートインターフェイスと前記直接メモリアクセスエンジンとを結合するビジー信号線を備える、請求項２１に記載のハイブリッド計算システム。
【請求項２５】
さらに、前記第１のバスインターフェイスおよび前記適応プロセッサポートインターフェイス間で通信する少なくとも１つの制御レジスタを備える、請求項２０に記載のハイブリッド計算システム。
【請求項２６】
さらに、前記メモリバス調停部に関連付けられた第２のバスインターフェイスを備える、請求項２０に記載のハイブリッド計算システム。
【請求項２７】
前記メモリコントローラは集積回路装置を含む、請求項１９に記載のハイブリッド計算システム。
【請求項２８】
前記少なくとも１つのマイクロプロセッサは前記メモリコントローラを含む、請求項１９に記載のハイブリッド計算システム。
【請求項２９】
計算システムであって、
第１および第２の処理要素を備え、前記第２の処理要素は適応プロセッサを備え、前記計算システムはさらに、
メモリブロックと、
第１のバスを介して前記第１の処理要素に結合されかつ第２のバスを介して前記第２の処理要素に結合されたメモリコントローラとを備え、前記メモリコントローラはさらにコンピュータシステムクラスタ化ハブに結合され、前記メモリコントローラは前記第１および第２の処理要素による前記メモリブロックへのアクセスを制御するためのものであって、
前記第１の処理要素と第２の処理要素とのメモリ帯域幅および待ち時間が等しくなる、計算システム。
【請求項３０】
メモリバス調停部と、
前記メモリバス調停部に関連付けられ、前記第１の処理要素から受取られたメモリアクセス要求を制御するための第１のバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記メモリブロックへのアクセスを制御するためのメモリバスインターフェイスと、
前記メモリバス調停部に関連付けられ、前記第２の処理要素から受取られたメモリアクセス要求を制御するための第２のバスインターフェイスとを備える、請求項２９に記載の計算システム。
【請求項３１】
さらに、前記メモリバス調停部と前記第２のバスインターフェイスとを結合する直接メモリアクセスエンジンを備える、請求項３０に記載の計算システム。
【請求項３２】
前記直接メモリアクセスエンジンは、それぞれ読出および書込についてのデータ線を用いて前記第２のバスインターフェイスに結合される、請求項３０に記載の計算システム。
【請求項３３】
さらに、前記直接メモリアクセスエンジンに関連付けられた読出要求バッファを備える、請求項３０に記載の計算システム。
【請求項３４】
さらに、前記第２のバスインターフェイスと前記直接メモリアクセスエンジンとを結合するビジー信号線を備える、請求項３０に記載の計算システム。
【請求項３５】
さらに、前記第１のバスインターフェイスおよび前記第２のバスインターフェイス間で通信する少なくとも１つの制御レジスタを備える、請求項２９に記載の計算システム。
【請求項３６】
さらに、前記メモリバス調停部に関連付けられた第３のバスインターフェイスを備える、請求項２８に記載の計算システム。
【請求項３７】
前記メモリコントローラは集積回路装置を含む、請求項２９に記載の計算システム。
【請求項３８】
前記メモリコントローラは前記第１の処理要素と一体化される、請求項２９に記載の計算システム。