【事件の表示】
　特願２００２−５４０２１５「高速トリガリングのためのコンパクト内部寸法及び外部オンチップ・トリガリングを有するシリコン制御整流器静電放電保護デバイス」拒絶査定不服審判事件〔平成１４年　５月１０日国際公開、ＷＯ０２／３７５６６、平成１６年１０月　７日国内公表、特表２００４−５３１０４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年１０月２４日（パリ条約に基づく優先権主張　外国庁受理　２０００年１１月６日、２００１年２月２日及び同年３月３０日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２０年４月２５日付けの拒絶理由通知に対して同年８月６日に意見書及び手続補正書が提出され、同年９月１９日付けの最後の拒絶理由通知に対して平成２１年３月２３日に意見書及び手続補正書が提出されたが、同年５月８日付けで、同年３月２３日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年９月１４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１月１９日付けで審尋がなされ、同年４月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２１年９月１４日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２１年９月１４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜１０を、補正後の明細書の特許請求の範囲の請求項１〜１０と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　保護された回路を有する、半導体集積回路（２００）の静電放電（ＥＳＤ）保護回路（２０１）であって、
保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有し、前記カソードが、少なくとも１つの高ドープ領域（３１２ｍ）を有しているシリコン制御整流器（ＳＣＲ）（２０２）と、
　少なくとも１つの高ドープ領域近傍に配置された少なくとも１つのトリガータップ（４０１）と、
　トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、
を備え、
　前記アノードと前記カソードとの間の表面領域（３０９）が高ドープ領域を有さない、静電放電（ＥＳＤ）保護回路（２０１）。」
　
（補正後）
　「【請求項１】
　保護された回路を有する、半導体集積回路（２００）の静電放電（ＥＳＤ）保護回路（２０１）であって、
　保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有し、前記カソードが、少なくとも１つの第１高ドープ領域（３１２ｍ）を有しており、前記アノードが、第２高ドープ領域（３０８）を有している、シリコン制御整流器（ＳＣＲ）（２０２）と、
　前記少なくとも１つの第１高ドープ領域近傍に配置された少なくとも１つのトリガータップ（４０１）と、
　トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、
を備え、
　前記アノードと前記カソードとの間の領域であって前記第１高ドープ領域と前記第２高ドープ領域との間の領域である表面領域（３０９）が高ドープ領域を有しておらず、前記外部オンチップ・トリガリングデバイスが、前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側において電流を注入する、静電放電（ＥＳＤ）保護回路（２０１）。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記カソードが、少なくとも１つの高ドープ領域（３１２ｍ）を有しているシリコン制御整流器（ＳＣＲ）（２０２）と、　少なくとも１つの高ドープ領域近傍に配置された少なくとも１つのトリガータップ（４０１）と、　トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、を備え」を、補正後の請求項１の「前記カソードが、少なくとも１つの第１高ドープ領域（３１２ｍ）を有しており、前記アノードが、第２高ドープ領域（３０８）を有している、シリコン制御整流器（ＳＣＲ）（２０２）と、　前記少なくとも１つの第１高ドープ領域近傍に配置された少なくとも１つのトリガータップ（４０１）と、　トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、を備え」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記アノードと前記カソードとの間の表面領域（３０９）が高ドープ領域を有さない」を、補正後の請求項１の「前記アノードと前記カソードとの間の領域であって前記第１高ドープ領域と前記第２高ドープ領域との間の領域である表面領域（３０９）が高ドープ領域を有しておらず、前記外部オンチップ・トリガリングデバイスが、前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側において電流を注入する」と補正すること。
　
（３）補正事項３
　補正前の請求項３の「ドープト領域」を、補正後の請求項３の「ドープ領域」と補正するとともに、補正前の請求項３の「少なくとも１つの第１高ドープト領域（３１２ｍ）」及び「第２高ドープト領域（３０８）」の前に「前記」を追加すること。
　
（４）補正事項４
　補正前の請求項４の「第１高ドープト領域と第２高ドープト領域との間の表面領域（３０９）が」を、補正後の請求項４の「前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域（３０９）が」と補正すること。
　
（５）補正事項５
　補正前の請求項７の「ドープト領域」を、補正後の請求項７の「ドープ領域」と補正すること。
　
（６）補正事項６
　補正前の請求項９の「ドープト領域」を、補正後の請求項９の「ドープ領域」と補正すること。
　
（７）補正事項７
　補正前の発明の詳細な説明を、補正後の発明の詳細な説明と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について検討
（１）補正事項１及び３〜６について
　補正事項１及び３〜６は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１及び３〜６は特許法第１７条の２第４項に規定する要件を満たす。
　また、当該補正事項１及び３〜６が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「外部オンチップ・トリガリングデバイス」について技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、本願の願書に最初に添付した図面（以下「当初図面」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の図４等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項７について
　補正事項７は、補正前の発明の詳細な説明について、誤記を訂正するとともに、補正事項１〜６と整合させるための補正を行うものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜１０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日よりも前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−７７４０５号公報には、図３〜６と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、一般的に集積回路に関し、特に、このような集積回路用の静電放電（ＥＳＤ）を防止する方法および装置に関する
　
ｂ．「【０００４】
【解決するべき課題】ＥＳＤ保護に使用した従来の回路と構造は、高レベルのＥＳＤストレスに耐えることができる。しかし、集積回路技術が発達するにしたがって、保護が必要な素子は、使用される保護素子のトリガ・レベルよりも低い電圧レベルで故障する可能性があり、これによって改良されたＥＳＤ保護素子と回路に対する必要性が生じる。同様に、集積回路にＢｉＣＭＯＳ技術が多く使用されることによって、これらの回路におけるＥＳＤ保護の必要性もまた生じる。
【０００５】
したがって、本発明の目的は、集積回路用の新規で改良されたＥＳＤ保護素子を提供することである。本発明の他の目的は、低電圧でトリガするＥＳＤの保護素子を提供することである。本発明の他の目的は、一次ＥＳＤ保護素子をトリガする回路を提供することである
　
ｃ．「【００１０】
図３は、本発明の１実施例の回路図が示す。一次保護素子１４は、本実施例では、バイポーラｎ−ｐ−ｎトランジスタ２１として示され、このトランジスタのコレクタは集積回路チップのパッド１０に接続され、エミッタはＶｓｓに接続され、これはアースであり、ベースはＮＭＯＳトランジスタ２２のソースに接続される。ＮＭＯＳトランジスタ２２のドレインも、またパッド１０に接続される。ＮＭＯＳトランジスタ２２のソースも、また抵抗２３に接続される。ＮＭＯＳトランジスタ２２と抵抗２３は共に、トリガ式一次保護素子１４用のトリガ素子を形成し、さらに二次ＥＳＤ保護素子を設けるように構成することもできる。しかし、本発明によれば、一般的に二次保護素子は必要ではないが、その理由は、一次保護素子がこのように低電流レベルでトリガされるからである。パッド１０は、まこ（審決注：「また」の誤記）保護された集積回路１９に接続され、この集積回路は、ここではＮＭＯＳトランジスタ２４として示す。一般的な集積回路構成では、ＥＳＤのストレスに最も影響されやすい素子は、ＮＭＯＳ出力トランジスタ２４のような入力トランジスタおよび出力トランジスタである。トリガ素子１２は、保護が必要な出力トランジスタ２４と同じタイプの素子であることが好ましい
【００１１】
ＥＳＤ事象の場合、パッド１０の電圧が上昇する。もし正しく構成され、ある種のＥＳＤストレスに耐える能力があるＮＭＯＳトランジスタ２２を有するならは、二次保護素子は、あるＥＳＤの電圧レベルで導通するように駆動される。ＮＭＯＳトランジスタ２２のソースはバイポーラ・トランジスタ２１のベースに接続され、その結果、ＥＳＤ事象の結果生じる電流によって、バイポーラ・トランジスタ２１が駆動されて導通するが、このバイポーラ・トランジスタ２１は、これが通常オンする電圧およびＮＭＯＳトランジスタ２４が故障する電圧レベルの両方より低い電圧で実質的なＥＳＤのストレスに耐えるサイズである。この特定の実施例では、ＮＭＯＳトランジスタ２２およびＮＭＯＳ出力トランジスタ２４のゲートは接続され、主に寸法によって制御される生き（ｓｔｅｔ）ＮＭＯＳトランジスタ２２を起動する。この構成では、もしＮＭＯＳトランジスタ２２のチャンネル長さが、出力トランジスタ２４のチャンネル長さよりも短いならば、ＮＭＯＳトランジスタ２２の降伏電圧は、出力トランジスタ２４よりも低く、これによって出力トランジスタ２４の降伏電圧よりも低い電圧レベルでトランジスタ２２が導通することを保証する。
　
ｄ．「【００１２】
図４は、図３の回路の概略／断面図であるが、ＢｉＣＭＯＳ技術によって実行される保護された集積回路１９は含んでいない。図示の素子３０は、ここではｐ型基板である第１導電型の基板３１を有する半導体を有し、かつこの基板内にここではｎ型のウェルである第２導電型のウェル３２を有すると共に、この井戸３２内にここではｐ型である第１導電型のベース３３を有する。高濃度にドーピングした第２導電型の領域３４がベース３３内に置かれ、領域３４、ベース３３、およびウェル３２によって構成される縦型バイポーラｎ−ｐ−ｎトランジスタ２１を設ける。このベース領域３３は抵抗２３を介してＶｓｓと接続され、この抵抗は多結晶シリコンのような、いずれの便利な種類の構成でもよい。抵抗３３は、ベース領域３３の一部として集積化してもよい。領域３４もまたＶｓｓに接続する。ウェル領域３２はトランジスタ２２のパッド１０とロレイン領域３７（審決注：「ドレイン領域３７」の誤記）に接続される。トランジスタ２２のソース領域３６は、バイポーラ・トランジスタ２１のベース領域３３に接続される。ＮＭＯＳトランジスタ２２のゲート３８は出力トランジスタ２４（図４には示さず）のゲートに接続することができ、または、そうでなければ、特定の回路構成ではＥＳＤ保護素子の正しい機能を提供するように要求され、またはこれを提供することが適当である
　
ｅ．「【００１３】
図５は本発明の他の実施例の回路図であり、ここでは一次保護素子１４としてＳＣＲを使用する。本実施例の構成と図３の構成は、この実施例中の一次ＥＳＤ保護素子がリード１３を介してトランジスタ２２の出力電流によってトリガされるようにＳＣＲが接続される点を除いて、全ての点で同一である。他の全ての点で、この保護素子の動作は、図３と同様である。図６は、ＢｉＣＭＯＳ技術によって実行される図５に示す実施例の概略／断面図である。高濃度にドーピングした第１導電型の別の領域４５を有してＮＭＯＳトランジスタの出力電流によってトリガされるＳＣＲを設けている点を除いて、これの構造と動作もまた図４の構造と動作と同じである
　
（２−２）ここにおいて、００１２段落の記載及び００１３段落の「図５は本発明の他の実施例の回路図であり、ここでは一次保護素子１４としてＳＣＲを使用する。本実施例の構成と図３の構成は、この実施例中の一次ＥＳＤ保護素子がリード１３を介してトランジスタ２２の出力電流によってトリガされるようにＳＣＲが接続される点を除いて、全ての点で同一である。他の全ての点で、この保護素子の動作は、図３と同様である。図６は、ＢｉＣＭＯＳ技術によって実行される図５に示す実施例の概略／断面図である。高濃度にドーピングした第１導電型の別の領域４５を有してＮＭＯＳトランジスタの出力電流によってトリガされるＳＣＲを設けている点を除いて、これの構造と動作もまた図４の構造と動作と同じである。」という記載を参酌すると、引用例の図５及び６には、Ｐ型基板４１、基板４１内のＮ型ウェル３２、Ｎ型ウェル３２内のＰ＋領域３３、Ｐ＋領域３３内のＮ＋領域３４、及びＮ型ウェル３２内のＰ＋ベース４５を有しているＳＣＲを一次ＥＳＤ保護素子１４として使用し、一次ＥＳＤ保護素子１４がリード１３を介してトランジスタ２２の出力電流によってトリガされるようにＳＣＲが接続され、Ｐ＋ベース４５がトランジスタ２２のドレイン領域３７及びパッド１０に接続され、Ｎ＋領域３４がＶｓｓに接続され、トランジスタ２２のソース領域３６がＰ＋領域３３に接続されていることが記載されているものと認められる。
　
（２−３）したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「保護された集積回路１９用のＥＳＤ保護素子であって、
　Ｐ型基板４１、前記基板４１内のＮ型ウェル３２、前記Ｎ型ウェル３２内のＰ＋領域３３、前記Ｐ＋領域３３内のＮ＋領域３４、及び前記Ｎ型ウェル３２内のＰ＋ベース４５を有しているＳＣＲを一次ＥＳＤ保護素子１４として使用し、前記一次ＥＳＤ保護素子１４がリード１３を介してトランジスタ２２の出力電流によってトリガされるように前記ＳＣＲが接続され、前記Ｐ＋ベース４５が前記トランジスタ２２のドレイン領域３７及びパッド１０に接続され、前記Ｎ＋領域３４がＶｓｓに接続され、トランジスタ２２のソース領域３６がＰ＋領域３３に接続されており、前記パッド１０が前記保護された集積回路１９に接続されている、
ＥＳＤ保護素子。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「保護された集積回路１９」及び「ＥＳＤ保護素子」は、各々補正発明の「保護された回路」及び「静電放電（ＥＳＤ）保護回路（２０１）」に相当し、引用発明の「保護された集積回路１９」及び「ＥＳＤ保護素子」は、全体として補正発明の「半導体集積回路（２００）」に相当する。
　したがって、引用発明の「保護された集積回路１９用のＥＳＤ保護素子」は、補正発明の「保護された回路を有する、半導体集積回路（２００）の静電放電（ＥＳＤ）保護回路（２０１）」に相当する。
　
（３−２）引用発明の「ＳＣＲ」は、補正発明の「シリコン制御整流器（ＳＣＲ）（２０２）」に相当する。
　そして、引用発明の「ＳＣＲ」は、「Ｐ型基板４１、前記基板４１内のＮ型ウェル３２、前記Ｎ型ウェル３２内のＰ＋領域３３、前記Ｐ＋領域３３内のＮ＋領域３４、及び前記Ｎ型ウェル３２内のＰ＋ベース４５を有している」ものであるところ、「Ｐ＋ベース４５」及び「Ｎ＋領域３４」が、各々アノード及びカソードとして機能すること、及び当該「Ｐ＋ベース４５」及び「Ｎ＋領域３４」が高ドープ領域であることは当業者にとって明らかである。
　また、引用発明においては、「前記Ｎ＋領域３４がＶｓｓに接続され」ているが、「Ｖｓｓ」がグランドを表す記号であることは当業者の技術常識である。
　また、引用発明においては、「前記Ｐ＋ベース４５が」「パッド１０に接続され」、「前記パッド１０が前記保護された集積回路１９に接続されている」から、「前記Ｐ＋ベース４５が」が「保護された集積回路１９」に接続されていることは自明である。
　したがって、引用発明の「Ｐ型基板４１、前記基板４１内のＮ型ウェル３２、前記Ｎ型ウェル３２内のＰ＋領域３３、前記Ｐ＋領域３３内のＮ＋領域３４、及び前記Ｎ型ウェル３２内のＰ＋ベース４５を有しているＳＣＲ」は、補正発明の「保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有し、前記カソードが、少なくとも１つの第１高ドープ領域（３１２ｍ）を有しており、前記アノードが、第２高ドープ領域（３０８）を有している、シリコン制御整流器（ＳＣＲ）（２０２）」に相当する。
　
（３−３）引用発明は、「前記一次ＥＳＤ保護素子１４がリード１３を介してトランジスタ２２の出力電流によってトリガされるように前記ＳＣＲが接続され」、具体的には、「トランジスタ２２のソース領域３６がＰ＋領域３３に接続され」る構成となっているから、引用発明においては、「Ｐ＋領域３３」が「トランジスタ２２のソース領域３６」からのトリガを受信することが明らかである。
　そして、「Ｐ＋領域３３」がトリガを受信するためには、「Ｐ＋領域３３」が、「トランジスタ２２のソース領域３６」からのトリガを受信するための取り出し口、すなわちトリガタップを備えていなければならないことは、自明である。
　したがって、引用発明と補正発明とは、「少なくとも１つのトリガータップ（４０１）」を備えている点で一致する。
　
（３−４）引用発明の「トランジスタ２２」は、「ＳＣＲ」の外部に設けられており、かつ、当該「トランジスタ２２」が、「Ｐ＋領域３３」におけるトリガを受信するための取り出し口、及び「保護された集積回路１９」に接続され、「ＳＣＲ」をトリガする機能を有することは明らかであるから、引用発明の「トランジスタ２２」は、補正発明の「トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）」に相当する。
　
（３−５）以上を総合すると、補正発明と引用発明とは、
　
　「保護された回路を有する、半導体集積回路（２００）の静電放電（ＥＳＤ）保護回路（２０１）であって、
　保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有し、前記カソードが、少なくとも１つの第１高ドープ領域（３１２ｍ）を有しており、前記アノードが、第２高ドープ領域（３０８）を有している、シリコン制御整流器（ＳＣＲ）（２０２）と、
　少なくとも１つのトリガータップ（４０１）と、
　トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、
を備える、静電放電（ＥＳＤ）保護回路（２０１）。」
　
　である点で一致し、次の３点で相違する。
　
（相違点１）
　補正発明は、「少なくとも１つのトリガータップ（４０１）」が、「前記少なくとも１つの第１高ドープ領域近傍に配置され」ているのに対して、引用発明は、「Ｐ＋領域３３」における「トランジスタ２２のソース領域３６」からのトリガを受信するための取り出し口の位置が特定されていない点。
　
（相違点２）
　補正発明は、「前記アノードと前記カソードとの間の領域であって前記第１高ドープ領域と前記第２高ドープ領域との間の領域である表面領域（３０９）が高ドープ領域を有しておらず」という構成を備えているのに対して、引用発明は、「Ｎ＋領域３４」と「Ｐ＋ベース４５」との間の表面領域が「Ｐ＋領域３３」を有している点。
　
（相違点３）
　補正発明は、「前記外部オンチップ・トリガリングデバイスが、前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側において電流を注入する」ものであるのに対して、引用発明はそのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　引用発明は、「Ｐ＋領域３３」が「トランジスタ２２」からのトリガを受信することにより、「ＳＣＲ」がトリガされる、すなわち「ＳＣＲ」がオン状態となる構成となっているから、「Ｐ＋領域３３」が「ＳＣＲ」のゲート領域として機能していることが明らかであるが、一般に、ＳＣＲは、ゲート領域とカソード領域との間に電流が流れることによりオン動作が開始されるものであるから、ゲート領域へ電流を流すための取り出し口、すなわちトリガータップとカソード領域とが大きく離れていると、ゲート領域とカソード領域との間に十分な電流が流れず、ＳＣＲのオン動作に悪影響を与え、ひいては集積回路の保護が有効に行われなくなることは、当業者であれば直ちに察知し得たことである。
　したがって、引用発明において、「Ｐ＋領域３３」における「トランジスタ２２のソース領域３６」からのトリガを受信するための取り出し口を、カソードとして機能する「Ｎ＋領域３４」から余り離れない位置に設けること、すなわち、補正発明のように、「少なくとも１つのトリガータップ（４０１）」が、「前記少なくとも１つの第１高ドープ領域近傍に配置され」ている構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、引用発明のような、基板表面に対して水平方向に電流が流れる構造の静電放電（ＥＳＤ）保護用ＳＣＲ、すなわち、いわゆる横型（ラテラル型）の静電放電（ＥＳＤ）保護用ＳＣＲにおいて、カソード領域とアノード領域との間の表面領域に高ドープ領域を有しない構造とすることは、例えば本願の優先権主張の日前に日本国内において頒布された下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−１８８３８９号公報
　
　上記周知例１には、図１１とともに次の記載がある。
　「【０００２】
【従来の技術】半導体装置は年々微細化されており、それに伴い、外部からの望まない静電破壊（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅｓ：ＥＳＤ）に対する、保護装置を半導体回路の入出力部に組み込むのが、一般的になっている。また、それらの保護装置の特性も、保護すべき対象となる半導体装置の微細化に応じた、適切な特性を必要とされている。
【０００３】これら保護装置として、ＭＯＳ型半導体装置のプロセスにおいては、サイリスタとよばれる半導体装置がよく用いられる。サイリスタはＰＮ接合を２つ以上含む半導体装置で、典型的には、Ｐ−Ｎ−Ｐ−Ｎの構造をもち、一方の端部となるＰ型半導体をアノード、もう一方の端部のＮ型半導体をカソードと呼んでいる。このようなサイリスタにおける従来構造と製造方法を、Ｐ型シリコン基板に作製する場合を例にとり、図１１の（ａ）から（ｆ）に従って説明する。
【０００４】まず、図１１（ａ）に示すように、Ｐ型シリコン基板１に、基板面にフォトレジストを塗布し、素子分離領域を形成する部分のレジストを取り除き、シリコン基板をエッチング後、酸化物埋め込みを行い、その後、化学的機械的研磨（ＣＭＰ）を実施し、素子分離領域２を形成する。
【０００５】次に、図１１（ｂ）に示すように、フォトレジストを塗布し、低濃度Ｎ型半導体領域を形成する部分のレジストを除去し、Ｎ型不純物を低濃度にイオン注入して低濃度Ｎ型半導体領域４を形成する。その後、再度フォトレジストを塗布し、低濃度Ｐ型半導体領域を形成する部分のレジストを除去しした後、Ｐ型不純物を低濃度にイオン注入し、低濃度Ｐ型半導体領域３を形成する。
【０００６】続いて、図１１（ｃ）に示すように、フォトレジスト５を塗布し、低濃度Ｎ型半導体領域上の一部と、低濃度Ｐ型半導体領域上の一部を開口し、Ｐ型不純物を基板表面に対して、ほぼ垂直方向から、高濃度にイオン注入を行い、高濃度Ｐ型半導体領域６、７を形成する。
【０００７】次に、図１１（ｄ）に示すように、レジストを除去後、再びフォトレジスト８を塗布し、低濃度Ｎ型半導体領域上の一部と、低濃度Ｐ型半導体領域上の一部を開口し、Ｎ型不純物を基板表面に対して、ほぼ垂直方向から、高濃度にイオン注入を行い、高濃度Ｎ型半導体領域９、１０を形成する。」
　
　したがって、上記周知例１には、横型の静電放電（ＥＳＤ）保護用サイリスタ（ＳＣＲ）において、カソードである高濃度Ｎ型半導体領域９及びアノードである高濃度Ｐ型半導体領域７の間の表面領域に、低濃度Ｐ型半導体領域３及び低濃度Ｎ型半導体領域４を有し、高ドープ領域を有しない構造のものが記載されているものと認められる。
　
ｂ．周知例２：特開２０００−２００６９４号公報
　
　上記周知例２には、図１０と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は半導体集積回路および製造の分野に関するものであって、更に詳細には集積回路中の静電気放電（ＥＳＤ）保護に関する。」
　「【００１８】更に、好適実施例の、ＥＳＤ保護装置の特性を強化するためにｐウエル抵抗値を制御することはＳＣＲタイプの保護装置にも適用される。図１０Ａおよび１０Ｂは、それぞれ横型ＰＮＰＮ構造および等価回路の断面を模式的に示す。トリガー特性は、内部抵抗Ｒ−ＳＵＢおよびＲ−ＮＷＥＬＬによって強く影響される。図１０Ｂを調べれば分かるように、それらの値が増大すればＳＣＲタイプ装置の順方向ブレークオーバー電圧は低減される。より少ない打ち込みあるいはカウンタードーピングのいずれかによって、ＮＭＯＳ領域と比べてＥＳＤ領域の正味キャリア濃度が低いという特徴を保持したままで、上述の好適実施例を修正することには、打ち込みドーズおよびエネルギーを変えることと工程の順序を変更することとが含まれる。このようにすれば、表面から下方へチャネルストップ打ち込みを過ぎてＥＳＤ領域を通るドーピング分布は、図８の好適実施例に関するＮＭＯＳチャネル領域を通っての対応するドーピング分布よりも低くなる。そして図９の好適実施例に関するＥＳＤ領域を通るドーピング分布は、本質的に、それらの対応するチャネル領域を通るＮＭＯＳとＰＭＯＳの分布の差分（正味）である。」
　
　したがって、上記周知例２には、横型の静電放電（ＥＳＤ）保護用ＳＣＲにおいて、カソードであるＮ形領域（図１０において「０Ｖ」が接続されている領域）とアノードであるＰ形領域（図１０において「パッド」に接続されている領域）との間の表面領域に、Ｎウェル及びＰウェルを有し、高ドープ領域を有しない構造のものが記載されているものと認められる。
　
（４−２−２）したがって、当該周知技術に基づけば、引用発明において、「Ｎ＋領域３４」と「Ｐ＋ベース４５」との間の表面領域に高ドープ領域を有しない構造とすること、すなわち、補正発明のように、「前記アノードと前記カソードとの間の領域であって前記第１高ドープ領域と前記第２高ドープ領域との間の領域である表面領域（３０９）が高ドープ領域を有しておらず」という構成を備えるようにすることは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）引用発明においては、「Ｐ型基板４１、前記基板４１内のＮ型ウェル３２、前記Ｎ型ウェル３２内のＰ＋領域３３、前記Ｐ＋領域３３内のＮ＋領域３４、及び前記Ｎ型ウェル３２内のＰ＋ベース４５を有しているＳＣＲ」に電流を注入するデバイスである「トランジスタ２２」（補正発明の「外部オンチップ・トリガリングデバイス」に相当）が、カソードとして機能する「Ｎ＋領域３４」とアノードとして機能する「Ｐ＋ベース４５」との表面領域の外側に位置していることは、引用例の図６から明らかであるから、引用発明も、補正発明と同様に、「前記外部オンチップ・トリガリングデバイスが、前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側において電流を注入」しているものと認められる。
　したがって、相違点３は実質的なものではない。
　
（４−３−２）相違点３については、以上のとおりであるが、仮に、補正発明の「前記外部オンチップ・トリガリングデバイスが、前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側において電流を注入する」が、平成２３年４月２５日に提出された回答書において審判請求人が主張しているとおり、「前記外部オンチップ・トリガリングデバイス」が電流を注入する注入先の領域が、「前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側」であることを意味するものであり、相違点３が実質的なものであった場合についても一応検討する。
　一般に、半導体装置において、当該半導体装置を構成する各半導体領域から外部への取り出し口を設けるに際し、当該取り出し口が設けられた部分の半導体領域は特性が変化・劣化してしまうため、半導体装置の主たる電流経路を避けた位置に取り出し口を設けることは、当業者の技術常識である。横型のＳＣＲについても当然例外ではなく、ゲート領域の取り出し口（補正発明の「トリガータップ（４０１）」に相当）を、ＳＣＲの主たる電流経路であるカソード領域とアノード領域の間の表面領域の外側に設けることは、例えば本願の優先権主張の日前に日本国内において頒布された下記周知例３及び４にも記載されているように、当業者において普通に行われてきていることである。
　
ａ．周知例３：特開昭５４−１２２９８３号公報
　
　上記周知例３には、第１図及び第２図と共に次の記載がある。
　「本発明は半導体集積回路、特に素子耐圧を高めたラテラル型のサイリスタあるいはトランジスタなどの構造に関するものである。
　本発明においては、半導体集積回路に構成されるサイリスタあるいはトランジスタなどをラテラル３端子素子と称することにする。
　この種の従来のサイリスタを第１図、第２図に示す。
　両図において、１は、多結晶半導体支持領域２に誘電体であるＳｉＯ２膜３により絶縁分離した単結晶半導体島領域４を有する誘電体分離基板である。島領域４はＮ型導電性で、一定距離隔ててＰ型不純物を拡散してＰＥ領域５、ＰＢ領域６とし、ＰＢ領域６に更にＮ型不純物を拡散してＮＥ領域７とし、不純物が拡散されなかった領域をＮＢ領域８としてサイリスタが構成されている。各領域５〜８によってできるプレーナ構造のｐｎ接合をＰＥ領域よりＪ１〜Ｊ３接合と呼称する。
　基板１の上面にはｐｎ接合露出端の表面安定化のため誘電体であるＳｉＯ２膜９が全面的に設けられ、安定化膜９は、ＰＥ，ＰＢ，ＮＥの各領域５，６，７上に窓開けがされ、この窓から各領域５〜７にオーミックに接続するアノード、ゲートおよびカソードの各電極１０〜１２が設けられている。
　尚、第１図におけるハッチング領域は各電極１０〜１２の各領域５〜７へのオーミック接続領域である。」（１ページ右下欄８行〜２ページ左上欄１６行）
　
　したがって、上記周知例３には、ラテラル型（横型）のサイリスタ（ＳＣＲ）において、ゲート領域６の電流の取り出し口を、カソード領域７及びアノード領域５の間の表面領域の外側に設けたものが記載されているものと認められる。
　
ｂ．周知例４：特開平２−２１６８６８号公報
　
　上記周知例４には、第３図と共に次の記載がある。
　「〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に高耐圧を必要とするラテラル型のサイリスタ構造に関する。
〔従来の技術〕
従来のラテラル型サイリスタを第３図に示す。
同図（ａ）は平面図、同図（ｂ）はそのＣＣ線に沿う断面図である。図において、１は誘電体絶縁分離基板、２は多結晶半導体支持領域、３は絶縁膜、４はＮ型導電性の単結晶半導体領域、５はＮ＋埋込拡散領域、６はＰ型拡散領域、７はゲート拡散領域７としてのＰ型拡散領域、８はカソード拡散領域としてのＮ型拡散領域である。また、９は絶縁膜であり、この上に前記各拡散領域に接続されるアノード電極１０，ゲート電極１１，カソード電極１２を形成している。」
　
　したがって、上記周知例４には、ラテラル型（横型）のサイリスタ（ＳＣＲ）において、ゲート拡散領域としてのＰ型拡散領域７の電流の取り出し口を、カソード拡散領域としてのＮ型拡散領域８及びアノード拡散領域としてのＰ型拡散領域６の間の表面領域の外側に設けたものが記載されているものと認められる。
　
（４−３−３）したがって、当該技術常識に基づけば、引用発明において、ゲートとして機能する「Ｐ＋領域３３」における「トランジスタ２２のソース領域３６」からのトリガを受信するための取り出し口を、「Ｎ＋領域３４」及び「Ｐ＋ベース４５」との間の表面領域の外側に設けること、すなわち、補正発明のように、「前記外部オンチップ・トリガリングデバイス」が電流を注入する注入先の領域を、「前記第１高ドープ領域と前記第２高ドープ領域との間の前記表面領域の外側」とすることは、当業者が容易になし得たことである。
　
（４−３−４）以上のとおりであるから、相違点３は、実質的なものではなく、また仮に実質的なものであったとしても当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２１年９月１４日に提出された手続補正書による補正は上記のとおり却下され、平成２１年３月２３日に提出された手続補正書による補正も原審において却下されているから、本願の請求項１〜１０に係る発明は、平成２０年８月６日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−７７４０５号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。