【事件の表示】
　特願２００５−２２１０１０「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１９年２月８日出願公開、特開２００７−３６１２６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年７月２９日の特許出願であって、平成２２年６月１１日付けの拒絶理由通知に対して、同年８月１１日に意見書及び手続補正書が提出され、同年８月３０日付けの最後の拒絶理由通知に対して、同年１１月４日に意見書及び手続補正書が提出されたが、平成２３年１月４日付けで、平成２２年１１月４日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年４月１５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年１月３０日付けで審尋がなされ、同年３月３０日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年４月１５日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年４月１５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜９を補正して、補正後の特許請求の範囲の請求項１〜８とするとともに、明細書の補正を行うものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有し、
　前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであることを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
　半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有し、
　前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであり、
　前記下部電極は１種の配向性金属膜のみで構成されることを特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さである」を、「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであり、　前記下部電極は１種の配向性金属膜のみで構成される」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２を削除するとともに、それと整合するように、補正前の請求項３〜９の請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正事項３
　補正前の請求項７の「前記キャパシタを形成する時点で、前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さである」を、「前記キャパシタを形成する時点で、前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであり、　前記キャパシタを形成する工程において、前記下部電極を１種の配向性金属膜のみで形成する」と補正して、補正後の請求項６とすること。
　
（４）補正事項４
　補正前の明細書の００１０段落及び００１１段落を補正して、各々補正後の明細書の００１０段落及び００１１段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の０１０６段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「下部電極」に対して技術的限定を加えるものものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とする。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３により補正された部分は、当初明細書の０１０６段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項７に係る発明の発明特定事項である「キャパシタを形成する工程」に対して、技術的限定を加えるものものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正事項１及び３と整合するように明細書の記載を修正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（５）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有し、
　前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであり、
　前記下部電極は１種の配向性金属膜のみで構成されることを特徴とする半導体装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００４−１７２２３２号公報
（２−１−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−１７２２３２号公報（「以下「引用例１」という。）には、図５〜１２とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【請求項１】
半導体基板と、
前記半導体基板の表層に形成された第１の不純物拡散領域及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１のホール及び第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１絶縁層上と前記第２導電性プラグ上とに酸化防止絶縁層と絶縁性密着層とを順に積層してなり、前記第１導電性プラグの上に第１開口を有し、該第１開口の側面の一部が前記絶縁性密着層により画定された絶縁性酸素バリア層と、
前記第１開口内に形成され、前記絶縁性密着層の上面と協同して平坦面を構成する上面を有し、且つ前記第１導電性プラグと電気的に接続された酸素バリアメタル層と、
前記酸素バリアメタル層上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
を有することを特徴とする半導体装置。」
　
ｂ．「【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する
　
ｃ．「【００４３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図５〜図１２は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である
【００４４】
最初に、図５（ａ）に示す断面構造を形成するまでの工程を説明する。
【００４５】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００４６】
続いて、メモリセル領域におけるシリコン基板１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル１ａを形成する。
【００４７】
さらに、シリコン基板１のｐ型ウェル１ａの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００４８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル１ａ上にゲート電極４ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂはゲート絶縁層３を介してシリコン基板１の上に形成される。
【００４９】
なお、メモリセル領域では、１つのｐ型ウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。」
　
ｄ．「【００５０】
次に、ｐ型ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００５１】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（ＳｉＯ２）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００５２】
続いて、ｐ型ウェル１ａにおいて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃにそれぞれ不純物高濃度領域を形成する
【００５３】
なお、１つのｐ型ウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される
【００５４】
以上の工程により、ｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１  ，Ｔ２が１つのｎ型不純物拡散領域５ａを共通にして形成される。」
　
ｅ．「【００５５】
次に、ＭＯＳトランジスタＴ１，Ｔ２を覆うカバー絶縁層７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ
２
）を第１層間絶縁層８としてカバー絶縁層７の上に形成する
【００５６】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する
【００５７】
次に、図５（ｂ）に示すように、レジストパターン（不図示）を用いて第１層間絶縁層８とカバー絶縁層７をエッチングすることにより、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成する
【００５８】
次に、図６（ａ）に示す構造を形成するまでの工程を説明する。
【００５９】
まず、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ〜８ｃ内面に、グルー層９ａとして厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ）層をスパッタ法により順に形成する。さらに、ＷＦ６を用いるＣＶＤ法によって、タングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ〜８ｃ内を完全に埋め込む
【００６０】
続いて、タングステン層９ｂとグルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃ内にそれぞれ残されたタングステン層９ｂ及びグルー層９ａは、第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃとして使用される。第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される。また、第１の導電性プラグ１０ａは、後述するビット線に電気的に接続され、第２及び第３の導電性プラグ１０ｂ，１０ｃはそれぞれ後述するキャパシタに電気的に接続される
【００６１】
その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。」
　
ｆ．「【００６２】
次に、図６（ｂ）に示す構造を形成するまでの工程を説明する。
【００６３】
まず、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ〜１０ｂの上に、酸化防止絶縁層１２として酸窒化シリコン（ＳｉＯＮ）層、及び窒化シリコン（Ｓｉ
３
Ｎ
４
）層のいずれかをＣＶＤ法により例えば１００ｎｍの厚さに形成する。
【００６４】
次いで、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さの酸化シリコン（ＳｉＯ
２
）層をこの酸化防止絶縁層１２上に形成し、それを絶縁性密着層１３とする。この絶縁性密着層１３は、後述するキャパシタの下部電極との密着性を向上させるために形成される。
【００６５】
続いて、図７（ａ）に示す構造を形成するまでの工程を説明する。
【００６６】
まず、第１レジスト開口３１ａを有するレジストパターン３１を絶縁性密着層１３上に形成し、それをエッチングマスクに使用して絶縁性密着層１３と酸化防止絶縁層１２とをパターニングすることにより、各開口１２ａ、１３ａで画定される第１開口３０ａを形成する。
【００６７】
次いで、図７（ｂ）に示すように、第１開口３０ａ内完全に埋める厚さのＩｒ層を絶縁性密着層１３上にスパッタ法により形成し、それを酸素バリアメタル層１１とする。
　
ｇ．「【００６８】
次に、図８（ａ）に示すように、酸素バリアメタル層１１をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して絶縁性密着層１３の上面上から除去すると共に、それを第１開口３０ａ内に残す。
【００６９】
第１開口３０ａ内に残された酸素バリアメタル層１１は、酸素透過防止能力に優れたＩｒよりなり、その下の第２、第３の導電性プラグ１０ｂ、１０ｃが後述のキャパシタ形成時のアニールによって酸化されるのを防止するように機能する。その酸化防止能力は、酸素バリアメタル層１１の厚さに依存する。例えば、酸素含有雰囲気中で５５０℃の基板温度でアニールする場合には、酸素バリアメタル層１１の厚さを２００ｎｍとすることで各導電性プラグ１０ｂ、１０ｃの酸化を防止することが可能となる。そして、基板温度が１００℃上がる毎に厚さを１００ｎｍ加えることで、上記の酸化を防止することができる。
【００７０】
この後に、図８（ｂ）に示すように、酸素バリアメタル層１１及び絶縁性密着層１３の上に第１導電層１４を形成する。第１導電層１４として、例えば厚さ２００ｎｍのイリジウム（Ｉｒ）層１４ｗ、厚さ３０ｎｍの酸化イリジウム（ＩｒＯ
２
）層１４ｘ、厚さ３０ｎｍの酸化プラチナ（ＰｔＯ）  層１４ｙ、及び厚さ５０ｎｍのプラチナ（Ｐｔ）層１４ｚをスパッタにより順に形成する
【００７１】
なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）  を採用する。
【００７２】
続いて、第１導電層１４上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。
【００７３】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００７４】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。」
　
ｈ．「【００７５】
次に、第２導電層１６上に、ハードマスク１７としてＴｉＮ層とＳｉＯ
２
層を順に形成する。ＴｉＮ層はスパッタにより形成され、また、ＳｉＯ
２
層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、フォトリソグラフィー法により酸素バリアメタル層１１の上方とその周辺にキャパシタ平面形状となるようにパターニングされる
【００７６】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングすることにより、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上にキャパシタＱを形成する。
【００７７】
キャパシタＱは、図９（ａ）に示すように、第１導電層１４よりなる下部電極１４ａと、強誘電体層１５よりなる誘電体層１５ａと、第２導電層１６よりなる上部電極１６ａから構成される
【００７８】
１つのウェル１ａの上方には２つのキャパシタＱが形成され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される
【００７９】
なお、キャパシタＱの形成の際に絶縁性密着層１３がエッチングされても、その下の酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグ１０ａが露出することはない。
【００８０】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【００８１】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【００８２】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【００８３】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性酸素バリア層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【００８４】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ２００ｎｍのイリジウム層が存在するとすれば、上記した酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃは異常酸化をしてコンタクト不良を起こしてしまう。経験的には１００℃アニール温度を上げるためには、酸素バリアメタル層１１であるＩｒ層をさらに１００ｎｍ厚くする必要がある。例えば、熱プロセスに耐えうるタングステンプラグを下部電極１４ａの直下に作るためには、３００ｎｍ以上のＩｒ酸素バリアメタル層を必要とする。この実施形態においては、酸素バリアメタル層１１を構成するイリジウム層と第一導電層１４を構成するイリジウム層１４ｚと合わせたＩｒ層の総厚は４００ｎｍとなっているので、第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が防止される。」
　
ｉ．「【００８５】
次に、図９（ｂ）に示すように、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ及び絶縁性密着層１３の上に形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【００８６】
その後、ＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層１９として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ
２
）をキャパシタ保護層１８上に形成する
【００８７】
さらに、第２層間絶縁層１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【００８８】
次に、図１０（ａ）に示すように、レジストマスク（不図示）を用いて、第２層間絶縁層１９、キャパシタ保護層１８、絶縁性密着層１３及び酸化防止絶縁層１２をエッチングすることにより、第１の導電性プラグ１０ａの上に第４のコンタクトホール１９ａを形成する
【００８９】
次に、図１０（ｂ）に示すように、第４のコンタクトホール１９ａ内と第２層間絶縁層１９上に、グルー層２０ａとして厚さ５０ｎｍのＴｉＮ層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第４のコンタクトホール１９ａ内を完全に埋め込む
【００９０】
続いて、図１１（ａ）に示すように、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１９の上面上から除去する。そして、第４のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第４の導電性プラグ２１とする
【００９１】
これにより、第４の導電性プラグ２１は、第１の導電性プラグ１０ａに接続されてｖｉａ−ｔｏ−ｖｉａコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される
【００９２】
さらに、窒素プラズマ雰囲気中で第２層間絶縁層１９を３５０℃、１２０秒の条件でアニールする。
【００９３】
次に、図１１（ｂ）に示すように、第４の導電性プラグ２１上と第２層間絶縁層１９上に、酸化防止層２２としてＳｉＯＮ層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００９４】
続いて、酸化防止層２２、第２層間絶縁層１９及びキャパシタ保護層１８をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１６ａ上にホール２３を形成する。
　
ｊ．「【００９５】
次に、図１２に示す構造を形成するまでの工程を説明する。
【００９６】
まず、第２層間絶縁層１９上に形成された酸化防止層２２をエッチバックによって除去する。これにより、第４の導電性プラグ２１の表面が露出する。
【００９７】
続いて、キャパシタＱの上部電極１６ａ上のホール２３内と第２層間絶縁層１９の上に多層金属層を形成する。その多層金属層として、例えば、厚さ６０ｎｍのＴｉ、厚さ３０ｎｍのＴｉＮ、厚さ４００ｎｍのＡｌ−Ｃｕ、厚さ５ｎｍのＴｉ、及び７０ｎｍのＴｉＮ層を順に形成する
【００９８】
その後に、多層金属層をパターニングすることにより、第４の導電性プラグ２１に接続される導電性パッド２４ａと、ホール２３を通して上部電極１６ａに接続される一層目金属配線２４ｂ，２４ｃとを形成する
【００９９】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（ＳｉＯＮ）などの反射防止層（不図示）を３０ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。
【０１００】
さらに、第２層間絶縁層１９と一層目金属配線２４ｂ，２４ｃと導電性パッド２４ａの上に第３層間絶縁層２５を形成する。
【０１０１】
続いて、第３層間絶縁層２５をパターニングして導電性パッド２４ａの上にビット線コンタクト用のホール２５ａを形成する。また、それらのホール２５ａのそれぞれの中に下から順にＴｉＮ層及びＷ層からなる第５の導電性プラグ２６を形成する。
【０１０２】
次に、第３層間絶縁層２５上に、ビット線２７を含む二層目金属配線を形成する。ビット線２７は、一層目金属配線２４ｂ，２４ｃと同様に、多層金属構造となっている。また、ビット線２７は、第５の導電性プラグ２６に接続されることにより、その下の第４の導電性プラグ２６、導電性パッド２４ａ、第４の導電性プラグ２１及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１０３】
その後に、二層目金属配線を覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。」　
　
（２−１−２）以上の記載及び図５〜１２の記載から、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「シリコン基板１と、
　前記シリコン基板１に形成したｐ型のウェル１ａに第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃを有し、前記第１のｎ型不純物拡散領域５ａを共通にして形成された２つのｎ型のＭＯＳトランジスタＴ１，Ｔ２と、
　前記第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成した第１層間絶縁層８と、
　前記第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃにそれぞれ形成し、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃと、
　前記第１層間絶縁層８上に形成された酸化防止絶縁層１２であり、前記第２及び第３の導電性プラグ１０ｂ，１０ｃの上に開口１２ａを形成し、前記第１の導電性プラグ１０ａの上に別の開口を形成した前記酸化防止絶縁層１２と、
　前記酸化防止絶縁層１２の上に形成された絶縁性密着層１３と、
　前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）の酸素バリアメタル層１１と、
　前記酸素バリアメタル層１１及び絶縁性密着層１３の上に形成され、例えばイリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚを順に形成した第１導電層１４よりなる下部電極１４ａと、ＰＺＴよりなる誘電体層１５ａと、例えば酸化イリジウム（ＩｒＯ２）で形成した第２導電層１６よりなる上部電極１６ａから構成されたキャパシタＱと、
　前記キャパシタＱの前記上部電極１６ａの上に形成したホール２３と、前記別の開口を含む第４のコンタクトホール１９ａとを有する第２層間絶縁層１９と、
　前記ホール２３に形成した一層目金属配線２４ｂ，２４ｃと、
　前記別の開口を含む前記第４のコンタクトホール１９ａ内に形成され、前記第１の導電性プラグ１０ａに接続された第４の導電性プラグ２１とを有することを特徴とする半導体装置。」
　
（２−２）引用例２：国際公開２００４／１０９８０４号
（２−２−１）本願の出願前に外国において頒布され、平成２３年１月４日付けの補正の却下の決定において引用された刊行物である国際公開２００４／１０９８０４号（以下「引用例２」という。）には、図１及び２とともに、次の記載がある。
　
ａ．「
図１Ａ〜１Ｇに、スタックキャパシタ構造による強誘電体メモリを有する半導体装置の製造工程を概略的に示す
　まず図１Ａを参照するに、Ｓｉからなる基板１０１上には、素子分離膜１０２によって分離された不純物拡散領域であるウェル領域１０３が形成され、前記ウェル領域１０３には低濃度不純物拡散領域１０６と、高濃度不純物拡散領域１０７が、当該低濃度不純物拡散領域１０６が当該高濃度不純物拡散領域１０７を包むように複数形成されている。
　また、前記ウェル領域１０３中に形成された２つの前記低濃度不純物拡散領域１０６に挟まれるようにチャネル領域１０４が形成されており、前記チャネル領域１０４上にはゲート絶縁膜１０５を介して、例えばポリシリコンからなるゲート電極１０８が形成され、前記ゲート電極１０８の側壁には側壁絶縁膜１１０が、また前記ゲート電極１０８の上部には絶縁膜１０９が形成されている。さらに、前記側壁絶縁膜１１０、絶縁膜１０９および前記高濃度不純物拡散層１０７を覆うように、絶縁膜１１１が形成され、さらに当該絶縁膜１１１を覆う層間絶縁膜１１２が形成されて、ＭＯＳトランジスタ２００が形成されている。
　また、前記ＭＯＳトランジスタ２００は、前記ウェル領域１０３に、例えば２個形成されている。さらに２個のＭＯＳトランジスタ２００の間と、ＭＯＳトランジスタ２００と前記素子分離膜１０２の間の、前記層間絶縁膜１１２中には、前記高濃度不純物拡散層１０７に電気的に接続する、バリア膜１１３ａに覆われたコンタクトプラグ１１３が形成されている。
　
次に、図１Ｂの工程において、まずキャパシタの下部電極となるＩｒ膜１１４ａを前記層間絶縁膜１１２上に形成し、次に、ＭＯＣＶＤ法（有機金属化学気相堆積法）により、前記Ｉｒ膜１１４ａ上にＰｂ(Ｚｒ
ｘ
，Ｔｉ
１−ｘ
)Ｏ
３
膜（ＰＺＴ膜）を形成する。
　原料となる前記有機金属ガスとしては、Ｐｂを含む原料ガス、Ｚｒを含む原料ガスおよびＴｉを含む原料ガスを用い、酸化ガスとしては酸素を用いる。　次に、形成されたＰＺＴ膜１１５ａ上に、上部電極となるＩｒＯｘ膜１１６ａを形成する。
　次に、図１Ｃにおいて、前記ＩｒＯｘ膜１１６ａ、ＰＺＴ膜１１５ａ、Ｉｒ膜１１４ａをエッチングして、図１Ｃに示すように、Ｉｒからなる下部電極１１４、ＰＺＴ膜からなる強誘電体膜１１５、ＩｒＯｘからなる上部電極１１６によって構成される強誘電体キャパシタ１３０が形成される。
　次に、図１Ｄにおいて、前記強誘電体キャパシタ１３０および層間絶縁膜１１２を覆うように、保護膜１１７を形成した後、図１Ｅにおいて、さらに前記保護膜１１７を覆うように層間絶縁膜１１８を形成する。
　次に、図１Ｆにおいて、前記層間絶縁膜１１８にコンタクトホールを形成し、２つの前記ＭＯＳトランジスタ２００の間にあるコンタクトプラグ１１３に電気的に接続する、バリア膜１２０ａに覆われたコンタクトプラグ１２０を形成する。
　次に、図１Ｇにおいて、前記層間絶縁膜１１８に、前記上部電極１１６に通じるコンタクトホールを形成し、前記上部電極１１６および前記コンタクトプラグ１２０に電気的に接続される、バリア膜１１９ａおよび配線部１１９からなる配線層を形成する。その後、当該配線層に接続される多層配線構造を形成することにより、強誘電体メモリを有する半導体装置が形成される。」（明細書１ページ２２行〜３ページ１１行）
　
ｂ．「このようにして形成される前記強誘電体キャパシタ１３０の特性は、前記強誘電体膜１１５の強誘電体としての特性に大きく依存している。前記強誘電体膜１１５の強誘電体としての電気特性は、ＰＺＴ結晶の配向性に依存し、ＰＺＴ結晶が（００１）配向を有する場合に最大の強誘電性、すなわち最大のスイッチング電荷量Ｑｓｗが得られる。
　一方、ＰＺＴ結晶が（１００）配向した場合には強誘電性は得られない。強誘電体膜を構成するＰＺＴ結晶は一般に正方晶系に属し、ｃ軸方向の格子定数がａ軸、ｂ軸方向の格子定数に対して異なっているが、実際はその差は僅かであり、ＰＺＴ結晶を（００１）配向させようとすると、同程度の割合で強誘電性を示さない（１００）配向のＰＺＴ結晶が生じてしまう。
このため、強誘電性の程度は多少劣るが、ＰＺＴ結晶の（１１１）配向の割合を増加させることで強誘電体膜全体の自発分極量を増加させ、また良好なインプリント耐性を得て、強誘電体メモリとしての信頼性を高めることが試みられている
　
ＰＺＴ膜の（１１１）配向の割合を増加させるためには、ＰＺＴ膜の成膜温度を６００℃以上にする必要があることが知られている。（例えば非特許文献１）。　図２には、本発明の発明者が、本発明の基礎となる研究において、図１Ｂの説明で前述したＭＯＣＶＤ法によってＩｒ膜上に形成したＰＺＴ膜のＸ線解析プロファイルを示す。また、図２には、ＰＺＴ膜の成膜温度を、４５０℃、５００℃、５５０℃、５８０℃および６２０℃とした場合についての結果を、それぞれ実験Ｅ１、Ｅ２、Ｅ３、Ｅ４およびＥ５で示す。図２において、ピークＰ１は、ＰＺＴ膜中の（１００）配向を、ピークＰ２はＰＺＴ膜中の（１０１) 配向を、ピークＰ３はＰＺＴ膜中の（１１１）配向を示している
　
なお、ピークＰｓはＳｉの、ピークＰｉはＩｒの（１１１）配向を示している
　図２を参照するに、まず実験Ｅ１の場合には、ＰＺＴ膜中の（１００）配向を示すピークＰ１、（１０１）配向を示すピークＰ２、および（１１１) 配向を示すピークＰ３が観測されず、成膜温度が４００℃未満の場合、例えば成膜温度が４５０℃の場合には、ＰＺＴ膜は、非晶質状態で形成されていることがわかる。
　次に、実験Ｅ２〜４の場合についてみると、ＰＺＴ膜中の（１００）配向を示す前記ピークＰ１およびＰＺＴ膜中の(１０１) 配向を示す前記ピークＰ２がみられるものの、ＰＺＴ膜中の（１０１) 配向を示す前記ピークＰ３は観測されず、成膜温度が５００℃以上６００℃未満の場合は、ＰＺＴの結晶化は進行するものの、（１１１）配向が形成されていないことがわかる。
　ＰＺＴ膜の成膜温度を６００度以上、例えば６２０℃とした前記実験Ｅ５の場合において、ＰＺＴ膜中の（１１１) 配向が観測され、このことからＭＯＣＶＤ法においては、ＰＺＴ膜の成膜温度を６００℃程度以上とした場合にＰＺＴ膜中の（１１１）配向の割合が増加することが確認される。
　　　　［非特許文献］
　　　　　　Horii et al.,IEDM Technical Digest 2002,P.529」（同３ページ１２行〜４ページ２１行）
　
（２−２−２）ここにおいて、明細書４ページ５行〜６行の「なお、ピークＰｓはＳｉの、ピークＰｉはＩｒの（１１１）配向を示している。」という記載から、Ｉｒ（イリジウム）が（１１１）配向をしていることは明らかである。
　したがって、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「スタックキャパシタ構造による強誘電体メモリのキャパシタにおいて、ＰＺＴ結晶の（１１１）配向の割合を増加させることで強誘電体膜全体の自発分極量を増加させ、また良好なインプリント耐性を得て、強誘電体メモリとしての信頼性を高めるために、下部電極に（１１１）配向のＩｒ（イリジウム）膜を使用した強誘電体メモリのキャパシタ。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「シリコン基板１」は、補正発明の「半導体基板」に相当する。
　
（３−２）引用発明１の「『第１』の『ｎ型不純物拡散領域５ａ』」は、補正発明の「第２不純物拡散領域」に相当し、引用発明１の「『第２及び第３のｎ型不純物拡散領域』『５ｂ，５ｃ』」は、補正発明の「『第１』『不純物拡散領域』」に相当する。
　したがって、引用発明１の「『前記シリコン基板１に形成したｐ型のウェル１ａに』存在する『第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃ』」は、引用発明１の「前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域」に相当する。
　
（３−３）引用発明１の「『第１』の『コンタクトホール８ａ』」は、補正発明の「第２ホール」に相当し、引用発明１の「『第２及び第３のコンタクトホール』『８ｂ，８ｃ』」は、補正発明の「『第１』『ホール』」に相当する。
　また、引用発明１の「第１層間絶縁層８」は、補正発明の「第１絶縁膜」に相当する。
　したがって、引用発明１の「前記第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成した第１層間絶縁層８」は、補正発明の「前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜」に相当する。
　
（３−４）引用発明１の「『第１』の『導電性プラグ１０ａ』」は、補正発明の「第２導電性プラグ」に相当し、引用発明１の「『第２及び第３の導電性プラグ』『１０ｂ，１０ｃ』」は、補正発明の「『第１』『導電性プラグ』」に相当する。
　したがって、引用発明１の「前記第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃにそれぞれ形成し、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃ」は、補正発明の「前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグ」に相当する。
　
（３−５）引用発明１の「開口１２ａ」、「別の開口」、「酸化防止絶縁層１２」は、各々補正発明の「第１開口」、「第２開口」、「酸化防止絶縁膜」に対応する。
　したがって、引用発明１の「前記第１層間絶縁層８上に形成された酸化防止絶縁層１２であり、前記第２及び第３の導電性プラグ１０ｂ，１０ｃの上に開口１２ａを形成し、前記第１の導電性プラグ１０ａの上に別の開口を形成した前記酸化防止絶縁層１２」は、補正発明の「前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜」に相当する。
　
（３−６）引用発明１の「前記酸化防止絶縁層１２の上に形成された絶縁性密着層１３」は、補正発明の「前記酸化防止絶縁膜の上に形成された絶縁性密着膜」に相当する。
　
（３−７）引用発明１の「酸素バリアメタル層１１」は、「前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）」であるが、「イリジウム（Ｉｒ）」が導電性を有することは当業者の技術常識である。
　したがって、引用発明１の「前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）の酸素バリアメタル層１１」は、補正発明の「前記第１開口内に形成された補助導電性プラグ」に相当する。
　
（３−８）引用発明１の「下部電極１４ａ」、「誘電体層１５ａ」、「上部電極１６ａ」、「キャパシタＱ」は、各々補正発明の「下部電極」、「キャパシタ誘電体膜」、「上部電極」、「キャパシタ」に相当する。
　したがって、引用発明１の「前記酸素バリアメタル層１１及び絶縁性密着層１３の上に形成され、例えばイリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚを順に形成した第１導電層１４よりなる下部電極１４ａと、ＰＺＴよりなる誘電体層１５ａと、例えば酸化イリジウム（ＩｒＯ２）で形成した第２導電層１６よりなる上部電極１６ａから構成されたキャパシタＱ」は、補正発明の「前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタ」に相当する。
　
（３−９）引用発明１の「ホール２３」、「前記別の開口を含む第４のコンタクトホール１９ａ」、「第２層間絶縁層１９」は、各々補正発明の「第３ホール」、「前記第２開口」と「前記第２開口」の上の「第４ホール」とを合わせたもの、「第２絶縁膜」に対応する。
　したがって、引用発明１の「前記キャパシタＱの前記上部電極１６ａの上に形成したホール２３と、前記別の開口を含む第４のコンタクトホール１９ａとを有する第２層間絶縁層１９」は、補正発明の「前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜」に相当する。
　
（３−１０）引用発明１の「第４の導電性プラグ２１」は、補正発明の「第４導電性プラグ」に相当する。
　したがって、引用発明１の「前記別の開口を含む前記第４のコンタクトホール１９ａ内に形成され、前記第１の導電性プラグ１０ａに接続された第４の導電性プラグ２１」は、補正発明の「前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグ」に相当する。
　
（３−１１）以上を総合すると、補正発明と引用発明１とは、
　
　「半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有することを特徴とする半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」を有するのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点２）
　補正発明は、「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであ」るのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点３）
　補正発明は、「前記下部電極は１種の配向性金属膜のみで構成される」のに対して、引用発明１は、そのような構成を備えていない点。
　
（４）相違点についての判断
（４−１）相違点１について
（４−１−１）引用発明１は、補正発明の「第３ホール」に相当する「ホール２３」に「一層目金属配線２４ｂ，２４ｃ」が形成されているが、当該「一層目金属配線２４ｂ，２４ｃ」のうちの「ホール２３」に充填されている部分が、当該「ホール２３」のプラグとして機能していること、換言すれば、「一層目金属配線２４ｂ，２４ｃ」のうちの「ホール２３」に充填されている部分が、補正発明の「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」に相当していることは明らかである。
　したがって、引用発明１も、補正発明のように、「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」を有するものと認められるから、相違点１は実質的なものではない。
　
（４−１−２）また、仮に、引用発明１の「一層目金属配線２４ｂ，２４ｃ」のうちの「ホール２３」に充填されている部分が、補正発明の「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」に相当しているとまではいえず、相違点１が実質的なものであったとしても、一般に、コンタクトホールを介して配線を設ける場合において、配線とは別にコンタクトホールを充填する導電性プラグを設けるか、そのような導電性プラグを設けずに、配線によりコンタクトホールを充填するようにするかは、コンタクトホールの大きさや深さ、プロセスの容易性等を勘案して、当業者が適宜選択し得る設計的事項であり、例えば、引用発明１においても、引用例１の図１２から明らかなように、引用発明１の「第４のコンタクトホール１９ａ」については、「配線２４ａ」により充填するのではなく、「第４の導電性プラグ２１」により充填する構成となっている。
　したがって、引用発明１において、「一層目金属配線２４ｂ，２４ｃ」により「ホール２３」を充填する構成に換え、「一層目金属配線２４ｂ，２４ｃ」とは別の導電性プラグにより「ホール２３」を充填する構成とすること、すなわち、補正発明のように、「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」を有する構成とすることは、当業者が適宜なし得たことである。
　したがって、仮に、相違点１が実質的なものであったとしても、当該相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）引用発明１の「酸素バリアメタル層１１」は、「イリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去」することにより、「前記開口１２ａ内に残されたイリジウム（Ｉｒ）」からなるものである。
　ここにおいて、ＣＭＰ法による研磨は、研磨表面を平坦化すること、すなわち、研磨表面を同じ高さにすることを目的として行うものであることは、当業者における技術常識であるから、引用発明１の「前記開口１２ａ内に残されたイリジウム（Ｉｒ）」の上面の高さと、「前記絶縁性密着層１３の上面」の高さは等しいものと認められる。
　したがって、引用発明１も、補正発明と同様に、「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであ」るから、相違点２は実質的なものではない。
　
（４−２−２）また、仮に、引用発明１の「前記開口１２ａ内に残されたイリジウム（Ｉｒ）」の上面の高さと、「前記絶縁性密着層１３の上面」の高さが等しいとまではいえず、相違点２が実質的なものであったとしても、研磨表面を平坦化するというＣＭＰ法の目的に鑑みれば、引用発明１の「前記開口１２ａ内に残されたイリジウム（Ｉｒ）」の上面の高さと、「前記絶縁性密着層１３の上面」の高さを同じとすること、すなわち、補正発明のように、「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであ」るようにすることは、当業者が容易になし得たことである。
　したがって、仮に、相違点２が実質的なものであったとしても、当該相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）上記（２）（２−２）において検討したとおり、引用例２には、「スタックキャパシタ構造による強誘電体メモリのキャパシタにおいて、ＰＺＴ結晶の（１１１）配向の割合を増加させることで強誘電体膜全体の自発分極量を増加させ、また良好なインプリント耐性を得て、強誘電体メモリとしての信頼性を高めるために、下部電極にＩｒ（イリジウム）膜を使用した強誘電体メモリのキャパシタ。」（引用発明２）が記載されているものと認められる。
　ところで、引用発明１の「ＰＺＴ」が強誘電体であることは当業者の技術常識である。
　したがって、引用例１の００５７段落の「メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成する。・・・」等の記載を勘案すると、引用発明１に係る「半導体装置」とは、強誘電体を用いた半導体メモリ装置であることが明らかであるが、強誘電体膜の自発分極量の増加、良好なインプリント耐性及び信頼性の向上は、強誘電体を用いた半導体メモリ装置の技術分野において、当業者が常に念頭に置いている技術課題といえるものであるから、引用発明１においてもそのような技術課題が存在することは、当業者であれば直ちに察知し得たことである。
　
（４−３−２）そして、引用発明１は、「イリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚ」の積層構造からなる下部電極を備えているが、強誘電体キャパシタにおける下部電極を単層構造とするか積層構造とするかは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１〜４にも記載されているように、当業者が適宜選択し得る設計的事項である。
　
ａ．周知例１：特開２００４−７９７１１号公報
　「【００４７】
本実施形態に係る強誘電体メモリ１０００の製造方法では、図３に示すように、まず、半導体基板１０上にＭＯＳトランジスタ２１０を公知の半導体装置の製造方法を用いて形成し、素子分離領域２０、第１の層間絶縁膜３０を形成する。
次に、この第１の層間絶縁膜３０の上に下部電極１０１、強誘電体層１０２、上部電極１０３を積層して強誘電体キャパシタ１０５を形成する
【００４８】
下部電極１０１は、Ｐｔ又はＩｒ等の貴金属や、その酸化物（ＩｒＯｘ等）を材料として形成することができる。また、下部電極１０１は、単層膜でもよいし、積層した多層膜でもよい。
　
ｂ．周知例２：特開２００４−２９６６８１号公報
　「【００２９】
１．強誘電体キャパシタの製造方法
図１（Ａ）〜図１（Ｄ）は、本実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である
【００３０】
（１）まず、図１（Ａ）に示すように、基体１０の上に下部電極２０を形成する。
下部電極２０は、例えば、Ｐｔ、Ｉｒ、Ａｌ、Ａｕ、Ａｇ、Ｒｕ、Ｓｒ等の金属や、酸化物導電体（例えば、ＩｒＯｘ等）や、窒化物導電体（例えば、ＴｉＮ等）などを材料としてスパッタ法を用いて形成することができる。また、下部電極２０は、単層膜でもよいし、積層した多層膜でもよい
　
ｃ．周知例３：特開２００４−２１４５６９号公報
　「【００１１】
前記下部電極は、単層構造であってもよいし、積層構造であってもよく、前記Ｉｒを用いる場合には、該Ｉｒによる単層構造であってもよいし、Ｔｉ、Ｓｉ等の基板乃至層上に前記Ｉｒによる層を積層してなる積層構造であってもよく、前記強誘電体（例えば、ＰＺＴ）の配向性向上等の観点からは積層構造であるのが好ましい
前記積層構造の具体例としては、Ｉｒ／Ｔｉ（Ｉｒ：厚み１５０ｎｍ／Ｔｉ：厚み１０ｎｍ）、などが好適に挙げられる。
前記単層構造の場合における前記Ｉｒによる層の厚み、又は前記積層構造における前記Ｉｒによる層の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、１０〜１０００ｎｍが好ましく、５０〜５００ｎｍがより好ましい。
前記下部電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、スパッタリング法などが好適に挙げられる。」
　
ｄ．周知例４：特開２００１−３４５４３２号公報
　「【００３７】
また、上記の各実施の形態においては、下部電極を、対酸素バリア層となるＩｒ層とＰｔ層の２層構造で形成しているが、この様な２層構造に限られるものではなく、Ｉｒ、ＩｒＯ
２
、Ｒｕ、ＲｕＯ
２
、Ｐｔ、或いは、ＰｔＯ
２
の単層構造、或いは、これらを組み合わせた多層構造で構成しても良いものであり、単層で構成する場合には、下部電極が対酸素バリア層を兼ねることになる
【００３８】また、上記の各実施の形態においては、強誘電体膜としてＰＺＴを用いているが、ＰＺＴに限られるものではなくＰＺ，ＰＴ，ＰＬＺＴ等のＰｂを含むペロブスカイト酸化物一般にも適用されるものである。」
　
（４−３−３）したがって、引用発明１及び２に接した当業者であれば、引用発明において、強誘電体膜の自発分極量の増加、良好なインプリント耐性及び信頼性の向上を図ることを目的として、下部電極を、「イリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚ」の積層構造に換えて、引用発明２のような「（１１１）配向のＩｒ（イリジウム）膜」の単層構造とすること、すなわち、補正発明のように、「前記下部電極は１種の配向性金属膜のみで構成される」ようにすることは、容易になし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　相違点１〜３については、以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第４項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第４項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明についての検討
１．本願発明
　平成２３年４月１５日に提出された手続補正書による補正は上記のとおり却下され、平成２２年１１月４日に提出された手続補正書による補正も原審において却下されているので、本願の請求項１〜９に係る発明は、平成２２年８月１１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　本願発明を再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有し、
　前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであることを特徴とする半導体装置。」
　
２．引用刊行物に記載された発明
　本願の出願前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−１７２２３２号公報（引用例１）には、上記第２．４．（２）（２−１）に記載したとおりの事項、及び発明（引用発明１）が記載されているものと認められる。
　引用発明１を再掲すると次のとおりである。
　
　「シリコン基板１と、
　前記シリコン基板１に形成したｐ型のウェル１ａに第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃを有し、前記第１のｎ型不純物拡散領域５ａを共通にして形成された２つのｎ型のＭＯＳトランジスタＴ１，Ｔ２と、
　前記第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成した第１層間絶縁層８と、
　前記第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃにそれぞれ形成し、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃと、
　前記第１層間絶縁層８上に形成された酸化防止絶縁層１２であり、前記第２及び第３の導電性プラグ１０ｂ，１０ｃの上に開口１２ａを形成し、前記第１の導電性プラグ１０ａの上に別の開口を形成した前記酸化防止絶縁層１２と、
　前記酸化防止絶縁層１２の上に形成された絶縁性密着層１３と、
　前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）の酸素バリアメタル層１１と、
　前記酸素バリアメタル層１１及び絶縁性密着層１３の上に形成され、例えばイリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚを順に形成した第１導電層１４よりなる下部電極１４ａと、ＰＺＴよりなる誘電体層１５ａと、例えば酸化イリジウム（ＩｒＯ２）で形成した第２導電層１６よりなる上部電極１６ａから構成されたキャパシタＱと、
　前記キャパシタＱの前記上部電極１６ａの上に形成したホール２３と、前記別の開口を含む第４のコンタクトホール１９ａとを有する第２層間絶縁層１９と、
　前記ホール２３に形成した一層目金属配線２４ｂ，２４ｃと、
　前記別の開口を含む前記第４のコンタクトホール１９ａ内に形成され、前記第１の導電性プラグ１０ａに接続された第４の導電性プラグ２１とを有することを特徴とする半導体装置。」
　
３．本願発明と引用発明１との対比
（１）引用発明１の「シリコン基板１」は、本願発明の「半導体基板」に相当する。
　
（２）引用発明１の「『第１』の『ｎ型不純物拡散領域５ａ』」は、本願発明の「第２不純物拡散領域」に相当し、引用発明１の「『第２及び第３のｎ型不純物拡散領域』『５ｂ，５ｃ』」は、本願発明の「『第１』『不純物拡散領域』」に相当する。
　したがって、引用発明１の「『前記シリコン基板１に形成したｐ型のウェル１ａに』存在する『第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃ』」は、引用発明１の「前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域」に相当する。
　
（３）引用発明１の「『第１』の『コンタクトホール８ａ』」は、本願発明の「第２ホール」に相当し、引用発明１の「『第２及び第３のコンタクトホール』『８ｂ，８ｃ』」は、本願発明の「『第１』『ホール』」に相当する。
　また、引用発明１の「第１層間絶縁層８」は、本願発明の「第１絶縁膜」に相当する。
　したがって、引用発明１の「前記第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成した第１層間絶縁層８」は、本願発明の「前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜」に相当する。
　
（４）引用発明１の「『第１』の『導電性プラグ１０ａ』」は、本願発明の「第２導電性プラグ」に相当し、引用発明１の「『第２及び第３の導電性プラグ』『１０ｂ，１０ｃ』」は、本願発明の「『第１』『導電性プラグ』」に相当する。
　したがって、引用発明１の「前記第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃにそれぞれ形成し、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃ」は、本願発明の「前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグ」に相当する。
　
（５）引用発明１の「開口１２ａ」、「別の開口」、「酸化防止絶縁層１２」は、各々本願発明の「第１開口」、「第２開口」、「酸化防止絶縁膜」に対応する。
　したがって、引用発明１の「前記第１層間絶縁層８上に形成された酸化防止絶縁層１２であり、前記第２及び第３の導電性プラグ１０ｂ，１０ｃの上に開口１２ａを形成し、前記第１の導電性プラグ１０ａの上に別の開口を形成した前記酸化防止絶縁層１２」は、本願発明の「前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜」に相当する。
　
（６）引用発明１の「前記酸化防止絶縁層１２の上に形成された絶縁性密着層１３」は、本願発明の「前記酸化防止絶縁膜の上に形成された絶縁性密着膜」に相当する。
　
（７）引用発明１の「酸素バリアメタル層１１」は、「前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）」であるが、「イリジウム（Ｉｒ）」が導電性を有することは当業者の技術常識である。
　したがって、引用発明１の「前記絶縁性密着層１３上にスパッタ法により形成したイリジウム（Ｉｒ）をＣＭＰ法により研磨して前記絶縁性密着層１３の上面上から除去することにより、前記開口１２ａ内に残されたイリジウム（Ｉｒ）の酸素バリアメタル層１１」は、本願発明の「前記第１開口内に形成された補助導電性プラグ」に相当する。
　
（８）引用発明１の「下部電極１４ａ」、「誘電体層１５ａ」、「上部電極１６ａ」、「キャパシタＱ」は、各々本願発明の「下部電極」、「キャパシタ誘電体膜」、「上部電極」、「キャパシタ」に相当する。
　したがって、引用発明１の「前記酸素バリアメタル層１１及び絶縁性密着層１３の上に形成され、例えばイリジウム（Ｉｒ）層１４ｗ、酸化イリジウム（ＩｒＯ２）層１４ｘ、酸化プラチナ（ＰｔＯ）層１４ｙ、及びプラチナ（Ｐｔ）層１４ｚを順に形成した第１導電層１４よりなる下部電極１４ａと、ＰＺＴよりなる誘電体層１５ａと、例えば酸化イリジウム（ＩｒＯ２）で形成した第２導電層１６よりなる上部電極１６ａから構成されたキャパシタＱ」は、本願発明の「前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタ」に相当する。
　
（９）引用発明１の「ホール２３」、「前記別の開口を含む第４のコンタクトホール１９ａ」、「第２層間絶縁層１９」は、各々本願発明の「第３ホール」、「前記第２開口」と「前記第２開口」の上の「第４ホール」とを合わせたもの、「第２絶縁膜」に対応する。
　したがって、引用発明１の「前記キャパシタＱの前記上部電極１６ａの上に形成したホール２３と、前記別の開口を含む第４のコンタクトホール１９ａとを有する第２層間絶縁層１９」は、本願発明の「前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜」に相当する。
　
（１０）引用発明１の「第４の導電性プラグ２１」は、本願発明の「第４導電性プラグ」に相当する。
　したがって、引用発明１の「前記別の開口を含む前記第４のコンタクトホール１９ａ内に形成され、前記第１の導電性プラグ１０ａに接続された第４の導電性プラグ２１」は、本願発明の「前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグ」に相当する。
　
（１１）以上を総合すると、本願発明と引用発明１とは、
　
　「半導体基板と、
　前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
　前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
　前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
　前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
　前記酸化防止絶縁膜の上に形成された絶縁性密着膜と、
　前記第１開口内に形成された補助導電性プラグと、
　前記補助導電性プラグ上、及び前記第１開口の周囲の前記絶縁性密着膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
　前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
　前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
　を有することを特徴とする半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点４）
　本願発明は、「前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグ」を有するのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点５）
　本願発明は、「前記補助導電性プラグの上面の高さと前記絶縁性密着膜の上面全体の高さとが同じ高さであ」るのに対して、引用発明１は、そのような特定がなされていない点。
　
４．相違点についての当審の判断
　本願発明と引用発明１との相違点である相違点４及び５は、各々補正発明と引用発明１との相違点である相違点１及び２と同一である。
　そして、上記第２．４．（４）（４−１）及び（４−２）において検討したとおり、相違点１及び２は、いずれも実質的なものではなく、また、仮に実質的なものであったとしても、当業者が適宜又は容易になし得た範囲に含まれる程度のものであるから、相違点４及び５も同様に、いずれも実質的なものではなく、また、仮に実質的なものであったとしても、当業者が適宜又は容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明１であり、また、仮に本願発明が引用発明１であるとまではいえなかったとしても、本願発明は、引用発明１に基づいて当業者が容易に発明をすることができたものである。
　
第４．むすび
　以上検討したとおりであるから、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができず、また、仮に本願発明が特許法第２９条第１項第３号に該当するとまではいえなかったとしても、本願発明は、特許法第２９条第２項に規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。