【事件の表示】
　特願２００３−５５３６０２「ＮチャネルトランジスタおよびＰチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法」拒絶査定不服審判事件〔平成１５年　６月２６日国際公開、ＷＯ０３／５２７９９、平成１７年　５月１２日国内公表、特表２００５−５１３７７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年１２月１１日（パリ条約による優先権主張外国庁受理２００１年１２月１４日、アメリカ合衆国）を国際出願日とする出願であって、平成２１年８月１８日付けの拒絶理由通知に対して、平成２２年２月２５日に意見書及び手続補正書が提出されたが、同年４月６日付けで拒絶査定がなされた。
　これに対し、同年８月１３日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１１月１６日付けで審尋がなされ、平成２４年２月２２日に回答書が提出された。
　
第２　平成２２年８月１３日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２２年８月１３日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜６を、補正後の特許請求の範囲の請求項１〜６とするものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップと、
　前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップと、
　前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　を含む、ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法。」
　
（補正後）
「【請求項１】
　ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップと、
　前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップと、
　前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、を含み、
　前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きいことを特徴とする、
　ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法。」
　
２　本件補正についての検討
（１）新規事項の追加の有無について
ア　補正事項について
　本件補正は、補正前の請求項１及び請求項２に記載の「を含む」を「を含み、　前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きいことを特徴とする」とするものであり、構成を追加して技術的に限定する補正である。
　
イ　本願の願書に最初に添付された明細書等の記載
　本願の願書に最初に添付された明細書、特許請求の範囲または図面（以下「当初明細書等」という。）には、「ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離」及び「ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離」について、以下のように記載されている（下線は当審で付加した。以下同じ。）。
　
（ａ）「【０００６】
 ホウ素（ｐ型ドーパント）のシリコン中の拡散率は、ヒ素（ｎ型ドーパント）の拡散率よりも著しく大きい。
　これは、ｎチャネルトランジスタとｐチャネルトランジスタの両方を含む半導体デバイス中において問題を生成する。
　オーバーラップ・キャパシタンスを最小限にするオフセットスペーサの形成は、一方の型のトランジスタ（例えば、ｎチャネル）を最適化し、他方の型（例えば、ｐチャネル）を最適化しない。
　換言すると、ｎチャネルトランジスタについてのゲート・ドレイン間のオーバーラップ・キャパシタンスを最適化する最適な幅を有するオフセットスペーサの提供は、シリコン中のホウ素の拡散がより速いことにより、ｐチャネルトランジスタを最適化するような最適なスペーシングを提供することにはならない。」
（ｂ）「【０００８】
　これらの要求および他の要求は、同じ基板上にｎチャネルトランジスタおよびｐチャネルトランジスタを形成する方法であって、
第１ゲート電極から第１間隔を隔ててｎ型ドーパントを注入することによって、ｎチャネルトランジスタ中にソース／ドレイン拡張部を形成する
　
ソース／ドレイン拡張部は、ｐ型のドーパントを第２ゲート電極から第２間隔を隔てて注入することによって、ｐチャネルトランジスタ中で形成される
第２間隔は、第１間隔よりも大きい
（ｃ）「【０００９】
　ｐ型ドーパントを、ｎ型ドーパントが注入されるゲート電極からの間隔よりさらに間隔を隔てて基板中に注入することによって、ｐ型ドーパントのより速い拡散が調整される。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタの双方のゲート・ドレイン間のオーバーラップキャパシタンスの最適化を可能にする。
　本発明のある実施形態においては、ｎ型ドーパントは第１スペーサ幅に従って注入され、ｐ型ドーパントは第２スペーサ幅に従って注入される。
　本発明のある実施形態においては、この第１スペーサ幅は、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極上の第１オフセットスペーサの幅と等しい。
　第２スペーサ幅は、対となるオフセットスペーサを形成すべく、第１オフセットスペーサ上に形成される第１オフセットスペーサと第２オフセットスペーサの合計幅と等しい。」
（ｄ）「【００１２】
　本発明が扱う問題および解決する問題は、ゲート・ドレイン間のオーバーラップ・キャパシタンスの減少、特に、シリコン中のｐ型ドーパントとｎ型ドーパントの拡散率の相違によって引き起こされる問題に関係がある。
　本発明は、ゲート電極からの異なる（differencial）スペーシングでソース／ドレイン拡張部のドーパントを注入することによって、ｎチャネルトランジスタとｐチャネルトランジスタのそれぞれのオーバーラップ・キャパシタンスを最適化する。
　これは、ゲート電極上に第１オフセットスペーサを形成し、ｎチャネルトランジスタ中のみにソース／ドレイン拡張部のインプラントを生成することによって遂行される。
　第２オフセットスペーサは、この第１オフセットスペーサ上に形成され、ｐチャネルトランジスタ中にソース／ドレイン拡張部のインプラントが生成される。
　従って、
ｐチャネルトランジスタ中のソース／ドレイン拡張部のインプラントは、ｎチャネルトランジスタ中のソース／ドレイン拡張部よりゲート電極からの間隔がさらにあけられる
　これは、ｎチャネルトランジスタおよびｐチャネルトランジスタの双方のオーバーラップ・キャパシタンスを最適化することを可能にする。」
（ｅ）「【００１７】
　第２スペーサ層の厚みは、ｐ型ドーパントのシリコン中におけるより速い拡散率のために、第２オフセットスペーサ２２の幅が最適化されるように調整することができる。
　換言すると、エッチングの後、第１オフセットスペーサ１８および第２オフセットスペーサ２２によって形成される一対のオフセットスペーサ２４は、ｐチャネルトランジスタのゲート・ドレイン間のオーバーラップキャパシタンスをｐ型ドーパントのより速い拡散率を考慮に入れて最適化するように選択される幅を有する。」
（ｆ）「【００１９】
　第２オフセットスペーサ２２の形成に続いて、ｎチャネルトランジスタ１２はマスクで覆われる（masked off）と共に、ｐチャネルトランジスタ１４中にソース／ドレイン拡張部領域２６を生成すべく、ソース／ドレイン拡張部の注入ステップが実行される。
　第１オフセットスペーサ１８と第２オフセットスペーサ２２を含む対となるオフセットスペーサ２４は、この第１オフセットスペーサ１８と第２オフセットスペーサ２２の真下の基板１０をマスクする。
　従って、
ｐチャネルトランジスタ１４中のソース／ドレイン拡張部２６は、ｎチャネル１２中のソース／ドレイン拡張部２０よりもゲート電極１６からさらに間隔がおかれる
　これは、ホウ素のより速い拡散率と、ｐチャネルトランジスタ１４のオーバーラップ・キャパシタンスを最適化するためである。」
　
ウ　当初明細書等の記載についての検討
　上記の記載を総合すると、当初明細書等には、ｐチャネルトランジスタのソース／ドレイン拡張部のイオン注入を、ｎチャネルトランジスタのソース／ドレイン拡張部のイオン注入よりもゲート電極からの間隔をさらにあけて行うことは記載されているものの、請求項１に記載された各ステップにより形成される最終的な生成物であるｐチャネルトランジスタとｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離について記載されておらず、したがって、補正後の請求項１に記載された「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きい」ことは当初明細書等に記載されていない。
　
　さらに、当初明細書等の段落【０００６】には、「ホウ素（ｐ型ドーパント）のシリコン中の拡散率は、ヒ素（ｎ型ドーパント）の拡散率よりも著しく大きい。」と記載されており、かつ、段落【０００９】及び【００１７】には、「ｐ型ドーパントを、ｎ型ドーパントが注入されるゲート電極からの間隔よりさらに間隔を隔てて基板中に注入することによって、ｐ型ドーパントのより速い拡散が調整され、これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタの双方のゲート・ドレイン間のオーバーラップキャパシタンスの最適化を可能にする」旨が記載されているものの、たとえ、ｐチャネルトランジスタのソース／ドレイン拡張部のイオン注入を、ゲート電極からソース／ドレイン拡張部までの間隔は、ｎチャネルトランジスタのソース／ドレイン拡張部へのイオン注入時におけるゲート電極からソース／ドレイン拡張部までの間隔よりも大きいものとして行っても、最終的な生成物が、「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きい」ものとなるとは一概にいえず、したがって、当初明細書等の記載からみて自明な事項であるとも認められない。
　また、当初明細書等を精査しても、最終的な生成物が、「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きい」ものと当業者が認識できる記載も見い出せない。
　
　したがって、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものといえるから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　
エ　新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（２）独立特許要件について
ア　検討の前提
　上記（１）において検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていない。しかしながら、いささか不自然ではあるが、補正後の請求項１の「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きいこと」が、「前記ｐチャネルトランジスタの前記ソース／ドレイン拡張部を注入するステップにおける前記ゲート電極から当該ソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタの前記ソース／ドレイン拡張部を注入するステップにおける前記ｎチャネルトランジスタの前記ゲート電極から当該ソース／ドレイン拡張部までの距離よりも大きいこと」を意味するものであると仮定した場合においては、本件補正は、特許法第１７条の２第３項に規定する要件を満たし、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものとなることから、そのように仮定した場合において、本件補正による補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、予備的に検討する。
　
イ　本件補正後の発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される上記「１　本件補正の内容」の「（補正後）」の箇所に記載したものであるところ、
「ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップと、
　前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップと、
　前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、を含み、
　前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きいことを特徴とする、
　ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法。」
にあるものと認める。
　なお、請求項１には、「前記第１オフセットスペーサの真下の前記基板への注入」と記載されているが、「基板」の用語はその前に記載されていないので、「前記第１オフセットスペーサの真下の前記基板への注入」は「前記第１オフセットスペーサの真下の基板への注入」の誤記と認め、補正発明を上記のように認定した。
　
ウ　引用例の記載と引用発明 
（ア）引用例１：特開２００１−１１０９１３号公報
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００１−１１０９１３号公報（以下「引用例１」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１ないし図４とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
 　
（ａ）「【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方法に関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のシャローエクステンション拡散層形成方法に関する。」
（ｂ）「【００１９】図２（ａ）〜（ｅ）は本発明の他の実施例による半導体装置の製造方法を示す断面図である。この図２（ａ）〜（ｅ）を参照して本発明の他の実施例による半導体装置の製造方法について説明する。
【００２０】まず、
シリコン基板１上に
ゲート電極４に
サイドウォール９を形成
【００２１】続いて、
ｐＭＯＳ領域をレジスト１０で覆い、ｎＭＯＳ領域にＡｓまたはＰの低加速イオン注入を行う
【００２２】この時、シリコン窒化膜のサイドウォール９があることによって、ゲート酸化膜３のＨＦ溶液による侵食を防ぐことができるので、ゲート絶縁膜３の劣化を抑制することができる。
【００２３】また、本実施例では、図２（ｂ）に示すように、
ボロンイオン注入時のマスクとなる膜厚のシリコン窒化膜を全面に堆積した後
ｐＭＯＳ領域のみエッチバックすることによって、ｎＭＯＳ領域上にはシリコン窒化膜のカバー（ハードマスク１２）が形成されると同時に、ｐＭＯＳのゲート電極４へシリコン窒化膜のサイドウォール１１が形成される
【００２４】したがって、図２（ｄ）に示すように、イオン注入直前のＨＦ処理によって自然酸化膜を除去する工程で、ｎＭＯＳ上のハードマスク１２の膜減り及びｐＭＯＳのサイドウォール１１の膜減りを抑制することができるので、制御性良く、本発明の目的を達成することができる。
【００２５】また、
ｐＭＯＳのドーパンドであるボロンの拡散はＡｓに比べて速いため、ボロンの方が横方向への拡がりが大きくなることによる短チャネル化を、幅広に形成されたサイドウォールでマージンを持たせることで抑制することができ、より整合性よくＣＭＯＳトランジスタのＳ／Ｄエクステンション領域の形成が可能となる
【００２６】その後、図２（ｅ）に示すように、サイドウォール１３を形成し、
Ｓ／Ｄ注入を行ってＤｅｅｐ−ＳＤ１４を形成
（ｃ）図２（ａ）〜（ｅ）には、本発明の他の実施例による半導体装置の製造方法を示す断面図が示されており、（ａ）の工程で、ＮＭＯＳエクステンション注入がなされ、（ｄ）の工程で、ＰＭＯＳエクステンション注入＆ＲＴＡがなされていることがみてとれる。
　
（イ）引用発明
　ここにおいて、段落【００２１】において行われているイオン注入、及び段落【００２３】において行われているイオン注入により、各々ｎＭＯＳのＳ／Ｄエクステンション領域、及びｐＭＯＳのＳ／Ｄエクステンション領域を注入していることが明らかである。
　したがって、図１ないし図４を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
「ｎＭＯＳおよびｐＭＯＳのゲート電極４にサイドウォール９を形成し、
　ｐＭＯＳ領域をレジスト１０で覆い、ｎＭＯＳ領域にＡｓまたはＰの低加速イオン注入を行うことで、ｎＭＯＳのＳ／Ｄエクステンション領域を注入し、
　ボロンイオン注入時のマスクとなる膜厚のシリコン窒化膜を全面に堆積した後、ｐＭＯＳ領域のみエッチバックすることによって、ｎＭＯＳ領域上にはシリコン窒化膜のカバー（ハードマスク１２）を形成すると同時に、ｐＭＯＳのゲート電極４へシリコン窒化膜のサイドウォール１１を形成し、
　ｐＭＯＳのＳ／Ｄエクステンション領域を注入し、
　Ｓ／Ｄエクステンション領域とＤｅｅｐ−ＳＤ１４とを有するｎＭＯＳおよびｐＭＯＳをシリコン基板１上に形成する方法。」
　
エ　対比・判断
　補正発明と引用発明とを対比する。
（ア）引用発明の「ｎＭＯＳ」、「ｐＭＯＳ」、「サイドウォール９」、「サイドウォール１１」、「Ｓ／Ｄエクステンション領域」、及び「Ｄｅｅｐ−ＳＤ１４」は、それぞれ補正発明の「ｎチャネルトランジスタ」、「ｐチャネルトランジスタ」、「第１オフセットスペーサ」、「第２オフセットスペーサ」、「ソース／ドレイン拡張部」、及び「ソース／ドレイン領域」に相当する。
　
（イ）引用発明では、「ｎＭＯＳおよびｐＭＯＳのゲート電極４にサイドウォール９を形成し」ているから、補正発明と引用発明とは、「ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップ」を含む点で一致する。
　
（ウ）引用発明の「ｎＭＯＳのＳ／Ｄエクステンション領域を注入」する工程は、補正発明の「『前記ｎチャネルトランジスタ』に『ソース／ドレイン拡張部を注入するステップ』」に相当する。
　また、引用発明は、「ｐＭＯＳ領域をレジスト１０で覆い」、「低加速イオン注入を行う」ものであるから、図２（ａ）を勘案すると、引用発明の「ｎＭＯＳのＳ／Ｄエクステンション領域を注入」する工程は、「ｎＭＯＳのサイドウォール９の真下のシリコン基板１への注入」を、「ｎＭＯＳのシリコン基板１中のみ」に注入するものであるとともに、ｎＭＯＳの「ゲート電極４にサイドウォール９を形成」した状態で、「低加速イオン注入を行う」から、「サイドウォール９でマスクした状態」で注入を行うものであることは明らかである。
　したがって、補正発明と引用発明とは、「前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップ」を含むものである点で一致する。　
　
（エ）図２（ｂ）を勘案すると、引用発明において、「サイドウォール１１」が「サイドウォール９」上に形成されることは明らかであるから、補正発明と引用発明とは、「前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップ」を含むものである点で一致する。　
　
（オ）引用発明の「ｐＭＯＳのＳ／Ｄエクステンション領域を注入」する工程は、補正発明の「『前記ｐチャネルトランジスタ』に『ソース／ドレイン拡張部を注入するステップ』」に相当する。
　また、引用発明は、「ボロンイオン注入時のマスクとなる膜厚のシリコン窒化膜を全面に堆積した後、ｐＭＯＳ領域のみエッチバックすることによって、ｎＭＯＳ領域上にはシリコン窒化膜のカバー（ハードマスク１２）を形成すると同時に、ｐＭＯＳのゲート電極４へシリコン窒化膜のサイドウォール１１を形成し、ｐＭＯＳのＳ／Ｄエクステンション領域を注入」するものであるから、図２（ｄ）を勘案すると、引用発明の「ｐＭＯＳのＳ／Ｄエクステンション領域を注入」する工程は、「ｐＭＯＳのサイドウォール９およびサイドウォール１１の真下のシリコン基板１への注入」を、「ｐＭＯＳのシリコン基板１中のみ」に注入するものであるとともに、「サイドウォール９およびサイドウォール１１でマスクした状態」で注入を行うものであることは明らかである。
　したがって、補正発明と引用発明とは、「前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップ」を含むものである点で一致する。
　
（カ）引用発明は、図２を勘案すると、ｎＭＯＳおよびｐＭＯＳを同一基板上に形成しており、その際に使用する方法であるといえるから、補正発明と引用発明とは、「ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法」である点で共通している。
　
（キ）最後に、補正発明の「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きい」との構成について、引用発明と対比する。
　
　上記（ウ）及び（オ）で検討したように、引用発明は、補正発明との一致点として、「前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップ」、及び「前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップ」を含むものであるから、「前記ｎチャネルトランジスタの前記ソース／ドレイン拡張部を注入するステップ」は「前記第１オフセットスペーサでマスクした状態」で行い、「前記ｐチャネルトランジスタの前記ソース／ドレイン拡張部を注入するステップ」は「前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態」で行うものであるといえる。
　したがって、補正発明と引用発明とは、「前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きい」ものである点で一致する。
　
（ク）以上のとおりであるから、補正発明の構成は、すべて引用例１に示されているものであって、補正発明と引用発明とは、「ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップと、　前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、　前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップと、　前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、を含み、　前記ｐチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離は、前記ｎチャネルトランジスタのゲート電極からソース／ドレイン拡張部までの距離よりも大きいことを特徴とする、　ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法。」の点で一致し、両者において相違点はない。
　したがって、補正発明は、引用発明と同一ということとなるから、特許法第２９条第１項第３号に規定する発明に該当し、特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであり、又、仮に同法第１７条の２第３項に規定する要件を満たしていると仮定した場合であっても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成２２年２月２５日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、
「ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極に第１オフセットスペーサを形成するステップと、
　前記ｎチャネルトランジスタの前記第１オフセットスペーサの真下の基板への注入を前記第１オフセットスペーサでマスクした状態で、前記ｎチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　前記第１オフセットスペーサ上に第２オフセットスペーサを形成するステップと、
　前記ｐチャネルトランジスタの前記第１オフセットスペーサおよび第２オフセットスペーサの真下の前記基板への注入を前記第１オフセットスペーサおよび第２オフセットスペーサでマスクした状態で、前記ｐチャネルトランジスタの前記基板中のみにソース／ドレイン拡張部を注入するステップと、
　を含む、ソース／ドレイン拡張部とソース／ドレイン領域とを有するｎチャネルトランジスタおよびｐチャネルトランジスタを同一基板上に形成する際に使用する方法。」
にあるものと認める。
　なお、請求項１には、「前記第１オフセットスペーサの真下の前記基板への注入」と記載されているが、「基板」の用語はその前に記載されていないので、「前記第１オフセットスペーサの真下の前記基板への注入」は「前記第１オフセットスペーサの真下の基板への注入」の誤記と認め、本願発明を上記のように認定した。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００１−１１０９１３号公報（引用例１、再掲）には、「半導体装置の製造方法」（発明の名称）に関して、図１ないし図４とともに、上記「第２　２（４）ウ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（４）ウ（イ）引用発明」に記載したとおりの引用発明が記載されている。
　
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が、引用発明と同一なのであるから、本願発明も、当然に、引用発明と同一ということとなる。
　したがって、本願発明は、特許法第２９条第１項第３号に規定する発明に該当し、特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。