【事件の表示】
　特願２００６−５００１１９「メモリ回路構造およびその製造方法」拒絶査定不服審判事件〔平成１６年１１月１１日国際公開、ＷＯ２００４／０９７８３８、平成１８年１１月　２日国内公表、特表２００６−５２４９０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２００４年３月１７日（パリ条約による優先権主張外国庁受理２００３年４月２９日，ドイツ）を国際出願とする出願であって，平成２０年４月２４日付けの拒絶理由通知に対して，同年８月２９日付けで手続補正書及び意見書が提出されたが，平成２１年１月５日付けで拒絶査定がされ，これに対し，同年３月３０日に審判請求がされるとともに，同日付けで手続補正書が提出されたものである。
　
　
第２　平成２１年３月３０日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，以下のとおりである。
　
〈補正事項ａ〉
　　・補正前の請求項１の「ワード線またはビット線を選択する」を，補正後の請求項１の「ワード線またはビット線を選択し，
　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，
　上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」と補正する。
〈補正事項ｂ〉
　　・補正前の請求項７を削除する。
〈補正事項ｃ〉
　　・補正前の請求項８を，補正後の請求項７に繰り上げるとともに，補正前の請求項８の「請求項１ないし７のいずれか１項に記載の」を，補正後の請求項７の「請求項１ないし６のいずれか１項に記載の」と補正し，補正前の請求項８の「上記集積メモリセルアレイ（５２）と上記集積論理用回路（５４）とを配置する工程」を，補正後の請求項７の「上記集積メモリセルアレイ（５２）と上記集積論理用回路（５４）とをフリップチップ接続して配置する工程」と補正し，補正前の請求項８の「上記メモリ回路（１２）の復号回路（３０，３４）である」を，補正後の請求項７の「上記メモリ回路（１２）の復号回路（３０，３４）であり，
　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，
　上記配置する工程において上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」と補正する。
〈補正事項ｄ〉
　　・補正前の請求項９を，補正後の請求項８に繰り上げるとともに，補正前の請求項９の「第１工程よりも多くの，少なくとも１つの金属化層を形成する工程とのうち，少なくとも１つの上記第１工程には含まれていない工程を含んでいる」を，補正後の請求項８の「少なくとも１つの金属化層を形成する工程とを含んでいる」と補正し，補正前の請求項９の「請求項８に記載の」を，補正後の請求項８の「請求項７に記載の」と補正する。
〈補正事項ｅ〉
　　・補正前の請求項１０を，補正後の請求項９に繰り上げるとともに，補正前の請求項１０の「請求項９に記載の」を，補正後の請求項９の「請求項８に記載の」と補正する。
〈補正事項ｆ〉
　　・補正前の請求項１１を，補正後の請求項１０に繰り上げるとともに，補正前の請求項１１の「請求項８ないし１０のいずれか１項に記載の」を，補正後の請求項１０の「請求項７ないし９のいずれか１項に記載の」と補正する。
　
２　補正目的の適否
（１）補正事項ａについて
　補正事項ａは，補正前の請求項１の「ワード線またはビット線を選択する」を，補正後の請求項１の「ワード線またはビット線を選択し，
　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，
　上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」とする補正であり，限定的に減縮するものであるから，補正事項ａは，特許請求の範囲の減縮を目的とする補正に該当する。
（２）補正事項ｂについて
　補正事項ｂは，請求項の削除を目的とする補正に該当する。
（３）補正事項ｃについて
　補正事項ｃのうち，補正前の請求項８の「請求項１ないし７のいずれか１項に記載の」を，補正後の請求項７の「請求項１ないし６のいずれか１項に記載の」と補正することは，補正事項ｂにおいて，請求項を削除することに伴う補正であるから，明りょうでない記載の釈明を目的とする補正に該当する。
　また，補正事項ｃのうち，補正前の請求項８の「上記集積メモリセルアレイ（５２）と上記集積論理用回路（５４）とを配置する工程」を，補正後の請求項７の「上記集積メモリセルアレイ（５２）と上記集積論理用回路（５４）とをフリップチップ接続して配置する工程」と補正し，補正前の請求項８の「上記メモリ回路（１２）の復号回路（３０，３４）である」を，補正後の請求項７の「上記メモリ回路（１２）の復号回路（３０，３４）であり，
　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，
　上記配置する工程において上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」と補正することは，限定的に減縮するものであるから，補正事項ｃは，特許請求の範囲の減縮を目的とする補正に該当する。
（４）補正事項ｄについて
　補正事項ｄのうち，補正前の請求項９の「第１工程よりも多くの，少なくとも１つの金属化層を形成する工程とのうち，少なくとも１つの上記第１工程には含まれていない工程を含んでいる」を，補正後の請求項８の「少なくとも１つの金属化層を形成する工程とを含んでいる」と補正することは，限定的に減縮するものであるから，補正事項ｄは，特許請求の範囲の減縮を目的とする補正に該当する。
　また，補正事項ｄのうち，補正前の請求項９の「請求項８に記載の」を，補正後の請求項８の「請求項７に記載の」と補正することは，補正事項ｂにおいて，請求項を削除することに伴う補正であるから，明りょうでない記載の釈明を目的とする補正に該当する。
（５）補正事項ｅ，ｆについて
　補正事項ｅ，ｆは，いずれも，補正事項ｂにおいて，請求項を削除することに伴う補正であるから，明りょうでない記載の釈明を目的とする補正に該当する。
　
　したがって，特許請求の範囲についての本件補正は，特許法１７条の２第４項（平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項をいう。以下同じ。）に規定する要件を満たす。
　
　本件補正は，特許法１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明について検討する。
　
３　独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は，次のとおりである。
　
【請求項１】
「メモリ回路（１２）内の集積メモリセルアレイ（１６）が搭載されてなるメモリセルアレイ用基板（５２）と，
　メモリセルへのアクセスを制御し，メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路（３０，３８）が搭載されてなる論理回路用基板（５４）とを備え，
　上記論理回路用基板（５４）は，上記メモリセルアレイ用基板（５２）とは異なる基板であり，
　上記メモリセルアレイ用基板（５２）の主領域と，上記論理回路用基板（５４）の主領域とは，主領域の法線方向に重なり合って配された２つの平面上に設けられており，
　上記論理回路は，メモリ回路（１２）内の制御回路（３８）であり，上記制御回路は，メモリセルアレイ（１６）のメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御し，または，
　上記論理回路（３０）は，メモリ回路（１２）に含まれる復号回路（３０，３４）であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイ（１６）の複数のメモリセルに接続されているワード線またはビット線を選択し，
　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，
　上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上であることを特徴とするメモリ回路構造（１０）。」
　
（２）引用例の表示
　　引用例１：特開２００２−２６２８０号公報
　
（３）引用例１の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開２００２−２６２８０号公報（以下「引用例１」という。）には，「強誘電体メモリ及びその製造方法」（発明の名称）に関して，図１，図２，図２４〜２６とともに，次の記載がある。（下線は当審において付加。以下同様。）
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，メモリセルに強誘電体を用いた強誘電体メモリに関し，特に，１個のメモリセルを１個の強誘電体キャパシタで構成してセルトランジスタを使用しないパッシブアドレス型の強誘電体メモリに関する。
【０００２】
【従来の技術】従来，この種の強誘電体メモリとしては，例えば，国際公開公報（ＷＯ９９／１２１７０号）に記載の発明や，特開平９−１１６１０７号公報に記載の発明が知られている。これらの強誘電体メモリは，強誘電体キャパシタからなるメモリセルを縦横に配置するパッシブマトリクスアレーと，その各メモリセルのデータの読み書き等を行う周辺回路と，から構成されている。
【０００３】
パッシブマトリクスアレーは，例えば，図２４及び図２５に示すように，強誘電体膜１と，強誘電体膜１の上面にＸ方向に配列されて固定された複数の上側電極２と，強誘電体膜１の下面にＹ方向に配列されて固定された複数の下側電極３とからなり，その両電極２，３の各交差位置に，強誘電体キャパシタからなるメモリセル４が形成されるようになっている
【０００４】このような従来からの強誘電体メモリは，パッシブマトリクスアレーとその周辺回路とを同一基板上に平面的に集積化することにより実現している。」
・「【０００７】
【発明が解決しようとする課題】ところで，図２６（Ｂ）に示すパッシブマトリクスアレーの形成過程であって，強誘電体膜２２の形成には，酸素雰囲気下で高温処理（７００℃程度）を行うため，先に形成されているＭＯＳトランジスタの劣化が起こる。この劣化を補償するため，この後の工程中に水素雰囲気下で熱処理すると，強誘電体膜２２の強誘電体特性の劣化が生じる。従って，これらの妥協点で完成後のデバイスを動作させる必要がある。
【０００８】また，強誘電体膜２２の形成時に，その強誘電体膜２２の成分がＭＯＳトランジスタの領域に拡散し，これによりＭＯＳトランジスタの性能の劣化が起こるという不都合がある。このため，従来の強誘電体メモリのようにパッシブマトリクスアレーとその周辺回路とを同一基板上に平面的に集積化する場合には，上記のようにその製造プロセスでの制約が大きいという不都合があった。
【０００９】そこで，本発明の目的は，上記の点に鑑み，製造プロセスでの制約を小さくできるようにした強誘電体メモリ及びその製造方法を提供することにある。」
　
　　イ　発明の実施の形態
・「【００２６】
【発明の実施の形態】以下，本発明の実施形態について図面を参照して説明する。本発明の強誘電体メモリの第１実施形態について，図１及び図２を参照して説明する。この第１実施形態に係る強誘電体メモリは，図１及び図２に示すように，パッシブマトリクスアレー・マイクロチップ４１を，周辺回路基板４２上に集積化したものである。
【００２７】
パッシブマトリクスアレー・マイクロチップ４１は，図２４及び図２５に示すような構成からなるパッシブマトリクスアレーを，マイクロチップ化したものである
周辺回路基板４２のほぼ中央にテーパを有する凹部４６が設けられ，その凹部４６内にパッシブマトリクスアレー・マイクロチップ４１が収容されて集積化されている
周辺回路基板４２であって，パッシブマトリクスアレー・マイクロチップ４１が集積化される周囲には，その周辺回路としてワードライン駆動回路４３，ビットライン駆動回路（センスアンプを含む）４４，および制御回路４５が形成されている
【００２８】ここで，以下の各実施形態において，
パッシブマトリクスアレーという場合には，図２４及び図２５に示すような構成からなるメモリセルアレイをいう
【００２９】さらに，以下の各実施形態において，何々マイクロチップという場合には，例えばシリコン基板，プラスチックシート，ガラス基板，セラミック基板上にそのマイクロチップ化する回路などを形成し，切り出しまたは異方性エッチングを行い，微小構造体とすることにより形成される。次に，このような構成の第１実施形態に係る強誘電体メモリの製造方法の一例について説明する。
【００３０】まず，パッシブマトリクスアレーを，微小構造体であるパッシブマトリクスアレー・マイクロチップ４１上に作成しておく。一方，
周辺回路基板４２は，そのほぼ中央にパッシブマトリクスアレー・マイクロチップ４１を収容する凹部４６を作成するとともに，その凹部４６の周囲に，ワードライン駆動回路４３，ビットライン駆動回路４４，および制御回路４５を作成しておく
【００３１】
次に，周辺回路基板４２の凹部４６にパッシブマトリクスアレー・マイクロチップ４１を入れる。さらに，パッシブマトリクスアレー・マイクロチップ４１は，ワードライン駆動回路４３やビットライン駆動回路４４等と電気的に接続するなどの処理を行い，周辺回路基板４２上に集積化する
　
　　ウ　発明の効果
・「【００８４】
【発明の効果】以上述べたように，請求項１〜請求項３に係る各発明によれば，パッシブマトリクスアレーとその周辺回路とを独立して製造できるので，パッシブマトリクスアレーを製造する際にその悪影響が周辺回路に及ばなくなり，製造プロセスでの制約を小さくできる。」
　
（３−２）上記ア〜ウによれば，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
　
「強誘電体膜１と，強誘電体膜１の上面にＸ方向に配列されて固定された複数の上側電極２と，強誘電体膜１の下面にＹ方向に配列されて固定された複数の下側電極３とを有し，前記上側電極２と前記下側電極３の各交差位置に，強誘電体キャパシタからなるメモリセル４が形成されるパッシブマトリクスアレー・マイクロチップ４１と，
　ワードライン駆動回路４３とビットライン駆動回路４４と制御回路４５とを有し，各メモリセル４のデータの読み書きを行う周辺回路基板４２とを備え，
　前記周辺回路基板４２のほぼ中央にテーパを有する凹部４６が設けられ，その凹部４６内に前記パッシブマトリクスアレー・マイクロチップ４１が収容されて集積化されており，
　前記パッシブマトリクスアレー・マイクロチップ４１は，前記ワードライン駆動回路４３や前記ビットライン駆動回路４４と電気的に接続する処理を行うことを特徴とする強誘電体メモリ。」
　
（４）対比　
（４−１）次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「強誘電体膜１と，強誘電体膜１の上面にＸ方向に配列されて固定された複数の上側電極２と，強誘電体膜１の下面にＹ方向に配列されて固定された複数の下側電極３とを有し，前記上側電極２と前記下側電極３の各交差位置に，強誘電体キャパシタからなるメモリセル４が形成されるパッシブマトリクスアレー・マイクロチップ４１」において，「強誘電体膜１と，強誘電体膜１の上面にＸ方向に配列されて固定された複数の上側電極２と，強誘電体膜１の下面にＹ方向に配列されて固定された複数の下側電極３とを有し，前記上側電極２と前記下側電極３の各交差位置に，強誘電体キャパシタからなるメモリセル４が形成される」こと，及び「パッシブマトリクスアレー・マイクロチップ４１」は，それぞれ，本願補正発明の「メモリ回路（１２）内の集積メモリセルアレイ（１６）」，及び「メモリセルアレイ用基板（５２）」に対応するので，引用発明の「強誘電体膜１と，強誘電体膜１の上面にＸ方向に配列されて固定された複数の上側電極２と，強誘電体膜１の下面にＹ方向に配列されて固定された複数の下側電極３とを有し，前記上側電極２と前記下側電極３の各交差位置に，強誘電体キャパシタからなるメモリセル４が形成されるパッシブマトリクスアレー・マイクロチップ４１」は，本願補正発明の「メモリ回路（１２）内の集積メモリセルアレイ（１６）が搭載されてなるメモリセルアレイ用基板（５２）」に相当する。
　　イ　引用発明の「ワードライン駆動回路４３とビットライン駆動回路４４と制御回路４５とを有し，各メモリセル４のデータの読み書きを行う周辺回路基板４２」において，「ワードライン駆動回路４３」と「ビットライン駆動回路４４」には，通常，データの読み書きの対象となるメモリセルが接続されたワードライン及びビットラインを指定するために，ワードライン復号回路とビットライン復号回路を備えることが相当であり，「制御回路４５」は，各メモリセル４のデータの読み書きを行うものである。よって，引用発明の「ワードライン駆動回路４３」と「ビットライン駆動回路４４」と「制御回路４５」は，いずれかに，論理回路を有するものと言えるから，本願補正発明の「集積論理回路（３０，３８）」に対応する。
　そうすると，引用発明の「周辺回路基板４２」は，本願補正発明の「論理回路用基板（５４）」に対応するので，引用発明の「ワードライン駆動回路４３とビットライン駆動回路４４と制御回路４５とを有し，各メモリセル４のデータの読み書きを行う周辺回路基板４２」は，本願補正発明の「メモリセルへのアクセスを制御し，メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路（３０，３８）が搭載されてなる論理回路用基板（５４）」に相当する。
　　ウ　引用発明の「前記周辺回路基板４２のほぼ中央にテーパを有する凹部４６が設けられ，その凹部４６内に前記パッシブマトリクスアレー・マイクロチップ４１が収容されて集積化され」ることは，「周辺回路基板４２」と「パッシブマトリクスアレー・マイクロチップ４１」が，異なる基板であることを意味するから，引用発明の「前記周辺回路基板４２のほぼ中央にテーパを有する凹部４６が設けられ，その凹部４６内に前記パッシブマトリクスアレー・マイクロチップ４１が収容されて集積化され」ることは，本願補正発明の「上記論理回路用基板（５４）は，上記メモリセルアレイ用基板（５２）とは異なる基板であ」ることに相当する。
　　エ　本願補正発明の「上記論理回路は，メモリ回路（１２）内の制御回路（３８）であり，上記制御回路は，メモリセルアレイ（１６）のメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御し，または，　上記論理回路（３０）は，メモリ回路（１２）に含まれる復号回路（３０，３４）であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイ（１６）の複数のメモリセルに接続されているワード線またはビット線を選択」することは，「上記論理回路は，メモリ回路（１２）内の制御回路（３８）であり，上記制御回路は，メモリセルアレイ（１６）のメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御」することと，「上記論理回路（３０）は，メモリ回路（１２）に含まれる復号回路（３０，３４）であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイ（１６）の複数のメモリセルに接続されているワード線またはビット線を選択」することの択一的な記載であるから，これらのうちのいずれか一つを備えることで充足されるものである。
　ここで，引用発明の「ワードライン駆動回路４３とビットライン駆動回路４４と制御回路４５とを有し，各メモリセル４のデータの読み書きを行う周辺回路基板４２」のうちの「制御回路４５」は，本願補正発明の「メモリ回路（１２）内の制御回路（３８）」に対応し，また，引用発明の「制御回路４５」は，「各メモリセル４のデータの読み書きを行う」ので，上記イに記載のように，論理回路を有していることは，明らかであるから，引用発明の「制御回路４５」が「各メモリセル４のデータの読み書きを行う」ことは，本願補正発明の「上記論理回路は，メモリ回路（１２）内の制御回路（３８）であり，上記制御回路は，メモリセルアレイ（１６）のメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御」することに相当する。
　なお，上記イで述べたとおり，引用発明の「ワードライン駆動回路４３とビットライン駆動回路４４と制御回路４５とを有し，各メモリセル４のデータの読み書きを行う周辺回路基板４２」のうちの「ワードライン駆動回路４３」と「ビットライン駆動回路４４」には，通常，データの読み書きの対象となるメモリセルが接続されたワードライン及びビットラインを指定するために，（いずれも論理回路である）ワードライン復号回路とビットライン復号回路を備えることが相当であるから，引用発明の「ワードライン駆動回路４３」と「ビットライン駆動回路４４」は，本願補正発明の「メモリ回路（１２）に含まれる復号回路（３０，３４）であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイ（１６）の複数のメモリセルに接続されているワード線またはビット線を選択」する「論理回路（３０）」に対応すると言うこともできる。
　　オ　引用発明の「強誘電体メモリ」は，本願補正発明の「メモリ回路構造（１０）」に相当する。
　
（４−２）そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
　「メモリ回路内の集積メモリセルアレイが搭載されてなるメモリセルアレイ用基板と，
　メモリセルへのアクセスを制御し，メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路が搭載されてなる論理回路用基板とを備え，
　上記論理回路用基板は，上記メモリセルアレイ用基板とは異なる基板であり，
　上記論理回路は，メモリ回路内の制御回路であり，上記制御回路は，メモリセルアレイのメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御し，または，
　上記論理回路は，メモリ回路に含まれる復号回路であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイの複数のメモリセルに接続されているワード線またはビット線を選択することを特徴とするメモリ回路構造。」
　
《相違点》
《相違点１》
　本願補正発明は，「上記メモリセルアレイ用基板（５２）の主領域と，上記論理回路用基板（５４）の主領域とは，主領域の法線方向に重なり合って配された２つの平面上に設けられて」いるのに対して，引用発明は，本願補正発明の「メモリセルアレイ用基板（５２）」と「論理回路用基板（５４）」にそれぞれ対応する，「パッシブマトリクスアレー・マイクロチップ４１」と「周辺回路基板４２」を有するものの，本願補正発明のような２つの基板の配置関係にはなっていない点。
《相違点２》
　本願補正発明は，「上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであ」るのに対して，引用発明は，「強誘電体キャパシタからなるメモリセル４」である点。
《相違点３》
　本願補正発明は，「上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」のに対して，引用発明は，フリップチップ接続するものではない点。
　
（５）相違点についての判断
（５−１）相違点１について
　　ア　第１の基板の主領域と，第２の基板の主領域とが，主領域の法線方向に重なり合って配された２つの平面上に設けられていることは，マルチチップモジュール（ＭＣＭ）という技術として，以下の周知例１，２に示されているように，周知技術である。
　　イ　周知例１：特開平８−１６７７０３号公報
　本願の優先権主張の日前に，日本国内において頒布された特開平８−１６７７０３号公報（特に，段落【０００１】，【００４７】，及び，図５の記載を参照）には，「【発明の属する技術分野】本発明は，半導体メモリ装置などの半導体装置及びその製造方法に関するものであり，特に，マルチチップモジュール（以下，ＭＣＭと記す）に適した半導体装置に関する。」（段落【０００１】）こと，及び「このように複数の半導体チップに分離して回路ブロックを形成した後，それら複数の半導体チップから，ＭＣＭを形成する。ＭＣＭは，たとえば，図５（ａ）〜（ｃ）に示すように２つのＬＳＩチップを配置し，半田バンプによって相互接続することによって作製される。本発明の半導体装置が，従来のＭＣＭと異なる点は，本発明の半導体装置が既存の複数の半導体チップを単純に組み合わせて一つのモジュールを形成するのではなく，複数の回路ブロックを有する一つのシステムを構築した後，特定のブロックパラメータが相互に共通するグループまたはブロックパラメータの近いグループごとに分離された半導体チップをモジュールに使用する点にある。」（段落【００４７】）ことが記載されている。
　　ウ　周知例２：特開２００１−１６８２９８号公報
　本願の優先権主張の日前に，日本国内において頒布された特開２００１−１６８２９８号公報（特に，段落【００１１】，段落【００１８】〜【００２０】，及び，図１の記載を参照）には，「試作して評価に使用するＤＲＡＭ混載マイコンは，図１に示すように試作チップとしての第１のチップ７にメモリチップとしての第２のチップ８がバンプ９で接続して構成されている。」（段落【００１１】）こと，「第１のチップ７のマイコン部１０からのユーザー用入出力パッドをパッケージの電極端子に接続するためには，既存のワイヤーボンドやＴＡＢ実装手法などを用いる。この図１の状態のモジュールで，機能評価を行う。マイコン機能に不具合が有れば，マイコンだけの再制作をやり直すという行程を繰り返して，設計検証を進めていく。」（段落【００１８】）こと，「数量が多くない場合には，このマルチチップ・モジュールで少量生産に対応することも投資対効果を評価した上での選択肢になる。」（段落【００１９】）こと，及び「マルチチップモジュールでも提供可能・・・。更に，ＤＲＡＭ混載マイコンの主たる用途には，混載プロセスで製造したＤＲＡＭが利用できるが，速度面や，容量面で間に合わない場合，マルチチップモジュール状態でニッチ分野（狭い分野）の用途にも供給する事が出来るという特性も備えている。」（段落【００２０】）ことが記載されている。
　　エ　そして，引用発明においては，「前記周辺回路基板４２のほぼ中央にテーパを有する凹部４６が設けられ，その凹部４６内に前記パッシブマトリクスアレー・マイクロチップ４１が収容されて集積化されて」おり，周辺回路基板４２と，パッシブマトリクスアレー・マイクロチップ４１が集積化されたものであるところ，「パッシブマトリクスアレー・マイクロチップ４１」と「周辺回路基板４２」との配置関係として，上記アの周知技術を適用することにより，本願補正発明に係る「上記メモリセルアレイ用基板（５２）の主領域と，上記論理回路用基板（５４）の主領域とは，主領域の法線方向に重なり合って配された２つの平面上に設けられて」いる構成を備えるようにすることは，当業者が適宜なし得たことと認められる。
　
（５−２）相違点２について
　　ア　ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルは，いずれも，メモリセルとして，当該技術分野における慣用技術である。
　　イ　したがって，引用発明の「強誘電体キャパシタからなるメモリセル４」に代えて，当該技術分野の慣用技術を適用して，本願補正発明の「上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであ」るようにすることは，当業者が適宜なし得たことと認められる。
　
（５−３）相違点３について
　　ア　第１の基板と第２の基板とを接続するために，バンプによる接続，すなわち，フリップチップ接続をすること，及び第１の基板と第２の基板とを接続するための，バンプによる接続部の数が，多数個であることは，以下の周知例２〜４（周知例２については，再掲）に示されているように周知技術であり，また，本願の発明の詳細な説明を見ても，本願補正発明において，バンプによる接続部の数が１０００個以上であることに格別の技術的意義を見いだすことはできない。
　　イ　周知例３：特開昭６４−６１０２９号公報
　本願の優先権主張の日前に，日本国内において頒布された特開昭６４−６１０２９号公報（特に，２頁左上欄８〜９行，同頁左下欄２〜６行，同頁右下欄１５〜１７行，及び，図１の記載を参照）には，「一つのハイブリッド型赤外線イメージセンサーチップでバンプ電極の接続数は数千点以上あ」（２頁左上欄８〜９行）ること，「第１図は本発明の一実施例を示す斜視図である。　まず，結合すべき一対の半導体チップ１，２の各々の対応する電極接続部にインジウム等の軟質金属からなるバンプ電極３，４を配設する。」（２頁左下欄２〜６行）こと，及び「なお，以上の実施例ではバンプ電極の接続点数は９点と少ないのであるがこれが数千点以上のものであっても全く同様である。」（２頁右下欄１５〜１７行）ことが，記載されている。
　　ウ　周知例４：特開平５−１６０３２５号公報
　本願の優先権主張の日前に，日本国内において頒布された特開平５−１６０３２５号公報（特に，段落【０００８】の記載を参照）には，「マルチ・チップ・モジュールに於いては，半田バンプなどの接続数が例えば５００個を越えるようなことも珍しくな」（段落【０００８】）いことが，記載されている。
　　エ　周知例２（再掲）：特開２００１−１６８２９８号公報（特に，段落【００１５】の記載を参照）には，「ＤＲＡＭ混載マイコンのメリットは，ＤＲＡＭとの接続信号線をＬＳＩ内部に入れ込んでしまえることでもあり，ＤＲＡＭとマイコン間のデータバス幅は，汎用のＤＲＡＭに比べて一般的に広く取られており，このバンプ数も数百個に及んでいる。」（段落【００１５】）ことが，記載されている。
　　オ　そして，引用発明において，「前記パッシブマトリクスアレー・マイクロチップ４１は，前記ワードライン駆動回路４３や前記ビットライン駆動回路４４と電気的に接続する処理を行う」際に，電気的に接続する箇所の数は，ワードラインの数とビットラインの数の和だけあるところ，ワードラインの数とビットラインの数とが多い場合に，電気的に接続する箇所の数が１０００個以上となることは，十分に考えられ，引用発明の「電気的に接続する処理」として，上記アに記載の周知技術を適用して，本願補正発明の「上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」ようにすることは，当業者が必要に応じて適宜なし得る設計事項と認められる。
　
（６）以上のとおり，上記相違点１〜３に係る構成とすることは，当業者が容易になし得たことである。
　
　したがって，本願補正発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきものである。
　
　
第３　本願発明
１　以上のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１（平成２０年８月２９日に提出された手続補正書により補正された請求項１）に記載された，次のとおりのものである。
　
【請求項１】
「メモリ回路（１２）内の集積メモリセルアレイ（１６）が搭載されてなるメモリセルアレイ用基板（５２）と，
　メモリセルへのアクセスを制御し，メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路（３０，３８）が搭載されてなる論理回路用基板（５４）とを備え，　上記論理回路用基板（５４）は，上記メモリセルアレイ用基板（５２）とは異なる基板であり，
　上記メモリセルアレイ用基板（５２）の主領域と，上記論理回路用基板（５４）の主領域とは，主領域の法線方向に重なり合って配された２つの平面上に設けられており，
　上記論理回路は，メモリ回路（１２）内の制御回路（３８）であり，上記制御回路は，メモリセルアレイ（１６）のメモリセルの内容を読み出す順序，書き込む順序，もしくはその双方の順序を制御し，または，
　上記論理回路（３０）は，メモリ回路（１２）に含まれる復号回路（３０，３４）であり，上記復号回路は，アドレスデータに基づいて，上記メモリセルアレイ（１６）の複数のメモリセルに接続されているワード線またはビット線を選択することを特徴とするメモリ回路構造（１０）。」
　
２　引用例１の記載と，引用発明については，前記第２，３，（３−１）〜（３−２）において認定したとおりである。
　
３　対比・判断
　前記第２，１〈補正事項ａ〉，２，（１）で検討したように，本願補正発明は，本件補正前の発明の「ワード線またはビット線を選択する」を，「ワード線またはビット線を選択し，　上記メモリセルは，ＤＲＡＭメモリセル，ＳＲＡＭメモリセル，ＲＯＭメモリセル，ＥＥＰＲＯＭメモリセル，もしくはＯＮＯ層を有するフラッシュメモリセルであり，　上記メモリセルアレイ用基板（５２）と上記論理回路用基板（５４）とをフリップチップ接続する接続部の数が，１０００個以上である」と限定したものである。逆に言えば，本件補正前の発明（本願発明）は，本願補正発明から，上記の限定をなくしたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２，３において検討したとおり，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第４　結言
　以上のとおり，本願発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。