【手続補正書】
【提出日】平成17年4月6日(2005.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶＤＤ）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶＤＤ）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、及び
基準電圧に接続された第１の入力と、第２の入力と、出力を有する増幅器（１３０）と、
第１の電源（ＶＤＤ）と増幅器（１３０）の第２の入力間に結合したソース‐ドレイン路を有する第７及び８のトランジスタ（１１３、１１４）からなる第３の負荷を含むバイアス回路を含み、前記第３、５及び７のトランジスタのゲートは増幅器（１３０）の出力に結合することを特徴とする発振器用遅延回路。
【請求項２】
第１の電源（ＶＤＤ）に結合したソースと、前記第４、６及び８のトランジスタのゲートに一緒に結合したドレインとゲートを有する第９のＰＭＯＳトランジスタ（１２２）を更に含むことを特徴とする請求項１に記載の遅延回路。
【請求項３】
差動対の第１及び第２のトランジスタ（１０２、１０３）の共通のソースに結合したドレインと、第２の電源（ＶＳＳ）に結合したソースと、遅延制御電圧入力（ＶＣＴＬ）に結合したゲートを有する第１０のトランジスタ（１０１）、及び
第９のトランジスタ（１２２）のドレインに結合したドレインと、第２の電源（ＶＳＳ）に結合したソースと、遅延制御電圧入力（ＶＣＴＬ）と第１０のトランジスタ（１０１）のゲートに結合したゲートを有する第１１のトランジスタ（１２１）を更に含むことを特徴とする請求項２に記載の遅延回路。
【請求項４】
増幅器（１３０）の第２の入力に結合したドレインと、第１の電源（ＶＤＤ）に結合したゲートと、ソースを有する第１２のトランジスタ（１１２）、及び
第１２のトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶＳＳ）に結合したソースと、遅延制御電圧入力（ＶＣＴＬ）と第１０及び１１のトランジスタ（１０１、１２１）のゲートに結合したゲートを有する第１３のトランジスタ（１１１）を更に含むことを特徴とする請求項３に記載の遅延回路。
【請求項５】
遅延回路に対して非反転入力（ＶＩＮ＋）を形成するゲートと、遅延回路の反転出力（ＶＯＵＴ−）を形成するドレインと、ソースを有する第１のＮＭＯＳトランジスタ（１０２）、及び、遅延回路の反転入力（ＶＩＮ−）を形成するゲートと、遅延回路の非反転出力（ＶＯＵＴ＋）を形成するドレインと、差動対の第１のＮＭＯＳトランジスタのソースに結合したソースを有する第２のＮＭＯＳトランジスタ（１０３）からなるトランジスタの差動対、
第１の電源（ＶＤＤ）に結合したドレインと、非反転出力（ＶＯＵＴ＋）に結合したソースと、ゲートを有する第３のＮＭＯＳトランジスタ（１０５）、及び、第１の電源（ＶＤＤ）に結合したソースと、非反転出力（ＶＯＵＴ＋）に結合したドレインと、ゲートを有する第１のＰＭＯＳトランジスタ（１０７）からなる第１の負荷、
第１の電源（ＶＤＤ）に結合したドレインと、反転出力（ＶＯＵＴ−）に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第４のＮＭＯＳトランジスタ（１０４）、及び、第１の電源（ＶＤＤ）に結合したソースと、反転出力（ＶＯＵＴ−）に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第２のＰＭＯＳトランジスタ（１０６）からなる第２の負荷、
第１のＮＭＯＳトランジスタ（１０２）と第２のＮＭＯＳトランジスタ（１０３）のソースに結合したドレインと、第２の電源（ＶＳＳ）に接続されたソースと、ゲートを有する第５のＮＭＯＳトランジスタ（１０１）、及び
基準電圧に接続された非反転入力と、反転入力と、出力を有する増幅器（１３０）、
第１の電源（ＶＤＤ）に結合したドレインと、増幅器（１３０）の反転入力に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第６のＮＭＯＳトランジスタ（１１３）、及び、第１の電源（ＶＤＤ）に結合したソースと、増幅器（１３０）の反転入力に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第３のＰＭＯＳトランジスタ（１１４）からなる第３の負荷、
増幅器（１３０）の反転入力に結合したドレインと、第１の電源（ＶＤＤ）に結合したゲートと、ソースを有する第７のＮＭＯＳトランジスタ（１１２）、
第７のＮＭＯＳトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶＳＳ）に結合したソースと、第５のＮＭＯＳトランジスタ（１０１）のゲートに結合したゲートを有する第８のＮＭＯＳトランジスタ（１１１）、
第２の電源（ＶＳＳ）に結合したソースと、第５のＮＭＯＳトランジスタ（１０１）のゲートと遅延回路の遅延制御電圧入力（ＶＣＴＬ）とに結合したゲートと、ドレインを有する第９のＮＭＯＳトランジスタ（１２１）、及び
第１の電源（ＶＤＤ）に結合したソースと、第９のＮＭＯＳトランジスタ（１２１）のドレインと第１のＰＭＯＳトランジスタ（１０７）のゲートとに一緒に結合したドレインとゲートを有する第４のＰＭＯＳトランジスタ（１２２）を含むバイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項６】
第１、２、３及び４のＰＭＯＳトランジスタ（１０７、１０６、１１４１２２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第３、４及び６のＮＭＯＳトランジスタ（１０５、１０４、１１３）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第１、２及び７のＮＭＯＳトランジスタ（１０２、１０３、１１２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第５のＮＭＯＳトランジスタ（１０１）のＷ／Ｌ（幅対長さ）比を第８及び９のトランジスタ（１１１、１２１）の各々のＷ／Ｌ（幅対長さ）比の２倍にし、第３及び４のＮＭＯＳトランジスタ（１０４、１０５）のＷ／Ｌ（幅対長さ）比を第１及び２のＰＭＯＳトランジスタ（１０７、１０６）の各々のＷ／Ｌ（幅対長さ）比の１／３にすることを特徴とする請求項５に記載の遅延回路。
【請求項７】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のＮＭＯＳトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のＮＭＯＳトランジスタのドレインが共通のソース構成において接続されたＮＭＯＳトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶＤＤ）を前記差動対の前記第１のＮＭＯＳトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第１のＰＭＯＳトランジスタ（１０６）と第３のＮＭＯＳトランジスタ（１０４）からなる第１の負荷、
前記第１の電源（ＶＤＤ）を前記差動対の前記第２のＮＭＯＳトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第２のＰＭＯＳトランジスタ（１０７）と第４のＮＭＯＳトランジスタ（１０５）からなる第２の負荷、及び
前記第１の負荷の前記第１のＰＭＯＳトランジスタ（１０６）と前記第３のＮＭＯＳトランジスタ（１０４）のゲートと、前記第２の負荷の前記第２のＰＭＯＳトランジスタ（１０７）と前記第４のＮＭＯＳトランジスタ（１０５）とにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項８】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路からの相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶＤＤ）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶＤＤ）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、及び
高低電圧入力が遅延回路の入力に印加される時、遅延回路の出力間電圧揺れが一定のままであるように、前記第１の負荷と前記第２の負荷のトランジスタのゲートにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。  
【請求項９】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路からの相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶＤＤ）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、ここで前記第３のトランジスタ（１０４）はＮＭＯＳデバイスからなり、前記第４のトランジスタ（１０６）はＰＭＯＳデバイスからなる、
前記第１の電源（ＶＤＤ）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、ここで前記第５のトランジスタ（１０５）はＮＭＯＳデバイスからなり、前記第６のトランジスタ（１０７）はＰＭＯＳデバイスからなる、
差動トランジスタ対のソースを第２の電源（ＶＳＳ）に結合するソース‐ドレイン路を有し、遅延回路により提供される時間遅延を制御するように制御電圧を印加するゲートを有する末尾電流制御トランジスタ（１０１）、及び
前記時間遅延が前記末尾電流制御トランジスタ（１０１）のソースからドレインへ提供される末尾電流に線形比例するように、前記第１の負荷と前記第２の負荷のトランジスタのゲートにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。