【事件の表示】
　特願２００６−５２８３２９「メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体」拒絶査定不服審判事件〔平成１７年　４月１４日国際公開、ＷＯ２００５／０３３９５９、平成１９年　３月２２日国内公表、特表２００７−５０７０５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年９月２９日（パリ条約に基づく優先権主張外国庁受理　２００３年９月２９日、アメリカ合衆国）を国際出願日とする出願であって、平成２１年５月２７日付けの拒絶理由通知に対して同年８月２７日に意見書及び手続補正書が提出されたが、平成２２年１月１３日付けで拒絶査定がなされた。
　それに対して、同年５月１８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年９月２１日付けで審尋がなされ、同年１２月２４日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年５月１８日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年５月１８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３７を、補正後の特許請求の範囲の請求項１〜３７と補正するものであり、補正前後の請求項１は各々次とおりである。
　
（補正前）
　「【請求項１】
　メモリー素子であって、
　行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
　前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合する第１のインターフェースを有するインターフェース・バッファ、及び
　前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
　を有し、
　前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
　メモリー素子。」
　
　（補正後）
　「【請求項１】
　メモリー素子であって、
　行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
　前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合する第１のインターフェースを有するインターフェース・バッファ、及び
　前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
　を有し、
　前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、
　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、
　ことを特徴とするメモリー素子。」
　
　なお、ここにおいて、補正前の請求項１及び補正後の請求項１の「前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する
メモリーバス
第１のメモリーバス
　
２．補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、」を、補正後の請求項１の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、」を、補正後の請求項１の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、ことを特徴とする」と補正すること。
　
（３）補正事項３
　補正前の請求項９の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、」を、補正後の請求項９の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、ことを特徴とする」と補正すること。
　
（４）補正事項４
　補正前の請求項１７の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、」を、補正後の請求項１７の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、」と補正すること。
　
（５）補正事項５
　補正前の請求項１７の「前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、メモリー・システム。」を、補正後の請求項１７の「前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、ことを特徴とするメモリー・システム。」と補正すること。
　
（６）補正事項６
　補正前の請求項２７の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、」を、補正後の請求項２７の「前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、」と補正すること。
　
（７）補正事項７
　補正前の請求項２７の「前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、　コンピューター・システム。」を、補正後の請求項２７の「前記第２のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、　ことを特徴とするコンピューター・システム。」と補正すること。
　
（８）補正事項８
　補正前の請求項３２の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第１のリフレッシュ・ロジックに提供する、方法。」を、補正後の請求項３２の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第１のリフレッシュ・ロジックに提供し、　前記デッド・タイムは、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、　ことを特徴とする方法」と補正すること。
　
（９）補正事項９
　補正前の請求項３４の「前記メモリー素子はアクセス動作を実行できないと信号を送る、　方法。」を、補正後の請求項３４の「前記メモリー素子はアクセス動作を実行できないと信号を送る、　前記リフレッシュ動作を実行する時間は、前記メモリーバス上に前記アクセス動作が無い時間の最小時間により又は前記メモリー制御部からのやがて生じる若しくは現在生じている前記アクセス動作が無い時間の長さを有する信号により、識別される、　ことを特徴とする方法。」と補正すること。
　
（１０）補正事項１０
　補正前の請求項３６の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第１のリフレッシュ・ロジックに提供させる、　機械アクセス可能な媒体」を、補正後の請求項３６の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第１のリフレッシュ・ロジックに提供させ、　前記デッド・タイムは、前記メモリーバス上に前記コマンドが存在しない時間の最小時間により又は前記メモリー制御部からのやがて生じる若しくは現在生じている前記コマンドが存在しない時間の長さを有する信号により、識別される、　ことを特徴とする機械アクセス可能な媒体」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
（１）補正事項１、５及び７について
　補正事項１、５及び７は、補正前の記載をより明瞭にするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、これらの補正事項は、特許法第１７条の２第４項に規定する要件を満たす。
　また、これらの補正事項が特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２、３、４、６、８、９及び１０について
　補正事項２、３、４、６、８、９及び１０は、各々補正前の請求項１、９、１７、２７、３２、３４及び３６に係る発明の発明特定事項について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、これらの補正事項は、特許法第１７条の２第４項に規定する要件を満たす。
　また、これらの補正事項により補正された部分は、本願の願書に最初に添付した明細書の００１６及び００１７段落等に記載されているものと認められるから、これらの補正事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、これらの補正事項は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜３７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　
　「【請求項１】
　メモリー素子であって、
　行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
　前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する第１のメモリーバスに前記メモリー素子を結合する第１のインターフェースを有するインターフェース・バッファ、及び
　前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
　を有し、
　前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、
　前記リフレッシュ動作を実行する時間は、前記第１のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、
　ことを特徴とするメモリー素子。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表２００２−５３５７９９号公報（以下「引用例」という。）には、図１〜３と共に次の記載がある（下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
  （技術分野）
  本発明は周期的にリフレッシュされる必要のある半導体メモリに関する。
更に詳しくは、本発明はメモリのアイドルサイクルの間に半導体メモリに於いてリフレッシュ動作を実行するための方法及び装置に関する
　
ｂ．「【０００８】
（発明の開示）
　
それにより本発明はメモリコントローラ及び１つ若しくは複数の一般的にシステムバスへと接続されたメモリブロックとを有するメモリシステムを提供する。
　
ｃ．「【００１７】
　
図１は本発明の１つの実施例によるメモリシステム１０のブロック図である。メモリシステム１０はメモリブロック１００−１１５及びメモリコントローラ１２０を有する。メモリコントローラ１２０はプロセッサ若しくはシステムロジック（ｓｙｓｔｅｍ　ｌｏｇｉｃ）の一部であり得る。各メモリブロック１００−１１５は、有効なデータを保持するために周期的なリフレッシュを必要とするＤＲＡＭセルのアレイを有する。メモリブロック１０２−１１４は簡潔にする目的で図示されていない。本実施例がリフレッシュを必要とするメモリブロック（例えばＳＲＡＭ装置）を有するとは言え、リフレッシュを必要としないその他のメモリ装置がメモリブロック１００−１１５と同様に同一のバスに接続され得る。各メモリブロック１００−１１５はメモリコントローラ１２０よりも次の信号をレシーブするべく接続されている。その信号とは双方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）データ信号ＤＱ［３１：０］、外部アドレス信号ＥＡ［２２：０］、アドレスストローブ信号ＡＤＳ＃、及び書き込み／読み出し可能信号ＷＲ＃である。各メモリブロック１００−１１５は専用のチップセレクト信号ＣＳ＃をレシーブする。例えばメモリブロック１００及び１０１はチップセレクト信号ＣＳ＃［０］及びＣＳ＃［ｌ］をそれぞれレシーブする。クロック信号ＣＬＫはメモリブロック１００−１１５及びメモリコントローラ１２０の間のメモリトランザクションを同期させるべく提供される
【００１８】
　記述された実施例に於いて、メモリブロック１００−１１５は同一である。しかしその他の実施例に於いてこれらメモリブロックは異なった回路を含んでもよい。更に１６のメモリブロックが記述されているが、その他の実施例に於いてその他の数のメモリブロックであってもよいことがご理解頂けよう。
ＣＳ＃信号の数はしかるべく変化し得る
【００１９】
　
各メモリブロック１００−１１５はＤＲＡＭメモリセルの複数のロウ及びカラムを有する１つ若しくは複数のメモリアレイを有する。
　
ｄ．「【００２０】
　
図２はメモリブロック１００の略図である。メモリブロック１００は、メモリアレイ２０１、センスアンプ２０２、マルチプレクサ２０３、入／出力バッファ２０４、メモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシュコントローラ２０７、外部アクセスコントロール２０８、トランスミッションゲート２０９及び２１０、及びアドレスラッチ２１１を有する
【００２１】
　
記述された実施例に於いて、各メモリブロック１００−１１５は、独自のメモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシュコントローラ２０７、外部アクセスコントロール２０８、トランスミッションゲート２０９及び２１０、及びアドレスラッチ２１１を有する。
　
ｅ．「【００２３】
　本実施例に於いてメモリアレイ２０１は８Ｋ（８１９２）のロウ及び８Ｋのカラムを有し、６４メガビットのメモリをもたらす。各メモリ記憶位置にアクセスするため、外部アドレス信号ＥＡ［２２：０］は各メモリブロック１００−１１５へと提供される。その他の実施例に於いてはメモリアレイ２０１が異なったサイズを有し、それによって異なる数の外部アドレス信号を要求することがご理解頂けよう。データを感知し、復元し、及び書き込み動作を行うセンスアンプ回路２０２に於けるセンスアンプはメモリアレイ２０１に於ける各カラムと関連する。各メモリアクセス間にメモリアレイ２０１の１つのロウが活動化され、そのロウの８Ｋのメモリセルが各カラムに於けるセンスアンプ２０２へと接続される。センスアンプ２０２はマルチプレクサ２０３を介して入／出力バッファ２０４へと接続される。
【００２４】
　記述された実施例に於いて、メモリコントローラ１２０は全体の外部アドレスＥＡ［２２：０］をアドレスバスへと一度でドライブ（ｄｒｉｖｅ）する。しかし、アドレスが別個のクロックサイクル若しくはクロック位相部分でアドレスバスへと多重送信され、それにより要求された数のアドレス信号を減少させることがご理解頂けよう。好適な実施例に於いて、アドレスストローブ信号ＡＤＳ＃及びシステムクロックＣＬＫ信号方式は、ペンティアム（登録商標）プロセッサ３．３ＶパイプラインＢＳＲＡＭ仕様バージョン２．０（May 25, 1995, Intel）に於いて述べられた同期式（ｓｙｎｃｈｒｏｎｏｕｓ）静的ランダムアクセスメモリのためのインダストリスタンダード（ｉｎｄｕｓｔｒｙ　ｓｔａｎｄａｒｄ）と類似する。
【００２５】
　
外部アクセスは以下のように働く。外部アクセスコントロール２０８はメモリコントローラ１２０より書き込み／読み出し信号ＷＲ＃、アドレスストローブ信号ＡＤＳ＃、システムクロック信号ＣＬＫ、及び外部アドレス信号ＥＡ［２２：０］をレシーブするために結合される。これらの信号に応じて、外部アクセスコントロール２０８は（外部アドレス信号ＥＡ［２２：０］と等しい）外部アクセスアドレスＥＡＡを生成し、アクセス保留可能信号ＥＡＰＥＮ＃をアサートする
【００２６】
　
メモリブロック１００へのメモリアクセスを開始するために、メモリコントローラ１２０はアドレスストローブ信号ＡＤＳ＃をローにアサートし、チップ選択信号ＣＳ＃［０］をローにアサートし、外部アドレスバス上に外部アドレス信号ＥＡ［２２：０］を提供する。ＣＬＫ信号の上がりエッジ（ｒｉｓｉｎｇ　ｅｄｇｅ）に於いて、外部アクセスコントロール２０８はアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価する。もし両方の信号がローであると検出される場合、外部アクセスコントロール２０８は外部アクセス保留信号ＥＡＰＥＮ＃をローにアサートすることにより外部アクセスを開始させる
【００２７】
　
アクセスアービタ２０６は外部アクセス保留信号ＥＡＰＥＮ＃をレシーブするために接続されている。ローの外部アクセス保留信号ＥＡＰＥＮ＃を検出に際して、アクセスアービタ２０６はハイの外部アドレス選択信号ＥＡＳＥＬをアサートする。ハイの外部アドレス選択信号ＥＡＳＥＬはトランスミッションゲート２１０に対して外部アクセスコントロール２０８よりアドレスラッチ２１１へと外部アクセスアドレスＥＡＡを経路指定する。アドレスラッチ２１１はメモリアレイ２０１へと外部アクセスアドレスＥＡＡを提供する。ローの外部アクセス保留信号ＥＡＰＥＮ＃の検出に際し、アクセスアービタ２０６はメモリアレイシーケンサ２０５へと提供される外部アクセス信号ＥＡ＃をアサートする。ローをアサートされた外部アクセス信号ＥＡ＃に応じて、メモリアレイシーケンサ２０５はロウアドレスストローブＲＡＳ＃、カラムアクセスストローブＣＡＳ＃、センスアンプ可能ＳＥＮ＃、及びプリチャージＰＲＣ＃のＤＲＡＭ制御信号を、メモリアレイ２０１へとアレイの動作を制御の為に提供する。
　
ｆ．「【００２８】
　
外部メモリアクセスを除く各クロックサイクルはアイドルクロックサイクルと呼ばれる。メモリのリフレッシュ操作はメモリアレイ２０１のロウを読み出すことによってアイドルクロックサイクル間に動作し得る。リフレッシュコントローラ２０７はアクセスアービタ２０６へと提供されるリフレッシュ保留可能信号ＲＦＰＥＮ＃、及びトランスミッションゲート２０９へと提供されるリフレッシュアドレスＲＦＡを生成する。リフレッシュコントローラ２０７は、アクセスアービタ２０６よりリフレッシュ肯定応答信号ＲＦＡＣＫ＃をレシーブするために接続される。リフレッシュアドレスＲＦＡはリフレッシュされるべきメモリアレイ２０１のロウのアドレスである。
【００２９】
　
メモリアレイ２０１のロウをリフレッシュするリクエストが保留される時、リフレッシュコントローラ２０７はリフレッシュ保留可能信号ＲＦＰＥＮ＃をローにアサートする。外部アクセス保留シグナルＥＡＰＥＮ＃がハイであり外部アクセスが保留されないことを示す場合、アクセスアービタ２０６が、一つのクロックサイクルの間でリフレッシュ肯定応答信号ＲＦＡＣＫ＃をローにし、またリフレッシュアドレス選択信号ＲＡＳＥＬをハイにすることによって、リフレッシュ操作を開始する。トランスミッションゲート２０９は、ハイのリフレッシュアドレス選択信号ＲＡＳＥＬをレシーブし、それに応じてリフレッシュアドレスＲＦＡをリフレッシュコントローラ２０７よりアドレスラッチ２１１へと経路指定する。アドレスラッチ２１１はリフレッシュアドレスＲＦＡをメモリアレイ２０１へと提供する
【００３０】
　
外部アクセス保留信号ＥＡＰＥＮ＃のハイの状態及びリフレッシュ保留可能信号ＲＦＰＥＮ＃のローの状態は、またアクセスアービタ２０６にメモリアレイシーケンサ２０５へと提供されるリフレッシュ信号ＲＦ＃がローであるとアサートさせる。ローをアサートされたリフレッシュ信号ＲＦ＃に応じて、メモリアレイシーケンサ２０５は、ロウアドレスストローブ信号ＲＡＳ＃、センスアンプ可能信号ＳＥＮ＃、及びプレチャージ信号ＰＲＣ＃のＤＲＡＭ制御信号を、メモリアレイ２０１へと、メモリアレイ２０１の動作の制御を目的として提供する。結果として、リフレッシュアクセスは、リフレッシュアドレスＲＦＡにより識別されたロウのアドレスへと実行される。
アクセスアービタ２０６は、リフレッシュ動作が実行された事をリフレッシュコントローラ２０７へと示すために、論理ローリフレッシュ肯定応答信号ＲＦＡＣＫ＃をアサートする。これらの動作のタイミングは図３に示されている。
　
ｇ．「【００３１】
　図３は本発明の１つの実施例による様々な信号のタイミングの波形図である。
波形図は３つの連続したクロックサイクルＴ１−Ｔ３の間のメモリブロック１００における書き込み、読み出し、及びリフレッシュの動作を図示する。メモリコントローラ１２０は、１つのクロックピリオドにおいてメモリサイクルを完成させる。メモリサイクルが１つのクロックピリオドのみをとるので、メモリブロック１００は各クロックサイクルにおいて１つの外部メモリアクセスもしくはメモリロウリフレッシュを処理しうる。各クロックサイクルは、クロック信号ＣＬＫの上がりエッジにおいて開始する
【００３２】
　
外部の書き込みアクセスを開始するために、メモリコントローラ１２０はメモリブロック１００へアクセスする目的でアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の両方をローにアサートする。例えば、チップ選択信号ＣＳ＃［０］はアドレスストローブ信号ＡＤＳ＃と同一でも良い。メモリコントロール１２０はまた、外部アドレスバス上に書き込みアドレスＡ１を提供し、また外部データバス上に書き込みデータ値を提供する。メモリコントローラ１２０は、更に論理ハイ書き込み／読み出し信号ＷＲ＃を提供し、それによって外部アクセスが書き込みアクセスであることを表す。サイクルＴ１の間システムクロック信号ＣＬＫの上がりエッジにおいて、外部アクセスコントロール２０８は、アドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価する。ローのアドレスストローブ信号ＡＤＳ＃、ローのチップ選択信号ＣＳ＃［０］、及びハイの書き込み／読み出し信号ＷＲ＃の検出に当たって、外部アクセスコントロール２０８は外部書き込みアクセスを開始させる。外部アクセスコントロール２０８は外部アクセス保留信号ＥＡＰＥＮ＃をローにアサートする。アクセスアービタ２０６へと提供されるローの外部アクセス保留信号ＥＡＰＥＮ＃は、アクセスアービタ２０６に対して外部アクセス信号ＥＡ＃をローにアサートさせる。ローにアサートされた外部アクセス信号ＥＡ＃に応じて、メモリアレイシーケンサ２０５はアレイの書き込み操作を制御するために、メモリアレイ２０１へとロウアドレスストローブ信号ＲＡＳ＃及びカラムアドレスストローブ信号ＣＡＳ＃のＤＲＡＭ制御信号を提供する。アクセスアービタ２０６はまた、トランスミッションゲート２１０へ論理ハイ外部アドレス選択信号ＥＡＳＥＬを提供し、それによってトランスミッションゲート２１０に書き込みアドレスＡ１をアドレスラッチ２１１へと経路指定させる。アドレスラッチ２１１はメモリアレイ２０１へと書き込みアドレスＡ１を提供する。
　
ｈ．「【００３３】
　
サイクルＴ２の初期にシステムクロック信号ＣＬＫの上がりエッジに先立って、メモリコントローラ１２０は、再びメモリブロック１００へアクセスするためにアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］をローにアサートする。メモリコントローラ１２０はまた、外部アドレスバス上の読み出しアドレスＡ２も提供する。メモリコントローラ１２０は更に、論理ロー書き込み／読み出し信号ＷＲ＃を提供し、それによって外部アクセスが読み出しアクセスであることを表す。サイクルＴ２の間システムクロック信号ＣＬＫの上がりエッジで、外部アクセスコントロール２０８は再びアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価する。ローのアドレスストローブ信号ＡＤＳ＃、ローのチップ選択信号ＣＳ＃［０］、及びローの書き込み／読み出し信号ＷＲ＃の検出に際し、外部アクセスコントロール２０８は外部読み出しアクセスを開始する。外部アクセスコントロール２０８は外部アクセス保留信号ＥＡＰＥＮ＃をローにアサートし続ける。アクセスアービタ２０６へと提供されるローの外部アクセス保留信号ＥＡＰＥＮ＃は、外部アクセス信号ＥＡ＃をローに保つ。ローをアサートする外部アクセス信号ＥＡ＃に応じて、メモリアレイシーケンサ２０５は、アレイの読み出し操作を制御するために、メモリアレイ２０１へとロウアドレスストローブ信号ＲＡＳ＃及びカラムアドレスストローブ信号ＣＡＳ＃のＤＲＡＭ制御信号を提供する。アクセスアービタ２０６は、クロックサイクルの半分の時間にトランスミッションゲート２１０へ論理ハイ外部アドレス選択信号ＥＡＳＥＬを提供し、それによって、トランスミッションゲート２１０に読み出しアドレスＡ２をアドレスラッチ２１１へと経路指定させる。アドレスラッチ２１１はメモリアレイ２０１へ読み出しアドレスＡ２を提供する
【００３４】
　
システムクロックＣＬＫサイクルＴ１の間、リフレッシュコントローラ２０７は、リフレッシュが要求されていることを示すべくリフレッシュ保留信号ＲＦＰＥＮ＃をローにアサートする。上述したように、外部アクセスはまたサイクルＴ２の間も保留される。それ故、２つの異なった要求がサイクルＴ２の間保留され、信号の衝突が生じることとなる。アクセスアービタ２０６は、アイドルメモリサイクルまでそのような衝突のケースにおいてリフレッシュリクエストを遅らせるべく働く。アイドルメモリサイクルは外部メモリアクセスを伴わないメモリサイクルである
【００３５】
　
サイクルＴ３におけるシステムクロック信号ＣＬＫの上がりエッジにおいて、外部アクセスコントロール２０８は、再びアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価する。アドレスストローブ信号ＡＤＳ＃もしくはチップ選択信号ＣＳ＃［０］のどちらかのハイの状態が、サイクルＴ３の間アイドルメモリサイクルが存在することを表す。アクセスアービタ２０６は、外部アドレス信号ＥＡ＃をハイにデアサートし、リフレッシュ信号ＲＦ＃をローにアサートし、また、ハイのリフレッシュアドレス選択信号ＲＡＳＥＬを提供することによって、このアイドルメモリサイクル中でリフレッシュが生ずることを許可する。リフレッシュアドレス選択信号ＲＡＳＥＬはクロックサイクルの半分の時間の間ハイになる。これらの条件下で、トランスミッションゲート２０９は、リフレッシュアドレスＲＦＡをアドレスラッチ２１１を介してメモリアレイ２０１へと経路指定し、また、メモリアドレスシーケンサ２０５は、メモリアレイ２０１をリフレッシュするためにロウアドレスストローブ信号ＲＡＳ＃を提供する。結果として、リフレッシュアクセスはリフレッシュコントローラ２０７によって生成されたリフレッシュアドレスＲＦＡへ実行される。
　
（２−２）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「システムバスを介してメモリコントローラ１２０に接続されたメモリブロック１００であって、
　メモリアレイ２０１、センスアンプ２０２、マルチプレクサ２０３、入／出力バッファ２０４、メモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシュコントローラ２０７、外部アクセスコントロール２０８、トランスミッションゲート２０９及び２１０、並びにアドレスラッチ２１１を有し、
　前記外部アクセスコントロール２０８は、前記システムバス上のクロック信号ＣＬＫの立ち上がりのエッジにおいて、前記システムバス上のアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価し、両方の信号がローレベルであると検出される場合、外部アクセス保留信号ＥＡＰＥＮ＃をローレベルとし、
　前記リフレッシュコントローラ２０７は、前記メモリアレイ２０１のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルとし、
　前記アクセスアービタ２０６は、前記外部アクセス保留信号ＥＡＰＥＮ＃がローレベルの時に前記メモリアレイ２０１の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号ＥＡＰＥＮ＃がハイレベルであり、前記リフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルである時に、前記リフレッシュコントローラ２０７によって生成されたリフレッシュアドレスＲＦＡへリフレッシュアクセスを実行させるものである、
　メモリブロック１００。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「メモリブロック１００」は、補正発明の「メモリー素子」に相当する。
　また、引用発明の「メモリアレイ２０１」は、行の配列に構成された複数のメモリーセルを有していることは明らかであるから、補正発明の「行の配列に構成された複数のメモリーセルを有するストレージ・アレイ」に相当する。
　
（３−２）引用発明の「システムバス」と補正発明の「第１のメモリーバス」とは、「メモリーバス」である点で一致する。
　また、引用発明の「メモリコントローラ１２０」は、外部メモリー制御部として機能していることは明らかであるから、補正発明の「外部メモリー制御部」に相当する。
　また、引用発明の「外部アクセスコントロール２０８」及び「入／出力バッファ２０４」が「メモリアレイ２０１」に結合されていること、並びに当該「外部アクセスコントロール２０８」及び「入／出力バッファ２０４」が、「メモリブロック１００」を「外部アクセスコントロール２０８」に結合する「システムバス」に「メモリブロック１００」を結合するインターフェイスを有していることは明らかである。
　そして、引用発明の「メモリブロック１００」をはじめとする複数のメモリブロックが「システムバス」に接続されていることは引用例の図１等から明らかであるから、引用発明の「メモリブロック１００」は、複数存在する「メモリブロック」のうちの第１のものであり、その中に備えられている「外部アクセスコントロール２０８」及び「入／出力バッファ２０４」も、複数存在する「外部アクセスコントロール」及び「入／出力バッファ」のうちの第１のものであると認められる。
　したがって、引用発明の「外部アクセスコントロール２０８」及び「入／出力バッファ２０４」は、補正発明の「前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する」「メモリーバスに前記メモリー素子を結合する第１のインターフェースを有するインターフェース・バッファ」に相当する。
　
（３−３）引用発明においては、「前記リフレッシュコントローラ２０７は、前記メモリアレイ２０１のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルとし、　前記アクセスアービタ２０６は、前記外部アクセス保留信号ＥＡＰＥＮ＃がローレベルの時に前記メモリアレイ２０１の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号ＥＡＰＥＮ＃がハイレベルであり、前記リフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルである時に、前記リフレッシュコントローラ２０７によって生成されたリフレッシュアドレスＲＦＡへリフレッシュアクセスを実行させるものである」から、引用発明の「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」は、「外部アクセスコントロール２０８」及び「入／出力バッファ２０４」と関連し、「メモリコントローラ１２０」により「システムバス」上で実行される「メモリアレイ２０１」に影響を与えるトランザクションが存在しない時間に「メモリアレイ２０１」の「ロウ」に対してリフレッシュ動作を実行しているものと認められる。
　したがって、引用発明の「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」は、補正発明の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記」「メモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック」に相当する。
　
（３−４）引用発明においては、「前記リフレッシュコントローラ２０７は、前記メモリアレイ２０１のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルとし、　前記アクセスアービタ２０６は、前記外部アクセス保留信号ＥＡＰＥＮ＃がローレベルの時に前記メモリアレイ２０１の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号ＥＡＰＥＮ＃がハイレベルであり、前記リフレッシュ保留可能信号ＲＦＰＥＮ＃をローレベルである時に、前記リフレッシュコントローラ２０７によって生成されたリフレッシュアドレスＲＦＡへリフレッシュアクセスを実行させるものである」ところ、「アクセス保留信号ＥＡＰＥＮ＃」は「前記システムバス上のアドレスストローブ信号ＡＤＳ＃及びチップ選択信号ＣＳ＃［０］の状態を評価」することにより発生されるものであるから、引用発明の「リフレッシュコントローラ２０７」は、「システムバス」上の活動パターンを検出して「リフレッシュ動作」を実行するタイミングを識別していることが明らかである。
　また、「チップ選択信号ＣＳ＃［０］」は、複数存在する「メモリブロック」の中から「メモリブロック１００」を選択する信号であることを勘案すると、引用発明の「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」が、複数の「メモリブロック」のうちから「メモリブロック１００」がリフレッシュすることを制御していることも明らかである。
　したがって、引用発明の「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」と、補正発明の「リフレッシュ・ロジック」とは、「前記」「メモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する」タイミングを「識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定」するものである点で一致する。
　
（３−５）したがって、補正発明と引用発明とは、
　「メモリー素子であって、
　行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
　前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合するインターフェースを有するインターフェース・バッファ、及び
　前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記メモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
　を有し、
　前記リフレッシュ・ロジックは、前記メモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行するタイミングを識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
　ことを特徴とするメモリー素子。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「メモリーバス」が、補正発明では「第１のメモリーバス」であるのに対して、引用発明では「システムバス」であり、引用発明では、補正発明の「第１の」に相当する限定がなされていない点。
　
（相違点２）
　補正発明は、「前記リフレッシュ・ロジック」が、「前記リフレッシュ動作を実行する時間を識別」するものであり、「前記リフレッシュ動作を実行する時間は、前記」「メモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される」ものであるのに対して、引用発明はそのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）本願の本件補正による補正後の請求項１の記載から明らかなように、補正発明においては、「第１のメモリーバス」の他に第２、第３等の「メモリーバス」が存在することも、「メモリーバス」が複数存在することも特定されていないから、相違点１は、単に「メモリーバス」に対して「第１の」という語を加えるか否かの形式的なものにすぎない。
　したがって、相違点１は実質的なものではない。
　
（４−１−２）相違点１については以上のとおりであるが、仮に、補正発明の「第１のメモリーバス」が、複数存在する「メモリーバス」のうちの１番目の「メモリーバス」を意味するものであり、相違点１が実質的なものであった場合についても予備的に検討する。
　上のように仮定した場合においては、相違点１は、補正発明の「メモリーバス」が、本願の明細書に「【０００９】メモリーバス１８０ａ−ｃのそれぞれは、ポイント・ツー・ポイント接続を提供する。つまり、少なくとも大部分の信号が２装置のみの間で構成されるバス接続を構成する。」と記載されているように、「外部メモリー制御部」と「メモリー素子」の間、及び各「メモリー素子」の間をポイント・ツー・ポイント型で接続する方式であるのに対して、引用発明の「システムバス」が、「メモリコントローラ１２０」に対して各「メモリブロック」を並列に接続する方式（すなわち、いわゆるマルチドロップ型で接続する方式）であることに起因するものであるが、一般に、外部メモリー制御部とメモリー素子の間、及び各メモリー素子の間をポイント・ツー・ポイント型で接続する方式のメモリバスは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２００２−７３０８号公報
　
　「【０００１】
【発明の属する技術分野】本発明は、メモリ制御素子と複数の記憶素子が直列に接続されて成るメモリバスシステム関し、特に、素子間の信号線の接続方法に関する。」
　「【００１４】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。
（信号線の接続方法の第１実施の形態）図１は本発明のメモリバスシステムの信号線の接続方法の第１実施の形態のフローチャートである。
【００１５】
このメモリバスシステムの信号線の接続方法は、メモリ制御素子と複数の記憶素子を信号線により接続するときに、図１に示すように、メモリ制御素子と初段の記憶素子の間および任意の記憶素子と次段の記憶素子の間の信号線を１：１で接続して（ステップＳ１）、各素子が直列接続となるように形成する
　
（４−１−３）したがって、当該周知技術に鑑みれば、引用発明において、「システムバス」を、マルチドロップ型に替えてポイント・ツー・ポイント型で接続する方式とすることは、当業者が容易になし得たことである。
　よって、相違点１は、実質的なものではなく、また、仮に実質的なものであったとしても、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、メモリー素子のリフレッシュ動作を行うに際し、メモリバスが解放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御することは、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例２及び３にも記載されているように当業者における周知技術である。
　
ａ．周知例２：特開２００１−２５６７７９号公報
　
　「【０００１】
【発明の属する技術分野】本発明は、リフレッシュが必要なメモリのメモリ制御回路に関する。」
　「【００２７】図２は、本発明を用いたリフレッシュ操作のタイミング図である。図２において、上から順に、デバイスバス要求信号４１１、デバイスバス応答信号４１２、メモリバス要求信号３３１、メモリバス応答信号３３２、非同期リフレッシュ要求信号３２１、非同期リフレッシュ応答信号３２２、同期リフレッシュ要求信号３６１、リフレッシュインターバル検出信号３１１、非同期リフレッシュ抑止信号３７１、リフレッシュ終了フラグリセット信号３１２、デバイスバスデータ信号４１５、メモリバスデータ信号３８５の状態を時間の経過とともに示している。
【００２８】タイミングｔ１において、デバイス４００がメモリ装置２００へ連続したデータのライトを要求するデバイスバス要求信号４１１をアサートすると、デバイスバス調停回路５００はこのデバイスバス要求信号４１１に対してデバイスバス４１０の使用を許可し、デバイスバス応答信号４１２をアサートする。デバイスバス４１０がデバイス４００によって占有されると、デバイスバスインターフェース回路３３０は、デバイスバス制御信号４１３を参照してデバイス４００からデバイスバスインターフェース回路３３０へのデータ転送を開始するとともに、メモリバス２１０の使用を求めるメモリバス要求信号３３１をアサートする。メモリバス調停回路３４０がメモリバス要求信号３３１を許容してメモリバス応答信号３３２をアサートし、デバイスバスインターフェース回路３３０がメモリバス２１０を占有する。
しかしながら、実際にメモリ装置２００へのデータライトが開始されるのはタイミングｔ
２
であり、デバイスバスインターフェース回路３３０によってメモリバス２１０が占有されてからタイミングｔ
２
迄の期間は、メモリ装置２００へのアクセスは発生しない。ここで、リフレッシュ可能期間検出回路３５０は、このメモリバス２１０が占有されてからタイミングｔ
２
迄の期間とリフレッシュに必要な実行時間とを比較し、前記メモリバス２１０が占有されてからタイミングｔ
２
迄の期間がリフレッシュに必要な実行時間以上継続されると判断して、リフレッシュ可能期間検出信号３５１を出力する。
　
ｂ．周知例３：特開平７−２８７６８４号公報
　
　「【０００１】
【産業上の利用分野】この発明はディジタル処理装置に関し、例えば、ダイナミック型ＲＡＭ（ランダムアクセスメモリ）からなるＲＡＭユニットを備えるコンピュータならびにそのＲＡＭユニットのリフレッシュに利用して特に有効な技術に関する。」
　「【００２５】
この実施例において、中央処理装置ＣＰＵは、さらにリフレッシュサイクルレジスタＦＲＥＧ及びサイクル数比較部ＣＮＣＰを備え、命令デコードユニットＩＤＥＣは、命令のデコード結果をもとにシステムバスＳＢＵＳに対するバスアクセスが生じない空きサイクル数Ｎｎを判定し、サイクル数比較部ＣＮＣＰに送る機能をあわせ持つ。このサイクル数比較部ＣＮＣＰには、リフレッシュサイクルレジスタＦＲＥＧからＲＡＭユニットＲＡＭＵのリフレッシュ動作の所要時間に対応する所要サイクル数Ｎｆが供給され、サイクル数比較部ＣＮＣＰは、これらのサイクル数を比較してＮｎ≧Ｎｆであることを条件に、その出力信号つまりリフレッシュイネーブル信号ＲＦＥＢを選択的にロウレベルとする
　
　（ここにおいて、「システムバスＳＢＵＳに対するバスアクセスが生じない空きサイクル数Ｎｎ」と「リフレッシュ動作の所要時間に対応する所要サイクル数Ｎｆ」とを比較することが、「システムバスＳＢＵＳに対するバスアクセスが生じない空き」時間と「リフレッシュ動作の所要時間に対応する所要」時間とを比較することと等価であることは、当業者にとって自明である。）
　
（４−２−２）したがって、上記周知技術に鑑みれば、引用発明において、「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」が、「システムバス」が開放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御する構成とすることは当業者が容易になし得たことである。
　そして、「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」が、「システムバス」が開放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御する際に、当該「リフレッシュコントローラ２０７」及び「アクセスアービタ２０６」によって、「システムバス」上にトランザクションが存在しない時間の最小時間により、リフレッシュ動作を実行する時間を識別するという動作が行われていることは自明である。
　したがって、引用発明において、補正発明のように、「前記リフレッシュ・ロジック」が、「前記リフレッシュ動作を実行する時間を識別」するものであり、「前記リフレッシュ動作を実行する時間は、前記」「メモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される」構成とすることは、当業者が容易になし得たことである。
　
（４−３）判断についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下をすべきものである。
　
第３．本願発明について
　平成２２年５月１８日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜３７に係る発明は、平成２１年８月２７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　メモリー素子であって、
　行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
　前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する第１のメモリーバスに前記メモリー素子を結合する第１のインターフェースを有するインターフェース・バッファ、及び
　前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第１のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
　を有し、
　前記リフレッシュ・ロジックは、前記第１のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
　メモリー素子。」
　
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表２００２−５３５７９９号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。