【手続補正書】
【提出日】平成18年3月7日(2006.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
センシング素子および該センシング素子に電気的に接続された接合電界効果トランジスタ（ＪＦＥＴ）を組み込んだ微小電気機械システム（ＭＥＭＳ）を製造する方法であって、
（ａ）バリア材料を電気的に絶縁する第１の層を基板の表面に形成する工程と、
（ｂ）基板の第１の領域を露出するように第１の層をパタニングする工程と、
（ｃ）基板の第１の領域をイオン注入を用いてドープしてＪＦＥＴのウェル領域を形成する工程と、
（ｄ）基板の第１の層および第１の領域の両方の表面にバリア材料の第２の層を形成する工程と、
（ｅ）基板の第１の領域の一部分を露出するように、バリア材料をパタニングする工程と、
（ｆ）基板の第１の領域の露出した部分をイオン注入を用いてドープして、ＪＦＥＴのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、
（ｇ）基板の第２の領域を露出するように、バリア材料をパタニングする工程と、
（ｈ）基板の第２の領域をイオン注入を用いてドープして、ＪＦＥＴのゲートコンタクト領域および基板コンタクト領域を１回の注入工程で形成する工程とを含んだ、微小電気機械システム（ＭＥＭＳ）を製造する方法。
【請求項２】
工程（ｅ）において第２の層をパタニングする前に、工程（ｆ）において第２の領域におけるイオン注入を妨げるために十分なバリア材料が残るように、基板上に重ね合わされた第１の層および第２の層を合わせた厚さよりも基板上の第２の層の厚さを実質的に薄くする請求項１に記載の方法。
【請求項３】
ゲート−基板間の漏れを低減させるさらなる工程において、第２の層を用いて第１の領域を被覆することによって形成されたウェルの端部周囲にスペーサが形成される請求項１または２に記載の方法。
【請求項４】
下側のトポロジに起因して層がより厚くなっている領域内にスペーサを残すために、第２の層上にバリア材料の別の層を形成し、かつ該別の層が延在する全体にわたって前記別の層を方向的にエッチングすることによって、スペーサが形成される請求項３に記載の方法。
【請求項５】
ソースコンタクト領域およびドレインコンタクト領域がそこを通して埋め込まれる第１の領域の一部分を露出するようにバリア材料をパタニングする間に、一部分を露出させるためにバリア層の部分がエッチングされ、かつ第２の領域に重なっている層のさらなる部分が、層厚にわたる全過程のうち一部で同時にエッチングされる請求項１から４のいずれかに記載の方法。
【請求項６】
ドーピングを活性化するためにアニーリング工程が提供される請求項１から５のいずれかに記載の方法。
【請求項７】
ＪＦＥＴおよびセンシング素子のコンタクト領域への電気的に導電性のある接続を形成するために、１つまたは複数のメタライゼーション層がデポジットかつパタニングされるメタライゼーション工程が提供される請求項１から６のいずれかに記載の方法。
【請求項８】
電気的に導電性のある接続とコンタクト領域との間に電気的コンタクトを確立するバリア材料のさらなる層に、コンタクトホールが形成されるさらなるパタニング工程が提供される請求項７に記載の方法。
【請求項９】
少なくとも１つのバイアス抵抗器が材料のさらなる層をデポジットかつパタニングすることおよび露出させた領域をドーピングすることによって形成され、そのようなパタニングが基板にではなく典型的には酸化物上の付加的なポリシリコン層にバイアス抵抗器を形成するためのものである、抵抗器を形成する工程が提供される請求項１から８のいずれか一項に記載の方法。
【請求項１０】
材料のさらなる層がポリシリコン層である請求項９に記載の方法。
【請求項１１】
ＪＦＥＴをバイアスするバイアスダイオード接合が製造工程によって形成される請求項１から１０のいずれかに記載の方法。
【請求項１２】
各パタニング工程が、フォトレジストマスクを通して層が選択的に露出されかつ層が選択的にエッチングされるリソグラフィ工程を含む請求項１から１１のいずれかに記載の方法。
【請求項１３】
エピタキシャル層が基板の表面の少なくとも選択された領域に形成される請求項１から１２のいずれかに記載の方法。
【請求項１４】
ＤＲＩＥ、異方性ウェットエッチング、または犠牲表面マイクロマシニング加工によって、ＭＥＭＳの機械的アクチュエータが形成される請求項１から１３のいずれかに記載の方法。
【請求項１５】
可動素子および可動素子の起動を示す電気的出力信号を提供する電気的センシング素子を組み込んだ基板を備えた微小電気機械システム（ＭＥＭＳ）であって、接合電界効果トランジスタ（ＪＦＥＴ）がセンシング素子と共に基板上にモノリシック集積され、かつ外部の効果に対して感度の低い出力信号を提供するインピーダンス変成器として機能するようにセンシング素子に電気的に接続され、ゲートコンタクト領域および基板コンタクト領域が基板の同じ側に１回のイオン注入工程によって形成された微小電気機械システム。
【請求項１６】
センシング素子がアクチュエータの動きに依存する程度までアクチュエータに容量結合された容量素子である請求項１５に記載のシステム。
【請求項１７】
センシング素子およびセンシング素子に電気的に接続された接合電界トランジスタ（ＪＦＥＴ）を組み込んだ基板を備えた微小電気機械システム（ＭＥＭＳ）であって、このシステムは請求項１から１４のいずれか一項の方法を用いて形成される微小電気機械システム。
【請求項１８】
ＪＦＥＴがセンシング素子内に形成される請求項１５、１６、または１７に記載のシステム。
【請求項１９】
ＪＦＥＴがウェルによって定められ、スペーサがウェルの端部周囲に形成される請求項１５、１６、１７、または１８に記載のシステム。
【請求項２０】
２つの回路部分内に異なる基板電位が可能となるように、基板がメサ分離によって分離された２つの回路部分を組み込んだ請求項１５から１９のいずれか一項に記載のシステム。
【請求項２１】
２つの回路部分が１つまたは複数のエアブリッジまたは分離リフィルブリッジを用いて相互接続された請求項２０に記載のシステム。
【請求項２２】
ＪＦＥＴのコンタクトへの接続が、寄生端部トランジスタが形成されるのを実質的に回避するように絶縁層内のコンタクトホールを通して形成される請求項１５から２１のいずれか一項に記載のシステム。
【請求項２３】
ＪＦＥＴが形成される層が結晶ｎ−型シリコンである請求項１５から２２のいずれか一項に記載のシステム。
【請求項２４】
ＪＦＥＴが形成される層が結晶ｐ−型シリコンである請求項１５から２２のいずれか一項に記載のシステム。
【請求項２５】
ＪＦＥＴが下方の基板層に達する異なるドーピングレベルの基板上のエピタキシャル層に形成される請求項１５から２４のいずれか一項に記載のシステム。
【請求項２６】
ＪＦＥＴが基板上のエピタキシャル層に形成され、可動素子がエピタキシャル層が存在していない基板の近接する部分に形成される請求項２５に記載のシステム。
【請求項２７】
基板がＳＯＩ、ＳＯＧ、またはＳＯＳ基板である請求項１５から２６のいずれか一項に記載のシステム。
【請求項２８】
微小電気機械システム（ＭＥＭＳ）を製造する方法であって、この方法は、第１の材料を第２の材料の基板の表面上に塗布する工程と、表面の２つの領域間に延在するトラックを形成するように第１の材料を選択的にパタニングする工程と、パタニングされた第１の材料を所定位置に残しながら、２つの領域間にトレンチを形成するように第２の材料をディープエッチングする工程とから構成され、ディープエッチングがトラックがトレンチにわたってブリッジまたはカンチレバーを形成するように、トラックの下にある第２の材料の下部を切り取るように構成された微小電気機械システムを製造する方法。
【請求項２９】
第１の材料が金属であり、第２の材料がシリコンである請求項２８に記載の方法。
【請求項３０】
ブリッジが２つの回路領域間に相互接続を提供するプレーナ構造を形成する請求項２８または２９に記載の方法。