【事件の表示】
　特願２００５−３６７９６４「高周波電力増幅器」拒絶査定不服審判事件〔平成１９年　３月　８日出願公開、特開２００７−　６０６１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明  
　本願は、平成１７年１２月２１日（優先権主張平成１７年７月２９日）の出願であって、その特許請求の範囲の請求項１に記載された発明（以下、「本願発明」という。）は、平成２２年２月１２日付けの手続補正により補正された特許請求の範囲の請求項１に記載された次のとおりのものである。 
「　　【請求項１】
　複数のトランジスタセルを電気的に並列接続したマルチフィンガー型のトランジスタと、
　前記複数のトランジスタセルのゲート電極に接続された入力側整合回路と、
　前記複数のトランジスタセルのドレイン電極に接続された出力側整合回路と、
　容量及びインダクタからなる共振回路とを有し、
　各トランジスタセルの前記ゲート電極と前記入力側整合回路の間、及び、各トランジスタセルの前記ドレイン電極と前記出力側整合回路の間のうち、各トランジスタセルの前記ゲート電極と前記入力側整合回路の間のみにそれぞれ前記共振回路が接続され、
　前記共振回路は、前記トランジスタの動作周波数の２次高調波の周波数又は２次高調波の周波数を中心とした所定の範囲内で共振して前記ゲート電極に短絡負荷を与えることを特徴とする高周波電力増幅器。」
　
２．引用例記載の発明
　原査定の拒絶の理由に引用された特開平１１−３４６１３０号公報（以下、「引用例」という。）には、次の事項が記載されている。
　
「【特許請求の範囲】
【請求項１】  半導体基板と、複数の半導体素子からなり、一つのゲートパッドと一つのドレインパッドに接続された半導体セルを、複数個、上記半導体基板上に配置してなる、高周波帯で増幅動作を行う半導体チップと、
内部整合回路と、
上記半導体セル毎に設けられており、上記半導体チップと上記内部整合回路との間に配置された、キャパシタとインダクタとからなる高調波整合回路と、
上記半導体基板、半導体チップ、上記内部整合回路および上記高調波整合回路を収納するパッケージとを備えたことを特徴とする半導体装置。
【請求項２】  請求項１の半導体装置において、
上記パッケージの外側に配置された外部整合回路を備えたことを特徴とする半導体装置。
【請求項３】  請求項１または２に記載の半導体装置において、
上記高調波整合回路は、上記半導体基板上にて上記半導体チップと一体化して形成されたものであることを特徴とする半導体装置。
【請求項４】  請求項３に記載の半導体装置において、
上記高調波整合回路のキャパシタとして、上記半導体素子の電極とドレインパッドとの間に形成されたＭＩＭキャパシタを有するものであることを特徴とする半導体装置。
【請求項５】  請求項３に記載の半導体装置において、
上記高調波整合回路のキャパシタは、上記半導体素子の電極と上記ドレインパッドとの間に形成されたものであることを特徴とする半導体装置。
【請求項６】  請求項３に記載の半導体装置において、
上記高調波整合回路のインダクタは、上記ドレインパッドの配線と上記半導体基板の裏面との間に形成されたものであることを特徴とする半導体装置。
【請求項７】  請求項３に記載の半導体装置において、
上記高調波整合回路のインダクタは、上記ドレインパッドと上記半導体素子の電極とを接続する配線のインダクタンスであることを特徴とする半導体装置。
【請求項８】  請求項１ないしは３のいずれかの半導体装置において、
上記高調波整合回路は、ドレインパッドの電気容量をキャパシタとし、ドレインパッドと上記半導体素子の電極とを接続する配線のインダクタンスをインダクタとしたローパスフィルタ回路であることを特徴とする半導体装置。
【請求項９】  請求項８の半導体装置において、
上記ローパスフィルタ回路のインダクタは、上記ドレインパッドに設けたワイヤ固有のインダクタンスであることを特徴とする半導体装置。」
　
「【０００１】
【発明の属する技術分野】この発明は主に高周波帯において使用される半導体装置に関するもので、パッケージ内に、複数の半導体素子からなる半導体セルを、複数個備えた半導体チップからなる半導体装置に関するものである。
【０００２】
【従来の技術】ある周波数の信号の増幅を行う半導体装置においては、増幅動作そのものの非線型的特性のため、出力側において歪み出力である高調波が発生して、もともとの信号である基本波の出力効率が低下してしまうことが知られている。
【０００３】図９は従来の半導体装置において用いられる半導体チップ９０の部分上面図である。図において、１はゲートパッド、２はドレインパッド、３はゲート電極、４はソース電極、５はドレイン電極、６はゲートパッド１とゲート電極３とを結線するゲート配線、７はドレインパッド２とドレイン電極５とを結線するドレイン配線である。ゲート配線６およびドレイン配線７は、普通ＡｕやＡｌ等の金属からなるものである。８は半導体基板であり、ＧａＡｓやＩｎＰ等からなるものである。９は半導体チップ９０の一部分である半導体セルである。
【０００４】次に、図１０は、上記半導体チップ９０を用いた従来の半導体装置１００の構成を示す上面図であり、図１１は、図１０の半導体装置１００の等価回路を示す図である。図において、図９と同一名称は同一または相当部分である。また、１０は入力側外部整合回路、１１は出力側外部整合回路、１２はパッケージ、１３は入力側内部整合回路であり、１４は出力側内部整合回路である。入力側内部整合回路１３および出力側内部整合回路１４は、普通アルミナ等の基板からなるものである。１５はワイヤ、１６はパッケージ１２から延伸したリードである。半導体チップ９０において、１７はヴィアホールであり、ソース電極４と、半導体チップ９０の裏面にある接地電極（図示しない）とを電気的に接続している。パッケージ１２はＣｕやＣｕＷ等の導体よりなる接地電極となっており、半導体チップ９０の裏面にある接地電極と電気的に接続している。」
　
「【０００７】次に、図１４は、出力側外部整合回路１１の第２例１４０を示す回路図である。図において、図１３と同一名称は同一または相当部分である。第２例の出力側外部整合回路１４０は、インダクタ２０とキャパシタ２１とが直列接続した回路を備えたもので、インダクタ２０はＬ０のインダクタンスを、またキャパシタ２１はＣ０のキャパシタンスを有している。」
　
「【００１４】次に、第２例の出力側外部整合回路１４０の場合は、インダクタ２０とキャパシタ２１との間に、
【００１５】
【数３】
　１／（２π√（Ｌ０Ｃ０））＝２ｆ
【００１６】の関係が成り立つようにする。この場合は、出力において歪み出力である２次高調波を短絡しておいて、基本波を増幅することができるので、半導体チップの動作効率を向上できる効果がある。
【００１７】上記の出力側外部整合回路１３０および１４０の動作に関して、半導体チップ９０には、図１２の等価回路に示すように固有の寄生キャパシタンスＣDpd やインダクタンスＬD 等があるため、入力する基本波はこれら寄生キャパシタンスやインダクタンスの影響をうけるので、高調波の位相は短絡や開放を理想的に満足する位置からは外れたものになるのが普通である。
【００１８】したがって、従来の半導体装置においては、シミュレーションを行って、分布定数線路１８の長さＰを調節することにより高調波の位相を補正して、理想的な短絡や開放が得られるようにしている。
【００１９】
【発明が解決しようとする課題】このような従来の半導体装置においては、入力する高周波の周波数が高くなればなるほど、半導体チップ９０の入出力インピーダンスが低下するために、外部整合回路１０と半導体チップ９０間の損失が大きくなる問題があった。例えば、ｆ＝２０ＧＨｚでは、２ｆ＝４０ＧＨｚである２次高調波の与える損失は数ｄＢにもなり、半導体装置の効率は著しく低下してしまう。
【００２０】従来の半導体装置においては、上記の問題を解決するために内部整合回路１３および１４が設けられており、これを半導体チップ９０の近傍に設けることにより、入力である基本波ｆについて整合をとり、半導体チップ９０の負荷インピーダンスの低下を防ぐようにしている。
【００２１】さらに、特開昭６３−２７９６０８号公報においては、Ｆ級動作を行う増幅装置の内部整合回路において、基本波に加えて２次高調波の整合をとるための回路をさらに設けることにより動作の効率を向上させる技術が提案されている。
【００２２】しかしながら、このような従来の半導体装置においては、外部整合回路および内部整合回路と半導体チップ９０内の個々の半導体セル９とを接続するワイヤの経路長が異なったり、またはワイヤ長そのものの精度にばらつきがあるために、外部整合回路および内部整合回路は、基本波あるいは高調波を半導体チップ９０を構成する個々の半導体セル９について最適な位相で処理することができない。
【００２３】したがって、従来の半導体装置は、半導体チップ９０に対して最適化された高調波インピーダンスを得ることができず、増幅効率を改善するのに十分ではなかった。
【００２４】
【課題を解決するための手段】上記の課題を解決すべく、請求項１にかかる本発明は、半導体基板と、複数の半導体素子からなり、一つのゲートパッドと一つのドレインパッドに接続された半導体セルを、複数個、上記半導体基板上に配置してなる、高周波帯で増幅動作を行う半導体チップと、内部整合回路と、上記半導体セル毎に設けられており、上記半導体チップと上記内部整合回路との間に配置された、キャパシタとインダクタとからなる高調波整合回路と、上記半導体基板、半導体チップ、上記内部整合回路および上記高調波整合回路を収納するパッケージとを備えたものである。
【００２５】この構成によれば、高調波整合回路によって高調波を個々の半導体セル毎に半導体チップの直前で処理して、各半導体セルで取り扱われる高周波の位相を均一に保ち、高周波信号の特性自体による損失を減少させるとともに、高調波整合回路と半導体チップとの経路差により生じる位相差を減じて良好な高調波負荷インピーダンスを得ることができる。」
　
「【発明の実施の形態】図２は本発明の第１の半導体装置の等価回路図である。図において、２００は半導体装置であり、２２は高調波整合回路であり、図１１と同一名称は同一または相当部分である。
【００３５】図に示すように、本発明の第１の半導体装置２００は、従来の半導体装置において、個々の半導体セル毎に、出力側内部整合回路１４と半導体チップ９０との間に高調波整合回路２２を加えた構成としたことにより、高調波整合回路２２が高調波を半導体チップ９０の近傍で処理して、高調波の位相を均一に保つようにしたものである。
【００３６】したがって、この第１の半導体装置２００では、高調波整合回路２２が高調波を半導体チップ９０の近傍で処理して、高調波の位相を均一に保つようにしたことにより、高調波の特性自体による損失を減少させるとともに、高調波整合回路と半導体チップとの経路差により生じる位相差を減じて良好な高調波負荷インピーダンスを得て、半導体装置の効率を全体として向上できる。
【００３７】一方、この第１の半導体装置２００は、従来の半導体装置のように高調波整合回路２２と半導体セル９とをワイヤによって接続しているが、実際にはワイヤには精度上数１０〜数１００μｍの不均一があるため、このワイヤ長の不均一に基づく経路差が、高調波の位相差となって現れる恐れがある、という不具合がある。
【００３８】そこでこの不具合を解消した本発明の第２の半導体装置として、高調波整合回路と半導体チップとが一体化した構成としたものを図３に示す。この第２の半導体装置３００は、個々の半導体セル９内において、ドレインパッド等に高調波整合回路２２を配置して半導体チップ１１０を構成するようにしたものである。この半導体チップ１１０においては、高調波整合回路２２と半導体セル９との経路差を半導体チップ１１０のパターン精度に依存するようにしたので、経路差は、上記第１の半導体装置の高調波整合回路２２と半導体セル９とをワイヤで接続したものに比して一桁以上の割合で改善できる。
【００３９】これにより、本発明の第２の半導体装置３００では、高調波整合回路と半導体チップとの経路差に基づく高調波の位相差はほぼ解消されて、最適な高調波負荷インピーダンスを得ることができ、上記の第１の半導体装置２００よりも動作効率をさらに向上できる。
【００４０】以下、この第２の半導体装置３００の実施の形態について説明を行う。
実施の形態１．図１は本発明の実施の形態１による半導体装置における半導体チップ１１０の構成を示す上面図である。図において、２３は接地配線であり、２４はＭＩＭキャパシタであり、図９と同一名称は同一または相当部分である。なお、ここでは従来例にならって、半導体チップ１１０はＦＥＴとした。
【００４１】本実施の形態１による半導体装置は、半導体基板８上に半導体チップ１１０を形成する際に、半導体基板８上に接地配線２３を形成し、接地配線２３の一端をソース電極４へ接続し、また、他端はＭＩＭキャパシタ２４を介してドレイン配線７に接続するようにした構成を有している。
【００４２】上記の構成において、接地配線２３はインダクタ２０、ＭＩＭキャパシタ２４はキャパシタ２１にそれぞれ相当するものであり、また、接地配線２３とＭＩＭキャパシタ２４との構成は、図１４に示した第２例の出力側外部整合回路１４０と同等の高調波整合回路２２を形成している。
【００４３】このように、本発明の実施の形態１の半導体装置によれば、複数の半導体セルからなる半導体チップを有する半導体装置において、接地配線２３とＭＩＭキャパシタ２４とを用いて半導体チップ１１０と一体化した高調波整合回路を有する構成としたことにより、高周波信号の特性による損失を減少させるとともに、高調波整合回路と半導体チップとの経路差により生じる位相差を減じて最適な高調波負荷インピーダンスを得ることができるので、半導体装置の効率を全体として向上することができる効果がある。」
　
「【００８１】また、上記のいずれの実施の形態においても、高調波整合回路２２はドレイン側に設けたものであるが、これはゲート側に設けることも可能である。
【００８２】
【発明の効果】このように、請求項１にかかる半導体装置によれば、半導体基板と、複数の半導体素子からなり、一つのゲートパッドと一つのドレインパッドに接続された半導体セルを、複数個、上記半導体基板上に配置してなる、高周波帯で増幅動作を行う半導体チップと、内部整合回路と、上記半導体セル毎に設けられており、上記半導体チップと上記内部整合回路との間に配置された、キャパシタとインダクタとからなる高調波整合回路と、上記半導体基板、半導体チップ、上記内部整合回路および上記高調波整合回路を収納するパッケージとを備えたことにより、高調波を半導体チップの直前で処理して、各半導体セルで取り扱われる高調波の位相を均一に保つことができるので、高周波信号の特性自体による損失を減少させるとともに、高調波整合回路と半導体チップとの経路差により生じる位相差を減じて良好な高調波負荷インピーダンスを得ることができるので、半導体装置の効率を全体として向上できる効果がある。」
　
　ここで、上記記載事項を引用例の関連図面と技術常識に照らせば、以下のことがいえる。
ア．引用例の図１に示される「半導体チップ」は、「複数のトランジスタセルを電気的に並列接続したマルチフィンガー型のトランジスタ」とも呼び得るものである。
イ．引用例の図３に示される「半導体装置」は、「高周波電力増幅器」とも呼び得るものであり、同図３に参照番号「１３」、「１４」で示される「入力側内部整合回路」と「出力側内部整合回路」は、それぞれ、「複数のトランジスタセルのゲート電極に接続された入力側整合回路」、「複数のトランジスタセルのドレイン電極に接続された出力側整合回路」とも呼び得るものである。
ウ．引用例の段落【００４２】において「図１４に示した第２例の出力側外部整合回路１４０と同等の高調波整合回路２２を形成している」とされている「接地配線２３とＭＩＭキャパシタ２４との構成」は、「容量及びインダクタからなる共振回路」であって、引用例の段落【００１４】と段落【００１５】の【数３】の記載から明らかなように周波数「２ｆ」で共振するものであるから、「トランジスタの動作周波数の２次高調波の周波数又は２次高調波の周波数を中心とした所定の範囲内で共振」するものである。
エ．以下の事情を勘案すると、引用例に記載された発明は、「『高調波整合回路２２』が、『各トランジスタセルそれぞれのゲート電極と入力側内部整合回路１３の間』（以下、『ゲート側』と呼ぶ。）と『各トランジスタセルそれぞれのドレイン電極と出力側内部整合回路１４の間』（以下、『ドレイン側』と呼ぶ。）のうち、『ゲート側』のみに接続されるもの」も、事実上の選択肢として含んでいると解するのが妥当である。
（ア）引用例の特許請求の範囲の請求項４〜９には、「高調波整合回路２２」がドレイン側に設けられるものであることを示す記載があるが、請求項１〜３には、そのような記載はない。このことは、引用例の請求項１〜３に係る発明が、「高調波整合回路２２」がドレイン側に設けられるものに限定されない発明であること、換言すれば、引用例の請求項１〜３に係る発明は、「高調波整合回路２２」が、ドレイン側とゲート側のいずれか一方に接続されるものも、ドレイン側とゲート側の両方に接続されるものも、共に事実上の選択肢として含んでいる発明であることを意味している。
（イ）上記（ア）の事情は、引用例の【課題を解決するための手段】の欄（段落【００２４】、【００２５】）と【発明の効果】の欄（段落【００８２】）のいずれもが、「高調波整合回路２２」がドレイン側に設けられることを前提としない記載ぶりとなっていることや、引用例の段落【００８１】の記載が「・・・、これはゲート側にも設けることが可能である。」ではなく、「・・・、これはゲート側に設けることも可能である。」となっている、といった事実とも符合している。
（ウ）引用例には、その段落【００８１】の記載にしたがって「高調波整合回路２２」をゲート側に設ける場合に、ドレイン側にも「高調波整合回路２２」を残存させることが必要であることを示す記載はない。
（エ）拒絶査定で引用された特開２００２−１６４７５３号公報には、その図１、図３にトランジスタの入力側にのみ高調波処理回路を設ける例が示されていること、同特開２００２−１６４７５３号公報の【従来の技術】の欄で引用されている特開平７−２２８７２号公報の段落【０００６】等には、高調波共振回路をトランジスタの入力または出力に配置することで電力増幅器の効率を増大できる旨の記載があること、本願出願時において「高調波整合回路をトランジスタの入力側にのみ設けることはあり得ない」といった技術常識があったことを窺わせる証拠はないこと、等の事情を勘案すると、「高調波整合回路はトランジスタの入力側にのみ設けられる場合もあり得る」というのが当業者の技術常識であったと推認され、そのような技術常識を有する当業者は、上記（ア）〜（ウ）に指摘したような事情を有する引用例の記載に接すると、「引用例記載の発明は、高調波整合回路２２がゲート側のみに接続される構成も事実上の選択肢として含んでいる」と理解すると考えられる。
　
　したがって、引用例には、以下の発明（以下、「引用例記載発明」と呼ぶ。）を事実上の選択肢として含む発明が記載されているといえる。
「複数のトランジスタセルを電気的に並列接続したマルチフィンガー型のトランジスタと、
　前記複数のトランジスタセルのゲート電極に接続された入力側整合回路と、
　前記複数のトランジスタセルのドレイン電極に接続された出力側整合回路と、
　容量及びインダクタからなる共振回路とを有し、
　各トランジスタセルの前記ゲート電極と前記入力側整合回路の間、及び、各トランジスタセルの前記ドレイン電極と前記出力側整合回路の間のうち、各トランジスタセルの前記ゲート電極と前記入力側整合回路の間のみにそれぞれ前記共振回路が接続され、
　前記共振回路は、前記トランジスタの動作周波数の２次高調波の周波数又は２次高調波の周波数を中心とした所定の範囲内で共振して前記ゲート電極に短絡負荷を与える高周波電力増幅器。」
　
　なお、審判請求人は、引用例にＦ級増幅器についての記載があることを根拠に、引用例の段落【００８１】の記載は、「トランジスタの出力側に高調波整合回路を接続した上でさらにトランジスターのゲート側に高調波整合回路を接続するという意味」に解釈（以下、「解釈Ａ」と呼ぶ。）するほかはない旨主張し、上記引用例記載発明でいう「各トランジスタセルの前記ゲート電極と前記入力側整合回路の間、及び、各トランジスタセルの前記ドレイン電極と前記出力側整合回路の間のうち、各トランジスタセルの前記ゲート電極と前記入力側整合回路の間のみにそれぞれ前記共振回路が接続され、」という構成（以下、「構成Ａ」と呼ぶ。）を有する発明は引用例には記載されていない旨主張するが、以下の理由で採用できない。
　すなわち、引用例に審判請求人が指摘するとおりのＦ級増幅器についての記載があることは事実であるが、引用例には、該Ｆ級増幅器についての記載内容が上記段落【００８１】の記載事項や請求項１〜３に係る発明にも及ぶことを示す明示的記載はないし、上記（ア）〜（エ）の事情に不合理な点は見当たらないから、引用例の上記Ｆ級増幅器についての記載は、引用例に記載された発明のうち「高調波整合回路をドレイン側に接続したもの」については妥当する内容であっても、上記段落【００８１】の記載事項や請求項１〜３に係る発明にまで及ぶものではないと解するのが妥当である。したがって、引用例にＦ級増幅器についての記載があることは、引用例の段落【００８１】の記載を上記解釈Ａのように解釈しなければならない理由にはならず、引用例に上記構成Ａが記載されていないことを根拠づけるものでもない。
　
　また、審判請求人は、「引用例の段落【００８１】には、共振回路をゲート側に設ける場合にどのような形態（位置や位相など）で設けるか全く記載されていない。」、「引用例の共振回路をそのままゲート側に移動させただけでは効率を最大にすることができず、回路構成を変更しなければならない。」等とも主張しているが、上記引用例記載発明は、共振回路をゲート側に設ける場合の位置や位相などの形態や、効率を最大化するための条件を規定しようとするものではない（本願発明もそれらの点を要件とするものではない）から、この点に関する審判請求人の主張も、引用例に上記引用例記載発明が記載されていないことの根拠となり得るものではなく、採用の限りでない。
　
３．対比・判断
　本願発明と引用例記載発明を対比すると、両者の間に相違点は存在しない。
　
４．まとめ
　よって、本願発明は、引用例記載発明である。
　
５．むすび 
　以上のとおり、本願発明は、引用例記載発明であるから、特許法第２９条第１項第３号の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。  
　よって、結論のとおり審決する。