【手続補正書】
【提出日】平成17年7月29日(2005.7.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサをリセットする方法において、
リセット・モードに入る段階と、
前記プロセッサと関連する命令メモリをロードする段階と、
前記リセット・モードおよび前記命令メモリをロードする段階に応答して、拡張されたリセット信号をパイプラインのフェッチ・ユニットへ送出する段階であって、前記拡張されたリセット信号はリセット信号より長い期間を有する、段階と、
前記拡張されたリセット信号に応答して、前記拡張されたリセット信号が非表明にされかつ前記命令メモリがロードされるまで前記パイプラインの前記フェッチ・ユニットから前記命令メモリへの命令フェッチを保留する段階と、
を含むことを特徴とする方法。
【請求項２】
命令メモリ・ロード信号を受け取る段階と、
前記命令メモリ・ロード信号が表明される間に、前記命令メモリをロードする段階と、
をさらに含むことを特徴とする請求項１記載の方法。
【請求項３】
前記拡張されたリセット信号を表明する段階と、
前記拡張されたリセット信号が表明されるときに、命令フェッチを保留する段階と、
前記拡張されたリセット信号を非表明にする段階と、
前記命令メモリから命令をフェッチする段階と、
をさらに含むことを特徴とする請求項１記載の方法。
【請求項４】
リセット信号を受け取る段階と、
命令メモリ・ロード信号を受け取る段階と、を含み、
前記リセット信号が受け取られるとき、および、前記命令メモリ・ロード信号が受け取られるとき、前記拡張されたリセット信号が表明されることを特徴とする請求項３記載の方法。
【請求項５】
前記リセット信号がクリアされるとき、および、前記命令メモリ・ロード信号がクリアされるとき、前記拡張されたリセット信号がクリアされることを特徴とする請求項４記載の方法。
【請求項６】
命令フェッチを保留する段階は、前記パイプライン中の命令要求ロジックを不能にする段階を含むことを特徴とする請求項１記載の方法。
【請求項７】
命令フェッチを保留する段階は、前記パイプライン中の命令レジスタを不能にする段階を含むことを特徴とする請求項１記載の方法。
【請求項８】  
前記命令メモリのロードが完了する前に、割込みハンドラがフェッチを開始するのを防止するために割込みを不能にする段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項９】  
リセット後に前記命令メモリに新しい命令がロードされないとき、前記パイプラインの前記フェッチ・ユニットが既存の命令を前記命令メモリからフェッチすることを可能にする段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項１０】
リセット・モードに入る段階と、
命令メモリに命令がロードされていることを示す表明信号を受け取る段階と、
前記表明信号に応答して、パイプラインが前記命令メモリから命令をフェッチすることを不能にし、かつ前記命令メモリのロードが完了する前に割込みハンドラがフェッチを開始するのを防止するために割込みを不能にする段階と、
前記命令メモリのロードが完了したことを示す前記表明信号の非表明に応答して、前記パイプラインが前記命令メモリから命令をフェッチするのを可能にし、かつ割込みを可能にする段階と、
から成ることを特徴とする方法。
【請求項１１】
前記パイプラインが命令をフェッチするのを不能にする段階は、前記パイプライン中の命令要求ロジックを不能にする段階を含むことを特徴とする請求項１０記載の方法。
【請求項１２】
前記パイプラインが命令をフェッチするのを不能にする段階は、前記パイプライン中の命令レジスタを不能にする段階を含むことを特徴とする請求項１０記載の方法。
【請求項１３】
リセット信号をプロセッサで受け取る段階と、
命令メモリ・ロード信号を前記プロセッサで受け取る段階と、
前記リセット信号が前記プロセッサで受け取られるとき、前記プロセッサ中の拡張されたリセット信号を表明する段階であって、前記拡張されたリセット信号は前記リセット信号より長い期間を有する、段階と、
前記拡張されたリセット信号を前記プロセッサ中のパイプラインのフェッチ・ユニットへ送る段階と、
を含むことを特徴とする方法。
【請求項１４】  
命令メモリのロードが完了する前に、割込みハンドラがフェッチを開始するのを防止するために割込みを不能にする段階をさらに含むことを特徴とする請求項１３記載の方法。
【請求項１５】
前記命令メモリ・ロード信号がクリアされるときに、前記拡張されたリセット信号がクリアされることを特徴とする請求項１３記載の方法。
【請求項１６】
前記拡張されたリセット信号が表明されるときに、命令フェッチを保留する段階をさらに含むことを特徴とする請求項１３記載の方法。
【請求項１７】
命令フェッチを保留する段階は、命令要求ロジックを不能にする段階を含むことを特徴とする請求項１６記載の方法。
【請求項１８】
命令フェッチを保留する段階は、命令レジスタを不能にする段階を含むことを特徴とする請求項１６記載の方法。
【請求項１９】
前記命令メモリ・ロード信号が受け取られるときに、前記命令メモリをロードする段階をさらに含むことを特徴とする請求項１３記載の方法。
【請求項２０】
リセット信号を受け取るために適合した第１入力と、
命令メモリ・ロード信号を受け取るために適合した第２入力と、
出力と、
前記第１入力、第２入力、および出力に結合された回路であって、前記リセット信号および前記命令メモリ・ロード信号に基づいて拡張されたリセット信号を前記出力に提供するために適合し、前記リセット信号が受け取られるとき前記回路は前記拡張されたリセット信号を表明し、前記命令メモリ・ロード信号がクリアされるとき前記回路は前記拡張されたリセット信号をクリアする、回路と、
から構成されることを特徴とする装置。
【請求項２１】  
命令メモリのロードが完了する前に、フェッチを開始するのを防止する割込みハンドラをさらに含むことを特徴とする請求項２０記載の装置。
【請求項２２】
命令を格納する作用を行なう命令メモリと、
前記命令メモリに結合された制御ユニットと、
前記命令メモリから命令をフェッチする作用を行なうパイプラインと、から構成され、
前記命令メモリが命令のロードを行なっているとき、前記制御ユニットは前記パイプラインによるフェッチを不能にする信号を前記パイプラインへ送るのに適合したリセット・ロジックを含み、また前記命令メモリが命令のロードを行なっているとき、前記制御ユニットは割込みを不能にするのに適合している、
ことを特徴とするシステム。
【請求項２３】
前記命令メモリをロードするために適合した前記命令メモリに結合された不揮発性メモリをさらに含み、
前記リセット・ロジックは、命令が前記不揮発性メモリから前記命令メモリへロードされるときに、前記パイプラインによるフェッチを不能にするために適合する、
ことを特徴とする請求項２２記載のシステム。
【請求項２４】
前記リセット・ロジックは、命令が前記命令メモリにロードされた後、前記パイプラインによるフェッチを可能にするために適合していることを特徴とする請求項２３記載のシステム。
【請求項２５】  
前記命令メモリへの直接アクセスを有する前記パイプラインは、前記制御ユニットによる介在なしに、命令メモリから前記パイプラインへ命令が直接にフェッチされることを許容することを特徴とする請求項２２記載のシステム。
【請求項２６】
前記命令メモリは、スタティック・ランダム・アクセス・メモリを含むことを特徴とする請求項２２記載のシステム。
【請求項２７】
前記デジタル・プロセッサは、パイプライン・プロセッサを含むことを特徴とする請求項２２記載のシステム。
【請求項２８】  
リセット信号を受け取るために適合した第１入力と、
命令メモリ・ロード信号を受け取るために適合した第２入力と、
出力と、
前記第１入力、第２入力、および出力に結合された回路であって、前記リセット信号および前記命令メモリ・ロード信号に基づいて拡張されたリセット信号を前記出力に提供するために適合し、前記リセット信号が受け取られるとき前記回路は前記拡張されたリセット信号を表明し、前記命令メモリ・ロード信号がクリアされるとき前記回路は前記拡張されたリセット信号をクリアする、回路と、
命令を格納する作用を行なう不揮発性メモリと、
前記不揮発性メモリから命令をフェッチする作用を行ない、前記拡張されたリセット信号を受け取る作用を行なうパイプラインと、
を含むことを特徴とするシステム。
【請求項２９】  
前記不揮発性メモリは、スタティック・ランダム・アクセス・メモリを含むことを特徴とする請求項２８記載のシステム。
【請求項３０】  
前記システムは、デジタル・パイプライン・プロセッサを含むことを特徴とする請求項２８記載のシステム。
【請求項３１】  
命令を有する前記不揮発性メモリのロードが完了する前に、フェッチを開始するのを防止する割込みハンドラをさらに含むことを特徴とする請求項２８記載のシステム。