【事件の表示】
　特願２００６−　６５３４７「２５６Ｍｅｇダイナミックランダムアクセスメモリ」拒絶査定不服審判事件〔平成１８年　７月２０日出願公開、特開２００６−１９０４７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年５月２９日（パリ条約に基づく優先権主張外国庁受理　１９９７年５月３０日アメリカ合衆国、及び１９９７年８月２２日アメリカ合衆国）を国際出願日とする特願平１１−５００９６２号特許出願の一部を平成１８年３月１０日に新たな特許出願としたものであって、平成２１年２月１９日付けの拒絶理由通知に対して同年８月１９日に意見書及び手続補正書が提出されたが、同年１０月２８日付けで拒絶査定がなされた。
　それに対して、平成２２年２月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年９月２１日付けで審尋がなされ、それに対する回答はなされたかった。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年２月２５日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年２月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を、補正後の特許請求の範囲の請求項１〜７と補正するものであり、補正前後の請求項１は各々次とおりである。
　
（補正前）
　「【請求項１】
　メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイと、
　複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、
　電源と、
　複数のパッドと、
を有しているダイナミックランダムアクセスメモリにおいて、
　複数のローカルな行デコーダの各々は、複数の独立アレイの１つ又２つにサービスを提供すると共に、フルアドレスを受信し、
　金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしているメモリ。」
　
（補正後）
　「【請求項１】
　メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイと、
　複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、
　電源と、
　複数のパッドと、
を有しているダイナミックランダムアクセスメモリにおいて、
　複数のローカルな行デコーダの各々は、複数の独立アレイの１つ又２つにサービスを提供すると共に、フルアドレスを受信し、
　金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしており、
　個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされるメモリ。」
　
　なお、補正前後の請求項１における「１つ又２つ」は、「１つ又は２つ」の誤記であることが明らかであるから、以下においては、そのように読み換える。
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
　
（補正事項）
　補正前の請求項１の「金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしている」を、補正後の請求項１の「金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしており、　個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされる」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
　本件補正は、補正前の請求項１に係る発明の発明特定事項である「独立アレイ」について技術的に限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、本件補正により補正された部分は、本願の願書に最初に添付した図面の図４〜６、及び本願の願書に最初に添付した明細書の００６６段落等に記載されているものと認められるから、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、次のとおりのものである。
　
　「【請求項１】
　メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイと、
　複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、
　電源と、
　複数のパッドと、
を有しているダイナミックランダムアクセスメモリにおいて、
　複数のローカルな行デコーダの各々は、複数の独立アレイの１つ又は２つにサービスを提供すると共に、フルアドレスを受信し、
　金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしており、
　個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされるメモリ。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−１３０１６４号公報（以下「引用例」という。）には、図６〜１０と共に次の記載がある（下線は当合議体が付加したものである。）。
　
ａ．「【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置に関し、特にシェアードセンスアンプ方式を用いたダイナミック型半導体記憶装置に関する
【０００２】
【従来の技術】シェアードセンスアンプ方式を用いたダイナミック型半導体記憶装置は、センスアンプとデータ出力線間のスイッチを制御する選択信号を出す列デコーダ回路を複数のセンスアンプで共有する方式で（特願昭５５−４１６２２参照）、列デコーダの数を減らすことができるため、半導体装置の大規模化において、面積の増大を防ぐことが可能になる。図６〜図１０は、従来のシェアードセンスアンプ方式を用いた半導体装置のレイアウト図を示し、配線に用いた材料の抵抗値及び半導体装置の規模により、いくつかの方式がある。
　
ｂ．「【０００３】図６は、第１の従来技術のレイアウト図を示し、多結晶シリコン層１層、金属シリサイド層１層、金属配線層１層の計３層の配線を用いる方式で、ワード線４０１に多結晶シリコンを用い、メモリセル４０２のＭＩＳトランジスタのゲート電極と共用し、
またビット線４０３及び列デコーダからの選択信号を伝える配線４０４（以後、Ｙスイッチ４０４と称する）が、同層の金属シリサイド配線から成り、Ｙスイッチ４０４は、ビット線４０３の４本に１本または８本に１本の割合で配列されている。更に金属配線は、ワード線４０１を実質的に低抵抗化させる目的でセルアレイ４０５上に配列されたワード裏打ち配線４０６、センスアンプ駆動信号等センスアンプ４０７内をワード線方向に配置されたアレイ信号４０８、行デコーダ４０９、列デコーダ４１０、アレイ信号駆動回路４１１及び周辺回路内の配線に用いられる
【０００４】
図７は、第２の従来技術のレイアウト図を示し、多結晶シリコ層（審決注：「多結晶シリコン層」の誤記）１層、金属配線層２層の計３層の配線層を用いる方式である。第２の従来技術は、第１の従来技術の金属シリサイド層を金属配線に置き換えた構成で、Ｙスチッチ（審決注：「Ｙスイッチ」の誤記）４０４の抵抗が、金属配線にした分小さくなり、第１の従来技術より多くのセンスアンプ４０７を接続でき、半導体装置の大規模化に適している。
　
（２−２）ここにおいて、図７の記載から、「メモリセル５０２」からなる複数の「セルアレイ５０５」は、行と列に配置されて、全体としてセルアレイブロックを形成していることが明らかである。
　また、図７に記載された「ダイナミック型半導体記憶装置」においては、例えば図１０に記載されたもののように、行デコーダが分割されておらず、ワード線も主ワード線と副ワード線とに分割されていないことを勘案すると、図７に記載されている複数の「行デコーダ５０９」の各々は、複数の「アレイ５０５」に連結されている「ワード線５０１」に行デコード信号を提供するとともに、外部から供給されるフルアドレス信号を受信していることが明らかである。
　
（２−３）また、０００３段落の「図６は、第１の従来技術のレイアウト図を示し、多結晶シリコン層１層、金属シリサイド層１層、金属配線層１層の計３層の配線を用いる方式で、ワード線４０１に多結晶シリコンを用い、メモリセル４０２のＭＩＳトランジスタのゲート電極と共用し、またビット線４０３及び列デコーダからの選択信号を伝える配線４０４（以後、Ｙスイッチ４０４と称する）が、同層の金属シリサイド配線から成り、Ｙスイッチ４０４は、ビット線４０３の４本に１本または８本に１本の割合で配列されている。更に金属配線は、ワード線４０１を実質的に低抵抗化させる目的でセルアレイ４０５上に配列されたワード裏打ち配線４０６、センスアンプ駆動信号等センスアンプ４０７内をワード線方向に配置されたアレイ信号４０８、行デコーダ４０９、列デコーダ４１０、アレイ信号駆動回路４１１及び周辺回路内の配線に用いられる。」という記載、及び０００４段落の「図７は、第２の従来技術のレイアウト図を示し、多結晶シリコン層１層、金属配線層２層の計３層の配線層を用いる方式である。第２の従来技術は、第１の従来技術の金属シリサイド層を金属配線に置き換えた構成で、」という記載を合わせて解釈すると、図７に記載された「ダイナミック型半導体記憶装置」においては、金属配線層２層を、「ビット線５０３」、「列デコーダからの選択信号を伝える配線５０４」、「ワード線５０１を実質的に低抵抗化させる目的でセルアレイ５０５上に配列されたワード裏打ち配線５０６」、「センスアンプ駆動信号等センスアンプ５０７内をワード線方向に配置されたアレイ信号５０８」、「行デコーダ５０９」、「列デコーダ５１０」、「アレイ信号駆動回路５１１」及び周辺回路内の配線として用いていることは明らかである。
　したがって、図７に記載された「ダイナミック型半導体記憶装置」は、金属配線層の第１層と第２層のみが、メモリ内の相互接続をもたらしているものと認められる。
　
（２−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセル５０２からなり、行と列に配置されてセルアレイブロックを形成するセルアレイ５０５と、
　複数のセンスアンプ５０７と、複数の行デコーダ５０９と、複数の列デコーダ５１０と、複数のアレイ信号駆動回路５１１と、周辺回路と、
　を有しているダイナミック型半導体記憶装置において、
　前記複数の行デコーダ５０９の各々は、上記複数のアレイ５０５に連結されているワード線５０１に行デコード信号を提供するとともに、フルアドレスを受信し、
　金属配線層の第１層と第２層のみが、ダイナミック型半導体記憶装置内の相互接続をもたらすものである、
　ダイナミック型半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「メモリセル５０２」は、補正発明の「メモリセル」に相当し、引用発明の「セルアレイ５０５」は、補正発明の「独立アレイ」に相当する。
　したがって、引用発明の「メモリセル５０２からなり、行と列に配置されてセルアレイブロックを形成するセルアレイ５０５」と、補正発明の「メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイ」とは、「メモリセルからなる複数の独立アレイであって、行と列に配置されてアレイブロックを形成する独立アレイ」である点で一致する。
　
（３−２）引用例の「行デコーダ５０９」は、補正発明の「ローカルな行デコーダ」に相当する。
　また、引用発明の「複数のセンスアンプ５０７と、複数の行デコーダ５０９と、複数の列デコーダ５１０と、複数のアレイ信号駆動回路５１１と、周辺回路」は、補正発明の「複数の周辺装置」に相当する。
　そして、引用発明において、「複数のセンスアンプ５０７と、複数の行デコーダ５０９と、複数の列デコーダ５１０と、複数のアレイ信号駆動回路５１１と、周辺回路」により、複数の「メモリセル５０２」についての情報の書き込みと読み出しが行われていることは当業者にとって明らかであるから、引用発明も補正発明と同様に、「複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置」を有しているものと認められる。
　
（３−３）引用発明の「ダイナミック型半導体記憶装置」が補正発明の「ダイナミックランダムアクセスメモリ」に相当することは、当業者にとって自明である。
　
（３−４）引用発明の「前記複数の行デコーダ５０９の各々は、上記複数のアレイ５０５に連結されているワード線５０１に行デコード信号を提供するとともに、フルアドレスを受信」する構成と、補正発明の「複数のローカルな行デコーダの各々は、複数の独立アレイの１つ又は２つにサービスを提供すると共に、フルアドレスを受信」する構成とは、「複数のローカルな行デコーダの各々は、独立アレイにサービスを提供すると共に、フルアドレスを受信」する構成である点で一致する。
　
（３−５）引用発明の「金属配線層の第１層と第２層のみが、ダイナミック型半導体記憶装置内の相互接続をもたらしいる」という構成は、補正発明の「金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらして」いる構成に相当する。
　
（３−６）したがって、補正発明と引用発明とは、
　「メモリセルからなる複数の独立アレイであって、行と列に配置されてアレイブロックを形成する複数の独立アレイと、
　複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、
を有しているダイナミックランダムアクセスメモリにおいて、
　複数のローカルな行デコーダの各々は、独立アレイにサービスを提供すると共に、フルアドレスを受信し、
　金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしている、
　メモリ。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「独立アレイ」が「２５６Ｋ」であり、「アレイブロック」が「複数」形成されており、「２５６ｍｅｇの記憶容量を与える」ものであるのに対して、引用発明はそのような特定がなされていない点。
　
（相違点２）
　補正発明は、「電源と、複数のパッド」を有しているのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点３）
　補正発明は、「複数のローカルな行デコーダの各々は、
複数の独立アレイの１つ又は２つ
　
（相違点４）
　補正発明は、「個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされる」ように構成しているのに対して、引用発明は、そのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、「２５６ｍｅｇの記憶容量」を有する「ダイナミックランダムアクセスメモリ」は、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術であり、また、一般に、２５６Ｋのような比較的小容量の独立したメモリセルアレイ（補正発明の「独立アレイ」に相当）を幾つか集めてブロック（補正発明の「アレイブロック」に相当）を形成し、さらに、そのブロックを幾つか集めて大きなブロック（補正発明の「ダイナミックランダムアクセスメモリ」全体に相当。）を形成し・・・というような、階層的な構造でメモリを構成することも、例えば、下記周知例２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平６−２７５０６４号公報
　「【００２６】このセンスアンプ駆動信号線の寄生抵抗の増大化という問題点は６４Ｍビット以上の大容量化、
例えば、２５６ＭビットのＤＲＡＭを構成しようする場合
【００２７】本発明は、かかる点に鑑み、センスアンプ駆動信号線の寄生抵抗を小さくすることができ、
例えば、２５６Ｍビットという大容量化を図る場合においても、セ
　
ｂ．周知例２：特開平８−２９７９９５号公報
　「【００１０】図２は、本発明を適用した
２５６Ｍｂのメモリ容量
【００１１】同図におけるスペアメモリセルアレイの構成を説明するに先立って、２５６ＭｂダイナミックＲＡＭでのメモリセルアレイの構成を簡単に説明する。２５６ＭｂダイナミックＲＡＭでは、
１６個の４Ｍｂメモリブロックを１つのグループとして６４Ｍｂメモリバンクが形成され、そして４個の６４Ｍｂメモリバンクを１つのグループとすることで２５６Ｍｂのメモリ容量が実現される。１つの４Ｍｂメモリブロックは、カラム方向に配列された１６個の２５６Ｋｂサブメモリセルアレイに分割されている。
　
（４−１−２）そして、本願の明細書及び図面を精査しても、補正発明において、「独立アレイ」の記憶容量を「２５６Ｋ」という値とし、メモリ全体の記憶容量を「２５６ｍｅｇ」という値とすることによる当業者の予測を超えた格別の効果は見いだせない。
　したがって、引用発明に対して、上記の周知技術を適用し、「セルアレイ５０５」を幾つか集めて「アレイブロック」を形成し、それを複数集めて「ダイナミック型半導体記憶装置」を形成するという階層的な構造を採用するとともに、「セルアレイ５０５」の記憶容量を「２５６Ｋ」という値とし、全体の記憶容量を「２５６ｍｅｇ」という値とすること、すなわち、補正発明のように、「メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイ」を有する構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　一般に、ダイナミックランダムアクセスメモリ装置は「電源と、複数のパッド」を有しているから、引用発明の「ダイナミック型半導体記憶装置」も当然に「電源と、複数のパッド」を有しているものと認められる。
　したがって、相違点２は実質的な相違点ではない。
　また、仮に、引用発明も当然に「電源と、複数のパッド」を有しているとまではいえず、相違点２が実質的なものであったとしても、引用発明において、「電源と、複数のパッド」を有するようにする程度のことは、当業者が容易になし得たことである。
　したがって、相違点２は、実質的なものではないか、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３及び４について
（４−３−１）相違点３及び４は互いに関連しているので纏めて検討する。
　一般に、半導体メモリにおいて、メモリセルアレイの両側に行デコーダをそれぞれ設け、一方の側に設けた行デコーダによってメモリセルアレイの偶数行にアクセスし、他方の側に設けた行デコーダによって上記メモリセルアレイの奇数行にアクセスする構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例３及び４にも記載されているように、当業者における周知技術である。
　
ａ．周知例３：特開平４−２５２４９１号公報
　「【００１４】この実施例が図４に示された従来の半導体メモリと相違する点は、
行デコーダ及びワード線ドライバをそれぞれ第１，第２の行デコーダ３ａ，３ｂ及びワード線ドライバ４ａ，４ｂに分割してこの第１の行デコーダ３ａ及びワード線ドライバ４ａと第２の行デコーダ３ｂ及びワード線ドライバ４ｂとをメモリセルアレイ１を狭んで（審決注：「挟んで」の誤記）相対向して配置し、これら第１及び第２のワード線ドライバ４ａ，４ｂにより、複数のワード線（ＷＬａ，ＷＬｂ）を配列順に交互に駆動するようにした点にある。すなわち、奇数番目のワード線ＷＬａは第１のワード線ドライバ４ａにより、偶数番目のワード線ＷＬｂは第２のワード線ドライバ４ｂにより駆動される
【００１５】
図２（Ａ），（Ｂ）はそれぞれこの実施例のワード線ＷＬａ，ＷＬｂとワード線ドライバ４ａ，４ｂとの位置関係を示す配置図及び行デコーダ３ａ，ワード線ドライバ４ａの内部配置を示す配置図である
　
ｂ．周知例４：特開昭６１−２８３１６２号公報
　「以下、図面を参照してこの発明の一実施例を説明する。
図はその構成を示す。記憶装置を構成する半導体基板の両側に第１および第２のワードデコーダ回路１０１，１０２を形成し、このデコーダ回路１０１，１０２のそれぞれ内側に第１および第２のワード線ドライバ回路２０１，２０２を形成する。そして、このワード線ドライバ回路２０１，２０２との間に、メモリマトリックス３０を形成する。すなわち、ワードデコーダ回路１０１，１０２およびワード線ドライバ回路２０１，２０２は、メモリマトリックス３０のビット線４０に沿って形成されるようになり、各ワード線ドライバ回路２０１，２０２の出力に対応するワード線５０が左右のワード線ドライバ回路２０１，２０２から交互にメモリマトリックス３０上を走る構成になっている
　
すなわち、１つのワード線出力を発生するドライバ回路ピッチ内に、２本のワード線が配置されるようになるものであり、ワードデコーダ回路１０１，１０２とワード線ドライバ回路２０１，２０２のピッチは、メモリセル６０のピッチ、すなわちワード線５０のピッチの２倍にすることができ、ワード線間隔の縮小を可能にする
　
さらに、左右の第１および第２のドライバ回路２０１，２０２から、それぞれ交互に異なる信号のワード線５０が、メモリマトリックス３０上を走るため、メモリセル６０をワード線５０とビット線４０の全ての交点に配置することができ、メモリセル６０の高集積化が可能となる。
　
（４−３−２）　したがって、上記周知技術に鑑みれば、引用発明において、「アレイ５０５」の両側に行デコーダを配置し、行デコーダの各々は、複数の「アレイ５０５」の１つにサービスを提供するようにして、一方に設けた行デコーダによって「アレイ５０５」の偶数行にアクセスし、他方に設けた「行デコーダ」によって「アレイ５０５」の奇数行にアクセスする構成とすること、すなわち、補正発明のように、「複数のローカルな行デコーダの各々は、
複数の独立アレイの１つ又は２つ
　したがって、相違点３及び４は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年２月２５日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成２１年８月１９日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　メモリセルからなる複数の２５６Ｋの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、２５６ｍｅｇの記憶容量を与える複数の独立アレイと、
　複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、
　電源と、
　複数のパッドと、
を有しているダイナミックランダムアクセスメモリにおいて、
　複数のローカルな行デコーダの各々は、複数の独立アレイの１つ又は２つにサービスを提供すると共に、フルアドレスを受信し、
　金属伝導体の第１層と第２層のみが、メモリ内の相互接続をもたらしているメモリ。」
　
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−１３０１６４号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。