【手続補正書】
【提出日】平成17年6月24日(2005.6.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路内の複数の電圧レベルを検出するために構成されている入力バッファであって、該入力バッファは、
バックツーバックに配置されかつコモンノードを共有して構成されている、少なくとも２つの差動入力ペアであって、該少なくとも２つの差動入力ペアが、入力電圧と、第１の基準電圧および第２の基準電圧を含む少なくとも２つの基準電圧とを受け取るように構成されている、少なくとも２つの差動入力ペアを含み、
該入力バッファが、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ該入力電圧が該第１の基準電圧よりも低いとき、第１の出力信号を提供し、該入力電圧が該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、第２の出力信号を提供し、該入力電圧が該第２の基準電圧より高いとき、第３の出力信号を提供する、入力バッファ。
【請求項２】
前記入力バッファが、２つよりも多い基準電圧を受け取り、かつ前記入力電圧と該２つより多い基準電圧との比較に対応する３つよりも多い出力信号を生成するように構成されている、請求項１に記載の入力バッファ。
【請求項３】
前記少なくとも２つの差動入力ペアが、
前記第１の基準電圧に結合されているゲートを有する第１のトランジスタと、
前記入力電圧に結合されているゲートおよび該第１のトランジスタのソースに結合されているソースを有する第２のトランジスタと、
前記第２の基準電圧に結合されているゲートと、該２つの差動入力バッファが前記コモンノードを共有するように、該第２のトランジスタの該ソースに結合されているソースとを有する第３のトランジスタと
を含む、請求項１に記載の入力バッファ。
【請求項４】
前記入力バッファが、前記入力電圧と前記２つの基準電圧との比較に対応する出力信号を提供するように、前記２つの差動入力ペアに結合されている２つの電流ミラー回路をさらに含む、請求項３に記載の入力バッファ。
【請求項５】
前記２つの電流ミラー回路が、
前記第２のトランジスタのドレインに結合されているゲート、および前記第１のトランジスタのドレインに結合されているドレインを有する第４のトランジスタと、
該第４のトランジスタの該ゲートと該第２のトランジスタの該ドレインとに結合されているゲートを有する第５のトランジスタと、
該第２のトランジスタの該ドレインに結合されているゲート、および前記第３のトランジスタのドレインに結合されているドレインを有する第６のトランジスタと
を含む、請求項４に記載の入力バッファ。
【請求項６】
前記入力バッファが、前記第１のトランジスタの前記ドレインと前記第４のトランジスタの前記ドレインとに結合されている第１のインバータと、前記第３のトランジスタの前記ドレインと前記第６のトランジスタの前記ドレインとに結合されている第２のインバータとを有する１対のインバータをさらに含み、該１対のインバータが、前記ロー出力信号およびハイ出力信号に対応する出力信号を提供するように構成されている、請求項５に記載の入力バッファ。
【請求項７】
前記入力バッファが、
前記第１のインバータの出力に結合されている入力を有する第３のインバータであって、該入力は、前記ロー出力信号に対応する、第３のインバータと、
前記第２のインバータの出力に結合されている入力を有する第４のインバータであって、前記ハイ出力信号に対応する出力を有する、第４のインバータと、
該第３のインバータの出力と該第４のインバータの出力とに結合されている入力を有する排他的ＯＲゲートと、
該排他的ＯＲゲートの出力に結合されている入力と、中間レベルの出力信号に対応する出力とを有する第５のインバータと
を含む、複数のロジックデバイスをさらに含む、請求項６に記載の入力バッファ。
【請求項８】
集積回路の動作の中間レベルの電圧範囲を検出するための入力バッファ回路であって、該入力バッファ回路が、
供給電圧を受け取り、かつ、２つの基準電圧を生成するように構成されている基準ジェネレータであって、該２つの基準電圧が第１の基準電圧と第２の基準電圧とを表し、該第２の基準電圧が該第１の基準電圧より高い、基準ジェネレータと、
入力電圧と該２つの基準電圧とを受け取るように構成されているマルチステート検出器であって、該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ該入力電圧が該第１の基準電圧よりも低いとき、ローの入力信号に対応する第１の出力信号を提供し、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、中間レベルの入力信号に対応する第２の出力信号を提供し、該入力電圧が、該第２の基準電圧よりも高いとき、ハイの入力信号に対応する第３の出力信号を提供する、マルチステート検出器と
を含む、入力バッファ回路。
【請求項９】
前記基準ジェネレータが、前記２つの基準電圧よりも追加の基準電圧を生成するように構成されており、かつ前記マルチステート検出器が、前記入力電圧と該追加の基準電圧との比較に対応する、追加の出力信号を生成するように構成されている、請求項８に記載の入力バッファ回路。
【請求項１０】
前記マルチステート検出器が、バックツーバックに配置され、かつコモンノードを共有するように構成されている２つの差動入力バッファを含む、請求項８に記載の入力バッファ回路。
【請求項１１】
前記２つの差動入力バッファが、
前記第１の基準電圧に結合されているゲートを有する第１のトランジスタと、
前記入力電圧に結合されているゲートと、該第１のトランジスタのソースに結合されているソースとを有する第２のトランジスタと、
前記第２の基準電圧に結合されているゲートと、該２つの差動入力バッファが前記コモンノードを共有するように、該第２のトランジスタの該ソースに結合されているソースとを有する第３のトランジスタと
を含む、請求項１０に記載の入力バッファ回路。
【請求項１２】
前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタがｎチャネルトランジスタデバイスを含む、請求項１１に記載の入力バッファ回路。
【請求項１３】
前記マルチステート検出器が、前記入力電圧と前記２つの基準電圧との比較に対応する出力信号を提供するように、前記２つの差動入力バッファに結合されている２つの電流ミラー回路をさらに含む、請求項１１に記載の入力バッファ回路。
【請求項１４】
前記２つの電流ミラー回路が、
前記第２のトランジスタのドレインに結合されているゲートと、前記第１のトランジスタのドレインに結合されているドレインとを有する第４のトランジスタと、
該第４のトランジスタのゲートに結合されているゲートと、該第２のトランジスタの該ドレインに結合されているドレインとを有する第５のトランジスタと、
該第２のトランジスタの該ドレインに結合されているゲートと、前記第３のトランジスタのドレインに結合されているドレインとを有する第６のトランジスタと
を含む、請求項１３に記載の入力バッファ回路。
【請求項１５】
前記マルチステート検出器が、前記第１のトランジスタおよび前記第４のトランジスタの該ドレインに結合されている第１のインバータと、前記第３のトランジスタおよび前記第６のトランジスタの該ドレインに結合されている第２のインバータとを備える１対のインバータをさらに含み、該１対のインバータが前記ロー出力信号と前記ハイ出力信号とに対応する出力信号を提供するように構成されている、請求項１４に記載の入力バッファ回路。
【請求項１６】
前記マルチステート検出器が、
前記第１のインバータの出力に結合されている入力を有する第３のインバータであって、該入力は、前記ロー出力信号に対応する、第３のインバータと、
前記第２のインバータの出力に結合されている入力を有する第４のインバータであって、該第４のインバータが、前記ハイ出力信号に対応する出力を有する、第４のインバータと、
前記第３のインバータの出力と該第４のインバータの出力とに結合されている入力を有する排他的ＯＲゲートと、
該排他的ＯＲゲートの出力に結合されている入力と、前記中間レベル出力信号に対応する出力とを有する第５のインバータと
を含む複数のロジックデバイスをさらに含む、請求項１５に記載の入力バッファ回路。
【請求項１７】
集積回路デバイスの動作中に複数の電圧レベルを識別するためのマルチステート検出器であって、該マルチステート検出器が、
第１の基準電圧と入力電圧とを受け取るように構成されている第１の差動入力バッファと、
第２の基準電圧と該入力電圧とを受け取るように構成されている第２の差動入力バッファであって、該第２の差動入力バッファが、該第１の差動バッファと共にコモンノードを共有するように構成されている、第２の差動入力バッファと
を含み、
該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、出力信号を提供し、かつ該入力電圧が該第１の基準電圧よりも低くおよび該第２の基準電圧よりも高いうちの少なくとも１つの電圧レベルを有するとき、別の出力信号を提供する、マルチステート検出器。
【請求項１８】
前記マルチステート検出器が少なくとも動作の３つの状態を提供し、該動作の３つの状態が、該集積回路内の状態を復号化する能力を増大するために、集積回路内のコマンドピンに複数の機能を提供する、請求項１７に記載のマルチステート検出器。
【請求項１９】
前記第１の差動入力バッファおよび前記第２の差動入力バッファが、
前記第１の基準電圧に結合されているゲートを有する第１のトランジスタと、
前記入力電圧に接続されるゲートと、該第１のトランジスタのソースに結合されているソースとを有する、第２のトランジスタと、
前記第２の基準電圧に結合されているゲートと、該第１の差動入力バッファと該第２の差動入力バッファとによって消費される電流を最小化するために、該２つの差動入力バッファが前記コモンノードを共有するように、該第２のトランジスタの該ソースに結合されているソースとを有する、第３のトランジスタと
を含む、請求項１７に記載のマルチステート検出器。
【請求項２０】
集積回路デバイスの動作中に複数の電圧を検出するための方法であって、該方法が、
第１の差動入力バッファにおいて、入力電圧と第１の基準電圧とを受け取るステップと、
第２の差動入力バッファにおいて、該入力電圧と第２の基準電圧とを受け取り、該入力電圧が該第１の基準電圧および該第２の基準電圧よりも低い電圧レベルにあるとき、第１の出力信号を提供するステップと、
該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の該電圧レベルにあるとき、該電圧レベルに対応する第２の出力信号を提供するステップと、
該入力電圧が、該第１の基準電圧および該第２の基準電圧よりも高い電圧レベルにあるとき、第３の出力信号を提供するステップと
を含む、方法。
【請求項２１】
集積回路においてコマンドピン要求を増やすことなく、前記ロー出力信号、前記中間レベル出力信号、および前記ハイ出力信号に対応する、少なくとも動作の８つの復号化される状態を提供するステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第２の差動入力バッファが、バックツーバックに配置され、かつ前記第１の差動入力バッファとコモンノードを共有するように構成されている、請求項２０に記載の方法。
【請求項２３】
集積回路デバイス内で複数の電圧レベルを検出するためのマルチステート検出器であって、該マルチステート検出器が、
第１の基準電圧および入力電圧を受け取るように構成されている第１の差動入力バッファと、
第２の基準電圧および該入力電圧を受け取るように構成されている第２の差動入力バッファであって、該第２の差動入力バッファが、該第１の差動入力バッファと第１のコモンノードを共有するように構成されている、第２の差動入力バッファと、
該入力電圧と該第１の基準電圧との比較に対応する出力信号を提供するように該第１の差動入力バッファに結合されている第１の電流ミラー回路と、
該入力電圧と該第２の基準電圧との比較に対応する出力信号を提供するように該第２差動入力バッファに結合されている第２の電流ミラー回路であって、該第１の電流ミラー回路と、第２の電流ミラー回路が第２のコモンノードを共有する、第２の電流ミラー回路と
を含む、マルチステート検出器。
【請求項２４】
前記マルチステート検出器が、前記入力電圧と、前記第１の基準電圧および前記第２の基準電圧とを比較し、かつ該入力電圧が該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、出力信号を提供し、該入力電圧が、該第１の基準電圧よりも低くおよび該第２の基準電圧よりも高いうちの少なくとも１つの電圧レベルを有するとき、別の出力信号を提供する、請求項２３に記載のマルチステート検出器。
【請求項２５】
入力バッファを有するメモリデバイスであって、該メモリデバイスは、集積回路内の複数の電圧レベルを検出するように構成されており、
該入力バッファは、
バックツーバックに配置され、かつコモンノードを共有して構成されている少なくとも１対の２つの差動入力であって、入力電圧および少なくとも２つの基準電圧を受け取るように構成されており、該少なくとも２の基準電圧は、第１の基準電圧および第２の基準電圧を含む、少なくとも１対の２つの差動入力
を備え、
該入力バッファは、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ、該入力電圧が該第１の基準電圧よりも低いとき、第１の出力信号を提供し、該入力電圧が該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、第２の出力信号を提供し、該入力電圧が該第２の基準電圧より高いとき、第３の出力信号を提供する、メモリデバイス。
【請求項２６】
前記入力バッファは、該入力電圧と該２つの基準電圧との比較に対応する３つの出力信号を提供するように構成されているスリーステート検出器を備え、該３つの出力信号は、中間レベル入力信号に対応する前記第２の出力信号、ロー入力信号に対応する前記第１の出力信号およびハイ入力信号に対応する前記第３の出力信号である、請求項２５に記載のメモリデバイス。
【請求項２７】
前記入力バッファが、２つよりも多い基準電圧を受け取り、かつ前記入力電圧と該２つより多い基準電圧との比較に対応する３つよりも多い出力信号を生成するように構成されている、請求項２５に記載のメモリデバイス。
【請求項２８】
前記少なくとも２つの差動入力ペアが、
前記第１の基準電圧に結合されている制御端末を有する第１のトランジスタと、
前記入力電圧に結合されている制御端末および該第１のトランジスタの入力端末に結合されている出力端末を有する第２のトランジスタと、
前記第２の基準電圧に結合されている制御端末と、該２つの差動入力バッファが前記コモンノードを共有するように、該第２のトランジスタの入力端末に結合されている出力端末とを有する第３のトランジスタと
を含む、請求項２５に記載のメモリデバイス。
【請求項２９】
前記入力バッファが、前記入力電圧と前記２つの基準電圧との比較に対応する出力信号を提供するように、前記２つの差動入力ペアに結合されている２つの電流ミラー回路をさらに含む、請求項２８に記載の入力バッファ。
【請求項３０】
前記２つの電流ミラー回路が、
前記第２のトランジスタの出力端末に結合されている制御端末、および前記第１のトランジスタの出力端末に結合されている出力端末を有する第４のトランジスタと、
該第４のトランジスタの制御端末と該第２のトランジスタの出力端末とに結合されている制御端末を有する第５のトランジスタと、
該第２のトランジスタの出力端末に結合されているゲート、および前記第３のトランジスタの出力端末に結合されている制御端末を有する第６のトランジスタと
を含む、請求項２９に記載のメモリデバイス。
【請求項３１】
前記入力バッファが、前記第１のトランジスタの前記出力端末と前記第４のトランジスタの前記出力端末とに結合されている第１のインバータと、前記第３のトランジスタの前記出力端末と前記第６のトランジスタの前記出力端末とに結合されている第２のインバータとを有する１対のインバータをさらに含み、該１対のインバータが、前記ロー出力信号およびハイ出力信号に対応する出力信号を提供するように構成されている、請求項３０に記載のメモリデバイス。
【請求項３２】
前記入力バッファが、
前記第１のインバータの出力に結合されている入力を有する第３のインバータであって、該入力は、前記ロー出力信号に対応する、第３のインバータと、
前記第２のインバータの出力に結合されている入力を有する第４のインバータであって、前記ハイ出力信号に対応する出力を有する、第４のインバータと、
該第３のインバータの出力と該第４のインバータの出力とに結合されている入力を有する排他的ＯＲゲートと、
該排他的ＯＲゲートの出力に結合されている入力と、前記中間レベルの出力信号に対応する出力とを有する第５のインバータと
を含む、複数のロジックデバイスをさらに含む、請求項３１に記載のメモリデバイス。
【請求項３３】
集積回路の動作の中間レベルの電圧範囲を検出するための入力バッファ回路を有するメモリチップ回路であって、該メモリチップ回路が複数のコマンド入力を有し、該入力バッファ回路が、
供給電圧を受け取り、かつ、２つの基準電圧を生成するように構成されている基準ジェネレータであって、該２つの基準電圧が第１の基準電圧と第２の基準電圧とを表し、該第２の基準電圧が該第１の基準電圧より高い、基準ジェネレータと、
入力電圧と該２つの基準電圧とを受け取るように構成されているマルチステート検出器であって、より少ないコマンド入力端末が前記メモリチップ回路の動作のために必要となるように、該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ該入力電圧が該第１の基準電圧よりも低いとき、ローの入力信号に対応する第１の出力信号を提供し、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、中間レベルの入力信号に対応する第２の出力信号を提供し、該入力電圧が、該第２の基準電圧よりも高いとき、ハイの入力信号に対応する第３の出力信号を提供する、マルチステート検出器と
を含む、メモリチップ回路。
【請求項３４】
前記マルチステート検出器は、該入力電圧と該２つの基準電圧との比較に対応する３つの出力信号を提供するように構成されているスリーステート検出器を備え、該３つの出力信号は、中間レベル出力信号、該入力電圧が前記第１の基準電圧より低いときのロー出力信号および前記入力電圧が前記第２の基準電圧より高いときのハイ出力信号を含む、請求項３３に記載のメモリチップ回路。
【請求項３５】
前記基準ジェネレータが、前記２つの基準電圧よりも追加の基準電圧を生成するように構成されており、かつ前記マルチステート検出器が、前記入力電圧と該追加の基準電圧との比較に対応する、追加の出力信号を生成するように構成されている、請求項３４に記載のメモリチップ回路。
【請求項３６】
前記マルチステート検出器が、バックツーバックに配置され、かつコモンノードを共有するように構成されている２つの差動入力バッファを含む、請求項３３に記載のメモリチップ回路。
【請求項３７】
前記メモリチップ回路は、ＳＤＲＡＭデバイスを含む、請求項３３に記載のメモリチップ回路。
【請求項３８】
前記２つの入力バッファが、
前記第１の基準電圧に結合されている制御端末を有する第１のトランジスタと、
前記入力電圧に結合されている制御端末および該第１のトランジスタの入力端末に結合されているソースを有する第２のトランジスタと、
前記第２の基準電圧に結合されている制御端末と、該２つの差動入力バッファが前記コモンノードを共有するように、該第２のトランジスタの該入力端末に結合されている入力端末とを有する第３のトランジスタと
を含む、請求項３６に記載のメモリチップ回路。
【請求項３９】
前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタがｎチャネルトランジスタデバイスを含む、請求項３８に記載のメモリチップ回路。
【請求項４０】
前記マルチステート検出器が、前記入力電圧と前記２つの基準電圧との比較に対応する出力信号を提供するように、前記２つの差動入力バッファに結合されている２つの電流ミラー回路をさらに含む、請求項３８に記載のメモリチップ回路。
【請求項４１】
前記２つの電流ミラー回路が、
前記第２のトランジスタの出力端末に結合されているゲート、および前記第１のトランジスタの出力端末に結合されている制御端末を有する第４のトランジスタと、
該第４のトランジスタの該制御端末と該第２のトランジスタの該出力端末とに結合されている制御端末を有する第５のトランジスタと、
該第２のトランジスタの該出力端末に結合されている制御端末、および前記第３のトランジスタの出力端末に結合されている出力端末を有する第６のトランジスタと
を含む、請求項４０に記載のメモリチップ回路。
【請求項４２】
前記マルチステート検出器が、前記第１のトランジスタの前記出力端末と前記第４のトランジスタの前記ドレインとに結合されている第１のインバータと、前記第３のトランジスタの前記出力端末と前記第６のトランジスタの前記ドレインとに結合されている第２のインバータとを有する１対のインバータをさらに含み、該１対のインバータが、前記ロー出力信号およびハイ出力信号に対応する出力信号を提供するように構成されている、請求項４０に記載のメモリチップ回路。
【請求項４３】
前記マルチステート検出器が、
前記第１のインバータの出力端末に結合されている入力端末を有する第３のインバータであって、該入力は、前記ロー出力信号に対応する、第３のインバータと、
前記第２のインバータの出力端末に結合されている入力端末を有する第４のインバータであって、該第４のインバータが、前記ハイ出力信号に対応する出力端末を有する、第４のインバータと、
前記第３のインバータの出力と該第４のインバータの出力とに結合されている入力を有する排他的ＯＲゲートと、
該排他的ＯＲゲートの出力に結合されている入力と、前記中間レベル出力信号に対応する出力とを有する第５のインバータと
を含む複数のロジックデバイスをさらに含む、請求項４２に記載のメモリチップ回路。
【請求項４４】
コマンド入力を復号化するためのピンの数を減少させるように構成されているメモリデバイスであって、該マルチステート検出器が、集積回路デバイスの動作中に複数の入力電圧のレベルを識別するためのマルチステート検出器を有し、
第１の基準電圧と該入力電圧とを受け取るように構成されている第１の差動入力バッファと、
第２の基準電圧と該入力電圧とを受け取るように構成されている第２の差動入力バッファであって、該第２の差動入力バッファが、該第１の差動バッファと共にコモンノードを共有するように構成されている、第２の差動入力バッファと
を含み、
該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、出力信号を提供し、かつ該入力電圧が該第１の基準電圧よりも低くおよび該第２の基準電圧よりも高いうちの少なくとも１つの電圧レベルを有するとき、第２の出力信号を提供する、メモリデバイス。
【請求項４５】
前記マルチステート検出器が少なくとも動作の３つの状態を提供し、該動作の３つの状態が、前記集積回路内の状態を復号化する能力を増大するために、集積回路内のコマンドピンに複数の機能を提供する、請求項４４に記載のマルチステート検出器。
【請求項４６】
前記メモリデバイスは、供給電圧を受け取り、かつ、２つ基準電圧を生成するように構成されている内部基準ジェネレータを含み、該２つの基準電圧は、第１の基準電圧および第２の基準電圧を表し、該第２の基準電圧が該第１の基準電圧より高い、請求項４４に記載のメモリデバイス。
【請求項４７】
メモリデバイスにおいてコマンド入力信号を復号化するために複数の電圧レベルを検出するための方法であって、該方法が
第１の差動入力バッファにおいて、入力電圧と第１の基準電圧とを受け取るステップと、
第２の差動入力バッファにおいて、該入力電圧と第２の基準電圧とを受け取るステップと、
該入力電圧が該第１の基準電圧および該第２の基準電圧よりも低い電圧レベルにあるとき、第１の出力信号を提供するステップと、
該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の該電圧レベルにあるとき、該電圧レベルに対応する第２の出力信号を提供するステップと、
該入力電圧が、該第１の基準電圧および該第２の基準電圧よりも高い電圧レベルにあるとき、第３の出力信号を提供するステップと
を含む、方法。
【請求項４８】
前記入力電圧が前記第１の基準電圧および前記第２の基準電圧の電圧レベルよりも低いとき、ロー出力信号を提供するステップと、
前記入力電圧が前記第１の基準電圧および前記第２の基準電圧の電圧レベルよりも高いとき、ハイ出力信号を提供するステップと
をさらに包含する、請求項４７に記載の方法。
【請求項４９】
前記メモリデバイスにおいてコマンドピン要求を増やすことなく、前記ロー出力信号、前記中間レベル出力信号、および前記ハイ出力信号に対応する、少なくとも動作の８つの復号化される状態を提供するステップをさらに含む、請求項４７に記載の方法。
【請求項５０】
前記第２の差動入力バッファが、バックツーバックに配置され、かつ前記第１の差動入力バッファとコモンノードを共有するように構成されている、請求項４７に記載の方法。
【請求項５１】
ＳＤＲＡＭメモリデバイス内で複数の電圧レベルを検出するためのＳＤＲＡＭメモリデバイスであって、該マルチステート検出器が、
第１の基準電圧および入力電圧を受け取るように構成されている第１の差動入力バッファと、
第２の基準電圧および該入力電圧を受け取るように構成されている第２の差動入力バッファであって、該第２の差動入力バッファが、該第１の差動入力バッファと第１のコモンノードを共有するように構成されている、第２の差動入力バッファと、
該入力電圧と該第１の基準電圧との比較に対応する出力信号を提供するように該第１の差動入力バッファに結合されている第１の電流ミラー回路と、
該入力電圧と該第２の基準電圧との比較に対応する出力信号を提供するように該第２差動入力バッファに結合されている第２の電流ミラー回路であって、該第１の電流ミラー回路と、第２の電流ミラー回路が第２のコモンノードを共有する、第２の電流ミラー回路と
を含む、ＳＤＲＡＭメモリデバイス。
【請求項５２】
該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、出力信号を提供し、かつ該入力電圧が該第１の基準電圧よりも低くおよび該第２の基準電圧よりも高いうちの少なくとも１つの電圧レベルを有するとき、別の出力信号を提供する、請求項５１に記載のＳＤＲＡＭメモリデバイス。
【請求項５３】
複数のコマンド機能を検出するために複数のコマンド入力の使用を最適化するように構成されているメモリデバイスであって、該メモリデバイスが、
供給電圧を受け取り、かつ、２つ基準電圧を生成するように構成されている内部基準ジェネレータであって、該２つの基準電圧は、第１の基準電圧および第２の基準電圧を表し、該第２の基準電圧が該第１の基準電圧より高い、内部基準ジェネレータと、
入力電圧と該２つの基準電圧とを受け取るように構成されているマルチステート検出器であって、より少ないコマンド入力端末が前記メモリの動作のために必要となるように、該マルチステート検出器が、該入力電圧と該第１の基準電圧および該第２の基準電圧とを比較し、かつ該入力電圧が該第１の基準電圧よりも低いとき、ローの入力信号に対応する第１の出力信号を提供し、該入力電圧が、該第１の基準電圧と該第２の基準電圧との間の電圧レベルを有するとき、中間レベルの入力信号に対応する第２の出力信号を提供し、該入力電圧が、該第２の基準電圧よりも高いとき、ハイの入力信号に対応する第３の出力信号を提供する、マルチステート検出器と
を備えた、メモリデバイス。