【手続補正書】
【提出日】平成17年5月31日(2005.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  制御ゲート、浮遊ゲート、ｐ型及びｎ型の一方である第１の導電型を有するチャンネルウェル、及び上記チャンネルウェル内にあって上記第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域を備え、上記制御ゲートが第１のプログラム／消去電位にある第１のノードに結合され、上記チャンネルウェルが第２のプログラム／消去電位にある第２のノードに結合されている浮遊ゲートメモリセルにおいて、上記制御ゲートに第１の回復電位を回復させ、上記チャンネルウェルに第２の回復電位を回復させるための方法であって、
上記第１のノードと上記第２のノードとの間に電流通路を完成させるステップと、
上記第１のノードにおける電圧電位が第１のスイッチング電位とほぼ等しくなったときに第１の接地信号を生成するステップと、
上記第２のノードにおける電圧電位が第２のスイッチング電位とほぼ等しくなったときに第２の接地信号を生成するステップと、
上記第１の接地信号に応答して、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスするステップと、
上記第２の接地信号に応答して、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスするステップと、
を含むことを特徴とする方法。
【請求項２】  第１の導電型を有する半導体基板上にあって、ドレイン、ソース、浮遊ゲート、及び制御ゲートを含む浮遊ゲートセルのための動作させるための方法であって、上記基板は、上記基板とは異なる第２の導電型を有する絶縁ウエルと、上記絶縁ウエル内にあって上記第１の導電型を有するチャネルウエルと、上記チャネルウエル内にあって上記第２の導電型を有するセルのソース及びドレイン領域を含み、上記制御ゲートは、第１のノードに結合され、上記チャネルウエルは、第２のノードに接続されており、上記方法は、
第１のプログラム／消去電位を上記第１のノードに印加し、第２のプログラム／消去電位を上記第２のノードに印加し、第３のプログラム／消去電位を上記絶縁ウエルに印加し、そして第４のプログラム／消去電位を上記基板に印加することによって上記浮遊ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるステップを含み、上記第１及び第２のプログラム／消去電位は、上記制御ゲートと上記チャネルウエルとの間にトンネリング電流を誘起させるのに十分な電界を確立し、上記第３の電位は、上記チャネリングウエルと上記絶縁ウエルとの間の電流を阻止するように設定され、且つ上記第４の電位は、上記絶縁ウエルと上記基板との間の電流を阻止するように設定され、上記方法は、
上記第１のプログラム／消去電位を第１の回復電位間で回復させ、且つ上記第２のプログラム／消去電位を第２の回復電位まで回復させるステップを更に含み、上記上記第１のプログラム／消去電位及び上記第２のプログラム／消去電位を回復させるステップは：
上記第１のノードと上記第２のノードとの間に電流通路を完成するステップと；
上記第１のノードにおける上記電位が第２のスイッチング電位にほぼ等しくなったときに第１の接地信号を生成するステップと；
上記第２のノードにおける上記電位が第２のスイッチング電位とほぼ等しくなったときに第２の接地信号を生成するステップと；
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスするステップと；
上記第２の接地信号に応答して、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスするステップと；
を含むことを特徴とする方法。
【請求項３】  上記第１の導電型は、ｐ型であることを特徴とする請求項１または請求項２に記載の方法。
【請求項４】  上記第１のスイッチング電位は正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項５】  上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項３または請求項４に記載の方法。
【請求項６】  上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項７】  上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項６に記載の方法。
【請求項８】  上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項１または請求項２に記載の方法。
【請求項９】  上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項８に記載の方法。
【請求項１０】  上記第１のプログラム／消去電位は、正電圧であり、上記第２のプログラム／消去電位は、負電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項１１】  上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備えていることを特徴とする請求項１に従属する請求項１０に記載の方法。
【請求項１２】  上記基板は、接地電位及び正電源電位を供給する外部参照電源に結合されていることを特徴とする請求項２に従属する請求項１０に記載の方法。
【請求項１３】  上記電源電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項１１または請求項１２に記載の方法。
【請求項１４】  上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項１または請求項２に記載の方法。
【請求項１５】  上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備え、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項１に従属する請求項１４に記載の方法。
【請求項１６】  上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合され、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項２に従属する請求項１４に記載の方法。
【請求項１７】  上記第２のプログラム／消去電位はほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項１５または請求項１６に記載の方法。
【請求項１８】  上記供給電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項１５または請求項１６に記載の方法。
【請求項１９】  上記浮遊ゲートメモリセルは、第１の導電型を有する基板を有する集積回路上に三重ウェルトランジスタを含み、上記基板は第２の導電型を有する絶縁ウェルを含み、上記チャンネルウェルは上記絶縁ウェル内にあることを特徴とする請求項１または請求項３に記載の方法。
【請求項２０】  浮遊ゲートメモリセルの制御ゲート及びチャンネルウェルをそれぞれ第１の回復電位及び第２の回復電位まで回復させるための回復回路であって、上記浮遊ゲートメモリセルは、第１のプログラム／消去電位にある第１のノードに結合される上記制御ゲート、浮遊ゲート、ｐ型及びｎ型の一方である第１の導電型を有していて第２のプログラム／消去電位にある第２のノードに結合される上記チャンネルウェル、及び上記チャンネルウェル内にあって上記第１の導電型とは異なる第２の導電型を有するドレイン及びソース領域とを備え、上記回復回路は、
回復制御信号を供給する制御回路と、
上記回復制御信号に応答し、上記第１のノードと上記第２のノードとの間に電流通路を完成させる結合回路と、
上記回復制御信号に応答し、上記第１のノードにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を供給する第１の電圧検出器回路と、
上記回復制御信号に応答し、上記第２のノードにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を供給する第２の電圧検出器回路と、
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスする第１の電圧接地回路と、
上記第２の接地信号に応答し、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスする第２の電圧接地回路と、
を備えていることを特徴とする回復回路。
【請求項２１】  上記第１の導電型は、ｐ型であることを特徴とする請求項２０に記載の回復回路。
【請求項２２】  上記第１のスイッチング電位は、正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項２３】  上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項２２に記載の回復回路。
【請求項２４】  上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項２０に記載の方法。
【請求項２５】  上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項２４に記載の回復回路。
【請求項２６】  上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項２０に記載の回復回路。
【請求項２７】  上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項２６に記載の回復回路。
【請求項２８】  上記第１のプログラム／消去電位は、正電圧であり、上記第２のプログラム／消去電位は、負電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項２９】  上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備えていることを特徴とする請求項２８に記載の回復回路。
【請求項３０】  上記供給電位は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項２９に記載の回復回路。
【請求項３１】  上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項２０に記載の回復回路。
【請求項３２】  上記浮遊ゲートメモリセルは、接地電位及び正供給電位を供給する外部参照電源を更に備え、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項３１に記載の回復回路。
【請求項３３】  上記第２のプログラム／消去電位は、ほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は、−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項３２に記載の回復回路。
【請求項３４】  上記供給電圧は、５Ｖまたはそれ以下に指定されていることを特徴とする請求項３２に記載の回復回路。
【請求項３５】  ｎ型及びｐ型の一方である第１の導電型を有する領域を含む半導体基板内の浮遊ゲートメモリセルであって、
チャンネル領域上の浮遊ゲート構造と、
上記浮遊ゲート構造の上にあって第１のノードに結合されている制御ゲート構造と、
上記基板の領域内にあってｎ型及びｐ型の一方であるが上記第１の導電型とは異なる第２の導電型を有する第１のウェルと、
上記第１のウェル内にあって第２のノードに結合され、上記第１の導電型を有する第２のウェルと、
上記第２のウェル内にあって上記第２の導電型を有するドレインと、
上記第２のウェル内にあって上記第２の導電型を有し、上記ドレインから離間していて上記ドレインとの間に上記チャンネル領域を限定しているソースと、
第１のプログラム／消去電位を上記第１のノードに印加し、第２のプログラム／消去電位を上記第２のノードに印加し、第３のプログラム／消去電位を上記第１のウェルに印加し、そして第４のプログラム／消去電位を上記基板に印加することによって、上記浮遊ゲートから上記チャンネル領域内へ、及び上記チャンネル領域から上記浮遊ゲート内への電子のトンネリングを誘起させるプログラム／消去電圧ドライバ回路を備え、上記第１及び第２のプログラム／消去電位は、上記制御ゲートと上記チャンネルウェルとの間に上記トンネリング電流を誘起させるのに十分な電界を確立し、上記第３の電位は上記チャンネルウェルと上記第１のウェルとの間の電流を阻止するようにセットされ、そして上記第４の電位は上記第１のウェルと上記基板との間の電流を阻止するようにセットされており、
上記浮遊ゲートメモリセルは、上記制御ゲートに第１の回復電位を回復させ、上記第２のウェルに第２の回復電位を回復させる回復回路を更に備え、上記回復回路は、
上記プログラム／消去電圧ドライバに応答して回復制御信号を供給する制御回路と、
上記回復制御信号に応答して上記第１のノードと上記第２のノードとの間に電流通路を完成させる結合回路と、
上記回復制御信号に応答して上記第１のノードにおける電圧電位が第１のスイッチング電位にほぼ等しくなった時に第１の接地信号を供給する第１の電圧検出器回路と、
上記回復制御信号に応答して上記第２のノードにおける電圧電位が第２のスイッチング電位にほぼ等しくなった時に第２の接地信号を供給する第２の電圧検出器回路と、
上記第１の接地信号に応答し、上記第２のノードと第１の参照ノードとの間に電気通路を設けて上記第１の参照ノードを上記第２の回復電位にバイアスする第１の電圧接地回路と、
上記第２の接地信号に応答し、上記第１のノードと第２の参照ノードとの間に電気通路を設けて上記第２の参照ノードを上記第１の回復電位にバイアスする第２の電圧接地回路と、
を更に含んでいることを特徴とする浮遊ゲートメモリセル。
【請求項３６】  上記第１の導電型は、ｐ型であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項３７】  上記第１のスイッチング電位は、正電圧であり、上記第２のスイッチング電位は、負電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項３８】  上記第１のスイッチング電位は、ほぼ＋３Ｖであり、上記第２のスイッチング電位は、ほぼ−２Ｖであることを特徴とする請求項３７に記載の浮遊ゲートメモリセル。
【請求項３９】  上記第１のスイッチング電位は、負電圧であり、上記第２のスイッチング電位は、正電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４０】  上記第１のスイッチング電位は、ほぼ−２Ｖであり、上記第２のスイッチング電位は、ほぼ＋３Ｖであることを特徴とする請求項３９に記載の浮遊ゲートメモリセル。
【請求項４１】  上記第１の参照ノードは、接地電位にあるノードに結合されることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４２】  上記第１の参照ノードは、上記第２の参照ノードに結合されることを特徴とする請求項４１に記載の浮遊ゲートメモリセル。
【請求項４３】  上記第１のプログラム／消去電位は正電圧であり、上記第２のプログラム／消去電位は負電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４４】  上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合されることを特徴とする請求項４３に記載の浮遊ゲートメモリセル。
【請求項４５】  上記供給電位は、５Ｖまたはそれ以下に指定されていることを特徴とする請求項４４に記載の浮遊ゲートメモリセル。
【請求項４６】  上記第１のプログラム／消去電位は、負電圧であり、上記第２のプログラム／消去電位は、正電圧であることを特徴とする請求項３５に記載の浮遊ゲートメモリセル。
【請求項４７】  上記基板は、接地電位及び正供給電位を供給する外部参照電源に結合され、上記第２のプログラム／消去電位の大きさは、上記供給電位よりも高いことを特徴とする請求項４６に記載の浮遊ゲートメモリセル。
【請求項４８】  上記第２のプログラム／消去電位は、ほぼ供給電位から＋14Ｖまでの範囲内の大きさを有し、上記第１のプログラム／消去電位は、−４Ｖから−10Ｖまでの範囲内の大きさを有していることを特徴とする請求項４７に記載の浮遊ゲートメモリセル。
【請求項４９】  上記供給電圧は、５Ｖまたはそれ以下に特定されていることを特徴とする請求項４７に記載の浮遊ゲートメモリセル。