【手続補正書】
【提出日】平成18年8月29日(2006.8.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
発明の背景
本発明は、一般的にはクロック信号発生器に関するが、より詳細には、トリガ信号のアサートの後で正確に調整可能な遅延を伴う出力信号を生成するトリガされたクロック信号発生器に関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
入力禁止信号ＩＮＨＩＢＩＴのパルスを受信した後では、Ｎ分割カウンタ３２は、その次のクロック出力信号ＣＬＯＣＫ５のパルスを生成することを控える。プログラム可能な遅延回路３４は、各クロック信号ＣＬＯＣＫ５のパルスを遅延して、クロック信号ＣＬＯＣＫ２のパルスを生成する。遅延回路３４はクロック信号ＣＬＯＣＫ５を、１／８周期の間隔でクロック信号ＣＬＯＣＫ４の０から７／８にまで遅延するが、この遅延はアキュムレータ３６によって生成されたデータ（ＤＥＬＡＹ’）によって選択される。クロック信号ＣＬＯＣＫ２の各パルスの前縁において、アキュムレータ３６は遅延データＤＥＬＡＹ’を、０−７の範囲を有する、周波数データＦＲＥＱＵＥＮＣＹの他のフィールドである量Ｍだけインクリメントする。遅延データＤＥＬＡＹ’も、また、０−７の範囲を有する。プログラム可能な遅延回路３４は、それぞれのクロック信号ＣＬＯＣＫ２のパルスの後縁で遅延データＤＥＬＡＹ’をロードする。アキュムレータ３６の遅延データＤＥＬＡＹ’出力がオーバーフローしたときにはいつでも、アキュムレータは禁止信号ＩＮＨＩＢＩＴをアサートして、Ｎ分割カウンタ３２がその次のクロック出力信号ＣＬＯＣＫ５のパルスを生成しないようにする。トリガ信号ＴＲＩＧＧＥＲの前縁がアキュムレータ３６のデータ出力ＤＥＬＡＹ’をリセットして０にし、更に、プログラム可能な遅延回路３４をその最小の遅延に設定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図５は、Ｎが２でありＭが５である場合の図４ピリオド発生器の各信号間のタイミング関係を示したタイミング図である。連続するクロック信号ＣＬＯＣＫ４はクロック信号ＣＬＯＣＫ１の周波数と整合する周波数を有するが、プログラム可能な遅延回路３０へ入力された位相データＰＨＡＳＥによって制御される量（ＤＥＬＡＹ４）だけ遅延される。時間Ｔ０でトリガ信号ＴＲＩＧＧＥＲがアサートされた後で、Ｎ分割カウンタ３２はそのカウントをリセットしてＮ−１にし、次に発生するクロック信号ＣＬＯＣＫ４のパルス３９に応じて、第１のクロック信号ＣＬＯＣＫ５のパルス３８を時間Ｔ１で生成する。トリガ信号ＴＲＩＧＧＥＲの縁が遅延回路３４を０遅延に設定しているので、次のクロック信号ＣＬＯＣＫ２のパルス４０も時間Ｔ１で生成する。クロック信号ＣＬＯＣＫ２のパルス４０の前縁において、アキュムレータ３６は遅延データ値ＤＥＬＡＹ’を５にインクリメントし、そして、クロック信号ＣＬＯＣＫ２のパルス４０の後縁においては、プログラム可能な遅延回路３４が新たなデータ値ＤＡＴＡ１をロードする。第２のクロック信号ＣＬＯＣＫ２のパルス４１は、したがって、第２のクロック信号ＣＬＯＣＫ５のパルス４２から、クロック信号ＣＬＯＣＫ４のパルスの５／８サイクル分だけ遅れる。クロック信号ＣＬＯＣＫ２のパルス４１の前縁において、アキュムレータ３６はオーバーフローして禁止信号ＩＮＨＩＢＩＴをパルス化し、それによって、Ｎ分割カウンタ３２が次のクロック信号ＣＬＯＣＫ４のパルス４３をカウントすることを禁止する。データ値ＤＡＴＡ’が２の値をオーバーフローした状態では、遅延回路３４がクロック信号ＣＬＯＣＫ５の次のパルス４４をクロック信号ＣＬＯＣＫ４の２／８ピリオド分だけ遅延して、クロック信号ＣＬＯＣＫ２の次のパルス４５を生成する。クロック信号ＣＬＯＣＫ２のパルス４５の後縁はアキュムレータ３６に信号を送って、遅延データＤＥＬＡＹ’を７にインクリメントし、クロック信号ＣＬＯＣＫ２の次のパルス４６がクロック信号ＣＬＯＣＫ５の次のパルス４７に後続するクロック信号ＣＬＯＣＫ４の７／８のところに現れるようにする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
第１の他のトリガされたクロック信号発生器
図９は本発明の他の実施の形態に関するトリガされたクロック信号発生器８０を図示しているが、それは図２のトリガされたクロック信号発生器１０と同様に、入力されたトリガ信号ＴＲＩＧＧＥＲのアサートに引き続いて決められた遅延を伴って出力クロック信号ＣＬＯＣＫ３を生成するものである。しかし、クロック信号発生器８０においては、図２のトリガされたクロック信号発生器１０のピリオド発生器１２と位相調整器１４の各機能が合体されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図９に関して、基準クロック信号（ＣＬＯＣＫ１）とトリガ信号ＴＲＩＧＧＥＲはゲート回路８２に加えられる。トリガ信号ＴＲＩＧＧＥＲがローであるとき、ゲート回路８２はその出力信号（ＣＬＯＣＫ２）をローに保持する。トリガ信号ＴＲＩＧＧＥＲのアサートがゲート回路８２の使用の準備をして、その後の最初のクロック信号ＣＬＯＣＫ１のパルスの時にゲート回路８２がその入力クロック信号ＣＬＯＣＫ１をその出力クロック信号ＣＬＯＣＫ２として提供することを開始する。クロック信号ＣＬＯＣＫ２はタップ付き遅延ライン８４をドライブする。説明を簡略にするために、遅延ライン８４は、図９の例においては、３つの遅延ステージしか有さず４つの出力タップ信号Ａ−Ｄのみを生成するものとして図示されている。しかしながら、当該技術分野において通常の技量を有する者は遅延ライン８４がより多くの遅延ステージを有することやより多くのタップ信号を生成することができることを理解する。遅延ライン８４のそれぞれのステージはＰ１／（Ｎ）の遅延を有するが、ここでＰ１はクロック信号ＣＬＯＣＫ１とＣＬＯＣＫ２の周期であり、Ｎはタップ信号の数である。したがって、タップ信号Ａ−Ｄは均等に位相分散されている。タップ信号Ａ−Ｄはそれぞれマルチプレクサ８６の入力０乃至３に供給される。演算論理回路（ＡＬＵ）８８のデータ出力Ｔによって制御されたマルチプレクサ８６は、Ｔの値に基づいてそのクロック信号ＣＬＯＣＫ３出力としてタップ信号Ａ−Ｄのうちの一つを選択する。エンコーダ９２は、遅延ライン８４の出力タップ信号Ａ−Ｄを監視し、更に、次のタップデータ値ＮＥＸＴ＿ＴＡＰをＡＬＵ８８の入力Ｊに供給して、タップＡ−Ｄのうちのいずれが次にアサートされるのかを示す。遅延ライン８４がクロック信号ＣＬＯＣＫ２の一周期よりも少ない総遅延を有するので、たった一つのクロック信号ＣＬＯＣＫ２のパルスだけがいつも遅延ライン８４を通過する。エンコーダ９２はタップ信号Ａ−Ｄのカレントステートからどのタップ信号が次にアサートされるかを決定することができる。入力された周波数データ値ＦＲＥＱＵＥＮＣＹと位相データ値ＰＨＡＳＥはそれぞれＡＬＵ８８のＦ入力とＰ入力をドライブする。ＡＬＵ８８は、また、トリガ信号ＴＲＩＧＧＥＲとクロック信号ＣＬＯＣＫ３を受信する制御入力を有する。トリガ信号ＴＲＩＧＧＥＲがアサートされたとき、ＡＬＵ８８はＴを和Ｊ＋Ｐと同じになるように設定する。クロック信号ＣＬＯＣＫ３のパルスの後縁において、ＡＬＵ８８はＴをＦだけインクリメントする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
時点Ｔ０でのトリガ信号ＴＲＩＧＧＥＲのアサートと時点Ｔ２でのクロック信号ＣＬＯＣＫ３の最初のパルスの間の総遅延時間は、Ｐ２と遅延誤差（ＥＲＲＯＲ）である２つの成分を有する。Ｐ２はトリガ信号ＴＲＩＧＧＥＲの後に生じた最初のタップ信号パルスとクロック信号ＣＬＯＣＫ３の最初のパルスの間の遅延である。遅延Ｐ２は、Ｐ１／Ｎの感度でＡＬＵ８８へ入力される位相データＰＨＡＳＥによって制御されるが、ここでＮは遅延ライン１０８によって提供されるタップ信号の数であり、Ｐ１はクロック信号ＣＬＯＣＫ１の周期である。トリガ信号ＴＲＩＧＧＥＲと最初のクロック信号ＣＬＯＣＫ３のパルスの間の遅延がＰ２に等しいことが望ましい。しかし、実際の遅延はＰ２＋ＥＲＲＯＲであり、ここで誤差ＥＲＲＯＲはＴ０とＴ１の間の遅延時間である。したがって、Ｔ０とＴ１の間の誤差遅延ＥＲＲＯＲはトリガ信号ＴＲＩＧＧＥＲに対するクロック信号ＣＬＯＣＫ３の位相誤差である。この例において、遅延ライン８４がＮ＝４個のタップを有するとき、最大の位相誤差はクロック信号ＣＬＯＣＫ１の周期の１／４となる。遅延ライン８４のタップの数が増えた場合、最大位相誤差は減少する。例えば、遅延ライン８４が１６個のタップを有する場合、最大位相誤差はＰ１／１６となる。したがって、図９の装置８０へ入力される位相データＰＨＡＳＥがＴＲＩＧＧＥＲとＣＬＯＣＫ３の間の所望の遅延を選択できる感度は、遅延ライン８４のタップの数Ｎによって分割されるクロック信号ＣＬＯＣＫ１の周期と同じである。