(57)【要約】      （修正有）【課題】完全自己整合デュアルゲート金属酸化物半導体薄膜トランジスタの製造方法を提供する。【解決手段】ゲート領域の範囲を定める第１ゲート電極を基板の表面上に提供するステップ、第１ゲート誘電体層を提供するステップ、金属酸化物半導体層パターンを提供するステップ、第２ゲート誘電体層を提供するステップ、フォトレジスト層を提供するステップ、フォトレジスト層をパターニングするステップ、第２ゲート導電層をパターニングし、第２ゲート電極パターンを形成するステップ、および第２ゲート誘電体層をパターニングするステップを含む。フォトレジスト層をパターニングするステップは、裏面照射、表面照射およびフォトレジスト現像のステップを実行することを含み、裏面照射ステップは、第１ゲート電極をマスクとして使用することを含み、表面照射ステップは、ゲート領域の中のフォトレジスト層のエッジ部分のみを露出させるマスクを使用する。【選択図】図１
2017208532.tif 000002
【特許請求の範囲】
【請求項１】
完全自己整合デュアルゲート金属酸化物半導体薄膜トランジスタを製造するための方法であって、
ゲート領域の範囲を定める第１ゲート電極を基板の表面上に提供するステップと、
前記基板および前記第１ゲート電極の上に第１ゲート誘電体層を提供するステップと、
パターニングされた金属酸化物半導体層を前記第１ゲート誘電体層の上に提供するステップであって、前記パターニングされた金属酸化物半導体層が、前記ゲート領域の一部に部分的に重なりかつ前記ゲート領域の２つの対向するエッジを超えて延びる半導体領域の範囲を定めるステップと、
前記パターニングされた金属酸化物半導体層の上に第２ゲート誘電体層を提供するステップと、
第２ゲート導電層を提供するステップと、
フォトレジスト層を提供するステップと、
裏面照射ステップと、表面照射ステップと、フォトレジスト現像ステップと、を実行することによって前記フォトレジスト層をパターニングし、それによってパターニングされたフォトレジスト層を形成するステップであって、前記裏面照射ステップは、前記第１ゲート電極をマスクとして使用して、前記基板の裏面から前記フォトレジスト層を照射することを含み、および前記表面照射ステップは、前記ゲート領域の中の前記フォトレジスト層のエッジ部分のみを露出させるマスクを使用して、前記表面から前記フォトレジスト層を照射することを含む、ステップと、
前記第２ゲート導電層をパターニングし、それによってパターニングされた第２ゲート電極を形成するステップと、
前記第２ゲート誘電体層をパターニングし、それによってパターニングされた第２ゲート誘電体層を形成するステップと、を含み、
前記フォトレジスト層は、ポジティブフォトレジストを含み、前記第２ゲート導電層は、前記第２ゲート誘電体層の上に提供され、および前記フォトレジスト層は、前記第２ゲート導電層の上に提供され、または、
前記フォトレジスト層は、ネガティブフォトレジストを含み、前記フォトレジスト層は、前記第２ゲート誘電体層の上に提供され、および前記第２ゲート導電層は、前記フォトレジスト層をパターニングした後に前記フォトレジスト層の上に、かつ前記第２ゲート誘電体層の上に提供される方法。
【請求項２】
前記フォトレジスト層は、ポジティブフォトレジストを含み、前記第２ゲート導電層を提供するステップは、前記フォトレジスト層を提供するステップの前に行われ、前記第２ゲート導電層をパターニングするステップは、前記パターニングされたフォトレジスト層をマスクとして使用して前記第２ゲート導電層を局所的にエッチングすることを含み、前記第２ゲート誘電体層をパターニングするステップは、前記パターニングされたフォトレジスト層または前記第２ゲート電極をマスクとして使用して前記第２ゲート誘電体層を局所的にエッチングすることを含む請求項１に記載の方法。
【請求項３】
前記フォトレジスト層は、ネガティブフォトレジストを含み、前記第２ゲート導電層を提供するステップは、前記フォトレジスト層をパターニングするステップの後に行われ、前記第２ゲート導電層をパターニングするステップは、リフトオフプロセスを実行することを含み、前記第２ゲート誘電体層をパターニングするステップは、前記第２ゲート電極をマスクとして使用して前記第２ゲート誘電体層を局所的にエッチングすることを含む請求項１に記載の方法。
【請求項４】
前記エッジ部分は、前記半導体領域に重なっていない前記ゲート領域の一部の中に配置されている請求項１〜３のいずれかに記載の方法。
【請求項５】
前記パターニングされた金属酸化物半導体層の中にソース領域およびドレイン領域を提供するステップを更に含み、前記ソース領域および前記ドレイン領域は、前記第２ゲート電極に自己整合する請求項１〜４のいずれかに記載の方法。
【請求項６】
前記ソース領域および前記ドレイン領域を提供するステップは、水素でドープすることを含む請求項５に記載の方法。
【請求項７】
前記ソース領域および前記ドレイン領域を提供するステップは、ドーパントの注入またはプラズマ処理または前記金属酸化物半導体材料の還元を含む請求項５に記載の方法。
【請求項８】
誘電体層を堆積させるステップと、
前記誘電体層を通り、同時に前記ソース領域と、前記ドレイン領域と、前記第２ゲート電極と、前記第１ゲート電極とに向かうビアを形成するステップと、
を更に含む請求項５〜７のいずれかに記載の方法。
【請求項９】
前記誘電体層を堆積させるステップは、シリコン窒化物層を堆積させるステップを含み、前記シリコン窒化物層を堆積させるステップは、水素を前記金属酸化物半導体層の中に導入し、それによって水素で前記金属酸化物半導体層をドープし、前記ソース領域および前記ドレイン領域を形成する請求項８に記載の方法。
【請求項１０】
前記シリコン窒化物層を堆積させるステップは、プラズマ増殖型化学気相堆積の手段によって前記シリコン窒化物層を堆積させることを含む請求項９に記載の方法。
【請求項１１】
導電層を堆積させてパターニングし、それによってソースコンタクトと、ドレインコンタクトと、第１ゲートコンタクトと、第２ゲートコンタクトと、を同時に形成することを更に含む請求項５〜１０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アモルファス金属酸化物半導体薄膜トランジスタを製造するための方法に関する。特に、本開示は、完全自己整合デュアルゲート薄膜トランジスタを製造するための方法に関する。
【背景技術】
【０００２】
近年、アモルファス金属酸化物半導体、例えばアモルファスのインジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）が、薄膜トランジスタ（ＴＦＴ）用途のための材料として大きな関心を集めている。これらの材料は、例えばアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）およびアクティブマトリクス有機発光ダイオードディスプレイ（ＡＭＯＬＥＤ）に関連して、アモルファスシリコン（ａ−Ｓｉ：Ｈ）および低温多結晶シリコン（ＬＴＰＳ）ＴＦＴの代替物として研究されている。
【０００３】
ＴＦＴに基づく電子システムの性能を向上させるためには、高速動作が必要である。速度性能を向上させるための一般的な解決策は、高移動度材料を使用することおよびトランジスタチャネル長（Ｌ）を減少させることである。性能向上を達成するための別の解決策は、デュアルゲート（ＤＧ）トランジスタ構造を使用することである。ＴＦＴ構造に関しては、自己整合（ＳＡ）ゲート−ソース／ドレインＴＦＴ構造は、ゲートがソースおよびドレインに自己整合するものであるが、バック・チャネル・エッチ（ＢＣＥ）およびエッチ・ストップ・レイヤ（ＥＳＬ）構造とは対照的に、ゲート−ソース／ドレインオーバーラップ容量はゼロであり、かつＥＳＬ構造に比べてフットプリントが小さい。デュアルゲート（ＤＧ）機能を有するａ−ＩＧＺＯ・ＴＦＴ回路では、チャネルのより良好な制御が達成され、その結果、より高い移動度、より高いＯＮ電流（ＩON）、より小さなサブスレッショルド勾配（ＳＳ−１）および０ボルトに近いターンオン電圧（ＶON）などの特性の向上をもたらすことが報告されている。
【０００４】
完全自己整合デュアルゲートａ−ＩＧＺＯ・ＴＦＴを製造するための方法は、Xin Heらによって、“Implementation of Fully Self-Aligned Homojunction Double-Gate a-IGZO TFTs”, IEEE Electron Device Letters, Vol. 35, No. 9. September 2014, pp 927-929の中で開示されている。完全自己整合デュアルゲートＴＦＴでは、トップゲートおよびボトムゲートは互いに自己整合し、ソースおよびドレインはゲートに対して自己整合する。Xin Heらによって説明された方法によると、ボトムゲートとトップゲートとの間の自己整合は、裏面照射を用いたフォトリソグラフィステップによって実現され、ソース／ドレイン領域と２つのゲートとの間の自己整合は、アルゴンプラズマ処理および水素ドープによって得られる。この方法には、６つのフォトリソグラフィ（ＰＬ）ステップ、すなわち、フォトレジスト層を設けるステップと、フォトレジスト層を照射するステップと、照射されたレジストを現像するステップと、を含む６つのステップが必要である。第１ステップでは、第１ゲート金属層（ボトムゲートまたはバックゲート金属層）は、ガラス基板上に堆積され、およびバックゲート電極を形成するためにウェットエッチングによってパターニングされる（ＰＬ＃１）。次に、第１ゲート誘電体層が堆積され、続いてＤＣスパッタリングによってａ−ＩＧＺＯ層が堆積される。次に、ａ−ＩＧＺＯ層は、ウェットエッチングを使用してパターニングされる（ＰＬ＃２）。その後、第２ゲート誘電体層が堆積される。続いて、表面にネガティブフォトレジスト層が設けられ、次に、トップゲートパターンを形成するために、ウエハは裏側から照射される（ＰＬ＃３）。このようにして、トップゲートパターンは、裏面照射中の現場（in-situ）マスクとして機能するバックゲート電極によって形成される。レジストの現像後、第２ゲート層（トップゲート層）が堆積されおよびリフトオフされてトップゲート電極を形成する。トップゲートをエッチングマスクとして使用して、ドライエッチングを使用し、第２ゲート誘電体層をパターニングする。次に、ソース／ドレイン領域上の露出したａ−ＩＧＺＯ層は、Ａｒプラズマによって処理されて、導電性を高める。その後、ＳｉＮｘ層が堆積され、ｎ＋・ａ−ＩＧＺＯソース／ドレイン領域が更に形成されるが、この領域はトップゲート電極に対して自己整合されている。これに続いて、ソース領域およびドレイン領域用のビアホールを開けるステップ（ＰＬ＃４）およびソース／ドレイン電極をパターニングするステップ（ＰＬ＃５）がある。最後に、バックゲートコンタクトホールが開けられる（ＰＬ＃６）。
【発明の概要】
【０００５】
本開示の目的は、公知の方法に比べてプロセスステップの数が少ない完全自己整合デュアルゲート薄膜トランジスタを製造するための方法を提供することである。特に、本開示の目的は、公知の方法に比べてフォトリソグラフィステップの数が少ない完全自己整合デュアルゲートアモルファス金属酸化物半導体薄膜トランジスタを製造するための方法を提供することである。
【０００６】
上記の目的は、本開示に係る方法によって達成される。
【０００７】
本開示は、完全自己整合デュアルゲート金属酸化物半導体薄膜トランジスタを製造するための方法に関する。この方法は、ゲート領域の範囲を定める第１ゲート電極を基板の表面上に提供するステップと、基板および第１ゲート電極の上に第１ゲート誘電体層を提供するステップと、パターニングされた金属酸化物半導体層を第１ゲート誘電体層の上に提供するステップであって、パターニングされた金属酸化物半導体層が、ゲート領域の一部に部分的に重なりかつゲート領域の２つの対向するエッジを超えて延びる半導体領域の範囲を定めるステップと、パターニングされた金属酸化物半導体層の上に第２ゲート誘電体層を提供するステップと、第２ゲート導電層を提供するステップと、フォトレジスト層を提供するステップと、フォトレジスト層をパターニングし、それによってパターニングされたフォトレジスト層を形成するステップと、第２ゲート導電層をパターニングし、それによってパターニングされた第２ゲート電極を形成するステップと、第２ゲート誘電体層をパターニングし、それによってパターニングされた第２ゲート誘電体層を形成するステップと、を含む。本開示の具体例に係る方法では、フォトレジスト層をパターニングするステップは、裏面照射ステップ、表面照射ステップおよびフォトレジスト現像ステップを実行することを含み、裏面照射ステップは、第１ゲート電極をマスクとして使用して、基板の裏面からフォトレジスト層を照射することを含み、表面照射ステップは、ゲート領域の中のフォトレジスト層のエッジ部分のみを露出させるマスクを使用して、表面からフォトレジスト層を照射することを含む。
【０００８】
本開示の方法の具体例では、第２ゲート導電層を提供するステップは、フォトレジスト層を提供するステップの前に行われてもよい。このような具体例では、ポジティブフォトレジスト層が使用される。そして第２ゲート導電層をパターニングするステップは、パターニングされたフォトレジスト層をマスクとして使用して第２ゲート導電層を局所的にエッチングすることを含み、および第２ゲート誘電体層をパターニングするステップは、パターニングされたフォトレジスト層または第２ゲート電極をマスクとして使用して第２ゲート誘電体層を局所的にエッチングすることを含む。
【０００９】
本開示の方法の他の具体例では、第２ゲート導電層を提供するステップは、フォトレジスト層をパターニングするステップの後に行われてもよい。このような具体例では、ネガティブフォトレジスト層が使用される。第２ゲート導電層をパターニングするステップは、リフトオフプロセスを実行することを含み、第２ゲート誘電体層をパターニングするステップは、第２ゲート電極をマスクとして使用して第２ゲート誘電体層を局所的にエッチングすることを含む。
【００１０】
本開示の具体例では、エッジ部分は、半導体領域に重なっていないゲート領域の一部の中に配置されることが好ましい。本開示の具体例では、第１ゲートは、例えば、狭い部分およびより広い部分を含んでもよく、エッジ部分は、より広い部分の一部に対応するエリアの中に配置されてもよい。このような具体例では、エッジ部分は、ボトムゲートのより広い部分の一部にのみ重なる。
【００１１】
本開示の具体例に係る方法は、パターニングされた金属酸化物半導体層の中にソース領域およびドレイン領域を提供するステップを更に含み、ソース領域およびドレイン領域は、第２ゲート電極に自己整合する。ソース領域およびドレイン領域を提供するステップのプロセスでは、第２ゲート電極は、マスクとして使用されてもよい。
【００１２】
ソース領域およびドレイン領域を提供するステップは、水素でドープすることを含む。ソース領域およびドレイン領域を提供するステップは、例えば、ドーパントの注入またはプラズマ処理または金属酸化物半導体材料の還元を含んでもよい。ソース領域およびドレイン領域を提供するための異なる方法が組み合わされ、例えば連続して実行されてもよい。本開示の具体例では、ソース領域およびドレイン領域を形成するステップは、水素ドープ、ドーパントの注入、プラズマ処理および／または金属酸化物半導体材料の還元の組合せを含んでもよい。
【００１３】
本開示の具体例に係る方法は、誘電体層を堆積させるステップと、誘電体層を通り、同時にソース領域、ドレイン領域、第２ゲート電極および第１ゲート電極に向かうビアを形成するステップと、を更に含んでもよい。
【００１４】
本開示に係る方法の具体例では、誘電体層を堆積させるステップは、シリコン窒化物層を堆積させるステップを更に含んでもよい。このような具体例では、シリコン窒化物層を堆積させるステップは、水素を金属酸化物半導体層の中に導入し、それによって水素で金属酸化物半導体層をドープし、ソース領域およびドレイン領域を形成してもよい。シリコン窒化物層を堆積させるステップは、好適には、プラズマ増殖型化学気相堆積の手段によってシリコン窒化物層を堆積させることを含む。
【００１５】
本開示の具体例に係る方法は、導電層を堆積させてパターニングし、それによってソースコンタクトと、ドレインコンタクトと、第１ゲートコンタクトと、第２ゲートコンタクトと、を同時に形成することを更に含んでもよい。
【００１６】
本開示の具体例に係る方法の利点は、公知の方法と比較して、少ないプロセスステップの数で、特に少ないフォトリソグラフィステップの数で、完全自己整合デュアルゲート薄膜トランジスタの製造を可能にすることである。これは、完全自己整合デュアルゲート薄膜トランジスタの製造コストの削減をもたらし得る点で有利である。これは、公知の方法に比べて、方法の複雑さを減少させ得る点で有利である。
【００１７】
本開示の特定の好適な具体例は、添付の独立請求項および従属請求項の中に記載されている。従属請求項の特徴は、請求項に明示的に記載されているものだけでなく、独立請求項の特徴および他の従属請求項の特徴と適宜組み合わされてもよい。
【００１８】
本開示の上記およびその他の特性、特徴および利点は、本開示の原理を例示の目的で示している添付の図面と併せて、以下の詳細な説明から明らかになるであろう。この説明は、単なる例示の目的で与えられるものであり、本開示の範囲を限定するものではない。以下で付される参照数字は、添付図面を参照する。
【図面の簡単な説明】
【００１９】
【図１】本開示の方法の具体例に係るプロセスフローの例を概略的に示している。
【図２】本開示の方法の具体例に係るプロセスフローの例を概略的に示している。
【図３】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図４】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図５】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図６】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図７】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図８】本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の例のプロセスステップを概略的に示している。構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。
【図９】本開示の方法に係る完全自己整合デュアルゲート薄膜トランジスタを製造するためのプロセスフローの例を概略的に示している。
【図１０】本開示の具体例によって製造された完全自己整合デュアルゲート薄膜トランジスタについて測定されたＩDS対ＶGSの変換特性（丸）を示している。参考として、バックゲートのみを備えたデバイス（三角形）およびトップゲートのみを備えたデバイス（四角形）のデバイスについての同様の特性が示されている。
【図１１】本開示の具体例によって製造された完全自己整合デュアルゲート薄膜トランジスタについて測定されたＩDS対ＶDSの出力特性（丸）を示している。参考として、バックゲートのみを備えたデバイス（三角形）およびトップゲートのみを備えたデバイス（四角形）のデバイスについての同様の特性が示されている。
【発明を実施するための形態】
【００２０】
異なる図の中で、同一の参照符号は、同一のまたは類似の要素を指す。
【００２１】
本開示は、特定の具体例に関して、および特定の図面を参照して説明されるが、本開示はそれに限定されず、特許請求の範囲によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的なものではない。図面の中では、いくつかの要素のサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法および相対的な寸法は、本開示の実施の実際の縮図に一致していない。
【００２２】
さらに、明細書および特許請求の範囲の中の上（top）、下（bottom）、上（over）、下（under）などの用語は、説明目的で使用されるものであり、必ずしも相対的な位置を説明するために使用されるものではない。理解されるべきであるが、そのように使用される用語は、適切な状況下で交換可能であり、ここに記載された開示の具体例は、ここに記載または図示されている方向以外の方向でも動作することができる。
【００２３】
特許請求の範囲において使用される「含む（comprising）」という用語は、その後に列挙される手段に限定されるものとして解釈されるべきではなく、他の要素またはステップを排除するものではないことに注意すべきである。したがって、この用語は、記載された特徴、整数、工程または構成要素の存在を特定するものとして解釈されるが、１つまたは複数の他の特徴、整数、工程または構成要素、またはそれらの組の存在または追加を排除するものではない。
【００２４】
この明細書を通じて参照される「１つの具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関して記載された特定の長所、構造または特徴が、本開示の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所にある「１つの具体例で（in one embodiment）」または「ある具体例で（in an embodiment）」の語句の表現は、必ずしも同じ具体例を表すものではないが、表すものであっても構わない。さらに、特定の長所、構造または特徴は、この開示から当業者にとって明らかなように、１つ以上の具体例の中で適当な方法で組み合わされてもよい。
【００２５】
同様に理解されるべきであるが、本発明の例示の記載中において、能率的に開示し、様々な発明の形態の１つ以上の理解を助ける目的で、本開示の様々な特徴は、時には１つの具体例、図面、またはそれらの説明の中にまとめられている。しかしながら、この開示の方法は、請求項に記載された開示がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈されるべきではない。むしろ、以下の特許請求の範囲が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように、詳細な説明に続く特許請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この開示の別々の具体例としてそれ自身で成立する。
【００２６】
さらに、ここに記載されているいくつかの具体例は、他の具体例に含まれる以外のいくつかの特徴を含み、異なった具体例の長所の組合せは、本開示の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の特許請求の範囲では、請求項に記載されたすべての具体例は、どの組合せの中でも使用することができる。
【００２７】
ここで与えられる説明の中で、多くの特定の詳細が示される。しかしながら、本開示の具体例は、それらの特定の詳細がなくても実施され得ることが理解される。他の例では、公知の方法、構造および技術は、この説明の理解をわかりにくくしないために、詳細には示されていない。
【００２８】
以下の用語は、本開示の理解を助けるためにのみ提供される。
【００２９】
本開示の文脈において、「自己整合」は、デバイスの第１の要素または特徴が、プロセスを実行することによって、デバイスの第２の要素または特徴に整列することを意味するが、ここで第２の要素または特徴は、第１の要素または特徴を形成するためのマスクとして使用される。このように、デバイスの２つの要素または特徴の間の整列は、一方の要素または特徴を、他方の要素または特徴をパターニングするためのマスクとして使用することによって得られる。例えば、トランジスタの製造プロセスに関しては、金属ゲートは、トランジスタの「自己整合」ソースおよびドレイン領域を形成するためのマスクとして使用され得る。例えば、デュアルゲートトランジスタの製造プロセスに関しては、第１ゲートは、「自己整合」第２ゲートを形成するためのマスクとして使用され得る。
【００３０】
本開示の文脈において、「完全自己整合デュアルゲート薄膜トランジスタ（プロセス）」は、ゲートが互いに自己整合し、ソースおよびドレイン領域がゲートに自己整合しているデュアルゲート薄膜トランジスタおよび対応する製造プロセスを指す。特に、本開示の文脈において、ボトムゲートは、トップゲートを形成する（パターニングする）ためのマスクとして使用され、トップゲートは、薄膜トランジスタのソースおよびゲート領域を形成するためのマスクとして使用される。
【００３１】
ここで、本開示は、本開示のいくつかの具体例の詳細な説明によって説明される。本開示の他の具体例は、本開示の真の精神または技術的教示から逸脱することなく、当業者の知識によって構成できることは明らかであり、本開示は、添付の特許請求の範囲の用語によってのみ限定される。
【００３２】
図１は、本開示の方法の具体例に係るプロセスフローの例を概略的に示している。
【００３３】
図１のプロセスフローに示されている方法２００は、基板上に第１ゲート電極またはボトムゲート電極を提供する第１ステップ（図１、ステップ２０１）を含む。第１ゲート電極またはボトムゲート電極を提供するステップは、ボトムゲート金属層を堆積させること、およびフォトリソグラフィの手段によってボトムゲート金属層をパターニングすることによって、第１ゲート電極またはボトムゲート電極を形成することを含む。ボトムゲート電極は、ゲート領域の範囲を定める、すなわちゲート領域を形成する。
【００３４】
次のステップ（図１、ステップ２０２）では、第１ゲート誘電体層またはボトムゲート誘電体層が、基板および第１ゲート電極の上に、提供、例えば堆積される。次に、パターニングされたアモルファス金属酸化物半導体層が、第１ゲート誘電体層の上に提供される（図１、ステップ２０３）。パターニングされたアモルファス金属酸化物半導体層を提供するステップは、アモルファス金属酸化物半導体層を堆積させること、およびフォトリソグラフィおよびドライエッチングまたはウェットエッチングの手段によってこの層をパターニングすることを含む。パターニングされた金属酸化物半導体層は、半導体領域の範囲を定める、すなわち半導体領域を形成する。
【００３５】
次に、ステップ２０４（図１）では、第２ゲート誘電体層またはトップゲート誘電体層が、金属酸化物半導体層の上に提供され、その後、ステップ２０５（図１）において、第２ゲート導電層またはトップゲート導電層が、第２ゲート誘電体層の上に提供される。
【００３６】
トップゲート導電層の堆積の後、第２ゲート導電層の上にポジティブフォトレジスト層が提供され（図１、ステップ２０６）、このフォトレジスト層がパターニングされる（図１、ステップ２０７）。フォトレジスト層をパターニングするステップは、裏面照射ステップ（図１、ステップ２０７ａ）と、表面照射ステップ（図１、ステップ２０７ｂ）と、フォトレジスト現像ステップ（図１、ステップ２０７ｃ）とを実行し、それによってパターニングされたフォトレジスト層を形成することによって行われる。裏面照射ステップは、第１ゲート電極をマスクとして使用して、基板の裏面からフォトレジスト層を照射することを含む。第１ゲート電極またはボトムゲート電極をマスクとして使用することの利点は、ボトムゲート電極と完全に整合した第２ゲート電極またはトップゲート電極を形成することができることである。表面照射ステップは、ゲート領域の中のフォトレジスト層のエッジ部分のみを露出させるマスクを使用して、基板の表面からフォトレジスト層を照射するステップを含み、このエッジ部分は、半導体領域に重ならない。裏面照射が最初に行われ、その後に表面照射が行われてもよく、またはその逆、最初に表面照射が行われ、その後に裏面照射が行われてもよい。
【００３７】
次に、パターニングされたフォトレジスト層をマスクとして使用して第２ゲート導電層を局所的にエッチングすることによって、トップゲート導電層または第２ゲート導電層がパターニングされ（図１、ステップ２０８）、それによって第２ゲート電極を形成する。さらに、パターニングされたフォトレジスト層または第２ゲート電極をマスクとして使用して第２ゲート誘電体層を局所的にエッチングすることによって、トップゲート誘電体層または第２ゲート誘電体層がパターニングされる（図１、ステップ２０９）。
【００３８】
図２は、本開示の方法の別の具体例に係るプロセスフローの例を概略的に示している。
【００３９】
図２のプロセスフローに示されている方法３００は、基板上に第１ゲート電極またはボトムゲート電極を提供する第１ステップ（図２、ステップ３０１）を含む。第１ゲート電極またはボトムゲート電極を提供するステップは、ボトムゲート金属層を堆積させること、およびフォトリソグラフィの手段によってボトムゲート金属層をパターニングすることによって、第１ゲート電極またはボトムゲート電極を形成することを含む。ボトムゲート電極は、ゲート領域の範囲を定める、すなわちゲート領域を形成する。
【００４０】
次のステップ（図２、ステップ３０２）では、第１ゲート誘電体層またはボトムゲート誘電体層が、基板および第１ゲート電極の上に、提供、例えば堆積される。次に、パターニングされたアモルファス金属酸化物半導体層が、第１ゲート誘電体層の上に提供される（図２、ステップ３０３）。パターニングされたアモルファス金属酸化物半導体層を提供するステップは、アモルファス金属酸化物半導体層を堆積させること、およびフォトリソグラフィおよびドライまたはウェットエッチングの手段によってこの層をパターニングすることを含む。パターニングされた金属酸化物半導体層は、半導体領域の範囲を定める、すなわち半導体領域を形成する。
【００４１】
次に、ステップ３０４（図２）では、第２ゲート誘電体層またはトップゲート誘電体層が、金属酸化物半導体層の上に提供される。
【００４２】
その後、ネガティブフォトレジスト層が提供され（図２、ステップ３０６）、このフォトレジスト層がパターニングされる（図２、ステップ３０７）。フォトレジスト層をパターニングするステップは、裏面照射ステップ（図２、ステップ３０７ａ）と、表面照射ステップ（図２、ステップ３０７ｂ）と、フォトレジスト現像ステップ（図２、ステップ３０７ｃ）とを実行し、それによってパターニングされたフォトレジスト層を形成することによって行われる。裏面照射ステップは、第１ゲート電極をマスクとして使用して、基板の裏面からフォトレジスト層を照射することを含む。第１ゲート電極またはボトムゲート電極をマスクとして使用することの利点は、ボトムゲート電極と完全に整合した第２ゲート電極またはトップゲート電極を形成することができることである。表面照射ステップは、ゲート領域の中のフォトレジスト層のエッジ部分のみを露出させるマスクを使用して、基板の表面からフォトレジスト層を照射することを含み、このエッジ部分は、半導体領域に重ならない。裏面照射が最初に行われ、その後に表面照射が行われてもよく、またはその逆、最初に表面照射が行われ、その後に裏面照射が行われてもよい。
【００４３】
パターニングされたフォトレジスト層を形成した後、第２ゲート導電層またはトップゲート導電層が提供される（図２、ステップ３０５）。次に、リフトオフプロセスを実行することによって、トップゲート導電層または第２ゲート導電層がパターニングされ（図２、ステップ３０８）、それによって第２ゲート電極を形成する。さらに、第２ゲート電極をマスクとして使用して第２ゲート誘電体層を局所的にエッチングすることによって、トップゲート誘電体層または第２ゲート誘電体層がパターニングされる（図２、ステップ３０９）。
【００４４】
図３〜図８は、本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタ１００の製造方法の例を示している。これらの図では、製造された構造の概略的な上面図が左側に示され、線Ａ−Ａ’および線Ｂ−Ｂ’に沿った概略的な断面図がそれぞれ右側に示されている。図３〜図８では、上面図は、断面図の縮尺とは異なる縮尺で示されている。対応するプロセスフロー４００は、図９の中に概略的に示されている。
【００４５】
示されている例では、薄膜トランジスタは、例えばガラス基板または金属箔基板などの基板１０の上に形成される。しかしながら、本開示は、これらに限定されず、更に説明されるように、（基板を通した照射を用いて）トップゲート電極を形成するリソグラフィステップに使用される波長に対して実質的に透明であれば、他の基板が使用されてもよい。基板１０を提供（図９、ステップ４０１）した後、図３に概略的に示されているように、バッファ層および選択的にはバリア層が、基板１０の表面１０１上に堆積される（図９、ステップ４０２）。図３では、バッファ層およびバリア層は、１つの層１１として示されている。バリア層は、典型的には金属箔基板などのフレキシブル基板と組み合わせて使用されるが、ガラス基板などの他の基板と組み合わせて使用されてもよい。
【００４６】
本開示の具体例では、バリア層およびバッファ層は、誘電体層である。バリア層は、例えばシリコン窒化物層またはポリマー層であり、例えば１００ｎｍ〜３マイクロメートルの範囲内の厚さを有してもよいが、本開示はこれに限定されるものではない。バリア層は、基板からの望ましくない影響から、例えば基板から金属酸化物半導体層への例えば水素などの望ましくない元素の拡散から、デバイスを保護する。例えばバッファ層は、（例えば、ＰＥＣＶＤ（プラズマ増殖型化学気相堆積）によって堆積された）シリコン酸化物層または（例えば、ＡＬＤ（原子層堆積）によって堆積された）アルミニウム酸化物層であってもよい。バッファ層は、典型的には５０ｎｍ〜２００ｎｍの範囲内の厚さを有するが、本開示はこれに限定されるものではない。バッファ層は、例えば向上した滑らかさを提供するために、すなわち下地層（例えばバッファ層など）の表面より良好な滑らかさを有する面を提供するために、堆積されてもよい。複数のバリア層および／または複数のバッファ層を含む層スタックが使用されてもよい。
【００４７】
バリア層およびバッファ層１１を備える基板１０の上に、ボトムゲート（ＢＧ）金属層または第１ゲート金属層が堆積され、フォトリソグラフィの手段によってパターニングされて、第１ゲート電極またはボトムゲート電極１２を形成する（図９、ステップ４０３）。第１ゲート電極またはボトムゲート電極１２の位置に対応するエリアまたは領域、言い換えれば第１ゲート電極によって範囲を定められたエリアまたは領域は、更にゲート領域１２０（図３）と呼ばれる。ここで説明されるプロセスフロー４００の中では、ボトムゲートをパターニングするステップは、第１フォトリソグラフィ（ＰＬ）ステップ（ＰＬ＃１）であり、フォトレジスト層を提供すること、フォトレジスト層を照射すること、および照射されたレジストを現像することを含む。図３は、ボトムゲート電極１２が長方形の形状を有する例を示しており、その長方形の２つの対向面に比較的広い部分を備える。これは一例に過ぎず、本開示はこれに限定されるものではない。他のゲート電極の形状が使用されてもよい。
【００４８】
ボトムゲート金属層、すなわち第１ゲート電極またはボトムゲート電極１２を形成するための金属層は、例えばＴｉ、Ａｕ、Ｍｏ、ＭｏＣｒ、ＴｉＮ、Ｃｕ、Ｗ、ＡｌＳｉまたはＴｉＷを含んでもよいが、本開示はこれに限定されるものではない。その厚さは、例えば１０ｎｍ〜２マイクロメートルの範囲内であってもよいが、本開示はこれに限定されるものではない。その金属層は、例えばＰＶＤ（物理気相堆積）、ＰＥＣＶＤまたは蒸着によって堆積されてもよいが、本開示はこれに限定されるものではない。その金属層は、１つの層であってもよいし、または少なくとも２つの層を含む層スタックであってもよい。
【００４９】
次のステップでは、図４に示されているように、第１ゲート誘電体層またはボトムゲート誘電体層１３、例えばシリコン酸化物層、アルミニウム酸化物層またはハフニウム酸化物層などが、例えばＰＥＣＶＤ、ＰＶＤ、ＡＬＤまたは液相処理によって、堆積される（図９、ステップ４０４）。ボトムゲート誘電体層１３の厚さは、典型的には２５ｎｍ〜５００ｎｍの範囲内であるが、本開示はこれに限定されるものではない。ボトムゲート誘電体層１３の上に、例えばアモルファスＩＧＺＯ層などのアモルファス金属酸化物半導体層が、例えばＰＶＤ（例えばＤＣスパッタリングまたは蒸着など）、ＰＥＣＶＤ、ＡＬＤまたは液相処理などによって、堆積される（図９、ステップ４０５）。次に、フォトリソグラフィおよびウェットエッチングまたはドライエッチングによって、アモルファス金属酸化物半導体層がパターニングされ（図９、ステップ４０５）、それによってパターニングされた金属酸化物半導体層１４を形成し、図４に概略的に示されているような構造になる。パターニングされた金属酸化物半導体層１４の位置に対応するエリアまたは領域、言い換えればパターニングされた金属酸化物半導体層１４によって範囲を定められたエリアまたは領域は、更に半導体領域１４０（図４）と呼ばれる。半導体領域１４０は、ゲート領域（１２０）の一部に部分的に重なり、かつゲート領域（１２０）の２つの対向するエッジを超えて延びている。ここで説明されるプロセスフロー４００の中では、この金属酸化物半導体層をパターニングするステップは、第２フォトリソグラフィ（ＰＬ）ステップ（ＰＬ＃２）であり、フォトレジスト層を提供すること、フォトレジスト層を照射すること、および照射されたレジストを現像することを含む。
【００５０】
本開示の具体例では、アモルファス金属酸化物半導体層１４は、例えば、ガリウム・インジウム・亜鉛・酸化物（ＧＩＺＯまたはＩＧＺＯ）、または他の金属酸化物ベースの半導体、例えば、ＺｎＯ、ＺｎＳｎＯ、ＩｎＯ、ＩｎＺｎＯ、ＩｎＺｎＳｎＯ、ＬａＩｎＺｎＯ、ＧａＩｎＯ、ＨｆＩｎＺｎＯ、ＭｇＺｎＯ、ＬａＩｎＺｎＯ、ＴｉＯ、ＴｉＩｎＳｎＯ、ＴｉＩｎＺｎＯ、ＳｃＩｎＺｎＯ、ＳｉＩｎＺｎＯおよびＺｒＩｎＺｎＯ、ＺｒＺｎＳｎＯ（化学量論の表示なし）の組成から成る半導体を含んでもよい。しかし、本開示はこれに限定されず、一態様の中の方法は、当業者に知られている他の適切な金属酸化物半導体と共に使用することができる。これらの半導体層は、多数の方法によって、例えば、スパッタリング、熱蒸着、パルスレーザ堆積、および前駆体溶液のスピンキャスティング、インクジェット印刷またはドロップキャスティングなどによって提供されることができる。本開示の具体例では、金属酸化物半導体層は、５ｎｍ〜１００ｎｍ、例えば１０ｎｍ〜５０ｎｍの厚さを有してもよいが、本開示はこれに限定されるものではない。
【００５１】
次に、第２ゲート誘電体層またはトップゲート（ＴＧ）誘電体層１５、例えばシリコン酸化物層、アルミニウム酸化物層またはハフニウム酸化物層などが、例えばＰＥＣＶＤ、ＰＶＤ、ＡＬＤまたは液相処理によって、堆積される（図９、ステップ４０６）。第２ゲート誘電体層１５の厚さは、典型的には２５ｎｍ〜５００ｎｍの範囲内であるが、本開示はこれに限定されるものではない。第２ゲート誘電体層１５の上に、薄膜トランジスタ１００の第２ゲート電極またはトップゲート電極を形成するための、第２ゲート導電層またはトップゲート導電層１６が堆積される（図９、ステップ４０７）。本開示の具体例では、トップゲート導電層１６は、導電層であり、トップゲート導電層１６をパターニングして（後述のように）第２ゲート電極またはトップゲート電極を形成するためのリソグラフィステップの中で使用される波長に対して実質的に透明である。トップゲート導電層１６を形成するために使用され得る材料の例は、ＩＴＯ（インジウム錫酸化物）、ＡＺＯ（アルミニウムドープ亜鉛酸化物）およびＴｉＮであるが、本開示はこれに限定されるものではない。トップゲート導電層１６の厚さは、後続のフォトリソグラフィステップの中で使用される光の波長に対して層が十分に透明であるように選択される。例えば、ＩＴＯ層１６については、厚さは１０ｎｍ〜１００ｎｍの範囲内であってもよい。例えば、ＴｉＮ層１６については、厚さは５０ｎｍ以下であることが好ましい。図９に例として示されているプロセスフロー４００の中では、次に、トップゲート導電層１６の上に、ポジティブフォトレジスト層２１が提供される（図９、ステップ４０８）。これは、図５に概略的に示されている。
【００５２】
次に、図５に概略的に示されているように、ポジティブフォトレジスト層２１の２つの照射ステップを実行し、次に照射されたフォトレジスト層を現像し、それによってパターニングされたフォトレジスト層を形成するステップを実行することによって、フォトレジスト層２１がパターニングされる（図９、ステップ４０８）。このパターニングプロセスは、（例えば図１、ステップ２０７ａに示されているような）裏面照射ステップと、（例えば図１、ステップ２０７ｂに示されているような）表面照射ステップとを含む。図５に示されている構造は、基板１０の裏面１０２から（すなわち構造の基板側から、すなわち層スタックおよびフォトレジスト層２１が提供されている側の反対側から）、専用のマスクを全く使用せずに、照射される。この照射ステップの間、ボトムゲート電極１２は、照射に対してマスクの機能を有する。ボトムゲート電極１２をマスクとして使用することの利点は、ボトムゲート電極に完全に整合したトップゲート電極を形成できることである。図５に示されている線Ｂ−Ｂ’に沿った断面図の中に示されているように、現在の同じフォトレジスト層２１を用いて、構造は、マスク２２を使用して、表面１０１から照射される。このマスク２２は、マスクを通した照射の間、ゲート領域１２０に対応する領域の中で、エッジ部分のみが露光されるように設計されている。図の中に示されている例では、エッジ部分１６２は、ゲート領域１２０内で、ボトムゲートのより広い部分の一部にのみ重なるように配置されるように選択される。エッジ部分１６２と半導体領域１４０との間には重なりはない。すなわち、エッジ部分１６２は、金属酸化物半導体層１４が存在するエリアとは異なるエリアの中にのみ存在する。本開示の具体例では、まず裏面照射が行われ、その後に表面照射が行われてもよく、またはその逆、まず表面照射が行われ、その後に裏面照射が行われてもよい。両照射ステップを実行した後、フォトレジスト層２１は現像されて、パターニングされたフォトレジスト層を形成する。次に、残っているパターニングされたフォトレジスト層をエッチングマスクとして使用するドライエッチングまたはウェットエッチングによって、トップゲート導電層または第２ゲート導電層１６と、トップゲート誘電体層または第２ゲート誘電体層１５とがパターニングされる（図９、ステップ４０９）。ここで説明されるプロセスフロー４００の中では、このトップゲート導電層およびトップゲート誘電体層をパターニングするステップは、第３フォトリソグラフィ（ＰＬ）ステップ（ＰＬ＃３）であり、フォトレジスト層を提供すること、フォトレジスト層を照射すること、および照射されたレジストを現像することを含む。
【００５３】
その結果得られた構造は、パターニングされたトップゲート誘電体層１５１およびトップゲート電極または第２ゲート電極１６１（パターニングされたトップゲート導電層１６）を示すが、これは図６に概略的に図示されている。この構造の中では、トップゲート電極１６１は、ボトムゲート電極１２に重なっていないエッジ部分１６２を除いては、ボトムゲート電極１２と同一の形状を有する。
【００５４】
次に、図９のステップ４１０では、パターニングされた金属酸化物半導体層１４の中に、ソース領域およびドレイン領域が形成される。本開示の具体例では、ソース領域およびドレイン領域は、第２ゲート電極１６１に対して自己整合される。ソース領域およびドレイン領域を形成するステップは、第２ゲート電極をマスクとして使用して、例えば水素ドープすること、ドーパントの注入、プラズマ処理または金属酸化物半導体材料の還元を含んでもよい。更に説明されるように、本開示の有利な具体例では、ソース領域およびドレイン領域を形成するステップは、次のプロセスステップ４１１（図９）の実行と組み合わされてもよい。例えば、ソース領域およびドレイン領域を形成するステップは、次のプロセスステップ４１１（図９）の実行の結果であってもよい。
【００５５】
次のプロセスステップでは、図７に示されているように、誘電体層１７が堆積される（図９、ステップ４１１）。誘電体層１７は、例えばＳｉＮｘ層であってもよく、例えば５０ｎｍ〜５００ｎｍの範囲内の厚さを有する。誘電体層１７は、例えばＰＥＣＶＤによって堆積されてもよい。本開示の具体例に係る方法では、誘電体層１７は、有利にはＳｉＮｘ層であってもよいが、それはなぜなら、このような層の堆積は、アモルファス金属酸化物半導体層１４の露出領域（すなわち、トップゲート電極１６１によって覆われていない領域）の水素ドープにつながり、それによってアモルファス金属酸化物半導体層１４の中にソース領域１４１およびドレイン領域１４２を形成するからである。これらの露出領域は、トップゲート電極１６１が存在しない領域に対応する。したがって、この手法は、トップゲート電極１６１に対して自己整合されたソース領域およびドレイン領域を形成する。本開示の具体例では、アモルファス金属酸化物半導体層１４の露出領域（すなわち、トップゲート電極１６１に覆われていない領域）をドープするために、他の方法、例えばＣａ、Ｔｉ、Ａｌの手段による、ドーパント（例えばＢ、Ｐ）の注入による、またはＡｒもしくはＮＦ３プラズマを用いた処理による、金属酸化物半導体材料の還元などが使用されてもよい。異なる方法の組合せが使用されてもよい。本開示の具体例では、トップゲート電極１６１は、ドープステップに関してマスクとして使用される。
【００５６】
プロセスフロー４００（図９）のステップ４１２では、ビア１８が、フォトリソグラフィおよびドライエッチングまたはウェットエッチングによって、誘電体層１７を通って、同時にソース領域１４１と、ドレイン領域１４２と、トップゲート電極１６１と、ボトムゲート電極１２と、に対するコンタクト開口のために、形成される。ここで説明されるプロセスフロー４００の中では、このビアを形成するステップは、第４フォトリソグラフィ（ＰＬ）ステップ（ＰＬ＃４）であり、フォトレジスト層を提供すること、フォトレジスト層を照射すること、および照射されたレジストを現像することを含む。本開示の具体例に係る方法の利点は、エッジ部分１６２に対応するエリアの中で、トップゲート電極１６１とボトムゲート電極１２との間に重なりがないことである。図７に示されているように、このことは、開口部またはビアを、ソース領域１４１と、ドレイン領域１４２と、トップゲート電極１６１と、ボトムゲート電極１２と、に向かって、同時に、すなわち１つのパターニングステップを使用することによって、形成することを可能にする。このことは、完全自己整合デュアルゲート薄膜トランジスタを製造するための公知の方法と比較して、１つのフォトリソグラフィステップを省略することを可能にする。
【００５７】
次のステップ（図９、ステップ４１３）では、導電層、例えば金属層または導電性酸化物層が堆積され、フォトリソグラフィおよびエッチング（例えばドライエッチング）によってパターニングされ、それによって、図８に示されているように、ソースコンタクト１９１と、ドレインコンタクト１９２と、トップゲートコンタクトまたは第２ゲートコンタクト１９４と、ボトムゲートコンタクトまたは第１ゲートコンタクト１９３と、を形成する。導電層は、例えばＭｏ、ＭｏＣｒ、Ｍｏ合金、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、ＡｕまたはＩＴＯを含んでもよいが、本開示はこれに限定されるものではない。この層の厚さは、例えば５０ｎｍ〜５００ｎｍの範囲内であってもよいが、本開示はこれに限定されるものではない。この層は、１つの層であってもよいし、または少なくとも２つの層を含む層スタックであってもよい。ここで説明されるプロセスフロー４００の中では、このコンタクトまたは電極を形成するステップは、第５フォトリソグラフィ（ＰＬ）ステップ（ＰＬ＃５）であり、フォトレジスト層を提供すること、フォトレジスト層を照射すること、および照射されたレジストを現像することを含む。最後に、サンプルは、例えば１５０℃〜４５０℃、例えば２００℃〜３００℃の範囲内の温度で、例えばＮ２、Ｏ２または大気雰囲気の中で、１〜１２時間、アニールされてもよい。
【００５８】
図９に概略的に示されているプロセスフロー４００は、本開示の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法の一例に過ぎない。例えば、本開示の別の具体例に係る完全自己整合デュアルゲート薄膜トランジスタを製造するための方法においては、第２ゲート導電層は、フォトレジスト層をパターニングするステップの後に提供されてもよく、第２ゲート導電層をパターニングするステップは、リフトオフプロセスを実行するステップを含んでもよい（例えば図２に示されているように）。
【００５９】
デュアルゲート薄膜トランジスタデバイス１００は、本開示の方法４００（図９）の具体例によって製造された。ガラスキャリア基板１０の上に、ＰＥＣＶＤ・ＳｉＮｘ層が堆積され、続いて、１５０℃で、厚さ１００ｎｍのＡｌ２Ｏ３バッファ層の原子層堆積がされた（ステップ４０２）。これに続いて、１０ｎｍのＴｉＮ／５０ｎｍのＡｌＳｉ／１０ｎｍのＴｉＮの層スタックが堆積され、一連のドライエッチングおよびウェットエッチングを使用してスタックのパターニングが行われ、それによって第１ゲート電極またはボトムゲート電極１２が形成された（ステップ４０３）。次に、１００ｎｍのＡｌ２Ｏ３から成る第１ゲート誘電体層１３が１５０℃で堆積され（ステップ４０４）、続いて２４ｎｍの厚さのアモルファスＩＧＺＯ層のスパッタリング堆積が行われた（ステップ４０５）。アモルファスＩＧＺＯ層は、ウェットエッチングを使用してパターニングされた（ステップ４０５）。次に、２５０℃で、ＰＥＣＶＤの手段によって、１００ｎｍの厚さのシリコン酸化物第２ゲート誘電体層１５が堆積され（ステップ４０６）、続いて２５ｎｍの厚さのＴｉＮ第２ゲート導電層１６が堆積された（ステップ４０７）。続いて、本開示の方法に係るフォトレジスト層のボトム露光およびトップ露光（ステップ４０８）によって、第２ゲート導電層１６および第２ゲート誘電体層１５を含むゲートスタックがパターニングされた（ステップ４０９）。パターニング（ステップ４０９）は、一連のドライエッチングステップ（ＣＦ４およびＳＦ６の化学反応）を使用することによって行われた。その後、４００ｎｍの厚さのＳｉＮｘ誘電体層１７は、ＰＥＣＶＤの手段によって、１５０℃で堆積された（ステップ４１１）。コンタクト開口（ステップ４１２）は、一連のドライエッチングおよびウェットエッチングステップを使用することによって行われた。このコンタクト開口ステップは、ボトムゲート電極１２とトップゲート電極１６１の両方、およびソース領域１４１とドレイン領域１４２の両方に接触するように組み合わされた。次に、１０ｎｍのＴｉ／８０ｎｍのＡｌＳｉ／１０ｎｍのＴｉのスタックが堆積され、ドライエッチングおよびウェットエッチングステップを使用することによってパターニングされ（ステップ４１３）、それによってソースコンタクト１９１と、ドレインコンタクト１９２と、ボトムゲートコンタクト１９３と、トップゲートコンタクト１９４と、を形成した。最後に、サンプルは、２５０℃で、Ｎ２雰囲気の中で、１時間アニールされた。
【００６０】
図１０は、以上で説明したようなデュアルゲート薄膜トランジスタについて計測された、ＶDS＝１０ＶにおけるＩDS対ＶGSの変換特性を示し、図１１は、ＶGS＝１０ＶにおけるＩDS対ＶDSの出力特性を示している（丸）。トランジスタは、１５マイクロメートル／５マイクロメートルのＷ／Ｌ比を有するものであった。参考として、同一のデバイスについての同様の特性が示されているが、それぞれ、測定中バックゲートのみが使用されたもの（三角形）、および測定中トップゲートのみが使用されたもの（四角形）である。本開示のデュアルゲートＴＦＴは、シングルゲートＴＦＴと比べた場合、より急なサブスレッショルド勾配ＳＳ−１、およびより高いＯＮ電流ＩONを示している。さらに、本開示のデュアルゲートＴＦＴについて、０ボルトに近いターンオン電圧ＶONが得られている。表１に、測定されたＳＳ−１、ＩONおよびＶONの値の概要が与えられている。
【表１】
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【００６１】
上記の説明は、本開示の特定の具体例を詳述している。しかしながら、理解されるであろうが、上記の内容がどれほど詳細に記載されていようとも、本開示は、多くの方法で実施され得る。注意しなければならないが、本開示のある特徴または態様を説明する場合、特定の専門用語の使用は、その専門用語が本明細書の中で再定義されて、その専門用語が関連付けられている本開示の特徴または態様の特定の特徴を含むことに限定されることを意味するものと理解されるべきではない。
【００６２】
理解されるべきであるが、本開示に係るデバイスについて、好ましい具体例、特定の構造および配置、および材料が本明細書で議論されたが、形状および詳細の中で様々な変更または修正が行われてもよい。例えば、本開示の範囲内で説明された方法に対して、ステップが追加または削除されてもよい。
【００６３】
上記の詳細な説明および本開示の要約は、デバイスを製造する方法に焦点を合わせられていたが、本開示はまた、上記の具体例のいずれかに係る方法を用いて得られるデバイスにも関する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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