【事件の表示】
　特願２００３−１８５６２９「不揮発性強誘電体メモリ装置」拒絶査定不服審判事件〔平成１６年７月８日出願公開、特開２００４−１９２７７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年６月２７日（パリ条約による優先権主張　２００２年１２月９日、大韓民国）の特許出願であって、平成２１年５月２５日付けの拒絶理由通知に対して同年１０月１日に意見書及び手続補正書が提出され、同年１０月２６日付けの最後の拒絶理由通知に対して平成２２年４月１２日に意見書及び手続補正書が提出されたが、同年５月１８日付けで、同年４月１２日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年９月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１１月１１日付けで審尋がなされ、平成２３年４月１４日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年９月２７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年９月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書（平成２１年１０月１日に提出された手続補正書により補正された明細書）の特許請求の範囲の請求項１〜１１を、補正後の明細書の特許請求の範囲の請求項１〜８と補正するとともに、明細書の発明の詳細な説明の補正を行うものであり、補正前の請求項１及び１０並びに補正後の請求項１及び７は、各々次のとおりである。　
　
（補正前）
　「【請求項１】ぞれぞれ複数のメモリセルが連結された複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、
  前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
  前記複数の駆動手段にディコーディング信号を印加し、前記複数のセルアレイブロックに対応する複数のディコーダを含んでなり、
  前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御する駆動信号を発生する第２のサブディコーダを含み、
　前記複数のセルアレイブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
　「【請求項１０】それぞれ複数のメモリセルが連結された複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成された少なくとも１つ以上のセルアレイブロック、及び前記メモリセルに貯蔵されたデータをセンシング及び増幅する複数のセンスアンプを含むセンスアンプアレイブロックを含む複数の単位メモリブロック、
  前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
  前記複数の駆動手段にディコーディング信号を印加し、前記複数の単位メモリブロックに対応する複数のディコーダを含んでなり、
  前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ及び前記複数の単位メモリブロックにより共有され、前記駆動手段の駆動動作を制御する駆動信号を発生する第２のサブディコーダを含み、
　前記複数の単位メモリブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
（補正後）
　「【請求項１】ぞれぞれ複数のメモリセルが連結された複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、
　前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
　前記複数の駆動手段にディコーディング信号を印加し、前記複数のセルアレイブロックに対応する複数のディコーダを含んでなり、
　前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含み、
　前記複数のセルアレイブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含み、
　前記複数の駆動手段のそれぞれは、
　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、
　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び
　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
　「【請求項７】それぞれ複数のメモリセルが連結された複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成された少なくとも１つ以上のセルアレイブロック、及び前記メモリセルに貯蔵されたデータをセンシング及び増幅する複数のセンスアンプを含むセンスアンプアレイブロックを含む複数の単位メモリブロック、
　前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
　前記複数の駆動手段にディコーディング信号を印加し、前記複数の単位メモリブロックに対応する複数のディコーダを含んでなり、
　前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ及び前記複数の単位メモリブロックにより共有され、前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含み、
　前記複数の単位メモリブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含み、
　前記複数の駆動手段のそれぞれは、
　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、
　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び
　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
　ここにおいて、補正前後の請求項１に記載された「ぞれぞれ」は、各々「それぞれ」の誤記であることが明らかであるから、以下においてはそのように読み換える。
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項３〜５を削除すること。及びそれに伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１の「及び前記駆動手段の駆動動作を制御する駆動信号を発生する第２のサブディコーダを含み」を、「及び前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含み」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１の「前記複数のセルアレイブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含む」を、「前記複数のセルアレイブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含み、　前記複数の駆動手段のそれぞれは、　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む」と補正して、補正後の請求項１とすること。
　
（４）補正事項４
　補正前の請求項１０の「前記駆動手段の駆動動作を制御する駆動信号を発生する第２のサブディコーダを含み」を、「前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含み」と補正して、補正後の請求項７とすること。
　
（５）補正事項５
　補正前の請求項１０の「前記複数の単位メモリブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含む」を、「前記複数の単位メモリブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含み、　前記複数の駆動手段のそれぞれは、　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む」と補正して、補正後の請求項７とすること。
　
（６）補正事項６
　補正前の明細書の００２２段落、００３０段落及び００３６段落を補正して、各々補正後の明細書の００２２段落、００３０段落及び００３６段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第２のサブディコーダ」について、当該「第２のサブディコーダ」が発生する「駆動信号」が「ゲート昇圧電圧」であるという技術的限定を加えるものものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）００９０段落〜００９４段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１に係る発明の発明特定事項である「複数の駆動手段」について、それぞれが「前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む」ものであるという技術的事項を加えるものであるから、当該補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書の００９２段落〜００９９段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正事項２と同様の理由で、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正事項３と同様の理由で、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６により補正された部分は、当初明細書の００４６段落〜００５６段落及び００９０段落〜００９９段落等に記載されているものと認められるから、当該補正事項６は、特許法第１７条の２第３項に規定する要件を満たす。
　
（７）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】それぞれ複数のメモリセルが連結された複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、
　前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
　前記複数の駆動手段にディコーディング信号を印加し、前記複数のセルアレイブロックに対応する複数のディコーダを含んでなり、
　前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含み、
　前記複数のセルアレイブロックは、前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含み、
　前記複数の駆動手段のそれぞれは、
　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、
　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び
　前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００１−２８３５８３号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２８３５８３号公報（「以下「引用例１」という。）には、図２〜６とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、一般に強誘電体を用いた半導体記憶装置に関し、詳しくは消費電力を削減した強誘電体半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体半導体記憶装置（ＦＲＡＭ：Ferroelectric Random Access Memory）は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。」
　
ｂ．「【００４１】図２は、本発明による強誘電体半導体記憶装置を示す図である。
【００４２】図２のＦＲＡＭ１０は、アドレス処理ユニット１１、データ入出力ユニット１２、制御ユニット１３、ワードデコーダ１４、プレートデコーダ１５、コラムデコーダ１６、セル回路１７、センスアンプユニット１８、及びユニット選択回路１９を含む。
【００４３】セル回路１７には、強誘電体をメモリ素子とする複数のセルが縦横に配置され、各セルに対して１ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。またセル回路１７は、図２において点線で示されるようにコラム方向に複数のユニット２０に分割されており、ユニット２０毎に独立したデータ読み出し・書き込み動作が可能な構成となっている。このユニットを、以降ではセルアレイユニット２０と呼ぶ。セルアレイユニット２０の具体的な構成については、後程詳細に説明する。
【００４４】アドレス処理ユニット１１は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からアドレス信号を受け取り、適当なタイミングでアドレスをワードデコーダ１４、プレートデコーダ１５、コラムデコーダ１６、及びユニット選択回路１９に供給する。」
　
ｃ．「【００４７】ワードデコーダ１４は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、複数のグローバルワード線ＷＬのうち一つのローアドレスに対応するグローバルワード線ＷＬを選択的に活性化する。
【００４８】プレートデコーダ１５は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、複数のグローバルプレート線ＰＬのうち一つのローアドレスに対応するグローバルプレート線ＰＬを選択的に活性化する。
【００４９】ユニット選択回路１９は、アドレス処理ユニット１１から供給されたコラムアドレスをデコードし、コラムアドレスに対応する一つのセルアレイユニット２０を選択する。
【００５０】各セルアレイユニット２０には、当該ユニット専用のローカルワード線及びローカルプレート線が設けられている。選択されたセルアレイユニット２０において、活性化グローバルワード線ＷＬに対応するローカルワード線を活性化することで、活性化ローカルワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。この際、活性化グローバルプレート線ＰＬに対応するローカルプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みを可能にする。」
　
ｄ．「【００５２】読み出し・書き込み動作は、セルアレイユニット２０毎に実行される。即ち、読み出し動作の場合、活性化されたローカルワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプユニット１８によってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、データ入出力ユニット１２に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、データ入出力ユニット１２からデータが供給される。ローカルワード線が活性化されると、活性化されたローカルワード線に接続されるメモリセルに、センスアンプユニット１８からビット線を介してデータが書き込まれる。この際、活性化されたローカルワード線に対応して、メモリセルに接続されたローカルプレート線を選択活性化する。
【００５３】図３は、セルアレイユニット２０の第１実施例の構成を示す回路図である。図３に示す回路図は、セルアレイユニット２０の全体構成のうちで一対のグローバルワード線ＷＬ及びグローバルプレート線ＰＬに対応する部分だけを示すものであり、全体としては図示される回路構成が複数のグローバルワード線ＷＬ及びグローバルプレート線ＰＬ毎に設けられるものである。
【００５４】図３のセルアレイユニット２０は、ＮＭＯＳトランジスタ３１乃至３６、インバータ３７、ＮＭＯＳトランジスタ４１−１乃至４１−ｎ及び４２−１乃至４２−ｎ、強誘電体よりなるメモリセル４３−１乃至４３−ｎ及び４４−１乃至４４−ｎ、ビット線ＢＬ１乃至ＢＬｎ及び／ＢＬ１乃至／ＢＬｎ、ローカルワード線ＬＷＬ、及びローカルプレート線ＬＰＬを含む。ユニット選択信号ＵＳが、ＮＭＯＳトランジスタ３１乃至３４を含むユニットスイッチ回路３０に供給される。ユニット選択信号ＵＳは、ユニット選択回路１９（図２）から供給される信号であり、セルアレイユニット２０が選択されるとＨＩＧＨになる。ユニット選択信号ＵＳがＨＩＧＨになることによって、グローバルワード線ＷＬ及びグローバルプレート線ＰＬが、各々ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬに電気的に接続される。」
　
ｅ．「【００５５】図４（ａ）乃至（ｇ）は、ユニット選択信号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノードＮ２、ローカルプレート線ＬＰＬの各信号レベルを示す。
【００５６】図４に示されるように、グローバルワード線ＷＬ及びグローバルプレート線ＰＬが活性化されるより前のタイミングで、ユニット選択信号ＵＳがＨＩＧＨになる。図３において、ＮＭＯＳトランジスタ３１及び３２のゲートはＨＩＧＨ電位に接続されているために、ユニット選択信号ＵＳがＨＩＧＨになると、ノードＮ１及びＮ２の電位が、ＮＭＯＳトランジスタ３１及び３２のゲート電位ＶＤＤより閾値電圧Ｖｔｈの分だけ低い電位に設定される。即ち、ノードＮ１及びＮ２の電位がＶＤＤ−Ｖｔｈになる。
【００５７】この時、ＮＭＯＳトランジスタ３１を介してノードＮ１に電荷が充電されることにより、ＮＭＯＳトランジスタ３３にチャネルが形成される。また同様に、ＮＭＯＳトランジスタ３２を介してノードＮ２に電荷が充電されることにより、ＮＭＯＳトランジスタ３４にチャネルが形成される。
【００５８】その後、グローバルワード線ＷＬがＨＩＧＨになると、ノードＮ１の電位がグローバルワード線ＷＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線ＷＬの活性化電位よりも高い電位にまでブーストされる。従って、ＮＭＯＳトランジスタ３３に充分高いゲート電位が設定されることになり、ローカルワード線ＬＷＬは、グローバルワード線ＷＬの活性化電位と同電位に活性化される。
【００５９】またグローバルプレート線ＰＬがＨＩＧＨになると、ノードＮ２の電位がグローバルプレート線ＰＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルプレート線ＰＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線ＰＬの活性化電位よりも高い電位にまでブーストされる。従ってＮＭＯＳトランジスタ３４に充分高いゲート電位が設定されることになり、ローカルプレート線ＬＰＬは、グローバルプレート線ＰＬの活性化電位と同電位に活性化される。
【００６０】なおユニット選択信号ＵＳがＬＯＷの場合には、ＮＭＯＳトランジスタ３３及び３４にはチャネルが形成されないので、グローバルワード線ＷＬ及びグローバルプレート線ＰＬはローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬから切断された状態にある。またユニット選択信号ＵＳがＬＯＷである場合には、インバータ３７の出力がＨＩＧＨになりＮＭＯＳトランジスタ３５及び３６が導通されるので、ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬはグランド電圧にクランプされる。従って非選択のセルアレイユニット２０においては、ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬは、常に所定の電位（この場合はグランド電位）に固定されることになる。」
　
ｆ．「【００６１】図５は、セルアレイユニットの第２実施例の構成を示す回路図である。
（途中略）
【００６４】図４と図６とを比較すれば分かるように、第１実施例のセルアレイユニット２０と第２実施例のセルアレイユニット２０Ａは、動作としては殆ど同じ動作を行なう。但し、第２実施例のセルアレイユニット２０Ａにおいてはデプリーション型トランジスタ５１及び５２を用いることによって、より強固なチャネルをＮＭＯＳトランジスタ３３及び３４に形成して、より安定した動作を実現することが出来る。」
　
（２−１−２）ここにおいて、００５３段落の「図３は、セルアレイユニット２０の第１実施例の構成を示す回路図である。図３に示す回路図は、セルアレイユニット２０の全体構成のうちで一対のグローバルワード線ＷＬ及びグローバルプレート線ＰＬに対応する部分だけを示すものであり、全体としては図示される回路構成が複数のグローバルワード線ＷＬ及びグローバルプレート線ＰＬ毎に設けられるものである。」という記載及び図２の記載から、「セルアレイユニット２０」内には、「グローバルワード線ＷＬ」及び「グローバルプレート線ＰＬ」、並びに「ローカルワード線ＬＷＬ」、「ローカルプレート線ＬＰＬ」及び「ユニットスイッチ回路３０」がそれぞれ複数配置されており、複数の「ビット線ＢＬ１乃至ＢＬｎ及び／ＢＬ１乃至／ＢＬｎ」のそれぞれに、複数の「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」に対応する複数のメモリセルが連結されていることが明らかである。
　また、図２に記載された「強誘電体半導体記憶装置」は、「メモリセル」を選択する複数の「ローカルワード線ＬＷＬ」及び複数の「ローカルプレート線ＬＰＬ」を含む複数の「セルアレイユニット２０」を備えた「セル回路１７」を有することも明らかである。
　さらに、図２に記載された「強誘電体半導体記憶装置」は、「セル回路１７」の「メモリセル」を選択するために、対応する「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」を駆動する複数の「ユニットスイッチ回路３０」を有していることも明らかである。
　
（２−１−３）００４７段落の「ワードデコーダ１４は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、複数のグローバルワード線ＷＬのうち一つのローアドレスに対応するグローバルワード線ＷＬを選択的に活性化する。」という記載、００４８段落の「プレートデコーダ１５は、アドレス処理ユニット１１から供給されたローアドレスをデコードし、複数のグローバルプレート線ＰＬのうち一つのローアドレスに対応するグローバルプレート線ＰＬを選択的に活性化する。」という記載、００４９段落の「ユニット選択回路１９は、アドレス処理ユニット１１から供給されたコラムアドレスをデコードし、コラムアドレスに対応する一つのセルアレイユニット２０を選択する。」という記載、及び図３の記載を合わせて見れば、引用例１に記載された「強誘電体半導体記憶装置」においては、「ワードデコーダ１４」、「プレートデコーダ１５」及び「ユニット選択回路１９」が各「ユニットスイッチ回路３０」にデコード信号を供給していることが明らかである。
　そして、「グローバルワード線ＷＬ」上の信号及び「グローバルプレート線ＰＬ」上の各信号（すなわち、「ワードデコーダ１４」及び「プレートデコーダ１５」の各デコード信号）を、各々「グローバルワード信号」及び「グローバルプレート信号」と呼ぶこととすると、「ワードデコーダ１４」が、「ユニットスイッチ回路３０」に対して、選択された「ローカルワード線ＬＷＬ」を活性化させるグローバルワード信号（図３の「ＮＭＯＳトランジスタ３３」への信号）を発生し、「プレートデコーダ１５」が、「ユニットスイッチ回路３０」に対して、選択された「ローカルプレート線ＬＰＬ」を活性化させるグローバルプレート信号（図３の「ＮＭＯＳトランジスタ３４」への信号）を発生していることは明らかである。
　また、「ユニット選択回路１９」が、「ユニットスイッチ回路３０」の動作を制御する「ユニット選択信号ＵＳ」を信号を発生していることも明らかである。
　
（２−１−４）図３及び００５２段落〜００６０段落の記載から、「ユニットスイッチ回路３０」のそれぞれが、「ユニット選択回路１９」から出力される「ユニット選択信号ＵＳ」がＨＩＧＨになると、「ワードデコーダ１４」及び「プレートデコーダ１５」のデコード信号であるグローバルワード信号及びグローバルプレート信号を、該当する「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」に選択的に印加する「ＮＭＯＳトランジスタ」「３３」及び「３４」を備えていることが明らかである。
　また、「ユニットスイッチ回路３０」のそれぞれが、「ユニット選択回路１９」から出力される「ユニット選択信号ＵＳ」がＬＯＷになると、該当する「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」をグランド電圧にクランプする「ＮＭＯＳトランジスタ」「３５」及び「３６」を備えていることも明らかである。
　さらに、「ユニットスイッチ回路３０」のそれぞれが、ゲート電圧「ＶＤＤ」に応じて、「ユニット選択回路１９」から出力される「ユニット選択信号ＵＳ」を「ＮＭＯＳトランジスタ」「３３」及び「３４」のゲート端子に選択的に伝送するＮＭＯＳトランジスタ３１及び３２を備えていることも明らかである。
　
（２−１−５）したがって、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「それぞれ複数のメモリセルが連結された複数のビット線ＢＬ１ないしＢＬｎ及び／ＢＬ１ないし／ＢＬｎと、前記メモリセルを選択する複数のローカルワード線ＬＷＬ及び複数のローカルプレート線ＬＰＬを含む複数のセルアレイユニット２０を備えたセル回路１７、
　前記セル回路１７の前記メモリセルを選択するために、対応する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬを駆動する複数のユニットスイッチ回路３０、及び
　前記複数のユニットスイッチ回路３０にデコード信号を供給するワードデコーダ１４、プレートデコーダ１５及びユニット選択回路１９を備え、
　前記ワードデコーダ１４は、前記ユニットスイッチ回路３０に対して、選択された前記ローカルワード線ＬＷＬを活性化させるグローバルワード信号を発生し、前記プレートデコーダ１５は、前記ユニットスイッチ回路３０に対して、選択された前記ローカルプレート線ＬＰＬを活性化させるグローバルプレート信号を発生し、前記ユニット選択回路１９は、前記ユニットスイッチ回路３０の動作を制御するユニット選択信号ＵＳを発生し、
　前記複数の駆動手段のそれぞれは、
　前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳがＨＩＧＨになると、前記ワードデコーダ１４及び前記プレートデコーダ１５のデコード信号であるグローバルワード信号及びグローバルプレート信号を、該当する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬに選択的に印加するＮＭＯＳトランジスタ３３及び３４、
　前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳがＬＯＷになると、該当する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬをグランド電圧にクランプするＮＭＯＳトランジスタ３５及び３６、
　ゲート電圧ＶＤＤに応じて、前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳを、前記ＮＭＯＳトランジスタ３３及び３４のゲート端子に選択的に伝送するＮＭＯＳトランジスタ３１及び３２を含む
ことを特徴とする強誘電体半導体記憶装置。」
　
（２−２）引用例２：特開２０００−２２０１０号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−２２０１０号公報（以下「引用例２」という。）には、図１１８及び１１９と共に次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。」
　
ｂ．「【０３８８】（第４１の実施形態）図１１８は、本発明の第４１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３８９】従来の１トランジスタ＋１キャパシタ型の強誘電体メモリと同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの直列接続で構成され、セルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。強誘電体キャパシタの他端はプレート電極（ＰＬ０〜ＰＬ７）に接続されている。
【０３９０】ここまでは従来ＦＲＡＭと同じである。本実施形態においては、セルトランジスタの他端は、サブビット線／ＳＢＬに接続されている。複数個のセルが、サブビット線／ＳＢＬに接続されている。同様に、サブビット線ＳＢＬ側にも複数個のセルが接続されている。この図では具体的に言うと、／ＳＢＬに４個のメモリセル、ＳＢＬに４個のメモリセルが接続されている。各メモリセルのプレート電極は各々分離されている（ＰＬ０〜ＰＬ７）。
【０３９１】トランジスタＱ４２は、サブビット線（／ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線ＢＬに接続しており、このトランジスタＱ４２を用いて／ＳＢＬの電位を増幅してビット線ＢＬに伝える。トランジスタＱ４５は逆に、再書き込み時、あるいは書き込み時、ブロック書き込み選択信号ＢＳ０をＨｉｇｈにして、ビット線／ＢＬからの書き込み電位を、トランジスタＱ４５を介してサブビット線／ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【０３９２】トランジスタＱ４３は、サブビット線（ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線／ＢＬに接続しており、このトランジスタＱ４３を用いてＳＢＬの電位を増幅してビット線／ＢＬに伝える。トランジスタＱ４６は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳ１をＨｉｇｈにして、ビット線ＢＬからの書き込み電位を、トランジスタＱ４６を介してサブビット線ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。」
　
ｃ．「【０３９４】本実施形態の特徴を簡単に言うと、図１１８では、同じサブビット線に接続される複数のセルで自己増幅機能を有して、これをさらに上の階層のビット線対に接続して、これをセンスアンプ回路に接続する構成を取っている、これにより、従来ＦＲＡＭでは、微細化が進み、メモリセルの強誘電体キャパシタの分極量が減少して、セル読み出し信号量が確保できない時代になったとしても、従来ＦＲＡＭのビット線に接続されるセル数より、本実施形態のサブビット線に接続されるセル数を少なく設定すれば、軽いサブビット線を負荷容量として、セルデータを読み出すため、十分なサブビットへの読み出し信号量が確保できる。これを増幅トランジスタで増幅して、ビット線に信号を読み出し、センスアンプで増幅する形態を取る。」
　
ｄ．「【０４０７】以上、図１１８の回路図と図１１９の動作例で示したように、従来ＦＲＡＭと同じメモリセルを用いるため、ＤＲＡＭと同様な高密度化がはかれる。さらに、従来のＦＲＡＭにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ２乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらず、ビット線容量がそれほど減少しないため読み出し信号量が減少して、動作が困難になる問題点があつた。
【０４０８】これに対し本実施形態では、サブビット線を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、セルブロックから、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。このとき、強誘電体キャパシタが分極反転するときの負荷容量ＣＬは、サブビット線／ＳＢＬの容量となり、サブビット線に接続されるセル数を、先願のビット線に接続されるセルブロック数より少なくしてやれば、ビット線容量に比べて大幅に小さい値を取ることができる。
【０４０９】そして、強誘電体キャパシタサイズが小さくなっても、／ＳＢＬに読み出される信号量、即ち“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差の１／２であるＶｓの値は、大きな値を取ることが可能になる。これを増幅トランジスタＱ４２で増幅するため、いくらビット線／ＢＬ，ＢＬの容量が大きくても安定動作が可能となる。
【０４１０】例えば、サブビット線に接続されるセルブロック数を先願のビット線に接続されるセルブロック数の１／１６にしてやれは、サブビット線の容量はほぼ１／１６となり、強誘電体キャパシタの面積を１／１６に縮小しても動作すると言うわけである。これは逆に言うと本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できる。
【０４１１】即ち、１本のビット線に接続されるゲインセルブロック数をいくらでも増加できるため、従来ＦＲＡＭのような、チップ面積に占めるセンスアンプ面積が１５〜２０％もある問題を解決して、ビット線に接続されるゲインセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドを殆ど無くすることによりチップサイズを小さくする効果がある。」
　
（２−２−２）ここにおいて、０３９１段落の「ビット線ＢＬ」、０３９２段落の「ビット線／ＢＬ」及び０３９４段落の「上の階層のビット線対」は、メインビット線を指しているものと解されるから、上記引用例２には次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「不揮発性の強誘電体メモリにおいて、ビット線を、サブビット線対ＳＢＬ、／ＳＢＬ及びメインビット線対ＢＬ、／ＢＬの階層構造とするとともに、前記サブビット線対ＳＢＬ、／ＳＢＬ上の電位を増幅して前記メインビット線対ＢＬ、／ＢＬに伝えるトランジスタＱ４２及びＱ４３を備えることにより、チップサイズが小さく安定動作が可能な不揮発性の強誘電体メモリ。」
　
（２−３）引用例３：特開平１−９４５９１号公報
（２−３−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１−９４５９１号公報（以下「引用例３」という。）には、第１図〜第６図と共に次の記載がある。
　
ａ．「〔概　要〕
　半導体メモリに関し、ドライブトランジスタのゲート電位を高めてドライブトランジスタのドライブ能力を最大限に発揮し、ワードラインの充電電位のレベル低下を回避した半導体メモリを提供することを目的とし、複数ビットのアドレス信号を論理積によりデコードし、あらかじめ割り当てられたアドレスと一致したとき、出力ラインにほぼ電源電圧となるような電位を与えるデコーダと、該出力ラインの電位がトランスファトランジスタを介して転送され、この転送された電位がゲートに印加されると所定のチャージ電位までメモリセルアレイの所定のワードラインを充電するドライバと、を備えた半導体メモリにおいて、少なくとも前記トランスファトランジスタのスレッショルド電位Ｖｔｈに前記電源電圧を加算した電位を上回る電位を発生させる電圧発生手段と、少なくとも転送の期間前記トランスファトランジスタのゲートに該電圧発生手段により発生した電位を印加する印加手段と、を設けて構成している。」（１ページ右下欄４行〜２ページ左上欄６行）
　
ｂ．「〔従来の技術〕
　従来のＮＡＮＤ型デコーダを備えた半導体メモリとしては、例えば第６図に示すようなものがある。なお、第６図は従来の半導体メモリのＮＡＮＤ型デコーダと、このデコーダに対応するドライバを対で示す図であり、図外のメモリセルアレイのワードライン本数分設けられたもののうちの１つの対を示している。
　第６図において、ＮＡＮＤ型デコーダ１はＰチャネルのＭＯＳトランジスタＴ１と、直列接続された複数のＮチャネルのＭＯＳトランジスタＴ２〜Ｔ４と、インバータ２を有し、所定のタイミングで入力する負論理のクロック信号φ０によってＭＯＳトランジスタＴ１がＯＮすると、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間の配線等の浮遊容量をもつ接点（以下、ノードという）Ｎ０が電源ＶＤまで充電され、いわゆるリセット状態に置かれる。一方、リセット後に複数ビットの外部アドレス信号の所定ビット（例えば、Ａ１、Ａ２、Ａ３）が正論理で入力すると、ＭＯＳトランジスタＴ２〜Ｔ４がＯＮし、上記ノードＮ０を放電する。これにより、インバータ２の出力側ラインが電源ＶＤまで引き上げられ、出力側ラインのノードＮ１を電源ＶＤに充電する。
　ＮＡＮＤ型デコーダ１の出力側にはドライバ３が接続されており、ドライバ３は上記ノードＮ１の電位をノードＮ２に転送するトランスファトランジスタＴ５と、ゲートに印加されるノードＮ２の電位によってＯＮし、クロック信号φ２の電位を所定のワードラインへ供給して該ワードラインを充電するドライブトランジスタＴ６と、クロック信号φ０を反転させるインバータ４の出力によってゲートがコントロールされ、クロック信号φ０の入力時、すなわち、リセット時においてＯＮし、ワードラインの電荷を放電させるデスチャージトランジスタＴ７と、を有している。」（２ページ左下欄２行〜右下欄１８行）
　
ｃ．「〔発明が解決しようとする問題点〕
　しかしながら、このような従来の半導体メモリにあっては、トランスファトランジスタＴ５のゲートが電源ＶＤに接続される構成となっていたため、ノードＮ１からノードＮ２へと転送された電位は、トランスファトランジスタＴ５のスレシホールド電位Ｖｔｈ分だけ低下したものとなり、ドライブトランジスタＴ６はこの低下したノードＮ２電位によってコントロールされる。したがって、ドライブトランジスタＴ６ＯＮ時のソース−ドレイン間には、上記Ｖｔｈ分の電圧差が生じ、クロック信号φ２の電位を効率良くワードラインに供給することができないといった問題点があった。
　本発明は、このような問題点に鑑みてなされたもので、ドライブトランジスタのゲート電位を高めてドライブトランジスタのドライブ能力を最大限に発揮し、ワードラインへの充電電位のレベル低下を回避した半導体メモリを提供することを目的としている。」（３ページ左上欄７行〜右上欄６行）
　
ｄ．「第１〜５図は本発明に係る半導体メモリの一実施例を示す図であり、ダイナミックＲＡＭに適用した例である。
　第１図は、ダイナミックＲＡＭ２０の全体構成を示す図である。ダイナミックＲＡＭ２０は、各回路を制御して読み出しや書き込み等の動作サイクルをコントロールする制御回路２１と、動作サイクルを実行するうえで必要な各種クロック信号φ３、φ２……を発生するとともに、マルチプレクスして入力されたそれぞれの行アドレス信号および列アドレス信号をラッチさせるラッチイネーブル信号ＬＥ１、ＬＥ２を発生するタイミング回路２２と、ラッチイネーブル信号ＬＥ１に基づいてそのとき入力された外部アドレス信号Ａ０〜Ａｎを行アドレスとしてラッチするとともに、ラッチされた行アドレス信号に基づいて内部アドレス信号ＩＡ０〜ＩＡｎを発生する行アドレスラッチ回路２３と、ラッチイネーブル信号ＬＥ２に基づいてそのとき入力されたアドレス信号Ａ０〜Ａｎを列アドレスとしてラッチするとともに、ラッチされた列アドレス信号に基づいて内部アドレス信号ＩＡ０’〜ＩＡｎ’を発生する列アドレスラッチ回路２４と、内部アドレス信号ＩＡ０〜ＩＡｎ、に基づいて後述のワード線の中の１つを選択し、選択されたワード線を充電するワードライン数分のＮＡＮＤ型デコーダおよびドライバを備えた行アドレスデコーダ２５と、内部アドレス信号ＩＡ０’〜ＩＡｎ’に基づいて後述のビット線の１つを選択する列アドレスデコーダ２６と、選択されたビット線の電位と所定の基準電位とを比較し、例えば、読み出しサイクルでは、この比較結果に基づいて読み出し情報を出力するセンスアンプ２７と、動作サイクルに従ってセンスアンプ２７からの読み出し情報を外部回路に出力情報ＤＯＵＴとして出力したり、あるいは外部回路からの入力情報ＤＩＮをセンスアンプ２７に送出するＩ／Ｏ回路２８と、多数のワードラインとビットラインが交差状に配列され、各交差点にメモリセルがマトリクス配列されたメモリセルアレイ２９と、を有している。」（３ページ右下欄３行〜４ページ右上欄１行）
　
ｅ．「第２図は、上記行アドレスデコーダ２５に備えられたＮＡＮＤ型デコーダの１つと、該デコーダに対で設けられたドライバとを示す図であり、第６図で示す従来のものと同一の構成部品には第６図と同一符号を付す。
　第２図において、１はＮＡＮＤ型デコーダ、３はドライバであり、ＮＡＮＤ型デコーダ１はＭＯＳトランジスタＴ１〜Ｔ４、インバータ２を有し、また、ドライバ３はトランスファトランジスタＴ５、ドライブトランジスタＴ６、デスチャージトランジスタＴ７、およびインバータ４を有している。なお、ＶＤは一定の正電位の電源、ＶＳは接地電位を示している。
　本実施例では、トランスファトランジスタＴ５のゲートと電圧発生回路３０が接続されており、所定の期間においてトランスファトランジスタＴ５のゲートに電圧発生回路３０からのコントロール電圧Ｇが印加される。」（４ページ右上欄１７行〜左下欄１４行）
　
ｆ．「第３図は上記電圧発生回路３０の一例を示す図である。第３図において、電圧発生回路３０は、クロック信号φ０、φ１が共に〔Ｈ〕レベルのときノードＮ２１を接地電位にし、あるいはφ０、φ１の何れか一方が〔Ｌ〕レベルになると、ノードＮ２１を電源ＶＤまで引き上げるＮＡＮＤ３１と、ノードＮ２１の電位を反転してノードＮ２２に伝えるインバータ（印加手段）３２と、ノードＮ２１と電源ＶＤの間にトランジスタＴ１０を介して接続されたＭＯＳキャパシタＣ１と、ノードＮ２２と電源ＶＤの間にトランジスタＴｌｌを介して接続されたＭＯＳキャパシタ（電圧発生手段）Ｃ２と、を備え、ＭＯＳキャパシタＣ１のゲートはＭＯＳトランジスタＴ１１のゲートに接続され、ＭＯＳキャパシタＣ２のゲートは前記第２図のトランスファトランジスタＴ５のゲートに接続されている。」（４ページ左下欄１５行〜同右下欄１０行）
　
ｇ．「次に、第４、５図のタイミングチャートを参照しながら、回路動作を説明する。」（４ページ右下欄１１行〜１２行）
　
ｈ．「したがって、コントロール電圧Ｇの電位は、クロック信号φ０、φ１の何れか一方が〔Ｌ〕レベルにある間電源ＶＤを維持し、クロック信号φ０、φ１が共に〔Ｈ〕レベルになると、ＭＯＳキャパシタＣ２のブートストラップ効果により電源ＶＤ＋Ｖｔｈ以上の電位となるような変化を示す。
　このようなコントロール電圧Ｇは第２図のトランスファトランジスタＴ５のゲートに印加され、トランスファトランジスタＴ５はアドレス信号Ａ０〜Ａ３が正論理となってＮＡＮＤ型デコーダｌが選択されたとき、電源ＶＤの電位まで引き上げられたノードＮ１の電位をノードＮ２に転送する。」（５ページ右上欄８行〜同１９行）
　
ｉ．「この転送のタイミングを第５図を参照して説明すると、アドレス信号Ａ１〜Ａ３が正論理（すなわち、〔Ｈ〕レベル）となるタイミングはクロック信号φ０の後であり、このタイミングでノードＮ０が接地され、ノードＮ１が電源ＶＤに引き上げられる。このとき、すでにトランスファトランジスタＴ５のゲートに印加されたコントロール電圧ＧはこのトランスファトランジスタＴ５のＶｔｈを上回る電位ΔＶ分だけ大きく変化している。したがって、トランスファトランジスタＴ５によるノードＮ１からノードＮ２への電位の転送にあたってはＶｔｈによる転送電位のレベル低下を生じさせない。このためノードＮ１の電位はそのままノードＮ２へ転送され、ノードＮ２の電位は電源ＶＤとなる。そして、クロック信号φ１が〔Ｌ〕レベルに変化すると、コントロール電圧Ｇが電源ＶＤまで低下し、トランスファトランジスタＴ５のゲート電位とノードＮ２の電位が等しくなりトランスファトランジスタＴ５がカットオフする。
　この状態でドライブトランジスタＴ６のソースにクロック信号φ２が印加されると、Ｔ６のゲート・ソース間の寄生容量によってノードＮ２電位が押し上げられる。これにより、ドライブトランジスタＴ６のゲートには大きな電位が印加され、その結果、ドライブトランジスタＴ６はゲート印加電位から自身のＶｔｈを差し引いた電位までドライブすることが可能な能力を有することとなる。したがって、クロック信号φ２の電位が例えば電源ＶＤであれば、メモリセルアレイの所定のワードラインをクロック信号φ２の電位まで完全に充電することができる。」（５ページ右上欄２０行〜右下欄１０行）
　
（２−３−２）以上の記載を総合すると、引用例３には次の発明（以下「引用発明３」という。）が記載されているものと認められる。
　
　「半導体メモリにおいて、デコード信号を、トランスファトランジスタＴ５を介して、ワードラインを充電するドライブトランジスタＴ６のゲートに供給する際に、前記トランスファトランジスタＴ５のゲートに印加する電圧を高めることにより、前記ドライブトランジスタＴ６のドライブ能力を最大限に発揮させ、前記ワードラインへの充電電位のレベル低下を回避した半導体メモリ。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「それぞれ複数のメモリセルが連結された複数のビット線ＢＬ１ないしＢＬｎ及び／ＢＬ１ないし／ＢＬｎ」と、補正発明の「それぞれ複数のメモリセルが連結された複数のサブビットライン」とは、「それぞれ複数のメモリセルが連結された複数のビットライン」である点で一致する。
　また、引用発明１の「前記メモリセルを選択する複数のローカルワード線ＬＷＬ」及び「複数のローカルプレート線ＬＰＬ」は、各々補正発明の「前記メモリセルを選択する複数のワードライン」及び「複数のプレートライン」に相当する。
　また、引用発明１の「セルアレイユニット２０」及び「セル回路１７」は、各々補正発明の「サブメモリセルアレイブロック」及び「セルアレイブロック」に相当する。
　したがって、補正発明と引用発明１とは、「それぞれ複数のメモリセルが連結された複数のビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成されたセルアレイブロック」を含んでなるものである点で一致する。
　
（３−２）引用発明１の「前記セル回路１７の前記メモリセルを選択するために、対応する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬを駆動する複数のユニットスイッチ回路３０」は、補正発明の「前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段」に相当する。
　
（３−３）引用発明１の「ワードデコーダ１４、プレートデコーダ１５及びユニット選択回路１９」が、各々「前記複数のユニットスイッチ回路３０にデコード信号を供給する」デコーダとしての機能を有していることは明らかであるから、引用発明１の「前記複数のユニットスイッチ回路３０にデコード信号を供給するワードデコーダ１４、プレートデコーダ１５及びユニット選択回路１９」と、補正発明の「前記複数の駆動手段にディコーディング信号を印加し、前記複数のセルアレイブロックに対応する複数のディコーダ」とは、「前記複数の駆動手段にディコーディング信号を印加し、前記セルアレイブロックに対応するディコーダ」である点で一致する。
　
（３−４）引用発明１の「活性化させる」ことは、補正発明の「プルアップさせる」ことに相当する。
　したがって、引用発明１の「前記ユニットスイッチ回路３０に対して、選択された前記ローカルワード線ＬＷＬを活性化させるグローバルワード信号を発生」する「前記ワードデコーダ１４」、及び「前記ユニットスイッチ回路３０に対して、選択された前記ローカルプレート線ＬＰＬを活性化させるグローバルプレート信号を発生」する「前記プレートデコーダ１５」は、補正発明の「前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ」に相当する。
　また、引用発明１の「前記ユニットスイッチ回路３０の動作を制御するユニット選択信号ＵＳを発生」する「前記ユニット選択回路１９」と、補正発明の「前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダ」とは、「前記駆動手段の駆動動作を制御する信号を発生する第２のサブディコーダ」である点で一致する。
　よって、引用発明１の「前記ワードデコーダ１４は、前記ユニットスイッチ回路３０に対して、選択された前記ローカルワード線ＬＷＬを活性化させるグローバルワード信号を発生し、前記プレートデコーダ１５は、前記ユニットスイッチ回路３０に対して、選択された前記ローカルプレート線ＬＰＬを活性化させるグローバルプレート信号を発生し、前記ユニット選択回路１９は、前記ユニットスイッチ回路３０の動作を制御するユニット選択信号ＵＳを発生」する構成と、補正発明の「前記複数のディコーダのそれぞれは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御するゲート昇圧電圧を発生する第２のサブディコーダを含」む構成とは、「前記ディコーダは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御する信号を発生する第２のサブディコーダを含」む構成である点で一致する。
　
（３−５）引用発明１の「前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳ」は、補正発明の「前記第２のサブディコーダの出力信号」に相当する。
　また、引用発明１の「前記ワードデコーダ１４及び前記プレートデコーダ１５のデコード信号であるグローバルワード信号及びグローバルプレート信号」は、補正発明の「前記第１のサブディコーダのディコーディング信号」に相当する。
　したがって、引用発明１の「前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳがＨＩＧＨになると、前記ワードデコーダ１４及び前記プレートデコーダ１５のデコード信号であるグローバルワード信号及びグローバルプレート信号を、該当する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬに選択的に印加するＮＭＯＳトランジスタ３３及び３４」は、補正発明の「前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段」に相当する。
　
（３−６）引用発明１の「前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳ」は、補正発明の「前記第２のサブディコーダの出力信号」に相当する。
　また、引用発明１の「該当する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬをグランド電圧にクランプする」という構成は、補正発明の「該当する駆動ラインをプルダウンする」という構成に相当する。
　したがって、引用発明１の「前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳがＬＯＷになると、該当する前記ローカルワード線ＬＷＬ及び前記ローカルプレート線ＬＰＬをグランド電圧にクランプするＮＭＯＳトランジスタ３５及び３６」は、補正発明の「前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段」に相当する。
　
（３−７）引用発明１の「前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳを、前記ＮＭＯＳトランジスタ３３及び３４のゲート端子に選択的に伝送する」という構成は、補正発明の「前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する」という構成に相当する。
　したがって、引用発明１の「ゲート電圧ＶＤＤに応じて、前記ユニット選択回路１９から出力される前記ユニット選択信号ＵＳを、前記ＮＭＯＳトランジスタ３３及び３４のゲート端子に選択的に伝送するＮＭＯＳトランジスタ３１及び３２」と、補正発明の「前記ゲート昇圧電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段」という構成とは、「ゲート電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段」である点で一致する。
　
（３−８）引用発明１の「強誘電体半導体記憶装置」が、補正発明の「不揮発性強誘電体メモリ装置」に相当することは明らかである。
　
（３−９）以上を総合すると、補正発明と引用発明１とは、
　「それぞれ複数のメモリセルが連結された複数のビットラインと、前記メモリセルを選択する複数のワードライン及び複数のプレートラインを含む複数のサブメモリセルアレイブロックを含んで構成されたセルアレイブロック、
　前記各セルアレイブロックの前記メモリセルを選択するために対応するワードライン及びプレートラインを駆動する複数の駆動手段、及び
　前記複数の駆動手段にディコーディング信号を印加し、前記セルアレイブロックに対応するディコーダを含んでなり、
　前記ディコーダは、前記駆動手段に選択された前記ワードライン及び前記プレートラインをプルアップさせるための前記ディコーディング信号を発生する第１のサブディコーダ、及び前記駆動手段の駆動動作を制御する信号を発生する第２のサブディコーダを含み、
　前記複数の駆動手段のそれぞれは、
　前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダのディコーディング信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、
　前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段、及び
　ゲート電圧に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「セルアレイブロック」が複数設けられ、それぞれの「セルアレイブロック」に対応して、複数の「ディコーダ」が設けられているのに対して、引用発明１は、補正発明の「セルアレイブロック」に相当する「セル回路１７」が一つしか設けられていない点。
　
（相違点２）
　補正発明は、「ビットライン」が、「複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットライン」とからなる階層構造であり、「前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含」む構成となっているのに対して、引用発明１は、「ビット線ＢＬ１ないしＢＬｎ及び／ＢＬ１ないし／ＢＬｎ」が階層構造とはなっていない点。
　
（相違点３）
　補正発明は、「第２のサブディコーダ」が、「ゲート昇圧電圧」を発生する構成となっているのに対して、引用発明１は、そのような構成とはなっていない点。
　
（相違点４）
　「ゲート電圧」が、補正発明では、「ゲート昇圧電圧」であるのに対して、引用発明１では、「ゲート電位ＶＤＤ」である点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、メモリ装置において、デコーダを備えたセルアレイブロックを、一つ設ける構造とするか、複数設ける構造とするかは、当業者が適宜選択し得る設計的事項であり、デコーダを備えたセルアレイブロックを複数設ける構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例にも記載されているように、当業者における周知技術である。
　
＜周知例：特開平５−２５０８６７号公報＞
　「【０００１】
【産業上の利用分野】本発明はランダムアクセスメモリ（ＲＡＭ）、特にメモリセルアレイがデジット線方向に配列された複数のブロックから成り、それらブロックの各々にローデコーダ，カラムデコーダ及びセンスアンプを備えた集積回路構成の大容量ＲＡＭに関する。」
　「【００１４】
【実施例】本発明の第１の実施例を、図８の従来例と共通な構成要素には共通の参照番号を付けて示した図１を参照すると、本実施例は、セルアレイブロック１０ａ，１０ｂ，１０ｃおよび１０ｄに一対一対応で設けたレジスタ７０ａ，７０ｂ，７０ｃおよび７０ｄ並びにセレクタ８０ａ，８０ｂ，８０ｃおよび８０ｄを備える。また、これに伴ってコントローラ６１は、後述のとおり、図８におけるコントローラ６０とは異る機能を備える。
【００１５】ブロックデコーダ５０は、２ビットのセルアレイブロックコードＢ０〜１の供給を受け、ローデコーダ２０ａ〜２０ｄ，カラムデコーダ４０ａ〜４０ｄ及びレジスタ７０ａ〜７０ｄに出力を供給する。セルアレイブロックコードＢ０〜１は、列選択信号ＲＡＳおよび行選択信号ＣＡＳに同期してそれぞれ異なった値をとることができ、この結果により、セルアレイブロック１０ａ〜１０ｄにわたるページモードでの後述の連続動作ができる。レジスタ７０ａ〜７０ｄのうちブロックデコーダ５０により指示されたレジスタは、ワード線の指定に必要な列選択信号ＲＡＳに同期した８ビットアドレスコードＡＲＣ０〜７を保持する。このアドレスコードＡＲＣ０〜７の保持は、アクセスが他のセルアレイブロックに移っても失われることはないので、これらレジスタ７０ａ〜７０ｄはセルアレイブロック１０ａ〜１０ｄにおける最後のアクセスのアドレスコードＡＲＣ０〜７をそれぞれ記憶することになる。」
　
（４−１−２）したがって、当該周知技術に基づけば、引用発明１において、「ワードデコーダ１４、プレートデコーダ１５及びユニット選択回路１９」を備えた「セル回路１７」を複数設ける構造とすること、すなわち、補正発明のように、「セルアレイブロック」が複数設けられ、それぞれの「セルアレイブロック」に対応して、複数の「ディコーダ」が設けられている構造とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）上記（２）（２−２）（２−２−２）において検討したとおり、引用例２には次の発明（引用発明２）が記載されているものと認められる。
　「不揮発性の強誘電体メモリにおいて、ビット線を、サブビット線対ＳＢＬ、／ＳＢＬ及びメインビット線対ＢＬ、／ＢＬの階層構造とするとともに、前記サブビット線対ＳＢＬ、／ＳＢＬ上の電位を増幅して前記メインビット線対ＢＬ、／ＢＬに伝えるトランジスタＱ４２及びＱ４３を備えることにより、チップサイズが小さく安定動作が可能な不揮発性の強誘電体メモリ。」
　
　（４−２−２）引用発明１と引用発明２とは、共に強誘電体を用いたメモリセルを備えた不揮発性半導体装置、すなわち、「強誘電体半導体記憶装置」である点で、発明が属する技術分野が共通するものである。
　そして、引用発明２は、「チップサイズが小さく安定動作が可能」であることを課題とするものであるところ、チップサイズを小さくすること、すなわち集積回路の集積度を向上させることは、不揮発性半導体装置に限らず、半導体集積回路装置の技術分野における不断の課題ともいえるものである。
　さらに、安定した動作を行うことも、非常に微弱なメモリセルの信号を取り扱わなければならない半導体メモリ装置における周知の技術課題であり、実際、引用例１の００６１段落以降には、引用発明１よりも「より安定した動作を実現する」（００６４段落）ことを課題とする別の発明も記載されている。
　
（４−２−３）したがって、引用発明１及び引用発明２の両方に接した当業者であれば、引用発明１において、チップサイズをより小さくし、より安定した動作を実現するという課題を解決するために、引用発明２を組み合わせ、ビット線をメインビット線とサブビット線の階層構造とするとともに、引用発明２の「前記サブビット線対ＳＢＬ、／ＳＢＬ上の電位を増幅して前記メインビット線対ＢＬ、／ＢＬに伝えるトランジスタＱ４２及びＱ４３」に相当するものを設ける構造とすることは、当業者が容易になし得たことである。
　ここにおいて、引用発明２の「前記サブビット線対ＳＢＬ、／ＳＢＬ上の電位を増幅して前記メインビット線対ＢＬ、／ＢＬに伝えるトランジスタＱ４２及びＱ４３」が、補正発明の「前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段」に相当することは、当業者にとって明らかであるから、引用発明１において、補正発明のように、「ビットライン」が、「複数のサブビットラインと、それぞれ前記複数のサブビットラインが連結された複数のメインビットライン」とからなる階層構造であり、「前記サブビットライン上のデータの電圧により前記メインビットラインの電位をデータの電圧に設定する電流調整手段を含」む構成とすることは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）相違点３及び４について
（４−３−１）相違点３及び４は互いに関連するものであるから、まとめて検討する。
　上記（２）（２−３）（２−３−２）において検討したとおり、引用例３には、次の発明（引用発明３）が記載されているものと認められる。
　「半導体メモリにおいて、デコード信号を、トランスファトランジスタＴ５を介して、ワードラインを充電するドライブトランジスタＴ６のゲートに供給する際に、前記トランスファトランジスタＴ５のゲートに印加する電圧を高めることにより、前記ドライブトランジスタＴ６のドライブ能力を最大限に発揮させ、前記ワードラインへの充電電位のレベル低下を回避した半導体メモリ。」
　
（４−３−２）引用発明１と引用発明３とは、共に「半導体メモリ」に関するものである点で、発明が属する技術分野が共通するものである。
　そして、引用発明３は、「前記ドライブトランジスタＴ６のドライブ能力を最大限に発揮させ、前記ワードラインへの充電電位のレベル低下を回避」することを課題とするものであるところ、引用発明１も、引用例１の００５８段落の「その後、グローバルワード線ＷＬがＨＩＧＨになると、ノードＮ１の電位がグローバルワード線ＷＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線ＷＬの活性化電位よりも高い電位にまでブーストされる。従って、ＮＭＯＳトランジスタ３３に充分高いゲート電位が設定されることになり、ローカルワード線ＬＷＬは、グローバルワード線ＷＬの活性化電位と同電位に活性化される。」という記載、及び００５９段落の「またグローバルプレート線ＰＬがＨＩＧＨになると、ノードＮ２の電位がグローバルプレート線ＰＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルプレート線ＰＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線ＰＬの活性化電位よりも高い電位にまでブーストされる。従ってＮＭＯＳトランジスタ３４に充分高いゲート電位が設定されることになり、ローカルプレート線ＬＰＬは、グローバルプレート線ＰＬの活性化電位と同電位に活性化される。」という記載等から明らかなように、ＭＯＳＦＥＴによるいわゆるブートストラップを利用して、「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」の充電電位を十分なものとする構成、換言すれば、当該「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」への充電電位のレベル低下を回避する構成となっているから、引用発明１と引用発明３とは、メモリセルに接続されているラインへの充電電位のレベル低下を回避するという共通の課題を有しているものと認められる。
　さらに、引用例１の００６１段落以降には、「より強固なチャネルをＮＭＯＳトランジスタ３３及び３４に形成して、より安定した動作を実現する」（００６４段落）こと、すなわち、「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」への充電電位のレベル低下を更に回避することにより、引用発明１よりも「より安定した動作を実現する」ことを課題とする別の発明も記載されている。
　
（４−３−３）したがって、引用発明１及び引用発明３の両方に接した当業者であれば、引用発明１において、「ローカルワード線ＬＷＬ」及び「ローカルプレート線ＬＰＬ」への充電電位のレベル低下を更に回避することにより、より安定した動作を実現するという課題を解決するために、引用発明３を組み合わせ、各「ユニットスイッチ回路３０」の「ＮＭＯＳトランジスタ３３及び３４」のゲートに印加する電圧を高める構成とすること、すなわち、相違点４に係る補正発明の構成のように、「ゲート電圧」を「ゲート昇圧電圧」とすることは、当業者が容易になし得たことである。
　
（４−３−４）そして、引用発明１において、「ゲート電圧」を「ゲート昇圧電圧」とするためには、当該「ゲート昇圧電圧」をどこかで発生させ、補正発明の「駆動手段」に相当する「ユニットスイッチ回路３０」に供給する必要があることは当然であるところ、引用発明１においては、「ユニットスイッチ回路３０」に、「ワードデコーダ１４」、「プレートデコーダ１５」及び「ユニット選択回路１９」の各回路が接続されているのであるから、「ゲート昇圧電圧」をこれらの各回路のいずれかにより発生させるようにすることは、当業者が適宜なし得たことであり、一例として、当該「ゲート昇圧電圧」を、補正発明の「第２のサブディコーダ」に相当する「ユニット選択回路１９」により発生させるようにすること、すなわち、相違点３に係る補正発明の構成のように、「第２のサブディコーダ」が、「ゲート昇圧電圧」を発生する構成とすることは、当業者が適宜なし得たことである。
　
　したがって、相違点３及び４は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）相違点についての判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明１との相違点は、周知技術を勘案しつつ、引用発明２及び３を組み合わせることにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明１〜３に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年９月２７日に提出された手続補正書による補正は上記のとおり却下され、同年４月１２日に提出された手続補正書による補正は原審において却下されているので、本願の請求項１〜１１に係る発明は、平成２１年１０月１日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に補正前の請求項１として記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２８３５８３号公報（引用例１）、特開２０００−２２０１０号公報（引用例２）及び特開平１−９４５９１号公報（引用例３）には、各々上記第２．４．（２）（２−１）、第２．４．（２）（２−２）及び第２．４．（２）（２−３）に記載したとおりの事項及び発明（引用発明１、引用発明２及び引用発明３）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明１〜３に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明１〜３に基づいて当業者が容易に発明をすることができたものである。　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。