【事件の表示】
　特願２００１−１４４８９０「短いループスルー方式のメモリシステム構成を有するメモリモジュール」拒絶査定不服審判事件〔平成１４年　１月２５日出願公開、特開２００２−　２３９００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年５月１５日（パリ条約に基づく優先権主張　２０００年６月９日　大韓民国）の出願であって、平成２１年４月１５日付けで拒絶査定がなされ、これに対して平成２１年８月２１日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。
　　
　　
第２．平成２１年８月２１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２１年８月２１日付けの手続補正（以下、「本件補正」という。）を却下する。
　　
［理由］
１．補正内容
　本件補正は、補正前の特許請求の範囲（平成２０年５月２７日付けで補正）の請求項１：
「【請求項１】
　複数のメモリ装置がマウントされるメモリモジュールにおいて、
　前記メモリモジュールの前面の一辺及び後面の一辺に位置しシステムボード上のコネクタと連結するためのタップと、
　前記メモリモジュールの相異なる二つの信号層を連結するための複数のビアと、
　前記タップと前記ビアとを接続し、当該各ビアを通じて前記前面のタップから前記後面のタップまで拡張される複数のデータバスとを具備し、
　前記前面の各データバスには少なくとも一つのメモリ装置が連結されるとともに、
　前記メモリモジュールは、
　前記ビア中の一つを通じて前記前面のタップから前記後面のタップまで拡張される制御及びアドレスバスと、
　前記制御及びアドレスバスの所定の地点から分岐され、前記メモリ装置に共通連結される制御及びアドレススタブとを具備することを特徴とするメモリモジュール。」を、
　　　　　　　　
「【請求項１】
　複数のメモリ装置がマウントされるメモリモジュールにおいて、
　前記メモリモジュールの前面
下辺
下辺
横方向に
（５８）
　前記メモリモジュールの相異なる二つの信号層を連結するための複数のビア
（５６）
　前記
横方向の
から前後面で垂直方向に延在して
に
短いループスルー式の
（５７）
　前記前面の各データバスには少なくとも一つのメモリ装置
（５５）
ループスルー式に
　前記メモリモジュールは、
　前記ビア中の一つを通じて前記前面のタップから前記後面のタップまで拡張される制御及びアドレスバス
（５２）
　前記制御及びアドレスバスの所定の地点から分岐され、前記メモリ装置に共通連結される制御及びアドレススタブ
（５４）
更に
し、
　
前記制御及びアドレススタブ（５４）は前記タップが形成される前記メモリモジュールの一辺の方向（横方向）と同じ方向に形成され、前記制御及びアドレスバス（５２）は前記タップが形成される前記メモリモジュールの一辺の方向と垂直方向に形成され、
　
前記分岐点に前記制御及びアドレススタブを駆動するためのバッファやレジスターを具備す
　　　
と補正することを含むものである。なお、下線は、平成２１年８月２１日付けの手続補正書において、審判請求人が付したものである。
　　
　すなわち、本件補正は、請求項１において、
  　　　
ａ．「前記メモリモジュールの前面の一辺及び後面の一辺に位置し」を「前記メモリモジュールの前面
下辺
下辺
横方向に
　　　　
ｂ．「タップ」を「タップ
（５８）
　　　
ｃ．「複数のビア」を「複数のビア
（５６）
　　　　　
ｄ．「前記タップと前記ビアとを接続し、」を「前記
横方向の
から前後面で垂直方向に延在して
に
　　　　　　　　　　　
ｅ．「複数のデータバス」を「複数の
短いループスルー式の
（５７）
　　　　　　　　　　　　　
ｆ．「少なくとも一つのメモリ装置が連結される」を「少なくとも一つのメモリ装置
（５５）
ループスルー式に
　　　　　　　　　　　　　　
ｇ．「制御及びアドレスバス」を「制御及びアドレスバス
（５２）
　　　　　　　　　　　　　　
ｈ．「制御及びアドレススタブとを具備する」を「制御及びアドレススタブ
（５４）
更に
し、
　　　　　　　　　　　　　　　　　　　　　　
ｉ．「
前記制御及びアドレススタブ（５４）は前記タップが形成される前記メモリモジュールの一辺の方向（横方向）と同じ方向に形成され、前記制御及びアドレスバス（５２）は前記タップが形成される前記メモリモジュールの一辺の方向と垂直方向に形成され、
　　　　　　　　　　　　　　　　
ｊ．「
前記分岐点に前記制御及びアドレススタブを駆動するためのバッファやレジスターを具備す
　　　　
　　　　
２．補正の目的　　　　
　上記補正事項ａ．は、発明特定事項である「前面の一辺」を「前面
下辺
下辺
横方向
　上記補正事項ｂ．は、発明の詳細な説明の記載との対応を分かり易くするために、「タップ」に参照番号を付したものであり、技術内容に変化はない。　　
　上記補正事項ｃ．は、発明の詳細な説明の記載との対応を分かり易くするために、「ビア」に参照番号を付したものであり、技術内容に変化はない。　
　　　　
　上記補正事項ｄ．は、発明特定事項であるタップの位置する方向を、「
横方向
前後面
延在
垂直方向
　　　　
　上記補正事項ｅ．は、発明特定事項であるデータバスを「
短いループスルー式の
　　　　　
　上記補正事項ｆ．は、発明の詳細な説明の記載との対応を分かり易くするために、「メモリ装置」に参照番号を付すとともに、発明特定事項であるメモリ装置の連結方式を、「
ループスルー式
　　　　　　　　　　　　　
　上記補正事項ｇ．は、発明の詳細な説明の記載との対応を分かり易くするために、「制御及びアドレスバス」に参照番号を付したものであり、技術内容に変化はない。　
　　　　　　　　　　　　　
　上記補正事項ｈ．は、発明の詳細な説明の記載との対応を分かり易くするために、「制御及びアドレススタブ」に参照番号を付したものであり、技術内容に変化はない。　
　　　　　　　　
　上記補正事項ｉ．は、発明特定事項である制御及びアドレススタブの形成方向を「
前記タップが形成される前記メモリモジュールの一辺の方向（横方向）と同じ方向
前記タップが形成される前記メモリモジュールの一辺の方向と垂直方向
　　　　　　　
　上記補正事項ｊ．は、制御及びアドレススタブが制御及びアドレスバスから分岐する点に、バッファやレジスターを具備することを述べたものであるが、たとえば、特開平１０−２４２４１２号公報の従来のメモリモジュールについて説明している段落番号【００２０】に「これに対して、図１３に示すメモリモジュールにおいては、ＤＲＡＭ２１、２２とバッファ２７との間のアドレス信号伝送路及びコントロール信号伝送路を１層の配線２０で構成し、分岐路を設けないようにしているので、信号波形の良好な信号伝送を行うことができる。」と記載されているように、複数のメモリＤＲＡＭ２１、２２に、アドレス信号及びコントロール信号を供給する際には、単一のバッファ回路で分岐させて供給することは、周知の事項であるから、上記補正事項ｊ．は、メモリモジュールにおいて周知の事項を記載したものに過ぎない。
　　　　　　　　　　　　　　
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　　　
　　　
３．引用発明
　原査定の拒絶の理由に引用された刊行物１（特開平１１−２５１５３９号公報）には、図面とともに、以下の事項が記載されている。
　　　　　　　　　　　　　　　
（ａ）段落番号【００２８】−【００３０】
「【００２８】
【発明の実施の形態】実施の形態１．　図１は、本発明の実施の形態１に係るメモリモジュール１ａの構成を示す正面図である。プリント配線板２上に複数（この例では４個）のメモリＩＣ３が実装されている。プリント配線板２の表面上に実装されたメモリＩＣ３の有するピンＤＱ0〜ＤＱnは、データ信号の入出力を行うためのデータピンである。本実施の形態１に係るメモリモジュール１ａにおいては、従来のメモリモジュール１０１とは異なり、データピンＤＱ0〜ＤＱnの並ぶ方向がコネクタ端子４の並ぶ方向と平行している。データ信号は各メモリＩＣ３の有するデータピンＤＱtごとに個別に入出力される。従って、図１に示すようにプリント配線板２上に４個のメモリＩＣ３が実装され、各メモリＩＣ３がそれぞれ８本のデータピンを備える場合は、メモリモジュール１ａの備える複数のコネクタ端子４のうち３２個（４個×８本）のコネクタ端子は、データ信号用のコネクタ端子４ａとして機能することとなる。そして、コネクタ端子４ａとデータピンＤＱ0〜ＤＱnとは、プリント配線板２上に設けられた配線５ａによってそれぞれ互いに接続される。なお、図１においては簡略化のため、紙面上端にあるメモリＩＣ３の備えるデータピンＤＱ0〜ＤＱnとコネクタ端子４ａとの接続のみを代表的に示した。
【００２９】一方、メモリＩＣ１０３の有するピンＡ0〜Ａkは、アドレス／コマンド信号をメモリＩＣ３に入力するためのアドレス／コマンドピンである。本実施の形態１に係るメモリモジュール１ａにおいては、アドレス／コマンドピンＡ0〜Ａkの並ぶ方向もコネクタ端子４の並ぶ方向と平行している。上述したデータ信号の入出力の場合とは異なり、アドレス／コマンド信号は、各メモリＩＣ３のアドレス／コマンドピンＡsに対して共通に入力される。従って、図１に示すように各メモリＩＣ３がそれぞれ８本のアドレス／コマンドピンを備える場合は、メモリモジュール１ａの備える複数のコネクタ端子４のうち８個のコネクタ端子は、アドレス／コマンド信号用のコネクタ端子４ｂとして機能することとなる。
【００３０】コネクタ端子４ｂには、プリント配線板２上に設けられた配線５ｂの一端がそれぞれ接続される。また、配線５ｂの他端は、プリント配線板２上に実装されたバッファＩＣ６の有する入力ピン８ａにそれぞれ接続される。一方、バッファＩＣ６の有する出力ピン８ｂは、配線５ｃを介してバス７に接続される。また、バス７は、配線５ｄを介してアドレス／コマンドピンＡ0〜Ａkにそれぞれ接続される。これにより、外部からコネクタ端子４ｂに入力されたアドレス／コマンド信号は、配線５ｂ、バッファＩＣ６、配線５ｃ、バス７、及び配線５ｄをこの順に介して、メモリＩＣ３に入力される。即ち、アドレス／コマンド信号は、バッファＩＣ６を介して各メモリＩＣ３にそれぞれ再分配されることとなる。ここで、配線５ｃ，５ｄ及びバス７はいずれもプリント配線板２上に設けられている。」
　　　　　　　　　　　　　　　　　　　　　
（ｂ）段落番号【００３１】−【００３３】
「【００３１】図２は、複数のメモリモジュール１ａによって構成されるシステムの全体構成を概略的に示す側面図である。マザーボード９の主面上に信号線１１が設けられており、信号線１１の一端は同じくマザーボード９の主面上に配置されたコントローラ１０に接続されている。また、信号線１１の他端はマザーボード９の主面上に設けられた終端抵抗１２に接続されている。そして、終端抵抗１２は終端電位を与える電源１３に接続されている。さらに、マザーボード９の主面上には、信号線１１の延在する方向に一定間隔で並ぶ複数のコネクタ１４が設けられている。
【００３２】コネクタ１４は、コネクタ内に差し込まれたメモリモジュール１ａを物理的に支持する機能を有する。各コネクタ１４内にメモリモジュール１ａが差し込まれることにより、複数のメモリモジュール１ａが信号線１１の延在する方向に一定間隔ｄで配置される格好となる。このとき、信号線１１はマザーボード９の主面の全面に渡り延在しているため、図２に示すようにメモリモジュール１ａが差し込まれないコネクタ１４が存在していてもよい。
【００３３】また、コネクタ１４は、メモリモジュール１ａの備えるコネクタ端子４（図２には表れていない）と信号線１１とを電気的に接続する機能をも有する。従って、コントローラ１０から出力されるデータ信号及びアドレス／コマンド信号は、信号線１１及びコネクタ１４を介して各メモリモジュール１ａに伝達されることとなる。」
　　　　　　　　　　　　　　　　　　　　　　　
（ｃ）段落番号【００３９】−【００４３】
「【００３９】実施の形態２．図４は、本発明の実施の形態２に係るメモリモジュール１ｂの断面構造を、コネクタ１４に差し込まれた状態で示す断面図である。プリント配線板２の表面に設けられたコネクタ端子４ａに対応する導電性のコネクタ端子４ｃを、プリント配線板２の裏面に設ける。また、プリント配線板２の表面のうちコネクタ端子４ａが形成されている箇所と、プリント配線板２の裏面のうちコネクタ端子４ｃが形成されている箇所とを選択的に貫通するスルーホール１６を形成し、その内部を導体によって充填する。これにより、コネクタ端子４ａとコネクタ端子４ｃとは、スルーホール１６の内部に充填された導体によって互いに電気的に接続されることとなる。
【００４０】マザーボード９の主面上には、コネクタ１４部分において分離された信号線１１ａ，１１ｂが設けられている。コネクタ端子４ａと信号線１１ａとは導電性のコネクタピン１５ａによって電気的に接続され、コネクタ端子４ｃと信号線１１ｂとは導電性のコネクタピン１５ｃによって電気的に接続される。
【００４１】なお、以上の説明ではメモリＩＣ３がプリント配線板２の表面のみに実装される場合について述べたが、表面とともに裏面にメモリＩＣ３が実装される場合であっても本実施の形態２に係る発明を同様に適用することができる。図５は、プリント配線板２の表面及び裏面にメモリＩＣ３が実装されたメモリモジュール１ｃの断面構造を、コネクタ１４に差し込まれた状態で示す断面図である。プリント配線板２の裏面上に実装されたメモリＩＣ３の有するデータピンＤＱtは、配線５ａを介してコネクタ端子４ｃに接続される。
【００４２】このように本実施の形態２に係るメモリモジュール１ｂ，１ｃによれば、プリント配線板２の表面と裏面とを選択的に貫通するスルーホール１６の内部に充填された導体によってコネクタ端子４ａ，４ｃを互いに電気的に接続する。そして、当該スルーホール１６を有するメモリモジュール１ｂ，１ｃをコネクタ１４内に差し込むことによって、コネクタ１４部分において分離されている信号線１１ａ，１１ｂを互いに電気的に接続する。このような構成とすることにより、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、上記実施の形態１における信号線１１の一部とみなすことができる。従って、この場合に信号線１１ａ，１１ｂに対するスタブ配線となるのは、プリント配線板２上に設けられた配線５ａのみとなる。」
【００４３】従来のメモリモジュール１０１におけるスタブ容量ＣS0は、ＣS0＝Ｃｃ＋ＣLF＋ＣINであったのに対し、本実施の形態２に係るメモリモジュール１ｂにおけるスタブ容量ＣS1は、ＣS1＝ＣTH＋ＣLF＋ＣINとなる。ここで、ＣTHはスルーホール１６の容量である。従って、この場合の信号線１１ａ，１１ｂの特性インピーダンスＺ2は、以下の式３で表される。」
　　　　　　　　　　　　　　
（ｄ）段落番号【００４５】
「【００４５】式３と式２とを比較した場合、一般にＣｃ≫ＣTHであるため、Ｚ2≫Ｚ1の関係が成り立つ。即ち、本実施の形態２に係るメモリモジュール１ｂによれば、従来のメモリモジュール１０１と比較してスタブ容量を大幅に低減することができ、信号線１１ａ，１１ｂの特性インピーダンスを大きくすることができる。従って、マザーボード９の主面上に設けられる終端抵抗１２の抵抗値も大きく設定することができ、上記実施の形態１に係るメモリモジュール１ａを使用する場合と比較しても、さらなる低消費電力化を図ることができる。」
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　
（ｅ）段落番号【００５２】
「【００５２】従って、データ信号及びアドレス／コマンド信号は、信号線１１ａからコネクタピン１５ａ、コネクタ端子２１ａ、スルーホール２２内に充填された導体、コネクタ端子２１ｂ、及びコネクタピン１５ｃをこの順に介して、信号線１１ｂに伝達されることとなる。」
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　
（ｆ）図１から、コネクタ端子４はメモリモジュール１ａの下辺に横方向に位置していることが、見て取れる。
　図１から、バス７は、配線５ｃとの接続点で左右に分岐され、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と同じ方向に形成されていることが、見て取れる。　　　　
　図１から、配線５ａ、５ｂ、５ｃは、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と垂直方向（上下方向）に形成されていることが、見て取れる。
　　　　　　　　　　　　　　　　　　　　　　　　　　
　したがって、刊行物１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
　　　　　　　　　　　　　　　　　　　
「プリント配線板２の表面とともに裏面にメモリＩＣ３が実装されるメモリモジュール１ａであって、　　
　マザーボード９の主面上に信号線１１が設けられており、信号線１１の一端は同じくマザーボード９の主面上に配置されたコントローラ１０に接続されており、信号線１１の他端はマザーボード９の主面上に設けられた終端抵抗１２に接続されており、そして、終端抵抗１２は終端電位を与える電源１３に接続されており、さらに、マザーボード９の主面上には、信号線１１の延在する方向に一定間隔で並ぶ複数のコネクタ１４が設けられていて、該コネクタ１４は、コネクタ内に差し込まれたメモリモジュール１ａを物理的に支持する機能を有しており、
　コネクタ端子４はメモリモジュール１ａの下辺に横方向に位置しており、
　プリント配線板２上に４個のメモリＩＣ３が実装され、各メモリＩＣ３がそれぞれ８本のデータピンを備える場合は、メモリモジュール１ａの備える複数のコネクタ端子４のうち３２個（４個×８本）のコネクタ端子は、データ信号用のコネクタ端子４ａとして機能することとなり、そして、コネクタ端子４ａとデータピンＤＱ0〜ＤＱnとは、プリント配線板２上に設けられた配線５ａによってそれぞれ互いに接続され、
　プリント配線板２の表面に設けられたコネクタ端子４ａに対応する導電性のコネクタ端子４ｃを、プリント配線板２の裏面に設け、また、プリント配線板２の表面のうちコネクタ端子４ａが形成されている箇所と、プリント配線板２の裏面のうちコネクタ端子４ｃが形成されている箇所とを選択的に貫通するスルーホール１６を形成し、その内部を導体によって充填し、これにより、コネクタ端子４ａとコネクタ端子４ｃとは、スルーホール１６の内部に充填された導体によって互いに電気的に接続されることとなり、
　プリント配線板２の裏面上に実装されたメモリＩＣ３の有するデータピンＤＱtは、配線５ａを介してコネクタ端子４ｃに接続され、
　このような構成とすることにより、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、信号線１１の一部とみなすことができ、従って、この場合に信号線１１ａ，１１ｂに対するスタブ配線となるのは、プリント配線板２上に設けられた配線５ａのみとなり、
　データ信号及びアドレス／コマンド信号は、信号線１１ａからコネクタピン１５ａ、コネクタ端子２１ａ、スルーホール２２内に充填された導体、コネクタ端子２１ｂ、及びコネクタピン１５ｃをこの順に介して、信号線１１ｂに伝達されることとなり、
　各メモリＩＣ３がそれぞれ８本のアドレス／コマンドピンを備える場合は、メモリモジュール１ａの備える複数のコネクタ端子４のうち８個のコネクタ端子は、アドレス／コマンド信号用のコネクタ端子４ｂとして機能することとなり、コネクタ端子４ｂには、プリント配線板２上に設けられた配線５ｂの一端がそれぞれ接続され、また、配線５ｂの他端は、プリント配線板２上に実装されたバッファＩＣ６の有する入力ピン８ａにそれぞれ接続され、一方、バッファＩＣ６の有する出力ピン８ｂは、配線５ｃを介してバス７に接続され、バス７は、配線５ｃとの接続点で左右に分岐され、また、バス７は、配線５ｄを介してアドレス／コマンドピンＡ0〜Ａkにそれぞれ接続され、これにより、外部からコネクタ端子４ｂに入力されたアドレス／コマンド信号は、配線５ｂ、バッファＩＣ６、配線５ｃ、バス７、及び配線５ｄをこの順に介して、メモリＩＣ３に入力され、
　バス７は、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と同じ方向に形成されており、また、配線５ｂ、５ｃは、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と垂直方向（上下方向）に形成されている　　
　メモリモジュール１ａ。」
　　　　　
　　　　　
４．本願補正発明と引用発明の一致点・相違点
　　　　
　引用発明では、プリント配線板２上に４個のメモリＩＣ３が実装されるから、引用発明の「メモリＩＣ３」が、本願補正発明の「メモリ装置」に相当し、引用発明の「メモリモジュール１ａ」が、本願補正発明の「複数のメモリ装置がマウントされるメモリモジュール」に相当する。
　引用発明のメモリモジュール１ａの表面下辺にはコネクタ端子４ａが存在し、裏面下辺にはコネクタ端子４ｃが存在し、コネクタ端子４はメモリモジュール１ａの下辺に横方向に位置しており、マザーボード９の主面上のコネクタ１４は、コネクタ内に差し込まれたメモリモジュール１ａを物理的に支持する機能を有しているから、引用発明のマザーボード９の主面上のコネクタ１４が、本願補正発明の「システムボード上のコネクタ」に相当し、引用発明のメモリモジュール１ａのコネクタ端子４ａ及びコネクタ端子４ｃが、本願補正発明の「前記メモリモジュールの前面下辺の一辺及び後面下辺の一辺に横方向に位置しシステムボード上のコネクタと連結するためのタップ（５８）」に相当する。
　　　　　　　　　　　　　　
　引用発明では、コネクタ端子４ａとコネクタ端子４ｃとは、スルーホール１６の内部に充填された導体によって互いに電気的に接続されるから、引用発明のスルーホール１６が、本願補正発明の「前記メモリモジュールの相異なる二つの信号層を連結するための複数のビア（５６）」に相当する。
　　　　　　　　　　　　　　　　　　　　
　引用発明では、データ信号用のコネクタ端子４ａは、データピンＤＱ0〜ＤＱnと、プリント配線板２上に設けられた配線５ａによってそれぞれ互いに接続され、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、信号線１１の一部とみなすことができるから、データピンＤＱ0〜ＤＱnに電気的に接続されている、配線５ａ、コネクタ端子４ａ，４ｃ、スルーホール１６内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂによってデータバスが形成されているといえる。
　したがって、引用発明のデータピンＤＱ0〜ＤＱnに電気的に接続されている、配線５ａ、コネクタ端子４ａ，４ｃ、スルーホール１６内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂによって形成されるデータバスは、本願補正発明のデータバス（５７）と、「前記横方向のタップから前後面で垂直方向に延在して前記ビアに接続し、当該各ビアを通じて前記前面のタップから前記後面のタップまで拡張される複数のデータバス」である点で一致している。
　また、引用発明の上記データバスは、本願補正発明の前面の各データバスと、「少なくとも一つのメモリ装置（５５）が連結される」点で一致している。
　　　　　　　　　　　　　　　　　
　引用発明では、データ信号だけでなく、アドレス／コマンド信号も、信号線１１ａからコネクタピン１５ａ、コネクタ端子２１ａ、スルーホール２２内に充填された導体、コネクタ端子２１ｂ、及びコネクタピン１５ｃをこの順に介して、信号線１１ｂに伝達される。
　したがって、引用発明のアドレス／コマンド信号用のコネクタ端子４ｂに電気的に接続された、配線５ｂ、コネクタ端子２１ａ，２１ｂ、スルーホール２２内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂによって制御及びアドレスバスが形成されているといえる。
　よって、引用発明のアドレス／コマンド信号用のコネクタ端子４ｂに電気的に接続された、配線５ｂ、コネクタ端子２１ａ，２１ｂ、スルーホール２２内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂによって形成される制御及びアドレスバスは、本願補正発明の「前記ビア中の一つを通じて前記前面のタップから前記後面のタップまで拡張される制御及びアドレスバス（５２）」に相当する。
　　　　　　　　　　　　　　　　　　
　引用発明では、アドレス／コマンド信号用のコネクタ端子４ｂに配線５ｂによって接続されたバッファＩＣ６の出力ピン８ｂは、配線５ｃを介してバス７に接続されている。そして、バス７は、配線５ｃとの接続点で左右に分岐されている。
　したがって、引用発明のバス７が、本願補正発明の「前記制御及びアドレスバスの所定の地点から分岐され、前記メモリ装置に共通連結される制御及びアドレススタブ（５４）」に相当する。
　　　　　　　　　　
　引用発明では、バス７は、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と同じ方向に形成されている。したがって、引用発明のバス７は、本願補正発明の制御及びアドレススタブ（５４）と、「前記タップが形成される前記メモリモジュールの一辺の方向（横方向）と同じ方向に形成され」ている点で一致している。
　　　　　　　　　　　　　　
　引用発明では、アドレス／コマンド信号用のコネクタ端子４ｂに電気的に接続された、配線５ｂ、コネクタ端子２１ａ，２１ｂ、スルーホール２２内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂは、コネクタ端子４が形成されるメモリモジュール１ａの一辺の方向（横方向）と垂直方向（上下方向）に形成されているから、引用発明の上記制御及びアドレスバスは、本願補正発明の制御及びアドレスバス（５２）と、「前記タップが形成される前記メモリモジュールの一辺の方向と垂直方向に形成され」ている点で一致している。
　　　　　　　　
　　　　　　　
　したがって、本願補正発明と引用発明の一致点・相違点は、次のとおりである。
　　　　　　
［一致点］
「複数のメモリ装置がマウントされるメモリモジュールにおいて、
　前記メモリモジュールの前面下辺の一辺及び後面下辺の一辺に横方向に位置しシステムボード上のコネクタと連結するためのタップ（５８）と、
　前記メモリモジュールの相異なる二つの信号層を連結するための複数のビア（５６）と、
　前記横方向のタップから前後面で垂直方向に延在して前記ビアに接続し、当該各ビアを通じて前記前面のタップから前記後面のタップまで拡張される複数のデータバス（５７）とを具備し、
　前記前面の各データバスには少なくとも一つのメモリ装置（５５）が連結されるとともに、
　前記メモリモジュールは、
　前記ビア中の一つを通じて前記前面のタップから前記後面のタップまで拡張される制御及びアドレスバス（５２）と、
　前記制御及びアドレスバスの所定の地点から分岐され、前記メモリ装置に共通連結される制御及びアドレススタブ（５４）とを更に具備し、
　前記制御及びアドレススタブ（５４）は前記タップが形成される前記メモリモジュールの一辺の方向（横方向）と同じ方向に形成され、前記制御及びアドレスバス（５２）は前記タップが形成される前記メモリモジュールの一辺の方向と垂直方向に形成される、
　ことを特徴とするメモリモジュール。」である点。　
　　　　　　
［相違点１］
　本願補正発明は、短いループスルー式のデータバス（５７）を具備するのに対し、引用発明のデータピンＤＱ0〜ＤＱnに電気的に接続されている、配線５ａ、コネクタ端子４ａ，４ｃ、スルーホール１６内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂで形成されるデータバスは、スタブ配線５ａを有する点。
　　　　　　　　　
［相違点２］
　本願補正発明では、前面の各データバスにメモリ装置（５５）がループスルー式に連結されるのに対して、引用発明では、表面のスタブ配線５ａにメモリＩＣ３が接続される点。
　　　　　　　　　　　　
［相違点３］
　本願補正発明では、分岐点に前記制御及びアドレススタブを駆動するためのバッファやレジスターを具備するのに対して、引用発明では、分岐点とバッファＩＣ６が配線５ｃで接続されている点。
　　　　　
　　　
５．相違点についての検討
　　　　
［相違点１および相違点２について］
　刊行物１の段落番号【００１２】に従来技術について「一方、コネクタ１１４及びモジュール１０１を考慮した場合は、コネクタピン１１５ａや配線１０５ａは信号線１１１から分岐するスタブ配線になる。」と記載し、段落番号【００４２】に引用発明について「このような構成とすることにより、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、上記実施の形態１における信号線１１の一部とみなすことができる。従って、この場合に信号線１１ａ，１１ｂに対するスタブ配線となるのは、プリント配線板２上に設けられた配線５ａのみとなる。」と記載している。つまり、引用発明は、スタブ配線部分を従来よりも少なくすることにより、スタブ容量を小さくし、そのことにより信号線１１ａ、１１ｂの特性インピーダンスを大きくし、以て終端抵抗の抵抗値を大きくしている。
　したがって、引用発明において、更にスタブ配線部分を少なくすることは自然な流れであり、また引用発明においてスルーホールにより表面と裏面を接続する上下方向の位置をデータピンＤＱtに近付ければ、スタブ配線部分が更に少なくなることは自明である。
　よって、引用発明において、スルーホールにより表面と裏面を接続する上下方向の位置をデータピンＤＱtに近付けることにより、実質的にタブ配線部分をゼロにすることは、容易に想到できたことである。ここで、タブ配線部分を実質的にゼロにするということは、データピンＤＱ0〜ＤＱnに電気的に接続されている、配線５ａ、コネクタ端子４ａ，４ｃ、スルーホール１６内に充填された導体、コネクタピン１５ａ，１５ｃ、及び信号線１１ａ，１１ｂで形成されるデータバスをループスルー式とするということを意味する。また、メモリモジュールに対して横方向のデータバスと比べれば、引用発明の垂直方向のデータバスは、相対的に短いデータバスであるといえる。
　　　　　　　　　　　　　　　　　　　
［相違点３について］
　上記「２．補正の目的」で、補正事項ｊ．に関して記述したように、複数のメモリＤＲＡＭ２１、２２に、アドレス信号及びコントロール信号を供給する際には、単一のバッファ回路で分岐させて供給することは、周知の事項である。したがって、相違点２は、メモリモジュールにおいて周知の事項を記載したものに過ぎない。
　　　　　　　　　
　そして、本願補正発明の作用効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　　　　　
　　　　　
６．むすび
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　　　
　　　
第３．本願発明について
　平成２１年８月２１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年５月２７日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定されるものである。
　　　
１．刊行物及び引用発明　　　
　原査定の拒絶の理由に引用された刊行物、及び引用発明は、前記「第２．３．」に記載したとおりである。　
　　　　　
　　　　　
２．対比・判断
　本願発明は、前記「第２．」で検討した本願補正発明から補正事項ａ．〜ｊ．の構成を省いたものである。
　そして、補正事項ｊ．は、上記相違点３に対応するものであり、上記「第２．」においては、相違点３を解消するために周知事項を引用している。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「第２．５．」に記載したとおり、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。　
　　　
　　　
３．むすび
　以上のとおり、本願の請求項１に係る発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願のその余の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。