【事件の表示】
　平成１１年特許願第２９４６１５号「ダイナミック型ＲＡＭと半導体装置」拒絶査定不服審判事件〔平成１３年　４月２７日出願公開、特開２００１−１１８９９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年１０月１５日の出願であって、平成２１年５月２８日付けの拒絶理由通知に対して、同年７月３１日付けで手続補正書及び意見書が提出されたが、平成２２年１月１２日付けで拒絶査定がされ、これに対し、同年４月１３日付けで審判請求がされるとともに手続補正書が提出され、当審より平成２３年９月２０日付けで行った審尋に対し、同年１１月２５日付けで回答書が提出されたものである。
　
　
第２．平成２２年４月１３日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲については、以下のとおりである。
　
〈補正事項ａ〉
　補正前の請求項１の「センスアンプ列とを備え、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、前記共通電極が形成される配線層と同一の配線層に形成された接続部によって接続する」を、補正後の請求項１の「センスアンプ列と、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部とを備える」と補正する。
　
〈補正事項ｂ〉
　補正前の請求項９の「かつ両者をセンスアンプ列を挟んで相互に接続する接続部」を、補正後の請求項９の「かつ両者をセンスアンプ列を挟んで前記第１電極と前記第２電極とを前記同一の層以外を介することなく相互に接続する接続部」と補正する。
　
〈補正事項ｃ〉
　補正前の請求項１０の「上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された導電層に結合される」を、補正後の請求項１０の「上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置され、前記第１メモリマットと前記第２メモリマットとに配置された導電層を他の導電層を介することなく接続するセンスアンプ上に配置された導電層とを備える」と補正する。
　
〈補正事項ｄ〉
　補正前の請求項１１の「上記第１導電層と上記第２導電層とは、上記第１導電層及び上記第２導電層と同一材料で形成され且つ上記複数のセンスアンプの上に配置された接続部により結合される」を、補正後の請求項１１の「上記第１導電層と上記第２導電層とは、同一の配線層によって形成され且つ上記複数のセンスアンプの上に配置され上記第１導電層と上記第２導電層とを前記同一の配線層以外の層を介することなく結合する接続部を備える」と補正する。
　
〈補正事項ｅ〉
　請求項１５を削除する。
　
２．補正目的の適否
　補正事項ａ〜ｄの本件補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものと認められる。
　そこで、補正事項ａ〜ｄの本件補正の補正目的の適否について、以下に検討する。
　
（１）補正事項ａについて
　補正事項ａの本件補正は、補正前の請求項１の「共通電極を、前記共通電極が形成される配線層と同一の配線層に形成された接続部によって接続する」を、補正後の請求項１の「共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部」とする補正であり、補正前の請求項１に係る発明特定事項である「共通電極」が「他の配線層を介することなく接続する」ものであることを限定的に減縮したものであるから、本件補正は、特許請求の範囲の減縮を目的とする補正に該当する。
　
（２）補正事項ｂについて
　補正事項ｂの本件補正は、補正前の請求項９の「相互に接続する接続部」を、補正後の請求項９の「前記第１電極と前記第２電極とを前記同一の層以外を介することなく相互に接続する接続部」とする補正であり、補正前の請求項９に係る発明特定事項である「相互に接続する接続部」が「前記第１電極と前記第２電極とを前記同一の層以外を介することなく」相互に接続するものであることを限定的に減縮したものであるから、本件補正は、特許請求の範囲の減縮を目的とする補正に該当する。
　
（３）補正事項ｃについて
　補正事項ｃの本件補正は、補正前の請求項１０の「上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された導電層に結合される」を、補正後の請求項１０の「上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置され、前記第１メモリマットと前記第２メモリマットとに配置された導電層を他の導電層を介することなく接続するセンスアンプ上に配置された導電層とを備える」とする補正であり、補正前の請求項１０に係る発明特定事項である「導電層」が「前記第１メモリマットと前記第２メモリマットとに配置された導電層を他の導電層を介することなく接続するセンスアンプ上に配置された」ものであることを限定的に減縮したものであるから、本件補正は、特許請求の範囲の減縮を目的とする補正に該当する。
　
（４）補正事項ｄについて
　補正事項ｄの本件補正は、補正前の請求項１１の「上記第１導電層と上記第２導電層とは、上記第１導電層及び上記第２導電層と同一材料で形成され且つ上記複数のセンスアンプの上に配置された接続部により結合される」を、補正後の請求項１１の「上記第１導電層と上記第２導電層とは、同一の配線層によって形成され且つ上記複数のセンスアンプの上に配置され上記第１導電層と上記第２導電層とを前記同一の配線層以外の層を介することなく結合する接続部を備える」とする補正であり、補正前の請求項１１に係る発明特定事項である「接続部」が「上記第１導電層と上記第２導電層とを前記同一の配線層以外の層を介することなく結合する」ものであることを限定的に減縮したものであるから、本件補正は、特許請求の範囲の減縮を目的とする補正に該当する。
　
（５）補正事項ｅについて
　補正事項ｅの本件補正は、請求項の削除を目的とする補正に該当する。
　
　したがって、特許請求の範囲についての本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に適合し、また、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号及び第２号に掲げる事項を目的とするものに該当する。
　
　そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）どうかを、請求項１に係る発明について検討する。
　
３．独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（以下「本件補正発明」という。）は、次のとおりである。
　
【請求項１】
「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個と、
　複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、
　複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、
　上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列と、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部とを備えることを特徴とするダイナミック型ＲＡＭ。」
　
（２）引用例の表示
　　１：特開平０６−１０４４０１号公報
　　２：特開昭５９−００２３６５号公報
　
（３）引用例１の記載、引用発明１、引用例２の記載及び引用発明２
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である、特開平０６−１０４４０１号公報（以下「引用例１」という。）には、「半導体メモリ装置」（発明の名称）に関して、図１〜図６とともに、次の記載がある（下線は、参考のため、当審において付した。以下、他の刊行物についても同様。）。
　
　　ア．発明の背景等
・「【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置に関し、より詳しくは、ダイナミック・ランダム・アクセス・メモリ(ＤＲＡＭ)に関する。
【０００２】
【従来の技術】ＤＲＡＭの中には、図４に示すように、シェアード・センス型オープンビット線方式を採用したものがある(１９９１年電子情報通信学会春季全国大会Ｃ−６６０)。このＤＲＡＭは、１列に配列されたセンス増幅器(以下、「センスアンプ」という。)ＳＡ,…と、各センスアンプＳＡから１対ずつ両側に延在するビット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作時には、例えばワード線Ｗ１が活性化されて、メモリセルＭＣの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ０,／Ｂ１,…に読み出される(ビット線が１本置きに活性化される)。このとき、活性化されないビット線／Ｂ３,／Ｂ４,…;Ｂ３,Ｂ４,…の電位は固定されているので、シールドの役目を果たし、隣接するビット線間の干渉雑音を大幅に低減することができる。
【０００３】上記各センスアンプＳＡは、図５に示すように、プリチャージ回路１１と、イコライズ回路１２と、差動増幅回路１４を有する。プリチャージ回路１１は、プリチャージ信号ＰＣによって駆動されるＮチャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ回路１２は、イコライズ信号ＥＱによって駆動されるＮチャネル型ＭＯＳトランジスタＱ３からなり、読み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくする。差動増幅回路１４は、センスアンプ駆動信号／ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジスタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅する。このセンスアンプＳＡは、図６に示すように、上記各回路１１,１２,１４を順に並べた状態にレイアウトされる。この例では、基板上に、ゲート層２４と、ビット線層２５と、Ａl配線層２５が層間絶縁膜を介して順に積層されている。なお、図６中、ＶＢＢは基板バイアス信号を示し、１３はこの基板バイアス信号ＶＢＢとウエルとのコンタクト箇所を示している。
【０００４】
【発明が解決しようとする課題】ところで、高集積化されたＤＲＡＭでは、ビット線Ｂ,／Ｂ全体の長さから考えると、センスアンプＳＡが占める領域(以下、「センスアンプ領域」という。)の割合が２０〜３０％になる。ここで、上記従来のＤＲＡＭは、上に述べたように、センスアンプ領域以外の部分ではビット線間の干渉雑音が低減されているが、センスアンプ領域では雑音対策が殆んどなされていない。このため、全体として雑音対策が不十分となって、データの信頼性が損なわれるおそれがある。
【０００５】そこで、この発明の目的は、センスアンプ領域でビット線間の干渉雑音を低減でき、データの信頼性を向上できる半導体メモリ装置を提供することにある。」
　
　　イ．実施例
・「【０００８】
【実施例】以下、この発明の半導体メモリ装置を実施例により詳細に説明する。
【０００９】図１は一実施例のシェアード・センス型オープンビット線方式のＤＲＡＭの要部のレイアウトを示している。このＤＲＡＭは、図４に示した従来のＤＲＡＭと同様に、
１列に配列されたセンスアンプＳＡ,…と、各センスアンプＳＡから１対ずつ両側に延在するビット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している
ワード線Ｗ１
【００１０】上記各センスアンプＳＡは、図５に示したものと同様に、プリチャージ回路１１と、イコライズ回路１２と、差動増幅回路１４を有する。プリチャージ回路１１は、プリチャージ信号ＰＣによって駆動されるＮチャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ回路１２は、イコライズ信号ＥＱによって駆動されるＮチャネル型ＭＯＳトランジスタＱ３からなり、読み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくする。
差動増幅回路１４は、センスアンプ駆動信号／ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジスタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅する
【００１１】このセンスアンプＳＡは、図１に示すように、上記各回路１１,１２,１４をＳi基板２１上に順に並べた状態にレイアウトされている(なお、ＶＢＢは基板バイアス信号を示し、１３はこの基板バイアス信号ＶＢＢとウエルとのコンタクト箇所を示している。)。
図１から分かるように、センスアンプ領域の大部分はビット線層２５よりも上層に設けられたプレート層(メモリセルＭＣのキャパシタを構成する電極層であって多結晶シリコンまたは金属からなる)２６で覆われている
【００１２】このように、このＤＲＡＭは、センスアンプ領域が、
ビット線層２５よりも上層に設けられたプレート層(導電層)２６で覆われている
センスアンプ領域のうちビット線Ｂ,／Ｂが配されていない箇所では、このプレート層２６がビット線Ｂ,／Ｂの間を埋めるので、上記プレート層２６を一定電位にバイアスする
　
　　ウ．発明の効果
・「【００１３】
【発明の効果】以上より明らかなように、この発明の半導体メモリ装置は、センスアンプ領域を、ビット線層よりも上層の導電層で覆っているので、この金属層を一定電位にバイアスすることによって、各ビット線をシールドすることができる。したがって、センスアンプ領域でビット線間の干渉雑音を低減でき、この結果、データの信頼性を向上させることができる。」
　
　　エ．図面の記載
・図２には、各プレート層２６Ｃは同一の配線層に形成されることが、図示されている。
・図４には、１列に配列されたセンスアンプＳＡの両側に、ビット線とワード線が、それぞれ、複数設けられることが図示されている。
・図５には、
　センスアンプから、１対のビット線Ｂ及びビット線／Ｂが、前記センスアンプの両側に延在していること、
　前記センスアンプ内の差動増幅回路１４が備える２つのＭＯＳトランジスタＱ４、Ｑ５のゲート電極とソース電極の間には、相互に帰還がかかっていること、
が図示されている。
　
（３−２）引用発明１
　ビット線とワード線との交点部分にメモリセルＭＣが設けられることは自明であり、したがって、図４の、ＤＲＡＭが１列に配列されたセンスアンプＳＡの両側にビット線とワード線を複数有するとの態様から、前記ＤＲＡＭは、前記１列に配列されたセンスアンプＳＡの両側に、それぞれ複数のメモリセルＭＣのキャパシタを有すると認められる。
　また、図５に示されるとおり、センスアンプ内の差動増幅回路１４が備える２つのＭＯＳトランジスタＱ４、Ｑ５のゲート電極とソース電極の間には相互に帰還がかかっていることから、前記差動増幅回路１４はラッチ回路を構成していると認められる。
　そして、イの「図１から分かるように、センスアンプ領域の大部分はビット線層２５よりも上層に設けられたプレート層(メモリセルＭＣのキャパシタを構成する電極層であって多結晶シリコンまたは金属からなる)２６で覆われている。」、「センスアンプ領域が、ビット線層２５よりも上層に設けられたプレート層(導電層)２６で覆われている。」及び「上記プレート層２６を一定電位にバイアスする」から、それぞれ一定電位にバイアスされ、センスアンプＳＡ領域のビット線層よりも上層に設けられて前記センスアンプＳＡ領域の大部分を覆い、メモリセルＭＣのキャパシタを構成する電極層でもあるプレート層２６を有することが記載されている。
　
　したがって、上記ア〜エによれば、引用例１には、次の発明（以下「引用発明１」という。）が記載されているといえる。
　
「キャパシタを含む複数個のメモリセルＭＣと、複数のワード線Ｗと、１列に配列されたセンスアンプＳＡと、前記各センスアンプＳＡから１対ずつ両側に延在するビット線Ｂ及びビット線／Ｂとを備え、
　前記センスアンプＳＡは、前記ビット線Ｂ及びビット線／Ｂ間の電位差を増幅するラッチ回路からなる差動増幅回路１４を有しており、
　前記１列に配列されたセンスアンプＳＡの両側には、それぞれ複数の前記メモリセルＭＣのキャパシタを有しており、
　それぞれ一定電位にバイアスされ、前記センスアンプＳＡの領域のビット線層よりも上層に設けられて前記センスアンプＳＡの領域の大部分を覆い、前記キャパシタを構成する電極層でもあるプレート層２６を有する、
ことを特徴とするＤＲＡＭ。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である、特開昭５９−００２３６５号公報（以下「引用例２」という。）には、「ダイナミック型半導体記憶装置」（発明の名称）に関して、第１図（ａ）、（ｂ）、第３図とともに、次の記載がある。
　
　　ア．「発明の技術分野
本発明はダイナミック型の半導体記憶装置に関し、特にメモリセルの情報記憶用キャパシタの一方の電極を形成する共通対向電極の電位差でメモリの高感度センスアンプが誤動作しないようにするものである。
　技術の背景
ダイナミック型メモリはセンスアンプからのビット線の引き出し方により第1図（ａ）のホールデッドビットライン型と、（ｂ）のオープンビットライン型に大別される。（ａ）の場合は
ビット線対ＢＬ、ＢＬ
＊
１トランジスタ１キャパシタ型メモリセル
対向電極Ｐ
１
、Ｐ
２
はセンスアンプＳＡを境に物理的に２分される
ＷＬはワード線である
センスアンプＳＡはメモリセルの記憶情報に応じたビット線対ＢＬ、ＢＬ
＊
の微小電位差を検出する
　従来技術と問題点
この電位不均衡を避けるには対向電極Ｐ１、Ｐ２の複数点を周辺回路ＰＣ等を走る電源線ＶＳＳまたはＶＣＣに接続することが考えられる。即ち対向電極は通常＋５Ｖである電源ＶＣＣへ接続して該電極下部のｖ型半導体基板に反転層を作り該反転層および基板表面の絶縁膜と共にキャパシタを形成する方式、および基板表面は不純物注入でディプリーション型にして反転層形成のための対向電極への正電圧印加を不要し該電極へは通常０Ｖである電源ＶＳＳを印加する方式があるが、対向電極の任意複数点を、前者の場合は上記電源線の一方ＶＣＣへ後者の場合は上記電源線の他方ＶＳＳへ接続して対向電極各部の電位の均衡化を図ることが考えられる。しかし、周辺回路ＰＣ内には各種のクロックを発生する回路がありそれが動作するとき該電源線の電位は局所的に変動する。しかも対向電極Ｐ１、Ｐ２の面積が広く、且つその素材は多結晶シリコンなどからなって高い抵抗を有するので、該電源線の電位変動が対向電極Ｐ１、Ｐ２の隅々にまで即時に伝達されることはなく、このため選択したリアルセルとダミーセルのキャパシタ対向電極部分に電位差が生じ、センスアンプＳＡを誤動作させる恐れがある。
　第１図（ｂ）は上記の具体例で、対向電極Ｐ１、Ｐ２の両端縁部にアルミニウム（Ａｌ）配線１〜４をはわせ、それらを各所５で対向電極にコンタクトさせ、更にその端部を電源線ＶＣＣまたはＶＳＳにする。しかし、電源線ＶＣＣ、ＶＳＳ利用の電位均等化では、回路動作等による該電源線の局所的な電位変動が配線１〜４を介して対向電極に伝達されむしろ該対向電極の各部電位不均一を招くという問題がある。また図示しないが
センスアンプＳＡと平行に走る配線ｌで対向電極Ｐ
１
、Ｐ
２
の電位平衡化を図る
多数のセンスアンプがビット線と直交従ってワード線と平行に配列されており
　
　　イ．「発明の構成
本発明は、
メモリセルの情報記憶用キャパシタの一方の電極を形成する対向電極がセンスアンプを境に２分されたダイナミック型半導体記憶装置
　発明の実施例
第２図は本発明の一実施例を示す図で、第１図と同一部分には同一記号が付してある。本例が第１図と異なる点は、対向電極Ｐ１、Ｐ２をワード線方向に走り、該電極に各所でコンタクトした配線１〜４、１０、１１の各端部を共通にＡｌ配線１２でショートし、該配線１２の中央部１点だけを配線１３で電源線ＶＳＳまたはＶＣＣに接続した点である。」（第２頁左下欄第７行〜同頁右下欄第６行）
　
　　ウ．「第３図は
１トランジスタ１キャパシタ型ダイナミックメモリセル
　
　　エ．「１トランジスタ型ダイナミックセルの等価回路図」（第３頁右上欄第１１〜１２行）を示す第３図には、１トランジスタ型ダイナミックセルがＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートにワード線ＷＬが接続され、ドレインにビット線ＢＬが接続され、ソースが上記キャパシタと接続されていることが、記載されている。
　
（３−４）引用発明２
　ウから、ＭＯＳＦＥＴとキャパシタとからなる１個の１トランジスタ型ダイナミックセルにおいては、ワード線ＷＬが接続されるＭＯＳＦＥＴのゲートが選択端子とされ、ビット線ＢＬが接続される該ＭＯＳＦＥＴのドレインが入出力端子とされ、該ＭＯＳＦＥＴのソースは情報を蓄積するキャパシタの対向電極の一方に接続されていると認められる。
　そして、アの「（ｂ）の場合の対向電極Ｐ１、Ｐ２はセンスアンプＳＡを境に物理的に２分される。」、及び、イの記載から、第１図に記載された「ダイナミック型半導体記憶装置」においても、メモリセルの情報記憶用キャパシタの一方の電極を形成する対向電極がセンスアンプを境に２分されていると認められる。
　ここで、センスアンプを境に２分される領域には、それぞれ、複数の１トランジスタ１キャパシタ型ダイナミックメモリセルが設けられている。したがって、アの「センスアンプＳＡを境に物理的に２分」される「対向電極Ｐ１、Ｐ２」は、前記「２分」される領域のそれぞれにおいて、「メモリセルの情報記憶用キャパシタの一方の電極」として、複数の「メモリセル」に共通に用いられているものと認められる。
　
　よって、上記ア〜ウによれば、引用例２には、次の発明（以下「引用発明２」という。）が記載されているといえる。
　
「ＭＯＳＦＥＴとキャパシタとからなり、前記ＭＯＳＦＥＴのゲートが選択端子とされ、前記ＭＯＳＦＥＴのドレインが入出力端子とされ、前記ＭＯＳＦＥＴのソースが前記キャパシタの対向電極の一方に接続されてなる、複数の１トランジスタ１キャパシタ型ダイナミックメモリセルと、
　ワード線ＷＬと、
　ビット線対ＢＬ、ＢＬ＊と、
　前記ビット線対ＢＬ、ＢＬ＊と直交に配列されており、前記メモリセルの記憶情報に応じた前記ビット線対ＢＬ、ＢＬ＊の微小電位差を検出する多数のセンスアンプＳＡと、
　前記多数のセンスアンプＳＡを境に物理的に２分され、それぞれ、前記２分された領域においてキャパシタの一方の電極として共通に用いられる対向電極Ｐ１、Ｐ２と、
　前記対向電極Ｐ１、Ｐ２の電位平衡化を図るための前記センスアンプＳＡと平行に走る配線ｌと、
を有することを特徴とするダイナミック型半導体記憶装置。」
　
（４）引用例１を主たる引用例とした場合について
（４−１）本件補正発明と引用発明１との対比
　次に、本件補正発明と引用発明１とを対比する。
　
　　ア．引用発明１の「メモリセルＭＣ」は、「ＤＲＡＭ」の「メモリセルＭＣ」であるので、本件補正発明の「ダイナミック型メモリセル」に対応している。したがって、引用発明１の「キャパシタを含む複数個のメモリセルＭＣ」は、「ＤＲＡＭ」の当該「メモリセルＭＣ」であるので、本件補正発明の「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個」とは、いずれも、キャパシタを含むダイナミック型メモリセルの複数個である点で共通する。
　
　　イ．引用発明１の「メモリセルＭＣ」が選択端子を有すること、及び、「複数のワード線Ｗ」が「複数個のメモリセルＭＣ」の前記選択端子にそれぞれ接続されることは、技術常識を参酌すれば自明である。
　したがって、引用発明１の「複数のワード線Ｗ」は、本件補正発明の「複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線」に相当する。
　
　　ウ．引用発明１の「ビット線Ｂ及びビット線／Ｂ」は、本件補正発明の「相補ビット線対」に対応し、これらが、「複数個のメモリセルＭＣ」が当然に有する入出力端子にそれぞれ接続されることは技術常識を参酌すれば自明である。
　したがって、引用発明１の「前記各センスアンプＳＡから１対ずつ両側に延在するビット線Ｂ及びビット線／Ｂ」は、本件補正発明の「複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対」に相当する。
　
　　エ．引用発明１の「１列に配列されたセンスアンプＳＡ」と、「前記センスアンプＳＡは、前記ビット線Ｂ及びビット線／Ｂ間の電位差を増幅するラッチ回路からなる差動増幅回路１４を有して」いることを併せた構成は、本件補正発明の「上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列」に相当する。
　
　　オ．引用発明１の「前記１列に配列されたセンスアンプＳＡの両側に」設けられる「それぞれ複数の前記メモリセルＭＣのキャパシタ」は、本件補正発明の「上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタ」に相当する。
　そして、本願明細書の段落【００２６】に「上記各メモリセルＭＣが形成されるサブアレイＭＡＴ０において、図１（ｂ）のように、記憶キャパシタＣＳの上部電極（プレート電極）ＰＬはサブアレイＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。……同図において、蓄積ノードＳＮは記憶キャパシタＣＳの下部電極であり」と記載されていることから、本件補正発明の「キャパシタの蓄積ノード」とは当該「キャパシタ」の一方の電極を指しており、本件補正発明の「共通電極」とは当該一方の電極に対向する前記「キャパシタ」の他方の電極として共通に形成された電極を指している。
　これに対し、引用発明１の「キャパシタ」に情報が蓄積されることは明らかであるが、「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」は、「一定電位にバイアスされ」るから、情報の蓄積ノードでないことは明らかである。してみれば、「キャパシタを構成する」から引用発明１が当然に有する、「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」に対向する電極層が情報の蓄積ノードとなることは明らかである。
　以上から、引用発明１の「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」に対向する電極層は、本件補正発明の「キャパシタ」の「蓄積ノード」に相当する。
　また、引用発明１の「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」と、本件補正発明の「上記蓄積ノードに対向して設けられた共通電極」とは、蓄積ノードに対向して設けられた電極である点で共通する。
　
　　カ．引用発明１の「プレート層２６」は、「それぞれ一定電位にバイアスされ」ている。したがって、「前記センスアンプＳＡの領域のビット線層よりも上層に設けられて前記センスアンプＳＡの領域の大部分を覆」う当該「センスアンプＳＡの領域」の「プレート層２６」と、前記「センスアンプＳＡの領域」の「両側」に設けられた「前記メモリセルＭＣのキャパシタ」を「構成する電極層」でもある「プレート層２６」とは、互いに接続されていることは明らかである。すなわち、引用発明１は、「センスアンプＳＡの領域」の「プレート層２６」と、前記「センスアンプＳＡの領域」の一方の「側」に設けられた「キャパシタを構成する電極層」となる「プレート層２６」と、前記「センスアンプＳＡの領域」の他方の「側」に設けられた「キャパシタを構成する電極層」となる「プレート層２６」とを互いに接続する接続部を有していると解される。
　したがって、引用発明１の、前記「センスアンプＳＡの領域」の「プレート層２６」と、前記「センスアンプＳＡの領域」の一方の「側」に設けられた「プレート層２６」と、前記「センスアンプＳＡの領域」の他方の「側」に設けられた「プレート層２６」とを互いに接続する接続部と、本件補正発明の、「蓄積ノードに対向して設けられた共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部」とは、いずれも、蓄積ノードに対向して設けられた電極を接続する接続部である点で共通する。
　
　　キ．引用発明１の「ＤＲＡＭ」は、本件補正発明の「ダイナミック型ＲＡＭ」に相当する。
　
（４−２）本件補正発明と引用発明１の一致点及び相違点
　そうすると、本件補正発明と引用発明１の一致点と相違点は、次のとおりとなる。
　
《一致点》
「キャパシタを含むダイナミック型メモリセルの複数個と、
　複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、
　複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、
　上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列と、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた電極を接続する接続部とを備えることを特徴とするダイナミック型ＲＡＭ。」
　
《相違点》
《相違点１》
　本件補正発明の「ダイナミック型メモリセル」は、「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなる」のに対して、引用発明１の「キャパシタ」を含む「メモリセルＭＣ」は、その回路構成が不明である点。
　
《相違点２》
　本件補正発明は、センスアンプ列を中心にして両側に設けられた複数からなるダイナミック型メモリセルのキャパシタの蓄積ノードに対向して設けられた「共通」電極を有するのに対して、引用発明１は、「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」を有するものの、当該「前記キャパシタを構成する電極層」となっている部分の「プレート層２６」が、「１列に配列されたセンスアンプＳＡの両側に」設けられた「それぞれ複数の前記メモリセルＭＣのキャパシタ」に「共通」して形成された電極層であるかどうかは不明である点。
　
《相違点３》
　本件補正発明は、「共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部」を有するのに対して、引用発明１において、「センスアンプＳＡの両側」の各領域に設けられた「キャパシタを構成する電極層」となる「プレート層２６」を互いに接続する接続部はどのように形成されるのか不明である点。
　
（４−３）引用例１を主たる引用例とした場合の相違点についての判断
・相違点１について
　　ア．「ダイナミックメモリセル」を、「ＭＯＳＦＥＴとキャパシタとからなり、前記ＭＯＳＦＥＴのゲートが選択端子とされ、前記ＭＯＳＦＥＴのドレインが入出力端子とされ、前記ＭＯＳＦＥＴのソースが前記キャパシタの対向電極の一方に接続されてなる」ものとすることは、たとえば、引用例２に記載されるように、常套手段にすぎない。
　
　　イ．引用例１には、「メモリセルＭＣ」を「キャパシタ」以外のどのような素子を用いて形成するかは、記載されていない。
　しかし、その段落【００１０】に、「半導体メモリ装置」における「センスアンプＳＡ」をＮチャネル型ＭＯＳトランジスタで形成することが記載されている。
　
　　ウ．したがって、引用発明１の「キャパシタを含む複数個のメモリセルＭＣ」を、ＭＯＳＦＥＴとキャパシタとからなり、前記ＭＯＳＦＥＴのゲートが選択端子とされ、ソース、ドレインの一方が入出力端子とされ、ソース、ドレインの他方が上記キャパシタの蓄積ノードと接続されてなるものとすることは、当業者が当然になし得たものと認められる。
　
・相違点２について
　　ア．引用発明１において、「プレート層２６」を有する「前記キャパシタを構成する電極層」は、「１列に配列されたセンスアンプＳＡの両側に」設けられた「それぞれ複数の前記メモリセルＭＣのキャパシタ」に「共通」して設けられた電極層であるかどうかは不明である。
　しかしながら、ダイナミックメモリセルにおいて、「多数のセンスアンプＳＡを境に物理的に２分され、それぞれ、前記２分された領域においてキャパシタの一方の電極として共通に用いられる対向電極Ｐ１、Ｐ２」を設けることは、引用例２に記載され、周知技術である。
　
　　イ．そして、引用発明１において、「プレート層２６」が有する「前記キャパシタを構成する電極層」を、「１列に配列されたセンスアンプＳＡの両側に」設けられた、「それぞれ複数の前記メモリセルＭＣのキャパシタ」毎に形成し、「それぞれ一定電位にバイアス」するために「前記キャパシタを構成する電極層」を相互に接続することは、引用発明１の「ＤＲＡＭ」の製造において、そのような個別の「前記キャパシタを構成する電極層」及び相互の接続を形成するためにも、微細加工の工程を必要とさせるものである。
　
　　ウ．「ＤＲＡＭ」の製造工程をより簡略化しようとすることは、引用発明１が当然に有する課題であると認められる。
　そうすると、引用発明１の「プレート層２６」が有する「前記キャパシタを構成する電極層」を、引用例２のように、「１列に配列されたセンスアンプＳＡの両側」の各領域において、「それぞれ複数の前記メモリセルＭＣのキャパシタ」が共通に用いる電極層とすることは、当業者が容易に想到し得たものと認められる。
　
・相違点３について
　　ア．引用例１には、前記「（３−１）引用例１の記載」の項のイで摘記したように、「センスアンプ領域の大部分はビット線層２５よりも上層に設けられたプレート層(メモリセルＭＣのキャパシタを構成する電極層であって多結晶シリコンまたは金属からなる)２６で覆われている。」ことが記載されている。
　したがって、引用発明１において、「前記センスアンプＳＡの領域のビット線層よりも上層に設けられて前記センスアンプＳＡの領域の大部分を覆」う導電性材料である「プレート層２６」は、少なくとも「センスアンプＳＡの領域」においては、「ビット線層よりも上層」の「プレート層」という同一の層に設けられているものと解される。
　
　　イ．一方、引用例２には、前記「（３−３）引用例２の記載」の項のアにおいて摘記したように、「また図示しないがセンスアンプＳＡと平行に走る配線ｌで対向電極Ｐ１、Ｐ２の電位平衡化を図ることも考えられる。しかしこの部分は点線で略示したように多数のセンスアンプがビット線と直交従ってワード線と平行に配列されており、余りスペースがとれない。また広いかつ高抵抗の対向電極の電位均等化にはこの程度では不十分であり、また配線上の問題もある。即ち図示のような交差する配線群がある場合は多層配線になり」と記載されている。
　したがって、引用例２に記載された「対向電極Ｐ１、Ｐ２の電位平衡化を図るための前記センスアンプＳＡと平行に走る配線ｌ」は、「ワード線ＷＬ」ないし「ビット線対ＢＬ、ＢＬ＊」が設けられる配線層を介することがないように、また、「多数のセンスアンプＳＡ」を避けて、多層配線で形成されていると認められる。
　
　　ウ．先に述べたように、「ＤＲＡＭ」の製造工程をより簡略化しようとすることは、引用発明１が当然に有する課題であると認められる。
　そうすると、引用発明１の「センスアンプＳＡの両側」の各領域に設けられた「キャパシタを構成する電極層」となる「プレート層２６」を互いに接続する接続部を、引用発明１の「複数のワード線Ｗ」及び「ビット線Ｂ及びビット線／Ｂ」は設けられる配線層とは異なる同一の配線層に、「前記センスアンプＳＡの領域」の「プレート層２６」及び「前記キャパシタを構成する電極層」となる「プレート層２６」とともに一括して形成することは、当業者が適宜なし得た事項であると認められる。
　
・引用発明１の効果について
　　ア．なお、引用発明１は、前記「（３−１）引用例１の記載」の項のウで摘記したように「センスアンプ領域でビット線間の干渉雑音を低減」することを課題としている。
　しかしながら、前記「（４−１）本件補正発明と引用発明１との対比」の項のカで述べたとおり、蓄積ノードに対向して設けられた電極を接続する接続部を有する点で、引用発明は本願補正発明と共通している。
　
　　イ．本願明細書の段落【０１１３】には、「発明の効果」として、「複数からなるダイナミック型メモリセルのアドレス選択端子にそれぞれ接続されてなる複数のワード線と、複数からなる上記ダイナミック型メモリセルの入出力端子にそれぞれ接続され、互いに逆方向に配置されてなる複数の相補ビット線対と、動作タイミング信号に対応して動作電圧が与えられ、上記相補ビット線対の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを備えたダイナミック型ＲＡＭにおいて、上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接続点である蓄積ノードに対向して設けられた共通電極を、それ自身を利用した配線手段により上記センスアンプ列における回路接続を確保しつつ相互に接続することにより、センスアンプ列を挟んで設けられる２つのプレート電極に生ずる相補ノイズを相殺させて大幅に減少させることが可能になる。」と記載されている。
　
　　ウ．しかし、前記「蓄積ノードに対向して設けられた共通電極を、それ自身を利用した配線手段により上記センスアンプ列における回路接続を確保しつつ相互に接続する」ことは、前記「相違点３について」の項で述べたように、当業者が適宜なし得た事項であると認められるから、本願明細書の段落【０１１３】に記載された効果は、引用例１の記載から当業者が予期し得たと認められる。
　
（４−４）引用例１を主たる引用例とした場合の判断のまとめ
　以上のとおり、上記相違点１に係る構成とすることは、当業者が容易に想到できたものである。そして、本件補正発明の効果も、引用発明１及び引用例２に記載された発明から当業者が予期し得たと認められる。
　
　したがって、本件補正発明は、引用発明１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）引用例２を主たる引用例とした場合について
　平成２３年１１月２５日付けの回答書においては、引用例２に記載された発明と本件補正発明とを対比させて検討を行っている。
　そこで、引用例２を主たる引用例とした場合についても、本件補正発明の容易想到性を検討する。
　
（５−１）本件補正発明と引用発明２との対比
　次に、本件補正発明と引用発明２とを対比する。
　
　　ア．引用発明２の「ＭＯＳＦＥＴとキャパシタとからなり、前記ＭＯＳＦＥＴのゲートが選択端子とされ、前記ＭＯＳＦＥＴのドレインが入出力端子とされ、前記ＭＯＳＦＥＴのソースが前記キャパシタの対向電極の一方に接続されてなる、複数の１トランジスタ１キャパシタ型ダイナミックメモリセル」は、ソース、ドレインの一方が入出力端子とされ、ソース、ドレインの他方が上記キャパシタの対向電極の一方に接続されるものである。
　また、本件補正発明の「キャパシタの蓄積ノード」とは、前記「（４−１）本件補正発明と引用発明１との対比」の項のオで述べたとおり、当該「キャパシタ」を構成する対向電極の一方を指している。
　したがって、引用発明２の「ＭＯＳＦＥＴとキャパシタとからなり、前記ＭＯＳＦＥＴのゲートが選択端子とされ、前記ＭＯＳＦＥＴのドレインが入出力端子とされ、前記ＭＯＳＦＥＴのソースが前記キャパシタの対向電極の一方に接続されてなる、複数の１トランジスタ１キャパシタ型ダイナミックメモリセル」は、本件補正発明の「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個」に相当する。
　
　　イ．引用発明２の「ワード線ＷＬ」は、複数あることは明らかであるから、本件補正発明の「複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線」に相当する。
　
　　ウ．引用発明２の「ビット線対ＢＬ、ＢＬ＊」は、本件補正発明の「相補ビット線対」に対応し、また、引用発明２の「ビット線対ＢＬ、ＢＬ＊」が複数あることは明らかであり、そして、引用発明２は、「前記ビット線対ＢＬ、ＢＬ＊と直交に配列されており、前記メモリセルの記憶情報に応じた前記ビット線対ＢＬ、ＢＬ＊の微小電位差を検出する多数のセンスアンプＳＡ」を有している。
　したがって、引用発明２の「ビット線対ＢＬ、ＢＬ＊」は、本件補正発明の「複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対」に相当する。
　
　　エ．引用発明２の「前記ビット線対ＢＬ、ＢＬ＊と直交に配列されており、前記メモリセルの記憶情報に応じた前記ビット線対ＢＬ、ＢＬ＊の微小電位差を検出する多数のセンスアンプＳＡ」は、「センスアンプＳＡ」がラッチ回路を有することが技術常識であることから、本件補正発明の「上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列」に相当する。
　
　　オ．前記「（４−１）本件補正発明と引用発明１との対比」の項のオで述べたとおり、本件補正発明の「共通電極」とは、本件補正発明の「キャパシタ」を構成する対向電極のうち、「蓄積ノード」とならないほうの対向電極を指している。
　したがって、引用発明２の「前記多数のセンスアンプＳＡを境に物理的に２分され、それぞれ、前記２分された領域においてキャパシタの一方の電極として共通に用いられる対向電極Ｐ１、Ｐ２」は、本件補正発明の「上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極」に相当する。
　
　　カ．引用発明２の「前記対向電極Ｐ１、Ｐ２の電位平衡化を図るための前記センスアンプＳＡと平行に走る配線ｌ」と、本件補正発明の「共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部」とは、いずれも、共通電極を接続する接続部である点で共通する。
　
　　キ．引用発明２の「ダイナミック型半導体記憶装置」は、本件補正発明の「ダイナミック型ＲＡＭ」に相当する。
　
（５−２）本件補正発明と引用発明２の一致点及び相違点
　そうすると、本件補正発明と引用発明２の一致点と相違点は、次のとおりとなる。
　
《一致点》
「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個と、
　複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、
　複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、
　上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列と、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、接続する接続部とを備えることを特徴とするダイナミック型ＲＡＭ。」
　
《相違点》
《相違点４》
　本件補正発明は、キャパシタの上記蓄積ノードに対向して設けられた共通電極を「他の配線層を介することなく」接続する「前記共通電極が形成される配線層と同一の配線層に形成された」接続部を有するのに対して、引用発明２は、「キャパシタの対向電極Ｐ１、Ｐ２」を接続する「配線ｌ」を有するものの、該「配線１」が、「他の配線層を介することなく」接続する「前記共通電極が形成される配線層と同一の配線層に形成された」接続部であるかどうかは不明である点。
　
（５−３）引用例２を主たる引用例とした場合の相違点についての判断
・相違点４について
　　ア．引用例２には、前記「（３−３）引用例２の記載」の項のアで摘記したように、「センスアンプＳＡと平行に走る配線ｌで対向電極Ｐ１、Ｐ２の電位平衡化を図ることも考えられる。しかしこの部分は点線で略示したように多数のセンスアンプがビット線と直交従ってワード線と平行に配列されており、余りスペースがとれない。また広いかつ高抵抗の対向電極の電位均等化にはこの程度では不十分であり、また配線上の問題もある。即ち図示のような交差する配線群がある場合は多層配線になり」と記載されている。
　してみれば、引用発明２の「対向電極Ｐ１、Ｐ２の電位平衡化を図るための前記センスアンプＳＡと平行に走る配線ｌ」は、「ワード線ＷＬ」ないし「ビット線対ＢＬ、ＢＬ＊」が設けられる配線層を介することがないように、また、「多数のセンスアンプＳＡ」を避けて、多層配線で形成されていると認められる。
　
　　イ．一方、引用例１には、前記「（３−１）引用例１の記載」の項のイで摘記したように、「センスアンプ領域の大部分はビット線層２５よりも上層に設けられたプレート層(メモリセルＭＣのキャパシタを構成する電極層であって多結晶シリコンまたは金属からなる)２６で覆われている。」ことが記載されているので、引用例１に記載の「プレート層２６」は「センスアンプ領域」の上層に形成されていると認められる。
　そして、引用例１に記載された「センスアンプＳＡの領域のビット線層よりも上層に設けられて前記センスアンプＳＡの領域の大部分を覆」う、上記のように導電性材料である「プレート層２６」は、少なくとも「センスアンプＳＡの領域」においては、「ビット線層よりも上層」の「プレート層」という同一の層に設けられているものと解される。
　
　　ウ．「ＤＲＡＭ」の製造工程をより簡略化しようとすることは、引用発明２が当然に有する課題であると認められる。
　すると、引用発明２の「前記センスアンプＳＡと平行に走る配線ｌ」を、「対向電極Ｐ１、Ｐ２」とともに、引用発明２の「ワード線ＷＬ」及び「ビット線対ＢＬ、ＢＬ＊」が設けられる配線層とは異なる、「センスアンプＳＡ」の上層の同一の配線層に一括して形成することは、当業者が適宜なし得た事項であると認められる。
　
（５−４）引用例２を主たる引用例とした場合の判断のまとめ
　以上のとおり、上記相違点４に係る構成とすることは、当業者が容易に想到できたものである。そして、本件補正発明の効果も、引用発明２及び引用例１に記載された発明から当業者が予期し得たと認められる。
　
　したがって、本件補正発明は、引用発明２及び引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２２年４月１３日に提出された手続補正書による補正）は却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、本件補正前の、平成２１年７月３１日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。 
 　 
【請求項１】
「ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース、ドレインが入出力端子とされ、他方のソース、ドレインが上記キャパシタの蓄積ノードと接続されてなるダイナミック型メモリセルの複数個と、
　複数からなる上記ダイナミック型メモリセルの上記選択端子にそれぞれ接続されてなる複数のワード線と、
　複数からなる上記ダイナミック型メモリセルの上記入出力端子にそれぞれ接続され、一端を中心にして互いに逆方向に延長されるよう配置されてなる複数の相補ビット線対と、
　上記相補ビット線対の一端側に配置されて、かかる相補ビット線の電圧差をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプ列とを備え、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、前記共通電極が形成される配線層と同一の配線層に形成された接続部によって接続することを特徴とするダイナミック型ＲＡＭ。」
 　 
２．引用例１の記載、引用発明１、引用例２の記載及び引用発明２
　引用例１の記載、引用発明１、引用例２の記載、引用発明２については、前記「第２．平成２２年４月１３日に提出された手続補正書による補正についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（３）引用例１の記載、引用発明１、引用例２の記載及び引用発明２」における、「（３−１）引用例１の記載」〜「（３−４）引用発明２」の各項において認定したとおりである。
　
３．対比・判断 
３−１．引用例１を主たる引用例とした場合
　前記「第２．平成２２年４月１３日に提出された手続補正書による補正についての補正却下の決定」の、「１．本件補正の内容」及び「２．補正目的の適否」の項で検討したように、本件補正発明は、
　本願発明の「センスアンプ列とを備え、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、前記共通電極が形成される配線層と同一の配線層に形成された接続部によって接続する」を、
　本件補正発明にあっては「センスアンプ列と、
　上記センスアンプ列を中心にして両側に設けられた複数からなる上記ダイナミック型メモリセルのキャパシタの上記蓄積ノードに対向して設けられた共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部とを備える」と補正することで、
　本件補正前の発明の「共通電極を、前記共通電極が形成される配線層と同一の配線層に形成された接続部によって接続する」を、「共通電極を、他の配線層を介することなく接続する前記共通電極が形成される配線層と同一の配線層に形成された接続部」と限定したものである。
　逆に言えば、本願発明は、本件補正発明から、上記の、共通電極を「他の配線層を介することなく接続する」という限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本件補正発明が、前記「第２．平成２２年４月１３日に提出された手続補正書による補正についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（４）引用例１を主たる引用例とした場合について」における、「（４−１）本件補正発明と引用発明１との対比」〜「（４−４）引用例１を主たる引用例とした場合の判断のまとめ」の各項で検討したとおり、引用発明１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
３−２．引用例２を主たる引用例とした場合
　前記「３−１．引用例１を主たる引用例とした場合」で検討したように、本願発明は、本件補正発明から、共通電極を「他の配線層を介することなく接続する」という限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本件補正発明が、前記「第２．平成２２年４月１３日に提出された手続補正書による補正についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（５）引用例２を主たる引用例とした場合について」における、「（５−１）本件補正発明と引用発明２との対比」〜「（５−４）引用例２を主たる引用例とした場合の判断のまとめ」の各項で検討したとおり、引用発明２及び引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明２及び引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
　
第４．結言 
　以上のとおり、本願発明は、引用発明１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　また、本願発明は、引用発明２及び引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。