【事件の表示】
　特願２００２−３５４６６３「半導体デバイスの製造方法」拒絶査定不服審判事件〔平成１５年　７月１８日出願公開、特開２００３−２０３９２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１２月６日（パリ条約による優先権主張２００１年１２月１５日、大韓民国）の出願であって、平成２１年１０月７日に手続補正がなされ、同年１１月２日付けで拒絶査定がなされ、それに対して、平成２２年３月１６日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年９月２０日付けで審尋がなされ、平成２４年２月６日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年３月１６日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年３月１６日になされた手続補正（以下「本件補正」という。）は、補正前の請求項１を補正後の請求項１に補正するとともに、補正前の請求項１５を削除するものであって、そのうちの補正前の請求項１及び補正後の請求項１は各々以下のとおりである。
　
（補正前）
「【請求項１】　半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階；
　前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階；
　前記ゲート電極の両側の半導体基板の表面内にＬＤＤ領域を形成する段階；
　前記ゲート電極を含んだ全面に絶縁膜を形成する段階；
　前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階；
　前記半導体基板に洗浄工程を行う段階；
　前記ゲート電極の両側の半導体基板の表面内にソース／ドレーン領域を形成する段階；
　前記半導体基板の全面にＰＡＩ工程を行うことにより、前記ゲート電極及び前記ソース／ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階；
　前記ゲート電極及びソース／ドレーン領域の表面に金属シリサイド膜を形成する段階
　を含み、
　前記ソース／ドレーン領域を形成した後、前記ＰＡＩ工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階と、
　この熱処理する段階の後に、前記半導体基板の全面に洗浄を行う段階と
　をさらに備えることを特徴とする半導体デバイスの製造方法。」
　
（補正後）
「【請求項１】　半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階；
　前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階；
　前記ゲート電極の両側の半導体基板の表面内にＬＤＤ領域を形成する段階；
　前記ゲート電極を含んだ全面に絶縁膜を形成する段階；
　前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階；
　前記半導体基板に洗浄工程を行う段階；
　前記ゲート電極の両側の半導体基板の表面内にソース／ドレーン領域を形成する段階；
　前記半導体基板の全面にＰＡＩ工程を行うことにより、前記ゲート電極及び前記ソース／ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階；
　前記ゲート電極及びソース／ドレーン領域の表面に金属シリサイド膜を形成する段階
　を含み、
　前記ソース／ドレーン領域を形成した後、前記ＰＡＩ工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階と、
　この熱処理する段階の後に、前記半導体基板の全面に洗浄を行う段階と
　をさらに備え、
　前記熱処理する段階は９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う
　ことを特徴とする半導体デバイスの製造方法。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
（２−１）補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「急速熱処理装備を用いて熱処理する段階」について、「９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う」と限定的に減縮する事項を追加する補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２−２）そして、「９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う」という事項は、本願の願書に最初に添付した明細書の【００４４】の記載に基づく補正であり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし２０に係る発明は、平成２２年３月１６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物
（３−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１３年２月９日に日本国内で頒布された刊行物である特開２００１−３６０８０号公報（以下「引用刊行物１」という。）には、図１、２、４〜１３、３２〜３５とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。（以下同様。）
　
「【０００１】
【発明の属する技術分野】この発明は、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
　近年における半導体装置の低電圧化及び微細化に伴い、ＭＯＳトランジスタの動作速度の高速化及び電流駆動能力の向上を実現するためには、ソース・ドレイン抵抗の低減を図ることが重要である。」
「【０００６】
【発明が解決しようとする課題】しかし、このような従来の半導体装置の製造方法によると、Ｃｏシリサイド層１０９は、ソース・ドレイン領域１０８の上面内のうち、サイドウォール１０７及びゲート電極１０５から露出している部分のみにしか形成されないため、ソース・ドレイン抵抗の低減効果が十分ではないという問題があった。
【０００７】
本発明はかかる問題を解決するために成されたものであり、ソース・ドレイン抵抗をさらに低減することにより、ＭＯＳトランジスタの動作速度のさらなる高速化及び電流駆動能力のさらなる向上を実現し得る半導体装置及びその製造方法を得ることを目的とするものである。
「【００２５】
【発明の実施の形態】実施の形態１．図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。図１に示すように本実施の形態１に係る半導体装置は、シリコン基板１と、シリコン基板１の素子分離領域に形成された素子分離絶縁膜２と、素子形成領域におけるシリコン基板１の主面上に選択的に形成されたゲート構造と、ゲート構造の側面上に形成されたサイドウォール６とを備えている。ゲート構造は、シリコン酸化膜から成り、２０〜１００オングストロームの膜厚を有するゲート絶縁膜３と、ポリシリコンから成り、ＰやＡｓ等の不純物が１×１０20／ｃｍ3以上の濃度でドーピングされた、５００〜３０００オングストロームの膜厚を有するゲート電極４と、２００〜６００オングストロームの膜厚を有するＣｏシリサイド層５とがこの順に積層された積層構造を有している。
【００２６】また、本実施の形態１に係る半導体装置は、素子形成領域におけるシリコン基板１の主面内に選択的に形成されたソース・ドレイン領域７と、シリコン基板１の主面内において、サイドウォール６及びゲート構造から露出するソース・ドレイン領域７の上面から、ゲート構造の端部の下方にまで延在して形成されたＣｏシリサイド層８とを備えている。」
「【００２９】実施の形態２．図２は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図２に示すように本実施の形態２に係る半導体装置は、図１に示した上記実施の形態１に係る半導体装置を基礎として、Ｃｏシリサイド層８の代わりに、サイドウォール６及びゲート構造から露出するソース・ドレイン領域７の上面から、サイドウォール６の下方にまで延在して形成されたＣｏシリサイド層９を備えている。即ち、
Ｃｏシリサイド層９のゲート構造側の端部がサイドウォール６の下方に存在するように、Ｃｏシリサイド層９の長さを限定したものである。
【００３０】
このように本実施の形態２に係る半導体装置によれば、ソース・ドレイン抵抗の低減効果を有するＣｏシリサイド層９が、ソース・ドレイン領域７の上面内のみならず、ソース・ドレイン領域７の上面から、サイドウォール６の下方にまで延在して形成されている。従って、上記実施の形態１に係る半導体装置と同様に、従来の半導体装置と比較すると、ＭＯＳトランジスタの動作速度の高速化を実現できるとともに、電流駆動能力の向上を図ることができる。
「【００３５】実施の形態４．図４〜１３は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、
シリコン基板１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜２を形成した後、素子形成領域におけるシリコン基板１の主面上に、１０〜２００オングストロームの膜厚を有するシリコン酸化膜１１を形成する。
その後、ＣＶＤ法により、５００〜３０００オングストロームの膜厚を有するポリシリコン膜１２を全面に形成する（図４）
【００３６】
次に、写真製版法により、所定の開口パターンを有するレジストをポリシリコン膜１２上に形成した後、異方性ドライエッチング法によってポリシリコン膜１２をエッチングすることにより、ゲート電極４を形成する。
【００３７】次に、Ｂイオン１３を、シリコン基板１の主面の法線方向に対して０〜６０度の斜方から、１〜５０ｋｅＶ、１×１０13〜１×１０14／ｃｍ2の条件でシリコン基板１内にイオン注入することにより、パンチスルーを防止するためのポケット層（図示しない）を形成する（図６）。
【００３８
】次に、Ａｓイオン１４あるいはＰイオンを、１〜５０ｋｅＶ、１×１０
14
〜４×１０
15
／ｃｍ
2
の条件でシリコン基板１内にイオン注入する（図７）。
次に、熱処理を行うことにより、シリコン基板１の主面内に、高濃度（不純物濃度が１×１０
19
／ｃｍ
3
以上）の第１拡散領域１５を形成する（図８）。即ち、本実施の形態４に係る半導体装置は、ホットキャリア抑制のためにＬＤＤ（Lightly Doped Drain）構造を採用した、電源電圧が２．５Ｖ以上のＭＯＳトランジスタを対象としているのではなく、電源電圧が１．８Ｖ程度に低電圧化されたＭＯＳトランジスタを対象としている。他の実施の形態についても同様である。
「【００６１】実施の形態９．図２４，２５は、本発明の実施の形態９に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態７と同様の方法により、図２０に示した構造と同様の構造を得る。次に、等方性エッチング法によって、露出しているシリコン基板１の主面を選択エッチングすることにより、凹部２５を形成する。このとき、ゲート電極４の上面も選択エッチングされる（図２４）。
【００６２】次に、スパッタ法によりＣｏ膜を全面に形成した後、熱処理を行うことによりＣｏシリサイド層２６，５を形成する。その後、未反応のＣｏ膜を除去する（図２５）。
【００６３】このように本実施の形態９に係る半導体装置の製造方法によれば、スパッタ法によってＣｏ膜を形成する前に、シリコン基板１の主面を予め掘り下げて凹部２５を形成する。従って、スパッタ工程において凹部２５の側面に金属材料が付着しやすいため、横方向へのＣｏシリサイドの成長が促進される。その結果、
ゲート構造及びサイドウォール６から露出するソース・ドレイン領域１０の上面から、サイドウォール６の下方にまで延在するＣｏシリサイド層２６を適切に形成することができる。
【００６４】
また、ゲート電極４の上面を所定の深さだけ掘り下げた後にＣｏシリサイド層５を形成するため、Ｃｏシリサイド層５の上面はサイドウォール６の上端部よりも低くなる。
「【００７２】実施の形態１１．図３２〜３５は、本発明の実施の形態１１に係る半導体装置の製造方法を工程順に示す断面図である。
まず、上記実施の形態４と同様の方法により、図８に示した構造と同様の構造を得る。次に、ゲート電極４の下方以外のシリコン酸化膜１１を除去してゲート絶縁膜３を形成した後、ＣＶＤ法により、１００〜２０００オングストロームの膜厚を有するシリコン酸化膜２９を形成する（図３２）。
【００７３】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法によってシリコン酸化膜２９をエッチバックすることにより、ゲート構造の側面上にサイドウォール６を形成する。また、このときの異方性ドライエッチングによってシリコン基板１の主面を併せてエッチングすることにより、凹部２５を形成する（図３３）。
【００７４】
次に、Ａｓイオンをシリコン基板１内にイオン注入して熱処理を行うことにより、シリコン基板１の主面内にソース・ドレイン領域１０を形成する（図３４）。次に、スパッタ法によりＣｏ膜を全面に形成した後、熱処理を行うことによりＣｏシリサイド層２６，５を形成する。その後、未反応のＣｏ膜を除去する（図３５）。
【００７５】このように本実施の形態１１に係る半導体装置の製造方法によれば、スパッタ法によってＣｏ膜を形成する前に、シリコン基板１の主面を予め掘り下げて凹部２５を形成する。従って、
上記実施の形態９と同様の理由により、サイドウォール６の下方にまで延在するＣｏシリサイド層２６を適切に形成することができる。
【００７６】また、サイドウォール６を形成するための異方性ドライエッチングによって併せて凹部２５を形成するため、凹部２５を簡易に形成することができる。」
　
　そうすると、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
「シリコン基板１の素子分離領域に素子分離絶縁膜２を形成した後、素子形成領域におけるシリコン基板１の主面上に、シリコン酸化膜１１を形成し、
　ポリシリコン膜１２を全面に形成し、
　ポリシリコン膜１２をエッチングすることにより、ゲート電極４を形成し、
　Ａｓイオン１４あるいはＰイオンをイオン注入し、熱処理を行うことにより、シリコン基板１の主面内に、高濃度（不純物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５を形成し、
　ゲート電極４の下方以外のシリコン酸化膜１１を除去してゲート絶縁膜３を形成した後、シリコン酸化膜２９を形成し、
　異方性ドライエッチング法によってシリコン酸化膜２９をエッチバックすることにより、ゲート構造の側面上にサイドウォール６を形成するとともに、シリコン基板１の主面を併せてエッチングすることにより、凹部２５を形成し、
　Ａｓイオンをイオン注入して熱処理を行うことにより、シリコン基板１の主面内にソース・ドレイン領域１０を形成し、
　Ｃｏ膜を全面に形成した後、熱処理を行うことにより、ゲート構造及びサイドウォール６から露出するソース・ドレイン領域１０の上面から、サイドウォール６の下方にまで延在するＣｏシリサイド層２６及びゲート電極４の上面のＣｏシリサイド層５を形成する、
　半導体装置の製造方法。」
　
（３−３−２）原査定の拒絶の理由に引用され、本願の優先日前である平成９年１２月１２日に日本国内で頒布された刊行物である特開平９−３２１３０４号公報（以下「引用刊行物２」という。）には、図１〜５とともに、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、サリサイド技術によって形成されたＭＯＳ素子、すなわちゲート電極およびソース／ドレイン領域の表面が金属シリサイド層によって構成されたＭＯＳ素子を含む半導体装置およびその製造方法に関する。」
「【００２０】（第１の実施の形態）図５は、本発明の半導体装置の一例を模式的に示す断面図、図１〜図４は、図５に示す半導体装置の製造方法の一例を工程順に模式的に示す断面図である。
【００２１】本実施の形態では、本発明をＮチャネルＭＯＳ素子を含む半導体装置に適用した例を示す。
【００２２】図５に示す半導体装置は、シリコン基板１０１、この基板１０１内に形成されたＰ型ウエル拡散層１０２、前記シリコン基板上に形成された素子分離領域１０３、前記シリコン基板１０１上にゲート酸化膜１０４を介して形成されたゲート電極１０５、このゲート電極１０５の両サイドに形成されたサイドウオールスペーサー１０６、および前記ウエル拡散層１０２中に形成されたＮ型不純物を含むソース／ドレイン領域１０７ａおよび１０７ｂを、含んで構成される。
【００２３】そして、前記ゲート電極１０５は、多結晶シリコンにリンなどのＮ型不純物がドープされて形成され、さらに、このゲート電極１０５の表面には、第１金属シリサイド層１１０ａが形成されている。また、前記ソース／ドレイン領域１０７ａ，１０７ｂの表面には、第２金属シリサイド層１１０ｂが形成されてる。
【００２４】さらに、前記第１および第２金属シリサイド層１１０ａおよび１１０ｂには、イオン注入によって導入された、ドナーあるいはアクセプタとして機能しない原子、たとえばアルゴンが存在する。この原子は、後に詳述するが、シリサイド化を促進するために、前記ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂにイオン注入によってドープされた原子が残ったものである。
【００２５】図５に示す半導体装置は、たとえば図１〜図４に示す、以下のプロセスによって製造することができる。
【００２６】（１）まず、シリコン基板１０１上に、酸素雰囲気中で第１シリコン酸化膜を形成する。次にウエル拡散層を形成するためにフォトレジストを塗布し、投影露光法を用いてパターニングを行い、マスクを形成する。ついで、イオン注入法を用いてホウ素を注入し、前記フォトレジストを除去した後、熱拡散法を用いてＰ型ウエル拡散層１０２を形成する。続いてＣＶＤ法でシリコン窒化膜を形成した後フォトレジストを塗布し、前記フォトレジストをパターニングし、前記第１シリコン酸化膜において素子分離領域を形成する部分のみ前記シリコン窒化膜をドライエッチングにて除去する。次に、前記フォトレジストを除去した後、前記
シリコン窒化膜をマスクに、酸素雰囲気中で熱酸化させることでシリコン酸化膜からなる素子分離領域１０３を形成する。
【００２７】ついで、リン酸等で前記シリコン窒化膜を除去し、さらにゲート酸化膜の形成前の基板表面の不純物除去のために熱酸化を行い、第２シリコン酸化膜を形成する。その後、前記第２シリコン酸化膜をエッチングによって除去した後、
熱酸化法を用いてゲート酸化膜１０４を形成する。
ＣＶＤ法を用いて多結晶シリコン層を形成し、フォトレジストを塗布し、パターニングした後、ドライエッチングを行いゲート電極１０５を形成し、前記フォトレジストを除去する
【００２８】（２）次に、
シリサイド後のゲート電極−ソース／ドレイン領域間のショートを防止するために、ＣＶＤ法を用いて酸化膜を形成した後、ドライエッチングを行い、サイドウォールスペーサー１０６を形成する。
イオン注入法でヒ素などのＮ型不純物を注入し、高濃度のＮ型拡散層であるソース／ドレイン領域１０７ａ，１０７ｂをそれぞれ形成するとともに、前記ゲート電極１０５に不純物を導入し、
注入した不純物の活性化を行うために、窒素雰囲気中で熱処理する
【００２９】（３）次に、
ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に存在する自然酸化膜等を除去した後、ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面を非晶質化するために、アルゴンイオンを注入する。
ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１０８ｂを形成する
【００３０】この工程では、前記ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に、アルゴンイオンなどの特定のイオンをイオン注入することによってシリコンの非晶質化を促進することが重要である。ただし、このイオン注入によって、ソース／ドレイン領域を越える結晶欠陥、すなわち、アルゴンなどの前記特定の原子イオンにより形成された結晶欠陥、または前記結晶欠陥が後続の熱処理によって回復する過程で形成される結晶欠陥が、前記ソース／ドレイン領域１０７ａ，１０７ｂより外側に越えないようにすることが望ましい。その結果、ソース／ドレイン領域とウエル拡散層との接合により発生するリーク電流を、非晶質化を目的とした前記イオン注入を行わない場合と同じレベルにすることが可能となる。そのためには、アルゴンイオンなどのドナーあるいはアクセプタとして機能しない原子イオンによるイオン注入時の加速エネルギーを、前記結晶欠陥がソース／ドレイン領域の不純物拡散層の深さを越えないような条件に設定することが望ましい。
【００３１】（４）次に、
スパッタ法を用いてシリサイドを形成しうる金属層、たとえばチタン，コバルト，ニッケル，タンタルまたは白金、あるいはこれらの合金からなる金属層１０９を形成し（図４）、その後ハロゲンランプアニーラーなどのランプアニーラを用いて熱処理を行い、ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの表面に金属シリサイド層１１０ａ，１１０ｂをセルフアライメントで形成する。
【００３２】以上述べたように、
本発明の製造方法においては、シリサイドを形成しうる金属層を形成する工程（４）より前に、多結晶シリコンからなるゲート電極１０５、およびＮ型不純物拡散層からなるソース／ドレイン領域１０７ａ，１０７ｂの各表面に、ドナーあるいはアクセプタとして機能しない特定の原子イオンをイオン注入によって注入して、前記各表面を非晶質化する工程（３）を有することにより、前記ゲート電極１０５、およびＮ型不純物拡散層からなるソース／ドレイン領域１０７ａ，１０７ｂの各層を構成するシリコンの反応性を高め、シリサイド化をより確実に行うことができる。
　
（３−４）対比・判断
（３−４−１）刊行物発明の「シリコン基板１」及び「素子分離絶縁膜２」は、各々補正後の発明の「半導体基板」及び「デバイス間隔離のためのデバイス隔離膜」に相当するので、刊行物発明の「シリコン基板１の素子分離領域に素子分離絶縁膜２を形成」することは、補正後の発明の「半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階」に相当する。
　
（３−４−２）刊行物発明の「シリコン酸化膜１１」の内、「ゲート電極４の下方」に存在する部分は、「ゲート絶縁膜３」であるから、刊行物発明の「シリコン基板１の主面上に、シリコン酸化膜１１を形成し、ポリシリコン膜１２を全面に形成し、ポリシリコン膜１２をエッチングすることにより、ゲート電極４を形成」することは、補正後の発明の「半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階」に相当する。
　
（３−４−３）刊行物発明において、「高濃度（不純物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５」は、「ゲート電極４」の両側の「シリコン基板１の主面内に」「形成」されていることは明らかであるから、刊行物発明の「Ａｓイオン１４あるいはＰイオンをイオン注入し、熱処理を行うことにより、シリコン基板１の主面内に、高濃度（不純物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５を形成」することと、補正後の発明の「ゲート電極の両側の半導体基板の表面内にＬＤＤ領域を形成する段階」とは、「ゲート電極の両側の半導体基板の表面内に」「拡散領域を形成する段階」という点で共通する。
　
（３−４−４）刊行物発明の「シリコン酸化膜２９」は、補正後の発明の「絶縁膜」に相当するので、刊行物発明の「シリコン酸化膜２９を形成」することは、補正後の発明の「ゲート電極を含んだ全面に絶縁膜を形成する段階」に相当する。
　
（３−４−５）刊行物発明の「サイドウォール６」は、補正後の発明の「側壁スペーサ」に相当するので、刊行物発明の「異方性ドライエッチング法によってシリコン酸化膜２９をエッチバックすることにより、ゲート構造の側面上にサイドウォール６を形成するとともに、シリコン基板１の主面を併せてエッチングすることにより、凹部２５を形成」することは、補正後の発明の「絶縁膜を選択的に除去して」「ゲート電極の両側面に側壁スペーサを形成すると共に、」「半導体基板の一定厚さをエッチングする段階」に相当する。
　
（３−４−６）刊行物発明の「Ａｓイオンをイオン注入」する工程において、該「Ａｓイオン」は、「ゲート電極４」の両側の「シリコン基板１の主面内」に注入されることは明らかであるから、刊行物発明の「Ａｓイオンをイオン注入」することは、補正後の発明の「ゲート電極の両側の半導体基板の表面内にソース／ドレーン領域を形成する段階」に相当する。
　
（３−４−７）刊行物発明の「Ｃｏ膜を全面に形成した後、熱処理を行うことにより、ゲート構造及びサイドウォール６から露出するソース・ドレイン領域１０の上面から、サイドウォール６の下方にまで延在するＣｏシリサイド層２６及びゲート電極４の上面のＣｏシリサイド層５を形成する」ことは、補正後の発明の「ゲート電極及びソース／ドレーン領域の表面に金属シリサイド膜を形成する段階」に相当する。
　
（３−４−８）刊行物発明の「Ａｓイオンをイオン注入して熱処理を行うことにより、シリコン基板１の主面内にソース・ドレイン領域１０を形成」ことと、補正後の発明の「ソース／ドレーン領域を形成した後、」「ＰＡＩ工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」とは、「ソース／ドレーン領域を形成した後、」「熱処理する段階」という点で共通する。
　
（３−４−９）そうすると、補正後の発明と刊行物発明とは、
「半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階；
　前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階；
　前記ゲート電極の両側の半導体基板の表面内に拡散領域を形成する段階；
　前記ゲート電極を含んだ全面に絶縁膜を形成する段階；
　前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階；
　前記ゲート電極の両側の半導体基板の表面内にソース／ドレーン領域を形成する段階；
　前記ゲート電極及びソース／ドレーン領域の表面に金属シリサイド膜を形成する段階
　を含み、
　前記ソース／ドレーン領域を形成した後、熱処理する段階と
　をさらに備えることを特徴とする半導体デバイスの製造方法。」である点で一致し、次の６点で相違する。
　
（相違点１）補正後の発明では、「ゲート電極の両側の半導体基板の表面内にＬＤＤ領域を形成する」のに対し、刊行物発明では、「シリコン基板１の主面内に、高濃度（不純物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５を形成」する点。
　
（相違点２）補正後の発明では、「半導体基板に洗浄工程を行う段階」を含むのに対し、刊行物発明では、「シリコン基板１」に洗浄工程を行うことについて、特定されていない点。
　
（相違点３）補正後の発明では、「半導体基板の全面にＰＡＩ工程を行うことにより、」「ゲート電極及び」「ソース／ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」を含むのに対し、刊行物発明ではそのような工程について特定されていない点。
　
（相違点４）補正後の発明では、「ソース／ドレーン領域を形成した後、」「ＰＡＩ工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」を含むのに対し、刊行物発明では、「Ａｓイオンをイオン注入し」た後に「行う」「熱処理」において、急速熱処理装備を用いているかどうかが明らかでない点。
　
（相違点５）補正後の発明では、「熱処理する段階の後に、」「半導体基板の全面に洗浄を行う段階」を含むのに対して、刊行物発明では、「Ａｓイオンをイオン注入して熱処理を行」った後に洗浄を行うことについて、特定されていない点。
　
（相違点６）補正後の発明では、「熱処理する段階は９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う」のに対して、刊行物発明では、「Ａｓイオンをイオン注入し」た後に「行う」「熱処理」の条件について、特定されていない点。
　
（３−５）判断
（３−５−１）相違点１について
　一般に、ＬＤＤ構造のＭＯＳトランジスタにおいて、ソース抵抗、ドレイン抵抗をできるだけ低減させるという課題は、以下の周知例１〜３に記載されるように、従来から周知のことである。
　
（周知例１）特開２０００−１５０８７９号公報には、図６とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、膜厚が均一で低い抵抗のシリサイド膜を有するＭＯＳ型トランジスタの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、例えば、特開平９−２３００８号公報に示すようなものがあった。
【０００３】
半導体素子の微細化により、ＬＳＩの高集積、高速化が進んでいる。一方、この半導体素子の微細化のために、ゲート、ソース、ドレイン抵抗の増大が問題となっている。
【０００４】
そこで、この問題を解決するために、ゲート、ソース、ドレインを同時に低抵抗化できる、いわゆるサリサイドプロセスが注目されている。
【０００５】しかしながら、過度のサイドウォール形成のためのエッチングや、素子の微細化に伴うサイドウォールの薄膜化により、ゲート上のシリサイドとソース、ドレイン上のシリサイドが短絡してしまうという欠点があった。
【０００６】そこで、その問題を解決するために、以下に示すサリサイドプロセスが考えられた。
【０００７】図６はかかる従来の半導体装置の製造工程断面図であり、サリサイドプロセスを説明する。
【０００８】（１）まず、図６（ａ）に示すように、既知の技術を用いて、Ｓｉ（１００）基板１１にＬＯＣＯＳ法により、４００ｎｍのフィールド酸化膜１２を形成してアクティブ領域を区画する。次に、アクティブ領域を熱酸化して１６ｎｍのゲート酸化膜１３を形成してから、３００ｎｍのポリシリコン膜を堆積し、９００℃のＰｏＣｌ3 の雰囲気でポリシリコン膜ヘリンを拡散させる。さらに２００ｎｍのＰＳＧ膜を堆積してから、これらポリシリコン膜、ＰＳＧ膜をゲート配線のパターンに加工し、ＰＳＧ膜２１、ポリシリコン膜１４を形成する。
【０００９】
次に、これらＰＳＧ膜２１、ポリシリコン膜１４、およびシリコン酸化膜１２をマスクにして、Ｐ
+ 
イオンを３０ｋｅＶの加速エネルギー及び２×１０
13
ｃｍ
-2
のドーズ量でＳｉ基板１１にイオン注入してＬＤＤ層としてのＮ
- 
拡散層１５を形成する。
【００１０】（２）次に、図６（ｂ）に示すように、２２０ｎｍのシリコン窒化膜をＣＶＤ法でＳｉ基板１１上の全面に堆積させ、ＰＳＧ膜２１の上面およびＮ- 拡散層１５の表面が完全に露出するまでシリコン窒化膜２２の全面をエッチバックして、このシリコン窒化膜２２から成る側壁をポリシリコン膜１４及びＰＳＧ膜２１の側面に形成する。
【００１１】（３）次に、図６（ｃ）に示すように、Ｓｉ基板１１を希釈フッ酸溶液中に浸すことにより、ポリシリコン膜１４上のＰＳＧ膜２１を選択的に除去して、ポリシリコン膜１４の上面を露出させる。希釈フッ酸溶液によるＰＳＧ膜２１のエッチング速度は、熱酸化で形成したシリコン酸化膜１２に比べて１０倍近くも速く、シリコン窒化膜２２やポリシリコン膜１４に比べると１００倍以上も速いので、上述のようにＰＳＧ膜２１を選択的に除去することができる。
【００１２】その後、ポリシリコン膜１４、シリコン窒化膜２２およびシリコン酸化膜１２をマスクにして、Ａｓ+ イオンを５０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＳｉ基板１１にイオン注入し、窒素雰囲気中で１０５０℃、１０秒間の高速アニールを行って、ソース・ドレイン拡散層としてのＮ+ 拡散層１７を形成する。
【００１３】（４）次に、膜厚が３０ｎｍのＴｉ膜をＳｉ基板１１上の全面に堆積させる。そして、窒素雰囲気中で６００℃、３０秒間の高速アニールを行い、シリコン酸化膜１２及びシリコン窒化膜２２から露出しているポリシリコン膜１４の上面及びＮ+ 拡散層１７の表面とＴｉ膜とを反応させて、ＴｉＳｉ2 膜を形成する。その後、シリコン酸化膜１２及びシリコン窒化膜２２上に未反応のまま残っているＴｉ膜をアンモニア過水で選択的に除去し、再び窒素中で８００℃、３０秒間の高速アニールを行って、図６（ｄ）に示すように、ポリシリコン膜１４の上面及びＮ+ 拡散層１７の表面に低抵抗のＴｉＳｉ2 膜２３を形成する。」
　
（周知例２）特開２０００−１０６４３０号公報には、図７とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に言えばＬＤＤ（lightly doped drain）構造を有する半導体装置におけるホットキャリア寿命の向上を図る技術に関する。
【０００２】
【従来の技術】
従来の半導体装置として、いわゆるＬＤＤ（lightly doped drain）構造を有する半導体装置がある。
【０００３】
これは、図７に示すように一導電型、例えばＰ型の半導体基板上にゲート酸化膜５２を介してゲート電極５３が形成され、そのゲート電極５３の側壁部にはサイドウォールスペーサ膜５４が形成されている。そして、前記ゲート電極５３に隣接するように基板表層に逆導電型のＮ−型ソース・ドレイン領域５５が形成され、サイドウォールスペーサ膜５４に隣接するように基板表層にＮ＋型ソース・ドレイン領域５６が形成されることで、ＬＤＤ構造が形成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、このようなＮチャネル型ＭＯＳトランジスタにおいて、前記サイドウォールスペーサ膜５４にホットキャリア（電子）が飛び込み、トラップされることによって、サイドウォールスペーサ膜５４下部のＮ−型ソース・ドレイン領域５５の電子が逃げ、この部分の抵抗値が上がり、電流増幅率等の特性を劣化させてしまう。これが、ホットキャリアの寿命を短くする１つの要因と考えられる。
【０００５】従って、本発明では、ＬＤＤ構造を有する半導体装置におけるホットキャリア寿命の向上を図ることを目的とする。」
「【００１９】以上説明したように、本発明の半導体装置では、低濃度のＮ−型ソース・ドレイン領域５上にも電子密度の高いチタンシリサイド膜が形成されているため、従来と同様にゲート電極３の側壁部に形成された酸化膜４Ａにホットキャリア（電子）がトラップされたとしても、このホットキャリアによる特性劣化の発生を抑制でき、ホットキャリア寿命が延びる。
尚、このように本発明の半導体装置は、従来のサリサイド構造の半導体装置に比してソース・ドレイン抵抗がさらに下がるので、高周波用アナログＭＯＳトランジスタに適用する良い。
　
（周知例３）特開平１０−２５６１８８号公報には、図８とともに、以下の事項が記載されている。
「【０００５】この従来の半導体素子例えばＭＯＳ−ＦＥＴを有するサリサイド構造の半導体装置の製造方法を図８を参照して説明する。先ず図８Ａに示すように、Ｓｉ基板１上に、ゲート絶縁膜を構成するＳｉＯ2 膜２を表面熱酸化等によって形成し、これの上にＳｉ3 Ｎ4 膜による酸化のマスク層３を、最終的に半導体素子を形成する部分上に選択的に形成する。このＳｉ3 Ｎ4 マスク層３を酸化マスクとしてこのマスク層３によって覆われていない部分を熱酸化するいわゆる LOCOS（Local Oxidation of Silicon）によって素子分離絶縁層４を形成する。
【０００６】図８Ｂに示すように、素子分離絶縁層４によって囲まれた素子形成部上のＳｉ3 Ｎ4 膜３およびＳｉＯ2 膜２をエッチング除去し、表面熱酸化によってＳｉＯ2 ゲート絶縁膜５を形成し、これの上に所要の幅Ｗを有する多結晶Ｓｉよりなるゲート電極６を被着形成する。
そして、このゲート電極６および素子分離絶縁層４をイオン注入マスクとして不純物のイオン注入を行って低不純物濃度のソースないしはドレイン領域（以下低濃度Ｓ／Ｄ領域という）７を形成する。
【０００７】図８Ｃに示すように、ゲート電極６の側面にＳｉＯ2 によるサイドウオール８の形成を行い、このサイドウオール８、ゲート電極６および素子分離絶縁層４をイオン注入マスクとして不純物のイオン注入を行って高不純物濃度のソースないしはドレイン領域（以下高濃度Ｓ／Ｄ領域という）９を形成する。
【０００８】図８Ｄに示すように、表面を弗酸処理してＳ／Ｄ領域９上の自然酸化膜の除去を行った後に全面的にＴｉ，Ｃｏ等のＳｉと反応して高融点シリサイドを形成することのできる金属層１０を全面的に被着する。
【０００９】その後熱処理を行ってシリサイド化処理を行う。このようにして、図８Ｅに示すように、それぞれＳｉよりなるＳ／Ｄ領域９上とゲート電極６上に直接的に接触形成された金属層１０とＳｉとの反応を行ってこれら部分に選択的にシリサイド層１１の形成を行う。その後、アンモニア過水等によってシリサイド化されていない、すなわちＳｉＯ2 によるサイドウオール８および素子分離絶縁層４上に残された金属層１０を、シリサイドをエッチングすることのないエッチング液によってエッチング除去する。このようにすると、高濃度Ｓ／Ｄ領域９上に選択的に、高濃度Ｓ／Ｄ領域９に整合して、シリサイド層１１によるソースないしはドレイン電極（以下Ｓ／Ｄ電極という）１２が形成される。すなわち、サリサイド構造が形成される。
【００１０】その後、図示しないが、表面に層間絶縁層の形成、これに対するコンタクトホールの穿設、このコンタクトホールへのタングステンＷ等の金属の埋込み、Ａｌ−もしくはのＡｌ系合金等による上層配線の形成等を行うことによって目的とする例えばＭＯＳ−ＦＥＴを有する半導体集積回路装置の製造がなされる。
【００１１】
上述したような、シリサイドをＳ／Ｄ領域上に自己整合的に形成したいわゆるサリサイド構造によるときは、ソースおよびドレイン抵抗が、従来のこの構造によらない場合に比し１桁程度低めることができる。
　
　そうすると、上記周知の課題を勘案し、刊行物発明をＬＤＤ構造のＭＯＳトランジスタに適用することにより、補正後の発明のように、「ゲート電極の両側の半導体基板の表面内にＬＤＤ領域を形成する」構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２及び５について
　半導体装置の製造工程において、ある工程が終了して次の工程に移る前に、前工程で発生した残渣を除去したり、基板の表面状態を清浄にするために、洗浄工程を行うことは、当業者が必要に応じて、適宜なし得る程度のことである。
　よって、相違点２及び５は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−３）相違点３について
　引用刊行物２には、ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域の表面に金属シリサイド層を形成するに際して、シリコンの反応性を高め、シリサイド化をより確実に行うため、
「シリコン基板１０１上に、ゲート酸化膜１０４、ゲート電極１０５、サイドウォールスペーサー１０６を形成し、
　Ｎ型不純物を注入して、高濃度のＮ型拡散層であるソース／ドレイン領域１０７ａ，１０７ｂをそれぞれ形成するとともに、前記ゲート電極１０５に不純物を導入し、
　注入した不純物の活性化を行うために、窒素雰囲気中で熱処理し、
　ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に存在する自然酸化膜等を除去し、
　
アルゴンイオンを注入して、ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１０８ｂを形成し、
　
ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの表面に金属シリサイド層１１０ａ，１１０ｂを形成する
　ここで、「アルゴンイオンを注入して、ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１０８ｂを形成」することは、補正後の発明の「半導体基板の全面にＰＡＩ工程を行うことにより、」「ゲート電極及び」「ソース／ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」に相当する。そして、刊行物発明においても、「Ｃｏシリサイド層」を形成する際に、シリサイド化を確実に行うことは、当業者が当然に認識する課題である。
　そうすると、刊行物発明に引用刊行物２に記載された技術思想を適用することにより、補正後の発明のように、「半導体基板の全面にＰＡＩ工程を行うことにより、」「ゲート電極及び」「ソース／ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」、「熱処理する段階の後に、」「半導体基板の全面に洗浄を行う段階」を含む構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−４）相違点４及び６について
　ＭＯＳトランジスタのソース・ドレイン領域を形成する際、注入した不純物を活性化するための熱処理として、急速熱処理法を用い、窒素雰囲気中、１０００℃で１０秒あるいは２０秒間行うことは、以下の周知例４〜６に記載されるように、従来から周知の技術である。
　
（周知例４）特開平９−２９３８６６号公報には、以下の事項が記載されている。
「【００２２】続いてリソグラフィー技術によって、Ｎチャネルトランジスタの形成領域３３を覆うレジストパターン８１（２点鎖線で示す部分）を形成した後、そのレジストパターン８１をマスクに用いたイオン注入法によって、Ｐチャネルトランジスタのソース・ドレイン領域１９，２０を形成するために、Ｐ型不純物〔例えば二フッ化ホウ素イオン（ＢＦ2 + ）〕をシリコン基板１１中にイオン注入する。このとき、Ｐチャネルトランジスタの形成領域１３では素子分離領域１２、ゲート電極１５およびサイドウォール絶縁膜１８もマスクになる。したがって、ゲート電極１５の両側のサイドウォール絶縁膜１８の下部にはＬＤＤ領域１６，１７が残る。
　上記イオン注入では、一例としてその処理条件を、
　Ｐ型不純物：二フッ化ホウ素イオン（ＢＦ2 + ）、
　打ち込みエネルギー：４０ｋｅＶ、
　ドーズ量：３×１０15個／ｃｍ2 に設定した。」
「【００２４】続いてリソグラフィー技術によって、Ｐチャネルトランジスタの形成領域１３を覆うレジストパターン８２（２点鎖線で示す部分）を形成した後、そのレジストパターン８２をマスクに用いたドーピング法としてイオン注入法によって、Ｎチャネルトランジスタのソース・ドレイン領域３９、４０を形成するために、Ｎ型不純物〔例えばヒ素イオン（Ａｓ+ ）〕をシリコン基板１１中にイオン注入する。このとき、Ｎチャネルトランジスタの形成領域３３では素子分離領域１２、ゲート電極３５およびサイドウォール絶縁膜３８もマスクになる。したがって、ゲート電極３５の両側のサイドウォール絶縁膜３８の下部にはＬＤＤ領域３６，３７が残る。
　上記イオン注入では、一例としてその処理条件を、
　Ｎ型不純物：ヒ素イオン（Ａｓ+ ）、
　打ち込みエネルギー：５０ｋｅＶ、
　ドーズ量：３×１０15個／ｃｍ2 に設定した。」
「【００２６】
次いで上記レジストパターンを除去した後、上記ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０の活性化熱処理をＲＴＡによって行う。その結果、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９が形成され、ＬＤＤ領域１７を介してソース・ドレイン領域２０が形成された。
　上記活性化熱処理条件では、一例としてその処理条件を、
　熱処理雰囲気：窒素雰囲気、
　熱処理温度：１０００℃、
　熱処理時間：１０秒
に設定した。」
　
（周知例５）特開平７−２０１７７７号公報には、以下の事項が記載されている。
「【００３２】この後、イオン注入法により、ｎ型チャネルのＭＯＳＦＥＴ領域にはＡｓ+ イオンを３０ｋｅＶ、３×１０15ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯＳＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、３×１０15ｃｍ-2の条件で注入することにより、深い高濃度の不純物拡散層を形成する。
【００３３】
次いでＮ2 雰囲気中で１０００℃、２０秒の熱処理を施し、不純物拡散層中の不純物を活性化することにより、浅い低濃度の不純物拡散層の深さは５０ｎｍとなり、深い高濃度の不純物拡散層の深さは１２０ｎｍとなる。
　
（周知例６）特開平６−１１２１５８号公報には、以下の事項が記載されている。
「【００３６】○４（当審注：丸付き数字をこのように表す。）全面に、ひ素（Ａｓ）を５０ｋｅＶ、５×１０15ｃｍ-2でイオン注入し、
さらに、窒素（Ｎ
2
 ）ガス中で１０００℃、２０秒間のアニールを行ってＡｓを活性化することによって、ｎ
＋
拡散層（ソース拡散層１２ａ、ドレイン拡散層１２ｂ）１２を形成する。
　
　 そうすると、刊行物発明において、上記周知の技術を勘案することにより、補正後の発明のように、
「ソース／ドレーン領域を形成した後、」「ＰＡＩ工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」を含み、「前記熱処理する段階は９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う」構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点４及び６は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物２に記載された技術思想及び周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年３月１６日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし２１に係る発明は、平成２１年１０月７日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２１に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（３−３−１）及び（３−３−２）に記載したとおりの事項及び発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「急速熱処理装備を用いて熱処理する段階」について、「９７０〜１０４０℃の温度で窒素雰囲気で１０〜４０秒間行う」と限定したものである。逆に言えば本　件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２（３）において検討したように、補正後の発明が，引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。