【事件の表示】
　特願２００２−　５４０３３「非常に短いゲート形状を有するトランジスタとメモリセルの製造方法」拒絶査定不服審判事件〔平成１４年１０月２５日出願公開、特開２００２−３１３９７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年２月２８日（パリ条約による優先権主張２００１年３月１日、米国）の出願であって、平成２０年９月２２日付けの拒絶理由通知に対して、平成２１年３月２日付けで手続補正書及び意見書が提出されたが、同年５月１２日付けで拒絶査定がなされ、これに対し、同年９月２４日付けで審判請求がなされるとともに、同日付けで手続補正書が提出されたものである。
　そして、同年１２月１１日付けで特許法第１６４条第３項の規定による前置報告がなされ、平成２３年１月１９日付けで当審よりなされた審尋に対して、同年６月２４日付けで回答書が提出されたものである。
　
　
第２．平成２１年９月２４日に提出された手続補正書によりなされた手続補正（以下、「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲と発明の名称を補正するものであり、このうち、特許請求の範囲については、以下のとおりである。
　
〈補正事項ａ〉
　　・補正前の請求項１の
「前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を、
　補正後の請求項１の
「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
　前記オフセットスペーサ形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」と、
補正する。
　
〈補正事項ｂ〉
　　・補正前の請求項９〜請求項２６を削除する。
　
２．補正目的の適否
（１）補正事項ａについて
　補正前の請求項１においては、「前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」と記載され、補正前の請求項１の記載を、その記載の通りに解すれば、「前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」の後に、「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を行うという、工程の順序であった。
　
　これに対して、補正事項ａについての補正により、補正後の請求項１においては、「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
　前記オフセットスペーサ形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」と記載され、「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を行い、「前記オフセットスペーサ形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」を行うという、工程の順序である。
　
　したがって、補正事項ａについての補正は、「工程」の順序を入れ替えており、請求項１に係る発明になる「製造方法」を変更する補正であることは明らかである。
　
　さらに、
　補正前の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、「DDDイオン注入及びLDDイオン注入を行う工程」と「第１ソース/ドレイン(S/D)イオン注入を行う工程」との間に行われるものである。そうすると、本願明細書の段落【００３５】に「オフセットスペーサが形成された後、HV(high voltage)トランジスタに対してDDD接合が形成され、LV(low voltage)トランジスタに対してLDD接合を形成する工程が後に続く。そうしてから、メインオキサイドスペーサが形成されS/Dイオン注入が後に続く。」と記載されていることから、補正前の前記「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、本願明細書の発明の詳細な説明に記載された「メインオキサイドスペーサ」を「形成」する工程に対応する。
　一方、補正後の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、「DDDイオン注入及びLDDイオン注入を行う工程」の前に行われるものである。してみれば、補正後の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、本願明細書における、段落【００３１】の「図１ｃに示すように、ゲート１３０の側壁に沿ってオフセットオキサイドスペーサ１１０a、１１０bを形成する」工程、前記段落【００３５】の「オフセットスペーサ」う「形成」する工程、段落【００４２】の「図２bに示すように、ポリシリコンスタック側壁に沿ってオフセットオキサイドスペーサ２１０a、２１０bを形成する」工程に対応している。
　すなわち、上記のとおり、「製造方法」の「工程」の順序を入れ替えたことにより、同一の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」であっても、「製造方法」全体における当該「工程」の意義や目的が変更されているから、補正事項ａについての補正は、請求項１に係る発明を変更し、その意義や課題・目的を変更する補正である。
　
　以上から、補正事項ａについての補正は、特許請求の範囲の減縮を目的とする補正ではない。
　また、補正事項ａについての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とする補正にも該当しない。
　よって、補正事項ａについての補正は、特許法第１７条の２第４項の各号に掲げるいずれかの事項を目的とするものではない。
　
（２）補正事項ｂについて
　補正事項ｂについての補正は、請求項の削除を目的とする補正である。
　
（３）補正目的の適否のまとめ
　以上のとおりであるから、前記の補正事項ａについての補正を含む特許請求の範囲についての本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．独立特許要件を満たすかどうかの検討
　次に、仮に、本件補正が、特許法１７条の２第４項に規定する要件を満たすものとして、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを、請求項１に係る発明（以下、「本願補正発明」という。）について検討する。
（１）本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は、次のとおりである。
　
【請求項１】
「半導体トランジスタを製造する方法であって、
　第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
　前記オフセットスペーサ形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」
　
（２）引用例の表示
　　引用例１：特開平０３−０６６１７１号公報
　　引用例２：特開平０８−２０４１８６号公報
　　引用例３：特開平１１−３３０２７４号公報
　　引用例４：特開２００１−０４４３９３号公報
　
（３）引用例１の記載及び引用発明と、引用例２〜４の記載
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平０３−０６６１７１号公報（以下「引用例１」という。）には、「半導体集積回路装置の製造方法」（発明の名称）に関して、第１図〜第８図とともに、次の記載がある。
　
　　ア．発明の背景等
・「〔産業上の利用分野〕
　本発明は、半導体集積回路装置に関し、特に、不揮発性記憶機能を備えた半導体集積回路装置に適用して有効な技術に関するものである。
〔従来の技術〕
　電気的消去型不揮発性記憶装置(
E
E
P
R
O
M
・「本発明の目的は、不揮発性記憶回路を有する半導体集積回路装置において、製造上の歩留りを向上することが可能な技術を提供することにある。
　本発明の他の目的は、前記半導体集積回路装置において、加工寸法精度を向上することが可能な技術を提供することにある。
　本発明の他の目的は、前記半導体集積回路装置において、素子の特性を安定化し、又素子の性能を向上することが可能な技術を提供することにある。
　本発明の他の目的は、前記半導体集積回路装置において、製造工程数を低減することが可能な技術を提供することにある。」（４頁右上欄１２行〜同頁左下欄４行）
　
　　イ．実施例
・「〔発明の実施例〕
　本発明の一実施例であるＥＥＰＲＯＭの構成を第１図(要部断面図)で示す。第１図は、左側にフラッシュ型のメモリセル、中央に周辺回路を構成する低絶縁耐圧のＭＩＳＦＥＴ、右側に高絶縁耐圧のＭＩＳＦＥＴの夫々を示す。前記周辺回路は、相補型ＭＩＳＦＥＴ(ＣＭＯＳ)で構成されるが、本実施例においてはそのうちｎチャネルＭＩＳＦＥＴのみ説明する。」（５頁右上欄１８行〜同頁左下欄６行）
・「フラッシュ構造を採用するメモリセルＱｍは、フィールド絶縁膜３及びｐ−型チャネルストッパ領域４で周囲を規定された領域内において、ｐ−型ウェル領域２の主面に構成される。メモリセルＱｍは、１個の電界効果型トランジスタで構成され、１[bit]の情報を記憶する。つまり、メモリセルＱｍは、ｐ−型ウェル領域２、ｐ＋型半導体領域１５、ゲート絶縁膜７、情報蓄積用ゲート電極（フローティングゲート電極）８、ゲート絶縁膜１０、制御用ゲート電極（コントロールゲート電極）１１、ソース領域及びドレイン領域で構成される。」（５頁左下欄１９行〜同頁右上欄９行）
・（メモリセルＱｍの）「ソース領域は高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４で構成される。つまり、ソース領域は所謂２重拡散構造で構成される。」（６頁左上欄２０行〜同頁右上欄３行）
・「低絶縁耐圧ＭＩＳＦＥＴＱｌは、ｐ−型ウエル領域２、ゲート絶縁膜９、ゲート電極１１、ソース領域及びドレイン領域である一対のｎ型半導体領域１６及びｎ＋型半導体領域１８で構成される。
　……（中略）……ソース領域及びドレイン領域はＬＤＤ構造で構成される。」（７頁左上欄１〜１１行）
・「高絶縁耐圧ＭＩＳＦＥＴＱｈは、ｐ−型ウェル領域２、ゲート絶縁膜６、ゲート電極８、ソース領域及びドレイン領域で構成される。
　……（中略）……ソース領域は低不純物濃度のｎ型半導体領域１６及び高不純物濃度のｎ＋型半導体領域１８で構成される。つまり、ソース領域はＬＤＤ構造で構成される。ドレイン領域は低不純物濃度のｎ型半導体領域１６、高不純物濃度のｎ＋型半導体領域１８及び低不純物濃度のｎ型半導体領域５で構成される。低不純物濃度のｎ型半導体領域５は、ｎ型半導体領域１６及びｎ＋型半導体領域１８の周囲に沿って設けられ、ドレイン領域のｐｎ接合耐圧を高めるために設けられる。このｎ型半導体領域５は２重拡散構造のドレイン領域を構成する。」（７頁左下欄１９行〜右上欄２０行）
・「次に、前述のＥＥＰＲＯＭの製造方法について、第２図乃至第８図（各製造工程毎に示す要部断面図）を用いて簡単に説明する。
　まず、ｐ−型半導体基板１を用意する。
　次に、メモリセルＱｍ、低絶縁耐圧ＭＩＳＦＥＴＱｌ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｐ−型半導体基板１の主面部にｐ−型ウエル領域２を形成する。なお、ｐ−型ウエル領域２とほぼ同一製造工程により、ｐ−型半導体基板１のｐチャネルＭＩＳＦＥＴの形成領域の主面部にｎ−型ウエル領域が形成される。」（７頁左下欄２〜１２行）
・「次に、メモリセルＱｍの形成領域のゲート絶縁膜７上に情報蓄積用ゲート電極８を形成すると共に、高絶縁耐圧ＭＩＳＦＥＴＱｈの形成領域のゲート絶縁膜６上にゲート電極８を形成する。」（８頁左上欄７〜１０行）
・「次に、高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形成領域において、Ｐ−型ウエル領域２の主面部にｎ型不純物５ｎ例えばＰをイオン打込み法により導入する。このｎ型不純物５ｎは、例えば１０１３[atoms/cm２]程度の不純物濃度で、イオン打込み法により導入される。」（８頁左上欄１６行〜同頁右上欄１行）
・「次に、第５図に示すように、前記メモリセルＱｍの形成領域のゲート絶縁膜１０上に情報蓄積用ゲート電極１１を形成すると共に、低絶縁耐圧ＭＩＳＦＥＴＱｌの形成領域のゲート絶縁膜９上にゲート電極１１を形成する。」（８頁左下欄１８行〜同頁右下欄２行）
・「次に、前記メモリセルＱｍの形成領域において、制御用ゲート電極１１のゲート長方向の加工を行う。そして、この制御用ゲート電極１１をマスクとしてその下層の情報蓄積用ゲート電極８のゲート長方向の加工を行う。この制御用ゲート電極１１、情報蓄積用ゲート電極８の夫々の加工は、異方性エッチング技術で行い、所謂重ね切りで行われる。この後、熱酸化処理を行い、第６図に示すように、情報蓄積用ゲート電極８、制御用ゲート電極１１、ゲート電極８、１１の夫々の表面を覆う絶縁膜１２を形成する。この絶縁膜１２はメモリセルＱｍの情報保持特性を向上する目的で形威される。」（８頁右下欄１１行〜９頁左上欄２行）
・「次に、メモリセルＱｍのソース領域の形成領域において、ｐ−型ウエル領域２の主面部にｎ型不純物１３ｎ、１４ｎの夫々を導入する。ｎ型不純物１３ｎは、例えば１０１５〜１０１６[atoms/cm２]程度の不純物濃度のＡｓを使用し、６０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。ｎ型不純物１４ｎは、例えば１０１４〜１０１５[atoms/cm２]程度の不純物濃度のＰを使用し、５０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。
　次に、メモリセルＱｍのドレイン領域の形成領域において、ｐ−型ウエル領域２の主面部にｐ型不純物１５ｐを導入する。ｐ型不純物１５ｐは、例えば１０１３〜１０１４[atoms/cm２]程度の不純物濃度のＢＦ２を使用し、６０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。
　次に、第７図に示すように、メモリセルＱｍ、低絶縁耐圧ＭＩＳＦＥＴＱｌ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｐ−型ウエル領域２の主面部にｎ型不純物１６ｎを導入する。メモリセルＱｍの形成領域において、ｎ型不純物１６ｎは、例えば１０１５[atoms/cm２]程度の不純物濃度のＡｓを使用し、６０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。低絶縁耐圧ＭＩＳＦＥＴＱｌ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎは、例えば１０１３[atoms/cm２]程度の不純物濃度のＰを使用し、５０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。
　前記導入された各不純物は、この後に施されるアニール処理により拡散され半導体領域を形成する。つまり、ｎ型不純物１３ｎはｎ＋型半導体領域１３、ｎ型不純物１４ｎはｎ型半導体領域１４、ｐ型不純物１５ｎはｐ＋型半導体領域１５、ｎ型不純物１６ｎはｎ型半導体領域１６の夫々を形成する。
　次に、情報蓄積用ゲート電極８、制御用ゲート電極１１、ゲート電極８、１１の夫々の側壁にサイドウォールスペーサ１７を形成する。サイドウォールスペーサ１７は、例えば基板全面にＣＶＤ法で酸化珪素膜を堆積し、この堆積した膜厚に相当する分基板全面にＲＩＥ等の異方性エッチングを施すことにより形成される。
　次に、メモリセルＱｍ、低絶縁耐圧ＭＩＳＦＥＴＱｌ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｐ−型ウエル領域２の主面部にｎ型不純物１８ｎを導入する。ｎ型不純物１８ｎは、例えば１０１５〜１０１６[atoms/cm２]程度の不純物濃度のＡｓを使用し、６０[ＫｅＶ]程度のエネルギのイオン打込み法で導入する。このｎ型不純物１８ｎは、アニール処理を行うことにより拡散され、ｎ＋型半導体領域１８を形成する。」（９頁左上欄１１行〜同頁左下欄２０行）
　
　　ウ．発明の効果
・「〔発明の効果〕
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
　不揮発性記憶回路を有する半導体集積回路装置において、製造上の歩留りを向上することができる。
　前記半導体集積回路装置において、加工寸法精度を向上することができる。
　前記半導体集積回路装置において、素子の特性を安定化し、又素子の性能を向上することができる。
　前記半導体集積回路装置において、製造工程数を低減することができる。」（１０頁右下欄１３行〜１１頁左上欄６行）
　
（３−２）引用発明
　前記ア〜ウによれば、引用例には、次の発明（以下、「引用発明」という。）が記載されているといえる。
　
「周辺回路を構成する高絶縁耐圧ＭＩＳＦＥＴＱｈの形成領域のｐ−型半導体基板１の主面に形成されたゲート絶縁膜６上にゲート電極８を形成する工程と、
　周辺回路を構成する低絶縁耐圧ＭＩＳＦＥＴＱｌの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜９上にゲート電極１１を形成する工程と、
　フラッシュ型のメモリセルＱｍの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜７上において、制御用ゲート電極１１のゲート長方向の加工を行い、前記制御用ゲート電極１１をマスクとしてその下層の情報蓄積用ゲート電極８のゲート長方向の加工を行う工程と、
　前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形成領域にｎ型不純物５ｎをイオン打込み法により導入する工程と、
　前記メモリセルＱｍの前記情報蓄積用ゲート電極８と前記制御用ゲート電極１１、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの前記ゲート電極８、前記低絶縁耐圧ＭＩＳＦＥＴＱｌの前記ゲート電極１１の夫々の表面を覆う絶縁膜１２を形成する工程と、
　前記絶縁膜１２の形成の後に、前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する工程と、
　前記絶縁膜１２の形成の後に、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎをイオン打込み法で導入する工程と、
　前記メモリセルＱｍの前記情報蓄積用ゲート電極８と前記制御用ゲート電極１１、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの前記ゲート電極８、前記低絶縁耐圧ＭＩＳＦＥＴＱｌの前記ゲート電極１１の夫々の側壁にサイドウォールスペーサ１７を形成する工程と、
　前記メモリセルＱｍ、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域にｎ型不純物１８ｎを導入してｎ＋型半導体領域１８を形成する工程とからなり、
　前記低絶縁耐圧ＭＩＳＦＥＴＱｌのソース領域及びドレイン領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのソース領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域は２重拡散構造で形成されることを特徴とする半導体集積回路装置の製造方法。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平０８−２０４１８６号公報（以下「引用例２」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１、図２とともに、次の記載がある。
　
　　ア．発明の背景等
・「【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に係り、特に自己整合的シリサイド層を製造するもので、例えばポリシリコンにより側壁を形成しソース／ドレインイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法に関する。」
・「【０００５】
【発明が解決しようとする課題】そこで、本発明は以上のような点に鑑みてなされたもので、特に自己整合的シリサイド層を製造する際に、例えばポリシリコンにより側壁を形成し、ソース／ドレイン領域へのイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法を提供することを目的としている。」
　
　　イ．実施例
・「【００１１】
【実施例】以下図面を参照して本発明の実施例について説明する。初めに、図１及び図２により本発明の第１の実施例による半導体装置の製造方法を説明する。
【００１２】先ず、図１（ａ）に示すように、公知の方法によりシリコン基板１上に素子分離絶縁膜２、ゲート酸化膜３、ゲート電極４を形成する。ここで、ゲート電極４は単層のポリシリコン膜で形成されていても、あるいは、いわゆるポリサイド構造（ポリシリコン／高融点金属シリサイドからなる２層構造）であってもよい。
【００１３】その後、電界緩和層として低濃度拡散層６形成の為に例えばＰ+ をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜５により覆う。本構造は、例えばゲート電極４を水蒸気雰囲気中、８７５℃程度で０．５〜１時間程度熱酸化することにより、その周囲に１００〜２００ｎｍ程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にＣＶＤ法によって１００ｎｍ程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって２層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。
【００１４】前述の電界緩和層６形成の為のイオン注入はこの段階で行ってもよい。次に、図１（ｂ）に示すようにポリシリコンによる側壁７を形成する。これは、例えば全面にＣＶＤ法によってポリシリコンを２００ｎｍ程度堆積した後、反応性イオンエッチング法により異方性エッチングすることによってゲート電極の側壁部のみにポリシリコンを残した構造とすることができる。
【００１５】ここで、側壁材料としてはポリシリコン以外にアモルファス（非晶質）シリコン、微結晶シリコンであってもよい。その後、高濃度拡散層８形成の為に例えばＡｓ+ をイオン注入し、ソース／ドレイン領域とする。」
　
　　ウ．発明の効果
・「【００３４】
【発明の効果】従って、以上詳述したように本発明によれば、特に自己整合的シリサイド層を製造する際に、例えばポリシリコンにより側壁を形成し、ソース／ドレイン領域へのイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法を提供することができる。」
　
（３−４）引用例３の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−３３０２７４号公報（以下「引用例３」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜図９とともに、次の記載がある。
　
　　ア．発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、より詳しくは、不揮発性メモリを有する半導体装置の製造方法に関する。」
・「【０００５】次に、図９(b) に示すように、フローティングゲート電極ｆｇを構成する第一の多結晶シリコン膜104 とコントロールゲート配線ｃｇを構成する第二の多結晶シリコン膜106 のそれぞれの露出した側面を熱酸化して被覆絶縁膜109 を形成する。その熱酸化によりシリコン基板101 表面のSiO2膜110 の膜厚が増加する。コントロールゲート配線ｃｇとフローティングゲート電極ｆｇの側面に被覆絶縁膜108 を形成したのは、後の工程においてイオン注入による不純物の導入を抑制するためと、素子完成後にフローティングゲート電極ｆｇに注入された電荷の抜けを防止するためである。
【０００６】その後に、不純物をシリコン基板101 にイオン注入して低濃度で浅い不純物拡散層を形成する。次に、図９(c) に示すように、コントロールゲート配線ｃｇ及びフローティングゲートｆｇの側面に絶縁性サイドウォール111 を形成する。さらに、保護絶縁膜108 及び絶縁性サイドウォール111 をマスクにしてシリコン基板101 に２回目の不純物をイオン注入する。
【０００７】２回の不純物イオン注入によって、図７(c) に示すようなＬＤＤ構造のソース層112s、ドレイン層112dがフローティングゲート電極ｆｇの両側のシリコン基板101 に形成される。
【０００８】
【発明が解決しようとする課題】ところで、コントロールゲート配線ｃｇ、フローティングゲート電極ｆｇの側面を熱酸化して被覆絶縁膜109 を形成する際に、シリコン基板101 の表面も酸化されてSiO2膜110 の底がゲート絶縁膜103 よりも深くなり、しかも、フローティングゲートゲート電極ｆｇとシリコン基板101 の間の境界側部が酸化される。
【０００９】このため、ドレイン層111dの端部で発生したホットキャリアがゲート絶縁膜103 をトンネルしにくくなって、フローティングゲート電極ｆｇにホットキャリアが注入されにくくなる。さらに、ＬＤＤ構造のソース層112s、ドレイン層112dの端部がフローティングゲート電極ｆｇから遠くなりドレイン電流が減少するなど、トランジスタ特性を劣化させるといった不都合がある。
【００１０】そのような不都合は、素子の微細化が進むほど顕著に現れてくる。本発明の目的は、トランジスタ特性の劣化を防止するとともに、フローティングゲートへのホットキャリア注入を容易にする構造を得るための半導体装置の製造方法を提供することにある。」
　
　　イ．発明の実施の形態
・「【００１７】
【発明の実施の形態】そこで、以下に本発明の実施形態を図面に基づいて説明する。図１〜図４は、本発明の実施形態に係る半導体装置のメモリセルの形成工程を示す断面図、図５、図６は、その平面図を示している。また、図７、図８は、半導体装置のロジック回路領域でのＭＯＳトランジスタの形成工程を示す断面図である。」
・「【００２３】続いて、図１(c) 、図６(a) に示すように、保護絶縁膜９からゲート絶縁膜４までをフォトリソグラフィー技術によりパターニングすることにより、Ｘ方向に延びる幅０．５μｍ〜０．８μｍのストライプパターン１１を形成する。ストライプパターン１１は、ストライプ形状の保護絶縁膜９からゲート絶縁膜４までを含む多層構造のパターンである。
【００２４】これによって、第二の多結晶シリコン膜７はコントロールゲートＣＧの形状になる。コントロールゲートＣＧは図６(a) に示すように素子形成領域３の中央を横切るストライプ形状となる。コントロールゲートＣＧの下方にある第一の多結晶シリコン膜５は、コントロールゲートＣＧと同一幅にパターニングされて素子形成領域３で他の素子形成領域から孤立し、フローティングゲートＦＧとして使用される。
【００２５】次に、図示しないＣＶＤ装置にシリコン基板１を入れ、さらにＣＶＤ装置のチャンバ内に二酸化窒素（N2O）とシラン（SiH4）を含む反応ガスを導入し、そのチャンバ内のガス圧力を０．１Torrに減圧するとともに、シリコン基板１を８００℃で加熱する。この条件により、図２(a) 、図６(b) に示すようにストライプパターン１１の上面及び側面とシリコン基板１上面とフィールド酸化膜２の上面に沿って二酸化シリコンよりなる膜厚５〜５０nm、例えば１０nmの被覆絶縁膜１０を成長する。
【００２６】その被覆絶縁膜１０の成長としては、反応ガスとしてしてアンモニア（NH3）又はシラン（SiH4）を使用して窒化シリコンを成長してもよい。また、その被覆絶縁膜１０は、図２(a) に示すように二酸化シリコン８ａ又は窒化シリコン８ｂの二層構造膜であってもよい。二層構造膜の下層部は、二酸化シリコン８ａと窒化シリコン８ｂのどちらであってもよい。また、被覆絶縁膜１０は、SiH4、N2O及びNH3の反応ガスを用いて成長する窒化酸化シリコンから構成してもよい。
【００２７】被覆絶縁膜１０の形成工程では、窒化シリコン膜又は酸化シリコン膜又は二層構造膜を形成した後に、酸素含有雰囲気中で加熱する処理を含めてもよい。さらに、被覆絶縁膜１０は、膜厚５nm程度のシリコン膜をＣＶＤにより形成した後に、酸素含有雰囲気中で加熱により酸化して得られた膜であってもよい。被覆絶縁膜１０を形成する工程では、反応ガスが、コントロールゲートＣＧ、フローティングゲートＦＧ及び基板１を構成するシリコンとは反応しないので、シリコン基板１の表面が酸化されず、フローティングゲートＦＧの底及び側部には図９(b) に示すようなSiO2層のバーズビークが生じることはない。
【００２８】以上のような被覆絶縁膜１０の形成の後に、加速エネルギー６０keV 、ドーズ量２×１０13 atoms／cm2 の条件でリンをシリコン基板１の素子形成領域３にイオン注入する。この場合、ストライプパターン１１、フィールド酸化膜２はエッチング用のマスクとして機能する。これによりフローティングゲートＦＧの両側のシリコン基板１には図２(b) に示すような低濃度の不純物導入層１２ｓ、１２ｄが形成される。なお、フローティングゲートＦＧ、コントロールゲートＣＧは、被覆絶縁膜１０によってイオン注入を直に受けることはないので、イオン注入によるダメージが少ない。また、被覆絶縁膜１０が５０nm程度であれば、シリコン基板１への不純物イオン注入が阻止されることはない。
【００２９】この後に、図２(c) に示すように、ＣＶＤ法により全体にSiO2膜１３を２５０nmの厚さに成長する。さらに、反応性イオンエッチングによってSiO2膜１３を垂直方向にエッチングし、パターン１１の側面に残存させる。これにより図３(a) 、図６(c) に示すような絶縁性のサイドウォール１３ｓを形成する。このエッチングによって素子形成領域３ではシリコン基板１の表面が露出するので、その表面を８５０℃の酸素雰囲気で加熱して図３(b) に示すような膜厚５nmのSiO2膜１４を形成する。
【００３０】続いて、加速エネルギー５０keV 、ドーズ量３×１０15 atoms／cm2 の条件で砒素をシリコン基板１の素子形成領域３にイオン注入する。この場合、ストライプパターン１１、サイドウォール１３ｓ及びフィールド酸化膜２はイオン注入防御用のマスクとして機能する。これによりフローティングゲートＦＧの両側のシリコン基板１には高濃度の不純物導入層１５ｓ、１５ｄが形成される。
【００３１】続いて、窒素雰囲気中にシリコン基板１を置き、そこでシリコン基板１を１０００℃で１０秒間加熱して低濃度不純物導入層１１ｓ、１１ｄと高濃度不純物導入層１５ｓ、１５ｄを活性化し、これによりＬＤＤ構造のソース層１６ｓ、ドレイン層１６ｄを形成する。以上のメモリセルの形成と並行して、シリコン基板１のロジック回路領域ではＭＯＳトランジスタが図７、図８に示すような工程で形成される。
【００３２】まず、図７(a) に示すフィールド酸化膜２に囲まれた素子形成領域２３では、図１(a) に示したゲート絶縁膜４、第一の多結晶シリコン膜５などが形成される。しかし、第一の多結晶シリコン膜５のパターニングの際に、それらの膜は素子形成領域２３からエッチングされて残らないようにする。そして、図５(a) に示すように第一の多結晶シリコン膜５のパターニングが終了した後に、シリコン基板１のうち素子形成領域２３の表面を熱酸化してゲート絶縁膜２４を形成する。この熱酸化により図１(a) に示す中間絶縁膜６の膜厚が増すことになる。
【００３３】その後に、上記した第二の多結晶シリコン膜７、タングステンンシリサイド膜８、保護絶縁膜９をロジック素子形成領域２３にも同じように形成する。そして、それらの膜を図１(c) に示すようにパターニングする際に素子形成領域２３のそれらの膜も同時にパターニングして図７(a) に示すようにロジック回路用のＭＯＳトランジスタのゲート電極２１を形成する。ゲート電極２１は、第二の多結晶シリコン膜７と高融点金属シリサイド膜８からなり、その上には保護絶縁膜９が形成され、その下にはゲート絶縁膜２４が存在した状態になる。
【００３４】その後に、図７(b) に示すように、上記した被覆絶縁膜１０によってゲート電極２１とシリコン基板１を覆う。さらに、ゲート電極２１の両側のシリコン基板１には低濃度の不純物導入層３１ｓ、３１ｄを形成する。次に、ゲート電極２１の両側には、図３(a) に示したサイドウォール１３ｓの形成の際に、図７(c) に示すサイドウォール１３ｔが形成される。
【００３５】続いて、図８(a) に示すように、ゲート電極２１、サイドウォール１３ｄをマスクに使用して自己整合的にシリコン基板１に高濃度の不純物導入層３４ｓ、３４ｄを形成する。低濃度及び高濃度の不純物導入層３１ｓ、３１ｄ、３４ｓ、３４ｄは熱処理により活性化されてＬＤＤ構造のソース層３５ｓとドレイン層３５ｄとなる。」
　
　　ウ．発明の効果
・「【００４０】
【発明の効果】以上述べたように本発明によれば、コントロールゲートとフローティングゲートをそれぞれ不純物含有半導体膜によって形成する場合に、フローティングゲートとコントロールゲートの側面を気相成長した被覆絶縁膜で覆い、しかも、その被覆絶縁膜の膜厚を５０nm以下、５nm以上の厚さにしている。
【００４１】このため、フローティングゲートと半導体基板の間のゲート絶縁膜の側部が酸素との反応によって厚くなることを回避できる。したがって、半導体基板内のドレインから出たホットキャリアがゲート絶縁膜をトンネルしてフローティングゲートに移動しやすくなり、しかもフローティングゲートの両側の半導体基板にゲート絶縁膜よりも深い絶縁膜が形成されにくくなるので、そこに形成されるソース／ドレイン層とフローティングゲートとの距離の増加を防止できる。
【００４２】また、その被覆絶縁膜の膜厚を５０nm以下にしているので、ソース／ドレイン層を形成するために不純物を半導体基板にイオン注入する際に、不純物の半導体基板への注入を被覆絶縁膜が遮ることを防止できる。」
　
（３−５）引用例４の記載
　平成２１年５月１２日付けの拒絶査定及び平成２１年１２月１１日に作成した前置報告書において、新たに提示された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２００１−０４４３９３号公報（以下「引用例４」という。）には、「半導体装置の製造方法及び半導体装置」（発明の名称）に関して、図１、図２とともに、次の記載がある。
　
　　ア．発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法及び半導体装置に関し、より詳細には、メモリセル部と周辺回路部とからなる半導体装置におけるメモリセル部のトランジスタのゲートにシングルサイドウォールスペーサを、周辺回路部のトランジスタのゲートにデュアルサイドウォールスペーサを有する半導体装置の製造方法及び半導体装置に関する。」
・「【０００８】本発明は、上記課題に鑑みなされたものであり、新たなマスク工程を増やすことなく、耐圧仕様の厳しい周辺回路部におけるトランジスタのサイドウォールに比較して、メモリセル部におけるトランジスタのサイドウォールを薄膜化することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。」
　
　　イ．発明の実施の形態
・「【００１２】工程（ａ）において、上記で得られた半導体基板上の周辺回路部におけるトランジスタのゲートを形成する。」
・「【００１４】工程（ｂ）において、周辺回路部のトランジスタのゲート側壁に第１サイドウォールスペーサを形成する。」
・「【００１６】工程（ｃ）において、メモリセル部にゲートを形成する。」
・「【００１７】工程（ｄ）において、周辺回路部及びメモリセル部におけるゲート側壁に第２サイドウォールスペーサを形成する。ここでの周辺回路部のゲート側壁には、すでに第１のサイドウォールスペーサが形成されているので、この工程において、第１のサイドウォールスペーサ上に第２のサイドウォールスペーサが形成され、デュアルサイドウォールスペーサ構造とすることができる。また、メモリセル部におけるフローティングゲート及びコントロールゲートの側壁は、第２のサイドウォールスペーサのみが形成されることとなる。」
・「【００１８】本発明の半導体装置の製造方法では、上記各工程の前、中、後の任意の工程において、メモリセル部のソース／ドレイン領域、周辺回路部のソース／ドレイン領域、層間絶縁膜、コンタクトホール、コンタクトプラグ又は配線層等の形成を適宜組み合わせて行うことにより、半導体装置を製造することができる。なお、メモリセル部及び周辺回路部のソース／ドレイン領域は、ＬＤＤ構造、ＤＤＤ構造、非対称のＬＤＤ又はＤＤＤ構造等として形成してもよい。これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができる。」
　
　　ウ．実施例
・「【００１９】以下、本発明の半導体装置の製造方法及びこの方法によって製造された半導体装置の実施例を図１及び図２に基づいて説明する。なお、図１（ａ）〜図２（ｊ）はメモリセル部、図１（ａ’）〜図２（ｊ’）は周辺回路部を示す。まず、図１（ａ）及び（a’）に示したように、周辺回路部Ａにおいて素子分離領域４、メモリセル部Ｍ及び周辺回路部Ａにおいて膜厚１００Å程度のトンネル酸化膜５が形成されたｐ型シリコン基板１に、所定のマスクパターンを用いて、ｐ型及びｎ型の不純物をそれぞれ注入することにより、シリコン基板１表面に、ｐ-ウェル２及びｎ-ウェル３を形成する。その後、シリコン基板１上全面に１２００〜１５００Å程度の膜厚のポリシリコン膜を形成し、所定のマスクパターンを用いて、ポリシリコン膜をパターニングし、メモリセル部Ｍのトンネル酸化膜５上にフローティングゲート６ａを形成する。
【００２０】次に、図１（ｂ）及び（ｂ’）に示したように、メモリセル部Ｍのフローティングゲート６ａ上に膜厚４０Å／７０Å／７０Å程度のＯＮＯ膜８を形成するとともに、周辺回路部Ａにゲート酸化膜９を形成する。続いて、ＮＯＮ膜８及びゲート酸化膜９上全面に、２０００〜３０００Å程度の膜厚のポリシリコン膜７ａを形成する。続いて、図１（ｃ）及び（ｃ’）に示したように、周辺回路部Ａにおいてのみ、ポリシリコン膜７ａをパターニングして、ゲート電極７ｂを形成する。
【００２１】次いで、図１（ｄ）及び（ｄ’）に示したように、シリコン基板１上全面に膜厚１５００〜２０００Å程度のＨＴＯ膜を形成し、異方性エッチングによりエッチバックを行うことにより、周辺回路部Ａにおけるゲート電極７ｂの側壁にサイドウォールスペーサ１０を形成する。この際のサイドウォールスペーサ１０のシリコン基板１上での幅は１０００〜１５００Å程度である。
【００２２】その後、図２（ｅ）及び（ｅ’）［審決注：原文には「図１（ｅ）及び（ｅ’）」と記載されていたが、図１（ｅ）及び（ｅ’）は存在しないことから、「図１」の記載は図２の誤記であることは明らかである。］に示したように、メモリセル部Ｍにおいてのみ、トンネル酸化膜５、フローティングゲート６ａ、ＮＯＮ膜８及びポリシリコン膜７ａを連続的にパターニングして、フローティングゲート６とコントロールゲート７を形成する。
【００２３】次に、図２（ｆ）及び（ｆ’）［審決注：原文には「図１（ｆ）及び（ｆ’）」と記載されていたが、図１（ｆ）及び（ｆ’）は存在しないことから、「図１」の記載は図２の誤記であることは明らかである。］に示したように、周辺回路部Ａ及びメモリセル部のドレイン領域をレジスト（図示せず）によりマスクして、メモリセル部Ｍのソース領域にｎ-層１２を形成し、周辺回路部Ａをレジストによりマスクして、ｎ+層１１を形成することにより、ソース領域側にｎ-層１２及びｎ+層１１の２重拡散層と、ドレイン領域側にｎ+層１１とを形成する。
【００２４】続いて、図２（ｇ）及び（ｇ’）［審決注：原文には「図１（ｇ）及び（ｇ’）」と記載されていたが、図１（ｇ）及び（ｇ’）は存在しないことから、「図１」の記載は図２の誤記であることは明らかである。］に示したように、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル３をレジスト（図示せず）によりマスクして、周辺回路部Ａのｐ-ウェル２にｎ-層１４を、メモリセル部Ｍ及び周辺回路部Ａのｐ-ウエル２をレジストによりマスクしてｎ-ウェル３にｐ-層１３をそれぞれ形成する。
【００２５】次いで、図２（ｈ）及び（ｈ’）［審決注：原文には「図１（ｈ）及び（ｈ’）」と記載されていたが、図１（ｈ）及び（ｈ’）は存在しないことから、「図１」の記載は図２の誤記であることは明らかである。］に示したように、シリコン基板１上全面に膜厚１０００〜１５００Å程度のＳｉＮ膜を形成し、異方性エッチングによりエッチバックを行うことによって、メモリセル部Ｍにおいては、フローティングゲート６及びコントロールゲート７の側壁にサイドウォールスペーサ１５を形成し、周辺回路部Ａにおいては、ゲート電極７ｂの側壁にＨＴＯ膜によるサイドウォールスペーサ１０とＳｉＮ膜によるサイドウォールスペーサ１５とからなるデュアルサイドウォールを形成する。この際のＳｉＮ膜でのサイドウォールスペーサのシリコン基板１上での幅は５００〜１０００Å程度である。
【００２６】次に、図２（ｉ）及び（ｉ’）［審決注：原文には「図１（ｉ）及び（ｉ’）」と記載されていたが、図１（ｉ）及び（ｉ’）は存在しないことから、「図１」の記載は図２の誤記であることは明らかである。］に示したように、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル３をレジスト（図示せず）によりマスクして、周辺回路部Ａのｐ-ウェル２にｎ+層１７を、メモリセル部Ｍ及び周辺回路部Ａのｐ-ウエル２をレジストによりマスクしてｎ-ウェル３にｐ+層１６をそれぞれ形成することにより、ＬＤＤ構造のソース／ドレイン領域を形成する。」
　
　　エ．発明の効果
・「【００２９】
【発明の効果】本発明の半導体装置の製造方法によれば、マスク工程を特に増大させることなく周辺回路部のトランジスタとメモリセル部のトランジスタを同時に形成することができ、しかも、耐圧仕様の厳しい周辺回路部のトランジスタのサイドウォールを厚膜化に形成して耐圧仕様を確保できるとともに、メモリセル部の高集積化及び微細化を実現することができる。また、第２のサイドウォールスペーサとしてシリコン窒化膜を使用した場合には、層間絶縁膜１９形成後のメモリセル部のコンタクト開口の時に、酸化膜のサイドウォールスペーサの場合にはゲート側部が露出する可能性があるが、シリコン窒化膜の場合には確実にゲート側部を保護することができる。」
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
　　ア．引用発明の「フラッシュ型のメモリセルＱｍ」、「周辺回路を構成する高絶縁耐圧ＭＩＳＦＥＴＱｈ」、「周辺回路を構成する低絶縁耐圧ＭＩＳＦＥＴＱｌ」のうちの２つは、本願補正発明の「第１及び第２トランジスタ」に対応する。
　また、引用発明の「ｐ−型半導体基板１」は、本願補正発明の「半導体基板領域」に対応する。
　また、引用発明の「ゲート絶縁膜６上にゲート電極８」、「ゲート絶縁膜９上にゲート電極１１」、「制御用ゲート電極１１」と「情報蓄積用ゲート電極８」は、いずれも、本願補正発明の「半導体基板領域から絶縁されたゲート電極」に対応する。
　したがって、引用発明の「周辺回路を構成する高絶縁耐圧ＭＩＳＦＥＴＱｈの形成領域のｐ−型半導体基板１の主面に形成されたゲート絶縁膜６上にゲート電極８を形成する工程と、
　周辺回路を構成する低絶縁耐圧ＭＩＳＦＥＴＱｌの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜９上にゲート電極１１を形成する工程と、
　フラッシュ型のメモリセルＱｍの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜７上において、制御用ゲート電極１１のゲート長方向の加工を行い、前記制御用ゲート電極１１をマスクとしてその下層の情報蓄積用ゲート電極８のゲート長方向の加工を行う工程」は、本願補正発明の「第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程」に相当する。
　
　　イ．引用発明の「絶縁膜１２」と本願補正発明の「オフセットスペーサ」とは、「ゲート電極」の「表面」すなわち側壁に形成される膜である点で共通する。
　したがって、引用発明の「前記メモリセルＱｍの前記情報蓄積用ゲート電極８と前記制御用ゲート電極１１、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの前記ゲート電極８、前記低絶縁耐圧ＭＩＳＦＥＴＱｌの前記ゲート電極１１の夫々の表面を覆う絶縁膜１２を形成する工程」と、本願補正発明の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」とは、いずれも、「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に」膜を「形成する工程」である点で共通する。
　
　　ウ．引用発明の「絶縁膜１２の形成の後」は、本願補正発明の膜の「形成の後」に対応し、また、引用発明の「２重拡散構造」は、本願補正発明の「DDD」「領域」に対応するので、引用発明の「前記絶縁膜１２の形成の後に、前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する工程」における、「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物」「１４ｎ」「をイオン打込み法で導入して、」「低不純物濃度のｎ型半導体領域１４からなる、」「構造を形成する工程」は、本願補正発明の「前記」膜の「形成の後に、前記」「トランジスタについて前記半導体基板領域内にDDD」「ソース領域」「を形成するためにDDDイオン注入」「を行う工程」に相当する。
　また、引用発明の「前記絶縁膜１２の形成の後に、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎをイオン打込み法で導入する工程」は、引用発明の「前記低絶縁耐圧ＭＩＳＦＥＴＱｌのソース領域及びドレイン領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのソース領域はＬＤＤ構造で形成される」ことを加味すると、本願補正発明の「前記」膜の「形成の後に、前記」「トランジスタについて前記半導体基板領域内に」「LDDソース領域並びに」「LDDドレイン領域を形成するために」「LDDイオン注入を行う工程」に相当する。
　したがって、引用発明の「前記絶縁膜１２の形成の後に、前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物」「１４ｎ」「をイオン打込み法で導入して、」「低不純物濃度のｎ型半導体領域１４からなる、」「構造を形成する工程と、
　前記絶縁膜１２の形成の後に、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎをイオン打込み法で導入する工程」と、本願補正発明の「前記オフセットスペーサ形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」とは、いずれも、「前記」膜の「形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びに」「LDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」である点で共通する。
　
　　エ．引用発明の「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ」「をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３」「を形成する工程」と、「前記メモリセルＱｍ、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域にｎ型不純物１８ｎを導入してｎ＋型半導体領域１８を形成する工程」とを併せた工程は、「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する」とともに、「前記低絶縁耐圧ＭＩＳＦＥＴＱｌのソース領域及びドレイン領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのソース領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域は２重拡散構造で形成される」ので、本願補正発明の「前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程」に相当する。
　
　　オ．引用発明の「半導体集積回路装置の製造方法」は、本願補正発明の「半導体トランジスタを製造する方法」に相当する。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体トランジスタを製造する方法であって、
　第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に膜を形成する工程と、
　前記膜の形成の後に、前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」
　
《相違点》
《相違点１》
　本願補正発明は、「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」のに対して、引用発明は、「ゲート電極」「の表面を覆う絶縁膜１２を形成する」点。
　
《相違点２》
　本願補正発明は、「オフセットスペーサ形成の後に、」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う」のに対して、引用発明は、「前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域は２重拡散構造で形成される」ものの、絶縁膜１２の形成の後に、DDDイオン注入を行うものではない点。
　
（５）相違点１、２についての判断
（５−１）相違点１について
　　ア．引用発明の「絶縁膜１２」は、各ゲート電極の表面を覆っており、各ゲート電極の表面のうちの側面も覆うものである（例えば、引用例１の第６図の記載を参照のこと）。
　そして、引用発明の「絶縁膜１２」のゲート電極の側面における厚さは、「絶縁膜１２」の形成に続く、メモリセルＱｍ、高絶縁耐圧ＭＩＳＦＥＴＱｈ、低絶縁耐圧ＭＩＳＦＥＴＱｌの各トランジスタのソース領域とドレイン領域に、不純物をイオン打込み法で導入する際に、何らかのスペーサとなることは、明らかである。
　
　　イ．また、引用例２には、「その後、電界緩和層として低濃度拡散層６形成の為に例えばＰ+ をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜５により覆う。本構造は、例えばゲート電極４を水蒸気雰囲気中、８７５℃程度で０．５〜１時間程度熱酸化することにより、その周囲に１００〜２００ｎｍ程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にＣＶＤ法によって１００ｎｍ程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって２層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。」（段落【００１３】）こと、「前述の電界緩和層６形成の為のイオン注入はこの段階で行ってもよい。」（段落【００１４】）ことが、記載されている。
　そして、引用例２に記載の前記「前述の電界緩和層６形成の為のイオン注入はこの段階で行ってもよい。」ということは、ゲート電極の側面及び上面を酸化膜等の絶縁膜５により覆った後に、電界緩和層６形成の為のイオン注入を行うことを意味している。また、「絶縁膜５」の厚さは１００〜２００ｎｍ程度であり、この厚さは、本願明細書の発明の詳細な説明の段落【００３９】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて１００-５００Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、２０-５０Åに縮小できる。」という記載のオフセットスペーサ厚さと比べても十分な厚さであるから、引用例２には、本願補正発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されているといえる。
　
　　ウ．また、引用例３には、「図２(a) 、図６(b) に示すようにストライプパターン１１の上面及び側面とシリコン基板１上面とフィールド酸化膜２の上面に沿って二酸化シリコンよりなる膜厚５〜５０nm、例えば１０nmの被覆絶縁膜１０を成長する。」（段落【００２５】）ことが、記載されており、「以上のような被覆絶縁膜１０の形成の後に、加速エネルギー６０keV 、ドーズ量２×１０13 atoms／cm2 の条件でリンをシリコン基板１の素子形成領域３にイオン注入する。この場合、ストライプパターン１１、フィールド酸化膜２はエッチング用のマスクとして機能する。これによりフローティングゲートＦＧの両側のシリコン基板１には図２(b) に示すような低濃度の不純物導入層１２ｓ、１２ｄが形成される。」（段落【００２８】）ことも、記載されている。
　そして、引用例３に記載の「ストライプパターン１１」は、コントロールゲートＣＧとフローティングゲートＦＧを有している（段落【００２４】を参照）ので、メモリセルのゲート電極であり、「ストライプパターン１１の上面及び側面とシリコン基板１上面とフィールド酸化膜２の上面に沿って二酸化シリコンよりなる膜厚５〜５０nm、例えば１０nmの被覆絶縁膜１０を成長する」ものである。しかも、「被覆絶縁膜１０」の厚さは「膜厚５〜５０nm、例えば１０nm」であり、本願明細書の発明の詳細な説明の段落【００３９】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて１００-５００Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、２０-５０Åに縮小できる。」という記載のオフセットスペーサ厚さと同様の厚さであるから、引用例３にも、本願補正発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されているといえる。
　
　　エ．また、引用発明の「絶縁膜１２」、前記イ、ウの引用例２、３に記載のものは、いずれも、「前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する」ものであり、この点では、本願補正発明と相違しない。
　さらに、一般に、異方性エッチング等を行うことにより、「前記ゲート電極の側壁(side-walls)」のみ「に沿って」「スペーサを形成する」ことも、当該技術分野の慣用技術である。
　
　　オ．したがって、引用発明の「前記メモリセルＱｍの前記情報蓄積用ゲート電極８と前記制御用ゲート電極１１、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの前記ゲート電極８、前記低絶縁耐圧ＭＩＳＦＥＴＱｌの前記ゲート電極１１の夫々の表面を覆う絶縁膜１２を形成する」ことにおける、「絶縁膜１２」に代えて、引用例２に記載の「絶縁膜５」、又は、引用例３に記載の「被覆絶縁膜１０」を適用して、本願補正発明の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」ようになすことは、当業者が適宜なし得たことと認められる。
　
（５−２）相違点２について
　　ア．平成２１年５月１２日付けの拒絶査定及び平成２１年１２月１１日に作成した前置報告書において、周知例として新たに提示された、引用例４には、「メモリセル部及び周辺回路部のソース／ドレイン領域は、ＬＤＤ構造、ＤＤＤ構造、非対称のＬＤＤ又はＤＤＤ構造等として形成してもよい。これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができる。」（段落【００１８】）ことが、記載されている。
　すなわち、メモリセル部及び周辺回路部のソース／ドレイン領域は、必要に応じて、ＬＤＤ又はＤＤＤ構造として形成してよく、これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができることになる。
　そして、引用例４には、「（３−５）引用例４の記載」の項の「ウ」に挙げた通り、前記周辺回路部のソース／ドレイン領域のＬＤＤ構造を、「周辺回路部Ａにおけるゲート電極７ｂの側壁にサイドウォールスペーサ１０を形成」した後、「メモリセル部Ｍ及び周辺回路部Ａのｎ−ウエル３をレジスト（図示せず）によりマスクして、周辺回路部Ａのｐ−ウェル２にｎ−層１４を、メモリセル部Ｍ及び周辺回路部Ａのｐ−ウエル２をレジストによりマスクしてｎ−ウェル３にｐ−層１３をそれぞれ形成」し、次いで、「周辺回路部Ａにおいては、ゲート電極７ｂの側壁にＨＴＯ膜によるサイドウォールスペーサ１０とＳｉＮ膜によるサイドウォールスペーサ１５とからなるデュアルサイドウォールを形成」してから、「メモリセル部Ｍ及び周辺回路部Ａのｎ−ウエル３をレジスト（図示せず）によりマスクして、周辺回路部Ａのｐ−ウェル２にｎ＋層１７を、メモリセル部Ｍ及び周辺回路部Ａのｐ−ウエル２をレジストによりマスクしてｎ−ウェル３にｐ＋層１６をそれぞれ形成することにより、ＬＤＤ構造のソース／ドレイン領域を形成する。」ことで形成することが記載され、周辺回路部の２個のトランジスタについて、それぞれ、ＬＤＤ構造のソース／ドレイン領域を形成することが開示されている。
　
　　イ．また、引用発明は、「前記絶縁膜１２の形成の後に、前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する」ものである。
　
　　ウ．すると、引用発明の「前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域は２重拡散構造で形成される」際に、前記アの引用例４に示されるように、ソース／ドレイン領域が、必要に応じて、ＬＤＤ又はＤＤＤ構造として形成してよく、これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができることになるから、引用発明の「前記絶縁膜１２の形成の後に、前記メモリセルＱｍのソース領域の形成領域において、」「２重拡散構造を形成する」ことと同様に、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形成領域においても、絶縁膜１２の形成の後に、２重拡散構造、すなわち、ＤＤＤ構造を形成するようにして、本願補正発明の、「オフセットスペーサ形成の後に、」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う」ようになすことは、当業者が適宜なし得たことと認められる。
　
（６）独立特許要件を満たすかどうかの検討のまとめ
　以上のとおり、本願補正発明の前記相違点１、２に係る構成とすることは、引用発明及び引用例２〜４の記載に基づいて、当業者が容易に想到できたものであり、相違点１、２は、いずれも格別のものではない。
　したがって、本願補正発明は、引用発明及び引用例２〜４の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　そして、仮に、本件補正が前記改正前の特許法第１７条の２第４項の規定に適合するとしても、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２１年９月２４日付けで提出された手続補正書でなされた手続補正）は却下されたので、本願の請求項１〜２６に係る発明は、平成２１年３月２日に提出された手続補正書の請求項１〜２６に記載されたとおりのものである。
　そして、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項１】
「半導体トランジスタを製造する方法であって、
　第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
　前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
　前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」
　
２．引用例の記載と引用発明
　引用例１の記載、引用発明、及び、引用例２、３の記載については、前記「第２．平成２１年９月２４日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（３）引用例１の記載及び引用発明と、引用例２〜４の記載」における、前記「（３−１）引用例１の記載」から「（３−４）引用例３の記載」の各項において、列挙し、認定したとおりである。
　
３．対比 
（１）次に、本願発明と引用発明とを対比する。
　　ア．引用発明の「フラッシュ型のメモリセルＱｍ」、「周辺回路を構成する高絶縁耐圧ＭＩＳＦＥＴＱｈ」、「周辺回路を構成する低絶縁耐圧ＭＩＳＦＥＴＱｌ」のうちの２つは、本願発明の「第１及び第２トランジスタ」に対応する。
　また、引用発明の「ｐ−型半導体基板１」は、本願発明の「半導体基板領域」に対応する。
　また、引用発明の「ゲート絶縁膜６上にゲート電極８」、「ゲート絶縁膜９上にゲート電極１１」、「制御用ゲート電極１１」と「情報蓄積用ゲート電極８」は、いずれも、本願発明の「半導体基板領域から絶縁されたゲート電極」に対応する。
　したがって、引用発明の「周辺回路を構成する高絶縁耐圧ＭＩＳＦＥＴＱｈの形成領域のｐ−型半導体基板１の主面に形成されたゲート絶縁膜６上にゲート電極８を形成する工程と、
　周辺回路を構成する低絶縁耐圧ＭＩＳＦＥＴＱｌの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜９上にゲート電極１１を形成する工程と、
　フラッシュ型のメモリセルＱｍの形成領域の前記ｐ−型半導体基板１の主面に形成されたゲート絶縁膜７上において、制御用ゲート電極１１のゲート長方向の加工を行い、前記制御用ゲート電極１１をマスクとしてその下層の情報蓄積用ゲート電極８のゲート長方向の加工を行う工程」は、本願発明の「第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程」に相当する。
　
　　イ．引用発明の「２重拡散構造」は、本願発明の「DDD」「領域」に対応するので、引用発明の「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する工程」における、「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物」「１４ｎ」「をイオン打込み法で導入して、」「低不純物濃度のｎ型半導体領域１４からなる、」「構造を形成する工程」は、本願発明の「前記」「トランジスタについて前記半導体基板領域内にDDD」「ソース領域」「を形成するためにDDDイオン注入」「を行う工程」に対応する。
　また、引用発明の「前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形成領域にｎ型不純物５ｎをイオン打込み法により導入する工程」は、本願発明の「前記」「トランジスタについて前記半導体基板領域内に」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う工程」に対応する。
　また、引用発明の「前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎをイオン打込み法で導入する工程」は、引用発明の「前記低絶縁耐圧ＭＩＳＦＥＴＱｌのソース領域及びドレイン領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのソース領域はＬＤＤ構造で形成され」ることを加味すると、本願発明の「前記」「トランジスタについて前記半導体基板領域内に」「LDDソース領域並びに」「LDDドレイン領域を形成するために」「LDDイオン注入を行う工程」に対応する。
　したがって、引用発明の「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物」「１４ｎ」「をイオン打込み法で導入して、」「低不純物濃度のｎ型半導体領域１４からなる、」「構造を形成する工程と、」「前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において、ｎ型不純物１６ｎをイオン打込み法で導入する工程」と、「前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形成領域にｎ型不純物５ｎをイオン打込み法により導入する工程」とを併せたことは、本願発明の「前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」に相当する。
　
　　ウ．引用発明の「サイドウォールスペーサ１７」と本願補正発明の「オフセットスペーサ」とは、スペーサである点で共通する。
　したがって、引用発明の「前記メモリセルＱｍの前記情報蓄積用ゲート電極８と前記制御用ゲート電極１１、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの前記ゲート電極８、前記低絶縁耐圧ＭＩＳＦＥＴＱｌの前記ゲート電極１１の夫々の側壁にサイドウォールスペーサ１７を形成する工程」と、本願発明の「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」とは、いずれも、「前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する工程」である点で共通する。
　
　　エ．引用発明の「前記メモリセルＱｍ、前記低絶縁耐圧ＭＩＳＦＥＴＱｌ、前記高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域にｎ型不純物１８ｎを導入してｎ＋型半導体領域１８を形成する工程とからなり、前記低絶縁耐圧ＭＩＳＦＥＴＱｌのソース領域及びドレイン領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのソース領域はＬＤＤ構造で形成され、前記高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域は２重拡散構造で形成される」ことは、引用発明の「前記メモリセルＱｍのソース領域の形成領域において、ｎ型不純物１３ｎ、１４ｎの夫々をイオン打込み法で導入して、高不純物濃度のｎ＋型半導体領域１３及びその周囲に沿って設けられた低不純物濃度のｎ型半導体領域１４からなる、２重拡散構造を形成する工程」を加味すると、本願発明の「前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程」に相当する。
　
　　オ．引用発明の「半導体集積回路装置の製造方法」は、本願発明の「半導体トランジスタを製造する方法」に相当する。
　
（２）そうすると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体トランジスタを製造する方法であって、
　第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
　前記第１及び第２トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
　前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってスペーサを形成する工程と、
　前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第１ソース及びドレインを形成するために第１ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」
　
《相違点》
《相違点３》
　本願発明は、「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」のに対して、引用発明は、「ゲート電極」「の側壁にサイドウォールスペーサ１７を形成する」点。
　
４．相違点３についての判断
　　ア．引用例２には、「その後、電界緩和層として低濃度拡散層６形成の為に例えばＰ+ をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜５により覆う。本構造は、例えばゲート電極４を水蒸気雰囲気中、８７５℃程度で０．５〜１時間程度熱酸化することにより、その周囲に１００〜２００ｎｍ程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にＣＶＤ法によって１００ｎｍ程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって２層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。」（段落【００１３】）こと、「前述の電界緩和層６形成の為のイオン注入はこの段階で行ってもよい。」（段落【００１４】）ことが、記載されている。
　そして、引用例２に記載の「前述の電界緩和層６形成の為のイオン注入はこの段階で行ってもよい。」ことは、ゲート電極の側面及び上面を酸化膜等の絶縁膜５により覆った後に、電界緩和層６形成の為のイオン注入を行うことを意味しており、絶縁膜５の厚さは、１００〜２００ｎｍ程度であり、本願明細書の発明の詳細な説明の段落【００３９】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて１００-５００Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、２０-５０Åに縮小できる。」という記載のオフセットスペーサ厚さと比べても十分な厚さであるから、引用例２には、本願発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されていることになる。
　
　　イ．また、引用例３には、「図２(a) 、図６(b) に示すようにストライプパターン１１の上面及び側面とシリコン基板１上面とフィールド酸化膜２の上面に沿って二酸化シリコンよりなる膜厚５〜５０nm、例えば１０nmの被覆絶縁膜１０を成長する。」（段落【００２５】）ことが、記載されており、「以上のような被覆絶縁膜１０の形成の後に、加速エネルギー６０keV 、ドーズ量２×１０13 atoms／cm2 の条件でリンをシリコン基板１の素子形成領域３にイオン注入する。この場合、ストライプパターン１１、フィールド酸化膜２はエッチング用のマスクとして機能する。これによりフローティングゲートＦＧの両側のシリコン基板１には図２(b) に示すような低濃度の不純物導入層１２ｓ、１２ｄが形成される。」（段落【００２８】）ことも、記載されている。
　そして、引用例３に記載の「ストライプパターン１１」は、コントロールゲートＣＧとフローティングゲートＦＧを有している（段落【００２４】を参照）ので、メモリセルのゲート電極であり、「ストライプパターン１１の上面及び側面とシリコン基板１上面とフィールド酸化膜２の上面に沿って二酸化シリコンよりなる膜厚５〜５０nm、例えば１０nmの被覆絶縁膜１０を成長する」ものである。しかも、「被覆絶縁膜１０」の厚さは、「膜厚５〜５０nm、例えば１０nm」であり、本願明細書の発明の詳細な説明の段落【００３９】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて１００-５００Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、２０-５０Åに縮小できる。」という記載のオフセットスペーサ厚さと同様の厚さであるから、引用例３にも、本願発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されていることになる。
　すなわち、この点は周知技術である。
　
　　ウ．また、引用発明の「サイドウォールスペーサ１７」、前記ア、イの引用例２、３に記載のものは、いずれも、「前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する」ものであり、この点では、本願発明と相違しない。
　
　　エ．すると、引用発明の「サイドウォールスペーサ１７」に代えて、前記アの引用例２に記載の「絶縁膜５」、又は、前記イの引用例３に記載の「被覆絶縁膜１０」を用いて、本願発明の「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」ようになすことは、当業者が必要に応じて適宜設定できた程度のことと認められる。
　
５．まとめ
　以上のとおり、本願発明の前記相違点３に係る構成とすることは、引用発明及び引用例２及び３に記載の周知技術に基づいて、当業者が容易に想到できたものであり、相違点３は格別のものではない。そして、本願発明の効果も、引用発明及び引用例２及び３に記載の周知技術から当業者が予期し得たものである。
　したがって、本願発明は、引用発明及び引用例２及び３に記載の周知技術に基づいて当業者が容易に発明をすることができたものである
　
　
第４．結言
　以上のとおり、本願発明は、引用発明及び引用例２及び３に記載の周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。