【手続補正書】
【提出日】平成17年7月21日(2005.7.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のメモリセルを有するメモリ（９０）であって、それぞれのメモリセルが前記メモリに与えられた行アドレスと列アドレスの唯一の組み合わせによって選択され、そこに書き込まれるデータを受け取って記憶し、更に、前記メモリセルが選択されたときに記憶されたデータを読み出すものと、
選択されたときに、各メモリセルに書き込まれるデータを前記メモリセルから読み出されたデータと比較する手段（８０）と、
入力列アドレスクロック信号（１４）の連続するパルスに応じて、列アドレスシーケンスを生成してそれを前記メモリに供給する列アドレスジェネレータ（４０，４９，７０）と、
入力行アドレスクロック信号（１３）の連続するパルスに応じて、行アドレスシーケンスを生成してそれを前記メモリに供給する行アドレスジェネレータ（５０，５９，７０）であって、前記行アドレスシーケンスと列アドレスシーケンスが前記メモリセルのシーケンスを選択するものと、
同時、及び、異なる時間のうちの一方において、前記列アドレスクロック信号と行アドレスクロック信号を選択的に生成する手段（１０）を有する半導体デバイス。
【請求項２】  前記行アドレスシーケンスと列アドレスシーケンスが擬似ランダムシーケンスであることを特徴とする前記請求項１に記載の半導体デバイス。
【請求項３】  前記メモリが列アドレスの範囲に亘るアドレス空間を有し、
列アドレスシーケンスを生成してそれを前記メモリに供給する前記列アドレスジェネレータ（４０，４９，７０）が、
入力列アドレスクロック信号（１４）の連続するパルスに応じて、第１の列アドレスシーケンス（４６）を生成する手段（４０）であって、前記第１の列アドレスシーケンスが前記列アドレスの範囲内の列アドレスと前記列アドレスの範囲外の列アドレスを有するものと、
前記第１の列アドレスシーケンスを受け取って、前記列アドレスの範囲外にある前記第１の列アドレスシーケンスの列アドレスを前記列アドレスの範囲内にある列アドレスに置き換え、それによって、前記メモリに供給される前記列アドレスシーケンスを生成する手段（４９，７０）を有することを特徴とする前記請求項１に記載の半導体デバイス。
【請求項４】  前記アドレス空間が行アドレスの範囲に亘り、行アドレスシーケンスを生成してそれを前記メモリに供給する前記行アドレスジェネレータ（５０，５９，７０）が、
入力行アドレスクロック信号（１３）の連続するパルスに応じて、第１の行アドレスシーケンス（５６）を生成する手段（５０）であって、前記第１の行アドレスシーケンスが前記行アドレスの範囲内の行アドレスと前記行アドレスの範囲外の行アドレスを有するものと、
前記第１の行アドレスシーケンスを受け取って、前記行アドレスの範囲外にある前記第１の行アドレスシーケンスの行アドレスを前記行アドレスの範囲内にある行アドレスに置き換え、それによって、前記メモリに供給される前記行アドレスシーケンスを生成する手段（５９，７０）を有することを特徴とする前記請求項３に記載の半導体デバイス。
【請求項５】  前記行アドレスシーケンスと列アドレスシーケンスが擬似ランダムシーケンスであることを特徴とする前記請求項４に記載の半導体デバイス。
【請求項６】  複数の第１のメモリセルを有する第１のメモリ（９０）であって、それぞれの第１のメモリセルが前記第１のメモリに与えられた第１の行アドレスと第１の列アドレスの唯一の組み合わせによって選択され、そこに書き込まれるデータを受け取って記憶し、更に、前記第１のメモリセルが選択されたときに記憶されたデータを読み出すものと、
複数の第２のメモリセルを有する第２のメモリ（９１）であって、それぞれの第２のメモリセルが前記第２のメモリに与えられた第２の行アドレスと第２の列アドレスの唯一の組み合わせによって選択され、そこに書き込まれるデータを受け取って記憶し、更に、前記第２のメモリセルが選択されたときに記憶されたデータを読み出すものと、
選択されたときに、それぞれの第１のメモリセルに書き込まれるデータを前記第１のメモリセルから読み出されたデータと比較する手段（８０）と、
選択されたときに、それぞれの第２のメモリセルに書き込まれるデータを前記第２のメモリセルから読み出されたデータと比較する手段（８０）と、
入力列アドレスクロック信号（１４）の連続するパルスに応じて、第１の列アドレスシーケンスを生成してそれを前記第１のメモリに供給する第１の列アドレスジェネレータ（４０，４９，７０）と、
入力行アドレスクロック信号（１３）の連続するパルスに応じて、第１の行アドレスシーケンスを生成してそれを前記第１のメモリに供給する第１の行アドレスジェネレータ（５０，５９，７０）と、
前記入力列アドレスクロック信号（１４）の連続するパルスに応じて、第２の列アドレスシーケンスを生成してそれを前記第２のメモリに供給する第２の列アドレスジェネレータと、
前記入力行アドレスクロック信号（１３）の連続するパルスに応じて、第２の行アドレスシーケンスを生成してそれを前記第２のメモリに供給する第２の行アドレスジェネレータと、
同時、及び、異なる時間のうちの一方において、前記列アドレスクロック信号と行アドレスクロック信号を選択的に生成する手段（１０）を有する半導体デバイス。
【請求項７】  前記第１と第２の行アドレスシーケンスと前記第１と第２の列アドレスシーケンスが擬似ランダムシーケンスであることを特徴とする前記請求項６に記載の半導体デバイス。
【請求項８】  前記第１のメモリが列アドレスの範囲に亘るアドレス空間を有し、
前記第１の列アドレスシーケンスを生成してそれを前記第１のメモリに供給する前記第１の列アドレスジェネレータ（４０，４９，７０）が、
前記入力列アドレスクロック信号（１４）の連続するパルスに応じて、第１の列アドレスシーケンス（４６）を生成する手段（４０）であって、前記第１の列アドレスシーケンスが前記列アドレスの範囲内とその外の列アドレスを有するものと、
前記第１の列アドレスシーケンスを受け取って、前記列アドレスの範囲外にある前記第１の列アドレスシーケンスの列アドレスを前記列アドレスの範囲内にある列アドレスに置き換え、それによって、前記第１のメモリに供給される前記第１の列アドレスシーケンスを生成する手段（４９，７０）を有することを特徴とする前記請求項６に記載の半導体デバイス。
【請求項９】  前記アドレス空間がまた行アドレスの範囲に亘っており、
第１の行アドレスシーケンスを生成してそれを前記第１のメモリに供給する前記第１の行アドレスジェネレータ（５０，５９，７０）が、
前記入力行アドレスクロック信号（１３）の連続するパルスに応じて、第１の行アドレスシーケンス（５６）を生成する手段（５０）であって、前記第１の行アドレスシーケンスが前記行アドレスの範囲内とその外の行アドレスを有するものと、
前記第１の行アドレスシーケンスを受け取って、前記行アドレスの範囲外にある前記第１の行アドレスシーケンスの行アドレスを前記行アドレスの範囲内にある行アドレスに置き換え、それによって、前記第１のメモリに供給される前記第１の行アドレスシーケンスを生成する手段（５９，７０）を有することを特徴とする前記請求項８に記載の半導体デバイス。
【請求項１０】  前記第１と第２の行アドレスシーケンスと前記第１と第２の列アドレスシーケンスが擬似ランダムシーケンスであることを特徴とする前記請求項９に記載の半導体デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
集積回路がますます高レベルの集積度を達成しているので、集積回路の論理ブロック内に、異なるサイズの幾つかの組み込みメモリブロックを見い出すことが一般的になっている。組み込みメモリの代表的な例は、最も現代的なマイクロプロセッサに組み込まれた、データ及び命令のキャッシュメモリ並びにそれらに関連するタグと有効なデータのキャッシュメモリである。これらのメモリは「組み込み式」と呼ばれている。なぜならば、それらは集積回路チップの入出力ピンから直接的にアクセス可能ではないからである。それどころか、組み込みメモリは、回路の普通の作動においては論理ブロックによって、入出力ピンから切り離されている。したがって、チップの通常作動中におけるこれらの組み込みメモリへのいかなるアクセスも関連するロジックによって影響を受けて変化するので、これらのメモリの試験は複雑である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
集積回路はコスト単位当たり高度の機能性を提供するので、集積回路は広範に使用されている。現代的な集積回路製造において必要な節約を達成するためには、未加工の回路のコストとそれを試験するコストの両方を最小にすることが必要である。多くの場合、デバイス試験のコストは、製造プラントで未加工のダイを製造するコストに匹敵する。動作可能なダイのコストは、概ねダイの面積の逆指数に比例する。したがって、ダイのコストを最小にするためには、ダイの面積を最小にする必要がある。試験のコストは、ほとんど試験時間と試験装置のコストの積に比例する。したがって、試験コストを最小にするためには、試験時間を最小にして、できる限り試験装置の複雑さをなくすことの両方を行うことが望ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
過度のコストを回避して、同時に適切な故障検出率を提供するために、集積回路のビルトイン自己試験（ＢＩＳＴ）への進展が存在した。この処理方法は、限られた数のピンによってメモリを試験してその結果をチップ外の電子回路に報告するための集積回路への回路組み込み技術に依拠している。ＢＩＳＴ方法の一例は、通常用いられている合同測定作業グループ（Joint Test Action Group（ＪＴＡＧ））標準である。回路の通常作動を無効にする特別な測定モードが、ＢＩＳＴをイネーブルにするために呼び出される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
ＢＩＳＴは、完全な故障検出率を提供しつつ、試験時間とＢＩＳＴ回路によって占有されるダイの面積を最小にすることを意図している。ある例においては、診断情報が検出された故障のためにも利用できるようにすることが望ましい。診断機能を付加することはＢＩＳＴの規模を大きくしてしまうので、これらの要件は矛盾する。一方のファクタを最適化して他方を犠牲にする様々の計画が開発されてきた。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
チップ上のデータバスのための専用面積を減少するための一つの方法は、シリアルデータ−インラインとシリアルデータ−アウトラインを使用することである。各バッファがシリアルにロードされ、そして、それらはライティングの間とリーディングの間とメモリから読み出された結果を記憶されていたデータと比較する間における並列処理のために用いられる。この処理方法の不利な点は、最大実用周波数がデータワード幅（例えば３２ビット）によって縮小されてしまい、メモリが実行周波数よりもはるかに低い周波数で試験されることである。よって、通常の速度での作動においてのみ現れる故障、例えば、容量カップリングの故障や遷移故障は検出されない。別の重要なことは、バッファをシリアルにロードするのに必要な時間だけメモリを試験するために必要な時間が増えてしまうことである。これは、メモリワードの幅とほぼ同等のファクタによって試験時間を増やしてしまうことがある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
これらの処理方法には幾つかの欠点が存在する。例えば、上記の例は小さな面積を利用する利点を供するけれども、それにもかかわらず、比較的に低速である。更に、故障した場合には、認識されることのすべては故障箇所のワードアドレスである。どのビットが故障したのかについての情報は入手できない。なぜならば、ワードが内部識別可能性を有さないシリアルシフトレジスタのように作動するように構成されているからである。実際、ワードを並列に連結する第１の方法案が用いられる場合、故障したメモリさえ突き止めることができない。単純な良好又は不良の試験にとっては、故障が起こったことを確認することで十分である。しかし、誤りを訂正するために冗長が使用される場合、又は、誤りの原因が分析されねばならない場合には、臨界情報は入手され得ない。事実、ビットが意図したデータの反対のものを読み込んでしまう偶数回の遷移又は容量カップリング誤りをワードが有するようなことがあれば、誤りがあったことすら遮蔽される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
それ以外の処理方法は、データパターンとアドレスシーケンスを中央で発生して、更に、それらを組み込みメモリに転送することである。この処理方法は、特に幾つかの組み込みメモリが並列的に試験される場合には、上記のシリアル試験処理方法よりも高速である。この処理方法の欠点は、データパス幅が歴史的に８ビットサイズからますます普通になっている３２若しくは６４ビットサイズに拡大しているので、追加のデータバスとアドレスバスを設けることがチップ上において非常に多くの面積を消費してしまうことである。試験信号が並列的に組み込まれたメモリに転送されるが、一方、例えば、データキャッシュと命令キャッシュの場合のように、作動時の各バスはしばしば独立しているので、試験と通常の作動のために同一のバスを使用することは不可能であるかもしれない。このことは、試験が追加のバスを必要とし、それに加えてデータ及びアドレスラインにつき一個のマルチプレクサも必要であることを意味する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
行タイミングと列タイミングにおいて生じる差異があるにもかかわらず、行アドレスと列アドレスの間に区別を設けないでアドレス空間を区別しない全体として取り扱うことはメモリＢＩＳＴの普通のプラクティスであった。したがって、アドレスがローカルに発生された場合に、単独のカウンタがアドレス発生のために使用される。このことは、組み込みメモリが、リードモードとライトモードの双方において行アドレス遷移と列アドレス遷移の間にほとんど差異を示さないようにしばしば設計されているＳＲＡＭであるという暗黙の仮定に起因する。ＳＲＡＭは恐らく組み込みメモリにとって最も普通のタイプのものではあるけれども、組み込みメモリとしての不揮発性メモリとＤＲＡＭの使用がより普通になってきている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
したがって、行アドレスと列アドレスを制御された方法において変更して、例えば、行アドレス空間において遷移が行われるたびに、全体の列アドレス空間がアクセスされ得るようにする技術の必要性が存在する。更に、組み込まれたすべてのメモリが必ずしも同じ行と列の構成を有してはいないので、必要ならば行アドレスと列アドレスの異なるパターンにしたがって、集積回路上に組み込まれたそれぞれのメモリが試験されるようにする技術の必要性が存在する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の一つの実施の形態においては、半導体デバイスはアドレス行列とメモリを試験するときに使用されるＢＩＳＴ回路を有するメモリを有しており、該ＢＩＳＴ回路は入力回路を有するが、該入力回路はメモリに連結すると共にメモリの行アドレス又は列アドレスを独立して選択して選択された行又は列に試験信号を提供することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
これらの実施の形態は、試験されるべきアドレスの選択に柔軟性を付与し、行と行の間の改善した遷移時間を提供し、どのメモリアドレスが測定に対して良好であるのか不良であるのかを決定する能力を提供する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明は、また、複数のメモリが同時に試験され一つのメモリが他に比べてより小さなアドレス空間を有するときにメモリアドレスに送られるデータの上書きを阻止する。例えば、上書きを阻止するために、本発明は、すべてのアドレスに対して試験信号を加えたメモリにそれ以上試験信号を加えることを禁じることができるようにするか、又は、最後の信号を選択された最後のアドレスに加え続けることができるようにする。望ましくない上書きを阻止することによって、本発明は改善された診断を提供する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明は、また、複数のメモリが同時に試験されたときに、実質的に同時に試験信号をメモリに加えるために試験信号が遅延されることを規定する。このことは、ＢＩＳＴ回路から異なる距離に配設されたメモリの改善された試験を可能にする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図２に示すメインコントローラは個々のメモリに対して行われる試験を調整し同期させる。行アドレスクロック１３と列アドレスクロック１４とアドレス初期化信号１５とアドレスリセット信号１６とインクリメント／デクリメント信号１７は、メモリ用のアドレスの生成を制御する。このコントローラは前記の区別しない場合に必要な単独カウンタよりもむしろ二つのアドレスカウンタを必要とするが、そのカウンタは小規模である。多くの場合、結合された二つのカウンタのビット数は前記の区別しない場合に使用された単独カウンタのビット数と同じである。したがって、本発明のカウンタによって使用される総チップ面積は前記の区別しない処理方法の単独カウンタのチップ面積と同じである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
データ比較器８０は、リードイネーブルバス１９と診断／シフト信号１８の制御の基で、対応する入力データとメモリから読み出されたデータを比較して、良好／不良の結果を報告する。情報がとても大切なものであると考えられる場合には、更に二つのラインを追加することでデータ比較器がいずれかの故障ビットのアドレスロケーションを再びコントローラに報告することを可能にする。この情報は、更なる分析又は冗長訂正若しくは他のアクションのために、どのパターンやデータ極性が使用されて外部のテスタに報告されたかについての情報と組み合わせることができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図３は、擬似ランダム列アドレスジェネレータ４０の好適な実施の形態の論理図を示している。擬似ランダム列アドレスジェネレータはリニア帰還を伴う同期シフトレジスタを基盤にしている。前記帰還は原始多項式によって定義され、多項式の次数は発生されるべきアドレス数に依存する。多項式は当該分野において周知であり、例えば、Bardell他著の本「ＶＬＳＩのためのビルトインテスト：擬似ランダム技術」内に示されている。作動時に、アドレスリセット信号１６は、まず、レジスタ内の全フリップ−フロップのすべての出力を「０」にリセットする。リセット時以外の他の方法においては擬似ランダムジェネレータによって生成されないゼロ（すべてが０）のアドレスが、したがって、アドレスバス４６上に出力される。次いで、アドレスジェネレータ４０は、アドレス初期化信号１５を使用することによってシードされてＡc0フリップ−フロップ４３を「１」に設定する。Ａc0フリップ−フロップ４３は、単に例示のために、シード用に選択されたにすぎず、適切な場合には、他のフリップ−フロップのいずれかがジェネレータをシードするために選択され得る。アドレスクロック１４でシフトレジスタをクロックすることは、アドレスバス４６上に擬似ランダム順に正に一度すべてが０でないアドレスを生成し、その後、割り込みがなければ、同じ順位で発生が繰り返される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
インクリメント／デクリメント信号１７によってフリップ−フロップ４３と４４からのデータ出力若しくは補データ出力のいずれかを選択することによって、各アドレスがインクリメント順（例えば、すべてが０から始める）か、又は、デクリメント順（例えば、すべてが１から始める）にシーケンスされるかを決めるためにマルチプレクサ４５が使用される。帰還ネットワーク４７はフリップ−フロップ４３と４４の適切な出力に接続されて、所望の原始多項式を形成する。排他的論理和（ＸＯＲ）ゲート４１を通過する多項式帰還ループは、シフトレジスタを通してシフトされる「０」と「１」の擬似ランダムシーケンスの発生を可能にする。マルチプレクサ４５の出力はアドレスバス４６のラインを構成する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
異なるタイプのメモリ、例えば、不揮発性メモリとＳＲＡＭが同じ集積回路上に組み込まれた場合に生じる困難さは、異なるメモリが異なるサイズのアドレス空間を有することである。より大きなアドレス空間に書き込むことは小さなアドレス空間を有するメモリ内においてデータ改竄を引き起こすかもしれない。なぜならば、複数のアドレスが同じアドレスに対してエイリアシングされるからである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明は、小さなアドレス空間を有するメモリ上でエイリアシングされるアドレスに対して書き込みを禁止することができるようにする。直前の有効なアドレスの信号においてアドレス境界が超過されたときに、各アドレス信号と各データ信号を静止（フリーズ）することによってこのことを行う一つの方法が機能する。これらの信号は、他の有効なアドレス（例えばメモリのアドレス空間内のあるアドレス）がアサートされるまでは静止される。このことは、アドレスジェネレータがより小さなメモリのアドレス空間外のアドレスを提供するときに、直前の有効なアドレスロケーションがそのロケーションとって適切なデータと共に読み出し書き込みされるが、一方、より大きなメモリにおいては他のデータが他のアドレスロケーションから読み出し書き込みされることを意味する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
ローカルタイミングデスキュー回路７０は、入力信号のためのパルス波形成形とエッジ配置をそれぞれの組み込みメモリアレイ９０と９１に提供する。アドレスバス８４と制御ライン８３とデコーデッドデータバス８１上の各信号が、アドレスシーケンスを変更しながら、両極性にすべてのメモリロケーションに書き込み、及び、そのロケーションから読み出すことによって、組み込まれたメモリ９０と９１を稼働する。デスキュー回路７０は、例えば、１ｃｍ若しくはそれ以上のタイミングの問題を引き起こすかもしれない距離によって引き離されている異なる組み込みメモリアレイ９０と９１にアクセスすることに関連して何のタイミングに関する問題も存在しないことを確実にする。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、アドレスフィルタリングファンクションの結果を使用してリード／ライト信号を制御することによってエイリアシングを阻止することができる。処理方法は、「異なるアドレス空間を有する組み込みメモリのための有効なビルトイン自己試験」と題し、本出願の譲受人に譲渡されここに引用されて編入された関連米国特許出願第０８／７０７，０６２号に記載されたように、メインコントローラ内のアドレスカウンタの出力を使用して、より小さなアドレス空間への書き込みファンクションの中断のための信号を発生することを含んでいる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図４はローカルタイミングデスキュー回路７０の簡略化した回路図を示している。ＶＬＳＩ設計における普通のプラクティスにおけるように、デスキュー回路７０は同時にクロックされるラッチ７３と７４を採用して、デスキューファンクションを提供する。別の論理エレメント、ＡＮＤゲート７１は試験データの無効なアドレスロケーションへの書き込みを禁止する。アドレス停止信号４８と５８がハイである限り、基本的にクロック信号２０であるＡＮＤゲート７１の出力は、被測定組み込みメモリへ引き続きアドレス信号８４とデータ信号８１を伝搬し続ける。しかし、アドレス停止信号４８若しくは５８のいずれかがローとなったときには、より小さな組み込みメモリ９１のアドレス空間の領域以外のアドレスを通知することで、ＡＮＤゲート７１の出力が必ずローとなり、それぞれデータラインとアドレスラインに連結されたラッチ７３と７４の各出力を静止する。制御信号４８と５８のステートに係わらず、クロック信号２０はラッチ７５を介してモード制御信号１１を制御信号８３として伝搬する。したがって、より小さいメモリのアドレス空間が超過する前の最後の有効なアドレスに対して読み書きが制限され、したがって、データは前記最後の有効なアドレスのロケーションに対して何度も書き換えられる。この回路のゲートの数はアドレスセグメンテーションには依存しない。
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2002523854.tif 000001
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2002523854.tif 000002
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2002523854.tif 000003