【事件の表示】
　特願２００８−１５０７３３「ＰＬＬ回路及びプリスケーラ」拒絶査定不服審判事件〔平成２０年１１月　６日出願公開、特開２００８−２７１５９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成１１年１１月１日に出願した特願平１１−３１１６３６号の一部を平成２０年６月９日に新たな特許出願としたものであって、原審において平成２２年９月１日付け拒絶理由通知に対し、同年１１月８日に意見書および手続補正書の提出があったが、同年１１月１９日付けで拒絶査定となり、これに対し平成２３年２月２３日に審判請求がなされたものである。
　本願の特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、明細書、特許請求の範囲及び図面の記載からみて、平成２２年１１月８日付け手続補正書により補正された特許請求の範囲の請求項３に記載された以下のとおりのものと認める。
　                                             　
　「分周比切り替え信号に基づいて、分周比を切り替えて入力信号を分周する分周切り替え部と、前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部とを備えたプリスケーラであって、
　前記エクステンダ部は、前記分周切り替え部の出力信号に応答して分周動作をする非同期型カウンタと、前記非同期型カウンタの出力に応答して分周動作をする同期型カウンタとを有することを特徴とするプリスケーラ。」
　
２．引用発明　　
　これに対して、原審の拒絶理由に引用された特開平１１−９８００９号公報（以下、「引用例」という。）には、「分周回路及びデジタルＰＬＬ回路」として図面とともに以下の事項が記載されている。
　
　イ．「【０００１】
【発明が属する技術分野】本発明は、分周回路およびデジタルＰＬＬ(Phase Locked Loop) 回路に関する。」（３頁４欄）
　
　ロ．「【００１７】
【発明の実施の形態】以下、本発明の実施形態に係わるデジタルＰＬＬ回路および分周器について説明する。
第１実施形態
図１は、本実施形態のデジタルＰＬＬ回路の分周器４１の回路図である。分周器４１は、図１１に示すデジタルＰＬＬ回路のデジタルカウンタ８に組み込まれる。図２および図３において、（Ｆ），（Ｇ），（Ｈ），（Ｉ）は、それぞれ図１に示す信号Ｓ４９、信号Ｓ５１、信号Ｓ５３、信号Ｓ４７のタイミングチャートである。ここで、図２は図１に示す４／５選択信号Ｓ２４がハイレベルの場合（回路モジュール３において４分周が選択された場合）のタイミングチャートであり、図３は図１に示す４／５選択信号Ｓ２４がローレベルの場合（回路モジュール３において５分周が選択された場合）のタイミングチャートである。
【００１８】図１に示すように、分周器４１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール４５によって構成される。ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。従って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、前述した分周器１と同様に、図２および図３の（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）のようになる。
【００１９】以下、図１に示す回路モジュール４５について詳細に説明する。回路モジュール４５は、Ｄ−ＦＦ４７，４９，５１，５３、分周比決定手段としての５入力のＮＯＲ回路５５およびバッファ５７から構成される。Ｄ−ＦＦ４７のＱ￣端子はＤ−ＦＦ４９のＤ端子に接続され、Ｄ−ＦＦ４９のＱ端子はＤ−ＦＦ５１のＤ端子に接続され、Ｄ−ＦＦ５１のＱ端子はＤ−ＦＦ５３のＤ端子に接続され、Ｄ−ＦＦ５３のＱ端子はＤ−ＦＦ４７のＤ端子に接続されている。すなわち、Ｄ−ＦＦ４７の出力が、Ｄ−ＦＦ４９，５１，５３に順に伝達され、Ｄ−ＦＦ５３の出力がＤ−ＦＦ４７の入力にフィードバックされる構成になっている。
【００２０】また、Ｄ−ＦＦ４７，４９，５１，５３のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。ここで、図２（Ｆ）〜（Ｉ）に示すように、例えば、Ｄ−ＦＦ５３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×４（Ｄ−ＦＦ４７，４９，５１，５３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ５３のＱ端子にフィードバックされる。従って、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号になる。
【００２１】ＮＯＲ回路５５には、Ｄ−ＦＦ４７，４９，５１，５３のＱ端子からの信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ２１として回路モジュール３に出力される。ここで、分周比決定信号Ｓ２１の波形は、図２８（Ｊ）および図３（Ｊ）で示され、前述した分周器１のＮＯＲ回路２１から出力される分周比決定信号Ｓ２１と同じである。」（５頁８欄−６頁１０欄）
          　
　上記引用例の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　（ａ）まず、上記引用例の記載の「分周器４１」は上記ロ．及び図１にあるように、「回路モジュール３」及び「回路モジュール４５」により構成される。そして、「回路モジュール３」は、上記ロ．【００１７】及び図１にあるように、４／５選択信号Ｓ２４に基づいて、４分周および５分周のうちいずれかの分周比で入力信号を分周するから、
『４／５選択信号Ｓ２４に基づいて、分周比を切り替えて入力信号を分周する回路モジュール３』である。
　
　（ｂ）また、「回路モジュール４５」は、「Ｄ−ＦＦ４７，４９，５１，５３」、「ＮＯＲ回路５５」、及び「バッファ５７」で構成され、「回路モジュール３のＤ−ＦＦ７のＱ￣端子」から出力信号として信号Ｓ７がＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子に入力され、「Ｄ−ＦＦ４７，４９，５１，５３」は前記「Ｓ７に同期して駆動される」とともに、Ｓ７を所定の分周比８で分周する、すなわち、Ｓ７に応答して分周動作を行うものである。そして、これらのフリップフロップがカウンタを構成していることは当業者に自明であるから
　引用例の「回路モジュール４５」は、『前記回路モジュール３の出力信号を所定の分周比で分周する』ものであって、『前記回路モジュール３の出力信号に応答して分周動作をする同期型カウンタ』を有するものである。　
　　　　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されている。
「４／５選択信号Ｓ２４に基づいて、分周比を切り替えて入力信号を分周する回路モジュール３と前記回路モジュール３の出力信号を所定の分周比で分周する回路モジュール４５とを備えた分周器４１であって、
　前記回路モジュール４５は、前記回路モジュール３の出力信号に応答して分周動作をする同期型カウンタを有する分周器４１。」
  　
　３．対比
　本願発明と引用発明とを対比する。
　
　まず、引用発明の「分周器４１」、「回路モジュール３」、「回路モジュール４５」はそれぞれ本願発明の「プリスケーラ」、「分周切り替え部」、「エクステンダ部」に相当する。
         　
　また、引用発明の「４／５選択信号Ｓ２４」は本願発明の「分周比切り替え信号」に相当する。
             　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
＜一致点＞
　「分周比切り替え信号に基づいて、分周比を切り替えて入力信号を分周する分周切り替え部と、前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部とを備えたプリスケーラであって、
　前記エクステンダ部は、前記分周切り替え部の出力信号に応答して分周動作をする同期型カウンタを有するプリスケーラ。」
　     
＜相違点＞
「エクステンダ部」に関し、
　本願発明は「前記分周切り替え部の出力信号に応答して分周動作をする非同期型カウンタと、前記非同期型カウンタの出力に応答して分周動作をする同期型カウンタとを有する」のに対し、
　引用発明は、「前記分周切り替え部の出力信号に応答して分周動作をする同期型カウンタ」のみ有する点。
　
４．検討  
　上記相違点について検討する。
　一般に、カウンタのようなパルス回路、あるいはパルス信号の高低を論理値の０／１に対応づける論理回路は、周期的なパルス信号（クロック）を各部の動作タイミングの基点として供給する同期型回路と、そのようなクロックを用いない非同期型回路に大別されることは当業者に周知である。
　さらに、同期型回路はクロックに合わせ同時に動作するので遅延は発生しないが、回路規模が非同期回路に比して大きく消費電力や回路コストが増すこと、他方、非同期型回路は同期型回路に比して単純なため消費電力や回路コストは低く抑えられるが、回路規模が大きくなると遅延計算が複雑になること等、各々の型に対応した長所短所も当業者に広く知られた事項である。
　そして、複数のフリップフロップによりカウンタを構成した場合において、全てのフリップフロップにおいて、共通のクロックを入力すること（同期型カウンタ）、全てのフリップフロップにおいて、前段の出力を後段のクロックに入力すること（非同期型カウンタ）、及び、一部のフリップフロップにおいて共通のクロックを入力し、残りのフリップフロップにおいて前段の出力を後段のクロックに入力することは、いずれも周知技術である。（例えば、一部のフリップフロップにおいて共通のクロックを入力し、残りのフリップフロップにおいて前段の出力を後段のクロックに入力する構成に関し、特開平５-２２１２２号公報（第１図）、特開平４−２９９６１４号公報（第１図）及び実願昭５４-６８３９３号（実開昭５５-１６８２４０号）のマイクロフィルム（第４図）参照。）
　そして、引用発明における回路モジュール４５（エクステンダ部）のカウンタに関し、上記周知のカウンタからいずれの構成を採用するかは、各構成のカウンタの特徴を踏まえつつ当業者が適宜選択すべき設計的事項であり、分周切り替え部の出力信号に応答して分周動作をする非同期型カウンタと、前記非同期型カウンタの出力に応答して分周動作をする同期型カウンタと有するよう構成することに格別困難性は認められない。
　　
　そして、本願発明の効果も、引用発明及び周知技術から当業者が容易に予測しうるものであって、格別のものではない。
　
５．むすび
　以上のとおり、本願発明は、上記引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。