【事件の表示】
　特願２００４−５１９８６７「高精細度デインタレース／フレーム倍増回路およびその方法」拒絶査定不服審判事件〔平成１６年　１月１５日国際公開、ＷＯ２００４／００６５７７、平成１７年１０月２７日国内公表、特表２００５−５３２７４０、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１．手続の経緯
　本願は、平成１５年７月２日（パリ条約による優先権主張　２００２年（平成１４年）７月５日　アメリカ合衆国）の出願であって、平成２１年１１月３０日の拒絶理由通知に対し、平成２２年６月４日付けで手続補正がなされたが、平成２２年６月２４日付けで拒絶査定がなされ、これに対し、平成２２年１０月２９日に審判請求がなされたものである。
　
第２．本願発明について
１．本願の請求項に係る発明
　本願の請求項に係る発明は、平成２２年６月４日付けの手続補正により補正された特許請求の範囲の請求項１ないし１４に記載された事項により特定される次のとおりのものである。
　
「　【請求項１】
　デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：インタレースの解除）およびフレーム倍増を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶する単一のフレーム・メモリと、
　２フレームのうち各フレームのビデオ・データをフレーム周波数の２倍で単一のフレーム・メモリから取り出して、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム倍増信号を発生し表示装置で受信するための、単一の一体化したデインタレースおよびフレーム倍増回路と、から成る、前記装置。
　　【請求項２】
　デインタレースおよびフレーム倍増を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリ構成と、
　第１と第２の一体化したデインタレースおよびフレーム倍増回路と、を備え、２フレームのうち各フレームのビデオ・データをフレーム周波数の２倍でフレーム・メモリ構成から取り出して、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で完全なデインタレース機能を実行し、表示装置での受信のためにプログレッシブ（順次）、フレーム倍増信号を発生するように、各回路が２つのシーケンシャル（順次）ラインから同時にビデオ・データを前記メモリ構成から読み出す、前記装置。
　　【請求項３】
　第１と第２のライン・メモリを更に備え、更新されたビデオ・データを前記第１と第２の一体化したデインタレースおよびフレーム倍増回路からそれぞれ受信し、且つこのような更新されたビデオ・データを前記第２と第１のデインタレース回路にそれぞれ書き込む、請求項２記載の装置。
　　【請求項４】
　デインタレースおよびフレーム倍増を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリ構成と、
　２フレームのうち各フレームのビデオ・データをフレーム周波数の２倍でフレーム・メモリ構成から取り出して、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム倍増信号を発生し表示装置で受信するための、少なくとも１個の一体化したデインタレースおよびフレーム倍増回路と、を備え、
　前記一体化したデインタレースおよびフレーム倍増回路が、
　フレーム・メモリ構成内に記憶されたビデオ情報に従って、連続的各ビデオ・ラインＮ（Ｎは、連続的各デインタレース処理ごとに１づつ連続的に増大する、ゼロ以外の整数値）について更新された動きを発生する動き計算器と、
　前記動き計算器からの更新された動き、およびフレーム構成内に記憶されたビデオ情報に従って、デインタレースされた少なくとも１つの現フィールド・ビデオ・ラインを計算する計算ブロックと、を備える、前記装置。
　　【請求項５】
　前記計算ブロックが、デインタレースされた連続する２つの現フィールド・ビデオ・ラインを計算する、請求項４記載の装置。
　　【請求項６】
　デインタレースおよびフレーム倍増を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリ構成と、
　２フレームのうち各フレームのビデオ・データをフレーム周波数の２倍でフレーム・メモリ構成から取り出して、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム倍増信号を発生し表示装置で受信するための、少なくとも１個の一体化したデインタレースおよびフレーム倍増回路と、を備え、
　前記フレーム・メモリ構成が、
　少なくとも１個のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と、
　メモリ・コントローラと、
　前記少なくとも１個のＤＲＡＭを前記メモリ・コントローラに結合させる物理的インタフェースと、
　複数のＦＩＦＯ（Ｆｉｒｓｔ‐Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）要素を含んでおり、各要素が前記少なくとも１個のＤＲＡＭとデインタレース回路との間で転送されるデータを保持する、ＦＩＦＯブロックと、から成る、前記装置。
　　【請求項７】
　デインタレースとフレーム倍増を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶する、フレーム・メモリ構成と、
　連続的ビデオ・ラインの第１の対に関連するフレーム・メモリ構成からビデオ・データを取り出し、且つ２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で完全なデインタレース機能を実行して、デインタレースされた連続的な現フィールド・ビデオ・ラインの第１の対を発生させる、第１の一体化したデインタレースおよびフレーム倍増回路と、
　連続的ビデオ・ラインの第２の対に関連するフレーム・メモリ構成からビデオ・データを取り出し、且つ２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム期間の１／２で、前記第１のデインタレース回路で実行されるデインタレース処理と平行して、完全なデインタレース機能を実行し、デインタレースされた連続的な現フィールド・ビデオ・ラインの第２の対を発生させる、第２の一体化したデインタレースおよびフレーム倍増回路と、から成る、前記装置。
　　【請求項８】
　更新されたビデオ・データを第１および第２の一体化したデインタレースおよびフレーム倍増回路からそれぞれ受信し、且つこのような更新されたビデオ・データを前記第１および第２の一体化したデインタレースおよびフレーム倍増回路に書き込むための第１および第２のライン・メモリを更に含む、請求項７記載の装置。
　　【請求項９】
　各前記一体化したデインタレースおよびフレーム倍増回路が、
　前記フレーム・メモリ構成内に記憶されたビデオ情報に従って、各連続的ビデオ・ラインＮ（Ｎは、連続的各デインタレース処理ごとに１づつ連続的に増大するゼロ以外の整数値）について更新された動きを発生させる、動き計算器と、
　前記動き計算器からの更新された動き、および前記フレーム・メモリ構成内に記憶されたビデオ情報に従って、現フィールド・ビデオ・ラインのデインタレースされた対を計算する計算ブロックと、を備える、請求項７記載の装置。
　　【請求項１０】
　前記フレーム・メモリ構成が少なくとも１個のＤＲＡＭを含む、請求項７記載の装置。
　　【請求項１１】
　前記フレーム・メモリ構成が更に、
　メモリ・コントローラと、
　前記少なくとも１個のＤＲＡＭを前記メモリ・コントローラに結合させる物理的インタフェースと、
　複数のＦＩＦＯ（Ｆｉｒｓｔ‐Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）要素を含んでおり、各要素は前記少なくとも１個のＤＲＡＭと前記デインタレース回路との間で転送されるデータを保持する、ＦＩＦＯブロックと、を含む、請求項１０記載の装置。
　　【請求項１２】
　インタレースされたビデオをデインタレースする方法であって、
　２フレームのうち各フレームのビデオ情報を通常のフレーム周波数の２倍の周波数で単一のメモリから読み出すステップと、
　単一の一体化したデインタレースおよびフレーム倍増回路において、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うようにフレーム周波数の１／２で完全なデインタレース処理を実行して、フレームを倍増された順次信号を発生させるステップと、から成る、前記方法。
　　【請求項１３】
　前記デインタレース処理は２つのデインタレース処理を実行するステップから成り、各デインタレース処理が、他のデインタレース処理とは別個に連続する１対のビデオ・ラインで実行される、請求項１２記載の方法。
　　【請求項１４】
　各インタレース処理後に更新された情報をその処理に関連するメモリの中に書き込むステップを更に含み、前記２つのデインタレース処理の他方の間にアクセスする、請求項１３記載の方法。」
　
２．原査定の拒絶理由の概要
　本願の請求項１ないし１４に係る発明は、本願の優先権主張の日前に頒布された刊行物である特開平８−６５６３９号公報（以下、「刊行物１」という）に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
３．刊行物の記載事項
　原査定の拒絶の理由に引用された上記刊行物１には、次の（１）ないし（８）の事項が記載されている。
（１）「【０００１】
【産業上の利用分野】本発明は、ＨＤＴＶ(High Difinition Television)などのインタレース信号をノンインタレース信号に変換するインタレース／ノンインタレース変換可能な画像処理回路に関する。さらに、本発明はノンインタレース入力映像信号をフレーム周波数変換してノンインタレース信号として出力する画像処理回路に関わる。
【０００２】
【従来の技術】近年、画像表示装置は、ＨＤＴＶ、ＥＷＳ(Engneering Work Station)など多種の信号源が使われるとともに、画像の高精細化が進んでいる。このような状況に対処するために、走査線変換技術、複数の信号を画面合成する技術、拡大表示時の高画質化技術、多種信号源の共用化などの技術が提案されている。たとえば、インタレース／ノンインタレース変換は、インタレース信号の奇数フィールドと偶数フィールドを各々別のフィールドメモリに取込み、取込んだ該データを水平同期信号毎に交互に読出すことや、走査線を２倍速で読み出し走査線補間をすることが基本的な考えであるが、このままでは高画質な表示を行うことができないことから、特開平３−５７３８９号公報に示される水平走査線間のフィールド内補間技術や、特開平１−６００８２号公報に示される動き適応処理などの技術が提案され、インタレース／ノンインタレース変換時の高画質化が図られている。また、多種信号源の共用化の面では特開平３−２３５５９２号公報に示されるＭＵＳＥ(Multiple Subーnyquist Sampling Encoding)−ＮＴＳＣ(National Television Sysytems Commitee)変換などの周波数変換技術が提案され、複数画面出力や単一走査速度の映像表示装置に用いられている。
【０００３】インタレース／ノンインタレース変換とフレーム周波数変換を行う場合、図１７（ａ）に示すように、インタレース／ノンインタレース変換回路５でインタレース信号をまずノンインタレース信号に変換したのち周波数変換機６でフレーム周波数変換する方法（特開平２ー２８１８８４号公報）、図１７（ｂ）に示すように、まず、周波数変換機６でフレーム周波数変換したのちインタレース／ノンインタレース変換回路５でノンインタレース信号に変換する方法（特開平３ー５３６８８号公報）、フィールド内補間によるノンインタレース変換をメモリの読出時に行い、フィールド周波数変換とノンインタレース変換を行う方法などがある。
【０００４】
【発明が解決しようとする課題】インタレース／ノンインタレース変換し、かつフレーム周波数変換を行う場合、上記従来技術では、インタレース／ノンインタレース変換およびフレーム周波数変換を各々別の装置で行うか、若しくは、インタレース信号をフィールド内補間してインタレース／ノンインタレース変換とフレーム周波数変換をしていた。しかし、前者は２つの信号処理を個別に行うため、回路の規模が大きく、使用するメモリ量も多くなり、また後者は、静止画の場合にもフィールド内補間を行うため、フィールド間のインタレース／ノンインタレース変換よりも画質が劣っていた。本発明は、このような問題を解決する発明であって、フィールド間補間によるインタレース／ノンインタレース変換とフレーム周波数変換を同時に実現し、メモリおよび回路の規模を小さくすることと画面の高画質化を図ることを目的とする。」
　
（２）「【０００７】
【実施例】本発明の実施例を図を用いて詳細に説明する。図１は、本発明に係る画像処理装置の第１の実施例の回路構成図である。この実施例の画像処理回路は、入力映像信号Ｓ１から水平同期信号（１）および垂直同期信号（２）を取出す同期分離回路１１と、入力信号の水平同期信号（２）から画素クロック（３）を再生するＰＬＬ回路１２と、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路１３と、入力側の垂直同期信号（１）と出力側の垂直同期信号（４）の位相と周波数の関係から間引きするか否か判定し、間引制御信号（７）を生成するフィールド間引回路１４と、映像信号を取込むフィールドメモリを奇数フィールド用と偶数フィールド用の２系統に分けたメモリ群１５と、メモリへの画像データの書込みを制御する書込制御回路１６と、メモリに書込まれた該画素データの読出しを制御する読出制御回路１７と、出力側の水平同期信号（５）から画素クロック（６）を再生するＰＬＬ（Phased Locked Loop）回路１８と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路１９と、入力信号の動画判別を行う動画判別回路と該判別結果からメモリの読出しを制御する回路からなる動き適応処理回路２０から構成される。ここで、本画像処理装置は、映像信号Ｓ１と、出力側ディスプレイの垂直同期信号（４）および水平同期信号（５）が入力信号となる。」
　
（３）「【００１２】メモリ１５は、図５に示すように奇数用フィールドメモリ１５０，１５１と、偶数用フィールドメモリ１５２，１５３と、フィールド選択スイッチ１５４，１５９と、フィールドメモリ選択スイッチ１５５，１５６，１５７，１５８から構成される。
【００１３】次に、図１の動作について説明する。同期分離回路１１では、入力する映像信号Ｓ１から垂直同期信号（１）および水平同期信号（２）を取り出し、垂直同期信号（１）をフィールド間引回路１４へ、水平同期信号（２）をＰＬＬ回路１２へ出力する。ＰＬＬ回路１２では、この水平同期信号（２）に基づいて画素クロック（３）を再生し、Ａ／Ｄ変換器１３と書込制御回路１０６へ出力する。Ａ／Ｄ変換器１３は、該画素クロック（３）をサンプリングクロックとして使用し、入力映像信号Ｓ１をディジタル信号に変換し、メモリ１５と動き適応処理回路２０へ出力する。フィールド間引回路１４では、前記入力側垂直同期信号（１）と出力用垂直同期信号（４）の周波数と位相の関係からフィールド書込許可信号（７）を生成し、書込制御回路１６へ出力する。書込制御回路１６は、画素クロック（３）とフィールド書込許可信号に基づいて、映像信号Ｓ１の各フィールド毎の画像データをメモリ１５のいずれかのフィールドメモリへ順次書き込む。
【００１４】メモリ１５への画像データの書込みは、２系統用意された各々のメモリに書込みを許可されるフィールド信号の画像データを交互に書き込む。また、フィールド周波数変換を行う場合、メモリの書込アドレスと読出アドレスの追い越しを避けるため、追い越しが起こるフィールドの画像データを間引く。」
　
（４）「【００１８】図５を用いてメモリ１５の構成を説明する。メモリ１５は、奇数フィールド用メモリと偶数フィールド用メモリを有しており、奇数用フィールドメモリおよび偶数用フィールドメモリは、それぞれ周波数変換を行うために少なくとも２フィールド分のメモリ容量を有している。例えば、図５のように各フィールドメモリが配置される。メモリ１５は、それぞれ少なくとも１フィールド取込めるフィールドメモリ１５０〜１５３と、奇数フィールドと偶数フィールドの切換えを行なうフィールド選択スイッチ１５４と、書込むフィールドメモリを選択するフィールドメモリ選択スイッチ１５５，１５６と、読出すフィールドメモリを選択するフィールド選択スイッチ１５７，１５８と、前述の水平同期信号毎に切換えられるか、あるいは、動き適応処理回路２０からの動画判別信号によって制御されるフィールド選択スイッチ１５９とから構成される。
【００１９】これらのスイッチの動作制御について説明する。たとえば、第１フィールドの映像信号が入力されると、スイッチ１５４およびスイッチ１５５はそれぞれ接点ａを選択し、第１の奇数フィールドメモリ１５０に書き込む。第２フィールドの映像信号では、スイッチ１５４は接点ｂを選択し、スイッチ１５６は接点ａを選択して第１の偶数フィールドメモリ１５２に書き込む。同様に第３フィールドの映像信号は第２の奇数フィールドメモリ１５１を選択し、その次の第４フィールドの映像信号は第２のフィールドメモリ１５３を選択して書き込む。このように各フィールドの映像信号は順次フィールドメモリを巡回して選択して書き込まれる。各スイッチの選択は書込制御回路１６によって行われる。
【００２０】また、各フィールドメモリの読出しは、奇数用フィールドメモリの一方を選択するスイッチ１５７と偶数用フィールドメモリの一方を選択するスイッチ１５９が、それぞれ読出時に映像信号の書込みを実行していない方のフィールドメモリを選択することによって行われ、静止画にあってはスイッチ１５９が、図１に示された読出制御回路１７からの制御信号によって水平同期信号毎に奇数用フィールドメモリと偶数用フィールドメモリとを交互に切換えて読み出し、ノンインタレース変換を行なう。
【００２１】メモリの読出しは、ＰＬＬ回路１８で入力側水平同期信号（５）から画素クロック（７）を生成し、入力信号源が静止画インタレース信号である場合、水平同期信号（５）毎に、つまり、水平ライン単位で交互に読出すことでノンインタレース変換を可能にする。一方、動画インタレース信号の場合は、動き適応処理回路（動画判別回路）２０は書込みが許可されたフィールド間で動画判別を行ない、該動き適応処理回路２０からの制御信号により動画である部分を検出し、動画である部分をフィールド内補間によるノンインタレース変換を行ない、静止画の部分はフィールド間のノンインタレース変換を行なうなど、高画質化の処理を施すことを可能とする。なお、動き適応処理等の高画質化のための手法には、各種手法を用いることができ、ここでは詳細な説明を割愛する。」
　
（５）「【００２４】以下、読出動作を説明する。読出動作は、奇数用フィールドメモリと偶数用フィールドメモリを垂直同期信号ごとに交互に読出して行われる。第１フレーム（１）を読出すとき、この読出期間内に書込動作が行われないメモリ１５０とメモリ１５３が選択され、フィールド１の映像信号とそれより１フィールド前の偶数番（０番）フィールドの映像信号が読み出される。次いで、第２フレーム（２）を読出すとき、この期間内に書込動作が行われずかつ新しい映像信号が書き込まれているメモリ１５１とメモリ１５２が選択され、フィールド３の映像信号とフィールド２の映像信号が読み出される。さらに、第３フレーム（３）を読出すとき、この期間内にメモリ１５０およびメモリ１５３が書込みの対象となるので、メモリ１５１とメモリ１５２が選択され、フィールド３の映像信号とフィールド２の映像信号が読み出される。第４フレーム（４）を読出すとき、メモリ１５０は書込み中であり、メモリ１５２はこの期間内に書込みが行われるので、メモリ１５１とメモリ１５３が選択され、フィールド３の映像信号とフィールド６の映像信号が読み出される。以下、同様に映像信号の読出しが行われる。」
　
（６）「【００２７】以上、一連の動作で、フレーム周波数変換とインタレース／ノンインタレース変換を同時に行なうことができる。また、入力側垂直同期信号（１）と出力側垂直同期信号（４）の周波数を等しくすればインタレース／ノンインタレース変換のみの処理を行うことができ、インタレース／ノンインタレース変換を行なわないようにすればフレーム周波数変換のみの処理も可能である。また、従来メモリの容量は、少なくともインタレース／ノンインタレース変換用の２フィールド分の画像メモリと、フレーム周波数変換用の２フレームの画像メモリが必要であったが、本実施例では、前記メモリ動作から判るように、インタレース／ノンインタレース変換とフレーム周波数変換を同時に実施しているので２フレーム分のメモリ容量を持つことで実現できる。」
　
（７）「【００４３】
【発明の効果】本発明によれば、フレ−ム周波数変換とノンインタレ−ス変換を同時に実行することができ、必要とするメモリの容量と回路規模を減らすことができる。また、任意の信号源を所望の信号源に変換することを可能にする。」
　
（８）「【図４】　
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
　以上の記載および図面の記載から、刊行物１には次の発明（以下、「刊行物１発明」という）が記載されている。
　
　インタレースされた映像信号（Ｓ１）の各フィールド毎の画像データを、該映像信号（Ｓ１）から取り出した入力側垂直同期信号（１）および入力側水平同期信号（２）に基づいて、奇数用フィールドメモリ（１５０，１５１）と偶数用フィールドメモリ（１５２，１５３）から構成されたメモリ（１５）に順次書き込む書込制御回路（１６）と、
　前記奇数用フィールドメモリと前記偶数用フィールドメモリがそれぞれ２フィールド分ある４個のフィールドメモリ（１５０−１５３）から構成されたメモリ（１５）と、
　前記メモリ（１５）のうち書込動作が行われない奇数用フィールドメモリと偶数用フィールドメモリが選択され、出力用垂直同期信号（４）および出力用水平同期信号（５）に基づいて、垂直同期信号ごとに交互に画像データを読み出し、インタレ−ス／ノンインタレ−ス変換を行う読出制御回路（１７）と、
　を有し、
　フレ−ム周波数変換とインタレ−ス／ノンインタレ−ス変換を同時に実行する画像処理装置。
　
３．対比
　請求項１に係る発明（以下、「本願発明」という）と刊行物１発明とを対比する。
　
　刊行物１発明は、フレ−ム周波数変換とインタレ−ス／ノンインタレ−ス変換（本願発明の「デインターレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：インタレースの解除）」に相当）を同時に実行する画像処理装置である。
　また、本願発明の「フレーム倍増」は、フレーム周波数を倍に変換するフレ−ム周波数変換である。
　したがって、本願発明と刊行物１発明は、「デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：インタレースの解除）およびフレーム周波数変換を一体化した装置」といえる点で共通する。
　刊行物１発明は、画像データを、映像信号から取り出した入力側垂直同期信号および入力側水平同期信号に基づいてメモリに書き込み、出力用垂直同期信号および出力用水平同期信号に基づいてメモリから画像データを読み出すものであり、フレーム周波数の変換比率は、メモリに書き込むための同期信号とそのメモリから読み出すための同期信号との周波数の比によって決定されるものである。図４（ｂ）（上記３．（８））の記載から、インタレース／ノンインタレース変換前（フィールドメモリに書き込む前）の映像信号の垂直同期（１）の周期より、インタレース／ノンインタレース変換後（フィールドメモリから読み出した後）の映像信号垂直同期（４）の周期が長いことが読み取れるから、刊行物１発明の実施例のフレーム周波数変換は、周波数を低くする変換である。
　したがって、フレーム周波数変換が、本願発明ではフレーム倍増であるのに対し、刊行物１発明では、周波数を低くする変換である点で両者は相違する。
　
　刊行物１発明のメモリは、インタレースされた映像信号（本願発明の「ビデオ・データ」に相当）を書き込むものである。このインタレースされた映像信号は、動画も想定されているもの（上記３．（２））であるから、規定のフレーム周波数を有するフレームのデータであることは明らかであり、また、これを書き込んで記憶するメモリは、フレーム・メモリということができる。
　したがって、本願発明と刊行物１発明とは、単一のメモリである点を除いて、「規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリ」を有する装置である点で共通している。
　
　刊行物１発明の読出制御回路は、４個のフィールドメモリ（本願発明の「２フレーム」に相当）のうち書込動作が行われない奇数用フィールドメモリと偶数用フィールドメモリが選択され、出力用垂直同期信号および出力用水平同期信号に基づいて、垂直同期信号ごとに交互に画像データを読み出し、フレ−ム周波数変換とインタレ−ス／ノンインタレ−ス変換を同時に実行するものであるから、２フレームのうち各フレームのビデオ・データをフレーム周波数変換してフレーム・メモリから取り出して、完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム周波数変換信号を発生する単一の一体化したデインタレースおよびフレーム周波数変換回路といえる。また、この回路で発生した信号が、表示装置で受信するためのものであるのは明らかである。
　したがって、本願発明と刊行物１発明とは、「２フレームのうち各フレームのビデオ・データをフレーム周波数変換してフレーム・メモリから取り出して、完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム周波数変換信号を発生し表示装置で受信するための、単一の一体化したデインタレースおよびフレーム周波数変換回路」を有する装置である点で共通するといえる。
　このときの周波数変換は、本願発明では、フレーム周波数の２倍でフレーム・メモリから取り出して、フレーム期間の１／２で完全なデインタレース機能を実行するフレーム倍増であるのに対し、刊行物１発明は、メモリから読み出してインタレ−ス／ノンインタレ−ス変換を行う周波数（期間）は、フレーム周波数より低い周波数（フレーム期間より長い期間）である点で相違する。
　また、このデインタレース機能について、本願発明では、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うように実行するのに対し、刊行物１発明ではそうではない点で相違する。
　
　以上をまとめると、本願発明と刊行物１発明の一致点、相違点は次のとおりである。
　
［一致点］
　デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：インタレースの解除）およびフレーム周波数変換を一体化した装置であって、
　規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリと、
　２フレームのうち各フレームのビデオ・データをフレーム周波数変換してフレーム・メモリから取り出して、完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム周波数変換信号を発生し表示装置で受信するための、単一の一体化したデインタレースおよびフレーム周波数変換回路と、から成る、前記装置。
　
［相違点１］
　フレーム・メモリが、本願発明では、単一のメモリであるのに対し、刊行物１発明では、複数個のフィールドメモリから構成されたメモリである点。
　
［相違点２］
　単一の一体化したデインタレースおよびフレーム周波数変換回路において、該周波数変換が、本願発明では、フレーム周波数の２倍でフレーム・メモリから取り出して、フレーム期間の１／２で完全なデインタレース機能を実行するフレーム倍増であるのに対し、刊行物１発明は、メモリから読み出してインタレ−ス／ノンインタレ−ス変換（本願発明の「デインターレース」に相当）を行う周波数（期間）は、フレーム周波数より低い周波数（フレーム期間より長い期間）である点。
　
［相違点３］
　デインタレース機能が、本願発明では、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うように実行するのに対し、刊行物１発明ではそうではない点。
　
４．当審の判断
　上記各相違点について検討する。
　
（１）相違点１について
　メモリの使用法として、複数個のメモリを１つの群として切り換えて使用することも、単一のメモリ内に複数の領域を確保してアドレスを切り換えて使用することも、何れも通常普通に行われている使用法であって、どのような使用法を採用するかは当業者が必要に応じて適宜選択し得る設計的な事項にすぎない。
　したがって、刊行物１発明において、複数個のフィールドメモリから構成されたメモリを単一のメモリとして構成することは当業者が必要に応じ適宜なし得る事項にすぎない。
　
（２）相違点２について
　刊行物１発明においては、フレーム周波数の変換は、入力周波数に比べて出力周波数が低くなるように変換されるものであるが、刊行物１の従来技術には、「多種信号源の共用化の面では特開平３−２３５５９２号公報に示されるＭＵＳＥ(Multiple Subーnyquist Sampling Encoding)−ＮＴＳＣ(National Television Sysytems Commitee)変換などの周波数変換技術が提案され、複数画面出力や単一走査速度の映像表示装置に用いられている。」（上記２．（１）【０００２】）と記載されており、多種信号源の共用化を行うためのフレーム周波数の変換としては、信号源の周波数と表示装置の周波数との関係により、フレーム周波数を低く変換する場合も高く変換する場合もありうるのは明らかであり、この周波数変換の変換倍率は信号源の周波数と表示装置の周波数との関係として適宜選択し得るものである。
　そして、映像信号をメモリに書き込むための同期信号とそのメモリから読み出すための同期信号との周波数比を２倍（フレーム周期は１／２）としてフレーム倍増を行う周波数変換回路自体は、例えば、特開平５−１４５９０４号公報に記載されているように周知のものである。
　したがって、メモリから画像データを読み出してインタレ−ス／ノンインタレ−ス変換を実行する刊行物１発明において、フレーム周波数を２倍に変換すべく、メモリに書き込むための同期信号とそのメモリから読み出すための同期信号との周波数比を２倍としてフレーム倍増を行うこと、すなわち、周波数変換を、フレーム周波数の２倍でフレーム・メモリから取り出して、フレーム期間の１／２で完全なデインタレース機能を実行するフレーム倍増とすることは、当業者が容易に想到し得ることである。
　
（３）相違点３について
　刊行物１発明において、２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行うことは当業者が容易に想到し得ることではない。処理速度の向上のために、複数のラインからなる１フレームの映像データに対して、複数のラインに対する処理を並列に処理すること自体が周知技術であるとしても、刊行物１発明は、フレーム周波数を低くする変換を行うものであるから、処理速度の向上という課題が直ちに想起できるものではなく、上記周知技術を適用し得る動機付けがない。また、刊行物１発明のインタレ−ス／ノンインタレ−ス変換は、単に奇数用フィールドメモリと偶数用フィールドメモリから交互に画像データを読み出して変換を行うものであって、この変換を２つ並列に行うこと、すなわち、（２倍の周波数の各フレーム期間に）１回の２つのデインタレース処理を行うことは通常は想定され得ないものである。
　
　よって、本願発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものとすることはできない。
　また、請求項２ないし１４に係る発明は、請求項１の「２倍の周波数の各フレーム期間に１回の２つのデインタレース処理を行う」点を含むものであるから、同様の理由により、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものとすることはできない。
　
第３．むすび
　以上のとおり、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。