【事件の表示】
　特願２００５−２１１１６８「半導体メモリ装置」拒絶査定不服審判事件〔平成１８年６月８日出願公開、特開２００６−１４７１２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年７月２１日（パリ条約に基づく優先権主張　２００４年１１月１５日及び２００５年５月３０日、大韓民国）の特許出願であって、平成２２年２月２４日付けの拒絶理由通知に対して同年６月２日に意見書及び補正書が提出されたが、同年６月１６日付けで拒絶査定がなされた。
　そして、同年１０月２２日に拒絶査定に対する審判が請求されるとともに手続補正書が提出され、その後、平成２３年６月２８日付けで審尋がなされ、同年１０月５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１０月２２日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１０月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１７を補正して、補正後の特許請求の範囲の請求項１〜９とするとともに、明細書の００１０段落及び００１１段落を補正するものであり、補正前の請求項８及び補正後の請求項１は各々次のとおりである。
　
　（補正前）
　「【請求項８】
　内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、
　前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、
　前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部と
を備えることを特徴とする半導体メモリ装置。」
　
　（補正後）
　「【請求項１】
　内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、
　前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、
　前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部と
を備え、
　前記内部電源電圧駆動部は、
　所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、
　テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備えることを特徴とする半導体メモリ装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１〜７及び１３を削除するとともに、当該削除と整合するように、補正前の請求項の番号及び引用する請求項の番号を補正すること。
　
（２）補正事項２
　補正前の請求項８の「前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備えること」を、「前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備え、　前記内部電源電圧駆動部は、　所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、　テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備えること」と補正して、補正後の請求項１とすること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１は、請求項を削除する補正であるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。また、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項１は特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
（２−１）補正事項２により、補正前の請求項８に対して、「前記内部電源電圧駆動部は、　所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、　テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える」という事項が追加されているが、そのうちの「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」という部分を追加する補正が、当初明細書等に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（２−２）当初明細書等において「テスト信号」に関連すると認められる記載は、当初図面における図７、及び当初明細書における次の箇所である（ここにおいて、下線は当合議体が付与したものである。以下同じ。）。
　「【００３８】
  
図５は、図２に示した内部電源電圧発生部６００の第２の実施の形態に係る細部構成を示す図である
【００３９】
  第２の実施の形態に係る内部電源電圧発生部６００は、基準電圧制御部９００及び内部電源電圧駆動部１０００を備える。
【００４０】
　基準電圧制御部９００は、内部電源制御信号ＩＶＬ＿ＣＴＲ３〜ＩＶＬ＿ＣＴＲ５と基準電圧信号ＶＲＥＦを用いて基準電圧制御信号ＶＲＥＦ＿ＣＴＲを出力する。
内部電源電圧駆動部１０００は、基準電圧制御信号ＶＲＥＦ＿ＣＴＲ及びテスト信号ＴＥＳＴを用いて内部電源電圧Ｖｉｎを発生する
　「【００５２】
　
図７は、図５に示した内部電源電圧駆動部１０００の細部回路図である
【００５３】
　内部電源電圧駆動部１０００は、ＥＭＲＳ５００から出力された内部電源制御信号ＩＶＬ＿ＣＴＲ３〜ＩＶＬ＿ＣＴＲ５により制御された基準電圧制御信号ＶＲＥＦ＿ＣＴＲを用いて内部電源電圧Ｖｉｎを出力する。
【００５４】
　
このため、内部電源電圧駆動部１０００はインバータＩＶ２、差動増幅部１１００及び出力部１２００を備える。差動増幅部１１００は電流ミラー１１１０、比較部１１２０及びイネーブル部１１３０を備える。インバータＩＶ２はテスト信号ＴＥＳＴを反転する。テスト信号ＴＥＳＴは正常モード時にはローレベルにディスエーブルされ、テストモード時にハイレベルにイネーブルされる
【００５５】
　
電流ミラー１１１０はＰＭＯＳトランジスタＰＭ６〜ＰＭ９を備える。ＰＭＯＳトランジスタＰＭ７、ＰＭ８は該ソースが電源電圧端に連結され、該ゲートがＰＭＯＳトランジスタＰＭ８のドレイン端に共通に連結される。ＰＭＯＳトランジスタＰＭ６、ＰＭ９は該ソースが電源電圧端に連結され、該ゲートがインバータＩＶ２の出力端に連結され、該ドレインがＰＭＯＳトランジスタＰＭ７、ＰＭ８のドレインにそれぞれ連結されてＰＭＯＳトランジスタＰＭ７、ＰＭ８の駆動を助ける
【００５６】
　
比較部１１２０はＮＭＯＳトランジスタＮＭ１３、ＮＭ１４を備える。ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４は該ゲートに基準電圧制御信号ＶＲＥＦ＿ＣＴＲと内部電源電圧基準信号Ｖｉｎ＿ＲＥＦがそれぞれ印加され、基準電圧制御信号ＶＲＥＦ＿ＣＴＲと内部電源電圧基準信号Ｖｉｎ＿ＲＥＦのレベル差を比較・増幅する
【００５７】
　
イネーブル部１１３０はＮＭＯＳトランジスタＮＭ１５を備える。ＮＭＯＳトランジスタＮＭ１５は基準電圧制御信号ＶＲＥＦ＿ＣＴＲにより制御され、接地電圧レベルを比較部１１２０に印加する。
　
（２−３）したがって、これらの記載を総合すると、「テスト信号」に関して当初明細書に記載された事項は、次のとおりと認められる。
ａ．インバータＩＶ２はテスト信号ＴＥＳＴを反転するものであること。
　
ｂ．テスト信号ＴＥＳＴは正常モード時にはローレベルにディスエーブルされ、テストモード時にハイレベルにイネーブルされるものであること。
　
ｃ．ＰＭＯＳトランジスタＰＭ６、ＰＭ９は該ソースが電源電圧端に連結され、該ゲートがインバータＩＶ２の出力端に連結され、該ドレインがＰＭＯＳトランジスタＰＭ７、ＰＭ８のドレインにそれぞれ連結されてＰＭＯＳトランジスタＰＭ７、ＰＭ８の駆動を助けるものであること。
　
（２−４）上記（２−３）ａ．〜ｃ．及び、ＰＭＯＳトランジスタはゲートにローレベルの電位が供給されると導通状態となり、ドレイン・ソース間の電気抵抗が極めて低くなるという当業者の技術常識を勘案しつつ、図７に記載された回路を参照すると、図７に記載された「内部電源電圧駆動部１０００」における「差動増幅部１１００」は、テスト信号「ＴＥＳＴ」がイネーブルのときには、「ＰＭＯＳトランジスタＰＭ６、ＰＭ９」の「ドレイン」と「ソース」間の電気抵抗が極めて低くなるため、「内部電源電圧駆動部１０００」の出力であるノード「Ｎ７」は高電圧となり、「基準電圧制御信号ＶＲＥＦ＿ＣＴＲ」及び「内部電源電圧基準信号Ｖｉｎ＿ＲＥＦ」のレベルの差に応じて、ノード「Ｎ７」が高電圧になったり、低電圧になったりするという差動増幅器としての動作を行わないものであること、すなわち、補正後の請求項１に記載されたように、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」構成とはなっていないことが明らかである。
　また、当初明細書等の全体を精査しても、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」ことを当業者が認識できる記載は見いだせない。
　
（２−５）したがって、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」という事項を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（２−６）なお、これに関連して、審判請求人は、平成２３年１０月５日に提出された回答書の「３．本願が特許されるべき理由」において、次のとおり主張しているので、これについて検討する。
　「このとき、比較部１１２０のこのような比較動作がなされる前に、初期動作状態でテスト信号ＴＥＳＴがハイレベルになれば、ＰＭＯＳトランジスタＰＭ６，ＰＭ９が全てターンオンされ、ノードＮ７の電圧が高くなるようになります。即ち、テスト信号ＴＥＳＴがハイレベルになる場合に、ＰＭＯＳトランジスタＰＭ６，ＰＭ９が全てターンオンされ、駆動能力を高めることができるようになります。
　従いまして、審査官のご指摘通り、ＰＭＯＳトランジスタＰＭ６，ＰＭ９が全てターンオンされる場合に、差動増幅部１１００の動作が中止されるのではなく、正常モード時にＰＭＯＳトランジスタＰＭ７，ＰＭ８が動作することにより、テストモード時にＰＭＯＳトランジスタＰＭ６〜ＰＭ９が全てターンオンされることがノードＮ７の電圧レベルをさらに上昇させる役割を果たすのです。
　特に、本願の当初明細書の段落〔００５５〕には『ＰＭＯＳトランジスタＰＭ６、ＰＭ９は該ソースが電源電圧端に連結され、該ゲートがインバータＩＶ２の出力端に連結され、該ドレインがＰＭＯＳトランジスタＰＭ７、ＰＭ８のドレインにそれぞれ連結されてＰＭＯＳトランジスタＰＭ７、ＰＭ８の駆動を助ける。』と記載されています。
　このように、比較部１１２０の比較動作以前に、テストモード時にテスト信号ＴＥＳＴがハイレベルにイネーブルされると、ＰＭＯＳトランジスタＰＭ６，ＰＭ９が駆動されノードＮ７の電圧レベルの上昇を増幅させることになります。そして、ノードＮ７の電圧レベルが上昇した状態で正常動作が行われると、テスト信号ＴＥＳＴがローレベルにディスエーブルされます。
　以後、テスト信号ＴＥＳＴがローレベルにディスエーブルされ、ノードＮ７のレベルが高くなった状態で、比較部１１２０の比較動作がなされるようになります。差動増幅部１１００では、テスト信号ＴＥＳＴに応じてノードＮ７を予めプリチャージさせた以後に比較動作がなされるので、増幅動作をより速やかに行うことができるようになります。
　よって、本願の請求項１に係る発明の差動増幅部のテスト信号に応じて（予めプリチャージさせた以後に）内部電源電圧基準信号と基準電圧制御信号とを比較動作する構成は、上記説明した出願当初明細書の段落〔００５３〕〜〔００５７〕、図７の差動増幅部１１００の記載に基づきます。」
　
（２−７）補正事項２により追加された事項は、「『前記内部電源電圧駆動部は、』『
テスト信号のイネーブル時に
　それに対して、審判請求人が述べているのは、「このように、比較部１１２０の比較動作以前に、テストモード時にテスト信号ＴＥＳＴがハイレベルにイネーブルされると、ＰＭＯＳトランジスタＰＭ６，ＰＭ９が駆動されノードＮ７の電圧レベルの上昇を増幅させることになります。
そして、ノードＮ７の電圧レベルが上昇した状態で正常動作が行われると、テスト信号ＴＥＳＴがローレベルにディスエーブルされます。　以後、テスト信号ＴＥＳＴがローレベルにディスエーブルされ、ノードＮ７のレベルが高くなった状態で、比較部１１２０の比較動作がなされるようになります。
ローレベルにディスエーブルされた後
　また、当初明細書の００５５段落には、「ＰＭＯＳトランジスタＰＭ６、ＰＭ９は該ソースが電源電圧端に連結され、該ゲートがインバータＩＶ２の出力端に連結され、該ドレインがＰＭＯＳトランジスタＰＭ７、ＰＭ８のドレインにそれぞれ連結されてＰＭＯＳトランジスタＰＭ７、ＰＭ８の駆動を助ける。」と記載されているにすぎず、「テスト信号のイネーブル時」における「差動増幅部１１００」の比較動作についての記載がなされているとは認められないから、当該００５５段落の記載が、補正事項２が当初明細書等に記載された事項の範囲内においてなされたことの根拠となり得ないことも明らかである。
　したがって、審判請求人の主張は採用できない。
　
（３）新規事項の追加の有無についてのまとめ
　以上検討したとおり、補正事項２は特許法第１７条の２第３項に規定する要件を満たしていないから、補正事項２を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
４．補正の却下の決定のまとめ
　本件補正は、特許法第１７の２第３項に規定する要件を満たしていないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２２年１０月２２日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１７に係る発明は、平成２２年６月２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　「【請求項１】
　内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、
　前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部とを含んで構成することを特徴とする半導体メモリ装置。」
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−３１０９９０号公報（以下「引用例」という。）には、図１及び２と共に次の記載がある。
ａ．「【０００１】
　
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の動作モードにより半導体メモリ装置で使われる内部電圧の電圧レベルを変動させる基準電圧の発生回路及び内部電圧の発生回路に関する
【０００２】
　最近、半導体メモリ装置の製造技術の極微細化及び高集積化が一層進む傾向にある。このような傾向に照らすと、半導体メモリ装置の消費電力は少なければ少ないほど望ましい。消費電力を減少させるためには、半導体メモリ装置に印加される電源電圧を低下させなければならない。
　
従って、一般に５Ｖの電源電圧を使用している外部回路から、３．３Ｖ程度の低い電源電圧を使用する半導体メモリ装置の内部回路に電源電圧を供給するために、半導体メモリ装置は内部電圧の発生回路を備える
　
内部電圧の発生回路は、基準電圧の発生回路から発生する基準電圧に応じて内部電圧を発生する
【０００３】
　
半導体メモリ装置は動作する周波数範囲により動作モードが分けられる。動作モードをＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）レーテンシ（以下、「ＣＬ」という）と関連して説明する
　
ＣＬは読込み命令が入力された後でデータが出力されるのにかかる時間を意味する。すなわち、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の２サイクル後にデータが出力されるならば、その時の動作モードをＣＬ２という
【０００４】
　
クロック信号の一定の時点から読込み命令が入力された後、クロック信号の３サイクル後にデータが出力されるならば、その時の動作モードをＣＬ３という。同様に、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の２サイクル半後にデータが出力されるならば、その時の動作モードをＣＬ２．５という
　
半導体メモリ装置の動作周波数範囲が１００ＭＨｚ〜１３３ＭＨｚ程度ならば、半導体メモリ装置はＣＬ２で動作される。半導体メモリ装置の動作周波数範囲が１３３ＭＨｚ〜１６６ＭＨｚ程度ならば、半導体メモリ装置はＣＬ２．５で動作される。半導体メモリ装置の動作周波数範囲が１６６ＭＨｚ〜２００ＭＨｚ程度ならば、半導体メモリ装置はＣＬ３で動作される
（途中略）
【０００６】
　
本発明が解決しようとする技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる基準電圧の発生回路を提供することにある
　
本発明が解決しようとする他の技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる内部電圧の発生回路を提供するところにある。
　
ｂ．「【０００７】
  
前記技術的課題を達成するための本発明の実施例による基準電圧の発生回路は、分配部、クランピング制御部及び制御部を備えることを特徴とする
  
分配部は外部電源電圧に応じて前記外部電源電圧の電圧レベルより低い電圧レベルを有し、動作モードに応じて電圧レベルが変動される基準電圧を出力端子を介して出力する
  
クランピング制御部は前記出力端子と接地電圧端子間に連結され、前記基準電圧の電圧レベルより低い電圧レベルを有する制御電圧に応じて前記基準電圧の電圧レベルを一定のレベルにクランピングする
  
制御部は第１及び第２動作モード信号に応じて前記基準電圧の電圧レベルを上げ下げする
（途中略）
【００１０】
　前記第２制御トランジスタは前記第３トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第２動作モード信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする。
　前記クランピング制御部は第１端が前記出力端子に連結され、第２端が前記接地電圧端子に連結され、ゲートに前記制御電圧が印加されるＰＭＯＳトランジスタであることを特徴とする。
前記第１及び第２動作モード信号はＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　Ｓｅｔ）信号
　
ｃ．「【００２０】
　
図１は本発明の実施例による基準電圧の発生回路の回路図である
　
図１を参照すれば、本発明の実施例による基準電圧の発生回路１００は分配部１１０、クランピング制御部１３０及び制御部１２０を備える
　
分配部１１０は外部電源電圧ＥＶＣに応じて外部電源電圧ＥＶＣの電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される基準電圧ＶＲＥＦを出力端子ＮＯＵＴを介して出力する
　さらに説明すれば、分配部１１０は第１抵抗Ｒ１、第２抵抗Ｒ２及び第１乃至第４トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４を備える。
【００２１】
　第１抵抗Ｒ１は外部電源電圧ＥＶＣ端子と出力端子ＮＯＵＴとの間に連結される。第２抵抗Ｒ２は出力端子ＮＯＵＴと制御電圧Ｖ１が発生する第１ノードＮ１との間に連結される。
　第１乃至第４トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４は第１ノードＮ１と接地電圧ＶＳＳ端子との間に電流チャンネルが直列に形成されるように連結される。第１乃至第３トランジスタＴＲ１、ＴＲ２、ＴＲ３のゲートは出力端子ＮＯＵＴに連結され、第４トランジスタＴＲ４のゲートには外部電源電圧ＥＶＣが印加される。
　
第１乃至第４トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４はＮＭＯＳトランジスタである。第１乃至第４トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４の幅と長さとの比を調節して基準電圧ＶＲＥＦの電圧レベルを調節できる
　
ｄ．「【００２３】
　
制御部１２０は第１及び第２動作モード信号ＭＯＤＥ１、２に応じて基準電圧ＶＲＥＦの電圧レベルを上げ下げする。制御部１２０は第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える
　
第１制御トランジスタＣＴＲ１は第１動作モード信号ＭＯＤＥ１に応じてターンオン／ターンオフされて基準電圧ＶＲＥＦレベルを上げ下げする。第２制御トランジスタＣＴＲ２は第２動作モード信号ＭＯＤＥ２に応じてターンオン／ターンオフされて基準電圧ＶＲＥＦレベルを上げ下げする
【００２４】
　第１制御トランジスタＣＴＲ１は、第１トランジスタＴＲ１のソースとドレインとにそれぞれソースとドレインとが連結され、第１動作モード信号ＭＯＤＥ１がゲートに印加されるＮＭＯＳトランジスタである。
　第２制御トランジスタＣＴＲ２は、第３トランジスタＴＲ３のソースとドレインとにそれぞれソースとドレインとが連結され、第２動作モード信号ＭＯＤＥ２がゲートに印加されるＮＭＯＳトランジスタである。
第１及び第２動作モード信号ＭＯＤＥ１、２はＭＲＳ信号である
【００２５】
  
基準電圧の発生回路１００は低い動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第１レベルで発生し、高い動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第２レベルで発生し、中間動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一方は第１レベルで発生して他方は第２レベルで発生する
　
ｅ．「【００３３】
　
制御部１２０は第１及び第２動作モード信号ＭＯＤＥ１、２に応じて基準電圧ＶＲＥＦの電圧レベルを上げ下げする。制御部１２０は第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える
　第１制御トランジスタＣＴＲ１は、分配部１１０の第１トランジスタＴＲ１のソースとドレインとにそれぞれソースとドレインとが連結され、第１動作モード信号ＭＯＤＥ１がゲートに印加されるＮＭＯＳトランジスタである。
　第２制御トランジスタＣＴＲ２は、分配部１１０の第３トランジスタＴＲ３のソースとドレインとにそれぞれソースとドレインとが連結され、第２動作モード信号ＭＯＤＥ２がゲートに印加されるＮＭＯＳトランジスタである。
【００３４】
　
半導体メモリ装置の動作モードを動作周波数範囲によりＣＬ２、ＣＬ２．５、ＣＬ３の３種に分類するならば、本発明の基準電圧の発生回路１００はＣＬ２モードで基準電圧ＶＲＥＦを最も低いレベルで発生し、ＣＬ２．５モードで基準電圧ＶＲＥＦを中間レベルで発生し、ＣＬ３モードで基準電圧ＶＲＥＦを最も高いレベルで発生する
　
このために、ＣＬ２モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第１レベルで発生する。ＣＬ２．５モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一方は第１レベルで発生して他方は第２レベルで発生する
【００３５】
　
ＣＬ３モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第２レベルで発生する。ここで、第１レベルは説明の便宜のためにハイレバルとし、第２レベルはローレベルとする
　しかし、当業者には第１レベルと第２レベルの定義が反対になりうるということは自明である。
　
第１及び第２動作モード信号ＭＯＤＥ１、２はＭＲＳ信号である。
　
ｆ．「【００３６】
  
半導体メモリ装置がＣＬ２．５モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２のうちいずれか一方はターンオンされ、他方はターンオフされる。第１制御トランジスタＣＴＲ１がターンオンされると仮定する
  
それにより、分配部１１０を流れる電流は第１トランジスタＴＲ１の代わりに第１制御トランジスタＣＴＲ１を介して第２トランジスタＴＲ２に流れる。従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第２トランジスタＴＲ２、第３及び第４トランジスタＴＲ３，ＴＲ４となる
  
この時の基準電圧ＶＲＥＦのレベルは図２にＶＲＥＦ＿Ｍと表示されている
【００３７】
　
図２は図１の基準電圧の発生回路から出力される基準電圧のレベルを示した図面である
　
半導体メモリ装置がＣＬ２モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２はいずれもターンオンされる。第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２がいずれもハイレバルに発生するためである
　
その結果、分配部１１０を流れる電流は第１トランジスタＴＲ１の代わりに第１制御トランジスタＣＴＲ１を介して第２トランジスタＴＲ２に流れる。そして、第３トランジスタＴＲの３代わりに第２制御トランジスタＣＴＲ２を介して第４トランジスタＴＲ４に流れる
　
従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第２トランジスタＴＲ２及び第４トランジスタＴＲ４となる。抵抗素子の数がＣＬ２．５モードである時よりも減ったため、基準電圧ＶＲＥＦの電圧レベルも低くなる
　
この時の基準電圧ＶＲＥＦのレベルは図２でＶＲＥＦ＿Ｌと表示されている
　
半導体メモリ装置がＣＬ３モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２はいずれもターンオフされる。第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２がいずれもローレベルで発生するためである
　
その結果、分配部１１０を流れる電流は第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を介して接地電圧ＶＳＳ端子に流れる。従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４となる
【００３９】
　
抵抗素子の数がＣＬ２．５モードである時より増えたので、基準電圧ＶＲＥＦの電圧レベルも上昇する
　
この時の基準電圧ＶＲＥＦのレベルは図２でＶＲＥＦ＿Ｈと表示されている
　
動作モードにより電圧レベルが変動される基準電圧ＶＲＥＦに応じて半導体メモリ装置内部の内部電圧の発生回路は内部電圧の電圧レベルを調節する。
　
２．ここにおいて、０００４段落の記載から、図１に記載された「基準電圧の発生回路」が適用される「半導体メモリ装置」（以下、単に「引用例の半導体メモリ装置」という。）は、「ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）レーテンシ」のモードが、「１００ＭＨｚ〜１３３ＭＨｚ程度」の「動作周波数範囲」では「ＣＬ２」となり、「１３３ＭＨｚ〜１６６ＭＨｚ程度」の「動作周波数範囲」では「ＣＬ２．５」となり、「１６６ＭＨｚ〜２００ＭＨｚ程度」の「動作周波数範囲」では「ＣＬ３」となるものであることが明らかである。
　
３．００３３段落〜００３５段落の記載から、「ＭＲＳ信号」である「第１及び第２動作モード信号ＭＯＤＥ１、２」は、「ＣＬ２モード」では「第１動作モード信号ＭＯＤＥ１」と「第２動作モード信号ＭＯＤＥ２」とが第１レベルとなり、「ＣＬ２．５モード」では「第１動作モード信号ＭＯＤＥ１」と「第２動作モード信号ＭＯＤＥ２」のうちいずれか一方が第１レベルで他方が第２レベルとなり、「ＣＬ３モード」では「第１動作モード信号ＭＯＤＥ１」と「第２動作モード信号ＭＯＤＥ２」とが第２レベルとなることが明らかであるから、「第１動作モード信号ＭＯＤＥ１」及び「第２動作モード信号ＭＯＤＥ２」は、「ＣＬ（ＣＡＳレーテンシ）」のモードに対応する「ＭＲＳ信号」であることが明らかである。
　そして、００３６段落〜００３９段落の記載から、図１に記載された「基準電圧の発生回路」の出力である「基準電圧ＶＲＥＦ」は、「第１動作モード信号ＭＯＤＥ１」及び「第２動作モード信号ＭＯＤＥ２」により電圧レベルが変動することが明らかであるから、引用発明の半導体メモリ装置は、「ＣＬ（ＣＡＳレーテンシ）」のモードに対応する「ＭＲＳ信号」である「第１動作モード信号ＭＯＤＥ１」及び「第２動作モード信号ＭＯＤＥ２」に応じて電圧レベルが変動する「基準電圧ＶＲＥＦ」を出力する「基準電圧の発生回路」を備えていることが明らかである。
　
４．０００２段落の「従って、一般に５Ｖの電源電圧を使用している外部回路から、３．３Ｖ程度の低い電源電圧を使用する半導体メモリ装置の内部回路に電源電圧を供給するために、半導体メモリ装置は内部電圧の発生回路を備える。　内部電圧の発生回路は、基準電圧の発生回路から発生する基準電圧に応じて内部電圧を発生する。」という記載、及び００３９段落の「抵抗素子の数がＣＬ２．５モードである時より増えたので、基準電圧ＶＲＥＦの電圧レベルも上昇する。　この時の基準電圧ＶＲＥＦのレベルは図２でＶＲＥＦ＿Ｈと表示されている。　動作モードにより電圧レベルが変動される基準電圧ＶＲＥＦに応じて半導体メモリ装置内部の内部電圧の発生回路は内部電圧の電圧レベルを調節する。」という記載から、引用例の半導体メモリ装置においては、「基準電圧の発生回路」の出力である「基準電圧ＶＲＥＦ」に応じて、「半導体メモリ装置内部の内部電圧」を発生する「内部電圧の発生回路」を備えていることが明らかである。
　
５．したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「１００ＭＨｚ〜１３３ＭＨｚ程度の動作周波数範囲ではＣＬ２となり、１３３ＭＨｚ〜１６６ＭＨｚ程度の動作周波数範囲ではＣＬ２．５となり、１６６ＭＨｚ〜２００ＭＨｚ程度の動作周波数範囲ではＣＬ３となるＣＬ（ＣＡＳレーテンシ）のモードに対応するＭＲＳ信号である第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２に応じて電圧レベルが変動する基準電圧ＶＲＥＦを出力する基準電圧の発生回路と、
　前記基準電圧の発生回路の出力である前記基準電圧ＶＲＥＦに応じて、内部電圧を発生する内部電圧の発生回路を備えている半導体メモリ装置。」
　
第５．本願発明と引用発明との対比
１．引用発明の「ＣＬ３」という「ＣＬ（ＣＡＳレーテンシ）のモードは、内部回路を「１６６ＭＨｚ〜２００ＭＨｚ程度の動作周波数範囲」という高速で動作させるものであるから、本願発明の「内部回路を高速動作させる特定モード」に相当する。
　また、引用発明の「内部電圧の発生回路」が発生する「内部電圧」が、本願発明の「前記内部回路の内部電源電圧の電位」に相当する。
　そして、引用発明の「ＭＲＳ信号」が「ＭＲＳ」（モードレジスタセット）の出力信号であることは当業者にとって自明であるところ、引用発明は、「ＭＲＳ信号である第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２に応じて電圧レベルが変動する基準電圧ＶＲＥＦを出力する基準電圧の発生回路と、　前記基準電圧の発生回路の出力である前記基準電圧ＶＲＥＦに応じて、内部電圧を発生する内部電圧の発生回路」を備えているから、引用発明の「ＭＲＳ」の出力信号である「第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２」が、「内部電圧の発生回路」が発生する「内部電圧」を調節する複数個の制御信号として機能していることは明らかである。
　したがって、引用発明の「ＭＲＳ」の出力信号である「第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２」は、本願発明の「前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号」に相当するとともに、引用発明の「ＭＲＳ」は、本願発明の「拡張モードレジスタセッティング部」のように、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する」ものであると認められる。
　よって、本願発明と引用発明とは、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタ」を備えている点で一致する。
　
２．引用発明は、「基準電圧の発生回路」及び「内部電圧の発生回路」により、本願発明の「前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号」に相当する「ＭＲＳ信号である第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２」に応じて、「内部電圧」の電位を調節して発生する構成となっているから、引用発明の「基準電圧の発生回路」及び「内部電圧の発生回路」が、本願発明の「前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部」に相当する。
　
３．したがって、本願発明と引用発明とは、
　「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタと、
　前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部とを含んで構成することを特徴とする半導体メモリ装置。」
　
　である点で一致し、次の点で相違する。
（相違点）
　「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタ」が、本願発明では「拡張モードレジスタセッティング部」であるのに対して、引用発明では「ＭＲＳ」、すなわちモードレジスタセッティング部である点。
　
第６．相違点についての当審の判断
１．一般に、半導体メモリ装置において、種々の動作モードの設定を行うに際して、モードレジスタセッティング部（以下「ＭＲＳ」という。）を用いるか、拡張モードレジスタセッティング部（以下「ＥＭＲＳ」という。）を用いるかは、当業者が適宜選択し得る設計的事項であり、ＥＭＲＳを用いて動作モードの設定を行うことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１に、ｔＷＲのためのサイクル数という動作モードを設定するためにＥＭＲＳを使用することが記載されており、同周知例２に、ＣＡＳレイテンシーを何クロックとするかという動作モードを設定するためにＥＭＲＳを使用することが記載されていることからも分かるように、当業者において従来から行われてきていることである。
　
ａ．周知例１：特開２００２−３２４３９９号公報
　「【０００１】
【発明の属する技術分野】本発明は、メモリ・デバイスに関し、より詳細には、クロック式メモリ・デバイスに関する。」
　「【００２４】図１０のステップ１０３０に関して上記に説明したとおり、制御レジスタ内で適切なビットを書き込むことにより、書込み回復時間として適切なクロック数を設定することができる
。好ましい実施形態による第１の適切な実装形態は、ＤＤＲ　ＳＤＲＡＭの拡張モード・レジスタ（ＥＭＲＳ）内の未定義ビットを使用してｔＷＲのためのサイクル数を定義する。図１１を参照すると、好ましい実施形態による拡張モード・レジスタＥＭＲＳは、Ａ０、Ａ１、Ａ２、ＢＡ０、ＢＡ１に関する従来技術の定義を含み、またＳＤＲＡＭデバイスの入力クロックの関数として書込み回復時間を動的に設定することを可能にするＡ３とＡ４に関する新しい定義も含む。
　
ｂ．周知例２：特開２００４−１６４７５３号公報
　「【０００１】
【発明の属する技術分野】
　本発明は、
同期型若しくは非同期型のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に使用して好適なメモリ装置及びメモリ装置の動作制御方法に関する。
【０００２】
【従来の技術】
（途中略）
【０００３】
　
一方、半導体メモリ装置のうち、ＤＲＡＭでは、読出しのＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ　）信号からＤＲＡＭの出力までに所定の時間が必要とされる。この時間がＣＡＳレイテンシーと呼ばれる時間である。
（途中略）
【０００６】
これらの問題を解決するため、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ　）において、ＣＡＳレイテンシー機能を規格化することが検討された。
　
すなわち、ＪＥＤＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット（Ｅｘｔｅｎｄｅｄ　Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　Ｓｅｔ、以下、ＥＭＲＳ）を通じてＣＡＳレイテンシーを何クロックとするかを予め設定できるように要求している。
　
２．したがって、引用発明において、「ＣＬ（ＣＡＳレーテンシ）」のモードに対応する「第１動作モード信号ＭＯＤＥ１」及び「第２動作モード信号ＭＯＤＥ２」を、ＭＲＳに換えて、ＥＭＲＳを使用して設定する構成とすること、すなわち、本願発明のように、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部」を設ける構成とすることは、当業者が適宜なし得たことである。
　よって、本願発明と引用発明との相違点は、当業者が適宜なし得た範囲に含まれる程度のものであるから、本願発明は引用発明に基づいて当業者が容易に発明をすることができたものである。
　
第７．むすび
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。