(57)【要約】      （修正有）【課題】電界効果トランジスタおよび回路部の信頼性が高められた半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、基板１０と、電界効果トランジスタ５ａ〜５ｆと、回路部７と、を有する。電界効果トランジスタ５ａ〜５ｆは、基板１０の上に設けられた第１半導体層２０のうちの一部と、第１半導体層２０の上に設けられた第２半導体層のうちの一部と、電極と、を含む。第１半導体層２０の一部は、第２半導体層に隣接する領域に生じた二次元電子ガスのチャネルを有する。絶縁領域ＨＲは、第１半導体層２０の他の一部と、第２半導体層の他の一部と、第２半導体層の他の一部の表面の側から第１半導体層２０の他の一部の所定の深さまで分布された原子と、を含む。第２半導体層の一部は、メサ形状であり、かつ、第２半導体層の他の一部から離間し、回路部７は電界効果トランジスタを囲む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた第１半導体層のうちの一部と、前記第１半導体層の上に設けられた第２半導体層のうちの一部と、電極と、を含む電界効果トランジスタであって、前記第１半導体層の前記一部は、前記第２半導体層の前記一部に隣接する領域に生じた二次元電子ガスのチャネルを有する、電界効果トランジスタと、
前記基板の上に設けられた絶縁領域と、前記絶縁領域の上に設けられ、インダクタ、キャパシタ、抵抗、および配線のうちの少なくともいずれかと、を有する回路部であって、前記絶縁領域は、前記第１半導体層の他の一部と、前記第２半導体層の他の一部と、前記第２半導体層の前記他の一部の表面の側から前記第１半導体層の前記他の一部の所定の深さまで導入された原子と、を含む回路部と、
を備え、
前記第２半導体層の前記一部は、メサ形状であり、かつ前記第２半導体層の前記他の一部から離間し、
前記回路部は、前記電界効果トランジスタを囲む、半導体装置。
【請求項２】
前記基板は、ＳｉＣまたはＳｉであり、
前記第１半導体層は、ＧａＮを含み、  
前記第２半導体層は、ＡｌＧａＮを含む請求項１記載の半導体装置。
【請求項３】
基板の上に第１半導体層および前記第１半導体層の電子親和力よりも小さい電子親和力を有する第２半導体層を積層する工程と、
前記第２半導体層をメサ形状の第１領域と、前記第１領域と離間しかつ前記第１領域を囲む第２領域と、に分割する工程と、
前記第２半導体層の前記第２領域の表面から前記第１半導体層の所定の深さまでイオン注入することにより、絶縁領域を形成する工程と、
前記第１領域に、ソース電極、ゲート電極、およびドレイン電極を形成する電極形成工程と、
前記絶縁領域の表面に、インダクタ、キャパシタ、抵抗および配線のうちの少なくとも１つを含む回路部を形成する工程と、
を備えた半導体装置の製造方法。
【請求項４】
前記電極形成工程は、前記第２領域の前記表面から前記基板の裏面に到達する貫通孔を設け、前記貫通孔内に前記ソース電極に接続される導電部を形成する工程を含む請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（High  Electron  Mobility Transistor)などの電界効果トランジスタおよび受動素子などが集積された半導体装置を用いると、レーダー装置や通信機器の小型化が容易になる。
【０００３】
電界効果トランジスタなどの半導体素子が設けられる領域と、キャパシタやインダクタなどの受動素子が設けられる領域と、は、電気的に絶縁する必要がある。
【０００４】
絶縁のために、電界効果トランジスタが設けられる領域のみをメサ状に残し、他の領域を除去すると、ウェーハにソリを生じる。このため、キャパシタを構成する誘電体膜などの品質が低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２４４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電界効果トランジスタおよび回路部の信頼性が高められた半導体装置およびその製造方法を提供する。  
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、基板と、電界効果トランジスタと、回路部と、を有する。前記電界効果トランジスタは、前記基板の上に設けられた第１半導体層のうちの一部と、前記第１半導体層の上に設けられた第２半導体層のうちの一部と、電極と、を含む。前記第１半導体層の前記一部は、前記第２半導体層の前記一部に隣接する領域に生じた二次元電子ガスのチャネルを有する。前記回路部は、前記基板の上に設けられた絶縁領域と、前記絶縁領域の上に設けられ、インダクタ、キャパシタ、抵抗、および配線のうちの少なくともいずれかと、を有する。前記絶縁領域は、前記第１半導体層の他の一部と、前記第２半導体層の他の一部と、前記第２半導体層の前記他の一部の表面の側から前記第１半導体層の前記他の一部の所定の深さまで分布された原子と、を含む。前記第２半導体層の前記一部は、メサ形状であり、かつ前記第２半導体層の前記他の一部から離間し、前記回路部は前記電界効果トランジスタを囲む。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【図２】図２（ａ）〜（ｅ）は、第１の実施形態にかかる半導体装置の製造方法を説明する模式図であり、図２（ａ）は基板上に第１半導体層および第２半導体層を設けた後の模式断面図、図２（ｂ）は電界効果トランジスタの領域をパターニングするフォトレジスト形成後の模式断面図、図２（ｃ）は第２半導体層のエッチング後の模式断面図、図２（ｄ）はイオン注入マスク形成後の模式断面図、図２（ｅ）はイオン注入後の模式断面図、である。
【図３】図３（ａ）〜（ｅ）は、本実施形態にかかる半導体装置の製造工程を説明する模式図であり、図３（ａ）は、電界効果トランジスタにバイアホールを形成した後の模式断面図、図３（ｂ）は電界効果トランジスタおよび基板裏面に電極を形成した後の模式断面図、図３（ｃ）は配線およびパッド端子を形成した後の模式断面図、図３（ｄ）はキャパシタを形成した後の模式断面図、図３（ｅ）はインダクタを形成した後の模式断面図、である。
【図４】図４（ａ）は比較例にかかる半導体装置の模式平面図、図４（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【００１０】
半導体装置は、基板１０と、電界効果トランジスタ５（５ａ〜５ｆ）と、回路部７と、を有する。
【００１１】
電界効果トランジスタ５は、ＧａＡｓ  ＭＥＳＦＥＴ（Metal  Semiconductor  Field  Effect  Transistor)、ＧａＮ  ＨＥＭＴ（High  Electron  Mobility Transistor)などとすることができる。以下では、ＧａＮ  ＨＥＭＴとして説明する。
【００１２】
電界効果トランジスタ５は、基板１０と、基板１０の上に設けられた第１半導体層２０のうちの一部と、第１半導体層２０の上に設けられ第１半導体層２０の電子親和力よりも小さい電子親和力を有する第２半導体層２２のうちの一部と、ソース電極、ゲート電極、およびドレイン電極と、を含む。第１半導体層２０の一部は、第２半導体層２２の一部（２２Ｍ）に隣接する側に生じた二次元電子ガス（２ＤＥＧ：２Dimentional  Electron  Gas）を含むチャネルを有する。
【００１３】
回路部７は、絶縁領域ＨＲと、絶縁領域ＨＲの上に設けられ、インダクタ、キャパシタ、抵抗、配線のうちの少なくともいずれかを有する。絶縁領域ＨＲは、第１半導体層２０の他の一部と、第２半導体層２２の他の一部と、第２半導体層２２の他の一部の表面の側から第１半導体層２０の他の一部の所定の深さＤ１まで導入されたイオン注入原子と、を含む。
【００１４】
第１半導体層２０および第２半導体層２２にイオン注入された原子は、エピタキシャル構造を破壊し注入された原子がバンドギャップ中に深い準位を形成する。このため、高抵抗である絶縁領域ＨＲとなり、電界効果トランジスタ５とは絶縁される。
【００１５】
回路部７は、インダクタ、キャパシタおよび抵抗、および配線のうちの少なくとも１つを含む。本図において、インダクタは符号６４、７１、７２、キャパシタは符号６２、６５、６７、６８、７３、抵抗は符号６９、７０、配線はＬ１〜Ｌ１４、でそれぞれ表される。なお、配線は、キャパシタ、インダクタ、および抵抗などの回路素子を接続する配線領域および分布定数伝送線路を含むことができる。
【００１６】
分布定数伝送線路は、４分の１波長インピーダンス変換器などを含むことができ、インピーダンス整合回路を構成することができる。また、回路部７は、入力パッド端子６０、出力パッド端子７６を含んでもよい。電界効果トランジスタ５と配線Ｌ２、Ｌ４、Ｌ７〜Ｌ１２とは、ボンディングワイヤなどで接続される。
【００１７】
また、回路部７を構成する第２半導体層２２の第２領域は、電界効果トランジスタ５を構成する第２半導体層２２の第１領域２２Ｍと離間しつつ第１領域２２Ｍを囲むように設けられる。
【００１８】
本実施形態の半導体装置は、電界効果トランジスタや回路素子などを有し、ＭＭＩＣ（Microwave  Monolithic  Integrated  Circuit)化増幅器と呼ぶことができる。
【００１９】
図２（ａ）〜（ｅ）は、第１の実施形態にかかる半導体装置の製造方法を説明する模式図である。すなわち、図２（ａ）は基板上に第１半導体層および第２半導体層を設けた後の模式断面図、図２（ｂ）は電界効果トランジスタを形成する領域をパターニングするフォトレジスト形成後の模式断面図、図２（ｃ）は第２半導体層のエッチング後の模式断面図、図２（ｄ）はイオン注入マスク形成後の模式断面図、図２（ｅ）はイオン注入後の模式断面図、である。
【００２０】
図２（ａ）に表すように、基板１０の上に第１半導体層２０、および第１半導体層２０の電子親和力よりも小さい電子親和力を有する第２半導体層２２を、結晶成長する。結晶成長は、ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor Deposition)法やＭＢＥ（Molecular Beam  Epitaxy)法などを用いて行う。
【００２１】
また、基板１０をＳｉＣまたはＳｉ、第１半導体層２０をＧａＮ、第２半導体層２２をＧａＮの電子親和力よりも小さい電子親和力を有するＡｌＧａＮ、などとすることができる。または、基板１０をＧａＡｓ、第１半導体層２０をＧａＡｓ、第２半導体層２２をＡｌＧａＡｓなどとしてもよい。
【００２２】
基板１０の厚さは、５０〜１００μｍなどとする。第１半導体層２０の厚さは、１〜３μｍなどとする。第２半導体層２２の厚さは、数千オングストロームなどとする。  
【００２３】
図２（ｂ）に表すように、電界効果トランジスタ５を形成する領域にフォトレジスト８０を形成する。
【００２４】
ＲＩＥ（Reactive Ion Etching)法などを用いて、第２半導体層２２を貫通し第１半導体層２０の一部が露出するようにメサ状加工を行うことにより、図２（ｃ）に表すように、電界効果トランジスタ５とする第１領域２２Ｍと、回路部７とする第２領域２２Ｎと、に分割する。第２領域２２Ｎは、第１領域２２Ｍと離間し、かつ第１領域２２Ｍを囲むように形成される。
【００２５】
また、ＭＭＩＣ化増幅器の場合、増幅素子は直列または並列に接続される。たとえば、図１（ａ）において、電界効果トランジスタ５ａと電界効果トランジスタ５ｂとが直列接続され、４つ並列接続された電界効果トランジスタ５ｃ〜５ｆがさらに直列に接続される。この結果、第１領域２２Ｍが、７つ互いに離間して形成される。
【００２６】
続いて、図２（ｄ）に表すように、イオン注入しない領域上（すなわち、第２領域２２Ｍ上）にマスク８２を設ける。イオン注入を行うと、図２（ｅ）に表すように、第２半導体層２２の第２領域２２Ｎの表面から第１半導体層２０の表面から所定の深さＤ１までを絶縁領域ＨＲとすることができる。このため、電界効果トランジスタ５と回路部７とが分離される。もし、メサエッチングをせずに、電界効果トランジスタと回路部とをイオン注入法のみで分離しようとしても、絶縁が不十分となり電界効果トランジスタの信頼性が低下するので好ましくない。なお、イオン注入用原子は、アルゴンまたは窒素などとすることができる。
【００２７】
図３（ａ）〜（ｅ）は、本実施形態にかかる半導体装置の製造工程を説明する模式図である。すなわち、図３（ａ）は、電界効果トランジスタにバイアホールを形成した後の模式断面図、図３（ｂ）は電界効果トランジスタおよび基板裏面に電極を形成した後の模式断面図、図３（ｃ）は配線およびパッド端子部を形成した後の模式断面図、図３（ｄ）はキャパシタを形成した後の模式断面図、図３（ｅ）はインダクタを形成した後の模式断面図、である。
【００２８】
図３（ａ）に表すように、第１領域２２Ｍの表面から基板１０の裏面に到達する貫通孔１２を設ける。
【００２９】
図３（ｂ）に表すように、電界効果トランジスタ５とする領域に、ソース電極４３、ゲート電極（図示せず）、およびドレイン電極（図示せず）を形成する。ソース電極４３を貫通孔１２内に設けられた導電部４７を介して裏面電極４５に接続すると、ソース接地インダクタンスを低減できる。なお、ソース電極４３、ゲート電極、およびドレイン電極は、セル領域にフィンガー状に設けられたフィンガー電極と、フィンガー電極がそれぞれに束ねられたパッド電極と、それぞれ含んでもよい。
【００３０】
ゲートフィンガー電極は、最上層からＡｕ（４００ｎｍ）／Ｐｔ（５０ｎｍ）／Ｎｉ（７ｎｍ）／Ｐｔ（５ｎｍ）などとする。また、ソースフィンガー電極およびドレインフィンガー電極は、最上層から、Ａｕ（５０ｎｍ）／Ｎｉ（５００ｎｍ）／Ａｌ（３０００ｎｍ）／Ｔｉ（２５０ｎｍ）などとしオーミック電極とする。
【００３１】
図３（ｃ）に表すように、配線Ｌ１、Ｌ２、Ｌ５、Ｌ６、入力パッド端子６０、出力パッド端子（図示せず）を形成する。また、図３（ｄ）に表すように、電界効果トランジスタ５の段間に直流阻止用キャパシタ６５などを形成する。 ＭＩＭ（Metal-Insulator-Metal)キャパシタを構成する誘電体膜は、ＳｉＮなどとし、その厚さを２００ｎｍなどとする。
【００３２】
図３（ｅ）に表すように、たとえば、スパイラル状のインダクタ６４などを形成する。インダクタ６４などは、回路整合に用いられる。また、抵抗（図示せず）を設けると、電界効果トランジスタ５の入力分岐または出力合成回路において、インピーダンスのバランスを良好にできる。なお、図３（ｂ）〜図３（ｅ）の間の工程は、順序が変わってもよい。
【００３３】
図４（ａ）は比較例にかかる半導体装置の模式平面図、図４（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【００３４】
半導体装置は、基板１１０と、電界効果トランジスタ１０５（１０５ａ〜１０５ｆ）と、回路部１０７と、を有する。
【００３５】
電界効果トランジスタ１０５は、基板１１０の上に設けられた第１半導体層１２０と、第１半導体層１２０の上に設けられ第１半導体層１２０の電子親和力よりも小さい電子親和力を有する第２半導体層１２２と、ソース電極１４３と、ゲート電極（図示せず）と、ドレイン電極（図示せず）と、を含む。第２半導体層１２２は、第１半導体層１２０との界面の側に生じた二次元電子ガス（２ＤＥＧ）を含むチャネルを有する。
【００３６】
回路部１０７は、基板１１０と、基板１１０の上に設けられた第１半導体層１２０と、第１半導体層１２０の上に設けられた第２半導体層１２２と、を含む。すなわち、それぞれの回路素子は、電界効果トランジスタ１０５の第２半導体層１２２のメサ部の周囲を囲む底面上に設けられる。
【００３７】
回路部１０７は、インダクタ１６４、１７１、１７２、キャパシタ１６２、１６５、１６７、１６８、１７３、抵抗１６９、１７０、および配線のうちの少なくとも１つを含む。また、回路部１０７は、入力パッド端子１６０、出力パッド端子１７６をさらに含んでもよい。電界効果トランジスタ１０５と、配線とは、ボンディングワイヤなどで接続される。
【００３８】
比較例において、第１半導体層１２０の上部の所定厚さおよび第２半導体層１２２は電界効果トランジスタ１０５以外の領域ではエッチングなどにより除去される。このため、ウェーハ内で応力が変化するのでウェーハのソリも変化する。たとえば、第２半導体層１２２がＡｌＧａＮからなる場合、ウェーハ上のＡｌＧａＡｓの多くの部分が除去される。このため、ＡｌＧａＡｓ層を設けることにより平坦化されていたウェーハにソリが発生する。
【００３９】
ソリが発生したウェーハは、たとえば、のちに行われるキャパシタ用の誘電体膜や絶縁保護膜などの形成により加わる応力によりソリ具合に変化を生じる。ウェーハのソリが増大すると、電界効果トランジスタ１０５において電流変動を生じる。また回路部１０７を構成するキャパシタに誘電体膜クラックを生じることなどがある。この結果、ＭＭＩＣの信頼性が低下する。
【００４０】
また、ウェーハのソリが大きいと、電界効果トランジスタの１μｍ以下であるゲート長をウェーハ内で均一に形成することが困難になり、利得や出力において所望の高周波特性を得ることができない。
【００４１】
これに対して、本実施形態の半導体装置５では、まず、メサエッチングを局所的に行うことにより電界効果トランジスタ５と回路部７とを分離する。このため、電界効果トランジスタ５の信頼性を高めることができる。さらに、電界効果トランジスタ５から分離された回路部７にイオン注入を行うことにより、ウェーハのソリを抑制しつつ絶縁領域ＨＲを形成し、キャパシタを含む回路部７の信頼性を高めることができる。
【００４２】
このようなＭＭＩＣ化半導体装置は、レーダー装置や通信機器に広く用いることができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
５、５ａ〜５ｆ  電界効果トランジスタ、７  回路部、１０  基板、１２  貫通孔、２０  第１半導体層、２２  第２半導体層、２２Ｍ  第１領域、２２Ｎ  第２領域、４３  ソース電極、４７  導電部、６０  入力パッド端子、７６  出力パッド端子、６２、６５、６７、６８、７３  キャパシタ、６４、７１、７２  インダクタ、６９、７０  抵抗、Ｌ１〜Ｌ１４  配線、Ｄ１  所定深さ、ＨＲ  絶縁領域
【図１】
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【図２】
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【図３】
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【図４】
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