【事件の表示】
　特願２０００−３６８７３０「半導体メモリ素子の高電圧発生器用高電圧チャージポンプ回路」拒絶査定不服審判事件〔平成１３年７月２７日出願公開、特開２００１−２０２７８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１２月４日（パリ条約による優先権主張　１９９９年１２月２日、大韓民国）の特許出願であって、平成２１年８月１９日付けの拒絶理由通知に対して同年１１月２５日に意見書及び手続補正書が提出されたが、平成２２年２月８日付けで拒絶査定がなされた。
　それに対して、同年６月１７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１０月１３日付けで審尋がなされ、それに対する回答はなされなかった。
　
第２．平成２２年６月１７日に提出された手続補正書による補正について
　平成２２年６月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜３を削除するとともに、補正前の請求項４を独立請求項形式に変えて補正後の請求項１とし、それに伴って請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　また、本件補正が平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　以上のとおりであるから、本件補正は適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】　半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路において、
　第１及び第２クロックに応答して、第１及び第２ノードを電源電圧レベルに各々プリチャージするためのプリチャージ制御手段と、
　前記第１及び第２ノードの電圧レベルに応答して、第３及び第４ノードを各々電源電圧にプリチャージするためのプリチャージ手段と、
　前記第１及び第２クロックに応答して、前記第１及び第２ノードを各々電源電圧の２倍にブートストラップするための第１チャージポンプ手段と、
　第３及び第４クロックに応答して、前記第３及び第４ノードを各々電源電圧の２倍にブートストラップするための第２チャージポンプ手段と、
　前記第４及び第３ノードの電圧レベルに応答して、各々第３及び第４ノードの電圧レベルを外部に伝達するための伝達手段とを備え、
　前記第１クロックと第４クロックとが同じ電圧レベルであり、
　前記第２クロックと第３クロックとが同じ電圧レベルであり、
　前記プリチャージ制御手段は、
　ソースが電源電圧端に連結され、ゲートが第５ノードに連結された第１ＰＭＯＳトランジスタと、
　ソースが前記第１ＰＭＯＳトランジスタのドレインに連結され、ドレインが前記第５ノードに連結され、ゲートに前記第１クロックが入力される第２ＰＭＯＳトランジスタと、
　ドレインが前記第２ＰＭＯＳトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第１クロックが入力される第１ＮＭＯＳトランジスタと、
　ソースが前記電源電圧端に連結され、ゲートが第６ノードに連結された第３ＰＭＯＳトランジスタと、
　ソースが前記第３ＰＭＯＳトランジスタのドレインに連結され、ドレインが前記第６ノードに連結され、ゲートに前記第２クロックが入力される第４ＰＭＯＳトランジスタと、
　ドレインが前記第４ＰＭＯＳトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第２クロックが入力される第２ＮＭＯＳトランジスタとで構成されていることを特徴とする高電圧チャージポンプ回路。」
　
第４．引用刊行物に記載された発明
１．引用例１：特開平５−２１９７２１号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−２１９７２１号公報（以下「引用例１」という。）には、図３及び５〜８を参照して次の記載がある（下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明はクランピング素子及び電荷伝達素子の閾電圧損失を除去して効率を高めた半導体素子の高電圧発生回路に関する
【０００２】半導体素子のＣＭＯＳ（コンプリメンタリＭＯＳ）型構成で電源電圧（Ｖｃｃ）以上の高電圧又は接地電圧（Ｖｓｓ）以下の負電圧が必要であるときがある。
例えば、電源電圧以上の高電圧はＤＲＡＭ（ダイナミックＲＡＭ）で記憶素子への貯蔵データ“１”に該当する完全な電源電圧（Ｖｃｃ）伝達のためのワード線電位又は出力バッファにおけるｎチャンネルＭＯＳＦＥＴを利用したプルアップゲートの充分な駆動等、主にｎチャンネルＭＯＳＦＥＴが有する論理高（ハイ）状態伝達時の閾電圧損失の克服に利用され、接地電圧以下の負電圧はｐ型基板のバイアス電圧に利用される
　
ｂ．「【００１３】
【発明が解決しようとする課題】
従って、上記従来のクロスカップルド電荷ポンプを有する高電圧発生回路は従来のダイオード型クランピング素子が有する閾電圧損失を除去し、１８０°の位相差を有する二つの振動信号及びこれにより駆動されるキャパシタ（Ｍ１１，Ｍ１２）を利用することにより従来の高電圧発生回路に比べて時間上のデューティサイクルを倍加したが、上記出力端のダイオード型連結を有するｎチャンネルＭＯＳＦＥＴ（Ｍ１５，Ｍ１６）の閾電圧損失を有するようになる問題点がある。上記問題点を改善するために案出された本発明は半導体素子においてクランピング素子及び電荷伝達素子の閾電圧損失を除去して効率を高めた高電圧発生回路を提供するにその目的がある
【００１４】
【課題を解決するための手段】上記目的を達成するために本発明は振動信号発生手段からの振動信号と電荷ポンプ手段を利用して電源電圧以上の高電圧又は接地電圧以下の負電圧を発生させる回路において、振動信号発生手段及び電源に連結されており、上記振動信号発生手段からの第３振動信号を入力して動作する第１クランピング手段と、上記振動信号発生手段及び電源に連結されており、上記振動信号発生手段からの第４振動信号を入力として動作する第２クランピング手段と、上記振動信号発生手段及び上記第１クランピング手段の出力端に連結されており、上記振動信号発生手段からの第２振動信号入力として動作する第１電荷ポンプ手段と、上記振動信号手段及び上記第２クランピング手段の出力端に連結されており、上記振動信号発生手段からの第１振動信号を入力として動作する第２電荷ポンプ手段と、上記第１及び第２電荷ポンプ手段と第１および第２クランピング手段の出力端に入力端が連結され、出力端は最終出力端に連結された電荷伝達手段とで構成されて閾電圧損失を除去することを特徴とする。」
　
ｃ．「【００１５】
【実施例】以下、添付図面を参照して本発明の一実施例を詳細に説明する。
【００１６】
図５は本発明による高電圧発生回路の回路図であり、図６は図５の回路を具現したＮ−ウェル上の断面図であり、図７は図５の各部の信号波形図であり、図８は図５の入力振動信号発生回路の回路図である。図中、５１，５２はクランピング回路、５３，５４は電荷ポンプ回路、５５は電荷伝達回路、５６は初期状態調整回路、Ｍ２１乃至Ｍ３１はＭＯＳＦＥＴ、ＲＬは負荷抵抗、ＣＬは負荷キャパシタ、Ｇ１乃至Ｇ１０はインバータ、Ｇ１１，Ｇ１２はＮＡＮＤゲート、Ｇ１３，Ｇ１４はＮＯＲゲートを夫々示す
【００１７】
本発明による高電圧発生回路は図５に示す通り、リング発振器を通じて発生する１８０°の位相差を有する第３及び第４振動信号（φｏｓｃ２３，φｏｓｃ２４）を共通ソースドレーン端に連結したキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）、電源（Ｖｃｃ）にゲートとドレーンが連結され、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）のゲート端であるノード（４１，４２）にソースが連結されたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５，Ｍ２６）、及び上記電源（Ｖｃｃ）にドレーンが連結され、上記ノード（４１，４２）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７，Ｍ２８）で構成されたクランピング回路（５１，５２）、１８０°の位相差を有する第１及び第２振動信号（φｏｓｃ２１，φｏｓｃ２２）を共通ソースドレーン端に連結し、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２７，Ｍ２８）のソースにゲートを連結して電荷ポンプ機能をするキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３，Ｍ２４）、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２３，Ｍ２４）のゲート端であるノード（４３，４４）にソースが夫々連結され、ゲートはクロスされてノード（４４，４３）に連結され、ドレーンは最終出力端（Ｖｐｐ）に連結されたｐチャンネルＭＯＳＦＥＴ（Ｍ２９．Ｍ３０）で構成された電荷伝達回路（５５）及び電源（Ｖｃｃ）にドレーン及びゲートが連結され、最終出力端（Ｖｐｐ）にソースが連結されて、最終出力端（Ｖｐｐ）の初期状態を調整するｎチャンネルＭＯＳＦＥＴ（Ｍ３１）で構成された初期状態調整回路（５６）で構成される。
　
ｄ．「【００１８】
上記振動信号（φｏｓｃ２１乃至φｏｓｃ２４）は、図８に示す通り、発振器から発生した入力振動信号（φｏｓｃ３１）を入力とし、直列接続されたインバータ（Ｇ１乃至Ｇ８）各出力端の遅延信号（第１乃至第４遅延信号）を論理ゲートで操作して発生させる。即ち、第２振動信号（φｏｓｃ２２）は２つのインバータ（Ｇ１，Ｇ２）を通過した第１遅延信号（６１）と直列接続された８つのインバータ（Ｇ１乃至Ｇ８）を通過した第４遅延信号（６４）をＮＯＲゲート（Ｇ１３）で負正論理合した信号であり、第１振動信号（φｏｓｃ２１）は上記第２遅延信号（６２）と第３遅延信号（６３）をＮＯＲゲート（Ｇ１４）で負正論理合した後、インバータ（Ｇ１０）を通じて反転させた信号である。更に、第４振動信号（φｏｓｃ２４）は直列連結された４つのインバータ（Ｇ１乃至Ｇ４）を通過した第２遅延信号（６２）と直列連結された６つのインバータ（Ｇ１乃至Ｇ６）を通過した第３遅延信号（６３）をＮＡＮＤゲート（Ｇ１２）で負正論理乗した信号であり、第３振動信号（φｏｓｃ２３）は上記第１遅延信号（６１）及び第４遅延信号（６４）をＮＡＮＤゲート（Ｇ１１）で負正論理乗した後、インバータ（Ｇ９）を通じて反転させた信号である
【００１９】図７を参照して上記本発明による高電圧発生回路の作動を説明すると、次の通りである。
【００２０】
先ず、初期状態として、第４振動信号（φｏｓｃ２４）及び第２振動信号（φｏｓｃ２２）が電源電圧（Ｖｃｃ）の状態にあり、第３振動信号（φｏｓｃ２３）及び第１振動信号（φｏｓｃ２１）が接地電位（Ｖｓｓ）状態にあると仮定し、各振動信号の状態に伴う回路の作動を説明すると次の通りである。
　
ｅ．「【００２１】
第４振動信号（φｏｓｃ２４）が電源電圧（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結されているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は電源電圧（Ｖｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようになり、ゲート端が上記ノード（４２）に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２８）はオン状態になって、電圧損失なく上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）のソース端であるノード（４４）に電源電圧（Ｖｃｃ）の電位がそのまま伝達され、上記ノード（４４）にゲートが連結されたキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）は電源電圧（Ｖｃｃ）に充電された状態にある
【００２２】
第３振動信号（φｏｓｃ２３）が接地電位（Ｖｓｓ）状態にあるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）のゲート端であるノード（４１）は電源（Ｖｃｃ）にゲート及びドレーンが連結されてクランピング機能をするダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の特性により電源電圧（Ｖｃｃ）より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、第２振動信号（φｏｓｃ２２）が電源電圧（Ｖｃｃ）状態であるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）のゲート端であるノード（４３）は高電位（Ｖｃｃ＋Ｖ２）を維持するため、接地電位状態にある第１振動信号（φｏｓｃ２１）をドレーンソース入力とするキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）のゲート端であるノード（４４）をクランピングさせて、上記ノード（４１）にゲートが連結され、電源電圧（Ｖｃｃ）にドレーンが連結されて、ソースがノード（４３）に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）がオフされるため、ノード（４４）は電源電圧（Ｖｃｃ）の状態を維持する
　
ｆ．「【００２３】
ノード（４３）は電源電圧以上の高電位（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）が電源以上の電圧状態にあると仮定すれば、ノード（４４）にゲートが連結され、ノード（４３）にソースが連結され、出力端（Ｖｐｐ）にドレーンが連結されたｐチャンネルＭＯＳＦＥＴ（Ｍ２９）はオンされ、上記ノード（４３）にゲートが連結され、上記ノード（４４）にソースが連結され、上記出力端（Ｖｐｐ）にドレーンが連結されたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオフされるため、ノード（４３）に誘起された高電位（Ｖｃｃ＋Ｖ２）が損失なく出力端（Ｖｐｐ）に伝達される
【００２４】
リング発振器から発生される入力振動信号（φｏｓｃ３１）により第３振動信号（φｏｓｃ２３）及び第１振動信号（φｏｓｃ２１）が電源電圧状態（Ｖｃｃ）に遷移し、第４振動信号（φｏｓｃ２４）及び第２振動信号（φｏｓｃ２２）が接地電位（Ｖｓｓ）状態に遷移した状態での回路の動作を説明すると、次の通りである
【００２５】
第３振動信号（φｏｓｃ２３）が電源電圧（Ｖｃｃ）状態に遷移すると上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）のクランピング動作と上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）を通じてノード（４１）は電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にあるようになって、ノード（４１）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）はオンされて、電圧損失なくノード（４３）に電源電圧（Ｖｃｃ）の電位がそのまま伝達されて、上記ノード（４３）にゲートが連結されたキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）は電源電圧（Ｖｃｃ）に充電された状態にあるようになる。
　
ｇ．「【００２６】
第４振動信号（φｏｓｃ２４）が接地電位（Ｖｃｃ）状態（審決注：接地電位（Ｖｓｓ）の誤記」にあるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）の特性により電源電圧（Ｖｃｃ）より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）の閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、第１振動信号（φｏｓｃ２１）が電源電圧（Ｖｃｃ）状態であるため、上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）を通じてノード（４４）は高電位（Ｖｃｃ＋Ｖ２）状態であるため、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）がオフされて、ノード（４３）は電源電圧（Ｖｃｃ）の状態をそのまま維持する
【００２７】
上記ノード（４４）は電源電圧以上の高電位（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）が電源以上の電圧状態にあると仮定すれば、上記ｐチャンネルＭＯＳＦＥＴ（Ｍ２９）はオフされ、上記ｐチャンネルＭＯＳＦＥＴ（Ｍ２９）とクロス−カップルドされたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオンされるため、ノード（４４）に誘起された高電位（Ｖｃｃ＋Ｖ２）が損失なく出力端（Ｖｐｐ）に伝達される。
　
（２）摘記事項ｅの「【００２２】第３振動信号（φｏｓｃ２３）が接地電位（Ｖｓｓ）状態にあるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）のゲート端であるノード（４１）は電源（Ｖｃｃ）にゲート及びドレーンが連結されてクランピング機能をするダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の特性により電源電圧（Ｖｃｃ）より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、」という記載及び摘記事項ｇの「【００２６】第４振動信号（φｏｓｃ２４）が接地電位（Ｖｓｓ）状態にあるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）の特性により電源電圧（Ｖｃｃ）より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）の閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、」という記載から、「ダイオード型ｎチャンネルＭＯＳＦＥＴ」「（Ｍ２５）」及び「（Ｍ２６）」は、「第３振動信号φｏｓｃ２３」及び「第４振動信号φｏｓｃ２４」が各々「電源電圧Ｖｓｓ状態」にあるとき、ノード４１及び４２を各々「電源電圧（Ｖｃｃ）」より「閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持」していることは明らかである。
　
（３）摘記事項ｅの「【００２１】第４振動信号（φｏｓｃ２４）が電源電圧（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結されているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は電源電圧（Ｖｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようになり、ゲート端が上記ノード（４２）に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２８）はオン状態になって、電圧損失なく上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）のソース端であるノード（４４）に電源電圧（Ｖｃｃ）の電位がそのまま伝達され、」という記載及び摘記事項ｆの「【００２５】第３振動信号（φｏｓｃ２３）が電源電圧（Ｖｃｃ）状態に遷移すると上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）のクランピング動作と上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）を通じてノード（４１）は電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にあるようになって、ノード（４１）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）はオンされて、電圧損失なくノード（４３）に電源電圧（Ｖｃｃ）の電位がそのまま伝達されて」という記載から、ノード４１及び４２に各々「ゲート」が接続され、「ドレイン」が各々「電源電圧（Ｖｃｃ）」に接続され、「ソース」が各々ノード４３及び４４に接続されている「ｎチャンネルＭＯＳＦＥＴ」「（Ｍ２７）」及び「（Ｍ２８）」は、「第３振動信号（φｏｓｃ２３）」及び「第４振動信号（φｏｓｃ２４）」が各々「電源電圧（Ｖｃｃ）状態」に遷移すると、ノード４３及び４４を各々「電源電圧（Ｖｃｃ）」としていることは明らかである。
　
（４）摘記事項ｅの「【００２１】第４振動信号（φｏｓｃ２４）が電源電圧（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結されているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は電源電圧（Ｖｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようになり」という記載、摘記事項ｆの「【００２５】第３振動信号（φｏｓｃ２３）が電源電圧（Ｖｃｃ）状態に遷移すると上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）のクランピング動作と上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）を通じてノード（４１）は電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にあるようになって」という記載及び図７の記載から、「キャパシタ型ｎチャンネルＭＯＳＦＥＴ」「（Ｍ２１）」及び「（Ｍ２２）」は、「第３振動信号（φｏｓｃ２３）」及び「第４振動信号（φｏｓｃ２４）」が各々「電源電圧（Ｖｃｃ）状態」に遷移すると、ノード４１及び４２を各々「電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態」にしているものと認められる。
　
（５）摘記事項ｅの「【００２２】・・・第２振動信号（φｏｓｃ２２）が電源電圧（Ｖｃｃ）状態であるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）のゲート端であるノード（４３）は高電位（Ｖｃｃ＋Ｖ２）を維持するため」という記載、摘記事項ｇの「【００２６】・・・第１振動信号（φｏｓｃ２１）が電源電圧（Ｖｃｃ）状態であるため、上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）を通じてノード（４４）は高電位（Ｖｃｃ＋Ｖ２）状態であるため」という記載及び図７の記載から、「キャパシタ型ｎチャンネルＭＯＳＦＥＴ」「（Ｍ２３）」及び「（Ｍ２４）」は、「第２振動信号（φｏｓｃ２２）」及び「第１振動信号（φｏｓｃ２１）が各々「電源電圧（Ｖｃｃ）状態」に遷移すると、ノード４３及び４４を各々「高電圧（Ｖｃｃ＋Ｖ２）」にしているものと認められる。
　
（６）引用例１の００２７段落の記載及び図５の記載から、図５に記載された「高電圧発生回路」において、クロス−カップルドされた「ｐチャンネルＭＯＳＦＥＴ（Ｍ２９）」及び「ｐチャンネルＭＯＳＦＥＴ（Ｍ３０）」は、ノード４３及び４４の電圧レベルに応答して、各々前記ノード４３及び４４の電圧レベルを出力端Ｖｐｐへ伝達する機能を有していることは明らかである。
　
（７）００１８段落〜００２０段落、並びに図７及び８の記載から、各振動信号が変化する過渡的な短い期間を除いて、「第１振動信号（φｏｓｃ２１）」と「第３振動信号（φｏｓｃ２３）」とが同じ電圧レベルであり、「第２振動信号（φｏｓｃ２２）」と「第４振動信号（φｏｓｃ２４）」とが同じ電圧レベルであることが明らかである。
　
（８）以上を総合すると、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　「ＤＲＡＭの高電圧発生回路において、
　第３振動信号（φｏｓｃ２３）及び第４振動信号（φｏｓｃ２４）が各々接地電位（Ｖｓｓ）状態にあるとき、ノード４１及び４２を各々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持するダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）と、
　前記ノード４１及び４２に各々ゲートが接続され、ドレインが各々前記電源電圧（Ｖｃｃ）に接続され、ソースが各々ノード４３及び４４に接続され、前記第３振動信号（φｏｓｃ２３）及び前記第４振動信号（φｏｓｃ２４）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４３及び４４を各々電源電圧（Ｖｃｃ）とするｎチャンネルＭＯＳＦＥＴ（Ｍ２７）及び（Ｍ２８）と、
　を備えたクランピング回路５１及び５２と、
　前記第３振動信号（φｏｓｃ２３）及び前記第４振動信号（φｏｓｃ２４）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４１及び４２を各々電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にするキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）及び（Ｍ２２）と、
　第２振動信号（φｏｓｃ２２）及び第１振動信号（φｏｓｃ２１）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４３及び４４を各々高電圧（Ｖｃｃ＋Ｖ２）にするためのキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）及び（Ｍ２４）と、
　前記ノード４３及び４４の電圧レベルに応答して、各々前記ノード４３及び４４の電圧レベルを出力端Ｖｐｐへ伝達するクロス−カップルドされたｐチャンネルＭＯＳＦＥＴ（Ｍ２９）及び（Ｍ３０）とを備え、
　各振動信号が変化する過渡的な短い期間を除いて、前記第１振動信号（φｏｓｃ２１）と前記第３振動信号（φｏｓｃ２３）とが同じ電圧レベルであり、前記第２振動信号（φｏｓｃ２２）と前記第４振動信号（φｏｓｃ２４）とが同じ電圧レベルである、
　高電圧発生回路。」
　
２．引用例２：特開平１０−１９９２８１号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−１９９２８１号公報（以下「引用例２」という。）には、図１〜５、２２、２４及び２５を参照して次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】この発明はＩＣカード等の半導体装置に内蔵される昇圧回路に係り、
特に高い昇圧効率を有する昇圧回路に関する
【０００２】
【従来の技術】
フラッシュ・メモリ、ＥＥＰＲＯＭなどの不揮発性メモリや、ダイナミック型半導体メモリなどでは、内部に昇圧回路を設け、外部から供給される電源電圧を昇圧することによって正極性や負極性の高電圧を発生させるようにしている
【０００３】一般に昇圧回路はコンデンサとダイオード素子とから構成され、従来の一例を図２２に示す。この例では２個のダイオードＤ１、Ｄ２を直列に接続し、初段のダイオード素子Ｄ１のアノード端子を正極性の電源電圧ＶＤＤのノードに接続し、カソード端子にはコンデンサＣの一方の端子を接続する。上記コンデンサＣの他方の端子にはクロック信号ＣＬＫを供給する。一方、２段目のダイオードＤ２のアノード端子は初段のダイオードＤ１のカソード端子に接続し、このダイオードＤ２のカソード端子を出力としている。」
　
ｂ．「【０００９】
ところで、上記図２２に示した従来回路は、ダイオードをＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）に置き換えても同じ機能が得られる。例えばＮＭＯＳトランジスタでは、ゲート端子をソース端子に接続すると、ソース端子をアノード端子、ドレイン端子をカソード端子と見なして、ダイオードと同等の特性が得られる。この場合、ダイオードの順方向電圧ＶＦに相当する電圧は閾値電圧ＶｔｈＮとなる。図２２の従来回路中のダイオードＤ１、Ｄ２を、ゲート端子とソース端子を接続したＮＭＯＳトランジスタＮ３１、Ｎ３２で置き換えた従来の昇圧回路の他の例を図２４に示す
【００１０】
【発明が解決しようとする課題】
図２２に示すダイオードを用いた従来の昇圧回路では、上述したように昇圧電圧が最大でも２ＶＤＤ−２ＶＦにしかならない。つまり、２ＶＤＤよりも２ＶＦだけ小さな値になる。ダイオードをＮＭＯＳトランジスタで置き換えた図２４の回路の場合にも、昇圧電圧の最大値は２ＶＤＤ−２ＶｔｈＮとなり、やはり２ＶＤＤよりも２ＶｔｈＮだけ小さな値になる。従来回路ではこのような電圧減少が避けられないために、昇圧効率が悪かった。
　
ｃ．「【００２７】図１はこの発明に係る昇圧回路を内蔵したＩＣメモリカード（ＩＣカード）の概略的な構成を示すブロック図である。ＩＣカード本体１０には、ＥＥＰＲＯＭセルアレイやその周辺回路を含むＥＥＰＲＯＭ回路１１と、電源端子１２及び接地端子１３と、上記電源端子１２に供給される電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰＰを出力する昇圧回路１４とが設けられている。上記ＥＥＰＲＯＭ回路１１は、通常のデータ読み出し時には電源端子１２に供給される電源電圧ＶＤＤに基づいて動作し、データのプログラム時には上記昇圧回路１４から出力される昇圧電圧ＶＰＰを用いてデータのプログラム動作を行う。なお、上記電源端子１２と接地端子１３には電池１５が接続されている。
【００２８】
図２及び図３はそれぞれ、上記図１中の昇圧回路１３で使用される電圧転送回路の一例を示している
　
ｄ．「【００２９】
図２の電圧転送回路は、２個のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）Ｐ１、Ｐ２と１個のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）Ｎ１とから構成されている。上記ＰＭＯＳトランジスタＰ１のドレイン端子は所定の電圧が供給されるノードｎ１に接続され、ソース端子はノードｎ２に接続されている。上記ＰＭＯＳトランジスタＰ２のソース端子は上記ノードｎ２に接続され、ドレイン端子は上記ＰＭＯＳトランジスタＰ１のゲート端子に接続され、ドレイン端子はノードｎ３に接続されている。上記ＮＭＯＳトランジスタＮ１のドレイン端子は上記ＰＭＯＳトランジスタＰ２のドレイン端子とＰＭＯＳトランジスタＰ１のゲート端子が共通に接続されたノードｎ４に接続され、ゲート端子は上記ノードｎ３に接続され、ソース端子はノードｎ５に接続されている。さらに、上記Ｐチャネル及びＮチャネルの各ＭＯＳトランジスタのバックゲート端子はそれぞれのソース端子に接続されている
【００３０】
ここで、上記ノードｎ１には正極性の電圧を供給し、ＰＭＯＳトランジスタＰ２のゲート端子とＮＭＯＳトランジスタＮ１のゲート端子が共通に接続されたノードｎ３にはクロック信号を供給し、ノードｎ５には接地電圧（ＧＮＤ）を供給するものとする
【００３１】
いま、クロック信号が論理１レベルのとき、ＮＭＯＳトランジスタＮ１がオンし、ＰＭＯＳトランジスタＰ２がオフする。このとき、オン状態のＮＭＯＳトランジスタＮ１を介して接地電圧がＰＭＯＳトランジスタＰ１のゲート端子に伝えられるので、ＰＭＯＳトランジスタＰ１がオンする。従って、ノードｎ１に供給されている正極性の電圧はそのままノードｎ２に転送される。このとき、電圧の低下は生じない
【００３２】
他方、クロック信号が論理０レベルになると、ＮＭＯＳトランジスタＮ１がオフし、ＰＭＯＳトランジスタＰ２がオンする。このとき、オン状態のＰＭＯＳトランジスタＰ２を介してノードｎ２の電圧がＰＭＯＳトランジスタＰ１のゲート端子に供給される。このとき、ＰＭＯＳトランジスタＰ１のゲート端子とソース端子の電圧は等しくなるので、このＰＭＯＳトランジスタＰ１がオフする
【００３３】
このように図２の電圧転送回路では、ノードｎ１に供給されている電圧をノードｎ２側に転送する場合に、電圧低下を生じないで転送することができる。
　
ｅ．「【００３９】
図４は、前記図１中に設けられた昇圧回路の第１の実施の形態に係る詳細な回路構成を示している。この昇圧回路は前記図１中の電池１５から供給される電源電圧ＶＤＤの２倍昇圧を行う場合のものであり、前記図２に示した電圧転送回路２１と、図３に示した電圧転送回路２２と、コンデンサＣとを組み合わせて構成されている
【００４０】
ここで、一方の電圧転送回路２１のノードｎ１は電源電圧ＶＤＤに接続され、ノードｎ３にはクロック信号〜ＣＬＫ（〜ＣＬＫはクロック信号ＣＬＫとは位相が逆の信号を意味する）が供給される。また、ノードｎ２にはコンデンサＣの一方の端子が接続されている。このコンデンサＣの他方の端子にはクロック信号ＣＬＫが供給される
【００４１】他方の電圧転送回路２２のノードｎ１は一方の電圧転送回路２１のノードｎ２に接続されている。そして、この電圧転送回路２２のノードｎ２から昇圧電圧が出力される。また、他方の電圧転送回路２２のノードｎ３にはクロック信号ＣＬＫが供給される。なお、一方の電圧転送回路２１及び他方の電圧転送回路２２のノードｎ５は共に接地電圧ＧＮＤに接続される。」
　
ｆ．「【００４２】次に上記のように構成された昇圧回路の動作を、図５の波形図を用いて説明する。なお、図５中において、ＸはＰＭＯＳトランジスタＰ１のゲート端子のノード、ＹはコンデンサＣの一方の端子のノード、ＺはＰＭＯＳトランジスタＰ３のゲート端子のノードにおける信号をそれぞれ示している。
【００４３】
まず、始めにクロック信号ＣＬＫが論理０レベル（ＧＮＤ）、クロック信号〜ＣＬＫが論理１レベル（ＶＤＤ）のとき、一方の電圧転送回路２１では、ＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジスタＮ１がオンする。ＮＭＯＳトランジスタＮ１がオンすることにより、ＰＭＯＳトランジスタＰ１のゲート端子のノードの信号ＸがＧＮＤレベルとなり、ＰＭＯＳトランジスタＰ１がオンする。従って、コンデンサＣの一方の端子のノードの信号ＹはＶＤＤレベルになる
【００４４】他方の電圧転送回路２２では、ＰＭＯＳトランジスタＰ２のゲート端子が信号ＹによりＶＤＤレベルにされる。このとき、昇圧電圧の出力端子が仮にＶＤＤよりも高いレベルである場合、このＰＭＯＳトランジスタＰ２がオンする。また、ゲート端子にクロック信号ＣＬＫが供給されるＮＭＯＳトランジスタＮ１がオフするので、オンしているＰＭＯＳトランジスタＰ２を介して、ＶＤＤよりも高いレベルが昇圧電圧の出力端子からＰＭＯＳトランジスタＰ１のゲート端子に供給される。従って、ＰＭＯＳトランジスタＰ１はオフとなる。また、昇圧電圧の出力端子がＶＤＤよりも低いレベルの場合には、ＰＭＯＳトランジスタＰ２はオフとなり、ＰＭＯＳトランジスタＰ１のゲート端子は電位的に浮遊状態となるために、やはりこのＰＭＯＳトランジスタＰ１はオフとなる。」
　
ｇ．「【００４５】
次に、この状態からクロック信号ＣＬＫが論理１レベルに、クロック信号〜ＣＬＫが論理０レベルに遷移すると、一方の電圧転送回路２１では、ＰＭＯＳトランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ１がオフする。この結果、ＰＭＯＳトランジスタＰ１のゲート端子には、オン状態のＰＭＯＳトランジスタＰ２を介して信号ＹのＶＤＤレベルが供給される。これにより、ＰＭＯＳトランジスタＰ１のソース端子とゲート端子のレベルが同一レベルとなるので、ＰＭＯＳトランジスタＰ１はオフする。同時に、クロック信号ＣＬＫが論理１レベルに変化したことにより、コンデンサＣの一方の端子のノードの信号ＹがＶＤＤレベルから（ＶＤＤ＋ＶＤＤ）レベルに上昇する。つまり２ＶＤＤに昇圧される。なお、ＰＭＯＳトランジスタＰ１のゲート端子のレベルも、コンデンサＣの一方の端子のレベル上昇に伴って上昇するために、このＰＭＯＳトランジスタＰ１はオフしたままである。
　
ｈ．「【００４８】
以上のように、第１の実施の形態による昇圧回路では、図２２に示す従来回路のようなダイオードの順方向電圧分、または図２４及び図２５に示す従来回路のようなＮＭＯＳトランジスタの閾値電圧分の電圧低下を伴わずに、電源電圧ＶＤＤの２倍の値を持つ昇圧電圧が得られる。
　
（２）以上の記載及び図２の記載を総合すると、引用例２には次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　「昇圧回路で使用される電圧転送回路において、
　ドレインが電源電圧ＶＤＤに接続され、ゲートがノードｎ４に接続された第１ＰＭＯＳトランジスタＰ１と、
　ソースが前記第１ＰＭＯＳトランジスタＰ１のソースに接続され、ドレインが前記ノードｎ４に接続され、ゲートにクロックＣＬＫが入力される第２ＰＭＯＳトランジスタＰ２と、
　ドレインが前記第２ＰＭＯＳトランジスタＰ２のドレインに接続され、ソースが接地電圧ＧＮＤに接続され、ゲートに前記クロックＣＬＫが入力される第１ＮＭＯＳトランジスタＮ１とから構成される電圧転送回路。」
　
第５．本願発明と引用発明１との対比
１．引用発明１の「ＤＲＡＭ」は、本願発明の「半導体メモリ素子」に相当する。
　また、引用発明１の「高電圧発生回路」は高電圧をチャージポンプによって発生する回路であり、当該「高電圧発生回路」が高電圧発生器に用いられていることは明らかである。
　したがって、引用発明１の「ＤＲＡＭの高電圧発生回路」は、本願発明の「半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路」に相当する。
　
２．引用発明１の「ノード４１及び４２」は、本願発明の「第１及び第２ノード」に相当する。
　そして、引用発明１において、「ノード４１及び４２を各々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持する」ことは、「ノード４１及び４２を各々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に」プリチャージしていることにほかならない。
　したがって、引用発明１の「第３振動信号（φｏｓｃ２３）及び第４振動信号（φｏｓｃ２４）が各々接地電位（Ｖｓｓ）状態にあるとき、ノード４１及び４２を各々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持するダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」と、本願発明の「第１及び第２クロックに応答して、第１及び第２ノードを電源電圧レベルに各々プリチャージするためのプリチャージ制御手段」とは、「第１及び第２ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段」である点で一致する。
　
３．引用発明１の「ノード４３及び４４」は、本願発明の「第３及び第４ノード」に相当する。
　また、引用発明１の「電源電圧（Ｖｃｃ）」が、本願発明の「電源電圧」に相当することは、当業者にとって自明である。
　また、引用発明１において、「前記ノード４３及び４４を各々電源電圧（Ｖｃｃ）とする」ことは、「前記ノード４３及び４４を各々電源電圧（Ｖｃｃ）」にプリチャージすることにほかならない。
　そして、引用発明１の「ｎチャンネルＭＯＳＦＥＴ（Ｍ２７）及び（Ｍ２８）」は、「前記ノード４１及び４２に各々ゲートが接続され」ているから、当該「ｎチャンネルＭＯＳＦＥＴ（Ｍ２７）及び（Ｍ２８）」が、「前記ノード４１及び４２」の電圧レベルに応答して動作していることは明らかである。
　したがって、引用発明１の「前記ノード４１及び４２に各々ゲートが接続され、ドレインが各々前記電源電圧（Ｖｃｃ）に接続され、ソースが各々ノード４３及び４４に接続され、前記第３振動信号（φｏｓｃ２３）及び前記第４振動信号（φｏｓｃ２４）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４３及び４４を各々電源電圧（Ｖｃｃ）とするｎチャンネルＭＯＳＦＥＴ（Ｍ２７）及び（Ｍ２８）」は、本願発明の「前記第１及び第２ノードの電圧レベルに応答して、第３及び第４ノードを各々電源電圧にプリチャージするためのプリチャージ手段」に相当する。
　
４．引用発明１の「第３振動信号（φｏｓｃ２３）及び第４振動信号（φｏｓｃ２４）」は、各々本願発明の「第１及び第２クロック」に相当する。
　そして、引用発明１の「キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）及び（Ｍ２２）」は、「前記ノード４１及び４２を各々電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にする」ものであるから、当該キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）及び（Ｍ２２）」は、「前記ノード４１及び４２を各々電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態に」ブートストラップしていることが明らかである。
　したがって、引用発明１の「前記第３振動信号（φｏｓｃ２３）及び前記第４振動信号（φｏｓｃ２４）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４１及び４２を各々電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）状態にするキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）及び（Ｍ２２）」と、本願発明の「前記第１及び第２クロックに応答して、前記第１及び第２ノードを各々電源電圧の２倍にブートストラップするための第１チャージポンプ手段」とは、「前記第１及び第２クロックに応答して、前記第１及び第２ノードを各々電源電圧よりも高い電圧にブートストラップするための第１チャージポンプ手段」である点で一致する。
　
５．引用発明１の「第２振動信号（φｏｓｃ２２）及び第１振動信号（φｏｓｃ２１）」は、各々本願発明の「第３及び第４クロック」に相当する。
　そして、引用発明１の「キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）及び（Ｍ２４）」は、「前記ノード４３及び４４を各々高電圧（Ｖｃｃ＋Ｖ２）にする」ものであるから、当該「キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）及び（Ｍ２４）」は、「前記ノード４３及び４４を各々高電圧（Ｖｃｃ＋Ｖ２）に」ブートストラップしていることが明らかである。
　したがって、引用発明１の「第２振動信号（φｏｓｃ２２）及び第１振動信号（φｏｓｃ２１）が各々電源電圧（Ｖｃｃ）状態に遷移すると、前記ノード４３及び４４を各々高電圧（Ｖｃｃ＋Ｖ２）にするためのキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２３）及び（Ｍ２４）」と本願発明の「第３及び第４クロックに応答して、前記第３及び第４ノードを各々電源電圧の２倍にブートストラップするための第２チャージポンプ手段」とは、「第３及び第４クロックに応答して、前記第３及び第４ノードを各々電源電圧よりも高い電圧にブートストラップするための第２チャージポンプ手段」である点で一致する。
　
６．引用発明１の「前記ノード４３及び４４の電圧レベルに応答して、各々前記ノード４３及び４４の電圧レベルを出力端Ｖｐｐへ伝達するクロス−カップルドされたｐチャンネルＭＯＳＦＥＴ（Ｍ２９）及び（Ｍ３０）」は、本願発明の「前記第４及び第３ノードの電圧レベルに応答して、各々第３及び第４ノードの電圧レベルを外部に伝達するための伝達手段」に相当する。
　
７．本願発明の「前記第１クロックと第４クロックとが同じ電圧レベルであり、　前記第２クロックと第３クロックとが同じ電圧レベルであり」という構成について検討する。
　本願の発明の詳細な説明の００２５段落には、「
また、ｔ５区間における第１ないし第４クロックＣＬＫ４１、ＣＬＫ４２、ＣＬＫ４３、ＣＬＫ４４の電圧レベルは、各々０（Ｖ）、ＶＤＤ、ＶＤＤ、０（Ｖ）である。
　また、平成２１年１１月２５日に提出された意見書には、次の記載がある。
　「２−４　理由３について
　前述のように、出願当初の請求項２及び３に記載されていた「同じ位相を有する」については、「同じ電圧レベルを有する」と訂正することにより、請求項２〜８に係る発明が、発明の詳細な説明に記載されたものであることを明確にしました。
　拒絶理由通知書で指摘されたように、図５に示されている第１クロックＣＬＫ４１と第４クロックＣＬＫ４４、第２クロックＣＬＫ４２と第３クロックＣＬＫ４３は、それぞれ位相が同じではなく相違します。
一方、図５を参照し段落００２４で説明されているように、例えば、ｔ５区間では、第１クロックＣＬＫ４１及び第４クロックＣＬＫ４４の電圧レベルは０（Ｖ）、第２クロックＣＬＫ４２及び第３クロックＣＬＫ４３の電圧レベルはＶＤＤで、それぞれ同じです。
　
　これらの記載を勘案すると、本願発明の「前記第１クロックと第４クロックとが同じ電圧レベルであり、　前記第２クロックと第３クロックとが同じ電圧レベルであり」とは、本願の図５のｔ５区間において、「前記第１クロックと第４クロックとが同じ電圧レベルであり、　前記第２クロックと第３クロックとが同じ電圧レベルであ」ること、換言すれば、各クロックの電圧が変化する過渡的な短い期間を除いて、「前記第１クロックと第４クロックとが同じ電圧レベルであり、　前記第２クロックと第３クロックとが同じ電圧レベルであ」ることを意味するものであると認められる。
　
　したがって、引用発明１の「各振動信号が変化する過渡的な短い期間を除いて、前記第１振動信号（φｏｓｃ２１）と前記第３振動信号（φｏｓｃ２３）とが同じ電圧レベルであり、前記第２振動信号（φｏｓｃ２２）と前記第４振動信号（φｏｓｃ２４）とが同じ電圧レベルである」という構成は、本願発明の「前記第１クロックと第４クロックとが同じ電圧レベルであり、　前記第２クロックと第３クロックとが同じ電圧レベルであり」という構成に相当する。
　
８．以上を総合すると、本願発明と引用発明１とは、
　「半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路において、
　第１及び第２ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段と、
　前記第１及び第２ノードの電圧レベルに応答して、第３及び第４ノードを各々電源電圧にプリチャージするためのプリチャージ手段と、
　前記第１及び第２クロックに応答して、前記第１及び第２ノードを各々電源電圧よりも高い電圧にブートストラップするための第１チャージポンプ手段と、
　第３及び第４クロックに応答して、前記第３及び第４ノードを各々電源電圧よりも高い電圧にブートストラップするための第２チャージポンプ手段と、
　前記第４及び第３ノードの電圧レベルに応答して、各々第３及び第４ノードの電圧レベルを外部に伝達するための伝達手段とを備え、
　前記第１クロックと第４クロックとが同じ電圧レベルであり、
　前記第２クロックと第３クロックとが同じ電圧レベルである、
ことを特徴とする高電圧チャージポンプ回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「第１及び第２ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段」に関する相違点であって、本願発明は、「プリチャージ制御手段」が、「ソースが電源電圧端に連結され、ゲートが第５ノードに連結された第１ＰＭＯＳトランジスタと、　ソースが前記第１ＰＭＯＳトランジスタのドレインに連結され、ドレインが前記第５ノードに連結され、ゲートに前記第１クロックが入力される第２ＰＭＯＳトランジスタと、　ドレインが前記第２ＰＭＯＳトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第１クロックが入力される第１ＮＭＯＳトランジスタと、　ソースが前記電源電圧端に連結され、ゲートが第６ノードに連結された第３ＰＭＯＳトランジスタと、　ソースが前記第３ＰＭＯＳトランジスタのドレインに連結され、ドレインが前記第６ノードに連結され、ゲートに前記第２クロックが入力される第４ＰＭＯＳトランジスタと、　ドレインが前記第４ＰＭＯＳトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第２クロックが入力される第２ＮＭＯＳトランジスタとで構成」され、「
第１及び第２クロックに応答して、
電源電圧レベルに
電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）
　
（相違点２）
　「第１チャージポンプ手段」が「ブートストラップ」する「第１及び第２ノード」の電圧が、本願発明では「電源電圧の２倍」であるのに対して、引用発明１では「電源電圧以上の電圧（Ｖｃｃ＋Ｖ１）」である点。
　
（相違点３）
　「第２チャージポンプ手段」が「ブートストラップ」する「第３及び第４ノード」の電圧が、本願発明では「電源電圧の２倍」であるのに対して、引用発明１では「高電圧（Ｖｃｃ＋Ｖ２）」である点。
　
第６．相違点についての当審の判断
１．相違点１について
（１）引用発明１及び引用発明２は、共にＤＲＡＭ等に用いる昇圧回路の分野に属するものであって、発明の属する技術分野が共通するとともに、解決しようとする課題も、共に昇圧回路におけるＭＯＳトランジスタのしきい値に起因する電圧減少を回避するものである点で一致するから、これら両発明に接した技術者であれば、引用発明１における「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」部分のしきい値に起因する電圧減少を回避するために、引用発明１に対して引用発明２を適用し、引用発明１の「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」に替えて、各々引用発明２の「ドレインが電源電圧ＶＤＤに接続され、ゲートがノードｎ４に接続された第１ＰＭＯＳトランジスタＰ１と、　ソースが前記第１ＰＭＯＳトランジスタＰ１のソースに接続され、ドレインが前記ノードｎ４に接続され、ゲートにクロックＣＬＫが入力される第２ＰＭＯＳトランジスタＰ２と、　ドレインが前記第２ＰＭＯＳトランジスタＰ２のドレインに接続され、ソースが接地電圧ＧＮＤに接続され、ゲートに前記クロックＣＬＫが入力される第１ＮＭＯＳトランジスタＮ１とから構成される電圧転送回路」を採用すること、すなわち、本願発明の言葉で書けば、「
ドレイン
ソース
ドレイン
ソース
　
（２）そして、一般に、ＭＯＳ型トランジスタにおける２つの主電極のどちらをソースと呼び、どちらをドレインと呼ぶかは、当業者が適宜決め得る事項である（更に言えば、一般にＰＭＯＳトランジスタにおいては、２つの主電極のうち、電圧の高い方に接続される電極をソースと呼び（当該ソースにバックゲートが接続される。）、電圧の低い方に接続される電極をドレインと呼ぶことがより一般的であるから、本願発明において用いられている「第１ＰＭＯＳトランジスタ」及び「第３ＰＭＯＳトランジスタトランジスタ」についてのソース及びドレインの呼び方は、余り一般的ではない。）ことを勘案すると、引用発明１において、本願発明のように、「前記プリチャージ制御手段は、　
ソース
ドレイン
ソース
ドレイン
　そして、そのようにした場合においては、「プリチャージ制御手段」は当然に「第１及び第２クロックに応答」するものとなり、プリチャージ電圧が、「電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）」ではなく「電源電圧レベル」となることは、当業者にとって自明である。
　以上のとおりであるから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
　相違点１において検討したとおり、引用発明１に対して引用発明２を適用し、引用発明１の「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」に替えて本願発明のような「プリチャージ制御手段」を採用することは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、プリチャージ電圧が「電源電圧」となる結果、本願発明の「第１チャージポンプ手段」に相当する「キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）及び（Ｍ２２）」においてブートストラップされる電圧である「電圧（Ｖｃｃ＋Ｖ１）」が、本願発明のように「電源電圧の２倍」となることは、当業者にとって自明である。
　したがって、相違点１と同様に、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
（１）引用例１の摘記事項ｅの「【００２１】第４振動信号（φｏｓｃ２４）が電源電圧（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結されているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４２）は電源電圧（Ｖｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようになり、ゲート端が上記ノード（４２）に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２８）はオン状態になって、電圧損失なく上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）のソース端であるノード（４４）に電源電圧（Ｖｃｃ）の電位がそのまま伝達され、上記ノード（４４）にゲートが連結されたキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）は電源電圧（Ｖｃｃ）に充電された状態にある。」という記載及び図７のタイミングチャートの記載から、「第１振動信号（φｏｓｃ２１）」が「Ｖｓｓ」のレベルの時のノード４４の電圧は「電源電圧（Ｖｃｃ）」であるから、「第１振動信号（φｏｓｃ２１）」が「Ｖｓｓ」のレベルから「電源電圧（Ｖｃｃ）」に立ち上がると、ノード４４の電圧は「電源電圧（Ｖｃｃ）」の２倍となることは、チャージポンプの原理から明らかである。
　したがって、引用発明１の「高電圧（Ｖｃｃ＋Ｖ２）」は、「電源電圧（Ｖｃｃ）」の２倍の値であるから、相違点３は実質的なものではない。
　
（２）なお、引用発明１は、本願発明と異なり、「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」のしきい値による電圧降下が発生するので、引用発明１の「高電圧（Ｖｃｃ＋Ｖ２）」が「電源電圧（Ｖｃｃ）」の２倍の値であるとまでは言えず、相違点３が実質的なものであった場合であっても、相違点１で検討したように、引用発明１に対して引用発明２を適用し、引用発明１の「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」に替えて本願発明のような「プリチャージ制御手段」を採用することは、当業者が容易になし得たことであり、そのようにした場合においては、引用発明１における「ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）及び（Ｍ２６）」のしきい値による電圧降下が本願発明のように解消されるから、引用発明１の「高電圧（Ｖｃｃ＋Ｖ２）」が、本願発明と同様に「電源電圧（Ｖｃｃ）」の２倍となることは明らかである。
　したがって、仮に、相違点３が実質的なものであったとしても、当該相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
４．判断についてのまとめ
　以上検討したとおり、本願発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。