(57)【要約】【課題】電気入力信号中のイベントをサンプリングする技術を改善する。【解決手段】循環リサンプリング・デジタイザ（ＣＲＤ）は、遅延ループを用いて電気入力信号中の入力イベント１００の複製イベント１２０を遅延し、その結果得られる遅延イベント１３０を繰り返し取り込む。取り込まれた複数のイベントから、イベント列１３５が生成される。イベント列１３５に対して、インタリーブ処理及び平均化処理の一方又は両方を適用し、アナログの入力イベント１００をデジタル的に再現したデジタル・データを生成する。このデジタル・データは、イベント列１３５中の各イベントよりも、サンプリング・レート及び垂直分解能が高く、低ノイズである。【選択図】図２
2017003591.tif 000002
【特許請求の範囲】
【請求項１】
電気入力信号を受けるよう構成される外部ポートと、
第１及び第２入力端子並びに第１及び第２出力端子を有し、上記第１入力端子が上記外部ポートに結合されており、上記第１及び第２入力端子のいずれかで受けた信号の複製信号を上記第１及び第２出力端子の両方に供給するよう構成されたカップリング・ブロックと、
該カップリング・ブロックの上記第１出力端子に結合され、該第１出力端子から受けた信号をリアルタイムでデジタル化し、デジタル化信号を生成するよう構成されるデジタイザと、
上記カップリング・ブロックの上記第２入力端子及び上記第２出力端子に結合され、上記第２出力端子からの上記複製信号を遅延した遅延信号を上記第２入力端子に供給する遅延ブロックと、
上記デジタル化信号を記憶するよう構成される記憶ユニットと、
２つ以上の上記デジタル化信号に基づいて、上記電気入力信号を表すデータを出力するよう構成される信号再現ブロックと
を具えるデジタル化装置。
【請求項２】
上記信号再現ブロックが、
上記デジタル化信号に基づいて、１つ以上の個別のイベントに分離するよう構成されるイベント分離部と、
個別の上記イベントから歪みを除去するよう構成される１つ以上の等化フィルタと、
上記イベントの遅延量を求めるよう構成される基準位置ブロックと、
個別の上記イベントに上記遅延量を適用することによって、１つ以上のリサンプル・イベントを生成するよう構成されるリサンプリング・ブロックと
上記リサンプル・イベントを平均化処理することによって、上記電気入力信号を表す上記データを生成するよう構成される平均化処理ブロックと
を有する請求項１記載のデジタル化装置。
【請求項３】
上記信号再現ブロックが、
上記デジタル化信号に基づいて、１つ以上の個別のイベントに分離するよう構成されるイベント分離部と、
１つ以上の上記イベントに遅延量を適用すると共に、２つ以上のイベント間の相対的な周波数応答を整合させるフィルタ・ブロックと、
２つ以上のフィルタ処理された上記イベントをインタリーブ処理することによって、インタリーブ・イベントを生成するよう構成されるインタリーブ処理ブロックと、
上記インタリーブ・イベントの位相と振幅を補正することによって、上記電気入力信号を表す上記データを生成するよう構成される帯域幅等化フィルタと
を有する請求項１記載のデジタル化装置。
【請求項４】
デジタル化装置で利用する電気的イベントをデジタル化する方法であって、
電気的な入力信号を受けるステップと、
上記入力信号の複製信号を生成するステップと、
繰り返し上記複製信号を遅延ループを通して送信するステップと、
上記複製信号のそれぞれが上記遅延ループを通過した後に、上記複製信号をデジタル化し、デジタル化信号を生成するステップと、
信号再現方法を用いて２つ以上の上記デジタル化信号に基づく出力信号を生成するステップと、
上記出力信号を出力するステップと
を具えるデジタル化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気入力信号をデジタル化するためのデジタル化装置及び方法に関し、特に、サンプリング・レート、垂直分解能及びノイズを改善したデジタル化装置及び方法に関する。
【背景技術】
【０００２】
デジタル方式のリアルタイム・オシロスコープのようなデジタル形式の波形記憶装置（デジタル化装置）は、アナログ・デジタル・コンバータ（デジタイザ）を用いて、アナログの電気入力信号をデジタル的に表現したデジタル・データをリアルタイムで生成する（非特許文献１参照）。デジタイザには、入力信号を適切に表現するデジタル・データを生成するのに、種々の制約がある。例えば、デジタイザのサンプリング・レートによって、入力信号を表すデジタル・データを適切に生成できる周波数に上限がある。デジタイザで用いるビット数によって、垂直分解能に上限が生じる。また、デジタイザによって生成されたデジタル・データには、通常、ある程度のノイズが混じる。デジタル形式の波形記憶装置の精度を改善するには、サンプリング・レートと垂直分解能を向上させつつ、ノイズを低減するように、サンプリングの技術を改善する必要がある。
【０００３】
従来、循環遅延の手法は、リアルタイムで動作しない光サンプリング・オシロスコープのような光学的な装置において利用されている（特許文献１参照）。一般に、サンプリング・オシロスコープとは、等価時間サンプリングを用いたオシロスコープであり、その特性上、繰り返し信号しか処理できない。即ち、等価時間サンプリングの手法では、入力信号に同じ波形部分が繰り返し現れることを前提とし、その同じ波形部分に対してトリガをかけることで、その波形部分中のトリガの基準となった基準位置から、同じ波形部分を少しずつタイミングを変えて繰り返しサンプリングし、これを合成することによって、等価的に高いサンプリング・レートの波形データを生成する。よって、１回しかない波形部分については、等価時間サンプリングの手法では、充分なサンプリング・レートの波形データを生成できないことがある。一方、リアルタイム・オシロスコープでは、リアルタイム・サンプリング（実時間サンプリングとも呼ぶ）であるから、１回しかない波形部分（単一の過渡イベント）についても、その性能に応じた所定のサンプリング・レートで波形データを生成できる。
【０００４】
従来、循環遅延手法は、単一の過渡イベントを、繰り返しの複数イベントのシリーズに変換するのに利用され、これによって、サンプリング・オシロスコープでも、単一の過渡イベントを処理できるようにしていた。しかし、従来、リアルタイム・オシロスコープに循環遅延を組み合わせたものは存在していなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６７３８１３３号明細書
【非特許文献】
【０００６】
【非特許文献１】「MSO/DPO70000シリーズ・デジタル／ミックスド・シグナル・オシロスコープ」の紹介ページ、［online］、テクトロニクス社、［２０１６年６月１３日検索］、インターネット<URL：http://jp.tek.com/oscilloscope/dpo70000-mso70000>
【非特許文献２】「RSA5000シリーズ・スペクトラム・アナライザ」の紹介ページ、［online］、テクトロニクス社、［２０１６年６月１３日検索］、インターネット<URL：http://jp.tek.com/spectrum-analyzer/rsa5000>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、電気入力信号をデジタル化する際において、サンプリング・レートと垂直分解能を向上させつつ、ノイズを低減するように、サンプリングの技術を改善する必要がある。そこで、本発明は、循環遅延手法をリアルタイム・オシロスコープやリアルタイム・スペクトラム・アナライザのような、リアルタイムでデジタル・データを生成するデジタイザを必要とする装置に組み込み可能とし、もって、こうした課題を解決しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、サンプリングとイベント再現の性能を向上させたデジタイザと、デジタイザで利用するデジタル化方法に関する。本発明による循環リサンプリング・デジタイザ（ＣＲＤ）は、入力信号を受けて、その複製信号を生成する。複製信号の１つ（第１複製信号）は、サンプリングされる一方で、もう１つ（第２複製信号）は、遅延ループへと送信される。第２複製信号が遅延ループを通過した後、ＣＲＤは、第２複製信号から２つの新しい複製信号を生成し、１つをサンプリングする一方で、他方は、再度、遅延ループへと送信される。結果として、デジタイザは、同じイベントを繰り返しサンプリングする機会があり、サンプルされた複数のイベントから構成される列（イベント列）を生成できる。このイベント列を処理することで、オリジナルの入力信号をデジタル的に再現したデジタル・データを生成できる。このデジタル・データは、イベント列中の個々のイベントと比較し、サンプリング・レート及び垂直分解能が向上し、ノイズが低下したものとなる。
【０００９】
本発明の目的、効果及び他の新規な点は、以下の詳細な説明を添付の特許請求の範囲及び図面とともに読むことによって明らかとなろう。
【図面の簡単な説明】
【００１０】
【図１】図１は、循環リサンプリング・デジタイザと信号再現ブロックの高レベル・ブロック図である。
【図２】図２は、循環リサンプリング・デジタイザの第１実施形態の例のブロック図である。
【図３】図３は、循環リサンプリング・デジタイザの第２実施形態の例のブロック図である。
【図４】図４は、循環リサンプリング・デジタイザの第３実施形態の例のブロック図である。
【図５】図５は、循環リサンプリング・デジタイザの第４実施形態の例のブロック図である。
【図６】図６は、循環リサンプリング・デジタイザの第５実施形態の例のブロック図である。
【図７】図７は、循環リサンプリング・デジタイザの第６実施形態の例のブロック図である。
【図８】図８は、循環リサンプリング・デジタイザの第７実施形態の例のブロック図である。
【図９】図９は、平均化処理を用いた信号再現ブロックの実施形態の例のブロック図である。
【図１０】図１０は、インタリーブ処理を用いた信号再現ブロックの第１実施形態の例のブロック図である。
【図１１】図１１は、インタリーブ処理を用いた信号再現ブロックの第２実施形態の例のブロック図である。
【図１２】図１２は、インタリーブ処理と平均化処理の両方を用いた信号再現ブロックの実施形態の例のブロック図である。
【図１３】図１３は、複数の拡張式（add-on）ＣＲＤボックスを用いたオシロスコープの実施形態の例のブロック図である。
【発明を実施するための形態】
【００１１】
最近のシリアル・インターフェースの如く、通信に利用される信号の周波数は、ますます高くなる一方であり、こうした信号をデジタル化して測定等に利用するのために、より高い周波数まで、入力信号を正確に低ノイズでデジタル化可能な装置のニーズがますます高まっている。デジタイザは、一般に、アナログ入力信号をデジタル化して処理するデジタル化装置（デジタル・オシロスコープ、リアルタイム・スペクトラム・アナライザなど）のサンプリング・レート及び垂直分解能の限界を定めると共に、ノイズを加えるものでもある。典型的には、こうした点は、より高速なサンプリング・レート、より高いビット数、より低いノイズ特性のデジタイザを使うことで改善される。しかし、改良型のデジタイザを、古いデジタル化装置に組み込むのは、容易ではない。そして、新しいデジタル化装置に使用される最良のデジタイザであっても、サンプリング・レート、垂直分解能及びノイズという制約は、やはり残っている。こうしたことから、デジタル化装置のサンプリング・レート及び垂直分解能を向上させつつ、デジタイザのノイズを低減するための改良型デジタイザ技術へのニーズがある。理想的には、こうした技術を、高価な改変なしに、既存のデジタル化装置に実装できることの望ましい。そこで、本発明の実施形態では、循環リサンプリング・デジタイザ（Circulating Resampling Digitizer：ＣＲＤ）と、これに関連する信号再現機能のための回路及び方法を提供する。
【００１２】
１つの実施形態では、ＣＲＤが入力信号を受けて、遅延回路を通すことで入力信号を繰り返しループ（循環）させ、このループを入力信号が通過する度に入力信号をサンプリング（即ち、リサンプリング）する。これによって、サンプルされた複数イベントのストリームを形成する。この複数イベントのストリームは、メモリに記憶しても良い。この技術を用いることで、単一の過渡信号（transient signal）を、複数回リサンプリングできる。
【００１３】
サンプルされた複数のイベントは、低ノイズで、分解能が向上し、サンプリング・レートがより高い特性を持った、オリジナル信号を表すデジタル・データ（オリジナル信号のデジタル表現：digital representation）を生成するのに利用できる。これによって、リアルタイム・オシロスコープのキーとなる性能数値のいくつかを改善できる。例えば、複数のイベントを平均化処理することで、各イベントに関するノイズが低減されると同時に、平均化で得られる結果は、垂直分解能が向上する。同様に、複数のイベントをインタリーブ処理することで、個々のイベントよりも、より高いサンプリング・レートを有する結果が得られる。これら２つの手法は、組み合わせることもできる。例えば、複数イベントを複数のグループに分けた上で、インタリーブ処理し、インタリーブ処理の結果について、平均化処理しても良い。
【００１４】
図１は、アナログの電気入力信号をリアルタイムでデジタル化するデジタル化装置で使用するための循環リサンプリング・デジタイザ（ＣＲＤ：circulating resampling digitizer）と信号再現ブロックの高レベル・ブロック図である。装置の動作に必要となる、電源、制御ライン、タイムベース（クロック発生回路）などは、簡単のため、ここでは示していない。この実施形態では、ＣＲＤは、一例として、カップリング（coupling：結合）ブロック１１０、デジタイザ１１５、遅延ブロック１２５及び信号再現（signal reconstruction）ブロック１４０から構成されている。カップリング・ブロック１１０は、入力イベント１００を受けて、デジタイザ１１５へと送る。デジタイザ１１５は、デジタル化装置に使用されている既存のデジタイザとしても良く、入力イベント１００をサンプルし、これらサンプルは、メモリ（図示せず）に記憶される。カップリング・ブロック１１０には、イベント１００の複製を生成する機能もあり、これによって生成された複製イベント１２０は、遅延ブロック１２５へと送られる。
【００１５】
遅延ブロック１２５は、複製イベント１２０を遅延し、その結果生じる遅延イベント１３０は、カップリング・ブロック１１０へと戻る。カップリング・ブロック１１０は、遅延イベント１３０を入力イベント１００と同じに扱い、遅延イベント１３０をデジタイザ１１５へ送るのと同時に、新たな複製イベント１２０を生成する。デジタイザ１１５は、遅延イベント１３０をサンプルし、これを先のサンプルとメモリ中で連結する。こうして、ＣＲＤは、単一の入力イベント１００を、メモリ中で複数イベントから構成されるシリーズ（複数イベントから構成される列、以下、イベント列と呼ぶ）１３５へと変換できる。この処理は、無限に繰り返すことが可能ではあるが、システム内での損失のために、記憶しても良い程度に有効なイベントの個数には制約があることがある。
【００１６】
所望個数のイベントが記憶されたら、信号再現ブロック１４０は、イベント列１３５を処理し、入力イベント１００をデジタル的に表す（再現した）デジタル・データ１４５を生成する。信号再現ブロック１４０は、詳しくは後述のように、イベント列１３５中のイベントに対して、インタリーブ処理や平均化処理といった手法を適用するようにしても良い。得られたデジタル・データ１４５は、イベント列１３５中の個々のイベントよりも、等価的に、高いサンプリング・レートや高い垂直分解能で、低いノイズという特性を有する。
【００１７】
ノイズが低減すれば、信号対ノイズ比が向上し、その結果として、デジタル・データ（入力イベントをデジタル形式で表現したもの）１４５の垂直分解能も向上する。その効果は、デジタイザのビット数を増加させるのと同様であり、有効ビット数として評価できる。例えば、４つのイベントを合わせて平均化処理すると、垂直分解能の有効ビット数が１だけ増加する。
【００１８】
図２乃至８は、カップリング・ブロック１１０及び遅延ブロック１２５の代表的な実施形態を示している。図９乃至１２は、信号再現ブロック１４０の代表的な実施形態を示している。図１乃至１３に示すは、互いに関連のないものではなく、１つの図面中に示した構成要素は、他の図面に示した実施形態で使用しても良い。
【００１９】
図２に示す実施形態では、カップリング・ブロック１１０に、合成部（combiner）２００と分配部（divider）２０５とがある。合成部２００は、入力イベント１００や遅延イベント１３０を分配部２０５へと送る。ある実施形態では、２つの入力信号の内の１つだけを分配部２０５へと送るスイッチを合成部２００に設けても良い。別の実施形態では、合成部２００が、２つの入力信号を単一の出力信号に合成するパワー・スプリッタのようなデバイスから構成されていても良い。これら実施形態では、合成部２００が、２つの入力信号の内の一方のアクティブな信号を、他方の入力信号がインアクティブである限り、効率良く複製する。なお、この例では、遅延イベント１３０が合成部２００に到達する時点までに、入力イベント１００の処理が完了すると仮定している。
【００２０】
分配部２０５は、合成部２００からの出力信号を受けて、この出力信号についての２つの複製イベントを生成する。１つの実施形態では、分配部２０５及び合成部２００は、両方共に、ウィルキンソン型パワー・スプリッタのようなパワー・スプリッタとしても良い。合成部２００又は分配部２０５についてウィルキンソン型パワー・スプリッタが使用された場合、合成部２００又は分配部２０５の各出力信号の大きさは、入力信号よりも３ｄＢ低くなるであろう。しかしながら、他の適切な結合デバイスを合成部２００又は分配部２０５に使用しても良い。例えば、方向性カプラ（結合器）又は抵抗性分配器（resistive divider）を、パワー・スプリッタの代わりに使用することもできる。ある実施形態では、後述のように、合成部２００の代わりにスイッチを使用することもできる。実施形態によっては、ウィルキンソン型パワー・スプリッタが好ましいかもしれない。これは、他のデバイスよりも、損失が少なく、入出力間のアイソレーションが高いためである。しかし、欠点としては、ウィルキンソン型パワー・スプリッタは、低い周波数（約１ＧＨｚ以下）において、アイソレーションが得られないことがある。入力イベント１００が低周波数を含むような実施形態については、後述のように、低周波数でアイソレーションを得るために、１つ以上のアイソレータ又は増幅器を使用することもできる。これに代えて、抵抗性分配器であれば、低い周波数でアイソレーションが得られるので、抵抗性分配器をウィルキンソン型パワー・スプリッタの代わりに用いても良い。しかし、抵抗性分配器は、典型的には、ウィルキンソン型パワー・スプリッタに比較して、損失量が２倍となる。
【００２１】
カップリング・ブロック１１０が、歪みなしに、アクティブなイベントを複製できるようにするには、任意の１時点では、イベント１００又は１３０のどちらか一方だけをアクティブにすることが重要である。もし両方のイベントが同時にアクティブになると、カップリング・ブロック１１０は、どちらのイベントも正確に複製することができない。よって、イベント１００の処理が完了するまで、イベント１３０がアクティブにならないように、遅延ブロック１２５が、充分に長い時間、イベント１２０を遅延することが重要である。後述のように、イベント１３０がアクティブになる前に、イベント１００を合成部２００又は分配部２０５から切り離すようにしても良い。
【００２２】
１つの実施形態では、遅延ブロック１２５が、単一の可変遅延ライン２１０から構成されていても良い。別の実施形態では、可変遅延ライン２１０に加えて、１つ以上の固定遅延ライン２１５を用いても良い。可変遅延ライン２１０は、遅延イベント１３０の連続して記憶されるサンプルが、基準位置（典型的には、イベントをデジタル化して取込む際のトリガの基準となる位置）に対して同じサンプル位置とならないように、調整される。遅延ブロック１２５での総遅延時間（total delay）は、歪みを防ぐために、入力イベント１００よりも長くしなければならない。さもないと、遅延イベント１３０がカップリング・ブロック１１０に到達した時も、まだ入力イベント１００がアクティブということが起こり得る。
【００２３】
適切な遅延量がどの程度かは、どのような信号再現方法を利用するかにも依存する。もしインタリーブ処理を実行するのなら、ループを用いた総遅延時間は、デジタイザのサンプリング・クロック期間の整数倍ちょうどとしてはならない。さもないと、各イベントに関する複数のイベントが全て同じ時点で生じ、インタリーブ処理ができなくなる。例えば、２重インタリーブ処理を用いる場合、遅延ブロック１２５が、各遅延イベントに関するサンプルを、入力信号のサンプリング・クロック期間の２分の１だけシフトしても良い。３重及び４重インタリーブ処理については、入力信号のサンプリング・クロック期間の１／３及び１／４だけそれぞれシフトするよう調整しても良い。
【００２４】
実施形態によっては、ＣＲＤを通過して信号が間違った方向へ伝わらないように、１つ以上のアイソレータを利用しても良い。例えば、図３に示す実施形態では、アイソレータ３００を遅延ブロック１２５に加えている。１つ以上のアイソレータを、カップリング・ブロック１１０の入力部又は出力部などのＣＲＤの別の部分に更に加えても良い。アイソレータは、信号がポート１からポート２へと通過することは可能であるが、ポート２からポート１へと通過しようとする信号は、２０ｄＢ程度まで遮断する。よって、アイソレータ３００は、信号が反射して戻り、遅延イベント１３０と干渉する可能性を低減する。既存のアイソレータは、ＭＨｚ帯域から１０ＧＨｚ帯域までのどこかに中心周波数を有しているが、通常、広い帯域幅はカバーしない。現在知られている最も帯域幅の広いアイソレータの帯域幅は、１０ＧＨｚである。よって、アイソレータは、帯域幅の狭いアプリケーションについてのみ有用であろう。しかし、増幅器は、同様のアイソレーション特性を有し、典型的には、もっと広い帯域幅を有している。よって、１つの実施形態としては、後述のように、アイソレータの代わりに、１つ以上の増幅器を用いても良い。
【００２５】
増幅器は、ＣＲＤ中の各構成要素での損失を補償するためにも利用される。図４に示すように、１つ以上の増幅器４００を遅延ブロック１２５に加え、カップリング・ブロックやその他の構成要素が原因の損失を補償するようにしても良い。これら損失は、カップリング・ブロック１１０を通過する連続するイベントのそれぞれを減衰し、これによって、記憶に使用可能なサンプルの個数を減少させる。この影響は、図２及び３では、イベント列１３５の振幅の減少として描かれている。増幅器４００によって、図４のイベント列１３５の振幅が一定で描かれているように、ＣＲＤは、連続する複製イベントを一定か、又は、ほぼ一定の振幅に維持可能となる。なお、これら図における波形は、説明の便宜上、簡略化して描いており、また、縮尺は必ずしも同じではない。増幅器４００の低周波数の容量性結合を整合させるために、１つ以上のアッテネータ（減衰回路）４０５をオプションで加えても良い。これは、低周波数の反射がカップリング・ブロック１１０へと戻るのを防止する。増幅器４００の配置は、図４に示した位置に限定されるものではなく、可変遅延ライン２１０の後や、カップリング・ブロック１１０中など、他の位置としても良い。
【００２６】
増幅器の利得は、各イベントの振幅が、その前のイベントの振幅に近いものに維持できるような充分な大きさでなければならないが、一方で、増幅器の線形な動作を維持し、発振を防止するような低さでもなければならない。理想的には、その利得は、ＣＲＤシステムにおける損失合計よりもわずかに小さい程度が良い。利得を最適化するため、１つ以上の増幅器やアッテネータを、遅延ブロック１２５やカップリング・ブロック１１０に加えても良い。
【００２７】
上述のように、入力イベント１００のカップリング・ブロック１１０への接続を切るのが望ましいことがある。それは、例えば、入力イベント１００がＣＲＤの遅延時間よりも長くアクティブな場合や、入力イベント１００が、その開始した位置に戻らない場合（例えば、入力イベント１００がステップ関数の場合など）などである。これらの場合では、入力イベント１００の接続を切ることで、遅延イベント１３０が、入力イベント１００と合成されてしまうのを防止できる。図５に示すように、トリガ・ゲート５００をカップリング・ブロック１１０の入力部分に追加しても良い。トリガ・ゲート５００は、トリガ信号５０５に基づいて、入力イベント１００の入力を切断する。１つの実施形態としては、トリガ信号５０５が、遅延ループ時間よりも短いパルス幅のワンショット・マルチ・バイブレータからのパルスであっても良いが、もちろん、他のトリガ信号を用いても良い。
【００２８】
これに代わる実施形態としては、図６に示すように、合成部２００に入力スイッチ６００を設けても良い。入力スイッチ６００は、パワー・スプリッタのような別の形式の合成部（combiner）よりも、高いアイソレーションと、低いアッテネーションを提供できる。最初、入力スイッチ６００は、分配部２０５を入力イベント１００に接続し、これによって、分配部２０５は、入力イベント１００を複製できる。続いて、入力スイッチ６００は、遅延イベント１３０がカップリング・ブロック１１０に到達する前に、切り換えられて、分配部２０５を遅延イベント１３０に接続する。同時に、入力イベント１００は、分配部２０５から切断される。
【００２９】
入力スイッチ６００が、遅延イベント１３０を分配部２０５へ接続している限り、分配部２０５は、遅延イベント１３０を連続的に複製する。デジタイザ１１５は、連続する複製イベントｆ１を記録し、それらをイベント列１３５に追加する。所望個数のイベントがデジタル化されると、入力スイッチ６００は、再度、入力イベント１００を分配部２０５へと接続する。
【００３０】
場合によっては、次の入力イベント１００が生じたときに、イベント１２０又は１３０のエネルギーが残留していることがある。これは、デジタイザ１１５が、先のイベント１２０又は１３０と新しい入力イベント１００とを合成し、不正確な記録データを作る原因となり得る。これを防止するため、遅延ループ中の残留エネルギーを除去するためのリセット・スイッチを用いても良い。
【００３１】
図６に示すように、１つ以上のリセット・スイッチ６０５を遅延ブロック１２５に加えても良い。リセット・スイッチ６０５は、次の入力イベント１００がアクティブになる前に、イベント１２０及び１３０を消散させるのに利用される。その通常の位置では、リセット・スイッチ６０５は、カップリング・ブロック１１０の出力端子を遅延ブロック１２５の入力端子へと接続する。所望数のサンプルが記録されたら、又は、次の入力イベント１００が生じる前に、リセット・スイッチ６０５は、イベント１２０及び１３０が消散するまで、例えば、抵抗器６１０を通したグラウンドへのパスを提供する。イベント１２０及び１３０が消散した後、リセット・スイッチ６０５は、カップリング・ブロック１１０を遅延ブロック１２５に再度接続する。リセット・スイッチ６０５は、例えば、合成部２００や分配部２０５の一部分とするなど、カップリング・ブロック１１０中に配置しても良い。
【００３２】
上述のように、増幅器をアイソレータの代わりに用いて、信号がＣＲＤを通して反射して戻ることがないようにしても良い。図７に示すように、１つ以上の増幅器７０５によって、信号が遅延ループに間違った方向で入ることがないようにしても良い。１つ以上のアッテネータ７１０は、過剰な増幅を相殺するのに利用しても良い。ＣＲＤ中の構成要素は、信号中の高周波数成分を低周波数成分よりも多く減衰させることがあるので、遅延された信号（イベント）中の高周波数成分を元に戻せるようにする（予め持ち上げておく）のに、プリエンファシス等化回路７００を更に用いても良い。なお、プリエンファシス等化回路７００は、可変遅延ライン２１０の後など、別の位置に設けても良い。
【００３３】
上述のように、もし遅延ブロック１２５が充分な長さの遅延時間を提供しないと、イベント列１３５中のイベントが歪むことがある。遅延時間が非常に長ければ、ＣＲＤがより長い複数のイベント、よって、より幅広い種類のイベントを記録可能となる。しかし、入力イベントが短い場合、このように遅延時間が非常に長いと、不必要に処理時間が長くなる。これによって、次の入力イベントが来ているのに、もしＣＲＤが先のイベントをまだ処理していると、ＣＲＤが１つ以上の入力イベントを取り逃す原因となり得る。これを防ぐために、遅延ブロック１２５は、その遅延量を各入力イベントについて適切なものとなるように調整すると良い。
【００３４】
１つの実施形態では、可変遅延ライン２１０は、幅広く異なる遅延時間を提供するように調整できる。これに代えて、遅延ブロック１２５は、異なる遅延時間を有する多数の遅延ラインの中から遅延ラインを選択するようにしても良い。図８に示すように、例えば、遅延ブロック１２５が、３つの可変遅延ライン８００、８０５及び８１０から構成されていても良い。遅延ブロック１２５中のスイッチ８２０及び８２５によって、適切な遅延時間を提供するために、任意の入力イベントに適した可変遅延ラインを、複数の可変遅延ラインの中から１つ選択できる。上述のように、遅延時間を更に的確なものとするため、１つ以上の固定遅延ラインを更に用いても良い。システム中の利得量を更に的確に調整するために、１つ以上のアッテネータを用いても良い。
【００３５】
当業者であれば、本発明が、図１乃至８に示した実施形態に限定されるものではなく、また、本発明の原理から離れることなく、図示した構成要素を別の形態において加えたり、削除したり、組み合わせたり可能であることが理解でよう。
【００３６】
デジタイザ１１５がイベント列１３５を生成した後、信号再現ブロック１４０は、適切な信号再現手法を用いて、イベント列１３５を処理することによって、オリジナルのアナログの入力イベント１００をデジタル的に再現（reconstruction：再構築、再構成、復元）する。例えば、図９は、平均化処理手法の例を示す。最初に、イベント分離部９００は、イベント列１３５の個々のイベントを検出し、各イベントを１個の出力信号として分離する。例えば、イベント列１３５中に４個のイベントがある場合、イベント分離部９００は、４個の出力信号を生成する。
【００３７】
イベント分離部９００は、複数のイベントを分離するのに、既知の任意の方法を利用しても良い。例えば、イベント分離部９００は、自己相関を用いて各イベントが中央にくるインターバル（区間）を特定することで、イベント列１３５中の各イベントの位置を求める。位置を更に的確に求めるために、補足的な方法を更に用いても良い。そして、イベント分離部９００は、各イベントをそれぞれに対応する１つの出力信号へと分離するのに、この位置情報を利用できる。
【００３８】
個々のイベントが分離されたら、信号再現ブロック１４０は、入力イベントをデジタル的に表現したデジタル・データ（デジタル波形データとも呼ぶ）１４５を得るのに、平均化処理やインタリーブ処理といった既知の手法を利用できる。平均化処理手法の１例を図９に示すが、当業者には周知の他の適切な平均化処理手法を用いても良い。
【００３９】
図９に示す平均化処理では、等化（ＥＱ）フィルタ・ブロック９０５が、イベント列１３５を記録する際に生じた個々のイベントの歪みを補正するようにしても良い。最初に、等化フィルタ・ブロック９０５は、ＣＲＤを通過する際にあり得る各パスの伝達関数を求める。続いて、各イベントは、そのイベントに関する適切な伝達関数の逆関数で乗算される。記号（notation）Ｈ０は、遅延ループに入らずにＣＲＤを通過する場合の伝達関数を表すとする。同様に、Ｈ１乃至Ｈ３は、遅延ループを１周乃至３周した後にＣＲＤを通過する場合の伝達関数をそれぞれ表すとする。この場合、等化フィルタ・ブロック９０５は、最初のイベント（第１イベント）をＨ０の逆関数で乗算する。これは、最初のイベントは、遅延ループに入ることなくカップリング・ブロック１１０を通過するからである。同様に、等化フィルタ・ブロック９０５は、第２乃至第４イベントをＨ１乃至Ｈ３の逆関数でそれぞれ乗算する
【００４０】
基準位置ブロック９１０及びリサンプリング・ブロック９１５を、種々のイベント間のジッタを補正するのに利用しても良い。基準位置ブロック９１０は、複数のイベントを整列させるために、各イベントに与えるべき遅延量を求める。例えば、基準位置ブロック９１０は、各イベントについて、基準位置のレベルと時間との関係（time vs level reference position）を確立し、基準位置からサンプル・クロックの位置までの時間を測定する。続いて、基準位置ブロック９１０は、複数のイベント（この例では、４個のイベント）を、その最も近い整数の位置へと既知の手法で整列させる。
【００４１】
１つの実施形態では、基準位置ブロック９１０は、基準位置の前後にあるサンプル間で線形補間を取ることによって、イベントを整列させる。別の実施形態では、基準位置ブロック９１０が、イベント・データのＦＦＴ（高速フーリエ変換）を計算して周波数分析により群遅延を求め、この群遅延を用いて、各イベントについて、基準群遅延位置（reference group delay position）に対する時間シフト量を確立する。
【００４２】
各イベントの適切な遅延量が求められたら、リサンプリング・ブロック９１５が、イベントを整列させるようにしても良い。例えば、リサンプリング・ブロック９１５は、イベントを整列させるのに必要な遅延量に基づいて、複数のイベントのそれぞれについて、適切に位相を変化させるべく、異なる全域通過フィルタを計算する。続いて、リサンプリング・ブロック９１５は、これら全域通過フィルタを対応するイベントにそれぞれ適用することで、各イベントの位相を適切に変化させ、複数のイベントを整列させる。この全域通過リサンプリングは、インタリーブ処理を実行する実施形態でも利用すれば、インタリーブされたサンプル間の時間補正を確実に行うことができる。
【００４３】
別の実施形態では、リサンプリング・ブロック９１５は、時間領域においてではなくて、周波数領域において、複数のイベントを整列させても良い。例えば、リサンプリング・ブロック９１５は、複数のイベントに対して高速フーリエ変換（ＦＦＴ）を実行し、これらを周波数領域のイベント（周波数領域のデータ）に変換する。続いて、リサンプリング・ブロック９１５は、各周波数領域イベントの位相を回転させ、複数の周波数領域イベントの位相を整列させる。これは、複数の周波数領域イベントを時間領域に戻す変換をしたときに、複数イベントを時間的に効率良く整列させる。次に、リサンプリング・ブロック９１５は、位相を整列させた複数の周波数領域イベントに対して逆ＦＦＴを実行して、時間領域へと変換する。
【００４４】
リサンプリング・ブロック９１５を通過した後、各イベントに関するサンプリング・クロックは、基準位置に対して、他のイベントと同じ時点になる。イベントがリサンプルされると、平均化処理ブロック９２０は、複数のイベントを平均化して、アナログの入力イベントをデジタル的に表現したデジタル・データ１４５を得る。１つの実施形態では、平均化処理は、複数個別のイベントを合算し、イベントの合計個数（例えば、４個）で割り算することによって実行しても良い。
【００４５】
平均化処理の結果として、デジタル・データ１４５は、イベント列１３５中のサンプルされた個々イベントと比較すると、ノイズが低くなる。各イベント中のノイズは、典型的には、他のイベント中のノイズとは異なっているので、平均化処理の間に、ならされて小さくなってしまう。上述のように、デジタル・データ１４５は、ノイズが低くなれば、より高い有効垂直分解能を有することとなる。
【００４６】
デジタル・データ１４５を生成する第２の方法では、図１０に示すように、平均化処理の代わりに、インタリーブ処理を用いることができる。なお、図１０では、特定のインタリーブ処理の工程を示すが、これは単に説明の都合によるもので、信号再現ブロック１４０の実施形態をこれに限定するものではない。デジタル・データ１４５の生成には、既知の任意のインタリーブ処理を利用できる。
【００４７】
図１０では、イベント分離部９００及び基準位置ブロック９１０が、上述のように、複数のイベントを分離し、整列させる。実施形態によっては、全域通過リサンプリングを実行して、インタリーブされたサンプル間の時間を確実に補正するようにしても良い。インタリーブ処理の前に、イベントのエイリアシングを補正するため、フィルタ配列１０００を利用しても良い。フィルタ配列１０００は、複数フィルタの配列（Array）から構成され、これらは、周波数に応じて、位相の大きさに関し、イベントの相対的な周波数応答を整合させる。例えば、フィルタ配列１０００中のフィルタは、周知の標準的なＭＩＭＯ（Multiple-In、Multiple-Out）フィルタのようなＬＴＰ（linear time periodic）フィルタでも良い。これに代えて、別々の帯域幅等化フィルタを各イベントに適用しても良い。複数のイベント間の位相遅延と利得の違いの両方を補正することで、フィルタ配列１０００で生成されるイベントは、同じ位相及び振幅応答を持つようになる。しかし、フィルタ配列１０００は、相対的な位相及び利得補正を行うだけのこともある。この場合、絶対的な位相と振幅の補正を行うために、更なるフィルタ処理が必要なことがある。
【００４８】
フィルタ配列のサイズは、使用するインタリーブ処理の形式に依存している。例えば、４×４の配列は、４重インタリーブ処理に利用できる一方、２×２の配列は、２重インタリーブ処理に利用できる。当業者であれば、理解できるように、他のサイズのフィルタ配列を利用も良い。例えば、４つのイベントをフィルタ処理する場合、後述のように、インタリーブした結果を平均化処理する前に、これらイベントをインタリーブするのに、２×２のフィルタ配列を利用しても良い。
【００４９】
複数イベントを整列させた後、インタリーブ処理ブロック１００５は、複数のイベントをインタリーブして、より高いサンプリング・レートを有する単一のイベントを生成する。サンプリング・レートの増加量は、使用するインタリーブ処理の形式に依存する。例えば、２重、３重又は４重インタリーブ処理では、サンプリング・レートが２倍、３倍又は４倍にそれぞれ増加する。利用できるインタリーブ処理の形式は、イベント列１３５中の有効なイベントの個数に依存する。２重、３重又は４重インタリーブ処理を実行するには、少なくとも２個、３個又は４個のイベントがそれぞれ必要である。上述のように、記録できる有効なイベントの個数を増加させるには、１つ以上の増幅器を利用しても良い。
【００５０】
フィルタ配列１０００は、複数イベント間の相対的な位相及び振幅応答を整合させるだけなので、インタリーブ処理ブロック１００５の出力信号の位相や振幅は、正しくないかもしれない。帯域幅等化（BW EQ）フィルタ１０１０は、所望の目標とする応答を用いて、出力信号の位相と振幅を整合させることによって、インタリーブ処理ブロック１００５の出力信号を補正するのに利用できる。目標とする応答は、典型的には、通過する帯域全体で、振幅応答がフラットで、位相が線形なものである。結果として、帯域幅等化フィルタ１０１０は、位相及び振幅が補正されたデジタル・データ１４５を出力する。上述のように、入力イベントをデジタル的に表すデジタル・データ１４５は、イベント列１３５中のサンプルされたイベントのそれぞれと比較すると、サンプリング・レートが増加する。
【００５１】
別の実施形態では、図１１に示すように、フィルタ配列１０００の代わりに、各イベントで別々の帯域幅等化（BW EQ）フィルタを用いても良い。帯域幅等化フィルタ１１００、１１０５、１１１０及び１１１５のそれぞれは、単一イベントの位相と振幅（大きさ）を補正する。帯域幅等化フィルタを個別のイベントのそれぞれに適用すれば、複数のイベントをまとめた後に適用する帯域幅等化フィルタ１０１０は必要ない。しかし、これら帯域幅等化フィルタのそれぞれは、エイリアシングは考慮していないので、この実施形態は、イベントにエイリアシングがない場合にのみ利用可能なものとなる。対照的に、フィルタ配列１０００は、複数イベントのそれぞれをフィルタ処理するときに、エイリアシングを考慮したものとなっている。エイリアシングを避けるため、帯域幅等化フィルタ１１００、１１０５、１１１０及び１１１５を利用する実施形態は、サンプリング・レートの増加が、フィルタ配列１０００を利用する実施形態よりも小さくなっている。よって、フィルタ配列１０００は、サンプリング・レートの増加を大きくしたい場合や、イベントにエイリアシングがある場合に、使用すると良い。
【００５２】
信号再現ブロック１４０の別の実施形態では、インタリーブ処理と平均化処理の両方を実行しても良い。例えば、複数のイベントを２つ以上のグループに分け、各グループ内のイベントをインタリーブ処理し、そして、そのインタリーブ処理の結果について平均化処理をしても良い。この処理で得られる結果（デジタル・データ）は、インタリーブ処理による増加したサンプリング・レートと、平均化処理による低下したノイズという両方の特性を有している。
【００５３】
図１２は、インタリーブ処理と平均化処理の両方を用いる実施形態の例を示す。この実施形態では、イベント列１３５中の４つのイベントが２つのグループに分けられる。フィルタ配列１２００及び１２０５は、２×２のフィルタ配列を各グループ内のイベントに適用する。インタリーブ処理ブロック１２１０及び１２１５は、フィルタ処理の結果をインタリーブ処理することで、２組の２重インタリーブ処理の結果をそれぞれ生成する。これら２組のインタリーブ処理の結果は、上述のように、イベント列１３５中のイベントに比較して、サンプリング・レートが２倍となっている。平均化処理ブロック９２０は、２組のインタリーブ処理の結果を平均化して、個々のインタリーブ処理の結果よりもノイズの低い平均化処理イベントを生成する。最後に、帯域幅等化フィルタ１０１０が、平均化処理イベントの位相と振幅を補正して、入力イベントを表すデジタル・データ１４５を生成する。
【００５４】
図１２では、４つのイベントを処理する実施形態を例として示しているが、この手法は、任意の個数のイベントを有するインベト列に適したものに変更できる。ただし、イベント列１３５が奇数個のイベントを有している場合には、平均化処理とインタリーブ処理の手法を組み合わせできないことがある。この場合、イベント列１３５の最後のイベントを破棄して、偶数個のイベントとしても良い。これに代えて、どちらか一方の手法だけを用いて、イベント列を再現しても良い。
【００５５】
上述の実施形態は、既存の構成要素を用いて実現可能なので、本発明による手法は、比較的安価に実現可能である。更に、ＣＲＤ回路は、極わずかな変更で、既存の装置の入力部に付加できる。多くの場合、その装置（例えば、オシロスコープなど）のソフトウェアを、信号再現処理を実行するように変更できる。または、その装置がイベント列１３５を出力できる場合には、その装置のソフトウェアには変更を加えずに、外部にあるコンピュータ、携帯型デバイス、タブレットといった別個の装置で信号再現処理を実行するようにしても良い。このように、ＣＲＤは、サンプリング・レートと信号対ノイズ比を改善できるので、コストをかけて装置をアップグレードしなくても、装置の製品として効果的に利用できる寿命を長くできる。また、ＣＲＤは、例えば、新開発した製品の一部分といった形で、装置の内部で実現することも可能である。これによれば、最小のコストで、装置の性能を更に改善できる。
【００５６】
図１３は、既存のオシロスコープにＣＲＤ回路を付加した例を示す。この実施形態では、カップリング・ブロック１１０及び遅延ブロック１２５は、拡張式（add-on）ＣＲＤボックスのハウジング内に収納するようにしても良い。これによって、複数チャンネルのそれぞれについて、サンプリング・レートと分解能は増加し、ノイズは低減される。例えば、拡張式ＣＲＤボックス１３０５、１３１０、１３１５及び１３２０は、オシロスコープ１３００の１つ以上のチャンネルの入力部にそれぞれ取り付けられる。その取り付けには、ＳＭＡコネクタやその他適切なコネクタなどの標準的なコネクタを利用できる。この実施形態では、デジタイザ１１５は、典型的には、オシロスコープ１３００内に既に存在している１つ以上のデジタイザとすれば良い。
【００５７】
拡張式ＣＲＤボックスを用いる場合でも、ＣＲＤの実施形態では、既存の装置（例えば、オシロスコープ）に多少の変更が必要となることがある。例えば、図２乃至９に示したように、ＣＲＤ中のスイッチを制御するため、トリガが供給されるようにするための変更が必要となる。同様に、信号再現ブロック１４０は、理想的には、オシロスコープ１３００中のソフトウェアで実現される。これは、実施形態によっては、小幅で済むものの、オシロスコープ１３００中のソフトウェアの変更が必要となる。例えば、信号再現ブロック１４０は、MathWorks社のMATLAB（登録商標）のコードとして実現される。既存のオシロスコープの多くは、MATLABコードを実行できるので、オシロスコープのＯＳレベルでの大幅な変更までは必要なく、アプリケーション・レベルでの変更が必要となるだけである。別の実施形態では、オシロスコープ上で動作するソフトウェアの更なる変更が必要な場合もある。
【００５８】
これに代えて、標準的なコンピュータのような別個の装置でオシロスコープからイベント列１３５を受けて、この別個の装置で信号再現ブロック１４０を実現するようにしても良い。これは、そうした別個の装置で、信号再現機能を実行するように、既に用意できている場合には、有用であろう。また、例えば、オシロスコープ１３００がMATLABコードをサポートしていない場合や、ソフトウェアの変更が簡単にできない場合にも、こうしたやり方が適切であろう。
【００５９】
説明の都合から本発明の特定の実施形態を説明してきたが、当業者であれば、本発明の原理から離れることなく、種々の変更が可能なことは明かであろう。例えば、ＣＲＤ、デジタイザ及び信号再現ブロックの全体又はその一部分は、装置内にある１つ以上のソフトウェア又はハードウェアで実現しても良いし、１つ以上の外部の装置で実現しても良い。以下では、本発明の概念を、いくつかの観点から記載する。
【００６０】
本発明の概念１は、リアルタイム・オシロスコープ（デジタル化装置）であって、
電気入力信号を受けるよう構成される外部ポートと、
第１及び第２入力端子並びに第１及び第２出力端子を有し、上記第１入力端子が上記外部ポートに結合されており、上記第１及び第２入力端子のいずれかで受けた信号の複製信号を上記第１及び第２出力端子の両方に供給するよう構成されたカップリング・ブロックと、
該カップリング・ブロックの上記第１出力端子に結合され、該第１出力端子から受けた信号をリアルタイムでデジタル化し、デジタル化信号を生成するよう構成されるデジタイザと、
上記カップリング・ブロックの上記第２入力端子及び上記第２出力端子に結合され、上記第２出力端子からの上記複製信号を遅延した遅延信号を上記第２入力端子に供給する遅延ブロックと、
上記デジタル化信号を記憶するよう構成される記憶ユニットと、
２つ以上の上記デジタル化信号に基づいて、上記電気入力信号を表すデータを出力するよう構成される信号再現ブロックと
を具えている。
【００６１】
本発明の概念２は、上記概念１のオシロスコープであって、このとき、上記信号再現ブロックが、
上記デジタル化信号に基づいて、１つ以上の個別のイベントに分離するよう構成されるイベント分離部と、
個別の上記イベントから歪みを除去するよう構成される１つ以上の等化フィルタと、
上記イベントの遅延量を求めるよう構成される基準位置ブロックと、
個別の上記イベントに上記遅延量を適用することによって、１つ以上のリサンプル・イベント（リサンプルされたイベント）を生成するよう構成されるリサンプリング・ブロックと
上記リサンプル・イベントを平均化処理することによって、上記電気入力信号を表す上記データを生成するよう構成される平均化処理ブロックと
を有している。
【００６２】
本発明の概念３は、上記概念１のオシロスコープであって、このとき、上記信号再現ブロックが、
上記デジタル化信号に基づいて、１つ以上の個別のイベントに分離するよう構成されるイベント分離部と、
１つ以上の上記イベントに遅延量を適用すると共に、２つ以上のイベント間の相対的な周波数応答を整合（マッチング）させるフィルタ・ブロックと、
２つ以上のフィルタ処理された上記イベントをインタリーブ処理することによって、インタリーブ・イベント（インタリーブされたイベント）を生成するよう構成されるインタリーブ処理ブロックと、
上記インタリーブ・イベントの位相と振幅を補正することによって、上記電気入力信号を表す上記データを生成するよう構成される帯域幅等化フィルタと
を有している。
【００６３】
本発明の概念４は、上記概念１のオシロスコープであって、このとき、上記カップリング・ブロックが、パワー合成部（power combiner）とパワー分配部（power divider）とを有している。
【００６４】
本発明の概念５は、上記概念１のオシロスコープであって、このとき、上記カップリング・ブロックが、パワー・スプリッタとパワー分配部とを有している。このとき、パワー・スプリッタをパワー合成部として利用しても良い。また、パワー分配部もパワー・スプリッタで構成しても良い。
【００６５】
本発明の概念６は、上記概念１のオシロスコープであって、このとき、上記カップリング・ブロックが、スイッチとパワー分配部（power divider）とを有している。
【００６６】
本発明の概念７は、上記概念１のオシロスコープであって、このとき、上記遅延ブロックが、複数の遅延ラインを有し、上記オシロスコープが、上記電気入力信号に応じて適切な上記遅延ラインを選択するよう構成されている。
【００６７】
本発明の概念８は、上記概念１のオシロスコープであって、信号がシステム中を間違った方向に進むのを防止する１つ以上のアイソレーション・デバイスを更に具えている。
【００６８】
本発明の概念９は、上記概念１のオシロスコープであって、システム中の複数の信号の少なくとも１つを増幅するよう構成される１つ以上の増幅器を更に具えている。
【００６９】
本発明の概念１０は、上記概念１のオシロスコープであって、システム中の複数の信号の少なくとも１つを消散させるよう構成されるリセット・スイッチを更に具えている。
【００７０】
本発明の概念１１は、上記概念１のオシロスコープであって、外部入力部と上記カップリング・ブロックとに結合され、トリガ・イベントに基いて上記カップリング・ブロックからの上記電気入力信号を切断するよう構成されるゲートを更に具えている。
【００７１】
本発明の概念１２は、リアルタイム・デジタイザで利用する電気的イベントをデジタル化する方法であって、
電気的な入力信号を受けるステップと、
上記入力信号の複製信号を生成するステップと、
繰り返し上記複製信号を遅延ループを通して送信するステップと、
上記複製信号のそれぞれが上記遅延ループを通過した後に、上記複製信号をデジタル化し、デジタル化信号を生成するステップと、
信号再現方法を用いて２つ以上の上記デジタル化信号に基づく出力信号を生成するステップと、
上記出力信号を出力するステップと
を具えている。
【００７２】
本発明の概念１３は、上記概念１２の方法であって、
上記複製信号のそれぞれが上記遅延ループを通過した後に、上記複製信号をデジタル化し、上記デジタル化信号を生成するステップが、上記デジタル化信号をメモリに記憶するステップを有し、
連続的な上記複製信号を上記メモリに集めることで、複数の上記デジタル化信号の列を生成することを特徴としている。
【００７３】
本発明の概念１４は、上記概念１３の方法であって、上記信号再現方法を用いて２つ以上の上記デジタル化信号に基づく上記出力信号を生成するステップが、
上記デジタル化信号の上記列中の個別のイベントを検出するステップと、
２つ以上の個別の上記イベントを分離するステップと
分離された上記イベントを時間的に整列させるステップと、
少なくとも一部分において２つ以上の整列させた上記イベントを平均したものに基づき、上記出力信号を生成するステップと
を有している。
【００７４】
本発明の概念１５は、上記概念１３の方法であって、分離された上記イベントに等化処理を加えるステップを更に具えている。
【００７５】
本発明の概念１６は、上記概念１５の方法であって、このとき、分離された上記イベントに等化処理を加えるステップが、
上記イベントそれぞれの伝達関数を計算するステップと、
上記伝達関数の逆関数を１つ以上の上記イベントに乗算するステップと
を有している。
【００７６】
本発明の概念１７は、上記概念１４の方法であって、このとき、分離された上記イベントを時間的に整列させるステップが、
上記イベントのそれぞれについて、基準位置のレベルと時間との関係（time vs level reference position）を求めるステップと、
上記基準位置からサンプリング・クロックの位置までの時間を測定する処理と、
測定された上記時間に基いて、上記イベントのそれぞれに関する全域通過フィルタを計算する処理と、
上記イベントのそれぞれに上記全域通過フィルタを適用し、整列されたイベントを生成する処理と
を有している。
【００７７】
本発明の概念１８は、上記概念１４の方法であって、このとき、分離された上記イベントを時間的に整列させるステップが、
分離された上記イベントに対して高速フーリエ変換（ＦＦＴ）を実行して複数のＦＦＴイベントを生成するステップと、
複数の上記ＦＦＴイベントの位相を回転させて、複数の上記位相を整列させる処理と、
位相を回転させた上記ＦＦＴイベントに対して逆高速フーリエ変換を実行して、整列されたイベントを生成する処理と
を有している。
【００７８】
本発明の概念１９は、上記概念１３の方法であって、このとき、上記信号再現方法を用いて２つ以上の上記デジタル化信号に基づく上記出力信号を生成するステップが、
上記デジタル化信号の上記列中の個別のイベントを検出するステップと、
２つ以上の個別の上記イベントを分離するステップと
分離された上記イベントを時間的に整列させるステップと、
整列させた上記イベントをインタリーブ処理することによって、上記出力信号を生成するステップと
を有している。
【００７９】
本発明の概念２０は、上記概念１９の方法であって、２つ以上の分離された上記イベントをフィルタ処理して、周波数に応じた上記イベントの位相及び振幅に関する相対的な周波数応答を整合させるステップを更に具えている。
【００８０】
本発明の概念２１は、上記概念１９の方法であって、上記出力信号を生成するステップが、整列させた上記イベントをインタリーブ処理して得られる結果に帯域幅等化フィルタを適用するステップを更に具えている。
【００８１】
本発明の概念２２は、上記概念１３の方法であって、上記信号再現方法を用いて２つ以上の上記デジタル化信号に基づく上記出力信号を生成するステップが、
上記デジタル化信号の上記列中の個別のイベントを検出するステップと、
２つ以上の個別の上記イベントを分離するステップと
分離された上記イベントを時間的に整列させるステップと、
整列された上記イベントを２つ以上のグループに分けるステップと、
上記グループそれぞれ内の上記イベントについてインタリーブ処理を行うステップと、
インタリーブ処理された結果を平均化処理することによって上記出力信号を生成するステップと
を有している。
【符号の説明】
【００８２】
１００  入力イベント
１１０  カップリング・ブロック
１１５  デジタイザ
１２０  複製イベント
１２５  遅延ブロック
１３０  遅延イベント
１３５  イベント列
１４０  信号再現ブロック
１４５  デジタル・データ（入力イベントのデジタル表現）
２００  合成部
２０５  分配部
３００  アイソレータ
４００  増幅器
４０５  アッテネータ（減衰回路）
５００  トリガ・ゲート
６００  入力スイッチ
６０５  リセット・スイッチ
６１０  抵抗器
７００  プリエンファシス等化回路
７０５  増幅器
７１０  アッテネータ
８００  可変遅延ライン
８０５  可変遅延ライン
８１０  可変遅延ライン
８２０  スイッチ
８２５  スイッチ
９００  イベント分離部
９０５  等化フィルタ・ブロック
９１０  基準位置ブロック
９１５  リサンプリング・ブロック
１０００  フィルタ配列
１００５  インタリーブ処理ブロック
１０１０  帯域幅等化フィルタ
１１００  帯域幅等化フィルタ
１１０５  帯域幅等化フィルタ
１１１０  帯域幅等化フィルタ
１１１５  帯域幅等化フィルタ
１２００  フィルタ配列
１２０５  フィルタ配列
１２１０  インタリーブ処理ブロック
１２１５  インタリーブ処理ブロック
１３００  オシロスコープ
１３０５  拡張式ＣＲＤボックス
１３１０  拡張式ＣＲＤボックス
１３１５  拡張式ＣＲＤボックス
１３２０  拡張式ＣＲＤボックス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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