【手続補正書】
【提出日】平成18年5月2日(2006.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ＣＤＲ信号を受信し、処理する装置であって、
ＰＬＤ回路と、
前記ＣＤＲ信号を受信するよう構成された第１の入力回路であって、前記ＣＤＲ信号は、データ情報とシリアルデータストリームに埋め込まれたクロック信号とを含む、第１の入力回路と、
基準クロック信号を受信するよう構成された第２の入力回路であって、前記基準クロック信号は、前記埋め込まれたクロック信号の周波数に関連する周波数を有している、第２の入力回路と、
前記ＰＬＤ回路によって少なくとも部分的に制御される処理回路であって、前記基準クロック信号を用いて前記ＣＤＲ信号からデータ情報を復元するように構成された処理回路と
を備えた、装置。
【請求項２】  前記ＰＬＤ回路、前記第１の入力回路、前記第２の入力回路および前記処理回路のすべてが、単一の集積回路デバイスに集積されている、請求項１に記載の装置。
【請求項３】  前記第１の入力回路は、位相同期ループ回路を含む、請求項１に記載の装置。
【請求項４】  前記位相同期ループは、動作パラメータに対してプログラム可能である、請求項３に記載の装置。
【請求項５】  前記位相同期ループは、プログラム可能なパワーダウン信号に応答してパワーダウンするように構成されている、請求項３に記載の装置。
【請求項６】  前記第２の入力回路は、位相同期ループ回路を含む、請求項１に記載の装置。
【請求項７】  前記位相同期ループは、動作パラメータに対してプログラム可能である、請求項６に記載の装置。
【請求項８】  前記位相同期ループは、プログラム可能なパワーダウン信号に応答してパワーダウンするように構成されている、請求項６に記載の装置。
【請求項９】  前記第１の入力回路は、前記位相同期ループ回路の出力信号を受信し、前記ＣＤＲ信号と同期する復元されたクロック信号を生成するように構成された更なる位相同期ループ回路を含む、請求項６に記載の装置。
【請求項１０】  前記更なる位相同期ループ回路は、前記位相同期ループ回路の出力信号の位相を調整することにより、前記復元されたクロック信号を生成するようにさらに構成されている、請求項９に記載の装置。
【請求項１１】  前記処理回路は、前記データ情報をシリアル形式からパラレル形式に変換するように構成されたデシリアライザ回路を含む、請求項１に記載の装置。
【請求項１２】  前記デシリアライザ回路は、動作パラメータに対してプログラム可能である、請求項１１に記載の装置。
【請求項１３】  前記デシリアライザ回路は、前記ＰＬＤ回路によって選択的に生成されるリセット信号に応答してリセットするようにさらに構成されている、請求項１１に記載の装置。
【請求項１４】  前記処理回路は、前記基準クロック信号に関連付けられたクロックレジームと異なるクロックレジームとの間において前記データ情報をバッファリングするように構成されたバッファ回路を含む、請求項１に記載の装置。
【請求項１５】  前記バッファ回路は、前記ＰＬＤ回路によって選択的に生成されるリセット信号に応答してリセットするようにさらに構成されている、請求項１４に記載の装置。
【請求項１６】  前記第１の入力回路、前記第２の入力回路および前記処理回路のうちの少なくとも１つは、この少なくとも１つの回路の動作状態を示す状態監視信号を前記ＰＬＤ回路に付与するように構成されている、請求項１に記載の装置。
【請求項１７】  前記第１の入力回路、前記第２の入力回路および前記処理回路のうちの少なくとも１つは、前記ＰＬＤ回路によって選択的に生成されるリセット信号によってリセットされる構成要素を含む、請求項１に記載の装置。
【請求項１８】  前記第１の入力回路は、代替的な使用のために非ＣＤＲデータ信号を受信するようにさらに構成されており、前記第２の入力回路は、代替的な使用のために前記非ＣＤＲデータ信号と同期する非ＣＤＲクロック信号を受信するようにさらに構成されており、前記処理回路は、代替的な使用のために前記非ＣＤＲクロック信号を用いて前記非ＣＤＲデータ信号から前記データ情報を導出するようにさらに構成されている、請求項１に記載の装置。
【請求項１９】  前記非ＣＤＲデータ信号は、ＬＶＤＳ信号である、請求項１８に記載の装置。
【請求項２０】  前記ＰＬＤ回路から更なるデータ情報を受信し、前記基準クロック信号を用いて前記更なるデータ情報を前記装置が出力するための更なるＣＤＲ信号としてエンコードするように構成された出力回路をさらに備えている、請求項１に記載の装置。
【請求項２１】  前記更なるＣＤＲ信号を前記ＣＤＲ信号として選択的に使用するように構成されたループバック回路をさらに備えている、請求項２０に記載の装置。
【請求項２２】  前記ループバック回路は、前記ＰＬＤ回路からの信号によって前記ループバック回路が制御され得るように構成されている、請求項２１に記載の装置。
【請求項２３】  前記更なるＣＤＲ信号の代わりに前記装置が出力するためのＣＤＲ信号を選択的にルーティングするように構成されたループバック回路をさらに備えている、請求項２０に記載の装置。
【請求項２４】  前記ループバック回路は、前記ＰＬＤ回路からの信号によって前記ループバック回路が制御され得るように構成されている、請求項２３に記載の装置。
【請求項２５】  前記ループバック回路は、前記ＰＬＤ回路によって選択的に制御されるようにさらに構成されている、請求項２１に記載の装置。
【請求項２６】  ＣＤＲ信号を生成し、送信する装置であって、
データ情報とＰＬＤクロック信号とを生成するように構成されたＰＬＤ回路と、
基準クロック信号を受信するように構成された入力回路と、
前記ＰＤＬクロック信号に関連付けられたクロックレジームと前記基準クロック信号に関連付けられた異なるクロックレジームとの間において前記データ情報をバッファリングするように構成されたバッファ回路であって、前記クロックレジームは、異なる周波数を有している、バッファ回路と、
前記基準クロック信号を用いて、前記データ情報と前記基準クロック信号に関連する周波数を有する埋め込まれたクロック信号とを含む前記ＣＤＲ信号を生成するように構成された出力回路と
を備えた、装置。
【請求項２７】  前記ＰＬＤ回路、前記入力回路および前記出力回路のすべてが、単一の集積回路デバイスに集積されている、請求項２６に記載の装置。
【請求項２８】  前記入力回路は、位相同期ループ回路を含む、請求項２６に記載の装置。
【請求項２９】  前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項２８に記載の装置。
【請求項３０】  前記位相同期ループ回路は、プログラム可能なパワーダウン信号に応答してパワーダウンするように構成されている、請求項２８に記載の装置。
【請求項３１】  前記出力回路は、前記データ情報をパラレル形式からシリアル形式に変換するように構成されたシリアライザ回路を含む、請求項２６に記載の装置。
【請求項３２】  前記シリアライザ回路は、動作パラメータに対してプログラム可能である、請求項３１に記載の装置。
【請求項３３】  前記入力回路および前記出力回路のうちの少なくとも１つは、この少なくとも１つの回路の動作状態を示す状態監視信号を前記ＰＬＤ回路に付与するように構成されている、請求項２６に記載の装置。
【請求項３４】  前記入力回路および前記出力回路のうちの少なくとも１つは、前記ＰＬＤ回路によって選択的に生成されるリセット信号によってリセットされる構成要素を含む、請求項２６に記載の装置。
【請求項３５】  前記ＰＬＤ回路は、前記データ情報と同期する非ＣＤＲクロック信号を生成するようにさらに構成されており、前記出力回路は、代替的な使用のために前記非ＣＤＲクロック信号とパラレルに前記データ情報を非ＣＤＲ形式で出力するようにさらに構成されている、請求項２６に記載の装置。
【請求項３６】  前記出力回路は、前記非ＣＤＲクロック信号を周波数スケールされた形式で出力する前に、前記非ＣＤＲクロック信号を所定のスケールファクタによって選択的に周波数スケールするようにさらに構成されている、請求項３５に記載の装置。
【請求項３７】  前記出力回路は、スケールファクタに対してプログラム可能である、請求項３６に記載の装置。
【請求項３８】  前記非ＣＤＲ形式のデータ情報は、ＬＶＤＳ信号である、請求項３５に記載の装置。
【請求項３９】  データ情報を含む情報信号を受信する装置であって、前記データ情報は、前記データ情報に埋め込まれたデータ情報のためのクロック情報を有しており、
前記装置は、
前記情報信号を受信するように構成された第１の入力回路と、
プログラム可能なスケールファクタを受信するように構成された回路と、
前記プログラム可能なスケールファクタによって前記クロック情報の周波数に関連付けられた基準周波数を有する基準クロック信号を受信するように構成された第２の入力回路と、
前記情報信号と前記基準クロック信号とを用いて、前記クロック情報の位相および周波数にそれぞれ対応する位相および周波数を有する復元されたクロック信号を生成するように構成された基準クロック信号処理回路と、
前記復元されたクロック信号と前記情報信号とを用いて、前記情報信号の前記データ情報を示すデータ出力信号を生成するように構成されたデータ復元回路と
を備えている、装置。
【請求項４０】  前記データ出力信号を複数のパラレルデータサブ信号に変換するように構成されたデシリアライザ回路をさらに備えており、前記複数のパラレルデータサブ信号のそれぞれは、前記データ出力信号によって示される前記データ情報の各部分を表す、請求項３９に記載の装置。
【請求項４１】  前記デシリアライザ回路は、何個のパラレルデータサブ信号が生成されるかに対してプログラム可能である、請求項４０に記載の装置。
【請求項４２】  前記データ出力信号を、前記基準クロック信号および前記復元されたクロック信号の位相および周波数に実質的に関連していない位相および周波数を有することができる読み取り制御信号と同期する更なるデータ出力信号に変換するように構成されたシンクロナイザ回路をさらに備えている、請求項３９に記載の装置。
【請求項４３】  前記データ出力信号または前記更なるデータ出力信号のいずれかを最終的なデータ出力信号として選択するように構成された選択回路をさらに備えている、請求項４２に記載の装置。
【請求項４４】  前記基準クロック信号処理回路は、前記復元されたクロック信号を生成する際に前記スケールファクタを使用するようにさらに構成されている、請求項３９に記載の装置。
【請求項４５】  前記基準クロック信号処理回路は、前記スケールファクタに対してプログラム可能である、請求項４４に記載の装置。
【請求項４６】  前記情報信号は、一対の差動信号として前記第１の入力回路に付与され、前記第１の入力回路は、前記差動信号を用いて前記装置がさらに処理するための単一の出力信号を生成するように構成された差動ドライバ回路を含む、請求項３９に記載の装置。
【請求項４７】  前記基準クロック信号は、一対の差動信号として前記第２の入力回路に付与され、前記第２の入力回路は、前記差動信号を用いて前記装置がさらに処理するための単一の出力信号を生成するように構成された差動ドライバ回路を含む、請求項３９に記載の装置。
【請求項４８】  前記基準クロック信号処理回路は、前記基準クロック信号と前記スケールファクタとを用いて複数の更なる候補基準クロック信号を生成するよう構成された位相同期ループ回路を含み、前記複数の更なる候補基準クロック信号のそれぞれは、前記クロック情報の前記周波数を有するとともに、他の全ての候補基準クロック信号とは異なる位相を有する、請求項３９に記載の装置。
【請求項４９】  前記基準クロック信号処理回路は、前記情報信号と前記複数の更なる候補基準クロック信号とを用いて前記復元されたクロック信号を生成するように構成された更なる位相同期ループ回路をさらに含む、請求項４８に記載の装置。
【請求項５０】  前記更なる位相同期ループ回路は、前記複数の候補基準クロック信号のうちの１つの候補基準クロック信号であって、前記クロック情報の前記位相と最も適合して動作する位相を有する候補基準クロック信号を前記復元されたクロック信号として選択するように構成された選択回路を含む、請求項４９に記載の装置。
【請求項５１】  前記データ復元回路は、前記情報信号が付与されるデータ入力端子と前記復元されたクロック信号が付与されるクロック入力端子とを有するレジスタ回路を含み、前記レジスタ回路は、前記クロック入力端子に付与される前記信号に同期して、前記データ入力端子に付与される前記信号のサンプルを格納し、出力するように構成されている、請求項３９に記載の装置。
【請求項５２】  前記データ復元回路は、前記復元されたクロック信号と同期して前記レジスタによって出力される複数の連続する信号サンプルを格納し、他の別個の読み取りクロック信号に応答してこれらのサンプルを同じ順序で出力するように構成されたバッファメモリ回路をさらに含む、請求項５１に記載の装置。
【請求項５３】  前記情報信号は、Ｊ個のシリアルデータビットからなる連続するワードを表し、
前記データ復元回路は、
シリアルに接続された複数のステージを有するシフトレジスタ回路であって、前記復元されたクロック信号に同期して前記情報信号の連続するサンプルをシフトするように構成されたシフトレジスタ回路と、
前記復元されたクロック信号をＪで除算することにより、更なる基準クロック信号を生成するよう構成された周波数分割回路と、
前記更なる基準クロック信号に同期してパラレルワード形式で前記シフトレジスタ回路のすべてのステージをアンロードするように構成されたアンロード回路と
を含む、請求項３９に記載の装置。
【請求項５４】  周波数分割回路は、Ｊに対してプログラム可能である、請求項５３に記載の装置。
【請求項５５】  前記データ復元回路は、前記別の更なる基準クロック信号に同期して前記アンロード回路からの複数の連続するパラレルワードを格納し、他の別個の読み取りクロック信号に応答してこれらのパラレルワードを同じ順序で出力するように構成されたバッファメモリ回路をさらに含む、請求項５３に記載の装置。
【請求項５６】  前記データ出力信号を使用するように構成されたＰＬＤ回路をさらに備えている、請求項３９に記載の装置。
【請求項５７】  前記回路のすべてが、単一の集積回路上に配置されている、請求項５６に記載の装置。
【請求項５８】  前記復元されたクロック信号を示す信号を前記ＰＬＤ回路に選択的に付与するように構成されたルーティング回路をさらに備えている、請求項５６に記載の装置。
【請求項５９】  前記読み取り制御信号を生成するよう構成されたＰＬＤ回路をさらに備えている、請求項４２に記載の装置。
【請求項６０】  前記ＰＬＤ回路は、前記データ出力信号を使用するようにさらに構成されている、請求項５９に記載の装置。
【請求項６１】  請求項３９に記載の装置と、
前記情報信号の第１のソースと、
前記基準クロック信号の第２のソースと、
前記第１のソースと前記第１の入力回路との間の第１の接続と、
前記第２のソースと前記第２の入力回路との間の第２の接続と
を備えた、シグナリングシステム。
【請求項６２】  前記第１の入力回路および前記第２の入力回路は、前記第１のソースおよび前記第２のソースを含んでいない共通の集積回路上に配置されている、請求項６１に記載のシステム。
【請求項６３】  前記情報信号は、クロックデータ復元信号である、請求項３９に記載の装置。
【請求項６４】  前記情報信号に関係することなく、前記基準クロック信号に基づいて更なる基準クロック信号を選択的かつ代替的に生成するように構成された代替基準クロック信号処理回路をさらに備えている、請求項３９に記載の装置。
【請求項６５】  処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリに結合された装置であって、請求項３９に記載の装置と
を備えた、デジタル処理システム。
【請求項６６】  請求項３９に記載の装置が実装されたプリント回路基板。
【請求項６７】  前記プリント回路基板上に実装されたメモリであって、前記装置に結合されたメモリをさらに備えている、請求項６６に記載のプリント回路基板。
【請求項６８】  前記プリント回路基板上に実装された処理回路であって、前記装置に結合された処理回路をさらに備えている、請求項６６に記載のプリント回路基板。
【請求項６９】  データ情報を含む情報信号を送信する装置であって、前記データ情報は、前記データ情報に埋め込まれたデータ情報のためのクロック情報を有しており、
前記装置は、
プログラム可能なスケールファクタを受信するように構成された回路と、
前記プラグラム可能なスケールファクタによって前記クロック情報の周波数に関連付けられた基準周波数を有する基準クロック信号を受信するように構成された入力回路と、
前記基準クロック信号を用いて、前記クロック情報の前記周波数を有する更なる基準クロック信号を生成するように構成された基準クロック信号処理回路と、
前記データ情報を示すデータ信号を生成するよう構成されたデータソース回路と、
前記更なる基準クロック信号に従って前記データ信号を処理することにより、前記情報信号を生成するように構成されたデータ信号処理回路と
を備えた、装置。
【請求項７０】  前記データソース回路は、前記データ信号を複数のパラレルデータサブ信号として生成するように構成されており、前記複数のパラレルデータサブ信号のそれぞれは、前記データ情報の各部分を表し、
前記データ信号処理回路は、前記複数のパラレルデータサブ信号を単一のシリアルデータ信号に変換するように構成されたシリアライザ回路を含む、請求項６９に記載の装置。
【請求項７１】  前記シリアライザ回路は、何個のパラレルデータサブ信号が変換されるかに対してプログラム可能である、請求項７０に記載の装置。
【請求項７２】  前記データ信号処理回路は、
書き込み制御信号に同期して前記データ信号を受信し、その後、前記更なる基準クロック信号に同期して前記データ信号を出力するように構成されたシンクロナイザ回路を含み、前記書き込み制御信号は、前記基準クロック信号および前記更なる基準クロック信号の位相および周波数には実質的に関連していない位相および周波数を有することが可能である、請求項６９に記載の装置。
【請求項７３】  前記データ信号処理回路は、前記データ信号が前記シンクロナイザ回路を選択的にバイパスすることを可能にするように構成された選択回路をさらに含む、請求項７２に記載の装置。
【請求項７４】  前記基準クロック信号処理回路は、前記更なる基準クロック信号を生成する際に前記スケールファクタを使用するようにさらに構成されている、請求項６９に記載の装置。
【請求項７５】  前記基準クロック信号処理回路は、前記スケールファクタに対してプログラム可能である、請求項７４に記載の装置。
【請求項７６】  前記基準クロック信号は、一対の差動信号として前記入力回路に付与され、前記入力回路は、前記差動信号を用いて前記装置がさらに処理するための単一の出力信号を生成するように構成された差動ドライバ回路を含む、請求項６９に記載の装置。
【請求項７７】  前記データ信号処理回路は、前記情報信号を一対の差動信号として送信するように構成された差動ドライバ回路を含む、請求項６９に記載の装置。
【請求項７８】  前記基準クロック信号処理回路は、前記基準クロック信号と前記スケールファクタとを用いて前記更なる基準クロック信号を生成するように構成された位相同期ループ回路を含む、請求項６９に記載の装置。
【請求項７９】  前記データ信号処理回路は、前記データ信号が付与されるデータ入力端子と前記更なる基準クロック信号が付与されるクロック入力端子とを有するレジスタ回路を含み、前記レジスタ回路は、前記データ入力端子に付与される前記信号のサンプルを格納し、前記クロック入力端子に付与される前記信号に同期してこれらのサンプルを出力するように構成されている、請求項６９に記載の装置。
【請求項８０】  前記データ信号は、複数のパラレルデータサブ信号を含み、前記複数のパラレルデータサブ信号のそれぞれは、前記データ情報の部分を示し、
前記データ信号処理回路は、前記複数のデータサブ信号がそれぞれ付与される複数のデータ入力端子と前記更なる基準クロック信号が付与されるクロック入力端子とを有するレジスタ回路を含み、前記レジスタ回路は、前記データ入力端子に付与される前記信号のサンプルを格納し、前記クロック入力端子に付与される前記信号に同期してこれらのサンプルをシリアルに出力するように構成されている、請求項６９に記載の装置。
【請求項８１】  前記データ信号処理回路は、他の別個の書き込みクロック信号に応答して前記複数のデータサブ信号のそれぞれの複数の連続するサンプルを格納し、前記更なる基準クロック信号に同期してこれらのサンプルを同じ順序で出力するように構成されたバッファメモリ回路をさらに含む、請求項８０に記載の装置。
【請求項８２】  前記複数のパラレルデータサブ信号は、Ｊ個のパラレルデータサブ信号を含み、
前記レジスタ回路は、
シリアルに接続された複数のステージを有するシフトレジスタ回路であって、前記更なる基準クロック信号に同期してこれらのステージの内容をシリアルにシフトアウトするように構成されたシフトレジスタ回路と、
前記更なる基準クロック信号をＪで除算することにより、別の更なる基準クロック信号を生成するように構成された周波数分割回路と、
前記別の更なる基準クロック信号に同期して、前記複数のデータサブ信号のサンプルを含む前記シフトレジスタ回路のすべてのステージをパラレルにロードするように構成されたロード回路と
を含む、請求項８０に記載の装置。
【請求項８３】  前記周波数分割回路は、Ｊに対してプログラム可能である、請求項８２に記載の装置。
【請求項８４】  前記レジスタ回路は、
他の別個の書き込みクロック信号に応答して前記複数のデータサブ信号のサンプルの複数の連続するパラレルワードを格納し、前記別の更なるクロック信号に応答してこれらのパラレルワードを同じ順序で出力するように構成されたバッファメモリ回路をさらに含む、請求項６９に記載の装置。
【請求項８５】  前記データソース回路は、ＰＬＤ回路を含む、請求項６９に記載の装置。
【請求項８６】  前記回路のすべてが、単一の集積回路上に配置されている、請求項８５に記載の装置。
【請求項８７】  前記更なる基準クロック信号を示す信号を前記ＰＬＤ回路に選択的に付与するように構成されたルーティング回路をさらに備えている、請求項８５に記載の装置。
【請求項８８】  前記書き込み制御信号を生成するよう構成されたＰＬＤ回路をさらに備えている、請求項７２に記載の装置。
【請求項８９】  前記ＰＬＤ回路は、前記データソース回路を含むようにさらに構成されている、請求項８８に記載の装置。
【請求項９０】  請求項６９に記載の装置と、
前記基準クロック信号の第１のソースと、
前記情報信号の第２のレシーバと、
前記第１のソースと前記入力回路との間の第１の接続と、
前記データ信号処理回路と前記第２のレシーバとの間の第２の接続と
を備えた、シグナリングシステム。
【請求項９１】  前記入力回路および前記データ信号処理回路は、前記第１のソースおよび前記第２のレシーバを含んでいない共通の集積回路上に配置されている、請求項９０に記載のシステム。
【請求項９２】  前記情報信号は、クロックデータ復元信号である、請求項６９に記載の装置。
【請求項９３】  代替クロック信号を生成するよう構成された代替基準クック信号ソース回路と、
前記代替クロック信号が前記データ処理回路によって前記更なる基準クロック信号として代替的かつ選択的に使用されることを可能にするように構成された信号選択回路と、
前記情報信号にパラレルに前記代替クロック信号を出力するように構成された出力回路と
をさらに備えている、請求項６９に記載の装置。
【請求項９４】  前記データ信号処理回路は、前記情報信号を差動信号の第１の対として送信するように構成された第１の差動ドライバ回路を含み、前記出力回路は、前記代替クロック信号を差動信号の第２の対として送信するように構成された第２の差動ドライバ回路を含む、請求項９３に記載の装置。
【請求項９５】  処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリとに結合された装置であって、請求項６９に記載の装置と
を備えた、デジタル処理システム。
【請求項９６】  請求項６９に記載の装置が実装されたプリント回路基板。
【請求項９７】  前記プリント回路基板上に実装されたメモリであって、前記装置に結合されたメモリをさらに備えている、請求項９６に記載のプリント回路基板。
【請求項９８】  前記プリント回路基板上に実装された処理回路であって、前記装置に結合された処理回路をさらに備えている、請求項９６に記載のプリント回路基板。