【事件の表示】
　特願２００４−５３０４７３「メモリバスのプロトコル特性に適合するプロセッサのプリフェッチ」拒絶査定不服審判事件〔平成１６年　３月　４日国際公開、ＷＯ２００４／０１９２１３、平成１７年１２月　２日国内公表、特表２００５−５３６７９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成１５年８月１５日（パリ条約による優先権主張外国庁受理２００２年８月２３日、米国）を国際出願日とする出願であって、「メモリバスのプロトコル特性に適合するプロセッサのプリフェッチ」に関するものと認める。
　これに対して、平成２３年　９月　５日付けで、本願は、その明細書と図面の記載が不備で特許法第３６条第４項に規定する要件を満たしていない旨、及び、特許請求の範囲の記載が不備で特許法第３６条第６項第１号および同項第２号に規定する要件を満たしていない旨の拒絶理由を通知したが、依然として上記の拒絶理由で指摘した不備の点は解消していない。
　したがって、本願は、上記の拒絶理由によって拒絶すべきものである。
　よって、結論のとおり審決する。
　
　平成２３年　９月　５日付けで通知した拒絶理由は以下のとおりである。
『【理由１】この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号および同項第２号ならびに同条第４項第１号に規定する要件を満たしていない。 
 　 
 　　　　　　　　　　　　　　　　　記 
 　 
 （１）請求項１ 
 　請求項１の記載「前記プロセッサが前記第１の動作モードにある時、前記第１のメモリから前記キャッシュメモリへＮ個のデータ要素を同時に転送するステップ・・・（中略）・・・前記第１の動作モードは前記プロセッサによって要求されたデータがその要求の時点で前記キャッシュメモリ内に記憶されているキャッシュヒットモードを含み」は、キャッシュヒットの場合に、第１のメモリ（つまりＤＲＡＭ）から前記キャッシュメモリへＮ個のデータ要素を同時に転送するものであるが、キャッシュヒットの場合の第１のメモリからのデータ転送について、発明の詳細な説明には、「【００２９】 
 図２ｄによれば、プロセッサがプリフェッチトランザクション内でデータを転送するため第１の動作モード２９０と第２の動作モード２９１のどちらで動作するかを示すフローチャートが表されている。第１の動作モード２９０では、プロセッサは第１のメモリからキャッシュメモリへＮ個のデータ要素を同時に転送し」および「【００３６】 
 図４には、４個のデータ要素の形で整列されたメモリアーキテクチャが表され、太線は８個のデータ要素の形で整列されたデータ要素を分離する。キャッシュヒットの状況が発生した時、キャッシュは従来技術のキャッシュと類似した形式で動作させられ、プロセッサは第１のモード２９０で動作するので、キャッシュラインが単一のメモリアクセスオペレーション内で転送される。」程度の記載しか無く、キャッシュヒットの場合に第１のメモリの、どのデータ要素を転送するのか、「【発明が解決しようとする課題】【０００９】 キャッシュラインプリフェッチはシステム性能を低下させる。」とあるように、無駄なキャッシュラインプリフェッチを防止する発明において、キャッシュヒットしている状況で、さらに、第１のメモリの、どのデータ要素をキャッシュメモリに転送するのか、不明で、当業者がその実施をできる程度に明確かつ十分に記載されていない。 
 　 
 　請求項１の記載「第１の動作モードおよび第２の動作モードの二つの動作モードのそれぞれで動作するプロセッサとを備えた構成において、 
 　前記プロセッサの動作モードを判定するステップと、 
 　前記プロセッサが前記第１の動作モードにある時、前記第１のメモリから前記キャッシュメモリへＮ個のデータ要素を同時に転送するステップと、 
 　前記プロセッサが前記第２の動作モードにある時少なくとも時折は、前記第１のメモリから前記キャッシュメモリへＮ個のデータ要素をＭ回（Ｍは１よりも大きい整数）同時に転送するステップとを有し、 
 　前記第１の動作モードは前記プロセッサによって要求されたデータがその要求の時点で前記キャッシュメモリ内に記憶されているキャッシュヒットモードを含み、 
 　前記第２の動作モードは前記プロセッサによって要求されたデータがその要求の時点で前記キャッシュメモリ以外に記憶されているキャッシュミスモードを含む」は、予めプロセッサの動作モードを第１の動作モードか、第２の動作モードかに固定的に設定して動作をさせる態様を含む記載である。 
 　しかし発明の詳細な説明には、「【００３６】 
 図４には、４個のデータ要素の形で整列されたメモリアーキテクチャが表され、太線は８個のデータ要素の形で整列されたデータ要素を分離する。キャッシュヒットの状況が発生した時、キャッシュは従来技術のキャッシュと類似した形式で動作させられ、プロセッサは第１のモード２９０で動作するので、キャッシュラインが単一のメモリアクセスオペレーション内で転送される。キャッシュミスが発生した時、プロセッサは第２のモード２９１で動作する」と記載され、キャッシュヒットかキャッシュミスかを判定し、それに応じてキャッシュへのデータ転送の「動作モード」を「決定」しているのみである。よって、請求項１に記載の発明は発明の詳細な説明に記載したものではない。 
 　 
 （２）請求項２ 
 　請求項２の記載「キャッシュミスが発生したデータ要素が前記第１のメモリ内でＭ本のラインの境界に位置しているかどうかを判定するステップをさらに有し、 
 　前記第１のメモリから前記キャッシュメモリへＭ×Ｎ個のデータ要素を同時に転送するステップは前記データ要素がＭ本のラインの境界に位置する時に限り実行される」は、複数のラインの境界になり得るデータ要素の位置として、例えば図３ａを参照すると、３０１ａのみならず、３０１ｄの場合も含まれる。したがって、請求項２の記載は、データ要素が３０１ｄでキャッシュミスが発生した場合にもＭ×Ｎ個のデータ要素を同時に転送する態様を含むが、そのような態様は発明の詳細な説明に記載されておらず、請求項２に記載の発明は発明の詳細な説明に記載したものではない。 
 　 
 （３）請求項３ 
 　請求項３の記載「Ｍが２のべき乗である、請求項２に記載の方法」の「Ｍ」とは、引用する請求項１の記載「Ｎ個のデータ要素が１個のラインを形成する」、「Ｎ個のデータ要素をＭ回（Ｍは１よりも大きい整数）同時に転送するステップとを有し」から、転送するキャッシュラインの数であるが、Ｍが２のべき乗であることは、発明の詳細な説明に記載されておらず、請求項３に記載の発明は、発明の詳細な説明に記載したものではない。 
 　 
 （４）請求項６ 
 　請求項６の記載「キャッシュミスが発生したデータ要素が前記第１のメモリ内でＭ本のラインの境界に位置するデータ要素のライン内にあるかどうかを判定する」、「前記データ要素がＭ本のラインの境界に位置するデータ要素のライン内にある時」は、データ要素がデータ要素のライン内にあるとはどのような態様か不明で請求項６に記載の発明は明確でない。 
 　そして、データ要素が、Ｍ本のラインの境界に位置するデータ要素のライン内にあるかどうかを判定する態様は、発明の詳細な説明に記載されておらず、請求項６に記載の発明は発明の詳細な説明に記載したものではない。　　 
 　 
 （５）請求項７ 
 　上記（３）請求項３での指摘と同様に、Ｍが２のべき乗であることは、発明の詳細な説明に記載されておらず、請求項７に記載の発明は、発明の詳細な説明に記載したものではない。 
 　 
 （６）請求項１０ 
 　請求項１０は、請求項１の方法をコンピュータに実行させるための命令であるデータを記録したメモリとカテゴリのみを異にする発明であり、上記（１）で指摘した拒絶の理由を有する。 
 　 
 （７）請求項１２ 
 　上記（３）、（５）での指摘と同様に、Ｍが２のべき乗であることは、発明の詳細な説明に記載されておらず、請求項１２に記載の発明は、発明の詳細な説明に記載したものではない。 
 　 
 （８）請求項１５ 
 　上記（４）請求項６の指摘と同様に、データ要素がデータ要素のライン内にあるとはどのような態様か不明で請求項１５に記載の発明は明確でない。 
 　そして、データ要素が、Ｍ本のラインの境界に位置するデータ要素のライン内にあるかどうかを判定する態様は、発明の詳細な説明に記載されておらず、請求項１５に記載の発明は発明の詳細な説明に記載したものではない。　　 
 　 
 （９）請求項１６ 
 　上記（３）、（５）、（７）での指摘と同様に、Ｍが２のべき乗であることは、発明の詳細な説明に記載されておらず、請求項１６に記載の発明は、発明の詳細な説明に記載したものではない。 
 　 
 （１０）請求項１９ 
 　請求項１９の記載「Ｍ＞Ｎであり、ＭおよびＮのそれぞれはデータ要素の個数を表す整数であり」、「第２の別の動作モードにおいて、少なくとも時折は、２本以上のキャッシュラインにより形成されるＭ×Ｎ個のデータ要素を前記キャッシュメモリに単一オペレーションでフェッチする」とは、仮に、Ｎを５個のデータ要素とすると、Ｍは最低でも６以上であるから、第２の別の動作モードにおいて、２本のキャッシュラインにより、６×５個のデータ要素をフェッチする態様を含む記載であるが、発明の詳細な説明には、Ｍはキャッシュライン数を示し、Ｎは２のｎ乗からなるキャッシュライン当たりのデータ要素の数を示す態様のみが記載されており、キャッシュライン数に依存せずにＭ＞Ｎの関係でＭ×Ｎのデータ要素をフェッチする態様については記載されていない。よって、請求項１９に記載の発明は、発明の詳細な説明に記載したものではない。 
 　また、請求項１９に記載の「キャッシュラインフェッチ回路」は、どこからデータ要素をフェッチするのか不明で請求項１９に記載の発明は明確でない。 
 　 
 　さらに、請求項１９は請求項１に記載の方法の発明を回路の発明とするものであるから、上記（１）請求項１で指摘した拒絶の理由も有する。 
 　 
 （１１）請求項２０〜２２ 
 　請求項２０の記載「Ｎ個のデータ要素が１本のキャッシュラインを形成し、Ｍ個のデータ要素が複数個のキャッシュラインを形成する」は、引用する請求項１９の「Ｍ＞Ｎであり」、「２本以上のキャッシュラインにより形成されるＭ×Ｎ個のデータ要素を前記キャッシュメモリに単一オペレーションでフェッチする」記載から、キャッシュライン数に依存せずにＭ＞Ｎの関係でＭ×Ｎのデータ要素をフェッチする態様を含むものであるが、そのような態様は上記（１０）でも指摘したように発明の詳細な説明に記載されていない。　よって、請求項２０に記載の発明は、発明の詳細な説明に記載したものではない。 
 　請求項２１、２２も同様。 
 　 
 （１２）請求項２３ 
 　請求項２３の記載「キャッシュミスが発生したデータ要素が第１のメモリ内でＭ本のライン」は引用する請求項１９に記載のデータ要素の個数を表すＭとの対応がとれず発明が明確でない。 
 　さらに、請求項２３の回路は請求項２の方法とカテゴリを異にするのみの発明であるので、上記（２）請求項２で指摘した拒絶の理由を有する。 
 　また、請求項１９のメモリシステム回路という物の発明を引用する場合に請求項２３の各ステップはどの構成要素が行う動作か不明で発明が明確でない。 
 　 
 （１３）請求項２４ 
 　請求項２４の記載「Ｍ＞Ｎであり、ＭおよびＮのそれぞれはデータ要素の個数を表す整数であり」、「Ｎ個のデータ要素をＭ回（Ｍは１よりも大きい整数）同時に転送」はＭがデータ要素の個数なのか、転送回数なのか不明で発明が明確でない。そしてこの点に関して発明の詳細な説明には、Ｍはキャッシュライン数を示すもののみが記載されており、請求項２４に記載の発明は発明の詳細な説明に記載したものではない。 
 　また、「第１のキャッシュヒット動作モード」、「第１のキャッシュヒットモード」、「第２のキャッシュミス動作モード」、「第２のキャッシュミスモード」は用語の統一がされておらず、発明が明確でない。 
 　さらに、「前記第１のメモリから前記キャッシュメモリへＮ個のデータ要素を同時に転送」との記載の前記には「第１のメモリ」の記載はなく、請求項２４に記載の発明は明確でない。 
 　　 
 　さらに、請求項２４は請求項１に記載の方法の発明を回路の発明とするものであるから、上記（１）請求項１で指摘した拒絶の理由を有する。』