【手続補正書】
【提出日】平成17年12月2日(2005.12.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】 
メモリコアと、 
列コマンド及び行コマンドを搬送するために相互接続構造体に接続された複数の接続部と、 
上記列コマンド及び行コマンドを受け取るように上記複数の接続部に接続されると共に、上記行コマンド及び列コマンドに基づいて上記メモリコア上で行及び列オペレーションを実行するように上記メモリコアに接続されたインターフェイス回路とを備え、
上記インターフェイス回路は、当該インターフェイス回路の内部遅延の特定部分の各々に対応する多数のプログラム可能な遅延要素を含み、
上記行コマンド及び列コマンドが所定のタイミングオフセットで受け取られると、当該所定のタイミングオフセットは、上記プログラム可能な遅延要素と関連付けられた遅延と組み合わされて、上記メモリコアにおける行オペレーションと列オペレーションとの間のタイミングに一致することを特徴とする、メモリデバイス。
【請求項２】
上記多数のプログラム可能な遅延要素の少なくとも２つに関連付けられた遅延がこのメモリデバイスの動作上蓄積的効果を持つように、当該少なくとも２つのプログラム可能な遅延要素が上記インターフェイス回路の単一のデータ経路内にシリアルに配置される、請求項１に記載のメモリデバイス。
【請求項３】 
上記インターフェイス回路は、上記行コマンド及び列コマンドに基づいて複数のメモリコアタイミング信号を発生するための回路を含み、当該複数のメモリコアタイミング信号は、正しいメモリコアオペレーションを確保するためのタイミング制約を有し、上記多数のプログラム可能な遅延要素は、上記タイミング制約に従うように、上記複数のメモリコアタイミング信号の選択された行オペレーションタイミング信号及び列オペレーションタイミング信号のタイミングを別々に調整するための複数の個々にプログラム可能な遅延要素を含む、請求項１に記載のメモリデバイス。
【請求項４】 
上記インターフェイス回路は、センス−列遅延に対するデバイスタイミングに一致するように、このメモリデバイスの外部で管理されるクロックサイクルを有するクロック信号に関して、クロックサイクル粒度で上記メモリコアタイミング信号を調整する、請求項３に記載のメモリデバイス。
【請求項５】 
上記インターフェイス回路は、センス−プリチャージ遅延に対するデバイスタイミングに一致するように、このメモリデバイスの外部で管理されるクロックサイクルを有するクロック信号に関して、クロックサイクル粒度で上記メモリコアタイミング信号を調整する、請求項３に記載のメモリデバイス。
【請求項６】 
上記インターフェイス回路は、プリチャージ−センス遅延に対するデバイスタイミングに一致するように、このメモリデバイスの外部で管理されるクロックサイクルを有するクロック信号に関して、クロックサイクル粒度で上記メモリコアタイミング信号を調整する、請求項３に記載のメモリデバイス。
【請求項７】 
上記インターフェイス回路は、列−プリチャージ遅延に対するデバイスタイミングに一致するように、このメモリデバイスの外部で管理されるクロックサイクルを有するクロック信号に関して、クロックサイクル粒度で上記メモリコアタイミング信号を調整する、請求項３に記載のメモリデバイス。
【請求項８】
通信バス上のこのメモリデバイスの位置に関連付けられたフライト待ち時間遅延の時間を補償するようにプログラムすることが出来る、少なくとも１つのプログラム可能な遅延要素を含む、請求項１乃至７のいずれかに記載のメモリデバイス。
【請求項９】
上記多数のプログラム可能な遅延要素のうち第１及び第２のプログラム可能な遅延要素は、当該第１及び第２の遅延要素に関連付けられた遅延がこのメモリデバイスにおける異なるオペレーションのタイミングに影響を及ぼすように、上記インターフェイス回路の第１及び第２のデータ経路内のそれぞれに配置される、請求項１乃至８のいずれかに記載のメモリデバイス。
【請求項１０】
メモリコアと、 
制御コマンドを搬送するために相互接続構造体に接続された複数の接続部と、 
インターフェイス回路であって、当該インターフェイス回路の内部遅延の特定部分の各々に対応する多数のプログラム可能な遅延要素を備え、上記制御コマンドを受け取るように上記複数の接続部に接続されると共に、上記制御コマンドに基づいて上記メモリコア上で行及び列オペレーションを実行するように上記メモリコアに接続されるインターフェイス回路と、を備え、上記制御コマンドが所定のタイミングオフセットで受け取られると、当該所定のタイミングオフセットは、上記プログラム可能な遅延要素と関連付けられた遅延と組み合わされて、上記行及び列オペレーションの間のタイミングに一致することを特徴とする、メモリデバイス。
【請求項１１】
上記多数のプログラム可能な遅延要素の少なくとも１つに関連付けられた上記遅延は、通信バス上のこのメモリデバイスの位置に関連付けられたフライト待ち時間遅延の時間を補償するように構成され、それにより上記通信バスに接続されたマスターデバイスは、当該通信バス上のマスターデバイスにより供給される信号に応じて、このメモリデバイス及び上記通信バス上の少なくとも１つの他のメモリデバイスの双方に対して均一な待ち時間を観察する、請求項１０に記載のメモリデバイス。
【請求項１２】
メモリコアと、 
制御コマンドを受け取るための複数の相互接続ノードと、
インターフェイス回路であって、当該インターフェイス回路の内部遅延の特定部分の各々に対応する多数のプログラム可能な遅延要素を備え、上記複数の相互接続ノードと上記メモリコアの間に接続されるインターフェイス回路と、を備え、上記多数のプログラム可能な遅延要素の少なくとも２つに関連付けられた遅延がこのメモリデバイスの運用上蓄積的効果を持つように、当該少なくとも２つのプログラム可能な遅延要素は上記インターフェイス回路の単一のデータ経路内にシリアルに配置されることを特徴とする、メモリデバイス。
【請求項１３】
上記多数のプログラム可能な遅延要素の少なくとも１つに関連付けられた上記遅延は、通信バス上のこのメモリデバイスの位置に関連付けられたフライト待ち時間遅延の時間を補償するように構成され、それにより上記通信バスに接続されたマスターデバイスが、当該通信バス上のマスターデバイスにより供給される信号に応じて、このメモリデバイス及び上記通信バス上の少なくとも１つの他のメモリデバイスの双方に対して均一な待ち時間を観察する、請求項１２に記載のメモリデバイス。
【請求項１４】 
通信バスと、
一対のクロックラインであって、各クロックラインは、上記通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送する、一対のクロックラインと、
上記通信バス及び上記クロックラインを備えるデータバスに接続され、上記通信バスに選択的に信号を供給するマスターデバイスと、
上記データバスに接続された複数のスレーブメモリデバイスであって、これら複数のスレーブメモリデバイスの各スレーブメモリデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブメモリデバイスは、上記関連待ち時間遅延を補償するためのプログラム可能な遅延回路を含んでいて、上記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブメモリデバイスに対して均一の待ち時間を観察するようにし、そして少なくとも１つのスレーブメモリデバイスは、フロントエンド遅延均等化を確立するように列制御信号を遅延することにより列オペレーションの開始を遅延するためのプログラム可能な遅延回路を含む、複数のスレーブメモリデバイスと、を備えるシステム。
【請求項１５】
上記データバスにおける位置から生じる上記関連待ち時間遅延は、上記スレーブメモリデバイスのうちの第１及び第２のスレーブメモリデバイスの間で、少なくとも１クロックサイクル分異なる、請求項１４に記載のシステム。
【請求項１６】
通信バスと、
一対のクロックラインであって、各クロックラインは、上記通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送する、一対のクロックラインと、
上記通信バス及び上記クロックラインを備えるデータバスに接続され、上記通信バスに選択的に信号を供給するマスターデバイスと、
上記データバスに接続された複数のスレーブメモリデバイスであって、これら複数のスレーブメモリデバイスの各スレーブメモリデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブメモリデバイスは、上記関連待ち時間遅延を補償するためのプログラム可能な遅延回路を含んでいて、上記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブメモリデバイスに対して均一の待ち時間を観察するようにし、そして各スレーブメモリデバイスは、バックエンド遅延均等化を確立するように読み取りデータコア出力を遅延するためのプログラム可能な遅延回路を含む、複数のスレーブメモリデバイスと、を備えるシステム。
【請求項１７】
上記データバスにおける位置から生じる上記関連待ち時間遅延は、上記スレーブメモリデバイスのうちの第１及び第２のスレーブメモリデバイスの間で、少なくとも１クロックサイクル分異なる、請求項１６に記載のシステム。
【請求項１８】
メモリコントローラであって、
メモリデバイス内の複数のプログラム可能な遅延要素がこのメモリコントローラに電気的に接続されるように構成する手段を備え、上記プログラム可能な遅延要素は上記メモリデバイスの内部遅延の各々に対応しており、
更に、所定のタイミングオフセットで列コマンド及び行コマンドを上記メモリデバイスに送信する手段を備え、当該所定のタイミングオフセットは、上記プログラム可能な遅延要素に関連付けられた遅延と組み合わされて上記メモリデバイスに関連付けられたタイミング制約を満たす、メモリコントローラ。
【請求項１９】
メモリコントローラであって、
複数のメモリデバイスの各々におけるプログラム可能な遅延がこのメモリコントローラに電気的に接続され、上記メモリデバイス内の上記プログラム可能な遅延が上記メモリデバイス内の内部遅延を補償するように構成する手段と、
上記メモリデバイスの各々の上記プログラム可能な遅延を、上記メモリデバイス内のこれらのプログラム可能な遅延が、上記メモリコントローラから上記メモリデバイスへのフライト時間の差を補償するように構成する手段と、を備えるメモリコントローラ。
【請求項２０】
マスターデバイスと複数のスレーブデバイスを有するシステムを、上記マスターデバイスが上記スレーブデバイスの全てに対して均一な待ち時間を観察するように構成する方法であって、
上記スレーブデバイス内のプログラム可能な遅延が、上記スレーブデバイス内の内部遅延を補償するように、上記スレーブデバイスの各々を構成し、
上記スレーブデバイス内の上記プログラム可能な遅延が、上記マスターデバイスから上記スレーブデバイスへのフライト時間の差を補償するように、上記スレーブデバイスの各々を構成すること、を含む方法。