【事件の表示】
　特願２００４−１７００５２「ディレイ値調整方法および半導体集積回路」拒絶査定不服審判事件〔平成１７年１２月２２日出願公開、特開２００５−３５３６７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月８日の出願であって、平成２１年１１月２４日付けの拒絶理由通知に対して、平成２２年１月２８日に意見書及び手続補正書が提出されたが、同年３月１６日付けで拒絶査定がされ、これに対し、同年６月２日に審判請求がされるとともに手続補正書が提出され、平成２３年１０月２０日付けの当審よりの審尋に対して、同年１２月２６日に回答書が提出されたものである。
　そして、平成２４年２月２３日付けの当審よりの拒絶理由通知に対して、同年４月２３日に意見書及び手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項３に係る発明は、平成２４年４月２３日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項３に記載されるとおりのものであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
【請求項１】
「複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、
　該ディレイゲートを構成する複数のトランジスタの一部または全部を、該トランジスタと同じ種類のトランジスタを複数個直列接続した直列トランジスタとし、該直列トランジスタを成す各トランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることによって、ディレイ値の異なる、同一トランジスタサイズ、同一トランジスタ数および同一レイアウト配置の複数種類のディレイゲートを用意しておき、
　該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。」
　
２．当審の拒絶理由
　平成２４年２月２３日付けで当審から通知した拒絶理由通知の概要は、次のとおりである。
　
「この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　
　　　　　　　　　　　引　用　文　献　等　一　覧
　　　　　　　　　１．特開平０９−３１９７７５号公報
　　　　　　　　　２．特開２００２−１２４８５８号公報
　　　　　　　　　３．特開平０８−０２３２７１号公報
　　　　　　　　　４．特開平１０−０１１４９４号公報
　
　……（中略）……
　
・請求項　　：２
・引用文献等：１〜４
・備考
　「ディレイ値の異なる」同一セルサイズの「複数種類のディレイゲートを用意しておき、該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整すること」は、文献４の、段落【００１９】〜【００２３】及び【００４０】に記載されている。」
　
３．各引用例の記載と引用発明
３−１．引用例１の記載
　本願の出願前に日本国内において頒布された刊行物であり、当審の拒絶理由通知で「文献１」として引用された、特開平０９−３１９７７５号公報（以下「引用例１」という。）には、「半導体集積回路の設計方法および装置」（発明の名称）に関して、図面とともに、次の記載がある（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
　　ア．発明の背景
・「【０００１】
 【発明の属する技術分野】
本発明は
遅延時間を考慮して設計を行う半導体集積回路の設計方法
に関する
　
・「【０００４】現在、ＩＣの設計をする場合、設計時間を短縮するためにＣＡＤ（Computer-Aided Design）が多く用いられている。ＣＡＤによる設計手法としてはセルベース方式が一般的であり、複数のセルをそれぞれの機能に応じて配置し、この後、各セル間を接続する配線経路が決定される。
【０００５】ＣＡＤによる設計では、複数セルの配置および配線経路の決定において、上述した理由からＩＣを小型化することと動作速度を保証することが優先され、チップ面積を最小とし、配線長を最小とするとともに各配線経路の遅延時間が短くなるように決定される。
【０００６】この後、各配線経路におけるそれぞれの遅延時間を求められ、要求される遅延時間内であるかを確認し、要求される遅延時間を超える配線経路があった場合には再度配置配線が行われる。
【０００７】上記の配線経路の遅延時間を考慮して設計を行う従来技術として特開平７−１４９２７号公報に開示されたものがある。
【０００８】上記公報に開示されたものは、設計時間の短縮を目的とし、遅延時間がそれぞれ異なる複数の遅延セルを用いて遅延時間の調整を行うものである。具体的には、各セルの配置を決定し、配線経路を決定した後に所定の信号経路の遅延時間を求めて該遅延時間が要求される均等性を満たしているかを判定する。この判定の結果、
所定の信号経路の遅延時間が要求される均等性を満たしていない場合には遅延セルを挿入し、交換し、または削除することにより所定の信号経路における信号を同時に到達させる
　
・「【０００９】
【発明が解決しようとする課題】従来のＣＡＤによる設計においては、各配線経路の遅延時間のうち、
要求される遅延時間を超える配線経路があった場合には再度配置配線が行われる
【００１０】特開平７−１４９２７号公報に開示されたものは、要求される遅延時間を超える配線経路のみを修正するものであり、
行われる修正が、遅延させることを目的とする遅延時間が異なる複数の遅延セルを
交換
することにより所定の信号経路における信号を同時とする
修正の方向としてはＩＣの面積を拡大し、遅延時間を長くするものであることから、製造されるＩＣを小型化することができず、配線経路の遅延時間を小さくすることができない
　
　　イ．課題を解決するための手段
・「【００１７】本発明の他の形態による半導体装置の製造方法は、
ネットリストに基づいて半導体集積回路を構成するＭＯＳトランジスタの配置および配線を設計する半導体集積回路の設計方法において、配置配線を設計した後に、各配線経路の遅延時間が予め定められた所定値以内であるかを確認し、該所定値を超える遅延時間の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより遅延時間を短縮する
【００１８】この場合、所定値を超える遅延時間の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより遅延時間を短縮する修正を行った後に、各配線経路における消費電流を第２の所定値と比較し、該第２の所定値を超える消費電流の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより消費電流を減少する修正を行うこととしてもよい。」
　
・「【００２３】さらに、制御装置は、
半導体集積回路を構成するトランジスタがＭＯＳトランジスタである場合には、所定値を超える遅延時間の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより遅延時間を短縮する修正を行う
【００２４】この場合、制御装置は、所定値を超える遅延時間の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより遅延時間を短縮する修正を行った後に、各配線経路における消費電流を第２の所定値と比較して表示装置に表示させ、この後、修正を行う旨の入力が前記入力装置になされると、該第２の所定値を超える消費電流の配線経路についてのみ該配線経路内のトランジスタの閾値電圧を変化させることにより消費電流を減少する修正を行うこととしてもよい。」
 　 
 　　ウ．発明の実施の形態
・「【００３０】本実施例の動作について図２のフローチャートを参照して説明する。図２は本実施例における制御装置１０２の制御動作を示すものである。
【００３１】ＩＣ設計者は動作開始時に
所望の機能を有する回路の接続情報であるネットリスト
に基づいてセルを配置し、各セル間を接続する配線を設計する（ステップ
【００３２】次に、
設計した配置配線による回路
【００３３】ステップＳ２０４でのチェックの結果、回路が正常に動作しないことが確認された場合にはステップＳ２０２へ戻って再度配置配線を行う。また、
回路が正常に動作することが確認された場合には作成した全ての配線経路の遅延時間を求め（ステップ
【００３４】上記の配線経路の遅延時間の確認動作について図３を参照して説明する。
【００３５】図３は作製されるＩＣ内部の概略構成を示すブロック図である。信号保持手段として用いられる複数の入力側フリップフロップ回路３０１および出力側フリップフロップ回路３０３の間には、複数のトランジスタを含む組み合せ回路３０２が設けられ、入力側フリップフロップ回路３０１と出力側フリップフロップ回路３０３を通る信号は組み合せ回路３０２を構成する複数のトランジスタによってスイッチングされる。入力側フリップフロップ回路３０１と出力側フリップフロップ回路３０３のそれぞれを接続するパスである配線経路はそれぞれ異なるものであり各配線経路の遅延時間も定まらないものである。図３には遅延時間がそれぞれ異なるｔ１〜ｔ３である３種類の配線経路が示されている。
 【００３６】ＩＣ設計においては、製造されるＩＣをクロックレートである時間ｔ０で動作させるためには、各配線経路の遅延時間ｔ１〜ｔ３の全てがクロックレートである時間ｔ０以内であることが必要となり、
ステップＳ２０６では各配線経路の遅延時間が所定のクロックレート内であるかを確認する
 【００３７】ステップＳ２０６にて各配線経路の遅延時間が規格内であることが確認された場合には、製造されるＩＣがネットリストに示される電気的な特性を満足するものであるかを確認した後に（ステップＳ２１１）、設計した配置配線データを出力する（ステップＳ２１３）。この後、該配置配線データによる回路を実際にするためのマスクパターンを作製して（ステップＳ２１４）終了する。
 【００３８】
ステップＳ２０６にて遅延時間が規格外の配線経路があることが確認された場合には、配置配線を再度行うか否かをＩＣ設計者に確認する
ステップ
 【００３９】ステップＳ２０７にてＩＣ設計者より配置配線を再度行う旨の入力がなされた場合にはステップＳ２０２に戻って上記動作を繰返す。また、
配置配線を行わない旨の入力がなされた場合には遅延時間が規格外の配線経路を全て抽出し（ステップ
該抽出した配線経路内のトランジスタの閾値電圧を変更する（ステップＳ２０９
　
・「【００４２】本実施例は、図４中の
遅延時間が時間ｔ
０
を超える配線経路を抽出
 【００４３】本実施例は
ＭＯＳ型トランジスタを用いるものであり、遅延時間を短縮するための方法として、トランジスタの閾値電圧を低くする
 【００４４】
ステップＳ２０９では、上記の現象を利用して各配線経路の遅延時間が時間ｔ
０
内となるように各配線経路のトランジスタの閾値電圧を下げる
　
・「【００５６】
ＭＯＳ型トランジスタの閾値電圧は、ゲートに注入されるイオン量により決定される
【００５７】図８はステップＳ２１４にて複数のマスクパターンを作製する状態を説明するための図である。図８（ａ）に示すマスクパターン８０１は、ステップＳ２０９において修正動作が行われず、トランジスタのゲートに照射されるイオンの量が等しい場合のものである。図８（ａ）に示すマスクパターン８０１には１２個の孔が形成されているが、このうちの所定の３個のトランジスタについて閾値を異ならせる必要が生じた場合には、図８（ｂ）および図８（ｃ）にそれぞれ示す２つのマスクパターン８０２，８０３が作製され、それぞれ異なる時間によるイオン照射に用いられる。」
　
 　　エ．効果
・「【００６０】
【発明の効果】本発明は以上説明したように、
規格を満たさない遅延時間の配線経路のみが修正されるため、ＩＣの面積を大きくすることなく遅延時間を短くする
セルベースについて変更されることが少なく
することができる効果がある
　
３−２．引用発明
　以上のア〜エから、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
「半導体集積回路を構成するＭＯＳトランジスタの配置および配線を遅延時間を考慮して設計する半導体集積回路の設計方法であって、
　所望の機能を有する回路の接続情報であるネットリストに基づいてセルを配置し、各セル間を接続する配線を設計する、配置配線を行うステップと、
　設計した前記配置配線による回路が正常に動作することが確認された場合には、作成した全ての配線経路の遅延時間を求めるステップと、
　前記遅延時間が所定値を超える配線経路があることが確認された場合には、配置配線を再度行うか否かをＩＣ設計者に確認するステップと、
　配置配線を再度行わない旨の入力がなされた場合に、前記遅延時間が前記所定値を超える配線経路を全て抽出するステップと、
　該抽出した各配線経路の前記遅延時間が前記所定値内となるように、前記各配線経路内のＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げることで、前記遅延時間を短縮するステップとを備え、
　遅延時間が規格を満たさない配線経路のみを修正することで、半導体集積回路の面積を大きくすることなく遅延時間を短くするとともに、セルベースについての変更を抑制することを特徴とする半導体集積回路の設計方法。」
　
３−３．引用例２の記載
　本願の出願前に日本国内において頒布された刊行物であり、当審の拒絶理由通知で「文献４」として引用された、特開平１０−０１１４９４号公報（以下「引用例２」という。）には、「クロック分配方法及びクロック分配回路」（発明の名称）に関して、図面とともに、次の記載がある。
　
　　オ．「【０００１】
【発明の属する技術分野】本発明は、クロック分配技術に関し、特に、半導体集積回路のレイアウト等において複数の論理ブロックへクロック信号を分配配線するクロック信号の分配方法及びクロック分配回路に関する。」
　
　　カ．「【０００９】また、クロックライン上のバッファの駆動能力を高めると、バッファを構成するトランジタのゲート幅が大きくなったり、トランジスタ数が増加するため、バッファ自身のサイズが大きくなり、半導体集積回路の高密度化の妨げになるだけでなく、消費電力も増加してしまうという、問題点も有している。
【００１０】したがって、
本発明は、
半導体基板上などに配置される複数の論理ブロックに供給されるクロック信号の遅延時間を、いずれの論理ブロックに対しても等しくして回路の動作周波数を向上させるクロック分配方法及び回路を提供する
　
　　キ．「【００１３】
【発明の実施の形態】以下に、本発明の好ましい実施の形態及び実施例を順に説明する。本発明は、その好ましい実施の形態において、クロック発生回路から同期クロック信号を複数の論理ブロックに対して標準バッファをツリー状に配してなるクロックツリーの回路接続情報と、バッファの遅延情報とから、各論理ブロックに至る各ツリーの伝搬遅延時間を算出し、算出された伝搬遅延情報の中から最小の伝搬遅延時間のツリーを検出し、最小の伝搬遅延時間のツリーに関与しない標準バッファについて、該標準バッファと入力論理しきい値が異なる、予め用意された複数のバッファの中から、該標準バッファを置換した後のツリーの伝搬遅延時間が短くなるようなバッファにて選択的に置換し、前記各ツリーの伝搬遅延時間が同一となるように自動調整する。ここで、「標準バッファ」とは、クロックツリーに用いられる入力論理しきい値（バッファ出力の論理値が反転する入力端子電圧）が電源電圧の１／２程度である標準的なバッファをいう。
【００１４】本発明においては、
標準バッファとは入力論理しきい値が異なるバッファを複数用意し、これらバッファのドライブ能力（電流駆動能力）は、標準バッファと同等にする。
クロックツリー上の標準バッファを、これら入力論理しきい値の異なるバッファから選択的に置換し
【００１５】図１は、本発明の実施の形態における全体の処理を説明するためのフローチャートである。
【００１６】まず、第１のステップにおいて、クロックツリーシンセシス手段１１により、標準バッファを用いてクロックツリーを作成し、半導体集積回路の配線容量と配線抵抗を含んだネットリスト１３を作成する。なお、クロックツリーシンセシス手段１１は従来方式のものが用いられる。
【００１７】次に、第２のステップにおいて、スキュー算出手段１４にて、クロックスキューを算出する。その際、
ネットリスト１３と遅延ライブラリ１２により、クロックツリーの各枝（ブランチ）の遅延差（クロックスキュー）を、回路シミュレータ等により計算する。
遅延ライブラリ１２には、入力論理しきい値の異なるバッファリスト１５の情報も含まれている
【００１８】次に、第３のステップにおいて、第１のステップにて作成されたクロックツリーについて、最短ツリー経路遅延時間算出手段１６が、クロックツリーの各枝の中で伝搬遅延時間の最も短いツリー経路を検索し、その伝搬遅延時間を抽出する。
【００１９】次に、第４のステップにおいて、
バッファ置換手段１７は、最も伝搬遅延時間の短いツリー経路の伝搬遅延時間に合わせるように、他の全てのツリー経路の標準バッファを、遅延ライブラリ１２を参照して、標準バッファと入力論理しきい値の異なるバッファをバッファリスト１５から選択し、どのバッファに置換するか否かを決定する
【００２０】その際、クロックツリーの根（ルート）側を、ツリーレベルが高いものする（すなわちツリーの葉（リーフ）側がツリーレベルが低い）と、バッファ置換決定の評価はまず、ツリーレベルの低い方、即ちクロック発生回路から遠い方から行う。また、伝搬遅延時間が最短のツリー経路に関わる標準バッファ、即ち、最も伝搬遅延時間の短いツリーからクロック発生回路に近い方にある標準バッファの置換は行われない。
【００２１】評価される標準バッファに入力されるクロック信号の入力電圧なまりを遅延ライブラリ１２を参照して計算し、計算された入力信号波形のなまりにおいて、標準バッファに比べて、バッファ置換後の、入出力間の伝搬遅延時間が小さくなるように、置換すべきバッファを選択する。」
　
　　ク．「【００２６】図２は、本発明の実施例を説明するための図である。クロックツリーシンセシスにより、クロック発生回路２２から、Ｄ型フリップフロップ３０、３１、３２、３３へツリー状に標準バッファ２３、２４、２５、２６、２７、２８、２９を介して同期クロック信号が分配されている。各Ｄ型フリップフロップは、クロックハイアクティブ、即ちクロック信号の立ち上がりでデータ信号を取り込む。
【００２７】図２において、Ｐ１はクロック発生回路２２から標準バッファ２３、２４、２６を介してＤ型フリップフロップ３０に到達するツリー経路を表し、Ｐ２はクロック発生回路２２から標準バッファ２３、２４、２７を介してＤ型フリップフロップ３１に到達するツリー経路を表し、Ｐ３はクロック発生回路２２から標準バッファ２３、２５、２８を介してＤ型フリップフロップ３２に到達するツリー経路を表し、Ｐ４はクロック発生回路２３から標準バッファ２３、２５、２９を介してＤ型フリップフロップ３３に到達するツリー経路を表している。」
　
　　ケ．「【００４３】また、上記実施例においては、
置き換えるバッファのサイズを変えずに済むことから、例えば半導体集積回路の集積度を変えずに済む。さらに、バッファのドライブ能力も変えずに済むことから、バッファの置換により半導体集積回路の消費電力を増大させることはない。
　
　　コ．「【００４４】
【発明の効果】以上説明したように、本発明によれば、クロックツリーにおけるクロックライン上のバッファを異なる入力論理しきい値を持つバッファで置換し、前段の出力なまりの効果により、置換されたバッファの出力を、置換前の標準バッファよりも早く遷移させることにより、各ツリー間の伝搬遅延差（クロックスキュー）を低減することを可能としている。このため、本発明によれば、クロック信号の遅延時間をどの論理ブロックに対しても等しくし、論理ブロックの誤動作を防止し、回路の動作周波数を向上させることを可能とするという効果を奏する。
　……（中略）……
【００４６】また、本
発明によれば、置き換えるバッファの大きさを大きく変えずに済むことから半導体集積回路の集積度を変えずに済む
【００４７】さらに、本発明によれば、
バッファのドライブ能力も変えずに済む
　
４．対比
４−１．本願発明と引用発明との対比
　　ア．引用発明は、「半導体集積回路を構成するＭＯＳトランジスタの配置および配線を遅延時間を考慮して設計する半導体集積回路の設計」において、まず、「所望の機能を有する回路の接続情報であるネットリストに基づいてセルを配置し、各セル間を接続する配線を設計する、配置配線を行う」ものである。したがって、引用発明の前記「半導体集積回路の設計」の方式は、引用例１の段落【０００４】に「ＣＡＤによる設計手法としてはセルベース方式が一般的であり、複数のセルをそれぞれの機能に応じて配置し、この後、各セル間を接続する配線経路が決定される。」と記載されるとおり、ＣＡＤ等の設計技術で利用されるセルベース方式に基づいているものと解される。
　よって、ＣＡＤ等の設計技術における技術常識を参酌すれば、引用発明の「セル」とは、模擬的な「所望の機能を有する回路」部品であると解される。
　また、引用発明の「半導体集積回路」は、複数の「セルを配置し、各セル間を接続する配線を設計する、配置配線」によって得られるものであるとともに、「ＭＯＳトランジスタの配置および配線」によって「構成」されるものでもある。
　したがって、前記「半導体集積回路」において、前記「ＭＯＳトランジスタ」は、「所望の機能を有する回路」部品である前記「セル」内に配置されていることは明らかである。
　
　これに対して、本願発明の「ディレイゲート」も、本願明細書の段落【０００９】に、「本発明は、このような課題に鑑み創案されたもので、プロセス変動が生じた場合でも、できるだけセルサイズやメタル配線の変更を行なうことなく広範なディレイ値に対応した調整を可能にして、スタンダードセルのレイアウト設計等の上位設計に影響を与えずにプロセス変動に確実に対処できるようにすることを目的としている。」と記載されるとおり、「設計」で使用されるから、「ディレイ」という機能を有する模擬的な「ゲート」であると認められる。
　よって、引用発明の前記「ＭＯＳトランジスタ」が配置された「所望の機能を有する回路」部品である「セル」と、本願発明の「複数のトランジスタを組み合わせて構成されたディレイゲート」とは、いずれも、トランジスタで構成された回路部品である点で共通している。
　
　　イ．さて、引用発明は、「抽出」した「前記遅延時間が前記所定値を超える配線経路」「内のＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げることで」、「前記遅延時間が前記所定値を超える配線経路」の「前記遅延時間が前記所定値内となるように」「遅延時間を短縮する」ものである。
　そして、前記アから、前記「ＭＯＳトランジスタ」は、「所望の機能を有する回路」部品である「セル」内に配置されている。
　したがって、引用発明の、「前記遅延時間が前記所定値を超える配線経路」における「所望の機能を有する回路」部品である「セル」内に配置されている「ＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げることで」、「前記遅延時間が前記所定値を超える配線経路」の「前記遅延時間が前記所定値内となるように」「遅延時間を短縮する」ことと、本願発明の「複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する」こととは、いずれも、半導体集積回路上の信号パスにおけるトランジスタで構成された回路部品を用いることにより、該信号パスのディレイ値を調整する点で共通している。
　
　　ウ．前記アから、引用発明の「半導体集積回路」における「ＭＯＳトランジスタ」は、「所望の機能を有する回路」部品である「セル」内に配置されている。
　してみれば、前記イから、引用発明において、「所望の機能を有する回路」部品である「セル」内に「ＭＯＳトランジスタ」が配置されていることと、本願発明において、「該ディレイゲートを構成する複数のトランジスタの一部または全部を、該トランジスタと同じ種類のトランジスタを複数個直列接続した直列トランジスタと」することとは、いずれも、回路部品をトランジスタで構成する点で共通している。
　
　　エ．引用発明において、「前記各配線経路」における「セル」内に配置される「ＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げる」ことで、前記「ＭＯＳトランジスタ」が、「ゲートに注入されるイオン量により決定される」「閾値電圧を下げ」た「ＭＯＳトランジスタ」にされるものである。そして、上記のように、前記「ＭＯＳトランジスタ」が「閾値電圧を下げ」た「ＭＯＳトランジスタ」にされることによって、「当該ＭＯＳトランジスタ」が配置される「セル」は、「前記各配線経路」の「遅延時間を短縮」させる「セル」、すなわち、その「遅延時間」が「短縮」された「セル」となるものである。
　したがって、引用発明において、「ＭＯＳトランジスタ」が「閾値電圧を下げ」た「ＭＯＳトランジスタ」にされることによって、「当該ＭＯＳトランジスタ」が配置される「セル」が、その「遅延時間」が「短縮」された「セル」となることと、本願発明において、「該直列トランジスタを成す各トランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることによって、ディレイ値の異なる」、「複数種類のディレイゲートを用意」することとは、いずれも、トランジスタの一部または全部を閾値電圧が異なるトランジスタとすることによって、ディレイ値の異なる、回路部品を用いる点で共通している。
　
　　オ．引用発明は、「配置配線を再度行わない旨の入力がなされた場合に、前記遅延時間が前記所定値を超える配線経路を全て抽出」し「該抽出した各配線経路」「内のＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げる」ことにより「遅延時間が規格を満たさない配線経路のみを修正する」、すなわち、「修正」対象の「配線経路」における「セル」内に配置される「ＭＯＳトランジスタの閾値電圧を下げ」て「前記遅延時間を短縮する」ことで、「半導体集積回路の面積を大きくすることなく遅延時間を短くするとともに、セルベースについての変更を抑制」するものである。
　ここで、「ＭＯＳトランジスタの閾値電圧を下げる」ために、当該「ＭＯＳトランジスタのゲートに注入されるイオン量」を異ならせても、当該「ＭＯＳトランジスタ」のサイズは変わらないことは、明らかである。
　そして、引用発明において、「前記遅延時間が所定値を超える配線経路」が存在し、かつ、「配置配線を再度」行う「旨の入力がなされた場合」は、「セル」の「配置配線を再度」行うのであって、「セルベースについての変更」は行われない。なお、「セルベースについての変更」を行うのは、引用発明によって「遅延時間が規格を満たさない配線経路のみを修正」しても「所定の電気的特性」が得られないときに、「トランジスタまたは配置配線のいずれかを再設計する」旨の入力がなされた場合であることが、引用例１の図２のフローチャートに記載されている。
　したがって、引用発明において、「前記遅延時間が所定値を超え」、「修正」対象となった「配線経路」における「セル」については、その「ＭＯＳトランジスタの閾値電圧を下げる」だけで、「セルベースについての変更」は、通常、行われない。よって、前記「修正」対象の「配線経路」における「セル」については、その「ＭＯＳトランジスタの閾値電圧を下げる」だけで、その「ＭＯＳトランジスタ」のサイズが変更されないだけでなく、「セルベースについての変更」も行わないのであるから、当該「セル」内の「ＭＯＳトランジスタ」の数や、当該「セル」内の「ＭＯＳトランジスタ」のレイアウト配置も変更されないことは明らかである。
　以上から、引用発明において、「修正」対象の「配線経路」における「セル」内に配置される「ＭＯＳトランジスタの閾値電圧を下げ」て「遅延時間が規格を満たさない配線経路のみを修正することで、半導体集積回路の面積を大きくすることなく遅延時間を短くするとともに、セルベースについての変更を抑制すること」と、本願発明において、「ディレイ値の異なる、同一トランジスタサイズ、同一トランジスタ数および同一レイアウト配置の複数種類のディレイゲートを用意しておき」、「該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整する」こととは、いずれも、ディレイ値の異なる、同一トランジスタサイズ、同一トランジスタ数および同一レイアウト配置の回路部品を用いて、信号パスのディレイ値を調整する点で共通している。
　
　　カ．引用発明の「半導体集積回路を構成するＭＯＳトランジスタの配置および配線を遅延時間を考慮して設計する半導体集積回路の設計方法」は、「当該ＭＯＳトランジスタの閾値電圧を下げることで、前記遅延時間を短縮」している。
　したがって、引用発明の前記「遅延時間を考慮して設計する半導体集積回路の設計方法」は、本願発明の「ディレイ値調整方法」に相当する。
　
４−２．一致点及び相違点
　そうすると、本願発明と引用発明の一致点及び相違点は、次のとおりとなる。
　
《一致点》
「半導体集積回路上の信号パスにおけるトランジスタで構成された回路部品を用いることにより、該信号パスのディレイ値を調整する方法であって、
　該回路部品をトランジスタで構成し、該トランジスタの一部または全部を閾値電圧が異なるトランジスタとすることによって、ディレイ値の異なる、同一トランジスタサイズ、同一トランジスタ数および同一レイアウト配置の該回路部品を用いて、
　該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。」
　
《相違点》
《相違点１》
　本願発明の「ディレイゲート」は「複数のトランジスタを組み合わせて構成された」ものであるのに対して、引用発明の「所望の機能を有する回路」部品である「セル」は、「ＭＯＳトランジスタ」が配置されたものである点。
　
《相違点２》
　本願発明は、前記「ディレイゲート」を「半導体集積回路上の信号パスに挿入する」ことにより該信号パスのディレイ値を調整するのに対して、引用発明は、「前記遅延時間が前記所定値を超える配線経路」における「所望の機能を有する回路」部品である「セル」内に配置されている「ＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げることで」、「前記遅延時間が前記所定値を超える配線経路」の「前記遅延時間が前記所定値内となるように」「遅延時間を短縮する」点。
　
《相違点３》
　本願発明は「ディレイゲートを構成する複数のトランジスタの一部または全部を、該トランジスタと同じ種類のトランジスタを複数個直列接続した直列トランジスタとし」ているのに対して、引用発明は「所望の機能を有する回路」部品である「セル」内に「ＭＯＳトランジスタ」が配置されている点。
　
《相違点４》
　本願発明は「該直列トランジスタを成す各トランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることによって、ディレイ値の異なる」、「複数種類のディレイゲートを用意」するのに対して、引用発明は「ＭＯＳトランジスタ」が「閾値電圧を下げ」た「ＭＯＳトランジスタ」にされることによって、「当該ＭＯＳトランジスタ」が配置される「セル」が、その「遅延時間」が「短縮」された「セル」となる点。
　
《相違点５》
　本願発明は「ディレイ値の異なる、同一トランジスタサイズ、同一トランジスタ数および同一レイアウト配置の複数種類のディレイゲートを用意しておき」、「該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整する」のに対して、引用発明は、「修正」対象の「配線経路」における「セル」内に配置される「ＭＯＳトランジスタの閾値電圧を下げ」て「遅延時間が規格を満たさない配線経路のみを修正することで、半導体集積回路の面積を大きくすることなく遅延時間を短くするとともに、セルベースについての変更を抑制する」点。
　
５．当審の判断
５−１．相違点１及び相違点３について
　　ア．「４−１．本願発明と引用発明との対比」のアで述べたように、引用発明の「半導体集積回路」において、「ＭＯＳトランジスタ」は、「所望の機能を有する回路」部品である「セル」内に配置されている。
　前記「セル」のうち、「抽出した各配線経路」にあり「閾値電圧を下げる」対象の「ＭＯＳトランジスタ」が配置された前記「セル」は、「遅延時間を下げる」という「機能を有する回路」部品であるから、遅延「セル」と呼ぶべきものである。
　しかしながら、この遅延「セル」を、前記「ＭＯＳトランジスタ」によりどのような回路構成で実現するのか、引用例１には何ら記載されていない。
　
　　イ．ここで、入力を所定の遅延時間だけ遅延させて出力するという機能を有する回路部品である遅延ゲート回路を、複数のＭＯＳトランジスタを組み合わせて構成するとともに、前記遅延ゲート回路を構成する前記複数のＭＯＳトランジスタの一部または全部を、該ＭＯＳトランジスタと同じ型のＭＯＳトランジスタを複数個直列接続した直列トランジスタとしたゲート回路で構成することは、原審の拒絶の理由の根拠となった平成２１年１１月２４日付けの拒絶理由通知で引用された刊行物である、以下の周知例１に記載されるように、きわめて周知な常套手段にすぎない。
　
　　ウ．そして、この常套手段である、複数のＭＯＳトランジスタを組み合わせて構成するとともに、前記遅延ゲート回路を構成する前記複数のＭＯＳトランジスタの一部または全部を、該ＭＯＳトランジスタと同じ型のＭＯＳトランジスタを複数個直列接続した直列トランジスタとした遅延ゲート回路において、当該遅延ゲート回路による遅延時間を、前記直列トランジスタを成す各ＭＯＳトランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることによって、減少ないし増加させることは、以下の周知例２ないし周知例４に記載されるように、周知技術である。
　
　　エ．してみれば、引用発明の「抽出した各配線経路」にあり「閾値電圧を下げる」対象の「ＭＯＳトランジスタ」が配置された「セル」を、複数のＭＯＳトランジスタを組み合わせて構成するとともに、前記構成する複数のＭＯＳトランジスタの一部または全部を、該ＭＯＳトランジスタと同じ型のＭＯＳトランジスタを複数個直列接続した直列トランジスタとすることで、入力を所定の遅延時間だけ遅延させて出力するという機能を有する遅延ゲート回路部品として構成することは、当業者が適宜なし得たものと認められる。
　
　　オ．周知例１：特開平１０−３１３２３６号公報
　前記周知例１には、図面とともに、以下の記載がある。
・「【０００２】
【従来の技術】半導体装置では、回路上の各種のタイミングを発生するために、
インバータ等のゲート回路の回路遅延を利用する
【０００３】この場合、ゲート回路１段あたりの遅延値を大きくとれば、直列接続する回路段数を削減できる。このように、１段あたりのゲート遅延値を大きくとるための従来技術の一例として、例えば特開昭６１−９８０１１号公報には、ＣＭＯＳゲートアレイＬＳＩにおいて、ＰチャネルＭＯＳトランジスタ及びＮチャネルのＭＯＳトランジスタをそれぞれ複数個ずつ直列に結合して構成した遅延回路が提案されている。図５に、この従来の遅延回路の構成を示す。
【０００４】図５（Ａ）では、
電源、グランド間に２段に直列接続した構成、すなわちＰチャネルＭＯＳトランジスタＰ１、Ｐ２、及びＮチャネルＭＯＳトランジスタＮ１、Ｎ２が直列に接続した構成が示されている。
【０００５】このように構成された遅延回路はインバータ動作を行う。また、この遅延回路の信号遅延値は、各１個のＰチャネルＭＯＳトランジスタ、及びＮチャネルＭＯＳトランジスタで構成されたＣＭＯＳインバータ構成の遅延回路に対して、大きな遅延値を取ることが知られている。」
・「【００１７】図１は、本発明の第１の実施例の遅延回路の回路構成を示す図である。図１を参照すると、
本実施例では、電源ＶＤＤとグランドＧＮＤ間に、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２、及びＮチャネルＭＯＳトランジスタＮ２、Ｎ１がこの順に直列接続されている。
【００１８】ここで、各トランジスタＮ１、Ｎ２、Ｐ１、Ｐ２のチャネル幅、Ｗｎ１、Ｗｎ２、Ｗｐ１、Ｗｐ２の間には、
Ｗｎ１＜Ｗｎ２      …(1-a)
Ｗｐ１＜Ｗｐ２      …(1-b)
の関係がある。
　……（中略）……
【００２３】次に本実施例の遅延回路の動作について説明する。
【００２４】ＣＭＯＳ回路の場合、回路遅延はほぼ、負荷容量Ｃとそれを駆動するゲートの出力インピーダンスＺで決定され、その遅延時間ＴｐはＣ／Ｚに比例する。
　……（中略）……
【００２８】
遅延時間調整を行う場合は、フィールドの形状だけを変更して
ＭＯＳトランジスタのチャネル幅Ｗｎ１、Ｗｐ１を決定することによって行う
　
　　カ．周知例２：特開平０５−２６８０１５号公報
　本願の出願前に日本国内において頒布された刊行物である上記周知例２には、図面とともに、次の記載がある。
・「【００１０】この発明のさらに他の目的は、
複数個のＰチャネルおよびＮチャネルトランジスタから形成されるインバータ回路セクション
インバータ回路セクションの入力しきい値電圧を変化させるためにＰチャネルおよびＮチャネルトランジスタのうちの特定のものを選択的に能動化するための制御論理回路とを含む、ＣＭＯＳデジタル制御された遅延ゲートを提供する
・「【００１６】
【好ましい実施例の説明】ここで図面を詳しく参照して、図１にはこの発明の原則に従って構成されるＣＭＯＳデジタル制御された遅延ゲート１０の概略の回路図が示される。
遅延ゲート１０はインバータ回路セクション１２と、上部制御論理セクション１４と、下部制御論理セクション１６とを含む。
【００１７】
インバータ回路セクション１２は複数個の並列接続されたＣＭＯＳインバータ１２ａ、１２ｂ、…１２ｎを含み、その各々はＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタから形成される。
【００１８】インバータ１２ａ、１２ｂ…１２ｎの各々の入力は共通に接続されて入力ノード１８に接続され、入力信号Ｖinを受けることが理解されるであろう。
インバータ１２ａ−１２ｎの各々の出力は共通に接続されて出力ノード２０に接続され出力論理信号Ｖout を発生する。インバータ回路セクション１２はその入力しきい値電圧に依存して伝播遅延を有する。しかしながら、インバータセクション１２の入力しきい値電圧は、Ｐチャネルトランジスタの総サイズのＮチャネルトランジスタの総サイズに対する比率の関数である。
より高い比率はより高い入力しきい値電圧を与え、かつより小さい比率はより小さい入力しきい値電圧を与える
この比率は、所望される伝播遅延を得るためにＰチャネルトランジスタ（ｐ１−ｐｋ）およびＮチャネルトランジスタ（ｎ１−ｎｍ）について異なるサイズを選択することにより、インバータ回路セクション１２について変えられる
【００１９】上
部制御論理セクション１４は複数個の上部ゲートまたはスイッチングトランジスタｐｓ１、ｐｓ２、…ｐｓｋを含む。上部ゲートトランジスタの各々導通経路は、ノード２５で電源電位または電圧ＶＣＣとインバータ回路セクション１２のＰチャネルトランジスタのそれぞれ１つとの間に接続される。
　……（中略）……
【００２１】
下部制御論理セクション１６は複数個の下部ゲートまたはスイッチングトランジスタｎｓ１、ｎｓ２、…ｎｓｍを含む。下部ゲートトランジスタの各々の導通経路は、インバータ回路セクション１２のＮチャネルトランジスタのそれぞれ１つと、ノード２６での接地電位との間に接続される。
　
　　キ．周知例３：特開２００１−２０３３２５号公報
　本願の出願前に日本国内において頒布された刊行物である上記周知例３には、図面とともに、次の記載がある。
・「【００８０】図１３に、この発明に係る半導体集積回路装置の一実施例の回路図が示されている。同図には、２つの論理ゲート回路５０５と５５１が代表として例示的に示されている。
論理ゲート回路５０５は、入力端子ＩＮ１とＩＮ２を持つ２入力のナンド（ＮＡＮＤ）ゲート回路であり
論理ゲート回路５０５のＰチャンネル型ＭＯＳＦＥＴのバックゲート（ＮＷＥＬ）には、基板電圧Ｖｄｂ１が供給され、Ｎチャンネル型ＭＯＳＦＥＴのバックゲート（ＰＷＥＬ）には基板電圧Ｖｓｂ１が供給される。
【００８１】図１３のような論理ゲート回路に対して、ゲート酸化膜の信頼性を確保するためのスタンバイ時のリークテスト（Ｉｄｄｑテスト）時には全てのＭＯＳＦＥＴのしきい値電圧を高くしてリーク電流を小さくする方がテストの信頼性が上がる。このため、テスト時には例えば全てのＭＯＳＦＥＴに十分な基板バイアスを印加すると効果的である。
【００８２】一方、
動作時においてはディレイ値の大きなパス上のＭＯＳＦＥＴのしきい値はできるだけ小さくして電流を多くすることでディレイ値の短縮を図るため、例えば論理ゲート回路５５０のディレイ値の短縮を図るためにＰＭＯＳの基板電圧Ｖｄｂ１は電源電圧Ｖｄｄに、ＮＭＯＳの基板電圧Ｖｓｂ１は回路の接地電位Ｖｓｓとすれば、それぞれのしきい値は小さくなりディレイ値が短縮される。
論理ゲート回路５５１は、パス上でのディレイ値に余裕があるために
しきい値電圧を高くするようなバックバイアスが供給される
・前記「図１３」には、前記「論理ゲート回路５０５」と前記「論理ゲート回路５５１」とは、それぞれ、電源Ｖｄｄと出力ＯＵＴの間に１個のＰチャンネル型ＭＯＳＦＥＴが、前記出力ＯＵＴと接地Ｖｓｓの間に２個の直列接続されたＮチャンネル型ＭＯＳＦＥＴが、接続されたゲート回路であることが、示されている。
　
　　ク．周知例４：特開２００３−０４５９９７号公報
　本願の出願前に日本国内において頒布された刊行物である上記周知例４には、図面とともに、次の記載がある。
・「【００２１】図２には、この発明に係る半導体集積回路装置における内部回路の一実施例の回路図が示されている。この実施例の内部回路は、論理ゲートとして、たとえばインバータ回路ＩＮＶ、
２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている
【００２２】インバータ回路ＩＮＶは、ＭＯＳトランジスタＴｐ１，Ｔｎ１が電源電圧線Ｖｄｄ，Ｖｓｓの間に直列に接続されて構成されている。ＭＯＳトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【００２３】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。
【００２４】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。
・「【００４８】図１１には、
この発明に係る半導体集積回路装置の設計方法の一実施例の概念図が示されている。
半導体集積回路装置は、特に制限されないが、厚膜、中間膜厚及び薄膜の３種類のゲート絶縁膜を持つ、言い換えるならば、上記ゲート絶縁膜の膜厚に対応した高しきてい値電圧、中しきい値電圧及び低しきい値電圧のＭＯＳトランジスタの組み合わせによって構成される。半導体集積回路装置は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタにより構成されたＣＭＯＳ回路で構成される
【００４９】ステップ（１）では、所望のデジタル信号処理を行なう信号処理回路の回路設計が行なわれ、全ての
信号処理回路を構成するＭＯＳトランジスタを前記薄膜とされたゲート酸化膜による低しきい値電圧にした場合について、フリップフロップ回路６５１とフリップフロップ回路６５８のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路又は論理回路６５２〜６５８とで構成される信号伝達経路（信号伝搬経路又はパスともいう）に対して、高速計算器を用いた回路動作シュミレーションによってその信号伝達時間の算出が行なわれる。
【００５０】ステップ（２）では、上記
信号処理回路を構成するＭＯＳトランジスタを厚膜のゲート酸化膜による高しきい値電圧に設定した場合について、
その間に設けられた論理ゲート回路６５２〜６５８とで構成される信号伝達経路に対して、その信号伝達時間の算出が行なわれて、上記上限遅延時間と大小比較が行なわれる。
【００５１】ステップ（３）では、
上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、
論理ゲート回路６５３〜６５７
に対して、逐一にＭＯＳトランジスタのしきい値電圧を中しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。
その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり
【００５２】上記信号伝達経路での信号伝達時間が上記上限遅延時間より小さくなる組み合わせは、特定の１つの論理ゲート回路を中間厚膜のゲート酸化膜による中しきい値電圧にした場合、あるいは複数の論理ゲート回路を上記中しきい値電圧にした場合等、複数通りの組み合わせが予測される。したがって、その全ての組み合わせを抽出し、その中でリーク電流が最も小さくなるものを抽出して、次の信号伝達経路の上記のような検証に移行するようにしてもよい。
【００５３】例えば、フリップフロップ回路６５１のＭＯＳトランジスタのしきい値電圧、論理ゲート回路６５４、論理ゲート回路６５７の組み合わせがリーク電流が最も小さくて、しかもその信号伝達時間が上記上限遅延時間内に入るなら、これらのセル６５１、６５６、６５７を構成するＭＯＳトランジスタが前記中間厚膜のゲート酸化膜による中しきい値電圧とされ、残りは上記厚膜のゲート酸化膜による高しきい値電圧のようにされる。ステップ（３）において、同図のように全てのセル６５１〜６５８を中しきい値電圧としても、上記上限遅延時間を超えるものは次のステップ（４）での処理がなされる。
【００５４】ステップ（４）では、上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、上記ステップ（３）にて前記中しきい値電圧のＭＯＳトランジスタで構成された個々のフリップフロップ回路６５１、論理ゲート回路６５３〜６５７及びフリップフロップ回路６５８に対して、個々にしきい値電圧を低しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。この場合も、前記同様に信号伝達経路に沿って、フリップフロップ回路６５１から順に中しきい値電圧のＭＯＳトランジスタに置き換え、その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり、次の信号伝達経路に対する上記のような検証に移行する。」
　
５−２．相違点２、相違点４及び相違点５について
　　ア．引用例２には、「３−３．引用例２の記載」で摘記したように、
　「半導体基板上などに配置される複数の論理ブロックに供給されるクロック信号の遅延時間を、いずれの論理ブロックに対しても等しくして回路の動作周波数を向上させるクロック分配方法及び回路を提供する」（段落【００１０】）ために、
　「標準バッファとは入力論理しきい値が異なるバッファを複数用意し、これらバッファのドライブ能力（電流駆動能力）は、標準バッファと同等に」（段落【００１４】）しておき、
　設計した前記「クロック分配」「回路」について、「ネットリスト１３と遅延ライブラリ１２により、クロックツリーの各枝（ブランチ）の遅延差（クロックスキュー）を、回路シミュレータ等により計算」（段落【００１７】）し、
　「最も伝搬遅延時間の短いツリー経路の伝搬遅延時間に合わせるように、他の全てのツリー経路の標準バッファを、遅延ライブラリ１２を参照して、標準バッファと入力論理しきい値の異なるバッファ」を（段落【００１９】）、「入力論理しきい値の異なるバッファリスト１５の情報」（段落【００１７】）を含んでいる「バッファリスト１５から選択し、どのバッファに置換するか否かを決定する。」（段落【００１９】）ことで、
　「置き換えるバッファのサイズを変えずに済むことから、例えば半導体集積回路の集積度を変えずに済む。さらに、バッファのドライブ能力も変えずに済むことから、バッファの置換により半導体集積回路の消費電力を増大させることはない」（段落【００４３】）ことから、「半導体集積回路の集積度を変えずに」段落【００４６】）済み、「半導体集積回路の消費電力を増大させることもない」、
ことが記載されている。
　すなわち、引用例２には、半導体集積回路の設計方法として、予め、ドライブ能力とバッファのサイズは標準バッファと同等であるが、入力論理しきい値が異なるバッファを複数個バッファリストに用意しておき、設計した半導体集積回路の各経路の伝搬遅延時間を計算して、各経路の伝搬遅延時間が等しくなるように、前記設計した半導体集積回路から選択されたバッファを、前記バッファリスト内の適当なもので置換する方法、が記載されている。
　
　　イ．一方、引用例１にも、「従来の技術」に関する説明ではあるが、段落【０００８】に、「各セルの配置を決定し、配線経路を決定した後に所定の信号経路の遅延時間を求めて該遅延時間が要求される均等性を満たしているかを判定する。この判定の結果、所定の信号経路の遅延時間が要求される均等性を満たしていない場合には遅延セルを挿入し、交換し、または削除することにより所定の信号経路における信号を同時に到達させる」と記載されている。
　
　　ウ．さらに、「５−１．相違点１及び相違点３について」のイ．及びウ．で指摘したように、複数のＭＯＳトランジスタを組み合わせて構成するとともに、前記遅延ゲート回路を構成する前記複数のＭＯＳトランジスタの一部または全部を、該ＭＯＳトランジスタと同じ型のＭＯＳトランジスタを複数個直列接続した直列トランジスタとしたという、常套手段の遅延ゲート回路において、当該遅延ゲート回路による遅延時間を、前記直列トランジスタを成す各ＭＯＳトランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることによって、減少ないし増加させることは、周知技術にすぎない。
　
　　エ．したがって、引用例１及び引用例２に接した者であれば、「遅延時間が規格を満たさない配線経路のみを修正することで、半導体集積回路の面積を大きくすることなく遅延時間を短くする」とともに、「セルベースについての変更」を前記「遅延時間が規格を満たさない配線経路」について行わない、引用発明の「半導体集積回路の設計方法」において、予め、「修正」対象となり得る模擬的な「セル」を、同じ種類のＭＯＳトランジスタを複数個直列接続した直列トランジスタを有するものとして構成し、該直列トランジスタを成す各トランジスタの一部または全部を閾値電圧が相互に異なるトランジスタとすることで、当該「セル」の伝搬遅延時間を異ならせたが、前記「セル」内のＭＯＳトランジスタのサイズ、前記「セル」内の前記ＭＯＳトランジスタの数、及び、前記「セル」内の前記ＭＯＳトランジスタのレイアウト配置を同等とすることにより、前記「セル」のサイズを同等にした当該「セル」を、複数用意しておくことで、「前記各配線経路内のＭＯＳトランジスタのゲートに注入されるイオン量により決定される当該ＭＯＳトランジスタの閾値電圧を下げることで、前記遅延時間を短縮する」ことに代えて、「修正」対象の「ＭＯＳトランジスタ」が配置された「セル」の代替として、前記複数の「セル」の中から必要とする伝搬遅延時間を有する「セル」を選択し、当該「セル」を挿入することによって「前記遅延時間を短縮する」ことは、当業者が容易に想到し得たものと認められる。
　
５−３．小括
　以上のとおりであるから、引用発明を、相違点１〜５に係る構成とすることは、引用例２に記載の発明及び周知技術から、当業者が容易に想到し得たものと認められる。
　そして、本願発明の効果も、引用発明、引用例２に記載の発明及び周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明、引用例２に記載の発明及び周知技術から、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明、引用例２に記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。