【事件の表示】
　特願２００４−２５０３１０「強誘電体メモリの製造方法」拒絶査定不服審判事件〔平成１８年３月９日出願公開、特開２００６−６６７９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年８月３０日の特許出願であって、平成２１年１０月２７日付けの拒絶理由通知に対して同年１２月２５日に意見書及び手続補正書が提出されたが、平成２２年２月２４日付けで拒絶査定がなされた。
　それに対して、同年６月２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１０月２０日付けで審尋がなされ、同年１２月２２日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年６月２日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年６月２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜４と補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
　（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
　（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
　（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
　（ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
　を含み、
　前記バリア層は、前記（ｅ）工程において、前記下部電極よりもエッチングされにくい性質を有し、
　前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成し、
　前記（ｂ）工程の前記研磨工程後に、エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する、強誘電体メモリの製造方法。」
　
（補正後）
　「【請求項１】
　（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
　（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
　（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
　（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
　（ｅ）前記積層体をドライエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
　を含み、
　前記バリア層は、前記（ｅ）工程において、前記下部電極よりもエッチングされにくい性質を有し、
　前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出し、前記第１及び第２のコンタクトホールのそれぞれの内部において、前記第１の導電層にリセスが発生するまで研磨することによって、前記プラグを形成し、
　前記（ｂ）工程の前記研磨工程後に、ドライエッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する、強誘電体メモリの製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
（１）補正事項１
　補正前の請求項１の「（ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、」を、「（ｅ）前記積層体を
ドライ
　
（２）補正事項２
　補正前の請求項１の「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成し、」を、「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出
し、前記第１及び第２のコンタクトホールのそれぞれの内部において、前記第１の導電層にリセスが発生
　
（３）補正事項３
　補正前の請求項１の「前記（ｂ）工程の前記研磨工程後に、エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する、」を、「前記（ｂ）工程の前記研磨工程後に、
ドライ
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００３３段落に記載されているから、補正事項１は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「（ｅ）」という工程について技術的に限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書の００２２段落に記載されているから、補正事項２は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「（ｂ）」という工程について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、本願の願書に最初に添付した明細書の００２３段落に記載されているから、補正事項３は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項１に係る発明の発明特定事項である「（ｂ）」という工程について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜４係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　「【請求項１】
　（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
　（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
　（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
　（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
　（ｅ）前記積層体をドライエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
　を含み、
　前記バリア層は、前記（ｅ）工程において、前記下部電極よりもエッチングされにくい性質を有し、
　前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出し、前記第１及び第２のコンタクトホールのそれぞれの内部において、前記第１の導電層にリセスが発生するまで研磨することによって、前記プラグを形成し、
　前記（ｂ）工程の前記研磨工程後に、ドライエッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する、強誘電体メモリの製造方法。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２７４３５３号公報（「以下「引用例」という。）には、図１〜７と共に、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、メモリセルに強誘電体膜キャパシタを使用した強誘電体メモリの製造方法及び強誘電体メモリに関する
　
ｂ．「【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。
【００１９】［第１実施形態］図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００２０】
本実施形態に係る強誘電体メモリのメモリセル部には、シリコン基板１上に複数のメモリセルトランジスタが形成されている。
【００２１】
さらに、各メモリセルトランジスタのソース／ドレイン領域３ａ上には、プラグ電極４が形成され、このプラグ電極４上には、該プラグ電極４に接するようにそれぞれ一対の下部電極５ａ，５ｂと強誘電体膜６ａ，６ｂと上部電極７ａ，７ｂから成る強誘電体キャパシタが形成されている。一対の下部電極５ａ，５ｂ同士は、プラグ電極４を介して導通し、一対の強誘電体膜６ａ，６ｂは、下部電極５ａ，５ｂ上面に該下部電極とそれぞれ相似形にパターンニングされている。さらに、強誘電体膜６ａ，６ｂ上面には、一対の上部電極７ａ，７ｂがそれぞれパターンニングされている
【００２２】そして、上部電極７ａ，７ｂは、コンタクト８ａ、メタル配線９及びコンタクト８ｂを介して、ソース／ドレイン領域３ａに対向するソース／ドレイン領域３ｂに接続されている。
【００２３】
次に、上記構造の強誘電体メモリにおけるメモリセル部の製造方法について、図２（ａ），（ｂ）、図３（ｃ），（ｄ）、図４（ｅ），（ｆ）及び図５（ｇ）を参照しつつ説明する。これら各図の左図はＡ−Ｂ断面図、右図はＣ−Ｄ断面図である
【００２４】
初めの図２（ａ）に示す工程では、半導体基板１上に、メモリセルトランジスタを形成し、さらに断面長方形のプラグ電極４を形成する。まず、半導体基板１の主面側にＬＯＣＯＳ法等により素子分離領域１ａにより分離された素子領域を形成する。その後、その各素子領域上にゲート電極２を形成し、拡散法によってソース／ドレイン領域３ａ，３ｂを形成する
【００２５】
かくして、メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、プラグコンタクトを開口し、プラグ電極４用の電極材（例えば、ドープされた多結晶シリコンやＷ）を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｎｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により平坦化する。
　
ｃ．「【００２６】
続く図２（ｂ）に示す工程では、このプラグ電極４に接触するように下部電極５ａ，５ｂ用の電極材として白金（Ｐｔ）やＩｒ、ＩｒＯ
２
 などの下部電極層５を堆積した後、強誘電体膜６ａ，６ｂ用のＰＺＴやＳＢＴなどの強誘電体膜６を堆積し、さらに上部電極７ａ，７ｂ用の電極材としてＰｔやＩｒ，ＩｒＯ
２
などの上部電極層７を堆積する
【００２７】図３（ｃ）に示す工程では、上部電極層７を堆積した後、上部電極加工用マスク５０を形成し、一対の上部電極７ａ，７ｂが得られるように、通常のリソグラフィ技術を用いて加工する。マスク５０と上部電極７ａ，７ｂの側壁に対して側壁絶縁膜５１を形成する。さらに、図３（ｄ）に示す工程では、マスク材５０及び側壁絶縁膜５１をマスクとして、強誘電体膜６ａ，６ｂと下部電極５ａ，５ｂを、通常のリソグラフィ技術を用いて上部電極７ａ，７ｂに対して自己整合に形成する。この時、下部電極５ａ，５ｂ間のスペースは、プラグ電極４の幅より小さく、合わせずれても必ず一対の下部電極５ａ，５ｂがプラグ電極４から外れないようにレイアウトしておく。
【００２８】その後の図３（ｅ）（審決注：「図４（ｅ）」の誤記）に示す工程では、基板表面全体にキャパシタ上の層間絶縁膜１０ｂとしてＰ−ＴＥＯＳやＯ３−ＴＥＯＳを堆積して平坦化し、図３（ｆ）（審決注：「図４（ｆ）」の誤記）に示す工程では、各上部電極７ａ，７ｂ上にコンタクト８ａを形成する。そして、図３（ｇ）（審決注：「図５（ｇ）」の誤記）に示す工程では、上部電極７ａ，７ｂとソース／ドレイン領域３ｂを接続するためのコンタクト８ｂを形成した後、アルミニウムなどを埋め込み、ＣＭＰ法などによりメタル配線９を形成すれば、上部電極７ａ，７ｂとソース／ドレイン領域３ｂとが接続された、図１（ａ），（ｂ），（ｃ）に示した構造の強誘電体メモリのメモリセル部が完成する。
【００２９】このように本実施形態においては、プラグ電極４に一対の上部電極７ａ，７ｂが重なるように、上部電極のマスクパターン５０をパターンニングして上部電極７ａ，７ｂを加工し、さらに上部電極７ａ，７ｂの側面に側壁絶縁膜５１を形成する。そして、前記マスクパターン５０と前記側壁絶縁膜５１をマスクとして強誘電体膜６ａ，６ｂ及び下部電極５ａ，５ｂを加工するようにした。
【００３０】これにより、ＣＯＰ型のチェイン型強誘電体メモリにおいて、上部電極と下部電極の同時形成が可能となる結果、上部電極と下部電極の合わせ余裕が不要になり、メモリセルサイズを縮小することができる。また、上部電極と下部電極用に２枚のマスクが必要だった加工が上部電極用のマスクだけで済むようになり、製造工程数が減少する。」
　
ｄ．「【００３１】
［第２実施形態］図６（ａ），（ｂ）は、本発明の本発明の第２実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である
【００３２】
本実施形態に係る強誘電体メモリのメモリセル部が上記第１実施形態と異なる点は、第２のソース／ドレイン領域３ｂと配線層９とを接続するコンタクト８ｂの下部にもプラグ電極４ａが形成されている点である
【００３３】
かかる構造の本実施形態の製造方法は、前述した第１実施形態の製造方法において、メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、図２（ａ）に示す工程で、プラグ電極４と４ａ用のプラグコンタクトを開口し、プラグ電極用の電極材（Ｗなど）を堆積し、ＣＭＰ法あるいはＣＤＥ法により平坦化することになる
【００３４】本実施形態では、コンタクト８ｂの下部にもプラグ電極を形成したので、コンタクト８ｂの深さが浅くなり、開口が容易になる。」
　
ｅ．「【００３５】
［第３実施形態］図７（ａ），（ｂ）は、本発明の第３実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である
【００３６】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第２実施形態の構造において、プラグ電極４，４ａの上部に、酸素の透過を抑制する耐酸化性導電体膜１１（例えば、Ｉｒ、ＩｒＯ
２
、Ｒｕ、ＲｕＯ
２
など）を埋め込み形成した構造である
【００３７】
本実施形態に係る製造方法は、上記第１実施形態の製造方法において、図２（ａ）に表すプラグ形成時でプラグ電極４，４ａの埋め込み後に、プラグ電極４，４ａをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜１１の材料を堆積して埋め込むことになる
【００３８】
このように構造では、コンタクト８ｂの開口後に酸化性雰囲気の回復アニールを施すことが可能となり、良好な特性の強誘電体キャパシタを形成することが可能となる
【００３９】
なお、上記第１、第２、第３実施形態の各製造方法は、上部電極７ａ，７ｂの側面に側壁絶縁膜５１を形成する構成としたが、側壁絶縁膜５１を設けることなく、プラグ電極４上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングし、このマスクパターンにより上部電極層７、強誘電体膜６及び下部電極層５を同時に加工して、プラグ電極４上にそれぞれ一対の上部電極７ａ，７ｂ、強誘電体膜６ａ，６ｂ及び下部電極５ａ，５ｂを形成するようにしてもよい
　
（２−２）ここにおいて、００３５段落〜００３８段落に記載された「本発明の第３実施形態に係る強誘電体メモリの製造方法」に注目すると、００３６段落の「本実施形態に係る強誘電体メモリのメモリセル部は、上記第２実施形態の構造において、プラグ電極４，４ａの上部に、酸素の透過を抑制する耐酸化性導電体膜１１（例えば、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２など）を埋め込み形成した構造である。」という記載、及び００３１段落〜００３４段落に記載された「本発明の第２実施形態に係る強誘電体メモリの製造方法」についての記載から、「本発明の第３実施形態に係る強誘電体メモリの製造方法」は、００１８段落〜００３０段落に記載された「本発明の第１実施形態に係る強誘電体メモリの製造方法」に対して、００３１段落〜００３４段落に記載された製造方法及び００３５段落〜００３８段落に記載された製造方法を取り入れたものであることが明らかである。
　
（２−３）したがって、００３９段落の記載も加味すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、プラグ電極４，４ａ用のプラグコンタクトを開口する工程、
　前記プラグコンタクトに前記プラグ電極４，４ａを埋め込む工程、
　前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバックした後に、耐酸化性導電体膜１１の材料を堆積して埋め込む工程、
　下部電極５ａ，５ｂ用の電極材として下部電極層５を堆積した後、強誘電体膜６ａ，６ｂ用の強誘電体膜６を堆積し、さらに上部電極７ａ，７ｂ用の電極材として上部電極層７を堆積する工程、
　前記プラグ電極４上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングし、このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する工程、
　を含む強誘電体メモリの製造方法。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「メモリセルトランジスタが形成された半導体基板１」、「層間絶縁膜１０ａ」は、各々補正発明の「基体」、「基体の上方に形成された絶縁層」に相当し、引用発明の「『プラグ電極４』『用のプラグコンタクト』」、「『プラグ電極』『４ａ用のプラグコンタクト』」は、各々補正発明の「『第１』『のコンタクトホール』」、「第２のコンタクトホール」に相当する。
　したがって、引用発明の「メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、プラグ電極４，４ａ用のプラグコンタクトを開口する工程」は、補正発明の「（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること」に相当する。
　
（３−２）引用発明の「プラグ電極４，４ａ」は、補正発明の「プラグ」に相当し、引用発明の「コンタクト表面」は、補正発明の「前記絶縁層の上面」に相当する。
　したがって、引用発明の「前記プラグコンタクトに前記プラグ電極４，４ａを埋め込む工程」及び「前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」する工程は、補正発明の「（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること」に相当する。
　
（３−３）引用発明の「耐酸化性導電体膜１１」は、補正発明の「バリア層」に相当する。
　したがって、引用発明の「耐酸化性導電体膜１１の材料を堆積して埋め込む工程」は、補正発明の「（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること」に相当する。
　
（３−４）引用発明の「下部電極層５」、「強誘電体膜６」、「上部電極層７」は、各々補正発明の「下部電極」、「強誘電体層」、「上部電極」に相当する。
　また、引用発明の「下部電極５ａ，５ｂ用の電極材として下部電極層５を堆積した後、強誘電体膜６ａ，６ｂ用の強誘電体膜６を堆積し、さらに上部電極７ａ，７ｂ用の電極材として上部電極層７を堆積する工程」により、「下部電極層５」、「強誘電体膜６」及び「上部電極層７」の積層体が形成されることは自明である。
　したがって、引用発明の「下部電極５ａ，５ｂ用の電極材として下部電極層５を堆積した後、強誘電体膜６ａ，６ｂ用の強誘電体膜６を堆積し、さらに上部電極７ａ，７ｂ用の電極材として上部電極層７を堆積する工程」は、補正発明の「（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること」に相当する。
　
（３−５）引用発明の「前記プラグ電極４」は、補正発明の「前記第１のコンタクトホールの前記プラグ」に相当する。
　また、引用発明の「前記プラグ電極４上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングし、このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する工程」において、「一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂ」により、一対の強誘電体キャパシタが形成されていることは当業者にとって明らかである。
　さらに、引用発明の「このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する」とは、「このマスクパターンにより」エッチングを行って、「前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する」という意味であることは、当業者の技術常識である。
　したがって、引用発明の「前記プラグ電極４上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングし、このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する工程」と補正発明の「（ｅ）前記積層体をドライエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること」とは、「（ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方の少なくとも一部を含む領域に、強誘電体キャパシタを形成すること」である点で一致する。
　
（３−６）引用発明の「前記プラグコンタクトに前記プラグ電極４，４ａを埋め込む工程、　前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」する工程において、「前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」することは、補正発明の「『前記（ｂ）工程で』、『エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部を』『除去する』」ことに相当する。
　したがって、補正発明と引用発明とは、「前記（ｂ）工程で」、「エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部を」「除去する」ものである点で一致する。
　
（３−７）以上を総合すると、補正発明と引用発明とは、
　「（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
　（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
　（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
　（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
　（ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方の少なくとも一部を含む領域に、強誘電体キャパシタを形成すること、
　を含み、
　前記（ｂ）工程で、エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部を除去する、強誘電体メモリの製造方法。」
　
　である点で一致し、次の点で相違する。
（相違点１）
　補正発明は、「積層体」の「エッチング」が「ドライエッチング」であるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点２）
　「強誘電体キャパシタ」を形成する領域が、補正発明では「前記第１のコンタクトホールの前記プラグの上方を含む領域」であるのに対して、引用発明では、「前記プラグ電極４」の上方の一部を含む領域である点。
　
（相違点３）
　補正発明は、「前記バリア層は、前記（ｅ）工程において、前記下部電極よりもエッチングされにくい性質を有し」ているのに対して、引用発明はそのような特定がなされていない点。
　
（相違点４）
　補正発明は、「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出し、前記第１及び第２のコンタクトホールのそれぞれの内部において、前記第１の導電層にリセスが発生するまで研磨することによって、前記プラグを形成し、　前記（ｂ）工程の前記研磨工程後に、ドライエッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する」ものであるのに対して、引用発明は、補正発明「（ｂ）工程」に相当する工程において、「前記プラグコンタクトに前記プラグ電極４，４ａを埋め込」み、「前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」するものである点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）エッチングにはドライエッチングとウエットエッチングの２種類が存在するところ、一般に、強誘電体キャパシタを得るためのエッチングとして、高精度の加工が期待できるドライエッチングを採用することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例にも記載されているとおり、当業者における慣用技術である。
　
＜周知例：特開２０００−２２８３７３号公報＞
　「【０００３】強誘電体キャパシタはＰｔ（５０ｎｍ）／ＰＺＴ（１５０ｎｍ）／ＴｉＮ（５０ｎｍ）の積層構造を用いている。
形成方法は、積層構造のパターン側壁に残渣が残らないドライエッチング方法で加工している。
　
（４−１−２）したがって、引用発明において、「このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する」工程において、ドライエッチングを採用することは、当業者が適宜なし得たことである。
　したがって、相違点１は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　相違点２は、補正発明が、１つの「プラグ」に１つの強誘電体キャパシタが接続される構造であるのに対して、引用発明が、１つの「プラグ電極４」に２つの強誘電体キャパシタが接続される構造であることに起因するものと認められるが、一般に、１つのプラグに接続される強誘電体キャパシタを１つとするか２つとするかは当業者が適宜選択し得る設計的事項であり、１つのプラグに１つの強誘電体キャパシタが接続される構造とすることは、例えば、上記周知例の図３（ｉ）にも記載されているように当業者における周知技術（１つのプラグに２つの強誘電体キャパシタが接続される構造よりも、むしろ一般的）であるから、引用発明において、１つの「プラグ電極４」に１つの強誘電体キャパシタが接続される構造とし、補正発明のように、「前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成する」ことは、当業者が適宜なし得たことである。
　したがって、相違点２は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
　一般に、半導体装置の製造プロセスにおいて、特定の部材をエッチングするに当たり、エッチング対象となる上記特定の部材の方がエッチング対象以外の部材よりもエッチングされやすいエッチャントを選択すること（エッチング対象以外の部材の方がエッチング対象となる上記特定の部材よりもエッチングされにくいエッチャントを選択すること）は、特定の部材をエッチングするというそもそもの目的に鑑みて当業者が当然になし得る事項である。
　したがって、引用発明において、「このマスクパターンにより前記上部電極層７、前記強誘電体膜６及び前記下部電極層５を同時に加工して、前記プラグ電極４上にそれぞれ一対の前記上部電極７ａ，７ｂ、前記強誘電体膜６ａ，６ｂ及び前記下部電極５ａ，５ｂを形成する」に当たり、加工（エッチング）対象以外である「耐酸化性導電体膜１１」の方が、エッチング対象である「下部電極５ａ，５ｂ」よりもエッチングされにくいエッチャントを選択すること、すなわち、補正発明のように、「前記バリア層は、前記（ｅ）工程において、前記下部電極よりもエッチングされにくい性質を有」するものとすることは、当業者が当然になし得たことである。
　したがって、相違点３は、当業者が当然になし得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
（４−４−１）上記（２）（２−２）において検討したとおり、引用発明は、引用例の００１８段落〜００３０段落に記載された「本発明の第１実施形態に係る強誘電体メモリの製造方法」に対して００３１段落〜００３４段落に記載された製造方法及び００３５段落〜００３８段落に記載された製造方法を取り入れたものであるところ、「本発明の第１実施形態に係る強誘電体メモリの製造方法」においては、「プラグ電極４」を埋め込むに当たり、引用例の００２４段落に記載されているように「半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、プラグコンタクトを開口し、プラグ電極４用の電極材・・・を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｎｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により平坦化する」という手法を採用している。
　さらに、一般に、コンタクトホールに表面よりも低い位置までプラグを充填するに当たり、まずＣＭＰ法を用いてコンタクトホールにプラグを充填し、その後エッチングによりコンタクトホール内のコンタクトプラグを削除する（エッチバックする）という手法は、例えば上記周知例における次の記載からも明らかなように、当業者における周知技術である。
　
　「【００１２】まず図１（ａ）に示す通り、あらかじめ平坦化した層間絶縁膜（３）の所望の部分に既知のホトリソグラフィーとドライエッチングにより、コンタクトホール（４）を開口し、例えばＭＯＳトランジスタのソースまたはドレイン領域（２）を露出させる。
【００１３】次に図１（ｂ）に示す通り、Ｔｉからなるターゲットを用いて、Ａｒを導入したスパッタ法によりＴｉを０．０５ｕｍ形成し、Ｎ２中で急速加熱法による窒化処理（ＲＴＮ）を行い７５０℃、３０秒でＴｉＮ（５）を基板上全面に形成する。この時、コンタクトホール（４）の底部と、側壁にもＴｉＮ（５）が形成される。
【００１４】
次に図１（ｃ）に示す通り、既知のＣＶＤ法によりタングステン（Ｗ）を基板上全面に成膜しコンタクトホール（４）をＷ（６）で埋める。この時、Ｔｉ（５）を介して層間絶縁膜（３）上にもＷ（６）が形成される
【００１５】
次に図２（ｄ）に示す通り、過酸化水素水をベースに使用したスラリーを使い、研磨パッドとして比較的硬度の高いパッド、例えばロデール・ニッタ社のＩＣ１４００を使った化学的機械研磨法（ＣＭＰ：chemical mechanical polishing）でコンタクトホール（４）以外のＷおよびＴｉＮを除去して平坦化する
【００１６】
次に図２（ｅ）に示す通り、Ｗ（６）のドライエッチングを行い、コンタクトホール（４）内のＷ（６）を例えば深さ０．２ｕｍまでエッチバックする
　
（４−４−２）したがって、引用発明の「前記プラグ電極４，４ａの埋め込み」工程として、「プラグ電極４，４ａ用のプラグコンタクトを開口する工程」の後、「プラグ電極４，４ａ」用の電極材を堆積し、ＣＭＰ法により平坦化する工程を採用することは当業者が容易になし得たことであるから、引用発明において、「前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」するに際して、「プラグ電極４，４ａ用のプラグコンタクトを開口する工程」の後、「プラグ電極４，４ａ」用の電極材を堆積し、ＣＭＰ法により平坦化し、その後に「前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」することは当業者が容易になし得たことである。
　ここにおいて、「ＣＭＰ法により平坦化」する工程が研磨工程であること、及び「ＣＭＰ法により平坦化」する工程において、補正発明の「第１の導電層」に相当する「プラグ電極４，４ａ」用の電極材を、補正発明の「絶縁層」に相当する「層間絶縁膜１０ａ」が露出するまで研磨していることは、いずれも当業者にとって明らかである。
　また、「前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」する工程において、エッチングにより「前記プラグ電極４，４ａ」の上部が削除されていることも当業者にとって明らかである。
　したがって、補正発明において使用されている語を用いて記述すれば、引用発明において、「前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」するに際して、「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出」「するまで研磨することによって、前記プラグを形成し、　前記（ｂ）工程の前記研磨工程後に、」「エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部を」「除去する」工程を採用することは、当業者が容易になし得たことである。
　
（４−４−３）ところで、一般に、コンタクトホールが形成された絶縁層全面に被着された導電部材を、ＣＭＰ法により、コンタクトホール内を除き除去して平坦化する際に、程度の差はあれ（実用上問題になる程度であるか否かは別として）、コンタクトホール内の導電部材が若干表面よりも低くなること、すなわちリセスが生ずることは、例えば、本願の明細書の０００２段落に「プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨（ＣＭＰ）法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス（凹部）が発生する。」と記載されているように、当業者の技術常識である。
　したがって、引用発明において、「プラグ電極４，４ａ」用の電極材を堆積し、ＣＭＰ法により平坦化する工程を採用した場合においても、「プラグコンタクト」内での「プラグ電極４，４ａ」のリセスが、程度の差はあれ生ずるものと認められる。
　
　これについて更にいえば、一般に、コンタクトホールが形成された絶縁層全面に被着された導電部材を、ＣＭＰ法により、コンタクトホール内を除き除去して平坦化する場合において、平坦性を良好にするという観点からは、絶縁膜の上端部まで研磨した後もＣＭＰをしばらく継続すること、すなわち、いわゆるオーバー研磨を行うことが好ましいが、オーバー研磨を進めるにしたがってコンタクトホール内の導電部材の研磨が進みリセスが増大するため、通常は、リセスが少なく、かつ、平坦性も問題とならないタイミングで研磨を終了する（例えば、わずかにオーバー研磨を行って終了する）ことが一般的である。
　しかしながら、引用発明は、コンタクトホール内に導電部材を埋め込んだ後に、埋め込んだ導電部材をエッチングにより削って意図的にリセスを作り出すものであるから、ＣＭＰ法によりコンタクトホール内に導電部材を埋め込む際にリセスが生じても全く問題とならない（むしろ好ましい）ことは当業者であれば直ちに察知し得たことであるから、引用発明において、「プラグ電極４，４ａ」用の電極材を堆積し、ＣＭＰ法により平坦化する工程を採用するに当たり、良好な平坦性を得るために、リセスが顕在化する程度の十分なオーバー研磨を行うことも、当業者が適宜なし得たことである。
　
　また、一般に、エッチングによりコンタクトホール内のコンタクトプラグを削除する（エッチバックする）に際して、制御性の良いドライエッチングを用いることは、例えば、上記周知例の００１６段落にも記載されているように、当業者における周知技術である。
　
（４−４−４）したがって、引用発明において、「前記プラグ電極４，４ａの埋め込み後に、前記プラグ電極４，４ａをコンタクト表面より低い位置にエッチバック」するに際して、「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出」「するまで研磨することによって、前記プラグを形成し、　前記（ｂ）工程の前記研磨工程後に、」「エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部を」「除去する」工程を採用することが当業者が容易になし得たことであることと同様に、補正発明のように、「前記（ｂ）工程で、前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、前記第１の導電層を前記絶縁層が露出し、前記第１及び第２のコンタクトホールのそれぞれの内部において、前記第１の導電層にリセスが発生するまで研磨することによって、前記プラグを形成し、　前記（ｂ）工程の前記研磨工程後に、ドライエッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する」工程を採用することは当業者が容易になし得たことである。
　よって、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５）相違点についての判断のまとめ
　相違点１〜４については以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年６月２日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２１年１２月２５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２７４３５３号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。