【手続補正書】
【提出日】平成18年6月16日(2006.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メモリ内に情報を記憶する方法において、
アナログ信号入力にアナログ信号を出力するステップと、
デジタル信号入力にデジタルデータを出力するステップと、
ユーザによって選択されたサンプリング周波数においてアナログ信号入力をサンプリングするステップと、
メモリセルのアレイ内にアナログ信号のサンプルを記憶するステップであって、メモリセルがアナログ信号の少なくとも１つのサンプルを保持するステップと、
メモリセルのアレイ内にデジタルデータを記憶するステップであって、メモリセルがデジタルデータの少なくとも１つのビットを保持するステップと、
を有する方法。
【請求項２】  前記アナログ信号入力からのアナログデータを記憶することが可能な前記アレイ内の各メモリセルは、前記デジタル信号入力からのデジタルデータを記憶することが可能である請求項１記載の方法。
【請求項３】  集積回路において、
メモリセルのアレイと、
前記集積回路のアナログ入力及びデジタル入力に出力される情報を前記メモリセル内へ記憶するための書込み回路であって、前記アナログ入力に出力される情報がアナログ形式であり、前記デジタル入力に出力される情報がデジタル形式である書込み回路と、
前記アナログ入力を前記書込み回路、或いは前記デジタル入力を前記書込み回路に選択的に結合するためのマルチプレクサであって、前記アナログ入力に出力される情報がサンプリング周波数においてサンプリングされ、各サンプルが１つのメモリセル内に記憶されるマルチプレクサと、
を備える集積回路。
【請求項４】  前記メモリセルは、アナログ又はマルチレベルメモリセルである請求項３記載の集積回路。
【請求項５】  集積回路において、
複数のメモリセルと、
前記メモリセルへ結合される書込み回路と、
個別メモリセル内に記憶されているしきい値電圧を決定し、かつ前記記憶されたしきい値電圧のアナログ等価電圧をアナログ出力に出力するか、或いは前記記憶されたしきい値電圧のデジタル等価電圧をデジタル出力に出力するための読取り回路であって、個々のメモリセルが２つよりも多い異なるしきい値電圧レベルを記憶するように前記書込み回路により構成可能である読取り回路と、
を備える集積回路。
【請求項６】  集積回路において、
マルチレベルメモリセルのアレイと、
前記マルチレベルメモリセルのアレイ内にデータを記憶するように結合される書込み回路と、
デジタルデータを受け取り、前記デジタルデータをアナログ等価形式に変換するデジタル基準発電機であって、前記アナログ等価形式が前記書込み回路に出力され、前記デジタル基準発電機は、
複数のバイアス電圧を生成するバイアス電圧発電機と、
複数の前記バイアス電圧の組合わせを選択することにより前記デジタルデータの前記アナログ等価形式を生成するデジタルデータ入力回路と、を備えるデジタル基準発電機と、
を備える集積回路。
【請求項７】  メモリセルの前記アレイのセクタ内の全てのメモリセルは、デジタル値によって書込まれる請求項１記載の方法。
【請求項８】  メモリ内に情報を記憶する方法において、
アナログ信号入力にアナログ信号を出力するステップと、
デジタル信号入力にデジタルデータを出力するステップと、
サンプリング周波数においてアナログ信号入力をサンプリングするステップと、
メモリセルのアレイ内にアナログ信号のサンプルを記憶するステップであって、メモリセルがアナログ信号の少なくとも１つのサンプルを保持するステップと、
メモリセルのアレイ内にデジタルデータを記憶するステップであって、メモリセルがデジタルデータの少なくとも１つのビットを保持するデジタルデータを記憶するステップは、
メモリセルのセクタを消去するステップと、
前記メモリセルのセクタ内にデジタルデータを書込むステップと、
デジタルデータによって書込まれない前記セクタの各メモリセル内にデジタル値を書込むステップと、を有するデジタルデータを記憶するステップと、
を有する方法。
【請求項９】  前記メモリセルは、デジタルデータの少なくとも２つのビットを保持する請求項８記載の方法。
【請求項１０】  集積回路において、
前記集積回路へのアナログ信号入力のサンプルを受け取るプログラマブルレベルシフタ回路であって、前記レベルシフタ回路が前記サンプルの電圧よりもオフセット電圧だけ高いレベルシフタ電圧出力を生成し、前記オフセット電圧がプログラム可能に選択可能であるプログラマブルレベルシフタ回路と、
アナログメモリセルのアレイであって、前記レベルシフタ電圧出力が前記サンプルを記憶するように前記メモリセルを構成するためにメモリセルに結合されるアナログメモリセルのアレイと、
を備える集積回路。
【請求項１１】  前記レベルシフタは、
ＶIN- 及びＶIN+ 入力と、ＶOUT 出力とを有する演算増幅器であって、前記ＶOUT 出力が前記レベルシフタ出力に結合される演算増幅器と、
前記アナログ信号入力の第１差動入力とＶIN- の間に結合される第１コンデンサと、
前記アナログ信号入力の第２差動入力とＶIN- の間に結合される第２コンデンサと、
ＶOUT とＶIN- の間に結合される第３コンデンサと、
ＶOUT とＶIN- の間に結合される第４コンデンサと、
を備える請求項１０記載の集積回路。
【請求項１２】  前記レベルシフタは、
前記アナログ信号入力の第１差動入力とＶIN- の間にプログラム可能に結合される第５コンデンサを更に備える請求項１１記載の集積回路。
【請求項１３】  前記第５コンデンサは、メモリセルの状態に応じて結合されるか、或いは減結合される請求項１２記載の集積回路。
【請求項１４】  前記レベルシフタは、
前記第１コンデンサにプログラム可能に並列結合される複数のコンデンサであって、コンデンサの各々が異なるキャパシタンスを持つ複数のコンデンサを備える請求項１１記載の集積回路。
【請求項１５】  集積回路において、
レベルシフタ出力を生成する演算増幅器を有するプログラマブルレベルシフタであって、前記レベルシフタ出力とアナログ入力の間のオフセット電圧が前記アナログ入力と演算増幅器の間に結合されるキャパシタンスの値に依存し、前記キャパシタンスの値がプログラム可能に選択可能であるプログラマブルレベルシフタと、
メモリセルのアレイであって、前記レベルシフタ出力がアナログ入力を記憶するようにメモリセルを構成するために結合されるメモリセルのアレイと、
を備える集積回路。
【請求項１６】  集積回路において、
アナログ入力よりも高い第１オフセット電圧であるＶＰＰ出力電圧を供給する第１プログラマブルレベルシフタであって、第１オフセット電圧がプログラム可能に選択可能である第１プログラマブルレベルシフタと、
アナログ入力よりも高い第２オフセット電圧である目標ＶＴ出力電圧を供給する第２プログラマブルレベルシフタであって、前記第２オフセット電圧がプログラム可能に選択可能である第２プログラマブルレベルシフタと、
アナログ入力を記憶するためのメモリセルであって、前記ＶＰＰ出力電圧及び前記目標ＶＴ出力電圧が前記メモリセルに結合するメモリセルと、
を備える集積回路。
【請求項１７】  集積回路を操作する方法において、
アナログ信号入力を出力するステップと、
アナログ信号入力のサンプルを取るステップであって、アナログ信号がユーザにより選択可能なサンプリング周波数においてサンプリングされるステップと、
前記サンプル入力よりも第１オフセット値だけ高い第１電圧を生成するステップと、
前記サンプル入力よりも第２オフセットだけ高い第２電圧を生成するステップと、
前記第１電圧を用いてメモリセルのノードをパルス化するステップと、
前記第２電圧を用いて前記メモリセルのしきい値電圧を評価するステップであって、前記第２電圧が前記メモリセルの制御電極に結合されるステップと、
前記メモリセルの前記しきい値電圧が目標値になるまで、前記メモリセルをパルス化し、かつ評価するステップと、
を有する方法。
【請求項１８】  前記集積回路上に微調整ビットメモリセルを構成することによって前記第１オフセット値がプログラム可能に選択可能である請求項１７記載の集積回路。
【請求項１９】  前記集積回路上に微調整ビットメモリセルを構成することによって前記第２オフセット値がプログラム可能に選択可能である請求項１８記載の集積回路。
【請求項２０】  集積回路を操作する方法において、
メモリセルが第１状態から第２状態へ変化するまで、メモリセルの制御電極における電圧を変化させることによって前記メモリセルの記憶されているしきい値電圧を決定するステップと、
前記記憶されているしきい値電圧を用いて、前記記憶されているしきい値電圧よりもオフセット値だけ低い再生出力電圧を生成するステップと、
を有する方法。
【請求項２１】  前記オフセット値は、微調整ビットを構成することによってプログラム可能に選択可能である請求項２０記載の方法。
【請求項２２】  集積回路において、
アナログメモリセルのアレイと、
前記メモリセル内に情報を記憶するための書込み回路と、
前記メモリセル内に記憶されている情報を検索するための読取り回路と、
前記書込み回路によって使用するために可変周波数のクロック出力を生成することが可能な内部発振器であって、前記可変クロック出力の周波数が内部記憶されているユーザ値に依存する内部発振器と、
を備える集積回路。
【請求項２３】  外部クロックソース入力と、
書込み回路用サンプリング周波数源として内部発振器又は外部クロックソースを選択するための選択回路と、
を更に有する請求項２２記載の集積回路。
【請求項２４】  前記書込み回路は、前記クロック出力に基づくサンプリング周波数を用いて入力信号をサンプリングし、かつ前記メモリアレイ内の前記入力信号のサンプルを記憶する請求項２２記載の集積回路。
【請求項２５】  前記書込み回路は、前記クロック出力に基づくサンプリング周波数を用いて入力信号をサンプリングし、かつ前記メモリアレイ内の前記入力信号のサンプルを記憶する請求項２３記載の集積回路。
【請求項２６】  外部クロックソース入力と、
外部クロック信号が前記外部クロックソース入力に出力されているかどうかを決定するためのアクティビティ検出回路と、
前記書込み回路用サンプリング周波数として前記内部発振器又は前記外部クロックソース入力を選択するための選択回路であって、外部クロック信号が出力されつつあると前記アクティビティ検出回路が決定するときに、前記外部クロックソース入力が選択される選択回路と、
を更に備える請求項２２記載の集積回路。
【請求項２７】  集積回路用クロック選択回路において、
外部クロック入力と、
内部発振器と、
前記外部クロック入力へ結合されるプリスケーラと、
前記内部発振器へ結合される内部クロック除算器と、
前記プリスケーラからの出力の１つ又は前記内部クロック除算器の出力を選択するように結合される選択回路と、
前記外部クロック入力においてクロック信号を検出するためのアクティビティ検出器であって、前記外部クロック入力においてクロック信号が検出されるときに、前記プリスケーラからの出力を選択するために信号を選択回路に出力するアクティビティ検出器と、
を備える集積回路用クロック選択回路。
【請求項２８】  集積回路を操作する方法において、
前記集積回路へ入力波形を出力するステップと、
前記集積回路内にユーザ値を記憶することによって前記入力波形をサンプリングするためのサンプリング周波数を選択するステップと、
前記入力波形をサンプリングするステップと、
選択された前記サンプリング周波数において前記入力波形をサンプリングするステップと、
前記集積回路のメモリセル内に前記入力波形のサンプルを記憶するステップと、
を有する方法。
【請求項２９】  前記サンプリング周波数は、前記集積回路内で生成される請求項２８記載の方法。
【請求項３０】  集積回路を操作する方法において、
前記外部電圧がしきい値より高いか又は低いかを決定するために前記集積回路に対する外部電圧を検出するステップと、
前記外部電圧が前記しきい値より低いときに、第１番目の電荷ポンプステージを用いてプログラミング電圧を生成するステップと、
前記外部電圧が前記しきい値より高いときに、前記第１番目の電荷ポンプステージ未満である第２番目の電荷ポンプステージを用いてプログラミング電圧を生成するステップと、
を有する方法。
【請求項３１】  集積回路を操作する方法において、
外部電圧が第１しきい値レベルより高いか又は低いかと、第２しきい値レベルより高いか又は低いかとを決定するために、前記集積回路に対する外部電圧を検出するステップであって、前記第２しきい値レベルが前記第１しきい値レベルよりも高いステップと、
外部電圧が前記第１しきい値レベルより低いときに、第１番目の電荷ポンプステージを用いてプログラミング電圧を生成するステップと、
外部電圧が第１しきい値レベルより高く、かつ第２しきい値レベルより低いときに、第２番目の電荷ポンプステージを用いてプログラミング電圧を生成するステップと、
外部電圧が第２しきい値レベルより高いときに、第３番目の電荷ポンプステージを用いてプログラミング電圧を生成するステップであって、前記第１番目の電荷ポンプステージが前記第２番目の電荷ポンプステージより高く、前記第２番目の電荷ポンプステージが前記第３番目の電荷ポンプステージより高いステップと、
を有する方法。
【請求項３２】  集積回路において、
第１しきい値レベルの第１電圧検出回路と、
第２しきい値レベルの第２電圧検出回路と、
第３しきい値レベルの第３電圧検出回路と、
前記第１、第２、第３電圧検出回路の出力へ結合され、複数の作動化出力を生成する論理回路と、
複数のステージを有する電荷ポンプ回路であって、作動化出力に基づいて、幾つかの電荷ポンプステージが作動可能化される電荷ポンプ回路と、
を備える集積回路。
【請求項３３】  前記第１電圧検出回路は、
第１電圧検出出力ノードと、第１及び第２コンデンサの第１端子との間に結合される第１トランジスタであって、前記第１トランジスタの制御電極がクロック信号に結合される第１トランジスタと、
第１電圧検出出力ノードと、第１及び第２コンデンサの第１端子との間に結合される第２トランジスタであって、前記第２トランジスタの制御電極がクロック信号に結合される第２トランジスタと、
外部電圧入力と第１コンデンサの第２端子との間に結合される第１スイッチ回路と、
基準電圧入力と第２コンデンサの第２端子との間に結合される第２スイッチ回路と
を備える請求項３２記載の集積回路。
【請求項３４】  外部電源電圧と前記第１電圧検出出力ノードとの間に直列結合される第３トランジスタ及び第４トランジスタと、
外部基準電圧と前記第１電圧検出出力ノードとの間に結合される第５トランジスタと、
を更に備える請求項３３記載の集積回路。
【請求項３５】  前記第１電圧検出出力ノードに信号を記憶するように結合されるラッチを更に備える請求項３３記載の集積回路。
【請求項３６】  集積回路において、
アナログデータ差動入力と、
第１利得をもつ前記アナログデータ差動入力においてアナログ信号を増幅するように結合される前置増幅器回路であって、増幅された出力信号が第１差動出力において出力される前置増幅器回路と、
前記前置増幅器差動出力へ結合されるローパスフィルタ回路であって、前記ローパスフィルタ回路が第２差動出力において前記アナログ信号のサンプルを供給するローパスフィルタ回路と、
前記第２差動出力へ結合される第１レベルシフタ回路であって、第１レベルシフタ回路がサンプルホールド動作、増幅、及び電圧シフトを実施し、その結果、第１オフセット電圧における第１レベルシフタ出力信号が前記第２差動出力におけるサンプルのレベルよりも高くなる第１レベルシフタ回路と、
アナログメモリセルのアレイであって、前記第１レベルシフタ出力がメモリセルのアレイに結合されるアナログメモリセルのアレイと、
を備える集積回路。
【請求項３７】  前記第２差動出力へ結合される第２レベルシフタ回路であって、第２レベルシフタ回路がサンプルホールド動作、増幅、及び電圧シフトを実施し、その結果、第２オフセット電圧における第２レベルシフタ出力信号が前記第２差動出力におけるサンプルのレベルよりも高くなり、前記第２レベルシフタ出力がメモリセルのアレイに結合される第２レベルシフタ回路を更に備える請求項３６記載の集積回路。
【請求項３８】  前記ローパスフィルタ回路は、サンプルデータフィルタである請求項３６記載の集積回路。
【請求項３９】  前記第１レベルシフタ回路は、
正入力、負入力、及び正出力を有する演算増幅器と、
前記負入力と第１ノードの間に結合される第１キャパシタンスと、
前記第１ノードと前記第２差動出力の第１出力ノードの間に結合される第１スイッチであって、前記第１スイッチが第１クロック信号によって制御される第１スイッチと、
前記第１ノードと接地信号の間に結合される第２スイッチであって、前記第２スイッチが第２クロック信号によって制御され、前記第１及び第２クロック信号が非重複である第２スイッチと、
前記正入力と第２ノードの間に結合される第２キャパシタンスと、
前記第２ノードと前記第２差動出力の第２出力ノードの間に結合される第３スイッチであって、前記第３スイッチが前記第１クロック信号によって制御される第３スイッチと、
前記第２ノードと接地信号の間に結合される第４スイッチであって、前記第４スイッチが前記第２クロック信号によって制御される第４スイッチと、
を備える請求項３６記載の集積回路。
【請求項４０】  前記第１レベルシフタ回路は、
前記正出力と第３ノードの間に結合される第５スイッチであって、前記第５スイッチが前記第２クロック信号によって制御される第５スイッチと、
前記第３ノードと前記負入力の間に結合される第３キャパシタンスと、
前記正出力と第４ノードの間に結合される第４キャパシタンスと、
前記負入力と前記第４ノードの間に結合される第６スイッチであって、前記第６スイッチが前記第１クロック信号によって制御される第６スイッチと、
を更に備える請求項３９記載の集積回路。
【請求項４１】  前記第１レベルシフタは、
前記第４ノードと接地信号の間に結合される第７スイッチであって、前記第７スイッチが前記第２クロック信号によって制御される第７スイッチと、
前記第３ノードと接地信号の間に結合される第８スイッチであって、前記第８スイッチが前記第１クロック信号によって制御される第８スイッチと、
を更に備える請求項４０記載の集積回路。
【請求項４２】  前記ローパスフィルタ回路へ結合されるプログラマブル内部発振器であって、前記プログラマブル内部発振器が前記集積回路のユーザによって選択されたサンプリング周波数におけるサンプリングクロックを生成するプログラマブル内部発振器を更に備える請求項３６記載の集積回路。
【請求項４３】  集積回路において、
アナログメモリセルのアレイと、
前記アレイのメモリセルへ結合されるランプ回路であって、前記ランプ回路が前記メモリセルに記憶されているしきい値電圧を決定するランプ回路と、
前記ランプ回路のランプ出力へ結合される再生レベルシフタであって、前記再生レベルシフタが前記集積回路の出力に結合される第１差動出力を出力する再生レベルシフタと、
を備える集積回路。
【請求項４４】  前記第１差動出力へ結合される出力増幅器と、
前記第１差動出力がしきい値よりも低いときに、前記出力増幅器へスケルチ信号を出力するスケルチ回路であって、前記スケルチ信号に基づいて、前記出力増幅器が減衰された信号を出力するスケルチ回路と、
を更に備える請求項４３記載の集積回路。
【請求項４５】  前記スケルチ回路は、ピーク検出器回路、ゼロ交差検出器回路、及びコンパレータ回路を備える請求項４４記載の集積回路。
【請求項４６】  マスタバイアス電圧を生成するマスタバイアス発電機と、
前記前置増幅器回路に結合する第１スレーブバイアス出力を生成する第１スレーブバイアス発電機であって、前記マスタバイアス電圧が前記第１スレーブバイアス発電機の入力へ結合される第１スレーブバイアス発電機と、
前記ローパスフィルタ回路へ結合される第２スレーブバイアス電圧出力を生成する第２スレーブバイアス発電機であって、前記マスタバイアス電圧が前記第２スレーブバイアス電圧発電機の入力に結合される第２スレーブバイアス発電機と、
を更に備える請求項３６記載の集積回路。
【請求項４７】  前記第１及び第２スレーブバイアス発電機は、作動化入力も有する請求項４６記載の集積回路。
【請求項４８】  前記第１レベルシフタ回路に結合する第３スレーブバイアス電圧出力を生成する第３スレーブバイアス発電機であって、前記マスタバイアス電圧が前記第３スレーブバイアス発電機の入力に結合される第３スレーブバイアス発電機を更に備える請求項４６記載の集積回路。
【請求項４９】  前記第１レベルシフタ出力は、前記メモリセルの行線に結合される請求項３６記載の集積回路。
【請求項５０】  前記第２レベルシフタ出力は、前記メモリセルの行線に結合される請求項３７記載の集積回路。
【請求項５１】  集積回路において、
前置増幅器回路と、
前記前置増幅器回路へ結合されるローパスフィルタ回路と、
前記ローパスフィルタへ結合される第１レベルシフタと、
前記ローパスフィルタへ結合される第２レベルシフタと、
前記第１及び第２レベルシフタへ結合されるメモリセルのアレイと、
マスタバイアス電圧を生成するマスタバイアス発電機と、
それぞれが前記マスタバイアス電圧へ結合される複数のスレーブバイアス発電機であって、第１スレーブバイアス発電機が前記前置増幅器回路に結合され、第２スレーブバイアス発電機が前記第１及び第２レベルシフタへ結合され、前記スレーブバイアス発電機がそれぞれ作動化入力を持つ複数のスレーブバイアス発電機と、
を備える集積回路。
【請求項５２】  前記メモリセルへ結合されるランプ回路と、
前記ランプ回路へ結合される第３レベルシフタと、
前記ランプ回路へ結合される出力増幅器回路であって、複数の前記スレーブバイアス発電機が、前記ランプ回路に結合される第３スレーブバイアス発電機及び前記第３レベルシフタへ結合される第４スレーブバイアス回路を更に備える出力増幅器回路と、
を更に備える請求項５１記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明は、アナログ又はデジタル情報を記憶し、メモリセルからこれらを検索する技法を提供する。特定の一実施形態において、メモリセルは、アナログまたはマルチレベル記憶が可能な不揮発性セルである。アナログデータ及びアナログ電圧レベルは、デジタル形式への変換を必要とするこなしにセル内に直接記憶される。アナログデータは、アナログデータを表す一意的な値をもつように、メモリセルのしきい値電圧（ＶＴ）レベルを変更することによって記憶される。また、メモリセルはデジタルデータを記憶するために使用可能である。１つ又は複数のデジタルビットは、アナログデータ記と一貫性をもつスキーム（方式）を用いて単一メモリセル内に記憶可能である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
メモリセルを構成するために種々異なる電圧レベルが用いられる。これらの電圧レベルには高い電圧が含まれ、それらの幾つかは、集積回路用最高電源電圧以上のレベルであ理得る。これらのプログラミング電圧の幾つかは電荷ポンプによって生成される。また、これらの電圧は、入力データを表す特定の記憶済みＶＴを持つようにメモリセルを構成するための必要性に応じて、所要電圧レベルにシフトされる。これらのプログラミング電圧が入手される精度は重要である。メモリセルが適切に書込まれていることを保証し、メモリセルの信頼性及び有効寿命を強化し、良好なダイスの歩留りを改良するためには精確なプログラミング電圧が必要とされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
データサンプルは、例えばフラッシュまたはＥＥＰＲＯＭトランジスタのような浮動ゲートトランジスタのしきい値電圧を調節することによって、メモリセル内にプログラムされる。プログラミング技法は高い電圧およびレベルシフチング回路を使用することがあり得る。データサンプルは、メモリセルのプログラミングを容易にするために、電圧範囲内にレベルシフトされる。本発明の実施形態に関して、レベルシフタ回路は、出力電圧における調整を可能にするために微調整可能である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明のメモリセルに記憶されているデータを検索する技法は記憶技法の逆である。電圧ランプ回路及びセンス増幅器はメモリセルのしきい値電圧を評価かつ決定するために用いられる。次に、このしきい値電圧は、再生のために、原信号の電圧範囲へシフトバックされる。複数のメモリセル用のレベルシフトされたしきい値電圧を元のサンプリングレートにおいて再現することにより、原信号が再作成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
アナログまたはデジタル信号は、本発明の技法を用いて集積回路に記憶され得る。情報は、アナログまたはマルチレベルメモリセル内に更に高密度で記憶される。Ａ／Ｄ及びＤ／Ａ変換回路は必要でないので、ボードのスペースおよび集積回路部位が節減される。データがデジタル形式において記憶されるとき、更に高密度の記憶を達成するためにデジタル圧縮が用いられる。ただし、これらのデジタル圧縮技法（例えば損失圧縮）は元の正確な再生を可能にしないので、アナログ形式において記憶されたときには存在しない人工事象が再生信号内に含まれることがあり得る。従って、アナログ形式においてデータを記憶することは、特にデジタル圧縮に起因する人工事象なしに、再生における更に高い忠実度を可能にする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
更に、本発明は集積回路を操作する方法を含む。アナログ信号入力が装備される。アナログ信号入力のサンプルが抜き取られる。サンプル入力よりも第１オフセット値だけ高い第１電圧が生成される。サンプル入力よりも第２オフセット値だけ高い第２電圧が生成される。メモリセルのノードは第１電圧を用いてパルス化される。メモリセルのしきい値電圧は第２電圧を用いて評価され、第２電圧はメモリセルの制御電極へ接続される。メモリセルはパルス化され、メモリセルのしきい値電圧が目標値になるまで評価される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の他の一方法は、メモリセルが第１状態の実施から第２状態へ変化するまでメモリセルの制御電極における電圧を変えることによって、メモリセルの記憶されているしきい値電圧を決定することを含む。記憶されているしきい値電圧よりオフセット値だけ低い再生出力電圧は、記憶されているしきい値電圧を用いることにより生成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
一実施形態において、本発明の技法は、外部電圧がしきい値よりも高いか又は低いかを決定するために、集積回路に対する外部電圧を検出することを含む。外部電圧がしきい値より低いときには、第１電荷ポンプステージを用いてプログラミング電圧が生成される。外部電圧がしきい値よりも高いときには、第２電荷ポンプステージを用いてプログラミング電圧が生成される。この場合、第２電荷ポンプステージは第１電荷ポンプステージよりも低い。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
他の一実施形態において、本発明の技法は、外部電圧が第１しきい値レベルよりも高いか又は低いか、および、第２しきい値レベルよりも高いか又は低いかを決定するために、当該集積回路に対して外部電圧を検出することを含む。この場合、第２しきい値レベルは第１しきい値レベルよりも高い。外部電圧が第１しきい値レベルより低いときには、第１電荷ポンプステージを用いてプログラミング電圧が生成される。外部電圧が第１しきい値レベルより高く、第２しきい値レベルより低いときには、第２電荷ポンプステージを用いてプログラミング電圧が生成される。外部電圧が第２しきい値レベルより高いときには、第３電荷ポンプステージを用いてプログラミング電圧が生成される。この場合、第１電荷ポンプステージは第２電荷ポンプステージよりも高く、第２電荷ポンプステージは第３電荷ポンプステージよりも高い。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明は、第１しきい値レベルの第１電圧検出回路と第２しきい値レベルの第２電圧検出回路と第３しきい値レベルの第３電圧検出回路とを備えた集積回路を含む。第１、第２、および、第３電圧検出回路へ接続された論理回路は幾つかの作動化出力を生成する。電荷ポンプ回路は幾つかのステージを含み、作動化出力に基づいて、電荷ポンプの幾つかのステージが作動可能化される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
一実施形態において、集積回路メモリは、差動的な内部信号経路を持つ。これは、信号がメモリセルに記憶される精度を高める。他の多くの利点の中で、十分に差動的な信号経路は、改良された共通モードノイズ拒絶性を本来的に備える。更に、動的範囲が２倍になり、その結果、Ｓ／Ｎ比が更に高くなり、低電圧におかる用途に適するようになる。アナログ情報を記憶するために、集積回路へのアナログ入力は正（＋）および負（−）入力を持つ。アナログ入力は、入力信号を増幅するための前置増幅器へ接続される。前置増幅器は完全に差動的であり、正および負出力を持つ。前置増幅器出力はルーパスフィルタへ接続される。フィルタは正および負出力を持つ。これらの正および負出力はレベルシフタ回路へ接続される。レベルシフタは、サンプルホールド操作、増幅、電圧シフト、および、差動単一端変換を実施する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
集積回路は、スケルチ回路への入力がしきい値レベルより低いときに、その出力信号を減衰させるスケルチ回路を持つ。スケルチ回路は背景ノイズを実質的に大きく減衰させる。実際に、集積回路の出力におけるＳ／Ｎ比は比較的大きい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
他の一実施形態において、本発明は、アナログメモリセルのアレイ（配列体）およびアレイのメモリセルへ接続されたランプ回路を含む集積回路である。ランプ回路はメモリセルの記憶されているしきい値電圧を決定する。再生レベルシフタはランプ回路のランプ出力へ接続される。この場合、再生レベルシフタは集積回路の出力に結合された第１差動出力を供給する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
一実施形態において、本発明は、メモリ内に情報を記憶する方法である。この場合、アナログ信号はアナログ信号入力において供給される。デジタルデータはデジタル信号入力において供給される。アナログ信号入力はサンプリング周波数においてサンプリングされる。このサンプリング周波数は、設計により集積回路に固定されるか、又は、ユーザにより選択可能である。ユーザは、例えば抵抗器またはコンデンサのような集積回路にとって外部デバイスを変更するか、または、所要周波数に関する指示（例えば一連のビット）をデバイスにロードすることによりサンプリング周波数を選択することができる。アナログ信号のサンプルはメモリセルのアレイ内に記憶され、この場合、メモリセルはアナログ信号の一サンプルを保持する。デジタルデータはメモリセルのアレイ内に記憶され、この場合、メモリセルはデジタルデータの少なくとも１つのビットのを保持する。各メモリセルは、２、３、４、５、６、７、８ビット、または、それ以上の個数のデータのデジタルビットを記憶可能である。本発明は、アナログ及びデジタル両データを記憶する一貫性のあるスキーム（方式）を提供する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
他の一実施形態において、本発明は、当該集積回路のアナログ入力及びデジタル入力において供給された情報をメモリセル内へ記憶するためのメモリセルのアレイ及び書込み回路を含む集積回路である。アナログ入力において供給された情報はアナログ形式であり、デジタル入力において供給された情報はデジタル形式である。マルチプレクサは、入力を精密なしきい値電圧に変換し、かつ１つのメモリセル内へ記憶するために、アナログ又はデジタル入力を共通書込み回路へ選択的に結合する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明の更なる一実施形態は、複数のメモリセル及びこれらメモリセルに接続された１つの書込み回路を含む集積回路である。読取り回路は、個別メモリセル内に記憶されるしきい値電圧を決定し、記憶されているしきい値電圧のアナログ等価電圧をアナログ出力に供給するか、又は、記憶されているしきい値電圧のデジタル等価電圧をデジタル出力に供給する。個別メモリセルは、サンプリングされた入力レベルに基づき精確なしきい値電圧レベルを記憶するために、共通書込み回路を用いて構成される。特定の一実施実装において、読取り回路は、メモリセル内に記憶されているしきい値電圧が基準レベルよりも高いか、又は、低いかを決定し、記憶されているしきい値電圧が基準レベルより低いときには第１論理レベルを、また、記憶されているしきい値電圧が基準レベルより高いときには第２論理レベルをデジタル出力に供給する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、本発明は、アナログ信号入力においてアナログ信号を、また、デジタル信号入力においてデジタルデータ信号を供給することを含む、メモリ内に情報を記憶する方法を含む。アナログ信号入力は、ユーザにより選択可能なサンプリング周波数においてサンプリングされる。アナログ信号のサンプルはメモリセルのアレイ内に記憶され、メモリセルはアナログ信号の少なくとも１つのサンプルを保持する。デジタルデータはメモリセルのアレイ内に記憶され、メモリセルはデジタルデータの少なくとも１ビットを保持する。先ずメモリセルの１つのセクタを消去し、次に、消去されたメモリセルのセクタ内にデジタルデータを書き込むことによってデジタルデータが記憶される。デジタル値は、デジタルデータが書き込まれていないセクタの各メモリセル内に書き込まれる。これは、メモリセルが過剰消去されないことを保証する。ページと呼ばれることもあるメモリセルのセクタは、任意の個数のメモリセル（例えば３Ｋ個のセル）であり得る。１つのセクタ内のメモリセルは、セルの全セクタの内容を一緒に消去するために、通常、共通ソースライン、または、消去ノードを有する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
図４の特定一実施形態において、ＡＵＤＯＵＴピン又は差動ＡＮＡＯＵＴ＋およびＡＮＡＯＵＴピンの前にスケルチ回路４４５が在る。本スケルチ回路は、無線受信機または何等かの２方向無線装置におけるよりも、出力において更に大きいＳＮ比が得られる印象をユーザに与えるはずである。ユーザは、ＳＱＬＣＡＰ入力に特定サイズのコンデンサを配置することによって特定の遅延を設定する。スケルチ回路へ入力される信号が、スケルチ回路４４５によって設定された或るしきい値レベル以上であるとき、記憶されている信号は、ＡＵＤＯＵＴ、または、ＡＮＡＯＵＴ＋、及び、ＡＮＡＯＵＴ―において出力される。しかし、コンデンサの値によって設定された所定期間中、信号が、このスケルチしきい値レベル以下に降下するならば、出力は、元来記憶されている信号の大幅に減衰したバージョンである。このスケルチ機能は、出力から好ましくない背景ノイズを減少させるために使用できる。図４にはスケルチ機能が付与されているが、本発明の他の実施形態はこのスケルチ機能および関連回路を含まないこともあり得る。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
図７は、幾つかのクロック出力６７３を生成するためにクロック出力６２５を使用するクロック生成回路６７０を示す。クロック生成回路６７０は、集積回路上の他の回路用クロック信号を生成する。クロック信号６７３は、例えば、電荷ポンプ回路によって用いられる１つ又は複数の更に高い周波数のクロック（即ち、ｆsampより高い）を含むことがあり得る。クロック信号６７３は、書込みおよび読取り回路によって用いられる１つ又は複数の更に低い周波数クロック（即ちｆsampに対して等しいか又は低い）を含むことがあり得る。例えば、サンプリング周波数におけるクロックは書込み回路によって用いられる。クロック信号６７３には、オンチップ回路の操作に必要な所要デューティサイクルを持ち得る更に低いか又は高い周波数の１つ又は複数のクロックが含まれることもあり得る。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
図２２は図４のローパスフィルタ４１１の構成図を示す。この実装において、フィルタ７２５は第５次バターウォースフィルタであり、ここにｆCLK ／ｆCUTOFFは少なくとも５０である。本発明の更なる実施形態において、ｆCLK ／ｆCUTOFFは７５以上である。更に、フィルタは約５０から約１００までの範囲のｆCLK ／ｆCUTOFFであっても差し支えない。このフィルタはサンプルデータフィルタであり、その差動出力ＯＵＴ及びＮＯＵＴにサンプルデータを提供する。バンドギャップリファレンス７３５はフィルタ７２５用バイアス電圧基準を生成する。他のタイプのサンプルデータフィルタも使用可能である。これらには、Ｃｈｅｂｙｃｈｅｖ、ベッセル、長円形、多項式、および、その他多数の中のスイッチ付きコンデンサフィルタの種々実装が含まれる。使用されるフィルタは連続時間フィルタであっても差し支えなく、この場合、データは異なる仕方においてサンプリングされる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
本発明のマスタスレーブバイアス配置構成を使用することにより、１つのスレーブバイアス回路を介してバイアス電圧を受け取るローカル回路は異なるスレーブバイアス回路を介してバイアス電圧を受け取る他のローカル回路から分離される。従って、ノイズ及び特定の場所において生成された他の人工事象はマスタバイアス発電機へ結合して戻され、更に、他のスレーブバイアス回路を介して、他の場所における回路へ戻される可能性は小さい。これは、安定したバイアス基準電圧を容易にする際に特に重要である。更に、個別スレーブバイアス回路１２２５は個別ローカル作動化ピン１２３５を備える。これは、特定の回路がバイアス電圧を必要としないときにはスレーブ回路はオフされることが可能であるので、出力が節約されることを可能にする。例えば、回路の特定の部分は当該デバイスの試験期間中のみ使用可能である。電力を節約して使用するために、回路の当該部分用のスレーブバイアス回路は、試験以外の操作に関してはオフにされることになる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
集積回路の作動中は、他の機能ブロックが使用されているときには、或る特定の機能ブロックは使用されない。例えば、ＶＰＰ及びＶＶＦＹレベルシフタは、再生レベルシフタと同一時間には一般に使用されない。その理由は、メモリセルは一般に書込みと読取りを同一時間に実施しないことに因る。このような場合には、使用されていないか又は操作されていない回路に対するスレーブバイアス回路はオフにしておく（電源を切っておく）ことが可能である。これは電力を節約し、更に、スレーブバイアス回路のバイアス電圧出力線間の分離を強化する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
特定の一実施形態において、不揮発性アナログメモリセルはフラッシュ技術を用いて作成される。フラッシュ技術は再プログラム可能な不揮発性メモリセルを提供する。フラッシュトランジスタは、無限回数に亙って、書き、消去し、かつ書き直しが可能である。本記述においては、フラッシュメモリセルに書くことは、セルを「プログラミングする」と称することも可能である。また、セルをプログラミングすることは、メモリセルの記憶されているしきい値電圧（ＶＴ）が高くなることを意味する。例えば、フラッシュトランジスタは、約３００，０００回以上に亙って消去と書込みサイクル操作され得る。また、フラッシュトランジスタは、集積回路から電源が除去されたときでも、それらが記憶している値を保持する。データ保持時間は１００年以上であることが予測される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
メモリセルは、浮動ゲートを備えた単一フラッシュトランジスタであり得る。電子は、浮動ゲートに対して転送される。浮動ゲートに記憶されている電子の量はメモリセルの記憶値を表す。浮動ゲートに記憶されている電子の量、したがって、セル記憶値はトランジスタのしきい値電圧（ＶＴ）を見付けることによって決定される。例えば、フラッシュトランジスタに関するしきい値電圧は一般に約３ボルトから約５．５ボルトの範囲である。この範囲内における電圧または記憶されているＶＴは異なる記憶値を表すために用いられる。ＶＴに関する範囲は技術に依存し、したがって変化するはずである。フラッシュトランジスタに関するしきい値電圧は、本発明の用途によっては負であり得る。ＥＥＰＲＯＭセルに関して、ＶＴ範囲は約−２ボルトから約３ボルトまである。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
フラッシュトランジスタ技術は、ＥＥＰＲＯＭ技術と比較して、或る利点を提供する。フラッシュセルの熱電子プログラミングに要する時間はＥＥＰＲＯＭセルのプログラミング時間よりはるかに短い。一般に、フラッシュセルは、ＥＥＰＲＯＭセルよりも約１００倍迅速にプログラム可能である。フラッシュセルのプログラミング時間は、さらに少ない時間（例えば６３マイクロ秒）で十分であることも少なくないが、一般に約１２５マイクロ秒である。フラッシュセルの場合のプログラミング時間は比較的短いが、フラッシュ技術を用いた集積回路は、その次のサンプルを採取する前に必要とされる時間が短いので、比較的高いサンプリング周波数を用いて操作可能である。更に、サンプルが採取されてから、サンプルデータが記憶されるまでの経過時間が短いので、サンプルが「比較的新鮮」である。「比較的新鮮なサンプル」とは、ホールドモード期間中の電荷損失または漏洩に起因することのあるサンプルホールド「ヅループ」エラーのないサンプルを意味する。比較的新鮮なサンプルを使用することにより、歪みが少なくなる。また、フラッシュセルはＥＥＰＲＯＭセルより小さいので、同じ集積回路面積上に作成することの出来るフラッシュセルの個数の方が大きくなる。また、フラッシュトランジスタとインターフェイスし、これを構成するための回路オーバヘッドも、ＥＥＰＲＯＭトランジスタの場合よりも比較的少ない。一般に、フラッシュ技術を使用すると、ＥＥＰＲＯＭ技術を含む他の浮動ゲート技術と比較して、多くの利益が得られる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
メモリアレイ内に情報を書き込むため、または、プログラミングするための回路を実装するには、多くの異なる技法がある。引用によってここに組込み済みの幾つかの技法については米国特許第５，６９４，３５６号に論じられている。図３２は、図４の書込み回路４１４の特定の実装の一例を示す。回路ブロック１８１０及び１８１５は、それぞれ、電圧レベルシフタとサンプルホールド（Ｓ／Ｈ）増幅器回路の組合わせ体を含む。レベルシフタ及びＳ／Ｈ回路は、個別の、或いは、異なる回路ブロック内においても同様に実装可能である。例えば、Ｓ／Ｈ回路は、図４のローパスフィルタ回路４１１の一部分であっても差し支えない。この回路はデータを保持し、サンプリングされたデータをメモリセル内へ記憶するために電圧レベルを生成する。Ｓ／Ｈ回路は、クロックが作動するときサンプリングを実施し、クロックが低い局面に停どまるとき保持する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
回路ブロックへの入力は、記憶または記録されるべき信号１８１７（一般にアナログである）およびクロック入力１８１９である。アナログ信号は、例えばローパスフィルタ４１１または図２３のＢｕｔｔｅｒｗｏｒｔｈフィルタのようなエイリアス除去フィルタから入来する。クロック入力は、例えば図２４に示すような非重複クロックバッファから入来する。レベルシフタ回路ブロック１８１０は出力１８２０を供給する。このレベルシフタはプログラミング電圧またはＶＰＰレベルシフタ回路と称することができる。レベルシフタ回路１８１５は出力１８２５を供給する。このレベルシフタは目標または確認（ＶＶＦＹ）電圧レベルシフタ回路と称することができる。出力１８２５は、メモリセルにプログラムされた目標しきい値電圧（ＶＴ）に対応するレベルシフトされた電圧ＶＳ１（またはＶＶＦＹ）を供給する。一般的なフラッシュメモリセルに関しては、目標ＶＴの範囲は約２．５ボルトから約６ボルトまでである。出力１８２０は目標ＶＴにオフセットを加えたレベルシフトされた電圧Ｖ５２を供給する。プログラミングに際して、ＶＳ２は、メモリセルの制御電極または制御ゲートに結合され、その結果としてメモリは所要の又は目標ＶＴに結合される。特定の一実施形態において、オフセット電圧は約５ボルトである。この場合、所要ＶＴが３．５ボルトであり、オフセットが５ボルトであれば、ＶＳ２電圧は８．５ボルトである。２つのレベルシフタを用いると、メモリセルを更に正確にプログラムするために２つのレベルシフタが独立して調節可能であるという利点が提供される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
本発明の書込み技法は２つのレベルシフタ回路１８１０及び１８１５を使用する。２つのレベルシフタを持つことによって、相互に独立して調節可能であり、適切かつ更に正確なメモリセルのプログラミングを可能にする。他のプログラミング方法論は１つの単一レベルシフタを使用するか、又は、２個を超過する個数のレベルシフタを使用することがあり得る。特定の一実施形態において、一度に複数のメモリセルをプログラミングするために、幾つかのレベルシフタが相互に関連して一度に使用される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
図３４は、レベルシフタ回路の動作を示すタイミングダイアグラムである。入力信号１９１０は信号入力１８１７における信号を表す。クロック信号１９２０はクロック入力１８１９における信号を表す。レベルシフト出力１９３０（例えば、ＶＳ１またはＶＳ２いずれかの出力）はレベルシフタ回路の出力を表す。作動に際して、レベルシフタは入力１９１０を表すレベルシフトされた出力１９３０を供給する。サンプルホールド回路は、クロックが作動するときにサンプリングし、クロックがロー局面に停どまるときに保持する。特に期間Ｔ１中は、クロック信号をサンプリングクロックとして使用して、入力信号１９１０がサンプリングされる。期間Ｔ１中に、レベルシフタの出力は変化して、レベルシフトした値である入力信号ｖ（ｔ）に定数を加えたレベルになる。期間Ｔ２の開始までに、レベルシフタ出力は、その目標または最終値（即ち、ｖ（ｔ）に定数を加えた値）になる。クロックがローである期間Ｔ２中は、サンプリングされた入力１９１０の値が保持される。レベルシフタの出力は変化しない。メモリセルをプログラミングするため、又は、他の目的にレベルシフタ出力１９３０が用いられる。期間Ｔ２中には、サンプルされた値は、当該メモリセルの制御ゲートにおけるレベルシフタ出力１９３０をパルス化することによって、１つの単一メモリセル内に記憶される。期間Ｔ２の後で、期間Ｔ３中には、アナログ値は、期間Ｔ１に関して記述されたと同様に、再びサンプリングされる。このサンプリング及びホールディング技法は、入力信号をメモリセル内に記憶するために必要な期間に亙って何度でも繰り返される。例えば、音声のようなアナログ信号を１分間に亙って記憶するためには、プロセスが１分の継続期間に亙って繰り返される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
図３５は本発明の電圧レベルシフタとサンプルホールド回路との組み合わせ体の更に簡素化された概略結線図を示す。この回路は、図３２のレベルシフタ回路ブロック１８１０または１８１５を実装するために使用できる。本回路は、非重複クロック信号であるクロック入力ＣＬＫ１またはＣＬＫ２に応じて接続される幾つかの交流スイッチを有する。例えば、スイッチ２００３の切換え動作はＣＬＫ１によって制御され、スイッチ２００５の切換え動作はＣＬＫ２によって制御される。図３６は、非重複クロック信号ＣＬＫ１およびＣＬＫ２に関するタイミングダイアグラムを示す。一時にはＣＬＫ１またはＣＬＫ２の１つだけがハイであるので、ＣＬＫ１及びＣＬＫ２は非重複状態にある。スイッチは、制御クロック信号がハイであるときに「閉じて」いる。そうでないときには、スイッチは「開いて」いる。例えば、ＣＬＫ２がハイであり、ＣＬＫ１がローであるとき、図３５の回路はＨＯＬＤモードにある。ＣＬＫ１とＣＬＫ２は非重複状態にあるので、ＣＬＫ１によって制御されるスイッチ及びＣＬＫ２によって制御されるスイッチは同時に閉じられていることはない。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
図４０は、および本発明の再生レベルシフタをランプ傾斜回路の簡素化された概略図結線図に示す。この回路は読取り回路４３５の一実装において用いられる。ランプ回路はメモリセルに記憶ＶＴを決定する。ランプ回路は、ＶＩＮＶ信号へ結合された第１入力および基準電圧へ結合された第２入力を備えた演算増幅器２４０７を含む。この基準電圧は１．２ボルトであり、マスタバイアス発電機またはスレーブバイアス発電機から入来する。第１入力は、信号ＲＡＭＰによって制御されるスイッチ２４２０を介して電流供給源２４２５へ接続される。ＲＡＭＰがハイであるときは、スイッチ２４２０は閉じられ、電流供給源を演算増幅器２４０７の第１入力へ結合する。ＲＡＭＰがローであるときはスイッチ２４２０は開き、第１入力から電流供給源の結合を解除する。演算増幅器２４０７はＲＡＭＰ  ＯＵＴＰＵＴを供給する。ＨＤＵＭＰスイッチは、ＤＵＭＰ信号に基づいて、ランプ出力を放電するために結合される。メモリは単一端であるので、ランプ回路への入力は単一端である。ランプ回路の出力は単一端である。再生レベルシフタ回路２４３０はＲＡＭＰ  ＯＵＴＰＵＴを受け取り、再生のために、十分に差動的な平衡出力を供給する。本発明の一実施形態において、再生レベルシフタは、上記の記録レベルシフタ、ＶＰＰ及びＶＶＦＹレベルシフタに類似のサンプルホールド回路を含んでも差し支えない。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
図４３は再生レベルシフタ回路の一実装の回路図を示す。この回路はサンプルホールド回路を含む。この回路は上記の図３６に示される回路と同様である。記録レベルシフタに関する討論は再生レベルシフタにも類似的に適用される。また、再生レベルシフタはランプ回路からの単一端入力を十分に差動的な出力に変換する。ランプ回路からの電圧はＶｓｅｎｓｅに入力される。回路のｖ（ｔ）出力は次の関係を持つ：ｖ（ｔ）＝Ｃ２／Ｃ３* （２* （Ｖｓｅｎｓｅ−Ｖｓｇ））−Ｃ１／Ｃ３（２* （Ｖｏｓ−Ｖｓｇ））。コンデンサＣ１、Ｃ２、Ｃ３のサイズを変えることによより、レベルシフチングの量は、ＶＰＰ及びＶＶＦＹレベルシフタの場合と全く同様に調節可能である。特定の一実施形態において、コンデンサＣ１はプログラム可能な可変キャパシタンスである。キャパシタンスＣ１のサイズを調節することによって、Ｖ（ｔ）と（Ｖｓｅｎｓｅ―Ｖｓｇ）の間のオフセットが変更される。プログラム可能な可変キャパシタンスを実装するための回路については既に述べたとおりであり、この回路に特に適用可能である。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
図４に示すように、読取り回路４３５からの出力はローパスフィルタ４４０に結合される。このフィルタは平滑化フィルタと呼ばれることがある。このフィルタは、再生信号に関して連続的な出力を生成する。ローパスフィルタ４４０には多くの可能な実装方法がある。特定の一実装は図２２及び２３に示す既に述べたローパスフィルタ回路である。本発明の特定の一実施形態において、ローパスフィルタ４１１とローパスフィルタ４４０には同一オンチップ回路が用いられる。これは全体的なダイスサイズを減少させる。例えば、記録用に使用する場合、前置増幅器の出力はローパスフィルタ回路に結合される。再生用に使用する場合には、読取り回路の出力は同一ローパスフィルタ回路に結合される。他の実施形態においては、記録及び再生用ローパスフィルタとして個別の回路が使用される。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
図４４は集積回路の出力において再生信号を生成するための回路を示す。特にこの一実施実装はスケルチ回路３００５を含む。本発明の他の実装はスケルチ回路を含まないこともあり得る。これは図４のスケルチ回路４４５の一実装である。入力信号レベルが規定された時間中定義済みしきい値以下に留どまるとき、本発明のスケルチ回路は約６デシベルだけ出力電圧を減衰させる。信号レベルが或る特定期間中ローであれば、背景ノイズはこの機能によって減衰される。ユーザは定義済みしきい値および定義済み時間を選択することが可能であるか、または、設計によってこれらのパラメータを設定可能ある。この回路は、再生期間中に使用されるときアクティブであり、他の時間には、電力消費を節減するためにイナクティブである。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
図４７において、３つの電圧検出回路は一緒に結合され、幾つかの電源しきい値レベルの検出を可能にする。例えば、本発明の特定の一実施形態において、電源用第１レベルは２．４ボルトに設定され、第２しきい値は２．７ボルトに設定され、第３しきい値は３．１ボルトに設定され得る。これらのしきい値レベルは、例えば、電圧検出回路３４２０、３４１０、３４１５のＶＲＥＦにそれぞれ適切なバイアス電圧を入力することにより設定される。しきい値を設定する他の技法は、電圧検出回路内のコンデンサＣ１およびＣ２のサイズを適切に選択することである。一般的な値は、設定されるべきしきい値レベルに応じてＣ１が約１ｐＦであり、Ｃ２が約２．２ｐＦである。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
作動に際して、集積回路の電源が入れられると、図４７における回路が電源レベルを評価する。例えば、集積回路に電源供給した後で、集積回路は「パワーダウン」モードであるはずである。ＰＷＲＵＰコマンドは、当該回路を初期化するために、ＳＰＩインタフェースを介して入力される。ＰＷＲＵＰコマンドの約１００マイクロ秒以内に、ＶＤＤ電源レベルが検出され、電荷ポンプ回路へのあらゆる調整が行われる。集積回路は機能的に使用される準備が整えられている。本発明の他の実施形態において、本回路は周期的かつ連続的に電源レベルを評価する。例えば、特定の一実装において、異なる作動モードに入る際にＶＤＤ電源電圧レベルが検出される。図４８に示すように、アナログメモリ集積回路は、再生３４３０、記録３４３８、パワーダウン３４３５、停止またはアイドリング３４３７、デジタル読取り３４３９、デジタル書込み３４４１、キュー出し又は速送り３４４３を含む作動モードを持つ。従って、アイドリングノードから再生へ切換えるときに、電源電圧レベルが検出される。電源電圧は図４８に示す任意のモードへ入る際に検出される。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正の内容】
【０１７４】
図４７は３つの電圧検出回路を示すが、電源レベル検出回路の他の実施形態においては、所要しきい値レベルの個数に応じて任意の個数の電圧検出回路が使用可能である。例えば、ただ１つの電圧しきい値レベルが用いられる場合には、当該回路が１つの単一電圧検出回路を備えることがあり得る。２つの電圧しきい値レベルが用いられる場合には、当該回路が２つの電圧検出回路を備えることがあり得る。また、３つの電圧しきい値レベルを使用することが望まれるならば、当該回路が３個より多い個数の電圧検出回路を備えることもあり得る。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正の内容】
【０１９８】
図５６は本発明の集積回路の一実施形態に関する回路の構成図を示す。アナログ入力５６４０５及びデジタル入力５６４０７がある。アナログ入力におけるデータは、サンプリングクロック５６４１０を用いてサンプリングされる。既に述べたように、このサンプリングクロックは、ユーザが所要サンプリング周波数を選定することを可能にするオンチッププログラマブル発振器であり得る。デジタルおよびアナログ入力は、デジタル又はアナログデータを書込み回路５６４１４へ選択的にパスするように、マルチプレクサ５６４１２へ接続される。書込み回路５６４１４は、デジタル又はアナログデータをメモリセル５６４１６に記憶する回路である。フラッシュまたはＥＥＰＲＯＭセルの場合には、書込み回路５６４１４は、これらのセルを構成するために必要とされる高い電圧を生成する。書込み回路は、メモリセルを消去およびプログラミングするための回路を含む。幾らかの実施形態において、メモリセルは、新規データを記憶する前に消去されることが必要なこともあり得る。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１９９
【補正方法】変更
【補正の内容】
【０１９９】
一実施形態において、書込み回路はレベルシフタ回路を含む。レベルシフタ回路はそのアナログ入力を受け取り、アナログレベルの記憶に適した電圧範囲においてレベルシフタ出力電圧を生成する。レベルシフタ出力電圧は、不揮発性メモリセルが記憶するように構成されるしきい値電圧（ＶＴ）である。書込み回路に関する幾らかの実施形態については、引用によって組み込み済みの米国暫定特許出願６０／０９１，３２６と６０／１１６，７６０、及び、米国特許５，６９４，３５６、５，６８７，１１５、及び、５，７４５，４０９に記載されている。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０２０１
【補正方法】変更
【補正の内容】
【０２０１】
マルチプレクサ５６４１２の制御入力５６４１８は、アナログ又はデジタルデータが書込み回路５６４１４に接続されるか又はパスされるかを制御する。入力５６４１８を制御するための多くの異なる技法がある。例えば、制御入力５６４１８は、例えば、直列ポートインタフェース（ＳＰＩ）を介して与えられるコマンドのような集積回路への外部入力によって制御され得る。ＳＰＩインタフェース及びＳＰＩコマンドについての更なる詳細は、米国暫定出願６０／０９  １，３２６に記載されている。ＳＰＩインタフェースを介して供給される信号は、例えばコントローラ又はマイクロプロセッサのような外部デバイスから入来することもあり得る。マルチプレクサ５６４１２を制御する他の一技法は、アナログ又はデジタル入力ピン上のアクティビティを検出し、当該ピンがどちらのデータに関してアクティビティを持つかに応じてデジタル又はアナログデータ記憶することである。両方のピンが同時にアクティブである場合には、一方のアナログ又はデジタル入力ピンに優先権が与えられ、もう一方のピンは緩衝され得る。その代りに、集積回路は、デジタル又はアナログ入力ピン上でデータを受け入れ得ないことを示すために「話中」信号を生成し得る。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】変更
【補正の内容】
【０２０２】
本発明におけるＳＰＩインターフェイスの特定の一実装において、デジタルデータを処理するために、ＤＩＧ＿ＥＲＡＳＥ、ＤＩＧ＿ＷＲＩＴＥ、及び、ＤＩＧ＿ＲＥＡＤコマンドがある。ＤＩＧ＿ＥＲＡＳＥコマンド（演算コード０１０１０）は、ビットＡ１４からＡ０までのセクタアドレスによって指定されたセクタ内に含まれる全てのデータを消去する。新規データをメモリセル内に書込む以前に、ＤＩＧ＿ＷＲＩＴＥコマンドを用いて、セクタを消去するには、ＤＩＧ＿ＥＲＡＳＥステップが必要とされる。ただし、新規アナログデータを記憶するには、  新規アナログデータをメモリセルに書込む以前に、選定されたセクタの旧アナログデータを消去するための組込み済みの自動「先取り消去」ステップがある。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
ＤＩＧ＿ＷＲＩＴＥコマンド（演算コード０１０１１）は指定されたセクタ内に３Ｋビットのデジタルデータを記憶する。デジタルデータはＤＩにおいて入力される。一実装においては、１つのセクタの３Ｋビット全てが書込まれなければならず、当該セクタの部分使用は許容されない。メモリセルへデジタル的に書込まれるときには、当該セクタ全体を占有するために十分なデジタルデータをユーザが持つかどうかに関して１つのセクタ内の全てのメモリセルが書込まれる。１つのセクタ内の「余分の（エキストラ）」メモリセルには、例えば０又は１のような幾らかのデジタル値が書込まれる。１つのセクタ内の全てのメモリセルに書込むこの技法は信頼性を改良し、メモリセルの寿命を長くする。その理由は、１つのデジタル消去は、１つのセクタ内全てのメモリセルを消去し、しかも各デジタル書込み以前に実施されることに因る。従って、デジタル書込みに際して、当該セクタだけが部分的に書込まれるならば、他のセルは消去された状態に残され、他のこれらのセルは「過剰消去された」状態になり、続いて多くの「消去と書込みサイクル」が実施されるとしても、これらのセルは決して書込まれることはない。過剰消去されたメモリセルは後続する読取り又は書込みに失敗するので、メモリセルに関する過剰消去状態は望ましくない状態である。従って、１つのメモリセクタ内の全てのセルが書込まれることを要求するこの技法は過剰消去の発生を防止することになる。過剰消去を防止するという同じ目的を達成するためには、この技法の多くの変種（バリエーション）がある。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
ＤＩＧ＿ＲＥＡＤコマンド（演算コード０１１１１）は、指定されたセクタに既に書込まれているデジタルデータの検索をデバイスに命令する。メモリは先入れ先出し方式（ＦＩＦＯ）様に作用し、最初にシフトインされたデータビットが（ＤＯにおいて）最初にシフトアウトされる。最初にシフトアウトされたビットは、最初に書込まれたビットである。最後にシフトアウトされたビットは、最後に書込まれたビットである。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】変更
【補正の内容】
【０２０７】
デジタルデータ経路において、デジタル入力５６４０７とマルチプレクサ５６４１２の間は、レジスタ即ち記憶デバイス５６４２０及びＤ／Ａコンバータ５６４２５を含む回路である。このレジスタまたは記憶デバイスは、フリップフロップ、メモリセル、および、他の記憶回路を用いて実装行され得る。例えば、レジスタ５６４２０はＦＩＦＯまたはシフトレジスタであっても差し支えない。レジスタは、デジタル入力からのデジタルデータを記憶する。デジタルデータは、クロック入力５６４３０（例えば、ＳＣＬＫ）を用いてクロックインされる。データは、デジタルデータのアナログ信号表現を生成するＤ／Ａコンバータ５６４２５へレジスタから出力される。このアナログ信号表現は、メモリセルへ記憶するために、マルチプレクサ５６４１２を介して書込み回路５６４１４へパスされる。アナログデータを記憶するために用いられる書込み回路と同一回路がデジタルデータも記憶する。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０２０８
【補正方法】変更
【補正の内容】
【０２０８】
アナログ書込みとデジタル書込み用に同一回路を使用することにより、アナログデータと一貫性をもつ方式（スキーム）を用いて、デジタルデータはメモリアレイ内に記憶される。分離されている書込み回路を個別に調整または微調整する必要のないことは、これらの方式（スキーム）が持つ多くの利点の１つである。集積回路上におけるレイアウトスペースが節約され、電力消費が節減される。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
Ｄ／Ａコンバータはデジタル基準発電機とも呼ばれる。それぞれ異なるデジタル値に関して、Ｄ／Ａコンバータは対応する一意的なアナログ値等価体を生成する。例えば、単一デジタルビットに関して、Ｄ／Ａコンバータは、論理１に対しては約６．５ボルトのアナログ電圧を生成し、論理０に対しては約３．５のボルトのアナログ電圧を生成する。２ビットデジタル値に関しては、Ｄ／Ａコンバータは４つの異なるアナログ値等価体を生成する。従って、ｎビットデジタル値に関しては、Ｄ／Ａコンバータは２n の異なるアナログ値を生成する。Ｄ／Ａコンバータまたはデジタル基準発電機が生成する正確なアナログ電圧は、部分的には、集積回路へ入力されるアナログ電圧入力の範囲、および、メモリセル内にプログラミング可能なしきい値電圧の範囲に依存する。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０２１０
【補正方法】変更
【補正の内容】
【０２１０】
一実施形態において、このＤ／Ａコンバータは、各々のアナログ電圧等価体の間に比較的大きい電圧の余裕を提供するように設計されている。これは、Ｄ／Ａコンバータが大きいステップサイズを持つことに類似している。大きい余裕は、１つのデジタル値と別の１つの値の間を区別することが容易であるので、記憶されるデータの完全性を改良する。これは、ノイズ免疫性を改良し、更に、集積回路の寿命を延長して、メモリセル特性の経年変化または劣化による衝撃を和らげる。アナログ浮動ゲートメモリセルの場合に、セルは、或る範囲内または帯域内のしきい値電圧すなわちＶＴを持つように構成可能である。例えば、メモリセルは、約３．５ボルトから約６．５ボルトまでの記憶ＶＴを持つように構成可能である。１つの単一ビットデータを記憶する場合、０及び１に対する記憶ＶＴが範囲の端部において、例えば３．５ボルト及び６．５ボルトであるときに、最も大きい量の余裕が得られる。これは、最大量の余裕（マージン）を持つことを可能にする。一般的に、ｎビットのデータを記憶するとき、当該範囲を２ｎの異なるアナログ値に均等に分割することによって最大量の余裕（マージン）が得られる。ただし、異なるＶＴ及び異なる読取り及び書込み条件と関連した可能性のあるメモリ妨害メカニズムまたは蓄積されている電荷の漏洩、又は、これらの両方における差に起因して、レベル又はステップサイズは不均一であり得る。Ｄ／Ａコンバータは書込み回路用電圧を生成し、その結果、デジタルデータはメモリセル内において適切なＶＴに記憶される。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０２２３
【補正方法】変更
【補正の内容】
【０２２３】
デジタル基準発電機はデジタルデータ入力回路６１１１１０およびバイアス電圧発電機回路６１１１６０を含む。デジタルデータはデジタルデータ入力６１１１１４において入力される。デジタルデータのアナログ出力等価体、ＯＵＴ６１１１４７及びＮＯＵＴ６１１１４９において出力される。ＯＵＴ及びＮＯＵＴは、デジタル基準発電機の差動出力である。デジタル基準発電機用差動出力信号は、集積回路内アナログ信号経路が差動的である場合に必要である。例えば図４に示すような一メモリ集積回路において、ＯＵＴ及びＮＯＵＴは書込み回路５６４１４へ、さらに詳細にはレベルシフタ回路へ接続される。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０２２５
【補正方法】変更
【補正の内容】
【０２２５】
伝送ゲート６１１１３２及び６１１１３８の入力は第１バイアス電圧ライン６１１１４３へ接続される。伝送ゲート６１１１３４及び６１１１３６の入力は第２バイアス電圧ライン６１１１４５へ接続される。伝送ゲート６１１１３２及び６１１１３４の出力はＯＵＴ出力６１１１４７へ接続される。伝送ゲート６１１１３６及び６１１１３８の出力はＮＯＵＴ出力６１１１４９へ接続される。デジタルデータ入力６１１１１４は、次の表Ｃに要約されるように、バイアス電圧をパスするように、伝送ゲートを制御する。
【表Ｃ】
2002519808.tif 000001
特定の一実施形態において、第１バイアス電圧は基準電圧Ｒよりも約０．２ボルト高く、第２バイアス電圧は約Ｒ−０．２ボルトである。この場合、デジタル０に関して、デジタル基準発電機はそれぞれＯＵＴＲ−０．２ボルト及びＮＯＵＴＲ＋０．２ボルトを生成する。デジタル１に関して、ＯＵＴ及びＮＯＵＴはそれぞれＲ−０．２及びＲ＋０．２ボルトである。ＯＵＴとＮＯＵＴの差は０．４ボルトである。基準電圧Ｒは第１バイアス電圧と第２バイアス電圧の間の中央にある。ＯＵＴおよびＮＯＵＴにおけるこれらの電圧は、例えば、メモリセルに対する記憶しきい値電圧３．５ボルトおよび６．５ボルトに接続される。書込み回路は、メモリセルを適切に構成するために必要なレベルシフトを実施する。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正の内容】
【０２２８】
一実装において、トランジスタ６１１１６６はネイティブ型ＮＭＯＳトランジスタである。これは、このデバイスが、もう一方の集積回路上標準強化型ＮＭＯＳトランジスタのように、しきい値調節インプラント（または他のインプラント）によってドーピングされていないことを意味する。ネイティブＮＭＯＳデバイスのしきい値電圧（ＶＴ）は一般に約０．４ボルトである。これと比較して、標準ＮＭＯＳデバイスのＶＴは一般に約０．７ボルトである。デバイス６１１１６６のＶＴは、出力ライン６１１１４３と６１１１４５の間に電圧差を提供する。ネイティブデバイスは、２つのバイアス電圧６１１１４３と６１１１４５の間に約０．４ボルトの電圧差を得るために、トランジスタ６１１１６６用に使用される。特定の実装およびバイアス電圧間の所要分離に応じて、他のタイプのデバイス、ダイオード、バイアス電流レベル、および、ＶＴの異なるトランジスタはネイティブデバイスの代わりに使用可能である。例えば、バイアス電圧６１１１４３と６１１１４５の間に０．７ボルトの差が望ましい場合には、デバイス６１１１６６として標準ＮＭＯＳトランジスタを使用しても差し支えない。バイアス電圧間の電圧分離を更に大きくするために、２個以上のトランジスタは直列接続して、ノード６１１１４３と６１１１４５の間に配置しても差し支えない。ノード６１１１４３と６１１１４５の間に２個の標準ＮＭＯＳトランジスタを使用することにより、１．４ボルトの電圧差が得られる。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０２２９
【補正方法】変更
【補正の内容】
【０２２９】
一実装において、ＶＳＰは約ＶＤＤＡ―ＶＴであり、ＶＳＰＣは約ＶＤＤ―２* ＶＴであり、ＶＳＮＣはＶＳＳＡよりも約２* ＶＴ高く、ＶＳＮはＶＳＳＡより約ＶＴ高い。ここに、ＶＴはＮＭＯＳトランジスタのしきい値電圧である。ＶＳＰ、ＶＳＰＣ、および、ＶＳＮＣ電圧はバイアス発電機によって供給される。このバイアス発電機は、米国暫定出願６０／０９  １，３２６に記載のマスタスレーブバイアス電圧方式（スキーム）におけるスレーブバイアス発電機である。ＶＳＮもスレーブバイアス発電機回路によって供給される。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】変更
【補正の内容】
【０２３３】
ＳＧは接地信号電圧である。一実装において、これは、バンドギャップ電圧発電機によって生成された１．２３ボルトバイアス電圧へ接続される。特定の用途に適合するように他の電圧を選定可能である。ＳＧはＲ即ち中心電圧であり、そのまわりにバイアス電圧６１１１４３および６１１１４５が配分される。一般に、例えば集積回路上の書込み及び読取り回路のような別の回路用として一貫性のある基準を提供するために、同じＳＧ電圧が用いられる。例えば、これによって、デジタル基準発電機が、書込み回路またはレベルシフトアップ回路および読取り又はレベルシフトダウン回路を用いて同様に追跡することを可能にする。完全な回路システムは、作動条件およびプロセスに変動が生じても、信頼度を保持して確実に動作する。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０２４１
【補正方法】変更
【補正の内容】
【０２４１】
表Ｄはアナログ電圧等価体のただ１つの特定な組合わせを示す。異なるバイアス電圧入力は８個であり、アナログ等価電圧の多くの（即ち、ｎ* （ｎ−ｉ））一意的組み合わせが可能である。バイアス電圧入力が３個である場合には、異なる組合わせ数は６である。バイアス電圧入力が４個である場合には、１２通りの異なる組合わせがある。バイアス電圧入力数が決定されると、それに対するアナログ電圧等価体の多くの一意的組合わせがあるが、バイアス電圧入力の個数を最小限にする回路を使用することが必ずしも望ましいとはかぎらない。アナログメモリセル内へデジタルデータを最も信頼度高く記憶することを可能にするようにアナログ等価電圧を選定することが一般的に望ましい。従って、異なる記憶状態を他の回路が比較的容易に区別することができるようにメモリセルに関する記憶しきい値電圧の間隔であるように、アナログ等価電圧を選択することが望ましい。また、アナログ等価レベルの間の差はセル内に記憶されているデータの寿命を最長化するに充分な間隔である。例えば、アナログ等価レベルの間隔が近接し過ぎている場合には、全期間に亙る電荷漏れが、セルから検索されたメモリ内容を変えることがあり得る。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】
本発明にしたがった技法がその中で使用可能な電子システムを示す図である。
【図２】
アナログ信号入力をメモリセルに記憶または「記録する」技法全体の流れ図である。
【図３】
メモリセルに記憶されたアナログ信号を再生または「プレイバックする」技法の流れ図である。
【図４】
本発明の集積回路全体の構成図である。
【図５】
Ｄ／Ａ変換器およびＡ／Ｄ変換器回路を含む本発明の集積回路の概略図である。
【図６】
ユーザにより選定可能なサンプリング周波数を実装する回路の構成図である。
【図７】
クロック生成回路の概略図である。
【図８】
プリスケーラ回路の回路図である。
【図９】
内部クロック除算器回路の回路図である。
【図１０】
クロック生成用遅延固定ループ（ＤＬＬ）回路の回路図である。
【図１１】
遅延固定ループ回路に関する波形を示す図である。
【図１２】
ＤＬＬ用位相検出器の回路図である。
【図１３】
ＤＬＬ用電荷ポンプの回路図である。
【図１４】
直列配置された幾つかの遅延セルを示す図である。
【図１５】
１つの遅延セル用回路を示す図である。
【図１６】
組み合わせ論理回路の第１ステージ用回路を示す図である。
【図１７】
組み合わせ論理回路の第２ステージ用回路を示す図である。
【図１８】
フィードバックマルチプレクサを示す図である。
【図１９】
本発明のクロック生成回路用位相固定ループ回路を示す図である。
【図２０】
前置増幅器の特定の一実装を示す図である。
【図２１】
図２０の前置増幅器の更に詳細な結線図である。
【図２２】
ローパスフィルタの構成図である。
【図２３】
ローパスフィルタの更に詳細な結線図である。
【図２４】
クロックバッファの一実装を示す図である。
【図２５】
スイッチの一実装を示す図である。
【図２６】
マスタスレーブバイアス方式の配置構成図である。
【図２７】
マスタバイアス電圧または本発明の集積回路用の他のバイアス電圧を実装するために使用可能な回路を示す図である。
【図２８】
スレーブバイアス回路の更に詳細な結線図である。
【図２９】
メモリアレイの結線図である。
【図３０】
メモリアレイの組織を示す図である。
【図３１】
共通ソースラインを共有する複数のメモリセルを示す図である。
【図３２】
メモリセルに情報を書くための回路を示す図である。
【図３３】
プログラミング期間中におけるプログラミング電圧の波形を示す図である。
【図３４】
書込み回路の動作を示すタイミングダイアグラムを示す図である。
【図３５】
組合わせ電圧レベルシフタおよび本発明のサンプルホールド回路の簡素化された概略図結線図である。
【図３６】
図３５の回路と共に使用するためにクロックのタイミングを示す図である。
【図３７】
プログラミング電圧とレベルシフタ回路からの目標ＶＴ電圧の間の関係を示す図である。
【図３８】
微調整可能レベルシフタ回路の実装を示す図である。
【図３９】
本発明の微調整可能コンデンサ用スイッチの更に詳細な回路図である。
【図４０】
メモリセルから情報を検索する回路の簡素化された結線図である。
【図４１】
読取り回路の動作を示すタイミングを示す図である。
【図４２】
再生レベルシフタ回路の一実装の概略結線図である。
【図４３】
サンプルホールド回路を含む再生レベルシフタ回路の一実装の簡素化された結線図である。
【図４４】
集積回路の出力において再生信号を生成し、スケルチ回路を有する回路を示す図である。
【図４５】
スケルチ回路の一実装の結線図である。
【図４６】
図４５のスケルチ回路の動作の信号を示す図である。
【図４７】
電源レベル検出回路の一実装を示す図である。
【図４８】
本発明の幾らかの作動モードの状態を示す図である。
【図４９】
電源レベル検出回路を示す図である。
【図５０】
電荷ポンプ回路の結線図である。
【図５１】
電荷ポンプの一ステージの一実装の結線図である。
【図５２】
複数の微調整ビットの結線図である。
【図５３】
微調整ビット用感知およびラッチ回路の結線図である。
【図５４】
微調整ビット用マルチプレクサ回路を示す図である。
【図５５】
集積回路に対する入力および出力の結線図である。
【図５６】
アナログおよびデジタル記憶および検索回路を示す図である。
【図５７】
デジタル記憶入力経路の一実装を示す図である。
【図５８】
デジタル記憶入力経路の別の一実装を示す図である。
【図５９】
デジタル記憶出力経路の一実装を示す図である。
【図６０】
デジタル記憶出力経路の別の一実装を示す図である。
【図６１】
デジタル基準発電機回路を示す図である。
【図６２】
デジタル基準発電機用共通モードフィードバック回路を示す図である。
【図６３】
ｎ個のデジタルデータビット用デジタル基準発電機回路の一実装を示す図である。
【図６４】
デジタル基準発電機回路の別の一実装を示す図である。
【手続補正５６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2002519808.tif 000002
【手続補正５７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2002519808.tif 000003
【手続補正５８】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
2002519808.tif 000004
【手続補正５９】
【補正対象書類名】図面
【補正対象項目名】図４４
【補正方法】変更
【補正の内容】
【図４４】
2002519808.tif 000005
【手続補正６０】
【補正対象書類名】図面
【補正対象項目名】図４５
【補正方法】変更
【補正の内容】
【図４５】
2002519808.tif 000006
【手続補正６１】
【補正対象書類名】図面
【補正対象項目名】図５９
【補正方法】変更
【補正の内容】
【図５９】
2002519808.tif 000007
【手続補正６２】
【補正対象書類名】図面
【補正対象項目名】図６０
【補正方法】変更
【補正の内容】
【図６０】
2002519808.tif 000008