【事件の表示】
　特願２００４−１７８５３２「半導体装置」拒絶査定不服審判事件〔平成１８年　１月　５日出願公開、特開２００６−　　５０８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１６年６月１６日の出願であって、平成２２年７月７日に手続補正がなされ、同年８月３０日付けで拒絶査定がなされ、それに対して、同年１２月６日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年１２月２６日付けで審尋がなされ、平成２４年２月２３日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１２月６日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年１２月６日になされた手続補正（以下「本件補正」という。）は、特許請求の範囲の請求項１及び明細書を補正するものであって、そのうちの補正前後の請求項１は以下のとおりである。
　
（補正前）
「【請求項１】
　キャパシタとして機能するＭＯＳトランジスタを有した半導体装置において、
　高電位側の端子にゲートを接続したｎチャネル型ＭＯＳトランジスタと、低電位側の端子にゲートを接続したｐチャネル型ＭＯＳトランジスタとを有し、
　前記ｎチャネル型ＭＯＳトランジスタのソースまたはドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースまたはドレインとを電気的に接続し、
　前記ｎチャネル型ＭＯＳトランジスタの基板が前記低電位側の端子に接続され、前記ｐチャネル型ＭＯＳトランジスタの基板が前記高電位側の端子に接続されたことを特徴とする半導体装置。」
　
（補正後）
「【請求項１】
　キャパシタとして機能するＭＯＳトランジスタを有した半導体装置において、
　高電位側の端子にゲートを接続したｎチャネル型ＭＯＳトランジスタと、低電位側の端子にゲートを接続したｐチャネル型ＭＯＳトランジスタとを有し、
　前記ｎチャネル型ＭＯＳトランジスタのソースとドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースとドレインとは電気的に接続され、
　前記ｎチャネル型ＭＯＳトランジスタの基板が前記低電位側の端子に接続され、前記ｐチャネル型ＭＯＳトランジスタの基板が前記高電位側の端子に接続されたことを特徴とする半導体装置。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
（２−１）補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「前記ｎチャネル型ＭＯＳトランジスタのソースまたはドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースまたはドレインとを電気的に接続し、」を、「前記ｎチャネル型ＭＯＳトランジスタのソースとドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースとドレインとは電気的に接続され、」と限定的に減縮する補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２−２）そして、「前記ｎチャネル型ＭＯＳトランジスタのソースとドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースとドレインとは電気的に接続され、」という事項は、本願の願書に最初に添付した明細書の【００１７】〜【００２０】及び図１、２の記載に基づく補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし３に係る発明は、平成２２年１２月６日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物
（３−３−１）原査定の拒絶の理由に引用され、本願の出願前である平成６年７月８日に日本国内で頒布された刊行物である特開平６−１８８３８７号公報（以下「引用刊行物」という。）には、図１〜４とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。（以下同様。）
　
「【００８４】
【実施例】
図１はこの発明の一実施例である半導体記憶装置の要部の構成を示す図である。
【００８５】
昇圧ワード線駆動信号を発生するための高電圧発生回路ＨＶＧは、繰返し信号φｃに応答して内部動作電源電圧Ｖｃｃから高電圧Ｖｐｐを発生するための昇圧部４００と、、この昇圧部４００が発生する高電圧を安定化するための安定化容量３３０を含む。安定化容量３３０は、この昇圧部４００の出力ノード２７と第２の電源電圧源（接地電位）との間に直列に接続される複数（図１においては２個）の容量性素子３３ａおよび３３ｂを含む。
「【００８９】図２は、図１に示す安定化容量の具体的構成を示す図である。
図２に示す安定化容量は、ｎ−ＦＥＴを用いて構成されるＭＯＳキャパシタ構造を備える。
【００９０
】容量性素子３３ａは、ｐ型半導体基板２００の表面の所定領域に形成されたｎ型不純物領域２０２ａおよび２０２ｂと、不純物領域２０２ａおよび２０２ｂの間の半導体基板２００の表面上にゲート絶縁膜２０４を介して形成されるゲート電極２０３とを備える。不純物領域２０２ａおよび２０２ｂには電極取出層２０８が設けられ、ゲート電極２０３には電極取出層２３１ａが設けられる。
【００９１】
容量性素子３３ｂは、容量性素子３３ａと同様、ｎ型不純物領域２１２ａおよび２１２ｂと、ゲート絶縁膜２１４を介して半導体基板２００表面上に形成されるゲート電極２１３とを含む。不純物領域２１２ａおよび２１２ｂに対しては電極取出層２１８が設けられる。また、ゲート電極２１３に対しては電極取出層２３１ｂが設けられる。
【００９２】
容量性素子３３ａの不純物領域２０２ａおよび２０２ｂは、電極取出層２０８および電極取出層２３１ｂを介して容量性素子３３ｂのゲート電極２１３に接続される。容量性素子３３ａのゲート電極２０３は、電極取出層２３１ａを介して高電圧Ｖｐｐを受けるように接続される。容量性素子３３ｂの不純物領域２１２ａおよび２１２ｂは電極取出層２１８を介して接地電位ＧＮＤを受けるように接続される。
【００９３】図２に示すように、絶縁ゲート型電界効果トランジスタを利用して安定化容量を形成すれば、この半導体記憶装置において用いられる絶縁ゲート型電界効果トランジスタと同一製造工程で安定化容量を製造することができ、余分の製造工程を追加することなく、スペース効率の良い膜厚制御の優れた容量を得ることができる。この場合、製造プロセスにおいてゲート絶縁膜にばらつきが存在しても、容量分割により各容量性素子３３ａおよび３３ｂそれぞれに印加される電圧は十分低い電圧に設定することができるため、絶縁特性に優れた安定化容量を実現することができる。
【００９４】図３は、図２に示す安定化容量の接続構成を示すとともにその電気的等価回路を示す図である。図３（ａ）において容量性素子３３ａのゲート電極２０３が高電圧Ｖｐｐに接続され、容量性素子３３ａの不純物領域がともに結合されて容量性素子３３ｂのゲート電極２１３に接続され、容量性素子３３ｂの不純物領域がともに電極取出層２１８を介して接地電位に接続される。これは、図３（ｂ）に示す容量が高電圧Ｖｐｐと接地電位との間に直列接続された構造と電気的に等価である。
【００９５】
図２に示す構成においては、ｎ−ＦＥＴを利用してＭＯＳキャパシタを実現している。これに代えて、ｐ−ＦＥＴを利用することもできる
【００９６】図４は、図１に示す安定化容量の他の構成例を示す図である。図４（ａ）において、安定化容量は、高電圧Ｖｐｐと接地電位との間に直列に接続されるｐ−ＦＥＴを用いて構成される容量性素子３３ｃおよび３３ｄを含む。容量性素子３３はその不純物領域が高電圧Ｖｐｐ接続され、ゲート電極が容量性素子３３ｄの不純物領域に接続される。容量性素子３３ｄのゲート電極が接地電位に接続される。この構成であっても、半導体記憶装置においては、ｐ−ＦＥＴが利用されており（たとえばＣＭＯＳ構成のインバータ回路）、容易に半導体記憶装置におけるｐ−ＦＥＴ製造工程と同一製造工程で容量性素子３３ｃおよび３３ｄを製造することができる。
【００９７】
図４（ｂ）においては、安定化容量は、ｎ−ＦＥＴを用いて構成される容量性素子３３ａと、ｐ−ＦＥＴを用いて構成される容量性素子３３ｄを含む。容量性素子３３ａのゲート電極が高電圧Ｖｐｐに接続され、その不純物領域が容量性素子３３ｄの不純物領域に接続される。容量性素子３ｄのゲート電極が接地電位に接続される。
【００９８】図４（ｃ）に示す安定化容量は、ｐ−ＦＥＴを用いて構成される容量性素子３３ｃと、ｎ−ＦＥＴを用いて構成される容量性素子３３ｂを含む。容量性素子３３ｃの不純物領域が高電圧Ｖｐｐに接続され、そのゲート電極が容量性素子３３ｂのゲート電極に接続される。容量性素子３３ｂの不純物領域が接地電位に接続される。
【００９９】この図４（ａ）、（ｂ）、および（ｃ）に示す安定化容量の等価回路は図３（ｂ）に示すものと同様であり、これらの場合においても直列接続された容量を用いて安定化容量を実現することができ、各容量性素子３３ａ〜３３ｄに印加される電圧を緩和することができ、絶縁特性の優れた安定化容量を実現することができる。また、ｐ−ＦＥＴおよびｎ−ＦＥＴ両者を用いて構成する場合、この半導体記憶装置のＣＭＯＳ回路部分と同一製造プロセスで作成することができ、追加の製造プロセスを付加させることなく安定な容量性素子を実現することができる。」
　
（３−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
　「ｎ−ＦＥＴを用いて構成される容量性素子３３ａと、ｐ−ＦＥＴを用いて構成される容量性素子３３ｄを含み、前記容量性素子３３ａのゲート電極が高電圧Ｖｐｐに接続され、その不純物領域が前記容量性素子３３ｄの不純物領域に接続され、前記容量性素子３３ｄのゲート電極が接地電位に接続された、絶縁ゲート型電界効果トランジスタを用いた安定化容量。」
　
（３−４）対比・判断
（３−４−１）刊行物発明の「ｎ−ＦＥＴ」及び「ｐ−ＦＥＴ」は、各々補正後の発明の「ｎチャネル型ＭＯＳトランジスタ」及び「ｐチャネル型ＭＯＳトランジスタ」に相当する。そして、刊行物発明の「ｎ−ＦＥＴ」及び「ｐ−ＦＥＴ」は、ともにキャパシタとして機能することは明らかである。
　
（３−４−２）刊行物発明の「高電圧Ｖｐｐ」及び「接地電位」は、各々補正後の発明の「高電位」及び「低電位」に相当する。
　
（３−４−３）刊行物発明の「容量性素子３３ａ」「の不純物領域」及び「容量性素子３３ｄの不純物領域」は、各々補正後の発明の「ｎチャネル型ＭＯＳトランジスタのソースとドレイン」及び「ｐチャネル型ＭＯＳトランジスタのソースとドレイン」に相当する。
　
（３−４−４）刊行物発明の「絶縁ゲート型電界効果トランジスタを用いた安定化容量」は、補正後の発明の「半導体装置」に相当する。
　
（３−４−５）そうすると、補正後の発明と刊行物発明とは、
「キャパシタとして機能するＭＯＳトランジスタを有した半導体装置において、
　高電位側の端子にゲートを接続したｎチャネル型ＭＯＳトランジスタと、低電位側の端子にゲートを接続したｐチャネル型ＭＯＳトランジスタとを有し、
　前記ｎチャネル型ＭＯＳトランジスタのソースとドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースとドレインとは電気的に接続された
ことを特徴とする半導体装置。」である点で一致し、次の点で相違する。
　
（相違点）補正後の発明では、「ｎチャネル型ＭＯＳトランジスタの基板が」「低電位側の端子に接続され、」「ｐチャネル型ＭＯＳトランジスタの基板が」「高電位側の端子に接続され」ているのに対し、刊行物発明では、そのような特定がなされていない点。
　
（３−５）判断
　以下、上記相違点について、検討する。
　一般に、半導体集積回路において、Ｐ型ＭＯＳＦＥＴが形成されるＮウェルあるいはＮ基板に対して「高電位」を、Ｎ型ＭＯＳＦＥＴが形成されるＰウェルあるいはＰ基板に対して「低電位」を印加することは、以下の周知例１〜３に記載されるように、従来から当業者において常套的に行われてきている周知技術である。
　
（周知例１）特開２００４−１２５６８３号公報の図３３からは、ｎ型ＭＯＳＦＥＴが形成されるＰ型基板に対してＧＮＤ（接地電位）が、ｐ型ＭＯＳＦＥＴが形成されるＮウェルに対してＶＣＣ（電源電位）が印加されていることが見て取れる。
　
（周知例２）特開２００４−５５８４４号公報の図１及び２からは、ｎ型ＭＯＳＦＥＴが形成されるＰＷＬ（Ｐウェル）に対して接地電位が、ｐ型ＭＯＳＦＥＴが形成されるＮＷＬ（Ｎウェル）に対してＶＨ（電源電位）が印加されていることが見て取れる。
　
（周知例３）特開平２００３−１１５５４７号公報の図２０からは、ｎ型ＭＯＳＦＥＴが形成されるＰwellに対して接地電位（ＧＮＤ）が、ｐ型ＭＯＳＦＥＴが形成されるＮwellに対して電源電位（ＶＤＤＬ＃）が印加されていることが見て取れる。
　
　そうすると、刊行物発明に対して、上記周知技術を勘案し、刊行物発明の「ｎ−ＦＥＴ」が形成されるＰウェル領域あるいはＰ基板に対して接地電位を、「ｐ−ＦＥＴ」が形成されるＮウェル領域あるいはＮ基板に対して高電圧Ｖｐｐを、それぞれ接続することにより、補正後の発明のように、「ｎチャネル型ＭＯＳトランジスタの基板が」「低電位側の端子に接続され、」「ｐチャネル型ＭＯＳトランジスタの基板が」「高電位側の端子に接続された」構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年１２月６日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成２２年７月７日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（３−３−１）に記載したとおりの事項及び（３−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「前記ｎチャネル型ＭＯＳトランジスタのソースまたはドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースまたはドレインとを電気的に接続し、」を、「前記ｎチャネル型ＭＯＳトランジスタのソースとドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースとドレインとは電気的に接続され、」と限定的に減縮したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（３）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。