【事件の表示】
　特願２００４−５１７６５９「半導体デバイス及び半導体デバイスの製造方法」拒絶査定不服審判事件〔平成１６年　１月　８日国際公開，ＷＯ２００４／００３９７０，平成１７年１０月１３日国内公表，特表２００５−５３１１５８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１５年６月１８日（パリ条約による優先権主張外国庁受理２００２年６月２６日，アメリカ合衆国）を国際出願日とする出願であって，平成２１年２月２４日付けで拒絶理由が通知され，同年６月２日に手続補正がされ，同年１０月２７日付けで拒絶査定がされ，これに対して平成２２年３月２日に審判請求がされるとともに手続補正がされ，その後，当審において平成２３年６月２０日付けで審尋がされ，同年１２月２７日に回答書が提出されたものである。
　
２．平成２２年３月２日付けの手続補正（以下「本件補正」という。）について
（１）本件補正の内容
　本件補正は，補正前の請求項１〜２８を補正後の請求項１〜２１と補正するものであり，補正前の請求項１〜２８及び補正後の請求項１〜２１は以下のとおりである。
〈補正前〉
「　【請求項１】
　基板を有し，ウェル及び対向するトレンチ隔離部分が形成され，この上に第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法であって，
　（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と，
　（ｂ）前記第１の誘電体層に第１の種類のドーパントが含まれるように，イオン注入により該第１の種類のドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と，
　（ｄ）イオン注入により前記第１の種類のドーパントで前記第２のゲート電極層をドーピングする工程と，
　（ｅ）この構造体を熱処理して，ドーパント材料を活性化する工程と，
を含む方法。
　　【請求項２】　〜　【請求項１０】　（省略）
　　【請求項１１】
　基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって，
　（ａ）ウェル及び対向するトレンチ隔離部分を前記第１の基板に形成する工程と，
　（ｂ）その上に第１の誘電体層を堆積させる工程と，
　（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と，
　（ｄ）前記第１の誘電体層に第１の種類のドーパントが含まれるように，イオン注入により該第１の種類のドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｅ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の上に堆積させる工程と，
　（ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成して，前記第１の誘電体層の露出部分を生じさせる工程と，
　（ｇ）第１のフォトレジストをパターン形成して，前記第１の誘電体層上の前記トレンチ隔離部分に隣接するドレイン延長部領域を露出させる工程と，
　（ｈ）イオン注入により前記第１の種類のドーパントで前記ゲートスタックの露出部分と前記第１の誘電体層の露出部分とをドーピングして，ドレイン延長部を前記ウェル内の前記トレンチ隔離部分と前記ゲートスタックとの間に形成する工程と，
　（ｉ）前記第１のフォトレジストを除去し，第２のフォトレジストをパターン形成して，前記ゲートスタックの両側に隣接するスペーサを形成し，ドレイン及びソース領域を定める前記第１の誘電体層の部分を露出させる工程と，
　（ｊ）前記第１の誘電体層の前記露出部分をドーピングする工程と，
　（ｋ）前記第２のフォトレジスト層を除去する工程と，
　（ｌ）注入ドーパントを拡散させるために熱処理を与えて，前記注入ドーパントが，前記第１の誘電体層から外に，前記ウェルの中に拡散するようにして，前記ウェル内にソース及びドレイン領域を形成する工程と，
を含む方法。
　　【請求項１２】　〜　【請求項１６】（省略）
　　【請求項１７】
　基板を有する金属酸化物半導体デバイスを形成する方法であって，
　（ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と，
　（ｂ）その上に第１の誘電体層を堆積させる工程と，
　（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と，
　（ｄ）前記第１のゲート電極層からゲートスタックを形成して，前記第１の誘電体層の露出部分を残すようにする工程と，
　（ｅ）第１のフォトレジスト層をパターン形成して，前記第１の誘電体層のドレイン延長部領域を露出させる工程と，
　（ｆ）イオン注入により第１の種類のドーパントでドレイン延長部層及び前記ウェルを形成する前記ドレイン延長部領域をドーピングする工程と，
　（ｇ）前記第１のフォトレジスト層を除去する工程と，
　（ｈ）第２のゲート電極層を堆積させる工程と，
　（ｉ）前記第２のゲート電極スタックを，前記第１のゲート電極層から形成された前記ゲートスタックとずらして，かつこれより大きく形成する工程と，
　（ｊ）第２のフォトレジスト層をパターン形成して，前記第２のゲート電極スタックに隣接するスペーサを形成し，ドレイン及びソース領域を定める工程と，
　（ｋ）イオン注入により前記第１の種類のドーパントで前記ドレイン及びソース領域をドーピングして，ドレイン及びソース層を前記ウェルに形成する工程と，
　（ｌ）前記第２のフォトレジスト層を除去する工程と，
　（ｍ）熱処理を与えて，前記注入ドーパントが前記ドーピング工程により注入された材料を活性化させるようにする工程と，
を含む方法。
　　【請求項１８】
　前記ドレイン延長部領域をドーピングする工程が，前記ドレイン延長領域をデカボランによりドーピングすることを含む請求項１７に記載の方法。
　　【請求項１９】
　基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって，
　（ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と，
　（ｂ）その上に第１の誘電体層を堆積させる工程と，
　（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と，
　（ｄ）前記第１のゲート電極層から初期ゲートスタックを形成して，前記第１の誘電体層の露出部分を残すようにする工程と，
　（ｅ）イオン注入により第１の種類のドーパントで前記ゲートスタックと前記第１の誘電体層の前記露出表面とをドーピングする工程と，
　（ｆ）前記第１の誘電体層とは異なる第２のゲート誘電体層を該第１の誘電体層の前記露出表面の上に堆積させる工程と，
　（ｇ）第２のゲート電極堆積層を，前記初期ゲートスタック及び前記第２の誘電体層の上部に堆積させる工程と，
　（ｈ）前記第２のゲート電極の堆積から最終的なゲートスタックを形成する工程と，
　（ｉ）イオン注入により前記第１の種類のドーパントで第１のフォトレジストをパターン形成して，前記最終的なゲートスタック及びドレイン延長部領域を露出させる工程と，
　（ｊ）前記最終的なゲートスタック及び前記ドレイン延長部領域をドーピングする工程と，
　（ｋ）前記第１のフォトレジストを除去する工程と，
　（ｌ）第２のフォトレジストをパターン形成して，前記最終的なゲートスタックに隣接する側壁スペーサを形成し，前記ドレイン及びソース領域を露出させる工程と，
　（ｍ）前記ドレイン及びソース領域及び前記最終的なゲート電極スタックをドーピングして，ドレイン及びソース層を前記ウェルに形成する工程と，
　（ｎ）前記第２のフォトレジスト層を除去する工程と，
　（ｏ）熱処理を与えて，前記ドーピング工程により注入された材料を活性化させる工程と，
を含む方法。
　　【請求項２０】
　前記工程（ｆ）が，或る種を前記第１の誘電体層の中に注入することを含む請求項１９に記載のプロセス。
　　【請求項２１】
　前記工程（ｆ）が，前記第１の誘電体層の化学処理を含む請求項１９に記載のプロセス。
　　【請求項２２】
　前記工程（ｆ）が，前記第１の誘電体層の除去と，該第１の誘電体材料とは異なる第２の誘電体材料の再生を含む請求項１９に記載のプロセス。
　　【請求項２３】
　前記第１及び第２のゲート電極層が合わさると，通常のゲート電極層の厚さになる請求項１に記載のプロセス。
　　【請求項２４】　〜　【請求項２８】（省略）」
　
〈補正後〉
「　【請求項１】
　基板を有し，ウェル及び対向するトレンチ隔離部分が形成され，この上に第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法であって，
　（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と，
　（ｂ）ドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と，
　（ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする工程と，
　（ｅ）この構造体を熱処理して，ドーパント材料を活性化する工程と，
を含む方法。
　　【請求項２】　〜　【請求項１０】（省略）
　　【請求項１１】
　基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって，
　（ａ）ウェル及び対向するトレンチ隔離部分を前記第１の基板に形成する工程と，
　（ｂ）その上に第１の誘電体層を堆積させる工程と，
　（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と，
　（ｄ）イオン注入により前記ドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｅ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の上に堆積させる工程と，
　（ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成する工程と，
　（ｇ）第１のフォトレジストをパターン形成して，前記第１の誘電体層上の前記トレンチ隔離部分に隣接するドレイン延長部領域を露出させる工程と，
　（ｈ）イオン注入により前記ドーパントで前記ゲート電極層の露出部分と前記第１の誘電体層の露出部分とをドーピングして，ドレイン延長部を前記ウェル内の前記トレンチ隔離部分と前記ゲートスタックとの間に形成する工程と，
　（ｉ）前記第１のフォトレジストを除去し，第２のフォトレジストをパターン形成して，前記ゲートスタックの両側に隣接するスペーサを形成し，ドレイン及びソース領域を定める前記第１の誘電体層の部分を露出させる工程と，
　（ｊ）前記第１の誘電体層の前記露出部分をドーピングする工程と，
　（ｋ）前記第２のフォトレジスト層を除去する工程と，
　（ｌ）注入ドーパントを拡散させるために熱処理を与えて，前記注入ドーパントが，前記第１の誘電体層から外に，前記ウェルの中に拡散するようにして，前記ウェル内にソース及びドレイン領域を形成する工程と，
を含む方法。
　　【請求項１２】　〜　【請求項１６】（省略）
　　【請求項１７】
　基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって，
　（ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と，
　（ｂ）その上に第１の誘電体層を堆積させる工程と，
　（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と，
　（ｄ）前記第１のゲート電極層から初期ゲートスタックを形成して，前記第１の誘電体層の露出部分を残すようにする工程と，
　（ｅ）イオン注入により第１の種類のドーパントで前記第１ゲート電極層と前記第１の誘電体層の前記露出表面とをドーピングする工程と，
　（ｆ）前記第１の誘電体層とは異なる第２のゲート誘電体層を該第１の誘電体層の前記露出表面の上に堆積させる工程と，
　（ｇ）第２のゲート電極堆積層を，前記初期ゲートスタック及び前記第２の誘電体層の上部に堆積させる工程と，
　（ｈ）前記第２のゲート電極の堆積から最終的なゲートスタックを形成する工程と，
　（ｉ）イオン注入により前記第１の種類のドーパントで第１のフォトレジストをパターン形成して，前記最終的なゲートスタック及びドレイン延長部領域を露出させる工程と，
　（ｊ）前記最終的なゲートスタック及び前記ドレイン延長部領域をドーピングする工程と，
　（ｋ）前記第１のフォトレジストを除去する工程と，
　（ｌ）第２のフォトレジストをパターン形成して，前記最終的なゲートスタックに隣接する側壁スペーサを形成し，前記ドレイン及びソース領域を露出させる工程と，
　（ｍ）前記ドレイン及びソース領域及び前記最終的なゲート電極スタックをドーピングして，ドレイン及びソース層を前記ウェルに形成する工程と，
　（ｎ）前記第２のフォトレジスト層を除去する工程と，
　（ｏ）熱処理を与えて，前記ドーピング工程により注入された材料を活性化させる工程と，
を含む方法。
　　【請求項１８】
　前記工程（ｆ）が，或る種を前記第１の誘電体層の中に注入することを含む請求項１７に記載のプロセス。
　　【請求項１９】
　前記工程（ｆ）が，前記第１の誘電体層の化学処理を含む請求項１７に記載のプロセス。
　　【請求項２０】
　前記工程（ｆ）が，前記第１の誘電体層の除去と，該第１の誘電体材料とは異なる第２の誘電体材料の再生を含む請求項１７に記載のプロセス。
　　【請求項２１】
　前記第１及び第２のゲート電極層が合わさると，通常のゲート電極層の厚さになる請求項１に記載のプロセス。」
　
（２）補正内容の整理
　本件補正の内容を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「（ｂ）前記第１の誘電体層に第１の種類のドーパントが含まれるように，イオン注入により該第１の種類のドーパントで前記第１のゲート電極層をドーピングして」を，補正後の請求項１の「（ｂ）ドーパントで前記第１のゲート電極層をドーピングして」と補正すること。
〈補正事項２〉
　補正前の請求項１の「（ｄ）イオン注入により前記第１の種類のドーパントで前記第２のゲート電極層をドーピングする」を，補正後の請求項１の「（ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする」と補正すること。
〈補正事項３〉
　補正前の請求項１１の「（ｄ）前記第１の誘電体層に第１の種類のドーパントが含まれるように，イオン注入により該第１の種類のドーパントで前記第１のゲート電極層をドーピングして」を，補正後の請求項１１の「（ｄ）イオン注入により前記ドーパントで前記第１のゲート電極層をドーピングして」と補正すること。
〈補正事項４〉
　補正前の請求項１１の「（ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成して，前記第１の誘電体層の露出部分を生じさせる」を，補正後の請求項１１の「（ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成する」と補正すること。
〈補正事項５〉
　補正前の請求項１１の「（ｈ）イオン注入により前記第１の種類のドーパントで前記ゲートスタックの露出部分と前記第１の誘電体層の露出部分とをドーピングして」を，補正後の請求項１１の「（ｈ）イオン注入により前記ドーパントで前記ゲート電極層の露出部分と前記第１の誘電体層の露出部分とをドーピングして」と補正すること。
〈補正事項６〉
　補正前の請求項１７及び１８を削除するとともに，補正前の請求項１９〜２３を補正後の請求項１７〜２１に繰上げ，さらに，引用する請求項について，補正前の請求項２０〜２２の「請求項１９」を，補正後の請求項１８〜２０の「請求項１７」と補正すること。
〈補正事項７〉
　補正前の請求項２４〜２８を削除すること。
　
（３）補正事項についての検討
（３−１）新規事項の追加及び補正の目的の適否について
　
ア　補正事項１及び３は，補正前の「前記第１の誘電体層に第１の種類のドーパントが含まれるように，イオン注入により該第１の種類の」との文言を削除するものであるところ，当該文言に対応する事項が，本願の願書に最初に添付した明細書又は図面（以下「当初明細書」という。）に記載されておらず，当初明細書の段落【００２２】〜【００２７】を参照すれば，当該文言に対応する事項が誤記であることは明らかであるから，補正事項１及び３は特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項を言う。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当するといえる。また，当該文言の削除は，当初明細書の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
イ　補正事項２及び５は，補正事項１及び３により，補正前の「第１の種類のドーパント」が補正後の「ドーパント」とされたことと整合をとるために，補正前の「前記第１の種類のドーパント」を「前記ドーパント」と補正するものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また，当該補正は，当初明細書の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
ウ　補正事項４は，補正前の請求項１１における「前記第１の誘電体層の露出部分を生じさせる」との文言を削除するとともに文のつながりを整えるものであるところ，当該文言は自明な事項が誤って記載されていたものといえるから，特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。また，当該補正は，当初明細書の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
エ　補正事項６は請求項の削除とそれに伴う項番の整合を図るものであり，補正事項７は請求項を削除するものであるから，これらの補正事項は，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また，当該補正は，当初明細書の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−２）まとめ
　上記（３−１）において検討したとおり，本件補正は，当初明細書に記載した事項の範囲内においてなされ，特許法第１７条の２第３項に規定された要件を満たすものであり，また，特許法第１７条の２第４項第１号，第３号及び第４号に掲げる事項を目的とするものであるから，適法になされたものである。
　
３．本願発明
　平成２２年３月２日付けの手続補正は適法になされたものであるから，本願の請求項１ないし６に係る発明は，平成２２年３月２日付けの手続補正書により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし２１に記載された事項により特定されるものであり，その請求項１に係る発明（以下「本願発明」という。）は，その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「　【請求項１】
　基板を有し，ウェル及び対向するトレンチ隔離部分が形成され，この上に第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法であって，
　（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と，
　（ｂ）ドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と，
　（ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする工程と，
　（ｅ）この構造体を熱処理して，ドーパント材料を活性化する工程と，
を含む方法。」
　
４．刊行物に記載された発明
（１）米国特許第６０６９０６１号明細書
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に外国において頒布された刊行物である米国特許第６０６９０６１号明細書（以下「引用例」という。）には，ＦＩＧ．４Ａ〜ＦＩＧ．４Ｅとともに以下の記載がある。（下線の付加及び日本語訳は当審による。）
　
ア　「1. Field of the Invention
The present invention relates to a method for forming a semiconductor device. More particularly, the present invention relates to a method for forming a polysilicon gate.」（１欄５〜８行）
（日本語訳：１．発明の分野
　
本発明は，半導体デバイスを形成する方法に関する。特に，本発明は，ポリシリコンゲートを形成する方法に関するものである
　
イ　「FIGS. 4A through 4E are schematic, cross-sectional views showing the progression of the manufacturing steps for a polysilicon gate and a self-aligned silicide in accordance with the second preferred embodiment of the present invention.」（４欄２８〜３２行）
（日本語訳：ＦＩＧ４Ａから４Ｅは，本発明の第２の好ましい実施の形態に係る，ポリシリコンゲートとセルフアラインシリサイドの製造工程の進行を示す概略の断面図である。）
　
ウ　「Referring to FIG. 4A, a substrate 400 is provided, and a gate oxide layer 402 is formed, for example, by thermal oxidation on the substrate 400. The thickness of the gate oxide layer 402 is about 30-60 Å. A first polysilicon layer 404 is formed, for example, by chemical vapor deposition (CVD) on the gate oxide layer 402. The thickness of the first polysilicon layer 404 is about 800-1200 Å. The first polysilicon layer 404 is preferably doped with ions such as phosphorus or boron to increase the conductivity.」（４欄３３〜４１行）
（日本語訳：ＦＩＧ４Ａを参照すると，
基板４００が用意され，ゲート酸化層４０２が，例えば熱酸化することにより，基板４００上に形成される
第１のポリシリコン層４０４は，例えば化学蒸着（ＣＶＤ）によって，ゲート酸化層４０２上に形成される
第１のポリシリコン層４０４は，導電性を高めるために，好ましくはリンやホウ素などのイオンでドープされる
　
エ　「Referring to FIG. 4B, a second polysilicon layer 408 is formed, for example, by chemical vapor deposition on the first polysilicon layer 404. The thickness of the second polysilicon layer 408 is about 500-900 Å. The second polysilicon layer 408 is preferably doped with ions such as phosphorus or boron to increase the conductivity. The first polysilicon layer 404 and the second polysilicon layer 408 are formed separately. A grains boundary 406, which is the interface of the first polysilicon layer 404 and the second polysilicon layer 408, is formed because the lattice arrangement of the first polysilicon layer 404 is different to the second polysilicon layer 408.」（４欄４２〜５４行）
（日本語訳：ＦＩＧ４Ｂを参照すると，
第２のポリシリコン層４０８は，例えば化学蒸着することによって，第１のポリシリコン層４０４上に形成される
第２のポリシリコン層４０８は，導電性を高めるために，好ましくはリンやホウ素などのイオンでドープされる
第１のポリシリコン層４０４と第２のポリシリコン層４０８は，別個に形成される
　
オ　「The step of forming the first polysilicon layer 404 and the second polysilicon layer 408 includes the following steps. After the step of forming the first polysilicon layer 404, the reaction gas is turned off and the reaction condition mentioned above in the chamber is maintained. Then, after a short waiting period (about 10-60 seconds), the reaction gas is turned on to form the second polysilicon layer 408. As a result, the second polysilicon layer 408 serves as a new layer with similar grain size, but different grain boundaries due to the interface 406 between the first polysilicon layer 404 and the second polysilicon layer 408. The grains of two polysilicon layers 404 and 408 therefore are not aligned at the interface 406. This can effectively avoid a penetration of implanted ions later. In order to obtain a new layer of polysilicon, in accordance with the invention, the deposition process need only be interrupted for a period.」（４欄５５行〜５欄３行）
（日本語訳：第１のポリシリコン層４０４と第２のポリシリコン層４０８を形成する工程は，次の手順を含む。第１のポリシリコン層４０４を形成する工程後，反応ガスがオフにされ，チャンバー内に上記の反応条件が維持される。その後，短い待機期間（約１０〜６０秒）後に，反応ガスが第２のポリシリコン層４０８を形成するためにオンにされる。その結果，第２のポリシリコン層４０８は，同様の粒径ではあるが第１のポリシリコン層４０４と第２のポリシリコン層４０８との間のインタフェース４０６に起因する異なる結晶粒界を持つ新しい層となる。２つのポリシリコン層４０４と４０８の粒は，それゆえ，インタフェース４０６で整列されていない。これは，後で注入されるイオンの浸透を効果的に防ぐことを可能とする。ポリシリコンの新たな層を得るために，本発明によれば，成膜プロセスには一定期間中断されることだけが必要である。）
　
カ　「Referring to FIG. 4C, the first polysilicon layer 404 and the second polysilicon layer 408 are defined, for example, by photolithography and etching to form a gate 410 which comprises a first polysilicon layer 404a and a second polysilicon layer 408a. A spacer 411 is formed on the gate 410 sidewalls, source/drain regions 412 is formed in the substrate 400, and then a transistor according to the invention is complete. The technique of forming the transistor is not directly related to the invention and is well known to these skilled in the art, so that detailed description is omitted herein. In the following, a self-aligned silicide process is performed with the gate 410 formed in accordance with this preferred embodiment of the present invention.」（５欄４〜１６行）
（日本語訳：ＦＩＧ４Ｃを参照すると，
第１のポリシリコン層４０４と第２のポリシリコン層４０８は，第１のポリシリコン層４０４ａと第２のポリシリコン層４０８ａからなるゲート４１０を形成するために，例えばフォトリソグラフィとエッチングによって画定される。スペーサ４１１がゲート４１０の側壁上に形成され，ソース／ドレイン領域４１２が基板４００内に形成され，本発明に係るトランジスタが完成する
　
キ　「Referring to FIG. 4D, an ion bombardment step with heavy ions 413 such as arsenic ions is performed on the polysilicon gate 410 surface, wherein the dosage of the arsenic ions is about 1E14-1E15 ions/cm2 and the energy of the arsenic ions is about 20-40 KeV. The ion bombardment step damages the gate 410 surface to form an amorphous silicon layer. The grain size of the amorphous silicon layer are smaller than those of the gate 410. at its surface, the number of nucleation sites is increased. The grains boundary 406 is used as a barrier layer; the probability of the arsenic ions 413 passing through the second polysilicon layer 408a into the first polysilicon layer 404a is reduced. The grains boundary 406 can prevent the arsenic ions 413 from passing through the second polysilicon layer 408a and the first polysilicon layer 404a into the substrate 400 while performing the pre-amorphization implant process. Therefore, subthreshold current is not increased and the subthreshold kink side-effect is avoided.」（５欄１７〜３４行）
（日本語訳：ＦＩＧ４Ｄを参照すると，ヒ素イオンなどの重イオン４１３によるイオン衝撃工程がポリシリコンゲート４１０の表面上で実行され，ここで，ヒ素イオンのドーズ量は１Ｅ１４〜１Ｅ１５ｉｏｎｓ／ｃｍ２程度であり，ヒ素イオンのエネルギーは２０〜４０ＫｅＶである。イオン衝撃工程は，アモルファスシリコン層を形成するために，ゲート４１０の表面にダメージを与える。アモルファスシリコン層の粒径は，ゲート４１０のものよりも小さくなる。その表面においては，核生成サイトの数が増加する。結晶粒の境界４０６がバリア層として使用される。ヒ素イオン４１３が第２のポリシリコン層４０８ａを通過して第１のポリシリコン層４０４ａ入る確率を低減される。粒界４０６は，プレアモルファス化注入プロセスを実行中に，ヒ素イオン４１３が第２のポリシリコン層４０８ａと第１のポリシリコン層４０４ａを通過して基板４００に入ることを防ぐことができる。したがって，サブスレッショルド電流が増加せず，サブスレッショルドキンク副作用が回避される。）
　
ク　「Referring to FIG. 4E, conformal a metallic layer (not shown) is deposited over the substrate 400 by, for example, sputtering. A portion of the metallic layer reacts with the silicon of the gate 410 and the source/drain region 412 to form a silicide layer 414 by rapid thermal processing (RTP), for example. Then, the unreacted metallic layer is removed, for example, by wet etching.」（５欄３５〜４１行）
（日本語訳：ＦＩＧ４Ｅを参照すると，コンフォーマル金属層（図示せず）が，例えばスパッタ法により，基板４００上に堆積される。シリサイド層４１４を形成するため，例えば急速熱処理（ＲＴＰ）によって，金属層の一部が，ゲート４１０とソース／ドレイン領域４１２のシリコンと反応する。その後，未反応の金属層は，例えばウェットエッチングにより，削除される。）
　
　ここで，上記ア及びカより，引用例には，半導体デバイスにおいて，第１のポリシリコン層４０４ａと第２のポリシリコン層４０８ａからなるゲート４１０を形成する方法が示されているといえる。
　上記ウには，第１のポリシリコン層４０４をリンやホウ素などのイオンでドープすることが記載され，上記エには，第２のポリシリコン層４０８をリンやホウ素などのイオンでドープすることが記載されているところ，これらのイオンの選択を限定する旨の記載はないから，第１のポリシリコン層４０４及び第２のポリシリコン層４０８をともにホウ素のイオンでドープすることが示されているといえる。
　
　以上を総合すると，引用例には以下の発明が記載されているものと認められる。（以下「引用発明」という。）
「基板４００上に，ゲート酸化層４０２が熱酸化によって形成され，
　ゲート酸化層４０２上に，第１のポリシリコン層４０４が化学蒸着（ＣＶＤ）によって形成され，
　第１のポリシリコン層４０４が，導電性を高めるために，ホウ素のイオンでドープされ，
　第１のポリシリコン層４０４上に，第２のポリシリコン層４０８が化学蒸着によって形成され，
　第２のポリシリコン層４０８が，導電性を高めるために，ホウ素のイオンでドープされ，
　第１のポリシリコン層４０４と第２のポリシリコン層４０８が，フォトリソグラフィとエッチングによって画定されて，第１のポリシリコン層４０４ａと第２のポリシリコン層４０８ａからなるゲート４１０が形成される，
　半導体デバイスにおけるゲート４１０の形成方法。」
　
５．当審の判断
（１）対比
　本願発明と引用発明とを対比する。
　
ア　引用発明の「基板４００」及び「ゲート酸化層４０２」は，それぞれ本願発明の「基板」及び「第１の誘電体層」に相当する。
イ　引用発明の「半導体デバイスにおけるゲート４１０の形成方法」では，基板４００上に，ゲート酸化層４０２を介して，第１のポリシリコン層４０４ａと第２のポリシリコン層４０８ａからなるゲート４１０が形成されるから，金属酸化物半導体デバイスのゲート電極を形成する方法であることは明らかである。よって，引用発明の「半導体デバイスにおけるゲート４１０の形成方法」であって「基板４００上に，ゲート酸化層４０２が熱酸化によって形成され」ることと，本願発明の「基板を有し，ウェル及び対向するトレンチ隔離部分が形成され，この上に第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法」とは，「基板を有し，第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法」である点で共通する。
ウ　引用発明において「ゲート酸化層４０２上に，第１のポリシリコン層４０４が化学蒸着（ＣＶＤ）によって形成され」ることは，本願発明の「（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程」に相当する。
エ　引用発明において「第１のポリシリコン層４０４が，導電性を高めるために，ホウ素のイオンでドープされ」ることは，本願発明における「（ｂ）ドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程」に相当する。
オ　引用発明において「第１のポリシリコン層４０４上に，第２のポリシリコン層４０８が化学蒸着によって形成され」ることは，本願発明における「（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程」に相当する。
カ　引用発明における「第２のポリシリコン層４０８」は，「第１のポリシリコン層４０４」と同じく，「ホウ素のイオンでドープされ」る。それゆえ，引用発明における「第２のポリシリコン層４０８が，導電性を高めるために，ホウ素のイオンでドープされ」ることと，本願発明における「（ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする工程」とは，「（ｄ）前記ドーパントで前記第２のゲート電極層をドーピングする工程」である点で共通する。
　
　よって，引用発明と本願発明とは，
「　基板を有し，第１の誘電体層が形成された金属酸化物半導体デバイスの，ゲート電極を形成する方法であって，
　（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と，
　（ｂ）ドーパントで前記第１のゲート電極層をドーピングして，ドーピングされた第１のゲート電極層を形成する工程と，
　（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と，
　（ｄ）前記ドーパントで前記第２のゲート電極層をドーピングする工程と，
　を含む方法。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
《相違点１》
本願発明においては「ウェル及び対向するトレンチ隔離部分が形成され，この上に第１の誘電体層が形成され」るが，引用発明はそのような構成を備えない点。
《相違点２》
　本願発明においては，「前記ドーパントで前記第２のゲート電極層をドーピングする」ことを「イオン注入により」行うが，引用発明においては当該「ドーピング」の方法は特定されていない点。
《相違点３》
　本願発明は，「この構造体を熱処理して，ドーパント材料を活性化する工程」を備えるが，引用発明はそのような工程を備えない点。
　
（２）相違点の検討
《相違点１について》
　金属酸化物半導体デバイスにおいて，ウェル及び対向するトレンチ分離領域（すなわちトレンチ隔離部分）を形成し，当該ウェルにＭＯＳトランジスタを形成することは，以下の周知例１にも示されているように，従来より周知の技術である。
　
・周知例１：　特開平１０−５０８６３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１０−５０８６３号公報には，図１及び図２とともに次の記載がある。
　
・「【０００１】
【発明の属する技術分野】本発明は，併合空乏領域を伴う分離されたウェルを有するＦＥＴを備えたＣＭＯＳ構造及びその製造方法に関する。
【０００２】
【従来の技術】
相補型金属酸化膜半導体（ＣＭＯＳ）技術では，従来から論理素子を形成するのにＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方を利用している
【０００３】
　・・・　（略）　・・・
【０００５】従って，本発明以前には，バルク（単結晶）シリコンの高い品質を維持しながら，Ｐ型ウェルを分離しキャパシタンスを減少させることにより，ＣＭＯＳ及びＳＯＩそれぞれの従来技術による欠点を回避しながらそれらの利点を有効に兼ね備えた，ＣＭＯＳ構造とその製造方法の必要性は依然として満たされていない。
【０００６】
【発明が解決しようとする課題】本発明の目的は，バイポーラ効果と，バルク単結晶技術における低い接合キャパシタンスとを兼ね備えた半導体デバイスを提供することである。」
　
・「【００１５】
【発明の実施の形態】ここで図面を参照すると，本発明の半導体構造の代表的な部分が複数の製造段階における拡大断面図として示されている。説明のために，浅いトレンチ分離領域を有するＣＭＯＳ集積回路の形成を使用する。図をわかりやすくするために，種々の層の厚さを示してあるので，図面は必ずしも一定の縮尺ではなく，制限的な意味で解釈するべきではない。
【００１６】
　・・・　（略）　・・・
【００１７】高解像度フォトレジストをパッド・フィルム上に形成し，フィールド分離を与えるために使われる浅いトレンチ１２を形成するためのエッチ・マスクを画定するためにそれをパターン化する。マスク・パターンを，乾式プラズマ・エッチングなどによりパッド・フィルムに転写する。フォトレジストの剥離後，エッチ・マスクとしてパターン化されたパッド・フィルムを使用した異方性反応性イオン・エッチング（ＲＩＥ）（または異方性湿式化学エッチング）により，約５５００Åの浅いトレンチ１２をＰ型エピタキシャル層１１中にエッチングする。浅いトレンチ１２を，好ましくは化学的気相付着（ＣＶＤ）により，エピタキシャル層１１の表面よりも高くなるようにトレンチ１２を過剰充填する厚さまで酸化物またはポリシリコン３２を共形付着することによって充填する。付着された酸化物またはポリシリコン３２の表面部分を，好ましくはＲＩＥエッチバックと化学機械的平坦化（ＣＭＰ）との組合せによって平坦化する。その後，熱リン酸と緩衝ＨＦなどによりパッド・フィルムを剥離して，図１に示す中間デバイス構造を形成する。
【００１８】
ここでは浅いトレンチ分離領域（ＳＴＩ）を示した
露出基板表面が，本発明のアレイが組み込まれるＣＭＯＳプロセスのＮ型及びＰ型チャンネル・デバイス用の能動デバイス領域になる
【００１９】次に，図２に示すように，Ｎ型ウェルが必要とされる所以外の基板の全体を覆うＮ型ウェルマスクの使用により，埋め込みＮ型層１３を形成し，約５００〜１５００ＫｅＶのエネルギーで，約１×１０13〜１０×１０13原子／ｃｍ2のドーズ量のリンを注入することにより，Ｐ型エピタキシャル層１１へのイオン注入を実施し，その結果，ピーク・ドーパント濃度が約５×１０17〜５×１０18原子／ｃｍ3となるようにする。任意選択でＮ型のドーパントとしてヒ素あるいはアンチモンを使用することができる。別のＰ型ウェルマスクを使用し，好ましくはホウ素から成るＰ型ドーパントを約１００〜４００ＫｅＶのエネルギーで，約１×１０13〜１０×１０13原子／ｃｍ2のドーズ量で注入することにより，Ｐ型ウェル１４を形成する。その結果，ピーク・ドーパント濃度は約１×１０17〜５×１０17原子／ｃｍ2となる。フォトレジスト，二酸化シリコン，及び窒化シリコンからなるイオン注入マスクなど，イオン注入用のマスク機能をもたらすために使用される従来のマスク材及びその厚さが，このデバイス加工に使用できる。また，後でわかるように，埋め込みＮ型ウェル１３及びＰ型ウェル１４を形成する順序を前記と逆にすることもできる。
図２に示すように，Ｐ型ウェル１４は，Ｐ型ウェル１４の側面と境界をなしている浅い分離トレンチ１２と，Ｐ型ウェル１４の下面と境界を接している下側の埋め込みＮ型ウェル１３とにより，物理的にも電気的にも分離される
　
　したがって，引用発明において，ウェル及び対向するトレンチ分離領域を形成して，相違点１に係る「ウェル及び対向するトレンチ隔離部分」を形成するとともに，「この上に第１の誘電体層が形成され」るようにすることは，当業者が適宜になし得た範囲内の事項である。
　よって，相違点１は当業者が容易になし得たことである。
　
《相違点２について》
　ゲート電極を構成するシリコン層に対して，ドーパントをイオン注入してドーピングすることは，以下の周知例２及び３にも示されているように，従来より周知の技術である。
　
・周知例２：　特開２０００−２７７６２６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−２７７６２６号公報には，図２〜６とともに次の記載がある。
　
・「【００２２】次に，この発明の半導体装置の製造方法の具体的な工程を図２〜８を参照して説明する。
【００２３】図２（１）において，シリコン基板１０上にフィールド酸化膜１１を形成し，次に，シリコン基板１０上のｎＭＯＳ領域にＰウエル１２を形成し，ｐＭＯＳ領域にＮウエル１３を形成する。さらに，その上に例えば５ｎｍのゲート酸化膜１４を形成する。
【００２４】
図２（２）において，アモルファスシリコン膜１５を５０〜１００ｎｍの膜厚で成膜する
【００２５】図２（３）において，ｐＭＯＳ領域にレジスト１６を形成し，
ｎＭＯＳ領域のみにＡｓを加速エネルギー１０〜５０ｋｅＶ，ドース量１〜５×１０
15
ｃｍ
-2
の条件でイオン注入する
【００２６】
Ｐならば加速エネルギー５〜２５ｋｅＶ，ドース量１〜５×１０
15
ｃｍ
-2
の条件でイオン注入する
【００２７】図３（４）において，レジスト１６を除去し，ｎＭＯＳ領域にレジスト１７を形成し，
ｐＭＯＳ領域のみにＢＦ
2
 を加速エネルギー１０〜５０ｋｅＶ，ドース量１〜５×１０
15
ｃｍ
-2
の条件でイオン注入する
【００２８】
Ｂならば加速エネルギー２〜１０ｋｅＶ，ドース量１〜５×１０
15
ｃｍ
-2
の条件でイオン注入する
【００２９】図３（５）において，レジスト１７を除去し，例えば９００℃，１０分の熱処理を行う。この
熱処理により，アモルファスシリコン膜１５は，Ｎ
+
 型ポリシリコン膜１８およびＰ
+
 型ポリシリコン膜１９に変わる
【００３０】図３（６）において，
Ｎ
+
 型ポリシリコン膜１８およびＰ
+
 型ポリシリコン膜１９上に，ポリシリコンまたはアモルフアスシリコン膜２０を１００〜１５０ｎｍの膜厚で成膜する
【００３１】図４（７）において，ポリシリコンまたはアモルフアスシリコン膜２０上をレジスト２１を形成し，パターニングしてレジスト２１をゲート電極形状に残す。
【００３２】図４（８）において，レジスト２１をマスクにして，ポリシリコンまたはアモルフアスシリコン膜２０と，Ｎ+ ポリシリコン膜１８およびＰ+ ポリシリコン膜１９とをエッチングしてゲート電極を形成する。
【００３３】図４（９）において，ｐＭＯＳ領域にレジスト２２を形成し，ｎＭＯＳ領域にＡｓを例えば加速エネルギー３０ｋｅＶ，ドース量１×１０14ｃｍ-2の条件でＬＤＤイオン注入する。
【００３４】図５（１０）において，レジスト２２を除去し，ｎＭＯＳ領域にレジスト２３を形成し，ｐＭＯＳ領域にＢＦ2 を例えば加速エネルギー２０ｋｅＶ，ドース量１×１０14ｃｍ-2の条件でＬＤＤイオン注入する。
【００３５】図５（１１）において，レジスト２３を除去し，次に，酸化膜を１００ｎｍ形成して，エツチバックすることでサイドウォール２４を形成する。
【００３６】図５（１２）において，ｐＭＯＳ領域にレジスト２５を形成し，
ｎＭＯＳ領域にＡｓを例えば加速エネルギー５０ｋｅＶ，ドース量２×１０
15
ｃｍ
-2
の条件でＳ／Ｄイオン注入する。この際，ｎＭＯＳ領域のゲート電極はＮ
+
 化される
【００３７】図６（１３）において，レジスト２５を除去し，ｎＭＯＳ領域にレジスト２６を形成し，
ｐＭＯＳ領域にＢＦ
2
 を例えば加速エネルギー３０ｋｅＶ，ドース量３×１０
15
ｃｍ
-2
の条件でＳ／Ｄイオン注入する。この際，ｐＭＯＳ領域のゲート電極はＰ
+
 化される
　
・周知例３：　特開平４−１０６２０号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平４−１０６２０号公報には，第１図Ａ〜第１図Ｄとともに次の記載がある。
　
・「第１図Ａ〜第１図Ｄは本発明の第１実施例によるＭＯＳＬＳＩの製造方法を示す。
　この第１実施例においては，第１図Ａに示すように，まず例えばｐ型Ｓｉ基板１の表面に熱酸化法によりフィールドＳｉＯ２膜２を形成して素子間分離を行った後，このフィールドＳｉＯ２膜２で囲まれた活性領域の表面に熱酸化法によりゲートＳｉＯ２膜３を形成する。次に，ベリッドコンタクト部に対応する部分が開口した所定形状のレジストパターン４をリソグラフィーにより形成した後，このレジストパターン４をマスクとしてゲートＳｉＯ２膜３及びフィールドＳｉＯ２膜２をエッチングする。これによって，ベリッドコンタクト用のコンタクトホールＢＣが形成される。
　次に，レジストパターン４を除去した後，第１図Ｂに示すように，ＣＶＤ法により全面に例えば多結晶Ｓｉ膜５を形成した後，
この多結晶Ｓｉ膜５に例えばリン（Ｐ）のような不純物
イオン注入法などによりドープして低抵抗化する
　次に，このレジストパターン７をマスクとしてＳｉＯ２膜６をエッチングして，第１図Ｃに示すように，このＳｉＯ２膜６をベリッドコンタクト用のコンタクトホールＢＣの部分及びその近傍の部分にゲートＳｉＯ２膜５と重なるように残す。次に，ＣＶＤ法により全面に例えば多結晶Ｓｉ膜８を形成し，
この多結晶Ｓｉ膜８に例えばＰのような不純物を
イオン注入法などによりドープして低抵抗化し
　なお，このＷＳｉＸ膜９の代わりに，他の高融点金属シリサイド膜を用いることも可能である。この後，ＷＳｉＸ膜９上にゲート電極形成用のレジストパターン１０を形成する。
　次に，このレジストパターン１０をマスクとしてＷＳｉＸ膜８及び多結晶Ｓｉ膜８，５をＲＩＥ法により順次エツチングした後，レジストパターン１０を除去する。これによって，第１図Ｄに示すように，ＷＳｉＸ膜８及び多結晶Ｓｉ膜８，５から成るポリサイド構造のゲート電極Ｇ１，Ｇ２が形成される。」（３ページ左上欄１行〜同ページ左下欄５行）
　
　したがって，引用発明において，「第２のポリシリコン層４０８」について「導電性を高めるために，ホウ素のイオンでドープ」するに際して，イオン注入法を用いて，相違点２に係る「前記ドーパントで前記第２のゲート電極層をドーピングする」ことを「イオン注入により」行うようにすることは，当業者が適宜になし得た範囲内の事項である。
　よって，相違点２は当業者が容易になし得たことである。
　
《相違点３について》
　一般に，イオン注入法によってシリコンにドーピングするに際しては，イオン注入によってドーパントを注入した後に熱処理を行って，前記ドーパントを活性化することは，以下の周知例４にも示されているように，当業者における技術常識である。
　
・周知例４：　特開平１−２２５１１７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１−２２５１１７号公報には，第２図とともに次の記載がある。
　
・「本発明の一実施例としてボランもしくはその誘導体等の原料として例えば
ペンタボランＢ
５
Ｈ
９
を用い，そのＢ
５
Ｈ
９
＋
イオンを約１０ＫＶで加速し，単結晶シリコン（Ｓｉ）中に注入
約６００℃付近でまず注入損傷を回復させるための熱処理を行ない，次に７００〜９００℃程度の電気的活性化の熱処理を行なう
　
　したがって，上記《相違点２について》において述べたとおり，引用発明において，イオン注入によるドーピングを行うことは当業者が適宜になし得たことであるところ，これに伴い，熱処理を行って，相違点３に係る「この構造体を熱処理して，ドーパント材料を活性化する工程」を備えることは，当業者が当然になし得たことといえる。
　よって，相違点３は，相違点２とともに，当業者が容易になし得たことである。
　
（３）まとめ
　よって，本願発明は，周知技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから，本願は，請求項２〜２１について検討するまでもなく拒絶されるべきものである。
　よって，結論のとおり審決する。