【手続補正書】
【提出日】平成18年6月26日(2006.6.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】予め決められたサイズを有するデータ・フレームの複数の部分をインターリーブする装置であって、
前記データ・フレームを受信して記憶する手段と、
前記データ・フレームを、前記複数の部分に分離する手段と、
ｉ(ｎ)＝αｎmod(Ｐ)に従って、前記複数の部分を並び替える手段であって、Ｐは、前記データ・フレームの前記予め決められたサイズより大きい素数であり、ｎは、１からＰ−１までの範囲にある整数であり、αは、Ｐの原始根であり、該Ｐ、ｎ、およびαにより、ｉ(ｎ)は、１と前記予め決められたサイズとの間にある一意の数とされる、手段と、
を備える、装置。
【請求項２】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項１に記載の装置。
【請求項３】前記並び替える手段は、ＡＳＩＣ（特定用途向けＩＣ）を使用して達成される、
請求項１に記載の装置。
【請求項４】前記並び替える手段は、マイクロプロセッサを使用して達成される、
請求項１に記載の装置。
【請求項５】前記並び替える手段は、ソフトウェアを使用して達成される、
請求項１に記載の装置。
【請求項６】さらに、
前記並び替える手段により並び替えられたシーケンスに従って、前記複数の部分をデインターリーブする手段を備える、
請求項１に記載の装置。
【請求項７】さらに、
前記データ・フレームを受信して記憶する手段は、予め決められた行サイズを有する複数の行および予め決められた列サイズを有する複数の列によりインデックス付けされた前記データ・フレームを受信して記憶するよう構成されたメモリを含み、該予め決められた行サイズと該予め決められた列サイズの積は、該データ・フレームの前記予め決められたサイズに等しく、
前記分離する手段は、前記メモリに接続されたプロセッサを含んでおり、
該プロセッサは、前記データ・フレームを前記複数の部分に分離し、ｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分が並び替えられたシーケンスを生成するよう構成されており、Ｐ１は、前記予め決められた行サイズより大きい素数であり、ｎ１は、１からＰ１−１までの範囲にある整数であり、α１は、Ｐ１の原始根であり、該Ｐ１、ｎ１およびα１により、ｉ１(ｎ１)は、１と前記予め決められた行サイズとの間にある一意の数とされ、
さらに、該プロセッサは、ｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分が並び替えられたシーケンスを生成するよう構成されており、Ｐ２は、前記予め決められた列サイズより大きい素数であり、ｎ２は、１からＰ２−１までの範囲にある整数であり、α２は、Ｐ２の原始根であり、該Ｐ２、ｎ２およびα２により、ｉ２(ｎ２)は、１と前記予め決められた列サイズとの間にある一意の数とされ、
該プロセッサによる、前記複数の部分が並び替えられたシーケンスの生成により、前記データ・フレームの該複数の部分がインターリーブされる、
請求項１に記載の装置。
【請求項８】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項７に記載の装置。
【請求項９】前記プロセッサは、ＡＳＩＣ（特定用途向けＩＣ）である、
請求項７に記載の装置。
【請求項１０】さらに、前記並び替えられたシーケンスｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分をデインターリーブするデインターリーバを備える、
請求項７に記載の装置。
【請求項１１】さらに、前記並び替えられたシーケンスｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分をデインターリーブするデインターリーバを備える、
請求項７に記載の装置。
【請求項１２】前記データ・フレームを受信して記憶する手段は、該データ・フレームを受信して記憶するよう構成されたメモリを含み、
前記分離する手段は、前記メモリに接続されたプロセッサを含んでおり、該プロセッサは、前記データ・フレームを前記複数の部分に分離し、ｉ(ｎ)＝αｎmod(Ｐ)に従って、該複数の部分が並び替えられたシーケンスを生成し、
Ｐは、前記データ・フレームの前記予め決められたサイズより大きい素数であり、ｎは、１からＰ−１までの範囲にある整数であり、αは、Ｐの原始根であり、該Ｐ、ｎおよびαにより、ｉ(ｎ)は、１と前記予め決められたサイズとの間にある一意の数とされ、
該プロセッサによる該複数の部分が並び替えられたシーケンスの生成により、該データ・フレームの該複数の部分がインターリーブされる、
請求項１に記載の装置。
【請求項１３】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項１２に記載の装置。
【請求項１４】前記プロセッサは、ＡＳＩＣ（特定用途向けＩＣ）である、
請求項１２に記載の装置。
【請求項１５】さらに、
前記並び替えられたシーケンスに従って、前記複数の部分をデインターリーブするデインターリーバを備える、
請求項１２に記載の装置。
【請求項１６】さらに、
予め決められた行サイズを有する複数の行および予め決められた列サイズを有する複数の列により前記データ・フレームをインデックス付けする手段であって、該予め決められた行サイズと該予め決められた列サイズの積は、該データ・フレームの前記予め決められたサイズに等しい、手段と、
ｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分を並び替える手段であって、Ｐ１は、前記予め決められた行サイズより大きい素数であり、ｎ１は、１からＰ１−１までの範囲にある整数であり、α１は、Ｐ１の原始根であり、該Ｐ１、ｎ１およびα１により、ｉ１(ｎ１)は、１と前記予め決められた行サイズとの間にある一意の数とされる、第１の並び替える手段と、
ｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分を並び替える手段であって、Ｐ２は、前記予め決められた列サイズより大きい素数であり、ｎ２は、１からＰ２−１までの範囲にある整数であり、α２は、Ｐ２の原始根であり、該Ｐ２、ｎ２およびα２により、ｉ２(ｎ２)は、１と前記予め決められた列サイズとの間にある一意の数とされる、第２の並び替える手段と、
を備える、請求項１に記載の装置。
【請求項１７】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項１６に記載の装置。
【請求項１８】前記第１および第２の並び替える手段は、ＡＳＩＣ（特定用途向けＩＣ）を使用して達成される、
請求項１６に記載の装置。
【請求項１９】前記第１および第２の並び替える手段は、マイクロプロセッサを使用して達成される、
請求項１６に記載の装置。
【請求項２０】前記第１および第２の並び替える手段は、ソフトウェアを使用して達成される、
請求項１６に記載の装置。
【請求項２１】さらに、
前記第１の並び替える手段により並び替えられたシーケンスｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分をデインターリーブするデインターリーバ手段を備える、
請求項１６に記載の装置。
【請求項２２】さらに、前記第２の並び替える手段により並び替えられたシーケンスｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分をデインターリーブするデインターリーバ手段を備える、
請求項１６に記載の装置。
【請求項２３】予め決められたサイズを有するデータ・フレームの複数の部分をインターリーブする方法であって、
前記データ・フレームを受信して記憶するステップと、
前記データ・フレームを前記複数の部分に分離するステップと、
ｉ（ｎ）＝αｎｍｏｄ（Ｐ）に従って、前記複数の部分を並び替えるステップであって、Ｐは、前記データ・フレームの予め決められたサイズより大きい素数であり、ｎは、１からＰ−１までの範囲にある整数であり、αは、Ｐの原始根であり、該Ｐ、ｎおよびαにより、ｉ（ｎ）は、１と前記データ・フレームの前記予め決められたサイズとの間にある一意の数とされる、ステップと、
を含む、方法。
【請求項２４】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項２３に記載の方法。
【請求項２５】前記並び替えるステップは、ＡＳＩＣ（特定用途向けＩＣ）を使用して達成される、
請求項２３に記載の方法。
【請求項２６】前記並び替えるステップは、マイクロプロセッサを使用して達成される、
請求項２３に記載の方法。
【請求項２７】前記並び替えるステップは、ソフトウェアを使用して達成される、
請求項２３に記載の方法。
【請求項２８】さらに、
予め決められた行サイズを有する複数の行および予め決められた列サイズを有する複数の列により前記データ・フレームをインデックス付けするステップであって、該予め決められた行サイズと該予め決められた列サイズの積は、該データ・フレームの予め決められたサイズに等しい、ステップと、
ｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分を並び替えるステップであって、Ｐ１は、前記予め決められた行サイズより大きい素数であり、ｎ１は、１からＰ１−１までの範囲にある整数であり、α１は、Ｐ１の原始根であり、該Ｐ１、ｎ１、およびα１により、ｉ１(ｎ１)は、１と前記予め決められた行サイズとの間にある一意の数とされる、第１の並び替えステップと、
ｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分を並び替えるステップであって、Ｐ２は、前記予め決められた列サイズより大きい素数であり、ｎ２は、１からＰ２−１までの範囲にある整数であり、α２は、Ｐ２の原始根であり、該Ｐ２、ｎ２、およびα２により、ｉ２(ｎ２)は、１と前記予め決められた列サイズとの間にある一意の数とされる、第２の並び替えステップと、を含み、
前記第１および第２の並び替えステップにより、前記データ・フレームの前記複数の部分がインターリーブされる、方法。
【請求項２９】前記複数の部分は、予め決められたサイズを有し、該予め決められたサイズは、少なくとも１ビットである、
請求項２８に記載の方法。
【請求項３０】前記第１および第２の並び替えステップは、ＡＳＩＣ（特定用途向けＩＣ）を使用して達成される、
請求項２８に記載の方法。
【請求項３１】前記第１および第２の並び替えステップは、マイクロプロセッサを使用して達成される、
請求項２８に記載の方法。
【請求項３２】前記第１および第２の並び替えステップは、ソフトウェアを使用して達成される、
請求項２８に記載の方法。
【請求項３３】さらに、前記第１の並び替えステップにより並び替えられたシーケンスｉ１(ｎ１)＝α１＾(ｎ１)mod(Ｐ１)に従って、前記複数の行によりインデックス付けされた前記複数の部分をデインターリーブするステップを含む、
請求項２８に記載の方法。
【請求項３４】さらに、前記第２の並び替えステップにより並び替えられたシーケンスｉ２(ｎ２)＝α２＾(ｎ２)mod(Ｐ２)に従って、前記複数の列によりインデックス付けされた前記複数の部分をデインターリーブするステップを含む、
請求項２８に記載の方法。