【事件の表示】
　特願２００３−１９２１５１「半導体集積回路装置、および半導体集積回路装置の調整方法」拒絶査定不服審判事件〔平成１６年５月２０日出願公開、特開２００４−１４６７８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年７月４日（特許法第４１条に基づく優先権主張　平成１４年８月２８日）の特許出願であって、平成２０年６月１２日付けの拒絶理由通知に対して同年８月１８日に意見書及び補正書が提出され、さらに、平成２１年１月１３日付けの拒絶理由通知に対して同年３月１９日に意見書及び手続補正書が提出されたが、平成２２年３月１８日付けで拒絶査定がなされた。
　それに対して、同年６月２１日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１０月２０日付けで審尋がなされ、同年１２月２３日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年６月２１日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年６月２１日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜８を補正して、補正後の明細書の特許請求の範囲の請求項１〜８とするとともに、明細書の発明の詳細な説明の補正を行うものであり、補正前後の請求項１は各々次のとおりである。　
　
（補正前）
　「【請求項１】　アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
　前記アナログ信号を調整する際、
　入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部と、
　試験信号に応じて前記アナログ信号発生部に供給される調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部を備え、
　前記判定信号により前記アナログ信号が前記複数の基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。」
　
（補正後）
　「【請求項１】　アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
　前記アナログ信号を試験により調整する際、
　入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部と、
　試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて外部より供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部を備え、
　前記判定信号により前記アナログ信号が前記複数の基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、」を、「前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号が格納される所定信号記憶部とを備え、」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記アナログ信号を調整する際、　入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部と、　試験信号に応じて前記アナログ信号発生部に供給される調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部を備え、」を、「前記アナログ信号を試験により調整する際、　入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部と、　試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて外部より供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部を備え、」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項５の「格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、」を、「格納されたデジタル信号である所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、」と補正して、補正後の請求項５とすること。
　
（４）補正事項４
　補正前の請求項５の「前記アナログ信号を調整する際、　入力される電源電圧を分圧して複数の基準電圧を生成するステップと、　調整信号に対応する前記アナログ信号を生成する信号生成ステップと、」を、「前記アナログ信号を試験により調整する際、　入力される電源電圧を分圧して複数の基準電圧を生成するステップと、　前記所定信号に代えて外部より供給されるデジタル信号である調整信号に対応する前記アナログ信号を生成する信号生成ステップと、」と補正して、補正後の請求項５とすること。
　
（５）補正事項５
　補正前の発明の詳細な説明の００１４段落〜００１７段落を補正して、補正後の発明の詳細な説明の００１４段落〜００１７段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「所定信号記憶部」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）の００３３段落〜００３６段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「電圧生成部」及び「判定部」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、当初明細書の００３３段落〜００３６段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３
　補正事項３は、補正前の請求項５に係る発明の発明特定事項である「格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書の００３３段落〜００３６段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４
　補正事項４は、補正前の請求項５に係る発明の発明特定事項である「入力される電源電圧を分圧して複数の基準電圧を生成するステップ」及び「調整信号に対応する前記アナログ信号を生成する信号生成ステップ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４により補正された部分は、当初明細書の００３３段落〜００３６段落等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５
　補正事項５は、補正事項１〜４により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項１〜４と同様に特許法第１７条第３項に規定する要件を満たす。
　
（６）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】　アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
　前記アナログ信号を試験により調整する際、
　入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部と、
　試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて外部より供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部を備え、
　前記判定信号により前記アナログ信号が前記複数の基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−１５０７９９号公報（以下「引用例」という。）には、図１〜７と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部供給電圧よりも低い内部電源電圧で動作する半導体集積回路装置に関するものであり、特に、内部電源電圧の基準となる内部基準電圧の高精度化および安定化のための技術に属する。
　
ｂ．「【０００２】
【従来の技術】今日の半導体集積回路装置では、トランジスタのサイズは益々微細化され、またその個数は一層増大している。このため、装置の消費電流の増大を抑制するために低電圧化が必須になっており、外部供給電圧よりも低く設定した内部電源電圧で動作させることが通常行われている。またその内部電源電圧は、益々低くなる傾向にある。
【０００３】
一方、内部電源電圧の基準となる内部基準電圧は製造プロセスのばらつきに起因して変動するので、通常、この変動分を補正すべくトリミングを行って微調整することが行われている。したがって、今日の内部電源電圧の低電圧化において、内部回路を安定して動作させるためには、内部基準電圧のトリミングの高精度化と安定化が重要である
　
ｃ．「【０００６】
【発明が解決しようとする課題】しかしながら、従来の半導体集積回路装置では次のような問題があった。
【０００７】従来の半導体集積回路装置では、外部測定装置を用いた測定結果に応じて切断すべきヒューズ素子を特定するため、内部基準電圧の補正精度が外部測定装置の測定精度に依存することになり、トリミングのさらなる高精度化が図れない。また、トリミング対応表を基にして切断すべきヒューズ素子を特定するため、測定結果から求めた補正すべき電圧差がトリミング対応表に記載されていない場合には、その近似値に対応したヒューズ素子を切断することになり、このため、内部基準電圧が必ずしも所望の設定電圧に補正されないおそれがある。
【０００８】
前記の問題に鑑み、本発明は、内部電源電圧で動作する半導体集積回路装置として、内部電源電圧の基準となる内部基準電圧のトリミング精度をより一層向上させることを課題とする
　
ｄ．「【００２６】
【発明の実施の形態】以下、本発明の実施形態について、図面を参照しながら説明する。
【００２７】
（第１の実施形態）図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図である。図１において、１０は内部電源電圧の基準となる内部基準電圧ＶＲＥＦを生成する内部基準電源回路であり、電圧ＶＰを生成する内部電源発生回路１１と、複数の抵抗素子が直列に接続されてなる抵抗列１２と、内部基準電圧ＶＲＥＦのトリミングのための擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２を含む第１および第２のヒューズ補正部１３ａ，１３ｂと、電圧ＶＰと内部基準電圧ＶＲＥＦとを比較出力するコンパレータ１４と、このコンパレータ１４の出力をゲートに受けて動作するＰＭＯＳトランジスタ１５とから構成される
【００２８】
擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２は不揮発性メモリによってそれぞれ構成されている。第１のヒューズ補正部１３ａの擬似ヒューズ素子ＦＰ０〜ＦＰ２をオフすることによって、内部基準電圧ＶＲＥＦをより高い電圧に補正することができ（正補正）、逆に、第２のヒューズ補正部１３ｂの擬似ヒューズ素子ＦＮ０〜ＦＮ２をオフすることによって、内部基準電圧ＶＲＥＦをより低い電圧に補正することができる（負補正）
【００２９】
また外部から電圧が印加可能な電圧印加部としてのボンディングパッド１６には、内部基準電圧ＶＲＥＦのための設定電圧ＶＥが外部から印加される。電圧比較判定回路２０は、テストモード信号ＴＥＳＴを受けてトリミングテストモードに入り、ボンディングパッド１６に印加された設定電圧ＶＥと内部基準電源回路１０によって生成された内部基準電圧ＶＲＥＦとを比較し、内部基準電圧ＶＲＥＦのトリミングの要否すなわち正補正または負補正の要否を判定し、判定信号ＴＰ，ＴＮを出力する。機能決定回路５０はボンディングパッド１６に印加された電圧が所定の電圧を越えているとき、テストモード信号ＴＥＳＴを活性化し、電圧比較判定回路２０に対して内部基準電圧ＶＲＥＦのトリミングの要否判定の実行を指示する
【００３０】
ヒューズ選択回路３０は電圧比較判定回路２０から出力された判定信号ＴＰ，ＴＮを受けて、第１および第２のヒューズ補正部１３ａ，１３ｂの擬似ヒューズ素子ＦＰ０〜ＦＰ２，ＦＮ０〜ＦＮ２のオンオフを設定する。検出信号発生回路４０はヒューズ選択回路３０の動作を監視し、この監視結果から、トリミングテストモード期間を知らせる、すなわち内部基準電圧ＶＲＥＦのトリミングの実行の有無を示す検出信号ＰＥＲＩＯＤを外部に出力する。
　
ｅ．「【００３１】
図２は電圧比較判定回路２０の回路構成例を示す図である。図２において、２１は第１のカレントミラー差動アンプ回路であり、ボンディングパット１６に印加された設定電圧ＶＥと内部基準電源回路１０によって生成された内部基準電圧ＶＲＥＦとを入力とし、差動出力ＯＰＨを出力する。２２は回路２１の相補型の第２のカレントミラー差動アンプ回路であり、回路２１と同様に設定電圧ＶＥと内部基準電圧ＶＲＥＦとを入力とし、差動出力ＯＰＬを出力する。２３は第１のカレントミラー差動アンプ回路２１の差動出力ＯＰＨを受けて判定信号ＴＰとして“Ｈ”または“Ｌ”を出力する第１のインバータレシオ回路、２４は第２のカレントミラー差動アンプ回路２２の差動出力ＯＰＬを受けて判定信号ＴＮとして“Ｈ”または“Ｌ”を出力する第２のインバータレシオ回路である
【００３２】
図３はヒューズ選択回路３０の回路構成例を示す図である。図３において、３１はクロックＣＬＫを計数する第１のカウンタであり、その出力ＣＮ０，ＣＮ１，ＣＮ２は負補正用の擬似ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフをそれぞれ制御する。３２は第１のカウンタ３１と同様にクロックＣＬＫを計数する第２のカウンタであり、その出力ＣＰ０，ＣＰ１，ＣＰ２は正補正用の擬似ヒューズ素子ＦＰ０，ＦＰ１，ＦＰ２のオンオフをそれぞれ制御する。第１および第２のカウンタ３１，３２は対応する擬似ヒューズ素子の個数（ここでは３個）に応じて、ともに３進カウンタとして構成されている。第１のカウンタ３１は電圧比較判定回路２０から出力される判定信号ＴＮをクリア入力とし、一方、第２のカウンタ３２は電圧比較判定回路２０から出力される判定信号ＴＰをクリア入力とする
【００３３】
また３３は負補正用の擬似ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフを制御する第１のカウンタ３１の出力ＣＮ０，ＣＮ１，ＣＮ２をラッチする負補正用ラッチ回路、３４は正補正用の擬似ヒューズ素子ＦＰ０，ＦＰ１，ＦＰ２のオンオフを制御する第２のカウンタ３２の出力ＣＰ０，ＣＰ１，ＣＰ２をラッチする正補正用ラッチ回路である。負補正用および正補正用ラッチ回路３３，３４は内部基準電圧ＶＲＥＦの最終のトリミング結果をラッチする。また、負補正用および正補正用プログラム回路３５，３６は記憶素子として不揮発性メモリを有しており、負補正用または正補正用ラッチ回路３３，３４がラッチしたトリミング結果を記憶する
　
ｆ．「【００３４】
図５は検出信号発生回路４０の構成例を示す図である。図５において、４１は電圧比較判定回路２０から出力される判定信号ＴＰ，ＴＮを入力とするＯＲ回路であり、その出力は検出信号ＰＥＲＩＯＤとしてパッドＤＱ０から外部に出力される。４２はヒューズ選択回路３０の負補正用および正補正用ラッチ回路３３，３４がラッチしたトリミング結果と検出信号ＰＥＲＩＯＤとを受けて、トリミング結果を外部に出力する選択回路である
【００３５】選択回路４２は検出信号ＰＥＲＩＯＤが“Ｌ”になりトリミングの終了を示したとき、トリミング結果ＣＮ０〜ＣＮ２またはＣＰ０〜ＣＰ２を対応するパッドＤＱ１〜ＤＱ３にそれぞれ出力する。ただし、出力パッドの個数が負補正用または正補正用の擬似ヒューズ素子の個数よりも少ないときは、選択回路４２はトリミング結果を数回に分けてパッドに出力する。
【００３６】
図６は機能決定回路５０の構成例を示す図である。図６の構成では、設定電圧ＶＥが所定の電圧を越えるとテストモード信号ＴＥＳＴは“Ｈ”になり、これにより、電圧比較判定回路２０に対して、内部基準電圧ＶＲＥＦのトリミングの要否判定の実行を指示する。このときから、本実施形態に係る半導体集積回路装置はトリミングテストモードに入る
　
ｇ．「【００３７】本実施形態に係る半導体集積回路装置の動作について説明する。
【００３８】
図２に示す電圧比較判定回路２０の動作は以下のように動作する。なお、以下の説明において、αは内部基準電圧ＶＲＥＦの誤差許容範囲を示す値を示すものとする（α＞０）
【００３９】
（１）ＶＲＥＦ＜ＶＥ−α  のとき
第１のカレントミラー差動アンプ回路２１の差動出力ＯＰＨは第１のインバータレシオ回路２３の出力信号ＴＰが“Ｈ”になる程度に充分低くなる。すなわち判定信号ＴＰは“Ｈ”になる。一方、第２のカレントミラー差動アンプ回路２２の差動出力ＯＰＬは“Ｈ”になり、第２のインバータレシオ回路２３の出力すなわち判定信号ＴＮは“Ｌ”になる。これにより、内部基準電圧ＶＲＥＦの正補正用の擬似ヒューズ素子、すなわち第１のヒューズ補正部１３ａに含まれる擬似ヒューズ素子ＦＰ０〜ＦＰ２がオフされる
【００４０】
（２）ＶＲＥＦ＞ＶＥ＋α  のとき
第２のカレントミラー差動アンプ回路２２の差動出力ＯＰＬは第２のインバータレシオ回路２４の出力信号ＴＮが“Ｈ”になる程度に充分低くなる。すなわち判定信号ＴＮは“Ｈ”になる。一方、第１のカレントミラー差動アンプ回路２１の差動出力ＯＰＨは“Ｈ”になり、第１のインバータレシオ回路２３の出力すなわち判定信号ＴＰは“Ｌ”になる。これにより、内部電源電圧ＶＲＥＦの負補正用の擬似ヒューズ素子、すなわち第２のヒューズ補正部１３ｂに含まれる擬似ヒューズ素子ＦＮ０〜ＦＮ２がオフされる
【００４１】（３）ＶＥ＋α≦ＶＲＥＦ≦ＶＥ−α　のとき
第１および第２のインバータレシオ回路２３，１４の出力である判定信号ＴＰ，ＴＮはともに“Ｌ”になる。これにより、擬似ヒューズ素子ＦＮ０〜ＦＮ２，ＦＰ０〜ＦＰ２はいずれもオフされない
　
ｈ．「【００４２】図３に示すヒューズ選択回路３０は以下のように動作する。
【００４３】
内部基準電圧ＶＲＥＦが設定電圧ＶＥよりも高く、内部基準電圧ＶＲＥＦに負補正が必要である場合（前記（２）の場合）は、電圧比較判定回路２０から出力される判定信号ＴＮが“Ｈ”になり、第１のカウンタ３１が活性化する。これにより、第１のカウンタ３１はクロックＣＬＫの計数を開始し、計数に応じて、負補正用ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフを制御するための信号ＣＮ０，ＣＮ１，ＣＮ２を出力する。この結果、負補正用擬似ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２のオンオフが図４に示すように制御される
【００４４】
いま、各擬似ヒューズ素子ＦＮ０，ＦＮ１，ＦＮ２に対応した補正用抵抗素子Ｒ０，Ｒ１，Ｒ２の抵抗値をそれぞれ１００，２００，４００（ｋΩ）とすると、トリミングされる抵抗値は１００（＝Ｒ０），２００（＝Ｒ１），３００（＝Ｒ０＋Ｒ１），４００（＝Ｒ２），５００（＝Ｒ０＋Ｒ２）というように順次１００ｋΩずつ増加していく
【００４５】
内部基準電圧ＶＲＥＦが設定電圧ＶＥにほぼ達したとき（前記（３））、電圧比較判定回路２０から出力される判定信号ＴＮは“Ｌ”になる。このとき、負補正用ラッチ回路３３は最終のトリミング結果をラッチし、第１のカウンタ３１は計数値をクリアする。負補正用プログラム回路３５は負補正用ラッチ回路３３にラッチされた最終のトリミング結果を入力し、不揮発性メモリに記憶させる。このような動作により、内部基準電圧ＶＲＥＦのトリミングが終了する
【００４６】
一方、内部基準電圧ＶＲＥＦが設定電圧ＶＥよりも低く、内部基準電圧ＶＲＥＦに正補正が必要である場合（前記（１）の場合）は、第２のカウンタ３２が活性化し、以下、上記の場合と同様に動作する
【００４７】
なお、負補正用および正補正用プログラム回路３５，３６は、記憶素子として不揮発性メモリの代わりにＲＯＭを有する構成としてもよい
【００４８】以上のように本実施形態によると、内部基準電圧のトリミングにおいて、外部測定装置を用いた測定が不要になり、かつ、予め作成したトリミング表の利用も不要になる。したがって、外部測定装置の測定精度や製造ばらつきに依存しない高精度かつ安定したトリミングが実現される。」
　
ｉ．「【００４９】
（第１の実施形態の変形例）第１の実施形態では内部基準電源回路のトリミング用擬似ヒューズ素子を不揮発性メモリによって構成するものとしたが、不揮発性メモリの代わりにＭＯＳトランジスタを擬似ヒューズ素子として用いてもよい
【００５０】図７は第１の実施形態の変形例に係る半導体集積回路装置の構成を示す図である。図７において、図１と機能が共通する構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。内部基準電源回路１０Ａは、図１に示した第１および第２のヒューズ補正部１３ａ，１３ｂの代わりに、正補正用擬似ヒューズ素子としてＰＭＯＳトランジスタＭＰ０，ＭＰ１を有する第１のヒューズ補正部１８ａおよび負補正用擬似ヒューズ素子としてＮＭＯＳトランジスタＭＮ０，ＭＮ１を有する第２のヒューズ補正部１８ｂを備えている。第１および第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲートにはヒューズ選択回路３０Ａの出力信号が与えられる。すなわち、第１および第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１はヒューズ選択回路３０Ａによってオンオフ制御され、トリミング用の擬似ヒューズ素子としての役割を果たす。
【００５１】またヒューズ選択回路３０Ａは、第１および第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲートの制御電位を記憶するプログラム部３８を有している。検出信号発生回路４０は第１の実施形態と同様に、トリミングテストモード期間を知らせる検出信号ＰＥＲＩＯＤと、トリミング結果すなわち内部基準電圧ＶＲＥＦを補正する際の各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電位の設定を外部に出力する。検出信号発生回路４０の出力結果を基にして、ヒューズ選択回路３０Ａのプログラム部３８にトリミングのための各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電位の設定値を記憶させる。
【００５２】
また、内部基準電源回路１０Ａから複数種類の内部基準電圧ＶＲＥＦが生成可能になるように、ヒューズ選択回路３０Ａのプログラム部３８に当該半導体集積回路装置の動作モード毎に複数のプログラムモードを記憶させてもよい
【００５３】ヒューズ選択回路３０Ａのプログラム部３８のモードを例えばモードレジスタ３９のモード設定に応じて切り替えることによって、第１および第２のヒューズ補正部１８ａ，１８ｂの各ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１のゲート電位の設定を変更することができる。これにより、擬似ヒューズ素子としてのＭＯＳトランジスタのオンオフがモード設定に応じて切替設定されることになり、この結果、内部基準電圧ＶＲＥＦの設定変更を容易に実現することができる。」
　
　なお、ここにおいて、００４１段落の「ＶＥ＋α≦ＶＲＥＦ≦ＶＥ−α」は、「ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α）」の誤記であることが明らかであるから、以下においては、そのように読み換える。
　
（２−２）ここにおいて、００２９段落、００４３段落〜００４６段落、並びに図３の記載等から、引用例の００２７段落以下に記載された「第１の実施形態」に係る半導体集積回路装置（以下、単に「引用例の半導体集積回路装置」という。）は、「トリミングテストモード」に入った際に、「テストモード信号ＴＥＳＴ」を受けて動作する「第１のカウンタ３１」及び「第２のカウンタ３２」の値に応じて「内部基準電圧ＶＲＥＦ」が「内部基準電源回路１０」から出力される構成となっていることが明らかである。
　そして、「電圧比較判定回路２０」は、「第１のカウンタ３１」及び「第２のカウンタ３２」の値に応じて「内部基準電源回路１０」から出力される「内部基準電圧ＶＲＥＦ」と外部から入力される「設定電圧ＶＥ」とを比較して、「ＶＲＥＦ＜ＶＥ−α」のときに“Ｈ”となる「判定信号ＴＰ」、及び「ＶＲＥＦ＞ＶＥ＋α」のときに“Ｈ”となる「判定信号ＴＮ」を出力する構成となっていることも明らかである。
　さらに、００４５段落及び００４６段落の記載から、「判定信号ＴＰ」及び「判定信号ＴＮ」により、「内部基準電源回路１０」の「内部基準電圧ＶＲＥＦ」が「ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α」（αは内部基準電圧ＶＲＥＦの誤差許容範囲を示す値（α＞０））となった際の「第１のカウンタ３１」及び「第２のカウンタ３２」の値を、「最終トリミング結果」として「負補正用プログラム回路３５」及び「正補正用プログラム回路３６」に格納する構成となっていることも明らかである。
　そして、「トリミングテストモード」以外においては（すなわち通常の動作時においては）、最終のトリミング結果が記憶された「負補正用プログラム回路３５」及び「正補正用プログラム回路３６」には、「内部基準電源回路１０」の「内部基準電圧ＶＲＥＦ」を、「設定電圧ＶＥ」に対して「ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α」に設定する値が記憶されるていることは自明である。
　
（２−３）以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「内部基準電圧ＶＲＥＦを出力する内部基準電源回路１０と、前記内部基準電源回路１０の前記内部基準電圧ＶＲＥＦを、外部から入力される設定電圧ＶＥに対して、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α（αは前記内部基準電圧ＶＲＥＦの誤差許容範囲を示す値（α＞０））に設定する値が記憶される負補正用プログラム回路３５及び正補正用プログラム回路３６とを備えた半導体集積回路装置において、
　トリミングテストモードに入った際に、
　テストモード信号ＴＥＳＴを受けて動作する第１のカウンタ３１及び第２のカウンタ３２の値に応じて前記内部基準電源回路１０から出力される前記内部基準電圧ＶＲＥＦと、前記設定電圧ＶＥとを比較して、ＶＲＥＦ＜ＶＥ−αのときに“Ｈ”となる判定信号ＴＰ、及びＶＲＥＦ＞ＶＥ＋αのときに“Ｈ”となる判定信号ＴＮを出力する電圧比較判定回路２０を備え、
　前記判定信号ＴＰ及び前記判定信号ＴＮにより、前記内部基準電源回路１０の前記内部基準電圧ＶＲＥＦが、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋αとなった際の前記第１のカウンタ３１及び前記第２のカウンタ３２の値を、最終トリミング結果として前記負補正用プログラム回路３５及び前記正補正用プログラム回路３６に格納する半導体集積回路。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「内部基準電圧ＶＲＥＦ」は、補正発明の「アナログ信号」に相当し、引用発明の「内部基準電圧ＶＲＥＦを出力する内部基準電源回路１０」は、補正発明の「アナログ信号を出力するアナログ信号発生部」に相当する。
　
（３−２）引用発明の「設定電圧ＶＥに対して、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α（αは前記内部基準電圧ＶＲＥＦの誤差許容範囲を示す値（α＞０））」は、補正発明の「所定値」に相当する。
　そして、引用発明の「負補正用プログラム回路３５及び正補正用プログラム回路３６」は、引用例の００４７段落等に記載されているように、「不揮発性メモリ」や「ＲＯＭ」により値を記憶するものであって、記憶されている値がデジタル信号であることは明らかであるから、引用発明の「負補正用プログラム回路３５及び正補正用プログラム回路３６」に記憶される「前記内部基準電源回路１０の前記内部基準電圧ＶＲＥＦを、設定電圧ＶＥに対して、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α（αは前記内部基準電圧ＶＲＥＦの誤差許容範囲を示す値（α＞０））に設定する値」は、補正発明の「前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号」に相当する。
　したがって、引用発明の「前記内部基準電源回路１０の前記内部基準電圧ＶＲＥＦを、設定電圧ＶＥに対して、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋α（αは前記内部基準電圧ＶＲＥＦの誤差許容範囲を示す値（α＞０））に設定する値が記憶される負補正用プログラム回路３５及び正補正用プログラム回路３６」は、補正発明の「前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号が格納される所定信号記憶部」に相当する。
　
（３−３）引用発明の「設定電圧ＶＥ」は、補正発明の「基準電圧」に相当する。
　また、引用発明の「トリミングテストモードに入った際」は、補正発明の「前記アナログ信号を試験により調整する際」に相当し、引用発明の「テストモード信号ＴＥＳＴ」は、補正発明の「試験信号」に相当する。
　そして、引用発明は、「テストモード信号ＴＥＳＴを受け」た際に、「前記内部基準電源回路１０」が、「負補正用プログラム回路３５及び正補正用プログラム回路３６」に記憶された値ではなく、「第１のカウンタ３１及び第２のカウンタ３２の値に応じて」「前記内部基準電圧ＶＲＥＦ」を出力する構成となっているから、引用発明は、「テストモード信号ＴＥＳＴ」に応じて、「前記内部基準電源回路１０」に、「負補正用プログラム回路３５及び正補正用プログラム回路３６」に記憶された値に代えて「第１のカウンタ３１及び第２のカウンタ３２」から供給されるデジタル信号である「第１のカウンタ３１及び第２のカウンタ３２」の値ごとに、「第１のカウンタ３１及び第２のカウンタ３２」の値に応じて「前記内部基準電源回路１０」から「内部基準電圧ＶＲＥＦ」を出力する構成となっていることが明らかである。
　したがって、引用発明の「テストモード信号ＴＥＳＴを受けて動作する第１のカウンタ３１及び第２のカウンタ３２の値に応じて前記内部基準電源回路１０から出力される前記内部基準電圧ＶＲＥＦ」は、補正発明の「『試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて』『供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号』」に相当する。
　また、引用発明の「前記設定電圧ＶＥとを比較して、ＶＲＥＦ＜ＶＥ−αのときに“Ｈ”となる判定信号ＴＰ、及びＶＲＥＦ＞ＶＥ＋αのときに“Ｈ”となる判定信号ＴＮ」は、補正発明の「判定信号」に相当する。
　以上を総合すると、引用発明の「テストモード信号ＴＥＳＴを受けて動作する第１のカウンタ３１及び第２のカウンタ３２の値に応じて前記内部基準電源回路１０から出力される前記内部基準電圧ＶＲＥＦと、前記設定電圧ＶＥとを比較して、ＶＲＥＦ＜ＶＥ−αのときに“Ｈ”となる判定信号ＴＰ、及びＶＲＥＦ＞ＶＥ＋αのときに“Ｈ”となる判定信号ＴＮを出力する電圧比較判定回路２０」と、補正発明の「試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて外部より供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、前記複数の基準電圧との比較結果を判定信号として出力する判定部」とは、「『試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて』『供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、』『基準電圧との比較結果を判定信号として出力する判定部』」である点で一致する。
　
（３−４）引用発明の「ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋αとなった際の前記第１のカウンタ３１及び前記第２のカウンタ３２の値」は、補正発明の「『前記判定信号により前記アナログ信号が前記』『基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号』に相当する。
　したがって、引用発明の「前記判定信号ＴＰ及び前記判定信号ＴＮにより、前記内部基準電源回路１０の前記内部基準電圧ＶＲＥＦが、ＶＥ−α≦ＶＲＥＦ≦ＶＥ＋αとなった際の前記第１のカウンタ３１及び前記第２のカウンタ３２の値を、最終トリミング結果として前記負補正用プログラム回路３５及び前記正補正用プログラム回路３６に格納する」という構成と、補正発明の「前記判定信号により前記アナログ信号が前記複数の基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納する」という構成とは、「『前記判定信号により前記アナログ信号が前記』『基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納する』」という構成である点で一致する。
　
（３−５）以上を総合すると、補正発明と引用発明とは、
　
　「アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定するデジタル信号である所定信号が格納される所定信号記憶部とを備える半導体集積回路装置において、
　前記アナログ信号を試験により調整する際、
　試験信号に応じて前記アナログ信号発生部に前記所定信号に代えて供給されるデジタル信号である調整信号ごとに、前記調整信号に応じて前記アナログ信号発生部により出力される前記アナログ信号と、基準電圧との比較結果を判定信号として出力する判定部を備え、
　前記判定信号により前記アナログ信号が前記基準電圧に応じた電圧範囲に含まれる前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）補正発明は、「外部端子への入出力インターフェースがデジタル信号により行われる」ものであるのに対して、引用発明は、外部から「設定電圧ＶＥ」というアナログ信号を受ける端子を備えている点。
　
（相違点２）補正発明は、「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」を備え、それらの「基準電圧」を「判定部」において比較のための信号として用いているのに対して、引用発明は、補正発明の「基準信号」に相当する「設定信号ＶＥ」が外部から入力される構成となっており、その「設定信号ＶＥ」を「電圧比較判定回路２０」において比較のための信号として用いている点。
　
（相違点３）補正発明は、「デジタル信号である調整信号」が「外部より供給される」ものであるのに対して、引用発明は、補正発明の「デジタル信号である調整信号」に相当する信号が、「第１のカウンタ３１及び前記第２のカウンタ３２」によって内部から供給されている点。
　
（４）相違点についての当審の判断
（４−１）相違点１及び２について
（４−１−１）相違点１及び２は互いに関連するものであるから、まとめて検討する。
　一般に、半導体集積回路装置において、基準電圧を電源電圧を分圧して生成することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２００１−９４０５５号公報
　上記周知例１には、図１及び３と共に次の記載がある。
　「【００２８】図３は、図１中の第２の基準電位発生回路２０の一例を示している。
【００２９】
この第２の基準電位発生回路２０は、Ｖ
ＣＣ
ノードとＶ
ＳＳ
ノードとの間に、２個の抵抗素子Ｒ４およびＲ５と１個のＮＭＯＳトランジスタＮ４が直列に接続されてなり、上記２個の抵抗素子Ｒ４、Ｒ５の直列接続ノードの電位が第２の基準電位Ｖ
ｄｉｖ
として取り出される
【００３０】
この第２の基準電位発生回路２０は、ＮＭＯＳトランジスタＮ４がオフ状態の時は貫通電流が流れないが、ＮＭＯＳトランジスタＮ４がオン状態に制御された状態の時は、供給される電源電位Ｖ
ＣＣ
を単純に抵抗Ｒ４、Ｒ５で分割して基準電位Ｖ
ｄｉｖ
を発生する。したがって、基準電位Ｖ
ｄｉｖ
は、電源電位Ｖ
ＣＣ
に比例した特性を有するので、供給される電源電位Ｖ
ＣＣ
が正確に制御されている状態では正確な基準電位Ｖ
ｄｉｖ
を得ることができる
　
　したがって、上記周知例１には、基準電圧Ｖｄｉｖを電源電位ＶＣＣを抵抗により分圧して得ることが記載されているものと認められる。
　
（４−１−２）そして、一般に、集積回路装置においては、素子の絶対的な特性はばらつくものの、各素子間の特性を精密にそろえることができることは当業者の技術常識であるから、電源電圧を分圧する回路を用いれば、上記周知例１の００３０段落に記載されているように、高精度な基準電圧が得られることは当業者であれば直ちに察知し得たことである。
　そして、引用発明は、引用例の０００８段落に記載されているように、「内部電源電圧の基準となる内部基準電圧のトリミング精度をより一層向上させることを課題とする」ものであるから、引用発明に接した当業者であれば、引用発明に対して、上記周知技術を適用し、基準信号である「設定信号ＶＥ」を外部から入力する構成に換え、電源電圧を分圧して基準電圧を生成する電圧発生部を設ける構成とすることは、当業者であれば容易になし得たことである。
　さらに、引用例の００５２段落に、引用発明の「変形例」として、複数のプログラムモードを記憶することが記載されているとともに、補正発明は、「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」において、具体的にどのような態様で「複数の基準電圧」を生成するのかということが特定されておらず、かつ、「判定部」において、「前記アナログ信号と、前記複数の基準電圧と」を具体的にどのようにして比較しているかということも特定されておらず、補正発明において複数の基準電圧を生成し、比較のために用いることの技術的意義が認められないことに鑑みると、複数のプログラムモードを記憶するために、電源電圧を分圧して複数の基準電圧を生成する電圧生成部を設けることは当業者が適宜なし得たことである。
　したがって、引用発明において、「基準信号」に相当する「設定信号ＶＥ」が外部から入力される構成に換えて、補正発明のように、「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」を備え、それらの「基準電圧」を「判定部」において比較のための信号として用いる構成とすることは当業者が容易になし得たことである。
　そして、そのようにした場合においては、外部から「設定電圧ＶＥ」というアナログ信号を受ける端子が不要となることは自明である。
　よって、相違点１及び２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−１−３）補正発明は、「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」において、具体的にどのような態様で「複数の基準電圧」を生成するのかということが特定されておらず、かつ、「判定部」において、「前記アナログ信号と、前記複数の基準電圧と」を具体的にどのようにして比較しているかということも特定されていないから、相違点１及び２についての判断は上記（４−１−２）において検討したとおりであるが、仮に、補正発明の「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」が、本願の図面の図４に記載されたような「ＲＣ０」、「ＲＣ１」及び「ＲＣ２」を用いた抵抗分圧回路であり、かつ、「判定部」が、同図４の「１２Ａ」に記載されたような回路を用いて「前記アナログ信号と、前記複数の基準電圧と」を比較するものであると解釈した場合についても、以下において予備的に検討する。
　引用発明は、「電圧比較判定回路２０」において、「テストモード信号ＴＥＳＴを受けて動作する第１のカウンタ３１及び第２のカウンタ３２の値に応じて前記内部基準電源回路１０から出力される前記内部基準電圧ＶＲＥＦと、前記設定電圧ＶＥとを比較して、ＶＲＥＦ＜ＶＥ−αのときに“Ｈ”となる判定信号ＴＰ、及びＶＲＥＦ＞ＶＥ＋αのときに“Ｈ”となる判定信号ＴＮを出力する」構成となっているから、当該「電圧比較判定回路２０」は、ＶＥ−α及びＶＥ＋αを各々下限及び上限とし、「内部基準電圧ＶＲＥＦ」が下限を下回る場合、上限を上回る場合、又は下限と上限の間にある場合に応じて判定信号を出力する機能、換言すれば、ＶＥ−α及びＶＥ＋αを各々下限及び上限とするウインドコンパレータの機能を有していることが明らかである。
　
（４−１−４）そして、一般に、ウインドコンパレータを実現するに際して、本願の図面の図４に記載されたような３つの抵抗による分圧電圧により基準電圧を得て、同図４の「１２Ａ」のような回路で比較動作を実現することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例２にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開平８−２９４９３号公報
　上記周知例２には、図５と共に次の記載がある。
　「【００２７】
次に、第１測定ユニット２１について図５に従って説明する。
　「【００３０】
分圧抵抗Ｒ１〜Ｒ３は、直列に接続されて基準電圧生成回路を形成している。基準電圧生成回路は、その一端が電源電圧Ｖ
ＣＣ
の電源線に、他端が電源電圧Ｖ
ＳＳ
の電源線に接続されている
　「【００３２】
第１コンパレータ３１は、非反転入力端子に第１基準電圧Ｖ
ＲＥＦ１
（＝Ｖ
ＤＰＭＡ
）を入力し、反転入力端子にドレイン電圧Ｖ
Ｄ
を入力する。第１コンパレータ３１は、ドレイン電圧Ｖ
Ｄ
が第１基準電圧Ｖ
ＲＥＦ１
を超えるとき（Ｖ
Ｄ
 ＞Ｖ
ＲＥＦ１
）、Ｌレベルの信号を、ドレイン電圧Ｖ
Ｄ
が第１基準電圧Ｖ
ＲＥＦ１
以下のとき（Ｖ
Ｄ
≦Ｖ
ＲＥＦ１
）、Ｈレベルの信号を出力する。第２コンパレータ３２は、非反転入力端子にドレイン電圧Ｖ
Ｄ
を入力し、反転入力端子に第２基準電圧Ｖ
ＲＥＦ２
（＝Ｖ
ＤＭＰＩ
）を入力する。第２コンパレータ３２は、ドレイン電圧Ｖ
Ｄ
が第２基準電圧Ｖ
ＲＥＦ２
以上のとき（Ｖ
Ｄ
≧Ｖ
ＲＥＦ２
）、Ｈレベルの信号を、ドレイン電圧Ｖ
Ｄ
が第２基準電圧Ｖ
ＲＥＦ２
未満のとき（Ｖ
Ｄ
＜Ｖ
ＲＥＦ１
）、Ｌレベルの信号を出力する
【００３３】
ナンド回路３４は、第１及び第２コンパレータ３１，３２の出力信号を入力し、出力端子から第１の判定信号Ｓ１を出力する。
　
　したがって、上記周知例２には、ウインドコンパレータを実現するに際して、本願の図面の図４に記載されたような３つの抵抗「Ｒ１」〜「Ｒ３」による分圧電圧により「第１基準電圧ＶＲＥＦ１」及び「第２基準電圧ＶＲＥＦ２」を得て、同図４の「１２Ａ」のような「第１コンパレータ３１」及び「第２コンパレータ３２」を用いた回路で比較動作を実現することが記載されているものと認められる。
　
（４−１−５）したがって、引用発明に接した当業者であれば、上記周知技術を適用して、本願の図面の図４に記載されたような３つの抵抗による分圧電圧により基準電圧を得て、同図４の「１２Ａ」のような回路で比較動作を実現する構成とすることは、容易になし得たことである。
　したがって、たとえ、補正発明の「入力される電源電圧を分圧して複数の基準電圧を生成する電圧生成部」が、本願の図面の図４に記載されたような「ＲＣ０」、「ＲＣ１」及び「ＲＣ２」を用いた抵抗分圧回路であり、かつ、「判定部」が、同図４の「１２Ａ」に記載されたような回路を用いて「前記アナログ信号と、前記複数の基準電圧と」を比較するものであると解釈した場合であっても、相違点１及び２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点３について
　一般に、半導体集積回路装置を設計するに際して、どの範囲の回路までを集積回路装置内に組み込むかということは、当該集積回路装置の性能やコスト、さらには、外部装置まで含めたコストや使い勝手等を総合的に勘案して（すなわち、一般に、多数の回路を組み込めば、集積回路装置自体は複雑化しコストも上昇するが、その反面で外部回路は少なくてすみ、使い勝手や外部回路のコストは軽減するので、そのような事項を総合的に勘案して）当業者が適宜選択し得る設計的事項である。
　そして、引用発明における「第１のカウンタ」及び「第２のカウンタ」についても当然例外ではないから、それらのカウンタを引用発明のように集積回路装置内に組み込む構成とするか、あるいは、それらのカウンタを外部に設けて「前記内部基準電源回路１０」に加える構成とするかも、当該集積回路装置の性能やコスト、さらには、外部装置まで含めたコストや使い勝手等を総合的に勘案して当業者が適宜選択し得る設計的事項である。実際、本願においても、「デジタル信号である調整信号」を外部から加える構成である補正発明のほかに、引用発明のように内部に設けたカウンタから調整信号を加える構成が図８及び９に記載されている。
　したがって、引用発明において、補正発明の「デジタル信号である調整信号」に相当する信号が「第１のカウンタ３１及び前記第２のカウンタ３２」によって内部から供給される構成に換えて、補正発明のように「外部より供給される」構成とすることは当業者が適宜なし得たことである。
　したがって、相違点３は、当業者が適宜なし得た含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年６月２１日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜８に係る発明は、平成２１年３月１９日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−１５０７９９号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。