(57)【要約】【課題】  さらなる小型化と信頼性の向上とを図ることが可能な半導体装置を提供すること。【解決手段】  厚さ方向において互いに反対側を向く主面１１および裏面１２を有し、少なくとも一部が半導体材料よりなる基板１と、基板１に支持された導電層３と、導電層３の少なくとも一部と基板１との間に介在する絶縁層２と、を備え、基板１は、主面１１から凹み、且つ主面１１と同じ側を向く凹部底面１４２を有する凹部１４、凹部底面１４２の一部を有する固定部１５、凹部底面１４１の他の一部を有するとともに固定部１５に対して相対動可能な可動部１６を有し、固定部１５に対する可動部１６の移動量に相関する物理量を検出する検出部４と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面を有し、少なくとも一部が半導体材料よりなる基板と、
前記基板に支持された導電層と、
前記導電層の少なくとも一部と前記基板との間に介在する絶縁層と、を備え、
前記基板は、前記主面から凹み、且つ前記主面と同じ側を向く凹部底面を有する凹部、前記凹部底面の一部を有する固定部、前記凹部底面の他の一部を有するとともに前記固定部に対して相対動可能な可動部を有し、
前記固定部に対する前記可動部の移動量に相関する物理量を検出する検出部と、を備える、半導体装置。
【請求項２】
前記基板は、前記凹部底面に開口から凹み且つ前記可動部を収容する補助凹部を有する、請求項１に記載の半導体装置。
【請求項３】
前記基板は、厚さ方向において前記補助凹部と同じ位置に設けられ、且つ前記半導体材料に挟まれた異質層を有する、請求項２に記載の半導体装置。
【請求項４】
前記異質層は、ＳｉＯ2からなる、請求項３に記載の半導体装置。
【請求項５】
前記基板は、すべてが前記半導体材料よりなる、請求項２に記載の半導体装置。
【請求項６】
前記検出部は、前記可動部に設けられた可動電極と、前記固定部に設けられた固定電極と、を有し、前記可動電極および前記固定電極の間に生じる静電容量を検出する、請求項２ないし４のいずれかに記載の半導体装置。
【請求項７】
前記固定部は、櫛歯状に延びる複数の固定側櫛歯状部を有し、
前記可動部は、各々が隣り合う前記複数の固定側櫛歯状部の間に位置する複数の可動側櫛歯状部を有する、請求項６に記載の半導体装置。
【請求項８】
前記固定部は、前記補助凹部に収容されている、請求項７に記載の半導体装置。
【請求項９】
前記固定電極は、前記複数の固定側櫛歯状部に形成された固定側櫛歯状電極部を有する、請求項８に記載の半導体装置。
【請求項１０】
前記可動電極は、前記複数の可動側櫛歯状部に形成された可動側櫛歯状電極部を有する、請求項９に記載の半導体装置。
【請求項１１】
前記可動部は、質量部と、前記固定部および前記質量部を繋ぐ連結部と、を有している、請求項１０に記載の半導体装置。
【請求項１２】
前記可動側櫛歯状部は、前記質量部に含まれる、請求項１１に記載の半導体装置。
【請求項１３】
前記検出部は、前記可動部の歪を検出する、請求項２ないし４のいずれかに記載の半導体装置。
【請求項１４】
前記可動部は、質量部と、前記固定部および前記質量部を繋ぐ連結部と、を有し、
前記検出部は、前記連結部に設けられている、請求項１３に記載の半導体装置。
【請求項１５】
前記凹部は、前記凹部底面から起立する凹部第１側面を有する、請求項２ないし１４のいずれかに記載の半導体装置。
【請求項１６】
前記凹部は、前記凹部第１側面に繋がり、且つ前記主面と同じ側をむく凹部中間面を有する、請求項１５に記載の半導体装置。
【請求項１７】
前記凹部は、前記中間面から起立する凹部第２側面を有する、請求項１６に記載の半導体装置。
【請求項１８】
前記凹部第２側面は、前記主面に繋がる、請求項１７に記載の半導体装置。
【請求項１９】
前記凹部中間面に支持されており、且つ前記検出部の検出制御を行う制御素子を備える、請求項１８に記載の半導体装置。
【請求項２０】
前記制御素子は、平面視において前記凹部底面のすべてに重なる、請求項１９に記載の半導体装置。
【請求項２１】
前記制御素子は、平面視において前記凹部第１側面のすべてに重なる、請求項２０に記載の半導体装置。
【請求項２２】
前記凹部中間面と前記制御素子との間に介在する封止絶縁膜を備える、請求項２１に記載の半導体装置。
【請求項２３】
前記封止絶縁膜を貫通し、且つ前記導電層と前記制御素子とに導通する素子パッド部を有する、請求項２２に記載の半導体装置。
【請求項２４】
前記素子パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる、請求項２３に記載の半導体装置。
【請求項２５】
前記凹部第１側面および前記凹部底面によって囲まれた空間と前記補助凹部とは、前記制御素子および前記封止絶縁膜によって密閉されている、請求項２２ないし２４のいずれかに記載の半導体装置。
【請求項２６】
前記制御素子は、前記主面よりも前記裏面側に位置している、請求項１９ないし２５のいずれかに記載の半導体装置。
【請求項２７】
前記導電層は、前記主面に形成された主面導電部を有する、請求項２ないし２６のいずれかに記載の半導体装置。
【請求項２８】
前記主面導電部に導通する外部パッド部を有する、請求項２７に記載の半導体装置。
【請求項２９】
前記外部パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる、請求項２８に記載の半導体装置。
【請求項３０】
前記半導体材料は、Ｓｉである、請求項２ないし２９のいずれかに記載の半導体装置。
【請求項３１】
前記主面は、（１００）面である、請求項３０に記載の半導体装置。
【請求項３２】
前記凹部第１側面の傾斜角は、５４．７４°である、請求項３１に記載の半導体装置。
【請求項３３】
前記凹部第２側面の傾斜角は、５４．７４°である、請求項３２に記載の半導体装置。
【請求項３４】
前記補助凹部の内側面は、前記基板の厚さ方向に沿っている、請求項３３に記載の半導体装置。
【請求項３５】
前記絶縁層は、ＳｉＯ2からなる、請求項１ないし３４のいずれかに記載の半導体装置。
【請求項３６】
前記導電層は、互いに積層されたシード層およびめっき層を有し、
前記シード層は、前記基板と前記めっき層との間に介在している、請求項１ないし３５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一例に、加速度センサとして構成されたものがある。物体に生じる加速度を計測する加速度センサは、たとえば物体の振動状態などを把握するために広く用いられている。たとえば、特許文献１には、いわゆる静電容量式の加速度センサが開示されている。加速度センサには、小型化の要請が強い。このような要請に応えるべく、いわゆるＭＥＭＳの技術を用いて加速度センサの小型化が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７６０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記した事情のもとで考え出されたものであって、さらなる小型化と信頼性の向上とを図ることが可能な半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００５】
本発明によって提供される半導体装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、少なくとも一部が半導体材料よりなる基板と、前記基板に支持された導電層と、前記導電層の少なくとも一部と前記基板との間に介在する絶縁層と、を備え、前記基板は、前記主面から凹み、且つ前記主面と同じ側を向く凹部底面を有する凹部、前記凹部底面の一部を有する固定部、前記凹部底面の他の一部を有するとともに前記固定部に対して相対動可能な可動部を有し、前記固定部に対する前記可動部の移動量に相関する物理量を検出する検出部と、を備える。
【０００６】
本発明の好ましい実施の形態においては、前記基板は、前記凹部底面に開口から凹み且つ前記可動部を収容する補助凹部を有する。
【０００７】
本発明の好ましい実施の形態においては、前記基板は、厚さ方向において前記補助凹部と同じ位置に設けられ、且つ前記半導体材料に挟まれた異質層を有する。
【０００８】
本発明の好ましい実施の形態においては、前記異質層は、ＳｉＯ2からなる。
【０００９】
本発明の好ましい実施の形態においては、前記基板は、すべてが前記半導体材料よりなる。
【００１０】
本発明の好ましい実施の形態においては、前記検出部は、前記可動部に設けられた可動電極と、前記固定部に設けられた固定電極と、を有し、前記可動電極および前記固定電極の間に生じる静電容量を検出する。
【００１１】
本発明の好ましい実施の形態においては、前記固定部は、櫛歯状に延びる複数の固定側櫛歯状部を有し、前記可動部は、各々が隣り合う前記複数の固定側櫛歯状部の間に位置する複数の可動側櫛歯状部を有する。
【００１２】
本発明の好ましい実施の形態においては、前記固定部は、前記補助凹部に収容されている。
【００１３】
本発明の好ましい実施の形態においては、前記固定電極は、前記複数の固定側櫛歯状部に形成された固定側櫛歯状電極部を有する。
【００１４】
本発明の好ましい実施の形態においては、前記可動電極は、前記複数の可動側櫛歯状部に形成された可動側櫛歯状電極部を有する。
【００１５】
本発明の好ましい実施の形態においては、前記可動部は、質量部と、前記固定部および前記質量部を繋ぐ連結部と、を有している。
【００１６】
本発明の好ましい実施の形態においては、前記可動側櫛歯状部は、前記質量部に含まれる。
【００１７】
本発明の好ましい実施の形態においては、前記検出部は、前記可動部の歪を検出する。
【００１８】
本発明の好ましい実施の形態においては、前記可動部は、質量部と、前記固定部および前記質量部を繋ぐ連結部と、を有し、前記検出部は、前記連結部に設けられている。
【００１９】
本発明の好ましい実施の形態においては、前記凹部は、前記凹部底面から起立する凹部第１側面を有する。
【００２０】
本発明の好ましい実施の形態においては、前記凹部は、前記凹部第１側面に繋がり、且つ前記主面と同じ側をむく凹部中間面を有する。
【００２１】
本発明の好ましい実施の形態においては、前記凹部は、前記中間面から起立する凹部第２側面を有する。
【００２２】
本発明の好ましい実施の形態においては、前記凹部第２側面は、前記主面に繋がる。
【００２３】
本発明の好ましい実施の形態においては、前記凹部中間面に支持されており、且つ前記検出部の検出制御を行う制御素子を備える。
【００２４】
本発明の好ましい実施の形態においては、前記制御素子は、平面視において前記凹部底面のすべてに重なる。
【００２５】
本発明の好ましい実施の形態においては、前記制御素子は、平面視において前記凹部第１側面のすべてに重なる。
【００２６】
本発明の好ましい実施の形態においては、前記凹部中間面と前記制御素子との間に介在する封止絶縁膜を備える。
【００２７】
本発明の好ましい実施の形態においては、前記封止絶縁膜を貫通し、且つ前記導電層と前記制御素子とに導通する素子パッド部を有する。
【００２８】
本発明の好ましい実施の形態においては、前記素子パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。
【００２９】
本発明の好ましい実施の形態においては、前記凹部第１側面および前記凹部底面によって囲まれた空間と前記補助凹部とは、前記制御素子および前記封止絶縁膜によって密閉されている。
【００３０】
本発明の好ましい実施の形態においては、前記制御素子は、前記主面よりも前記裏面側に位置している。
【００３１】
本発明の好ましい実施の形態においては、前記導電層は、前記主面に形成された主面導電部を有する。
【００３２】
本発明の好ましい実施の形態においては、前記主面導電部に導通する外部パッド部を有する。
【００３３】
本発明の好ましい実施の形態においては、前記外部パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。
【００３４】
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
【００３５】
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
【００３６】
本発明の好ましい実施の形態においては、前記凹部第１側面の傾斜角は、５４．７４°である。
【００３７】
本発明の好ましい実施の形態においては、前記凹部第２側面の傾斜角は、５４．７４°である。
【００３８】
本発明の好ましい実施の形態においては、前記補助凹部の内側面は、前記基板の厚さ方向に沿っている。
【００３９】
本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ2からなる。
【００４０】
本発明の好ましい実施の形態においては、前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している。
【発明の効果】
【００４１】
本発明によれば、前記固定部および前記可動部は、前記基板の一部として形成されており、前記凹部の前記凹部底面をそれぞれが含む。このため、前記固定部および前記可動部は、前記半導体装置の外部からは接触されにくい配置となっている。また、前記固定部や前記可動部を保護するための別体のカバー等も不要である。したがって、前記半導体装置のさらなる小型化と信頼性の向上とを図ることができる。
【００４２】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に基づく半導体装置を示す要部平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図１の半導体装置の製造方法の一例を示す断面図である。
【図５】図１の半導体装置の製造方法の一例を示す断面図である。
【図６】図１の半導体装置の製造方法の一例を示す断面図である。
【図７】図１の半導体装置の製造方法の一例を示す断面図である。
【図８】図１の半導体装置の製造方法の一例を示す断面図である。
【図９】図１の半導体装置の製造方法の一例を示す断面図である。
【図１０】図１の半導体装置の製造方法の一例を示す断面図である。
【図１１】図１の半導体装置の製造方法の一例を示す断面図である。
【図１２】図１の半導体装置の製造方法の一例を示す断面図である。
【図１３】図１の半導体装置の製造方法の一例を示す断面図である。
【図１４】図１の半導体装置の製造方法の一例を示す断面図である。
【図１５】本発明の第２実施形態に基づく半導体装置を示す断面図である。
【図１６】図１５半導体装置を示す断面図である。
【図１７】図１５の半導体装置の製造方法の一例を示す要部拡大断面図である。
【図１８】図１５の半導体装置の製造方法の一例を示す要部拡大断面図である。
【図１９】図１５の半導体装置の製造方法の一例を示す要部拡大断面図である。
【図２０】図１５の半導体装置の製造方法の一例を示す要部拡大断面図である。
【図２１】図１５の半導体装置の製造方法の一例を示す要部拡大断面図である。
【図２２】本発明の第３実施形態に基づく半導体装置を示す要部平面図である。
【発明を実施するための形態】
【００４４】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００４５】
図１〜図３は、本発明の第１実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ１は、基板１、絶縁層２、導電層３、検出部４、封止絶縁膜６および制御素子８を備えている。半導体装置Ａ１は、いわゆるＭＥＭＳの技術を用いたデバイスであり、たとえば加速度センサとして用いられる。
【００４６】
図１は、半導体装置Ａ１を示す要部平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。なお、図１においては理解の便宜上、絶縁層２、導電層３および制御素子８を省略している。また、封止絶縁膜６と、後述する固定部１５の固定側櫛歯状部１５１および可動部１６（固定電極４１および可動電極４２）には、ハッチングを付している。
【００４７】
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる部分と異質層１８とが積層された構造を有する。基板１を構成する半導体材料は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜２０００μｍである。基板１には、制御素子８が搭載されている。異質層１８は、半導体材料とは異なる材質からなり、本実施形態においては、たとえばＳｉＯ2からなる。
【００４８】
基板１は、主面１１と、裏面１２と、を有する。
【００４９】
主面１１は、厚さ方向の一方を向く。主面１１は平坦である。主面１１は厚さ方向に直交する。主面１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１は、（１００）面である。
【００５０】
裏面１２は、厚さ方向の他方を向く。すなわち、裏面１２および主面１１は互いに反対側を向く。裏面１２は平坦である。裏面１２は厚さ方向に直交する。
【００５１】
基板１には、凹部１４、固定部１５、可動部１６および補助凹部１７が形成されている。
【００５２】
凹部１４は、主面１１から凹んでいる。凹部１４には、制御素子８が配置されている。凹部１４の深さ（主面１１と後述する凹部底面１４２、厚さ方向における離間寸法）は、たとえば、１００〜１８００μｍである。凹部１４は、厚さ方向視において矩形状である。凹部１４の形状は、主面１１として（１００）面を採用したことに依存している。
【００５３】
凹部１４は、凹部第１側面１４１、凹部底面１４２、凹部中間面１４３および凹部第２側面１４４を有している。
【００５４】
凹部底面１４２は、基板１の厚さ方向において主面１１と同じ側を向く。凹部底面１４２は、厚さ方向視において矩形状である。凹部底面１４２は、厚さ方向に直交する面である。
【００５５】
凹部第１側面１４１は、凹部底面１４２から起立する。凹部第１側面１４１は、凹部底面１４２につながっている。凹部第１側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する凹部第１側面１４１の角度は、５４．７４°である。これは、主面１１として（１００）面を採用したことに由来している。凹部第１側面１４１は、４つの平坦面を有している。
【００５６】
凹部中間面１４３は、凹部第１側面１４１につながっている。凹部中間面１４３は、厚さ方向において主面１１と同じ側を向いている。凹部中間面１４３は、全体として厚さ方向視矩形状であり、平坦面である。
【００５７】
凹部第２側面１４４は、凹部中間面１４３から起立する。凹部第２側面１４４は、主面１１につながっている。凹部第２側面１４４は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する凹部第２側面１４４の角度は、５４．７４°である。これは、主面１１として（１００）面を採用したことに由来している。凹部第２側面１４４は、４つの平坦面を有している。
【００５８】
固定部１５は、凹部底面１４２の一部を有している。固定部１５は、基板１のうち、たとえば主面１１や裏面１２を構成する部位に対して固定された部位である。
【００５９】
可動部１６は、凹部底面１４２の他の一部を有している。可動部１６は、固定部１５に対して相対動可能である。
【００６０】
補助凹部１７は、凹部底面１４２に開口しており、裏面１２側に凹んでいる。補助凹部１７は、可動部１６を収容している。補助凹部１７の内側面は、基板１の厚さ方向（主面１１と裏面１２とが離間する方向）に沿った面とされている。また、補助凹部１７は、基板１の厚さ方向において異質層１８と同じ位置にある。補助凹部１７は、平面視において異質層１８に囲まれている。
【００６１】
本実施形態においては、固定部１５は、複数の固定側櫛歯状部１５１を含む。複数の固定側櫛歯状部１５１は、各々が平面視において凹部底面１４２の一端部から延びており、互いに間隔をおいて平行に配置されている。複数の固定側櫛歯状部１５１は、補助凹部１７に収容されている。
【００６２】
本実施形態の可動部１６は、質量部１６１および連結部１６２を有する。質量部１６１は、可動部１６のなかで相対的に大きな質量を占める部位である。また、半導体装置Ａ１に加速度が加えられた際に、可動部１６として固定部１５に対して相対動する慣性力を生じる部位である。連結部１６２は、質量部１６１と固定部１５とを繋ぐ部分である。連結部１６２は、たとえば質量部１６１とくらべて幅が狭く、断面積が小とされている。これにより、半導体装置Ａ１に加速度が加えられた際には、質量部１６１に生じる慣性力によって、連結部１６２が相対的に大きく歪む。
【００６３】
質量部１６１は、複数の可動側櫛歯状部１６３を含む。複数の可動側櫛歯状部１６３は、各々が複数の固定側櫛歯状部１５１と平行に延びており、互いに間隔をおいて平行に配置されている。また、複数の可動側櫛歯状部１６３は、各々が隣り合う複数の固定側櫛歯状部１５１の間に位置している。すなわち、平面視において、複数の固定側櫛歯状部１５１と複数の可動側櫛歯状部１６３とが交互に配置されている。
【００６４】
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
【００６５】
絶縁層２は、凹部内面絶縁部２１および主面絶縁部２２を有する。
【００６６】
凹部内面絶縁部２１は、基板１の凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、凹部第１側面１４１、凹部底面１４２、凹部中間面１４３および凹部第２側面１４４のすべてに形成されている。凹部内面絶縁部２１は、たとえばＣＶＤやスパッタリングによって形成されている。
【００６７】
主面絶縁部２２は、基板１の主面１１に形成されている。主面絶縁部２２は、たとえばＣＶＤやスパッタリングによって形成されている。本実施形態においては、主面絶縁部２２は、主面１１のすべてを覆っている。
【００６８】
導電層３は、検出部４および制御素子８に導通する。導電層３は、検出部４および制御素子８に入出力する電流経路を構成するためのものである。
【００６９】
導電層３は、シード層およびメッキ層を含む。
【００７０】
シード層は、所望のメッキ層を形成するためのいわゆる下地層である。シード層は、絶縁層２とメッキ層との間に介在している。シード層は、たとえばＣｕよりなる。シード層は、たとえばスパッタリングによって形成される。シード層の厚さは、たとえば、１μｍ以下である。
【００７１】
メッキ層は、シード層を利用した電解めっきによって形成される。メッキ層は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層の厚さは、たとえば３〜１０μｍ程度である。メッキ層の厚さは、シード層の厚さよりも厚い。
【００７２】
導電層３は、凹部底面導電部３５および主面導電部３６を有する。
【００７３】
凹部底面導電部３５は、凹部１４（絶縁層２の凹部内面絶縁部２１）に形成された部分であり、凹部第１側面１４１、凹部底面１４２、凹部中間面１４３および凹部第２側面１４４の適所に形成されている。凹部底面導電部３５は、検出部４と導通するとともに、制御素子８を実装するために機能する部分や、配線として機能する部分等を含む。また、本実施形態においては、後述するように、検出部４の構成要素が、導電層３と一括して一体的に形成される。
【００７４】
主面導電部３６は、主面１１（絶縁層２の主面絶縁部２２）に形成された部分である。主面導電部３６は、凹部底面導電部３５と導通している。
【００７５】
検出部４は、固定部１５に対する可動部１６の移動量に相関する物理量を検出するものである。検出部４の検出原理や形式および大きさなどは特に限定されない。本実施形態においては、検出部４は、固定電極４１および可動電極４２を有しており、固定電極４１と４２との静電容量を検出する静電容量式の検出原理を採用している。
【００７６】
固定電極４１は、基板１の固定部１５に形成されている。本実施形態においては、固定電極４１は、導電層３とともにパターニングされた金属の層によって形成されている。固定電極４１は、固定側櫛歯状電極部４１１を有している。固定側櫛歯状電極部４１１は、固定部１５の複数の固定側櫛歯状部１５１に形成された複数の櫛歯状の部分である。
【００７７】
可動電極４２は、基板１の可動部１６に形成されている。本実施形態においては、可動電極４２は、導電層３とともにパターニングされた金属の層によって形成されている。可動電極４２は、可動側櫛歯状電極部４２１を有している。可動側櫛歯状電極部４２１は、可動部１６の質量部１６１の複数の可動側櫛歯状部１６３に形成された複数の櫛歯状の部分である。
【００７８】
なお、固定電極４１および可動電極４２は、導電層３と一括して形成された金属の層からなるものに限定されない。たとえば、基板１のうち固定部１５の複数の固定側櫛歯状部１５１および可動部１６の質量部１６１の複数の可動側櫛歯状部１６３となる領域を、ドーピングなどの改質処理によって導体化してもよい。この場合、複数の固定側櫛歯状部１５１が固定側櫛歯状電極部４１１となり、複数の可動側櫛歯状部１６３が可動側櫛歯状電極部４２１となる。
【００７９】
制御素子８は、検出部４による検出処理を制御するためのものである。このような制御素子８としては、たとえばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子などの集積回路素子が挙げられる。
【００８０】
制御素子８は、凹部中間面１４３に配置されている。導電層３のうち凹部中間面１４３に形成された部分には、複数の素子パッド部３７が形成されている。複数の素子パッド部３７は、制御素子８と度通している。素子パッド部３７は、たとえば互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。制御素子８は、凹部底面１４２のすべてと重なっている。また、制御素子８は、凹部第１側面１４１のすべてと重なっている。また、制御素子８は、主面１１よりも裏面１２寄りに位置している。
【００８１】
また、本実施形態においては、凹部中間面１４３には、封止絶縁膜６が設けられている。封止絶縁膜６は、平面視矩形環状とされた凹部中間面１４３の大部分に設けられており、平面視矩形状である。封止絶縁膜６は、たとえば絶縁樹脂からなる絶縁樹脂層と接着層とが積層されたものである。後述する製造方法において、複数の素子パッド部３７が形成された凹部中間面１４３に封止絶縁膜６を接着し、封止絶縁膜６に対して制御素子８を押し付けると、複数の素子パッド部３７が封止絶縁膜６を貫通して制御素子８と接する。このような構成により、本実施形態においては、凹部第１側面１４１および凹部底面１４２によって囲まれた空間と補助凹部１７とは、制御素子８および封止絶縁膜６によって密閉されている。
【００８２】
主面１１には、複数の外部パッド部３８が形成されている。複数の外部パッド部３８は、半導体装置Ａ１をたとえば回路基板（図示略）に実装するためのものである。外部パッド部３８は、導電層３の主面導電部３６に形成されている。外部パッド部３８は、たとえば、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。複数の外部パッド部３８は、導電層３を介して検出部４および制御素子８に適宜導通している。
【００８３】
次に、半導体装置Ａ１の製造方法の一例について、図４〜図１４を参照しつつ、以下に説明する。
【００８４】
まず、図４に示すように基板１を用意する。基板１は、半導体材料（たとえばＳｉ）の単結晶からなる層と異質層１８とが積層されたものである。基板１の厚さは、たとえば２００〜２５００μｍ程度である。以下の説明においては、１つの半導体装置Ａ１を製造する工程を例に説明するが、より大きな半導体基板材料を用意することにより、複数の半導体装置Ａ１を一括して製造してもよい。なお、図４以降に示す基板１は、半導体装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
【００８５】
基板１は、互いに反対側を向く主面１１および裏面１２を有している。本実施形態においては、主面１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
【００８６】
次いで、主面１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
【００８７】
次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする凹部１４の形状および大きさに応じて設定する。
【００８８】
次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５４．７４°程度となる。
【００８９】
次いで、前記マスク層の開口を拡大する。続いて、上述したＫＯＨを用いた異方性エッチングによって行う。そして、前記マスク層を除去する。この２段階のエッチングを行うことにより、図５に示す凹部１４が形成される。凹部１４は、凹部第１側面１４１、凹部底面１４２、凹部中間面１４３および凹部第２側面１４４を有しており、主面１１から凹んでいる。凹部１４は、厚さ方向視矩形状である。
【００９０】
次いで、図６に示すように、たとえばＣＶＤやスパッタリングにより、主面１１および凹部１４に、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１および主面絶縁部２２となる。基板１の凹部１４の凹部第１側面１４１には、絶縁層２の凹部内面絶縁部２１が形成されている。この凹部内面絶縁部２１は、固定部１５および可動部１６の形状に併せてパターニングされていてもよいし、パターニングされていなくてもよい。凹部内面絶縁部２１がパターニングされていない場合、後述するエッチングに用いるマスク層を形成しておく。
【００９１】
次いで、図７に示すように、上述したシード層およびメッキ層からなる導電層３を形成する。シード層は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層の形成は、たとえばシード層を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層が得られる。シード層およびメッキ層は、積層されることにより導電層３をなす。導電層３は、凹部底面導電部３５および主面導電部３６を有する。
【００９２】
次いで、図８に示すように、導電層３の適所に、複数の素子パッド部３７および複数の外部パッド部３８を形成する。複数の素子パッド部３７および複数の外部パッド部３８の形成は、たとえばめっきによってＮｉ層、Ｐｄ層およびＡｕ層を積層させることによって行う。この段階における図３と同様の断面図を図９に示す。
【００９３】
次いで、図１０および図１１に示すように、基板１の半導体材料からなる層に溝部１７’を形成する。溝部１７’の形成は、たとえば、絶縁層２の凹部内面絶縁部２１をマスク層として、ボッシュ法等によるドライエッチングを施すことによって行う。これにより、半導体材料からなる層を貫通し、異質層１８に到達する溝部１７’が得られる。
【００９４】
次いで、図１２および図１３に示すように、補助凹部１７を形成する。補助凹部１７の形成は、異質層１８のうち上述した溝部１７’から露出した部分とこの露出部分に繋がる部分を除去することによって行う。この除去処理は、たとえばＳｉを残存させ、ＳｉＯ2からなる異質層１８を選択的に除去しうるエッチング等による。このようなエッチングには、たとえばフッ酸やフッ化アンモニウムが用いられる。補助凹部１７が形成されることにより、固定部１５および可動部１６が完成する。可動部１６の全体および固定部１５の複数の固定側櫛歯状部１５１は、補助凹部１７に収容される。
【００９５】
次いで、図１４に示すように、凹部中間面１４３に封止絶縁膜６を接着する。この封止絶縁膜６によって複数の素子パッド部３７と凹部中間面１４３とを覆う。
【００９６】
この後は、封止絶縁膜６に対して制御素子８を押し付ける。この際に、接合を促進する手段として、たとえば熱や振動を加えてもよい。制御素子８の押付力によって、複数の素子パッド部３７が封止絶縁膜６を貫通し、制御素子８に接する。これにより、制御素子８が搭載される。また、制御素子８と封止絶縁膜６とによって、凹部第１側面１４１および凹部底面１４２によって囲まれた空間と補助凹部１７とが密閉される。以上の工程を経ることにより、半導体装置Ａ１が得られる。
【００９７】
次に、半導体装置Ａ１の作用について説明する。
【００９８】
本実施形態によれば、固定部１５および可動部１６は、基板１の一部として形成されており、凹部１４の凹部底面１４２をそれぞれが含む。このため、固定部１５、可動部１６および検出部４は、半導体装置Ａ１の外部からは接触されにくい配置となっている。また、固定部１５や可動部１６を保護するための別体のカバー等も不要である。したがって、半導体装置Ａ１のさらなる小型化と信頼性の向上とを図ることができる。
【００９９】
凹部１４の凹部中間面１４３に制御素子８が搭載されている。これにより、固定部１５、可動部１６および検出部４を制御素子８によって保護することができる。特に、制御素子８の搭載に封止絶縁膜６を用いることにより、凹部第１側面１４１および凹部底面１４２によって囲まれた空間と補助凹部１７とは、制御素子８および封止絶縁膜６によって密閉されている。これは、固定部１５、可動部１６および検出部４の保護に好ましい。
【０１００】
基板１が異質層１８を含むことにより、所望の位置に所望の大きさの補助凹部１７を形成することができる。
【０１０１】
固定電極４１の固定側櫛歯状電極部４１１と可動電極４２の可動側櫛歯状電極部４２１とを相対動可能な配置とすることにより、可動部１６の質量部１６１の固定部１５に対する相対動を、固定電極４１と可動電極４２との静電容量の変化として、適切に検出することができる。
【０１０２】
図１５〜図２２は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
【０１０３】
図１５および図１６は、本発明の第２実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ２は、基板１が異質層１８を有していない点が、上述した実施形態と異なっている。
【０１０４】
図１５は、半導体装置Ａ２を示す図２と同様の断面図である。図１６は、半導体装置Ａ２を示す図３と同様の断面図である。
【０１０５】
本実施形態においては、基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、３００〜２０００μｍである。
【０１０６】
図１７〜図２１は、半導体装置Ａ２の製造方法の一例を示している。
【０１０７】
図１７は、半導体装置Ａ１の製造方法における図８および図９に相当する段階を示している。基板１の凹部１４の凹部第１側面１４１には、絶縁層２の凹部内面絶縁部２１が形成されている。この凹部内面絶縁部２１は、固定部１５および可動部１６の形状に併せてパターニングされていてもよいし、パターニングされていなくてもよい。凹部内面絶縁部２１がパターニングされていない場合、後述するエッチングに用いるマスク層を形成しておく。
【０１０８】
次いで、図１８に示すように、基板１に溝部１７’を形成する。溝部１７’の形成は、たとえば、絶縁層２の凹部内面絶縁部２１をマスク層として、ボッシュ法等を用いたドライエッチングを基板１に施すことによって行う。なお、この際に形成する溝部１７’の深さは、補助凹部１７の深さよりも浅い。
【０１０９】
次いで、図１９に示すように、補助絶縁層２９を形成する。補助絶縁層２９は、溝部１７’を覆う層であり、たとえば熱酸化によってＳｉＯ2を生成することによって形成される。
【０１１０】
次いで、図２０に示すように、補助絶縁層２９のうち溝部１７’の底部を覆う部分と、基板１の一部とを、たとえばボッシュ法等を用いたドライエッチングによって除去する。これにより、溝部１７’がさらに深くなる。また、溝部１７'のうち底部側に位置する部分は、補助絶縁層２９から露出している。
【０１１１】
次いで、ＳｉＯ2からなる補助絶縁層２９を残存させ、Ｓｉからなる基板１を除去しうる等方性エッチングを施す。これにより、隣り合う溝部１７’同士が連結し、図２１に示すように補助凹部１７が形成される。
【０１１２】
このような実施形態によっても、半導体装置Ａ２のさらなる小型化と信頼性の向上とを図ることができる。
【０１１３】
図２２は、本発明の第３実施形態に基づく半導体装置を示している。本実施形態の半導体装置Ａ３は、基板１の固定部１５および可動部１６の構成と検出部４の構成とが、上述した半導体装置Ａ１および半導体装置Ａ２と異なっている。
【０１１４】
本実施形態においては、可動部１６は、質量部１６１および連結部１６２を有しているものの、可動部１６には、上述した可動側櫛歯状部１６３は含まれない。また、固定部１５は、可動部１６の可動側櫛歯状部１６３を囲む矩形環状領域とされており、上述した固定側櫛歯状部１５１は含まない。
【０１１５】
本実施形態の検出部４は、検出部４は、可動部１６の連結部１６２に取り付けられており、連結部１６２の歪を検出するたとえば歪みセンサあるいはいわゆるピエゾ素子である。
【０１１６】
なお、可動部１６が補助凹部１７に収容されており、主に質量部１６１の慣性力に起因して可動部１６が固定部１５に対して相対動可能である点は、上述した実施形態と同様である。
【０１１７】
このような実施形態によっても、半導体装置Ａ３のさらなる小型化と信頼性の向上とを図ることができる。なお、可動部１６は、１つの質量部１６１と複数の連結部１６２とを含む構成であってもよい。この場合、複数の連結部１６２に、複数の検出部４が各別に配置されることが好ましい。このような構成によれば、複数次元の加速度を検出することができる。
【０１１８】
なお、基板１の構成は、半導体装置Ａ１における異質層１８を含む構成であってもよいし、半導体装置Ａ２における異質層１８を含まない構成であってもよい。
【０１１９】
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【０１２０】
Ａ１〜Ａ３      半導体装置
１      基板
１１      主面
１２      裏面
１４      凹部
１４２      凹部底面
１４１      凹部第１側面
１４３      凹部中間面
１４４      凹部第２側面
１５      固定部
１５１      固定側櫛歯状部
１６      可動部
１６１      質量部
１６３      可動側櫛歯状部
１６２      連結部
１７      補助凹部
１７’      溝部
１８      異質層
２      絶縁層
２１      凹部内面絶縁部
２２      主面絶縁部
２９      補助絶縁層
３      導電層
３５      凹部底面導電部
３６      主面導電部
３７      素子パッド部
３８      外部パッド部
４      検出部
４１      固定電極
４１１      固定側櫛歯状電極部
４２      可動電極
４２１      可動側櫛歯状電極部
６      封止絶縁膜
８      制御素子
【図１】
2017058133.tif 000003
【図２】
2017058133.tif 000004
【図３】
2017058133.tif 000005
【図４】
2017058133.tif 000006
【図５】
2017058133.tif 000007
【図６】
2017058133.tif 000008
【図７】
2017058133.tif 000009
【図８】
2017058133.tif 000010
【図９】
2017058133.tif 000011
【図１０】
2017058133.tif 000012
【図１１】
2017058133.tif 000013
【図１２】
2017058133.tif 000014
【図１３】
2017058133.tif 000015
【図１４】
2017058133.tif 000016
【図１５】
2017058133.tif 000017
【図１６】
2017058133.tif 000018
【図１７】
2017058133.tif 000019
【図１８】
2017058133.tif 000020
【図１９】
2017058133.tif 000021
【図２０】
2017058133.tif 000022
【図２１】
2017058133.tif 000023
【図２２】
2017058133.tif 000024