【事件の表示】
　特願２００２−１９９７３７「半導体装置の製造方法」拒絶査定不服審判事件〔平成１６年　２月１２日出願公開、特開２００４−　４７５３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　  
　本願は、平成１４年７月９日の出願であって、平成１９年２月１４日に手続補正書が提出され、平成２０年１１月７日付けで拒絶査定がされ、それに対して、同年１２月１０日に審判が請求されたものである。 
　  
　
第２　本願発明  
　請求項１〜６に係る発明のうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。  
　  
「【請求項１】　一層のポリシリコンゲート電極を有する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、二層の第１ポリシリコンゲート電極および第２ポリシリコンゲート電極を有する二層ゲートトランジスタを、１つの半導体基板に形成する半導体装置の製造方法であって、　
　前記半導体基板の全面に、一層目のポリシリコン膜を形成し、当該一層目のポリシリコン膜をパターニングして、一層目のポリシリコン膜からなる第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成する第１工程と、　
　前記第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成した半導体基板の全面に、保護膜となる絶縁膜を形成する第２工程と、　
　前記半導体基板上の前記第１ＭＯＳトランジスタおよび二層ゲートトランジスタの形成領域以外の前記絶縁膜を除去して、前記半導体基板を露出する第３工程と、
　前記第１ＭＯＳトランジスタ及び二層ゲートトランジスタの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコン膜を形成した後、半導体基板の全面に二層目のポリシリコン膜を形成し、当該二層目のポリシリコン膜をパターニングして、二層目のポリシリコン膜からなる前記二層ゲートトランジスタの第２ポリシリコンゲート電極、および前記絶縁膜を除去した半導体基板上に第２ＭＯＳトランジスタのポリシリコンゲート電極を形成する第４工程とを有することを特徴とする半導体装置の製造方法。」 　  
　
　
第３　引用例の記載と引用発明
１　引用例とその記載内容
　原査定の拒絶の理由で引用した、本願の出願前に日本国内において頒布された刊行物である特開平１０−９３０５５号公報（以下「引用例」という。）には、「フラッシュメモリ素子の製造方法」（発明の名称）について、図１４〜図２４とともに、次の記載がある（下線は当審で付加。以下同じ。）。　
　
ア　発明の実施の形態
「【００１５】
【発明の実施の形態】以下、本発明によるフラッシュメモリ素子の製造方法を添付した図面を参照して詳細に説明すると次の通りである。
【００１６】
図14乃至図24はフラッシュメモリ素子の製造方法を説明するための素子の断面図であり、図14はフィールド酸化膜12によりメモリセル領域Ａ、高電圧用トランジスタ領域Ｂ及び低電圧用トランジスタ領域Ｃに区分されたシリコン基板11上に酸化膜13を形成し
【００１７】シリコン基板11が露出されるようにメモリセル領域Ａに形成された酸化膜13を除去し、露出されたシリコン基板11上にトンネル酸化膜14を形成する（図15参照）。フィールド酸化膜12を包含する
全体構造上部に第１ポリシリコン層15を形成し（図16参照）、その後、第１ポリシリコン層15を一部除去してメモリセル領域2Aと高電圧用トランジスタ領域Ｂのアクティブ領域に第１ポリシリコン層15を残留させる（図17参照）。
【００１８】
フィールド酸化膜12を包含した全体構造上部に下部酸化膜16A 、窒化膜16B 及び上部酸化膜16C のＯＮＯ構造を有する誘電体膜16を形成し（図18参照）、その後、低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去した後、洗浄工程を実施する（図19参照）。この時、メモリセル領域Ａに形成された誘電体膜16の内、上部酸化膜16C は洗浄溶液により損傷を受ける。
【００１９】
引き続き、低電圧用トランジスタ領域Ｃにゲート酸化膜17を形成した後、全体構造上部に第２ポリシリコン層18を形成し（図20参照）、高電圧用トランジスタ領域Ｂに形成された第２ポリシリコン層18及び誘電体膜16を順次に除去し
【００２０】
図22はシリコン基板11の全体構造上部に第３ポリシリコン層21及びシリサイド層19を順次に形成した状態を図示し、この後、パターニング工程を実施することにより高電圧用トランジスタ領域Ｂと低電圧用トランジスタ領域Ｃには酸化膜13，17、ポリシリコン層15，21，18，21及びシリサイド層19とによりなるゲート電極20B ，20C が各々形成
【００２１】
更にパターニング工程を再び実施してメモリセル領域Ａにトンネル酸化膜14、第１ポリシリコン層15、誘電体膜16、第２及び第３ポリシリコン層18，21及びシリサイド層19が積層された構造のゲート電極20A を形成する（図24参照）。
【００２２】上述したように本発明によるゲート電極20A ，20B ，20C 形成時、メモリセル領域Ａに形成された誘電体膜16、特に、上部酸化膜16C は低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去した後、実施される洗浄過程においてのみ損傷を受けるため誘電体膜16の損傷回数を最小化することができるため良好な誘電体膜を形成することができる。」
　　
イ　ここで、引用例の【００１８】段落の「低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去」することにより、図19を参酌すれば、「シリコン基板11」が露出することがみてとれる。
　　
２　引用発明
　上記ア及びイによれば、引用例には、次の発明が記載されているといえる（以下「引用発明」という。）。
　
「フラッシュメモリ素子の製造方法であって、メモリセル領域Ａ、高電圧用トランジスタ領域Ｂ及び低電圧用トランジスタ領域Ｃを有するシリコン基板11上に酸化膜13を形成し、全体構造上部に第１ポリシリコン層15を形成し、該第１ポリシリコン層15を一部除去してメモリセル領域Ａと高電圧用トランジスタ領域Ｂのアクティブ領域に第１ポリシリコン層15を残留させ、全体構造上部に誘電体膜16を形成し、その後、低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去して、シリコン基板11を露出し、引き続き、低電圧用トランジスタ領域Ｃにゲート酸化膜17を形成した後、全体構造上部に第２ポリシリコン層18を形成し、高電圧用トランジスタ領域Ｂに形成された第２ポリシリコン層18及び誘電体膜16を順次に除去し、低電圧用トランジスタ領域Ｃには、ポリシリコン層18を含むゲート電極20Cが形成され、高電圧用トランジスタ領域Ｂには、第１ポリシリコン層15を含むゲート電極20Bが形成され、メモリセル領域Ａに第１ポリシリコン層15、誘電体膜16、第２ポリシリコン層18が積層された構造のゲート電極20A を形成する、フラッシュメモリ素子の製造方法。」
　
　
第４　対比
１　本願発明と引用発明とを対比すると、
ア　引用発明の「メモリセル領域Ａ」、「高電圧用トランジスタ領域Ｂ」及び「低電圧用トランジスタ領域Ｃ」には、それぞれ、「メモリセル」、「高電圧用トランジスタ」及び「低電圧用トランジスタ」が形成されるものである。
　そして、引用発明の「フラッシュメモリ素子の製造方法」、「高電圧用トランジスタ」、「低電圧用トランジスタ」は、それぞれ、本願発明の「半導体装置の製造方法」、「第１ＭＯＳトランジスタ」、「第２ＭＯＳトランジスタ」に相当する。　
　さらに、引用発明の「メモリセル」は、「第１ポリシリコン層15、誘電体膜16、第２ポリシリコン層18が積層された構造のゲート電極20A」が形成されていることから、「第１ポリシリコン層15」及び「第２ポリシリコン層18」の２つのゲートを有するものであり、本願発明の「二層ゲートトランジスタ」に相当する。　
　
イ　引用発明の「全体構造上部に第１ポリシリコン層15を形成」することは、本願発明の「半導体基板の全面に、一層目のポリシリコン膜を形成」することに相当する。　
　そして、引用発明において、「第１ポリシリコン層15を一部除去してメモリセル領域Ａと高電圧用トランジスタ領域Ｂのアクティブ領域に第１ポリシリコン層15を残留させ」ることにより、すなわちパターニングにより残留する「第１ポリシリコン層15」は、本願発明の「一層目のポリシリコン膜」からなる「第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極」に、それぞれ相当する。　
　そうすると、引用発明の「第１ポリシリコン層15を一部除去してメモリセル領域Ａと高電圧用トランジスタ領域Ｂのアクティブ領域に第１ポリシリコン層15を残留させ」ることは、本願発明の「一層目のポリシリコン膜をパターニングして、一層目のポリシリコン膜からなる第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成する第１工程」に相当する。　
　
ウ　引用発明の「誘電体膜16」は、引用例の【００１８】段落の「全体構造上部に下部酸化膜16A 、窒化膜16B 及び上部酸化膜16C のＯＮＯ構造を有する誘電体膜16を形成し（図18参照）、その後、低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去した後、洗浄工程を実施する（図19参照）。この時、メモリセル領域Ａに形成された誘電体膜16の内、上部酸化膜16C は洗浄溶液により損傷を受ける。」との記載から、洗浄溶液により、下層が損傷を受けることを避けるための保護膜になっていることが分かる。
　なお、引用例における後述の第２ポリシリコン層18を除去する段階においても、誘電体膜16がエッチングの際の保護膜となることは当業者にとって明らかである。　
　そして、引用発明の「全体構造上部に誘電体膜16を形成」することから、引用発明の「第１ポリシリコン層15」を形成した「シリコン基板１１」の全面に「誘電体膜16」を形成することは明らかである。
　そうすると、引用発明の「全体構造上部に誘電体膜16を形成」することは、本願発明の「第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成した半導体基板の全面に、保護膜となる絶縁膜を形成する第２工程」に相当する。
　
エ　引用発明の「低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去」することは、「メモリセル領域Ａ」および「高電圧用トランジスタ領域Ｂ」以外の「誘電体膜16を除去」するともいえる。
　そうすると、引用発明の「低電圧用トランジスタ領域Ｃに形成された誘電体膜16を除去して、シリコン基板11を露出」することは、本願発明の「半導体基板上の前記第１ＭＯＳトランジスタおよび二層ゲートトランジスタの形成領域以外の前記絶縁膜を除去して、前記半導体基板を露出する第３工程」に相当する。  　
　
オ　引用発明の「低電圧用トランジスタ領域Ｃ」は、本願発明の「第１ＭＯＳトランジスタ及び二層ゲートトランジスタの形成領域以外」に相当するから、引用発明の「低電圧用トランジスタ領域Ｃにゲート酸化膜17を形成」することは、本願発明の「第１ＭＯＳトランジスタ及び二層ゲートトランジスタの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコン膜を形成」することに相当する。
　
カ　引用発明の「全体構造上部に第２ポリシリコン層18を形成」することは、本願発明の「半導体基板の全面に二層目のポリシリコン膜を形成」することに相当する。　
　
キ　引用発明において、「高電圧用トランジスタ領域Ｂに形成された第２ポリシリコン層18及び誘電体膜16を順次に除去」することにより、すなわち、「第２ポリシリコン層18」をパターニングして、除去されず残留した「第２ポリシリコン層18」により、「メモリセル」の「ゲート電極20A」、「低電圧用トランジスタ」の「ゲート電極20C」をそれぞれ形成するから、上記パターニングした後の「第２ポリシリコン層18」は、本願発明の「第２ポリシリコンゲート電極」及び「第２ＭＯＳトランジスタのポリシリコンゲート電極」に、それぞれ相当する。　
　そうすると、引用発明は、「高電圧用トランジスタ領域Ｂに形成された第２ポリシリコン層18及び誘電体膜16を順次に除去」することにより、本願発明のように、「二層目のポリシリコン膜をパターニングして」、「第１ポリシリコンゲート電極および第２ポリシリコンゲート電極を有する二層ゲートトランジスタ」の「第２ポリシリコンゲート電極」及び「第２ＭＯＳトランジスタのポリシリコンゲート電極」を形成していることは、当業者にとって明らかである。
　
ク　したがって、上記オ〜キから、引用発明は、「前記第１ＭＯＳトランジスタ及び二層ゲートトランジスタの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコン膜を形成した後、半導体基板の全面に二層目のポリシリコン膜を形成し、当該二層目のポリシリコン膜をパターニングして、二層目のポリシリコン膜からなる前記二層ゲートトランジスタの第２ポリシリコンゲート電極、および前記絶縁膜を除去した半導体基板上に第２ＭＯＳトランジスタのポリシリコンゲート電極を形成する第４工程」を有することが分かる。
　
ケ　なお、請求人は、審判の請求の理由において、本願発明は、保護膜となる絶縁膜（６）が除去されず、第１ＭＯＳトランジスタの上に最後まで残るのに対し、引用例の高電圧トランジスタ領域Ｂにおける、トランジスタのゲート電極１５上の絶縁膜１６は残されていない旨主張するが、本願発明は、二層目のポリシリコン膜をパターニングした後に、絶縁膜をどのように取り扱うかは、何ら請求項に特定されていないから、請求人の指摘する点は、本願発明と引用発明との相違点とすることはできない。　
　
２　以上のとおりであるから、引用発明も、
　「一層のポリシリコンゲート電極を有する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、二層の第１ポリシリコンゲート電極および第２ポリシリコンゲート電極を有する二層ゲートトランジスタを、１つの半導体基板に形成する半導体装置の製造方法であって、　
　前記半導体基板の全面に、一層目のポリシリコン膜を形成し、当該一層目のポリシリコン膜をパターニングして、一層目のポリシリコン膜からなる第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成する第１工程と、　
　前記第１ＭＯＳトランジスタのポリシリコンゲート電極および二層ゲートトランジスタの第１ポリシリコンゲート電極を形成した半導体基板の全面に、保護膜となる絶縁膜を形成する第２工程と、　
　前記半導体基板上の前記第１ＭＯＳトランジスタおよび二層ゲートトランジスタの形成領域以外の前記絶縁膜を除去して、前記半導体基板を露出する第３工程と、　
　前記第１ＭＯＳトランジスタ及び二層ゲートトランジスタの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコン膜を形成した後、半導体基板の全面に二層目のポリシリコン膜を形成し、当該二層目のポリシリコン膜をパターニングして、二層目のポリシリコン膜からなる前記二層ゲートトランジスタの第２ポリシリコンゲート電極、および前記絶縁膜を除去した半導
体基板上に第２ＭＯＳトランジスタのポリシリコンゲート電極を形成する第４工程とを有することを特徴とする半導体装置の製造方法。」　
であるといえるから、本願発明と引用発明との間に構成上の差異は存在しないことに帰着する。　
　したがって、本願発明は、特許出願前に日本国内において頒布された刊行物に記載された発明（引用発明）である。
　　
　以上のとおり、本願発明は引用発明と同一であるから、本願発明は、特許法第２９条第１項第３号に掲げる発明に該当し、特許を受けることができない。　  
　 
　なお、仮に、本願発明が、第１及び第２ＭＯＳトランジスタのゲート電極並びに第１ポリシリコンゲート電極及び第２ポリシリコンゲート電極が全て単層で形成されるものであって、この点が引用発明との相違点となるとしても、そのように形成することは、例えば、特開平３−１０５９８１号公報、特開平９−１７９６７号公報に開示されているように、本願の出願前に周知の技術である。　
　したがって、仮に上記のとおりであっても、本願発明は周知技術を勘案することにより、引用発明に基づいて、当業者が容易に想到し得たものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　 
第６　結言 　  
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。  
　  
　よって、結論のとおり審決する。