(57)【要約】【課題】  本発明は、薄膜キャパシター及びその製造方法に関するものである。【解決手段】  本発明による薄膜キャパシターは、基板上に第１及び第２電極層と誘電体層とが交互に積層されてなる本体と、本体内に配置され、第１電極層と電気的に接続された複数の第１ビア、及び第２電極層と電気的に接続され、第１ビアと交互に配置された複数の第２ビアと、本体の上面に配置され、複数の第１ビアと接続された第１接続電極、及び複数の第２ビアと接続された第２接続電極と、第１及び第２接続電極上に配置され、複数の第１及び第２ビアの周囲に形成された第１及び第２電極パッドと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層方向において第１及び第２電極層と誘電体層とが交互に積層されてなる本体と、
前記本体内に配置され、前記第１電極層と電気的に接続された複数の第１ビア、及び前記第２電極層と電気的に接続され、前記複数の第１ビアの各々と交互に配置された複数の第２ビアと、
前記本体の外部に配置され、前記積層方向と直交する面内においてそれぞれ前記第１及び第２ビアと重ならない位置に配置された第１及び第２電極パッドと、
前記本体の外部に配置され、前記第１電極パッドと前記第１ビアとを接続する第１接続電極と、
前記本体の外部に配置され、前記第２電極パッドと前記第２ビアとを接続する第２接続電極と、を含む、薄膜キャパシター。
【請求項２】
前記第１及び第２ビアは一方向に交互に配置される、請求項１に記載の薄膜キャパシター。
【請求項３】
前記第１及び第２ビアは同一線上に交互に配置される、請求項２に記載の薄膜キャパシター。
【請求項４】
前記第１及び第２ビアは一方向にジグザグ状に交互に配置される、請求項２に記載の薄膜キャパシター。
【請求項５】
前記第１及び第２ビアは長さ方向に交互に配置される、請求項２に記載の薄膜キャパシター。
【請求項６】
前記第１及び第２ビアは幅方向に交互に配置される、請求項２に記載の薄膜キャパシター。
【請求項７】
前記第１及び第２ビアは、前記第１及び第２電極パッドから同一の距離だけ離隔して配置される、請求項１から請求項６の何れか一項に記載の薄膜キャパシター。
【請求項８】
前記第１及び第２接続電極は櫛状を有する、請求項１から請求項７の何れか一項に記載の薄膜キャパシター。
【請求項９】
前記第１及び第２接続電極の櫛状は互いに噛み合って交互に配置された形態である、請求項８に記載の薄膜キャパシター。
【請求項１０】
前記第１接続電極は、前記複数の第１ビアとそれぞれ接続された複数の第１接続部と、前記複数の第１接続部と接続された第１電極部と、を含み、
前記第２接続電極は、前記複数の第２ビアとそれぞれ接続された複数の第２接続部と、前記複数の第２接続部と接続された第２電極部と、を含む、請求項１から請求項９の何れか一項に記載の薄膜キャパシター。
【請求項１１】
前記第１及び第２電極パッドは、前記第１及び第２接続電極上にそれぞれ形成される、請求項１から請求項１０の何れか一項に記載の薄膜キャパシター。
【請求項１２】
第１及び第２電極層と誘電体層とを交互に積層することで本体を形成する段階と、
前記本体の積層方向に、前記本体内に、前記第１電極層と接続される複数の第１ビアを形成し、前記第２電極層と電気的に接続され、前記複数の第１ビアの各々と交互に配置されるように複数の第２ビアを形成する段階と、
前記本体の上面に、前記複数の第１ビアと接続される第１接続電極、及び前記複数の第２ビアと接続される第２接続電極を形成する段階と、
前記第１及び第２接続電極と接続され、前記積層方向と直交する面内においてそれぞれ前記第１及び第２ビアと重ならない位置に配置されるように第１及び第２電極パッドを形成する段階と、を含む、薄膜キャパシターの製造方法。
【請求項１３】
前記第１及び第２ビアは一方向に交互に配置される、請求項１２に記載の薄膜キャパシターの製造方法。
【請求項１４】
前記第１及び第２ビアは同一線上に交互に配置される、請求項１３に記載の薄膜キャパシターの製造方法。
【請求項１５】
前記第１及び第２ビアは一方向にジグザグ状に交互に配置される、請求項１３に記載の薄膜キャパシターの製造方法。
【請求項１６】
前記第１及び第２ビアは前記第１及び第２電極パッドから同一の距離だけ離隔して配置される、請求項１２から請求項１５の何れか一項に記載の薄膜キャパシターの製造方法。
【請求項１７】
前記第１及び第２接続電極は櫛状を有する、請求項１２から請求項１６の何れか一項に記載の薄膜キャパシターの製造方法。
【請求項１８】
前記第１及び第２接続電極の櫛状は互いに噛み合って交互に配置された形態である、請求項１７に記載の薄膜キャパシターの製造方法。
【請求項１９】
前記複数の第１及び第２ビアを形成する段階は、
前記本体の積層方向に、前記本体内に複数の第１ビアホール及び複数の第２ビアホールを形成する段階と、
前記複数の第１及び第２ビアホール内に導電性物質を充填することで複数の第１及び第２ビアを形成する段階と、を含む、請求項１２から請求項１８の何れか一項に記載の薄膜キャパシターの製造方法。
【請求項２０】
前記第１及び第２電極パッドは、前記第１及び第２接続電極上にそれぞれ形成される、請求項１２から請求項１９の何れか一項に記載の薄膜キャパシターの製造方法。
【請求項２１】
誘電体層と交互に積層された複数の第１及び第２電極層とを含む本体と、
前記第１及び第２電極層とそれぞれ電気的に接続される複数の第１及び第２ビアと、を含み、
複数の前記第１及び第２ビアは、交互に配置され、一直線上に配列される、薄膜キャパシター。
【請求項２２】
前記第１及び第２ビアとそれぞれ電気的に接続される第１及び第２電極パッドをさらに含み、
前記第１及び第２電極パッドは、前記本体の上方に配置され、前記積層方向と直交する面内においてそれぞれ前記第１及び第２ビアと重ならない位置に配置される、請求項２１に記載の薄膜キャパシター。
【請求項２３】
前記本体の上方において、複数の前記第１ビアのそれぞれを前記第１電極パッドと接続する第１接続電極と、
前記本体の上方において、複数の前記第２ビアのそれぞれを前記第２電極パッドと接続する第２接続電極と、をさらに含み、
前記第１及び第２接続電極は互いに噛み合う櫛状を有する、請求項２２に記載の薄膜キャパシター。
【請求項２４】
積層方向において誘電体層と交互に積層された複数の第１及び第２電極層とを含む本体と、
前記第１電極層のそれぞれと電気的に接続され、前記第１電極層の上部表面において階段状を有する複数の第１ビアと、
前記第２電極層のそれぞれと電気的に接続され、前記第２電極層の上部表面において階段状を有する複数の第２ビアと、
前記第１及び第２ビアのそれぞれと電気的に接続される第１及び第２電極パッドと、を含む、薄膜キャパシター。
【請求項２５】
前記第１及び第２電極パッドは、前記本体の上方に存在し、積層方向と直交する面内において前記第１ビアまたは第２ビアと重ならない、請求項２４に記載の薄膜キャパシター。
【請求項２６】
複数の前記第１及び第２ビアの側面上に前記本体の積層方向を基準として絶縁層をさらに含む、請求項２４または請求項２５に記載の薄膜キャパシター。
【請求項２７】
前記第１ビアのそれぞれを前記第１電極パッドと電気的に接続する第１接続電極と、
前記第２ビアのそれぞれを前記第２電極パッドと電気的に接続する第２接続電極と、をさらに含み、
前記第１及び第２ビアは、交互に配置され、一直線上に配列され、
前記第１及び第２接続電極は互いに噛み合う櫛状を有する、請求項２４から請求項２６の何れか一項に記載の薄膜キャパシター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシター及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）の薄型化により、積層セラミックキャパシター（ＭＬＣＣ；ｍｕｌｔｉ  ｌａｙｅｒ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｅｒ）よりも厚さの小さい薄膜キャパシターの必要性が増大している。
【０００３】
薄膜キャパシターは、薄膜（ｔｈｉｎ  ｆｉｌｍ）技術を用いて薄型のキャパシターを開発することができるという利点を有するが、ＭＬＣＣに比べて積層できる誘電体の層数の制約が大きいため、大容量を実現するには困難さがある。
【０００４】
高周波数の信号を効果的に伝送または処理するためには、インピーダンス（ｉｍｐｅｄａｎｃｅ）が最小化された薄膜キャパシターが必要である。しかし、キャパシターの特性上、高周波数信号の印加時において高いインダクタンス（ｉｎｄｕｃｔａｎｃｅ）の発生を防ぐことができないため、キャパシターの等価直列インダクタンス（ＥＳＬ；ｅｑｕｉｖａｌｅｎｔ  ｓｅｒｉｅｓ  ｉｎｄｕｃｔａｎｃｅ）が低くなるように素子を製作し、誘導性リアクタンスにより生じるインピーダンスを低く抑えなければならない。
【０００５】
誘電体層を接続する電極を互いに接続する方法としてビア（ｖｉａ）を用いる場合、凹陥した部分（ディンプル；ｄｉｍｐｌｅ）を有するビア上に電極パッドを形成すると、上記電極パッドがビアの形状に応じて形成されるため、電極パッドにディンプルが生じ得る。そのため、後で薄膜キャパシターを基板に実装する時に、電極パッドが基板と接触する面積が小さくなって、接触不良などの問題が発生し得る。
【０００６】
したがって、多数の誘電体層を効率的且つ安定的に外部電極と接続する方法が求められている状況である。
【０００７】
下記先行技術文献に記載の特許文献は、薄膜キャパシターについて開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２２５８４９号公報
【特許文献２】特開２０１４−０９００７７号公報
【特許文献３】特開２０１５−０７００５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の様々な目的の一つは、並べて配置されたビアの周囲に電極パッドを形成することで、ビアの製造不良に起因する好ましくない現象の発生を防止することができ、ＥＳＬ及びＥＳＲを低減することができる薄膜キャパシター及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明により提案する様々な解決手段の一つは、基板上に第１及び第２電極層と誘電体層とが交互に積層されてなる本体と、本体内に配置され、第１電極層と電気的に接続された複数の第１ビア、及び第２電極層と電気的に接続され、第１ビアと交互に配置された複数の第２ビアと、本体の上面に配置され、複数の第１ビアと接続された第１接続電極と、複数の第２ビアと接続された第２接続電極と、第１及び第２接続電極上に配置され、複数の第１及び第２ビアの周囲に形成された第１及び第２電極パッドと、を含むことで、キャパシターのＥＳＬ及びＥＳＲを低減することである。
【発明の効果】
【００１１】
本発明の一実施形態による薄膜キャパシターは、並べて配置されたビアの周囲に電極パッドを配置することで、ビアの製造不良に起因する好ましくない現象の発生を防止することができ、ＥＳＬ及びＥＳＲを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による薄膜キャパシターの斜視図を概略的に示したものである。
【図２】本発明の一実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【図３】図１のＩ−Ｉ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの断面図を概略的に示したものである。
【図４ａ】図１のＩＩ−ＩＩ'方向の切断面を示したものである。
【図４ｂ】図１のＩＩＩ−ＩＩＩ'方向の切断面を示したものである。
【図５ａ】図４ａのＡ部分の拡大図を示したものである。
【図５ｂ】図４ｂのＢ部分の拡大図を示したものである。
【図６】本発明の他の実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【図７】本発明の他の実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【図８】本発明の一実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【図９ａ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【図９ｂ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【図９ｃ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【図９ｄ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【図９ｅ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【図９ｆ】図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【発明を実施するための形態】
【００１３】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１４】
以下、本発明による薄膜キャパシターについて説明する。
【００１５】
図１は本発明の一実施形態による薄膜キャパシターの斜視図を概略的に示したものである。図２は本発明の一実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【００１６】
図１及び図２を参照すると、本発明の一実施形態による薄膜キャパシター１００は、基板１０上に第１及び第２電極層２１、２２と誘電体層２３とが交互に積層されてなる本体と、本体内に配置され、第１電極層２１と電気的に接続された複数の第１ビア３１、及び第２電極層２２と電気的に接続され、上記第１ビアと交互に配置された複数の第２ビア３２と、本体の外部に配置され、積層方向と直交する面内においてそれぞれ第１及び第２ビアと重ならない位置に配置された第１及び第２電極パッド５１、５２と、本体の外部に配置され、第１電極パッド５１と第１ビア３１とを接続する第１接続電極４１と、本体の外部に配置され、第２電極パッド５２と第２ビア３２とを接続する第２接続電極４２と、を含む。
【００１７】
上記基板１０は、上記電極層とは絶縁性を有するものであって、Ａｌ２Ｏ３、ＳｉＯ２／Ｓｉ、ＭｇＯ、ＬａＡｌＯ３、及びＳｒＴｉＯ３から選択された一つからなることができるが、これに限定されるものではない。上記基板１０は十分な平坦度及び表面粗さを有することが好ましい。
【００１８】
図３は図１のＩ−Ｉ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの断面図を概略的に示したものである。図４ａは、本発明の一実施形態による薄膜キャパシターの概略的な断面図として、図１のＩＩ−ＩＩ'方向の切断面を示したものであり、図４ｂは図１のＩＩＩ−ＩＩＩ'方向の切断面を示したものである。
【００１９】
図３、図４ａおよび図４ｂを参照すると、上記本体は、上記基板１０上に第２電極層２２が形成され、上記第２電極層２２に誘電体層２３が形成され、上記誘電体層２３上に第１電極層２１が形成された積層構造を有し、複数の第１電極層２１と第２電極層２２が誘電体層２３を挟んで交互に積層された形態であることができるが、図面に示された積層数に限定されない。
【００２０】
上記第１及び第２電極層２１、２２並びに誘電体層２３を多層に積層するほど、キャパシターのＥＳＲを低減することができる。
【００２１】
上記第１及び第２電極層２１、２２は、一定のパターンを有しない一つの層に形成されることができる。
【００２２】
上記第１及び第２電極層２１、２２は導電性材料からなることができる。
【００２３】
上記導電性材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ＩｒＯ２、ＲｕＯ２などを用いることができるが、これに限定されるものではない。
【００２４】
高誘電率の薄膜である誘電体層の形成過程で高温の熱履歴が伴われる恐れがある。そのため、電極層が誘電体層に拡散するか、誘電体層と反応してキャパシターに漏れ電流が増加するという問題が発生し得る。
【００２５】
上記第１及び第２電極層２１、２２の場合、高融点材料である白金（Ｐｔ）からなることで、誘電体層に拡散することや誘電体層と反応することを減少させることができる。
【００２６】
上記誘電体層２３は、高い誘電率を有する物質としてペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料を含むことができる。
【００２７】
上記ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料は、これに限定されるものではないが、誘電率が大きく変わり得る誘電体材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料、（Ｂａ、Ｓｒ）ＴｉＯ３系材料、ＰＺＴ系材料などであることができる。
【００２８】
図５ａは、図４ａ中のＡ部分を拡大表示した拡大図であり、図５ｂは、図４ｂ中のＢ部分を拡大表示した拡大図である。
【００２９】
本発明において、「第１」及び「第２」とは互いに異なる極性を意味することができる。
【００３０】
図５ａ及び図５ｂを参照すると、上記第１ビア３１は上記第１電極層２１と電気的に接続され、上記第２ビア３２は第２電極層２２と電気的に接続され、第１ビア３１と第２ビア３２は互いに電気的に絶縁されることができる。
【００３１】
上記第１及び第２ビア３１、３２は導電性材料からなり、めっき工程により形成されることができる。そのため、上記第１及び第２ビアの上面には、凹陥した部分（ディンプル；ｄｉｍｐｌｅ）が形成されることがある。
【００３２】
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【００３３】
上記第１及び第２ビア３１、３２は複数形成される。上記第１及び第２ビアを複数形成すると、上記第１及び第２電極層とそれぞれ接触する接触面が増加して、キャパシターのＥＳＲを低減することができる。
【００３４】
上記第１及び第２接続電極４１、４２は、上記第１及び第２ビアと上記第１及び第２電極パッドとをそれぞれ接続するように形成される。
【００３５】
上記第１及び第２接続電極４１、４２は、導電性材料からなり、めっき工程により形成されることができる。
【００３６】
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【００３７】
上記第１及び第２電極パッド５１、５２は導電性材料を含むことができる。
【００３８】
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【００３９】
上記第１及び第２電極パッド５１、５２は、シード（ｓｅｅｄ）層５１ａ、５２ａと、上記シード層上に形成された電極層５１ｂ、５２ｂと、を含むことができる。
【００４０】
上記第１及び第２電極パッド５１、５２は、上記誘電体層と電極層の積層方向と直交する面内において、それぞれ上記第１及び第２ビアと重ならない位置に配置される。
【００４１】
上記第１及び第２電極パッド５１、５２は、上記第１及び第２接続電極と一体化された形態であってもよく、上記第１及び第２接続電極上に配置されてもよい。
【００４２】
従来は、ビア（ｖｉａ）を用いて電極を接続する方法の場合、凹陥した部分（ディンプル；ｄｉｍｐｌｅ）を有するビア上に電極パッドを形成していたが、上記電極パッドはビアの形状に応じて形成されるため、電極パッドにディンプルが生じていた。そのため、後で基板に実装する時に、電極パッドが基板と接触する面積が小さくなり、接触不良などの問題点が発生し得る。
【００４３】
これに対し、本発明の一実施形態[0]では、上記第１及び第２電極パッド５１、５２が、上記第１及び第２ビア３１、３２と重ならない位置、すなわち、上記第１及び第２ビア３１、３２の周囲における平坦な面上に形成されるため、上記第１及び第２電極パッドにディンプルが形成されない。これにより、薄膜キャパシターを基板に実装する時における電極パッドと外部基板との間の接触不良やビアの剥離などの問題点を解決することができる。
【００４４】
上記第１及び第２ビア３１、３２は、上記第１及び第２電極パッドから同一の距離だけ離隔して配置されることができる。これにより、実装時に圧力による応力が上記第１及び第２電極パッドに集中し、相対的に弱い接着力を有する第１及び第２ビアに加えられる応力が０となるため、実装時における圧力によるビア剥離の発生を抑制することができる。
【００４５】
上記複数の第１及び第２ビア３１、３２は一方向に交互に配置されることができ、キャパシターのＥＳＬを低減することができる。
【００４６】
実現しようとするキャパシターの長さまたは幅に応じて、上記複数の第１及び第２ビアが配置される方向を変更することができ、上記複数の第１及び第２ビアを長さ方向または幅方向に交互に配置することができる。
【００４７】
上記第１ビア３１と第２ビア３２はできるだけ隣接して配置されることができる。これにより、第１ビアと第２ビアに流れる電流の方向によって磁気誘導を抑制することができる。
【００４８】
すなわち、電流の流れが互いに反対である上記第１ビアと第２ビアを互いに近く配置すると、磁気誘導が互いに相殺される方向に電流が発生して磁気誘導が抑制されることができ、これによってキャパシターのＥＳＬが低減されることができる。
【００４９】
したがって、上記第１ビアと第２ビアとができるだけ隣接するほど、優れたＥＳＬの低減効果を確保することができるため、図２のように、上記第１及び第２ビアは一方向に同一線上に交互に配置されることができる。
【００５０】
第１及び第２ビア３１、３２の配置により、上記第１及び第２接続電極４１、４２は櫛状を有することができる。上記第１及び第２接続電極の櫛状は、互いに噛み合って交互に配置された形態であることができる。
【００５１】
具体的に、上記第１接続電極４１は、上記複数の第１ビアとそれぞれ接続された複数の第１接続部と、上記複数の第１接続部と接続された第１電極部と、を含み、上記第２接続電極４２は、上記複数の第２ビアとそれぞれ接続された複数の第２接続部と、上記複数の第２接続部と接続された第２電極部と、を含むことができる。
【００５２】
上記第１接続電極と第２接続電極も互いに反対の極性であるため、上記第１接続電極と第２接続電極とができるだけ隣接するほど、優れたＥＳＬの低減効果を確保することができる。
【００５３】
上記複数の第１及び第２接続部は、上記複数の第１及び第２ビアから延びた枝状であることができる。
【００５４】
上記第１電極部は、上記複数の第１接続部を一つに接続する電極であることができ、上記第２電極部は、上記複数の第２接続部を一つに接続する電極であることができる。この場合、上記第１及び第２電極パッドは第１及び第２電極部上に形成されることができる。
【００５５】
図５ａ及び図５ｂを参照すると、上記第１及び第２ビアは、多層の第１及び第２電極層と接続されなければならないため、両側面が階段状からなることができる。
【００５６】
上記第１ビア及び第２ビアは、それぞれ第１電極層及び第２電極層と電気的に接続されるように、階段状において基板と対向する面が第１及び第２電極層と接触するようにすることができる。
【００５７】
上記第１ビア３１及び第２ビア３２がそれぞれ第１電極層２１及び第２電極層２２と電気的に接続されるように、絶縁層２７を形成する。
【００５８】
上記絶縁層２７は、上記第１ビア３１と上記誘電体層２３との間、及び上記第１ビア３１と上記第２電極層２２との間に形成されることができる。また、同様に、上記第２ビア３２と上記誘電体層２３との間、及び上記第２ビア３２と上記第１電極層２１との間に形成されることができる。
【００５９】
すなわち、上記絶縁層は、第１ビアと第２電極層との間の絶縁、及び第２ビアと第１電極層との間の絶縁を確保することができ、上記誘電体層の表面に形成されることで、これに発生する寄生容量を減少させることができる。
【００６０】
上記絶縁層２７としては、ＢＣＢ（ベンゾシクロブテン）やポリイミドなどの有機材料またはＳｉＯ２、Ｓｉ３Ｎ４などの無機材料を用いることができ、絶縁性を高め、且つ寄生容量を小さくするために、誘電体層の材料より低誘電率のものを用いることが好ましい。
【００６１】
上記絶縁層の形成方法は、立体的で且つ複雑な形状のもの上に均一な厚さの膜を形成することができる化学気相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されることができる。
【００６２】
外部からの湿度と酸素との化学反応による材料の劣化または汚染、及び基板に実装時における上記本体並びに第１及び第２接続電極の破損を防止するために、保護層２５が形成されることができる。
【００６３】
上記保護層２５は、耐熱性の高い材料からなることができ、例えば、ポリイミドなどの有機系の熱硬化性材料または光硬化性材料からなることができる。
【００６４】
図６及び図７は本発明の他の実施形態による薄膜キャパシターの平面図を概略的に示したものである。
【００６５】
図６及び図７に示された構成要素のうち、図１〜図５ｂに示された構成要素と同一の構成（図６に示す本体１２０、図７に示す本体２２０など）についての説明は省略する。
【００６６】
図６を参照すると、薄膜キャパシターは、一方向にジグザグ状に交互に配置された複数の第１及び第２ビア１３１、１３２と、複数の第１及び第２ビアをそれぞれ接続するように形成された第１及び第２接続電極１４１、１４２と、を含むことができる。上記第１接続電極は上記複数の第１ビアを一つの電極で接続することができ、上記第２接続電極は上記複数の第２ビアを一つの電極で接続することができる。
【００６７】
図７を参照すると、薄膜キャパシターは、一方向にジグザグ状に交互に配置された第１及び第２ビア２３１、２３２と、櫛状を有する第１及び第２接続電極２４１、２４２と、を含むことができる。上記第１及び第２接続電極ができるだけ隣接した形態を有するため、ＥＳＬの低減効果を確保することができる。
【００６８】
以下、本発明による薄膜キャパシターの製造方法について説明する。
【００６９】
図８は本発明の一実施形態による薄膜キャパシターの平面図を概略的に示したものである。図９ａ〜図９ｆは、図８のＩＶ−ＩＶ'方向の切断面を概略的に示したものであって、本発明の一実施形態による薄膜キャパシターの製造方法を説明するための工程断面図を概略的に示したものである。
【００７０】
図９ａ〜図９ｆを参照すると、本発明の一実施形態による薄膜キャパシターの製造方法は、第１及び第２電極層２１、２２と誘電体層２３とを交互に積層することで本体２０を形成する段階と、本体の積層方向に、本体内に、第１電極層２１と接続される複数の第１ビア３１を形成し、第２電極層２２と電気的に接続され、第１ビアと交互に配置されるように複数の第２ビア３２を形成する段階と、本体の上面に、複数の第１ビアと接続される第１接続電極４１、及び複数の第２ビアと接続される第２接続電極４２を形成する段階と、第１及び第２接続電極４１、４２と接続され、積層方向と直交する面内においてそれぞれ第１及び第２ビア３１、３２と重ならない位置に配置されるように第１及び第２電極パッド５１、５２を形成する段階と、を含む。
【００７１】
図９ａを参照すると、基板１０上に第１及び第２電極層２１、２２と誘電体層２３とを交互に積層することで本体を形成する。
【００７２】
上記基板１０は、上記電極層とは絶縁性を有するものであって、Ａｌ２Ｏ３、ＳｉＯ２／Ｓｉ、ＭｇＯ、ＬａＡｌＯ３、及びＳｒＴｉＯ３から選択された一つからなることができるが、これに限定されるものではない。上記基板１０は、十分な平坦度及び表面粗さを有することが好ましい。
【００７３】
上記第１及び第２電極層２１、２２は導電性材料からなることができ、上記導電性材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ＩｒＯ２、ＲｕＯ２などであることができる。
【００７４】
上記第１及び第２電極層２１、２２は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法、真空蒸着（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などの気相合成法により形成することができ、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程とドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）工程により加工することができる。
【００７５】
上記誘電体層２３は、高い誘電率を有する物質としてペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料を含むことができる。
【００７６】
上記ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料は、これに限定されるものではないが、誘電率が大きく変わり得る誘電体材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料、（Ｂａ、Ｓｒ）ＴｉＯ３系、ＰＺＴ系などであることができる。
【００７７】
上記誘電体層２３は、ゾル−ゲル（ｓｏｌ−ｇｅｌ）法、スパッタリング法、レーザーアブレーション（ｌａｓｅｒ  ａｂｌａｔｉｏｎ）法などにより形成することができる。
【００７８】
上記第１及び第２電極層または誘電体層には表面処理を施すことができる。
【００７９】
上記表面処理は表面を平坦化する工程であって、エッチング（ｅｔｃｈｉｎｇ）及び研磨（ｐｏｌｉｓｈｉｎｇ）により行うことができ、例えば、イオンビームエッチング（ｉｏｎ  ｂｅａｍ  ｅｔｃｈｉｎｇ）法などの乾式エッチング法または化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法であることができるが、これに限定されるものではない。
【００８０】
次に、図９ｂ〜図９ｄを参照すると、上記本体の積層方向に、上記本体内に、上記第１及び第２電極層２１、２２とそれぞれ電気的に接続され、交互に配置されるように複数の第１及び第２ビア３１、３２を形成する。その後、上記第１及び第２ビアとそれぞれ接続される第１及び第２接続電極４１、４２を形成する。
【００８１】
上記第１及び第２ビアは、一方向に交互に配置されることができ、同一線上に交互に配置されることができる。上記第１ビアと第２ビアを互いに近く配置すると、磁気誘導が互いに相殺される方向に電流が発生して磁気誘導が抑制されることができ、これにより、キャパシターのＥＳＬが低減されることができる。
【００８２】
上記第１及び第２ビアは、一方向にジグザグ状に交互に配置されることができる。
【００８３】
上記第１及び第２ビア３１、３２は、上記本体の積層方向に、上記本体内に複数の第１及び第２ビアホール（不図示）を一方向に交互に形成し（図９ｂ）、上記第１及び第２ビアホール内に導電性物質を充填する（図９ｄ）ことで形成することができる。
【００８４】
上記第１及び第２ビアホール内に導電性物質を充填する方法は、めっき方法を用いて行うことができる。
【００８５】
上記第１及び第２ビアホールはレーザー打ち抜き（ｌａｓｅｒ  ｐｕｎｃｈｉｎｇ）または機械的打ち抜き方法により形成することができるが、これに限定されるものではない。
【００８６】
上記導電性物質は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【００８７】
図９ｃを参照すると、上記第１及び第２ビアホールに導電性物質を充填する前に、第１及び第２ビアホール内に絶縁層２７を形成することができる。
【００８８】
上記絶縁層２７は、上記第１ビアホール内で上記誘電体層２３及び上記第２電極層２２を、上記第２ビアホール内で上記誘電体層２３及び上記第１電極層２１を覆うように形成することができる。
【００８９】
上記絶縁層２７としては、ＢＣＢ（ベンゾシクロブテン）やポリイミドなどの有機材料またはＳｉＯ２、Ｓｉ３Ｎ４などの無機材料を用いることができ、絶縁性を高め、且つ寄生容量を小さくするために、誘電体層の材料より低誘電率のものを用いることが好ましい。
【００９０】
上記絶縁層２７は化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｓｉｔｉｏｎ、ＣＶＤ）により形成することができる。
【００９１】
図９ｄを参照すると、上記複数の第１及び第２ビア３１、３２と接続されるように第１及び第２接続電極４１、４２を形成する。
【００９２】
上記第１及び第２ビア３１、３２の配置により、上記第１及び第２接続電極４１、４２は櫛状パターンを有することができる。上記第１及び第２接続電極の櫛状は、互いに噛み合って交互に配置された形態であることができる。
【００９３】
上記第１及び第２接続電極４１、４２は、導電性材料からなり、めっき工程により形成することができる。
【００９４】
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【００９５】
次に、図９ｅを参照すると、上記本体並びに第１及び第２接続電極を覆うように保護層２５を形成することができる。
【００９６】
上記保護層２５は耐熱性の高い材料からなることができ、例えば、ポリイミドなどの有機係の熱硬化性材料または光硬化性材料からなることができる。
【００９７】
上記保護層は、フォトレジストの露光及び現像による工程、スプレー（ｓｐｒａｙ）塗布工程、または低粘度の高分子コーティング液を用いたディッピング（ｄｉｐｐｉｎｇ）法により形成することができるが、これに限定されるものではない。
【００９８】
次に、図９ｆを参照すると、上記第１及び第２接続電極４１、４２と接続され、第１及び第２ビア３１、３２と重ならない位置に配置されるように第１及び第２電極パッド５１、５２を形成する。
【００９９】
上記第１及び第２電極パッド５１、５２は導電性材料を含むことができ、めっき工程により形成することができる。
【０１００】
上記第１及び第２電極パッド５１、５２は、上記第１及び第２ビア３１、３２と重ならない平坦な面に形成する。これにより、上記第１及び第２電極パッドが上記平坦な面の表面に沿って形成されるため、上記第１及び第２電極パッドにディンプルが形成されない。したがって、基板に実装する時における外部基板との接触不良及びビア剥離などの問題点を解決することができる。
【０１０１】
また、上記第１及び第２電極パッドは上記第１及び第２ビア上に形成されないことから、上記ビアのディンプルを除去するための研磨工程段階を省略することができるため、工程が最小化され、コストが低減されるという効果を確保することができる。
【０１０２】
上記第１及び第２電極パッド５１、５２は、上記第１及び第２接続電極と一体化された形態であってもよく、上記第１及び第２接続電極上に配置されてもよい。
【０１０３】
上記第１及び第２電極パッド５１、５２は、シード層５１ａ、５２ａを形成した後、上記シード層上にめっき工程により電極層５１ｂ、５２ｂを形成することで形成することができる。
【０１０４】
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
【０１０５】
上記の説明を除き、上述の本発明の一実施形態による薄膜キャパシター及びその製造方法の特徴と重複する説明はここでは省略する。
【０１０６】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１０７】
１０  基板
２０、１２０、２２０  本体
３１、３２  第１及び第２ビア
４１、４２  第１及び第２接続電極
５１、５２  第１及び第２電極パッド
【図１】
2017208528.tif 000003
【図２】
2017208528.tif 000004
【図３】
2017208528.tif 000005
【図４ａ】
2017208528.tif 000006
【図４ｂ】
2017208528.tif 000007
【図５ａ】
2017208528.tif 000008
【図５ｂ】
2017208528.tif 000009
【図６】
2017208528.tif 000010
【図７】
2017208528.tif 000011
【図８】
2017208528.tif 000012
【図９ａ】
2017208528.tif 000013
【図９ｂ】
2017208528.tif 000014
【図９ｃ】
2017208528.tif 000015
【図９ｄ】
2017208528.tif 000016
【図９ｅ】
2017208528.tif 000017
【図９ｆ】
2017208528.tif 000018