【事件の表示】
　特願２００３−５２３０１２「不揮発性半導体メモリ」拒絶査定不服審判事件〔平成１５年　３月　６日国際公開、ＷＯ０３／１９６６４、平成１７年　１月１３日国内公表、特表２００５−５０１４１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００２年８月２６日（パリ条約による優先権主張外国庁受理２００１年８月２８日、ドイツ連邦共和国）を国際出願日とする出願であって、平成２２年２月２５日付けで拒絶査定がなされ、それに対して、同年７月１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年１０月２０日付けで審尋がなされたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年７月１日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年７月１日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし４を、補正後の特許請求の範囲の請求項１ないし３に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする、不揮発性半導体メモリ。
【請求項２】
　請求項１記載の不揮発性半導体メモリにおいて、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする不揮発性半導体メモリ。
【請求項３】
　フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む、表示装置を制御するための機構を装備した表示装置であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする、表示装置。
【請求項４】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含む、表示装置を制御するための機構であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の電極を形成することを特徴とする、表示装置を制御するための機構。」
　
（補正後）
「【請求項１】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、不揮発性半導体メモリ。
　　【請求項２】
　フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む、表示装置を制御するための機構を装備した表示装置であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、表示装置。
　　【請求項３】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含む、表示装置を制御するための機構であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、表示装置を制御するための機構。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１を、補正後の請求項１の
「【請求項１】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、不揮発性半導体メモリ。」
と補正すること。
　
（補正事項ｂ）
　補正前の請求項２を削除すること。
　
（補正事項ｃ）
　補正前の請求項３を、補正後の請求項２の
「【請求項２】
　フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む、表示装置を制御するための機構を装備した表示装置であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、表示装置。」
と補正すること。
　
（補正事項ｄ）
　補正前の請求項４を、補正後の請求項３の
「【請求項３】
　フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含む、表示装置を制御するための機構であって、
　前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の金属電極と第２の金属電極と前記金属電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の金属電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の金属電極を形成し、
　前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする、表示装置を制御するための機構。」
と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａ、ｃ及びｄについて
　補正事項ａ、ｃ及びｄは、補正前の請求項１、３および４の発明特定事項である「第１の電極」、「第２の電極」、「電極間」、「第１電極」及び「第２電極」を、各々「第１の金属電極」、「第２の金属電極」、「金属電極間」、「第１の金属電極」及び「第２の金属電極」と限定的に減縮するとともに、同じく補正前の請求項１、３および４の発明特定事項である「結合コンデンサ」について、「結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサである」と限定的に減縮する補正であり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「第１の金属電極」、「第２の金属電極」、「金属電極間」、「第１の金属電極」、「第２の金属電極」及び「結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサである」ことは、本願の願書に最初に添付した明細書の段落【００１３】の記載に基づく補正であり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３−２）補正事項ｂについて
  補正事項ｂは、特許法第１７条の２第４項第１号に掲げられた請求項の削除を目的とする補正である。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし３に係る発明は、平成２２年７月１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成８年６月１１日に日本国内で頒布された刊行物である特開平８−１５３８１１号公報（以下「引用刊行物」という。）には、図１、２とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【０００１】
【産業上の利用分野】
本発明は半導体装置に関し、特に不揮発性半導体記憶装置のメモリセル・アレイ部の構造に関する。
【０００２】
【従来の技術】
半導体記憶装置として種々のタイプのものが開発され製造されているが、その中で現在フラッシュＥＥＰＲＯＭすなわちフラッシュメモリが注目されている。
「【００２６】
【実施例】次に本発明について図面を参照して説明する。
図１は本発明のフラッシュメモリセル・アレイの平面図である。また、図２（ａ）は図１に示すＡ−Ｂで切断した本発明のメモリセル構造を説明するための断面図であり、図２（ｂ）は図１に示すＣ−Ｄで切断した同様の断面図である。
【００２７】
図１に示すように、シリコン基板の表面に素子分離絶縁膜２が形成される。そして、この素子分離絶縁膜２の形成された領域以外の領域は半導体素子の活性領域として前述の浮遊ゲート型トランジスタのゲート電極およびソース・ドレイン領域が形成される。
【００２８】
メモリセルの浮遊ゲート型トランジスタの浮遊ゲート電極は第１の浮遊ゲート電極６，６ａ，６ｂ等とその上層に位置する第２の浮遊ゲート電極７，７ａ，７ｂ等がそれぞれ対になり形成される。ここで第１の浮遊ゲート電極と第２の浮遊ゲート電極とは、浮遊ゲート接続部７，７ａ，７ｂ等で電気的にそれぞれ接続される。
【００２９】次に本発明のメモリセルの構造について図２の断面図で説明する。
図２（ａ）に示すように、シリコン基板１表面に選択的に素子分離絶縁膜２が形成される。そして、膜厚が５〜１０ｎｍのシリコン酸化膜により第１のゲート絶縁膜９が形成され、第１の浮遊ゲート電極６，６ａ’，６ｂ’等が形成される。ここで、これらの第１の浮遊ゲート電極は膜厚が５０ｎｍ程度のリン不純物を含有するポリシリコンと、このポリシリコンに積層したＴｉＮとの積層導体膜で形成される。なおこのＴｉＮ膜の膜厚も５０ｎｍ程度に設定される。
【００３０】次に、これらの第１の浮遊ゲート電極を被覆する第１の層間絶縁膜１０が形成され、この第１の層間絶縁膜１０上に書込み／読出し用ビット線３，３ａ，３ｂ等が形成される。ここで、これらのビット線はＷ、Ｔｉ等の高融点金属あるいはこれらのシリサイドで形成される。そして、これらの書込み／読出し用ビット線３，３ａ，３ｂ等を被覆して第２の層間絶縁膜１１が形成される。
【００３１】なお、これらの層間絶縁膜は、ＣＶＤ（化学的気相成長）法により堆積されたシリコン酸化膜をＣＭＰ（化学的機械研磨）法で平坦化して形成される。あるいは、熱軟化性のあるＢＰＳＧ（ボロンガラス、リンガラスを含むシリコン酸化物）膜が用いられる。
【００３２】次に、
この層間絶縁膜にドライエッチングでコンタクト孔が形成される。ここで、第１の浮遊ゲート電極がポリシリコンのみで形成されている場合には、この層間絶縁膜にコンタタクト孔を形成する工程で、このポリシリコンの結晶粒界に沿い化学薬液が浸透し第１のゲート絶縁膜の一部が食刻される。しかし、本実施例のように第１の浮遊ゲート電極にＴｉＮの層が挿入されていると、このような化学薬液による第１ゲート絶縁膜の食刻は防止される。
【００３３】次に、
前述のコンタクト孔に浮遊ゲート接続部７，７ａ’，７ｂ’等が形成される。ここで、これらの浮遊ゲート接続部はリン不純物を含有するポリシリコンで形成される。そして、これらの浮遊ゲート接続部に電気接続して第２の浮遊ゲート電極８，８ａ’，８ｂ’等が形成される。次に、これらの第２の浮遊ゲート電極を被覆するようにしてシリコン酸化膜とシリコン窒化膜との複合した絶縁膜で第２のゲート絶縁膜１２が形成される。そして、この第２のゲート絶縁膜１２上に制御ゲート電極が形成され、配線として配設されて、前述のワード線４，４ａ，４ｂとなる。なお、この制御ゲート電極あるいはワード線は、膜厚が２００ｎｍのポリシリコンと膜厚が２００ｎｍのタングステン・シリサイドの積層した導電体材で形成される。
【００３４】次に、上述の構造を図２（ｂ）で補足して説明する。図２（ｂ）に示すように、シリコン基板１の表面に浮遊ゲート型トランジスタのソース・ドレイン領域となる共通拡散層５および拡散層１４が形成される。そして、第１のゲート絶縁膜９上に第１の浮遊ゲート電極６，６ａ，６ｂが形成される。
【００３５】そして、書込み／読出し用ビット線３は拡散層１４に接続して形成される。これらのビット線は、図２（ａ）で説明したように第２の層間絶縁膜１１で被覆される。次に、この第１および第２の層間絶縁膜にドライエッチングでコンタクト孔が形成され、このコンタクト孔に浮遊ゲート接続部７，７ａ，７ｂ等が形成される。そして、これらの浮遊ゲート接続部に電気接続する第２の浮遊ゲート電極８，８ａ，８ｂ等が形成される。次に、これらの第２の浮遊ゲート電極を被覆するようにしてシリコン酸化膜とシリコン窒化膜との複合した絶縁膜で第２のゲート絶縁膜１２が形成される。そして、この第２のゲート絶縁膜１２上に制御ゲート電極が形成され、配線として配設されて、前述の図１に示したワード線４，４ａ，４ｂとなる。最後に、これらのワード線４，４ａ，４ｂを被覆して第３の層間絶縁膜１３が形成される。
【００３６】以上に説明したように
本発明においては、書込み／読出し用ビット線の上層に層間絶縁膜を介して第２の浮遊ゲート電極が形成され、この第２の浮遊ゲート電極と制御ゲート電極（ワード線）間に先述した第２のキャパシタが形成される。
【００３７】更に、従来の技術の場合と異り、第２のキャパシタの形成工程が半導体デバイス製造工程の最後の工程であり、その熱処理温度は先述したように６５０℃以下となる。このために、
第２のゲート絶縁膜１２に先述した高誘電率膜あるいは強誘電体膜の適用が容易となる。ここで、これらの誘電体膜としてタンタル酸化膜（五酸化タンタル膜）、チタン酸ストロンチウム膜、チタン酸バリウムストロンチウム膜あるいはチタン酸ジルコン酸鉛が用いられる。このような金属酸化物で第２ゲート絶縁膜１２が形成される場合には、その上層の電極すなわち制御ゲート電極にはこれらの金属酸化物と化学反応しない材料が選択される。例えば、ＴｉＮ、Ｐｔ、イリジウム酸化物あるいはルテニウム酸化物等が使用される。
【００３８】この場合には、先述のＳ2 ／Ｓ1 の増大効果も加味されて、不揮発性半導体記憶装置の動作電圧は従来の場合の１／４程度に低減されるようになる。
【００３９】また図２（ｂ）で示したように、第２の浮遊ゲート電極、第２のゲート絶縁膜およびワード線は第２の層間絶縁膜１１上に形成されているため、これらのドライエッチングによる微細加工で、先述したような第１のゲート絶縁膜およびシリコン基板表面へのエッチング・ダメージの導入はなくなる。更に、第２の層間絶縁膜は平坦化されている。このために、先述したような下地段差部でのエッチング残渣残りも発生しなくなる。」
「【００５６】以上、
本発明の実施例では浮遊ゲート型トランジスタを半導体記憶素子とするフラッシュメモリについて説明した。しかし、本発明のようなワード線とビット線の配設の方法は、フラッシュメモリに限定されるものではない。不揮発性半導体記憶装置として、この他、ＰＲＯＭ、ＥＰＲＯＭなどへの本発明の適用も効果的である。
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「浮遊ゲート型トランジスタを含むフラッシュメモリセルであって、
　前記浮遊ゲート型トランジスタは、浮遊ゲート電極およびソース・ドレイン領域から構成され、
　前記浮遊ゲート電極は、第１のゲート絶縁膜９上に形成された第１の浮遊ゲート電極６，６ａ，６ｂとその上層に位置する第２の浮遊ゲート電極８，８ａ，８ｂがそれぞれ対になり形成され、前記第１の浮遊ゲート電極６，６ａ，６ｂと前記第２の浮遊ゲート電極８，８ａ，８ｂとは、浮遊ゲート接続部７，７ａ，７ｂで電気的にそれぞれ接続され、
　前記第１の浮遊ゲート電極６，６ａ，６ｂは、リン不純物を含有するポリシリコンと該ポリシリコンに積層したＴｉＮとの積層導体膜で形成され、
　前記第２の浮遊ゲート電極８，８ａ，８ｂを被覆するようにしてシリコン酸化膜とシリコン窒化膜との複合した絶縁膜で第２のゲート絶縁膜１２が形成され、
　前記第２のゲート絶縁膜１２上にポリシリコンとタングステン・シリサイドの積層した導電体材で形成された制御ゲート電極４，４ａ，４ｂが形成され、
　 前記第２の浮遊ゲート電極８，８ａ，８ｂと制御ゲート電極４，４ａ，４ｂ間にキャパシタが形成されている、
フラッシュメモリセル。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「浮遊ゲート型トランジスタ」は、補正後の発明の「フローティングゲート・トランジスタ」に相当する。また、引用刊行物の「本発明は半導体装置に関し、特に不揮発性半導体記憶装置のメモリセル・アレイ部の構造に関する。」（【０００１】）及び「半導体記憶装置として種々のタイプのものが開発され製造されているが、その中で現在フラッシュＥＥＰＲＯＭすなわちフラッシュメモリが注目されている。」（【０００２】）という記載から、刊行物発明の「フラッシュメモリ」は、「少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリ」に相当する。
　
（４−４−２）刊行物発明の「キャパシタ」及び「シリコン酸化膜とシリコン窒化膜との複合した絶縁膜で第２のゲート絶縁膜１２」は、補正後の発明の「結合コンデンサ」及び「誘電体」に相当する。また、刊行物発明の「第２の浮遊ゲート電極８，８ａ，８ｂ」及び「ポリシリコンとタングステン・シリサイドの積層した導電体材で形成された制御ゲート電極４，４ａ，４ｂ」と補正後の発明の「第１の金属電極」及び「第２の金属電極」は、各々「第１の電極」及び「第２の電極」という点で共通する。そして、刊行物発明の前記「ポリシリコンとタングステン・シリサイドの積層した導電体材で形成された制御ゲート電極４，４ａ，４ｂ」は、補正後の発明の「制御電極」にも相当することは明らかである。
　
（４−４−３）刊行物発明の「浮遊ゲート型トランジスタ」は、「電界効果トランジスタ」であることは明らかである。また、刊行物発明の「第１の浮遊ゲート電極６，６ａ，６ｂ」を構成する「リン不純物を含有するポリシリコンと該ポリシリコンに積層したＴｉＮとの積層導体膜」のうち、「リン不純物を含有するポリシリコン」は、補正後の発明の「多結晶シリコン」に相当する。
　
（４−４−４）そうすると、補正後の発明と刊行物発明とは、
「フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
　前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
　前記結合コンデンサの前記第１の電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
　前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の電極を形成している、
　不揮発性半導体メモリ。」である点で一致し、次の点で相違する。
　
（相違点）補正後の発明では、「結合コンデンサ」が「ＭＩＭ（金属・絶縁体・金属）コンデンサであ」って、「第１の金属電極」及び「第２の金属電極」を含むのに対して、刊行物発明では、「キャパシタ」の電極である「第２の浮遊ゲート電極８，８ａ，８ｂと制御ゲート電極４，４ａ，４ｂ」のうち、「第２の浮遊ゲート電極８，８ａ，８ｂ」の材料は特定されておらず、「制御ゲート電極４，４ａ，４ｂ」は「ポリシリコンとタングステン・シリサイドの積層した導電体材」である点。
　
（４−５）判断
　以下、上記相違点について、検討する。
　半導体装置に用いられるコンデンサにおいて、電極材料に金属を用いたＭＩＭ構造のコンデンサは、例えば、以下の周知例に記載されているように周知の技術であり、当該ＭＩＭ構造のコンデンサはＤＲＡＭのメモリセルキャパシタやロジックの周辺回路キャパシタに広く用いられている。
　
（周知例）特開２００１−３６０１０号公報には、以下の記載がなされている。
「【０００１】
【発明の属する技術分野】本発明は同一基板上に回路とＭＩＭキャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】アナログ/ロジック混載製品等、回路と同一基板上にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを有する半導体装置の従来の製造方法はキャパシタ上部電極、キャパシタ下部電極と下層配線、上層配線をパターニングされたフォトレジストをマスクとしてエッチングすることにより形成していた。」
　
　したがって、刊行物発明において、上記周知の技術を勘案し、キャパシタの電極材料として金属を用いることにより、補正後の発明のように、「結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサである」構成とすることは、当業者が適宜なし得たことである。
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、周知の技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　 本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年７月１日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、本願の願書に最初に添付した明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）に記載したとおりの事項及び上記２．（４−３−２）において認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、補正前の請求項１の発明特定事項である「第１の電極」、「第２の電極」、「電極間」、「第１電極」及び「第２電極」を、各々「第１の金属電極」、「第２の金属電極」、「金属電極間」、「第１の金属電極」及び「第２の金属電極」と限定的に減縮するとともに、同じく補正前の請求項１の発明特定事項である「結合コンデンサ」について、「結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサである」と限定的に減縮したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定事項をなくしたものである。そして、上記限定事項は、上記２．（４−４−４）において検討したとおり、補正後の発明と刊行物発明との相違点である。
　そうすると、本願発明と刊行物発明との間には相違点は存在せず、本願発明は、引用刊行物に記載された発明であるといえる。
　したがって、本願発明は、特許法第２９条第１項第３号に該当するので特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。