【事件の表示】
　平成１１年特許願第３０９９４０号「内積ベクトル演算装置」拒絶査定不服審判事件〔平成１２年　５月３０日出願公開、特開２０００−１４８７３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
平成１１年１０月２９日付けの出願（優先権の主張日：１９９８年１０月３０日，米国）であって、
平成１８年４月１４日付けで上申書が提出されている。
同年１０月１１日付けで審査請求がなされると共に、同日付けで手続補正書が提出され、
平成２０年６月２０日付けで拒絶理由通知（同年６月２４日発送）がなされ、
同年１１月２８日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成２１年２月１７日付けで拒絶査定（同年２月２４日発送）がなされ、
同年５月２０日付けで審判請求がされると共に、手続補正書が提出されたものである。
　なお、平成２１年１０月５日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
平成２２年１１月３０日付けで当該報告に対する意見を求める旨の審尋（同年１２月７日発送)がなされ、これに対して
平成２３年６月６日付けで回答書が提出されている。
　
　
　
第２．平成２１年５月２０日付けの手続補正についての補正却下の決定
　
　
［補正却下の決定の結論］
　平成２１年５月２０日付けの手続補正を却下する。
　
　
［理由］
１．本件補正の内容
　平成２１年５月２０日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、下記の＜本件補正前の特許請求の範囲＞から、下記＜本件補正後の特許請求の範囲＞に補正しようとするものである。
　
＜本件補正前の特許請求の範囲＞
「【請求項１】
　行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し、該装置は、
　　前記第２の係数のセットを格納し且つ出力のセットを有する、少なくとも１つの入力レジスタ（１１０）と、
　　前記第１の係数のセットから導き出された部分和のセットを格納する複数の記憶素子（１２０）であって、前記少なくとも１つの入力レジスタ（１１０）の前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
　　前記複数の記憶素子（１２０）の前記アドレス入力のセットに結合された選択回路（１５０）であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの１つの要素を計算するために、前記行列内の行を選択する、選択回路と、
　　合計出力と、前記記憶素子（１２０）の前記データ出力のセットに結合された複数の加数入力とを有する、加算回路（１３０）とを備え、
　前記記憶素子（１２０）の出力データが左にｊ回だけビットシフトされるよう前記記憶素子（１２０）の出力と前記加算回路（１３０）とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路（１３０）内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施され、
　前記複数の記憶素子（１２０）の各データ出力は、１つの加数入力に結合されて、前記合計出力の、１つの加数を形成し、前記合計出力は、前記内積ベクトルの前記１つの要素を提示することからなる、装置。
【請求項２】
　前記少なくとも１つの入力レジスタ（１１０）と記憶バンクの前記選択回路（１５０）と　に結合され、且つ、前記行列の行数に対応するクロックサイクルのセットを生成する、クロック回路（１４０）を更に備え、
　前記加算回路（１３０）は、前記クロックサイクルのセットの各クロックサイクルについて、前記ベクトルによって乗算された前記行列の前記選択された行に対応する内積ベクトルの前記１つの要素を提示することからなる、請求項１に記載の装置。
【請求項３】
　前記装置は、集積回路として組み立てられる、請求項１に記載の装置。
【請求項４】
　前記複数の記憶素子（１２０）は、部分和の複数のセットを格納し、前記複数の記憶素子（１２０）は、セレクタを更に含み、前記セレクタは、前記複数の記憶素子（１２０）に結合されて、前記複数の記憶素子（１２０）の前記データ出力において提示される部分和のセットを選択することからなる、請求項１に記載の装置。
【請求項５】
　前記セレクタは、前記装置が離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項４に記載の装置。
【請求項６】
　前記セレクタは、前記装置が逆離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項４に記載の装置。
【請求項７】
　請求項１の装置を備える、デジタルカメラ（２００）。
【請求項８】
　行列とベクトルの内積ベクトルを計算するための方法であって、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し、該方法は、
　　前記ベクトルの前記第２の係数のセットからレジスタ出力（１１０）のセットを生成し、
　　前記第１の係数から導き出された予め計算された部分和のセットを、複数の記憶素子（１２０）内に格納し、
　　前記内積ベクトルの一部を形成するために、前記ベクトルと乗算される行列の行を選択し、
　　前記複数の記憶素子内（１２０）へと前記レジスタ出力（１１０）のセットに基づいて前記格納された予め計算された部分和のセットから、予め計算された部分和のサブセットを選択し、
　　前記内積ベクトルの前記一部を生成するために、前記予め計算された部分和のサブセットを加算回路（１３０）内において加算し、及び、
　　前記行列の行を選択することと、前記予め計算された部分和のサブセットを選択することと、前記予め計算された部分和のサブセットを加算することとを、前記行列の各行について繰り返すことを含み、
　前記記憶素子（１２０）の出力データが左にｊ回だけビットシフトされるよう前記記憶素子（１２０）の出力と前記加算回路（１３０）とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路（１３０）内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施されることからなる、方法。
【請求項９】
　前記予め計算された部分和のサブセットを選択することが、予め計算された部分和の複数のセットから選択することを含むことからなる、請求項８に記載の方法。
【請求項１０】
　請求項８に記載の方法を使用するデジタルカメラ（２００）。」
　
　
＜本件補正後の特許請求の範囲＞
「【請求項１】
　行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し、該装置は、
　　前記第２の係数のセットを格納し且つ出力のセットを有する、少なくとも１つの入力レジスタ（１１０）と、
　　前記第１の係数のセットから導き出された部分和のセットを格納する複数の記憶素子（１２０）であって、前記少なくとも１つの入力レジスタ（１１０）の前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
　　前記複数の記憶素子（１２０）の前記アドレス入力のセットに結合された選択回路（１５０）であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの１つの要素を計算するために、前記行列内の行を選択する、選択回路と、
　　合計出力と、前記記憶素子（１２０）の前記データ出力のセットに結合された複数の加数入力とを有する、加算回路（１３０）とを備え、
　前記記憶素子（１２０）の出力データが左にｊ回だけビットシフトされるよう前記記憶素子（１２０）の出力と前記加算回路（１３０）とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路（１３０）内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施され、
　
前記ビットシフトは、シフタが用いられることなく、前記記憶素子（１２０）の出力と、前記加算回路（１３０）とを結合する前記配線のみによって実現され、
【請求項２】
　前記少なくとも１つの入力レジスタ（１１０）と記憶バンクの前記選択回路（１５０）と　に結合され、且つ、前記行列の行数に対応するクロックサイクルのセットを生成する、クロック回路（１４０）を更に備え、
　前記加算回路（１３０）は、前記クロックサイクルのセットの各クロックサイクルについて、前記ベクトルによって乗算された前記行列の前記選択された行に対応する内積ベクトルの前記１つの要素を提示することからなる、請求項１に記載の装置。
【請求項３】
　前記装置は、集積回路として組み立てられる、請求項１に記載の装置。
【請求項４】
　前記複数の記憶素子（１２０）は、部分和の複数のセットを格納し、前記複数の記憶素子（１２０）は、セレクタを更に含み、前記セレクタは、前記複数の記憶素子（１２０）に結合されて、前記複数の記憶素子（１２０）の前記データ出力において提示される部分和のセットを選択することからなる、請求項１に記載の装置。
【請求項５】
　前記セレクタは、前記装置が離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項４に記載の装置。
【請求項６】
　前記セレクタは、前記装置が逆離散コサイン変換を実施することを可能にする部分和のセットを選択する、請求項４に記載の装置。
【請求項７】
　請求項１の装置を備える、デジタルカメラ（２００）。
【請求項８】
　行列とベクトルの内積ベクトルを計算するための方法であって、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し、該方法は、
　　前記ベクトルの前記第２の係数のセットからレジスタ出力（１１０）のセットを生成し、
　　前記第１の係数から導き出された予め計算された部分和のセットを、複数の記憶素子（１２０）内に格納し、
　　前記内積ベクトルの一部を形成するために、前記ベクトルと乗算される行列の行を選択し、
　　前記複数の記憶素子内（１２０）へと前記レジスタ出力（１１０）のセットに基づいて前記格納された予め計算された部分和のセットから、予め計算された部分和のサブセットを選択し、
　　前記内積ベクトルの前記一部を生成するために、前記予め計算された部分和のサブセットを加算回路（１３０）内において加算し、及び、
　　前記行列の行を選択することと、前記予め計算された部分和のサブセットを選択することと、前記予め計算された部分和のサブセットを加算することとを、前記行列の各行について繰り返すことを含み、
　前記記憶素子（１２０）の出力データが左にｊ回だけビットシフトされるよう前記記憶素子（１２０）の出力と前記加算回路（１３０）とが配線され、次いで最下位ビットが零に設定されることにより、前記加算回路（１３０）内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施され
、
　
前記ビットシフトは、シフタが用いられることなく、前記記憶素子（１２０）の出力と、前記加算回路（１３０）とを結合する前記配線のみによって実現され
【請求項９】
　前記予め計算された部分和のサブセットを選択することが、予め計算された部分和の複数のセットから選択することを含むことからなる、請求項８に記載の方法。
【請求項１０】
　請求項８に記載の方法を使用するデジタルカメラ（２００）。」
　
　なお、本件補正は、本件補正前の請求項１、８においては「２ｊ」とあった記載を「２ｊ」としようとする補正事項をも含むものであるが、これは本来「２ｊ」のままとすべき記載を「２ｊ」と誤って記載したもので、明らかな誤記と認められるので、上記のとおり認定した。
　
　
２．本件補正の目的・独立特許要件について
　本件補正は、本件補正前の請求項１、８に係る発明を特定するために必要な事項である「
ビットシフト
シフタが用いられることなく、前記記憶素子（１２０）の出力と、前記加算回路（１３０）とを結合する前記配線のみによって実現され
　したがって、本件補正の目的は、請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに該当し、特許法第１７条の２第４項第２号に掲げられる事項を目的とするものである。
　そこで、本件補正後の請求項１に記載されている事項により特定される発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。
　
　
２−１．本件補正発明
　本件補正発明は、上記＜本件補正後の特許請求の範囲＞において【請求項１】として記載したとおりのものである。
　
　
２−２．先行技術文献の記載内容
　
（１）引用文献記載事項
　本願の優先権の主張日前に頒布された刊行物であり、原審の拒絶の査定の理由である上記平成２０年６月２０日付けの拒絶理由通知において引用された下記引用文献には、下記引用文献記載事項が記載されている。
　
＜引用文献＞
　特開平１０−４９５１９公報（平成１０年２月２０日出願公開。）
　
　＜引用文献記載事項１＞
「【請求項１】　離散コサイン変換あるいは逆離散コサイン変換を行う離散コサイン変換器において、入力データの各同一ビット位置のビットからなる複数のビット列をそれぞれ構成要素とする、複数の部分和を同時に生成する部分和生成手段を有することを特徴とする
離散コサイン変換器。
離散コサイン変換器。
　
　＜引用文献記載事項２＞
「【発明の詳細な説明】
【０００１】
　【発明の属する技術分野】
　本発明は、画像データの圧縮装置などにおいては離散コサイン変換を行い、画像データの伸長装置などにおいては逆離散コサイン変換を行う、
離散コサイン変換器
　
　＜引用文献記載事項３＞
「【０００８】また、（数２）より、次に示す（数３）及び（数４）が導き出される。
【０００９】
【数３】
【００１０】
【数４】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
　＜引用文献記載事項４＞
「【００２２】
　ここで、ＸjをＮビットの
２の補数で表現する
　
　＜引用文献記載事項５＞
「【００２６】ここで、部分和Ｚkを次に示す（数１２）のように定義すると、（数１１）は次に示す（数１３）となる。
【００２７】
【数１２】
【００２８】
【数１３】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
　＜引用文献記載事項６＞
「【００７０】
【発明の実施の形態】
　以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の第１実施形態である１次元ＤＣＴ回路（離散コサイン変換器）のブロック図であって、この
回路
行列演算を
行い
　
　＜引用文献記載事項７＞
「【００７１】以下に、この回路の動作について説明する。入力端子１０１から入力された８個のデータＸ0〜Ｘ7は、入力順にレジスタ１０２〜１０９へ順次転送され、それぞれレジスタ１０９〜１０２に保持される。レジスタ１０９〜１０２のそれぞれの出力Ｘ0〜Ｘ7は加算器／差分器１１０で加算あるいは減算されて、
加算結果Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4がそれぞれレジスタ１１１〜１１４に保持され、差分結果Ｘ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4がそれぞれレジスタ１１５〜１１８に保持される。
　
　＜引用文献記載事項８＞
「【００７２】次に、レジスタ１１１〜１１４のそれぞれの出力Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4と、レジスタ１１５〜１１８のそれぞれの出力Ｘ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4とを入力するビット分配器１１９との動作について、この構成を示す図２を用いて説明する。ビット分配器１１９において、レジスタ１１１〜１１４のそれぞれの出力は、ビット操作部１５２により、それぞれ最上位ビットから最下位ビットまでの１０本の信号線（最上位［９］〜最下位［０］）に分けられ、同一ビット位置の４本の信号線が組み合わされた４ビットの信号線が１０組構成されて、信号線［９］の４ビットの信号線はセレクタ１５４に、信号線［８］の４ビットの信号線はセレクタ１５５に、・・・、信号線［０］の４ビットの信号線はセレクタ１６３にというように、それぞれセレクタ１５４〜１６３に入力される。
【００７３】同様に、レジスタ１１５〜１１８のそれぞれの出力は、ビット操作部１５３により、それぞれ最上位ビットから最下位ビットまでの１０本の信号線（最上位［９］〜最下位［０］）に分けられ、同じビット位置の４本の信号線が組み合わされた４ビットの信号線が１０組構成されて、信号線［９］の４ビットの信号線はセレクタ１５４に、信号線［８］の４ビットの信号線はセレクタ１５５に、・・・、信号線［０］の４ビットの信号線はセレクタ１６３にというように、それぞれセレクタ１５４〜１６３に入力される。
【００７４】　このように、セレクタ１５４〜１６３は、Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなる４ビット列と、Ｘ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の同一ビット位置のビットからなる４ビット列との、２組の４ビット列を入力するが、Ｙ0、Ｙ2、Ｙ4、Ｙ6を算出する場合には前者の４ビット列を、Ｙ1、Ｙ3、Ｙ5、Ｙ7を算出する場合には後者の４ビット列を、それぞれ積和演算ブロック１２１に出力するようになっている。
【００７５】まとめると、
ビット分配器１１９からは、Ｙ0、Ｙ2、Ｙ4、Ｙ6を算出する場合、レジスタ１１１〜１１４のそれぞれの出力であるＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の各同一ビット位置のビットからなる１０組の４ビット列が同時に積和演算ブロック１２１に出力され、Ｙ1、Ｙ3、Ｙ5、Ｙ7を算出する場合、レジスタ１１５〜１１８のそれぞれの出力であるＸ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の各同一ビット位置のビットからなる１０組の４ビット列が同時に積和演算ブロック１２１に出力される
　
　＜引用文献記載事項９＞
「【００７６】次に、
積和演算ブロック１２１はビット分配器１１９から１０組の４ビット列を同時に入力して、（数３）及び（数４）に示した行列演算を構成する８個の積和演算を所定の順に行い、Ｙ0、Ｙ1、Ｙ2、Ｙ3、Ｙ4、Ｙ5、Ｙ6、Ｙ7を順次計算する
　
　＜引用文献記載事項１０＞
「【００７７】
積和演算ブロック１２１に設けられたＲＯＭ１２２〜１３１は、行選択回路１２０からの３ビットの行選択信号と、この行選択信号とは別に４ビット列を入力し、図３に示すように、行選択信号が（０００）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときはＣ4を、・・・、（１１１１）であるときは４Ｃ4を、それぞれ出力し、また、行選択信号が（００１）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときは−Ｃ2を、・・・、（１１１１）であるときは０を、それぞれ出力し、・・・・・・、また、行選択信号が（１１１）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときは−Ｃ1を、・・・、（１１１１）であるときは−Ｃ1＋Ｃ3−Ｃ5＋Ｃ7を、それぞれ出力するようになっており、これにより、（数３）及び（数４）からして、入力する行選択信号が（０００）で、４ビット列がＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ0の部分和を出力することになり、入力する行選択信号が（００１）で、４ビット列がＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ2の部分和を出力することになり、・・・、入力する行選択信号が（１１１）で、４ビット列がＸ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ7の部分和を出力することになる。
ＲＯＭ１２２に格納されているデータは、他のＲＯＭ１２３〜１３１に格納されているデータとは極性が反転しており、最上位ビットからなる４ビット列を構成要素とする部分和がマイナスであることに対応している。
【００７８】まず、行選択回路１２０から行選択信号として（０００）がＲＯＭ１２２〜１３１に入力されるとともに、ビット分配器１１９からＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の、最上位ビットからなる４ビット列がＲＯＭ１２２に、ビット位置１のビットからなる４ビット列がＲＯＭ１２３に、・・・、最下位ビット（ビット位置９のビット）からなる４ビット列がＲＯＭ１３１に、それぞれ入力され、これにより、ＲＯＭ１２２からは最上位ビットからなる４ビット列を構成要素とするＹ0の部分和が、ＲＯＭ１２３からはビット位置１のビットからなる４ビット列を構成要素とするＹ0の部分和が、・・・、ＲＯＭ１３１からは最下位ビットからなる４ビット列を構成要素とするＹ0の部分和が、それぞれ出力されることになる。」
　
　＜引用文献記載事項１１＞
「【００７９】次に、ＲＯＭ１２２、１２４、１２６、１２８、１３０の出力は、それぞれ、シフタ１３２、１３３、１３４、１３５、１３６にて１ビット上にシフトされた後、加算器１３７、１３８、１３９、１４０、１４１において、ＲＯＭ１２３、１２５、１２７、１２９、１３１の出力と加算される。したがって、加算器１３７、１３８、１３９、１４０、１４１の出力は、それぞれ、最上位ビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）とビット位置１のビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果、ビット位置２のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）とビット位置３のビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果、・・・、ビット位置８のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）と最下位ビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果となる。
【００８０】次に、加算器１３８、１４０の出力は、それぞれ、シフタ１４２、１４３にて２ビット上にシフトされた後、加算器１４４、１４５において、加算器１３９、１４１の出力と加算される。したがって、加算器１４４の出力は、ビット位置２のビットからなる４ビット列を構成要素とするＹ0の部分和（３ビット上にシフトされている）と、ビット位置３のビットからなる４ビット列を構成要素とするＹ0の部分和（２ビット上にシフトされている）と、ビット位置４のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）と、ビット位置５のビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果となり、加算器１４５の出力は、ビット位置６のビットからなる４ビット列を構成要素とするＹ0の部分和（３ビット上にシフトされている）と、ビット位置７のビットからなる４ビット列を構成要素とするＹ0の部分和（２ビット上にシフトされている）と、ビット位置８のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）と、最下位ビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果となる。
【００８１】次に、加算器１４４の出力は、シフタ１４６にて４ビット上にシフトされた後、加算器１４７において、加算器１４５の出力と加算される。したがって、加算器１４７の出力は、ビット位置２のビットからなる４ビット列を構成要素とするＹ0の部分和（７ビット上にシフトされている）と、ビット位置３のビットからなる４ビット列を構成要素とするＹ0の部分和（６ビット上にシフトされている）と、ビット位置４のビットからなる４ビット列を構成要素とするＹ0の部分和（５ビット上にシフトされている）と、ビット位置５のビットからなる４ビット列を構成要素とするＹ0の部分和（４ビット上にシフトされている）と、ビット位置６のビットからなる４ビット列を構成要素とするＹ0の部分和（３ビット上にシフトされている）と、ビット位置７のビットからなる４ビット列を構成要素とするＹ0の部分和（２ビット上にシフトされている）と、ビット位置８のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）と、最下位ビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果となる。
【００８２】次に、加算器１３７の出力は、シフタ１４８にて８ビット上にシフトされた後、加算器１４９において、加算器１４７の出力と加算される。したがって、加算器１４９の出力は、最上位ビットからなる４ビット列を構成要素とするＹ0の部分和（９ビット上にシフトされている）と、ビット位置１のビットからなる４ビット列を構成要素とするＹ0の部分和（８ビット上にシフトされている）と、ビット位置２のビットからなる４ビット列を構成要素とするＹ0の部分和（７ビット上にシフトされている）と、ビット位置３のビットからなる４ビット列を構成要素とするＹ0の部分和（６ビット上にシフトされている）と、ビット位置４のビットからなる４ビット列を構成要素とするＹ0の部分和（５ビット上にシフトされている）と、ビット位置５のビットからなる４ビット列を構成要素とするＹ0の部分和（４ビット上にシフトされている）と、ビット位置６のビットからなる４ビット列を構成要素とするＹ0の部分和（３ビット上にシフトされている）と、ビット位置７のビットからなる４ビット列を構成要素とするＹ0の部分和（２ビット上にシフトされている）と、ビット位置８のビットからなる４ビット列を構成要素とするＹ0の部分和（１ビット上にシフトされている）と、最下位ビットからなる４ビット列を構成要素とするＹ0の部分和との加算結果となる。
【００８３】そして、加算器１４９の出力は、丸め回路１５０で９ビットに丸められ、積和演算ブロック１２１から出力端子１５１へ出力される。」
　
　＜引用文献記載事項１２＞
「【００８４】以上の動作により、Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の各同一ビット位置のビットからなる１０組の４ビット列をそれぞれ構成要素とする
Ｙ0の１０個の部分和（全ての部分和）が同時に生成され、これらがビット位置に応じて（数式１３）に示すようにシフトされて加算されるので、Ｙ0が計算されることになる
「【００８５】また、積和演算ブロック１２１において、ビット分配器１１９からは、Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の最上位ビットからなる４ビット列〜最下位ビットからなる４ビット列の１０組の４ビット列がそれぞれＲＯＭ１２２〜１３１に入力され、行選択回路１２０からＲＯＭ１２２〜１３１に入力される行選択信号が（００１）、（０１０）、あるいは、（０１１）である場合は、それぞれ
Ｙ2、Ｙ4、Ｙ6
【００８６】また、積和演算ブロック１２１において、ビット分配器１１９からは、Ｘ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の最上位ビットからなる４ビット列〜最下位ビットからなる４ビット列の１０組の４ビット列がそれぞれＲＯＭ１２２〜１３１に入力され、行選択回路１２０からＲＯＭ１２２〜１３１に入力される行選択信号が（１００）、（１０１）、（１１０）、あるいは、（１１１）である場合は、それぞれ
Ｙ1、Ｙ3、Ｙ5、Ｙ7が計算されることになる。
　
　＜引用文献記載事項１３＞
「【００８８】ここで、当該１次元ＤＣＴ回路においては、入力端子１０１からＸj（ｊ＝０〜７）が順に８ステップで入力されるのに対し、積和演算ブロック１２１でのＹ0〜Ｙ7の演算には、Ｙ0〜Ｙ7の個数と同数の８ステップを要し、入力時間と演算時間が等しくなっている、つまり、当該ＤＣＴ回路はリアルタイムに演算を行うことができる。したがって、当該ＤＣＴ回路に入力端子１０１から絶え間なく入力を行っても、演算が間に合わなくなることはなく、入力端子１０１から絶え間なく入力を行うことが可能であり、画像圧縮を効率的に行うことができる。
【００８９】また、（数３）及び（数４）に示す行列演算を構成する８個の積和演算を、従来技術のように並列して行うのではなく、１つずつ時分割して行っており、さらに、１つの積和演算の対象である４個のデータの各同一ビット位置のビットからなる１０組の４ビット列をそれぞれ構成要素とする１０個の部分和、つまり、１つの積和演算に関する全ての部分和を、ＲＯＭ１２２〜１３１により同時に生成するので、
積和演算ブロック１２１においては、レジスタを必要とせず、９個の加算器で積和演算を行うことができる。
　
　
　＜引用文献記載事項１４＞
「【００９０】図４は本発明の第２実施形態である１次元ＤＣＴ回路（離散コサイン変換器）のブロック図であって、この回路は入力されたＸj（ｊ＝０〜７）に対して、（数３）及び（数４）に示した行列演算を分散算術方式を用いて行い、ＤＣＴ係数Ｙi（ｉ＝０〜７）を出力するように構成されている。尚、Ｘj（ｊ＝０〜７）、Ｙi（ｉ＝０〜７）はともに９ビットのデータとする。
＜・・・中略・・・＞
【００９７】積和演算ブロック２２１に設けられたＲＯＭ２２２は、行選択回路２２０からの３ビットの行選択信号を入力し、図６に示すように、行選択信号が、（０００）であるときは０、Ｃ4、Ｃ4、２Ｃ4、Ｃ4、２Ｃ4、２Ｃ4、３Ｃ4、Ｃ4、２Ｃ4、２Ｃ4、３Ｃ4、２Ｃ4、３Ｃ4、３Ｃ4、４Ｃ4の１６組を、（００１）であるときは０、−Ｃ2、−Ｃ6、−Ｃ2−Ｃ6、Ｃ6、−Ｃ2＋Ｃ6、０、−Ｃ2、Ｃ2、０、Ｃ2−Ｃ6、−Ｃ6、Ｃ2＋Ｃ6、Ｃ6、Ｃ2、０の１６組を、・・・、（１１１）であるときは０、−Ｃ1、Ｃ3、−Ｃ1＋Ｃ3、−Ｃ5、−Ｃ1−Ｃ5、Ｃ3−Ｃ5、−Ｃ1＋Ｃ3−Ｃ5、Ｃ7、−Ｃ1＋Ｃ7、Ｃ3＋Ｃ7、−Ｃ1＋Ｃ3＋Ｃ7、−Ｃ5＋Ｃ7、−Ｃ1−Ｃ5＋Ｃ7、Ｃ3−Ｃ5＋Ｃ7、−Ｃ1＋Ｃ3−Ｃ5＋Ｃ7の１６組を、それぞれ出力するようになっている。尚、以下に、説明の都合上、それぞれの１６組の出力を先頭に記載したものから順に第１出力、第２出力、・・・、第１６出力と表現する。例えば、行選択信号が（０００）であるときの第１出力は０、第２出力はＣ4、・・・、第１６出力は４Ｃ4である。
【００９８】積和演算ブロック２２１に設けられたセレクタ２２３〜２３２は、ＲＯＭ２２２からの１６組の出力と、これとは別に４ビット列を入力し、４ビット列が、（００００）であるときはＲＯＭ２２２からの１６組の出力のうち第１出力を、（０００１）であるときはＲＯＭ２２２からの１６組の出力のうち第２出力を、・・・、（１１１１）であるときはＲＯＭ２２２からの１６組の出力のうち第１６出力を、それぞれ出力するようになっており、これにより、（数３）、（数４）、及び、上述したＲＯＭ２２２の動作内容からして、セレクタ２２３〜２３２は、ビット分配器２１９からＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなる４ビット列が入力される場合は、行選択回路２２０からＲＯＭ２２２に入力される行選択信号が、（０００）であればＹ0の部分和を、（００１）であればＹ2の部分和を、（０１０）であればＹ4の部分和を、（０１１）であればＹ6の部分和を、それぞれ出力することになり、また、ビット分配器２１９からＸ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の同一ビット位置のビットからなる４ビット列が入力される場合は、行選択回路２２０からＲＯＭ２２２に入力される行選択信号が、（１００）であればＹ1の部分和を、（１０１）であればＹ3の部分和を、（１１０）であればＹ5の部分和を、（１１１）であればＹ7の部分和を、それぞれ出力することになる。また、積和演算ブロック２２１において、図示はしていないが、
セレクタ２２３の出力極性が反転するようになっており、最上位ビットからなる４ビット列を構成要素とする部分和がマイナスであることに対応している。
＜・・・中略・・・＞
【０１１１】尚、前述の第１実施形態に比べて、ＲＯＭ２２２の出力ビット幅が、（数３）及び（数４）に示した行列の各係数を１０ビットとした場合、１組の出力のビット数が１２であるから、１２×１６＝１９２と大きくなるので、その分、信号変化が増加するが、
ＲＯＭの個数は１つであり
　
　＜引用文献記載事項１５＞
「【０１５５】
また、上記各実施形態においては、上位のビットからなるビット列を構成要素とする部分和をシフトさせるのにシフタを用いたが、このように特別な回路を設けずに、加算器への配線によりシフト処理を行うようにしてもよい。
　
　
（２）参考文献記載事項
　本願の優先権の主張日前に頒布された刊行物である下記参考文献には下記参考文献記載事項が記載されている。
　
＜参考文献＞
特開平０２−２９２６３２号公報（平成２年１２月４日出願公開）
　
　＜参考文献記載事項１＞
「２進形式では、サンプルに係数２を乗じることは、サンプルの各ビツトを上位ビツトの方へ１ビツトずつシフトさせ、かつ、
最下位ビツト（ＬＳＢ）位置に０を挿入する
　
　＜参考文献記載事項２＞
「素子１８は、
０値を有するＬＳＢ位置を付加する
　
　
２−３．引用発明の認定
　
（１）引用文献は上記引用文献記載事項１、２等記載の「離散コサイン変換器」を説明するものであるところ、これは、上記引用文献記載事項６記載のとおり「行列演算」を行う「回路」と言えるものである。
　
（２）該「回路」は、上記引用文献記載事項７記載の如く、「レジスタ１１１〜１１４」及び「レジスタ１１５〜１１８」を有しており、該レジスタは「加算結果Ｘ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4」及び「差分結果Ｘ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4」という複数の値を「保持」する。
　すなわち、前記「回路」は「複数の値を保持するレジスタ」を有している。
　
（３）また、前記「回路」は、上記引用文献記載事項８のとおり「ビット分配器１１９」も有するところ、該「ビット分配器１１９」は、「Ｙ0、Ｙ2、Ｙ4、Ｙ6を算出する場合、レジスタ１１１〜１１４のそれぞれの出力であるＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の各同一ビット位置のビットからなる１０組の４ビット列が同時に積和演算ブロック１２１に出力され、Ｙ1、Ｙ3、Ｙ5、Ｙ7を算出する場合、レジスタ１１５〜１１８のそれぞれの出力であるＸ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の各同一ビット位置のビットからなる１０組の４ビット列が同時に積和演算ブロック１２１に出力される」ものである。
　即ち、前記「回路」は「前記レジスタの出力である前記複数の値の各同一ビット位置のビットからなる複数組のビット列を同時に出力するビット分配器」も有している。
　
（４）また、前記「回路」は、上記引用文献記載事項９のとおりの「積和演算ブロック１２１」も有するところ、該「積和演算ブロック１２１」は「ビット分配器１１９から１０組の４ビット列を同時に入力して、（数３）及び（数４）に示した行列演算を構成する８個の積和演算を所定の順に行い」、「Ｙ0、Ｙ1、Ｙ2、Ｙ3、Ｙ4、Ｙ5、Ｙ6、Ｙ7」という複数の出力値を「順次計算する」ものである。
　そして、該「（数３）及び（数４）に示した行列演算」は上記引用文献記載事項３として示されるものであり、これは複数の「係数」で構成される「行列」と、前記「レジスタ」に保存される「複数の値」との「積」に他ならない。
　即ち、前記「回路」は「前記ビット分配器からの複数組のビット列が同時に入力され、複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する積和演算ブロック」も有している。
　
（５）該「積和演算ブロック」は、上記引用文献記載事項１０の如く「ＲＯＭ１２２〜１３１」を有するものであるところ、該「ＲＯＭ１２２〜１３１」は「行選択回路１２０からの３ビットの行選択信号と、この行選択信号とは別に４ビット列を入力し」、「行選択信号が（０００）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときはＣ4を、・・・、（１１１１）であるときは４Ｃ4を、それぞれ出力し、また、行選択信号が（００１）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときは−Ｃ2を、・・・、（１１１１）であるときは０を、それぞれ出力し、・・・・・・、また、行選択信号が（１１１）であれば、４ビット列が、（００００）であるときは０を、（０００１）であるときは−Ｃ1を、・・・、（１１１１）であるときは−Ｃ1＋Ｃ3−Ｃ5＋Ｃ7を、それぞれ出力するようになっており、これにより、（数３）及び（数４）からして、入力する行選択信号が（０００）で、４ビット列がＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ0の部分和を出力することになり、入力する行選択信号が（００１）で、４ビット列がＸ0＋Ｘ7、Ｘ1＋Ｘ6、Ｘ2＋Ｘ5、Ｘ3＋Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ2の部分和を出力することになり、・・・、入力する行選択信号が（１１１）で、４ビット列がＸ0−Ｘ7、Ｘ1−Ｘ6、Ｘ2−Ｘ5、Ｘ3−Ｘ4の同一ビット位置のビットからなるものであれば、Ｙ7の部分和を出力することになる」ものである。
　即ち、前記「積和演算ブロック」は「行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する複数組のＲＯＭ」を有している。
　
（６）また、前記「積和演算ブロック」においては、上記引用文献記載事項１２の如く「Ｙ0の１０個の部分和（全ての部分和）が同時に生成され、これらがビット位置に応じて（数式１３）に示すようにシフトされて加算されるので、Ｙ0が計算されることにな」り、同様に「Ｙ2、Ｙ4、Ｙ6」及び「Ｙ1、Ｙ3、Ｙ5、Ｙ7が計算されることになる」るものであるところ、該（数式１３）は引用文献記載事項５に示されるとおりのものであり、これは所謂「加重加算」と称される計算である。
　即ち、前記「積和演算ブロック」は「全ての部分和（Ｚ）がビット位置（ｋ）に応じて式１のようにシフトされて加算され、前記出力値（Ｙ）が計算される加重加算手段
　
ここに、式１は
である。」
を有している。
　
（７）さらに、上記引用文献記載事項１５に「また、上記各実施形態においては、上位のビットからなるビット列を構成要素とする部分和をシフトさせるのにシフタを用いたが、このように特別な回路を設けずに、加算器への配線によりシフト処理を行うようにしてもよい。」とあるとおり、引用文献には、前記「加重加算手段」における「シフト」を「シフタを用いずに、加算器への配線によりシフト処理を行う」ものとすることも記載されている。
　
（８）そして、前記「回路」は、上記引用文献記載事項１３にあるように、「積和演算ブロック１２１においては、レジスタを必要とせず、９個の加算器で積和演算を行うことができる」もの、即ち「前記積和演算ブロックにおいては、レジスタを必要とせずに行列演算を行う」ものである。
　
（９）以上の（１）〜（８）より、引用文献には、下記引用発明が記載されていると認められる。
　
＜引用発明＞
「複数の値を保持するレジスタ（上記（２）より）と、
前記レジスタの出力である前記複数の値の各同一ビット位置のビットからなる複数組のビット列を同時に出力するビット分配器（上記（３）より）と、
前記ビット分配器からの複数組のビット列が同時に入力され、複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する積和演算ブロック（上記（４）より）とを有する
行列演算を行う回路（上記（１）より）であって、
　前記積和演算ブロックは
行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する複数組のＲＯＭ（上記（５）より）と、
　全ての部分和（Ｚ）がビット位置（ｋ）に応じて式１のようにシフトされて加算され、前記出力値（Ｙ）が計算される加重加算手段（上記（６）より）であって、
該シフトは、シフタを用いずに、加算器への配線によりシフト処理を行うものである加重加算手段（上記（７）より）とを有し、
前記積和演算ブロックにおいては、レジスタを必要とせずに行列演算を行う（上記（８）より）回路。
　ここに、式１は
である。」
　
　
２−４．対比
　以下、本件補正発明と引用発明とを比較する。
　
（１）引用発明は「行列演算を行う回路」であり、その「積和演算ブロック」は「複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する」ものであるところ、該「複数の値」は上記引用文献記載事項３の【数３】【数４】の右辺で列ベクトルとして表現されるものであるから、「ベクトル」とも言えるものであり、該「複数の出力値」は、該「ベクトル」と「行列」との「積の行列演算を構成する複数個の積和演算を所定の順に行」って得られるものであるから「行列とベクトルの内積ベクトル」とも言えるものである。
　したがって、引用発明も本件補正発明と同様に「行列とベクトルの内積ベクトルを計算するための装置」と言えるものである。
　
（２）上記の如く引用発明における「複数の出力値」は、本件補正発明における「内積ベクトル」に対応付けられるものであるところ、前者も後者と同様に「要素のセットを有し」ていることは明らかである。
　また、引用発明における「複数の係数で構成される行列」は、本件補正発明における「行列」に対応付けられるものであるところ、前者も後者と同様に「行のセットと列のセットをなすように配列された第１の係数のセットを有し」ていることも明らかである。
　さらに、上記の如く引用発明における「複数の値」は、本件補正発明における「ベクトル」に対応付けられるものであるところ、前者も後者と同様に「第２の係数のセットを有し」ていることも明らかである。
　したがって、引用発明も本件補正発明と同様に「該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し」ていると言える。
　
（３）また、引用発明における「レジスタ」は、本件補正発明における「入力レジスタ」に対応付けられるものであるところ、前者は、「複数の値を保持する」とともに「出力」するのであるから、「前記第２の係数のセットを格納し且つ出力のセットを有する」とも言える。
したがって、引用発明も本件補正発明と同様に「前記第２の係数のセットを格納し且つ出力のセットを有する、少なくとも１つの入力レジスタ」を備えていると言える。
　
（４）また、引用発明における「複数組のＲＯＭ」は、本件補正発明における「複数の記憶素子」に対応付けられるものであるところ、前者は「前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する」ものである。そして、該「部分和」が前記「行列」を構成する「複数の係数」から導き出されたものであることは明らかである。
　したがって、引用発明も本件補正発明と同様に「前記第１の係数のセットから導き出された部分和のセットを格納する複数の記憶素子」を備えていると言える。
　
（５）また、ＲＯＭはそのアドレス端子に入力されたアドレス情報によって記憶セルを選択し、該選択された記憶セルに記憶されるデータをデータ端子に出力するものであるから、引用発明における前記「ビット列」は「複数組のＲＯＭ」のそれぞれのアドレス端子に入力され、前記「部分和」は「複数組のＲＯＭ」のデータ端子から出力されることは明らかである。
　したがって、引用発明における「複数組のＲＯＭ」も、本件補正発明における「複数の記憶素子」と同様に、「前記少なくとも１つの入力レジスタの前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる」ものであると言える。
　
（６）また、引用発明における「行選択回路」は、本件補正発明における「選択回路」に対応付けられるものであるところ、引用発明における「複数組のＲＯＭ」は該「行選択回路からの行選択信号と、前記ビット列が入力され、該行選択信号に対応する出力値の全ての部分和を同時に出力する」のであるから、該「行選択信号」も「複数組のＲＯＭ」のアドレス端子に入力されるものであることは明らかである。
　したがって、引用発明も本件補正発明と同様に「前記複数の記憶素子の前記アドレス入力のセットに結合された選択回路」を備えていると言える。
　
（７）また、引用発明における「行選択回路からの行選択信号」は、前記「複数組のＲＯＭ」に「入力され」、これによって「複数組のＲＯＭ」からは「該行選択信号に対応する出力値の全ての部分和」が「同時に出力」されるのであり、また、これは「積和演算ブロック」において「複数の係数で構成される行列と前記複数の値との積の行列演算を構成する複数個の積和演算を所定の順に行い、複数の出力値を順次計算する」ためになされるものであると言える。
　したがって、引用発明における「行選択回路」も、本件補正発明における「選択回路」と同様に、「前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの１つの要素を計算するために、前記行列内の行を選択する」ものであるとも言える。
　
（８）また、引用発明における「加重加算手段」は、本件補正発明における「加算回路」に対応付けられるものであるところ、前者が行う加重加算は、必ずしも本件補正発明における「加算」に相当する計算とは言えないものの、両者は「演算」を行うものであると言う点では一致する。
　また、引用発明における「加重加算手段」は「全ての部分和（Ｚ）がビット位置（ｋ）に応じて式１のようにシフトされて加算され、前記出力値（Ｙ）が計算される」ものであるから、「合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する」「回路」である点でも後者と一致する。
　したがって、引用発明と本件補正発明とは「合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する、」演算「回路」を備える点で一致すると言える。
　
（９）また、引用発明における「加重加算手段」は、「全ての部分和（Ｚ）がビット位置（ｋ）に応じて式１のようにシフトされて加算され、前記出力値（Ｙ）が計算される」ものであって「該シフトは、シフタを用いずに、加算器への配線によりシフト処理を行うもの」であるから、引用発明と本件補正発明とは「前記記憶素子の出力データが左にｊ回だけビットシフトされるよう」「配線され」「ることにより」、「２ｊの乗算が実施され」るものである点では一致すると言える。
　
（１０）また、引用発明の「前記積和演算ブロック」においては、「レジスタを必要とせずに行列演算を行う」のであるから、引用発明と本件補正発明とは、「前記」演算「回路内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施され」る点でも一致すると言える。
　
（１１）また、引用発明のシフトは、「シフタを用いずに、加算器への配線によりシフト処理を行うもの」であるから、引用発明と本件補正発明とは「前記ビットシフトは、シフタが用いられることなく、」「前記配線」「によって実現され」るものである点では一致すると言える。
　
（１２）また、引用発明は「全ての部分和（Ｚ）がビット位置（ｋ）に応じて式１のようにシフトされて加算され、前記出力値（Ｙ）が計算される加重加算手段」を有しているのであるから、本件補正発明と同様に「前記複数の記憶素子の各データ出力は、１つの加数入力に結合されて、前記合計出力の、１つの加数を形成し、前記合計出力は、前記内積ベクトルの前記１つの要素を提示する」ものであると言える。
　
（１３）よって、本件補正発明は、下記一致点で引用発明と一致し、下記相違点で引用発明と相違する。
　
＜一致点＞
「行列とベクトルの内積ベクトルを計算するための装置であって、該内積ベクトルは、要素のセットを有し、該行列は、行のセットと列のセットをなすように配列された第１の係数のセットを有し、該ベクトルは、第２の係数のセットを有し、該装置は、
　　前記第２の係数のセットを格納し且つ出力のセットを有する、少なくとも１つの入力レジスタと、
　　前記第１の係数のセットから導き出された部分和のセットを格納する複数の記憶素子であって、前記少なくとも１つの入力レジスタの前記出力のセットに結合されたアドレス入力のセットと、前記アドレス入力のセットによって選択された前記部分和のセットのサブセットを提示するデータ出力のセットとを有することからなる、複数の記憶素子と、
　　前記複数の記憶素子の前記アドレス入力のセットに結合された選択回路であって、前記行列及び前記ベクトルの前記選択された行から前記内積ベクトルの１つの要素を計算するために、前記行列内の行を選択する、選択回路と、
　　合計出力と、前記記憶素子の前記データ出力のセットに結合された複数の加数入力とを有する、」演算「回路とを備え、
　前記記憶素子の出力データが左にｊ回だけビットシフトされるよう」「配線され」「ることにより、前記」演算「回路内において、該出力データを記憶するためのレジスタが使用されること無く２ｊの乗算が実施され、
　前記ビットシフトは、シフタが用いられることなく、」「前記配線」「によって実現され、
　前記複数の記憶素子の各データ出力は、１つの加数入力に結合されて、前記合計出力の、１つの加数を形成し、前記合計出力は、前記内積ベクトルの前記１つの要素を提示することからなる、装置。」
　
＜相違点１＞
　演算回路を「加算回路」とし、記憶素子の出力データがビットシフトされるよう「前記記憶素子の出力と前記加算回路とが」配線され、ビットシフトを「前記記憶素子の出力と、前記加算回路とを結合する」配線「のみ」によって実現している点。
（これに対して、引用発明における「加重加算手段」は「式１のようにシフトされて加算され」るものであるから、本件補正発明の「合計出力」と等価なものが出力されるものではあるものの、引用文献において開示される具体的な回路（上記引用文献記載事項１１等参照）は、シフトと加算を多段階にわたって行うことで出力値を計算するものであり、シフトを要する部分和のシフトを全て行ったものを加算器で合算する構造のものは開示されてはいない。）
　
＜相違点２＞
　ビットシフトに際して「最下位ビットが零に設定」される点。
（これに対して、引用文献には、シフト処理を行う「配線」において最下位ビットが零に設定される旨の明示はない。）
　
　
２−５．判断
　以下、上記相違点について検討する。
　
（１）相違点１について
　所定の数式の計算を行う回路を具現する際に、当該数式どおりの構造で実現することは当業者の常套手段であるから、引用発明の「加重加算手段」として、式１すなわち
「
　　　　　　　　　　　　　　　　　　　　　　　」
のとおりの構造、すなわち、シフトを要する部分和のシフトを全て行ったものを加算器で合算する構造で実現することも、引用文献の記載（特に引用文献記載事項５、１２）に接した当業者であれば、当然の如く想到する構成に他ならない。
　してみると、引用発明において、上記相違点１の如く、演算回路を「加算回路」とし、記憶素子の出力データがビットシフトされるよう「前記記憶素子の出力と前記加算回路とが」配線され、ビットシフトを「前記記憶素子の出力と、前記加算回路とを結合する」配線「のみ」によって実現する構成も、当業者であれば容易に想到し得たものである。
　
（２）相違点２について
　乗算としてのシフト演算を行う際に、その最下位ビットに零をセットすることは、上記参考文献等を挙げるまでもなく、当業者が当然の如く採用する技術常識に過ぎないものであり、引用発明におけるシフト処理において、上記相違点２の如く「最下位ビットが零に設定」されるものとすることも、当業者であれば当然の如く採用する技術常識に過ぎないものである。
　したがって、引用発明をを備えたものとすることも、何ら格別なものではない。
　
（３）してみると、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
２−６．小結
　上記のとおり、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　
３．むすび
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論のとおり決定する。
　
　
　
第３．本件審判請求の成否について
　
１．手続きの経緯
　本願の手続きの経緯は上記第１．記載のとおりのものであり、さらに、平成２１年５月２０日付けの手続補正は上記第２．のとおり却下された。
　したがって、本願の特許請求の範囲は、上記第２．１に記載した、＜補正前の特許請求の範囲＞に記載のとおりのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は該＜補正前の特許請求の範囲＞に【請求項１】として記載したとおりのものである。
　
　
２．引用文献の記載内容・引用発明の認定
　本願の優先権の主張日前に頒布された刊行物であり、原審の拒絶の査定の理由である上記平成２０年６月２０日付けの拒絶理由通知において引用された上記引用文献には、上記第２．２−２（１）記載の引用文献記載事項が記載されており、上記引用文献には上記第２．２−３（９）で認定したとおりの引用発明が記載されていると認められる。
　
　
３．対比・判断
　本願発明は、上記第２．２で検討した本件補正発明から「シフタが用いられることなく、前記記憶素子（１２０）の出力と、前記加算回路（１３０）とを結合する前記配線のみによって実現され」るものである旨の限定を無くしたものに相当する。
　してみると、本願発明の構成要件を全て含み、さらに他の要件を付加したものに相当する上記本件補正発明が上記第２．２−５（３）に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
４．回答書で提示される補正案について
（１）平成２３年６月６日付け回答書で提示される補正案について検討するに、該補正案は、上記補正後の特許請求の範囲の請求項１、８に「全ての前記複数の記憶素子（１２０）に記憶された内容は同一であり、該記憶素子（１２０）は読み出し専用メモリ（ＲＯＭ）であり」なる限定を追加しようとするものである。
　
（２）そこで、引用発明の認定において参照した引用文献の第１の実施形態について検討するに、引用文献はＸが「２の補数」で表現されることを前提としている（引用文献記載事項４参照）ために、該第１の実施形態は引用文献記載事項１０に記載されるように「ＲＯＭ１２２に格納されているデータは、他のＲＯＭ１２３〜１３１に格納されているデータとは極性が反転しており、最上位ビットからなる４ビット列を構成要素とする部分和がマイナスであることに対応している」ものである。このため、該第１の実施形態におけるＲＯＭはそのうちの一つだけが内容が異なるものであり、この点は該補正案の発明との相違点になり得るものではある。
　
（３）しかしながら、扱うデータが２の補数で表現する必要のないものであれば、かかる対応は必要ではなく、その場合には全てのＲＯＭの内容を同一とすることは、必然的に採用される事項に過ぎず、該補正案によって追加しようとする限定に進歩性を認め得るものではない。
　
（４）また、引用文献には引用文献記載事項１４に、ＲＯＭの個数を１つとした第２の実施形態が開示されており、当該実施形態では、ＲＯＭに格納されているデータを反転したものとするのではなく、「セレクタ２２３の出力極性が反転するようになっており、最上位ビットからなる４ビット列を構成要素とする部分和がマイナスであることに対応している」とあるように、ＲＯＭの出力に出力極性を反転する手段を設けることで、２の補数表現に対応することが記載されている。
　してみると、第１の実施形態において、ＲＯＭに格納されているデータの極性を反転させることに代えて、ＲＯＭの出力に出力極性を反転する手段を設けることで２の補数表現に対応することも、引用文献の記載に接した当業者であれば、適宜になし得る設計変更であり、その場合も全てのＲＯＭの内容を同一とすることは、必然的に採用される事項である。
　したがって、この点から見ても、該補正案によって追加しようとする限定に進歩性を認め得るものではない。
　
（５）したがって、上記補正案どおりの補正がなされたと仮定しても、その請求項１に係る発明は、引用発明に基づいて当業者が容易に発明をすることができたものであり、かかる補正の機会を設けることに益はない。
　
　
５．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、その余の請求項について論及するまでもなく、本願を拒絶すべきものとした原査定は妥当なものであり、これを取り消すことはできない。
　
　よって、上記結論のとおり審決する。