【事件の表示】
　特願２００３−１０６１１８「半導体集積回路装置」拒絶査定不服審判事件〔平成１６年１１月４日出願公開、特開２００４−３１１８５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年４月１０日の特許出願であって、平成２１年１２月３日付けの拒絶理由通知に対して平成２２年２月８日に意見書及び手続補正書が提出され、同年３月１８日付けの最後の拒絶理由通知に対して同年５月２１日に意見書が提出されたが、平成２３年４月５日付けで拒絶査定がなされた。
　それに対して、同年７月１１日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年２月２４日付けで審尋がなされ、同年４月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年７月１１日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年７月１１日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜４を、補正後の明細書の特許請求の範囲の請求項１〜４と補正するとともに、明細書の００２０段落及び００２２段落を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　同一基板上にＭＯＳ型トランジスタとゲート電極とゲート絶縁膜とを有し、前記ゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置において、前記ＭＯＳ型バラクタ素子のゲート絶縁膜が、前記ＭＯＳ型トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。」
　
（補正後）
　「【請求項１】
　同一基板上に、Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと、第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第２のゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置において、
　前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。」
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「ＭＯＳ型トランジスタ」を補正して、補正後の請求項１の「Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタ」とすること。
　
（２）補正事項２
　補正前の請求項１の「ゲート電極とゲート絶縁膜とを有し、前記ゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子」を補正して、補正後の請求項１の「第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第２のゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子」とすること。
　
（３）補正事項３
　補正前の請求項１の「前記ＭＯＳ型バラクタ素子のゲート絶縁膜が、前記ＭＯＳ型トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いこと」を補正して、補正後の請求項１の「前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いこと」とすること。
　
（４）補正事項４
　補正前の請求項２の「前記ＭＯＳ型バラクタ素子に印加されるゲート電圧の最大値が、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低いこと」を、「前記ＭＯＳ型バラクタ素子の第２のゲート電極に印加されるゲート電圧の最大値が、前記ＭＯＳ型トランジスタの第１のゲート電極に印加されるゲート電圧の最大値よりも低いこと」と補正して、補正後の請求項２とすること。
　
（５）補正事項５
　補正前の請求項３の「前記ＭＯＳ型トランジスタのゲート絶縁膜及び前記ＭＯＳ型バラクタ素子のゲート絶縁膜が前記半導体基板上に形成されていること」を、「前記ＭＯＳ型トランジスタの第１のゲート絶縁膜及び前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が前記半導体基板上に形成されていること」と補正して、補正後の請求項３とすること。
　
（６）補正事項６
　補正前の請求項４の「前記ＭＯＳ型バラクタ素子に印加されるゲート電圧は、印加電圧と容量とのカーブの関係の変動範囲をカバーし、且つ、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低い、」を、「前記ＭＯＳ型バラクタ素子の第２のゲート電極に印加されるゲート電圧は、印加電圧と容量とのカーブの関係の変動範囲をカバーし、且つ、前記ＭＯＳ型トランジスタの第１のゲート電極に印加されるゲート電圧の最大値よりも低い、」と補正して、補正後の請求項４とすること。
　
（７）補正事項７
　補正前の発明の詳細な説明の００２０段落及び００２２段落を補正して、各々補正後の発明の詳細な説明の００２０段落及び００２２段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１及び２について
　補正事項１及び２は、補正前の請求項１に係る発明の発明特定事項である「ＭＯＳ型トランジスタ」及び「ＭＯＳ型バラクタ素子」に対して、各々技術的限定を加えるものものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１及び２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１及び２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の００２４段落〜００２７段落等に記載されているものと認められるから、補正事項１及び２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１及び２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項３〜６について
　補正事項３〜６は、いずれも補正事項１及び２と整合するように、補正前の請求項１〜４を補正するものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項３〜６が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　したがって、補正事項３〜６は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
（３）補正事項７について
　補正事項７は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（４）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜４に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　同一基板上に、Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと、第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第２のゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置において、
　前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表２００１−５１６９５５号公報（「以下「引用例」という。）には、図３とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
　（発明の技術分野）
　
本発明は、バラクタに関し、特に集積に適するバラクタに関する。
　
ｂ．「【００１２】
　
本発明は、電圧依存キャパシタンスを有する電気デバイスを提供する。そのようなデバイスは、バラクタとも呼ばれる。本発明のバラクタは、従来のＣＭＯＳプロセスにより容易に集積されうることを認識すべきである。
　
ｃ．「【００１５】
　
図３は、ＮＭＯＳデプレショントランジスタを含む、本発明の第３実施例によるバラクタ３０を示す。このトランジスタは、ｐ形シリコン基板３１内に形成されている。このｐ形シリコン基板３１内には、基板の第１主表面からｎ形ウェル３２が形成され、ｎ
＋
形ソース領域３３およびｎ
＋
形ドレイン領域３４が、ｐ形ウェル３２内（審決注：「ｎ形ウェル３２内」の誤記）に形成されている。ソースおよびドレイン領域３３、３４の不純物濃度は、ウェル領域３２の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層３５が、基板の第１主表面上に形成され、ポリシリコンゲート３６が絶縁層３５上に、ゲート２６がｎウェル領域３２から電気的に絶縁されるように、ソース領域３３と、ドレイン領域３４と、を分離するｎウェル領域３２の一部を少なくとも被覆して形成される。バラクタ３０の共通電極Ｃ
Ａ
は、ソース領域３３をドレイン領域３４へ接続することにより形成される。接続は、ソース電極３７およびドレイン電極３８を用い、ソース領域３３およびドレイン領域３４のそれぞれに対し行われる。バラクタ３０の第２電極Ｃ
Ｂ
は、ゲート電極３９を用い、ゲート３６に接続される。
　
ｄ．「【００１９】
　図４は、本発明の第１実施例の動作の特徴を示す。バラクタ４０は、図１のバラクタ１０に対応し、図５は、バラクタ４０の等価回路図を示す。動作に際しては、電極ＣＡおよびＣＢの間に電圧が、ＣＡにおける電位がＣＢにおける電位よりも高くなるように印加される。その時、ウェル領域１２の表面領域は空乏化され、その空乏化幅は、図４に空乏化境界４１により示されている。
バラクタのキャパシタンスは、なかんずく、酸化物キャパシタンスＣ
ＯＸ
、またはもし絶縁層が酸化物から作られていなければ対応するキャパシタンス、と半導体空乏層キャパシタンスＣ
Ｄ
との直列結合に依存する。空乏層キャパシタンスＣ
Ｄ
は、ひいては、ウェルの電位と、デバイスに印加される電圧、すなわちソース／ドレインとゲートとの間の電圧と、に依存する。
　
ｅ．「【００２５】
  
与えられたインダクタを有する与えられたＶＣＯ回路における最良のパフォーマンスは、（複合）バラクタのＱ係数およびダイナミックレンジ（最小および最大のキャパシタンス値）により決定される。本発明の第４実施例によれば、ＮＭＯＳトランジスタが用いられる。これらのトランジスタは、最低の寄生抵抗、従って、最高のＱ係数を与える。スレショルド電圧は、所定の（電圧）バイアス範囲内において可能な、（複合）バラクタの最大のダイナミックレンジを与えるように選択される
【００２６】
本発明のバラクタが、従来のＣＭＯＳプロセスにより、他のデバイスと共に集積される場合は、例えば、バラクタを、少なくとも１つのウェル領域内に形成することにより、ソース領域およびドレイン領域を、基板から絶縁する必要がある。
　
（２−２）ここにおいて、０００１段落の「本発明は、バラクタに関し、特に集積に適するバラクタに関する。」という記載、及び００２６段落の「本発明のバラクタが、従来のＣＭＯＳプロセスにより、他のデバイスと共に集積される場合は、例えば、バラクタを、少なくとも１つのウェル領域内に形成することにより、ソース領域およびドレイン領域を、基板から絶縁する必要がある。」という記載等から、引用例には、バラクタを、ＣＭＯＳプロセスにより形成された他の素子とともに集積することが記載されているものと、換言すれば、同一基板上に、ＣＭＯＳプロセスにより形成された他のデバイスと、バラクタとが共に集積された回路が記載されているものと認められる。
　
（２−３）００１９段落の「バラクタ３０の共通電極ＣＡは、ソース領域３３をドレイン領域３４へ接続することにより形成される。接続は、ソース電極３７およびドレイン電極３８を用い、ソース領域３３およびドレイン領域３４のそれぞれに対し行われる。バラクタ３０の第２電極ＣＢは、ゲート電極３９を用い、ゲート３６に接続される。」という記載、及び図３の記載から、引用例の「本発明の第３実施例によるバラクタ３０」は、「ソース領域３３」（ｎ＋形ソース領域３３）及び「ドレイン領域３４」（ｎ＋形ドレイン領域３４）に接続された「共通電極ＣＡ」と、「ゲート３６」に接続された「第２電極ＣＢ」とを備えていることが明らかである。
　
（２−４）００１２段落の「本発明は、電圧依存キャパシタンスを有する電気デバイスを提供する。」という記載、００１５段落の「ＮＭＯＳデプレショントランジスタを含む、本発明の第３実施例によるバラクタ３０を示す。・・・バラクタ３０の共通電極ＣＡは、ソース領域３３をドレイン領域３４へ接続することにより形成される。接続は、ソース電極３７およびドレイン電極３８を用い、ソース領域３３およびドレイン領域３４のそれぞれに対し行われる。バラクタ３０の第２電極ＣＢは、ゲート電極３９を用い、ゲート３６に接続される。」という記載、００１９段落の「バラクタのキャパシタンスは、なかんずく、酸化物キャパシタンスＣＯＸ、またはもし絶縁層が酸化物から作られていなければ対応するキャパシタンス、と半導体空乏層キャパシタンスＣＤとの直列結合に依存する。空乏層キャパシタンスＣＤは、ひいては、ウェルの電位と、デバイスに印加される電圧、すなわちソース／ドレインとゲートとの間の電圧と、に依存する。」という記載等から、引用例の「本発明の第３実施例によるバラクタ３０」は、「ソース領域３３」（ｎ＋形ソース領域３３）及び「ドレイン領域３４」（ｎ＋形ドレイン領域３４）と「ポリシリコンゲート３６」との間の電圧に依存するキャパシタンスを有することが明らかである。
　
（２−５）したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「同一ｐ形シリコン基板３１上に、ＣＭＯＳプロセスにより形成された他のデバイスと、ＮＭＯＳデプレショントランジスタを含むバラクタ３０とが共に集積された回路であって、
　前記ＮＭＯＳデプレショントランジスタは、前記ｐ形シリコン基板３１内に、基板の第１主表面から形成されたｎ形ウェル３２と、前記ｎ形ウェル３２内に形成されたｎ＋形ソース領域３３及びｎ＋形ドレイン領域３４と、前記基板の第１主表面上に形成された酸化シリコンの絶縁層３５と、前記絶縁層３５上に形成されたポリシリコンゲート３６とを備え、
　前記バラクタ３０は、前記ｎ＋形ソース領域３３及び前記ｎ＋形ドレイン領域３４に接続された共通電極ＣＡと、前記ポリシリコンゲート３６に接続された第２電極ＣＢとを備え、前記ｎ＋形ソース領域３３及び前記ｎ＋形ドレイン領域３４と前記ポリシリコンゲート３６との間の電圧に依存するキャパシタンスを有する、
　集積された回路。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ＣＭＯＳプロセスにより形成された他のデバイス」が、「ＣＭＯＳプロセスにより形成された」ゲート絶縁層及びゲート電極を有するＭＯＳ型トランジスタ及びそれに付随する種々の素子を意味するものであることは当業者にとって明らかであるから、引用発明の「ＣＭＯＳプロセスにより形成された他のデバイス」は、補正発明の「第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタ」に相当する。
　そして、引用発明の「集積された回路」は、補正発明の「半導体集積回路装置」に相当することが明らかであるから、引用発明の「同一ｐ形シリコン基板３１上に、ＣＭＯＳプロセスにより形成された他のデバイスと』『バラクタ３０とが共に集積された回路』」は、補正発明の「『同一基板上に、』『第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと』『ＭＯＳ型バラクタ素子とが形成された半導体集積回路装置』」に相当する。
　
（３−２）引用発明の「基板の第１主表面から形成されたｎ形ウェル３２」には、「ｎ＋形ソース領域３３及びｎ＋形ドレイン領域３４」を介して、「共通電極ＣＡ」の電位が印加されていることが明らかである。
　したがって、引用発明の「共通電極ＣＡ」の電位は、補正発明の「第１の電位」に相当し、引用発明の「基板の第１主表面から形成されたｎ形ウェル３２」は、補正発明の「第１の電位が印加される第２のＮウェル」に相当する。
　
（３−３）引用発明の「第２電極ＣＢ」の電位は、補正発明の「第２の電位」に相当し、引用発明の「前記ポリシリコンゲート３６」は、補正発明の「第２の電位が印加される第２のゲート電極」に相当する。
　また、引用発明の「前記基板の第１主表面上に形成された酸化シリコンの絶縁層３５」は、補正発明の「第２のゲート絶縁膜」に相当する。
　さらに、引用発明の「バラクタ３０」が補正発明の「ＭＯＳ型バラクタ素子」に相当することは明らかである。
　そして、引用発明の「バラクタ３０」は、「前記ｎ＋形ソース領域３３及び前記ｎ＋形ドレイン領域３４と前記ポリシリコンゲート３６との間の電圧に依存するキャパシタンスを有する」ものであるから、補正発明の「ＭＯＳ型バラクタ素子」のように、「前記第２のゲート電極に印加される電圧に応答する可変な容量特性を有する」ことは明らかである。
　
（３−４）以上を総合すると、補正発明と引用発明とは、
　
　「同一基板上に、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと、第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第２のゲート電極に印加される電圧に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「ＭＯＳ型トランジスタ」が「Ｐウェルまたは第１のＮウェルとを有する」ものであるのに対して、引用発明は、そのような構成を備えることが特定されていない点。
　
（相違点２）
　補正発明は、「前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄い」のに対して、引用発明は、そのような構成を備えることが特定されていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般に、ＣＭＯＳプロセスを用いてＭＯＳ型トランジスタを形成するに当たり、当該ＭＯＳ型トランジスタを、基板に設けたＰウェルやＮウェル内に形成することは、例えば、本願の出願前に日本国内において頒布された下記周知例１にも記載されているように、当業者において常とう的に行われている周知技術である。
　そして、引用発明の「他のデバイス」として、どのようなトランジスタを採用するかは、目的とする機能や設計ルール等を考慮して、当業者が適宜選択し得る設計的事項であるから、引用発明において、「他のデバイス」であるＭＯＳ型トランジスタを形成するに当たり、上記周知技術を適用して、基板に設けたＰウェルやＮウェル内に形成するようにすること、すなわち、補正発明のように、「Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極を有するＭＯＳ型トランジスタ」とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
ａ．周知例１：特開平７−２５４６４６号公報
　上記周知例１には、図１とともに次の記載がある。
　
　「【０００２】
【従来の技術】
Ｎ型ポリシリコンゲートＣＭＯＳプロセスフローの一例を図１に示す
（Ａ）Ｐ型シリコン基板１にＰウエル２、Ｎウエル３を形成し、
【０００３】（Ｂ）Ｎ型ポリシリコン膜６を写真製版とエッチングによりパターン化して素子形成領域からフィールド酸化膜４上に延びるゲート電極３０を形成する。
（Ｃ）ＮＭＯＳＦＥＴのソース／ドレインを形成するために、ＮＭＯＳＦＥＴ領域に開口をもつレジストパターンを形成し、それをマスクとしてＮ型不純物、例えば砒素（Ａｓ）を注入する。１１，１２はＮ型不純物が注入された領域であり、後に活性化されてソース／ドレインとなる。
【０００４】（Ｄ）ＰＭＯＳＦＥＴのソース／ドレインを形成するために、ＰＭＯＳＦＥＴ領域に開口をもつレジストパターン１３を形成し、それをマスクとしてＰ型不純物、例えばＢＦ２イオンを基板に注入する。１４，１５はＰ型不純物注入領域であり、後に活性化されてソース／ドレインとなる。なお、ソース／ドレインを形成するための不純物注入はＰ型とＮ型のどちらを先に行なってもよい。
（Ｅ）ＰＳＧ膜などの層間絶縁膜１６を堆積し、コンタクトホールを形成し、メタル配線１７を形成する。」
　
　上記記載から、上記周知例１には、ＣＭＯＳプロセスでＭＯＳＦＥＴ、すなわちＭＯＳ型トランジスタを形成するに当たり、当該ＭＯＳＦＥＴを、Ｐ型シリコン基板１に設けたＰウエル２及びＮウエル３内に形成することが記載されているものと認められる。
　
（４−２）相違点２について
（４−２−１）一般に、ＭＯＳ型バラクタ素子も含めたＭＯＳ型容量において、当該容量を構成する絶縁膜の厚さが薄いほど容量が大きくなる（バラクタ素子においては、最大容量が大きくなる結果、最大容量と最小容量との差が大きくなる（ダイナミックレンジが広くなる））ことは当業者の技術常識であり、そのような性質を利用して、絶縁膜の厚さを変化させることによりＭＯＳ型容量の容量値を調整することは、例えば、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例２及び３にも記載されているとおり、当業者における周知技術である。
　また、ＭＯＳ型容量を有する半導体集積回路において、所望の容量を得るために、特定のＭＯＳ型容量の絶縁膜の厚さをＭＯＳ型トランジスタのゲート絶縁膜の厚さと異なる値とすることも、周知例３にも記載されているとおり、当業者において従来から行われてきていることである。
　 
ａ．周知例２：特開昭５０−１４２１８０号公報
　上記周知例２には、第３図、第４図及び第８図と共に次の記載がある。
　
　「
本発明は電圧変化に対する容量変化の割合を大きくした可変容量ダイオードに関するものである。
　「
第３図は、本発明に従う可変容量ダイオードの一実施例を示すもので、半導体基体８の主表面上に絶縁膜９が設けられている。半導体基体８の下部及び絶縁膜９の上部には、それぞれオーミック接触をなす電極１０、１１が設けられている。
　「次に本発明に従う可変容量ダイオードにおける容量の電圧依存性を図に示せば第４図のように表される。第４図において横軸は電圧（Ｖ）、縦軸は容量（Ｃ）を示している。
第４図に示す線ｌ
１
と線ｌ
２
は、第８図に示した絶縁膜９の厚さａを夫々変化させた場合の容量変化を示すもので、その容量変化は極めて大きく１／２乗以上の勾配を有している。第４図の線ｌ
１
は、絶縁膜９の厚さａが比較的厚い場合の容量の電圧依存性を示すもので、低電圧での容量が比較的小さく、容量が急激に変化し始める電圧が比較的高い領域にあり、電圧の上昇に対して容量の減少率が比較的小さい。一方、絶縁膜９の厚さが薄い場合には、線ｌ
２
で示すように低電圧での容量が比較的大きく、容量変化が起る電圧が比較的低い領域にあり、電圧の上昇に対して容量の減少率が大きい。　従つて絶縁膜９の厚さａを変化させることによつて容量の電圧依存性を適宜調整することができる。
　
　上記記載から、及び第４図の記載から、上記周知例２には、半導体基体８の主表面上に絶縁膜９が設けられ、半導体基体８の下部及び絶縁膜９の上部に、それぞれオーミック接触をなす電極１０、１１が設けられたＭＯＳ型の可変容量ダイオード、すなわちＭＯＳ型バラクタ素子が、絶縁膜９が厚い場合には、低電圧での容量が小さく、容量の減少率も小さくなり、絶縁膜９が薄い場合には、低電圧での容量が大きく、容量の減少率も大きくなり、絶縁膜９が薄い方が容量の最大値と最小値との差が大きい（すなわち絶縁膜９が薄い方がダイナミックレンジが広い）という性質を備え、絶縁膜９の厚さを変化させることによって、当該ＭＯＳ型バラクタ素子の容量の電圧依存性を調整することが記載されているものと認められる。
　
ｂ．周知例３：特開昭６１−１４２７６２号公報
　上記周知例３には、第１図と共に、次の記載がある。
　
　「２．特許請求の範囲
　（１）半導体装置特にＭＯＳキャパシタを有する半導体集積回路に於いて、該ＭＯＳキャパシタの一部のものの電極間絶縁膜の厚さが他のＭＯＳキャパシタの電極間絶縁膜と異なることを特徴とする半導体装置。
　（２）
半導体装置特にＭＯＳキャパシタを有する半導体集積回路に於いて、該ＭＯＳキャパシタが異なる二種の膜厚の電極絶縁膜を有しかつ、この二種の膜厚の電極間絶縁膜のどちらかがＭＯＳトランジスタのゲート膜と同一であることを特徴とする
　「〔産業上の利用分野〕
　
本発明は半導体装置特に容量を有する半導体装置に於ける容量の構造に関する
　〔従来の技術〕
　
従来半導体装置に於ける容量の構造はＭＯＳキャパシタにより形成されている。つまり、半導体基板、該基板上に形成された絶縁膜およびゲート金属によって形成されており、絶縁膜は一様な膜厚である
　〔発明が解決しようとする問題点〕
　しかし、前述の従来技術では、容量は電極間の絶縁膜の厚さｔｏｘと電極面積Ｓによって
　　Ｃ＝ε０・εSiO2・Ｓ／ｔｏｘ　……（１）
によって上の（１）式の様に決定される。（ε０：真空の誘電率、εSiO2：ＳｉＯ２の比誘電率）　
上式よりわかる様にｔｏｘが一定であるから電極面積Ｓによってのみ容量が決定され容量素子（たとえばダイナミックメモリ等）で微細化，高密度化を要求されるものについて、チップサイズの縮小は困難であり、かつ電極間絶縁膜はトランジスターのゲート膜と同一であるためこの膜厚ｔｏｘは容量よりもこのトランジスタの特性上から決定されるためやはり電極面積によってしか容量は調整できない
　
そこで本発明は電極面積を変えずに、あるいはこれを縮小して行く上で、容量を調整あるいは、大きくする方法を提案するものである
　〔問題点を解決するための手段〕
　
本発明の半導体装置は、その有するＭＯＳ容量の一部のものの電極間絶縁膜の厚さが他のＭＯＳ容量極間絶縁膜と異なることを特徴とする
　「〔作用〕
本発明の作用を述べれば、ＭＯＳ容量の電極間絶縁膜の厚さを変えることにより容量が、素子サイズを変えずに大きくしたり、小さくしたり調整できる。
　「
そこで、絶縁膜５の膜厚は、要求される容量の値によって決まってくるため、絶縁膜３の膜厚をコントロールすることにより、絶縁膜５および６の膜厚コントロールが十分可能である。該絶縁膜５，６上に多結晶シリコン等の電極７を形成したのがｄ図であり、この様にして同一回路内で電極間絶縁膜厚が違なる容量を有する半導体装置が形成される。
　
　上記記載から、上記周知例３には、ＭＯＳキャパシタ、すなわちＭＯＳ型容量の電極間絶縁膜の厚さを変えることにより、容量を調整できることが記載されているものと認められる。
　また、「特許請求の範囲」の「（２）」の記載から、上記周知例３には、ＭＯＳ型容量を有する半導体集積回路において、特定のＭＯＳ型容量の絶縁膜の厚さをＭＯＳ型トランジスタのゲート絶縁膜の厚さと異なる値とすることも記載されているものと認められる。
　
（４−２−２）ところで、一般に、ＭＯＳ型バラクタ素子を含めたＭＯＳ型容量において、絶縁膜の厚さをどの程度の値とするかは、ＭＯＳ型容量に求められる特性、サイズ、耐圧といった種々の条件を勘案して当業者が適宜選択し得る設計的事項である。
　したがって、引用発明においても、「バラクタ３０」を構成する「酸化シリコンの絶縁層３５」の厚さをどのような値とするかは、上に述べた種々の条件を勘案して当業者が適宜選択し得る設計的事項であることが明らかである。
　そして、引用例の００２５段落には、「与えられたインダクタを有する与えられたＶＣＯ回路における最良のパフォーマンスは、（複合）バラクタのＱ係数およびダイナミックレンジ（最小および最大のキャパシタンス値）により決定される。」という記載されているから、引用発明に接した当業者であれば、「バラクタ３０」を構成する「酸化シリコンの絶縁層３５」の厚さを決定するに当たり、ダイナミックレンジが大きくなるように、なるべく薄くしようとすることは容易になし得たことである。
　さらに、その際、ＭＯＳ型容量を有する半導体集積回路において、所望の容量を得るために、特定のＭＯＳ型容量の絶縁膜の厚さをＭＯＳ型トランジスタのゲート絶縁膜と異なる値とすることも当業者により従来から行われてきていることであるから、「バラクタ３０」を構成する「酸化シリコンの絶縁層３５」の厚さを、ＭＯＳ型トランジスタのゲート絶縁膜のうちの最も薄いゲート絶縁膜よりも薄くすることも当業者にとって格別の困難性がないことは明らかである。
　
（４−２−３）一方、上記（４−２−２）において検討したとおり、一般に、ＭＯＳ型バラクタ素子を含めたＭＯＳ型容量において、絶縁膜の厚さをどの程度の値とするかは、当該容量に求められる特性、サイズ、耐圧といった種々の条件を勘案して当業者が適宜選択し得る設計的事項であるが、ＭＯＳ型トランジスタのゲート絶縁膜の厚さについても同様に、当該トランジスタに求められる特性やサイズ、耐圧等を勘案して当業者が適宜選択し得る設計的事項であって、両素子が適用される回路や印加電圧等が特定されている場合は別として、ＭＯＳ型トランジスタのゲート絶縁膜の厚さとＭＯＳ型バラクタ素子の絶縁膜の厚さとの相対的な大小関係に技術的意義は存在しない。
　それは補正発明においても例外ではなく、本願の明細書及び図面を精査しても、適用される回路も印加電圧も特定されていない補正発明において、「前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜」を、「前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜」よりも相対的に薄くすることの技術的意義も、格別の効果も認められない。
　
（４−２−４）したがって、補正発明において、「バラクタ３０」を構成する「酸化シリコンの絶縁層３５」の厚さを、ＭＯＳ型トランジスタのゲート絶縁膜のうちの最も薄いゲート絶縁膜よりも薄くすること、すなわち、補正発明のように、「前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄い」構成とすることは、当業者が容易になし得たことである。
　
（４−３）判断についてのまとめ
　以上検討したとおり、補正発明と引用発明との相違点は、いずれも周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年７月１１日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２２年２月８日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表２００１−５１６９５５号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。