【事件の表示】
　特願２００３−３８８０９４「薄膜トランジスタアレイ基板及びその製造方法」拒絶査定不服審判事件〔平成１６年１１月　４日出願公開、特開２００４−３１１９３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本件は，平成１５年１１月１８日（優先権主張２００２年１１月２０日，大韓民国）の出願であって，平成２１年６月１５日に手続補正がされ，平成２１年１２月２日付けで拒絶査定がされ，これに対して平成２２年４月８日に審判請求がされるとともに，同日に手続補正がされたものである。その後，当審において平成２３年９月２０日付けで審尋がされ，平成２３年１２月２６日に回答書が提出されたものである。
　
２．平成２２年４月８日付けの手続補正（以下「本件補正という。」）について
（１）本件補正の内容
　本件補正は，特許請求の範囲及び明細書の段落【０００７】を補正するものであって，補正がされた請求項については，補正の前後で以下のとおりである。
〈補正前〉
「　【請求項１】
　絶縁基板と，
　前記絶縁基板上に形成されているゲート線と，
　前記ゲート線と連結されていて，第１ゲート電極部及び第２ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と，
　前記ゲート配線を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上部に形成されている前記第１ゲート電極部上に位置する第１半導体部と，前記第２ゲート電極部上に位置する第２半導体部を有する半導体層と，
　前記半導体層上部に形成されて，前記ゲート線と交差するデータ線，前記データ線に連結されていて前記第１半導体部に隣接した第１ソース電極部と，前記第２半導体部に隣接した第２ソース電極部を含むソース電極，前記第１ゲート電極部を中心に前記第１ソース電極部と対向して前記第１半導体部に隣接した第１ドレーン電極部と，前記第２ゲート電極部を中心に前記第２ソース電極部と対向して前記第２半導体部に隣接した第２ドレーン電極部を備えるドレーン電極を含むデータ配線と，
　前記第１及び第２ドレーン電極と連結されている画素電極とを含み，
　前記第１ソース電極部と前記第２ソース電極部との端部は互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部との端部は互いに離隔するように配置される薄膜トランジスタアレイ基板。」
「　【請求項８】
　前記所定の線は分割露光領域の境界線である請求項７に記載の薄膜トランジスタアレイ基板。」
「　【請求項１７】
　ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ドレーン部材及び前記第２ドレーン部材は一体に形成されて一体化したドレーン部材を形成し，前記一体化したドレーン部材は前記画素電極と連結され，前記一体化したドレーン部材は前記第１及び第２薄膜トランジスタのうちの１つとさらに近い薄膜トランジスタアレイ基板。」
「　【請求項２０】
　前記所定の線は分割露光領域の境界線である請求項１９に記載の薄膜トランジスタアレイ基板。」
「　【請求項２９】
　ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ドレーン部材及び前記第２ドレーン部材は一体に形成されて一体化したドレーン部材を形成し，前記一体化したドレーン部材は前記画素電極と連結され，前記一体化したドレーン部材は前記第１及び第２薄膜トランジスタのうちの１つとさらに近く，
　前記第１及び第２薄膜トランジスタと異なる第３薄膜トランジスタをさらに含む薄膜トランジスタアレイ基板。」
「　【請求項３２】
　前記所定の線は分割露光領域の境界線である請求項３１に記載の薄膜トランジスタアレイ基板。」
「　【請求項４１】
　第１及び第２ゲート電極部を含むゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　互いに連結されており，前記半導体部材に隣接して位置する第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材と連結された画素電極とを含み，
　前記第１ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記第２ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ゲート電極及び前記第２ゲート電極の間に位置する前記ゲート電極の部分は前記第１及び第２ゲート電極の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「　【請求項４４】
　前記所定の線は分割露光領域の境界線である請求項４３に記載の薄膜トランジスタアレイ基板。」
「　【請求項５３】
　第１及び第２ゲート電極部を含むゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　互いに連結されており，前記半導体部材に隣接して位置する第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と
　前記第１及び第２ドレーン部材に連結された画素電極とを含み，
　前記第１ゲート電極，前記半導体部材，前記第１ソース部材及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記第２ゲート電極，前記半導体部材，前記第２ソース部材及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは互いに対向し，
　前記第１ゲート電極及び前記第２ゲート電極の間の前記ゲート電極の部分は前記第１及び第２ゲート電極の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「　【請求項５６】
　前記所定の線は分割露光領域の境界線である請求項５５に記載の薄膜トランジスタアレイ基板。」
　
〈補正後〉
「　【請求項１】
　絶縁基板と，
　前記絶縁基板上に形成されているゲート線と，
　前記ゲート線と連結されていて，第１ゲート電極部及び第２ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と，
　前記ゲート配線を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上部に形成されている前記第１ゲート電極部上に位置する第１半導体部と，前記第２ゲート電極部上に位置する第２半導体部を有する半導体層と，
　前記半導体層上部に形成されて，前記ゲート線と交差するデータ線，前記データ線に連結されていて前記第１半導体部に隣接した第１ソース電極部と，前記第２半導体部に隣接した第２ソース電極部を含むソース電極，前記第１ゲート電極部を中心に前記第１ソース電極部と対向して前記第１半導体部に隣接した第１ドレーン電極部と，前記第２ゲート電極部を中心に前記第２ソース電極部と対向して前記第２半導体部に隣接した第２ドレーン電極部を備えるドレーン電極を含むデータ配線と，
　前記第１及び第２ドレーン電極と連結されている画素電極とを含み，
　前記第１ソース電極部と前記第２ソース電極部とはその端部が互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部とはその端部が互いに離隔するように配置される薄膜トランジスタアレイ基板。」
「　【請求項８】
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される請求項７に記載の薄膜トランジスタアレイ基板。」
「　【請求項１７】
　ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ドレーン部材及び前記第２ドレーン部材は互いに連結されており，前記第１ドレーン部材と前記第２ドレーン部材とを互いに連結する連結部は前記画素電極と連結され，前記連結部は前記第１及び第２薄膜トランジスタのうちの１つとさらに近い薄膜トランジスタアレイ基板。」
「　【請求項２０】
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される請求項１９に記載の薄膜トランジスタアレイ基板。」
「　【請求項２９】
　ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ドレーン部材及び前記第２ドレーン部材は互いに連結されており，前記第１ドレーン部材と前記第２ドレーン部材とを互いに連結する連結部は前記画素電極と連結され，前記連結部は前記第１及び第２薄膜トランジスタのうちの１つとさらに近く，
　前記第１及び第２薄膜トランジスタと異なる第３薄膜トランジスタをさらに含む薄膜トランジスタアレイ基板。」
「　【請求項３２】
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される請求項３１に記載の薄膜トランジスタアレイ基板。」
「　【請求項４１】
　第１及び第２ゲート電極部を含むゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　互いに連結されており，前記半導体部材に隣接して位置する第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材と連結された画素電極とを含み，
　前記第１ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記第２ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１ゲート電極部及び前記第２ゲート電極部は互いに連結され，前記第１ゲート電極部及び前記第２ゲート電極部を連結する連結部は前記第１及び第２ゲート電極部の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「　【請求項４４】
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される請求項４３に記載の薄膜トランジスタアレイ基板。」
「　【請求項５３】
　第１及び第２ゲート電極部を含むゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　互いに連結されており，前記半導体部材に隣接して位置する第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と
　前記第１及び第２ドレーン部材に連結された画素電極とを含み，
　前記第１ゲート電極，前記半導体部材，前記第１ソース部材及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記第２ゲート電極，前記半導体部材，前記第２ソース部材及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは互いに対向し，
　前記第１ゲート電極部及び前記第２ゲート電極部は互いに連結され，前記第１ゲート電極部及び前記第２ゲート電極部を連結する連結部は前記第１及び第２ゲート電極部の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「　【請求項５６】
　前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される請求項５５に記載の薄膜トランジスタアレイ基板。」
　
（２）補正内容の整理
　本件補正の内容を整理すると，以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「前記第１ソース電極部と前記第２ソース電極部との端部は互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部との端部は互いに離隔するように配置される」を，補正後の請求項１の「前記第１ソース電極部と前記第２ソース電極部とはその端部が互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部とはその端部が互いに離隔するように配置される」とすること。
〈補正事項２〉
　補正前の請求項８，２０，３２，４４及び５６の「前記所定の線は分割露光領域の境界線である」を，補正後の請求項８，２０，３２，４４及び５６の「前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される」とすること。
〈補正事項３〉
　補正前の請求項１７及び２９の「前記第１ドレーン部材及び前記第２ドレーン部材は一体に形成されて一体化したドレーン部材を形成し，前記一体化したドレーン部材は前記画素電極と連結され，前記一体化したドレーン部材は前記第１及び第２薄膜トランジスタのうちの１つとさらに近」を，補正後の請求項１７及び２９の「前記第１ドレーン部材及び前記第２ドレーン部材は互いに連結されており，前記第１ドレーン部材と前記第２ドレーン部材とを互いに連結する連結部は前記画素電極と連結され，前記連結部は前記第１及び第２薄膜トランジスタのうちの１つとさらに近」とすること。
〈補正事項４〉
　補正前の請求項４１及び５３の「前記第１ゲート電極及び前記第２ゲート電極の間に位置する前記ゲート電極の部分は前記第１及び第２ゲート電極の幅より小さい幅を有する」を，補正後の請求項４１及び５３の「前記第１ゲート電極部及び前記第２ゲート電極部は互いに連結され，前記第１ゲート電極部及び前記第２ゲート電極部を連結する連結部は前記第１及び第２ゲート電極部の幅より小さい幅を有する」とすること。
　
（３）補正の目的の適否及び新規事項の追加の有無についての検討
〈補正事項１について〉
　補正事項１は，「第１ソース電極部」及び「第２ソース電極部」と「端部」との関係，並びに「第１ドレーン電極部」及び「第２ドレーン電極部」と「端部」との関係を明りょうにするものであるから，補正事項１は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また，補正事項１は，本願の願書に最初に添付した明細書又は図面（以下，「当初明細書」という。）の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項２について〉
　補正事項２は，補正前の請求項８，２０，３２，４４及び５６について，それぞれが引用していた補正前の請求項７，１９，３１，４３及び５５における「前記第１及び第２薄膜トランジスタは所定の線に対して対称に配列される」との記載中の「所定の線」を用いて「前記所定の線は分割露光領域の境界線である」としていたことに代えて，この語を用いないで補正後の請求項８，２０，３２，４４及び５６「前記第１薄膜トランジスタと前記第２薄膜トランジスタとは，分割露光領域の境界線を中心に両方に互いに対称に配置される」としたものであるから，補正事項２は，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また，補正事項２は，当初明細書の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項３について〉
　補正事項３は，「第１ドレーン部材」及び「第２ドレーン部材」について，補正前においてはそれらが「一体に形成されて一体化したドレーン部材を形成」していたものを，補正後においてはそれらが「互いに連結されており，前記第１ドレーン部材と前記第２ドレーン部材とを互いに連結する連結部」を備えるものとすることにより，明らかとするものであるから，補正事項３は，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また，補正事項３は，当初明細書の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項４について〉
　補正事項４は，「第１ゲート電極」及び「第２ゲート電極」について，補正前においては「その間に位置する前記ゲート電極の部分」としていたところを「互いに連結され，前記第１ゲート電極部及び前記第２ゲート電極部を連結する連結部」として，より明りょうにするものであるから，補正事項４は，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また，補正事項４は，当初明細書の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
（４）小括
　上記（３）において検討したとおり，本件補正は，当初明細書に記載した事項の範囲内においてなされ，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものであるから，適法になされたものである。
　
３．本願発明
　上記のとおり，本件補正は適法になされたものであるから，本願の請求項１ないし６４に係る発明は，平成２２年４月８日付けの手続補正書により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし６４に記載された事項により特定されるものであり，それらのうち請求項１に係る発明（以下「本願発明１」という。）及び請求項５に係る発明（以下「本願発明５」という。）は，それぞれ請求項１及び５に記載されている事項により特定される以下のとおりのものである。
「　【請求項１】
　絶縁基板と，
　前記絶縁基板上に形成されているゲート線と，
　前記ゲート線と連結されていて，第１ゲート電極部及び第２ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と，
　前記ゲート配線を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上部に形成されている前記第１ゲート電極部上に位置する第１半導体部と，前記第２ゲート電極部上に位置する第２半導体部を有する半導体層と，
　前記半導体層上部に形成されて，前記ゲート線と交差するデータ線，前記データ線に連結されていて前記第１半導体部に隣接した第１ソース電極部と，前記第２半導体部に隣接した第２ソース電極部を含むソース電極，前記第１ゲート電極部を中心に前記第１ソース電極部と対向して前記第１半導体部に隣接した第１ドレーン電極部と，前記第２ゲート電極部を中心に前記第２ソース電極部と対向して前記第２半導体部に隣接した第２ドレーン電極部を備えるドレーン電極を含むデータ配線と，
　前記第１及び第２ドレーン電極と連結されている画素電極とを含み，
　前記第１ソース電極部と前記第２ソース電極部とはその端部が互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部とはその端部が互いに離隔するように配置される薄膜トランジスタアレイ基板。」
　
「　【請求項５】
　ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材に連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは互いに対向する薄膜トランジスタアレイ基板。」
　
４．刊行物に記載された発明
（１）特開平９−１７９１４１号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である，特開平９−１７９１４１号公報（以下「引用例１」という。）には，図８及び９とともに，以下の記載がある。（下線は当審において付加。以下同様。）
「【０００１】
【発明の属する技術分野】本発明は液晶表示パネルに関し，より詳しくは，薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）マトリクスが形成された液晶表示パネルに関する。
近年，ＴＦＴマトリクスが搭載された液晶表示パネル（以下ＴＦＴ液晶パネルと称する）は，高精細化，多階調化に伴い，画像表示品質の向上が望まれている
【０００２】
【従来の技術】以下で従来例に係るＴＦＴ液晶パネルの構造について説明する。
図８（ａ）は従来例に係るＴＦＴ液晶パネルの構造を説明する上面図であって，図８（ｂ）は同図（ａ）のＡ−Ａ線断面図である
【０００３】最初にこのＴＦＴ液晶パネルを上面からみた各部の配置関係について図８（ａ）を参照しながら説明する。
図８（ａ）に示すように，ゲートバスライン２Ａとドレインバスライン７Ａとが直交してマトリクス状に配置され，これらに囲まれた領域に画素電極８が配置されている
【０００４】
ゲートバスライン２Ａからはゲート電極２が画素電極８方向に突出しており，ドレインバスラインからは２つのドレイン電極７がゲート電極２の方向に突出して配置されている。また，画素電極８の一端に接続された２つのソース電極６は，ゲート電極２の方向に突出するように配置されており，これにより１画素についてゲートが共通な２つのＴＦＴが形成されていることになる
【０００５】次いでこの装置の断面構造について図８（ｂ）を参照しながら説明する。
図８（ｂ）に示すように，ガラスなどからなる透明基板１上にゲート電極２が形成され，それを被覆するようにゲート絶縁膜３が形成されている。その上にはＴＦＴのチャネル層を構成する動作半導体層４が形成されている。動作半導体層４上のチャネルの形成される領域には絶縁性のチャネル保護膜５が形成されており，これの両側にソース電極６，ドレイン電極７が形成されてＴＦＴを構成する。このソース電極６上にはＩＴＯ（Indium TiN Oxide）膜からなる画素電極８が形成されており，これは画素領域まで形成されている
【０００６】上記の基板に，表面に透明導電膜からなる対向電極が形成された不図示の透明基板が対向配置され，これらの基板間に液晶ＬＣが封入されることで，ＴＦＴ液晶パネルが構成される。図９に，１画素についての図８の等価回路図を示す。図９に示すように，２個のＴＦＴが並列に接続されており，そのソースには画素電極が接続されている。」
　
　ここで，図８（ａ）を参照すると，２つのドレイン電極７及び２つのソース電極６は，それぞれがゲート電極２を挟んで対向していることが見て取れる。
　また，図８（ｂ）を参照すると，ソース電極６及びドレイン電極７が，ともに動作半導体層４上に隣接する部分を含んで形成されていることが見て取れる。
　
　以上を総合すると，引用例１には以下の発明が記載されているものと認められる。（以下「引用発明１」という。）
「ＴＦＴマトリクスが搭載された液晶表示パネルであって，
　ガラスなどからなる透明基板１上にゲート電極２，ゲート電極２を被覆するようにゲート絶縁膜３，ゲート絶縁膜３の上にはＴＦＴのチャネル層を構成する動作半導体層４，動作半導体層４上のチャネルの形成される領域には絶縁性のチャネル保護膜５がそれぞれ形成されており，これの両側の動作半導体層４上に隣接する部分を含んでソース電極６，ドレイン電極７が形成されてＴＦＴを構成しており，
　ガラスなどからなる透明基板１上には，さらにゲートバスライン２Ａとドレインバスライン７Ａとが直交してマトリクス状に配置され，これらに囲まれた領域に画素電極８が配置されており，
　補助容量バスライン９が画素電極８の中央を横切るように配置され，
　ゲートバスライン２Ａからはゲート電極２が画素電極８方向に突出しており，ドレインバスライン７Ａからは２つのドレイン電極７がゲート電極２の方向に突出して配置され，画素電極８の一端に接続された２つのソース電極６は，ゲート電極２の方向に突出するように配置され，２つのドレイン電極７及び２つのソース電極６は，それぞれがゲート電極２を挟んで対向しており，これにより１画素についてゲートが共通な２つのＴＦＴが形成された，
　ＴＦＴマトリクスが搭載された液晶表示パネル。」
　
（２）特開昭６２−２４７５６９号公報
　原査定の拒絶の理由に引用され，本願の優先日前に日本国内において頒布された刊行物である，特開昭６２−２４７５６９号公報（以下「引用例２」という。）には，第１図〜第４図とともに，以下の記載がある。
ア　「
本発明は，トランジスタをスイッチングして容量性負荷に信号を与える半導体装置に関するものであり，マトリックス型のメモリ等に用いられる。本発明は薄膜トランジスタを用いたマトリックス型の表示装置にも適用できる
　
イ　「従来の技術をマトリックス型液晶ディスプレーを用いて説明する。第３図のような等価回路に示ので液晶に電圧を与える。即ち液晶に与えるべき映像信号電圧ＶＳを信号バスライン２２に与え，ゲートライン２３に電圧ＶＧを印加しその交叉部にあるトランジスタ２４をオン状態にし液晶セルの容量２５及び一方を共通電極ライン２８に接続された補助容量２７に充電又は放電することにより液晶の絵素電極２８の電位を映像信号電圧ＶＳと等しくする。次にゲートライン２３に一定の電圧を印加しトランジスタ２４をオフにし，絵素電極２８の電位を１フイ一ルド期間保持をする。
　具体的なパターン及び断面を第４図に示す。２２は映像信号を与えるバスライン，２３はゲートバスライン，２６は共通電極ライン，３１はバスラインに接続されたトランジスタの一方の電極（たとえばソース電極），
３２は絵素電極３３に接続されたトランジスタの他方の電極（たとえばドレイン電極），３４はトランジスタのゲート絶縁膜，３５は半導体領域である
３０は基板である。」（１ページ右下欄１６行〜２ページ左上欄下から３行）
　
ウ　「
本発明は，基板上にゲート電極，絶縁物，前記ゲート電極とオーバーラップした半導体領域，前記半導体領域とゲート電極にオーバーラップするソースおよびドレーン電極を有するトランジスタが形成され，前記ソース又はドレーン電極が複数の突出部を有し，前記複数の突出部の間に，前記ドレーン又はソース電極が形成され，前記ドレーン又はソース電極に容量性負荷が接続されてなる半導体装置である
　
エ　「
第１図は本発明の一実施例の薄膜トランジスタ部分の概略平面を示す
たとえばアモルファスシリコンよりなる半導体領域３５，ゲート電極２３，ソース，ドレイン電極３１，３２のパターンが異なる。そして，絵素電極３３はたとえばマトリックス液晶表示装置（図示せず）の各絵素を構成する
　第１図に示すごとく，
負荷容量の絵素電極３３に接続されたトランジスタの一方の電極（ドレイン電極）３２
　
オ　「以下同様の効果を示すトランジスタの他の実施例として，ゲート電極２３，信号を与える側の電極３１，容量負荷と接続した電極３２の関係を第２図に図示する。第２図ａは櫛型電極，第２図ｂは円環電極の例である。
第２図ｃは本発明第４の実施例を示す電極のパターンを示す図である。容量負荷に接続している電極が複数箇所（この場合３カ所）のゲート上に形成している例で伝達コンダクタンスを大きくとりたい場合に有効である。本発明は，必ずしも上述した構造にとられれることなく，負荷容量に接続された電極３２が，信号を与える電極３１に囲まれた構造にすることにより，実効的にチャネル幅Ｗを大きくでき
　
　ここで，第２図ｃに示されたトランジスタの実施例においては，絵素電極は示されていないが，上記イ及びエの記載から，例えば第１図に示された薄膜トランジスタと同様に，「トランジスタの一方の電極（ドレイン電極）３２」に「負荷容量の絵素電極３３」が接続されることは明らかである。
　また，第２図ｃに示されたトランジスタにおいては，上記ウに記載されたものと同様に，基板上にゲート電極，絶縁物，前記ゲート電極とオーバーラップした半導体領域，前記半導体領域とゲート電極にオーバーラップするソースおよびドレーン電極を有するトランジスタであることは明らかである。
　そして，第２図ｃからは，３箇所においてドレイン電極３２の突出部を取り囲むようにソース電極３１が形成されることにより，これらの３箇所において独立してトランジスタのチャネルが形成されていることが見て取れ，これらの３箇所において各々ソース電極及びドレイン電極を備えるトランジスタが形成されていることが明らかである。このうち，図示横方向に並ぶトランジスタが，ソース電極３１を挟んで対向していることも第２図ｃから明らかである。
　また，第２図ｃに示されたトランジスタにおいては，第４図ｂに示されたものと同様に，基板上にゲート電極，ゲート絶縁膜，半導体領域，ソース・ドレーン電極がこの順に積層して配置されているとともに，ソース電極３１及びドレーン電極３２が半導体領域３５に隣接していることも明らかである。
　
　以上を総合すると，引用例２には以下の発明が記載されているものと認められる。（以下「引用発明２」という。）
「基板上にゲート電極２３，ゲート絶縁膜３４，半導体領域３５，ならびにソース電極３１及びドレーン電極３２がこの順に積層して配置され，
　半導体領域３５はゲート電極２３とオーバーラップし，
　ソース電極３１及びドレーン電極３２は半導体領域３５に隣接し，
　３箇所においてドレイン電極３２の突出部を取り囲むようにソース電極３１が形成されることにより，前記３箇所において各々ソース電極及びドレイン電極を備える薄膜トランジスタが形成され，このうち２つの薄膜トランジスタがソース電極３１を挟んで対向して配置され，
　ドレイン電極３２は絵素電極３３に接続された，
　薄膜トランジスタを用いたマトリックス型の表示装置。」
　
５．対比
（１）本願発明１と引用発明１との対比
　本願発明１と引用発明１とを対比する。
ア　引用発明１の「ガラスなどからなる透明基板１」は，本願発明１における「絶縁基板」に相当する。
イ　引用発明１の「ゲートバスライン２Ａ」は「ガラスなどからなる透明基板１」上に形成されているから，本願発明１の「絶縁基板上に形成されているゲート線」に相当する。
ウ　引用発明１においては，ゲート電極２は，「ゲートが共通な２つのＴＦＴ」を構成しているところ，該ゲート電極２が，各ＴＦＴにおいてゲート電極として作用している部分は，上述した，２つのドレイン電極７及び２つのソース電極６のそれぞれがゲート電極２を挟んで対向している２つの部分であって，それ以外の部分にあってはＴＦＴのゲート電極として作用していないことは明らかであるから，各ＴＦＴは，それぞれがゲート電極を備えていると言うことができる。そうすると，引用発明１において「ゲートバスライン２Ａから」「画素電極８方向に突出して」いる「ゲート電極２」が，各ＴＦＴにおいてゲート電極を構成しているところ，これらのゲート電極は，本願発明１における「前記ゲート線と連結されていて，第１ゲート電極部及び第２ゲート電極部が連結されて形成されるゲート電極を含むゲート配線」に相当するものといえる。
エ　引用発明１における「ゲート電極２を被覆するように」形成された「ゲート絶縁膜３」は，本願発明１の「前記ゲート配線を覆うゲート絶縁膜」に相当する。
オ　引用発明１における「ゲート絶縁膜３の上に」形成された「ＴＦＴのチャネル層を構成する動作半導体層４」は，「ゲートが共通な２つのＴＦＴ」を構成するものであるところ，上述したゲート電極と同様に，各ＴＦＴにおいてそれぞれが動作半導体層を備えていると言うことができる。また，「動作半導体層４」は「ＴＦＴのチャネル層を構成する」ものであるから，ゲート電極上に位置するものであることは明らかである。そうすると，引用発明１における「ゲート絶縁膜３の上に」形成された「ＴＦＴのチャネル層を構成する動作半導体層４」は，本願発明１における「前記ゲート絶縁膜上部に形成されている前記第１ゲート電極部上に位置する第１半導体部と，前記第２ゲート電極部上に位置する第２半導体部を有する半導体層」に相当するものといえる。
カ　引用発明１における「ドレインバスライン７Ａ」は「ゲートバスライン２Ａ」と直交してマトリクス状に配置されており，さらに「ドレインバスライン７Ａからは２つのドレイン電極７がゲート電極２の方向に突出して配置され，」「２つのソース電極６は，ゲート電極２の方向に突出するように配置されており，２つのドレイン電極７及び２つのソース電極６は，それぞれがゲート電極２を挟んで対向しており，これにより１画素についてゲートが共通な２つのＴＦＴが形成」されている。また，「動作半導体層４上に隣接する部分を含んでソース電極６，ドレイン電極７が形成されて」いる。そして，引用発明１における「ドレイン」は本願発明１における「ドレーン」に対応する。
　また，引用発明１における「ドレインバスライン７Ａ」は，画像表示のためのデータを流す信号線であることは明らかであるから，本願発明１の「データ線」に相当する。
　そうすると，上述した引用発明１における「ドレインバスライン７Ａ」，「ドレインバスライン７Ａから」「ゲート電極２の方向に突出して配置」された「２つのドレイン電極７」及び「ゲート電極２の方向に突出するように配置され」た「２つのソース電極６」であって，「２つのドレイン電極７」及び「２つのソース電極６」が「それぞれがゲート電極２を挟んで対向して」「動作半導体層４上に隣接する部分を含んで」形成されたものは，本願発明１における「前記半導体層上部に形成されて，前記ゲート線と交差するデータ線，前記データ線に連結されていて前記第１半導体部に隣接した第１ソース電極部と，前記第２半導体部に隣接した第２ソース電極部を含むソース電極，前記第１ゲート電極部を中心に前記第１ソース電極部と対向して前記第１半導体部に隣接した第１ドレーン電極部と，前記第２ゲート電極部を中心に前記第２ソース電極部と対向して前記第２半導体部に隣接した第２ドレーン電極部を備えるドレーン電極を含むデータ配線」において，ソースとドレーン（ドレイン）が入れ替わったものである「前記半導体層上部に形成されて，前記ゲート線と交差するデータ線，前記データ線に連結されていて前記第１半導体部に隣接した第１ドレーン電極部と，前記第２半導体部に隣接した第２ドレーン電極部を含むドレーン電極，前記第１ゲート電極部を中心に前記第１ドレーン電極部と対向して前記第１半導体部に隣接した第１ソース電極部と，前記第２ゲート電極部を中心に前記第２ドレーン電極部と対向して前記第２半導体部に隣接した第２ソース電極部を備えるソース電極を含むデータ配線」に相当するといえる。
キ　引用発明１における「一端に」「２つのソース電極６」が「接続された」「画素電極８」は，本願発明１の「前記第１及び第２ドレーン電極と連結されている画素電極」のドレーンをソースに入れ替えたものである「前記第１及び第２ソース電極と連結されている画素電極」に相当する。
ク　引用発明１において，「ゲートが共通な２つのＴＦＴ」は「２つのドレイン電極７及び２つのソース電極６は，それぞれがゲート電極２を挟んで対向」している部分が独立していることは明らかであるから，「２つのドレイン電極７及び２つのソース電極６」の「ゲート電極２を挟んで対向」する端部は互いに隔離しているものといえる。そうすると，上記カで述べたとおり，引用発明１における「２つのドレイン電極７及び２つのソース電極６」は，本願発明１とは，ソースとドレーン（ドレイン）が入れ替わったものに相当するものではあるが，「前記第１ソース電極部と前記第２ソース電極部とはその端部が互いに離隔するように配置され，かつ前記第１ドレーン電極部と前記第２ドレーン電極部とはその端部が互いに離隔するように配置される」点においては共通する。
ケ　引用発明１の「ＴＦＴマトリクスが搭載された液晶表示パネル」は，本願発明１の「薄膜トランジスタアレイ基板」に相当する。
　
　以上によれば，引用発明１と本願発明１とは，ソースとドレーンが入れ替わっている点において相違するものの，その余の点では一致する。
　
（２）本願発明５と引用発明２との対比
　本願発明５と引用発明２とを対比する。
ア　引用発明２における「基板上にゲート電極２３，ゲート絶縁膜３４，半導体領域３５」「がこの順に積層して配置され」たものは，本願発明５における「ゲート電極と，　前記ゲート電極上に位置するゲート絶縁膜と，　前記ゲート絶縁膜上に位置する半導体部材」に相当する。
イ　引用発明２においては，「ソース電極３１及びドレーン電極３２は半導体領域３５に隣接し，　３箇所においてドレイン電極３２の突出部を取り囲むようにソース電極３１が形成されることにより，前記３箇所において各々ソース電極及びドレイン電極を備える薄膜トランジスタが形成され」ているところ，このうち「ソース電極３１を挟んで対向して配置され」た「２つの薄膜トランジスタ」についてみると，各々が別個のソース電極及び別個のドレイン電極を備えているものといえる。また，これら別個のソース電極及びドレイン電極が，ソース電極３１及びドレーン電極３２として一体のものとして連結されていることは明らかである。
　そうすると，引用発明２における「ソース電極３１を挟んで対向して配置され」た「２つの薄膜トランジスタ」が各々備えるソース電極及びドレイン電極は，本願発明５における「前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材」に相当する。
　また，引用発明２における「ゲート電極２３，ゲート絶縁膜３４，半導体領域３５，ならびにソース電極３１及びドレーン電極３２」が「薄膜トランジスタ」を構成するものであることは明らかであるから，上記と同様の理由により，引用発明２における「ソース電極３１を挟んで対向して配置され」た「２つの薄膜トランジスタ」が形成されていることは，本願発明５の「前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成」し，「前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成」していることに相当する。
ウ　引用発明２の「ドレイン電極３２は絵素電極３３に接続され」ていることにおいて，「ドレイン電極３２」は，前述の各々が別個のドレイン電極が一体のものとしてが連結されたものといえる。それゆえ，引用発明２の「ドレイン電極３２」に接続された「絵素電極３３」は，本願発明５の「前記第１及び第２ドレーン部材に連結された画素電極」に相当する。
エ　引用発明２における「このうち２つの薄膜トランジスタがソース電極３１を挟んで対向して配置され」たことは，本願発明５の「前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは互いに対向する」ことに相当する。
オ　引用発明２の「薄膜トランジスタを用いたマトリックス型の表示装置」は，本願発明５の「薄膜トランジスタアレイ基板」に相当する。
　
　そうすると，引用発明２と本願発明５は，
「ゲート電極と，
　前記ゲート電極上に位置するゲート絶縁膜と，
　前記ゲート絶縁膜上に位置する半導体部材と，
　前記半導体部材に隣接して位置し，互いに連結されている第１及び第２ソース部材と，
　前記半導体部材に隣接して位置し，それぞれ前記第１及び第２ソース部材の反対側に位置する第１及び第２ドレーン部材と，
　前記第１及び第２ドレーン部材に連結された画素電極とを含み，
　前記ゲート電極，前記半導体部材，前記第１ソース部材，及び前記第１ドレーン部材は第１薄膜トランジスタを形成し，
　前記ゲート電極，前記半導体部材，前記第２ソース部材，及び前記第２ドレーン部材は第２薄膜トランジスタを形成し，
　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは互いに対向する薄膜トランジスタアレイ基板。」
である点で一致し，相違するところがない。
　
６．当審の判断
（１）本願発明１について
　前記５．（１）に述べたとおり，引用発明１と本願発明１とは，ソースとドレーンが入れ替わっている点において相違するので，この相違点について検討する。
　一般に，薄膜トランジスタ（ＴＦＴ）は，印加電圧によりソースからドレインの方向にも，ドレインからソースの方向にも電流を流しうるものであって，例えば，引用例２について前記４．（２）イに摘示したように絵素電極（すなわち画素電極）をドレイン電極に接続し，ソース電極はバスラインに接続することも従来より周知の構成である。それゆえ，引用発明１にかかる「ＴＦＴマトリクスが搭載された液晶表示パネル」においても，画素電極をドレインに接続し，ソースをバスラインに接続することにより，ソースとドレインを入れ替えて，前記相違点に係る構成を備えることは当業者が適宜になし得たことである。
　また，引用発明１において「１画素についてゲートが共通な２つのＴＦＴが形成され」たことにより，ＴＦＴが１つの場合よりもチャンネル幅が広くなることは当業者に自明なことであるから，請求人が審判請求書において主張する，「チャンネル幅を広くする」ことは格別なものではない。
　
　したがって，本願発明１は，周知技術を勘案することにより，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
（２）本願発明５について
　上記５．（２）に記したとおり，本願発明５は引用例２に記載された発明であるから特許法第２９条第１項３号に該当し，特許を受けることができない。
　
８．むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。