【事件の表示】
　特願２００８−２４３６１４「半導体不揮発記憶装置」拒絶査定不服審判事件〔平成２２年　４月　８日出願公開、特開２０１０−　７９９４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２０年９月２４日の特許出願であって、平成２２年８月２６日付けの拒絶理由通知に対して同年１０月１８日に意見書及び手続補正書が提出され、同年１１月４日付けの拒絶理由通知（最後）に対して平成２３年１月７日に意見書及び手続補正書が提出されたが、同年３月１６日付けで補正の却下の決定がなされ、同日付けで拒絶査定がなされ、それに対して、同年６月１７日に拒絶査定不服審判が請求された。
　
第２．原審における補正却下の決定の適否について
　
【補正の却下の決定の適否の結論】
　原審において、平成２３年３月１６日付けでなされた、平成２３年１月７日に提出された手続補正書による補正の却下の決定を維持する。
　
【理由】
１．補正の内容
　平成２３年１月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を、補正後の特許請求の範囲の請求項１〜５と補正するとともに、明細書の発明の詳細な説明を補正するものであり、そのうちの補正前後の請求項１は各々次のとおりである。
　
（補正前）
「【請求項１】
　強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」
　
（補正後）
「【請求項１】
　強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えること」を、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えること」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の発明の詳細な説明の段落【０００９】を補正して、補正後の発明の詳細な説明の段落【０００９】とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」に対して、「強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えること」という技術的限定を加えるものものであるから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第５項に規定する要件を満たす。
　
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。また、本願の願書に最初に添付した明細書を「当初明細書」という。）の図６及び段落【００１２】、段落【００２５】等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、補正事項１〜２を含む本件補正は、特許法第１７条の２第３項及び第５項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
「【請求項１】
　強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１の記載事項
ア．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−２８８７８３号公報（「以下「引用例１」という。）には、図１及び図２と共に、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同様。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ、特に、ひとつのメモリセルに３値以上の多値記憶を行うことを特徴とする強誘電体メモリに関するものである。
　
ｂ．「【０００３】従来から使われているメモリ素子構造としては、ＤＲＡＭのようにひとつのメモリセルがトランジスタとキャパシタから構成され、キャパシタに強誘電体材料をもちいることにより記憶が保持されるようにしたもの（１Ｔ１Ｃ型構造）および、各メモリセルに対し参照用としてもうひとつトランジスタとキャパシタの組み合わせを追加したもの（２Ｔ２Ｃ型構造）がある。ただし、将来の高集積化を考えると１Ｔ１Ｃ型や２Ｔ２Ｃ型構造には限界がある。そのため、より高集積化を図るためにいくつかの検討が行われている。そのひとつは、より小さなメモリ素子構造の検討であり、ひとつのメモリセルが１個の強誘電体キャパシタのみで構成される強誘電体メモリ（１Ｃ型構造）や、
ひとつのメモリセルが１個のトランジスタのみで構成され、そのトランジスタのゲート電極部に強誘電体キャパシタ構造を用いて、その強誘電体キャパシタの記憶によりトランジスタのスイッチのオン・オフを調整する強誘電体メモリ（１Ｔ型構造）が検討されている。もう一つ検討されているのは、強誘電体メモリセルのひとつひとつに３値以上の記憶容量を持たせて高集積化を図る方法である。
　
ｃ．「【０００５】
【課題を解決するための手段】
前記の課題を解決するために、本発明の請求項１による強誘電体メモリでは、書き込みパルスを印加する時間の違いにより多値記憶を行うことを特徴とする。前記の特徴によれば、印加電圧の制御に比べて分極反転の中間状態が作りやすいため、分極反転の中間状態を利用した多値記憶を比較的容易に行うことができる。
【０００６】
また、本発明の請求項２による強誘電体メモリでは、前記の書き込みパルスの電圧が、記憶の値によらず一定であることを特徴とする。前記の特徴によれば、多値の度合いによらず印加電圧は１水準で済むため、周辺回路のサイズをほとんど変えずに多値の強誘電体メモリを作製することができる効果を有する。
　
ｄ．「【０００９】
【発明の実施の形態】
本発明においては、強誘電体メモリの多値化は強誘電体材料の両極の分極状態とその中間状態を用いて行われるため、読み出しパルスに対する応答電荷量の違いにより記憶を読み出すタイプのメモリセル構造であれば、特に種類を問わない。
また、１Ｔ構造でも強誘電体キャパシタの分極状態を用いるという点では同じであるため、本発明による方法を用いることができる。
　
ｅ．「【００１２】（実施例１）図１は、本発明による多値化の達成の原理を説明した図である。本実施例において、０．９Ｖの抗電圧を持つ強誘電体キャパシタに１．８Ｖの電圧を持つパルスを印加して書き込み動作を行い、パルスの印加時間を変化させたときの反転分極量を比較した。
その結果、パルスの印加時間の違いにより、反転分極量に違いが出ているのがわかる。図１の２水準と、まったく反転分極をさせない１水準の計３水準を用いることにより、３値で記憶させることができる。
【００１３】
（実施例２）図２は、本発明による強誘電体メモリについて、書き込み動作を行うためのシーケンスの例を示した図である。まず、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して、分極が一方に飽和した状態に持ってくる。ついで、記憶する値により時間が異なる、前記のパルスと反対の極性を持つ書き込みパルスを印加して、それぞれの値に対応する分極状態を作り出して情報の記憶を行う。その際、それぞれの値に対応する書き込みパルスのパルス幅は、ある単位時間の整数倍で規定するのがより好ましく、さらに、リセットあるいは読み出しパルスのパルス幅は、もっとも長いパルス幅を持つ書き込みパルスと同じパルス幅にするのが好ましい。
　
イ．１Ｔ型構造の強誘電体メモリについて
　上記摘記した段落【０００９】の「また、１Ｔ構造でも強誘電体キャパシタの分極状態を用いるという点では同じであるため、本発明による方法を用いることができる。」という記載及び段落【０００３】の「ひとつのメモリセルが１個のトランジスタのみで構成され、そのトランジスタのゲート電極部に強誘電体キャパシタ構造を用いて、その強誘電体キャパシタの記憶によりトランジスタのスイッチのオン・オフを調整する強誘電体メモリ（１Ｔ型構造）が検討されている。」という記載によれば、引用例１には、ゲート電極部に形成された強誘電体キャパシタの分極状態によりオン・オフが制御される１つのトランジスタによって、１Ｔ型構造の強誘電体メモリセルを構成できることが示されており、また、上記摘記した段落【０００５】、【０００６】、【００１３】によれば、上記１Ｔ型構造の強誘電体メモリセルの強誘電体キャパシタに対して、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて多値の異なる記憶状態を作り出すことができることが示されている。
　
ウ．１Ｔ型構造の強誘電体メモリの書込方法について
　強誘電体メモリの書込方法について、上記摘記した段落【００１３】には「その際、それぞれの値に対応する書き込みパルスのパルス幅は、ある単位時間の整数倍で規定するのがより好ましく」と記載されており、図２を参照すると、各パルスのパルス幅は、横軸の１マスで表された単位時間の整数倍に設定されており、パルスの高さを同じとし、パルスの極性とパルス幅を変更することによって、強誘電体メモリに「“０”」、「“１”」、「“２”」、「“３”」の４つの状態を記憶させることが、示されている。なお、図２において、横軸は書込シーケンスの時間軸を表し、縦軸はパルスの極性とパルスの高さを表しているものと認められる。
　図２を参照すると、一方の極性を有する８単位時間のパルス幅の「Ｒｅａｄ／Ｒｅｓｅｔ　Ｐｕｌｓｅ」パルスの印加によって「“０”」の状態とすることが、示されており、上記摘記した段落【００１３】の「まず、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して、分極が一方に飽和した状態に持ってくる。」という記載を参照すると、上記「一方の極性を有する８単位時間のパルス幅」は、「強誘電体メモリ」を「分極が一方に飽和した状態」とするための「十分なパルス幅を持つリセットあるいは読み出しパルス」であることがわかる。
　
　同様に、図２を参照すると、リセットした後に、逆の極性を有する１単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“１”」を記憶させることが、示されている。「Ｒｅａｄ／Ｒｅｓｅｔ　Ｐｕｌｓｅ」のパルス幅が８単位時間であり、「Ｗｒｉｔｅ“１”」のパルス幅が１単位時間であるから、「強誘電体メモリ」に「“１”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」の１／８となっていることがわかる。
　
　同様に、図２を参照すると、リセットした後に、逆の極性を有する３単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“２”」を記憶させることが、示されている。「Ｒｅａｄ／Ｒｅｓｅｔ　Ｐｕｌｓｅ」のパルス幅が８単位時間であり、「Ｗｒｉｔｅ“２”」のパルス幅が３単位時間であるから、「強誘電体メモリ」に「“２”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」の３／８となっていることがわかる。
　
　同様に、図２を参照すると、リセットした後に、逆の極性を有する８単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“３”」を記憶させることが、示されている。「Ｒｅａｄ／Ｒｅｓｅｔ　Ｐｕｌｓｅ」のパルス幅が８単位時間であり、「Ｗｒｉｔｅ“３”」のパスル幅が８単位時間であるから、「強誘電体メモリ」に「“３”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」と同じ長さとなっていることがわかる。なお、この点については、上記摘記した段落【００１３】にも「リセットあるいは読み出しパルスのパルス幅は、もっとも長いパルス幅を持つ書き込みパルスと同じパルス幅にするのが好ましい。」と記載されている。
　
（２−２）引用発明１
　上記（２−１）のア．〜ウ．を総合すれば、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「強誘電体キャパシタに、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて異なる記憶状態を作る多値の強誘電体メモリセルを有し、
　前記多値強誘電体メモリセルは、ゲート電極部に形成された前記強誘電体キャパシタと、該強誘電体キャパシタの分極状態によりオン・オフが制御される１つのトランジスタで構成され、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“０”を記憶してリセットする際には、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して分極が一方に飽和した状態とし、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“１”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の１／８のパルス幅の書き込みパルスを印加し、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“２”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の３／８のパルス幅の書き込みパルスを印加し、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“３”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルスを印加することを特徴とする強誘電体メモリ。」
　
（２−３）引用例２の記載事項
ア．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２４１６３号公報（「以下「引用例２」という。）には、図２１，２２と共に、次の記載がある（なお、○付きの数字は使用できないので、○の後に数字を記載することで○付きの数字に代えることとする。）
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に使用される。
【０００２】
【従来の技術】
ＦＲＡＭは、
強誘電体膜の分極状態によりメモリセルのデータ（“０”，“１”）が決定される半導体メモリのことである。
　
ｂ．「【０００４】ＭＩＳＦＥＴのゲート絶縁膜を強誘電体膜に置き換えた構造を有するメモリセルは、ＭＦＳＦＥＴ（Metal-Ferroelectric-Semiconductor Field Effect Transistor）と呼ばれる。ＭＦＳＦＥＴは、強誘電体膜の分極状態（基板側がプラス、ゲート電極側がマイナスのときを下向き、基板側がマイナス、ゲート電極側がプラスのときを上向きとする）に応じてソース領域とドレイン領域の間に流れる電流を制御することによりメモリ機能を発揮する。」
　
ｃ．「【００３６】
本発明は、上述の問題を解決すべくなされたもので、その目的は、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化などに優れ、かつ、高速動作、高信頼性などを達成できる半導体メモリ（ＦＲＡＭ）を提供することにある。
　
ｄ．「【００４８】
このセルアレイ構造の特徴は、メモリセルアレイが直列接続された複数のメモリセルからなるＮＡＮＤストリング（又はセルユニット）の集合から構成されている点
残りのＭＦＳＦＥＴがＮＡＮＤストリングを構成するメモリセルとして機能する点にある。このようなセルアレイ構造を有する強誘電体メモリをＮＡＮＤ型ＦＲＡＭと称する
　
ｅ．「【００５２】
ｐ型ウェル領域（シリコン基板）２３上及び素子分離層２４上には、バッファ層２５が形成される。また、バッファ層２５上には、強誘電体膜２６が形成される。
　
ｆ．「【００５８】
強誘電体膜２６上には、ゲート電極２７が形成される。ゲート電極２７は、ロウ方向にライン状に延びており、全体として規則的なストライプ形状を有している。
【００５９】
ゲート電極２７の間のスペース部分において、ｐ型ウェル領域（シリコン基板）２３の表面には、ソース・ドレイン領域２８が形成される。ドレインコンタクト部Ａにおいて、ｐ型ウェル領域２３の表面には、ドレイン領域２８ｄが形成される。ソースコンタクト部Ｂにおいて、ｐ型ウェル領域２３の表面には、ソース領域２８ｓが形成される。
【００６０】本例では、
ドレイン領域２８ｄとソース領域２８ｓの間に、セルユニット、即ち、１８個のＭＦＳＦＥＴが直列接続される。
　
ｇ．「【００６３】強誘電体膜２６上及びゲート電極２７上には、ゲート電極２７を完全に覆う層間絶縁膜（例えば、酸化シリコン）２９が形成される。層間絶縁膜２９の表面は、平坦になっている。
層間絶縁膜２９、強誘電体膜２６及びバッファ層２５には、ドレイン領域２８ｄに達するコンタクトホール３０ｄとソース領域２８ｓに達するコンタクトホール３０ｓが形成される。コンタクトホール３０ｄ内には、コンタクトプラグ３１ｄが形成され、コンタクトホール３０ｓ内には、コンタクトプラグ３１ｓが形成される。
【００６４】層間絶縁膜２９上には、層間絶縁膜（例えば、酸化シリコン）３２が形成される。層間絶縁膜３２には、配線溝が形成され、この配線溝内には、コンタクトプラグ３１ｄに接続する配線３３ｄと
コンタクトプラグ３１ｓに接続するソース線３３（ＳＬ）が形成される。
【００６５】層間絶縁膜３２上、配線３３ｄ上及びソース線３３（ＳＬ）上には、配線３３ｄ及びソース線３３（ＳＬ）を覆う層間絶縁膜（例えば、酸化シリコン）３４が形成される。層間絶縁膜３４には、配線３３ｄに達するビアホールが形成される。層間絶縁膜３４上には、層間絶縁膜（例えば、酸化シリコン）３５が形成される。層間絶縁膜３５には、配線溝が形成される。
ビット線３６（ＢＬ）は、この配線溝内に形成され、かつ、ビアホールを介して配線３３ｄに接続される。
　
ｈ．「【０１１２】こ
れに対し、本発明のＮＡＮＤ型ＦＲＡＭによれば、上記○２で説明したように、書き換え電圧の低電圧化（５Ｖ程度）が可能である。従って、ＮＡＮＤ型ＦＲＡＭでは、高い書き換え電圧を発生させるための電圧発生回路（昇圧回路）が不要であり、かつ、書き換え電圧をワード線に与えるワード線駆動回路も通常のトランジスタから構成することができる。
【０１１３】
このため、ロウデコーダやワード線駆動回路が巨大化することもなく、チップサイズの縮小に貢献できる。
【０１１４】
また、本発明のＮＡＮＤ型ＦＲＡＭによれば、書き換え電圧の低電圧化が可能なため、例えば、メモリセル同士の電気的分離を確保するための素子分離領域の幅を狭くすることができる。即ち、互いに電気的に分離しなければならない２つのメモリセルの間の絶縁が確保できなくなる電圧（破壊電圧）は、素子分離領域の幅に比例する。ここで、書き換え電圧が低くなるということは、破壊電圧が低くてもよいことを意味するため、結果として、素子分離領域の幅を狭めることができる。このことも、チップサイズの縮小にとって有効である。
　
ｉ．「【０１８７】その他の効果
本発明のＮＡＮＤ型ＦＲＡＭは、メモリセルがＭＦＳＦＥＴから構成される。従って、ＭＦＳＦＥＴの特徴を、そのまま本発明のＮＡＮＤ型ＦＲＡＭの特徴とすることができる。
【０１８８】
第一に、本発明のＮＡＮＤ型ＦＲＡＭは、非破壊読み出しが可能、即ち、読み出し時にメモリセルのデータが破壊されないという特徴を有する。
一方、本発明のＮＡＮＤ型ＦＲＡＭでは、強誘電体膜の分極状態に応じてメモリセル（ＭＦＳＦＥＴ）の閾値が変化するため、メモリセルのデータは、ゲートに読み出し電位を与えたときのドレイン電流の値として検出することができる。よって、本発明のＮＡＮＤ型ＦＲＡＭでは、読み出し時にデータが破壊されることがない。
　
ｊ．「【０２０６】以下、消去（ｅｒａｓｅ）動作、書き込み（ｐｒｏｇｒａｍ）動作、読み出し（ｒｅａｄ）動作について順に説明する。
なお、セルアレイ部は、図２２に示す回路から構成され、メモリセル及びセレクトトランジスタは、ｎチャネルＭＦＳＦＥＴから構成されるものとする。
【０２０７】・消去動作（ブロック消去）データ消去を実行する選択されたブロックをブロック０とし、データ消去を実行しない非選択のブロックをブロック１とする。」
　
ｋ．「【０２４４】
まず、全てのワード線ＷＬ０，ＷＬ１，…ＷＬ１５、全てのセレクトゲート線ＳＳＬ，ＧＳＬ、全てのビット線ＢＬ０，ＢＬ１，…、ソース線ＳＬ及びシリコン基板（ｐウェル）を接地電位Ｖｓｓに設定する。この後、“１”書き込みを行うセレクトトランジスタのゲート電極（セレクトゲート線）を書き込み電位（例えば、約５Ｖ）に設定する。
　
イ．ＮＡＮＤストリングについて
　摘記した上記段落【００４８】、【００５８】〜【００６０】、【００６３】〜【００６５】の記載と図２１を参照すると、「ＭＦＳＦＥＴ」からなる強誘電体メモリセルを複数個直列接続することによって「ＮＡＮＤストリング」が構成されており、上記「ＮＡＮＤストリング」の一端側の「ドレイン領域２８ｄ」が「ビット線ＢＬ」に接続され、強誘電体メモリセルの各ゲート電極２７が延長されて「ワード線ＷＬ０〜ＷＬ１５」となっていることが、示されている。
　
ウ．メモリセルアレイについて
　図２２を参照すると、上記「ＮＡＮＤストリング」がマトリックス配列されることにより、「メモリセルアレイ」が構成されることが、示されている。また、「ＮＡＮＤストリング」の各一端側が「ビット線ＢＬ０，ＢＬ１，ＢＬ２」のいずれかに接続されることも、示されている。
　また、上記摘記した段落【０１１２】〜【０１１４】及び段落【０１８７】〜【０１８８】の記載から、上記メモリセルアレイを構成する目的は、「メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化」を図るためである。
　
エ．ワード線について
　上記イ．で検討したとおり、強誘電体メモリセルの各ゲート電極２７，２７，・・・のそれぞれが延長されて「ワード線ＷＬ０〜ＷＬ１５」となっており、ゲート電極とワード線が一体のものとして形成されているが、このことは、ワード線のうちゲート電極として機能する部分が、ワード線のその他の部分と電気的に接続されている、とみなすことができる。
　
（２−４）引用発明２
　上記（２−３）のア．〜エ．を総合すれば、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「ＭＦＳＦＥＴからなる強誘電体メモリセルを複数個直列接続したＮＡＮＤストリングをマトリックス配列し、該ＮＡＮＤストリングの一端側のドレインをビット線ＢＬに接続し、強誘電体メモリセルのゲート電極２７，２７，・・・をワード線ＷＬ０〜ＷＬ１５に接続したＮＡＮＤ型のメモリアレイを構成することによって、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることを特徴とする半導体メモリ。」
　
　なお、引用発明２の「ＮＡＮＤストリング」は補正発明の「ＮＡＮＤセル」に相当している。
　
（２−５）引用例３の記載事項
ア．本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００５−７８７６５号公報（「以下「引用例３」という。）には、図２と共に次の記載がある。
　
ａ．「【０００１】
　
本発明は強誘電体キャパシタを備えた強誘電体メモリの読み出し及び書き込み動作に関するものであり、特に消費電力の低減を図るものである。
　
ｂ．「【０００５】
　
しかしながら、上記従来技術では、非選択状態における消費電力を抑えることはできても、高い電圧が強誘電体キャパシタに印加される選択状態における消費電力の低減は図れなかった。すなわち従来技術では選択状態において強誘電体キャパシタに印加される電圧が強誘電体の飽和点にまで達していたため、高い電圧の印加に伴って選択期間における消費電力が大きくなっていた。
【０００６】
　
そこで、本発明は、選択期間における消費電力を低減し電源回路を小さくすることができるメモリ装置を提供することを目的とする。
【０００７】
　
上記課題を解決するために、本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【０００８】
　
上記構成によれば、
ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である
【０００９】
　ここで、
「強誘電体メモリセル」の構造や回路構成に限定はないが、強誘電体キャパシタを含むことを要する
　
ｃ．「【００１５】
　
本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、ビット論理‘１’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【００１６】
　上記構成によれば、選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低いのでビット論理‘１’の書き込みには充分であるが負の分極飽和電圧よりも高いので、
ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。
　
ｄ．「【００２１】
　また本発明は、
複数のワード線と、ワード線に交差して配置される複数のビット線と、各ワード線と各ビット線との交点にそれぞれ配置される強誘電体キャパシタと、基準電圧Ｖ０、基準電圧より高く強誘電体キャパシタの抗電位より低い第１の電位Ｖ１、抗電位より高く分極飽和電圧より低い第２電圧Ｖ２、及び第２電圧より高く分極飽和電圧より低い第３電圧Ｖ３を出力する電源回路と、リード動作時またはビット論理‘０’のライト動作時に、第２電圧Ｖ２を選択されたワード線に供給し、基準電圧Ｖ０を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに正の第２電圧Ｖ２を供給し、ビット論理‘１’のライト動作時に、基準電圧Ｖ０を選択されたワード線に供給し、第３電圧Ｖ３を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに負の第３電圧Ｖ３を供給する電源選択回路と、を備えた
【００２２】
　
上記構成によれば、リード動作時やビット論理‘０’のライト時には強誘電体キャパシタに加わる電圧は抗電位よりも高い電圧がかかるためビット論理状態の読み出しやビット論理 ‘０’の書き込みには充分であるが分極飽和電圧よりも低い電圧が加わる。また、ビット論理‘１’のライト時やリライト時には強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低い電圧がかかるためビット論理‘１’の書き込みには充分であるが負の分極飽和電圧よりも高い電圧が加わる。リード時でもライト時でもビット線を流れる電流量が従来よりも低いので、選択期間における消費電力を大幅に低減させることが可能である。
　
ｅ．「【００４４】
　
本発明の強誘電体メモリでは、リード時及び／またはライト時に、強誘電体キャパシタの分極状態が飽和する前の印加電圧でデータの
書き込みを行う点に特徴がある。
　
ｆ．「【００５７】
　図５は、図４におけるワード線及びビット線の電圧変化を重ね合わせて電圧の変化を一覧表示したものである。図５に示すように、リライト期間においてＶｄｄが印加されているものの、その他の期間においては最高でも第２電圧Ｖ２（２／３Ｖｄｄ）までの電圧しか印加されていない。このため、
ビット線等に流れる電流量を従来に比べて抑えることができる。また電流量が小さくてよいため、回路の電流容量を小さくでき、回路規模を小さくすることができる。
【００５８】
（実施形態２）
　本発明の実施形態２は、
強誘電体キャパシタに対するリライト動作またはビット論理‘１’のライト動作時においても選択期間の消費電力を抑えることのできるメモリ構造及び制御方法に関する。
図１の電圧選択回路３において、第３電圧Ｖ３として電源電圧Ｖｄｄの代わりに負の抗電位より絶対値が大きいが分極飽和電圧より小さい電圧（２／３Ｖｄｄ＋α）を出力するようになっている。
【００５９】
　図２のヒステリシス特性において、本実施形態２における第３電圧を印加すると、強誘電体キャパシタはｃ点に至る。すなわち強誘電体キャパシタにビット論理‘０’が記憶されていた場合には抗電位ｆ点を経て分極飽和電圧Ｃ点よりも小さい分極値を示すｃ点に至る。また強誘電体キャパシタにビット論理‘１’が記憶されていた場合にはＤ点からｃ点に至る。図２から判るように、本実施形態２では、
リライト動作やビット論理‘１’のライト動作において必要となる電圧をも従来の電源電圧Ｖｄｄより小さくしている。
　
（２−６）引用発明３
　上記（２−５）のア．の記載を総合すれば、引用例３には、次の発明（以下「引用発明３」という。）が記載されているものと認められる。
　
　「ワード線とビット線との間に強誘電体キャパシタが配置されたメモリ装置において、ビット論理‘０’のライト動作時に、分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成し、ビット論理‘１’のライト動作時に、負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成することによって、消費電力の低減を図るとともに、回路規模を小さくしたメモリ装置。」
　
（３）補正発明と引用発明１との対比
（３−１）補正発明の「総分極量」は、多値強誘電体メモリセルの強誘電体が有する分極量の総量を意味するものと認められ、この「総分極量」に応じて多値強誘電体メモリセルが異なる記憶状態を作っている。一方、引用発明１において、多値強誘電体メモリセルの強誘電体キャパシタに印加されるパルス幅の異なる書き込みパルスによって異なる「分極量」が与えられ、この「分極量」によって異なる記憶状態を作っているのであるから、引用発明１における「分極量」は補正発明における「総分極量」に相当している。
　したがって、引用発明１の「強誘電体キャパシタに、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて異なる記憶状態を作る多値の強誘電体メモリセル」は、補正発明の「強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセル」に相当している。
　
（３−２）引用例１には、「ゲート電極部に形成された前記強誘電体キャパシタと、該強誘電体キャパシタの分極状態によりオン・オフが制御される１つのトランジスタ」で構成される「多値強誘電体メモリセル」について、具体的な構造は記載されていないものの、ゲート電極とゲート絶縁膜と半導体基板によってキャパシタが構成されることは技術常識であり、また、上記「多値強誘電体メモリセル」は１Ｔ型構造であって、メモリセルがトランジスタとキャパシタから構成される１Ｔ１Ｃ型構造とは区別されているので、上記「ゲート電極部に形成された前記強誘電体キャパシタ」とは、ゲート絶縁膜の全てまたは一部として強誘電体が採用されることによって、ゲート電極とゲート絶縁膜と半導体基板からなるキャパシタが強誘電体キャパシタとなったものであることは明らかである。なお、ゲート電極部に強誘電体キャパシタを有したトランジスタについては、例えば、後記（４−３）において、ａ．周知例１として引用した特開２００２−１６２３２号公報の段落【０００２】〜【０００４】に、ゲート絶縁膜に相当する箇所が全てが強誘電体となっているＭＦＳ型トランジスタと、ゲート絶縁膜に相当する箇所の一部が強誘電体となっているＭＦＩＳ型トランジスタが記載されているように、当業者には周知のものである。
　したがって、引用発明１の「前記多値強誘電体メモリセルは、ゲート電極部に前記強誘電体キャパシタを有し、該強誘電体キャパシタの分極状態によりオン・オフが制御される１つのトランジスタで構成され」は、補正発明の「該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され」に相当している。
　
（３−３）引用発明１の「前記多値強誘電体メモリセルの前記強誘電体キャパシタに“０”を記憶してリセットする際には、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して分極が一方に飽和した状態とし、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“１”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の１／８のパルス幅の書き込みパルスを与え、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“２”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の３／８のパルス幅の書き込みパルスを与え、
　前記多値強誘電体メモリセルの前記強誘電体キャパシタに“３”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルスを与えること」と、補正発明の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えること」とは、引用発明１の「書き込みパルス」が補正発明の「書き込む際の印加電圧」に相当するから、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に分極状態が生じるように与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に変化を与える程度の大きさ」とする点で一致している。
　
（３−４）引用発明１の「強誘電体メモリ」は、補正発明の「半導体不揮発記憶装置」に相当している。
　
（３−５）以上を総合すると、補正発明と引用発明１は、以下の点で一致し、また相違している。
　
《一致点》
　「強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に分極状態が生じるように与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に変化を与える程度の大きさであることを特徴とする半導体不揮発記憶装置。」
　
《相違点１》
　補正発明は、「該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成され」ているのに対して、引用発明１は、このように構成することが記載されていない点。
　
《相違点２》
　「該強誘電体ゲートトランジスタに多値記憶を書き込む際の印加電圧」について、補正発明は、「すべての印加電圧」を、「強誘電体に非飽和分極状態を与え」るような値としているのに対して、引用発明は、前記多値強誘電体メモリセルの前記強誘電体キャパシタに“１”と“２”を記憶する際には、それぞれ、リセット後に前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の１／８と３／８のパルス幅の書き込みパルスを印加しているけれども、“０”を記憶してリセットする際、及び“１”、“２”、“３”を記憶するためにいったんリセットする際に、「分極が一方に飽和した状態」となるような「十分なパルス幅を持つリセットあるいは読み出しパルス」を印加し、また、“３”を記憶する際、リセットした後に、「前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルス」を印加している点。
　
《相違点３》
　補正発明は、「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」を「強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑え」ているのに対して、引用発明１は、書き込みパルスによって強誘電体メモリセルにどのくらいのしきい値の変化が生じているか不明である点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　「ＭＦＳＦＥＴからなる強誘電体メモリセルを複数個直列接続したＮＡＮＤストリングをマトリックス配列し、該ＮＡＮＤストリングの一端側のドレインをビット線ＢＬに接続し、強誘電体メモリセルのゲート電極２７，２７，・・・をワード線ＷＬ０〜ＷＬ１５に接続したＮＡＮＤ型メモリアレイを構成することによって、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることを特徴とする半導体メモリ。」（引用発明２）は、上記引用例２に記載されているように従来知られている技術事項である。
　そして、半導体メモリの技術分野において、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることは、当業者が当然考慮しなければならない技術課題であると認められるから、引用発明１の「多値の強誘電体メモリセル」を有する半導体メモリを作成するにあたり、上記技術課題を考慮して引用例２に記載されたようなＮＡＮＤ型メモリアレイとすること、すなわち、「多値の強誘電体メモリセル」を複数個直列接続してＮＡＮＤセルとし、該ＮＡＮＤセルをマトリックス配列し、該ＮＡＮＤセルの一端側のドレインをビット線に接続し、「多値の強誘電体メモリセル」のゲートをワード線に接続することによりメモリアレイを形成することは、当業者が容易になし得たことである。
　
（４−２）相違点２について
　引用発明１において、前記強誘電体キャパシタに“１”または“２”を記憶した状態とするために、それぞれ、「分極が一方に飽和した状態」にするためのパルス幅の「１／８のパルス幅の書き込みパルス」または「３／８のパルス幅の書き込みパルス」を印加しているので、“１”または“２”を記憶した状態はいずれも前記強誘電体キャパシタが「非飽和分極状態」となっていることは明らかであり、前記強誘電体キャパシタに“０”を記憶してリセットした状態と、“１”、“２”、“３”を記憶するためにいったんリセットした状態と、前記強誘電体キャパシタに“３”を記憶した状態は、いずれも「分極が飽和した状態」にあることも明らかである。
　一方、強誘電体キャパシタを有する強誘電体メモリセルに書き込みを行う際に印加する電圧を、強誘電体が飽和する飽和電圧未満の電圧とすることによって、消費電力の低減や回路規模の縮小を図ることは、引用例３に記載されている。
　引用発明１の強誘電体メモリセルは、ゲート電極部に強誘電体キャパシタが形成されているので、引用例３に記載されている、ワード線とビット線との間に強誘電体キャパシタが配置された強誘電体メモリセルとは構造も読み出し方法も異なっているが、引用発明１も強誘電体キャパシタに書き込みを行う以上、ゲート電極部の強誘電体キャパシタに書き込みを行う際の消費電力を低減し、また、回路規模を縮小することは、当業者であれば当然考慮すべき技術課題であると認められる。
　したがって、引用発明１に記載の発明において、上記技術課題を考慮しつつ、引用例３に記載された技術を適用することにより、“０”にリセットする際と、“１”、“２”、“３”を記憶するためにいったんリセットする際に印加するリセット電圧として、「分極が一方に飽和した状態」となるような電圧を印加することに代えて、分極が一方に飽和する電圧未満の電圧を印加するようにすること、また、“３”を記憶する際にリセット後に印加する書き込み電圧として、分極が他方に飽和する電圧未満の電圧を印加するようにすることは、当業者が容易に想到し得たことである。
　
（４−３）相違点３について
　強誘電体ゲートトランジスタにおいて、書き込み前後のしきい値の変化を１Ｖ未満とすることは、本願の出願日前に日本国内において頒布された刊行物である下記周知例１〜２にも記載されているように、当業者によって普通に行われている技術事項である。また、このことは、しきい値に１Ｖ未満程度の変化があれば、強誘電体ゲートトランジスタのドレイン電流の変化として読み出すことができることも表している。
　そして、強誘電体ゲートトランジスタの書き込みは、上記相違点２について検討したように、飽和電圧未満の電圧を利用して行うことができるが、書き込みの際に飽和電圧未満の電圧を利用すると分極量の変化が小さくなるから（このことは、引用例３の図２のＢ→ｂの変化から明らかである）、結果として、しきい値の変化量も小さくなる。しきい値の変化が小さすぎる場合には、強誘電体ゲートトランジスタのドレインの変化として読み出すことが難しくなるが、しきい値の電圧変化が１Ｖ未満程度であれば、強誘電体ゲートトランジスタのドレインの変化として十分読み出すことができることは、上記検討のとおりである。
　したがって、引用発明１において、多値強誘電体メモリセルに印加する「リセットあるいは読み出しパルス」及び「書き込みパルス」の大きさを、しきい値に「１Ｖ未満の変化を与える程度の大きさに抑える」ものとすることは、当業者が実施に際して適宜設定し得た事項である。
　なお、補正発明において、「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」を「強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑え」ることによって奏し得る格別の効果は認められない。
　
ａ．周知例１：特開２００２−１６２３２号公報
　上記周知例１には、図１及び図３と共に次の記載がある。
　
　「【０００１】
【発明の属する技術分野】本発明は、不揮発性の半導体記憶装置及びその駆動方法に関し、特に、
強誘電体膜の上に形成されたゲート電極を有する電界効果型トランジスタからなるＭＦＳ型トランジスタ、強誘電体膜と誘電体膜との積層膜の上に形成されたゲート電極を有する電界効果型トランジスタからなるＭＦＩＳ型トランジスタ、又は電界効果型トランジスタのゲート電極の上に強誘電体コンデンサが設けられてなるＭＦＭＩＳ型トランジスタから構成され、データが蓄積される蓄積トランジスタを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体膜を有する１トランジスタ型の不揮発性半導体記憶装置としては、ＭＦＳ型トランジスタ、ＭＦＩＳ型トランジスタ及びＭＦＭＩＳ型トランジスタの３種類が知られている
【０００３】
ＭＦＳ型トランジスタとは、Ｍｅｔａｌ（金属）／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ（強誘電体）／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（半導体）の積層構造を意味し、半導体基板上におけるチャネル領域の上に直接に形成された強誘電体膜からなるゲート絶縁膜を有するトランジスタである。
【０００４】ＭＦＩＳ型トランジスタとは、Metal （金属）／Ferroelectric （強誘電体）／Insulator （誘電体）／Semiconductor （半導体）の積層構造を意味し、強誘電体膜からなるゲート絶縁膜と半導体基板との間にバッファ層となる誘電体膜を有するトランジスタであって、ＭＦＳ型トランジスタよりも界面特性が改善されている。
【０００５】ＭＦＭＩＳ型トランジスタとは、Metal （金属）／Ferroelectric （強誘電体）／Metal （金属）／Insulator （誘電体）／Semiconductor （半導体）の積層構造を意味し、ＭＯＳ構造を有する電界効果型トランジスタのゲート電極の上に強誘電体コンデンサが設けられたトランジスタであって、電界効果型トランジスタのゲート電極の上に絶縁膜を介して強誘電体コンデンサが形成された第１の構造と、電界効果型トランジスタのゲート電極が強誘電体コンデンサの下部電極を兼ねる第２の構造とが知られている。」
　
　「【００３９】【発明の実施の形態】（第１の実施形態）以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。尚、第１の実施形態においては、
半導体記憶装置は、データを蓄積する蓄積トランジスタとして、ＭＦＭＩＳ型トランジスタを用いているが、これに代えて、ＭＦＳ型トランジスタ又はＭＦＩＳ型トランジスタを用いてもよい。
【００４０】図１は、第１の実施形態に係る半導体記憶装置からなるメモリセルが２行×２列のマトリックス状に配置されたメモリセルアレイの平面構造を示しており、図１において、ＷＬ1 、ＷＬ2 はワード線であり、ＳＬ1 、ＳＬ2 はソース線であり、ＧＬ1 、ＧＬ2 は動作電圧供給線であり、ＢＬ1 、ＢＬ2 はビット線であり、
Ｑ
11
、Ｑ
12
、Ｑ
21
、Ｑ
22
はデータ蓄積用の電界効果型トランジスタ（以下、単に蓄積トランジスタと称する。）であり
Ｃ
11
、Ｃ
12
、Ｃ
21
、Ｃ
22
は強誘電体コンデンサであり
同一のメモリセルに設けられている各蓄積トランジスタＱ
11
、Ｑ
12
、Ｑ
21
、Ｑ
22
と、各強誘電体コンデンサＣ
11
、Ｃ
12
、Ｃ
21
、Ｃ
22
とによってＭＦＭＩＳ型トランジスタが構成されている
　
　「【００５６】図３はＭＦＭＩＳ型トランジスタを構成するＭＩＳトランジスタ、及び制御ゲートに＋８Ｖ又は−８Ｖが印加されて強誘電体膜の分極が反転しているＭＦＭＩＳトランジスタにおけるＩｄｓ−ＶＧ特性を示している。制御ゲートに例えば＋８Ｖの電圧を印加してデータを書き込んだときにはしきい値はマイナス側にシフトすると共に、制御ゲートに例えば−８Ｖの電圧を印加してデータを書き込んだときにはしきい値はプラス側にシフトする。従って、制御ゲートに０．７ＶのＶｒを印加すると、＋８Ｖを印加したときと−８Ｖを印加したときとではＩｄｓ比つまりオン・オフ比は１×１０３以上になるので、ＭＦＭＩＳ型トランジスタに書き込まれている２値データを、１×１０３以上のオン・オフ比として現われるドレイン・ソース間の電流の変化として読み出すことができる。」
　
　図３を参照すると、図３はＭＦＭＩＳ型トランジスタのＩｄｓ−ＶＧ特性を示しており、縦軸の電流値が「１×１０−１２」から増加を始めるＶＧの値をしきい値電圧とみなすことができるので、「ＭＦＭＩＳ特性（＋８Ｖ　ＷＲＩＴＥ）」のしきい値電圧が約０．１Ｖであり、「ＭＦＭＩＳ特性（−８Ｖ　ＷＲＩＴＥ）」のしきい値電圧が約０．８Ｖとなっていることが、示されている。
　そして、上記２つのしきい値電圧の差は約０．７Ｖであるから、上記ＭＦＭＩＳ型トランジスタのしきい値の変化が１Ｖ未満となっていることは明らかである。
　
ｂ．周知例２：特開平８−１０２５２８号公報
　上記周知例２には、図５及び図７と共に次の記載がある。
　
「【０００１】
【産業上の利用分野】
本発明は強誘電体記憶素子に関する。詳しくは強誘電体薄膜の自発分極による静電誘導を介して、不純物ドープ領域中のキャリアの移動量を変化させる強誘電体記憶素子に関する。
　
「【００２４】
【実施例】
＜実施例１＞本発明の材料を適用したＭＦＭＩＳ構造について、いわゆるバラクタ構造を用いて調べた実施例を図１〜４に従い説明する。
　
「【００３１】次に、強誘電体としてＹＭｎＯ3 薄膜を用いたＭＦＭＩＳ構造について説明する。
図３は本実施例であるＭＦＭＩＳ構造の断面模式図
Ｐｔ（１０）／Ｔａ（９）／ＳｉＯ
2
 （８）／Ｓｉ基板（７）上に、膜厚１００ｎｍのＹＭｎＯ
3
 膜１１をゾルゲル法によって形成した。
その後、強誘電体膜１１上に真空蒸着法で膜厚１００ｎｍのＰｔ上部電極１２を形成した。
　
「【００３５】
表３に本発明のよる各薄膜を用いたＭＦＭＩＳ構造（Ｐｔ／Ｔａ／ＳｉＯ
2
 ／Ｓｉ基板）でのしきい値電圧シフトΔＶｔｈ量を示す。
　
「【００４０】
＜実施例２＞本発明の強誘電体材料を適用したＭＦＩＯＳ構造について、いわゆるバラクタ構造を用いて調べた実施例を図５〜７に従い説明する。
【００４１】以下では、強誘電体膜としてＹＭｎＯ３薄膜を用いたＭＦＩＯＳ構造について説明する。
図５は本実施例のＭＦＩＯＳ構造の断面模式図
Ｓｉ（１００）基板１３にシリコン酸化膜１４を１０ｎｍの膜厚でドライ熱酸化により形成する。これを基板として用いた。上記基板上に、バッファ膜１５としてＹ
２
Ｏ
３
膜をＲＦ−マグネトロンスパッタ法により作製した
【００４２】
前記バッファ膜１５上に、強誘電体膜１６として膜厚１００ｎｍのＹＭｎＯ
３
膜をゾルゲル法によって形成した。
　
「【００４５】
このＭＦＩＯＳ構造において、上部電極と基板裏面間に信号を印加することにより、Ｃ−Ｖ特性を測定し、しきい値電圧のシフトΔＶｔｈを求めた。測定条件は、実施例１と同様である。上記の測定条件の下でＣ−Ｖ測定を行ったところ、図７に示すように、強誘電体の分極によるＤ−Ｅヒステリシスループに対応するＣ−Ｖヒステリシスル−プが観測された。測定バイアス＝±１．７Ｖのとき、このＣ−Ｖヒステリシスからしきい値電圧のシフトを求めるとΔＶｔｈ＝１．０Ｖが得られ、強誘電体の分極によるメモリ効果が確認された。
【００４６】同様に、ＥｒＭｎＯ3 、ＨｏＭｎＯ3 、ＴｍＭｎＯ3 、ＹｂＭｎＯ3 、ＬｕＭｎＯ3 薄膜を用いてＭＦＩＯＳ構造を作製し、Ｃ−Ｖ特性を評価したところいずれの場合でもＣ−Ｖヒステリシスが得られ、強誘電体の分極によるメモリ効果が確認された。
表３に各薄膜を用いたＭＦＩＯＳ構造（Ｙ
2
 Ｏ
3
 （１５）／ＳｉＯ
2
 （１４）／Ｓｉ基板（１３））でのしきい値電圧シフトΔＶｔｈ量を示す。
　
　段落【００３６】の表３には、（ＭＦＭＩＳの）構造がＰｔ／Ｔａ／ＳｉＯ2 ／Ｓｉの場合に、強誘電体の材料としてＴｍＭｎＯ3 、ＬｕＭｎＯ3 薄膜を採用したときに、
それぞれのしきい値電圧シフトΔＶｔｈ量が、０．９Ｖ、０．９Ｖとなる
それぞれのしきい値電圧シフトΔＶｔｈ量が、０．９Ｖ、０．８Ｖ、０．７Ｖとなる
　
（４−４）判断についてのまとめ
　以上、検討したとおり、補正発明は、周知例１、２に記載された周知の技術を勘案することにより、引用発明１、引用発明２及び引用発明３に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第６項において準用する同法第１２６条第５項（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定の適否についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、原審において、平成２３年３月１６日付けでなされた、平成２３年１月７日に提出された手続補正書による補正の却下の決定は、妥当なものである。
　
第３．本願発明について
　
１．本願発明
　以上のとおり、平成２３年１月７日に提出された手続補正書による補正の却下の決定は妥当なものであるから、本願の請求項１〜５に係る発明は、平成２２年１０月１８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　
２．引用刊行物に記載された発明
　一方、いずれも本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である、特開２００３−２８８７８３号公報（引用例１）、特開２００１−２４１６３号公報（引用例２）及び特開２００５−７８７６５号公報（引用例３）には、各々上記第２．４．（２）に記載したとおりの発明（引用発明１、２及び３）が記載されているものと認められる。
　
３．対比・判断
　前記第２．２．（１）と前記第２．３．（１）で検討したように、補正発明は、本願発明の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えること」を、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に１Ｖ未満の変化を与える程度の大きさに抑えること」に限定しようとしたものである。逆に言えば、本件補正前の発明（本願発明）は、補正発明から、上記の限定を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２．４．において検討したとおり、引用発明１、引用発明２及び引用発明３に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明１、引用発明２及び引用発明３に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。