【事件の表示】
　特願２００５−　４０５００「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成１８年　８月３１日出願公開、特開２００６−２２８９４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年２月１７日の出願であって、平成２２年６月１１日に手続補正がなされ、同年６月２９日付けで拒絶査定がなされ、それに対して、同年１０月６日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年１２月９日付けで審尋がなされ、平成２４年１月１８日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１０月６日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年１０月６日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１７を、補正後の特許請求の範囲の請求項１ないし１７に補正するとともに、明細書を補正するものであり、そのうち補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　半導体基板と、
　前記半導体基板に形成されたＤＲＡＭ部とロジック部と、
　前記半導体基板上に形成された絶縁膜と、
　前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第１キャパシタと、
　前記ロジック部の前記絶縁膜内に形成された第２キャパシタと、
　を有し、
　前記第１キャパシタの下部電極が、
　前記ＤＲＡＭ部の前記絶縁膜に形成された第１の溝の内壁に形成された第１金属膜、
からなり、
　前記第２キャパシタの下部電極が、
　前記ロジック部の前記絶縁膜に形成された第２の溝の内壁に形成された第２金属膜と、
　前記ロジック部の絶縁膜の上面に前記第２金属膜と一体に形成された第３金属膜と、
　から成ること、
を特徴とするＤＲＡＭ混載半導体装置。
　　【請求項２】
　前記第２の溝が複数形成され、
　複数の前記第２金属膜が、前記複数の第２の溝の内壁に形成され、
　前記第３金属膜が、前記複数の第２金属膜と一体に形成されていること、
　を特徴とする請求項１に記載のＤＲＡＭ混載半導体装置。
　　【請求項３】
　前記第１の溝が複数形成され、
　前記複数の第１の溝の内壁に形成された複数の前記第１金属膜が、互いに分離していること、を特徴とする請求項１若しくは請求項２のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項４】
　前記複数の第２の溝が、互いに実質的に平行である線状の溝であること、を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
　　【請求項５】
　前記複数の第２の溝が、
　互いに実質的に平行である複数の溝からなる第１溝グループと、
　互いに実質的に平行であり、前記第１溝グループと実質的に垂直に交わる複数の溝から
　なる第２溝グループと、
　からなること、
　を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
　　【請求項６】
　前記第１の溝の深さと、前記第２の溝の深さが、実質的に同じであること、を特徴とする請求項１乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項７】
　前記第１キャパシタと前記第２キャパシタが、同一水準に形成されていること、を特徴とする請求項１乃至請求項６のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項８】
　前記複数の第２金属膜の各々にコンタクトプラグが接続されていること、を特徴とする請求項２乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項９】
　前記第１および第２金属膜の各々にコンタクトプラグが接続され、
　前記第１金属膜に接続されたコンタクトプラグの高さと、前記第２金属膜に接続されたコンタクトプラグの高さとが、実質的に同じであること、
　を特徴とする請求項１ないし請求項８のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項１０】
　前記第１金属膜に接続されたコンタクトプラグの太さと、前記第２金属膜に接続されたコンタクトプラグの太さとが、実質的に同じであること、を特徴とする請求項９に記載のＤＲＡＭ混載半導体装置。
　　【請求項１１】
　半導体基板にＤＲＡＭ部とロジック部とを有するＤＲＡＭ混載半導体装置の製造方法であって、
　前記半導体基板上に絶縁膜を形成する工程と、
　前記ＤＲＡＭ部と前記ロジック部との前記絶縁膜に、それぞれ、第１および第２の溝を形成する工程と、
　前記第１および第２の溝の内壁と前記絶縁膜の上面とを覆うように金属膜を形成する工程と、
　前記金属膜上にレジストを形成する工程と、
　前記第２の溝が形成された領域をマスクして前記レジストを露光した後、前記レジストを現像する工程と、
　現像後の前記レジストをマスクとして、前記ＤＲＡＭ部の前記上面に形成された前記金属膜を除去するとともに、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させる工程と、を有し、
　前記第１の溝の前記内壁の前記金属膜は、前記ＤＲＡＭ部の第１キャパシタの下部電極であり、前記第２の溝の前記内壁の前記金属膜および前記ロジック部の前記上面に残存した前記金属膜は、前記ロジック部の第２キャパシタの下部電極である、ＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１２】
　現像後の前記レジストが、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を覆っていること、を特徴とする請求項１１に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１３】
　前記現像する工程において、前記第１の溝内に埋め込まれたレジストを残存させ、
　前記金属膜を除去する工程において、
　前記第１および第２の溝の内壁に形成された前記金属膜、および、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させること、
を特徴とする請求項１２に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１４】
　前記第１および第２の溝が同一水準に形成されること、を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１５】
　前記第１および第２の溝が前記絶縁膜内に同時に形成されること、を特徴とする請求項１４に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１６】
　前記溝を形成する工程において、前記第１の溝が複数形成され、
　前記金属膜を除去する工程において、前記複数の第１の溝の内壁に形成された金属膜をそれぞれ分離すること、
　を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１７】
　前記溝を形成する工程において、前記第２の溝が複数形成され、
　前記ロジック部の前記上面に残存した前記金属膜が、前記複数の第２の溝の内壁に形成された前記金属膜を互いに接続すること、
　を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　半導体基板と、
　前記半導体基板に形成されたＤＲＡＭ部とロジック部と、
　前記半導体基板上に形成された絶縁膜と、
　前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第１キャパシタと、
　前記ロジック部の前記絶縁膜内に形成された第２キャパシタと、
　を有し、
　前記第１キャパシタの下部電極が、
　前記ＤＲＡＭ部の前記絶縁膜に形成された第１の溝の内壁に形成された第１金属膜、
からなり、
　前記第２キャパシタの下部電極が、
　前記ロジック部の前記絶縁膜に形成された第２の溝の内壁に形成された第２金属膜と、
　前記ロジック部の絶縁膜の上面に前記第２金属膜と一体に形成された第３金属膜と、
　から成り、
　前記ロジック部の前記第３金属膜は、前記第１金属膜および前記第２金属膜と同一の材料で構成されており、かつ前記第２の溝の縦横方向にはみ出して形成されること、
　を特徴とするＤＲＡＭ混載半導体装置。
　　【請求項２】
　前記第２の溝が複数形成され、
　複数の前記第２金属膜が、前記複数の第２の溝の内壁に形成され、
　前記第３金属膜が、前記複数の第２金属膜と一体に形成されていること、
　を特徴とする請求項１に記載のＤＲＡＭ混載半導体装置。
　　【請求項３】
　前記第１の溝が複数形成され、
　前記複数の第１の溝の内壁に形成された複数の前記第１金属膜が、互いに分離していること、を特徴とする請求項１若しくは請求項２のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項４】
　前記複数の第２の溝が、互いに実質的に平行である線状の溝であること、を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
　　【請求項５】
　前記複数の第２の溝が、
　互いに実質的に平行である複数の溝からなる第１溝グループと、
　互いに実質的に平行であり、前記第１溝グループと実質的に垂直に交わる複数の溝から
　なる第２溝グループと、
　からなること、
　を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
　　【請求項６】
　前記第１の溝の深さと、前記第２の溝の深さが、実質的に同じであること、を特徴とする請求項１乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項７】
　前記第１キャパシタと前記第２キャパシタが、同一水準に形成されていること、を特徴とする請求項１乃至請求項６のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項８】
　前記複数の第２金属膜の各々にコンタクトプラグが接続されていること、を特徴とする請求項２乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項９】
　前記第１および第２金属膜の各々にコンタクトプラグが接続され、
　前記第１金属膜に接続されたコンタクトプラグの高さと、前記第２金属膜に接続されたコンタクトプラグの高さとが、実質的に同じであること、
　を特徴とする請求項１ないし請求項８のいずれか一に記載のＤＲＡＭ混載半導体装置。
　　【請求項１０】
　前記第１金属膜に接続されたコンタクトプラグの太さと、前記第２金属膜に接続されたコンタクトプラグの太さとが、実質的に同じであること、を特徴とする請求項９に記載のＤＲＡＭ混載半導体装置。
　　【請求項１１】
　半導体基板にＤＲＡＭ部とロジック部とを有するＤＲＡＭ混載半導体装置の製造方法であって、
　前記半導体基板上に絶縁膜を形成する工程と、
　前記ＤＲＡＭ部と前記ロジック部との前記絶縁膜に、それぞれ、第１および第２の溝を形成する工程と、
　前記第１および第２の溝の内壁と前記絶縁膜の上面とを覆うように金属膜を形成する工程と、
　前記金属膜上にレジストを形成する工程と、
　前記第２の溝が形成された領域をマスクして前記レジストを露光した後、前記レジストを現像する工程と、
　現像後の前記レジストをマスクとして、前記ＤＲＡＭ部の前記上面に形成された前記金属膜を除去するとともに、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させる工程と、を有し、
　前記第１の溝の前記内壁の前記金属膜は、前記ＤＲＡＭ部の第１キャパシタの下部電極であり、前記第２の溝の前記内壁の前記金属膜および前記ロジック部の前記上面に残存した前記金属膜は、前記ロジック部の第２キャパシタの下部電極であり、
　前記ロジック部の前記下部電極の前記金属膜は、前記ＤＲＡＭ部の前記下部電極の前記金属膜と同一の材料で構成されており、かつ、前記第２の溝の縦横方向にはみ出して形成される、ＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１２】
　現像後の前記レジストが、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を覆っていること、を特徴とする請求項１１に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１３】
　前記現像する工程において、前記第１の溝内に埋め込まれたレジストを残存させ、
　前記金属膜を除去する工程において、
　前記第１および第２の溝の内壁に形成された前記金属膜、および、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させること、
を特徴とする請求項１２に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１４】
　前記第１および第２の溝が同一水準に形成されること、を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１５】
　前記第１および第２の溝が前記絶縁膜内に同時に形成されること、を特徴とする請求項１４に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１６】
　前記溝を形成する工程において、前記第１の溝が複数形成され、
　前記金属膜を除去する工程において、前記複数の第１の溝の内壁に形成された金属膜をそれぞれ分離すること、
　を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
　　【請求項１７】
　前記溝を形成する工程において、前記第２の溝が複数形成され、
　前記ロジック部の前記上面に残存した前記金属膜が、前記複数の第２の溝の内壁に形成された前記金属膜を互いに接続すること、
　を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１を、補正後の請求項１の
「【請求項１】
　半導体基板と、
　前記半導体基板に形成されたＤＲＡＭ部とロジック部と、
　前記半導体基板上に形成された絶縁膜と、
　前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第１キャパシタと、
　前記ロジック部の前記絶縁膜内に形成された第２キャパシタと、
　を有し、
　前記第１キャパシタの下部電極が、
　前記ＤＲＡＭ部の前記絶縁膜に形成された第１の溝の内壁に形成された第１金属膜、
からなり、
　前記第２キャパシタの下部電極が、
　前記ロジック部の前記絶縁膜に形成された第２の溝の内壁に形成された第２金属膜と、
　前記ロジック部の絶縁膜の上面に前記第２金属膜と一体に形成された第３金属膜と、
　から成り、
　前記ロジック部の前記第３金属膜は、前記第１金属膜および前記第２金属膜と同一の材料で構成されており、かつ前記第２の溝の縦横方向にはみ出して形成されること、
　を特徴とするＤＲＡＭ混載半導体装置。」
と補正すること。
　
（補正事項ｂ）
　補正前の請求項１１を、補正後の請求項１１の
「【請求項１１】
　半導体基板にＤＲＡＭ部とロジック部とを有するＤＲＡＭ混載半導体装置の製造方法であって、
　前記半導体基板上に絶縁膜を形成する工程と、
　前記ＤＲＡＭ部と前記ロジック部との前記絶縁膜に、それぞれ、第１および第２の溝を形成する工程と、
　前記第１および第２の溝の内壁と前記絶縁膜の上面とを覆うように金属膜を形成する工程と、
　前記金属膜上にレジストを形成する工程と、
　前記第２の溝が形成された領域をマスクして前記レジストを露光した後、前記レジストを現像する工程と、
　現像後の前記レジストをマスクとして、前記ＤＲＡＭ部の前記上面に形成された前記金属膜を除去するとともに、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させる工程と、を有し、
　前記第１の溝の前記内壁の前記金属膜は、前記ＤＲＡＭ部の第１キャパシタの下部電極であり、前記第２の溝の前記内壁の前記金属膜および前記ロジック部の前記上面に残存した前記金属膜は、前記ロジック部の第２キャパシタの下部電極であり、
　前記ロジック部の前記下部電極の前記金属膜は、前記ＤＲＡＭ部の前記下部電極の前記金属膜と同一の材料で構成されており、かつ、前記第２の溝の縦横方向にはみ出して形成される、ＤＲＡＭ混載半導体装置の製造方法。」
と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、補正前の請求項１の発明特定事項である「ロジック部の」「第３金属膜」について、「第１金属膜および」「第２金属膜と同一の材料で構成されており、かつ」「第２の溝の縦横方向にはみ出して形成されること」と限定的に減縮する補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「第１金属膜および」「第２金属膜と同一の材料で構成されており、かつ」「第２の溝の縦横方向にはみ出して形成されること」は、本願の願書に最初に添付した明細書の段落【００２５】及び図５の記載に基づく補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項１１の発明特定事項である「ロジック部の」「下部電極の」「金属膜」について、「ＤＲＡＭ部の」「下部電極の」「金属膜と同一の材料で構成されており、かつ、」「第２の溝の縦横方向にはみ出して形成される」と限定的に減縮する補正であり、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。そして、「ＤＲＡＭ部の」「下部電極の」「金属膜と同一の材料で構成されており、かつ、」「第２の溝の縦横方向にはみ出して形成される」ことは、本願の願書に最初に添付した明細書の段落【００２５】及び図５の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし１７に係る発明は、平成２２年１０月６日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし１７に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の出願日前である平成１３年５月２９日に日本国内で頒布された刊行物である特開２００１−１４８４７１号公報（以下「引用刊行物１」という。）には、図１〜２６とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置に関し、特に、
ＤＲＡＭ（Dynamic Random Access Memory）と論理回路とを備えた半導体集積回路装置
「【０００８】
本発明の目的は、ＤＲＡＭと論理回路とを備えた半導体集積回路装置において、高周波ノイズによる回路の誤動作を確実に防止することのできる技術を提供することにある。
「【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）図１は、本実施形態の半導体集積回路装置の概略レイアウトを示す半導体基板（チップ）の全体平面図である。
【００１６】
基板（チップ）１の主面には、ＤＲＡＭによって構成された記憶部が形成されている。記憶部は、基板１の上部（記憶部１）と下部（記憶部２）とに２分割され、それぞれの記憶部はさらに複数のメモリアレイ（ＭＡＲＹ１〜ＭＡＲＹ４）に分割されている。
【００１７】
基板１の主面の中央部には、バッファメモリである複数のＳＲＡＭマクロが形成されている。また、図示は省略するが、これらのＳＲＡＭマクロに隣接する領域（論理回路部）には、ＳＲＡＭマクロとメモリアレイ（ＭＡＲＹ）との間でデータの入出力を制御する論理回路や、外部端子との間でデータの入出力を制御する入出力回路などが形成されている。
【００１８】
図２は、上記メモリアレイ（ＭＡＲＹ）の一部（図１の一点鎖線で囲んだ領域）を拡大して示すレイアウト図である。
メモリアレイ（ＭＡＲＹ）に隣接する領域には、メインアンプ（ＭＡ）、ライトアンプ（ＷＡ）およびその制御回路（ＲＷＣ）が形成されている。
【００１９】
上記メインアンプ（ＭＡ）、ライトアンプ（ＷＡ）およびその制御回路（ＲＷＣ）に隣接する領域には、メインアンプ（ＭＡ）のノイズ対策用容量素子（Ｃn)が形成されている。
図１に示すように、ノイズ対策用容量素子（Ｃn)は、メインアンプ（ＭＡ）に隣接する領域に形成された上記ノ容量素子（Ｃn)の他、ＤＲＡＭの周辺回路（Ｙ系アドレス選択回路）とＳＲＡＭマクロとの間にコントロールノイズ対策用容量素子（Ｃn)として配置され、入出力回路とＳＲＡＭマクロとの間にＩ／Ｏノイズ対策用容量素子（Ｃn)として配置されている。このように、本実施形態の半導体集積回路装置は、記憶部、ＳＲＡＭマクロおよび入出力回路のそれぞれの境界部にノイズ対策用の容量素子（Ｃn)を配置することによって、互いの電源供給線で発生するノイズの伝搬を低減し、回路の安定動作を確保するようになっている。
【００２０】
図３は、上記基板１の要部断面図である。同図の左側部分は記憶部（メモリアレイ）の一部、中央部分は論理回路部の一部、右側部分はノイズ対策用容量素子が形成された領域（容量素子部）の一部をそれぞれ示している。
【００２１】
記憶部を構成するＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴ（Ｑs)とこれに直列に接続された情報蓄積用容量素子（Ｃs)とによって構成されている。情報蓄積用容量素子（Ｃs)は、メモリセル選択用ＭＩＳＦＥＴ（Ｑs)の上部に形成され、ストレージノードを構成する下部電極４９と容量絶縁膜５０と上部電極（プレート電極）５１とによって構成されている。また、論理回路は、ｎチャネル型ＭＩＳＦＥＴ（Ｑn)とｐチャネル型ＭＩＳＦＥＴ（Ｑp)とを組み合わせたＣＭＯＳ回路によって構成されている。
【００２２】
ノイズ対策用の容量素子（Ｃn)は、上記ＤＲＡＭの情報蓄積用容量素子（Ｃs)と同一形状、かつ同一寸法で構成されている。すなわち、ノイズ対策用の容量素子（Ｃn)は、ストレージノードを構成する電極（下部電極）４９と容量絶縁膜５０とプレート電極（上部電極）５１とによって構成されている。ノイズ対策用の容量素子（Ｃn)は、その下部電極４９が基板１の拡散層（ｎ
+
 型半導体領域６）を介して他の複数の容量素子（Ｃn)（図３には示さない）の下部電極４９と並列に接続されることによって一方の電極を構成し、これに対応して上部電極５１が形成されることによって他方の電極を構成している。
ノイズ対策用の容量素子（Ｃn)は、ＤＲＡＭの情報蓄積用容量素子（Ｃs)と同じ小さい容量値を持つ容量素子（Ｃn)を並列に接続することによって、電源ノイズを吸収することが可能な大きい容量値を持つ容量素子を構成している。
【００２３】次に、上記ノイズ対策用容量素子（Ｃn)を備えた本実施形態の半導体集積回路装置の製造方法を図４〜図２６を用いて工程順に説明する。
【００２４】まず、
図４に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面に素子分離溝２を形成する。
「【００４４】次に、
図２０、図２１（記憶部の一部を示す基板１の概略平面図）および図２２（容量素子部の一部を示す基板１の概略平面図）に示すように、酸化シリコン膜４１の上部にＣＶＤ法で窒化シリコン膜４５を堆積し、続いて窒化シリコン膜４５の上部にＣＶＤ法で酸化シリコン膜４６を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜４６とその下層の窒化シリコン膜４５とをエッチングすることにより、記憶部のスルーホール４２の上部に凹溝４７を形成し、容量素子部のスルーホール４３の上部に凹溝４８を形成する。
【００４５】次に
、図２３に示すように、凹溝４７、４８の内部に下部電極４９を形成し、続いて下部電極４９の上部に容量絶縁膜５０および上部電極（プレート電極）５１を形成することによって、記憶部に情報蓄積用容量素子Ｃｓを形成し、容量素子部に情報蓄積用容量素子Ｃｎを形成する。容量素子部の情報蓄積用容量素子Ｃｎは、記憶部の情報蓄積用容量素子Ｃｓと同一形状、かつ同一寸法で構成する。
【００４６】上記情報蓄積用容量素子Ｃｓ、Ｃｎを形成するには、まず凹溝４７、４８の内部を含む酸化シリコン膜４６の上部にｎ型不純物（例えばリン）がドープされた多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、凹溝４７、４８の外部の多結晶シリコン膜をエッチングで除去することにより、凹溝４７、４８の内壁に沿って下部電極４９を形成する。
なお、下部電極４９は、多結晶シリコン以外の導電材料、例えばタングステン、ルテニウムなどの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。
【００４７】次に、下部電極４９の上部に薄いＴａ2 Ｏ5(酸化タンタル) 膜（図示せず）をＣＶＤ法で堆積し、続いてＴａ2 Ｏ5 膜の上部に例えばＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜をパターニングする。なお、情報蓄積用容量素子Ｃｓ、Ｃｎの容量絶縁膜５０は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体材料で構成することもできる。また、上部電極５１は、窒化チタン以外の導電材料、例えばタングステンなどを用いて形成することもできる。さらに、
情報蓄積用容量素子Ｃｓ、Ｃｎを上記した以外の形状、例えばフィン形などにすることもできる。
　
　そうすると、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ｐ型の単結晶シリコンからなる基板１の主面に、ＤＲＡＭによって構成された記憶部（メモリアレイ）、データの入出力を制御する論理回路や入出力回路などが形成された論理回路部およびＳＲＡＭマクロが形成され、
　前記記憶部には、情報蓄積用容量素子Ｃｓが形成されており、
　前記記憶部、前記入出力回路および前記ＳＲＡＭマクロのそれぞれの境界部である容量素子部には、ノイズ対策用容量素子Ｃnが形成されており、
　前記情報蓄積用容量素子Ｃｓおよび前記ノイズ対策用容量素子Ｃｎは、各々前記基板１上に形成された酸化シリコン膜４６に形成された凹溝４７および凹溝４８の内部に高融点金属からなる下部電極４９を形成し、続いて前記下部電極４９の上部に容量絶縁膜５０および上部電極５１を形成することによって形成され、
　前記ノイズ対策用容量素子Ｃnの前記下部電極４９は、前記基板１の拡散層であるｎ+ 型半導体領域６を介して他の複数の前記ノイズ対策用容量素子Ｃnの下部電極４９と並列に接続されることによって一方の電極を構成している、
　ＤＲＡＭと論理回路とを備えた半導体集積回路装置。」
　
（４−３−２）原査定の拒絶の理由に引用され、本願の出願日前である平成１５年１０月１７日に日本国内で頒布された刊行物である特開２００３−２９７９４２号公報（以下「引用刊行物２」という。）には、図６〜１０とともに、以下の事項が記載されている。
　
　「【０００１】
【発明の属する技術分野】本発明は半導体装置及びその製造方法に関するものであり、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ、以下ＭＩＭという）構造のキャパシタを含む半導体装置及びその製造方法に関するものである。」
「【００１５】
【発明の実施の形態】上述の目的、特徴及び長所は添付した図面と関連した次の詳細な説明を通じてより明らかになる。以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１６】
チップサイズの減少により制限された平面積内で、キャパシタの有効表面積を増大させて、ＭＩＭキャパシタの容量を増加させる。すなわち、キャパシタは断面には屈曲がある三次元構造を有し、平面にはホール型、ストライプ型、メッシュ型でキャパシタを形成してキャパシタの容量を極大化する。
【００１７】図６乃至図８は本発明の実施形態によるキャパシタの平面図である。
【００１８】図６はホール型として、全体キャパシタ形成領域１５内に９個の三次元ホール型キャパシタ形成領域１６がある。
【００１９】図７はストライプ型として、全体キャパシタ形成開口部１５内に三つのストライプ型キャパシタ形成領域１７がある。
【００２０】図８はメッシュ型として、全体キャパシタ形成開口部１５内に３＊３メッシュ型キャパシタ形成領域１８がある。
【００２１】図９は図６のホール型のキャパシタをＩ−Ｉ'に沿って切断した断面図であり、また、図７のストライプ型のキャパシタをII−II'に沿って切断した断面図である。図１０は図８のメッシュ型のキャパシタをIII−III'に沿って切断した断面図である。図９及び図１０に示したＭＩＭキャパシタは、便宜上、同一の図面符号を使用する。
【００２２】
図９及び図１０を参照すると、層間絶縁膜３０上に下部配線３２が形成されており、前記下部配線３２上に金属間絶縁膜３４が形成されている。前記金属間絶縁膜３４を貫通して前記下部配線３２を露出する複数の開口部３５が形成されている。前記開口部３５の内側面、前記露出された下部配線３２の表面及び前記開口部の間の前記金属間絶縁膜３４上にキャパシタの下部電極３６、誘電体膜３８及びキャパシタの上部電極４０が形成されている。前記キャパシタの上部電極４０上に上部配線４２が形成されている。
【００２３】上述の本発明の三次元キャパシタは従来の単純平板型のキャパシタと比較して屈曲を有する凹凸構造を有するので、相当水準のキャパシタの容量増加をなすことができる。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「ｐ型の単結晶シリコンからなる基板１」および「酸化シリコン膜４６」は、各々補正後の発明の「半導体基板」および「絶縁膜」に相当する。
　
（４−４−２）刊行物発明の「ＤＲＡＭによって構成された記憶部（メモリアレイ）」および「データの入出力を制御する論理回路や入出力回路などが形成された論理回路部」は、各々補正後の発明の「ＤＲＡＭ部」および「ロジック部」に相当する。
　
（４−４−３）刊行物発明の「記憶部に」「形成され」た「情報蓄積用容量素子Ｃｓ」は、補正後の発明の「ＤＲＡＭ部」「に形成され」た「メモリセルを構成する第１キャパシタ」に相当する。また、刊行物発明の「記憶部、」「入出力回路および」「ＳＲＡＭマクロのそれぞれの境界部の容量素子部に」「形成され」た「ノイズ対策用容量素子Ｃn」と補正後の発明の「ロジック部」「に形成された第２キャパシタ」は、「第２キャパシタ」という点で共通する。そして、引用刊行物１の「ノイズ対策用の容量素子（Ｃn)は、ＤＲＡＭの情報蓄積用容量素子（Ｃs)と同じ小さい容量値を持つ容量素子（Ｃn)を並列に接続することによって、電源ノイズを吸収することが可能な大きい容量値を持つ容量素子を構成している。」（【００２２】）という記載から、ノイズ対策用容量素子Ｃnは、ＤＲＡＭの情報蓄積用容量素子Ｃsより大きい容量値が求められることは明らかである。
　
（４−４−４）刊行物発明の「基板１上に形成された酸化シリコン膜４６に形成された凹溝４７」「の内部に」「形成」された「高融点金属からなる下部電極４９」は、補正後の発明の　「ＤＲＡＭ部の」「絶縁膜に形成された第１の溝の内壁に形成された第１金属膜」「からな」る「第１キャパシタの下部電極」に相当する。また、刊行物発明の「基板１上に形成された酸化シリコン膜４６に形成された凹溝４８」「の内部に」「形成」された「高融点金属からなる下部電極４９」と補正後の発明の「ロジック部の」「絶縁膜に形成された第２の溝の内壁に形成された第２金属膜と、」「ロジック部の絶縁膜の上面に」「第２金属膜と一体に形成された第３金属膜と、」「から成」る「第２キャパシタの下部電極」は、「絶縁膜に形成された第２の溝の内壁に形成された第２金属膜」を含む「第２キャパシタの下部電極」という点で共通する。
　
（４−４−５）刊行物発明の「ＤＲＡＭと論理回路とを備えた半導体集積回路装置」は、補正後の発明の「ＤＲＡＭ混載半導体装置」に相当する。
　
（４−４−６）そうすると、補正後の発明と刊行物発明とは、
「半導体基板と、
　前記半導体基板に形成されたＤＲＡＭ部とロジック部と、
　前記半導体基板上に形成された絶縁膜と、
　前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第１キャパシタと、
　前記絶縁膜内に形成された第２キャパシタと、
　を有し、
　前記第１キャパシタの下部電極が、
　前記ＤＲＡＭ部の前記絶縁膜に形成された第１の溝の内壁に形成された第１金属膜、
からなり、
前記第２キャパシタの下部電極が、
　前記絶縁膜に形成された第２の溝の内壁に形成された第２金属膜を含むこと、
　を特徴とするＤＲＡＭ混載半導体装置。」
である点で一致し、次の２点で相違する。
　
（相違点１）補正後の発明では、「第２キャパシタ」が、「ロジック部の」「絶縁膜内に形成され」ているのに対して、刊行物発明では、「ノイズ対策用容量素子Ｃn」が、「記憶部、」「入出力回路および」「ＳＲＡＭマクロのそれぞれの境界部の容量素子部に」「形成されて」いる点。
　
（相違点２）補正後の発明では、「第２キャパシタの下部電極が、」「ロジック部の絶縁膜の上面に」「第２金属膜と一体に形成された第３金属膜」をも有し、「前記第３金属膜は、」「第１金属膜および前記第２金属膜と同一の材料で構成されており、かつ」「第２の溝の縦横方向にはみ出して形成され」ているのに対して、刊行物発明では、そもそも「酸化シリコン膜４６」の上には、「ノイズ対策用容量素子Ｃｎ」の「下部電極４９」が「形成」されていない点。
　
（４−５）判断
（４−５−１）相違点１について
　刊行物発明において、「ノイズ対策用容量素子Ｃn」は、「記憶部、」「入出力回路および」「ＳＲＡＭマクロのそれぞれの境界部である容量素子部に」形成されていることから、「入出力回路」に隣接しているものと認められる。そして、「入出力回路」は「論理回路部」に形成されていることから、「ノイズ対策用容量素子Ｃn」も「論理回路部」に形成されているものと認められる。また、そうとはいえないとしても、「論理回路部」の内部に容量素子を設けることは慣用手段であるから、「ノイズ対策用容量素子Ｃn」が形成される「容量素子部」を含めて「論理回路部」を構成することは、当業者が適宜なし得ることにすぎない。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　一般にＤＲＡＭ混載集積回路において、メモリセル部のキャパシタと、周辺回路部あるいはロジック回路部のキャパシタを別々の工程で形成することは、以下の周知例１、２に記載されているように、従来から周知の技術である。その際、各々のキャパシタの容量及び構造は、要求される装置の仕様に応じて当業者が適宜設定し得ることである。
　
（ア）周知例１
　特開２００３−３１６９１号公報には、図９とともに以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ部とロジック部とをワンチップ上に混載するＤＲＡＭ混載デバイスにおいて、タングステンプラグを用いることにより配線数を増加させることなく信頼性が高いキャパシタを形成できる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】図９は、従来の半導体装置におけるＤＲＡＭ部及びロジック部の構造を示す断面図である。図９において、１０１は半導体基板、１０２はウェル部、１０３は拡散層、１０４は素子分離絶縁膜、１０５はゲート電極、１０６はサイドウォール、１０７は第１層間シリコン酸化膜、１０８はドープトポリシリコン、１０９はビットライン配線、１１０は第２層間シリコン酸化膜、１１１はロジック部のタングステンプラグ（以下、Ｗプラグ）、１１２ａはアルミニウム配線、１１２ｂはＭＩＭ型キャパシタ下部電極、１１３はロジック部のＷプラグ、１１４はＤＲＡＭ部のキャパシタ下部電極、１１５はＤＲＡＭ部のキャパシタ容量絶縁膜、１１６はＤＲＡＭ部のキャパシタ上部電極、１１７は第３層間シリコン酸化膜、１１８はＤＲＡＭ部のＷプラグ、１１９はＭＩＭ型キャパシタ容量絶縁膜、１２０はアルミニウム配線、１２１はＭＩＭ型キャパシタ上部電極である。
【０００３】次に製造方法の一例を簡単に説明する。先ず、半導体基板１０１上の所定の領域に素子分離絶縁膜１０４を形成する。次に、イオン注入法等を用いてウェル部１０２，拡散層１０３を形成する。次に、ゲート酸化膜と、例えばタングステンシリサイド膜等のゲート電極の材料とを堆積しエッチング法により加工することによってゲート電極１０５を形成する。次に、絶縁膜を堆積し異方性エッチングを施すことによりゲート電極１０５の側面にサイドウォール１０６を形成する。次に、絶縁膜を堆積し、コンタクトホールを開口する。次に、プラグを形成し、ビットライン配線１０９を形成する。次に、第１層間シリコン酸化膜１０７を形成し、コンタクトホールを開口する。次に、プラグを形成し、キャパシタ下部電極１１４，キャパシタ容量絶縁膜１１５，キャパシタ上部電極１１６を順次形成する。次に、第２層間シリコン酸化膜１１０を形成し、ロジック部のＷプラグ１１３を形成する。次に、アルミニウム配線１１２ａとＭＩＭ型キャパシタ下部電極１１２ｂを同時に形成し、ＭＩＭ型キャパシタ容量絶縁膜１１９，ＭＩＭ型キャパシタ上部電極１２１を形成する。次に、第３層間シリコン酸化膜１１７を形成し、Ｗプラグ１１８，アルミニウム配線１２０を形成する。」
　
（イ）周知例２
　特開平１１−８７６４５号公報には、図１〜１９とともに以下の事項が記載されている。
「【００６０】
【発明の実施の形態】以下に、本発明の実施の形態を図面に基づいて説明する。
【００６１】（実施の形態１）図１は本発明の実施の形態１による半導体装置を説明するための断面構造図である。図１を参照して、以下に本発明の実施の形態１による半導体装置を説明する。
【００６２】図１を参照して、本発明の実施の形態１による半導体装置は、メモリセル領域と周辺回路領域とを備える。メモリセル領域には、電界効果型トランジスタと、ビット線２１と、メモリセル領域におけるキャパシタと、金属配線３０とが形成されている。周辺回路領域には、第１〜３の電極１１、２０、４０および導電領域３３を有する周辺回路領域におけるキャパシタが形成されている。
【００６３】メモリセル領域においては、半導体基板１の主表面にフィールド酸化膜２が形成されている。フィールド酸化膜２に囲まれた活性領域における半導体基板１の主表面には、チャネル領域を挟むようにソース／ドレイン領域１２、１３、１４が形成されている。チャネル領域上にはゲート絶縁膜３２ａ、３２ｂが形成されている。ゲート絶縁膜３２ａ、３２ｂ上には、ポリシリコン膜６が形成されている。ポリシリコン膜６上には、タングステンシリサイド膜７が形成されている。ポリシリコン膜６とタングステンシリサイド膜７とから、ゲート電極１０ａ、１０ｂが形成されている。ゲート電極１０ａとゲート絶縁膜３２ａとソース／ドレイン領域１２、１３とから、第１の電界効果型トランジスタは構成されている。ゲート電極１０ｂとゲート絶縁膜３２ｂとソース／ドレイン領域１３、１４とから、第２の電界効果型トランジスタは構成されている。電界効果型トランジスタのゲート電極１０ａ、１０ｂと半導体基板１の主表面との上には、第１の層間絶縁膜１５が形成されている。ソース／ドレイン領域１３上に位置する領域において、第１の層間絶縁膜１５の一部を異方性エッチングにより除去することにより開口部１７が形成されている。開口部１７の内部と第１の層間絶縁膜１５上とに、ポリシリコン膜１８が形成されている。ポリシリコン膜１８上にはタングステンシリサイド膜１９が形成されている。ポリシリコン膜１８とタングステンシリサイド膜１９とから、ビット線２１が構成されている。
【００６４】ビット線２１と第１の層間絶縁膜１５との上に、第２の層間絶縁膜２２が形成されている。ソース／ドレイン領域１２、１４上に位置する領域において、第１および第２の層間絶縁膜１５、２２の一部を異方性エッチングにより除去することにより、開口部２３、２４が形成されている。開口部２３、２４の内部と第２の層間絶縁膜２２上とに、ポリシリコンからなるキャパシタの下部電極２５、２６が形成されている。下部電極２５、２６と第２の層間絶縁膜２２との上に、絶縁膜からなる誘電体膜４２が形成されている。誘電体膜４２上にはキャパシタ上部電極２７が形成されている。上部電極２７と第２の層間絶縁膜２２との上には、第３の層間絶縁膜２８が形成されている。第３の層間絶縁膜２８上には金属配線３０が形成されている。
【００６５】周辺回路領域においては、ロジック回路において用いられるキャパシタが形成されている。図１においては、このキャパシタの線分１００における断面と線分２００における断面との２ヶ所における断面構造図を示している。この線分１００と線分２００との位置関係を、図２を参照して説明する。図２は、周辺回路領域において形成されているキャパシタの構造を模式的に示した平面図である。図２を参照して、線分１００はキャパシタの電極部に位置している。線分２００は各電極を接続するための開口部３７、３８、４１、３９が形成されている領域に位置している。
【００６６】図１を参照して、周辺回路領域の線分１００における断面においては、半導体基板１の主表面にフィールド酸化膜２が形成されている。フィールド酸化膜２で囲まれた活性領域における半導体基板１の主表面には、不純物を注入された導電領域３３が形成されている。導電領域３３上に位置する半導体基板１の主表面上には絶縁膜３１が形成されている。絶縁膜３１上にはポリシリコン膜６が形成されている。ポリシリコン膜６上にはタングステンシリサイド膜７が形成されている。ポリシリコン膜６とタングステンシリサイド膜７とからキャパシタの第１の電極１１が構成されている。第１の電極１１上には第１の層間絶縁膜１５が形成されている。第１の層間絶縁膜１５上には第１の電極１１上に位置する領域にポリシリコン膜１８が形成されている。ポリシリコン膜１８上にはタングステンシリサイド膜１９が形成されている。ポリシリコン膜１８とタングステンシリサイド膜１９とからキャパシタの第２の電極２０が構成されている。第２の電極２０と第１の層間絶縁膜１５との上には第２の層間絶縁膜２２が形成されている。第２の電極２０上に位置する領域における第２の層間絶縁膜２２上には絶縁膜４２が形成されている。絶縁膜４２上にはキャパシタの第３の電極４０が形成されている。キャパシタの第３の電極４０上には第３の層間絶縁膜２８が形成されている。
【００６７】周辺回路領域の線分２００における断面では、半導体基板１の主表面にフィールド酸化膜２が形成されている。フィールド酸化膜２に囲まれた活性領域における半導体基板１の主表面の所定領域には、不純物を注入された導電領域３３が形成されている。導電領域３３上に位置する領域の、半導体基板１の主表面上の所定領域には、絶縁膜３１が形成されている。絶縁膜３１上にはポリシリコン膜６が形成されている。ポリシリコン膜６上にはタングステンシリサイド膜７が形成されている。このポリシリコン膜６とタングステンシリサイド膜７とから、第１の電極の第１の接続領域４３が構成されている。」
　
　そして、引用刊行物２には、「チップサイズの減少により制限された平面積内で、キャパシタの有効表面積を増大させて、ＭＩＭキャパシタの容量を増加させる」（【００１６】）方法として、「キャパシタは断面には屈曲がある三次元構造を有し、平面にはホール型、ストライプ型、メッシュ型でキャパシタを形成してキャパシタの容量を極大化する」ことが記載されている。そして、その断面構造について、「層間絶縁膜３０上に下部配線３２が形成され」、「前記下部配線３２上に金属間絶縁膜３４が形成され」、「前記金属間絶縁膜３４を貫通して前記下部配線３２を露出する複数の開口部３５が形成され」、「前記開口部３５の内側面、前記露出された下部配線３２の表面及び前記開口部の間の前記金属間絶縁膜３４上にキャパシタの下部電極３６、誘電体膜３８及びキャパシタの上部電極４０が形成され」、「前記キャパシタの上部電極４０上に上部配線４２が形成され」た構造が記載されている。ここで、「開口部の間の」「金属間絶縁膜３４上に」「形成され」た「キャパシタの下部電極３６」は、「開口部３５の内側面」に「形成され」た「キャパシタの下部電極３６」と、一体に、同一の材料で構成され、「開口部３５」の縦横方向にははみ出して形成されていることは明らかである。
　そうすると、大きい容量値が求められる刊行物発明の「ノイズ対策用容量素子Ｃn」の構成に換えて、上記周知技術を勘案しつつ、引用刊行物２に記載された構成を適用することにより、補正後の発明のように、「第２キャパシタの下部電極が、」「ロジック部の絶縁膜の上面に」「第２金属膜と一体に形成された第３金属膜」をも有し、「前記第３金属膜は、」「第１金属膜および前記第２金属膜と同一の材料で構成されており、かつ」「第２の溝の縦横方向にはみ出して形成され」た構成とすることとすることは、当業者が適宜なし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物２に記載された公知の技術及び周知の技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　 本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年１０月６日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし１７に係る発明は、平成２２年６月１１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし１７に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項及び発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の発明は、補正前の請求項１の発明特定事項である「ロジック部の」「第３金属膜」について、「第１金属膜および」「第２金属膜と同一の材料で構成されており、かつ」「第２の溝の縦横方向にはみ出して形成されること」と限定的に減縮したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定事項をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。