【事件の表示】
　特願２００３−５４６３９１「半導体基板内に狭いトレンチを形成する方法」拒絶査定不服審判事件〔平成１５年　５月３０日国際公開、ＷＯ０３／４４８４７、平成１７年　６月　２日国内公表、特表２００５−５１６３８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００２年１１月２０日（パリ条約による優先権主張外国庁受理２００１年１１月２０日、米国）を国際出願日とする出願であって、平成２２年４月６日に手続補正がなされ、同年１２月１４日付けで拒絶査定がなされ、それに対して、平成２３年４月２１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年１月３０日付けで審尋がなされ、同年４月２６日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年４月２１日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年４月２１日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１９を、補正後の特許請求の範囲の請求項１ないし９に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　半導体基板内に、０．５ミクロン半導体技術を用いて、トレンチを形成するトレンチ形成方法において、
　上記半導体基板を準備する工程と、
　上記半導体基板上に、化学気相成長により堆積された、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、化学気相成長により堆積された第２のマスキング材料層を形成する工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体基板をエッチングし、該半導体基板内にトレンチを形成する工程とを有し、
　上記第１の開口の最小寸法は、０．４〜０．８μｍであり、上記第２の開口の最小寸法は、０．２〜０．６μｍであることを特徴とするトレンチ形成方法。
　　【請求項２】
　上記半導体基板上に、パターン形成された第１のマスキング材料層を形成する工程は、
　上記半導体基板上に、第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、パターン形成されたフォトレジスト層を形成する工程と、
　上記パターン形成されたフォトレジスト層の開口を介して、上記第１のマスキング材料層をエッチングし、該第１のマスキング材料層内に第１の開口を形成する工程とを有することを特徴とする請求項１記載のトレンチ形成方法。
　　【請求項３】
　上記第１及び第２のマスキング材料層は、同じ材料組成を有することを特徴とする請求項１記載のトレンチ形成方法。
　　【請求項４】
　上記半導体基板は、シリコン基板であることを特徴とする請求項１記載のトレンチ形成方法。
　　【請求項５】
　上記第１及び第２のマスキング材料層は、シリコン酸化物層であることを特徴とする請求項４記載のトレンチ形成方法。
　　【請求項６】
　上記第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ形成方法。
　　【請求項７】
　上記半導体基板のエッチングは、異方性反応性イオンエッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ形成方法。
　　【請求項８】
　上記第１及び第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項２記載のトレンチ形成方法。
　　【請求項９】
　上記フォトレジスト層は、ポジ型レジスト層であることを特徴とする請求項２記載のトレンチ形成方法。
　　【請求項１０】
　請求項１記載のトレンチ形成方法を含むトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１１】
　第１の伝導型の半導体ウェハを準備する工程と、
　上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
　上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、
　上記エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程と、
　上記ボディ領域の上部であって上記トレンチに隣接する部分に、第１の伝導型のソース領域を形成する工程と、
　上記パターン形成された第１のマスキング材料層及び上記エッチングにより残った第２のマスキング材料層を除去する工程と、
　上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
　上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１２】
　上記半導体ウェハ上に、パターン形成された第１のマスキング材料層を形成する工程は、
　上記半導ウェハ基板上に、第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、パターン形成されたフォトレジスト層を形成する工程と、
　上記パターン形成されたフォトレジスト層の開口を介して、上記第１のマスキング材料層をエッチングし、該第１のマスキング材料層内に第１の開口を形成する工程とを有することを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１３】
　上記半導体ウェハは、シリコンウェハであり、上記エピタキシャル層は、シリコンエピタキシャル層であることを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１４】
　上記第１及び第２のマスキング材料層は、同じ材料組成を有することを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１５】
　上記第１及び第２のマスキング材料層は、シリコン酸化物層であることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１６】
　上記第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１７】
　上記半導体ウェハのエッチングは、異方性反応性イオンエッチングプロセスによって行われることを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１８】
　上記フォトレジスト層は、ポジ型レジスト層であることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項１９】
　上記第１及び第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。」
　
（補正後）
「【請求項１】
　第１の伝導型の半導体ウェハを準備する工程と、
　上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
　上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、
　上記エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程と、
　上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導型のソース領域を形成する工程と、
　上記パターン形成された第１のマスキング材料層及び上記エッチングにより残った第２のマスキング材料層を除去する工程と、
　上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
　上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有し、
　上記第２の開口の寸法は、上記第１のマスキング材料層の厚さに比例して変化することを特徴とするトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項２】
　上記半導体ウェハ上に、パターン形成された第１のマスキング材料層を形成する工程は、
　上記エピタキシャル層上に、第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、パターン形成されたフォトレジスト層を形成する工程と、
　上記パターン形成されたフォトレジスト層の開口を介して、上記第１のマスキング材料層をエッチングし、該第１のマスキング材料層内に第１の開口を形成する工程とを有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項３】
　上記半導体ウェハは、シリコンウェハであり、上記エピタキシャル層は、シリコンエピタキシャル層であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項４】
　上記第１及び第２のマスキング材料層は、同じ材料組成を有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項５】
　上記第１及び第２のマスキング材料層は、シリコン酸化物層であることを特徴とする請求項３記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項６】
　上記第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項７】
　上記半導体ウェハのエッチングは、異方性反応性イオンエッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項８】
　上記フォトレジスト層は、ポジ型レジスト層であることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
　　【請求項９】
　上記第１及び第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１ないし１０を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（補正事項ｂ）
（補正事項ｂ−１）
　補正前の請求項１１の「上記ボディ領域の上部であって上記トレンチに隣接する部分に、第１の伝導型のソース領域を形成する工程と、」を、補正後の請求項１の「上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導型のソース領域を形成する工程と、」と補正すること。
　
（補正事項ｂ−２）
　補正前の請求項１１の「上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有する」を、補正後の請求項１の「上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有し、上記第２の開口の寸法は、上記第１のマスキング材料層の厚さに比例して変化する」と補正すること。
　
（補正事項ｃ）
　補正前の請求項１２の「上記半導ウェハ基板上に、第１のマスキング材料層を形成する工程と、」を、補正後の請求項２の「上記エピタキシャル層上に、第１のマスキング材料層を形成する工程と、」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第１号に掲げられた請求項の削除を目的とするものである。
　
（３−２）補正事項ｂについて
（３−２−１）補正事項ｂ−１について
　補正事項ｂ−１は、補正前の請求項１１に係る発明の発明特定事項である「第１の伝導型のソース領域を形成する工程と、」を、補正後の請求項１の「上記第１の伝導型のソース領域を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第４号に掲げられた明りょうでない記載の釈明を目的とするものである。
　
（３−２−２）補正事項ｂ−２について
　本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の段落【００２３】の「次に、側壁スペーサ２０３ｓの幅（及び得られる最終開口２０５ｆの寸法）を変更することができる本発明の実施例について説明する。この実施例では、パターン化された第１のマスク酸化物層２０３の厚さを増加させることによって側壁スペーサ２０３の幅を厚くする。この効果について、図３Ａ及び図３Ｂを用いて説明する。これらの実施例では、パターン化された第１のマスク酸化物層２０３内に形成されたそれぞれの初期開口２０５ｉの幅が等しい。ここに、上述のように、更なるマスキング材料の層を形成し、エッチングを行って、側壁スペーサ２０３ｓを形成する。図３Ａに示すパターン化された第１のマスク酸化物層２０３は、図３Ｂに示すパターン化された第１のマスク酸化物層２０３より実質的に薄く形成されている。このような条件では、側壁スペーサ２０３ｓのプロファイルは、（幾何学的観点から）相似形（relatively similar）となるため、図３Ａにおける側壁スペーサ２０３ｓは、図３Ｂに示す側壁スペーサ２０３ｓに比べて実質的に幅が狭くなる（したがって、開口２０５ｆは実質的に広くなる）。」という記載からは、「側壁スペーサ２０３ｓにより画定される第２の開口の寸法」が「第１の開口の寸法」から「側壁スペーサ２０３ｓの幅」の２倍の寸法を差し引いた寸法であること、及び「側壁スペーサ２０３ｓの幅」が「第１のマスク酸化物層２０３の厚さ（第１のマスキング材料層の厚さ）」に比例して増減することを読み取ることができる。（以下の式を参照。）
　
「第２の開口の寸法」
＝「第１の開口の寸法」−２「側壁スペーサの幅」
＝「第１の開口の寸法」−２ｋ「第１のマスキング材料層の厚さ」
（ｋは比例定数）
　
　そうすると、「第１のマスキング材料層」が厚ければ厚いほど「第２の開口の寸法」は小さくなるので、「第２の開口の寸法」と「第１のマスキング材料層の厚さ」とは比例の関係にないことは明らかである。そして、当初明細書等の他の部分においても、「第２の開口の寸法は、第１のマスキング材料層の厚さに比例する」ことを裏付ける記載はなされていない。
　したがって、補正事項ｂ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載された事項の範囲内においてしたものとはいえないから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に違反するものである。
　
（３−３）補正事項ｃについて
　補正事項ｃは、補正前の請求項１２に係る発明の発明特定事項である「上記半導ウェハ基板上に、第１のマスキング材料層を形成する工程と、」を、補正後の請求項２の「上記エピタキシャル層上に、第１のマスキング材料層を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第３号に掲げられた誤記の訂正を目的とするものである。
  そして、この補正は、当初明細書の段落【００２０】ないし【００２２】の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（３−４）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおり、本件補正のうち、補正事項ｂ−２は、当初明細書等に記載された事項の範囲内においてしたものとはいえなから、本件補正は、特許法第１７条の２第３項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
（４）独立特許要件について
（４−１）検討の前提
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、補正事項ｂ−２を、「補正前の請求項１１の『上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有する』を、補正後の請求項１の『上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有し、
上記第１の開口の寸法と上記第２の開口の寸法との差は、上記第１のマスキング材料層の厚さに比例して変化する
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし９に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものであり、再掲すると、以下のとおりである。
　
「【請求項１】
　第１の伝導型の半導体ウェハを準備する工程と、
　上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
　上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、
　上記エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程と、
　上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導型のソース領域を形成する工程と、
　上記パターン形成された第１のマスキング材料層及び上記エッチングにより残った第２のマスキング材料層を除去する工程と、
　上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
　上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有し、
　上記第２の開口の寸法は、上記第１のマスキング材料層の厚さに比例して変化することを特徴とするトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。」
　
（４−３）引用刊行物
（４−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１３年１０月５日に日本国内で頒布された刊行物である特開２００１−２７４３９６号公報（以下「引用刊行物」という。）には、図１ないし１０とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである（以下同様。）。
　
「【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、セルフアラインにより微細なトレンチを形成できる絶縁ゲート型半導体装置の製造方法に関する。
「【００１９】
【発明の実施の形態】本発明の実施の形態をＮチャネル型を例に図１から図１０を参照して詳細に説明する。
【００２０】図１では、チャネル層４を形成する工程を示す。
Ｎ
+
型シリコン半導体基板１にＮ
-
型のエピタキシャル層を積層してドレイン領域２を設ける。このエピタキシャル層の表面には酸化膜３を形成し、予定のチャネル層４の部分の酸化膜３をエッチングして除去する。この酸化膜３をマスクとして全面にドーズ量１．０×１０
13
でボロンを注入した後、拡散してＰ型のチャネル層４を形成する。
【００２１】図２にはトレンチ開口部６を形成する工程を示す。
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）の第１のＣＶＤ酸化膜５を厚さ３０００Åに生成する。このＣＶＤ酸化膜５上にフォトレジストでトレンチのパターンを形成し、予定のトレンチ開口部６を除いてマスクをかけ、ＣＶＤ酸化膜５をドライエッチングにより部分的に除去し、チャネル層４が露出したトレンチ開口部６を間口約１．０μｍに形成する。
【００２２】図３および図４は本発明の特徴であるトレンチ開口部６にサイドウォール膜８を形成する工程を示す。
【００２３】図３ではサイドウォール膜形成のために、
トレンチ開口部６を有する第１のＣＶＤ酸化膜５上の全面にさらにＬＰ−ＣＶＤ法またはＬＰ−ＴＥＯＳ法により厚さ５０００Åの第２のＣＶＤ酸化膜７を堆積させる。
【００２４】図４では、
第２のＣＶＤ酸化膜７を異方性ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりマスクなしで全面をエッチングして除去する。この異方性ＲＩＥでは横方向のエッチングが少なく、垂直方向にエッチングできるため、表面に露出した第１のＣＶＤ酸化膜５上のトレンチ開口部６にセルフアライン的にサイドウォール膜８が形成される。このとき、第１のＣＶＤ酸化膜５の厚みが３０００Åであるのでサイドウォール膜８の幅は左右ともに約３０００Åとなり、１．０μｍの幅があったトレンチ開口部６は約０．４μｍの開口幅まで縮小される。
【００２５】図５では、トレンチを形成する工程を示す。
ＣＶＤ酸化膜５とサイドウォール膜８をマスクにして、シリコン半導体基板をＣＦ系またはＨＢｒ系ガスによりエッチングし、チャネル層４を貫通し、ドレイン領域２まで達する深さが約２．０μｍのトレンチ９を形成する。
【００２６】図６ではゲート酸化膜１１を形成する工程を示す。
全面をダミー酸化し、トレンチ９内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去する。この酸化膜とＣＶＤ酸化膜５をエッチングにより除去した後、全面を更に１０００℃以上で熱酸化して厚み約７００Åのゲート酸化膜１１を形成する。
【００２７】図７ではゲート電極１３を形成する工程を示す。
全面にノンドープのポリシリコン層１２をトレンチ開口幅の2分の１以上である約５０００Å以上の厚みで堆積し、リンを高濃度にドープした後、拡散させて高導電率化を図る。その後、全面に付着したポリシリコン層１２をマスクなしでエッチバックして除去することにより、トレンチ９に埋設されたゲート電極１３を形成する。
【００２８】図８は、ボディ領域１４を形成する工程を示す。トレンチ９間のチャネル層４を除いてレジスト膜ＰＲによって、選択的にボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域１４を形成した後、レジスト膜ＰＲを除去する。ボディ領域１４はドレイン領域２とチャネル層４で形成される基板の電位安定化のために形成される。
【００２９】図９では、ソース領域１５を形成する工程を示す。
新たにレジスト膜ＰＲでトレンチ９および隣接したチャネル層４を除いてマスクし、選択的に砒素をドーズ量５．０×１０
15
でイオン注入し、Ｎ
+
型のソース領域１５を形成した後、レジスト膜ＰＲを除去する。これによりドレイン領域２とソース領域１５間のトレンチ９側面がチャネル領域（図示せず）となる
【００３０】図１０では、ソース電極１７を形成する工程を示す。ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）などを全面にＣＶＤ法などにより堆積し、層間絶縁膜１６を形成し、レジスト膜をマスクにして少なくともゲート電極１３上に残るように部分的にエッチングする。続いてアルミニウムまたはその合金をスパッタ装置で全面に付着して、ボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成する。」
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｎ+型のシリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設け、
　前記エピタキシャル層の表面に酸化膜３を形成し、予定のチャネル層４の部分の酸化膜３をエッチングして除去し、前記酸化膜３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層４を形成し、
　全面に第１のＣＶＤ酸化膜５を生成し、前記ＣＶＤ酸化膜５上にトレンチのパターンを形成し、予定のトレンチ開口部６を除いてマスクをかけ、前記第１のＣＶＤ酸化膜５を部分的に除去し、前記チャネル層４が露出した前記トレンチ開口部６を形成し、
　前記トレンチ開口部６を有する前記第１のＣＶＤ酸化膜５上の全面に第２のＣＶＤ酸化膜７を堆積し、
　前記第２のＣＶＤ酸化膜７を異方性ＲＩＥにより全面をエッチングして除去して、表面に露出した前記第１のＣＶＤ酸化膜５上の前記トレンチ開口部６にサイドウォール膜８を形成することにより、前記トレンチ開口部６の開口幅を縮小させ、
　前記ＣＶＤ酸化膜５と前記サイドウォール膜８をマスクにして、前記シリコン半導体基板１をエッチングし、前記チャネル層４を貫通し、前記ドレイン領域２まで達するトレンチ９を形成し、
　前記ＣＶＤ酸化膜５をエッチングにより除去した後、全面を更に熱酸化してゲート酸化膜１１を形成し、
　前記トレンチ９に埋設されたゲート電極１３を形成し、
　新たにレジスト膜で前記トレンチ９および隣接した前記チャネル層４を除いてマスクし、選択的に砒素をイオン注入することにより、Ｎ+型のソース領域１５を形成する
　絶縁ゲート型半導体装置の製造方法。」
　
（４−４）対比
（４−４−１）刊行物発明の「Ｎ+型のシリコン半導体基板１」は、補正後の発明の「第１の伝導型の半導体ウェハ」に相当し、刊行物発明の「Ｎ-型のエピタキシャル層を積層し」た「ドレイン領域２」は、補正後の発明の「半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層」に相当するから、刊行物発明の「Ｎ+型のシリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設け」ることは、補正後の発明の「第１の伝導型の半導体ウェハを準備する工程と、上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程」に相当する。
　
（４−４−２）刊行物発明の「Ｐ型のチャネル層４」は、補正後の発明の「第２の伝導型のボディ領域」に相当し、刊行物発明において、「Ｐ型のチャネル層４」は、「Ｎ-型のエピタキシャル層」の上部に形成されることは明らかであるから、刊行物発明の「エピタキシャル層の表面に酸化膜３を形成し、予定のチャネル層４の部分の酸化膜３をエッチングして除去し、前記酸化膜３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層４を形成」することは、補正後の発明の「上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程」に相当する。
　
（４−４−３）刊行物発明の「チャネル層４が露出した」「トレンチ開口部６」は、補正後の発明の「第１の開口」に相当し、刊行物発明の「第１のＣＶＤ酸化膜５」は、補正後の発明の「第１のマスキング材料層」に相当するから、刊行物発明の「全面に第１のＣＶＤ酸化膜５を生成し、前記ＣＶＤ酸化膜５上にトレンチのパターンを形成し、予定のトレンチ開口部６を除いてマスクをかけ、前記第１のＣＶＤ酸化膜５を部分的に除去し、」「チャネル層４が露出した前記トレンチ開口部６を形成」することは、補正後の発明の「エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程」に相当する。
　
（４−４−４）刊行物発明の「第２のＣＶＤ酸化膜７」は、補正後の発明の「第２のマスキング材料層」に相当するから、刊行物発明の「トレンチ開口部６を有する」「第１のＣＶＤ酸化膜５上の全面に第２のＣＶＤ酸化膜７を堆積」することは、補正後の発明の「第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程」に相当する。
　
（４−４−５）刊行物発明の「トレンチ開口部６にサイドウォール膜８を形成することにより、」「開口幅」が「縮小さ」れた「前記トレンチ開口部６」は、補正後の発明の「第１の開口よりも狭い第２の開口」に相当するから、刊行物発明の「第２のＣＶＤ酸化膜７を異方性ＲＩＥにより全面をエッチングして除去して、表面に露出した」「第１のＣＶＤ酸化膜５上の」「トレンチ開口部６にサイドウォール膜８を形成することにより、前記トレンチ開口部６の開口幅を縮小させ」ることは、補正後の発明の「第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、」「第２のマスキング材料層をエッチングする工程」に相当する。
　
（４−４−６）刊行物発明の「ＣＶＤ酸化膜５と」「サイドウォール膜８をマスクにして、」「シリコン半導体基板１をエッチングし、」「チャネル層４を貫通し、」「ドレイン領域２まで達するトレンチ９を形成」することは、補正後の発明の「第２の開口を介して」「半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程」に相当する。
　
（４−４−７）刊行物発明の「ゲート酸化膜１１」は、補正後の発明の「トレンチの内壁の少なくとも一部を覆う絶縁層」に相当する。そして、刊行物発明において、「ＣＶＤ酸化膜５をエッチングにより除去」する際に、「サイドウォール膜８」も除去されることは、引用刊行物の段落【００２６】及び図５、６の記載から見て、明らかであるから、刊行物発明の「ＣＶＤ酸化膜５をエッチングにより除去した後、全面を更に熱酸化してゲート酸化膜１１を形成」することは、補正後の発明の「パターン形成された第１のマスキング材料層及び」「エッチングにより残った第２のマスキング材料層を除去する工程と、」「トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程」に相当する。
　
（４−４−８）刊行物発明の「トレンチ９に埋設されたゲート電極１３」は、補正後の発明の「トレンチ内を埋め込む導電領域」に相当する。そして、刊行物発明の「トレンチ９に埋設されたゲート電極１３」は、「ゲート酸化膜１１」に隣接していることは明らかであるから、刊行物発明の「トレンチ９に埋設されたゲート電極１３を形成」することは、補正後の発明の「絶縁層に隣接して」「トレンチ内を埋め込む導電領域を形成する工程」に相当する。
　
（４−４−９）刊行物発明の「Ｎ+型のソース領域１５」は、補正後の発明の「第１の伝導型のソース領域」に相当する。そして、刊行物発明の「Ｎ+型のソース領域１５」は、「チャネル層４」の上部の「トレンチ９」に隣接部分に形成されることは明らかであるから、刊行物発明の「新たにレジスト膜で」「トレンチ９および隣接した」「チャネル層４を除いてマスクし、選択的に砒素をイオン注入することにより、Ｎ+型のソース領域１５を形成する」ことは、補正後の発明の「ボディ領域の上部であって」「トレンチに隣接する部分に、」「第１の伝導型のソース領域を形成する工程」に相当する。
　
（４−４−１０）刊行物発明の「絶縁ゲート型半導体装置の製造方法」は、補正後の発明の「トレンチ金属酸化膜半導体電界効果トランジスタの製造方法」に相当する。
　
（４−４−１１）そして、補正後の発明では、各工程を「有する」としか特定されておらず、工程の順序については特定されていない。
　
（４−４−１２）そうすると、補正後の発明と刊行物発明とは、
「第１の伝導型の半導体ウェハを準備する工程と、
　上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
　上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、
　上記エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程と、
　上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導型のソース領域を形成する工程と、
　上記パターン形成された第１のマスキング材料層及び上記エッチングにより残った第２のマスキング材料層を除去する工程と、
　上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
　上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。」である点で一致し、次の点で相違する。
　
（相違点）補正後の発明では、「第２の開口の寸法は、」「第１のマスキング材料層の厚さに比例して変化する」のに対し、刊行物発明では、そのような特定はなされていない点。
  
（４−５）判断
　　以下、上記相違点について検討する。
　本願明細書の段落【００２３】には、「・・・図３Ａに示すパターン化された第１のマスク酸化物層２０３は、図３Ｂに示すパターン化された第１のマスク酸化物層２０３より実質的に薄く形成されている。このような条件では、側壁スペーサ２０３ｓのプロファイルは、（幾何学的観点から）相似形（relatively similar）となるため、図３Ａにおける側壁スペーサ２０３ｓは、図３Ｂに示す側壁スペーサ２０３ｓに比べて実質的に幅が狭くなる（したがって、開口２０５ｆは実質的に広くなる）。」と記載されているから、上記相違点に関する事項は、「第１の開口の寸法と」「第２の開口の寸法との差は、」「第１のマスキング材料層の厚さに比例して変化する」と解釈し得るものである。
　ところで、一般に、側壁スペーサの幅は、補正後の発明でいうところの「第１のマスキング材料層」（第１のマスク酸化物層２０３）の厚さにほぼ比例して決まることは自明である。そして、引用刊行物の段落【００２４】には、「図４では、第２のＣＶＤ酸化膜７を異方性ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりマスクなしで全面をエッチングして除去する。この異方性ＲＩＥでは横方向のエッチングが少なく、垂直方向にエッチングできるため、表面に露出した第１のＣＶＤ酸化膜５上のトレンチ開口部６にセルフアライン的にサイドウォール膜８が形成される。このとき、
第１のＣＶＤ酸化膜５の厚みが３０００Åであるのでサイドウォール膜８の幅は左右ともに約３０００Åとなり、１．０μｍの幅があったトレンチ開口部６は約０．４μｍの開口幅まで縮小される。
　よって、上記相違点は、実質的なものでない。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、実質的なものでないので、補正後の発明は、引用刊行物に記載された発明であり、特許法第２９条第１項第３号に該当し、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、特許法第１７条の２第３項に規定する要件を満たすものであって、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２３年４月２１日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし１９に係る発明は、平成２２年４月６日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし１９に記載されている事項により特定されるとおりのものであって、そのうちの請求項１１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１１に記載されている事項により特定される上記２．（１）の補正前の請求項１１として記載したとおりのものであり、再掲すると以下のとおりである。
　
「【請求項１１】
　第１の伝導型の半導体ウェハを準備する工程と、
　上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
　上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、
　上記エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程と、
　上記第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程と、
　上記第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
　上記第２の開口を介して上記半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程と、
　上記ボディ領域の上部であって上記トレンチに隣接する部分に、第１の伝導型のソース領域を形成する工程と、
　上記パターン形成された第１のマスキング材料層及び上記エッチングにより残った第２のマスキング材料層を除去する工程と、
　上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
　上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。」
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項及び発明（刊行物発明）が記載されているものと認められ、刊行物発明を再掲すると以下のとおりである。
　
「Ｎ+型のシリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設け、
　前記エピタキシャル層の表面に酸化膜３を形成し、予定のチャネル層４の部分の酸化膜３をエッチングして除去し、前記酸化膜３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層４を形成し、
　全面に第１のＣＶＤ酸化膜５を生成し、前記ＣＶＤ酸化膜５上にトレンチのパターンを形成し、予定のトレンチ開口部６を除いてマスクをかけ、前記第１のＣＶＤ酸化膜５を部分的に除去し、前記チャネル層４が露出した前記トレンチ開口部６を形成し、
　前記トレンチ開口部６を有する前記第１のＣＶＤ酸化膜５上の全面に第２のＣＶＤ酸化膜７を堆積し、
　前記第２のＣＶＤ酸化膜７を異方性ＲＩＥにより全面をエッチングして除去して、表面に露出した前記第１のＣＶＤ酸化膜５上の前記トレンチ開口部６にサイドウォール膜８を形成することにより、前記トレンチ開口部６の開口幅を縮小させ、
　前記ＣＶＤ酸化膜５と前記サイドウォール膜８をマスクにして、前記シリコン半導体基板１をエッチングし、前記チャネル層４を貫通し、前記ドレイン領域２まで達するトレンチ９を形成し、
　前記ＣＶＤ酸化膜５をエッチングにより除去した後、全面を更に熱酸化してゲート酸化膜１１を形成し、
　前記トレンチ９に埋設されたゲート電極１３を形成し、
　新たにレジスト膜で前記トレンチ９および隣接した前記チャネル層４を除いてマスクし、選択的に砒素をイオン注入することにより、Ｎ+型のソース領域１５を形成する
　絶縁ゲート型半導体装置の製造方法。」
　
 ５．対比・判断
（５−１）刊行物発明の「Ｎ+型のシリコン半導体基板１」は、本願発明の「第１の伝導型の半導体ウェハ」に相当し、刊行物発明の「Ｎ-型のエピタキシャル層を積層し」た「ドレイン領域２」は、本願発明の「半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層」に相当するから、刊行物発明の「Ｎ+型のシリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設け」ることは、本願発明の「第１の伝導型の半導体ウェハを準備する工程と、上記半導体ウェハ上に、該半導体ウェハよりも低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程」に相当する。
　
（５−２）刊行物発明の「Ｐ型のチャネル層４」は、本願発明の「第２の伝導型のボディ領域」に相当し、刊行物発明において、「Ｐ型のチャネル層４」は、「Ｎ-型のエピタキシャル層」の上部に形成されることは明らかであるから、刊行物発明の「エピタキシャル層の表面に酸化膜３を形成し、予定のチャネル層４の部分の酸化膜３をエッチングして除去し、前記酸化膜３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層４を形成」ことは、本願発明の「上記エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程」に相当する。
　
（５−３）刊行物発明の「チャネル層４が露出した」「トレンチ開口部６」は、本願発明の「第１の開口」に相当し、刊行物発明の「第１のＣＶＤ酸化膜５」は、本願発明の「第１のマスキング材料層」に相当するから、刊行物発明の「全面に第１のＣＶＤ酸化膜５を生成し、前記ＣＶＤ酸化膜５上にトレンチのパターンを形成し、予定のトレンチ開口部６を除いてマスクをかけ、前記第１のＣＶＤ酸化膜５を部分的に除去し、」「チャネル層４が露出した前記トレンチ開口部６を形成」することは、本願発明の「エピタキシャル層上に、第１の開口を有するパターン形成された第１のマスキング材料層を形成する工程」に相当する。
　
（５−４）刊行物発明の「第２のＣＶＤ酸化膜７」は、本願発明の「第２のマスキング材料層」に相当するから、刊行物発明の「トレンチ開口部６を有する」「第１のＣＶＤ酸化膜５上の全面に第２のＣＶＤ酸化膜７を堆積」することは、本願発明の「第１のマスキング材料層上に、第２のマスキング材料層を堆積させる工程」に相当する。
　
（５−５）刊行物発明の「トレンチ開口部６にサイドウォール膜８を形成することにより、」「開口幅」が「縮小さ」れた「前記トレンチ開口部６」は、本願発明の「第１の開口よりも狭い第２の開口」に相当するから、刊行物発明の「第２のＣＶＤ酸化膜７を異方性ＲＩＥにより全面をエッチングして除去して、表面に露出した」「第１のＣＶＤ酸化膜５上の」「トレンチ開口部６にサイドウォール膜８を形成することにより、前記トレンチ開口部６の開口幅を縮小させ」ることは、本願発明の「第１の開口内に、該第１の開口よりも狭い第２の開口が形成されるまで、」「第２のマスキング材料層をエッチングする工程」に相当する。
　
（５−６）刊行物発明の「ＣＶＤ酸化膜５と」「サイドウォール膜８をマスクにして、」「シリコン半導体基板１をエッチングし、」「チャネル層４を貫通し、」「ドレイン領域２まで達するトレンチ９を形成」することは、本願発明の「第２の開口を介して」「半導体ウェハをエッチングし、該半導体ウェハ内にトレンチを形成する工程」に相当する。
　
（５−７）刊行物発明の「ゲート酸化膜１１」は、本願発明の「トレンチの内壁の少なくとも一部を覆う絶縁層」に相当する。そして、刊行物発明において、「ＣＶＤ酸化膜５をエッチングにより除去」する際に、「サイドウォール膜８」も除去されることは、引用刊行物の段落【００２６】及び図５、６の記載から見て、明らかであるから、刊行物発明の「ＣＶＤ酸化膜５をエッチングにより除去した後、全面を更に熱酸化してゲート酸化膜１１を形成」することは、本願発明の「パターン形成された第１のマスキング材料層及び」「エッチングにより残った第２のマスキング材料層を除去する工程と、」「トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程」に相当する。
　
（５−８）刊行物発明の「トレンチ９に埋設されたゲート電極１３」は、本願発明の「トレンチ内を埋め込む導電領域」に相当する。そして、刊行物発明の「トレンチ９に埋設されたゲート電極１３」は、「ゲート酸化膜１１」に隣接していることは明らかであるから、刊行物発明の「トレンチ９に埋設されたゲート電極１３を形成」することは、本願発明の「絶縁層に隣接して」「トレンチ内を埋め込む導電領域を形成する工程」に相当する。
　
（５−９）刊行物発明の「Ｎ+型のソース領域１５」は、本願発明の「第１の伝導型のソース領域」に相当する。そして、刊行物発明の「Ｎ+型のソース領域１５」は、「チャネル層４」の上部の「トレンチ９」に隣接部分に形成されることは明らかであるから、刊行物発明の「新たにレジスト膜で」「トレンチ９および隣接した」「チャネル層４を除いてマスクし、選択的に砒素をイオン注入することにより、Ｎ+型のソース領域１５を形成する」ことは、本願発明の「ボディ領域の上部であって」「トレンチに隣接する部分に、」「第１の伝導型のソース領域を形成する工程」に相当する。
　
（５−１０）刊行物発明の「絶縁ゲート型半導体装置の製造方法」は、本願発明の「トレンチ金属酸化膜半導体電界効果トランジスタの製造方法」に相当する。
　
（５−１１）そして、本願発明では、各工程を「有する」としか特定されておらず、工程の順序については特定されていない。
　
（５−１２）そこで、本願発明と刊行物発明を対比すると、両者の間に構成上の差異を見出すことはできず、本願発明は，引用刊行物に記載された発明であると認められる。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。