【手続補正書】
【提出日】平成18年5月16日(2006.5.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第２のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接して前記第２のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第２のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサおよび前記第３のメサの各々はさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項２】
前記第２の導電型の前記層は、
前記第２の導電型の第１の層を含み、前記第１の層は、前記第１のトレンチおよび前記第２のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記第２の導電型の前記層はさらに、
前記第２の導電型の第２の層を含み、前記第２の層は、前記第３のトレンチおよび前記第４のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記第１の層は、前記第２の層から間隔を空けて配置される、請求項１に記載の半導体デバイスのファミリー。
【請求項３】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第１のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第１のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第１のメサはさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接して前記第１のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第２のドーピング濃度を有し、
前記第２のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第２のメサおよび前記第３のメサの各々はさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項４】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、横型ＤＭＯＳを含み、前記横型ＤＭＯＳは、
前記第１の導電型とは反対の第２の導電型のソース領域を含み、前記ソース領域は、前記基板の表面に配置され、前記横型ＤＭＯＳはさらに、
前記第１の導電型のボディを含み、前記ボディは、前記基板の前記表面に隣接するチャネル領域を含み、前記ソース領域は、前記ボディ内に形成され、前記横型ＤＭＯＳはさらに、
前記第２の導電型を有し、前記基板の前記表面に配置されたドレイン領域と、
前記基板の前記表面に形成されて前記ソース領域と前記ドレイン領域との間に介在するフィールド酸化物層と、
前記第２の導電型のドリフト領域とを含み、前記ドリフト領域は、前記ドレイン領域および前記チャネル領域に当接して前記フィールド酸化物層の下に延び、前記ドリフト領域は、前記ドレイン領域よりも低ドープされ、前記横型ＤＭＯＳはさらに、
ゲートを含み、前記ゲートの第１の部分は、前記チャネル領域の上に存在し、かつ、ゲート酸化物層により前記チャネル領域から分離され、前記ゲートの第２の部分は、前記フィールド酸化物層の上に存在する、半導体デバイスのファミリー。
【請求項５】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項１から４のいずれかに記載の半導体デバイスのファミリー。
【請求項６】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項５に記載の半導体デバイスのファミリー。
【請求項７】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項５に記載の半導体デバイスのファミリー。
【請求項８】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項７に記載の半導体デバイスのファミリー。
【請求項９】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項１から４のいずれかに記載の半導体デバイスのファミリー。
【請求項１０】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項９に記載の半導体デバイスのファミリー。
【請求項１１】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内のＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項１から４のいずれかに記載の半導体デバイスのファミリー。
【請求項１２】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１から４のいずれかに記載の半導体デバイスのファミリー。
【請求項１３】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１から４のいずれかに記載の半導体デバイスのファミリー。
【請求項１４】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、第１のＣＭＯＳのペア、第２のＣＭＯＳのペア、ＮＰＮトランジスタ、およびＰＮＰトランジスタを備え、前記第１のＣＭＯＳのペアは、第１のＰＭＯＳおよび第１のＮＭＯＳを含み、前記第２のＣＭＯＳのペアは、第２のＰＭＯＳおよび第２のＮＭＯＳを含み、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型
ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離され、
前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、半導体デバイスのファミリー。
【請求項１５】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の第１の層を形成するために、前記開口部および前記フィールド酸化物層を介して、前記第２の導電型のドーパントの第１の注入を実施するステップを含み、前記第１の層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、垂直方向の間隙により前記フィールド酸化物層から分離され、前記方法はさらに、
マスク層を形成するステップを含み、前記マスク層は、前記フィールド酸化物層の上に
開口部を有し、前記方法はさらに、
前記基板に側壁領域を形成するために、前記マスク層の前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの少なくとも１つの追加の注入を実施するステップを含み、前記側壁領域は、少なくとも前記基板の表面から前記垂直方向の間隙を横切って前記第１の層内に延び、前記第１の層および前記側壁領域は、前記基板の第１の分離されたポケットの境界を定める第１の分離領域を形成する、方法。
【請求項１６】
第２の開口部を規定する前記フィールド酸化物層の第２の部分を形成するステップを含み、前記少なくとも１つの追加の注入を実施するステップは、前記第２の部分および前記第２の開口部を介して前記第２の導電型のドーパントを注入し、それによって前記第２の導電型の第２の層を形成するステップを含み、前記第２の層は、前記第２の開口部の下の深い部分と、前記フィールド酸化物層の前記第２の部分の下の浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記第２の層は、それによって前記基板の第２の分離されたポケットの境界を定める第２の分離領域を形成する、請求項１５に記載の方法。
【請求項１７】
前記第１の開口部を介して前記第２の導電型のドーパントの第３の注入を実施するステップと、前記第３の注入を拡散させて前記第２の導電型の第１のウェルを形成するために前記基板を加熱するステップとを含み、第３の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップまたは少なくとも１つの追加の注入を実施する前記ステップの前に実施される、請求項１５に記載の方法。
【請求項１８】
前記第１の注入は、前記少なくとも１つの追加の注入が実施されるエネルギよりも大きなエネルギで実施される、請求項１５に記載の方法。
【請求項１９】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の層を形成するために、前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの注入を実施するステップを含み、前記層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記層は、それによって前記基板の分離されたポケットの境界を定める分離領域を形成する、方法。
【請求項２０】
前記開口部を介して前記第２の導電型のドーパントの第２の注入を実施するステップと、前記第２の注入を拡散させて前記第２の導電型のウェルを形成するために前記基板を加熱するステップとを含み、前記第２の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップの前に実施される、請求項１９に記載の方法。
【請求項２１】
加熱する前記ステップの後に前記層と前記ウェルとがオーバーラップするように実施される、請求項１７または２０に記載の方法。
【請求項２２】
前記基板は、前記第１の注入および前記少なくとも１つの追加の注入のいずれかが実施された後に前記第２の導電型の前記ドーパントの拡散を生じる熱処理に曝されない、請求項１５、１７、または１９のいずれかに記載の方法。
【請求項２３】
第１の導電型の半導体基板と、
前記基板の表面に形成されたフィールド酸化物層とを備え、前記フィールド酸化物層は
開口部を規定し、前記フィールド酸化物領域は、前記フィールド酸化物層の厚さが実質的に一定である平坦な領域と、前記フィールド酸化物領域の厚さが前記開口部の周辺において徐々にゼロまで減少する、前記開口部の周囲のテーパ状にされた領域とを含み、さらに、
前記基板に、前記第１の導電型とは反対の第２の導電型のドーパントの層を備え、前記層は、前記フィールド酸化物層の前記平坦な領域の下において前記基板の表面に当接し、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下および前記開口部の下において前記表面から間隔を空けて配置され、前記基板に分離されたポケットを形成する、半導体デバイス。
【請求項２４】
前記基板における前記層の深さは、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下において徐々に増大する、請求項２３に記載の半導体デバイス。
【請求項２５】
前記層の前記深さは、前記開口部の方向に増大する、請求項２４に記載の半導体デバイス。
【請求項２６】
前記フィールド酸化物層の前記厚さがゼロに等しい、前記テーパ状にされた領域の地点における、前記基板の前記表面よりも下の前記層の深さは、前記開口部の下における前記基板の前記表面よりも下の前記層の深さと同じである、請求項２３に記載の半導体デバイス。
【請求項２７】
前記基板における前記層の深さは、前記テーパ状にされた領域の下の地点におけるゼロから、前記開口部の下において所定の値まで徐々に増大する、請求項２３に記載の半導体デバイス。
【請求項２８】
前記フィールド酸化物層は第２の開口部を規定し、前記デバイスはさらに、
前記第２の開口部の周囲において、前記フィールド酸化物層の一部の下に前記第２の導電型のドーパントの側壁領域と、
前記基板において前記第２の導電型のドーパントの第２の層とを備え、前記第２の層の一部は前記開口部よりも下に位置付けられ、前記第２の層は、前記側壁領域とオーバーラップして、前記基板に第２の分離されたポケットを形成する、請求項２３に記載の半導体デバイス。
【請求項２９】
半導体基板に形成された、分離されたＮＭＯＳ構造であって、前記基板は、Ｐ型不純物でドープされてエピタキシャル層を含まず、前記分離されたＮＭＯＳ構造は、ＮＭＯＳトランジスタおよび分離構造を備え、
前記ＮＭＯＳトランジスタは、
相対的に深い中央部および相対的に浅い側方部を有するＰウェルを含み、前記Ｐウェルの前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記Ｐウェルの前記相対的に深い中央部は、前記フィールド酸化物層の開口部の下に存在し、前記ＮＭＯＳトランジスタはさらに、
前記Ｐウェルのチャネル領域の上に存在し、前記基板からゲート酸化物層により分離されたゲートと、
前記基板の表面において前記ゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記ゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含み、前記Ｎ型ドレイン領域は、前記Ｐウェルを基準とした降伏電圧を有し、前記ＮＭＯＳはさらに、
前記ＮＭＯＳの前記ゲート、前記Ｎ型ソース領域、前記Ｎ型ドレイン領域、および前記Ｐウェルに対する電気コンタクトを含み、
前記Ｐウェルは、注入されたＰ層を含み、前記Ｐ層は、前記Ｐウェルの前記中央部に深
い区分と、前記Ｐウェルの前記側方部に浅い区分と、前記Ｐ層の前記深い区分および前記浅い区分を接続する移行区分とを含み、前記Ｐ層の垂直の断面の各々は、ピークドーピング濃度の位置を含み、ピークドーピング濃度の前記位置は、前記Ｐ層の前記深い区分の前記基板において相対的に深く、前記Ｐ層の前記浅い区分の前記基板においてより浅いレベルに存在し、前記Ｐウェルの側方区分の前記基板の前記表面における前記Ｐウェルの前記ドーピング濃度は、前記Ｐウェルの前記中央部の前記基板の前記表面における前記Ｐウェルの前記ドーピング濃度よりも高く、
前記分離構造は、
前記基板の前記表面から下方に延び、前記Ｐウェルを横方向に囲むＮウェルと、
前記基板に配置されて前記Ｐウェルの下に存在するＮ型分離層とを含み、前記Ｎ型分離層は、十分な距離だけ、前記Ｐウェルを超えて横方向に延び、前記Ｎウェルは、前記Ｎ型分離層が前記Ｎウェルにオーバーラップして前記Ｐウェルを前記Ｐ型基板から分離するように、前記基板において十分に深く、前記分離構造はさらに、
前記Ｎウェルに対する電気コンタクトを含む、分離されたＮＭＯＳ構造。
【請求項３０】
半導体基板に形成された半導体デバイスのファミリーであって、前記基板は、Ｐ型不純物でドープされてエピタキシャル層を含まず、前記ファミリーは、ＣＭＯＳのペアを備え、前記ＣＭＯＳのペアは、ＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有するＮウェルを含み、前記Ｎウェルの前記側方部はフィールド酸化物層の下に存在し、前記Ｎウェルの前記中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記ＰＭＯＳはさらに、
前記Ｎウェルのチャネル領域の上に存在し、前記基板から第１のゲート酸化物層により分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有するＰウェルを含み、前記Ｐウェルの前記側方部は、前記フィールド酸化物層の下に存在し、前記Ｐウェルの前記中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記ＮＭＯＳはさらに、
前記Ｐウェルのチャネル領域の上に存在し、前記基板から第２のゲート酸化物層により分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、半導体デバイスのファミリー。
【請求項３１】
前記ファミリーは、バイポーラトランジスタ、ＤＭＯＳトランジスタ、および分離構造をさらに備え、
前記分離構造は、
前記基板の表面から下方に延びるＮ型分離領域を含み、前記Ｎ型分離領域は、深いＮ層と、前記Ｐ型基板の分離されたＰ領域を取囲む環状の第２のＮウェルとを含み、
前記ファミリーはさらに、横型ＮチャネルＤＭＯＳトランジスタを備え、
前記横型ＮチャネルＤＭＯＳトランジスタは、
前記基板の表面に形成されたトレンチを含み、導電性ゲート材料は、前記トレンチ内に配置され、前記ゲート材料は、前記半導体基板から誘電体層により分離され、横型ＮチャネルＤＭＯＳトランジスタはさらに、
前記トレンチの側壁および前記基板の前記表面に隣接する第２のＮ型ソース領域と、
前記第２のＮ型ソース領域に接触して下に位置し、前記トレンチの前記側壁に隣接するＰボディ領域とを含み、前記第２のＮ型ソース領域および前記Ｐボディ領域は電気的に接続され、横型ＮチャネルＤＭＯＳトランジスタはさらに、
前記基板の前記表面に隣接し、前記第２のＮ型ソース領域および前記Ｐボディ領域から横方向に間隔をあけて配置された第２のＮ型ドレイン領域を含み、前記第２のＮ型ドレイン領域は、第１のドーピング濃度のＮ型不純物を有し、横型ＮチャネルＤＭＯＳトランジスタはさらに、
前記Ｐボディ領域および前記第２のＮ型ドレイン領域、ならびに前記トレンチの前記側壁に当接するＮ型ドリフト領域を含み、前記Ｎ型ドリフト領域は、第２のドーピング濃度のＮ型不純物を含み、前記Ｎ型ドリフト領域は、前記Ｐボディ領域の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、
前記第１のドーピング濃度は前記第２のドーピング濃度よりも高く、
前記ファミリーはさらに、前記分離構造に取囲まれたＮＰＮバイポーラトランジスタを備え、前記分離構造は、前記ＮＰＮバイポーラトランジスタのコレクタを形成し、前記ＮＰＮバイポーラトランジスタは、
前記基板の前記表面において前記分離された領域内に配置された第２のＰウェルを含み、前記第２のＰウェルおよび前記分離されたＰ領域は、前記ＮＰＮバイポーラトランジスタのベースを形成し、前記ＮＰＮバイポーラトランジスタはさらに、
前記基板の前記表面において、前記第２のＰウェル内に配置されたＮ型領域を含み、前記Ｎ型領域は、前記ＮＰＮバイポーラトランジスタのエミッタを形成する、請求項３０に記載の半導体デバイスのファミリー。
【請求項３２】
前記ファミリーはさらに、前記基板の表面から下方に延びるＮ型分離領域を含む分離構造を備え、前記Ｎ型分離領域は、深いＮ層と、前記Ｐ型基板の分離されたＰ領域を取囲む環状の第２のＮウェルとを含み、前記分離構造は、前記ＮＭＯＳおよび前記ＰＭＯＳを取囲み、前記ファミリーはさらに、横型ＤＭＯＳトランジスタを備え、
前記横型ＤＭＯＳトランジスタは、
前記基板の表面に形成されたトレンチを含み、導電性ゲート材料は、前記トレンチ内に配置され、前記ゲート材料は、前記半導体基板から誘電体層により分離され、前記横型ＤＭＯＳトランジスタはさらに、
前記トレンチの側壁および前記基板の前記表面に隣接する第２のＮ型ソース領域と、
前記第２のソース領域に接触して下に位置し、前記トレンチの前記側壁に隣接するＰボディ領域とを含み、前記第２のソース領域および前記Ｐボディ領域は電気的に接続され、横型ＤＭＯＳトランジスタはさらに、
前記基板の前記表面に隣接し、前記第２のＮ型ソース領域および前記Ｐボディ領域から横方向に間隔をあけて配置された第２のＮ型ドレイン領域を含み、前記第２のＮ型ドレイン領域は、第１のドーピング濃度のＮ型不純物を有し、前記横型ＤＭＯＳトランジスタはさらに、
前記Ｐボディ領域および前記第２のＮ型ドレイン領域、ならびに前記トレンチの前記側壁に当接するＮ型ドリフト領域を含み、前記Ｎ型ドリフト領域は、第２のドーピング濃度のＮ型不純物を含み、前記Ｎ型ドリフト領域は、前記Ｐボディ領域の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記第１のドーピング濃度は前記第２のドーピング濃度よりも高い、請求項３０に記載の半導体デバイスのファミリー。
【請求項３３】
前記ファミリーはさらに、前記基板の表面から下方に延びるＮ型分離領域を含む分離構造を備え、前記Ｎ型分離領域は、深いＮ層と、前記Ｐ型基板の分離されたＰ領域を取囲む環状の第２のＮウェルとを含み、前記ファミリーはさらに、第２のＰＭＯＳを備え、
前記第２のＰＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有する第３のＮウェルを含み、前記相対的に浅い側方部は前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は
、前記フィールド酸化物層の第３の開口部の下に存在し、前記第３のＮウェルは、前記Ｎウェルとは異なるドーピングプロファイルを有し、前記第２のＰＭＯＳはさらに、
前記基板から第３のゲート酸化物層により分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記ファミリーはさらに、第２のＮＭＯＳを備え、
前記第２のＮＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＮＭＯＳはさらに、
前記基板から第４のゲート酸化物層により分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＰウェルは、前記Ｐウェルとは異なるドーピングプロファイルを有し、前記ファミリーはさらに、横型ＤＭＯＳトランジスタを備え、
前記横型ＤＭＯＳトランジスタは、
前記基板の表面に形成されたトレンチを含み、導電性ゲート材料は、前記トレンチ内に配置され、前記ゲート材料は、前記半導体基板から誘電体層により分離され、前記横型ＤＭＯＳトランジスタはさらに、
前記トレンチの側壁および前記基板の前記表面に隣接する第３のＮ型ソース領域と、
前記第３のＮ型ソース領域に接触して下に位置し、前記トレンチの前記側壁に隣接するＰボディ領域とを含み、前記第３のＮ型ソース領域および前記Ｐボディ領域は電気的に接続され、前記横型ＤＭＯＳトランジスタはさらに、
前記基板の前記表面に隣接して、前記第３のＮ型ソース領域および前記Ｐボディ領域から横方向に間隔をあけて配置された第３のＮ型ドレイン領域を含み、前記第３のＮ型ドレイン領域は、第１のドーピング濃度のＮ型不純物を有し、前記横型ＤＭＯＳトランジスタはさらに、
前記Ｐボディ領域および前記第３のＮ型ドレイン領域、ならびに前記トレンチの前記側壁に当接するＮ型ドリフト領域を含み、前記Ｎ型ドリフト領域は、第２のドーピング濃度のＮ型不純物を含み、前記Ｎ型ドリフト領域は、前記ボディ領域の下に深い部分と、前記フィールド酸化物の下に浅い部分とを含み、前記第１のドーピング濃度は前記第２のドーピング濃度よりも高く、前記ファミリーはさらに、ＮＰＮトランジスタを備え、
前記ＮＰＮトランジスタは、
分離構造を含み、前記分離構造は、前記ＮＰＮトランジスタのコレクタを形成し、前記ＮＰＮトランジスタはさらに、
前記基板の前記表面において、前記分離されたＰ領域内に配置された第３のＰウェルを含み、前記第３のＰウェルおよび前記分離されたＰ領域は、前記ＮＰＮトランジスタのベースを形成し、前記ＮＰＮトランジスタはさらに、
前記基板の前記表面において、前記第３のＰウェル内に配置されたＮ型領域を含み、前記第２のＮ型領域は、前記ＮＰＮトランジスタのエミッタを形成する、請求項３０に記載の半導体デバイスのファミリー。
【請求項３４】
前記Ｎウェルは、注入されたＮ層を含み、前記Ｎ層は、前記Ｎウェルの前記中央部に深い区分と、前記Ｎウェルの前記側方部に浅い区分と、前記Ｎ層の前記深い区分および前記浅い区分を接続する移行区分とを含み、前記Ｎ層の垂直な断面の各々は、ピークドーピン
グ濃度の位置を含み、ピークドーピング濃度の前記位置は、前記Ｎ層の前記深い区分の前記基板において相対的に深く、前記Ｎ層の前記浅い区分の前記基板においてより浅いレベルに位置し、前記Ｎウェルの前記側方部の前記基板の前記表面における前記Ｎウェルの前記ドーピング濃度は、前記Ｎウェルの前記中央部の前記基板の前記表面における前記Ｎウェルの前記ドーピング濃度よりも高く、前記Ｐウェルは、注入されたＰ層を含み、前記Ｐ層は、前記Ｐウェルの前記中央部に深い区分と、前記Ｐウェルの前記側方部に浅い区分と、前記Ｐ層の前記深い区分と前記浅い区分とを接続する移行区分とを含み、前記Ｐ層の垂直の断面の各々は、ピークドーピング濃度の位置を含み、ピークドーピング濃度の前記位置は、前記Ｐ層の前記深い区分の前記基板において相対的に深く、前記Ｐ層の前記浅い区分の前記基板においてより浅いレベルに位置し、前記Ｐウェルの前記側方部の前記基板の前記表面における前記Ｐウェルの前記ドーピング濃度は、前記Ｐウェルの前記中央部の前記基板の前記表面における前記Ｐウェルの前記ドーピング濃度よりも高い、請求項３０に記載の半導体デバイスのファミリー。
【請求項３５】
前記ファミリーはさらに、
前記第１のゲート、前記Ｐ型ソース領域、前記Ｐ型ドレイン領域、および前記Ｎウェルに対する電気コンタクトと、
前記第２のゲート、前記Ｎ型ソース領域、前記Ｎ型ドレイン領域、および前記Ｐウェルに対する電気コンタクトと、
分離構造とを備え、前記分離構造は、
前記Ｎウェルを含み、前記Ｎウェルは、前記基板の前記表面から下方に延び、前記Ｐウェルを横方向に囲み、前記分離構造はさらに、
前記基板に配置され、前記Ｐウェルおよび前記Ｎウェルの少なくとも一部の下に存在するＮ型分離層を含み、前記Ｎ型分離層は、十分な距離だけ、前記Ｐウェルを超えて横方向に延び、前記第２のＮウェルは、前記Ｎ型分離層が前記Ｎウェルにオーバーラップして前記Ｐウェルを前記Ｐ型基板から分離するように、前記基板において十分に深い、請求項３０に記載の半導体デバイスのファミリー。
【請求項３６】
前記Ｐ型ドレイン領域は、前記Ｎウェルの前記チャネル領域からＰ型ドレイン延長部により横方向に分離され、前記Ｐ型ドレイン延長部は、前記基板の前記表面に配置され、前記Ｐ型ドレイン延長部は、前記Ｐ型ドレイン領域のドーピング濃度未満のドーピング濃度を有し、前記Ｎ型ドレイン領域は、前記Ｐウェルの前記チャネル領域からＮ型ドレイン延長部によって横方向に分離され、前記Ｎ型ドレイン延長部は、前記基板の前記表面に配置され、前記Ｎ型ドレイン延長部は、前記Ｎ型ドレイン領域のドーピング濃度未満のドーピング濃度を有し、構成はさらに、前記Ｎウェルおよび前記Ｐウェルの下に存在するＮ型分離層を備え、前記Ｎウェルは、前記Ｐウェルを横方向に囲み、前記Ｎウェルは、前記Ｎ型分離層と垂直方向にオーバーラップして前記Ｐウェルを前記基板から分離する、請求項３０に記載の半導体デバイスのファミリー。
【請求項３７】
前記Ｎウェルの前記側方部の各々は、高ドープされたＮ型保護リングを含み、前記Ｎ型保護リングは、前記Ｎウェルの前記中央部を横方向に囲み、
第１の側壁の酸化物スペーサは、前記第１のゲートの側面に取付けられ、前記Ｐ型ソース領域は、前記Ｎウェルの前記チャネル領域から、前記第１の側壁酸化物スペーサの横方向の厚さよりも大きな距離だけ横方向に分離され、前記Ｐ型ドレイン領域は、前記Ｎウェルのチャネル領域から、前記第１の側壁酸化物スペーサの前記横方向の厚さよりも大きな距離だけ横方向に分離され、
前記Ｐウェルの前記側方部の各々は、高ドープされたＰ型保護リングを含み、前記Ｐ型保護リングは、前記Ｐウェルの前記中央部を横方向に囲み、
第２の酸化物スペーサは、前記第２のゲートの側面に取付けられ、前記Ｎ型ソース領域は、前記Ｐウェルの前記チャネル領域から、前記第２の側壁酸化物スペーサの横方向の厚
さよりも大きな距離だけ横方向に分離され、前記Ｎ型ドレイン領域は、前記Ｐウェルの前記チャネル領域から、前記第２の側壁酸化物スペーサの前記横方向の厚さよりも大きな距離だけ横方向に分離され、
前記ファミリーはさらに、前記Ｎウェルおよび前記Ｐウェルの下に存在するＮ型分離層を含み、前記Ｎウェルは、前記Ｐウェルを横方向に囲み、前記Ｎウェルは、前記Ｎ型分離層に垂直方向にオーバーラップして前記Ｐウェルを前記基板から分離する、請求項３６に記載の半導体デバイスのファミリー。
【請求項３８】
第２のＮＭＯＳおよび第２のＮＭＯＳをさらに備え、
前記第２のＰＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有する第２のＮウェルを含み、前記第２のＮウェルの前記側方部は、前記フィールド酸化物層の下に存在し、前記第２のＮウェルの前記中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のＰＭＯＳはさらに、
前記第２のＮウェルのチャネル領域の上に存在し、前記基板から第３のゲート酸化物層により分離された第３のゲートと、
前記基板の前記表面において前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、
前記第２のＮＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有する第２のＰウェルを含み、前記第２のＰウェルの前記側方部は、前記フィールド酸化物層の下に存在し、前記第２のＰウェルの前記中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＮＭＯＳはさらに、
前記第２のＰウェルのチャネル領域の上に存在し、前記基板から第４のゲート酸化物層により分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、
前記第２のＰ型ドレイン領域は、前記第３のゲートおよび前記第３のゲートの下に存在する前記チャネル領域から第１のオフセット距離だけ分離され、前記第１のＰ型ドレイン領域は、前記第１のゲートおよび前記第１のゲートの下に存在する前記チャネル領域から第２のオフセット距離だけ分離され、前記第１のオフセット距離は、前記第２のオフセット距離よりも大きく、
前記第２のＮ型ドレイン領域は、前記第４のゲートおよび前記第４のゲートの下に存在する前記チャネル領域から第３のオフセット距離だけ分離され、前記第１のＮ型ドレイン領域は、前記第２のゲートおよび前記第２のゲートの下に存在する前記チャネル領域から、第４のオフセット距離だけ分離され、前記第３のオフセット距離は、前記第４のオフセット距離よりも大きい、請求項３０に記載の半導体デバイスのファミリー。
【請求項３９】
前記Ｐ型ドレイン領域は、前記Ｎウェルの前記チャネル領域から、Ｐ型ドレイン延長部により横方向に分離され、前記Ｐ型ドレイン延長部は、前記基板の前記表面に配置され、前記Ｐ型ドレイン延長部は、前記Ｐ型ドレイン領域のドーピング濃度未満のドーピング濃度を有し、前記Ｎ型ドレイン領域は、前記Ｐウェルの前記チャネル領域から、Ｎ型ドレイン延長部により横方向に分離され、前記Ｎ型ドレイン延長部は、前記基板の前記表面に配置され、前記Ｎ型ドレイン延長部は、前記Ｎ型ドレイン領域のドーピング濃度未満のドーピング濃度を有する、請求項３０に記載の半導体デバイスのファミリー。
【請求項４０】
半導体基板に形成されたＮＰＮトランジスタを含む半導体構成であって、前記基板は、Ｐ型不純物でドープされてエピタキシャル層を含まず、前記トランジスタは、
前記基板の表面から下方に延びるＮ型分離構造を含み、前記Ｎ型分離構造は、深いＮ層および環状のＮウェルを含み、前記深いＮ層は、前記環状のＮウェルとオーバーラップして前記基板の分離されたＰ領域を取囲み、前記Ｎ型分離構造はまた、前記トランジスタのコレクタを形成し、前記分離されたＰ領域は、前記トランジスタのベースの少なくとも一部を形成し、前記環状のＮウェルの垂直の断面におけるドーピングプロファイルは非単調であり、前記トランジスタはさらに、
前記基板の前記表面において前記分離されたＰ領域内に配置されたＮ型領域を含み、前記Ｎ型領域は、前記トランジスタのエミッタを形成し、前記トランジスタはさらに、
前記トランジスタの前記ベースへの電気的接触を容易にするための、浅いＰ型ベースコンタクト領域を含み、前記浅いＰ型ベースコンタクト領域は、前記基板のドーピング濃度よりも高いドーピング濃度を有し、前記トランジスタはさらに、
前記ＮＰＮトランジスタの電気バイアシングを容易にするために、前記エミッタ、前記ベース、および前記コレクタへの電気コンタクトを含む、半導体構成。
【請求項４１】
前記基板の前記表面において前記分離されたＰ領域内に配置された、注入されたＰベース領域をさらに備え、前記Ｐベース領域および前記分離されたＰ領域は、前記トランジスタのベースを形成する、請求項４０に記載の半導体構成。
【請求項４２】
前記半導体構成は、分離されたバイポーラトランジスタの相補的なペアを備え、前記構成は、
複数のＮ型分離構造を備え、前記分離構造の各々は、前記基板の表面から下方に延び、深いＮ層および環状のＮウェルを含み、前記深いＮ層は、前記環状のＮウェルにオーバーラップして前記基板の分離された領域を取囲み、前記Ｎ型分離構造の各々は、前記Ｎ型分離構造の外部の前記基板の領域から、前記分離されたバイポーラトランジスタの１つを分離するように働き、前記構成はさらに、
第２のＮ型分離構造に形成されたＰＮＰトランジスタを備え、前記第２のＮ型分離構造は、前記Ｐ型基板の第２の分離されたＰ領域を取囲み、前記第２のＮ型分離構造の外部の前記基板の領域からの、前記ＰＮＰトランジスタの電気的分離を提供し、前記ＰＮＰトランジスタは、
前記基板の前記表面に隣接した、注入されたＰウェルを含み、前記第２の分離されたＰ領域および前記Ｐウェルは、前記ＰＮＰトランジスタのコレクタを形成し、前記ＰＮＰトランジスタはさらに、
前記基板の前記表面に隣接して、前記Ｐウェル内にＮ型ベース領域を含み、前記Ｎ型ベース領域は、前記ＰＮＰトランジスタのベースを形成し、前記ＰＮＰトランジスタはさらに、
前記基板の前記表面に隣接して、前記Ｎ型ベース領域内に配置されたＰ型領域を含み、前記Ｐ型領域は、前記ＰＮＰトランジスタのエミッタを形成する、請求項４０に記載の半導体構成。
【請求項４３】
前記ファミリーは、前記分離構造内で取囲まれたトランジスタデバイスを、前記分離構造の外部の前記基板の一部から電気的に分離するための分離構造を備え、前記分離構造は、
前記基板の表面から下方に延びる第１のＮ型分離領域を含み、前記第１のＮ型分離領域は、第２の環状のＮウェルおよび深いＮ層を含み、前記分離構造は、前記基板の分離されたＰ領域を取囲み、前記ファミリーはさらに、前記基板の前記分離されたＰ領域に配置されたＰＮＰバイポーラトランジスタを備え、
前記ＰＮＰバイポーラトランジスタは、
前記基板の前記表面に隣接する第２のＰウェルを含み、前記第２のＰウェルは、前記
ＰＮＰバイポーラトランジスタのコレクタを形成し、前記ＰＮＰバイポーラトランジスタはさらに、
前記基板の前記表面に隣接して、前記第２のＰウェル内に配置されたＮ型ベース領域を含み、前記Ｎ型ベース領域は、前記ＰＮＰバイポーラトランジスタのベースを形成し、前記ＰＮＰバイポーラトランジスタはさらに、
前記基板の前記表面に隣接して、前記Ｎ型ベース領域内に配置されたＰ型領域を含み、前記Ｐ型領域は、前記ＰＮＰバイポーラトランジスタのエミッタを形成する、請求項４０に記載のトランジスタデバイスのファミリー。
【請求項４４】
ＮＰＮバイポーラトランジスタを備え、前記ＮＰＮバイポーラトランジスタは、
第３のＮウェルを含み、前記第３のＮウェルは、前記分離構造の外部で形成され、前記ＮＰＮバイポーラトランジスタを、前記第３のＮウェルの外部の前記基板の一部から電気的に分離し、前記第３のＮウェルは、前記ＮＰＮバイポーラトランジスタの前記コレクタを形成し、前記ＮＰＮバイポーラトランジスタはさらに、
前記基板の前記表面において、前記第３のＮウェル内に配置された第３のＰウェルを含み、前記第３のＰウェルは、前記ＮＰＮバイポーラトランジスタの前記ベースを形成し、前記ＮＰＮバイポーラトランジスタはさらに、
前記基板の前記表面において、前記第３のＰウェル内に配置された第２のＮ型領域を含み、前記第２のＮ型領域は、前記ＮＰＮバイポーラトランジスタの前記エミッタを形成する、請求項４３に記載のトランジスタデバイスのファミリー。
【請求項４５】
ＮＰＮバイポーラトランジスタと、前記分離構造内で取囲まれたトランジスタデバイスを前記分離構造の外部の前記基板の一部から電気的に分離するための分離構造とを備え、
前記分離構造は、前記基板の表面から下方に延び、第２の環状のＮウェルおよび深いＮ層を含み、前記分離構造は、前記基板の分離されたＰ領域を取囲み、
前記ＮＰＮバイポーラトランジスタは、
前記分離構造を含み、前記分離構造は、前記ＮＰＮバイポーラトランジスタのコレクタを形成し、前記ＮＰＮバイポーラトランジスタはさらに、
前記基板の前記表面に隣接して、前記分離されたＰ領域内に配置されたＰ型ベース領域を含み、前記Ｐ型ベース領域は、前記ＮＰＮバイポーラトランジスタのベースの少なくとも一部を形成し、前記ＮＰＮバイポーラトランジスタはさらに、
前記基板の前記表面に隣接して、前記Ｐ型ベース領域内に配置されたＮ型領域を含み、前記Ｎ型領域は、前記ＮＰＮバイポーラトランジスタのエミッタを形成する、請求項４０に記載のトランジスタデバイスのファミリー。
【請求項４６】
第２のＰＭＯＳおよび第２のＮＭＯＳを備え、
前記第２のＰＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有する第３のＮウェルを含み、前記相対的に浅い側方部はフィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第３のＮウェルは、前記Ｎウェルのドーパントの垂直分布とは異なるドーパントの垂直分布を有し、前記第２のＰＭＯＳはさらに、
前記基板から第３のゲート誘電体層により分離された第３のゲートと、
前記基板の前記表面において、前記第３のＮウェル内で、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のＮウェル内で、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、
前記第２のＮＭＯＳはさらに、
第２のＰウェルを含み、前記第２のＰウェルは、相対的に深い中央部および相対的に浅い側方部を有し、前記相対的に浅い側方部は前記フィールド酸化物層の下に存在し、前
記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルは、前記Ｐウェルのドーパントの垂直分布とは異なるドーパントの垂直分布を有し、前記第２のＮＭＯＳはさらに、
前記基板から第４のゲート誘電体層により分離された第４のゲートと、
前記基板の前記表面において、前記第２のＰウェル内で、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第２のＰウェル内で、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含む、請求項４５に記載のトランジスタデバイスのファミリー。
【請求項４７】
半導体基板に形成されたＰＮＰトランジスタであって、前記基板は、Ｐ型不純物でドープされてエピタキシャル層を含まず、前記トランジスタは、
前記基板の表面から下方に延びるＮ型分離構造を備え、前記Ｎ型分離構造は、深いＮ層および環状のＮウェルを含み、前記深いＮ層は、前記環状のＮウェルにオーバーラップして、前記Ｐ型基板の分離されたＰ領域を取囲み、
前記分離されたＰ領域は、
前記基板の前記表面に隣接した、注入されたＰウェルを含み、前記Ｐウェルは、前記トランジスタのコレクタを形成し、前記Ｐウェルの垂直の断面におけるドーピングプロファイルは非単調であり、前記分離されたＰ領域はさらに、
前記表面に隣接して前記Ｐウェル内に配置されたＮ型ベース領域を含み、前記Ｎ型ベース領域は、前記トランジスタのベースを形成し、前記分離されたＰ領域はさらに、
前記表面に隣接して配置されたＰ型領域を含み、前記Ｐ型領域は、前記トランジスタのエミッタを形成し、前記トランジスタはさらに、
前記ＰＮＰトランジスタの電気バイアシングを容易にするための、前記エミッタ、前記ベース、および前記コレクタへの電気コンタクトと、Ｎ型分離構造を囲む前記基板の一部に対し、前記Ｎ型分離構造のバイアシングを容易にするための、前記Ｎ型分離構造への追加の電気コンタクトとを備える、ＰＮＰトランジスタ。
【請求項４８】
前記基板の前記表面の一部において、前記分離されたＰ領域の上にフィールド酸化物層をさらに備え、少なくとも第１および第２の開口部は前記フィールド酸化物層内に形成され、前記Ｎ型ベース領域は、前記第１の開口部において電気的に接触され、前記Ｐ型領域は、前記Ｎ型ベース領域との接合部を有し、前記接合部は、前記第２の開口部を横切って延び、前記Ｎ型ベース領域は、前記第１の開口部および前記第２の開口部、ならびに前記第１の開口部と前記第２の開口部との間の前記フィールド酸化物層の一区分の下に延びる、請求項４７に記載のＰＮＰトランジスタ。
【請求項４９】
Ｐ型半導体基板に形成される横型ＮチャネルＤＭＯＳトランジスタであって、前記基板はエピタキシャル層を含まず、前記トランジスタは、
前記基板の表面を部分的に覆うフィールド酸化物層を備え、第１の開口部および第２の開口部は前記フィールド酸化物層内に形成され、前記トランジスタはさらに、
前記基板の上に存在するゲートを備え、前記ゲートの第１の部分は、前記フィールド酸化物層の前記第１の開口部において前記基板から、ゲート誘電体層により分離され、前記ゲートの第２の部分は、前記フィールド酸化物層の前記第１の開口部の縁端部の上を段状に上り、前記フィールド酸化物層の少なくとも一部の上に存在し、前記トランジスタはさらに、
前記基板の前記表面において、前記フィールド酸化物層の前記第１の開口部内で、前記ゲートの一方側に形成されたＮ型ソース領域と、
前記ソース領域との接合部を有し、前記ゲート誘電体層の下に存在するチャネル領域を含むＰ型ボディ領域とを備え、前記Ｐ型ボディ領域は、前記Ｎ型ソース領域に電気的に接続され、前記トランジスタはさらに、
前記基板の前記表面において、前記フィールド酸化物層の前記第２の開口部内に配置されたＮ型ドレイン領域を備え、前記Ｎ型ドレイン領域は、第１の平均ドーピング濃度のＮ型ドーパントを有し、前記トランジスタはさらに、
前記ボディ領域と前記Ｎ型ドレイン領域との間の、前記フィールド酸化物層の少なくとも部分的に下に配置されたドリフト領域を備え、前記ドリフト領域は、第２の平均ドーピング濃度のＮ型ドーパントを有し、
前記ドリフト領域のピークドーピング濃度は、前記基板の前記表面の下に位置付けられ、前記ドリフト領域の表面のドーピング濃度は、前記ピーク濃度よりも低く、
前記第１のドーピング平均濃度は、前記第２のドーピング平均濃度よりも高い、横型ＮチャネルＤＭＯＳトランジスタ。
【請求項５０】
Ｐ型半導体基板に形成された横型ＰチャネルＤＭＯＳトランジスタであって、前記基板はエピタキシャル層を含まず、前記トランジスタは、
前記基板にＮ型分離領域を備え、前記分離領域は、深いＮ層および第１の環状のＮウェルを含み、前記第１の環状のＮウェルは、前記基板の表面から前記深いＮ層まで下方に延び、前記分離領域は、前記基板の分離された領域を取囲み、前記分離された領域は、第１のドーピング濃度のＰ型ドーパントを有し、前記トランジスタはさらに、
前記基板の前記表面において、前記第１の環状のＮウェル内に配置されたＰ型ソース領域を備え、第１の金属コンタクトは、前記基板の上に存在し、前記Ｐ型ソース領域および前記第１の環状のＮウェルに電気的に接触し、前記トランジスタはさらに、
前記基板からゲート誘電体層により分離され、前記第１の環状のＮウェルのチャネル領域の上に存在するゲートと、
前記基板の前記表面において、前記分離された領域にＰ型ドレインとを備え、前記Ｐ型ドレイン領域は、第２のドーピング濃度のＰ型ドーパントを有し、
前記第２のドーピング濃度は、前記第１のドーピング濃度よりも高く、前記トランジスタはさらに、
前記基板の上に存在し、前記Ｐ型ドレイン領域に電気的に接触する第２の金属コンタクトを備える、横型ＰチャネルＤＭＯＳトランジスタ。
【請求項５１】
第１の導電型の基板に形成された横型トレンチＤＭＯＳトランジスタであって、前記基板はエピタキシャル層を含まず、前記トランジスタは、
前記基板の表面に形成されたトレンチを備え、導電性ゲート材料は前記トレンチ内に配置され、前記ゲート材料は、前記半導体基板から誘電体層により分離され、前記トランジスタはさらに、
前記トレンチに対して横方向に間隔をあけて配置され、前記基板の一部の上に存在するフィールド酸化物層と、
前記第１の導電型とは反対の第２の導電型を有し、前記トレンチの側壁および前記基板の前記表面に隣接するソース領域と、
前記第１の導電型を有し、前記ソース領域および前記トレンチの前記側壁に隣接するボディ領域を備え、前記ソース領域および前記ボディ領域は、ともに電気的に短絡されており、前記トランジスタはさらに、
前記第２の導電型を有し、前記基板の前記表面に隣接し、前記ソース領域から横方向に間隔をあけて配置されたドレイン領域を備え、前記ドレイン領域は、前記第２の導電型の第１のドーピング濃度を有し、前記トランジスタはさらに、
前記第２の導電型を有し、前記ボディ領域および前記ドレイン領域、ならびに前記トレンチの前記側壁に当接するドリフト領域を備え、前記ドリフト領域は、前記第２の導電型の第２のドーピング濃度を含み、前記ドリフト領域は、前記フィールド酸化物層の下に浅い部分と、前記フィールド酸化物層の下以外に深い部分とを含み、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高い、横型トレンチＤＭＯＳトランジスタ。
【請求項５２】
第１の導電型の半導体基板に形成されたトレンチゲート型ＭＯＳＦＥＴであって、前記基板はエピタキシャル層を含まず、前記トレンチゲート型ＭＯＳＦＥＴは、
少なくとも４つのトレンチを備え、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、前記半導体基板から誘電体層により分離され、第１のトレンチは、第２のトレンチから第１のメサにより分離され、前記第２のトレンチは、第３のトレンチから第２のメサにより分離され、前記第３のトレンチは、第４のトレンチから第３のメサにより分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、前記基板の表面に隣接するソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、前記ソース領域に隣接し、前記第２のメサを横切って延びるボディ領域を含み、前記ボディ領域は、前記ソース領域よりも深い接合深さを有し、前記第２のメサはさらに、
前記ボディ領域に隣接し、前記第２のメサを横切って延びる高電圧ドリフト領域を含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサは、
前記第２の導電型を有し、前記基板の表面に隣接し、前記第１のメサをそれぞれ完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサはさらに、
前記第２の導電型を有し、前記ドレイン領域に隣接し、前記第１のメサをそれぞれ完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を備え、前記層は、少なくとも前記第１のトレンチおよび前記第２のトレンチの底部に当接し、
前記第１のドーピング濃度は前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は前記第４のドーピング濃度よりも高い、トレンチゲート型ＭＯＳＦＥＴ。
【請求項５３】
前記第３のメサは、
前記第２の導電型を有し、前記基板の前記表面に隣接し、前記第３のメサを完全に横切って延びる第２のドレイン領域を含み、前記第２のドレイン領域は、前記第２の導電型の前記第３のドーピング濃度を有し、前記第３のメサはさらに、
前記第２の導電型を有し、前記第２のドレイン領域に隣接し、前記第３のメサを完全に横切って延びる第２のウェルを含み、前記第２のウェルは、前記第２の導電型の前記第４のドーピング濃度を有する、請求項２４に記載のトレンチゲート型ＭＯＳＦＥＴ。
【請求項５４】
前記第３のメサは、
前記第２の導電型を有し、前記基板の前記表面に隣接する第２のソース領域を含み、前記第２のソース領域は、前記第２の導電型の前記第３のドーピング濃度を有し、前記第３のメサはさらに、
前記第１の導電型を有し、前記第２のソース領域に隣接し、前記第３のメサを横切って延びる第２のボディ領域を含み、前記第２のボディ領域は、前記第２のソース領域よりも深い接合深さを有し、前記第３のメサはさらに、
前記第２のボディ領域に隣接し、前記第３のメサを横切って延びる第２の高電圧ドリフト領域を含み、前記高電圧ドリフト領域は、前記第２の導電型の前記第２のドーピング濃度を有する、請求項２４に記載のトレンチゲート型ＭＯＳＦＥＴ。
【請求項５５】
第２の導電型の前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの底部に当接する、請求項５２、５３、および５４のい
ずれか１つに記載のトレンチゲート型ＭＯＳＦＥＴ。
【請求項５６】
第２の導電型の前記層は、前記第１のトレンチおよび前記第２のトレンチの底部に当接し、前記トレンチゲート型ＭＯＳＦＥＴは、第２の導電型の前記層から横方向に間隔をあけて配置された第２の導電型の第２の層を含み、第２の導電型の前記第２の層は、前記第３のトレンチおよび前記第４のトレンチの底部に当接する、請求項５２、５３、および５４のいずれか１つに記載のトレンチゲート型ＭＯＳＦＥＴ。
【請求項５７】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーはトレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成されるトレンチのアレイを含み、前記トレンチは、複数のメサを形成かつ規定し、前記複数のメサは、ソースメサおよびドレインメサを含み、
各トレンチは、導電性ゲート材料を保持し、各トレンチ内の前記ゲート材料は、前記基板から誘電体層により分離され、
各ドレインメサは、前記ドレインメサを囲む前記トレンチによって実質的に横方向に含まれる第２の導電型のドーパントの列を含み、
各ソースメサは、交互にドープされた層の３層サンドイッチ構造を含み、前記交互にドープされた層は、前記第２の導電型のドーパントでドープされた上部層を含み、前記上部層は、前記基板の前記表面に隣接してソース領域として働き、前記交互にドープされた層はさらに、前記第１の導電型のドーパントでドープされた中間層を含み、前記中間層は、ボディ／チャネル領域として働き、前記上部層に開口部が形成され、前記開口部は、前記基板の前記表面から前記中間層に延び、前記ボディ／チャネル領域のバイアシングを容易にするために前記第１の導電型のドーパントで充填され、前記交互にドープされた層はさらに、前記第２の導電型のドーパントでドープされた下部層を含み、前記下部層はドレイン領域として働き、前記３層サンドイッチ構造内の前記ドーパントは、前記ソースメサを囲む前記トレンチによって実質的に横方向に含まれ、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型を有し、前記ソースメサおよび前記ドレインメサの下に延び、前記トレンチよりも深い底部接合深さを有する深いドレイン層を含み、前記深いドレイン層は、前記ドレインメサの各々において、前記第２の導電型のドーパントの前記列にオーバーラップして電気的に短絡され、前記ソースメサの各々の前記下部層に電気的に短絡され、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記ドレインメサの各々において、第２の導電型のドーパントの前記列への電気的コンタクトと、
前記ソースメサの各々において、前記上部層、および前記上部層の前記開口部内の第１の導電型の前記ドーパントへの電気コンタクトと、
前記トレンチ内の前記導電性ゲート材料への電気コンタクトとを含む、半導体デバイスのファミリー。
【請求項５８】
横型トレンチＤＭＯＳトランジスタをさらに備え、前記横型トレンチＤＭＯＳトランジスタは、
前記基板の表面に形成された第１のトレンチを含み、導電性ゲート材料は、前記第１のトレンチ内に配置され、前記ゲート材料は、前記半導体基板から第１の誘電体層により分離され、前記横型トレンチＤＭＯＳトランジスタはさらに、
前記第１の導電型とは反対の第２の導電型を有し、前記第１のトレンチの側壁および前記基板の前記表面に隣接するソース領域と、
前記第１の導電型を有し、前記ソース領域および前記第１のトレンチの前記側壁に隣接するボディ領域とを含み、前記ソース領域および前記ボディ領域は電気的に互いに短絡され、前記横型トレンチＤＭＯＳトランジスタはさらに、
前記第２の導電型を有し、前記基板の前記表面に隣接し、前記ソース領域から横方向に間隔をあけて配置されたドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第１のドーピング濃度を有し、前記横型トレンチＤＭＯＳトランジスタはさらに、
前記第２の導電型を有し、前記ボディ領域および前記ドレイン領域、ならびに前記第１のトレンチの前記側壁に当接するドリフト領域を含み、前記ドリフト領域は、前記第２の導電型の第２のドーピング濃度を含み、
前記第１のドーピング濃度は前記第２のドーピング濃度よりも高く、
前記第１のトレンチおよびトレンチの前記アレイは、単一のシーケンスのプロセスステップで形成される、請求項５７に記載の半導体デバイスのファミリー。
【請求項５９】
ＰＭＯＳをさらに備え、前記ＰＭＯＳは、
相対的に深い中央部および相対的に浅い側方部を有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の開口部の下に存在し、前記ＰＭＯＳはさらに、
前記基板の前記表面の上に存在し、前記基板からゲート誘電体層により分離されるゲートと、
前記基板の前記表面において、前記Ｎウェル内で、前記ゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記Ｎウェル内で、前記ゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記深いドレイン層は、前記Ｎウェルの下の位置まで延び、前記Ｎウェルの外部の前記基板の一部から前記ＰＭＯＳを分離することを補助する、請求項５７に記載の半導体デバイスのファミリー。