【事件の表示】
　特願２００４−１２８７２６「カラム欠陥復旧が可能なＣＡＭ及びカラム欠陥復旧方法」拒絶査定不服審判事件〔平成１６年１１月１８日出願公開、特開２００４−３２７０２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年４月２３日（パリ条約による優先権主張　２００３年４月２５日、大韓民国）の特許出願であって、平成２０年１２月２６日付けの拒絶理由通知に対して平成２１年４月２８日に意見書及び手続補正書が提出され、同年７月７日付けの最後の拒絶理由通知に対して同年１０月９日に意見書が提出されたが、平成２２年３月１８日付けで拒絶査定がなされた。
　それに対して、同年７月２３日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１０月１３日付けで審尋がなされ、平成２３年１月１９日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年７月２３日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年７月２３日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２８を、補正後の特許請求の範囲の請求項１〜２１と補正するとともに、明細書の補正を行うものであり、補正前の請求項１及び２５並びに補正後の請求項１及び１８は各々次のとおりである。
　
（補正前）
　「【請求項１】
　データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭであって、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、
　前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
　前記ＴＣＡＭは、
　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備えることを特徴とするＴＣＡＭ。」
　
　「【請求項２５】
　ＴＣＡＭであって、
　前記ＴＣＡＭは、
　データを保存する複数のＴＣＡＭセルと、
　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
　前記欠陥復旧信号の発生回路に連結され、複数のサーチライン対にデータ信号をドライビングするメインサーチラインドライバと、
　対応するサーチライン対に連結された少なくとも１つのメモリセルに欠陥が存在する場合に、前記メインサーチラインドライバを代替する予備サーチラインドライバと、を備え、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　マッチラインと第２の複数のＭＯＳトランジスタとの間に連結される第１の複数のＭＯＳトランジスタと、
　グラウンドに連結される前記第２の複数のＭＯＳトランジスタと、を備え、
　前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によって制御され、
　前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によって制御されることを特徴とするＴＣＡＭ。」
　
（補正後）
　「【請求項１】
　データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭであって、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、
　前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
　前記ＴＣＡＭは、
　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、
　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
　前記スイッチング回路は、
　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、
　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、
　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」
　
　「【請求項１８】
　ＴＣＡＭであって、
　前記ＴＣＡＭは、
　データを保存する複数のＴＣＡＭセルと、
　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
　前記欠陥復旧信号の発生回路に連結され、複数のサーチライン対にデータ信号をドライビングするメインサーチラインドライバと、
　対応するサーチライン対に連結された少なくとも１つのメモリセルに欠陥が存在する場合に、前記メインサーチラインドライバを代替する予備サーチラインドライバと、を備え、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　マッチラインと第２の複数のＭＯＳトランジスタとの間に連結される第１の複数のＭＯＳトランジスタと、
　グラウンドに連結される前記第２の複数のＭＯＳトランジスタと、を備え、
　前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によって制御され、
　前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によって制御され、
　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
　前記スイッチング回路は、
　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、
　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、
　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項５〜７、１４、１５、２０及び２１を削除すること。及びそれに伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１の「を備えることを特徴とするＴＣＡＭ。」を、「を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１０の「を備えることを特徴とするＴＣＡＭ。」を、「を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」と補正して、補正後の請求項７とすること。
　
（４）補正事項４
　補正前の請求項１８の「を備え、ることを特徴とするＴＣＡＭ。」を、「を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」と補正して、補正後の請求項１３とすること。
　
（５）補正事項５
　補正前の請求項２５の「制御されることを特徴とするＴＣＡＭ。」を、「制御され、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」と補正して、補正後の請求項１８とすること。
　
（６）補正事項６
　補正前の請求項２６の「前記比較回路が、前記メモリセルに保存されたデータと前記サーチライン対を通じて入力されるデータとを比較する段階と、」の前に、「前記ＴＣＡＭ装置は予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結され、」を付加して、補正後の請求項１９とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、補正事項１が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２〜６について
（２−１）まず、従属する請求項を有しない独立請求項である補正前の請求項２５についての補正、すなわち、補正事項５について検討する。
　補正事項５は、補正前の請求項２５に対して、「前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結される」という技術的事項を付加するものであると認められる。
　この補正により付加された事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００７５段落〜００９６段落及び当初図面の図６等に記載されているものと認められるから、補正後の請求項１８についての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（２−２）次に、補正事項５が特許法第１７条の２第４項各号に掲げる事項を目的とするものに該当するものであるか否かについて検討すると、当該補正は、補正前の請求項２５に係る発明である「ＴＣＡＭ」について、「予備ＴＣＡＭセル及びスイッチング回路をさらに備え」るという新たな発明特定事項を付加するものであり、補正前の請求項２５に係る発明である「ＴＣＡＭ」の発明特定事項を限定するものではないことが明らかである。
　したがって、当該補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。
　また、当該補正が、特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項５は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（２−３）また、補正事項２〜４及び６についても、補正事項５と同様の理由で、特許法第１７条の２第３項に規定する要件は満たすものの、同法第１７条の２第４項に規定する要件を満たしていない。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第４項に規定する要件を満たしていない。
　
４．独立特許要件についての検討
（１）はじめに
　上記３．において検討したとおり、本件補正のうちの補正事項２〜６は、特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、これらの補正が同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、同法第１７条の２第４項に規定する要件を満たすものであった場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても予備的に検討する。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜２１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．に補正後の請求項１として記載したとおりものであり、再掲すると次のとおりである。
　「【請求項１】
　データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭであって、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、
　前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
　前記ＴＣＡＭは、
　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、
　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
　前記スイッチング回路は、
　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、
　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、
　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されることを特徴とするＴＣＡＭ。」
　
（３）引用刊行物に記載された発明
（３−１）引用例１：特開２００２−３３４５８５号公報
（３−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−３３４５８５号公報（以下「引用例１」という。）には、図１５及び１６と共に次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係り、例えば、磁気抵抗素子によってデータを記憶するＣＡＭセルを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】データの検索を高速に処理できる機能を有したメモリとして、連想メモリ（ＡｓｓｏｃｉａｔｉｖｅＭｅｍｏｒｙ）が知られている。連想メモリは内容参照メモリ（ＣｏｎｔｅｎｔＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ：ＣＡＭ）とも呼ばれ、データの書き込みや読み出しといった通常のＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が有する記憶機能のほかに、外部から入力されたデータと一致するデータをメモリ内から検索して、そのアドレスを出力する検索機能を有するメモリである。」
　
ｂ．「【０００４】ＣＡＭは、一般のメモリと同様に、マトリクス状に配列されたメモリセルの集合体（ＣＡＭセルアレイ）を有しており、その各メモリセルはＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）型やＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）型のデータ記憶回路に加えて、検索データと記憶データとの一致または不一致を判定する論理回路（例えば排他的ＯＲ回路）などを含んでいる。またＣＡＭには、メモリセルに論理値’１’または論理値’０’の２値データが記憶される２値ＣＡＭ（ＢｉｎａｒｙＣＡＭ）と、論理値’１’、論理値’０’または論理値’ｘ’（ｄｏｎ’ｔｃａｒｅ）の３値データが記憶される３値ＣＡＭ（ＴｅｒｎａｒｙＣＡＭ）の２種類がある。３値ＣＡＭにおける論理値’ｘ’は、データの検索時において常に一致が判定される値である。
【０００５】以下、ＤＲＡＭ型およびＳＲＡＭ型の記憶回路を有する従来の３値ＣＡＭについて、図１５および図１６を参照しながら説明する。」
　
ｃ．「【００１５】次に、ＳＲＡＭ型の記憶回路を有する従来の３値ＣＡＭについて、図１６の回路図を参照しながら説明する。図１６に示す３値ＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ７〜ｎ型ＭＯＳトランジスタＱｎ１８およびｐ型ＭＯＳトランジスタＱｐ１〜ｐ型ＭＯＳトランジスタＱｐ４を有する。
【００１６】ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ７は、ノードＮ３を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ４に接続されている。ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８は、ノードＮ４を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ３に接続されている。ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ７と、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８とは、ともにＣＭＯＳインバータを構成しており、このＣＭＯＳインバータの入力と出力とがリング状に接続されて、第１の記憶回路が構成されている。
【００１７】ｎ型ＭＯＳトランジスタＱｎ９は、ビット線ＢＬとノードＮ３との間にソース−ドレイン端子が接続されており、ゲートがワード線ＷＬａに接続されている。ｎ型ＭＯＳトランジスタＱｎ１０は、ビット線／ＢＬとノードＮ４との間にソース−ドレイン端子が接続されており、ゲートがワード線ＷＬａに接続されている。
【００１８】ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１１は、ノードＮ５を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ６に接続されている。ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２は、ノードＮ６を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ５に接続されている。ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１１と、ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２とは、ともにＣＭＯＳインバータを構成しており、このＣＭＯＳインバータの入力と出力とがリング状に接続されて、第２の記憶回路が構成されている。
【００１９】ｎ型ＭＯＳトランジスタＱｎ１３は、ビット線ＢＬとノードＮ５との間にソース−ドレイン端子が接続されており、ゲートがワード線ＷＬｂに接続されている。ｎ型ＭＯＳトランジスタＱｎ１４は、ビット線／ＢＬとノードＮ６との間にソース−ドレイン端子が接続されており、ゲートがワード線ＷＬｂに接続されている。
【００２０】ｎ型ＭＯＳトランジスタＱｎ１５およびｎ型ＭＯＳトランジスタＱｎ１７は、ノードＮ７を接続中点として、不一致検出線ＭＬと基準電位との間にソース−ドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＱｎ１５のゲートはノードＮ４に接続され、ｎ型ＭＯＳトランジスタＱｎ１７のゲートは検索データ線ＳＬに接続されている。ｎ型ＭＯＳトランジスタＱｎ１６およびｎ型ＭＯＳトランジスタＱｎ１８は、ノードＮ８を接続中点として、不一致検出線ＭＬと基準電位との間にソース−ドレイン端子が接続されている。ｎ型ＭＯＳトランジスタＱｎ１６のゲートはノードＮ５に接続され、ｎ型ＭＯＳトランジスタＱｎ１８のゲートは検索データ線／ＳＬに接続されている。」
　
ｄ．「【００２１】上述した構成を有する図７の３値ＣＡＭセルの一致検索動作について説明する。なお、以降の説明においては、３値ＣＡＭセルの記憶データが値‘１’の場合にノードＮ３およびノードＮ５がハイレベル、ノードＮ４およびノードＮ６がローレベルとなり、値‘０’の場合には各々その逆のレベルとなり、値‘ｘ’の場合にはノードＮ４およびノードＮ５がローレベル、ノードＮ３およびノードＮ６がハイレベルとなるものとする。また、検索データが値‘１’の場合には検索データ線ＳＬがハイレベル、検索データ線／ＳＬがローレベルとなり、値‘０’の場合には各々その逆のレベルになるものとする。さらに、不一致検出線ＭＬの一端には定電流が供給されているものとする。
【００２２】ＣＡＭセルの記憶データと検索データとの一致検索が行われる場合、ワード線ＷＬａおよびワード線ＷＬｂはローレベルに設定され、上述した第１の記憶回路および第２の記憶回路は記憶データが保持される状態に設定される。
【００２３】記憶データが論理値’０’で検索データが論理値’１’の場合、ノードＮ４がハイレベルとなってｎ型ＭＯＳトランジスタＱｎ１５はオン状態のとなり、ノードＮ５がローレベルとなってｎ型ＭＯＳトランジスタＱｎ１６はオフ状態となる。また、検索データ線ＳＬがハイレベルなのでｎ型ＭＯＳトランジスタＱｎ１７はオン状態となり、検索データ線／ＳＬがローレベルなのでｎ型ＭＯＳトランジスタＱｎ１８はオフ状態となる。したがって、ｎ型ＭＯＳトランジスタＱｎ１５およびｎ型ＭＯＳトランジスタＱｎ１７がともにオン状態となり、不一致検出線ＭＬはローレベルとなる。検索データが論理値’０’で記憶データが論理値’１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１６およびｎ型ＭＯＳトランジスタＱｎ１８がともにオン状態となり、不一致検出線ＭＬは同様にローレベルとなる。
【００２４】検索データおよび記憶データがともに論理値’１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１５およびｎ型ＭＯＳトランジスタＱｎ１８がオフ状態となるため、不一致検出線ＭＬはハイレベルに保持される。検索データおよび記憶データがともに論理値’０’の場合には、ｎ型ＭＯＳトランジスタＱｎ１７およびｎ型ＭＯＳトランジスタＱｎ１６がともにオフ状態となるため、不一致検出線ＭＬは同様にハイレベルに保持される。
【００２５】また、３値ＣＡＭセルの記憶データが論理値’ｘ’の場合には、ノードＮ４およびノードＮ５がともにローレベルとなって、ｎ型ＭＯＳトランジスタＱｎ１５およびｎ型ＭＯＳトランジスタＱｎ１６がともにオフ状態となる。したがって、検索データの値にかかわらず、不一致検出線ＭＬはハイレベルに保持される。
　【００２６】このように、記憶データと検索データとが不一致の場合に不一致検出線ＭＬはローレベルとなり、一致している場合にはハイレベルに保持される。また、共通の不一致検出線ＭＬと、これに並列接続された複数のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ１５〜ｎ型ＭＯＳトランジスタＱｎ１８とによって一種のＮＯＲ回路が形成されており、この複数のＣＡＭセルに１つでも記憶データと検索データとが不一致になるＣＡＭセルがあると、共通の不一致検出線ＭＬはローレベルになる。したがって、各ワード線ＷＬに対応するアドレスごとに不一致検出線ＭＬのレベルを判定することにより、検索データと一致する記憶データのアドレスを検索することができる。さらに、３値ＣＡＭセルに論理値’ｘ’が記憶されている場合には、検索データの値にかかわらず、不一致検出線ＭＬはハイレベルに保持され、検索データと記憶データとが一致しているものとして判定される。以上が、図１６に示す３値ＣＡＭセルの一致検索動作の説明である。」
　
（３−１−２）ここにおいて、図１６に記載されているＳＲＡＭ型の記憶回路を有する３値ＣＡＭセルが多数集まって、全体として連想メモリを構成していることは明らかである。
　また、００１６段落の「ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ７は、ノードＮ３を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ４に接続されている。ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８は、ノードＮ４を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ３に接続されている。ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ７と、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８とは、ともにＣＭＯＳインバータを構成しており、このＣＭＯＳインバータの入力と出力とがリング状に接続されて、第１の記憶回路が構成されている。」という記載から、図１６に記載された３値ＣＡＭセルにおいては、ｐ型ＭＯＳトランジスタＱｐ１及びｎ型ＭＯＳトランジスタＱｎ７から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ２及びｎ型ＭＯＳトランジスタＱｎ８から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続されて第１の記憶回路が構成されていることが明らかである。
　
（３−１−３）同様にして、００１８段落の「ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１１は、ノードＮ５を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ６に接続されている。ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２は、ノードＮ６を接続中点として、電源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直列に接続されている。また、ゲートがともにノードＮ５に接続されている。ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１１と、ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２とは、ともにＣＭＯＳインバータを構成しており、このＣＭＯＳインバータの入力と出力とがリング状に接続されて、第２の記憶回路が構成されている。」という記載から、図１６に記載された３値ＣＡＭセルにおいては、ｐ型ＭＯＳトランジスタＱｐ３及びｎ型ＭＯＳトランジスタＱｎ１１から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ４及びｎ型ＭＯＳトランジスタＱｎ１２から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続されて第１の記憶回路が構成されていることが明らかである。
　また、図１６に記載された３値ＣＡＭセルにおいては、ｎ型ＭＯＳトランジスタＱｎ１５〜Ｑｎ１８によって比較回路が構成されていて、当該比較回路は、前記第１の記憶回路及び前記第２の記憶回路に記憶された記憶データと当該比較回路に連結された検索データ線ＳＬ及び／ＳＬを介して入力される検索データとを比較していることも明らかである。
　
（３−１−４）よって、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「ＳＲＡＭ型の記憶回路を有する多数の３値ＣＡＭセルを備える連想メモリであって、
　前記３値ＣＡＭセルは、ｐ型ＭＯＳトランジスタＱｐ１及びｎ型ＭＯＳトランジスタＱｎ７から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ２及びｎ型ＭＯＳトランジスタＱｎ８から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第１の記憶回路と、ｐ型ＭＯＳトランジスタＱｐ３及びｎ型ＭＯＳトランジスタＱｎ１１から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ４及びｎ型ＭＯＳトランジスタＱｎ１２から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第２の記憶回路と、ｎ型ＭＯＳトランジスタＱｎ１５、Ｑｎ１６、Ｑｎ１７及びＱｎ１８から構成される比較回路とを備え、
　前記比較回路は、前記第１の記憶回路及び前記第２の記憶回路に記憶された記憶データと前記比較回路に連結された検索データ線ＳＬ及び／ＳＬを介して入力される検索データとを比較し、
　比前記比較回路を構成する前記ｎ型ＭＯＳトランジスタＱｎ１５及びＱｎ１６は、ドレインが不一致検出線ＭＬにそれぞれ接続され、ゲートが前記第１の記憶回路の出力及び前記第２の記憶回路の出力にそれぞれ接続され、ソースが前記ｎ型ＭＯＳトランジスタＱｎ１７及びＱｎ１８のドレインにそれぞれ連結され、前記ｎ型ＭＯＳトランジスタＱｎ１７及びＱｎ１８は、ゲートが前記検索データ線ＳＬ及び／ＳＬにそれぞれ接続され、ソースがグランド線ＧＮＤにそれぞれ接続されていることを特徴とするＳＲＡＭ型の記憶回路を有する多数の３値ＣＡＭセルを備える連想メモリ。」
　
（３−２）引用例２：特開平５−２９８８９１号公報
（３−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−２９８８９１号公報（以下「引用例２」という。）には、図１６及び１７と共に次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】この発明は、一般に連想メモリ装置に関し、特に、ダイナミック型連想メモリセルを用いた連想メモリ装置に関する。」
　
ｂ．「【００１８】さらには、ＣＡＭの高集積化が進むにつれて予想される製造における歩留りの向上も考慮に入れる必要がある。すなわち、従来からダイナミック型ＲＡＭにおける冗長回路は知られているが、ダイナミック型ＣＡＭにおける冗長用途のための現実的な回路構成は知られていなかった。したがって、近い将来におけるＣＡＭの高集積化に伴う歩留りの低下を防ぐため、現実的でかつ有効な冗長回路が望まれていた。
【００１９】この発明は、上記のような課題を解決するためになされたもので、ダイナミック型連想メモリ装置を実現するための簡単化された回路構成を提供することを目的とする。」
　
ｃ．「【００６０】以下の記載では、図８および図１３に示したビット線制御回路を用いたダイナミック型ＣＡＭにおける冗長回路構成について説明する。
【００６１】図１６は、この発明のさらにもう１つ実施例を示すダイナミック型ＣＡＭの回路ブロック図である。図１６を参照して、ダイナミック型ＣＡＭ１００′は、合計１６個のＣＡＭブロック２０１ないし２１６を備えたＣＡＭアレイ回路２００を含む。各ＣＡＭブロック２１０ないし２１６は、３６個の通常ビット線回路ＮＢＣと、１個の冗長ビット線回路ＲＢＣとを含む。各通常ビット線回路ＮＢＣは、対応する１つのデータ線対ＤＴ０、／ＤＴ０ないしＤＴ３５、／ＤＴ３５に接続される。冗長ビット線回路ＲＢＣは、スペアデータ線対ＤＴＳ、／ＤＴＳに接続される。
　【００６２】このダイナミック型ＣＡＭ１００′は、さらに、ＩＯ線対ＩＯ０、／ＩＯ０ないしＩＯ３５、／ＩＯ３５に接続されたスイッチ回路１０と、スイッチ回路１０に接続されたデータドライバ／アンプ回路９と、データ線電位固定回路５００ないし５３５および５Ｓと、冗長能動化回路６０と、クロック信号発生器２０とを含む。スイッチ回路１０は、各々が対応するＩＯ線対ＩＯ０、／ＩＯ０ないしＩＯ３５、／ＩＯ３５に接続されたスイッチング回路ＳＷ０ないしＳＷ３５と、欠陥ラインプログラム回路４００ないし４３５とを含む。各スイッチング回路ＳＷ０ないしＳＷ３５は、対応する欠陥ラインプログラム回路４００ないし４３５から与えられるプログラム信号ＮＥＤ０ないしＮＥＤ３５に応答して、通常のラインまたは冗長ラインを選択する。
　【００６３】通常のラインのためのデータ線電位固定回路５００ないし５３５も、欠陥ラインプログラム回路４００ないし４３５から与えられるプログラム信号ＮＥＤ０ないしＮＥＤ３５に応答してそれぞれ動作される。たとえば、データ線ＤＴ０、／ＤＴ０に関連する回路に欠陥が存在するとき、欠陥ラインプログラム回路４００におけるプログラミングにより、高レベルのプログラム信号ＮＥＤ０が出力される。データ線電位固定回路５００内に設けられたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、高レベルの信号ＮＥＤ０に応答してオンするので、データ線ＤＴ０および／ＤＴ０がそれぞれ高レベルおよび低レベルにもたらされる。言い換えると、欠陥が存在するラインのデータ線ＤＴ０、／ＤＴ０の電位が固定される。一方、スイッチング回路ＳＷ０は、高レベルの信号ＮＥＤ０に応答して、冗長用データドライバ／アンプ回路９Ｓ側に接続される。」
　
ｄ．【００６４】冗長ラインが使用されないとき、冗長用データ線電位固定回路５Ｓ内の２つのヒューズが、電源電位とデータ線ＤＴＳ、接地電位とデータ線／ＤＴＳとの間にそれぞれ接続されている。したがって、冗長ラインが使用されないとき、データ線ＤＴＳおよび／ＤＴＳは、それぞれ電源電位および接地電位に固定されている。他方、冗長ラインが使用されるとき、冗長用データ線電位固定回路５Ｓ内の２つのヒューズが切断される。これにより、データ線対ＤＴＳ、／ＤＴＳの電位の固定が解除され、データ線対ＤＴＳ、／ＤＴＳは、冗長用データドライバ／アンプ回路９Ｓにより駆動される。
【００６５】冗長能動化回路６０は、欠陥ラインが存在するとき、言い換えると冗長ラインが使用されるとき、高レベルの冗長能動化信号ＳＰＡを発生する。クロック信号発生器２０は、外部から与えられる命令コードをデコードし、以下に説明するＣＡＭアレイ回路内の動作において必要な様々なタイミング制御信号を発生する。
　【００６６】各データドライバ／アンプ回路９００ないし９３５は、データ書込動作において、対応するＩＯ線対ＩＯ０、／ＩＯ０ないしＩＯ３５、／ＩＯ３５から与えられるデータ信号を増幅し、増幅された信号をデータ線対ＤＴ０、／ＤＴ０ないしＤＴ３５、／ＤＴ３５に与える。一方、各データドライバ／アンプ回路９００ないし９３５は、データ読出動作において、対応するデータ線対ＤＴ０、／ＤＴ０ないしＤＴ３５、／ＤＴ３５上のデータ信号を増幅し、増幅された信号を対応するＩＯ線対に転送する。
　【００６７】図１７は、図１６に示した冗長能動化回路６０の回路図である。図１７を参照して、冗長能動化回路６０は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２と、トランジスタ６１と６２との間に接続されたプログラミングのためのヒューズ６３と、ラッチ回路６４と、インバータ６５とを含む。トランジスタ６１および６２のゲートは、図１６に示したクロック信号発生器２０から与えられるリセット信号／ＲＳＴを受けるように接続される。インバータ６５を介して冗長能動化信号ＳＰＡが出力される。」
　
ｅ．「【００７５】次に、動作について説明する。通常ビット線回路ＮＢＣ内に欠陥が存在するとき、冗長ヒューズ１９が切断される。したがって、ＣＡＭのスタンバイ状態において、ビット線充電回路１６が活性化されなくても、書込回路１３などにより放電経路が形成されないので、ＣＡＭセルアレイ側に接続されたビット線対ＢＬａ、／ＢＬａは常に高レベル（電源電位Ｖｃｃ）に維持される。したがって、一致検出動作において、欠陥が存在する通常ビット線回路ＮＢＣの作用によりマッチ線ＭＬが放電されるのが防がれる。言い換えると、欠陥が存在する通常ビット線回路により、ＣＡＭセルアレイにおける検索結果が影響されない。
　【００７６】なお、通常ビット線回路ＮＢＣが接続されているデータ線対ＤＴ、／ＤＴは、図１６に示した対応するいずれかのデータ線電位固定回路５００ないし５３５により、電源電位および接地電位にそれぞれ固定されているので、センスアンプ１４の繰返される活性化により電力消費が増加されるのが防がれる。
　【００７７】一方、冗長ビット線回路ＲＢＣにおいて、冗長回路が使用されないとき、低レベルの冗長能動化信号ＳＰＡが与えられる。したがって、トランスファゲート回路１７Ｓがオフするので、ＣＡＭセルアレイに接続されている冗長ビット線ＢＬＳ、／ＢＬＳは、冗長ビット線充電回路１６Ｓの作用により常に電源電位に保たれる。したがって、冗長ビット線ＢＬＳ、／ＢＬＳに接続されたＣＡＭセルにより、検索結果が影響されるのが防がれる。
　【００７８】通常ビット線回路ＮＢＣにおける場合と同様に、冗長回路が使用されないとき、冗長データ線ＤＴＳ、／ＤＴＳは、冗長データ線電位固定回路５Ｓの作用によりそれぞれ電源電位および接地電位に固定される。したがって、冗長用センスアンプ１４Ｓの繰返される活性化により電力消費が増加されるのが防がれる。
　【００７９】冗長回路が使用されるとき、高レベルの冗長能動化信号ＳＰＡが与えられるので、トランスファゲート回路１７Ｓがオンする。したがって、冗長ビット線回路ＲＢＣは、欠陥が存在する通常ビット線回路に代わって、通常の動作を行なうことができる。言い換えると、欠陥が存在する通常のビット線回路が、冗長ビット線回路ＲＢＣにより等価的に置換される。」
　
（３−２−２）以上の記載を総合すると、引用例２には次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「高集積化に伴う歩留りの低下を防ぐため、ダイナミック型連想メモリ装置に対して設けられた冗長回路であって、
　通常ビット線回路ＮＢＣの各々に対応して接続された通常のデータ線対ＤＴ０、／ＤＴ０ないしＤＴ３５、／ＤＴ３５を備えてなるダイナミック型連想メモリ装置において、欠陥ラインが存在して、冗長ラインが使用されるとき、高レベルの冗長能動化信号ＳＰＡを発生する冗長能動化回路６０と、冗長ビット線回路ＲＢＣに接続されたスペアデータ線対ＤＴＳ、／ＤＴＳ及びスイッチング回路ＳＷ０ないしＳＷ３５からなるスイッチ回路１０を更に備え、
　たとえば、上記通常のデータ線ＤＴ０、／ＤＴ０に関連する回路に欠陥が存在するとき、上記冗長能動化回路６０から出力される冗長能動化信号ＳＰＡを受けて、欠陥ラインプログラム回路４００におけるプログラミングにより、高レベルのプログラム信号ＮＥＤ０を出力して、前記スイッチング回路ＳＷ０を作動させて、前記通常のデータ線対ＤＴ０、／ＤＴ０に代えて、前記スペアデータ線対ＤＴＳ、／ＤＴＳを選択することを特徴とするダイナミック型連想メモリ装置。」
　
（４）補正発明と引用発明１との対比
（４−１）引用発明１の「３値ＣＡＭセル」は、補正発明の「ＴＣＡＭセル」に相当する。
　したがって、引用発明１の「ＳＲＡＭ型の記憶回路を有する多数の３値ＣＡＭセルを備える連想メモリ」は、補正発明の「データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭ」に相当する。
　
（４−２）引用発明１の「ｐ型ＭＯＳトランジスタＱｐ１及びｎ型ＭＯＳトランジスタＱｎ７から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ２及びｎ型ＭＯＳトランジスタＱｎ８から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第１の記憶回路」及び「ｐ型ＭＯＳトランジスタＱｐ３及びｎ型ＭＯＳトランジスタＱｎ１１から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ４及びｎ型ＭＯＳトランジスタＱｎ１２から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第２の記憶回路」が、それぞれデータを記憶するメモリセルであることは自明であるから、引用発明１の「前記３値ＣＡＭセルは、ｐ型ＭＯＳトランジスタＱｐ１及びｎ型ＭＯＳトランジスタＱｎ７から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ２及びｎ型ＭＯＳトランジスタＱｎ８から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第１の記憶回路と、ｐ型ＭＯＳトランジスタＱｐ３及びｎ型ＭＯＳトランジスタＱｎ１１から構成されるＣＭＯＳインバータ、並びにｐ型ＭＯＳトランジスタＱｐ４及びｎ型ＭＯＳトランジスタＱｎ１２から構成されるＣＭＯＳインバータの入力と出力とがリング状に接続された第２の記憶回路と、ｎ型ＭＯＳトランジスタＱｎ１５、Ｑｎ１６、Ｑｎ１７及びＱｎ１８から構成される比較回路とを備え」という構成は、補正発明の「前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え」という構成に相当する。
　
（４−３）引用発明１の「検索データ線ＳＬ及び／ＳＬ」は、補正発明の「サーチライン対」に相当する。
　したがって、引用発明１の「前記比較回路は、前記第１の記憶回路及び前記第２の記憶回路に記憶された記憶データと前記比較回路に連結された検索データ線ＳＬ及び／ＳＬを介して入力される検索データとを比較し」という構成は、補正発明の「前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し」という構成に相当する。
　
（４−４）引用発明１の「不一致検出線ＭＬ」は、補正発明の「マッチライン」に相当する。
　したがって、引用発明１の「ｎ型ＭＯＳトランジスタ」「Ｑｎ１５」、「Ｑｎ１６」、「Ｑｎ１７」及び「Ｑｎ１８」は、各々補正発明の「第１」「ＮＭＯＳトランジスタ」、「第２ＮＭＯＳトランジスタ」、「第３」「ＮＭＯＳトランジスタ」及び「第４ＮＭＯＳトランジスタ」に相当し、引用発明１の「比前記比較回路を構成する前記ｎ型ＭＯＳトランジスタＱｎ１５及びＱｎ１６は、ドレインが不一致検出線ＭＬにそれぞれ接続され、ゲートが前記第１の記憶回路の出力及び前記第２の記憶回路の出力にそれぞれ接続され、ソースが前記ｎ型ＭＯＳトランジスタＱｎ１７及びＱｎ１８のドレインにそれぞれ連結され、前記ｎ型ＭＯＳトランジスタＱｎ１７及びＱｎ１８は、ゲートが前記検索データ線ＳＬ及び／ＳＬにそれぞれ接続され、ソースがグランド線ＧＮＤにそれぞれ接続されている」という構成は、補正発明の「第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され」という構成に相当する。
　
（４−５）以上を総合すると、補正発明と引用発明１とは、
　「データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭであって、
　前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
　前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
　前記比較回路は、
　第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、
　前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結されたＴＣＡＭ。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　補正発明は、「前記ＴＣＡＭは、　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、　前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更し、　前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結される」という構成を備えているのに対して、引用発明１はそのような構成を備えていない点。
　
（５）相違点についての当審の判断
（５−１）相違点の整理
　上記相違点を分析すると、次のように整理できるから、その各々について検討する。
（５−１−１）相違点ａ
　補正発明は、「前記ＴＣＡＭは、　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更」するという構成を備えているのに対して、引用発明１はそのような構成を備えていない点。
　
（５−１−２）相違点ｂ
　補正発明は、「前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結される」という構成を備えているのに対して、引用発明１は、「スイッチング回路」自体を備えておらず、当然「前記スイッチング回路には・・・前記連結トランジスタの第２端に連結される」という構成も備えていない点。
　
（５−２）相違点ａについて
（５−２−１）引用発明２は、「高集積化に伴う歩留りの低下を防ぐ」という技術課題を解決するために、「ダイナミック型連想メモリ装置」において上記（３）（３−２−２）に記載した構成の冗長回路を設けたものであるが、引用発明１と引用発明２とは、共に連想メモリ装置という共通の技術分野に属するとともに、高集積化に伴う歩留りの低下を防ぐということは、連想メモリ装置に限らず半導体集積回路装置の分野に携わる技術者における不断の課題ともいえるものであるから、引用例１及び２に接した当業者であれば、高集積化に伴う歩留りの低下を防ぐために、引用発明１に対して引用発明２を適用し、冗長回路を付加することは、容易になし得たことである。
　
（５−２−２）そして、引用発明２の「欠陥ラインが存在して、冗長ラインが使用されるとき、高レベルの冗長能動化信号ＳＰＡを発生する冗長能動化回路６０」が、補正発明の「どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路」に相当することは明らかである。
　また、具体的な回路構成は別として、引用発明２の「スイッチ回路１０」と補正発明の「スイッチング回路」とは、「ビットライン」「の経路を前記予備ＴＣＡＭセルの予備カラムに変更」する「スイッチング回路」である点で一致する。
　さらに、引用発明２には、「サーチライン対」の取扱いについては明記されていないが、引用発明２において、「データ線ＤＴ０、／ＤＴ０に関連する回路に欠陥が存在するとき」に、「データ線」（ビットライン）のみならず「サーチライン対」も予備のものに切り換える必要があることは当業者にとって明らかな事項であり、かつ、使用されなくなったラインを電気的に浮かせておかずにグランド電位とすることは当業者が常とう的に行っていることである。
　
（５−２−３）したがって、引用発明１において、補正発明のように、「前記ＴＣＡＭは、　どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、　前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、　前記ＴＣＡＭは予備ＴＣＡＭセル及びスイッチング回路をさらに備え、前記スイッチング回路は、　欠陥があると判定された欠陥セルを備えるＴＣＡＭセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備ＴＣＡＭセルの予備カラムに変更」するという構成を備えたものとすることは、当業者が容易になし得たことである。
　したがって、相違点ａは、当業者が適宜なし得た範囲に含まれる程度のことである。
　
（５−３）相違点ｂについて
（５−３−１）一般に、メモリ装置において、冗長メモリセルを選択するためのスイッチング回路を、連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第１端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−９０６８７号公報
　
　上記周知例１には、図５〜７と共に次の記載がある。
　「【０００１】
　【発明の属する技術分野】この発明は、ＳＲＡＭやＤＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置に係り、詳しくは、列方向にも冗長メモリセルが配置された半導体記憶装置に関する。」
　「【０００４】そこで、最近では、列方向にも冗長メモリセルを配置した半導体記憶装置が開発されており、その技術は、例えば、特開平７−１２２０９６号公報に開示されている。図６は、上記公報に開示された従来の半導体記憶装置の要部の電気的構成例を示す概念図である。この半導体記憶装置は、図６に示すように、列方向にｎ個のメモリセル列（複数個のメモリセルからなる）１１〜１ｎを有しており、このうち、メモリセル列１ｎが冗長メモリセル列であり、各メモリセル列１１〜１ｎは対応するビットラインを介して入出力ノード２１〜２ｎに接続されている。また、隣接する入出力ノード２の間には、（ｎ−１）個のスイッチ３１〜３ｎ−１が設けられており、各スイッチ３はそれぞれ、端子Ｔａが図中左側の入出力ノード２に接続され、端子Ｔｂが図中右側の入出力ノード２に接続され、端子Ｔｃが対応する入出力ライン４１〜４ｎ−１に接続されている。なお、図示していないが、各メモリセル列１１〜１ｎは行方向に複数のワード線で接続されており、ワード線の１つが活性化されることにより所望のメモリセルが選択されて、読み書きされる。また、メモリセル列１１〜１ｎと入出力ノード２１〜２ｎとの間には、センスアンプや列選択回路、リード／ライトバッファなどメモリセルを読み書きする動作に必要な回路が含まれている。図７は、スイッチ３の電気的構成例を示す回路図である。スイッチ３は、トランスファＮＭＯＳトランジスタ（以下、トランジスタを省略する）１１及び１２と、トランスファＰＭＯＳトランジスタ（以下、トランジスタを省略する）１３及び１４と、インバータ１５とから構成されている。スイッチ３において、端子ＴｄにＨレベルの制御電圧が供給されると、トランスファＮＭＯＳ１１がオンし、トランスファＰＭＯＳ１４がオフすると共に、インバータ１５の出力電圧がＬレベルとなるので、トランスファＮＭＯＳ１２がオフし、トランスファＰＭＯＳ１３がオンする。これにより、端子Ｔｃが端子Ｔａと接続される。一方、端子ＴｄにＬレベルの制御電圧が供給されると、トランスファＮＭＯＳ１１がオフし、トランスファＰＭＯＳ１４がオンすると共に、インバータ１５の出力電圧がＨレベルとなるので、トランスファＮＭＯＳ１２がオンし、トランスファＰＭＯＳ１３がオフする。これにより、端子Ｔｃが端子Ｔｂと接続される。以上により、スイッチ３は、選択されたいずれか一方の入出力ノード２と対応する入出力ライン４とを接続する。
【０００５】図６において、メモリセル列１４を構成するいずれかのメモリセルが不良メモリセルである（このメモリセル列を不良メモリセル列と呼ぶ）と仮定すると、ヒューズ５４が切断され、メモリセル列１４の左側にある全てのスイッチ３１〜３３の端子Ｔｃが端子Ｔａに接続されてそれらの左側にある入出力ノード２１〜２３に接続されるように切り替えられていると共に、メモリセル列１４の右側にある全てのスイッチ３４〜３ｎ−１の端子Ｔｃが端子Ｔｂに接続されてそれらの右側にある入出力ノード２４〜２ｎ−１に接続されるように切り替えられている。このスイッチ３の切替方向を設定するため、図５においては、ｎ個のヒューズ５１〜５ｎが直列に接続され、その一端に電源電圧Ｖｃｃが印加され、他端が抵抗６を介してグランドＧＮＤに接地されていると共に、隣接するヒューズ５同士の接続点が各スイッチ３の端子Ｔｄに接続されており、隣接するヒューズ５同士の接続点の電圧が制御電圧として対応するスイッチ３に供給されている。そして、半導体記憶装置の製品としての良否が検査される際に、不良メモリセル列１（図５の例ではメモリセル列１４）の位置に応じてヒューズ５のいずれか（図５の例ではヒューズ５４）がレーザ装置などで物理的に切断されることにより、切断されたヒューズ５より電源電圧Ｖｃｃ側の接続点の電圧がＨレベルに、グランドＧＮＤ側の接続点の電圧がＬレベルに設定されて、スイッチ３の切替方向が固定的に設定されている。」
　
　ここにおいて、図７の端子Ｔａには、メモリセル列１１〜１ｎのビットラインが連結され、図７の端子Ｔｃは、当該ビットラインに対して読み出し及び書き込みを行うための回路に接続されていることは明らかである。
　したがって、上記周知例１には、冗長メモリセルを選択するためのスイッチング回路（図６の「３」）を、連結トランジスタ（図７の「１１」）、スイッチングトランジスタ（同「１２」）、インバータ（同「１５」）が含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第１端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることが記載されているものと認められる。
　
ｂ．周知例２：特開平１１−２５０６８７号公報
　
　上記周知例２には、図７と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は、冗長メモリセルを有する半導体記憶装置に関し、特に列冗長メモリセルを選択する列冗長選択回路を有する半導体記憶装置に関する。」
　「【００３７】図７はＲ／Ｎ切替回路１５０と入出力部１６０の具体的な構成の一部を示す回路図であり、ビット線ＢＬ２〜ＢＬ４の出力を、入出力部１６０の入出力信号線Ｉ／Ｏ２〜Ｉ／Ｏ３に切り替えて出力する部分を示している。同図において、入出力部１６０は、データ入出力回路５１、５２で構成され、Ｒ／Ｎ切替回路１５０の出力を増幅して、入出力信号線Ｉ／Ｏ２〜Ｉ／Ｏ３へ出力する。Ｒ／Ｎ切替回路１５０は次の要素で構成される。４１、４２はノーマルセル列ＮＳにつながったビット線ＢＬ２、ＢＬ３のデータを増幅するデータアンプ、４３は冗長セル列ＲＳ、即ちビット線ＢＬ４からのデータを増幅するデータアンプ、６１、６２はナンドゲート、Ｐ３１〜Ｐ３４はＰ型トランジスタ、Ｎ３１〜Ｎ３４はＮ型トランジスタ、ＩＮ１１、ＩＮ１２はインバータである。なお、各メモリセルの出力は、センスアンプ（図示せず）で一旦増幅され、ビット線ＢＬを通して、データアンプ４１〜４３に入力される。
【００３８】Ｎ型トランジスタとＰ型トランジスタとはソースとドレインが共通に接続され、これらのゲート間にはインバータＩＮが接続され、互いに相補関係をなす信号が印加される。これらＮ型トランジスタとＰ型トランジスタとインバータＩＮとで、いわゆるトランスファゲートを構成している。トランジスタＮ３１、Ｐ３１を第１のトランスファゲートＴＧ１、Ｎ３２、Ｐ３２を第２のトランスファゲートＴＧ２、Ｎ３３、Ｐ３３を第３のトランスファゲートＴＧ３、Ｎ３４、Ｐ３４を第４のトランスファゲートＴＧ４とする。
【００３９】第１と第２のトランスファゲートＴＧ１、ＴＧ３はナンドゲート６１、６２の出力が“０”のときソース−ドレイン間がオフし、“１”のときオンする。逆に、第１と第２のトランスファゲートＴＧ２、ＴＧ４はナンドゲート６１、６２の出力が“１”のときソース−ドレイン間がオフし、“０”のときオンする。１つのデータ入出力回路には２つのトランスファゲートＴＧが接続され、いずれか一方のトランスファゲートＴＧがオンする構成になっている。このため、２つのデータアンプ、言い換えれば、２つのビット線のいずれかの出力を選択して、１つの入出力線Ｉ／Ｏに出力することができる。
【００４０】次に、このＲ／Ｎ切替回路１５０の動作を説明する。まず、冗長セル列ＲＳを使用せず、冗長選択信号ＹＰＲが“０”の場合を説明する。この場合、ビット線切替信号ＤＳＷはいかなる状態であってもよい。各ナンドゲート６１、６２に入力される冗長選択信号ＹＰＲが“０”であるので、その出力は“１”となる。したがって、トランスファゲートＴＧ１、ＴＧ３はオンして、トランスファゲートＴＧ２、ＴＧ４はオフする。その結果、ビット線ＢＬ２、ＢＬ３のデータは、それぞれデータアンプ４１、４２、トランスファゲートＴＧ１、ＴＧ３、データ出力回路５１、５２を通して入出力Ｉ／Ｏ２、Ｉ／Ｏ３にそれぞれ出力される。
【００４１】次に、ビット線ＢＬ３につながるノーマルセル列ＮＳに不良セルが存在し、これを冗長セル列ＲＳに置き替える場合を説明する。この場合、冗長選択信号ＹＰＲは“１”、ビット線切替信号ＤＳＷ２は“０”、ＤＳＷ３は“１”である。ナンドゲート６１に入力されるビット線切替信号ＤＳＷ２は“０”なので、その出力は“１”となる。したがって、トランスファゲートＴＧ１がオンして、ＴＧ２がオフする。このため、ビット線ＢＬ２のデータが入出力Ｉ／Ｏ２に出力される。また、ナンドゲート６２に入力されるビット線切替信号ＤＳＷ２は“１”で、かつ冗長選択信号ＹＰＲも“１”なので、その出力は“０”となる。したがって、トランスファゲートＴＧ４がオンして、ＴＧ３がオフする。このため、ビット線ＢＬ４のデータが入出力Ｉ／Ｏ３に出力される。このように、ビット線ＢＬ３に不良セルが存在すると、データアンプ４２から出力されるデータを使用せず、データアンプ４３の出力、即ち、冗長セル列ＲＳのデータ出力を入出力Ｉ／Ｏ３に出力するように切り替えることができる。
【００４２】次に、ビット線ＢＬ２につながるノーマルセル列ＮＳに不良セルが存在し、これを冗長セル列ＲＳに置き替える場合を説明する。この場合、冗長選択信号ＹＰＲは“１”、ビット線切替信号ＤＳＷ２は“１”、ＤＳＷ３は“１”である。ナンドゲート６１、６２に入力されるビット線切替信号ＤＳＷ２、ＤＳＷ３はともに“１”なので、その出力は“０”となる。したがって、トランスファゲートＴＧ２、ＴＧ４がオンして、ＴＧ１、ＴＧ３がオフする。このため、ビット線ＢＬ３、ＢＬ４のデータが入出力Ｉ／Ｏ２、Ｉ／Ｏ３に出力される。このように、ビット線ＢＬ２に不良セルが存在すると、データアンプ４１から出力されるデータを使用せず、データアンプ４２の出力データを入出力Ｉ／Ｏ２に出力するように切り替えることができる。」
　
　したがって、上記周知例２には、冗長メモリセルを選択するためのスイッチング回路（図７の「１５０」）を、連結トランジスタ（同「Ｎ３１」）、スイッチングトランジスタ（同「Ｎ３２」）、インバータ（同「ＩＮ１１」）が含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第１端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることが記載されているものと認められる。
　
（５−３−２）したがって、周知例１及び２に記載されたような周知技術を勘案すれば、引用発明１に対して引用発明２を適用して冗長回路を付加するに際して、「前記スイッチング回路」を、補正発明のように、「前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、　前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、　前記連結トランジスタの第１端には、前記ＴＣＡＭセルのカラムのビットラインまたはサーチラインが連結され、　前記連結トランジスタの第２端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、　前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、　前記スイッチングトランジスタの第１端には、次の連結トランジスタの第１端または前記予備ＴＣＡＭセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第２端は前記連結トランジスタの第２端に連結される」という構成とすることは、当業者が適宜なし得たことである。
　したがって、相違点ｂは当業者が適宜なし得た範囲に含まれる程度のことである。
　
（５−４）相違点についての判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明１との相違点は、周知技術を勘案しつつ、引用発明２を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たしている場合であっても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明について
　平成２２年７月２３日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜２８に係る発明は、平成２１年４月２８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に補正前の請求項１として記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−３３４５８５号公報（引用例１）には、上記第２．４．（３）（３−１）に記載したとおりの事項、及び発明（引用発明１）が記載されているものと認められ、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−２９８８９１号公報（引用例２）には、上記第２．４．（３）（３−２）に記載したとおりの事項、及び発明（引用発明２）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。