(57)【要約】【課題】半導体装置の歩留まりを向上できる半導体基板を提供する。【解決手段】実施形態に係る半導体基板は、第１部分と、前記第１部分の周りに設けられた第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を有する。第１部分、第２部分、および第３部分は第１面を有する。第２部分の第１面に対して垂直な第１方向における厚みは、第１部分の第１方向における厚みより厚い。第３部分の第１方向における厚みは、第１部分の前記第１方向における厚みより薄い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１部分と、前記第１部分の周りに設けられた第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を有し、前記第１部分、前記第２部分、および前記第３部分は第１面を有し、前記第２部分の前記第１面に対して垂直な第１方向における厚みは、前記第１部分の前記第１方向における厚みより厚く、前記第３部分の前記第１方向における厚みは、前記第１部分の前記第１方向における厚みより薄い半導体基板。
【請求項２】
前記第３部分は、前記第１部分の周りに環状に設けられた請求項１記載の半導体基板。
【請求項３】
前記第３部分は、複数設けられ、
前記複数の第３部分は、前記第１部分の周りに環状に並べられた請求項１記載の半導体基板。
【請求項４】
前記第１部分の前記第１方向における前記厚みと、前記第２部分の前記第１方向における前記厚みと、の差は、前記第１部分の前記第１方向における前記厚みと、前記第３部分の前記第１方向における前記厚みと、の差よりも小さい請求項１〜３のいずれか１つに記載の半導体基板。
【請求項５】
前記第１部分は、
前記第１面と反対側の第２面側に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、前記第１半導体領域の第１導電形のキャリア濃度よりも高い第１導電形のキャリア濃度を有する、第１導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第２導電形の第３半導体領域と、
を有する請求項１〜４のいずれか１つに記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体基板に関する。
【背景技術】
【０００２】
半導体基板の裏面を研削する際に、半導体基板の機械的強度の低下を抑制するために、裏面の外周を研削せずに内側部分のみを研削する方法がある。しかし、この方法を用いて裏面を研削した後に、当該裏面に感光剤を塗布してスピンコーティングを行うと、裏面の外周とその内側部分との段差により、感光剤が外周付近に溜まってしまう。このため、外周部では露光により形成されるパターンの寸法精度や形状精度が低下し、当該半導体基板を用いて製造される半導体装置の歩留まりが低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−５９８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体装置の歩留まりを向上できる半導体基板を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体基板は、第１部分と、前記第１部分の周りに設けられた第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を有する。
第１部分、第２部分、および第３部分は第１面を有する。
第２部分の第１面に対して垂直な第１方向における厚みは、第１部分の第１方向における厚みより厚い。
第３部分の第１方向における厚みは、第１部分の前記第１方向における厚みより薄い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体基板の模式図である。
【図２】図１（ａ）のＡ−Ａ´断面図である。
【図３】第１実施形態に係る半導体基板の一部を表す部分拡大平面図である。
【図４】図３のＢ−Ｂ´断面図である。
【図５】第１実施形態に係る半導体基板の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体基板の製造工程を表す工程断面図である。
【図７】第１実施形態に係る半導体基板の製造工程を表す工程断面図である。
【図８】第１実施形態の変形例に係る半導体基板を表す断面図である。
【図９】第２実施形態に係る半導体基板の模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体基板１００の第１面Ｓ１に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、第１面Ｓ１に対して垂直な方向をＺ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図４を参照して、第１実施形態に係る半導体基板の一例について説明する。
図１（ａ）は、第１実施形態に係る半導体基板１００を表す平面図であり、図１（ｂ）は、第１実施形態に係る半導体基板１００を表す底面図である。
図２は、図１（ａ）のＡ−Ａ´断面図である。
図３は、第１実施形態に係る半導体基板１００の一部を表す部分拡大平面図である。
図４は、図３のＢ−Ｂ´断面図である。
なお、図１および図２では、エミッタ電極３１、コレクタ電極３２、およびゲート電極パッド３３以外の要素は省略されている。
【０００９】
図１に表すように、半導体基板１００は、第１部分Ｐ１、第２部分Ｐ２、および第３部分Ｐ３を有する。第１部分Ｐ１は、半導体基板１００のＸ方向およびＹ方向における中心を含む。第２部分Ｐ２は、第１部分Ｐ１の周りに設けられている。第３部分Ｐ３は、第１部分Ｐ１と第２部分Ｐ２との間に位置し、第１部分Ｐ１の周りに環状に設けられている。
【００１０】
図２に表すように、第２部分Ｐ２の第１方向における厚みＴ２は、第１部分Ｐ１の第１方向における厚みＴ１よりも厚い。また、第３部分Ｐ３の第１方向における厚みＴ３は、厚みＴ１よりも薄い。換言すると、第２部分Ｐ２は第２面Ｓ２に対して−Ｚ方向側に突出した部分を有し、第１部分Ｐ１と第２部分Ｐ２との間には環状の溝が形成されている。
【００１１】
第１部分Ｐ１、第２部分Ｐ２、および第３部分Ｐ３は、共通の第１面Ｓ１を有する。第２部分Ｐ２は、第１面Ｓ１の外縁を含んでいる。また、第１部分Ｐ１は、第１面Ｓ１と反対側の第２面Ｓ２を有する。
図１および図２に表すように、第１部分Ｐ１において第１面Ｓ１の上には、Ｘ方向およびＹ方向に並べられた、複数のエミッタ電極３１（第１電極）および複数のゲート電極パッド３３が設けられている。第２面Ｓ２の上には、Ｘ方向およびＹ方向に並べられた複数のコレクタ電極３２（第２電極）が設けられている。
【００１２】
より具体的には、図３に表すように、第１部分Ｐ１において第１面Ｓ１の上には、エミッタ電極３１と、ゲート電極パッド３３と、絶縁層５１と、が設けられている。エミッタ電極３１とゲート電極パッド３３とは、絶縁層５１によって互いに分離されて設けられている。
【００１３】
図４に表すように、半導体基板１００は、第１部分Ｐ１に設けられた複数のＩＧＢＴを含む。
半導体基板１００は、ｐ＋形（第２導電形）のコレクタ領域５（第５半導体領域）と、ｎ＋形（第１導電形）の半導体領域１（第１半導体領域）と、ｎ−形半導体領域２（第２半導体領域）と、ｐ形ベース領域３（第３半導体領域）と、ｎ＋形エミッタ領域４（第４半導体領域）と、ｎ＋形半導体領域６と、ゲート電極２１と、ゲート絶縁層２２と、を有する。
【００１４】
ｎ＋形半導体領域１は、第１部分Ｐ１の第２面Ｓ２側に設けられている。ｎ＋形半導体領域１の下には、複数のｐ＋形コレクタ領域５が選択的に設けられている。コレクタ電極３２は、ｐ＋形コレクタ領域５と電気的に接続されている。
【００１５】
ｎ＋形半導体領域１の上には、ｎ−形半導体領域２が設けられている。
ｎ−形半導体領域２の上には、複数のｐ形ベース領域３が選択的に設けられている。それぞれのｐ形ベース領域３の上には、ｎ＋形エミッタ領域４が選択的に設けられている。
【００１６】
ゲート電極２１は複数設けられ、第１面Ｓ１から第２面Ｓ２に向かって延在している。また、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形エミッタ領域４のそれぞれと、ゲート電極２１と、の間にはゲート絶縁層２２が設けられている。
エミッタ電極３１は、ｎ＋形エミッタ領域４と電気的に接続されている。エミッタ電極３１とゲート電極２１との間には絶縁層が設けられ、エミッタ電極３１とゲート電極２１は電気的に分離されている。
【００１７】
ｎ＋形半導体領域６は、ｐ形ベース領域３を囲むように、環状に設けられている。ｎ−形半導体領域２およびｎ＋形半導体領域６の表面は絶縁層５１により覆われている。
【００１８】
ここで、第１実施形態に係る半導体基板１００の製造方法の一例について説明する。
図５〜図７は、第１実施形態に係る半導体基板１００の製造工程を表す工程断面図である。なお、図５〜図７においては、半導体基板１００中に設けられるゲート電極２１、ゲート絶縁層２２、および各半導体領域などの構成は省略されている。
【００１９】
まず、ｎ＋形の半導体層の上にｎ−形の半導体層がエピタキシャル成長された半導体基板１００ａを用意する。このｎ＋形半導体層の一部はｎ＋形半導体領域１に対応し、ｎ−形半導体層の一部はｎ−形半導体領域２に対応する。半導体基板１００ａの第１部分Ｐ１に、ゲート絶縁層２２、ゲート電極２１、絶縁層５１、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｎ＋形半導体領域６、エミッタ電極３１、およびゲート電極パッド３３を順次形成する。なお、これらの要素の形成順序は、適宜変更可能である。
続いて、図５（ａ）に表すように、半導体基板の第１面Ｓ１側を保護するテープ６０を配する。
【００２０】
次に、ｎ＋形の半導体層が所定の厚みになるまで、第１部分Ｐ１および第３部分Ｐ３の第２面Ｓ２を研削する。このときの様子を図５（ｂ）に表す。この工程により、第１部分Ｐ１の厚みおよび第３部分Ｐ３の厚みが、第２部分Ｐ２の厚みよりも薄くなる。研削は、例えば、ホイールを用いたバックグラインディングプロセスにより行われる。
【００２１】
次に、図６（ａ）に表すように、第３部分Ｐ３の第２面Ｓ２をさらに研削する。この工程により、第３部分Ｐ３の厚みが、第１部分Ｐ１の厚みよりも薄くなる。この研削は、例えば、ブレードまたはレーザーを用いて行われる。
【００２２】
次に、第２面Ｓ２の上に感光剤６１を配する。続いて、半導体基板１００ａをその面内方向に沿って回転させることで、図６（ｂ）に表すように、感光剤６１が第２面Ｓ２に沿って広がる。
【００２３】
次に、この感光剤６１を露光してパターニングすることで、図７（ａ）に表すように、マスク６２を形成する。続いて、マスク６２を用いて、第２面Ｓ２にｐ形不純物をイオン注入することで、第１部分Ｐ１の第２面Ｓ２側にｐ＋形コレクタ領域５が形成される。
【００２４】
次に、第２面Ｓ２の上にコレクタ電極３２を形成し、テープ６０を剥離することで、図１〜図４に表す半導体基板１００が得られる。この後、図７（ｂ）に表される破線の位置で、半導体基板１００をダイシングすることで、複数の半導体チップが得られる。
【００２５】
ここで、本実施形態による作用および効果について説明する。
本実施形態では、半導体基板１００が、第１部分Ｐ１と第２部分Ｐ２の間において、第１部分Ｐ１の厚みおよび第２部分Ｐ２の厚みよりも薄い第３部分Ｐ３を有する。半導体基板１００が第３部分Ｐ３を有することで、感光剤をスピンコーティングした際に、余剰な感光剤が半導体基板の外に飛ばされるとともに、第２部分Ｐ２により外に飛ばされなかった感光剤の一部は、図６（ｂ）に表すように、第１部分Ｐ１と第２部分Ｐ２との間の凹部に流れ込む。このため、半導体基板１００が第３部分Ｐ３を有していない場合に比べて、第１部分Ｐ１の外周に配される感光剤の膜厚の増加が抑制される。この結果、第１部分Ｐ１の外周に形成されるパターンの寸法精度や形状精度の低下が抑制され、半導体基板１００を用いて製造される半導体装置の歩留まりを向上させることが可能となる。
【００２６】
なお、本実施形態において、半導体基板１００の機械的強度を保つために、第３部分Ｐ３のＺ方向における厚みＴ３は、４０μｍ以上であることが望ましい。
【００２７】
また、半導体基板１００の強度の低下を抑制するために、第３部分Ｐ３の、第１部分Ｐ１から第２部分Ｐ２に向かう第４方向における長さＬ２は、第２部分Ｐ２の第４方向における長さＬ１よりも短いことが望ましい。なお、第４方向は、他の表現によると、半導体基板１００の中心から外縁に向かう方向である。
【００２８】
また、第１部分Ｐ１のＺ方向における厚みＴ１と、第３部分Ｐ３のＺ方向における厚みＴ３と、の差は、第１部分Ｐ１のＺ方向における厚みＴ１と、第２部分Ｐ２のＺ方向における厚みＴ２と、の差よりも小さいことが望ましい。
【００２９】
なお、図１〜図７では、半導体基板１００が複数のＩＧＢＴ(Insulated Gate Bipolar Transistor)を含み、第２面Ｓ２に形成されたマスク６２を用いてＩＧＢＴのｐ＋形コレクタ領域５を形成する場合について説明したが、本実施形態に係る発明はこれに限定されない。例えば、半導体基板１００は複数のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を含んでいてもよく、マスク６２を用いてＭＯＳＦＥＴのｎ＋形ソース領域を形成してもよい。あるいは、半導体基板１００は複数のダイオードを含んでいてもよい。この場合、マスク６２を用いてダイオードのｎ＋形カソード領域を形成することができる。
【００３０】
（変形例）
図８は、第１実施形態の変形例に係る半導体基板を表す断面図である。
図８（ａ）に表す半導体基板１１０のように、第３部分Ｐ３における厚みが、第２部分Ｐ２から第１部分Ｐ１に向かう方向において、減少していてもよい。
図８（ａ）に表す変形例に係る半導体基板１１０によっても、半導体装置の歩留まりを向上させることが可能となる。
【００３１】
あるいは、図８（ｂ）に表す半導体基板１２０のように、第３部分Ｐ３における厚みが、第１部分Ｐ１から第２部分Ｐ２に向かう方向において、減少していてもよい。このような構成を採用することで、第１部分Ｐ１の外周に配される感光剤の膜厚の増加を抑制するとともに、当該外周における感光剤の膜厚が過剰に薄くなることを抑制できる。このため、図８（ｂ）に表す変形例によれば、図８（ａ）に表す変形例に比べて、半導体装置の歩留まりをより一層向上させることが可能となる。
【００３２】
（第２実施形態）
図９を参照して、第２実施形態に係る半導体基板の一例について説明する。
図９（ａ）は、第２実施形態に係る半導体基板２００を表す平面図であり、図９（ｂ）は、第２実施形態に係る半導体基板２００を表す底面図である。
なお、図９では、エミッタ電極３１、コレクタ電極３２、およびゲート電極パッド３３以外の要素は省略されている。
【００３３】
半導体基板２００は、半導体基板１００との比較において、複数の第３部分Ｐ３を有する点で異なる。半導体装置２００のＡ−Ａ´断面図は、例えば、図２に表す半導体基板１００のＡ−Ａ´断面図と同様である。
【００３４】
本実施形態において、第１部分Ｐ１と第２部分Ｐ２との間には、複数の第３部分Ｐ３が設けられている。複数の第３部分Ｐ３は、第１部分Ｐ１の周りに環状に並べられている。換言すると、半導体基板２００の第２面Ｓ２側には、第１部分Ｐ１の周りに環状に並べられた複数の凹部が形成されている。
なお、Ｚ方向から見た場合の凹部の形状は任意であり、例えば円形または多角形である。
【００３５】
本実施形態においても、第１実施形態と同様に、半導体基板２００を用いて製造される半導体装置の歩留まりを向上させることが可能である。
【００３６】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
【００３７】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｐ＋形コレクタ領域５、ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｎ＋形半導体領域６、ゲート電極２１、ゲート絶縁層２２、エミッタ電極３１、コレクタ電極３２、およびゲート電極パッド３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３８】
１００、１１０、１２０、２００…半導体基板  １…ｎ＋形半導体領域  ２…ｎ−形半導体領域  ３…ｐ形ベース領域  ４…ｎ＋形エミッタ領域  ５…ｐ＋形コレクタ領域  ６…ｎ＋形半導体領域  ２１…ゲート電極  ３１…エミッタ電極  ３２…コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017017150.tif 000009
【図８】
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【図９】
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