【事件の表示】
　特願２００４−　６７２７５「不揮発性強誘電体レジスタを利用した入出力バイト制御装置」拒絶査定不服審判事件〔平成１６年１２月　９日出願公開、特開２００４−３４８９３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年３月１０日（パリ条約に基づく優先権主張　２００３年５月２３日、大韓民国）の特許出願であって、平成２１年１２月１１日付けの拒絶理由通知に対して平成２２年６月１５日に意見書及び手続補正書が提出されたが、同年１０月１３日付けで拒絶査定がなされた。
　それに対して、平成２３年２月２１日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年９月６日付けで審尋がなされ、同年１２月１４日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年２月２１日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年２月２１日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１９を補正して、補正後の特許請求の範囲の請求項１〜１８とすると共に、発明の詳細な説明の記載を補正するものであり、補正前後の請求項１は各々次のとおりである。
（補正前）
　「【請求項１】
　複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；
　選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部；
　前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ；
　前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを備えるパッドアレイ部；及び
　不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」
　
　（補正後）
　「【請求項１】
　入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；
　前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部；
　前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ；及び
　前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを含むパッドアレイ部を備え；
　前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され、
　前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、
　前記プログラムレジスタアレイは、
　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、
　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、
　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、
　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、
　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および
　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」
　
２．本件補正による補正事項
　本件補正における補正事項を整理すると、以下のとおりである。
（１）補正事項１
　補正前の請求項１の「複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」を、「入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「選択イネーブル信号」を、「前記入出力バイト制御部から印加される選択イネーブル信号」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１の「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ」を、「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と補正して、補正後の請求項１とすること。
　
（４）補正事項４
　補正前の請求項１の「上位バイトパッドアレイを備えるパッドアレイ部；及び」を、「上位バイトパッドアレイを含むパッドアレイ部を備え；」と補正して、補正後の請求項１とすること。
　
（５）補正事項５
　補正前の請求項１の「不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部」を、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正して、補正後の請求項１とすること。
　
（６）補正事項６
　補正前の請求項１の「不揮発性強誘電体レジスタ」を、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、　前記プログラムレジスタアレイは、　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えること」と補正して、補正後の請求項１とすること。
　
（７）補正事項７
　補正前の請求項３の「前記入出力バイト制御部は、　メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号等をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタ；」を、「前記入出力バイト制御部は、」と補正して、補正後の請求項３とすること。
　
（８）補正事項８
　補正前の請求項１０の「前記データ出力バッファは」を、「前記データ出力バッファ部は、」と補正して、補正後の請求項１０とすること。
　
（９）補正事項９
　補正前の請求項１１の「前記データ入力バッファは」を、「前記データ入力バッファ部は、」と補正して、補正後の請求項１１とすること。
　
（１０）補正事項１０
　補正前の請求項１３の「不揮発性強誘電体キャパシタを備え、前記ライト制御信号及び前記セルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイ；及び　パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項３記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正後の請求項１３とすること。
　
（１１）補正事項１１
　補正前の請求項１５の「請求項１３記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項１４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正後の請求項１５とすること。
　
（１２）補正事項１２
　補正前の請求項１８を削除すること。及びそれに伴って、補正前の請求項１９を補正後の請求項１８と、請求項の番号を補正すること。
　
（１３）補正事項１３
　補正前の発明の詳細な説明の００１２段落の記載を補正して、補正後の発明の詳細な説明の００１２段落の記載とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」を「入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」と補正して、「共通データバス制御部」に技術的限定を加えるものであるから、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００２３〜００２５段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「選択イネーブル信号」を「前記入出力バイト制御部から印加される選択イネーブル信号」と補正して、「選択イネーブル信号」に技術的限定を加えるものであるから、補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、当初明細書等の００２６段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１に係る発明の発明特定事項である「入出力バッファ」を「前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と補正して、「入出力バッファ」に技術的限定を加えるものであるから、補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書等の００２７〜００２８段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正前の請求項１に係る発明の発明特定事項である「上位バイトパッドアレイを備えるパッドアレイ部；及び」を「上位バイトパッドアレイを含むパッドアレイ部を備え；」と補正して、補正後の請求項１の構成を明りょうにするものであるから、補正事項４は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項４は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４により補正された部分は、当初明細書等の００２９段落等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正前の請求項１に係る発明の発明特定事項である「不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部」を、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正して、「入出力バイト制御部」に技術的限定を加えるものであるから、補正事項５は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項５により補正された部分は、当初明細書等の００２６、００４０〜００４６段落等に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６は、補正前の請求項１に係る発明の発明特定事項である「不揮発性強誘電体レジスタ」を、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、　前記プログラムレジスタアレイは、　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えること」として、「不揮発性強誘電体レジスタ」に技術的限定を加えるものであるから、補正事項６は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項６は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項６により補正された部分は、当初明細書等の０１４２〜０１４８段落等に記載されているものと認められるから、補正事項６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（７）補正事項７について
　補正事項７は、上記補正事項５において、補正後の請求項１を「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正したことに伴い、補正前の請求項３に係る発明の発明特定事項である「メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号等をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタ」を削除して、補正後の請求項１を引用する請求項３の構成を明りょうにするものであるから、補正事項７は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項７は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項７は、新たな構成を追加するものではなく、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（８）補正事項８について
　補正事項８は、補正前の請求項１０に係る発明の発明特定事項である「前記データ出力バッファ」を、「前記データ出力バッファ部」として、補正後の請求項１０の構成を明りょうにするものであるから、補正事項８は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項８は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項８により補正された部分は、当初明細書等の００４１、００４５段落等に記載されているものと認められるから、補正事項８は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項８は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（９）補正事項９について
　補正事項９は、補正前の請求項１１に係る発明の発明特定事項である「前記データ入力バッファ」を、「前記データ入力バッファ部」として、補正後の請求項１１の構成を明りょうにするものであるから、補正事項９は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項９は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項９により補正された部分は、当初明細書等の００４１、００４５段落等に記載されているものと認められるから、補正事項９は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項９は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（１０）補正事項１０について
　補正事項１０は、補正前の請求項１３の「請求項３記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項１記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正前に請求項３を引用していた請求項１３を、補正後の請求項１を引用する請求項１３に補正するものである。
　そして、補正後の請求項１には、補正前の請求項３に記載されていた「入出力バイト制御部」の構成である「前記レジスタ制御信号と全てのバイト領域を活性化するためのバイトパッド信号に従い、単一バイトの活性化時にイネーブルされるバイトイネーブル信号の状態を制御するバイト活性化制御部；　前記バイトイネーブル信号の状態に従い、前記上位バイトパッドアレイから印加されるパッド信号をパッド切替え信号又は最下位アドレスとして出力するパッド切替えスイッチング部；　前記バイトイネーブル信号の活性化時、前記最下位アドレスに従い下位バイト最下位アドレス及び上位バイト最下位アドレスを出力する最下位アドレスデコーダ；　下位バイトパッド信号に従い、下位バイト領域を活性化するための下位バイトイネーブル信号を出力する下位バイト制御信号発生部；　上位バイトパッド信号に従い、上位バイト領域を活性化するための上位バイトイネーブル信号を出力する上位バイト制御信号発生部；　データ出力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ出力を制御するための下位バイト出力イネーブル信号と上位バイト出力イネーブル信号を出力するデータ出力バッファ部；　データ入力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ入力を制御するための下位バイト入力イネーブル信号と上位バイト入力イネーブル信号を出力するデータ入力バッファ部；　及び　前記バイトイネーブル信号の活性化時、前記上位バイト最下位アドレスの状態に従い、前記選択イネーブル信号を出力するバイト切替え選択信号発生部を備えること」が記載されていないから、補正事項１０は、補正前の請求項１３が備えていた、請求項３の上記構成を削除するものである。
　したがって、補正事項１０は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず、さらに、特許法第１７条の２第４項第１号、第３号、及び第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（１１）補正事項１１について
　補正事項１１は、補正前の請求項１５の「請求項１３記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項１４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正前に請求項１３を引用していた請求項１５を、補正後の請求項１４を引用する請求項１５に補正するものである。
　そして、補正後の請求項１４は、補正後の請求項１３を引用するものであるが、上記（１０）にて検討したとおり、補正後の請求項１３は、補正事項１０により、補正前の請求項１３が備えていた請求項３の構成が削除されているから、補正後の請求項１３を引用する請求項１４，及び、補正後の請求項１４を引用する請求項１５も同様に、補正前に備えていた請求項３の構成が削除されたものである。
　したがって、補正事項１１は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず、さらに、特許法第１７条の２第４項第１号、第３号、及び第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（１２）補正事項１２について
　補正事項１２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（１３）補正事項１３について
　補正事項１３により補正された部分は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（１４）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　上記（１０）にて検討したとおり、補正事項１０を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしていないから，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、本件補正が、特許法第１７条の２第３項に規定する要件を満たし、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かについて、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において予備的に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜１８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；
　前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部；
　前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ；及び
　前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを含むパッドアレイ部を備え；
　前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され、
　前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、
　前記プログラムレジスタアレイは、
　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、
　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、
　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、
　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、
　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および
　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開平１１−６６８７９号公報
　ア　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−６６８７９号公報（「以下「引用例１」という。）には、図１〜２及び６〜１０とともに、次の記載がある。（下線は当審において付加した。以下、同様。）
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し
【０００２】
【従来の技術】図６および図７は従来例における半導体記憶装置の構成を示す回路図である。
図８は、改良された従来例における半導体記憶装置の構成を示す回路図である。
図１０は、図８におけるマルチプレクサ（ＭＵＸ）の構成の一例を示す回路図である
【０００３】
半導体記憶装置には、同一容量でありながら異なる入出力データ幅を備える複数の品種を持つものがある。たとえば、１６ＭビットＤＲＡＭにおいては、４Ｍ×４ビット、２Ｍ×８ビット、１Ｍ×１６ビット等が存在する。
　
ｂ．「【０００４】
図６に示した×４ビット構成のＤＲＡＭにおいて、ＡＲＲＡＹ０およびＡＲＲＡＹ１は、それぞれ４本で構成される局所的なＩＯ線群（ＩＯ００〜ＩＯ３０およびＩＯ０１〜ＩＯ３１）を共有するメモリセルアレイである。各列デコーダＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１のそれぞれには、４台のセンスアンプが接続されている。これら４台のセンスアンプは、ＩＯ線ＩＯ００〜ＩＯ３０、ＩＯ０１〜ＩＯ３１のうちのそれぞれ異なるＩＯ線に接続されている
【０００５】
データの読み出し時または書き込み時には、ＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１のうちの１本が選択される。ＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１のうちのどれを選択して活性化するかは、外部から入力されるアドレス信号に依存するが、どれが活性化された場合であっても、活性化されたＹＤＥＣを含むメモリセルアレイに接続されているデータアンプ群ＤＡ００〜ＤＡ３０およびＤＡ０１〜ＤＡ３１のうちの一方が活性化され、他方は活性化されない。これによって、ＡＲＲＡＹ０またはＡＲＲＡＹ１内の選択されたメモリセルを含む方から、計４ビットのデータが広域的な内部入出力線ＲＷＢ１〜ＲＷＢ４を介して、入出力端子ＤＱ１〜ＤＱ４とメモリセルアレイＡＲＲＡＹ０およびＡＲＲＡＹ１の間で入出力されることになる
　
ｃ．「【０００６】
図７に示した×８ビット構成のＤＲＡＭにおいて、ＡＲＲＡＹ０およびＡＲＲＡＹ１は、図６に示した×４ビット構成のＤＲＡＭと同様に、それぞれ４本で構成される局所的なＩＯ線群（ＩＯ００〜ＩＯ３０およびＩＯ０１〜ＩＯ３１）を共有するメモリセルアレイである。各列デコーダＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１のそれぞれには、４台のセンスアンプが接続されている。これら４台のセンスアンプは、ＩＯ線ＩＯ００〜ＩＯ３０、ＩＯ０１〜ＩＯ３１のうちのそれぞれ異なるＩＯ線に接続されている
【０００７】
データの読み出し時または書き込み時には、ＹＤＥＣ００〜ＹＤＥＣｎ０のうちの１本およびＹＤＥＣ０１〜ＹＤＥＣｎ１のうちの１本の、共に同一の列アドレスを持つ計２本が選択される。データアンプＤＡ００〜ＤＡ３０、ＤＡ０１〜ＤＡ３１は、双方が同時に活性化される。これによって、計４ビットのデータがＡＲＲＡＹ０とＤＱ１〜ＤＱ４との間で入出力され、計４ビットのデータがＡＲＲＡＹ１とＤＱ５〜ＤＱ８との間で入出力される。結果として、チップ全体として、計８ビットのデータが広域的な内部入出力線ＲＷＢ１〜ＲＷＢ８を介して、ＤＱ１〜ＤＱ８とメモリセルアレイＡＲＲＡＹ０およびＡＲＲＡＹ１との間で入出力されることになる
　
ｄ．「【０００９】半
導体記憶装置においては、設計作業の効率化および需要に応じた品種の効率的な生産を図るために、複数の品種を同一のダイで実現し、品種の切り替えは、ボンディングワイヤまたは上層の金属配線によって行うことが一般的である。図８に示した半導体記憶装置は、この機能を備える回路の一例である
　
ｅ．「【００１７】
図１０に示したマルチプレクサ（以下、ＭＵＸと記述する）において、Ｙｎ信号は×４ビット構成時にＡＲＲＡＹ０とＡＲＲＡＹ１とを区別する信号であり、ここでは外部から入力される列アドレスの最上位ビットを示す信号である。ただし、最上位ビットであることは、本発明の本質に関係しない。ＭＤＸ４信号は×４ビット構成品であることを示す信号であり、×４ビット構成品であるときにはハイレベルとなり、×８ビット構成品であるときにはロウレベルとなる。ＭＤＸ４信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。
【００１８】
ＭＵＸは、×８ビット構成品である場合すなわちＭＤＸ４信号がロウレベルである場合には、内部入出力線ＲＷＢ１〜ＲＷＢ８と入出力端子ＤＱ１〜ＤＱ８とを１対１に接続する。この結果、図７に示した従来の×８ビット構成品と同一の動作が行われる
【００１９】
一方、×４ビット構成品である場合すなわちＭＤＸ４信号がハイレベルである場合には、Ｙｎ信号がロウレベルであるときすなわちＡＲＲＡＹ０が活性化されているときには、内部入出力線ＲＷＢ１〜ＲＷＢ４と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続する。また、Ｙｎ信号がハイレベルであるときすなわちＡＲＲＡＹ１が活性化されているときには、内部入出力線ＲＷＢ５〜ＲＷＢ８と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続する。この結果、図６に示した従来の×４ビット構成品と同一の動作が行われる
【００２０】
このようにして、ＭＤＸ４信号の論理レベルを変更するだけで、ビット構成の変更を行うことができるので、基本的に同一設計のチップでありながら、複数のビット構成の品種を作ることができる
　
ｆ．「【００３４】
【発明の実施の形態】
［１］第１の実施の形態
図１は、本発明の第１の実施の形態における半導体記憶装置の構成を示す回路図である。図２は、図１における冗長判定回路（ＹＲＥＤ回路）の構成の一例を示す回路図である。図３は、図１におけるＡＲＲＡＹ０のデータアンプ選択回路（ＤＡＥ０回路）の構成の一例を示す回路図である。
　
ｇ．「【００３６】図３に示したＤＡＥ０の回路動作を説明する。×４ビット構成時（ＭＤＸ４信号がハイレベルである場合）において、ＡＲＲＡＹ０に含まれる冗長セルが置換される場合には、ＹＲＳＥＬ０信号がハイレベルとなりＤＡＥ０信号が活性化される。ＡＲＲＡＹ１に含まれる冗長セルが置換される場合には、ＡＲＲＡＹ０に含まれる冗長セルが置換されることはないので、ＹＲＳＥＬ０信号がロウレベルとなり、ＹＲＳＥＬ１信号がハイレベルとなり、ＤＡＥ０信号がロウレベルとなり、ＤＡＥ０信号が活性化されない。
置換が全く行われない場合には、ＹＲＳＥＬ０、ＹＲＳＥＬ１の双方がロウレベルとなり、ＹｎＮ信号に従ってＤＡＥ０信号の活性化が制御される。また、×８ビット構成時には、ＭＤＸ４信号がロウレベルとなり、無条件にＤＡＥ０信号が活性化され、図７に示した従来の×８ビット構成品と同一の動作となる
　
ｈ．「【符号の説明】
ＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１　列デコーダ
ＹＲＥＤ０、ＹＲＥＤ１　　　冗長判定回路
ＲＹＤＥＣ０、ＲＹＤＥＣ１　　　冗長列デコーダ
ＤＡ００〜ＤＡ３０、ＤＡ０１〜ＤＡ３１　　　データアンプ
ＤＡＥ０、ＤＡＥ１　　　データアンプ選択回路
ＹＲＳＥＬ０、ＹＲＳＥＬ１　　　冗長列デコーダ活性化信号
ＭＤＸ４　　　ビット構成識別信号
ＲＷＢ１〜ＲＷＢ８　　　内部入出力信号
ＤＱ１〜ＤＱ８　　　データ入出力端子
ＡＲＲＡＹ０、ＡＲＲＡＹ１　　　メモリセルアレイ
Ｙ０Ｎ〜ＹｎＮ、Ｙ０Ｔ〜ＹｎＴ　　　列アドレス信号」
　
　イ　ここにおいて、摘記事項ｈ．の「ＭＤＸ４　　ビット構成識別信号」の記載から、摘記事項００１７段落等に記載されている「ＭＤＸ４信号」は「ビット構成識別信号」であることは明らかであり、また、摘記事項００１７段落の「ＭＤＸ４信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。」の記載から引用例１の図８に示される「半導体記憶装置」には、図示はされていないが「ビット構成識別信号ＭＤＸ４」を生成するための回路が存在していることは明らかである。
　そして、図８の「半導体記憶装置」は、「ビット構成識別信号ＭＤＸ４」を含めて、データ入出力端子ＤＱ１〜ＤＱ８におけるデータの入出力を制御する各種制御信号が用いられることは、自明のことである。
　よって、引用例１の「半導体記憶装置」は、「ビット構成識別信号ＭＤＸ４」を生成するための回路を含み、入出力を制御する制御信号を生成する回路部を備えているといえるから、実質的に、入出力制御部を有しているといえる。
　
　ウ　また、引用例１の図８において、メモリセルアレイＡＲＲＡＹ０、ＡＲＲＡＹ１は、各列デコーダＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１によって各々選択される複数の領域を有しているから、複数のセルアレイ領域を形成しているといえる。
　
　エ　摘記事項ｆ．の記載から、図８に示される「ＤＡＥ０」、「ＤＡＥ１」は、「データアンプ選択回路」を指すことは明らかであり、０００３段落の「半導体記憶装置には、同一容量でありながら異なる入出力データ幅を備える複数の品種を持つものがある。たとえば、１６ＭビットＤＲＡＭにおいては、４Ｍ×４ビット、２Ｍ×８ビット、１Ｍ×１６ビット等が存在する。図６および図７は、同一のメモリセルアレイ構造において、それぞれ×４ビットおよび×８ビットの入出力データ幅を備えるＤＲＡＭの場合を示している。」の記載や０００５段落の「データの読み出し時または書き込み時には、ＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１のうちの１本が選択される。（途中省略）これによって、ＡＲＲＡＹ０またはＡＲＲＡＹ１内の選択されたメモリセルを含む方から、計４ビットのデータが広域的な内部入出力線ＲＷＢ１〜ＲＷＢ４を介して、入出力端子ＤＱ１〜ＤＱ４とメモリセルアレイＡＲＲＡＹ０およびＡＲＲＡＹ１の間で入出力されることになる。」の記載からみて、引用例１の「半導体記憶装置」は、「データの読み出し」と「データの書き込み」を行うことのできるメモリであることは明らかであるから、引用例１の「データアンプ選択回路（ＤＡＥ０，ＤＡＥ１）」は、「ビット構成識別信号ＭＤＸ４」と「Ｙｎ信号」とを受けて、「列デコーダＹＤＥＣ００〜ＹＤＥＣｎ０、ＹＤＥＣ０１〜ＹＤＥＣｎ１」が活性化されることによって選択される複数のセルアレイ領域と連結された「ＩＯ線群（ＩＯ００〜ＩＯ３１）」に入出力されるデータを制御していることは明らかである。
　
　オ　摘記事項００１９段落の「一方、×４ビット構成品である場合すなわちＭＤＸ４信号がハイレベルである場合には、Ｙｎ信号がロウレベルであるときすなわちＡＲＲＡＹ０が活性化されているときには、内部入出力線ＲＷＢ１〜ＲＷＢ４と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続する。また、Ｙｎ信号がハイレベルであるときすなわちＡＲＲＡＹ１が活性化されているときには、内部入出力線ＲＷＢ５〜ＲＷＢ８と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続する。この結果、図６に示した従来の×４ビット構成品と同一の動作が行われる。」の記載から、引用例１の図１０に記載されている「マルチプレクサ（ＭＵＸ）」は、前記入出力制御部から印加される「ビット構成識別信号ＭＤＸ４」が「ハイレベル」で且つ「Ｙｎ信号」が「ロウレベル」であると、「内部入出力線ＲＷＢ１〜ＲＷＢ４」と「入出力端子ＤＱ１〜ＤＱ４」とを１対１に接続し、入出力制御部から印加される「ビット構成識別信号ＭＤＸ４」が「ハイレベル」で且つ「Ｙｎ信号」が「ハイレベル」であると、「内部入出力線ＲＷＢ５〜ＲＷＢ８」と「入出力端子ＤＱ１〜ＤＱ４」とを１対１に接続するように構成されていることは明らかである。
　
　カ　引用例１の図８において、「マルチプレクサ（ＭＵＸ）」と「入出力端子ＤＱ１〜ＤＱ８」との間には、一方向のデータアンプ又はバッファが図示されているが、上記エで述べた通り、引用例１の「半導体記憶装置」は、「データの読み出し」と「データの書き込み」を行うことのできるメモリであるから、図８の「マルチプレクサ（ＭＵＸ）」と「入出力端子ＤＱ１〜ＤＱ４」との間には、入出力制御部からの入力あるいは出力を指示する制御信号をうけて入力動作あるいは出力動作を行う入出力バッファが備えられ、また同様に、「入出力端子ＤＱ５〜ＤＱ８」についても、入出力制御部からの入力あるいは出力を指示する制御信号をうけて入力動作あるいは出力動作を行う入出力バッファが備えられていることは明らかである。
　
　キ　００１７段落の「ＭＤＸ４信号は×４ビット構成品であることを示す信号であり、×４ビット構成品であるときにはハイレベルとなり、×８ビット構成品であるときにはロウレベルとなる。ＭＤＸ４信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。」の記載から、引用例１の図８において、入出力データのビット数の大きさを制御するための「ビット構成識別信号ＭＤＸ４」の「論理レベル」は、メモリが×４ビット構成品であるか、×８ビット構成品であるかとの特徴、すなわち、「メモリ素子の特性」に従い、パッドへのボンディング等によって設定され、この設定された入出力データの情報に従い、「マルチプレクサ（ＭＵＸ）」作動を制御していることは明らかである。
　
　ク　したがって、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「入出力制御部から出力されるビット構成識別信号ＭＤＸ４とＹｎ信号に従い複数のセルアレイ領域と連結されたＩＯ線群（ＩＯ００〜ＩＯ３１）に入出力されるデータを制御するデータアンプ選択回路（ＤＡＥ０，ＤＡＥ１）；
　前記入出力制御部から印加される前記ビット構成識別信号ＭＤＸ４がハイレベルで且つ前記Ｙｎ信号がロウレベルであると、内部入出力線ＲＷＢ１〜ＲＷＢ４と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続し、前記入出力制御部から印加される前記ビット構成識別信号ＭＤＸ４がハイレベルで且つ前記Ｙｎ信号がハイレベルであると、内部入出力線ＲＷＢ５〜ＲＷＢ８と前記入出力端子ＤＱ１〜ＤＱ４とを１対１に接続するマルチプレクサ（ＭＵＸ）；
　前記入出力端子ＤＱ１〜ＤＱ４と連結された入出力バッファ、前記入出力端子ＤＱ５〜ＤＱ８と連結された入出力バッファとを備え、前記入出力制御部から印加される入力あるいは出力を指示する制御信号に従って入力動作あるいは出力動作を行う入出力バッファ；及び
　前記入出力端子ＤＱ１〜ＤＱ８を備え；
　前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号ＭＤＸ４の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ（ＭＵＸ）作動を制御することを特徴とする半導体記憶装置。」
　
（２−２）引用例２：特開平８−１９５０７９号公報
　ア　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１９５０７９公報（「以下「引用例２」という。）には、図１、３、６及び７とともに、次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
この発明は、複数種類の出力モード（例えばページモード、スタティックコラムモード、ニブルモード）や複数種類の語構成モード（例えば出力が１（×１モード）、出力が４（×４モード）、出力が８（×８モード）、出力が１６（×１６モード））、出力が１のもの（以下、×１モードと称す）と出力が４のもの（以下、×４モードと称す）に対応でき、例えば出荷時等に複数種類の出力モードから１種類の出力モード、複数種類の語構成モードから１種類の語構成モードに選択、特定される半導体記憶装置に関するものである
【０００２】
【従来の技術】
従来、半導体記憶装置において、出荷時に複数種類のモードから１種類のモードに選択、特定する方法として、ボンディングパッドを利用したボンディングオプションが一般的に用いられている。図１４はこのボンディングオプションが用いられた半導体記憶装置を簡単に示すものであり、２種類のモードから１種類のモードを選択、特定する例を示している
　
ｂ．「【０００８】
【発明が解決しようとする課題】
しかるに、上記のように構成された従来のものにあっては、集積化が進みアドレスパッドなとの占める割合が増えてくるにつれ、半導体チップにおけるチップ面積に占めるボンディングパッドの占める面積が増え、チップ面積が必然的に大きくなってしまうものであった。
【０００９】
この発明は上記した点に鑑みてなされたものであり、モード設定のための専用のボンディングパッドを必要とせず、半導体チップにおけるチップ面積に占めるボンディングパッドの占める面積を削減でき、ひいてはチップ面積を小さくでき、
　
ｃ．「【００２１】
このセレクタ手段５における読み出し系の具体的構成の一例を図３に示す。図３において、５０１〜５０４はそれぞれ入出力線Ｉ／Ｏ
１
〜Ｉ／Ｏ
４
に対応して設けられ、モード切替信号を受けて、モード切替信号が×４モード（この例においてはＬレベル）を示すと活性状態になり、対応した入出力線に伝達されてきた読出データを出力、この例においては読出データを反転して出力し、モード切替信号が×１モード（この例においてはＨレベル）を示すと非活性状態になり、出力をハイインピーダンス状態にするクロックドインバータからなる第１のスイッチ手段で、図
　
ｄ．「【００２６】
７は一対の電極とこれら一対の電極間に介在されたＰＺＴまたはＢａＭｇＦ
４
等の強誘電体膜とを有し、設定されるモード、この例においては×４モードか×１モードを記憶するための強誘電体容量性素子を具備し、この強誘電体容量性素子に記憶された情報に基づいて上記セレクタ手段５へのモード切替信号を出力するモード切替信号生成手段で、設定されるモードを上記強誘電体容量性素子に記憶させる時に、上記チップ制御手段のテストモード信号発生手段からのテストモード信号に基づいて制御され、通常動作時に使用されるボンディングパッド、この例ではデータ用のボンディングパッドＤＱ
４
と電気的に接続され、この接続されたボンディングパッドＤＱ
４
から設定されるモードの情報が入力され、上記セレクタ手段５へのモード切替信号を出力する時には、上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号に基づいて制御されてモード切替信号を出力するものである
【００２７】
このモード切替信号生成手段の具体的構成の一例を図６に示す。図６において、７０１は上記チップ制御手段のテストモード信号発生手段からのテストモード信号及び上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号を受け、設定されるモードを上記強誘電体容量性素子に記憶させる時、つまり、上記チップ制御手段のテストモード信号発生手段からのテストモード信号が、この例においてはＨレベルになると、図９に示すタイミングの、モード書込（ＴＭＷ）信号、読出制御（ＲＣＤ）信号、第１の接続用（Ｆ・ＷＬ）信号、第２の接続用（Ｆ・ＣＮＴＬ）信号、プレート（Ｆ・ＰＣＰ（Ｐｕｌｓｅｄ　Ｃｏｍｍｏｎ　Ｐｌａｔｅ））信号を出力し、上記セレクタ手段５へのモード切替信号を出力する時、つまり上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号が、この例においてはＨレベルになると、図１０に示すタイミングの、ＴＭＷ信号、Ｆ・ＣＮＴＬ信号、Ｆ・ＰＣＰ信号、Ｆ・ＷＬ信号、ＲＣＤ信号を出力するタイミング信号生成手段である
　
ｅ．「【００３０】
図７において、Ｃ
１
及びＣ
２
は例えば、「強誘電体薄膜集積化技術」（サイエンスフォーラム社、１９９２年２月２８日発行）のＰ．Ｐ．２４０〜２４１の図５、図７及びそれに関連する記載部分に示された強誘電体容量性素子で、この例ではモード設定データを記憶するためのものであり、
　
　イ　したがって、上記引用例２には、
　従来、ワイヤボンディング技術で行っていた、出力が１（×１モード）のメモリ構成とするかあるいは出力が４（×４モード）のメモリ構成とするかを選択するためのモード切替信号ＭＯＤＥの生成を、不揮発性強誘電体容量性素子Ｃ１、Ｃ２に記憶された情報に基づいて生成するようにして半導体記憶装置の小型化を図ること、が記載されている。
　
（３）補正発明と引用発明１との対比
　ア　引用発明１の「ビット構成識別信号ＭＤＸ４とＹｎ信号」、「ＩＯ線群（ＩＯ００〜ＩＯ３１）」及び「データアンプ選択回路（ＤＡＥ０，ＤＡＥ１）」は、補正発明の「各種の制御信号」、「共通データバス部」及び「共通データバス制御部」にそれぞれ相当する。そして、引用発明１の「入出力制御部」と補正発明の「入出力バイト制御部」とは、共に「入出力制御部」である点で一致し、引用発明１の「複数のセルアレイ領域」と補正発明の「複数のセルアレイブロック」とは、共に「複数のセルアレイ領域」である点で共通している。
　
　イ　引用発明１の「ビット構成識別信号ＭＤＸ４」及び「Ｙｎ信号」は、内部入出力線と入出力端子との接続を切替えるための信号であるから、補正発明の「選択イネーブル信号」に相当するといえる。また、引用発明１の「内部入出力線ＲＷＢ１〜ＲＷＢ４」及び「内部入出力線ＲＷＢ５〜ＲＷＢ８」はバスラインであるといえ、「入出力端子ＤＱ１〜ＤＱ４」にはバスラインが電気的に接続されていることは明らかであるから、引用発明１の「内部入出力線ＲＷＢ１〜ＲＷＢ４」、「内部入出力線ＲＷＢ５〜ＲＷＢ８」、及び「入出力端子ＤＱ１〜ＤＱ４」に接続するバスラインは、それぞれ、下位バス、上位バス、及び下位入出力バスであるといえる。
　よって、引用発明１の「前記入出力制御部から印加される前記ビット構成識別信号ＭＤＸ４がハイレベルで且つ前記Ｙｎ信号がロウレベルであると、内部入出力線ＲＷＢ１〜ＲＷＢ４と入出力端子ＤＱ１〜ＤＱ４とを１対１に接続し、前記入出力制御部から印加される前記ビット構成識別信号ＭＤＸ４がハイレベルで且つ前記Ｙｎ信号がハイレベルであると、内部入出力線ＲＷＢ５〜ＲＷＢ８と前記入出力端子ＤＱ１〜ＤＱ４とを１対１に接続するマルチプレクサ（ＭＵＸ）」は、補正発明の「前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部」と、「前記入出力制御部から印加される選択イネーブル信号の状態に従い、下位バスと上位バスのうち何れか一つを下位入出力バスに選択的に連結させる切替えスイッチング部」である点で一致している。
　
　ウ　引用例１の図１０を参照すると、入出力端子ＤＱ５〜ＤＱ８は内部入出力線ＲＷＢ５〜ＲＷＢ８に接続されているとも解されるから、引用発明１の「前記入出力端子ＤＱ１〜ＤＱ４と連結された入出力バッファ、前記入出力端子ＤＱ５〜ＤＱ８と連結された入出力バッファとを備え、前記入出力制御部から印加される入力あるいは出力を指示する制御信号に従って入力動作あるいは出力動作を行う入出力バッファ」は、補正発明の「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と、「前記下位入出力バスと連結された下位入出力バッファ、前記上位バスと連結された上位入出力バッファを備え、前記入出力制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」である点で一致している。
　
　エ　引用発明１の「入出力端子ＤＱ１〜ＤＱ４」及び「入出力端子ＤＱ５〜ＤＱ８」は、それぞれ下位パッドアレイ及び上位パッドアレイであるといえるから、引用発明１には、下位入出力バッファのデータを入出力するための下位パッドアレイと、前記上位入出力バッファのデータを入出力するための上位パッドアレイを含むパッドアレイ部が備えられていることは明らかである。
　
　オ　引用発明１の「前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号ＭＤＸ４の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ（ＭＵＸ）作動を制御すること」と、補正発明の「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」ていることとは、「前記入出力制御部は、メモリ素子の特性に従い、入出力データの大きさを制御するための入出力データの情報に従い、前記切替えスイッチング部の作動を制御」している点で共通している。
　
　カ　引用例１の図８を参照すると、引用発明１に係る「半導体記憶装置」は、入出力制御装置であるともいえる。
　
　キ　以上を総合すると、補正発明と引用発明１とは、
　「入出力制御部から印加される各種の制御信号に従い複数のセルアレイ領域と連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；
　前記入出力制御部から印加される選択イネーブル信号の状態に従い、下位バスと上位バスのうち何れか一つを下位入出力バスに選択的に連結させる切替えスイッチング部；
　前記下位入出力バスと連結された下位入出力バッファ、前記上位バスと連結された上位入出力バッファを備え、前記入出力制御部から印加される前記各種の制御信号に従って制御される入出力バッファ；及び
　前記下位入出力バッファのデータを入出力するための下位パッドアレイと、前記上位入出力バッファのデータを入出力するための上位パッドアレイを含むパッドアレイ部を備え；
　前記入出力制御部は、メモリ素子の特性に従い、入出力データの大きさを制御するための入出力データの情報に従い、前記切替えスイッチング部の作動を制御するように構成されていることを特徴とする入出力制御装置。」
である点で一致し、次の点で相違する。
　
（相違点１）
　「複数のセルアレイ領域」が、補正発明は、「複数のセルアレイブロック」であるのに対して、引用発明１は、この点が明記されていない点。
　
（相違点２）
　「入出力制御部」、「下位バス」、「上位バス」、「下位入出力バス」、「切替えスイッチング部」、「下位入出力バッファ」、「上位入出力バッファ」、「下位パッドアレイ」、「上位パッドアレイ」及び「入出力データの情報」が、補正発明では、それぞれ「入出力バイト制御部」、「下位バイトバス」、「上位バイトバス」、「下位バイト入出力バス」、「バイト切替えスイッチング部」、「下位バイト入出力バッファ」、「上位バイト入出力バッファ」、「下位バイトパッドアレイ」、「上位バイトパッドアレイ」及び「入出力データのバイト情報」であるのに対して、引用発明１は、「バイト」という単位で入出力が制御されていない点。
　
（相違点３）
　補正発明は、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」ているのに対して、引用発明１は、「前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号ＭＤＸ４の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ（ＭＵＸ）の作動を制御」している点。
　
（相違点４）
　補正発明は、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、　前記プログラムレジスタアレイは、　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置」であるのに対して、引用発明１は、このように構成されていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般に、「セルアレイ領域」をブロック化して「セルアレイブロック」とすることは、当業者において自明の技術事項であるから、引用発明１の「複数のセルアレイ領域」を「複数のセルアレイブロック」として、補正発明のように構成することは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　一般に、「バイト」を単位としてデータ処理を行うことは技術常識であって、バイト単位の切換えを行って、×８ビット構成のメモリとするかあるいは×１６ビット構成のメモリとするかを選択できる半導体記憶装置は、当業者において周知のものにすぎないから、引用発明１の４ビットを１バイト（８ビット）とし、下位側の入出力（ＤＱ１〜ＤＱ４）と上位側の入出力（ＤＱ５〜ＤＱ８）がそれぞれ１バイト（８ビット）構成となるように、全体を構成することは、当業者が適宜なし得ることである。
　よって、引用発明１の「入出力制御部」、「内部入出力線ＲＷＢ１〜ＲＷＢ４」、「内部入出力線ＲＷＢ５〜ＲＷＢ８」、「入出力端子ＤＱ１〜ＤＱ４」に接続するバスライン、「入出力端子ＤＱ１〜ＤＱ４と連結された入出力バッファ」、「入出力端子ＤＱ５〜ＤＱ８と連結された入出力バッファ」、「入出力端子ＤＱ１〜ＤＱ４」、「入出力端子ＤＱ５〜ＤＱ８」及び「入出力データの情報」を、バイトを単位とするものとして、それぞれ「入出力バイト制御部」、「下位バイトバス」、「上位バイトバス」、「下位バイト入出力バス」、「下位バイト入出力バッファ」、「上位バイト入出力バッファ」、「下位バイトパッドアレイ」、「上位バイトパッドアレイ」及び「入出力データのバイト情報」とし、さらに、引用発明１の「マルチプレクサ（ＭＵＸ）」を「バイト単位」で切替えられる「バイト切替えスイッチング部」として、補正発明のように構成することは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
　上記引用例２に記載されているように、従来、ワイヤボンディング技術で行っていた、出力が１（×１モード）のメモリ構成とするかあるいは出力が４（×４モード）のメモリ構成とするかを選択するためのモード切替信号の生成を、不揮発性強誘電体容量性素子に記憶された情報に基づいて生成するようにして、半導体記憶装置の小型化を図ることは、当業者において良く知られている技術事項である。
　そして、引用発明１は「入出力データのビット数の大きさを制御するための前記ビット構成識別信号ＭＤＸ４の論理レベルをパッドへのボンディング等によって設定」するものであり、これは引用例２に記載の従来技術に相当するものであるから、引用例２に記載の上記技術事項に接した当業者が、引用発明１の「半導体記憶装置」を小型化するために、モード切替信号に相当する「ビット構成識別信号ＭＤＸ４」を、不揮発性強誘電体容量性素子に記憶された情報に基づいて生成するようにすることは、当業者が直ちに想到し得ることである。
　なお、不揮発性強誘電体容量性素子に記憶された情報に基づいて、メモリ構成のモード切替え（入出力データのバイトの大きさ切替え）を行うにあたり、不揮発性強誘電体容量性素子を含む不揮発性強誘電体レジスタが、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングし、レジスタ制御信号等を出力するようにすることは、当業者が通常採用する構成にすぎない。
　また、引用発明１において、入出力データのビット数の大きさを制御するため、マルチプレクサ（補正発明の「バイト切替えスイッチング部」に対応）の作動を制御する際に、併せて、入出力端子（パッドアレイ部）のビット数の大きさを選択的に活性化させることは、当業者が必要に応じて適宜なし得ることと認められる。
　したがって、引用発明１の入出力制御部を、補正発明のごとく、「メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成」することは、当業者が容易になし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
　不揮発性の強誘電体メモリ装置は周知のものであり、以下の周知例に記載されているように、メモリセルの両端ノードＮ５，Ｎ６にデータを記憶する強誘電体メモリセルを、　ＰＭＯＳイネーブル信号ＥＮＰのイネーブル時にノードＮ１を電源電圧ＶＣＣにプルアップさせる第１ＰＭＯＳトランジスタＰＭ１と、　前記セルの両端ノードＮ２，Ｎ３（Ｎ５，Ｎ６）にラッチ構造で連結され、前記第１ＰＭＯＳトランジスタＰＭ１とノードＮ１で接続する第１ラッチ１２２と、　一対のアドレスデータ入力端子ＡＤＤ、ＡＤＤＢと前記セルの両端ノードＮ２，Ｎ３（Ｎ５，Ｎ６）の間にそれぞれ連結され、共通のゲート端にＥＮＷ＜ｎ＞信号が入力される第１ＮＭＯＳトランジスタＮＭ１及び第２ＮＭＯＳトランジスタＮＭ２と、　ＣＰＬ信号入力端と前記セルの両端ノードＮ５，Ｎ６との間に構成された第１強誘電体キャパシタＦＣ１及び第２強誘電体キャパシタＦＣ２と、接地電圧ＶＳＳ端と前記セルの両端ノードＮ５，Ｎ６との間に構成された第３強誘電体キャパシタＦＣ３及び第４強誘電体キャパシタＦＣ４と、　ＮＭＯＳイネーブル信号ＥＮＮのイネーブル時にノードＮ４を接地電圧にプルダウンさせる第５ＮＭＯＳトランジスタＮＭ５と、　前記セルの両端ノードＮ５，Ｎ６にラッチ構造で連結され、前記第５ＮＭＯＳトランジスタＮＭ５とノードＮ４で接続する第２ラッチ１２３とから構成することは、従来より知られている周知の技術事項であるといえる。
　
　周知例：特開２００３−６８０９２号公報
　周知技術を示す特開２００３−６８０９２公報には、図１２とともに、次の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子に関するもので、特に、
不揮発性強誘電体メモリ装置の列修理回路
ｂ．「【００４７】
冗長コード化セルは図１２に示すように欠陥セルのアドレスデータ記録部１２０
欠陥セルのアドレスデータ記録部１２０はＰＭＯＳイネーブル信号ＥＮＰを受けて電源電圧ＶＣＣを第１ノードＮ１に伝える第１ＰＭＯＳトランジスタＰＭ１と、一方のノードは第１ノードＮ１に連結され他方のノードが第２，第３ノードＮ２，Ｎ３に連結された第１ラッチ１２２と、等化信号ＥＱＮを受けて第２，第３ノードＮ２，Ｎ３の連結可否を制御する第１ＮＭＯＳスイッチＳ１と、ゲート端にＥＮＷ＜ｎ＞信号が入力されソース端では第２ノードの信号が伝えられ、ドレイン端では第１アドレス信号ＡＤＤが入力される第１ＮＭＯＳトランジスタＮＭ１と、ゲート端ではＥＮＷ＜ｎ＞信号が入力されソース端では第３ノードＮ３の信号が伝えられドレイン端では第２アドレス信号ＡＤＤＢが入力される第２ＮＭＯＳトランジスタＮＭ２と、ＮＭＯＳイネーブル信号ＥＮＮを受けて接地電圧ＶＳＳを第４ノードＮ４に伝える第５ＮＭＯＳトランジスタＮＭ５と、一方のノードは第４ノードＮ４に連結され他方のノードは第５，第６ノードＮ５，Ｎ６に連結された第２ラッチと、ＣＰＬ信号入力端と第５ノード間に構成された第１強誘電体キャパシタＦＣ１と、ＣＰＬ信号入力端と第６ノードＮ６の間に構成された第２強誘電体キャパシタＦＣ２と、第５ノードＮ５と接地電圧ＶＳＳ端の間に構成された第３強誘電体キャパシタＦＣ３と、第６ノードＮ６と接地電圧ＶＳＳ端の間に構成された第４強誘電体キャパシタＦＣ４からなっている
ｃ．「【００４９】
第１ラッチ１２２は二つのＰＭＯＳトランジスタからなり、第２ラッチ１２３は二つのＮＭＯＳトランジスタからなる。第１、第２強誘電体キャパシタＦＣ１、ＦＣ２にはいつも互いに反対のデータが記憶され、第３、第４強誘電体キャパシタＦＣ３，ＦＣ４は記憶されたデータを更にセンシングして読み込む時必要なキャパシタへ充電するための素子としての役割を果たす
　
　ここにおいて、図１２の「欠陥セルのアドレスデータ記録部１２０」は、メモリセルの両端ノードＮ５，Ｎ６にデータを記憶する強誘電体メモリセルであるといえる。
　
　したがって、上記相違点３で検討した、引用発明１の「半導体記憶装置」を小型化するために、引用発明１の「入出力データのビット数の大きさを制御するための前記ビット構成識別信号ＭＤＸ４の論理レベルをパッドへのボンディング等によって設定」することに代えて、不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報を利用して、入出力データのバイトの大きさを制御する際に、当該「不揮発性強誘電体レジスタ」の構成を、上記周知例に記載されている「ＰＭＯＳイネーブル信号ＥＮＰのイネーブル時にノードＮ１を電源電圧ＶＣＣにプルアップさせる第１ＰＭＯＳトランジスタＰＭ１と、　前記セルの両端ノードＮ２，Ｎ３（Ｎ５，Ｎ６）にラッチ構造で連結され、前記第１ＰＭＯＳトランジスタＰＭ１とノードＮ１で接続する第１ラッチ１２２と、　一対のアドレスデータ入力端子ＡＤＤ、ＡＤＤＢと前記セルの両端ノードＮ２，Ｎ３（Ｎ５，Ｎ６）の間にそれぞれ連結され、共通のゲート端にＥＮＷ＜ｎ＞信号が入力される第１ＮＭＯＳトランジスタＮＭ１及び第２ＮＭＯＳトランジスタＮＭ２と、　ＣＰＬ信号入力端と前記セルの両端ノードＮ５，Ｎ６との間に構成された第１強誘電体キャパシタＦＣ１及び第２強誘電体キャパシタＦＣ２と、接地電圧ＶＳＳ端と前記セルの両端ノードＮ５，Ｎ６との間に構成された第３強誘電体キャパシタＦＣ３及び第４強誘電体キャパシタＦＣ４と、　ＮＭＯＳイネーブル信号ＥＮＮのイネーブル時にノードＮ４を接地電圧にプルダウンさせる第５ＮＭＯＳトランジスタＮＭ５と、　前記セルの両端ノードＮ５，Ｎ６にラッチ構造で連結され、前記第５ＮＭＯＳトランジスタＮＭ５とノードＮ４で接続する第２ラッチ１２３とから構成」された「メモリセルの両端ノードＮ５，Ｎ６にデータを記憶する強誘電体メモリセル」とすることは、当業者が容易になし得たことである。
　そして、上記強誘電体メモリセルの構成は、補正発明の「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、　前記プログラムレジスタアレイは、　プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、　セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、　一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、　前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、　プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および　前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備える」ことと、実質的に等価なものである。
　したがって、相違点４について、周知の技術事項に基づいて、補正発明の構成のようにすることは、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５）判断についてのまとめ
　以上、検討したとおり、補正発明は、当業者において常套的に用いられている事項、及び従来周知の技術事項を勘案することにより、引用発明１，引用例２及び周知例に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第４項各号に掲げる事項のいずれを目的とするものにも該当しない。また、仮に、本件補正が、特許法第１７条の２第３項に規定する要件を満たし、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合であっても、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２３年２月２１日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１９に係る発明は、平成２２年６月１５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に補正前の請求項１として記載したとおりのものである。
　
２．引用刊行物に記載された発明
　一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−６６８７９号公報（引用例１）には、上記第２．４．（２）（２−１）に記載したとおりの事項及び発明（引用発明１）が記載されており、また、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−１９５０７９号公報（引用例２）には、上記第２．４．（２）（２−２）に記載したとおりの技術事項が記載されているものと認められる。
　
３．対比・判断
　本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、当業者において常套的に用いられている事項、及び従来周知の技術事項を勘案することにより、引用発明１，引用例２及び周知例に記載された技術事項に基づいて当業者が容易に発明をすることができたものであり、上記相違点４の構成を有さない本願発明は、引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。