【事件の表示】
　平成１１年特許願第１８３４７６号「半導体装置及び記録媒体」拒絶査定不服審判事件〔平成１３年１月１９日出願公開、特開２００１−１４９００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年６月２９日の特許出願であって、平成２１年４月１０日付けの拒絶理由通知に対して同年６月１５日に意見書及び手続補正書が提出され、平成２２年４月２３日付けの拒絶理由通知に対して同年６月２５日に意見書及び補正書が提出されたが、同年８月６日付けで拒絶査定がなされた。
　それに対して、同年１１月１７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年２月１７日付けで審尋がなされ、同年４月２２日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１１月１７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１１月１７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜６を、補正後の明細書の特許請求の範囲の請求項１〜６と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　複数のメモリ回路と、前記複数のメモリ回路を試験する１つの試験回路を同一チップ上に搭載した半導体装置において、
　前記試験回路は、
　前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する１つの試験部と、
　前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、
　前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
　複数のメモリ回路と、前記複数のメモリ回路を試験する１つの試験回路を同一チップ上に搭載した半導体装置において、
　前記試験回路は、
　前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部と、
　前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、
　前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する１つの試験部」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する１つの試験部」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部」と補正して、補正後の請求項２とすること。
　
（３）補正事項３
　補正前の請求項３の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部の動作を記述したデータ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部の動作を記述したデータ区分」と補正して、補正後の請求項３とすること。
　
（４）補正事項４
　補正前の請求項４の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部の動作を記述したデータ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部の動作を記述したデータ区分」と補正して、補正後の請求項４とすること。
　
（５）補正事項５
　補正前の請求項５の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部のセル情報データ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部のセル情報データ区分」と補正して、補正後の請求項５とすること。
　
（６）補正事項６
　補正前の請求項６の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部のセル情報データ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データを比較判定する試験部のセル情報データ区分」と補正して、補正後の請求項６とすること。
　
（７）補正事項７
　補正前の発明の詳細な説明の００２５段落、００３１段落及び００３３段落を補正して、各々補正後の発明の詳細な説明の００２５段落、００３１段落及び００３３段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１及び２について
　補正事項１及び２は、補正前の請求項１及び２に係る発明の発明特定事項である「試験部」に対して、各々技術的限定を加えるものものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１及び２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１及び２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の０１４２段落〜０１４６段落等に記載されているものと認められるから、補正事項１及び２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１及び２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項３及び４について
　補正事項３及び４は、補正前の請求項３及び４に係る発明の発明特定事項である「試験部の動作を記述したデータ区分」に対して、各々技術的限定を加えるものものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３及び４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３及び４により補正された部分は、当初明細書の０１４２段落〜０１４６段落等に記載されているものと認められるから、補正事項３及び４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３及び４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項５及び６について
補正事項５及び６は、補正前の請求項５及び６に係る発明の発明特定事項である「試験部のセル情報データ区分」に対して、各々技術的限定を加えるものものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５及び６は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項５及び６により補正された部分は、当初明細書の０１４２段落〜０１４６段落等に記載されているものと認められるから、補正事項５及び６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５及び６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項７について
　補正事項７は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（５）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　「【請求項１】
　複数のメモリ回路と、前記複数のメモリ回路を試験する１つの試験回路を同一チップ上に搭載した半導体装置において、
　前記試験回路は、
　前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部と、
　前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、
　前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−９９０００号公報（「以下「引用例」という。）には、図１と共に、次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
ａ．「【０００１】
【産業上の利用分野】
本発明は複数のＲＡＭブロックを内蔵した半導体集積回路に関し、特にＲＡＭブロックテスト回路に関する。
　
ｂ．「【０００４】ところが最近では前記の長所があるが故に、
同一チップ内
【０００５】
以下に同一チップ内に３個のＲＡＭブロックを搭載したときの従来のテスト回路について述べる
【０００６】
図２はＲＡＭブロックを３個搭載したときのＲＡＭブロックテスト回路の従来例のブロック図である。
　
ｃ．「【００１１】
本発明の目的は、半導体集積回路において、複数個のＲＡＭブロックを同時に並列にテストするために多数のテスト用の外部端子を必要としないＲＡＭブロックテスト回路を提供することである
　
ｄ．「【００１４】
【実施例】次に、本発明の実施例について図面を参照して説明する。
【００１５】
図１は本発明のＲＡＭブロックテスト回路の一実施例のブロック図である
【００１６】
半導体集積回路１はＲＡＭブロック２ａ、２ｂ、２ｃと入力セレクタ２０ａ、２０ｂ、２０ｃと、出力セレクタ２１ａ、２１ｂ、２１ｃと、テスト回路用のアドレス／データ生成回路３０と、同じくテスト回路用のコンパレータ３１で構成されている。ＲＡＭブロック２ａ、２ｂ、２ｃと入力セレクタ２０ａ、２０ｂ、２０ｃ、出力セレクタ２１ａ、２１ｂ、２１ｃは従来例の図２のものと同様に機能する。ただし、入力セレクタ２０ａ、２０ｂ、２０ｃのテスト時のアドレス、ライトデータ、制御信号の入力先がアドレス／データ生成回路３０となり、また出力セレクタ２１ａ、２１ｂ、２１ｃのテスト時のリードデータ出力先がコンパレータ３１となっている
【００１７】したがって、テストモード指定線６により通常動作状態が指定されていると、入力セレクタ２０ａ、２０ｂ、２０ｃはそれぞれ内部アドレス線７ａ、７ｂ、７ｃ、内部ライトデータ線８ａ、８ｂ、８ｃおよび内部制御信号線９ａ、９ｂ、９ｃを選択して、アドレス入力線３ａ、３ｂ、３ｃ、ライトデータ線４ａ、４ｂ、４ｃおよび制御信号線５ａ、５ｂ、５ｃを介し、ＲＡＭブロック２ａ、２ｂ、２ｃにアドレス信号、書き込みデータ、およびチップセレクト信号、ライト信号、リード信号などの制御信号を供給する。そして出力セレクタ２１ａ、２１ｂ、２１ｃはＲＡＭブロック２ａ、２ｂ、２ｃからのリードデータ１３ａ、１３ｂ、１３ｃを内部リード線１４ａ、１４ｂ、１４ｃに送出する。つまり通常動作状態のときはＲＡＭブロック２ａ、２ｂ、２ｃは半導体集積回路１の内部の回路とインタフェースを行う。」
　
ｅ．「【００１８】
アドレス／データ生成回路３０はカウンタ（不図示）を内蔵しており、テストモード指定線６によりＲＡＭブロックテスト状態が指定されると、動作状態となり、リセット入力端子３６からのリセット信号により内部カウンタがリセットされ、そしてクロック入力端子３５からのクロック信号により、順次カウンタをインクリメントしながら所定のアドレスと書き込みデータおよびチップセレクト信号やライトイネーブル信号のＲＡＭブロック２ａ、２ｂ、２ｃに書き込みを行うための制御信号を出力する。このとき、入力セレクタ２０ａ、２０ｂ、２０ｃはテストモード指定信号線６によりＲＡＭブロックテストモードに指定されているため、アドレス／データ生成回路３０が生成した各信号をそれぞれテストアドレス線４０、テストライトデータ線４１、テスト制御信号線４２を介して受け取り、アドレス入力線３ａ、３ｂ、３ｃ、ライトデータ４ａ、４ｂ、４ｃおよび制御信号線５ａ、５ｂ、５ｃに送出してＲＡＭブロック２ａ、２ｂ、２ｃへの書き込み動作を行う。アドレス／データ生成回路３０は内部のカウンタがオーバーフローすると、今度はＲＡＭブロック２ａ、２ｂ、２ｃからのデータリード動作を行うべく書き込み動作時と同様、順次所定のアドレスと期待値データおよびチップセレクト信号とリードイネーブル信号を出力する。このとき、期待値データは、書き込みデータと同じもので、セレクタなどは介さずに期待値データ線３３によって直接コンパレータ３１に出力される。出力セレクタ２１ａ、２１ｂ、２１ｃはＲＡＭブロックのテスト時はＲＡＭブロック２ａ、２ｂ、２ｃからのリードデータをリードデータ線１３ａ、１３ｂ、１３ｃを介して受け取り、テストリードデータ線１５ａ、１５ｂ、１５ｃに送出する
【００１９】
コンパレータ３１はテストモード指定線６により、ＲＡＭブロックテストモードに指定されていると動作し、前記のＲＡＭブロックのデータリード動作により読み出されるＲＡＭブロック２ａ、２ｂ、２ｃからの３つのリードデータを、出力セレクタ２１ａ、２１ｂ、２１ｃからのテストリードデータ線１５ａ、１５ｂ、１５ｃを介して受け取り、アドレス／データ生成回路３０からの期待値データ３３と各アドレスごとに照合比較する。そして不一致がある場合にはエラー信号をテスト結果出力端子３７に出力する。
　
ｆ．「【００２６】
【発明の効果】
以上述べたように本発明は、半導体集積回路の複数のＲＡＭブロックに対し一つのアドレス／データ生成回路により共通のアドレス／データを複数個のＲＡＭブロックの全アドレス分に対して並列に供給し、１つのコンパレータで複数のＲＡＭブロックのリードデータを一括して比較し、不一致の場合はエラー信号を外部に出力することにより、内蔵するＲＡＭブロックの個数やその容量にかかわらず、テストに必要な外部端子がわずか３端子と少なくできるため、半導体集積回路の外部端子数が少なくてもＲＡＭブロックの並列テストが行え、テスト時間を短くできるという効果がある。
　
（２−２）ここにおいて、０００１段落の「【産業上の利用分野】本発明は複数のＲＡＭブロックを内蔵した半導体集積回路に関し、特にＲＡＭブロックテスト回路に関する。」という記載、０００４段落の「【０００４】ところが最近では前記の長所があるが故に、同一チップ内にビット数やワード数が異なるＲＡＭブロックや、大容量のＲＡＭブロックを数個搭載するというような場合が多々あり、テスト時間およびテストパタン数の増大などの問題を招くようになってきている。」という記載等から、引用例の図２に記載された半導体集積回路において、「ＲＡＭブロック２ａ，２ｂ，２ｃ」、「アドレス／データ生成回路３０」、「入力セレクタ２０ａ，２０ｂ，２０ｃ」、「出力セレクタ２１ａ，２１ｂ，２１ｃ」及び「コンパレータ３１」が同一チップ上に搭載されていることは明らかである。
　
（２−３）また、００１８段落の「アドレス／データ生成回路３０はカウンタ（不図示）を内蔵しており、テストモード指定線６によりＲＡＭブロックテスト状態が指定されると、動作状態となり、・・・所定のアドレスと書き込みデータおよびチップセレクト信号やライトイネーブル信号のＲＡＭブロック２ａ，２ｂ，２ｃに書き込みを行うための制御信号を出力する。このとき、入力セレクタ２０ａ，２０ｂ，２０ｃはテストモード指定信号線６によりＲＡＭブロックテストモードに指定されているため、アドレス／データ生成回路３０が生成した各信号をそれぞれテストアドレス線４０、テストライトデータ線４１、テスト制御信号線４２を介して受け取り、アドレス入力線３ａ，３ｂ，３ｃ、ライトデータ４ａ，４ｂ，４ｃおよび制御信号線５ａ，５ｂ，５ｃに送出してＲＡＭブロック２ａ，２ｂ，２ｃへの書き込み動作を行う。アドレス／データ生成回路３０は内部のカウンタがオーバーフローすると、今度はＲＡＭブロック２ａ，２ｂ，２ｃからのデータリード動作を行うべく書き込み動作時と同様、順次所定のアドレスと期待値データおよびチップセレクト信号とリードイネーブル信号を出力する。このとき、期待値データは、書き込みデータと同じもので、セレクタなどは介さずに期待値データ線３３によって直接コンパレータ３１に出力される。出力セレクタ２１ａ，２１ｂ，２１ｃはＲＡＭブロックのテスト時はＲＡＭブロック２ａ，２ｂ，２ｃからのリードデータをリードデータ線１３ａ，１３ｂ，１３ｃを介して受け取り、テストリードデータ線１５ａ，１５ｂ，１５ｃに送出する。」という記載から、「アドレス／データ生成回路３０」は、ＲＡＭブロックテストモード時に、「入力セレクタ２０ａ，２０ｂ，２０ｃ」を介して「ＲＡＭブロック２ａ，２ｂ，２ｃ」に「アドレス」、「チップセレクト信号」及び「リードイネーブル信号」を供給して「ＲＡＭブロック２ａ，２ｂ，２ｃ」に対してデータリード動作を行わせていることが明らかである。
　
（２−４）さらに、００１８段落の記載及び００１９段落の「コンパレータ３１はテストモード指定線６により、ＲＡＭブロックテストモードに指定されていると動作し、前記のＲＡＭブロックのデータリード動作により読み出されるＲＡＭブロック２ａ、２ｂ、２ｃからの３つのリードデータを、出力セレクタ２１ａ、２１ｂ、２１ｃからのテストリードデータ線１５ａ、１５ｂ、１５ｃを介して受け取り、アドレス／データ生成回路３０からの期待値データ３３と各アドレスごとに照合比較する。そして不一致がある場合にはエラー信号をテスト結果出力端子３７に出力する。」という記載から、「コンパレータ３１」は、「ＲＡＭブロックテストモード」時に、「ＲＡＭブロック２ａ，２ｂ，２ｃ」から「出力セレクタ２１ａ，２１ｂ，２１ｃ」を介して読み出されたリードデータと「アドレス／データ生成回路３０」から出力された期待値データ（書き込んだテストデータ）とを比較して、その比較結果を「テスト結果出力端子３７」から出力するものであることが明らかである。
　
（２−５）したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ＲＡＭブロック２ａ，２ｂ，２ｃと、アドレス／データ生成回路３０と、入力セレクタ２０ａ，２０ｂ，２０ｃと、出力セレクタ２１ａ，２１ｂ，２１ｃと、コンパレータ３１を同一チップ上に搭載した半導体集積回路において、
　前記アドレス／データ生成回路３０は、ＲＡＭブロックテストモード時に、前記入力セレクタ２０ａ，２０ｂ，２０ｃを介して前記ＲＡＭブロック２ａ，２ｂ，２ｃにアドレス、チップセレクト信号及びリードイネーブル信号を供給して前記ＲＡＭブロック２ａ，２ｂ，２ｃに対してデータリード動作を行わせ、
　前記コンパレータ３１は、前記ＲＡＭブロックテストモード時に、前記ＲＡＭブロック２ａ、２ｂ、２ｃから前記出力セレクタ２１ａ、２１ｂ、２１ｃを介して読み出されたリードデータと前記アドレス／データ生成回路３０から出力された期待値データとを比較して、その比較結果をテスト結果出力端子３７から出力するものである半導体集積回路。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ＲＡＭブロック２ａ，２ｂ，２ｃ」、「半導体集積回路」は、各々補正発明の「複数のメモリ回路」、「半導体装置」に相当する。
　また、引用発明の「アドレス／データ生成回路３０」、「入力セレクタ２０ａ，２０ｂ，２０ｃ」、「出力セレクタ２１ａ，２１ｂ，２１ｃ」及び「コンパレータ３１」が全体として「ＲＡＭブロック２ａ，２ｂ，２ｃ」の試験装置を構成していることは明らかであるから、引用発明の「アドレス／データ生成回路３０」、「入力セレクタ２０ａ，２０ｂ，２０ｃ」、「出力セレクタ２１ａ，２１ｂ，２１ｃ」及び「コンパレータ３１」が全体として、補正発明の「前記複数のメモリ回路を試験する１つの試験回路」に相当する。
　したがって、引用発明の「ＲＡＭブロック２ａ，２ｂ，２ｃと、アドレス／データ生成回路３０と、入力セレクタ２０ａ，２０ｂ，２０ｃと、出力セレクタ２１ａ，２１ｂ，２１ｃと、コンパレータ３１を同一チップ上に搭載した半導体集積回路」は、補正発明の「複数のメモリ回路と、前記複数のメモリ回路を試験する１つの試験回路を同一チップ上に搭載した半導体装置」に相当する。
　
（３−２）引用発明の「前記アドレス／データ生成回路３０」は、「前記入力セレクタ２０ａ，２０ｂ，２０ｃを介して前記ＲＡＭブロック２ａ，２ｂ，２ｃにアドレス、チップセレクト信号及びリードイネーブル信号を供給して前記ＲＡＭブロック２ａ，２ｂ，２ｃに対してデータリード動作を行わせ」るものであるから、引用発明の「前記アドレス／データ生成回路３０」が、補正発明の「試験部」のように「前記複数のメモリ回路を動作させ」るものであることは明らかである。
　また、引用発明の「前記コンパレータ３１」は、「前記ＲＡＭブロックテストモード時に、前記ＲＡＭブロック２ａ、２ｂ、２ｃから前記出力セレクタ２１ａ、２１ｂ、２１ｃを介して読み出されたリードデータと前記アドレス／データ生成回路３０から出力された期待値データとを比較して、その比較結果をテスト結果出力端子３７から出力する」ものであるから、引用発明の「前記コンパレータ３１」が、補正発明の「試験部」のように「制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する」ものであることも明らかである。
　したがって、引用発明の「アドレス／データ生成回路３０」、「入力セレクタ２０ａ，２０ｂ，２０ｃ」、「出力セレクタ２１ａ，２１ｂ，２１ｃ」及び「コンパレータ３１」は、全体として、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部」に相当するものと認められる。
　
（３−３）以上を総合すると、補正発明と引用発明とは、
　「複数のメモリ回路と、前記複数のメモリ回路を試験する１つの試験回路を同一チップ上に搭載した半導体装置において、
　前記試験回路は、
　前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する１つの試験部を備えことを特徴とする半導体装置。」
　
　である点で一致し、次の点で相違する。
（相違点）
　補正発明は、「前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路」を備え、「前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える」ものであるのに対して、引用発明は、そのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）引用例の００１１段落の「本発明の目的は、半導体集積回路において、複数個のＲＡＭブロックを同時に並列にテストするために多数のテスト用の外部端子を必要としないＲＡＭブロックテスト回路を提供することである。」という記載、及び００２６段落の「１つのコンパレータで複数のＲＡＭブロックのリードデータを一括して比較し、不一致の場合はエラー信号を外部に出力することにより、・・・半導体集積回路の外部端子数が少なくてもＲＡＭブロックの並列テストが行え、テスト時間を短くできるという効果がある。」という記載等から、引用発明は、「コンパレータ３１」により、「ＲＡＭブロック２ａ，２ｂ，２ｃ」という各「ＲＡＭブロック」から出力される複数ビットのリードデータと、「アドレス／データ生成回路３０」から出力される複数ビットの「期待値データ」とを同時並列的に比較して、比較結果を出力する構成とすることにより、高速なテストを実現したものであると認められるが、比較対象となるすべてのデータが「コンパレータ３１」にそろって初めて同時並列的な比較を行えるのであるから、比較対象となる各データが「コンパレータ３１」に到達するタイミングが大きくずれていては効率的な比較が行えず、所期の効果が期待できないことは当業者にとって自明である。
　したがって、引用発明において、「コンパレータ３１」に到着するすべての信号の到着タイミングをできるだけ合わせるようにすること、すなわち補正発明のように、「前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように」することは、当業者であれば当然に配慮する事項である。
　
（４−２）ところで、一般に、デジタル回路において、複数の回路とタイミングを合わせて信号をやりとりするに際して、各回路との間の信号経路ごとの遅延時間の差（ばらつき）により各信号のタイミングがずれてしまわないよう、各信号経路に、遅延時間の差（ばらつき）を解消するための遅延回路を設けることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１にも記載されているとおり、当業者における周知技術である。
　複数のメモリをタイミングを合わせて試験する場合においても当然例外ではなく、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例２にも記載されているように、各メモリと試験装置との間の信号経路ごとの遅延時間の差（ばらつき）により、各信号のタイミングがずれてしまわないよう、遅延時間の差を解消するための遅延回路を挿入することが当業者において従来から行われている。
　
ａ．周知例１：特開平６−９７２８５号公報
　上記周知例１には、図１と共に次の記載がある。
　「【０００５】
【発明が解決しようとする課題】
従来技術では、大容量化によるチップ面積の増大により配線長が長くなると、各信号源からその信号の供給先（回路ブロック）までの遅延が大きくなり、同様な他の信号配線により供給される信号との間に時間的な差異（つまり同期ずれ）が生じてしまう。また、これらの信号の供給を受ける回路ブロックの位置に起因して、当該回路ブロックに供給される各信号間に相互的なタイミング差（つまり伝搬遅延誤差）が生じてしまう
「【０００７】
【課題を解決するための手段】上記課題を解決するため、本発明によれば、図１の原理構成図に示されるように、複数の異なる信号源Ｇ１,Ｇ２,Ｇ３,……と、該信号源から発生される複数の信号Ｓ１,Ｓ２,Ｓ３,……をそれぞれ伝搬させる複数の信号線Ｗ１,Ｗ２,Ｗ３,……と、該信号線を介して前記複数の信号が供給される少なくとも１つの回路ブロックＣＴとを具備し、前記複数の信号線をそれぞれの配線方向が同じ方向Ａとなるように配設したことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の好適な実施態様によれば、各信号線の配線長が異なる場合に、各信号線における信号伝搬遅延時間が同じになるように調節する手段を設けてもよい。遅延時間を調節する手段としては、例えば信号線の途中の部分に遅延回路を設けたり、あるいは、各信号線における信号伝搬遅延時間が同じになるように各信号線の配線幅を異なる値に選定することが考えられる
　
　上記記載から、上記周知例１には、「信号源Ｇ１,Ｇ２,Ｇ３,……」という複数の回路とタイミングを合わせて「信号Ｓ１,Ｓ２,Ｓ３,……」のやりとりをするに際して、各回路との間の信号経路である「信号線Ｗ１,Ｗ２,Ｗ３,……」ごとの遅延時間の差により各信号のタイミングがずれてしまわないよう、各信号経路に遅延時間の差を解消するための遅延回路を設けることが記載されているものと認められる。
　
ｂ．周知例２：特開平８−１６０１０７号公報
　上記周知例２には、図１と共に次の記載がある。
　「【０００１】
【産業上の利用分野】
本発明は、少品種大量生産される半導体メモリデバイスに与える、タイムディレイを含む印加試験パターンを発生する、半導体メモリ試験装置の位相調整回路に関するものである
　「【０００２】
【従来の技術】図２に従来の半導体メモリ試験装置の位相調整回路を示す。この回路においては、複数のＭＵＴ（Memory Under Test ）に対して、それぞれ専用のフリップフロップ１０Ａ及びフリップフロップ１０Ｂ、加算器１２Ａ及び加算器１２Ｂ、タイムディレイ回路１１Ａ及びタイムディレイ回路１１Ｂが構成されている。各フリップフロップ１０Ａ及びフリップフロップ１０Ｂには、各ＭＵＴに対して独立した、印加試験パターンＡ及び印加試験パターンＢ、遅延設定値Ａ及び遅延設定値Ｂが、試験周期を示すＲＥＦ信号によって取り込まれる。
フリップフロップ１０Ａ及びフリップフロップ１０Ｂに取り込まれた遅延設定値Ａ及び遅延設定値Ｂは、フリップフロップ１０ＡからＭＵＴ−Ａまでの遅延時間、フリップフロップ１０ＢからＭＵＴ−Ｂまでの遅延時間のばらつきをそれぞれ補正するスキュー調整データＡ及びスキュー調整データＢと、加算器１２Ａ及び加算器１２Ｂで加算される。加算器１２Ａ及び加算器１２Ｂの出力、遅延設定データＡ及び遅延設定データＢは、それぞれタイムディレイ回路１１Ａ及びタイムディレイ回路１１Ｂを制御し、ＭＵＴ−Ａ及びＭＵＴ−Ｂに同じタイミングの信号を供給する。
　「【０００６】
【実施例】図１に本発明の実施回路例を示す。この回路は、ＲＥＦ信号をクロックとして、印加試験パターン及び遅延設定値を取り込むフリップフロップ１０と、
上記フリップフロップ１０の出力を、複数に分配し、分配した個々の経路に、フリップフロップ１０から各ＭＵＴまでの遅延時間のばらつきを補正するスキュー調整データと、プログラムにより設定される遅延設定値を加算器１２Ａ及び加算器１２Ｂで加算して制御する、各ＭＵＴ毎に対応したタイムディレイ回路１１Ａ及びタイムディレイ回路１１Ｂとで構成される
　
　上記記載から、上記周知例２には、複数のメモリ「ＭＵＴ」をタイミングを合わせて試験するに際して、各「ＭＵＴ」との間の各信号経路に、遅延時間のばらつきを解消するための遅延回路「タイムディレイ回路１１Ａ」及び「タイムディレイ回路１１Ｂ」を設けることが記載されているものと認められる。
　
（４−３）したがって、引用発明に接した当業者であれば、上記周知技術を勘案することにより、引用発明において、「コンパレータ３１」に到着するすべての信号の到着タイミングをできるだけ合わせるようにするために、各「ＲＡＭブロック」「２ａ」，「２ｂ」，「２ｃ」と試験装置との間の信号経路ごとに遅延時間の差に相当する遅延手段を設けること、すなわち、各「ＲＡＭブロック」「２ａ」，「２ｂ」，「２ｃ」に各「入力セレクタ」「２０ａ」，「２０ｂ」，「２０ｃ」から供給される各信号が受ける遅延時間の差、又は各「ＲＡＭブロック」「２ａ」，「２ｂ」，「２ｃ」から各「出力セレクタ」「２１ａ」，「２１ｂ」，「２１ｃ」に供給される各信号が受ける遅延時間の差のいずれか一方又は両方に基づいて、各「ＲＡＭブロック」「２ａ」，「２ｂ」，「２ｃ」ごとに、各「入力セレクタ」「２０ａ」，「２０ｂ」，「２０ｃ」から供給される各信号又は各「出力セレクタ」「２１ａ」，「２１ｂ」，「２１ｃ」に供給される各信号のいずれか一方又は両方に遅延を与える遅延手段を設けることは、当業者が容易になし得たことである。
　
（４−４）以上のとおりであるから、引用発明において、補正発明のように、「前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路」を備え、「前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える」構成とすることは、当業者が容易になし得たことである。
　したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１１月１７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、平成２２年６月２５日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−９９０００号公報（引用例）には、各々上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。