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　特願２００６−５１５３５７「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための装置及び方法」拒絶査定不服審判事件〔平成１７年　１月　６日国際公開、ＷＯ２００５／００１６８５、平成１９年　７月２６日国内公表、特表２００７−５２０７６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、
　２００４年５月２６日（パリ条約による優先権主張外国庁受理２００３年６月２３日、アメリカ合衆国）を国際出願日とする出願であって、
　平成１７年１２月２２日に特許法第１８４条の５第１項に規定される書面が提出されるとともに、同法第１８４条の４第１項で規定される、国際出願日における明細書、請求の範囲、図面（図面の中の説明に限る。）及び要約の翻訳文が提出され、
　平成１９年１２月２７日付けで最初の拒絶理由通知（平成２０年１月１５日発送）がなされ、
　同年４月１５日付けで意見書が提出されるとともに、手続補正がなされ、
　平成２１年６月２２日付けで拒絶査定（同年同月３０日発送）がなされ、
　同年１０月３０日に審判請求がなされるとともに、手続補正がなされ、
　平成２２年６月１０日付けで審査官より特許法第１６４条第３項に基づく報告（前置報告）がなされ、 
　平成２３年１月１８日付けで当審より同法第１３４条第４項に基づく審尋（同年同月２５日発送）がなされ、 
　これに対し、同年４月２２日付けで回答書が提出され、
　同年８月１８日付けで当審より平成２１年１０月３０日付けの手続補正を却下する旨の補正の却下の決定（平成２３年８月３０日発送）がなされるとともに、同年同月１８日付けで最初の拒絶理由通知（同年同月２３日発送）がなされ、
　平成２４年２月２３日付けで意見書が提出されるとともに、手続補正がなされたものである。
　
第２．平成２３年８月１８日付け最初の拒絶理由通知で通知した拒絶理由
　平成２３年８月１８日付け最初の拒絶理由通知で通知した拒絶理由は下記のとおりである。
　
『第１．平成２１年１０月３０日付けの手続補正について 
　本拒絶査定と同日付けの補正の却下の決定により、平成２１年１０月３０日付けの手続補正は却下されることとなった。 
　その補正の却下の決定の内容は以下のとおりのものである。 
 　 
 ［理由］ 
 「１．手続の経緯 
…（中略）…
　 
２．優先権主張 
…（中略）…
　そのため、本願の全ての請求項について、パリ条約による優先権主張は認められない。 
　 
３．本件補正 
　平成２１年１０月３０日付けの手続補正（以下、「本件補正」という。）の内容は、 
　平成２０年４月１５日付けの手続補正により補正された特許請求の範囲の記載 
「　【請求項１】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、 
　メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、 
　あるプロセッシング要素が複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータをイネーブル化するステップと、 
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、 
から構成されることを特徴とする方法。 
　　【請求項２】 
　請求項１記載の方法であって、 
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、 
　プロセッシング要素がハードウェアアクセラレータの選択を所望するとき、前記プロセッシング要素がビットを設定するのを可能にするステップと、 
　前記ビットが設定される場合、前記選択されたハードウェアアクセラレータを起動するステップと、 
から構成されることを特徴とする方法。 
　　【請求項３】 
　請求項１記載の方法であって、 
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、 
から構成されることを特徴とする方法。 
　　【請求項４】 
　請求項１記載の方法であって、さらに、 
　前記複数のハードウェアアクセラレータに選択ユニットを接続するステップと、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、 
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、 
を有することを特徴とする方法。 
　　【請求項５】 
　請求項３記載の方法であって、 
前記選択されたハードウェアアクセラレータを起動するステップは、 
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、 
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、 
　１以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、 
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記１以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、 
から構成されることを特徴とする方法。 
　　【請求項６】 
　選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、 
　メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、 
　あるプロセッシング要素が複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータをイネーブル化するステップと、 
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、 
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。 
　　【請求項７】 
　請求項６記載のコンピュータ可読記録媒体であって、 
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、 
から構成されることを特徴とするコンピュータ可読記録媒体。 
　　【請求項８】 
　請求項６記載のコンピュータ可読記録媒体であって、 
前記方法はさらに、 
　前記複数のハードウェア要素に選択ユニットを接続するステップと、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、 
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、 
を有することを特徴とするコンピュータ可読記録媒体。 
　　【請求項９】 
　請求項７記載のコンピュータ可読記録媒体であって、 
前記選択されたハードウェアアクセラレータを起動するステップは、 
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、 
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、 
　１以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、 
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記１以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、 
から構成されることを特徴とするコンピュータ可読記録媒体。 
　　【請求項１０】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、 
　複数のプロセッシング要素と、 
　選択ユニットに接続された複数のハードウェアアクセラレータと、 
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、 
から構成され、 
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、 
　前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも１つのビットを有し、 
　当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、 
ことを特徴とするプロセッサ。 
　　【請求項１１】 
　請求項１０記載のプロセッサであって、 
前記複数のプロセッシング要素は、 
　前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、 
　前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、 
から構成されることを特徴とするプロセッサ。 
　　【請求項１２】 
　請求項１０記載のプロセッサであって、 
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。 
　　【請求項１３】 
　請求項１０記載のプロセッサであって、 
　前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。 
　　【請求項１４】 
　請求項１０記載のプロセッサであって、 
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。 
　　【請求項１５】 
　請求項１０記載のプロセッサであって、 
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。 
　　【請求項１６】 
　請求項１０記載のプロセッサであって、 
　プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。 
　　【請求項１７】 
　請求項１０記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項１８】 
　請求項１０記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項１９】 
　請求項１０記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項２０】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、 
　各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、 
前記メディア信号プロセッサは、 
　複数のプロセッシング要素と、 
　選択ユニットに接続された複数のハードウェアアクセラレータと、 
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、 
　前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、 
　前記メモリインタフェースに接続されたランダムアクセスメモリと、 
から構成され、 
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、 
　前記汎用レジスタの少なくとも１つは、選択されたハードウェアアクセラレータをプロセッシング要素が起動することを可能にする少なくとも１つのビットを有し、 
　前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、 
ことを特徴とするコンピュータシステム。 
　　【請求項２１】 
　請求項２０記載のコンピュータシステムであって、 
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。 
　　【請求項２２】 
　請求項２０記載のコンピュータシステムであって、 
　前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。 
　　【請求項２３】 
　請求項２０記載のコンピュータシステムであって、 
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素に対応する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。 
　　【請求項２４】 
　請求項２０記載のコンピュータシステムであって、 
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。 
　　【請求項２５】 
　請求項２０記載のコンピュータシステムであって、 
　プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。 
　　【請求項２６】 
　請求項２０記載のコンピュータシステムであって、 
　前記ランダムアクセスメモリ（ＲＡＭ）は、シンクロナスデータランダムアクセスメモリ（ＳＤＲＡＭ）であることを特徴とするコンピュータシステム。」 
（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を、 
「　【請求項１】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、 
　プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、 
　前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、 
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、 
から構成されることを特徴とする方法。 
　　【請求項２】 
　請求項１記載の方法であって、 
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、 
から構成されることを特徴とする方法。 
　　【請求項３】 
　請求項１記載の方法であって、さらに、 
　前記複数のハードウェアアクセラレータに選択ユニットを接続するステップと、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、 
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、 
を有することを特徴とする方法。 
　　【請求項４】 
　請求項２記載の方法であって、 
前記選択されたハードウェアアクセラレータを起動するステップは、 
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、 
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、 
　１以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、 
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記１以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、 
から構成されることを特徴とする方法。 
　　【請求項５】 
　選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、 
　プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、 
　前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、 
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行するステップと、 
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。 
　　【請求項６】 
　請求項５記載のコンピュータ可読記録媒体であって、 
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、 
から構成されることを特徴とするコンピュータ可読記録媒体。 
　　【請求項７】 
　請求項５記載のコンピュータ可読記録媒体であって、 
前記方法はさらに、 
　前記複数のハードウェア要素に選択ユニットを接続するステップと、 
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、 
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、 
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、 
を有することを特徴とするコンピュータ可読記録媒体。 
　　【請求項８】 
　請求項７記載のコンピュータ可読記録媒体であって、 
前記選択されたハードウェアアクセラレータを起動するステップは、 
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、 
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、 
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、 
　１以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、 
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記１以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、 
から構成されることを特徴とするコンピュータ可読記録媒体。 
　　【請求項９】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、 
　複数のプロセッシング要素と、 
　選択ユニットに接続された複数のハードウェアアクセラレータと、 
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、 
から構成され、 
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、 
　前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする１以上のアドレスビットを有し、 
　当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、 
ことを特徴とするプロセッサ。 
　　【請求項１０】 
　請求項９記載のプロセッサであって、 
前記複数のプロセッシング要素は、 
　前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、 
　前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、 
から構成されることを特徴とするプロセッサ。 
　　【請求項１１】 
　請求項９記載のプロセッサであって、 
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。 
　　【請求項１２】 
　請求項９記載のプロセッサであって、 
　前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。 
　　【請求項１３】 
　請求項９記載のプロセッサであって、 
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。 
　　【請求項１４】 
　請求項９記載のプロセッサであって、 
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。 
　　【請求項１５】 
　請求項９記載のプロセッサであって、 
　プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。 
　　【請求項１６】 
　請求項９記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項１７】 
　請求項９記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項１８】 
　請求項９記載のプロセッサであって、 
　前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。 
　　【請求項１９】 
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、 
　各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、 
前記メディア信号プロセッサは、 
　複数のプロセッシング要素と、 
　選択ユニットに接続された複数のハードウェアアクセラレータと、 
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、 
　前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、 
　前記メモリインタフェースに接続されたランダムアクセスメモリと、 
から構成され、 
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、 
　前記汎用レジスタの少なくとも１つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする１以上のアドレスビットを有し、 
　前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有し、 
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。 
　　【請求項２０】 
　請求項１９記載のコンピュータシステムであって、 
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。 
　　【請求項２１】 
　請求項１９記載のコンピュータシステムであって、 
　前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。 
　　【請求項２２】 
　請求項１９記載のコンピュータシステムであって、 
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素に対応する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。 
　　【請求項２３】 
　請求項１９記載のコンピュータシステムであって、 
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。 
　　【請求項２４】 
　請求項１９記載のコンピュータシステムであって、 
　プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。 
　　【請求項２５】 
　請求項１９記載のコンピュータシステムであって、 
　前記ランダムアクセスメモリ（ＲＡＭ）は、シンクロナスデータランダムアクセスメモリ（ＳＤＲＡＭ）であることを特徴とするコンピュータシステム。」 
（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。） 
と補正するものである。 
　 
４．補正の適否 
４の１．特許法第１７条の２第３項の要件の検討 
　本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定を満たすか否かを検討すると、下記の点で同法第１７条の２第３項の要件を満たしていない。 
　 
　補正後の請求項１に「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」と記載されている。 
　しかしながら、平成１７年１２月２２日付けで提出された、国際出願日における国際特許出願の明細書若しくは図面（図面の中の説明に限る。）の翻訳文、同年同月同日付けで提出された、国際出願日における国際特許出願の請求の範囲の翻訳文、又は、国際出願日における国際特許出願の図面（図面の中の説明を除く。）（以下、これらをあわせて単に「当初翻訳文等」という。）には、補正後の請求項１の上記で指摘した箇所にある「アドレスビット」という語は記載されていない。また、当初翻訳文等に記載されたいかなる構成が、「アドレスビット」に対応するのかが不明である。 
　さらに、補正後の請求項１の上記で指摘した箇所には「１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、…（中略）…ハードウェアアクセラレータをイネーブル化する」と記載されている。当初翻訳文等の記載を総合勘案すれば、補正後の請求項１の上記で指摘した箇所にある「制御コマンド」は、図面の【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０に格納されている情報の一部または全部であると推察される。 
　しかしながら、当初翻訳文の【００１５】に「ＰＥ０（２２０−２）が、例えば、ＰＥ１（２２０−３）による利用を意味するＧＰＲ３６０に書き込まれた結果によりＨＷＡ　ＤＶビット３６２（図３Ａのビット３０４）を設定することにより、選択されたハードウェアアクセラレータ（ＨＷＡ）２５０のイネーブル化を要求する。」（この部分は翻訳がやや適切でない面があるので、当審で改めて仮訳すると、「最初にＰＥ０　２２０−２が、ＨＷＡ　ＤＶビット３６２（図３Ａのビット３０４）をセットすることにより、選択されたハードウェアアクセラレータ（ＨＷＡ）２５０のイネーブル化を要求する。これは、ＧＰＲ３６０への書き込みという結果となり、このＧＰＲ３６０はＰＥ１　２２０−３での消費（利用）に向けたものである。」）と記載され、当初翻訳文の【００１６】に「ＨＷＡ　ＤＶビット３６２の設定は、プロセッシング要素がＨＷＡ２５０のイネーブル化または起動を要求しているということを制御論理２３０に通知する。」と記載され、同じく【００１６】に「指定されたハードウェアアクセラレータをイネーブル化するようコントローラ２３０（図２）を設定する」と記載されていることから、プロセッシングユニットＰＥ２２０がＨＷＡ　ＤＶビット３６２（３０４）をセットし、このＨＷＡ　ＤＶビット３６２（３０４）のセットの検出に応答して、制御論理（コントローラ）２３０が、ハードウェアアクセラレータＨＷＡ２５０をイネーブル化することまでは、当初翻訳文等から辛うじて読み取れなくもないが、ＨＷＡ　ＤＶビット３６２（３０４）ではない、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０に格納されている情報についての何らかの検出に応答して、制御論理（コントローラ、制御ブロック）２３０が、ハードウェアアクセラレータＨＷＡ２５０をイネーブル化することまでは、当初翻訳文等に記載されているに等しい事項であるとすることはできない。 
　なお、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０に格納されている情報に関して、当初翻訳文の【００１６】に「一実施例では、図３Ｂに示されるように、汎用レジスタ３２０が制御論理２３０のための制御レジスタとして指定されてもよい（図２）。このような実施例によると、ＰＥ２２０は、レジスタ３２０が制御ブロック２３０のコマンドチャネルとして機能するように、指定されたレジスタ３２０に制御データを書き込むためのものである。一実施例では、ＰＥ２２０は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ３２４を特定する選択されたハードウェアアクセラレータ（ＨＷＡセレクト）３２２を示すためのものである。一実施例では、ＰＥ２２０は、制御データ３３０に書き込むことによりメディア処理機能を実行するようＨＷＡ２５０に指示する。」と記載されている。この記載には明確でない部分がある（特に「ＰＥ２２０は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ３２４を特定する選択されたハードウェアアクセラレータ（ＨＷＡセレクト）３２２を示すためのものである。」の部分。）ものの、当初翻訳文等の記載全体を総合勘案すれば、おそらくは、プロセッシングユニットＰＥ２２０が、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０に、当該プロセッシングユニットＰＥ２２０が選択するハードウエアアクセラレータＨＷＡ２５０を特定する情報であるＨＷＡセレクト３２２と、ハードウエアアクセラレータＨＷＡ２５０の入力データの位置を特定する情報３２４と、ハードウエアアクセラレータＨＷＡ２５０の出力データの位置を特定する情報３２６と、ハードウエアアクセラレータＨＷＡ２５０にメディア処理機能を実行させるための制御データ３３０を書き込み、この書き込まれた【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０が、制御論理（コントローラ、制御ブロック）２３０のためのコマンドチャネルの役割を果たし、制御論理（コントローラ、制御ブロック）２３０が、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０に基づいてハードウエアアクセラレータＨＷＡ２５０等の制御を行うことまでは、当初翻訳文等から辛うじて読み取れなくもないが、この【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０への書き込みが、ハードウエアアクセラレータＨＷＡ２５０のイネーブル化を直接引き起こす要因であることまでは、当初翻訳文等に記載されているに等しい事項であるとすることはできない。（そもそも、仮に【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０への書き込みが、ハードウエアアクセラレータＨＷＡ２５０のイネーブル化を直接引き起こす要因であるならば、当初翻訳文等に示されている実施例等においては、ハードウエアアクセラレータＨＷＡ２５０のイネーブル化を直接引き起こす可能性のある要因として、ＨＷＡ　ＤＶビット３６２（３０４）のセットの検出と、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０への書き込みの検出の２つがあることになり、当初翻訳文等におけるハードウエアアクセラレータＨＷＡ２５０のイネーブル化を行うタイミングが上記した２つの何れの検出時になるのか不明となる。） 
　以上で示したように、補正後の請求項１の「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」との記載は、当初翻訳文等の記載の範囲内のものであるとはいえない。 
　同様に、補正後の請求項５の「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」という記載、補正後の請求項９の「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示する」との記載、補正後の請求項１９の「前記汎用レジスタの少なくとも１つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする１以上のアドレスビットを有し、…（中略）…プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動する」という記載も、当初翻訳文等の記載の範囲内のものであるとはいえない。 
　
４の２．独立特許要件 
　上記４の１で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するものであるが、仮に、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げられる目的（以下、「限定的減縮の目的」という。）を少なくとも有するものとして、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定（以下、この規定を「独立特許要件」という。）に違反するものであるかを検討する。 
　
４の２の１．特許法第３６条第６項第１号の要件の検討 
　独立特許要件のうち、補正後の各請求項の記載が特許法第３６条第６項第１号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第６項第１号の規定を満たしていない。 
　
Ａ．補正後の請求項１に「アドレスビット」という語が記載されている。しかしながら、上記４の１で既に示したように、この「アドレスビット」という語は、明細書等にはない用語である。また、この「アドレスビット」が明細書等におけるいかなる構成に対応するのかも不明である。この点で補正後の請求項１は、明細書の発明の詳細な説明に記載されたものではない。 
　補正後の請求項５、補正後の請求項９、補正後の請求項１９についても同様である。 
 　 
Ｂ．補正後の請求項１に「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」と記載されている。しかしながら、上記４の１で既に示したことと同様の理由で、補正後の請求項１の上記で指摘した箇所の記載は、明細書の発明の詳細な説明に記載されたものではない。 
　補正後の請求項５についても同様である。 
 　 
Ｃ．補正後の請求項５、６及び７には（他の請求項とは異なり）「データドリブンアーキテクチャ」を前提とした発明である旨の限定がない。 
　しかしながら、明細書等においては専ら「データドリブンアーキテクチャ」を前提とした実施例等が示されており、本願においては、「データドリブンアーキテクチャ」を前提としない範囲まで請求項に係る発明を拡張ないし一般化できるとはいえない。この点で、補正後の請求項５、６及び７に関して、本願は特許法第３６条第６項第１号でいうサポート要件を満たしていない。 
　 
Ｄ．補正後の請求項９に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。 
　ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で補正後の請求項９の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものとはいえない。 
　 
Ｅ．補正後の請求項９に「前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする１以上のアドレスビットを有し、」と記載されている。 
　しかしながら、上記４の１で既に示したことと同様の理由で、補正後の請求項９の上記で指摘した箇所の記載のうち、「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示する」の部分は、明細書の発明の詳細な説明に記載されたものではない。 
　 
Ｆ．補正後の請求項９に「前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする１以上のアドレスビットを有し、」と記載されている。 
　しかしながら、補正後の請求項９の上記で指摘した箇所の記載のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の意味するところが不明である。 
　仮に、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」との記載が、「選択ユニット」が「ハードウェアアクセラレータの所有権」の設定に関して主体となる旨の趣旨であるとする。しかしながら、明細書等の記載を総合勘案すれば「選択ユニット」は図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであるゆえ、そのようなスイッチが（「ハードウェアアクセラレータの所有権」が設定された結果としてデータ等の転送経路の切り換えを行う程度のことをすることはさておき、）「ハードウェアアクセラレータの所有権」の設定に関して主体となることは通常はないので、補正後の請求項９の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されたものではないことになる。 
　また仮に、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」との記載が「ハードウェアアクセラレータの所有権を特定及び要求するよう」に、「プロセッシング要素が」何らの他の構成要素に対して「指示する」ことを意味するとする。しかしながら、明細書等には（明細書の記載は必ずしも明確とはいえないが、辛うじて読み取れなくもない範囲で推察すれば、）、プロセッシング要素１２０（２２０）がハードウェアアクセラレータの所有権を得るために【図３Ａ】と【図３Ｂ】に示されるレジスタに所定の情報を設定して、その設定された情報を基に、制御論理（コントローラ、制御ブロック）１３０（２３０）がハードウェアアクセラレータの何らかの設定を行う（例えば、ハードウェアアクセラレータをイネーブル化したり、スイッチに対して何らかの制御を行うなどが想定される。）程度のことが記載されているものと考えられることを考慮すれば、明細書等には、プロセッシング要素が何らかの他の構成要素（例えば、制御論理（コントローラ、制御ブロック）１３０（２３０））に指示して、その指示に応じて当該何らかの他の構成要素（例えば、制御論理（コントローラ、制御ブロック）１３０（２３０））が「ハードウェアアクセラレータの所有権を特定及び要求する」ことが記載されているとはいえない。 
　 
Ｇ．補正後の請求項９に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載によれば、あたかも「制御ユニット」が「選択ユニット」に「指示」して、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項９における「制御ユニット」は図面の【図１】や【図２】の「制御論理（コントローラ、制御ブロック）１３０（２３０）」に相当し、補正後の請求項９における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、補正後の請求項９の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　 
Ｈ．補正後の請求項１１に「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載によれば、あたかも「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項１１における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、補正後の請求項１１の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　補正後の請求項２０についても同様である。 
　 
Ｉ．補正後の請求項１１に「前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。 
　しかしながら、この記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明であり、結局のところ、補正後の請求項１１の指摘した箇所の記載が明細書の発明の詳細な説明におけるいかなる技術的事項に対応するのかが不明である。 
　補正後の請求項２０についても同様である。 
　 
Ｊ．補正後の請求項１２に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。ここでいう「特定されたプロセッシング要素」が何を意味するのかは明確でないが、補正後の請求項９及び１２の記載を考慮して、「特定されたプロセッシング要素」を仮に「ハードウェアアクセラレータの所有権」を要求した「プロセッシング要素」であるとすると、補正後の請求項１２の上記で指摘した記載である「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示す」とは、おそらくは、ハードウェアアクセラレータが出力するデータを、ハードウェアアクセラレータの所有権を要求したプロセッシング要素が利用可能であるか否かを示すことを意味することになる。 
　しかしながら、明細書等には、特に図面の【図５】乃至【図９】と、これらの図面に関する明細書における説明として、あるプロセッシング要素ＰＥの要求により（おそらくは所有権を獲得しつつ）ハードウェアアクセラレータＨＷＡをイネーブルにした後で、そのハードウェアアクセラレータＨＷＡが出力するデータを、ハードウェアアクセラレータＨＷＡのイネーブル化を要求したプロセッシング要素ＰＥとは異なる別のプロセッシング要素ＰＥが利用可能であるか否かを、データ有効（ＤＶ）ビットを用いて示すことが記載されている。つまり、明細書等には、ハードウェアアクセラレータＨＷＡが出力するデータを、ハードウェアアクセラレータＨＷＡのイネーブル化を要求したプロセッシング要素ＰＥ自身が利用可能であるか否かを示すことは記載されていない。 
　よって、補正後の請求項１２の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されているとはいえない。 
　補正後の請求項２１についても同様である。 
　 
Ｋ．補正後の請求項１３に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項１３の指摘した箇所の記載は、図面の【図５】及び【図６】と、これらの図面に対応する明細書の【００１７】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１７】には下記のように記載されている。 
　 
「【００１７】 
　図５を再び参照するに、ＨＷＡ　ＤＶビット３６２とＤＶビット３６４が、ＧＰＲ０（３６０）の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ２２０により与えられることを示すため、ＰＥ０（２２０−２）により設定される。ＰＥ１（２２０−３）は、ＧＰＲ３６０のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、ＰＥ１（２２０−３）とＰＥ２（２２０−４）は停止される。また、ＨＷＡが計算を実行し、出力データをＧＰＲ３６０に書き込むと、図６に示されるようにＰＥ１のＤＶビット３６６が設定される。一実施例では、ＤＶビット３６６がＧＲＰ３６０に設定されているため、ＰＥ１は当該データを読み込み、実行を継続することができる。ＧＲＰ３６０のデータがＰＥ１（２２０−３）により１回だけ必要とされる仮定すると、ＰＥ１（２２０−３）は読み出されたデータと共に、それの対応するＤＶビット３６６をクリアする。一実施例では、ＤＶビットのリセットと共に、レジスタ３１０へのリード命令が一命令として実行される。」 
　 
　このように、明細書の【００１７】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ１を停止させ、ハードウェアアクセラレータＨＷＡがデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされ、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ１が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。つまり、補正後の請求項１３の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応するとすれば）、明細書の【００１７】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で補正後の請求項１３は明細書の発明の詳細な説明に記載されたものではない。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【００１９】の記載を根拠に、補正後の請求項１３が明細書の発明の詳細な説明に記載されているとすることはできない。 
　補正後の請求項２２についても同様である。 
　 
Ｌ．補正後の請求項１５に「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項１５の指摘した箇所の記載は、図面の【図７】、【図８】及び【図９】と、これらの図面に対応する明細書の【００１８】及び【００１９】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１８】及び【００１９】には下記のように記載されている。 
　 
「【００１８】 
　図７において、ＰＥ０（２２０−２）は、ＰＥ２（２２０−４）の新たなデータを生成し、結果をＧＰＲ３６０に書き込む。データがＰＥ２（２２０−４）によるデータの読み込みを可能にするためＧＰＲ３６０に書き込まれると、ＰＥ０はＤＶビット３６８を設定する。ＰＥ０は、図８に示されるように、それがＧＰＲ３６０により終了されたことを示すＤＶビット３６２をリセットする。ＤＶビット３６８のアサート処理の検出は、データが利用可能であることを示す。この結果、ＤＶビット３６８が処理を再開するよう設定されるため、ＰＥ２が停止から解放される。次に、ＰＥ２（２２０−４）がＧＰＲ３６０からデータを読出し、ＤＶビット３６８をクリアする。 
　【００１９】 
　このため、一度クリアされると、すべてのＤＶビットが図９に示されるようにリセットされるため、ＧＰＲ３６０はすべてのＰＥ２２０に利用可能となる。…（後略）…」 
　 
　このように、明細書の【００１８】及び【００１９】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ２を停止させ、プロセッシング要素ＰＥ０がデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセット（設定）され、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ２が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。（なお、明細書の【００１８】及び【００１９】ではハードウェアアクセラレータＨＷＡは使用されていないため、ＨＷＡ　ＤＶビット３６２はリセットされたままである。）つまり、補正後の請求項１５の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応するとすれば）、明細書の【００１８】及び【００１９】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で補正後の請求項１５は明細書の発明の詳細な説明に記載されたものではない。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【００１９】の記載を根拠に、補正後の請求項１５が明細書の発明の詳細な説明に記載されているとすることはできない。 
　補正後の請求項２４についても同様である。 
　 
Ｍ．補正後の請求項１９に「前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。 
　しかしながら、上記４の１で既に示したことと同様の理由で、補正後の請求項１９の上記で指摘した箇所の記載のうち、「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する」の部分は、明細書の発明の詳細な説明に記載されたものではない。 
　 
Ｎ．補正後の請求項１９に「前記メディア信号プロセッサは、…（改行）…複数のプロセッシング要素と、…（中略）…複数のハードウェアアクセラレータと、…（中略）…レジスタファイルと、…（改行）…前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、…（改行）…前記メモリインタフェースに接続されたランダムアクセスメモリと、…（改行）…から構成され、」と記載されている。 
　ところで、明細書等の記載を総合勘案すると、補正後の請求項１９は、図面の【図１０】と、この【図１０】に対応する明細書の記載に対応するものである。その【図１０】から明らかなように、「メモリインタフェースユニット」と「メモリ」は複数の「メディア信号プロセッサＭＳＰ」の外部に存在するものである。これに対し、補正後の請求項１９の上記で指摘した箇所にはあたかも「メモリインタフェース」と「ランダムアクセスメモリ」が「メディア信号プロセッサ」の内部に存在するかのように記載されている。この点で補正後の請求項１９は明細書の発明の詳細な説明に記載されたものではない。 
　 
Ｏ．補正後の請求項１９に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載は、「制御ユニット」が「選択ユニット」に「指示」し、「指示」された「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項１９における「制御ユニット」は図面の【図１】や【図２】の「制御論理（コントローラ、制御ブロック）１３０（２３０）」に相当し、補正後の請求項１９における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、補正後の請求項１９の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　 
Ｐ．補正後の請求項１９に「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載は、「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項１９における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、補正後の請求項１９の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　　　　 
 ４の２の２．特許法第３６条第６項第２号の要件の検討 
　独立特許要件のうち、補正後の各請求項の記載が特許法第３６条第６項第２号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第６項第２号の規定を満たしていない。 
　 
Ａ．補正後の請求項１に「前記複数のハードウェアアクセラレータ」と記載されている。しかしながら、この記載より前には「ハードウェアアクセラレータ」という語は前記されているものの、「複数のハードウェアアクセラレータ」という語は前記されていない。 
 　補正後の請求項５についても同様である。 
　 
Ｂ．補正後の請求項１の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」と記載されている。しかしながら、補正後の請求項１には「データドリブンアーキテクチャ」を取り扱うための特有なステップは示されておらず、結局のところ、補正後の請求項１の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」としては明確なものであるとはいえない。 
　補正後の請求項２、３についても同様である。 
　 
Ｃ．補正後の請求項３に「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されている。この記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で補正後の請求項３の記載は適切なものではない。 
　 
Ｄ．補正後の請求項３に「アクセスを…（中略）…付与する」と記載されている。しかしながら、一般に「アクセス」とは、ある主体からある客体の情報を得るか更新する等のために働きかけることを意味する用語であり、「アクセスを」「付与する」という言い方はしないものである。この点で、補正後の請求項３の指摘した箇所の記載の意味するところが明確でない。 
　補正後の請求項７についても同様である。 
　 
Ｅ．補正後の請求項４の２箇所に「データに応じたプロセッシング要素」という記載があるが、（おそらくは、データドリブンであるプロセッシング要素、という趣旨であるとは推察されるものの）、「データに応じた」という文言そのものの意味するところが明確でない。 
　補正後の請求項８の２箇所、補正後の請求項１３の１箇所、補正後の請求項１５の１箇所、補正後の請求項２２の１箇所、補正後の請求項２４の１箇所についても同様である。 
　 
Ｆ．補正後の請求項５に「ハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体」と記載されている。 
　しかしながら、補正後の請求項５においては「前記命令は、…（中略）…から構成される方法をシステムに実行させるようプログラムするのに利用可能である」と記載されていることから明らかなように、ここでいう「命令」は「ハードウェアアクセラレータ」に対するものに限られるのではなく、むしろ、ここでいう「命令」は「システム」に補正後の請求項５に示される一連のステップを実行させるためのものである。そのため、補正後の請求項５において「ハードウェアアクセラレータに対する命令」と記載されていることは適切なものとはいえない。 
　 
Ｇ．補正後の請求項７に「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されている。この記載のうち「ハードウェア要素」は明らかに誤記であり、おそらくは「ハードウェアアクセラレータ」であると考えられる。また、補正後の請求項７の指摘した箇所の記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で補正後の請求項７の記載は適切なものではない。 
　 
Ｈ．補正後の請求項８は補正後の請求項７を引用するものである。そして、補正後の請求項７は補正後の請求項５を引用するものである。 
　ところで、補正後の請求項８に「前記選択されたハードウェアアクセラレータを起動するステップ」と記載されているが、「選択されたハードウェアアクセラレータを起動するステップ」という文言は、補正後の請求項５、７及び８において前記されていない。 
　なお、「選択されたハードウェアアクセラレータを起動するステップ」という文言は、補正後の請求項６に記載されているので、補正後の請求項８は補正後の請求項６を引用すべきものであったものと考えられる。 
　 
Ｉ．補正後の請求項９に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。 
　ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で補正後の請求項９の指摘した箇所の記載は明確なものとはいえない。 
　 
Ｊ．補正後の請求項９に「前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする１以上のアドレスビットを有し、」と記載されている。 
　しかしながら、補正後の請求項９の上記で指摘した箇所の記載のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の意味するところが不明である。 
（なお、補正後の請求項９の上記で指摘した箇所のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の部分について、考えられうるいくつかの解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した「４の２の１．特許法第３６条第６項第１号の要件の検討」にてＦ．の項目として既に示したとおりである。） 
　 
Ｋ．補正後の請求項９の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」と記載されている。しかしながら、補正後の請求項９には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、補正後の請求項９の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。 
　補正後の請求項１０、１１、１４、１６、１７、１８についても同様である。なお、補正後の請求項１０には一応「入力プロセッシング要素」と「出力プロセッシング要素」が示されている。しかしながら、「プロセッサ」内に「入力プロセッシング要素」と「出力プロセッシング要素」が存在するというのみでは、本願において課題を解決するための手段であると主張しているものと「入力プロセッシング要素」と「出力プロセッシング要素」との関係が明確であるとはいえない。そのため、補正後の請求項１０の記載は、依然として「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。 
　 
Ｌ．補正後の請求項１０に「前記複数のプロセッシング要素は、…（中略）…入力プロセッシング要素と、…（中略）…出力プロセッシング要素と、…（改行）…から構成される」と記載されているが、この記載のままでは日本語のニュアンスとしては、「複数のプロセッシング要素」には「入力プロセッシング要素」と「出力プロセッシング要素」しかないように解釈できるおそれがある。（例えば、「から構成される」に代えて「を少なくとも含む」とするほうが、より適切であると考えられる。） 
　 
Ｍ．補正後の請求項１１に「前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。 
　しかしながら、通常は「レジスタ」のなかに「プロセッシング要素」が存在することはなく、本願明細書等においても同様であるので、補正後の請求項１１の上記で指摘した箇所の記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明である。 
　補正後の請求項２０についても同様である。 
　 
Ｎ．補正後の請求項１２に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。しかしながら、補正後の請求項１２の上記で指摘した箇所が、日本語として何を意味するのかが不明である。 
（なお、補正後の請求項１２の上記で指摘した箇所について考えられうる解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した「４の２の１．特許法第３６条第６項第１号の要件の検討」にてＪ．の項目として既に示したとおりである。） 
　補正後の請求項２１についても同様である。 
　 
Ｏ．補正後の請求項１９の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」と記載されている。しかしながら、補正後の請求項１９には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、補正後の請求項１９の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」としては明確なものであるとはいえない。 
　補正後の請求項２０、２３、２５についても同様である。 
　 
Ｐ．補正後の請求項２２に「前記特定されたプロセッシング要素」と記載されている。しかしながら、補正後の請求項２２において「特定」という語は前記されていない。また、補正後の請求項２２が引用する補正後の請求項１９の１箇所に「特定」という語が一応記載されているものの、補正後の請求項１９にある「特定」と補正後の請求項２２にある「特定」は、その意味が異なることは明らかである。そのため、補正後の請求項２２の記載からは「前記特定されたプロセッシング要素」がいかなるプロセッシング要素であるのかが明確でない。 
　　 
４の２の３．特許法第３６条第４項第１号の要件の検討 
　独立特許要件のうち、補正後の各請求項の記載が特許法第３６条第４項第１号の規定を満たすものであるか否かを検討すると、下記の点で同法第３６条第４項第１号の規定を満たしていない。 
　 
Ａ．補正後の請求項１の「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」との記載が、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０への書き込みが、ハードウエアアクセラレータＨＷＡ２５０のイネーブル化を直接引き起こす要因であることを意味するとするならば、明細書等に示されている実施例等においては、ハードウエアアクセラレータＨＷＡ２５０のイネーブル化を直接引き起こす可能性のある要因として、ＨＷＡ　ＤＶビット３６２（３０４）のセットの検出と、【図３Ｂ】で示されるＨＷＡ制御レジスタ３２０への書き込みの検出の２つがあることになり、明細書等におけるハードウエアアクセラレータＨＷＡ２５０のイネーブル化を行うタイミングが上記した２つの何れの検出時になるのか不明である。 
　この点で、補正後の請求項１に関して、本願は特許法第３６条第４項第１号でいう実施可能要件を満たしていない。 
　補正後の請求項２乃至２５についても同様である。 
　 
Ｂ．補正後の請求項１３に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項１３の指摘した箇所の記載は、図面の【図５】及び【図６】と、これらの図面に対応する明細書の【００１７】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１７】には下記のように記載されている。 
　 
「【００１７】 
　図５を再び参照するに、ＨＷＡ　ＤＶビット３６２とＤＶビット３６４が、ＧＰＲ０（３６０）の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ２２０により与えられることを示すため、ＰＥ０（２２０−２）により設定される。ＰＥ１（２２０−３）は、ＧＰＲ３６０のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、ＰＥ１（２２０−３）とＰＥ２（２２０−４）は停止される。また、ＨＷＡが計算を実行し、出力データをＧＰＲ３６０に書き込むと、図６に示されるようにＰＥ１のＤＶビット３６６が設定される。一実施例では、ＤＶビット３６６がＧＲＰ３６０に設定されているため、ＰＥ１は当該データを読み込み、実行を継続することができる。ＧＲＰ３６０のデータがＰＥ１（２２０−３）により１回だけ必要とされる仮定すると、ＰＥ１（２２０−３）は読み出されたデータと共に、それの対応するＤＶビット３６６をクリアする。一実施例では、ＤＶビットのリセットと共に、レジスタ３１０へのリード命令が一命令として実行される。」 
　 
　このように、明細書の【００１７】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ１を停止させ、ハードウェアアクセラレータＨＷＡがデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされ、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ１が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。つまり、補正後の請求項１３の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応するとすれば）、明細書の【００１７】におけるセット・リセットの関係とは逆のことが記載されていることになる。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。 
　以上のことを考慮すれば、補正後の請求項１３の「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という記載が示す発明特定事項に関して、本願は特許法第３６条第４項第１号でいう実施可能要件を満たしていない。 
　補正後の請求項２２についても同様である。 
　 
Ｃ．補正後の請求項１５に「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項１５の指摘した箇所の記載は、図面の【図７】、【図８】及び【図９】と、これらの図面に対応する明細書の【００１８】及び【００１９】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１８】及び【００１９】には下記のように記載されている。 
　 
「【００１８】 
　図７において、ＰＥ０（２２０−２）は、ＰＥ２（２２０−４）の新たなデータを生成し、結果をＧＰＲ３６０に書き込む。データがＰＥ２（２２０−４）によるデータの読み込みを可能にするためＧＰＲ３６０に書き込まれると、ＰＥ０はＤＶビット３６８を設定する。ＰＥ０は、図８に示されるように、それがＧＰＲ３６０により終了されたことを示すＤＶビット３６２をリセットする。ＤＶビット３６８のアサート処理の検出は、データが利用可能であることを示す。この結果、ＤＶビット３６８が処理を再開するよう設定されるため、ＰＥ２が停止から解放される。次に、ＰＥ２（２２０−４）がＧＰＲ３６０からデータを読出し、ＤＶビット３６８をクリアする。 
　【００１９】 
　このため、一度クリアされると、すべてのＤＶビットが図９に示されるようにリセットされるため、ＧＰＲ３６０はすべてのＰＥ２２０に利用可能となる。…（後略）…」 
　 
　このように、明細書の【００１８】及び【００１９】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ２を停止させ、プロセッシング要素ＰＥ０がデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセット（設定）され、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ２が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。（なお、明細書の【００１８】及び【００１９】ではハードウェアアクセラレータＨＷＡは使用されていないため、ＨＷＡ　ＤＶビット３６２はリセットされたままである。）つまり、補正後の請求項１５の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応するとすれば）、明細書の【００１８】及び【００１９】におけるセット・リセットの関係とは逆のことが記載されていることになる。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。 
　以上のことを考慮すれば、補正後の請求項１５の「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という記載が示す発明特定事項に関して、本願は特許法第３６条第４項第１号でいう実施可能要件を満たしていない。 
　補正後の請求項２４についても同様である。 
　 
４の２の４．特許法第２９条第２項の要件の検討 
　独立特許要件のうち、補正後の各請求項の記載が特許法第２９条第２項の規定を満たすものであるか否かを検討すると、下記の点で同法第２９条第２項の規定を満たしていない。 
　 
４の２の４の１．補正後の請求項１についての検討 
　本願の出願前に頒布された刊行物である特開２００１−１６７０５８号公報（平成１３年６月２２日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。 
　 
…（中略）…
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
…（中略）…
　　
　本願の出願前に頒布された刊行物である米国特許出願公開第２００３／００２８７５１号明細書（２００３年２月６日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。 
　
…（中略）…
 　 
　よって、補正後の請求項１に係る発明は、引用発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　 
４の２の４の２．補正後の請求項２についての検討 
…（中略）…
　 
４の２の４の３．補正後の請求項３についての検討 
…（中略）…
　 
４の２の４の４．補正後の請求項４についての検討 
…（中略）…
　 
　本願の出願前に頒布された刊行物である特開平３−２４２７５０号公報（平成３年１０月２９日出願公開。以下、「引用例３」という。）には、図面とともに以下の技術的事項が記載されている。 
　
…（中略）…
 　 
　本願の出願前に頒布された刊行物である特開昭６３−１９０５８号公報（昭和６３年１月２６日出願公開。以下、「引用例４」という。）には、図面とともに以下の技術的事項が記載されている。 
　
…（中略）…
　
　そのため、補正後の請求項４に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明、引用例２に記載されている発明、引用例３及び引用例４に例示されている周知技術、及び、引用例３及び引用例４に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　
４の２の４の５．補正後の請求項５乃至８についての検討 
　補正後の請求項５乃至８と補正後の請求項１乃至４は、特許請求するものが「コンピュータ可読記録媒体」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としては、補正後の請求項５は補正後の請求項１に対応し、補正後の請求項６は補正後の請求項２に対応し、補正後の請求項７は補正後の請求項３に対応し、補正後の請求項８は補正後の請求項４に対応する。そのため、上記した４の２の４の１乃至４の２の４の４にて既に検討したことと同様の理由により、補正後の請求項５、６及び７に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項８に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明、引用例２に記載されている発明、引用例３及び引用例４に例示されている周知技術、及び、引用例３及び引用例４に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　なお、補正後の請求項５乃至７については「データドリブンアーキテクチャ」に関する記載がないので、上記４の２の４の１で示した相違点１は補正後の請求項５乃至７については引用発明との相違点とはならない。 
　 
４の２の４の６．補正後の請求項９乃至１８についての検討 
　補正後の請求項９乃至１８と補正後の請求項１乃至４は、特許請求するものが「プロセッサ」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としてはほとんどが同様のものであり、また、補正後の請求項１乃至４には記載されておらず、かつ、補正後の請求項９乃至１８に記載されている発明特定事項も、格別進歩性を生じさせるものではない。そのため、上記した４の２の４の１乃至４の２の４の４にて既に検討したことと同様の理由により、補正後の請求項９、１０、１１、１４、１６、１７及び１８に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項１２、１３及び１５に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明、引用例２に記載されている発明、引用例３及び引用例４に例示されている周知技術、及び、引用例３及び引用例４に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　 
４の２の４の７．補正後の請求項１９乃至２５についての検討 
　補正後の請求項１９乃至２５と補正後の請求項１乃至４は、特許請求するものが「コンピュータシステム」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としてはほとんどが同様のものであり、また、補正後の請求項１乃至４には記載されておらず、かつ、補正後の請求項１９乃至２５に記載されている発明特定事項も、格別進歩性を生じさせるものではない。そのため、上記した４の２の４の１乃至４の２の４の４にて既に検討したことと同様の理由により、補正後の請求項１９、２０、２３及び２５に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項２１、２２及び２４に係る発明は、引用発明、引用発明以外の引用例１に記載されている発明、引用例２に記載されている発明、引用例３及び引用例４に例示されている周知技術、及び、引用例３及び引用例４に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　 
４の２の４の８．英国特許出願公開第２３８６４４２号明細書と関連した、補正後の請求項１乃至２５についての検討 
　上記「２．優先権主張」で既に示したように、本願の全ての請求項について、パリ条約による優先権主張は認められない。そして、本願におけるパリ条約による優先権主張の日である２００３年６月２３日以降で本願の国際出願日である２００４年５月２６日より前に頒布された刊行物である英国特許出願公開第２３８６４４２号明細書（２００３年９月１７日出願公開。以下、「引用例５」という。）には、図面とともに以下の技術的事項が記載されている。 
　
…（中略）…
　 
　上記引用例５の記載事項及び図面を総合勘案すると、引用例５には、次の発明（以下、「引用発明乙」という。）が記載されていると認められる。 
　
…（中略）…
 　 
　つまり、用いている用語の違いはあるとはいえ、引用例１に記載された引用発明と同様の発明である引用発明乙が、引用例５には少なくとも記載されている。 
　そのため、上記した４の２の４の１乃至４の２の４の７で示した理由と同様の理由で、補正後の請求項１乃至３、５乃至７、９乃至１１、１４、１６乃至２０、２３、２５に係る発明は、引用発明乙、引用発明乙以外の引用例５に記載されている発明及び引用例２に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項４、８、１２、１３、１５、２１、２２、２４に係る発明は、引用発明乙、引用発明乙以外の引用例５に記載されている発明、引用例２に記載されている発明、引用例３及び引用例４に例示されている周知技術、及び、引用例３及び引用例４に記載されている発明に基いて、当業者が容易に発明をすることができたものである。 
　　 
４の３．むすび 
　上記４の１で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の、特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　また、仮に、本件補正が限定的減縮の目的を少なくとも有するとしても、上記４の２で示したように、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　よって、上記結論のとおり決定する。」 
　 
第２．本願発明について 
　平成２１年１０月３０日付け手続補正は上記のとおり却下されたので、本願に係る発明は、平成２０年４月１５日付けの手続補正により補正された特許請求の範囲に記載された事項により特定されるとおりのもの（つまりは、「第１．平成２１年１０月３０日付けの手続補正について」の「３．本件補正」における補正前の請求項１乃至２６の記載のとおりのもの）である。 
 　 
第３．優先権主張 
　「第１．平成２１年１０月３０日付けの手続補正について」の「２．優先権主張」において既に指摘したように、本願の全ての請求項について、パリ条約による優先権主張は認められない。なお、本願におけるパリ条約による優先権主張の日である２００３年６月２３日以降で本願の国際出願日である２００４年５月２６日より前に頒布された刊行物として、英国特許出願公開２３８６４４２号明細書（引用例５）がある。 
　 
第４．拒絶理由 
理由１ 
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
 　　 
　　　　　　　　　　　　　　　　　記 
１．請求項６、７及び８には（他の請求項とは異なり）「データドリブンアーキテクチャ」を前提とした発明である旨の限定がない。 
　しかしながら、明細書等においては専ら「データドリブンアーキテクチャ」を前提とした実施例等が示されており、本願においては、「データドリブンアーキテクチャ」を前提としない範囲まで請求項に係る発明を拡張ないし一般化できるとはいえない。この点で、請求項６、７及び８に関して、本願は特許法第３６条第６項第１号でいうサポート要件を満たしていない。 
　 
２．請求項１０に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。 
　ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で請求項１０の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものとはいえない。 
　 
３．請求項１０に「前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも１つのビットを有し、」と記載されている。この記載は、「プロセッシング要素」が「選択ユニット」に「指示」し、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを」「起動する」ことを意味すると解釈することができる。 
　ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであると考えられる。通常、スイッチは、データ等の転送経路の接続を切り換えるためのものであり、ハードウェアアクセラレータを起動する主体というわけではない。この点で請求項１０の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものではない。 
　 
４．請求項１０に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載によれば、あたかも「制御ユニット」が「選択ユニット」に「指示」して、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、請求項１０における「制御ユニット」は図面の【図１】や【図２】の「制御論理（コントローラ、制御ブロック）１３０（２３０）」に相当し、請求項１０における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、請求項１０の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　 
５．請求項１２に「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載によれば、あたかも「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、請求項１２における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、請求項１２の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　請求項２１についても同様である。 
　 
６．請求項１２に「前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。 
　しかしながら、この記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明であり、結局のところ、請求項１２の指摘した箇所の記載が明細書の発明の詳細な説明におけるいかなる技術的事項に対応するのかが不明である。 
　請求項２１についても同様である。 
　 
７．請求項１３に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。ここでいう「特定されたプロセッシング要素」が何を意味するのかは明確でないが、請求項１０及び１３の記載を考慮して、「特定されたプロセッシング要素」を仮に「ハードウェアアクセラレータの所有権」を要求した「プロセッシング要素」であるとすると、請求項１３の上記で指摘した記載である「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示す」とは、おそらくは、ハードウェアアクセラレータが出力するデータを、ハードウェアアクセラレータの所有権を要求したプロセッシング要素が利用可能であるか否かを示すことを意味することになる。 
　しかしながら、明細書等には、特に図面の【図５】乃至【図９】と、これらの図面に関する明細書における説明として、あるプロセッシング要素ＰＥの要求により（おそらくは所有権を獲得しつつ）ハードウェアアクセラレータＨＷＡをイネーブルにした後で、そのハードウェアアクセラレータＨＷＡが出力するデータを、ハードウェアアクセラレータＨＷＡのイネーブル化を要求したプロセッシング要素ＰＥとは異なる別のプロセッシング要素ＰＥが利用可能であるか否かを、データ有効（ＤＶ）ビットを用いて示すことが記載されている。つまり、明細書等には、ハードウェアアクセラレータＨＷＡが出力するデータを、ハードウェアアクセラレータＨＷＡのイネーブル化を要求したプロセッシング要素ＰＥ自身が利用可能であるか否かを示すことは記載されていない。 
　よって、請求項１３の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されているとはいえない。 
　請求項２２についても同様である。 
　 
８．請求項１４に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項１４の指摘した箇所の記載は、図面の【図５】及び【図６】と、これらの図面に対応する明細書の【００１７】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１７】には下記のように記載されている。 
　 
「【００１７】 
　図５を再び参照するに、ＨＷＡ　ＤＶビット３６２とＤＶビット３６４が、ＧＰＲ０（３６０）の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ２２０により与えられることを示すため、ＰＥ０（２２０−２）により設定される。ＰＥ１（２２０−３）は、ＧＰＲ３６０のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、ＰＥ１（２２０−３）とＰＥ２（２２０−４）は停止される。また、ＨＷＡが計算を実行し、出力データをＧＰＲ３６０に書き込むと、図６に示されるようにＰＥ１のＤＶビット３６６が設定される。一実施例では、ＤＶビット３６６がＧＲＰ３６０に設定されているため、ＰＥ１は当該データを読み込み、実行を継続することができる。ＧＲＰ３６０のデータがＰＥ１（２２０−３）により１回だけ必要とされる仮定すると、ＰＥ１（２２０−３）は読み出されたデータと共に、それの対応するＤＶビット３６６をクリアする。一実施例では、ＤＶビットのリセットと共に、レジスタ３１０へのリード命令が一命令として実行される。」 
　 
　このように、明細書の【００１７】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ１を停止させ、ハードウェアアクセラレータＨＷＡがデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされ、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ１が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。つまり、請求項１４の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応するとすれば）、明細書の【００１７】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で請求項１４は明細書の発明の詳細な説明に記載されたものではない。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【００１９】の記載を根拠に、請求項１４が明細書の発明の詳細な説明に記載されているとすることはできない。 
　請求項２３についても同様である。 
　 
９．請求項１６に「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項１６の指摘した箇所の記載は、図面の【図７】、【図８】及び【図９】と、これらの図面に対応する明細書の【００１８】及び【００１９】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１８】及び【００１９】には下記のように記載されている。 
　 
「【００１８】 
　図７において、ＰＥ０（２２０−２）は、ＰＥ２（２２０−４）の新たなデータを生成し、結果をＧＰＲ３６０に書き込む。データがＰＥ２（２２０−４）によるデータの読み込みを可能にするためＧＰＲ３６０に書き込まれると、ＰＥ０はＤＶビット３６８を設定する。ＰＥ０は、図８に示されるように、それがＧＰＲ３６０により終了されたことを示すＤＶビット３６２をリセットする。ＤＶビット３６８のアサート処理の検出は、データが利用可能であることを示す。この結果、ＤＶビット３６８が処理を再開するよう設定されるため、ＰＥ２が停止から解放される。次に、ＰＥ２（２２０−４）がＧＰＲ３６０からデータを読出し、ＤＶビット３６８をクリアする。 
　【００１９】 
　このため、一度クリアされると、すべてのＤＶビットが図９に示されるようにリセットされるため、ＧＰＲ３６０はすべてのＰＥ２２０に利用可能となる。…（後略）…」 
　 
　このように、明細書の【００１８】及び【００１９】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ２を停止させ、プロセッシング要素ＰＥ０がデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセット（設定）され、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ２が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。（なお、明細書の【００１８】及び【００１９】ではハードウェアアクセラレータＨＷＡは使用されていないため、ＨＷＡ　ＤＶビット３６２はリセットされたままである。）つまり、請求項１６の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応するとすれば）、明細書の【００１８】及び【００１９】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で請求項１６は明細書の発明の詳細な説明に記載されたものではない。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【００１９】の記載を根拠に、請求項１６が明細書の発明の詳細な説明に記載されているとすることはできない。 
　請求項２５についても同様である。 
　 
１０．請求項２０に「前記メディア信号プロセッサは、…（改行）…複数のプロセッシング要素と、…（中略）…複数のハードウェアアクセラレータと、…（中略）…レジスタファイルと、…（改行）…前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、…（改行）…前記メモリインタフェースに接続されたランダムアクセスメモリと、…（改行）…から構成され、」と記載されている。 
　ところで、明細書等の記載を総合勘案すると、請求項２０は、図面の【図１０】と、この【図１０】に対応する明細書の記載に対応するものである。その【図１０】から明らかなように、「メモリインタフェースユニット」と「メモリ」は複数の「メディア信号プロセッサＭＳＰ」の外部に存在するものである。これに対し、請求項２０の上記で指摘した箇所にはあたかも「メモリインタフェース」と「ランダムアクセスメモリ」が「メディア信号プロセッサ」の内部に存在するかのように記載されている。この点で請求項２０は明細書の発明の詳細な説明に記載されたものではない。 
　 
１１．請求項２０に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載は、「制御ユニット」が「選択ユニット」に「指示」し、「指示」された「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。 
　しかしながら、明細書等の記載を総合勘案すれば、請求項２０における「制御ユニット」は図面の【図１】や【図２】の「制御論理（コントローラ、制御ブロック）１３０（２３０）」に相当し、請求項２０における「選択ユニット」は図面の【図１】や【図２】の「スイッチ１４０（２４０）」に相当するものと考えられる。すると、請求項２０の指摘した箇所は、「スイッチ１４０（２４０）」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。 
　 
理由２ 
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。 
　 
　　　　　　　　　　　　　　　　　記 
１．請求項１の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」と記載されている。しかしながら、請求項１には「データドリブンアーキテクチャ」を取り扱うための特有なステップは示されておらず、結局のところ、請求項１の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」としては明確なものであるとはいえない。 
　請求項２、３、４についても同様である。 
　 
２．請求項２に「プロセッシング要素がハードウェアアクセラレータの選択を所望するとき、前記プロセッシング要素がビットを設定するのを可能にするステップ」と記載されているが、ここでいう「設定するのを可能にする」とはいかなることを意味するのかが、明細書等を参酌しても不明である。 
　 
３．請求項４に「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されている。この記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で請求項４の記載は適切なものではない。 
　 
４．請求項４に「アクセスを…（中略）…付与する」と記載されている。しかしながら、一般に「アクセス」とは、ある主体からある客体の情報を得るか更新する等のために働きかけることを意味する用語であり、「アクセスを」「付与する」という言い方はしないものである。この点で、請求項４の指摘した箇所の記載の意味するところが明確でない。 
　請求項８についても同様である。 
　 
５．請求項５の２箇所に「データに応じたプロセッシング要素」という記載があるが、（おそらくは、データドリブンであるプロセッシング要素、という趣旨であるとは推察されるものの）、「データに応じた」という文言そのものの意味するところが明確でない。 
　請求項９の２箇所、請求項１４の１箇所、請求項１６の１箇所、請求項２３の１箇所、請求項２５の１箇所についても同様である。 
　 
６．請求項６に「ハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体」と記載されている。 
　しかしながら、請求項６においては「前記命令は、…（中略）…から構成される方法をシステムに実行させるようプログラムするのに利用可能である」と記載されていることから明らかなように、ここでいう「命令」は「ハードウェアアクセラレータ」に対するものに限られるのではなく、むしろ、ここでいう「命令」は「システム」に請求項６に示される一連のステップを実行させるためのものである。そのため、請求項６において「ハードウェアアクセラレータに対する命令」と記載されていることは適切なものとはいえない。 
　 
７．請求項８に「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されている。この記載のうち「ハードウェア要素」は明らかに誤記であり、おそらくは「ハードウェアアクセラレータ」であると考えられる。また、請求項８の指摘した箇所の記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で請求項８の記載は適切なものではない。 
　 
８．請求項１０に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。 
　ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図１】及び【図２】における「スイッチ１４０（２４０）」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で請求項１０の指摘した箇所の記載は明確なものとはいえない。 
　 
９．請求項１０に「前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも１つのビットを有し、」と記載されている。 
　しかしながら、この記載のうち、「前記レジスタファイル内のレジスタの少なくとも１つのビットが前記プロセッシング要素により設定されること」と「前記プロセッシング要素が指示すること」とが同じことを意味するのか、それとも、異なることを意味するのかが明確でない。仮に異なることを意味するのであれば「前記プロセッシング要素が指示すること」とはいかなることを意味するのかが明確でない。 
　 
１０．請求項１０の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」と記載されている。しかしながら、請求項１０には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、請求項１０の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。 
　請求項１１、１２、１５、１７、１８、１９についても同様である。なお、請求項１１には一応「入力プロセッシング要素」と「出力プロセッシング要素」が示されている。しかしながら、「プロセッサ」内に「入力プロセッシング要素」と「出力プロセッシング要素」が存在するというのみでは、本願において課題を解決するための手段であると主張しているものと「入力プロセッシング要素」と「出力プロセッシング要素」との関係が明確であるとはいえない。そのため、請求項１１の記載は、依然として「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。 
　 
１１．請求項１１に「前記複数のプロセッシング要素は、…（中略）…入力プロセッシング要素と、…（中略）…出力プロセッシング要素と、…（改行）…から構成される」と記載されているが、この記載のままでは日本語のニュアンスとしては、「複数のプロセッシング要素」には「入力プロセッシング要素」と「出力プロセッシング要素」しかないように解釈できるおそれがある。（例えば、「から構成される」に代えて「を少なくとも含む」とするほうが、より適切であると考えられる。） 
　 
１２．請求項１２に「前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。 
　しかしながら、通常は「レジスタ」のなかに「プロセッシング要素」が存在することはなく、本願明細書等においても同様であるので、請求項１２の上記で指摘した箇所の記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明である。 
　請求項２１についても同様である。 
　 
１３．請求項１３に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されているが、この記載の意味するところが不明である。 
（なお、請求項１３の上記で指摘した箇所について考えられうる解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した理由１の７．の項目として既に示したとおりである。） 
　請求項２２についても同様である。 
　 
１４．請求項２０の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」と記載されている。しかしながら、請求項２０には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、請求項２０の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」としては明確なものであるとはいえない。 
　請求項２１、２４、２６についても同様である。 
　 
１５．請求項２３に「前記特定されたプロセッシング要素」と記載されている。しかしながら、請求項２０及び請求項２３において「特定」という語は前記されておらず、請求項２３の記載からは「前記特定されたプロセッシング要素」がいかなるプロセッシング要素であるのかが明確でない。 
　 
理由３ 
　この出願は、発明の詳細な説明の記載について下記の点で、特許法第３６条第４項第１号に規定する要件を満たしていない。 
　 
　　　　　　　　　　　　　　　　　記 
１．請求項１４に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項１４の指摘した箇所の記載は、図面の【図５】及び【図６】と、これらの図面に対応する明細書の【００１７】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１７】には下記のように記載されている。 
　 
「【００１７】 
　図５を再び参照するに、ＨＷＡ　ＤＶビット３６２とＤＶビット３６４が、ＧＰＲ０（３６０）の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ２２０により与えられることを示すため、ＰＥ０（２２０−２）により設定される。ＰＥ１（２２０−３）は、ＧＰＲ３６０のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、ＰＥ１（２２０−３）とＰＥ２（２２０−４）は停止される。また、ＨＷＡが計算を実行し、出力データをＧＰＲ３６０に書き込むと、図６に示されるようにＰＥ１のＤＶビット３６６が設定される。一実施例では、ＤＶビット３６６がＧＲＰ３６０に設定されているため、ＰＥ１は当該データを読み込み、実行を継続することができる。ＧＲＰ３６０のデータがＰＥ１（２２０−３）により１回だけ必要とされる仮定すると、ＰＥ１（２２０−３）は読み出されたデータと共に、それの対応するＤＶビット３６６をクリアする。一実施例では、ＤＶビットのリセットと共に、レジスタ３１０へのリード命令が一命令として実行される。」 
　 
　このように、明細書の【００１７】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ１を停止させ、ハードウェアアクセラレータＨＷＡがデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされ、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ１が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。つまり、請求項１４の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応するとすれば）、明細書の【００１７】におけるセット・リセットの関係とは逆のことが記載されていることになる。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１７】におけるプロセッシング要素ＰＥ１に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。 
　以上のことを考慮すれば、請求項１４の「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、１以上のデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という記載が示す発明特定事項に関して、本願は特許法第３６条第４項第１号でいう実施可能要件を満たしていない。 
　請求項２３についても同様である。 
　 
２．請求項１６に「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項１６の指摘した箇所の記載は、図面の【図７】、【図８】及び【図９】と、これらの図面に対応する明細書の【００１８】及び【００１９】の記載に対応するものであると考えられる。 
　ところで、明細書の【００１８】及び【００１９】には下記のように記載されている。 
　 
「【００１８】 
　図７において、ＰＥ０（２２０−２）は、ＰＥ２（２２０−４）の新たなデータを生成し、結果をＧＰＲ３６０に書き込む。データがＰＥ２（２２０−４）によるデータの読み込みを可能にするためＧＰＲ３６０に書き込まれると、ＰＥ０はＤＶビット３６８を設定する。ＰＥ０は、図８に示されるように、それがＧＰＲ３６０により終了されたことを示すＤＶビット３６２をリセットする。ＤＶビット３６８のアサート処理の検出は、データが利用可能であることを示す。この結果、ＤＶビット３６８が処理を再開するよう設定されるため、ＰＥ２が停止から解放される。次に、ＰＥ２（２２０−４）がＧＰＲ３６０からデータを読出し、ＤＶビット３６８をクリアする。 
　【００１９】 
　このため、一度クリアされると、すべてのＤＶビットが図９に示されるようにリセットされるため、ＧＰＲ３６０はすべてのＰＥ２２０に利用可能となる。…（後略）…」 
　 
　このように、明細書の【００１８】及び【００１９】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ２を停止させ、プロセッシング要素ＰＥ０がデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ２に対応したＤＶビットがセット（設定）され、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ２が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されている。（なお、明細書の【００１８】及び【００１９】ではハードウェアアクセラレータＨＷＡは使用されていないため、ＨＷＡ　ＤＶビット３６２はリセットされたままである。）つまり、請求項１６の上記で指摘した箇所のうち、「１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には（「特定されたプロセッシング要素」が明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応するとすれば）、明細書の【００１８】及び【００１９】におけるセット・リセットの関係とは逆のことが記載されていることになる。 
　なお、明細書の【００１９】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。」とは記載されているものの、明細書の【００１８】及び【００１９】におけるプロセッシング要素ＰＥ２に対応したＤＶビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。 
　以上のことを考慮すれば、請求項１６の「プロセッシング要素は、１以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という記載が示す発明特定事項に関して、本願は特許法第３６条第４項第１号でいう実施可能要件を満たしていない。 
　請求項２５についても同様である。 
　 
理由４ 
　この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　 
　　　　　記　　　（引用文献等については引用文献等一覧参照） 
・請求項　１−２６ 
・引用文献等　１−４ 
・備考 
　上記「第１．平成２１年１０月３０日付けの手続補正について」の「４の２の４．特許法第２９条第２項の要件の検討」の４の２の４の１乃至４の２の４の７にて示した理由と同様の理由で、本願の請求項１乃至４、６乃至８、１０乃至１２、１５、１７乃至２１、２４、２６に係る発明は、引用例１及び引用例２に記載された発明に基いて当業者が容易に発明をすることができたものであり、本願の請求項５、９、１３、１４、１６、２２、２３、２５に係る発明は、引用例１乃至４に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。 
（なお、本件補正（平成２１年１０月３０日付けの手続補正）による補正後の各請求項に係る発明と補正前の各請求項に係る発明においては、ハードウェアアクセラレータをイネーブル化等する契機となるビットの種類が異なる（例えば、補正後の請求項１では「１以上のアドレスビットと制御コマンド」、補正前の請求項１では「少なくとも１つのビット」。）が、補正後における当該ビットであれ、補正前における当該ビットであれ、引用例２に記載された発明を考慮すれば容易に想到し得たものである。） 
　 
・請求項　１−２６ 
・引用文献等　２−５ 
・備考 
　上記「第１．平成２１年１０月３０日付けの手続補正について」の「４の２の４．特許法第２９条第２項の要件の検討」の４の２の４の８にて示した理由と同様の理由で、本願の請求項１乃至４、６乃至８、１０乃至１２、１５、１７乃至２１、２４、２６に係る発明は、引用例５及び引用例２に記載された発明に基いて当業者が容易に発明をすることができたものであり、本願の請求項５、９、１３、１４、１６、２２、２３、２５に係る発明は、引用例２乃至５に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。 
（なお、本件補正（平成２１年１０月３０日付けの手続補正）による補正後の各請求項に係る発明と補正前の各請求項に係る発明においては、ハードウェアアクセラレータをイネーブル化等する契機となるビットの種類が異なる（例えば、補正後の請求項１では「１以上のアドレスビットと制御コマンド」、補正前の請求項１では「少なくとも１つのビット」。）が、補正後における当該ビットであれ、補正前における当該ビットであれ、引用例２に記載された発明を考慮すれば容易に想到し得たものである。） 
　　　　 
　拒絶の理由が新たに発見された場合には拒絶の理由が通知される。 
　　 
　　　　　　　　　　　引　用　文　献　等　一　覧 
１．特開２００１−１６７０５８号公報 
２．米国特許出願公開第２００３／００２８７５１号明細書 
３．特開平３−２４２７５０号公報 
４．特開昭６３−１９０５８号公報 
５．英国特許出願公開第２３８６４４２号明細書』
　
第３．平成２４年２月２３日付け意見書における請求人の主張と同日付け手続補正
１．平成２４年２月２３日付け意見書における請求人の主張
　平成２４年２月２３日付け意見書における請求人の主張は下記のとおりである。なお、付されていた下線は省略している。
　
「（１）審判官殿は平成２３年８月１８日付け（起案日）で、平成２１年１０月３０日付けの手続補正を却下すると共に、本出願は、特許法第２９条第２項及び第３６条に規定する要件を満たしていないとして拒絶理由を通知しました。
　
（２）本願出願人は、別途手続補正書を提出し、特許請求の範囲を補正しました。具体的には、平成２１年１０月３０日付けの手続補正と概ね同様の補正をしました。請求項１について、「イネーブル化するステップ」を「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップ」と補正し、同様の趣旨の補正を他の独立形式の各請求項にしました。当該補正は、例えば、図３〜４及び関連する明細書の記載などに基づくものであります。
　
（３）まず、第１７条の２第３項（４の１）について、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップ」は、例えば、図３〜４及び関連する明細書の記載などに基づくものであります。
　
（４）次に、第３６条第６項第１号（４の２の１）について、補正後の請求項１〜２５に係る発明は、当初明細書等に記載された事項に基づくものであると思料致します。
　Ａについて、「アドレスビット」は、明細書の［００１０］の「残念なことに、ＰＥ１２０により制御可能なハードウェアアクセラレータとＰＥの個数は、ハードウェアアクセラレータのアドレッシングに割当てられる命令ワードのビット数を含む複数の要因により制限される。」に基づくものであります。
　Ｂについて、上述したとおりです。
　Ｃについて、請求項５〜７は、当初明細書等に記載された事項に基づくものであると思料致します。
　Ｄについて、明細書の［０００５］に基づくものであります。
　Ｅ〜Ｇについて、明細書の［００１６］などに基づくものであります。また、明細書の記載と一致させるべく「制御論理」と改めました。
　Ｉについて、請求項１１を「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内においてプロセッシング要素から制御コマンドを受信し」と改めました。
　Ｊについて、明細書の［００１５］などに基づくものであります。
　Ｋについて、明細書の［００１５］〜［００２０］などに基づくものであります。
　Ｍについて、上述したとおりです。
　Ｎ，Ｏについて、明細書の［００１５］〜［００２０］などに基づくものであります。
　Ｐについて、図１，１０などの記載に基づくものであります。
　
（５）次に、第３６条第６項第２項（４の２の２）について、補正後の請求項１〜２５は明確であると思料致します。
　
（６）次に、第３６条第４項第１号（４の２の３）について、補正後の請求項１〜２５に係る発明は、当初明細書等の記載に基づき当業者が実施できると思料致します。
　
（７）次に、第２９条第２項（４の２の４）についてご説明致します。
　引用例１（特開２００１−１６７０５８号公報）は、ＣＰＵが非動作状態でＦＰＵを利用可能であること、すなわち、空いているＦＰＵを利用可能であることについて開示しています（［００４８］，［００５９］，［００６６］，［００７６］）。リクエストを実行するための空いているＦＰＵがないとき、次に利用可能なＦＰＵが当該リクエストを実行するのに利用されます（［００６６］，［００６７］）。しかしながら、引用例１は、すべてのＦＰＵが同一の機能である浮動小数点演算を実行し、ＣＰＵには空いているＦＰＵに対してマスタが付与されることしか記載されていません。すなわち、引用例１は、「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与する」特徴については記載していないと考えます。
　引用例２（米国特許出願公開第２００３／００２８７５１号）もまた、「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与する」特徴について記載していないと考えます。
　従って、請求項１に係る発明はこれらに基づき当業者が容易に成し得るものでないと思料致します。同様の理由により、他の請求項２〜２５に係る発明もまた進歩性を有すると思料致します。
　
（８）以上、補正後の請求項１〜２５について、すべての拒絶理由は解消されたと思料致します。再応御審理の上特許審決賜りたく願い上げます。」
　
２．平成２４年２月２３日付け手続補正
　平成２４年２月２３日付け手続補正（以下、「直近補正」という。）は、特許請求の範囲の記載を下記のように補正するものである。なお、付されていた下線は省略している。
　
「　【請求項１】
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
　プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
　前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
　　【請求項２】
　請求項１記載の方法であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とする方法。
　　【請求項３】
　請求項１記載の方法であって、さらに、
　前記複数のハードウェアアクセラレータに選択ユニットを通信接続するステップと、
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とする方法。
　　【請求項４】
　請求項２記載の方法であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
　少なくとも１つのデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記少なくとも１つのデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とする方法。
　　【請求項５】
　選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、
　プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
　前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行するステップと、
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。
　　【請求項６】
　請求項５記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、
　前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
　　【請求項７】
　請求項５記載のコンピュータ可読記録媒体であって、
前記方法はさらに、
　前記複数のハードウェア要素に選択ユニットを通信接続するステップと、
　前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも１つのレジスタを指定するステップと、
　選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
　受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とするコンピュータ可読記録媒体。
　　【請求項８】
　請求項６記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
　前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
　前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
　受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
　少なくとも１つのデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
　１以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記少なくとも１つのデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
　　【請求項９】
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、
　複数のプロセッシング要素と、
　選択ユニットに接続された複数のハードウェアアクセラレータと、
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
から構成され、
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
　前記汎用レジスタの少なくとも１つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする１以上のアドレスビットを有し、
　当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御論理を有する、
ことを特徴とするプロセッサ。
　　【請求項１０】
　請求項９記載のプロセッサであって、
前記複数のプロセッシング要素は、
　前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、
　前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、
から構成されることを特徴とするプロセッサ。
　　【請求項１１】
　請求項９記載のプロセッサであって、
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。
　　【請求項１２】
　請求項９記載のプロセッサであって、
　前記制御論理は、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。
　　【請求項１３】
　請求項９記載のプロセッサであって、
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、少なくとも１つのデータに応じたプロセッシング要素を特定する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。
　　【請求項１４】
　請求項９記載のプロセッサであって、
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。
　　【請求項１５】
　請求項９記載のプロセッサであって、
　プロセッシング要素は、少なくとも１つのデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。
　　【請求項１６】
　請求項９記載のプロセッサであって、
　前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
　　【請求項１７】
　請求項９記載のプロセッサであって、
　前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
　　【請求項１８】
　請求項９記載のプロセッサであって、
　前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
　　【請求項１９】
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、
　各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、
前記メディア信号プロセッサは、
　複数のプロセッシング要素と、
　選択ユニットに接続された複数のハードウェアアクセラレータと、
　前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
　前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、
　前記メモリインタフェースに接続されたランダムアクセスメモリと、
から構成され、
　前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
　前記汎用レジスタの少なくとも１つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする１以上のアドレスビットを有し、
　前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御論理を有し、
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
　　【請求項２０】
　請求項１９記載のコンピュータシステムであって、
　前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
　　【請求項２１】
　請求項１９記載のコンピュータシステムであって、
　前記制御論理は、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。
　　【請求項２２】
　請求項１９記載のコンピュータシステムであって、
　プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、少なくとも１つのデータに応じたプロセッシング要素に対応する１以上のビットを設定し、該１以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。
　　【請求項２３】
　請求項１９記載のコンピュータシステムであって、
　前記プロセッシング要素は、前記レジスタファイル内の少なくとも１つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。
　　【請求項２４】
　請求項１９記載のコンピュータシステムであって、
　プロセッシング要素は、少なくとも１つのデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の１以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが１以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。
　　【請求項２５】
　請求項１９記載のコンピュータシステムであって、
　前記ランダムアクセスメモリ（ＲＡＭ）は、シンクロナスデータランダムアクセスメモリ（ＳＤＲＡＭ）であることを特徴とするコンピュータシステム。」（以下、この特許請求の範囲に記載された請求項を「直近補正後の請求項」という。）
　
第４．「直近補正後の請求項」と（既に却下されている）「補正後の請求項」と「補正前の請求項」の関係について
　以下では、「第２．平成２３年８月１８日付け最初の拒絶理由通知で通知した拒絶理由」における表記にあわせて、平成２０年４月１５日付けの手続補正により補正された特許請求の範囲の記載における請求項を「補正前の請求項」と呼び、平成２１年１０月３０日付けの手続補正（本件補正。但し、この手続補正は既に却下されている。）により補正された特許請求の範囲における請求項を「補正後の請求項」と呼び、平成２４年２月２３日付け手続補正（直近補正）により補正された特許請求の範囲における請求項を「直近補正後の請求項」と呼ぶことにする。
　直近補正後の請求項１は補正前の請求項１または２に対応する。また、ｎを２以上２５以下の自然数とするとき、直近補正後の請求項ｎは補正前の請求項ｎ＋１に対応する。
　また、ｍを１以上２５以下の自然数とするとき、直近補正後の請求項ｍは（既に却下された）補正後の請求項ｍに対応する。下記で指摘する点を除けば、ｍを１以上２５以下の自然数とするとき、直近補正後の請求項ｍと（既に却下された）補正後の請求項ｍは同一である。
　
甲．（既に却下されている）補正後の請求項３及び７では「接続するステップ」と記載されているのに対し、直近補正後の請求項３及び７では「通信接続するステップ」と記載されている。
乙．（既に却下されている）補正後の請求項４及び８のそれぞれの２箇所では「１以上のデータに応じたプロセッシング要素」と記載されているのに対し、直近補正後の請求項４及び８のそれぞれの２箇所では「少なくとも１つのデータに応じたプロセッシング要素」と記載されている。
丙．（既に却下されている）補正後の請求項８は補正後の請求項７を直接引用しているものであるのに対し、直近補正後の請求項８は直近補正後の請求項６を直接引用している。
丁．（既に却下されている）補正後の請求項９、１２、１９及び２１では「制御ユニット」と記載されているのに対し、直近補正後の請求項９、１２、１９及び２１では「制御論理」と記載されている。
戊．（既に却下されている）補正後の請求項１１では「少なくとも１つのレジスタ内のプロセッシング要素」と記載されているのに対し、直近補正後の請求項１１では「少なくとも１つのレジスタ内においてプロセッシング要素」と記載されている。
己．（既に却下されている）補正後の請求項１３、１５、２２及び２４では「１以上のデータに応じたプロセッシング要素」と記載されているのに対し、直近補正後の請求項１３、１５、２２及び２４では「少なくとも１つのデータに応じたプロセッシング要素」と記載されている。
　
第５．平成２３年８月１８日付け最初の拒絶理由通知のうち、理由１（特許法第３６条第６項第１号）の検討
　
１．平成２３年８月１８日付け最初の拒絶理由通知における、理由１の１．乃至１１．と「第１．平成２１年１０月３０日付け手続補正について」の「４の２の１．特許法第３６条第６項第１号の要件の検討」における指摘事項の対応関係について
　平成２３年８月１８日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由１の１．乃至１１．の特許法第３６条第６項第１号違反の拒絶理由を示すとともに、（既に却下されている）補正後の各請求項に対して、同拒絶理由通知のなかの「第１．平成２１年１０月３０日付け手続補正について」の「４の２の１．特許法第３６条第６項第１号の要件の検討」にてＡ．乃至Ｐ．の特許法第３６条第６項第１号違反の指摘を行っている。そして、同拒絶理由通知における４の２の１．のＣ．と理由１の１．は同様のものであり、４の２の１．のＤ．と理由１の２．は同様のものであり、４の２の１．のＦ．と理由１の３．は同様のものであり、４の２の１．のＧ．と理由１の４．は同様のものであり、４の２の１．のＨ．と理由１の５．は同様のものであり、４の２の１．のＩ．と理由１の６．は同様のものであり、４の２の１．のＪ．と理由１の７．は同様のものであり、４の２の１．のＫ．と理由１の８．は同様のものであり、４の２の１．のＬ．と理由１の９．は同様のものであり、４の２の１．のＮ．と理由１の１０．は同様のものであり、４の２の１．のＯ．と理由１の１１．は同様のものである。
　
２．直近補正後の各請求項について特許法第３６条第６項第１号違反の拒絶理由が解消しているか否かの検討
　「第４．「直近補正後の請求項」と（既に却下されている）「補正後の請求項」と「補正前の請求項」の関係について」にて甲．乃至己．として指摘した点を除けば、ｍを１以上２５以下の自然数とするとき、直近補正後の請求項ｍと（既に却下されている）補正後の請求項ｍは同一であることは既に指摘しているところである。この甲．乃至己．として指摘した点について、直近補正後の各請求項と（既に却下されている）補正後の各請求項が異なる点をもってしては、平成２３年８月１８日付け最初の拒絶理由通知における理由１の１．乃至１１．（及び、この理由１の１．乃至１１．に対応する、同拒絶理由通知における４の２の１．のＣ．、Ｄ．、Ｆ．、Ｇ．、Ｈ．、Ｉ．、Ｊ．、Ｋ．、Ｌ．、Ｎ．、Ｏ．）は何ら解消されるものではない。
　なお、同拒絶理由通知の理由１の６．（４の２の１．のＩ．）に関連して、補正前の請求項１２や（既に却下されている）補正後の請求項１１では「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されていたところを、直近補正後の請求項１１では「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、」と記載されている。しかしながら、直近補正後の請求項１１の指摘した箇所は、あたかも「選択ユニット」が「レジスタファイルの少なくとも１つのレジスタ」を包含するかのように解釈することができるものであり、この点で依然として直近補正後の請求項１１に係る発明が明細書の発明の詳細な説明に記載されたものとはいえない。また、直近補正後の請求項１１において行われた補正と同様の補正は直近補正後の請求項２０については行われていないので、直近補正後の請求項２０について同拒絶理由通知の理由１の６．（４の２の１．のＩ．）は解消されていない。
　
３．請求人の意見書における主張の検討
　「第３．平成２４年２月２３日付け意見書における請求人の主張と同日付け手続補正」の「１．平成２４年２月２３日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。このうち、平成２３年８月１８日付け最初の拒絶理由通知における理由１の１．乃至１１．（及び、この理由１の１．乃至１１．に対応する、同拒絶理由通知における４の２の１．のＣ．、Ｄ．、Ｆ．、Ｇ．、Ｈ．、Ｉ．、Ｊ．、Ｋ．、Ｌ．、Ｎ．、Ｏ．）についての主張を検討する。
　
３の１．理由１の１．（４の２の１．のＣ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の１．（４の２の１．のＣ．）については、請求人は「Ｃについて、請求項５〜７は、当初明細書等に記載された事項に基づくものであると思料致します。」と主張するのみで、何ら具体的な主張を行っていない。
　
３の２．理由１の２．（４の２の１．のＤ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の２．（４の２の１．のＤ．）については、請求人は「Ｄについて、明細書の［０００５］に基づくものであります。」と主張している。明細書の【０００５】は次のとおりである。
　
「【０００５】
［詳細な説明］
　データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータを用いた方法及び装置が説明される。一実施例では、本装置は、複数のプロセッシングユニット（ＰＥ）を備える。複数のハードウェアアクセラレータが、選択ユニットに接続されている。さらに、レジスタが、選択ユニット及び複数のプロセッシングユニットに接続されている。一実施例では、当該レジスタは、複数のアクセラレータと共に、複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタ（ＧＰＲ）を備える。一実施例では、ＧＰＲの少なくとも１つは、プロセッシングユニットが選択ユニットを介し選択されたハードウェアアクセラレータにアクセス可能となるためのビットを有する。」
　
　この【０００５】の記載からは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となるような解釈を導き出すことはできない。そのため、請求人の上記主張は採用できない。
　
３の３．理由１の３．（４の２の１．のＦ．）と理由１の４．（４の２の１．のＧ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の３．（４の２の１．のＦ．）と理由１の４．（４の２の１．のＧ．）については、請求人は「Ｅ〜Ｇについて、明細書の［００１６］などに基づくものであります。また、明細書の記載と一致させるべく「制御論理」と改めました。」と主張している。明細書の【００１６】は次のとおりである。
　
「【００１６】
　一実施例では、ＨＷＡ　ＤＶビット３６２の設定は、プロセッシング要素がＨＷＡ２５０のイネーブル化または起動を要求しているということを制御論理２３０に通知する。一実施例では、図３Ｂに示されるように、汎用レジスタ３２０が制御論理２３０のための制御レジスタとして指定されてもよい（図２）。このような実施例によると、ＰＥ２２０は、レジスタ３２０が制御ブロック２３０のコマンドチャネルとして機能するように、指定されたレジスタ３２０に制御データを書き込むためのものである。一実施例では、ＰＥ２２０は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ３２４を特定する選択されたハードウェアアクセラレータ（ＨＷＡセレクト）３２２を示すためのものである。一実施例では、ＰＥ２２０は、制御データ３３０に書き込むことによりメディア処理機能を実行するようＨＷＡ２５０に指示する。他の実施例では、コントローラ（図示せず）は、指定されたハードウェアアクセラレータをイネーブル化するようコントローラ２３０（図２）を設定するためのものとすることが可能である。」
　
　この【００１６】の記載には「選択ユニット」についての言及がなく、「選択ユニット」とハードウェアアクセラレータの起動との関係について指摘している同拒絶理由通知の理由１の３．（４の２の１．のＦ．）と理由１の４．（４の２の１．のＧ．）に対する適切な反論の根拠として【００１６】を挙げることには妥当性がない。そのため、請求人の上記主張は採用できない。
　なお、請求項において「制御ユニット」を「制御論理」と補正したことにより、同拒絶理由通知の理由１の３．（４の２の１．のＦ．）と理由１の４．（４の２の１．のＧ．）の拒絶理由が解消するわけではない。
　
３の４．理由１の５．（４の２の１．のＨ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の５．（４の２の１．のＨ．）については、請求人は特段の主張は行っていない。
　
３の５．理由１の６．（４の２の１．のＩ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の６．（４の２の１．のＩ．）については、請求人は「Ｉについて、請求項１１を「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内においてプロセッシング要素から制御コマンドを受信し」と改めました。」と主張している。
　この点については既に「２．直近補正後の各請求項について特許法第３６条第６項第１号違反の拒絶理由が解消しているか否かの検討」にて、なお書きとして指摘したとおりである。依然として直近補正後の請求項１１に係る発明が明細書の発明の詳細な説明に記載されたものとはいえない。また、直近補正後の請求項１１において行われた補正と同様の補正は直近補正後の請求項２０については行われていないので、直近補正後の請求項２０について同拒絶理由通知の理由１の６．（４の２の１．のＩ．）は解消されていない。
　
３の６．理由１の７．（４の２の１．のＪ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の７．（４の２の１．のＪ．）については、請求人は「Ｊについて、明細書の［００１５］などに基づくものであります。」と主張している。明細書の【００１５】は次のとおりである。
　
「【００１５】
　一実施例では、ＧＰＲ３１０は、データ有効（ＤＶ）ビット３０６（３０６−１，．．．，３０６−ｎ）によりＧＰＲ３１０を通過するデータをタグ付けすることによって、ＰＥ２２０間でデータを交換する。ＤＶビット３０６の目的は、データ格納リソースの所有権の確立と、１以上のデータ利用者の確率と、選択されたハードウェアアクセラレータの起動の特定の３つである。図４に示された実施例では、ＰＥ間のデータ同期処理が説明される。まず、ＰＥ０（２２０−２）が、例えば、ＰＥ１（２２０−３）による利用を意味するＧＰＲ３６０に書き込まれた結果によりＨＷＡ　ＤＶビット３６２（図３Ａのビット３０４）を設定することにより、選択されたハードウェアアクセラレータ（ＨＷＡ）２５０のイネーブル化を要求する。また、ＰＥ０はＤＶビット３６４をアサートする。さらに、ＨＷＡ　ＤＶビット３６２がまた、ＰＥ０（２２０−２）によるＨＷＡ２５０の制御を示すよう設定される。」
　
　この【００１５】の記載は、あるプロセッシング要素ＰＥ０（２２０−２）がハードウェアアクセラレータＨＷＡ（２５０）のイネーブル化を要求し、ハードウェアアクセラレータＨＷＡ（２５０）が生成したデータを別のプロセッシング要素ＰＥ１（２２０−３）に利用させる場合に、当該あるプロセッシング要素ＰＥ０（２２０−２）が、汎用レジスタ（３６０（または３１０））のＨＷＡ　ＤＶビット（３６２（または３０４））と当該あるプロセッシング要素ＰＥ０（２２０−２）に対応するデータ有効（ＤＶ）ビット（３６４（または３０６−１））をセットすることを示す程度のものである。
　同拒絶理由通知の理由１の７．（４の２の１．のＪ．）は、端的に言えば、明細書等には、ハードウェアアクセラレータＨＷＡが出力するデータを、ハードウェアアクセラレータＨＷＡのイネーブル化を要求したプロセッシング要素ＰＥ自身が利用可能であるか否かをデータ有効（ＤＶ）ビットを用いて示すことは記載されていないとするものであるので、その点に対する言及のない【００１５】は、同拒絶理由通知の理由１の７．（４の２の１．のＪ．）に対する適切な反論の根拠としては妥当でない。そのため、請求人の上記主張は採用できない。
　
３の７．理由１の８．（４の２の１．のＫ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の８．（４の２の１．のＫ．）については、請求人は「Ｋについて、明細書の［００１５］〜［００２０］などに基づくものであります。」と主張している。明細書の【００１５】乃至【００２０】は次のとおりである。
　
「【００１５】
　一実施例では、ＧＰＲ３１０は、データ有効（ＤＶ）ビット３０６（３０６−１，．．．，３０６−ｎ）によりＧＰＲ３１０を通過するデータをタグ付けすることによって、ＰＥ２２０間でデータを交換する。ＤＶビット３０６の目的は、データ格納リソースの所有権の確立と、１以上のデータ利用者の確率と、選択されたハードウェアアクセラレータの起動の特定の３つである。図４に示された実施例では、ＰＥ間のデータ同期処理が説明される。まず、ＰＥ０（２２０−２）が、例えば、ＰＥ１（２２０−３）による利用を意味するＧＰＲ３６０に書き込まれた結果によりＨＷＡ　ＤＶビット３６２（図３Ａのビット３０４）を設定することにより、選択されたハードウェアアクセラレータ（ＨＷＡ）２５０のイネーブル化を要求する。また、ＰＥ０はＤＶビット３６４をアサートする。さらに、ＨＷＡ　ＤＶビット３６２がまた、ＰＥ０（２２０−２）によるＨＷＡ２５０の制御を示すよう設定される。
　【００１６】
　一実施例では、ＨＷＡ　ＤＶビット３６２の設定は、プロセッシング要素がＨＷＡ２５０のイネーブル化または起動を要求しているということを制御論理２３０に通知する。一実施例では、図３Ｂに示されるように、汎用レジスタ３２０が制御論理２３０のための制御レジスタとして指定されてもよい（図２）。このような実施例によると、ＰＥ２２０は、レジスタ３２０が制御ブロック２３０のコマンドチャネルとして機能するように、指定されたレジスタ３２０に制御データを書き込むためのものである。一実施例では、ＰＥ２２０は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ３２４を特定する選択されたハードウェアアクセラレータ（ＨＷＡセレクト）３２２を示すためのものである。一実施例では、ＰＥ２２０は、制御データ３３０に書き込むことによりメディア処理機能を実行するようＨＷＡ２５０に指示する。他の実施例では、コントローラ（図示せず）は、指定されたハードウェアアクセラレータをイネーブル化するようコントローラ２３０（図２）を設定するためのものとすることが可能である。
　【００１７】
　図５を再び参照するに、ＨＷＡ　ＤＶビット３６２とＤＶビット３６４が、ＧＰＲ０（３６０）の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ２２０により与えられることを示すため、ＰＥ０（２２０−２）により設定される。ＰＥ１（２２０−３）は、ＧＰＲ３６０のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、ＰＥ１（２２０−３）とＰＥ２（２２０−４）は停止される。また、ＨＷＡが計算を実行し、出力データをＧＰＲ３６０に書き込むと、図６に示されるようにＰＥ１のＤＶビット３６６が設定される。一実施例では、ＤＶビット３６６がＧＲＰ３６０に設定されているため、ＰＥ１は当該データを読み込み、実行を継続することができる。ＧＲＰ３６０のデータがＰＥ１（２２０−３）により１回だけ必要とされる仮定すると、ＰＥ１（２２０−３）は読み出されたデータと共に、それの対応するＤＶビット３６６をクリアする。一実施例では、ＤＶビットのリセットと共に、レジスタ３１０へのリード命令が一命令として実行される。
　【００１８】
　図７において、ＰＥ０（２２０−２）は、ＰＥ２（２２０−４）の新たなデータを生成し、結果をＧＰＲ３６０に書き込む。データがＰＥ２（２２０−４）によるデータの読み込みを可能にするためＧＰＲ３６０に書き込まれると、ＰＥ０はＤＶビット３６８を設定する。ＰＥ０は、図８に示されるように、それがＧＰＲ３６０により終了されたことを示すＤＶビット３６２をリセットする。ＤＶビット３６８のアサート処理の検出は、データが利用可能であることを示す。この結果、ＤＶビット３６８が処理を再開するよう設定されるため、ＰＥ２が停止から解放される。次に、ＰＥ２（２２０−４）がＧＰＲ３６０からデータを読出し、ＤＶビット３６８をクリアする。
　【００１９】
　このため、一度クリアされると、すべてのＤＶビットが図９に示されるようにリセットされるため、ＧＰＲ３６０はすべてのＰＥ２２０に利用可能となる。ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「１」に設定されてもよく、また「０」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「０」（アサートされたロー信号またはアクティブ「１」（アサートされたハイ信号）であってもよい。
　【００２０】
　従って、ＤＶビットを用いることにより、ＰＥはレジスタファイル３００（図３Ａ）内のＧＰＲ３１０の所有権を指定することが可能である。一実施例では、設定されたＤＶビットの検出は、データがＧＰＲ３６０に書き込まれるまでデータに依存するＰＥ２２０を停止させる。一実施例では、ＨＷＡ　ＤＶビット３６２は、要求されたデータがＰＥ２２０または選択されたＨＷＡにより生成されたものか示す。一実施例では、制御レジスタ３２０（図３Ｂ）は、ＨＷＡ２５０と当該ＨＷＡ２５０を選択したＰＥ２２０とを特定するためアクセスされる。従って、ＭＳＰ２００の各種ＰＥ２２０は、データドリブンであり、指定されたプログラムデータフローとは関係なく機能する。」
　
　この【００１５】乃至【００２０】の記載（特に、【００１７】）は、同拒絶理由通知の理由１の８．（４の２の１．のＫ．）において既に検討を行ったところである。そして、明細書の【００１７】には、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされない状態においては、プロセッシング要素ＰＥ１を停止させ、ハードウェアアクセラレータＨＷＡがデータを汎用レジスタＧＰＲに書き込むことに伴って、汎用レジスタＧＰＲのプロセッシング要素ＰＥ１に対応したＤＶビットがセットされ、このＤＶビットのセットに伴って、それまで停止していたプロセッシング要素ＰＥ１が汎用レジスタＧＰＲのデータを読み込んで処理の実行を継続することが記載されていることも、同拒絶理由通知の理由１の８．（４の２の１．のＫ．）において指摘したものである。そして、【００１５】乃至【００２０】のその他の箇所において、同拒絶理由通知の理由１の８．（４の２の１．のＫ．）を覆すに足るだけのことが記載されているとはいえない。そのため、請求人の上記主張は採用できない。
　
３の８．理由１の９．（４の２の１．のＬ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の９．（４の２の１．のＬ．）については、請求人は特段の主張は行っていない。
　　
３の９．理由１の１０．（４の２の１．のＮ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の１０．（４の２の１．のＮ．）については、請求人は「Ｎ…（中略）…について、明細書の［００１５］〜［００２０］などに基づくものであります。」と主張している。
　しかしながら、同拒絶理由通知の理由１の１０．（４の２の１．のＮ．）で既に指摘したように、直近補正後の請求項１９（補正前の請求項２０と（既に却下されている）補正後の請求項１９に対応する。）における「前記メディア信号プロセッサは、…（改行）…複数のプロセッシング要素と、…（中略）…複数のハードウェアアクセラレータと、…（中略）…レジスタファイルと、…（改行）…前記メディア信号プロセッサの１以上に接続されたメモリインタフェースと、…（改行）…前記メモリインタフェースに接続されたランダムアクセスメモリと、…（改行）…から構成され、」は、図面の【図１０】と、この【図１０】に対応する明細書の記載に対応するものである。そして、【図１０】に対応する明細書の箇所は、【００２１】乃至【００２３】である。そのため、【００１５】乃至【００２０】を根拠とする請求人の反論は妥当なものであるとはいえないので、請求人の上記主張は採用できない。
　
３の１０．理由１の１１．（４の２の１．のＯ．）について
　平成２３年８月１８日付け最初の拒絶理由通知の理由１の１１．（４の２の１．のＯ．）については、請求人は「…（前略）…Ｏについて、明細書の［００１５］〜［００２０］などに基づくものであります。」と主張している。
　しかしながら、明細書の【００１５】乃至【００２０】には「選択ユニット」についての言及がなく、「選択ユニット」とハードウェアアクセラレータの起動との関係について指摘している同拒絶理由通知の理由１の１１．（４の２の１．のＯ．）に対する適切な反論の根拠として【００１５】乃至【００２０】を挙げることには妥当性がない。そのため、請求人の上記主張は採用できない。
　　
第６．平成２３年８月１８日付け最初の拒絶理由通知のうち、理由２（特許法第３６条第６項第２号）の検討
　
１．平成２３年８月１８日付け最初の拒絶理由通知における、理由２の１．乃至１５．と「第１．平成２１年１０月３０日付け手続補正について」の「４の２の２．特許法第３６条第６項第２号の要件の検討」における指摘事項の対応関係について
　平成２３年８月１８日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由２の１．乃至１５．の特許法第３６条第６項第２号違反の拒絶理由を示すとともに、（既に却下されている）補正後の各請求項に対して、同拒絶理由通知のなかの「第１．平成２１年１０月３０日付け手続補正について」の「４の２の２．特許法第３６条第６項第２号の要件の検討」にてＡ．乃至Ｐ．の特許法第３６条第６項第２号違反の指摘を行っている。そして、同拒絶理由通知における４の２の２．のＢ．と理由２の１．は同様のものであり、４の２の２．のＣ．と理由２の３．は同様のものであり、４の２の２．のＤ．と理由２の４．は同様のものであり、４の２の２．のＥ．と理由２の５．は同様のものであり、４の２の２．のＦ．と理由２の６．は同様のものであり、４の２の２．のＧ．と理由２の７．は同様のものであり、４の２の２．のＩ．と理由２の８．は同様のものであり、４の２の２．のＪ．と理由２の９．は同様のものであり、４の２の２．のＫ．と理由２の１０．は同様のものであり、４の２の２．のＬ．と理由２の１１．は同様のものであり、４の２の２．のＭ．と理由２の１２．は同様のものであり、４の２の２．のＮ．と理由２の１３．は同様のものであり、４の２の２．のＯ．と理由２の１４．は同様のものであり、４の２の２．のＰ．と理由２の１５．は同様のものである。
　
２．直近補正後の各請求項について特許法第３６条第６項第２号違反の拒絶理由が解消しているか否かの検討
　「第４．「直近補正後の請求項」と（既に却下されている）「補正後の請求項」と「補正前の請求項」の関係について」にて甲．乃至己．として指摘した点を除けば、ｍを１以上２５以下の自然数とするとき、直近補正後の請求項ｍと（既に却下されている）補正後の請求項ｍは同一であることは既に指摘しているところである。この甲．乃至己．として指摘した点について、直近補正後の各請求項と（既に却下されている）補正後の各請求項が異なる点をもってしては、平成２３年８月１８日付け最初の拒絶理由通知における理由２の１．、及び、３．乃至１５．（及び、この理由２の１．及び、３．乃至１５．に対応する、同拒絶理由通知における４の２の２．のＢ．、Ｃ．、Ｄ．、Ｅ．、Ｆ．、Ｇ．、Ｉ．、Ｊ．、Ｋ．、Ｌ．、Ｍ．、Ｎ．、Ｏ．、Ｐ．）は何ら解消されるものではない。
　なお、同拒絶理由通知の理由２の３．（４の２の２．のＣ．）と理由２の７．（４の２の２．のＧ．）に関連して、補正前の請求項４や（既に却下されている）補正後の請求項３では「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されていたところを、直近補正後の請求項３では「前記複数のハードウェアアクセラレータに選択ユニットを通信接続するステップ」と記載されており、また、補正前の請求項８や（既に却下されている）補正後の請求項７では「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されていたところを、直近補正後の請求項７では「前記複数のハードウェア要素に選択ユニットを通信接続するステップ」と記載されている。しかしながら、「通信接続する」という語句のみではその意味するところが明確とはいえず、複数のハードウェアアクセラレータ（ハードウェア要素）と選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係を意味すると、依然として解釈することができるので、直近補正後の請求項３及び７について、同拒絶理由通知の理由２の３．（４の２の２．のＣ．）と理由２の７．（４の２の２．のＧ．）は解消されていない。
　また、同拒絶理由通知の理由２の１２．（４の２の２．のＭ．）に関連して、補正前の請求項１２や（既に却下されている）補正後の請求項１１では「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されていたところを、直近補正後の請求項１１では「前記選択ユニットは、前記レジスタファイルの少なくとも１つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、」と記載されている。しかしながら、直近補正後の請求項１１の指摘した箇所の記載のままでは、「選択ユニット」と「レジスタファイルの少なくとも１つのレジスタ」の関係が明確でなく、この点で依然として直近補正後の請求項１１の記載は明確でない。また、直近補正後の請求項１１において行われた補正と同様の補正は直近補正後の請求項２０については行われていないので、直近補正後の請求項２０について同拒絶理由通知の理由２の１２．（４の２の２．のＭ．）は解消されていない。
　
３．請求人の意見書における主張の検討
　「第３．平成２４年２月２３日付け意見書における請求人の主張と同日付け手続補正」の「１．平成２４年２月２３日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。しかしながら、平成２３年８月１８日付け最初の拒絶理由通知の理由２（４の２の２．）については、請求人は「次に、第３６条第６項第２項（４の２の２）について、補正後の請求項１〜２５は明確であると思料致します。」と主張するのみで、何ら具体的は反論を行っていない。
　
第７．平成２３年８月１８日付け最初の拒絶理由通知のうち、理由３（特許法第３６条第４項第１号）の検討
　
１．平成２３年８月１８日付け最初の拒絶理由通知における、理由３の１．及び２．と「第１．平成２１年１０月３０日付け手続補正について」の「４の２の３．特許法第３６条第４項第１号の要件の検討」における指摘事項の対応関係について
　平成２３年８月１８日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由３の１．及び２．の特許法第３６条第４項第１号違反の拒絶理由を示すとともに、（既に却下されている）補正後の各請求項に対して、同拒絶理由通知のなかの「第１．平成２１年１０月３０日付け手続補正について」の「４の２の３．特許法第３６条第４項第１号の要件の検討」にてＡ．乃至Ｃ．の特許法第３６条第４項第１号違反の指摘を行っている。そして、同拒絶理由通知における４の２の３．のＢ．と理由３の１．は同様のものであり、４の２の３．のＣ．と理由３の２．は同様のものである。
　
２．直近補正後の各請求項について特許法第３６条第４項第１号違反の拒絶理由が解消しているか否かの検討
　「第４．「直近補正後の請求項」と（既に却下されている）「補正後の請求項」と「補正前の請求項」の関係について」にて甲．乃至己．として指摘した点を除けば、ｍを１以上２５以下の自然数とするとき、直近補正後の請求項ｍと（既に却下されている）補正後の請求項ｍは同一であることは既に指摘しているところである。この甲．乃至己．として指摘した点について、直近補正後の各請求項と（既に却下されている）補正後の各請求項が異なる点をもってしては、平成２３年８月１８日付け最初の拒絶理由通知における理由３の１．及び２．（及び、この理由３の１．及び２．に対応する、同拒絶理由通知における４の２の３．のＢ．及びＣ．）は何ら解消されるものではない。
　
３．請求人の意見書における主張の検討
　「第３．平成２４年２月２３日付け意見書における請求人の主張と同日付け手続補正」の「１．平成２４年２月２３日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。しかしながら、平成２３年８月１８日付け最初の拒絶理由通知の理由３（４の２の３．）については、請求人は「次に、第３６条第４項第１号（４の２の３）について、補正後の請求項１〜２５に係る発明は、当初明細書等の記載に基づき当業者が実施できると思料致します。」と主張するのみで、何ら具体的は反論を行っていない。
　
第８．平成２３年８月１８日付け最初の拒絶理由通知のうち、理由４（特許法第２９条第２項）の検討
１．優先権主張
　本願は、２００３年６月２３日にアメリカ合衆国に出願された出願番号第１０／６００６１７号（以下、「優先基礎米国出願」という。）に基づく、パリ条約による優先権主張を伴うものである。 
　しかしながら、平成２３年８月１８日付け最初の拒絶理由通知においても既に指摘したとおり、優先基礎米国出願は、「FRICTION STIR WELDING MEMBER」という発明の名称を持つ出願であって、優先基礎米国出願と本願は、出願人（審判請求人）、発明者、明細書等に開示されている技術的事項のいずれもが全く異なるものである。 
　そのため、本願の全ての請求項について、パリ条約による優先権主張は認められない。 
　　
２．本願発明の認定
　本願の請求項１に係る発明（以下、「本願発明」は、平成２４年２月２３日付けの手続補正により補正された、本願の特許請求の範囲の請求項１（直近補正後の請求項１）に記載されたとおりの次のものと認められる。
　
「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
　プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
　前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
　前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。」
　
３．先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
３の１．引用例１に記載されている技術的事項
　当審が拒絶理由通知において引用した特開２００１−１６７０５８号公報（平成１３年６月２２日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術的事項が記載されている。
　
（１の１） 
「【００４６】図１において、符号の１００は本実施の形態のマルチＣＰＵ方式の情報処理装置…（中略）…である。また、１０ａ，１０ｂ，１０ｃは互いに独立した状態で動作するマイクロプロセッサの代表例としてのＣＰＵ（中央演算処理装置）、…（中略）…２０ａ，２０ｂ，２０ｃは専用プロセッサの代表例としての浮動小数点演算処理を行うＦＰＵ（フローティング演算ユニット）、３０は複数のＣＰＵ１０ａ，１０ｂ，１０ｃと複数のＦＰＵ２０ａ，２０ｂ，２０ｃとの制御信号の接続を切り換えるＦＰＵ選択部、４０はＦＰＵ選択部３０を制御することによりＣＰＵ１０ａ，１０ｂ，１０ｃとＦＰＵ２０ａ，２０ｂ，２０ｃとの接続状態を制御するＦＰＵ接続制御部、４２は複数のＦＰＵ２０ａ，２０ｂ，２０ｃのいずれかが動作状態にあるかまたは不動作状態にあるかなどの情報やどのＣＰＵ１０ａ，１０ｂ，１０ｃおよび外部ＣＰＵ１００のうちどのＣＰＵがマスターになっているかの情報を示すＦＰＵ状態レジスタである。…（後略）…」 
　 
（１の２） 
「【００４８】ＦＰＵ接続制御部４０は、ＣＰＵ１０ａ，１０ｂ，１０ｃのいずれかから要支援命令の代表例としての浮動小数点演算処理のリクエストがあったときに、ＦＰＵ状態レジスタ４２の情報を解読し、不動作となっているすなわち空いている状態のいずれかのＦＰＵとリクエストしているマスターのＣＰＵとを接続するようにＦＰＵ選択部３０を制御するように構成されている。ＣＰＵ１０ａ，１０ｂ，１０ｃとＦＰＵ２０ａ，２０ｂ，２０ｃの接続の関係は、固定的に定まっているわけではなく、常に流動的なものとなる。 
【００４９】ＣＰＵに接続されることとなるＦＰＵは、そのＣＰＵからの浮動小数点演算の命令を受けて、浮動小数点演算を実行するものとして構成されている。」 
　  
（１の３） 
「【００５８】ＦＰＵ接続制御部４０は、ＦＰＵ状態レジスタ４２のほかにＦＰＵ状態解読部（ＤＥＣ；Decoder）４４と外部ＣＰＵインタフェース４６とを備えている。
【００５９】ＣＰＵ１０ａ，１０ｂ，１０ｃの各々はＦＰＵ状態解読部４４に対して浮動小数点演算のためのリクエストを送出するようになっている。ＦＰＵ状態解読部４４は、リクエストを受け取ると、ＦＰＵ状態レジスタ４２を参照して、不動作状態となっているＦＰＵがあるかどうか、またそれはどのＦＰＵかを解読し、リクエストを発したＣＰＵに対して、その結果を知らせる。さらに、ＦＰＵ状態解読部４４は、前記のように、ＦＰＵ２０ａ，２０ｂ，２０ｃのうち不動作状態のＦＰＵを、リクエストのあったＣＰＵに接続するようにＦＰＵ選択部３０に対して制御信号を送出する。…（後略）…」 
　 
（１の４） 
「【００６５】一方、ステップＳ３０において浮動小数点演算処理が必要であると判断したときはステップＳ１００に進んで該当計算命令群をＦＰＵ２０ａ，２０ｂ，２０ｃのいずれかに処理させるべく、当該のＣＰＵはＦＰＵ接続制御部４０におけるＦＰＵ状態解読部４４に対してＦＰＵ使用のためのリクエストを発行する。 
【００６６】リクエストを受けたＦＰＵ状態解読部４４は、ステップＳ１１０，Ｓ１２０においてＦＰＵ状態レジスタ４２の状態を見る。すなわちＦＰＵ２０ａ，２０ｂ，２０ｃのいずれが不動作となっているすなわち空いている状態となっているか否かをモニタする。…（中略）… 
【００６７】空いている状態のＦＰＵがあったとき、またはＦＰＵに空きが発生したときには、リクエストを許可し、ステップＳ１４０において該当ＣＰＵから空き状態の使用可能なＦＰＵ（２０ａ，２０ｂ，２０ｃのいずれか）が使用する一時記憶レジスタ５０のバンク（５０ａ，５０ｂ，５０ｃのいずれか）へ演算用のデータを転送する。 
【００６８】そして、ステップＳ１５０において、該当のＦＰＵは、現在のマスターとなっているＣＰＵの命令による浮動小数点演算処理を実行する。…（後略）…」
　
３の２．引用発明の認定
　上記（１の１）に「符号の１００は本実施の形態のマルチＣＰＵ方式の情報処理装置…（中略）…である。また、１０ａ，１０ｂ，１０ｃは互いに独立した状態で動作するマイクロプロセッサの代表例としてのＣＰＵ（中央演算処理装置）、…（中略）…２０ａ，２０ｂ，２０ｃは専用プロセッサの代表例としての浮動小数点演算処理を行うＦＰＵ（フローティング演算ユニット）…（中略）…である。」と記載されていることから、引用例１は、複数の中央処理装置ＣＰＵ１０と複数のフローティング演算ユニットＦＰＵ２０を備えた情報処理装置に関するものである。
　
　上記（１の２）に「ＦＰＵ接続制御部４０は、ＣＰＵ１０ａ，１０ｂ，１０ｃのいずれかから要支援命令の代表例としての浮動小数点演算処理のリクエストがあったときに、ＦＰＵ状態レジスタ４２の情報を解読し、不動作となっているすなわち空いている状態のいずれかのＦＰＵとリクエストしているマスターのＣＰＵとを接続するようにＦＰＵ選択部３０を制御するように構成されている。」と記載され、上記（１の３）に「ＦＰＵ接続制御部４０は、ＦＰＵ状態レジスタ４２のほかにＦＰＵ状態解読部（ＤＥＣ；Decoder）４４…（中略）…を備えている。…（中略）…ＣＰＵ１０ａ，１０ｂ，１０ｃの各々はＦＰＵ状態解読部４４に対して浮動小数点演算のためのリクエストを送出するようになっている。ＦＰＵ状態解読部４４は、リクエストを受け取ると、ＦＰＵ状態レジスタ４２を参照して、不動作状態となっているＦＰＵがあるかどうか、またそれはどのＦＰＵかを解読し、リクエストを発したＣＰＵに対して、その結果を知らせる。さらに、ＦＰＵ状態解読部４４は、前記のように、ＦＰＵ２０ａ，２０ｂ，２０ｃのうち不動作状態のＦＰＵを、リクエストのあったＣＰＵに接続するようにＦＰＵ選択部３０に対して制御信号を送出する。」と記載され、上記（１の４）に「ステップＳ３０において浮動小数点演算処理が必要であると判断したときはステップＳ１００に進んで該当計算命令群をＦＰＵ２０ａ，２０ｂ，２０ｃのいずれかに処理させるべく、当該のＣＰＵはＦＰＵ接続制御部４０におけるＦＰＵ状態解読部４４に対してＦＰＵ使用のためのリクエストを発行する。…（中略）…リクエストを受けたＦＰＵ状態解読部４４は、ステップＳ１１０，Ｓ１２０においてＦＰＵ状態レジスタ４２の状態を見る。すなわちＦＰＵ２０ａ，２０ｂ，２０ｃのいずれが不動作となっているすなわち空いている状態となっているか否かをモニタする。…（中略）…空いている状態のＦＰＵがあったとき、またはＦＰＵに空きが発生したときには、リクエストを許可し、…（中略）…ステップＳ１５０において、該当のＦＰＵは、現在のマスターとなっているＣＰＵの命令による浮動小数点演算処理を実行する。」と記載されている。これらの記載から明らかなように、引用例１においては、中央演算処理装置ＣＰＵ１０がＦＰＵ接続制御部４０に浮動小数点演算処理のリクエストを行い、そのリクエストに応答して、複数のフローティング演算ユニットＦＰＵ２０のうちの、空いている状態のいずれかのフローティング演算ユニットＦＰＵ２０が、リクエストを行った中央演算処理装置ＣＰＵ１０に接続され、接続されたフローティング演算ユニットＦＰＵ２０が、マスターとなった中央演算処理装置ＣＰＵ１０からのリクエストに係る浮動小数点演算を実行するものである。このように、マスターとなった中央演算処理装置ＣＰＵ１０にとっては、接続されたフローティング演算ユニットＦＰＵ２０の所有権が付与されたことに等しいものであるから、引用例１においては、中央演算処理装置ＣＰＵ１０がいずれかのフローティング演算ユニットＦＰＵ２０の所有権を所望するときに、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を要求するため、中央演算処理装置ＣＰＵ１０がＦＰＵ接続制御部４０��浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットＦＰＵ２０のうちの、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を前記中央演算処理装置ＣＰＵ１０に付与するものであるといえる。
　
　そして、上記で示したように、引用例１には、中央演算処理装置ＣＰＵ１０がいずれかのフローティング演算ユニットＦＰＵ２０の所有権を所望するときに、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を要求するため、中央演算処理装置ＣＰＵ１０がＦＰＵ接続制御部４０に浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットＦＰＵ２０のうちの、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を前記中央演算処理装置ＣＰＵ１０に付与することが示されているのであるから、引用例１がフローティング演算ユニットＦＰＵ２０のための方法に関するものであることは自明である。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「複数の中央処理装置ＣＰＵ１０と複数のフローティング演算ユニットＦＰＵ２０を備えた情報処理装置における、フローティング演算ユニットＦＰＵ２０のための方法であって、 
　中央演算処理装置ＣＰＵ１０がいずれかのフローティング演算ユニットＦＰＵ２０の所有権を所望するときに、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を要求するため、中央演算処理装置ＣＰＵ１０がＦＰＵ接続制御部４０に浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットＦＰＵ２０のうちの、いずれかのフローティング演算ユニットＦＰＵ２０の所有権を前記中央演算処理装置ＣＰＵ１０に付与するステップを有する方法。」
　
３の３．引用例２に記載されている技術的事項
　当審が拒絶理由通知において引用した米国特許出願公開第２００３／００２８７５１号明細書（２００３年２月６日出願公開。以下、「引用例２」という。）には、図面とともに以下の技術的事項が記載されている。
　
（２の１） 
「 [0069] FIG. 6 is a block diagram of one embodiment of the global control circuit 34 . Other embodiments are possible and contemplated. As illustrated in FIG. 6 , the global control circuit 34 includes a set of global registers 70 . The global control circuit 34 is coupled to an address/data/type interface to the bus interface circuit 42 and is coupled to the accelerators 30 A- 30 D via a variety of control signals/interfaces.  
[0070] The global registers 70 may be programmed, using instructions executed in the CPU 12 , with various configuration/control values used to control the acceleration engine 22 . In one embodiment, the global registers 70 may be memory-mapped. The bus interface circuit 42 may transmit transactions received on the bus to the global control circuit 34 for decoding, to determine if the transactions read or write the global registers 70 . Alternatively, I/O transactions or configuration transactions (e.g. PCI configuration transactions) may be used to read/write the global registers 70 .  
[0071] Various configuration registers may be included in the global registers 70 . For example, one or more device configuration registers 70 A may be programmed with configuration information. The configuration information may control the operation of one or more circuits in the acceleration engine 22 . For example, bus interface configuration information may be provided in the device configuration registers 70 A. The global control circuit 34 may provide an interface to the bus interface circuit 42 to supply control signals based on the bus interface configuration information. Alternatively, the configuration registers 70 A which store bus interface configuration information may be located in the bus interface circuit 42 . Similarly, an accelerator 30 A- 30 D may be programmably configurable. For example, a code translator may be allocated a block of memory to cache translated code sequences. The base address of the block, as well as the size of cache entries, may be programmed. Additionally, the maximum size of a translated code sequence may be configurable and be placed in a configuration register. Additionally, in one embodiment, the programming interface may be configurable to assign service ports to processes (described in more detail below). A configuration register 70 A may store which service ports are allocated, so that a request for service port allocation allocates a currently unused service port.  
[0072] The global registers 70 may also include one or more enable registers 70 B which store device/accelerator enables. For example, an overall device enable may be included which enables operation of the accelerator engine 22 . Additionally, per-accelerator enables may be included to allow enabling/disabling of individual accelerators 30 A- 30 D. Alternatively, only the device enable or only the per-accelerator enables may be included. The global control circuit 34 may supply an enable control signal to the accelerators 30 A- 30 D (e.g. Enable#0:n#1# in FIG. 6 ) based on the values in the enable registers 70 B. If only a device enable is provided, the enable signal may be a shared signal supplied to all the accelerators 30 A- 30 D. If individual accelerator enables are provided, the enable signals may be generated on a per-accelerator basis as illustrated in FIG. 6 . 」 
（当審による仮訳（一部）：…（前略）…図６に図示されるように、グローバルコントロール回路３４はグローバルレジスタ７０のセットを含む。グローバルコントロール回路３４はバスインタフェース回路４２へのアドレス／データ／タイプのインターフェースに結合されており、様々なコントロール信号やインタフェースを介してアクセラレータ３０Ａ乃至３０Ｄに結合されている。…（中略）…グローバルレジスタ７０はＣＰＵ１２において実行される命令を用いてプログラムされうるものである。そのプログラムの際には、アクセラレーションエンジン２２を制御するための用いられる様々なコンフィギュレーション／コントロール値を伴う。ある実施形態では、グローバルレジスタ７０はメモリマップドである。…（中略）…様々なコンフィギュレーションレジスタがグローバルレジスタ７０に含まれうる。例えば、デバイスコンフィギュレーションレジスタ７０Ａの１つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。コンフィギュレーション情報はアクセラレーションエンジン２２の１つまたはそれ以上の回路のオペレーションを制御しうる。…（中略）…アクセラレータ３０Ａ乃至３０Ｄはプログラム可能に制御されうる。…（中略）…グローバルレジスタ７０は、デバイス／アクセラレータイネーブルを保持するイネーブルレジスタ７０Ｂの１つまたはそれ以上をも含みうる。…（中略）…アクセラレータ毎のイネーブルが含まれうる。そのイネーブルにより、個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化／ディゼーブル化することができる。…（中略）…グローバルコントロール回路３４はアクセラレータ３０Ａ乃至３０Ｄにイネーブルコントロール信号（例えば、図６におけるEnable[0:n-1]）を供給しうる。このイネーブルコントロール信号は、イネーブルレジスタ７０Ｂの値に基づくものである。…（中略）…もし個々のアクセラレータ毎にイネーブルが与えられるならば、図６に図示されるように、イネーブル信号はアクセラレータ毎に生成されうる。） 
　
３の４．引用例２に記載されている発明の認定
　上記（２の１）に「グローバルレジスタ７０はＣＰＵ１２において実行される命令を用いてプログラムされうるものである。」、「グローバルレジスタ７０はメモリマップドである。」、「様々なコンフィギュレーションレジスタがグローバルレジスタ７０に含まれうる。例えば、デバイスコンフィギュレーションレジスタ７０Ａの１つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。」、「グローバルレジスタ７０は、デバイス／アクセラレータイネーブルを保持するイネーブルレジスタ７０Ｂの１つまたはそれ以上をも含みうる。」と記載されていることから明らかなように、引用例２においては、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａが備えられている。
　
　上記（２の１）に「グローバルレジスタ７０は、デバイス／アクセラレータイネーブルを保持するイネーブルレジスタ７０Ｂの１つまたはそれ以上をも含みうる。…（中略）…アクセラレータ毎のイネーブルが含まれうる。そのイネーブルにより、個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化／ディゼーブル化することができる。」と記載されていることから明らかなように、引用例２においては、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものである。
　
　上記（２の１）に「デバイスコンフィギュレーションレジスタ７０Ａの１つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。コンフィギュレーション情報はアクセラレーションエンジン２２の１つまたはそれ以上の回路のオペレーションを制御しうる。…（中略）…アクセラレータ３０Ａ乃至３０Ｄはプログラム可能に制御されうる。」と記載されていることから明らかなように、引用例２においては、デバイスコンフィギュレーションレジスタ７０Ａはアクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのものである。
　
　上記引用例２の記載事項及び図面を総合勘案すると、引用例２には、次の発明（以下、「引用例２に記載されている発明」という。）が記載されていると認められる。
　
「ＣＰＵ１２と複数のアクセラレータ３０Ａ乃至３０Ｄを備えたシステムにおいて、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａを備え、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ７０Ａはアクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのものである、システム。」
　
３の５．引用例５に記載されている技術的事項
　当審が拒絶理由通知において引用した英国特許出願公開第２３８６４４２号明細書（２００３年９月１７日出願公開。平成２３年８月１８日付け最初の拒絶理由通知における表記にあわせるため、以下、「引用例５」という。）には、図面とともに以下の技術的事項が記載されている。
　
（５の１） 
「The DSPs are associated with a number of reconfigurabule logic blocks(RLBs). These reconfigurable logic blocks(11a,11b,11c) may be hardware accelarators …（中略）…In Figure 1, the DSPs are illustrated as being connected to the RLBs via a connection matrix or bus 13.…（中略）…The RLBs are preferably fully shared and hence available for use by all the DSPs in the multi-processor environment. When performing a given function, the DSPs may require the use of one or more of the RLBs in order to accelerate the operation.…（中略）…each RLB may be marked so as to indicate its current configuration as well as with an indication of the status of the block such as whether it is free or busy. These indications may be provided, for example, by various storage means, such as via flags associated with the blocks…（中略）…as one processor requires a RLB for processing, it takes ownership of a particular module until the task is completed, marking the free/busy flag as busy. When it has finished the block is marked as free. The current configuration marker is preferably one or two bit that reference predefined operations. A controller utilises these markers in order to provide a systematic allocation of free RLBs. In operation, the controller would be notified that a DSP wants a particular function. The controller would then check all free blocks to determine if that function is already configured in a free block. If so, then the DSP is allocated the pre-configured block.」 
（明細書第４頁７行目〜第６頁第８行目。 
　当審による仮訳：複数のＤＳＰには複数の再構成可能論理ブロック（ＲＬＢ）が伴う。これらの再構成可能論理ブロック（ＲＬＢ）はハードウェアアクセラレータであってよい…（中略）…図１では、複数のＤＳＰが複数のＲＬＢとコネクションマトリクスまたはバス１３を介して接続されている様子が図示されている。…（中略）…好ましくは、複数のＲＬＢは（複数のＤＳＰに）完全に共有されている。それゆえ、マルチプロセッサ環境下で、複数のＲＬＢは全てのＤＳＰにとって利用可能となっている。ある与えられたオペレーションを実行する時に、複数のＤＳＰは、オペレーションの実行を加速するため、１つまたは複数のＲＬＢの利用を要求しうる。…（中略）…ＲＬＢがフリーかビジーかを示すようなブロック（ＲＬＢ）の状態を示すとともに、ＲＬＢの現在の構成を示すために、それぞれのＲＬＢは、マークされ（何らかの印が付けられ）うる。例えば、これらの表示はブロック（ＲＬＢ）に対応するフラグなどの記憶手段により与えられうる。…（中略）…あるプロセッサ（ＤＳＰ）が処理のためにひとつのＲＬＢを要求するとき、タスクが完了するまで、プロセッサ（ＤＳＰ）は特定のモジュール（ＲＬＢ）の所有権を取る。その際に、フリー／ビジーフラグは”ビジー”とマークされる。それ（タスク）が完了するとき、ブロック（ＲＬＢ）はフリーであるとマークされる。好ましくは、現在の構成に関するマーカーは、事前に定義されたオペレーションを参照するための１または２のビットである。ひとつのコントローラは、フリーな複数のＲＬＢをシステマティックに割り当てるために、これらのマーカーを利用する。オペレーション中に、コントローラは、１つのＤＳＰがあるファンクションを要求していることを通知されるだろう。コントローラは、それから、全てのフリーのブロック（ＲＬＢ）をチェックして、そのファンクションが１つのフリーのブロック（ＲＬＢ）内で既に構成されているか否かを判定する。もしそう（そのファンクションが１つのフリーのブロック（ＲＬＢ）内で既に構成されている）ならば、ＤＳＰに事前構成されたブロック（ＲＬＢ）を割り当てる。） 
　
３の６．引用発明乙の認定
　上記（５の１）に「複数のＤＳＰには複数の再構成可能論理ブロック（ＲＬＢ）が伴う。これらの再構成可能論理ブロック（ＲＬＢ）はハードウェアアクセラレータであってよい」と記載されていることから明らかなように、引用例５は、複数のＤＳＰと複数のハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を備えたシステムに関するものである。
　
　上記（５の１）に「ある与えられたオペレーションを実行する時に、複数のＤＳＰは、オペレーションの実行を加速するため、１つまたは複数のＲＬＢの利用を要求しうる。」、「あるプロセッサ（ＤＳＰ）が処理のためにひとつのＲＬＢを要求するとき、タスクが完了するまで、プロセッサ（ＤＳＰ）は特定のモジュール（ＲＬＢ）の所有権を取る。」、「ひとつのコントローラは、フリーな複数のＲＬＢをシステマティックに割り当てるために、これらのマーカーを利用する。オペレーション中に、コントローラは、１つのＤＳＰがあるファンクションを要求していることを通知されるだろう。コントローラは、それから、全てのフリーのブロック（ＲＬＢ）をチェックして、そのファンクションが１つのフリーのブロック（ＲＬＢ）内で既に構成されているか否かを判定する。もしそう（そのファンクションが１つのフリーのブロック（ＲＬＢ）内で既に構成されている）ならば、ＤＳＰに事前構成されたブロック（ＲＬＢ）を割り当てる。」と記載されていることから明らかなように、引用例５においては、ＤＳＰがいずれかのＲＬＢの所有権を所望するときに、いずれかのＲＬＢの所有権を要求するため、ＤＳＰがＲＬＢの利用を要求すると、複数のＲＬＢのうちの、いずれかのＲＬＢの所有権を前記ＤＳＰに付与するものである。
　
　そして、上記したように、引用例５においては、ＤＳＰがいずれかのＲＬＢの所有権を所望するときに、いずれかのＲＬＢの所有権を要求するため、ＤＳＰがＲＬＢの利用を要求すると、複数のＲＬＢのうちの、いずれかのＲＬＢの所有権を前記ＤＳＰに付与するものであるから、引用例５は、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）のための方法に関するものであることは自明である。
　
　上記引用例５の記載事項及び図面を総合勘案すると、引用例５には、次の発明（以下、「引用発明乙」という。）が記載されていると認められる。
　
「複数のＤＳＰと複数のハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を備えたシステムにおける、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）のための方法であって、 
　ＤＳＰがいずれかのＲＬＢの所有権を所望するときに、いずれかのＲＬＢの所有権を要求するため、ＤＳＰがＲＬＢの利用を要求すると、複数のＲＬＢのうちの、いずれかのＲＬＢの所有権を前記ＤＳＰに付与するステップを有する方法。」
　
４．本願発明と引用発明の対比
　本願発明と引用発明を比較する。
　
　引用発明の「フローティング演算ユニットＦＰＵ２０」は本願発明の「ハードウェアアクセラレータ」に相当する。
　引用発明の「中央演算処理装置ＣＰＵ１０」は本願発明の「プロセッシング要素」に相当する。
　
　すると、本願発明と引用発明とは、次の点で一致する。
　
＜一致点＞
　ハードウェアアクセラレータのための方法であって、
　プロセッシング要素がハードウェアアクセラレータの所有権を所望するステップと、
　ハードウェアアクセラレータの所有権を要求するステップと、
　ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
　
　一方で、両者は、次の点で相違する。
　
＜相違点１＞ 
　本願発明は「データドリブンアーキテクチャにおける」ものであるのに対し、引用発明はそうではない点。 
　 
＜相違点２＞ 
　ハードウェアアクセラレータのための方法であるところのハードウェアアクセラレータに関して、本願発明では「選択可能な」ものであり、プロセッシング要素がハードウェアアクセラレータの所有権を所望することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであり、ハードウェアアクセラレータの所有権を要求することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものを「特定」するものであり、ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであるのに対し、引用発明では、中央演算処理装置ＣＰＵ１０に所有権が付与される対象であるフローティング演算ユニットＦＰＵ２０は「いずれかの」ものであって、そのフローティング演算ユニットＦＰＵ２０は中央演算処理装置ＣＰＵ１０が選択したものではない点。
　　 
＜相違点３＞ 
　本願発明は「メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出する」ものであり、「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」ものであるのに対し、引用発明は中央演算処理装置ＣＰＵ１０が何らかのレジスタを更新したことを検出したことに応答して、フローティング演算ユニットＦＰＵ２０をイネーブル化するものではない点。 
　
５．本願発明と引用発明との相違点に対する判断
　上記相違点１乃至３について検討する。
　
５の１．相違点１について
　コンピュータアーキテクチャとして、ノイマン型も、非ノイマン型であるデータフロー型（本願でいうところのデータドリブン）もいずれもよく知られたものであり、引用発明を非ノイマン型であるデータフロー型（本願でいうところのデータドリブン）に設計変更することに特段の困難性はない。 
　よって、上記相違点１は格別のものではない。 
　
５の２．相違点２及び３について
　既に認定したように、引用例２には次のとおりの発明（引用例２に記載された発明）が記載されている。
　
「ＣＰＵ１２と複数のアクセラレータ３０Ａ乃至３０Ｄを備えたシステムにおいて、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａを備え、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ７０Ａはアクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのものである、システム。」
　
　引用例２に記載された発明では、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものであり、ＣＰＵ１２はこのイネーブルレジスタ７０Ｂをアクセス可能であるから、ＣＰＵ１２は個々のアクセラレータ３０Ａ乃至３０Ｄを選択することができるものであることは自明である。
　また、引用例２に記載された発明では、個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのイネーブルレジスタ７０Ｂや、アクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのデバイスコンフィギュレーションレジスタ７０Ａが備えられ、これらのイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０ＡはＣＰＵ１１によりアクセス可能であるから、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａへの更新を検出するものであることは自明であり、また、ＣＰＵ１２により書き込まれた情報がイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａにおいて検出されることに応答して、アクセラレータ３０Ａ乃至３０Ｄから選択されたアクセラレータをイネーブル化することも自明である。
　
　引用発明と引用例２に記載された発明はともに、複数のハードウェアアクセラレータの取り扱いに関するものであるから、引用発明に引用例２に記載された発明を適用して、引用発明において、フローティング演算ユニットＦＰＵ２０を「選択可能な」ものとし、中央演算処理装置ＣＰＵ１０がフローティング演算ユニットＦＰＵ２０の所有権を所望することにおけるフローティング演算ユニットＦＰＵ２０を「選択された」ものとし、フローティング演算ユニットＦＰＵ２０の所有権を要求することにおけるフローティング演算ユニットＦＰＵ２０を「選択された」ものを「特定」するものとし、フローティング演算ユニットＦＰＵ２０に対する所有権を中央演算処理装置ＣＰＵ１０に付与することにおけるフローティング演算ユニットＦＰＵ２０を「選択された」ものとするとともに、引用発明において、情報処理装置をメディア信号プロセッサとしつつ、情報処理装置の複数の中央処理装置ＣＰＵ１０によりアクセス可能なレジスタファイルへの更新を検出するものとし、中央処理装置ＣＰＵ１０により書き込まれた１以上のアドレスビットと制御コマンドとがレジスタファイル内のレジスタ内に検出されることに応答して、複数のフローティング演算ユニットＦＰＵ２０から選択されたフローティング演算ユニットＦＰＵ２０をイネーブル化するように設計変更することに、特段の困難性はない。
　よって、上記相違点２及び３は格別のものではない。 
　
５の３．本願発明と引用発明との相違点に対する判断の小括
　また、本願発明が有する作用効果は、引用発明及び引用例２に記載された発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明及び引用例２に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　なお、直近補正後の請求項５及び９に係る発明についても同様である。
（なお、直近補正後の請求項５には「データドリブンアーキテクチャ」に関する記載がないので、上記で示した相違点１は直近補正後の請求項５に係る発明については引用発明との相違点とはならない。 
　また、直近補正後の請求項５及び９には、直近補正後の請求項１にはない「前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行する」という記載があるが、引用例２に記載された発明におけるデバイスコンフィギュレーションレジスタ７０Ａを考慮すれば、直近補正後の請求項５及び９に係る発明は、依然として、当業者が容易に発明をすることができたものである。）
　
６．本願発明と引用発明乙の対比
　本願発明と引用発明乙を比較する。
　
　引用発明乙の「ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）」は、本願発明の「ハードウェアアクセラレータ」に相当する。
　引用発明乙の「ＤＳＰ」は、本願発明の「プロセッシング要素」に相当する。
　
　すると、本願発明と引用発明乙とは、次の点で一致する。
　
＜一致点＞
　ハードウェアアクセラレータのための方法であって、
　プロセッシング要素がハードウェアアクセラレータの所有権を所望するステップと、
　ハードウェアアクセラレータの所有権を要求するステップと、
　ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
　
　一方で、両者は、次の点で相違する。
　
＜相違点Ａ＞
　本願発明は「データドリブンアーキテクチャにおける」ものであるのに対し、引用発明乙はそうではない点。
　　
＜相違点Ｂ＞
　ハードウェアアクセラレータのための方法であるところのハードウェアアクセラレータに関して、本願発明では「選択可能な」ものであり、プロセッシング要素がハードウェアアクセラレータの所有権を所望することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであり、ハードウェアアクセラレータの所有権を要求することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものを「特定」するものであり、ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであるのに対し、引用発明乙では、ＤＳＰに所有権が付与される対象であるハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）は「いずれかの」ものであって、そのハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）はＤＳＰが選択したものではない点。
　
＜相違点Ｃ＞
　本願発明は「メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出する」ものであり、「プロセッシング要素により書き込まれた１以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」ものであるのに対し、引用発明乙はＤＳＰが何らかのレジスタを更新したことを検出したことに応答して、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）をイネーブル化するものではない点。
　
７．本願発明と引用発明乙との相違点に対する判断
　上記相違点Ａ乃至Ｃについて検討する。
　
７の１．相違点Ａについて
　コンピュータアーキテクチャとして、ノイマン型も、非ノイマン型であるデータフロー型（本願でいうところのデータドリブン）もいずれもよく知られたものであり、引用発明を非ノイマン型であるデータフロー型（本願でいうところのデータドリブン）に設計変更することに特段の困難性はない。 
　よって、上記相違点Ａは格別のものではない。
　
７の２．相違点Ｂ及びＣについて
　既に認定したように、引用例２には次のとおりの発明（引用例２に記載された発明）が記載されている。
　
「ＣＰＵ１２と複数のアクセラレータ３０Ａ乃至３０Ｄを備えたシステムにおいて、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａを備え、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ７０Ａはアクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのものである、システム。」
　
　引用例２に記載された発明では、イネーブルレジスタ７０Ｂは個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのものであり、ＣＰＵ１２はこのイネーブルレジスタ７０Ｂをアクセス可能であるから、ＣＰＵ１２は個々のアクセラレータ３０Ａ乃至３０Ｄを選択することができるものであることは自明である。
　また、引用例２に記載された発明では、個々のアクセラレータ３０Ａ乃至３０Ｄをイネーブル化するか否かを定めるためのイネーブルレジスタ７０Ｂや、アクセラレータ３０Ａ乃至３０Ｄをプログラム可能に制御するためのデバイスコンフィギュレーションレジスタ７０Ａが備えられ、これらのイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０ＡはＣＰＵ１１によりアクセス可能であるから、ＣＰＵ１２によりアクセス可能なイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａへの更新を検出するものであることは自明であり、また、ＣＰＵ１２により書き込まれた情報がイネーブルレジスタ７０Ｂとデバイスコンフィギュレーションレジスタ７０Ａにおいて検出されることに応答して、アクセラレータ３０Ａ乃至３０Ｄから選択されたアクセラレータをイネーブル化することも自明である。
　
　引用発明乙と引用例２に記載された発明はともに、複数のハードウェアアクセラレータの取り扱いに関するものであるから、引用発明乙に引用例２に記載された発明を適用して、引用発明乙において、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を「選択可能な」ものとし、ＤＳＰがハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）の所有権を所望することにおけるハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を「選択された」ものとし、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）の所有権を要求することにおけるハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を「選択された」ものを「特定」するものとし、ハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）に対する所有権をＤＳＰに付与することにおけるハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）を「選択された」ものとするとともに、引用発明乙において、システムをメディア信号プロセッサとしつつ、システムの複数のＤＳＰによりアクセス可能なレジスタファイルへの更新を検出するものとし、ＤＳＰにより書き込まれた１以上のアドレスビットと制御コマンドとがレジスタファイル内のレジスタ内に検出されることに応答して、複数のハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）から選択されたハードウェアアクセラレータである再構成可能論理ブロック（ＲＬＢ）をイネーブル化するように設計変更することに、特段の困難性はない。
　よって、上記相違点Ｂ及びＣは格別のものではない。
　
７の３．本願発明と引用発明乙との相違点に対する判断の小括
　また、本願発明が有する作用効果は、引用発明乙及び引用例２に記載された発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用発明乙及び引用例２に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　なお、直近補正後の請求項５及び９に係る発明についても同様である。
（なお、直近補正後の請求項５には「データドリブンアーキテクチャ」に関する記載がないので、上記で示した相違点Ａは直近補正後の請求項５に係る発明については引用発明乙との相違点とはならない。 
　また、直近補正後の請求項５及び９には、直近補正後の請求項１にはない「前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行する」という記載があるが、引用例２に記載された発明におけるデバイスコンフィギュレーションレジスタ７０Ａを考慮すれば、直近補正後の請求項５及び９に係る発明は、依然として、当業者が容易に発明をすることができたものである。）
　
第９．むすび
　したがって、請求項に係る発明が明細書の発明の詳細な説明に記載したものではないから、本願は特許法第３６条第６項第１号に規定する要件を満たしていない。
　また、請求項に係る発明が明確ではないから、本願は特許法第３６条第６項第２号に規定する要件を満たしていない。
　さらに、明細書の発明の詳細な説明は、請求項に係る発明について、当業者がその実施をすることができる程度に明確かつ十分に記載したものではないから、本願は特許法第３６条第４項第１号に規定する要件を満たしていない。
　加えて、本願の請求項１、５及び９に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。