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　特願２００３−２２７６６「半導体装置」拒絶査定不服審判事件〔平成１６年８月１９日出願公開、特開２００４−２３５４７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年１月３０日の出願であって、平成２０年６月１６日付けの拒絶理由通知に対して同年８月２５日に意見書及び手続補正書が提出され、さらに、同年１０月８日付けの拒絶理由通知に対して同年１２月１５日に意見書及び手続補正書が提出されたが、平成２１年２月１０日付けで拒絶査定がなされた。
　それに対して、同年３月１９日に拒絶査定不服審判が請求され、その後、平成２３年８月３１日付けで拒絶理由が通知され、同年１０月２８日に意見書及び手続補正書が提出された。
　
２．本願発明
　本願の請求項１〜６に係る発明は、平成２３年１０月２８日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　一導電型の半導体基板と、
　前記一導電型の半導体基板内に所定の間隔で設けられた逆導電型の第１及び第２ウェル領域と、
　前記一導電型の半導体基板内の前記逆導電型の第１及び第２ウェル領域に挟まれて設けられた一導電型の第３ウェル領域と、
を有する半導体装置であって、
　前記一導電型の半導体基板内の、前記一導電型の第３ウェル領域の下方に、前記一導電型の第３ウェル領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられることで、前記第３ウェル領域におけるパンチスルーを防止し、
前記一導電型の第４領域は、前記一導電型の第３ウェル領域から離間して設けられ、
前記一導電型の第４領域は、前記逆導電型の第１及び第２ウェル領域の底部よりも深い領域に設けられ、
前記一導電型の第３ウェル領域の底部は、前記一導電型の半導体基板と接触していて、
前記逆導電型の第１及び第２ウェル領域の底部は、前記一導電型の半導体基板と接触している半導体装置。」
　
３．引用刊行物に記載された発明
（１）本願の出願前に日本国内において頒布され、原査定の根拠となった平成２０年１０月８日付けで通知した拒絶の理由において引用された刊行物である特開平３−１７３１７２号公報（以下「引用例」という。）には、第６Ａ図〜第６Ｍ図と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「［産業上の利用分野］
　この発明は、相補型電界効果素子およびその製造方法に関し、特に、第１導電型半導体基板の主表面上に互いに隣接して形成された第１導電型の不純物層と第２導電型の不純物層とを有する相補型電界効果素子およびその製造方法に関する。」（２ページ左上欄１行〜６行）
　
ｂ．「［従来の技術］
　従来、ＣＭＯＳ回路において、寄生のバイポーラトランジスタが導通状態となりＣＭＯＳ回路の電源端子間などに大電流が流れるラッチアップが問題となっている。このラッチアップが起こると、回路動作が阻害されたりＩＣ自体が破壊される現象を招くという不都合が生じる。したがって、ラッチアップを防止するために従来種々の方法が考えられている。」（２ページ左上欄７行〜１５行）
　
ｃ．「第６Ａ図ないし第６Ｍ図は、従来のラッチアップ対策を施したＣＭＯＳ回路の製造プロセスを説明するための断面構造図である。
第６Ａ図ないし第６Ｍ図を参照して、従来のラッチアップ対策を施したＣＭＯＳ回路の製造プロセスについて説明する。まず、第６Ａ図に示すように、Ｐ型シリコン基板１上に、ＳｉＯ
２
からなる酸化膜２１を形成する。酸化膜２１上にＳｉ
３
Ｎ
４
からなる窒化膜２２を形成する。窒化膜２２上からボロンＢ
＋
をイオン注入法によって高エネルギで注入する。これにより、ラッチアップを防止するためのｐ
＋
埋込層１５が形成される。
　
ｄ．「
次に、第６Ｄ図に示すように、レジスト２５を形成する。レジスト２５をマスクとしてリンＰ
＋
をイオン注入法により高エネルギで注入する。これによりＮウェル３が形成される。
次に、第６Ｅ図に示すように、Ｐウェル２を形成すべき領域以外の部分にレジストをパターニングする。レジスト２７をマスクとしてボロンＢ
＋
を高エネルギで注入する。これによりＰウェル２が形成される。
　
ｅ．「第６Ｈ図に示すように、酸化膜２１を除去した領域にゲート酸化膜３０を形成する。第６Ｉ図に示すようにゲート酸化膜３０上にゲート電極となるポリシリコン１３１を形成する。次に、第６Ｊ図に示すように、最終的にゲート酸化膜１０，１２およびゲート電極１１，１３が形成される領域以外に形成されたゲート酸化膜３０およびポリシリコン膜３１を写真製版技術を用いてエッチングする。第６Ｋ図に示すように、Ｐウェル２のソース，ドレインとなるｎ＋拡散層４，５とＮウェル３のウェル電位を固定するためのｎ＋拡散層９とが形成される領域以外にレジスト３２を形成する。レジスト３２をマスクとして、Ａｓ＋を注入する。これにより、Ｐウェル２のｎ＋拡散層４，５およびＮウェル３のｎ＋拡散層９が形成される。次に、第６Ｌ図に示すように、レジスト３２を除去する。Ｎウェル３のソース，ドレインとなるｐ＋拡散層７，８とＰウェル２のウェル電位を固定するためのｐ＋拡散層６とが形成される領域以外の領域にレジスト３３を形成する。レジスト３３をマスクとしてボロンＢ＋をイオン注入する。これにより、Ｎウェル３のｐ＋拡散層７，８およびＰウェル２のｐ＋拡散層６が形成される。
最後に、第６Ｍ図に示すように、レジスト３３を除去してソース／ドレインドライブを行ない不純物を活性化する。これと同時に、Ｎウェル３およびＰウェル２も活性化する。このようにして、従来のラッチアップ対策を施したＣＭＯＳ回路が形成される
　
ｆ．「
このように、従来では、Ｐ型シリコン基板１のＰウェル２およびＮウェル３より深い領域のＰ型シリコン基板１の主表面に沿った方向にｐ
＋
埋込層１５を形成することにより、ＮＰＮトランジスタ１０３，１０４のベース電位を上昇させてＯＮさせる原因となる抵抗２０２の抵抗値を低下させるとともにＮＰＮトランジスタ１０３，１０４のゲインを低下させてラッチアップを防止していた
　
（２）ここにおいて、第６Ｄ図及び第６Ｍ図、並びに上記摘記事項ｄ．の記載から、引用例の第６Ｍ図に記載された「ＣＭＯＳ回路」において、「Ｐウェル２」及び「Ｎウェル３」は、互いに隣接していることが明らかである。
　また、上記摘記事項ｃ．及びｄ．の記載から、引用例の第６Ｍ図に記載された「ＣＭＯＳ回路」において、「ｐ＋埋込層１５」は、「Ｐウェル２」及び「Ｎウェル３」が形成されている領域全般にわたって形成されていることが明らかである。
　
（３）以上を総合すると、上記引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「Ｐ型シリコン基板１と、
　前記Ｐ型シリコン基板１に形成された互いに隣接するＰウェル２及びＮウェル３と、
　前記Ｐウェル２及び前記Ｎウェル３より深い領域の前記Ｐ型シリコン基板１の主表面に沿った方向に、前記Ｐウェル２及び前記Ｎウェル３が形成されている領域全般にわたって形成されたｐ＋埋込層１５と、
　を備えるＣＭＯＳ回路。」
　
４．本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　引用発明の「Ｐ型」及び「Ｎ型」は、各々本願発明の「一導電型」及び「逆導電型」に相当する。
　したがって、引用発明の「Ｐ型シリコン基板１」は、本願発明の「一導電型の半導体基板」に相当する。
　
（２）引用発明の「Ｎウェル３」及び「Ｐウェル２」は、各々本願発明の「『逆導電型の』『ウェル領域』」及び「『一導電型の』『ウェル領域』」に相当する。
　したがって、引用発明の「前記Ｐ型シリコン基板１に形成された互いに隣接するＰウェル２及びＮウェル３と」を備える構成と、本願発明の「前記一導電型の半導体基板内に所定の間隔で設けられた逆導電型の第１及び第２ウェル領域と、　前記一導電型の半導体基板内の前記逆導電型の第１及び第２ウェル領域に挟まれて設けられた一導電型の第３ウェル領域と」を有する構成とは、「前記一導電型の半導体基板内に逆導電型ウェル領域と、　前記一導電型の半導体基板内の前記逆導電型のウェル領域に隣接して設けられた一導電型のウェル領域と」を有する構成である点で一致する。
　
（３）引用発明の「前記Ｐウェル２及び前記Ｎウェル３より深い領域の前記Ｐ型シリコン基板１の主表面に沿った方向に、前記Ｐウェル２及び前記Ｎウェル３が形成されている領域全般にわたって形成されたｐ＋埋込層１５」を備える構成と、本願発明の「前記一導電型の半導体基板内の、前記一導電型の第３ウェル領域の下方に、前記一導電型の第３ウェル領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられることで、前記第３ウェル領域におけるパンチスルーを防止し、前記一導電型の第４領域は、前記一導電型の第３ウェル領域から離間して設けられ、前記一導電型の第４領域は、前記逆導電型の第１及び第２ウェル領域の底部よりも深い領域に設けられ、前記一導電型の第３ウェル領域の底部は、前記一導電型の半導体基板と接触していて、前記逆導電型の第１及び第２ウェル領域の底部は、前記一導電型の半導体基板と接触している」構成とは、「前記一導電型の半導体基板内の、前記一導電型のウェル領域の下方に、前記一導電型のウェル領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられ、前記一導電型の第４領域は、前記一導電型のウェル領域から離間して設けられ、前記一導電型の第４領域は、前記逆導電型のウェル領域の底部よりも深い領域に設けられ、前記一導電型のウェル領域の底部は、前記一導電型の半導体基板と接触していて、前記逆導電型のウェル領域の底部は、前記一導電型の半導体基板と接触している」構成である点で一致する。
　
（４）引用発明の「ＣＭＯＳ回路」は、本願発明の「半導体装置」に相当する。
　
（５）したがって、本願発明と引用発明とは、
　
　「一導電型の半導体基板と、
　前記一導電型の半導体基板内に設けられた逆導電型のウェル領域と、
　前記一導電型の半導体基板内の前記逆導電型のウェル領域に隣接して設けられた一導電型のウェル領域と、
を有する半導体装置であって、
　前記一導電型の半導体基板内の、前記一導電型のウェル領域の下方に、前記一導電型のウェル領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられ、
前記一導電型の第４領域は、前記一導電型のウェル領域から離間して設けられ、
前記一導電型の第４領域は、前記逆導電型のウェル領域の底部よりも深い領域に設けられ、
前記一導電型のウェル領域の底部は、前記一導電型の半導体基板と接触していて、
前記逆導電型のウェル領域の底部は、前記一導電型の半導体基板と接触している半導体装置。」
　
　である一致し、以下の点で相違する。
（相違点１）
　本願発明は、「所定の間隔で」「第１及び第２ウェル領域」という２つの逆導電型のウェル領域が設けられ、「１及び第２ウェル領域に挟まれて」、一導電型のウェル領域である「第３ウェル領域」が設けられているのに対して、引用発明は、逆導電型のウェル領域である「Ｎウェル３」と一導電型のウェル領域である「Ｐウェル２」とが「互いに隣接して」形成されている点。
　
（相違点２）
　本願発明は、「・・・第４領域が設けられることで、
前記第３ウェル領域におけるパンチスルーを防止し
　
５．相違点についての当審の判断
（１）相違点１について
（１−１）引用例には、１つのＮウェル及び１つのＰウェルが隣接して形成される構成が記載されているが、一般に、ＣＭＯＳ回路等の半導体集積回路装置においては、１つのＮウェル及び１つのＰウェルのみを隣接して形成するにとどまるのではなく、複数のＮウェル及びＰウェルを互いに隣接して設けることが、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者において普通に行われてきている。
　
ａ．周知例１：特開平５−２６７６０６号公報
　上記周知例１には、図１（ｃ）及び９と共に次の記載がある。
　
　「【００４１】
（実施例３）本発明の実施例３として請求項３に示した半導体装置の断面図である図１（ｃ）と、不純物濃度分布図である図９を用いて説明する。図１（ｃ）において、１は比抵抗が１０〜２０Ωｃｍ程度のｐ型シリコン基板、２は基板１と反対の導電型を有するｎ型埋め込み領域、３は基板１と同じ導電型を有する第１のｐウェル、４は基板１と同じ導電型を有する第２のｐウェル、５は基板１と反対の導電型を有する第３のｎウェル、６は基板１と反対の導電型を有するｎ型ウォール領域である。
　
　上記記載及び図１（ｃ）の記載から、周知例１には、基板１に複数のＮウェル及びＰウェルを互いに隣接して形成することが記載されているものと認められる。
　
ｂ．周知例２：特開平５−１３７２１号公報
　上記周知例２には、図７及び８と共に次の記載がある。
　
　「【０００２】
【従来の技術】
（途中略）
【０００８】図７及び図８はＰ型基板を使って構成された高抵抗負荷型のメモリセルによるＣＭＯＳ型のＳＲＡＭ（スタティックＲＡＭ）の構成を示す断面図である。上述したように、Ｐ型基板内に電源電圧Ｖextが供給される領域と電源電圧をチップ内部で降圧したＶintとが供給される領域が両方存在する。ＶextとＶintのそれぞれの供給領域がＰウェル領域によって分離され、ＣＭＯＳ構造のメモリＬＳＩが構成されている。
【０００９】
図７において、Ｐ型基板８１上にはＮウェル領域８２、Ｐウェル領域８３、Ｎウェル領域８４、Ｐウェル領域８５が形成されている。これら各領域にはＭＯＳトランジスタが形成されている
　
　上記記載及び図７の記載から、上記周知例２には、Ｐ型基板８１に複数のＮウェル及びＰウェルを互いに隣接して形成することが記載されているものと認められる。
　
（１−２）したがって、引用発明において、１つのＮウェル及び１つのＰウェルのみが隣接するにとどまるのではなく、複数のＮウェル及びＰウェルが互いに隣接する構成とすること（例えば、引用例の第６Ｍ図についていえば、同図に記載されている構造と同様の構造が、同図の左右にも形成される構成とすること）、すなわち、本願発明のように、「所定の間隔で」「第１及び第２ウェル領域」という２つの逆導電型のウェル領域が設けられ、「１及び第２ウェル領域に挟まれて」、一導電型のウェル領域である「第３ウェル領域」が設けられる構成とすることは、当業者が適宜なし得たことである。
　よって、相違点１は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（２）相違点２について
　上記（１）において検討したとおり、引用発明において、本願発明と同様に、「所定の間隔で」「第１及び第２ウェル領域」という２つの逆導電型のウェル領域が設けられ、「１及び第２ウェル領域に挟まれて」、一導電型のウェル領域である「第３ウェル領域」が設けられる構成とすることは、当業者が適宜なし得たことである。
　ところで、一般に、半導体装置において、パンチスルーが発生するか否かは、当該半導体装置における各不純物領域や基板にどのような電圧を印加するのかよって変わるものであることはいうまでもないところ、本願発明においては、「前記第３ウェル領域におけるパンチスルーを防止し」と特定されているのみであり、各「ウェル領域」及び「半導体基板」にどのような電圧を印加したときのパンチスルーを防止するものであるのかについての特定がなされていないため、本願発明における「前記第３ウェル領域におけるパンチスルーを防止し」という事項の技術的意味は必ずしも明確とはいえないが、いずれにせよ、引用発明において、本願発明と同様に、「所定の間隔で」「第１及び第２ウェル領域」という２つの逆導電型のウェル領域が設けられ、「１及び第２ウェル領域に挟まれて」、一導電型のウェル領域である「第３ウェル領域」が設けられる構成とした場合においては、引用発明における各不純物領域の構造は本願発明と同じになるのであるから、程度の差はあれ、本願発明と同様に、「前記第３ウェル領域におけるパンチスルーを防止」するという機能を有するものと認められ、また、半導体装置の誤動作防止の観点からも、パンチスルーを防止するように設計することは、当業者が当然に考慮することと認められる。
　したがって、相違点１と同様に、相違点２も当業者が適宜なし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上のとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、原査定の根拠となった平成２０年１０月８日付けで通知した拒絶の理由において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上検討したとおり、本願は、請求項１に係る発明が、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく拒絶をすべきものである。
　よって、結論のとおり審決する。