【事件の表示】
　特願２００４−２９８００３「アドレス信号によって動作モードを設定するメモリシステム及び方法」拒絶査定不服審判事件〔平成１７年　４月２８日出願公開、特開２００５−１１６１６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯  
　本願は、平成１６年１０月１２日（パリ条約に基づく優先権主張　２００３年１０月９日大韓民国、及び２００４年９月２９日アメリカ合衆国）の特許出願であって、平成２１年７月１４日付けの拒絶理由通知に対して同年１０月２１日に意見書及び手続補正書が提出されたが、平成２２年１月２０日付けで拒絶査定がなされた。
　それに対して、同年５月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１０月１３日付けで審尋がなされ、平成２３年１月１９日に回答書が提出された。
　
第２．本願発明
　本願の請求項１〜５６に係る発明は、平成２２年５月２５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５６に記載されている事項により特定されるとおりのものであり、そのうちの請求項４４に係る発明（以下「本願発明」という。）は、請求項４４に記載されている事項により特定される次のとおりのものである。
　
　「【請求項４４】
　メモリアレイを有するメモリ装置の動作モードを設定する方法において、
　マルチビットアドレス信号を受信する段階と、
　前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、
　行活性化命令、読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、
　前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする方法。」
　
第３．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２０８４６８号公報（以下「引用例」という。）には、図１〜３とともに、次の記載がある（ここにおいて、下線は当合議体において付加したものである。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、半導体記憶技術さらには半導体記憶装置におけるモード変更方式に適用して有効な技術に関し、例えば、同期型半導体記憶装置に利用して有効な技術に関する
【０００２】
【従来の技術】
同期型ダイナミックＲＡＭ（以下、同期型ＤＲＡＭと略す）のような半導体記憶装置には、データの読出し書込み時におけるデータの長さを、例えば１バイト、２バイト、４バイト、８バイトあるいは５１２バイトのような長さのいずれかに設定可能にするバースト長設定と呼ばれる機能やデータ読出し時にリードコマンドを入れてから何番目のクロックでデータを出力するのか設定可能にするＣＡＳレーテンシ設定と呼ばれる機能が設けられているものがある。かかる機能は、外部からＤＲＡＭに対して供給されるアドレスストローブ信号ＣＡＳ，ＲＡＳや書込み制御信号ＲＥ等の制御信号の組み合わせによって内部に設けられているモードレジスタが設定されることによって実行されるように構成されている。以下、これをモード設定と称する。
　
ｂ．「【０００５】
この発明の目的は、システムの動作中においてモード設定を変更したい場合にも無駄なサイクルが発生せず動作速度が低下しない半導体記憶装置並びに同期型半導体記憶装置を提供することにある
　
ｃ．「【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明を適用した同期型ダイナミックＲＡＭの一実施例を示すブロックである
【００１２】
図１において、１０Ａ，１０Ｂは２つのバンクとして構成されたメモリアレイ、１１Ａ，１１Ｂは外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給するためのアドレス入力バッファ回路、
１３Ａ，１３Ｂは上記アドレス入力バッファ回路１１またはリフレッシュカウンタ１２から供給される内部相補アドレス信号をデコードして上記メモリアレイ１０Ａ，１０Ｂ内の対応するワード線を選択するロウデコーダ、１４は外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード／ライトに必要な連続したカラムアドレスを発生するカラムアドレスカウンタ、１５Ａ，１５Ｂはカラムアドレスカウンタ１４から供給される内部アドレス信号をデコードして上記メモリアレイ１０Ａ，１０Ｂ内の対応するビット線を選択するカラムデコーダ、
【００１３】また、１７は書込みデータ信号を取り込んで上記センスアンプ＆Ｉ／Ｏバス１６を介して上記メモリアレイ１０Ａ，１０Ｂに供給するデータ入力バッファ回路、１８は上記センスアンプ＆Ｉ／Ｏバス１６を介して上記メモリアレイ１０Ａ，１０Ｂより読み出されたデータを外部へ出力するデータ出力バッファ回路、１９は外部より入力される各種制御信号やクロック信号を取り込んで内部の所定の回路へ供給するタイミング制御回路である。」
　
ｄ．「【００１５】図１の同期型ＤＲＡＭにおいては、図２に示されているように、電源を投入すると先ず内部の回路をプリチャージ（Ｓ１）して、メモリバンク１０Ａ，１０Ｂ内のすべてのワード線が非選択レベルにされいつでも読出しあるいは書込み動作に移行できるアイドル状態Ｓ２としてから、ロウアドレスが取り込まれて対応するワード線が選択レベルとされるバンクアクティブ状態Ｓ３に移行した後、リードコマンドあるいはライトコマンドが入力されるとそのときアドレスピンに入力されているアドレス信号に対応したカラムアドレスのデータがリードまたはライトされる状態Ｓ４，Ｓ５へ移行するように構成されており、各状態間は外部制御信号の入力状態（上記コマンドを含む）によって遷移するように構成されている。なお、Ｓ６は上記クロックイネーブル信号ＣＫＥによってクロックの供給を停止するクロック停止状態であり、特に制限されないが、上記アイドル状態Ｓ２またはバンクアクティブ状態Ｓ３のいずれの状態からも移行することができるようにされている。
【００１６】
この実施例のメモリにおいては、特に制限されないが、アドレスピンはＡ０〜Ａ１１の１２本とされ、ロウアドレス信号はＡ０〜Ａ１１の１２ビット、カラムアドレス信号はＡ０〜Ａ８の９ビットとされている。このようなアドレス構成の場合、カラムアドレス信号の入力時にはアドレスピンＡ９〜Ａ１１の３ビットが不使用状態になる。そこでこの実施例では、この不使用のアドレスピンおよびタイミングを利用してバースト長の設定
を行なうように構成されている。
　
ｅ．「【００１７】
具体的には、上記タイミング制御回路１９に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、上記タイミング制御回路１９から制御信号が上記カラムアドレスカウンタ１４に供給されてそのとき上記アドレスピンＡ０〜Ａ１１に入力されている信号が上記カラムアドレスカウンタ１４に取り込まれてＡ０〜Ａ８によってカウンタ値が設定されるとともに、Ａ９〜Ａ１１によってバースト長の設定すなわちカウンタを幾つ進めた所で停止するか設定される。
【００１８】
以下、図３のタイミングチャートを用いてリードコマンド入力時にバースト長を設定する場合の手順を説明する
【００１９】
まずサイクル１で外部制御信号によってバンクアクティブコマンドが入力されると、そのときアドレスピンＡ０〜Ａ１１に入力されている信号がロウアドレスとしてロウアドレスバッファ１１Ａへ取り込まれて対応するワード線が選択レベルに立ち上げられる。次のサイクル２でバースト長を２とするリードコマンドが入力されると、アドレスピンＡ０〜Ａ１１に入力されている信号が上記カラムアドレスカウンタ１４に取り込まれて、Ａ０〜Ａ８によってカウンタ値が設定されるとともに、Ａ９〜Ａ１１によってバースト長が設定される。そして、続くサイクル３，４で２バイトのデータ“００”“０１”が順次出力される。次に、何も動作しないＮＯＰ（ノーオペレーション）サイクル５を経て、サイクル６で再びバースト長を変更するため、例えばバースト長を４とするリードコマンドが入力されると、アドレスピンＡ０〜Ａ１１に入力されている信号が上記カラムアドレスカウンタ１４に取り込まれて、カウンタ値およびバースト長が設定される。そして、続くサイクル７，８，９，１０で４バイトのデータ“００”“０１”“１１”“１０”が順次出力される
　
ｆ．「【００３０】
以上説明したように、上記実施例は、同期型メモリにおいて、リードコマンド入力時あるいはバンクアクティブコマンド入力時に不使用中のピンを使用もしくは専用ピンを用いてバースト長の設定
を行なうようにしたので、システムの動作中においてモード設定を変更したい場合にも無駄なサイクルが発生せず応答速度が低下しない同期型半導体記憶装置を得ることができるという効果がある。
　
２．したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「２つのバンクとして構成されたメモリアレイ１０Ａ，１０Ｂを有する同期型半導体記憶装置のバースト長設定を行う方法において、
　アドレス入力バッファ回路１１Ａ，１１Ｂにより、外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給する段階と、
　ロウデコーダ１３Ａ、１３Ｂにより、前記アドレス入力バッファ回路１１Ａ，１１Ｂから供給される内部相補アドレス信号をデコードして前記メモリアレイ１０Ａ，１０Ｂ内の対応するワード線を選択する段階と、
　カラムアドレスカウンタ１４により、外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード／ライトに必要な連続したカラムアドレスを発生する段階と、
　カラムデコーダ１５Ａ，１５Ｂにより、前記カラムアドレスカウンタ１４から供給される内部アドレス信号をデコードして前記メモリアレイ１０Ａ，１０Ｂ内の対応するビット線を選択する段階と、
　タイミング制御回路１９に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、前記タイミング制御回路１９から制御信号が前記カラムアドレスカウンタ１４に供給されてそのときアドレスピンＡ０〜Ａ１１に入力されている信号が前記カラムアドレスカウンタ１４に取り込まれてＡ０〜Ａ８によってカウンタ値が設定されるとともに、Ａ９〜Ａ１１によってバースト長の設定がなされる段階とを備えたバースト長設定を行う方法。」
　
第４．本願発明と引用発明との対比・判断
１．引用発明の「メモリアレイ１０Ａ，１０Ｂ」及び「同期型半導体記憶装置」は、各々本願発明の「メモリアレイ」及び「メモリ装置」に相当する。
　また、引用発明の「バースト長設定を行う」ことは、本願発明の「動作モードを設定する」ことに相当する。
　したがって、引用発明の「２つのバンクとして構成されたメモリアレイ１０Ａ，１０Ｂを有する同期型半導体記憶装置のバースト長設定を行う方法」は、本願発明の「メモリアレイを有するメモリ装置の動作モードを設定する方法」に相当する。
　
２．引用発明の「ロウアドレス信号およびカラムアドレス信号」がマルチビット構成であることは自明であるから、当該「ロウアドレス信号およびカラムアドレス信号」は、本願発明の「マルチビットアドレス信号」に相当する。
　したがって、引用発明の「アドレス入力バッファ回路１１Ａ，１１Ｂにより、外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給する段階」は、本願発明の「マルチビットアドレス信号を受信する段階」に相当する。
　
３．引用発明の「ロウデコーダ１３Ａ、１３Ｂにより、前記アドレス入力バッファ回路１１Ａ，１１Ｂから供給される内部相補アドレス信号をデコードして前記メモリアレイ１０Ａ，１０Ｂ内の対応するワード線を選択する段階と、　カラムアドレスカウンタ１４により、外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード／ライトに必要な連続したカラムアドレスを発生する段階と、　カラムデコーダ１５Ａ，１５Ｂにより、前記カラムアドレスカウンタ１４から供給される内部アドレス信号をデコードして前記メモリアレイ１０Ａ，１０Ｂ内の対応するビット線を選択する段階」は、本願発明の「前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階」に相当する。
　
４．引用発明は、「タイミング制御回路１９に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、前記タイミング制御回路１９から制御信号が前記カラムアドレスカウンタ１４に供給されてそのときアドレスピンＡ０〜Ａ１１に入力されている信号が前記カラムアドレスカウンタ１４に取り込まれてＡ０〜Ａ８によってカウンタ値が設定されるとともに、Ａ９〜Ａ１１によってバースト長の設定がなされ」るものであるから、引用発明においては、「バースト長の設定」が「リード」すなわち読み出し命令を実行する間に行われているとともに、「カラム」すなわち列を選択するのために使用されるマルチビットアドレス信号のうちの「Ａ９〜Ａ１１」という３ビットを使用して、「バースト長の設定」が行われていることが明らかである。
　そして、引用発明の「バースト長の設定がなされる」ことが、本願発明の「バースト長さモード」という「動作モードを設定」することに相当することは当業者にとって自明である。
　したがって、引用発明と本願発明とは、「『行活性化命令、読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットを使用して前記メモリ装置の動作モードを設定する段階』『を具備し、　前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つである』」点で一致する。
　
５．以上を総合すると、本願発明と引用発明とは、
　「メモリアレイを有するメモリ装置の動作モードを設定する方法において、
　マルチビットアドレス信号を受信する段階と、
　前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、
　行活性化命令、読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、
　前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする方法。」
　
　である点、すなわちすべての点で一致し、両者の間に相違点は認められない。
　
　したがって、本願発明は、引用例に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第５．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。