(57)【要約】      （修正有）【課題】入力−出力間電圧差が小さい場合でも機能する入力電圧の許容範囲が広い定電圧回路を構成するとともに、負荷電流が小さい時における電力損失の抑制と、入力電圧が所定電圧以上となった時における電力損失増加の抑制を可能にする。【解決手段】入力端子１にエミッタが接続され出力端子２にコレクタが接続されたTr1と、Tr1のベースにカソードが接続されたZD1と、ZD1のアノードにエミッタが接続されたTr2と、Tr2のコレクタに一端が接続され他端が接地されたr1と、Tr1のコレクタにエミッタが接続されTr2のベースにコレクタが接続されたTr3と、Tr3のコレクタに一端が接続され他端が接地されたr2と、Tr3のエミッタに一端が接続されTr3のベースに他端が接続されたr3と、r3の他端に一端が接続されたr4と、r4の他端にカソードが接続されアノードが接地されたZD2を備えている定電圧回路。【選択図】図１
2017004059.tif 000002
【特許請求の範囲】
【請求項１】
入力端子にエミッタが接続され、出力端子にコレクタが接続された第１ＰＮＰトランジスタと、
該第１ＰＮＰトランジスタのベースにカソードが接続された第１ツェナーダイオードと、
該第１ツェナーダイオードのアノードにエミッタが接続された第２ＰＮＰトランジスタと、
該第２ＰＮＰトランジスタのコレクタに一端が接続され、他端が接地された第１抵抗と、
前記第１ＰＮＰトランジスタのコレクタにエミッタが接続され、前記第２ＰＮＰトランジスタのベースにコレクタが接続された第３ＰＮＰトランジスタと、
該第３ＰＮＰトランジスタのコレクタに一端が接続され、他端が接地された第２抵抗と、
前記第３ＰＮＰトランジスタのエミッタに一端が接続され、前記第３ＰＮＰトランジスタのベースに他端が接続された第３抵抗と、
該第３抵抗の他端に一端が接続された第４抵抗と、
該第４抵抗の他端にカソードが接続され、アノードが接地された第２ツェナーダイオードを備えている
ことを特徴とする定電圧回路。
【請求項２】
前記第１ＰＮＰトランジスタに流れる電流値が過大か否かを検知して、過大である場合にその電流を制限する過電流制限回路を備えている
ことを特徴とする請求項１に記載の定電圧回路。
【請求項３】
前記過電流制限回路は、
前記第１ＰＮＰトランジスタのエミッタ及びベースに、それぞれエミッタ及びコレクタが接続された第４ＰＮＰトランジスタと、
該第４ＰＮＰトランジスタのエミッタとベースの間に接続された第８抵抗と、
前記第４ＰＮＰトランジスタのベースに一端が接続された第７抵抗と、
該第７抵抗の他端にコレクタが接続されたＮＰＮトランジスタと、
該ＮＰＮトランジスタのエミッタに一端が接続され、前記ＮＰＮトランジスタのベースに他端が接続された第６抵抗を備え、
該第６抵抗の一端は接地され、
前記第２ツェナーダイオードのアノードは接地に代えて前記第６抵抗の他端に接続されている
ことを特徴とする請求項２に記載の定電圧回路。
【請求項４】
前記第２ＰＮＰトランジスタ及び第２抵抗を省略し、
前記第１ツェナーダイオードのアノードが、前記第３ＰＮＰトランジスタのコレクタ及び前記第１抵抗の一端に接続されている
ことを特徴とする請求項２又は３に記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧が変化する回路に適用可能な定電圧回路に関するものである。
【背景技術】
【０００２】
安定した一定の電圧を得るために、従来はＮＰＮトランジスタとツェナーダイオードを使用する単純な回路や集積回路（以下「ＩＣ」という。）を利用した定電圧回路が一般的に使用されている。
ところが、ＮＰＮトランジスタとツェナーダイオードを使用する単純な回路を利用した定電圧回路では、入力−出力間電圧差を小さくすることが難しい。
また、ＩＣを利用した定電圧回路は、入力−出力間電圧差を小さくすることが可能ではあるが、コストが高くなるという問題があった。
【０００３】
特許文献１（特開２００３−１５０２５６号公報）には、ＩＣを使用することなく入力電圧の許容範囲を広範囲とすることが可能な定電圧回路が開示されている（特に、図１及び段落００１０〜００１４を参照）。
なお、図６は特許文献１の図１を本発明の回路図と比較しやすいように左右反転させたものである。
【０００４】
図６の定電圧回路では、出力端子(13)における出力電流はＰＮＰトランジスタ(12)のベース電流と増幅率（ｈFE）で制限される。
そのため、出力電流を大きくするにはＰＮＰトランジスタ(12)のベース電流を大きくする必要があるが、そのベース電流を大きくするには第２抵抗(18)に流れる電流を大きくする必要がある。
ところが、図６の定電圧回路ではツェナーダイオード(15)の働きにより、第２抵抗(18)には一定電圧（V1）がかかるようになっているため、第２抵抗(18)に流れる電流を大きくするには第２抵抗(18)の抵抗値を小さめに設定する必要がある。
そうすると、負荷電流が小さい時でも第２抵抗(18)に流れる電流が大きくなり、第２抵抗(18)での消費電力が大きくなってしまうという問題があった。
また、図６の定電圧回路においては図２(Ａ)に示すように、入力電圧が大きくなればなるほどＰＮＰトランジスタ(12)のコレクタ−エミッタ間電圧（入力電圧と出力電圧との差）が大きくなるため、定電圧回路内での電力損失が増加するという問題もあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１５０２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＩＣを使用せずにＰＮＰトランジスタを含む少数の部品で、入力−出力間電圧差が小さい場合でも機能する、入力電圧の許容範囲が広い定電圧回路を構成するとともに、負荷電流が小さい時における電力損失の抑制と、入力電圧が所定電圧以上となった時における定電圧回路内の主ＰＮＰトランジスタの電力損失増加の抑制が可能となるようにすることを第一の課題としてなされたものである。
また、本発明は、入力電圧が過大となった時においても過電流の出力を制限できるようにすることを第二の課題としてなされたものである。
さらに、本発明は、入力電圧が低い範囲では出力端子への電力供給を停止する定電圧回路を構成するとともに、入力電圧が低すぎる場合に電力の供給を受ける回路の動作が電圧不足により不安定になることを防止できるようにすることを第三の課題としてなされたものである。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、入力端子にエミッタが接続され、出力端子にコレクタが接続された第１ＰＮＰトランジスタ（Tr1）と、該第１ＰＮＰトランジスタのベースにカソードが接続された第１ツェナーダイオード（ZD1）と、該第１ツェナーダイオードのアノードにエミッタが接続された第２ＰＮＰトランジスタ（Tr2）と、該第２ＰＮＰトランジスタのコレクタに一端が接続され、他端が接地された第１抵抗（r1）と、前記第１ＰＮＰトランジスタのコレクタにエミッタが接続され、前記第２ＰＮＰトランジスタのベースにコレクタが接続された第３ＰＮＰトランジスタ（Tr3）と、該第３ＰＮＰトランジスタのコレクタに一端が接続され、他端が接地された第２抵抗（r2）と、前記第３ＰＮＰトランジスタのエミッタに一端が接続され、前記第３ＰＮＰトランジスタのベースに他端が接続された第３抵抗（r3）と、該第３抵抗の他端に一端が接続された第４抵抗（r4）と、該第４抵抗の他端にカソードが接続され、アノードが接地された第２ツェナーダイオード（ZD2）を備えていることを特徴とする定電圧回路である。
【０００８】
請求項２に係る発明は、請求項１に記載の定電圧回路において、前記第１ＰＮＰトランジスタに流れる電流値が過大か否かを検知して、過大である場合にその電流を制限する過電流制限回路を備えていることを特徴とする。
【０００９】
請求項３に係る発明は、請求項２に記載の定電圧回路において、前記過電流制限回路は、前記第１ＰＮＰトランジスタのエミッタ及びベースに、それぞれエミッタ及びコレクタが接続された第４ＰＮＰトランジスタ（Tr4）と、該第４ＰＮＰトランジスタのエミッタとベースの間に接続された第８抵抗（r8）と、前記第４ＰＮＰトランジスタのベースに一端が接続された第７抵抗（r7）と、該第７抵抗の他端にコレクタが接続されたＮＰＮトランジスタ（Tr5）と、該ＮＰＮトランジスタのエミッタに一端が接続され、前記ＮＰＮトランジスタのベースに他端が接続された第６抵抗（r6）を備え、該第６抵抗の一端は接地され、前記第２ツェナーダイオードのアノードは接地に代えて前記第６抵抗の他端に接続されていることを特徴とする。
【００１０】
請求項４に係る発明は、請求項２又は３に記載の定電圧回路において、前記第２ＰＮＰトランジスタ及び第２抵抗を省略し、前記第１ツェナーダイオードのアノードが、前記第３ＰＮＰトランジスタのコレクタ及び前記第１抵抗の一端に接続されていることを特徴とする。
【発明の効果】
【００１１】
請求項１に係る発明によれば、ＩＣを利用することなく、３つのＰＮＰトランジスタ（Tr1〜Tr3）、２つのツェナーダイオード（ZD1,ZD2）及び４つの抵抗（r1〜r4）のみによって入力電圧の許容範囲が広い定電圧回路を構成することができるので、ノイズに強く壊れにくいという効果や製造コスト及び提供コストを低減できるという効果がある。
また、同発明においては、r1に大きな電流を流せるようにr1の抵抗値を小さめに設定しておいても、Tr2でTr1のベース電流を制限する働きがあるため、r1において消費される電力を負荷に応じたものとすることができる。
さらに、同発明によれば、入力電圧が所定の範囲（図２(Ｂ)において入力電圧が変化しても出力電圧が変化しない範囲）である場合には、Tr1のコレクタ−エミッタ間電圧、すなわち入力電圧と出力電圧との差電圧は、入力電圧が大きくなるにつれて大きくなるものの、入力電圧が所定の範囲を超えると、図２(Ｂ)に示すように出力電圧も大きくなるため、Tr1のコレクタ−エミッタ間電圧はそれ以上大きくなることはない。
そのため、入力電圧が所定の範囲を超えた時に、Tr1の電力損失が増加することを抑制することができる。
その上、同発明によれば、入力電圧が低すぎる場合には出力端子への電力供給が行われないので、電力の供給を受ける回路の動作が電圧不足により不安定になることを防止することもできる。
【００１２】
請求項２又は３に係る発明によれば、請求項１に係る発明の定電圧回路による効果に加え、過電流制限回路を備えているので、出力電流が過大となった場合に、定電圧回路や同定電圧回路から電力の供給を受ける負荷回路等に含まれている素子が破壊されないように保護することができる。
【００１３】
請求項４に係る発明によれば、請求項１に係る発明の定電圧回路による効果のうち、r1において消費される電力を負荷に応じたものとすることができるという効果は得られなくなるが、請求項１〜３に係る発明による他の効果を奏することはできる。
【図面の簡単な説明】
【００１４】
【図１】実施例１における定電圧回路の構成を示す図。
【図２】図６の定電圧回路と実施例１の定電圧回路における、入力電圧と出力電圧との関係を示すグラフ。
【図３】実施例２における定電圧回路の構成を示す図。
【図４】実施例２における定電圧回路の変形例を示す図。
【図５】変形例の定電圧回路における入力電圧と出力電圧との関係を示すグラフ。
【図６】特許文献１に記載されている定電圧回路の構成を示す図。
【発明を実施するための形態】
【００１５】
以下、実施例によって本発明の実施形態を説明する。
【実施例１】
【００１６】
図１は、実施例１における定電圧回路の構成を示す図である。
実施例１の定電圧回路は、３つのＰＮＰトランジスタと、２つのツェナーダイオードと、５つの抵抗と、２つの平滑用コンデンサで構成されており、第１ＰＮＰトランジスタ（以下「Tr1」という。）のエミッタに入力端子１、コレクタに出力端子２が接続され、入力端子１及び出力端子２の近くには、それぞれ入力側平滑用コンデンサC1及び出力側平滑用コンデンサC2が接続されている。
そして、Tr1のエミッタとベース間には第５抵抗（以下「r5」という。）が接続され、Tr1のベースに第１ツェナーダイオード（以下「ZD1」という。）のカソードが接続され、ZD1のアノードに第２ＰＮＰトランジスタ（以下「Tr2」という。）のエミッタが接続され、Tr2のコレクタに第１抵抗（以下「r1」という。）の一端が接続され、r1の他端は接地されている。
また、Tr1のコレクタに第３ＰＮＰトランジスタ（以下「Tr3」という。）のエミッタが接続され、Tr3のコレクタとTr2のベースが接続され、Tr3のコレクタに第２抵抗（以下「r2」という。）の一端が接続され、r2の他端は接地されている。
さらに、Tr3のエミッタに第３抵抗（以下「r3」という。）の一端が接続され、r3の他端とTr3のベースが接続され、r3の他端に第４抵抗（以下「r4」という。）の一端が接続され、r4の他端に第２ツェナーダイオード（以下「ZD2」という。）のカソードが接続され、ZD2のアノードは接地されている。
なお、背景技術の項で説明したとおり、大きな出力電流を得る場合、Tr1のベース電流を大きくしなければならないので、r1の抵抗値は小さめに設定する。
【００１７】
実施例１の定電圧回路は上記のような構成となっているため、入力端子１の電圧をＶin、出力端子２の電圧をＶout、ZD1のツェナー電圧をＶz1 、Tr1〜Tr3のベース−エミッタ間の順方向電圧及びコレクタ−エミッタ間の飽和電圧をＶf及びＶsat、ZD2のツェナー電圧をＶz2とした時、図２(Ｂ)に示すように、Ｖin≦Ｖz1＋２Ｖfの時にはＶout＝０となり、Ｖz1＋２Ｖf≦Ｖin≦Ｖz2＋Ｖf＋Ｖsatの時にはＶout＝Ｖin−Ｖsatとなり、Ｖz2＋Ｖf＋Ｖsat≦Ｖin≦Ｖz1＋Ｖz2＋３Ｖf−Ｖsatの時にはＶout＝Ｖz2＋Ｖfとなり、Ｖz1＋Ｖz2＋３Ｖf−Ｖsat≦Ｖinの時にはＶout＝Ｖin−Ｖz1−２Ｖf＋Ｖsatとなる。
【００１８】
すなわち、実施例１の定電圧回路はＶinの大きさに応じて次のように動作する。
（１）Ｖin≦Ｖz1＋２Ｖfの時
Tr1のベース電流が流れないためにTr1はターンオンせず、出力電圧Ｖoutは０Ｖのままとなる。
（２）Ｖz1＋２Ｖf≦Ｖin≦Ｖz2＋Ｖf＋Ｖsatの時
Tr2のベース電流が流れ始めることによりTr1のベース電流が流れ始め、Tr1がターンオンし、出力電圧Ｖoutが上昇する。Ｖoutの値はＶin−Ｖsatとなる。
（３）Ｖz2＋Ｖf＋Ｖsat≦Ｖin≦Ｖz1＋Ｖz2＋３Ｖf−Ｖsatの時  
出力側の負荷電流に応じて、もしＶoutがＶz2＋Ｖfを越えようとすれば、Tr3のベース電流が流れr2に電流を供給するので、その分Tr2のベース電流が減少し、Tr1のベース電流が減少し、Tr1のコレクタ電流が減少し、Ｖoutが上昇しないように制御される。
また、ＶoutがＶz2＋Ｖfを下回れば、Tr3のベース電流が流れなくなり、Tr3からr2への電流供給がなくなり、Tr2のベース電流が増加し、Tr1のベース電流が増加し、コレクタ電流が増加するので、Ｖoutが上昇しようとする。
結果としてＶoutは、負荷電流に応じながらＶz2＋Ｖf付近の電圧になるように制御される。
（４）Ｖz1＋Ｖz2＋３Ｖf−Ｖsat≦Ｖinの時
Tr3は常にターンオンしているが、ＶoutがＶin−Ｖz1−２Ｖf＋Ｖsat以下ではTr2のベース電流に制限を掛けられなくなるため、結果としてＶoutはＶin−Ｖz1−２Ｖf＋Ｖsatとなるように制御され、Ｖinに比例する値になる。
【実施例２】
【００１９】
図３は、実施例２における定電圧回路の構成を示す図である。
実施例１における定電圧回路の構成と異なっているのは、Tr1のエミッタ及びベースに、それぞれエミッタ及びコレクタが接続された第４ＰＮＰトランジスタ（以下「Tr4」という。）と、Tr4のエミッタとベースの間に接続された第８抵抗（以下「r8」という。）と、Tr4のベースに一端が接続された第７抵抗（以下「r7」という。）と、r7の他端にコレクタが接続されたＮＰＮトランジスタ（以下「Tr5」という。）と、Tr5のエミッタに一端が接続されTr5のベースに他端が接続された第６抵抗（以下「r6」という。）を備え、r6の一端が接地されるとともにZD2のアノードが接地に代えてr6の他端に接続されている点であり、他の構成は実施例１と同じである。
したがって、実施例１と同じ素子に対しては同じ番号を付してある。
【００２０】
実施例２の定電圧回路の動作は、過大な出力電流が流れると、Tr5がターンオンし、Tr4がターンオンしてTr1のベース電流を制限し、結果として出力電流が制限されるようになっている。
すなわち、図３の点線で囲んだTr5及びr6よりなる回路部は過電流検出部として機能し、r7、r8及びTr4とともに過電流制限回路として機能するようになっている。
【００２１】
実施例１及び２の変形例を列記する。
（１）実施例１及び２の説明においては、Tr1〜Tr3のベース−エミッタ間順方向電圧をＶf、Tr1〜Tr3のコレクタ−エミッタ間飽和電圧をＶsatとしたが、この設定は説明を簡略化するためであって、それぞれの順方向電圧及び飽和電圧は異なっていても良い。
（２）実施例１及び２の定電圧回路においては、入力端子１及び出力端子２の近くにそれぞれ入力側平滑用コンデンサC1及び出力側平滑用コンデンサC2が接続され、Tr1のエミッタとベース間にr5が接続されているが、これらは回路動作を安定化するための調整用に設けられているので、本発明の定電圧回路に必須の構成ではない。
（３）実施例２の定電圧回路は図３の構成としたが、図４のようにTr2及びr2を省略し、ZD1のアノードをTr3のコレクタ及びr1の一端に接続した構成のものとしても良い。
そうした場合、実施例１及び２の定電圧回路における、r1において消費される電力を負荷に応じたものとすることができるという効果は失われるが、その他の効果は維持される。
なお、図５はこの変形例の定電圧回路における入力電圧と出力電圧との関係を示すグラフである。
（４）実施例２の定電圧回路及び上記（３）で説明した変形例の定電圧回路における過電流制限回路は、それぞれ図３及び図４に示す構成としたが、このような回路構成に限らず、出力電流を制限できるものであれば、どのような構成のものでも良い。
【符号の説明】
【００２２】
１    入力端子
２    出力端子
Tr1   第１ＰＮＰトランジスタ
Tr2   第２ＰＮＰトランジスタ
Tr3   第３ＰＮＰトランジスタ
Tr4   第４ＰＮＰトランジスタ
Tr5   ＮＰＮトランジスタ
ZD1   第１ツェナーダイオード
ZD2   第２ツェナーダイオード
r1〜r8  第１抵抗〜第８抵抗
Ｖin  入力電圧
Ｖout 出力電圧
Ｖf    Tr1〜Tr3のベース−エミッタ間順方向電圧
Ｖsat   Tr1〜Tr3のコレクタ−エミッタ間飽和電圧
Ｖz1   ZD1のツェナー電圧
Ｖz2   ZD2のツェナー電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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