【事件の表示】
　特願２００１−２８９５０５「高耐圧ＭＯＳトランジタ」拒絶査定不服審判事件〔平成１５年　４月　４日出願公開、特開２００３−１００７７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年９月２１日の出願であって、平成２２年９月６日に手続補正がなされ、同年９月２１日付けで拒絶査定がなされ、それに対して、同年１２月２８日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２３年１２月２６日付けで審尋がなされ、平成２４年３月１２日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１２月２８日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２２年１２月２８日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を、補正後の特許請求の範囲の請求項１及び２に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】　半導体基板と、
　前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
　前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第１の拡散層と、
　前記第１拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第１拡散層のそれよりも高い不純物濃度を有する一対の第２拡散層と、を有し、
　一方の前記第１拡散層と前記一方の第１拡散層に隣接する第２拡散層とからソース領域が構成され、
　他方の前記第１拡散層と前記他方の第１拡散層に隣接する第２拡散層とからドレイン領域が構成された高耐圧ＭＯＳトランジスタにおいて、
　前記半導体基板における単位幅当りの最大基板電流が５μＡ／μｍ以下となるように、ドレイン領域の前記第１拡散層が前記ゲート電極と０．５μｍ以上重ねられて配置されており、該第１拡散層の肉厚寸法を前記第１拡散層と前記ゲート電極とが重なる長さの１／２以下としたことを特徴とする高耐圧ＭＯＳトランジスタ。
　　【請求項２】　前記第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされていることを特徴とする請求項１記載の高耐圧ＭＯＳトランジスタ。」
　
（補正後）
「【請求項１】
　半導体基板と、
　前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
　前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第１の拡散層と、
　前記第１拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第１拡散層のそれよりも高い不純物濃度を有する一対の第２拡散層と、を有し、
　一方の前記第１拡散層と前記一方の第１拡散層に隣接する第２拡散層とからソース領域が構成され、
　他方の前記第１拡散層と前記他方の第１拡散層に隣接する第２拡散層とからドレイン領域が構成された高耐圧ＭＯＳトランジスタにおいて、
　前記半導体基板における単位幅当りの最大基板電流が５μＡ／μｍ以下となるように、ドレイン領域の前記第１拡散層が前記ゲート電極と０．５μｍ以上重ねられて配置されており、該第１拡散層の肉厚寸法を０．２５μmとし、かつ、当該第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされていることを特徴とする高耐圧ＭＯＳトランジスタ。
　【請求項２】
　前記第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされており、該表層側の濃度を４Ｅ１７ｃｍ−３とし、該中層の濃度を７Ｅ１７ｃｍ−３としたことを特徴とする請求項１記載の高耐圧ＭＯＳトランジスタ。」
　
（２）補正事項の整理
（補正事項ａ）補正前の請求項１の「該第１拡散層の肉厚寸法を前記第１拡散層と前記ゲート電極とが重なる長さの１／２以下とした」を補正後の請求項１の「該第１拡散層の肉厚寸法を０．２５μmとし、かつ、当該第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と補正すること。
　
（補正事項ｂ）補正前の請求項２の「前記第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」を、補正後の請求項２の「前記第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされており、該表層側の濃度を４Ｅ１７ｃｍ−３とし、該中層の濃度を７Ｅ１７ｃｍ−３とした」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて　
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「第１拡散層の肉厚寸法」について、「第１拡散層の肉厚寸法を０．２５μmとし、かつ、当該第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書の【００４３】段落及び図７の記載に基づく補正である。
　したがって、補正事項ａは、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定（以下「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて　
　補正事項ｂは、補正前の請求項１に係る発明の発明特定事項である「第１拡散層の肉厚方向にお」ける「表層側の濃度」と「中層の濃度」について、「表層側の濃度を４Ｅ１７ｃｍ−３とし、」「中層の濃度を７Ｅ１７ｃｍ−３とした」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書の【００４３】、【００４４】段落及び図７の記載に基づく補正である。
　したがって、補正事項ｂは、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１及び２に係る発明は、平成２２年１２月２８日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物
（３−３−１）原査定の拒絶の理由に引用され、本願の出願前である平成４年１０月２６日に日本国内で頒布された刊行物である特開平４−３０２４３４号公報（以下「引用刊行物１」という。）には、図１〜８とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。（以下同様。）
　
「【０００１】
【産業上の利用分野】
この発明はＬＤＤ型絶縁ゲ−ト型電界効果トランジスタおよびその製造方法に係わり、特に高耐圧型のものに関する。
【０００２】
【従来の技術】図８（ａ）は、従来の高耐圧型ＬＤＤ−ＭＯＳＦＥＴの断面図、図８（ｂ）および（ｃ）はそれぞれ、図８（ａ）の断面における電子ポテンシャル分布図である。
【０００３】まず、図８（ａ）の断面に示すように、基板１００上には、酸化膜１０２を介してゲ−ト電極１０４が形成されている。また基板１００内には、ゲ−ト電極１０４をマスクとして、ゲ−ト電極１０４に自己整合的に形成された低不純物濃度拡散領域１０６（以下低濃度ソ−スと称す）、１０８（低濃度ドレインと称す）がそれぞれ形成されている。また高不純物濃度拡散領域１１０（以下高濃度ソ−スと称す）、１１２（以下高濃度ドレインと称す）がそれぞれ、低濃度ソ−ス／ドレイン領域１０６、１０８に囲まれて基板１００内に形成されている。
【０００４】上記構成の高耐圧型ＬＤＤ−ＭＯＳＦＥＴは、通常、ソ−ス〜ドレイン間に約３０Ｖ以上の高い電圧をかけて駆動されている。
【０００５】しかし、上記構成のＬＤＤ−ＭＯＳＦＥＴを、高い電圧で駆動した場合、次のような欠点を有することが判明した。」
「【０００８】
第２の欠点は、ドレイン電圧が高く、ゲ−ト電圧が低い場合、今度は反対に、低濃度ドレイン１０８とチャネル１１４との間に高い電界が集中的にかかってしまうことである。
【０００９】この要因は、次のような点にある。図１０（ａ）は図８（ａ）のゲ−ト電極近傍の拡大図、図１０（ｂ）は図１０（ａ）における断面の表面濃度分布図である。
ゲ−ト電極１０４に対して自己整合的に形成された低濃度ソ−ス／ドレイン１０６、１０８は、図１０（ｂ）に示すような表面濃度分布を持つ。
ゲ−ト電極１０４直下の低濃度ソ−ス／ドレイン１０６、１０８は、さらに低濃度化している。
【００１０】
このように、さらに低濃度化した領域ｒには、高い電界がかかりやすいため、図９（ｂ）に示すような基板電流Ｉ
SUB 
が増大する。この基板電流Ｉ
SUB 
が増大すると、図９（ｃ）に示す、一般にスナップバック現象として知られるトランジスタの耐圧劣化現象を引き起こす。
【００１１】
【発明が解決しようとする課題】以上のように、従来の高耐圧型ＬＤＤ−ＭＯＳＦＥＴでは、ソ−ス〜チャネル（もしくはバックゲ−ト）間の電界集中に起因する電流駆動能力の劣化、およびドレイン〜チャネル（もしくはバックゲ−ト）間の電界集中に起因する耐圧の劣化、という問題があった。
【００１２】この発明は上記のような点に鑑みてなされたもので、その目的は、ソ−ス〜チャネル（もしくはバックゲ−ト）間、およびドレイン〜チャネル（もしくはバックゲ−ト）間の電界集中をともに緩和でき、電流駆動能力、耐圧の双方ともが劣化しにくいＬＤＤ型絶縁ゲ−ト型電界効果トランジスタと、その製造方法を提供することにある。」
「【００１８】
【実施例】以下、図面を参照して、この発明を一実施例により説明する。
【００１９】
図１（ａ）は、この発明に係わる高耐圧型ＬＤＤ−ＭＯＳＦＥＴの断面図、図１（ｂ）および（ｃ）はそれぞれ、図１（ａ）の断面における電子ポテンシャル分布図である。図２（ａ）は、図１（ａ）のゲ−ト電極近傍の拡大図で、図２（ｂ）は、図２（ａ）の断面における表面濃度分布を示す図である。
【００２０】まず
、図１（ａ）、図２（ａ）それぞれの断面に示すように、Ｐ型シリコン基板あるいはＰ型ウェル領域より成る基体１０上には、例えばシリコン酸化膜より成るゲ−ト絶縁膜１２が形成されている。ゲ−ト絶縁膜１２上には、例えばポリシリコンより成るゲ−ト電極１４が形成されている。基体１０内には、ゲ−ト電極１４にオ−バ−ラップした領域Ｒを含む低濃度ソ−ス／ドレイン１６、１８がそれぞれ形成されている。
【００２１】
上記構成の高耐圧型ＬＤＤ−ＭＯＳＦＥＴによれば、低濃度ソ−ス／ドレイン１６、１８に、ゲ−ト電極１４とオ−バ−ラップする領域Ｒが設けられている。この領域Ｒでは、ゲ−ト電極１０４に電圧が印加されると、このゲ−ト電極１０４からの電界により、その近傍、特にチャネル２４近傍のキャリア濃度が高められる。これにより、ソ−ス〜チャネル（もしくはバックゲ−ト）間の電界が緩和される。
【００２２】この状態を表す電子ポテンシャル分布図を図１（ｂ）に示す。図１（ｂ）は、ゲ−ト電圧およびドレイン電圧がともに高い場合である。同図に示す電子ポテンシャルの傾きを示すＩ線は、領域Ｒによってその傾きが従来よりも緩くなっており、ソ−ス〜チャネル間の電界が緩和されたことを示している。
【００２３】よって、ホットキャリアは発生しにくく、ホットキャリアのトラップを抑制できる。この結果、ソ−ス抵抗はほとんど増加しなくなり、電流駆動能力が劣化することもない。
【００２４】また、ゲ−ト電圧が低く、ドレイン電圧が高い場合でも、図１（ｃ）に示すように、電子ポテンシャルの傾きを示すＩ線の傾きが、従来より緩くなっており、電界が緩和されたことを示している。これは、図２（ｂ）の表面濃度分布図に示すようにゲ−ト電極１０４直下の領域Ｒの不純物濃度が、従来の拡散によって得られた領域ｒ（図１０参照）よりも高いため、上記同様に、キャリア濃度が高まり、その近傍の電界が緩和されるためである。
【００２５】
よって、基板電流がほとんど増加しなくなり、耐圧の劣化を抑制できる。
【００２６】次に、上記高耐圧型ＬＤＤ−ＭＯＳＦＥＴの製造方法について説明する。
【００２７】図３〜図７はそれぞれ、上記ＭＯＳＦＥＴを製造工程順に示した断面図である。図３〜図７それぞれにおいて、（ａ）はパタ−ン平面図を示し、（ｂ）は（ａ）中のｂ−ｂ線に沿う断面図を示している。
【００２８】まず、図３（ａ）および（ｂ）に示すように、例えばＮ型シリコン基板８内に、Ｐ型ウェル領域１０を形成する。次いで、ＬＯＣＯＳ法を用いて、基板８の表面に、素子領域を分離するためのフィ−ルド酸化膜４を形成する。次いで、分離された素子領域の表面に、ゲ−ト絶縁膜となる酸化膜１２を形成する。次いで、ホトレジストでチャネルイオン注入用のマスク（図示せず）を形成する。次いで、図示せぬホトレジストをマスクに、ＭＯＳＦＥＴのしきい値を制御するためのイオン注入を行う。注入された領域には、参照符号６を付す。
【００２９】次いで、図４（ａ）および（ｂ）に示すように、ホトレジストで、低濃度ソ−ス／ドレインを形成するためのイオン注入用のマスク（図示せず）を形成する。次いで、図示せぬホトレジストをマスクに、Ｎ型の不純物をイオン注入し、低濃度ソ−ス／ドレイン１６、１８となる注入領域を得る。
【００３０】次いで、図５（ａ）および（ｂ）に示すように、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。次いで、ホトレジストでゲ−ト電極パタ−ン（図示せず）を、低濃度Ｎ型ソ−ス／ドレイン１６、１８にオ−バ−ラップするように形成する。次いで、図示せぬレジストパタ−ンをマスクにポリシリコン膜をエッチングして、ゲ−ト電極１４を形成する。
【００３１】次いで、図６（ａ）および（ｂ）に示すように、ホトレジストで高濃度ソ−ス／ドレイン２０、２２を形成するためのイオン注入用のマスク（図示せず）を形成する。次いで、図示せぬホトレジストをマスクに、Ｎ型の不純物をイオン注入し、高濃度Ｎ型ソ−ス／ドレイン２０、２２となる注入領域を得る。次いで、ホトレジストでＰ型ガ−ドリング８を形成するためのイオン注入用のマスク（図示せず）を形成する。次いで、図示せぬホトレジストをマスクに、Ｐ型の不純物をイオン注入し、Ｐ型ガ−ドリング８となる注入領域を得る。
【００３２】なお、
高濃度Ｎ型ソ−ス／ドレイン２０、２２を、低濃度Ｎ型ソ−ス／ドレイン１６、１８で囲むように形成することにより、ＭＯＳＦＥＴの耐圧が向上する。
　
　そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型シリコン基板より成る基体１０上に形成されたゲ−ト絶縁膜１２と、前記ゲ−ト絶縁膜１２上に形成されたゲ−ト電極１４と、前記基体１０内に形成され、前記ゲ−ト電極１４にオ−バ−ラップした領域Ｒを含む低濃度ソ−ス／ドレイン１６、１８と、前記低濃度Ｎ型ソ−ス／ドレイン１６、１８で囲むように形成された高濃度Ｎ型ソ−ス／ドレイン２０、２２からなる、
高耐圧型ＬＤＤ−ＭＯＳＦＥＴ。」
　
（３−３−２）原査定の拒絶の理由に引用され、本願の出願前である平成６年１月２１日に日本国内で頒布された刊行物である特開平６−１３４０１号公報（以下「引用刊行物２」という。）には、図１３、１４とともに、以下の事項が記載されている。　
　
「【０００２】
【従来の技術】従来より、特にＮｃｈＭＯＳ型トランジスタでは、高信頼性をそなえるため、ゲート電極にサイドウォールを設けた後、高濃度のソース領域，ドレイン領域の注入を行うことにより、ドレイン領域のチャネル近くの濃度を積極的に低くしたＬＤＤ（Lightly Doped Drain ）構造が用いられてきた。この構造では、低濃度ドレインがドレイン近傍の電界を緩和する役割を果たすので、ドレイン耐圧等に高い信頼性が得られる。しかし、これらのＬＤＤ構造のＭＯＳ型トランジスタは、一般に低濃度ドレインの大部分がゲート電極の外側に位置するため、ゲートの外側に位置した低濃度ドレインがピンチオフし高抵抗層になり、駆動電流の劣化を招きやすい。また、サイドウォール直下でホットキャリアが発生し、ホットキャリアがサイドウォールに注入捕獲されるため、低濃度ドレインがピンチオフし著しく高抵抗化する。その結果、単一ソース，ドレイン構造に比べ、ホットキャリアによる駆動電流の劣化が早いという問題があった。
【０００３】そこで、上記ＬＤＤ構造の変形として、IEDM TECHNICAL DIGEST,1989,p777 に開示されるごとく、
図１３に示すようないわゆるＬＡＴＩＤ（Large-Angle-Tilt Implanted Drain）構造を用いたＭＯＳ型トランジスタもある。
積極的に低濃度ソース４，低濃度ドレイン５をゲート電極３下に位置させるものである。このため、ＬＡＴＩＤ構造のＭＯＳトランジスタでは、低濃度ドレインのピンチオフによる高抵抗化を防ぐことが出来る。このことにより、ＬＤＤ構造のＭＯＳトランジスタよりも、著しく高い駆動力及び信頼性を持つ。
【０００４】図１４（ａ），（ｂ）は、それぞれ上記ＬＡＴＩＤ構造，ＬＤＤ構造のＭＯＳ型トランジスタについて、横方向の電界E// （MV/cm ），電子濃度Ne（cm-3），ホットキャリア対の発生度合Rg（cm-3・ｓ-1）をドレイン近傍で２次元シミュレートした結果を示す。斜線領域はホットキャリア対の発生度合Rgが1028以上の領域である。基板不純物濃度は約 1×1017cm-3である。バイアス条件はドレイン電圧Vd=5V ，ゲート電圧Vg=2V ，基板電圧Vsub=0V であり、ＮｃｈＭＯＳ型トランジスタを最も劣化させるドレインアバランシェホットキャリアが発生している。Vg＜Vdではゲート電極付近のドレイン領域が空乏化する。電流はこの空乏領域を迂回するように流れる。
ＬＡＴＩＤ構造のＭＯＳ型トランジスタでは空乏領域を迂回し、電流がより深く流れ、ホットキャリアの発生する地点も深くなり、発生したホットキャリアが散乱され易くゲート酸化膜に注入されにくい。
このことがＬＡＴＩＤ構造のＭＯＳ型トランジスタが高い信頼性を有する理由の１つである。
【０００５】しかしながら、
上記ＬＡＴＩＤ構造のＭＯＳ型トランジスタでは、低濃度ソース，ドレインが、ゲート電極下にはいる分、基板表面に対して浅く形成されるため、上記の効果が生かしきれていないという問題を有していた。
「【０００９】本発明は、主として、上記ＬＤＤ構造，ＬＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソース，ドレイン領域の表面部で、基板内部側から基板表面部に向かって実効不純物濃度が高くなるように形成されているために、ゲート−ドレイン間容量を低減することができず、半導体装置の動作速度の向上を図る上で限界がある点に着目してなされたものであって、
その目的は、上記ＬＡＴＩＤ構造を有するトランジスタを基本とし、その低濃度ソース領域，ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせることにより、信頼性の向上を図り、かつショートチャネル効果の発生を招くことなく、トランジスタの動作の高速化を図ることにある。
「【００２６】
【作用】以上の構成により、請求項１の発明では、ＬＡＴＩＤ構造を有するトランジスタと同様の優れた電流駆動力が維持されるとともに、低濃度ソース領域又は低濃度ドレイン領域の基板表面部の実効不純物濃度が低いことから、ゲート−ドレイン間容量が減小し、回路動作速度が向上する。また、
ＬＡＴＩＤ構造を有するＭＯＳトランジスタに比べ、ホットキャリアの発生領域がさらに基板表面から深くなり、発生したホットキャリアのゲート酸化膜への注入が散乱によって抑制されるので、ホットキャリア耐性が向上する。すなわち、高速性及び高信頼性が得られることとなる。
　
（３−４）対比・判断
（３−４−１）刊行物発明の「Ｐ型シリコン基板より成る基体１０」、「ゲ−ト絶縁膜１２」、「ゲート電極１４」及び「高耐圧型ＬＤＤ−ＭＯＳＦＥＴ」は、各々補正後の発明の「半導体基板」、「絶縁膜」、「ゲート電極」及び「高耐圧ＭＯＳトランジスタ」に相当する。
　
（３−４−２）刊行物発明の「低濃度ソ−ス／ドレイン１６、１８」は、補正後の発明の「一対の第１の拡散層」に相当する。そして、刊行物発明の「低濃度ソ−ス／ドレイン１６、１８」は、「ゲ−ト電極１４にオ−バ−ラップした領域Ｒを含む」から、「ゲート電極１４」の直下に所定距離離間して配置されていることは明らかである。
　
（３−４−３）刊行物発明の「高濃度Ｎ型ソ−ス／ドレイン２０、２２」は、補正後の発明の「第１拡散層のそれよりも高い不純物濃度を有する一対の第２拡散層」に相当する。そして、刊行物発明の「高濃度Ｎ型ソ−ス／ドレイン２０、２２」は、「低濃度Ｎ型ソ−ス／ドレイン１６、１８で囲むように形成され」ていることから、「低濃度Ｎ型ソ−ス／ドレイン１６、１８」の「ゲート電極１４」から離れた側に隣接していることも明らかである。
　
（３−４−４）刊行物発明の一方の「低濃度ソ−ス／ドレイン１６、１８」と、前記一方の「低濃度ソ−ス／ドレイン１６、１８」で囲むように形成された一方の「高濃度Ｎ型ソ−ス／ドレイン２０、２２」とからソース領域が構成され、他方の「低濃度ソ−ス／ドレイン１６、１８」と、前記他方の「低濃度ソ−ス／ドレイン１６、１８」で囲むように形成された一方の「高濃度Ｎ型ソ−ス／ドレイン２０、２２」とからドレイン領域が構成されていることは明らかである。
　
（３−４−５）そうすると、補正後の発明と刊行物発明とは、
「半導体基板と、
　前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
　前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第１の拡散層と、
　前記第１拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第１拡散層のそれよりも高い不純物濃度を有する一対の第２拡散層と、を有し、
　一方の前記第１拡散層と前記一方の第１拡散層に隣接する第２拡散層とからソース領域が構成され、
　他方の前記第１拡散層と前記他方の第１拡散層に隣接する第２拡散層とからドレイン領域が構成された高耐圧ＭＯＳトランジスタにおいて、
　ドレイン領域の前記第１拡散層が前記ゲート電極と重ねられて配置されていることを特徴とする高耐圧ＭＯＳトランジスタ。」である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「半導体基板における単位幅当りの最大基板電流が５μＡ／μｍ以下となるように、ドレイン領域の」「第１拡散層が」「ゲート電極と０．５μｍ以上重ねられて配置されて」いるのに対し、刊行物発明では、「Ｐ型シリコン基板より成る基体１０」において単位幅当たりの最大基板電流について特定されておらず、また、「オ−バ−ラップした領域Ｒ」の幅について、具体的な数値が特定されていない点。
　
（相違点２）補正後の発明では、「第１拡散層の肉厚寸法を０．２５μmとし」ているのに対し、刊行物発明では、「低濃度ソ−ス／ドレイン１６、１８」の拡散深さについて、特定がなされていない点。
　
（相違点３）補正後の発明では、「第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」のに対し、刊行物発明では、「低濃度ソ−ス／ドレイン１６、１８」の深さ方向の濃度分布について、特定がなされていない点。
　
（３−５）判断
（３−５−１）相違点１について
　引用刊行物１に「【００１０】このように、さらに低濃度化した領域ｒには、高い電界がかかりやすいため、図９（ｂ）に示すような基板電流ＩSUB が増大する。この基板電流ＩSUB が増大すると、図９（ｃ）に示す、一般にスナップバック現象として知られるトランジスタの耐圧劣化現象を引き起こす。
【００１１】
【発明が解決しようとする課題】以上のように、従来の高耐圧型ＬＤＤ−ＭＯＳＦＥＴでは、ソ−ス〜チャネル（もしくはバックゲ−ト）間の電界集中に起因する電流駆動能力の劣化、およびドレイン〜チャネル（もしくはバックゲ−ト）間の電界集中に起因する耐圧の劣化、という問題があった。
【００１２】この発明は上記のような点に鑑みてなされたもので、その目的は、ソ−ス〜チャネル（もしくはバックゲ−ト）間、およびドレイン〜チャネル（もしくはバックゲ−ト）間の電界集中をともに緩和でき、電流駆動能力、耐圧の双方ともが劣化しにくいＬＤＤ型絶縁ゲ−ト型電界効果トランジスタと、その製造方法を提供することにある。」
と記載されているように、刊行物発明も、基板電流を低減することを意図した発明であり、基板電流が小さければ小さいほどよいことは、当業者にとって明らかなことである。そして、補正後の発明の「半導体基板における単位幅当りの最大基板電流が５μＡ／μｍ以下となるように」することは、単に、単位幅当りの最大基板電流が小さければ小さいほどよいということを規定するにすぎない事項であり、また、発明の詳細な説明を参酌しても、当該数値範囲に臨界的意義は認められない。
　そうすると、刊行物発明において、「Ｐ型シリコン基板より成る基体１０」の流れる「単位幅当たりの最大基板電流」をどのような値に設定するかということは、当業者が適宜設定し得る、単なる設計的事項にすぎない。
　また、ゲート電極とＬＤＤ領域とのオーバーラップ長を大きくすることが基板電流の低減に資するものであるということは、以下の周知例１及び２に記載された技術思想を勘案すれば、当業者が当然に予想し得ることである。
　
（周知例１）特開２００１−７３２５号公報には、ホットキャリア（基板電流の増大に伴って発生）などの信頼性確保の面からゲートとソース・ドレインのオーバーラップを大きくすることについて、以下のように記載されている。
「【０００２】
【従来の技術】近年、ＬＳＩ（大規模集積回路）の高集積化および高速化のために素子の微細化が急速に図られている。金属−絶縁膜（酸化膜）−半導体電界効果型トランジスタ（ＭＩＳＦＥＴ）等の電界効果型トランジスタでは、素子の微細化にともなってゲート長がますます短くなり、ゲートを精度良く加工することが非常に難しくなってきている。
【０００３】
ＭＩＳＦＥＴの駆動能力を向上させるにはゲート長を短くすることが有効であるが、前述のようにゲート加工が非常に難しくなってきているため、ゲート電極はそのままでゲートとソース・ドレインのオーバーラップ（以下、オーバーラップという）を大きくし実効ゲート長（ソース・ドレイン間の長さ）を短くすることが行われている。また、ゲート絶縁膜の薄膜化に伴いホットキャリアなどの信頼性の確保が困難となってきており、信頼性確保の面からもオーバーラップを大きくする傾向にある。
　
（周知例２）特開平２−３０６６６３号公報には、基板電流により基板電位が上昇し、バイポーラブレイクダウンが起こること、及びＮＭＯＳトランジスタのゲート端部とＬＤＤ領域とのオーバーラップを約３μｍ（実際には、高濃度不純物領域のゲート端部からの拡散を考慮すれば、３μｍ以上)とすることにより、バイポーラ・ブレイクダウン耐圧が向上し、基板電流が少なくなることについて、第１ないし３及び５図とともに、以下のように記載されている。
「（従来の技術）
第５図に一般的Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタの出力特性の一例を示す。このトランジスタはチャネル幅Ｗ＝４０μｍ、チャネル長Ｌ＝５μｍのものである。
ドレイン・ソース間の電圧ＶＤＳを上げていくと、ゲート電圧に対応したドレイン電流ＩＤが流れるが、ＶＤＳが６〜７Ｖ程度になると急に大電流が流れだしてトランジスタとして動作しなくなる。
　バイポーラ・ブレイクダウンは一般的に次のように考えられている。ゲート電極にバイアス電圧を印加することによりゲート電極直下にチャネルが形成され、その結果
ドレイン端で発生した電子とホールの対のうちホールが基板へ行ってこれがいわゆる基板電流となり、基板電位が上昇する。
基板電位が上昇すると、この寄生ＮＰＮトランジスタがオンとなることによりバイポーラ・ブレイクダウンが起こる。
「（作用）
　本発明の工程により形成されるドレイン領域は不純物濃度の低いウェルの内側に不純物濃度の高い領域をもつ二重拡散構造となっている。ウェルとその内側の高濃度領域とを異なるマスクを用いて別工程で形成するので、
ドレイン端の低濃度領域の幅及び濃度はバイポーラ・ブレイクダウンを防ぐのに有効な値に自由に設定することができる。
「第１図のプロセスによって第２図に示されるＮＭＯＳトランジスタが形成される。ここで、・・・チャネル幅Ｗが約４０μｍであり、
ドレイン端の幅ｌが約３μｍである場合の出力特性を第３図に示す。各曲線はゲート電圧を変えていったものであり、電流値ＩＤの大きいもの程ゲート電圧を高くしている。
　
第３図の結果によれば、本発明で形成される一例のＮＭＯＳトランジスタのバイポーラ・ブレイクダウン耐圧が１５Ｖ以上となっており、従来のものと比べて大幅に改善されている。このことは、基板電流のデータからも裏付けられる。実施例で示したサイズと同じサイズでドレインが一重拡散の従来のトランジスタでは、基板電流が約１０
−６
Ａの単位であるのに対し、実施例のＭＯＳトランジスタでは約１０
−９
Ａの単位である。
「（発明の効果）
　本発明では少なくともドレイン領域にウェルによって低濃度不純物領域を形成しておき、そのウェルの内側に高濃度不純物領域を形成して、二重拡散ドレインを形成するようにしたので、従来のＤＤＤ構造よりもドレイン端での不純物濃度を低く、かつ、
低濃度領域の幅を広く設定することが容易であり、バイポーラ・ブレイクダウンにより定まる電圧を大幅に向上させることができる。
　
　そして、どの程度基板電流を低減できるかということは、ゲート電極とＬＤＤ領域とのオーバーラップ長のみによって決定されるのではなく、ＬＤＤ領域の濃度、ゲート絶縁膜厚、ゲート絶縁膜材料、印加するドレイン電圧及びゲート電圧、ゲート長等の諸条件によっても大きく変動するものであり、単に、オーバーラップ長のみを規定する補正後の請求項の特定事項だけでは、格別な作用効果を奏するものとは認められず、刊行物発明において、ゲート電極とＬＤＤ領域とのオーバーラップ長をどの程度にするかということは、上記周知例１及び２に記載された技術思想を勘案し、上記諸条件を考慮することによって、当業者が必要に応じて適宜設定し得る、単なる設計的事項であるといわざるを得ない。
　そうすると、刊行物発明において、上記の周知例１ないし３に記載された技術思想を勘案し、上記の諸条件を考慮することによって、補正後の発明のように、「半導体基板における単位幅当りの最大基板電流が５μＡ／μｍ以下となるように、ドレイン領域の」「第１拡散層が」「ゲート電極と０．５μｍ以上重ねられて配置され」た構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２について
　一般に、ＬＤＤ構造のＭＯＳＦＥＴにおいて、ＬＤＤ領域（低濃度ソース・ドレイン領域）の拡散深さは、求められるパンチスルー耐性、オン抵抗等によって、適宜設定するものであるところ、本件明細書の発明の詳細な説明の記載を参酌しても、一実施形態として、「０．２５μｍ」という数値が記載されているのみで、他の数値と比較し、顕著な作用効果を奏する数値として、「０．２５μｍ」という数値を導きだしたものとも認められないので、補正後の発明において、「第１拡散層の肉厚寸法」をどの程度とするかは、当業者が適宜設定し得る、単なる設計的事項と言わざるを得ない。
　そうすると、刊行物発明の「低濃度ソ−ス／ドレイン１６、１８」の拡散深さを「０．２５μｍ」とすることにより、補正後の発明のように、「第１拡散層の肉厚寸法を０．２５μm」とすることは、当業者が容易になし得たことである。
　よって、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−３）相違点３について
　引用刊行物２には、
「【０００９】本発明は、主として、上記ＬＤＤ構造，ＬＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソース，ドレイン領域の表面部で、基板内部側から基板表面部に向かって実効不純物濃度が高くなるように形成されているために、ゲート−ドレイン間容量を低減することができず、半導体装置の動作速度の向上を図る上で限界がある点に着目してなされたものであって、
その目的は、上記ＬＡＴＩＤ構造を有するトランジスタを基本とし、その低濃度ソース領域，ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせることにより、信頼性の向上を図り、かつショートチャネル効果の発生を招くことなく、トランジスタの動作の高速化を図ることにある。
「【００２６】
【作用】以上の構成により、請求項１の発明では、ＬＡＴＩＤ構造を有するトランジスタと同様の優れた電流駆動力が維持されるとともに、
低濃度ソース領域又は低濃度ドレイン領域の基板表面部の実効不純物濃度が低いことから、
ＬＡＴＩＤ構造を有するＭＯＳトランジスタに比べ、ホットキャリアの発生領域がさらに基板表面から深くなり、発生したホットキャリアのゲート酸化膜への注入が散乱によって抑制されるので、ホットキャリア耐性が向上する。すなわち、高速性及び高信頼性が得られることとなる。
と記載されている。そして、ＭＯＳＦＥＴにおいて、ホットキャリア耐性を向上させることは、上記周知例１に記載されているように、従来から周知の課題であるから、刊行物発明の「低濃度ソ−ス／ドレイン１６、１８」に対して、このような周知の課題を勘案しつつ、引用刊行物２に記載された「低濃度ソース領域，ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせる」という公知の構成を適用することにより、補正後の発明のように、「第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物２に記載された技術思想及び周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２２年１２月２８日になされた手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成２２年９月６日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（３−３−１）及び（３−３−２）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「第１拡散層の肉厚寸法」について、「第１拡散層の肉厚寸法を０．２５μmとし、かつ、当該第１拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（３）において検討したように、補正後の発明が，引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。