【手続補正書】
【提出日】平成17年7月6日(2005.7.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  公称周期性を有する複数パルスからなる入力パルス列であり、それから１つかそれ以上のパルスが欠落している該入力パルス列の雑音を低減するクロック復元回路であって、
前記入力パルス列から直流レベルを除去する直流除去手段と、
前記直流除去手段によって直流レベルが除去された後前記入力パルス列を積分する積分手段と、
前記積分手段からの出力を受信し、該出力から前記入力パルス列の欠落パルスを検出する検出手段と、
前記検出手段に応答して、前記検出手段によって検出された前記欠落パルスに関して遅延された付加パルスを前記入力パルス列に挿入するパルス生成手段と、
前記積分手段からの前記出力から出力パルス列を生成する出力手段とを備えるクロック復元回路。
【請求項２】  前記出力手段が、前記付加パルスの遅延によって発生する位相雑音を低減するために有効である請求項１に記載の回路。
【請求項３】  前記出力手段が、前記積分手段からの前記出力を基準レベルと比較し、前記比較の結果として比較信号を生成する比較器と、前記比較信号から前記出力パルス列を得る出力単安定回路とを備える請求項２に記載の回路。
【請求項４】  外部供給源から受信された波形から前記入力パルス列を得る入力手段を含む請求項１に記載の回路。
【請求項５】  前記入力手段が入力単安定回路である請求項４に記載の回路。
【請求項６】  外部供給源から受信された波形から前記入力パルス列を得る周波数２倍手段を備え、前記出力手段が２分周回路を含む請求項１に記載の回路。
【請求項７】  前記検出手段が、前記積分手段からの到達可能最高出力を、パルスの欠落がない場合前記積分手段からの前記出力の値を越えるように事前設定されたしきい値と比較する比較器を備え、前記パルス生成手段が、前記積分手段からの前記出力が前記しきい値の値と交差したことを前記比較器が検出する場合、前記入力パルス列に前記付加パルスを挿入するよう構成されている請求項１に記載の回路。
【請求項８】  前記パルス生成手段が、前記積分手段からの前記出力の値が前記しきい値と交差した場合、前記比較器による検出信号出力によってトリガされる単安定回路を備える請求項７に記載の回路。
【請求項９】  前記入力パルス列がＯＲゲートを通じて前記積分手段に供給され、前記パルス生成手段の前記単安定回路が前記ＯＲゲートの第１入力に接続され、前記入力パルス列が前記ＯＲゲートの第２入力に供給される請求項８に記載の回路。
【請求項１０】  前記欠落パルスの前記検出手段による検出に際して前記直流除去手段を使用禁止にし、前記入力パルス列中の次のパルスの前記検出手段による検出に際して前記直流除去手段を再使用可能にする制御手段を含む請求項１に記載の回路。
【請求項１１】  前記出力パルス列の位相ジッタを低減するさらなる回路手段を含む請求項１に記載の回路。
【請求項１２】  前記回路手段が、前記出力パルス列から直流レベルを除去するさらなる直流除去手段と、積分出力を発生するために、前記直流レベルが除去された後前記出力パルス列を積分するさらなる積分手段と、前記積分出力から低減された位相ジッタを有する前記出力パルス列を得る処理手段とを備える請求項１１に記載の回路。
【請求項１３】  前記処理手段が、前記さらなる積分手段からの前記積分出力を基準レベルと比較し、前記比較の結果として比較信号を生成するさらなる比較手段と、前記比較信号から低減された位相ジッタを有する前記出力パルス列を取り出す出力回路とを備える請求項１２に記載の回路。
【請求項１４】  前記出力回路が単安定回路である請求項１３に記載の回路。
【請求項１５】  前記周波数２倍手段が、受信された波形から第１パルス列を得る手段であって、該第１パルス列が正方向変換点によってトリガされるパルスからなる手段と、前記受信された波形から第２パルス列を得る手段であって、前記第２パルス列が負方向変換点によってトリガされるパルスからなる手段と、前記入力パルス列を形成するために、前記第１及び第２パルス列を結合する手段とを備える請求項６に記載の回路。
【請求項１６】  前記入力パルス列のパルスが同じパルス幅を有するようにする単安定回路を含む、請求項１に記載の回路。
【請求項１７】  公称周波数ｆを有するパルスからなる入力パルス列の位相雑音を低減する位相雑音低減回路であって、
前記入力パルス列から第１パルス列を得る手段であって、前記第１パルス列が前記入力パルス列を形成するパルスの正方向変換点によってトリガされるパルスからなる手段と、
前記入力パルス列から第２パルス列を得る手段であって、前記第２パルス列が前記入力パルス列を形成するパルスの負方向変換点によってトリガされるパルスからなる手段と、
結合パルス列を形成するために前記第１及び第２パルス列を結合する結合手段と、
前記結合パルス列から直流レベルを除去する直流除去手段と、
積分出力を生成するために前記直流除去手段によって前記直流レベルが除去された後前記結合パルス列を積分する積分手段と、
前記公称周波数ｆの出力パルス列を前記積分出力から得る処理手段とを備える回路。
【請求項１８】  前記処理手段が、前記積分出力を基準レベルと比較し、前記比較の結果として比較信号を生成する比較器と、前記比較信号から前記出力パルス列を取り出す出力回路とを備える請求項１７に記載の回路。
【請求項１９】  前記出力回路が２分周回路である請求項１８に記載の回路。
【請求項２０】  公称周期性を有する複数パルスからなる入力パルス列であり、その中に１つかそれ以上のスプリアス付加パルスが存在する該入力パルス列の雑音を低減するクロック復元回路であって、
前記入力パルス列から直流レベルを除去する直流レベル除去手段と、
前記直流除去手段によって前記入力パルス列から前記直流レベルが除去された後、該入力パルス列を積分する積分手段と、
前記入力パルス列から前記スプリアス付加パルスを削除するパルス削除手段であって、前記積分手段からの出力を受信し且つ該出力に応答してブランキング・パルスを生成するパルス生成手段と、前記１つかそれ以上のスプリアス付加パルスを削除するために前記ブランキング・パルスを前記入力パルス列の前記複数のパルスに結合する手段と、を備えるパルス削除手段と、
前記積分手段の出力から出力パルス列を得る出力手段とを備えるクロック復元回路。
【請求項２１】  前記パルス生成手段が各前記周期的パルスの後ブランキング・パルスを生成する請求項２０に記載の回路。
【請求項２２】  前記入力パルス列の欠落パルスを検出する手段と、欠落パルスの検出に応答して前記入力パルス列にパルスを挿入する手段とを含む請求項２０に記載の回路。
【請求項２３】  外部供給源から受信された波形またはパルス列から前記入力パルス列を得る入力手段を含む請求項２０に記載の回路。
【請求項２４】  前記入力手段が入力単安定回路である請求項２３に記載の回路。
【請求項２５】  受信された波形またはパルス列から前記入力パルス列を得る周波数２倍手段を含み、前記出力手段が２分周回路を含む請求項２０に記載回路。
【請求項２６】  請求項２０に記載の２つの回路を備える回路であって、前記２つの回路の一方が入力波形に従って動作し、前記２つの回路のもう一方が前記入力波形の反転波形に従って動作し、それらの各出力が２分周回路に供給され、前記２分周回路の出力が１つの共通出力を形成するためにＯＲゲートで結合される回路。
【請求項２７】  請求項２０に記載の２つの回路を備える回路であって、前記２つの回路の一方が入力波形に従って動作し、前記２つの回路のもう一方が前記入力波形の反転波形に従って動作し、それらの各出力がフリップフロップのセット及びリセット入力に供給され、フリップフロップ出力が１つの共通出力を形成する回路。
【請求項２８】  前記周波数２倍手段が、受信された波形から第１パルス列を得る手段であって、前記第１パルス列が正方向変換点によってトリガされる手段と、該受信された波形から第２パルス列を得る手段であって、前記第２パルス列が負方向変換点によってトリガされる手段と、前記入力パルス列を形成するために前記第１及び第２パルス列を結合する手段とを備える、請求項２５に記載の回路。
【請求項２９】  前記出力手段が単安定回路を備える請求項２０に記載の回路。
【請求項３０】  前記出力手段が前記出力パルス列の時間ジッタを低減する手段を含む請求項２０に記載の回路。
【請求項３１】  前記パルス結合手段が、前記ブランキング・パルスを受信するための終了入力を有するラッチ回路を備える請求項２０に記載の回路。
【請求項３２】  前記入力パルス列のパルスが同じパルス幅を有するようにする単安定回路を含む請求項２０に記載の回路。
【請求項３３】  公称周期性を有する複数パルスからなる入力パルス列の位相雑音を低減する回路であって、
前記入力パルス列から直流レベルを除去する直流除去手段と、
前記直流除去手段によって前記入力パルス列から直流レベルを除去した後前記入力パルス列を積分する積分手段と、
前記積分手段からの出力及びそれぞれ異なった基準信号に応答して異なった出力パルス列を発生し、それによって前記出力パルス列の各々が対応する前記基準信号に応じて前記入力パルス列の変換点に対するそれぞれの位相関係を有する周期的変換点を含む少なくとも２つの検出手段とを含む回路。
【請求項３４】  複数の前記検出手段と、それぞれ前記検出手段の１つかそれ以上の対によって発生した前記出力パルス列から１つかそれ以上のほぼジッタのない出力パルス列を得る出力手段とを含む請求項３３に記載の回路。
【請求項３５】  前記出力手段が、ラッチ回路と、前記１対の検出手段によって生成される前記出力パルス列に応答してその出力論理状態の間で前記ラッチ回路を切り換え、それによって対応する前記ほぼジッタのない出力パルス列を生成する切り換え手段とを含む請求項３４に記載の回路。
【請求項３６】  前記切り換え手段が、前記対の検出手段の異なった検出手段によって生成される前記出力パルス列を受信するよう各々接続された１対の単安定回路を備える請求項３５に記載の回路。
【請求項３７】  前記入力パルス列のスプリアス付加パルスを削除する手段を含む請求項３３に記載の回路。
【請求項３８】  前記入力パルス列の欠落パルスの検出に際してパルスを前記入力パルス列に挿入する手段を含む請求項３３に記載の回路。
【請求項３９】  前記入力パルス列の複数パルスが同じパルス幅を有するようにする単安定回路を含む請求項３３に記載の回路。