【手続補正書】
【提出日】平成17年11月24日(2005.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高電圧側信号の第１のノードを、低電圧側信号の第２のノードに接続する、能動的な双方向の電圧レベル変換スイッチであって、
前記第１のノードに接続されたドレインと、前記第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有する、NMOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを有する制御回路であって、該イネーブル信号が、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる、制御回路と、
前記制御回路に接続された基準電圧であって、
前記スイッチオン状態において、基準電圧源が前記制御ノードに印加され、前記低電圧側信号に適合する電圧に前記ソースをクランプし、
前記スイッチオフ状態において、前記変換スイッチをオフに切り替える電圧信号が前記制御ノードに印加されることからなる、基準電圧と、
前記第１のノードから前記高電圧側の電圧へと接続されたプルアップ回路であって、
前記プルアップ回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ドレインの電圧が前記閾値よりも高い時には、前記プルアップ回路が前記第１のノードを前記高電圧側の電圧に向かって駆動し、前記ドレインの電圧が前記閾値の電圧よりも低い時には、前記プルアップ回路がディセーブルにされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が前記変換スイッチを介して前記第１のノードをローに駆動する時には、前記低電圧側の駆動回路が、前記プルアップ回路に打ち勝つことからなる、変換スイッチ。
【請求項２】
前記第２のノードから前記低電圧側の電圧へと接続された第２のプルアップ回路を更に備え、
前記第２のプルアップ回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ソースの電圧が前記閾値よりも高い時には、前記第２のプルアップ回路が前記第２のノードを前記低電圧側の電圧に向かって駆動し、前記ソースが前記閾値の電圧よりも低い時には、前記第２のプルアップ回路がディセーブルにされることからなる、請求項１に記載の変換スイッチ。
【請求項３】
前記基準電圧が、Vcchか又はVcclのうちの１つから導出される、請求項１に記載の変換スイッチ。
【請求項４】
前記Vcclと前記基準電圧とが、Vcchから導出される、請求項１に記載の変換スイッチ。
【請求項５】
前記Vcchと、前記Vcclと、前記基準電圧とが、チップ上において生成される、請求項１に記載の変換スイッチ。
【請求項６】
前記高電圧側の電圧が、＋５V、＋３．３V、＋２．５Vからなるグループから選択され、前記低電圧側の電圧が、＋３．３V、＋２．５V、及び＋１．８Vからなるグループから選択されることからなる、請求項１に記載の変換スイッチ。
【請求項７】
高電圧側信号の第１ノードを、低電圧側信号の第２のノードに接続する、能動的な双方向の電圧レベル変換スイッチであって、
前記第１のノードに接続されたドレインと、前記第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有する、MOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを有する制御回路であって、前記イネーブル信号が、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる、制御回路と、
前記制御回路に接続された基準電圧であって、
前記スイッチオン状態において、第１の電圧源が前記制御ノードに印加され、前記低電圧側信号に適合する電圧に前記ソースをクランプし、
前記スイッチオフ状態において、前記変換スイッチをオフに切り替える電圧信号が前記制御ノードに印加されることからなる、基準電圧と、
前記第１ノードから前記高電圧側の電圧へと接続されたプルアップ回路であって、
前記プルアップ回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ドレインの電圧が前記閾値よりも高い時には、前記プルアップ回路が、前記第１のノードを、ある期間、ローインピーダンスを通して前記高電圧側の電圧に接続し、次いでハイインピーダンスを通して前記高電圧側の電圧に接続し、前記ドレインの電圧が前記閾値の電圧よりも低い時には、前記プルアップ回路がディセーブルされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が、ハイインピーダンスを前記第１のノードを介してローに駆動する時には、前記変換スイッチを通してローに駆動することからなる、変換スイッチ。
【請求項８】
前記第２のノードから前記低電圧側の電圧へと接続された第２のプルアップ回路を更に備え、
前記第２のプルアップ回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ソースの電圧が前記閾値よりも高い時には、前記第２のプルアップ回路が前記第２のノードを前記低電圧の電圧に向かって駆動し、前記ソースが前記閾値の電圧よりも低い時には、前記第２のプルアップ回路がディセーブルにされることからなる、請求項７に記載の変換スイッチ。
【請求項９】
前記プルアップ回路は、
前記第１のノードから第３のノードに接続された第４の回路であって、
前記第４の回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ドレインの電圧が前記閾値よりも高い時には、前記第４の回路が、前記第１のノードを前記第３のノードに接続し、前記ドレインの電圧が前記閾値の電圧よりも低い時には、前記第４の回路がディセーブルにされることからなる、第４の回路と、
前記高電圧側の電圧を第３のノードに接続する第２のスイッチと、
前記第２のスイッチに接続され、前記第２のスイッチのオン・オフ状態を制御する遅延回路であって、
前記遅延回路は、前記第１のノードの電圧が前記閾値よりも低い値の時には、前記第２のスイッチをオンに切り替え、
前記閾値が前記閾値よりも高くなる時には、前記第２のスイッチが、ある時間遅延の後に、オフに切り替えられることからなる、遅延回路
とを備える、請求項７に記載の変換スイッチ。
【請求項１０】
通信システムとディスプレイとキーボードと電源とメモリとからなるグループから選択された電子システムであって、
双方向の電圧変換スイッチであって、
第１のノードに接続されたドレインと、第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有する、MOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを有する制御回路であって、前記イネーブル信号は、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる、制御回路と、
前記制御回路に接続された基準電圧であって、
前記スイッチオン状態において、第1の電圧源が前記制御ノードに印加されて、前記ソースを、低電圧側信号に適合する電圧にクランプし、
前記スイッチオフ状態において、電圧信号が前記制御ノードに印加されて前記変換スイッチをオフに切り替えることからなる、基準電圧と、
前記第１のノードから高電圧側の電圧へと接続されたプルアップ回路であって、
前記プルアップ回路が、前記低電圧側の電圧よりも低い値の閾値を画定し、
前記ドレインの電圧が前記閾値よりも高い時には、前記プルアップ回路が前記第１のノードを前記高電圧側の電圧に向かって駆動し、前記ドレインが前記閾値の電圧よりも低い電圧の時には、前記プルアップ回路がディセーブルにされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が前記変換スイッチを通して前記第１のノードをローに駆動する時には、前記低電圧側の駆動回路が、前記プルアップ回路に打ち勝つことからなる、双方向の電圧変換スイッチ
を更に備える、電子システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図４は、図２の回路２８の代替の他の好適な実施形態を示す。図４において、ノード２６がローすなわち接地の時には、NMOS５０がオフになり、PMOS５２がバイアスされてオンになる。PMOS５２のドレインとPMOS５４のゲートとがVccにあって、PMOS５４をオフにバイアスしている。３個のインバータI1、I2、I3の最後のインバータI3の出力は、ローとなり、PMOS５６はオンとなって、PMOS５４のソースをVcchにドライブする。前述のように、５０と５２とによって形成されたインバータの閾値を、２ボルトに設計することができる。NAND２９によって＋３．３ボルトに向かってドライブされているノード２６が、＋２．０ボルトの閾値に達すると、NMOS５０がオンになり、PMOS５２がオフになる。PMOS５４のゲートが接地まで下がり、PMOS５４をオンにする。PMOS５４は、ノード２６を、まだオンであるPMOS５６を介して供給される電流と共にハイにドライブするのを助ける。インバータI1は、アイテム５０と５２のインバータの閾値とほぼ同じ閾値を有するように設計される。従って、インバータI3の出力は、３個のインバータの遅延の後にハイになり、PMOS５６をオフにする。その結果、PMOS５６は、I3の出力がハイになる前の期間中にだけ、ノード２６をハイにドライブするのを助けるためのより高い電流駆動を提供する。遅延の後、R2がノード26をVcchに維持するのに役立つ。前述のように、ノード２６がNAND２９によってローにドライブされている時には、ドライブ信号が、R1から電流をシンクされることができ、ノード２６をローにドライブする。インバータの閾値に再び到達した時に、PMOS５４は、PMOS５６がオンにされる前にオフになり、システム駆動電流は、ノード２６をローにドライブすることができる。I1インバータの閾値は、当該技術分野で周知のように、インバータの連鎖を通した遅延を増やすために、PMOS５２及びNMOS５０と異なるレベルに設計されることができる。同様に当該技術分野で周知のように、他のMOSFETの閾値は、回路の動作を高めるために互いに異なる値とすることができる。