【事件の表示】
　特願２００４−３０３６４８「半導体集積回路およびそれを用いた画像処理システム」拒絶査定不服審判事件〔平成１８年　５月１１日出願公開、特開２００６−１２０１８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１０月１９日の出願であって、平成２１年４月１７日付けの拒絶理由通知に対して、同年６月２２日に意見書とともに手続補正書が提出されたが、同年１０月１６日付けで拒絶査定がされ、これに対し、平成２２年１月１４日に審判請求がされたものである。
　そして、平成２３年１１月１６日付けでした当審からの拒絶理由通知に対して、平成２４年１月２３日に意見書とともに手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし１１に係る発明は、平成２４年１月２３日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし１１に記載されたとおりのものであって、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
【請求項１】
「所定のシステムクロックで動作する半導体集積回路であって、
　入力された情報をメモリセルアレイに保持する入力動作と、前記メモリセルアレイに保持された情報を読み出して出力する出力動作と、入力された検索データを前記メモリセルアレイが保持する情報と比較し、前記検索データに一致するデータを保持するメモリセルのアドレス情報を出力する検索動作と、を行う記憶回路と、
　前記入力動作を制御する入力制御信号と前記出力動作を制御する出力制御信号を含む前記記憶回路に対する入出力を制御する制御信号を生成する制御回路とを備え、
　前記制御回路は、前記システムクロックの動作周波数で動作するイネーブル信号に対して前記入力動作、前記出力動作及び前記検索動作のそれぞれの動作周波数に応じた遅延を与え、前記記憶回路に供給することで前記入力動作、前記出力動作及び前記検索動作のそれぞれが前記システムクロックの動作周波数より低い動作周波数で行われることを特徴とする半導体集積回路。」
　
２．当審の拒絶理由
　平成２３年１１月１６日付けで当審から通知した拒絶の理由２の概要は、次のとおりである。
　
「２．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
 　 
 　　　　　　　　　　　　　　　　　記 
 　 
 　　　　　　　　　　　引　用　文　献　等　一　覧 
 　　　　　　　　１．特開２００１−１４３４７９号公報 
 　　　　　　　　２．特開平１０−１７７７９４号公報 
 　　　　　　　　３．特開平０３−０４０２９６号公報 
 　 
 ・請求項　　：１ 
 ・引用文献等：１、２ 
 ・備考 
　……（以下、省略）」
　
３．引用例１の記載、引用発明及び引用例２の記載
３−１．引用例１の記載
　平成２３年１１月１６日付けの拒絶理由通知で「刊行物」１として引用された、本願の出願前に日本国内において頒布された刊行物である特開２００１−１４３４７９号公報（以下「引用例１」という。）には、「３ポートコンテントアドレサブルメモリデバイスおよびそれを実現するための方法」（発明の名称）に関して、図２Ａ〜図２Ｃとともに、以下の事項が記載されている（下線は、参考のため、当審において付した。以下、他の刊行物についても同様。）。
　
　　ア．発明の背景
　ａ．「【０００１】
【発明の背景】発明の属する技術分野：本発明は、一般にメモリデバイスに関し、特に、書き込み／読み出し動作に同期して中断しない検索動作と、独立した検索インターフェースおよびメンテナンスインターフェースとを、提供するコンテントアドレサブルメモリデバイスに関する。
【０００２】関連技術：メモリデバイスは、現代のコンピュータシステムに不可欠なコンポーネントである。メモリデバイスは、ストレージデバイスとして、格納されたデータや命令に素早くアクセスするのに使用される。
コンテントアドレサブルメモリ（ＣＡＭ）
　ｂ．「【０００９】ＣＡＭ１００の動作を制御するために、制御信号が、制御ブロック１０８への入力として命令バス１０４に供給される。制御ブロック１０８は、制御信号に応じて、ＣＡＭアレイ１１０の動作を制御するための別の一組の制御信号を生成する。
検索動作では、ＣＡＭアレイ１１０は、データバス１０２の入力データに一致するＣＡＭアレイ１１０内のエントリまたはワードに対応するアドレスや、ポインタ、ビットパターン（「アドレス」と総称する）を、結果バス１０６上に出力する。
　
　　イ．発明の概要
　ｃ．「【００１５】本発明は、一実施形態において、ＣＡＭと検索制御ブロックとメンテナンス制御ブロックとを備える３ポートＣＡＭデバイスを提供する。ＣＡＭは、データを格納するように構成されている。検索制御ブロックは、ＣＡＭ内で検索データを検索するために、第１のポートを経て検索データおよび検索制御信号を受け取るように構成されている。さらに、検索制御ブロックは、ＣＡＭにアクセスして検索動作を実行するように構成されている。
検索動作は検索サイクル内で実行され、各検索動作は複数のクロックサイクルに渡って実行される。
【００１６】本発明は、別の実施形態において、ＣＡＭデバイス内で検索動作と読み出し／書き込み動作とを実行するための方法を提供する。この方法では、データを格納するためにＣＡＭが準備される。そして、ＣＡＭ内で検索データを検索するために、検索データおよび検索制御信号が、第１のポートを経て検索制御ブロックに供給される。検索制御ブロックは、コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成されている。
検索動作は、複数のクロックサイクルに渡る検索サイクル内で実行される。
　
　　ウ．実施形態
　ｄ．「【００２０】図２Ａは、検索データ経路と読み出し／書き込みデータ経路とを分離した代表的な３ポートＣＡＭデバイス２００を、本発明の一実施形態に従って示す図である。３ポートＣＡＭデバイス２００は、検索入力ポート２６２と、検索結果ポート２６６と、メンテナンスポート２６４と、の３つのポートを備えている。検索入力ポート２６２は、入力検索データと検索制御信号と検索クロック信号とを、それぞれ検索バス２０２と検索制御バス２０５と検索クロックバス２０８を介して通信する。検索結果ポート２６６は、検索結果を検索結果バス２０６を介して通信する。検索入力ポート２６２と検索結果ポート２６６とから分離されたメンテナンスポート２６４は、読み出し／書き込みデータと、読み出し／書き込み制御信号と、読み出し／書き込みクロック信号とを、それぞれ読み出し／書き込みデータバス２０３と読み出し／書き込み制御バス２０７と読み出し／書き込みクロックバス２０９を介して通信する。
【００２１】
３ポートＣＡＭデバイス２００は、検索動作と読み出し／書き込み動作とを実行するように構成されている。特に、検索動作では、ＣＡＭデバイス２００には、検索バス２０２を介した検索データと、検索制御バス２０５を介した検索制御信号と、検索クロックバス２０８を介した検索クロックとが、検索入力ポート２６２を経て供給される。
読み出し／書き込み動作では、ＣＡＭ２００には、読み出し／書き込み制御バス２０７を介した読み出し／書き込み制御信号と、読み出し／書き込みデータバス２０３を介した読み出し／書き込みデータと、読み出し／書き込みクロックバス２０９を介した読み出し／書き込みクロックとが、メンテナンスポート２６４を経て供給される
検索クロックバス２０８と読み出し／書き込みクロックバス２０９とを介して供給されるクロック信号は、同じクロック信号であってもよい
　ｅ．「【００２２】
検索データ経路と読み出し／書き込みデータ経路とが分離された３ポートＣＡＭデバイス２００は、読み出し／書き込み動作を検索動作と同じクロックサイクルで実行することができる。
　ｆ．「【００２５】図２Ｃは、３ポートＣＡＭデバイス２００を、本発明の一実施形態に従ってより詳細に示すブロック図である。
３ポートＣＡＭデバイス２００は、ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備えている
検索制御ブロック２１１は、検索データバス２０２を介した検索データと、検索制御バス２０５を介した検索制御信号と、検索クロックバス２０８を介した検索クロックとを、検索入力ポート２６２を経て受け取る
メンテナンス制御ブロック２１２は、読み出し／書き込み制御信号バス２０７を介した読み出し／書き込み制御信号と、読み出し／書き込みデータバス２０３を介した読み出し／書き込みデータと、読み出し／書き込みクロックバス２０９を介した読み出し／書き込みクロックとを、メンテナンスポート２６４を経て受け取る
【００２６】この３ポートの構成において、
検索制御ブロック２１１は、制御信号を生成して、その信号を指定された検索データとともに、バス２２０を介して通信し、ＣＡＭアレイ２１０内で検索データの検索が行われるようにする。検索が完了すると、ＣＡＭアレイ２１０は、指定されたデータのアドレスを、検索結果ポート２６６を経る検索結果バス２０６を介して出力する
メンテナンス制御ブロック２１２は、読み出し／書き込み動作を制御する。メインテナンス制御ブロック２１２は、特に、制御信号を生成して、その信号を指定されたデータとともにバス２０３ｂおよび２０７ｂを介して通信し、ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする
メインテナンス制御ブロック２１２は、例えば、データ（例えば、書き込みのためのデータおよびアドレスや、読み出しのためのアドレス）および制御信号をデータバス２０３および制御バス２０７を介して受け取る
データおよび制御信号をデータバス２０３ｂおよび制御バス２０７ｂを介して伝送し、ＣＡＭアレイ２１０内でデータの読み出しまたは書き込みが行われるようにする。読み出し動作では、ＣＡＭアレイ２１０は、バス２０３ｂを介してメンテナンス制御ブロック２１２にデータを供給し、メンテナンス制御ブロックはさらに、データバス２０３を介してデータを出力する。
【００２７】本発明の代替の実施形態では、ＣＡＭは、複数のＣＡＭアレイと、複数の検索制御ブロックと、複数のメンテナンス制御ブロックあるいは分離された読み出し制御ブロックおよび書き込み制御ブロックと、を備えていてもよい。また、データの複数のコピーが複数のバンクに格納されてもよい。例えば、２バンク構成では、データが一方のバンクで読み出しまたは書き込みされ、検索が他方のバンクで行われるようにしてもよい。また、本発明の代替の実施形態では、内部に検索制御ブロックまたはメンテナンス制御ブロックを組み込んだ１つまたはそれ以上のＣＡＭアレイを備えるＣＡＭであってもよいし、非配列形式のＣＡＭであってもよい。さらに、本発明の代替の実施形態では、ＣＡＭは、追加の制御信号や、静的もしくは動的にクロックされたデバイス、複数のクロック信号、分離された基板を備えていてもよい。また、チップコンフィギュレーションまたはレジスタ動作などの、読み出し動作や書き込み動作以外のメンテナンス動作を、メンテナンスポートで処理するようにしてもよい。」
　ｇ．「【００３４】例えば、
適切な半導体基板
で、種々のブロック図を具現化できる
　
　　エ．図面
　図２Ａには、引用例１の発明の詳細な説明に記載された３ポートＣＡＭデバイス「２００」を、「ＣＡＭチップ」と表記している。
　
３−２．引用発明
　　ア．前記ｆの「３ポートＣＡＭデバイス２００は、ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備えている。」、及び、前記ｄの「３ポートＣＡＭデバイス２００は、検索動作と読み出し／書き込み動作とを実行するように構成されている。特に、検索動作では、ＣＡＭデバイス２００には、検索バス２０２を介した検索データと、検索制御バス２０５を介した検索制御信号と、検索クロックバス２０８を介した検索クロックとが、検索入力ポート２６２を経て供給される。」、「一方、読み出し／書き込み動作では、ＣＡＭ２００には、読み出し／書き込み制御バス２０７を介した読み出し／書き込み制御信号と、読み出し／書き込みデータバス２０３を介した読み出し／書き込みデータと、読み出し／書き込みクロックバス２０９を介した読み出し／書き込みクロックとが、メンテナンスポート２６４を経て供給される。」から、引用例１には、３ポートＣＡＭデバイス２００は、ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備え、検索クロックが供給されて検索動作を実行し、読み出し／書き込みクロックが供給されて読み出し／書き込み動作を実行する、ことが記載されている。
　前記ｃの「各検索動作は複数のクロックサイクルに渡って実行される。」の記載において、「クロックサイクル」とは前記検索クロックの「クロックサイクル」であることは、明らかである。ここで、「３ポートＣＡＭデバイス２００」に検索クロックが供給され、当該「３ポートＣＡＭデバイス２００」は前記検索クロックの複数のクロックサイクルに渡って検索動作を実行するのであるから、技術常識を参酌すれば、前記「３ポートＣＡＭデバイス２００」は検索動作を検索クロックに同期して実行していることは、明らかである。
　そして、前記ｅの「検索データ経路と読み出し／書き込みデータ経路とが分離された３ポートＣＡＭデバイス２００は、読み出し／書き込み動作を検索動作と同じクロックサイクルで実行することができる。」から、「３ポートＣＡＭデバイス２００」が実行する読み出し／書き込み動作も、供給された読み出し／書き込みクロックに同期して実行されると解される。
　したがって、引用例１には、
　ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備え、供給される検索クロックに同期して検索動作を実行し、供給される読み出し／書き込みクロックに同期して読み出し／書き込み動作を実行する、３ポートＣＡＭデバイス２００、
が記載されている。
　
　　イ．前記ｆの「ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする。」、「データおよび制御信号をデータバス２０３ｂおよび制御バス２０７ｂを介して伝送し、ＣＡＭアレイ２１０内でデータの読み出しまたは書き込みが行われるようにする。」から、「ＣＡＭアレイ２１０」においては、データバス２０３ｂを介して伝送されるデータを内部に書き込む書き込み動作と、内部から読み出したデータを前記データバス２０３ｂを介して伝送する読み出し動作が行われることが記載されている。
　また、前記ｆの「制御信号を生成して、その信号を指定された検索データとともに、バス２２０を介して通信し、ＣＡＭアレイ２１０内で検索データの検索が行われるようにする。検索が完了すると、ＣＡＭアレイ２１０は、指定されたデータのアドレスを、検索結果ポート２６６を経る検索結果バス２０６を介して出力する。」の記載において、「指定されたデータのアドレス」とは、ｂの「検索動作では、ＣＡＭアレイ１１０は、データバス１０２の入力データに一致するＣＡＭアレイ１１０内のエントリまたはワードに対応するアドレスや、ポインタ、ビットパターン（「アドレス」と総称する）を、結果バス１０６上に出力する。」の記載及び技術常識を参酌すれば、入力である「指定された検索データ」のアドレスではなく、「ＣＡＭアレイ２１０内で検索データの検索」をした結果、前記「指定された検索データ」に一致するＣＡＭアレイ２１０内のデータのアドレスであることは、明らかである。
　以上から、引用例１には、
　データバス２０３ｂを介して伝送されるデータを内部に書き込む書き込み動作と、内部から読み出したデータを前記データバス２０３ｂを介して伝送する読み出し動作と、バス２２０を介して通信される指定された検索データに一致する内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６を介して出力する検索動作と、が行われるＣＡＭアレイ２１０、
が記載されている。
　
　　ウ．前記ｆの「検索制御ブロック２１１は、制御信号を生成して、その信号を指定された検索データとともに、バス２２０を介して通信し、ＣＡＭアレイ２１０内で検索データの検索が行われるようにする。」から、引用例１には、
　制御信号を生成して、該制御信号を指定された検索データとともにバス２２０を介してＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で前記検索データの検索が行われるようにする検索制御ブロック２１１、
が記載されている。
　
　　エ．前記ｆの「メンテナンス制御ブロック２１２は、読み出し／書き込み動作を制御する。メインテナンス制御ブロック２１２は、特に、制御信号を生成して、その信号を指定されたデータとともにバス２０３ｂおよび２０７ｂを介して通信し、ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする。」から、引用例１には、
　制御信号を生成して、バス２０３ｂおよび２０７ｂを介してＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにするメンテナンス制御ブロック２１２、
が記載されている。
　
　　オ．前記ｆの「検索制御ブロック２１１は、検索データバス２０２を介した検索データと、検索制御バス２０５を介した検索制御信号と、検索クロックバス２０８を介した検索クロックとを、検索入力ポート２６２を経て受け取る。」から、検索制御ブロック２１１は、検索データと検索制御信号と検索クロックとを受け取ることが記載されている。
　そして、前記ウの認定のとおり、検索制御ブロック２１１は、制御信号を生成して、該制御信号を指定された検索データとともにバス２２０を介して通信し、ＣＡＭアレイ２１０内で前記検索データの検索が行われるように制御するものである。
　ここで、前記ＣＡＭアレイ２１０で行われる検索動作とは、前記ｃの「検索動作は検索サイクル内で実行され、各検索動作は複数のクロックサイクルに渡って実行される。」及び「検索動作は、複数のクロックサイクルに渡る検索サイクル内で実行される。」から、複数のクロックサイクルに渡る検索サイクル内で実行されるものである。
　したがって、引用例１には、
　検索制御ブロック２１１は、検索制御信号と検索データと検索クロックとを受け取り、制御信号を生成して、該制御信号を前記検索データとともにバス２２０を介してＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で検索動作が複数のクロックサイクルに渡る検索サイクル内で実行されるように制御する、
ことが記載されている。
　
　　カ．前記ｆの「メンテナンス制御ブロック２１２は、読み出し／書き込み制御信号バス２０７を介した読み出し／書き込み制御信号と、読み出し／書き込みデータバス２０３を介した読み出し／書き込みデータと、読み出し／書き込みクロックバス２０９を介した読み出し／書き込みクロックとを、メンテナンスポート２６４を経て受け取る。」、及び、「メンテナンス制御ブロック２１２は、読み出し／書き込み動作を制御する。メインテナンス制御ブロック２１２は、特に、制御信号を生成して、その信号を指定されたデータとともにバス２０３ｂおよび２０７ｂを介して通信し、ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする。メインテナンス制御ブロック２１２は、例えば、データ（例えば、書き込みのためのデータおよびアドレスや、読み出しのためのアドレス）および制御信号をデータバス２０３および制御バス２０７を介して受け取る。そして、データおよび制御信号をデータバス２０３ｂおよび制御バス２０７ｂを介して伝送し、ＣＡＭアレイ２１０内でデータの読み出しまたは書き込みが行われるようにする。読み出し動作では、ＣＡＭアレイ２１０は、バス２０３ｂを介してメンテナンス制御ブロック２１２にデータを供給し、メンテナンス制御ブロックはさらに、データバス２０３を介してデータを出力する。」から、引用例１には、
　メンテナンス制御ブロック２１２は、読み出し／書き込み制御信号と、書き込みのためのデータおよびアドレスまたは読み出しのためのアドレスと、読み出し／書き込みクロックとを受け取り、制御信号を生成して、該制御信号を指定されたデータとともにバス２０３ｂおよび２０７ｂを介してＣＡＭアレイ２１０に通信し、読み出し動作では、前記ＣＡＭアレイ２１０がバス２０３ｂを介して供給するデータをデータバス２０３を介して出力する、
ことが記載されている。
　
　　キ．前記ｄの「検索クロックバス２０８と読み出し／書き込みクロックバス２０９とを介して供給されるクロック信号は、同じクロック信号であってもよい」から、前記検索クロックと前記読み出し／書き込みクロックとは、同じクロックであることが記載されている。
　
　　ク．そして、前記ｇの「適切な半導体基板、プリントデバイス基板、パッケージ化された集積デバイス、ソフトウェアインプリメンテーションなどを含む任意の形態で、種々のブロック図を具現化できる。」、及び図２Ａの「ＣＡＭチップ」との記載から、３ポートＣＡＭデバイス２００は、半導体基板または集積デバイスで具現化したチップであることが記載されている。
　
　以上のア〜クから、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備え、供給される検索クロックに同期して検索動作を実行し、供給される読み出し／書き込みクロックに同期して読み出し／書き込み動作を実行する、半導体基板または集積デバイスで具現化したチップである３ポートＣＡＭデバイス２００であって、
　データバス２０３ｂを介して伝送されるデータを内部に書き込む書き込み動作と、前記内部から読み出したデータを前記データバス２０３ｂを介して伝送する読み出し動作と、バス２２０を介して通信される指定された検索データに一致する前記内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６を介して出力する検索動作と、が行われる前記ＣＡＭアレイ２１０と、
　制御信号を生成して、該制御信号を指定された検索データとともにバス２２０を介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で前記検索データの検索が行われるようにする前記検索制御ブロック２１１と、
　制御信号を生成して、バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする前記メンテナンス制御ブロック２１２とを備え、
　前記検索制御ブロック２１１は、検索制御信号と検索データと前記検索クロックとを受け取り、制御信号を生成して、該制御信号を前記検索データとともに前記バス２２０を介してＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で検索動作が複数のクロックサイクルに渡る検索サイクル内で実行されるように制御するとともに、
　前記メンテナンス制御ブロック２１２は、読み出し／書き込み制御信号と、書き込みのためのデータおよびアドレスまたは読み出しのためのアドレスと、前記読み出し／書き込みクロックとを受け取り、制御信号を生成して、該制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、読み出し動作では、前記ＣＡＭアレイ２１０が前記バス２０３ｂを介して供給するデータをデータバス２０３を介して出力し、
　前記検索クロックと前記読み出し／書き込みクロックとは、同じクロックであることを特徴とする３ポートＣＡＭデバイス２００。」
　
３−３．引用例２の記載
　平成２３年１１月１６日付けの拒絶理由通知で「刊行物」２として引用された、本願の出願前に日本国内において頒布された刊行物である特開平１０−１７７７９４号公報（以下「引用例２」という。）には、「連想メモリ装置」（発明の名称）に関して、図面とともに、以下の事項が記載されている。
　
　　ア．従来の技術
・「【０００２】
【従来の技術】従来からこの種の連想メモリ装置が開発されており、工業的にもＬＡＮ(LocalArea Network)機器のパケットデータのポートスイッチングに使用されてきた。しかし、従来のものは、昨今のように高速データ通信の要求があまり厳しくない状況で開発されたものであるために、主にその周辺回路の設計を容易化することに主眼が置かれていた。このために、検索データ幅よりも小さい入出力ポートを１つのみ設けた構成となっていた。この従来例を以下に具体的に示す。
　……（中略）……
【０００６】ここで、一般的な検索動作の手順を以下に示す。
Ａ）検索データ（４８ビット）の入力
Ｂ）検索動作
Ｃ）ヒットアドレス（ＨＨＡ）の読み出し
Ｄ）ヒットメモリの付随データの読み出し
ここで、上記Ｃ）の動作はパケットデータの出力ポート番号を知るだけならば不要であるが、多くの場合この１６ビットだけでは十分な付属データ幅がないことが多く外部に外部ＲＡＭを使用することが多く、その場合、上記ヒットメモリのアドレス（ＨＨＡ）に対応した外部ＲＡＭを定義しておいて、そのアドレス（ＨＨＡ）で外部ＲＡＭからデータを読み出すことが一般的に行われる。
【０００７】このＡ）からＤ）の操作のタイミング概略を示したものが図１０である。このタイミング図で、
長四角１つが１サイクルの４０ｎｓを表現し、この例ではＴ０からＴ８までの検索データ処理サイクルが８サイクルであることを表わす。
この検索動作はメモリ領域５０へのアクセスであり８０ｎｓの時間を要する。しかる後のＴ４のタイミングで、ヒットアドレスレジスタ５４からの読み出し動作が開始され、４０ｎｓ後のＴ５のタイミングで入出力ポート５１から読み出される
【０００８】また、ついでヒットワード５０ａの付随データＰｋの読み出しがＴ５のタイミングで開始される。このデータの読み出しはメモリ領域５０へのアクセスであり、８０ｎｓの時間を要する。しかしてＴ７のタイミングでヒットワードの付随データ、即ちポート番号Ｐｋが入出力ポート５１から出力される。さらに、入出力ポート５１は検索データの書き込みポートと兼用されており、次の検索データの処理のための検索データの書き込みをこのＴ７のタイミングで行うことが出来ない。そのために、次のサイクルまでに１サイクルのダミーサイクルが必要となる。
つまり、一連の検索データ処理サイクルは８サイクル（３２０ｎｓ）かかる
　
　　イ．実施の形態
・「【００１４】図１に
本発明の連想メモリ装置
検索の対象となる複数の６４ビットメモリワード１０ａからなるメモリ領域１０
１６ビットの検索データが入力され、また検索により一致したメモリワード１０ａのヒットアドレス（ＨＨＡ）および付随データ（ポート番号Ｐｋ）が出力される入出力ポート１１
検索データレジスタＡ１２ａおよびＢ１２ｂへの入出力ポート１１からの検索データの入力を交互に制御するとともに、検索動作を制御する検索データレジスタ制御および検索制御回路１５
この制御回路１５を含み連想メモリ装置全体の制御を行う連想メモリ制御回路１６
　
・「【００３２】このような工夫により
図２に示すように、一連の検索処理サイクルは６サイクル、すなわち６×４０ｎｓ＝２４０ｎｓと従来の３２０ｎｓから２５％もスピードがアップしたことになる。
１サイクル４０ｎｓ
　
・「【００４５】このように、
連想メモリ装置の一般的な使用条件下では、検索動作の後、ヒットアドレスのメモリワード１０ａからの付属データの読み出し（リード）、あるいは、ヒットアドレスのメモリワード１０ａへの更新された付属データの書き込み（ライト）を一連の動作として、この一連の動作が連続的に繰り返し行われる
【００４６】ここで、図５に、本発明の連想メモリ装置におけるライト、リードおよび検索の各処理サイクルの一例の概念図を示す。同図に示すように、
ヒットアドレスのメモリワード１０ａへの付属データのライトは
外部からのアドレスをラッチし、これをデコードし、且つその時の外部からの要求がデータライトであることで、この外部からのアドレスがヒットしたメモリワードを指し、且つデータの書き込みであることを確認し、その後、ＥＸＥＣ（Execution ：実行）フェーズにおいて、ヒットアドレスで指定されるメモリワード１０ａに付属データをライトすることによって行われる
【００４７】また、付属データのリ
ードは、上記同様Ｌ＆Ｄフェーズで、外部から与えられたアドレスがヒットしたメモリワードを示し、且つその時の要求がデータリードであると、ＥＸＥＣフェーズにおいて、ヒットアドレスで指定されるメモリワード１０ａから、ポート番号やタイムスタンプ情報等の付属データをリードし、ＷＡＩＴ（ウエイト）フェーズにおいて、ワードメモリ１０ａからリードされた付属データをデータ保持回路１８にラッチし、ＯＵＴＰＵＴ（出力）フェーズにおいて、データ保持回路１８にラッチされた付属データを出力ポート３７から出力する
【００４８】
検索は
アドレスポート１７から入力されたアドレスをラッチし、これをデコードすることで、そのアドレスが検索を示すことが解釈され、ＥＸＥＣフェーズにおいて、デコードされたアドレスの一部で指定される検索データレジスタＡ１２ａまたはＢ１２ｂの検索データと各メモリワード１０ａのＭＡＣアドレスのデータとを比較し、ＷＡＩＴフェーズにおいて、ヒットアドレスをＨＨＡレジスタ１４にラッチし、ＯＵＴＰＵＴフェーズにおいて、ＨＨＡレジスタ１４にラッチされたヒットアドレスを出力ポート３７から出力する
　
　　ウ．以上のア〜イから、引用例２には、以下の事項が記載されていると認められる。
　
　検索の対象となる複数のメモリワードからなるメモリ領域１０と、検索データの入力と検索動作を制御する検索データレジスタ制御および検索制御回路１５と、装置全体の制御を行う連想メモリ制御回路１６とを備え、ライト処理、リード処理及び検索データ処理の各処理サイクルを実行する連想メモリ装置において、
　ライト処理サイクルは、外部からのアドレスをラッチし、これをデコードして、前記外部からのアドレスがヒットしたメモリワードを指し、且つ外部からの要求がデータの書き込みであることを確認するＬ＆Ｄ（Latch ＆ Decode）フェーズと、指定されるメモリワードに情報をライトするＥＸＥＣフェーズとからなり、
　リード処理サイクルは、外部からのアドレスをラッチし、これをデコードして、前記外部からのアドレスがヒットしたメモリワードを示し、且つ要求がデータリードであることを確認するＬ＆Ｄフェーズと、前記ヒットアドレスで指定されるメモリワードの情報をリードするＥＸＥＣフェーズと、前記リードされた情報をラッチするＷＡＩＴフェーズと、前記ラッチされた情報を出力ポートから出力するＯＵＴＰＵＴフェーズとからなり、
　検索データ処理サイクルは、入力されたアドレスをラッチし、これをデコードして、そのアドレスの要求が検索を示すことを解釈するＬ＆Ｄフェーズと、前記デコードされたアドレスで指定される検索データと前記メモリ領域１０の各メモリワードのデータとを比較するＥＸＥＣフェーズと、ヒットアドレスをラッチするＷＡＩＴフェーズと、前記ラッチされたヒットアドレスを出力ポートから出力するＯＵＴＰＵＴフェーズとからなり、
　一連の前記検索データ処理サイクルは、６サイクル、すなわち、６×４０ｎｓ＝２４０ｎｓの期間で実行される。
　
４．対比
４−１．本願発明と引用発明との対比
　次に、本願発明と引用発明とを対比する。
　
　　ア．引用発明の「ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備え、供給される検索クロックに同期して検索動作を実行し、供給される読み出し／書き込みクロックに同期して読み出し／書き込み動作を実行する」「３ポートＣＡＭデバイス２００」は、「検索クロックに同期して検索動作を実行」し「読み出し／書き込みクロックに同期して読み出し／書き込み動作を実行する」において、「前記検索クロックと前記読み出し／書き込みクロックとは、同じクロックである」。したがって、引用発明の前記「同じクロック」は本願発明の「所定のシステムクロック」に相当するとともに、引用発明の「検索動作」と「読み出し／書き込み動作」を合わせた「動作」は本願発明の「動作」に相当する。
　また、引用発明の「半導体基板または集積デバイスで具現化したチップである３ポートＣＡＭデバイス２００」は、半導体集積回路に他ならないから、本願発明の「半導体集積回路」に相当する。
　以上から、引用発明の「ＣＡＭアレイ２１０と検索制御ブロック２１１とメンテナンス制御ブロック２１２とを備え、供給される検索クロックに同期して検索動作を実行し、供給される読み出し／書き込みクロックに同期して読み出し／書き込み動作を実行する」とともに、「前記検索クロックと前記読み出し／書き込みクロックとは、同じクロックである」、「半導体基板または集積デバイスで具現化したチップである３ポートＣＡＭデバイス２００」は、本願発明の「所定のシステムクロックで動作する半導体集積回路」に相当する。
　
　　イ．引用発明の「データバス２０３ｂを介して伝送されるデータを内部に書き込む書き込み動作」は、本願発明の「入力された情報をメモリセルアレイに保持する入力動作」に相当する。
　引用発明の「前記内部から読み出したデータを前記データバス２０３ｂを介して伝送する読み出し動作」は、本願発明の「前記メモリセルアレイに保持された情報を読み出して出力する出力動作」に相当する。
　また、引用発明の「バス２２０を介して通信される指定された検索データに一致する前記内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６を介して出力する検索動作」は、本願発明の「入力された検索データを前記メモリセルアレイが保持する情報と比較し、前記検索データに一致するデータを保持するメモリセルのアドレス情報を出力する検索動作」に相当する。
　したがって、引用発明の「ＣＡＭアレイ２１０」は、本願発明の「記憶回路」に相当する。
　
　　ウ．引用発明は、「前記メンテナンス制御ブロック２１２」が「生成」する「制御信号」により「該ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする」ものである。すなわち、「前記メンテナンス制御ブロック２１２」が「生成」する「制御信号」は、「該ＣＡＭアレイ２１０」は「実行」する「読み出し動作」及び「書き込み動作」を制御する。ここで、引用発明の「読み出し動作」と「書き込み動作」は異なる動作であるから、引用発明の「前記メンテナンス制御ブロック２１２」は、「読み出し動作」と「書き込み動作」とで異なる「制御信号」を「生成」して、「該ＣＡＭアレイ２１０」を制御していると解される。
　したがって、引用発明の「前記メンテナンス制御ブロック２１２」が「生成」する「制御信号」は、本願発明の「前記入力動作を制御する入力制御信号と前記出力動作を制御する出力制御信号」に相当する。
　さて、引用発明の「前記検索制御ブロック２１１」が「生成」する「制御信号」は「該ＣＡＭアレイ２１０内で前記検索データの検索が行われるようにする」から、当該「制御信号」は「該ＣＡＭアレイ２１０」が「実行」する「検索動作」を制御するものである。したがって、引用発明の「前記検索制御ブロック２１１」が「生成」する「制御信号」も、本願発明の「記憶回路に対する入出力を制御する制御信号」に対応している。
　したがって、引用発明の「制御信号を生成して、該制御信号を指定された検索データとともにバス２２０を介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で前記検索データの検索が行われるようにする前記検索制御ブロック２１１」と「制御信号を生成して、バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする前記メンテナンス制御ブロック２１２」とを併せたものと、本願発明の「前記入力動作を制御する入力制御信号と前記出力動作を制御する出力制御信号を含む前記記憶回路に対する入出力を制御する制御信号を生成する制御回路」とは、入力動作を制御する入力制御信号と出力動作を制御する出力制御信号を含む記憶回路に対する入出力を制御する制御信号を生成する回路である点で共通する。
　
　　エ．引用発明は、「前記検索制御ブロック２１１は、検索制御信号と検索データと前記検索クロックとを受け取り、制御信号を生成して、該制御信号を前記検索データとともに前記バス２２０を介してＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で検索動作が複数のクロックサイクルに渡る検索サイクル内で実行されるように制御する」ものである。
　すなわち、「該ＣＡＭアレイ２１０」内で「実行」される「検索動作」は、「複数のクロックサイクルに渡る検索サイクル内で実行される」ものである。
　したがって、引用発明において「該ＣＡＭアレイ２１０内で検索動作が複数のクロックサイクルに渡る検索サイクル内で実行される」ことは、本願発明において「検索動作」が「前記システムクロックの動作周波数より低い動作周波数で行われる」ことに相当する。
　また、引用発明の「前記メンテナンス制御ブロック２１２」は「該制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、読み出し動作では、前記ＣＡＭアレイ２１０が前記バス２０３ｂを介して供給するデータをデータバス２０３を介して出力」する。ここで、「読み出し動作」において、「ＣＡＭアレイ２１０」は、「前記メンテナンス制御ブロック２１２」が「通信」した「該制御信号」と「指定されたデータ」の受信と、読み出した「供給するデータ」の出力を、同じ「クロックサイクル」で実行することは一般には不可能であることは自明である。すなわち、前記「読み出し動作」は「同じクロック」の少なくとも２「クロックサイクル」に渡る読み出しサイクル内で実行されると解される。
　したがって、引用発明において「該制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、読み出し動作では、前記ＣＡＭアレイ２１０が前記バス２０３ｂを介して供給するデータをデータバス２０３を介して出力」することは、本願発明において「出力動作」が「前記システムクロックの動作周波数より低い動作周波数で行われる」ことに相当する。
　以上から、引用発明において「該ＣＡＭアレイ２１０内で検索動作が複数のクロックサイクルに渡る検索サイクル内で実行される」とともに「該制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、読み出し動作では、前記ＣＡＭアレイ２１０が前記バス２０３ｂを介して供給するデータをデータバス２０３を介して出力」することと、本願発明において「前記入力動作、前記出力動作及び前記検索動作のそれぞれが前記システムクロックの動作周波数より低い動作周波数で行われる」こととは、出力動作及び検索動作のそれぞれがシステムクロックの動作周波数より低い動作周波数で行われる点で共通する。
　
４−２．一致点及び相違点
　そうすると、本願発明と引用発明の一致点及び相違点は、次のとおりとなる。
　
《一致点》
「所定のシステムクロックで動作する半導体集積回路であって、
　入力された情報をメモリセルアレイに保持する入力動作と、前記メモリセルアレイに保持された情報を読み出して出力する出力動作と、入力された検索データを前記メモリセルアレイが保持する情報と比較し、前記検索データに一致するデータを保持するメモリセルのアドレス情報を出力する検索動作と、を行う記憶回路と、
　前記入力動作を制御する入力制御信号と前記出力動作を制御する出力制御信号を含む前記記憶回路に対する入出力を制御する制御信号を生成する回路とを備え、
　前記出力動作及び前記検索動作のそれぞれが前記システムクロックの動作周波数より低い動作周波数で行われることを特徴とする半導体集積回路。」
　
《相違点》
《相違点１》
　本願発明は「前記入力動作を制御する入力制御信号と前記出力動作を制御する出力制御信号を含む前記記憶回路に対する入出力を制御する制御信号を生成する制御回路」を備えるのに対して、引用発明は「制御信号を生成して、該制御信号を指定された検索データとともにバス２２０を介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０内で前記検索データの検索が行われるようにする前記検索制御ブロック２１１」と「制御信号を生成して、バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０に通信し、該ＣＡＭアレイ２１０でデータの読み出しまたは書き込みが行われるようにする前記メンテナンス制御ブロック２１２とを備え」る点。
　
《相違点２》
　本願発明の「前記制御回路は、前記システムクロックの動作周波数で動作するイネーブル信号に対して前記入力動作、前記出力動作及び前記検索動作のそれぞれの動作周波数に応じた遅延を与え、前記記憶回路に供給する」のに対して、引用発明においては、「検索動作」と「読み出し／書き込み動作」は「同じクロック」に「同期して」実行されるものの、「検索制御ブロック２１１」及び「メンテナンス制御ブロック２１２」は「ＣＡＭアレイ２１０」をどのように制御するか、不明である点。
　
《相違点３》
　本願発明は「入力動作」も「前記システムクロックの動作周波数より低い動作周波数で行われる」のに対して、引用発明においては「書き込み動作」の動作周波数は不明である点。
　
５．当審の判断
５−１．相違点１についての検討
　　ア．引用発明は、「ＣＡＭアレイ２１０」が実行する「検索動作」と「読み出し／書き込み動作」を、それぞれ、「検索制御ブロック２１１」と「メンテナンス制御ブロック２１２」という別々の「制御ブロック」で制御している。
　
　　イ．しかしながら、単に、前記別々の「制御ブロック」の機能を統合して、１つの制御回路で実現する程度のことは、当業者が必要に応じて適宜なし得たものと認められる。
　
５−２．相違点２及び相違点３についての検討
　　ア．引用発明において「ＣＡＭアレイ２１０内」で「検索動作が複数のクロックサイクルに渡る検索サイクル内で実行される」ものの、「読み出し動作」は「同じクロック」の少なくとも２「クロックサイクル」に渡る読み出しサイクル内で実行されると解されるだけで具体的な動作周波数は不明であり、「書き込み動作」については「制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０」が受信することが特定されているだけである。
　さらに、引用発明は、「検索制御ブロック２１１」が「生成」した「制御信号」により「検索動作」を具体的にどのように制御するのか、「メンテナンス制御ブロック２１２」が「生成」した「制御信号」により「書き込み」「動作」及び「読み出し動作」を具体的にどのように制御するのか、不明である。
　
　　イ．一方、引用例２には、前記「３−３．引用例２の記載」の項のウで述べたとおり、「ライト処理、リード処理及び検索データ処理の各処理サイクルを実行する連想メモリ装置」において、「ライト処理サイクル」、「リード処理サイクル」及び「検索データ処理サイクル」の各処理サイクルは、それぞれ、複数の「フェーズ」により実行されることが記載されている。
　そして、前記「リード処理サイクル」及び「検索データ処理サイクル」は、メモリに入力された「アドレスをラッチ」するフェーズで始まり、メモリにおける各「処理サイクル」の処理の「ＯＵＴＰＵＴ」を「出力」するフェーズで終わる、４つの「フェーズ」で処理されることが記載されている。
　さらに、前記「検索データ処理サイクル」については、前記４つの「フェーズ」が、「６サイクル、すなわち、６×４０ｎｓ＝２４０ｎｓの期間で実行」されることが記載されている。
　
　　ウ．ところで、記憶装置に対するデータ等の入出力動作は、該記憶装置の入力動作を制御する入力制御信号と、該記憶装置の出力動作を制御する出力制御信号とにより、制御されることは、記憶装置のアクセス制御においては、技術常識である。
　要すれば、特開昭６１−１９０７８９号公報の第３頁下右欄第１２〜１８行、第５頁下左欄第８〜１４行及び第１図や、特開平０２−１１６０７７号公報の第２頁下左欄第４行〜同頁下右欄第５行及び第１図を参照のこと。
　
　　エ．また、書き込み動作、読み出し動作、及び、検索動作を行う連想メモリにおいて、前記連想メモリにおける各動作の処理データの出力を制御する出力制御信号を、前記連想メモリの各動作に必要なデータの入力を制御する入力制御信号に対して、前記処理データの処理に必要な時間だけ遅延を与えることで生成することは、以下のク〜コに記載されるとおり、周知技術（以下「周知技術１」という。）である。
　また、書き込み動作、読み出し動作、及び、検索動作を行う連想メモリにおいて、前記連想メモリの書き込み動作に必要なデータの入力を制御する入力制御信号Ｗ２を、前記連想メモリにおける書き込み動作をイネーブルする制御信号Ｗ１に対して、前記書き込み動作を実行するのに必要な時間だけ遅延を与えることで生成することも、以下のサに記載されるとおり、周知技術（以下「周知技術２」という。）である。
　
　　オ．さて、前記ウで指摘したように、記憶装置に対するデータ等の入出力動作は、該記憶装置の入力動作を制御する入力制御信号と該記憶装置の出力動作を制御する出力制御信号とにより制御されることが、技術常識であることを考慮すれば、引用発明の「内部から読み出したデータを前記データバス２０３ｂを介して伝送する読み出し動作」を、引用例２のように、前記「データ」を「読み出」すためのアドレスを入力する「サイクル」で始まり、前記「内部から読み出したデータを前記データバス２０３ｂを介して」出力する「サイクル」で終わるように制御し、引用発明の「バス２２０を介して通信される指定された検索データに一致する内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６を介して出力する検索動作」を、引用例２のように、前記「バス２２０を介して通信される指定された検索データ」を入力する「サイクル」で始まり、前記「一致する前記データのアドレスを検索結果バス２０６を介して出力」する「サイクル」で終わるように制御するとともに、前記「読み出し動作」及び「検索動作」を、前記各入力の処理を制御・イネーブルする「制御信号」と、前記各出力の処理を制御する「制御信号」とにより制御することは、当業者であれば、当然になし得たものと認められる。
　このとき、引用発明の「検索動作」と「読み出し／書き込み動作」は「供給」される「同じクロック」に「同期」して「実行」されるから、「検索動作」と「読み出し／書き込み動作」における前記各入力の処理を制御・イネーブルする「制御信号」を、それぞれ「検索制御ブロック２１１」及び「メンテナンス制御ブロック２１２」に、前記「同じクロック」に「同期」して「生成」させることも、当業者であれば、当然になし得たものと認められる。
　そして、前記各入力の処理から前記各出力の処理までの所要時間は、その間に、「ＣＡＭアレイ２１０」に、「内部」から「データ」を「読み出」す処理を「実行」させるか、「検索データに一致する内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６」に供給する処理を「実行」させるかにより、それぞれ異なることは自明である。
　したがって、前記出力の処理を制御する「制御信号」を、周知技術１のように、「同じクロック」に「同期」して「生成」される前記入力の処理を制御・イネーブルする「制御信号」に対して、それぞれ、「読み出し動作」そのものである「内部」から「データ」を「読み出」す処理、及び、「検索動作」そのものである「検索データに一致する内部のデータを検索し、前記指定された検索データに一致する前記データのアドレスを検索結果バス２０６」に供給する処理の各処理に必要な時間だけ遅延を与えることで生成することは、当業者が容易に想到し得たものと認められる。
　
　　カ．引用発明において、「書き込み動作」は、「制御信号を指定されたデータとともに前記バス２０３ｂおよび２０７ｂを介して前記ＣＡＭアレイ２１０」が受信して「書き込み動作を実行する」ものであるが、「検索動作」や「読み出し動作」とは異なり、「複数のクロックサイクル」に渡り「実行される」かどうかは不明である。
　しかし、引用例２には、「ライト処理サイクル」も複数の「フェーズ」により実行されることが記載されており、また、連想メモリの書き込み動作に必要なデータの入力を制御する入力制御信号を、前記連想メモリにおける書き込み動作をイネーブルする制御信号に対して、前記書き込み動作を実行するのに必要な時間だけ遅延を与えることで生成することも周知技術２である。
　してみれば、引用発明において、「書き込み動作を実行する」ことを制御する「制御信号」を、周知技術２のように、「同じクロック」に「同期」して「生成」される前記入力の処理を制御・イネーブルする「制御信号」に対して、「書き込み動作」を実行するのに必要な時間だけ遅延を与えることで生成することで、前記「書き込み動作」が前記「同じクロック」の「複数のクロックサイクル」に渡り「実行される」ように制御することは、当業者が容易に想到し得たものと認められる。
　すなわち、引用発明の「書き込み動作」を前記「同じクロック」の動作周波数より低い動作周波数で行われるようにすることは、当業者が容易に想到し得たものと認められる。
　
　　キ．以上のとおりであるから、引用発明を、相違点２及び相違点３に係る構成となすことは、当業者が容易に想到し得たものと認められる。
　
　　ク．本願の出願前に日本国内において頒布された刊行物である特開平０７−２１０５７５号公報には、「半導体集積回路およびデータ検索方法」（発明の名称）に関して、図面とともに、以下の事項が記載されている。
・「【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置およびデータ検索方法に関し、特に、たとえば
連想メモリ（Content Addressable Memory:CAM）のように入力データに対する検索動作を行ない、その結果を出力するような半導体集積回路装置
・「【００１２】したがって、
検索開始信号線９によって検索開始信号がサブアレイ３ａ〜３ｐに入力されてから最後のサブアレイ一致信号（ＳＭ信号）が制御回路５に到達するまでの時間は、チップごとに異なる
・「【００３０】図２を参照して、サブアレイ１９ａ〜１９ｐの中で、たとえばサブアレイ１９ａに着目すると、サブアレイ１９ａは、記憶ワード３１〜３ｎと、ワード検索結果線４１〜４ｎと、Ｎチャネル型トランジスタ５１〜５ｎと、インバータ回路６１と、ＡＮＤ回路６５，６７と、
遅延回路６３
【００３１】ワード検索結果線４１〜４ｎのそれぞれは、Ｎチャネル型トランジスタ５１〜５ｎのゲート電極にそれぞれに接続されている。Ｎチャネル型トランジスタ５１〜５ｎのそれぞれのソース／ドレインの一方は、接地電位ＧＮＤに接続されている。他方のソース／ドレインのそれぞれは、電源電位Ｖｃｃに抵抗Ｒを介して接続されている。抵抗Ｒを介して電源電位Ｖｃｃに接続されたＮチャネル型トランジスタ５１〜５ｎのソース／ドレインの他方側は、さらにインバータ回路６１の入力側に接続されるとともに、ＡＮＤ回路６７の一方の入力側にも接続されている。
【００３２】
ＡＮＤ回路６７の他方の入力側には、検索開始信号線２５が遅延回路６３に接続されているので、検索開始信号が遅延回路６３を介して入力されている。遅延回路６３の出力は、ＡＮＤ回路６７だけでなく、ＡＮＤ回路６５にも入力されている。
ＡＮＤ回路６７の出力側はサブアレイ不一致信号線ＳＮに接続されており、サブアレイ不一致信号（ＳＮ信号）が出力される。ＡＮＤ回路６５の出力側はサブアレイ一致信号線ＳＭに接続されており、サブアレイ一致信号（ＳＭ信号）が出力される
　
　　ケ．本願の出願前に日本国内において頒布された刊行物である特開２００４−１９２７６３号公報には、「半導体記憶装置」（発明の名称）に関して、図面とともに、以下の事項が記載されている。
・「【０００１】
【発明の属する技術分野】
この発明は、
半導体記憶装置に関し、特に、検索データが記憶されているかをその検索データに従って判定する連想記憶メモリ（ＣＡＭ）に関する。
・「【０１２０】
書込指示ＷＥが与えられると、ＯＲ回路３０の出力信号が活性化され、ワード線活性化制御回路３１が、所定期間ワード線活性化信号ＷＬＥＮを活性状態に維持する。
【０１２１】
ロウデコーダ制御回路３３が、このワード線活性化信号ＷＬＥＮの活性化に従ってロウデコーダイネーブル信号ＲＤＥを活性化する。
この選択ワード線ＷＬｅ／ｏに接続されるツインセルの記憶データが読出され、ビット線ＢＬおよび／ＢＬの電圧レベルが、それぞれプリチャージ電圧ＶＢＬから変化する。このデータの内部読出時、ビット線ＢＬおよび／ＢＬ両者に、対応のツインセルに記憶される相補データがそれぞれ読出される
【０１２２】
遅延回路３４が有する遅延時間が経過すると、センスアンプ制御回路３５がセットされ、センスアンプ活性化信号ＳＡＥが活性化され、センスアンプＳＡがセンス動作を行なう。これにより、ビット線ＢＬおよび／ＢＬの電圧レベルは、読み出されたデータに従って、それぞれＨレベルおよびＬレベルに駆動される
【０１２３】
この後、書込回路（ライトドライバ）に従って、ビット線ＢＬおよび／ＢＬが書込データに応じた電圧レベルに設定され、選択ツインセルに対するデータの書込が実行される
・「【０３１２】
したがって、この図３２に示すリフレッシュワード線制御回路１６２の構成の場合、
フリップフロップ１７４および１７１により、２クロックサイクルの遅延回路が構成され
　
　　コ．本願の出願前に日本国内において頒布された刊行物である特開２００２−３５２５８９号公報には、「連想記憶装置及びプリチャージ方法」（発明の名称）に関して、図面とともに、以下の事項が記載されている。
・「【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶装置に関し、
詳細には連想記憶装置に関する
【０００２】
【従来の技術】連想記憶装置（ＣＡＭ：Content Addressable Memory）は、データを入力としてアドレスを出力する記憶装置であり、入力データと一致するデータを記憶領域内で検出して、一致するデータが格納されているアドレスを出力する。この入力データをエントリキーと呼び、記憶されているデータをエントリデータと呼ぶ。」
・「【００３１】図６に示されるように、検索開始に伴ってサーチバスＳＢ及び／ＳＢが駆動され、エントリキーが現れる。エントリキーとエントリデータとが不一致の場合、マッチラインＭＬの電位は、プリチャージ電位からグランド電位に向けて引き下げられる。ＳＨコントロール信号は、マッチラインＭＬの電位が確定した状態、即ちマッチラインＭＬの電位がデータ不一致の場合に充分に下がった状態で、サンプルアンドホールド回路４１のサンプルを終了する。即ち、ＳＨコントロール信号をＨＩＧＨからＬＯＷに変化させることで、マッチラインＭＬのサンプルを終了する。サンプルアンドホールド回路４１にサンプルされホールドされたマッチラインＭＬの電位は、図５に示される増幅器によって参照電位Ｖｒｅｆと比較され検出される。検出結果が、図６（ｄ）に示されるように増幅器出力として現れる。この増幅器出力は、図６（ｅ）及び（ｆ）に示されるようにラッチ信号の例えば立ち上がりエッジによってラッチ回路４９にラッチされる。」
・「【００３５】ＳＨ信号発生回路６１において、
検索開始信号はＡＮＤ回路７４の一方の入力に供給される。
検索開始信号がＨＩＧＨになると、ＡＮＤ回路７４の出力であるＳＨコントロール信号がＨＩＧＨになる。検索開始信号のＨＩＧＨへの変化は、バッファ７１及び７２とインバータ７３とによって決定される所定の遅延時間後に、インバータ７３の出力のＬＯＷへの変化として現れる。
【００３６】
ＳＨコントロール信号のＬＯＷへの変化を指示するインバータ７３の出力は、ラッチタイミング発生回路６２に供給され、バッファ７５及び７６とインバータ７７とによって遅延され、ラッチ信号として出力される。従ってラッチ信号は、検索開始信号を遅延させた信号であり、ＳＨコントロール信号のＬＯＷへの変化から所定の時間後に立ち上がる信号となる
【００３７】以上のようにして生成されるＳＨコントロール信号及びラッチ信号を用いて、サンプルアンドホールド回路４１及びラッチ回路４９を制御することで、
適切なタイミングでのサンプルアンドホールド及びデータラッチが可能となる
　
　　サ．本願の出願前に日本国内において頒布された刊行物である特公昭６３−０２１９９６号公報には、「三状態連想記憶回路」（発明の名称）に関して、図面とともに、以下の事項が記載されている。
・「本発明の目的は、上記事情に鑑みて、
３値信号が効率良く記憶されてかつ連想的に読出され、比較的少ない回路量で構成されて、PLA等を構成する記憶素子
・「第１図は本発明の一実施例を示す回路図である。１０は書込みのタイミングを調整する制御信号を供給する手段であり、遅延回路１１とインバータ１２により成る。
制御信号線１０１を通じて書込み制御信号Ｗが入力され、
他方には遅延回路１１を介して一定時間遅延させられた信号Ｗ
２
が出力される。Ｗ
１
は第一の制御信号、Ｗ
２
はＷ
１
の否定信号でかつ一定時間の遅れを持つ第二の制御信号である
 ２１，２２は第一、第二のゲート回路である。これらはＮＡＮＤゲートであり、
入力信号線２０１，２０２を通じて入力される第一、第二の書込み入力信号Ａ
１
，Ａ
２
を第二の制御信号Ｗ
１
でゲートして、出力信号Ｂ
１
，Ｂ
２
を出力する
  ２３，２４，２５は第三、第四、第五のゲート回路である。これらはＮＡＮＤゲートであり、それぞれは、ＮＡＮＤゲート２１，２２の出力信号Ｂ１，Ｂ２および第一の制御信号W1を入力する。また互いに他の出力信号を入力として帰還ループを形成する。即ち
ＮＡＮＤゲート２３，２４，２５は記憶回路を構成し
・「 第２図ａに書込み制御信号Ｗおよび第一、第二の制御信号Ｗ１，Ｗ２の関係を示す。書込み制御信号Ｗは最初の状態Ｔ０では０とされ、Ｔ１，Ｔ２の間で１とし、Ｔ３以降で再び０にされる。Ｔ１，Ｔ３は遅延回路１１の遅延時間に相当するとして、このときの第一、第二の制御信号Ｗ１，Ｗ２の応答が示されている。Ｔ２，Ｔ３の間だけ第一、第二のゲートは開かれ、その
出力信Ｂ
１
，Ｂ
２
と第一の制御信号Ｗ
１
とによつて、第三、第四、第五のゲートの構成する記憶回路は制御され、記憶状態の変化が起る
  第２図ｂに（Ａ１、Ａ２）＝（１、１）とした場合を示す。第三〜第五のゲートの出力信号Ｙ１，Ｙ２，Ｙ３は最初の状態Ａ１，Ａ２で０か１かは不明であるとする（図中の斜線部）。これは次のＴ１でも決まらない。Ｔ２で決まるＹ１，Ｙ２，Ｙ３の値は、Ｔ３でＹ３だけ反転して、ここで（Ｙ１、Ｙ２、Ｙ３）＝（１、１、０）が確定する。この値はＴ４以降も変わらない。
Ｔ
３
のタイミングが記憶状態を決定することは、Ｔ
３
の状態を作る遅延回路１１の効果による。従つて遅延回路１１の遅延時間はＴ
３
における同図のような記憶状態の遷移を起させるに十分な時間だけあれば良い
Ｔ３のタイミングが記憶状態を決定することは、Ｔ３の状態を作る遅延回路１１の効果による。従つて
遅延回路１１の遅延時間はＴ
３
における同図のような記憶状態の遷移を起させるに十分な時間だけあれば良い
　
５−２．小括
　したがって、上記相違点１〜３に係る構成とすることは、周知技術を勘案することにより、引用発明及び引用例２の記載に基づいて、当業者が容易に想到し得るものである。そして、本願発明の効果も、引用発明及び引用例２の記載から、当業者が予期し得たものである。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。