(57)【要約】【課題】電流を大きくすることなく、複数のメモリセルに同時書込みの可能な磁気メモリを提供する。【解決手段】磁気メモリは、磁気抵抗効果素子１を備えるメモリセル６を２次元配列してなり、メモリセル６が一列に直列に接続されている。メモリセル６は、第１入力選択トランジスタ４１と第１出力選択トランジスタ４３を直列に接続した第１回路と、第２入力選択トランジスタ４２と第２出力選択トランジスタ４４を直列に接続した第２回路と、を並列に接続して備え、磁気抵抗効果素子１で第１回路と第２回路を架橋するように、端子の一方をトランジスタ４１−４２間に、他方をトランジスタ４３−４４間に、それぞれ接続する。メモリセル６を直列に接続したメモリセル列６０に電流Ｉwを供給すると、トランジスタ４１，４４をＯＮにしたメモリセル６にはデータ‘０’が、トランジスタ４２，４３をＯＮにしたメモリセル６にはデータ‘１’が、それぞれ書込みされる。【選択図】図４
2017208151.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子を介して所定の大きさの電流を供給されることにより抵抗値または磁化方向が前記電流の向きに応じて変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、第１の入力選択トランジスタと第１の出力選択トランジスタを直列に接続した第１回路と、第２の入力選択トランジスタと第２の出力選択トランジスタを直列に接続した第２回路と、を並列に接続して備え、前記不揮発性記憶素子が、前記第１回路および前記第２回路のそれぞれの入力選択トランジスタと出力選択トランジスタとの間に前記端子で接続され、
前記列方向に配列された前記メモリセルが、それぞれの前記第１回路と前記第２回路との接続部で直列に接続され、
前記第１の入力選択トランジスタ、前記第２の入力選択トランジスタ、前記第１の出力選択トランジスタ、および前記第２の出力選択トランジスタのそれぞれについて、ゲートに入力する行方向に延設したワード線を備えることを特徴とする不揮発性メモリ。
【請求項２】
第１の端子と第２の端子を介して所定の大きさの電流を供給されることにより抵抗値または磁化方向が前記電流の向きに応じて変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子の前記第１の端子に接続した第１の入力選択トランジスタ、および前記第２の端子に接続した第２の入力選択トランジスタを備え、
前記列方向に配列された前記メモリセルの前記第１の入力選択トランジスタ同士が直列に接続して、さらにその一端に第１の出力選択トランジスタを直列に接続してなる第１回路が設けられ、前記メモリセルの前記第２の入力選択トランジスタ同士が直列に接続して、さらにその一端に第２の出力選択トランジスタを直列に接続してなる第２回路が設けられ、前記第１回路と前記第２回路が両端で並列に接続し、前記第１回路と前記第２回路の間に前記不揮発性記憶素子が接続され、
前記第１の入力選択トランジスタ、前記第２の入力選択トランジスタ、前記第１の出力選択トランジスタ、および前記第２の出力選択トランジスタのそれぞれについて、ゲートに入力する行方向に延設したワード線を備えることを特徴とする不揮発性メモリ。
【請求項３】
前記並列に接続された第１回路および第２回路を含んで列方向に配列された前記メモリセルの群を２以上、さらに列方向に備え、前記メモリセルの群が、それぞれの前記第１回路と前記第２回路との接続部で直列に接続されていることを特徴とする請求項２に記載の不揮発性メモリ。
【請求項４】
前記行方向に延設した読出用ビット線を備え、
前記メモリセルは、前記不揮発性記憶素子と前記読出用ビット線の間に接続したダイオードまたは読出選択トランジスタを備えることを特徴とする請求項１ないし請求項３のいずれか一項に記載の不揮発性メモリ。
【請求項５】
前記列方向に延設した読出用ソース線を備え、
前記メモリセルは、前記不揮発性記憶素子と前記読出用ソース線の間に接続した読出選択トランジスタを備えることを特徴とする請求項１ないし請求項３のいずれか一項に記載の不揮発性メモリ。
【請求項６】
前記不揮発性記憶素子は、第３の端子を備え、前記電流を供給されることにより、前記第３の端子と前記第１の端子および前記第２の端子の少なくとも一方との間の抵抗値が変化し、
前記メモリセルは、前記不揮発性記憶素子が前記第３の端子で前記ダイオードまたは前記読出選択トランジスタと接続することを特徴とする請求項４または請求項５に記載の不揮発性メモリ。
【請求項７】
前記不揮発性記憶素子は、第３の端子を備え、前記電流を供給されることにより、前記第３の端子と前記第１の端子および前記第２の端子の少なくとも一方との間の抵抗値が変化し、
前記メモリセルは、前記不揮発性記憶素子の前記第３の端子が、前記第１の端子および前記第２の端子のそれぞれとの間に前記入力選択トランジスタまたは前記出力選択トランジスタの１つを挟んで、前記第１回路、前記第２回路、および前記第１回路と前記第２回路との接続部のいずれか１箇所に接続されることを特徴とする請求項１ないし請求項３のいずれか一項に記載の不揮発性メモリ。
【請求項８】
前記列方向に配列された前記メモリセルが、前記行方向に隣り合う２行で、前記第１回路または前記第２回路を共有していることを特徴とする請求項１ないし請求項７のいずれか一項に記載の不揮発性メモリ。
【請求項９】
請求項１ないし請求項８のいずれか一項に記載の不揮発性メモリ、前記不揮発性メモリの選択トランジスタに印加するゲート電圧を出力するゲート電圧生成装置、および前記ゲート電圧生成装置と前記不揮発性メモリのワード線とを電気的に接続自在とするスイッチング素子を備える記憶装置であって、
前記ゲート電圧生成装置は、前記不揮発性メモリの行毎に設けられた抵抗器を直列に接続してなる分圧器と、前記分圧器の一端に接続した電源とを備え、
各行において、前記ワード線が、当該行に設けられた前記抵抗器の一端に前記スイッチング素子を介して接続することを特徴とする記憶装置。
【請求項１０】
前記ゲート電圧生成装置は、前記分圧器の抵抗器が可変抵抗器であって、前記可変抵抗器の抵抗値を行毎に変化させることを特徴とする請求項９に記載の記憶装置。
【請求項１１】
第１の入力選択トランジスタと第１の出力選択トランジスタを直列に接続した第１回路と、第２の入力選択トランジスタと第２の出力選択トランジスタを直列に接続した第２回路とを並列に接続して備え、前記第１回路および前記第２回路のそれぞれの入力選択トランジスタと出力選択トランジスタの間に端子で接続された不揮発性記憶素子をさらに備えたメモリセルを、行と列との２次元配列してなり、前記列方向に配列された前記メモリセルが前記第１回路と前記第２回路との接続部で直列に接続されている不揮発性メモリの、書込みまたは読出しをする不揮発性メモリの駆動方法であって、
選択した列に配列された前記メモリセルの群に電流を直列に供給する列選択操作と、前記選択した列に配列された前記メモリセルのそれぞれに電流が流れるようにする行選択操作と、を行い、
前記行選択操作は、前記メモリセルのそれぞれにおける前記第１入力選択トランジスタおよび前記第２入力選択トランジスタの少なくとも一方のゲートと、前記第１出力選択トランジスタおよび前記第２出力選択トランジスタの少なくとも一方のゲートとにゲート電圧を印加し、
前記ゲート電圧の高さが前記行毎に異なることを特徴とする不揮発性メモリの駆動方法。
【請求項１２】
不揮発性記憶素子と第１の入力選択トランジスタと第２の入力選択トランジスタとを備えるメモリセルを行と列との２次元配列してなり、前記列毎に、前記第１の入力選択トランジスタ同士を直列に接続してなる第１回路と前記第２の入力選択トランジスタ同士を直列に接続してなる第２回路とを並列に接続して備え、前記第１回路および前記第２回路のそれぞれの前記入力選択トランジスタ同士の間に前記不揮発性記憶素子が接続されている不揮発性メモリの、書込みまたは読出しをする不揮発性メモリの駆動方法であって、
選択した列に配列された前記メモリセルの群に電流を直列に供給する列選択操作と、前記選択した列に配列された前記メモリセルのそれぞれに電流が流れるようにする行選択操作と、を行い、
前記行選択操作は、前記メモリセルのそれぞれにおける前記第１入力選択トランジスタおよび前記第２入力選択トランジスタの少なくとも一方のゲートにゲート電圧を印加し、
前記ゲート電圧の高さが前記行毎に異なることを特徴とする不揮発性メモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリおよびその駆動方法、ならびに前記不揮発性メモリを備える記憶装置に関する。
【背景技術】
【０００２】
不揮発性、高速アクセス性、高集積性のすべてを満足するランダムアクセスメモリ（ＲＡＭ）として、メモリセルにおける磁気抵抗効果素子の抵抗の高低を２値のデータとする磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）が開発されている。特に近年は、配線（導線）からの磁界印加により書き込む方式の初期のＭＲＡＭに代えて、磁気抵抗効果素子に電流を直接に供給することで抵抗値を変化させるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭ（以下、単にＭＲＡＭという）が開発されている（例えば特許文献１，２、非特許文献１〜３）。また、同様に電気的に素子の抵抗を変化させる不揮発性メモリとして、素子に金属酸化物を適用した抵抗変化型メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）が開発されている。
【０００３】
不揮発性メモリの一例として、１Ｔ１Ｒ型のメモリセルを備える選択トランジスタ型のＭＲＡＭを図３６に示す。図３６（ａ）に示すように、磁気メモリ１１０はＭＲＡＭであり、メモリセル１０６がスピン注入磁化反転素子等の磁気抵抗効果素子１（図３参照）を備える。そして、磁気抵抗効果素子１は、磁気メモリ１１０において縦横に交差するビット線ＢＬとソース線ＳＬを経由して双方向に所定の電流密度の電流を書込／読出電流回路１０９に内蔵した電流源から供給されると、抵抗値が高低の２値に変化する。この磁気抵抗効果素子１の抵抗値が２値のいずれかになることで、メモリセル１０６に‘１’または‘０’のデータを書込みされたことになる。そして、磁気抵抗効果素子１の抵抗値が変化しない程度の大きさの定電流を電流源から供給しながら、ビット線ＢＬの出力を電圧比較器９３で参照電位と比較することで、磁気抵抗効果素子１の抵抗の高低を判定して、‘１’または‘０’のデータが読出しされる。また、特に読出しにおいて定電流が非選択のメモリセル１０６の磁気抵抗効果素子１へ漏れないように、メモリセル１０６が、磁気抵抗効果素子１にトランジスタ４１を直列に接続してこのトランジスタ４１を経由してソース線ＳＬに接続される。また、メモリセル１０６がトランジスタ４１を備えることで、図３６（ｂ）に示すように、ビット線ＢＬとソース線ＳＬを平行に設けた磁気メモリ１１０Ａとすることもできる。
【０００４】
このようなメモリセル１０６は、例えば図３７に示すように、基板１４０の表層にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）でトランジスタ４１（ソース４ｓ、ドレイン４ｄ1、ゲート４ｇ1）を形成し、そのドレイン４ｄ1に磁気抵抗効果素子１の一対の電極の一方の下部電極１５２を接続し、他方の上部電極１５１をビット線ＢＬにすることで構成される。基板１４０はｐ型Ｓｉ基板（ｐ−ｓｕｂ）が適用され、その表面の薄い酸化膜を挟んで成膜されたｐｏｌｙ−Ｓｉ膜でゲート４ｇ1が形成され、表層にｎ型不純物イオンを注入して形成されたｎ+拡散層でソース４ｓおよびドレイン４ｄ1が形成される。図３７に示すメモリセル１０６は、同じソース線ＳＬ（配線１５４）に接続される２つの隣り合うメモリセル１０６，１０６毎にトランジスタ４１のソース４ｓを共有して、セルサイズをＸ方向に縮小している。また、図３７においては、上部電極１５１（ビット線ＢＬ）をＹ方向（Ｘ方向と直交する方向）に延設した図３６（ａ）に示す磁気メモリ１１０にしているが、上部電極１５１を配線１５４と平行に延設して、図３６（ｂ）に示す磁気メモリ１１０Ａにすることもできる。なお、図３７においては、トランジスタ４１のゲート４ｇ1に接続するワード線ＷＬが省略され、空白部分には絶縁層が設けられている。
【０００５】
また、磁気メモリ１１０，１１０Ａは、磁気抵抗効果素子１に磁気光学材料を適用することで、メモリセル１０６を画素とする磁気光学式の空間光変調器に適用することができる（例えば特許文献３，４）。この場合、上部電極１５１（ビット線ＢＬ）は導電性酸化物のような透明電極材料で形成される。あるいは、特許文献５のように、光変調部である磁化自由層に電極を接続しない並設デュアルピン構造のスピン注入磁化反転素子（図８参照）を適用することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１５０４８２号公報
【特許文献２】特開２０１１−１１９５３７号公報
【特許文献３】特開２００８−８３６８６号公報
【特許文献４】特開２０１１−２５２２号公報
【特許文献５】特許第５８３６８５８号公報
【非特許文献】
【０００７】
【非特許文献１】Y. Huai, M. Pakala, Z. Diao, Y. Ding, “Spin-transfer switching current distribution and reduction in magnetic tunneling junction-based structures”, IEEE Transactions on magnetics, Vol.41, No.10, p.2621, Oct. 2005
【非特許文献２】E.B.Mayer, D.C.Ralph, J.A.Katine, R.N.Louie, R.A.Buhrman, “Current-induced switching of domains in magnetic multilayer devices”, Science, 1999, Vol.285, pp.867-870
【非特許文献３】石綿延行，外６名，「電流誘起磁壁移動現象の高速MRAMへの応用」，日本磁気学会，２０１０年，まぐね，Magnetics Japan, Vol.5, No.4, pp.178-183
【非特許文献４】M. Nakayama, T. Kai, N. Shimomura, M. Amano, E. Kitagawa, T. Nagase, M. Yoshikawa, T. Kishi, S. Ikegawa, H. Yoda, “Spin transfer switching in TbCoFe/CoFeB/MgO/CoFeB/TbCoFe magnetic tunnel junctions with perpendicular magnetic anisotropy”, Journal of Applied Physics, Vol.103, 07A710 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
記憶装置においては短時間でより多くのデータを処理することが要求されているが、ＭＲＡＭを高集積化しても、シリアルに（ビット毎に）書込みをすると、所望のビット数のデータを書き込むためには時間を要し、かつ大量の消費電流を要する。特に、空間光変調器に適用されて動画を表示するものは、大容量のデータで構成される１つの画像を高速で表示することが要求され、さらに近年は、例えばスーパーハイビジョン（超高精細度テレビジョン、Ultra High Definition Television）のような大容量のデータを数十〜数百Ｇｂｐｓの超高速で処理することが要求されている。しかしながら、磁気メモリ１１０，１１０Ａのように、それぞれのメモリセル１０６がビット線ＢＬとソース線ＳＬを介して並列に電流源に接続されていると、複数のメモリセルに同時に書込みをするためには、同時に書込みをする（選択する）メモリセル１０６の数だけ大きな電流を供給することになる。このような大きな電流を供給するためには、ビット線ＢＬ、ソース線ＳＬを構成する各配線が太く形成される必要があり、各列に太い配線を設けることになる。
【０００９】
書込みに要する電流を低減するために、ＴＭＲ（Tunnel MagnetoResistance：トンネル磁気抵抗）素子等のスピン注入磁化反転素子における材料の選択等により反転電流密度を低くしたり（例えば非特許文献４）、スピン注入磁化反転よりも低い電流密度で駆動する磁壁移動方式のＭＲＡＭ（例えば特許文献２、非特許文献３）が開発されている。しかし、素子毎の駆動電流の低減だけで、増大するデータの処理に伴う大容量化に対応することには限界がある。
【００１０】
また、磁気抵抗効果素子は、一般的に、低抵抗から高抵抗に変化させる電流と、反対に高抵抗から低抵抗に変化させる電流とは、供給の向きが逆である。そのために、磁気メモリ１１０，１１０Ａを備えた記憶装置１９０，１９０Ａは、書込／読出電流回路１０９，１０９Ａが電流源の正負の切替えを可能な構成である必要がある。また、複数のメモリセルに同時に書込みをすることができても、これらのメモリセルのすべてに‘１’または‘０’の同じデータしか書込みをすることができない。
【００１１】
本発明は前記問題点に鑑み創案されたもので、電流を大きくすることなく、複数のメモリセルに同時に書込みをすることのできる不揮発性メモリ、およびその駆動方法、ならびに前記不揮発性メモリを備える記憶装置を提供することが課題である。
【課題を解決するための手段】
【００１２】
すなわち、本発明に係る第１の不揮発性メモリは、第１の端子と第２の端子を介して所定の大きさの電流を供給されることにより抵抗値または磁化方向が前記電流の向きに応じて変化する不揮発性記憶素子を備えたメモリセルを行と列とに２次元配列してなり、前記メモリセルが、第１の入力選択トランジスタと第１の出力選択トランジスタを直列に接続した第１回路と、第２の入力選択トランジスタと第２の出力選択トランジスタを直列に接続した第２回路と、を並列に接続して備え、前記不揮発性記憶素子が、前記第１回路および前記第２回路のそれぞれの入力選択トランジスタと出力選択トランジスタとの間に前記端子で接続されている。そして、不揮発性メモリは、前記列方向に配列された前記メモリセルが、それぞれの前記第１回路と前記第２回路との接続部で直列に接続され、前記第１の入力選択トランジスタ、前記第２の入力選択トランジスタ、前記第１の出力選択トランジスタ、および前記第２の出力選択トランジスタのそれぞれについて、ゲートに入力する行方向に延設したワード線を備える構成とする。
【００１３】
本発明に係る第２の不揮発性メモリは、前記不揮発性記憶素子を備えたメモリセルを行と列とに２次元配列してなり、前記メモリセルが、前記不揮発性記憶素子の前記第１の端子に接続した第１の入力選択トランジスタ、および前記第２の端子に接続した第２の入力選択トランジスタを備えている。そして、不揮発性メモリは、前記列方向に配列された前記メモリセルの前記第１の入力選択トランジスタ同士が直列に接続して、さらにその一端に第１の出力選択トランジスタを直列に接続してなる第１回路が設けられ、前記メモリセルの前記第２の入力選択トランジスタ同士が直列に接続して、さらにその一端に第２の出力選択トランジスタを直列に接続してなる第２回路が設けられ、前記第１回路と前記第２回路が両端で並列に接続し、前記第１回路と前記第２回路の間に前記不揮発性記憶素子が接続され、前記第１の入力選択トランジスタ、前記第２の入力選択トランジスタ、前記第１の出力選択トランジスタ、および前記第２の出力選択トランジスタのそれぞれについて、ゲートに入力する行方向に延設したワード線を備える構成とする。あるいは、不揮発性メモリは、前記並列に接続された第１回路および第２回路を含んで列方向に配列された前記メモリセルの群を２以上、さらに列方向に備えてもよく、このとき、前記メモリセルの群が、それぞれの前記第１回路と前記第２回路との接続部で直列に接続された構成とする。
【００１４】
かかる構成により、第１、第２の不揮発性メモリは、電流源に複数のメモリセルが直列に接続されるので、これら直列に接続されたメモリセルの数にかかわらず、一定の大きさの電流で同時に書込みをすることができ、さらにメモリセル毎に所望の向きで電流を供給することができる。
【００１５】
本発明に係る記憶装置は、前記第１、第２のいずれかの不揮発性メモリ、前記不揮発性メモリの選択トランジスタに印加するゲート電圧を出力するゲート電圧生成装置、および前記ゲート電圧生成装置と前記不揮発性メモリのワード線とを電気的に接続自在とするスイッチング素子を備え、前記ゲート電圧生成装置が、前記不揮発性メモリの行毎に設けられた抵抗器を直列に接続してなる分圧器と、前記分圧器の一端に接続した電源とを備え、各行において、前記ワード線が、当該行に設けられた前記抵抗器の一端に前記スイッチング素子を介して接続する構成とする。
【００１６】
かかる構成により、記憶装置は、簡易な構造のゲート電圧生成装置を備えて、不揮発性メモリの同じ構造の選択トランジスタを備えた複数のメモリセルに電流を直列に供給しても、それぞれの選択トランジスタを駆動することができる。
【００１７】
本発明に係る第１の不揮発性メモリの駆動方法は、前記第１の不揮発性メモリの書込みまたは読出しをする方法であり、選択した列に配列された前記メモリセルの群に電流を直列に供給する列選択操作と、前記選択した列に配列された前記メモリセルのそれぞれに電流が流れるようにする行選択操作と、を行い、前記行選択操作が、前記メモリセルのそれぞれにおける前記第１入力選択トランジスタおよび前記第２入力選択トランジスタの少なくとも一方のゲートと、前記第１出力選択トランジスタおよび前記第２出力選択トランジスタの少なくとも一方のゲートとに、前記行毎に異なる高さのゲート電圧を印加する手段とする。
【００１８】
本発明に係る第２の不揮発性メモリの駆動方法は、前記第２の不揮発性メモリの、書込みまたは読出しをする方法であり、選択した列に配列された前記メモリセルの群に電流を直列に供給する列選択操作と、前記選択した列に配列された前記メモリセルのそれぞれに電流が流れるようにする行選択操作と、を行い、前記行選択操作が、前記メモリセルのそれぞれにおける前記第１入力選択トランジスタおよび前記第２入力選択トランジスタの少なくとも一方のゲートに、前記行毎に異なる高さのゲート電圧を印加する手段とする。
【００１９】
かかる手段により、不揮発性メモリの同じ構造の選択トランジスタを備えた複数のメモリセルに電流を直列に供給しても、それぞれの選択トランジスタを駆動することができる。
【発明の効果】
【００２０】
本発明に係る不揮発性メモリによれば、当該不揮発性メモリの所定の数のメモリセルに、高速かつ少ない電流で、メモリセル毎に所望のデータの書込みをすることができる。また、本発明に係る不揮発性メモリの駆動方法によれば、前記不揮発性メモリを同じ構造のメモリセルで構成することができる。また、本発明に係る記憶装置によれば、同じ構造のメモリセルで構成された前記不揮発性メモリを備えることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２】本発明の第１実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図３】本発明の第１実施形態に係る磁気メモリのメモリセルに搭載された磁気抵抗効果素子の模式図であり、（ａ）、（ｂ）は磁気抵抗効果素子および光変調素子としての動作を、（ｃ）、（ｄ）はスピン注入磁化反転動作を説明する図である。
【図４】図１に示す等価回路図の部分であり、本発明の第１実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図５】図１に示す等価回路図の部分であり、本発明の第１実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図６】図１に示す等価回路図の部分であり、本発明の第１実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図７】メモリセル列における選択トランジスタの電位の段階的な変化を説明する図であり、（ａ）は書込みにおける図、（ｂ）は図６に該当する読出しにおける図である。
【図８】本発明の第１実施形態に係る空間光変調器に搭載された光変調素子の模式図であり、（ａ）、（ｂ）は磁化自由層の磁化方向が上向きと下向きの状態を示す図、（ｃ）、（ｄ）はスピン注入磁化反転動作を説明する図である。
【図９】本発明の第１実施形態の変形例に係る磁気メモリを備えた記憶装置の等価回路図である。
【図１０】図９に示す等価回路図の部分であり、本発明の第１実施形態の変形例に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図１１】図９に示す等価回路図の部分であり、本発明の第１実施形態の変形例に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図１２】本発明の第１実施形態の変形例に係る空間光変調器を備えた記憶装置の等価回路図である。
【図１３】本発明の第１実施形態の変形例に係る空間光変調器の画素の構造を説明する模式図である。
【図１４】本発明の第１実施形態の変形例に係る空間光変調器に搭載された光変調素子の模式図であり、（ａ）、（ｂ）は磁性細線の磁化反転領域の磁化方向が上向きと下向きの状態を示す図、（ｃ）、（ｄ）は磁壁移動を説明する図である。
【図１５】本発明の第２実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図１６】図１５に示す等価回路図の部分であり、本発明の第２実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図１７】図１５に示す等価回路図の部分であり、本発明の第２実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図１８】本発明の第３実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図１９】本発明の第３実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図２０】図１９に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図２１】図１９に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図２２】図１９に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図２３】図１９に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図２４】本発明の第３実施形態の変形例に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２５】本発明の第４実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２６】本発明の第４実施形態に係る磁気メモリのメモリセルに搭載された磁気抵抗効果素子の模式図である。
【図２７】本発明の第４実施形態に係る磁気メモリのメモリセルに搭載された磁気抵抗効果素子の模式図である。
【図２８】図２５に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図２９】図２５に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図３０】図２５に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図３１】本発明の第４実施形態の変形例に係る磁気メモリを備えた記憶装置の等価回路図である。
【図３２】本発明の第５実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図３３】図３２に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリの書込方法を説明するためのメモリセル列の等価回路図である。
【図３４】図３２に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図３５】図３２に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリの読出方法を説明するためのメモリセル列の等価回路図である。
【図３６】（ａ）、（ｂ）は、従来の磁気メモリを備えた記憶装置の等価回路図である。
【図３７】図３６（ａ）に示す磁気メモリのメモリセルの構造を説明する模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る不揮発性メモリおよび記憶装置を実現するための形態について、図面を参照して説明する。
【００２３】
〔第１実施形態〕
本発明の第１実施形態に係る磁気メモリ（不揮発性メモリ）１０は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図１に示すように、記憶装置９０に搭載され、メモリセル６を２次元（図１における縦横）配列して備える。記憶装置９０の構成の詳細は後記にて説明する。磁気メモリ１０は、図１においては、一部のメモリセル６を省略して示し、後記変形例および第２実施形態以降も同様とする。なお、図１およびその他の等価回路を示す後記図面においては、磁気メモリの「行（ロウ）方向」を縦にして、「列（カラム）方向」を横にして表す。以下、本実施形態に係る磁気メモリの各要素について詳細に説明する。
【００２４】
〔第１実施形態：磁気メモリ〕
図１に示すように、磁気メモリ１０のメモリセル６は、第１入力選択トランジスタ（第１の入力選択トランジスタ）４１と第１出力選択トランジスタ（第１の出力選択トランジスタ）４２を直列に接続してなる第１回路と、第２入力選択トランジスタ（第２の入力選択トランジスタ）４３と第２出力選択トランジスタ（第２の出力選択トランジスタ）４４を直列に接続してなる第２回路と、を並列に接続して一重の環状の回路を形成する。メモリセル６はさらに、１個の磁気抵抗効果素子（不揮発性記憶素子）１が、第１回路と第２回路を架橋するように、端子の一方を選択トランジスタ４１−４２間に、他方を選択トランジスタ４３−４４間に、それぞれ接続する。言い換えると、メモリセル６は、磁気抵抗効果素子１を中心とした８の字型の回路を形成する。そして、メモリセル６は、第１回路と第２回路とを並列に接続した両端の２箇所を、それぞれ入力端子と出力端子として、列方向（図１における横方向）に隣り合うメモリセル６，６同士で接続する。この直列に接続して列方向に配列されたメモリセル６の一群を適宜「メモリセル列」６０（図４〜６参照）と称する。
【００２５】
メモリセル列６０の両端にはビット線ＢＬＰ，ＢＬＮが接続され、読出しおよび書込みにおいて、記憶装置９０の書込／読出電流回路９に内蔵された定電流源９４または定電流源９５に接続される。詳しくは、ビット線ＢＬＰが定電流源９４，９５の正（＋）の出力に、ビット線ＢＬＮが負（−）の出力と共通の電位であるＧＮＤ（０Ｖ）に、それぞれ接続される（図４〜６参照）。したがって、メモリセル列６０は、ビット線ＢＬＰ側からビット線ＢＬＮ側へ、図１における右方向に電流を供給される。なお、各メモリセル６の入力端子がビット線ＢＬＰ側、出力端子がビット線ＢＬＮ側とする。そして、磁気メモリ１０は、メモリセル６の直列方向に直交する方向である行方向（図１における縦方向）に配列するメモリセル６，６，…，６の選択トランジスタ４１，４２，４３，４４の各ゲートに入力するワード線ＷＬ０ｉ，ＷＬ１ｏ，ＷＬ１ｉ，ＷＬ０ｏを備える。このような磁気メモリ１０は、図２に示すように、表層に選択トランジスタ４１，４２，４３，４４を形成された基板４０上に、磁気抵抗効果素子１、およびこれらの素子同士を接続する配線５１，５２，５４、ならびにワード線ＷＬ０ｉ，ＷＬ１ｏ，ＷＬ１ｉ，ＷＬ０ｏ（図２においては省略）を形成してなる。図２に示すメモリセル６の構造については、後記にて詳細に説明する。
【００２６】
磁気メモリ１０は、メモリセル６の数を特に限定されないが、列方向に配列した、すなわちメモリセル列６０のメモリセル６の数が多いと、書込みにおける負荷が増大し、また、読出しの精度が低下する。これは、メモリセル６の電流の経路が、選択トランジスタ４１，４２，４３，４４の２個および磁気抵抗効果素子１を直列に接続した回路であり、さらにこのメモリセル６がメモリセル列６０において直列に接続されたものであることによる。通常、磁気抵抗効果素子１の２値の抵抗値ＲP，ＲAPや選択トランジスタ４１，４２，４３，４４の各ＯＮ抵抗ＲONは、金属電極材料で形成される配線の抵抗よりも高い。そのため、メモリセル列６０は、配列されたメモリセル６の数が多くなるにしたがい、抵抗値（ビット線ＢＬＰ−ＢＬＮ間抵抗値）が高くなって、書込みにおける負荷が増大し、また、読出しの精度が低下する。したがって、磁気メモリ１０は、メモリセル列６０に配列されるメモリセル６の数を、磁気抵抗効果素子１の抵抗値ＲP，ＲAP、および磁気抵抗効果素子１の磁化反転電流密度に基づく書込み用の電流Ｉw、ならびに選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲON等に応じて設計することが好ましい。そして、記憶装置９０は、記憶容量に応じて磁気メモリ１０を１または２以上搭載すればよく、２以上搭載する場合は、各磁気メモリ１０が並列に書込／読出電流回路９に接続する回路を設ける（図示せず）。
【００２７】
（磁気抵抗効果素子）
磁気抵抗効果素子１は、メモリセル６における記憶素子であり、２値のデータ‘１’、‘０’を抵抗値の高低として記憶し、所定の大きさの電流を向きを変えて供給されることで抵抗値が変化する。本実施形態においては、磁気抵抗効果素子１は、ＣＰＰ−ＧＭＲ（Current Perpendicular to the Plane Giant MagnetoResistance：垂直通電型巨大磁気抵抗）素子やＴＭＲ（Tunnel MagnetoResistance：トンネル磁気抵抗）素子等のスピン注入磁化反転素子であり、例えば図３（ａ）、（ｂ）に示すように、磁化固定層１１、磁化自由層３の２つの磁性膜で中間層２を挟んだ積層構造を有し、上下に一対の端子ｐ１，ｐ２を有する。ここでは、メモリセル６において、磁気抵抗効果素子１は、端子ｐ１（磁化自由層３の側）を第１回路（選択トランジスタ４１−４２間）に、端子ｐ２（磁化固定層１１の側）を第２回路（選択トランジスタ４３−４４間）に、それぞれ接続する。なお、図３に示す磁気抵抗効果素子１においては、磁化自由層３を上に積層して備えるが、磁化固定層１１を上に備えてもよい。さらに磁気抵抗効果素子１は、最下層に配線５２への密着性を得るための下地膜を、最上層に製造工程で磁性膜を保護するための保護膜を、それぞれＲｕ等の非磁性の金属膜で備えてもよい（図示省略）。磁気抵抗効果素子１を構成するこれらの各層は、例えばスパッタリング法や分子線エピタキシー（ＭＢＥ）法等の公知の方法で連続的に成膜されて積層される。
【００２８】
ここで、磁気抵抗効果素子１には、ＴＭＲ素子、ＣＰＰ−ＧＭＲ素子のいずれのスピン注入磁化反転素子も適用することができる。ＴＭＲ素子は、中間層（障壁層）として絶縁膜を備えるため、抵抗値がＣＰＰ−ＧＭＲ素子の１０〜数百倍程度と高い。本実施形態に係る磁気メモリ１０は、書込みで、メモリセル列６０において、メモリセル６毎に磁気抵抗効果素子１が２個の選択トランジスタと交互に直列に接続された回路を形成して、電流を供給される。したがって、メモリセル列６０に多数のメモリセル６を配列して同時に書込みをするためには、抵抗の低いＣＰＰ−ＧＭＲ素子を磁気抵抗効果素子１に適用することが好ましい。一方で、ＴＭＲ素子は高抵抗かつ磁気抵抗比（ＭＲ比）が高いので抵抗値の変化量が大きい。したがって、磁気メモリ１０は、ＴＭＲ素子が適用されると、読出しの精度が高くなり、微細化され易く、読出し用の電流Ｉrを小さくすることができる。詳しくは後記の磁気メモリの書込／読出方法にて説明するように、磁気メモリ１０について、記憶容量密度（メモリセル６の面積）や磁気メモリ１０全体の書込所要時間、書込／読出の消費電流等、要求される特性に応じて磁気抵抗効果素子１の態様が選択される。
【００２９】
磁気抵抗効果素子１は、平面視において、一般的なスピン注入磁化反転素子と同様に、３００ｎｍ×４００ｎｍ相当の面積以下であることが好ましく、特に５０〜１００ｎｍ×１００〜３００ｎｍ程度に相当する面積であることが好ましい。また、磁気抵抗効果素子１は、平面視形状が、図２ではＹ方向に長い長方形で表されるが、特に限定されない。
【００３０】
磁化固定層１１および磁化自由層３は、ＣＰＰ−ＧＭＲ素子やＴＭＲ素子に用いられる公知の磁性材料にて構成することができ、特に磁気抵抗効果素子１が微細化され易いことから、垂直磁気異方性材料を適用することが好ましい。具体的には、Ｆｅ，Ｃｏ，Ｎｉ等の遷移金属とＰｄ，Ｐｔのような貴金属とを繰り返し積層したＣｏ／Ｐｄ多層膜のような多層膜、Ｔｂ−Ｆｅ−Ｃｏ，Ｇｄ−Ｆｅ等の希土類金属と遷移金属との合金（ＲＥ−ＴＭ合金）のようなフェリ磁性体、Ｌ１0系の規則合金としたＦｅＰｔ，ＦｅＰｄ等が挙げられる。また、書込み用の電流Ｉwが供給されても磁化方向が固定されているように、磁化固定層１１は、その保磁力Ｈcpが磁化自由層３の保磁力Ｈcfよりも十分に大きく設計され、そのために、それぞれの材料を選択したり、磁化自由層３よりも厚く形成される。具体的には、磁化固定層１１の厚さは３〜５０ｎｍの範囲において、磁化自由層３の厚さは１〜２０ｎｍの範囲において、それぞれ設計されることが好ましい。
【００３１】
中間層２は、磁気抵抗効果素子１がＴＭＲ素子であれば、ＭｇＯ，Ａｌ2Ｏ3，ＨｆＯ2のような絶縁体や、Ｍｇ／ＭｇＯ／Ｍｇのような絶縁体を含む積層膜からなり、その厚さは０．１〜２ｎｍとすることが好ましい。また、磁気抵抗効果素子１がＣＰＰ−ＧＭＲ素子であれば、中間層２は、Ｃｕ，Ａｇ，Ａｌのような非磁性金属からなり、その厚さは１〜１０ｎｍとすることが好ましい。
【００３２】
磁気抵抗効果素子１の抵抗値の変化とその動作を、図３を参照して説明する。磁気抵抗効果素子１は、磁化方向が固定された磁化固定層１１と、磁化方向が回転可能な磁化自由層３を備え、磁化自由層３の磁化方向が磁化固定層１１と同じ方向（平行）か逆（１８０°異なる）方向（反平行）かで、その積層方向における抵抗値、すなわち上下に接続した電極（配線）５１，５２（図２の抵抗接続層５１ｂ，５２ａ）間の抵抗値が変化する。詳しくは、磁気抵抗効果素子１は、図３（ａ）に示す磁化方向が平行な状態における抵抗値ＲPよりも、図３（ｂ）に示す磁化方向が反平行な状態における抵抗値ＲAPの方が高い（ＲP＜ＲAP）。
【００３３】
そして、スピン注入磁化反転素子である磁気抵抗効果素子１は、膜面垂直方向における双方向のいずれかに一定以上の電流密度の電流Ｉwを供給されることで、その電流の向きによって磁化自由層３の磁化方向が変化する。具体的には、図３（ｃ）に示すように、定電流源９５の「＋」を磁気抵抗効果素子１の上に、「−」を下に接続して、磁化自由層３側（端子ｐ１）から磁化固定層１１へ電流Ｉwを供給して、磁化固定層１１側から電子を注入する。すると、磁化方向を上向きに固定された磁化固定層１１により当該磁化固定層１１の磁化方向と向きの異なる下向きのスピンを持つ電子ｄDが弁別されて、磁化自由層３は上向きのスピンを持つ電子ｄUが偏って注入される。磁化自由層３は、その内部電子のスピンが注入された電子ｄUのスピンにより回転し、これに伴い磁化方向が回転する。すなわち磁化自由層３の磁化方向が下向きの状態（図３（ｂ）参照）で前記の通り電流Ｉwが供給されると、磁化方向が磁化固定層１１と同じ上向きに反転（スピン注入磁化反転、以下、適宜磁化反転という）する。反対に、図３（ｄ）に示すように、磁気抵抗効果素子１の上に定電流源９５の「−」を、下に「＋」を接続して、磁化固定層１１側（端子ｐ２）から磁化自由層３へ電流Ｉwを供給して、磁化自由層３側から電子を注入する。すると、下向きのスピンを持つ電子ｄDが磁化固定層１１により弁別されて磁化自由層３に留まるため、磁化自由層３の磁化方向は下向きになる。
【００３４】
このように、磁気抵抗効果素子１は、膜面垂直方向に電流を供給されることで、磁化自由層３の磁化方向が磁化固定層１１と同じ方向（平行）または１８０°異なる方向（反平行）になる。したがって、磁気抵抗効果素子１は、例えばデータ‘１’を磁化自由層３の磁化方向が下向きに、データ‘０’を上向きに設定した場合、‘１’を記録するときには磁化固定層１１側から、‘０’を記録するときには磁化自由層３側から、電流Ｉwを供給する。そして、磁気抵抗効果素子１は、磁化自由層３の磁化方向により抵抗値が変化し、‘１’が記録されると抵抗値ＲAPに、‘０’が記録されると抵抗値ＲPになる。なお、磁気抵抗効果素子１は、上下に接続した電極５１，５２から電流を供給されるので、磁化自由層３と磁化固定層１１に一対の端子を有する可変抵抗器であるといえ、この端子を介して電流源（定電流源９５）から電流を供給される。また、磁気抵抗効果素子１において、磁化自由層３の磁化方向が平行、反平行のいずれかを示していれば、その磁化方向を反転させる大きさ以上の電流（Ｉw）が供給されるまでは、当該磁化自由層３の保磁力Ｈcfにより磁化方向が保持される。したがって、磁気抵抗効果素子１は、不揮発性の記憶素子になる。また、書込み用の電流、すなわち磁化反転電流として、パルス電流のように、磁化方向を反転させる電流値（Ｉw）をピーク電流として一時的に到達する電流（直流パルス電流）を用いることができる。
【００３５】
一方、データ‘１’、‘０’の読出し、すなわち磁気抵抗効果素子１の抵抗値の高低の判定は、図３（ａ）、（ｂ）に示すように、磁化反転しない大きさの定電流Ｉrを定電流源９４から供給して、定電流源９４の出力に接続した電圧比較器９３で電圧の高低を判定することで行うことができる。なお、図３（ａ）、（ｂ）においては、電流Ｉrは、磁気抵抗効果素子１の磁化自由層３側から磁化固定層１１へ供給されているが、この向きが逆でもよい。
【００３６】
（選択トランジスタ）
４個の選択トランジスタ４１，４２，４３，４４は、メモリセル列６０に供給した電流を、メモリセル６毎に、磁気抵抗効果素子１に所望の向きに流し、あるいは磁気抵抗効果素子１に流さないことを可能にするために設けられる。このような選択トランジスタ４１，４２，４３，４４のそれぞれの動作（ＯＮ／ＯＦＦ）は、後記の書込方法および読出方法にて説明する（ＯＮ：ドレイン−ソース間に電流が流れる状態）。メモリセル６の入力端子（ビット線ＢＬＰ側）に接続された選択トランジスタ４１，４３を、第１入力選択トランジスタ４１および第２入力選択トランジスタ４３、出力端子（ビット線ＢＬＮ側）に接続された選択トランジスタ４２，４４を、第１出力選択トランジスタ４２および第２出力選択トランジスタ４４と称する。選択トランジスタ４１，４２，４３，４４はそれぞれ、磁気抵抗効果素子１に供給する書込み用、読出し用の電流Ｉw，Ｉrが流れるため、特に書込み用の電流Ｉwに対応した構造（寸法等）に設計される。さらに、前記したように、本実施形態に係る磁気メモリ１０は、書込みで、メモリセル列６０において、メモリセル６毎に選択トランジスタ４１，４２，４３，４４のうちの２個が磁気抵抗効果素子１と交互に直列に接続された回路を形成して、電流を供給される。したがって、選択トランジスタ４１，４２，４３，４４（適宜まとめて、選択トランジスタ４と称する）は、磁気メモリ１０の書込みにおける負荷を抑えるために、ＯＮ抵抗ＲONが十分に低くなるように設計されることが好ましい。また、選択トランジスタ４は、磁気メモリ１０の書込みにおいて、磁気抵抗効果素子１の抵抗値の変化に伴う電位の変動に対して一定のゲート電圧Ｖｇで動作させるために、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsが十分に大きく設計されることが好ましい。
【００３７】
選択トランジスタ４１，４２，４３，４４は、例えば、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）で形成され、シリコン（Ｓｉ）基板の表層に形成されたり、ガラス等のその他の公知の基板上に結晶Ｓｉ膜を成膜して形成される。また、選択トランジスタ４１，４２，４３，４４は、前記した通り同じ大きさの電流が流れるので、同一構造とすることができる。磁気メモリ１０における選択トランジスタ４１，４２，４３，４４の構造については、後記にて説明する。
【００３８】
（配線）
配線５１は、磁気抵抗効果素子１の端子ｐ１（磁化自由層３）を第１回路（選択トランジスタ４１−４２間）に接続する配線であり、図２を参照して後記するように、抵抗接続層５１ｂ、接続部５１ｃ、中継層５１ａ、および層間部５１ｄからなる。配線５２は、磁気抵抗効果素子１の端子ｐ２（磁化固定層１１）を第２回路（選択トランジスタ４３−４４間）に接続する配線であり、抵抗接続層５２ａおよび接続部５２ｃからなる。配線５４は、第１回路と第２回路を並列に接続する配線であり、接続部５４ｃ1，５４ｃ2および中継層５４ａからなる。ワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｏ，ＷＬ１ｏは、選択トランジスタ４１，４３，４４，４２のゲート４ｇ1，４ｇ3，４ｇ4，４ｇ2（図２参照）にそれぞれ接続して行方向（図２におけるＹ方向）に延設する配線であり、磁気メモリ１０の１行あたり４本のこれらの配線は、配線ピッチ等によっては２層以上に分けて設けられる（図２では図示省略）。
【００３９】
配線５１，５２，５４およびワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｏ，ＷＬ１ｏは、例えば、Ｃｕ，Ａｌ，Ａｕ，Ａｇ，Ｔａ，Ｃｒ等の金属やその合金のような一般的な金属電極材料で形成される。そして、スパッタリング法やメッキ法等の公知の方法により成膜され、フォトリソグラフィ、およびエッチング、リフトオフ法、またはＣＭＰ法等によりストライプ状等の所望の形状に加工される。配線５１，５２，５４は、磁気抵抗効果素子１の書込み用、読出し用の電流を供給するために、寸法等を特に書込み用の電流Ｉwに対応した配線に設計される。ワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｏ，ＷＬ１ｏ（適宜まとめて、ワード線ＷＬと称する）は、選択トランジスタ４１，４３，４４，４２を駆動する（ＯＮ状態にする）ための電圧（ゲート電圧Ｖｇ）をゲートに印加するために適した配線に設計される。
【００４０】
（基板）
基板４０は、メモリセル６を２次元配列するための土台であり、特に本実施形態に係る磁気メモリ１０は、表層に選択トランジスタ４１，４２，４３，４４がＭＯＳＦＥＴで形成される。そのために、基板４０は、シリコン（Ｓｉ）基板を材料とすることが好ましい。あるいは、基板４０は、その他の公知の基板材料、具体的にはＳｉＯ2（酸化ケイ素、ガラス）等の基板上に結晶Ｓｉ膜を成膜したものを材料とすることができる。
【００４１】
（絶縁層）
絶縁層は、２次元配列されたメモリセル６における基板４０上の磁気抵抗効果素子１，１間や、配線５１，５２，５４間、ワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｏ，ＷＬ１ｏ（図示省略）間等を、互いに絶縁するために、図２の空白部分に設けられる。絶縁層は、例えばＳｉＯ2やＡｌ2Ｏ3等の酸化膜やＳｉ窒化物（Ｓｉ3Ｎ4）等の公知の絶縁材料を適用することができる。特に、磁気抵抗効果素子１がＴＭＲ素子である場合に、磁気抵抗効果素子１，１間に設けられる絶縁層は、磁化固定層１１、磁化自由層３の各端部間での電流のリークを防止するために、ＭｇＯ等の障壁層と同じ絶縁材料、または特に絶縁性の高いＳｉＯ2で形成されていることが好ましい。一方、磁気抵抗効果素子１が、磁化固定層１１および磁化自由層３に極めて酸化し易いＲＥ−ＴＭ合金からなる層を含む場合は、磁気抵抗効果素子１に接触する部分（磁気抵抗効果素子１，１間）に設けられる絶縁層は、Ｏを浸入させ易いＳｉＯ2等の酸化物よりも、Ｓｉ窒化物やＭｇＦ2等のＯ（酸素）を含有しない非酸化物、あるいはＯを放出し難いＭｇＯ等を適用することが好ましい。また、磁気抵抗効果素子１の下方に設けられる部分（基板４０上から中継層５１ａ、抵抗接続層５２ａ、中継層５４ａ間まで）の絶縁層は、半導体装置の層間絶縁膜に適用されるＢＰＳＧ（Boron Phosphorus Silicon Glass）やＰＳＧ（Phosphorus Silicon Glass）を適用してもよい。
【００４２】
本実施形態に係る磁気メモリ１０の構造の一例について、図２を参照して説明する。図２では、右から順に、メモリセル列６０におけるビット線ＢＬＮから１、２行目のメモリセル６，６を、簡略化した外観図で示し、また、選択トランジスタ４１，４２，４３，４４のゲート４ｇ1，４ｇ2，４ｇ3，４ｇ4に接続するワード線ＷＬ０ｉ，ＷＬ１ｏ，ＷＬ１ｉ，ＷＬ０ｏを省略する。図２において、磁気メモリ１０は、配線５１，５２，５４の形状を単純化して表し、中継層５１ａ、抵抗接続層５２ａ、中継層５４ａを同じ高さ位置に示すが、例えば、配線５４の中継層５４ａを下方に設けて、抵抗接続層５２ａと共に磁気抵抗効果素子１の平面視サイズを拡張することもできる。また、ここでは、選択トランジスタ４１，４２，４３，４４は、ｎ型ＭＯＳ（ＮＭＯＳ）からなるものとする。
【００４３】
メモリセル列６０においては、第１回路同士、第２回路同士がそれぞれ直列に接続され、すなわち、第１入力選択トランジスタ４１と第１出力選択トランジスタ４２が交互に、第２入力選択トランジスタ４３と第２出力選択トランジスタ４４が交互に、それぞれ直列に接続されている。そのため、第１入力選択トランジスタ４１のソース４ｓ1と第１出力選択トランジスタ４２のドレイン４ｄ2がｎ+拡散層（図中、符号４ｄ2を付す）を共有し、第１出力選択トランジスタ４２のソース４ｓ2が隣（ビット線ＢＬＮ側）のメモリセル６の第１入力選択トランジスタ４１のドレイン４ｄ1とｎ+拡散層（図中、符号４ｄ1を付す）を共有することができる。すなわち、第１回路を構成する選択トランジスタ４１，４２は、ｎ+拡散層４ｄ1，４ｄ2が交互に並んで列方向（Ｘ方向）に連続したＭＯＳＦＥＴで形成されている。同様に、第２回路を構成する選択トランジスタ４３，４４は、ｎ+拡散層４ｄ3，４ｄ4が交互に並んで列方向に連続したＭＯＳＦＥＴで形成されている。したがって、メモリセル列６０において、選択トランジスタ４１，４２，４３，４４は、基板４０の表層に、列方向に連続したＭＯＳＦＥＴが２本、非アクティブ領域のＳｉＯ2を隔てて行方向（Ｙ方向）に離間して設けられた構造になる。磁気メモリ１０は、選択トランジスタ４１，４２，４３，４４がこのように形成されることで、メモリセル列６０のサイズを列方向（Ｘ方向）に縮小することができる。
【００４４】
メモリセル６において、磁気抵抗効果素子１が磁化自由層３を上側にして設けられているため、磁気抵抗効果素子１の上面に配線５１の抵抗接続層５１ｂが、下面に配線５２の抵抗接続層５２ａが、それぞれ接続する。そして、選択トランジスタ４１−４２間、すなわち基板４０のドレイン４ｄ2に接続部５１ｃが接続して、中継層５１ａ、層間部５１ｄを経由して、抵抗接続層５１ｂに接続する。同様に、選択トランジスタ４３−４４間、すなわち基板４０のドレイン４ｄ4に接続部５２ｃが接続して、この接続部５２ｃが抵抗接続層５２ａに接続する。隣り合うメモリセル６，６同士を接続する配線５４は、一方の出力トランジスタ４２，４４のソース同士、他方の入力トランジスタ４１，４３のドレイン同士も接続するために、接続部５４ｃ1が一方のメモリセル６におけるドレイン４ｄ1に、接続部５４ｃ2が他方のメモリセル６におけるドレイン４ｄ3に、それぞれ接続し、さらにこれら接続部５４ｃ1，５４ｃ2同士が中継層５４ａで接続される。
【００４５】
磁気メモリ１０は、書込みおよび読出しにおいて、選択したメモリセル列６０、すなわちソース−ドレイン間に電流が流れるメモリセル列６０における選択トランジスタ４１，４２，４３，４４（ＭＯＳＦＥＴ）のみがベース（サブストレート）電源を接続される。そのため、磁気メモリ１０は、選択トランジスタ４１，４２、選択トランジスタ４３，４４をそれぞれ交互に直列に接続した、Ｘ方向に連続した２列のＭＯＳＦＥＴについて、そのベースがメモリセル列６０毎に設けられるように、基板４０にｎ型Ｓｉ基板（ｎ−ｓｕｂ）を適用して、その表層にｐ−ｗｅｌｌがメモリセル列６０毎に分離して形成される。そして、ｐ−ｗｅｌｌのそれぞれの表層（基板４０の表層）に、ドレイン４ｄ1，４ｄ2，４ｄ3，４ｄ4およびソース４ｓ2，４ｓ4を構成するｎ+拡散層と共に、１以上のｐ+拡散層が形成される。ｐ+拡散層は、ｐ−ｗｅｌｌを、当該ｐ−ｗｅｌｌに設けられたｎ+拡散層のうちの電位の最も低いものと電気的に接続するために設けられ、図２においては、ビット線ＢＬＮから１行目のメモリセル６の出力選択トランジスタ４２，４４のソース４ｓ2，４ｓ4と共に、配線５４（接続部５４ｃ0）でビット線ＢＬＮに接続される。あるいは、ｐ型Ｓｉ基板（ｐ−ｓｕｂ）を適用してもよく、この場合は、表層にｎ−ｗｅｌｌが形成されて、さらにｎ−ｗｅｌｌの表層にｐ−ｗｅｌｌが形成される（図示せず）。
【００４６】
また、メモリセル列６０は、配列するメモリセル６の数にかかわらず、書込みにおいて供給する電流の大きさが一定であるので、メモリセル６の数が多くなるにしたがい、電位の最も高い、ビット線ＢＬＰに接続する１行目のメモリセル６の入力選択トランジスタ４１，４３のドレイン４ｄ1，４ｄ3の電位の絶対値が高くなる。そのため、ｎ+拡散層とｐ−ｗｅｌｌとの電位差がＭＯＳＦＥＴの降伏電圧に到達することのないように、必要に応じて、ｐ−ｗｅｌｌが列方向（Ｘ方向）にも２以上に分割して設けられる。具体的には、ＭＯＳＦＥＴの構造（降伏電圧、選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲON）や磁気抵抗効果素子１の構造（抵抗値ＲAP、反転電流）に応じて、ｐ−ｗｅｌｌを共有することのできる連続したＭＯＳＦＥＴの数、すなわち磁気メモリ１０の列方向におけるｐ−ｗｅｌｌの数が設計される。このｐ−ｗｅｌｌの分割に合わせて、出力選択トランジスタ４２，４４のソース４ｓ2，４ｓ4と、その隣のメモリセル６の入力選択トランジスタ４１，４３のドレイン４ｄ1，４ｄ3とを異なるｎ+拡散層で、分離したｐ−ｗｅｌｌ，ｐ−ｗｅｌｌのそれぞれに形成する。そして、前記のソース４ｓ2，４ｓ4およびドレイン４ｄ1，４ｄ3の４つのｎ+拡散層を配線５４で接続し、さらに前記ソース４ｓ2，４ｓ4を設けた方のｐ−ｗｅｌｌのｐ+拡散層にも接続する（図示せず）。したがって、ＧＮＤ（０Ｖ）には、ビット線ＢＬＮに接続した、メモリセル列６０において電位の最も低いｐ−ｗｅｌｌが接続される。
【００４７】
〔磁気メモリの製造方法〕
本発明の第１実施形態に係る磁気メモリは、公知の選択トランジスタ型のＭＲＡＭ（図３７参照）と同様に製造することができる。すなわち、Ｓｉ基板の表層にＭＯＳＦＥＴで選択トランジスタ４１，４２，４３，４４を形成して基板４０を製造する工程、ワード線ＷＬ０ｉ，ＷＬ０ｏ，ＷＬ１ｉ，ＷＬ１ｏ、配線５２，５４、および配線５１の接続部５１ｃと中継層５１ａ、ならびにこれらの間を埋める絶縁層を形成する工程、磁気抵抗効果素子１、および配線５１の層間部５１ｄと抵抗接続層５１ｂ、ならびにこれらの間を埋める絶縁層を形成する工程を行う。以下、磁気メモリ１０の製造方法の一例を説明する。
【００４８】
（トランジスタの形成）
まず、ｎ型Ｓｉ基板（ｎ−ｓｕｂ）に、選択トランジスタ４１，４２，４３，４４を形成する領域（アクティブ領域）外のＳｉＯ2の埋込みを行い、次に、ｐ型不純物イオンを注入して、ｐ−ｗｅｌｌをメモリセル列６０毎に形成する。表面全体に薄い酸化膜（ＳｉＯ2膜）を形成し、その上にｐｏｌｙ−Ｓｉ膜を成膜してゲート４ｇ1，４ｇ2，４ｇ3，４ｇ4を形成する。ｐ−ｗｅｌｌに、ｎ型不純物イオンを注入してｎ+拡散層（ドレイン４ｄ1，４ｄ2，４ｄ3，４ｄ4、ソース４ｓ2，４ｓ4）を形成し、ｐ型不純物イオンを注入してｐ+拡散層を形成する。
【００４９】
（配線の形成）
次に、磁気抵抗効果素子１の下方に設けられる配線とこれらの間を埋める絶縁層を形成する。基板４０（選択トランジスタ４１，４２，４３，４４）上に層間絶縁膜を成膜して、この層間絶縁膜の、ｎ+拡散層、ｐ+拡散層、およびゲート４ｇ1，４ｇ2，４ｇ3，４ｇ4のそれぞれの上にホール（ビア）を形成する。層間絶縁膜のホールに金属電極材料を埋め込んで、接続部５１ｃ，５２ｃ，５４ｃ1，５４ｃ2、およびワード線ＷＬｉ１，ＷＬｏ１，ＷＬｉ２，ＷＬｏ２を形成し、さらに中継層５１ａ、抵抗接続層５２ａ、および中継層５４ａを形成する。必要に応じて表面を平坦化処理して、中継層５１ａおよび抵抗接続層５２ａ、ならびにこれらの間を埋める絶縁層が表面に形成された状態にする。
【００５０】
（磁気抵抗効果素子の形成）
中継層５１ａ、抵抗接続層５２ａ、および絶縁層の上に、磁気抵抗効果素子１の各層を構成する下地膜、磁化固定層１１、中間層２、磁化自由層３、保護膜を連続して成膜、積層する。この積層膜を、電子線リソグラフィおよびイオンビームミリング法等で、磁気抵抗効果素子１の形状に加工する。具体的には、保護膜上に磁気抵抗効果素子１の形状のレジストパターンを形成し、保護膜から下地膜までをエッチングして、抵抗接続層５２ａの上に磁気抵抗効果素子１を形成する。その上から磁気抵抗効果素子１の全体の厚さに合わせた絶縁膜を成膜し、レジストパターンをその上の絶縁膜ごと除去する（リフトオフ）。次に、絶縁膜の中継層５１ａの上にホール（ビア）を形成し、このホールに金属電極材料を埋め込んで、配線５１の層間部５１ｄを形成する。層間部５１ｄおよび磁気抵抗効果素子１の上に、配線５１の抵抗接続層５１ｂを形成して、磁気メモリ１０が得られる。
【００５１】
磁気抵抗効果素子１は、配線５１の層間部５１ｄと同様に、絶縁層に孔を形成して、埋め込んで形成してもよく、さらに層間部５１ｄの後に形成してもよい。すなわち、表面に中継層５１ａ、抵抗接続層５２ａ、および絶縁層が形成された後に、磁気抵抗効果素子１の全体の厚さに合わせた絶縁膜を成膜し、前記と同様に層間部５１ｄを形成し、次に磁気抵抗効果素子１を形成する。特に磁気抵抗効果素子１が耐熱性の劣るＲＥ−ＴＭ合金からなる層を含む場合は、このような手順で製造することで、製造時における磁気抵抗効果素子１へのダメージが抑えられるので好ましい。
【００５２】
（磁気メモリの初期設定）
磁気メモリ１０は、使用（書込）前に、すべてのメモリセル６の磁気抵抗効果素子１の磁化固定層１１の磁化方向を所定の向き（図３では上向き）に揃える初期設定を行う。詳しくは、磁気メモリ１０の全体に磁化固定層１１の保磁力Ｈcpよりも大きな磁界を印加する。この磁界印加は、完成した（製造後の）磁気メモリ１０に限られず、磁気メモリ１０の製造工程途中において磁化固定層１１用の磁性膜材料を成膜した後以降であれば、どの段階であっても実施することができる。
【００５３】
〔第１実施形態：記憶装置〕
本実施形態に係る磁気メモリ１０を搭載する記憶装置９０は、さらに以下の磁気メモリ１０の駆動回路を備える。すなわち記憶装置９０は、磁気メモリ１０の行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４と、磁気メモリ１０の列毎に設けられたビット線選択トランジスタ７７，７８および電圧比較器９３と、定電流源９４，９５（図４〜６参照）を内蔵した書込／読出電流回路９と、行デコーダ９１と、列デコーダ９２と、ゲート電圧生成回路（ゲート電圧生成装置）８０と、を備える。本実施形態および後記変形例ならびに第２実施形態以降においては、簡潔に説明するために、記憶装置は磁気メモリを１つ備えるものとして説明する。
【００５４】
記憶装置９０は、磁気メモリ１０の構造、およびそれに伴う各行のワード線に接続するワード線選択トランジスタの個数、ならびにゲート電圧生成回路８０を除いて、図３６（ｂ）に示す従来の磁気メモリ１１０Ａを備えた記憶装置１９０Ａと同様の構成であり、磁気メモリ１０およびゲート電圧生成回路８０以外の各部品は公知のものを適用することができる。具体的には、書込／読出電流回路９は、定電流源９４，９５（図４〜６参照）を内蔵し、図示しない制御回路からの命令により、読出し時には定電流源９４から、書込み時には定電流源９５から、それぞれ所定の定電流を供給させる。電圧比較器９３は、センスアンプやコンパレータ、参照電位発生回路等を内蔵し、磁気メモリ１０の各列のビット線ＢＬＰに接続され、読出し時に、ビット線ＢＬＰの出力を参照電位（閾値）Ｖrefと比較して、結果を制御回路へ出力する。
【００５５】
行デコーダ９１は、行アドレスデータを受けて、行毎に、書込みにおいてはワード線選択トランジスタ７１，７４またはワード線選択トランジスタ７２，７３の２個をＯＮ状態にし、読出しにおいてはワード線選択トランジスタ７１，７４の２個または４個すべてをＯＮ状態にする信号を出力する。ワード線選択トランジスタ７１，７３は、ＯＮ状態で、それぞれ入力ワード線ＷＬ０ｉ，ＷＬ１ｉをゲート電圧生成回路８０に接続する。ワード線選択トランジスタ７２，７４は、ＯＮ状態で、それぞれ出力ワード線ＷＬ１ｏ，ＷＬ０ｏをゲート電圧生成回路８０に接続する。ゲート電圧生成回路８０は、分圧器を内蔵して、行毎に２段階ずつ変位させた電圧を、磁気メモリ１０の各メモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４に印加するゲート電圧Ｖｇ1i，Ｖｇ1o，Ｖｇ2i，Ｖｇ2o，…，ＶｇNi，ＶｇNoとして出力し（図４、図５、図６参照）、その構成の詳細は、後記の磁気メモリの書込方法にて説明する。なお、記憶装置９０は、列方向に２以上の磁気メモリ１０が搭載される場合は、書込みや読出しをする１つの磁気メモリ１０を選択して、その各行のワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ１ｏ，ＷＬ０ｏを前記の通りゲート電圧生成回路８０に接続する。列デコーダ９２は、書込みおよび読出しにおいて列アドレスデータを受けて磁気メモリ１０の１列以上を選択し、選択した列のビット線選択トランジスタ７７，７８を共にＯＮ状態にする信号を出力する。ビット線選択トランジスタ７７は、ＯＮ状態で、書込／読出電流回路９に内蔵された定電流源９４，９５の正の出力にビット線ＢＬＰを接続し、ビット線選択トランジスタ７８は、ＯＮ状態で、負の出力（ＧＮＤ）にビット線ＢＬＮを接続する。なお、図１等の等価回路図において、トランジスタ７１〜７８は、磁気メモリ１０の選択トランジスタ４１，４２，４３，４４と同じ図記号で表記されるが、ＭＯＳＦＥＴに限られず、前記動作の可能なスイッチング素子であればよい。
【００５６】
〔磁気メモリの書込／読出方法〕
本発明の第１実施形態に係る磁気メモリの書込／読出方法を、図４〜６を参照して説明する。図４〜６では、簡潔に説明するために、磁気メモリ１０における１列のメモリセル６（１つのメモリセル列６０）を示し、さらにこのメモリセル列６０に４つのメモリセル６が配列されているとし、適宜、図中左からメモリセル６1，６2，６3，６4と称する。この図４〜６に示すメモリセル列６０が列デコーダ９２（図１参照）により選択されて（ビット線選択トランジスタ７７，７８：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４の正の出力がビット線ＢＬＰに接続し、負の出力と同じ電位のＧＮＤ（０Ｖ）がビット線ＢＬＮに接続している。また、書込みについて説明する図４では、書込みに使用されない電圧比較器９３や定電流源９４等を、読出しについて説明する図５および図６では、読出しに使用されない定電流源９５等を、それぞれ省略し、後記変形例および第２実施形態以降も同様とする。ここでは、メモリセル６1，６2，６3，６4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを書込みし、また、これらのデータを読出しするものとして説明する。
【００５７】
（磁気メモリの書込方法）
図４を参照して、データの書込みについて説明する。行デコーダ９１が、１、４行目において、ワード線ＷＬ０ｉ，ＷＬ０ｏに接続するワード線選択トランジスタ７１，７４をＯＮ状態に、ワード線ＷＬ１ｉ，ＷＬ１ｏに接続するワード線選択トランジスタ７２，７３をＯＦＦ状態にする。一方、２、３行目において、ワード線選択トランジスタ７１，７４をＯＦＦ状態に、ワード線選択トランジスタ７２，７３をＯＮ状態にする。なお、図４および後記の図５、図６において、ワード線選択トランジスタ７１，７２，７３，７４は、ＯＮ状態のとき、白抜き矢印を付して表す。これにより、メモリセル６1，６4は、選択トランジスタ４１，４４がＯＮ状態、選択トランジスタ４２，４３がＯＦＦ状態である。そして、メモリセル６2，６3は、選択トランジスタ４１，４４がＯＦＦ状態、選択トランジスタ４２，４３がＯＮ状態である。以下、明細書において、トランジスタのＯＦＦ状態については記載しない場合がある。この状態で、定電流源９５によりメモリセル列６０にビット線ＢＬＰ側からビット線ＢＬＮ側へ右方向に電流Ｉwを供給すると、電流Ｉwが、メモリセル６1において、ＯＮ状態の選択トランジスタ４１，４４に流れ、その際、選択トランジスタ４１，４４間に接続された磁気抵抗効果素子１を経由する。すなわち、電流Ｉwは、メモリセル６1において、第１入力選択トランジスタ４１−磁気抵抗効果素子１−第２出力選択トランジスタ４４の経路で流れ、さらにメモリセル６2へ流れる。したがって、メモリセル６1の磁気抵抗効果素子１は、第１回路（選択トランジスタ４１−４２間）に接続した端子ｐ１から第２回路（選択トランジスタ４３−４４間）に接続した端子ｐ２へ流れて供給され、磁化自由層３の磁化方向が磁化固定層１１と平行な上向きになる（図３（ｃ）参照）。その結果、メモリセル６1にデータ‘０’が書込みされる。
【００５８】
一方、メモリセル６1から流れてきた電流Ｉwは、その隣のメモリセル６2において、ＯＮ状態の選択トランジスタ４３，４２に流れ、同じく間に接続された磁気抵抗効果素子１を経由する。すなわち、電流Ｉwは、メモリセル６2において、第２入力選択トランジスタ４３−磁気抵抗効果素子１−第１出力選択トランジスタ４２の経路で流れる。したがって、メモリセル６2の磁気抵抗効果素子１は、第２回路（選択トランジスタ４３−４４間）に接続した端子ｐ２から第１回路（選択トランジスタ４１−４２間）に接続した端子ｐ１へ流れて供給され、磁化自由層３の磁化方向が磁化固定層１１と反平行な下向きになる（図３（ｄ）参照）。その結果、メモリセル６2にデータ‘１’が書込みされる。
【００５９】
電流Ｉwは、メモリセル６2からメモリセル６3に、さらにメモリセル６4に流れ、これにより、メモリセル６3はメモリセル６2と同様にデータ‘１’が、メモリセル６4はメモリセル６1と同様にデータ‘０’が、それぞれ書込みされる。したがって、メモリセル列６０に電流Ｉwを１回供給することにより、４つすべてのメモリセル６に、左から‘０’、‘１’、‘１’、‘０’のデータが書込みされる。
【００６０】
このように、メモリセル６が４個の選択トランジスタ４１，４２，４３，４４を備えることにより、入力端子から供給された電流が磁気抵抗効果素子１を双方向に流れる２通りの経路を形成することができる。その結果、共通の電流が流れるメモリセル列６０において、電流を、メモリセル６毎に所望の向きに磁気抵抗効果素子１に供給することができる。したがって、１つのメモリセル列６０について、メモリセル６の数、および書込みをしようとする‘０’、‘１’のデータのそれぞれの数にかかわらず、すべてのメモリセル６に１回の電流供給により書込みをすることができ、さらに供給する電流が、１個の磁気抵抗効果素子１を磁化反転させる大きさでよいので、配線５１，５２，５４等が太く形成されなくてよい。
【００６１】
磁気メモリ１０の書込みにおいて、定電流源９５は、定電流Ｉwを供給し、その出力電圧Ｖwが、下式（１）に表されるようにＢＬＰ−ＢＬＮ間の抵抗値、すなわちメモリセル列６０の抵抗値ΣＲCELLkに依存する。このメモリセル列６０の抵抗値ΣＲCELLkは、下式（２）で表される。前記したように、メモリセル６は、電流Ｉwの経路が、‘０’を書き込みするときは、第１入力選択トランジスタ４１−磁気抵抗効果素子１−第２出力選択トランジスタ４４、‘１’を書き込みするときは、第２入力選択トランジスタ４３−磁気抵抗効果素子１−第１出力選択トランジスタ４２、であり、いずれも、選択トランジスタ４１，４２，４３，４４のうちの２個と磁気抵抗効果素子１とを流れる。なお、本明細書において、例えばメモリセル６について、ｋ行目（１≦ｋ≦Ｎ）のメモリセル６kの抵抗値ＲCELLkのメモリセル列６０に配列されたＮ個すべての和（総和）を、「Σ」の上下の添字「Ｎ」、「ｋ＝１」を省略して、適宜「ΣＲCELLk」と表す。また、「Ｎ」はメモリセル列６０に配列されたメモリセル６の数であり、第２実施形態以降も同様に表す。「ＲP/AP」は、各メモリセル６に記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。また、選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲONは、後記するようにゲート−ソース間電圧Ｖgsに依存する変数であり、メモリセル６毎に、さらに入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで異なり得るが、ここではメモリセル６毎に同値の定数ＲONi，ＲONo（適宜まとめて、ＲON）として表す。このように、書込み時のメモリセル列６０の抵抗値ΣＲCELLkは、書込み前および書込みにより変化したメモリセル６の磁気抵抗効果素子１の抵抗値ＲP，ＲAPと共に変化し、これに伴い、定電流源９５は出力電圧Ｖwが変化する。
【数１】
2017208151.tif 000003
【００６２】
ここで、メモリセル列６０はメモリセル６が直列に接続されてなるので、両端（ビット線ＢＬＰ，ＢＬＮ）に接続した定電流源９５から電流Ｉwが供給されているとき、メモリセル６毎に、当該メモリセル６の抵抗（抵抗値ＲCELL）によって、定電流源９５の出力電圧Ｖwから０Ｖ（負の出力）まで電位が段階的に降下する。さらに、各メモリセル６においては、電流Ｉwが、入力選択トランジスタ４１，４３のいずれか１個、磁気抵抗効果素子１、出力選択トランジスタ４４，４２のいずれか１個、が順に直列に接続された経路を流れる。したがって、メモリセル列６０においては、メモリセル６毎に、そして各メモリセル６の入力選択トランジスタ４１，４３のＯＮ状態の方と出力選択トランジスタ４２，４４のＯＮ状態の方とで、ソース電位Ｖｓおよびドレイン電位Ｖｄ（適宜、まとめて電位）が段階的に異なる。具体的には、図４に示すメモリセル列６０においては、メモリセル６1の入力選択トランジスタ４１，４３のドレイン電位Ｖｄ1iから、メモリセル６4の出力選択トランジスタ４２，４４のソース電位Ｖｓ4oまで、図７（ａ）に表されるように、定電流源９５の出力電圧Ｖw（図中、「ＶwMAX」または「ＶwMIN」）から０Ｖに電位が段階的に降下する。さらに詳しくは、例えばメモリセル６1の第２出力選択トランジスタ４４のソース電位Ｖｓ1oからメモリセル６2の第２入力選択トランジスタ４３のソース電位Ｖｓ2iへは、この第２入力選択トランジスタ４３によって（Ｉw×ＲONi）降下する。これに対し、メモリセル６1における第１入力選択トランジスタ４１のソース電位Ｖｓ1iから第２出力選択トランジスタ４４のソース電位Ｖｓ1oへは、第２出力選択トランジスタ４４、さらに磁気抵抗効果素子１によって（Ｉw×ＲP/AP＋Ｉw×ＲONo）降下する。したがって、メモリセル列６０においては、電位が、入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで交互に異なる電位差で降下する。なお、図７の縦軸は、電位の変化量や電位差について実際の大きさを表すものではない。
【００６３】
一方、磁気メモリ１０のすべてのメモリセル６が同じ構造で、それぞれのメモリセル６に設けられた選択トランジスタ４１，４２，４３，４４も同じ構造のＭＯＳＦＥＴであるから、そのしきい値電圧Ｖth等も同じ値である。したがって、各メモリセル６の選択トランジスタ４１，４２，４３，４４に印加するゲート電圧Ｖｇは、当該メモリセル６毎に、さらに入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで個別に設定されることが好ましい。詳しくは、選択トランジスタ４は、電流Ｉwが流れるように、ゲート電圧Ｖｇのソース電位Ｖｓに対する電位差（ゲート−ソース間電圧Ｖgs）が（Ｖth＋Ｖds）以上（Ｖgs≧Ｖth＋Ｖds、線形領域）である必要がある。さらに、選択トランジスタ４は、ゲート−ソース間電圧Ｖgsが大きくなるにしたがいＯＮ抵抗ＲONが低くなり、このようなゲート−ソース間電圧Ｖgsになるゲート電圧Ｖｇを各メモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４に印加することにより、メモリセル列６０の抵抗値ΣＲCELLkが低減され、書込みにおける負荷が抑制される。一方、ＭＯＳＦＥＴ（選択トランジスタ４）において、ゲート−ソース間電圧Ｖgsは、過大になるとゲート酸化膜が破壊されるので、その最大定格（破壊電圧）Ｖ(BR)gsに到達することのないようにゲート電圧Ｖｇが設定される必要がある。書込みにおいては、Ｖds＝Ｉw×ＲONであるから、すべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgsが、下式（３）で表される範囲になるように、選択トランジスタ４毎にゲート電圧Ｖｇが設定される。そのために、記憶装置９０は、磁気メモリ１０の行（ｋ）毎に２段階ずつ変位させたゲート電圧Ｖｇki，Ｖｇkoを出力するゲート電圧生成回路８０を備える。以下、ゲート電圧生成回路８０について、図４を参照して説明する。
【数２】
2017208151.tif 000004
【００６４】
（ゲート電圧生成回路）
ゲート電圧生成回路８０は、電位の高い側（図における左）から、パルス電源９６、保護抵抗８７、行毎に交互に設けられた分圧抵抗器８１と分圧抵抗器８２、ダイオード８８、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、分圧抵抗器８２のそれぞれに並列に接続した抵抗切替スイッチング素子８３、ならびに、抵抗切替スイッチング素子８３毎にこれをＯＮ（閉）にする信号を出力する抵抗切替回路８４を備える。ゲート電圧生成回路８０はさらに、保護抵抗８７を挟んだパルス電源９６の出力と定電流源９５の正の出力との間に順に接続する、ツェナーダイオード８６およびダイオード８５を備える。分圧抵抗器８１，８２は固定抵抗器であり、後記するように、互いの抵抗値が所定の比になるように設計される。抵抗切替スイッチング素子８３は、例えばＯＮ抵抗が分圧抵抗器８２の抵抗値よりも十分に低いＭＯＳＦＥＴであり、ＯＮ状態で、並列に接続する分圧抵抗器８２の両端子間を短絡して、抵抗を理論上０Ωにする。抵抗切替スイッチング素子８３は、書込みにおいては、すべてＯＦＦ（開）状態であり、詳しくは抵抗切替回路８４と共に読出方法にて説明する。
【００６５】
パルス電源９６は、直流（ＤＣ）電源であり、メモリセル列６０において最も電位の高い、ビット線ＢＬＰ側から１行目のメモリセル６（以下、適宜メモリセル６1）の第１入力選択トランジスタ４１または第２入力選択トランジスタ４３に印加するゲート電圧を得るために、それよりも高い電圧ＶｇHをパルス出力する。これにより、ゲート電圧生成回路８０から出力するすべてのゲート電圧がパルス出力するため、各メモリセル６の選択トランジスタ４１，４２，４３，４４は、それぞれに接続するワード線選択トランジスタ７１，７２，７３，７４がＯＮ状態においてＯＮ／ＯＦＦを繰り返す。したがって、定電流源９５からメモリセル列６０に流れる電流は、パルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。保護抵抗８７は固定抵抗器であり、パルス電源９６を保護するために設けられる。
【００６６】
ゲート基電圧電源９８は、メモリセル列６０において最も電位の低い、ビット線ＢＬＮ側から１行目のメモリセル６（以下、適宜メモリセル６N、図４ではメモリセル６4）の第１出力選択トランジスタ４２または第２出力選択トランジスタ４４に印加するゲート電圧を確保するために設けられる。ダイオード８８は、パルス電源９６の停止時（ベース期間）に、ゲート基電圧電源９８から選択トランジスタ４１，４２，４３，４４のゲート電圧Ｖｇとして出力させないために、カソードがゲート基電圧電源９８に接続される。ツェナーダイオード８６は、メモリセル列６０の書込みや読出しにおいて最も電位の高いメモリセル６1の入力選択トランジスタ４１，４３の保護素子であり、パルス電源９６の出力電圧ＶｇHが定電流源９５の出力電圧Ｖwに対して一定以上高い場合に電流を流して差を抑えて、ゲート−ソース間電圧Ｖgsが過大にならないようにする。ダイオード８５は、主にパルス電源９６の停止時に、定電流源９５からゲート電圧生成回路８０へ電流を流出させないために、ツェナーダイオード８６とは極性を逆向きに、カソードが定電流源９５の正の出力、すなわちビット線ＢＬＰに接続される。
【００６７】
書込みにおける、ゲート電圧生成回路８０による行（ｋ）毎のゲート電圧Ｖｇki，Ｖｇkoの出力について、図４および図７（ａ）を参照して説明する。前記したように、書込みにおいては、すべての行の抵抗切替スイッチング素子８３がＯＦＦ状態である。したがって、パルス電源９６から保護抵抗８７を経由して出力した電圧ＶｇHは、破線矢印で表すように、分圧抵抗器８１と分圧抵抗器８２を交互に経由して段階的に電圧降下しながら、ゲート基電圧電源９８の出力電圧Ｖｇ0に到達する。そして、直列に接続された分圧抵抗器８１，８２のそれぞれの間から、白抜き矢印で表すように、各行のＯＮ状態のワード線選択トランジスタ７１，７４またはワード線選択トランジスタ７３，７２を経由して、ゲート電圧Ｖｇki，Ｖｇkoを出力する。
【００６８】
ゲート電圧生成回路８０は、分圧器の各行の分圧抵抗器８１および分圧抵抗器８２がそれぞれ同じ抵抗値Ｒdiv1，Ｒdiv2であるので、図７（ａ）に示すように、電圧ＶｇHからＶｇ0まで、抵抗値Ｒdiv1，Ｒdiv2の比に比例する大小２通りの段差で交互に降下した（２Ｎ＋１）通りの電圧を出力する。一方、メモリセル列６０においては、前記したように、電位が、入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで交互に異なる電位差で降下する。したがって、この２通りの電位差に、ゲート電圧生成回路８０の分圧抵抗器８１，８２による電圧の降下量を一致させることによって、すべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４においてゲート−ソース間電圧Ｖgsが同一の値となるゲート電圧Ｖｇki，Ｖｇkoが出力されることになる。ここでは、図７（ａ）で実線で表されたＶwMAX（＝Ｖｄ1i）から０Ｖ（＝Ｖｓ4o）まで電位が降下するときに、すべてのゲート−ソース間電圧Ｖgski，Ｖgsko（実線の両矢印で表される電位差）が、同一の値（Ｖgstyp）になるように設定する。そのために、分圧抵抗器８１，８２の抵抗値Ｒdiv1，Ｒdiv2、ならびにパルス電源９６およびゲート基電圧電源９８が出力する電圧ＶｇH、Ｖｇ0をそれぞれ適切な値に設計、設定する。なお、パルス電源９６およびゲート基電圧電源９８の出力ＶｇH，Ｖｇ0について、それぞれ保護抵抗８７およびダイオード８８の抵抗はここでは無視する。
【００６９】
まず、メモリセル列６０のすべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４において共通のゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を式（３）の範囲に設定する。ゲート−ソース間電圧Ｖgstypは、ここでは、上限の最大定格Ｖ(BR)gsに対してある程度マージンを設けることが好ましい。また、このゲート−ソース間電圧Ｖgstypにおける、選択トランジスタ４のＯＮ抵抗ＲON（適宜、ＲONtypと称する。ＲONi＝ＲONo＝ＲONtyp）を、ＲON＝１／β(Ｖgs−Ｖth)より算出する（β：選択トランジスタ４の利得係数）。図４に示すように、ソース電位が０Ｖであるメモリセル６4（６N）の第２出力選択トランジスタ４４に印加されるゲート電圧Ｖｇ4oは、ゲート基電圧電源９８の出力電圧Ｖｇ0と同電位である（Ｖｇ0＝ＶｇNo）。したがって、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。
【数３】
2017208151.tif 000005
【００７０】
ゲート電圧生成回路８０が、パルス電源９６の出力電圧ＶｇHからメモリセル列６０における電位降下に合わせて降下したゲート電圧Ｖｇ1i，Ｖｇ1o，Ｖｇ2i，Ｖｇ2o，・・・，ＶｇNoを出力するために、分圧抵抗器８１，８２は、抵抗値Ｒdiv1，Ｒdiv2の比がＲdiv1：Ｒdiv2≒ＲON：(ＲON＋ＲP/AP)に設計されることが好ましい。具体的には下式（５）を満足するように設計されることが好ましい。ここでは、後記するように、メモリセル列６０の選択トランジスタ４の共通のゲート−ソース間電圧Ｖgstypを、定電流源９５の最大出力電圧ＶwMAXに基づいて、すなわちすべての磁気抵抗効果素子１の抵抗値がＲAPであると仮定して設定しているので、Ｒdiv2／Ｒdiv1＝１＋ＲAP／ＲONtypとする。
【数４】
2017208151.tif 000006
【００７１】
一方、メモリセル６1の第１入力選択トランジスタ４１は、ドレイン電位が式（１）に表した定電流源９５の出力電圧（正の電位）Ｖwであるから、ソース電位Ｖｓ1iは（Ｖw−Ｉw×ＲONi）である。そして、式（１）、（２）に表したように、定電流源９５の出力電圧Ｖwは、メモリセル列６０のＮ個のメモリセル６のそれぞれの磁気抵抗効果素子１の抵抗値によって変動する。書込み前における抵抗値がＲP，ＲAPのいずれかであるかは不明であるので、メモリセル６1の第１入力選択トランジスタ４１を確実に線形領域で動作させるために、ソース電位Ｖｓ1iが最大となる、定電流源９５の出力電圧Ｖwを想定される範囲において最大値ＶwMAXになる場合を仮定する。これはメモリセル列６０の抵抗値ΣＲCELLkが最大になる場合であるから、すべてのメモリセル６は、磁気抵抗効果素子１の抵抗値が高い方のＲAPである、すなわちデータが‘１’であると仮定する。したがって、定電流源９５の最大出力電圧ＶwMAXは下式（６）で表される。
【数５】
2017208151.tif 000007
【００７２】
ゲート電圧生成回路８０において、パルス電源９６の出力電圧ＶｇHからゲート基電圧電源９８の出力電圧Ｖｇ0までは、Ｎ組の分圧抵抗器８１，８２により、メモリセル列６０における電位の降下に対応させているので、パルス電源９６とゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0の電位差は、メモリセル列６０の全体による電位差すなわち定電流源９５の最大出力電圧ＶwMAXに一致すればよい。すなわち、パルス電源９６の出力電圧ＶｇHを下式（７）で表されるように設定することにより、設定したゲート−ソース間電圧Ｖgstypとなるゲート電圧Ｖｇki，Ｖｇkoが出力される。
【数６】
2017208151.tif 000008
【００７３】
磁気メモリ１０の書込みにおいては、メモリセル列６０の１〜Ｎ個の任意のメモリセル６が、データが書込み前において‘０’であったり‘０’に書込みされた場合に、磁気抵抗効果素子１の抵抗値がＲPである、またはＲPに低下する。これに伴いメモリセル列６０の抵抗値ΣＲCELLkが低くなって、定電流源９５の出力電圧Ｖwが最大出力電圧ＶwMAXよりも低い電圧になり、Ｎ個すべてのメモリセル６がデータ‘０’のときに最小値ＶwMINになる。このとき、各メモリセル６kの入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４は、図７（ａ）で「ＶwMIN」から０Ｖまで段階的に降下する破線で表されるように、ソース電位Ｖｓki，Ｖｓkoがそれぞれ低下する。一方、各行のゲート電位Ｖｇki，Ｖｇkoは変化しないので、その分、ゲート−ソース間電圧Ｖgsが、図７（ａ）で破線部を含めた両矢印で表される電位差に増大し、それに伴いＯＮ抵抗が低下している。したがって、メモリセル列６０の抵抗値ΣＲCELLkはさらに低いものであり、電流Ｉwとの積が定電流源９５の最小出力電圧ＶwMINとなる。
【００７４】
このような電位の低下は、メモリセル列６０において電位の低い側の選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲONki´，ＲONko´の低下に伴う電位の低下分が累積される。その結果、メモリセル６k毎に、さらに入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで異なるゲート−ソース間電圧Ｖgski´，Ｖgsko´になり（Ｖgski´≧Ｖgsko´＞Ｖgstyp）、これに伴い、ＯＮ抵抗ＲONki´，ＲONko´も異なる（ＲONki´≦ＲONko´＜ＲONtyp）。したがって、定電流源９５の最小出力電圧ＶwMINは、下式（８）で表される。そして、電位の最も高いメモリセル６1の第１入力選択トランジスタ４１（または第２入力選択トランジスタ４３）において、電位が最も大幅に低下し、すなわちゲート−ソース間電圧Ｖgs11´が最大である。また、電位の最も低いメモリセル６Nの出力選択トランジスタ４２，４４は、ソース電位ＶｓNoが０Ｖ（ＧＮＤ）で変化しないので、ゲート−ソース間電圧ＶgstypおよびＯＮ抵抗ＲONtypが変化しない（ＲONNo´＝ＲONtyp、ＶgsNo´＝Ｖgstyp）。メモリセル６k毎の入力選択トランジスタ４１，４３、出力選択トランジスタ４２，４４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数７】
2017208151.tif 000009
【００７５】
各メモリセル６kの入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgski´，Ｖgsko´が最大定格Ｖ(BR)gsに到達することのないように、すべてのメモリセル６のデータが‘１’と仮定したときのゲート−ソース間電圧Ｖgstypを設定する。そのためには、下式（９）で表されるように、すべてのメモリセル６のデータが‘０’のときのメモリセル６1の入力選択トランジスタ４１，４３のゲート−ソース間電圧Ｖgs1i´（＝ＶgsMAX）が最大定格Ｖ(BR)gsに到達しなければよい。下式（９）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（１０）を満足するように設定される。なお、「ΔＲP」は、磁気抵抗効果素子１の抵抗値の変化量（ΔＲP＝ＲAP−ＲP）を表す。
【数８】
2017208151.tif 000010
【００７６】
式（１０）を満足するゲート−ソース間電圧Ｖgstypが存在するためには、磁気メモリ１０は下式（１１）を満足する必要がある。そのために、メモリセル列６０は、磁気抵抗効果素子１の抵抗値の変化量ΔＲPや選択トランジスタ４のＯＮ抵抗ＲON等に基づいて配列するメモリセル６の数Ｎが設計される。特に、選択トランジスタ４は、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsが大きいことが好ましい。
【数９】
2017208151.tif 000011
【００７７】
さらに、各メモリセル６の選択トランジスタ４のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、パルス電源９６の出力電圧ＶｇHは、常に下式（１２）を満足する必要がある。そのため、ゲート電圧生成回路８０は、ツェナーダイオード８６により、パルス電源９６と定電流源９５の出力電圧の電位差（ＶｇH−Ｖw）が下式（１３）で表されるツェナー電圧Ｖzを超えたら、パルス電源９６からメモリセル列６０（ビット線ＢＬＰ）へ電流を流して、電圧ＶｇHが常に下式（１２）を満足するように構成される。このような構成により、メモリセル列６０の各メモリセル６のデータにかかわらず、すべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４が破壊されることなく線形領域で動作する。なお、ツェナー電圧Ｖzに電流が流れてパルス電源９６とビット線ＢＬＰが導通すると、メモリセル列６０に供給される電流Ｉwが増大して定電流源９５で設定した電流Ｉw0を超える（Ｉw＞Ｉw0）ため、導通することのないことが好ましい。そのため、ツェナー電圧Ｖzはゲート基電圧電源９８の出力電圧Ｖｇ0以上に、さらにマージンを含んで設定されることが好ましい。
【数１０】
2017208151.tif 000012
【００７８】
このように、ゲート電圧生成回路８０は、式（４）、（５）、（７）、（１０）に表されるように、メモリセル６の選択トランジスタ４のＯＮ抵抗ＲONおよび磁気抵抗効果素子１の抵抗値ＲP/APに対応して設計された抵抗値の分圧抵抗器８１，８２を交互に磁気メモリ１０の行の数（Ｎ）と同数ずつ直列に接続してなる分圧器を内蔵し、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定される。このようなゲート電圧生成回路８０により、すべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４に適正なゲート電圧Ｖｇが出力される。その結果、すべてのメモリセル６において、選択トランジスタ４１，４２，４３，４４をゲート破壊することなく低いＯＮ抵抗ＲONで動作させて負荷が抑えられる。また、パルス電源９６の出力がツェナーダイオード８６およびダイオード８５を経由してメモリセル列６０（ビット線ＢＬＰ）に接続されているので、各メモリセル６の選択トランジスタ４１，４２，４３，４４がゲート破壊される虞がない。
【００７９】
すべてのメモリセル６の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４において共通とするゲート−ソース間電圧Ｖgstypは、すべてのメモリセル６のデータが‘０’（磁気抵抗効果素子１の抵抗値ＲP）であると仮定して設定されてもよい。この場合は、少なくとも１つのメモリセル６のデータが‘１’のときに、選択トランジスタ４のソース電位Ｖｓが上昇して、ゲート−ソース間電圧Ｖgsが減少してＯＮ抵抗ＲONが増大する。したがって、電位の上昇幅が最大になる、Ｎ個すべてのメモリセル６のデータが‘１’のときに、電位の最も高いメモリセル６1の入力選択トランジスタ４１，４３において、ゲート−ソース間電圧Ｖgs1i´（＝ＶgsMIN）が線形領域である（ＶgsMIN≧Ｖth＋Ｉw×ＲON1i´）ように、ゲート−ソース間電圧Ｖgstypが設定される。また、すべてのメモリセル６の、さらにそれぞれの選択トランジスタ４１，４２，４３，４４において、ゲート−ソース間電圧Ｖgsが常に式（３）の範囲であれば、共通の値Ｖgstypでなくてもよい。
【００８０】
磁気メモリ１０の書込みにおいては、メモリセル列６０の１〜（Ｎ−１）個の任意のメモリセル６に書込みをすることもできる。後記の読出方法にて説明するように、例えばメモリセル６の４個の選択トランジスタ４１，４２，４３，４４のすべてを同時にＯＮ状態にすることにより、電流が、選択トランジスタ４１，４２および選択トランジスタ４３，４４に迂回してこのメモリセル６の磁気抵抗効果素子１には供給されない。ただし、この場合は、メモリセル列６０における各メモリセル６の選択トランジスタ４１，４２，４３，４４の電位が変化するため、書込みをする行に対応してゲート電圧Ｖｇki，Ｖｇkoを設定する。磁気メモリ１０において、このような行毎の設定は、読出方法にて説明するように、ゲート電圧生成回路８０の抵抗切替回路８４によってなされ、ただし、書込みをするメモリセル６の数に対応してパルス電源９６の出力電圧ＶｇHを設定する。
【００８１】
（磁気メモリの読出方法）
図５および図６に示すメモリセル列６０のメモリセル６1，６2，６3，６4は、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。図５において、行デコーダ９１が１行目を選択すると、この行においては書込みと同様に、ワード線選択トランジスタ７１，７４をＯＮ状態に、ワード線選択トランジスタ７２，７３をＯＦＦ状態にする。一方、他の２〜４行目においては、ワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＮ状態にする。これにより、１行目のメモリセル６1においては選択トランジスタ４１，４４がＯＮ状態、選択トランジスタ４２，４３がＯＦＦ状態になり、それ以外のメモリセル６2，６3，６4は４個の選択トランジスタ４１，４２，４３，４４のすべてがＯＮ状態になる。この状態で、定電流源９４からメモリセル列６０に磁気抵抗効果素子１が磁化反転しない大きさの電流（定電流）Ｉrを供給すると、メモリセル６1においては、電流Ｉrが第１入力選択トランジスタ４１−磁気抵抗効果素子１−第２出力選択トランジスタ４４の経路で流れる。一方、他のメモリセル６2，６3，６4においては、選択トランジスタ４１，４２（第１回路）および選択トランジスタ４３，４４（第２回路）に流れる。ここで、入力選択トランジスタ４１，４３同士、出力選択トランジスタ４２，４４同士は、それぞれ同一の抵抗値（ＯＮ抵抗ＲONi，ＲONo）であるため、これらのメモリセル６2，６3，６4において、電流が磁気抵抗効果素子１には流れず、第１回路と第２回路に二分されてＩr／２ずつ流れる。
【００８２】
また、図６において、行デコーダ９１が２行目を選択すると、左から２行目のメモリセル６2の選択トランジスタ４１，４４がＯＮ状態、選択トランジスタ４２，４３がＯＦＦ状態になり、それ以外のメモリセル６1，６3，６4の選択トランジスタ４１，４２，４３，４４がＯＮ状態になる。この状態でメモリセル列６０に供給された電流Ｉrは、左端のメモリセル６1においては第１回路と第２回路に二分されて流れ、メモリセル６2においては第１入力選択トランジスタ４１−磁気抵抗効果素子１−第２出力選択トランジスタ４４の経路で流れ、残りのメモリセル６3，６4においては、再び第１回路と第２回路に流れる。
【００８３】
このように、磁気メモリ１０の読出しにおいては、選択したメモリセル６においては書込みと同じ経路で、非選択のメモリセル６においては第１回路と第２回路に二分されて、電流Ｉrがメモリセル列６０に流れる。なお、ここでは、選択したメモリセル６に、データ‘０’の書込みと同じ経路で電流Ｉrを流しているが、磁気抵抗効果素子１に逆向きに電流Ｉrを供給してもよく、この場合はデータ‘１’の書込みと同様に、行デコーダ９１によりワード線選択トランジスタ７３，７２をＯＮ状態にする。
【００８４】
磁気メモリ１０の読出しにおいて、定電流源９４は、一定の電流Ｉrを供給するために、その出力電圧Ｖrが、書込みと同様に、下式（１４）に表されるようにメモリセル列６０の抵抗値ΣＲCELLkに依存する。前記した通り、読出しにおいて、非選択のメモリセル６は、選択トランジスタ４１，４２，４３，４４を２個ずつ直列に接続した第１回路と第２回路とに並列に電流が流れるので、抵抗値ＲCELLnsが、選択トランジスタ４の１個分のＯＮ抵抗ＲONに相当する。ただし、後記するように、本実施形態に係る読出方法においては、非選択のメモリセル６k（ｋ≠ｊ）において、入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とでＯＮ抵抗が異なる。したがって、それぞれのＯＮ抵抗を定数として、非選択のメモリセル６kの入力選択トランジスタ４１，４３がＲONi、出力選択トランジスタ４２，４４がＲOnoと表され、選択したメモリセル６j（１≦ｊ≦Ｎ）の選択トランジスタ４１，４４がＲONji，ＲONjoと表されると、メモリセル列６０の抵抗値ΣＲCELLkは下式（１５）で表される。「ＲP/AP」は、選択したメモリセル６jに記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指し、例えば、図５に示すようにメモリセル６1を選択したときは抵抗値ＲP、図６に示すようにメモリセル６2を選択したときは抵抗値ＲAPである。
【数１１】
2017208151.tif 000013
【００８５】
したがって、磁気メモリ１０は、メモリセル列６０において、各メモリセル６の選択トランジスタ４１，４２，４３，４４のＯＮ抵抗を制御して定電流Ｉrを供給されることにより、書込みと共通の配線を用いて、選択した１つのメモリセル６に記憶されたデータの読出しをすることができる。詳しくは、メモリセル列６０に連続電流で定電流Ｉrを供給して、定電流源９４の出力電圧Ｖrを、ビット線ＢＬＰに接続した電圧比較器９３により参照電位（閾値）Ｖrefと比較して低いか高いかで、選択したメモリセル６の磁気抵抗効果素子１の抵抗値がＲP，ＲAP、すなわちデータが‘０’、‘１’のいずれであるかが判定される。そして、メモリセル列６０において選択するメモリセル６を１つずつ切り替えることにより、各メモリセル６に記憶されたデータを読出しすることができる。そのために、メモリセル列６０におけるすべてのメモリセル６の選択トランジスタ４１，４２，４３，４４を設定したＯＮ抵抗ＲONi，ＲONo，ＲONji，ＲONjoで動作させるように、書込みと同様に、メモリセル６毎にゲート電圧Ｖｇが設定されてゲート電圧生成回路８０から出力される。なお、図５および図６に示すように、ゲート電圧生成回路８０は、読出しにおいて、パルス電源９６に代えて定電源９７が電圧ＶｇHを出力する。
【００８６】
ここで、非選択のメモリセル６kの抵抗値ＲCELLnsは、選択したメモリセル６jの抵抗値ＲCELLよりも低い。したがって、メモリセル列６０における隣り合うメモリセル６，６間の選択トランジスタ４の電位の降下量は、図７（ｂ）で「Ｖr(1)」から０Ｖまで段階的に降下する実線で表されるように、選択したメモリセル６j（６2）において相対的に大きい。そのため、ゲート電圧生成回路８０は、非選択の各行において、分圧抵抗器８２に並列に接続した抵抗切替スイッチング素子８３をＯＮ（閉）にして、分圧器の行あたりの抵抗値を分圧抵抗器８１のみのＲdiv1に低下させる。すなわち、ゲート電圧生成回路８０の分圧器は、分圧抵抗器８１，８２および抵抗切替スイッチング素子８３からなる可変抵抗器８を、直列にＮ個接続した構成といえる。このような構成により、また、式（５）に表される分圧抵抗器８１，８２の各抵抗値Ｒdiv1，Ｒdiv2の比から、分圧器の選択した行と非選択の行とにおける抵抗値の比が、選択、非選択のメモリセル６j，６kの抵抗値ＲCELL，ＲCELLnsの比に略一致する。さらに、抵抗切替スイッチング素子８３をＯＮにするために、抵抗切替回路８４は、行デコーダ９１からの、ワード線選択トランジスタ７１，７４およびワード線選択トランジスタ７２，７３のそれぞれと共通の信号を２本共入力されたときに、抵抗切替スイッチング素子８３へ信号を出力する。このような構成により、非選択とした行で、連動して抵抗切替スイッチング素子８３がＯＮになって可変抵抗器８の抵抗値が低下する。図４〜６において、抵抗切替スイッチング素子８３と抵抗切替回路８４は、トランジスタ（ＭＯＳＦＥＴ）と２ＡＮＤ論理回路で表されるが、例えば２個のトランジスタを直列に接続した構成に置き換えられてもよい。
【００８７】
ゲート電圧生成回路８０のこのような構成により、非選択のメモリセル６kにおいては、入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４に共通のゲート電圧Ｖｇkiが印加される。しかし、出力選択トランジスタ４２，４４は、入力選択トランジスタ４１，４３に直列に接続されているので、例えば図７（ｂ）に示すように、非選択のメモリセル６3において、ソース電位Ｖｓ3oが入力選択トランジスタ４１，４３のソース電位Ｖｓ3iよりも（Ｉr×ＲONo）低く、その分、ゲート−ソース間電圧Ｖgs3o（実線の両矢印で表される電位差）が大きく、それに伴い、ＯＮ抵抗ＲONoが低い（ＲONo＜ＲONi）。そこで、本実施形態に係る磁気メモリ１０の読出しにおけるゲート電圧Ｖｇは、例えば以下のように設定される。
【００８８】
ここでは、非選択のメモリセル６kにおいては、出力選択トランジスタ４２，４４の電位を基準に設定する。まず、すべての非選択のメモリセル６kの出力選択トランジスタ４２，４４について、ゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を（Ｖth＋Ｖds）よりも大きく（Ｖds＝Ｉr／２×ＲON）、かつ最大定格Ｖ(BR)gs未満の範囲に設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。さらに、入力選択トランジスタ４１，４３について、ゲート−ソース間電圧（Ｖgstyp−Ｉr／２×ＲONtyp）におけるＯＮ抵抗ＲONiを算出し、このゲート−ソース間電圧（Ｖgstyp−Ｉr／２×ＲONtyp）が（Ｖth＋Ｖds）以上であるようにＶgstypを設定する。すなわち下式（１６）が成立するように、ゲート−ソース間電圧Ｖgstypを設定する。また、書込みと同様、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。
【数１２】
2017208151.tif 000014
【００８９】
選択したメモリセル６jのデータが‘１’であると仮定したとき、選択したメモリセル６jの選択トランジスタ４１，４４は、ｊ行目の分圧抵抗器８１，８２により、共にゲート−ソース間電圧がＶgstypであり、ＯＮ抵抗がＲONtypになる（ＲONji＝ＲONjo＝ＲONtyp）。すなわち、定電流源９４の出力電圧の最大値ＶrMAXは、下式（１７）で表される。したがって、定電源９７の出力電圧ＶｇHを、下式（１８）で表されるように設定することにより、設定したゲート−ソース間電圧Ｖgstypとなるゲート電圧Ｖｇki，Ｖｇji，Ｖｇjoが出力される。なお、選択したメモリセル６jの選択トランジスタ４１，４４は、Ｖds＝Ｉr×ＲONtypであるが、Ｉr×ＲONtyp＜０．５Ｉr×(ＲONtyp＋ＲONi)であるから、式（１６）を満足するゲート−ソース間電圧Ｖgstypであれば、線形領域で動作する。
【数１３】
2017208151.tif 000015
【００９０】
また、書込みと同様に、選択したメモリセル６jのデータが‘１’と仮定して設定したゲート−ソース間電圧Ｖgstypは、それに基づいて出力されたゲート電圧Ｖｇkiが、データが‘０’であった場合に最大定格Ｖ(BR)gsに到達しないように、定電流源９４の出力電圧Ｖrの最小値ＶrMINに基づいて設定される。読出しにおいては、例えば図７（ｂ）に示すように、選択した１個のメモリセル６2の磁気抵抗効果素子１に対して、電位の高い側に配列された選択トランジスタ４、すなわちメモリセル６2の第１入力選択トランジスタおよびメモリセル６1の選択トランジスタ４１，４２，４３，４４のソース電位Ｖｓ2i，Ｖｓ1i，Ｖｓ1oが低下する。そして、これらの選択トランジスタ４において、ゲート−ソース間電圧Ｖgs2i，Ｖgs1i，Ｖgs1oが、図７（ｂ）に破線部を含めた両矢印で表されるようにＶgstypよりも大きくなる。したがって、定電流源９４の最小出力電圧ＶrMINは、メモリセル列６０において電位の最も低い側のメモリセル６Nを選択し、かつそのデータが‘０’であった場合の出力電圧であり、下式（１９）で表される。このような場合を仮定して、メモリセル６Nの第１入力選択トランジスタ４１のゲート−ソース間電圧（Ｖgstyp＋Ｉr×(ＲONtyp＋ΔＲP)）におけるＯＮ抵抗ＲONNi´、ならびに非選択のメモリセル６k（１≦ｋ≦Ｎ−１）毎の入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´が、シミュレーションによって算出される。このときの、電位の最も高い側のメモリセル６1の入力選択トランジスタ４１，４３のゲート−ソース間電圧Ｖgs1i´（＝ＶgsMAX）が最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgstypは、下式（２０）を満足するように設定される。
【数１４】
2017208151.tif 000016
【００９１】
また、ツェナーダイオード８６は、書込みと同様、ツェナー電圧Ｖzが式（１３）を満足すればよいので、書込み時と同じツェナーダイオード８６を適用することができる。読出しにおいては、定電源９７の出力電圧ＶｇHは、定電流源９４の出力電圧Ｖrとの差がツェナーダイオード８６のツェナー電圧Ｖzを超えると、メモリセル列６０に供給される電流Ｉrが増大して判定が困難になるので、特に最大定格Ｖ(BR)gsに対して十分なマージンを有して設定されることが好ましい。
【００９２】
磁気メモリ１０の読出しにおいては、メモリセル列６０に配列されたメモリセル６の数Ｎが多くなると、メモリセル列６０の抵抗値ΣＲCELLkが増大するために、変化量（ΔＲP）に対して、抵抗値ΣＲCELLkの変化率（ΔＲP／ΣＲCELLk）が低下する。その結果、読出しの精度が低下し、あるいは読出しを可能にするために電流Ｉrを大きくする必要が生じる。前記したように、磁気メモリ１０においては、選択したメモリセル６のデータが‘０’の場合に、‘１’の場合と比較して、このメモリセル６の磁気抵抗効果素子１の抵抗値ＲPだけでなく、一部のメモリセル６の選択トランジスタ４についてもＯＮ抵抗が低下する。そのため、選択したメモリセル６のデータによるメモリセル列６０の抵抗値ΣＲCELLkの変化量は、磁気抵抗効果素子１の抵抗値の変化量ΔＲPよりも大きい。ただし、ここではＯＮ抵抗ＲONで一定であると仮定して、以下の通り、メモリセル列６０の抵抗値ΣＲCELLkの変化率について検証する。
【００９３】
例えば、ＣＰＰ−ＧＭＲ素子はＭＲ比が高いもので数％程度であり、これを磁気抵抗効果素子１に適用した場合、メモリセル列６０の抵抗変化率は次のように算出される。磁気抵抗効果素子１について、ＭＲ比５％（ΔＲP／ＲP＝０．０５）と仮定し、さらに抵抗値ＲPが選択トランジスタ４のＯＮ抵抗ＲONの１／２（０．５ＲON＝ＲP）であると仮定すると、メモリセル列６０の抵抗変化率は、Ｎ＝１６で０．１４％、Ｎ＝３２で０．０７５％になる。これに対して、選択トランジスタ４のＯＮ抵抗ＲONを半減させて、すなわち磁気抵抗効果素子１の抵抗値ＲPと同値（ＲON＝ＲP）にすると、メモリセル列６０の抵抗変化率は、Ｎ＝１６で０．２８％、Ｎ＝３２で０．１５％、Ｎ＝６４で０．０７６％と、ほぼ２倍になる。
【００９４】
このように、本実施形態に係る磁気メモリ１０において、読出し用の電流Ｉrを大きくすることなく高精度に読出しをするためには、ＭＲ比の高い磁気抵抗効果素子１を適用したり、メモリセル列６０に配列されるメモリセル６の数Ｎを低減すること以外に、選択トランジスタ４１，４２，４３，４４を、面積を大きく設計する等してＯＮ抵抗ＲONを低減すればよい。これらの設計は、書込みのための式（１１）を満足する磁気メモリ１０の設計と併せて行われる。
【００９５】
本実施形態に係る磁気メモリ１０においては、ＭＲ比が高く、かつＯＮ抵抗ＲONの５倍程度またはそれよりも抵抗の高いＴＭＲ素子を磁気抵抗効果素子１に適用することによって、読出しの精度を高くすることもできる。一方で、ＴＭＲ素子は抵抗値ＲP，ＲAPが高いので、反転電流の大きさにもよるが、磁気抵抗効果素子１に適用されると、書込みにおいて、メモリセル列６０の抵抗値ΣＲCELLkが高くなって負荷が増大し（式（２）参照）、さらに抵抗値の変化量ΔＲPが大きいので、式（１１）を満足するために、メモリセル列６０に配列するメモリセル６の数Ｎが抑制される場合がある。
【００９６】
記憶装置９０では、磁気メモリ１０の読出しにおいて、ゲート電圧生成回路８０が、非選択のメモリセル６の入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とに共通のゲート電圧を出力したが、選択したメモリセル６と同様、電位差に対応した異なるゲート電圧を出力する構成としてもよい。そのためには、抵抗切替スイッチング素子８３を設ける代わりに、分圧抵抗器８１，８２を、それぞれ抵抗切替回路８４からの信号により、抵抗値が（Ｒdiv1／２）に低下する可変抵抗器とする。また、磁気メモリ１０の読出しで、読出しの精度が許容範囲であれば、非選択のメモリセル６において、選択トランジスタ４１，４２（第１回路）のみ、または選択トランジスタ４３，４４（第２回路）のみをＯＮ状態にしてもよい。この場合には、非選択のメモリセル６の抵抗値ＲCELLnsが（ＲONi＋ＲONo）になるので、ゲート電圧生成回路８０の分圧抵抗器８２を、抵抗切替回路８４からの信号により分圧抵抗器８１と同じ抵抗値Ｒdiv1に低下する可変抵抗器とする。
【００９７】
また、磁気メモリ１０の書込みおよび読出しにおいて、メモリセル６kの出力選択トランジスタ４２，４４とその隣のメモリセル６k+1の入力選択トランジスタ４１，４３とに、同じゲート電圧Ｖｇkを印加してもよい（Ｖｇko＝Ｖｇ(k+1)i＝Ｖｇk）。そのために、ゲート電圧生成回路８０は、分圧抵抗器８１を削除して、Ｎ個の分圧抵抗器８２のみで分圧器を構成する。この場合、出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgso（＝Ｖgstyp）に対して、入力選択トランジスタ４１，４３のゲート−ソース間電圧Ｖgsiが（Ｖgstyp＋Ｉw×ＲONi）に大きくなって（書込みの場合）ＯＮ抵抗が低減する（ＲONi＜ＲONo）ので、それに対応してゲート−ソース間電圧Ｖgstypを設定する（後記第３実施形態参照）。あるいは、後記変形例に係る空間光変調器（図１２参照）にて説明するように、磁気抵抗効果素子１が十分に低抵抗であれば、メモリセル６kの入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とに、同じゲート電圧Ｖｇkを印加することができる（Ｖｇki＝Ｖｇko＝Ｖｇk）。すなわち、ゲート電圧生成回路８０は、分圧抵抗器８２を削除して、Ｎ個の分圧抵抗器８１のみで分圧器を構成する。このように、ゲート電圧生成回路８０の分圧器が行毎に１個の分圧抵抗器８１または分圧抵抗器８２からなる場合、読出しのために、前記分圧抵抗器８１，８２を、抵抗切替回路８４からの信号によりＲCELL：ＲCELLns（＝(ＲONi＋ＲONo＋ＲP/AP)：０．５(ＲONi＋ＲONo)）の比で低抵抗に切り替えられる可変抵抗器とする。
【００９８】
図５および図６では、１つのメモリセル列６０を示して、メモリセル６を１つずつ読出しする方法を説明したが、記憶装置９０は、磁気メモリ１０から選択した１行における２以上のメモリセル６を並行して読出しすることもできる。詳しくは、記憶装置９０は、書込／読出電流回路９が２以上の定電流源９４を内蔵し（図示せず）、列デコーダ９２により磁気メモリ１０の２以上の列を選択して、これらの列毎にビット線ＢＬＰ，ＢＬＮを定電流源９４に接続し、それぞれのメモリセル列６０に電流Ｉrを供給しながら、選択した１行の各メモリセル６を、各列のビット線ＢＬＰに接続した電圧比較器９３（図１参照）により読出しすることができる。このとき、ゲート電圧生成回路８０は、保護抵抗８７を挟んだ定電源９７の出力から分岐して、同時に選択したメモリセル列６０のそれぞれのビット線ＢＬＰ（定電流源９４の正の出力）に接続するツェナーダイオード８６およびダイオード８５を備えることが好ましい。また、記憶装置９０が、列方向に２以上の磁気メモリ１０を搭載して書込／読出電流回路９に並列に接続している場合は、磁気メモリ１０毎にゲート電圧生成回路８０をさらに備えることにより、これら２以上の磁気メモリ１０の、同じ行のメモリセル列６０のそれぞれに電流を供給して、同時に書込みをすることができる。
【００９９】
磁気メモリ１０の書込みおよび読出しにおいては、ゲート電圧生成回路８０の分圧器によらずに、各行のゲート電圧Ｖｇを個別にシミュレーションで算出して出力してもよい。具体的には、メモリセル６毎に、入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４の想定されるソース電位Ｖｓの最小値およびドレイン電位Ｖｄの最大値を、当該メモリセル６の行アドレス、およびメモリセル列６０においてビット線ＢＬＮの側に配列されたメモリセル６の内の選択された数に基づいて算出し、最大定格Ｖ(BR)gsに到達せずに線形領域で動作させるゲート電圧Ｖｇを設定する。
【０１００】
本発明の第１実施形態に係る不揮発性メモリは、不揮発性記憶素子として磁気抵抗効果素子を備えた磁気メモリ（ＭＲＡＭ）として説明したが、抵抗変化型メモリ（ＲｅＲＡＭ）とすることもできる（図示せず）。
【０１０１】
〔空間光変調器〕
本発明の第１実施形態に係る磁気メモリは、磁気抵抗効果素子の磁化自由層に磁気光学材料を適用することにより、磁気抵抗効果素子を光変調素子とする反射型の空間光変調器に適用することができる（特許文献３，４参照）。空間光変調器とする磁気メモリ１０は、図２において、磁気抵抗効果素子１の上面に接続する配線５１の抵抗接続層５１ｂをＩＴＯ，ＩＺＯ等の透明電極材料で形成する。そして、磁気抵抗効果素子１について、上側に磁化自由層３を配置し、平面視形状における一辺の長さを入射光の回折限界（波長の１／２程度）以上とする。ただし、スピン注入磁化反転素子である磁気抵抗効果素子１は、平面視サイズが大きくなると磁化反転し難くなるため、画素を大きくする場合には、２個以上が一対の配線５１，５２に並列に接続されて設けられてもよい（図示せず）。磁気メモリ１０を空間光変調器として動作させる、すなわち所定の光変調素子の明暗（磁気抵抗効果素子の‘１’、‘０’）を設定するための構成は、図１に示す記憶装置９０と同様である。ただし、読出しによる書込みエラーの検出をしないのであれば、電圧比較器９３、、書込／読出電流回路９の定電流源９４、ならびにゲート電圧生成回路８０の定電源９７、抵抗切替スイッチング素子８３および抵抗切替回路８４は不要である（図１２参照）。また、読出しをしない場合には、磁気抵抗効果素子１に抵抗の低いＣＰＰ−ＧＭＲ素子を適用して、メモリセル列６０のメモリセル６の数を多くすることができる。さらにこの場合には、磁気抵抗効果素子１の中間層２に反射率の高いＡｇを適用することが好ましく、これにより光の取出し効率の高い空間光変調器が得られる。
【０１０２】
（光変調素子の動作）
本実施形態に係る磁気メモリにおける磁気抵抗効果素子の、光変調素子としての動作を、図３（ａ）、（ｂ）を参照して説明する。上方から配線５１（抵抗接続層５１ｂ）を透過して磁気抵抗効果素子１に入射した光は、中間層２または配線５２（抵抗接続層５２ａ）により反射し、再び配線５１を透過して上方へ出射する。その際、磁性体である磁化自由層３の磁気光学効果（カー効果）により、光はその偏光面が回転（旋光）して出射する。さらに、磁性体の磁化方向が１８０°異なると、当該磁性体の磁気光学効果による旋光の向きは反転する。したがって、図３（ａ）、（ｂ）にそれぞれ示す、磁化自由層３の磁化方向が互いに１８０°異なる磁気抵抗効果素子１における旋光角は＋θk，−θkで、互いに逆方向に偏光面が回転する。なお、旋光角＋θk，−θkは、磁化自由層３での１回の反射による旋光（カー回転）に限られず、例えば磁気抵抗効果素子１における多重反射により累積された角度も含める。
【０１０３】
さらに、光変調素子に、平面視形状を大きく形成することの容易な並設デュアルピン構造のスピン注入磁化反転素子を適用することもできる（特許文献５参照）。並設デュアルピン構造のスピン注入磁化反転素子からなる光変調素子１Ａは、図８（ａ）、（ｂ）に示すように、膜面方向に離間して並んだ２つの磁化固定層１１，１２を備え、その上に中間層２１，２２を挟んで１つの磁化自由層３を積層して備え、断面形状が上下反転した凹字型である。磁化固定層１１，１２は磁気抵抗効果素子１の磁化固定層１１と、中間層２１，２２は磁気抵抗効果素子１の中間層２と、それぞれ同様の構造である。ただし、磁化固定層１１と磁化固定層１２は、互いに逆向きの磁化方向に固定されるために、保磁力が磁化自由層３の保磁力Ｈcfよりも十分に大きくかつ互いに異なるような材料で形成されている。また、光変調素子１Ａは、２つのスピン注入磁化反転素子が、厚さ数十ｎｍ以下の磁化自由層３のみで直列に接続された構成であるので、全体の抵抗値が磁気抵抗効果素子１の２倍以上になる。したがって、空間光変調器とする磁気メモリ（以下、空間光変調器１０´）において書込みエラーの検出をしない場合は特に、光変調素子１Ａは、中間層２１，２２が共に非磁性金属で形成されることが好ましい。
【０１０４】
光変調素子１Ａは、磁化固定層１１／中間層２１／磁化自由層３、磁化固定層１２／中間層２２／磁化自由層３の各３層からなる２つのスピン注入磁化反転素子を磁化自由層３で接続した構成である。すなわち、光変調素子１Ａは、これら３層が積層された各領域がスピン注入磁化反転素子として機能するので、これらの平面視形状がスピン注入磁化反転素子として好適なものであればよい。一方、光変調素子１Ａは、磁化固定層１１／中間層２１／磁化自由層３、磁化固定層１２／中間層２２／磁化自由層３の２つのスピン注入磁化反転素子同士の間隔、すなわち磁化自由層３単層のみで構成される領域の長さ（図８における横方向長）は特に規定されない。したがって、光変調素子１Ａは、この間隔を長く形成して、図８における横方向に大きくすることができる。例えば、光変調素子１Ａは、磁化固定層１１／中間層２１、磁化固定層１２／中間層２２を磁化反転に好適なサイズの各１００ｎｍ×４００ｎｍに形成し、全体すなわち磁化自由層３の平面視サイズを４００ｎｍ×４００ｎｍに形成して、光変調素子に好適なサイズにすることができる。
【０１０５】
図８（ｃ）、（ｄ）に示すように、光変調素子１Ａは、磁化固定層１１，１２に接続した配線５１，５２（一対の端子ｐ１，ｐ２）を介して、定電流源９５から向きを変えて電流Ｉwを供給されることにより、磁化自由層３の磁化方向が反転する。したがって、光変調素子１Ａは、図３に示す磁気抵抗効果素子１と同じく、一対の端子を介して電流を供給される不揮発性記憶素子であるといえる。さらに、光変調素子１Ａは、電流経路上における磁化自由層３の両側に、磁化方向が異なる２つの磁化固定層１１，１２を備えることにより、磁化自由層３に、一方の磁化固定層から注入されるスピンの偏った電子が他方の磁化固定層に弁別されて留まり、安定した磁化反転動作をする。また、光変調素子１Ａは、磁化固定層１１，１２が積層された領域同士の間を含めた磁化自由層３の全体が磁化反転するため、前記した通り、磁化固定層１１，１２等をスピン注入磁化反転に好適な平面視サイズに抑えつつ、磁化自由層３を大きく形成して、画素の開口率の高い空間光変調器を得ることができる。さらにメモリセル６をいっそう大きな画素にするために、２個以上の光変調素子１Ａを、一対の配線５１，５２に並列に接続して設けてもよい（図示せず）。
【０１０６】
光変調素子１Ａは、磁化固定層１１，１２の設けられた下側に一対の端子ｐ１，ｐ２の両方を有するので、これを備える空間光変調器１０´は、図１３に示す後記変形例に係る空間光変調器１０Ｂのように、配線５１，５２が、同じ高さに設けられた抵抗接続層５１ａ，５２ａで光変調素子１Ａの下面（磁化固定層１１，１２）に接続することができる。例えば磁気メモリ１０と同様に、端子ｐ１（磁化固定層１１の側）を第１回路（選択トランジスタ４１−４２間）に、端子ｐ２（磁化固定層１２の側）を第２回路（選択トランジスタ４３−４４間）に、それぞれ接続する。また、光変調素子１Ａの上面すなわち磁化自由層３の上に配線を接続する必要がなく、透明電極材料が不要である。
【０１０７】
空間光変調器１０´は、磁気メモリ１０と同様に、選択トランジスタ４１，４２，４３，４４を表層に形成した基板４０上に、ワード線ＷＬ０ｉ，ＷＬ０ｏ，ＷＬ１ｉ，ＷＬ１ｏ、および配線５１，５２，５４、ならびにこれらの間を埋める絶縁層を形成した後に、例えば、特許文献５、特開２０１３−２５７４３７号公報、特開２０１５−５５７９８号公報に記載されている光変調素子の製造方法により、光変調素子１Ａを形成することにより製造することができる。これらの製造方法により、光変調素子１Ａが、磁化自由層３の下面全体に微小な段差や面荒れのないように形成されることが、好適な磁化反転動作のために好ましい。あるいは、透明基板（図示せず）上に磁化自由層３を下にして光変調素子１Ａを形成して、選択トランジスタ４や配線を形成した基板４０に、電気的に接続されるように貼り合わせてもよい。
【０１０８】
空間光変調器１０´は、初期設定により、外部磁界を印加して、すべての光変調素子１Ａの磁化固定層１１，１２の磁化方向をそれぞれ所定の向きに揃える。前記した通り、磁化固定層１１と磁化固定層１２は互いに異なる磁化方向に固定されるために、次の手順で初期設定を行う。まず、磁化固定層１１，１２の保磁力の大きい方（磁化固定層１１とする）よりもさらに大きな磁界を印加して、磁化固定層１１，１２を共に同じ磁化方向に揃える。次に、磁化固定層１１の保磁力よりも小さくかつ磁化固定層１２の保磁力よりも大きな磁界を逆向きに印加して、磁化固定層１２のみの磁化方向を磁化固定層１１と逆向きに揃える。
【０１０９】
光変調素子１Ａは、２つのスピン注入磁化反転素子が磁化自由層３で接続して共有する構成であるため、図８（ａ）、（ｂ）に示すように、常に、前記２つのスピン注入磁化反転素子の一方の磁化方向が平行で他方が反平行であるので、これらの和である一対の端子ｐ１，ｐ２（配線５１，５２）間の抵抗値は磁化自由層３の磁化反転では実質的に変化しないことになる。したがって、正確には、光変調素子１Ａは、図１の等価回路図に示す磁気抵抗効果素子１のような可変抵抗器にはならない。そのため、空間光変調器１０´の書込みで、選択トランジスタ４に印加するゲート電圧Ｖｇを、光変調素子１Ａの抵抗値の変化に伴うゲート−ソース間電圧Ｖgsの変化の幅に対応して設定しなくてよい（後記変形例参照）。一方で、このような抵抗値の変化しない光変調素子１Ａを搭載した空間光変調器１０´は、書込みエラーの検出をすることができない。書込みエラーの検出をするためには、光変調素子１Ａの２つのスピン注入磁化反転素子の抵抗値が互いに大きく異なるように、一方をＣＰＰ−ＧＭＲ素子に、他方をＴＭＲ素子にする、すなわち、例えば中間層２１を非磁性金属膜で、中間層２２を絶縁膜で形成すればよい（特許文献５参照）。また、書込みエラーの検出をしない場合には、光変調素子に、後記変形例の磁壁移動素子を適用することができる。
【０１１０】
〔第１実施形態の変形例〕
本発明の第１実施形態に係る磁気メモリは、書込みと共通の配線を用いて読出しをすることができるが、読出し用の配線を設けてもよい。以下、本発明の第１実施形態の変形例に係る磁気メモリ（不揮発性メモリ）について、図９、図１０、および図１１を参照して説明する。第１実施形態（図１〜８参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１１１】
本発明の第１実施形態の変形例に係る磁気メモリ（不揮発性メモリ）１０Ａは、図９に示すように、記憶装置９０Ａに搭載され、メモリセル６Ａを２次元配列して備える。磁気メモリ１０Ａは、第１実施形態に係る磁気メモリ１０（図１参照）に、行毎の読出ビット線ＲＢＬを追加し、さらに各行において、行方向に配列する各メモリセル６に、磁気抵抗効果素子（不揮発性記憶素子）１と読出ビット線ＲＢＬとの間に接続するダイオード４９を追加した構成である。すなわちメモリセル６Ａは、第１実施形態に係る磁気メモリ１０のメモリセル６にダイオード４９を追加した構成であり、磁気抵抗効果素子１および選択トランジスタ４１，４２，４３，４４の各構成は第１実施形態にて説明した通りである。詳しくは、ダイオード４９のカソードが磁気抵抗効果素子１の端子ｐ１（磁化自由層３）に、アノードが読出ビット線ＲＢＬに接続されている。以下、本変形例に係る磁気メモリの各要素について、特に第１実施形態と異なるものを詳細に説明する。
【０１１２】
ダイオード４９は、書込み時および読出し時に、磁気抵抗効果素子１や選択トランジスタ４１，４２に流れる電流が、読出ビット線ＲＢＬを経由して他のメモリセル列６０Ａ、すなわち非選択のメモリセル列６０Ａのメモリセル６Ａの磁気抵抗効果素子１に回り込まないようにするために設けられる。ダイオード４９は、例えばシリコン（Ｓｉ）ダイオード等の一般的なものが適用され、基板４０（図２参照）の表層に選択トランジスタ４と共に、または選択トランジスタ４の上に絶縁層を挟んでＳｉ膜を成膜して形成される（図示省略）。あるいはダイオード４９は、磁気抵抗効果素子１の上面に接続された配線５１の抵抗接続層５１ｂ（図２参照）の上にＳｉ膜を成膜して形成されてもよく、この場合は、先に形成された磁気抵抗効果素子１の各層の材料にもよるが、１５０℃程度の低温で成膜可能な多結晶シリコン（ｐｏｌｙ−Ｓｉ）で形成される。
【０１１３】
読出ビット線ＲＢＬは、配線５１，５２，５４およびワード線ＷＬと同様に金属電極材料で形成され、読出し用の電流Ｉrに対応した配線とする。読出ビット線ＲＢＬは、磁気メモリ１０Ａにおける配置（高さ位置）が特に規定されず、例えばダイオード４９が磁気抵抗効果素子１の上の配線５１の抵抗接続層５１ｂ上に形成される場合は、さらにその上、すなわち最上層に形成される。また、配線５１が、磁気抵抗効果素子１と第１回路（選択トランジスタ４１−４２間）を接続すると共に、ダイオード４９のカソードにも接続されるように構成される（図示省略）。
【０１１４】
磁気メモリ１０Ａは、磁気メモリ１０と同様の製造方法で製造することができ、ダイオード４９を選択トランジスタ４１，４２，４３，４４と共に基板４０の表層に形成し、読出ビット線ＲＢＬをワード線ＷＬ等と共に形成する。あるいは、磁気メモリ１０Ａは、磁気メモリ１０を製造した後に、配線５１の抵抗接続層５１ｂ上にダイオード４９を形成し、さらにその上に読出ビット線ＲＢＬを形成して製造することもできる。
【０１１５】
（記憶装置）
磁気メモリ１０Ａを搭載する記憶装置９０Ａは、さらに磁気メモリ１０Ａの駆動回路として、図９に示すように、磁気メモリ１０Ａの行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４、読出ビット線選択トランジスタ７９、および電圧比較器９３と、磁気メモリ１０Ａの列毎に設けられたビット線選択トランジスタ７７，７８と、定電流源９４，９５を内蔵した書込／読出電流回路９Ａと、行デコーダ９１Ａと、列デコーダ９２Ａと、ゲート電圧生成回路（ゲート電圧生成装置）８０Ａと、を備える。このように、記憶装置９０Ａは、磁気メモリ１０Ａの行毎に設けられた読出ビット線ＲＢＬを選択的に定電流源９４に接続する読出ビット線選択トランジスタ７９を備え、さらに、電圧比較器９３をビット線ＢＬＰに代えて読出ビット線ＲＢＬに接続して行毎に備える。また、ビット線ＢＬＰには、書込／読出電流回路９Ａの定電流源９５のみが選択的に接続する。ゲート電圧生成回路８０Ａは、ゲート電圧生成回路８０から抵抗切替スイッチング素子８３および抵抗切替回路８４を除いた構成である（図１０、図１１参照）。
【０１１６】
（磁気メモリの書込方法）
本変形例に係る磁気メモリ１０Ａは、第１実施形態に係る書込方法（図４参照）により書込みをすることができる。すなわち、列デコーダ９２Ａが、選択したメモリセル列６０Ａのビット線ＢＬＰ，ＢＬＮをビット線選択トランジスタ７７，７８で、書込／読出電流回路９Ａに内蔵された定電流源９５の正と負（ＧＮＤ）の出力に接続する。また、書込みにおいては、行デコーダ９１Ａが、すべての読出ビット線選択トランジスタ７９をＯＦＦ状態にして、読出ビット線ＲＢＬをｏｐｅｎ（開放）状態にすることにより、メモリセル６Ａの磁気抵抗効果素子１から読出ビット線ＲＢＬへ電流が流れないようにする。あるいは、読出ビット線ＲＢＬをＧＮＤ（定電流源９５の負の電位）等の電位の低い側に接地して、すべてのメモリセル６Ａのダイオード４９に電流が流れないようにしてもよい。この場合は、特にメモリセル列６０Ａにおいて電位の高いメモリセル６Ａ1で、ダイオード４９のカソード電位が降伏電圧に到達することのないようにする。
【０１１７】
（磁気メモリの読出方法）
本発明の第１実施形態の変形例に係る磁気メモリの読出方法を、図１０および図１１を参照して説明する。図１０および図１１では、簡潔に説明するために、磁気メモリ１０Ａにおける１列のメモリセル６Ａ（１つのメモリセル列６０Ａ）を示し、さらにこのメモリセル列６０Ａに４つのメモリセル６Ａが配列されているとし、適宜、図中左からメモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4と称する。本変形例に係る磁気メモリ１０Ａは、メモリセル列６０Ａにおいてメモリセル６Ａ毎（行毎）に、読出ビット線ＲＢＬが磁気抵抗効果素子１にダイオード４９を経由して接続されている。したがって、本変形例に係る磁気メモリの読出方法は、選択したメモリセル６Ａに限定してその磁気抵抗効果素子１に電流が流れるように、読出ビット線ＲＢＬを選択した行毎に切り替えて定電流源９４の正の出力に接続し、負の出力はビット線ＢＬＮに接続して行う。一方、ビット線ＢＬＰはｏｐｅｎ（開放）状態（メモリセル列選択トランジスタ７７：ＯＦＦ）であり、そのため、列デコーダ９２Ａが、選択した列のメモリセル列選択トランジスタ７８のみをＯＮ状態にする。このメモリセル列６０Ａのメモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4は、第１実施形態と同様、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているものとし、したがって、それぞれの磁気抵抗効果素子１の抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。
【０１１８】
図１０において、行デコーダ９１Ａが１行目を選択すると、この選択された行においては読出ビット線選択トランジスタ７９をＯＮ状態にし、さらに第１実施形態と同様に、ワード線選択トランジスタ７１，７４をＯＮ状態に、ワード線選択トランジスタ７２，７３をＯＦＦ状態にする。一方、非選択の２〜４行目においては、ワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＮ状態にする。この状態で、定電流源９４から定電流Ｉrを供給すると、定電流源９４に接続した１行目の読出ビット線ＲＢＬから、電流Ｉrが、メモリセル６Ａ1の磁気抵抗効果素子１にダイオード４９を経由して流れ、さらに定電流源９４の負の側へ、すなわち右隣のメモリセル６Ａ2へ流れるために、第２出力選択トランジスタ４４に流れる。そして、メモリセル６Ａ2、さらにメモリセル６Ａ3，６Ａ4においては、第１実施形態と同様に、第１回路（選択トランジスタ４１，４２）と第２回路（選択トランジスタ４３，４４）に二分されてＩr／２ずつ流れる。
【０１１９】
また、図１１において、行デコーダ９１Ａが２行目が選択すると、選択された行においては、１行目を選択したとき（図１０参照）と同様に、読出ビット線選択トランジスタ７９およびワード線選択トランジスタ７１，７４をＯＮ状態にする。一方、非選択の行のうち、選択された２行目よりも定電流源９４の負の側に接続された３，４行目においては、ワード線選択トランジスタ７１，７２，７３，７４をＯＮ状態にするが、反対側の１行目においては、ワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＦＦ状態にする。この状態で、定電流源９４から電流Ｉrを供給すると、定電流源９４に接続した２行目の読出ビット線ＲＢＬから、電流Ｉrが、メモリセル６Ａ2の磁気抵抗効果素子１にダイオード４９を経由して流れ、さらに右隣のメモリセル６Ａ3へ流れるために、第２出力選択トランジスタ４４に流れる。そして、メモリセル６Ａ3、さらにメモリセル６Ａ4においては、前記と同様に、電流Ｉrが第１回路と第２回路に二分されて流れる。
【０１２０】
このように、本変形例に係る磁気メモリ１０Ａの読出しにおいて、行デコーダ９１Ａは、選択された行の読出ビット線選択トランジスタ７９およびワード線選択トランジスタ７１，７４をＯＮ状態にし、選択された行に対して定電流源９４の負の側に接続された非選択の行のワード線選択トランジスタ７１，７２，７３，７４をＯＮ状態にし、それ以外の非選択の行のワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＦＦ状態にする。そして、電流Ｉrは、メモリセル列６０Ａにおいて、選択したメモリセル６Ａから、その定電流源９４の負の出力を接続される側に配列された非選択のメモリセル６Ａに流れ、定電流源９４を接続されていない側（ｏｐｅｎ状態にした側）に配列された非選択のメモリセル６Ａには流れない。したがって、定電流源９４の正負の出力間、すなわちビット線ＢＬＮと選択したｊ行目（１≦ｊ≦Ｎ）の読出ビット線ＲＢＬとの間（ＲＢＬ−ＢＬＮ間）の抵抗値Ｒreadjは、下式（２１）で表される。なお、ダイオード４９の抵抗値を「ＲDI」と表す。下式（２１）に表されるように、ＲＢＬ−ＢＬＮ間の抵抗値Ｒreadjは、選択したｊ行目のメモリセル６Ａjの抵抗値ＲCELLrslに（Ｎ−ｊ）個の非選択のメモリセル６Ａk（ｊ＋１≦ｋ≦Ｎ）の抵抗値ＲCELLnsが加算されるので、選択したメモリセル６Ａjに記憶されたデータだけでなく、その行アドレス（ｊ）によっても変化する。
【数１５】
2017208151.tif 000017
【０１２１】
したがって、記憶装置９０Ａは、磁気メモリ１０Ａの読出しにおいては、精度を高くするために、選択した行アドレスによるＲＢＬ−ＢＬＮ間の抵抗値Ｒreadjの差を加味して判定することが好ましい。具体的には、記憶装置９０Ａは、ｋ行目の読出ビット線ＲＢＬに接続された電圧比較器９３の参照電位Ｖrefkを、下式（２２）に表されるように左から１行毎に（Ｉr×ＲCELLns）降下させた値に設定する。すなわち、定電流源９４の負（ＧＮＤ）に接続された側から１行目となる左からＮ行目の参照電位ＶrefNが、最も低い電位である。なお、Ｖref0は、メモリセル６Ａの磁気抵抗効果素子１の抵抗値の変化量ΔＲP（＝ＲAP−ＲP）における参照電位を含む定数である。あるいは、記憶装置９０Ａは、１つの電圧比較器９３を定電流源９４の正の出力に接続して備え、定電流源９４と共に選択した行の読出ビット線ＲＢＬとの接続に切り替えながら、選択した行（ｊ）に対応した参照電位Ｖrefjに変位させてもよい。
【数１６】
2017208151.tif 000018
【０１２２】
また、本変形例に係る磁気メモリ１０Ａの読出しにおいても、メモリセル列６０Ａにおいて電流Ｉrの流れるメモリセル６Ａの選択トランジスタ４１，４２，４３，４４を設定したＯＮ抵抗ＲONi，ＲONoで動作させるために、第１実施形態と同様に、これらのメモリセル６Ａ毎にゲート電圧Ｖｇが設定されてゲート電圧生成回路８０Ａから出力される。本変形例においては、書込み時と同様に、ゲート電圧生成回路８０Ａが、分圧器の分圧抵抗器８２，８１により、行毎にそれぞれの抵抗値Ｒdiv2，Ｒdiv1の比（ (ＲON＋ＲP/AP)：ＲON）で２段階に交互に降下したゲート電圧Ｖｇ1o，Ｖｇ2i，Ｖｇ2o，・・・，ＶｇNoを出力する。一方、電流の流れる非選択のメモリセル６Ａのそれぞれにおいては、入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とで電位がＲONi：ＲONoの比で降下する。そのため、第１実施形態とは反対に、入力選択トランジスタ４１，４３の方が出力選択トランジスタ４２，４４よりもＯＮ抵抗ＲONoが低い（ＲONi＜ＲONo）。そこで、本変形例に係る磁気メモリ１０Ａの読出しにおけるゲート電圧Ｖｇは、例えば以下のように設定される。
【０１２３】
第１実施形態と同様、メモリセル６Ａkの出力選択トランジスタ４２，４４の電位を基準に設定する。まず、ドレイン−ソース間電圧Ｖdsの大きい、選択したメモリセル６Ａjの出力選択トランジスタ４４を基準に、下式（２３）で表される範囲になるように、ゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。一方、非選択のメモリセル６Ａkにおいて、入力選択トランジスタ４１，４３は、ソース電位が出力選択トランジスタ４２，４４よりも（Ｉr×０．５ＲONo）高い。そして、ゲート電圧Ｖｇki，Ｖｇkoは、非選択のメモリセル６Ａの１行あたりで（Ｉr／２×(ＲOni＋ＲONo)）降下するように設定されるが、分圧抵抗器８２，８１の抵抗値Ｒdiv2，Ｒdiv1の比により、同じ行において互いの差が下式（２４）で表される。したがって、入力選択トランジスタ４１，４３のゲート−ソース間電圧Ｖgsiは、下式（２５）で表され、このゲート−ソース間電圧ＶgsiにおけるＯＮ抵抗ＲONiを算出する。さらに、このゲート−ソース間電圧Ｖgsiが最大定格Ｖ(BR)gsに到達しないようにゲート−ソース間電圧Ｖgstypを設定する。なお、選択したメモリセル６Ａjの第１入力選択トランジスタ４１については、電流が流れないのでゲート電圧Ｖgjiを印加しなくてもよいが、ゲート電圧Ｖgjiがソース電位（Ｉr×(Ｒreadj−ＲDI)）に対して最大定格Ｖ(BR)gsに到達しないので、ここでは第１実施形態と同様に、第２出力選択トランジスタ４４と共にＯＮ状態にする。
【数１７】
2017208151.tif 000019
【０１２４】
第１実施形態と同様、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。また、前記したように、ゲート電圧生成回路８０Ａの分圧器が１行あたり（Ｉr／２×(ＲOni＋ＲONo)）降下したゲート電圧Ｖｇki，Ｖｇkoを出力するので、定電源９７の出力電圧ＶｇHを、下式（２６）で表されるように設定する。本変形例に係る磁気メモリ１０Ａの読出しにおいては、メモリセル列６０Ａに、選択したメモリセル６Ａjの磁気抵抗効果素子に対して電位の高い選択トランジスタ４が存在しないので、選択トランジスタ４のゲート−ソース間電圧Ｖgsのデータによる変動がない。
【数１８】
2017208151.tif 000020
【０１２５】
磁気メモリ１０Ａの読出しは、例えば１〜Ｎ／２行目の読出しにおいては、ビット線ＢＬＮをｏｐｅｎにしてビット線ＢＬＰをＧＮＤ（０Ｖ）に接続し、(Ｎ／２)＋１〜Ｎ行目の読出しにおいては、ビット線ＢＬＮをＧＮＤに接続するように切り替えてもよい。このような方法によれば、ＲＢＬ−ＢＬＰ間、ＲＢＬ−ＢＬＮ間の各抵抗値Ｒreadjにおける非選択のメモリセル６Ａの抵抗値の合計の最大値が半減するので、読出しの精度が向上する。この場合、１〜Ｎ／２行目の読出しにおいては、連続したＭＯＳＦＥＴに正負逆向きに電流が流れる。そのため、磁気メモリ１０Ａは、各メモリセル列６０Ａのビット線ＢＬＮとｐ−ｗｅｌｌとの電気的接続を解除可能に構成する。また、ゲート電圧生成回路８０Ａは、定電源９７とゲート基電圧電源９８の接続を入替え可能に構成する。
【０１２６】
本変形例に係る磁気メモリ１０Ａは、第１実施形態に係る磁気メモリ１０と同様に、空間光変調器とすることもできる。この場合は、ダイオード４９および読出ビット線ＲＢＬを磁気抵抗効果素子１の下方に設ける。また、本変形例に係る磁気メモリ１０Ａは、メモリセル６Ａがダイオード４９に代えてトランジスタ（読出選択トランジスタ）を備えてもよく、この場合は、読出ビット線ＲＢＬは行方向、列方向のどちらでもよい（図示せず）。ただし、この読出選択トランジスタには、選択トランジスタ４と同様に、行毎に（Ｉr／２×(ＲOni＋ＲONo)）ずつ降下させ、かつデータによる電位差（Ｉr×ΔＲP）を考慮して設定したゲート電圧を印加する。
【０１２７】
〔第１実施形態の変形例：空間光変調器〕
本発明の第１実施形態に係る磁気メモリは、行あたり４本のワード線を備え、書込みおよび読出しにおいて、常に同じ２本ずつの組み合わせで、ゲート電圧を出力させる。このような組み合わせの２本のワード線は、同じメモリセルで電位の異なる入力選択トランジスタと出力選択トランジスタに、それぞれの電位に合わせて異なるゲート電圧を印加するためのものである。しかし、例えば磁気抵抗効果素子が低抵抗で、入力選択トランジスタと出力選択トランジスタとの電位差が小さい等により、同じゲート電圧による異なるゲート−ソース間電圧が共に許容範囲（式（３）参照）に設定されるのであれば、このゲート電圧を印加するワード線を共有することができる。以下、空間光変調器に適用される、本発明の第１実施形態の別の変形例に係る不揮発性メモリ（空間光変調器）について、図１２、図１３、および図１４を参照して説明する。第１実施形態（図１〜８参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１２８】
本発明の第１実施形態の変形例に係る空間光変調器（不揮発性メモリ）１０Ｂは、図１２に示すように、記憶装置９０Ｂに搭載され、画素（メモリセル）６Ｂを２次元配列して備える。画素６Ｂは、第１実施形態に係る磁気メモリ１０のメモリセル６の、磁気抵抗効果素子１に代えて光変調素子（不揮発性記憶素子）１Ｂを備えた構成であり、さらに、空間光変調器１０Ｂにおいて、第１入力選択トランジスタ４１と第２出力選択トランジスタ４４の各ゲートが共にワード線ＷＬ０に、第２入力選択トランジスタ４３と第１出力選択トランジスタ４２の各ゲートが共にワード線ＷＬ１に、それぞれ接続する。すなわち、画素６Ｂ自体は、光変調素子１Ｂを除いて、第１実施形態に係る磁気メモリ１０のメモリセル６と同じ回路構成である。そして、空間光変調器１０Ｂは、２本のワード線ＷＬ０ｉ，ＷＬ０ｏをワード線ＷＬ０に、ワード線ＷＬ１ｉ，ＷＬ１ｏをワード線ＷＬ１に、それぞれ集約して、行あたり２本のワード線ＷＬ０，ＷＬ１を備える以外は、磁気メモリ１０と同じ回路構成である。以下、本変形例に係る空間光変調器の各要素について、特に第１実施形態と異なるものを詳細に説明する。
【０１２９】
（光変調素子）
光変調素子１Ｂは磁壁移動素子であり、図１３および図１４（ａ）、（ｂ）に示すように、細線状の磁性細線３Ａが、細線方向に離間した２つの磁化固定層１１，１２上に積層されてなる。光変調素子１Ｂにおいては、後記するように、磁性細線３Ａを細線方向に区切る磁壁が細線方向に移動することにより、磁性細線３Ａが、下側に磁化固定層１１，１２が設けられていない細線方向中央部（磁化反転領域３SW）に限定して磁化反転する。磁性細線３Ａは、磁気光学材料からなり、第１実施形態の磁気抵抗効果素子１の磁化自由層３と同様、保磁力の比較的小さな材料を適用することができる。また、磁性細線３Ａは、細線方向にのみ磁区が分割され易いように、厚さ７０ｎｍ以下、幅（細線幅、図１４における紙面垂直方向長）３００ｎｍ以下であることが好ましく、厚さおよび幅に対して十分に長い細線状に形成され、特に、磁化反転する磁化反転領域３SWの細線方向長が長く、入射光の回折限界以上であることが好ましい。また、磁性細線３Ａは、幅が入射光の回折限界以上であることが好ましく、また、厚い程カー回転角が大きく、コントラストのよい空間光変調器１０Ｂを構成することができ、さらに光変調素子１Ｂが低抵抗になる。一方で、磁性細線３Ａの厚さと幅の積に比例して書込みに必要な電流Ｉwが大きくなる。また、前記よりも厚さや幅の大きい磁性細線では、幅方向等にも磁区が分割され易くなるが、外部磁界を印加することで、細線方向にのみ磁区が分割された状態にすることができる。
【０１３０】
光変調素子１Ｂにおいて、磁化固定層１１，１２は、磁性細線３Ａの両端近傍の領域における磁化方向を固定するために下面に接続される。そのために、磁化固定層１１，１２は第１実施形態における磁気抵抗効果素子１の磁化固定層１１と同様の磁性材料を適用される。ただし、磁化固定層１１と磁化固定層１２は、互いに逆向きの磁化方向に固定されるために、保磁力が磁性細線３Ａの保磁力Ｈcfよりも十分に大きくかつ互いに異なるような材料で形成されている。そして、磁化固定層１１，１２は、それぞれ磁化方向が保持される形状（平面視サイズおよび厚さ）、かつその直上の領域において、磁性細線３Ａを当該磁化固定層１１，１２と一体に同じ磁化方向に固定する厚さに形成される。さらに、光変調素子１Ｂは、磁化固定層１１，１２上の磁性細線３Ａとの間に、磁化固定層１１，１２とその直上の領域の磁性細線３Ａとを磁気的に結合させるＲｕ，Ｔａ等の非磁性金属膜を備えていてもよい。
【０１３１】
光変調素子１Ｂの磁化反転動作を、図１４を参照して説明する。磁壁移動素子である光変調素子１Ｂは、磁性細線３Ａに一定以上の電流密度（細線方向に垂直な断面における電流密度）の電流Ｉwを細線方向に供給されることで、磁性細線３Ａ中を磁壁が電流Ｉwと逆向きに移動して、磁性細線３Ａの磁壁が移動した領域における磁化方向が反転する。ただし、磁性細線３Ａにおいて、磁化固定層１１，１２の直上の領域は、それぞれ磁化固定層１１，１２と磁気的に結合しているために、磁化固定層１１，１２と同じ磁化方向に固定される。図１４に示すように、光変調素子１Ｂにおいて、磁化固定層１１，１２が互いに逆向きの磁化方向に固定されているので、磁性細線３Ａは、磁化固定層１１，１２の直上の２つの領域における磁化方向が互いに逆向きになる。したがって、磁性細線３Ａは、前記２つの領域に挟まれた磁化反転領域３SWに、常に磁壁を有する。
【０１３２】
図１４（ａ）に示す、磁性細線３Ａが、磁化反転領域３SWにおいて磁化方向が上向きで、磁化固定層１１の直上の領域との境界に磁壁が生成している状態で、図１４（ｃ）に示すように、定電流源９５の「−」を電極５１に、「＋」を電極５２に接続して、磁化固定層１２側から電流Ｉwを供給する。すると、磁性細線３Ａにおいて、磁化固定層１１側から磁化固定層１２側へ（図１４（ｃ）において右向きに）流れる電子ｄDにより、磁壁が細線方向に沿って右へ移動して、それに伴い磁壁の左側の下向きの磁化方向の磁区が右へ伸長し、すなわち磁化反転領域３SWにおいて左側から、磁化方向が下向きに磁化反転する。ただし、磁化固定層１２の直上の領域においては、磁化固定層１２により磁化方向が上向きに固定されているために磁化反転せず、電流Ｉwの供給中であっても磁化反転領域３SWの右端で磁化反転が終了し、磁化固定層１２の直上の領域との境界で磁壁が静止する（図１４（ｂ）参照）。反対に、図１４（ｂ）に示す、磁性細線３Ａが磁化反転領域３SWにおいて磁化方向が下向きの状態で、図１４（ｄ）に示すように、定電流源９５の「＋」を電極５１に、電極５２に「−」を接続して、磁化固定層１１側から電流Ｉwを供給する。すると、磁性細線３Ａ中を、左向きに流れる電子ｄUにより、磁壁が、磁化反転領域３SWの右端（磁化固定層１２の直上の領域との境界）から左端まで移動して、磁化反転領域３SWにおける磁化方向が上向きに磁化反転する（図１４（ａ）参照）。
【０１３３】
このように、光変調素子１Ｂは、磁性細線３Ａの両端近傍が磁化固定層１１，１２により磁化方向を固定されているために、電流Ｉwの電流密度や供給時間にかかわらず、磁壁が端まで到達して消失することがなく、安定して磁化反転領域３SWにおける磁化方向を反転させることができる。したがって、光変調素子１Ｂは、磁気抵抗効果素子１と同様に、磁気光学材料を磁性細線３Ａに適用して、空間光変調器の光変調素子とすることができる。なお、電流Ｉwは、スピン注入磁化反転素子である磁気抵抗効果素子１や光変調素子１Ａと同様に、直流パルス電流として供給することが好ましく、磁壁の移動距離すなわち磁化反転領域３SWの細線方向長さに応じて、供給時間（パルス電流のピーク期間およびパルス数）を設定すればよい。
【０１３４】
（選択トランジスタ）
選択トランジスタ４１，４２，４３，４４（適宜まとめて、選択トランジスタ４と称する）の構成は第１実施形態にて説明した通りである。ただし、本変形例においては、選択トランジスタ４は、空間光変調器１０Ｂの書込みにおいて光変調素子１Ｂの抵抗値が変化しないので、電位が変動せず、したがって、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsをそれほど大きく設計されなくてよい。
【０１３５】
本変形例に係る空間光変調器１０Ｂの構造の一例について、図１３を参照して説明する。図１３では、右から順に、ビット線ＢＬＮから１、２行目の直列に接続された画素６Ｂ，６Ｂを、簡略化した外観図で示し、また、選択トランジスタ４１，４４，４３，４２のゲート４ｇ1，４ｇ4，４ｇ3，４ｇ2に接続するワード線ＷＬ０，ＷＬ１を省略する。空間光変調器１０Ｂは、図２に示す第１実施形態に係る磁気メモリ１０と同様に、選択トランジスタ４１，４２、選択トランジスタ４３，４４がそれぞれ交互に直列に接続したＸ方向に連続した２列のＭＯＳＦＥＴで基板４０Ａの表層に形成されている。ただし、図１３においては、共通のワード線ＷＬ１に接続する画素６Ｂの第１入力選択トランジスタ４１と第２出力選択トランジスタ４４のゲート４ｇ1，４ｇ4がＹ方向に連続して形成されるように（図中、符号４ｇ1,4を付す）、前記連続した２列のＭＯＳＦＥＴがＸ方向にずらして形成されている。そのため、入力選択トランジスタ４１，４３のドレイン４ｄ1，４ｄ3（出力選択トランジスタ４２，４４のソース４ｓ2，４ｓ4）間を接続する配線５４の中継層５４ａが、平面視Ｌ字型に形成されている。
【０１３６】
また、光変調素子１Ａ（図８参照）と同様に、光変調素子１Ｂが磁化固定層１１，１２の設けられた下側に一対の端子ｐ１，ｐ２の両方を有するので、配線５１，５２が、同じ高さに設けられた抵抗接続層５１ａ，５２ａで光変調素子１Ｂ（磁化固定層１１，１２）の下面に接続する。なお、図１３において、光変調素子１Ｂは、磁化固定層１１を奥側に、磁化固定層１２を手前側にして配置されている。図１３において、空間光変調器１０Ｂは、配線５１，５２，５４の形状を単純化して表し、抵抗接続層５１ａ，５２ａと中継層５４ａを同じ高さ位置に示す。ただし、例えば配線５４の中継層５４ａを下方に設ける等により、光変調素子１Ｂ（磁性細線３Ａの磁化反転領域３SW）の平面視サイズを拡張して、画素６Ｂの開口率を高くすることが好ましい。また、空間光変調器１０Ｂは、画素６Ｂの開口率をさらに高くするために、１つの画素６Ｂに２個以上の光変調素子１Ｂを設けてもよく、これら２個以上の光変調素子１Ｂは、例えば磁性細線３Ａの細線幅方向に並べられて、並列にまたは直列に一対の配線５１，５２に接続される（図示せず）。
【０１３７】
（空間光変調器の製造方法および初期設定）
本変形例に係る空間光変調器１０Ｂは、前記の並設デュアルピン構造のスピン注入磁化反転素子からなる光変調素子１Ａ（図８参照）を搭載した空間光変調器１０´と同様の方法で製造することができる。ただし、光変調素子１Ｂは、磁壁移動におけるトラップのないように、磁性細線３Ａが、磁化反転領域３SWにおいて段差等がなく平滑に形成されればよい。また、空間光変調器１０Ｂは、初期設定にて、空間光変調器１０´と同様、２段階の磁界印加により、すべての画素６Ｂの光変調素子１Ｂの磁化固定層１１，１２の磁化方向をそれぞれ所定の向きに揃える。
【０１３８】
（記憶装置）
空間光変調器１０Ｂを搭載する記憶装置９０Ｂは、図示しない光源やスクリーン等の画像表示手段と組み合わせて、表示装置やホログラフィック装置に適用される光メモリ装置である。記憶装置９０Ｂは、さらに空間光変調器１０Ｂの駆動回路として、図１２に示すように、空間光変調器１０Ｂの行毎に設けられたワード線選択トランジスタ７１，７２と、定電流源９５と、行デコーダ９１Ｂと、列デコーダ９２と、ゲート電圧生成回路（ゲート電圧生成装置）８０Ｂと、を備える。本変形例に係る空間光変調器１０Ｂは、行毎に２本のワード線ＷＬ０，ＷＬ１を備えるので、それぞれをゲート電圧生成回路８０Ｂに接続する２個のワード線選択トランジスタ７１，７２を行毎に備える。また、空間光変調器１０Ｂの読出しによる書込みエラーの検出をしないので、第１実施形態の記憶装置９０の電圧比較器９３および定電流源９４を備えず、行デコーダ９１Ｂが書込みのための信号のみを出力する。
【０１３９】
ゲート電圧生成回路８０Ｂは、行毎に１段階ずつ変位させた電圧を、画素６Ｂにおける選択トランジスタ４１，４２，４３，４４の共通のゲート電圧Ｖｇ1，Ｖｇ2，…，ＶｇNとして出力する。このようなゲート電圧生成回路８０Ｂは、電位の高い側（図における左）から、パルス電源９６、保護抵抗８７、Ｎ個の分圧抵抗器８１、ダイオード８８、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、保護抵抗８７を挟んだパルス電源９６の出力と定電流源９５の正の出力との間に順に接続する、ツェナーダイオード８６およびダイオード８５を備える。すなわち、ゲート電圧生成回路８０Ｂは、第１実施形態の記憶装置９０のゲート電圧生成回路８０の、分圧抵抗器８１，８２および抵抗切替スイッチング素子８３からなる可変抵抗器８に代えて、固定抵抗器である分圧抵抗器８１のみを分圧器に備える。また、空間光変調器１０Ｂの読出しをしないので、ゲート電圧生成回路８０Ｂは、定電源９７および抵抗切替回路８４を備えない。
【０１４０】
（空間光変調器の書込方法）
本発明の第１実施形態の変形例に係る空間光変調器の書込方法を、図１２および図４を参照して説明する。本変形例に係る空間光変調器１０Ｂは、前記したように、画素６Ｂが、第１入力選択トランジスタ４１と第２出力選択トランジスタ４４、第２入力選択トランジスタ４３と第１出力選択トランジスタ４２で、それぞれ共通のワード線ＷＬ０，ＷＬ１にゲートを接続しているので、これら２個の組み合わせの選択トランジスタ４が常に同時にＯＮ／ＯＦＦになる。一方、第１実施形態に係る磁気メモリ１０においても、図４に示すように、同じ組み合わせの２個の選択トランジスタ４１，４４または選択トランジスタ４３，４２をＯＮにすることにより、データ‘０’、‘１’を書込みする。すなわち、本変形例に係る空間光変調器１０Ｂは、行デコーダ９１Ｂにより、データ‘０’を書込みする行でワード線選択トランジスタ７１を、データ‘１’を書込みする行でワード線選択トランジスタ７２を、それぞれＯＮ状態にすることにより、第１実施形態に係る磁気メモリの書込方法と同様に、１回の電流供給により、直列に接続して列方向に配列された複数の画素６Ｂ（画素列６０Ｂ）の画素６Ｂ毎に、所望のデータを書込みすることができる。
【０１４１】
本変形例に係る空間光変調器１０Ｂの書込みにおいては、画素６Ｂk毎に、第１入力選択トランジスタ４１と第２出力選択トランジスタ４４、または第２入力選択トランジスタ４３と第１出力選択トランジスタ４２で、同一のゲート電圧Ｖｇkが印加される。これに対して、１つの画素６Ｂkにおいて、選択トランジスタ４１，４４間、選択トランジスタ４３，４２間では、出力選択トランジスタ４４，４２の方が電位が低い。詳しくは、出力選択トランジスタ４４，４２は、ソース電位Ｖｓkoが、そのＯＮ抵抗ＲONoおよび光変調素子１Ｂの抵抗値ＲMRwにより、入力選択トランジスタ４１，４３のソース電位Ｖｓkiよりも（Ｉw×(ＲONo＋ＲMRw)）低く、そのため、ゲート−ソース間電圧Ｖgskoが大きく、それに伴い、ＯＮ抵抗ＲONoが低い。したがって、本変形例に係る空間光変調器１０Ｂの書込みにおけるゲート電圧Ｖｇkは、例えば第１実施形態に係る磁気メモリ１０の読出しに倣って、以下のように設定される。
【０１４２】
まず、すべての画素６Ｂkの出力選択トランジスタ４２，４４について、ゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を（Ｖth＋Ｖds）よりも大きく（Ｖds＝Ｉw×ＲONo）、かつ最大定格Ｖ(BR)gs未満の範囲に設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。さらに、入力選択トランジスタ４１，４３について、ゲート−ソース間電圧（Ｖgstyp−Ｉw×(ＲONo＋ＲMRw)）におけるＯＮ抵抗ＲONiを算出し、このゲート−ソース間電圧（Ｖgstyp−Ｉw×(ＲONo＋ＲMRw)）が（Ｖth＋Ｖds）以上であるようにＶgstypを設定する。すなわち下式（２７）が成立するように、ゲート−ソース間電圧Ｖgstypを設定する。そして、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。
【数１９】
2017208151.tif 000021
【０１４３】
一方、本変形例に係る空間光変調器１０Ｂは、書込みで光変調素子１Ｂの抵抗値ＲMRwが変化しないので、定電流源９５の出力電圧Ｖwが一定であり、出力選択トランジスタ４２，４４のゲート−ソース間電圧が設定したＶgstypになるゲート電圧Ｖｇkが印加されるとき、下式（２８）で表される。また、パルス電源９６の出力電圧ＶｇHとゲート基電圧電源９８の出力電圧Ｖｇ0との電位差はＮ個の分圧抵抗器８１によるものであるから、この電位差が画素列６０Ｂの全体の電位差すなわち定電流源９５の出力電圧Ｖwに一致するように、パルス電源９６の出力電圧ＶｇHは下式（２９）で表されるように設定される。
【数２０】
2017208151.tif 000022
【０１４４】
このように、画素６Ｂ内での電位差を含めて入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４が共に線形領域で動作するゲート−ソース間電圧Ｖgstypを設定することにより、Ｎ個の分圧抵抗器８１からなる分圧器を内蔵したゲート電圧生成回路８０Ｂで、すべての画素６Ｂの選択トランジスタ４に適正なゲート電圧Ｖｇkが行毎に出力される。なお、本変形例に係る空間光変調器１０Ｂの書込みは、前記したように、定電流源９５の出力電圧Ｖwが一定であるので、ゲート−ソース間電圧Ｖgstypは、式（２７）を満足するように設定するだけでよい。また、各画素６Ｂの選択トランジスタ４は電位の変動がないが、ゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、ゲート電圧生成回路８０Ｂは、第１実施形態と同様に、ツェナーダイオード８６を式（１３）で表されるツェナー電圧Ｖzに設計されることが好ましい。
【０１４５】
前記第１実施形態にて説明したように、磁気メモリ１０が低抵抗の磁気抵抗効果素子１を搭載して、書込みおよび読出しにおいて、本変形例に係る空間光変調器１０Ｂのように入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とに同じゲート電圧Ｖｇkを印加することができる。その場合は、書込みにおけるゲート電圧Ｖｇkの設定において、式（２７）〜（２９）の「ＲMRw」を磁気抵抗効果素子１の抵抗値「ＲAP」に置き換え、さらにメモリセル列６０のすべてのデータが‘０’であるときの電位の低下を考慮して、ゲート−ソース間電圧Ｖgstypを設定する。
【０１４６】
以上のように、本発明の第１実施形態およびその変形例に係る磁気メモリまたは空間光変調器によれば、一列に配列されたメモリセルのすべてに同時に、かつそれぞれに所望のデータを書込みをすることができるため、書込みが高速化され、さらに１回の書込みにおける電流を大きくする必要がないので、配線を太く形成する必要がない。また、書込みにおいて、データにかかわらず、常に一列に配列されたメモリセルのすべてに定電流を供給することにより、定電流源の電圧が、配列されたメモリセルの数に依拠して、振れ幅が抑えられる。
【０１４７】
〔第２実施形態〕
本発明の第１実施形態に係る磁気メモリは、メモリセルに４個のトランジスタを備えるために、従来の選択トランジスタ型の磁気メモリの１Ｔ１Ｒ型のメモリセル（図３６、図３７参照）の８／３倍の面積を要する。以下、メモリセルの大型化を抑制しつつ、第１実施形態と同様にメモリセルを直列に接続してなる本発明の第２実施形態に係る磁気メモリについて、図１５、図１６、および図１７を参照して説明する。第１実施形態（図１〜８参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１４８】
本発明の第２実施形態に係る磁気メモリ（不揮発性メモリ）１０Ｃは、第１実施形態（図１参照）と同様に、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図１５に示すように、記憶装置９０Ｃに搭載され、メモリセル６Ｃを２次元配列して備える。記憶装置９０Ｃの構成の詳細は後記にて説明する。
【０１４９】
〔第２実施形態：磁気メモリ〕
図１５に示すように、磁気メモリ１０Ｃのメモリセル６Ｃは、１個の磁気抵抗効果素子（不揮発性記憶素子）１と、その一方の端子に接続した第１入力選択トランジスタ（第１の入力選択トランジスタ）４１と、他方の端子に接続した第２入力選択トランジスタ（第２の入力選択トランジスタ）４３と、を備える。そして、磁気メモリ１０Ｃは、列方向（Ｘ方向）に隣り合う２つのメモリセル（メモリセルの群）６Ｃ，６Ｃの第１入力選択トランジスタ４１，４１同士、第２入力選択トランジスタ４３，４３同士をそれぞれ直列に接続し、さらにそれぞれの端に、第１出力選択トランジスタ（第１の出力選択トランジスタ）４２、第２出力選択トランジスタ（第２の出力選択トランジスタ）４４を、直列に接続して備える。これらの直列に接続された、３個の選択トランジスタ４１，４１，４２を第１回路、選択トランジスタ４３，４３，４４を第２回路と称し、第１回路と第２回路を並列に接続して環状の回路を形成する。すなわち、隣り合う２つのメモリセル６Ｃ，６Ｃの一組において、２個の磁気抵抗効果素子１がそれぞれ第１回路と第２回路を架橋するように、一方が両端子を選択トランジスタ４１−４１間および選択トランジスタ４３−４３間に、他方が選択トランジスタ４１−４２間および選択トランジスタ４３−４４間に、それぞれ接続する。本実施形態において、この第１回路と第２回路を共有する２つのメモリセル６Ｃ，６Ｃを１つの「組」と称する。そして、一組のメモリセル６Ｃ，６Ｃは、第１回路と第２回路とを並列に接続した両端の２箇所を、隣り合う組同士で列方向に接続する。この直列に接続して列方向に配列されたメモリセル６Ｃを適宜「メモリセル列」６０Ｃと称する。
【０１５０】
第１実施形態と同様、メモリセル列６０Ｃの両端にはビット線ＢＬＰ，ＢＬＮが接続され、読出しおよび書込みにおいて定電流源９４，９５に接続される。そして、磁気メモリ１０Ｃは、行方向に配列するメモリセル６Ｃ，６Ｃ，…，６Ｃについて、入力選択トランジスタ４１，４３のゲートに入力する入力ワード線ＷＬ０ｉ，ＷＬ１ｉ、偶数行の出力選択トランジスタ４２，４４のゲートに入力する出力ワード線ＷＬ１ｏ，ＷＬ０ｏを備える。したがって、磁気メモリ１０Ｃは、２行毎に６本のワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ０ｏ，ＷＬ１ｏを備える。本実施形態に係る磁気メモリ１０Ｃは、言い換えると、第１実施形態に係る磁気メモリ１０の列方向に隣り合う２つのメモリセル６，６の一方の選択トランジスタ４３，４４を他方の選択トランジスタ４１，４２と共有させた構成であり、磁気抵抗効果素子１および選択トランジスタ４１，４２，４３，４４の各構成は第１実施形態にて説明した通りである。
【０１５１】
本実施形態に係る磁気メモリ１０Ｃは、図２に示す第１実施形態に係る磁気メモリ１０から、１行おきに、基板４０の表層のゲート４ｇ2，４ｇ4およびドレイン４ｄ1，４ｄ3（ソース４ｓ2，４ｓ4）、ならびにこれに接続する配線５４を間引いた構造とすることができる（図示せず）。したがって、磁気メモリ１０Ｃは、第１実施形態に係る磁気メモリ１０と比較して、Ｘ方向に３／４の面積に縮小される。
【０１５２】
〔第２実施形態：記憶装置〕
本実施形態に係る磁気メモリ１０Ｃを搭載する記憶装置９０Ｃは、さらに磁気メモリ１０Ｃの駆動回路として、図１５に示すように、磁気メモリ１０Ｃの奇数行毎に設けられたワード線選択トランジスタ７１，７３と、偶数行毎に設けられたワード線選択トランジスタ７５，７６，７２，７４と、磁気メモリ１０Ｃの列毎に設けられたビット線選択トランジスタ７７，７８および電圧比較器９３と、書込／読出電流回路９と、行デコーダ９１Ｃと、列デコーダ９２と、ゲート電圧生成回路（ゲート電圧生成装置）８０Ｃと、を備える。ワード線選択トランジスタ７１，７３は奇数行の入力ワード線ＷＬ０ｉ，ＷＬ１ｉを、ワード線選択トランジスタ７５，７６は偶数行の入力ワード線ＷＬ０ｉ，ＷＬ１ｉを、ワード線選択トランジスタ７２，７４は出力ワード線ＷＬ１ｏ，ＷＬ０ｏを、それぞれゲート電圧生成回路８０Ｃに接続する。行デコーダ９１Ｃは、行アドレスデータを受けて、後記の磁気メモリの書込／読出方法にて説明するように、２行毎に、書込みにおいてはワード線選択トランジスタ７１〜７６のうちの３個をＯＮ状態にし、読出しにおいては３個または６個すべてをＯＮ状態にする。
【０１５３】
図１６および図１７に示すように、ゲート電圧生成回路８０Ｃは、電位の高い側（図における左）から、パルス電源９６、保護抵抗８７、組（図１６および図１７では２組）毎、すなわち２行毎に３個の分圧抵抗器８１，８２Ｃ，８２Ｃ、ダイオード８８、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、保護抵抗８７を挟んだパルス電源９６の出力と定電流源９５の正の出力との間に順に接続する、ツェナーダイオード８６およびダイオード８５を備える。分圧抵抗器８１は固定抵抗器である。一方、分圧抵抗器８２Ｃは、抵抗値がＲdiv2L，Ｒdiv2Hの２段階に切り替えられる可変抵抗器であり、後記の磁気メモリの書込／読出方法にて説明するように、抵抗値Ｒdiv2L，Ｒdiv2Hが分圧抵抗器８１の抵抗値Ｒdiv1に対して所定の比になるように設計される。そして、２行あたり２個の連続した分圧抵抗器（以下、適宜、可変抵抗器）８２Ｃ，８２Ｃは、行デコーダ９１Ｃまたは図示しない制御回路からの信号により、１個のみまたは２個共に低抵抗に切り替えられる。このような分圧抵抗器８２Ｃは、例えば、直列に接続された１個の固定抵抗器とスイッチング素子に、別の固定抵抗器を並列に接続した構成とすることができる。スイッチング素子は、第１実施形態のゲート電圧生成回路８０の抵抗切替スイッチング素子８３と同様の構成で、前記信号でＯＮ状態になる。ゲート電圧生成回路８０Ｃは、分圧器（２行毎の分圧抵抗器８１，８２Ｃ，８２Ｃ）以外は、第１実施形態のゲート電圧生成回路８０と同様の構成である。
【０１５４】
〔磁気メモリの書込／読出方法〕
本発明の第２実施形態に係る磁気メモリの書込／読出方法を、図１６および図１７を参照して説明する。図１６および図１７では、簡潔に説明するために、磁気メモリ１０Ｃにおける１列のメモリセル６Ｃ（１つのメモリセル列６０Ｃ）を示し、さらにこのメモリセル列６０Ｃに４つのメモリセル６Ｃが配列されているとし、適宜、図中左からメモリセル６Ｃ1，６Ｃ2，６Ｃ3，６Ｃ4と称する。この図１６および図１７に示すメモリセル列６０Ｃが、第１実施形態と同様に、列デコーダ９２（図１５参照）により選択されて（ビット線選択トランジスタ７７，７８：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４の正の出力がビット線ＢＬＰに接続し、負の出力と同じ電位のＧＮＤ（０Ｖ）がビット線ＢＬＮに接続している。ここでは、メモリセル６Ｃ1，６Ｃ2，６Ｃ3，６Ｃ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを書込みし、また、これらのデータを読出しするものとして説明する。
【０１５５】
（磁気メモリの書込方法）
本実施形態においては、メモリセル６Ｃ，６Ｃの組から１個ずつを選択して書込みをする。すなわち、奇数行アドレスと偶数行アドレスとに分けて書込みをする。まず、図１６（ａ）を参照して、奇数行アドレスのメモリセル６Ｃ1，６Ｃ3のデータの書込みについて説明する。行デコーダ９１Ｃが、１行目のワード線選択トランジスタ７１および２行目のワード線選択トランジスタ７４、さらにワード線選択トランジスタ７６をＯＮ状態にする。また、３行目のワード線選択トランジスタ７３および４行目のワード線選択トランジスタ７２、さらにワード線選択トランジスタ７５をＯＮ状態にする。これにより、メモリセル６Ｃ1の第１入力選択トランジスタ４１、メモリセル６Ｃ2の第２入力選択トランジスタ４３および第２出力選択トランジスタ４４がＯＮ状態である。また、メモリセル６Ｃ3の第２入力選択トランジスタ４３、メモリセル６Ｃ4の第１入力選択トランジスタ４１および第１出力選択トランジスタ４２がＯＮ状態である。この状態で、定電流源９５によりメモリセル列６０Ｃにビット線ＢＬＰ側から右方向に電流Ｉwを供給すると、電流Ｉwが、メモリセル６Ｃ1，６Ｃ2において、メモリセル６Ｃ1の第１入力選択トランジスタ４１、磁気抵抗効果素子１、メモリセル６Ｃ2の第２入力選択トランジスタ４３、第２出力選択トランジスタ４４の順に流れる。したがって、メモリセル６Ｃ1の磁気抵抗効果素子１には電流Ｉwが端子ｐ１から端子ｐ２へ供給され、一方、メモリセル６Ｃ2の磁気抵抗効果素子１には電流が流れない。また、メモリセル６Ｃ3，６Ｃ4において、電流Ｉwが、メモリセル６Ｃ3の第２入力選択トランジスタ４３、磁気抵抗効果素子１、メモリセル６Ｃ4の第１入力選択トランジスタ４１、第１出力選択トランジスタ４２の順に流れる。したがって、メモリセル６Ｃ3の磁気抵抗効果素子１には電流Ｉwが端子ｐ２から端子ｐ１へ供給され、一方、メモリセル６Ｃ3の磁気抵抗効果素子１には電流が流れない。その結果、メモリセル６Ｃ1にデータ‘０’が、メモリセル６Ｃ3にデータ‘１’が、それぞれ書込みされる。
【０１５６】
次に、図１６（ｂ）を参照して、偶数行アドレスのメモリセル６Ｃ2，６Ｃ4のデータの書込みについて説明する。行デコーダ９１Ｃが、１行目のワード線選択トランジスタ７３および２行目のワード線選択トランジスタ７２、さらにワード線選択トランジスタ７６をＯＮ状態にする。また、３行目のワード線選択トランジスタ７１および４行目のワード線選択トランジスタ７４、さらにワード線選択トランジスタ７５をＯＮ状態にする。これにより、メモリセル６Ｃ1の第２入力選択トランジスタ４３、メモリセル６Ｃ2の第２入力選択トランジスタ４３および第１出力選択トランジスタ４２がＯＮ状態である。また、メモリセル６Ｃ3の第１入力選択トランジスタ４１、メモリセル６Ｃ4の第１入力選択トランジスタ４１および第２出力選択トランジスタ４４がＯＮ状態である。この状態で、メモリセル列６０Ｃに電流Ｉwを供給すると、電流Ｉwが、メモリセル６Ｃ1，６Ｃ2において、メモリセル６Ｃ1の第２入力選択トランジスタ４３、メモリセル６Ｃ2の第２入力選択トランジスタ４３、磁気抵抗効果素子１、第１出力選択トランジスタ４２の順に流れる。したがって、メモリセル６Ｃ1の磁気抵抗効果素子１には電流が流れず、一方、メモリセル６Ｃ2の磁気抵抗効果素子１には電流Ｉwが端子ｐ２から端子ｐ１へ供給される。また、メモリセル６Ｃ3，６Ｃ4において、電流Ｉwが、メモリセル６Ｃ3の第１入力選択トランジスタ４１、メモリセル６Ｃ4の第１入力選択トランジスタ４１、磁気抵抗効果素子１、第２出力選択トランジスタ４４の順に流れる。したがって、メモリセル６Ｃ3の磁気抵抗効果素子１には電流が流れず、一方、メモリセル６Ｃ4の磁気抵抗効果素子１には電流Ｉwが端子ｐ１から端子ｐ２へ供給される。その結果、メモリセル６Ｃ2にデータ‘１’が、メモリセル６Ｃ4にデータ‘０’が、それぞれ書込みされる。
【０１５７】
したがって、メモリセル列６０Ｃに電流Ｉwを２回供給することにより、４つすべてのメモリセル６Ｃに、左から‘０’、‘１’、‘１’、‘０’のデータが書込みされる。このように、一組の隣り合う２個のメモリセル６Ｃ，６Ｃで、計６個の選択トランジスタ４を備えることにより、各組の１個の磁気抵抗効果素子１を双方向に流れる２通りの経路を形成することができる。したがって、１つのメモリセル列６０Ｃについて、メモリセル６Ｃの数Ｎ（Ｎは偶数）、および書込みをしようとする‘１’、‘０’のデータのそれぞれの数にかかわらず、奇数行アドレスと偶数行アドレスとのＮ／２個ずつに分けて、２回の電流供給によりすべてのメモリセル６Ｃに書込みすることができる。また、行デコーダ９１Ｃは、２行毎に、データ‘０’を書込みするときはワード線選択トランジスタ７１，７４を、データ‘１’を書込みするときはワード線選択トランジスタ７３，７２を、それぞれＯＮ状態にし、さらに書込みをするのが奇数行アドレスか偶数行アドレスかと、前記データとに応じて、ワード線選択トランジスタ７５またはワード線選択トランジスタ７６をＯＮ状態にする。
【０１５８】
本実施形態においても、定電流源９５の出力電圧Ｖwが、下式（１）に表されるようにメモリセル列６０Ｃの抵抗値ΣＲCELLkに依存する。選択トランジスタ４のＯＮ抵抗をそれぞれ定数として、奇数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３を「ＲON(odd)i」、偶数行アドレスの入力選択トランジスタ４１，４３を「ＲONi」、出力選択トランジスタ４２，４４を「ＲONo」と表すと、隣り合う２個のメモリセル６Ｃ，６Ｃの組の抵抗値２ＲCELLが（ＲON(odd)i＋ＲONi＋ＲONo＋ＲP/AP）であるから、メモリセル列６０Ｃの抵抗値ΣＲCELLkは下式（３０）で表される。「ＲP/AP」は、奇数行アドレスまたは偶数行アドレスの各Ｎ／２個のメモリセル６Ｃに記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。
【数２１】
2017208151.tif 000023
【０１５９】
本実施形態に係る磁気メモリの書込方法においては、第１実施形態と同様に、メモリセル６Ｃk毎に選択トランジスタ４の電位に対応したゲート電圧Ｖｇki，Ｖｇkoが設定されることが好ましい。ここで、一組のメモリセル６Ｃ，６Ｃにおいて、偶数行アドレスの入力選択トランジスタ４１，４３は、奇数行アドレスの入力選択トランジスタ４１，４３との電位差が、奇数行アドレスの書込みにおいては（Ｉw×(ＲON＋ＲP/AP)）、偶数行アドレスの書込みにおいては（Ｉw×ＲON）と、書込みをするメモリセル６Ｃの行アドレスによって多くて（Ｉw×ＲAP）の差がある。そのため、ゲート電圧生成回路８０Ｃは、分圧器の２行毎の２個の可変抵抗器（分圧抵抗器）８２Ｃ，８２Ｃについて、奇数行アドレスの書込み（図１６（ａ）参照）においては電位の高い側の可変抵抗器８２Ｃを高抵抗Ｒdiv2Hに、低い側の可変抵抗器８２Ｃを低抵抗Ｒdiv2Lにそれぞれ設定し、偶数行アドレスの書込み（図１６（ｂ）参照）においては可変抵抗器８２Ｃ，８２Ｃの各抵抗値の高低を逆にする。すなわち、選択したメモリセル６Ｃに対応する側の可変抵抗器８２Ｃを高抵抗Ｒdiv2Hに設定する。
【０１６０】
分圧抵抗器８１の抵抗値Ｒdiv1、および可変抵抗器８２Ｃの高低２段階の抵抗値Ｒdiv2H，Ｒdiv2Lは、互いの比がＲdiv1：Ｒdiv2L：Ｒdiv2H＝ＲON：ＲON：(ＲON＋ＲP/AP)により近いことが好ましい。一方で、後記の読出しにおける選択、非選択によるメモリセル６Ｃ，６Ｃの組の抵抗値２ＲCELL，２ＲCELLnsの差に対応するために、ここでは、Ｒdiv1：Ｒdiv2L：Ｒdiv2H＝ＲON：０．２５ＲON：(１．７５ＲON＋ＲAP)に設計されているものとする。
【０１６１】
このように、ゲート電圧生成回路８０Ｃの分圧器に２行毎に２個の可変抵抗器８２Ｃ，８２Ｃを設けて、それぞれの抵抗値の高低を入れ替えることにより、偶数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３に、その電位に対応したゲート電圧を印加することができる。可変抵抗器８２Ｃ，８２Ｃの抵抗値の切替えは、例えば行デコーダ９１Ｃからの信号により行われる。また、ゲート電圧生成回路８０Ｃは、２個の可変抵抗器８２Ｃ，８２Ｃに代えて、抵抗値の比が０．２５ＲON：(１．５ＲON＋ＲAP)：０．２５ＲONの３個の固定抵抗器を直列に接続して設けてもよく、ワード線選択トランジスタ７５，７６が、前記入力選択トランジスタ４１，４３のゲートに入力する入力ワード線ＷＬ０ｉ，ＷＬ１ｉを、３個の固定抵抗器の１、２個目の間か２、３個目の間かに切り替えて接続する構成とする。
【０１６２】
ゲート電圧生成回路８０Ｃの分圧器の前記構成により、例えば図１６（ａ）の１、２行目のゲート電圧Ｖｇ1i，Ｖｇ2i，Ｖｇ2oは、互いの電位差がメモリセル６Ｃ1，６Ｃ2の選択トランジスタ４１，４３，４４の電位差に一致しない。ただし、Ｒdiv1：(Ｒdiv2L＋Ｒdiv2H)＝ＲON：(ＲON＋ＲP/AP)であるので、ゲート電圧Ｖｇ1i，Ｖｇ2o間については一致させることができる。そこで、まず、メモリセル列６０Ｃのすべてのメモリセル６Ｃ，６Ｃの組の出力選択トランジスタ４２，４４において共通のゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を下式（３）の範囲に設定し、このゲート−ソース間電圧Ｖgstypにおける選択トランジスタ４のＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。このとき、奇数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３についても、ゲート−ソース間電圧Ｖgstyp、ＯＮ抵抗ＲONtypとなる。
【数２２】
2017208151.tif 000024
【０１６３】
一方、偶数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３は、ゲート−ソース間電圧が、奇数行アドレスの書込みにおいては（Ｖgstyp−Ｉw×０．７５ＲONtyp）、偶数行アドレスの書込みにおいては（Ｖgstyp＋Ｉw×０．７５ＲONi）となるので、これらのゲート−ソース間電圧も式（３）を満足するようにゲート−ソース間電圧Ｖgstypを設定する。すなわち下式（３１）が成立するように、ゲート−ソース間電圧Ｖgstypを設定する。そして、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。なお、下式（３１）の上限値「Ｖ(BR)gs−Ｉw×０．７５ＲONtyp」の「ＲONtyp」は、偶数行アドレスのメモリセル６Ｃを選択したときの、同メモリセル６Ｃの第１入力選択トランジスタ４１，４３のＯＮ抵抗ＲOniを、これよりも高いＯＮ抵抗ＲONtypに置き換えたものである。また、奇数行アドレスのメモリセル６Ｃを選択したときの、偶数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３のＯＮ抵抗ＲONiを、算出する。
【数２３】
2017208151.tif 000025
【０１６４】
そして、第１実施形態と同様に、メモリセル６Ｃ1の第１入力選択トランジスタ４１のドレイン電位Ｖｄ1iである定電流源９５の出力電圧Ｖwを、想定される範囲において最大値ＶwMAXになる場合を仮定する。そのため、偶数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３のＯＮ抵抗ＲOniが高い、奇数行アドレスのメモリセル６Ｃへの書込みで、これらＮ／２個のメモリセル６Ｃの磁気抵抗効果素子１の抵抗値が高い方のＲAPであると仮定するので、定電流源９５の最大出力電圧ＶwMAXは下式（３２）で表される。定電流源９５の最大出力電圧ＶwMAXより、パルス電源９６の出力電圧ＶｇHは、下式（３３）で表されるように設定される。
【数２４】
2017208151.tif 000026
【０１６５】
次に、第１実施形態と同様に、定電流源９５の出力電圧Ｖwが最小値ＶwMINとなる場合を仮定する。磁気メモリ１０Ｃの書込みにおいて最小出力電圧ＶwMINとなるのは、電位の低い側であり、かつ偶数行アドレスのメモリセル６Ｃの入力選択トランジスタ４１，４３のＯＮ抵抗ＲON(odd)iが低い、偶数行アドレスの書込みにおいて、Ｎ／２個のメモリセル６Ｃの磁気抵抗効果素子１がすべて抵抗値ＲPである場合であり、定電流源９５の最小出力電圧ＶwMINは下式（３４）で表される。このときのメモリセル６Ｃk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数２５】
2017208151.tif 000027
【０１６６】
そして、下式（３５）で表されるように、Ｎ／２個のメモリセル６Ｃのすべてのデータが‘０’のときのメモリセル６Ｃ1の入力選択トランジスタ４１，４３のゲート−ソース間電圧Ｖgs1i´（＝ＶgsMAX）が最大定格Ｖ(BR)gsに到達しなければよい。下式（３５）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（３６）を満足するように設定される。また、下式（３６）を満足するゲート−ソース間電圧Ｖgstypが存在するためには、磁気メモリ１０Ｃは下式（３７）を満足する必要がある。
【数２６】
2017208151.tif 000028
【０１６７】
さらに、各メモリセル６Ｃの選択トランジスタ４のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、ゲート電圧生成回路８０Ｃは、第１実施形態と同様に、ツェナーダイオード８６を下式（１３）で表されるツェナー電圧Ｖzに設計される。
【数２７】
2017208151.tif 000029
【０１６８】
このように、分圧抵抗器８１と可変抵抗器８２Ｃ，８２Ｃの計３個を２行毎に直列に接続した分圧器を内蔵し、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定したゲート電圧生成回路８０Ｃにより、第１実施形態と同様にすべてのメモリセル６Ｃの選択トランジスタ４に適正なゲート電圧Ｖｇが出力される。
【０１６９】
第１実施形態に係る磁気メモリの書込方法にて説明したように、磁気メモリ１０Ｃの書込みにおいては、Ｎ／２個の磁気抵抗効果素子１が抵抗値ＲPであると仮定してゲート−ソース間電圧Ｖgstypが設定されてもよい。また、同じく第１実施形態にて説明したように、磁気メモリ１０Ｃは、メモリセル列６０Ｃの１〜（Ｎ／２−１）個の任意のメモリセル６Ｃに書込みをすることもできる。
【０１７０】
（磁気メモリの読出方法）
図１７に示すメモリセル列６０Ｃのメモリセル６Ｃ1，６Ｃ2，６Ｃ3，６Ｃ4は、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。図１７（ａ）において、行デコーダ９１Ｃが１行目を選択すると、図１６（ａ）に示す１行目の‘０’の書込みと同様に、１行目のワード線選択トランジスタ７１および２行目のワード線選択トランジスタ７４、さらにワード線選択トランジスタ７６をＯＮ状態にする。すなわち、メモリセル６Ｃ1の第１入力選択トランジスタ４１、メモリセル６Ｃ2の第２入力選択トランジスタ４３および第２出力選択トランジスタ４４がＯＮ状態である。一方、他の３、４行目においては、ワード線選択トランジスタ７１，７３，７５，７６，７２，７４のすべてをＯＮ状態にし、これにより、メモリセル６Ｃ3，６Ｃ4の組における６個の選択トランジスタ４のすべてがＯＮ状態である。この状態で、定電流源９４から電流Ｉrを供給すると、電流Ｉrが、メモリセル６Ｃ1，６Ｃ2においてはメモリセル６Ｃ1への書込みと同様に、メモリセル６Ｃ1の第１入力選択トランジスタ４１、磁気抵抗効果素子１、メモリセル６Ｃ2の第２入力選択トランジスタ４３、第２出力選択トランジスタ４４の順に流れる。一方、メモリセル６Ｃ3，６Ｃ3においては、電流Ｉrが、選択トランジスタ４１，４１，４２（第１回路）および選択トランジスタ４３，４３，４４（第２回路）に二分されてＩr／２ずつ流れる。
【０１７１】
また、図１７（ｂ）において、行デコーダ９１Ｃが２行目を選択すると、１、２行目のワード線選択トランジスタ７１，７４はＯＮ状態のままで、２行目のワード線選択トランジスタ７６をＯＦＦ状態に、ワード線選択トランジスタ７５をＯＮ状態に切り替えられる。したがって、メモリセル６Ｃ2の第２入力選択トランジスタ４３がＯＦＦ状態に、第１入力選択トランジスタ４１がＯＮ状態になる。一方、他の３、４行目においては、図１７（ａ）に示す１行目の選択時と同じ状態である。この状態で、定電流源９４から電流Ｉrを供給すると、電流Ｉrが、メモリセル６Ｃ1，６Ｃ2においては、メモリセル６Ｃ1の第１入力選択トランジスタ４１、メモリセル６Ｃ2の第１入力選択トランジスタ４１、磁気抵抗効果素子１、第２出力選択トランジスタ４４の順に流れる。一方、メモリセル６Ｃ3，６Ｃ3においては、電流Ｉrが第１回路と第２回路に二分されて流れる。
【０１７２】
このように、磁気メモリ１０Ｃの読出しは、選択した行および同じ一組の隣の行の２つのメモリセル６Ｃ，６Ｃにおいては、書込みと同じ経路で、それ以外の非選択のメモリセル６Ｃにおいては、組毎に第１回路と第２回路に二分されて、電流Ｉrがメモリセル列６０に流れる。なお、選択したメモリセル６Ｃの磁気抵抗効果素子１に、データ‘１’の書込みと同様に逆向きに電流Ｉrを供給してもよい。
【０１７３】
磁気メモリ１０Ｃの読出しにおいては、第１実施形態と同様に、定電流源９４の出力電圧Ｖrが、下式（１４）に表されるようにメモリセル列６０Ｃの抵抗値ΣＲCELLkに依存する。前記した通り、読出しにおいて、非選択のメモリセル６Ｃk（ｋ≠ｊ）は、２個一組で、選択トランジスタ４を３個ずつ直列に接続した第１回路と第２回路とに並列に電流が流れる。したがって、これら非選択のメモリセル６Ｃk-1，６Ｃkの組において、選択トランジスタ４のＯＮ抵抗をそれぞれ定数として、奇数行アドレスのメモリセル６Ｃk-1の入力選択トランジスタ４１，４３を「ＲON(odd)i」、偶数行アドレスのメモリセル６Ｃkの入力選択トランジスタ４１，４３を「ＲONi」、出力選択トランジスタ４２，４４を「ＲONo」と表すと、抵抗値２ＲCELLnsが０．５×(ＲON(odd)i＋ＲONi＋ＲONo)である。さらに、選択したメモリセル６Ｃjとその同じ組のメモリセル６Ｃj-1において、奇数行アドレスのメモリセル６Ｃj-1の入力選択トランジスタ４１，４３を「ＲON(j-1)i」、偶数行アドレスのメモリセル６Ｃjの入力選択トランジスタ４１，４３を「ＲONji」、出力選択トランジスタ４２，４４を「ＲONjo」と表すと、メモリセル列６０Ｃの抵抗値ΣＲCELLkは下式（３８）で表される。「ＲP/AP」は、選択したメモリセル６Ｃjに記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。
【数２８】
2017208151.tif 000030
【０１７４】
したがって、磁気メモリ１０Ｃは、第１実施形態に係る磁気メモリ１０と同様に、各メモリセル６Ｃの選択トランジスタ４のＯＮ抵抗を制御して定電流Ｉrを供給されることにより、書込みと共通の配線を用いて、選択した１つのメモリセル６Ｃに記憶されたデータの読出しをすることができる。そのために、ゲート電圧生成回路８０Ｃは、組毎に、選択したメモリセル６Ｃjを含む組か、非選択のメモリセル６Ｃk-1，６Ｃkの組かで、電位の降下量を切り替えてゲート電圧Ｖｇki，Ｖｇkoを出力するように、次のように構成される。
【０１７５】
ゲート電圧生成回路８０Ｃは、書込みと同様に、分圧器の２行毎の２個の可変抵抗器（分圧抵抗器）８２Ｃ，８２Ｃについて、選択したメモリセル６Ｃに対応する側の可変抵抗器８２Ｃを高抵抗Ｒdiv2Hに設定する。すなわち、非選択のメモリセル６Ｃk-1，６Ｃkの組に対応する２行における可変抵抗器８２Ｃ，８２Ｃは、２個共に低抵抗Ｒdiv2Lに設定する。したがって、２行毎の３個の分圧抵抗器８１，８２Ｃ，８２Ｃの選択、非選択の抵抗値の比は、(Ｒdiv1＋Ｒdiv2L＋Ｒdiv2H)：(Ｒdiv1＋２Ｒdiv2L)＝(３ＲON＋ＲAP)：１．５ＲONに設定され、選択したメモリセル６Ｃjを含む組と非選択のメモリセル６Ｃk-1，６Ｃkの組との抵抗値の比に略一致する。ゲート電圧生成回路８０Ｃの分圧器のこのような構成により、２行毎のゲート電圧Ｖｇk-1i，Ｖｇki，Ｖｇkoの降下量は、メモリセル列６０Ｃにおけるメモリセル６Ｃ，６Ｃの組毎の電位の降下量に対応させることができる。
【０１７６】
ここで、非選択のメモリセル６Ｃk-1，６Ｃkの組においては、６個の選択トランジスタ４が（Ｉr×０．５ＲON）ずつ３段階で電位が降下するのに対し、ゲート電圧生成回路８０Ｃからは、１：０．２５：０．２５の比で降下させたゲート電圧Ｖｇ(k-1)i，Ｖｇki，Ｖｇkoが印加される。したがって、偶数行アドレスのメモリセル６Ｃkの出力選択トランジスタ４２，４４のゲート−ソース間電圧を基準（Ｖgstyp）にすると、メモリセル６Ｃk-1，６Ｃkのそれぞれの入力選択トランジスタ４１，４３のゲート−ソース間電圧は、（Ｖgstyp−Ｉr×０．５ＲON）、（Ｖgstyp−Ｉr×０．２５ＲON）に小さくなり、ＯＮ抵抗ＲON(odd)i，ＲONjiが高くなる（ＲON(odd)i＞ＲONi＞ＲONo＝ＲONtyp）。なお、選択したメモリセル６Ｃjを含む組については、書込みと同様である
【０１７７】
したがって、本実施形態に係る磁気メモリ１０Ｃの読出しにおいては、書込みと同様、出力選択トランジスタ４２，４４の電位を基準にゲート電圧Ｖｇkが設定される。ここでは、流れる電流の大きい、選択したメモリセル６Ｃjを含む組を基準にして、書込みにおける式（３１）の「Ｉw」を「Ｉr」に置き換えて、ゲート−ソース間電圧Ｖgstypを下式（３９）が成立するように設定し、このゲート−ソース間電圧Ｖgstypにおける出力選択トランジスタ４２，４４のＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。このとき、選択したメモリセル６Ｃjと同じ組の入力選択トランジスタのＯＮ抵抗ＲON(j-1)iも同値になる（ＲON(j-1)i＝ＲONjo＝ＲONtyp）。また、その他の入力選択トランジスタ４１，４３のＯＮ抵抗ＲONj，ＲON(odd)i，ＲONiも算出する。
【数２９】
2017208151.tif 000031
【０１７８】
第１実施形態と同様、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。また、定電流源９４の出力電圧Ｖrが最大値ＶrMAXとなるのは、奇数行アドレスのメモリセル６Ｃを選択し、かつそのデータが‘１’であるときであり、下式（４０）で表される。したがって、定電源９７の出力電圧ＶｇHは、下式（４１）で表されるように設定される。
【数３０】
2017208151.tif 000032
【０１７９】
そして、第１実施形態と同様に、定電流源９４の出力電圧Ｖrが下式（４２）で表される最小値ＶrMINになる場合に最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgstypが下式（４３）を満足するように設定される。定電流源９４が最小出力電圧ＶrMINを出力するのは、メモリセル６ＣNを選択してそのデータが‘０’であった場合である。このときのメモリセル６Ｃk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数３１】
2017208151.tif 000033
【０１８０】
本実施形態に係る磁気メモリ１０Ｃは、メモリセル列６０Ｃに配列したメモリセル６Ｃの数Ｎに対する選択トランジスタ４の数が、第１実施形態に係る磁気メモリ１０と比較して少ないので、読出しにおけるメモリセル列６０Ｃの抵抗値ΣＲCELLkが低く、より精度が高い。言い換えると、磁気抵抗効果素子１のＭＲ比や選択トランジスタ４のＯＮ抵抗ＲONが同じであるとき、磁気メモリ１０Ｃは、磁気メモリ１０と同等と読出しの精度を得るのに、Ｎを磁気メモリ１０の４／３倍に増大させることができる。一方で、磁気メモリ１０Ｃは、メモリセル列６０Ｃへの書込みに２回の電流供給が必要であるので、Ｎが同数であると省電力の点で磁気メモリ１０に劣る。しかし、メモリセル列６０Ｃのメモリセル６Ｃの数Ｎを磁気メモリ１０の４／３倍（４／３×Ｎ）に増大させることで、全メモリセル６Ｃへの書込みに要する電流供給の回数を磁気メモリ１０の１．５倍に低減して、磁気メモリ１０Ｃの記憶容量あたりの書込みにおける消費電力の増大を抑制することができる。なお、磁気メモリ１０Ｃは、メモリセル列６０Ｃに（４／３×Ｎ）個のメモリセル６Ｃを配列しても、書込みにおける１回の電流供給での負荷は、磁気メモリ１０よりも（Ｉw×Ｎ×ＲP/AP／３）小さくて済む。さらに、前記したように、磁気メモリ１０Ｃは、面積が磁気メモリ１０の３／４に縮小される。
【０１８１】
ゲート電圧生成回路８０Ｃは、可変抵抗器８２Ｃを、(ＲON＋ＲP/AP)：ＲON：０．２５ＲONの３段階の比で抵抗値が変化する構成としてもよい。書込みにおいては、(ＲON＋ＲP/AP)：ＲONで抵抗値を変化させることにより、一組のメモリセル６Ｃ，６Ｃにおける選択トランジスタ４の電位の降下に対応したゲート電圧Ｖｇki，Ｖｇkoを出力することができる。あるいは、磁気メモリ１０Ｃの書込みおよび読出しにおいて、第１実施形態にて説明したように、ゲート電圧生成回路８０Ｃの分圧器によらずに、ゲート電圧Ｖｇki，Ｖｇkoを個別にシミュレーションで算出して出力してもよい。
【０１８２】
磁気メモリ１０Ｃは、メモリセル６Ｃ，６Ｃの組のそれぞれの一方（例えば偶数行アドレス）が、磁気抵抗効果素子１を逆向きに接続していてもよい。このような構成であれば、１回の電流供給により、その電流の大きさを変えずに、データ‘０’ または‘１’をメモリセル列６０Ｃに配列したＮ個すべてのメモリセル６Ｃに書込みをすることができる。例えば、‘０’を書込みする場合は、行デコーダ９１Ｃが、２行毎に、ワード線選択トランジスタ７１，７６，７２をＯＮ状態にする。これにより、例えばメモリセル６Ｃ1，６Ｃ2の組において、メモリセル６Ｃ1の第１入力選択トランジスタ４１、磁気抵抗効果素子１、メモリセル６Ｃ2の第２入力選択トランジスタ４３、磁気抵抗効果素子１、第１出力選択トランジスタ４２、の順に電流Ｉwが流れ、メモリセル６Ｃ1，６Ｃ2のそれぞれの磁気抵抗効果素子１，１に電流Ｉwが供給される。ただし、メモリセル列６０Ｃの抵抗値ΣＲCELLkが（Ｎ×(１．５ＲON＋ＲP/AP)）に増大し、各メモリセル６Ｃの選択トランジスタ４１，４３，４２の電位が上昇するので、これに対応可能にゲート電圧生成回路８０Ｃの分圧器を構成し、パルス電源９６の出力電圧ＶｇHを設定する。
【０１８３】
（空間光変調器、変形例）
磁気メモリ１０Ｃは、第１実施形態およびその変形例と同様に、磁気抵抗効果素子１の上面に接続した配線（図２に示す配線５１の抵抗接続層５１ｂ）を透明電極材料で形成し、あるいはさらに磁気抵抗効果素子１に光変調素子１Ａ，１Ｂ（図８、図１４参照）を適用して、空間光変調器とすることができる。また、磁気抵抗効果素子１（１Ａ，１Ｂ）の抵抗値ＲP，ＲAPが低い場合、偶数行アドレスのメモリセル６Ｃkの入力選択トランジスタ４１，４３に印加するゲート電圧Ｖｇkiの出力を、奇数行アドレス、偶数行アドレスの選択によって変化させなくてもよい。この場合、前記入力選択トランジスタ４１，４３は、奇数行アドレスを選択したときの方がゲート−ソース間電圧Ｖgsが大きいときで（Ｉw×ＲAP）大きく、ＯＮ抵抗が低くなる。
【０１８４】
磁気メモリ１０Ｃは、さらに磁気抵抗効果素子１が低抵抗である場合は、メモリセル６Ｃ，６Ｃの組の６個の選択トランジスタ４に共通のゲート電圧Ｖｇを印加してもよい。このとき、メモリセル６Ｃ，６Ｃの組において、電位の高い奇数行アドレスの入力選択トランジスタ４１，４３と電位の低い偶数行アドレスの出力選択トランジスタ４２，４４とで、（Ｉw×(２ＲON＋ＲAP)）の電位差があり、ゲート−ソース間電圧Ｖgsも同様に差があるので、すべての選択トランジスタ４が好適に動作するように、ゲート−ソース間電圧Ｖgstyp等を設定する。また、第１実施形態の変形例に係る空間光変調器１０Ｂ（図１２参照）のように、第２出力選択トランジスタ４４と奇数行アドレスの第１入力選択トランジスタ４１、第１出力選択トランジスタ４２と偶数行アドレスの第２入力選択トランジスタ４３とで、ゲートを接続して、ワード線の本数を２行あたり４本に低減することもできる（図示せず）。
【０１８５】
磁気メモリ１０Ｃは、第１実施形態の変形例に係る磁気メモリ１０Ａ（図９参照）と同様に、メモリセル６Ｃの磁気抵抗効果素子１にダイオード４９を経由して読出ビット線ＲＢＬを接続した構成としてもよい。また、ダイオード４９に代えてトランジスタ（読出選択トランジスタ）を備えてもよい（図示せず）。この場合、ゲート電圧生成回路８０Ｃは、磁気メモリ１０Ｃの書込みにおける電位降下にのみ対応すればよいので、分圧抵抗器８１の抵抗値Ｒdiv1、および可変抵抗器８２Ｃの高低２段階の抵抗値Ｒdiv2H，Ｒdiv2Lの互いの比が、Ｒdiv1：Ｒdiv2L：Ｒdiv2H＝ＲON：ＲON：(ＲON＋ＲP/AP)に設計されることが好ましい。
【０１８６】
本実施形態に係る磁気メモリ１０Ｃは、２つのメモリセル６Ｃ，６Ｃを一組としているが、３つ以上を一組として接続した構成としてもよく、一組あたりのメモリセル６Ｃの数が多いほど面積を縮小することができる。ただし、書込みのための電流供給の回数が増大する。
【０１８７】
以上のように、本発明の第２実施形態およびその変形例に係る磁気メモリまたは空間光変調器によれば、一列に配列されたメモリセルの所定の数のそれぞれに、所望のデータを書込みをすることができるため、書込みが高速化され、さらに１回の書込みにおける電流を大きくする必要がないので、配線を太く形成する必要がない。また、書込みにおいて、データにかかわらず、常に一列に配列されたメモリセルの所定の数に定電流を供給することにより、定電流源の電圧が、このメモリセルの数に依拠して、振れ幅が抑えられる。
【０１８８】
〔第３実施形態〕
本発明の第２実施形態に係る磁気メモリは、従来の選択トランジスタ型の磁気メモリの１Ｔ１Ｒ型のメモリセル（図３６、図３７参照）の２倍の面積に縮小されるが、メモリセルを直列に接続したメモリセル列への書込みに、２回の電流供給が必要である。以下、メモリセルの大型化を抑制しつつ、第１実施形態と同様にメモリセル列への１回の電流供給で書込みをすることのできる、本発明の第３実施形態に係る磁気メモリについて、図１８〜２４を参照して説明する。第１実施形態および第２実施形態（図１〜１７参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１８９】
本発明の第３実施形態に係る磁気メモリ（不揮発性メモリ）１０Ｄは、第１実施形態（図１参照）と同様に磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図１８に示すように、記憶装置９０Ｄに搭載され、メモリセル６Ｄを２次元配列して備える。記憶装置９０Ｄの構成の詳細は後記にて説明する。
【０１９０】
〔第３実施形態：磁気メモリ〕
図１８に示すように、磁気メモリ１０Ｄは、行方向（図１８における縦方向）に隣り合う２つのメモリセル６Ｄ，６Ｄで一部を重複させている。詳しくは、磁気抵抗効果素子（不揮発性記憶素子）１および選択トランジスタ４１，４２，４３，４４からなるメモリセル６Ｄと、磁気抵抗効果素子１および選択トランジスタ４３，４４，４５，４６からなるメモリセル６Ｄと、が第２入力選択トランジスタ４３および第２出力選択トランジスタ４４を共有する。選択トランジスタ４３，４４，４５，４６を備えるメモリセル６Ｄにおいては、第３入力選択トランジスタ４５および第３出力選択トランジスタ４６が第２回路を構成し、すなわち第２入力選択トランジスタ４３および第２出力選択トランジスタ４４が第１回路を構成する。したがって、メモリセル６Ｄのそれぞれは、第１実施形態に係る磁気メモリ１０（図１参照）のメモリセル６と同一の等価回路である。本実施形態において、第１回路または第２回路を共有する２つのメモリセル６Ｄ，６Ｄを１つの「組」と称する。メモリセル６Ｄ，６Ｄの組は、入力端子および出力端子も共有し、列方向（図１８における横方向）に隣り合うメモリセル６Ｄ，６Ｄの組同士で接続する。この直列に接続して列方向に配列されたメモリセル６Ｄの一列を、第１実施形態と同様、適宜「メモリセル列」６０Ｄと称し、磁気メモリ１０Ｄは、行方向に隣り合って第２回路を共有する２列のメモリセル列６０Ｄ，６０Ｄが、両端に接続したビット線ＢＬＰ，ＢＬＮを共有する。
【０１９１】
一方で、メモリセル６Ｄ，６Ｄの組は、第１回路の選択トランジスタ４１，４５および選択トランジスタ４２，４６で、それぞれ異なるワード線ＷＬ０ｉ，ＷＬ２ｉ，ＷＬ１ｏ，ＷＬ２ｏにゲートが接続する。したがって、磁気メモリ１０Ｄは、１行あたり６本のワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ２ｉ，ＷＬ０ｏ，ＷＬ１ｏ，ＷＬ２ｏ（適宜まとめて、ワード線ＷＬと称する）を備える。本実施形態に係る磁気メモリ１０Ｄは、第１実施形態に係る磁気メモリ１０の行方向に隣り合う２つのメモリセル６，６の一部の回路（選択トランジスタ４３，４４）を共有させて、それぞれの固有の回路である選択トランジスタ４１，４５および選択トランジスタ４２，４６の各ゲートに入力するワード線ＷＬを独立させた構成である。磁気抵抗効果素子１および選択トランジスタ４１，４２，４３，４４，４５，４６の各構成は第１実施形態にて説明した通りである。
【０１９２】
本実施形態に係る磁気メモリ１０Ｄの構造の一例について、図１９を参照して説明する。図１９では、メモリセル６Ｄ，６Ｄの組の１つを簡略化した外観図で示し、また、選択トランジスタ４１〜４６のゲート４ｇ1，４ｇ2，４ｇ3，４ｇ4，４ｇ5，４ｇ6のそれぞれに接続する６本のワード線ＷＬを省略する。図１９に示すように、磁気メモリ１０Ｄのメモリセル６Ｄ，６Ｄの組は、選択トランジスタ４を表層に形成した基板４０Ｂ上に、配線５１，５２，５３，５４およびワード線ＷＬ（図示省略）、磁気抵抗効果素子１，１が形成されてなる。基板４０Ｂは、図２に示す第１実施形態の基板４０と同様に、選択トランジスタ４１，４２（ゲート４ｇ1，４ｇ2、ｎ+拡散層４ｄ1，４ｄ2）、選択トランジスタ４３，４４（ゲート４ｇ3，４ｇ4、ｎ+拡散層４ｄ3，４ｄ4）、および選択トランジスタ４５，４６（ゲート４ｇ5，４ｇ6、ｎ+拡散層４ｄ5，４ｄ6）をそれぞれ交互に直列に接続した、Ｘ方向に連続した３列のＭＯＳＦＥＴを表層に形成して備える。これら３列のＭＯＳＦＥＴは、磁気メモリ１０Ｄの２列（メモリセル列６０Ｄ，６０Ｄ）毎に設けられ、ｐ−ｗｅｌｌが前記２列（ＭＯＳＦＥＴの３列）毎に分離して形成される。配線５２は、メモリセル６Ｄ，６Ｄの組で共有する第２出力選択トランジスタ４４のドレイン４ｄ4（第２入力選択トランジスタ４３のソース４ｓ3）に接続部５２ｃで接続し、さらに、一方の磁気抵抗効果素子１の磁化固定層１１（下面）と他方の磁気抵抗効果素子１の磁化自由層３（上面）とに、抵抗接続層５２ａ，５２ｂでそれぞれ接続し、抵抗接続層５２ａ，５２ｂ間を層間部５２ｄで接続する。また、磁気メモリ１０Ｄにおいては、配線５４が、出力選択トランジスタ４２，４４，４６のソース同士（入力選択トランジスタ４１，４３，４５のドレイン同士）を接続するために、ドレイン４ｄ1，４ｄ3，４ｄ5に接続部５４ｃ1，５４ｃ2，５４ｃ3でそれぞれ接続し、さらにこれら接続部５４ｃ1，５４ｃ2，５４ｃ3が１つの中継層５４ａで接続される。配線５１（抵抗接続層５１ｂ、接続部５１ｃ、中継層５１ａ、層間部５１ｄ）、配線５３（抵抗接続層５３ａ、接続部５３ｃ）は、それぞれ第１実施形態に係る磁気メモリ１０（図２参照）の配線５１，５２と同様の構造である。磁気メモリ１０Ｄは、２列あたりで３列の連続したＭＯＳＦＥＴを備えるので、第１実施形態に係る磁気メモリ１０（図２参照）と比較して、Ｙ方向に３／４の面積に縮小される。
【０１９３】
〔第３実施形態：記憶装置〕
本実施形態に係る磁気メモリ１０Ｄを備える記憶装置９０Ｄは、さらに磁気メモリ１０Ｄの駆動回路として、図１８に示すように、磁気メモリ１０Ｄの行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４，７５，７６と、磁気メモリ１０Ｄの２列毎に設けられたビット線選択トランジスタ７７，７８および電圧比較器９３と、書込／読出電流回路９と、行デコーダ９１Ｄと、列デコーダ９２Ｄと、ゲート電圧生成回路（ゲート電圧生成装置）８０Ｄと、を備える。
【０１９４】
ワード線選択トランジスタ７１，７３，７５はそれぞれ入力ワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ２ｉを、ワード線選択トランジスタ７２，７４，７６はそれぞれ出力ワード線ＷＬ１ｏ，ＷＬ０ｏ，ＷＬ２ｏを、ゲート電圧生成回路８０Ｄに接続する。行デコーダ９１Ｄは、行アドレスデータを受けて、行毎に、書込みにおいてはワード線選択トランジスタ７１，７２，７３，７４，７５，７６の２個をＯＮ状態にし、読出しにおいては２個または６個すべてをＯＮ状態にする。行デコーダ９１Ｄの構成については、後記の書込方法にて説明する。列デコーダ９２Ｄは、書込みおよび読出しにおいて列アドレスデータを受けて、前記列アドレスを含む磁気メモリ１０Ｄの２列（メモリセル列６０Ｄ，６０Ｄ）の組を１以上選択し、選択した組のビット線選択トランジスタ７７，７８を共にＯＮ状態にする信号を出力する。ゲート電圧生成回路８０Ｄは、第１実施形態のゲート電圧生成回路８０（図４〜６参照）について、分圧器を、可変抵抗器である分圧抵抗器８２ＤをＮ個直列に接続した構成にしたものであり、さらに、抵抗切替回路８４が分圧抵抗器８２Ｄを低抵抗に切り替える信号を出力する。
【０１９５】
〔磁気メモリの書込／読出方法〕
本発明の第３実施形態に係る磁気メモリの書込／読出方法を、図２０〜２３を参照して説明する。図２０〜２３では、簡潔に説明するために、磁気メモリ１０Ｄにおける隣り合う２列のメモリセル６Ｄ（２つのメモリセル列６０Ｄ1，６０Ｄ2）を示し、さらにこのメモリセル列６０Ｄのそれぞれに４つのメモリセル６Ｄが配列されているとし、適宜、図中左から、上側のメモリセル列６０Ｄ1についてメモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4、下側のメモリセル列６０Ｄ2についてメモリセル６Ｄ5，６Ｄ6，６Ｄ7，６Ｄ8と称する。この図２０〜２３に示すメモリセル列６０Ｄ1，６０Ｄ2が、列デコーダ９２Ｄ（図１８参照）により選択されて（ビット線選択トランジスタ７７，７８：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４の正の出力がビット線ＢＬＰに接続し、負の出力と同じ電位のＧＮＤ（０Ｖ）がビット線ＢＬＮに接続している。ここでは、メモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを、メモリセル６Ｄ5，６Ｄ6，６Ｄ7，６Ｄ8にそれぞれ‘１’、‘１’、‘０’、‘０’のデータを書込みし、また、これらのデータを読出しするものとして説明する。
【０１９６】
（磁気メモリの書込方法）
本実施形態に係る磁気メモリの書込方法は、第１実施形態に係る書込方法（図４参照）と同様である。ただし、ビット線ＢＬＰ，ＢＬＮを共有する２つのメモリセル列６０Ｄ1，６０Ｄ2を分けて書込みをするために、行デコーダ９１Ｄは、行毎にワード線選択回路８９を内蔵し、次のように、メモリセル６Ｄ，６Ｄの組毎、すなわち行毎に２個の選択トランジスタ４をＯＮ状態にする。まず、図２０に示すメモリセル列６０Ｄ1への書込みは、第１実施形態と同様に、行デコーダ９１Ｄが、１、４行目においてワード線選択トランジスタ７１，７４をＯＮ状態にし、２、３行目においてワード線選択トランジスタ７２，７３をＯＮ状態にする。これにより、第１実施形態と同様に、メモリセル６Ｄ1，６Ｄ4は選択トランジスタ４１，４４がＯＮ状態で、メモリセル６Ｄ2，６Ｄ3は選択トランジスタ４３，４２がＯＮ状態であり、電流Ｉwを供給することにより、メモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータが書込みされる。
【０１９７】
次に、図２１を参照して、メモリセル列６０Ｄ2へのデータの書込みについて説明する。行デコーダ９１Ｄが、１、２行目においてワード線選択トランジスタ７５，７４をＯＮ状態にし、３、４行目においてワード線選択トランジスタ７３，７６をＯＮ状態にする。これにより、メモリセル６Ｄ5，６Ｄ6は選択トランジスタ４５，４４がＯＮ状態で、メモリセル６Ｄ7，６Ｄ8は選択トランジスタ４３，４６がＯＮ状態である。この状態で、電流Ｉwを供給すると、電流Ｉwが、メモリセル６Ｄ5，６Ｄ6において、第３入力選択トランジスタ４５−磁気抵抗効果素子１−第２出力選択トランジスタ４４の経路で流れ、メモリセル６Ｄ7，６Ｄ8において、第２入力選択トランジスタ４３−磁気抵抗効果素子１−第３出力選択トランジスタ４６の経路で流れる。その結果、メモリセル６Ｄ5，６Ｄ6，６Ｄ7，６Ｄ8にそれぞれ‘１’、‘１’、‘０’、‘０’のデータが書込みされる。
【０１９８】
磁気メモリ１０Ｄの各行において、６本のワード線ＷＬに接続するワード線選択トランジスタ７１，７２，７３，７４，７５，７６から２個をＯＮ状態にするために、行デコーダ９１Ｄは、一例として次のように構成される。メモリセル６Ｄ，６Ｄの組で共有される第２入力選択トランジスタ４３および第２出力選択トランジスタ４４は、いずれのメモリセル６Ｄへの書込みにおいても、一方がＯＮ状態に、他方がＯＦＦ状態にされる。そのため、これらの選択トランジスタ４３，４４に接続するワード線選択トランジスタ７３，７４は、行デコーダ９１Ｄの信号出力部９１ｄから直接にデータ‘１’か‘０’かの信号を入力される。そして、第２入力選択トランジスタ４３がＯＮ状態のとき、メモリセル列６０Ｄ1へのデータ‘１’の書込みにおいては第１出力選択トランジスタ４２が、メモリセル列６０Ｄ2へのデータ‘０’の書込みにおいては第２出力選択トランジスタ４６が、それぞれＯＮ状態にされる。一方、第２出力選択トランジスタ４４がＯＮ状態のとき、メモリセル列６０Ｄ1へのデータ‘０’の書込みにおいては第１入力選択トランジスタ４１が、メモリセル列６０Ｄ2へのデータ‘１’の書込みにおいては第３入力選択トランジスタ４５が、それぞれＯＮ状態にされる。そこで、これらの選択トランジスタ４１，４２，４５，４６に接続するワード線選択トランジスタ７１，７２，７５，７６は、ワード線選択回路８９を構成する４つの２ＡＮＤ論理回路の各出力を入力される。そして、ワード線選択回路８９は、信号出力部９１ｄから出力される、前記データ‘０’か‘１’かの信号と、列デコーダ９２Ｄまたは図示しない制御回路による、メモリセル列６０Ｄ1，６０Ｄ2のどちらか、すなわち奇数列アドレスと偶数列アドレスのどちらに書込みをするかの信号と、の２つの信号の組合せにより、ワード線選択トランジスタ７１，７２，７５，７６の１つをＯＮ状態にする。
【０１９９】
このように、２列で各列のメモリセル６Ｄ，６Ｄが選択トランジスタ４３，４４を共有する磁気メモリ１０Ｄにおいても、第１実施形態に係る磁気メモリ１０と同様に、１つのメモリセル列６０Ｄについて、１回の電流供給によりそのすべてのメモリセル６Ｄに書込みをすることができる。
【０２００】
本実施形態に係る磁気メモリ１０Ｄの書込みにおいては、電流Ｉwの経路が、隣り合うメモリセル列６０Ｄ1，６０Ｄ2の一部で共有されている以外は、第１実施形態に係る磁気メモリ１０と同様である。したがって、ＢＬＰ−ＢＬＮ間の抵抗値、すなわちメモリセル列６０Ｄ1，６０Ｄ2の各抵抗値ΣＲCELLkは、下式（２）で表される。
【数３２】
2017208151.tif 000034
【０２０１】
そして、本実施形態に係る磁気メモリの書込方法においても、メモリセル６Ｄk毎に選択トランジスタ４の電位に対応したゲート電圧Ｖｇkが設定されることが好ましく、例えば、第１実施形態に係る磁気メモリの書込方法と同様に、行毎に２段階のゲート電圧Ｖｇki，Ｖｇkoを設定することができる（式（１）〜（１３）参照）。なお、第３入力選択トランジスタ４５は入力選択トランジスタ４１，４３と、第３出力選択トランジスタ４６は出力選択トランジスタ４２，４４と、それぞれ共通のゲート電圧Ｖｇki，Ｖｇkoを印加される。ただし、ここでは、メモリセル６Ｄkの出力選択トランジスタ４２，４４，４６とその隣のメモリセル６Ｄk+1の入力選択トランジスタ４１，４３，４５とに、同じゲート電圧Ｖｇkを印加する（Ｖｇko＝Ｖｇ(k+1)i＝Ｖｇk）。そのために、記憶装置９０Ｄは、磁気メモリ１０Ｄの行（ｋ）毎に変位させたゲート電圧Ｖｇkを出力するゲート電圧生成回路８０Ｄを備え、ゲート電圧Ｖｇkを、磁気メモリ１０Ｄのｋ行目の出力ワード線ＷＬ０ｏ，ＷＬ１ｏ，ＷＬ２ｏと（ｋ＋１）行目の入力ワード線ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ２ｉとを経由して出力するように構成される。そして、本実施形態に係る磁気メモリ１０Ｄの書込みにおけるゲート電圧Ｖｇkは、例えば以下のように設定される。
【０２０２】
まず、すべてのメモリセル６Ｄkの出力選択トランジスタ４２，４４，４６について、ゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を、下式（３）で表される範囲になるように設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。さらに、入力選択トランジスタ４１，４３，４５について、ゲート−ソース間電圧（Ｖgstyp＋Ｉw×ＲONi）よりＯＮ抵抗ＲONiを算出する。このゲート−ソース間電圧（Ｖgstyp＋Ｉw×ＲONi）が最大定格Ｖ(BR)gs未満であればよい。ＲONi＜ＲONo（＝ＲONtyp）であるから近似して下式（４４）が成立するように、ゲート−ソース間電圧Ｖgstypを設定することができる。
【数３３】
2017208151.tif 000035
【０２０３】
ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。また、第１実施形態と同様に、メモリセル６Ｄ1（６Ｄ5）の第１入力選択トランジスタ４１（４５）のドレイン電位Ｖｄ1iである定電流源９５の出力電圧Ｖwを、想定される範囲において最大値ＶwMAXになる場合を仮定する。定電流源９５の最大出力電圧ＶwMAXは下式（４５）で表されるので、パルス電源９６の出力電圧ＶｇHは、下式（４６）で表されるように設定される。
【数３４】
2017208151.tif 000036
【０２０４】
次に、第１実施形態と同様に、定電流源９５の出力電圧Ｖwが最小値ＶwMINとなる、メモリセル列６０Ｄ1（６０Ｄ2）のＮ個すべてのメモリセル６Ｄがデータ‘０’である場合を仮定する。定電流源９５の最小出力電圧ＶwMINは下式（８）で表される。メモリセル６Ｄk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数３５】
2017208151.tif 000037
【０２０５】
このときのメモリセル６Ｄ1（６Ｄ5）の第１入力選択トランジスタ４１（４５）のゲート−ソース間電圧Ｖgs1i´（＝ＶgsMAX）が、下式（４７）に表されるように、最大定格Ｖ(BR)gsに到達しなければよい。下式（４７）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（４８）を満足するように設定される。また、下式（４８）を満足するゲート−ソース間電圧Ｖgstypが存在するためには、磁気メモリ１０Ｄは下式（４９）を満足する必要がある。
【数３６】
2017208151.tif 000038
【０２０６】
ゲート電圧生成回路８０Ｄは、パルス電源９６の出力電圧ＶｇHがメモリセル６Ｄ1（６Ｄ5）の第１入力選択トランジスタ４１（４５）のゲート電圧Ｖｇになるので、ツェナーダイオード８６を下式（５０）で表されるツェナー電圧Ｖzに設計される。また、磁気メモリ１０Ｄの書込みにおいて、ゲート電圧生成回路８０Ｄは、Ｎ個すべての分圧抵抗器８２Ｄを、高低のいずれでもよいが同じ抵抗値にする。
【数３７】
2017208151.tif 000039
【０２０７】
このように、本実施形態に係る磁気メモリの書込方法では、同じメモリセル列６０Ｄの隣り合うメモリセル６Ｄ，６Ｄの出力選択トランジスタ４２，４４，４６と入力選択トランジスタ４１，４３，４５が、共に線形領域で動作するように互いの間の電位差を含めてゲート−ソース間電圧Ｖgstypを設定する。これにより、行毎のゲート電圧Ｖｇkであっても、すべてのメモリセル６Ｄの選択トランジスタ４において適正なゲート−ソース間電圧Ｖgsになる。また、これらの出力選択トランジスタ４２，４４，４６と入力選択トランジスタ４１，４３，４５との電位差は、入力選択トランジスタ４１，４３，４５の１個分のドレイン−ソース間電圧Ｖds（＝Ｉw×ＲONi）であって磁気抵抗効果素子１を含まないので、共通のゲート電圧Ｖｇkを設定し易い。
【０２０８】
また、磁気メモリ１０Ｄは、１回の電流供給により、その電流の大きさを変えずに、データ‘０’ または‘１’をメモリセル列６０Ｄ，６０Ｄの２Ｎ個すべてのメモリセル６Ｄに書込みをすることができる。例えば、‘０’を書込みする場合は、行デコーダ９１Ｄが、各行のワード線選択トランジスタ７１，７６をＯＮ状態にする。これにより、メモリセル６Ｄ，６Ｄの組において、第１入力選択トランジスタ４１、磁気抵抗効果素子１、磁気抵抗効果素子１、第３出力選択トランジスタ４６の順に電流Ｉwが流れ、メモリセル６Ｄ，６Ｄのそれぞれの磁気抵抗効果素子１，１に電流Ｉwが端子ｐ１から端子ｐ２へ供給される。ただし、ビット線ＢＬＰ−ＢＬＮ間の抵抗値が（Ｎ×(ＲONi＋ＲONo＋２ＲP/AP)）に増大し、各メモリセル６Ｄの選択トランジスタ４１，４６の電位が上昇するので、これに合わせてパルス電源９６の出力電圧ＶｇHを設定する。
【０２０９】
（磁気メモリの読出方法）
まず、図２２を参照して、メモリセル列６０Ｄ1のデータの読出しについて説明する。図２２および図２３に示すメモリセル列６０Ｄ1のメモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4は、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。行デコーダ９１Ｄが、列デコーダ９２Ｄまたは図示しない制御回路から奇数列アドレス（メモリセル列６０Ｄ1）を選択する信号を受け、さらに１行目を選択すると、図２０に示すメモリセル列６０Ｄ1の１行目の‘０’の書込みと同様に、１行目のワード線選択トランジスタ７１，７４をＯＮ状態にする。一方、他の２〜４行目においては、ワード線選択トランジスタ７１，７２，７３，７４，７５，７６のすべてをＯＮ状態にする。これにより１行目のメモリセル６Ｄ1，６Ｄ5の組においては選択トランジスタ４１，４４がＯＮ状態、選択トランジスタ４２，４３，４５，４６がＯＦＦ状態になり、それ以外の３組のメモリセル６Ｄ，６Ｄは６個の選択トランジスタ４１，４２，４３，４４，４５，４６のすべてがＯＮ状態になる。この状態で、定電流源９４から電流Ｉrを供給すると、電流Ｉrが、メモリセル６Ｄ1，６Ｄ5の組においてはメモリセル６Ｄ1への書込みと同様に、メモリセル６Ｄ1の第１入力選択トランジスタ４１、磁気抵抗効果素子１、第２出力選択トランジスタ４４の順に流れる。一方、２〜４行目の３組のメモリセル６Ｄ，６Ｄにおいては、電流Ｉrが、選択トランジスタ４１，４２（第１回路）、選択トランジスタ４３，４４（第２回路）、および選択トランジスタ４５，４６（第１回路）に三分されてＩr／３ずつ流れる。したがって、第１実施形態に係る磁気メモリの読出方法と同様に、選択した１個のメモリセル６Ｄ1においてのみ、磁気抵抗効果素子１に電流Ｉrが流れ、データを読出しすることができる。そして、メモリセル６Ｄ2，６Ｄ3，６Ｄ4も同様にデータを読出しする。
【０２１０】
次に、図２３を参照して、メモリセル列６０Ｄ2のデータの読出しについて説明する。図２２および図２３に示すメモリセル列６０Ｄ2のメモリセル６Ｄ5，６Ｄ6，６Ｄ7，６Ｄ8は、それぞれ‘１’、‘１’、‘０’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲAP，ＲAP，ＲP，ＲPである。行デコーダ９１Ｄが、偶数列アドレス（メモリセル列６０Ｄ2）を選択する信号を受け、１行目を選択すると、メモリセル６Ｄ5のデータを読出しする。図２３には、メモリセル６Ｄ6のデータの読出しを示す。行デコーダ９１Ｄが２行目を選択すると、１、３、４行目においては、ワード線選択トランジスタ７１，７２，７３，７４，７５，７６のすべてをＯＮ状態にし、２行目のワード線選択トランジスタ７５，７４をＯＮ状態にする。これにより２行目のメモリセル６Ｄ2，６Ｄ6の組においては選択トランジスタ４５，４４がＯＮ状態、選択トランジスタ４１，４２，４３，４６がＯＦＦ状態になり、それ以外の３組のメモリセル６Ｄ，６Ｄは６個の選択トランジスタ４１，４２，４３，４４，４５，４６のすべてがＯＮ状態になる。この状態で、定電流源９４から電流Ｉrを供給すると、電流Ｉrが、１、３、４行目の３組のメモリセル６Ｄ，６Ｄにおいては、選択トランジスタ４１，４２、選択トランジスタ４３，４４、および選択トランジスタ４５，４６に三分されて流れ、メモリセル６Ｄ2，６Ｄ6の組においては、メモリセル６Ｄ6の第３入力選択トランジスタ４５、磁気抵抗効果素子１、第２出力選択トランジスタ４４の順に流れる。したがって、メモリセル列６０Ｄ1の読出しと同様に、選択した１個のメモリセル６Ｄ6においてのみ、磁気抵抗効果素子１に電流Ｉrが流れ、データを読出しすることができる。なお、磁気メモリ１０Ｄのデータの読出しは、メモリセル列６０Ｄ1のすべてのメモリセル６Ｄ、メモリセル列６０Ｄ2のすべてのメモリセル６Ｄ、の順でなくともよく、例えば、メモリセル６Ｄ1，６Ｄ5，６Ｄ2，６Ｄ6，・・・の順のように、同じ組のメモリセル６Ｄ，６Ｄを連続して読出ししてもよい。
【０２１１】
このように、磁気メモリ１０Ｄは、２列（メモリセル列６０Ｄ，６０Ｄ）毎に一部で電流の経路を共有しているので、その読出しは、この２列の選択した行の２つのメモリセル６Ｄ，６Ｄの組においては、書込みと同じ経路で、それ以外の非選択のメモリセル６Ｄにおいては、組毎に第１回路および共有の第２回路の計３経路に三分されて、電流Ｉrがメモリセル列６０Ｄ，６０Ｄに流れる。したがって、それぞれのＯＮ抵抗を定数として、非選択のメモリセル６Ｄkの入力選択トランジスタ４１，４３，４５がＲONi、出力選択トランジスタ４２，４４，４６がＲOnoと表され、選択したメモリセル６Ｄjの選択トランジスタ４１（４５），４４がＲONji，ＲONjoと表されると、ＢＬＰ−ＢＬＮ間の抵抗値ΣＲCELLkは下式（５１）に表される。「ＲP/AP」は、選択したメモリセル６Ｄjに記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。すなわち、磁気メモリ１０Ｄは、第１実施形態に係る磁気メモリ１０と比較して、メモリセル列６０Ｄのメモリセル６Ｄの数Ｎに対して抵抗値ΣＲCELLkが低く、読出しの精度がより高い。なお、選択したメモリセル６Ｄの磁気抵抗効果素子１に、データ‘１’の書込みと同様に逆向きに電流Ｉrを供給してもよい。
【数３８】
2017208151.tif 000040
【０２１２】
ゲート電圧生成回路８０Ｄは、磁気メモリ１０Ｄの読出しで、出力するゲート電圧Ｖｇkをメモリセル列６０Ｄにおけるメモリセル６Ｄ毎の電位の降下量に合わせるために、分圧抵抗器８２Ｄの２段階の抵抗値Ｒdiv2H，Ｒdiv2Lの比がＲdiv2H：Ｒdiv2L≒ＲCELL：ＲCELLnsに設計されることが好ましい。具体的には下式（５２）を満足するように設計されることが好ましく、ここでは、Ｒdiv2H／Ｒdiv2L＝３＋ＲAP／(ＲONtyp＋ＲONi)とする。そして、ゲート電圧生成回路８０Ｄは、非選択の行において分圧抵抗器８２Ｄを低抵抗Ｒdiv2Lにするように、抵抗切替回路８４を備える。抵抗切替回路８４は、行デコーダ９１Ｄから、ワード線選択トランジスタ７３，７４のそれぞれと共通の信号を２本共入力されたときに、分圧抵抗器８２Ｄを低抵抗Ｒdiv2Lに切り替える信号を出力し、図２０〜２３では２ＡＮＤ論理回路で表される。分圧抵抗器８２Ｄは、第２実施形態の分圧抵抗器８２Ｃと同様の構成とすることができる。
【数３９】
2017208151.tif 000041
【０２１３】
そして、書込みと同様に、ゲート電圧Ｖｇkが設定される。ここでは、流れる電流の大きい、選択したメモリセル６Ｄjを基準にして、書込みにおける式（４４）の「Ｉw」を「Ｉr」に置き換えて、すべてのメモリセル６Ｄの出力選択トランジスタ４２，４４，４６のゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を、下式（５３）で表される範囲になるように設定する。そして、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。さらに、入力選択トランジスタ４１，４３，４５について、選択したメモリセル６Ｄjにおけるゲート−ソース間電圧（Ｖgstyp＋Ｉr×ＲONji）よりＯＮ抵抗ＲONjiを算出する。また、非選択のメモリセル６Ｄkにおけるゲート−ソース間電圧（Ｖgstyp＋Ｉr×ＲONi／３）よりＯＮ抵抗ＲONiを算出する。
【数４０】
2017208151.tif 000042
【０２１４】
ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。また、選択したメモリセル６Ｄjのデータが‘１’と仮定して、このときの定電流源９４の最大出力電圧ＶrMAXは下式（５４）で表されるので、定電源９７の出力電圧ＶｇHは、下式（５５）で表されるように設定される。
【数４１】
2017208151.tif 000043
【０２１５】
そして、第１実施形態と同様に、定電流源９４の出力電圧Ｖrが下式（５６）で表される最小値ＶrMINとなる、電位の最も低いメモリセル６ＤNを選択してそのデータが‘０’であった場合において、最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgstypが下式（５７）を満足するように設定される。このときのメモリセル６Ｄk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数４２】
2017208151.tif 000044
【０２１６】
ゲート電圧生成回路８０Ｄのツェナーダイオード８６は、ツェナー電圧Ｖzが下式（５８）を満足すればよく、書込み時と同じツェナーダイオード８６（式（５０）参照）を適用してもよい。
【数４３】
2017208151.tif 000045
【０２１７】
このように、本実施形態に係る磁気メモリの読出方法では、行毎のゲート電圧Ｖｇkを出力するため、選択、非選択のメモリセル６Ｄj，６Ｄkの各抵抗値ＲCELL：ＲCELLnsの比に合わせて降下させたゲート電圧Ｖｇkを、ゲート電圧生成回路８０Ｄの簡易な構造の分圧器で出力することができる。
【０２１８】
磁気メモリ１０Ｄの読出しにおいては、非選択のメモリセル６Ｄ，６Ｄの組において、電流を選択トランジスタ４１，４２、選択トランジスタ４３，４４、および選択トランジスタ４５，４６のいずれか２つに二分して流してもよく、さらには１つのみに流してもよい。この場合も、選択、非選択のメモリセル６Ｄj，６Ｄkの各抵抗値ＲCELL，ＲCELLnsの比に合わせて、ゲート電圧生成回路８０Ｄの分圧抵抗器８２Ｄを設計する。また、磁気メモリ１０Ｄの書込みおよび読出しにおいて、第１実施形態にて説明したように、ゲート電圧生成回路８０Ｄの分圧器によらずに、各行のゲート電圧Ｖｇki，Ｖｇkoを個別にシミュレーションで算出して出力してもよい。
【０２１９】
（空間光変調器、変形例）
磁気メモリ１０Ｄは、第１実施形態およびその変形例と同様に、上面に接続した配線５１の抵抗接続層５１ｂを透明電極材料で形成し、あるいはさらに磁気抵抗効果素子１に光変調素子１Ａ，１Ｂ（図８、図１４参照）を適用して、空間光変調器とすることができる。また、磁気メモリ１０Ｄは、メモリセル６Ｄ，６Ｄの組のそれぞれの一方（例えば偶数列アドレス）において、磁気抵抗効果素子１が向きを入れ替えて接続されていてもよく、すなわち磁気抵抗効果素子１，１の磁化自由層３同士または磁化固定層１１同士が接続される（図２４参照）。
【０２２０】
本実施形態に係る磁気メモリ１０Ｄは、隣り合う２列（メモリセル列６０Ｄ，６０Ｄ）で、２つのメモリセル６Ｄ，６Ｄの組を行方向に揃えて配列しているが、列方向に選択トランジスタ４の１個分ずらして配列してもよい（図３１に示す後記第４実施形態の変形例参照）。このような磁気メモリの構造は、一例として、図１９に示す基板４０Ｂの表層に形成された選択トランジスタ４５，４６（ゲート４ｇ5，４ｇ6、ｎ+拡散層４ｄ5，４ｄ6）が、Ｘ方向にｎ+拡散層およびゲートの１つ分ずらしたものとなる。そして、配線５４を備えず、選択トランジスタ４４のドレイン４ｄ4に接続する配線５２がさらに選択トランジスタ４５のドレイン４ｄ5に接続し、選択トランジスタ４３のドレイン４ｄ3に接続する配線５３がさらに選択トランジスタ４１のドレイン４ｄ1に接続する（図示せず）。したがって、磁気メモリの面積は同じである。また、本実施形態に係る磁気メモリ１０Ｄは、２列を一組としているが、３列以上を一組とした構成としてもよく、一組あたりの列の数が多いほど面積を縮小することができる。ただし、行あたりのワード線ＷＬの本数が増大する。
【０２２１】
〔第３実施形態の変形例〕
本実施形態に係る磁気メモリは、第１実施形態の変形例に係る磁気メモリ１０Ａ（図９参照）と同様に、メモリセルの磁気抵抗効果素子１にダイオード４９を経由して読出ビット線ＲＢＬを接続した構成としてもよい。この場合、行方向に隣り合って第１回路または第２回路を共有する２つのメモリセルの磁気抵抗効果素子１，１に１個のダイオード４９を接続すればよい。以下、本発明の第３実施形態の変形例に係る磁気メモリ（不揮発性メモリ）について、図２４を参照して説明する。第１、第２実施形態およびその変形例、ならびに第３実施形態（図１〜２３参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２２２】
本発明の第３実施形態の変形例に係る磁気メモリ（不揮発性メモリ）１０Ｅは、図２４に示すように、記憶装置９０Ｅに搭載され、メモリセル６Ｅを２次元配列して備える。磁気メモリ１０Ｅは、第３実施形態に係る磁気メモリ１０Ｄ（図１８参照）に、第１実施形態の変形例に係る磁気メモリ１０Ａ（図９参照）と同様に、行毎の読出ビット線ＲＢＬを追加し、ダイオード４９を選択トランジスタ４３，４４を共有するメモリセル６Ｄ，６Ｄの組毎に１個追加した構成である。メモリセル６Ｅ，６Ｅの組において、ダイオード４９は、磁気抵抗効果素子（不揮発性記憶素子）１，１のそれぞれの端子の一方に接続するように、選択トランジスタ４３−４４間に接続される。したがって、磁気抵抗効果素子１、ダイオード４９、および選択トランジスタ４１，４２，４３，４４からなるメモリセル６Ｅと、磁気抵抗効果素子１、ダイオード４９、および選択トランジスタ４３，４４，４５，４６からなるメモリセル６Ｅと、が選択トランジスタ４３，４４およびダイオード４９を共有する。さらに磁気メモリ１０Ｅは、磁気メモリ１０Ｄに対して、偶数列アドレス（ビット線ＢＬＰ，ＢＬＮを共有する２列の図における下側）のメモリセル６Ｅの磁気抵抗効果素子１が向きを入れ替えて接続されている。したがって、磁気メモリ１０Ｅの選択トランジスタ４３，４４，４５，４６を備えるメモリセル６Ｅは、選択トランジスタ４３，４４が第２回路、選択トランジスタ４５，４６が第１回路を構成する。また、メモリセル６Ｅのそれぞれは、磁気メモリ１０Ａのメモリセル６Ａと同一の等価回路であり、ただし、ダイオード４９が磁気抵抗効果素子１の端子ｐ２に接続する。そして、磁気抵抗効果素子１、選択トランジスタ４１，４２，４３，４４，４５，４６、およびダイオード４９の各構成は第１実施形態およびその変形例にて説明した通りである。また、メモリセル６Ｅは、ダイオード４９に代えてトランジスタ（読出選択トランジスタ）を備えてもよい。なお、図２４において、選択トランジスタ４５−４６間に磁気抵抗効果素子１が端子ｐ１を接続していることを示すために、この磁気抵抗効果素子１を１８０°回転させて表す。
【０２２３】
本変形例に係る磁気メモリ１０Ｅの構造は、一例として、図１９に示す第３実施形態に係る磁気メモリ１０Ｄの基板４０Ｂ上に、ダイオード４９、磁気抵抗効果素子１、配線５１，５２，５３，５４、ワード線ＷＬ、および読出ビット線ＲＢＬを形成してなる。磁気メモリ１０Ｅにおいては、配線５１，５３が、基板４０Ｂの表層に形成された選択トランジスタ４２，４６のドレイン４ｄ2，４ｄ6のそれぞれに接続部５１ｃ，５３ｃで接続し、それぞれの抵抗接続層５１ａ，５３ａ上に、磁気抵抗効果素子１，１が、磁化自由層３を下にして設けられる。そして、配線５２が、磁気抵抗効果素子１，１の両方の上面に抵抗接続層５２ｂで接続し、層間部５２ｄおよび中継層５２ａを経由して接続部５２ｃで選択トランジスタ４４のドレイン４ｄ4に接続する。さらに、配線５２の抵抗接続層５２ｂ上に、第１実施形態の変形例に係る磁気メモリ１０Ａと同様に、ダイオード４９および読出ビット線ＲＢＬが形成される。
【０２２４】
（記憶装置）
磁気メモリ１０Ｅを搭載する記憶装置９０Ｅは、さらに磁気メモリ１０Ｅの駆動回路として、図２４に示すように、磁気メモリ１０Ｅの行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４，７５，７６、ならびに読出ビット線選択トランジスタ７９および電圧比較器９３と、磁気メモリ１０Ｅの２列毎に設けられたビット線選択トランジスタ７７，７８と、書込／読出電流回路９Ａと、行デコーダ９１Ｅと、列デコーダ９２Ｅと、ゲート電圧生成回路（ゲート電圧生成装置）８０Ａと、を備える。このように、記憶装置９０Ｅは、記憶装置９０Ｄ（図１８参照）に対して、磁気メモリ１０Ａを搭載する記憶装置９０Ａ（図９参照）と同様に、磁気メモリ１０Ｅの行毎に設けられた読出ビット線ＲＢＬを選択的に定電流源９４に接続する読出ビット線選択トランジスタ７９を備え、さらに、電圧比較器９３をビット線ＢＬＰに代えて読出ビット線ＲＢＬに接続して行毎に備える。また、ビット線ＢＬＰには、書込／読出電流回路９Ａの定電流源９５のみが選択的に接続する。行デコーダ９１Ｅは、行毎に、ワード線選択トランジスタ７１，７２，７５，７６を選択するワード線選択回路８９（図２０〜２３参照）を内蔵する。ゲート電圧生成回路８０Ａの構成は、第１実施形態の変形例にて説明した通りである（図１０、図１１参照）。あるいは、ゲート電圧生成回路８０Ａの分圧抵抗器８１を削除して、ゲート電圧生成回路８０Ｄの分圧抵抗器８２Ｄを固定抵抗器８２に置き換えた構成としてもよい。
【０２２５】
（磁気メモリの書込方法）
本変形例に係る磁気メモリ１０Ｅは、第３実施形態に係る書込方法（図２０、図２１参照）により書込みをすることができる。このとき、第１実施形態の変形例に係る磁気メモリ１０Ａの書込みと同様に、行デコーダ９１Ｅが、すべての読出ビット線選択トランジスタ７９をＯＦＦ状態にして、読出ビット線ＲＢＬをｏｐｅｎ（開放）状態にする。あるいは、読出ビット線ＲＢＬをＧＮＤ（定電流源９５の負の電位）等の電位の低い側に接地して、すべてのメモリセル６Ｅのダイオード４９に電流が流れないようにしてもよい。
【０２２６】
（磁気メモリの読出方法）
本変形例に係る磁気メモリ１０Ｅは、第１実施形態の変形例に係る磁気メモリの読出方法（図１０、図１１参照）により読出しをすることができる。本変形例においては、行デコーダ９１Ｅが、選択した行において、奇数列アドレスを選択しているときはワード線選択トランジスタ７２を、偶数列アドレスを選択しているときはワード線選択トランジスタ４６を、それぞれ読出ビット線選択トランジスタ７９と共に選択してＯＮ状態にする。
【０２２７】
以上のように、本発明の第３実施形態およびその変形例に係る磁気メモリまたは空間光変調器によれば、第１実施形態と同様に、一列に配列されたメモリセルのすべてに同時に、かつそれぞれに所望のデータを書込みをすることができる。
【０２２８】
〔第４実施形態〕
磁気メモリにおいては、読出しの精度を高くするためには、メモリセルの磁気抵抗効果素子として高抵抗かつＭＲ比の高いＴＭＲ素子が好適である。一方で、本発明の第１〜第３実施形態に係る磁気メモリにおいては、高抵抗の磁気抵抗効果素子を適用すると、書込みにおいて負荷が大きく、さらにＭＲ比が高いと、選択トランジスタの電位の変動が大きく、一定のゲート電圧で好適に動作させることが困難になる。そこで、ＴＭＲ素子と低抵抗の磁壁移動素子との両方を備える磁気抵抗効果素子を適用することで、書込み時の負荷を低減しつつ精度よく読出しをすることのできる磁気メモリが得られる。以下、本発明の第４実施形態に係る磁気メモリについて、図２５〜３０を参照して説明する。第１、第２、第３実施形態（図１〜２４参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２２９】
本発明の第４実施形態に係る磁気メモリ（不揮発性メモリ）１０Ｆは、第１実施形態（図１参照）と同様に磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図２５に示すように、記憶装置９０Ｆに搭載され、メモリセル６Ｆを２次元配列して備える。記憶装置９０Ｆの構成の詳細は後記にて説明する。
【０２３０】
図２５に示すように、磁気メモリ１０Ｆは、第１実施形態の変形例に係る磁気メモリ１０Ａ（図９参照）と同様に、メモリセル６Ｆが１個の磁気抵抗効果素子１Ｃ、４個の選択トランジスタ４１，４２，４３，４４、および１個のダイオード４９からなり、行毎に、メモリセル６Ｆのダイオード４９に接続する読出ビット線ＲＢＬを備える。そして、磁気メモリ１０Ｆは、第１実施形態等と同様に、列方向に隣り合うメモリセル６Ｆ同士で直列に接続し、この列方向に配列されたメモリセル６Ｆ（メモリセル列６０Ｆ）の両端にビット線ＢＬＰ，ＢＬＮが接続されている。また、磁気メモリ１０Ｆは、第１実施形態の変形例に係る空間光変調器１０Ｂ（図１２参照）と同様に、メモリセル６Ｆの第１入力選択トランジスタ４１と第２出力選択トランジスタ４４の各ゲートが共にワード線ＷＬ０に、第２入力選択トランジスタ４３と第１出力選択トランジスタ４２の各ゲートが共にワード線ＷＬ１に、それぞれ接続する。したがって、磁気メモリ１０Ｆは、行毎に２本のワード線ＷＬ０，ＷＬ１を備える。
【０２３１】
ここで、図２５に示すように、磁気抵抗効果素子１Ｃは、３本に枝分かれするように接続された抵抗器ＭＲw1，ＭＲw2，ＭＲrからなり、それぞれの末端に端子ｐ１，ｐ２，ｐ３（図２６、図２７参照）を有し、これら３つの端子のうち、直列に接続した抵抗器ＭＲw1と抵抗器ＭＲw2（以下、合わせて抵抗器ＭＲw）の両端の端子ｐ１，ｐ２（図２６参照）で第１回路（選択トランジスタ４１−４２間）と第２回路（選択トランジスタ４３−４４間）に接続される。すなわち、磁気抵抗効果素子１Ｃの抵抗器ＭＲwの部分が、第１実施形態の変形例におけるメモリセル６Ａ，６Ｂの磁気抵抗効果素子１に相当する。一方、メモリセル６Ｆにおいて、磁気抵抗効果素子１Ｃは、抵抗器ＭＲrの側の端子ｐ３に直列にダイオード４９を接続されている。以下に、メモリセル６Ｆに設けられる磁気抵抗効果素子１Ｃの構造について説明する。
【０２３２】
（磁気抵抗効果素子）
図２６に示すように、磁気抵抗効果素子１Ｃは、第１実施形態の変形例に係る空間光変調器の光変調素子１Ｂ（図１４参照）に、磁化固定層１３および障壁層２３を追加し、これらに光変調素子１Ｂの磁性細線３Ａが積層された３層構造を有する。詳しくは、磁化固定層１１，１２間に磁性細線３Ａの細線方向に離間して磁化固定層１３を設け、その上に障壁層２３を挟んで、磁性細線３Ａにおける磁化反転領域３SW（下側に磁化固定層１１，１２が設けられていない細線方向中央部、図１４参照）が積層される。磁気抵抗効果素子１Ｃは、磁化反転領域３SWを磁化自由層として、磁化固定層１３および障壁層２３を積層したＴＭＲ素子構造を備えるものであり、このＴＭＲ素子構造部分が図２５の抵抗器ＭＲrに該当する。すなわち、抵抗器ＭＲrは可変抵抗器である（以下、可変抵抗器ＭＲr）。一方、磁性細線３Ａおよび磁化固定層１１，１２からなる部分が抵抗器ＭＲwに該当し、さらに、磁化固定層１１と磁性細線３Ａの部分が抵抗器ＭＲw1に、磁化固定層１２と磁性細線３Ａの部分が抵抗器ＭＲw2に、それぞれ該当するものとする。
【０２３３】
磁気抵抗効果素子１Ｃにおいて、抵抗器ＭＲw、すなわち光変調素子１Ｂと共通する部分は、磁気メモリ１０Ｆの書込み時に電流Ｉwを供給されて磁化反転領域３SWを磁化反転させる。すなわち磁気抵抗効果素子１Ｃは、磁気抵抗効果素子１や光変調素子１Ａ，１Ｂと同様に、磁化固定層１１，１２に一対の端子ｐ１，ｐ２を有して、この端子ｐ１，ｐ２から向きを変えて電流を供給されることにより一部の磁化方向が反転する（図１４参照）。したがって、磁気抵抗効果素子１Ｃは、光変調素子１Ｂと同様、磁化反転領域３SWが磁化反転しても、端子ｐ１−ｐ２間の抵抗値（抵抗器ＭＲwの抵抗値ＲMRw）が実質的に変化しない。一方で、磁気抵抗効果素子１Ｃは、磁化反転領域３SWを磁化自由層として、ＴＭＲ素子である可変抵抗器ＭＲrを備えるので、可変抵抗器ＭＲrに接続した端子ｐ３と端子ｐ１，ｐ２の少なくとも一方との間の抵抗値、すなわち可変抵抗器ＭＲrと抵抗器ＭＲw1，ＭＲw2の抵抗値の和は、磁化反転領域３SWの磁化反転により変化する。このように、磁気抵抗効果素子１Ｃは、低抵抗でかつ比較的低い電流密度で磁化反転させ易い磁壁移動素子により書込みをし、ＭＲ比が高く小さな電流でも高精度で抵抗値を検知し易いＴＭＲ素子により読出しをすることができる。
【０２３４】
磁化固定層１１，１２および磁性細線３Ａは、光変調素子１Ｂにおける磁化固定層１１，１２、磁性細線３Ａと同様の構成とすることができる。一方、磁化固定層１３および障壁層２３は、それぞれＴＭＲ素子の磁化固定層および障壁層として公知の構造とすることができる。ただし、磁気抵抗効果素子１Ｃにおいて、可変抵抗器ＭＲrはスピン注入磁化反転させる必要がないので、端子ｐ１，ｐ２−ｐ３間で定電流Ｉrを供給して抵抗値の変化（磁化方向が平行：ＲP、磁化方向が反平行：ＲAP）を検知することのできる構成であればよい。なお、定電流Ｉrは、磁性細線３Ａにおいて磁壁が移動しない程度の電流密度とする。特に、障壁層２３は、ＴＭＲ素子の障壁層として特に高いＭＲ比が得られるＭｇＯが好ましい。また、障壁層２３および磁化固定層１３は、定電流Ｉrに対応した構造であればよいが、例えば書込み時に誤って電流Ｉwが流れても破壊されない程度の抵抗であることがより好ましい。また、磁化固定層１３が磁化固定層１１，１２と短絡せず、障壁層２３が磁化固定層１３と磁性細線３Ａの間に積層されていれば、平面視形状は特に限定されない。また、磁化固定層１３は、磁化方向を所定の一方向に固定され、図２６においては磁化固定層１２と同じ上向きを示す。
【０２３５】
あるいは、図２７に示すように、障壁層２３および磁化固定層１３が、磁性細線３Ａの上側に積層されてもよい。このような構造の磁気抵抗効果素子１Ｃ´は、磁化固定層１３が、磁性細線３Ａ上において磁化反転領域３SW内に限定して設けられていればよく、また、端子ｐ３が端子ｐ１，ｐ２と反対側の上側に設けられるので、メモリセル６Ｆの平面視サイズを小さく形成し易い。
【０２３６】
選択トランジスタ４１，４２，４３，４４（適宜まとめて、選択トランジスタ４と称する）、およびダイオード４９の各構成は、第１実施形態およびその変形例にて説明した通りである。特に、選択トランジスタ４は、第１実施形態の変形例に係る空間光変調器１０Ｂと同様に、磁気メモリ１０Ｆの書込みにおいては磁気抵抗効果素子１Ｃの磁化反転による電位の変動がないので、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsをそれほど大きく設計されなくてよい。
【０２３７】
本実施形態に係る磁気メモリ１０Ｆの構造は、一例として、図１３に示す第１実施形態の変形例に係る空間光変調器１０Ｂについて、光変調素子１Ｂを磁気抵抗効果素子１Ｃに置き換え、ダイオード４９および読出ビット線ＲＢＬが追加されたものである。ダイオード４９は、第１実施形態の変形例に係る磁気メモリ１０Ａと同様、選択トランジスタ４と共に基板４０Ａの表層に形成される。そして、ダイオード４９のカソードに磁気抵抗効果素子１Ｃの磁化固定層１３に接続する電極（端子ｐ３）が、アノードに読出ビット線ＲＢＬが接続される。あるいは、磁気メモリ１０Ｆは、磁気抵抗効果素子１Ｃ´を備える場合は、磁気抵抗効果素子１Ｃ´における上側の磁化固定層１３の上面に接続する電極（端子ｐ３）を形成され、その上に低温ｐｏｌｙ−Ｓｉ膜等でダイオード４９が形成され、さらにその上に読出ビット線ＲＢＬを形成される。
【０２３８】
（磁気メモリの製造方法および初期設定）
このような構造の磁気メモリ１０Ｆは、第１実施形態の変形例に係る空間光変調器１０Ｂと同様の製造方法で製造することができ、さらにダイオード４９および読出ビット線ＲＢＬを、第１実施形態の変形例に係る磁気メモリ１０Ａと同様に形成すればよい。また、磁気メモリ１０Ｆは、初期設定にて、第１実施形態およびその変形例に係る空間光変調器１０´，１０Ｂと同様、２段階の磁界印加により、すべてのメモリセル６Ｆの磁気抵抗効果素子１Ｃ（１Ｃ´）の磁化固定層１１，１２，１３の磁化方向をそれぞれ所定の向きに揃える。
【０２３９】
（記憶装置）
磁気メモリ１０Ｆを搭載する記憶装置９０Ｆは、さらに磁気メモリ１０Ｆの駆動回路として、図２５に示すように、磁気メモリ１０Ｆの行毎に設けられたワード線選択トランジスタ７１，７２、読出ビット線選択トランジスタ７９、および電圧比較器９３と、磁気メモリ１０Ｆの列毎に設けられたビット線選択トランジスタ７７，７８と、書込／読出電流回路９Ａと、行デコーダ９１Ｆと、列デコーダ９２Ａと、ゲート電圧生成回路（ゲート電圧生成装置）８０Ｂと、を備える。記憶装置９０Ｆは、磁気メモリ１０Ｆが行毎に２本のワード線ＷＬ０，ＷＬ１を備えるので、第１実施形態の変形例に係る磁気メモリ１０Ａを搭載する記憶装置９０Ａ（図９参照）から、ワード線選択トランジスタ７３，７４を削除した構成となり、さらに、第１実施形態の変形例に係る空間光変調器１０Ｂと同じゲート電圧生成回路８０Ｂを備える。
【０２４０】
〔磁気メモリの書込／読出方法〕
本発明の第４実施形態に係る磁気メモリの書込／読出方法を、図２８〜３０を参照して説明する。図２８〜３０では、簡潔に説明するために、磁気メモリ１０Ｆにおける１列のメモリセル６Ｆ（１つのメモリセル列６０Ｆ）を示し、さらにこのメモリセル列６０Ｆに４つのメモリセル６Ｆが配列されているとし、適宜、図中左からメモリセル６Ｆ1，６Ｆ2，６Ｆ3，６Ｆ4と称する。この図２８〜３０に示すメモリセル列６０Ｆが、第１実施形態と同様に、列デコーダ９２Ａ（図２５参照）により選択される。ここでは、メモリセル６Ｆ1，６Ｆ2，６Ｆ3，６Ｆ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを書込みし、また、これらのデータを読出しするものとして説明する。
【０２４１】
（磁気メモリの書込方法）
本実施形態に係る磁気メモリ１０Ｆは、第１実施形態の変形例に係る空間光変調器１０Ｂ（図１２参照）への書込みと同様に書込みをすることができる。すなわち、列デコーダ９２Ａが、図２８に示すように、選択したメモリセル列６０Ｆのビット線ＢＬＰ，ＢＬＮをビット線選択トランジスタ７７，７８で、書込／読出電流回路９Ａに内蔵された定電流源９５の正と負（ＧＮＤ）の出力に接続する。また、第１実施形態の変形例に係る磁気メモリ１０Ａへの書込みと同様に、行デコーダ９１Ｆが、すべての読出ビット線選択トランジスタ７９をＯＦＦ状態にして、読出ビット線ＲＢＬをｏｐｅｎ（開放）状態にする。
【０２４２】
行デコーダ９１Ｆが、１、４行目において、ワード線ＷＬ０に接続するワード線選択トランジスタ７１をＯＮ状態にし、２、３行目において、ワード線ＷＬ１に接続するワード線選択トランジスタ７２をＯＮ状態にする。これにより、メモリセル６Ｆ1，６Ｆ4は選択トランジスタ４１，４４がＯＮ状態、メモリセル６Ｆ2，６Ｆ3は選択トランジスタ４２，４３がＯＮ状態である。この状態で、定電流源９５によりメモリセル列６０Ｆに電流Ｉwを供給すると、電流Ｉwが、メモリセル６Ｆ1，６Ｆ4において、ＯＮ状態の選択トランジスタ４１，４４に流れ、その際、選択トランジスタ４１，４４間に接続された磁気抵抗効果素子１Ｃの抵抗器ＭＲw1，ＭＲw2（抵抗器ＭＲw）を経由する。これにより、電流Ｉwが、磁気抵抗効果素子１Ｃの抵抗器ＭＲwに、端子ｐ１から端子ｐ２へ流れて供給され、磁性細線３Ａの磁化反転領域３SWにおける磁化方向が磁化固定層１３と平行な上向きになる（図１４（ｄ）、図２６（ａ）参照）。その結果、メモリセル６Ｆ1，６Ｆ4にデータ‘０’が書込みされる。
【０２４３】
一方、メモリセル６Ｆ2，６Ｆ3においては、電流Ｉwが、ＯＮ状態の選択トランジスタ４３，４２に流れ、その際、選択トランジスタ４３，４２間に接続された磁気抵抗効果素子１Ｃの抵抗器ＭＲw2，ＭＲw1（抵抗器ＭＲw）を経由する。これにより、電流Ｉwが、磁気抵抗効果素子１Ｃの抵抗器ＭＲwに、端子ｐ２から端子ｐ１へ流れて供給され、磁性細線３Ａの磁化反転領域３SWにおける磁化方向が磁化固定層１３と反平行な下向きになる（図１４（ｃ）、図２６（ｂ）参照）。その結果、メモリセル６Ｆ2，６Ｆ3にデータ‘１’が書込みされる。すなわち、磁気メモリ１０Ｆは、メモリセル６に磁気抵抗効果素子１を備えた第１実施形態に係る磁気メモリ１０と同様に、メモリセル列６０Ｆへの電流Ｉwの１回の供給により、配列されたすべてのメモリセル６Ｆのそれぞれに所望のデータを書込みすることができる。
【０２４４】
磁気メモリ１０Ｆにおいて、書込み時には、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrには電流が流れない。これは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが、ダイオード４９に接続されているために、同じ行の他の列（メモリセル列６０Ｆ）のメモリセル６Ｆとはダイオード４９のアノード同士で読出ビット線ＲＢＬに接続していることによる。さらに、すべての読出ビット線ＲＢＬをＧＮＤ（定電流源９５の負の電位）等の電位の低い側に接地して、すべてのメモリセル６Ｆのダイオード４９に電流が流れないようにしてもよい。この場合は、特にメモリセル列６０Ｆにおける電位の高いメモリセル６Ｆ1で、ダイオード４９のカソード電位が降伏電圧に到達することのないようにする。
【０２４５】
本実施形態に係る磁気メモリ１０Ｆは、書込みにおける電流Ｉwの経路が、第１実施形態の変形例に係る空間光変調器１０Ｂの光変調素子１Ｂを磁気抵抗効果素子１Ｃの抵抗器ＭＲwに置き換えられたものである。また、磁気メモリ１０Ｆは、空間光変調器１０Ｂと同様に、各メモリセル６Ｆ毎に、第１入力選択トランジスタ４１と第２出力選択トランジスタ４４、または第２入力選択トランジスタ４３と第１出力選択トランジスタ４２で、同一のゲート電圧Ｖｇkが印加される。したがって、磁気メモリ１０Ｆは、第１実施形態の変形例と同じゲート電圧生成回路８０Ａから行毎に降下させたゲート電圧Ｖｇkを出力され、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0も同様に設定される（式（４）、（２７）〜（２９）参照）。なお、式中の「ＲMRw」は、本実施形態においては磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値を表す。
【０２４６】
（磁気メモリの読出方法）
本実施形態に係る磁気メモリ１０Ｆは、第１実施形態の変形例に係る磁気メモリの読出方法（図１０、図１１参照）により読出しをすることができる。すなわち、列デコーダ９２Ａが、図２９および図３０に示すように、ビット線ＢＬＰはｏｐｅｎ状態（メモリセル列選択トランジスタ７７：ＯＦＦ）で、選択したメモリセル列６０Ｆのビット線ＢＬＮをビット線選択トランジスタ７８で、定電流源９４の負（ＧＮＤ）の出力に接続する。
【０２４７】
図２９において、行デコーダ９１Ｆが１行目を選択すると、この選択された行においては読出ビット線選択トランジスタ７９をＯＮ状態にし、さらにすべての行において、ワード線選択トランジスタ７１，７２を共にＯＮ状態にする。この状態で、磁性細線３Ａにおいて磁壁が移動しない大きさの定電流Ｉrを定電流源９４から供給すると、電流Ｉrが、メモリセル６Ｆ1において、定電流源９４に接続した１行目の読出ビット線ＲＢＬから、ダイオード４９を経由して磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに流れ、さらに定電流源９４の負の側へ、すなわち右隣のメモリセル６Ｆ2へ流れるために、抵抗器ＭＲw1，ＭＲw2へに分岐し、さらにそれぞれが出力選択トランジスタ４２，４４を経由して合流する。そして、メモリセル６Ｆ2、さらにメモリセル６Ｆ3，６Ｆ4においては、第１実施形態およびその変形例と同様に、第１回路（選択トランジスタ４１，４２）と第２回路（選択トランジスタ４３，４４）に二分されてＩr／２ずつ流れる。
【０２４８】
また、図３０において、行デコーダ９１Ｆが２行目を選択すると、選択された行においては、前記（図２９参照）と同様に、読出ビット線選択トランジスタ７９をＯＮ状態にする。さらにこの選択された２行目、およびこの行よりも定電流源９４の負の側に接続された３，４行目においては、ワード線選択トランジスタ７１，７２をＯＮ状態にするが、反対側の１行目においては、ワード線選択トランジスタ７１，７２をＯＦＦ状態にする。この状態で、定電流源９４から電流Ｉrを供給すると、電流Ｉrが、メモリセル６Ｆ2において、定電流源９４に接続した２行目の読出ビット線ＲＢＬから、ダイオード４９を経由して磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに流れ、抵抗器ＭＲw1，ＭＲw2へに分岐し、さらにそれぞれが出力選択トランジスタ４２，４４を経由して合流して、メモリセル６Ｆ3へ流れる。そして、メモリセル６Ｆ3、さらにメモリセル６Ｆ4においては、前記と同様に、電流Ｉrが第１回路と第２回路に二分されて流れる。
【０２４９】
このように、本実施形態に係る磁気メモリ１０Ｆの読出しにおいて、行デコーダ９１Ｆは、選択された行の読出ビット線選択トランジスタ７９、ならびに選択された行およびこの行に対して定電流源９４の負の側に接続された非選択の行のワード線選択トランジスタ７１，７２をＯＮ状態にし、それ以外の非選択の行のワード線選択トランジスタ７１，７２を共にＯＦＦ状態にする。そして、電流Ｉrは、メモリセル列６０Ｆにおいて、選択したメモリセル６Ｆから、その定電流源９４の負の出力を接続される側に配列された非選択のメモリセル６Ｆに流れ、定電流源９４を接続されていない側（ｏｐｅｎ状態にした側）に配列された非選択のメモリセル６Ｆには流れない。さらに、読出しにおいて選択したメモリセル６Ｆのみに、その磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに電流Ｉrが流れる。
【０２５０】
したがって、定電流源９４の正負の出力間、すなわちビット線ＢＬＮと選択したｊ行目（１≦ｊ≦Ｎ）の読出ビット線ＲＢＬとの間（ＲＢＬ−ＢＬＮ間）の抵抗値Ｒreadjは、入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４のＯＮ抵抗ＲOni，ＲOnoを定数として、下式（５９）で表される。「ＲP/AP」は、選択したメモリセル６Ｆjに記憶されているデータによって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指す。また、磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値を「ＲMRw」と表し、抵抗器ＭＲw1，ＭＲw2はそれぞれ抵抗値が（０．５ＲMRw）とする。ダイオード４９の抵抗値を「ＲDI」と表す。下式（５９）に表されるように、ＲＢＬ−ＢＬＮ間の抵抗値Ｒreadjは、第１実施形態の変形例に係る磁気メモリ１０Ａの読出しと同様に、選択したｊ行目のメモリセル６Ｆjの抵抗値ＲCELLrslに（Ｎ−ｊ）個の非選択のメモリセル６Ｆk（ｊ＋１≦ｋ≦Ｎ）の抵抗値ＲCELLnsが加算されるので、選択したメモリセル６Ｆjに記憶されたデータだけでなく、その行アドレス（ｊ）によっても変化する。そのため、記憶装置９０Ｆは、ｋ行目の読出ビット線ＲＢＬに接続された電圧比較器９３の参照電位Ｖrefkを、下式（２２）に表されるように左から１行毎に（Ｉr×ＲCELLns）降下させた値に設定する。あるいは、記憶装置９０Ｆは、１つの電圧比較器９３を定電流源９４の正の出力に接続して備え、定電流源９４と共に選択した行の読出ビット線ＲＢＬとの接続に切り替えながら、選択した行（ｊ）に対応した参照電位Ｖrefjに変位させてもよい。
【数４４】
2017208151.tif 000046
【０２５１】
本実施形態に係る磁気メモリ１０Ｆの読出しにおいては、書込みや第１実施形態に係る磁気メモリ１０の読出しと同様に、ゲート電圧Ｖｇが設定されてゲート電圧生成回路８０Ｂから出力される。具体的には、電流の流れるメモリセル６Ｆの出力選択トランジスタ４２，４４について、その電位を基準にゲート−ソース間電圧Ｖgstypを設定し、ＯＮ抵抗ＲONo（＝ＲONtyp）を算出する。さらに、入力選択トランジスタ４１，４３について、ゲート−ソース間電圧（Ｖgstyp−Ｉr／２×ＲONtyp）におけるＯＮ抵抗ＲONiを算出し、下式（１６）が成立するように、ゲート−ソース間電圧Ｖgstypを設定する。そして、このゲート−ソース間電圧Ｖgstypに基づき、ゲート基電圧電源９８および定電源９７の出力電圧Ｖｇ0，ＶｇHを下式（４）、下式（２６）で表されるように設定する。
【数４５】
2017208151.tif 000047
【０２５２】
（空間光変調器）
本実施形態に係る磁気メモリ１０Ｆは、メモリセル６Ｆに磁気抵抗効果素子１Ｃを備え、ダイオード４９および読出ビット線ＲＢＬを磁気抵抗効果素子１Ｃの下方に設けて、第１実施形態に係る空間光変調器１０´と同様に、空間光変調器とすることができ、さらに画素の書込みエラーの検出をすることができる。
【０２５３】
（変形例）
本実施形態に係る磁気メモリ１０Ｆは、第１実施形態の変形例に係る磁気メモリ１０Ａの磁気抵抗効果素子１を磁気抵抗効果素子１Ｃ（１Ｃ´）に置き換え、ダイオード４９のカソードを磁気抵抗効果素子１Ｃの端子ｐ３に接続した構成である。したがって、前記変形例にて説明したように、メモリセル６Ｆがダイオード４９に代えてトランジスタ（読出選択トランジスタ）を備えてもよい。また、第２実施形態に係る磁気メモリ１０Ｃ（図１５参照）の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲwに置き換えた構成として、列方向に隣り合う２つのメモリセル６Ｆ，６Ｆの一方の選択トランジスタ４３，４４を他方の選択トランジスタ４１，４２と共有させて、列方向に縮小することもできる（図示せず）。このような構成の磁気メモリは、第２実施形態に係る磁気メモリの書込方法（図１６参照）にて書込みをすることができる。また、第３実施形態に係る磁気メモリ１０Ｄ（図１８参照）の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲwに置き換えた構成として、行方向に縮小することもできる。ただし、第１回路または第２回路を共有する２つのメモリセルのそれぞれで異なる読出ビット線ＲＢＬに接続され、すなわち行毎に２本の読出ビット線ＲＢＬが設けられる。以下、本発明の第４実施形態の変形例に係る磁気メモリ（不揮発性メモリ）について、図３１を参照して説明する。第１〜第３実施形態およびその変形例、ならびに第４実施形態（図１〜３０参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２５４】
本発明の第４実施形態の変形例に係る磁気メモリ（不揮発性メモリ）１０Ｇは、図３１に示すように、記憶装置９０Ｇに搭載され、メモリセル６Ｇを２次元配列して備える。磁気メモリ１０Ｇは、第３実施形態の変形例に係る磁気メモリ１０Ｅ（図２４参照）について、磁気抵抗効果素子１を磁気抵抗効果素子（不揮発性記憶素子）１Ｃの抵抗器ＭＲwに置き換え、さらに、回路の一部（選択トランジスタ４３，４４）およびビット線ＢＬＰ，ＢＬＮを共有する２列を、互いに列方向（図３１における横方向）に選択トランジスタ４３，４４の１個分ずらした構成である。さらに磁気メモリ１０Ｇは、メモリセル６Ｇのそれぞれがダイオード４９を磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに接続して備え、行毎に２本の読出ビット線ＲＢＬが設けられて、それぞれが一組のメモリセル６Ｇ，６Ｇの各ダイオード４９に接続する構成である。すなわち、メモリセル６Ｇのそれぞれは、第４実施形態に係る磁気メモリ１０Ｆ（図２５参照）のメモリセル６Ｆと同一の等価回路であり、磁気抵抗効果素子１Ｃ、選択トランジスタ４１，４２，４３，４４，４５，４６、およびダイオード４９の各構成は第１実施形態およびその変形例、ならびに第４実施形態にて説明した通りである。選択トランジスタ４３，４４を共有する２つのメモリセル６Ｇ，６Ｇ（１つの「組」と称する）は、それぞれ磁気抵抗効果素子１Ｃおよびダイオード４９を備え、さらに一方は選択トランジスタ４１，４２，４３，４４を、他方は選択トランジスタ４４，４３，４５，４６を備える。本変形例では、後者のメモリセル６Ｇにおいて、第２入力選択トランジスタ４４および第２出力選択トランジスタ４３に入れ替わる。また、メモリセル６Ｇは、ダイオード４９に代えてトランジスタ（読出選択トランジスタ）を備えてもよい。
【０２５５】
（記憶装置）
磁気メモリ１０Ｇを搭載する記憶装置９０Ｇは、さらに磁気メモリ１０Ｇの駆動回路として、磁気メモリ１０Ｇの行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４，７５，７６、２個ずつの読出ビット線選択トランジスタ７９および電圧比較器９３と、磁気メモリ１０Ｇの２列毎に設けられたビット線選択トランジスタ７７，７８と、書込／読出電流回路９Ａと、行デコーダ９１Ｇと、列デコーダ９２Ｇと、ゲート電圧生成回路（ゲート電圧生成装置）８０Ａと、を備える。このように、記憶装置９０Ｇは、磁気メモリ１０Ｇの行毎に２本設けられた読出ビット線ＲＢＬを選択的に定電流源９４に接続する読出ビット線選択トランジスタ７９を備え、さらに、電圧比較器９３を読出ビット線ＲＢＬに接続して行毎に２個備える。行デコーダ９１Ｇは、第３実施形態の行デコーダ９１Ｄと同様に、ワード線選択トランジスタ７５，７６を選択するワード線選択回路８９（図２０〜２３参照）を行毎に内蔵して備え、また、読出しにおいては選択した行の読出ビット線選択トランジスタ７９の１個をＯＮ状態にする。列デコーダ９２Ｇは、第３実施形態の列デコーダ９２Ｄと同様に磁気メモリ１０Ｇの２列の組を１以上選択し、書込みにおいては選択した組のビット線選択トランジスタ７７，７８を共にＯＮ状態にし、読出しにおいては選択した組のビット線選択トランジスタ７８をＯＮ状態にする。ゲート電圧生成回路８０Ａは、第１実施形態の変形例（図１０、図１１参照）にて説明した構成であり、ただし、分圧抵抗器８１，８２は同じ抵抗値とすることができる。本変形例に係る磁気メモリ１０Ｇは、各行において、選択トランジスタ４１，４３，４６の３個、選択トランジスタ４２，４４，４５の３個でそれぞれ共通のゲート電圧Ｖｇを印加されるように、ワード線選択トランジスタ７１，７３，７６、ワード線選択トランジスタ７２，７４，７５でそれぞれゲート電圧生成回路８０Ａの分圧回路の同じ部位に接続される。
【０２５６】
以上のように、本発明の第４実施形態およびその変形例に係る磁気メモリまたは空間光変調器によれば、第１実施形態と同様に、一列に配列されたメモリセルのすべてに同時に、かつそれぞれに所望のデータを書込みをすることができ、さらに、書込みにおける負荷を抑制しつつ、読出しの精度を向上させることができる。
【０２５７】
〔第５実施形態〕
本発明の第４実施形態に係る磁気メモリは、メモリセルに可変抵抗器（ＴＭＲ素子）を備えた３端子型の磁気抵抗効果素子を備え、この可変抵抗器に読出ビット線を接続しているので、非選択の列への電流の回り込みを防止するために、磁気抵抗効果素子の可変抵抗器にダイオードまたはトランジスタを接続する必要がある。そこで、３端子型の磁気抵抗効果素子を備えつつダイオード等を不要とした、本発明の第５実施形態に係る磁気メモリについて、図３２〜３５を参照して説明する。第１〜第４実施形態（図１〜３１参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２５８】
本発明の第５実施形態に係る磁気メモリ１０Ｈは、第１実施形態（図１参照）と同様に、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図３２に示すように、記憶装置９０Ｈに搭載され、メモリセル６Ｈを２次元配列して備える。記憶装置９０Ｈの構成の詳細は後記にて説明する。
【０２５９】
図３２に示すように、磁気メモリ１０Ｈは、メモリセル６Ｈが１個の磁気抵抗効果素子１Ｃおよび４個の選択トランジスタ４１，４２，４３，４４からなり、第１実施形態に係る磁気メモリ１０（図１参照）のメモリセル６の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃに置き換えた構成である。そして、第４実施形態に係る磁気メモリ１０Ｆ（図２５参照）のメモリセル６Ｆと同様に、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1と抵抗器ＭＲw2（以下、合わせて抵抗器ＭＲw）の両端の端子ｐ１，ｐ２（図２６参照）で第１回路（選択トランジスタ４１−４２間）と第２回路（選択トランジスタ４３−４４間）に接続される。さらに、メモリセル６Ｈは、第１回路と第２回路との接続箇所（入力選択トランジスタ４１−４３間）に、磁気抵抗効果素子１Ｃが可変抵抗器ＭＲrの側の端子ｐ３で接続される。そして、磁気メモリ１０Ｈは、第１実施形態等と同様に、列方向に隣り合うメモリセル６Ｈ同士で直列に接続し、この列方向に配列されたメモリセル６Ｈ（メモリセル列６０Ｈ）の両端にビット線ＢＬＰ，ＢＬＮが接続されている。さらに、磁気メモリ１０Ｈは、磁気メモリ１０と同様に、選択トランジスタ４１，４２，４３，４４の各ゲートに入力するワード線ＷＬ０ｉ，ＷＬ１ｏ，ＷＬ１ｉ，ＷＬ０ｏを備える。
【０２６０】
磁気メモリ１０Ｈは、書込みにおいては第１実施形態と同様に、メモリセル６Ｈ毎に、選択トランジスタ４１，４４または選択トランジスタ４３，４２の組み合わせで同時にＯＮ状態にされる。一方、読出しにおいては後記読出方法にて説明するように、選択したメモリセル６Ｈにおいて、入力選択トランジスタ４１，４３は共にＯＦＦ状態に、出力選択トランジスタ４２，４４は少なくとも一方をＯＮ状態にされる。そのため、磁気メモリ１０Ｈは、選択トランジスタ４１，４２，４３，４４のそれぞれのゲートに入力する４本のワード線ＷＬ０ｉ，ＷＬ１ｏ，ＷＬ１ｉ，ＷＬ０ｏを行毎に備える。
【０２６１】
メモリセル６Ｈの磁気抵抗効果素子１Ｃおよび選択トランジスタ４１，４２，４３，４４の各構成は、第１実施形態および第４実施形態にて説明した通りである。さらに本実施形態において、磁気抵抗効果素子１Ｃは、可変抵抗器ＭＲrの抵抗値ＲP，ＲAPが、抵抗器ＭＲwの抵抗値ＲMRwに対して十分に高いことが好ましい（ＲP>>ＲMRw）。また、選択トランジスタ４は、ＯＮ抵抗ＲONが磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPに対して十分に低いことが好ましい（ＲON<<ＲP）。一方で、選択トランジスタ４は、磁気メモリ１０Ｈの読出しにおいて一定のゲート電圧Ｖｇで動作させるために、しきい値電圧Ｖthに対する最大定格（破壊電圧）Ｖ(BR)gsが、可変抵抗器ＭＲrの抵抗値の変化量ΔＲPに対応可能な程度に大きく設計される。
【０２６２】
本実施形態に係る磁気メモリ１０Ｈの構造は、一例として、図２に示す第１実施形態に係る磁気メモリ１０について、磁気抵抗効果素子１を磁気抵抗効果素子１Ｃに置き換え、磁気抵抗効果素子１Ｃの磁化固定層１３（端子ｐ３）を配線５３の中継層５３ａ上に接続したものとすることができる。
【０２６３】
（磁気メモリの製造方法および初期設定）
このような構造の磁気メモリ１０Ｈは、第１実施形態の変形例に係る空間光変調器１０Ｂと同様の製造方法で製造することができる。また、磁気メモリ１０Ｆは、初期設定にて、第４実施形態に係る磁気メモリ１０Ｆと同様、２段階の磁界印加により、すべてのメモリセル６Ｈの磁気抵抗効果素子１Ｃの磁化固定層１１，１２，１３の磁化方向をそれぞれ所定の向きに揃える。
【０２６４】
（記憶装置）
本実施形態に係る磁気メモリ１０Ｈを備える記憶装置９０Ｈは、さらに磁気メモリ１０Ｈの駆動回路として、図３２に示すように、磁気メモリ１０Ｈの行毎に設けられたワード線選択トランジスタ７１，７２，７３，７４と、磁気メモリ１０Ｈの列毎に設けられたビット線選択トランジスタ７７，７８および電圧比較器９３と、書込／読出電流回路９と、行デコーダ９１Ｈと、列デコーダ９２と、ゲート電圧生成回路（ゲート電圧生成装置）８０Ｄと、を備える。ゲート電圧生成回路８０Ｄは、第３実施形態（図２０〜２３参照）にて説明した構成であり、ただし、分圧抵抗器８２Ｄの２段階の抵抗値Ｒdiv2L，Ｒdiv2Hの比が異なる。さらに、抵抗切替回路８４が、行デコーダ９１Ｈから、ワード線選択トランジスタ７１，７３のそれぞれと共通の信号を２本共入力されたときに、分圧抵抗器８２Ｄを低抵抗Ｒdiv2Lに切り替える信号を出力する。
【０２６５】
〔磁気メモリの書込／読出方法〕
本発明の第５実施形態に係る磁気メモリの書込／読出方法を、図３３〜３５を参照して説明する。図３３〜３５では、簡潔に説明するために、磁気メモリ１０Ｈにおける１列のメモリセル６Ｈ（１つのメモリセル列６０Ｈ）を示し、さらにこのメモリセル列６０Ｈに４つのメモリセル６Ｈが配列されているとし、適宜、図中左からメモリセル６Ｈ1，６Ｈ2，６Ｈ3，６Ｈ4と称する。この図３３〜３５に示すメモリセル列６０Ｈが、第１実施形態と同様に、列デコーダ９２（図３２参照）により選択されて（ビット線選択トランジスタ７７，７８：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４の正の出力がビット線ＢＬＰに接続し、負の出力と同じ電位のＧＮＤ（０Ｖ）がビット線ＢＬＮに接続している。ここでは、メモリセル６Ｈ1，６Ｈ2，６Ｈ3，６Ｈ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを書込みし、また、これらのデータを読出しするものとして説明する。
【０２６６】
（磁気メモリの書込方法）
図３３を参照して、本実施形態に係る磁気メモリの書込方法について説明する。本実施形態に係る磁気メモリ１０Ｈは、第１、第４実施形態に係る書込方法（図４、図２８参照）により書込みをすることができる。すなわち、行デコーダ９１Ｈが、行毎に、ワード線選択トランジスタ７１，７４またはワード線選択トランジスタ７３，７２の組み合わせでＯＮ状態にする。これにより、データ‘０’の書込みをするメモリセル６Ｈ1，６Ｈ4は選択トランジスタ４１，４４がＯＮ状態に、データ‘１’の書込みをするメモリセル６Ｈ2，６Ｈ3は選択トランジスタ４３，４２がＯＮ状態になる。
【０２６７】
この状態で、定電流源９５によりメモリセル列６０Ｈに電流Ｉwを供給すると、電流Ｉwが、第４実施形態に係る磁気メモリ１０Ｆと同様に、磁気抵抗効果素子１Ｃの抵抗器ＭＲwにメモリセル６Ｈ毎にデータに応じた向きで供給される。ここで、メモリセル６Ｈは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが入力選択トランジスタ４１−４３間に接続されている。そのため、例えばデータ‘０’の書込みをするメモリセル６Ｈ1，６Ｈ4においては、電流Ｉwが、第１入力選択トランジスタ４１と磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrとに分岐して流れ、さらに第１入力選択トランジスタ４１に流れた電流Ｉw1は抵抗器ＭＲw1を経由して、可変抵抗器ＭＲrに流れた電流と抵抗器ＭＲw2で合流する。すなわち、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1または抵抗器ＭＲw2には、電流Ｉwの一部の電流Ｉw1が流れる。
【０２６８】
磁気抵抗効果素子１Ｃの抵抗器ＭＲw1または抵抗器ＭＲw2に供給される電流Ｉw1は下式（６０）で表され、メモリセル６Ｈにおいて、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが抵抗器ＭＲwおよび入力選択トランジスタ４１，４３に対して十分に高抵抗に設計されていることにより（ＲP>>ＲONi、ＲP>>ＲMRw）、電流Ｉwの多くがＩw1として抵抗器ＭＲw1に供給される。なお、式中の「||」は、その左右の抵抗が並列に接続された合成抵抗を表す。また、「ＲP/AP」は、このメモリセル６Ｈの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指し、ＲAPの場合はＲPよりも高抵抗（ＲP＜ＲAP）なので、電流Ｉw1はより大きくなる。
【数４６】
2017208151.tif 000048
【０２６９】
例えば、メモリセル６Ｈにおいて、磁気抵抗効果素子１Ｃは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とする（ＲMRw＝ＲP／１０）。また、入力選択トランジスタ４１，４３は、ＯＮ抵抗ＲONiが可変抵抗器ＭＲrの抵抗値ＲPの１／５とする（ＲONi＝ＲP／５）。メモリセル６Ｈにおいて、電流Ｉwは、分岐した一方が、抵抗値ＲPの可変抵抗器ＭＲrに流れ、他方（電流Ｉw1）が、直列に接続された抵抗値０．５ＲMRw（＝ＲP／２０）の抵抗器ＭＲw1または抵抗器ＭＲw2とＯＮ抵抗ＲON（＝ＲP／５）の第１入力選択トランジスタ４１または第２入力選択トランジスタ４３とに流れる。したがって、抵抗器ＭＲw1，ＭＲw2の一方に供給される電流Ｉw1は、他方に供給される電流Ｉwの４／５（８０％）の大きさになり、抵抗器ＭＲw1，ＭＲw2のそれぞれにおいて十分な電流密度の電流が一方向に流れて、磁性細線３Ａの磁化反転領域３SWの磁化方向がデータに対応した所望の向きになる（図１４（ｃ）、（ｄ）参照）。言い換えると、電流Ｉw1が磁性細線３Ａにおいて磁壁移動させる電流密度になるように、磁気抵抗効果素子１Ｃおよび入力選択トランジスタ４１，４３の各抵抗値ＲP，ＲMRw，ＲONiに基づいて、電流Ｉwの大きさを設定する。また、可変抵抗器ＭＲrの抵抗値ＲPに対して抵抗器ＭＲwの抵抗値ＲMRw等が十分に低くないと、電流Ｉwを大きく設定する必要があるので効率が低下し、また、後記するように読出しの精度が低下する。このように、メモリセル６Ｈの構成に対応した大きさの電流Ｉwを供給することにより、メモリセル６Ｈ1，６Ｈ2，６Ｈ3，６Ｈ4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータが書込みされる。
【０２７０】
本実施形態に係る磁気メモリ１０Ｈの書込みにおいては、前記したように、電流Ｉwが各メモリセル６Ｈにおいて、入力選択トランジスタ４１，４３の一方と磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrとに分岐して流れる。したがって、メモリセル６Ｈの抵抗値ＲCELLが可変抵抗器ＭＲrの抵抗値ＲP，ＲAPを含み、入力選択トランジスタ４１，４３および出力選択トランジスタ４２，４４の各ＯＮ抵抗ＲONi，ＲOnoを定数とすると、メモリセル列６０Ｈの抵抗値ΣＲCELLkは、下式（６１）で表される。「ＲP/AP」は、各メモリセル６Ｈに記憶されているデータによって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指す。そのため、第１実施形態と同様、各メモリセル６Ｈのデータによって、一定のゲート電圧Ｖｇに対するゲート−ソース間電圧Ｖgsが変化する。一方で、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPに対して、抵抗器ＭＲwおよび選択トランジスタ４が低抵抗であるほど、メモリセル６Ｈの抵抗値ＲCELLが、可変抵抗器ＭＲrの抵抗値ＲP，ＲAPの変化の影響が低減し、（ＲONi＋ＲONo＋ＲMRw）に収束する。すなわち、第１実施形態の変形例に係る空間光変調器１０Ｂ（図１２参照）や第４実施形態に係る磁気メモリ１０Ｆ（図２８参照）の書込みと同一になる。
【数４７】
2017208151.tif 000049
【０２７１】
磁気メモリ１０Ｈの書込みにおいては、特に入力選択トランジスタ４１，４３のＯＮ抵抗ＲONiを抑制するために、メモリセル６Ｈk毎にゲート電圧Ｖｇkが設定されることが好ましい。そのために、ゲート電圧生成回路８０Ｄにより、第３実施形態と同様に、メモリセル６Ｈkの出力選択トランジスタ４２，４４とその隣のメモリセル６Ｈk+1の入力選択トランジスタ４１，４３とに、同じゲート電圧Ｖｇkを印加する（Ｖｇko＝Ｖｇ(k+1)i＝Ｖｇk）。また、ここでは一例として、メモリセル列６０Ｈの出力選択トランジスタ４２，４４の共通のゲート−ソース間電圧Ｖgstypを、定電流源９５の出力電圧が最小値ＶwMINとなる場合、すなわち、メモリセル列６０ＨのＮ個のメモリセル６Ｈの磁気抵抗効果素子１Ｃがすべて可変抵抗器ＭＲrの抵抗値ＲPである場合において設定する。
【０２７２】
まず、すべてのメモリセル６Ｈkの出力選択トランジスタ４２，４４について、ゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を、下式（６２）で表される範囲になるように設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。なお、下式（６２）は、第３実施形態の式（４４）に基づく。さらに、入力選択トランジスタ４１，４３について、電流Ｉw1（式（６０））およびゲート−ソース間電圧（Ｖgstyp＋Ｉw1×ＲONi)）より、ＯＮ抵抗ＲONiを算出する。また、定電流源９５の最小出力電圧ＶwMINは下式（６３）で表される。そして、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を下式（４）、（６４）に表されるように設定される。
【数４８】
2017208151.tif 000050
【０２７３】
次に、定電流源９５の出力電圧Ｖwが最大値ＶwMAXとなる場合、すなわち、メモリセル列６０ＨのＮ個すべてのメモリセル６Ｈの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが抵抗値ＲAPである場合を仮定する。前記したように、可変抵抗器ＭＲrの抵抗値が相対的に高いほど、メモリセル６Ｈの抵抗値ＲCELLが（ＲONi＋ＲONo＋ＲMRw）に収束する。したがって、定電流源９５の最大出力電圧ＶwMAXは、近似的に下式（６５）で表される。このときのメモリセル６Ｈk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数４９】
2017208151.tif 000051
【０２７４】
そして、下式（６６）で表されるように、定電流源９５の出力電圧Ｖwが最大値ＶwMAXとなる場合のメモリセル６Ｈ1の出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgs1o´（＝ＶgsMIN）が線形領域であればよい。下式（６６）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（６７）を満足するように設定される。
【数５０】
2017208151.tif 000052
【０２７５】
さらに、各メモリセル６Ｈの選択トランジスタ４のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、ゲート電圧生成回路８０Ｄは、ツェナーダイオード８６を下式（６８）で表されるツェナー電圧Ｖzに設計される。下式（６８）の上限値における「Ｉw」は、定電流源９５の出力電圧Ｖwが最大値ＶwMAXとなる場合の、電位の最も高いメモリセル６Ｈ1の入力選択トランジスタ４１，４３に流れる電流（＜Ｉw）を近似したものである。また、磁気メモリ１０Ｈの書込みにおいて、ゲート電圧生成回路８０Ｄは、Ｎ個すべての分圧抵抗器８２Ｄを、高低のいずれでもよいが同じ抵抗値にする。
【数５１】
2017208151.tif 000053
【０２７６】
このように、本実施形態に係る磁気メモリの書込方法では、メモリセル６Ｈの抵抗値ＲCELLに磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPを含むため、第１実施形態と同様に、定電流源９５の出力電圧Ｖwが最大、最小のいずれにおいても、選択トランジスタ４が線形領域で動作するようにゲート−ソース間電圧Ｖgstypを設定する。一方で、本実施形態に係る磁気メモリ１０Ｈは、可変抵抗器ＭＲrが選択トランジスタ４等に対して高抵抗に設計されることにより、書込みにおいて、抵抗値ＲP，ＲAPの変化によるメモリセル６Ｈの抵抗値ＲCELLへの影響が少ないので、ゲート電圧Ｖｇkを設定し易い。
【０２７７】
（磁気メモリの読出方法）
図３４および図３５に示すメモリセル列６０Ｈのメモリセル６Ｈ1，６Ｈ2，６Ｈ3，６Ｈ4は、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。図３４において、行デコーダ９１Ｈが１行目を選択すると、１行目においては、ワード線選択トランジスタ７１，７２，７３をＯＦＦ状態に、ワード線選択トランジスタ７４をＯＮ状態にする。一方、他の非選択の行においては、ワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＮ状態にする。これにより、選択した１行目のメモリセル６Ｈ1においては第２出力選択トランジスタ４４のみがＯＮ状態に、非選択のメモリセル６Ｈ2，６Ｈ3，６Ｈ4においては、選択トランジスタ４１，４２，４３，４４の４個すべてがＯＮ状態になる。この状態で、定電流源９４から電流Ｉrをメモリセル列６０Ｈに供給すると、電流Ｉrが、ビット線ＢＬＰから、メモリセル６Ｈ1の入力選択トランジスタ４１−４３間に接続された磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに流れ、可変抵抗器ＭＲrから抵抗器ＭＲw2を経由してＯＮ状態の第２出力選択トランジスタ４４へ流れる。一方、非選択のメモリセル６Ｈ2，６Ｈ3，６Ｈ4においては、電流Ｉrが、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲr、第１入力選択トランジスタ４１、第２入力選択トランジスタ４３に三分されて流れ、さらに可変抵抗器ＭＲrから抵抗器ＭＲw1，ＭＲw2に分岐して、入力選択トランジスタ４１，４３に流れた電流と合流して、Ｉr／２ずつ出力選択トランジスタ４２，４４に流れる。
【０２７８】
また、図３５において、行デコーダ９１Ｈが２行目を選択すると、２行目においては、ワード線選択トランジスタ７４をＯＮ状態に、他の行においては、ワード線選択トランジスタ７１，７２，７３，７４のすべてをＯＮ状態にする。したがって、メモリセル６Ｈ2においては第２出力選択トランジスタ４４がＯＮ状態に、非選択のメモリセル６Ｈ1，６Ｈ3，６Ｈ4においては、選択トランジスタ４１，４２，４３，４４がＯＮ状態になり、電流Ｉrが、メモリセル６Ｈ2においては磁気抵抗効果素子１Ｃの可変抵抗器ＭＲr、抵抗器ＭＲw2、第２出力選択トランジスタ４４の順に流れ、非選択のメモリセル６Ｈ1，６Ｈ3，６Ｈ4においては、前記と同様に分岐して選択トランジスタ４１，４２，４３，４４および磁気抵抗効果素子１Ｃのすべてに流れる。
【０２７９】
したがって、選択、非選択のメモリセル６Ｈの抵抗値をＲCELLrsl，ＲCELLrnsで表すと、読出しにおけるメモリセル列６０Ｈの抵抗値ΣＲCELLkは、下式（６９）で表される。また、入力選択トランジスタ４１，４３のＯＮ抵抗ＲONiが磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに対して低く設計されることにより、非選択のメモリセル６Ｈの抵抗値ＲCELLrnsが０．５(ＲONi＋ＲONo)に収束し、非選択のメモリセル６Ｈに記憶されたデータによる読出しの精度の低下が抑制される。
【数５２】
2017208151.tif 000054
【０２８０】
このように、本実施形態に係る磁気メモリ１０Ｈの読出しにおいては、メモリセル列６０Ｈの抵抗値ΣＲCELLkが、選択したメモリセル６Ｈjに記憶されたデータだけでなく、非選択のメモリセル６Ｈk（ｋ≠ｊ）に記憶されたデータによっても変化する。したがって、メモリセル列６０Ｈに接続したビット線ＢＬＴ，ＢＬＢ間の電圧測定による読出しを可能にするために、磁気メモリ１０Ｈは、非選択のメモリセル６Ｈkのそれぞれのデータにかかわらず、選択したメモリセル６Ｈjが‘１’のときの方が‘０’のときよりもメモリセル列６０Ｈの抵抗値ΣＲCELLkが高くなるように設計される。すなわち、選択したメモリセル６Ｈjが‘１’かつ非選択のすべてのメモリセル６Ｈkが‘０’のときのメモリセル列６０Ｈの抵抗値ΣＲCELLk(1)MIN（下式（７０））が、選択したメモリセル６Ｈjが‘０’かつ非選択のすべてのメモリセル６Ｈkが‘１’のときのメモリセル列６０Ｈの抵抗値ΣＲCELLk(0)MAX（下式（７１））よりも高い、すなわちΣＲCELLk(1)MIN＞ΣＲCELLk(0)MAXが成立するものとする。さらに、その差（ΣＲCELLk(1)MIN−ΣＲCELLk(0)MAX）がメモリセル列６０Ｈの抵抗値ΣＲCELLkに対して大きいことが好ましい。
【数５３】
2017208151.tif 000055
【０２８１】
例えば、メモリセル６Ｈにおいて、前記と同様、磁気抵抗効果素子１Ｃは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とし、また、選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲONi，ＲONoが共に可変抵抗器ＭＲrの抵抗値ＲPの１／５とする。また、ＴＭＲ素子（可変抵抗器）ＭＲrのＭＲ比が５０％とする。このようなメモリセル６Ｈを配列したメモリセル列６０Ｈは、メモリセル６Ｈの数Ｎが１１０超になるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。また、このときのメモリセル列６０Ｈの抵抗最小変化率は、Ｎ＝１６で約１１％、Ｎ＝３２で約５％、Ｎ＝６４で約１．６％である。また、前記と同じ磁気抵抗効果素子１Ｃに、選択トランジスタ４１，４２，４３，４４のＯＮ抵抗ＲONi，ＲOnoが前記の２倍、すなわち可変抵抗器ＭＲrの抵抗値ＲPの２／５とすると、メモリセル６Ｈの数Ｎが３６超になるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転し、メモリセル列６０Ｈの抵抗最小変化率が、Ｎ＝１６で約４．２％である。
【０２８２】
したがって、磁気メモリ１０Ｈは、書込みと同様に各メモリセル６Ｈの選択トランジスタ４１，４２，４３，４４のＯＮ抵抗を低く制御することにより、第１実施形態に係る磁気メモリ１０と同様に、書込みと共通の配線を用いて、選択した１つのメモリセル６Ｈに記憶されたデータの読出しをすることができる。そのために、ゲート電圧生成回路８０Ｄは、磁気メモリ１０Ｈの読出しで、出力するゲート電圧Ｖｇkをメモリセル列６０Ｈにおけるメモリセル６Ｈ毎の電位の降下量に合わせるために、分圧抵抗器８２Ｄの２段階の抵抗値Ｒdiv2H，Ｒdiv2Lの比がＲdiv2H：Ｒdiv2L≒ＲCELLsl：ＲCELLnsに設計されることが好ましい。具体的には下式（７２）を満足するように設計されることが好ましく、ここでは、Ｒdiv2H／Ｒdiv2L＝ＲCELLsl(0)／ＲCELLns(0)とする。
【数５４】
2017208151.tif 000056
【０２８３】
そして、書込みと同様に、ゲート電圧Ｖｇkが設定される。まず、すべてのメモリセル６Ｈの出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgs（適宜、Ｖgstypと称する）を、近似的に下式（７３）で表される範囲になるように設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONo（適宜、ＲONtypと称する）を算出する。さらに、非選択のメモリセル６Ｈkの入力選択トランジスタ４１，４３について、ゲート−ソース間電圧（Ｖgstyp＋０．５Ｉr×(ＲONi||(０．５ＲMRw＋ＲP))）よりＯＮ抵抗ＲONiを算出する。
【数５５】
2017208151.tif 000057
【０２８４】
ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（４）で表されるように設定される。また、書込みと同様に、定電流源９４の出力電圧Ｖrが最小値ＶrMINになる場合、すなわち、すべてのメモリセル６Ｈの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが抵抗値ＲPである場合を仮定する。定電流源９４の最小出力電圧ＶrMINは下式（７４）で表されるので、定電源９４の出力電圧ＶｇHは、下式（７５）で表されるように設定される。
【数５６】
2017208151.tif 000058
【０２８５】
次に、書込みと同様に、定電流源９４の出力電圧Ｖrが最大値ＶrMAXとなる場合、すなわち、メモリセル列６０ＨのＮ個すべてのメモリセル６Ｈの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが抵抗値ＲAPであり、かつ電位の最も低いＮ行目のメモリセル６ＨNを選択した場合を仮定する。前記したように、入力選択トランジスタ４１，４３のＯＮ抵抗ＲONiが相対的に低いほど、言い換えれば可変抵抗器ＭＲrの抵抗値が相対的に高いほど、非選択のメモリセル６Ｈの抵抗値ＲCELLnsが０．５(ＲONi＋ＲONo)に収束する。したがって、定電流源９４の最大出力電圧ＶrMAXは、近似的に下式（７６）で表される。このときのメモリセル６Ｈk毎の選択トランジスタ４のそれぞれのゲート−ソース間電圧Ｖgski´，Ｖgsko´およびＯＮ抵抗ＲONki´，ＲONko´は、シミュレーションによって算出される。
【数５７】
2017208151.tif 000059
【０２８６】
そして、下式（７７）で表されるように、定電流源９４の出力電圧Ｖwが最大値ＶwMINとなる場合のメモリセル６Ｈ1の出力選択トランジスタ４２，４４のゲート−ソース間電圧Ｖgs1o´（＝ＶgsMIN）が線形領域であればよい。下式（７７）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（７８）を満足するように設定される。
【数５８】
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【０２８７】
式（７８）を満足するゲート−ソース間電圧Ｖgstypが存在するためには、磁気メモリ１０Ｈは下式（７９）を満足する必要がある。そのために、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値の変化量ΔＲPおよび電流Ｉrが、読出しの精度を許容範囲としつつ大き過ぎないことが好ましい。また、選択トランジスタ４は、読出しにおいて電位が少なくとも（Ｉr×ΔＲP）変動するので、この変動に対応可能な程度に最大定格（破壊電圧）Ｖ(BR)gsがしきい値電圧Ｖthに対して大きく設計される。
【数５９】
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【０２８８】
（空間光変調器）
本発明の第５実施形態に係る磁気メモリ１０Ｈは、メモリセル６Ｆに磁気抵抗効果素子１Ｃを備えた第４実施形態に係る磁気メモリ１０Ｆと同様に、画素の書込みエラーの検出をする空間光変調器とすることができる。
【０２８９】
（変形例）
本発明の第５実施形態に係る磁気メモリ１０Ｈは、第４実施形態に係る磁気メモリ１０Ｆ（図２８〜３０参照）と同様、メモリセル６Ｈkの入力選択トランジスタ４１，４３と出力選択トランジスタ４２，４４とに、同じゲート電圧Ｖｇkを印加してもよい（Ｖｇki＝Ｖｇko＝Ｖｇk）。この場合は、出力選択トランジスタ４２，４４の方がＯＮ抵抗が低くなるので（ＲONi＞ＲONO）、メモリセル６Ｈは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの側の端子ｐ３を出力選択トランジスタ４２−４４間に接続することが好ましい。このような構成の磁気メモリの読出しは、選択したメモリセル６Ｈにおいて、入力選択トランジスタ４１，４３の少なくとも一方をＯＮ状態にする。
【０２９０】
本実施形態に係る磁気メモリ１０Ｈは、第３実施形態に係る磁気メモリ１０Ｃ（図１５参照）の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲwに置き換えた構成として、列方向に隣り合う２つのメモリセル６Ｈ，６Ｈの一方の選択トランジスタ４３，４４を他方の選択トランジスタ４１，４２と共有させて、列方向に縮小することもできる。このような磁気メモリにおいて、奇数行アドレスのメモリセルは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの側の端子ｐ３を入力選択トランジスタ４１−４３間に接続し、偶数行アドレスのメモリセルは、出力選択トランジスタ４２−４４間に接続すればよい。また、第３実施形態に係る磁気メモリ１０Ｄ（図１８参照）の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲwに置き換えた構成として、行方向に縮小することもできる。このような磁気メモリにおいては、読出しで、第１回路または第２回路を共有する２個（一組）のメモリセルの任意の１個について、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに電流が流れるように、次のように構成される。すなわち、一組における一方（奇数列アドレス）のメモリセルは、磁気抵抗効果素子１Ｃの端子ｐ３を入力選択トランジスタ４１−４３間に接続し、他方（偶数列アドレス）のメモリセルは、出力選択トランジスタ４４−４６間に接続する（図示せず）。あるいは、第４実施形態の変形例に係る磁気メモリ１０Ｇ（図３１参照）のように、共有する選択トランジスタ４３，４４の１個分、列方向にずらしてもよい。
【０２９１】
以上のように、本発明の第５実施形態に係る磁気メモリまたは空間光変調器によれば、第１実施形態と同様に、一列に配列されたメモリセルのすべてに同時に、かつそれぞれに所望のデータを書込みをすることができ、さらに、書込みにおける負荷を抑制しつつ、読出しの精度を向上させることができる。
【０２９２】
以上、本発明に係る不揮発性メモリを実施するための各実施形態について述べてきたが、本発明はこれらの実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【符号の説明】
【０２９３】
１０，１０Ａ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ  磁気メモリ（不揮発性メモリ）
１０Ｂ  空間光変調器（不揮発性メモリ）
１，１Ｃ，１Ｃ´  磁気抵抗効果素子（不揮発性記憶素子）
１Ａ，１Ｂ  光変調素子（不揮発性記憶素子）
４０，４０Ａ，４０Ｂ  基板
４１    第１入力選択トランジスタ（第１の入力選択トランジスタ）
４２    第１出力選択トランジスタ（第１の出力選択トランジスタ）
４３    第２入力選択トランジスタ（第２の入力選択トランジスタ、第１の入力選択トランジスタ）
４４    第２出力選択トランジスタ（第２の出力選択トランジスタ、第１の出力選択トランジスタ）
４５    第３入力選択トランジスタ（第２の入力選択トランジスタ）
４６    第３出力選択トランジスタ（第２の出力選択トランジスタ）
４９    ダイオード
６，６Ａ，６Ｃ，６Ｄ，６Ｅ，６Ｆ，６Ｇ，６Ｈ  メモリセル
６Ｂ    画素（メモリセル）
７１，７２，７３，７４，７５，７６  ワード線選択トランジスタ
７７，７８  ビット線選択トランジスタ
８０，８０Ａ，８０Ｂ，８０Ｃ，８０Ｄ  ゲート電圧生成回路（ゲート電圧生成装置）
９０，９０Ａ，９０Ｂ，９０Ｃ，９０Ｄ，９０Ｅ，９０Ｆ，９０Ｇ，９０Ｈ  記憶装置
ＲＢＬ  読出ビット線
ＷＬ０ｉ，ＷＬ１ｉ，ＷＬ２ｉ  入力ワード線（ワード線）
ＷＬ０ｏ，ＷＬ１ｏ，ＷＬ２ｏ  出力ワード線（ワード線）
ＷＬ０，ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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