【事件の表示】
　特願２００６−５５４１１４「ブロック・アドレスの可能な大容量ストレージ・システムのためのインターフェイス」拒絶査定不服審判事件〔平成１７年１０月　６日国際公開、ＷＯ２００５／０９３５８８、平成１９年　８月　９日国内公表、特表２００７−５２２５９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、２００５年２月２日（パリ条約による優先権主張２００４年２月２７日、米国）を国際出願日とする出願であって、平成２１年１２月１８日付けで拒絶査定され、これに対し、平成２２年５月６日に拒絶査定不服の審判が請求されるとともに、同時に手続補正がなされ、当審において、平成２３年９月２８日付けで拒絶理由が通知され、平成２４年４月１１日付けで意見書が提出されたものである。 
　
２．本願発明 
　本願の請求項１〜１１に係る発明は、平成２２年５月６日付け手続補正書により補正された特許請求の範囲の請求項１〜１１に記載された事項により特定されるとおりのものであるところ、請求項１に係る発明は、次のとおりのものである。 
「【請求項１】 
　プロセッサと、 
　不揮発性の大容量ストレージ装置と、 
　前記プロセッサを前記不揮発性の大容量ストレージ装置に結合し、極性管理のための読出し／書込みコマンドを発行するホスト制御インターフェイスと、 
　を含むことを特徴とするシステム。」
　
３．引用例 
　平成２３年９月２８日付けの拒絶理由通知にて引用された、本願の優先日前に頒布された刊行物である、米国特許出願公開第２００３／００５８６８１号明細書（以下、「引用例１」という。）には、図面とともに次の技術事項が記載されている。 
（イ）「DETAILED DESCRIPTION OF THE EMBODIMENTS  
【0013】 Memory devices, such as disks or disk caches, are typically laid out in blocks of 512 bytes. Each block of data has metadata associated with it, which may include an error correction code (ECC) that allows checking and correction of errors in that data block. Typically, the ECC is a pre-existing data set, even if the memory has never been accessed, even if the pre-existing data is all zeros. If the memory block is being used as cache memory, there will often be flags and other information may also reside in the metadata section allowing the system to make cache policy decisions. This data may include usage information for replacement of data, etc. This section may also include a wear out counter that tracks the usage history of the block of memory.  
【0014】 In FIG. 1, a memory chip 10 has at least one block of memory that resides upon it. Each block of memory has a sector of memory cells 12 and a metadata section 14. The metadata section may include the ECC, flags for cache operations, etc., as well as a wear-out counter 16. The wear out counter 16 will more than likely include just the data storage for the wear out counter, as the logic that actually reads and increments, decrements or resets the counter will usually lie in the memory controller 18. Techniques for minimizing the amount of storage required for the memory controller will be discussed further with reference to FIG. 5.  
【0015】 The memory controller may not be a separately dedicated controller, but the system processor or another system controller that also handles memory control. However, for purposes of this discussion, this will be referred to as a memory controller, even though it may have many other functions. Similarly, while the memory controller is shown as residing adjacent the blocks of memory in the embodiment of FIG. 1 , the memory controller 18 may reside separately from the memory, such as on a host or system board. Alternatively, it may even comprise software control on a processor.  
【0016】 In one embodiment the memory blocks and memory chip are comprised of polymer ferroelectric memory. This type of memory, like other types of memory cells that have a finite lifetime can also degrade over time or‘wear out.’The counter used to track the number of times a particular block has been accessed is referred to here as a‘wear out counter.’A wear out counter may be used for any block or other division of a memory that can degrade over time and/or with extensive use, such as repeated access.  
【0017】 A flowchart of one embodiment of a method for tracking memory access using a wear out counter is shown in FIG. 2. The block of memory participates in a memory access cycle at 20. The memory access cycle may be a read cycle or a write cycle as will be discussed with reference to FIGS. 3 and 4. The counter is incremented to reflect the new access cycle at 22. After the counter is updated the error correction code, if used, is updated at 24 to reflect the changes to the memory data caused by the memory access cycle and to the metadata caused by the incremented counter.  
【0018】 At 26 , the counter is checked against a predetermined threshold of a number of access cycles. The predetermined threshold is a number set depending upon the characteristics of the memory. A memory block that has participated in a memory access cycle more times than that set by the threshold may be in risk of wearing out or failing. At this point the memory controller or software will‘remap’this sector of memory and transfer its contents to a new memory location that has not exceeded its wearout threshold. If the counter has not exceeded the threshold at 26 , the memory block can continue to participate in memory access cycles with no rectification.  
【0019】 In one embodiment, the memory access cycle may be a read cycle. This is shown in more detail in FIG. 3. The memory access cycle of 20 in FIG. 2 is shown in FIG. 3 as one embodiment of a read cycle in FIG. 3. At 30 , a sector of memory is read. The sector may be a block, more than one block, or part of a block. At 32 , the block data is corrected using the appropriate ECC for the data. If ECC is used to correct the data, the sector of memory will be an entire block, as ECC can only be used on an entire block. Correction of the block data with the ECC is optional, as some memories may be‘good’enough to not require use of ECC.  
【0020】 In this example, the sector will be a block of data, as shown in FIG. 1. Typically, this block is 512 Kbytes, but no limitation on the size of the blocks is intended by this example. For that block, the ECC located in the metadata section is used to correct the data, as discussed above. No correction may be necessary, but the correction is performed as needed.  
【0021】 As mentioned previously, the memory block may comprise at least a portion of a polymer ferroelectric memory array. Polymer ferroelectric memories generally comprise a layer of polymer material having ferroelectric properties sandwiched between two layers of electrode lines, where the electrode lines may be arranged as word and bit lines. Polymer ferroelectric memories do not require any transistors for each cell, relying instead upon alterations of the ferroelectric state of a local area of the polymer material to store ones and zeros. One state is determined to be a one, and the opposite polarization state of the region of the polymer between two particular electrodes is determined to be a zero.  
【0022】 These memories have several advantages over conventional memory products available currently. With the lack of transistors, they are relatively simple to manufacture and therefore can be manufactured inexpensively and with higher yields, as there are no circuit components for each cell that may fail. However, when the cells of this type of memory array are accessed for a read, they undergo a‘destructive’read. Generally, the process of sensing the polarization state of the cell returns the polarization state of the cell to that state associated with a zero. Therefore, during a read cycle such as that shown in FIG. 3 , the data must be written back to the memory cells after the read. It must be noted that the example of polymer ferroelectric memories is given only one type of destructive read memories. Application of the invention is not limited to polymer ferroelectric memories, but may be used in any memory having a destructive read cycle. This includes the embodiments discussed with regard to FIG. 3.  
【0023】 In the example of FIG. 3 , the data is written back at 34. In the context of the process shown in FIG. 2 , this would occur after the ECC and other metadata are updated to reflect the incrementing of the counter at 34. As destructive read memories already require a write back of the metadata, updating the counter does not contribute to any significant increase in overhead, making the process of using a wear out counter transparent with regard to the performance of the memory.  
【0024】 In a write process, an example of which is shown in FIG. 4 , the approach is similar. However, in order to write to a destructive read memory, such as the polymer ferroelectric memory, it is generally desirable to first‘zero out’the memory, bringing all of the cells to a known polarization state. The destructive nature of read cycles in these memories allows this to be accomplished by performing a read and then discarding the data.」（第１頁左欄第４２行〜第２頁左欄最下行）（当審訳：実施例の詳細な説明 
　ディスクまたはディスク・キャッシュのようなメモリ素子は、典型的には、512バイトごとのブロックにレイアウトされています。データ・ブロックのそれぞれは、それに関連したメタデータを有しており、それは、そのデータ・ブロックにおけるエラーの検出および訂正を可能にするエラー訂正コード(ECC)を含んでいるかもしれません。典型的には、メモリが一度もアクセスされていなくても、先在するデータがすべてゼロでも、ECCは先在するデータセットです。メモリ・ブロックがキャッシュ・メモリーとして使用されていれば、システムがキャッシュ・ポリシーを決定しうるよう、フラグと他の情報とがメタデータ区分に存在することもありましょう。このデータは、データ置換などに対する利用情報を含んでいるかもしれません。このセクションはさらにメモリ・ブロックの使用履歴を追跡する、摩滅カウンターを含んでいるかもしれません。 
　図1の中の、メモリー・チップ10には、少なくとも1つのメモリ・ブロックがあります。各々のメモリ・ブロックには、メモリーセル12のセクターおよびメタデータ・セクション14があります。メタデータ・セクションはECC、キャッシュ操作のためのフラグなど、さらに摩滅カウンター16を含んでいるかもしれません。該カウンターを実際に読み出したり、インクリメントしたり、ディクリメントしたり、又はリセットしたりするロジックはメモリ・コントローラ18中にあるので、摩滅カウンター16は、きっと、該摩滅カウンター16のためのデータ記憶装置を含んでいるでしょう。メモリ・コントローラに必要な記憶装置の量を最小化するための技術は、図5を参照してさらに議論されるでしょう。 
　メモリ・コントローラは、分離された専用のコントローラではなく、メモリ管理を扱うシステム・プロセッサあるいは別のシステム・コントローラであるかもしれません。しかしながら、ここでの議論のため、たとえそれに他の多くの機能があるとしても、それは、メモリ・コントローラと呼ばれるでしょう。同様に、メモリ・コントローラ18は、図1の実施例では、メモリのブロックに隣接して示されていますが、メモリ・コントローラ18は、ホスト又はシステムボード上のように、メモリとは別に存在するかもしれません。あるいは、それは、プロセッサ上のソフトウェア制御からなっているかもしれません。 
　１つの実施例では、メモリ・ブロック及びメモリー・チップは、高分子強誘電体メモリで構成されます。この種のメモリは、利用期間が有限である他のタイプのメモリーセルと同様に、時間とともに劣化し、または「摩滅」します。特定のブロックがアクセスされた数を追跡するために使用されるカウンターは、ここでは、「摩滅カウンター」と呼ばれます。摩滅カウンターは、時間の経過、及び／又は、アクセスの繰返しといった過酷な使用によって劣化する、任意のブロックあるいは別のメモリー区分のために用いられます。 
　摩滅カウンターを使用してメモリ・アクセスを追跡する方法の1つの実施例のフローチャートは図2に示されています。メモリ・ブロックは、メモリーアクセスサイクル20に関わります。そのメモリーアクセスサイクルは、図3および4に関して議論される、リードサイクルあるい書込みサイクルかもしれません。カウンターは、新しいアクセスサイクル22を反映してインクリメントされます。カウンターが更新された後、エラー訂正コード（もし用いられていれば）はメモリーアクセスサイクルによって引き起こされたメモリ・データの変更、及びカウンターのインクリメントによって引き起こされたメタデータの変更を反映するために、24で更新されます。 
　26で、カウンターは、予め決定されたアクセスサイクル数の閾値と照合されます。予め決定された閾値は、メモリの特性に依存して設定された数値です。閾値によって設定された回数より多くのメモリ・アクセス・サイクルにあずかったメモリ・ブロックは、摩滅しているか故障する危険があるでしょう。この時点で、メモリ・コントローラかソフトウェアは、メモリのこのセクターを「再配置」し、摩滅閾値を越えていない新しい記憶領域にその内容を転送します。カウンターが26で閾値を越えていない場合、メモリ・ブロックは、調整なしに、メモリーアクセスサイクルに参加し続けることができます。 
　1つの実施例では、メモリーアクセスサイクルはリードサイクルかもしれません。これは、図3に、より詳細に示されています。図2の中のメモリーアクセスサイクル20は、図3の中で、リードサイクルの1つの具体例として示されます。30で、メモリのセクターはリードされます。セクターは、１ブロック、複数ブロックあるいは１ブロックの一部かもしれません。32で、ブロック・データは、そのデータに適切なECCを使用して訂正されます。ECCがデータを訂正するために使用されれば、全ブロック上でECCを使用することになるので、メモリのセクターは全ブロックになるでしょう。或るメモリはECCの使用を要求しない程度に十分「良好」であるかもしれないので、ECCによるブロック・データの訂正はオプションです。 
　この例において、図1に示されるように、セクターは１データ・ブロックになるでしょう。典型的には、このブロックは512Kbytesです。しかし、この例は、ブロックのサイズに対する制限を意図するものではありません。そのブロックについては、前に議論されたように、メタデータ・セクションにあるECCがデータを訂正するために使用されます。訂正は不要であるかもしれませんが、訂正は必要に応じて行なわれます。 
　以前に言及したように、メモリ・ブロックは、少なくとも高分子強誘電体メモリアレイを一部分含むかもしれません。高分子強誘電体メモリは、一般に電極ラインの2つの層の間に挟まれた強誘電体特性の高分子材料の層を含み、電極ラインはワードとビットのラインとして配置されているかもしれません。高分子強誘電体メモリは、各セルにトランジスターを全く必要とせず、代わりに、高分子材料の局所的な領域の強誘電体状態を変更することによって、１又は０を格納します。ある状態は１であると決定され、また、2つの特定の電極間の高分子領域の反対の極性状態は０であると決定されます。　現在利用可能なありふれたメモリー製品に対して、これらのメモリはいくつかの利点を持っています。トランジスターが不要なので、それらを製造することは比較的簡単で、従って、それらは低費用で製造することができ、故障するかもしれない各セルの回路部品が全く無いので、高利益です。しかしながら、この種のメモリアレイのセルが読取りのためにアクセスされる場合、それらは、破壊読取りを受けます。一般に、セルの極性化状態を検知する過程は、セルの極性化状態を０に関連した状態に戻します。それ故、図3に示されるように、リードサイクル期間中に、読み取られたデータは、読取りの後にメモリーセルに書き戻されなければなりません。高分子強誘電体メモリの例は、破壊的読取りメモリの1つのタイプとしてのみ挙げられていることに注意しなければいけません。本発明の適用は、高分子強誘電体メモリに制限されず、破壊的なリードサイクルを有する任意のメモリでも使用されるでしょう。これは、図3に関して議論された具体化についてもあてはまります。 
　図3の例では、データは、34で書き戻されています。図2に示されているプロセスの情況では、カウンター34のインクリメントを反映してECCおよび他のメタデータが更新された後、これ（当審注：データの書戻し）が生じるでしょう。破壊的なメモリの読取りが、既にメタデータの書き戻しを要求することになるので、カウンターの更新はオーバーヘッドをさほど増加させることにはならず、摩滅カウンターを使用したプロセスは、メモリのパフォーマンスの障害とはなりません。 
　書き込みプロセス(その一例は図4に示されている)においても、アプローチは同様です。しかしながら、高分子強誘電体メモリのような破壊的な読取りメモリに書き込むために、それは、最初にメモリを０にし、セルの全てを既知の極性化状態とすることが一般的には望ましい。これらのメモリにおけるリードサイクルの破壊的な性質を用いて、データの読取りを行ない、次に、そのデータを廃棄することによって、このこと（当審注：メモリを０にすること）が可能となります。） 
　
（ロ）「1 .A memory device having a destructive read process, comprising: 
 a) at least one block of memory cells; 
 b) a metadata block associated with each of the blocks of memory cell; 
 c) a counter within each metadata block, wherein the counter is operable to track usage of the block of memory cells associated with the metadata block. 
 2 .The memory device of claim 1 , wherein the memory device further comprises a polymer ferroelectric memory device. 
 3 .The memory device of claim 1 , wherein the memory device is used as a disk replacement. 
 4 .The memory device of claim 1 , wherein the memory device is used as a nonvolatile cache memory. 
 5 .The memory device of claim 1 , wherein the metadata block further comprises flags set and reset during cache operations.」（第３頁右欄第２〜１９行）（当審訳：1．次のものを含む、破壊的な読み取りプロセスを有するメモリ素子: 
 a)メモリーセルの少なくとも1つのブロック; 
 b) メモリーセルのブロックの各々に関連したメタデータ・ブロック; 
 c) 各メタデータ・ブロック内のカウンターであって、メタデータ・ブロックに関連したメモリーセルのブロックの利用を追跡するために操作可能である、カウンター。 
 2．メモリ素子はさらに高分子強誘電体メモリ素子を含む、請求項1記載のメモリ素子。 
 3 ．ディスクの置換として使用される、請求項1記載のメモリ素子。 
 4 ．メモリ素子は不揮発性のキャッシュ・メモリーとして使用される、請求項1記載のメモリ素子。 
 5 ．メタデータ・ブロックはさらにキャッシュ操作中にセット、リセットされるフラグを含む、請求項１記載のメモリ素子。） 
　
　上記引用例１記載事項及び図面の記載を総合勘案すると、引用例１には、次の発明（以下、「引用発明１」という。）が記載されているものと認められる。 
「高分子強誘電体メモリと、メモリ・コントローラとを含み、高分子強誘電体メモリは、ワードとビットのラインで挟まれた高分子材料の局所的な領域の強誘電体状態を変更することによって、１又は０を格納し、ある極性状態は１であると決定され、反対の極性状態は０であると決定され、 
　メモリ・コントローラは、多くの機能を有していてもよく、メモリとは別に存在する、メモリ管理を扱うシステム・コントローラであってもよく、プロセッサ上のソフトウェア制御からなっていてもよく、 
　リードサイクルでは、高分子強誘電体メモリのデータ・ブロックからなるセクターがリードされ、高分子強誘電体メモリアレイのセルが読取りのためにアクセスされる場合、セルの極性化状態を検知する過程で破壊読取りを受けるため、読み取られたデータは、読取りの後にメモリーセルに書き戻され、また、高分子強誘電体メモリのような破壊的な読取りメモリに書き込むためには、読取りを行ない、セルの極性化状態を０に関連した状態に戻して、セルの全てを既知の極性化状態とすることが一般的には望ましく、 
　メモリ・ブロックは、ディスク、ディスク・キャッシュ又はキャッシュ・メモリーとして用いられる、メモリ装置。」 
　
４．対比・判断 
　本願の請求項１に係る発明と引用発明１とを比較する。
　本願明細書第００１１段落には、「ある実施例において、ストレージ装置２０，２２，・・・，２４，２６は、少なくとも約２５０メガバイトの格納容量を有する高分子メモリ（polymer memory）であっても、また強誘電性メモリ・セルであってもよく、各セルは少なくとも２つの導電性ライン間に位置する強誘電性高分子材料を含む。」と記載されているから、引用発明１の「高分子強誘電体メモリ」が、本願の請求項１に係る「不揮発性の大容量ストレージ装置」に相当する。 
　次に、本願の特許請求の範囲には、本願の請求項１を引用する請求項７において「極性管理は、読出し動作からの最新の極性を後続の書込み動作のために使用し、極性を回復させる」と記載されているから、本願の請求項１の「極性管理のための読出し／書込み」に、「極性を回復させる」ための「読出し／書込み」が含まれていることは明らかである。
　よって、引用発明１において、「高分子強誘電体メモリのような破壊的な読取りメモリに書き込む」前に、「セルの全てを既知の極性化状態とする」ため「読取りを行な」うこと、及び／又は、「リードサイクル」において、「高分子強誘電体メモリアレイのセルが読取りのためにアクセスされる場合、セルの極性化状態を検知する過程で破壊読取りを受けるため」、「データ」を「読取りの後にメモリーセルに書き戻」すことが、本願の請求項１に係る発明の「極性管理のための読出し／書込み」に相当する。 
　次に、引用発明１において「メモリ・ブロック」を「ディスク、ディスク・キャッシュ又はキャッシュ・メモリー」として用いる場合、そのメモリーアクセスが、プロセッサからの要求に応じて行われることはいうまでもないことであるから、引用発明１の「メモリ・コントローラ」が、プロセッサを「高分子強誘電体メモリ」に結合していることは明らかである（なお、本願の請求項１に記載された「結合」の意味については、本願明細書第０００６段落に「『結合された』もまた、２つ以上の要素が直接に物理的電気的に接触していることを意味する。しかしながら、『結合された』は、さらに、２つ以上の要素が互いに直接に接触していないが、互いに働き合うこと、または作用し合うことを意味する。」と記載されている。）
　次に、引用発明１の「メモリ・コントローラ」を、「メモリとは別に存在する、メモリ管理を扱うシステム・コントローラであって」「プロセッサ上のソフトウェア制御からな」るものとして構成する場合、「セルの全てを既知の極性化状態とする」ための「読取り」と、「メモリーセル」への「書き戻」しとを行う引用発明１の該「メモリ・コントローラ」と、本願の請求項１に係る発明の「極性管理のための読出し／書込みコマンドを発行するホスト制御インターフェイス」とは、極性管理のための読出し／書込みを行うコントローラの点で一致する。 
　また、引用発明１の「メモリ・ブロック」を「ディスク、ディスク・キャッシュ又はキャッシュ・メモリー」として用いる場合、引用発明１の「メモリ装置」はプロセッサと共に用いられ、両者により「システム」が形成されることは明らかである。 
　
　すると、本願の請求項１に係る発明と引用発明１とは次の点で一致する。＜一致点＞ 
　プロセッサと、 
　不揮発性の大容量ストレージ装置と、 
　前記プロセッサを前記不揮発性の大容量ストレージ装置に結合し、極性管理のための読出し／書込みを行うコントローラと、 
　を含むことを特徴とするシステム。 
　
　一方で、両者は次の点で相違する。 
＜相違点＞ 
　本願の請求項１に係る発明では、極性管理のための読出し／書込みを行うコントローラが、「ホスト制御インターフェイス」であって、「極性管理のための読出し／書込みコマンド」を「発行」しているのに対し、引用発明１では、「メモリ・コントローラ」が、「セルの全てを既知の極性化状態とする」ための「読取り」と、「メモリーセル」への「書き戻」し（極性管理のための読出し／書込み）を行っているものの、「ホスト制御インターフェイス」とは記載されておらず、また、前記「読取り」と「書き戻」しのコマンドを発行しているかも明らかでない点。
　
　そこで、上記相違点について検討すると、引用発明１に記載されているように「メモリ・コントローラ」を「メモリとは別に存在する、メモリ管理を扱うシステム・コントローラであって」「プロセッサ上のソフトウェア制御からな」るものとして構成する場合、該「メモリ管理を扱うシステム・コントローラ」を「ホスト／制御器インタフェース」と「命令発生器」とを含むものとして構成することは、一般的なことである（例えば、特開２００３−２９６１８８号公報の「添付の図１は、フラッシュメモリカードの代表的な回路構成を示す図であり、前記フラッシュメモリカードは、一つのワンチップ制御器１０、複数（ｎ＋１）のＮＡＮＤ（不定論理積）フラッシュメモリ（ＦＭ０〜ＦＭｎ）、及び一つのカードプレート１２上に装着された書込み保護回路１３を備える。」（第００２１段落）、「添付の図２は、添付の図１において、参照番号１０の制御器の機能的構成を示すブロック図である。機能の観点からみて、制御器１０は、ホスト／制御器インタフェース２０、リセット処理器２２、アドレス変換器２４、命令処理器２６、フラッシュテーブル制御器２８、フラッシュ命令発生器３０、エラー制御器３２、及びフラッシュ／制御器インタフェース３４を備える。ホスト／制御器インタフェース２０は、ホストコンピューター１４が直接データを書込み／読取りする多様なメモリ又はレジスタと連結されており、所定の仕様、例えば、ＰＣＭＣＩＡ−ＡＴＡインタフェースに符合するインタフェースを通じ、ホストコンピューター１４のバスに接続されている。」（第００２８段落〜第００３０段落第１文）、「フラッシュ命令発生器３０は、フラッシュテーブル制御器２８、命令処理器２６等からの要請により、フラッシュメモリＦＭ０〜ＦＭｎのための命令コード及びアドレス信号を生成する。」（第００３８段落）、及び図１、図２の記載参照。）。
　また、「コントローラ」がメモリに「コマンド」を発行して読出し、書込みを行なわせることも周知技術である（例えば、上記特開２００３−２９６１８８号公報の引用箇所に記載された「フラッシュ命令発生器３０」、特開平１１−３５９４号公報第【００４０】〜【００４１】段落、特開２００３−１８７５８３号公報第【０００４】段落の記載参照。）。 
　よって、引用発明１において、「メモリとは別に存在する、メモリ管理を扱うシステム・コントローラであって」「プロセッサ上のソフトウェア制御からな」るものとして構成された「メモリ・コントローラ」を、「メモリ管理を扱うシステム・コントローラ」の一般的な構成に従い、「ホスト／制御器インタフェース」と「命令発生器」とを含むものとするとともに、そのインタフェースとしての性質を捉えて「ホスト制御器インタフェース」と称呼すること、及び該「メモリ管理を扱うシステム・コントローラ」が、「コマンド」を発行して「セルの全てを既知の極性化状態とする」ための「読取り」と、「メモリーセル」への「書き戻」し（極性管理のための読出し／書込み）を行なうようにすることは、当業者が容易になし得たことである。
　
　さらに、本願の請求項１に係る発明の作用効果も、引用発明１及び周知技術から当業者が予測し得たものである。
　
５．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　従って、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。