【手続補正書】
【提出日】平成17年7月13日(2005.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチが表面から内部に向かって延在する半導体基板と、前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と、前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と、前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域とを備え、前記トレンチの底部に沿って前記基板中の応力が殆ど変化せず、前記本体領域と隣接する前記トレンチの側壁の一部に沿って第１の絶縁層が設けられ、前記トレンチの底部に沿って第２の絶縁層が設けられ、該第２の絶縁層は、前記第１の絶縁層に接続され、前記第１の絶縁層よりも厚いことを特徴とする金属−絶縁体−半導体（ＭＩＳ）デバイス。
【請求項２】
前記トレンチ内部において、前記第１の絶縁層と前記第２の絶縁層とに接続されたゲート領域を更に備えることを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項３】
前記ゲート領域がポリシリコンを含むことを特徴とする請求項２に記載のＭＩＳデバイス。
【請求項４】
前記トレンチの少なくとも前記底部に隣接する前記ドレイン領域に形成された前記第１の導電型の高導電領域を更に有することを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項５】
前記第１の絶縁層が酸化物を含むことを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項６】
前記第２の絶縁層が酸化物を含むことを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項７】
前記第２の絶縁層が多層絶縁層を構成していることを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項８】
前記ＭＩＳデバイスがＭＯＳＦＥＴを含むことを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項９】
トレンチが表面から内部に向かって延在する半導体基板と、前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と、前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と、前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域と、前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに接続されたゲート領域とを備え、前記トレンチの底部に沿って前記基板中の応力が殆ど変化せず、前記本体領域と隣接する前記トレンチの側壁の一部に沿って第１の絶縁層が設けられ、前記トレンチの底部に沿って第２の絶縁層が設けられ、該第２の絶縁層は、前記第１の絶縁層に接続され、前記第１の絶縁層よりも厚いことを特徴とするトレンチゲートＭＯＳＦＥＴ。
【請求項１０】
前記ゲート領域がポリシリコンを含むことを特徴とする請求項９に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１１】
前記トレンチの少なくとも前記底部に隣接する前記ドレイン領域に形成された前記第１の導電型の高導電領域を更に有することを特徴とする請求項９に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１２】
前記第１の絶縁層が酸化物を含むことを特徴とする請求項９に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１３】
前記第２の絶縁層が酸化物を含むことを特徴とする請求項９に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１４】
前記第２の絶縁層が多層絶縁層を構成していることを特徴とする請求項９に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１５】
トレンチが表面から内部に向かって延在する半導体基板と、前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と、前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と、前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域と、前記本体領域と隣接する前記トレンチの側壁の一部に沿って設けられた第１の絶縁層と、前記トレンチの底部に沿って前記第１の絶縁層よりも厚く設けられ、前記第１の絶縁層に接続された第２の絶縁層と、前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに接続されたゲート領域を備え、前記第１の絶縁層と前記第２の絶縁層との接続部に存在する移行絶縁層の厚さが、前記第１の絶縁層の厚さ以上であることを特徴とするトレンチゲートＭＯＳＦＥＴ。
【請求項１６】
前記トレンチの少なくとも前記底部に隣接する前記ドレイン領域に形成された前記第１の導電型の高導電領域を更に有することを特徴とする請求項１５に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１７】
トレンチが表面から内部に向かって延在する半導体基板と、前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と、前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と、前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域と、前記本体領域と隣接する前記トレンチの側壁の一部に沿って設けられた第１の絶縁層と、前記トレンチの底部に沿って前記第１の絶縁層よりも厚く設けられ、前記第１の絶縁層に接続された第２の絶縁層と、前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに接続されたゲート領域を備え、前記第２の絶縁層の垂直方向の中心点でとった前記トレンチの第１の直径が、前記本体領域との隣接部でとった前記トレンチの第２の直径以下であることを特徴とするトレンチゲートＭＯＳＦＥＴ。
【請求項１８】
前記トレンチの少なくとも前記底部に隣接する前記ドレイン領域に形成された前記第１の導電型の高導電領域を更に有することを特徴とする請求項１７に記載のトレンチゲートＭＯＳＦＥＴ。
【請求項１９】
半導体基板を準備する工程と、側壁と底部とを有するトレンチを前記基板中に形成する工程と、前記側壁上および底部上に厚い絶縁層を堆積させる工程と、マスク層を前記トレンチ内に堆積させる工程と、前記マスク層をエッチングすることにより、前記側壁上の厚い絶縁層の一部を露出させるとともに、前記トレンチの底部に前記マスク層の一部を残す工程と、前記厚い絶縁層をエッチングすることにより、前記側壁の露出部を形成するとともに、前記トレンチの底部に前記厚い絶縁層の一部を残す工程と、前記側壁の前記露出部上に薄い絶縁層を形成する工程、前記厚い絶縁層の一部の上側に、前記トレンチ内の前記薄い絶縁層に隣接してゲートを形成する工程とを有するＭＩＳデバイスの製造方法。
【請求項２０】
前記薄い絶縁層を形成する工程は、前記側壁を熱酸化する工程を含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記薄い絶縁層を形成する工程の前に、前記側壁上に薄い犠牲酸化膜を成長させる工程と、前記薄い絶縁層を形成する工程の前に、前記犠牲酸化膜を除去する工程とを更に含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記ゲートを形成する工程は、ドープしたポリシリコンを前記トレンチ内に堆積させる工程と、前記ドープしたポリシリコンを前記基板の表面とほぼ等しい高さまでエッチングする工程とを含むことを特徴とする請求項１９に記載の方法。
【請求項２３】
前記厚い絶縁層を堆積させる工程の前に、前記側壁上および底部上に薄い絶縁層を成長させる工程を更に含むことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記基板中に前記側壁に隣接して本体領域を形成する工程と、前記本体領域中に、前記側壁と前記基板の上面とに隣接してソース領域を形成する工程を更に含むことを特徴とする請求項１９に記載の方法。
【請求項２５】
前記トレンチの少なくとも前記底部に隣接して前記基板中に高導電領域を形成する工程を更に含むことを特徴とする請求項１９に記載の方法。
【請求項２６】
半導体基板を準備する工程と、側壁と底部とを有するトレンチを前記基板中に形成する工程と、厚い絶縁層を前記底部上に堆積させる工程と、前記厚い絶縁層に接続する薄い絶縁層を前記側壁上に形成する工程と、前記厚い絶縁層の上側に、前記薄い絶縁層に隣接して、ゲートを前記トレンチ内に形成する工程を有するＭＩＳデバイスの製造方法。
【請求項２７】
前記厚い絶縁層を堆積させる工程は、前記厚い絶縁層を前記側壁上および底部上に堆積させる工程と、マスク層を前記トレンチ内に堆積させる工程と、前記マスク層をエッチングすることにより、前記側壁上の厚い絶縁層の一部を露出させるとともに、前記トレンチの底部に前記マスク層の一部を残す工程と、前記厚い絶縁層をエッチングすることにより、前記側壁の露出部を形成するとともに、前記厚い絶縁層の一部を前記トレンチの底部に残す工程を含むことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記基板中に前記側壁に隣接して本体領域を形成する工程と、前記本体領域中に、前記側壁と前記基板の上面とに隣接してソース領域を形成する工程を更に含むことを特徴とする請求項２６に記載の方法。
【請求項２９】
前記トレンチの少なくとも前記底部に隣接して高導電領域を前記基板中に形成する工程を更に含むことを特徴とする請求項２６に記載の方法。
【請求項３０】
表面から内部に向かって延在するトレンチを規定する半導体基板と；
前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と；
前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と；
前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域とを備えており；
前記本体領域と隣接する前記トレンチの側壁の一部に沿って第１の絶縁層が設けられ、前記トレンチの底部に沿って第２の堆積された絶縁層が設けられ、該第２の絶縁層は前記第１の絶縁層に接触していることによって、基板内には該第２の絶縁層の形成による実質的な応力の発生がなく；さらに、
前記トレンチの底部に接触する前記ドレイン領域内の前記第１の導電型である高度にドープされた領域を備えていることを特徴とする金属−絶縁体−半導体（ＭＩＳ）デバイス。
【請求項３１】
前記トレンチ内部において、前記第１の絶縁層と前記第２の絶縁層とに接触するゲートを更に備えることを特徴とする請求項３０に記載のＭＩＳデバイス。
【請求項３２】
前記ＭＩＳデバイスがＭＯＳＦＥＴであることを特徴とする請求項３０に記載のＭＩＳデバイス。
【請求項３３】
表面から内部に向かって延在するトレンチを規定する半導体基板と；
前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と；
前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と；
前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域とを備えており；
前記本体領域と隣接する前記トレンチの側壁の一部に沿って第１の絶縁層が設けられ、前記トレンチの底部に沿って第２の堆積された絶縁層が設けられ、該第２の絶縁層は前記第１の絶縁層に接触し前記第１の絶縁層よりも厚いことによって、基板内には該第２の絶縁層の形成による実質的な応力の発生がなく；さらに、
前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに接触しているゲート領域と；
前記トレンチの底部に接触する前記ドレイン領域内の前記第１の導電型である高度にドープされた領域とを備えていることを特徴とするトレンチゲートデバイス。
【請求項３４】
前記ゲートがポリシリコンを含むことを特徴とする請求項３１に記載のＭＩＳデバイス又は請求項３３に記載のトレンチゲートデバイス。
【請求項３５】
前記第１の絶縁層が酸化物を含むことを特徴とする請求項３１に記載のＭＩＳデバイス又は請求項３３に記載のトレンチゲートデバイス。
【請求項３６】
前記第２の絶縁層が酸化物を含むことを特徴とする請求項３１に記載のＭＩＳデバイス又は請求項３３に記載のトレンチゲートデバイス。
【請求項３７】
前記第２の絶縁層が多層絶縁層であることを特徴とする請求項３１に記載のＭＩＳデバイス又は請求項３３に記載のトレンチゲートデバイス。
【請求項３８】
前記第１の絶縁層が熱的に成長させたものである請求項３１に記載のＭＩＳデバイス又は請求項３３に記載のトレンチゲートデバイス。
【請求項３９】
表面から内部に向かって延在するトレンチを規定する半導体基板と；
前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と；
前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と；
前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域と；
前記本体領域と隣接する前記トレンチの側壁の一部に沿って設けられた第１の絶縁層と；
前記トレンチの底部に沿って前記第１の絶縁層よりも厚く設けられ、前記第１の絶縁層に接触している第２の堆積された絶縁層とを備えており；
前記第１の絶縁層と前記第２の絶縁層との接続部に存在する移行絶縁層の厚さが、前記第１の絶縁層の厚さ以上であり；さらに、
前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに隣接するゲートを備えていることを特徴とするトレンチゲートデバイス。
【請求項４０】
表面から内部に向かって延在するトレンチを規定する半導体基板と；
前記トレンチの側壁と前記表面とに隣接した第１の導電型のソース領域と；
前記ソース領域と前記側壁とに隣接した前記第１の導電型と電荷が反対の第２の導電型の本体領域と；
前記本体領域と前記側壁とに隣接した前記第１の導電型のドレイン領域と；
前記本体領域と隣接する前記トレンチの側壁の一部に沿って設けられた第１の絶縁層と；
前記トレンチの底部に沿って前記第１の絶縁層よりも厚く設けられ、前記第１の絶縁層に接触している第２の堆積された絶縁層であって、基板内には該第２の絶縁層の形成による実質的な応力を発生させない該第２の絶縁層とを備えており；
前記第２の絶縁層の垂直方向の中心点における前記トレンチの幅が、前記本体領域との隣接部における前記トレンチの幅以下であり；さらに、
前記トレンチ内部において前記第１の絶縁層と前記第２の絶縁層とに隣接するゲートと；
前記トレンチの底部に接触する前記ドレイン領域内の前記第１の導電型である高度にドープされた領域とを備えていることを特徴とするトレンチゲートデバイス。
【請求項４１】
第１のドレイン領域と；
前記第１のドレイン領域の第１の表面に配置された本体領域と；
前記本体領域を通過し、部分的に前記第１のドレイン領域内に延在するゲート領域と；
前記本体領域の第１の部分と、前記ゲート領域の第１の部分の間に配置されたソース領域と；
前記ソース領域と前記ゲート領域の第１の部分の間および、前記本体領域と前記ゲート領域の第２の部分の間に配置され、第１の厚さを有する第１の絶縁層と； 
前記第１のドレイン領域の第１の部分と前記ゲート領域の第３の部分の間の少なくとも一部に配置され、且つ、前記第１の絶縁層に隣接する第２の絶縁層であって、前記第１の厚さよりも大きい第２の厚さを有し、且つ、前記第１のドレイン領域を酸化して形成したものではない該第２の絶縁層とを備えていることを特徴とする金属−絶縁体−半導体デバイス。
【請求項４２】
前記ゲート領域がポリシリコンを含むことを特徴とする請求項４１に記載の金属−絶縁体−半導体デバイス。
【請求項４３】
前記ゲート領域の前記第３の部分に隣接する前記第１のドレイン領域に形成された高導電領域を更に有することを特徴とする請求項４１に記載の金属−絶縁体−半導体デバイス。
【請求項４４】
前記第１の絶縁層が酸化物を含むことを特徴とする請求項４１に記載の金属−絶縁体−半導体デバイス。
【請求項４５】
前記第２の絶縁層が、ホスホシリケートガラス及びボロホシリケートガラスよりなる群から選ばれることを特徴とする請求項４１に記載の金属−絶縁体−半導体デバイス。
【請求項４６】
第１のドレイン領域と；
前記第１のドレイン領域の第１の表面に配置された本体領域と；
前記本体領域を通過し、部分的に前記第１のドレイン領域内に延在するゲート領域と；
前記本体領域の第１の部分と、前記ゲート領域の第１の部分の間に配置されたソース領域と；
前記ソース領域と前記ゲート領域の第１の部分の間および、前記本体領域の第２の部分と前記ゲート領域の第２の部分の間および、前記第１のドレイン領域の第１の部分と前記ゲート領域の第３の部分の間に配置され、第１の厚さを有する酸化物層と；
ホスホシリケートガラス及びボロホシリケートガラスよりなる材料群から選ばれ、前記第１のドレイン領域の第２の部分と前記ゲート領域の第４の部分の間に配置され、且つ、前記酸化物層に接続する絶縁層であって、前記第１の厚さよりも大きい第２の厚さを有する該絶縁層とを備えていることを特徴とする金属−絶縁体−半導体デバイス。
【請求項４７】
前記第１のドレイン領域が、第１の導電型の半導体を含むことを特徴とする請求項４６に記載の金属−絶縁体−半導体デバイス。
【請求項４８】
前記本体領域が、第２の導電型の半導体を含むことを特徴とする請求項４６に記載の金属−絶縁体−半導体デバイス。
【請求項４９】
前記ソース領域が、第１の導電型の半導体を含むことを特徴とする請求項４６に記載の金属−絶縁体−半導体デバイス。
【請求項５０】
前記第１のドレイン領域の第２の表面に配置された第２のドレイン領域を更に備え、該第２の表面が前記第１の表面の反対側であることを特徴とする請求項４６に記載の金属−絶縁体−半導体デバイス。
【請求項５１】
前記第２のドレイン領域が、第１の導電型の半導体を含むことを特徴とする請求項４６に記載の金属−絶縁体−半導体デバイス。
【請求項５２】
第１のドレイン領域と；
前記第１のドレイン領域の上方に配置された本体領域と；
前記本体領域を通過し、部分的に前記第１のドレイン領域内に延在するゲート領域と；
前記本体領域の第１の部分と、前記ゲート領域の第１の部分の間に配置されたソース領域と；
前記ソース領域と前記ゲート領域の第１の部分の間および、前記本体領域の第２の部分と前記ゲート領域の第２の部分の間および、前記第１のドレイン領域の第１の部分と前記ゲート領域の第３の部分の間に配置され、第１の厚さを有する二酸化ケイ素層と；
ホスホシリケートガラス及びボロホシリケートガラスよりなる材料群から選ばれ、前記第１のドレイン領域の第２の部分と前記ゲート領域の第４の部分の間に配置され、且つ、前記二酸化ケイ素層に接続する絶縁層であって、前記第１の厚さよりも大きい第２の厚さを有する該絶縁層とを備えていることを特徴とする金属−絶縁体−半導体デバイス。
【請求項５３】
前記第１のドレイン領域が、軽度にｎ−ドープ化した半導体を含むことを特徴とする請求項５２に記載の金属−絶縁体−半導体デバイス。
【請求項５４】
前記本体領域が、ｐ−ドープ化した半導体を含むことを特徴とする請求項５３に記載の金属−絶縁体−半導体デバイス。
【請求項５５】
前記ソース領域が、重度にｎ−ドープ化した半導体を含むことを特徴とする請求項５４に記載の金属−絶縁体−半導体デバイス。
【請求項５６】
前記第１のドレイン領域の下方に配置された第２のドレイン領域を更に備えることを特徴とする請求項５５に記載の金属−絶縁体−半導体デバイス。
【請求項５７】
前記第２のドレイン領域が、重度にｎ−ドープ化した半導体を含むことを特徴とする請求項５６に記載の金属−絶縁体−半導体デバイス。
【請求項５８】
前記ゲート領域がポリシリコンを含むことを特徴とする請求項５７に記載の金属−絶縁体−半導体デバイス。
【請求項５９】
前記ゲート領域の前記第４の部分に隣接する前記第１のドレイン領域内に配置されたｎ−ドープ化した半導体領域を更に備えることを特徴とする請求項５８に記載の金属−絶縁体−半導体デバイス。
【請求項６０】
前記絶縁層の厚さが、約０．１から０．３μｍの範囲内であることを特徴とする請求項４１又は５２に記載の金属−絶縁体−半導体デバイス。
【請求項６１】
前記絶縁層は、前記ドレイン領域内に実質的なストレスを発生させていないことを特徴とする請求項４１又は５２に記載の金属−絶縁体−半導体デバイス。
【請求項６２】
前記に酸化ケイ素層の厚さが、約１００から１０００Å（オングストローム）の範囲内であることを特徴とする請求項４１又は５２に記載の金属−絶縁体−半導体デバイス。