【手続補正書】
【提出日】平成18年7月28日(2006.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  α粒子反応性装置が上に規定された集積回路チップと、
前記集積回路チップに接続するためのＰｂ系のはんだバンプとを含み、前記Ｐｂ系のはんだバンプは、前記集積回路チップの表面上に形成された低アルファＰｂ層と、前記低アルファＰｂ層の上に形成されたＰｂ含有はんだ部分とを含み、前記低アルファＰｂ層はα粒子放出性成分を実質的に含まず、かつ前記Ｐｂ含有はんだ部分からのα粒子放出に対して実質的に不透過性である、装置。
【請求項２】  基板パッケージ、チップキャリア、およびプリント回路板のうちの１つをさらに含み、前記Ｐｂ系のはんだバンプは、基板パッケージ、チップキャリア、およびプリント回路板のうちの前記１つを前記集積回路チップに電気的に接続する、請求項１に記載の装置。
【請求項３】  前記Ｐｂ系のはんだバンプは、前記α粒子反応性装置の上に直接形成される、請求項１に記載の装置。
【請求項４】  前記α粒子反応性装置は、ＳＲＡＭメモリセルおよびＤＲＡＭメモリセルのうちの１つと関連付けられる、請求項１に記載の装置。
【請求項５】  前記集積回路チップはマイクロプロセッサ、メモリ、およびキャッシュのうちの１つを含む、請求項１に記載の装置。
【請求項６】  メモリ回路に結合されるマイクロプロセッサ回路をさらに含み、
前記メモリ回路および前記マイクロプロセッサ回路のうちの１つは、前記α粒子反応性装置を含む、請求項１に記載の装置。
【請求項７】  キャッシュ回路およびマイクロプロセッサ回路をさらに含み、前記キャッシュ回路および前記マイクロプロセッサ回路は双方とも前記集積回路チップ上に規定され、
前記α粒子反応性装置は前記キャッシュ回路のメモリセルと関連付けられる、請求項１に記載の装置。
【請求項８】  半導体チップを基板、チップキャリアおよび回路板のうちの１つに接続するはんだバンプであって、前記半導体チップは、前記はんだバンプの近傍において放射線起因ソフトエラーの影響を受けやすい装置を含み、前記はんだバンプは、
各々の厚さが約０．５−０．２μｍ未満である複数の薄いＰｂ層を含み、前記複数の薄いＰｂ層は前記半導体チップの回路に電気的に結合され、前記複数の薄いＰｂ層はα粒子放出性同位体を実質的に含まず、かつα粒子に対して実質的に不透過性であり、薄いＰｂ
層の各々は隣接する薄いＰｂ層から層界面によって隔てられており、前記はんだバンプはさらに
前記複数の薄いＰｂ層と前記基板との間に電気的に結合されるＰｂ含有はんだ部分を含み、前記Ｐｂ含有はんだ部分は、前記はんだバンプの相当の割合を含み、前記はんだバンプはさらに
前記薄いＰｂ層のすべてではないがそれらの中に延在する遷移領域を含み、前記遷移領域は、前記Ｐｂ含有はんだ部分および前記薄いＰｂ層からの混合材料を含む、はんだバンプ。
【請求項９】  前記複数の薄いＰｂ層の少なくとも１つ内に微量成分をさらに含み、前記微量成分は、前記少なくとも１つの薄いＰｂ層の溶解温度を前記Ｐｂ含有はんだ部分のリフロー温度に対して上昇させるよう選択される、請求項８に記載のはんだバンプ。
【請求項１０】  前記複数の薄いＰｂ層は実質的にＰｂ210を含まない、請求項８に記載のはんだバンプ。
【請求項１１】  前記複数の薄いＰｂ層の前記溶解温度は、前記リフロー温度よりも少なくとも約３０℃高い、請求項８に記載のはんだバンプ。
【請求項１２】  前記Ｐｂ含有はんだ部分は、少なくとも１つのα粒子放出性成分を含む、請求項１に記載の装置。
【請求項１３】  前記少なくとも１つのα粒子放出性成分はＰｂ210を含む、請求項１２に記載の装置。
【請求項１４】  前記低アルファＰｂ層は、前記Ｐｂ含有はんだ部分の約１００分の１から約１０００分の１のα粒子放出特性を示す、請求項１に記載の装置。
【請求項１５】  前記低アルファＰｂ層は、毎時間約０．１から約０．００１α粒子／ｃｍ2のα粒子放出特性を示す、請求項１に記載の装置。
【請求項１６】  前記Ｐｂ含有はんだ部分は、毎時間約１−１０α粒子／ｃｍ2よりも高いα粒子放出特性を示す、請求項１に記載の装置。
【請求項１７】  前記低アルファＰｂ層は第１のα粒子放出特性を示し、前記Ｐｂ含有はんだ部分は第２のα粒子放出特性を示し、
前記低アルファＰｂ層の厚さは前記第１および第２のα粒子放出特性に従って選択され、前記第１のα粒子放出特性の前記第２のα粒子放出特性に対する比率が低いほど、前記低アルファＰｂ層の厚さを薄くし得る、請求項１に記載の装置。
【請求項１８】  前記Ｐｂ含有はんだ部分は、Ｐｂ210およびその放射性崩壊先行物のいずれかまたは両方を含む、請求項１に記載の装置。
【請求項１９】  前記Ｐｂ含有はんだ部分は、ＳｎＰｂはんだまたはＩｎＰｂはんだのうちの１つを含む、請求項１に記載の装置。
【請求項２０】  前記低アルファＰｂ層は、前記低アルファＰｂ層の融点を前記Ｐｂ含有はんだ部分のリフロー温度よりも高く上昇させるための付加的な成分を含む、請求項１に記載の装置。
【請求項２１】  前記付加的な成分は、Ａｕ、Ｂａ、Ｃａ、Ｃｕ、Ｍｇ、Ｈｇ、および希土類元素の群から選択される元素を含む、請求項２０に記載の装置。
【請求項２２】  前記付加的な成分は前記低アルファＰｂ層に、その融点を、前記Ｐｂ含有はんだ部分の前記リフロー温度よりも少なくとも約２５度高く上昇させるのに十分な濃度で導入される、請求項２０に記載の装置。
【請求項２３】  前記付加的な成分は、約３重量％から約４重量％の濃度のＡｕ、約２重量％から約３重量％の濃度のＭｇ、約４重量％から約５重量％の濃度のＨｇの群から選択される元素を含む、請求項２０に記載の装置。
【請求項２４】  前記Ｐｂ含有はんだ部分は、前記低アルファＰｂ層の融点よりも低いリフロー温度を有する、請求項２０に記載の装置。
【請求項２５】  前記Ｐｂ含有はんだ部分はＳｎＰｂはんだおよびＩｎＰｂはんだのうちの１つを含み、
前記低アルファＰｂ層は、前記Ｐｂ含有はんだ部分のリフロー温度よりも少なくとも約
２５℃高い融点を有する、請求項２０に記載の装置。
【請求項２６】  前記低アルファＰｂ層は、複数の別々に形成されたそのサブレイヤを含み、前記サブレイヤの間の境界は、リフローの間の前記Ｐｂ含有はんだ部分から前記低アルファＰｂ層への前記α粒子放出放射性同位体の侵入を実質的に阻む、請求項１に記載の装置。
【請求項２７】  前記低アルファＰｂ層は、前記集積回路チップの導電性部分と電気的に接触して形成される、請求項１に記載の装置。
【請求項２８】  前記Ｐｂ系はんだバンプは、リフローされて、パッケージされた集積回路内の電気的および機械的な接続を形成する、請求項１に記載の装置。
【請求項２９】  前記パッケージされた集積回路は、オンチップキャッシュを備えたマイクロプロセッサを含み、
前記α粒子反応性装置または回路は、前記オンチップキャッシュのメモリセルを含む、請求項２８に記載の装置。
【請求項３０】  前記α粒子反応性装置または回路は、ＳＲＡＭメモリセルおよびＤＲＡＭメモリセルのうちの１つを含む、請求項１に記載の装置。
【請求項３１】  前記低アルファＰｂ層は厚さが少なくとも約０．５μｍである、請求項１に記載の装置。
【請求項３２】  前記低アルファＰｂ層は厚さが少なくとも約１．０μｍである、請求項１に記載の装置。
【請求項３３】  前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤは、合計で厚さが少なくとも約１．０μｍである、請求項２６に記載の装置。
【請求項３４】  前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤは、各々の厚さが約０．２μｍである、請求項２６に記載の装置。
【請求項３５】  前記低アルファＰｂ層の前記複数の別々に形成されたサブレイヤのうちの少なくとも１つは、前記少なくとも１つのサブレイヤの融点を前記Ｐｂ含有はんだ部分のリフロー温度よりも高く上昇させるための付加的な成分を含む、請求項２６に記載の装置。
【請求項３６】  前記低アルファＰｂ層は、前記Ｐｂ含有はんだ部分の約５０分の１未満のα粒子放出特性を示す、請求項１に記載の装置。
【請求項３７】  前記低アルファＰｂ層は、毎時間約０．５α粒子／ｃｍ2のα粒子放出特性を示す、請求項１に記載の装置。
【請求項３８】  前記低アルファＰｂ層は、毎時間約０．１−約０．００１α粒子／ｃｍ2未満のα粒子放出特性を示す、請求項１に記載の装置。