【手続補正書】
【提出日】平成18年8月4日(2006.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックド論理回路内の回路電力消費を低減するための装置であって、
第１の論理回路と、
前記第１の論理回路を介してクロック信号を受け取る第２の論理回路と、
前記第２の論理回路への前記第１の論理回路内のクロック信号の通過を、前記第２の論理回路から受け取るフィードバック信号の関数として阻止するための手段と
前記クロック信号の通過が前記第１の理論回路によって阻止されないときに、前記第２の理論回路のクロック信号入力部において、クロック信号を調節する手段と
を備えた装置。
【請求項２】
前記第１の論理回路を介してクロック信号の通過を阻止するための前記手段が、前記クロック信号を受け取ることによって前記第２の論理回路の所望の状態変化がもたらされるという、前記第２の論理回路内で検出された状態にのみ応答して、前記第１の論理回路を介して前記第２の論理回路に前記クロック信号を引き渡すように構成された、請求項１に記載の装置。
【請求項３】
クロック信号の通過を阻止するための前記手段が、前記第２の論理回路が前記クロック信号を受け取っても、前記第２の論理回路内の所望の状態変化を生成しない状態が前記第２の論理回路内に検出された場合に、前記第２の論理回路のクロック入力部に前記クロック信号を引き渡さないように構成された、請求項１に記載の装置。
【請求項４】
前記第２の論理回路が、組合せ論理回路または順序論理回路からなる、請求項１に記載の装置。
【請求項５】
前記第２の論理回路が集積回路の回路内に実装された、請求項１に記載の装置。
【請求項６】
クロック信号の通過を阻止するための前記手段が、
前記第２の論理回路による前記クロック信号の受信を選択的に阻止するように構成されたスイッチング回路と、
前記クロック信号を受け取っても前記第２の論理回路の状態に変化が生じない場合に、前記スイッチング回路を調節して、前記クロック信号を阻止するように構成された検出回路と
を備えた、請求項１に記載の装置。
【請求項７】
クロックドディジタル論理回路の回路電力消費を低減するための装置であって、前記クロックドディジタル論理回路から受け取るフィードバックの関数としてクロック信号を前記クロックドディジタル論理回路のクロック入力部へ引き渡すように構成されたクロック経路制御回路と、
前記クロック信号を、前記クロックドディジタル理論回路の前記クロック入力部に選択的に通過させるように構成された前記クロック経路制御回路内において、少なくとも１つの入力部を有する少なくとも１つの第１のトランジスタを含む第１のスイッチング回路と、
前記クロックドディジタル理論回路の入力部における前記クロック信号の入力により、前記クロックドディジタル理論回路内で所望の状態変化を生じさせるか否かを決定するための手段と、
前記クロック信号が、前記クロック信号の入力部に送られて、電力の消費を減少させているときに、前記クロックドディジタル理論回路のクロック信号入力部で、クロック信号を調節するための手段と
を備えた装置。
【請求項８】
クロック信号を調節するための前記手段が、前記ディジタル理論回路が受け取ったクロック信号の信号振幅を減少させるための回路を含む、請求項７に記載の装置。
【請求項９】
前記回路が、経路構造に接続されたトランジスタを含んでおり、前記経路構造は、前記ディジタル理論回路が受け取ったクロック信号の電圧のレベルを変化させるために選択された基準電圧に接続されたゲートを有する、請求項８に記載の装置。
【請求項１０】
前記クロック信号を調節するための前記手段が、前記第１のスイッチング回路によって、前記クロック信号の通過に応答して、前記クロックドディジタル理論回路の前記クロック入力部を所定の電圧状態に向かって引っ張るための回路を備えており、
前記回路が、予備充電動作を妨げることなく、第２の理論回路のクロック入力部において電圧を保持するための十分な電流の流れを可能にするように構成されている、
請求項７に記載の装置。
【請求項１１】
前記第１のスイッチング回路による前記クロック信号の阻止に応答して、前記クロックドディジタル論理回路の前記クロック入力部を所定の電圧状態に向けて引っ張るように構成された第２のスイッチング回路をさらに備えた、請求項７に記載の装置。
【請求項１２】
前記第２のスイッチング回路が、前記クロックドディジタル論理回路の前記クロック入力部と所定の電圧との間に接続され、前記第１のスイッチング回路による前記クロック信号の阻止に応答して起動される少なくとも１つの第２のトランジスタを備えた、請求項１１に記載の装置。
【請求項１３】
決定するための前記手段が、前記第１のスイッチング回路の制御入力部と前記クロックドディジタル論理回路との間の少なくとも１つの電気接続を備え、
前記クロックドディジタル論理回路内で検出される状態に応答して前記スイッチング回路の起動が調節される、請求項７に記載の装置。
【請求項１４】
決定するための前記手段が、前記クロックドディジタル論理回路内で検出した状態に応答して、前記スイッチング回路の状態を調節するように構成された検出回路を備えた、請求項７に記載の装置。
【請求項１５】
前記検出回路が、前記クロックドディジタル論理回路の出力状態を決定するように構成された論理回路を備えた、請求項７に記載の装置。
【請求項１６】
前記出力状態を前記クロックドディジタル論理回路の１つまたは複数の入力と比較するように構成された追加論理回路を前記検出回路内にさらに備えた、請求項１５に記載の装置。
【請求項１７】
相互接続された、クロック入力部で受け取るクロック信号の変化に応答して論理機能を実行するように構成された複数のスイッチング素子と、
前記クロック信号を、相互接続された前記スイッチング素子の前記クロック入力部に選択的に引き渡すように構成されたクロックスイッチング回路と、
前記クロックスイッチング回路に接続されて、前記クロックスイッチング回路の選択的な引渡し状態を制御するための検出器と、
クロック信号が、前記クロックスイッチング回路を通過するときに、クロック信号の信号振幅を減少させるためのレベルシフト回路と
を備え、
相互接続された前記スイッチング素子の所望の状態変化が、前記クロック信号の受取りに応答して生じないという、相互接続された前記スイッチング素子の検出状態に応答して、前記クロックスイッチング回路を高インピーダンスモードにセットするように、前記検出器が構成されていることを特徴とするディジタル論理回路。
【請求項１８】
前記レベルシフト回路が、経路構造に接続されたトランジスタを含んでおり、前記経路構造のゲートは、論理関数について、相互接続された前記スイッチング素子が受け取ったクロック信号の電圧レベルをシフトするために選択された基準電圧に接続されている、請求項１７に記載のディジタル論理回路。
【請求項１９】
前記検出器が、前記ディジタル論理回路の１つまたは複数の中間状態もしくは出力状態を決定するように構成された論理回路を備えた、請求項１７に記載のディジタル論理回路。
【請求項２０】
前記中間状態または出力状態を前記クロックドディジタル論理回路の１つまたは複数の入力と比較するための追加論理回路を前記検出回路内にさらに備え、比較の結果によって前記クロックスイッチング回路の選択が行われる、請求項１９に記載のディジタル論理回路。
【請求項２１】
前記検出器が、前記ディジタル論理回路内の所望の中間状態変化または出力状態変化の生成に必要な入力状態および中間状態が満たされると、前記クロック信号を前記相互接続されたスイッチング素子のクロック入力部に引き渡すように前記クロックスイッチング回路を起動するように構成された、請求項１７に記載のディジタル論理回路。
【請求項２２】
前記ディジタル論理回路内の所望の出力状態が生じているところの入力状態が満たされると、前記検出器が、前記クロック信号を前記相互接続されたスイッチング素子のクロック入力部に引き渡すように前記クロックスイッチング回路を起動するように構成された、請求項１７に記載のディジタル論理回路。
【請求項２３】
クロック信号の変化を受け取ることによって状態変化が起動されるディジタル論理回路であって、
相互接続された、クロック信号入力部で受け取るクロックの変化に応答して論理機能を実行するように構成された複数のスイッチング素子と、
相互接続された前記複数のスイッチング素子内で検出される回路状態に応答して、前記相互接続された複数のスイッチング素子による前記クロック信号変化の受信を阻止するように構成されたクロック経路制御回路と
を備え、
前記クロック経路制御回路が、前記クロック信号入力部による受信に先立って前記クロック信号が通過しなければならない低インピーダンス状態と、前記クロック信号入力部による前記クロック信号の受信が阻止される高インピーダンス状態とを有する少なくとも１つのスイッチング素子を使用して構成されており、
前記クロック信号が、相互接続された前記スイッチング素子の前記クロック信号入力部に引き渡されないときに、前記クロック信号を所定の電圧状態に引っ張るように構成された少なくとも１つのトランジスタを備える第１のプルアップと、
前記クロック信号が、相互接続された前記スイッチング素子の前記クロック信号入力部に引き渡されるときに、前記クロック信号を前記所定の電圧状態に引っ張るように構成された少なくとも１つのトランジスタを備える第２のプルアップと、
を更に備え、
前記第２のプルアップが、動的理論予備充電を妨げることなく、前記クロック信号の移行時に、第２の理論回路のクロック入力部において電圧を保持するための十分な電流の流れを可能にするように構成されている
ことを特徴とするディジタル論理回路。
【請求項２４】
前記クロック経路制御回路が、前記相互接続されたスイッチング素子内の入力、出力および中間信号とノード状態との間に存在する関係に応答して回路状態を検出するように構成された、請求項２３に記載のディジタル論理回路。
【請求項２５】
相互接続された前記複数のスイッチング素子が動的論理回路を備え、クロックによって予備充電フェーズおよび評価フェーズが制御され、それにより相互接続された前記複数のスイッチング素子内の状態変化がトリガされる、請求項２３に記載のディジタル論理回路。
【請求項２６】
相互接続された前記複数のスイッチング素子内の前記予備充電フェーズおよび評価フェーズが、前記クロック信号に応答して動作する相補型回路によって制御され、それにより、予備充電の間、第１の回路から回路ノードが充電され、次に、受け取った前記クロック信号に応答して、前記評価フェーズの間、第２の回路を介して電荷が散逸もしくは保持される、請求項２５に記載のディジタル論理回路。
【請求項２７】
前記ディジタル論理回路が組合せ論理回路からなる、請求項２３に記載のディジタル論理回路。
【請求項２８】
前記組合せ論理回路の状態変化が、前記クロック入力部で受け取る前記クロック信号の変化に応答して生じる、請求項２７に記載のディジタル論理回路。
【請求項２９】
前記ディジタル論理回路が順序論理回路からなる、請求項２３に記載のディジタル論理回路。
【請求項３０】
前記順序論理回路が、前記クロック信号を前記順序論理回路の前記クロック入力部で受け取って、前記順序論理回路内の信号状態のラッチングを制御するように構成された、請求項２９に記載のディジタル論理回路。
【請求項３１】
前記順序論理回路が、前記クロック信号の受信に応答して順序ディジタル論理回路の順序論理機能を起動するように構成された、請求項３０に記載のディジタル論理回路。
【請求項３２】
前記相互接続されたスイッチング素子がトランジスタを備えた、請求項２３に記載のディジタル論理回路。
【請求項３３】
前記トランジスタが、集積回路内の１つまたは複数の所定のデバイスプロセスで製造された、請求項３２に記載のディジタル論理回路。
【請求項３４】
前記デバイスプロセスがＣＭＯＳ製造プロセスからなる、請求項３３に記載のディジタル論理回路。
【請求項３５】
クロック信号をクロック信号入力部で受け取って、ディジタル論理回路ステージ内の状態変化をトリガするように構成された前記ディジタル論理回路ステージの電力散逸を低減する方法であって、
（ａ）クロック信号を前記クロック信号入力部で受け取っても、前記ディジタル論理回路ステージ内の所定のセットの状態の下では前記ディジタル論理回路ステージ内の状態に変化が生じないことを決定するステップと、
（ｂ）前記ディジタル論理回路ステージ内の前記状態変化が生じない前記状態の少なくとも一部に応答して、前記クロック信号を前記ディジタル論理回路ステージの前記クロック信号入力部から分離するステップと
（ｃ）前記クロック信号が分離されないときに、クロック信号入力部を調節して、容量または漏れ電流を減少するステップと
を含む方法。
【請求項３６】
前記クロック信号を分離する前記ステップが、
前記ディジタル論理回路ステージによる前記クロック信号入力部での前記クロック信号の受信を回避するように前記クロック信号を阻止するステップと、
信号の浮動を防止するように、前記ディジタル論理回路ステージの前記クロック信号入力部を所定の電圧状態に向けて引っ張るステップとを含む、請求項３５に記載の方法。
【請求項３７】
前記クロック信号を阻止する前記ステップが、前記クロック信号入力部への接続に先立って、前記クロック信号が通過しなければならないパストランジスタをゲートオフするステップを含む、請求項３６に記載の方法。
【請求項３８】
クロック信号入力部で受け取るクロック信号の変化に応答して、その状態変化がトリガされるディジタル論理回路ステージの電力散逸を低減する方法であって、
（ａ）前記ディジタル論理回路ステージ内の、クロックの変化を受け取ることによって回路動作が生じる状態を検出するステップと、
（ｂ）前記状態の検出に応答して、前記クロックを前記ディジタル論理回路ステージへ伝達し、それ以外の場合には、前記クロック信号を阻止し、それにより前記クロックの変化に関連する総合ゲート容量ローディングを低減するステップと、
（ｃ）前記クロック信号が前記ディジタル論理回路ステージへ伝達されるときに、レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、前記ディジタル論理回路ステージの入力部における浮動状態を減少させることによって、前記クロック信号入力部を調節するステップと
を含む方法。
【請求項３９】
クロック信号の変化を受け取ることによって中間状態または出力状態の変化をトリガするように構成された、改良されたディジタル論理回路であって、
クロック経路制御回路が検出した前記ディジタル論理回路内の信号状態が、前記クロック信号の変化を受け取っても前記ディジタル論理回路内に所望の状態変化が生じないことを示している場合、クロック阻止モードにおいて、前記ディジタル論理回路によるクロック信号の受信を阻止するように構成されたクロック経路制御回路を含み、
前記クロック経路制御回路が阻止モードに置かれていないときに、レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、前記ディジタル論理回路ステージの入力部における浮動状態を減少させることによって、前記ディジタル理論回路が受け取った前記クロック信号を調節することを特徴とする、
ディジタル論理回路。
【請求項４０】
前記クロック経路制御回路が、
クロックスイッチング素子と、
前記ディジタル論理回路が前記クロック信号の変化を受け取った場合に、前記ディジタル論理回路内に前記所望の状態変化が生じるかどうかの決定に応答して前記クロックスイッチング素子の導通状態を調節するための手段とを備えた、請求項３９に記載のディジタル論理回路。
【請求項４１】
前記クロック経路制御回路が集積回路内に実装された、請求項３９に記載のディジタル論理回路。
【請求項４２】
前記クロック経路制御回路が、前記ディジタル論理回路と共に集積回路内に実装された、請求項３９に記載のディジタル論理回路。
【請求項４３】
前記所望の状態変化が、出力状態変化、中間回路状態変化もしくはノード電圧変化からなる、請求項３９に記載のディジタル論理回路。
【請求項４４】
前記中間回路状態変化が、前記ディジタル論理回路の出力または入力に直接反映されない回路に生じる状態変化からなる、請求項４３に記載のディジタル論理回路。
【請求項４５】
前記ノード電圧変化が、前記クロックの変化に応答して予備充電中に生じるノード電圧変化からなる、請求項４３に記載のディジタル論理回路。
【請求項４６】
前記クロック経路制御回路が、クロック信号を受け取ることによって所望の状態変化がもたらされるかどうかを決定するように、前記ディジタル論理回路内の少なくとも１つの入力、中間状態もしくは出力状態を評価することによって信号状態を検出するように構成された、請求項３９に記載のディジタル論理回路。
【請求項４７】
前記クロック経路制御回路が、任意の組合せの出力状態、中間回路状態およびノード電圧状態を比較することによって信号状態を検出して、クロック信号を受け取ることにより所望の状態変化がもたらされるかどうかを決定するように構成された、請求項３９に記載のディジタル論理回路。
【請求項４８】
クロック入力による論理回路内の回路ノードの不要な容量性充電および放電を低減するように構成されたディジタル論理回路であって、
相互接続された、クロック信号の変化に応答して論理機能を実行するように構成された複数のスイッチング素子と、
真論理評価に応答して、相互接続された前記複数のスイッチング素子による前記クロック信号の受信を阻止するための手段と
レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、相互接続された前記複数のスイッチング素子の入力部における浮動状態を減少させることによって、阻止された状態において、相互接続された前記複数のスイッチング素子が受け取った前記クロック信号を調節するための手段と
を備えたディジタル論理回路。
【請求項４９】
前記クロック信号を阻止するための手段が、
相互接続された前記スイッチング素子への前記クロック信号の通過を制御するためのクロックスイッチング回路と、
相互接続された前記複数のスイッチング素子内で検出される少なくとも１つの状態に応答して、相互接続された前記複数のスイッチング素子への前記クロック信号の通過を阻止するように前記クロックスイッチング回路の状態を調節するための手段とを備えた、請求項４８に記載のディジタル論理回路。
【請求項５０】
前記クロックスイッチング回路の状態を調節するための前記手段が、前記クロックスイッチング回路と、前記相互接続された複数のスイッチング素子内の選択された入力部、出力部または中間ノードとの間に少なくとも１つの電気接続を備えた、請求項４９に記載のディジタル論理回路。
【請求項５１】
前記クロックスイッチング回路の状態を調節するための前記手段が、相互接続された前記スイッチング素子内で検出される、ある組合せの入力状態、出力状態および中間ノード状態に応答して前記クロックスイッチング回路の状態を調節するように構成された検出器回路を備えた、請求項４９に記載のディジタル論理回路。
【請求項５２】
前記真論理評価が、前記クロック信号を受け取ることによって相互接続された前記複数のスイッチング素子のその時点における入力状態、中間状態および出力状態が、相互接続された前記複数のスイッチング素子の所望の状態変化をもたらすか否かを決定する論理評価からなる、請求項４８に記載のディジタル論理回路。
【請求項５３】
相互接続された前記複数のスイッチング素子が組合せ論理機能を実施し、前記組合せ論理機能に対するその時点における組合せの入力状態では、前記クロック信号の変化を受け取っても前記組合せ論理機能の出力状態が変化しない場合、前記組合せ論理機能に対する前記クロック信号が阻止される、請求項４８に記載のディジタル論理回路。
【請求項５４】
相互接続された前記複数のスイッチング素子が順序論理機能を実施し、前記クロック信号を受け取っても、前記順序論理機能内のその時点における入力状態および中間状態では、前記順序論理機能の新しい出力状態に向かった前記順序論理機能の所望の状態進行に寄与しない場合、前記順序論理機能に対する前記クロック信号が阻止される、請求項４８に記載のディジタル論理回路。
【請求項５５】
少なくとも１つのデータ入力部からデータ信号を受け取る少なくとも１つのトランジスタと、
前記トランジスタの出力部に結合され、前記データ入力部に基づいてデータ出力部の状態変化をトリガするためのクロック信号をクロック入力部で受け取るように構成されたゲーティング回路と、
前記データ出力部の状態に応答して、前記ゲーティング回路への前記クロック信号の通過を選択的に阻止するように構成されたクロック阻止回路と
レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、前記ゲーティング回路の入力部における浮動状態を減少させることによって、前記ゲーティング回路に伝達される前記クロック信号を変化させるように構成されたクロック変化回路と
を備えた動的論理回路。
【請求項５６】
少なくとも２つのトランジスタが、対応するデータ入力部からデータ信号を受け取るように構成され、
前記ゲーティング回路が、前記クロック信号によってトリガされると、複数の前記データ入力部の多数の前記データ信号に関連する論理機能に従って前記データ出力部の状態を変化させるように構成された、請求項５５に記載の動的論理回路。
【請求項５７】
前記論理機能が、反転バッファ、非反転バッファ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＸＯＲゲート、一致回路およびそれらの組合せからなる組合せ論理機能のグループから選択される、請求項５６に記載の動的論理回路。
【請求項５８】
前記クロック阻止回路が、さらに、前記データ出力部の状態と相俟った前記データ入力部の状態に応答して、前記ゲーティング回路への前記クロック信号の通過を選択的に阻止するように構成された、請求項５５に記載の動的論理回路。
【請求項５９】
前記クロック変化回路が、前記ゲーティング回路の前段に、前記ゲーティング回路の前記クロック入力部での受信に先立って前記クロック信号の振幅を低下させるように構成されたレベルシフタ回路を含む、請求項５５に記載の動的論理回路。
【請求項６０】
前記レベルシフタ回路が、前記クロック信号が通過する、前記ゲーティング回路が受信する前に前記クロック信号の振幅を小さくするだけの十分なインピーダンスにドライブされるトランジスタを備えた、請求項５９に記載の動的論理回路。
【請求項６１】
それぞれ関連するデータ入力部を介してデータ信号を受け取る、直列に配列されたＡＮＤ構成の複数のトランジスタと、
直列に配列された前記複数のトランジスタの両端に相補型トランジスタを有し、そして、クロック信号の変化を受け取ると、前記複数のトランジスタのＡＮＤ組合せに応答する出力信号を生成するように構成されたゲーティング回路と、
前記出力信号の状態に応答して、前記ゲーティング回路への前記クロック信号の通過を選択的に阻止するように構成されたクロック阻止回路と
レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、前記ゲーティング回路の入力部における浮動状態を減少させることによって、前記ゲーティング回路に引き渡された前記クロック信号を変更するように構成されたクロック変化回路と
を備えた動的組合せ論理回路。
【請求項６２】
前記ゲーティング回路からの前記出力信号に接続された反転バッファまたは非反転バッファをさらに備えた、請求項６１に記載の動的論理回路。
【請求項６３】
クロック入力部のクロック信号の変化によってトリガされると、データ入力部で受け取るデータ信号に応答する少なくとも１つのデータ出力部を有し、その前に受け取ったクロック入力の変化に応答した前記データ入力部の状態に応答してその前にセットされた論理状態を保持し、かつ、生成するように構成された双安定回路と、
前記双安定回路に結合され、そして、前記データ入力部の信号と前記データ出力部の信号との間の関係に応答して前記クロック信号の変化の受信を阻止するように構成されたクロック経路制御回路と
レベルシフトして、クロック信号の振幅を減少する電力消費に向かって減少させることにより、そして／または、クロック信号レベルを十分に引き上げて、ゲーティング回路の入力部における浮動状態を減少させることによって、前記ゲーティング回路に伝達され、そして、前記ゲーティング回路から阻止されないクロック信号を変更するように構成されたクロック変化回路と
を備えた動的論理回路。
【請求項６４】
前記クロック経路制御回路が、前記データ入力部の信号と前記データ出力部の信号との間の等価関係に応答するように構成された、請求項６３に記載の動的論理回路。
【請求項６５】
前記クロック経路制御回路が、前記双安定回路の前記クロック入力部での前記クロック信号の受信を阻止するだけの十分な大きさのインピーダンスモードに移行するように構成された少なくとも１つの第１のトランジスタを備えた、請求項６３に記載の動的論理回路。
【請求項６６】
前記双安定回路の前記クロック入力部に接続された、前記クロック入力部を所望の論理状態に向けてバイアスするための少なくとも１つの第２のトランジスタをさらに備えた、請求項６５に記載の動的論理回路。
【請求項６７】
前記双安定回路の前記クロック入力部の前記バイアス化が、前記双安定回路によって生成される前記出力信号に応答して実施される、請求項６６に記載の動的論理回路。
【請求項６８】
前記クロック変化回路が、前記クロック経路制御回路の前段に、前記クロック経路制御回路の前記クロック入力部での受信に先立って前記クロック信号の振幅を変更するためのレベルシフタ回路を含む、請求項６５に記載の動的論理回路。
【請求項６９】
前記レベルシフタ回路が、前記クロック信号が通過する、前記クロック経路制御回路の前記クロック入力部での受信に先立って前記クロック信号の振幅を小さくするだけの十分なインピーダンスにドライブされるトランジスタを備えた、請求項６８に記載の動的論理回路。
【請求項７０】
前記クロック信号入力部におけるクロック信号を調節する前記手段が、前記第１の理論回路が受け取ったクロック信号の振幅を減少させるための回路を含む、請求項１に記載の装置。
【請求項７１】
前記回路が、経路構造に接続されたトランジスタを含んでおり、前記経路構造は、前記第１の理論回路が受け取ったクロック信号の電圧のレベルを変化させるために選択された基準電圧に接続されたゲートを有する、請求項７０に記載の装置。
【請求項７２】
前記第１の理論回路が、クロック経路回路と、
前記第２の理論回路から受け取ったフィードバック信号によってゲートされ、前記第２の理論回路の受取りに先立って、クロック信号を引き上げるように構成された第１のプルアップとを備えており、
電力消費を低減するための前記手段は、第２のプルアップを備えており、前記第２のプルアップは、前記フィードバック信号の反対側に接続されて、浮動状態を減少させるゲートを有している、請求項１に記載の装置。
【請求項７３】
前記第２のプルアップは、予備充電を妨げることなく、第２の理論回路のクロック入力部において電圧を保持するための十分な電流の流れを可能にするように構成されている、請求項７２に記載の装置。
【請求項７４】
前記第２のプルアップは、前記第１のプルアップに比して、減少したトランジスタ幅を有して、トランジスタコンダクタンスを制限するように構成されている、請求項７３に記載の装置。
【請求項７５】
前記クロック信号の変更は、前記クロック信号の振幅を、減少した電流消費に向かって低下させ、そして、または、前記クロック信号を引き上げて、前記クロック信号の伝達中における浮動状態を回避することを含む、請求項３５に記載の方法。
【請求項７６】
前記クロック信号の引上げは、予備充電動作を妨げることなく、ディジタル論理回路ステージのクロック入力部において電圧を保持するための十分な電流の流れを可能にする、請求項３８に記載の方法。
【請求項７７】
前記クロック信号の引上げは、トランジスタコンダクタンスを制限するためのプルアップトランジスタの幅を減少させることからなっており、前記トランジスタは、前記クロック信号の前記ディジタル論理回路ステージへの伝達に応答して動作する、請求項７６に記載の方法。
【請求項７８】
変更するための前記手段は、阻止するための前記手段が動作しないときに、動作するプルアップトランジスタを含み、
前記プルアップトランジスタは、予備充電動作を妨げることなく、相互接続された複数のスイッチング素子のクロック入力部において電圧を保持するための十分な電流の流れを可能にするように構成されている、請求項４８に記載のディジタル論理回路。