(57)【要約】【課題】リカバリ時のサージピーク電圧を低減できる半導体装置を提供することを目的とする。【解決手段】カソード層２２に、第２電極２３と電気的に接続されると共に、フィールドストップ層２０とＰＮ接合を構成するキャリア注入層２４を形成する。そして、ＦＷＤ素子２ａに順方向電流が流れている状態から当該電流を遮断する際、ＦＷＤ素子２ａ内の第１キャリアがキャリア注入層２４上に位置するフィールドストップ層２０を通過してカソード層２２へと流れることにより、第２電極２３からキャリア注入層２４を介して第２キャリアがドリフト層１１に注入されるようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＩＧＢＴ素子（１ａ）を有するＩＧＢＴ領域（１）と、ＦＷＤ素子（２ａ）を有するＦＷＤ領域（２）が共通の半導体基板（１０）に形成されている半導体装置において、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１４）と、
前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（１６）と、
前記ゲート絶縁膜上に配置されたゲート電極（１７）と、
前記ドリフト層を挟んで前記ベース層と反対側に配置され、前記ドリフト層よりも高不純物濃度とされた第１導電型のフィールドストップ層（２０）と、
前記フィールドストップ層を挟んで前記ドリフト層と反対側に配置された第２導電型のコレクタ層（２１）と、
前記フィールドストップ層を挟んで前記ドリフト層と反対側に配置されると共に前記コレクタ層と隣接するカソード層（２２）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
前記カソード層には、前記コレクタ層と離れた位置に、前記第２電極と電気的に接続されると共に前記フィールドストップ層とＰＮ接合を構成する第２導電型のキャリア注入層（２４）が形成されており、
前記ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、前記ＦＷＤ素子内の第１キャリアが前記キャリア注入層上に位置する前記フィールドストップ層を通過して前記カソード層へと流れることにより、前記第２電極から前記キャリア注入層を介して第２キャリアが前記ドリフト層に注入される半導体装置。
【請求項２】
前記キャリア注入層は、前記カソード層に１つのみ形成されている請求項１に記載の半導体装置。
【請求項３】
前記キャリア注入層は、前記カソード層の中心を含んで形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記キャリア注入層は、前記半導体基板の平面方向における一方向に沿って延設されており、前記フィールドストップ層の不純物濃度をＮｆｓ［ｃｍ−３］とし、前記キャリア注入層における延設方向と直交する方向であり、前記半導体基板の平面方向に沿った方向の長さを幅Ｗ［μｍ］とすると、Ｗ＞６．８×１０−１６×Ｎｆｓ＋２０を満たす請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ素子（以下では、ＩＧＢＴ素子という）とフリーホイールダイオード素子（以下では、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。また、ベース層の表層部には、トレンチに接するようにＮ＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ＋型のコレクタ層およびＮ＋型のカソード層が形成されている。
【０００４】
そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【０００５】
このような半導体装置では、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ素子を有するＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ素子を有するＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、Ｎ型のカソード層およびドリフト層と、Ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。
【０００６】
上記半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共にゲート電極に所定電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。
【０００７】
また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加されると、ベース層から正孔がドリフト層に供給されると共にカソード層から電子がドリフト層に供給されてオン状態となる。その後、ＦＷＤ素子は、下部電極に上部電極より高い電圧が印加されると、ＦＷＤ素子内に蓄積された正孔が上部電極に引き寄せられると共に電子が下部電極に引き寄せられることでリカバリ電流が発生するリカバリ状態となり、リカバリ状態が経過した後にオフ状態となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５１５７２０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような半導体装置では、ＦＷＤ素子をオン状態からオフ状態にする際のリカバリ状態において、ドリフト層とベース層との間に構成される空乏層が下部電極側（すなわち、半導体基板の裏面側）に伸びることでリカバリ時のサージピーク電圧が大きくなり易い。そして、リカバリ時のサージピーク電圧が大きくなることにより、半導体装置が破壊されてしまうことが懸念される。
【００１０】
本発明は上記点に鑑み、リカバリ時のサージピーク電圧を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１では、ＩＧＢＴ素子（１ａ）を有するＩＧＢＴ領域（１）と、ＦＷＤ素子（２ａ）を有するＦＷＤ領域（２）が共通の半導体基板（１０）に形成されている半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部であって、ベース層を挟んでドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１４）と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（１６）と、ゲート絶縁膜上に配置されたゲート電極（１７）と、ドリフト層を挟んでベース層と反対側に配置され、ドリフト層よりも高不純物濃度とされた第１導電型のフィールドストップ層（２０）と、フィールドストップ層を挟んでドリフト層と反対側に配置された第２導電型のコレクタ層（２１）と、フィールドストップ層を挟んでドリフト層と反対側に配置されると共にコレクタ層と隣接する第１導電型のカソード層（２２）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、を備え、カソード層には、コレクタ層と離れた位置に、第２電極と電気的に接続されると共にフィールドストップ層とＰＮ接合を構成する第２導電型のキャリア注入層（２４）が形成されており、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、ＦＷＤ素子内の第１キャリアがキャリア注入層上に位置するフィールドストップ層を通過してカソード層へと流れることにより、第２電極からキャリア注入層を介して第２キャリアがドリフト層に注入されるようにしている。
【００１２】
これによれば、リカバリ時において、ベース層とドリフト層との間に構成される空乏層が第２電極側に向かって伸びることを抑制でき、リカバリ時のサージピーク電圧を低減できる（例えば、図５、図６参照）。
【００１３】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１】半導体装置の他面側の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】リカバリ電流が流れる際の電子の動きを示す模式図である。
【図４】リカバリ時の空乏層を示す模式図である。
【図５】空乏層の電界強度を示す図である。
【図６】リカバリ時のサージピーク電圧とキャリア注入層の幅との関係を示す図である。
【図７】キャリア注入層の必要最小幅と、フィールドストップ層の不純物濃度との関係を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１７】
図１に示されるように、半導体装置は、ＩＧＢＴ素子１ａを有するＩＧＢＴ領域１と、ＦＷＤ素子２ａを有するＦＷＤ領域２とが同じチップ内に形成されたＲＣ（Reverse Conducting）−ＩＧＢＴである。
【００１８】
具体的には、半導体装置は、図２に示されるように、Ｎ−型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。なお、ベース層１２は、例えば、半導体基板１０の一面１０ａ側からＰ型の不純物がイオン注入された後に熱処理されることで形成される。
【００１９】
そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１およびＦＷＤ領域２にそれぞれ形成され、半導体基板１０の一面１０ａの平面方向のうちの一方向（すなわち、図２中の紙面垂直方向）に沿って等間隔に形成されている。
【００２０】
ベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１４、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１５がそれぞれ形成されている。具体的には、エミッタ領域１４は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１５は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。
【００２１】
より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
【００２２】
トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１３の壁面のうちのエミッタ領域１４とドリフト層１１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。
【００２３】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８上には、層間絶縁膜１８に形成されたコンタクトホール１８ａを介してエミッタ領域１４およびコンタクト領域１５（すなわち、ベース層１２）と電気的に接続される上部電極１９が形成されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１においてエミッタ電極として機能し、ＦＷＤ領域２においてアノード電極として機能する上部電極１９が形成されている。なお、本実施形態では、上部電極１９が第１電極に相当している。
【００２４】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。
【００２５】
そして、ＩＧＢＴ領域１では、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ＋型のコレクタ層２１が形成され、ＦＷＤ領域２では、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ＋型のカソード層２２が形成されている。つまり、ＦＳ層２０を挟んでドリフト層１１と反対側には、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、ＩＧＢＴ領域１とＦＷＤ領域２とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、コレクタ層２１上の部分がＩＧＢＴ領域１とされ、カソード層２２上の部分がＦＷＤ領域２とされている。なお、カソード層２２は、図１に示されるように、半導体基板１０の平面方向における一方向（すなわち、図１中紙面上下方向）に沿って延設されている。
【００２６】
また、図２に示されるように、コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１においてはコレクタ電極として機能し、ＦＷＤ領域２においてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。
【００２７】
そして、上記のように構成されていることにより、ＦＷＤ領域２においては、ベース層１２およびコンタクト領域１５をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子２ａが構成されている。
【００２８】
また、カソード層２２には、下部電極２３と電気的に接続されると共にＦＳ層２０とＰＮ接合を構成し、コレクタ層２１から離れた位置にＰ＋型のキャリア注入層２４が形成されている。具体的には、キャリア注入層２４は、図１および図２に示されるように、カソード層２２の延設方向に沿って延設されていると共に、カソード層２２の幅方向における中心を含み、当該中心に対して左右対称となるように形成されている。より詳しくは、キャリア注入層２４は、当該キャリア注入層２４の幅方向における中心と、カソード層２２の幅方向における中心とが一致するように形成されている。
【００２９】
なお、本実施形態におけるカソード層２２の幅方向とは、半導体基板１０の平面方向と平行な方向であり、カソード層２２の延設方向と直交する方向（すなわち、図２中紙面左右方向）のことである。また、本実施形態におけるキャリア注入層２４の幅方向とは、半導体基板１０の平面方向と平行な方向であり、キャリア注入層２４の延設方向と直交する方向（すなわち、図２中紙面左右方向）のことである。
【００３０】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
【００３１】
まず、下部電極２３に上部電極１９より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１７に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１９と下部電極２３との間に電流は流れない。
【００３２】
そして、ＩＧＢＴ素子１ａをオン状態にするには、下部電極２３に上部電極１９より高い電圧が印加された状態で、ゲート電極１７に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ベース層１２のうちのゲート電極１７が配置されるトレンチ１３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子１ａは、エミッタ領域１４から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。
【００３３】
また、ＩＧＢＴ素子１ａをオフ状態にし、ＦＷＤ素子２ａをオン状態にする（すなわち、ＦＷＤ素子２ａをダイオード動作させる）際には、上部電極１９と下部電極２３に印加する電圧をスイッチングし、上部電極１９に下部電極２３より高い電圧を印加する。そして、ゲート電極１７に絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成されなくなり、ベース層１２から正孔が供給されると共にカソード層２２から電子が供給されることでＦＷＤ素子２ａがダイオード動作をする。
【００３４】
その後、ＦＷＤ素子２ａをオン状態からオフ状態にする際には、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子２ａに順方向電流が流れている状態から当該電流を遮断する際、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子２ａがリカバリ状態となる。つまり、ベース層１２中の正孔が上部電極１９側に引き寄せられると共にドリフト層１１中の電子が下部電極２３側に引き寄せられることでリカバリ電流が発生し、ベース層１２とドリフト層１１との間の空乏層が伸びる。
【００３５】
この際、キャリア注入層２４上のＦＳ層２０に到達した電子は、キャリア注入層２４とＦＳ層２０との間に構成されるＰＮ接合の電位障壁により、キャリア注入層２４を介して下部電極２３に達することができない。このため、図３に示されるように、キャリア注入層２４上のＦＳ層２０に到達した電子は、ＦＳ層２０を半導体基板１０の平面方向に沿って移動した後、キャリア注入層２４に隣接するカソード層２２から下部電極２３へと流れる。したがって、キャリア注入層２４上のＦＳ層２０の電位が降下し、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が上昇する。
【００３６】
そして、図４に示されるように、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁（約０．７Ｖ）を超えると、キャリア注入層２４とＦＳ層２０とに順方向電圧が印加された状態となる。これにより、キャリア注入層２４を介して正孔がドリフト層１１に注入され、ドリフト層１１中の空間電荷密度が上昇する。このため、キャリア注入層２４がない場合と比較して、空乏層が半導体基板１０の他面１０ｂ側に伸び難くなる。つまり、図５に示されるように、キャリア注入層２４がない場合と比較して、ＦＳ層２０側において電界強度が０となる位置がＦＳ層２０から離れた位置となる。なお、本実施形態では、電子が第１キャリアに相当し、正孔が第２キャリアに相当している。
【００３７】
また、リカバリ時にキャリア注入層２４からドリフト層１１に正孔が注入されるためには、上記のように、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁を超えることが必要となる。すなわち、キャリア注入層２４の幅が短すぎると、キャリア注入層２４上のＦＳ層２０の電位が十分に降下せず、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇しない。言い換えると、電子のＦＳ層２０を半導体基板１０の平面方向に移動する距離が短すぎると、キャリア注入層２４上のＦＳ層２０の電位が十分に降下せず、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇しない。
【００３８】
例えば、図６に示されるように、リカバリ時のサージピーク電圧は、キャリア注入層２４の幅が４０μｍ未満では高いが、キャリア注入層２４の幅が４０μｍ以上になると急峻に低下する。これは、キャリア注入層２４の幅が４０μｍ未満の場合には、リカバリ時において、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇せず、キャリア注入層２４から正孔が注入されないためである。また、キャリア注入層２４の幅が４０μｍ以上である場合には、リカバリ時において、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇し、キャリア注入層２４から正孔が注入されるためである。
【００３９】
なお、図６は、上記で説明した半導体装置において、ＦＳ層の不純物濃度を３．０×１０１６ｃｍ−３とし、カソード層２２の幅（すなわち、ＦＷＤ領域２の幅）を一定とし、キャリア注入層２４の幅を変化させた際のシミュレーション結果である。このため、図６において、キャリア注入層２４の幅が２０μｍから４０μｍである際、および４５μｍから６０μｍである際に、キャリア注入層２４の幅が長くなることでリカバリ時のサージピーク電圧が徐々に低くなるのは、キャリア注入層２４の幅を変化させることによって相対的にカソード層２２の残りの幅が変化するためである。すなわち、ＦＷＤ素子２ａがオン状態である際にカソード層２２からドリフト層１１に供給される電子の総量が変化するためである。
【００４０】
また、リカバリ時にキャリア注入層２４からドリフト層１１に正孔が注入されるためには、キャリア注入層２４のみだけではなく、ＦＳ層２０の不純物濃度が高すぎても、キャリア注入層２４上のＦＳ層２０の電位が十分に降下しない。つまり、ＦＳ層２０の抵抗値が低すぎてもキャリア注入層２４上のＦＳ層２０の電位が十分に降下しない。
【００４１】
したがって、本発明者らは、ＦＳ層２０の不純物濃度とキャリア注入層２４の幅との相関関係について鋭意検討を行い、図７に示すシミュレーション結果を得た。なお、図７は、半導体基板１０の厚さが７５〜８５μｍであり、比抵抗が４０〜５０Ω・ｍである８００Ｖ耐圧帯の半導体装置のシミュレーション結果である。また、図７中のキャリア注入層２４の必要最小幅とは、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁（約０．７Ｖ）を超えるのに必要なキャリア注入層２４の最小幅のことである。
【００４２】
図７に示されるように、ＦＳ層２０の不純物濃度とキャリア注入層２４の必要最小幅とは比例関係にあり、ＦＳ層２０の不純物濃度が高くなるほどキャリア注入層２４の必要最小幅も長くなる。そして、本発明者らは、図７に基づき、ＦＳ層２０の不純物濃度をＮｆｓ［ｃｍ−３］とし、キャリア注入層２４の必要最小幅をＷ［μｍ］とすると、次式を満たすことにより、リカバリ時において、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が電位障壁以上となることを見出した。
【００４３】
（数１）Ｗ＞６．８×１０−１６×Ｎｆｓ＋２０
したがって、本実施形態では、キャリア注入層２４およびＦＳ層２０は、上記数式を満たすように構成されている。
【００４４】
以上説明したように、本実施形態では、カソード層２２にキャリア注入層２４が形成されており、リカバリ時において、キャリア注入層２４から正孔がドリフト層１１に注入されるようにしている。このため、リカバリ時において、ベース層１２とドリフト層１１との間に構成される空乏層が半導体基板１０の他面１０ｂ側に向かって伸びることを抑制でき、リカバリ時のサージピーク電圧を低減できる。
【００４５】
また、空乏層が半導体基板１０の他面１０ｂ側に向かって伸びることを抑制しているため、低損失化を図るために半導体基板１０の板厚を薄くすることもできる。さらに、例えば、ＩＧＢＴ素子１ａにおけるスナップバック現象を抑制するためにＩＧＢＴ素子１ａの幅を広くし、これに伴ってＦＷＤ素子２ａの幅を広くする半導体装置に本実施形態のキャリア注入層２４を適用することにより、スナップバック現象を抑制しつつ、リカバリ時のサージピーク電圧を低減できる。
【００４６】
また、キャリア注入層２４は、カソード層２２の幅方向における中心を含むように配置されている。つまり、キャリア注入層２４は、リカバリ時において、電子密度が最も高くなり易い位置に配置されている。このため、キャリア注入層２４上のＦＳ層２０を通過する電子密度が高くなる。したがって、ＦＳ層２０の電位が十分に降下し、キャリア注入層２４とＦＳ層２０とで構成されるＰＮ接合間の電圧が十分に上昇してキャリア注入層２４から正孔をドリフト層１１に注入し易くすることができる。
【００４７】
さらに、本実施形態では、キャリア注入層２４およびＦＳ層２０は、上記数式１を満たすように構成されている。このため、リカバリ時において、キャリア注入層２４からドリフト層１１に正孔が注入されず、リカバリ時のサージピーク電圧が低減されないという不具合が発生することを抑制できる。
【００４８】
また、キャリア注入層２４は、カソード層２２に１つのみ配置されている。このため、リカバリ時のサージピーク電圧の大きさを小さくしつつ、ＦＷＤ素子２ａのオン電圧が高くなることも抑制できる。
【００４９】
すなわち、図７を例に挙げて説明すると、キャリア注入層２４は、幅が４０μｍ以上になるとリカバリ時に正孔が注入されてリカバリ時のサージピーク電圧の大きさが小さくなる。つまり、キャリア注入層２４を複数設ける場合、リカバリ時において各キャリア注入層２４からドリフト層１１に正孔が注入されるようにするためには、それぞれ４０μｍ以上にする必要がある。例えば、図７の例では、１つのキャリア注入層２４の幅を９０μｍとした場合には、５０μｍの幅の低減効果が得られる。これに対し、例えば、２つのキャリア注入層２４を配置する場合、２つのキャリア注入層２４の幅をそれぞれ４５μｍとすることで全体として９０μｍの幅を有するようにすると、それぞれのキャリア注入層２４では５μｍの幅の低減効果しか得られない。また、２つのキャリア注入層２４を配置する場合、２つの幅をそれぞれ６５μｍとすることで各キャリア注入層で２５μｍずつ（すなわち、全体として５０μｍ）の低減効果が得られるようにすると、キャリア注入層２４の全体の幅が１３０μｍとなってしまう。この場合、ＦＷＤ素子２ａがオン状態である際にカソード層２２から注入される電子が少なくなり、ＦＷＤ素子２ａのオン電圧が高くなってしまう。したがって、本実施形態のようにキャリア注入層２４を１つのみ配置することにより、リカバリ時のサージピーク電圧の大きさを小さくしつつ、ＦＷＤ素子２ａのオン電圧が高くなることを抑制できる。
【００５０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５１】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００５２】
また、上記第１実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板１０の一面１０ａ上にゲート電極１７が配置されるプレーナ型の半導体装置としてもよい。
【００５３】
さらに、上記第１実施形態において、キャリア注入層２４は、カソード層２２の幅の中心を含むように形成されていなくてもよい。このような半導体装置としても、リカバリ時において、キャリア注入層２４からドリフト層１１に正孔が注入されるのであれば、上記第１実施形態と同様の効果を得ることができる。なお、キャリア注入層２４の幅方向における中心と、カソード層２２の幅方向における中心とがずれる場合は、キャリア注入層２４上のＦＳ層２０を通過する電子密度が減少するため、図７中のキャリア注入層の必要最小幅は、上方向（すなわち、長くなる方向）に平行移動する。
【００５４】
また、上記第１実施形態において、キャリア注入層２４は複数形成されていてもよい。
【符号の説明】
【００５５】
１      ＩＧＢＴ領域
１ａ    ＩＧＢＴ素子
２      ＦＷＤ領域
２ａ    ＦＷＤ素子
１０    半導体基板
１１    ドリフト層
１２    ベース層
１４    エミッタ領域
１６    ゲート絶縁膜
１７    ゲート電極
１９    第１電極
２０    フィールドストップ層
２１    コレクタ層
２２    カソード層
２３    第２電極
２４    キャリア注入層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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