【手続補正書】
【提出日】平成18年2月3日(2006.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
符号器によってデータを符号化する方法であって、
前記符号器で複数の入力情報ビットを受信することと、
前記複数の入力情報ビットに基づいて、前記符号器に対する第１組の遅延素子状態値を計算することと、
前記第１組の状態値と前記複数の入力情報ビットとを用いて第１組の符号化出力値を生成して、
【数１】
2005513867.tif 000001
を反復的に適用することと、を具備し、
Ｉは入力情報ビットを表わし、Ｓ0及びＳ1は第１及び第２の遅延素子の状態値を表わし、Ｙ0は第１のパリティビット出力、Ｙ1は第２のパリティビット出力、
【数２】
2005513867.tif 000002
ここで、Ｓ2は第３の遅延素子の状態値を表わし、“ｎ”は反復指標であるデータ符号化方法。
【請求項２】
前記方法は、システムクロックサイクルあたりの多元入力情報ビットＩを処理する請求項１に記載の方法。
【請求項３】
前記第１組の符号化出力値は、
Ｉ、Ｙ0、Ｙ1を具備し、Ｙ0は多元ビット第１のパリティビット出力、Ｙ1は多元ビット第２のパリティビット出力を表わす請求項２に記載の方法。
【請求項４】
前記複数の入力情報ビットは、Ｉ＝Ｉ［０］：Ｉ［３］で表わされ、
前記方法は、個々のシステムクロックの間に、前記遅延素子状態値Ｓ0[0]：Ｓ0[3]、Ｓ1[0]：Ｓ1[3]、Ｓ2[0]：Ｓ2[3]を決定することをさらに具備する請求項１記載の方法。
【請求項５】
前記遅延素子状態値をメモリ格納デバイスに格納することをさらに具備する請求項４記載の方法。
【請求項６】
前記入力情報ビットは前記符号器に対して同時に提示される請求項２に記載の方法。
【請求項７】
前記符号器は、ターボ符号器内の畳み込み符号器である請求項１に記載の方法。
【請求項８】
前記ターボ符号器は、前記符号器に並列配置された第２の畳み込み符号器と、前記第２の畳み込み符号器に先行するインタリーバとを具備し、前記方法は、
前記複数のインタリーブ入力情報ビットをインタリーブすることと、
前記複数のインタリーブされた入力情報ビットに基づいて前記第２の畳み込み符号器に対する第１組の遅延素子状態値を計算することと、
前記第２の畳み込み符号器に対する前記第１組の遅延素子状態値と、前記複数のインタリーブされた入力情報ビットを用いて第２組の符号化出力値を生成すること、とを具備する請求項７に記載の方法。
【請求項９】
前記複数の入力情報ビットをアドレスシーケンスでのアレイとして書き込むことと、
前記複数の入力情報ビットを読み出すために他のシーケンスの出力アドレスを生成することと、をさらに具備する請求項８記載の方法。
【請求項１０】
前記インタリーブ処理は、
入力データをインタリーブするためのアドレスを生成するのに使用されるカウンタ値をもつカウンタをインクリメントすることと、
前記カウンタ値が無効なアドレスであるか否かを決定することであって、前記無効なアドレスはメモリ格納デバイス内に格納され、前記カウンタ値が無効なアドレスであるならば前記カウンタを次の有効なアドレスに調整することと、
前記カウンタ値に基づいてアドレスを生成すること、とをさらに具備する請求項８または９に記載の方法。
【請求項１１】
無効アドレスはデータパケットよりも大きい請求項１０記載の方法。
【請求項１２】
有効アドレスに対するカウンタ値のマッピングは、ルックアップテーブル（ＬＵＴ）に格納される請求項１０記載の方法。
【請求項１３】
前記インタリーブ処理は、
カウンタからカウンタ値を受信することと、
前記カウンタ値から最上位ビット（ＭＳＢ）情報を決定することと、
前記ＭＳＢ情報をインクリメントすることと、
前記カウンタ値から最下位ビット（ＬＳＢ）情報を決定することと、
ルックアップテーブル（ＬＵＴ）をアドレシングするために前記ＬＳＢ情報を使用することであって、前記ＬＵＴはアドレスに対するカウンタ値のマッピングを格納することと、
前記インクリメントされたＭＳＢ情報と前記ＬＳＢ情報によってアドレシングされたＬＵＴの位置に格納された値とを乗算して積を生成することと、
前記ＬＳＢ情報をビット反転させることと、
前記ビット反転されたＬＳＢ情報と前記積とに基づいて出力アドレスを生成すること、とを具備する方法。
【請求項１４】
前記生成された出力アドレスが有効か否かを決定することと、
前記生成された出力アドレスが有効でない場合に、前記生成された出力アドレスを廃棄すること、とをさらに具備する請求項１２または１３に記載の方法。
【請求項１５】
符号器装置であって、
複数の入力情報ビットを受信する手段と、
前記複数の入力情報ビットに基づいて、前記符号器に対する第１組の遅延素子状態値を計算する手段と、
前記第１組の状態値と前記複数の入力情報ビットとを用いて第１組の符号化出力値を生成して、
【数３】
2005513867.tif 000003
を反復的に適用する手段と、を具備し、
Ｉは入力情報ビットを表わし、Ｓ0及びＳ1は第１及び第２の遅延素子の状態値を表わし、Ｙ0は第１のパリティビット出力、Ｙ1は第２のパリティビット出力、
【数４】
2005513867.tif 000004
ここで、Ｓ2は第３の遅延素子の状態値を表わし、“ｎ”は反復指標である符号器装置。
【請求項１６】
前記方法は、システムクロックサイクルあたりの多元入力情報ビットＩを処理する請求項１５に記載の装置。
【請求項１７】
前記第１組の符号化出力値は、
Ｉ、Ｙ0、Ｙ1を具備し、Ｙ0は多元ビット第１のパリティビット出力、Ｙ1は多元ビット第２のパリティビット出力を表わす請求項１６に記載の装置。
【請求項１８】
前記複数の入力情報ビットは、Ｉ＝Ｉ［０］：Ｉ［３］で表わされ、
前記装置は、個々のシステムクロックの間に、前記遅延素子状態値Ｓ0[0]：Ｓ0[3]、Ｓ1[0]：Ｓ1[3]、Ｓ2[0]：Ｓ2[3]を決定する請求項１５記載の装置。
【請求項１９】
遅延素子状態値をメモリ格納デバイスに格納する手段をさらに具備する請求項１９記載の装置。
【請求項２０】
前記入力情報ビットは前記符号器に対して同時に提示される請求項１６に記載の装置。
【請求項２１】
前記符号器は、ターボ符号化のための第１の畳み込み符号器を具備する請求項１５に記載の装置。
【請求項２２】
前記装置は、
前記第１の畳み込み符号器と並列配置された第２の畳み込み符号器と、
前記複数の入力情報ビットをインタリーブするのに適した、前記第２の畳み込み符号器に先行するインタリーバと、
前記複数のインタリーブされた入力情報ビットに基づいて、前記第２の畳み込み符号器に対する第１組の遅延素子状態値を計算する手段と、
前記第２の畳み込み符号器に対する前記第１組の遅延素子状態値と、前記複数のインタリーブされた入力情報ビットとを使用して、第２組の符号化された出力値を生成する手段と、を具備する請求項２１に記載の装置。
【請求項２３】
前記インタリーバは、前記複数の入力情報ビットをアドレスシーケンスでアレイとして書き込む手段と、
前記複数の入力情報ビットを読み出すために他のシーケンスの出力アドレスを生成する手段とをさらに具備する請求項２２に記載の装置。
【請求項２４】
前記インタリーバは、カウンタをインクリメントする手段であって、前記カウンタ値は入力データをインタリーブするためのアドレスを生成するのに用いられる手段と、
前記カウンタ値が有効アドレスであるか否かを決定する手段であって、前記有効アドレスは、メモリ格納デバイスに格納され、前記カウンタ値が有効アドレスであるならば、前記カウンタを次の有効アドレスに調整する手段と、
前記カウンタ値に基づいてアドレスを生成する手段と、を具備する請求項２２または２３に記載の装置。
【請求項２５】
無効アドレスはデータパケットよりも大きい請求項２４に記載の装置。
【請求項２６】
有効アドレスに対するカウンタ値のマッピングはルックアップテーブル（ＬＵＴ）に格納される請求項２４に記載の装置。
【請求項２７】
前記インタリーバは、
カウンタからカウンタ値を受信する手段と、
前記カウンタ値から最上位ビット（ＭＳＢ）情報を決定する手段と、
前記ＭＳＢ情報をインクリメントする手段と、
前記カウンタ値から最下位ビット（ＬＳＢ）情報を決定する手段と、
ルックアップテーブル（ＬＵＴ）をアドレシングするために前記ＬＳＢ情報を使用する手段であって、前記ＬＵＴはアドレスに対するカウンタ値のマッピングを格納する手段と、
前記インクリメントされたＭＳＢ情報と前記ＬＳＢ情報によってアドレシングされたＬＵＴの位置に格納された値とを乗算して積を生成する手段と、
前記ＬＳＢ情報をビット反転させる手段と、
前記ビット反転されたＬＳＢ情報と前記積とに基づいて出力アドレスを生成する手段と、を具備する請求項２２に記載の装置。
【請求項２８】
前記生成された出力アドレスが有効か否かを決定する手段と、
前記生成された出力アドレスが有効でない場合に、前記生成された出力アドレスを廃棄する手段と、をさらに具備する請求項２６または２７に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
ここでＩは入力情報ビットを表し、Ｓ0,Ｓ1及びＳ2は遅延素子１５１０、１５１２、および１５１４の出力をそれぞれ表し、
【数５】
2005513867.tif 000005
は論理ＸＯＲ演算を表す。デジタル論理の結合および分配法則を適用すると、式（１０）および（１１）は以下のように簡単になる。