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　特願２００７−　　３６４６「ＭＯＳ型電界効果トランジスタの製造方法」拒絶査定不服審判事件〔平成２０年　７月２４日出願公開、特開２００８−１７２０１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１９年１月１１日の特許出願であって、平成２２年１０月１日付けの拒絶査定に対し同年１２月２７日に審判請求がされたものであり、その請求項１に係る発明は、同年９月１０日に提出された手続補正書における特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものと認める。（以下「本願発明」という。）
「【請求項１】
　ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、
　前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；
　前記高融点金属膜の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程と；
　未反応の前記高融点金属膜を除去する工程とを含むことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。」
　
２．引用例の記載と引用発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２８４７３２号公報（以下「引用例」という。）には、「２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法」（発明の名称）に関して、図１ないし図５とともに次の記載がある（下線は当合議体において付加したものである。以下同じ。）。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体基板上の
集積回路構造の形成
「【００１０】
【発明の実施の態様】図２を参照すると、図１の場合と同じ基本的なＮＭＯＳデバイスが示されているが、この図は、ケイ化コバルトがソース／ドレイン領域４及び６又はポリシリコン・ゲート電極の上に形成される前の状態を示している。図２においては、例えばＨＦ前洗浄などの
シリコン基板の前洗浄の後に、最初にコバルト層２０がＭＯＳデバイス
ＮＭＯＳでも、又はＰＭＯＳでもよい
の上に
更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲート電極１２の露出されている上方表面とシリコン・ソース／ドレイン領域４との上に積層される
次に、チタン層３０が、コバルト層２０の上に積層され、チタン層３０の上には、窒化チタン層４０が積層される
【００１１】
コバルト層２０は、ＭＯＳ構造の上に積層される
【００１２】次に、新たに積層されたコバルト層を酸素を生じうる気体に全く露出させることなく、
チタン３０のキャッピング層が、コバルト層２０の上に形成される
「【００１５】本発明によると、図２に図解されているように、チタン層３０は、ケイ化コバルトを形成するアニーリングのステップの前に、酸素を生じうる気体がチタン層３０と接触することを防止しながら
チタン・キャッピング層３０の上に窒化チタン４０から成る第２のキャッピング層を形成
「【００１７】次に図３を参照すると、本発明に従って、
ＭＯＳ構造に対し、コバルト層２０、その上のチタン・キャッピング層３０及びこのチタン層３０の上の窒化チタンから成るキャッピング層４０の形成の後に、最初のアニーリングがなされる
この第１のアニーリング・ステップは
急速熱アニーリング（ＲＴＡ）を用いて実行される
この点に関しては次のことを更に留意すべき
積層された構造（コバルト、チタン及び窒化チタン層がその上に積層されている基板）は、スパッタリング・チャンバからアニーリング・チャンバに移動する際に、この基板が酸素を生じうる気体への露出を最小にすべき
すなわち、窒化チタン積層のステップと第１のアニーリング・ステップの間の停止時間を最小にすべき
【００１８】図３に示されているように、
アニーリングの間、シリコン基板のソース／ドレイン領域４及び６とポリシリコン・ゲート電極１２とに接触しているコバルト層２０の部分は、シリコンと反応し、ゲート電極１２の上のケイ化コバルト部分２２と、シリコン基板２のソース／ドレイン領域４及び６の上のケイ化コバルト部分２４及び２６とを形成する
【００１９】ケイ化コバルト部分２２、２４及び２６を形成する当初のアニーリング・ステップの後で、
キャッピング層３０及び４０（未反応のチタン金属を含む）から導かれるチタンを含むすべての物質及び／又は化合物と、コバルトを含む他のすべての物質（例えば、コバルト・オキシニトリド（cobalt oxynitride）などの未反応のコバルトを含む）とは
除去
「【００２３】
本発明による方法の結果は
ＭＯＳデバイスを有する集積回路構造
　
　以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
「ポリシリコン・ゲート電極１２の露出されている上方表面及びシリコン・ソース／ドレイン領域４の上にコバルト層２０、その上にチタン・キャッピング層３０、及びその上に窒化チタンから成るキャッピング層４０を形成する工程と；
　コバルト層２０、その上のチタン・キャッピング層３０及びこのチタン層３０の上の窒化チタンから成るキャッピング層４０の形成の後に、第１のアニーリングを行い、当該アニーリングの間、シリコン基板のソース／ドレイン領域４及び６とポリシリコン・ゲート電極１２とに接触しているコバルト層２０の部分は、シリコンと反応し、ゲート電極１２の上のケイ化コバルト部分２２と、シリコン基板２のソース／ドレイン領域４及び６の上のケイ化コバルト部分２４及び２６とを形成する工程と；
　未反応のチタン金属を含む、キャッピング層３０及び４０から導かれるチタンを含むすべての物質及び／又は化合物と、未反応のコバルトを含む、コバルトを含む他のすべての物質とを除去する工程とを含む、ＮＭＯＳ又はＰＭＯＳデバイスを有する集積回路構造の製造方法。」
　
３．対比
（ａ）引用発明において、「ＮＭＯＳ又はＰＭＯＳデバイスを有する集積回路構造の製造方法」は「ＮＭＯＳ又はＰＭＯＳデバイスの製造方法」を包含するといえ、引用発明の「ＮＭＯＳ又はＰＭＯＳデバイス」は本願発明の「ＭＯＳ型電界効果トランジスタ」に相当するから、本願発明と引用発明とは、「ＭＯＳ型電界効果トランジスタの製造方法」である点で一致する。
　また、引用発明において、「当該アニーリングの間、シリコン基板のソース／ドレイン領域４及び６とポリシリコン・ゲート電極１２とに接触しているコバルト層２０の部分は、シリコンと反応し、ゲート電極１２の上のケイ化コバルト部分２２と、シリコン基板２のソース／ドレイン領域４及び６の上のケイ化コバルト部分２４及び２６とを形成する工程」は、コバルト層２０の上記「部分」をシリコンと反応させてシリサイド化し、ケイ化コバルト部分２２とケイ化コバルト部分２４及び２６とを形成する工程であり、かつ、当該工程において、シリサイド化が自己整合的に行われることは明らかであるから、引用発明の当該工程は、「シリコン基板のソース／ドレイン領域４及び６、ポリシリコン・ゲート電極１２表面を自己整合的にシリサイド化する」工程に相当する。
　そして、引用発明の「シリコン基板のソース／ドレイン領域４及び６」並びに「ポリシリコン・ゲート電極１２」は、それぞれ本願発明の「ソースおよびドレイン領域」並びに「ゲート」に相当する。
　したがって、本願発明と引用発明とは、「ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法」である点で一致する。
（ｂ）引用発明の「コバルト層２０」、「チタン・キャッピング層３０」、及び「窒化チタンから成るキャッピング層４０」は、本願発明の「高融点金属膜」に相当するから、引用発明の「ポリシリコン・ゲート電極１２の露出されている上方表面およびシリコン・ソース／ドレイン領域４の上にコバルト層２０、その上にチタン・キャッピング層３０、及びその上に窒化チタンから成るキャッピング層４０を形成する工程」は、本願発明の「前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程」に相当する。
（ｃ）引用発明の「第１のアニーリング」、並びに「ケイ化コバルト部分２２」及び「ケイ化コバルト部分２４及び２６」は、それぞれ本願発明の「熱処理」及び「高融点金属シリサイド層」に相当し、引用発明は、「第１のアニーリングを行い、当該アニーリングの間、シリコン基板のソース／ドレイン領域４及び６とポリシリコン・ゲート電極１２とに接触しているコバルト層２０の部分は、シリコンと反応し、ゲート電極１２の上のケイ化コバルト部分２２と、シリコン基板２のソース／ドレイン領域４及び６の上のケイ化コバルト部分２４及び２６とを形成する工程」を含むから、本願発明と引用発明とは、「熱処理を行って高融点金属シリサイド層を形成する工程」を含む点で一致する。
（ｄ）引用発明の「未反応のチタン金属を含む、キャッピング層３０及び４０から導かれるチタンを含むすべての物質及び／又は化合物と、未反応のコバルトを含む、コバルトを含む他のすべての物質」は、本願発明の「未反応の前記高融点金属膜」に相当することは明らかであるから、引用発明の「未反応のチタン金属を含む、キャッピング層３０及び４０と、未反応のコバルトを含む、コバルトを含む他のすべての物質とを除去する工程」は、本願発明の「未反応の前記高融点金属膜を除去する工程」に相当する。
　
　したがって、本願発明と引用発明とは、
「ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、
　前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；
　前記高融点金属膜の形成の後に、熱処理を行って高融点金属シリサイド層を形成する工程と；
　未反応の前記高融点金属膜を除去する工程とを含むＭＯＳ型電界効果トランジスタの製造方法。」
である点で一致し、以下の点で相違する。
　
＜相違点＞
　「熱処理を行って高融点金属シリサイド層を形成する工程」が、本願発明では、「前記高融点金属膜の形成から３時間以内」に形成する工程であるのに対し、引用発明では、そのような特定はなされていない点。
　
４．相違点についての当審の判断
（ア）上記「２．引用例の記載と引用発明」における引用例の上記摘記箇所の段落【００１７】には、第１のアニーリング・ステップについての留意事項として、「積層された構造（コバルト、チタン及び窒化チタン層がその上に積層されている基板）は、スパッタリング・チャンバからアニーリング・チャンバに移動する際に、この基板が酸素を生じうる気体への露出を最小にすべきである。すなわち、窒化チタン積層のステップと第１のアニーリング・ステップの間の停止時間を最小にすべきである。」と記載されていることから、引用発明において、熱処理を行って高融点金属シリサイド層を形成する工程を、「前記高融点金属膜の形成」からできるだけ短い時間内に行うようにすることは当業者が当然に想到し得たことである。
　
（イ）そして、引用例の当該記載事項を勘案すれば、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、高融点金属膜の形成から熱処理を行うまでの許容時間は、その間に「半導体基板」が放置される環境によって異なること、例えば、「装置の構成」、更に具体的には、又は「スパッタリングチャンバ」又は「スパッタ装置」及び「アニーリングチャンバ」又は「ＲＴＡ処理炉」等の具体的構成や、高融点金属膜の形成後であって熱処理の前に「基板加熱」等が行われるか及びそのプロセス条件（環境）、並びに、それらの「チャンバ間」又は「装置間」を移動するための機構等の具体的構成によって異なることは当業者には明らかである。
　
（ウ）一方、本願の明細書、特許請求の範囲又は図面において、本願発明の「前記高融点金属膜の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程」に関連した事項が記載されている箇所には、以下のように記載されている。
　
「【０００７】
　しかしながら、上述したような従来の方法では、ＴｉＮ／Ｃｏ膜を形成後、熱処理（ＲＴＡ）までに長時間が経過した場合、ＴｉＮ／Ｃｏ膜の表面に自然酸化膜が形成され、シリサイド反応が阻害される。シリサイド反応が不十分となると、ゲート抵抗、ソース／ドレイン抵抗が上昇してしまう。図１は、ＴｉＮ／Ｃｏ膜の形成からＲＴＡ処理までの時間（放置時間）とシート抵抗（ゲート抵抗、ソース／ドレイン抵抗）との関係を示す。
【０００８】
　図２は、ＴｉＮ／Ｃｏ膜２４の形成からＲＴＡ処理までの時間と製品不良率との関係を表す。図から明らかなように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間又は３時間以内では不良率が低いが、それ以降に急激に上昇している。」
 「【００１２】
　本発明の第１の態様は、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法において、前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；前記高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程と；未反応の前記高融点金属膜を除去する工程とを含むことを特徴とする。ここでポイントとなるのは、高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成することである。好ましくは、熱処理により高融点金属シリサイド層を形成する工程は、高融点金属の形成から２時間以内に実行する。」
「【発明の効果】
【００１４】
　上述したような本発明によれば、高融点金属膜の形成後に高融点金属シリサイド層を形成するまでの時間を最適化することにより、自然酸化膜の形成を抑制することができる。その結果、特別な設備投資をする（製造コストの増大を招く）ことなく、サリサイドプロセスにおけるゲート抵抗、ソース／ドレイン抵抗上昇を抑制可能となる。」
「【００１９】
　次に、図３（Ｂ）に示すように、厚さ１０ｎｍのＴｉＮ／Ｃｏ膜２４を例えば４５０℃に加熱した半導体基板上にスパッタ法により堆積する。その後、真空中で５分間の基板加熱を行う。このとき、コバルト膜とシリコンが接触している部分ではＣｏ２・Ｓｉ膜が１５ｎｍ程度の厚みで形成される。
【００２０】
　次に、図４（Ｃ）に示すように、窒素雰囲気中で５００℃、３０秒の急速熱処理（ＲＴＡ）することにより、Ｃｏ２・Ｓｉ膜が相転移し、２０ｎｍの膜厚のＣｏＳｉ膜（シリサイド膜）１４ａ，１８ａが形成される。ここで、ＲＴＡ処理は、ＴｉＮ／Ｃｏ膜２４の形成後、３時間以内、好ましくは２時間以内に行う。」
「【００２２】
　先に「背景技術」の項目で説明したが、図１に、ＲＴＡ待ち時間の根拠となるデータが示されている。図から明らかなように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間及び３時間の時点でシート抵抗変化の境界が存在する。また、図２から分かるように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間又は３時間以内では不良率が低いが、それ以降に急激に上昇している。」
【図１】
【図２】
　
（エ）本願の明細書における上記記載箇所には、「ＴｉＮ／Ｃｏ膜の表面に自然酸化膜が形成され、シリサイド反応が阻害されて、シート抵抗が上昇してしまう」旨、及び図１について、「図から明らかなように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間及び３時間の時点でシート抵抗変化の境界が存在する。」と記載されているが、自然酸化膜が形成される程度は、形成された高融点金属膜の表面が具体的にどのような高融点金属から成るのか、また、どのような結晶構造や相構造であるのか、具体的には、例えば、表面に形成される膜が、Ｃｏ、Ｃｏ２・Ｓｉ膜、ＣｏＳｉ膜、或いは、ＴｉＮから成るのか等によっても異なることは、当業者には明らかである。
　
（オ）しかし、本願の請求項１には、「前記高融点金属膜の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程」以外の構成について、高融点金属膜の形成から熱処理を行うまでの間に「半導体基板」が放置される環境についても、形成された高融点金属膜の表面についても一切記載されておらず、そして、上記段落を含め、明細書、特許請求の範囲、及ぶ図面全般を精査しても、本願発明において、高融点金属シリサイド層を形成する工程で「前記高融点金属膜の形成から３時間以内」に行うようにすることの技術的意義を当業者が認識できる記載は見い出せない。
　したがって、本願発明における「前記高融点金属膜の形成から」「熱処理」までの時間の上限値である「３時間」が臨界的意義を有しないことは明らかである。
　
（カ）してみると、引用発明において、熱処理を行って高融点金属シリサイド層を形成する工程を、「前記高融点金属膜の形成」からできるだけ短い時間内に行うようにするに当たり、本願発明のように、「前記高融点金属膜の形成から３時間以内」に行うものとすることは当業者が容易になし得たことである。
　よって、上記相違点は当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。