(57)【要約】【課題】  演算処理システムにおいて、メモリエラーや意図的改ざん等による不正なプログラムが実行されるのを未然に防ぐ。【解決手段】  それぞれが演算処理を行う複数の演算処理回路と、前記演算処理回路のそれぞれが実行するそれぞれのプログラムが記憶されたメモリと、を備え、前記演算処理回路のそれぞれは、それぞれ異なる他の一つの前記演算処理回路のプログラムが記憶された前記メモリ内の記憶領域の符号誤りチェックを実行するよう構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれが演算処理を行う複数の演算処理回路と、
前記演算処理回路のそれぞれが実行するそれぞれのプログラムが記憶されたメモリと、
を備え、
前記演算処理回路のそれぞれは、それぞれ異なる他の一つの前記演算処理回路のプログラムが記憶された前記メモリ内の記憶領域の符号誤りチェックを実行するよう構成されている、
演算処理システム。
【請求項２】
前記演算処理回路のそれぞれは、前記記憶領域にあるデータ符号を２以上の次元のマトリクスを構成するように並べた仮想配列空間に対し、少なくとも２つの異なる方向に沿って前記記憶領域に記憶されたデータ符号値を加算して得た複数の加算値を用いて前記符号誤りチェックを実行するよう構成されている、
請求項１に記載の演算処理システム。
【請求項３】
前記符号誤りチェックは、前記加算値に対応するチェックサムを用いて行われる、
請求項１又は２に記載の演算処理システム。
【請求項４】
前記チェックサムは、前記加算値を表す２真値の、所定の桁数の下位ビットに対応するチェックサムである、
請求項３に記載の演算処理システム。
【請求項５】
前記演算処理回路はプロセッサであって、
前記演算処理システムはマルチプロセッサシステムとして構成されている、
請求項１ないし４のいずれか一項に記載の演算処理システム。
【請求項６】
前記演算処理回路は、プロセッサに集積されたプロセッサコアであって、
前記演算処理システムはマルチコアシステムとして構成されている、
請求項１ないし４のいずれか一項に記載の演算処理システム。
【請求項７】
請求項１ないし６のいずれか一項に記載の演算処理システムを備えた、車両制御を行う電子制御装置。
【請求項８】
それぞれが演算処理を行う複数の演算処理回路と、前記演算処理回路のそれぞれが実行するそれぞれのプログラムが記憶されたメモリと、を備える演算処理システムにおけるプログラムデータ符号値の誤りチェック方法であって、
前記演算処理回路のそれぞれが、それぞれ異なる他の一つの前記演算処理回路のプログラムが記憶された前記メモリ内の記憶領域のデータ符号を、２以上の次元のマトリクスを構成するように並べて仮想配列空間を構成するステップと、
前記演算処理回路のそれぞれが、少なくとも２つの異なる方向に沿って前記記憶領域に記憶されたデータ符号値を加算して複数の加算値を算出するステップと、
前記演算処理回路のそれぞれが、前記算出された加算値と、当該加算値に対応するチェックサムと、を用いて前記プログラムデータ符号値に誤りがないことを検証するステップと、
を有する、プログラムデータ符号値の誤りチェック方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算処理部を備える演算処理システム、マルチコアシステム、及びマルチプロセッサシステムに関し、特に、メモリエラーや意図的改ざん等による不正なプログラムが実行されるのを未然に防ぐことのできる、信頼性の高いプログラムチェック機能を有する演算処理システム、マルチコアシステム、及びマルチプロセッサシステムに関する。
【背景技術】
【０００２】
従来、ＣＰＵ（中央処理装置、Central Processing Unit）等の演算処理装置において、メモリエラーや意図的改ざん等による不正なプログラムが実行されるのを未然に防ぐため、プログラムの実行前に当該プログラムの健全性、特にプログラムメモリ内の記憶内容に誤りを生じていないことをチェックする技術として、メモリ内におけるプログラム格納領域を複数のブロックに分割し、当該分割したブロック毎に、当該ブロック内に記憶されている全てのデータ符号値（即ち、コマンドコード等を表す符号データを含む全てのデータ符号値）の総和の２の補数を予め当該ブロックのチェックサム（check sum）として算出して記憶しておくことが知られている。これにより、ＣＰＵが起動されるごとに、各ブロック毎に、当該各ブロックの全データ符号値の総和を算出し、当該算出した符号値の総和を上記予め記憶したチェックサムと加算した値が０であればプログラムは健全であり（即ち、データ符号値誤りがなく不正なプログラムでない）、０でなければ健全でない（即ち、誤りがあって不正なプログラムである）と判断される。
【０００３】
しかしながら、加算値の算出に用いたデータ符号の中に誤りを有するデータ符号が複数存在する場合には、当該加算値とチェックサムとの加算によって符号誤りの存在を検出できる確率は必ずしも十分高いとは言えない。このため、単にブロック毎のデータ符号加算値を用いる上記従来の技術は、誤り検出の方式としての必ずしも信頼性が高いとは言えない。また、同様の理由から、チェックサムとの加算結果が０となるようにプログラムを改ざんしてしまうことも可能であり、意図的な改善に対する耐性も低い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記背景より、演算処理システムにおいて、メモリエラーや意図的改ざん等による不正なプログラムが実行されるのを未然に防ぐことのできる構成の実現が望まれている。
【課題を解決するための手段】
【０００５】
本発明の一の態様は、それぞれが演算処理を行う複数の演算処理回路と、前記演算処理回路のそれぞれが実行するそれぞれのプログラムが記憶されたメモリと、を備える演算処理システムであって、前記演算処理回路のそれぞれは、それぞれ異なる他の一つの前記演算処理回路のプログラムが記憶された前記メモリ内の記憶領域の符号誤りチェックを実行するよう構成されている。
本発明の他の態様によると、前記演算処理回路のそれぞれは、前記記憶領域にあるデータ符号を２以上の次元のマトリクスを構成するように並べた仮想配列空間に対し、少なくとも２つの異なる方向に沿って前記記憶領域に記憶されたデータ符号値を加算して得た複数の加算値を用いて前記符号誤りチェックを実行するよう構成されている。
本発明の他の態様によると、前記符号誤りチェックは、前記加算値に対応するチェックサムを用いて行われる。
本発明の他の態様によると、前記チェックサムは、前記加算値を表す２真値の、所定の桁数の下位ビットに対応するチェックサムである。
本発明の他の態様によると、前記演算処理回路はプロセッサであって、前記演算処理システムはマルチプロセッサシステムとして構成されている。
本発明の他の態様によると、前記演算処理回路は、プロセッサに集積されたプロセッサコアであって、前記演算処理システムはマルチコアシステムとして構成されている。
本発明の他の態様は、上記に記載のいずれかの演算処理システムを備えた、車両制御を行う電子制御装置である。
本発明の更に他の態様は、それぞれが演算処理を行う複数の演算処理回路と、前記演算処理回路のそれぞれが実行するそれぞれのプログラムが記憶されたメモリと、を備える演算処理システムにおけるプログラムデータ符号値の誤りチェック方法であって、当該方法は、前記演算処理回路のそれぞれが、それぞれ異なる他の一つの前記演算処理回路のプログラムが記憶された前記メモリ内の記憶領域のデータ符号を、２以上の次元のマトリクスを構成するように並べて仮想配列空間を構成するステップと、前記演算処理回路のそれぞれが、少なくとも２つの異なる方向に沿って前記記憶領域に記憶されたデータ符号値を加算して複数の加算値を算出するステップと、前記演算処理回路のそれぞれが、前記算出された加算値と、当該加算値に対応するチェックサムと、を用いて前記プログラムデータ符号値に誤りがないことを検証するステップと、を有する。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態に係るマルチコアシステムの構成を示すブロック図である。
【図２】本発明の一実施形態に係るマルチコアシステムにおける、符号誤りチェック処理の手順を示すフロー図である。
【図３】図２に示す符号誤りチェック処理に用いる、データ符号の仮想配列空間の構成を説明するための説明図である。
【図４】図２に示す符号誤りチェック処理における、図３（ａ）に示す仮想配列空間についての行方向及び列方向に沿ったデータ符号値の加算処理を模式的に示した図である。
【図５】図２に示す符号誤りチェック処理における、図３（ａ）に示す仮想配列空間についての２つの対角方向に沿ったデータ符号値の加算処理を模式的に示した図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施の形態を説明する。本発明の実施形態としてここに示す演算処理システムは、１チップの半導体に集積された、演算処理部であるプロセッサコアを複数備えたマルチコアシステムであって、例えば車両に搭載される電子制御装置内で用いられて当該車両の動作の少なくとも一つを制御するための処理を実行する。ただし、本発明の演算処理システムは、マルチコアシステムに限らず、例えば複数の個別チップのプロセッサ（例えばCPU）を備えたマルチプロセッサシステム等として実施することもでき、且つ、車両用の電子制御装置に限らず、広く一般の電子装置に用いることができる。
【０００８】
図１は、本発明の一実施形態に係るマルチコアシステムの構成を示すブロック図である。
本マルチコアシステム１００は、例えば車両に搭載されて当該車両の動作を制御する電子制御装置内に用いられ、演算を実行する第１コア１０２及び第２コア１０４と、第１コア１０２が実行するプログラムが記憶された第１メモリ１０６及び第２コア１０４が実行するプログラムが記憶された第２メモリ１０８と、第１コア１０２及び第２コア１０４が処理を行う際にデータを一時記憶する第３メモリ１１０と、周辺装置との間でデータ等の入出力を行うための入出力（Ｉ／Ｏ）ポート回路１１２と、周辺装置との間で通信を行うための通信インタフェース（通信Ｉ／Ｆ）回路１１４と、これらの構成要素間でデータ授受を行うためのバス１１６と、を備える。
【０００９】
第１コア１０２及び第２コア１０４のそれぞれは、例えば、論理演算や四則演算等の算術処理を行うＡＬＵ（演算装置、Arithmetic Logic Unit）、上記プログラムに記述された各コマンドに応じた処理をＡＬＵにおいて行うためのマイクロプログラムが保存されたメモリ、及びＡＬＵの演算処理に用いるデータ符号値を一時保存するレジスタ、等々により構成されている。
【００１０】
第１メモリ１０６及び第２メモリ１０８は、例えばＲＯＭ（Read Only Memory）及び又は不揮発性メモリ（フラッシュメモリ等）で構成され、それぞれ第１コア１０２及び第２コア１０４が実行するプログラムが予め記憶されている。また、第３メモリ１１０は、例えばＲＡＭ（Random Access Memory）及び又は不揮発性メモリ（フラッシュメモリ等）で構成される。
【００１１】
Ｉ／Ｏポート回路１１２は、一つ又は複数の例えば１ビットの入力ラインで構成されたポート１１８、及び又は、一つ又は複数の例えば１ビットの出力ラインで構成された出力ポート１２０を備え、入力ポート１１８からの入力をバス１１６に出力し、及び又はバス１１６から与えられるデータに基づいて出力ポート１２０から出力する信号を制御する。
【００１２】
通信Ｉ／Ｆ回路１１４は、例えばＳＰＩ（Serial Peripheral Interface）通信を行うためのインタフェース回路である。
【００１３】
マルチコアシステム１００は、電源が供給されると（又は、例えばＩ／Ｏポート回路１１２の入力ポート１１８の一つを介してリセット信号が与えられると）、第１コア１０２が第１メモリ１０６に記憶されたプログラムに従って、第２メモリ１０８に記憶された第２コア１０４用のプログラムの記憶領域のデータ符号の記憶誤り（以下、符号誤り）をチェックすると共に、第２コア１０４は、第２メモリ１０８に記憶されたプログラムに従って、第１メモリ１０６に記憶された第１コア１０２用のプログラムの記憶領域の符号誤りをチェックする。ここで、プログラム記憶領域の符号誤りのチェック（以下、「符号誤りチェック」ともいう）とは、当該記憶領域に記憶されたデータ符号が、当該記憶領域に記憶された当初の内容から変化しているか否かをチェックすることをいい、プログラム記憶領域のデータ符号とは、コマンドコードや引数などのプログラムコードを表す符号データを含む、当該記憶領域に記憶されている全てのデータ符号をいうものとする。
【００１４】
次に、符号誤りチェック処理の手順について、図３〜図５を参照しつつ、図２に示すフロー図に従って説明する。なお、第１コア１０２及び第２コア１０４における符号誤りチェック処理は、それぞれ第２メモリ１０８及び第１メモリ１０６を対象として同様の手順で行われる。以下では、説明が冗長となるのを避けるため、第１コア１０２における符号誤りチェック処理を例にとって説明する。
【００１５】
マルチコアシステム１００に電源が供給されるか、又は例えばＩ／Ｏポート回路１１２の入力ポート１１８の一つを介してリセット信号が与えられると、まず、第１コア１０２は、第２メモリ１０８のプログラム記憶領域内に記憶されている全てのデータ符号を、仮想的にマトリクス状に配列して、例えば２次元の仮想配列空間を構成する（Ｓ１００）。具体的には、例えば、当該プログラム記憶領域を所定数のデータ符号で構成される複数のブロックに分割し、当該ブロックのそれぞれを行として、これらのブロックを列方向に並べた仮想配列空間を構成する。
【００１６】
さらに具体的には、この仮想配列空間は、プログラム記憶領域内のデータ符号格納場所を表す記憶アドレスを要素とする２次元配列表現を、例えばプログラム内に予め記述しておき、当該記憶アドレスの２次元配列表現に従って構成することができる。なお、本実施形態では、プログラム記憶領域内に記憶された各データ符号の符号長は、１ワード（２バイト、１６ビット）とする。ただし、１ワードより長い又は短い長さのデータ符号が用いられるものとしてもよい。
【００１７】
図３は、プログラム記憶領域に記憶されたデータ符号を２次元マトリクス状に配列した仮想配列空間を説明するための説明図である。図３（ａ）には、例えば１００個のデータ符号（図には１６進値で示している）で構成されるプログラム記憶領域を１０個のデータ符号で構成される１０個のブロックに分割し、当該ブロックのそれぞれを行として、これらのブロックを列方向に並べることで、図示のように１０×１０の仮想配列空間が構成されている。そして、この仮想配列空間は、図３（ｂ）に示すような、プログラム記憶領域のアドレスを要素とする１０×１０の２次元配列をプログラム内に記述しておくことにより、当該２次元配列に従って行うことができる。なお、図３に示す仮想配列空間は一例であって、行方向及び列方向に並ぶデータ符号値の数は、任意に決定して構成することができる。
【００１８】
図２に戻り、次に、第１コア１０２は、上記２次元の仮想配列空間において、行方向にデータ符号値を加算して各行のデータ符号値の総和（加算値）を算出して記憶し（Ｓ１０２）、上記２次元の仮想配列空間において、列方向にデータ符号値を加算して各列のデータ符号値の総和（加算値）を算出して記憶する（Ｓ１０４）。
【００１９】
図４は、図３（ａ）に示す仮想配列空間における行方向及び列方向に沿ったデータ符号値の加算処理を模式的に示した図である。図示の黒い実線矢印は加算方向を示しており、１０個の行毎の加算値と、１０個の列毎の加算値と、が算出されて記憶される。なお、算出された加算値のデータ長が１ワードを超えるときは、当該算出された値の下位１ワードのデータ符号値を算出結果として記憶する。すなわち、算出した加算値の所定の桁数（本実施形態では１６ビット）の下位ビットを記憶する。また、算出した各加算値は、例えば第３メモリ１１０に記憶されるものとすることができる。
【００２０】
図２に戻り、さらに、第１コア１０２は、上記２次元の仮想配列空間において、第１の対角方向（例えば、図２（ａ）における図示左上から図示右下へ向かう対角方向）に沿って、当該第１の対角方向に並んだデータ符号の各サブセットについて、サブセット毎のデータ符号の加算値を算出して記憶し（Ｓ１０６）、第２の対角方向（例えば、図２（ａ）における図示右上から図示左下へ向かう対角方向）に沿って、当該第２の対角方向に並んだデータ符号の各サブセットについて、サブセット毎のデータ符号の加算値を算出して記憶する（Ｓ１０８）。
【００２１】
図５は、図３（ａ）に示す仮想配列空間における第１及び第２の対角方向に沿ったデータ符号値の加算処理を模式的に示した図である。第１及び第２の対角方向のそれぞれについて１９個のデータ符号のサブセットが存在し、第１の対角方向に沿うデータ符号サブセット毎の１９個の加算値と、第２の対角方向に沿うデータ符号サブセット毎の１９個の加算値と、が算出されて記憶される。なお、前述したように、算出された加算値のデータ長が１ワードを超えるときは、当該算出された値の下位１ワードのデータ符号値を算出結果とする。また、加算値は、例えば第３メモリ１１０に記憶されるものとすることができる。
【００２２】
図２に戻り、次に、第１コア１０２は、ステップＳ１０２からＳ１０８において記憶した加算値と、当該加算値に対応するチェックサムとを用いて、プログラム記憶領域に記憶されているデータ符号に記憶誤りがあるか否かをチェックする（Ｓ１１０）。これにより、プログラム記憶領域に記憶されているプログラムの健全性が検証される。具体的には、プログラムを第２メモリ１０８にインストールした際に、上記行方向、列方向、第１の対角方向、及び第２の対角方向における各加算値を算出し、例えば当該加算値のそれぞれの２の補数を、各方向における各加算値に対応するチェックサムとして記憶しておき、ステップＳ１０２〜Ｓ１０８において算出した各加算値と、当該各加算値にそれぞれ対応するチェックサムとを加算して、各加算値についてのチェックサムとの加算結果が全て０であれば、データ符号の記憶誤りはないものと判断することができる。なお、チェックサムは、第２メモリ１０８にインストールされるプログラム内に記述しておくか、又は第３メモリ１１０を構成する非揮発性メモリに記憶しておくものとすることができる。
【００２３】
そして、第１コア１０２は、プログラム記憶領域に記憶されているデータ符号値に記憶誤りがあるときは（Ｓ１１０、Ｙｅｓ）、異常時処理を行い（Ｓ１１２）、記憶誤りがないときは（Ｓ１１０、Ｎｏ）、本処理を正常終了する。
【００２４】
なお、前述のとおり、第２コア１０４においても、第１メモリ１０６内のプログラム記憶領域に対して本処理と同様の処理を行い、第１メモリ１０６内のプログラム記憶領域における符号誤りをチェックする。そして、第１コア１０２による第２メモリ１０８についての符号誤りチェック処理、及び第２コア１０４による第１メモリ１０６についての符号誤りチェック処理がいずれも正常終了したときは、これらの処理により符号誤りがないことが確認された第１メモリ１０６内及び第２メモリ１０８内のプログラムに従って、それぞれ第１コア１０２及び第２コア１０４が、本マルチコアシステム１００を搭載した車両の動作制御を開始する。
【００２５】
なお、ステップＳ１１２における異常処理では、従来技術に従い、例えばチェックサムを用いてデータ符号値の修復を行ったり、プログラムが改ざんされているものと判断して処理を中止するものとすることができる。
【００２６】
上記の符号誤りチェック処理により、マルチコアシステム１００は、プログラム記憶領域のデータ符号値をマトリクス状に並べた２次元仮想配列空間において、行方向、列方向、第１及び第２の対角方向に沿って算出されたデータ符号の加算値を用いて当該プログラム記憶領域のデータ符号の記憶誤りをチェックするので、当該記憶領域のブロック毎の加算値（図４における行方向に沿った加算値に相当）のみを用いてデータ符号誤りをチェックする従来技術に比べて、誤り検出の信頼性を高めることができる。また、同様の理由から、行方向のデータ符号加算値が変化しないように行われる巧妙なプログラム改ざんも検出することができるので、改ざんされた不正なプログラムを実行してしまうことを効果的に防止することができる。
【００２７】
また、本実施形態では、第１コア１０２及び第２コア１０４の、２つの演算処理回路を備え、一方のコア（１０２又は１０４）が、他方のコア（１０４又は１０２）のプログラムが記憶された記憶領域の符号誤りをそれぞれチェックするので、互いのプログラム記憶領域の符号誤りチェックを同時並行的に行うことができ、一方のコア１０２又は１０４のみで第１メモリ１０６及び第２メモリ１０８のプログラム記憶領域をチェックする場合に比べて迅速に当該チェックを完了することできる。
【００２８】
なお、本実施形態では、プログラム記憶領域のデータ符号をマトリクス状に並べた２次元仮想配列空間について、行方向、列方向、第１の対角方向、及び第２の対角方向に沿ってデータ符号の加算値を算出するものとしたが、これに限らず、これら以外の方向に沿ったデータ符号の加算値を用いるのとすることもできる。例えば、第１及び第２の対角方向に代えて、行方向に対しそれぞれ任意の角度を為す２つの斜め方向に沿って算出されたデータ符号の加算値を用いるものとしても良い。例えば、仮想配列空間において互いに行方向に２つ、列方向に１つだけ離れたデータ符号で構成されるデータ符号系列について加算値を算出する等、行方向に対しそれぞれ任意の角度を為す斜め方向に沿って加算値を算出するものとすることができる。
【００２９】
また、本実施形態では、行方向、列方向、第１の対角方向、及び第２の対角方向の、合計４つの方向に沿ってデータ符号加算値を算出するものとしたが、これに限らず、少なくとも２方向に沿ってデータ符号加算値を算出して符号誤りチェックを行うものとしても良い。この場合でも、行方向に沿った加算値のみを用いて符号誤りチェックを行う従来技術に比べて、符号誤りチェックの信頼性を高めることができる。
【００３０】
また、本実施形態では、２次元仮想配列空間として、１０×１０の正方配列を示したが、これに限らず、正方配列でない（例えば、１００×１０等の非正方配列の）２次元仮想配列空間を用いることもできる。また、プログラム記憶領域に記憶されているデータ符号の数に依存して、仮想配列空間のすべての位置に必ずしもデータ符号が埋まっている必要はない。例えば、図３（ａ）において、プログラム記憶領域のデータ符号の数が９７個であれば、最後の行（図３（ａ）の図示右側に示す配列の図示最下行）の右側３個の位置には、データ符号が埋まっていないものとすることができる。この場合、データ符号の加算値算出においては、データ符号が埋まっていない位置は無視する（又は符号「００」が埋まっているものとみなす）ものとすることができる。
【００３１】
また、本実施形態では、２次元の仮想配列空間を用いるものとしたが、これに限らず、３以上の次元の仮想配列空間を用いるものとすることもできる。この場合には、仮想配列空間を構成する際に用いる図３（ｂ）に示すアドレス配列を３次元以上の配列とし、加算値算出に用いるデータ系列を、隣接するデータ間における各インデックスの増分又は減少分として定義すればよい。例えば、４次元仮想配列空間は、４次元のアドレス配列をＡ´（α、β、γ、θ）により定義することができる（即ち、４つのインデックスα、β、γ、θを用いる）。そして、加算値算出に用いるデータ系列を、隣接するデータ間における各インデックスの変分（Δα、Δβ、Δγ、Δθ）により定義する。例えば、変分（１、２、３、４）は、当該４次元仮想配列空間においてインデックスαが１、βが２、γが３、θが４だけ互いに離れた位置にあるデータ符号で構成されるデータ系列を用いて、加算値を算出することを意味するものとすることができる。
【００３２】
さらに、本実施形態では、第１コア１０２と第２コア１０４の２つのコアを用いる構成としたが、これに限らず、３以上の数のコアを用いるものとし、コアのそれぞれが、それぞれ異なる他の一つのコアのプログラムが記憶されたメモリ内の記憶領域の符号誤りチェックを実行するものとすることができる。
【００３３】
また、本実施形態では、第１メモリ１０６と第２メモリ１０８とに、それぞれ第１コア１０２及び第２コア１０４のそれぞれが実行するプログラムが記憶されるものとしたが、これに限らず、第１コア１０２及び第２コア１０４のそれぞれが実行するプログラムは、同じ一つのメモリ（例えば第１メモリ）の異なる領域に記憶されているものとすることもできる。
【００３４】
また、本実施形態では、１チップに集積されたマルチコアシステム１００を例として説明したが、本発明は、これに限らず、マルチコアシステム１００の各構成要素が個別の回路部品として構成されたシステムとして実施されるものとすることができる。例えば、本発明は、第１コア１０２及び第２コア１０４に代えて個別の２つのプロセッサ（ＣＰＵ）が演算処理部として用いられるマルチプロセッサシステム（マルチＣＰＵシステム）として実施することもできる。
【符号の説明】
【００３５】
１００・・・マルチコアシステム、１０２・・・第１コア、１０４・・・第２コア、１０６・・・第１メモリ、１０８・・・第２メモリ、１１０・・・第３メモリ、１１２・・・Ｉ／Ｏポート回路、１１４・・・通信Ｉ／Ｆ回路、１１６・・・バス、１１８・・・入力ポート、１２０・・・出力ポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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