【事件の表示】
　特願２００６−２５３３３「電気光学装置、電気光学装置の駆動方法、および電子機器」拒絶査定不服審判事件〔平成１９年８月１６日出願公開、特開２００７−２０６３９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　この審判事件に関する出願（以下、「本願」という。）は、平成１８年２月２日にされた出願である。そして、平成２２年８月２０日付けの手続補正により明細書及び特許請求の範囲についての補正がされ、平成２２年９月３日付けで拒絶査定がされた。査定の謄本は、平成２２年９月１４日に送達され、これに対して、平成２２年１１月２２日に拒絶査定不服審判が請求され、同時に明細書及び特許請求の範囲についての補正がされたが、この補正は、平成２４年３月８日付けの決定をもって却下された。そして、同日付けで当審により拒絶の理由が通知され、その指定期間内である平成２４年５月７日に意見書が提出されるとともに、同日付けの手続補正により明細書及び特許請求の範囲についての補正がされた。
　
２．本願の発明
　本願の請求項１から５までのそれぞれに係る発明は、平成２２年８月２０日付け及び平成２４年５月７日付けの手続補正により補正された特許請求の範囲の請求項１から５までのそれぞれに記載された事項によって特定されるとおりのものである。特に、請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
　
「【請求項１】
　複数の画素からなる矩形状の表示領域を有し、前記複数の画素は、それぞれ、互いに異なる単一色を表示する複数のサブ画素で構成され、前記サブ画素は、走査線と、データ線と、前記走査線と前記データ線の交差に対応して設けられた画素電極およびスイッチング素子と、を有する電気光学装置であって、
　前記複数の画素は、それぞれ、前記サブ画素が前記データ線の延出する方向に２行以上かつ前記走査線の延出する方向に２列以上配置されて構成され、
　前記データ線を駆動するデータ線駆動回路を備え、
　前記データ線駆動回路は、複数のデマルチプレクサを有し、
　前記デマルチプレクサは、
　前記複数の画素の列毎に設けられ、
　一つの入力端子と、
　当該デマルチプレクサに対応する画素を構成する複数の前記サブ画素のデータ線毎に設けられた出力端子と、
　前記出力端子のいずれかと前記入力端子に接続され、供給される選択信号及び前記選択信号を反転した反転信号とがアクティブとなると、前記入力端子に時分割信号として供給される画像信号を、接続されている出力端子を介して前記データ線へ供給する複数のトランスファゲートを有し、
　該トランスファゲートは、一の画素における前記サブ画素の行数と同じ数が一の前記出力端子に対して接続され、
　前記表示領域の対向する２辺のうちの一の辺に沿って、前記走査線のうち奇数段を駆動する第１走査線駆動回路を備え、
　前記２辺のうちの他の辺に沿って、前記走査線のうち偶数段を駆動する第２走査線駆動回路を備える、
　ことを特徴とする電気光学装置。」
　
３．当審が通知した拒絶の理由
　当審が平成２４年３月８日付けで通知した拒絶の理由は、本願の請求項１から６までのそれぞれに係る発明は、いずれも、本願の出願前に頒布された刊行物１に記載された発明と、例えば周知例１に記載された周知慣用技術とに基づき、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。
　
　　刊行物１：特開平２−２８２７２３号公報
　　周知例１：特開２０００−７５８４０号公報
　
４．刊行物、刊行物に記載された事項、引用発明
（１）刊行物
　以下に列挙する刊行物は、いずれも本願の出願前に頒布された刊行物である。
　
　　刊行物１：特開平２−２８２７２３号公報（前掲）
　　周知例１：特開２０００−７５８４０号公報（前掲）
　　周知例２：特開２００３−７６３４６号公報
　　周知例３：特開２０００−３４７６２８号公報
　
（２）刊行物１に記載された事項、引用発明
　刊行物１には、以下の事項が図面とともに記載されている。
　
ア．第２ページ左上欄第１８行から第２０行まで
「この発明はアクティブドットマトリックス表示装置に関し、特に１水平時間内に表示素子の２行分の画素を発光させる装置の改良に係わる。」
　
イ．第２ページ右上欄第１２行から左下欄第８行まで
「第１５図において、入力端子２Ｒ、２Ｇ、２Ｂに第１６図Ｂに示す映像信号（入力データとも言う）ＶＲ、ＶＧ、ＶＢが外部より入力される。映像信号は３Ｔ（Ｔは水平ドットクロックの周期）毎に切り換えられる。第１６図ではこのＶＲ、ＶＧ、ＶＢを分かり易いようにディジタルデータで表しているがアナログ信号の場合もある。第１２図の表示素子１はＲ、Ｇ、Ｂの３画素で構成されるΔ区画をｍ行×ｎ列（ｎ＝２ｐ／３）のマトリックス状に配列したものであるので、そのｉ行、ｊ列の位置のΔ区画を第１３図に示すようにΔｉｊで表し、そのΔｉｊ区画内の３画素に表示すべき１組のデータを第１４図に示すようにＲｉｊ、Ｇｉｊ、Ｂｉｊで表す。入力端子２Ｒ、２Ｇ、２Ｂの映像信号は表示素子１のΔ区画の配列番号順に、つまりΔ区間の第１列より第ｎ列の順に、またΔ区画の第１行より第ｍ行の順に入力される。」
　
ウ．第３ページ左上欄第５行から右上欄第１２行まで
「一方、表示素子１の走査バスＸ１〜Ｘ２ｍを駆動するために走査バス駆動回路６が設けられ、垂直同期信号ＶＳ及び水平起動信号ＳＴＨに同期して、走査バス駆動パルスＱ１が１水平時間（１Ｈ）内の映像期間（１Ｈ’）に亘って走査バスＸ１に出力される。
　これにより表示素子の第１行の各画素のＴＦＴ（薄膜トランジスタ）がオンとされ、各信号バスドライバＡの出力信号（それぞれ入力データＲ１１，Ｂ１１，Ｇ１２，Ｒ１３，Ｂ１３，Ｇ１４，……Ｇ１ｎと対応する）が順次第１行の画素Ｐ１１〜Ｐ１ｐに表示される。
　同様にして、…（略）…第２行の画素…（略）…に表示すべきデータ…（略）…が順次コンデンサ…（略）…にサンプルホールドされると共に、これらのデータと対応する駆動信号が信号バスドライバＡより信号バス…に順次出力される。一方、走査バス駆動回路６より次の１Ｈ内の映像期間に走査バスＸ２が駆動され、上記データが第２行の画素に順次表示される。
　以上のように１水平時間に第１行のΔ区画の表示、つまり第１行及び第２行の画素の表示が行われると、次の１水平時間に第２行のΔ区画、つまり第３行及び第４行の画素の表示が同様に行われ、以下このような動作が繰り返されて一画面の表示が行われる。」
　
エ．第４ページ左上欄第７行から右下欄第７行まで
「
第１実施例
　この発明の第１実施例の回路を第１図に、第１５図と対応する部分に同じ符号を付して示し、重複説明を省略する。この発明では、従来のメモリ回路３は削除される。入力データを保持すると共に各信号バスを駆動する小駆動回路Ｅｊ（ｊ＝１〜２ｐ）は、入力端子と出力端子との間に信号保持回路ＳＨｊと信号バスドライバＡとスイッチ素子Ｗを順次縦続に接続して構成される。信号線ｌＲに小駆動回路Ｅ１，Ｅ４，Ｅ７，……、信号線ｌＧにＥ２，Ｅ５，Ｅ８，……、信号線ｌＢにＥ３，Ｅ６，Ｅ９……のそれぞれ入力端子が接続される。小駆動回路Ｅ１及びＥ２の出力端子は共通の信号バスＹ１に接続される。一般に小駆動回路Ｅ２ｊ−１及びＥ２ｊ（ｊ＝１〜ｐ）の出力端子が共通の信号バスＹｊに接続される。
　タイミングパルス発生器としてシフトレジスタ４が用いられ、そのシフト段数は２ｐ（ｐは信号バスの本数）で第１５図の場合の２倍とされ、出力信号線ｌ１〜ｌ２ｐにそれぞれ第２図Ｄに示すタイミングパルスＦ１〜Ｆ２ｐがそれぞれ小駆動回路Ｅ１〜Ｅ２ｐのクロック端子に順次出力され、それぞれ対応するスイッチＳ１〜Ｓ２ｐをパルスの時間幅Ｔの間オンに制御する。一方、スイッチ素子Ｗは水平映像期間内は全てオフとされるが、それに続く水平ランキング期間（当審注：「水平ブランキング期間」の誤記と認める。）内の第１の所定期間τａに奇数番の小駆動回路Ｅ１，Ｅ３，……のスイッチ素子Ｗが、スイッチ制御信号Ｐａによりオンとされ、第２の所定期間τｂに偶数番の回路Ｅ２，Ｅ４，……のスイッチ素子Ｗがスイッチ制御信号Ｐｂによりオンとされる（第２図Ｅ）。
　上記スイッチ素子Ｓｊ（ｊ＝１〜２ｐ），Ｗの動作によって、奇数番のコンデンサＣ１，Ｃ３，……Ｃ２ｐ−１にそれぞれ入力データＲ１１，Ｂ１１，Ｇ１２，……Ｇ１ｎが従順次保持され（当審注：「順次保持され」の誤記と認める。）、偶数番のコンデンサＣ２，Ｃ４，……Ｃ２ｐにそれぞれ入力データＧ１１，Ｒ１２，……Ｂ１ｎが保持される（第２図Ｇ）。水平ブランキング期間内の第１の所定期間τａにおいて、奇数番のコンデンサに保持された入力データと対応する大きさの駆動電圧が、奇数番の小駆動回路Ｅ１，Ｅ３，……Ｅ２ｐ−１より対応する信号バスＹ１〜Ｙｐに一斉に出力される。水平ブランキング期間内の第２の所定期間τｂにおいて、偶数番のコンデンサに保持された入力データと対応する大きさの駆動電圧が、偶数番の小駆動回路Ｅ２，Ｅ４，……Ｅ２ｐより信号バスＹ１〜Ｙｐに一斉に出力される。
　一方、水平ブランキング期間内の第１、第２の所定の期間τａ，τｂにそれぞれ走査バス駆動回路６より走査バス駆動信号Ｑ１，及びＱ２（第２図Ｆ）が出力され、第１の所定期間τａに奇数番のコンデンサに保持されていたデータと対応する電圧で第１行の画素Ｐ１１〜Ｐ１ｐが一斉に充電され、第２の所定期間τｂに偶数番のコンデンサに保持されていたデータと対応する電圧で第２行の画素Ｐ２１〜Ｐ２ｐが充電され、各画素は映像データに対応した輝度に保持される。以下同様にして表示素子の第３行、第４行；第５行、第６行；……の画素が表示され、−垂直時間内に一枚の画面が表示される。
　なお、上記のスイッチ制御信号Ｐａ及びＰｂは走査バス駆動回路６より供給される。しかし、外部より供給するようにしてもよい。」
　
オ．第４ページ右下欄第１８行から第５ページ右上欄第９行まで
「
第３実施例
　これまでの説明では表示素子１がデルタ型色配列であるとしたが、この発明はそれに限らず、例えば第４図に示すように、Ｒ，Ｇ，Ｂ，Ｗ（ホワイト）の画素がロ字型区画内に隣接して配され、そのロ字型区画がｍ行×ｎ列のマトリックス状に配されている場合にも適用できる。即ち、第１図と対応する部分に同じ符号を付して示した第５図の回路は、その入力端子２Ｒ，２Ｗ，２Ｇ，２Ｂにそれぞれ第６図Ｂに示す映像信号ＶＲ，ＶＷ，ＶＧ，ＶＢが供給される場合に適合する回路である。映像信号は４Ｔ時間毎に切り換えられる。信号線ｌＲにスイッチ素子Ｓ１，Ｓ５，Ｓ９，……が接続され、信号線ｌＷにスイッチ素子Ｓ２，Ｓ６，Ｓ１０，……が、信号線ｌＧにスイッチ素子Ｓ３，Ｓ７，Ｓ１１，……が、また信号線ｌＢにスイッチ素子Ｓ４，Ｓ８，Ｓ１２……がそれぞれ接続される。その他の構成と動作は第１図の第１実施例と同様である。タイミングパルス発生器としてのシフトレジスタ４からタイミング信号Ｆ１〜Ｆ２ｐ（第６図Ｅ）が順次出力され、第６図Ｆに示すように、奇数番のコンデンサＣ１，Ｃ３，……Ｃ２ｐ−１には最初の水平映像期間にそれぞれ入力データＲ１１，Ｇ１１，Ｒ１２，Ｇ１２，……Ｒ１ｎ，Ｇ１ｎがホールドされ、また偶数番のコンデンサＣ２，Ｃ４，……Ｃ２ｐにはそれぞれ入力データＷ１１，Ｂ１１，Ｗ１２，Ｂ１２，……Ｗ１ｎ，Ｂ１ｎがホールドされる。スイッチ制御信号Ｐａ（第６図Ｇ）により、奇数番のコンデンサに保持された各データがそれぞれ第１行の画素Ｐ１１〜Ｐ１ｐに表示され、またスイッチ制御信号Ｐｂにより、偶数番のコンデンサに保持された各データがそれぞれ第２行の画素Ｐ２１〜Ｐ２ｐに表示される。」
　
カ．第５ページ左下欄第３行から第１０行まで
「
第５実施例
　入力映像信号が第６図Ｄに示すようにＲ，Ｗ，Ｇ，Ｂの各信号を水平ドットクロック毎に切り換えて構成した信号Ｖａで与えられる場合にもこの発明を適用できる。その場合の装置の構成は第３図の第２実施例と同様であり、また回路の動作は第５図の第３実施例と同様であり、第６図のタイミングチャートが適用できる。」
　
キ．刊行物１に記載された発明（引用発明）
　上記ア．からカ．までの記載事項を総合すると、刊行物１には、「第５実施例」として以下の発明（以下、「引用発明」という。）が記載されている。
　
「複数のロ字型区画からなる矩形状の表示素子１を有し、前記複数のロ字型区画は、それぞれ、互いに異なる単一色であるＲ、Ｗ、Ｇ、Ｂを表示する４個の画素で構成され、前記画素は、走査バスＸ１〜Ｘ２ｍと、信号バスＹ１〜Ｙｐと、前記走査バスＸ１〜Ｘ２ｍと前記信号バスＹ１〜Ｙｐの交差に対応して設けられた画素電極及びＴＦＴとを有するアクティブドットマトリクス表示装置であって、
　前記複数のロ字型区画は、それぞれ、前記画素が前記信号バスＹ１〜Ｙｐの延びる方向に２行かつ前記走査バスＸ１〜Ｘ２ｍの延びる方向に２列配置されて構成され、
　前記信号バスＹ１〜Ｙｐを駆動する信号バス駆動回路５を備え、
　前記信号バス駆動回路５は、複数の小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐを有し、
　前記小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐは、
　前記複数のロ字型区画の列ごとに設けられ、
　１本の信号線ｌａからの映像信号Ｖａが、各小駆動回路の入力端子に同時に供給されるものであり、
　隣接する奇数番の小駆動回路Ｅ２ｊ−１及び偶数番の小駆動回路Ｅ２ｊの出力端子が共通の信号バスＹｊとの接続点に接続され、前記信号バスＹｊとの接続点は、ロ字型区画を構成する複数の前記画素の信号バスＹｊごとに設けられており、
　前記接続点のいずれかと前記信号線ｌａに接続され、スイッチ制御信号Ｐａ、Ｐｂによりオンにされると、前記信号線ｌａからのＲ、Ｗ、Ｇ、Ｂの各信号を水平ドットクロック毎に切り換えて構成した映像信号Ｖａをシフトレジスタ４からのタイミング信号Ｆ１〜Ｆ２ｐに応じてホールドした信号を、前記出力端子、前記接続点を介して前記信号バスＹ１〜Ｙｐへ供給する複数のスイッチ素子Ｗを有し、
　２個の前記スイッチ素子Ｗが、１個の前記信号バスＹｊとの接続点に対して接続され、
　前記走査バスＸ１〜Ｘ２ｍを駆動する走査バス駆動回路６を備える
　アクティブドットマトリクス表示装置。」
　
（３）周知例１に記載された事項
　周知例１には、以下の事項が図面とともに記載されている。
　
ア．段落００１９から００２４まで
「【００１９】時分割スイッチ３０−１は３時分割を実現するために、特に図２から明らかなように、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタが並列に接続されてなる３個のＣＭＯＳアナログスイッチ（トランスミッションスイッチ）３１，３２，３３からなり、液晶表示パネル１４と同一基板上に薄膜トランジスタによって形成されている。他の時分割スイッチ３０−２〜３０−ｋについても、時分割スイッチ３０−１と全く同じ構成となっている。
　【００２０】そして、例えば時分割スイッチ３０−１において、３個のアナログスイッチ３１，３２，３３の各入力端は共通に接続され、その共通接続点は共通信号ライン３４−１を介してＴＡＢＩＣ２８−１の出力端に接続されている。これにより、ＴＡＢＩＣ（１）２８−１から時系列で出力される信号電位が、共通信号ライン３４−１を経由して３個のアナログスイッチ３１，３２，３３の各入力端に与えられる。これらアナログスイッチ３１，３２，３３の各出力端は、３本の信号ライン１２−１，１２−２，１２−３の各一端に接続されている。
　【００２１】時分割スイッチ３０−２に対しては、共通信号ライン３４−２を経由してＴＡＢＩＣ（２）２８−２から時系列の信号電位が供給される。同様にして、時分割スイッチ３０−ｋに対しては、共通信号ライン３４−ｋを経由してＴＡＢＩＣ（ｋ）２８−ｋから時系列の信号電位が供給される。なお、本例では、簡単のため、１個のＴＡＢＩＣにつき１本の共通信号ラインを配した構成を示したが、実際には複数本の共通信号ラインが配されることになる。
　【００２２】また、液晶表示パネル１４と同一基板上において、１個のアナログスイッチにつき２本、計６本の制御ライン３５−１〜３５−６が、ゲートライン１１−１〜１１−ｍの配線方向に沿って配線されている。そして、例えば時分割スイッチ３０−１にあっては、アナログスイッチ３１の２つの制御入力端（即ち、Ｎｃｈ，ＰｃｈＭＯＳトランジスタの各ゲート）が制御ライン３５−１，３５−２に、アナログスイッチ３２の２つの制御入力端が制御ライン３５−３，３５−４に、アナログスイッチ３３の２つの制御入力端が制御ライン３５−５，３５−６にそれぞれ接続されている。
　【００２３】なお、ここでは、時分割スイッチ３０−１の３個のアナログスイッチ３１〜３３の６本の制御ライン３５−１〜３５−６に対する接続関係について説明したが、他の時分割スイッチ３０−２〜３０−ｋについても全く同じ接続関係となっている。
　【００２４】６本の制御ライン３５−１〜３５−６には、時分割スイッチ３０−１〜３０−ｋの各３個のアナログスイッチ３１〜３３を選択するためのセレクトパルスＳ１〜Ｓ３，ＸＳ１〜ＸＳ３が外部から与えられる。ここで、セレクトパルスＸＳ１〜ＸＳ３は、セレクトパルスＳ１〜Ｓ３の反転パルスである。このセレクトパルスＳ１〜Ｓ３，ＸＳ１〜ＸＳ３は、ＴＡＢＩＣ２８−１〜２８−ｋの各々から出力される時系列の信号電位に同期して、時分割スイッチ３０−１〜３０−ｋの各３個のアナログスイッチ３１〜３３を順次オンさせるための信号である。」
　
イ．図２
　図２には、３個のＣＭＯＳアナログスイッチ（トランスミッションスイッチ）３１、３２、３３からなる時分割スイッチ３０−１が示されている。
　
（４）周知例２に記載された事項
　周知例２には、以下の事項が図面とともに記載されている。
　
ア．段落００１５から００２４まで
「【００１５】図２は本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールの望ましい実施形態を示す。図２で、液晶表示モジュールは下部基板１００と上部基板１０２を含む。下部基板１００は重なる第１領域１００ａと上部基板１０２が重ならない第２領域１００ｂに区分される。
　【００１６】第１領域１００ａは表示領域１０４と周辺領域１０６を含み、表示領域１０４と周辺領域１０６には液晶が注入された後に、その周縁部がシーリング材でシーリングされる。表示領域１０４の左右周辺領域１０６には、第１及び第２ゲート駆動回路１０８、１１０が左右対称的に各々配置される。
　【００１７】第２領域１００ｂにはデータ駆動回路１１２と外部連結端子１１４が形成され、外部連結端子１１４にはフィルムケーブル１１６の一端が取り付けられる。フィルムケーブル１１６の他端は図示されない統合印刷回路基板に取付けられる。データ駆動回路１１２はチップ形態で製作され下部基板上に実装される。
　【００１８】…（略）…
　【００１９】図４を参照すれば、第１ゲート駆動回路１０８は奇数番目ゲートライン（ＧＬ１〜ＧＬｎ＋１）が延びた表示領域の左側周辺領域に配置され、各々出力端子が連結された複数のシフトレジスタ（ＳＲＣ１〜ＳＲＣｎ＋１）により構成される。第２ゲート駆動回路１１０は、偶数番目ゲートライン（ＧＬ２〜ＧＬｎ）が延びた表示領域の右側周辺領域に配置され、各々出力端子が連結された複数のシフトレジスタ（ＳＲＣ２〜ＳＲＣｎ）により構成される。
　【００２０】奇数番目シフトレジスタ（ＳＲＣｉ）の出力は、奇数番目ゲートラインを通じて表示領域の向かい側に配置された後、偶数番目シフトレジスタ（ＳＲＣｉ＋１）の入力端子に開始信号として提供され、同時に直前の偶数番目シフトレジスタ（ＳＲＣｉ−１）の制御端子に制御信号として提供される。同様に、偶数番目シフトレジスタ（ＳＲＣｊ）の出力は、次奇数番目シフトレジスタ（ＳＲＣｊ＋１）の入力端子に開始信号として提供され、同時に直前の奇数番目シフトレジスタ（ＳＲＣｊ−１）の制御端子に制御信号として提供される。
　【００２１】最後の奇数番目シフトレジスタ（ＳＲＣｎ＋１）はダミーレジスタとして、最後の偶数番目シフトレジスタ（ＳＲＣｎ）の制御端子に制御信号を提供するために付加される。
　【００２２】図５は図４の各回路のタイミング関係を示す。即ち、奇数番目ゲートラインと偶数番目ゲートラインが開始信号（ＳＴ）により順次にシフトされ、クロック信号（ＣＫ、ＣＫＢ）に同期され、交互にアクティブされスキャンニングされることが分かる。つまり、奇数番目ゲートラインと偶数番目ゲートラインとは、位相が反転された状態でスキャンニングが行われる。
　【００２３】一つの水平ラインとなる複数のピクセルのうち、奇数番目ピクセルは対応される奇数番目ゲートライン（例えばＧＬ１）により駆動され、偶数番目ピクセルは対応する偶数番目ゲートライン（例えばＧＬ２）により駆動される。
　【００２４】だから、一つの水平ラインの全てのピクセルが表示されるためには、２個のゲートライン（例えば、ＧＬ１、ＧＬ２）が駆動される。従って、ゲートライン数は２倍に増加され垂直解像度が１６０水平ラインである場合には、３２０ゲートラインが配置される。」
　
イ．図２、４及び５
　図２には、表示領域１０４の左右周辺領域１０６に第１及び第２ゲート駆動回路１０８、１１０が左右対称的にそれぞれ配置された液晶表示モジュールが示されている。
　図４には、第１ゲート駆動回路１０８が奇数番目ゲートライン（ＧＬ１〜ＧＬｎ＋１）と接続され、第２ゲート駆動回路１１０が偶数番目ゲートライン（ＧＬ２〜ＧＬｎ）と接続されることが示されている。
　図５には、奇数番目ゲートラインと偶数番目ゲートラインとが交互にスキャンされることが示されている。
　
（５）周知例３に記載された事項
　周知例３には、以下の事項が図面とともに記載されている。
　
ア．段落００４１から００４８まで
「【００４１】［第１の実施の形態］図１は、この実施の形態にかかる液晶表示装置の構成を示すブロック図である。図示するように、この液晶表示装置は、液晶表示素子１と、奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２と、データドライバ３と、コントローラ４とから構成されている。
　【００４２】液晶表示素子１は、一対の基板間に液晶を封入したもので、その一方の基板（以下、第１基板という）上には、複数の画素電極がマトリクス状に形成されており、画素間の行方向には２ｎ本（ｎ：１以上の整数）のゲートラインＧＬ１〜ＧＬ２ｎ（走査ライン）が、画素間の列方向にはデータラインＤＬが伸延して形成されている。また、第１基板上には、各画素電極に対応して、ゲートがゲートラインＧＬ１〜ＧＬ２ｎに、ドレインがデータラインＤＬに、ソースが画素電極にそれぞれ接続されたアクティブ素子としてのＴＦＴ１ａが形成されている。
　【００４３】液晶表示素子１の他方の基板（以下、第２基板という）には、第１基板上の複数の画素電極のそれぞれに対向し、コモン電位Ｖｃｏｍが印加されている共通電極が形成されている。そして、第１基板上の画素電極と、第２基板上の共通電極と、その間の液晶とによって、図１に等価回路で示す画素容量１ｂが形成される。そして、画素容量１ｂに保持されている電圧によって、その間の液晶の配向状態を変化させることにより、画像が表示される。
　【００４４】ゲートドライバ２は、奇数行のゲートラインＧＬ１、ＧＬ３、・・・を走査するための奇数ドライバ２ｏと、偶数行のゲートラインＧＬ２、ＧＬ４、・・・を走査するための偶数ドライバ２ｅとからなる。奇数ドライバ２ｏと偶数ドライバ２ｅは、いずれも液晶表示素子１を構成する第１基板上に形成されており、ゲートラインＧＬ１〜ＧＬ（２ｎ−１）を介して互いに接続されている。
　【００４５】奇数ドライバ２ｏには、後述するｓｔａｒｔ信号ＩＮと、制御信号Φ１、ＣＫがコントローラ４から供給される。一方、偶数ドライバ２ｅには、後述する制御信号Φ２、¬ＣＫ（¬は、論理否定を表す。以下、同じ）がコントローラ４から供給される。これら制御信号ＣＫ、¬ＣＫは選択信号としてゲートラインＧＬ１〜ＧＬ２ｎに出力される。なお、ゲートドライバ２の詳細な回路構成については、詳しく後述する。
　【００４６】…（略）…
　【００４７】…（略）…
　【００４８】次に、液晶表示素子１、ゲートドライバ２及びデータドライバ３の配置について、図２を参照して説明する。図２に示すように、パネル１０において、液晶表示素子１の左側に奇数ドライバ２ｏが配置され、右側に偶数ドライバ２ｅが配置される。また、液晶表示素子１の上側に、データドライバ３が配置される。そして、パネル内のこれらの形成されていない場所に、コントローラ４からの信号を供給するための配線が形成され、液晶表示素子１はパネル１０の中央に配置されることとなる。」
　
イ．図１及び２
　図１には、液晶表示素子１と、奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２と、データドライバ３と、コントローラ４とから構成された液晶表示装置が示されている。
　図２には、液晶表示素子１の左側に奇数ドライバ２ｏが、右側に偶数ドライバ２ｅが、それぞれ配置されている様子が示されている。
　
５．対比
　本願発明と引用発明とを比較すると、以下のとおりである。
　
　引用発明の「アクティブドットマトリクス表示装置」は、本願発明の「電気光学装置」に相当し、以下同様に、「ロ字型区画」は「画素」に、「矩形状の表示素子１」は「矩形状の表示領域」に、「画素」は「サブ画素」に、「走査バスＸ１〜Ｘ２ｍ」は「走査線」に、「信号バスＹ１〜Ｙｐ」は「データ線」に、「画素電極」は「画素電極」に、「ＴＦＴ」は「スイッチング素子」に、「信号バス駆動回路５」は「データ線駆動回路」に、「信号バスＹｊとの接続点」は「出力端子」に、「映像信号Ｖａ」は「画像信号」に相当する。
　
　引用発明の「前記複数のロ字型区画は、それぞれ、前記画素が前記信号バスＹ１〜Ｙｐの延びる方向に２行かつ前記走査バスＸ１〜Ｘ２ｍの延びる方向に２列配置されて構成され」ることは、本願発明の「前記複数の画素は、それぞれ、前記サブ画素が前記データ線の延出する方向に２行以上かつ前記走査線の延出する方向に２列以上配置されて構成され」ることに相当する。
　
　引用発明の「小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐ」は、その機能として、１本の信号線ｌａからの映像信号Ｖａを、Ｒ、Ｗ、Ｇ、Ｂを表示する４個の画素に分配するものといえる。
　したがって、引用発明の「小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐ」は、本願発明の「デマルチプレクサ」に相当する。
　
　引用発明の「小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐ」の有する４個の入力端子は、いずれも信号線ｌａに接続され、映像信号Ｖａが同時に供給されているものであるから、該４個の入力端子の信号線ｌａとの接続点は、一体として、１つの入力端子として機能するものともいえる。
　したがって、引用発明の「小駆動回路Ｅ１〜Ｅ４、Ｅ５〜Ｅ８、……Ｅ２ｐ−３〜Ｅ２ｐ」が有する４個の入力端子の信号線ｌａとの接続点は、本願発明の「デマルチプレクサ」が有する１つの「入力端子」に相当する。
　
　引用発明の「ロ字型区画を構成する複数の前記画素の信号バスＹｊごとに設けられて」いる「信号バスＹｊとの接続点」は、本願発明の「当該デマルチプレクサに対応する画素を構成する複数の前記サブ画素のデータ線毎に設けられた出力端子」に相当する。
　
　引用発明の「Ｒ、Ｗ、Ｇ、Ｂの各信号を水平ドットクロック毎に切り換えて構成した映像信号Ｖａ」は、本願発明の「時分割信号として供給される画像信号」に相当する。
　したがって、引用発明の「前記接続点のいずれかと前記信号線ｌａに接続され、スイッチ制御信号Ｐａ、Ｐｂによりオンにされると、前記信号線ｌａからの映像信号Ｖａをシフトレジスタ４からのタイミング信号Ｆ１〜Ｆ２ｐに応じてホールドした信号を、前記出力端子、前記接続点を介して前記信号バスＹ１〜Ｙｐへ供給する複数のスイッチ素子Ｗ」と、本願発明の「前記出力端子のいずれかと前記入力端子に接続され、供給される選択信号及び前記選択信号を反転した反転信号とがアクティブとなると、前記入力端子に時分割信号として供給される画像信号を、接続されている出力端子を介して前記データ線へ供給する複数のトランスファゲート」とは、どちらも「前記出力端子のいずれかと前記入力端子に接続され、供給される制御信号とがアクティブとなると、前記入力端子に時分割信号として供給される画像信号を、接続されている出力端子を介して前記データ線へ供給する複数のスイッチング回路」である点で共通する。
　同様に、引用発明の「２個の前記スイッチ素子Ｗが、１個の前記信号バスＹｊとの接続点に対して接続されている」ことと、本願発明の「該トランスファゲートは、一の画素における前記サブ画素の行数と同じ数が一の前記出力端子に対して接続されていること」とは、どちらも「該スイッチング回路は、一の画素における前記サブ画素の行数と同じ数が一の前記出力端子に対して接続されていること」である点で共通する。
　
　引用発明の「前記走査バスＸ１〜Ｘ２ｍを駆動する走査バス駆動回路６を備える」ことと、本願発明の「前記表示領域の対向する２辺のうちの一の辺に沿って、前記走査線のうち奇数段を駆動する第１走査線駆動回路を備え、前記２辺のうちの他の辺に沿って、前記走査線のうち偶数段を駆動する第２走査線駆動回路を備える」こととは、どちらも「前記走査線を駆動する走査線駆動回路を備える」ことである点で共通する。
　
　以上をまとめると、本願発明と引用発明とは、
　
「複数の画素からなる矩形状の表示領域を有し、前記複数の画素は、それぞれ、互いに異なる単一色を表示する複数のサブ画素で構成され、前記サブ画素は、走査線と、データ線と、前記走査線と前記データ線の交差に対応して設けられた画素電極およびスイッチング素子と、を有する電気光学装置であって、
　前記複数の画素は、それぞれ、前記サブ画素が前記データ線の延出する方向に２行以上かつ前記走査線の延出する方向に２列以上配置されて構成され、
　前記データ線を駆動するデータ線駆動回路を備え、
　前記データ線駆動回路は、複数のデマルチプレクサを有し、
　前記デマルチプレクサは、
　前記複数の画素の列毎に設けられ、
　一つの入力端子と、
　当該デマルチプレクサに対応する画素を構成する複数の前記サブ画素のデータ線毎に設けられた出力端子と、
　前記出力端子のいずれかと前記入力端子に接続され、供給される制御信号とがアクティブとなると、前記入力端子に時分割信号として供給される画像信号を、接続されている出力端子を介して前記データ線へ供給する複数のスイッチング回路を有し、
　該スイッチング回路は、一の画素における前記サブ画素の行数と同じ数が一の前記出力端子に対して接続され、
　前記走査線を駆動する走査線駆動回路を備える
　電気光学装置。」
　
である点で一致し、以下の点で相違する。
　
（相違点１）
　時分割動作するスイッチング回路が、本願発明では「トランスファゲート」であるのに対し、引用発明では「スイッチ素子Ｗ」であり、それに応じて、スイッチング回路の制御信号が、本願発明では「選択信号及び前記選択信号を反転した反転信号」であるのに対し、引用発明では単一の「スイッチ制御信号Ｐａ、Ｐｂ」である点。
　
（相違点２）
　走査線駆動回路について、本願発明は、「前記表示領域の対向する２辺のうちの一の辺に沿って、前記走査線のうち奇数段を駆動する第１走査線駆動回路を備え、前記２辺のうちの他の辺に沿って、前記走査線のうち偶数段を駆動する第２走査線駆動回路を備える」のに対し、引用発明は「前記走査バスＸ１〜Ｘ２ｍを駆動する走査バス駆動回路６を備える」点。
　
６．判断
　相違点についての判断は、以下のとおりである。
　
（１）相違点１について
　液晶表示装置の駆動制御の技術分野において、時分割に動作するスイッチング回路を複数のトランスファゲートで構成し、それぞれのトランスファゲートをアクティブにする選択信号及びその反転信号を供給して時分割動作させることは、例えば周知例１に記載されているように、本願の出願前に周知の技術である（上記４．（３）参照）。
　引用発明では、複数のスイッチ素子Ｗを選択的にオンにして時分割動作させているが、これに代えて、複数のトランスファゲートでスイッチング回路を構成し、それぞれのトランスファゲートをアクティブにする選択信号及びその反転信号を供給して時分割動作させるようにすることは、周知技術の単なる適用にすぎない。
　
（２）相違点２について
　液晶表示装置の駆動制御の技術分野において、走査線のうち奇数段を駆動する走査線駆動回路と偶数段を駆動する走査線駆動回路とを個別に設け、両者を表示領域の両側に対称的に配置することは、例えば周知例２及び３に記載されているように、本願の出願前に周知の技術である（上記４．（４）及び（５）参照）。
　引用発明の走査線駆動回路（走査バス駆動回路６）を、走査線のうち奇数段を駆動する第１走査線駆動回路と偶数段を駆動する第２走査線駆動回路とに分け、表示領域の両側に対称的に両者を配置すること、すなわち、表示領域の対向する２辺のそれぞれに沿って両者を配置することは、周知技術の単なる適用にすぎない。
　
７．請求人の主張について
　請求人は、平成２４年５月７日付け意見書の（３）において、「特に、高価なメモリ回路の使用をしないことを目的とする引用刊行物１に係る発明においては、表示領域の対向する２辺のうちの一の辺に沿って、走査線のうち奇数段を駆動する第１走査線駆動回路と、２辺のうちの他の辺に沿って、走査線のうち偶数段を駆動する第２走査線駆動回路と、を備えることについて、目的とするところと相反する構成となり採用するべくもありません。」と主張している。
　しかし、刊行物１の第３ページ右上欄第１４行から第１８行までに「従来提案されているデルタ型色配列の表示装置では、外部より入力される映像信号ＶＲ，ＶＧ，ＶＢを表示素子の画素の色配列に合致するように、信号の順序を変更する必要があり、このため高価なメモリ回路３が必要であった。」と記載されているとおり、刊行物１に記載された発明で問題にされているのは、本願発明の「画像信号」に相当する「映像信号ＶＲ，ＶＧ，ＶＢ」を取り扱う際に高価なメモリ回路が必要とされることであり、走査線の駆動とは関係がない。
　請求人の主張は、採用することができない。
　
８．むすび
　以上のとおりであるから、本願発明は、刊行物１に記載された発明（引用発明）と、例えば周知例１から３までのそれぞれに記載された周知技術とに基づき、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。