【手続補正書】
【提出日】平成17年11月28日(2005.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンピュータシステムのための適応プロセッサ要素であって、
第１の制御ＦＰＧＡと、
前記制御ＦＰＧＡに結合され、前記プロセッサ要素を前記コンピュータシステムに結合するためのシステムインターフェイスバスと、
前記制御ＦＰＧＡに結合されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
その第１のポートが前記制御ＦＰＧＡに結合されているデュアルポートのスタティックランダムアクセスメモリ（ＳＲＡＭ）と、
前記デュアルポートＳＲＡＭの第２のポートに結合される少なくとも１つの第２のユーザＦＰＧＡを含むユーザアレイとを含む、適応プロセッサ要素。
【請求項２】
前記第１の制御ＦＰＧＡは少なくとも１つの組込型マイクロプロセッサコアを含む、請求項１に記載のプロセッサ要素。
【請求項３】
前記少なくとも１つの組込型マイクロプロセッサコアは前記システムインターフェイスバスに結合される、請求項２に記載のプロセッサ要素。
【請求項４】
前記少なくとも１つの組込型マイクロプロセッサコアは周辺インターフェイスバスに結合される、請求項２に記載のプロセッサ要素。
【請求項５】
前記周辺インターフェイスバスに結合される少なくとも１つの記憶要素をさらに含む、請求項４に記載のプロセッサ要素。
【請求項６】
前記周辺インターフェイスバスに結合されるストレージエリアネットワークをさらに含む、請求項４に記載のプロセッサ要素。
【請求項７】
前記システムインターフェイスバスはスイッチネットワークによって前記コンピュータシステムに結合される、請求項１に記載のプロセッサ要素。
【請求項８】
前記スイッチネットワークに結合される少なくとも１つのプロセッサをさらに含む、請
求項７に記載のプロセッサ要素。
【請求項９】
前記スイッチネットワークに結合される共有メモリリソースをさらに含む、請求項７に記載のプロセッサ要素。
【請求項１０】
前記システムインターフェイスバスはスイッチネットワークアダプタポートによってプロセッサに結合される、請求項１に記載のプロセッサ要素。
【請求項１１】
前記プロセッサはスイッチネットワークによって別のプロセッサに結合される、請求項１０に記載のプロセッサ要素。
【請求項１２】
前記デュアルポートＳＲＡＭは複数のデュアルポートＳＲＡＭ装置を含む、請求項１に記載のプロセッサ要素。
【請求項１３】
前記デュアルポートＳＲＡＭは６個のデュアルポートＳＲＡＭ装置を含む、請求項１２に記載のプロセッサ要素。
【請求項１４】
前記ユーザアレイは第２および第３のユーザＦＰＧＡを含む、請求項１に記載のプロセッサ要素。
【請求項１５】
前記第２および第３のユーザＦＰＧＡは、複数の相互接続ビアが通っている回路基板の両面上に装着される、請求項１４に記載のプロセッサ要素。
【請求項１６】
前記ユーザアレイに結合され、前記コンピュータシステムの少なくとも１つの他のプロセッサ要素に直接アクセスするためのチェーンポートをさらに含む、請求項１に記載のプロセッサ要素。
【請求項１７】
コンピュータシステムであって、
スイッチネットワークと、
少なくとも１つの適応プロセッサ要素とを含み、前記少なくとも１つの適応プロセッサ要素は、第１の制御ＦＰＧＡと、前記制御ＦＰＧＡに結合され、前記プロセッサ要素を前記スイッチネットワークに結合するためのシステムインターフェイスバスと、前記制御ＦＰＧＡに結合されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、その第１のポートが前記制御ＦＰＧＡに結合されているデュアルポートのスタティックランダムアクセスメモリ（ＳＲＡＭ）と、前記デュアルポートＳＲＡＭの第２のポートに結合される少なくとも１つの第２のユーザＦＰＧＡを含むユーザアレイとを含み、前記コンピュータシステムはさらに、
前記スイッチネットワークに結合される少なくとも１つのプロセッサと、
前記スイッチネットワークに結合される共有メモリリソースとを含み、
前記制御ＦＰＧＡが、前記制御ＦＰＧＡにおいて実現されるオンチップＤＭＡエンジンによって管理される制御機能を提供する、コンピュータシステム。
【請求項１８】
前記第１の制御ＦＰＧＡは、周辺インターフェイスバスに結合される少なくとも１つの組込型マイクロプロセッサコアを含み、前記システムはさらに、
前記周辺インターフェイスバスに結合される少なくとも１つの記憶要素を含む、請求項１７に記載のコンピュータシステム。
【請求項１９】
前記第１の制御ＦＰＧＡは、周辺インターフェイスバスに結合される少なくとも１つの組込型マイクロプロセッサコアを含み、前記システムはさらに、
前記周辺インターフェイスバスに結合されるストレージエリアネットワークを含む、請
求項１７に記載のコンピュータシステム。
【請求項２０】
前記少なくとも１つのプロセッサは複数のプロセッサを含む、請求項１７に記載のコンピュータシステム。
【請求項２１】
前記少なくとも１つのプロセッサは前記スイッチネットワークによって前記複数のプロセッサのうちの別のプロセッサに結合される、請求項２０に記載のコンピュータシステム。
【請求項２２】
コンピュータシステムであって、
ネットワークと、
前記ネットワークに結合される少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに動作的に関連したスイッチネットワークアダプタポートと、
少なくとも１つの適応プロセッサ要素とを含み、前記少なくとも１つの適応プロセッサ要素は、第１の制御ＦＰＧＡと、前記制御ＦＰＧＡに結合され、前記プロセッサ要素を前記スイッチネットワークアダプタポートに結合するためのシステムインターフェイスバスと、前記制御ＦＰＧＡに結合される周辺インターフェイスバスと、前記制御ＦＰＧＡに結合されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、その第１のポートが前記制御ＦＰＧＡに結合されているデュアルポートのスタティックランダムアクセスメモリ（ＳＲＡＭ）と、前記デュアルポートＳＲＡＭの第２のポートに結合される少なくとも１つの第２のユーザＦＰＧＡを含むユーザアレイとを含み、前記コンピュータシステムはさらに、
前記周辺インターフェイスバスに結合される少なくとも１つの記憶要素を含み、
前記制御ＦＰＧＡが、前記制御ＦＰＧＡにおいて実現されるオンチップＤＭＡエンジンによって管理される制御機能を提供する、コンピュータシステム。
【請求項２３】
前記第１の制御ＦＰＧＡは少なくとも１つの組込型マイクロプロセッサコアを含む、請求項１７または２２に記載のコンピュータシステム。
【請求項２４】
前記少なくとも１つの組込型マイクロプロセッサコアは前記システムインターフェイスバスに結合される、請求項２３に記載のコンピュータシステム。
【請求項２５】
前記少なくとも１つの組込型マイクロプロセッサコアは前記周辺インターフェイスバスに結合される、請求項２３に記載のコンピュータシステム。
【請求項２６】
前記少なくとも１つの記憶要素は、前記周辺インターフェイスバスに結合されるストレージエリアネットワークを含む、請求項２２に記載のコンピュータシステム。
【請求項２７】
前記少なくとも１つのプロセッサはまた前記ストレージエリアネットワークに結合される、請求項２６に記載のコンピュータシステム。
【請求項２８】
前記少なくとも１つのプロセッサは別の適応プロセッサ要素を含む、請求項１７または２２に記載のコンピュータシステム。
【請求項２９】
前記少なくとも１つのプロセッサは、複数のプロセッサと、前記複数のプロセッサの各々に動作的に関連したスイッチネットワークアダプタポートとを含む、請求項２２に記載のコンピュータシステム。
【請求項３０】
前記複数のプロセッサの各々は前記ネットワークによって前記複数のプロセッサのうち
の別のプロセッサに結合される、請求項２９に記載のコンピュータシステム。
【請求項３１】
前記デュアルポートＳＲＡＭは複数のデュアルポートＳＲＡＭ装置を含む、請求項１７または２２に記載のコンピュータシステム。
【請求項３２】
前記デュアルポートＳＲＡＭは６個のデュアルポートＳＲＡＭ装置を含む、請求項３１に記載のコンピュータシステム。
【請求項３３】
前記ユーザアレイは第２および第３のユーザＦＰＧＡを含む、請求項１７または２２に記載のコンピュータシステム。
【請求項３４】
前記第２および第３のユーザＦＰＧＡは、複数の相互接続ビアが通っている回路基板の両面上に装着される、請求項３３に記載のコンピュータシステム。
【請求項３５】
前記ユーザアレイに結合され、前記コンピュータシステムの少なくとも１つの他のプロセッサ要素に直接アクセスするためのチェーンポートをさらに含む、請求項１７または２２に記載のコンピュータシステム。
【請求項３６】
対向する第１および第２の面を有する回路基板であって、
前記回路基板の前記対向する第１および第２の面上にそれぞれ、概して互いに鏡像の関係で取付けられた第１および第２の複数のボンディングパッドと、
プログラム可能な入出力ピンがそれぞれ前記第１および第２の複数のボンディングパッドのサブセットに接着されている第１および第２の集積回路装置と、
前記サブセットの前記第１および第２の複数のボンディングパッドのうちの対向するものを電気的に相互接続するための、前記回路基板の前記対向する第１および第２の面の中間に形成される複数のビアとを含む、回路基板。
【請求項３７】
前記第１および第２の集積回路装置は適応プロセッサ要素のためのユーザアレイを含む、請求項３６に記載の回路基板。
【請求項３８】
前記第１および第２の集積回路装置は第１および第２のＦＰＧＡを含む、請求項３６に記載の回路基板。