【事件の表示】
　特願２００４−１９５０５８「高速にデータアクセスをするための半導体メモリ装置」拒絶査定不服審判事件〔平成１７年７月２１日出願公開、特開２００５−１９６９３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月３０日（パリ条約に基づく優先権主張　２００３年１２月２９日、大韓民国）の特許出願であって、平成２１年９月１４日付けの拒絶理由通知に対して平成２２年１月２８日に意見書及び手続補正書が提出され、さらに、同年３月２３日付けの拒絶理由通知に対して同年７月２８日に意見書が提出されたが、同年８月１６日付けで拒絶査定がなされた。
　それに対して、同年１２月２４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年９月６日付けで審尋がなされ、同年１２月１２日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１２月２４日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１２月２４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を補正して、補正後の特許請求の範囲の請求項１及び２とするとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。　
　
（補正前）
　「【請求項１】
　共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
　複数の単位セルをそれぞれ備えるＮ個のセルブロックと、
　前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ＋１個のローカルビットラインセンスアンプ部と、
　前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、
　前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
　前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）センスアンプ部と
を備えることを特徴とする半導体メモリ装置。」
　
（補正後）
　「【請求項１】
　共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
　複数の単位セルをそれぞれ備えるＮ個のセルブロックと、
　前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ＋１個のローカルビットラインセンスアンプ部と、
　前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、
　前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
　前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）センスアンプ部と
を備えてなり、
　前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「を備えることを特徴とする半導体メモリ装置。」を、「を備えてなり、　前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２の「を備えることを特徴とする半導体メモリ装置。」を、「を備えてなり、　前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」と補正して、補正後の請求項２とすること。
　
（３）補正事項３
　補正前の明細書の００７１段落及び００７３段落を補正して、各々補正後の明細書の００７１段落及び００７３段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１及び２について
　補正事項１及び２は、各々補正前の請求項１及び２に係る発明の発明特定事項である「ローカルビットラインセンスアンプ部」及び「グローバルビットラインセンスアンプ部」に対して技術的限定を加えるものであるから、いずれも特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１及び２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１及び２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００７１段落〜００７６段落等に記載されているものと認められるから、補正事項１及び２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１及び２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項３について
　補正事項３は、補正前の明細書の用語を統一するとともに、より明確な記載としたものであり、当初明細書等に記載されている事項の範囲内においてなされたものであることは明らかであるから、当該補正事項３は特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１及び２に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
　複数の単位セルをそれぞれ備えるＮ個のセルブロックと、
　前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ＋１個のローカルビットラインセンスアンプ部と、
　前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、
　前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
　前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）センスアンプ部と
を備えてなり、
　前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−３３３４００号公報（以下「引用例」という。）には、図１〜４及び８〜１０と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
　
【産業上の利用分野】この発明は、外部クロック信号に同期して制御信号、アドレス信号および書込データを含む外部信号を取込む同期型半導体記憶装置に関し、
　
ｂ．「【００３２】
　【実施例
】［チップレイアウト］図１はこの発明が適用されるＳＤＲＡＭのチップレイアウトを示す図である。
　
ｃ．「【００３５】
内部データを伝達するためのグローバルＩＯ線対ＧＩＯが、メモリマットＭＭの長辺方向に沿って各アレイを横切るように配置される
【００３６】
メモリマットＭＭ１ないしＭＭ４各々に対して、チップ中央側に、選択されたメモリセルのデータの増幅を行なうためのプリアンプＰＡ
　
ｄ．「【００５４】［メモリセル配置］
図４は、１つの３２Ｋビットメモリアレイに関連する部分の構成を示す図である。図４において、３２ＫビットメモリアレイＭＫ２は、ロウデコーダからの行選択信号が伝達されるワード線ＷＬと、このワード線ＷＬと交差する方向に配置されるビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬＰとの交差部に対応して配置されるダイナミック型メモリセルＭＣを含む
【００５５】
メモリセルＭＣは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬおよび／ＢＬを含む。図４においては、ビット線ＢＬとワード線ＷＬとの交差部に対応して配置されるメモリセルＭＣを示す
【００５６】
メモリアレイＭＫの両側に、アレイ選択ゲートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット線対ＢＬに関して交互に配置される。アレイ選択ゲートＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状態となり、アレイ選択ゲートＳＡＧ２はアレイ選択信号φＡ２に応答して導通状態となる。ビット線対ＢＬＰはそれぞれアレイ選択ゲートＳＡＧ１およびアレイ選択ゲートＳＡＧ２を介してセンスアンプＳＡ１およびＳＡ２に接続される
【００５７】
センスアンプＳＡ１は、メモリアレイＭＫ２の一方側にワード線ＷＬと平行に配置され、センスアンプＳＡ２はメモリアレイＭＫ２の他方側にワード線ＷＬと平行に配置される。すなわち、センスアンプＳＡ１およびＳＡ２はメモリアレイＭＫ２のビット線対ＢＬＰに対して交互に両側に配置される。センスアンプＳＡ１は、メモリアレイＭＫ１とメモリアレイＭＫ２により共有される。センスアンプＳＡ２はメモリアレイメモリアレイＭＫ２とメモリアレイＭＫ２により共有される
【００５８】
センスアンプＳＡ１の列と平行に、ローカルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。センスアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ２（審決注：「ＬＩＯ３」の誤記）およびＬＯ４が配置される。図４においては２つのローカルＩＯ線対がセンスアンプＳＡの一方側に設けられている配置が示される
　
ｅ．「【００５９】
センスアンプＳＡ１に対しこのセンスアンプＳＡ１により検知増幅されたデータをローカルＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲートＣＳＧ１が設けられる。同様に、センスアンプＳＡ２に対してはセンスアンプＳＡ２により検知増幅されたデータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達するための列選択ゲートＣＳＧ２が設けられる
【００６０】
コラムデコーダからの列選択信号を伝達する列選択線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つの列選択ゲートＣＳＧ２を同時に導通状態とする。これにより４つのビット線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続される。センスアンプＳＡ１により検知増幅されたデータはローカルＩＯ線対ＬＩＯ１およびＬＯ２へ伝達される。センスアンプＳＡ２により検知増幅されたデータはローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達される
【００６１】
ローカルＩＯ線対ＬＩＯをグローバルＩＯ線対ＧＩＯへ接続するためのブロック選択スイッチＢＳは、ブロック選択信号φＢに応答して導通する。このブロック選択スイッチＢＳとして、図４においてはローカルＩＯ線対ＬＩＯ１とグローバルＩＯ線対ＧＩＯ１とを接続するためのブロック選択スイッチＢＳ１と、ローカルＩＯ線対ＬＩＯ２とグローバルＩＯ線対ＧＩＯ２とを接続するブロック選択スイッチＢＳ２とが示される
【００６２】
ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４は、隣接する２つのグローバルＩＯ線対ＧＩＯへそれぞれブロック選択スイッチを介して接続される（図４には示さず）。次に動作について簡単に説明する
【００６３】選択されたワード線ＷＬがメモリアレイＭＫ２に含まれる場合、アレイ選択信号φＡ１およびφＡ２が活性状態となり、メモリアレイＭＫ２に
含まれるビット線対ＢＬＰがセンスアンプＳＡ１およびＳＡ２に接続される。
【００６４】
各ビット線対ＢＬＰにおいてメモリセルデータが現われた後、センスアンプＳＡ１およびＳＡ２が活性化され、このメモリセルデータを検知し増幅する。
　
ｆ．「【００６５】
次いで、列選択線ＣＳＬ上の信号が活性状態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１およびＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４へそれぞれ伝達される
【００６６】
続いてまたは同時にブロック選択信号φＢが活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４へ接続される。データ読出時においてはこのグローバルＩＯ線対のデータがプリアンプＰＡを介して増幅されて出力される。
　
ｇ．「【００９３】［
データ読出系］図８は、この発明が適用されるＳＤＲＡＭのデータ読出系の構成を示す図である。図８において、ＳＤＲＡＭは同じ構成のバンク＃Ａおよび＃Ｂを含む。図８においては、１つのデータ入出力端子ＤＱに対するデータ読出系の構成のみを示す。×８ビット構成の場合、この図８に示す構成が８個並列に設けられる
【００９４】
図８において、バンク＃Ａのデータ読出系は、プリアンプイネーブル信号ＰＡＥＡおよび転送指示信号ＴＬＲＡに従って、対応のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ７Ａ上のデータの増幅およびラッチを行なうリードレジスタＲＧ０Ａ〜ＲＧ７Ａと、ラップアドレスＲＷＹｉＡおよび／ＲＷＹｉＡ（ｉ＝０〜７）に従って、対応のリードレジスタのデータを転送する三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａと、選択された（活性化された）インバータバッファＴＢ０Ａ〜ＴＢ７Ａの出力をラッチするラッチ回路ＬＡ−Ａと、ラッチ回路ＬＡ−Ａのラッチデータをバンク指定信号ＢＡＡおよびＢＡＢに従って反転増幅する三状態インバータバッファＴＢ８Ａを含む
【００９５】バンク＃Ｂのデータ読出系は、バンク＃Ａのそれと同様の構成を備える。リードレジスタＲＧ０Ｂ〜ＲＧ７Ｂは、プリアンプイネーブル信号ＰＡＥＢおよび転送指示信号ＴＬＲＢに従って対応のグローバルＩＯ線対ＧＩＯ０Ｂ〜ＧＩＯ７Ｂ上のデータの増幅およびラッチを行なう。
三状態インバータバッファＴＢ０Ｂ〜ＴＢ７ＢはラップアドレスＲＷＹ０Ｂ、／ＲＷＹ０Ｂ〜ＲＷＹ７Ｂ、／ＲＷＹ７Ｂに従って対応のリードレジスタのラッチデータを反転増幅する
【００９６】
ラッチ回路ＬＡ−Ｂは、三状態インバータバッファＴＢ０Ｂ〜ＴＢ７Ｂのうち活性化された三状態インバータバッファの出力をラッチする。三状態インバータバッファＴＢ８Ｂは、ラッチ回路ＬＡ−Ｂのラッチしたデータを反転増幅する
【００９７】
ＳＤＲＡＭは、さらにバンク＃Ａおよびバンク＃Ｂからの出力（三状態バッファＴＢ８ＡおよびＴＢ８Ｂ）の出力をラッチするラッチ回路１５０と、出力イネーブル信号ＯＥＭに従ってラッチ回路１５０の出力をデータ入出力端子ＤＱへ伝達する出力バッファ１６０を含む。出力バッファ１６０は、出力イネーブル信号ＯＥＭが不活性状態の“Ｌ”のとき出力ハイインピーダンス状態となる
　
ｈ．「【００９８】
ラッチ回路１５０は、制御信号ＤＯＴおよび／ＤＯＴに応答して活性化される三状態インバータバッファ１５２と、三状態インバータバッファ１５２の出力をラッチするラッチ回路１５４を含む。次に動作について簡単に説明する
【００９９】
バンクアドレス信号ＢＡに従ってバンク＃Ａおよび＃Ｂの一方が活性状態とされる。すなわち、三状態バッファＴＢ８ＡおよびＴＢ８Ｂの一方が活性状態、他方が不活性状態となる。今、バンク＃Ａが活性状態とされた状態を考える
【０１００】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７Ａ上に８ビットのメモリセルのデータが伝達される。リードレジスタＲＧ０Ａ〜ＲＧ７Ａにはプリアンプイネーブル信号ＰＡＥＡおよび転送指示信号ＴＬＲＡに従ってこの対応のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ７Ａ上のデータが格納される
【０１０１】
続いて、ラップアドレス信号ＲＷＹ０、／ＲＷＹ０〜ＲＷＹ７および／ＲＷＹ７が順次所定の順序で活性状態とされ、三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａが所定の順序で順次活性化される。このラップアドレス信号ＲＷＹ０〜ＲＷＹ７Ａが活性状態となる順序は、レジスタ制御回路１２２がアドレスバッファ１２４から与えられた所定数のビットの列アドレス信号Ｙｍをデコードして決定する。この三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａから出力されたメモリセルデータはラッチ回路ＬＡ−Ａによりラッチされる。続いて、転送信号ＤＯＴおよび／ＤＯＴに従って、このラッチ回路ＬＡ−Ａにラッチされたデータがラッチ回路１５４に格納される。このラッチ回路１５４に格納されたデータは出力バッファ１６０から出力イネーブル信号ＯＥＭに従って出力される。
　
ｉ．「【０１０２】
［リードレジスタ］図９は、図８に示すリードレジスタの具体的構成の一例を示す図である。図９において、リードレジスタＲＧ０Ａ〜ＲＧ７ＡおよびＲＧ０Ｂ〜ＲＧ７Ｂは、同一の構成を有するため、参照符号ＲＧで示す
【０１０３】
図９において、リードレジスタＲＧは、プリアンプイネーブル信号ＰＡＥ（信号ＰＡＥＡまたはＰＡＥＢ）に応答して対応のグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上の信号電位を増幅するプリアンプＰＲＡと、プリアンプＰＲＡにより増幅されたデータをラッチするラッチ回路ＬＲＧを含む
【０１０４】
プリアンプＰＲＡは、プリアンプイネーブル信号ＰＡＥをゲートに受ける相補接続されたｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）７５０およびｎチャネルＭＯＳトランジスタ７５４と、トランジスタ７５４と接地電位との間に設けられ、そのゲートがグローバルＩＯ線／ＧＩＯｉに接続されるｎチャネルＭＯＳトランジスタ７５６ｂと、プリアンプイネーブル信号ＰＡＥをそのゲートに受ける相補接続されたｐチャネルＭＯＳトランジスタ７５２およびｎチャネルＭＯＳトランジスタ７５５と、トランジスタ７５５と接地電位との間に設けられ、そのゲートがグローバルＩＯ線ＧＩＯｉに接続されるｎチャネルＭＯＳトランジスタ７５７とを含む
【０１０５】
プリアンプＰＲＡはさらに、トランジスタ７５０と並列に設けられるｐチャネルＭＯＳトランジスタ７５１と、トランジスタ７５２と並列に設けられるｐチャネルＭＯＳトランジスタ７５３とを含む。トランジスタ７５１および７５３はそのゲートとドレインが交差結合される
【０１０６】
ラッチ回路ＬＲＧは、２つの２入力ＮＡＮＤ回路７６０および７６２を含む。ＮＡＮＤ回路７６０は、その一方入力がノードＮ３０（プリアンプＰＲＡの一方出力ノード）に結合され、その他方入力がＮＡＮＤ回路７６２の出力に結合される。ＮＡＮＤ回路７６２は、その一方入力がノードＮ３２（プリアンプＰＲＡの他方出力ノード）に結合され、その他方入力がＮＡＮＤ回路７６０の出力ノードＮ３４に接続される。ＮＡＮＤ回路７６０の出力ノードＮ３４からリードレジスタＲＧの格納データが出力される。
　
ｊ．「【０１０７】
リードコマンドが与えられると、そのときに与えられた列アドレス信号に従って列選択が実行される。選択バンクにおいては、選択されたメモリセルのデータがグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上に伝達され、グローバルＩＯ線対ＧＩＯｉおよび／ＧＩＯｉ上の信号が読出データに対応した電位に変化する。図１０においては、グローバルＩＯ線ＧＩＯｉ上にデータ“１”（電位“Ｈ”に対応）が読出され、グローバルＩＯ線／ＧＩＯｉ上にデータ“０”（電位“Ｌ”に対応）が読出された状態が示される
【０１０８】
次いで、グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上の電位が確定すると、プリアンプイネーブル信号ＰＡＥが発生される（リードコマンドが与えられたとき、クロック信号ＣＬＫをトリガとして）
　
（２−２）ここにおいて、００５４段落の「［メモリセル配置］図４は、１つの３２Ｋビットメモリアレイに関連する部分の構成を示す図である。図４において、３２ＫビットメモリアレイＭＫ２は、ロウデコーダからの行選択信号が伝達されるワード線ＷＬと、このワード線ＷＬと交差する方向に配置されるビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬＰとの交差部に対応して配置されるダイナミック型メモリセルＭＣを含む。」という記載、及び００５５段落の「メモリセルＭＣは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬおよび／ＢＬを含む。図４においては、ビット線ＢＬとワード線ＷＬとの交差部に対応して配置されるメモリセルＭＣを示す。」という記載から、引用例の「同期型半導体記憶装置」は、引用例の図４の紙面上下方向に、多数の「メモリセルＭＣ」を各々備える複数の「３２Ｋビットメモリアレイ」を備えるものであることが明らかである。
　
（２−３）００５７段落の「すなわち、センスアンプＳＡ１およびＳＡ２はメモリアレイＭＫ２のビット線対ＢＬＰに対して交互に両側に配置される。センスアンプＳＡ１は、メモリアレイＭＫ１とメモリアレイＭＫ２により共有される。センスアンプＳＡ２はメモリアレイメモリアレイＭＫ２とメモリアレイＭＫ２により共有される。」という記載、及び図４の記載から、引用例に記載された「同期型半導体記憶装置」は、各「３２Ｋビットメモリアレイ」の両側に「センスアンプ」を備え、隣接する「３２Ｋビットメモリアレイ」により「センスアンプ」を共有する構造となっていることが明らかである。
　また、００６４段落の「各ビット線対ＢＬＰにおいてメモリセルデータが現われた後、センスアンプＳＡ１およびＳＡ２が活性化され、このメモリセルデータを検知し増幅する。」という記載から、各「センスアンプ」は、「３２Ｋビットメモリアレイ」の中で選択された「３２Ｋビットメモリアレイ」に備えられる「メモリセルＭＣ」のデータを検知し増幅していることは明らかである。
　
（２−４）００６１段落及び図４の記載等から、各「センスアンプ」は、「ローカルＩＯ線対ＬＩＯ」及び「ブロック選択スイッチＢＳ」を介して「グローバルＩＯ線対ＧＩＯ」に接続されていることが明らかである。
　また、０１０３段落の「図９において、リードレジスタＲＧは、プリアンプイネーブル信号ＰＡＥ（信号ＰＡＥＡまたはＰＡＥＢ）に応答して対応のグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上の信号電位を増幅するプリアンプＰＲＡと、プリアンプＰＲＡにより増幅されたデータをラッチするラッチ回路ＬＲＧを含む。」という記載及び００９４段落の「図８において、バンク＃Ａのデータ読出系は、プリアンプイネーブル信号ＰＡＥＡおよび転送指示信号ＴＬＲＡに従って、対応のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ７Ａ上のデータの増幅およびラッチを行なうリードレジスタＲＧ０Ａ〜ＲＧ７Ａと、」という記載から、図４の「グローバルＩ／Ｏ線対ＧＩ０１」及び「グローバルＩ／Ｏ線対ＧＩ０２」には、「センスアンプＳＡ１」によって検知し増幅されたデータを受けて増幅する「プリアンプＰＲＡ」及びこの増幅されたデータをラッチする「ラッチ回路ＬＲＧ」からなる「リードレジスタＲＧ１Ａ」及び「リードレジスタＲＧ２Ａ」（以下、これらの「リードレジスタ」を「第１のリードレジスタ」と呼ぶこととする。）が各々接続されていることが明らかである。
　また、００６２段落の「ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４は、隣接する２つのグローバルＩＯ線対ＧＩＯへそれぞれブロック選択スイッチを介して接続される（図４には示さず）。」という記載から、図４の「ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４」についても各々対応する「グローバルＩＯ線対」が設けられており、これらの「グローバルＩＯ線対」には、「センスアンプＳＡ２」によって検知し増幅されたデータを受けて増幅する「プリアンプＰＲＡ」及びこの増幅されたデータをラッチする「ラッチ回路ＬＲＧ」からなる「リードレジスタ」（以下、これらを「第２のリードレジスタ」と呼ぶことにする。）が各々接続されていることが明らかである。
　以上をまとめると、引用例の「同期型半導体記憶装置」は、各「センスアンプ」の出力信号を増幅してラッチするための第１及び第２の「リードレジスタ」を備えるとともに、「３２Ｋビットメモリアレイ」の一方に備えられた「センスアンプ」の出力は第１の「リードレジスタ」に伝送し、「３２Ｋビットメモリアレイ」の他方に備えられた「センスアンプ」の出力は第２の「リードレジスタ」に伝送するための「ローカルＩＯ線対ＬＩＯ」、「ブロック選択スイッチＢＳ」及び「グローバルＩＯ線対ＧＩＯ」を備えているものと認められる。
　
（２−５）図８において、バンク♯Ａに着目すると、引用例の「同期型半導体記憶装置」は、第１のリードレジスタ（「リードレジスタＲＧ１Ａ」及び「リードレジスタＲＧ２Ａ」）並びに第２のリードレジスタからの出力を、各々受信して、「ラッチ回路ＬＡ−Ａ」、「三状態インバータバッファＴＢ８Ａ」、「ラッチ回路１５０」及び「出力バッファ１６０」を介して外部へ送出する「三状態インバータバッファ」「ＴＢ０Ａ」〜「ＴＢ７Ａ」を備えていることが明らかである。
　そして、当該「三状態インバータバッファ」「ＴＢ０Ａ」〜「ＴＢ７Ａ」が入力信号を反転増幅するものであることは、それらと同一の機能を有する「三状態インバータバッファ」「ＴＢ０Ｂ」〜「ＴＢ７Ｂ」についての００９５段落の記載から明らかである。
　
（２−６）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「多数のメモリセルＭＣを各々備える複数の３２Ｋビットメモリアレイを備えた同期型半導体記憶装置において、
　各前記３２Ｋビットメモリアレイの両側にセンスアンプを備え、隣接する前記３２Ｋビットメモリアレイによりセンスアンプを共有する構造となっており、
　前記センスアンプは、選択された前記３２Ｋビットメモリアレイに備えられる前記メモリセルＭＣのデータを検知し増幅するものであり、
　各センスアンプの出力信号を増幅してラッチするための第１及び第２のリードレジスタと、
　前記３２Ｋビットメモリアレイの一方に備えられた前記センスアンプの出力は第１のリードレジスタに伝送し、前記３２Ｋビットメモリアレイの他方に備えられた前記センスアンプの出力は第２のリードレジスタに伝送するためのローカルＩＯ線対ＬＩＯ、ブロック選択スイッチＢＳ及びグローバルＩＯ線対ＧＩＯと、
　前記第１のリードレジスタ及び前記第２のリードレジスタからの出力を各々受信して反転増幅し、ラッチ回路ＬＡ−Ａ、三状態インバータバッファＴＢ８Ａ、ラッチ回路１５０及び出力バッファ１６０を介して外部へ送出する三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａを備えている、
　同期型半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明は、「各前記３２Ｋビットメモリアレイの両側にセンスアンプを備え、隣接する前記３２Ｋビットメモリアレイによりセンスアンプを共有する構造となって」いるから、引用発明も補正発明と同様に、「共有ビットラインセンスアンプ部の構造を有する」ものと認められる。
　
（３−２）引用発明の「メモリセルＭＣ」、「３２Ｋビットメモリアレイ」は、各々補正発明の「単位セル」、「セルブロック」に相当する。
　したがって、引用発明の「多数のメモリセルＭＣを各々備える複数の３２Ｋビットメモリアレイ」は、補正発明の「複数の単位セルをそれぞれ備えるＮ個のセルブロック」に相当する。
　
（３−３）引用発明の「センスアンプ」は、補正発明の「ローカルビットラインセンスアンプ部」に相当する。
　そして、引用発明の「センスアンプ」は、「各前記３２Ｋビットメモリアレイの両側に」備えられており、「選択された前記３２Ｋビットメモリアレイに備えられる前記メモリセルＭＣのデータを検知し増幅するもの」であるから、引用発明の「センスアンプ」は補正発明の「ローカルビットラインセンスアンプ部」と同様に、「前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅する」ものであると認められる。
　また、引用発明の「センスアンプ」が、補正発明の「ローカルビットラインセンスアンプ部」と同様に、「Ｎ＋１個」備えられていることは、いわゆる植木算の原理から自明である。
　したがって、引用発明は、補正発明と同様に、「前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ＋１個のローカルビットラインセンスアンプ部」を備えているものと認められる。
　
（３−４）引用発明の「第１及び第２のリードレジスタ」は、「各センスアンプの出力信号を増幅してラッチする」ものであるが、引用例の０１０２段落〜０１０６段落の記載及び図９の記載等から、当該「第１及び第２のリードレジスタ」は、「プリアンプＰＲＡ」により、「センスアンプ」の出力信号を検知して、増幅していることが明らかである。
　また、引用発明の「グローバルＩＯ線対ＧＩＯ」は、補正発明の「グローバルビットライン」に相当する。
　したがって、引用発明の「各センスアンプの出力信号を増幅してラッチするための第１及び第２のリードレジスタ」は、補正発明の「前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部」に相当する。
　
（３−５）引用発明の「前記３２Ｋビットメモリアレイの一方に備えられた前記センスアンプの出力は第１のリードレジスタに伝送し、前記３２Ｋビットメモリアレイの他方に備えられた前記センスアンプの出力は第２のリードレジスタに伝送するためのローカルＩＯ線対ＬＩＯ、ブロック選択スイッチＢＳ及びグローバルＩＯ線対ＧＩＯ」は、補正発明の「前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部」に相当する。
　
（３−６）引用発明の「第１及び第２のリードレジスタ」から「三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」に至る線路が、補正発明の「グローバルデータライン」に相当する。
　そして、引用発明の「三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」は、「前記第１のリードレジスタ及び前記第２のリードレジスタからの出力」を、出力端に伝送するためのものであるから、引用発明の「前記第１のリードレジスタ及び前記第２のリードレジスタからの出力を各々受信して反転増幅し、ラッチ回路ＬＡ−Ａ、三状態インバータバッファＴＢ８Ａ、ラッチ回路１５０及び出力バッファ１６０を介して外部へ送出する三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」と補正発明の「前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）センスアンプ部」とは、「前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）増幅部」である点で一致する。
　
（３−７）以上を総合すると、補正発明と引用発明とは、
　「共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
　複数の単位セルをそれぞれ備えるＮ個のセルブロックと、
　前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ＋１個のローカルビットラインセンスアンプ部と、
　前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、
　前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
　前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）増幅部と
を備えることを特徴とする半導体メモリ装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「前記第１及び第２グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力（Ｉ／Ｏ）増幅部」についての相違点であって、当該「増幅部」が、補正発明では「センスアンプ部」であるのに対して、引用発明では「三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」である点。
　
（相違点２）
　補正発明は、「前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能とし」ているのに対して、引用発明は、そのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般に、センスアンプとは、入力信号を検知して増幅する（通常、高論理レベル又は低論理レベルにまで増幅する）増幅器である。
　一方、引用発明の「三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」も、入力信号を反転増幅する機能を有するものであるところ、入力信号を反転増幅するとは、入力信号が高論理レベルであるか低論理レベルであるかを検知して、それを反転しつつ、高論理レベル又は低論理レベルまで増幅することにほかならない。
　したがって、引用発明の「三状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａ」も、入力信号を検知して増幅する機能を有しているものと解されるから、相違点１が実質的な相違点といえるかどうか必ずしも明確ではないが、いずれにしても、一般に、半導体メモリ装置において、入出力部に「センス」増幅器として明示された増幅器を設けることも、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例に記載されているように当業者において周知であるから、相違点１は当業者が適宜なし得た範囲に含まれる程度のものである。
　
ａ．周知例：特開２０００−７６８４７号公報
　「【００３８】
【発明の実施の形態】以下、本発明の好適な実施の形態について説明する。
【００３９】図１は、本発明に係る半導体メモリ装置の一実施の形態のレイアウトを示すブロック図である。
【００４０】メモリセルアレイブロック10-1,10-2,…,10-16、データ入/出力選択回路20-1,20-2,…,20-18、
入/出力センス増幅器14-1,…,14-4、
　
（４−２）相違点２について
　メモリ等の半導体集積回路装置において、集積度を向上させることは当業者における不断の課題である。
　また、一般に、半導体集積回路装置において、回路の駆動能力を大きくするほど当該回路を大きくしなければならないことは当業者の技術常識であるから、半導体集積回路装置において、集積度を向上させるため、半導体集積回路装置内の各回路の駆動能力を無用に大きくしない（動作に支障がない範囲で小さくする）ことは、半導体集積回路装置の設計時に当業者が当然に行っていることである。
　そして、引用発明においては、「センスアンプ」の出力が増幅機能を有する「リードレジスタ」を介して出力される構成となっているのであるから、「センスアンプ」が、「リードレジスタ」に伝送されることができる程度に減少させた駆動能力を有すれば事足りることは、当業者であれば直ちに察知し得たことである。
　したがって、引用発明において、「センスアンプ」の駆動能力を無用に大きくすることなく、補正発明のように、「前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計」することは、技術常識に照らして当業者であれば当然になし得たことである。
　また、引用発明において、「リードレジスタ」が「センスアンプ」の駆動能力を補い、所望の駆動能力を有するように設計しなければならないことは、当業者にとって自明であるから、引用発明において、補正発明のように「前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計」することもまた、当業者であれば当然になし得たことである。
　そして、そのようにした場合においては、補正発明のように、「半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めること」が可能であることは明らかである。
　したがって、相違点２は、当業者が当然になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１２月２４日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成２２年１月２８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−３３３４００号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。