(57)【要約】      （修正有）【課題】回路設計の自由度を保ちつつ、複数の集積回路間で高速なデータ伝送を実現することにより、高度な機能を実現する。【解決手段】集積回路１２ａは、２つのシリアル通信回路３１ａ，３２ａ（第一及び第二の通信回路）を備える。シリアル通信回路３１ａは、他の集積回路１２ａのシリアル通信回路３１ａと通信する。シリアル通信回路３２ａは、他の集積回路１２ａのシリアル通信回路３２ａと通信する。一つの送信元からの通信を、通信の特性に基づいてシリアル通信回路３１ａ，３２ａから選択した一つのシリアル通信回路を使って伝送する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の集積回路が互いにシリアル通信するシリアル通信システムにおいて、
それぞれの集積回路は、他の集積回路の第一のシリアル通信回路と通信する第一のシリアル通信回路と、他の集積回路の第二のシリアル通信回路と通信する第二のシリアル通信回路とを備え、
一つの送信元からの通信を、通信の特性に基づいて前記第一及び第二のシリアル通信回路から選択した一つのシリアル通信回路を使って伝送する、シリアル通信システム。
【請求項２】
前記第一のシリアル通信回路は、前記第二のシリアル通信回路よりも伝送速度が速く、
伝送されるデータ量が所定のデータ量よりも大きい場合は、前記第一のシリアル通信回路を選択する、
請求項１記載のシリアル通信システム。
【請求項３】
前記第二のシリアル通信回路は、前記第一のシリアル通信回路よりも遅延時間が短く、
前記送信元がレジスタ回路の読み出し又は書き込みをするためのレジスタアクセス信号を伝送する場合は、前記第二のシリアル通信回路を選択する、
請求項１又は２記載のシリアル通信システム。
【請求項４】
前記集積回路の内部信号を伝送する場合は、前記第二のシリアル通信回路を選択し、前記レジスタアクセス信号と、前記内部信号とを多重化して伝送する、
請求項３記載のシリアル通信システム。
【請求項５】
前記第一のシリアル通信回路による通信を制御する通信制御信号を伝送する場合は、前記第二のシリアル通信回路を選択する、
請求項１乃至４いずれか記載のシリアル通信システム。
【請求項６】
前記通信制御信号は、
前記第一のシリアル通信回路によって伝送されたデータの受領を通知するデータ受領通知信号と、
前記第一のシリアル通信回路によって伝送されたデータを一時記憶するバッファ回路の残容量を示すバッファ残容量信号と、
のうち少なくともいずれかを含む、
請求項５記載のシリアル通信システム。
【請求項７】
請求項１乃至６いずれか記載のシリアル通信システムを有する、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路間のシリアル通信システムに関する。
【背景技術】
【０００２】
複数の集積回路を組み合わせることにより、特定の機能を実現する装置がある。
しかし、高度な機能を実現しようとすると、複数の集積回路の間で伝送すべきデータの量が大きくなるので、伝送速度がネックとなって、高度な機能を実現することが難しかった。
この問題を解決するための技術には、例えば以下のようなものがある。
（１）集積回路の１チップ化
集積回路の微細化により、複数の集積回路で実現されていた機能を１つの集積回路で実現し、複数の集積回路の間でデータを伝送する必要をなくす。
（２）伝送速度の高速化
例えば高速サーデス（ＳｅｒＤｅｓ；シリアライザー／デシリアライザー）などを用いることにより、単位時間当たりに伝送できるデータ量を増やす。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−００５７３８号公報
【特許文献２】特開２００５−３２２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高度な機能を実現するためには、回路の集積度を高くする必要があり、集積回路の開発コストが高くなる。１チップ化を進めれば進めるほど、実現できる機能は特殊化していく。特殊な機能を実現する集積回路は、汎用機能を実現する回路と比べて需要が少ないので、開発コストを回収することが難しい。また、外部の装置と通信する回路などは、通信規格の変更など外的な要因で変更する必要が生じる場合があるので、これを取り込んで１チップ化すると、開発コストを回収することが更に難しくなる。
伝送速度を高速化するには、データの送信側と受信側とが正確に同期することが必要となる。一般に、集積回路は、外部から供給されるクロック信号を内部で逓倍して内部クロックを生成しているため、複数の集積回路の間で正確に同期を取ることは難しい。このため、通信開始前の同期処理や通信途中での再同期処理などに時間がかかる。ひとたび同期が取れたのちは、非常に高速にデータを伝送することができるが、同期が取れるまでの遅延が大きい。また、データの伝送を中断すると、再び同期を取り直す必要が生じるため、他のデータを伝送したい場合でも、前のデータの伝送が終わるのを待つことになり、データが伝送されるタイミングが保証されない。このため、そのような伝送特性を考慮した回路設計が必要となり、回路設計の自由度が低くなるので、所望の機能を実現できない場合が生じる。
本発明は、回路設計の自由度を保ちつつ、複数の集積回路間で高速なデータ伝送を実現することにより、高度な機能を実現することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係るシリアル通信システムは、複数の集積回路が互いにシリアル通信するシリアル通信システムであって、それぞれの集積回路は、他の集積回路の第一のシリアル通信回路と通信する第一のシリアル通信回路と、他の集積回路の第二のシリアル通信回路と通信する第二のシリアル通信回路とを備え、一つの送信元からの通信を、通信の特性に基づいて前記第一及び第二のシリアル通信回路から選択した一つのシリアル通信回路を使って伝送する。
前記第一のシリアル通信回路は、前記第二のシリアル通信回路よりも伝送速度が速く、伝送されるデータ量が所定のデータ量よりも大きい場合は、前記第一のシリアル通信回路を選択することが好ましい。
前記第二のシリアル通信回路は、前記第一のシリアル通信回路よりも遅延時間が短く、前記送信元がレジスタ回路の読み出し又は書き込みをするためのレジスタアクセス信号を伝送することが好ましい。
更に、前記集積回路の内部信号を伝送する場合は、前記第二のシリアル通信回路を選択し、前記レジスタアクセス信号と、前記内部信号とを多重化して伝送することが好ましい。
前記第一のシリアル通信回路による通信を制御する通信制御信号を伝送する場合は、前記第二のシリアル通信回路を選択することが好ましい。
前記通信制御信号は、前記第一のシリアル通信回路によって伝送されたデータの受領を通知するデータ受領通知信号と、前記第一のシリアル通信回路によって伝送されたデータを一時記憶するバッファ回路の残容量を示すバッファ残容量信号とのうち少なくともいずれかを含むことが好ましい。
【発明の効果】
【０００６】
本発明に係るシリアル通信システムによれば、一つの送信元からの通信を、通信の特性に基づいて第一及び第二のシリアル通信回路から選択した一つのシリアル通信回路を使って伝送するので、複数の集積回路の間で効率よく通信をすることができ、これにより、回路設計の自由度を、１つのチップで構成した場合と同等の高いレベルに保ちつつ、高速なデータ伝送を実現することができ、複数の集積回路が有機的に協働することにより高度な機能を実現することができる。
例えば、所定のデータ量よりも大きいデータは、例えば高速サーデスなど伝送速度が速い第一のシリアル通信回路を選択して伝送すれば、高速伝送を実現することができる。また、レジスタアクセス信号は、遅延時間が短い第二の通信回路を選択して伝送すれば、第一のシリアル通信回路によって伝送されるデータに遅延が生じている場合であっても、遅延することなく、適切なタイミングでレジスタアクセス信号を伝送することができるので、中央処理装置などの送信元とは異なる集積回路にレジスタ回路を配置した場合であっても、送信元が遅延なくレジスタ回路にアクセスすることができる。このため、回路設計の自由度を更に高く保つことができる。
更に、集積回路の内部信号は、第二のシリアル通信回路を選択し、レジスタアクセス信号と内部信号とを多重化して伝送すれば、レジスタアクセス信号と内部信号との時間的順序関係を正しく保つことができる。このため、回路設計の自由度を更に高く保つことができる。
第一の通信回路による通信を制御する通信制御信号を第二の通信回路によって伝送すれば、これらの信号を第一の通信回路によって伝送する必要がなくなるとともに、遅延なく伝送することができるので、第一の通信回路による通信の効率を高めることができる。特に、データ受領通知信号やバッファ残容量信号は、第一の通信回路による通信の主たる伝送方向とは逆方向に伝送される信号なので、これらの信号を第二の通信回路によって伝送すれば、第一の通信回路による通信の効率を更に高めることができる。
【図面の簡単な説明】
【０００７】
【図１】装置を示すシステム構成図。
【図２】バス及び通信モジュールを示す詳細構成図。
【図３】小遅延通信で伝送される信号を示すタイミング図。
【図４】装置の具体例を示すシステム構成図。
【図５】動作説明のためのシナリオを示す流れ図。
【図６】大容量通信によるデータ書き込み処理を示す流れ図。
【発明を実施するための形態】
【０００８】
図１に示す装置１０（シリアル通信システム）は、２つの集積回路１２ａ，１２ｂが互いに通信することにより協働して、全体として所定の機能を実現する装置である。なお、互いに通信する集積回路の数は、２つに限らず、３つ以上であってもよい。
【０００９】
集積回路１２ａは、以下を備える。
（１）中央処理装置２１（ＣＰＵ）：集積回路１２ａの内部の機能モジュール２２ａ，２２ｂや他の集積回路１２ｂの機能モジュール２２ｃ，２２ｄなどを制御して、全体として協働させる。
（２）機能モジュール２２ａ，２２ｂ：例えば、中央処理装置２１に対する割込信号を制御する割込制御回路、ダイレクト・メモリ・アクセス（ＤＭＡ）を制御するＤＭＡ制御回路、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を制御するメモリ制御回路など外部チップ１３ａを制御する回路などであり、各種の機能を実現する。
（３）通信モジュール２３ａ：複数の信号線１４を介して集積回路１２ｂの通信モジュール２３ｂと通信する。
（４）バス２８ａ：例えばアドバンスト・エクステンディブル・インターフェース（ＡＸＩ）４仕様に則った６４ビットバスである。中央処理装置２１、機能モジュール２２ａ，２２ｂ、通信モジュール２３ａなどに接続され、データなどを伝送する。
（５）信号線２９ａ：中央処理装置２１、機能モジュール２２ａ，２２ｂ、通信モジュール２３ａなどの間を個別に直接接続し、内部信号を伝送する。内部信号には、例えばステータス信号や割込信号などがある。内部信号は、中央処理装置２１の動作に同期していてもよいし、同期していなくてもよい。
【００１０】
集積回路１２ｂは、以下を備える。
（１）機能モジュール２２ｃ，２２ｄ：例えば、外付け物理層（ＰＨＹ）チップを制御するＰＨＹ制御回路など外部チップ１３ｂを制御する回路などであり、各種の機能を実現する。
（２）通信モジュール２３ｂ：複数の信号線１４を介して集積回路１２ａの通信モジュール２３ａと通信する。
（３）バス２８ｂ：例えばＡＸＩ４仕様に則った６４ビットバスである。機能モジュール２２ｃ，２２ｄ、通信モジュール２３ｂなどに接続され、データなどを伝送する。
（４）信号線２９ｂ：機能モジュール２２ｃ，２２ｄ、通信モジュール２３ｂなどの間を個別に直接接続し、内部信号を伝送する。
【００１１】
集積回路１２ａ，１２ｂや外部チップ１３ａ，１３ｂは、例えば、クアッド・フラット・パッケージ（ＱＦＰ）やボール・グリッド・アレイ（ＢＧＡ）などのパッケージのなかに半導体チップを収容したものである。装置１０は、例えばプリント配線板にこれらを実装することにより構成される。
集積回路１２ａ，１２ｂの内部に設けられる中央処理装置２１、機能モジュール２２ａ〜２２ｄ、通信モジュール２３ａ，２３ｂ、バス２８ａ，２８ｂ及び信号線２９ａ，２９ｂなどは、例えば、半導体チップに形成された半導体回路によって構成される。集積回路１２ａ，１２ｂ間を繋ぐ信号線１４は、例えば、プリント配線板に形成されたプリント配線などにより構成され、パッケージに設けられたピンなどの外部端子にはんだ付けなどにより接続される。
なお、装置１０は、集積回路１２ａ，１２ｂを１つのパッケージに収容した構成であってもよいし、装置１０全体を１つのパッケージに収容した構成であってもよい。その場合、信号線１４は、例えばパッケージ内の半導体チップ間を接続するボンディングワイヤなどによって構成される。
【００１２】
装置１０は、機能モジュール２２ａ〜２２ｄによって実現される機能を組み合わせることにより、全体として高度な機能を実現する。集積回路１２ａの機能モジュール２２ａ，２２ｂによって実現される機能と、集積回路１２ｂの機能モジュール２２ｃ，２２ｄによって実現される機能との振り分けは、例えば設計変更の必要性に基づいて行う。すなわち、設計変更の必要性が比較的低い中核的機能は、集積回路１２ａの機能モジュール２２ａ，２２ｂによって実現し、外部の装置と通信する通信機能など設計変更の必要性が比較的高い周辺的機能は、集積回路１２ｂの機能モジュール２２ｃ，２２ｄによって実現する。これにより、設計変更が必要になった場合は、集積回路１２ｂだけを設計変更すればよいので、装置１０全体の開発コストを抑えることができる。また、集積回路１２ａは変更する必要がないので、集積回路１２ａの開発コストの回収が容易になる。
【００１３】
装置１０が実現する高度な機能が、例えば画像処理など、大量のデータを扱う機能である場合、装置１０は、外部から大量のデータを受信したり、外部に大量のデータを送信したりする必要がある。通信機能を実現する機能モジュールを集積回路１２ｂに搭載した場合、外部とのデータの送受信は、集積回路１２ｂが担当する。また、この大量のデータを処理する機能を集積回路１２ａが担当する場合、集積回路１２ｂが外部から受信したデータを集積回路１２ａに伝送して処理したり、集積回路１２ａが処理したデータを集積回路１２ｂに伝送して外部に送信したりする必要が生じるので、２つの集積回路１２ａ，１２ｂの間で大量のデータを高速に伝送する必要がある。
このため、通信モジュール２３ａ，２３ｂは、大量のデータを高速に伝送できることが要求される。
【００１４】
機能モジュール２２ａ〜２２ｄは、レジスタ回路を備えていてもよい。レジスタ回路は、機能モジュールの設定を表す設定データや、機能モジュールの状態を表す状態データを記憶する。中央処理装置２１は、機能モジュールのレジスタ回路にアクセスすることにより、設定データを書き込んだり、状態データを読み出したりすることができる。設定データや状態データは、例えば１バイト〜４バイト程度の比較的小さいデータである。
【００１５】
機能モジュール２２ａ〜２２ｄやそのレジスタ回路には、固有のアドレスが割り当てられている。中央処理装置２１は、このアドレスを指定することにより、機能モジュール２２ａ〜２２ｄやそのレジスタ回路にバス２８ａを介してアクセスする。同じ集積回路１２ａに配置された機能モジュール２２ａ，２２ｂやそのレジスタ回路にアクセスする場合は、バス２８ａを介して直接アクセスすることができる。これに対し、異なる集積回路１２ｂに配置された機能モジュール２２ｃ，２２ｄやそのレジスタ回路にアクセスする場合は、通信モジュール２３ａ，２３ｂを介してアクセスする。指定されたアドレスによって示されるアクセス先が集積回路１２ｂに配置されている場合、通信モジュール２３ａは、機能モジュール２２ｃ，２２ｄやそのレジスタ回路に対するアクセスを、通信モジュール２３ｂに対して送信する。送信されたアクセスは、通信モジュール２３ｂによって受信され、バス２８ｂを介して、アクセス先の機能モジュールに送られる。アクセス先の機能モジュールからの応答は、逆の経路を辿って、中央処理装置２１に返される。
なお、機能モジュール２２ａ〜２２ｄやそのレジスタ回路にアクセスする通信の送信元は、中央処理装置２１に限らず、他の機能モジュール２２ａ〜２２ｄであってもよい。
【００１６】
また、集積回路１２ａに配置された中央処理装置２１及び機能モジュール２２ａ，２２ｂの間や、集積回路１２ｂに配置された機能モジュール２２ｃ，２２ｄの間は、信号線２９ａ，２９ｂによって直接接続されているので、信号線２９ａを介して内部信号を伝えることができる。これに対し、異なる集積回路に配置されたモジュールの間は、信号線によって接続されていない。そこで、通信モジュール２３ａ，２３ｂは、通信モジュール２３ａ，２３ｂに接続された信号線２９ａ，２９ｂを介して伝送される内部信号を互いに送受信する。これにより、通信モジュール２３ａに接続された信号線２９ａと、通信モジュール２３ｂに接続された信号線２９ｂとが例えば一対一に仮想的に接続され、異なる集積回路に配置されたモジュールの間でも、内部信号を伝送することができる。
【００１７】
レジスタアクセスで伝送されるデータや内部信号は、データ量としては少ないので、伝送速度は遅くても構わない。しかし、遅延時間が大きかったり、伝送のタイミングが一定でなかったりすると、そのことを考慮した設計が必要となり、回路設計の自由度が下がる。このため、遅延時間が小さく、一定のタイミングで伝送できることが要求される。
【００１８】
図２を使って、通信モジュール２３ａの詳細を説明する。通信モジュール２３ｂの詳細は、通信モジュール２３ａと同様なので、図２を使って、通信モジュール２３ａと並行して説明する。以下において、角括弧で括った符号や記述は、集積回路１２ｂに関する説明である。
通信モジュール２３ａ［２３ｂ］は、以下を備える。
（１）シリアル通信回路３１ａ［３１ｂ］（第一のシリアル通信回路）：バス２８ａ［２８ｂ］のバスアクセス調停回路８１ａ［８１ｂ］及び複数の信号線１４のうちの第一の信号線４１に接続され、信号線４１を介して例えば３ＧＨｚ（ギガヘルツ）高速サーデスなどの大容量高速通信方式による通信をする。
バスアクセス調停回路８１ａ［８１ｂ］とシリアル通信回路３１ａ［３１ｂ］との間は、例えばＡＸＩ４仕様の６４ビットバス８２２ａ［８２２ｂ］で接続されている。シリアル通信回路３１ａ［３１ｂ］は、バスアクセス調停回路８１ａ［８１ｂ］から受け取ったデータを、例えばＡＸＩ４ストリーム（Ｓｔｒｅａｍ）仕様によるストリームデータに変換し、それを更にシリアル信号に変換して、信号線４１を介して送信する。
また、シリアル通信回路３１ａ［３１ｂ］は、信号線４１を介して受信したシリアル信号をパラレル化して、例えばＡＸＩ４ストリーム仕様によるストリームデータに変換し、バッファ回路に一時的に記憶する。シリアル通信回路３１ａ［３１ｂ］は、例えばＡＸＩ４仕様により、バッファ回路に記憶したデータをバスアクセス調停回路８１ａ［８１ｂ］に送る。
（２）シリアル通信回路３２ａ［３２ｂ］（第二のシリアル通信回路）：バス２８ａ［２８ｂ］のバスアクセス調停回路８１ａ［８１ｂ］、シリアル通信回路３１ａ［３１ｂ］、信号線２９ａ［２９ｂ］及び複数の信号線１４のうち第二の信号線４２に接続され、信号線４２を介して例えば８００Ｍｂｐｓ（メガビット毎秒）の小遅延伝送通信をする。
バスアクセス調停回路８１ａ［８１ｂ］とシリアル通信回路３２ａ［３２ｂ］との間は、例えばＡＸＩ４仕様のサブセットであるＡＸＩ４ライト（Ｌｉｔｅ）仕様の３２ビットバス８２３ａ［８２３ｂ］で接続されている。シリアル通信回路３２ａ［３２ｂ］は、バスアクセス調停回路８１ａ［８１ｂ］から受け取ったデータを、例えばＡＸＩ４ストリーム仕様によるストリームデータに変換する。また、シリアル通信回路３２ａ［３２ｂ］は、シリアル通信回路３１ａ［３１ｂ］及び信号線２９ａ［２９ｂ］から受け取った信号を所定のサンプリング周波数でサンプリングする。シリアル通信回路３２ａ［３２ｂ］は、変換したストリームデータとサンプリングした信号とを１つのフレームに納めたシリアル信号を生成して、信号線４２を介して送信する。
また、シリアル通信回路３２ａ［３２ｂ］は、信号線４２を介して受信したシリアル信号をパラレル化して、ストリームデータと信号とに分離する。シリアル通信回路３２ａ［３２ｂ］は、分離したストリームデータをＡＸＩ４ライト仕様によるデータに変換してバスアクセス調停回路８１ａ［８１ｂ］に送る。分離した信号のうち通信モジュール２３ｂ［２３ａ］のシリアル通信回路３１ｂ［３１ａ］からの信号は、シリアル通信回路３１ａ［３１ｂ］に送られる。分離した信号のうち通信モジュール２３ｂ［２３ａ］に接続された信号線２９ｂ［２９ａ］からの信号は、その信号線２９ｂ［２９ａ］に対応付けられた信号線２９ａ［２９ｂ］を介して、中央処理装置２１や機能モジュール２２ａ，２２ｂ［機能モジュール２２ｃ，２２ｄ］に送られる。
【００１９】
なお、シリアル通信回路３１ａ［３１ｂ］がバスアクセス調停回路８１ａ［８１ｂ］から受け取るデータのうち、データ量が小さいものについては、シリアル通信回路３１ａ［３１ｂ］が伝送するのではなく、シリアル通信回路３２ａ［３２ｂ］が伝送する構成であってもよい。例えば、ＡＸＩ４仕様のバスを構成する５つのチャネルのうち、書き込み応答チャネルを介して伝送されるデータは、書き込みデータチャネルを介して伝送されたデータの受領を通知するためのもの（データ受領通知信号）であり、データ量が小さい。そこで、シリアル通信回路３１ａ［３１ｂ］とシリアル通信回路３２ａ［３２ｂ］との間を、ＡＸＩ４ストリーム仕様のバス（ただし、書き込み応答チャネルのみ。）で接続する。このバスを介して、シリアル通信回路３１ａ［３１ｂ］が変換したストリームデータのうち書き込み応答チャネルのデータをシリアル通信回路３２ａ［３２ｂ］に伝送し、シリアル通信回路３１ａ［３１ｂ］ではなくシリアル通信回路３２ａ［３２ｂ］がシリアル信号に変換して信号線４２を介して送信する。
【００２０】
２つのシリアル通信回路３１ａ，３２ａは、それぞれ異なるバス８２２ａ，８２３ａを介してバスアクセス調停回路８１ａに接続されている。バスアクセス調停回路８１ａは、集積回路１２ｂの機能モジュール２２ｃ，２２ｄやそのレジスタ回路に対するアクセスを、中央処理装置２１などに接続されたバス８２１ａから受け取り、指定されたアドレスに基づいて分離して、シリアル通信回路３１ａ又は３２ａに振り分ける。
【００２１】
通信モジュール２３ａのシリアル通信回路３１ａと、通信モジュール２３ｂのシリアル通信回路３１ｂとの間で送受信される信号のうち、シリアル通信回路３２ａ，３２ｂを介して伝送される信号は、例えば、バッファ回路の残容量を示すバッファ残容量信号（ＦＩＦＯＦＵＬＬ）や、上述したデータ受領通知信号（書き込み応答チャネルのデータ）など、シリアル通信回路３１ａ，３１ｂ間の通信を制御するための通信制御信号である。
【００２２】
２つのシリアル通信回路３１ａ，３１ｂの間を接続する信号線４１は、例えば、８対の信号線からなり、そのうち４対は、通信モジュール２３ａから通信モジュール２３ｂにデータを伝送するための信号線であり、残りの４対は、通信モジュール２３ｂから通信モジュール２３ａにデータを伝送するための信号線である。
信号線４１を介して伝送される信号は、非常に高周波（例えば３ＧＨｚ）なので、２つのシリアル通信回路３１の間で正確に同期を取る必要がある。同期を取る方式には、様々なものがあるが、例えば、データ本体を送信する前に、送信側が既知の同期用データを送信し、受信側は、サンプリングのタイミングを少しずつずらして同期用データを正しく受信できるタイミングを検出することにより、送信側との同期を取る。いずれの方式にせよ、データの伝送を開始する前に同期を取る必要があるので、データの伝送が始まるまでに比較的大きな遅延時間が発生する。しかし、データの伝送自体は、非常に高速なので、大きなデータを伝送する場合、伝送が完了するまでにかかる時間は、比較的短い。ただし、伝送中に同期が外れる場合があり、その場合は、伝送を一時中断して、再び同期を取る必要がある。
また、データの伝送中に、他のデータを伝送したい場合であっても、伝送を中断すると、再び同期を取る必要が生じる。このため、最初のデータの伝送が完了するまで待ってから次のデータを伝送するほうが、全体としての伝送効率が高くなる。最初のデータが大きければ大きいほど、待ち時間が長くなるので、ある一定の遅延時間以内でデータが伝送される保証はない。
したがって、シリアル通信回路３１ａ，３１ｂによる通信は、所定の量よりも大きなデータを伝送するのには向いているが、遅延時間が大きく、データが伝送されるタイミングが一定ではない。
【００２３】
２つのシリアル通信回路３２ａ，３２ｂの間を接続する信号線４２は、例えば、１４対の信号線からなり、そのうち７対は、通信モジュール２３ａから通信モジュール２３ｂへ信号を伝送するため信号線であり、残りの７対は、通信モジュール２３ｂから通信モジュール２３ａへ信号を伝送するため信号線である。各７対の信号線のうち、５対はデータ信号用の信号線であり、１対は、クロック信号用の信号線であり、残りの１対は、フレーム信号用の信号線である。
クロック信号は、比較的低周波（例えば１００ＭＨｚ（メガヘルツ））なので、２つのシリアル通信回路３２ａ，３２ｂは、信号線４２を介して伝送されるクロック信号に同期して動作すればよい。データの伝送と並行して容易に同期を取ることができるので、データの伝送を開始する前に同期処理をする必要がなく、比較的小さい遅延時間でデータを伝送することができる。
【００２４】
例えば、図３に示すように、フレーム信号４２７は、クロック信号４２６を２分周したものであり、フレーム信号４２７の１周期が１つのフレーム５０を表す。ただし、フレーム信号４２７は、クロック信号４２６よりも位相を遅らせて、立ち上がりのタイミングを少しずらしている。それぞれのデータ信号４２１〜４２５により、クロック信号４２６の１周期で８ビットのデータが伝送され、１つのフレーム５０で１６ビットのデータが伝送される。したがって、５つのデータ信号４２１〜４２５により、１つのフレーム５０で８０ビットのデータＡ０〜Ａ３９，ａ０〜ａ３９を伝送することができる。
１つのフレーム５０は、フレーム信号４２７の状態によって前半５１と後半５２とに時分割されている。
【００２５】
フレーム５０の前半５１は、中央処理装置２１などの送信元によるレジスタアクセスなどバスアクセス調停回路８１ａ，８１ｂからのデータの伝送に用いられる。前半５１で伝送される４０ビットのデータＡ０〜Ａ３９は、バスアクセス調停回路８１ａ，８１ｂからシリアル通信回路３２ａ，３２ｂに送られたデータをフレーム周期に同期してサンプリングしたものである。例えば、バスアクセス調停回路８１ａ，８１ｂとシリアル通信回路３２ａ，３２ｂとを接続するバスのクロック信号は、クロック信号４２６に同期していて、シリアル通信回路３２ａ，３２ｂは、フレーム信号４２７に基づき、フレーム５０の後半５２におけるクロック信号４２６の立ち上がりでバスからのデータをラッチし、次のフレーム５０の前半５１で送信するデータを取得する。
バス８２３ａ，８２３ｂは、３２ビットバスなので、１回のサンプリングで得られるデータは、制御信号等を含めても３４〜３６ビット程度であり、１つのフレーム内で１つのデータを伝送することができる。なお、信号線４２の数を増やせば、４０ビットを超えるデータを１つのフレーム内で伝送できるので、バス８２３ａ，８２３ｂを６４ビットバスで構成してもよい。
中央処理装置２１によるレジスタアクセスなどは、必要に応じて発生するものであり、常に発生するものではない。その場合、前半５１で伝送すべきデータが存在しないので、前半５１は使用されない。別の言い方をすれば、中央処理装置２１によるレジスタアクセスなどが発生した場合に備えて、前半５１は予約されている。
【００２６】
フレーム５０の後半５２は、内部信号や、シリアル通信回路３１ａ，３１ｂからのバッファ残容量信号などの信号の伝送に用いられる。後半５２で伝送される４０ビットのデータａ０〜ａ３９は、信号をフレーム周期に同期してサンプリングしたものであり、それぞれのビットが１つの信号に対応している。シリアル通信回路３２は、例えば、フレーム信号４２７に基づき、フレーム５０の前半５１におけるクロック信号４２６の立ち上がりで信号をラッチし、フレーム５０の後半５２で送信するデータを取得する。これにより、４０個の信号を伝送することができる。逆方向に伝送される信号は、異なる信号線により伝送されるので、これも含めると全部で８０個の信号を伝送することができる。なお、信号線４２の数を増やせば、フレーム５０の後半５２で伝送できる信号の数を増やすことができる。また、フレーム５０の前半５１で余ったビットを内部信号に割り当てることにより、伝送できる信号の数を更に増やすことができる。例えば、バス８２３ａが３２ビットバスの場合、データ信号用の信号線の数を８対にすれば、片道当り８５個程度の信号を伝送することができる。
なお、シリアル通信回路３２ａ，３２ｂが信号をサンプリングする周期が一定なので、それよりも短い時間で信号が変化する場合には対応できない。このため、シリアル通信回路３２ａ，３２ｂは、フレーム信号４２７などサンプリングのタイミングを示す信号を信号として出力し、中央処理装置２１や機能モジュール２２ａ〜２２ｄは、その信号に同期して内部信号を変化させる構成とすることが好ましい。
【００２７】
レジスタアクセスなどのバス２８ａ，２８ｂを介したアクセスと、内部信号とを時分割多重化して１つのフレーム５０で伝送するので、両者の時間的前後関係を保つことができる。また、レジスタアクセスなどが発生した場合でも、内部信号の伝送周期は、影響を受けることなく一定に保たれる。
【００２８】
なお、上述したデータ受領通知信号などは、常に発生するものではないので、フレーム５０の前半５１を使って伝送することが好ましい。これにより、フレーム５０の後半５２で伝送できる信号の数が減るのを防ぐことができる。その場合において、レジスタアクセス信号と、データ受領通知信号とが競合した場合は、レジスタアクセス信号を優先させる。すなわち、レジスタアクセス信号を先のフレームで伝送し、レジスタアクセス信号の伝送が終わってから、データ受領通知信号を次のフレームで伝送する。データ受領通知信号は、レジスタアクセス信号と比べ、遅延が許容されるからである。
【００２９】
＜実施例＞
次に、装置１０（通信システム）の動作について、図４に示す具体例を使って説明する。これは、発明の理解を容易にするための一例であって、なんら発明を限定するものではない点に留意されたい。
【００３０】
装置１０の具体例である装置１０Ａは、メインチップ１２１と、サブチップ１２２と、ＤＲＡＭ１３１と、外付けＰＨＹ１３２とを備える。メインチップ１２１及びサブチップ１２２は、集積回路の一例であり、ＤＲＡＭ１３１及び外付けＰＨＹ１３２は、外部チップの一例である。
メインチップ１２１は、中央処理装置２１と、割込制御回路２２１と、ＤＭＡ制御回路２２２と、メモリ制御回路２２３と、通信モジュール２３ａと、バス２８ａと、信号線２９１〜２９３とを備える。サブチップ１２２は、ＰＨＹ制御回路２２４と、通信モジュール２３ｂと、バス２８ｂと、信号線２９４とを備える。割込制御回路２２１、ＤＭＡ制御回路２２２、メモリ制御回路２２３及びＰＨＹ制御回路２２４は、機能モジュールの一例である。
バス２８ａ，２８ｂは、例えばＡＸＩ４仕様の６４ビットバスである。バス２８ａ，２８ｂ及び通信モジュール２３ａ，２３ｂの詳細については、図２を参照されたい。
信号線２９１は、割込制御回路２２１と中央処理装置２１とを接続し、割込信号を割込制御回路２２１から中央処理装置２１へ伝送する。信号線２９３は、ＤＭＡ制御回路２２２と割込制御回路２２１とを接続し、割込信号をＤＭＡ制御回路２２２から割込制御回路２２１へ伝送する。信号線２９２は、通信モジュール２３ａと割込制御回路２２１とを接続し、信号線２９４は、ＰＨＹ制御回路２２４と通信モジュール２３ｂとを接続している。信号線２９２，２９４は、通信モジュール２３ａ，２３ｂを介して仮想的に接続され、割込信号をＰＨＹ制御回路２２４から割込制御回路２２１へ伝送する。割込信号は、内部信号の一例である。
【００３１】
図５に示すようなシナリオＳ１０を想定して、各ステップにおける動作を説明する。
【００３２】
（１）レジスタ設定Ｓ１２：最初に、中央処理装置２１が、ＰＨＹ制御回路２２４のレジスタを設定する。
中央処理装置２１は、例えばＡＸＩ４ライト仕様に則って、ＰＨＹ制御回路２２４のレジスタ回路に割り当てられたアドレスを含む書き込みデータアドレス信号と、ＰＨＹ制御回路２２４のレジスタ回路に設定すべき３２ビットデータを含む書き込みデータチャネル信号とを、バス２８ａに送出する。なお、ＡＸＩ４ライトは、ＡＸＩ４のサブセットであるから、ＡＸＩ４ライト仕様の書き込みアドレス／データチャネル信号は、ＡＸＩ４仕様のバス２８ａを通ることができる。
バス２８ａのバスアクセス調停回路８１ａは、送出された書き込みアドレス／データチャネル信号をバス８２１ａから受け取り、指定されたアドレスに基づいて、バス８２３ａに振り分ける。
通信モジュール２３ａのシリアル通信回路３２ａは、バス８２３ａに送出された書き込みアドレス／データチャネル信号を受け取り、シリアル信号に変換し、フレーム５０（図３参照）の前半５１のタイミングで、信号線４２に送出する。
通信モジュール２３ｂのシリアル通信回路３２ｂは、信号線４２に送出されたシリアル信号を受け取り、フレーム５０の前半５１から、書き込みアドレス／データチャネル信号を復元して、バス８２３ｂに送出する。
バス２８ｂのバスアクセス調停回路８１ｂは、バス８２３ｂに送出された書き込みアドレス／データチャネル信号を受け取り、バス８２１ａに送出する。
ＰＨＹ制御回路２２４は、送出された書き込みアドレス／データチャネル信号をバス２８ｂから受け取り、指定されたデータをレジスタ回路に記憶する。
【００３３】
シリアル通信回路３２ａ，３２ｂは、シリアル通信回路３１ａ，３１ｂよりも遅延時間が小さいので、比較的速やかにＰＨＹ制御回路２２４のレジスタを設定することができる。また、シリアル通信回路３１ａ，３１ｂがデータを伝送中であっても、伝送が終わるのを待つ必要がない。
また、フレーム５０の前半５１を使うので、フレーム５０の後半５２を使う内部信号の伝送に影響し又は影響を受けるのを防ぐことができる。
【００３４】
（２）データ受信Ｓ１３：次に、ＰＨＹ制御回路２２４が、設定にしたがい、外付けＰＨＹ１３２から大容量データを受信し、データを受信したことを中央処理装置２１に通知する。
ＰＨＹ制御回路２２４は、中央処理装置２１に対する割込信号を生成し、信号線２９４に送出する。
通信モジュール２３ｂのシリアル通信回路３２ｂは、信号線２９４に送出された割込信号をサンプリングして、信号線４２に送出する。これには、フレーム５０の後半５２で伝送される４０ビットのデータａ０〜ａ３９のなかから割り当てられた所定の１ビットが使われる。
通信モジュール２３ａのシリアル通信回路３２ａは、信号線４２に送出された信号を受け取り、フレーム５０の後半５２から、４０ビットのデータａ０〜ａ３９を復元する。シリアル通信回路３２ａは、４０ビットのデータａ０〜ａ３９のうち信号線２９４に送出された割込信号に割り当てられたビットのデータから割込信号を再現し、信号線２９２に送出する。
割込制御回路２２１は、信号線２９２に送出された割込信号を受け取り、割込の競合を優先順位などに基づいて調停するなどの処理をしたのち、割込信号を信号線２９１に送出する。
中央処理装置２１は、信号線２９１に送出された割込信号を受け取ることにより、ＰＨＹ制御回路２２４が大容量データを受信したことを知り、割込処理を開始する。
【００３５】
シリアル通信回路３２ａ，３２ｂは、シリアル通信回路３１ａ，３１ｂよりも遅延時間が小さいので、比較的速やかにＰＨＹ制御回路２２４の割込信号を伝送することができる。また、シリアル通信回路３１ａ，３１ｂがデータを伝送中であっても、伝送が終わるのを待つ必要がない。
また、フレーム５０の後半５２を使うので、フレーム５０の前半５１を使うレジスタアクセスなどの伝送に影響し又は影響を受けるのを防ぐことができる。
【００３６】
（３）転送準備Ｓ１４：次に、中央処理装置２１が、割込処理において、ＰＨＹ制御回路２２４が受信した大容量データの転送準備をする。
中央処理装置２１は、ＰＨＹ制御回路２２４からの割込信号をクリアする。例えば、ＰＨＹ制御回路２２４のレジスタ回路に、割込信号クリア用のビットをセット又はリセットしたデータを設定する。動作の詳細は、レジスタ設定Ｓ１２と同様なので、説明を省略する。なお、割込信号をクリアする方法は、ＰＨＹ制御回路２２４に割り当てられた割込信号クリア用のアドレスに任意のデータを書き込むなど、他の方法であってもよい。
ＰＨＹ制御回路２２４は、中央処理装置２１に対する割込信号の送出を停止する。割込信号の停止は、データ受信Ｓ１３において説明したのと同様にして、中央処理装置２１に伝送される。
次に、中央処理装置２１は、ＤＭＡ制御回路２２２を起動して、大容量データの転送を指示する。例えば、中央処理装置２１は、ＡＸＩ４仕様に則って、ＤＭＡ制御回路２２２に割り当てられたアドレスを含む書き込みデータアドレス信号と、ＰＨＹ制御回路２２４が受信した大容量データの転送を指示するコマンドを含む書き込みデータチャネル信号とを、バス２８ａに送出する。
バス２８ａのバスアクセス調停回路８１ａは、送出された書き込みアドレス／データチャネル信号をバス８２１ａから受け取るが、指定されたアドレスがメインチップ１２１内のものなので、いずれのバス８２２ａ，８２３ａにも振り分けない。
ＤＭＡ制御回路２２２は、送出された書き込みアドレス／データチャネル信号をバス２８ａから受け取り、指示にしたがってデータ転送を開始する。
【００３７】
（４）データ転送Ｓ１５：次に、ＤＭＡ制御回路２２２が、ＰＨＹ制御回路２２４が受信した大容量データを、メモリ制御回路２２３を介して、ＤＲＡＭ１３１に転送する。
中央処理装置２１は、ＤＭＡ制御回路２２２から転送完了の通知を受けるまで、例えば第一のシリアル通信回路３１ａを使う処理など、ＤＭＡ制御回路２２２による転送の障害となる処理を実行しない。中央処理装置２１は、それ以外の処理を実行する。
ＤＭＡ制御回路２２２は、バス２８ａのマスターとして、転送動作を開始する。このように、通信の送信元は、中央処理装置２１に限らず、他の機能モジュールであってもよい。ＤＭＡ制御回路２２２は、例えば、ＡＸＩ４仕様に則って、ＰＨＹ制御回路２２４に割り当てられたデータ転送用のアドレスを含む読み出しアドレスチャネル信号を、バス２８ａに送出する。
バス２８ａのバスアクセス調停回路８１ａは、送出された読み出しアドレスチャネル信号をバス８２１ａから受け取り、指定されたアドレスに基づいて、バス８２２ａに振り分ける。
通信モジュール２３ａのシリアル通信回路３１ａは、バス８２２ａに送出された読み出しアドレスチャネル信号を受け取り、シリアル信号に変換して、信号線４１に送出する。
通信モジュール２３ｂのシリアル通信回路３１ｂは、信号線４１に送出されたシリアル信号を受け取り、読み出しアドレスチャネル信号を復元して、バス８２２ｂに送出する。
バス２８ｂのバスアクセス調停回路８１ｂは、バス８２２ｂに送出された読み出しアドレスチャネル信号を受け取り、バス８２１ｂに送出する。
ＰＨＹ制御回路２２４は、送出された読み出しアドレスチャネル信号をバス２８ｂから受け取り、指定された大容量データのバースト送信を開始する。ＰＨＹ制御回路２２４は、外付けＰＨＹ１３２から受信した大容量データを含む読み出しデータチャネル信号を、バス２８ｂに送出する。
バス２８ｂのバスアクセス調停回路８１ｂは、送出された読み出しデータチャネル信号をバス８２１ｂから受け取り、バス８２２ｂに振り分ける。
通信モジュール２３ｂのシリアル通信回路３１ｂは、バス８２２ｂに送出された読み出しデータチャネル信号を受け取り、シリアル信号に変換して、信号線４１に送出する。
通信モジュール２３ａのシリアル通信回路３１ａは、信号線４１に送出されたシリアル信号を受け取り、読み出しデータチャネル信号を復元して、大容量データを取得し、バッファ回路に一時的に記憶する。シリアル通信回路３１ａは、ＤＭＡ制御回路２２２からの読み出しに応じて、バッファ回路に記憶された大容量データを含む読み出しデータチャネル信号をバス８２２ａに送出する。
バス２８ａのバスアクセス調停回路８１ａは、バス８２２ａに送出された読み出しデータチャネル信号を受け取り、バス８２１ａに送出する。
ＤＭＡ制御回路２２２は、バス８２１ａに送出された読み出しデータチャネル信号を受け取り、大容量データを取得する。
これと並行して、ＤＭＡ制御回路２２２は、取得した大容量データをＤＲＡＭ１３１に記憶させる。ＤＭＡ制御回路２２２は、ＤＲＡＭ１３１に割り当てられたアドレスを含む書き込みアドレスチャネル信号と、取得した大容量データを含む書き込みデータチャネル信号とを、バス２８ａに送出する。
バス２８ａのバスアクセス調停回路８１ａは、送出された書き込みアドレス／データチャネル信号をバス８２１ａから受け取るが、指定されたアドレスがメインチップ１２１内のものなので、いずれのバス８２２ａ，８２３ａにも振り分けない。
メモリ制御回路２２３は、送出された書き込みアドレス／データチャネル信号をバス２８ａから受け取り、大容量データを取得して、ＤＲＡＭ１３１に書き込む。
【００３８】
シリアル通信回路３１ａ，３１ｂは、シリアル通信回路３２ａ，３２ｂよりも伝送速度が速いので、比較的短時間で大容量データの伝送を完了することができる。また、シリアル通信回路３２ａ，３２ｂを使うレジスタアクセスや内部信号などの伝送に影響し又は影響を受けるのを防ぐことができる。
【００３９】
（５）転送完了Ｓ１６：最後に、ＤＭＡ制御回路２２２が大容量データの転送が完了したことを中央処理装置２１に通知する。
ＤＭＡ制御回路２２２は、中央処理装置２１に対する割込信号を生成し、信号線２９３に送出する。
割込制御回路２２１は、信号線２９３に送出された割込信号を受け取り、信号線２９１に送出する。
中央処理装置２１は、信号線２９１に送出された割込信号を受け取り、割込処理を開始する。中央処理装置２１は、割込処理において、処理の制限を解除し、割込処理から復帰する。これにより、中央処理装置２１は、転送に関係する処理などを実行できるようになる。
【００４０】
なお、内部信号は、割込信号に限らず、通信制御信号など他の信号を含んでもよい。また、サブチップ１２２からメインチップ１２１に伝送される信号に限らず、メインチップ１２１からサブチップ１２２に伝送される信号を含んでもよい。
レジスタアクセスは、レジスタ回路に対するデータの書き込みに限らず、レジスタ回路が記憶したデータの読み出しを含んでもよい。
シリアル通信回路３２ａ，３２ｂによる通信は、内部信号やレジスタアクセスに限らず、データ量が比較的小さく、かつ、遅延が比較的許容されない信号やデータなどを含んでもよい。
シリアル通信回路３１ａ，３１ｂによる通信は、サブチップ１２２からメインチップ１２１への大容量データ伝送に限らず、メインチップ１２１からサブチップ１２２への大容量データ伝送を含んでもよい。
これらについては、ここまでの記述から当業者に容易に理解できるので、説明を省略する。
【００４１】
次に、シリアル通信回路３１ａ，３１ｂの間の大容量データ通信の具体例として、図６に示すデータ書き込みＳ２０を説明する。
【００４２】
（１）同期Ｓ２１：同期用データを送信側のシリアル通信回路が信号線４１に送出し、受信側のシリアル通信回路が信号線４１から受け取ることにより、送信側と受信側とが同期を取る。
（２）アドレス伝送Ｓ２２：同期用データに続けて、書き込み開始アドレスや書き込みデータ量などをシリアル化した信号を送信側が信号線４１に送出し、受信側が信号線４１から受け取って、復調する。
（３）データ伝送Ｓ２３：書き込み開始アドレスや書き込みデータ量などに続けて、書き込みデータをシリアル化した信号を送信側が信号線４１に送信し、受信側が信号線４１から受け取って、復調し、バッファ回路に一時的に記憶する。バッファ回路に記憶された書き込みデータは、書き込み先の機能モジュールによって読み出される。
（４）伝送完了判定Ｓ２４：受信側は、復調した書き込みデータのデータ量が、指定された書き込みデータ量に達した場合、伝送完了と判定して、データ受領通知信号を送出する。データ受領通知信号は、信号線４２経由の小遅延通信により伝送される。送信側は、データ受領通知信号を受け取ることにより、データ伝送が正常に完了したと判定し、データ書き込みＳ２０を終了する。
（５）バッファフル判定Ｓ２５：バッファ回路に記憶されたデータを書き込み先の機能モジュールが読み出さず又は読み出し速度が遅い場合、バッファ回路の記憶領域が不足する可能性がある。受信側は、バッファ回路の空き領域の大きさが所定の閾値以下になった場合、バッファフルと判定して、バッファ残容量信号を送出する。バッファ残容量信号は、信号線４２経由の小遅延通信により伝送される。送信側は、バッファ残容量信号を受け取ることにより、バッファフルと判定する。
バッファフルでない場合、データ伝送Ｓ２３に戻り、次の書き込みデータを続けて伝送する。
（６）データ伝送中断Ｓ２６：バッファフルの場合、送信側は、書き込みデータの送出を中断する。なお、データ伝送を完全に中断すると、通信が途切れ、同期を取り直す必要が生じるので、送信側は、書き込みデータに代えてダミーデータを送出し、通信が途切れないようにする。
（７）バッファフル判定Ｓ２７：受信側は、バッファ回路に記憶した書き込みデータを書き込み先の機能モジュールが読み出すことによりバッファ回路の空き容量が所定の閾値を超えるまで待ち、バッファ残容量信号の送出を停止する。送信側は、バッファ残容量信号の送出が停止したことにより、バッファフルでなくなったことを検出する。
その後、データ伝送Ｓ２３に戻り、書き込みデータの伝送を再開する。
【００４３】
受信側から送信側へ伝送されるデータ受領通知信号やバッファ残容量信号を信号線４２経由の小遅延通信で伝送することにより、信号線４１経由の大容量通信は、送信側から受信側への一方通行になる。これにより、受信側から送信側へデータを伝送するための同期が不要となり、データ書き込み全体にかかる時間を短縮することができる。
また、バッファ残容量信号を信号線４２経由の小遅延通信で伝送することにより、バッファフルを送信側に速やかに通知することができる。書き込みデータの送出を速やかに中断できるので、バッファ残容量信号を送出してから書き込みデータの送出が中断されるまでに送出される書き込みデータの量が少なくなる。このため、書き込みデータの送出が中断されるまでに送出された書き込みデータを記憶するために確保しておかなければならないバッファ回路の空き容量が小さくてよく、バッファフルであると判定するための閾値を小さくすることができる。これにより、バッファフルの発生頻度を抑えることができ、通信効率を高めることができる。
【００４４】
ここで説明したデータ受領通知信号やバッファ残容量信号は、通信制御信号の一例であるが、通信制御信号は、これらに限らず、他の信号を含んでもよい。例えば、大容量データとは逆方向に伝送されるデータを、信号線４２経由の小遅延通信で伝送してもよい。
【００４５】
上述した例では、指定されたアドレスに基づいてシリアル通信回路の選択をする。すなわち、指定されたアドレスが大容量データの転送用のアドレスか、レジスタ回路に割り当てられたアドレスかによって、通信の特性を判定し、判定した通信の特性に基づいてシリアル通信回路を選択する。
しかし、通信の特性の判定は、アドレスに限らず、他の基準によるものであってもよい。
例えば、ＡＸＩ４仕様には、シングル転送モードと、バースト転送モードとがある。シングル転送モードでは、１つのアドレスを指定してそのアドレスのデータを転送する。バースト転送モードでは、開始アドレスを指定してそのアドレスから始まる複数のアドレスのデータを転送する。そこで、転送モードに基づいて、通信の特性を判定する構成としてもよい。例えば、バースト転送モードの場合は、第一のシリアル通信回路３１ａ，３１ｂを選択し、シングル転送モードの場合は、第二のシリアル通信回路３２ａ，３２ｂを選択する。
また、ＡＸＩ４ライト仕様には、バースト転送モードがなく、シングル転送モードしかない。そこで、上述した例で示したように、レジスタアクセスにはＡＸＩ４ライト仕様のプロトコルを用いることとし、通信プロトコルがＡＸＩ４仕様かＡＸＩ４ライト仕様かに基づいて、通信の特性を判定する構成としてもよい。例えば、ＡＸＩ４仕様の場合は、第一のシリアル通信回路３１ａ，３１ｂを選択し、ＡＸＩ４ライト仕様の場合は、第二のシリアル通信回路３２ａ，３２ｂを選択する。
【００４６】
シリアル通信システム（装置１０）は、互いに通信する複数の集積回路（１２ａ，１２ｂ）を備える。それぞれの集積回路は、第一のシリアル通信回路（３１ａ，３１ｂ）と、第二のシリアル通信回路（３２ａ，３２ｂ）とを備える。
一つの送信元からの通信を、通信の特性に基づいて、一方のシリアル通信回路を選択して伝送するので、効率のよい通信が可能となる。例えば、第一のシリアル通信回路は、高速かつ大容量のデータ伝送が可能なので、高速データ伝送のパフォーマンスを維持することができる。第二のシリアル通信回路は、遅延の小さい伝送が可能なので、レジスタアクセス信号を容易に同期させることができる。
これにより、集積回路間の伝送遅延を考慮した回路設計が不要になるので、以下のメリットが生じる。
（１）回路設計／検証の容易化：回路構成を単純化できるので、回路設計が容易になるとともに、動作検証も容易になり、コストを削減することができる。
（２）回路規模拡大の抑制：一つの集積回路に搭載された回路を他の集積回路から利用できるようになるので、同じ機能を備える回路をそれぞれの集積回路に搭載する必要がなくなる。回路規模の拡大を抑えることができ、設計効率が向上し、流用性が向上し、コストを削減することができる。
（３）高性能・高機能化：複数の集積回路を有機的に結合することができるので、複数の集積回路で実現される機能を１チップ化した装置と同等の性能／機能を容易に実現することができる。
【００４７】
更に、同等の性能／機能を１チップで実現した装置と比べると、以下のメリットがある。
（４）機能変更等のコストの削減：一部の回路の機能変更や追加を行う場合でも、その機能を搭載した集積回路を設計変更するだけでよく、他の集積回路は、機能変更前のものをそのまま利用できる。これにより、開発工数を削減でき、開発日程を短縮でき、開発費用を抑制することができる。したがって、比較的柔軟にシステム構成を変更することができる。
【００４８】
なお、第二のシリアル通信回路は、伝送遅延が小さいものであればよく、第一のシリアル通信回路より伝送速度が遅い必要はない。例えば、第一の通信回路と同様、高速サーデスなどの高速通信が可能であってもよい。
【００４９】
以上説明した実施形態は、本発明の理解を容易にするための一例である。本発明は、これに限定されるものではなく、添付の特許請求の範囲によって定義される範囲から逸脱することなく様々に修正し、変更し、追加し、又は除去したものを含む。これは、以上の説明から当業者に容易に理解することができる。
【符号の説明】
【００５０】
１０，１０Ａ  装置、１２ａ，１２ｂ  集積回路、１２１  メインチップ、１２２  サブチップ、１３ａ，１３ｂ  外部チップ、１３１  ＤＲＡＭ、１３２  外付けＰＨＹ、１４，４１，４２，１５１，１５２  信号線、２１  中央処理装置、２２ａ〜２２ｄ  機能モジュール、２２１  割込制御回路、２２２  ＤＭＡ制御回路、２２３  メモリ制御回路、２２４  ＰＨＹ制御回路、２３ａ，２３ｂ  通信モジュール、２８ａ，２８ｂ，８２１ａ〜８２３ｂ  バス、２９ａ，２９ｂ，２９１〜２９４  信号線、３１ａ〜３２ｂ  シリアル通信回路、４２１〜４２５  データ信号、４２６  クロック信号、４２７  フレーム信号、５０  フレーム、５１  前半、５２  後半、８１ａ，８１ｂ  バスアクセス調停回路、Ｓ１０  シナリオ、Ｓ１２  レジスタ設定、Ｓ１３  データ受信、Ｓ１４  転送準備、Ｓ１５  データ転送、Ｓ１６  転送完了、Ｓ２０  データ書き込み、Ｓ２１  同期、Ｓ２２  アドレス伝送、Ｓ２３  データ伝送、Ｓ２４  伝送完了判定、Ｓ２５，Ｓ２７  バッファフル判定、Ｓ２６  データ伝送中断。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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