【事件の表示】
　平成１１年特許願第５２５７７４号「ロックを伴うキャッシュ置換方法」拒絶査定不服審判事件〔平成１１年　５月１４日国際公開、ＷＯ９９／２３５６７、平成１３年　６月１２日国内公表、特表２００１−５０７８４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９８年９月２４日（パリ条約による優先権主張　外国庁受理１９９７年１０月３１日、米国）を国際出願日とする出願であり、１９９９年６月３０日付けで特許法第１８４条の４第１項に規定される明細書、請求の範囲、図面の翻訳文が提出され、
平成２０年４月２３日付けで拒絶理由通知がなされ、
同年１１月７日付で手続補正がなされるとともに意見書が提出されたが、平成２１年４月１４日付けで拒絶査定がなされ、これに対し、同年８月２１日付けで審判請求がなされるとともに同日付けで手続補正がなされたものである。そして、平成２２年１月１８日付けで審査官から前置報告がなされ、同年１２月１０日付けで当審より審尋がなされ、平成２３年６月１４日付けで回答書が提出されたものである。
　
２．本願発明
　平成２１年８月２１日付けの手続補正（以下、「本件補正」という。）は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされているので、特許法第１７条の２第３項の規定に適合している。
　
　そして、本件補正は、平成２０年１１月７日付けの手続補正により補正された特許請求の範囲についてする補正であって、実質的に明りょうでない記載の釈明を目的とするものである。
　
　よって、特許請求の範囲の請求項１に係る発明（以下「本願発明」という。）は、平成２１年８月２１日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「【請求項１】
　処理装置と、
　前記処理装置に結合されると共に、高いレベルのメモリとキャッシュメモリとを含むメモリシステムと、を有し、
　前記高いレベルのメモリは情報を記憶し、
　前記キャッシュメモリは前記高いレベルのメモリから複写されたキャッシュブロックとしての情報を記憶する一方、セット及びウェイに編成された要素を有すると共に置換方法をサポートし、更に、
　前記メモリシステムに関連付けられたロック指令資源を有し、
　該ロック指令資源はウェイ全体よりも小さな細分性をサポートすると共に、
ウェイ毎に順番に行われ、かつ、各選択されたウェイにおいて要素毎に順番に行われるものであって、前記選択されたウェイにおいて、前記選択されたウェイの１つの選択された開始要素から始まる順序での、要素ロック処理の連続性をサポートする、
　ことを特徴とするコンピュータシステム。」
　
３．引用発明
　これに対して、原査定の拒絶の理由に引用された、本願の優先権主張日前である１９８３年7月２６日に頒布された特開昭５８−１２５２８６号公報（以下、「引用文献１」という。）には、図面と共に次の事項が記載されている。（当審注：下線は便宜上当審にて付与したもの。）
　
（Ａ）「（３．５）本発明の目的
　この発明は、上述のような従来のものの欠点を除去するためになされたもので、
将来の使用が予定されていて高速緩衝記憶装置（１）内に残しておきたいデータに対してはリプレース禁止フラグを設定することにより、このリプレース禁止フラグの存在しないデータに対してだけＦＩＦＯ法、ＬＲＵ法等によるリプレースを行い、高速緩衝記憶装置の有効性を向上した電子計算機を提供
（３．６）本発明の構成
　以下、図面についてこの発明の実施例を説明する。第２図はこの発明の一実施例を示すブロック図で、電子計算機システムのうちで第１図に相当する範囲を示し、第１図と同一符号は同一又は相当部分を表し同様に動作する。（２０）はこの発明のアドレスアレイで、データアレイ（１０−ａ）、（１０−ｂ）、（１０−ｃ）、（１０−ｄ）に対応して（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）の４セツトが設けられ、（２０−ａ）はアドレス部（２１−ａ）、インバリツドビツト（２２−ａ）、リプレース禁止ビツト（２３−ａ）から構成される。インバリツドビツト（２２−ａ）は対応するデータ（データアレイ（１０）内の）が無効であることを示し、リプレース禁止ビツト（２３−ａ）は対応するデータには書込みを行つてはいけないことを示す。他のセツト（２０−ｂ）、（２０−ｃ）、（２０−ｄ）も同様に構成される。（３０）は論理回路でリプレース禁止ビツト（２３）の論理を入力し、リプレース禁止フラグが設定されているアドレスのデータを除外したデータ間でＦＩＦＯ法又はＬＲＵ法等によりリプレースすべきデータを決定する。」（第２頁右下欄第９行目〜第３頁左上欄第１９行目参照）
　
（Ｂ）「（３．７）本発明の動作
　次に動作について説明する。第２図に示す実施例では（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）に対応する４セツトを有するセツトアソシアテイブ（set assosiative）方式の高速緩衝記憶装置（１）を示すが、第３図に、ある時点のアドレスアレイ（２０）の内容を示す。第３図において第２図と同一符号は同一部分を示す。リプレース禁止ビツト（２３）の論理「０」はリプレース禁止フラグが設定されてないことを示す。アドレスアレイ（２０）の内容が第３図に示す状態の場合、第２図の回路の動作は第１図の回路の動作と同様である。
　アドレスアレイ（２０）の内容が第３図に示す状態であつた時、特殊なタスク（タスクＸとする）を実行するため、主記憶装置（２）のアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容を高速緩衝記憶装置（１）へ転送し、従来データアレイ（１０）に入つていたアドレスＰ０、Ｑ０、・・・Ｔ０、Ｕ０、Ｐ１、Ｑ１のデータをリプレースしてその後へ格納し、その結果アドレスアレイ（２０）の内容は第４図に示すとおりになつたとする。またアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容は相当の時間の後に再び使用されることが予定されているタスクＸの実行が終わつた後もこの内容を高速緩衝記憶装置（１）内に残しておきたいときは、第４図に示すようにリプレース禁止ビツトのうち第４図の（２３−ａ）全部と（２３−ｂ）のうちアドレス（Ａ＋Ｎ−１）及び（Ａ＋Ｎ）に対応するものを論理「１」とし、すなわちリプレース禁止フラグを設定しておく。
　以後、プログラムの実行過程においてリプレース禁止ビツトの立つているアドレスに対応するデータは、論理回路（３０）の制御によつて保護されて、データアレイ（１０）から追い出されることはないので、主記憶装置（２）のＡ〜Ａ＋Ｎ番地の内容は常に高速緩衝記憶装置内に存在し短時間でアクセスできることになる。リプレースの禁止が不要となればアドレスアレイ（２０）のリプレース禁止ビツト（２３）をリセツトするオペレーシヨンを特殊な命令により実行すればよい。またリプレースが禁止されていないデータを格納しているデータアレイは第１図の場合と同様の使い方ができる。又、どのデータをリプレース禁止に指定するかはデータアレイの利用効率を考えて適当に決定することができる。たとえば、一定の時間間隔で起動されて高速処理を必要とするタスクとか、プロセスからの割込によつて起動されて高速処理を必要とするタスクとかに関係する記憶内容をリプレース禁止として選択し、かつこの選択をプログラムによつて行うことができるので、そのシステムに必要な高速応答性を保証することができる。」（第３頁左上欄第２０行目〜同頁右下欄第９行目参照）
　
（ａ）上記（Ａ）の記載「将来の使用が予定されていて高速緩衝記憶装置（１）内に残しておきたいデータに対してはリプレース禁止フラグを設定することにより、このリプレース禁止フラグの存在しないデータに対してだけＦＩＦＯ法、ＬＲＵ法等によるリプレースを行い、高速緩衝記憶装置の有効性を向上した電子計算機」および上記（Ｂ）の記載「主記憶装置（２）のアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容を高速緩衝記憶装置（１）へ転送し、」から、主記憶装置と高速緩衝記憶装置とは電子計算機のメモリシステムを構成するものである。
　そして、上記（Ａ）の記載「第２図はこの発明の一実施例を示すブロツク図で、電子計算機システムのうちで第１図に相当する範囲を示し、第１図と同一符号は同一又は相当部分を表し同様に動作する。」および図２より、引用文献１には、実行処理装置と、前記実行処理装置に結合されると共に、主記憶装置と高速緩衝記憶装置とを含むメモリシステムを有する電子計算機が記載されている。
　
（ｂ）上記（Ｂ）の記載「主記憶装置（２）のアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容を高速緩衝記憶装置（１）へ転送し、」および図４から、主記憶装置には情報が記憶されている。そして、高速緩衝記憶装置は主記憶装置から転送された情報をアドレスＡ、Ａ＋１、・・・で示されるアドレスブロック単位に記憶するものである。
　また、上記（Ａ）の記載「リプレース禁止フラグが設定されているアドレスのデータを除外したデータ間でＦＩＦＯ法又はＬＲＵ法等によりリプレースすべきデータを決定する。」から、高速緩衝記憶装置は、ＦＩＦＯ法又はＬＲＵ法等によるリプレース方法をサポートしている。
　さらに、上記（Ｂ）の記載「第２図に示す実施例では（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）に対応する４セツトを有するセツトアソシアテイブ（set assosiative）方式の高速緩衝記憶装置（１）を示す」および図２において、上記（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）に対応する４セットのアドレスデータは同時に比較回路列（１２）で比較されている構成であることから、高速緩衝記憶装置は、当該技術分野において、通常４ウェイセットアソシアティブ方式と呼ばれるキャッシュメモリであり、セットおよびウェイに編成された要素を有していることは記載されているに等しい事項である。したがって、引用文献１には、主記憶装置は情報を記憶し、高速緩衝記憶装置は前記主記憶装置から転送された情報をアドレスブロック単位に記憶する一方、セットおよびウェイに編成された要素を有すると共にＦＩＦＯ法又はＬＲＵ法等によるリプレース方法をサポートすることが記載されている。
　
（ｃ）上記（Ａ）の記載「第２図はこの発明の一実施例を示すブロック図で、電子計算機システムのうちで第１図に相当する範囲を示し、第１図と同一符号は同一又は相当部分を表し同様に動作する。（２０）はこの発明のアドレスアレイで、データアレイ（１０−ａ）、（１０−ｂ）、（１０−ｃ）、（１０−ｄ）に対応して（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）の４セツトが設けられ、（２０−ａ）はアドレス部（２１−ａ）、インバリツドビツト（２２−ａ）、リプレース禁止ビツト（２３−ａ）から構成される。インバリツドビツト（２２−ａ）は対応するデータ（データアレイ（１０）内の）が無効であることを示し、リプレース禁止ビツト（２３−ａ）は対応するデータには書込みを行つてはいけないことを示す。他のセツト（２０−ｂ）、（２０−ｃ）、（２０−ｄ）も同様に構成される。（３０）は論理回路でリプレース禁止ビツト（２３）の論理を入力し、リプレース禁止フラグが設定されているアドレスのデータを除外したデータ間でＦＩＦＯ法又はＬＲＵ法等によりリプレースすべきデータを決定する。」から、高速緩衝記憶装置は、データアレイに対応したアドレスアレイを有し、該アドレスアレイは、リプレース禁止ビットを有し、該リプレース禁止ビットが設定されているアドレスのデータはリプレースから除外、つまりロックされるものであるから、引用文献１には、高速緩衝記憶装置はメモリシステムに関連付けられたロック指令のためのアドレスアレイを有していることが記載されている。
　　
（ｄ）上記（ｂ）で検討したとおり、引用文献１に記載の高速緩衝記憶装置は、アドレスアレイ（２０−ａ）、（２０−ｂ）、（２０−ｃ）、（２０−ｄ）のそれぞれからのアドレスが同時に比較回路列（１２）で比較される４ウェイセットアソシアティブ方式であるから、当該技術分野の通常の呼び方では、図３の２０−ａ、２０−ｂ、２０−ｃ、２０−ｄのそれぞれがウェイ、Ｐ０、Ｐ１、Ｐ２、Ｐ３の組、Ｑ０、Ｑ１、Ｑ２、Ｑ３の組等がセットと呼ばれるものである。
　そして、上記（Ｂ）の記載「アドレスアレイ（２０）の内容が第３図に示す状態であつた時、特殊なタスク（タスクＸとする）を実行するため、主記憶装置（２）のアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容を高速緩衝記憶装置（１）へ転送し、従来データアレイ（１０）に入つていたアドレスＰ０、Ｑ０、・・・Ｔ０、Ｕ０、Ｐ１、Ｑ１のデータをリプレースしてその後へ格納し、その結果アドレスアレイ（２０）の内容は第４図に示すとおりになつたとする。またアドレスＡ、Ａ＋１、・・・Ａ＋Ｎの内容は相当の時間の後に再び使用されることが予定されているタスクＸの実行が終わつた後もこの内容を高速緩衝記憶装置（１）内に残しておきたいときは、第４図に示すようにリプレース禁止ビツトのうち第４図の（２３−ａ）全部と（２３−ｂ）のうちアドレス（Ａ＋Ｎ−１）及び（Ａ＋Ｎ）に対応するものを論理「１」とし、すなわちリプレース禁止フラグを設定しておく。」および図４から、引用文献１には、ロック指令のためのアドレスアレイにおいて、アドレスアレイのリプレース禁止ビットは、ウェイ２０−ａ全体よりも小さなアドレスブロック単位に設定が可能であると共に、１つのウェイより大きな範囲をロックする場合には、まず１つ目のウェイ２０−ａ内が一杯になるまでアドレス順に設定され、残りがある場合は、２つ目のウェイ２０−ｂに残りの分がやはりアドレス順に設定されるものであることが記載されている。
　そして、そのリプレース禁止ビット設定の結果として、設定されたウェイのリプレース禁止アドレス開始要素から、アドレス順に連続した範囲がリプレース禁止にされることが記載されている。
　
　よって、上記（ａ）〜（ｄ）で検討したとおり、引用文献１には次の発明が記載されている。（以下、「引用発明１」という。）
　
　実行処理装置と、
　前記実行処理装置に結合されると共に、主記憶装置と高速緩衝記憶装置とを含むメモリシステムを有し、
　前記主記憶装置は情報を記憶し、
　前記高速緩衝記憶装置は前記主記憶装置から転送された情報をアドレスブロック単位に記憶する一方、セットおよびウェイに編成された要素を有すると共にＦＩＦＯ法又はＬＲＵ法等によるリプレース方法をサポートし、更に、
メモリシステムに関連付けられたロック指令のためのアドレスアレイを有し、
　アドレスアレイのリプレース禁止ビットは、ウェイ２０−ａ全体よりも小さなアドレスブロック単位に設定が可能であると共に、１つのウェイより大きな範囲をロックする場合には、まず１つ目のウェイ２０−ａ内が一杯になるまでアドレス順に設定され、残りがある場合は、２つ目のウェイ２０−ｂに残りの分がやはりアドレス順に設定されるものであって、そのリプレース禁止ビット設定の結果として、設定されたウェイのリプレース禁止アドレス開始要素から、アドレス順に連続した範囲がリプレース禁止される
電子計算機。
　
４．対比・判断
　
　引用発明１の「実行処理装置」、「主記憶装置」、「高速緩衝記憶装置」、「ＦＩＦＯ法又はＬＲＵ法等によるリプレース方法」、「ロック指令のためのアドレスアレイ」、「電子計算機」はそれぞれ、本願発明の「処理装置」、「高いレベルのメモリ」、「キャッシュメモリ」、「置換方法」、「ロック指令資源」、「コンピュータシステム」に相当する。
　
　当該技術分野において、キャッシュ上のデータの管理単位をキャッシュラインやキャッシュブロックと呼ぶことは技術常識であるから、引用発明１の高速緩衝記憶装置の「アドレスブロック単位に記憶する」「情報」は本願発明の「キャッシュブロックとしての情報」に相当する。
　
　引用発明１の「アドレスアレイのリプレース禁止ビットは、ウェイ２０−ａ全体よりも小さなアドレスブロック単位に設定が可能である」ことは、本願発明の「ロック指令資源はウェイ全体よりも小さな細分性をサポートする」ことに相当する。
　
　引用発明１のアドレスアレイの設定として、「１つのウェイより大きな範囲をロックする場合には、まず１つ目のウェイ２０−ａ内が一杯になるまでアドレス順に設定され、残りがある場合は、２つ目のウェイ２０−ｂに残りの分がやはりアドレス順に設定される」ことは、本願発明のロック指令資源の「ウェイ毎に順番に行われ、かつ、各選択されたウェイにおいて要素毎に順番に行われるものであって」と、ウェイ毎に順番に設定され、かつ、各選択されたウェイにおいて要素毎に順番に設定されるものである点で共通する。
　
　引用発明１の「そのリプレース禁止ビット設定の結果として、設定されたウェイのリプレース禁止アドレス開始要素から、アドレス順に連続した範囲がリプレース禁止される」は、本願発明の「前記選択されたウェイにおいて、前記選択されたウェイの１つの選択された開始要素から始まる順序での、要素ロック処理の連続性をサポートする」ことに相当する。
　
　よって、引用発明１と本願発明とは以下の点で一致し、また相違する。
　
（一致点）
　処理装置と、
　前記処理装置に結合されると共に、高いレベルのメモリとキャッシュメモリとを含むメモリシステムとを、有し、
　前記高いレベルのメモリは情報を記憶し、
　前記キャッシュメモリは前記高いレベルのメモリから複写されたキャッシュブロックとしての情報を記憶する一方、セット及びウェイに編成された要素を有すると共に置換方法をサポートし、更に、
　前記メモリシステムに関連付けられたロック指令資源を有し、
　該ロック指令資源はウェイ全体よりも小さな細分性をサポートすると共に、　
　ウェイ毎に順番に設定され、かつ、各選択されたウェイにおいて要素毎に順番に設定されるものであって、前記選択されたウェイにおいて、前記選択されたウェイの１つの選択された開始要素から始まる順序での、要素ロック処理の連続性をサポートする、ことを特徴とするコンピュータシステム。
　
（相違点１）
　ロック指令資源の動作が、本願発明では、ウェイ毎に順番に行われ、かつ、各選択されたウェイにおいて要素毎に順番に行われるものであるのに対して、引用発明１では、アドレスブロック単位にアドレス順に設定されているものの、その設定動作がウェイ毎と順番との関係が明確でない。
　
　
　上記（相違点１）について検討する。
　原査定の拒絶の理由に引用された、本願の優先権主張日前である１９９５年１０月３１日に頒布された特開平０７−２８７６６９号公報（以下、「引用文献２」という。）には、図面と共に次の事項が記載されている。
　
（Ｃ）「【００１１】本発明では、プログラムからのキャッシュ常駐化／解除の実施を可能とするために、以下の２種の命令を設ける。
【００１２】（１）cache−ＦＩＸ命令
命令形式：
cache−ＦＩＸ  Ｒ１，Ｒ２
機能    ：
Ｒ１で指定されたアドレスからＲ２で指定された大きさの領域に含まれるデータをキャッシュ装置上に常駐化する
・・・（中略）・・・
【００２１】cache−ＦＩＸ 命令のオペランドで指定された全領域を処理するために、常駐化信号１３６は繰り返し回路１５０も起動する、これは、
一般的にキャッシング単位(実記憶３０とキャッシュメモリ２３０間での１回当たりの転送データ量)
これを繰り返し実施することにより、cache−ＦＩＸ 命令のオペランドで指定された全領域を処理する方式を採った
【００２２】この信号１２５により、前述した従来命令では、演算実行回路１６０が起動され、命令の実行が行われたが、cache−ＦＩＸ 命令の場合には実質的な演算は必要なく、演算実行回路１６０の起動をアンド（ＡＮＤ）１３０で抑止し、ＡＮＤ１３５で常駐化／解除信号１３６をｏｎすることで、キャッシュミスヒットの場合と同様に管理タグ２２０上のキャッシュヒットしたデータに対応するエントリ（図示せず）上の常駐化ビットをｏｎし、繰り返し回路１５０を起動する。
【００２３】本実施例では、cache−ＦＩＸ 命令のオペランドで指定された全領域の常駐化を、アーキテクチャとして固定的に定められているキャッシング単位毎に、キャッシュヒットかミスヒットかを判断し、繰り返し処理する事により実現している。」
　
　上記（Ｃ）から、引用文献２には、キャッシュに転送したデータを常駐化つまりロックする命令として、指定した開始アドレスから、指定した大きさ分のデータをロックする命令を有し、その命令の実行動作として、指定した開始アドレスから、キャッシング単位に繰り返しロックする、つまりキャッシング単位に連続して順番に指定した大きさ分までロック処理を行うことが記載されている。（以下、「周知の技術１」という。）
　
　引用発明１は、キャッシング単位としてアドレスブロック単位に行うものであるから、そのロック手順として、周知の技術１のように、指定されたアドレスＡから指定された大きさＡ＋Ｎの領域をロックする命令を設けることにより、アドレスアレイのリプレース禁止ビットの設定処理として、アドレスＡを起点として、キャッシュメモリの各要素であるアドレスブロック毎に順番に１つのウェイの各要素をロックし、すべての要素がロックされたら、次のウェイの要素をロックし、ロックサイズであるＡ＋Ｎまで順番にロックする、つまり、ウェイ毎に順番に行われ、かつ、各選択されたウェイにおいて要素毎に順番にロックすることで、要素ロック処理の連続性をサポートするようにすることは、当業者が容易に推考できた事項である。
　よって相違点１は格別のものではない。
　そして、本願発明の作用効果も、引用発明１および周知の技術１から当業者が予測できる範囲のものである。
　
　
５．むすび
　以上のとおり、本願の請求項１に係る発明は、その出願前日本国内又は外国において頒布された刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。