(57)【要約】【課題】レイアウト面積を小さく抑えることができる電圧制御発振器の提供。【解決手段】第１の回路と、第２の回路と、を有し、上記第１の回路は、第１の電位を保持する機能と、上記第１の電位に応じた第２の電位に従って上記第２の回路に供給される第３の電位の高さを制御する機能と、を有し、上記第２の回路は、上記第２の回路に入力された第１の信号に応じた第２の信号を出力する機能を有し、上記第２の回路に上記第１の信号が入力されてから、上記第２の回路から上記第２の信号が出力されるまでの遅延時間は、上記第３の電位に従って定まる半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、を有し、
前記第１の回路は、第１の電位を保持する機能と、前記第１の電位に応じた第２の電位に従って前記第２の回路に供給される第３の電位の高さを制御する機能と、を有し、
前記第２の回路は、前記第２の回路に入力された第１の信号に応じた第２の信号を出力する機能を有し、
前記第２の回路に前記第１の信号が入力されてから、前記第２の回路から前記第２の信号が出力されるまでの遅延時間は、前記第３の電位に従って定まる半導体装置。
【請求項２】
請求項１において、
前記第１の回路は、第１のトランジスタ乃至第３のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の回路に電気的に接続されている半導体装置。
【請求項３】
第１の回路と、第２の回路と、を有し、
前記第１の回路は、第１のトランジスタを有し、
前記第１の回路は、第１の電位を保持する機能と、前記第１の電位に応じた第２の電位を前記第１のトランジスタのゲートに供給する機能と、を有し、
前記第２の回路は、前記第２の回路に入力された第１の信号に応じた第２の信号を出力する機能を有し、
前記第１のトランジスタは、前記第２の信号を遅延させる機能を有し、
前記第２の信号の遅延時間は、前記第２の電位に従って定まる半導体装置。
【請求項４】
請求項３において、
前記第１の回路は、第２のトランジスタ及び第３のトランジスタを有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の回路に電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、電圧制御発振器などの発振回路に関する。さらに、本発明の一態様は、電圧制御発振器などの半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
電圧制御発振器（Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ  （ＶＣＯ））は、入力される信号の電位に従って、出力される信号の発振周波数を制御する機能を有し、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）やＤＣ−ＤＣコンバータ等に用いられている。回路における信号の遅延時間を利用して出力される信号を発振させるリングオシレータ型の電圧制御発振器は、ＬＣ共振回路を利用した電圧制御発振器に比べてレイアウト面積を抑えることができるという利点を有する。
【０００４】
下記の特許文献１には、入力端子に印加される電圧により、出力の発振周波数が変化する電圧制御発振器について開示されている。また、下記の特許文献２には、ＶＣＯを構成するリングオシレータ回路内に遅延時間調整用のトランスファゲートを複数有し、スイッチングによってこれらを切替え、リングオシレータの遅延時間を調整する電圧制御発振器について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１１４９３４号公報
【特許文献２】特開平１０−２４２８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、リングオシレータ型の電圧制御発振器は、ＬＣ共振回路を利用した電圧制御発振器に比べて消費電力が大きい傾向にあり、低消費電力化の実現は重要な課題である。また、電圧制御発振器を用いた集積回路の高性能化、小型化を実現するためには、リングオシレータ型の電圧制御発振器のレイアウト面積を、さらに小さく抑えることが望まれる。
【０００７】
上述したような技術的背景のもと、本発明の一態様は、レイアウト面積を小さく抑えることができる電圧制御発振器の提供を課題の一つとする。或いは、本発明の一態様は、低消費電力化を実現できる電圧制御発振器の提供を課題の一つとする。或いは、本発明の一態様は、レイアウト面積を小さく抑えることができる電圧制御発振器などの半導体装置の提供を課題の一つとする。或いは、本発明の一態様は、低消費電力化を実現できる電圧制御発振器などの半導体装置の提供を課題の一つとする。
【０００８】
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、第１の回路と、第２の回路と、を有し、上記第１の回路は、第１の電位を保持する機能と、上記第１の電位に応じた第２の電位に従って上記第２の回路に供給される第３の電位の高さを制御する機能と、を有し、上記第２の回路は、上記第２の回路に入力された第１の信号に応じた第２の信号を出力する機能を有し、上記第２の回路に上記第１の信号が入力されてから、上記第２の回路から上記第２の信号が出力されるまでの遅延時間は、上記第３の電位に従って定まる。
【００１０】
また、本発明の一態様に係る半導体装置は、第１の回路と、第２の回路と、を有し、上記第１の回路は、トランジスタを有し、上記第１の回路は、第１の電位を保持する機能と、上記第１の電位に応じた第２の電位を上記トランジスタのゲートに供給する機能と、を有し、上記第２の回路は、上記第２の回路に入力された第１の信号に応じた第２の信号を出力する機能を有し、上記トランジスタは、上記第２の信号を遅延させる機能を有し、上記第２の信号の遅延時間は、上記第２の電位に従って定まる。
【００１１】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００１２】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１３】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１４】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１５】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１６】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００１７】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【発明の効果】
【００１８】
本発明の一態様では、上記構成により、レイアウト面積を小さく抑えることができる電圧制御発振器を提供できる。或いは、本発明の一態様では、上記構成により、低消費電力化を実現できる電圧制御発振器を提供できる。或いは、本発明の一態様では、上記構成により、レイアウト面積を小さく抑えることができる電圧制御発振器などの半導体装置を提供できる。或いは、本発明の一態様では、上記構成により、低消費電力化を実現できる電圧制御発振器などの半導体装置を提供できる。或いは、本発明の一態様では、上記構成により、新規な半導体装置を提供できる。
【００１９】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】半導体装置の構成例を示す図。
【図２】半導体装置の構成例を示す図。
【図３】半導体装置の構成例を示す図。
【図４】タイミングチャート。
【図５】第１の回路１１から、トランジスタＭ１及びＭ２と、容量素子Ｃ１及びＣ２とを抽出した図。
【図６】比較例の回路を示す図。
【図７】半導体装置の構成例を示す図。
【図８】半導体装置の構成例を示す図。
【図９】半導体装置の構成例を示す図。
【図１０】半導体装置の構成例を示す図。
【図１１】半導体装置の構成例を示す図。
【図１２】発振回路の構成例を示す図。
【図１３】ＰＬＬの構成例を示す図。
【図１４】タイミングチャート。
【図１５】半導体装置の構成例を示す図。
【図１６】発振回路の構成例を示す図。
【図１７】半導体装置の構成例を示す図。
【図１８】発振回路の構成例を示す図。
【図１９】発振回路の構成例を示す図。
【図２０】発振回路の構成例を示す図。
【図２１】発振回路の構成例を示す図。
【図２２】トランジスタのレイアウトの一例を示す図。
【図２３】トランジスタの構造を示す図。
【図２４】エネルギーバンド構造の模式図。
【図２５】半導体装置の断面構造を示す図。
【図２６】チップの図。
【図２７】ＰＬＤの構成を示す図。
【図２８】電子機器の図。
【図２９】シミュレーションの結果を示す図。
【図３０】発振回路の構成例を示す図。
【図３１】発振回路の構成例を示す図。
【図３２】発振回路の構成例を示す図。
【図３３】回路３０の構成例を示す図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２３】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２４】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２５】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る半導体装置の一例を示す。図１（Ａ）に示す半導体装置１０は、第１の回路１１と、第２の回路１２と、を有する。図１（Ａ）に示す第１の回路１１は、トランジスタＭ１乃至Ｍ３を有する。なお、図１（Ａ）では、トランジスタＭ１乃至Ｍ３がｎチャネル型を有する場合を例示している。
【００２６】
トランジスタＭ１はスイッチとしての機能を有する。そして、トランジスタＭ１は、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＭ２のソース又はドレインの一方に電気的に接続され、ゲートが配線Ｗ１に電気的に接続されている。
【００２７】
また、トランジスタＭ２はスイッチとしての機能を有する。そして、トランジスタＭ２は、ソース又はドレインの他方がトランジスタＭ３のゲートに電気的に接続され、ゲートが配線Ｗ２に電気的に接続されている。また、トランジスタＭ３は、ソース又はドレインの一方が配線ＶＬに電気的に接続され、ソース又はドレインの他方が第２の回路１２に電気的に接続されている。
【００２８】
トランジスタＭ１のソース又はドレインの他方をノードＮＤ、或いはトランジスタＭ２のソース又はドレインの一方をノードＮＤとすると、トランジスタＭ１は、配線Ｗ１の電位に従って配線ＷＤの電位をノードＮＤに供給する機能を有すると言える。また、トランジスタＭ２のソース又はドレインの他方をノードＦＤ、或いはトランジスタＭ３のゲートをノードＦＤとすると、トランジスタＭ２は、配線Ｗ２の電位に従ってノードＮＤの電位に応じた電位をノードＦＤに供給する機能を有すると言える。
【００２９】
そして、ノードＮＤの電位は、トランジスタＭ１及びＭ２をオフにすることで保持される。また、ノードＦＤの電位は、トランジスタＭ２をオフにすることで保持される。トランジスタＭ１及びＭ２として、オフ電流の低いトランジスタを適用することで、ノードＮＤの電位またはノードＦＤの電位の保持時間を長く確保することができる。
【００３０】
また、トランジスタＭ３は、ソース又はドレインの一方が配線ＶＬに電気的に接続されているため、ソースフォロワ回路としての機能を有する。よって、配線ＶＬに与えられる電位が接地電位などの基準電位よりも高く、かつノードＦＤの電位よりも高い場合、トランジスタＭ３のソース又はドレインの他方の電位はノードＦＤの電位からトランジスタＭ３の閾値電圧を差し引いた値となる。すなわち、第１の回路１１は、ノードＦＤの電位に従って、第２の回路１２に供給される電位の高さを制御する機能を有していると言える。
【００３１】
なお、図１（Ａ）に示す半導体装置１０は、第１の回路１１が容量素子Ｃ１と容量素子Ｃ２とをさらに有していても良い。容量素子Ｃ１は、ノードＦＤの電位を保持する機能を有し、容量素子Ｃ２は、ノードＮＤの電位を保持する機能を有する。第１の回路１１が容量素子Ｃ２を有することで、ノードＮＤの電位の保持時間をより長く確保することができる。また、第１の回路１１が容量素子Ｃ１を有することで、ノードＦＤの電位の保持時間をより長く確保することができる。
【００３２】
図１（Ａ）に示す第２の回路１２は、入力端子（ＩＮ）から入力された第１の信号に応じて、第２の信号を出力端子（ＯＵＴ）から出力する機能を有する。そして、第２の回路１２における信号の遅延時間、言い換えると、第２の回路１２に第１の信号が入力されてから、第２の回路１２から第２の信号が出力されるまでの遅延時間は、第１の回路１１から第２の回路１２に供給される電位の高さに従って定まる。
【００３３】
具体的に、配線ＶＬに与えられる電位が接地電位などの基準電位よりも高く、なおかつ第１の回路１１においてノードＦＤの電位よりも高い場合、第１の回路１１から第２の回路１２に供給される電位はノードＦＤの電位に応じて変化する。具体的に、第１の回路１１から第２の回路１２に供給される電位は、ノードＦＤの電位からトランジスタＭ３の閾値電圧を差し引いた値となる。また、第１の回路１１から第２の回路１２に供給される電位に従って、第２の回路１２における信号の遅延時間は変化する。
【００３４】
そして、図１（Ａ）に示す半導体装置１０では、ノードＮＤの電位またはノードＦＤの電位を保持することができるので、ノードＦＤの電位に従って定まる第２の回路１２における信号の遅延時間を一定に保つことができる。
【００３５】
なお、図１（Ａ）に示す半導体装置１０では、供給される電位の高さに従って信号の遅延時間が定まる機能を有する半導体素子を、第２の回路１２に用いることができる。図２（Ａ）に、図１（Ａ）に示す半導体装置１０のより具体的な回路構成の一例を示す。図２（Ａ）では、第２の回路１２が上記半導体素子としてインバータ１３を有する場合を例示している。なお、第２の回路１２は、上記半導体素子として、クロックドインバータなどを有していても良い。
【００３６】
図２（Ｂ）に、図２（Ａ）に示す半導体装置１０のより具体的な回路構成の一例を示す。図２（Ｂ）に示す半導体装置１０では、第２の回路１２において、インバータ１３がｐチャネル型のトランジスタＭ４と、ｎチャネル型のトランジスタＭ５とを有する場合を例示している。トランジスタＭ４のゲートとトランジスタＭ５のゲートとは、互いに電気的に接続されている。トランジスタＭ４のソース又はドレインの一方は、トランジスタＭ３のソース又はドレインの他方に電気的に接続されている。トランジスタＭ４のソース又はドレインの他方は、トランジスタＭ５のソース又はドレインの一方に電気的に接続されている。トランジスタＭ５のソース又はドレインの他方は配線ＧＬに電気的に接続されている。
【００３７】
配線ＧＬに供給される電位は、配線ＶＬに供給される電位よりも低いものとする。
【００３８】
そして、図２（Ｂ）に示す半導体装置１０では、トランジスタＭ４のゲート及びトランジスタＭ５のゲートが、インバータ１３の入力端子としての機能を有する。そして、トランジスタＭ４のソース又はドレインの他方及びトランジスタＭ５のソース又はドレインの一方が、インバータ１３の出力端子としての機能を有する。
【００３９】
配線ＶＬに与えられる電位が接地電位などの基準電位よりも高く、なおかつ第１の回路１１においてノードＦＤの電位よりも高い場合、ノードＦＤの電位に応じてトランジスタＭ３のソース又はドレインの他方の電位は変化する。具体的には、ノードＦＤの電位が比較的高い場合、例えば、ノードＦＤの電位が配線ＶＬの電位と基準電位との中間の電位よりも高い場合、トランジスタＭ４のソース又はドレインの一方と、トランジスタＭ５のソース又はドレインの他方との間の電位差が大きくなる。よって、第２の回路１２における信号の遅延時間は短くなる。
【００４０】
逆に、ノードＦＤの電位が比較的低い場合、例えば、上記中間の電位よりも低い場合、トランジスタＭ４のソース又はドレインの一方と、トランジスタＭ５のソース又はドレインの他方との間の電位差が小さくなる。よって、第２の回路１２における信号の遅延時間は長くなる。
【００４１】
次いで、図１（Ｂ）に、本発明の一態様に係る半導体装置の一例を示す。図１（Ｂ）に示す半導体装置１０は、第１の回路１１と、第２の回路１２と、を有する。図１（Ｂ）に示す第１の回路１１は、トランジスタＭ１乃至Ｍ３を有する。なお、図１（Ｂ）では、トランジスタＭ１乃至Ｍ３がｎチャネル型を有する場合を例示している。
【００４２】
トランジスタＭ１はスイッチとしての機能を有する。そして、トランジスタＭ１は、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＭ２のソース又はドレインの一方に電気的に接続され、ゲートが配線Ｗ１に電気的に接続されている。
【００４３】
また、トランジスタＭ２はスイッチとしての機能を有する。そして、トランジスタＭ２は、ソース又はドレインの他方がトランジスタＭ３のゲートに電気的に接続され、ゲートが配線Ｗ２に電気的に接続されている。また、トランジスタＭ３は、ソース又はドレインの一方が第２の回路１２の出力端子に電気的に接続され、ソース又はドレインの他方が半導体装置１０の出力端子としての機能を有する。
【００４４】
トランジスタＭ１のソース又はドレインの他方をノードＮＤ、或いはトランジスタＭ２のソース又はドレインの一方をノードＮＤとすると、トランジスタＭ１は、配線Ｗ１の電位に従って配線ＷＤの電位をノードＮＤに供給する機能を有すると言える。また、トランジスタＭ２のソース又はドレインの他方をノードＦＤ、或いはトランジスタＭ３のゲートをノードＦＤとすると、トランジスタＭ２は、配線Ｗ２の電位に従ってノードＮＤの電位に応じた電位をノードＦＤに供給する機能を有すると言える。
【００４５】
そして、ノードＮＤの電位は、トランジスタＭ１及びＭ２をオフにすることで保持される。また、ノードＦＤの電位は、トランジスタＭ２をオフにすることで保持される。トランジスタＭ１及びＭ２として、オフ電流の低いトランジスタを適用することで、ノードＮＤの電位またはノードＦＤの電位の保持時間を長く確保することができる。
【００４６】
図１（Ｂ）に示す第２の回路１２は、入力端子（ＩＮ）から入力された第１の信号に応じて、第２の信号を出力端子（ＯＵＴ）から出力する機能を有する。そして、トランジスタＭ３のソースとドレイン間の抵抗値は、ノードＦＤの電位に応じて定まる。そして、ノードＦＤの電位が低いほど、トランジスタＭ３のソースとドレイン間の抵抗値が大きくなり、第２の回路１２の出力端子から出力される第２の信号の、トランジスタＭ３における遅延時間が長くなる。逆に、ノードＦＤの電位が高いほど、トランジスタＭ３のソースとドレイン間の抵抗値が小さくなり、第２の回路１２の出力端子から出力される第２の信号の、トランジスタＭ３における遅延時間が短くなる。すなわち、上記遅延時間は、ノードＦＤの電位の高さに従って定まる。
【００４７】
そして、図１（Ｂ）に示す半導体装置１０では、ノードＮＤの電位またはノードＦＤの電位を保持することができるので、ノードＦＤの電位に従って定まる第２の回路１２における信号の遅延時間を一定に保つことができる。
【００４８】
なお、図１（Ｂ）に示す半導体装置１０は、第１の回路１１が容量素子Ｃ１と容量素子Ｃ２とをさらに有していても良い。容量素子Ｃ１は、ノードＦＤの電位を保持する機能を有し、容量素子Ｃ２は、ノードＮＤの電位を保持する機能を有する。第１の回路１１が容量素子Ｃ２を有することで、ノードＮＤの電位の保持時間をより長く確保することができる。また、第１の回路１１が容量素子Ｃ１を有することで、ノードＦＤの電位の保持時間をより長く確保することができる。
【００４９】
次いで、図３（Ａ）に、図１（Ｂ）に示す半導体装置１０のより具体的な回路構成の一例を示す。図３（Ａ）では、第２の回路１２が上記半導体素子としてインバータ１３を有する場合を例示している。なお、第２の回路１２は、上記半導体素子として、クロックドインバータなどを有していても良い。
【００５０】
図３（Ｂ）に、図３（Ａ）に示す半導体装置１０のより具体的な回路構成の一例を示す。図３（Ｂ）に示す半導体装置１０では、第２の回路１２において、インバータ１３がｐチャネル型のトランジスタＭ４と、ｎチャネル型のトランジスタＭ５とを有する場合を例示している。トランジスタＭ４のゲートとトランジスタＭ５のゲートとは、互いに電気的に接続されている。トランジスタＭ４のソース又はドレインの一方は、ハイレベルの電位が供給される配線ＶＬに電気的に接続されている。トランジスタＭ４のソース又はドレインの他方は、トランジスタＭ５のソース又はドレインの一方に電気的に接続されている。トランジスタＭ５のソース又はドレインの他方はローレベルの電位が供給される配線ＧＬに電気的に接続されている。
【００５１】
そして、図３（Ｂ）に示す半導体装置１０では、トランジスタＭ４のゲート及びトランジスタＭ５のゲートが、インバータ１３の入力端子としての機能を有する。トランジスタＭ４のソース又はドレインの他方及びトランジスタＭ５のソース又はドレインの一方が、インバータ１３の出力端子としての機能を有する。そして、インバータ１３の出力端子は、トランジスタＭ３のソース又はドレインの一方に電気的に接続されている。
【００５２】
次いで、図１（Ａ）または図１（Ｂ）に示す半導体装置１０が有する第１の回路１１の動作の一例について、図４に示すタイミングチャートを用いて説明する。なお、以下の動作についての説明では、トランジスタＭ１乃至Ｍ３がｎチャネル型であり、閾値電圧が０Ｖであるものと仮定する。
【００５３】
時刻Ｔ０にて、配線Ｗ１の電位がハイレベルとなり、トランジスタＭ１が導通する。また、配線Ｗ２の電位がハイレベルとなりトランジスタＭ２が導通する。よって、配線ＷＤの電位が、トランジスタＭ１を介してノードＮＤに供給される。また、配線ＷＤの電位が、トランジスタＭ１及びＭ２を介してノードＦＤに供給される。
【００５４】
そして、ノードＦＤの電位Ｖａに従い、第２の回路１２における信号の遅延時間が定まる。
【００５５】
次いで、時刻Ｔ１にて配線Ｗ２の電位がハイレベルからローレベルに変化し、トランジスタＭ２は非導通になる。このとき、配線Ｗ２の電位が変化するのに伴い、トランジスタＭ２のゲートとソース間の容量結合（或いはゲートとドレイン間の容量結合）により、ノードＦＤの電位はわずかに低下し、電位Ｖａ’となる。当該電位Ｖａ’は、ノードＦＤにおいて保持される。
【００５６】
次いで、時刻Ｔ２にて、配線Ｗ１の電位がハイレベルからローレベルに変化し、トランジスタＭ１は非導通になる。このとき、配線Ｗ１の電位が変化するのに伴い、トランジスタＭ１のゲートとソース間の容量結合（或いはゲートとドレイン間の容量結合）により、ノードＮＤの電位はわずかに低下し、電位Ｖａ’となる。当該電位Ｖａ’は、ノードＮＤにおいて保持される。
【００５７】
次いで、時刻Ｔ３にて、配線Ｗ２の電位がローレベルからハイレベルに変化し、トランジスタＭ２は導通する。このとき、配線Ｗ２の電位が変化するのに伴い、トランジスタＭ２のゲートとソース間の容量結合、及びゲートとドレイン間の容量結合により、ノードＦＤの電位及びノードＮＤの電位は、わずかに上昇する。この時刻Ｔ３におけるノードＦＤの電位及びノードＮＤの電位の上昇は、時刻Ｔ１及び時刻Ｔ２におけるノードＦＤの電位及びノードＮＤの電位の低下をほぼ相殺し、時刻Ｔ３以降のノードＦＤの電位は電位Ｖａに非常に近い値となる。
【００５８】
図４の時刻Ｔ３において、ノードＦＤ及びノードＮＤにおける電位の変動が相殺されるメカニズムについて、図５を用いて説明する。
【００５９】
図５は、第１の回路１１から、トランジスタＭ１及びＭ２と、容量素子Ｃ１及びＣ２とを抽出した図に相当する。図５において、トランジスタＭ１のゲートとソース又はドレインの一方との間の容量をＣａ、トランジスタＭ１のゲートとソース又はドレインの他方との間の容量をＣｂ、トランジスタＭ２のゲートとソース又はドレインの一方との間の容量をＣｃ、トランジスタＭ２のゲートとソース又はドレインの他方との間の容量をＣｄとする。
【００６０】
時刻Ｔ１にて、配線Ｗ２の電位がハイレベルからローレベルに変化するとき、ノードＦＤ（容量素子Ｃ１）の電荷をｑ１とすると、ノードＦＤの電位変化は−ｑ１×Ｃｄ／（Ｃｄ＋Ｃ１）で表すことができる。この時、ノードＮＤはトランジスタＭ１を介して配線ＷＤと電気的に接続されているため、電位の変動は起こらない。
【００６１】
次いで、時刻Ｔ２にて、配線Ｗ１の電位がハイレベルからローレベルに変化するとき、ノードＮＤ（容量素子Ｃ２）の電荷をｑ２とすると、ノードＮＤの電位変化は−ｑ２×Ｃｂ／（Ｃｂ＋Ｃｃ＋Ｃ２）で表すことができる。
【００６２】
次いで、時刻Ｔ３にて、配線Ｗ２の電位がローレベルからハイレベルとなるとき、ノードＦＤの電位変化は＋ｑ１×Ｃｄ／（Ｃｄ＋Ｃ１）で表すことができる。また、ノードＮＤの電位変化は、＋ｑ２×Ｃｃ／（Ｃｂ＋Ｃｃ＋Ｃ２）で表すことができる。ここで、トランジスタＭ１及びＭ２のサイズを同じと仮定した場合、理想的にはＣｂ＝Ｃｃとなるため、時刻Ｔ１及び時刻Ｔ２において生じたノードＦＤ及びノードＮＤの電位の変動は、時刻Ｔ３におけるノードＦＤ及びノードＮＤの電位の変動により相殺される。
【００６３】
次いで、ＳＰＩＣＥシミュレーションにより、図１（Ａ）に示す第１の回路１１のノードＦＤの電位を計算した結果を図２９に示す。なお、図２９では、比較例として図６に示す回路４１におけるノードＦＤ０の電位を計算した結果も併せて示す。なお、図６に示す回路４１は、トランジスタＭ１１と、トランジスタＭ１３と、容量素子Ｃ１１とを有する。そして、トランジスタＭ１１は、ゲートが配線Ｗ０に電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＭ１３のゲートに電気的に接続されている。容量素子Ｃ１１は、ノードＦＤ０の電位を保持する機能を有する。
【００６４】
具体的に、図２９（Ａ）、図２９（Ｂ）では、第１の回路１１における配線Ｗ１、配線Ｗ２、ノードＦＤの電位の変動と、図６に示す回路４１における配線Ｗ０、ノードＦＤ０の電位の変動の計算の結果を示す。
【００６５】
なお、図２９（Ａ）におけるシミュレーションでは、ノードＦＤ及びノードＦＤ０に１．２Ｖの電位を書き込むことを想定している。そして、第１の回路１１における容量素子Ｃ１の容量値が５ｆＦ、容量素子Ｃ２の容量値が５ｆＦであるものと仮定し、図６に示す回路４１の容量素子Ｃ１１の容量値が５ｆＦであるものと仮定した。また、第１の回路１１におけるトランジスタＭ１乃至Ｍ３と、図６に示す回路４１におけるトランジスタＭ１１及びＭ１３とは、オフ電流が小さいＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  ＦＥＴ（チャネル長Ｌ／チャネル幅Ｗ＝６０ｎｍ／６０ｎｍ）であるものと仮定した。なお、ＣＡＡＣ−ＯＳの詳細については後述する実施の形態８で説明を行う。
【００６６】
また、図２９（Ｂ）におけるシミュレーションでは、ノードＦＤ及びノードＦＤ０に１．２Ｖの電位を書き込むことを想定している。そして、第１の回路１１における容量素子Ｃ１の容量値が５ｆＦ、容量素子Ｃ２の容量値が５ｆＦであるものと仮定し、図６に示す回路４１の容量素子Ｃ１１の容量値が１００ｆＦであるものと仮定した。また、第１の回路１１におけるトランジスタＭ１乃至Ｍ３と、図６に示す回路４１におけるトランジスタＭ１１及びＭ１３とは、オフ電流が小さいＣＡＡＣ−ＯＳ  ＦＥＴ（チャネル長Ｌ／チャネル幅Ｗ＝６０ｎｍ／６０ｎｍ）であるものと仮定した。
【００６７】
まず、図２９（Ａ）に示す、第１の回路１１におけるノードＦＤの電位のシミュレーション結果について説明する。第１の回路１１では、時刻Ｔ０にて配線Ｗ１の電位がハイレベル、配線Ｗ２の電位がハイレベルであるため、トランジスタＭ１及びＭ２が導通し、ノードＦＤの電位が１．２０００Ｖとなった。次いで、時刻Ｔ１にて配線Ｗ２の電位がハイレベルからローレベルに変化し、トランジスタＭ２のゲートとソース間（或いはゲートとドレイン間）の容量結合によりノードＦＤの電位は１．１９８８４Ｖまで低下した。次いで、時刻Ｔ２にて、配線Ｗ１の電位がハイレベルからローレベルに変化し、トランジスタＭ１が非導通となる。次いで、時刻Ｔ３にて、配線Ｗ２の電位がローレベルからハイレベルに変化し、トランジスタＭ２のゲートとソース間の容量結合及びゲートとドレイン間の容量結合により、ノードＦＤの電位は１．２０００１Ｖまで上昇した。したがって、第１の回路１１を用いた場合、容量結合によるノードＦＤの電位の変動が相殺されることが分かった。
【００６８】
次いで、図２９（Ａ）に示す、回路４１におけるノードＦＤ０の電位のシミュレーション結果について説明する。回路４１では、時刻Ｔ０にて配線Ｗ０の電位がハイレベルとなるため、トランジスタＭ１１が導通し、ノードＦＤ０の電位が１．２０００Ｖとなった。次いで、時刻Ｔ２にて配線Ｗ０の電位がハイレベルからローレベルに変化するため、トランジスタＭ１１のゲートとソース間（或いはゲートとドレイン間）の容量結合により、ノードＦＤ０の電位は１．１９８８６Ｖまで低下した。回路４１では、容量結合による電位の変動を相殺する仕組みがないため、時刻Ｔ２以降でも電位は低下したままであった。
【００６９】
次いで、図２９（Ｂ）に示すシミュレーションの結果について説明する。図２９（Ｂ）において、第１の回路１１におけるノードＦＤの電位のシミュレーション結果は、図２９（Ａ）の場合と同様であるので省略する。図２９（Ｂ）では、回路４１の容量素子Ｃ１１の容量値が１００ｆＦである点が、図２９（Ａ）の場合と異なる。
【００７０】
図２９（Ｂ）では、時刻Ｔ０にて、配線Ｗ０の電位がローレベルからハイレベルとなるため、トランジスタＭ１１が導通し、ノードＦＤ０の電位が１．２０００Ｖとなった。ここで、容量素子Ｃ１１の容量値が１００ｆＦであるため、他の条件と比較して、充電に時間がかかる。次いで、時刻Ｔ２にて配線Ｗ０の電位がハイレベルからローレベルに変化するため、トランジスタＭ１１のゲートとソース間（或いはゲートとドレイン間）の容量結合により、ノードＦＤ０の電位は１．１９９９４Ｖまで低下した。回路４１では、容量結合による電位の変動を相殺する仕組みがないため、時刻Ｔ２以降でも電位は低下したままであった。
【００７１】
以上のように、第１の回路１１を用いることで、容量結合によるノードＦＤの電位の変動を相殺できることが分かった。また、回路４１において容量素子Ｃ１１の容量値を大きくすることで、ノードＦＤ０における電位の変動を抑制することが可能であるが、例えば回路４１において容量値を２０倍にしても、電位の変動が相殺された第１の回路１１のノードＦＤの電位（時刻Ｔ３におけるノードＦＤの電位１．２０００１Ｖ）よりも、電位の変動が大きかった。
【００７２】
（実施の形態２）
次いで、図７（Ａ）に、本発明の一態様に係る半導体装置の別の一例を示す。図７（Ａ）に示す半導体装置１０は、第１の回路１１と、第２の回路１２と、を有する。図７（Ａ）に示す第１の回路１１はスイッチＳＷ１を有し、スイッチＳＷ１は、配線ＳＥの電位に従って第２の回路１２への電位の供給を制御する機能を有する。第２の回路１２における信号の遅延時間は、第１の回路１１から供給される電位に従って定まる。
【００７３】
また、図７（Ｂ）に、本発明の一態様に係る半導体装置の別の一例を示す。図７（Ｂ）に示す半導体装置１０は、第１の回路１１と、第２の回路１２と、を有する。図７（Ｂ）に示す第２の回路１２はスイッチＳＷ２を有する。また、第２の回路１２における信号の遅延時間は、第１の回路１１から供給される電位に従って定まる。そして、スイッチＳＷ２は、第２の回路１２において遅延した信号の、半導体装置１０の出力端子（ＯＵＴ）からの出力を制御する機能を有する。
【００７４】
また、図８に、本発明の一態様に係る半導体装置の別の一例を示す。図８に示す半導体装置１０は、第１の回路１１と、第２の回路１２と、を有する。図８に示す第１の回路１１はスイッチＳＷ３を有する。また、第２の回路１２における信号の遅延時間は、第１の回路１１から供給される電位に従って定まる。そして、スイッチＳＷ３は、第２の回路１２において遅延した信号の、半導体装置１０の出力端子（ＯＵＴ）からの出力を制御する機能を有する。
【００７５】
図９（Ａ）に、図７（Ａ）に示した半導体装置１０の、具体的な回路構成の一例を示す。図９（Ａ）に示す半導体装置１０は、図１（Ａ）に示す半導体装置１０にトランジスタＭ６が追加された構成を有する。トランジスタＭ６は、スイッチＳＷ１としての機能を有する。具体的に、トランジスタＭ６は、ゲートが配線ＳＥに電気的に接続され、ソース又はドレインの一方がトランジスタＭ３のソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が第２の回路１２に電気的に接続されている。
【００７６】
また、図９（Ｂ）に、図９（Ａ）に示す半導体装置１０の、さらに具体的な回路構成の一例を示す。図９（Ｂ）に示す半導体装置１０は、図２（Ｂ）に示す半導体装置１０にトランジスタＭ６が追加された構成を有する。具体的に、トランジスタＭ６は、ソース又はドレインの他方がトランジスタＭ４のソース又はドレインの一方に電気的に接続されている。
【００７７】
次いで、図１０（Ａ）に、図７（Ｂ）に示した半導体装置１０の、具体的な回路構成の一例を示す。図１０（Ａ）に示す半導体装置１０は、図１（Ａ）に示す半導体装置１０にトランジスタＭ７が追加された構成を有する。トランジスタＭ７は、スイッチＳＷ２としての機能を有する。具体的に、トランジスタＭ７は、ゲートが配線ＳＥに電気的に接続され、ソース又はドレインの一方がインバータ等の信号を遅延させる機能を有する半導体素子の出力端子に電気的に接続され、ソース又はドレインの他方が第２の回路１２の出力端子に電気的に接続されている。
【００７８】
また、図１０（Ｂ）に、図１０（Ａ）に示す半導体装置１０の、さらに具体的な回路構成の一例を示す。図１０（Ｂ）に示す半導体装置１０は、図２（Ｂ）に示す半導体装置１０にトランジスタＭ７が追加された構成を有する。具体的に、トランジスタＭ７は、ソース又はドレインの一方が、インバータ１３の出力端子に電気的に接続され、ソース又はドレインの他方が第２の回路１２の出力端子に電気的に接続されている。
【００７９】
図１１に、図８に示した半導体装置１０の、具体的な回路構成の一例を示す。図１１に示す半導体装置１０は、図１（Ｂ）に示す半導体装置１０にトランジスタＭ８が追加された構成を有する。トランジスタＭ８は、スイッチＳＷ３としての機能を有する。具体的に、トランジスタＭ８は、ゲートが配線ＳＥに電気的に接続され、ソース又はドレインの一方がトランジスタＭ３のソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が第１の回路１１の出力端子に電気的に接続されている。
【００８０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００８１】
（実施の形態３）
次いで、図１２を用いて、半導体装置１０を用いた本発明の一態様に係る発振回路の一例について説明する。
【００８２】
図１２に示す発振回路２０は、半導体装置１０−１乃至１０−ｎで示すｎ個（ｎは奇数）の半導体装置１０を有する。半導体装置１０は、上述したとおり、第１の回路１１と第２の回路１２とをそれぞれ有する。図１２では、半導体装置１０−１乃至１０−ｎに加えて、回路３０をさらに有する発振回路２０の構成例を示している。
【００８３】
また、半導体装置１０−１乃至１０−ｎは、配線ＷＤに電気的に接続されている。配線ＷＤは、電位Ｖｃｎｆを半導体装置１０−１乃至１０−ｎに供給する機能を有する。なお、図１２に示す発振回路２０では、一の配線ＷＤが半導体装置１０−１乃至１０−ｎのそれぞれに電気的に接続されている場合を例示しているが、半導体装置１０−１乃至１０−ｎの少なくとも一つが、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されていてもよい。この場合、半導体装置１０−１乃至１０−ｎのうち、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されている半導体装置１０に、他の半導体装置１０とは異なる電位Ｖｃｎｆを書き込むことができる。
【００８４】
そして、図１２に示す発振回路２０では、半導体装置１０−１乃至１０−ｎは、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、半導体装置１０−ｎの出力端子から出力される信号は、半導体装置１０−１の入力端子に入力されると共に、回路３０の入力端子にも入力される。回路３０の出力端子から出力される信号は、発振回路２０の出力端子（ＯＵＴ）に与えられる。
【００８５】
そして、半導体装置１０−１乃至１０−ｎのそれぞれは、入力端子に入力された信号を遅延させて出力端子から出力させる機能を有する。上記機能を半導体装置１０−１乃至１０−ｎが有することで、発振回路２０の出力端子から、発振周波数ｆｖｃｏを有する信号が出力される。そして、半導体装置１０−１乃至１０−ｎのそれぞれにおける信号の遅延時間は、配線ＷＤを介して半導体装置１０−１乃至１０−ｎに入力される電位Ｖｃｎｆに従って定めることができる。そして、半導体装置１０−１乃至１０−ｎのそれぞれにおける信号の遅延時間によって、発振周波数ｆｖｃｏの値も定まる。したがって、発振回路２０は、電位Ｖｃｎｆに従って出力される信号の発振周波数ｆｖｃｏの値を定める機能を有すると言える。
【００８６】
回路３０は、入力端子から入力された信号の振幅または電位レベルを調整する機能を有する。回路３０として、例えばレベルシフト回路を用いることができる。
【００８７】
なお、図１２では、回路３０を有する発振回路２０の構成例を示しているが、発振回路２０は回路３０を有さない構成であっても良い。ただし、低い発振周波数ｆｖｃｏが得られることを想定した発振回路２０の場合、高い発振周波数ｆｖｃｏが得られることを想定した発振回路２０の場合よりも、第２の回路１２における信号の遅延時間を大きくする必要があるために、第２の回路１２から出力される信号の振幅が小さくなる。よって、低い発振周波数ｆｖｃｏが得られることを想定した発振回路２０の場合は、回路３０を設けることが望ましい。
【００８８】
図１３に、発振回路２０を用いたＰｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＰＬＬ）２１の構成を、一例として示す。
【００８９】
図１３に示すＰＬＬ２１は、位相比較器ＰＣ、チャージポンプＣＰ、ループフィルタＬＰ、発振回路２０、分周器ＦＲＤを有する。位相比較器ＰＣには、ＰＬＬ２１の入力端子（ＩＮ）からの信号ｆｉｎと、分周器ＦＲＤからの信号ｆｏｕｔ／Ｎとが入力される。そして、位相比較器ＰＣは、上記二つの入力信号の位相差を検出する機能を有する。具体的に、位相比較器ＰＣは、信号ｆｉｎと信号ｆｏｕｔ／Ｎとの位相差が電圧に反映された信号を、生成する機能を有する。
【００９０】
チャージポンプＣＰは、位相比較器ＰＣにおいて検出された位相差に基づき、出力する信号の電位を制御する機能を有する。ループフィルタＬＰは、入力された信号がリプルを有していた場合に、信号の電位を平均化することで、入力された信号から交流成分を取り除く機能を有する。例えば、ループフィルタＬＰとして、入力される信号の高周波数成分を取り除く機能を有するローパスフィルタなどを用いることができる。
【００９１】
発振回路２０は、クロック信号を生成する機能を有する。そして、発振回路２０は、当該クロック信号の発振周波数を、入力された信号の電位Ｖｃｎｆに従って定める機能を有する。分周器ＦＲＤは、発振回路２０において生成されたクロック信号の周波数を１／Ｎ倍に分周させたクロック信号を、生成する機能を有する。
【００９２】
次いで、図３（Ｂ）に示した半導体装置１０を例に挙げて、図１２に示す発振回路２０を用いた図１３に示すＰＬＬ２１の動作の一例について、図１４のタイミングチャートを用いて説明する。なお、以下の動作についての説明では、説明を分かりやすくするために、トランジスタＭ１乃至Ｍ５の閾値電圧を０Ｖと仮定する。
【００９３】
時刻Ｔ０にて、図３（Ｂ）に示す半導体装置１０において、配線Ｗ１及び配線Ｗ２の電位がハイレベルとなり、トランジスタＭ１及びＭ２が導通する。そして、トランジスタＭ１及びＭ２を介して、配線ＷＤの電位ＶｃｎｆがノードＦＤに供給される。図１４に示すタイミングチャートでは、時刻Ｔ０における電位Ｖｃｎｆが、トランジスタＭ１乃至Ｍ５の閾値電圧である０Ｖよりも高いものとする。よって、電位ＶｃｎｆがノードＦＤに供給されると、トランジスタＭ３は導通する。
【００９４】
トランジスタＭ３が導通すると、電位Ｖｃｎｆに従って、各半導体装置１０において信号の遅延時間が設定され、発振回路２０から発振周波数ｆｖｃｏを有する信号ｆｏｕｔが出力される。ＰＬＬ２１では、時刻Ｔ０から時刻Ｔ１の間に、発振回路２０から出力される信号ｆｏｕｔが分周器ＦＲＤにて１／Ｎに分周され、分周されることで得られる信号ｆｏｕｔ／Ｎが位相比較器ＰＣにフィードバックされる。そして、位相比較器ＰＣでは、参照となる信号ｆｉｎと、フィードバックされた信号ｆｏｕｔ／Ｎとの位相の比較を行い、その結果に基づきチャージポンプＣＰから出力される信号の電位が制御される。ループフィルタＬＰは、チャージポンプＣＰから出力される信号から高周波数成分を取り除き、電位Ｖｃｎｆとして出力する。出力された電位Ｖｃｎｆは、配線ＷＤを介して発振回路２０に入力される。
【００９５】
図１４に示すタイミングチャートでは、時刻Ｔ０から時刻Ｔ１の間において、発振回路２０の発振周波数ｆｖｃｏが参照となる信号ｆｉｎの発振周波数より低いため、配線ＷＤの電位Ｖｃｎｆが徐々に上昇する過程を示している。
【００９６】
次いで、時刻Ｔ１にて、配線ＷＤの電位Ｖｃｎｆが電位Ｖａに到達したものとする。当該電位Ｖａは、トランジスタＭ１及びＭ２を介してノードＦＤに供給される。そして、ノードＦＤに電位Ｖａが供給されることにより、発振回路２０の出力信号ｆｏｕｔの発振周波数ｆｖｃｏが発振周波数ｆａとなる。発振周波数ｆａが所望の周波数である場合、発振周波数ｆｖｃｏが発振周波数ｆａとなった後、ＰＬＬ２１は発振周波数ｆｖｃｏをロックする。
【００９７】
図１４に示すタイミングチャートでは、時刻Ｔ２乃至時刻Ｔ４において、ＰＬＬ２１は発振周波数ｆｖｃｏをロックする。具体的に、時刻Ｔ２にて配線Ｗ２の電位がハイレベルからローレベルに変化し、次いで、時刻Ｔ３にて配線Ｗ１の電位がハイレベルからローレベルに変化する。次いで、時刻Ｔ４にて配線Ｗ２の電位をローレベルからハイレベルに戻す。上記動作により、ノードＦＤに電位Ｖａが保持されるため、発振周波数ｆｖｃｏが発振周波数ｆａにロックされた状態となる。
【００９８】
そして、図４及び図５の場合と同様に、時刻Ｔ２において配線Ｗ２の電位がハイレベルからローレベルに変化することでノードＦＤの電位がわずかに低下し、電位Ｖａから電位Ｖａ’に変化する。また、時刻Ｔ３において配線Ｗ１の電位がハイレベルからローレベルに変化することでノードＮＤの電位がわずかに低下し、電位Ｖａから電位Ｖａ’に変化する。しかし、本発明の一態様では、時刻Ｔ４において配線Ｗ２の電位をローレベルからハイレベルに戻すことにより、ノードＦＤ及びノードＮＤにおける電位の変動は相殺され、時刻Ｔ４以降のノードＦＤの電位は電位Ｖａに非常に近い値となる。
【００９９】
すなわち、時刻Ｔ４以降において発振回路２０の出力信号ｆｏｕｔの発振周波数ｆｖｃｏが発振周波数ｆａとなり、時刻Ｔ２にて周波数のロックを行なうタイミングと同等の発振周波数を維持することができる。
【０１００】
なお、本発明の一態様では、発振回路２０の出力信号ｆｏｕｔの発振周波数ｆｖｃｏが発振周波数ｆａにロックされた後、半導体装置１０のノードＦＤの電位が保持されるため、常に出力信号ｆｏｕｔの発振周波数ｆｖｃｏを調整する必要がなくなる。よって、発振周波数ｆｖｃｏがロックされた後、発振周波数ｆｖｃｏを再度調整するまで、位相比較器ＰＣ、分周器ＦＲＤ、チャージポンプＣＰの電源をオフにすることができる。位相比較器ＰＣ、分周器ＦＲＤ、チャージポンプＣＰの電源をオフする場合、配線ＷＤの電位Ｖｃｎｆはローレベルとなるが、半導体装置１０のノードＦＤの電位は保持されているため、発振回路２０の出力信号ｆｏｕｔの発振周波数ｆｖｃｏは発振周波数ｆａにロックされた状態が維持される。本発明の一態様では、上記構成により、ＰＬＬ２１の消費電力を低く抑えることができる。
【０１０１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０２】
（実施の形態４）
次いで、図１５を用いて、半導体装置１０の構成の一例について説明する。
【０１０３】
図１５に示す半導体装置１０は、複数の第１の回路１１が一の第２の回路１２に電気的に接続されている場合を例示している。具体的に、図１５に示す半導体装置１０は、第１の回路１１ａと、第１の回路１１ｂと、第２の回路１２とを有する。そして、第１の回路１１ａ及び１１ｂは、第２の回路１２に電気的に接続されている。
【０１０４】
そして、図１５に示す半導体装置１０は、第１の回路１１ａ及び１１ｂが、図９（Ａ）に示す半導体装置１０が有する第１の回路１１と同様の構成を有する。具体的に、図１５に示す第１の回路１１ａ及び１１ｂは、トランジスタＭ１乃至Ｍ３、Ｍ６をそれぞれ有する。
【０１０５】
そして、第１の回路１１ａが有するトランジスタＭ１と第１の回路１１ｂが有するトランジスタＭ１とは、ソース又はドレインの一方が共に配線ＷＤに電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ１は、ゲートが配線Ｗ１［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ１は、ゲートが配線Ｗ１［１］に電気的に接続されている。
【０１０６】
また、第１の回路１１ａが有するトランジスタＭ２は、ゲートが配線Ｗ２［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ２は、ゲートが配線Ｗ２［１］に電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ３と第１の回路１１ｂが有するトランジスタＭ３とは、ソース又はドレインの一方が共に配線ＶＬに電気的に接続されている。
【０１０７】
また、第１の回路１１ａが有するトランジスタＭ６は、ゲートが配線ＳＥ［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ６は、ゲートが配線ＳＥ［１］に電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ６と第１の回路１１ｂが有するトランジスタＭ６とは、ソース又はドレインの他方が互いに電気的に接続され、なおかつ、ソース又はドレインの他方が第２の回路１２に電気的に接続されている。
【０１０８】
図１５に示す半導体装置１０では、第１の回路１１ａが有するノードＦＤと、第１の回路１１ｂが有するノードＦＤとに、異なる電位Ｖｃｎｆを保持させることができる。よって、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆと、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆのいずれかを選択することにより、第２の回路１２における信号の遅延時間を切り替えることができる。そして、図１５に示す半導体装置１０を発振回路２０に用いた場合、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆと、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆのいずれかを選択することにより、発振回路２０から出力される信号の発振周波数を切り替えることができる。
【０１０９】
図１６に、図１５に示す半導体装置１０をｎ個（ｎは奇数）用いた発振回路２０の構成の一例を示す。ｎ個の半導体装置１０は、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、最後の段の半導体装置１０の出力端子から出力される信号は、最初の段の半導体装置１０の入力端子に入力されると共に、発振回路２０の出力端子（ＯＵＴ）にも与えられる。配線Ｗ１［０］、Ｗ１［１］、Ｗ２［０］、Ｗ２［１］、ＷＤ、ＳＥ［０］、ＳＥ［１］は、全ての半導体装置１０に電気的に接続されている場合を例示している。
【０１１０】
具体的に、配線ＳＥ［０］の電位がハイレベルで配線ＳＥ［１］の電位がローレベルの時は、第１の回路１１ａ及び第１の回路１１ｂのうち、第１の回路１１ａが有するトランジスタＭ６が導通する。そのため、発振回路２０の出力信号ｆｏｕｔは、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆに従って、その発振周波数が定まる。一方、配線ＳＥ［０］の電位がローレベルで配線ＳＥ［１］の電位がハイレベルの時は、第１の回路１１ａ及び第１の回路１１ｂのうち、第１の回路１１ｂが有するトランジスタＭ６が導通する。そのため、発振回路２０の出力信号ｆｏｕｔは、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆに従って、その発振周波数が定まる。
【０１１１】
次いで、図１７を用いて、半導体装置１０の構成の一例について説明する。
【０１１２】
図１７に示す半導体装置１０は、複数の第１の回路１１が一の第２の回路１２に電気的に接続されている場合を例示している。具体的に、図１７に示す半導体装置１０は、第１の回路１１ａと、第１の回路１１ｂと、第２の回路１２とを有する。そして、第１の回路１１ａ及び１１ｂは、第２の回路１２に電気的に接続されている。
【０１１３】
そして、図１７に示す半導体装置１０は、第１の回路１１ａ及び１１ｂが、図１１に示す半導体装置１０が有する第１の回路１１と同様の構成を有する。具体的に、図１７に示す第１の回路１１ａ及び１１ｂは、トランジスタＭ１乃至Ｍ３、Ｍ６をそれぞれ有する。
【０１１４】
そして、第１の回路１１ａが有するトランジスタＭ１と第１の回路１１ｂが有するトランジスタＭ１とは、ソース又はドレインの一方が共に配線ＷＤに電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ１は、ゲートが配線Ｗ１［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ１は、ゲートが配線Ｗ１［１］に電気的に接続されている。
【０１１５】
また、第１の回路１１ａが有するトランジスタＭ２は、ゲートが配線Ｗ２［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ２は、ゲートが配線Ｗ２［１］に電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ３と第１の回路１１ｂが有するトランジスタＭ３とは、ソース又はドレインの一方が互いに電気的に接続され、なおかつ第２の回路１２の出力端子に電気的に接続されている。
【０１１６】
また、第１の回路１１ａが有するトランジスタＭ６は、ゲートが配線ＳＥ［０］に電気的に接続され、第１の回路１１ｂが有するトランジスタＭ６は、ゲートが配線ＳＥ［１］に電気的に接続されている。また、第１の回路１１ａが有するトランジスタＭ６と第１の回路１１ｂが有するトランジスタＭ６とは、ソース又はドレインの他方が互いに電気的に接続され、なおかつ、ソース又はドレインの他方が半導体装置１０の出力端子（ＯＵＴ）に電気的に接続されている。
【０１１７】
図１７に示す半導体装置１０では、第１の回路１１ａが有するノードＦＤと、第１の回路１１ｂが有するノードＦＤとに、異なる電位Ｖｃｎｆを保持させることができる。よって、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆと、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆのいずれかを選択することにより、第２の回路１２における信号の遅延時間を切り替えることができる。そして、図１７に示す半導体装置１０を発振回路２０に用いた場合、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆと、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆのいずれかを選択することにより、発振回路２０から出力される信号の発振周波数を切り替えることができる。
【０１１８】
図１８に、図１７に示す半導体装置１０をｎ個（ｎは奇数）用いた発振回路２０の構成の一例を示す。ｎ個の半導体装置１０は、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、最後の段の半導体装置１０の出力端子から出力される信号は、最初の段の半導体装置１０の入力端子に入力されると共に、発振回路２０の出力端子（ＯＵＴ）にも与えられる。配線Ｗ１［０］、Ｗ１［１］、Ｗ２［０］、Ｗ２［１］、ＷＤ、ＳＥ［０］、ＳＥ［１］は、全ての半導体装置１０に電気的に接続されている場合を例示している。
【０１１９】
具体的に、配線ＳＥ［０］の電位がハイレベルで配線ＳＥ［１］の電位がローレベルの時は、第１の回路１１ａ及び第１の回路１１ｂのうち、第１の回路１１ａが有するトランジスタＭ６が導通する。そのため、発振回路２０の出力信号ｆｏｕｔは、第１の回路１１ａが有するノードＦＤの電位Ｖｃｎｆに従って、その発振周波数が定まる。一方、配線ＳＥ［０］の電位がローレベルで配線ＳＥ［１］の電位がハイレベルの時は、第１の回路１１ａ及び第１の回路１１ｂのうち、第１の回路１１ｂが有するトランジスタＭ６が導通する。そのため、発振回路２０の出力信号ｆｏｕｔは、第１の回路１１ｂが有するノードＦＤの電位Ｖｃｎｆに従って、その発振周波数が定まる。
【０１２０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２１】
（実施の形態５）
次いで、図１９を用いて、半導体装置１０を用いた本発明の一態様に係る発振回路の一例について説明する。
【０１２２】
図１９に示す発振回路２０は、半導体装置１０−１乃至１０−ｎ＋１で示すｎ＋１個（ｎは奇数）の半導体装置１０と、回路３０と、を有する。半導体装置１０は、上述したとおり、第１の回路１１と第２の回路１２とをそれぞれ有する。
【０１２３】
また、半導体装置１０−１乃至１０−ｎ＋１は、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されている。なお、図１９では、半導体装置１０が一の第１の回路１１と一の第２の回路１２とを有する場合を例示しているので、半導体装置１０−１乃至１０−ｎ＋１は、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されているが、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合、第１の回路１１の数に合わせて配線Ｗ１と配線Ｗ２の数を適宜定めることができる。
【０１２４】
なお、図１９に示す発振回路２０では、一の配線ＷＤが半導体装置１０−１乃至１０−ｎ＋１のそれぞれに電気的に接続されている場合を例示しているが、半導体装置１０−１乃至１０−ｎ＋１の少なくとも一つが、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されていてもよい。この場合、半導体装置１０−１乃至１０−ｎ＋１のうち、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されている半導体装置１０に、他の半導体装置１０とは異なる電位Ｖｃｎｆを書き込むことができる。
【０１２５】
そして、図１９に示す発振回路２０では、半導体装置１０−１乃至１０−ｎは、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、半導体装置１０−ｎの出力端子から出力される信号は、半導体装置１０−１の入力端子に入力されると共に、半導体装置１０−ｎ＋１の入力端子と、回路３０の第２の入力端子にも与えられる。そして、半導体装置１０−ｎ＋１の出力端子から出力される信号は、回路３０の第１の入力端子に与えられる。
【０１２６】
回路３０は、入力端子から入力された信号の振幅または電位レベルを調整する機能を有する。回路３０として、例えばレベルシフト回路を用いることができる。半導体装置１０−ｎ＋１が有する第２の回路１２としてインバータなどのＮＯＴゲートが用いられている場合、回路３０では、第２の入力端子の入力信号に対して電位レベルが反転している入力信号が第１の入力端子に与えられる。発振回路２０では、回路３０は、第２の入力端子、第１の入力端子の入力信号のそれぞれの振幅または電位レベルを調整する機能を有する。なお、図１９に示す回路３０では、第２の入力端子の入力信号の振幅または電位レベルを調整することで得られる出力信号が、出力端子から出力される。回路３０の出力端子から出力される出力信号は、発振回路２０の出力端子（ＯＵＴ）から出力される信号とみなすことができる。
【０１２７】
なお、発振回路２０は、回路３０の出力信号を、バッファ回路を介して発振回路２０の出力端子（ＯＵＴ）から出力する構成を有していてもよい。
【０１２８】
なお、図１９に示す発振回路２０において、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合の、配線の接続関係の一例を図３０に示す。図３０では、半導体装置１０が第１の回路１１を２つ有する場合に、配線Ｗ１［０］、Ｗ２［０］、Ｗ１［１］、Ｗ２［１］、ＳＥ［０］、ＳＥ［１］、配線ＷＤが、半導体装置１０−１乃至１０−ｎ＋１のそれぞれに電気的に接続されている場合を例示している。
【０１２９】
次いで、図２０を用いて、半導体装置１０を用いた本発明の一態様に係る発振回路の一例について説明する。
【０１３０】
図２０に示す発振回路２０は、半導体装置１０−１乃至１０−ｎで示すｎ個（ｎは奇数）の半導体装置１０と、回路３０と、を有する。半導体装置１０は、上述したとおり、第１の回路１１と第２の回路１２とをそれぞれ有する。
【０１３１】
また、半導体装置１０−１乃至１０−ｎは、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されている。なお、図２０では、半導体装置１０が一の第１の回路１１と一の第２の回路１２とを有する場合を例示しているので、半導体装置１０−１乃至１０−ｎは、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されているが、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合、第１の回路１１の数に合わせて配線Ｗ１と配線Ｗ２の数を適宜定めることができる。
【０１３２】
なお、図２０に示す発振回路２０では、一の配線ＷＤが半導体装置１０−１乃至１０−ｎのそれぞれに電気的に接続されている場合を例示しているが、半導体装置１０−１乃至１０−ｎの少なくとも一つが、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されていてもよい。この場合、半導体装置１０−１乃至１０−ｎのうち、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されている半導体装置１０に、他の半導体装置１０とは異なる電位Ｖｃｎｆを書き込むことができる。
【０１３３】
そして、図２０に示す発振回路２０では、半導体装置１０−１乃至１０−ｎは、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、半導体装置１０−ｎの出力端子から出力される信号は、半導体装置１０−１の入力端子に入力されると共に、回路３０の第２の入力端子にも与えられる。そして、半導体装置１０−ｎ−１の出力端子から出力される信号は、回路３０の第１の入力端子に与えられる。
【０１３４】
回路３０は、図１９に示す発振回路２０が有する回路３０と同様に、入力端子から入力された信号の振幅または電位レベルを調整する機能を有する。回路３０として、例えばレベルシフト回路を用いることができる。半導体装置１０−ｎが有する第２の回路１２としてインバータなどのＮＯＴゲートが用いられている場合、回路３０では、第２の入力端子の入力信号に対して電位レベルが反転している入力信号が第１の入力端子に与えられる。
【０１３５】
なお、発振回路２０は、回路３０の出力信号を、バッファ回路を介して発振回路２０の出力端子（ＯＵＴ）から出力する構成を有していてもよい。
【０１３６】
なお、図２０に示す発振回路２０において、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合の、配線の接続関係の一例を図３１に示す。図３１では、半導体装置１０が第１の回路１１を２つ有する場合に、配線Ｗ１［０］、Ｗ２［０］、Ｗ１［１］、Ｗ２［１］、ＳＥ［０］、ＳＥ［１］、配線ＷＤが、半導体装置１０−１乃至１０−ｎのそれぞれに電気的に接続されている場合を例示している。
【０１３７】
次いで、図２１を用いて、半導体装置１０を用いた本発明の一態様に係る発振回路の一例について説明する。
【０１３８】
図２１に示す発振回路２０は、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂで示すｎ＋３個（ｎは奇数）の半導体装置１０と、回路３０と、を有する。半導体装置１０は、上述したとおり、第１の回路１１と第２の回路１２とをそれぞれ有する。
【０１３９】
また、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂは、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されている。なお、図２１では、半導体装置１０が一の第１の回路１１と一の第２の回路１２とを有する場合を例示しているので、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂは、配線ＷＤと、配線Ｗ１と、配線Ｗ２とに電気的に接続されているが、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合、第１の回路１１の数に合わせて配線Ｗ１と配線Ｗ２の数を適宜定めることができる。
【０１４０】
なお、図２１に示す発振回路２０では、一の配線ＷＤが半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂのそれぞれに電気的に接続されている場合を例示しているが、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂの少なくとも一つが、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されていてもよい。この場合、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂのうち、他の半導体装置１０とは異なる配線ＷＤに電気的に接続されている半導体装置１０に、他の半導体装置１０とは異なる電位Ｖｃｎｆを書き込むことができる。
【０１４１】
そして、図２１に示す発振回路２０では、半導体装置１０−１乃至１０−ｎは、互いにその出力端子から出力された信号が他の入力端子に入力されるよう、リング状に電気的に接続されている。そして、半導体装置１０−ｎの出力端子から出力される信号は、半導体装置１０−１の入力端子に入力されると共に、半導体装置１０−（ｎ＋１）ａの入力端子と、半導体装置１０−（ｎ＋１）ｂの入力端子とにも与えられる。半導体装置１０−（ｎ＋１）ａの出力端子から出力される信号は、回路３０の第１の入力端子に与えられる。また、半導体装置１０−（ｎ＋１）ｂの出力端子から出力される信号は、半導体装置１０−（ｎ＋２）ｂの入力端子に与えられる。半導体装置１０−（ｎ＋２）ｂの出力端子から出力される信号は、回路３０の第２の入力端子に与えられる。
【０１４２】
回路３０は、図１９に示す発振回路２０が有する回路３０と同様に、入力端子から入力された信号の振幅または電位レベルを調整する機能を有する。回路３０として、例えばレベルシフト回路を用いることができる。半導体装置１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂがそれぞれ有する第２の回路１２としてインバータなどのＮＯＴゲートが用いられている場合、回路３０では、第２の入力端子の入力信号に対して電位レベルが反転している入力信号が第１の入力端子に与えられる。
【０１４３】
なお、発振回路２０は、回路３０の出力信号を、バッファ回路を介して発振回路２０の出力端子（ＯＵＴ）から出力する構成を有していてもよい。
【０１４４】
なお、図２１に示す発振回路２０において、半導体装置１０が複数の第１の回路１１と一の第２の回路１２とを有する場合の、配線の接続関係の一例を図３２に示す。図３２では、半導体装置１０が第１の回路１１を２つ有する場合に、配線Ｗ１［０］、Ｗ２［０］、Ｗ１［１］、Ｗ２［１］、ＳＥ［０］、ＳＥ［１］、配線ＷＤが、半導体装置１０−１乃至１０−ｎ、１０−（ｎ＋１）ａ、１０−（ｎ＋１）ｂ、１０−（ｎ＋２）ｂのそれぞれに電気的に接続されている場合を例示している。
【０１４５】
次いで、図３３に、回路３０の構成の一例を示す。図３３に示す回路３０は、ｎチャネル型のトランジスタＴｒ１乃至Ｔｒ５と、ｐチャネル型のトランジスタＴｒ６乃至Ｔｒ１０とを有する。
【０１４６】
トランジスタＴｒ１及びＴｒ２のゲートは、入力端子ＩＮに電気的に接続されており、トランジスタＴｒ３及びＴｒ４のゲートは、入力端子ＩＮｂに電気的に接続されている。入力端子ＩＮｂに与えられる信号の電位は、入力端子ＩＮに与えられる信号の電位の極性が反転したものに相当する。トランジスタＴｒ１乃至Ｔｒ５は、ソース又はドレインの一方が、所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ１のソース又はドレインの他方は、トランジスタＴｒ６及びＴｒ７のソース又はドレインの一方に電気的に接続されている。トランジスタＴｒ２のソース又はドレインの他方は、トランジスタＴｒ７のソース又はドレインの他方に電気的に接続されている。トランジスタＴｒ４のソース又はドレインの他方は、トランジスタＴｒ８及びＴｒ９のソース又はドレインの一方に電気的に接続されている。トランジスタＴｒ３のソース又はドレインの他方は、トランジスタＴｒ９のソース又はドレインの他方に電気的に接続されている。トランジスタＴｒ６のゲートはトランジスタＴｒ９のゲートと、ソース又はドレインの他方とに電気的に接続されている。トランジスタＴｒ８のゲートはトランジスタＴｒ７のゲートと、ソース又はドレインの他方とに電気的に接続されている。トランジスタＴｒ１０のゲートは、トランジスタＴｒ５のゲートと、トランジスタＴｒ４のソース又はドレインの他方とに電気的に接続されている。トランジスタＴｒ５のソース又はドレインの他方は、トランジスタＴｒ１０のソース又はドレインの一方に電気的に接続されており、当該電位が出力端子ＯＵＴに与えられる。トランジスタＴｒ６、Ｔｒ８、Ｔｒ１０のソース又はドレインの他方は、所定の電位が供給される配線に電気的に接続されている。
【０１４７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１４８】
（実施の形態６）
次いで、図２２を用いて、第１の回路１１が有するトランジスタＭ１及びＭ２の上面図の一例について説明する。
【０１４９】
トランジスタＭ１及びＭ２は、図５に示すようにゲートとソースとの間、及びゲートとドレインとの間に容量を有する。具体的に、図５では、トランジスタＭ１のゲートとソース又はドレインの一方との間の容量をＣａ、トランジスタＭ１のゲートとソース又はドレインの他方との間の容量をＣｂ、トランジスタＭ２のゲートとソース又はドレインの一方との間の容量をＣｃ、トランジスタＭ２のゲートとソース又はドレインの他方との間の容量をＣｄとして示している。そして、Ｃｂの値とＣｃの値とが近いほど、ノードＮＤにおける電位の変動をほぼ相殺することができる。
【０１５０】
Ｃｂの値とＣｃの値とを同じ大きさに近づけるには、トランジスタＭ１のゲート電極とトランジスタＭ１のソース電極またはドレイン電極の他方との位置関係と、トランジスタＭ２のゲート電極とソース電極またはドレイン電極の一方との位置関係とを、揃えることが望ましい。なお、トランジスタＭ１のソース電極またはドレイン電極の他方と、トランジスタＭ２のソース電極またはドレイン電極の一方とは、電気的に接続されているものとする。
【０１５１】
具体的に、図２２では、導電膜５０がトランジスタＭ１のソース電極またはドレイン電極の他方としての機能を有する。また、導電膜５１がトランジスタＭ１のゲート電極としての機能を有する。そして、半導体層５２のうち導電膜５０と重なる領域は、半導体層５２のうち導電膜５１と重なる領域（チャネル形成領域としての機能も有する）に対して、左側に位置している。また、図２２では、導電膜５０がトランジスタＭ２のソース電極またはドレイン電極の一方としての機能を有する。また、導電膜５４がトランジスタＭ２のゲート電極としての機能を有する。そして、半導体層５３のうち導電膜５０と重なる領域は、半導体層５３のうち導電膜５４と重なる領域（チャネル形成領域としての機能も有する）に対して、左側に位置している。
【０１５２】
図２２に示す構成を有することにより、導電膜５０を形成する際に、マスクのずれ等により、導電膜５０の位置がずれたとしても、導電膜５０と導電膜５１の間に形成される容量（Ｃｂ）と、導電膜５０と導電膜５４との間に形成される容量（Ｃｃ）を同じ値にすることができる。例えば、導電膜５０の位置が左にずれて、導電膜５０と導電膜５１との間の距離が拡がっても、導電膜５０と導電膜５４との間の距離も同じだけ拡がるため、ＣｂとＣｃは同じ値に保たれる。
【０１５３】
また、Ｃｂの値とＣｃの値とを同じ大きさに近づけるには、図２２に示すように、トランジスタＭ１のチャネル幅方向における半導体膜の端部を、ソース電極またはドレイン電極が覆っていることが望ましい。上記構成により、導電膜５０を形成する際のマスクのずれ等により、導電膜５０の位置がチャネル幅方向に多少ずれたとしても、Ｃｂの値とＣｃの値とを同じ大きさに保つことができる。
【０１５４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５５】
（実施の形態７）
次いで、酸化物半導体を用いたトランジスタの構成例について説明する。
【０１５６】
図２３（Ａ）はトランジスタの構成例を示す上面図である。図２３（Ｂ）は、図２３（Ａ）のＸ１−Ｘ２線断面図であり、図２３（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２３（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図２３（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２３（Ａ）では、一部の構成が省略されている。
【０１５７】
本発明の一態様に係る半導体装置は、絶縁層５１２乃至５２０、金属酸化物膜５２１乃至５２４、導電層５５０乃至５５３を有する。図２３では、トランジスタ５０１が絶縁層５１１上に形成される場合を例示している。トランジスタ５０１は絶縁層５１８及び絶縁層５１９で覆われている。
【０１５８】
なお、トランジスタ５０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１５９】
導電層５５０は、トランジスタ５０１のゲート電極として機能する領域を有する。導電層５５１、導電層５５２は、ソース電極またはドレイン電極として機能する領域を有する。導電層５５３は、バックゲート電極として機能する領域を有する。絶縁層５１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層５１４乃至絶縁層５１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層５１８は層間絶縁層としての機能を有する。絶縁層５１９はバリア層としての機能を有する。
【０１６０】
金属酸化物膜５２１乃至５２４をまとめて酸化物層５３０と呼ぶ。図２３（Ｂ）、図２３（Ｃ）に示すように、酸化物層５３０は、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４が順に積層されている領域を有する。また、一対の金属酸化物膜５２３は、それぞれ導電層５５１、導電層５５２上に位置する。トランジスタ５０１がオン状態のとき、チャネル形成領域は酸化物層５３０のうち主に金属酸化物膜５２２に形成される。
【０１６１】
金属酸化物膜５２４は、金属酸化物膜５２１乃至５２３、導電層５５１、導電層５５２を覆っている。絶縁層５１７は金属酸化物膜５２３と導電層５５０との間に位置する。導電層５５１、導電層５５２はそれぞれ、金属酸化物膜５２３、金属酸化物膜５２４、絶縁層５１７を介して、導電層５５０と重なる領域を有する。
【０１６２】
導電層５５１及び導電層５５２は、金属酸化物膜５２１及び金属酸化物膜５２２を形成するためのハードマスクを用いて作製されている。そのため、導電層５５１及び導電層５５２は、金属酸化物膜５２１および金属酸化物膜５２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜５２１、５２２、導電層５５１、導電層５５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜５２１及び金属酸化物膜５２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層５５１及び導電層５５２を形成する。
【０１６３】
絶縁層５１１乃至５１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５１１乃至５１８はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５１１乃至５１８を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１６４】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
【０１６５】
酸化物層５３０の酸素欠損の増加を抑制するため、絶縁層５１６乃至絶縁層５１８は、酸素を含む絶縁層であることが好ましい。絶縁層５１６乃至絶縁層５１８は、加熱により酸素が放出される絶縁膜で形成されることがより好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。過剰酸素を含む絶縁膜から酸化物層５３０に酸素を供給することで、酸化物層５３０の酸素欠損を補償することができる。トランジスタ５０１の信頼性および電気的特性を向上することができる。
【０１６６】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０分子／ｃｍ３以上であることがより好ましい。
【０１６７】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０１６８】
酸化物層５３０の水素濃度の増加を防ぐために、絶縁層５１２乃至５１９中の水素濃度を低減することが好ましい。特に絶縁層５１３乃至５１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０１６９】
酸化物層５３０の窒素濃度の増加を防ぐために、絶縁層５１３乃至５１８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、５×１０１８ａｔｏｍｓ／ｃｍ３以下であり、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がより好ましい。
【０１７０】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０１７１】
トランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５３０から酸素が放出されること、酸化物層５３０に水素が侵入することを抑えることができる。トランジスタ５０１の信頼性、電気的特性を向上できる。
【０１７２】
例えば、絶縁層５１９をバリア層として機能させ、かつ絶縁層５１１、５１２、５１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【０１７３】
絶縁層５１１乃至５１８の構成例を記す。この例では、絶縁層５１１、５１２、５１５、５１９は、それぞれ、バリア層として機能する。絶縁層５１６乃至５１８は過剰酸素を含む酸化物層である。絶縁層５１１は窒化シリコンであり、絶縁層５１２は酸化アルミニウムであり、絶縁層５１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層５１４乃至５１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート電極側のゲート絶縁層としての機能を有する絶縁層５１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層５１８は、酸化シリコンである。絶縁層５１９は酸化アルミニウムである。
【０１７４】
導電層５５０乃至５５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１７５】
導電層５５０乃至５５３の構成例を記す。導電層５５０は、導電層５５０ａ、５５０ｂの積層でなる。例えば、導電層５５０ａは窒化タンタル、導電層５５０ｂはタングステンを、それぞれ用いることができる。導電層５５１は、タングステンの単層、窒化タンタルの単層または窒化タンタルとタングステンとの積層を用いることができる。導電層５５２は導電層５５１と同じ構成である。導電層５５３は、導電層５５３ａ、５５３ｂ、５５３ｃの積層でなる。例えば、導電層５５３ａは窒化チタン、導電層５５３ｂは銅またはタングステン、導電層５５３ｃは窒化タンタルを、それぞれ用いることができる。導電層５５３ｃは導電層５５３ｂの酸化を防止する機能を有する。また、導電層５５３ｃは導電層５５３ｂを構成する元素が外へ拡散するのを防ぐ機能を有する。
【０１７６】
トランジスタ５０１のオフ電流の低減のために、金属酸化物膜５２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜５２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０１７７】
酸化物層５３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜５２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ５０１を実現できる。
【０１７８】
金属酸化物膜５２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物膜５２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜５２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜５２１、５２３、５２４も、金属酸化物膜５２２と同様の酸化物で形成することができる。特に、金属酸化物膜５２１、５２３、５２４は、それぞれ、Ｇａ酸化物で形成することができる。
【０１７９】
金属酸化物膜５２２と金属酸化物膜５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ５０１の閾値電圧が変動してしまう。そのため、金属酸化物膜５２１は、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２１の界面には、界面準位が形成されにくくなり、トランジスタ５０１の閾値電圧等の電気的特性のばらつきを低減することができる。
【０１８０】
金属酸化物膜５２４は、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ５０１の電界効果移動度を高くすることができる。
【０１８１】
金属酸化物膜５２１乃至５２４のうち、金属酸化物膜５２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５１６、５１７から離れている金属酸化物膜５２２にチャネル形成領域を形成することができる。
【０１８２】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０１８３】
そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜５２２を形成し、Ｇａ酸化物で金属酸化物膜５２１、５２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜５２１乃至５２３を形成する場合、Ｉｎの含有率は金属酸化物膜５２２のＩｎの含有率を金属酸化物膜５２１、５２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０１８４】
例えば、金属酸化物膜５２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物膜５２１、５２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０１８５】
トランジスタ５０１に安定した電気的特性を付与するには、酸化物層５３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
【０１８６】
例えば、酸化物層５３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層５３０の炭素濃度も同様である。
【０１８７】
酸化物層５３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜５２２のアルカリ土類金属の濃度についても同様である。
【０１８８】
酸化物層５３０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下の、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。
【０１８９】
酸化物層５３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【０１９０】
上掲した酸化物層５３０の不純物濃度は、ＳＩＭＳにより得られる値である。
【０１９１】
金属酸化物膜５２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。そのため、酸素欠損はトランジスタ５０１のオン電流を低下させる一因となる場合がある。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜５２２中の酸素欠損を低減することで、トランジスタ５０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜５２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流を高めるのに有効である。
【０１９２】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜５２２にチャネル形成領域が設けられるので、金属酸化物膜５２２に水素が含まれていると、トランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物膜５２２中の水素はできる限り低減されていることが好ましい。
【０１９３】
図２３は、酸化物層５３０が４層構造の例であるが、これに限定されない。例えば、酸化物層５３０を金属酸化物膜５２１または金属酸化物膜５２３のない３層構造とすることができる。または、酸化物層５３０の任意の層の間、酸化物層５３０の上、酸化物層５３０の下のいずれか二箇所以上に、金属酸化物膜５２１乃至５２４と同様の金属酸化物膜を１層または複数を設けることができる。
【０１９４】
トランジスタ５０１は、バックゲート電極を有さない構造とすることができる。
【０１９５】
図２５に、第１の回路１１が有するトランジスタＭ２、Ｍ３、及び容量素子Ｃ１の積層構造を例示する。
【０１９６】
半導体装置１０は、ＣＭＯＳ層５６１、配線層Ｗ１乃至Ｗ５、トランジスタ層５６２、配線層Ｗ６、Ｗ７の積層で構成されている。
【０１９７】
ＣＭＯＳ層５６１には、シリコンをチャネル形成領域に有するトランジスタが設けられている。当該トランジスタＭ３の活性層は単結晶シリコンウエハ５６０に設けられている。トランジスタＭ３のゲート（電極５６３）は配線層Ｗ１乃至Ｗ５を介してトランジスタＭ２のソース又はドレインの他方（電極５６４）と、容量素子Ｃ１の第２の電極５６５と、に電気的に接続されている。
【０１９８】
トランジスタ層５６２には、トランジスタＭ２が設けられている。図２５では、トランジスタＭ２がチャネル形成領域に金属酸化物を有する。なお、本実施の形態では、トランジスタＭ２がバックゲート電極を配線層Ｗ５に有する場合を例示している。また、配線層Ｗ６には、容量素子Ｃ１が設けられている。
【０１９９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２００】
（実施の形態８）
［酸化物半導体］
以下に、本発明の一態様に係る酸化物半導体について説明する。
【０２０１】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２０２】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２０３】
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２０４】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２０５】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２０６】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０２０７】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２０８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０２０９】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０２１０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０２１１】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０２１２】
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２１３】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２１４】
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２１５】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２１６】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２１７】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０２１８】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２１９】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２２０】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２２１】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２２２】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０２２３】
＜バンド図＞
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ１および酸化物半導体Ｓ２の積層構造、および積層構造に接する絶縁体のバンド図と、について、図２４を用いて説明する。
【０２２４】
図２４（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２４（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２４（Ｃ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０２２５】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０２２６】
図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２２７】
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０２２８】
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２２９】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０２３０】
酸化物半導体Ｓ１、および酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。
【０２３１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３２】
（実施の形態９）
図２６に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０２３３】
図２６に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０２３４】
図２７に、本発明の一態様に係るＰＬＬを用いたプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）の構成例を示す。図２７では、ＰＬＤ８０に、論理ブロック（ＬＢ）４０、Ｉ／Ｏ７０、ＰＬＬ７１、ＲＡＭ７２、データ比較回路７３が設けられている。ＰＬＬ７１に図１３に示すＰＬＬ２１を用いることができる。そうすることで、ＰＬＤ８０の消費電力を小さくすることができる。
【０２３５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３６】
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２８に示す。
【０２３７】
図２８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２３８】
図２８（Ｂ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２３９】
図２８（Ｃ）は表示装置であり、筐体５３０１、表示部５３０２、支持台５３０３等を有する。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の一態様にかかる半導体装置は、表示装置の各種集積回路に用いることができる。
【０２４０】
図２８（Ｄ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２４１】
図２８（Ｅ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された各種集積回路に、当該半導体装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
【０２４２】
図２８（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。本発明の一態様にかかる半導体装置は、表示部５９０２に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
【０２４３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２４４】
１０    半導体装置、１１ａ    回路、１１ｂ    回路、１２    回路、１３    インバータ、２０    発振回路、２１    ＰＬＬ、３０    回路、４１    回路、５０    導電膜、５１    導電膜、５２    半導体層、５３    半導体層、５４    導電膜、７１    ＰＬＬ、７２    ＲＡＭ、７３    データ比較回路、８０    ＰＬＤ、３５０    インターポーザ、３５１    チップ、３５２    端子、３５３    モールド樹脂、５０１    トランジスタ、５１１    絶縁層、５１２    絶縁層、５１３    絶縁層、５１４    絶縁層、５１５    絶縁層、５１６    絶縁層、５１７    絶縁層、５１８    絶縁層、５１９    絶縁層、５２０    絶縁層、５２１    金属酸化物膜、５２２    金属酸化物膜、５２３    金属酸化物膜、５２４    金属酸化物膜、５３０    酸化物層、５５０    導電層、５５１    導電層、５５２    導電層、５５３    導電層、５６０    単結晶シリコンウエハ、５６１    ＣＭＯＳ層、５６２    トランジスタ層、５６５    電極、８００    パネル、８０１    プリント配線基板、８０２    パッケージ、８０３    ＦＰＣ、８０４    バッテリー、５００１    筐体、５００２    筐体、５００３    表示部、５００４    表示部、５００５    マイクロホン、５００６    スピーカー、５００７    操作キー、５００８    スタイラス、５３０１    筐体、５３０２    表示部、５３０３    支持台、５４０１    筐体、５４０２    表示部、５４０３    キーボード、５４０４    ポインティングデバイス、５７０１    筐体、５７０２    表示部、５８０１    筐体、５８０２    筐体、５８０３    表示部、５８０４    操作キー、５８０５    レンズ、５８０６    接続部、５９０１    筐体、５９０２    表示部、５９０３    カメラ、５９０４    スピーカー、５９０５    ボタン、５９０６    外部接続部、５９０７    マイク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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