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　特願２００６−３０６８０４「半導体装置の製造方法」拒絶査定不服審判事件〔平成１９年　２月　８日出願公開、特開２００７−　３６２９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１０年１２月２５日に出願した特願平１０−３７１３３０号の一部を、平成１８年１１月１３日に新たな特許出願としたものであって、平成２３年１月１１日付けの拒絶査定に対し同年４月１３日に審判請求がされたものであり、その請求項１に係る発明（以下「本願発明」という。）は、平成２２年１２月１７日に提出された手続補正書における特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
　
「【請求項１】
　トレンチゲート型ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
　（ａ）第１導電型を有する第１半導体層が形成された半導体基板を準備する工程と、
　（ｂ）前記第１半導体層の主面に、前記ＭＩＳＦＥＴのゲート用トレンチを形成する工程と、
　（ｃ）前記ゲート用トレンチの内壁に、前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
　（ｄ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
　（ｅ）前記第１半導体層内に、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域を形成する工程と、
　（ｆ）前記第１半導体層の表面付近であって、前記ベース領域内に、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域を形成する工程と、
　（ｇ）前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、
　（ｈ）前記工程（ｇ）の後、前記層間絶縁膜及び第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、
　（ｉ）前記工程（ｈ）の後、前記層間絶縁膜に形成された前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第２導電型のコンタクト層を形成する工程と、
　（ｊ）前記工程（ｉ）の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、
　（ｋ）前記工程（ｊ）の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、
　（ｌ）前記半導体基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。」
　
２．引用例の記載と引用発明
（１）引用例１：特開平５−３１５６２０号公報
　原査定の拒絶の理由に引用された本願の出願前に日本国内において頒布された刊行物である特開平５−３１５６２０号公報（以下「引用例１」という。）には、「半導体装置およびその製造法」（発明の名称）に関して、図１ないし図１２とともに次の記載がある（下線は当合議体において付加したものである。以下同じ。）。
　
（ア）「【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さらに詳しくは、
寄生トランジスタの動作が押えられ
　
（イ）「【０００９】
【作用】本発明の半導体装置においては、
縦型ＭＯＳＦＥＴのソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されているので、寄生トランジスタの容量および寄生抵抗成分を削減できる
寄生トランジスタの縦型ＭＯＳＦＥＴへの悪影響を低減
【００１０】また、本発明の半導体装置の製造法によれば、
ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸
縦型ＭＯＳＦＥＴを有する半導体装置を製造
　
（ウ）「【００１１】
【実施例】以下、添付図面を参照しながら本発明を実施例に基づいて説明するが、本発明はかかる実施例のみに限定されるものではない。
【００１２】
図１は本発明の一実施例の断面図、図２〜７は本発明の半導体装置の製造法の一実施例の説明図
１０は酸化物絶縁層
【００１３】図１に示される本発明の一実施例においては、
ソース電極１１のソース領域４とオーミックコンタクトしている面の一部が、図中、下方に延伸されて埋込ソース電極１１ａが構成
【００１４】この様に、本実施例においては、
埋込ソース電極１１ａが、チャネル形成領域３にまで到達するように形成されているので、寄生バイポーラトランジスタの抵抗成分の低減ができる
【００１５】次に、図２〜７を参照しながら、本発明の半導体装置の製造法の一実施例について説明する。
【００１６】ステップ１：高濃度の
ｎ型半導体基板１の上にｎ型エピタキシャル層２を成膜
　なお、ｎ型エピタキシャル層２に代えて、ｎ型拡散ウェハーを貼付けてもよい。
【００１７】ステップ２：
ｎ型エピタキシャル層２の表面に、ゲート絶縁膜（ゲート酸化膜）８を成膜
【００１８】ステップ３：
ゲート絶縁膜８の所定位置にゲート電極９を形成
ｐ型不純物を選択的に拡散させ、チャネル形成領域３を形成
【００１９】ステップ４：
チャネル形成領域３に、高濃度のｎ型不純物を選択的に拡散しソース領域４を形成
ソース領域４の表面からチャネル形成領域３内に到達する凹部を形成
【００２０】ステップ５：
イオン注入法により凹部の底部近傍に高濃度のｐ型不純物領域を形成
【００２１】ステップ６：
酸化物絶縁層１０
をゲート電極９を覆うように成膜した後、ゲート絶縁膜８を除去
埋込ソース電極１１ａおよびソース電極１１を成膜
ドレイン電極１２をｎ型半導体基板１の裏面に成膜
【００２２】なお、埋込ソース電極１１ａおよびソース電極１１の成膜は、両者の材質が異なるときは、埋込ソース電極１１ａを埋込んだ後、ソース電極１１を形成する。
【００２３】この様に、本発明の半導体装置の製造法によれば、従来の縦型ＭＯＳＦＥＴを有する半導体装置の製造法に、単にソース領域の凹部形成工程を付加するのみで、本発明の半導体装置を製造することができる。
【００２４】
図８には本発明の半導体装置の第１応用例が示されている
ゲート電極９Ａは、ゲート電極本体９ａと本体被覆部９ｂとから構成され、ｎ型エピタキシャル層２内に埋め込まれている
【００２５】この第１応用例においては、ゲート電極９Ａがｎ型エピタキシャル層２内に埋め込まれているので、本体被覆部９ｂの配線抵抗成分を低減することができるという効果が付加される。
【００２６】
このゲート電極９Ａのｎ型エピタキシャル層２内への埋め込みは、下記のようにしてなされる
【００２７】ステップ１Ａ：
ｎ型エピタキシャル層２内へ凹部を形成
【００２８】ステップ２Ａ：この
凹部の内面に絶縁層１３を形成
【００２９】ステップ３Ａ：
内面に絶縁層１３が形成された凹部に、本体被覆部９ｂを形成
【００３０】ステップ４Ａ：
この本体被覆部９ｂの内部にゲート電極本体９ａを埋め込む
　
（エ）「【符号の説明】
…
１０　酸化物絶縁層
…」
　
（オ）図１には、「本発明の一実施例の断面図」が、図２ないし図７には、「本発明の半導体装置の製造法の一実施例の説明図の一部」がそれぞれ示されており、図４において、ゲート絶縁膜８上にゲート電極９が形成されることが見てとれる。
　図１並びに図４及び図５において、ソース領域４及びチャネル形成領域３の導電型はそれぞれｎ＋型、ｐ型であることが見てとれる。
　図７において、ゲート電極９及びソース領域４上に酸化物絶縁層１０が形成されることが見てとれる。
　図７において、ソース電極１１及び埋込ソース電極１１ａは、ソース領域４の側面及び上面と接触するように、凹部内及び酸化物絶縁層１０上に形成されることが見てとれる。
　
（カ）図８には、「本発明の第１応用例の断面図」が示されており、図２ないし図５を勘案すると、図８の中央部において、ｎ型エピタキシャル層２の主面に凹部が形成されており、当該凹部の内壁に絶縁層１３が形成され、絶縁層１３上にゲート電極９Ａが形成されていることが見てとれる。
　図８において、ソース領域４及びチャネル形成領域３の導電型はそれぞれｎ＋型、ｐ型であることが見てとれる。
　図８において、ゲート電極９Ａ及びソース領域４上に層１０Ａが形成されていることが見てとれる。
　図８において、ソース電極１１及び埋込ソース電極１１ａは、ソース領域４の側面及び上面と接触するとともに、チャネル形成領域にまで延伸されるように、図の左右の凹部内及び層１０Ａ上に形成されていることが見てとれる。
　
（キ）引用例１の「第１応用例」についての記載事項（段落【００２４】〜【００３０】）及び図８に、「本発明の一実施例」についての記載事項（段落【００１２】〜【００２３】）及び図１ないし図７を勘案すると、「第１応用例」において、図８に示される「絶縁層１３」及び「層１０Ａ」は、それぞれ「本発明の一実施例」における「ゲート絶縁膜８」及び「酸化物絶縁層１０」に対応することは明らかである。
　
（ク）引用例１の段落【００１８】のステップ３の説明及び図４から、引用例１には、チャネル形成領域３をｎ型エピタキシャル層２内に形成する工程が示されているといえる。
　
（ケ）引用例１の段落【００１９】のステップ４の説明及び図５から、引用例１には、ソース領域４を、ｎ型エピタキシャル層２の表面付近であって、チャネル形成領域３内に形成する工程が示されているといえる。
　
（コ）引用例１の段落【００１９】のステップ４の説明及び図５並びに【００２３】の記載から、引用例１には、ｎ型エピタキシャル層２内に「凹部」を形成し、ソース領域４の側壁を露出させる工程が示されているといえる。
　
（サ）引用例１の段落【００２１】のステップ６の説明並びに図６ないし図８から、引用例１には、酸化物絶縁層１０Ａをゲート電極９（９Ａ）を覆うように成膜した後、ソース領域４の上面を露出させる工程が示されているといえる。
　
（シ）引用例１の段落【００２１】のステップ６の説明並びに図６ないし図８から、引用例１には、ソース領域４の側面及び上面並びに高濃度のｐ型不純物領域と接触する埋込ソース電極１１ａ及びソース電極１１が示されているといえる。
　
（２）引用発明
　引用例１の「第１応用例」についての記載事項及び図８の内容に、「本発明の一実施例」についての記載事項を勘案して、以上を総合すると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されており、かつ、ゲート電極９Ａが、ゲート電極本体９ａと本体被覆部９ｂとから構成され、ｎ型エピタキシャル層２内に埋め込まれている縦型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
　ｎ型半導体基板１の上にｎ型エピタキシャル層２を成膜する工程と、
　ｎ型エピタキシャル層２内へ凹部を形成する工程と、
　当該凹部の内面にゲート絶縁膜１３を形成する工程と、
　内面にゲート絶縁膜１３が形成された凹部に、本体被覆部９ｂを形成する工程と、
　前記本体被覆部９ｂの内部にゲート電極本体９ａを埋め込む工程と、
　ｐ型不純物を選択的に拡散させ、ｎ型エピタキシャル層２内にｐ型チャネル形成領域３を形成する工程と、
　チャネル形成領域３に、高濃度のｎ型不純物を選択的に拡散し、ｎ型エピタキシャル層２の表面付近であって、チャネル形成領域３内に、ｎ型ソース領域４を形成する工程と、
　ｎ型エピタキシャル層２内に、ソース領域４の表面からチャネル形成領域３内に到達する凹部を形成し、ソース領域４の側壁を露出させる工程と、
　イオン注入法により、当該凹部の底部近傍に高濃度のｐ型不純物領域を形成する工程と、
　酸化物絶縁層１０Ａをゲート電極９Ａを覆うように成膜した後、ソース領域４の上面を露出させる工程と、
　ソース領域４の側面及び上面並びに前記高濃度のｐ型不純物領域と接触し、かつソース領域４とオーミックコンタクトされるように、前記凹部内及び前記酸化物絶縁層１０Ａ上に埋込ソース電極１１ａ及びソース電極１１を成膜する工程と、
　ドレイン電極１２をｎ型半導体基板１の裏面に成膜する工程と、
を有する縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。」
　
（３）引用例２：特開平１−１２５９７９号公報
　原査定の拒絶の理由に引用された本願の出願前に日本国内において頒布された刊行物である特開平１−１２５９７９号公報（以下「引用例２」という。）には、「絶縁ゲート型バイポーラトランジスタ」（発明の名称）に関して、第１図ないし第８図とともに次の記載がある。
　
（ア）「〔産業上の利用分野〕
　この発明は絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下ＩＧＢＴという）に関し、特に寄生サイリスタのラッチアップの防止に関する。」（第２ページ左上欄第３〜７行）
　
（イ）「一方、第６図の等価回路より明らかなように、ＩＧＢＴセルには寄生のＰＮＰＮサイリスタ構造が存在する。
寄生サイリスタは、Ｎ
−
エピタキシャル層２，Ｐウェル領域３およびＮ
＋
エミッタ領域４より成るＮＰＮトランジスタ１０
とで構成
寄生サイリスタが導通して、ラッチアップが起こる
ＩＣ＝ＩＥ＝Ｉｅ＋Ｉｈ　　　　　　　　　　　　　…（１）
の関係が成り立つ。
　ところが、ＩＧＢＴの主電流ＩＣが例えばゲート端子Ｇに印加されるノイズ等の何らかの外的原因により増加すると、電子電流Ｉｅおよび正孔電流Ｉｈが増加する。このとき、正孔電流Ｉｈがある値を越えると、
Ｐウェル領域３における抵抗Ｒ
Ｂ
での電圧降下によりＮＰＮトランジスタ１０が導通し、
寄生サイリスタが導通
ＩＧＢＴはラッチアップ状態となる
ラッチアップを防止するためには、Ｐウェル領域３の不純物濃度を上げて抵抗を下げる
　第７図はラッチアップ防止のために従来から採用されているＩＧＢＴセル構造の一例を示す断面図である。この例では、平面形状が矩形であるＩＧＢＴセルのＰウェル領域３の中央部に、これと同−導電形のＰ形不純物を高濃度に拡散して形成したＰ＋領域１３を設けている。これにより、Ｐウェル領域３の抵抗を下げるとともに、Ｐウェル領域３の中央部を流れるホール電流Ｉｈの比率をＮ＋エミッタ領域４直下を流れるホール電流Ｉｈの比率に比べて相対的に大きくし、ＮＰＮトランジスタ１０の導通状態への移行を抑えようとするものである。」（第２ページ左下欄第１５行〜第３ページ右上欄第１１行）
　
（ウ）「〔実施例〕
　第１図はこの発明の一実施例であるＩＧＢＴのセル構造を示す断面図であり、第２図は多数のＩＧＢＴセルを並列接続してパワーＩＧＢＴ装置を作るときのＩＧＢＴセルの配列の一例を示す平面図である。また第３図は第２図のIII−III線に沿った断面図である。
　この実施例によれば、
Ｐウェル領域３の略中央部にトレンチ１４が形成
トレンチ１４の内面には
エミッタ電極７が延設され、トレンチ１４内面のＰウェル領域３とＮ
＋
エミッタ領域４とを電気的に接続
Ｐウェル領域３の深部にまで金属配線を施すことにより、Ｐウェル領域３中央部の縦方向の抵抗Ｒ
Ｂ１
を低くする
　第１図および第２図において、７ａはＮ＋エミッタ領域４とエミッタ電極７とのコンタクトパターンの外郭を示す。ゲート電極６直下のＰウェル領域３、すなわちゲート電極６の端部６ａとＰウェル領域３の外郭３ａとの間に挟まれたＰウェル領域３表面がチャネル領域１５となる。ゲート電極６はドープドポリシリコン等により形成され、全ＩＧＢＴセル間に一体的に配置される。その上に絶縁層１８が形成され、さらにその上にアルミ等の金属から成るエミッタ電極７が全面に配線される。第２図の配列によれば、各ＩＧＢＴセルの全周にわたってチャネル領域１５を形成することができるので、大電流容量化に有利である。またこの配列はセルの高密度化にも適している。
　
トレンチ１４の底面周辺のＰウェル領域３内には、該底面からの高濃度のＰ形不純物の拡散により形成された低抵抗のＰ
＋
領域１６が設けられる
トレンチ１４の底面から拡散を行なうことにより、Ｐウェル領域３の所望深さの所で高濃度のＰ
＋
領域１６を形成することが可能になり、Ｐウェル領域３の深い部分での抵抗を容易に下げる
　
縦方向の抵抗Ｒ
Ｂ１
の低下により、
Ｎ
−
エピタキシャル層２，Ｐウェル領域３およびＮ
＋
エミッタ領域４から成るＮＰＮトランジスタは導通しにくくなり
　さらに、トレンチ１４底面からの横方向の拡散により、Ｎ＋エミッタ領域４の下方位置にＰ＋領域１６を張り出させることができる。このことは、Ｐウェル領域３の横方向の抵抗ＲＢ２を低減させるように作用する。横方向の抵抗ＲＢ２の低減により、Ｎ＋エミッタ領域４直下を流れる正孔電流Ｉｈ２による電圧発生が抑制され、ラッチアップがさらに起こりにくくなる。なおＰ＋領域１６はＰウェル領域３の深い位置から横方向に拡散されるので、Ｐウェル領域３とゲート絶縁膜５との界面近傍のチャネル領域１５にまで及ぶことはなく、ＭＯＳＦＥＴの閾値電圧に影響を与えることはない。」（第４ページ右上欄第２行〜第５ページ左上欄第９行）
　
（エ）「次に上記構造の
ＩＧＢＴ装置の製造手順
Ｐ
＋
半導体基板１上にＮ
−
エピタキシャル層２をエピタキシャル成長
ゲート絶縁膜５を
形成
その上に
ゲート電極６を全面に形成
Ｎ
−
エピタキシャル層２を露出
　次にその開口部よりＰ形不純物を
Ｎ
−
エピタキシャル層２内に
Ｐウェル領域３を形成
Ｐウェル領域３に
Ｎ
＋
エミッタ領域４を形成
絶縁膜８が全面に形成
トレンチ１４がＰウェル領域３の中央部に形成
　次に、
トレンチ１４の底面にＰ形不純物をイオン注入し、これを熱拡散することにより低抵抗のＰ
＋
領域１６を形成
コンタクトホールを形成するための選択的エッチング工程において、
Ｎ
＋
エミッタ領域４上の酸化膜が除去
全面に金属配線が施されてエミッタ電極７が形成
Ｐ
＋
半導体基板１の裏面全面に
コレクタ電極が形成
　
（オ）上記（エ）の記載事項及び第１〜３図を勘案すると、コンタクトホールを形成するための選択的エッチング工程において、境界線７ａによって規定される
Ｎ
＋
エミッタ領域４上の「酸化膜」が除去
　また、第１図より、エミッタ電極７が、Ｎ＋エミッタ領域４の側面及び上面、Ｐウェル領域３及びＰ＋領域１６に接触していることが見てとれる。
　よって、引用例２の上記（ア）ないし（エ）の記載事項及び図示（特に、第１図及び第３図）の内容を総合すると、引用例２には以下の「技術」が開示されている。
　
「ＩＧＢＴの製造方法であって、（α）Ｐ＋半導体基板１上にＮ−エピタキシャル層２をエピタキシャル成長させる工程と、（β）ゲート絶縁膜５を形成する工程と、（γ）その上にゲート電極６を形成する工程と、（δ）Ｎ−エピタキシャル層２内にＰウェル領域３を形成する工程と、（ε）Ｐウェル領域３にＮ＋エミッタ領域４を形成する工程と、（ζ）絶縁膜８をゲート電極６及びＮ＋エミッタ領域４上を含む全面に形成する工程と、（η）トレンチ１４をＰウェル領域３の中央部に形成することで、絶縁膜８及びＮ−エピタキシャル層２内にトレンチ１４を形成し、エミッタ領域４の側壁を露出させる工程と、（θ）トレンチ１４の底面にＰ形不純物をイオン注入し、これを熱拡散することにより低抵抗のＰ＋領域１６を形成する工程と、（ι）Ｎ＋エミッタ領域４上の絶縁膜８を除去して、コンタクトホールを形成する工程と、（κ）全面に金属配線を施してＮ＋エミッタ領域４の側面及び上面、前記Ｐウェル領域と接触するように、トレンチ１４内及び絶縁膜８上にエミッタ電極７を形成する工程と、（λ）Ｐ＋半導体基板１の裏面全面にコレクタ電極を形成する工程とを有するＩＧＢＴの製造方法。」
　
 ３．対比
　本願発明と引用発明とを対比する。
　
（ア）引用発明の「ｎ型エピタキシャル層２」は本願発明の「第１導電型を有する第１半導体層」に相当するから、引用発明の「ｎ型半導体基板１の上にｎ型エピタキシャル層２を成膜する工程」は、本願発明の「（ａ）第１導電型を有する第１半導体層が形成された半導体基板を準備する工程」に相当する。
　
（イ）引用発明は、「ゲート電極９Ａが、ゲート電極本体９ａと本体被覆部９ｂとから構成され、ｎ型エピタキシャル層２内に埋め込まれている縦型ＭＯＳＦＥＴを有する半導体装置の製造方法」であり、かつ、引用発明は、「ｎ型エピタキシャル層２内へ凹部を形成する工程と、　当該凹部の内面にゲート絶縁膜１３を形成する工程と、　内面にゲート絶縁膜１３が形成された凹部に、本体被覆部９ｂを形成する工程と、　前記本体被覆部９ｂの内部にゲート電極本体９ａを埋め込む工程」とを有するものである。
　したがって、引用発明における縦型ＭＯＳＦＥＴは「トレンチゲート型ＭＩＳＦＥＴ」であり、かつ、引用発明の「『ｎ型エピタキシャル層２内へ』形成する『凹部』」は「『縦型ＭＯＳＦＥＴ』のゲート用『凹部』」であることは明らかである。
　よって、引用発明の「縦型ＭＯＳＦＥＴを有する半導体装置」は、本願発明の「トレンチゲート型ＭＩＳＦＥＴを含む半導体装置」に相当する。
　また、図８において、中央部に示される「凹部」はｎ型エピタキシャル層２の主面に形成されていることが見てとれるから、引用発明の「ｎ型エピタキシャル層２内へ凹部を形成する工程」は、本願発明の「（ｂ）前記第１半導体層の主面に、前記ＭＩＳＦＥＴのゲート用トレンチを形成する工程」に相当する。
　
（ウ）引用発明の「当該凹部の内面」は本願発明の「前記ゲート用トレンチの内壁」に相当し、また、引用発明の「ゲート絶縁膜１３」は「縦型ＭＯＳＦＥＴのゲート絶縁膜」であることは明らかであるから、引用発明の「当該凹部の内面にゲート絶縁膜１３を形成する工程」は、本願発明の「（ｃ）前記ゲート用トレンチの内壁に、前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程」に相当する。
　
（エ）引用発明において、「ゲート電極９Ａが、ゲート電極本体９ａと本体被覆部９ｂとから構成され」たものであり、かつ、引用発明の「ゲート電極９Ａ」は「縦型ＭＯＳＦＥＴのゲート電極」であることは明らかである。
　したがって、引用発明の「内面にゲート絶縁膜１３が形成された凹部に、本体被覆部９ｂを形成する工程と、　前記本体被覆部９ｂの内部にゲート電極本体９ａを埋め込む工程」は、本願発明の「（ｄ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程」に相当する。
　
（オ）引用発明の「ｐ型」は本願発明の「前記第１導電型と逆の第２導電型」に相当し、かつ、引用発明の「チャネル形成領域３」は「縦型ＭＯＳＦＥＴのチャネル形成領域」であることは明らかであり、本願発明の「前記ＭＩＳＦＥＴのベース領域」に相当するといえる。
　したがって、引用発明の「ｐ型不純物を選択的に拡散させ、ｎ型エピタキシャル層２内にｐ型チャネル形成領域３を形成する工程」は、本願発明の「（ｅ）前記第１半導体層内に、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域を形成する工程」に相当するといえる。
　
（カ）引用発明の「ソース領域４」は「縦型ＭＯＳＦＥＴのソース領域」であることは明らかであるから、引用発明の「チャネル形成領域３に、高濃度のｎ型不純物を選択的に拡散し、ｎ型エピタキシャル層２の表面付近であって、チャネル形成領域３内に、ｎ型ソース領域４を形成する工程」は、本願発明の「（ｆ）前記第１半導体層の表面付近であって、前記ベース領域内に、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域を形成する工程」に相当する。
　
（キ）引用発明は、「ソース領域４の側面及び上面並びに前記高濃度のｐ型不純物領域と接触し、かつソース領域４とオーミックコンタクトされるように、前記凹部内及び前記酸化物絶縁層１０Ａ上に埋込ソース電極１１ａ及びソース電極１１を成膜する工程」を有するから、引用発明の「ソース領域４の表面からチャネル形成領域３内に到達する凹部」は「コンタクトホール」であるといえる。
　そして、引用発明は「ｎ型エピタキシャル層２内に、ソース領域４の表面からチャネル形成領域３内に到達する凹部を形成し、ソース領域４の側壁を露出させる工程」を有するから、本願発明と引用発明とは、「前記第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程」（（ｈ’）とする。）を有する点で共通している。
　
（ク）引用発明では、「ソース領域４の表面からチャネル形成領域３内に到達する凹部を形成」するから、引用発明の「当該凹部の底部近傍」は「当該凹部によって露出したチャネル領域」であるといえる。
　そして、引用発明は、「イオン注入法により、当該凹部の底部近傍に高濃度のｐ型不純物領域を形成する工程」を有するから、本願発明と引用発明とは、「前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第２導電型のコンタクト層を形成する工程」（（ｉ’）とする。）を有する点で共通している。
　
（ケ）引用発明は、「酸化物絶縁層１０Ａをゲート電極９Ａを覆うように成膜した後、ソース領域４の上面を露出させる工程」を有するから、本願発明と引用発明とは、「前記ソース領域の上面を露出させる工程」（（ｊ’）とする。）を有する点で共通している。
　
（コ）引用発明の「埋込ソース電極１１ａ及びソース電極１１」及び「成膜」は、それぞれ本願発明の「ソース配線」及び「形成」に相当する。また、引用発明の「埋込ソース電極１１ａ及びソース電極１１」は「ソース領域４とオーミックコンタクトされるように」形成されるから、ソース領域に「電気的に接続されるように」形成されるものであるといえる。
　上記（オ）を勘案すると、本願発明の「第２導電型を有する『ベース領域』」と引用発明の「高濃度のｐ型不純物領域」とは、「第２導電型領域」である点で共通している。
　したがって、本願発明と引用発明とは、「前記ソース領域の側面及び上面並びに第２導電型領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内にソース配線を形成する工程」（（ｋ’）とする。）を有する点で共通している。
　
　以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「トレンチゲート型ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
　（ａ）第１導電型を有する第１半導体層が形成された半導体基板を準備する工程と、
　（ｂ）前記第１半導体層の主面に、前記ＭＩＳＦＥＴのゲート用トレンチを形成する工程と、
　（ｃ）前記ゲート用トレンチの内壁に、前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
　（ｄ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
　（ｅ）前記第１半導体層内に、前記第１導電型と逆の第２導電型を有する前記ＭＩＳＦＥＴのベース領域を形成する工程と、
　（ｆ）前記第１半導体層の表面付近であって、前記ベース領域内に、前記第１導電型を有する前記ＭＩＳＦＥＴのソース領域を形成する工程と、
　（ｈ’）前記第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、
　（ｉ’）前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第２導電型のコンタクト層を形成する工程と、
　（ｊ’）前記ソース領域の上面を露出させる工程と、
　（ｋ’）前記ソース領域の側面及び上面並びに第２導電型領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内にソース配線を形成する工程と、
　（ｌ）前記半導体基板の裏面にドレイン電極を形成する工程と、
を有する半導体装置の製造方法。」
　
＜相違点１＞
　本願発明では、「（ｇ）前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、　（ｈ）前記工程（ｇ）の後、前記層間絶縁膜及び第１半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、　（ｉ）前記工程（ｈ）の後、前記層間絶縁膜に形成された前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第２導電型のコンタクト層を形成する工程と、　（ｊ）前記工程（ｉ）の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、　（ｋ）前記工程（ｊ）の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程」を有するのに対し、引用発明では、酸化物絶縁層１０Ａを成膜しているものの、本願発明の「（ｇ）前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程」に相当する工程を有するものではなく、そのため、上記各工程（ｈ）ないし（ｋ）が開示されていない点で、両者は相違する。
　
＜相違点２＞
　（ｋ）のソース配線を形成する工程について、本願発明では、「前記ソース領域の側面及び上面、前記ベース領域と接触」する工程であるのに対し、引用発明では、「ソース領域４の側面及び上面並びに前記高濃度のｐ型不純物領域と接触」するものの、「ベース領域（チャネル形成領域３）と接触」する工程ではない点で、両者は相違する。
　
４．相違点についての当審の判断
（１）相違点１について
（ア）先ず、上記「２．（１）引用例１」の（ア）ないし（ウ）に記載した内容のうち、引用例１に記載された作用または効果に関連する事項は、再掲すると以下のとおりである。
（ａ）「【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さらに詳しくは、
寄生トランジスタの動作が押えられ
（ｂ）「【０００９】
【作用】本発明の半導体装置においては、
縦型ＭＯＳＦＥＴのソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されているので、寄生トランジスタの容量および寄生抵抗成分を削減できる
寄生トランジスタの縦型ＭＯＳＦＥＴへの悪影響を低減
【００１０】また、本発明の半導体装置の製造法によれば、
ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸
縦型ＭＯＳＦＥＴを有する半導体装置を製造
（ｃ）「【００１４】この様に、本実施例においては、
埋込ソース電極１１ａが、チャネル形成領域３にまで到達するように形成されているので、寄生バイポーラトランジスタの抵抗成分の低減ができる
　
（イ）次に、上記「２．（３）引用例２」の（イ）及び（ウ）に記載した内容のうち、引用例２に記載された作用または効果に関連する事項の内容をまとめると以下のとおりである（下線は当合議体が付加したものである。）。
（ａ）寄生サイリスタが、
Ｎ
−
エピタキシャル層２，Ｐウェル領域３およびＮ
＋
エミッタ領域４より成るＮＰＮトランジスタ１０
（ｂ）ＩＧＢＴの主電流が何らかの外的原因により増加すると、
Ｐウェル領域３における抵抗Ｒ
Ｂ
での電圧降下によりＮＰＮトランジスタ１０が導通
（ｃ）Ｐウェル領域３の略中央部に形成されたトレンチ１４の内面には、
エミッタ電極７が延設
Ｐウェル領域３の深部にまで金属配線を施すことにより、Ｐウェル領域３中央部の縦方向の抵抗Ｒ
Ｂ１
を低くすることが可能
（ｄ）トレンチ１４の底面周辺のＰウェル領域３内には、該底面からの高濃度のＰ形不純物の拡散により形成された低抵抗のＰ＋領域１６が所望深さのところに設けられ、
Ｐウェル領域３の深い部分での抵抗を容易に下げることができるので、トレンチ１４内の金属配線の効果と相俟って、Ｐウェル領域３中央部の縦方向の抵抗Ｒ
Ｂ１
は著しく低減
（ｅ）
縦方向の抵抗Ｒ
Ｂ１
の低下により
ＮＰＮトランジスタは導通しにくくなり
　
（ウ）上記（ア）に記載した内容に引用例１の図１及び図８を勘案すると、引用例１に記載された寄生バイポーラトランジスタは、ｎ型エピタキシャル層２、ｐ型チャネル形成領域３、及びｎ型ソース領域４より成り、上記（イ）で検討したように、引用例２に記載された寄生バイポーラトランジスタであるＮＰＮトランジスタ１０は、Ｎ−エピタキシャル層２、Ｐウェル領域３およびＮ＋エミッタ領域４より成るから、引用例１及び引用例２に記載された寄生バイポーラトランジスタはいずれも縦型ＭＯＳゲート構造を含む半導体装置の当該ＭＯＳゲート構造部分における寄生バイポーラトランジスタである点で共通し、かつ、引用例１及び引用例２に開示の技術は、いずれも当該寄生バイポーラトランジスタの動作を抑えられる半導体装置について開示されている点で共通する。
　
（エ）そして、引用例１に開示されたトレンチゲート型ＭＩＳＦＥＴは、「酸化物絶縁層１０Ａ」がゲート電極及びソース領域上に形成され、かつ、コンタクトホール内及び酸化物絶縁層１０Ａ上に埋込ソース電極１１ａ及びソース電極１１が形成されたものであり、引用例２に開示されたＩＧＢＴは、「絶縁膜８」がゲート電極８及びエミッタ領域４上に形成され、かつ、トレンチ１４内及び絶縁膜８上にエミッタ電極７が形成されたものであるから、引用例１に記載された「酸化物絶縁層１０Ａ」、ソース電極と、引用例２に記載された「絶縁膜８」、エミッタ電極とは、ＭＯＳゲート構造を含む縦型半導体装置において機能、構造、製法の点で共通するといえる。
　また、当該「絶縁膜８」は、ゲート電極６及びＮ＋エミッタ領域４上を含む全面に形成される絶縁膜であることからも、「層間絶縁膜」であることを示唆しているといえる。
　
（オ）ところで、トレンチゲート型ＭＩＳＦＥＴであって、ソース領域を貫通しベース領域まで達するソース用コンタクトホールを有する半導体装置において、層間絶縁膜がゲート電極及びソース領域上に形成され、かつ、ソース用コンタクトホール内及び層間絶縁膜上にソース電極またはソース配線が形成されたものは、例えば、下記の周知例１及び周知例２に記載されているように周知技術である。
　したがって、引用例１に記載された「酸化物絶縁層１０Ａ」は、上記周知技術における「層間絶縁膜」とも、トレンチゲート型ＭＩＳＦＥＴにおいて機能、構造の点で共通するといえる。
　
（Ａ）周知例１：特開平９−２１９５１９号公報（原査定の備考で提示した周知例。）
「【０００１】
【発明の属する技術分野】この発明は、
トレンチ構造のＭＯＳＦＥＴ
「【００１１】
【発明の実施の形態】図１はこの発明の第１実施例の製造工程で、同図（ａ）ないし同図（ｅ）は製造順に工程を示したものである。
半導体基板１（ドレイン層となる）の一方の表面に
ｐ形のベース領域２を形成
ソースイオン注入１０を行い
ｎ形層３ａを形成
ゲート電極５を形成
全面に層間絶縁膜６を被覆
層間絶縁膜６を貫通するコンタクトホールを形成
ベース領域２内に達する溝（ソースコンタクト溝１６）
を堀り
ソース領域３の側面とベース領域２の側面とに共通して接触するソース電極７（主電極）の形成
　
（Ｂ）周知例２：特開平９−２３００１号公報（原査定の備考で提示した周知例。）
「【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に関し、特に
縦型ＭＯＳ
「【００２３】
【実施例】次に、本発明の一実施例について図面を参照して説明する。
【００２４】図１及び図２は本発明の一実施例による半導体装置の製造工程を示す各工程の断面図である。これら図１及び図２を用いて本発明の一実施例による半導体装置の製造工程について説明する。
【００２５】Ｎ+ 基板１（１００）［比抵抗０．００２〜０．００６（Ω・ｃｍ）］にＮ- エピ２［比抵抗０．６〜１．０（Ω・ｃｍ）、厚さ８μｍ］を成長させたウェハを使用し、全面にボロンを注入して拡散深さ１．５〜２．０μｍとなるような熱処理を行い、
ベース層３を形成
ソース層４を形成
【００２６】ソース層４を形成した後に、垂直溝をイオンエッチングにてＮ+ ソース４及びＰベース３を貫いてＮ- エピ２に到達する深さとなるように形成する。その上にゲート酸化膜５を成長させ、さらにその上にアルミニウムを積層する。積層した
アルミニウムを
垂直溝に埋め込み、ゲート電極６を形成
【００２７】
これらゲート酸化膜５及びゲート電極６の上に層間絶縁膜７を積層
ベース層３及びゲート電極６まで届くコンタクトホールを形成
【００２８】これら
コンタクトホールを埋め込むように、
配線アルミ８を積層し、この配線アルミ８をパターニング
　
（カ）上記（ウ）で検討したとおり、引用例２に開示のＩＧＢＴはＭＯＳゲート構造を含む縦型半導体装置であり、トレンチゲート型ではないものの、引用例１及び引用例２に開示の技術は、縦型ＭＯＳゲート構造を含む半導体装置における寄生バイポーラトランジスタの動作を抑える構成が開示されている点で共通する。
　
　したがって、引用発明において、「酸化物絶縁層１０Ａ」に換え、周知技術である層間絶縁膜を用いるとともに、引用例２に記載された「絶縁膜８」及びエミッタ電極の形成方法を採用すること、すなわち、ゲート電極、ベース領域（チャネル形成領域３）、及びソース領域を形成する工程の後に行う工程として、前記の各工程（ζ）、（η）、（θ）、（ι）、（κ）を採用することで、本願発明の各工程（ｇ）、（ｈ）、（ｉ）、（ｊ）を有し、かつ「前記コンタクトホール内にソース配線を形成する工程」を、本願発明の工程（ｋ）と同様に「前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程」とすることは当業者であれば容易になし得たことである。
　
（２）相違点２について
　引用例２には、上記「２．（３）引用例２」の（オ）に記載した上記「技術」において、「（κ）全面に金属配線を施してＮ＋エミッタ領域４の側面及び上面、前記Ｐウェル領域と接触するように、トレンチ１４内及び絶縁膜８上にエミッタ電極７を形成する工程」を有する製造方法、すなわち、「Ｐウェル領域」と接するようにエミッタ電極７を形成することが記載されている。
　したがって、引用発明において、上記「（１）相違点１についての検討」に基づき、引用発明において引用例２に記載の工程を採用する際に、エミッタ電極７が「Ｐウェル領域」と接触するものとすること、すなわち、上記相違点２に係る本願発明の構成を採用することは、当業者であれば適宜なし得ることである。
　
（３）判断についてのまとめ
　したがって、本願発明は、引用例１及び引用例２に記載された発明並びに周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、結論のとおり審決する。