【事件の表示】
　特願２００５−２４５８７６「半導体集積回路および半導体装置の製造方法」拒絶査定不服審判事件〔平成１９年　３月　８日出願公開，特開２００７−　５９７９０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１７年８月２６日に特許出願したものであって，平成２１年１１月２４日付けの拒絶の理由の通知に対して，平成２２年１月１４日に意見書と手続補正書が提出されたが，同年２月２６日付けで拒絶査定され，その後，同年５月２４日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　本願の請求項１−２に係る発明は，平成２２年１月１４日に提出された手続補正書によって補正された特許請求の範囲の請求項１−２に記載されている事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明１」という。）は，次のとおりのものである。
「半導体基板のショット領域毎に形成される半導体集積回路であって，
　前記ショット領域内のデバイス領域に形成された電界効果トランジスタと，
　前記ショット領域内のグリッド領域に形成された放電用高濃度不純物領域と，
　前記半導体基板上に形成された中間絶縁膜と，
　該中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと，
　前記デバイス領域上の前記中間絶縁膜に形成された第１コンタクトホールを介して，前記電界効果トランジスタのゲート電極と前記配線パターンとを接続する第１層間配線と，
　前記グリッド領域上の前記中間絶縁膜に形成された第２コンタクトホールを介して，前記放電用高濃度不純物領域と前記配線パターンとを接続する第２層間配線と，
　を備えていて，
　前記配線パターンの，少なくとも前記デバイス領域と前記グリッド領域との境界上の部分が，非金属導電材料で形成されたことを特徴とする半導体集積回路。」
　
３　引用例とその記載事項，及び，引用発明
　原査定の拒絶の理由に引用された，本願の出願前に頒布された刊行物である，特開平２−２８０３２１号公報（以下「引用例１」という。），及び，特開平５−２５９２４３号公報（以下「引用例２」という。）には，図面とともに以下の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
　引用例１：特開平２−２８０３２１号公報
（１ａ）「２．特許請求の範囲
（ａ）シリコン基板上にチップを形成する工程と，
（ｂ）配線材料の一部をシリコン基板の露出部に接続するとともに，グリッドラインを跨いで配線パターンを形成し，該配線パターンによりシリコン基板へ通じる電流経路を形成する工程と，
（ｃ）シリコン基板上のチップをスクライブする工程とを施すことを特徴とする半導体素子の製造方法。」（特許請求の範囲）
　
（１ｂ）「ここで，高密度化，高速化，高機能化が要求される代表的なデバイスである
ＤＲＡＭ（ＤＹＮＡＭＩＣ　ＲＡＮＤＯＭ　ＡＣＣＥＳＳ　ＭＥＭＯＲＹ）
第２図を用いて説明する
　まず，
Ｐ型シリコン基板１上にゲート酸化膜２を１５０Å成長させ
ゲート酸化膜２上にポリシリコン（多結晶シリコン）５を・・・成長する
このポリシリコン５にＰ（リン）を・・・ドープする
　次に，・・・ポリシリコン５，ゲート酸化膜２を選択的にエッチング除去する。・・・
　続いて，ゲート酸化膜６を成長させ，必要があれば，通常のホトリソグラフィー技術を用いて，トランジスタの闇値・・・制御のための不純物注入を選択的に行い，レジストを除去する。続いて，ＣＶＤ法によりポリシリコン７を３０００Å成長した後，Ｐを・・・ドープする。
　この後，通常のホトリソグラフィー技術を用いてパターニングし，これをマスクに
ポリシリコン７，ゲート酸化膜６を選択的にエッチング除去する
　次いで，
層間膜用のＰＳＧ膜１１を６０００Å成長
コンタクト窓１２を形成する
　次に，
Ａｌ１４を蒸着し，通常のホトリソグラフィー，エッチング技術を用いて選択的にエッチング除去した後，レジストを除去す
パッシベーション膜１５を成長
　更に，通常のホトリソグラフィー，エッチング技術を用い，
配線引出用或いは冗長救済用ヒユーズの窓１６を開け
　第３図は従来の半導体素子の部分平面図であり，第３図（ａ）では，その
半導体素子のチップがグリッドライン２１（斜線部分）で囲まれている
　
（１ｃ）「（発明が解決しようとする課題）
　しかしながら，前述したように，第２図（ａ）〜（ｅ）の工程において，イオン注入，
プラズマエッチング，レジスト除去（プラズマエッチング）等を幾度も経ることにより，薄いゲート絶縁膜２，６はチャージアップによるダメージを受け，絶縁破壊に至る
　
（１ｄ）「（課題を解決するための手段）
　本発明は，上記目的を達成するために，半導体素子の製造方法において，
シリコン基板上にチップを形成した後，グリッドラインを跨いでＡｌ配線を形成し，Ａｌ配線からシリコン基板へ通じる電流経路を設け，シリコン基板上のチップを１つ１つにスクライブする時に，この電流経路を切断するようにした
（作用）
　本発明によれば，上記のように，Ａｌ配線をパターニングする際に，
Ａｌ配線の一部が直接或いはポリシリコン等の導体を通じてシリコン基板へ通じる電流経路を設けるようにした
従来のようにＡｌ配線やパッシベーションエッチング或いはレジストを除去する際の電流経路がないことによって生じるゲート酸化膜の劣化，破壊を防止することができる
（実施例）
　以下，本発明の実施例について図面を参照しながら詳細に説明する。
　第１図は本発明の実施例を示す半導体素子の製造方法の説明図であり，第１図（ａ）はその半導体素子の配線パターンを示す平面図，第１図（ｂ）は第１図（ａ）のＡ−Ａ線断面図，第１図（ｃ）はその半導体素子のクライビング状態を示す断面図である。
　
まず，チップは第２図における説明と同様に製造される。つまり，第２図（ａ）〜（ｄ）の工程を施す
　次に，第１図（ａ）に示すように，
Ａｌ配線のパターニングを行う工程で，Ａｌ配線３２がグリッドライン３１上にも存在するように，ホトリソグラフィー，エッチング技術を施す
　
このＡｌ配線３２は，第１図（ａ）に示すように，半導体素子のワイヤボンディング用のパッドから単一でグリッドライン３１へ，或いは複数のパッドを連結してグリッドライン３１上へパターニングする
　また，
この実施例では，パッドより配線を引き出している
　なお，
Ａｌ配線３２を成長させる前に，グリッドライン３１上のシリコン基板３５が一部露出するように，コンタクトを形成する必要がある
　
この実施例では，Ａｌ配線３２を直接シリコン基板３５に接続しているが，ポリシリコン等を介して接続するようにしてもよい
　このように構成することにより
，Ａｌエッチング
のプラズマ処理中に発生する電荷は，Ａｌ配線３２からシリコン基板３５へ形成された電流経路に流れるので，チャージアップすることはない
　そして，第１図（ｃ）に示すように，
グリッドライン３１を切断することにより，Ａｌ配線３２とシリコン基板３５は電気的に切断分離され
　また，
この実施例ではＡｌを例にとって説明したが
ＰｏｌｙＳｉ
等の配線材料を用いても同様に構成することができる
　
（１ｅ）第１図は，引用例１に記載された発明の実施例を示す半導体素子の製造方法の説明図であって，上記摘記（１ａ）−（１ｄ）の記載を参照すれば，同図から，
　シリコン基板３５と，
　前記シリコン基板３５上に形成された層間膜用のＰＳＧ膜と，
　グリッドライン３１上のシリコン基板が一部露出するように前記層間膜用のＰＳＧ膜に形成されたコンタクトと，
　半導体素子のワイヤボンディング用のパッドから引き出されてグリッドライン上にも存在するようにパターニングされたＡｌ配線３２と，
　前記層間膜用のＰＳＧ膜及び前記Ａｌ配線３２の上に形成されたパッシベーション膜３４とを有する半導体素子であって，
　前記Ａｌ配線３２は，前記グリッドライン３１上に形成された前記層間膜用のＰＳＧ膜に形成された前記コンタクトを介して，前記シリコン基板３５に直接接続する埋め込み部を有する半導体素子の構造。
　を読み取ることができる。
　
（１ｆ）第２図は，引用例１に記載された従来の半導体素子の製造工程図であって，上記摘記（１ｂ）の記載を参照すれば，同図から，
　シリコン基板１と，
　前記シリコン基板上に形成されたゲート酸化膜２，６と，
　前記ゲート酸化膜２，６上に形成された，Ｐ（リン）がドープされたポリシリコン（多結晶シリコン）５，７と，
　前記ポリシリコン及びシリコン基板上に形成された層間膜用のＰＳＧ膜１１と，
　前記層間膜用のＰＳＧ膜１１に形成されたコンタクト窓１２と，
　前記層間膜用のＰＳＧ膜１１上に形成されたＡｌ配線１４と，
　前記層間膜用のＰＳＧ膜１１及び前記Ａｌ配線１４の上に形成されたパッシベーション膜１５と，
　前記パッシベーション膜１５に形成された配線引出用或いは冗長救済用ヒユーズの窓１６を有する半導体素子であって，
　前記Ａｌ配線１４は，前記層間膜用のＰＳＧ膜１１に形成された前記コンタクト窓１２を介して，前記ゲート酸化膜２，６上に形成されたＰ（リン）がドープされたポリシリコン（多結晶シリコン）５，７に接続する埋め込み部を有する半導体素子の構造。
　を読み取ることができる。
　
　引用例２：特開平５−２５９２４３号公報
（２ａ）「【請求項１】互いにダイシングライン領域を隔てて離間するようにレクチルに設けられた複数のチップを有し，それぞれのチップにはアセンブリ用パッドが形成され，このアセンブリ用パッドに現れる信号がブローブを介して外部に取出されて測定されることにより上記チップの適否が判別される半導体集積回路において，上記
ダイシングライン領域には，１個のチップに対して設けられるべきアセンブリ用パッドに対応するウエハテスト用拡張パッドを設け，各ウエハテスト用拡張パッドを，配線を介して全チップのアセンブリ用パッドに接続する
【請求項２】
上記チップと上記レクチルとの境界を介して上記アセンブリ用パッドから上記チップ選択スイッチ回路方向に延長する配線には，上記境界に対応する部分に耐腐材より成る保護パッドを設けた
　
（２ｂ）「【作用】この第１の発明による半導体集積回路は，上記チップ選択スイッチ回路をオン状態とすることにより，所望のチップを選択し，そのチップのアセンブリ用パッドの信号をウエハテスト用拡張パッドを接触するプローブを介して外部に取出し測定する。この第２の発明による半導体集積回路は，上記
境界に耐腐材より成る保護パッドを設けているため，ウエハテスト完了後に上記境界でチップとレクチルのダイシングライン領域が切断されても，その切断断面が腐食されなくなる
　
（２ｃ）「図５はこの発明の第２の実施例を示す図４と同様の拡大図であり，
アセンブリ用・ウエハテスト用拡張パッド間接続配線８におけるチップ１ａとレクチル２との境界部分の拡大図である。上記の第１の実施例では，境界１ｘを越えてアセンブリ用パッド５Ａの方向に延びるようにしたが，これではテスト完了後のダイシング・スクライブによって境界１ｘの切断断面にアルミニウムが露出してしまい，アルミニウムの腐食を招きやすくなる
第２の実施例では，その腐食の欠点を補った
１２はコンタクト，１３は耐腐材より成る保護パッドである。保護パッド１３は，ポリシリコン等で作成され，境界１ｘを介して延長されたアルミニウムより成るアセンブリ用・ウエハテスト用拡張パッド間接続配線８の境界１ｘに対応する部分のアルミニウムの除去された部分に設けられている
保護パッド１３はコンタクト１２を介して境界１ｘの両側にあるアセンブリ用・ウエハテスト用拡張パッド間接続配線８の両端と接続されている
境界１ｘによりチップ１ａ〜１ｄがテスト完了後のダイシング・スクライブにより切り出されても，チップ１ａ〜１ｄ側に残存するアセンブリ用・ウエハテスト用拡張パッド間接続配線８の先端にポリシリコンの保護パッドが介在するので，腐食が生じにくくなり，信頼性が向上する
　
　引用発明
　引用例１の上記摘記（１ａ）−（１ｆ）を総合勘案すれば，引用例１には，
「シリコン基板と，
　グリッドラインで囲まれているチップ内に形成されたゲート酸化膜を有する半導体素子と，
　前記シリコン基板上に形成された層間膜用のＰＳＧ膜と，
　前記グリッドライン上の前記シリコン基板が一部露出するように前記層間膜用のＰＳＧ膜に形成されたコンタクトと，
　前記グリッドライン上にも存在するようにプラズマエッチングによりパターニングされたＡｌ配線と，
　前記層間膜用のＰＳＧ膜及び前記Ａｌ配線の上に形成されたパッシベーション膜とを有し，
　前記グリッドラインを切断することにより，Ａｌ配線とシリコン基板とを電気的に切断分離する，
　シリコン基板上に形成されるＤＲＡＭ（ＤＹＮＡＭＩＣ　ＲＡＮＤＯＭ　ＡＣＣＥＳＳ　ＭＥＭＯＲＹ）のチップであって，
　前記Ａｌ配線は，前記層間膜用のＰＳＧ膜に形成されたコンタクト窓を介して，前記ゲート酸化膜上に形成されたＰ（リン）がドープされたポリシリコン（多結晶シリコン）に接続する埋め込み部を有し，
　かつ，前記Ａｌ配線は，前記グリッドライン上に形成された前記層間膜用のＰＳＧ膜に形成された前記コンタクトを介して，前記シリコン基板に直接接続する埋め込み部を有することを特徴とする，　
　Ａｌ配線をプラズマエッチングによりパターニングする際の電流経路がないことによって生じるチャージアップによるゲート酸化膜の劣化，破壊を防止することができるチップ。」
　の発明（以下「引用発明」という。）が記載されていると認められる。 
　　
４　対比
（１）引用発明の「シリコン基板」，「ＤＲＡＭ（ＤＹＮＡＭＩＣ　ＲＡＮＤＯＭ　ＡＣＣＥＳＳ　ＭＥＭＯＲＹ）のチップ」，「グリッドラインで囲まれているチップ内」，「グリッドライン」，「ゲート酸化膜を有する半導体素子」が，本願発明１の「半導体基板」，「半導体集積回路」，「デバイス領域」，「グリッド領域」，「電界効果トランジスタ」に相当することは当業者にとって明らかである。
　
（２）引用発明のグリッドライン上にも存在するようにパターニングされたＡｌ配線は，このグリッドライン上に形成された層間膜用のＰＳＧ膜に形成されたコンタクトを介して直接シリコン基板に接続することによって，Ａｌ配線をプラズマエッチングによりパターニングする際の電流経路がないことによって生じるチャージアップによるゲート酸化膜の劣化，破壊を防止するから，引用発明のグリッドライン上には，前記Ａｌ配線と接触して，Ａｌ配線をプラズマエッチングによりパターニングする際の電流経路となる領域，すなわち，放電用領域が形成されているといえる。
　
（３）引用発明は，シリコン基板上に形成された層間膜用のＰＳＧ膜と，層間膜用の前記ＰＳＧ膜及びＡｌ配線の上に形成されたパッシベーション膜とを有する発明であり，前記「層間膜用のＰＳＧ膜」と前記「パッシベーション膜」はいずれも「絶縁膜」と解されるから，引用発明の「層間膜用のＰＳＧ膜」は，「シリコン基板」と，絶縁膜である「パッシベーション膜」との「中間」に形成された「絶縁膜」といえる。してみれば，引用発明の「層間膜用のＰＳＧ膜」は，「中間絶縁膜」といえる。
　
（４）引用発明の「プラズマエッチング」は，本願発明１の「ドライエッチング法」の一種である。また，引用発明の「Ａｌ配線」は，本願発明１の「配線パターン」に相当する。
　
（５）引用発明の「層間膜用のＰＳＧ膜に形成されたコンタクト窓」，「ゲート酸化膜上に形成されたＰ（リン）がドープされたポリシリコン（多結晶シリコン）」，「層間膜用のＰＳＧ膜に形成されたコンタクト窓を介して，ゲート酸化膜上に形成されたＰ（リン）がドープされたポリシリコン（多結晶シリコン）に接続するＡｌ配線の埋め込み部」，「グリッドライン上に形成された層間膜用のＰＳＧ膜に形成されたコンタクト」，「グリッドライン上に形成された層間膜用のＰＳＧ膜に形成されたコンタクトを介して，シリコン基板に直接接続するＡｌ配線の埋め込み部」は，それぞれ本願発明１の「第１コンタクトホール」，「電界効果トランジスタのゲート電極」，「第１層間配線」，「第２コンタクトホール」，「第２層間配線」に相当する。
　
（６）そうすると，本願発明１と引用発明の一致点と相違点は，次のとおりといえる。
　
＜一致点＞
「半導体基板に形成される半導体集積回路であって，
　デバイス領域に形成された電界効果トランジスタと，
　グリッド領域に形成された放電用領域と，
　前記半導体基板上に形成された中間絶縁膜と，
　該中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと，
　前記デバイス領域上の前記中間絶縁膜に形成された第１コンタクトホールを介して，前記電界効果トランジスタのゲート電極と前記配線パターンとを接続する第１層間配線と，
　前記グリッド領域上の前記中間絶縁膜に形成された第２コンタクトホールを介して，前記放電用領域と前記配線パターンとを接続する第２層間配線と，
　を備えた半導体集積回路。」
　
＜相違点＞　 
・相違点１：本願発明１の半導体集積回路が「半導体基板のショット領域毎に形成され」かつ，前記ショット領域が「デバイス領域」と「グリッド領域」を有するのに対して，引用発明ではこの点が明らかでない点。
　
・相違点２：本願発明１の放電用領域が「高濃度不純物領域」であるのに対して，引用発明ではこの点が明らかでないこと。
　
・相違点３：本願発明１の配線パターンが「少なくとも前記デバイス領域と前記グリッド領域との境界上の部分が，非金属導電材料で形成」されているのに対して，引用発明は「Ａｌ配線」である点。
　
５　相違点についての判断
（１）相違点１について 
　半導体基板上に半導体集積回路を形成するにあたり，該半導体集積回路を「半導体基板のショット領域毎に形成」すること，及び，前記ショット領域が「デバイス領域」と「グリッド領域」を有することは，いずれも下記の周知例１に記載（周知例１の「ダイシング領域」は「グリッド領域」に相当する。）されているように周知の構成であるから，引用発明において，相違点１に係る本願発明１の構成を採用することは当業者にとって容易である。
　
　周知例１：特開平９−３２０９３６号公報
（周１ａ）「【請求項１】
半導体デバイスが形成されるデバイス領域
ダイシングのために前記デバイス領域の周囲に設けられるダイシング領域
　前記
デバイス領域の周縁部の一部が前記ステッパの１つのショット領域の周縁部の一部を規定するように前記ショット領域内で前記デバイス領域が配置
　第１のアライメントマークが前記ショット領域内に位置する前記デバイス領域内に配置され，第２と第３と第４のアライメントマークが前記ショット領域内に位置する前記ダイシング領域内に間隔をあけて配置される，アライメントマーク配置方法。
【請求項２】
前記ショット領域と前記デバイス領域は四角形の平面形状を有し，前記デバイス領域の隣り合う２辺が前記ショット領域の隣り合う第１と第２の辺とそれぞれ重なるように前記デバイス領域が配置
　前記第１と第２の辺により規定される前記ショット領域の第１のコーナ部近傍に位置する前記デバイス領域内に前記第１のアライメントマークが配置され，
　
前記ダイシング領域は前記デバイス領域の前記２辺以外の辺に沿って延在
前記ショット領域の第２と第３と第４のコーナ部近傍に位置する前記ダイシング領域内に前記第２と第３と第４のアライメントマークがそれぞれ配置される，請求項１に記載のアライメントマーク配置方法。」（【特許請求の範囲】）
　
（周１ｂ）「（実施の形態１）まず，図１および図２を用いて，本発明の実施の形態１について説明する。図１は，本発明の実施の形態１におけるアライメントマークの配置を示す平面図である。図１を参照して，
ステッパのショット領域１内には，半導体デバイスが形成されるデバイス領域３と，ダイシングのために用いられるダイシング領域２とが設けられる
　
（２）相違点２について 
　配線を基板に接続する場合に，基板の前記接続する領域の不純物濃度を大きくすることは，下記の周知例２−５にも記載されているように周知の構成であるから，引用発明において，配線パターンと接続する基板の「放電用領域」を，「高濃度不純物領域」とすることは当業者が容易になし得たことである。
　したがって，引用発明において，相違点２に係る本願発明１の構成を採用することは当業者にとって容易である。
　
　周知例２：特開２００３−７７８９４号公報
（周２ａ）「【請求項１】半導体基板上の半導体素子を覆う絶縁層上に形成される導電路を備える半導体装置の製造方法であって，
　前記絶縁層上に，前記導電路のための導電層であって前記導電路に対応する部分で前記
絶縁層を経て半導体基板に達する貫通部を介して前記半導体基板に電気的に接続される導電層を形成
　前記導電層が前記貫通部を経て前記半導体基板に電気的に接続された状態で，前記導電層にプラズマエッチングを用いたパターニング処理を施して前記導電路を形成すること，
　前記導電路の形成後，前記貫通部と該貫通部に接触する前記半導体基板部分との反応により両者の電気的接続を断つべく前記基板または前記導電路に加熱処理を施すことを含む，半導体装置の製造方法。」（【特許請求の範囲】）
　
（周２ｂ）「【課題を解決するための手段】本発明は，半導体装置の製造工程における導電配線の形成の際に，前記
チャージアップダメージを防止
　
（周２ｃ）「前記
貫通孔１６の形成後
所定の不純物が添加される。この不純物として，本具体例では，燐イオン（Ｐ
＋
）が用いられる
　前記した
不純物の添加は，従来よく知られたイオン注入法により行う
その後
アニーリング処理が施される
　前記
不純物の添加後
導電層１３を形成
　前記ＣＶＤ工程では，例えば，４３０℃の温度下で，前記タングステン膜１３を補助層１５上で３００ｎｍの厚さに堆積することができる。これにより，前記導電配線のための導電層１３の形成と同時に，貫通孔１６を充填する前記した貫通部１３ａが形成され，この貫通部１３ａを介して
導電層１３と基板１０とが接続
　
　周知例３：特開平９−７４２００号公報
（周３ａ）「図９は，従来の半導体装置の製造工程における状態を示す断面図である。ｎ型半導体基板１１の上に素子分離であるＬＯＣＯＳ膜１２が形成されており，ＬＯＣＯＳ膜１２で囲まれる第１の領域Ｒe1には，ゲート酸化膜１３，ソース・ドレイン領域（図示せず）及びゲート電極１４からなるｐチャネルＭＯＳトランジスタが形成されている。また，ＬＯＣＯＳ膜で囲まれる第２の領域Ｒe2にｐ型不純物拡散層１５が形成されていて，ｎ型半導体基板１１の一部との間にダイオードが形成されている。そして，基板上に層間絶縁膜１６が堆積された後，層間絶縁膜１６を貫通してゲート電極１３に到達する接続孔を埋めるコンタクトプラグを介してゲート電極に接続されるアンテナ配線２１が形成される。その際，
層間絶縁膜１６及びゲート絶縁膜１３を貫通してｐ型不純物拡散層１５に到達する接続孔をも形成しておき，アンテナ配線２１がｐ型不純物拡散層１５を介してつまりダイオードを介して半導体基板１１に接続されるようにしている
ドライエッチング中にアンテナ配線２１に注入されあるいは発生する電荷をｐ型不純物拡散層１５を介して半導体基板１１内に逃す
　
　周知例４：特開２０００−１８３０４３号公報
（周４ａ）「【請求項１】半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも厚いＭＩＳ構造の第１の半導体素子と，
　半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも薄いＭＩＳ構造の第２の半導体素子と，
　少なくとも１層以上の層間絶縁膜と，
　前記層間絶縁膜の接続孔内に形成された第１の機能配線部及び層間絶縁膜上に形成された第２の機能配線部からなり，少なくとも前記第１の半導体素子のゲートに接続された回路動作に使用される機能配線と，
　前記機能配線と離間した領域に設けられ，前記
第１の半導体素子が形成されたウエルに対して選択的に接続された回路動作には使用しないダミー配線とを有する
　
（周４ｂ）「【発明の属する技術分野】本発明は，半導体装置及びその製造方法，特に
チャージングダメージを低減するための配線構造
　
（周４ｃ）「前記構成Ａ〜Ｉにおいて，
ダミー配線の半導体基板への接続の仕方
　
ダミー配線がウエルに設けられた不純物拡散層（Ｐ
+
 拡散層又はＮ
+
 拡散層）を介して該不純物拡散層の導電型と同一又は逆の導電型の領域に接続
　
　周知例５：特開平９−３２１２７９号公報
（周５ａ）「【請求項１】ＭＩＳトランジスタを形成しようとする第１の領域と
電荷を逃すための第２の領域
　上記絶縁膜の上に第１の導電膜を形成する第２の工程と，
　上記第１の導電膜及び絶縁膜を貫通して上記
第２の領域に到達する開口部を形成する第３の工程
　
上記開口部内及び上記第１の導電膜の上に第２の導電膜を形成する第４の工程
　上記第１及び第２の導電膜をパターニングして，上記第１及び第２の導電膜により上記第１の領域の上方にゲート電極を形成する第５の工程と
を備えていることを特徴とする半導体装置の製造方法。」（【特許請求の範囲】）
　
（周５ｂ）「【請求項７】請求項１又は２記載の半導体装置の製造方法において，
　上記第３の工程の後上記第４の工程の前に，上記
第２の領域に露出する半導体基板内に高濃度の不純物を注入する工程をさらに備えている
　
（周５ｃ）「一方，図１４（ａ），（ｂ）に示すごとく，
上層配線を形成する際にゲート電極に印加される電圧を緩和し，ゲート絶縁膜の劣化を防止すべくアンテナ配線を形成する技術
　まず，図１４（ａ）に示すように，半導体基板内にｎ型拡散層２０１を形成し，素子分離２０２によって囲まれるトランジスタ形成領域のｎ型拡散層２０１の上に，ゲート絶縁膜２０３とゲート電極２０４と形成し，
トランジスタ形成領域とは別のｎ型拡散層２０１内にｐ型拡散層２０８を形成して置く
ｐ型拡散層２０８に到達するコンタクトホール２０８とを形成
各コンタクトホール２０７，２０８内及び層間絶縁膜２０５上に亘るアンテナ配線２０９を形成
　すなわち，
ドライエッチングによって配線２０９を形成する際に
ゲート絶縁膜２０３に電荷が注入されるのをアンテナ配線２０９を介して基板内に逃す
　
（周５ｄ）「また，本実施形態では，ｎ型半導体基板中に
高濃度のｎ型半導体層からなる電荷逃し領域を形成
　
（３）相違点３について
　引用例２の上記摘記（２ａ）−（２ｃ）には，チップの境界を越えて延びるアルミニウム配線は，その後のダイシング・スクライブによって境界の切断断面にアルミニウムが露出してしまい，アルミニウムの腐食を招きやすくなるという課題を有するという知見，及び，前記課題を解決するための，境界を介して延長されたアルミニウムより成る配線の前記境界に対応する部分のアルミニウムを除去した部分に，ポリシリコンで作成された保護パッドを設け，ダイシング・スクライブにより切り出されても，チップ側に残存する配線の先端にポリシリコンの保護パッドが介在することで，腐食が生じにくくなり，信頼性が向上する方法が開示されている。
　
　一方，引用発明は，半導体素子のワイヤボンディング用のパッドから引き出されてグリッドライン上にも存在するようにパターニングされたＡｌ配線を有する半導体素子であって，前記グリッドラインを切断することにより，Ａｌ配線とシリコン基板を電気的に切断分離する工程を有するものである。
　他方，引用例１の上記摘記（１ｄ）には「本発明によれば，上記のように，Ａｌ配線をパターニングする際に，
Ａｌ配線の一部が
ポリシリコン等の導体を通じてシリコン基板へ通じる電流経路を設けるようにした
この実施例では，Ａｌ配線３２を直接シリコン基板３５に接続しているが，ポリシリコン等を介して接続するようにしてもよい
この実施例ではＡｌを例にとって説明したが
ＰｏｌｙＳｉ
等の配線材料を用いても同様に構成することができる
　
　そうすると，引用発明と引用例２に接した当業者であれば，引用発明の「グリッドライン上にも存在するようにパターニングされたＡｌ配線」が，引用例２の「チップの境界を越えて延びるアルミニウム配線」に相当することは直ちに理解することであるから，引用発明の前記「Ａｌ配線」が，その後の「グリッドラインの切断」工程によって，前記切断の断面にアルミニウムを露出することになり，引用例２に開示された，アルミニウムの腐食という課題を生じるであろうことに思い至り，引用発明のＡｌ配線について，前記境界に対応する部分のアルミニウムを除去して，ポリシリコンで作成された保護パッドを設けて，腐食が生じにくくして，信頼性を向上させるという課題解決手段を適用することは，引用例１に配線の全部若しくは一部をポリシリコンで構成することが明記されていることを併せ考慮すれば，容易になし得たことであるといえる。
　
　そして，これらの構成を採用したことによる効果は，当業者の予測し得た範囲内のものである。
　したがって，引用発明において，相違点３に係る本願発明１の構成を採用することは当業者にとって容易である。
　
６　むすび 
　以上のとおり，本願発明１は，引用例１−２に記載された発明及び周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。