【事件の表示】
　特願２０００−５６９４３８「ホットエレクトロン注入が減少された大電力ＲＦ電界効果トランジスタを製造する方法及びそれから得られる構造」拒絶査定不服審判事件〔平成１２年　３月１６日国際公開、ＷＯ００／１４７９１、平成１５年　３月１８日国内公表、特表２００３−５１０７９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年８月１７日（パリ条約による優先権主張外国庁受理１９９８年９月２日、アメリカ合衆国）を国際出願日とする出願であって、平成２２年４月９日付けの拒絶理由通知に対して、同年８月１８日に意見書及び手続補正書が提出されたが、同年１１月２日付けで拒絶査定がなされた。
　これに対し、平成２３年２月１７日に拒絶査定に対する審判請求がされるとともに手続補正書が提出され、その後、平成２４年１月１８日付けで審尋がなされ、同年４月２４日に回答書が提出された。
　
第２　平成２３年２月１７日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２３年２月１７日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１ないし１６を、補正後の特許請求の範囲の請求項１ないし１５と補正するものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
「【請求項１】　信頼性の高い大電力ＲＦ側方拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）を製造する方法であって、
　主面を有し、前記主面の上に第１の伝導型のエピタキシャル層を有する前記第１の伝導型の基板を設けるステップと、
　前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
　前記フィールド酸化物を形成した後に、前記表面に第２の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記ＬＤＭＯＳのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
　前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
　前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
　ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第１の伝導型のチャネル領域を形成するステップと、
　前記チャネル領域に前記ゲートと整列する前記第２の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップと
を含むことを特徴とする方法。」
　
（補正後）
「【請求項１】
　信頼性の高い大電力ＲＦ側方拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）を製造する方法であって、
　主面を有し、前記主面の上に第１の伝導型のエピタキシャル層を有する前記第１の伝導型の基板を設けるステップと、
　前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
　前記フィールド酸化物を形成した後に、前記表面に第２の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記ＬＤＭＯＳのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
　前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップと、
　前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
　前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
　ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第１の伝導型のチャネル領域を形成するステップと、
　前記チャネル領域に前記ゲートと整列する前記第２の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップと
を含み、
　前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成されることを特徴とする方法。」
　
２　本件補正についての検討
（１）新規事項の追加の有無及び補正の目的の適否についての検討
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「ドレーン・ドリフト領域を形成するものであるステップと、　前記ドーピングされたウェルを形成した後に、」を、「ドレーン・ドリフト領域を形成するものであるステップと、　前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップと、　前記ドーピングされたウェルを形成した後に、」とする。
　
［補正事項２］
　補正前の請求項１に記載された「ドレーン領域を形成するステップとを含む」を、「ドレーン領域を形成するステップとを含み、　前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」とする。
　
［補正事項３］
　補正前の請求項１３を削除するとともに、補正前の請求項１４〜１６を、それぞれ請求項１３〜１５として項番号を繰り上げる。
　
　以下、補正事項１ないし３について検討する。
ア　補正事項１について
　補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書又は図面をまとめて「当初明細書等」という。）の特許請求の範囲の請求項１４、段落【００１６】及び図３Ｂに記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
　次に補正の目的について検討すると、補正事項１は、補正前の請求項１に係る発明に「前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップ」を新たに付加するものとなっている。そして、補正前の請求項１においてはシンカー領域について言及されておらず、補正事項１は、補正前の請求項に記載された発明特定事項のいずれの事項の限定でもないから、特許請求の範囲の限定的減縮に該当せず、更に、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号ないし第４号に掲げるいずれの事項を目的とするものにも該当しないから、特許法第１７条の２第４項に規定する要件を満たしていない。
　
イ　補正事項２について
　補正事項２により補正された事項は、当初明細書等の段落【００１９】及び図３Ｅに記載されているから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「チャネル領域」及び「ソース領域」について、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」という構成を追加して「前記チャネル領域及び前記ソース領域」を限定する補正であり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
ウ　補正事項３について
　補正事項３は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項３が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
エ　まとめ
　以上のとおり、本件補正は、上記補正事項１を含むから、特許法第１７条の２第４項に規定する要件を満たしていない。しかしながら、仮に、本件補正が、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるとした場合に、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。
 　　 
（２）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明
（ア）引用例１：国際公開第９８／１１６０９号
　原査定の拒絶の理由で引用された、本願の優先権の主張の日前に外国において頒布された刊行物である国際公開第９８／１１６０９号（以下「引用例１」という。）には、「LATELAL DMOS TRANSISTOR FOR RF/MICROWAVE APPLICATIONS」（発明の名称）に関して、FIGS. 1A-1BないしFIG. 4とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
 
（ａ）「BACKGROUND OF THE INVENTION 
　  This invention relates generally to semiconductor insulated gate field effect transistors (IGFETS) , and more particularly the invention relates to 
an IGFET device having a grounded source and applicable for RF/Microwave applications
　  IGFET devices such as the lateral DMOS transistor are known to have applicability in RF and microwave applications. One such device is an N-channel transistor formed on a P+ substrate in a P- epitaxial layer. A P+ ground contact is formed in the N+ source region and extends to the substrate. A common contact interconnects the source to the ground contact. The grounded source device is particularly applicable to low side switching applications. However, the cell structure has a large pitch due to the lateral diffusion of the deep P+ Sinker ground contact between the source and channel regions.
　  The present invention provides a lateral DMOS transistor with reduced cell dimensions (pitch) , increased output power, and reduced output capacitance.」（第１ページ第７〜２５行）
（「発明の背景
　この発明は、概して半導体絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴＳ）に関し、特に、発明は、
接地されたソースを有し、ＲＦ／マイクロ波の利用に適用できるＩＧＦＥＴデバイス
　横型ＤＭＯＳトランジスタのようなＩＧＦＥＴデバイスは、ＲＦ及びマイクロ波の利用において適用できることが知られている。一例としてＰ＋基板上のＰ−エピタキシャル層内に形成されたＮチャネルトランジスタがある。Ｐ＋接地コンタクトがＮ＋ソース領域内に形成され、基板へ延長される。共通コンタクトがソースを接地コンタクトに互いに連結する。ソースを接地されたデバイスは、低い側のスイッチの適用に特に利用される。しかしながら、セル構造は、ソースとチャネル領域の間の深いＰ＋シンカー接地コンタクトの横への拡散により大きなピッチを有する。
　本発明は、セルの大きさ（ピッチ）を減少し、出力パワーを増加し、そして出力容量を減少させる横型ＤＭＯＳトランジスタを提供する。」）（合議体にて翻訳。以下同じ。）
　
（ｂ）「DETAILED DESCRIPTION OF ILLUSTRATED EMBODIMENTS 
　  Referring now to the drawings, Fig. 1A is a plan view of a DMOS transistor in accordance with the prior art, and Fig. 1B is a section view taken along the line B-B of Fig. 1A. The device is formed on a P+ silicon substrate 10 in a surface of a P- epitaxial silicon layer 12. The device includes N+ source region 14 and N+ drain region 16 spaced from the source region, with a P- channel region 18 therebetween. A gate 20 is formed on a silicon oxide layer 22 overlying channel region 18. As shown in the plan view of Fig. 1A, a metal contact 24 is made to the source region and a metal contact 26 is made to the drain region. 
　  In accordance with the prior art, 
a P+ Sinker contact region 28
provides a contact to the 
P+ substrate 10 which in circuit operation is grounded
The metal contact 24 (Fig. 1A) is in contact with both the N+ source region 14 and the P+ Sinker 28 thus providing a contact from the source to the grounded substrate
  　…
　  Fig. 2 is a plan view of a DMOS transistor in accordance with the present invention. The layout is similar to the layout of Fig. 1A, and like elements have the same reference numerals. However, in this embodiment the Sinker contact 28 to the underlying substrate is aligned with the source contact and metal 24 but spaced beyond the width of the gate 20. Advantageously, the ground contact 28 can be made to a ring (shown by a dotted line) which surrounds the active device cells. By removing the Sinker contact region from between the source and channel regions, the lateral diffusion of the Sinker contact 28 does not affect the pitch of the active portion of the cell structure. ….
　  Figs. 3A-3D are side views in section taken along the line 3-3 of Fig. 2 and illustrate steps in fabricating the device of Fig. 2. Initially, as shown in Fig. 3A a P+ substrate 40 and P- epitaxial layer 42 are provided as starting material. Alternatively, the substrate and epitaxial layers can be different conductivity types. 
A deep P+ Sinker Mask and Implant (Boron at 5E15 dose) is performed for source grounding. For a P- or P+ substrate an N- drift region 46 is formed (Arsenic, 5E10-5E12 dose). A thin oxide growth (150 to 1,500Å) 48 followed by silicon nitride deposition (0.05 to 0.2 micron) 50 are formed. An active area mask is formed by etching the nitride where the field oxide 52 will be present. The doped sinker region 44 is driven in at 1,000 - 1,270℃ for 60-800 minutes and the field oxide 52 is grown to a thickness of 0.5 to 3 microns.
　 Thereafter, as illustrated in Fig. 3B, the nitride and thin oxide are stripped and a bump oxide 54 is grown to a thickness of 0.3 to 1.0 micron to reduce gate to drain capacitance. Thereafter the oxide is etched over all regions where contacts will be formed, including the source, body, and drain. A deep P+ Mask and Boron Implant (Boron, 1E15 - 5E15) 56 is typically used to eliminate parasitic bipolar transistor action from the N+ source, P- channel, N- drift region. Following wafer cleaning and gate oxidation (100 to 700 Å) and polysilicon deposition (0.1 to 0.4 micron) the polysilicon gate 58 is formed by etching. 
　  
Referring to Fig. 3C, channel doping Boron, 1E13 to 5E14 dose) creates the channel region after drive-in of the channel doping laterally under the gate
　  Finally, as shown in Fig. 3D, the device is completed by depositing doped glass (nitride/oxide, BPSG, PSG) with optional reflow for planarization prior to etalization and then metal contact deposition and etch to the exposed source, gate and drain contacts.  」（第２ページ第２３行〜第５ページ第１行）
（「図示された実施例の詳細な説明
　図面を参照すると、図１Ａは、先行技術のＤＭＯＳトランジスタの平面図であり、図１Ｂは、図１ＡのＢ−Ｂ線に沿った断面図である。デバイスは、Ｐ＋シリコン基板１０上のＰ−エピタキシャルシリコン層１２の表面内に形成される。デバイスは、Ｎ＋ソース領域１４及び該ソース領域から離れたＮ＋ドレイン領域１６を含み、それらの間にＰ−チャネル領域１８を有する。ゲート２０はチャネル領域１８上に延びるシリコン酸化膜２２上に形成される。図１Ａの平面図に示されるように、金属コンタクト２４はソース領域を作り、金属コンタクト２６はドレイン領域を作る。
　先行技術では、
Ｐ＋シンカーコンタクト領域２８は
回路動作で接地されるＰ＋基板１０へのコンタクトとなる
金属コンタクト２４（図１Ａ）は、Ｎ＋ソース領域１４及びＰ＋シンカー２８の両者と接触して、接地された基板へのソースからのコンタクトを提供する
　…
　図２は、本発明におけるＤＭＯＳトランジスタの平面図である。レイアウトは図１Ａと同様であり、同一要素には同じ参照番号を付す。しかしながら、この実施例では、下にある基板へのシンカーコンタクト２８は、ソースコンタクト及び金属２４に整列しており、ゲート２０の幅だけ離れている。望ましくは、接地コンタクト２８は、活性デバイスセルを取り囲む環状のもの（ドット線で示される）として形成される。ソースとチャネル領域の間からシンカーコンタクト領域を除去することにより、シンカーコンタクト２８が横方向へ拡散しても、セル構造の活性部分のピッチに影響しなくなる。…。
　図３Ａ−３Ｄは、図２の線３−３に沿った断面図であり、図２のデバイスを製造するステップを説明する。先ず、図３Ａに示されるように、Ｐ＋基板及びＰ−エピタキシャル層４２が開始材料として提供される。あるいはまた、基板とエピタキシャル層は異なる導電型であってもよい。
深いＰ＋シンカーマスク及びインプラント（５Ｅ１５ドーズ量のホウ素）がソースを接地するためになされる。Ｐ−又はＰ＋基板に、Ｎ−ドリフト領域４６が形成される（ヒ素、５Ｅ１０−５Ｅ１２ドーズ量）。薄い酸化物の成長したもの（１５０から１，５００Å）が形成され、窒化シリコンの堆積（０．０５から０．２ミクロン）が続く。フィールド酸化物５２が存在することとなる場所の窒化物をエッチングすることによって、活性領域のマスクが形成される。ドープされたシンカー領域４４が１，０００−１，２７０℃で６０−８００分間ドライブインされて、フィールド酸化物５２が厚み０．５から３ミクロン成長される。
　その後、図３Ｂに示されるように、窒化物と薄い酸化物はストリップとされ、ゲートからドレインへの容量を減少させるために、バンプ酸化物５４が厚み０．３から１．０ミクロン成長される。その後酸化物は、ソース、ボディ、及びドレインを含むコンタクトが形成されるところのすべての領域上でエッチングされる。Ｎ＋ソース、Ｐ−チャネル、Ｎ−ドリフト領域からの寄生バイポーラトランジスタ動作を排除するために、深いＰ＋マスク及びホウ素インプラント（ホウ素、１Ｅ１５−５Ｅ１５）５６が通常は使用される。ウエハクリーニングとゲート酸化（１００から７００Å）とポリシリコン堆積（０．１から０．４ミクロン）の後、ポリシリコンゲート５８がエッチングにより形成される。
　図３Ｃを参照すると、
チャネルのドーパントホウ素、１Ｅ１３から５Ｅ１４のドーズ量）は、ゲート下方における横方向へのチャネルドーパントのドライブイン後にチャネル領域を形成する
　最後に、図３Ｄに示されるように、ドープされたガラス（窒化物／酸化物、ＢＰＳＧ、ＰＳＧ）を堆積し、金属化前の平坦化のためのリフローを必要に応じて行い、次に金属コンタクトの堆積及びソース、ゲート及びドレインコンタクトを露出するためのエッチングをすることにより、デバイスが完成される。」）
　
（ｃ）引用例１の上記記載事項（ｂ）及びFIG. 1Bを参照すると、FIG. 1Bにおいて、P- body(P- channel region18、Ｐ−チャネル領域１８）及びsource region14（ソース領域１４）は、少なくとも部分的にP+ Sinker28（Ｐ＋シンカー２８）内に形成されていることが見てとれる。
　
（ｄ）引用例１のFIG. 3Bにおいて、GATE58（ゲート５８）は、N-drift region（Ｎ−ドリフト領域）の一部分の上に形成されていることが見てとれる。
　
（ｅ）引用例１のFIG. 3Cにおいて、右側のN+領域６０は、N-drift region（Ｎ−ドリフト領域）にGATE（ゲート）から間隔を置いて形成されていることが見てとれる。
　
（イ）引用発明
　引用例１の上記記載事項（ｂ）には、「チャネルのドーパントホウ素、１Ｅ１３から５Ｅ１４のドーズ量）は、ゲート下方における横方向へのチャネルドーパントのドライブイン後にチャネル領域を形成する」ことが開示されているから、「ドーパントホウ素をインプラントし、ゲート下方における横方向へのチャネルドーパントのドライブインによりチャネル領域を形成する」ことが明らかである。
　したがって、FIG. 2ないしFIGS. 3A-3Dを参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「接地されたソースを有し、ＲＦ／マイクロ波の利用に適用できる横型ＤＭＯＳトランジスタを製造する方法であって、
　Ｐ＋基板及びＰ−エピタキシャル層４２を開始材料として提供し、
　深いＰ＋シンカーマスク及びインプラント（５Ｅ１５ドーズ量のホウ素）をソースを接地するためになし、
　Ｐ−又はＰ＋基板に、Ｎ−ドリフト領域４６を形成し、
　活性領域のマスクを形成して、ドープされたシンカー領域４４をドライブインし、フィールド酸化物５２を成長し、
　ゲート酸化とポリシリコン堆積の後、ポリシリコンゲート５８をエッチングにより形成し、
　ドーパントホウ素をインプラントし、ゲート下方における横方向へのチャネルドーパントのドライブインによりチャネル領域を形成し、
　Ｎ＋ドープマスクで、Ｎ＋（ドレインコンタクト、ゲートコンタクト、ソース領域）となるすべての領域を露出させ、Ｐ＋領域（Ｐ＋シンカー、Ｐボディ）を覆い、次にドレイン領域６０とソース領域６２を形成する方法。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
（ア）引用発明の「ＲＦ／マイクロ波の利用に適用できる横型ＤＭＯＳトランジスタ」、「Ｐ＋」と「Ｐ−」、「Ｎ−」と「Ｎ＋」、「活性領域」、及び「ドレイン領域６０」は、それぞれ補正発明の「信頼性の高い大電力ＲＦ側方拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）」、「第１の伝導型」、「第２の伝導型」、「デバイス領域」、及び「ドレーン領域」に相当する。
　
（イ）引用発明の「Ｐ＋基板及びＰ−エピタキシャル層４２を開始材料として提供し」が、補正発明の「主面を有し、前記主面の上に第１の伝導型のエピタキシャル層を有する前記第１の伝導型の基板を設けるステップ」に相当することは明らかである。
　
（ウ）引用発明の「『活性領域のマスクを形成して』、『フィールド酸化物５２を成長し』」は、補正発明の「前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップ」に相当することは明らかである。
　
（エ）引用発明では、「Ｐ−又はＰ＋基板に、Ｎ−ドリフト領域４６を形成し」、「Ｎ＋ドープマスクで、Ｎ＋（ドレインコンタクト、ゲートコンタクト、ソース領域）となるすべての領域を露出させ、Ｐ＋領域（Ｐ＋シンカー、Ｐボディ）を覆い、次にドレイン領域６０とソース領域６２を形成する」から、FIG. 3A及び3Cも参照すると、引用発明の「Ｎ−ドリフト領域４６」は、補正発明の「第２の伝導型のドーピングされたウェル」に相当する。
　更に、引用発明では、「ドリフト領域４６」は「Ｎ−」領域であり、「ドレイン領域６０」は「Ｎ＋ドープマスク」で形成されるから、引用発明の「Ｎ−ドリフト領域４６」は、補正発明の「前記ＬＤＭＯＳのドレーンに対して軽くドーピングされたドレーン・ドリフト領域」にも相当するといえる。
　したがって、補正発明と引用発明とは、「前記表面に第２の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記ＬＤＭＯＳのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップ」を含む点で一致する。
　
（オ）引用発明の「深いＰ＋シンカーマスク及びインプラント（５Ｅ１５ドーズ量のホウ素）をソースを接地するためになし」は、補正発明の「前記表面に前記第１の伝導型のシンカー領域を形成し」に相当することが明らかである。
　更に、引用発明では、「『Ｎ−ドリフト領域４６を形成し』、『ドープされたシンカー領域４４をドライブイン』」する。
　したがって、補正発明と引用発明とは、「前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルを形成した後に、ドライブを実行するステップ」を含む点で共通している。
　
（カ）引用発明の「ゲート酸化」は補正発明の「ゲート酸化物を形成するステップ」に相当することが明らかであるから、FIG. 3Bも勘案すると、補正発明と引用発明とは、「前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップ」と、「前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップ」とを含む点で一致する。
　
（キ）引用発明の「ドーパントホウ素をインプラントし」は補正発明の「ドーパント・インプラント」に相当し、引用発明の「チャネルドーパントのドライブイン」は「熱的ドライブイン」に相当するから、FIG. 3Cも勘案すると、補正発明と引用発明とは、「ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第１の伝導型のチャネル領域を形成するステップ」を含む点で一致する。
　
（ク）引用発明では、「ポリシリコンゲート５８」を形成し、Ｎ＋となるすべての領域を露出させ、Ｐ＋領域を覆い、「ソース領域」を形成するから、FIG. 3Cも勘案すると、補正発明と引用発明とは、「前記チャネル領域に前記ゲートと整列する前記第２の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップ」を含む点で一致するといえる。
　
（ケ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞  
「信頼性の高い大電力ＲＦ側方拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）を製造する方法であって、
　主面を有し、前記主面の上に第１の伝導型のエピタキシャル層を有する前記第１の伝導型の基板を設けるステップと、
　前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
　前記表面に第２の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記ＬＤＭＯＳのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
　前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルを形成した後に、ドライブを実行するステップと、
　前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
　前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
　ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第１の伝導型のチャネル領域を形成するステップと、
　前記チャネル領域に前記ゲートと整列する前記第２の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップとを含む方法。」
　
＜相違点１＞
　「フィールド酸化物」と「第２の伝導型のドーピングされたウェル」それぞれを形成する順序について、補正発明では「前記フィールド酸化物を形成した後」に、「ドーピングされたウェルを形成する」のに対し、引用発明では、「『Ｎ−ドリフト領域４６を形成し』、『フィールド酸化物５２を成長し』」ており、ステップの順序が異なる点。
　
＜相違点２＞
　「第２の伝導型のドーピングされたウェルを形成するステップ」、及び「『前記第１の伝導型のシンカー領域を形成し』、『ドライブを実行する』ステップ」について、補正発明では、当該「ウェルを形成するステップ」と、「前記表面に前記第１の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップ」とを含むのに対し、引用発明では、「深いＰ＋シンカーマスク及びインプラント（５Ｅ１５ドーズ量のホウ素）をソースを接地するためになし、　Ｐ−又はＰ＋基板に、Ｎ−ドリフト領域４６を形成し、　活性領域のマスクを形成して、ドープされたシンカー領域４４をドライブインし、フィールド酸化物５２を成長し」ている点。
　
＜相違点３＞
　補正発明では、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」ものであるのに対し、引用発明では、少なくともFIG. 3A-3Dに示される断面図においては、チャネル領域及びソース領域６２が、Ｐ＋シンカー領域４４内に形成されていない点。
　
エ　判断
（ア）相違点１について
　高耐圧ＭＩＳ型半導体装置を製造する方法において、低濃度のドレイン・ドリフト領域を形成する前に、フィールド酸化物を形成することは、例えば、下記の周知例１ないし周知例３に記載されているように周知技術である。
　そして、ＤＭＯＳトランジスタが高耐圧トランジスタであることは当業者において知られていることであるから、引用発明において、Ｎ−ドリフト領域４６を形成する前に、フィールド酸化物５２を形成することに、格別の困難性は認められない。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ａ）周知例１：特開昭６２−２７４７６７号公報
・「
第３図（ａ）参照
　本発明の方法により高耐圧ＭＯＳ半導体装置を形成するに際しては、先ず、例えば数１０Ωcm程度の比抵抗を有するｐ−型シリコン基板（ｐ−ｓｕｂ）面に通常の方法によりｎ型不純物を選択的に導入して…程度のキャリア濃度を有するｎ−型ウェル１を形成し、例えば通常の選択イオン注入技術と選択酸化技術を用いて素子形成領域２１を画定する
フィールド酸化膜２
を形成
・「
第３図（ｄ）参照
　次いで第２のレジストマスク２４でソース形成領域の上部を覆い、
ゲート電極５に整合してドレイン側素子形成領域全面にＢ
＋
を所定の低ドーズ量で浅くイオン注入
１０６はＢ
＋
低濃度注入領域を示す
・
「第３図（ｆ）参照
　次いで第３のレジストマスク２６を除去した後、
所定の熱処理を行って前記Ｂ
＋
低濃度注入領域１０６
を活性化せしめて
ドレイン側素子形成領域に
ｐ
−
型オフセット領域６
をそれぞれ形成
　
（ｂ）周知例２：特開昭５０−１１７８９号公報
・「以下、本発明をｐチヤンネルＭＩＳ電界効果トランジスタに適用した場合の例をその製造工程にそつて
第１図
(a)　ｎ型のSi半導体基板１を用意し、…、例えばSi３N４膜Ａを形成する。
(b)
厚く酸化膜Ｂを形成
…
(d)
ドレイン側の基板表面１ｄに対してボロンのイオン（B
＋
）打ち込みを行い、表面にボロン打ち込み層４をつくる
(e)
ドレイン側の前記ボロン打ち込み層４のボロンを基板内に引延し拡散してp
−
領域５を形成
…
(g)　露出する基板表面よりボロンを高濃度に拡散してp＋ソース領域８およびp＋ドレイン領域９を形成する。」（第２ページ左下欄第３行〜右下欄第１８行」
　
（ｃ）周知例３：特開昭５２−１１７０８１号公報
・「第１図〜第７図は、本発明の一実施例であるシリコンゲート構造の高耐圧ＭＯＳ　ＩＣ　およびその製法を工程順に示す断面図である。
　同図を用いて上記の高耐圧ＭＯＳ　ＩＣ　およびその製法を工程順に詳述する。
　（ア）　Ｎ型シリコン基板１全面を熱酸化して１〜1.5 μｍ程度の
フイールド酸化シリコン膜２を形成
第１図
　（イ）　二重拡散形式のドレイン層を形成するために、ドレイン層を形成すべき基板１上を除いた基板１上にフオトレジスト膜５を形成する。このフオトレジスト膜５をマスクとして、基板１上から酸化シリコン膜３を介して
ドレイン領域の基板１にボロン等のアクセプタ不純物６をイオン注入
第３図
　（ウ）　
熱処理を行うことにより、上記不純物６を基板１中に拡散して
低濃度の第１ドレイン層６ａを形成
第４図
　（エ）　…かつ同一導電型のボロン等の不純物をイオン注入し、しかる後熱処理を行って、前記第１ドレイン層６ａよりも浅くしかもそれよりも高濃度の第２ドレイン層７並びにソース層７ａを形成する。この際同時に、…（第６図）。
…
　上述したように本発明にかかるシリコンゲート構造の高耐圧ＭＯＳ　ＩＣ　およびその製法は、下記に述べるような種々の利点を有するものである。
　(1)　ドレイン領域は、第１ドレイン層６ａ内にこれよりも高濃度の第２ドレイン層７が内包された構造のいわゆる二重拡散形式のものである。」（第２ページ左上欄第１４行〜右下欄第１８行）
　
（イ）相違点２について
ａ　上記＜相違点２＞を次のように＜相違点２−１＞及び＜相違点２−２＞に分けて、以下で検討する。
＜相違点２−１＞
　「第２の伝導型のドーピングされたウェルを形成するステップ」、及び「『前記第１の伝導型のシンカー領域を形成』し、『ドライブを実行する』ステップ」について、補正発明では、当該「ウェルを形成」し、「シンカー領域を形成」し、「ドライブを実行する」、すなわち先に「ドレーン・ドリフト領域を形成」するのに対し、引用発明では、「深いＰ＋シンカーマスク及びインプラント」をなし、「Ｎ−ドリフト領域４６を形成」し、「シンカー領域４４をドライブイン」しており、両者において工程順序が異なる点。
＜相違点２−２＞
　当該「ドライブを実行する」について、補正発明では、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」に実行するのに対し、引用発明では「ドープされたシンカー領域４４をドライブイン」するものの、当該ドライブインが「Ｎ−ドリフト領域４６の表面ドーパント集中を減少させるため」であるのか明らかでない点。
　
ｂ　先ず、相違点２−１について検討する。
　共通コンタクトによりソース領域と互いに連結されて接地されるとともに、基板内に延長される領域を有する横型ＤＭＯＳを製造する方法において、先にドレイン・ドリフト領域の形成をし、その後に、当該基板内に延長される領域の形成を行うことは、例えば、下記の周知例４ないし周知例６に記載されているように周知技術である。
　引用発明の「シンカー領域４４」は、「共通コンタクトによりソース領域と互いに連結されて接地されるとともに、基板内に延長される領域」であるといえるから、引用発明において、ドリフト領域４６の形成後にシンカー領域のインプラントとドライブインを行い、補正発明のような工程順序を採用することは当業者であれば容易になし得たことである。
　よって、相違点２−１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ａ）周知例４：特開平９−１３９４３８号公報
・「【００１９】
【発明の実施の形態】以下、本発明を図に示す実施例について説明する。図１に本発明の一実施例を示す
表面電界緩和型ＬＤＭＯＳ
・「【００２２】また、
ソース領域４を含んでＰウェル１６に達するベース１７が設けられており、Ｐウェル１６からソース側に電流Ｉを流すようにしている
・「【００２３】次に、上記した表面電界緩和型ＬＤＭＯＳをＣＭＯＳおよびＮＰＮＴｒとともに、同一基板上に形成した構成を図４に示す。この図４に示すものは、ＳＯＩ（Silicon On Insulator）構造としたものである。すなわち、Ｎ+ 基板２１ｂ上にＮ- 層（図１のＮ型基板１に相当する層）２１ａを形成したＮ型基板２１とＰ型基板２０とをＳｉＯ2 等の絶縁膜２２を介して貼り合わせた貼り合わせ基板に、トレンチ溝２３を形成するとともにその溝内に酸化膜を形成して、素子分離された複数の素子領域を形成し、それぞれの素子領域にＬＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを形成している。
【００２４】この図４に示すものの製造方法を、図５、図６に示す工程図を基に説明する。まず、上記した貼り合わせ基板を用意し、それにトレンチ溝２３を形成するとともに、その溝内に酸化膜を形成し、さらに多結晶シリコン２４を埋設する。なお、この状態ではＮ型基板２１表面に酸化膜２５が形成されている。そして、図５（Ａ）に示すように、ＬＤＭＯＳの形成領域にディープＮ+ 層２６を形成し、その後、Ｐウェル１６、
Ｎウェル２を形成するためのイオン注入を行い
拡散させる
・「【００２７】ここで、Ｎd （ｘ）は、単位体積当たりの不純物濃度を表し、ｘは深さを表し、ｘj は、Ｎウェル層２とＰウェル層１６とのＰＮ接合深さを表す。次に、図５（Ｂ）に示すように、ＣＭＯＳの形成領域にＰウェル２７、Ｎウェル２８を形成するためのイオン注入を行い、拡散させる。その後、図５（Ｃ）に示すように、ＮＰＮＴｒの形成領域にイオン注入を行い、ドライブインしてベース２８を形成する。この時、
必要であればＬＤＭＯＳ領域にも同様にしてベース１７を形成
【００２８】次に、図６（Ａ）に示すように、ＬＯＣＯＳ酸化を行う。この工程により、ＬＤＭＯＳの形成領域にＬＯＣＯＳ酸化膜９が形成される。この後、ＬＤＭＯＳのゲート酸化膜６を形成するために、基板表面の酸化を行う。そして、基板表面にＰｏｌｙ　Ｓｉを形成し、リンをドープした後、フォトエッチングしてパターニングを行いＬＤＭＯＳのゲート電極７を形成する。
【００２９】この後は、通常の素子形成工程により、ＬＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを順次形成していき、最終的に図４に示すものを構成する。なお、ＬＤＭＯＳの形成領域においては、ゲートをマスクとして
Ｎウェル２内にチャネルＰウェル８およびソース領域４を拡散形成
　
（ｂ）周知例５：特開平５−３４３６７５号公報
・「【０００１】
【産業上の利用分野】本発明は一般的には電子パワーデバイスに関するものであり、更に詳細には
横型二重拡散絶縁ゲート電界効果トランジスタ
・「【０００９】
【実施例】図１を参照すると、製造工程の初期段階にある
ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ１０
・「【００１１】次に図３を参照すると、
ＩＧＦＥＴ本体２８
ホウ素が用いられ、
打ち込まれる
打ち込まれたドーパントは次にドライブインされてＩＧＦＥＴ本体２８が形成される
【００１２】トランジスタ１０の全表面を覆って第３のゲート絶縁体３０が成長される。この第３のゲート絶縁体は約２００オングストロームから約５００オングストロームの範囲にある好適厚さを有する。エッチングが行われて、ＩＧＦＥＴ本体２８の上に厚い絶縁体層２６まで広がる薄いゲート絶縁体３０が得られる。次にトランジスタ１０の全表面を覆って導電性ゲート３２が形成される。導電性ゲート３２は約３０００オングストロームから約５０００オングストロームの範囲にある厚さを有することが望ましく、多結晶シリコンを含む。導電性ゲート３２は望ましくは約１×１０２１原子／ｃｍ３の濃度を持つようにＰＯＣ１３をドープされる。導電性ゲート３２は次にエッチされ、薄いゲート絶縁体３０の上にＩＧＦＥＴ本体２８を覆うように、また厚い絶縁体層２６の上をも覆うように加工される。薄いゲート絶縁体３０は導電性ゲート３２がＩＧＦＥＴ本体２８から絶縁されることを保証する。
【００１３】製造工程の残る重要な段階が図４に示されている。第４のマスク工程（図示されていない）によってＩＧＦＥＴ本体２８内部のソース領域３４のための打ち込みエリアが定義される。ドレイン領域３６の打ち込みは厚い酸化物領域２６および２７のマージンと揃えて行われる。これらの領域は高濃度に（Ｎ）ドーパントを打ち込まれる。好適実施例では砒素が用いられ、約１８０ｋｅＶのエネルギー、約４×１０１５原子／ｃｍ２から５×１０１５原子／ｃｍ２の範囲にある好適ドーズで打ち込まれる。次に第４のマスクが剥離される。ソース領域３４とドレイン領域３６の形成は、それぞれの領域で異なるドーパント濃度が必要であれば独立した工程で行われる。第５のマスク工程（図示されていない）によってバックゲート接続領域３８を形成するための打ち込みエリアがＩＧＦＥＴ本体２８中に定義される。バックゲート接続領域３８は高濃度に（Ｐ）ドーパントを打ち込まれる。好適実施例ではホウ素が用いられ、約１８０ｋｅＶのエネルギー、約２×１０１５原子／ｃｍ２から３×１０１５原子／ｃｍ２の範囲にあるドーズで打ち込まれる。この打ち込まれたドーパントは次にドライブインされ、ソース領域３４、ドレイン領域３６、そしてバックゲート接続領域３８が形成される。この拡散ドライブインは望ましくは約９００℃で約９０分間行われる。ソース領域３４の形成は、ソース領域３４とドリフト領域２４との間のＩＧＦＥＴ本体２８内にチャネル領域４０を定義する。チャネル領域４０のドーパント濃度は、ＩＧＦＥＴ本体２８へ別の打ち込みを行うことによって増大させることができ、それによってデバイス１０の特性を向上させることができる。導電性ゲート３２はチャネル領域４０中の伝導度を制御する。当業者には良く知られた工程によって次に
バックゲート接続領域３８、ソース領域３４、導電性ゲート３２、そしてドレイン領域３６へ金属コンタクト（図示されていない）が形成
　
（ｃ）周知例６：特開昭５９−１１７２６９号公報
・「第３図に示す
ＤＭＯＳトランジスタ
　出発部材（第５図参照）は、基板１０であり、この場合、例えば、…ｐ形導電性シリコン基板である。この基板内に、…のドーピング濃度を有するｎ形層３を、ヒ素イオンの注入によって形成する。…次に、熱酸化物層８を表面２上に形成し、窒化シリコン層２０をこの層上に半導体技術において既知のように形成する。…多結晶シリコン層１１をデポジツトする。この層は、…第２のゲート電極の形状に形成される。…
　次に、ゲート電極１１を熱酸化し（第６図参照）、約０．４μmの厚さを有する酸化シリコン層２１を形成する。ホトラツカーマスク２２を、ドレイン電極が形成される側に設けた後、
ホウ素イオン２３を
注入
このようにして、イオン注入ｐ形層４が形成
　ホトラツカーマスク２２を除去した後、
ｐ形層４を、加熱により、シリコン内を
基板１０の内部までさらに拡散させる
　
ｃ　次に、相違点２−２について検討する。
（ｃ−１）「前記ドーピングされたウェル」の形成、すなわち「ドレーン・ドリフト領域」の形成、及び「『シンカー領域を形成』し、『ドライブを実行する』」ことについて、本願の明細書には、次のように記載されている。
「【００１５】
  図３Ａ−３Ｆは、本発明の他の実施態様に従ってＬＤＭＯＳを製造するステップを示す断面図である。この場合にも、Ｐ＋シリコン基板４０は、デバイス領域の周りに形成されたフィールド酸化物４４を伴う１表面上にＰ−エピタキシャル層４２を有する。Ｎ−ドリフト領域を形成するときにブランケット拡散を用いるのではなくて、Ｎ−ドリフト領域を限定するためにマスクが用いられる。
Ｎ−ドリフト領域４６は
Ｎ−ウェル・インプラント
砒素
１Ｅ１１〜５Ｅ１３ドーズ量
によって形成
【００１６】
　図３Ｂにおいて、Ｐ＋シンカー５２がマスク及びインプラントにより形成され（ホウ素又はＢＦ２，＞５Ｅ１５ドーズ量）、該シンカーは上側グランド・コンタクトでソース接地を提供する。
シンカー・ドライブは６０分間から８００分間にわたる、１０００−１２７０℃
　
（ｃ−２）他方、引用例１の上記「イ　（ア）」の記載事項（ｂ）には、「Ｎ−ドリフト領域４６」の形成、並びに「Ｐ＋シンカー４４」の形成及びドライブインについて、次のように記載されている。
「深いＰ＋シンカーマスク及びインプラント（５Ｅ１５ドーズ量のホウ素）がソースを接地するためになされる。Ｐ−又はＰ＋基板に、
Ｎ−ドリフト領域４６が形成
ヒ素、５Ｅ１０−５Ｅ１２ドーズ量
ドープされたシンカー領域４４が１，０００−１，２７０℃で６０−８００分間ドライブイン
　
（ｃ−３）本願の明細書に記載された「Ｎ−ドリフト領域４６」を形成する際の、「Ｎ−ウェル・インプラント」の砒素の「ドーズ量１Ｅ１１〜５Ｅ１３」と、引用例１に記載された「Ｎ−ドリフト領域４６」を形成する際のヒ素の「ドーズ量５Ｅ１０−５Ｅ１２」とは、数値範囲が重なること、及び本願の明細書に記載された「シンカー・ドライブ」の「６０分から８００分間にわたる、１０００−１２７０℃」と、引用例１に記載された「シンカー領域４４」のドライブインの「１，０００−１，２７０℃で６０−８００分間」とは、両者の条件の数値範囲が重なることを勘案すると、引用例１に記載の技術においても、本願明細書に開示の技術と同様な、シンカー領域４４のドライブを行っているから、引用発明は、補正発明の「前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行する」という構成を実質的に備えているといえる。
　
　仮に、引用発明が当該構成を実質的に備えているといえないとしても、本願の明細書の発明の詳細な説明には、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」についての直接的に説明する記載はなく、本願の明細書等全般を精査しても、補正発明の当該構成の技術的意義は記載されていない。
　したがって、引用発明において、「ドライブを実行する」について、補正発明のように、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」に実行するものとすることは、当業者であれば適宜なし得たことである。
　
（ｃ−４）よって、引用発明において、上記相違点２−２に係る補正発明の構成を採用することは、当業者が容易になし得たことである。
　
ｄ　以上のとおりであるから、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）相違点３について
ａ　ソース接地をするためのシンカー領域を有する横型ＤＭＯＳトランジスタにおいて、シンカー領域を、チャネル領域及びソース領域が、少なくとも部分的に当該シンカー領域内に形成されるように配置することは、引用例１の上記「イ　（ア）」の記載事項（ｂ）及びFIG. 1Bの先行技術のＤＭＯＳトランジスタについての説明箇所、並びに下記の周知例７に記載されているように周知技術である。
　
（ａ）周知例７：特開平７−５０４１３号公報
・「【００１９】
【実施例】図５は、本発明の１つの実施例に基づいて提供されたＬＤＤラテラルＤＭＯＳトランジスタ５００の断面図である。ＬＤＤラテラルＤＭＯＳトランジスタ５００は、ゲート５０９、ドリフト領域５２２及びＰ＋埋込み層５０１が、ドレイン領域の周囲を取り囲む概ね環状の構造を有する。
【００２０】この実施例では、図５に示すように、ＬＤＤラテラルＤＭＯＳトランジスタ５００は、Ｐ−基層５０５上の低濃度にドープされたＰ−エピタキシャル層５１２によって形成されている。…」
・「【００２２】
図５は、Ｐボディ領域５０３とＰ−基層５０５の間の良好な接続を提供する高濃度Ｐ＋領域５０４を示す
共通Ｎ＋／Ｐボディ領域
【００２３】Ｎ＋ソース領域５０２及びＮ＋ドレイン領域５０７は、５．０×１０15／cm2またはそれ以上のドーズ量による通常の技術を用いて形成される。…。本発明の以下に述べる利点のために、ドリフト領域は、…」
・「【００２５】所望に応じてもうけられるＰ＋領域５１３（例えばホウ素をドープされた領域）は、ソース−Ｐボディ間の分路を提供し、Ｐボディ領域５０３との良好な接触を提供する。もしＰ＋領域５１３が提供されなければ、Ｐボディ領域５０３は、ソース・ボディ結合５２０に直接または高濃度Ｐ＋領域５０４と共に接触する。トランジスタ５００のゲート酸化層５１０及びゲート５０９は、通常の方法を用いて形成される。」
　
・周知例７の図５から、Ｐボディ領域５０３及びＮ＋ソース領域５０２は、少なくとも部分的に高濃度Ｐ＋領域５０４内に形成されていることが見てとれる。また、周知例７に記載の「高濃度Ｐ＋領域５０４」は補正発明の「シンカー領域」に相当するといえる。
　
ｂ　そして、引用発明においても、そのＤＭＯＳトランジスタの製造方法を、シンカー領域の配置として、上記周知技術のような、チャネル領域及びソース領域が、少なくとも部分的に当該シンカー領域内に形成される構造を採用することに格別の困難性も、阻害要因もない。
　したがって、引用発明では、チャネル領域の形成及びソース領域６２の形成を、いずれもシンカー領域４４のドライブイン後に行っているから、引用発明において、上記検討のとおり、シンカー領域の配置として、周知技術のような配置を採用し、補正発明のように、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」ものとすることは、当業者であれば当然想到し得たことである。
　
ｃ　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（エ）判断についてのまとめ
　以上検討したとおり、相違点１ないし相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　  
　以上のとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものでもあるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１ないし１６に係る発明は、平成２２年８月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１６に記載された事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に外国において頒布された刊行物である国際公開第９８／１１６０９号（引用例１、再掲）には、「LATELAL DMOS TRANSISTOR FOR RF/MICROWAVE APPLICATIONS」（発明の名称）に関して、FIGS. 1A-1BないしFIG. 4とともに上記「第２　２（２）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（２）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。 
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。