【事件の表示】
　特願２００３−１１２４５７「ＭＩＳ電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成１６年１１月１１日出願公開，特開２００４−３１９８０８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年４月１７日の出願であって，平成２１年５月２７日付けの最後の拒絶理由通知に対して，同年７月２８日に意見書及び手続補正書が提出されたが，前記同年７月２８日付け手続補正書でした補正は，平成２２年６月２３日付けで却下されるとともに，同日付けで拒絶査定がされ，これに対し，同年９月２２日に審判請求がされるとともに手続補正書が提出され，さらに，前置審査における同年１０月２２日付けの最後の拒絶理由通知に対して，同年１２月２２日に意見書及び手続補正書が提出されたものである。
　その後，当審における平成２３年１２月２日付けの審尋に対して，平成２４年１月１７日に回答書が提出されている。
　
第２　補正の却下の決定
　
［補正却下の決定の結論］
　平成２２年１２月２２日に提出された手続補正書による補正を却下する。
　
［理由］
１　本件補正の内容
　平成２２年１２月２２日に提出された手続補正書による補正（以下「本件補正」という。）は，特許請求の範囲の補正を含むものであり，その内容は以下のとおりである。
　
〈補正事項ａ〉
　補正前の請求項１の「単一のエピタキシャル半導体層」を，補正後の請求項１の「単一の完全空乏型のエピタキシャル半導体層」と補正する。
〈補正事項ｂ〉
　補正前の請求項２の「前記凸状構造のエピタキシャル半導体層の径より幅広い導電膜」を，補正後の請求項２の「前記凸状構造のエピタキシャル半導体層の径より幅広い柱状構造の導電膜」と補正する。
〈補正事項ｃ〉
　明細書の段落【０００４】を，請求項１の補正と対応するように補正する。
　
２　新規事項の追加の有無，及び補正の目的の適否について
（１）補正事項ａについて
　　ア　補正後の請求項１の「単一の完全空乏型のエピタキシャル半導体層」は，本願の願書に最初に添付した明細書（段落【０００５】，【０００６】等）に記載されているから，補正事項ａは，本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項ａは，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　　イ　補正事項ａは，補正前の請求項１に係る発明の発明特定事項である「単一のエピタキシャル半導体層」について技術的限定を加えるものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　したがって，補正事項ａは，特許法第１７条の２第４項に規定する要件を満たす。 
　
（２）補正事項ｂについて
　　ア　補正事項ｂにより補正された事項は，本願の願書に最初に添付した図面の図１等に記載されているものと認められるから，補正事項ｂは，当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項ｂは，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たす。
　　イ　補正事項ｂは，補正前の請求項２に係る発明の発明特定事項である「前記凸状構造のエピタキシャル半導体層の径より幅広い導電膜」について技術的限定を加えるものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　したがって，補正事項ｂは，特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項ｃについて
　補正事項ｃは，補正事項ａと同様に，当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項ｃは，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たす。
　
（４）小括
　以上のとおりであるから，本件補正は特許法第１７条の２第３項及び第４項の規定を満たすものである。
　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）どうかについて，以下において更に検討する。
　
３　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は，次のとおりである。
　
「【請求項１】
　半導体基板と，前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の完全空乏型のエピタキシャル半導体層と，前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と，少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)と，前記ドレイン領域(あるいはソース領域)の一部側面を除く，前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と，前記ドレイン領域，前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」
　
（２）引用例の表示
　引用例１．特開平１−２０２８６５号公報
　　
（３）引用例１の記載と引用発明
（３−１）引用例１の記載
　前置審査における拒絶理由に引用された，本願の出願前に日本国内において頒布された刊行物である，特開平１−２０２８６５号公報（以下「引用例１」という。）には，「半導体装置およびその製造方法」（発明の名称）に関して，第１図，第２図とともに，次の記載がある。
　
　　ア　特許請求の範囲
・「１．　半導体基板と，
　前記半導体基板表面に形成された第１導電型の第１の不純物領域と，
　前記第１の不純物領域上に成長し，第２導電型の不純物を添加された単結晶シリコン層と，
　前記単結晶シリコン層表面に形成された第１導電型の第２の不純物領域と，
　前記単結晶シリコン層側面周囲にゲート酸化膜を介して形成されたゲート電極と，
　前記第１の不純物領域，前記第２の不純物領域，および前記ゲート電極にそれぞれ接続された金属配線層と
　を有することを特徴とする半導体装置。」（１頁左下欄５〜１７行）
　
　　イ　発明の背景等
・「（産業上の利用分野）
　本発明は半導体装置およびその製造方法に係り，特にＭＯＳ　ＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。」（２頁左上欄１４〜１８行）
・「（発明が解決しようとする課題）
　このように，従来のＭＯＳ　ＦＥＴおよびその製造方法においては，一方でゲート長を短くすることには微細パターン形成の技術水準による制約があり，また他方，集積度を上げるためにはゲート幅を長くとることもできず，従って電流駆動力を上げることができないという問題があった。また，ソース領域およびドレイン領域に接続される配線の自由度が小さいという問題もあった。
　本発明は上記事情を考慮してなされたもので，微細パターン形成の技術水準に制約されることなく微細なゲート長を実現し，またゲート幅を実効的に増大させ，さらにソース領域およびドレイン領域に接続される配線の自由度を増加させる半導体装置およびその製造方法を提供することを目的とする。」（２頁左下欄１７行〜同頁右下欄１２行）
　
　　ウ　実施例
・「（実施例）
　本発明の一実施例による半導体装置の断面を第１図に示す。Ｐ型シリコン基板からなる半導体基板１上に素子分離のためのシリコン酸化膜１１が形成され，素子領域を分離している。素子領域の半導体基板１表面には，砒素Ａｓまたは燐Ｐを添加したＮ＋不純物領域２が形成されている。このＮ＋不純物領域２上の所定の場所に，ボロンＢを濃度５×１０１６〜２×１０１７ｃｍ−３程度添加したＰ型単結晶シリコン層５が成長している。この単結晶シリコン層５表面には，砒素Ａｓまたは燐Ｐを添加したＮ＋不純物領域６が形成されている。
　そしてＮ＋不純物領域２，６は，ＭＯＳ　ＦＥＴのソース領域およびドレイン領域を構成し，単結晶シリコン層５周囲側面は，ＭＯＳ　ＦＥＴのチャネル領域となっている。また単結晶シリコン層５に添加されている上記ボロンＢ濃度は，ＭＯＳ　ＦＥＴのゲート酸化膜の膜厚が５０〜２５０Å程度で，ＮチャネルＭＯＳ　ＦＥＴの閾値電圧が０．８Ｖ程度になる濃度である。
　単結晶シリコン層５側面周囲には，ゲート酸化膜８を介して，燐Ｐを添加した多結晶シリコン層からなるゲート電極１４が形成されている。さらにソース領域，ドレイン領域としてのＮ＋不純物領域２，６および多結晶シリコン層からなるゲート電極８は，それぞれアルミニウムＡｌからなる金属配線層１５，１６，１７に接続されている。」（３頁左下欄１行〜同頁右下欄７行）
・「次に，本発明の一実施例による半導体装置の製造方法を第２図を用いて説明する。Ｐ型シリコン基板からなる半導体基板１表面に，砒素Ａｓまたは燐Ｐをイオン注入して，Ｎ＋不純物領域２を形成する。そしてＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて全面にシリコン酸化膜３を堆積した後，Ｎ＋不純物領域２上の所定の場所にホール４を開孔する（第２図（ａ））。
　次いで気相成長法を用いて，開孔したホールにのみ選択的に単結晶シリコン層５を成長させる。このとき成長させる単結晶シリコン層５にはボロンＢを濃度５×１０１６〜２×１０１７ｃｍ−３程度添加している。この単結晶シリコン層５周囲側面がＭＯＳ　ＦＥＴのチャネル領域となり，単結晶シリコン層５に添加した上記ボロンＢ濃度は，ＭＯＳ　ＦＥＴのゲート酸化膜の膜厚が５０〜２５０Å程度で，ＮチャネルＭＯＳ　ＦＥＴの閾値電圧が０．８Ｖ程度になる濃度である（第２図（ｂ））。
　次いで全面に砒素Ａｓまたは燐Ｐをイオン注入して，単結晶シリコン層５表面にＮ＋不純物領域６を形成する（第２図（ｃ））。このＮ＋不純物領域６および半導体基板１表面に形成されたＮ＋不純物領域２が，ＭＯＳ　ＦＥＴのソース領域およびドレイン領域となる。続いて弗酸等を用いてシリコン酸化膜３をエッチング除去した後，全面に薄いシリコン酸化膜７を形成する。単結晶シリコン層５側面周囲に形成されたこのシリコン酸化膜７が，ＭＯＳ　ＦＥＴのゲート酸化膜８となる（第２図（ｄ））。
　次いで全面に燐Ｐを混入させた多結晶シリコン層を堆積し，所定の場所に形成されたレジスト等をマスクにしてエッチバックすることにより，シリコン酸化膜７上の凹部内に埋め込まれた多結晶シリコン層９を形成する（第２図（ｅ））。
　次いで全面にシリコン窒化膜等の酸化防止膜を堆積した後，選択的にエッチングして，素子領域上にのみ酸化防止膜１０を形成する。この酸化防止膜１０をマスクとして多結晶シリコン層９の酸化を行ない，素子分離領域に素子分離のためのシリコン酸化膜１１を形成する（第２図（ｆ））。そして酸化防止膜１０を除去した後，露出している多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成する。このとき単結晶シリコン層は多結晶シリコン層に比べて酸化されにくいために，Ｎ＋不純物領域６上には薄いシリコン酸化膜１３しか形成されない。なおここで，単結晶シリコン層５側面周囲にゲート酸化膜８を介して残存している多結晶シリコン層９が，ＭＯＳ　ＦＥＴのゲート電極１４となる（第２図（ｇ））。
　次いでＮ＋不純物領域２上のシリコン酸化膜１１の所定の場所およびゲート電極１４上のシリコン酸化膜１３の所定の場所にそれぞれコンタクトホールを開孔し，また同時にＮ＋不純物領域６上のシリコン酸化膜１３を除去する。そしてソース領域，ドレイン領域としてのＮ＋不純物領域２，６およびゲート電極７にそれぞれ接続されるアルミニウムＡｌからなる金属配線層１５，１６，１７を形成する（第２図（ｈ））。」（３頁右下欄８行〜４頁左下欄６行）
　
　　エ　発明の効果
・「［発明の効果］
　以上の通り本発明によれば，微細なゲート長を実現し，またゲート幅を実効的に増大させ，さらに配線の自由度を増加させることにより，半導体装置の高速化，高集積化を図ることができる。」（４頁右下欄１８行〜５頁左上欄２行）
　
（３−２）引用発明
　上記ア〜エによれば，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
　
「半導体基板１と，
　前記半導体基板１表面に形成されたＮ＋不純物領域２からなるソース領域と，
　前記Ｎ＋不純物領域２上に選択的に成長し，Ｐ型の不純物を添加された単結晶シリコン層５と，
　前記単結晶シリコン層５表面に形成されたＮ＋不純物領域６からなるドレイン領域と，
　前記単結晶シリコン層５側面周囲にゲート酸化膜８を介して形成された多結晶シリコン層９からなるゲート電極であり，前記単結晶シリコン層５側面周囲に露出している前記多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成した前記ゲート電極と，
　前記ソース領域，前記ドレイン領域，および前記ゲート電極にそれぞれ接続された金属配線層１５〜１７と
　を有することを特徴とするＭＯＳ　ＦＥＴ。」
　
（４）対比
　次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「選択的に成長し」た「単結晶シリコン層５」は，本願補正発明の「凸状構造(柱状構造あるいは筒状構造)の単一の」「エピタキシャル半導体層」に対応するので，引用発明の「前記Ｎ＋不純物領域２上に選択的に成長し，Ｐ型の不純物を添加された単結晶シリコン層５」は，本願補正発明の「前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の」「エピタキシャル半導体層」に相当する。
　　イ　引用発明の「前記単結晶シリコン層５表面に形成されたＮ＋不純物領域６からなるドレイン領域」は，本願補正発明の「前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)」に相当する。
　　ウ　引用発明の「前記半導体基板１表面に形成されたＮ＋不純物領域２からなるソース領域」は，本願補正発明の「少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して」「設けられたソース領域(あるいはドレイン領域)」に相当する。
　　エ　引用発明の「多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成した」部分には，多結晶シリコン層９が存在しなくなっているから，引用発明の「前記単結晶シリコン層５側面周囲に露出している前記多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成した前記ゲート電極」は，本願補正発明の「前記ドレイン領域(あるいはソース領域)の一部側面を除く，前記凸状構造のエピタキシャル半導体層の残りの全側面に」「設けられたゲート電極」に対応する。したがって，引用発明の「前記単結晶シリコン層５側面周囲にゲート酸化膜８を介して形成された多結晶シリコン層９からなるゲート電極であり，前記単結晶シリコン層５側面周囲に露出している前記多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成した前記ゲート電極」は，本願補正発明の「前記ドレイン領域(あるいはソース領域)の一部側面を除く，前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極」に相当する。
　　オ　引用発明の「前記ソース領域，前記ドレイン領域，および前記ゲート電極にそれぞれ接続された金属配線層１５〜１７」は，本願補正発明の「前記ドレイン領域，前記ソース領域及び前記ゲート電極に配設された配線体」に相当する。
　　カ　引用発明の「ＭＯＳ　ＦＥＴ」は，本願補正発明の「MIS電界効果トランジスタ」に相当する。
　
　そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「半導体基板と，前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一のエピタキシャル半導体層と，前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と，少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して設けられたソース領域(あるいはドレイン領域)と，前記ドレイン領域(あるいはソース領域)の一部側面を除く，前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と，前記ドレイン領域，前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」
　
《相違点》
《相違点１》
　本願補正発明は，「完全空乏型のエピタキシャル半導体層」を有するのに対して，引用発明は，本願補正発明の「エピタキシャル半導体層」に対応する「選択的に成長し」「た単結晶シリコン層５」を有するものの，完全空乏型かどうか不明である点。
　
《相違点２》
　本願補正発明は，「前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)」を有するのに対して，引用発明は，「前記半導体基板１表面に形成されたＮ＋不純物領域２からなるソース領域」を有するものである点。
　
（５）相違点１，２についての判断
（５−１）相違点１について
　　ア　以下の周知文献１や拒絶理由通知で引用した文献２（以下「周知文献２」という。）に記載されているように，シリコン基板表面に対して垂直方向にチャネルを有する縦型ＭＯＳ半導体装置において，完全空乏型とすることは，周知の技術である。
　
　周知文献１：特開平４−２９４５８５号公報
　周知文献１（特に，段落【０００４】，【００２０】，及び，図１０（ａ）の記載を参照。）には，「薄膜ＳＯＩ基板等に形成したＭＯＳ型半導体装置において基板部分が完全に空乏化することにより素子特性が向上することが見いだされており，こうした完全空乏化デバイスの研究が行われている。」（段落【０００３】），「このような占有面積の小さなデバイス，完全空乏化デバイスや２ゲートデバイスの実現には様々な方法が試みられているが，その一つの方法として，シリコン基板表面に対して垂直方向にチャネルを有する縦型ＭＯＳ半導体装置を用いる方法がある。すなわち，チャネルをシリコン基板表面に対して垂直方向に形成することにより，チャネル長を短くしたり，チャネル幅を小さくしなくても占有面積を減少させることができる。また，チャネル領域の周囲にゲート電極を容易に形成することができ，チャネル領域を十分細い柱状にすることにより基板部分を完全に空乏化することができる。」（段落【０００４】），「なお，本実施例図５における溝は図１０（ａ）のようにシリコン柱５の周囲すべてに形成されてもよく，また，図１０（ｂ）のようにシリコン柱５の相対する２つの側面に沿って形成されてもよい。図１０（ａ）の場合には，チャネルはシリコン柱５の周囲に形成され，シリコン柱が十分細ければ空乏層が重なり合い，完全空乏化デバイスとなる。」（段落【００２０】）との記載がある。
　
　周知文献２：特開平５−１３６３７４号公報（拒絶理由通知で引用）
　周知文献２（特に，段落【００８０】，図１の記載を参照。）には，「本発明によるトランジスタのチャネル領域では，ゲート電極の対向部分に挟まれたチャネル領域の対向部分方向の幅（ｄ3 ）と，チャネル領域の半導体の不純物濃度とが以下のように決定される。つまり，ゲート電圧がＯＦＦ時であっても対向部分の両側から伸びる空乏層がつながり空乏化するように適宜選択される。具体的にはゲート電極の対向部分方向のチャネル領域の幅をｄ3 ，同方向に両側から伸びる空乏層の幅をＷとしたときｄ3 ≦Ｗという関係を満足するようにする。これは両対向電極間のチャネル領域が空乏層化していると，反転層が形成されるレベルまでゲート電圧を上昇しても前記チャネル領域内部にかかる電界が緩和されて素子の特性が向上する」（段落【００８０】）ことが，記載されている。
　
　　イ　そして，基板部分を「完全空乏型」とすると，トランジスタの素子特性が向上することは，当業者において自明のことであるから，引用発明の「選択的に成長し，Ｐ型の不純物を添加された単結晶シリコン層５」に上記周知技術を適用して，「完全空乏型」とすることは，当業者が直ちに想到し得ることである。
　　ウ　したがって，引用発明において，本願補正発明のごとく「選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の完全空乏型のエピタキシャル半導体層」を有するようになすことは，当業者が適宜なし得たことである。
　
（５−２）相違点２について
　　ア　引用例１の「Ｐ型シリコン基板からなる半導体基板１表面に，砒素Ａｓまたは燐Ｐをイオン注入して，Ｎ＋不純物領域２を形成する。」（３頁右下欄９〜１２行），「次いで気相成長法を用いて，開孔したホールにのみ選択的に単結晶シリコン層５を成長させる。」（３頁右下欄１６〜１７行），「そして酸化防止膜１０を除去した後，露出している多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成する。」（４頁右上欄９〜１１行）という一連の製造方法に関する記載を参照すると，引用発明は，「前記Ｎ＋不純物領域２上に選択的に成長し，Ｐ型の不純物を添加された単結晶シリコン層５」を形成した後に，「前記単結晶シリコン層５側面周囲にゲート酸化膜８を介して形成された多結晶シリコン層９からなるゲート電極であり，前記単結晶シリコン層５側面周囲に露出している前記多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成した前記ゲート電極」を形成していることは明らかである。
　　イ　そして，一般に，「酸化」は酸化雰囲気での熱処理によって行うことが慣用手段であり，また，熱処理により不純物が拡散することは，当該技術分野の技術常識であるから，引用発明の「多結晶シリコン層９上面を酸化」する熱処理により，引用発明の「Ｎ＋不純物領域２」の不純物が拡散して，引用発明の「Ｐ型の不純物を添加された単結晶シリコン層５」の少なくとも底部に拡散層（拡散によりはい上がった不純物領域）が形成されることは，自明のことであると言える。
　　ウ　なお，請求人は審尋の回答書において，「本願発明に引用文献２の技術を適用した場合，エピタキシャル成長半導体層は，はい上がったｎ＋型ソース領域で完全に満たされることになり，チャネル領域は形成できなくなります。」（２頁２〜５行）などと主張するが，引用例１の第１図，第２図（ｈ）の記載を参照すると，Ｐ型単結晶シリコン層５の底部には，Ｎ＋不純物領域２から拡散したＮ＋不純物層が明示されていないことから判断して，引用例１のＰ型単結晶シリコン層５の底部に，Ｎ＋不純物層領域２から熱処理により拡散してできるＮ＋不純物層は，わずかな厚さであると認められ，少なくとも，引用発明においては，Ｐ型単結晶シリコン層５がはい上がったＮ＋不純物領域で完全に満たされることはなく，その底部に所定の厚さのＮ＋不純物層が形成されるものと認められる。
　　エ　そうすると，相違点２は実質的なものではなく，仮に，実質的なものであるとしても，引用発明の「半導体基板１表面に形成されたＮ＋不純物領域２からなるソース領域」に，引用発明の「単結晶シリコン層５側面周囲に露出している前記多結晶シリコン層９上面を酸化してシリコン酸化膜１２を形成」する処理を行うことにより，本願補正発明のように，「前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)」を有するようになすことは，当業者が適宜なし得たことと認められる。
　
（６）小括
　以上のとおり，上記相違点１，２に係る構成とすることは，当業者が適宜なし得たことである。
　したがって，本願補正発明は，当該技術分野における周知の技術を勘案することにより，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　補正の却下の決定についてのまとめ
　以上のとおりであるから，本件補正は，平成１８年法律５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により，却下すべきものである。
　
第３　本願発明について
１　本願発明
　以上のとおり，本件補正（平成２２年１２月２２日に提出された手続補正書による補正）は却下されたので，本願の請求項１〜３に係る発明は，平成２２年９月２２日に提出された手続補正書の請求項１〜３に記載されたとおりのものであり，そのうち，請求項１に係る発明（以下「本願発明」という。）は，次のとおりである。
　
「【請求項１】
　半導体基板と，前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一のエピタキシャル半導体層と，前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と，少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)と，前記ドレイン領域(あるいはソース領域)の一部側面を除く，前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と，前記ドレイン領域，前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」
　
２　引用例１の記載と引用発明
　引用例１の記載と引用発明については，前記第２，３，（３−１）〜（３−２）において認定したとおりである。
　
３　対比・判断 
　前記第２，２，（１）で検討したように，本願補正発明は，本件補正前の発明の「単一のエピタキシャル半導体層」を，「単一の完全空乏型のエピタキシャル半導体層」と限定したものである。逆に言えば，本件補正前の発明（本願発明）は，本願補正発明から，上記の「完全空乏型」の限定をなくしたものである。 
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２，３において検討したとおり，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
第４　結言 
　以上のとおり，本願発明は，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条第２項の規定により，特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。