【事件の表示】
　特願２００６−１４５６８３「シフトレジスタとこれを用いた表示装置及びその駆動方法」拒絶査定不服審判事件〔平成１８年１２月　７日出願公開、特開２００６−３３１６３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年５月２５日（パリ条約による優先権主張　２００５年５月２６日、大韓民国）の特許出願であって、平成２１年８月３日付けの拒絶理由通知に対して同年１１月１０日に意見書及び手続補正書が提出されたが、平成２２年６月１１日付けで拒絶査定がなされた。
　それに対して、同年１０月１４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１月１７日付けで審尋がなされ、同年３月３１日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１０月１４日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１０月１４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３９を、補正後の特許請求の範囲の請求項１〜３８と補正するとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　（補正前）
　「【請求項１】
　ｎ（ただし、ｎは正の整数）個のステージを持つシフトレジスタにおいて、
　前記各ステージは、
　第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は３〜４のうちいずれか一つの正の整数）ステージからの出力信号と第ｉ＋ｊ２（ただし、ｊ２は、ｊ１と等しいか異なる正の整数）ステージからの出力信号によって第１及び第２ノードの電圧を制御するノード制御部と、
　前記第１及び第２ノードの電圧によって複数のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と
　を備えることを特徴とするシフトレジスタ。」
　
　（補正後）
　「【請求項１】
　ｎ（ただし、ｎは正の整数）個のステージを持つシフトレジスタにおいて、
　前記各ステージは、
　第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は３〜４のうちいずれか一つの正の整数）ステージからの出力信号と第ｉ＋ｊ２（ただし、ｊ２は、ｊ１と等しいか異なる正の整数）ステージからの出力信号によって第１及び第２ノードの電圧を制御するノード制御部と、
　前記第１及び第２ノードの電圧によって６個または８個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と
　を備えることを特徴とするシフトレジスタ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項６を削除すること。及びそれに伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１の「前記第１及び第２ノードの電圧によって複数のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と」を、「前記第１及び第２ノードの電圧によって６個または８個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１５の「前記第２シフトレジスタの奇数番目のステージは、第２スタートパルスによって開始され、以前の奇数番目のステージからの出力信号と次の奇数番目のステージからの出力信号によって前記少なくとも２個のクロック信号を該当するゲートラインに出力し」を、「前記第２シフトレジスタの奇数番目のステージは、第２スタートパルスによって開始され、以前の奇数番目のステージからの出力信号と次の奇数番目のステージからの出力信号によって前記少なくとも２個のクロック信号のうちいずれか一つを該当するゲートラインに出力し」と補正して、補正後の請求項１４とすること。
　
（４）補正事項４
　補正前の請求項２３の「前記第１及び第２ノードによって２ｊ個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する段階と」を、「前記第１及び第２ノードによって６個または８個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する段階と」と補正して、補正後の請求項２２とすること。
　
（５）補正事項５
　補正前の請求項２８の「前記表示パネルに直接形成された前記第２シフトレジスタを用いて偶数番号目のゲートラインに前記ゲートパルスを供給する段階と」を、「前記表示パネルの他側に直接形成された前記第２シフトレジスタを用いて偶数番号目のゲートラインに前記ゲートパルスを供給する段階と」と補正して、補正後の請求項２７とすること。
　
（６）補正事項６
　補正前の請求項３３の「前記第２シフトレジスタの奇数番目のステージは、第２スタートパルスによって開始され、以前の奇数番目のステージからの出力信号と次の奇数番目のステージからの出力信号によって前記少なくとも２個のクロック信号を該当するゲートラインに出力し」を、「前記第２シフトレジスタの奇数番目のステージは、第２スタートパルスによって開始され、以前の奇数番目のステージからの出力信号と次の奇数番目のステージからの出力信号によって前記少なくとも２個のクロック信号のうちいずれか一つを該当するゲートラインに出力し」と補正して、補正後の請求項３２とすること。
　
（７）補正事項７
　補正前の明細書の００１６段落及び００２０段落を補正して、各々補正後の明細書の００１６段落及び００２０段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、補正事項１が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「複数のクロック信号」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００３９段落〜００４４段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１５に係る発明の発明特定事項である「前記第２シフトレジスタの奇数番目のステージ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書の００７５段落に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正前の請求項２３に係る発明の発明特定事項である「前記第１及び第２ノードによって２ｊ個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する段階」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４により補正された部分は、当初明細書の００３９段落〜００４４段落に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正前の請求項２８に係る発明の発明特定事項である「前記表示パネルに直接形成された前記第２シフトレジスタを用いて偶数番号目のゲートラインに前記ゲートパルスを供給する段階」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項５により補正された部分は、当初明細書の００７５段落に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は特許法第１７条の２第３項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６は、補正前の請求項３３に係る発明の発明特定事項である「前記第２シフトレジスタの奇数番目のステージは、第２スタートパルスによって開始され、以前の奇数番目のステージからの出力信号と次の奇数番目のステージからの出力信号によって前記少なくとも２個のクロック信号を該当するゲートラインに出力」するという構成に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項６は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項６により補正された部分は、当初明細書の００７５段落に記載されているものと認められるから、補正事項６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項６は特許法第１７条の２第３項に規定する要件を満たす。
　
（７）補正事項７について
　補正事項７は、特許請求の範囲の補正と整合を取るために発明の詳細な説明を補正したものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（８）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜３８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　「【請求項１】
　ｎ（ただし、ｎは正の整数）個のステージを持つシフトレジスタにおいて、
　前記各ステージは、
　第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は３〜４のうちいずれか一つの正の整数）ステージからの出力信号と第ｉ＋ｊ２（ただし、ｊ２は、ｊ１と等しいか異なる正の整数）ステージからの出力信号によって第１及び第２ノードの電圧を制御するノード制御部と、
　前記第１及び第２ノードの電圧によって６個または８個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と
　を備えることを特徴とするシフトレジスタ。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開２００４／１０４９８１号（「以下「引用例」という。）には、図１〜６とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。　
ａ．「［１］　
本発明は表示装置に関し、より詳細には表示特性を向上させることができ、データラインの数を減少させることができる表示装置に関する。
　
ｂ．「［２２］　
図１は本発明の一実施例による液晶表示装置を示す平面図である
［２３］　
図１に示すように、本発明の一実施例による液晶表示装置６００は液晶表示パネル１００を含む。液晶表示パネル１００は、表示領域（ＤＡ）、第１周辺領域（ＰＡ１）、第２周辺領域（ＰＡ２）及び第３周辺領域（ＤＡ３）を含む。第１、第２及び第３周辺領域（ＰＡ１、ＰＡ２、ＰＡ３）は、表示領域（ＤＡ）の周辺に配置されている
［２４］　
第１ゲート駆動部２００は、第１周辺領域（ＰＡ１）に具備され、第２ゲート駆動部３００は、第２周辺領域（ＰＡ２）に具備される。第３周辺領域ＰＡ３には統合チップ４００が実装される
［２５］　液晶表示パネル１００の第３周辺領域（ＰＡ３）にはフレキシブル回路基板５００が取り付けられている。フレキシブル回路基板５００は、外部に具備される装置から外部信号出力受けて、統合チップ４００に対して外部信号を提供する。
統合チップ４００は各種信号を変換して第１及び第２ゲート駆動部２００、３００の駆動を制御するための第１及び第２制御信号（ＧＣ１、ＧＣ２）を出力する。第１ゲート駆動部２００は、第１制御信号（ＧＣ１）により駆動され、表示領域（ＤＡ）に複数の第１ゲート駆動信号を出力する。第２ゲート駆動部３００は、第２制御信号（ＧＣ２）によって駆動され、表示領域（ＤＡ）に複数の第２ゲート駆動信号を出力する。
　
ｃ．「［２６］　図２は、図１の表示領域を示す概略図であり、図３は、図１の第１及び第２ゲート駆動部を示す概略図であり、図４は図２の表示領域を示すレイアウト図面である。
（途中略）
［３３］　したがって、第１画素群（ＰＧ１）が表示領域（ＤＡ）内に複数で形成され、表示領域（ＤＡ）には複数のゲートライン及び複数のデータラインが具備される。従来の液晶表示装置パネルにおいては、第１画素群（ＰＧ１）の第１、第２及び第３画素（Ｐ１、Ｐ２、Ｐ３）それぞれにデータラインが接続されている。しかしながら、図２に示すように、第１及び第２画素（Ｐ１、Ｐ２）に第１データラインＤ１が共通的に接続される。したがって、第１画素群（ＰＧ１）内には２つのデータラインが具備され、表示領域（ＤＡ）内に具備される複数のデータラインの数を節減することができる。
［３４］　
図３に示すように、第１ゲート駆動部２００は、奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７、…）に接続され、奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７、…）に複数の第１ゲート駆動信号を提供する。第２ゲート駆動部３００は、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６、…）に接続され、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６、…）に複数の第２ゲート駆動信号を提供する
［３５］　
第１ゲート駆動部２００は、互いにカスケード接続された複数のステージ（ＳＲＣＯ１、ＳＲＣＯ２、ＳＲＣＯ３、ＳＲＣＯ４…）で構成された第１シフトレジスタを含む。第１シフトレジスタの各ステージは、入力端子（ＩＮ）、第１出力端子（ＧＯＵＴ）、第２出力端子（ＳＯＵＴ）、制御端子（ＣＴ）、第１クロック信号端子（ＣＫ１）、第１電源端子（ＶＤＤ）、及び第２電源端子（ＶＳＳ）を具備する
　
ｄ．「［３６］　
第１出力端子（ＧＯＵＴ）は、奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７…）に接続されて奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７…）に順次複数の第１ゲート駆動信号を出力する。第２出力端子（ＳＯＵＴ）は、前ステージの制御端子（ＣＴ）及び次ステージの入力端子（ＩＮ）にそれぞれ接続され、第１ゲート駆動信号と実質的に同一の位相を有する第１ステージの駆動信号を出力する。１番目のステージ（ＳＲＣＯ１）の入力端子（ＩＮ）には第１開始信号（ＳＴＯ）が提供される
［３７］　
第１クロック信号端子（ＣＫ１）は、第１クロック信号（ＣＫＯ）又は第１クロック信号（ＣＫＯ）と異なる位相を有する第２クロック信号（ＣＫＢＯ）を受け取る。例えば、第２クロック信号（ＣＫＢＯ）は、第１クロック信号（ＣＫＯ）と反転された位相を有する。すなわち、第１クロック信号（ＣＫＯ）は、偶数番目ステージ（ＳＲＣＯ２、ＳＲＣＯ４、…）に提供され、第２クロック信号（ＣＫＢＯ）は奇数番目ステージ（ＳＲＣＯ１、ＳＲＣＯ３、…）に提供される。第１電源端子（ＶＤＤ）は、第１電源電圧（ＶＤＤ）を受け、第２電源端子（ＶＳＳ）は、グランドに接続される
［３８］　
第２ゲート駆動部３００は、第２シフトレジスタを含む。第２シフトレジスタは、互いにカスケード接続された複数のステージ（ＳＲＣＥ１、ＳＲＣＥ２、ＳＲＣＥ３、ＳＲＣＥ４、…）で構成されている。各ステージは、入力端子（ＩＮ）、第１出力端子（ＧＯＵＴ）、第２出力端子（ＳＯＵＴ）、制御端子（ＣＴ）、第２クロック信号端子（ＣＫ１）、第１電源端子（ＶＤＤ）、第２電源端子（ＶＳＳ）を具備する
［３９］　
第１出力端子（ＧＯＵＴ）は、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６…）に接続され、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６…）に複数の第２ゲート駆動信号を順次出力する。第２出力端子（ＳＯＵＴ）は、前ステージの制御端子（ＣＴ）及び次ステージの入力端子（ＩＮ）にそれぞれ接続され、第２ゲート駆動信号と実質的に同一の位相を有する第２ステージ駆動信号を出力する。１番目のステージＳＲＣＥ１の入力端子（ＩＮ）には第２開始信号（ＳＴＥ）が提供される
［４０］　第２クロック信号端子（ＣＫ２）は、第３クロック信号（ＣＫＥ）又は第３クロック信号（ＣＫＥ）と異なる位相を有する第４クロック信号（ＣＫＥＢ）を受け取る。例えば、第４クロック信号（ＣＫＢＥ）は、第３クロック信号（ＣＫＥ）と反転された位相を有する。すなわち、第３クロック信号（ＣＫＥ）は、奇数番目ステージ（ＳＲＣＥ１、ＳＲＣＥ３、…）に提供され、第４クロック信号（ＣＫＢＥ）は、偶数番目ステージ（ＳＲＣＥ２、ＳＲＣＥ４、…）に提供される。第１電源端子（ＶＤＤ）は、第１電源電圧（ＶＤＤ）を受け、第２電源端子（ＶＳＳ）は、グランドに接続される。」（同３６段落〜４０段落の訳文）
　
ｅ．「［４１］　
図５は、図３のステージを示す回路図である。第２シフトレジスタは第１シフトレジスタと類似する回路構成を有しているので、以下においては、第１シフトレジスタを記述し、第２シフトレジスタは記述しない
［４２］　
図３及び５に示すように、各ステージは第１プルアップ回路２１０、第２プルアップ回路２２０、第１プルダウン回路２３０、第２プルダウン回路２４０、プルアップ駆動回路２５０及びプルダウン駆動回路２６０を含む
［４３］　
第１プルアップ回路２１０は、第１又は第２クロック信号（ＣＫＯ、ＣＫＢＯ）をゲート駆動信号として第１出力端子（ＧＯＵＴ）に出力し、第２プルアップ２２０は、第１又は第２クロック信号（ＣＫＯ、ＣＫＢＯ）をステージ駆動信号として第２出力端子（ＳＯＵＴ）に出力する
［４４］　
第１プルアップ回路２１０は、第１ＮＭＯＳトランジスタＴ１を含む。トランジスタＴ１のゲート電極は、第１ノードＮ１に接続され、ソース電極は第１クロック信号端子ＣＫ１に接続され、ドレイン電極は第１出力端子（ＧＯＵＴ）に接続される
［４５］　
第２プルアップ回路２２０は、第２ＮＭＯＳトランジスタＴ２を含む。トランジスタＴ２のゲート電極が第１ノードＮ１に接続され、ソース電極が第１クロック信号端子ＣＫ１に接続され、ドレイン電極が第２出力端子（ＳＯＵＴ）に接続される。
　
ｆ．「［５２］　
第５ＮＭＯＳトランジスタＴ５のゲート電極が入力端子ＩＮに接続され、ドレイン電極が第１電源端子ＶＤＤに接続され、ソース電極が第１ノードＮ１に接続される。第６ＮＭＯＳトランジスタＴ６のゲート電極がドレイン電極は第１電源端子ＶＤＤに接続され、ソース電極が第３ノードＮ３に接続される。第７ＮＭＯＳトランジスタＴ７のゲート電極が第１ノードＮ１に接続され、ドレイン電極が第３ノードＮ３に接続され、ソース電極が第２電源端子ＶＳＳに接続される
［５３］　例えば、第５、第６及び第７ＮＭＯＳトランジスタＴ５、Ｔ６及びＴ７のチャンネル長が約３．５μｍに固定されたとき、第５ＮＭＯＳトランジスタＴ５のチャンネル幅は約３００μｍであり、第６及び第７ＮＭＯＳトランジスタＴ６、Ｔ７のチャンネル幅は約５０μｍである。
［５４］　
プルダウン駆動部２６０は、第８、第９、第１０、第１１及び第１２ＮＭＯＳトランジスタＴ８、Ｔ９、Ｔ１０、Ｔ１１、Ｔ１２を含む。プルダウン駆動部２６０は、第１及び第２プルアップ回路２１０及び２２０をターンオフさせて、第１及び第２プルダウン回路２３０及び２４０をターンオンさせるように制御する
［５５］　
第８ＮＭＯＳトランジスタＴ８のゲート電極が第３ノードＮ３に接続され、ドレイン電極が第１電源端子ＶＤＤに接続され、ソース電極が第２ノードＮ２に接続される。第９ＮＭＯＳトランジスタＴ９のゲート電極が第１ノードＮ１に接続され、ドレイン電極が第２ノードＮ２に接続され、ソース電極が第２電源端子ＶＳＳに接続される。第１０ＮＭＯＳトランジスタＴ１０のゲート電極が入力端子ＩＮに接続され、ドレイン電極が第２ノードＮ２に接続され、ソース電極が第２電源端子ＶＳＳに接続される
［５６］　
第１１ＮＭＯＳトランジスタＴ１１のゲート電極が第２ノードＮ２に接続され、ドレイン電極が第１ノードＮ１に接続され、ソース電極が第２電源端子ＶＳＳに接続される。第１２ＮＭＯＳトランジスタＴ１２のゲート電極が制御端子ＣＴに接続され、ドレイン電極が第１ノードＮ１に接続され、ソース電極が第２電源端子ＶＳＳに接続される
　
ｇ．「［５７］　例えば、第８、第９、第１０、第１１及び第１２ＮＭＯＳトランジスタＴ８、Ｔ９、Ｔ１０、Ｔ１１及びＴ１２のチャンネル長が約３．５μｍであるとき、第８及び第１０ＮＭＯＳトランジスタＴ８及びＴ１０のチャンネル幅は約１００μｍであり、第９ＮＭＯＳトランジスタＴ９のチャンネル幅は約１５０μｍであり、第１１ＮＭＯＳトランジスタＴ１１のチャンネル幅は約１００μｍであり、第１２ＮＭＯＳトランジスタＴ１２のチャンネル幅は約１５０μｍである。
［５８］　
入力端子（ＩＮ）に、前ステージの第２出力端子（ＳＯＵＴ）から出力された第１ステージ駆動信号が提供されると、第５ＮＭＯＳトランジスタＴ５がターンオンされて第１ノードＮ１の電位が漸次上昇する。第１ノードＮ１の電位が上昇することにより、第１ＮＭＯＳトランジスタＴ１及び第２ＮＭＯＳトランジスタＴ２がターンオンされて第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）には、第１ゲート駆動信号及び第１ステージ駆動信号がそれぞれ出力される
［５９］　
一方、第６ＮＭＯＳトランジスタＴ６は、常にターンオン状態を維持している状態で、第１ノードＮ１の電位が上昇することにより、第７ＮＭＯＳトランジスタＴ７がターンオンされると、第３ノードＮ３の電位が下降する
［６０］　
第３ノードＮ３の電位が下降することにより、第８ＮＭＯＳトランジスタＴ８は、ターンオフ状態を維持する。したがって、第２ノードＮ２には、第１電源電圧ＶＤＤが提供されない。また、第９ＮＭＯＳトランジスタＴ９は、第１ノードＮ１の電位が上昇するときにターンオンされて、第２ノードＮ２の電位をグランド電位に維持させることにより、第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４をターンオフさせる
［６１］　
その後、制御端子（ＣＴ）を通じて次ステージの第２出力端子（ＳＯＵＴ）から出力された第１ステージ駆動信号が提供されると、第２ＮＭＯＳトランジスタＴ１２がターンオンされて、第１ノードＮ１の電位がグランドに下降する。第１ノードＮ１の電位が下降することにより、第７及び第９ＮＭＯＳトランジスタＴ７、Ｔ９がターンオフされる
［６２］　
したがって、第２ノードＮ２の電位が漸次上昇し、第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４がターンオンされて、第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から出力される第１ゲート駆動信号がグランドＶＳＳに放電される
［６３］　第１０及び第１１ＮＭＯＳトランジスタＴ１０、Ｔ１１は、第２ノードＮ２の電位が上昇されるにつれターンオンされ、第１ノードＮ１の電位が急速に下降する。このような過程を繰り返しながら、各ステージは、所定の期間ハイ状態を維持する第１ゲート駆動信号及び第１ステージ駆動信号を出力する。」（同５７段落〜６３段落の訳文）
　
ｈ．「［６４］　図６は、図３の第１及び第２ゲート駆動部からのゲート駆動信号出力を示すタイミングチャートである。」
［６５］　
図２、３、４、５及び６を参照すると、第１ゲート駆動部２００の１番目ステージＳＲＣＯ１の入力端子ＩＮに第１開始信号ＳＴＯが印加されるとき、各ステージＳＲＣＯ１、ＳＲＣＯ２、ＳＲＣＯ３、ＳＲＣＯ４…には、第１又は第２クロック信号（ＣＫＯ又はＣＫＢＯ）、第１電源電圧ＶＤＤ、及び第２電源電圧ＶＳＳが印加されている
［６６］　
したがって、入力端子ＩＮに第１開始信号ＳＴＯが提供された後に、１番目ステージＳＲＣＯ１がターンオンされ、１番目ステージＳＲＣＯ１の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から第１クロック信号ＣＫＯが出力される。第１クロック信号ＣＫＯは、第１ゲートラインＧ１に第１ゲート駆動信号として印加される
［６７］　
１番目ステージＳＲＣＯ１がターンオフされた後、２番目ステージＳＲＣＯ２がターンオンされて、２番目ステージＳＲＣＯ２の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から第２クロック信号ＣＫＢＯが出力される。第２クロック信号ＣＫＢＯは、第３ゲートラインＧ３に第１ゲート駆動信号として印加される
［６８］　
２番目ステージＳＲＣＯ２がターンオフされた後、３番目ステージＳＲＣＯ３がターンオンされて、３番目ステージＳＲＣＯ３の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から第１クロック信号ＣＫＯが出力される。第１クロック信号ＣＫＯは、第５ゲートラインＧ５に第１ゲート駆動信号として印加される
［６９］　
したがって、第１ゲート駆動部２００は、奇数番目ゲートラインＧ１、Ｇ３、Ｇ５、…に順次第１ゲート駆動信号を出力する
［７０］　
第２ゲート駆動部３００の１番目ステージＳＲＣＥ１の入力端子ＩＮに第２開始信号ＳＴＥが印加されるとき、各ステージＳＲＣＥ１、ＳＲＣＥ２、ＳＲＣＥ３、ＳＲＣＥ４…には、第３又は第４クロック信号（ＣＫＥ又はＣＫＢＥ）、第１電源電圧ＶＤＤ、及び第２電源電圧ＶＳＳが印加されている
［７１］　
したがって、入力端子ＩＮに第２開始信号ＳＴＥが提供された後に、１番目ステージＳＲＣＥ１がターンオンされ、１番目ステージＳＲＣＥ１の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から第３クロック信号ＣＫＥが出力される。第３クロック信号ＣＫＥは、第２ゲートラインＧ２に第２ゲート駆動信号として印加される
［７２］　
１番目ステージＳＲＣＥ１がターンオフされた後、２番目ステージＳＲＣＥ２がターンオンされ、２番目ステージＳＲＣＥ２の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から、第４クロック信号ＣＫＢＥが出力される。第４クロック信号ＣＫＢＥは、第４ゲートラインＧ４に第２ゲート駆動信号として印加される
［７３］　
２番目ステージＳＲＣＥ２がターンオフされた後、３番目ステージＳＲＣＥ３がターンオンされ、３番目ステージＳＲＣＥ３の第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から第３クロック信号ＣＫＥが出力される。第３クロック信号ＣＫＥは、第６ゲートラインＧ６に第２ゲート駆動信号として印加される
［７４］　
したがって、第２ゲート駆動部３００は、偶数番目ゲートラインＧ２、Ｇ４、Ｇ６、…）に順次第２ゲート駆動信号を出力する。
　
　なお、上記６４段落〜６９段落の記載から、図３に記載された「ＣＫＯ」及び「ＣＫＢＯ」は、各々「ＣＫＢＯ」及び「ＣＫＯ」の誤記（すなわち、図３においては、「ＣＫＢＯ」と「ＣＫＯ」とが互いに逆に記載されている。）であることが明らかであり、また、図３における「ＳＲＣＥ４」の「ＧＯＵＴ」を始点とする矢印の先端付近に記載された「Ｇ６」は「Ｇ８」の誤記であることが明らかであるから、以下においてはそのように読み換える。
　
（２−１−２）３４段落の「図３に示すように、第１ゲート駆動部２００は、奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７、…）に接続され、奇数番目ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７、…）に複数の第１ゲート駆動信号を提供する。第２ゲート駆動部３００は、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６、…）に接続され、偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６、…）に複数の第２ゲート駆動信号を提供する。」という記載、３５段落の「第１ゲート駆動部２００は、互いにカスケード接続された複数のステージ（ＳＲＣＯ１、ＳＲＣＯ２、ＳＲＣＯ３、ＳＲＣＯ４…）で構成された第１シフトレジスタを含む。」という記載、及び３８段落の「第２ゲート駆動部３００は、第２シフトレジスタを含む。第２シフトレジスタは、互いにカスケード接続された複数のステージ（ＳＲＣＥ１、ＳＲＣＥ２、ＳＲＣＥ３、ＳＲＣＥ４、…）で構成されている。」という記載から、引用例の「第１ゲート駆動部２００」は、「表示領域ＤＡ」内に具備される複数の「ゲートライン」のうち「奇数番目ゲートラインＧ１、Ｇ３、Ｇ５、Ｇ７、…」に接続されて「第１ゲート駆動信号」を提供する「第１シフトレジスタ」を備えるものであり、引用例の「第２ゲート駆動部３００」は、「表示領域ＤＡ」内に具備される複数の「ゲートライン」のうち「偶数番目ゲートライン（Ｇ２、Ｇ４、Ｇ６、…）」に接続されて「第２ゲート駆動信号」を提供する「第２シフトレジスタ」を備えるものであることが明らかである。
　したがって、全体として見ると、引用例には、複数の「ステージ」（ＳＲＣＯ１、ＳＲＣＥ１、ＳＲＣＯ２、ＳＲＣＥ２、ＳＲＣＯ３、ＳＲＣＥ３、ＳＲＣＯ４、ＳＲＣＥ４、…）を備え、各「ステージ」が「表示領域ＤＡ内」に具備される各「ゲートライン」（Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７…）を駆動する、「第１シフトレジスタ」及び「第２シフトレジスタ」という２系列のシフトレジスタからなるシフトレジスタが記載されているものと認められる。
　そして、各「ステージ」が、「入力端子ＩＮ」と、「第１クロック信号ＣＫＯ」、「第２クロック信号ＣＫＢＯ」、「第３クロック信号ＣＫＥ」又は「第４クロック信号ＣＫＢＥ」のいずれか１つが入力される「第１クロック入力端子ＣＫ１」又は「第２クロック入力端子ＣＫ２」と、「制御端子ＣＴ」と、複数のゲートラインＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７…のいずれか１つに接続された「第１出力端子ＧＯＵＴ」と、「第２出力端子ＳＯＵＴ」とを備えていることは図３の記載から明らかである。
　
（２−１−３）引用例の「第１シフトレジスタ」及び「第２シフトレジスタ」を全体として２系列からなる１つの「シフトレジスタ」と見た場合には、５８段落の「入力端子（ＩＮ）に、前ステージの第２出力端子（ＳＯＵＴ）から出力された第１ステージ駆動信号が提供されると、第５ＮＭＯＳトランジスタＴ５がターンオンされて第１ノードＮ１の電位が漸次上昇する。第１ノードＮ１の電位が上昇することにより、第１ＮＭＯＳトランジスタＴ１及び第２ＮＭＯＳトランジスタＴ２がターンオンされて第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）には、第１ゲート駆動信号及び第１ステージ駆動信号がそれぞれ出力される。」という記載における「前ステージ」は２つ前のステージとなるから、「第１ノードＮ１」の電位は、「入力端子ＩＮ」に２つ前のステージの「第２出力端子ＳＯＵＴ」から出力された「ステージ駆動信号」が提供されると、「プルアップ駆動回路２５０」によって漸次上昇するように制御されていることが明らかである。
　また、６０段落の「また、第９ＮＭＯＳトランジスタＴ９は、第１ノードＮ１の電位が上昇するときにターンオンされて、第２ノードＮ２の電位をグランド電位に維持させることにより、第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４をターンオフさせる。」という記載から、「第１ノードＮ１」の電位の上昇と併せて、「第２ノードＮ２」の電位がグランドに下降するように制御されていることが明らかである。
　
　同様にして、引用例の「第１シフトレジスタ」及び「第２シフトレジスタ」を全体として１つの「シフトレジスタ」と見た場合には、６１段落〜６２段落の「その後、制御端子（ＣＴ）を通じて次ステージの第２出力端子（ＳＯＵＴ）から出力された第１ステージ駆動信号が提供されると、第２ＮＭＯＳトランジスタＴ１２がターンオンされて、第１ノードＮ１の電位がグランドに下降する。第１ノードＮ１の電位が下降することにより、第７及び第９ＮＭＯＳトランジスタＴ７、Ｔ９がターンオフされる。　したがって、第２ノードＮ２の電位が漸次上昇し、第３及び第４ＮＭＯＳトランジスタＴ３、Ｔ４がターンオンされて、第１及び第２出力端子（ＧＯＵＴ、ＳＯＵＴ）から出力される第１ゲート駆動信号がグランドＶＳＳに放電される。」という記載における「次ステージ」は２つ後のステージとなるから、「第２ノードＮ２」の電位は、「制御端子ＣＴ」に２つ後のステージの「第２出力端子ＳＯＵＴ」から出力された「ステージ駆動信号」が提供されると、「プルダウン駆動回路２６０」によって、漸次上昇するように制御され、併せて「第１ノードＮ１」の電位がグランドに下降するように制御されていることが明らかである。
　さらに、ステージ「ＳＲＣＯ１」、「ＳＲＣＥ１」、「ＳＲＣＯ２」、「ＳＲＣＥ２」、「ＳＲＣＯ３」、「ＳＲＣＥ３」、「ＳＲＣＯ４」及び「ＳＲＣＥ４」内の「第１プルアップ回路２１０」及び「第１プルダウン回路２３０」並びに「第２プルアップ回路２２０」及び「第２プルダウン回路２４０」は、「第１ノードＮ１」の電位が上昇し、「第２ノードＮ２」の電位がグランドに下降することによって、「第１クロック信号ＣＫＯ」、「第２クロック信号ＣＫＢＯ」、「第３クロック信号ＣＫＥ」又は「第４クロック信号ＣＫＢＥ」のうちのいずれか一つのクロック信号を「第１出力端子ＧＯＵＴ」及び「第２出力端子ＧＯＵＴ」に出力していることが明らかである。
　
（２−１−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「各ステージが、入力端子ＩＮと、第１クロック信号ＣＫＯ、第２クロック信号ＣＫＢＯ、第３クロック信号ＣＫＥ又は第４クロック信号ＣＫＢＥのいずれか１つが入力される第１クロック入力端子ＣＫ１又は第２クロック入力端子ＣＫ２と、制御端子ＣＴと、複数のゲートラインＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７…のいずれか１つに接続された第１出力端子ＧＯＵＴと、第２出力端子ＳＯＵＴと、を備える複数のステージＳＲＣＯ１、ＳＲＣＥ１、ＳＲＣＯ２、ＳＲＣＥ２、ＳＲＣＯ３、ＳＲＣＥ３、ＳＲＣＯ４、ＳＲＣＥ４、…から構成されたシフトレジスタにおいて、
　各ステージは、２つ前のステージの前記第２出力端子ＳＯＵＴから出力されるステージ駆動信号を前記入力端子ＩＮに受けて、第１ノードＮ１の電位を上昇させるとともに、第２ノードＮ２の電位をグランドに下降させるプルアップ駆動回路２５０と、２つ後のステージの前記第２出力端子ＳＯＵＴから出力されるステージ駆動信号を前記制御端子ＣＴに受けて、前記第２ノードＮ２の電位を上昇させるとともに、前記第１ノードＮ１の電位をグランドに下降させるプルダウン駆動回路２６０と、
　前記第１ノードＮ１の電位が上昇し、前記第２ノードＮ２の電位がグランドに下降することにより、前記第１クロック信号ＣＫＯ、前記第２クロック信号ＣＫＢＯ、前記第３クロック信号ＣＫＥ又は前記第４クロック信号ＣＫＢＥのうちのいずれか１つのクロック信号を前記第１出力端子ＧＯＵＴ及び前記第２出力端子ＳＯＵＴに出力する、第１プルアップ回路２１０及び第１プルダウン回路２３０並びに第２プルアップ回路２２０及び第２プルダウン回路２４０と、
　を備えるシフトレジスタ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明は、「複数のステージＳＲＣＯ１、ＳＲＣＥ１、ＳＲＣＯ２、ＳＲＣＥ２、ＳＲＣＯ３、ＳＲＣＥ３、ＳＲＣＯ４、ＳＲＣＥ４、…から構成されたシフトレジスタ」であるから、引用発明が補正発明と同様に、「ｎ（ただし、ｎは正の整数）個のステージを持つシフトレジスタ」であることは自明である。
　
（３−２）引用発明の「第１ノードＮ１」及び「第２ノードＮ２」は、各々補正発明の「第１」「ノード」及び「第２ノード」に相当し、引用発明の「プルアップ駆動回路２５０」及び「プルダウン駆動回路２６０」を合わせたものが、補正発明の「ノード制御部」に相当する。
　そして、引用発明は、「各ステージは、２つ前のステージの前記第２出力端子ＳＯＵＴから出力されるステージ駆動信号を前記入力端子ＩＮに受けて、第１ノードＮ１の電位を上昇させるとともに、第２ノードＮ２の電位をグランドに下降させるプルアップ駆動回路２５０」を備える構成となっているから、これを本件補正後の請求項１に倣った形式で記述すると、引用発明は、「各ステージ」が第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は２）ステージからの出力信号により「第１ノードＮ１」の電圧を制御する「プルアップ駆動回路２５０」を備える構成となっているものと認められる。
　同様に、引用発明は、「各ステージは、」「２つ後のステージの前記第２出力端子ＳＯＵＴから出力されるステージ駆動信号を前記制御端子ＣＴに受けて、前記第２ノードＮ２の電位を上昇させるとともに、前記第１ノードＮ１の電位をグランドに下降させるプルダウン駆動回路２６０」を備える構成となっているから、これを本件補正後の請求項１に倣った形式で記述すると、引用発明は、「各ステージ」が第ｉ＋ｊ２（ただし、ｊ２は２）ステージからの出力信号によって「第２ノード」の電圧を制御する「プルダウン駆動回路２６０」を備える構成となっているものと認められる。
　したがって、補正発明と引用発明とは、「前記各ステージは、　第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は正の整数）ステージからの出力信号と第ｉ＋ｊ２（ただし、ｊ２は、ｊ１と等しいか異なる正の整数）ステージからの出力信号によって第１及び第２ノードの電圧を制御するノード制御部」を備えている点で一致する。
　
（３−３）引用発明の「第１プルアップ回路２１０及び第１プルダウン回路２３０並びに第２プルアップ回路２２０及び第２プルダウン回路２４０」は、補正発明の「出力部」に相当する。
　そして、引用発明は、「各ステージ」が、「前記第１ノードＮ１の電位が上昇し、前記第２ノードＮ２の電位がグランドに下降することにより、前記第１クロック信号ＣＫＯ、前記第２クロック信号ＣＫＢＯ、前記第３クロック信号ＣＫＥ又は前記第４クロック信号ＣＫＢＥのうちのいずれか１つのクロック信号を前記第１出力端子ＧＯＵＴ及び前記第２出力端子ＳＯＵＴに出力する、第１プルアップ回路２１０及び第１プルダウン回路２３０並びに第２プルアップ回路２２０及び第２プルダウン回路２４０」を備える構成となっているところ、「前記第１クロック信号ＣＫＯ」、「前記第２クロック信号ＣＫＢＯ」、「前記第３クロック信号ＣＫＥ」及び「前記第４クロック信号ＣＫＢＥ」という４個のクロック信号が、各々独立した４個の入力ラインを介して各「ステージ」に入力されていることは自明であるから、引用発明の「前記第１ノードＮ１の電位が上昇し、前記第２ノードＮ２の電位がグランドに下降することにより、前記第１クロック信号ＣＫＯ、前記第２クロック信号ＣＫＢＯ、前記第３クロック信号ＣＫＥ又は前記第４クロック信号ＣＫＢＥのうちのいずれか１つのクロック信号を前記第１出力端子ＧＯＵＴ及び前記第２出力端子ＳＯＵＴに出力する、第１プルアップ回路２１０及び第１プルダウン回路２３０並びに第２プルアップ回路２２０及び第２プルダウン回路２４０」と、補正発明の「前記第１及び第２ノードの電圧によって６個または８個のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部」を備える構成とは、「前記第１及び第２ノードの電圧によって複数のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部」である点で一致する。
　
（３−４）したがって、補正発明と引用発明とは、
　「ｎ（ただし、ｎは正の整数）個のステージを持つシフトレジスタにおいて、
　前記各ステージは、
　第ｉ−ｊ１（ただし、ｉは１〜ｎのうちいずれか一つの正の整数で、ｊ１は正の整数）ステージからの出力信号と第ｉ＋ｊ２（ただし、ｊ２は、ｊ１と等しいか異なる正の整数）ステージからの出力信号によって第１及び第２ノードの電圧を制御するノード制御部と、
　前記第１及び第２ノードの電圧によって複数のクロック信号の入力ラインのうちいずれか一つからのクロック信号を出力する出力部と
　を備えることを特徴とするシフトレジスタ。」
　
　である点で一致し、次の点で相違する。
（相違点１）
　「ｊ１」についての相違点であり、補正発明は、「ｊ１」が「３〜４のうちいずれか一つの正の整数」であるのに対して、引用発明は、上記（３−２）において検討したとおり、「ｊ１」が２である点。
　
（相違点２）
　「クロック信号の入力ライン」の数についての相違点であり、補正発明が「６個または８個」であるのに対して、引用発明は４個である点。
　
（４）相違点についての当審の判断
（４−１）相違点２について
（４−１−１）引用発明は、「第１シフトレジスタ」及び「第２シフトレジスタ」という２系列のシフトレジスタからなり、各系列のシフトレジスタが位相をずらして動作することにより、全体として位相のずれた信号を順次ゲートラインに出力する構成となっているが、一般に、シフトレジスタを用いて位相のずれた信号を順次出力するに際して、何系列のシフトレジスタを設けるかは、当業者が適宜選択し得る設計的事項であり、一例として、３系列又は４系列のシフトレジスタを設けることも、例えば本願の優先権主張の日前に日本国内において頒布された下記周知例１及び２にも記載されているように、当業者において従来から普通に行われてきているところである。
　
ａ．周知例１：特開平８−３１３９３１号公報
　上記周知例１には、図１〜３、６〜８及び１８と共に次の記載がある。
　「【００３０】
【実施例】
〔実施例１〕本発明の一実施例について図１ないし図３及び図１８に基づいて説明すれば、以下の通りである。」
　「【００４１】
上記の方法はまた、３相以上の多相のシフトレジスタ系列を有する画像表示装置にも適応可能であるし、シフトレジスタの構成も、ダイナミック型や、トランスファーゲートをその回路構成に含むものであってもよい。
　「【００４６】〔実施例３〕本発明の他の実施例について図６ないし図８に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施例で示した構成と同一の機能を有する構成には、同一の符号を付記し、その説明を省略する。
【００４７】
本実施例の画像表示装置における多相シフトドライバ回路は、図６に示すように、シフトレジスタ系列Ａ・Ｃ及びシフトレジスタ系列Ｂ・Ｄのそれぞれ２相からなり、計４相のシフトレジスタ系列を有しており、各シフトレジスタの画像表示部への出力段側にＡＮＤ回路を設けるとともに、該シフトレジスタに入力されるクロック信号と同タイミング（反転信号を含む）の信号、例えば／ＣＫＡとＣＫＡとが、交互に、シフトレジスタ系列Ａの各信号線４１、４２、４３に接続されたＡＮＤ回路４４、４５、４６に入力されている
　
　したがって、上記周知例１には、シフトレジスタを３系列以上で構成すること、及びシフトレジスタをＡ系列〜Ｄ系列の４つの系列で構成することが記載されているものと認められる。
　
ｂ．周知例２：特開平５−３２３２７８号公報
　上記周知例２には、図１及び２と共に次の記載がある。
　「【０００９】図１は本発明の実施例に係るアクティブマトリクス表示パネル（液晶表示パネル）におけるソース線駆動回路側の構成を示すブロック図、図２はその回路図である。」
　「【００１１】
このような構成のアクティブマトリクス表示パネル１０において、図１および図２に示すように、そのソース線駆動回路１２ａ（ソース線駆動回路１３）のシフトレジスタ部１３ａ（シフトレジスタ部１３）は、Ａ系列のクロック信号（φ
Ａ
，φ
Ａ
＊）で駆動されるＡ系列のシフトレジスタＡ
１
，Ａ
２
・・・と、クロック信号（φ
Ａ
，φ
Ａ
＊）に対して位相が６０°ずれたＢ系列のクロック信号（φ
Ｂ
，φ
Ｂ
＊）で駆動されるＢ系列のシフトジスタ（審決注：「シフトレジスタ」の誤記。以下同じ。）Ｂ
１
，Ｂ
２
・・・と、クロック信号（φ
Ｂ
，φ
Ｂ
＊）に対して位相が６０°ずれたＣ系列のクロック信号（φ
Ｃ
，φ
Ｃ
＊）で駆動されるＣ系列のシフトジスタＣ
１
，Ｃ
２
・・・とに３系列化されており、これらのＡ〜Ｃ系列のシフトレジスタＡ
１
，Ａ
２
・・・，Ｂ
１
，Ｂ
２
・・,Ｃ
１
，Ｃ
２
・・・から送出されるビット出力信号Ｐ
１
，Ｐ
２
，Ｐ
３
，Ｐ
４
・・・によって、各アナログスイッチＳ
１
，Ｓ
２
，Ｓ
３
，Ｓ
４
・・・が駆動されて、第１〜第３系列のビデオ信号線Ｖ
１
，Ｖ
２
，Ｖ
３
から供給される各ビデオ信号を表示信号Ｑ
１
，Ｑ
２
，Ｑ
３
，Ｑ
４
・・・としてソース線Ｘ
１
，Ｘ
２
，Ｘ
３
，Ｘ
４
・・・の側にホールド可能になっている
　
　したがって、上記周知例２には、シフトレジスタを、Ａ系列〜Ｃ系列の３系列で構成することが記載されているものと認められる。
　
（４−１−２）したがって、引用発明に接した当業者にとって、シフトレジスタを、２系列に換えて３系列又は４系列とすること自体に格別の困難性がないことは明らかである。
　そして、引用発明においては、各シフトレジスタの系列ごとに相補のクロック、すなわち２相のクロック信号が用いられているから、引用発明においてシフトレジスタを３系列又は４系列とした場合には、各々６相又は８相のクロック信号を用いる構成となることは当業者にとって自明である。
　したがって、引用発明に接した当業者にとって、６相又は８相のクロック信号を用いること、すなわち、補正発明のように、「６個または８個のクロック信号の入力ライン」を備える構成とすること自体にも格別の困難性がないことは明らかである。
　
（４−１−３）一方、用いるクロック信号の相数が増加するにつれて、クロックラインの数が増えるとともに、各クロックラインに接続されるステージの数が減ること（各クロックラインの負荷が減ること）は当業者にとって自明な事項であるところ、本願の明細書及び図面全体を精査しても、補正発明において、用いるクロック信号の相数を６又は８にすること、すなわち、「クロック信号の入力ライン」の個数を６又は８とすることにより、それ以外の数、例えば４又は１０とした場合と比較して顕著な効果を奏することを当業者が認識できる記載は見いだせないから、補正発明における「クロック信号の入力ライン」の個数である「６」又は「８」という値が臨界的意義を有しないことは明らかである。
　
（４−１−４）以上のとおりであるから、引用発明において、シフトレジスタを３系列又は４系列とし、６相又は８相のクロック信号を用いること、すなわち、引用発明において、補正発明のように「クロック信号の入力ライン」の数を「６個または８個」とすることは、当業者が容易になし得たことである。
　したがって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点１について
　上記（４−１）において検討したとおり、引用発明において、シフトレジスタを３系列又は４系列とし、６相又は８相のクロック信号を用いることは、当業者が容易になし得たことである。
　そして、引用発明は、２系列のシフトレジスタの各々において、各「ステージ」が１つ前の「ステージ」からの出力信号である「ステージ駆動信号」を受ける構成となっているから、引用発明においてシフトレジスタを３系列又は４系列とした場合には、全体として見ると、各「ステージ」が各々３つ前又は４つ前の「ステージ」からの出力信号である「ステージ駆動信号」を受ける構成となること、すなわち、補正発明のように、「ｊ１」が「３〜４のうちいずれか一つの正の整数」となることは明らかである。
　したがって、引用発明において、「クロック信号の入力ライン」の数を「６個または８個」とすることが当業者が容易になし得たことであることと等しく、「ｊ１」を「３〜４のうちいずれか一つの正の整数」とすることも当業者が容易になし得たことである。
　よって、相違点１も当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条１項の規定により却下すべきものである。
　
第３．本願発明について
　本件補正は上記のとおり却下されたので、本願の請求項１〜３９に係る発明は、平成２１年１１月１０日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開２００４／１０４９８１号（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。