【事件の表示】
　特願２００４−３６７４４４「ＮＡＮＤフラッシュメモリ素子の消去方法」拒絶査定不服審判事件〔平成１７年　９月　８日出願公開、特開２００５−２４３２１１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１２月２０日（パリ条約による優先権主張２００４年２月２５日、大韓民国）の出願であって、平成２１年６月５日付けの拒絶理由通知に対して、同年９月３０日に意見書及び手続補正書が提出され、平成２２年１月２２日付けの拒絶理由通知に対して、同年７月２６日に意見書及び手続補正書が提出されたが、同年１１月５日付けで、前記平成２２年１月２２日付けの拒絶理由通知書に記載した理由により拒絶査定がされ、これに対し、平成２３年３月９日に審判請求がされるとともに手続補正書が提出され、同年９月６日付けの審尋に対して、平成２４年１月１３日に回答書が提出されたものである。
　
　
第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
　本件補正前の請求項１の「前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Ｘデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧として負の電圧を印加する」が、本件補正後の請求項１においては、「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する」と補正される。
　
　前記の本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものと認められるから、次に、その補正目的の適否について検討する。
　
２．補正目的の適否
　　ア．本件補正後の「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロック」は、本件補正前の「前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際」の「当該消去ブロック」に対応する。
　
　　イ．してみれば、前記の本件補正は、
(１)本件補正前の「消去ブロック」、すなわち、「消去動作」の対象である「セルブロック」の中の「いずれか一つ」の「ブロック」が、本件補正後にあっては「選択された」ものであることを限定し、
(２)本件補正前においては、前記「消去ブロック」における「前記Ｘデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧」を「印加する」ものであったが、本件補正後にあっては、前記「消去動作」の対象である「セルブロック」に対応する「前記Ｘデーコーダ内の前記高電圧トランジスタのウェル」に加えて、「選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」と限定し、
(３)本件補正前においては、「漏洩防止電圧として負の電圧を印加する」ものであったが、本件補正後にあっては、「漏れ防止電圧を印加する」とする、
補正である。
　
　　ウ．前記(１)及び(２)の補正は、いずれも、本件補正前の請求項１の発明特定事項を概念的により下位のものにする補正であるから、特許請求の範囲の減縮（発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的とする補正に該当する。
　
　　エ．前記(３)の補正において、本件補正前の「漏洩防止電圧」を、本件補正後の「漏れ防止電圧」としたのは、本願明細書の発明の詳細な説明の記載に整合させたものと認められる。
　しかしながら、本件補正後にあっては、本件補正前の「負の電圧」との記載が削除されたことで、本件補正後の「漏れ防止電圧」は、その電圧値が「負の電圧」であるか否かに限定されない「電圧」となった。そして、本件補正後の請求項１には、「前記Ｘデーコーダ内の前記高電圧トランジスタ」が、たとえば、ＮチャンネルのＭＯＳトランジスタであることは記載されていないので、本件補正後の「漏れ防止電圧」が「負の電圧」に限定されるものではないことは、明らかである。
　したがって、前記(３)の補正は、本件補正後の「漏れ防止電圧」を、「負の電圧」であるか否かに限定されない「電圧」に変更するものであり、本件補正後の請求項１に係る発明の範囲を実質的に拡張・変更する補正である。よって、前記(３)の補正は、前記特許請求の範囲の減縮を目的とする補正に該当しない。
　そして、前記(３)の補正が、請求項の削除、明りょうでない記載の釈明、または、誤記の訂正を目的とする補正であるとも、認められない。
　
　　オ．以上のように、請求項１についての本件補正は、請求項の削除、前記特許請求の範囲の減縮、明りょうでない記載の釈明、誤記の訂正のいづれをも目的としていない補正を含む補正である。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　　カ．［予備的検討］仮に、本件補正が前記特許法第１７条の２第４項に規定する要件を満たしているとした場合には、ウで指摘したように、本件補正は、前記特許請求の範囲の減縮を目的とする補正も含んでいるから、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか否かについて、本件補正後の請求項１に係る発明（以下「本件補正発明」という。）について、以下に検討する。
　
３．独立特許要件を満たすかどうかの検討
（１）本件補正発明
　本件補正発明は、次のとおりである。
　
【請求項１】
「多数のセルストリングを含む多数のセルブロックと、
　前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、
　いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。」
　
（２）引用文献の表示
　　引用文献１：特開平０８−２８７６９６号公報
　　引用文献２：特開平０６−１６３９２６号公報
　
（３）引用文献の記載と引用発明
（３−１）引用文献１の記載
　本願の原査定の拒絶の理由に「引用文献１」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０８−２８７６９６号公報（以下「引用文献１」という。）には、「半導体記憶装置」（発明の名称）に関して、図面とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。）。
　
　　ア．特許請求の範囲
・「【請求項２】  メモリセル又は
メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイ
前記制御ゲート線および選択ゲート線と制御ゲート信号および選択ゲート信号との間にはトランスファーゲート手段とを備えた半導体記憶装置
消去動作時、前記制御ゲート信号を接地電圧以上の正の電圧を印加することを特徴とする半導体記憶装置。」
　
　　イ．発明の背景等
・「【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わり、特に複数のメモリセルを接続してメモリセルユニット（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構成した半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、電気的書き替えを可能としたＥＥＰＲＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている
メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される
【０００５】図３はＥＥＰＲＯＭのＮＡＮＤセルの基本構成を示す平面図であり、図４（ａ）（ｂ）はその矢視Ａ−Ａ´、Ｂ−Ｂ´断面図である。また、図５は図３のＮＡＮＤセルの等価回路である。この列では、４個のメモリセルＭ１ 〜Ｍ４ と２個の選択ＭＯＳトランジスタＳ１ ，Ｓ２ を、そのソース、ドレイン拡散層を共用する形で直列接続してＮＡＮＤセルを構成している。このようなＮＡＮＤセルがマトリックス配列されてメモリアレイが構成される。
【０００６】ＮＡＮＤセルのドレインは選択トランジスタＳ1 を介してビット線ＢＬに接続される。また、ＮＡＮＤセルのソースは選択トランジスタＳ2 を介して接地線に接続される。
各メモリセルの制御ゲートＣＧ
１
 〜ＣＧ
４
 は、ビット線ＢＬと交差するワード線ＷＬに接続される。
【０００７】具体的なセル構造を、図４により説明する。Ｐ型シリコン基板０上にｎウェル１、さらに、１´を設ける。このｐウェル１´上にメモリセルを形成し、周辺回路はメモリセルと別のｐウェル上に設ける。ＮＡＮＤセルは、ｐウェル１´上の素子分離絶縁膜２で囲まれた一つの領域に、この例では４個のメモリセルとそれを挾む２つの選択トランジスタが形成されている。ｌ各メモリセルは、ｐウェル１´上に５〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３1 を介して、５０〜４００ｎｍの第１層多結晶シリコン膜により浮游ゲート４（４1 、４2 、４3 、４4 ）が形成され、この上に１５〜４０ｎｍの熱酸化膜からなる第３ゲート絶縁膜５を介して、１００〜４００ｎｍの第２層多結晶シリコン膜により制御ゲート６（６1 、６2 、６3 、６4 ）が形成されている。制御ゲート６は一方向に連続的に配設されてワード線ＷＬとなる。」
　
・「【００１３】まず、
ＮＡＮＤセルを構成するメモリセルを一括して消去する。そのためにこの例では、ＮＡＮＤセル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ4 を０Ｖとし、
全メモリセルＭ1 〜Ｍ4はこれによりしきい値が負（−１〜−５Ｖ）の方向に移動し、“１”状態となる。こうして、ＮＡＮＤセルの一括消去が行われる
　
・「【００２３】以上において、ＥＥＰＲＯＭを構成するＮＡＮＤセルの基本構成と動作を説明した。このような従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、全メモリセルを一括して消去するモード（チップ消去）以外に、選択ブロックのみを消去するモード（ブロック消去）、少なくとも２つ以上の選択ブロックのみを消去するモード（マルチ・ブロック消去）を機能として許している。図１は、ブロック消去、若しくはマルチ・ブロック消去の説明のためのコア図であり、下記表６に各ゲートの電位関係を示す。」
　
・「【００２５】例えば、消去する（選択する）i 番目のＮＡＮＤブロックＢＬＫｉ と消去しない（選択しない）ｊ番目のＮＡＮＤブロックＢＬＫｊ を示す。制御ゲート信号ＣＧ０ 〜ＣＧ１５は消去のためＶss（０Ｖ）となり、選択ゲート信号ＳＧＤ、ＳＧＳはＶss（０Ｖ）フローティング（最初０Ｖにして、その後フローティングにすること）となる。選択ブロックＢＬＫｉ のトランスファーゲート信号ＴＧｉ はＶcc（５Ｖ）となると、トランジスタＴ１ｉ〜Ｔ１８ｉ が導通し、制御ゲートＣＧ０ｉ〜ＣＧ１５ｉ がＶss（０Ｖ）となる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになると、選択ブロックＢＬＫｉ のメモリセルのデータが消去され、データ“１”となる。
【００２６】一方、非選択ブロックＢＬＫj のトランスファーゲート信号ＴＧj はＶss（０Ｖ）であるから、トランジスタＴ１ｊ〜Ｔ１８ｊ は非導通状態にあり、制御ゲートＣＧ０ｊ〜ＣＧ１５ｊ および、選択ゲートＳＧＤｊ 、ＳＧＳｊ はフローティング状態になる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになると、ＣＧ０ｊ〜ＣＧ１５ｊ および、ＳＧＤｊ 、ＳＧＳｊ はメモリセル部のＰウェルとの容量カップリングにより、ほぼＶppに上昇する。その結果、非選択ブロックＢＬＫj のメモリセルのＰウェル−浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。
【００２７】以上がブロック消去の説明であるが、このような従来のブロック消去動作において、２つの問題があった。……（以下、省略）」
　
・「【００２９】また、一つの問題点は、
トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Ｖppに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している
非選択ブロックＢＬＫj の制御ゲートＣＧＯj 〜ＣＧ15jが消去時に、Ｐウェルとの容量カップリングにより、高電圧Ｖppに上昇する際に、トランジスタＴ2j〜Ｔ17j が十分にカットオフせず、リーク電流が大きい場合、制御ゲートＣＧ0j〜ＣＧ15j の電位が低下し、非選択ブロックで誤消去されてしまう
　
　　ウ．発明が解決しようとする課題
・「【００３０】
【発明が解決しようとする課題】このように、従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、ブロック消去時に、選択ゲート信号をＶss＝０Ｖフローティングにしていたため、消去（選択）ブロックの選択ゲートの電位が低下し、選択ゲートのトランジスタの酸化膜に高電圧が加わり酸化膜を破壊する等の信頼性上の問題があった。
【００３１】また、
トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。
【００３２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある
　
　　エ．課題を解決するための手段
・「【００３３】
【課題を解決するための手段】上記課題を解決するために本発明では、次のような構成を採用している。
(1)　 まず、問題点１に対しては、消去時に、選択ゲート信号ＳＧＤおよびＳＧＳをトランスファーゲート用のトランジスタがカットオフするように、Ｖcc、若しくは（Ｖcc−Ｖth）以上（Ｖthはトランスファーゲート用トランジスタのしきい値電圧）にする。または、Ｖcc、若しくは、（Ｖcc−Ｖth）以上まで充電して、その後フローティングにする。
【００３４】(2)　 また、問題点２に対しては、
消去時に、制御ゲート信号をＶss（０Ｖ）以上に例えば、0.7Vにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば0.7 Ｖにすることにより、トランスファーゲート用トランジスタのソース電位が0.7 Ｖになったことと同等であり、この場合、ゲートが０Ｖ、トランスファゲート用トランジスタのＰ型基板（メモリセル部のＮウェル、Ｐウェルとは分離されている）は０Ｖであるため、基板バイアスを−0.7 Ｖ、ゲートを−0.7 Ｖ印加した状態のトランジスタと同等のカットオフ特性となることによる
【００３５】(3)　 また、問題点１と２に対しては、他の手段として、選択ブロックのトランスファーゲートをほぼＶthにする。これは、制御ゲートに０Ｖを伝達できる電圧で、必要以上に上げない。それによって、選択ブロックの選択ゲートの電荷が消去時に、選択ゲート信号側に抜けるのを防止できる。
【００３６】
【作用】本発明によれば、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および、非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止することが可能となる。」
　
　　オ．実施例
・「【００３７】
【実施例】以下、図面を参照しながら本発明の実施例を説明する。
（実施例１）図１は、本発明の第１〜３の実施例に係わる半導体記憶装置のメモリセルアレイ及び選択ゲート信号、制御ゲート信号およびトランスファーゲートの構成を示すブロック図である。下記表１は、図１の主要ノードの実施例１における電位関係を示している。」
　
・「【００３８】
【表１】
例えば、ｉ番目のＮＡＮＤブロックＢＬＫ
ｉ
 を消去（選択）し、j 番目のＮＡＮＤブロックＢＬＫ
ｊ
 を消去（選択）しない場合について、説明する
【００３９】制御ゲート信号ＣＧ０ 〜ＣＧ１５は消去のためＶss（０Ｖ）とし、選択ゲート信号ＳＧＤ、ＳＧＳはＶcc−Ｖthとする。ここで、Ｖccは、外部供給電源電圧で５Ｖでも、３．３　Ｖでも、また、さらに低い電圧でも良い。また、Ｖthはトランスファーゲート用トランジスタのしきい値電圧と同程度の電圧にする。
【００４０】また、
選択ブロックＢＬＫ
ｉ
 のトランスファゲート信号ＴＧ
ｉ
 はＶcc（５Ｖ）となると、トランジスタＴ
２ｉ
〜Ｔ
１７ｉ
 が導通し、制御ゲートＣＧ
０ｉ
〜ＣＧ
１５ｉ
 がＶss（０Ｖ）となる。
【００４１】
一方、非選択ブロックＢＬＫ
ｊ
 のトランスファーゲート信号ＴＧ
ｊ
 はＶss（０Ｖ）でるから、トランジスタＴ
１ｊ
〜Ｔ
１８ｊ
 は非導通状態にあり、制御ゲートＣＧ
０ｉ
〜ＣＧ
１５ｉ
 および、選択ゲートＳＧＤ
ｊ
 、ＳＧＳ
ｊ
 はフローティング状態になる。
（実施例２）下記表２は、図１の主要ノードの実施例２における電位関係を示している。
【００４２】
【表２】
例えば、
i 番目のＮＡＮＤブロックＢＬＫ
ｉ
 を消去（選択）し、j 番目のＮＡＮＤブロックＢＬＫ
ｊ
 を消去（選択）しない場合について説明する
制御ゲート信号ＣＧ
０
 〜ＣＧ
１５
 は０Ｖ以上のＶＬ例えば0.7 Ｖにする
制御ゲート信号を０Ｖ以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタＴ
２ｊ
〜Ｔ
１７ｊ
 においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばＶＬ＝0.7 Ｖにすることにより、トランジスタＴ
２ｊ
〜Ｔ
１７ｊ
 のソース電位が0.7 Ｖ、ゲート電圧が０Ｖ、Ｐ型基板が０Ｖであるから、ソース電位を０Ｖ、ゲート電圧を−0.7 Ｖ、Ｐ型基板を−0.7 Ｖにした状態のトランジスタと同等のカットオフ特性になるからである。これによって、非選択の制御ゲートＣＧ
０ｊ
〜ＣＧ
１５ｊ
 が消去時にＰウェルとの容量カップリングにより、Ｖpp程度まで上昇する際に、ＣＧ
０ｊ
〜ＣＧ
１５ｊ
 の電荷がトランジスタＴ
２ｊ
〜Ｔ
１７ｊ
 を介して、制御ゲート信号側へ抜けず、効率良くブートストラップが働き、非選択ブロックＢＬＫ
ｊ
 のメモリセルでは、消去が起こらない。
　
　　カ．効果
・「【００４９】
【発明の効果】以上説明したように、本発明によれば、デコーダ部のトランスファーゲートのカットオフ特性が向上し、ゲート酸化膜に高電圧が印加されないため、信頼性が向上する。」
　
　　キ．「本発明の実施例１ないし実施例３に関わる半導体装置のコア部の回路構成図」（引用文献１の「図面の簡単な説明」の記載）を示す図１から、
・２個のＭＯＳトランジスタの間に、浮游ゲートと制御ゲートとを有するメモリセルが複数個直列接続されて、一列のメモリセルを構成していること、
・前記「半導体装置」を構成する複数のブロックＢＬＫは、それぞれ、複数の前記一列のメモリセルを有していること、
・ブロックＢＬＫｉないしブロックＢＬＫｊは、信号ＴＧｉないしＴＧｊによって制御されて、信号ＳＧＤ、ＳＧＳ、ＣＧ０〜ＣＧ１５を、それぞれ、前記２個のＭＯＳトランジスタのゲートと前記複数のメモリセルの制御ゲートとに供給する、複数のＭＯＳトランジスタを有していること、
が見て取れる。
　
（３−２）引用発明
　前記「（３−１）引用文献１の記載」のイの「ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。」及び「メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。」の記載を参酌すれば、同アの「メモリセルを複数個接続したメモリセルユニットが、アレイ状に配列されたメモリセルアレイ……を備えた半導体記憶装置」の記載、同キの図示態様、同ウの「本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に……信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。」、及び、同オの「例えば、ｉ番目のＮＡＮＤブロックＢＬＫｉ を消去（選択）し、j 番目のＮＡＮＤブロックＢＬＫｊ を消去（選択）しない場合について、説明する。」の記載から、引用文献１には、
　浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したＮＡＮＤセルの両端に、それぞれ、選択ゲートトランジスタを接続することで、一つのメモリセルユニットを構成すること、
　ウの「不揮発性半導体記憶装置」は、複数の前記メモリセルユニットを備えるブロックＢＬＫを、複数備えていること、
が記載されている。
　
　前記「（３−１）引用文献１の記載」のアの「前記メモリセルアレイのビット線を選択する列選択手段と、前記制御ゲート線および選択ゲート線と制御ゲート信号および選択ゲート信号との間にはトランスファーゲート手段とを備えた」の記載、同キの図示態様、及び、同オの「選択ブロックＢＬＫｉ のトランスファゲート信号ＴＧｉ はＶcc（５Ｖ）となると、トランジスタＴ２ｉ〜Ｔ１７ｉ が導通し、制御ゲートＣＧ０ｉ〜ＣＧ１５ｉ がＶss（０Ｖ）となる。」、「一方、非選択ブロックＢＬＫｊ のトランスファーゲート信号ＴＧｊ はＶss（０Ｖ）でるから、トランジスタＴ１ｊ〜Ｔ１８ｊ は非導通状態にあり、制御ゲートＣＧ０ｉ〜ＣＧ１５ｉ および、選択ゲートＳＧＤｊ 、ＳＧＳｊ はフローティング状態になる。」の記載を、同イの「メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。」、「各メモリセルの制御ゲートＣＧ１ 〜ＣＧ４ は、ビット線ＢＬと交差するワード線ＷＬに接続される。」及び「トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Ｖppに印加する」の記載を参酌して解すれば、引用文献１には、
　前記ブロックＢＬＫのそれぞれは、そのゲートに印加されるトランスファーゲート信号ＴＧにより導通制御されて当該ブロックＢＬＫのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備えること、
が記載されている。
　また、同イの「トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Ｖppに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している。」、及び、同ウの「また、トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。」から、前記トランスファーゲート用トランジスタは、そのゲートに高電圧を印加できるように設計されたものである。
　
　そして、前記「（３−１）引用文献１の記載」のイの「ＮＡＮＤセルを構成するメモリセルを一括して消去する。そのためにこの例では、ＮＡＮＤセル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ4 を０Ｖとし……これにより全メモリセル１の制御ゲートとｐウェル１´間に電界がかかり、浮游ゲート４からｐウェル１´にトンネル効果により電子が放出され……こうして、ＮＡＮＤセルの一括消去が行われる。」、同ウの「本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去……を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。」、同エの「消去時に、制御ゲート信号をＶss（０Ｖ）以上に例えば、0.7Vにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば0.7 Ｖにすることにより、トランスファーゲート用トランジスタのソース電位が0.7 Ｖになったことと同等であり、この場合、ゲートが０Ｖ、トランスファゲート用トランジスタのＰ型基板（メモリセル部のＮウェル、Ｐウェルとは分離されている）は０Ｖであるため、基板バイアスを−0.7 Ｖ、ゲートを−0.7 Ｖ印加した状態のトランジスタと同等のカットオフ特性となることによる。」、同オの「非選択ブロックＢＬＫｊ のトランスファーゲート信号ＴＧｊ はＶss（０Ｖ）でるから、トランジスタＴ１ｊ〜Ｔ１８ｊ は非導通状態にあり」、「i 番目のＮＡＮＤブロックＢＬＫｉ を消去（選択）し、j 番目のＮＡＮＤブロックＢＬＫｊ を消去（選択）しない場合について説明する。制御ゲート信号を０Ｖ以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタＴ２ｊ〜Ｔ１７ｊ においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばＶＬ＝0.7 Ｖにすることにより、トランジスタＴ２ｊ〜Ｔ１７ｊ のソース電位が0.7 Ｖ、ゲート電圧が０Ｖ、Ｐ型基板が０Ｖであるから、ソース電位を０Ｖ、ゲート電圧を−0.7 Ｖ、Ｐ型基板を−0.7 Ｖにした状態のトランジスタと同等のカットオフ特性になるからである。」及び「これによって……非選択ブロックＢＬＫｊ のメモリセルでは、消去が起こらない。」の記載から、引用文献１には、
　いずれか一つのブロックＢＬＫを選択し、選択されたブロックＢＬＫのメモリセルをブロック消去する際に、メモリセル部のＮウェル、Ｐウェルとは分離されているトランスファゲート用トランジスタのＰ型基板の電位をＶssとし、制御ゲート信号をＶss以上の0.7Ｖとすることで、そのゲートにＶssを印加して選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を０Ｖ、ゲート電圧を−0.7Ｖ、Ｐ型基板を−0.7Ｖにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止すること、
が記載されている。
　
　したがって、引用文献１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したＮＡＮＤセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを複数備えるブロックを複数備え、
　前記ブロックのそれぞれは、そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備える、不揮発性半導体記憶装置において、
　いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際に、メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板の電位をＶssとし、前記制御ゲート信号を0.7Ｖとすることで、前記トランスファーゲート用トランジスタのゲートにＶssを印加して選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を０Ｖ、ゲート電圧を−0.7Ｖ、Ｐ型基板を−0.7Ｖにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止することを特徴とする、不揮発性半導体記憶装置のブロック消去方法。」
　
（３−３）引用文献２の記載
　本願の原査定の拒絶の理由に「引用文献５」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０６−１６３９２６号公報（以下「引用文献２」という。）には、「不揮発性半導体記憶装置およびその製造方法」（発明の名称）に関して、図面とともに、次の記載がある。
　
・「【０００３】製造技術に圧迫を加えずセル面積を減少させるためにＮＡＮＤ構造のメモリセルが開発され、シロタ等は改良された
ＮＡＮＤ構造のフラッシュ（flash ）ＥＥＰＲＯＭを提示
Ｎ形半導体基板１の上部に第１Ｐウェル２（P-well）（セルアレー領域）および第２Ｐウェル３（周辺回路領域）を形成した
第１Ｐウェル２にはＥＥＰＲＯＭから構成されたセルアレー（Cell array）を形成し
第２Ｐウェル３には周辺回路のＮＭＯＳを形成し、第２Ｐウェル３の一部には周辺回路のＰＭＯＳの形成されるＮウェル４を形成する。
【０００４】図２は前記従来のＥＥＰＲＯＭセルを使用したＥＥＰＲＯＭ装置の一部等価回路図と消去および書き込み（プログラム）動作を示す。浮遊ゲート（Floating gate ）内に電子を注入しセルのしきい電圧（threshold voltage ）を（＋）値に移動させる選択されたセルのプログラム動作は、セルアレーの選択されたビットラインＢＬ１に０．３Ｖ、セルアレーの非選択ビットラインＢＬ２にプログラム防止用電圧７Ｖを加え非選択制御ゲートに１０Ｖ、選択制御ゲートに１８Ｖをそれぞれ印加することによりなる。選択されたセルの制御ゲートに加えられた１８Ｖの電圧がカップリング（Coupling）され浮遊ゲートに約１０Ｖの電圧が誘導され選択されたセルのチャネルに０．３Ｖの電圧が伝達されるようになりチャネルと浮遊ゲートの間の約１００Å位のトンネル酸化膜の両端間にかかる約１０ＭｅＶ位のフィールド（Field ）により浮遊ゲート内にＦ−Ｎ（Fowler-Nordheim ）トンネリング効果により電子が充填（charge）される。従って、データが選択されたメモリセルに書き込まれる。
【０００５】反対に、浮遊ゲート内の電子を放出しセルのしきい電圧を（−）値に移動させる消去（Erase ）動作は、セルアレーの形成されているＰウェルに２０Ｖの電圧を加えビットラインとソースラインは開放し、制御ゲートを接地させ遂行する。そうして、トンネル酸化膜の両端間のフィールドにより浮遊ゲート内の電子が放出される。この際、
消去動作の中にセルアレーのＰウェルに加えられた２０Ｖ内外の電位（Potential ）から、Ｖｃｃ５Ｖに動作される周辺回路のトランジスタを保護するために、周辺回路のトランジスタはセルアレーのＰウェルとは電気的に独立した他のＰウェルに形成する
【０００６】セルの読み出し動作はデータ判断により遂行され、データは選択されたセルのしきい電圧が（＋）あるいは（−）によりビットライン電流経路（Path）がオンおよびオフ状態を変動することにより判断される。前記従来のＮＡＮＤ形ＥＥＰＲＯＭの製造においては、２回のバルク形成用すなわち、Ｎ形半導体基板に、セルアレーの形成される第１Ｐウェルと周辺回路のＮＭＯＳの形成される第２Ｐウェルおよび第２Ｐウェル内に位置する周辺回路のＰＭＯＳの形成されるＮウェル形成のために２回のフォトリソグラフィー工程を遂行する。」
　
（４）対比
（４−１）本件補正発明と引用発明との対比
　次に、本件補正発明と引用発明とを対比する。
　
　　ア．引用発明の「複数」の「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したＮＡＮＤセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを」は、本件補正発明の「多数のセルストリング」に相当する。
　そして、引用発明の「複数」の「ブロック」は、本件補正発明の「多数のセルブロック」に相当する。
　したがって、引用発明の「複数」の「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したＮＡＮＤセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを複数備えるブロック」は、本件補正発明の「多数のセルストリングを含む多数のセルブロック」に相当する。
　
　　イ．引用発明の「トランスファーゲート用トランジスタ」は「そのゲートに高電圧を印加できるように設計され」たものであるから、「高電圧」用の「トランジスタ」であると認められる。
　したがって、引用発明の「そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタ」は、本件補正発明の「前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタ」に相当する。
　また、引用発明の「トランスファーゲート手段」は、「前記ブロックのそれぞれ」が「備える」ものであるから、本件補正発明の「多数のＸデコーダ」に相当する。
　そして、引用発明の「不揮発性半導体記憶装置」は、「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したＮＡＮＤセル」を備える「不揮発性半導体記憶装置」であって、「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する」ものであるから、ＮＡＮＤ型フラッシュメモリであると認められる。したがって、引用発明の「不揮発性半導体記憶装置」は、本件補正発明の「ＮＡＮＤフラッシュメモリ素子」に相当する。
　以上から、引用発明の「前記ブロックのそれぞれは、そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備える、半導体記憶装置」は、本件補正発明の「前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子」に相当する。
　
　　ウ．引用発明の「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際」は、本件補正発明の「いずれか一つのメモリブロックを消去するための消去動作の際」に相当する。
　引用発明において、「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板の電位をＶssとし」ているから、「前記トランスファゲート用トランジスタ」は「Ｐ型基板」に形成されていると解される。そして、「前記トランスファゲート用トランジスタ」は、「選択されたブロック」にも「選択しなかったブロック」にも設けられているが、引用文献１の「図１の主要ノードの実施例２における電位関係を示している」（段落【００４２】）表２には、「Ｐ型基板」の電位が単に「Ｖss(０Ｖ)」と標記されていることから、「選択されたブロック」の「前記トランスファゲート用トランジスタ」についても、「選択しなかったブロックのトランスファーゲート用トランジスタ」についても、その素子形成領域である「Ｐ型基板の電位」は「Ｖss」とされることは、明らかである。
　そして、引用発明は「前記トランスファゲート用トランジスタのＰ型基板の電位をＶssとし、前記制御ゲート信号を0.7Ｖとする」ことで、「前記トランスファーゲート用トランジスタ」の「カットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ものであるから、引用発明において、「前記トランスファゲート用トランジスタのＰ型基板の電位」である「Ｖss」と「前記制御ゲート信号」の電圧値である「0.7Ｖ」とは、いずれも、「前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止」するための電圧であると解される。
　したがって、引用発明における「前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止」するための「前記トランスファゲート用トランジスタのＰ型基板の電位」である「Ｖss」は、本件補正発明の「漏れ防止電圧」に相当する。
　さらに、引用発明の「前記トランスファゲート用トランジスタのＰ型基板」と、本件補正発明の「前記高電圧トランジスタのウェル」とは、いずれも、前記高電圧トランジスタの素子形成領域である点で共通する。
　以上から、引用発明において「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際に、メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板の電位をＶssと」することと、本件補正発明において「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する」こととは、いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタの素子形成領域および選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタの素子形成領域に漏れ防止電圧を印加する点で共通する。
　
（４−２）一致点と相違点
　そうすると、本件補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「多数のセルストリングを含む多数のセルブロックと、
　前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、
　いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタの素子形成領域および選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタの素子形成領域に漏れ防止電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。」
　
《相違点》
　本件補正発明は、選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタ及び選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタの「ウェル」に漏れ防止電圧を印加するのに対し、引用発明は、メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタの「Ｐ型基板」の電位をＶssとする点。
　
（５）相違点についての判断
　　ア．ＮＡＮＤ型フラッシュメモリにおいて、セルアレイの形成領域であるセルアレイ領域のウェルとは独立した、周辺回路ＭＯＳトランジスタ形成用の周辺回路領域のウェルを設けることは、引用文献２に「従来の技術」として記載されるように、さらには、以下の周知例１〜３に記載されるように、周知慣用の技術である。
　
　　イ．そして、前記「（４−１）本件補正発明と引用発明との対比」の項のウで述べたとおり、引用発明は、「選択されたブロック」についても、「選択しなかったブロック」についても、「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板の電位をＶssとし」ている。
　
　　ウ．したがって、引用発明において、「複数」の「メモリセルユニット」の周辺回路である「トランスファーゲート手段」の「複数のトランスファーゲート用トランジスタ」を、「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板」上に形成することに代えて、前記周知慣用の技術のように、「メモリセル部のＮウェル、Ｐウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェル上に形成することは、当業者が適宜なし得たものと認められる。
　そして、このとき、「選択されたブロック」と「選択しなかったブロック」の両方について前記「Ｐ型基板」の「電位をＶssと」することに代えて、前記「選択されたブロック」についても、前記「選択しなかったブロック」についても、「メモリセル部のＮウェル、Ｐウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェルの「電位をＶssと」することは、当業者であれば当然になし得たものと認められる。
　
　　エ．周知例１：特開平０３−２４５５６６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０３−２４５５６６号公報には、「不揮発性半導体記憶装置」（発明の名称）に関して、図面とともに、次の記載がある。
・「第１図は本発明の一実施例に係わる不揮発性半導体記憶装置の構成を示すものである。
　ｎ型のシリコン基板３０１中にはｐ型ウェル３０２が形成されている。また、ｐ型ウェル３０２中には、制御ゲート３０３、共通ソース３０４、ドレイン３０５及び浮遊ゲート３０６からなるメモリセルが複数個マトリックス状に配置されている。複数個のメモリセルからなるメモリセルアレイ３０７は、必要に応じて機能的に１つ以上のブロックに分割されている。
　また、メモリセルアレイ３０７の周辺には、周辺回路（図示せず）が形成されている。この周辺回路は、メモリセルの内容の消去を行う際に、ｐ型ウェル３０２に印加する電圧と、選ばれたブロックのメモリセルの共通ソース３０４又はドレイン３０５に印加する電圧と、選ばれていないブロックのメモリセルの共通ソース３０４又はドレイン３０５に印加する電圧とを制御する。即ち、メモリセルの共通ソース３０４又はドレイン３０５と、ｐ型ウェル３０２との間には、バンド間トンネルによる基板電流の発生が実質的に問題とならない程度の電圧が印加される。これにより、チップ面積を増大させることなく、バンド間トンネルによる基板電流の発生を抑制し、ブロック毎の書き換えを行う。
　第２図並びに第３図は、本発明の一実施例に係わる不揮発性半導体記憶装置を例えば１６メガビツトの記憶容量を有する不揮発性メモリ装置に適用したものである。ここで、第２図は、前記不揮発性メモリ装置のチップ全体の平面概略図、第３図は、前記第２図のＩ−１’線に沿う断面図の一例であって、
ｐ型ウェル４０１が、メモリセルの複数のブロック、又は全てのメモリセルのブロックを含んで形成されている
　
ｎ型のシリコン基板４００の表面領域には、浮遊ゲート４０６、共通ソース４１２、ドレイン４１３及び制御ゲート４０９からなるメモリセルが複数個形成され、メモリセルマトリックス３１１を構成している。これら複数個のメモリセルからなるメモリセルマトリックス３１１は、必要に応じて機能的にブロック３１３
−１
〜３１３
−Ｍ
に分割されている。ｎ型のシリコン基板４００中には、複数のブロック、又は全てのメモリセルのブロック　３１３
−１
〜３１３
−Ｍ
を含んでｐ型ウェル４０１が形成されている
ｎ型のシリコン基板４００の周辺には、周辺回路３１２及び昇圧回路３１４が形成
　ところで、この不揮発性メモリ装置は、メモリセルマトリックス３１１が４０９６×４０９６個のアレイ構成となっている。例えば、ソースを共有する２列（８１９２ビツト）を１つのブロックとすると、２０４８個のブロック３１３−１〜８１３−２０４８に分割することができる。
この装置のブロック消去を行うには、シリコン基板４００とｎ型ウェル４０１とに外部電源電圧Ｖｃｃ（例えば５Ｖ）を印加し、全てのメモリセルの制御ゲート　４０９に接地電位ＶＳＳを印加する
　そして、ドレイン４１３近傍で発生するホット・キャリアを浮遊ゲート４０６へ注入することにより行う。この時、
周辺回路３１２のｎ型ウェル４０２
　このような構成によれば、メモリセルの消去動作を行う際、ｎ型ウェル４０１と、選ばれたブロックのメモリセルの共通ソース４１２又はドレイン４１３との間に大きな電圧が印加されないように、周辺回路３１２により制御できる。」（第５頁上右欄第１２行〜第６頁上右欄第１４行）
　
　　オ．周知例２：特開平０８−０６４７０６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０８−０６４７０６号公報には、「不揮発性半導体メモリ装置の製造方法」（発明の名称）に関して、図面とともに、次の記載がある。
・「【０００３】一方、前記不揮発性メモリ装置はデータの書き込みおよび消去のために高電圧（約２０Ｖ）が必要であり、この電圧は周辺回路部の昇圧回路から得るようになるので、トランジスタの性能を維持するためには各トランジスタ間の絶縁特性は極めて重要な要素となる。前記トランジスタの絶縁特性を決める要素としてフィールド酸化膜の厚さと素子分離用不純物領域の不純物濃度がある。前記絶縁特性を向上させるため、特にＥＥＰＲＯＭまたは
フラッシュメモリ装置ではフィールド酸化膜の厚さを厚く形成する。なぜならば、工程が進行されるにつれて徐々に低くなるフィールド酸化膜の厚さを考慮して最終的に一定な厚さ以上を保持させて高電圧用トランジスタの絶縁能力を保障するためである
【０００４】図１は従来の技術による
ＭＯＳ浮遊ゲート（Floating gate)を採用した不揮発性メモリ装置
【０００５】まず、セル配列部を調べると、
Ｐ型基板１００にＮ型不純物領域（Ｎウェル）１０１とＰ型不純物領域（Ｐウェル）１０２を含んでおり、また基板の表面近傍にＮ型で高濃度不純物領域１０４が形成されていてソースまたはドレインの役割をする。かつ、基板上にＥＥＰＲＯＭ特性上トンネル現象を利用するための薄い酸化膜または酸窒化膜よりなる下部誘電体層２０１（トンネル酸化膜）が形成されている。前記下部誘電体層２０１上に浮遊ゲート３０１が備えられており、前記浮遊ゲート３０１上には上部誘電体層２１０を媒介として制御ゲート３０２が形成されている。前記浮遊ゲート３０１（第１電極層）は上、下誘電体層２０１，２１０との間に位置し主にＮ型不純物がドーピングされたポリシリコンで形成し、前記制御ゲート３０２（第２電極層）は前記上部誘電体層２１０上に位置し主に低い抵抗値を有するようにポリシリコンと金属シリコン系化合物より構成されている。また、前記上部誘電体層２１０は高い容量を得るため酸化膜−窒化膜−酸化膜（ＯＮＯ）で形成する
【０００６】次に、
周辺回路部（Ｂ部分）を調べると、通常のＣＭＯＳ工程よりなる構造としてＰ型半導体基板１００上にＰ型不純物領域（Ｐウェル）１０２とＮ型不純物領域（Ｎウェル）１０１が形成されている
　
　　カ．周知例３：特開平０９−１６７４９７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０９−１６７４９７号公報には、「プログラム可能および変換可能不揮発性メモリアレイ」（発明の名称）に関して、図面とともに、次の記載がある。
・「【０００９】
不揮発性メモリアレイは，Ｐ−ウェルに入れられ
【００１０】０Ｖにおける制御ゲートと集積回路基板により，深いＮ−ウェルは，消去の間に不揮発メモリのソース／ドレイン拡散およびＰ−ウェルへおおよそ＋１６Ｖの正電圧の印加を可能にする。これに対して，０Ｖの基板により，より小さい正の消去電圧（おおよそ＋１０Ｖ）がソース／ドレイン拡散およびＰ−ウェルに印加され，そして負の消去電圧（おおよそ−６Ｖ）制御ゲートに印加される。これらの電圧の印加は，メモリアレイのセルがソース／ドレイン拡散とｐ−ウェルの間のｐ−ｎ接合に電界−プレートストレス生じることなしに消去されることを可能にする。
【００１１】語“ウェル”は，ここでは，半導体基板に形成された比較的に大きい拡散領域を表す。そのような拡散領域は，時により“ウェル”，“タンク”，もしくは“桶”と呼ばれる。“ウェル”，“タンク”，もしくは“桶”は一般的には，能動回路素子の拡散領域およびチャネルを含むように充分に大きい。
【００１２】プロセスは，先行技術の紫外線消去可能Ｘ−タイプアレイのそれらに類似のサイズと構造をもつセルの行と列をもつメモリアレイを結果的にもたらし，そして同一チップ上に高および低電圧論理回路を含む。
最終装置は，論理トランジスタと高密度フラッシュＥＰＲＯＭ回路をもつメモリを結びつけ，双方に共に紫外線消去可能ＥＰＲＯＭ構造に対する容易な製造方法で形成される
　
・「【００２４】図１の装置を作成する方法は，図２および図３−図１３を参照して記述される。方法の記述は，セル１０のＸ−セルアレイの形成および同一チップ上の論理回路の高電圧Ｐ−チャネルトランジスタＨＶＰＴおよび低電圧Ｎ−チャネルトランジスタＬＶＮＴの双方を形成するためのプロセスにのみ関係する。
論理回路は通常高電圧Ｎ−チャネルトランジスタＨＶＮＴおよび低電圧Ｐ−チャネルトランジスタＬＶＰＴを含む
【００２５】開始材料は，ｐ+ 基板３０のスライス上のｐ−ｅｐｉであり，非常に小さい部分のみが図に示される。ウェハは，おおよそ直径２０．３２ｃｍ（８インチ）であり，図２に示される部分はそのウェハのごく小さい部分である。約４００オングストローム（Å）のパッド酸化物ＰＯが表面に成長される。
【００２６】図３および４を参照すると，次のプロセスを使用して深いＮ−ウェル３１が基板３０に形成される。深いＮ−ウェル３１はフォトレジストＰＲでパターン化される。メモリセル１０が形成されるべき領域の注入領域の長さおよび幅は，大きさが，例えば，行のようなメモリアレイ１もしくはサブアレイを順番に入れるＰ−ウェル３３を入れるのに充分な大きさでなければならない。高電圧Ｐ−チャネルトランジスタＨＶＰＴが形成されるべき領域の各注入領域の長さと幅は，大きさがそのトランジスタＨＶＰＴの各々のソース１２およびドレイン１３を入れるのに充分に大きくなければならない。Ｎ−ウェル３１の注入は，それから，このましくは約４．０×１０12イオン／ｃｍ2 のドーズ量で約８０ＫｅＶのエネルキーレベルのリンＰを用いて導電体化される。フォトレジストがそれから取り去られる。
Ｎ−ウェル３１のドーパントのアニールが，チッソガス中で高温，およそ１２００°Ｃ，７００分間なされ，およそ７μｍの深さの接合形成をする。これは，深いＮ−ウェル領域３１の生成を完全にする。注入は，高電圧Ｐ−チャネルトランジスタＨＶＰＴのチャネル領域を確定する
　
（６）独立特許要件を満たすかどうかの検討のまとめ
　以上のとおり、引用発明を、前記相違点に係る構成とすることは、当業者が容易に想到できたものである。
　そして、本件補正発明の効果も、引用発明から、当業者が予期し得たものと認められる。
　したがって、本件補正発明は、引用発明及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　そして、仮に、本件補正が前記特許法第１７条の２第４項の規定に適合するとしても、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２３年３月９日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜４に係る発明は、平成２２年７月２６日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項１】
「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮDフラッシュメモリ素子において、
　前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Ｘデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧として負の電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。」
　
２．引用文献の記載と引用発明
（１）引用文献の表示
　　引用文献１：特開平０８−２８７６９６号公報
　　引用文献２：特開平０６−１６３９２６号公報
　　引用文献３：特開２００２−２４５７８５号公報
　
（２）引用文献の記載と引用発明
　引用文献１及び引用文献２の記載と引用発明については、前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（３）引用文献の記載と引用発明」における、「（３−１）引用文献１の記載」及び「（３−３）引用文献２の記載」の項において摘記し、「（３−２）引用発明」の項において認定したとおりである。
　
　そして、本願の原査定の拒絶の理由に「引用文献４」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００２−２４５７８５号公報（以下「引用文献３」という。）には、「不揮発性半導体メモリ装置のプログラム方法」（発明の名称）に関して、図面とともに、次の記載がある。
　
・「【００１９】図１は、本発明の第１実施形態による
ＮＡＮＤ型フラッシュメモリ装置
メモリセルアレイ１００はポケットＰウェル領域内に形成され
【００２０】図１を参照すると、
メモリセルアレイ１００は列に沿って配列された複数のセルストリング又はＮＡＮＤストリング１２からなる。各セルストリング１２はストリング選択トランジスタＳＳＴｍ（ｍ＝０，１，２，．．．，ｉ）を含み
　
・「【００３７】この時、ポケットＰウェル領域がマイナス電圧Ｖｆｉでバイアスされているので、選択されたワードラインの上の隣接したメモリセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧が、プログラム電圧Ｖｐｇｍより高まる。従って、寄生ＭＯＳトランジスタはターンオフされ（又は寄生ＭＯＳトランジスタを通じた漏洩経路が遮断され）、自己昇圧スキームに従って増加したプログラム禁止のメモリセルの昇圧されたチャンネル電圧は、損失なしに維持される。又、
ストリング選択ラインの電圧が隣接したワードラインにプログラム電圧Ｖｐｇｍが印加されることに従ってバウンシングしても、ストリング選択トランジスタはシャットオフ状態に維持される
ストリング選択トランジスタＳＳＴｍのしきい値電圧がポケットＰウェル領域にバイアスされたマイナス電圧に従って増加する
　
３．対比
　　ア．前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「２．補正目的の適否」の項における、イ及びウで検討したように、本願発明の「消去ブロック」が、本件補正発明は、「選択された」ものであることを限定するとともに、本願発明が「当該消去ブロックにおける前記Ｘデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧」を「印加する」ものであったが、本件補正発明は、「消去動作」の対象である前記「消去ブロック」に加えて、前記「消去動作」の対象でない「選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」と限定したものである。
　逆にいえば、本願発明においては、本件補正発明の「消去」対象の「ブロック」が「選択された」ものであるという限定、及び、本件補正発明の「消去動作」の対象でない「選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」という限定が削除されている。
　
　　イ．加えて、前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「２．補正目的の適否」の項における、イ、エで検討したように、本願発明は、本件補正発明の「漏れ防止電圧」に相当する「漏洩防止電圧」が「負の電圧」であると限定したものである。
　
　　ウ．そうすると、前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」の「３．独立特許要件を満たすかどうかの検討」の「（４）対比」における検討を踏まえれば、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮDフラッシュメモリ素子において、
　前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Ｘデコーダ内の前記高電圧トランジスタの素子形成領域に漏洩防止電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。」
　
《相違点》
　本願発明は、当該消去ブロックにおける前記Ｘデコーダ内の前記高電圧トランジスタの「ウエルに漏洩防止電圧として負の電圧」を印加するのに対して、引用発明は、メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタの「Ｐ型基板の電位をＶss」とする点。
　
４．相違点についての判断
　　ア．引用発明は、「選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を０Ｖ、ゲート電圧を−0.7Ｖ、Ｐ型基板を−0.7Ｖにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ために、「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタのＰ型基板の電位をＶssと」するものである。
　また、引用発明の「トランスファーゲート用トランジスタ」は、「前記トランスファゲート用トランジスタのＰ型基板」を素子形成領域としており、引用例１の図１における記号は「トランスファーゲート用トランジスタ」がＭＯＳトランジスタであることを示しているから、ＮチャンネルＭＯＳトランジスタであることは、明らかである。
　
　　イ．ここで、ＮチャンネルＭＯＳトランジスタは、その基板電位が負になると、その閾値が上昇することは、技術常識である。
　要すれば、
ａ．特開平０３−２７３６６５号公報の、第４図、第３頁下右欄第９〜１４行、第４頁下右欄第１７〜２０行、及び、第５頁上右欄第１〜４行、
ｂ．和田佳樹、他５名、“ボディバイアス可変形ＳＯＩ-ＣＭＯＳドライバー回路”、電子情報通信学会技術研究報告ＥＤ９７−５２〜６４、社団法人電子情報通信学会、１９９７年６月２０日、Vol.９７、No.１０７、p.２３〜２９における、p.２５の図３、
ｃ．原田友親、他１名、“バックゲートバイアス制御発振器(BG-VCO)を用いたCMOS PLLクロックパルス発生器”、電子情報通信学会技術研究報告ＩＣＤ2001−65〜78、社団法人電子情報通信学会、２００１年８月２４日、Vol.１０１、No.２６６、p.９〜１４における、p.１１の図２、
をそれぞれ参照のこと。
　そして、ＭＯＳトランジスタの閾値が上昇すれば、そのカットオフ特性が向上することも、技術常識である。
　
　　ウ．さらに、引用文献３には、前記「（２）引用文献の記載と引用発明」の項において摘記したように、「ＮＡＮＤ型フラッシュメモリ装置」において、「ポケットＰウェル領域内に形成され」たＭＯＳトランジスタ、すなわち、ＮチャンネルＭＯＳトランジスタに関して、当該ＮチャンネルＭＯＳトランジスタの素子形成領域である「ポケットＰウェル領域」を「マイナス電圧」で「バイアス」することによって、当該ＮチャンネルＭＯＳトランジスタの「しきい値電圧」を「増加」させ、当該ＮチャンネルＭＯＳトランジスタを「シャットオフ状態に維持」させること、が記載されている。
　
　　エ．してみれば、引用発明において、「選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を０Ｖ、ゲート電圧を−0.7Ｖ、Ｐ型基板を−0.7Ｖにした状態」にさせるために「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の「電位をＶssと」することに代えて、前記「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の電位を、実際に「−0.7Ｖ」に設定するとともに、「選択しなかったブロックのトランスファーゲート用トランジスタ」のソース電位を０Ｖ、ゲート電圧を−0.7Ｖに実際に設定することで、「選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ことは、当業者であれば、当然になし得たものと認められる。
　
　　オ．そして、引用発明は、「選択されたブロック」と「選択しなかったブロック」の両方について前記「Ｐ型基板」の「電位をＶssと」するのであるから、前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」における「３．独立特許要件を満たすかどうかの検討」の「（５）相違点についての判断」の項において、ア〜ウで検討したと同じ理由により、上記のように、前記「メモリセル部のＮウェル、Ｐウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の電位を実際に「−0.7Ｖ」に設定するとき、「選択されたブロック」についても、「選択しなかったブロック」についても、「メモリセル部のＮウェル、Ｐウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェルの「電位」を実際に「−0.7Ｖ」に設定することは、当業者が容易に想到し得たものと認められる。
　
　　カ．以上のア〜オから、引用発明において、「トランスファゲート用トランジスタ」を「メモリセル部のＮウェル、Ｐウェルとは分離されている」ウェルに形成するとともに、「選択されたブロック」すなわち引用発明の「ブロック消去」の対象「ブロック」について、前記ウェルに漏洩防止電圧として「負の電圧」を印加することは、当業者が容易に想到し得たものと認められる。
　よって、本願発明は、引用発明、引用文献３に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものと認められる。
　
　　キ．なお、審判請求人は、平成２４年１月１３日に提出した回答書において、請求項１を、
「多数のセルストリングを含む多数のセルブロックと、 
　前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮDフラッシュメモリ素子において、
　いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Ｘデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧として負の電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。」、
と補正する用意がある旨を表明している。
　すなわち、本件補正発明の「漏れ防止電圧」が「負の電圧」であるとする補正案を提示している。
　しかしながら、前記「第２．平成２３年３月９日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定」における「３．独立特許要件を満たすかどうかの検討」における「（５）相違点についての判断」の項、及び、「第３．本願発明について」の「４．相違点についての判断」の項において検討したように、仮に、本願の特許請求の範囲の請求項１が前記補正案のとおりに補正されたとしても、前記補正案の請求項１に係る発明は、引用発明、引用文献３に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものと認められる。
　
　
第４．結言 
　以上のとおり、本願発明は、引用発明、引用文献３に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。