【事件の表示】
　特願２０００−３４２９３７「半導体装置」拒絶査定不服審判事件〔平成１３年１２月　７日出願公開、特開２００１−３３９０７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１１月１０日（優先権主張平成１２年３月２２日）を出願日とする特許出願であって、平成２２年１２月２２日付けの拒絶理由通知に対して平成２３年３月１１日に意見書及び手続補正書が提出されたが、同年３月２５日付けで拒絶査定がなされた。
　それに対して、同年６月２８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年２月１６日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の適否について
　平成２３年６月２８日に提出された手続補正書による補正（以下「本件補正」という。）の適否について検討する。
　本件補正は、補正前の請求項１及び５を削除して、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　また、本件補正が、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　よって、本件補正は適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
　前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
　前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域が前記絶縁層の上面に達する第１のＭＯＳトランジスタと、
　前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、
　前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
　前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。」
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−３１７５２６号公報（以下「引用例」という。）には、図１〜１４と共に、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、埋込絶縁層上に素子形成用の半導体層を設けて成るＳＯＩ（Silicon On Insulator）基板を用いた半導体集積回路装置に適用して有効な技術に関するものである。
　
ｂ．「【００２３】（実施の形態１）図１は本発明の一実施の形態である半導体集積回路装置を構成する半導体チップの全体平面図、図２は図１のＡ−Ａ線の断面図、図３は図１のＢ−Ｂ線の断面図、図４は図１のＣ−Ｃ線の断面図、図５は本実施の形態の変形例であって半導体集積回路装置を構成する半導体チップの全体平面図、図６は図５のＡ−Ａ線の断面図、図７〜図１４は図１または図５の半導体集積回路装置の製造工程中における要部断面図である。なお、図１〜図６においては図面を見易くするためゲート電極よりも上層の配線層の無い状態を示している。
【００２４】本実施の形態１においては、本発明を、例えばＣＭＯＳ（Complimentary Metal Oxide Semiconductor ）ロジック回路に適用した場合について説明する。図１〜図４に示すように、例えば平面四角形状に形成された半導体チップ１の主面には、入出力回路の形成領域Ｉ／Ｏ（図１の右側上部）、ロジック回路の形成領域ＬＧ（図１の左側略半分）、配線領域Ｌ（図１の右側下部）およびマークＭ（図１の右側最下部）が配置されている。
【００２５】
入出力回路の形成領域Ｉ／Ｏは、入力回路、出力回路または入出力双方向回路等のような入出力回路が配置される領域であり、ここには、その回路を構成するｎチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ；以下、ｎＭＯＳと略す）Ｑｎ1 およびｐチャネル形のＭＯＳ・ＦＥＴ（以下、ｐＭＯＳと略す）Ｑｐ1 が配置されている。また、ロジック回路の形成領域ＬＧは、所定のロジック回路が配置される領域であり、ここには、その回路を構成する複数のｎＭＯＳＱｎ2 およびｐＭＯＳＱｐ2 が形成されている。なお、入出力回路の駆動電圧は、例えば５Ｖ程度であり、ロジック回路の駆動電圧は、入出力回路の駆動電圧よりも低く、例えば１. ５〜３. ３Ｖ程度である
【００２６】配線領域Ｌは、半導体チップ１内の素子間を電気的に接続する配線が配置される領域であり、ここには、素子自体は配置されていない。また、マークＭは、ここに照射した光の反射光を検出することで、素子および配線の形成時にパターンの位置合わせを行ったり、検査を行ったり、あるいはＣＭＰ（Chemical Mechanical Polishing ）工程やドライエッチ工程でのナノスペックの絶縁膜の膜厚を測定したりするものである。マークＭの平面形状は、例えば十字状に形成されている。ただし、マークＭの平面形状は、これに限定されるものではなく種々変更可能であり、例えばＩ字状、Ｌ字状、枠状、四角形状または複数の平行な棒状パターンの一群等でも良い。なお、図１では図面を見易くするためマークＭが比較的大きく描かれているが、実際の寸法は、フォトリソグラフィ工程時の位置合わせ用で、例えば１０μｍ×１０μｍ程度、ＣＭＰ工程時の測定用で、例えば５０μｍ×５０μｍ程度である。
【００２７】
この半導体チップ１の素子形成基板を構成するＳＯＩ基板１Ａは、支持基板１Ａ1 上に埋込絶縁層１Ａ2 を介して素子形成用の薄い半導体層１Ａ3 が設けられて構成されている。支持基板１Ａ1 は、例えばｎ
-
 形のシリコン単結晶からなり、主としてＳＯＩ基板１Ａの機械的な強度を確保するための機能を有している。
【００２８】埋込絶縁層１Ａ2 は、例えば厚さ0.１μｍ程度のシリコン酸化膜等からなり、支持基板１Ａ1 と半導体層１Ａ3 とを電気的に分離するようにその双方の間に挟まれている。なお、上記したバックゲート用の半導体領域２ｂｇ1,２ｂｇ2 と配線との接続領域においては、双方が互いに電気的に接続されるように、埋込絶縁層１Ａ2 が部分的に除去されている。
【００２９】素子形成用の半導体層１Ａ3 は、例えば厚さ0.２μｍ程度のｐ形のシリコン単結晶等からなり、そのｎＭＯＳＱｎ1,Ｑｎ2 の形成領域にはｐウエル３ｐｗ1,３ｐｗ2 が形成され、そのｐＭＯＳＱｐ1,Ｑｐ2 の形成領域にはｎウエル３ｎｗ1,３ｎｗ2 が形成されている。この半導体層１Ａ3 およびｐウエル３ｐｗ1,３ｐｗ2 には、例えばホウ素が導入され、ｎウエル３ｎｗ1,３ｎｗ2 には、例えばリンまたはヒ素が導入されている。
【００３０】ところで、
本実施の形態１においては、このＳＯＩ基板１Ａの半導体層１Ａ3に深い分離部４Ａと浅い分離部４Ｂとの２種類の分離部が形成されている。
【００３１】
深い分離部４Ａは、半導体層１Ａ3 の主面から埋込絶縁層１Ａ2 の上面に達するように形成された溝内に、例えばシリコン酸化膜等のような分離用絶縁膜が埋め込まれて形成されている。そして、本実施の形態１においては、この深い分離部４Ａ（４Ａ1 〜４Ａ5 ）が、半導体層１Ａ3 の主面における以下の平面位置等に分離部またはその他の機能部として選択的に形成されている
【００３２】その第１は、深い分離部４Ａ1 が半導体チップ１の外周に沿って半導体チップ１の内側を取り囲むように形成されている。これにより、素子形成用の半導体層１Ａ3 とバックゲート用の半導体領域２ｂｇ1,２ｂｇ2 との間を完全に電気的に分離できるので、半導体層１Ａ3 のウエルとバックゲート用の半導体領域２ｂｇ1,２ｂｇ2 とが半導体チップ１または半導体集積回路装置の製造工程（検査工程）中における半導体ウエハの側面に付着した水分や汚染物等を通じて導通してしまうのを防止することが可能となっている。なお、この深い分離部４Ａ1 の平面パターンは、半導体チップ１の外周辺から半導体チップ１の中心方向に延びる比較的幅広のパターンで形成されている。
【００３３】
第２は、深い分離部４Ａ2 が駆動電圧の高い入出力回路の形成領域Ｉ／Ｏを取り囲むように形成されている。これにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層１Ａ3 において完全に電気的に分離できるので、駆動電圧が相対的に高い回路領域から相対的に低い回路領域に半導体層１Ａ3 を通じて電気的な悪影響が及ぼされるのを防止することが可能となっている
【００３４】第３は、深い分離部４Ａ3 がｐウエル３ｐｗ1,３ｐｗ2 とｎウエル３ｎｗ1,３ｎｗ2 との境界領域に形成されている。これにより、ｐウエル３ｐｗ1,３ｐｗ2とｎウエル３ｎｗ1,３ｎｗ2 とを完全に電気的に分離できるので、ウエルによるｐｎ接合が形成されるのを防止でき、接合容量を低減することが可能となっている。また、ｐウエル３ｐｗ1,３ｐｗ2 とｎウエル３ｎｗ1,３ｎｗ2 とを完全に電気的に分離できるので、ラッチアップを防止することが可能となっている。
【００３５】第４は、深い分離領域４Ａ4 が配線領域Ｌに形成されている。すなわち、素子が形成されない配線領域Ｌに深い分離領域４Ａ4 を形成することにより、ＳＯＩ基板１Ａの主面上に形成される配線に寄生する配線容量を低減することが可能となっている。なお、深い分離領域４Ａ4 は、例えば平面長方形状に形成されている。
【００３６】さらに、第５は、マークＭが深い分離領域４Ａ5 により形成されている。これにより、シリコン−シリコン酸化膜界面を少なくすることができ、光を用いた検査および測定等で邪魔になるシリコン−シリコン酸化膜からの反射光を少なくすることができるので、その検査および測定時におけるマークＭの検出精度を向上させることが可能となっている。
【００３７】
一方、浅い分離部４Ｂは、半導体層１Ａ3 の主面から半導体層１Ａ3 の途中の深さ位置まで達する溝内に、例えばシリコン酸化膜等のような分離用絶縁膜が埋め込まれて形成されている。
【００３８】
このような深い分離部４Ａと浅い分離部４Ｂに囲まれた素子形成領域に、上記したｎＭＯＳＱｎ1,Ｑｎ2 およびｐＭＯＳＱｐ1,Ｑｐ2 が形成されている。ｎＭＯＳＱｎ1,Ｑｎ2 の各々は、ｐウエル３ｐｗ1,３ｐｗ2 の各々に形成された一対の半導体領域６ｎｄ, ６ｎｄと、半導体層１Ａ3 の主面上に形成されたゲート絶縁膜７ｉと、その各々の上に形成されたゲート電極８ｇとを有している。また、このｐＭＯＳＱｐ1,Ｑｐ2 の各々は、ｎウエル３ｎｗ1,３ｎｗ2 の各々に形成された一対の半導体領域６ｐｄ, ６ｐｄと、半導体層１Ａ3 の主面上に形成されたゲート絶縁膜７ｉと、その各々の上に形成されたゲート電極８ｇとを有している
【００３９】
一対の半導体領域６ｐｄ, ６ｐｄは、ｐＭＯＳＱｐ1,Ｑｐ2 のソース・ドレイン領域を形成するための領域であり、チャネル領域を挟んで互いに離間して形成されている。
また、一対の半導体領域６ｎｄ, ６ｎｄは、ｎＭＯＳＱｎ1,Ｑｎ2 のソース・ドレイン領域を形成するための領域であり、チャネル領域を挟んで互いに離間して形成されている。
【００４０】なお、各半導体領域６ｐｄ, ６ｎｄを、導電型を決定する不純物濃度が相対的に高い高濃度領域と、チャネル領域に隣接して形成され、導電型を決定する不純物濃度が相対的に低いホットキャリア抑制用の低濃度領域とを有する構造としても良い。また、その低濃度領域においてチャネル領域側の底部角近傍にソース・ドレイン間のパンチスルーを抑制するためのポケット領域を設ける構造としても良い。このポケット領域は、半導体領域６ｐｄ, ６ｎｄの導電型とは反対の導電型に設定される。
【００４１】ゲート絶縁膜７ｉは、例えば厚さ８ｎｍ程度のシリコン酸化膜等からなる。なお、入出力回路を構成するｎＭＯＳＱｎ1 およびｐＭＯＳＱｐ1 のゲート絶縁膜７ｉの厚さを、ロジック回路を構成するｎＭＯＳＱｎ2 およびｐＭＯＳＱｐ2 のゲート絶縁膜７ｉの厚さよりも厚くしても良い。これにより、駆動電圧の高い入出力回路側ではゲート絶縁膜７ｉの耐圧を確保でき、駆動電圧の低いロジック側では動作速度の向上を図ることができる。また、ゲート絶縁膜７ｉを酸窒化膜（ＳｉＯＮ）で形成しても良い。これにより、ゲート絶縁膜７ｉ中における界面準位の発生を抑制でき、また、ゲート絶縁膜７ｉ中の電子トラップを低減できるので、ゲート絶縁膜７ｉにおけるホットキャリア耐性を向上させることが可能となる。したがって、ゲート絶縁膜７ｉの信頼性を向上させることが可能となる。」
　
２．ここにおいて、引用例の「ｎチャネル形のＭＯＳ・ＦＥＴＱｎ2」、及び「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」が、いずれも「浅い分離部４Ｂ」によって規定される素子形成領域内に形成されていることは、明細書の００３８段落、及び図１〜４から明らかである。
　
３．以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ｎ- 形のシリコン単結晶からなる支持基板１Ａ1 上に埋込絶縁層１Ａ2 を介して素子形成用の薄い半導体層１Ａ3 が設けられたＳＯＩ基板１Ａと、
　半導体層１Ａ3 の主面から半導体層１Ａ3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部４Ｂと、
　ロジック回路の形成領域ＬＧに配置され、浅い分離部４Ｂによって規定される素子形成領域内に形成され、ソース・ドレイン領域を形成するための半導体領域６ｎｄ, ６ｐｄを有し、ロジック回路を構成する複数のｎチャネル形のＭＯＳ・ＦＥＴＱｎ2 およびｐチャネル形のＭＯＳ・ＦＥＴＱｐ2と、
　入出力回路の形成領域Ｉ／Ｏに配置された、ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成するｎチャネル形のＭＯＳ・ＦＥＴＱｎ1 およびｐチャネル形のＭＯＳ・ＦＥＴＱｐ1と、
　半導体層１Ａ3 の主面から埋込絶縁層１Ａ2 の上面に達するように形成された溝内に、分離用絶縁膜が埋め込まれて形成された深い分離部４Ａ2 とを備え、
　深い分離部４Ａ2 が駆動電圧の高い入出力回路の形成領域Ｉ／Ｏを取り囲むように形成されていることにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層１Ａ3 において完全に電気的に分離した、
半導体集積回路装置。」
　
第５．本願発明と引用発明との対比
１．引用発明の「ｎ- 形のシリコン単結晶からなる支持基板１Ａ1」、「埋込絶縁層１Ａ2」、「素子形成用の薄い半導体層１Ａ3」は、各々本願発明の「半導体基板」、「絶縁層」、「半導体層」に相当する。
　したがって、引用発明の「ｎ- 形のシリコン単結晶からなる支持基板１Ａ1 上に埋込絶縁層１Ａ2 を介して素子形成用の薄い半導体層１Ａ3 が設けられたＳＯＩ基板１Ａ」は、本願発明の「半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板」に相当する。
　
２．引用発明においては、「埋込絶縁層１Ａ2」上に「素子形成用の薄い半導体層１Ａ3 が設けられ」ているから、「半導体層１Ａ3 の主面から半導体層１Ａ3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部４Ｂ」と、「埋込絶縁層１Ａ2」との間に「半導体層１Ａ3」を有することは明らかである。
　したがって、引用発明の「半導体層１Ａ3 の主面から半導体層１Ａ3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部４Ｂ」は、本願発明の「前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜」に相当する。
　
３．引用発明において、「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」が「素子形成用の薄い半導体層１Ａ3」内に設けられていることは明らかである。
　したがって、引用発明の「ロジック回路の形成領域ＬＧに配置され、浅い分離部４Ｂによって規定される素子形成領域内に形成され、ソース・ドレイン領域を形成するための半導体領域」「６ｐｄを有し、ロジック回路を構成する」「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」と、本願発明の「前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域が前記絶縁層の上面に達する第１のＭＯＳトランジスタ」とは、「前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された、」「第１のＭＯＳトランジスタ」である点で一致し、当該「第１のＭＯＳトランジスタ」が「ソース・ドレイン領域」を有する点でも一致する。
　
４．引用発明において、「ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成するｎチャネル形のＭＯＳ・ＦＥＴＱｎ1 およびｐチャネル形のＭＯＳ・ＦＥＴＱｐ1」の動作しきい値電圧が、「ロジック回路を構成する複数のｎチャネル形のＭＯＳ・ＦＥＴＱｎ2 およびｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」の動作しきい値電圧と異なることは、当業者にとって明らかである。
　また、引用発明の「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ1」と「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」とが隣接して形成されていることは、引用例の図１から明らかである。
　したがって、引用発明の「入出力回路の形成領域Ｉ／Ｏに配置された、ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成する」「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ1」は、本願発明の「前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタ」に相当する。
　
５．引用発明の「半導体層１Ａ3 の主面から埋込絶縁層１Ａ2 の上面に達するように形成された溝内に、分離用絶縁膜が埋め込まれて形成された深い分離部４Ａ2」は、本願発明の「前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜」に相当する。
　
６．引用発明において、「深い分離部４Ａ2 が駆動電圧の高い入出力回路の形成領域Ｉ／Ｏを取り囲むように形成されていることにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層１Ａ3 において完全に電気的に分離し」ているから、「入出力回路」を構成する「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ1」と「ロジック回路」を構成する「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」との間に「深い分離部４Ａ2」が形成されていることになる。
　また、引用発明の「半導体集積回路装置」は、本願発明の「半導体装置」に相当する。
　したがって、引用発明と本願発明とは、「前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、」「前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置」である点で一致する。
　
７．したがって、本願発明と引用発明とは、
　
　「半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
　前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
　前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域を有する第１のＭＯＳトランジスタと、
　前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、
　前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
　前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　「第１のＭＯＳトランジスタ」の「ソース・ドレイン領域」が、本願発明では「前記絶縁層の上面に達する」のに対して、引用発明ではそのような特定がなされていない点。
　
第６．相違点についての当審の判断
　一般に、ＭＯＳトランジスタのソース・ドレイン領域をＳＯＩ基板の絶縁層の上面に達する形態とすること、及び当該形態とすることで、ＭＯＳトランジスタの接合容量を小さくできることは、例えば、本願の優先権主張の日前に外国において頒布された刊行物である下記周知例１、及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例２に記載されているように当業者において周知の事項である。
　したがって、引用発明において、「ｐチャネル形のＭＯＳ・ＦＥＴＱｐ2」の接合容量を小さくするために、「ソース・ドレイン領域を形成するための半導体領域６ｐｄ」を「埋込絶縁層１Ａ2」の上面に達する形態とすること、すなわち、本願発明のように、「第１のＭＯＳトランジスタ」の「ソース・ドレイン領域」を「前記絶縁層の上面に達する」形態とすることは、上記周知の事項を勘案することにより、当業者が容易になし得たことである。
　よって、本願発明は、周知の事項を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
ａ．周知例１：国際公開第９９／２７５８５号
　上記周知例１には、第１図及び第２図と共に次の記載がある。
　「第１図及び第２図に示すように、半導体装置は半導体基体１を主体とする構成になっている。
半導体基体１は、単結晶珪素からなるｐ型半導体基板１Ａと単結晶珪素からなる半導体層１Ｃとの間に酸化珪素膜からなる絶縁層１Ｂが設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造で構成されている
（略）
　前記
電界効果トランジスタＱｎは、ソース領域及びドレイン領域である一対のｎ型半導体領域６の夫々の底部を半導体基体１の絶縁層１Ｂに接触させた構造で構成されている。この電界効果トランジスタＱｎは、一対のｎ型半導体領域６の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるｐｎ接合容量（寄生容量）を低減できるので、スイッチング速度の高速化を図ることができる。
　
ｂ．周知例２：特開平１１−２１４６８６号公報
　上記周知例２には、図１１と共に次の記載がある。
　「【００７２】図１１は本発明の第２の実施形態に係る半導体装置としてのｎ型ＭＯＳトランジスタの断面構成を示している。
図１１に示すように、基板シリコン層２１ａと埋め込み酸化膜２１ｂと単結晶の薄膜シリコン層２１ｃとからなるＳＯＩ基板２１の主面上には、酸化シリコンからなるゲート酸化膜２２を介在させたポリシリコン等からなるゲート電極２３が選択的に形成されており
【００７３】ＳＯＩ基板２１におけるゲート電極２３の両側端部及びサイドウォール２４の直下には、ｎ型不純物イオンであるヒ素（Ａｓ）等が低濃度に注入されてなる低濃度のソース・ドレイン拡散層２５がそれぞれ形成されており、さらに、ＳＯＩ基板２１におけるゲート電極２３の中央部の直下にはｐ型不純物イオンであるボロン（Ｂ）が拡散してなるしきい値制御用のチャネル不純物拡散層２６が形成されている。
【００７４】
ＳＯＩ基板２１における各低濃度のソース・ドレイン拡散層２５に対するゲート電極２３のそれぞれの反対側の領域には、ヒ素等が高濃度に且つゲート長方向に広がるように注入されてなる高濃度のソース・ドレイン拡散層２７が形成されており
【００７５】（略）
【００７６】このように、本実施形態によると、深さ方向のチャネルプロファイルは、ＲＣＰタイプであり、また、チャネル方向のチャネルプロファイルは、ゲート電極２３の両側端部の直下において高濃度となり、ゲート電極２３の中央部の直下が最も低濃度となって不均一である。従って、第１の実施形態に示したバルクを用いたｎ型ＭＯＳトランジスタと同様に、低しきい値電圧及び高駆動力を確保できると共に、ソース・ドレイン拡散層２５，２７からの空乏層の伸びに起因するしきい値電圧値の低下、いわゆる短チャネル効果を抑制することができる。一般に、
ＳＯＩ基板を用いた半導体装置は、その構造上、バルク半導体装置に比べて接合容量を小さくできる。バルク半導体装置の場合は、１００ｎｍ程度の空乏層を介してドレイン拡散層の底面と側面部の面積に対応した接合容量が発生するが、ＳＯＩ半導体装置の場合は、ドレイン拡散層の底面部は膜厚が大きい埋め込み酸化膜２１ｂを介して容量を感じるため、実質的に容量として効いてくるのはドレイン拡散層とチャネル領域の空乏層部分だけとなる。
　
第７．むすび
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。