【手続補正書】
【提出日】平成18年7月10日(2006.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ−型基板、
前記基板の第１のｎ−型井戸領域内に配置されたｐ＋型ソース領域およびｐ＋型ドレイン領域、
前記ソース領域と前記ドレイン領域の間に配置されたチャンネル、
前記チャンネルに隣接して配置された第１の絶縁体、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲート、および、
ｎ型トンネリング領域であって、前記フローティング・ゲートが、少なくとも当該トンネリング領域の一部分を越えて延び、第２の絶縁体によってそこから電気的に絶縁され、当該トンネリング領域が、前記基板の第２の井戸領域内に配置される、ｎ型トンネリング領域、
を備えるフローティング・ゲート半導体素子。
【請求項２】
前記第２の井戸領域が、ｎ−型井戸領域である、請求項１に記載の素子。
【請求項３】
前記第１の井戸領域および前記第２の井戸領域が、チャンネル・ブロックによって互いに分離される、請求項２に記載の素子。
【請求項４】
前記第２の井戸領域が、ｎ＋ドープされた領域であり、次に、このｎ＋ドープされた領域が、前記基板のｎ−型井戸領域内に配置される、請求項１に記載の素子。
【請求項５】
前記ドレイン領域に電気的にカップルされた第１の電気的接点、
前記ソース領域に電気的にカップルされた第２の電気的接点、および、
前記トンネリング領域に電気的にカップルされた第３の電気的接点、
を更に備える、請求項３に記載の素子。
【請求項６】
前記チャンネル・ブロックが、蒸着されたシリコン酸化物を備える、請求項５に記載の素子。
【請求項７】
前記チャンネル・ブロックが、熱的に成長したシリコン酸化物を備える、請求項５に記載の素子。
【請求項８】
前記フローティング・ゲートが、ポリシリコンを備える、請求項５に記載の素子。
【請求項９】
前記フローティング・ゲートから絶縁された電導性の層を更に備える、請求項８に記載のフローティング・ゲート素子。
【請求項１０】
前記電導性の層が金属を含む、請求項９に記載のフローティング・ゲート素子。
【請求項１１】
前記電導性の層が多結晶シリコンを含む、請求項９に記載のフローティング・ゲート。
【請求項１２】
前記フローティング・ゲートが金属を含む、請求項５に記載のフローティング・ゲート素子。
【請求項１３】
フローティング・ゲート素子であって、
基板、
前記基板に配置されたｎ−井戸、
前記ｎ−井戸に配置された第１のｐ＋領域、
前記ｎ−井戸に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が、多結晶シリコンの単一層のみを含む、フローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、
前記第２のｐ＋領域にカップルされた第２の電気的接点、および、
ｎ−井戸に配置されたｎ＋領域で実現される（implemented with）トンネリング接合、を備えるフローティング・ゲート素子。
【請求項１４】
前記ｎ＋領域が、第１のおよび第２のｐ＋領域と同じｎ−井戸内に配置される、請求項１３に記載のフローティング・ゲート素子。
【請求項１５】
前記ｎ＋領域が、ｎ−井戸内に前記第１の領域および前記第２のｐ＋領域が配置される当該ｎ−井戸とは種類が異なるｎ−井戸内に配置される、請求項１３に記載のフローティング・ゲート素子。
【請求項１６】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項１３に記載のフローティング・ゲート素子。
【請求項１７】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項１３に記載のフローティング・ゲート素子。
【請求項１８】
前記フローティング・ゲートが、ＭＯＳＣＡＰにカップルされる、請求項１３に記載のフローティング・ゲート素子。
【請求項１９】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項１５に記載のフローティング・ゲート素子。
【請求項２０】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項１４に記載のフローティング・ゲート素子。
【請求項２１】
前記フローティング・ゲートが金属を含む、請求項１７に記載のフローティング・ゲート素子。
【請求項２２】
前記フローティング・ゲートが多結晶シリコンを含む、請求項１７に記載のフローティング・ゲート素子。
【請求項２３】
前記フローティング・ゲートから絶縁された電導性の層を更に備える、請求項２１に記載のフローティング・ゲート素子。
【請求項２４】
前記電導性の層が金属を含む、請求項２３に記載のフローティング・ゲート素子。
【請求項２５】
前記電導性の層が多結晶シリコンを含む、請求項２３に記載のフローティング・ゲート。
【請求項２６】
半導体基板、
前記基板に配置されたｎ−領域、
前記ｎ−領域に配置された第１のｐ＋流域、
前記ｎ−領域に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が、単一の層の多結晶シリコンのみを含むフローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、
前記第２のｐ＋領域にカップルされた第２の電気的接点、および、
ｎ−領域に配置されたｎ＋領域で実現されるトンネリング接合、
を備えるフローティング・ゲート素子。
【請求項２７】
前記ｎ＋領域が、前記第１のおよび第２のｐ＋領域と同じｎ−領域に配置される、請求項２６に記載のフローティング・ゲート素子。
【請求項２８】
前記ｎ＋領域が、ｎ−領域の中に前記第１のおよび第２のｐ＋領域が配置される当該ｎ−領域とは種類が異なるｎ−領域に配置される、請求項２６に記載のフローティング・ゲート素子。
【請求項２９】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項２６に記載のフローティング・ゲート素子。
【請求項３０】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項２６に記載のフローティング・ゲート素子。
【請求項３１】
前記フローティング・ゲートがＭＯＳＣＡＰにカップルされた、請求項２６に記載のフローティング・ゲート素子。
【請求項３２】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項２７に記載のフローティング・ゲート素子。
【請求項３３】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項２８に記載のフローティング・ゲート素子。
【請求項３４】
前記フローティング・ゲートがポリシリコンの第２の層を備える、請求項２６に記載のフローティング・ゲート素子。
【請求項３５】
基板、
第１の距離だけ前記基板より上の平面に配置されたｐ型ソース領域、
第２の距離だけ前記基板より上の平面に配置されたｐ型ドレイン領域であって、当該第２の距離が前記第１の距離とは異なる、ｐ型ドレイン領域、
前記ソース領域と前記ドレイン領域の間で垂直に配置されたチャンネル、
前記チャンネルを包囲する絶縁体、および、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されるフローティング・ゲートであって、前記基板に平行な平面に配置されたフローティング・ゲート、
を備えるフローティング・ゲート半導体素子。
【請求項３６】
前記ドレイン領域および前記ソース領域が、蒸着膜（deposited films）で形成される、請求項３５に記載の素子。
【請求項３７】
前記チャンネルがｐ型のエピタキシャルに成長したシリコンを備える、請求項３６に記載の素子。
【請求項３８】
前記ｐ型ソース領域およびｐ型ドレイン領域がｐ＋ドープされた、請求項３７に記載の素子。
【請求項３９】
前記フローティング・ゲートが、再結晶化された、蒸着されたｎ型アモルファス・シリコンの層を備える、請求項３８に記載の素子。
【請求項４０】
前記フローティング・ゲートが、再結晶化された、蒸着されたｐ型アモルファス・シリコンの層を備える、請求項３８に記載の素子。
【請求項４１】
前記ドレイン領域に電気的にカップルされる第１の電気的接点、および、前記ソース領域に電気的にカップルされる第２の電気的接点、を更に備える、請求項３５に記載の素子。
【請求項４２】
電流を供給するための手段、
電流を排出するための手段、
前記供給手段と前期排出手段の間で電流をチャネリングするための手段、
前記チャネリング手段から、電荷を格納するための手段に、熱電子を制御可能に注入するための第１の手段、および、
前記電荷を格納するための手段から電子を制御可能に転送するための第２の手段、
を備えるフローティング・ゲート素子。
【請求項４３】
前記第２の手段がトンネリング接合を備える、請求項４２に記載のフローティング・ゲート素子。
【請求項４４】
前記第２の手段が、光子抹消（photonic erasure）を含む、請求項４２に記載のフローティング・ゲート素子。
【請求項４５】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４６】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４７】
前記トンネリング接合が、ｎ−井戸に配置されたｎ＋領域で実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４８】
制御キャパシタを更に備える、請求項４２に記載のフローティング・ゲート素子。
【請求項４９】
前記制御キャパシタが、一緒にショートされたドレイン、ソース、および井戸接続を有するｐＦＥＴを備える、請求項４８に記載のフローティング・ゲート素子。
【請求項５０】
電子をフローティング・ゲートの上に注入するための第１の手段であって、当該第１の手段がｐＦＥＴを含む第１の手段、および、
前記フローティング・ゲートから電子をトンネリングするための第２の手段、
を備えるフローティング・ゲート素子。
【請求項５１】
前記第２の手段が、ｎ−井戸に配置されたｎ＋領域を備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５２】
前記ｎ＋領域および前記ｐＦＥＴが、第１のｎ−井戸内に配置された、請求項５１に記載のフローティング・ゲート素子。
【請求項５３】
前記ｎ＋領域および前記ｐＦＥＴがそれぞれ、第１のｎ−井戸および第２のｎ−井戸内に配置された、請求項５１に記載のフローティング・ゲート素子。
【請求項５４】
前記第２の手段が、ショートされたｎＦＥＴを備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５５】
前記第２の手段が、ショートされたｐＦＥＴを備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５６】
前記フローティング・ゲートにキャパシタンスを提供するための第３の手段、を更に含む、請求項５０に記載のフローティング・ゲート素子。
【請求項５７】
前記第３の手段が、ショートされたｐＦＥＴを備える、請求項５６に記載のフローティング・ゲート素子。