【事件の表示】
　特願２００５−２４０１５３「ＤＲＡＭ混載半導体装置及びＤＲＡＭ混載半導体装置の製造方法」拒絶査定不服審判事件〔平成１７年１２月　２日出願公開、特開２００５−３３３１６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１１年１０月２７日に出願した特願平１１−３０５７０２号の一部を平成１７年８月２２日に新たな特許出願としたものであって、平成２２年７月２６日付けの拒絶理由通知に対して、同年１０月４日に意見書及び手続補正書が提出されたが、同年１０月２６日付けで拒絶査定がなされた。
　これに対し、平成２３年２月２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年１月１８日付けで審尋がなされ、同年３月２６日に回答書が提出された。
　
２　平成２３年２月２日に提出された手続補正書による補正について
（１）本件補正の内容
  平成２３年２月２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１２を、補正後の特許請求の範囲の請求項１〜１０と補正するものであり、補正前後の請求項１は、次のとおりである。
　
（補正前）
「【請求項１】
　ＤＲＡＭ部及びロジック部をその上に有する半導体基板と、
　前記ＤＲＡＭ部に形成され、ソース・ドレイン領域を有する第一のトランジスタと、
　ロジック部に形成され、ソース・ドレイン領域を有する第二のトランジスタと、
　前記ＤＲＡＭ部及びロジック部の半導体基板を覆う層間膜と、
　前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタ、および
　前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグと、を有するＤＲＡＭ混載半導体装置であって、
　前記ＤＲＡＭ部及びロジック部における前記ソース・ドレイン領域は、第一の不純物領域と、該記第一の不純物領域よりも不純物濃度が高い第二の不純物領域とを有し、
　前記第一のトランジスタは、前記第一のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第一の金属シリサイド層を有し、該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の第二の不純物領域の何れか一方と前記コンタクトプラグとの間に介在しており、
　前記第二のトランジスタは、前記第二のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第二の金属シリサイド層を有することを特徴とするＤＲＡＭ混載半導体装置。」
　
（補正後）
「【請求項１】
　ＤＲＡＭ部及びロジック部をその上に有する半導体基板と、
　前記ＤＲＡＭ部に形成され、ソース・ドレイン領域を有する第一のトランジスタと、
　ロジック部に形成され、ソース・ドレイン領域を有する第二のトランジスタと、
　前記ＤＲＡＭ部及びロジック部の半導体基板を覆う層間膜と、
　前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタ、および
　前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグと、を有するＤＲＡＭ混載半導体装置であって、
　前記ＤＲＡＭ部及びロジック部における前記ソース・ドレイン領域は、第一の不純物領域と、該記第一の不純物領域よりも不純物濃度が高い第二の不純物領域とを有し、
　前記第一のトランジスタは、前記第一のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第一の金属シリサイド層を有し、該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の第二の不純物領域の何れか一方と前記コンタクトプラグとの間に介在しており、
　前記第二のトランジスタは、前記第二のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第二の金属シリサイド層を有しており、
　前記キャパシタの下部電極が金属から構成され、前記キャパシタは、前記下部電極上に形成された容量絶縁膜及び該容量絶縁膜上に形成された金属から成る上部電極とをさらに有することを特徴とする記載のＤＲＡＭ混載半導体装置。」
　
（２）本件補正についての検討
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１を削除するとともに、当該削除に対応して補正前の請求項３〜６の請求項の番号及び引用する請求項の番号を修正する。
［補正事項２］
　補正前の請求項１を引用する請求項２を独立形式にして、補正後の請求項１とする。
［補正事項３］
　補正前の請求項７〜１１を削除し、補正前の「請求項７乃至１１いずれか」を引用する請求項１２を、請求項７を引用する請求項１２、請求項８を引用する請求項１２、請求項９を引用する請求項１２、請求項１０を引用する請求項１２、及び請求項１１を引用する請求項１２に分け、それぞれ補正後の請求項６〜１０とするとともに、補正後の請求項６を独立形式とし、補正後の請求項７〜1０それぞれが引用する請求項の番号を修正する。
　
　以下、補正事項１〜３について検討する。
　補正事項１〜３は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１〜３が、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（３）本件補正についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　よって、本件補正は、適法になされたものである。
　
３　本願発明
　上記２において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１０に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される上記「２（１）本件補正の内容」の「（補正後）」の箇所に記載したものであるところ、
「【請求項１】
　ＤＲＡＭ部及びロジック部をその上に有する半導体基板と、
　前記ＤＲＡＭ部に形成され、ソース・ドレイン領域を有する第一のトランジスタと、
　ロジック部に形成され、ソース・ドレイン領域を有する第二のトランジスタと、
　前記ＤＲＡＭ部及びロジック部の半導体基板を覆う層間膜と、
　前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタ、および
　前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグと、を有するＤＲＡＭ混載半導体装置であって、
　前記ＤＲＡＭ部及びロジック部における前記ソース・ドレイン領域は、第一の不純物領域と、該記第一の不純物領域よりも不純物濃度が高い第二の不純物領域とを有し、
　前記第一のトランジスタは、前記第一のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第一の金属シリサイド層を有し、該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の第二の不純物領域の何れか一方と前記コンタクトプラグとの間に介在しており、
　前記第二のトランジスタは、前記第二のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成されたニッケルシリサイド又はコバルトシリサイドから成る第二の金属シリサイド層を有しており、
　前記キャパシタの下部電極が金属から構成され、前記キャパシタは、前記下部電極上に形成された容量絶縁膜及び該容量絶縁膜上に形成された金属から成る上部電極とをさらに有することを特徴とするＤＲＡＭ混載半導体装置。」
であると認める。
　なお、請求項１には「を特徴とする記載のＤＲＡＭ混載半導体装置」と記載されているが、請求項１は独立形式請求項であるから、当該記載は「を特徴とするＤＲＡＭ混載半導体装置」の誤記と認め、本願発明を上記のように認定した。
　
４　引用例の記載と引用発明 
（１）引用例１：韓国公開特許第１９９８−００３１９３０号公報
（ア）原査定の拒絶の理由で引用された、本願の出願前に外国において頒布された刊行物である韓国公開特許第１９９８−００３１９３０号公報（以下「引用例１」という。）には、図１〜図３とともに次の記載がある（なお、下線は当合議体にて付加したもの。以下同じ。）。 
 　 
「発明が属する技術及びその分野の従来技術 
 　 
　本発明は半導体素子の製造方法に関するものであり、特にメモリセルを持つ半導体素子のトランジスタの製造方法に関するものである。  
 　 
　半導体素子の種類には様々なものがあり、これら様々な半導体素子のうちメモリセルにデータを保存あるいはメモリセルに保存されたデータを外部へ送信させる機能を持つ半導体記憶素子、及び上記半導体記憶素子から入力されるデータを演算処理する機能を持つ論理素子は、コンピュータ及び家電製品に広く使われている。  
 　 
　一方、コンピュータ及び家電製品がますます小型化されるにつれ、半導体素子の性能、例えば動作速度及び雑音余裕度(noise margin)も非常に重要な特性の中の一つとして浮び上がってきている。これに伴い、論理素子の機能とメモリ素子の機能を一つの素子内に結合させた(combining)エンベデッドメモリ論理素子(embedded memory logic device)が出現した。このような
エンベデッド メモリ論理素子は、多数のメモリセルが位置するセルアレイ領域と、上記セルアレイ領域内に保存された情報を演算処理して新しい情報を作り出す論理回路領域で構成されている。
上記セルアレイ領域内のメモリセルとしてDRAMセル
が広く使われており
　
　
図1ないし図3は、DRAMセルを使う従来のエンベデッドメモリ論理素子のトランジスタ製造方法を説明するための断面図である。ここで紹介されているそれぞれの図面において、参照符号a及びbで表わした部分は、各々セルアレイ領域及び論理回路領域を示している。
　
　図1は、ゲート酸化膜(9)及び導電膜(11)を形成する段階を説明するための断面図である。まず、
半導体基板(1)
セルアレイ領域(a)
論理回路領域(b)
 　 
　図2は、第1ないし第3ゲートパターン(11a,11b,11c)、
セルトランジスタ
論理回路領域のNMOSトランジスタ及びPMOSトランジスタ
 　 
　続いて、上記結果物の全面にCVD酸化膜を形成し、これを異方性エッチングし、上記
第1ないし第3ゲートパターン(11a,11b,11c)の側壁にスペーサ(16)を形成
 　 
　上記第1及び第2高濃度ソース/ドレーン領域(17a,17b)が形成されると、図示されている通り第1及び第2ゲートパターン(11a,11b)の側壁に形成されたスペーサ(16)下部に上記第1及び第2低濃度ソース/ドレーン領域(13a,13b)が残存し、上記第1及び第2ゲートパターン(11a,11b)は全てN型の不純物でドーピングされる。ここで、
上記残存する第1低濃度ソース/ドレーン領域(13a)及びこれと接する第1高濃度ソース/ドレーン領域(17a)は、セルトランジスタのLDD型ソース/ドレーン領域を構成
上記残存する第2低濃度ソース/ドレーン領域(13b)及びこれと接する第2高濃度ソース/ドレーン領域(17b)は、論理回路領域(b)のNMOSトランジスタのLDD型ソース/ドレーン領域を構成
 　 
　続いて、上記スペーサ(16)、第3ゲートパターン(11c)、及び素子分離膜(3)をイオン注入マスクとして用い、上記Nウェル領域(7)にP型の不純物を選択的にイオン注入し、その結果物を所定の温度で熱処理することにより、上記第3ゲートパターン(11c)の両側の第3低濃度ソース/ドレーン領域(15)に1.0 ×1019ないし1.0 ×1021/cm3の不純物濃度でドーピングされたP型の第3高濃度ソース/ドレーン領域(19)を形成する。このように第3高濃度ソース/ドレーン領域(19)が形成されると、図示されている通り第3ゲートパターン(11c)の側壁に形成されたスペーサ(16)下部に上記第3低濃度ソース/ドレーン領域(15)が残存し、上記第3ゲートパターン(11c)はP型の不純物でドーピングされる。ここで、
上記残存する第3低濃度ソース/ドレーン領域(15)及びこれと接する第3高濃度ソース/ドレーン領域(19)は、論理回路領域(b)のPMOSトランジスタのLDD型ソース/ドレーン領域を構成
 　 
　図3は、サリサイド(salicide;　self-aligned silicide)工程を適用し、第1ないし第3チタニウムシリサイド膜(21a,21b,21c)を形成する段階を説明するための断面図である。もう少し詳細に説明すれば、上記第3高濃度ソース/ドレーン領域(19)が形成された結果物を全面酸化膜エッチング(blanket oxide etch)し、
第1ないし第3高濃度ソース/ドレーン領域(17a,17b,19)を露出
上記結果物上に
チタニウム膜を形成し、その結果物を窒素雰囲気でアニーリング
第1高濃度ソース/ドレーン領域(17a)表面に第1チタニウムシリサイド膜(21a)が形成
第2高濃度ソース/ドレーン領域(17b)表面に第2チタニウムシリサイド膜(21b)が形成
第3高濃度ソース/ドレーン領域(19)表面にも第3チタニウムシリサイド膜(21c)が選択的に形成
 　 
　続いて、図示はしなかったが、
上記結果物上に層間絶縁膜を形成し、上記セルトランジスタのソース領域(またはドレーン領域)と連結するビット線を形成する。次に、上記ビット線が形成された結果物の全面に平坦化絶縁膜を形成し、上記セルトランジスタのドレーン領域(またはソース領域)と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタを形成することにより、DRAMセルを完成
 　 
　上述した従来のトランジスタ製造方法によれば、第1及び第2高濃度ソース/ドレーン領域、特にセルトランジスタのソース/ドレーン領域を構成する第1高濃度ソース/ドレーン領域に結晶欠陥が生成され、接合漏洩電流を増加させる。したがって、セルキャパシタのストレージ電極に保存された電荷が消滅しやすく、半導体素子が誤作動する可能性がある。このような半導体素子の誤作動を防止するためには、セルに電荷を周期的に供給するリフレッシュ作動の周期が短くなるように回路を設計しなければならない。しかし、リフレッシュ作動の周期が短い回路を採択すれば、半導体素子の電力消耗が増加するという問題点がある。」（１０−１ページから１０−３ページにかけて記載された「発明が属する技術及びその分野の従来技術」欄の訳文） 
 　 
（イ）引用例１には、「図1ないし図3は、DRAMセルを使う従来のエンベデッドメモリ論理素子のトランジスタ製造方法を説明するための断面図である。ここで紹介されているそれぞれの図面において、参照符号a及びbで表わした部分は、各々セルアレイ領域及び論理回路領域を示している。」と記載されているから、図１〜図３を参照すると、引用例１に記載された「セルアレイ領域(a)及び論理回路領域(b)」は、半導体基板(1)の上に形成されたものであることが明らかである。 
　
（ウ）また、引用例１に記載された「セルトランジスタ」は、「DRAMセルを使う従来のエンベデッドメモリ論理素子」の「セルアレイ領域(a)」のトランジスタであることが明らかである。 
　
（エ）引用例１には、「上記結果物上に層間絶縁膜を形成し、上記セルトランジスタのソース領域(またはドレーン領域)と連結するビット線を形成する。次に、上記ビット線が形成された結果物の全面に平坦化絶縁膜を形成し、上記セルトランジスタのドレーン領域(またはソース領域)と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタを形成する」と記載されているから、引用例１において、「DRAMセルを使う従来のエンベデッドメモリ論理素子」は、「セルアレイ領域(a)及び論理回路領域(b)」の「半導体基板(1)」を覆う「層間絶縁膜及び平坦化絶縁膜」が形成されるとともに、当該「平坦化絶縁膜」上に、「セルトランジスタのドレーン領域(またはソース領域)と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタ」が形成されていることが明らかである。
　
（オ）また、引用例１に記載された「第1高濃度ソース/ドレーン領域(17a)」、「第2高濃度ソース/ドレーン領域(17b)」、及び「第3高濃度ソース/ドレーン領域(19)」は、それぞれ、「第1低濃度ソース/ドレーン領域(13a)」、「第2低濃度ソース/ドレーン領域(13b)」、及び「第3低濃度ソース/ドレーン領域(15)」よりも「不純物濃度が高い」ことが明らかである。 
　
（カ）さらに、引用例１に記載された「第1チタニウムシリサイド膜(21a)」、「第2チタニウムシリサイド膜(21b)」及び「第3チタニウムシリサイド膜(21c)」は、「『セルトランジスタ』の『第1高濃度ソース/ドレーン領域(17a)』」、「『ＮＭＯＳトランジスタ』の『第2高濃度ソース/ドレーン領域(17b)』」及び「『ＰＭＯＳトランジスタ』の『第3高濃度ソース/ドレーン領域(19)』」のそれぞれの「表面」に形成されたものであることが明らかである。
　
（２）引用発明
　以上、図１〜図３を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
 「多数のDRAMセルが位置するセルアレイ領域(a)及び論理回路領域(b)とが半導体基板(1)の上に形成され、
　前記セルアレイ領域(a)は、セルトランジスタを有し、
　前記論理回路領域(b)は、PMOSトランジスタ及びNMOSトランジスタを有し、
　前記セルアレイ領域(a)及び前記論理回路領域(b)の前記半導体基板(1)を覆う層間絶縁膜及び平坦化絶縁膜が形成され、
　前記平坦化絶縁膜上に、前記セルトランジスタのドレーン領域またはソース領域と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタが形成されており、
　前記セルトランジスタ及び前記論理回路領域(b)のPMOSトランジスタ及びNMOSトランジスタのソース/ドレーン領域が、それぞれ、第1低濃度ソース/ドレーン領域(13a)、第3低濃度ソース/ドレーン領域(15)、及び第2低濃度ソース/ドレーン領域(13b)と、これら各領域よりもそれぞれ不純物濃度が高い第1高濃度ソース/ドレーン領域(17a)、第3高濃度ソース/ドレーン領域(19)、及び第2高濃度ソース/ドレーン領域(17b)とを有し、 
　前記第1高濃度ソース/ドレーン領域(17a)、前記第3高濃度ソース/ドレーン領域(19)、及び前記第2高濃度ソース/ドレーン領域(17b)のそれぞれの表面に、第1チタニウムシリサイド膜(21a)、第3チタニウムシリサイド膜(21c)、及び第2チタニウムシリサイド膜(21b)が形成されたエンベデッドメモリ論理素子。」 
　
５　対比
　本願発明と引用発明とを対比する。
（ア）引用発明の「多数のDRAMセルが位置するセルアレイ領域」、「論理回路領域」、「ソース/ドレーン領域」、「セルトランジスタ」、「PMOSトランジスタ及びNMOSトランジスタ」、「層間絶縁膜及び平坦化絶縁膜」、「第1低濃度ソース/ドレーン領域(13a)、第3低濃度ソース/ドレーン領域(15)、及び第2低濃度ソース/ドレーン領域(13b)」、「第1高濃度ソース/ドレーン領域(17a)、第3高濃度ソース/ドレーン領域(19)、及び第2高濃度ソース/ドレーン領域(17b)」並びに「エンベデッドメモリ論理素子」は、それぞれ本願発明の「ＤＲＡＭ部」、「ロジック部」、「ソース・ドレイン領域」、「ソース・ドレイン領域を有する第一のトランジスタ」、「ソース・ドレイン領域を有する第二のトランジスタ」、「層間膜」、「第１不純物領域」、「第２不純物領域」並びに「ＤＲＡＭ混載半導体装置」に相当する。
　
（イ）引用発明の「形成され」との表現は、本願発明の「有し」との表現と、同じ意味である。
　そして、引用発明では、「多数のDRAMセルが位置するセルアレイ領域(a)及び論理回路領域(b)とが半導体基板(1)の上に形成され」ているから、本願発明と引用発明とは、「ＤＲＡＭ部及びロジック部をその上に有する半導体基板」を有する点で一致する。
　
（ウ）引用発明の「セルキャパシタ」、「ストレージ電極」、「誘電体膜」及び「プレート電極」は、それぞれ本願発明の「キャパシタ」、「下部電極」、「容量絶縁膜」及び「上部電極」に相当する。そして、引用発明の「セルキャパシタ」は「前記平坦化絶縁膜上に」形成されているから、本願発明と引用発明とは、「前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタ」を有するとともに、「前記キャパシタは、前記下部電極上に形成された容量絶縁膜及び該容量絶縁膜上に形成された上部電極とをさらに有する」点で一致する。
　更に、引用発明の「ストレージ電極」は、「前記セルトランジスタのドレーン領域またはソース領域と連結する」ものであるから、本願発明と引用発明とは、「前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とが連結される」ものである点で一致する。
　
（エ）引用発明は、「前記セルトランジスタ及び前記論理回路領域(b)のPMOSトランジスタ及びNMOSトランジスタのソース/ドレーン領域が、それぞれ、第1低濃度ソース/ドレーン領域(13a)、第3低濃度ソース/ドレーン領域(15)、及び第2低濃度ソース/ドレーン領域(13b)と、これら各領域よりもそれぞれ不純物濃度が高い第1高濃度ソース/ドレーン領域(17a)、第3高濃度ソース/ドレーン領域(19)、及び第2高濃度ソース/ドレーン領域(17b)とを有し」ているから、本願発明と引用発明とは、「前記ＤＲＡＭ部及びロジック部における前記ソース・ドレイン領域は、第一の不純物領域と、該記第一の不純物領域よりも不純物濃度が高い第二の不純物領域とを有」する点で一致する。
　
（オ）引用発明の「第1チタニウムシリサイド膜(21a)」並びに「第3チタニウムシリサイド膜(21c)、及び第2チタニウムシリサイド膜(21b)」は、それぞれ本願発明の「第一の金属シリサイド層」並びに「第二の金属シリサイド層」に対応するものである。そして、引用発明の「第1チタニウムシリサイド膜(21a)」並びに「第3チタニウムシリサイド膜(21c)、及び第2チタニウムシリサイド膜(21b)」は、本願発明の「第一の金属シリサイド層」並びに「第二の金属シリサイド層」と同様に、側面に「スペーサ(16)」（本願の「ＬＤＤサイドウォール８」に相当）が設けられたゲートの上から金属膜を成膜するという手法により形成されており、両者の形成箇所に相違はないことを勘案すると、本願発明の「第一のトランジスタ」と引用発明の「セルトランジスタ」とは、「『前記第一のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面』に形成された『第一の金属シリサイド層』」を有するといえる点で共通し、本願発明の「第二のトランジスタ」と引用発明の「PMOSトランジスタとNMOSトランジスタ」とは、「『前記第二のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面』に形成された『第二の金属シリサイド層』」を有するといえる点で共通している。
　
（カ）よって、本願発明と引用発明とは、 
「ＤＲＡＭ部及びロジック部をその上に有する半導体基板と、
　前記ＤＲＡＭ部に形成され、ソース・ドレイン領域を有する第一のトランジスタと、
　ロジック部に形成され、ソース・ドレイン領域を有する第二のトランジスタと、
　前記ＤＲＡＭ部及びロジック部の半導体基板を覆う層間膜と、
　前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタと、を有し、前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とが連結されるＤＲＡＭ混載半導体装置であって、
　前記ＤＲＡＭ部及びロジック部における前記ソース・ドレイン領域は、第一の不純物領域と、該記第一の不純物領域よりも不純物濃度が高い第二の不純物領域とを有し、
　前記第一のトランジスタは、前記第一のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成された第一の金属シリサイド層を有し、
　前記第二のトランジスタは、前記第二のトランジスタの前記ソース及びドレイン領域の第二の不純物領域の全面に形成された第二の金属シリサイド層を有しており、
　前記キャパシタは、前記下部電極上に形成された容量絶縁膜及び該容量絶縁膜上に形成された上部電極とをさらに有するＤＲＡＭ混載半導体装置。」
である点で一致し、以下の点で相違する。 
　
（相違点１）
　「第一の金属シリサイド層」が、本願発明は、「ニッケルシリサイド又はコバルトシリサイドから成る」ものであるのに対し、引用発明は、「チタニウムシリサイド」から成るものである点。
　
（相違点２）
　「第二の金属シリサイド層」が、本願発明は、「ニッケルシリサイド又はコバルトシリサイドから成る」ものであるのに対し、引用発明は、「チタニウムシリサイド」から成るものである点。
　
（相違点３） 
　本願発明では、「前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグ」を有するのに対し、引用発明において、「ストレージ電極」は「前記セルトランジスタのドレーン領域またはソース領域と連結する」ものであるものの、「コンタクトプラグ」を有するものではない点。
　そのため、「第一の金属シリサイド層」について、本願発明では、「該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の第二の不純物領域の何れか一方と前記コンタクトプラグとの間に介在して」いるのに対し、引用発明では、「第1チタニウムシリサイド膜(21a)」についてそのような構成を有していない点。
　
（相違点４）
　「下部電極」及び「上部電極」について、本願発明では、「前記キャパシタの下部電極が金属から構成され」、且つ「金属から成る上部電極」であるのに対し、引用発明では「ストレージ電極」と「プレート電極」についてそのような特定がなされていない点。
　
６　当審の判断
　以下、上記相違点１〜相違点４について検討する。
　
（１）相違点１及び相違点２について
（ア）相違点１及び相違点２は、関連するものであるからまとめて検討する。
　トランジスタのソース及びドレイン領域に形成される「金属シリサイド層」として、「ニッケルシリサイド又はコバルトシリサイドから成る」ものを採用することは、下記の周知例１の段落【０００７】に「ＮｉＳｉ、ＣｏＳｉ2 」と記載され、下記の周知例２の段落【００１５】に「ＣｏＳｉx 層」及び「ニッケルシリサイド（ＮｉＳｉx ）層」と記載されているように、当業者における周知技術である。
　
（ａ）周知例１：特開平９−１５３６１６号公報（平成２２年７月２６日付けの拒絶理由で引用した引用文献３）
 「【０００７】ここで、金属シリサイドであるＮｉＳｉ、ＣｏＳｉ2 は、ＴｉＳｉ2 とは異なり、ソース／ドレイン拡散層７、ゲート電極３のサイズが小さくなっても抵抗が高くなるということはなく、微細なＭＯＳＦＥＴに好適であることが知られている（例えば、T.Ohguro et al., Analysis of Anomalously Large JunctionLeakage Current of Nickel Silicided N-Type Diffused Layer and ItsImprovement, SSDM 93, pp.192-194 ）。」 
　
（ｂ）周知例２：特開平１１−１７７０８５号公報（平成２２年７月２６日付けの拒絶理由で引用した引用文献４）
 「【００１５】Ｎ+ 型のゲート電極７は、例えばＮ型不純物であるヒ素（Ａｓ）が高濃度に導入された２００ｎｍ程度の厚みのポリシリコン（Poly−Ｓｉ）膜からなり、ＰＭＯＳＦＥＴのゲート電極に連続して形成されてライン状に形成されている。このゲート電極７上には、例えばＴｉＳｉx 層からなる金属シリサイド層８が形成されている。なお、金属シリサイド層８は、ＴｉＳｉx 層に限られることはなく、その他、ＣｏＳｉx 層，タングステンシリサイド（ＷＳｉx ）層，ニッケルシリサイド（ＮｉＳｉx ）層等の高融点金属シリサイド層等で構成することも可能である。」 
　
（イ）また、周知例１の段落【０００７】に、「金属シリサイドであるＮｉＳｉ、ＣｏＳｉ2 は、ＴｉＳｉ2 とは異なり、ソース／ドレイン拡散層７、ゲート電極３のサイズが小さくなっても抵抗が高くなるということはなく、微細なＭＯＳＦＥＴに好適であることが知られている」と記載されているように、これらのシリサイドがチタンシリサイドよりも、微細なＭＯＳＦＥＴに向くことも当業者において知られていたことである。
　
（ウ）そして、ＤＲＡＭにおいて、微細なＭＯＳＦＥＴが要求されることは明らかであるから、引用発明において、上記周知技術を適用すること、すなわち、「第1チタニウムシリサイド膜(21a)」並びに「第3チタニウムシリサイド膜(21c)、及び第2チタニウムシリサイド膜(21b)」に代えて、いずれも「ニッケルシリサイド又はコバルトシリサイドから成る」金属シリサイド層を採用することは、当業者が適宜なし得たことである。
　
（エ）したがって、引用発明において、上記相違点１及び相違点２に係る本願発明の構成とすることは、当業者が適宜なし得たことである。
　よって、相違点１及び相違点２はいずれも当業者が容易になし得た範囲に含まれる程度のものである。
　　
（２）相違点３について
（ア）ＤＲＡＭ部における層間膜上にキャパシタが形成されたＤＲＡＭ混載半導体装置において、層間膜中で、ＤＲＡＭ部のセルトランジスタのドレイン領域又はソース領域とキャパシタの下部電極とを金属から成るコンタクトプラグで接続することは、当業者における慣用技術であり、例えば、下記の周知例３の段落【００７４】、【００７７】、【００８３】及び【００８５】、並びに図２８、２９、３２及び３３には、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領域）の上部の酸化シリコン膜６２に形成された接続孔６４の内部に、ＴｉＮとＷの積層膜で構成されたプラグ６９を埋め込み、酸化シリコン膜６２の上部の酸化シリコン膜７３に形成され、前記接続孔６４の上部に形成された接続孔７４の内部に、Ｗのプラグ７５を埋め込んだ後、接続孔７４の上部に情報蓄積用容量素子の下部電極（蓄積電極）７６を形成することが記載されているといえるから、「酸化シリコン膜６２及び酸化シリコン膜７３中で、メモリセル選択用ＭＩＳＦＥＴのソース／ドレイン領域と情報蓄積用容量素子の下部電極７６とを、プラグ６９及びプラグ７５で接続する」ことが開示されているといえる。
　
（ａ）周知例３：特開平９−２１９５０１号公報（平成２２年７月２６日付けの拒絶理由で引用した引用文献２）
「【００６７】次に、本実施の形態のＤＲＡＭの製造方法を図２１〜図４７を用いて説明する。」
「【００７４】次に、図２８に示すように、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部にプラズマＣＶＤ法を用いて
酸化シリコン膜６２を堆積
酸化シリコン膜６２
をエッチングすることにより
メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領域）の上部に接続孔
６４
「【００７７】次に、図２９に示すように、
接続孔６３〜６８の内部にＴｉＮとＷの積層膜で構成されたプラグ６９
【００７８】このとき、プラグ６９と基板のコンタクト抵抗を低減するために、
接続孔６３〜６８の底部にＴｉシリサイド（ＴｉＳｉ
2
)層を形成してもよい
「【００８３】次に、図３２に示すように、ビット線ＢＬ1,ＢＬ2 と配線７０Ａ、７０Ｂのそれぞれの上部にプラズマＣＶＤ法を用いて
酸化シリコン膜７３を堆積
酸化シリコン膜７３をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔６４の上部に接続孔７４を形成
「【００８５】次に、図３３に示すように、
接続孔７４の内部にＷのプラグ７５
接続孔７４の上部に情報蓄積用容量素子の下部電極（蓄積電極）７６
下部電極７６
このＷ膜をパターニングして形成
「【００８８】本実施の形態では、図３５に示すステップに従って…熱分解させることにより、図３６に示すように、酸化タンタル膜７７の表面にＴｉを主成分とする膜厚３０〜５０Å程度の薄い保護膜７８を形成する。続いて、チャンバ内に窒素含有還元性ガスを導入してチタン含有ソースガスと反応させることにより、図３７に示すように、保護膜７８の表面にＴｉＮ膜７９を堆積する。…」
「【００９４】次に、図４４に示すように、ＴｉＮ膜７９の上部に高選択比膜８０を堆積した後、フォトレジストをマスクにしたドライエッチングで高選択比膜８０、
ＴｉＮ膜７９
をパターニングして上部電極（プレート電極）９０
情報蓄積用容量素子Ｃｓを完成
「【０１００】前記実施の形態では、
容量素子の上部電極をＴｉＮで構成する場合について説明したが、上部電極をＴｉＮ以外の材料例えばＴａＮなどで構成する場合にも本発明を適用することができる
　
（イ）そして、引用発明では、「前記セルアレイ領域(a)及び前記論理回路領域(b)の前記半導体基板(1)を覆う層間絶縁膜及び平坦化絶縁膜が形成され、　前記平坦化絶縁膜上に、前記セルトランジスタのドレーン領域またはソース領域と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタが形成されて」いるものであるから、引用発明において、上記慣用技術に基づいて、「層間絶縁膜及び平坦化絶縁膜中にセルトランジスタのソース／ドレーン領域とストレージ電極とに接している金属から成るコンタクトプラグ」を有するものとすること、すなわち、本願発明のように「前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグ」を有するものとすることは当業者であれば適宜なし得たことである。
　
（ウ）また、引用発明は、「セルトランジスタ」の「前記第1高濃度ソース/ドレーン領域(17a)」の表面に「第1チタニウムシリサイド膜(21a)」が形成されたものであるから、引用発明において、上記慣用技術に基づいて、「層間絶縁膜及び平坦化絶縁膜中にセルトランジスタのソース／ドレーン領域とストレージ電極とに接している金属から成るコンタクトプラグ」を有するものを採用するならば、それに際し、「第1チタニウムシリサイド膜(21a)は、セルトランジスタのソース/ドレーン領域の何れか一方とコンタクトプラグとの間に介在して」いるものとすること、すなわち、本願発明のように、「該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の第二の不純物領域の何れか一方と前記コンタクトプラグとの間に介在して」いるものとすることも当業者であれば当然に想到し得たことである。
　
（エ）したがって、引用発明において、上記相違点３に係る本願発明の構成とすることは、当業者が容易になし得たことである。
  よって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）相違点４について
　ＤＲＡＭ部における層間膜上にキャパシタが形成されたＤＲＡＭ混載半導体装置において、キャパシタの下部電極及び上部電極を、金属から構成されたもの、或いは金属から成るものとすることは、上記の周知例３の段落【００８５】、【００９４】及び【０１００】に、情報蓄積用容量素子の「下部電極」を「Ｗ膜」をパターニングして形成し、「上部電極」を「ＴｉＮ膜」をパターニングして形成することが記載されていることからも分かるように、当業者における慣用技術であるといえる。
　そして、引用発明の「セルキャパシタ」は「前記平坦化絶縁膜上」に形成されたものであるから、引用発明において、「ストレージ電極」及び「プレート電極」について、上記慣用技術に基づいて、それぞれ本願発明のように、「金属から構成され」たもの及び「金属から成る」ものとすることは、当業者であれば適宜なし得たことである。
　よって、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点４は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知技術・慣用技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
７　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。