【事件の表示】
　特願２００８−５０６４８６「改善されたセル安定性及び性能のためのハイブリッド・バルク−ＳＯＩ６Ｔ−ＳＲＡＭセル」拒絶査定不服審判事件〔平成１８年１０月２６日国際公開、ＷＯ２００６／１１３０６１、平成２０年９月４日国内公表、特表２００８−５３６３３４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００６年３月２７日（パリ条約に基づく優先権主張　外国庁受理　２００５年４月１５日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２１年７月３日付けの拒絶理由通知に対して同年８月６日に意見書及び手続補正書が提出されたが、同年９月１７日付けで拒絶査定がなされた。
　それに対して、同年１２月１８日に拒絶査定不服審判が請求され、その後、平成２３年１０月２０日付けの拒絶理由通知（以下「最新の拒絶理由通知」という。）に対して、同年１１月２２日に意見書及び手続補正書が提出された。
　
２．本願発明
　本願の請求項１〜３に係る発明は、平成２３年１１月２２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　６Ｔ−ＳＲＡＭセル半導体構造体であって、
　ＳＯＩ領域及びバルク−Ｓｉ領域を含み、前記ＳＯＩ領域及び前記バルク−Ｓｉ領域が同じ結晶配向又は異なる結晶配向を有し、
　前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する第１の分離領域と、
　前記第１の分離領域の一部及び前記バルク−Ｓｉ領域内のデバイスの下方にあるウェル領域と、
　前記バルク−Ｓｉ領域内の、前記ウェル領域の上方にある基板表面の一部をエッチングしてビア孔を形成し、前記ビア孔に導電性材料を堆積させることにより形成された、前記ウェル領域に電気的に接触しているコンタクトであって、浮遊体効果を安定化させ、且つバイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴにおける閾値電圧を調整するための手段を提供する、前記コンタクトと、
　前記コンタクトの両側を挟んで隣接する第２の分離領域と、
　（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのパスゲートｎＦＥＴデバイスからなる群から選択されるデバイス構成と
　を備える、前記６Ｔ−ＳＲＡＭセル半導体構造体。」
　
３．引用刊行物に記載された発明
（１）本願の優先権主張の日前に外国において頒布され、最新の拒絶理由通知において引用した刊行物である米国特許出願公開第２００５／７３０６１号明細書（以下「引用例」という。）には、図１〜４と共に次の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「［０００２］
本発明は、集積回路デバイス、より具体的には集積回路メモリデバイスに関する
　
［０００３］スタティックランダムアクセスメモリ（ＳＲＡＭ）は、通常、データをリフレッシュする必要がなく、比較的低消費電力で高速なメモリデバイスである。ＳＲＡＭは、携帯電話などのモバイル機器で効果的に使用することができる。一般に、ＳＲＡＭのメモリセルは、２つのパストランジスタが結合されているフリップフロップ回路を形成する２つのインバータを含む。従来のＳＲＡＭセルは、負荷型ＳＲＡＭとＣＭＯＳ−ＳＲＡＭに分類することができる。負荷型ＳＲＡＭにおいては、一般に、プルダウントランジスタ及びプルダウントランジスタに結合された負荷が、フリップフロップ回路を順次形成するインバータに含まれている。抵抗又は薄膜トランジスタを負荷として使用することができる。ＣＭＯＳ−ＳＲＡＭにおいては、一般に、プルアップトランジスタ及びプルダウントランジスタ、すなわちＰＭＯＳ及びＮＭＯＳトランジスタを含むＣＭＯＳトランジスタが、フリップフロップ回路を順次形成するインバータに含まれている。ＣＭＯＳ−ＳＲＡＭデバイスは、一般に負荷型ＳＲＡＭと比較して優れた電気特性を有しているので、ＣＭＯＳプロセスを使用してＳＲＡＭを構成するＣＭＯＳ構造は有用である可能性がある。
　
［０００４］ＣＭＯＳプロセスを用いてＳＲＡＭセルを構成する場合に問題が発生し得る。例えば、ＳＲＡＭセルのサイズを縮小することが困難である可能性がある。ＣＭＯＳプロセスでＳＲＡＭセルを構成する場合には、６つのトランジスタが単一のＳＲＡＭセルに組み込まれ、ＮＭＯＳ及びＰＭＯＳトランジスタが単一のＳＲＡＭセル内に共存する可能性がある。そのため、比較的大きなスペースがＳＲＡＭセルのために必要となり得る。
　
［０００５］さらに、ＰＭＯＳトランジスタからＮＭＯＳトランジスタを分離するために複雑なウェル構造が必要となり、それにより、ＳＲＡＭセルのサイズを増加させる可能性がある。例えば、通常、ＰＭＯＳトランジスタのためのＮウェルが、ＮＭＯＳトランジスタのためのＰウェル内に設けられ得る。Ｎウェルが、バルク基板内に設けられ、少なくともＰＭＯＳトランジスタを囲み、それにより、ＮＭＯＳ及びＰＭＯＳトランジスタ間の大きなギャップが作られる可能性がある。この観点で、ＣＭＯＳプロセスでＳＲＡＭセルを構成する場合のそのような複雑なウェル構造により生じるＳＲＡＭセル全体のサイズの増加を抑制する方法を考え出そうとする試みがなされている。」（明細書０００２段落〜０００５段落の訳文）
　
ｂ．「［０００７］
本発明の実施形態は、半導体基板の所定部分の埋め込み絶縁層と、埋め込み絶縁層上の半導体層を含むシリコンオンインシュレータ（ＳＯＩ）領域とを有する半導体基板内のＳＲＡＭを含む。フリップフロップ回路はＳＯＩ領域に設けられ、フリップフロップ回路に接続されたパストランジスタは、半導体基板のバルク領域に設けられる。半導体基板のバルク領域は、ＳＯＩ領域と離間された領域である
　
［０００８］本発明の幾つかの実施形態では、フリップフロップ回路は少なくとも２つのＣＭＯＳインバータを含み、パストランジスタは複数である。半導体基板は、Ｐ型半導体基板であってよく、埋め込み絶縁層は、約５００オングストローム（Å）から約４０００Åの厚さの熱酸化物層であってよい。半導体層は、最大２０００Å程度の厚さを有することができる。
　
（途中略）
　
［００１０］
本発明の更なる実施形態において、第１の分離層が半導体層内の埋め込み絶縁層上に設けられ、ＳＯＩ領域において素子を分離している。第２の分離層がＳＯＩ領域とバルク領域との境界に設けられている。第２の分離層は、活性領域がバルク領域へ延びることを許容し、埋め込み絶縁層よりも深く延びて形成されている。
　
ｃ．「［００３５］
本発明の実施形態を、図１〜４を参照して更に説明する。
　
［００３６］
最初に図１を参照すると、図示されたＳＲＡＭの実施形態は、２つのＣＭＯＳインバータを含むフリップフロップ回路であるストレージノード（概略的に示す領域１１０の内側）を含む。ＳＲＡＭはまた、データを読み書きするためにトランジスタＰＳ１及びＰＳ２を含む。２つのＣＭＯＳインバータは、２つのプルダウントランジスタＰＤ１及びＰＤ２、並びに２つのプルアップトランジスタＰＵ１及びＰＵ２を含む。ＣＭＯＳインバータは、ＳＯＩ領域１１０に形成されている。パストランジスタＰＳ１及びＰＳ２は、ワード線及びビット線に接続され、半導体基板のバルク領域（すなわち、ＳＯＩ領域１１０の外側）に形成されている
　
［００３７］図１に示されたようなＳＲＡＭの実施形態を、図２に示されたレイアウト及び図３及び４に示された断面図を参照して更に説明する。図２、３及び４の実施形態において、ＳＯＩ領域１１０とバルク領域１５０とを含む部分的なＳＯＩ基板が用意され、そこにＳＲＡＭセルが形成される。ＳＯＩ領域１１０は、半導体基板１００の所定部分の埋め込み絶縁層２３０、及び埋め込み絶縁層２３０の上に形成された半導体領域１２０を含む。バルク領域１５０が、ＳＯＩ基板１００における部分的に形成されたＳＯＩ領域１１０以外の残りの部分から形成されたものとして示されている。」
　
（途中略）
　
［００３９］図２を参照すると、６つのトランジスタを有するＳＲＡＭセルを形成するために、活性領域１３０が基板１００内に定められる。図示された活性領域１３０は、ＳＯＩ領域１１０を横切るメイン部１３１、メイン部１３１から突出する第１の分岐１３５、及びメイン部１３０における第１の分岐１３５が突出している領域と異なる領域から、第１の分岐１３５と反対方向に突出する第２の分岐１３７を含む。活性領域１３０はまた、ＳＯＩ領域１１０を超えてバルク領域１５０まで延長することができる。言い換えれば、活性領域１３０は、ＳＯＩ領域１１０を含むだけではなく、バルク領域１５０まで延長してもよい。
　
［００４０］ＳＯＩ領域１１０の活性領域１３０は、埋め込み絶縁層２３０及び半導体基板１００上に形成された第１の分離層２５０によって定められる。
第２の分離層２１０が、ＳＯＩ領域１１０とバルク領域１５０の境界部に形成され、ＳＯＩ領域１１０を定めてもよい。
　
［００４１］第１の分離層２５０は、シリコンの局所酸化（ＬＯＣＯＳ）分離プロセス、及び／又は浅いトレンチ分離（ＳＴＩ）プロセスにより形成することができる。第１の分離層２５０は、化学気相成長（ＣＶＤ）酸化物又は窒化物の層であってもよい。
第２の分離層２１０は、ＬＯＣＯＳ及び／又はＳＴＩプロセスのいずれかによって形成されてもよい。第２の分離層２１０は、最大約３０００Åの深さの溝にＳＴＩプロセスにより形成されてもよい
　
ｄ．「［００４４］
第２の分離層２１０がパストランジスタＰＳ１及びＰＳ２を、ＣＭＯＳインバータのプルアップトランジスタ及びプルダウントランジスタＰＵ１及びＰＤ１並びに／又はＰＵ２及びＰＤ２から分離するから、第２の分離層２１０はパストランジスタＰＳ１及びＰＳ２の動作特性を高め得る。ＣＭＯＳプロセスを用いた本発明の幾つかの実施形態では、ＣＭＯＳトランジスタ３３０及び３５０、総称して３１０は、ＳＯＩ領域１１０に形成され、ＮＭＯＳトランジスタであるパストランジスタ３７０は、第１の分離層２５０により定められた活性領域１３０上のバルク領域１５０形成される
　
［００４５］図３の実施形態を参照すると、半導体基板１００は、Ｐ型半導体、及び半導体層１２０における活性領域１３０のメイン部１３１へイオン注入され、それにより、第１のＮ＋型ソース／ドレイン領域１４１を形成するＮ型不純物により形成されてもよい。パストランジスタ３７０の付加的なＮ＋型ソース／ドレイン領域１４５が、半導体基板１００へのＮ型不純物のイオン注入により形成されてもよい。半導体基板としてＰ型基板を用いることができるので、Ｐウェルは必要ない可能性がある。
しかしながら、必要に応じてパストランジスタ３７０の下にＰウェルを付加的に形成してもよい
　
ｅ．「［００５６］
本発明の幾つかの実施形態で、ＰＭＯＳ及びＮＭＯＳトランジスタ３３０及び３５０を含むＣＭＯＳインバータがＳＯＩ領域１１０に形成される場合に、様々な利点を得られる可能性がある。まず、データを格納するための２つのインバータがＳＯＩ領域１１０のフリップフロップ回路で構成されているため、ＮＭＯＳトランジスタ３５０をＰＭＯＳトランジスタ３３０から分離するウェル領域を持つ必要がない。したがって、バルク領域１５０に形成されたインバータを有するＳＲＡＭと比較して、ＳＲＡＭのセルサイズの１５％の削減を達成し得る。それに加えて、ＮＭＯＳトランジスタ３５０及びＰＭＯＳトランジスタ３３０を含むＣＭＯＳトランジスタ３１０がＳＯＩ領域１１０に形成されているので、優れたＳＥＲとラッチアップの防止さえも、幾つかの実施形態によりもたらされ得る。特に、比較的高いキャリア移動度を有するＮＭＯＳトランジスタ３５０がＳＯＩ領域１１０に形成されているので、ＳＲＡＭの動作速度を大幅に増加できる可能性がある
　
［００５７］
さらに、パストランジスタ３７０がバルク領域１５０に形成されているので、本発明の幾つかの実施形態におけるウェルバイアスの印加により、安定したウェルポテンシャルを達成し得る。したがって、従来のＳＯＩデバイスで問題になることがある浮遊体効果を減少させ又は効果的に阻止することさえ可能である。換言すれば、パストランジスタ３７０のチャネル下のウェル又は半導体基板１００をパスとして用いることにより、ウェルコンタクトノードを形成し得る。そうすれば、ウェルコンタクトノードに電圧を印加することにより、チャネル領域のポテンシャルを外部から制御し得る
　
［００５８］図４の実施形態を参照すると、ＳＯＩ領域１１０のＮＭＯＳトランジスタ３５０及びバルク領域１５０のパストランジスタ３７０が共に活性領域１３０に形成されている。
Ｐ型半導体基板１００又はウェルがパストランジスタ３７０の下方に存在する。ウェルコンタクトノード５７０が電気的にウェル又は半導体基板１００に接続される場合に、ウェル又はチャネルのポテンシャルは安定化され得る。換言すれば、ウェルバイアスを印加することにより、ウェル又はチャネルのポテンシャルは安定化され得る。特に、浮遊体効果の結果としての埋め込み絶縁層２３０上の蓄積された浮遊電荷は、ウェルコンタクトノードを介してＳＲＡＭから排除され得る。
　
（２）ここにおいて、引用例においては、「ＳＲＡＭ」に含まれる２つのプルダウントランジスタ、２つのプルアップトランジスタ及び２つのパストランジスタについて、回路上での呼称（「ＰＳ１」、「ＰＳ２」、「ＰＵ２」、「ＰＤ２」、「ＰＳ１」、「ＰＳ２」）とレイアウト構造上での呼称（「３３０」、「３５０」、「３７０」）とが使い分けられているので、これを「ＰＳ１」、「ＰＳ２」、「ＰＵ２」、「ＰＤ２」、「ＰＳ１」、「ＰＳ２」に統一して記述することにすると、図１及び００５６段落の記載から、引用例に記載された「ＳＲＡＭ」において、２つのＮＭＯＳプルダウントランジスタＰＤ１及びＰＤ２、並びに２つのプルアップＰＭＯＳトランジスタＰＵ１及びＰＵ２が「ＳＯＩ領域１１０」に形成されていることが明らかである。
　また、図１及び００５７段落の記載から、引用例に記載された「ＳＲＡＭ」において、２つのＮＭＯＳパストランジスタＰＳ１及びＰＳ２が「バルク領域１５０」に形成されていることも明らかである。
　
（３）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　「２つのプルダウンＮＭＯＳトランジスタＰＤ１及びＰＤ２並びに２つのプルアップＰＭＯＳトランジスタＰＵ１及びＰＵ２を含む２つのＣＭＯＳインバータ、並びに２つのＮＭＯＳパストランジスタＰＳ１及びＰＳ２を含むＳＲＡＭであって、
　ＳＯＩ領域１１０及びバルク領域１５０と、
　前記ＳＯＩ領域１１０と前記バルク領域１５０の境界部に形成されている第２の分離層２１０と、
　前記パストランジスタＰＳ１及びＰＳ２の下に形成されたＰウェルと、
　ウェルコンタクトノード５７０であって、前記ウェルコンタクトノード５７０に電圧を印加することにより、浮遊体効果の結果としての埋め込み絶縁層２３０上の蓄積された浮遊電荷を排除し得る前記ウェルコンタクトノード５７０と、
　を含み、
　前記２つのＮＭＯＳパストランジスタＰＳ１及びＰＳ２は前記バルク領域１５０に形成され、前記２つのプルダウンＮＭＯＳトランジスタＰＤ１及びＰＤ２並びに前記２つのプルアップＰＭＯＳトランジスタＰＵ１及びＰＵ２が前記ＳＯＩ領域１１０に形成されているＳＲＡＭ。」
　
４．本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　引用発明は、「２つのプルダウンＮＭＯＳトランジスタＰＤ１及びＰＤ２並びに２つのプルアップＰＭＯＳトランジスタＰＵ１及びＰＵ２を含む２つのＣＭＯＳインバータ、並びに２つのＮＭＯＳパストランジスタＰＳ１及びＰＳ２」という６個のトランジスタを含んでいるから、本願発明と引用発明とは「６Ｔ−ＳＲＡＭセル半導体構造体」である点で一致する。
　
（２）引用発明の「ＳＯＩ領域１１０」及び「バルク領域１５０」は、各々本願発明の「ＳＯＩ領域」及び「バルク−Ｓｉ領域」に相当する。
　そして、引用発明の「ＳＯＩ領域１１０」の結晶配向と「バルク領域１５０」の結晶配向とが「同じ」であるか「異なる」かのいずれかであることは明らかであるから、本願発明と引用発明とは、「ＳＯＩ領域及びバルク−Ｓｉ領域を含み、前記ＳＯＩ領域及び前記バルク−Ｓｉ領域が同じ結晶配向又は異なる結晶配向を有し」ている点で一致する。
　
（３）引用発明の「前記ＳＯＩ領域１１０と前記バルク領域１５０の境界部に形成されている第２の分離層２１０」と、本願発明の「前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する第１の分離領域」とは、「前記バルク−Ｓｉ領域と前記ＳＯＩ領域との間に存在する第１の分離領域」である点で一致する。
　
（４）引用発明の「前記パストランジスタＰＳ１及びＰＳ２の下に形成されたＰウェル」と、本願発明の「前記第１の分離領域の一部及び前記バルク−Ｓｉ領域内のデバイスの下方にあるウェル領域」とは、「前記バルク−Ｓｉ領域内のデバイスの下方にあるウェル領域」である点で一致する。
　
（５）「ウェルコンタクトノード５７０」は、その名前からも、また、引用例の００５８段落の記載からも、「前記パストランジスタＰＳ１及びＰＳ２の下に形成されたＰウェル」と電気的に接続されていることは明らかである。
　また、引用発明の「浮遊体効果の結果としての埋め込み絶縁層２３０上の蓄積された浮遊電荷を排除し得る」という機能は、本願発明の「前記ウェル領域に電気的に接触しているコンタクトであって、浮遊体効果を安定化させ」という機能に相当することは当業者にとって明らかである。
　したがって、本願発明の「前記バルク−Ｓｉ領域内の、前記ウェル領域の上方にある基板表面の一部をエッチングしてビア孔を形成し、前記ビア孔に導電性材料を堆積させることにより形成された、前記ウェル領域に電気的に接触しているコンタクトであって、浮遊体効果を安定化させ、且つバイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴにおける閾値電圧を調整するための手段を提供する、前記コンタクト」と、引用発明の「ウェルコンタクトノード５７０であって、前記ウェルコンタクトノード５７０に電圧を印加することにより、浮遊体効果の結果としての埋め込み絶縁層２３０上の蓄積された浮遊電荷を排除し得る前記ウェルコンタクトノード５７０」とは、「前記ウェル領域に電気的に接触しているコンタクトであって、浮遊体効果を安定化させるための手段を提供する、前記コンタクト」である点で一致する。
　
（６）引用発明の「前記２つのＮＭＯＳパストランジスタＰＳ１及びＰＳ２は前記バルク領域１５０に形成され、前記２つのプルダウンＮＭＯＳトランジスタＰＤ１及びＰＤ２並びに前記２つのプルアップＰＭＯＳトランジスタＰＵ１及びＰＵ２が前記ＳＯＩ領域１１０に形成されている」というデバイス構成は、本願発明の「（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス」というデバイス構成に相当する。
　したがって、本願発明と引用発明とは、「（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのパスゲートｎＦＥＴデバイスからなる群から選択されるデバイス構成と　を備える」ものである点で一致する。
　
（７）以上を総合すると、本願発明と引用発明とは、
　「６Ｔ−ＳＲＡＭセル半導体構造体であって、
　ＳＯＩ領域及びバルク−Ｓｉ領域を含み、前記ＳＯＩ領域及び前記バルク−Ｓｉ領域が同じ結晶配向又は異なる結晶配向を有し、
　前記バルク−Ｓｉ領域と前記ＳＯＩ領域との間に存在する第１の分離領域と、
　前記バルク−Ｓｉ領域内のデバイスの下方にあるウェル領域と、
　前記ウェル領域に電気的に接触しているコンタクトであって、浮遊体効果を安定化させるための手段を提供する、前記コンタクトと、
　（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのパスゲートｎＦＥＴデバイスからなる群から選択されるデバイス構成と
　を備える、前記６Ｔ−ＳＲＡＭセル半導体構造体。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「第１の分離領域」が、本願発明では、「前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する」ものであるのに対して、引用発明では、「前記ＳＯＩ領域１１０」から「前記バルク領域１５０」を分離するものであることが特定されていない点。
　
（相違点２）
　本願発明は、「ウェル領域」が「記第１の分離領域の一部」の下方にあるものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点３）
　本願発明は、「コンタクト」が「前記バルク−Ｓｉ領域内の、前記ウェル領域の上方にある基板表面の一部をエッチングしてビア孔を形成し、前記ビア孔に導電性材料を堆積させることにより形成された」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点４）
　本願発明は、「コンタクト」が「バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴにおける閾値電圧を調整するための手段を提供する」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点５）
　本願発明は、「前記コンタクトの両側を挟んで隣接する第２の分離領域」を備えているのに対して、引用発明は、そのような構成を備えていない点。
　
５．相違点についての当審の判断
（１）相違点１について
（１−１）引用発明の「第２の分離層２１０」は、引用例の００４０段落に記載されたとおり、「ＳＯＩ領域１１０を囲」むものであり、かつ、引用例の００４４段落に記載されたとおり、「パストランジスタＰＳ１及びＰＳ２を、ＣＭＯＳインバータのプルアップトランジスタ及びプルダウントランジスタＰＵ１及びＰＤ１並びに／又はＰＵ２及びＰＤ２から分離する」ものであるから、引用発明の「第２の分離層２１０」が、「バルク領域１５０」から「前記ＳＯＩ領域１１０」を分離するものであることは明らかである。
　したがって、相違点１は実質的なものではない。
　
（１−２）相違点１については以上のとおりであるが、仮に、本願発明の「前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する」が、「前記バルク−Ｓｉ領域」と「前記ＳＯＩ領域」とを、基板内において電気的に接続する部分がないように分離することを意味するものであり、相違点１が実質的なものであった場合についても（引用発明においては、「バルク領域１５０」と「前記ＳＯＩ領域１１０」とが、基板内の「活性領域１３０」を介して電気的に接続されている）、一応検討する。
　一般に、バルク領域とＳＯＩ領域の両方を含む、いわゆるハイブリッド型の半導体集積回路装置において、バルク領域とＳＯＩ領域の間に、基板内において電気的に接続する部分がないように分離する分離層（分離領域）を設けることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平８−１７６９４号公報
　上記周知例１には、図５〜１２と共に次の記載がある。
　「【０００１】
【産業上の利用分野】
本発明は、一般的に集積回路に関し、更に特定すれば、集積回路に適用するための薄膜およびバルク混合半導体基板(mixed thin-film and bulk semiconductor substarate)、ならびにその形成方法に関するものである
　「【００１３】
図５〜図１２は、本発明の第２実施例による、初期薄膜基板(initial thin-film substrate)３０を用いて、薄膜およびバルク混合半導体基板を形成する処理工程を示す断面図である。
初期薄膜基板３０として、酸素注入による標準分離(standard sepratation by implantation of oxygen)（ＳＩＭＯＸ）ウエハ、またはバウンド・アンド・エッチ・バック(bound and etch back)ＳＯＩ（ＢＥＳＯＩ）ウエハを用いることができる
　「【００１４】
図６において、基板３０の露出部分３８をエッチングして、誘電体層３２、薄膜層２９、および埋め込み誘電体層３１の一部を除去し、下に位置するバルク基板１１’の一部４０を露出させると共に、誘電体層の残りの部分(remaining portion)３２’、薄膜層の残りの部分２０’、および埋め込み誘電体層の残りの部分１８’を残す
　「【００１５】
次の工程では、図７に示すように、基板３０の上表面上に、第２誘電体層４２を形成し、第１誘電体層の残りの部分３２’およびバルク基板１１の露出部分４０を被覆する
　「【００１６】
反応性イオン・エッチング（ＲＩＥ）処理を用いて、第２誘電体層を除去する。この誘電体層の一部のみを残し、エッジ４４に側壁スペーサ４６を形成する
　「【００１７】
図９は、本処理の次の工程を示し、バルク半導体１１’の露出部分４８上に、半導体材料のエピタキシャル層５０を成長即ち付着(deposite)させる
　「【００１８】一旦エピタキシャル層５０が十分な厚さ、即ちスペーサとほぼ同じ高さとなったなら、図１０に示すように、次に誘電体層の残りの部分３２’を除去する。この除去はエッチング処理によって行われる。誘電体部分３２’を除去した後、平面化処理を行って基板３０の上表面を平面化することが望ましい場合もある。
上述の工程を実施することによって、バルク部分と薄膜部分の双方を有する混合基板を製造することができ、側壁スペーサ４６が基板の２つの部分を分離する
　「【００２０】
図１２に示すのは、本発明の第２実施例によって作られた基板の予想される使用法である。薄膜部分には、低Ｖ
ＣＣ
内部ＭＯＳＦＥＴを構成することができる
　
　したがって、上記周知例１には、バルク部分及び薄膜部分（ＳＯＩ部分）の両方を含む半導体集積回路装置において、基板内において両部分が電気的に接続する部分がないように分離する側壁スペーサ４６を設けることが記載されているものと認められる。
　
ｂ．周知例２：特開２００５−７２０８４号公報
　上記周知例２には、図４１〜４７と共に次の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）領域とバルク領域とを有するハイブリッドウエハを用いた半導体装置及びその製造方法に関する
　「【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の第４の方法では次のような問題があった。この問題を説明するにあたり、具体的に第４の方法を以下に説明する。
【００１９】
まず、図４１に示すように、支持基板１１１と埋め込み絶縁膜１１２とＳＯＩ層１１３とを有するＳＯＩウエハが用意される。
【００２０】
次に、図４２に示すように、ＳＯＩ層１１３上に保護のための第１のマスク材（例えばＳｉＮ膜）１１４が堆積される。次に、バルク領域における第１のマスク材１１４、ＳＯＩ層１１３、埋め込み絶縁膜１１２が順に、選択的にエッチング除去される。この際、支持基板１１１上に薄い埋め込み絶縁膜１１２’を残す。
【００２１】
次に、図４３に示すように、全面にＳＯＩ層１１３の側壁保護用の第２のマスク材（例えばＳｉＮ膜）１１６が堆積される。その後、異方性ドライエッチングにより、ＳＯＩ層１１３の側面に第２のマスク材１１６からなるスペーサが形成される。
【００２２】
次に、図４４に示すように、支持基板１１１へダメージを与えないように、ＨＦ溶液などを用いて埋め込み絶縁膜１１２，１１２”を除去する。尚、ＳＯＩ層１１３の上部及び側面におけるマスク材１１４，１１６は、埋め込み絶縁膜１１２と異なる種類の絶縁膜であるため、埋め込み絶縁膜１１２，１１２”を除去してもマスク材１１４，１１５を残すことが可能となる。
【００２３】
次に、図４５に示すように、露出した支持基板１１１上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１１７が形成される。このエピタキシャル成長では、エピタキシャル層１１７の上面がＳＯＩ層１１３の上面とほぼ一致するように、両者の高さ合わせを行う。尚、エピタキシャル層１１７のＳＯＩ領域側の上端部には、ファセット１６１が生じる。
【００２４】
次に、図４６に示すように、第１のマスク材１１４が除去される。このとき、ＳＯＩ層１１３の側面に形成された第２のマスク材１１６は第１のマスク材１１４と同じ材料で形成されているため、第１のマスク材１１４とともに第２のマスク材１１６も除去され、ＳＯＩ領域とバルク領域との境界部に窪み１６０が生じてしまう
【００２５】
次に、図４７に示すように、ゲート絶縁膜１２０，１２１、ゲート電極１２２，１２３，１３１、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１１８，１１９，１３０がそれぞれ形成される
【００２６】
上記のような従来の第４の方法では、ＳＯＩ領域とバルク領域との境界部のファセット１６１や窪み１６０が生じてしまう。従って、これらファセット１６１や窪み１６０を無くすために、ＳＯＩ領域とバルク領域との境界部における素子分離領域１３０のスペースが大きくなってしまっていた
　
　したがって、上記周知例２には、バルク部分及び薄膜部分（ＳＯＩ部分）の両方を含む半導体集積回路装置において、基板内において両部分が電気的に接続する部分がないように分離する素子分離領域１３０を設けることが記載されているものと認められる。
　
（１−３）したがって、引用発明において、「バルク領域１５０」と「前記ＳＯＩ領域１１０」とが、基板内の「活性領域１３０」を介して電気的に接続されている構成に換えて、「バルク領域１５０」と「前記ＳＯＩ領域１１０」とを、基板内において電気的に接続する部分がないように分離する構成とすることは、当業者が適宜なし得たことである。
　以上検討したとおり、相違点１は実質的なものではなく、また仮に実質的なものであったとしても当業者が適宜なし得た範囲に含まれる程度のものである。
　
（２）相違点２について
（２−１）一般に、半導体基板に形成するウェル領域の境界を、素子分離領域の下方に位置させるようにすることは、一般に、ウェル領域が素子の境界を規定するものであること、及び素子分離領域が素子と素子との境界部分に形成されるものであることを考慮すれば、当業者が当然になし得たことであり、例えば、本願の優先権主張の日前に日本国内において頒布され、最新の拒絶の理由において引用した刊行物である下記周知例３にも、バルク領域とＳＯＩ領域の両方を含む半導体集積回路装置において、半導体基板に形成するウェル領域の境界を、素子分離領域の下方に位置させることが記載されているものと認められる。
　
ａ．周知例３：特開２００４−２０７６９４号公報
　上記周知例３には、図７と共に次の記載がある。
　「【００５２】
  
図７は本実施例において使用される素子の断面概要図を示している。半導体基板２１０は、完全空乏型ＳＯＩ領域２１７とバルクシリコン領域２２４より構成される。
【００５３】
  ＳＯＩ領域２１７では、Ｎチャネル型ＭＩＳＦＥＴ２１５とＰチャネル型ＭＩＳＦＥＴ２１４の拡散層２０６、２０７が、埋め込み酸化膜２０８上のシリコン層に形成され、フィールド酸化膜２０５によってＳＯＩ基体部に形成されるＭＩＳＦＥＴは同導電型であっても互いに分離される。
バルクシリコン領域２２４では、半導体基板２１０と同導電型で不純物濃度の高い給電領域２１１と、半導体基板とＰＮ接合を形成するＰ型ウエル半導体領域２２０が形成され、Ｐ型半導体領域２２０内には該領域とＰＮ接合を形成するＮ型ウエル半導体領域２２１が形成される
　
　上記記載及び図７の記載から、上記周知例３には、バルク領域とＳＯＩ領域の両方を含む半導体集積回路装置において、バルクシリコン領域２２４のＰ型ウエル半導体領域２２０及びＮ型ウエル半導体領域２２１の境界を、各々素子分離領域の下方に位置させたものが記載されているものと認められる。
　
（２−２）したがって、引用発明において、「Ｐウェル」の境界を「第２の分離層２１０」の下方に位置させる構成とすること、すなわち、本願発明のように、「ウェル領域」が「記第１の分離領域の一部」の下方にある構成とすることは、当業者が適宜なし得たことである。
　よって、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（３）相違点３及び５について
（３−１）相違点３及び５は、いずれも基板へのコンタクトの取り方に関するものであるから、まとめて検討する。
　引用発明においては、「ウェルコンタクトノード５７０」を基板（ウェル）と電気的に接触するに際して、基板とどのようにコンタクトを取っているのかについての具体的記載はない。
　しかし、一般に、半導体基板に電気的に接触するコンタクトを形成するに際し、基板表面部分の汚染による悪影響を防止するために、基板表面をエッチングにより削った後に導電性部材を被着させること、及び、基板の上面の素子分離領域に挟まれた領域にコンタクトを形成することは、例えば、各々本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例４及び５にも記載されているように、いずれも当業者における周知技術である。
　
ａ．周知例４：特開平１１−８３０３号公報
　上記周知例４には、図１と共に次の記載がある。
　「【０００４】
【課題を解決するための手段】請求項１記載の半導体装置の製造方法はシリコン基板へコンタクトを形成する場合にシリコン基板表面のダメージをアンモニア過酸化水素水系の薬品でシリコン表面をエッチングすることにより除去することを特徴とする。
【０００５】
上記方法によれば化学的にシリコン表面のダメージ層を完全に除去し、安定したコンタクト抵抗を得ることができる効果を有する
【０００６】
【発明の実施の形態】以下、本発明の実施形態を図面に基づいて説明する。
【０００７】図１は請求項１記載の発明に係る半導体装置の製造方法の第１の実施例の工程のフローを示す図である。そのフローを説明する。図１（ａ）はシリコン基板１上の酸化シリコンの膜２が形成されている状態を示す。ここでドライエッチングにより酸化シリコン膜２の規定の部分がエッチングされると、図１（ｂ）に示されるように酸化シリコン膜２のドライエッチングされた領域のシリコン基板１の表面にダメージ層３が形成される。
ここで、シリコン酸化膜とシリコン基板とのエッチング選択性が高い材料、例えば、アンモニア過酸化水素水系の薬品で処理することによりダメージ層３を除去する。ダメージ層除去後の状態を図１（ｃ）に示す。ダメージ層３を除去した後、金属配線層４を形成する
【０００８】
なお、このときのエッチング量はシリコン基板表面に対して数十ｎｍとし、完全にダメージ層を除去するとよい。
　
　したがって、上記周知例４には、シリコン基板１に電気的に接触するコンタクトを形成するに際して、ダメージ層を除去するために、コンタクト部分の基板表面を数十ｎｍ選択的にエッチングにより削った後に金属配線層４を形成することが記載されているものと認められる。
　
ｂ．周知例５：特開２０００−２１６３４７号公報
　上記周知例５には、図４と共に次の記載がある。
　「【０００２】
【従来の技術】
図４（ａ）は、従来のＳＴＩ構造の素子分離領域を有するＣＭＯＳトランジスタの平面パターンを示しており、そのＡ１−Ａ２線に沿う断面構造を図４（ｂ）に示している
【０００３】即ち、図４（ａ）および（ｂ）において、４０はＰ型半導体基板（Ｐ基板）、４１および４２はＰ基板の表層部で選択的に形成されたＰＭＯＳトランジスタ形成用のＮウエルおよびそれに隣接して形成されたＮＭＯＳトランジスタ形成用のＰウエルである。
【０００４】４３および４４はＮウエル４１の表層部に選択的に形成されたＰ+拡散領域からなるＰＭＯＳトランジスタのソース領域およびドレイン領域、４５はＰＭＯＳトランジスタのソース領域・ドレイン領域間のチャネル領域上にゲート絶縁膜４６を介して形成されたゲート電極である。
【０００５】
４７はＮウエル４１の表層部に選択的に形成されたＮ拡散領域からなり、Ｎウエル４１にバイアス電位（電源電位ＶDD）を印加するために設けられたＮウエル引き出し領域、４８はＮウエル４１の表層部でＰ+ソース領域４３とＮウエル引き出し領域４７との相互間に形成されたＳＴＩ領域である
【０００６】５１および５２はＰウエル４２の表層部に選択的に形成されたＮ+拡散領域からなるＮＭＯＳトランジスタのソース領域およびドレイン領域、５３はＮＭＯＳトランジスタのソース領域・ドレイン領域間のチャネル領域上にゲート絶縁膜５４を介して形成されたゲート電極である。
【０００７】
５５はＰウエル４２の表層部に選択的に形成されたＰ拡散領域からなり、Ｐウエル４２にバイアス電位（接地電位ＶSS）を印加するために設けられたＰウエル引き出し領域、５６はＰウエル４２の表層部でＮ+ソース領域５１とＰウエル引き出し領域５５との相互間に形成されたＳＴＩ領域である
【０００８】５７はＮウエル４１およびＰウエル４２の境界部でＰＭＯＳトランジスタのドレイン領域４４とＮＭＯＳトランジスタのドレイン領域５２との相互間に形成されたＣＭＯＳトランジスタ分離用のＳＴＩ領域である。
【０００９】５８および５９はＮウエル４１の境界部およびＰウエル４２の境界部で他の素子領域との相互間に形成されたＣＭＯＳ領域分離用のＳＴＩ領域である。」
　
 上記記載及び図４の記載から、上記周知例５には、Ｐ型半導体基板４０の上面のＳＴＩ領域に挟まれた領域に、当該Ｐ型半導体基板４０へのコンタクトであるＮウエル引き出し領域４７及びＰウエル引き出し領域５５を形成することが記載されているものと認められる。
　
（３−２）したがって、引用発明において、「ウェルコンタクトノード５７０」と基板とを電気的に接触させるに際して、基板表面をエッチングにより削った後に導電性部材を被着させるとともに、基板の上面の素子分離領域に挟まれた領域にコンタクトを形成する構成とすること、すなわち本願発明のように、「コンタクト」が「前記バルク−Ｓｉ領域内の、前記ウェル領域の上方にある基板表面の一部をエッチングしてビア孔を形成し、前記ビア孔に導電性材料を堆積させることにより形成された」ものであるとともに、「前記コンタクトの両側を挟んで隣接する第２の分離領域」を備えている構成とすることは、当業者が容易になし得たことである。
　よって、相違点３及び５は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４）相違点４について
（４−１）引用例の００５７段落の「換言すれば、パストランジスタ３７０のチャネル下のウェル又は半導体基板１００をパスとして用いることにより、ウェルコンタクトノードを形成し得る。そうすれば、ウェルコンタクトノードに電圧を印加することにより、チャネル領域のポテンシャルを外部から制御し得る。」という記載から、引用発明は、「ウェルコンタクトノード５７０」に印加する電圧により「バルク領域１５０」内の「パストランジスタ３７０」の「チャネル領域のポテンシャル」を制御するものであることが明らかであるところ、一般に、ＦＥＴのチャンネル領域のポテンシャルが変われば、当該ＦＥＴの閾値も変わることは当業者の技術常識であるから、引用発明においても、「ウェルコンタクトノード５７０」に印加する電圧により「バルク領域１５０」内の「パストランジスタ３７０」の閾値を制御すなわち調整しているものと認められる。
　したがって、相違点４は実質的なものではない。
　
（４−２）相違点４については以上のとおりであるが、仮に、引用発明が、「ウェルコンタクトノード５７０」に印加する電圧により「バルク領域１５０」内の「パストランジスタ３７０」の閾値を調整するものであるとまではいえず、相違点４が実質的なものであったとしても、一般に、ウエルコンタクトに印加する電圧により、当該ウェル領域のＦＥＴの閾値を調整することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例６にも記載されているように、当業者において慣用的に行われていることである。
　
ａ．周知例６：特開平１１−１２６８２７号公報
　上記周知例６には、図２０及び２１と共に次の記載がある。
　「【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal-Oxide-Semiconduction  Field  Effect  Transistor）のような電界効果トランジスタを主体とする半導体論理集積回路においては、ＭＯＳＦＥＴのしきい値電圧が低いほど高速動作が可能である一方、しきい値が低いとオフ状態でのリーク電流が多くなって消費電力が増加することが知られている。また、ＭＯＳＦＥＴの特性として、ソースと基体（基板もしくはウェル領域）間の逆バイアス電圧を大きくするほどしきい値電圧が高くなるいわゆる基板バイアス効果がある。
【０００３】
【発明が解決しようとする課題】図２０（Ａ）、（Ｂ）に示すような基体（ｎウェル，ｐウェル）の電位が電源電圧Ｖｃｃ，基準電圧Ｖｓｓ（Ｖｃｃ＞Ｖｓｓ）に固定されたインバータ回路ＩＮＶに代えて、図２１（Ａ），（Ｂ）に示すように基体（ｎウェル，ｐウェル）の電位を電源電圧Ｖｃｃ，基準電圧Ｖｓｓと基体バイアス電圧Ｖｂｐ（Ｖｂｐ＞Ｖｃｃ），Ｖｂｎ（Ｖｂｎ＜Ｖｃｃ）とに切換え可能なインバータ回路ＩＮＶを用い高速動作が可能で且つ低消費電力化を図る技術が提案されている。
【０００４】
この技術では、回路の動作時（アクティブ時）には基体（ｎウェル，ｐウェル）に電源・電圧Ｖｃｃ，Ｖｓｓを印加して、ソース・基体間に低い逆バイアス電圧を与えてＭＯＳＦＥＴを低しきい値にして高速動作させる。一方、回路の非動作時（スタンバイ時）には基体（ｎウェル，ｐウェル）に基板バイアスＶｂｐ，Ｖｂｎを印加して、ソース・基体（ウェル）間に高い逆バイアス電圧を与えてＭＯＳＦＥＴのしきい値を高くしてリーク電流を減らし低消費電力化させる。
　
　上記記載並びに図２０及び２１の記載から、上記周知例６には、ウェルコンタクト（図２０及び２１における「Ｐ＋」及び「Ｎ＋」と記載された部分）に印加する電圧により、当該ウェル領域のＦＥＴの閾値を調整することが記載されているものと認められる。
　
（４−３）したがって、引用発明において、本願発明のように、「コンタクト」が「バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴにおける閾値電圧を調整するための手段を提供する」構成とすることは、当業者が容易になし得たことである。
　以上検討したとおり、相違点４は実質的なものではなく、また仮に実質的なものであったとしても当業者が適宜なし得た範囲に含まれる程度のものである。
　
（５）相違点についての判断のまとめ
　以上のとおりであるから、本願発明と引用発明との相違点は、いずれも、実質的なものではないか、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、最新の拒絶理由通知において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上検討したとおり、本願発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。