(57)【要約】      （修正有）【課題】電力制御に用いられる、トレンチゲートを設けたオン抵抗が低い半導体装置を提供する。【解決手段】ドレイン電極２１と、ドレイン電極上に設けられた導電形がｎ＋形のドレイン層１１と、ドレイン層上に設けられた導電形がｎ形のドリフト層１２と、ドリフト層上に設けられた導電形がＰ形のベース層１３と、ベース層上の一部に設けられた導電形がｎ＋形のソース層１４と、が設けられている。さらに、ドリフト層、ベース層及びソース層からなるシリコンチップ１０内に設けられ、シリコンチップの外縁に沿ってループ状に設けられたトレンチ１６を有し、ゲート絶縁膜１７を介して、ドリフト層の上部、ベース層及びソース層に対向したトレンチゲート電極１８と、ソース層上に設けられ、トレンチゲート電極に接続された配線と、ドリフト層及びソース層に接続されたソース電極と２７と、を備える。【選択図】図２
2017017078.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に設けられ、第１導電形の第１半導体層と、
前記第１半導体層上に設けられ、第２導電形の第２半導体層と、
前記第２半導体層上の一部に設けられ、第１導電形の第３半導体層と、
前記第１半導体層、前記第２半導体層及び前記第３半導体層内に設けられ、前記第１半導体層の外縁に沿ってループ状に設けられ、絶縁膜を介して前記第２半導体層に対向した第２電極と、
前記第３半導体層上に設けられ、前記第２電極に接続された配線と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。
【請求項２】
前記第２電極は、１ヶ所又は２ヶ所で前記配線に接続された請求項１記載の半導体装置。
【請求項３】
前記第２電極は、前記外縁に沿って複数設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記配線は、
パッド部と、
第１端部が前記パッド部に接続され、第２端部が最外周の前記第２電極に接続された配線部と、
を有した請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
上方から見て、前記第２電極の最大曲率は、前記第１半導体層の外縁の最大曲率よりも小さい請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体層内にトレンチゲートを設けた縦型の半導体装置が開発されている。このような半導体装置には、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）、ＤＴＭＯＳ（Dynamic Threshold MOS：可変閾値制御型ＭＯＳ）及びＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）等があり、主として電力制御に用いられている。このような半導体装置においては、オン状態における抵抗値（オン抵抗）を可及的に低減することが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２９７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、オン抵抗が低い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極上に設けられ、第１導電形の第１半導体層と、前記第１半導体層上に設けられ、第２導電形の第２半導体層と、前記第２半導体層上の一部に設けられ、第１導電形の第３半導体層と、前記第１半導体層、前記第２半導体層及び前記第３半導体層内に設けられ、前記第１半導体層の外縁に沿ってループ状に設けられ、絶縁膜を介して前記第２半導体層に対向した第２電極と、前記第３半導体層上に設けられ、前記第２電極に接続された配線と、前記第２半導体層及び前記第３半導体層に接続された第３電極と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１のＡ−Ａ’線による断面図である。
【図３】図１のＢ−Ｂ’線による断面図である。
【図４】比較例に係る半導体装置を示す平面図である。
【図５】第２の実施形態に係る半導体装置を示す平面図である。
【図６】第３の実施形態に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１のＡ−Ａ’線による断面図である。
図３は、図１のＢ−Ｂ’線による断面図である。
なお、各図は模式的なものであり、構成要素間の寸法比及び個数、並びに、各構成要素の縦横比は、必ずしも実際の製品とは一致していない。例えば、後述するトレンチゲート電極１８は、実際の製品よりも少なく且つ大きく描かれている。
本実施形態に係る半導体装置は、例えば、縦型の電力制御用ＭＯＳＦＥＴである。
【０００８】
図１〜図３に示すように、本実施形態に係る半導体装置１においては、矩形の板状のシリコンチップ１０が設けられている。シリコンチップ１０は、例えば、単結晶のシリコンにより形成されている。本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。以下、シリコンチップの短手方向を「Ｘ方向」とし、長手方向を「Ｙ方向」とし、厚さ方向を「Ｚ方向」とする。
【０００９】
シリコンチップ１０の下層部分には、導電形がｎ＋形のドレイン層１１が設けられている。ドレイン層１１上には、導電形がｎ形のドリフト層１２が設けられている。ドリフト層１２上には、導電形がｐ形のベース層１３が設けられている。ベース層１３上の一部には、導電形がｎ＋形のソース層１４が設けられている。ドレイン層１１及びソース層１４におけるキャリア濃度は、ドリフト層１２のキャリア濃度よりも高い。
【００１０】
シリコンチップ１０の上部には、シリコンチップ１０の上面側から、トレンチ１６が複数本形成されている。トレンチ１６は、ソース層１４及びベース層１３を貫通し、ドリフト層１２の上部に進入している。また、Ｚ方向から見て、トレンチ１６は、シリコンチップ１０の外縁１０ａに沿ってループ状に形成されている。複数本のトレンチ１６は、相互に離隔して、例えば、等間隔且つ同心に配置されている。但し、シリコンチップ１０の角部１０ｂは略直角であるが、角部１０ｂの近傍において、トレンチ１６のコーナー部１６ａは緩く湾曲している。
【００１１】
トレンチ１６の内面上には、例えばシリコン酸化物からなるゲート絶縁膜１７が設けられている。トレンチ１６内であってゲート絶縁膜１７上には、例えばポリシリコンからなるトレンチゲート電極１８が設けられている。トレンチゲート電極１８は、シリコンチップ１０から、ゲート絶縁膜１７によって絶縁されている。これにより、トレンチゲート電極１８は、ゲート絶縁膜１７を介して、ドリフト層１２の上部、ベース層１３及びソース層１４に対向している。換言すれば、ソース層１４は、トレンチ１６の両側にトレンチ１６に沿ってループ状に配置されている。
【００１２】
トレンチゲート電極１８におけるシリコンチップ１０の角部１０ｂの近傍に配置されたコーナー部１８ａは、トレンチ１６のコーナー部１６ａに沿って緩く湾曲している。このため、Ｚ方向から見て、トレンチゲート電極１８のコーナー部１８ａの曲率は、シリコンチップ１０の角部１０ｂの曲率よりも小さい。従って、上方、すなわち、Ｚ方向から見て、トレンチゲート電極１８の最大曲率は、シリコンチップ１０の外縁１０ａにおける最大曲率よりも小さい。トレンチゲート電極１８上には、例えばシリコン酸化物からなる絶縁膜１９が設けられている。
【００１３】
シリコンチップ１０の下方には、ドレイン電極２１が設けられている。ドレイン電極２１は、金属、例えば、アルミニウムからなり、例えば、シリコンチップ１０の下面全体に接している。
【００１４】
シリコンチップ１０上には、ゲート配線２２が設けられている。ゲート配線２２は、金属、例えば、アルミニウムにより形成されている。ゲート配線２２の全体的な形状は、概ね、Ｙ方向に延びる直線状である。より具体的には、ゲート配線２２においては、Ｚ方向から見て略矩形状のパッド部２３と、パッド部２３から相互に逆側のＹ方向に延出した配線部２４及び２５が、一体的に設けられている。パッド部２３は、例えばワイヤボンディングされて、外部から制御電位が入力される部分である。
【００１５】
Ｚ方向から見て、パッド部２３は、トレンチゲート電極１８のループの中心を含む領域に配置されている。配線部２４はＹ方向に延び、その一方の端部２４ａはパッド部２３に接続されており、他方の端部２４ｂはシリコンチップ１０のＹ方向の端部付近で終端し、最外周のトレンチゲート電極１８と交差している。同様に、配線部２５もＹ方向に延び、その一方の端部２５ａはパッド部２３に接続されており、他方の端部２５ｂはシリコンチップ１０のＹ方向の端部付近で終端し、最外周のトレンチゲート電極１８と交差している。
【００１６】
このように、Ｚ方向から見て、各トレンチゲート電極１８がループ状に配置され、ゲート配線２２がＹ方向に延びる略直線状に配置されることにより、各トレンチゲート電極１８は、ゲート配線２２と２ヶ所で交差している。すなわち、各トレンチゲート電極１８は、配線部２４及び２５とそれぞれ１ヶ所で交差している。
【００１７】
図３に示すように、トレンチゲート電極１８が配線部２４と交差する部分においては、トレンチゲート電極１８がシリコンチップ１０上まで持ち上げされている。すなわち、交差部分においてはトレンチ１６の底部がドリフト層１２まで達しておらず、ベース層１３内に位置している。換言すると、交差部分においては、ゲート絶縁膜１７及びトレンチゲート１８はベース層１３上に乗り上げている。そして、トレンチゲート電極１８におけるシリコンチップ１０上に配置された部分１８ｂ上において、絶縁膜１９に開口部１９ａが形成されており、その上にゲート配線２２の配線部２４が配置されている。これにより、トレンチゲート電極１８の部分１８ｂは、絶縁膜１９の開口部１９ａを介して、ゲート配線２２の配線部２４に接続されている。トレンチゲート電極１８と配線部２５が交差する部分についても同様に、トレンチゲート電極１８は絶縁膜１９の開口部１９ａを介して配線部２５に接続されている。これにより、各トレンチゲート電極１８は、ゲート配線２２と２ヶ所で接続されている。
【００１８】
また、図１に示すように、シリコンチップ１０上におけるゲート配線２２が配置されていない領域には、ソース電極２７が設けられている。ソース電極２７は、金属、例えば、アルミニウムからなり、ベース層１３及びソース層１４に接続されている。一方、ソース電極２７は、トレンチゲート電極１８とは、絶縁膜１９によって絶縁されている。そして、シリコンチップ１０、ゲート配線２２及びソース電極２７を覆うように、例えばシリコン酸化物からなるパッシベーション膜２９が設けられている。なお、図示の便宜上、図１にはパッシベーション膜２９を示していない。パッシベーション膜２９におけるパッド部２３の直上域に相当する部分、及び、ソース電極２７のワイヤボンディングされる部分の直上域には、開口部（図示せず）が形成されている。
【００１９】
次に、本実施形態に係る半導体装置１の動作について説明する。
図２に示すように、半導体装置１においては、ソース電極２７に相対的な負電位、例えば接地電位を印加し、ドレイン電極２１に相対的な正電位を印加する。そうすると、ｎ形のドリフト層１２とｐ形のベース層１３との界面に逆バイアス電圧が印加され、この界面を起点として空乏層が拡がる。このため、ドレイン電極２１とソース電極２７との間には電流が流れず、半導体装置１はオフ状態となる。
【００２０】
この状態で、ゲート配線２２に閾値以上の正電位を印加すると、この電位がトレンチゲート電極１８に伝わり、ベース層１３におけるゲート絶縁膜１７の近傍に反転層が形成されて、ドレイン電極２１とソース電極２７との間に電流が流れる。このようなＭＯＳＦＥＴ動作により、半導体装置１がオン状態となる。
【００２１】
このとき、ドレイン電極２１とソース電極２７との間が、電流を流すＭＯＳ領域となる。一方、図３に示すように、ゲート配線２２の直下域にはＭＯＳＦＥＴは形成されず、電流が流れない。このため、ゲート配線２２の直下域はＭＯＳ領域とはならず、通電に関してはデッドスペースとなる。
【００２２】
次に、本実施形態の効果について説明する。
本実施形態においては、Ｚ方向から見て、トレンチゲート電極１８がループ状に配置され、ゲート配線２２が略直線状に配置されているため、ゲート電極２２の面積を抑制しつつ、ゲート電極２２を全てのトレンチゲート電極１８に接続することができる。ゲート電極２２の面積を低減することにより、その分、ソース電極２７の面積を増加させることができ、シリコンチップ１０内において実質的に電流を流すＭＯＳ領域を増加させることができる。この結果、半導体装置１のオン抵抗を低減することができる。
【００２３】
また、トレンチゲート電極１８のコーナー部１８ａを緩く湾曲させることにより、コーナー部１８ａに電界が集中することを抑制することができ、半導体装置１の耐圧を高めることができる。
【００２４】
更に、本実施形態においては、トレンチゲート電極１８におけるゲート配線２２に接続された部分１８ｂを、シリコンチップ１０の上方に配置している。これにより、ゲート電極２２は部分１８ｂ上に配置されるため、ゲート電極２２はゲート絶縁膜１７及びトレンチゲート電極１８によって、シリコンチップ１０から離隔され、且つ、絶縁される。この結果、ゲート電極２２をシリコンチップ１０から絶縁するための特別な構成が不要となる。
【００２５】
（比較例）
次に、比較例について説明する。
図４は、本比較例に係る半導体装置を示す平面図である。
図４に示すように、本比較例に係る半導体装置１０１においては、トレンチゲート電極１１８の形状がループ状ではなく、Ｘ方向に延びる直線状である。また、ゲート配線１２２においては、パッド部２３、配線部２４及び２５に加えて、外周部１２６が設けられている。外周部１２６の形状は、半導体チップ１０の外縁１０ａに沿ったループ状である。また、外周部１２６は、配線部２４及び２５の端部に接続されている。
【００２６】
本比較例に係る半導体装置１０１は、第１の実施形態に係る半導体装置１（図１参照）と比較して、外周部１２６が設けられている分だけ、Ｚ方向から見て、ゲート配線１２２の面積が大きい。このため、ソース電極１２７の面積が小さい。従って、第１の実施形態と比較して、ＭＯＳ領域の面積が小さく、オン抵抗が高い。
【００２７】
また、本比較例に係る半導体装置１０１においては、トレンチゲート電極１１８の形状が直線状であるため、その端部において電界が集中しやすい。このため、半導体装置１０１の耐圧は、半導体装置１よりも低い。
【００２８】
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置を示す平面図である。
【００２９】
図５に示すように、本実施形態に係る半導体装置２においては、ゲート配線２２に配線部２５（図１参照）が設けられていない。このため、各トレンチゲート電極１８は配線部２４のみに接続され、ゲート配線２２に１ヶ所で接続されている。第１の実施形態に係る半導体装置１（図１参照）において配線部２５が配置されている領域には、ソース電極２７が配置されている。
【００３０】
本実施形態によれば、配線部２５を設けないことにより、ゲート配線２２の面積をより一層低減することができ、その分、ソース電極２７の面積を増加させ、オン抵抗をより一層低減することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３１】
（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、本実施形態に係る半導体装置を示す平面図である。
【００３２】
図６に示すように、本実施形態に係る半導体装置３においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ゲート配線２２に配線部２４及び２５が設けられておらず、パッド部２３から短い突起部２８がＹ方向に延出している。
【００３３】
また、半導体装置３においては、半導体装置１における複数本のループ状のトレンチゲート電極１８（図１参照）の替わりに、１本の螺旋状のトレンチゲート電極３８が設けられている。トレンチゲート電極３８の内周側の端部３８ａはゲート配線２２の突起部２８に接続されており、外周側の端部３８ｂはシリコンチップ１０の端縁１０ａ付近で終端している。
【００３４】
本実施形態によれば、前述の第１及び第２の実施形態と比較して、ゲート配線２２に配線部２４及び２５が設けられていないため、ゲート配線２２の面積をより減少させることができる。この結果、ソース電極２７の面積をより増加させ、オン抵抗をより一層低減することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、突起部２８はパッド部２３からＸ方向に延出していてもよい。また、突起部２８を設けず、トレンチゲート電極３８の内周側の端部をパッド部２３に接続させてもよい。
【００３５】
以上説明した実施形態によれば、オン抵抗が低い半導体装置を実現することができる。
【００３６】
なお、前述の各実施形態においては、半導体装置が縦型のＭＯＳＦＥＴである例を示したが、本発明はこれには限定されず、例えば、縦型のＤＴＭＯＳ又はＩＧＢＴであってもよい。また、本発明に係る半導体装置の用途は電力制御には限定されず、低いオン抵抗が要求される用途であれば、好適に適用することができる。
【００３７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３８】
１、２、３：半導体装置、１０：シリコンチップ、１０ａ：外縁、１０ｂ：角部、１１：ドレイン層、１２：ドリフト層、１３：ベース層、１４：ソース層、１６：トレンチ、１６ａ：コーナー部、１７：ゲート絶縁膜、１８：トレンチゲート電極、１８ａ：コーナー部、１８ｂ：部分、１９：絶縁膜、１９ａ：開口部、２１：ドレイン電極、２２：ゲート配線、２３：ゲートパッド、２４：配線部、２４ａ、２４ｂ：端部、２５：配線部、２５ａ、２５ｂ：端部、２７：ソース電極、２８：突起部、２９：パッシベーション膜、３８：トレンチゲート電極、３８ａ、３８ｂ：端部、１０１：半導体装置、１１８：トレンチゲート電極、１２２：ゲート配線、１２６：外周部、１２７：ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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