【事件の表示】
　特願２００９−　３５８４０「貫通電極付き半導体デバイスの製造方法」拒絶査定不服審判事件〔平成２１年５月２１日出願公開、特開２００９−１１１４３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年８月３０日に出願した特願２００２−２５４８５８号特許出願（以下「原出願」という。）の一部を平成２１年２月１８日に新たな特許出願としたものであって、平成２１年３月２３日に手続補正書が提出され、平成２２年３月３０日付けの拒絶理由通知に対して同年６月７日に意見書及び手続補正書が提出されたが、同年６月２４日付けで拒絶査定がなされた。
　それに対して、同年９月２９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１２月２日付けで審尋がなされ、平成２４年２月６日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年９月２９日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年９月２９日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を補正して、補正後の特許請求の範囲の請求項１〜５とするとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
　前記半導体基板の少なくともデバイスが形成されている一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、
　前記第１の絶縁層形成工程に次いで、前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、
　前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程と、
　前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面に第２の絶縁層を形成する第２の絶縁層形成工程と、
　前記第２の絶縁層形成工程に次いで、前記細孔の端部の前記第２の絶縁層、および、前記第１の絶縁層を、Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
　前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」
　
（補正後）
　「【請求項１】
　予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
　前記半導体基板の少なくともデバイスが形成されている一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、
　前記第１の絶縁層形成工程に次いで、前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、
　前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程と、
　前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面に第２の絶縁層を形成する第２の絶縁層形成工程と、
　前記第２の絶縁層形成工程に次いで、前記細孔の端部の前記第２の絶縁層、および、前記第１の絶縁層を、Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
　前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、」を、「予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の明細書の０００９段落を補正して、補正後の明細書の０００９段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００３０段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記半導体基板の少なくともデバイスが形成されている一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程」について、「前記半導体基板」に「予めデバイスが形成されている」という技術的限定を加えるものであるから、当該補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正事項１と整合を取るために明細書の記載を修正するものであるから、補正事項１と同様に特許法第１７条の２第３項に規定する要件を満たす。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
　前記半導体基板の少なくともデバイスが形成されている一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、
　前記第１の絶縁層形成工程に次いで、前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、
　前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程と、
　前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面に第２の絶縁層を形成する第２の絶縁層形成工程と、
　前記第２の絶縁層形成工程に次いで、前記細孔の端部の前記第２の絶縁層、および、前記第１の絶縁層を、Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
　前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」
　
（２）引用刊行物に記載された発明
（２−１）特許法第４４条第２項の規定により本願の出願の時とみなされる原出願の出願の時よりも前（以下「本願の出願前」という。）に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第２００１／１４８６号（以下「引用例」という。）には、図６〜１６とともに次の記載がある（ここにおいて、下線は、タイトルの部分を除き、当合議体にて付加したものである。以下同じ。）。
　
ａ．「
発明の分野
　
本発明は、集積回路とプリント回路ボード等の支持基板の間における接続に関する。より詳細に述べれば、本発明は集積回路を支持基板に結合するためのインターポーザに関する
 
背景
　集積回路は、長年にわたって作られてきた。従来より、この種の製造には、ダイと呼ばれる半導体材料片に対する各種の能動ならびに受動回路エレメントの集積が伴い、ダイは、セラミクスまたはプラスチックのパッケージにカプセル化される。これらのパッケージは、通常その後、パッケージの周縁部に沿って配置された接続ピンによって、プリント回路ボードに取り付けられる。電子システムは、各種の集積回路パッケージをプリント回路ボードに接続することによって構成することができる。
　半導体製造テクノロジにおける進歩に従って、各集積回路上のトランジスタ数が実質的に増加し、それに応じて各集積回路の機能が向上した。その一方、機能の向上によって、集積回路と、その集積回路が一部を構成する電子システムの残りの部分との間の接続に多数の入力／出力（Ｉ／Ｏ）接続を増加する必要が生じた。増大したＩ／Ｏ接続の要求を解決するために設計された１つの例は、単純に新しいピンをパッケージ上に追加するだけというものであった。残念ながら、パッケージに対するピンの追加は、パッケージによって消費される面積を増加させることになった。許容不能なまでに大きな面積を消費することなく増大したＩ／Ｏ接続の要求を解決するために設計された別の例は、ピン・グリッド・アレイ（ＰＧＡ）パッケージおよびボール・グリッド・アレイ（ＢＧＡ）パッケージの開発である。この種のパッケージにおいては、多数のＩ／Ｏ接続端子が、パッケージの主表面の実質的な部分にわたって２次元アレイとして配置される。ＰＧＡパッケージおよびＢＧＡパッケージは、通常、集積回路ダイを含み、かつプリント回路ボード等の支持基板に取り付けられる。
　ＰＧＡパッケージおよびＢＧＡパッケージは、多数のＩ／Ｏ接続を必要としている集積回路に空間節約の一つの解を与えるが、それらの製造に使用される材料と集積回路ダイに使用される材料は、それぞれの熱膨張係数という点において良好な整合性を持っていない。
　
今必要とされていることは、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造である。さらには、その種の構造を製造する方法も必要とされている
発明の要約
　端的に述べれば、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造は、インターポーザである。集積回路およびインターポーザは、実質的に類似の熱膨張係数を有するボディから構成される。インターポーザは、集積回路に対する電気的かつ機械的な結合に適合された第１の表面を有する。またこのインターポーザは、支持基板に対する電気的かつ機械的な結合に適合された第２の表面を有する。インターポーザの第１の表面と第２の表面の間における信号パスとして、電気伝導性を有するビアが設けられている。
　本発明のさらに別の側面においては、各種の回路エレメントをインターポーザ内に組み込むことができる。これらの回路エレメントは、能動エレメント、受動エレメント、もしくは能動エレメントおよび受動エレメントの組み合わせとすることができる。」（明細書１ページ３行〜２ページ２２行の訳文）
　
ｂ．「
本発明を例示する実施形態においては、シリコン−ベースの内部接続テクノロジが使用されてインターポーザが作られ、それがＯＬＧＡもしくはそのほかのタイプのパッケージに代えて使用されて、シリコン−ベースの集積回路とプリント回路ボード等の基板が接続される。本発明に従ったインターポーザは、密および粗の内部接続ピッチを容易に達成できるだけでなく、インターポーザ上もしくはその中に抵抗、キャパシタンス、およびインダクタンスを形成する要件を容易に達成することができる。
なお上記に加えて、本発明の実施形態は、インターポーザ内に回路エレメントを組み込むことを可能にする
　
インターポーザを形成するためのシリコン基板の使用は、キャパシタ等の受動回路エレメント、およびトランジスタ等の能動エレメントをインターポーザ上に集積することを可能にする。
　
ｃ．「
図６は、本発明に従ったインターポーザ１１５の断面を示した別の概要図である。この図を参照すると、インターポーザ１１５にトランジスタ１４０が組み込まれていることがわかる。トランジスタ１４０は、絶縁ゲート電界効果トランジスタ（ＦＥＴ）であり、図６に示されるように、ソース／ドレイン端子１４２、ゲート電極１４４、およびゲート誘電体１４５を含む
なお、本発明が、ＦＥＴ１４０に関して、特定の電気的性質ないしは物理的寸法を求めることはない。本発明は、受動ならびに能動回路エレメントをインターポーザ１１５内に組み込むことを可能にする
　
各種の能動ならびに受動回路エレメントをインターポーザ内に組み込むことによって、インターポーザに回路機能を含ませることが可能になる。たとえば、静電放電（ＥＳＤ）保護回路をインターポーザ内に含めれば、それによって、インターポーザに取り付けられる集積回路ダイの、その種の保護回路をすべて組み込む負担が軽減される。
　
インターポーザに組み込まれるトランジスタは、必須ではないが、集積回路ダイ上に形成されるトランジスタの製造に使用される製造プロセスと同じ製造プロセスを用いて形成することができる。
　
ｄ．「
図１１〜１４を参照すると、本発明のプロセスの別の実施形態が示されている。
　
図１１に示されるように、シリコン基板２０２は、互いに反対側となる表面に形成された二酸化ケイ素（ＳｉＯ
２
）層２０４および二酸化ケイ素（ＳｉＯ
２
）層２０６を有する。この特定の実施形態においては、ＳｉＯ
２
層２０４および２０６の熱成長が、約０．５μｍの厚さとなるまで行われる。続いてＳｉＯ
２
層２０６の上側に、通常は約０．２μｍの厚さの窒化シリコン（Ｓｉ
３
Ｎ
４
）層２０８が形成される。
ＳｉＯ
２
のエッチング・プロセスに続いて、フォトレジストが除去される。それに続き、インターポーザのチップ−サイド表面に対する、銅のバリア層および銅のシード層の堆積が行われる。バリア層は、通常、電気的伝導性を有するＴａまたはＴａＮ等の材料であり、銅のマイグレーションに対するバリアとなり、銅のための接着層として機能する。その後、シード層の上から銅の電気メッキが行われ、その結果、トレンチが銅によって満たされるが、さらにチップ−サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。そのため、化学機械研磨オペレーションが実施されて過剰な銅の除去が行われる。この結果、図１１の概略断面図に示されるような独立した銅の内部接続ライン２１５が得られる。
　前述した過剰な銅の除去に関して言えば、過剰な銅が、可能性としては異なる化学的および機械的特性を有するバリア層の上に配置されることから、限定する意図ではないが、スラリー・ケミストリ、ダウン−フォース、ローテーション・シード、熱等を含む望ましい結果を達成するためのＣＭＰ条件が、銅層とバリア層の間において変えられることがある。」（同１４ページ３行〜１５ページ１０行の訳文）
　
ｅ．「
図１２は、さらにプロセッシング・オペレーションを実施し、追加のレベルの金属内部接続ラインを構成した後の図１１の構造を示している。ここに図示した実施形態においては、デュアル・ダマシンのメタライザーション・プロセスが使用されて追加の内部接続ラインおよび内部接続レベル間のビアが形成される
　
図１３は、さらに深いビア開口２０９を形成するためのプロセッシング・オペレーションが実施された後の図１２の構成を示している。まず、フォトレジスト等のマスキング層（図示せず）が形成され、酸化物層２０４の、深いビア開口２０９の形成のために除去される部分が露出するようにパターンが形成される。続いて、酸化物層２０４の露出された部分に対するエッチングが行われ、それによってインターポーザのシリコン基板、またはボディ２０２の対応部分が露出される。次に、シリコン基板２０２を通る深いビア開口２０９のエッチングが行われるが、この場合は、酸化物層２０６がエッチングのストップ層として機能する。
深いビア開口２０９の形成に続いて、深いビア開口２０９の露出した内側表面、呼び方を変えればサイドウォール上にＳｉＯ
２
層２１０が形成される。例示の実施形態においては、ＳｉＯ
２
層２１０が約０．５μｍの厚さを有し、化学蒸着法（ＣＶＤ）プロセスによってその堆積を行うことができる。その後、酸化物層２０６の、深いビア開口２０９によって露出された部分のエッチングが行われる。図１３からわかるように、酸化物層２０６の露出された部分を除去することによって、窒化シリコン層２０８の対応する部分が露出される。さらに、この窒化シリコン層２０８の露出された部分のエッチングが行われて、銅層２１５の対応する部分が露出される
　
図１４は、銅層２１２を形成するプロセッシング・オペレーションが実施された後の図１３の構造を示しており、その結果、深いビア開口２０９が銅によって満たされ、さらにインターポーザのバック−サイド上の酸化物層２０４がそれによって覆われている。図１４に示されているように、まず、窒化シリコン層２０８の、深いビア開口２０９によって露出された部分が、エッチングによって除去される。それに続いて、深いビア開口２０９内に銅のバリア層ならびに銅のシード層のスパッタ堆積が行われる。その後、深いビア開口２０９内およびインターポーザのバック−サイド表面に対する銅の電気メッキが行われる
  図１５および１６は、図７〜１０（最初に深いビアを加工する）および図１１〜１４（最後に深いビアを加工する）に図示し、それを参照して説明したプロセスの両方に共通するプロセッシング・オペレーションを図示している。」（同１５ページ１１行〜１７ページ３行の訳文）
　
（２−２）ここにおいて、引用例の上記（２−１）ｄ．及びｅ．並びに図１１〜１４に記載された「本発明のプロセスの別の実施形態」に係るインターポーザの製造方法に注目すると、上記（２−１）ｃ．の「図６は、本発明に従ったインターポーザ１１５の断面を示した別の概要図である。この図を参照すると、インターポーザ１１５にトランジスタ１４０が組み込まれていることがわかる。・・・」という記載から、引用例においては、「本発明のプロセスの別の実施形態」に係るインターポーザの製造方法により、図６に記載された「トランジスタ１４０」が組み込まれたインターポーザを製造することも想定されていることが明らかである。
　
（２−３）上記（２−１）ｄ．に記載された工程により、「Ｓｉ３Ｎ４層２０８」上に銅の内部接続ライン２１５が形成されていることは明らかである。
　また、上記（２−１）ｄ．の「図１１〜１４を参照すると、本発明のプロセスの別の実施形態が示されている。ここに例示した実施形態においては、トップ−サイド（つまりチップ−サイド）のメタライザーション・オペレーションに続いて、基板を通る深いビアが形成される。」という記載、及び図１１〜１４の記載から、「二酸化ケイ素（ＳｉＯ２）層２０４」は「シリコン基板２０２」の「バック−サイド」側に形成され、「ＳｉＯ２層２０６」は「シリコン基板２０２」の「チップ−サイド」側に形成されていることが明らかである。
　また、上記（２−１）ｅ．の「図１３は、さらに深いビア開口２０９を形成するためのプロセッシング・オペレーションが実施された後の図１２の構成を示している。・・・次に、シリコン基板２０２を通る深いビア開口２０９のエッチングが行われるが、この場合は、酸化物層２０６がエッチングのストップ層として機能する。」という記載における「シリコン基板２０２を通る深いビア開口２０９のエッチング」が、「シリコン基板２０２」の「バック−サイド」側から行われるものであることも明らかである。
　
（２−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「トランジスタ１４０が組み込まれ、シリコン基板２０２の深いビア開口２０９が銅によって満たされているインターポーザの製造方法であって、
　前記シリコン基板２０２のバック−サイド側及びチップ−サイド側となる表面に、各々ＳｉＯ２層２０４及びＳｉＯ２層２０６を形成し、続いて前記ＳｉＯ２層２０６の上側に、Ｓｉ３Ｎ４層２０８を形成する工程と、
　前記Ｓｉ３Ｎ４層２０８上に銅の内部接続ライン２１５を形成する工程と、
　前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程と、
　前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程と、
　前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程と、
　前記深いビア開口２０９内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口２０９内及び前記バック−サイド側表面に対して銅の電気メッキを行う工程と、
　を備えるインターポーザの製造方法。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「トランジスタ１４０」、「シリコン基板２０２」、「『トランジスタ１４０が組み込まれ』た『インターポーザ』」は、各々補正発明の「デバイス」、「半導体基板」、「半導体デバイス」に相当する。
　そして、引用発明の「トランジスタ１４０が組み込まれ」ていることは、補正発明の「デバイスが形成されている」に相当する。
　また、引用発明の「銅によって満たされている」「深いビア開口２０９」は、補正発明の「半導体基板の主面同士を配線する貫通電極」に相当する。
　したがって、引用発明の「トランジスタ１４０が組み込まれ、シリコン基板２０２の深いビア開口２０９が銅によって満たされているインターポーザの製造方法」と補正発明の「予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法」とは、「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法」である点で一致する。
　
（３−２）引用発明の「前記シリコン基板２０２の」「チップ−サイド側」と補正発明の「前記半導体基板の」「デバイスが形成されている一方の主面」とは、「前記半導体基板の」最終的にデバイスが形成される「一方の主面」である点で一致する。
　そして、引用発明の「ＳｉＯ２層２０６」及び「Ｓｉ３Ｎ４層２０８」は、補正発明の「第１の絶縁層」に相当する。
　したがって、引用発明の「前記シリコン基板２０２のバック−サイド側及びチップ−サイド側となる表面に、各々ＳｉＯ２層２０４及びＳｉＯ２層２０６を形成し、続いて前記ＳｉＯ２層２０６の上側に、Ｓｉ３Ｎ４層２０８を形成する工程」と、補正発明の「前記半導体基板の少なくともデバイスが形成されている一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程」とは、「『前記半導体基板の少なくとも』最終的にデバイスが形成される『一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程』」である点で一致する。
　
（３−３）引用発明の「銅の内部接続ライン２１５」は、補正発明の「金属薄膜」に相当する。
　そして、引用発明の「前記Ｓｉ３Ｎ４層２０８上に銅の内部接続ライン２１５を形成する工程」が「前記シリコン基板２０２のバック−サイド側及びチップ−サイド側となる表面に、各々ＳｉＯ２層２０４及びＳｉＯ２層２０６を形成し、続いて前記ＳｉＯ２層２０６の上側に、Ｓｉ３Ｎ４層２０８を形成する工程」に次いで行われていることは明らかである。
　したがって、引用発明の「前記Ｓｉ３Ｎ４層２０８上に銅の内部接続ライン２１５を形成する工程」は、補正発明の「前記第１の絶縁層形成工程に次いで、前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程」に相当する。
　
（３−４）引用発明の「前記シリコン基板２０２の前記バック−サイド側」は、補正発明の「前記半導体基板の他方の主面」に相当する。
　そして、引用発明の「前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」においては、「前記ＳｉＯ２層２０６をエッチングのストップ層として」いるから、引用発明の「前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」と、補正発明の「前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程」とは、「『前記薄膜形成工程』の後に、『前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程』」である点で一致する。
　
（３−５）引用発明の「ＳｉＯ２層２１０」は、補正発明の「第２の絶縁層」に相当する。
　また、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」が「前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」に次いで行われていることは明らかである。
　したがって、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」と、補正発明の「前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面に第２の絶縁層を形成する第２の絶縁層形成工程」とは、「『前記細孔形成工程に次いで、前記細孔の孔壁』『に第２の絶縁層を形成する第２の絶縁層形成工程』」である点で一致する。
　
（３−６）引用発明の「前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程」が「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」に次いで行われていることは明らかである。
　したがって、引用発明の「前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程」と補正発明の「前記第２の絶縁層形成工程に次いで、前記細孔の端部の前記第２の絶縁層、および、前記第１の絶縁層を、Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程」とは、「『前記第２の絶縁層形成工程に次いで、』『前記第１の絶縁層を』エッチング法により『除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程』」である点で一致する。
　
（３−７）引用発明の「前記深いビア開口２０９内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口２０９内及び前記バック−サイド側表面に対して銅の電気メッキを行う工程」により、「前記深いビア開口２０９」内に導電性物質が充填されることは自明である。
　また、引用発明の「前記深いビア開口２０９内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口２０９内及び前記バック−サイド側表面に対して銅の電気メッキを行う工程」が「前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程」に次いで行われていることは明らかである。
　したがって、引用発明の「前記深いビア開口２０９内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口２０９内及び前記バック−サイド側表面に対して銅の電気メッキを行う工程」は、補正発明の「前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程」に相当する。
　
（３−８）したがって、補正発明と引用発明とは、
　
　「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
　前記半導体基板の少なくとも最終的にデバイスが形成される一方の主面に第１の絶縁層を形成する第１の絶縁層形成工程と、
　前記第１の絶縁層形成工程に次いで、前記第１の絶縁層上に金属薄膜を形成する薄膜形成工程と、
　前記薄膜形成工程の後に、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程と、
　前記細孔形成工程に次いで、前記細孔の孔壁に第２の絶縁層を形成する第２の絶縁層形成工程と、
　前記第２の絶縁層形成工程に次いで、前記第１の絶縁層を、エッチング法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
　前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「半導体基板」に予めデバイスが形成されているのに対して、引用発明は、「シリコン基板２０２」に、予め補正発明の「デバイス」に相当する「トランジスタ１４０」が形成されていることが特定されていない点。
　
（相違点２）
　補正発明は、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程に次いで」行われるものであるのに対して、引用発明は、そのような特定がなされていない点（引用発明は、「前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」と「前記Ｓｉ３Ｎ４層２０８上に銅の内部接続ライン２１５を形成する工程」との間に「追加のレベルの金属内部接続ライン」を形成する工程が存在している点。）。
　
（相違点３）
　補正発明は、「第２の絶縁層」を「前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面」にも形成しているのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点４）
　「前記第２の絶縁層形成工程に次いで、前記第１の絶縁層を、エッチング法により除去」するに際して、補正発明では「前記細孔の端部の前記第２の絶縁層」も除去しており、また、エッチング法が「Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法」であるのに対して、引用発明ではそのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　引用例には、引用発明における「シリコン基板２０２」に予め「トランジスタ１４０」等のデバイスが形成されていることは明記されていない。
　しかしながら、引用例の上記（２）（２−１）ｄ．及びｅ．並びに図１１及び１２の記載から分かるように、引用発明において、貫通電極を形成するための各種工程に先立って、いわゆるデュアル・ダマシンの技法を用いて「シリコン基板２０２」上に各種の配線やコンタクトホールが形成されていることが明らかである。
　そして、一般に、デュアル・ダマシンの技法を用いて基板上に配線やコンタクトホールを形成するためには、それに先立って、当該基板にトランジスタ等の素子を作り込んでおく必要がある（基板上に配線やコンタクトホールを形成してから基板にトランジスタ等の素子を形成することは物理的に不可能である。）ことは当業者にとって自明であるから、引用発明においても当然に、「シリコン基板２０２」に予め「トランジスタ１４０」が形成されているものと認められる。
　したがって、相違点１は実質的なものではない。
　また、仮に、引用発明において「シリコン基板２０２」に予め「トランジスタ１４０」が形成されているとまではいうことができず、相違点１が実質的なものであったとしても、相違点１に係る補正発明の構成は、上で検討した事項に鑑みて、当業者が当然に採用し得たことである。
　
（４−２）相違点２について
（４−２−１）補正発明は、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程に次いで」行われるということが特定されているのみであり、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程」の直後に、他の工程を介することなく実施することは特定されていない。
　そして、一般に、半導体装置の製造プロセスにおいては、各工程の間に、洗浄工程やアニール工程等の熱処理工程が適宜行われるものであることを勘案すると、補正発明の「前記薄膜形成工程に次いで」とは、「『前記薄膜形成工程』の直後に、他の工程を介することなく」ということを意味するのではなく、「『前記薄膜形成工程』の後であって、後続する他の工程よりも前に」ということを意味するものと解される。
　したがって、相違点２は実質的なものではない。
　
（４−２−２）相違点２については以上のとおりであるが、仮に、補正発明の「前記薄膜形成工程に次いで」が、「『前記薄膜形成工程』の直後に、他の工程を介することなく」ということを意味するものであって、相違点２が実質的なものであった場合についても予備的に検討する。
　一般に、半導体基板に何層の配線を敷設するかは、回路の規模や製造プロセスの容易性等を勘案して当業者が適宜選択し得る設計的事項である。
　したがって、引用発明において、「前記Ｓｉ３Ｎ４層２０８上に銅の内部接続ライン２１５を形成する工程」の後に、「追加のレベルの金属内部接続ライン」を形成する工程を設けることなく、直ちに「前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」を行うようにすること、すなわち、補正発明のように、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第１の絶縁層に達する細孔を形成する細孔形成工程」を、「前記薄膜形成工程に次いで」行うようにすることは、当業者が適宜なし得たことである。
　したがって、たとえ、相違点２が実質的なものであったとしても、当該相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
　引用例の上記（２）（２−１）ｅ．の記載から明らかなように、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」は、ＣＶＤプロセスを用いて「ＳｉＯ２層２１０」を堆積することにより行われるものである。
　そして、ＣＶＤプロセスにより膜を堆積する場合には、別途マスク等を設けない限り、全面に膜が堆積されることは当業者の技術常識である。
　そして、一般に、マスク等を設けた場合には、当然にプロセスの複雑化を招くとともに、マスクの被着及び除去に伴う汚染も程度の差はあれ発生するため、マスク等の設置を必要最小限にとどめることもまた、当業者の技術常識である。
　ところで、引用発明においては、「前記シリコン基板２０２の前記バック−サイド側から、前記ＳｉＯ２層２０６をエッチングのストップ層として、前記シリコン基板２０２を通る深いビア開口２０９のエッチングを行う工程」が終了した段階において、「シリコン基板２０２」の「バック−サイド側」（補正発明の「前記半導体基板の他方の主面」に相当）には「ＳｉＯ２層２０４」が存在し、「深いビア開口２０９」の底面（補正発明の「前記細孔内の前記第１の絶縁層の裏面」に相当）には「エッチングのストップ層」となった「ＳｉＯ２層２０６」が存在しているのであるから、「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」において、「シリコン基板２０２」の「バック−サイド側」及び「深いビア開口２０９」の底面に「ＳｉＯ２層２１０」が形成されても差し支えないこと、換言すれば、わざわざ、「シリコン基板２０２」の「バック−サイド側」及び「深いビア開口２０９」の底面に「ＳｉＯ２層２１０」が形成されないようにマスク等を形成する必要がないことは明らかである。
　したがって、引用発明に接した当業者であれば、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」において、「シリコン基板２０２」の「バック−サイド側」及び「深いビア開口２０９」の底面にも「ＳｉＯ２層２１０」を形成すること、すなわち、補正発明のように、「第２の絶縁層」を「前記細孔内の前記第１の絶縁層の裏面および前記半導体基板の他方の主面」にも形成することは、自然かつ容易になし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
（４−４−１）上記（４−３）において検討したとおり、引用発明の「前記深いビア開口２０９の露出した内側表面にＳｉＯ２層２１０を形成する工程」において、「シリコン基板２０２」の「バック−サイド側」及び「深いビア開口２０９」の底面にも「ＳｉＯ２層２１０」を形成することは当業者が容易になし得たことである。
　そして、そのようにした場合においては、引用発明の「前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程」において「ＳｉＯ２層２１０」も除去されることとなること、すなわち、補正発明のように、「前記細孔の端部の前記第２の絶縁層」も除去する構成となることは自明である。
　したがって、引用発明において、「前記細孔の端部の前記第２の絶縁層」も除去する構成とすることは当業者が容易になし得たことである。
　
（４−４−２）また、一般に、半導体製造プロセスにおいて、孔の底部に存在する絶縁膜をエッチングするために反応性イオンエッチング法（「Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法」）を用いることは、例えば、本願の出願前に日本国内において頒布され、原査定において引用された刊行物である下記周知例１及び２にも記載されているように、当業者において従来から用いられてきている周知技術である。
　
ａ．周知例１：特開２０００−２６０８７０号公報
　上記周知例１には、図２２及び２３とともに次の記載がある。
　「【０１７４】セルフアラインコンタクトの形成位置に、レジスト７の開口部をパターン形成し、レジスト７をマスクとして、厚いポリシラン膜６にセルフアラインコンタクトホール１３を開口する。このとき、ポリシラン６は、異方性ＲＩＥにより容易に除去できるので、ゲート電極を被覆するシリコン酸化膜１０がストッパーとなり、ゲート電極稜線部の削れを完全に回避し、半導体装置の歩留まりを向上することができる。
（途中略）
【０１７７】
さらに図２３（ｅ）に示すように、異方性ＲＩＥを用いてソース／ドレイン拡散層を覆うシリコン窒化膜４とゲート酸化膜１０とを除去する。
　
　したがって、上記周知例１には、セルフアラインコンタクトホール１３の底部に存在するシリコン窒化膜４とゲート酸化膜１０とを、異方性ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を用いてエッチングすることが記載されているものと認められる。
　
ｂ．周知例２：特開平１−２４１１６３号公報
　上記周知例２には、第２図とともに次の記載がある。
　「まず第２図（ａ）に示す様に周知の技術により、シリコン基板１１にｎ型埋め込みコレクタ（１２）を形成する。次に、第２図（ｂ）の様にコレクタ引出し部となる溝（１５）を埋め込みコレクタ（１２）に達する様に例えば周知のＲＩＥ技術で例えば２μｍ程度エッチングする。
次に、第２図（ｃ）の様に例えば酸化膜（１３）をＣＶＤ法により側壁の厚さが例えば５０００Åになるように堆積する。この後、第２図（ｄ）の様に溝（１５）の底部に堆積した酸化膜を例えばＲＩＥで埋め込みコレクタ（１２）表面を露出する様にエッチングする
　
　したがって、上記周知例２には、溝（１５）の底部に堆積した酸化膜をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）でエッチングすることが記載されているものと認められる。
　
（４−４−３）したがって、引用発明に接した当業者であれば、上記周知技術を適用することにより、「前記ＳｉＯ２層２０６の、前記深いビア開口２０９によって露出された部分をエッチングし、前記Ｓｉ３Ｎ４層２０８の露出された部分をエッチングすることにより、前記銅層２１５の対応する部分を露出する工程」におけるエッチングの手法として、補正発明のように「Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法」を採用することは、容易に容易になし得たことである。
　以上のとおりであるから、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知例１及び２に記載された周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年９月２９日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、平成２２年６月７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第２００１／１４８６号（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。