(57)【要約】      （修正有）【課題】サンプル・ホールドコンデンサを必要とせず、従来より正確な、半導体スイッチング装置の電流検出回路を提供する。【解決手段】トランジスタ装置を通って流れる電流を検出するための集積回路は、基板と第１のＭＯＳＦＥＴ装置２５３と第２のＭＯＳＦＥＴ装置２５５とを含む電流スケーリング回路２５０とを含む。第１のＭＯＳＦＥＴ装置は、第１のノード２１５においてスイッチングされるＦＥＴ２２２に結合されたドレインと基板に結合されたソースとを含む。第２のＭＯＳＦＥＴ装置は、基板に結合されたソースと第２のノード２４５に結合されたドレインとを含む。第１のＭＯＳＦＥＴ装置は、第２のＭＯＳＦＥＴ装置よりＫ倍大きなチャネル寸法をもつ。第１のＭＯＳＦＥＴ装置と第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化する回路２３０が含まれる。【選択図】図２
2017208814.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ装置を通って流れる主電流を検出するための集積回路（ＩＣ）であって、
基板と、
第１のＭＯＳＦＥＴ装置と第２のＭＯＳＦＥＴ装置とを含む電流スケーリング回路であって、
前記第１のＭＯＳＦＥＴ装置が、第１のノードにおいて前記トランジスタ装置に結合されたドレインと、前記基板に結合されたソースと、を含み、
前記第２のＭＯＳＦＥＴ装置が、前記基板に結合されたソースと、第２のノードに結合されたドレインと、を含み、
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との各々が、ゲート駆動信号を受信するように共通して結合されたゲートを含み、
前記第１のＭＯＳＦＥＴ装置が、前記第２のＭＯＳＦＥＴ装置に比べてＫ倍大きなチャネル寸法をもち、Ｋが、１より大きな整数であり、それにより、動作時に前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との間でＫ：１の電流比を生成する、
前記電流スケーリング回路と、
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化する、前記第１のノードと前記第２のノードとに結合された回路と、
を備える、
ＩＣ。
【請求項２】
前記第２のノードに結合された第１の側部と、第２の側部と、を含むカレントミラーをさらに備え、
二次電流が、前記第１の側部を通って流れ、
検出電流が、前記カレントミラーの前記第２の側部を通って流れる、
請求項１に記載のＩＣ。
【請求項３】
前記第１のＭＯＳＦＥＴ装置の前記ソースと前記第２のＭＯＳＦＥＴ装置の前記ソースとが、前記基板に直接接続される、
請求項１に記載のＩＣ。
【請求項４】
前記回路が、前記第１のノードに結合された前記第１の入力と前記第２のノードに結合された第２の入力とを含む等化器回路を備え、
前記等化器回路が、前記第１の入力と前記第２の入力とにかかる電圧差に応答して、等化器信号を出力する、
請求項１に記載のＩＣ。
【請求項５】
前記回路が、前記等化器信号を受信することと、前記等化器信号に応答して、前記第２のＭＯＳＦＥＴ装置を通って流れる前記二次電流を変調して、前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化することと、を行うように結合された変調器回路をさらに備える、
請求項４に記載のＩＣ。
【請求項６】
前記カレントミラーの前記第１の側部が、電圧源と前記第２のノードとの間に結合された第１のＰＭＯＳトランジスタを含み、
前記カレントミラーの前記第２の側部が、前記電圧源に結合された第２のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの各々が、前記第２のノードに共通して結合されたゲートを含む、
請求項２に記載のＩＣ。
【請求項７】
前記第１のＰＭＯＳトランジスタが、前記第２のＰＭＯＳトランジスタに比べてＭ倍大きな寸法をもち、Ｍが、１以上の整数であり、それにより、動作時に前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間でＭ：１の電流比を生成する、
請求項６に記載のＩＣ。
【請求項８】
前記検出電流に対する主電流の全体比が、（Ｋ×Ｍ）：１である、
請求項７に記載のＩＣ。
【請求項９】
前記カレントミラーが、１つまたは複数の別のカスコードされたカレントミラー段をさらに備える、
請求項２に記載のＩＣ。
【請求項１０】
前記等化器回路が、演算増幅器を備える、
請求項４に記載のＩＣ。
【請求項１１】
前記変調器回路が、前記第２のノードに結合された第２のトランジスタ装置を備える、
請求項５に記載のＩＣ。
【請求項１２】
前記第２のトランジスタ装置が、線形モードで動作するＭＯＳＦＥＴである、
請求項１１に記載のＩＣ。
【請求項１３】
前記第２のトランジスタ装置が、線形モードで動作するバイポーラ接合トランジスタ（ＢＪＴ）である、
請求項１１に記載のＩＣ。
【請求項１４】
前記変調器回路が、ＭＯＳＦＥＴのゲートに接続された一端部と等化信号を受信するように結合された他端部とを含む抵抗器をさらに含む、
請求項１２に記載のＩＣ。
【請求項１５】
前記トランジスタ装置が、窒化ガリウム（ＧａＮ）高電子移動度ＦＥＴ（ＨＥＭＦＥＴ）を備える、
請求項１に記載のＩＣ。
【請求項１６】
前記検出電流を受信するように結合された電流検出構成要素をさらに備える、
請求項１に記載のＩＣ。
【請求項１７】
前記回路が、前記第１のノードと前記等化器回路の前記第１の入力との間に結合された高電圧遮断器回路をさらに備える、
請求項４に記載のＩＣ。
【請求項１８】
前記高電圧遮断器回路が、ノーマリーオン高電圧ＪＦＥＴを備える、
請求項１７に記載のＩＣ。
【請求項１９】
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置とが、実質的に同じ特性パラメータをもつモノリシック装置である、
請求項１７に記載のＩＣ。
【請求項２０】
Ｍが、１より大きな整数である、
請求項７に記載のＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概して、半導体スイッチング装置における電流検出技術に関し、特に、窒化ガリウム（ＧａＮ）ノーマリーオン高電子移動度電界効果トランジスタ（ＨＥＭＦＥＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）装置からの電流を検出することに関する。
【背景技術】
【０００２】
半導体スイッチング装置における電流検出の既知の方法がある。例えば、単純な電流検出回路は、電流路に直列接続された検出抵抗器を使用し、検出抵抗器における電圧降下は、電流に線形に比例する。しかし、高効率を必要とする特定の種類の高性能電力変換装置の場合、検出抵抗器における電力損失とスイッチ電流に対するソース電圧の変化とが、この方法を許容できないものとする。
【０００３】
電流検出における他の一般的な方法は、ＲＤＳ（ｏｎ）と呼ばれる既知のスイッチのドレイン・ソース導通抵抗を使用することによる。電源回路におけるスイッチング装置（例えば、ＭＯＳＦＥＴ）は、典型的には、入力電源から出力負荷に電流を伝達する。スイッチが電流を流すとき、それらは、直列検出抵抗器として使用され得る特徴的な直列抵抗をもつ。従って、電流は、スイッチにかかる電圧を検出することと、その特性インピーダンスを知ることにより推測され得、すなわち、ＩＤ＝ＶＤＳ／ＲＤＳ（ｏｎ）である。スイッチが導通しており、従って、そこにかかる電圧が小さいとき、ＭＯＳＦＥＴは、その通常のオン状態領域にあり、線形抵抗器に似た動作をする。
【０００４】
電流検出のさらなる他の既知の一技術は、主スイッチの導電チャネル（ドリフト領域）の小さな区画を通して電流を検出することにより定義される、内蔵された検出ＦＥＴを使用する。電力スイッチがオンチップである場合、ＭＯＳＦＥＴを通る電流を検出することにおける許容値は、（例えば、カレントミラー構成における）より小さな、整合した検出ＦＥＴを使用することにより改善される。主電力ＦＥＴと検出ＦＥＴとの両方のゲート・ソース電圧とドレイン・ソース電圧とは、主ドレインを検出ドレインに、および主ソースを検出ソースに短絡させることにより等しくされる。ドレイン電流ＩＤは、ゲート・ソース電圧ＶＧＳとドレイン・ソース電圧ＶＤＳとの関数であるので、対応する電流密度は等しい。このことは、検出ＦＥＴがＮ分の１のチャネルであるが整合した装置である場合、その電流が線形に比例し、電力装置を通って流れる電流のＮ分の１であることを意味する（Ｎ≒１０００から１０，０００）。
【０００５】
電流を検出する検出ＦＥＴ法は、一般的に、他の従来技術より正確であるが、依然、欠点をもつ。例えば、検出ＦＥＴ法の正確さは、検出ＦＥＴと電力ＦＥＴとの整合性能により制限され、これは、より大きな値Ｎを伴って低下する傾向がある。加えて、ＲＤＳ（ｏｎ）検出と同様に、検出ＦＥＴ法は、検出された電流をオフ期間中、電圧として保持するため、サンプル・ホールドコンデンサを必要とする。コンデンサを通して発生し得る過渡スパイクに起因して、ノイズが導入され得る。
【０００６】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００７】
【図１】連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の回路ブロック図である。
【図２】連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の詳細な概略回路図である。
【図３】主スイッチ電流に対する検出された電流の線形関係を示す例示的なグラフである。
【発明を実施するための形態】
【０００８】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれない。
【０００９】
以下の説明では、説明される実施形態を十分に理解できるように、例えば、装置の種類、電圧、部品値、回路構成など、特定の詳細事項が記載される。しかし、当業者は、これらの特定の詳細事項が、説明される実施形態を実施するために必要でない場合があり得ることを理解すると考えられる。説明される実施形態を理解しにくくならないように、よく知られた回路構造および構成要素は詳細には説明されないか、または、ブロック図の形態で示されることがさらに理解される。
【００１０】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、必ずしもすべてが同じ実施形態または例に関するわけではない。さらに、特定の特徴、構造または特性は、１つまたは複数の実施形態または例において、あらゆる適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることが理解される。
【００１１】
本出願の文脈において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例えば、一実施形態において、高電圧トランジスタは、Ｎチャネル金属−酸化物−半導体電界効果トランジスタ（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、第１の端子であるドレインと第２の端子であるソースとの間で高電圧がサポートされる。高電圧ＭＯＳＦＥＴは、集積型制御装置回路により駆動されて、負荷に提供されるエネルギーを調節する電力スイッチを備える。本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。
【００１２】
本開示は、電流検出を提供する何らかのスイッチング装置と共に集積され得る電流検出回路および動作の方法に関する。一実施形態において、窒化ガリウム高移動度トランジスタ（ＧａＮ  ＨＥＭＴ）がスイッチング装置として使用される。一例において、ＧａＮ  ＨＥＭＴを通る電流の流れは、半導体基板に結合されたソースをもつカスコードＭＯＳＦＥＴにより検出され、検出抵抗器の必要性をなくす。特定の実装例において、ＧａＮ  ＨＥＭＴスイッチング装置は、低電圧主ＭＯＳＦＥＴ装置とカスコードされたノーマリーオン高電圧ＪＦＥＴ装置としてモデル化される。一実施形態において、電流検出回路は、主ＭＯＳＦＥＴと同じ半導体基板上にモノリシックに製造される第２の検出ＭＯＳＦＥＴをもつ、電流スケーリングブロックを含む。主ＭＯＳＦＥＴに対して、検出ＭＯＳＦＥＴは、Ｋ：１の比で寸法を小さくされ、Ｋは、１より大きな整数である。
【００１３】
この構成が低側検出ＭＯＳＦＥＴ上の浮遊ソースピンを必要とせず、その代わり、主ＭＯＳＦＥＴと検出ＭＯＳＦＥＴとの両方が、それらのソースを直接基板に接続することを、当業者は理解すると考えられる。浮遊低側ＭＯＳＦＥＴの必要性をなくすことは、検出抵抗器の必要性がないという別の利点を提供する。よく知られているように、検出抵抗器は、ＭＯＳＦＥＴとは異なる温度係数をもつ。さらに、オンチップで正確なポリシリコン抵抗器を実装することは、典型的には、大きな領域を必要とする。モノリシックの比率変更された（拡縮された）二重低側ＭＯＳＦＥＴを使用することの他の利点は、低側カスコードＭＯＳＦＥＴにおける主ＭＯＳＦＥＴに対して、検出ＭＯＳＦＥＴのゲート・ソース電圧に差がない（無バイアスである）ことである。
【００１４】
一実施形態において電流検出回路は、電圧等化器と変調器ブロック／回路とをさらに含む。変調器回路は、第２の検出ＭＯＳＦＥＴを通って流れる電流を変調し、これは、主ＭＯＳＦＥＴ装置と第２の検出ＭＯＳＦＥＴとの両方にかかるドレイン・ソース電圧を等化する。
【００１５】
一実施形態において主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとは、同じゲート駆動信号により、同一のドレイン電圧において制御されるので、前述のように、主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとの両方が、同一の電流密度で動作する。寸法比Ｋに起因して、主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとを通って流れる電流は、それぞれ、それらのチャネル寸法に比例する。一実装例において、検出ＭＯＳＦＥＴを通って流れる低減された（スケールダウンされた）電流は、所定の制限値未満に維持され、電流スケーリングを正確に維持する。
【００１６】
図１は、電流検出なしで、例えば、検出ＦＥＴと、ＲＤＳ（ｏｎ）または電流検出のための外部検出抵抗器を使用することとのいずれも伴わずに、半導体スイッチング装置１１０と共に使用するための例示的な電流検出回路１９０の回路ブロック図である。示されるように、スイッチング電圧Ｖｓｗ１０３とスイッチング電流Ｉｓｗ１０４とが、半導体スイッチング装置１１０に印加される。示される例において、制御／駆動信号１０５（例えば、パルス幅変調（ＰＷＭ：ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｅｄ）信号）は、半導体スイッチング装置１１０の制御端子に印加される。
【００１７】
一実装例において、半導体スイッチング装置１１０は、接地された制御端子をもつノーマリーオン高電圧接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）としてモデル化され得る広帯域ＧａＮ  ＨＥＭＴであり、ＪＦＥＴは、ゲート駆動信号を受信する低電圧主ＭＯＳＦＥＴトランジスタとカスコードされる（図２参照）。スイッチング電流１０４は、電流伝達比Ｋ：１（Ｋ＝ＩＡ／ＩＢ；Ｋ≫１）の電流スケーリングブロック１５０を通って流れ得る。一例において、ＧａＮ  ＨＥＭＴとのカスコードにおける低電圧ＭＯＳＦＥＴ部は、電流スケーリングブロック１５０の一部として含まれ得る。
【００１８】
電流スケーリングブロック１５０への入力電流信号１５４は、スイッチング電流１０４と実質的に同じである。出力スケールダウン電流信号１５６は、入力電流信号１５４に連続的におよび線形に追従する。入力電流信号１５４に対する出力電流信号１５６の線形性は、変調器１４０により確実なものとされる。動作時、変調器１４０は、電流スケーリングブロック１５０の出力電流信号１５６に等化信号１３８を注入し得る。内部ＩＣ電圧源Ｖｓｕｐｐｌｙ１８０は、電源電流１６５を提供し、電源電流１６５は、変調器１４０により変調された後、出力電流信号１５６を形成する。
【００１９】
ノードＡに結合された第１の入力とノードＢに結合された第２の入力とを含み、それにより、それぞれ、電圧ＶＡと電圧ＶＢとを受信する電圧等化器１３０が示される。動作時、電圧等化器ブロック１３０は、ノードＢにおける電圧ＶＢがノードＡにおける電圧ＶＡに追従し、ノードＡにおける電圧ＶＡに実質的に等しくなるように、電流信号１６５を変調する変調器１４０に入力される等化信号１３８を生成する。電圧等化器ブロック１３０の第１の入力端子が（過渡または通常の）入力ノードＶＡに現れるあらゆる発生し得る高電圧パルスまたはスパイクにさらされ得る用途の場合、任意選択的な高電圧遮断器回路１２０が（示されるように）付加されて、電圧等化器１３０の第１の入力端子に対して発生し得る損傷を防止し得る。
【００２０】
当業者は、電流スケーリング回路ブロック１５０を通して提供される電流スケーリング比には実用上の制限があることを理解すると考えられる。非常に大幅な電流低減（大きなＫ値）が所望される場合、１つまたは複数のカレントミラー段が出力段に付加され得る。例えば、図１に示す回路ブロック図は、電圧源１８０と変調器１４０との間の接続経路内に含まれる電流比Ｍ：１のカレントミラー１６０を示す。そのため、示される例において、検出電流（電流検出信号１６６）に対するスイッチ電流Ｉｓｗ（１０４）の全体比は、（Ｋ×Ｍ）：１まで高められる。これは、検出ＭＯＳＦＥＴ１７０を通って流れる検出電流１６６は、２つの因子Ｋと因子Ｍとの倍数であることを意味する。一実施形態において、Ｍ＝１であるのに対し、他の実施形態において、Ｍは１より大きな整数であることに注意されたい。図１に示されるすべての信号は、グランド電位１０１を基準とすることにさらに注意されたい。
【００２１】
図２は、主スイッチ電流２０４に対する連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の詳細な概略回路図である。図２に示される例において、スイッチング装置２１０は、低電圧ＭＯＳＦＥＴ２５３（例えば、シリコンＭＯＳＦＥＴ）と（直列に）カスコードされた高電圧ＪＦＥＴ２０６により示されるＧａＮ  ＨＥＭＴを含む。ＪＦＥＴ２０６の制御端子２０５は、グランド電位２０１に結合され、このことが、カスコードされた低電圧ＭＯＳＦＥＴ２５３にかかる高スイッチング電圧をバッファし得るノーマリーオン装置としてＪＦＥＴ２０６が動作することを維持する。任意選択的な高電圧遮断器回路２２０は、一例において、その制御端子が接地されたノーマリーオンＪＦＥＴスイッチＱ１  ２２２で構成され、ノードＶＡ２１５に結合されることが示される。高電圧遮断器回路２２０は、悪影響を防止して、電圧等化器２３０において発生する可能性の高い損傷から保護し得る。
【００２２】
低電圧ＭＯＳＦＥＴ２５３は、それらの制御端子において同じゲート／駆動信号２５４を受信する２つのＭＯＳＦＥＴスイッチ２５３と２５５とからなるモノリシック電流スケーリング回路ブロック２５０の一部である。モノリシックＭＯＳＦＥＴスイッチ２５３と２５５との両方が、同じ特性パラメータをもつが、異なる寸法とされて電流比Ｋ：１を実現する。
【００２３】
ＭＯＳＦＥＴスイッチ２５３と２５５とのドレイン電圧、ＶＡ２１５とＶＢ２４５とは、それぞれ、ＭＯＳＦＥＴスイッチ２５５を通って流れる電流２５６の変調を通して同一に留まるようにされる。変調器２４０は、電流２５６を変調する。ＭＯＳＦＥＴスイッチ２５３と２５５とにかかる電圧を同一に固定することは、ＭＯＳＦＥＴスイッチ２５３と２５５とのそれぞれのチャネルを通る電流密度が同一であることを意味する。その結果、ＭＯＳＦＥＴスイッチ２５３と２５５との各々を通る全電流は、それらのそれぞれのチャネル寸法（すなわち、ＭＯＳＦＥＴチャネルの幅／長さ）に比例する。示されるように、ＭＯＳＦＥＴスイッチ２５３と２５５とのそれぞれのチャネル寸法は、Ｋ：１の電流比を提供するように設計され、Ｋは１より大きな（典型的には、１より大きな桁数の）整数である。
【００２４】
図２の例では、回路ブロック２３０は、電圧等化器として機能する演算増幅器（ＯｐＡｍｐ）である。ＯｐＡｍｐ２３０は、ＭＯＳＦＥＴスイッチ２５３と２５５とから、それぞれ、正（＋）入力端子２３４と負（−）入力端子２３６とにおいてドレイン電圧信号ＶＡ２１５とＶＢ２４５とを受信する。一実施形態において、約２０〜２５Ｖより高い電圧がノードＶＡ２１５に現れる場合、任意選択的に、＋ＯｐＡｍｐ入力端子２３４とノードＡとの間に高電圧遮断器回路２２０が接続され得る。図２に示されるように、高電圧遮断器回路２２０は、＋ＯｐＡｍｐ入力端子２３４に対して発生し得る損傷から保護するため、その制御端子が接地されたノーマリーオンＪＦＥＴスイッチＱ１  ２２２により実装され得る。
【００２５】
ＯｐＡｍｐ２３５から出力される等化信号２３８は、変調器２４０の入力において抵抗器２４２に結合されるように示される。抵抗器２４２の他端部は、ＭＯＳＦＥＴ  Ｑ２  ２４４の制御端子（ゲート）に接続される。この構成において、線形モードで動作するＭＯＳＦＥＴ  Ｑ２  ２４４を通る電流の流れ、は、Ｑ２  ２４４の制御端子に印加される等化信号２３８を通して変調される。他の一実施形態において、ＭＯＳＦＥＴ  Ｑ２  ２４４は、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）または他の種類の電界効果トランジスタにより置換され得る。示されるように、等化信号２３８は、ＭＯＳＦＥＴ  Ｑ２  ２４４の主端子を通した電圧降下を制御して、ノードＢにおける電圧ＶＢを、ノードＡにおける電圧ＶＡと同一にする。同じゲート駆動信号２５４を受信するモノリシックＭＯＳＦＥＴトランジスタＭ１  ２５３とＭ２  ２４４とにかかるノードＡの電圧ＶＡとノードＢの電圧ＶＢとの等化は、ＭＯＳＦＥＴトランジスタＭ１  ２５３とＭ２  ２４４とにおける電流密度が等しくなるようにする。これは、ＭＯＳＦＥＴトランジスタＭ１  ２５３とＭ２  ２４４とを通る電流の流れが、それぞれ、それらの選択／設計された寸法比に比例することをもたらす。一例において、ＭＯＳＦＥＴ  Ｍ２  ２４４を通る電流の流れは、ＭＯＳＦＥＴ  Ｍ１  ２５３を通って流れる電流に対して１／Ｋ倍にスケールダウンされる。
【００２６】
図２に示す例に続いて、スケールダウンされた電流２６５は、（ＭＯＳＦＥＴ  Ｍ２  ２４４を通って流れる電流２５６と同じであり、電圧源Ｖｓｕｐｐｌｙ２８０に結合されたカレントミラー２６０を通って流れ得る。一例において、カレントミラー２６０は、ノードＢに結合された第１の側部と、電流検出要素２７０に結合された第２の側部とを備える。示される例において、カレントミラーは、ＰＭＯＳトランジスタ２６２とＰＭＯＳトランジスタ２６４とを備え、ＰＭＯＳトランジスタ２６２とＰＭＯＳトランジスタ２６４とは、コモンゲートノードを共有し、カレントミラー比Ｍ：１を提供するように適切に寸法決めされ、Ｍは１以上の整数である。これは、ＰＭＯＳトランジスタ２６４（カレントミラーの第２の側部）を通って流れる検出電流２６６が、ＰＭＯＳトランジスタ２６２（カレントミラーの第１の側部）を通って流れる電流２６５に比べてＭ分の１に低減されることを意味する。電流検出要素または構成要素２７０は、検出電流２６６を検出／監視するために使用され得ることに注意されたい。検出要素／構成要素２７０は、制御装置における電流監視または保護ブロックを備え得る。全体として、スイッチ電流Ｉｓｗ２０４と検出電流２６６との間における全電流低減量は、Ｋ×Ｍに等しい。特定の高スイッチング電流用途において、スケールダウンされた検出電流をさらに低減するため、別のカスコードされたカレントミラー段が追加され得ることが理解される。
【００２７】
図３は、図１と図２とに示す例示的実施形態における、主スイッチ電流に対する検出された電流の線形関係を示す例示的なグラフである。当業者は、線３５０により示される線形電流関係が、固定値電流源を使用する従来技術の手法における過電流検出の点を表すスイッチ電流レベル３３５（破線３３０により示される）を越えて延びることを理解すると考えられる。スイッチング装置の電流閾値／制限を表すための固定値電流源に依存する従来の手法は、典型的には、電流ＩＦＩＸ３３５の下方または上方に線形応答を維持することが不可能である。
【００２８】
当業者は、開示される主題が様々なバージョンおよび変形例により実装され得ることを理解すると考えられる。スイッチング装置は、あらゆるディスクリート型または集積型のＳｉ、ＳｉＣ、ＧａＮまたは他の種類の高電子移動度半導体スイッチからなり得る。
【００２９】
例示的な実施形態の上記の説明は、要約で説明している事項を含め、網羅的であることも、開示される形態または構造そのものへの限定であることも意図されない。本明細書で説明される主題の特定の実施形態と例とは、例示を目的とし、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な電流、電圧、抵抗、装置寸法などが説明のために提示されることと、本発明の教示に従った他の実施形態および実施例において他の値も使用し得ることとが理解される。
【図１】
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【図２】
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【図３】
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【外国語明細書】
TITLE OF INVENTION
Integrated Linear current sense Circuitry for SEMIconductor Transistor Devices 
TECHNICAL FIELD 
[0001]                 This application relates generally to current sense techniques in semiconductor switching devices; more specifically, to sensing current from a gallium nitride (GaN) normally ON high electron mobility field-effect transistor (HEMFET) device
BACKGROUND  
[0002]                 There are known methods of current sensing in semiconductor switching devices. For example, a simple current-sensing circuit utilizes a sense resistor connected in series in the current-flow path, wherein the voltage drop across the sense resistor is linearly proportional to the current. However, the power loss in the sense resistor, and source voltage variations versus switch current, makes this method unacceptable for certain types of high-performance power converter devices requiring high efficiencies.
[0003]                 Another common method of current sensing is by utilizing the known switch drain-to-source conduction resistance, known as RDS(on).  Switching devices (e.g., MOSFETs) in power supply circuits typically transfer the current from the input supply to the output load. When the switches conduct current they have a characteristic series resistance that may be used as series sense resistors. The current can therefore be inferred by sensing the voltage across the switch and knowing its characteristics impedance, i.e., ID = VDS/RDS(on). When the switch is conducting and the voltage across it is therefore small, the MOSFET is in its normal on-state region and acts like a linear resistor.
[0004]                 Yet another known technique of current sensing is through the internally built-in sense FET that is defined by sensing the current through a small fraction of the conduction channel (drift region) of the main switch. If the power switch is on-chip, the tolerance of sensing the current through the MOSFET is improved by using a smaller, matched sense FET (e.g., in a current-mirror configuration). The gate-source and drain-source voltages of both the main power FET and sense FET are made equal by shorting main-drain to sense-drain and main-source to sense-source. Drain current, ID, is a function of gate-source voltage, VGS, and drain-source voltage, VDS; hence the corresponding current densities are equal. That means that if the sense FET is a N-times smaller channel but matched device, its current is linearly proportional and N times smaller than the current flowing through the power device (N~1000 to 10,000).
[0005]                 The sense FET approach to sensing current is generally more accurate than other prior art techniques, but it still has drawbacks. For instance, accuracy of the sense FET approach is limited by the matching performance of the sense and power FETs, which tends to degrade with larger values of N. In addition, like RDS(on) sensing, the sense FET approach requires a sample-and-hold capacitor to hold the sensed current as a voltage during off times. Noise may be introduced due to transient spikes that may occur across the capacitor. 
Brief Description of the Drawings
[0006]                
Non-limiting and non-exhaustive embodiments of the present
invention are described with reference to the following figures, wherein like
reference numerals refer to like parts throughout the various views unless
otherwise specified.
[0007]                 FIG. 1 is a circuit block diagram of an example current sensing circuit having a continuous linear-sensed current response.
[0008]                 FIG. 2 is a detailed circuit schematic diagram of an example current sensing circuit with continuous linear-sensed current response. 
[0009]                 FIG. 3 is an example graph the graph showing a linear relationship of the sensed current versus the main switch current.
[0010]                 Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention. 
DETAILED DESCRIPTION
[0011]                 In the following description specific details are set forth, such as device types, voltages, component values, circuit configurations, etc., in order to provide a thorough understanding of the embodiments described. However, persons having ordinary skill in the relevant arts will appreciate that these specific details may not be needed to practice the embodiments described. It is further appreciated that well known circuit structures and elements have not been described in detail, or have been shown in block diagram form, in order to avoid obscuring the embodiments described.
[0012]                 Reference throughout this specification to “one embodiment”, “an embodiment”, “one example” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment”, “in an embodiment”, “one example” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or sub-combinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art.
[0013]                 In the context of the present application, when a transistor is in an “off state”, or “off”, the transistor does not substantially conduct current.  Conversely, when a transistor is in an “on state”, or “on”, the transistor is able to substantially conduct current. By way of example, in one embodiment, a high-voltage transistor comprises an N-channel metal-oxide-semiconductor field-effect transistor (NMOS) with the high-voltage being supported between the first terminal, a drain, and the second terminal, a source. The high voltage MOSFET comprises a power switch that is driven by an integrated controller circuit to regulate energy provided to a load.  For purposes of this disclosure, “ground” or “ground potential” refers to a reference voltage or potential against which all other voltages or potentials of an electronic circuit or Integrated circuit (IC) are defined or measured.
[0014]                 The present disclosure is directed to a current sensing circuit and method of operation that may be integrated with any switching device to provide current sensing.  In one embodiment, a gallium nitride high-mobility transistor (GaN HEMT) is utilized as a switching device. In one example, the current flow through the GaN HEMT is sensed by a cascode MOSFET with a source coupled to the semiconductor substrate, obviating the need for a sense resistor. In a particular implementation, a GaN HEMT switching device is modeled as a normally-ON, high-voltage JFET device cascoded with a low-voltage main MOSFET device. In one embodiment, the current sensing circuit includes a current scaling block with a second, sense MOSFET that is monolithically fabricated on the same semiconductor substrate as the main MOSFET. In relation to the main MOSFET, the sense MOSFET is scaled down in size by a ratio of K:1, where K is an integer greater than one.  
[0015]                 Persons of skill in the art will appreciate that this configuration does not require a floating source pin on the low-side sense MOSFET; instead, the main MOSFET and sense MOSFET both have their sources directly connected to the substrate. Removing the need for a floating low-side MOSFET provides the additional advantage of no requirement of a sense resistor.  As is well known, sense resistors have a different temperature coefficient than MOSFETs.  Also, implementing an accurate poly-silicon resistor on-chip typically requires a large area. Another advantage of using monolithic ratioed (scaled) dual low-side MOSFETs is that there is no difference (de-biasing) in the gate-source voltage of the sense-MOSFET with respect to the main-MOSFET on the low-side cascode MOSFET. 
[0016]                 In one embodiment the current sensing circuit also includes a voltage-equalizer and a modulator block/circuitry. The modulator circuitry modulates the current flowing through the second sense MOSFET, which equalizes the drain-source voltage across both the main MOSFET device and the second sense MOSFET. 
[0017]                 In one embodiment the main-MOSFET device and the sense-MOSFET are controlled by the same gate drive signal and under equal drain voltages; hence, as previously mentioned, both the main MOSFET device and the sense MOSFET operate with equal current densities. Due to the size ratio K, the currents flowing through the main MOSFET device and the sense MOSFET are each respectively proportional to their channel size. In one implementation, the reduced (scaled down) current flowing through the sense MOSFET is kept below a predetermined limit to maintain current scaling accuracy.  
[0018]                 FIG. 1 is a circuit block diagram of an example current sensing circuit 190 for use with a semiconductor switching device 110 without current sensing, e.g., without either a sense FET, or using RDS(on) or an external sense resistor for current sensing.  As shown, a switching voltage Vsw 103 and switching current Isw 104 are applied to semiconductor switching device 110. In the example shown, a control/drive signal 105 (e.g., a pulse width modulated, PWM, signal) is applied to a control terminal of semiconductor switching device 110.
[0019]                 In one implementation, semiconductor switching device 110 is a wideband GaN HEMT that may be modeled as a normally-ON high-voltage junction field-effect transistor (JFET) with a grounded control terminal, the JFET being cascoded with a low-voltage main MOSFET transistor that receives a gate drive signal (see FIG. 2). The switching current 104 may flow through a current scaling block 150 with a current transfer ratio K:1 (K= IA/IB; K>>). In one example, the low voltage MOSFET portion in cascode with the GaN HEMT, may be included as part of current scaling block 150. 
[0020]                 The input current signal 154 to current scaling block 150 is substantially the same as switching current 104. The output scaled down current signal 156 continuously and linearly follows input current signal 154. Linearity of output current signal 156 versus input current signal 154 is ensured by a modulator 140.  In operation, modulator 140 may inject an equalizing signal 138 to output current signal 156 of current scaling block 150. An internal IC voltage supply Vsupply 180 provides a supply current 165 which, after being modulated by modulator 140, forms output current signal 156. 
[0021]                 Voltage equalizer 130 is shown having a first input coupled to node A, and a second input coupled to node B, thereby respectfully receiving voltages VA and VB.  In operation, voltage equalizer block 130 generates an equalizing signal 138 input to modulator 140 that modulates current signal 165 such that voltage VB at node B tracks and is substantially equal to voltage VA at node A.  For applications where the first input terminal of voltage equalizer block 130 may be susceptible to any possible high voltage pulses or spikes present at input node VA (either transient or normal), an optional high voltage blocker circuit 120 may be added (as shown) to prevent possible damage to the first input terminal of voltage equalizer 130.
[0022]                 Persons of skill in the art will appreciate that there is a practical limit to the current scaling ratio provided through current scaling circuit block 150. In the case where a very high current reduction (large K value) is desired, then one or more current mirror stages may be added at the output stage.  By way of example, the circuit block diagram of FIG. 1 shows a current mirror 160 having a current ratio M:1 included in the connection path between voltage supply 180 and modulator 140. Hence, in the example shown, the total ratio of the switch current Isw (104) to the sense current (current sense signal 166) is increased to (K x M):1.  This means that the sense current 166 flowing through sense MOSFET 170 is a multiple of the two factors K and M. Note that in one embodiment M = 1, whereas in other embodiments M is an integer greater than one. Note further that all signals shown in FIG. 1 are referenced to ground potential 101.
[0023]                 FIG. 2 is a detailed circuit schematic diagram of an example current sensing circuit with continuous linear-sensed current response to a main switch current 204. In the example shown in FIG. 2, the switching device 210 includes a GaN HEMT represented by a high-voltage JFET 206 that is cascoded (in series) with a low-voltage MOSFET 253 (e.g., silicon MOSFET). Control terminal 205 of JFET 206 is coupled to ground potential 201, which keeps JFET 206 operating as a normally-ON device that may buffer the high switching voltage across the cascoded low-voltage MOSFET 253. An optional high-voltage blocker circuit 220, which in one example consists of a normally-ON JFET switch Q1 222 having its control terminal grounded, is shown coupled to node VA 215. High-voltage blocker circuit 220 may prevent harmful effects and protect against high potential damage on voltage equalizer 230. 
[0024]                 Low-voltage MOSFET 253 is part of a monolithic current scaling circuit block 250 that consists of two MOSFET switches 253 and 255 that receive the same gate/drive signal 254 on their control terminals. Monolithic MOSFET switches 253 and 255 both have the same characteristic parameters, but are sized differently to realize a K:1 current ratio.
[0025]                 The drain voltages of MOSFET switches 253 and 255, VA 215 and VB 245, respectively, are forced to remain equal through modulation of the current 256 flowing through MOSFET switch 255. Modulator 240 modulates current 256. Fixing the voltages to be equal across MOSFET switches 253 and 255 means that the current densities through the respective channels of MOSFET switches 253 and 255 are equal. As a result the total current through each of MOSFET switches 253 and 255 is proportional to their respective channel sizes (i.e., Width/Length of the MOSFET channel).  As shown, the respective channel sizes of MOSFET switches 253 and 255 are designed to provide a current ratio of K:1, where K is an integer greater (typically orders of magnitude greater) than 1.
[0026]                 In the example of FIG. 2, circuit block 230 is an operational amplifier (OpAmp) that functions as a voltage equalizer. OpAmp 230 receives drain voltage signals VA 215 and VB 245 at positive (+) and negative (-) input terminals 234 and 236 from MOSFET switches 253 and 255, respectively. In one embodiment, if a voltage higher than about 20-25 V appears on node VA 215, a high-voltage blocker circuit 220 may optionally be connected between + OpAmp input terminal 234 and node A. As shown in FIG. 2, high-voltage blocker circuit 220 may be implemented by a normally-ON JFET switch Q1 222 having its control terminal grounded to protect against potential damage to + OpAmp input terminal 234. 
[0027]                 The equalizing signal 238 output from OpAmp 235 is shown coupled to a resistor 242 at the input of modulator 240.  The other end of resistor 242 is connected to the control terminal (gate) of MOSFET Q2 244.  In this configuration, current flow through MOSFET Q2 244, which operates in a linear mode, is modulated through equalizing signal 238 that is applied to control terminal of Q2 244. In another embodiment, MOSFET Q2 244 may be replaced by a bipolar junction transistor (BJT) or other types of field-effect transistors. As shown, equalizing signal 238 controls the voltage drop across the main terminals of MOSFET Q2 244 to force voltage VB at node B to be equal to voltage VA at node A. Equalization of node A and node B voltages, VA and VB, across monolithic MOSFET transistors M1 253 and M2 244, which receive same gate drive signal 254, forces the current densities in MOSFET transistors M1 253 and M2 244 to be equal.  This results in the respective current flow through MOSFET transistors M1 253 and M2 244 to be proportional to their selected/designed size ratio.  In one example, current flow through MOSFET M2 244 is scaled down to 1/K times to that of flow through MOSFET M1 253. 
[0028]                 Continuing with the example of FIG. 2, scaled down current 265 (which is the same as current 256 flowing through MOSFET M2 244, may flow through a current mirror 260 coupled to voltage supply Vsupply 280. In one example current mirror 260 comprises a first side coupled to node B, and a second side coupled to a current sense element 270. In the example shown, the current mirror comprises PMOS transistors 262 and 264, which share a common gate node and are appropriately sized to provide current mirror ratio M:1, where M is an integer greater than or equal to 1. This means that a sense current 266 flowing through PMOS transistor 264 (the second side of the current mirror) is reduced by a factor M as compared to current 265 flowing through PMOS transistor 262 (the first side of the current mirror).  Note that a current sense element or component 270 may be used to detect/monitor the sense current 266. Sensing element/component 270 may comprise a current monitoring or protection block in controller.  Altogether, the total current reduction as between switch current Isw 204 and sense current 266 is equal to K x M. It is appreciated that in certain high switching current applications additional cascoded current mirror stages may be added to further reduce the scaled down sensing current. 
[0029]                 FIG. 3 is an example graph the graph showing a linear relationship of the sensed current versus the main switch current for the example embodiments of FIGS 1 & 2.  Persons of skill in the art will appreciate that the linear current relationship shown by line 350 extends beyond a switch current level 335 (as shown by dashed line 330), which represents a point of overcurrent detection in a prior art approach that uses a fixed value current source. Past approaches relying upon fixed value current sources to represent current threshold/limit of the switching device are typically unable to maintain a linear response below or above current IFIX 335.  
[0030]                 Persons of skill in the art will understand that the disclosed subject matter may be implemented by different versions and varieties. Switching device may consist of any discrete or integrated Si, SiC, GaN or other types of high electron mobility semiconductor switches.
[0031]                 The above description of illustrated example embodiments, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms or structures disclosed.  While specific embodiments and examples of the subject matter described herein are for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example currents, voltages, resistances, device sizes, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention. 
CLAIMS
I claim:
1.      An integrated circuit (IC) for sensing a main current flowing through a transistor device, the IC comprising:
a substrate;
a current scaling circuit that includes first and second MOSFET devices, the first MOSFET device having a drain coupled to the transistor device at a first node and a source coupled to the substrate, the second MOSFET device having a source coupled to the substrate and a drain coupled to a second node, the first and second MOSFET devices each have a gate that is commonly coupled to receive a gate drive signal, the first MOSFET device having a channel size that is K times larger, where K is an integer greater than 1, as compared to the second MOSFET device, thereby producing a current ratio of K:1 between the first and second MOSFET devices in operation; and
circuitry coupled to the first and second nodes which equalizes a voltage across both the first MOSFET device and the second MOSFET device. 
2.   The IC of claim 1 further comprising a current mirror having a first side coupled to the second node, and a second side, a secondary current flowing through the first side and a sense current flowing through the second side of the current mirror.
3.      The IC of claim 1 wherein the sources of the first and second MOSFET devices are connected directly to the substrate.  
4.      The IC of claim 1 wherein the circuitry comprises an equalizer circuit having a first input coupled to the first node and a second input coupled to the second node, the equalizer circuit outputting an equalizer signal in response to a voltage difference across the first and second inputs.
5.      The IC of claim 4 wherein the circuitry further comprises a modulator circuit coupled to receive the equalizer signal and, responsive to the equalizer signal, modulate a secondary current flowing through the second MOSFET device to equalize the voltage across both the first MOSFET device and the second MOSFET device.
6.      The IC of claim 2 wherein the first side of the current mirror includes a first PMOS transistor coupled between a voltage supply and the second node, the second side of the current mirror includes a second PMOS transistor coupled to the voltage supply, the first and second PMOS transistors each having a gate commonly coupled to the second node.
7.      The IC of claim 6 wherein the first PMOS transistor has a size that is M times larger, where M is an integer greater than or equal to 1, as compared to the second PMOS transistor, thereby producing a current ratio of M:1 between the first and second PMOS transistors in operation.
8.      The IC of claim 7 wherein a total ratio of the main current to the sense current is (K x M):1. 
9.      The IC of claim 2 wherein the current mirror further comprises one or more additional cascoded current mirror stages. 
10.    The IC of claim 4 wherein the equalizer circuit comprises an operational amplifier.
11.    The IC of claim 5 wherein the modulator circuit comprises a second transistor device coupled to the second node.
12.    The IC of claim 11 wherein the second transistor device is a MOSFET that operates in a linear mode.
13.    The IC of claim 11 wherein the second transistor device is a bipolar junction transistor (BJT) that operates in a linear mode.
14.    The IC of claim 12 wherein the modulator circuit further includes a resistor having one end connected to the gate of the MOSFET and another end coupled to receive the equalizing signal.
15.    The IC of claim 1 wherein the transistor device comprises a gallium nitride (GaN) high electron mobility FET (HEMFET).  
16.    The IC of claim 1 further comprising a current sense component coupled to receive the sense current.
17.    The IC of claim 4 wherein the circuitry further comprises a high-voltage blocker circuit coupled between the first node and the first input of the equalizer circuit.
18.    The IC of claim 17 wherein the high-voltage blocker circuit comprises a normally-ON high voltage JFET.
19.    The IC of claim 17 wherein the first and second MOSFET devices are monolithic devices having substantially the same characteristic parameters.
20.    The IC of claim 7 wherein M is an integer greater than 1.
ABSTRACT OF THE DISCLOSURE
An integrated circuit (IC) for sensing a current flowing through a transistor device includes a substrate and a current scaling circuit that includes first and second MOSFET devices. The first MOSFET device has a drain coupled to the switched FET at a first node and a source coupled to the substrate. The second MOSFET device has a source coupled to the substrate and a drain coupled to a second node. The first MOSFET device has a channel size that is K times larger than the second MOSFET device. Circuitry is included that equalizes a voltage across both the first MOSFET device and the second MOSFET device. 
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