【事件の表示】
　特願２００４−５０２３６３「シリサイドを使用する金属ゲート電極およびこれを形成する方法」拒絶査定不服審判事件〔平成１５年１１月１３日国際公開、ＷＯ０３／９４２４３、平成１７年　８月１１日国内公表、特表２００５−５２４２４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１５年４月２８日（パリ条約による優先権主張外国庁受理２００２年４月３０日、アメリカ合衆国）を国際出願日とする出願であって、平成２１年１０月２９日付けの拒絶理由通知に対して、平成２２年３月１日に意見書及び手続補正書が提出されたが、同年３月３０日付けで拒絶査定がなされた。
　これに対し、同年８月６日に拒絶査定に対する審判請求がされるとともに手続補正書が提出され、その後、平成２３年１１月１６日付けで審尋がなされ、平成２４年２月２２日に回答書が提出された。
　
第２　平成２２年８月６日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２２年８月６日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１ないし２４を、補正後の特許請求の範囲の請求項１ないし２４と補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　基板を提供するステップと、
　前記基板上に絶縁体を提供するステップと、
　前記絶縁体上にポリシリコン本体を提供するステップと、
　前記ポリシリコン本体上に金属層を提供するステップと、
　前記ポリシリコン本体をシリサイド化すべく、シリサイド化プロセスを実行するステップと、を含み、
　前記ポリシリコン本体を提供するステップにおいて、前記ポリシリコン本体は、前記シリサイド化の後の前記ポリシリコン本体の所望の仕事関数に応じて選択されたドーパント種を含み、
　前記シリサイド化プロセスを実行するステップは、前記シリサイド化により前記ドーパント種が下方に移動して、前記仕事関数に応じて選択されたドーパント種が所望の濃度とれた領域が得られるように実行される、半導体構造を製造する方法。」
　
（補正後）
「【請求項１】
　基板を提供するステップと、
　前記基板上に絶縁体を提供するステップと、
　前記絶縁体上にポリシリコン本体を提供するステップと、
　前記ポリシリコン本体上に金属層を提供するステップと、
　前記ポリシリコン本体の実質的に全体をシリサイド化すべく、シリサイド化プロセスを実行するステップと、を含み、
　前記ポリシリコン本体を提供するステップにおいて、前記ポリシリコン本体は、前記シリサイド化の後の前記ポリシリコン本体の所望の仕事関数に応じて選択されたドーパント種を含み、
　前記シリサイド化プロセスを実行するステップは、前記シリサイド化により前記ドーパント種が下方に移動して、前記仕事関数に応じて選択されたドーパント種が所望の濃度とされた領域が得られるように実行される、半導体構造を製造する方法。」
　
２　本件補正についての検討
（１）補正の目的の適否及び新規事項の追加の有無についての検討
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１、３、４、１３、及び１６に記載された「前記ポリシリコン本体をシリサイド化」、並びに請求項２３に記載された「前記ポリシリコン本体は、シリサイド化」を、それぞれ「前記ポリシリコン本体の実質的に全体をシリサイド化」、並びに「前記ポリシリコン本体の実質的に全体は、シリサイド化」とする。
　
［補正事項２］
　補正前の請求項６に記載された「請求項５記載の」を、「請求項４載の」とする。
　
［補正事項３］
　補正前の請求項７に記載された「請求項３記載の」を、「請求項４記載の」とする。
　
［補正事項４］
　補正前の請求項８、１０、及び１２に記載された「請求項５記載の」を、「請求項４記載の」とする。
　
　以下、補正事項１ないし４について検討する。
ア　補正事項１について
　補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【０００７】に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　また、補正事項１は、補正前の「前記ポリシリコン本体をシリサイド化」及び「前記ポリシリコン本体は、シリサイド化」について、ともに「の実質的に全体」という構成を追加して、シリサイド化の対象である「前記ポリシリコン本体」を限定する補正であり、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項２について
　補正前の請求項６には「請求項５記載の」と記載されているから、補正後の請求項６に記載された「請求項４載の」は「請求項４記載の」誤記と認めた。
　補正事項２は、補正前の請求項６が引用する請求項５に記載された「前記シリサイド化プロセスを実行するステップは、前記ドーパント種の大部分を前記絶縁体に隣接するように移動させる」との限定事項を削除する補正であるから、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、補正事項２は、特許法第第１７条の２第４項第１号ないし第４号に掲げるいずれの事項を目的とするものに該当しないから、特許法第１７条の２第４項に規定する要件を満たしていない。
　
ウ　補正事項３について
　補正事項３は、補正前の請求項７が引用する請求項３に記載された「前記ポリシリコン本体をシリサイド化すべく、シリサイド化プロセスを実行するステップは、前記絶縁体上にゲートを形成するステップを含む」との限定事項を削除する補正を含むものであり、新たに引用する請求項４には、当該限定事項は含まれていないから、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、補正事項３は、特許法第第１７条の２第４項第１号ないし第４号に掲げるいずれの事項を目的とするものに該当しないから、特許法第１７条の２第４項に規定する要件を満たしていない。
　
エ　補正事項４について
　補正事項４は、補正前の請求項８、１０、及び１２が引用する請求項５に記載された「前記シリサイド化プロセスを実行するステップは、前記ドーパント種の大部分を前記絶縁体に隣接するように移動させる」との限定事項を削除する補正であるから、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、補正事項４は、特許法第第１７条の２第４項第１号ないし第４号に掲げるいずれの事項を目的とするものに該当しないから、特許法第１７条の２第４項に規定する要件を満たしていない。
　
　以上のとおりであるから、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（２）独立特許要件について
ア　検討の前提
　上記（１）において検討したとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていないが、その目的の適否について、本件補正のうち補正事項１は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものと認められるから、本件補正による補正後の特許請求の範囲の請求項１に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、更に予備的に検討する。 
　
イ　本件補正後の発明
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。
　
ウ　引用例の記載と引用発明 
（ア）引用例１：Ming Qin et al.，Investigation of Polycrystalline Nickel Silicide Films as a Gate Material，Journal of The Electrochemical Society，２００１年，148(5)，G271-G274ページ
　原査定の拒絶の理由で引用された、本願の優先権主張の日前である平成１３年に頒布された刊行物である「Ming Qin et al.，Investigation of Polycrystalline Nickel Silicide Films as a Gate Material，Journal of The Electrochemical Society，２００１年，148(5)，G271-G274ページ」（以下「引用例１」という。）には、Figure 1ないしFigure 7及びTable Iとともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
 
(a)「The work function of polycrystalline nickel silicide film formed by rapid thermal annealing (RTA) has been studied using capacitance-voltage (C-V) measurements and metal-oxide semiconductor (MOS) structures. The effect of sintering temperature on work function has also been studied. Results show that the work function of n+-doped NiSi gate is about 4.6 eV and is stable from 400 to 800°C. For p+-doped NiSi gate, the work function is 5 eV. The gate-substrate leakage current is small and the oxide quality is similar to that in Al-gate MOS capacitors even for oxides as thin as 8 nm. The poly-gate depletion effect (PDE) has also been investigated by quasi-static C-V. Compared with that of poly-Si and poly-Si1-xGex , no PDE is observed in silicide-gate n-MOS device even when the gate is undoped. The results suggest that nickel silicide film may be used as a potential gate material in complementary MOS or thin-film transistor devices.」（G271ページ上欄第１〜８行）
（「高速熱アニーリング（ＲＴＡ）により形成された多結晶ニッケルシリサイド薄膜の仕事関数について、容量−電圧（Ｃ−Ｖ）測定及び金属酸化物半導体（ＭＯＳ）構造を用いて研究されてきた。シンター温度の仕事関数への効果についても研究されてきた。その結果、ｎ＋ドープされたＮｉＳｉゲートの仕事関数は約４．６eVであり、４００から８００℃まで安定であることが示されている。ｐ＋ドープされたＮｉＳｉゲートに関しては、仕事関数は５eVである。ゲート−基板の漏れ電流は小さく、酸化膜の品質は、酸化膜が８nmほどに薄いＡｌゲートのＭＯＳ容量と類似である。ポリゲートのディプリーション（空乏化）効果（ＰＤＥ）についても、準静的なＣ−Ｖによって調査された。ポリＳｉ及びポリＳｉ１−ｘＧｅｘのものと比較して、シリサイドゲートのｎ−ＭＯＳデバイスでは、ゲートがアンドープであってもＰＤＥは観察されなかった。その結果は、ニッケルシリサイド薄膜が、相補型ＭＯＳあるいは薄膜トランジスタデバイスにおける潜在的なゲート材料として用いられ得ることを示唆する。」）（合議体にて翻訳。以下、同じ。）
　
(b)「Experimental
  Nickel silicide gate n-MOS and p-MOS capacitors were fabricated on (100) p- and n-type silicon substrates, respectively. In order to investigate the work function and PDE of the silicide gate, the samples were divided into two groups. For group A, 110 nm thick gate oxide was thermally grown at 1000°C in dry O2 and trichloroethane (TCE). The oxide was then thinned down using buffered HF to four thicknesses (on the same wafer, Fig. 1). For group B samples, gate oxides with four thicknesses (7-11 nm) were thermally grown at 850°C by dry O2 and TCE. 115 nm polysilicon (poly-Si) film was then deposited on all samples at 630°C by low-pressure chemical vapor deposition (LPCVD). The poly-Si film was subsequently implanted with phosphorus or BF2 at 40 keV and 5 × 1015 cm-2. After annealing at 900°C for 1 h in pure N2 , the poly-Si film was patterned to circular islands with diameter of 4 mm. 130 and 65 nm of Ni film were then deposited by electronbeam evaporation onto the poly-Si films. …. 
  After rapid thermal annealing (RTA) at 280-900°C for 1-30 min in argon gas ambient, pure Ni2Si and NiSi were formed as gate materials. When the temperature was below 350°C, the silicide formed was Ni2Si phase. When the temperature was from 350 to 750°C, NiSi was formed.6 The unreacted Ni then was removed by H2SO4 /H2O2 solution at about 70°C for 5 min. Finally, aluminum was deposited on the back of the wafers to form a back ohmic contact. After the metal alloy process, high-frequency (500 kHz) and quasi-static C-V measurements were performed to investigate the work function of nickel silicide and the PDE in n-MOS devices. X-ray photoelectron spectroscopy (XPS) depth-profiling analysis was also used for the compositional investigation of the pure NiSi gate sample.」（G271ページ左下欄第３２行〜右下欄第２１行）
（「実験
　
ニッケルシリサイドゲートのｎ−ＭＯＳ及びｐ−ＭＯＳキャパシタが
シリコン基板上に
形成された
ゲート酸化物が
成長された
ポリＳｉ薄膜が
堆積された
ポリＳｉ薄膜は、続いてリン又はＢＦ
２
が
打ち込まれた
ピュアＮ
２
中でのアニール
Ｎｉ薄膜が
ポリＳｉ薄膜上に堆積された
　２８０〜９００℃で１〜３０分間アルゴンガス雰囲気での
高速熱アニール
後に、ピュアＮｉ
２
Ｓｉ及びＮｉＳｉ
形成された
　
(c)「Results and Discussion
  Figure 2 shows the XPS depth profile of the pure NiSi gate formed by RTA at 500°C for 1 min on poly-Si film. The whole poly-Si film is consumed and a clear NiSi/Sio2 structure is obtained.」（G271ページ右下欄第２２〜２５行）
「結果と考察
　図２は、ポリＳｉ薄膜上に５００℃で１分間のＲＴＡによって形成されたピュアＮｉＳｉのＸＰＳプロファイルを示す。ポリＳｉ薄膜全体が消費され、明確なＮｉＳｉ／ＳｉＯ２構造が得られた。」）
　
(d)「Using the least squares method, we have obtained the work function difference of nickel silicide on n＋, p＋, and undoped poly-Si, as shown in Table I. The work function of poly-Si7 and Si0.55Ge0.45 3 are also listed for comparison. The n＋-doped poly-NiSi has the work function of 4.6 eV, which is between that of nickel (4.71 eV) and n＋-doped polysilicon (4.1 eV). For p＋-doped NiSi, the work function is 5 eV, which is between that of nickel and p＋-doped polysilicon (5.15 eV). Compared to the polysilicon and SixGe1-x, n＋-doped NiSi has work function much closer to the midgap of silicon (4.61 eV).8」（G272ページ右下欄第６〜１５行）
（「最小自乗法を用いて、表Ｉに示されるように、ｎ＋、ｐ＋、及びアンドープのポリＳｉ上のニッケルシリサイドの仕事関数の相違を得た。ポリＳｉ及びＳｉ０．５５Ｇｅ０．４５の仕事関数も比較のために掲載されている。ｎ＋ドープのポリＮｉＳｉは４．６eVの仕事関数を有し、これはニッケル（４．７１eV）とｎ＋ドープのポリシリコン（４．１eV）の間である。ｐ＋ドープのＮｉＳｉに関しては、仕事関数は５eVであり、これはニッケルとｐ＋ドープのポリシリコン（５．１５eV）の間である。ポリシリコン及びＳｉｘＧｅ１−ｘと比較して、ｎ＋ドープのＮｉＳｉはシリコンの中間ギャップ（４．６１eV）にずっと近い仕事関数を有する。」）
　
(e)「Table I. Comparison of the work function of NiSi, high-doped poly-Si and Si0.55Ge0.45.
　　　　　　　NiSi (eV)　　 Poly-Si7 (eV)　   Si0.55Ge0.453 (eV)　　
  p＋-doped    　　　　 5   　　　　　　 5.15  　　　　　4.95
  n＋-doped  　　　　 4.6   　     　　　　 4.1         　　　　　4.2
  Undoped   　　　　　4.9                             　           」
　
（イ）引用発明
　以上、表Ｉを参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「シリコン基板上にゲート酸化物を成長し、
　ポリＳｉ薄膜を堆積し、続いてリン又はＢＦ２を打ち込み、
　ピュアＮ２中でアニールし、
　前記ポリＳｉ薄膜上にＮｉ薄膜を堆積し、
　高速熱アニールによりピュアＮｉ２Ｓｉ及びＮｉＳｉを形成することを含む、ニッケルシリサイドゲートのｎ−ＭＯＳ又はｐ−ＭＯＳキャパシタを製造する方法。」
　
（ウ）引用例２：米国特許第５８５１８９１号明細書
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である米国特許第５８５１８９１号明細書（以下「引用例２」という。）には、「IGFET METHOD OF FORMING WITH SILICIDE CONTACT ON ULATRA-THIN GATE」（発明の名称）に関して、FIG.1AないしFIG.1Jとともに以下の事項が記載されている。
　
(a)「SUMMARY OF THE INVENTION
  A primary object of the invention is to provide an IGFET with an ultra-thin gate. This is accomplished using a silicide reaction that consumes a majority of the gate.
  In accordance with one aspect of the invention, a method of making an IGFET includes forming a gate over a semiconductor substrate, forming a source and a drain in the substrate, depositing a contact material over the gate, and reacting the contact material with the gate to form a silicide contact on the gate and consume at least one-half of the gate.
  By consuming such a large amount of the gate, a relatively thin gate can be converted into an ultra-thin gate with a thickness on the order of 100 to 200 angstroms. This provides for extremely low gate resistance.
  In the preferred embodiment, the bottom surface of the gate is essentially undoped before reacting the contact material with the gate, and reacting the contact material with the gate pushes a peak concentration of a dopant in the gate towards the substrate so that a heavy concentration of the dopant is pushed to the bottom surface of the gate without being pushed into the substrate. In this manner, the snowplow effect is utilized by which an advancing silicide phase pushes the encountered dopant towards the substrate in order to heavily dope the gate down to the gate oxide interface. This avoids forming a depletion layer in the gate that might otherwise increase the effective thickness of the gate oxide and reduce drain current.
  As exemplary materials, the contact material is a refractory metal such as titanium, the gate is polysilicon, and the dopant is arsenic.
  A key advantage of the invention is that a highly miniaturized IGFET can be provided with an ultra-thin polysilicon gate having a well-controlled doping profile, thereby providing a low-resistance gate as well as the desired threshold voltage and drain current.」（第２欄第５１行〜第３欄第１９行）
（「発明のまとめ
　本発明の第１の目的は超薄膜ゲートを有するＩＧＦＥＴを提供することである。これはゲートの大部分を消費するシリサイド化反応を用いて実行される。
　本発明の１つの観点では、ＩＧＦＥＴを形成する方法は、半導体基板上にゲートを形成すること、基板にソース及びドレインを形成すること、ゲート上にコンタクト材料を堆積すること、並びにゲート上にシリサイドコンタクトを形成して少なくともゲートの半分を消費するようにコンタクト材料をゲートと反応させることを含む。
　そのように大量のゲートを消費することにより、比較的薄いゲートは厚さ１００から２００オングストロームオーダーの厚みの超薄膜ゲートに変換されることが可能となる。これによりきわめて低いゲート抵抗が提供される。
　好適な実施例では、ゲートの底部表面は、コンタクト材料とゲートとの反応前は本質的にはアンドープであり、そして、ドーパントの多量の集中が基板内へ押し出されることなくゲートの底部表面に押し出されるように、ゲートとコンタクト材料との反応は、ゲート中のドーパントの集まりのピークを基板の方へ押し出す。このようにして、ゲート酸化物界面へ下方に、ゲートを多量にドープするために、前進するシリサイド相は、直面するドーパントを基板の方へ押し出すことによって、雪かき効果が利用される。これにより、ゲート酸化物の実効的厚みを増加させてドレイン電流を減少させ得るゲートにおける空乏層（ディプリーション層）の形成を避けられる。
　典型的な材料として、コンタクト材料は例えばチタニウムのような硬い材料で、ゲートはポリシリコンで、ドーパントはヒ素である。
　本発明の最も重要な有利な点は、十分に制御されたドーピングプロファイルを有する超薄膜ポリシリコンゲートを備え、非常に小型化されたＩＧＦＥＴを提供することができ、それにより、所望のしきい値電圧及びドレイン電流のみならず低抵抗のゲートを提供できる。」）
　
(b)「DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
…
  In FIG. 1A, silicon substrate 102 suitable for integrated circuit manufacture includes a P- type epitaxial surface layer disposed on a P+ base layer (not shown). … A blanket layer of gate oxide 104, composed of silicon dioxide (SiO2), is formed on the top surface of substrate 102 using …. …. Thereafter, a blanket layer of undoped polysilicon 106 is deposited by low pressure chemical vapor deposition (LPCVD) on the top surface of gate oxide 104. Polysilicon 106 has a thickness of 750 angstroms. If desired, polysilicon 106 can be doped in situ as deposition occurs, or doped before a subsequent etch step by implanting arsenic …. However, it is generally preferred that polysilicon 106 be initially doped after a subsequent etch step as described below.
  In FIG. 1B, photoresist 108 is deposited ….
  In FIG. 1C, a dry etch is applied ….
  In FIG. 1D, photoresist 108 is stripped, and lightly doped source and drain regions are implanted into the substrate by subjecting the structure to ion implantation of arsenic, …. As a result, lightly doped source/drain regions 120 and 122 are implanted into substrate 102 outside gate 110 and are self-aligned to sidewalls 116 of gate 110. …. The arsenic is also implanted into gate 110, although essentially all the arsenic that impinges upon gate 110 is implanted into gate 110 without reaching gate oxide 104 or substrate 102. Furthermore, the arsenic implanted into gate 110 has a peak concentration about 150 angstroms below top surface 112 (and about 600 angstroms above bottom surface 114) and a straggle above and below the peak concentration of about 100 angstroms. As such, essentially none of the arsenic is implanted into the lowest 200 angstroms of gate 110, which remains essentially undoped.
  In FIG. 1E, an oxide layer with a thickness of 1500 angstroms is conformally deposited ….
  In FIG. 1F, heavily doped source and drain regions are implanted into the substrate by subjecting the structure to ion implantation of arsenic, indicated by arrows 128, …. As a result, heavily doped source/drain regions 130 and 132 are implanted in substrate 102 and are self-aligned to the outside edges of spacers 126. …. Furthermore, the peak concentration and straggle of the arsenic indicated by arrows 128 that is implanted into gate 110 are located at about the same positions as those of the arsenic indicated by arrows 118.
  In FIG. 1G, the device is annealed to remove crystalline damage and to drive-in and activate the implanted dopants by applying a rapid thermal anneal on the order of 950° to 1050℃. for 10 to 30 seconds. …. The arsenic, however, tends to diffuse much more slowly than other dopants such as phosphorus and boron. Therefore, the arsenic diffuses only slightly, and the lowest 200 angstroms of gate 110 remains essentially undoped after the drive-in step.
  In FIG. 1H, a blanket layer of titanium 134 with a thickness of about 300 angstroms is sputter deposited over substrate 102. ….
  In FIG. 11, a rapid thermal anneal on the order of 700℃. for 30 seconds is applied in a nitrogen ambient to react titanium 134 with the silicon surfaces that contact it. Silicon atoms in gate 110 and substrate 102 diffuse into and react with the adjacent regions of titanium 134, and the reaction consumes or absorbs a substantial amount of the underlying silicon. The reaction converts titanium 134 into titanium silicide contacts 136, 138 and 140, which are in ohmic contact with …, respectively. …. The ratio of titanium silicide to the original titanium is about 2.5 to 1, so titanium silicide contacts 136, 138 and 140 each have a thickness of about 750 angstroms. …. Therefore, titanium silicide contacts 136 and 138 each consume about 600 angstroms of substrate 102, and titanium silicide contact 140 consumes about 600 angstroms of gate 110. Advantageously, in doing so, the reaction drastically reduces the thickness of gate 110 from about 750 angstroms to about 150 angstroms, thereby converting gate 110 from a relatively thin gate into an ultra-thin gate.
  Furthermore, the arsenic implanted into gate 110 is pushed towards substrate 102 in snowplow fashion. That is, the invention makes use of the so-called snowplow effect in which a dopant can be piled up in front of an interface during its growth motion. In particular, as titanium silicide contact 140 is formed, the interface between titanium silicide contact 140 and gate 110 advances beyond both the peak concentration and straggle of the arsenic implanted into gate 110. The advancing interface collects and sweeps ahead of it in snowplow fashion most of the arsenic implanted into gate 110. As a result, a narrow accumulation region of arsenic is formed just ahead of the advancing interface. It is contemplated that the accumulation region of arsenic has a higher arsenic concentration than the original peak concentration of the arsenic implanted into gate 110. It is further contemplated that the accumulation region of arsenic provides heavy doping throughout the entire gate 110 after titanium silicide contact 140 is formed. Moreover, although the arsenic is pushed to the interface of gate 110 and gate oxide 104, essentially none of the arsenic is pushed through gate oxide 104 into substrate 102, thereby assuring that the IGFET remains an enhancement-mode device and providing a well-controlled threshold voltage while avoiding a depletion region at the bottom of gate 110 that might otherwise increase the effective thickness of gate oxide 104.
  ….
  Preferably, the contact material consumes at least one-half of the gate, at which point the gate has a thickness of at most 500 angstroms and the silicide contact on the gate is thicker than the gate. More preferably, the contact material consumes at least three-quarters of the gate, at which point the gate has a thickness in the range of 100 to 200 angstroms and the silicide contact on the gate is at least twice as thick as the gate.」（第３欄第３４行〜第６欄第６０行）
（好ましい実施例の詳細な説明
…
　図１Ａにおいて、集積回路の製造に適したシリコン基板１０２は、Ｐ＋ベース層上のＰ−型エピタキシャル表面（図示せず。）を含む。…シリコン酸化物（ＳｉＯ２）からなるゲート酸化物１０４のブランケット層が、…を用いて基板１０２の頂部表面に形成される。…。その後、アンドープのポリシリコン１０６のブランケット層が、ゲート酸化物１０４の頂部表面上に低圧化学気相堆積法（ＬＰＣＶＤ法）によって堆積される。ポリシリコン１０６は厚み７５０オングストロームである。望むならば、ポリシリコン１０６は堆積中に所定の位置にドープされ得る、あるいは続くエッチングステップの前に…でヒ素を打ち込むことによってドープされ得る。しかしながら、ポリシリコン１０６は、以下で説明するように、続くエッチングステップ後に、最初にドープされることが一般的には好ましい。
　図１Ｂにおいて、フォトレジスト１０８が…堆積される。
　図１Ｃにおいて、ドライエッチが…適用される。
　図１Ｄにおいて、フォトレジスト１０８は剥がされ、矢印１１８で示されるように、軽くドープされたソース及びドレイン領域が、その構造物をヒ素のイオン打ち込みに曝すことにより、…、基板内に打ち込まれる。その結果、軽くドープされたソース／ドレイン領域１２０及び１２２が、ゲート１１０の外側の基板１０２内に打ち込まれ、ゲート１１０のサイドウォール１１６に自己整合される。…。ヒ素はゲート１１０内にも打ち込まれるのだが、ゲート１１０に悪影響を及ぼすような本質的に全てのヒ素は、ゲート酸化物１０４又は基板１０２に達することなくゲート１１０内に打ち込まれる。更に、ゲート１１０内に打ち込まれたヒ素は、頂部表面１１２の下方約１５０オングストローム（そして底部表面１１４の上方約６００オングストローム）のピーク集中を有し、そしてそのピーク集中の上下約１００オングストロームの範囲にある。そのようにして、ゲート１１０の最低部の２００オングストローム内にヒ素は実質的には打ち込まれず、実質的にアンドープのままとなる。
　図１Ｅにおいて、１５００オングストロームの厚みの酸化物が、…整合して堆積される。…
　図１Ｆにおいて、重くドープされたソース及びドレイン領域が、矢印１２８で示されるように、構造物をヒ素のイオン打ち込みに曝すことによって、基板内に打ち込まれる。その結果、重くドープされたソース／ドレイン領域１３０及び１３２が基板１０２内に打ち込まれ、スペーサ１２６の外側端部に自己整合される。…。更に、矢印１２８により示されるヒ素のピーク集中及び範囲であって、ゲート１１０内に打ち込まれるものは、矢印１１８により示されるヒ素のそれらとほぼ同様な位置となる。
　図１Ｇにおいて、デバイスは、結晶ダメージを除去し、打ち込まれたドーパントのドライブイン及び活性化をするために、９５０°から１０５０℃、１０から３０秒間のオーダーの高速熱アニールを利用してアニールされる。…。しかしながら、ヒ素は例えばリンやボロンのような他のドーパントよりもずっとゆっくり拡散する傾向がある。したがって、ヒ素はほんのゆっくりと拡散し、そして、ゲート１１０の最低部の２００Åは、ドライブイン後に実質的アンドープのままとなる。
　図１Ｈにおいて、約３００オングストロームの厚みのチタン１３４のブランケット層が基板１０２上方にスパッタ堆積される。…。
　図１Ｉにおいて、チタン１３４及びそれと接触するシリコン表面とを反応させるために、７００℃で３０秒間のオーダーの高速熱アニールが窒素雰囲気中で適用される。ゲート１１０及び基板１０２のシリコン原子は、隣接するチタン１３４の領域内に拡散してそれと反応し、そして、その反応により、下にあるシリコンのかなりの量が消費又は吸収される。その反応により、チタン１３４はチタンシリサイドコンタクト１３６、１３８及び１４０に変換され、それにより、それぞれ、…とのオーミックコンタクトになされる。…。オリジナルチタンに対するチタンシリサイドの割合は、約１対２．５であり、チタンシリサイドコンタクト１３６、１３８及び１４０の各々は約７５０オングストロームの厚みをもつ。…。それゆえ、チタンシリサイド１３６及び１３８はそれぞれ基板１０２のうち約６００オングストロームを消費し、チタンシリサイドコンタクト１４０はゲート１１０のうち約６００オングストロームを消費する。有利なことに、そのようにすることで、その反応により、ゲート１１０の厚みは約７５０オングストロームから約１５０オングストロームに思い切って減少され、それによって、ゲート１１０を比較的薄いゲートから超薄膜ゲートに変換される。
　さらにまた、ゲート１１０内に打ち込まれたヒ素は、雪かき形式で基板１０２の方へ押し出される。すなわち、本発明は、界面の正面にその成長動作中にドーパントが積み上げられる、いわゆる「雪かき」効果を利用する。特に、チタンシリサイドコンタクト１４０が形成されるときに、チタンシリサイドコンタクト１４０及びゲート１１０の間の界面は、ゲート１１０内に打ち込まれたヒ素のピーク集中及び範囲の両方を越えて前進する。前進する界面は、それの先頭で、ゲート１１０内に打ち込まれたヒ素の大部分を、雪かき形式で掃き集める。その結果、ヒ素の幅狭の蓄積領域が、前進する界面のちょうど先頭に形成される。ヒ素の蓄積領域は、ゲート１１０内に打ち込まれたヒ素のオリジナルのピーク集中よりも高いヒ素の集中を有すると考えられる。更にいえば、ヒ素の蓄積領域は、チタンシリサイドコンタクト１４０が形成された後に、ゲート１１０全体のすみずみに重いドーピングを提供すると考えられる。その上、ヒ素はゲート１１０及びゲート酸化物１０４の界面の方へ押し出されるが、ゲート酸化物１０４を通して基板１０２内に押し出されるヒ素は実質的にはなく、それによって、ＩＧＦＥＴはエンハンスメントモードデバイスのままであると断言でき、よく制御されたしきい値電圧を提供することとなるとともに、ゲート酸化物１０４の有効厚みを増加させるゲート１１０底部における空乏領域（ディプリーション領域）を避けることができる。
　…。
　好ましくは、コンタクト材料は、少なくともゲートの１／２を消費し、ゲートはほとんど５００オングストロームの厚みをもつ位置にあり、ゲート上のシリサイドコンタクトはゲートよりも厚くなる。より好ましくは、コンタクト材料は、少なくともゲートの３／４を消費し、ゲートは１００から２００オングストロームの範囲にある厚みをもち、ゲート上のシリサイドコンタクトは少なくともゲートの２倍の厚みである。）
　
エ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
（ア）引用発明の「シリコン基板」、「ゲート酸化物」、「ポリＳｉ薄膜」、「Ｎｉ薄膜」、及び「ニッケルシリサイドゲートのｎ−ＭＯＳ又はｐ−ＭＯＳキャパシタ」は、それぞれ補正発明の「基板」、「絶縁体」、「ポリシリコン本体」、「金属層」、及び「半導体構造」に相当する。
　
（イ）引用発明の「シリコン基板上にゲート酸化物を成長し」が、「基板を提供するステップ」を経たものであることは当業者にとって自明である。
　
（ウ）引用発明では、「シリコン基板上にゲート酸化物を成長し」、「ポリＳｉ薄膜を堆積し、続いてリン又はＢＦ２を打ち込み」、「前記ポリＳｉ薄膜上にＮｉ薄膜を堆積し」ているから、補正発明と引用発明とは、「前記基板上に絶縁体を提供するステップ」と、「前記絶縁体上にポリシリコン本体を提供するステップ」と、「前記ポリシリコン本体上に金属層を提供するステップ」を含む点で一致する。
　
（エ）引用発明において、「ピュアＮｉ２Ｓｉ及びＮｉＳｉを形成する」ことは「シリサイド化プロセスを実行するステップ」であるとともに、「ポリＳｉ薄膜」を「シリサイド化」するものであることは明らかであるから、補正発明と引用発明とは、「前記ポリシリコン本体をシリサイド化すべく、シリサイド化プロセスを実行するステップ」を含む点で共通している。　
　
（オ）引用発明では、「ポリシリコン薄膜を堆積し、続いてリン又はＢＦ２を注入し」ているから、「リン又はＢＦ２」が「ドーパント種」であることは技術常識から明らかである。したがって、補正発明と引用発明とは、「前記ポリシリコン本体を提供するステップにおいて、前記ポリシリコン本体は、ドーパント種を含む」点で一致する。
　
（カ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「基板を提供するステップと、
　前記基板上に絶縁体を提供するステップと、
　前記絶縁体上にポリシリコン本体を提供するステップと、
　前記ポリシリコン本体上に金属層を提供するステップと、
　前記ポリシリコン本体をシリサイド化すべく、シリサイド化プロセスを実行するステップと、を含み、
　前記ポリシリコン本体を提供するステップにおいて、前記ポリシリコン本体は、ドーパント種を含む、半導体構造を製造する方法。」
　
＜相違点１＞
　「シリサイド化プロセスを実行するステップ」について、補正発明では、「前記ポリシリコン本体の実質的に全体をシリサイド化すべく」、実行するのに対し、引用発明では、「ピュアＮｉ２Ｓｉ及びＮｉＳｉを形成」するものの、「ポリＳｉ薄膜」の実質的全体をシリサイド化すべく実行されていることまでは明らかでない点。
　
＜相違点２＞
　「前記ポリシリコン本体を提供するステップ」において、「前記ポリシリコン本体」が含む「ドーパント種」について、補正発明では、「前記シリサイド化の後の前記ポリシリコン本体の所望の仕事関数に応じて選択された」ものであるのに対し、引用発明では、このことが明らかではない点。
　
＜相違点３＞
　「前記シリサイド化プロセスを実行するステップ」について、補正発明では、「前記シリサイド化により前記ドーパント種が下方に移動して、前記仕事関数に応じて選択されたドーパント種が所望の濃度とされた領域が得られるように実行される」のに対し、引用発明は、「高速熱アニールによりピュアＮｉ２Ｓｉ及びＮｉＳｉを形成する」ことを含むものの、「ドーパント種（リン又はＢＦ２）」について、補正発明のような特定はなされていない点。
　
カ　判断
（ア）相違点１について
(a)本願の明細書の段落【００１４】には、「実質的にポリシリコン本体３６全体をシリサイド化するように、このニッケル層６０はポリシリコン本体３６の厚みとの関係において充分な厚みとなっており、シリサイド化ステップは充分な時間実行される」と、段落【００１５】には、「シリサイド化ステップにおいてポリシリコン本体３６を完全に消費することによって、金属ゲート６２が形成されることが理解されるであろう。」と記載されている。
　他方、引用発明では、「シリサイド化プロセス」で、ポリＳｉ薄膜からピュアＮｉ２Ｓｉ及びＮｉＳｉを形成しており、かつ、「ウ（ア）引用例１」の摘記事項(c)を勘案すると、ポリＳｉ薄膜全体をシリサイド化するといえるから、本願の明細書に開示の技術と実質的に同じ「シリサイド化プロセス」を行っているといえる。
　したがって、引用発明は、「前記ポリシリコン本体の実質的に全体をシリサイド化すべく」、シリサイド化プロセスを実行するものであるといえる。
　よって、相違点１は実質的なものではない。
　
(b)相違点１については、以上のとおりであるが、審判請求人が平成２２年９月１６日に提出した審判請求書の手続補正書の【請求の理由】において、「３（３）本願発明と引用発明との対比」において、「本願請求項１に係る発明においては、『ポリシリコン本体の実質的に全体をシリサイド化すべく、シリサイド化プロセスを実行する』とあるように、ポリシリコン本体の実質的に全体がシリサイド化されるのであって、ポリシリコン本体の全てが完全にシリサイド化されるわけではありません。」と主張するとともに、平成２３年２月２２日に提出した「回答書」において、「シリサイド化の程度というのは、シリサイド工程において消費され、シリサイドへと変わったポリシリコンの量に関係するのであって、『実質的にシリサイド化』されたポリシリコン本体には絶縁層に隣接する領域に未反応部分が残っていますが、『完全にシリサイド化』された場合にはそのような未反応部分は残っていません。」と主張しているとおり、仮に、補正発明の「実質的に全体をシリサイド化」が、「『ポリシリコン本体には絶縁層に隣接する領域に未反応部分が残る』ように全体をシリサイド化」のことであることを意味するものであり、相違点１が実質的なものであった場合についても以下で念のため検討する。
　 
　引用例２には、シリコン基板１０２上にゲート酸化物１０４を形成し、ポリシリコン１０６のブランケット層を堆積し、続いてヒ素をイオン打ち込みし、高速熱アニールし、チタン１３４のブランケット層を基板１０２の上方に堆積し、チタン１３４及びそれと接触するシリコン表面とを反応させてチタンシリサイドコンタクト１３６、１３８及び１４０を形成するために高速熱アニールされ、チタンシリサイドコンタクト１４０はゲート１１０は約７５０Åのうち約６００Åが消費され、約１５０Åとなり、チタンシリサイド１４０が形成されるときに、ヒ素がゲート１１０及びゲート酸化物１０４の界面の方へ押し出されるが、基板内へは実質的に押し出されず、よく制御されたしきい値を有するエンハンスメントモードのＩＧＦＥＴを製造する方法が開示されている。
　したがって、引用例２には、「ポリシリコン１１０に『ゲート酸化物１０４に隣接する領域に未反応部分が残る』ように全体をシリサイド化」することを含むＭＯＳ構造デバイスを製造する方法が開示されているといえる。
　引用例１には、シリサイド化プロセスでポリＳｉ薄膜全体が消費される旨が開示されているものの、引用発明と引用例２に記載の技術は、ポリシリコン薄膜上に金属層を形成し、アニールによりシリサイド化してＭＯＳゲートを形成することを含む半導体デバイスの製造方法である点で共通するといえ、かつ、引用例２には、よく制御されたしきい値を有するＭＯＳ構造デバイスを製造することが記載されていることから、引用発明において、引用例２の記載に基づき、「ゲート酸化物に隣接する領域に未反応部分が残るようにポリＳｉ薄膜を全体をシリサイド化」するものとすることは当業者が適宜なし得たことである。
　
　よって、仮に、相違点１が実質的なものであったとしても、引用発明において、引用例２の記載に基づき、シリサイド化の際に、補正発明のように、「前記ポリシリコン本体の実質的に全体をシリサイド化すべく、シリサイド化プロセスを実行する」ことは当業者であれば適宜なし得たことである。
　
(c)以上のとおりであるから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点２について
(a)引用発明において、ポリＳｉ薄膜に注入されるリン、ＢＦ２が、それぞれｎ型ドーパント種、ｐ型ドーパント種であることは技術常識であり、かつ、上記「ウ（ア）引用例１」の摘記事項(d)には、「表Ｉに示されるように、ｎ＋、ｐ＋、及びアンドープのポリＳｉ上のニッケルシリサイドの仕事関数の相違を得た。」と記載されていることを勘案すると、引用発明においても、補正発明の「前記シリサイド化の後の前記ポリシリコン本体の所望の仕事関数に応じて選択されたドーパント種」という構成を実質的に備えているといえる。
　したがって、相違点２は実質的なものではない。
　
(b)仮に、引用発明が当該構成を実質的に備えているといえないとしても、ポリシリコン本体のドーパント種を選択することにより、ゲートの仕事関数を制御でき、したがって、しきい値電圧を制御できることは技術常識であるから、引用発明において、上記相違点２に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。
　
(c)よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）相違点３について
(a)本願の明細書の段落【００１１】〜【００１８】には、第１実施形態について記載され、段落【００１１】〜【００１４】にはその製造工程が説明されており、そして、図１に示される工程でゲート酸化膜３４上にポリシリコン本体３６を形成し、図２に示される工程でイオン３９をポリシリコン本体中にイオン注入３８し、図４に示される工程でイオン３９をポリシリコン本体中にさらなるイオン注入５０し、これらのインプラント後に活性アニーリングを実行し、図５に示される工程で金属層６０をたい積し、その後、急速熱アニーリングし、金属層をポリシリコン本体のシリコンと反応させてシリサイド化させることが開示されている。
　他方、引用発明は、「シリコン基板上にゲート酸化物を成長し、　ポリＳｉ薄膜を堆積し、続いてリン又はＢＦ２を注入し、　ピュアＮ２中でアニールし、　前記ポリＳｉ薄膜上にＮｉ薄膜を堆積し」、「高速熱アニールによりピュアＮｉ２Ｓｉ及びＮｉＳｉを形成する」ことを含むものである。
　そうすると、引用発明においても上記第１実施形態と同様に、ポリＳｉ薄膜中にドーパントをイオン注入した後にアニールをし、金属層を堆積し、その後シリサイド化させるものであるといえるから、引用例１には、シリサイド化の際にドーパント種が下方に移動することは記載されていないものの、引用発明は、補正発明の「前記シリサイド化プロセスを実行するステップは、『前記シリサイド化により前記ドーパント種が下方に移動して』、実行される」という構成を実質的に備えているといえる。
　そして、ゲートのドーパント種の濃度分布により、しきい値電圧を制御できることは技術常識であるから、引用発明において、シリサイド化の際に、ドーパント種が「所望の濃度とされた領域が得られるように実行される」ものとすることは、当業者であれば適宜なし得たことである。
　
(b)仮に、引用発明が補正発明の当該構成を実質的に備えているといえないとしても、引用例２には、ヒ素は基板１０２の方へ押し出されるが、基板１０２内に押し出されることは実質的にはなく、所望のしきい値電圧を得られる旨が開示されているといえるから、引用例２には、シリサイド化の際に、「ドーパント種が下方に移動して、所望の濃度とされた領域が得られるように実行される」という構成が開示されているといえる。
　そして、引用例２には、よく制御されたしきい値を有するＭＯＳ構造デバイスを製造することが記載されていることから、引用発明において、引用例２の記載に基づき、補正発明のように、「前記シリサイド化プロセスを実行するステップは、前記シリサイド化により前記ドーパント種が下方に移動して、前記仕事関数に応じて選択されたドーパント種が所望の濃度とされた領域が得られるように実行される」ものとすることは当業者であれば容易になし得たことである。
　
(c)以上のとおりであるから、引用発明において、上記相違点３に係る補正発明の構成を採用することは、引用例２に接した当業者であれば適宜又は容易になし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（エ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び引用例２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
キ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載された事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　  
　以上のとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものでもあるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１ないし２４に係る発明は、平成２２年３月１日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２４に記載された事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である「Ming Qin et al.，Investigation of Polycrystalline Nickel Silicide Films as a Gate Material，Journal of The Electrochemical Society，２００１年，148(5)，G271-G274ページ」（引用例１）には、上記「第２　２（２）ウ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（２）ウ（イ）引用発明」に記載したとおりの引用発明が記載されている。
　
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。