(57)【要約】【課題】キャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関し、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上する。【解決手段】第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極とを有し、前記第１電極と前記第２電極との間に第３電極を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の中心部に設けられた第１誘電体膜と、
前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、
前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、
前記第１電極と前記第２電極との間に設けられた第３電極と
を有することを特徴とするキャパシタ。
【請求項２】
前記第３電極は前記第１電極と接していることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記第１誘電体膜は比誘電率が１０．０以上であり、前記第２の誘電体膜は比誘電率が１０．０未満であることを特徴とする請求項１または請求項２に記載のキャパシタ。
【請求項４】
前記第１誘電体膜と前記第２誘電体膜とは、比誘電率が１０．０未満の同じ誘電体膜であることを特徴とする請求項１または請求項２に記載のキャパシタ。
【請求項５】
前記第３電極は前記第１誘電体膜から離れるにつれて、膜厚が大きくなる部分を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載のキャパシタ。
【請求項６】
半導体基体と、
前記半導体基体上に設けられたキャパシタとを有し、
前記キャパシタは、
第１電極と、
前記第１電極の中心部に設けられた第１誘電体膜と、
前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、
前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、
前記第１電極と前記第２電極との間に設けられた第３電極と
を有することを特徴とする半導体装置。
【請求項７】
前記第２誘電体膜が、前記半導体基体に設けられた素子部上に延在していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記素子部は、抵抗、トランジスタ、インダクタのうちの少なくとも１つであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
絶縁膜上に第１電極を形成する工程と、
前記第１電極の中心部に第１誘電体膜を設ける工程と、
前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、
前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、
前記第１電極と前記第２電極との間に第３電極を設ける工程と
を有することを特徴とするキャパシタの製造方法。
【請求項１０】
半導体基体上に絶縁膜を介して第１電極を設ける工程と、
前記第１電極の中心部に第１誘電体膜を設ける工程と、
前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、
前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、
前記第１電極と前記第２電極との間に第３電極を設ける工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関し、例えば、ＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）などの高周波・高出力デバイスに用いられる高耐圧・高信頼性を有するキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系ＨＥＭＴなどの高周波・高出力デバイスでは、高周波特性と共に、今後予想される動作電圧の増加などに対応するべくより高耐圧・高信頼性なデバイスの研究開発が進められている。様々なデバイス要素のうち、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などで用いられているＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）キャパシタにおいても同様に耐圧や信頼性の向上が求められている（例えば、特許文献１参照）。
【０００３】
ＭＩＭキャパシタの基本的な構造は、電極と電極の間に絶縁体を挟んだものであり、一般的には、下部電極／誘電体膜／上部電極を順次縦方向に積層し、上面から見た形状が矩形や円形となるように形成している。
【０００４】
しかしながら、この形状を用いた場合、キャパシタに高電圧を印加した時の破壊状況として、キャパシタの上部から見たときの内側の中心付近が破壊する確率が比較的高いという問題があるので、この様子を図２３を参照して説明する。図２３は従来構造のキャパシタの問題点の説明図であり、図２３（ａ）は平面図であり、図２３（ｂ）は図２３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【０００５】
図２３(ｂ)に一例を示すように、従来構造のキャパシタは、下地絶縁膜７１上に下部電極７２／ＳｉＮ膜７３／上部電極７４の積層構造を有している。なお、図においては、誘電体膜としてＳｉＮ膜を用いた平面形状が円形のキャパシタを例に説明している。この従来構図のキャパシタにおいては、図２３（ａ）に示すように、破壊が生じた場合に、中心部に破壊部７５が発生する。これは、誘電体膜であるＳｉＮ膜７３に存在するピンホール（欠陥）により電流のリークパスができてしまうことや、キャパシタの誘電体中心部に電界がより集中するのではないかといった推測がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１２０７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような問題を回避するために、誘電体膜を厚くする手法が多く用いられるので、その事情を図２４を参照して説明する。図２４は耐圧向上手段の説明図であり、図２４（ａ）は従来構造のキャパシタの断面図であり、図２４（ｂ）は従来構造のキャパシタと同じ誘電体膜を用いて同じ容量としたキャパシタの断面図である。また、図２４（ｃ）は、従来構造のキャパシタと同じ平面積及び同じ容量を有するｈｉｇｈ−ｋ膜を用いたキャパシタの断面図である。
【０００８】
図２４（ｂ）に示すように、従来構造のキャパシタと同じ誘電体膜を用いて容量を維持した状態で誘電体膜を厚くすると、キャパシタの面積が増大してしまうことになる。即ち、キャパシタの容量Ｃは、ε０を真空の誘電率、εを誘電体膜の比誘電率、Ｓをキャパシタの平面積、ｄを誘電体膜の膜厚とすると、
Ｃ＝ε０×ε×Ｓ／ｄで表される。したがって、例えば、ＳｉＮ膜７３の膜厚ｄを従来の構造のキャパシタの膜厚ｄの１．５倍にすると、面積Ｓが１．５倍になり、したがって、直径Ｒは（１．５）１／２にする必要がある。このように、キャパシタの平面積が増大するとキャパシタのレイアウトが困難になり、延いてはチップ面積の増大につながる。
【０００９】
一方、図２４（ｃ）に示すように、ｈｉｇｈ−ｋ膜７６を用いた場合には、平面積Ｓ及び容量Ｃ維持したままでキャパシタを構成することができる。しかし、この場合のｈｉｇｈ−ｋ膜７６の膜厚は従来構造のキャパシタの膜厚ｄの（εｈｉｇｈ−ｋ／εＳｉＮ）倍にする必要がある。例えば、ＳｉＮ膜７３の比誘電率を７．０、ｈｉｇｈ−ｋ膜７６の比誘電率を１５とすると、キャパシタの膜厚は２.１５倍（≒１５／７）になる。このように、膜厚が２倍以上に増大すると、段差に起因して後プロセス工程におけるカバレッジの問題が発生することになり、ＭＭＩＣ用デバイスに適用することが困難となる懸念がある。
【００１０】
したがって、半導体装置において、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することを目的とする。
【課題を解決するための手段】
【００１１】
開示する一観点からは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とするキャパシタが提供される。
【００１２】
また、開示する別の観点からは、半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とする半導体装置が提供される。
【００１３】
また、開示するさらに別の観点からは、絶縁膜上に第１電極を形成する工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極と前記第２電極との間に第３電極を設ける工程とを有することを特徴とするキャパシタの製造方法が提供される。
【００１４】
また、開示するさらに別の観点からは、半導体基体上に絶縁膜を介して第１電極を設ける工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極と前記第２電極との間に第３電極を設ける工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
開示のキャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法によれば、キャパシタの面積を増大することなく且つカバレッジの問題の発生を抑制して耐圧を向上することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態のキャパシタを備えた半導体装置の説明図である。
【図２】本発明の実施におけるキャパシタ構造の説明図である。
【図３】本発明の実施例１の化合物半導体装置の説明図である。
【図４】本発明の実施例１の化合物半導体装置の製造工程の途中までの説明図である。
【図５】本発明の実施例１の化合物半導体装置の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の化合物半導体装置の製造工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１の化合物半導体装置の製造工程の図６以降の途中までの説明図である。
【図８】本発明の実施例１の化合物半導体装置の製造工程の図７以降の途中までの説明図である。
【図９】本発明の実施例１の化合物半導体装置の製造工程の図８以降の途中までの説明図である。
【図１０】本発明の実施例１の化合物半導体装置の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例１の化合物半導体装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例１の化合物半導体装置の製造工程の図１１以降の説明図である。
【図１３】本発明の実施例２の化合物半導体装置の説明図である。
【図１４】本発明の実施例２の化合物半導体装置の製造工程の途中までの説明図である。
【図１５】本発明の実施例２の化合物半導体装置の製造工程の図１４以降の途中までの説明図である。
【図１６】本発明の実施例２の化合物半導体装置の製造工程の図１５以降の途中までの説明図である。
【図１７】本発明の実施例２の化合物半導体装置の製造工程の図１６以降の説明図である。
【図１８】本発明の実施例３の化合物半導体装置の説明図である。
【図１９】本発明の実施例４の化合物半導体装置の製造工程の途中までの説明図である。
【図２０】本発明の実施例４の化合物半導体装置の製造工程の図１９以降の途中までの説明図である。
【図２１】本発明の実施例４の化合物半導体装置の製造工程の図２０以降の説明図である。
【図２２】本発明の実施例５の化合物半導体装置の説明図である。
【図２３】従来構造のキャパシタの問題点の説明図である。
【図２４】耐圧向上手段の説明図である。
【発明を実施するための形態】
【００１７】
ここで、図１及び図２を参照して、本発明の実施の形態のキャパシタ及び半導体装置を説明する。図１は、本発明の実施の形態のキャパシタを備えた半導体装置の説明図であり、図１(ａ)は、要部断面図であり、図１(ｂ)はキャパシタの拡大断面図である。本発明の実施の形態の半導体装置は、半導体基体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｂｏｄｙ）１上に、絶縁膜４を介してキャパシタ１０を設けている。なお、図においては、絶縁膜４上に素子部３を保護する層間絶縁膜５等が設けられている。
【００１８】
半導体基体１は、シリコン基板自体でも良いし、シリコン基板、ＧａＮ基板、ＳｉＣ基板或いはサファイヤ基板上にＧａＮ系半導体層を積層した積層基体、或いは、ＧａＡｓ基板やＩｎＰ基板上にIII-Ｖ族化合物半導体層を積層した積層基体等を用いる。この半導体基体１には、素子分離領域２が設けられ、この素子分離領域２で囲まれた素子部３にはＨＥＭＴ等のトランジスタ、抵抗、インダクタの少なくとも１つの素子が設けられている。なお、素子分離領域２は、Ａｒ等のイオンを注入して形成しても良いし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造で形成しても良い。
【００１９】
このキャパシタ１０は、第１電極１１の中心部に第１誘電体膜１３が配置されるとともに、この第１誘電体膜１３の周囲を囲むように第１誘電体膜１３より膜厚の小さな第２誘電体膜１４が設けられている。この第１誘電体膜１３を覆うとともに、第２誘電体膜１４の少なくとも一部を覆うように第２電極１５が設けられている。第１誘電体膜１３の比誘電率は、第２誘電体膜１４の比誘電率より大きいか或いは同じにする。
【００２０】
また、第１誘電体膜１３と第２誘電体膜１４の膜厚差を補償するように第３電極１２を設けており、それにより、第１誘電体膜１３の下底面或いは上底面と第２誘電体膜１３の下底面或いは上底面を面一にして、キャパシタ１０の上面を平坦にする。
【００２１】
第３電極１２は、第２誘電体膜１４の下底面に接するように設けても良い。この場合、第３電極１２の第１誘電体膜１３に近接する側においてテーパ構造を有するようにしても良い。テーパ構造を設けることで、第１電極１１と第３電極１２との全体構造が、階段状に変化する構造から緩やかに膜厚が変化する構造になるので、電界を緩和することが可能になり、それにより耐圧を高めることが可能になる。なお、テーパ構造を形成するためには、庇状構造を有する多層レジストパターンを用いて斜め方向から第３電極１２となる導電材料をスパッタ或いは真空蒸着すれば良い。
【００２２】
或いは、第３電極は、第２誘電体膜１４の上底面に接するように設けても良い。この場合には、第３電極を第２電極１５と同時に一体形成しても良い。
【００２３】
第１誘電体膜１３を比誘電率が１０．０以上の誘電体膜とし、第２誘電体膜１４を比誘電率が１０．０未満の誘電体膜とする。但し、場合によっては、第１誘電体膜１３と第２誘電体膜１４を比誘電率が１０．０未満の同じ誘電体膜としても良い。なお、１０．０以上の比誘電率は、高誘電体の比誘電率の典型的な値である。
【００２４】
図１(ｂ)に示すように、キャパシタ全体に平面積（πＲ２２／４）を従来キャパシタの平面積と同じにした状態で、中央部に設ける第１誘電体膜１３の膜厚ｄ１を従来構造のキャパシタの誘電体膜の厚さより厚くすることによって、耐圧を向上することが可能になる。例えば、第１誘電体膜１３の膜厚ｄ１を従来構造のキャパシタの誘電体膜の厚さより１００ｎｍ程度厚くすることによって、耐圧を１００Ｖ以上高めることが可能になる。
【００２５】
この場合、従来構造と同じ容量を維持するためには、第１誘電体膜１３の厚さをあまり厚くしない場合には、第２誘電体膜１４の膜厚も従来構造のキャパシタの誘電体膜の厚さより厚くすれば良く、周辺部の耐圧も向上することができる。或いは、第２誘電体膜１４の膜厚を従来構造のキャパシタの誘電体膜の厚さと同じにした場合には、従来構造と同じ容量を維持するためには第２誘電体膜１４の平面積、したがって、全体の直径Ｒ２を従来のキャパシタより小さくすれば良く、キャパシタの占有面積を低減することができる。
【００２６】
比誘電率が１０．０以上の誘電体膜としては、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ２、Ｙ２Ｏ３、ＨｆＡｌＯＮ、ＺｒＯ２、Ｈｆ３Ｎ４、Ｚｒ３Ｎ４、ＴｉＯ２或いはＴａ２Ｏ５のいずれかを用いることが望ましい。また、比誘電率が１０．０未満の誘電体膜としては、ＳｉＮ（Ｓｉ３Ｎ４）或いはＳｉＯＮのいずれかが望ましい。
【００２７】
いずれの誘電体膜構造であっても、同じ平面積で同じ容量を維持するためには、従来構造のキャパシタより厚くなるので、ステップカバレッジを良好にするために、第２誘電体膜１４を半導体基体１に設けられた素子部３上に延在させることが望ましい。このように、第２誘電体膜１４を半導体基体１に設けられた素子部３上に延在させることにより、段差に起因して層間絶縁膜６に亀裂が入るなどにより不純物が浸透して、低耐圧を引き起こす懸念を回避することが可能になる。
【００２８】
このような構造を形成するためには、半導体基体１上に絶縁膜４（５）を介して第１電極１１を設け、第１電極１１の中心部に第１誘電体膜１３を設ける。次いで、第１誘電体膜１３の周囲を囲むように第１誘電体膜１３より小さい膜厚と第１誘電体膜１３より小さいか或いは同じ比誘電率とを有する第２誘電体膜１４を設ける。次いで、第１誘電体膜１３を覆い且つ第２誘電体膜１４の少なくとも一部を第２電極１４で覆う。この時、第１電極１１と第２電極１５との間に第３電極１２を設ければ良い。
【００２９】
図２は、本発明の実施の形態におけるキャパシタ構造の説明図であり、図２(ａ)は従来構造のキャパシタの断面図であり、図２(ｂ)乃至図２(ｄ)は実施の形態のキャパシタの断面図である。ここで、具体的に数値評価するために、第１誘電体膜１３の比誘電率を１５とし、第２誘電体膜１４の比誘電率を計算を簡単にするために５と仮定する。
【００３０】
まず、図２(ａ)に示すように、全体をＳｉＮ膜で構成した場合、全体の直径をｒ１を３０μｍとし、第１誘電体膜に相当する中央部部分の直径Ｒ１を２０μｍとし、膜厚ｄ１を２００ｎｍとする。この場合の容量Ｃは、中央部の容量が９．７３×１０−１４Ｆとなり、周辺部の容量は１２．２×１０−１４Ｆとなり、全体で、約２１．９×１０−１４Ｆとなる。
【００３１】
図２(ｂ)に示すように、平面積及び容量を維持した状態で、直径がＲ１の中央部のみを等価な容量となる厚さＤ１の第１誘電体膜１３に置き換える。この場合のＤ１は約４２７ｎｍとなり、約２．１４倍の厚さになる。しかし、第２誘電体膜１４を素子部(３)へ延在させて層間絶縁膜として用いることによって、段差を解消することが可能になる。
【００３２】
図２(ｃ)に示すように、平面積及び容量を維持した状態で全体の厚さＤ２をあまり厚くしないためには、第１誘電体膜１３による容量の増加を、周辺部の第２誘電体膜１４の膜厚ｄ２を従来構造より増加させて第２誘電体膜１４による容量を低下させれば良い。例えば、Ｄ２＝３００ｎｍとした場合には、ｄ２≒０．２４３ｎｍにすれば良い。なお、この場合には、段差は図２(ｂ)に比べて小さくなるため、必ずしも、第２誘電体膜１４を素子部(３)に延在させる必要はない。
【００３３】
図２(ｄ)に示すように、平面積及び容量を維持した状態で全体の厚さＤ２をあまり厚くせず、且つ、第２誘電体膜１４の膜厚ｄ１を維持するためには、第２誘電体膜１４の平面積、したがって、全体の直径ｒ２を小さくすれば良い。例えば、ｄ１＝２００ｎｍとした場合には、ｒ２≒２７．２μｍにすれば良く、キャパシタの占有面積を低減することが可能になる。なお、ここでは、キャパシタの平面形状を円形として説明したが、正方形や長方形等の形状でも同じである。なお、ここでは、半導体装置に搭載するＭＩＭキャパシタとして説明しているが、半導体装置とは関係ないキャパシタとしても良いものである。
【実施例１】
【００３４】
次に、図３乃至図１２を参照して、本発明の実施例１の化合物半導体装置を説明する。図３は、本発明の実施例１の化合物半導体装置の説明図であり、図３(ａ)は要部断面図であり、図３(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例１の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。
【００３５】
半導体基体は、シリコン基板２１上にＡｌＮバッファ層２２を介して、ｉ型ＧａＮ電子走行層２３、ｎ型ＡｌＧａＮ電子供給層２４及びｎ型ＧａＮキャップ層２５を順次積層した積層構造を有している。素子分離領域２６を形成して素子形成を設け、この素子形成領域においてｎ型ＧａＮキャップ層２５上にゲート電極３５を設けるとともにゲート電極３５を挟んでソース電極２９及びドレイン電極３０を設けてＨＥＭＴを形成している。なお、ゲート構造としてはゲートリセス構造を用いても良い。
【００３６】
ＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むように周辺下部電極４４を設け、この周辺下部電極４４上にＳｉＮ膜４５を設ける。このＨｆＳｉＯ膜４０とＳｉＮ膜４５の表面が面一になるようにしたのち、上部電極５０を設け、全体を層間絶縁膜５１で覆う。この時、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。
【００３７】
本発明の実施例１においては、図３(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ１を２０μｍとし、厚さｄ１を３００ｎｍとする。また、全体の直径Ｒ２を３０μｍとし、ＳｉＮ膜４５の厚さｄ２を２４３ｎｍとする。このような構成により、約２×１０−１３Ｆの容量を有するＭＩＭキャパシタとなる。
【００３８】
次に、図４乃至図１２を参照して、本発明の実施例１の化合物半導体装置の製造工程を説明する。まず、図４(ａ)に示すように、シリコン基板２１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、厚さが２００ｎｍのＡｌＮバッファ層２２を形成する。引き続いて、厚さが１μｍのｉ型ＧａＮ電子走行層２３、厚さが３０ｎｍでＳｉ濃度が５×１０１８ｃｍ−３のｎ型ＡｌＧａＮ電子供給層２４、及び、厚さが５ｎｍでＳｉ濃度が５×１０１８ｃｍ−３のｎ型ＧａＮキャップ層２５を順次成長させる。この時、ｉ型ＧａＮ電子走行層２３のｎ型ＡｌＧａＮ電子供給層２４との界面近傍に２次元電子ガス層が形成される。
【００３９】
この時の、成長条件としては、ＡｌＮを成長させる場合には、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ３）ガスの混合ガスを用いる。ＧａＮを成長させる場合には、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ３ガスの混合ガスを用いる。ＡｌＧａＮを成長させる場合には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ３ガスの混合ガスを用いる。共通原料であるＮＨ３ガスの流量は、１００ｓｃｃｍ〜１００００ｓｃｃｍ程度とする。また、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型ＡｌＧａＮ電子供給層２４及びｎ型ＧａＮキャップ層２５を成長させる場合には、不純物源としてシラン(ＳｉＨ４)ガスを用いる。
【００４０】
次いで、図４(ｂ)に示すように、アルゴン（Ａｒ）をイオン注入することによって、素子分離領域２６を形成し、この素子分離領域２６で囲まれた領域を素子形成領域とする。
【００４１】
次いで、図４(ｃ)に示すように、ソース・ドレイン電極形成用の開口部を有するリフトオフ用のレジストパターン２７を設けたのち、スパッタ法を用いて、Ｔｉ／Ａｌ膜２８を堆積する。ここでは、Ｔｉ膜の膜厚を２０ｎｍとし、Ａｌ膜の膜厚を２００ｎｍとする。
【００４２】
次いで、図５(ｄ)に示すように、レジストパターン２７とともに、その上に堆積したＴｉ／Ａｌ膜２８をリフトオフにより除去することによって、ソース電極２９及びドレイン電極３０が形成される。 次いで、図５(ｅ)に示すように、プラズマＣＶＤ法を用いて、全面に表面保護膜となる厚さが４０ｎｍの窒化膜３１を設ける。
【００４３】
次いで、図５(ｆ)に示すように、ゲート開口部３３を有するレジストパターン３２を設けて、ゲート開口部３３に露出するＳｉＮ膜２５をＣＦ４を用いたドライエッチングにより選択的に除去する。
【００４４】
引き続いて、図６(ｇ)に示すように、スパッタ法により、Ｎｉ／Ａｕ膜３４を堆積する。ここでは、Ｎｉ膜の厚さを３０ｎｍとし、Ａｕ膜の厚さを４００ｎｍとする。次いで、図６(ｈ)に示すように、レジストパターン３２とともに、その上に堆積した、Ｎｉ／Ａｕ膜３４をリフトオフにより除去することによってゲート電極３５が形成される。次いで、図６(ｉ)に示すように、ＣＶＤ法を用いて素子部を保護する層間絶縁膜３６として厚さが１００ｎｍのＳｉＮ膜を堆積する。
【００４５】
次いで、図７(ｊ)に示すように、下部電極用の開口部を有するレジストパターン３７を設けたのち、スパッタ法を用いてＴｉ／Ｐｔ／Ａｕ膜３８を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。
【００４６】
次いで、図７(ｋ)に示すように、レジストパターン３７とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜３８をリフトオフにより除去することによって下部電極３９が形成される。次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて厚さが、３００ｎｍのＨｆＳｉＯ膜４７を堆積する。この成膜工程においては、Ｈｆ源として（ｔ−Ｃ４Ｈ９Ｏ）４Ｈｆを用い、Ｓｉ源としてＳｉ２Ｈ６を用い、Ｏ源としてＯ２を用い、キャリアガスとしてＮ２ガスを用いて成膜する。
【００４７】
次いで、図８（ｌ）に示すように、直径(Ｒ１)が２０μｍのレジストパターン４１を設けて、ＨｆＳｉＯ膜４０の露出をエッチングして、キャパシタ誘電体膜の中心部とする。次いで、図８(ｍ)に示すように、レジストパターン４１を除去したのち、新たなレジストパターン４２を設け、次いで、全体の膜厚が５７ｎｍとなるようにＴｉ／Ｐｔ／Ａｕ膜４３を堆積する。
【００４８】
次いで、図９(ｎ)に示すように、レジストパターン４２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４３をリフトオフにより除去することによって周辺下部電極４４が形成される。次いで、図９(ｏ)に示すように、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。
【００４９】
次いで、図１０(ｐ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン４６を設ける。次いで、図１０(ｑ)に示すように、レジストパターン４６をマスクとしてＣＦ４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングして、ＳｉＮ膜４５の表面がＨｆＳｉＯ膜４０の上面とほぼ面一になるようにする。
【００５０】
次いで、図１１(ｒ)に示すように、レジストパターン４６を除去したのち、新たにレジストパターン４７とレジストパターン４８による二層レジストパターンを形成する。この時、上層のレジストパターン４８が横方向に突出して庇状部を有するレジストパターンとする。
【００５１】
次いで、図１１(ｓ)に示すように、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜４９を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。
【００５２】
次いで、図１２(ｔ)に示すように、レジストパターン４７，４８とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４９をリフトオフにより除去することによって上部電極５０が形成される。次いで、図１２(ｕ)に示すように、ＣＶＤ法を用いて全面に層間絶縁膜５１となるＳｉＯ２膜を堆積することによって、本発明の実施例１の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極３９及び上部電極５０には配線が接続されており、所定の回路を形成している。
【００５３】
本発明の実施例１においては、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
【実施例２】
【００５４】
次に、図１３乃至図１７を参照して、本発明の実施例２の化合物半導体装置を説明するが、この実施例２ではＨｆＳｉＯ膜とＳｉＮ膜の膜厚差を補う周辺電極を周辺上部電極として設けたもので、基本的な製造工程等は上記の実施例１と同様である。図１３は、本発明の実施例２の化合物半導体装置の説明図であり、図１３(ａ)は要部断面図であり、図１３(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例２の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。
【００５５】
実施例２のＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むようにＳｉＮ膜４５を設ける。ＳｉＮ膜４５の上面に周辺上部電極５４を設けて、ＨｆＳｉＯ膜４０と周辺上部電極５４の表面が面一になるようにしたのち、上部電極５０を設け、全体を層間絶縁膜５１で覆う。この時も、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。
【００５６】
本発明の実施例２においても、図１３(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ１を２０μｍとし、厚さｄ１を３００ｎｍとする。また、全体の直径Ｒ２を３０μｍとし、ＳｉＮ膜４５の厚さｄ２を２４３ｎｍとする。このような構成により、約２×１０−１３Ｆの容量を有するＭＩＭキャパシタとなる。
【００５７】
次に、図１４乃至図１７を参照して、本発明の実施例２の化合物半導体装置の製造工程を説明する。まず、図１４(ａ)に示すように、上記の実施例１の図８(ｌ)までの工程と同様の工程で、下部電極３９の中央部に厚さが、３００ｎｍで、直径が２０μｍのＨｆＳｉＯ膜４０を形成する。次いで、図１４(ｂ)に示すように、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。
【００５８】
次いで、図１５(ｃ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン４６を設ける。次いで、図１５(ｄ)に示すように、レジストパターン４６をマスクとしてＣＦ４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングして、ＳｉＮ膜４５の露出表面を平坦化する。
【００５９】
次いで、図１６（ｅ）に示すように、レジストパターン４６を除去したのち、直径が２０μｍと３０μｍの間のドーナツ状の開口部を有する新たなレジストパターン５２を設け、次いで、全体の膜厚が５７ｎｍとなるようにＴｉ／Ｐｔ／Ａｕ膜５３を堆積する。次いで、図１６(ｆ)に示すように、レジストパターン５２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜５３をリフトオフにより除去することによって周辺上部電極５４が形成される
【００６０】
次いで、図１７(ｇ)に示すように、新たにレジストパターン５５とレジストパターン５６による二層レジストパターンを形成する。この時、上層のレジストパターン５６が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜５７を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。
【００６１】
次いで、図１７(ｈ)に示すように、レジストパターン５５，５６とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜５７をリフトオフにより除去することによって上部電極５８が形成される。次いで、ＣＶＤ法を用いて全面に層間絶縁膜５９となるＳｉＯ２膜を堆積することによって、本発明の実施例２の化合物半導体装置の基本構造が完成する。なお、図示は省略するものの、下部電極３９及び上部電極５８には配線が接続されており、所定の回路を形成している。
【００６２】
本発明の実施例２においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
【実施例３】
【００６３】
次に、図１８を参照して本発明の実施例３の化合物半導体装置を説明するが、周辺上部電極を上部電極と同時に一体形成した以外は、上記の実施例２と同様であるので、構造のみ図示する。図１８は、本発明の実施例３の化合物半導体装置の説明図であり、図１８(ａ)は要部断面図であり、図１８(ｂ)はＭＩＭキャパシタの拡大図である。本発明の実施例３の化合物半導体装置は、半導体基体上に、ＳｉＮ膜３１及び層間絶縁膜３６を介してＭＩＭキャパシタが設けられている。
【００６４】
実施例２のＭＩＭキャパシタは、下部電極３９の中心部にｈｉｇｈ−ｋ膜としてＨｆＳｉＯ膜４０を設けるとともに、ＨｆＳｉＯ膜４０の周囲を囲むようにＳｉＮ膜４５を設ける。ＳｉＮ膜４５の上面とＨｆＳｉＯ膜４０の上面を覆うように周辺上部電極と一体形成された上部電極６０を設ける。次いで、全体を層間絶縁膜５９で覆う。この時も、ＳｉＮ膜４５をＨＥＭＴを形成した素子形成領域に延在させて層間絶縁膜として用いる。上部電極を形成する際には、全面に上部電極となる導電体膜を形成したのち、ＣＭＰ（化学機械研磨)法により平坦し、エッチングにより円形パターンに加工すれば良い。
【００６５】
本発明の実施例３においても、図１８(ｂ)に示すように、ＨｆＳｉＯ膜４０の直径Ｒ１を２０μｍとし、厚さｄ１を３００ｎｍとする。また、全体の直径Ｒ２を３０μｍとし、ＳｉＮ膜４５の厚さｄ２を２４３ｎｍとする。このような構成により、約２×１０−１３Ｆの容量を有するＭＩＭキャパシタとなる。
【００６６】
本発明の実施例３においても、キャパシタ誘電体膜の中央部を高誘電率膜で形成しているので、ＳｉＮ膜の場合に比べて厚く形成することができ、ＭＩＭキャパシタの耐圧を向上することができる。また、周辺キャパシタ誘電体膜となるＳｉＮ膜４５を素子形成領域まで延在させて層間絶縁膜の一部としているので、表面段差を少なくすることででき、カバレッジを良好にすることができる。
【実施例４】
【００６７】
次に、図１９乃至図２１を参照して、本発明の実施例４の化合物半導体装置を説明するが、ＭＩＭキャパシタの構造以外は上記の実施例１と同様であるので、ＭＩＭキャパシタの製造工程のみを説明する。図１９(ａ)に示すように、実施例１の図７(ｊ)までの工程と同様の工程で下部電極３９を形成する。次いで、直径が２０μｍと直径が３０μｍの間のドーナツ状の開口部を有するレジストパターン６１とレジストパターン６２による二層レジストパターンを形成する。この時、上層のレジストパターン６２が横方向に突出して庇状部を有するレジストパターンとする。次いで、傾斜スパッタ法を用いて全面に全体の厚さが５７ｎｍのＴｉ／Ｐｔ／Ａｕ膜６３を堆積する。この時、レジストパターン６２が傾斜スパッタの際に影になるので開口部の両端部にテーパ部が形成される。
【００６８】
次いで、図１９（ｂ)に示すように、レジストパターン６１，６２とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜６３をリフトオフにより除去することによってテーパ部を有する周辺下部電極６４が形成される。次いで、ＣＶＤ法を用いて厚さが３００ｎｍのＨｆＳｉＯ膜４０を堆積する。次いで、図１９(ｃ)に示すように、直径が２０μｍのレジストパターン６５を設けて、ＨｆＳｉＯ膜４０の露出部をエッチングする。
【００６９】
次いで、図２０(ｄ)に示すように、レジストパターン６５を除去したのち、プラズマＣＶＤ法を用いて厚さが２４３ｎｍのＳｉＮ膜４５を堆積する。次いで、図２０(ｅ)に示すように、ＳｉＮ膜４５の突出部を囲む開口部を有するレジストパターン６６を設け、レジストパターン６６をマスクとしてＣＦ４を用いたドライエッチングによりＳｉＮ膜４５の突出部をエッチングする。この時、ＳｉＮ膜４５の表面がＨｆＳｉＯ膜４０の上面とほぼ面一になるようにする。
【００７０】
次いで、図２１(ｆ)に示すように、レジストパターン６６を除去したのち、新たにレジストパターン４７とレジストパターン４８による二層レジストパターンを形成する。この時、上層のレジストパターン４８が横方向に突出して庇状部を有するレジストパターンとする。次いで、スパッタ法を用いて全面にＴｉ／Ｐｔ／Ａｕ膜４９を堆積する。ここでは、Ｔｉ膜の膜厚を５０ｎｍとし、Ｐｔ膜の膜厚を１００ｎｍとし、Ａｕ膜の膜厚を５０ｎｍとする。
【００７１】
次いで、図２１(ｇ)に示すように、レジストパターン４７，４８とともに、その上に堆積した、Ｔｉ／Ｐｔ／Ａｕ膜４９をリフトオフにより除去することによって上部電極５０が形成される。
【００７２】
本発明の実施例４においては、周辺下部電極６４の端部をテーパ状にしているので、ステップ状に変化する場合と比べて膜厚変化が緩やかになり、周辺下部電極６４の端部における電界集中を緩和することができる。それによって耐圧をより向上することが可能になる。
【実施例５】
【００７３】
次に、図２２を参照して、本発明の実施例５の化合物半導体装置を説明するが、ＭＩＭキャパシタのキャパシタ誘電体膜をＳｉＮ膜のみで形成した以外は上記の実施例４と同様であるので、ＭＩＭキャパシタの構造のみ図示する。図２２に示すように、直径２０μｍの中央部の誘電体膜を厚さが３００ｎｍのＳｉＮ膜６７で形成するとともに、周辺部のキャパシタ誘電体膜を厚さが１７３ｎｍのＳｉＮ膜４５で形成する。
【００７４】
この実施例５においては、中心部を従来構造のキャパシタに比べて１．５倍の厚さの３００ｎｍのＳｉＮ膜６７で形成しているので。従来構造のキャパシタに比べて耐圧を向上することができる。また、周辺部のＳｉＮ膜４５は、同じ平面積で同じ容量を維持するために２００ｎｍより薄い１７３ｎｍにしているが、周辺部での破壊は生じにくいので耐圧に問題はない。また、キャパシタ誘電体膜を従来と同様にＳｉＮ膜のみで形成しているので、原料ガスやエッチングガスは一種類で良く、製造が容易になる。
【００７５】
ここで、実施例１乃至実施例５を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１)第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とするキャパシタ。
（付記２）前記第３電極は前記第１電極と接していることを特徴とする付記１に記載のキャパシタ。
（付記３）前記第１誘電体膜は比誘電率が１０．０以上であり、前記第２の誘電体膜は比誘電率が１０．０未満であることを特徴とする付記１または付記２に記載のキャパシタ。
（付記４）前記第１誘電体膜と前記第２誘電体膜とは、比誘電率が１０．０未満の同じ誘電体膜であることを特徴とする付記１または付記２に記載のキャパシタ。
（付記５)前記第３電極が、前記第２誘電体膜と前記第１電極との間に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載のキャパシタ。
（付記６)前記第３電極が、前記第２の誘電体膜と前記第２電極との間に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載のキャパシタ。
（付記７)前記第３電極が、前記第２電極と一体形成されていることを特徴とする付記６に記載のキャパシタ。
（付記８）前記第３電極は前記第１誘電体膜から離れるにつれて、膜厚が大きくなる部分を含むことを特徴とする付記１乃至付記４のいずれか１項に記載のキャパシタ。
（付記９)前記比誘電率が１０．０以上の誘電体膜が、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ２、Ｙ２Ｏ３、ＨｆＡｌＯＮ、ＺｒＯ２、Ｈｆ３Ｎ４、Ｚｒ３Ｎ４、ＴｉＯ２或いはＴａ２Ｏ５のいずれかであることを特徴とする付記１乃至付記７のいずれか１に記載のキャパシタ。
（付記１０)前記比誘電率が１０．０未満の誘電体膜が、Ｓｉ３Ｎ４或いはＳｉＯＮのいずれかであることを特徴とする付記１乃至付記９のいずれか１に記載のキャパシタ。
（付記１１）半導体基体と、前記半導体基体上に設けられたキャパシタとを有し、前記キャパシタは、第１電極と、前記第１電極の中心部に設けられた第１誘電体膜と、前記第１誘電体膜の周囲を囲んで設けられた前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜と、前記第１誘電体膜を覆い、前記第２誘電体膜の少なくとも一部を覆った第２電極と、前記第１電極と前記第２電極との間に設けられた第３電極とを有することを特徴とする半導体装置。
（付記１２）前記第２誘電体膜が、前記半導体基体に設けられた素子部上に延在していることを特徴とする付記１１に記載の半導体装置。
（付記１３）前記素子部は、抵抗、トランジスタ、インダクタのうちの少なくとも１つであることを特徴とする付記１２に記載の半導体装置。
（付記１４）絶縁膜上に第１電極を形成する工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極または前記第２電極との間に第３電極を設ける工程とを有することを特徴とするキャパシタの製造方法。
（付記１５）半導体基体上に絶縁膜を介して第１電極を設ける工程と、前記第１電極の中心部に第１誘電体膜を設ける工程と、前記第１誘電体膜の周囲を囲むように前記第１誘電体膜より小さい膜厚と前記第１誘電体膜より小さいか或いは同じ比誘電率とを有する第２誘電体膜を設ける工程と、前記第１誘電体膜を覆い且つ前記第２誘電体膜の少なくとも一部を第２電極で覆う工程と、前記第１電極または前記第２電極との間に第３電極を設ける工程とを有することを特徴とする半導体装置の製造方法。
【符号の説明】
【００７６】
１  半導体基体
２  素子分離領域
３  素子部
４  絶縁膜
５  層間絶縁膜
６  層間絶縁膜
１０  キャパシタ
１１  第１電極
１２  第３電極
１３  第１誘電体膜
１４  第２誘電体膜
１５  第２電極
２１  シリコン基板
２２  ＡｌＮバッファ層
２３  ｉ型ＧａＮ電子走行層
２４  ｎ型ＡｌＧａＮ電子供給層
２５  ｎ型ＧａＮキャップ層
２６  素子分離領域
２７  レジストパターン
２８  Ｔｉ／Ａｌ膜
２９  ソース電極
３０  ドレイン電極
３１  ＳｉＮ膜
３２  レジストパターン
３３  開口部
３４  Ｎｉ／Ａｕ膜
３５  ゲート電極
３６  層間絶縁膜
３７  レジストパターン
３８，４３，４９，５３，５７，６３  Ｔｉ／Ｐｔ／Ａｕ膜
３９  下部電極
４０  ＨｆＳｉＯ膜
４１，６５  レジストパターン
４２，５２  レジストパターン
４４，６４  周辺下部電極
４５  ＳｉＮ膜
４６，６６  レジストパターン
４７，５５  レジストパターン
４８，５６  レジストパターン
５０，５８，６０  上部電極
５１，５９  層間絶縁膜
５４  周辺上部電極
６１  レジストパターン
６２  レジストパターン
６７  ＳｉＮ膜
７１  下地絶縁膜
７２  下部電極
７３  ＳｉＮ膜
７４  上部電極
７５  破壊部
７６  ｈｉｇｈ−ｋ膜
【図１】
2017017272.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2017017272.tif 000007
【図６】
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【図７】
2017017272.tif 000009
【図８】
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【図９】
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【図１０】
2017017272.tif 000012
【図１１】
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【図１２】
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【図１３】
2017017272.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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