【事件の表示】
　平成１０年特許願第１６９４１４号「多ポートバーストＤＲＡＭシステム」拒絶査定不服審判事件〔平成１１年　６月２２日出願公開、特開平１１−１６７６２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成１０年４月３０日（パリ条約による優先件主張　１９９７年４月３０日　オーストラリア連邦（ＡＵ））に出願されたものであって、平成２０年９月１２日付け拒絶理由通知に対して平成２０年１１月１８日付けで手続補正がなされたが、平成２１年６月２６日付けで拒絶査定がなされ、これに対して平成２１年１０月５日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。
　審判合議体は、平成２３年６月６日付けで拒絶理由を通知し、これに対し、平成２３年８月９日付けで意見書及び手続補正書が提出されている。
　
２．本願特許請求の範囲
　
　本願の発明は平成２３年８月９日付け手続補正書により補正された特許請求の範囲の請求項１ないし１３に記載されたものと認められるところ、請求項１に係る発明は以下のとおりである。
（以下、これを「本願発明」とする。）
　
［本願発明］
　多ポートバーストダイナミックランダムアクセスメモリ（ＤＲＡＭ）システムであって、
　メモリアレイと、
　前記メモリアレイを制御するコントローラと、
　前記メモリアレイにデータを書き込むための複数の書き込みポートと、
　前記メモリアレイからデータを読み出すための複数の読み出しポートと、
　前記メモリアレイと前記複数の読み出しポートのそれぞれとの間に配置され、データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）出力バッファと、
　前記複数の書き込みポートのそれぞれに後続して配置され、データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）入力バッファと、
　前記複数の読み出しポート及び前記複数の書き込みポートによる前記メモリアレイへのアクセスを、現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする調停手段と、
　を有する多ポートバーストＤＲＡＭシステム。
　
３．審判合議体による拒絶理由通知
　
　当審において平成２３年６月６日付けで通知した拒絶理由の内、［理由２］は以下のとおりである。
　
［理由２］
「　本件出願の全請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　１．特開平２−２８１３５６号公報
　３．特開平５−２３３４２２号公報
　４．特開昭６１−９９９９６号公報
　
　刊行物１には、特にその第９〜１１図からも理解できるように、共有メモリと、前記共有メモリを制御する共有メモリ制御回路と、前記共有メモリにデータを入出力する複数のＣＰＵと、前記共有メモリと前記複数のＣＰＵのそれぞれとの間に配置され、所定のワード数の容量を有し、前記共有メモリから読み出しされたデータを一時的に記憶する複数のリードＦＩＦＯと、前記複数のＣＰＵのそれぞれに後続して配置され、所定のワード数の容量を有し、前記共有メモリに書き込まれる前にデータを一時的に記憶する複数のライトＦＩＦＯと、前記複数のＣＰＵによる共有メモリへのアクセスの調停を行う共有メモリ制御回路と、前記複数のリードＦＩＦＯ及び前記複数のライトＦＩＦＯへの所定数のワードが入出力されたタイミングでアドレスを更新するアドレスカウンタ、を備えるＣＰＵユニット（「回路ユニット１」という。）と共有メモリ部（「回路ユニット２」という。）で構成される共有メモリ装置の発明が記載されている。
　刊行物１に記載された発明は、４ワード毎にデータの入出力を行い、当該ワードが入出力されるタイミングでアドレスを更新するものであることから、本願発明における「前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、割り込まれた場合に、割り込まれた時点のアドレスから再開可能とする」機能を有するものであって、結局、刊行物１に記載された発明は本願発明のシステム全体と等価な動作機能を有するものであると言える。
　本願発明と刊行物１に記載された発明とを対比すると、各回路ユニットの役割分担において両者は相違するものの、各回路ユニットの有する役割分担をどのようにするかは当業者が適宜選択し得る設計的事項にすぎず、刊行物１に記載された発明における回路ユニット１が備えるリードＦＩＦＯ及びライトＦＩＦＯ、アドレスカウンタを回路ユニット２側として回路ユニット間の役割分担を変更すると共に、当該回路ユニットの役割分担の変更に伴ってデータ入出力ポートを設けることによって本願発明の構成とすることは、当業者が格別の困難性なくしてなし得る程度の事項にすぎない。
　したがって、本願発明は刊行物１に記載された発明から当業者が容易に想到し得たものと認められる。
　
　なお、刊行物３には各命令プロセッサからのメモリ参照要求を選択して処理するセレクタが記載されており、刊行物４には上位アドレスカウンタと下位アドレスカウンタとを備えたＤＲＡＭ制御装置が記載されている。」
　
４．引用刊行物に記載された発明
　
　引用刊行物１（引用文献１：特開平２−２８１３５６号公報）には、図面とともに以下の（ア）〜（エ）が記載されている。
　なお、下線は当審において付した。
　
（ア）「（４）
複数のＣＰＵよりアクセスされる共有メモリと該共有メモリの入力データをラッチするライトデータラッチと前記共有メモリからの出力データをラッチするリードデータラッチと共有メモリバスを制御し前記ライトデータラッチおよび前記リードデータラッチを制御する共有メモリ制御回路とを有する共有メモリ部と、ＣＰＵと該ＣＰＵの入力データを記憶してその数を計数し入力順に出力するリードデータ記憶部と前記ＣＰＵからの出力データを記憶してその数を計数し入力順に出力するライトデータ記憶部と前記リードデータ記憶部または前記ライトデータ記憶部のデータ数の計数値と前記ＣＰＵのアドレスロード信号に基づきアドレスを出力するアドレスカウンタと前記ＣＰＵのバスと前記共有メモリバスとの接続を前記共有メモリ制御回路の制御に対応して制御し前記リードデータ記憶部と前記ライトデータ記憶部と前記アドレスカウンタとを制御するインターフェース制御とを有するＣＰＵユニットとを備えたことを特徴とする共有メモリ装置。
（第１頁右下欄第１８行〜第２頁左上欄第１７行）
　
（イ）「以下、本発明の実施例を第１図〜第１１図を用いて説明する。
　第１図〜第２図は第１実施例を示し、第１図は本実施例のブロック図を示し第２図は第１図のタイムチャートを示す。
　第１図においては、共有メモリ部１と１つのＣＰＵユニット２の取り合いを示しているが、ＣＰＵユニット２は複数個共有メモリアドレスバス31および共有メモリデータバス32に接続しているものとする。　
　共有メモリ部１は、共有メモリ10と、共有メモリ10へのデータの入出力を制御するスリーステートバッファであるライトデータバッファ12，リードデータバッファ13と、共有メモリアドレスバス31，共有メモリデータバス32のバス調停を行いライトデータバッファ12，リードデータバッファ13を制御する１つのＬＳＩで構成された共有メモリ制御回路11から構成されている。
　ＣＰＵユニット２は、ＣＰＵ20と、ＣＰＵアドレスバス25を制御するスリーステートバッファであるアドレスバッファ24，ＣＰＵデータバス26を制御するスリーステートバッファであるライトデータバッファ22，リードデータバッファ23と、共有メモリアドレスバス31、共有メモリデータバス32を制御する共有メモリ制御回路11と調整し、ライトデータバッファ22，アドレスバッファ24を制御するインターフェース制御回路21から構成される。第13図に示した従来例との大きな相違は、共有メモリ制御回路11が、バス調停を１つのＬＳＩとして行っていることである。
　次に第２図を用いて動作を説明する。
　ＣＰＵユニット２がＣＰＵ−１，ＣＰＵ−２，ＣＰＵ−３と３つある場合を示しているが、３つに限定されることはない。ＣＰＵ−１〜ＣＰＵ−３はそれぞれバス要求を共有メモリ部１にバス要求信号線３０１を介して行う。共有メモリ制御回路１１よりまずＣＰＵ−１に対してＣＰＵ−１バス使用許可が出されるとＣＰＵ−１のインタフェース制御回路21はａのタイミングでバッファイネーブル信号線203によりアドレスバッファ24をイネーブルとしライト時にはライトデータバッファ22もイネーブルとする。ｂのタイミングは後述するバスサイクル終了信号の立ち上がりのクロック時であり、ＣＰＵ−１パス使用許可信号をインアクティブとする。ｃ，ｄおよびｅ，ｆはそれぞれＣＰＵ−２，ＣＰＵ−３のバス使用許可信号に対する同様のタイミングである。共有メモリ制御回路11から出力されるバスサイクル終了信号のｇのタイミングで共有メモリ制御回路11内のバス調停ロジックはバスの終了準備を始め、次のクロックで上述したＣＰＵ−１バス使用許可をｂのタイミングでインアクティブにすると共にｈのタイミングでバス調停を行う。ｉ，ｊおよびｋ，ｌはそれぞれＣＰＵ−２，ＣＰＵ−３に対する同様のタイミングである。各ＣＰＵユニットのバスサイクルは６サイクルとなりその内訳はＡのアドレスデコード期間、Ｂのメモリアクセスからバスサイクル終了信号完了までの期間、ＣのＣＰＵがバスを切り離しバスの使用権を放棄し調停を行う期間よりなる。これを前述した第14図の場合と比較すると３サイクル短縮されている。そして、バス同期クロックを10ＭＨｚ，メモリアクセスタイムを200ｎsecとして従来例と同じ条件とするとバスサイクルタイムは600ｎsecになる。これはバス調停を共有メモリ制御回路11の１個のＬＳＩで一括して行うことにメリットである。さらに、１個のＬＳＩで行うことにより調停周波数（バス同期クロック）を高周波化できるので高速化が可能となる。」
（第５頁左下欄第６行〜第６頁右上欄第１３行）
　
（ウ）「次に第６図〜第８図により第３実施例を説明する。第６図は本実施例のブロック図を示し第７図はライト時のタイムチャートであり第８図はリード時のタイムチャートである。
　
第１実施例の第１図と本実施例の第６図との相違は、共有メモリ部１のライトデータバッファ12をライトデータラッチ14に変え、リードデータバッファ13をリードデータラッチ15に変更し、ＣＰＵユニット２のライトデータバッファ22をライトＦＩＦＯ28に変え、リードデータバッファ23をリードＦＩＦＯ29に変更した点である。また共有メモリはニブルモード制御回路付ＤＲＡＭとしている。
　第７図によりライト時の動作を説明する。ＣＰＵ−１パス要求、ＣＰＵ−２バス要求が出されると共有メモリ制御回路１１はＣＰＵ−１パス使用許可、ＣＰＵ−２バス使用許可をする。タイミングａでインターフェース制御回路21はアウトプットイネーブル信号線によりライトＦＩＦＯ28の出力をハイインピーダンス状態から出力状態にし、バッファイネーブル信号線203によりアドレスバッフアラをアクティブにする。ｂのタイミングで後述するバスサイクル終了信号の立ち下がりより１サイクル後にＣＰＵ−１バス使用許可信号はインアクティブとなる。次に共有メモリのニブルモード制御回路よりＲＡＳ信号と、これに続いてＣＡＳ信号が出力されＣＡＳ信号の立ち下がりｃ，ｄ，ｅ，ｆのタイミングで共有メモリ制御部１１はＦＩＦＯクロック線304を介してインタフェース制御回路21にＦＩＦＯクロック信号を送り、インタフェース制御回路２１はＦＩＦＯシフトアウト信号を出力するとライトＦＩＦＯ28はｇ，ｈ，ｉ，ｊのタイミングでデータをシフトアウトすると共にライトデータラッチ１４もｃ，ｄ，ｅ，ｆのタイミングでライトデータをラッチする。バスサイクル終了信号にのタイミングでＣＰＵ−１にバスサイクルの終了を通知し１サイクル後のｌのタイミングでＣＰＵ−１がバスサイクルの終了を認識するしないにかかわらずバスサイクル終了信号をインアクティブにすると共にＣＰＵ−１のバス使用許可をｂのタイミングでインアクティブにする。本実施例の場合ＣＰＵ−１，ＣＰＵ−２のバスサイクルは１１サイクルでありバス同期クロックを２０ＭＨｚとするとバスサイクルは５５０ｎsecとなる。
　次に第８図によりリード時の動作を説明する。
リード時はリードデータラッチ15，リードＦＩＦ０29が使用される点が異なる外はライト時と同様である。
バスサイクルは１２サイクルとなり、バス同期クロックを20ＭＨｚとすると６００ｎsecとなる。
　ニブルモードは１度に４ワードのデータをアクセスし、しかもそのアクセスタイムが早いという特徴がある。このアクセスタイムはＣＰＵのサイクルタイムの数分の１でありＣＰＵは効率的にニブルモードデータにアクセスできない。このため逆にＣＰＵに合わせてニブルモードのサイクルタイムを遅くすると１アクセスの共有メモリ占有時間が大きくなり全体アクセス効果が低下する。そこで本実施例のようにライトＦＩＦＯ，リードＦＩＦＯを設けることによりＣＰＵおよび共有メモリの効率を最大とすることができる。」
（第５頁左下欄第１９行〜右上欄第２行）
　
（エ）「次に第９図〜第１１図を用いて第４実施例を説明する。
　第９図は第４実施例のブロック図を示し、第10図はライト時、第11図はリード時のタイムチャートを示す。
本実施例のブロック図と第３実施例のブロック図（第６図）との相違はＣＰＵユニット２にアドレスカウンタ30が設けられ、ライトＦＩＦＯ28，リードＦＩＦＯ29で計数したデータ数が４ワードになる毎にアドレスロード信号を用いてアドレスを生成する点である。
　次に第10図によりライト時の動作を説明する。
ＦＩＦＯ入力可信号（ライトレディ）がＨである時ＣＰＵ20はライトＦＩＦＯ28にデータをライトする。ＣＰＵＦＩＦＯライト信号のａ，ｂ，ｃ，ｄのタイミングで１ワードずつ計４ワードのデータがライトＦＩＦＯ28に書き込まれる。すると、ＣＰＵはバス要求を出し、その後、共有メモリ制御回路11から、ＣＰＵバス使用許可がｅのタイミングででる、ライトデータラッチ14にＲＡＳ信号とこれに続くＣＡＳ信号のｆ，ｇ，ｈ，ｉのタイミングでラッチされる。ｆ，ｇ，ｈ，ｉのタイミングでラッチされるとライトＦＩＦ０28は空くのでａ１，ｂ１，ｃ１，ｄ１のタイミングでライトＦＩＦＯ列に次の４ワードが入力され、ライトＰＩＦ０２８はほぼ連続的にデータを入出力することができる。ＣＡＳ信号の４つ目の信号が立ち上がったときアドレスカウンタ加算信号がｊのタイミングで立ち下がり、アドレスカウンタ30に４を加算してアドレスを更新させ、次の４ワードがライトＦＩＦＯ28に入力されるまで待ち、次のＣＰＵバス使用許可信号出力する。　
　上述の説明から明らかなようにＣＰＵ20は高速なニブルモードアクセスを使用して共有メモリにアクセスするため、はとんど待ち時間なしでライトＦＩＦＯ28から入出力を行うことができ、通常のアクセスの２〜３倍の高速アクセスが可能となる。
　第11図によりリード時の動作を説明する。ＦＩＦＯ出力可信号がＨのときＣＰＵ20はリードＦＩＦＯ29からデータをリードする。本実施例ではリードＦＩＦＯ29の容量は８ワードとする。ＣＰＵバス使用許可のｉのタイミングでバスの使用を開始し、リードＦＩＦＯ29が最初空であるので、ＲＡＳ信号とＣＡＳ信号ｌ，ｍ，ｎ，ｏのタイミングでリードデータラッチ15へ、リードラッチ15からリードＦＩＦＯ29へ、データの伝送を行い４ワードを読み込む。４ワード読み込んだところでｔのタイミングでアドレスカウンタ加算信号が出力されアドレスカウンタ30に４を加算してアドレスを更新する。リードＦＩＦＯ29はさらに４ワードの空きがあるのでＣＰＵバス使用許可信号のｊのタイミングでバスの使用を開始し、ＣＡＳ信号ｐ，ｑ，ｒ，ｓのタイミングでリードデータラッチ15およびリードＦＩＦＯ29は４ワードを入出力する。一方ＣＰＵＦＩＦＯリード信号ａのタイミングからリードＦＩＦＯ29のデータを読出しｂ，ｃ，ｅ，ｆ，ｈのタイミングで８ワードを読み出してゆく。ＣＰＵバス使用許可信号ｋのタイミングではリードＦＩＦＯ29はａ〜ｅのタイミングで４ワード以上読み出しており４ワードの空きが出きたので次のサイクルのバスの使用を開始する。以上のようにＣＰＵ20はリードＦＩＦＯ29から連続的にデータを読み出してゆくことが可能となる。本実施例によればＣＰＵ20からライトＦＩＦＯ28，リードＦＩＦＯ29，を見た場合、これらのＦＩＦＯから連続的にデータを入出力できることから超大容量のＦＩＦＯを設けたのと同等の効果を奏することになる。」
（第７頁右下欄第４行〜第８頁左下欄第１１行）
　
　上記（エ）及び引用刊行物１の第９〜１１図（第４実施例の説明）には、単一のＣＰＵによる共有メモリへのメモリアクセスの動作が記載されているものの、複数のＣＰＵによる共有メモリへのメモリアクセスの調停動作については記載されていない。
　しかしながら、上記（イ）及び引用刊行物１の第２図（第１実施例の説明）には、
　
（オ）ＣＰＵ１による共有メモリへのメモリアクセスを、ＣＰＵ１のメモリアクセス中においてＣＰＵ２のメモリアクセスを行わないようにし、ＣＰＵ１のメモリアクセスの後でＣＰＵ２のメモリアクセスされた場合には、当該ＣＰＵ２のメモリアクセスの終了後にＣＰＵ１のメモリアクセスを行う動作。
　が記載されている。
　
　引用刊行物１に記載された各実施例は、複数ＣＰＵによる共有メモリへのメモリアクセスの調停動作を行う共有メモリ装置に関するものであることから、上記（エ）及び引用刊行物１の第９〜１１図に記載された第４実施例の共有メモリ装置も上記（オ）の第１実施例と同じ調停動作を行うものであることが実質的に記載されている。
　
　したがって、これらを総合すると、引用刊行物１には、次の（カ）なる発明が記載されている。
（以下、これを「引用発明」とする。）
　
［引用発明］
（カ）複数のＣＰＵよりアクセスされるニブルモード制御回路付ＤＲＡＭとされた共有メモリと、共有メモリアドレスバス、共有メモリデータバスのバス調停を行う共有メモリ制御回路とを有する共有メモリ部と、
　ＣＰＵと、該ＣＰＵの入力データを記憶してその数を計数し入力順に出力するリードデータＦＩＦＯと、前記ＣＰＵからの出力データを記憶してその数を計数し入力順に出力するライトデータＦＩＦＯと、前記リードデータＦＩＦＯまたは前記ライトデータＦＩＦＯのデータ数で計数したデータ数が４ワードになる毎に前記ＣＰＵのアドレスロード信号に基づきアドレスを出力するアドレスカウンタと、前記ＣＰＵのバスと前記共有メモリバスとの接続を前記共有メモリ制御回路の制御に対応して制御し前記リードデータＦＩＦＯと前記ライトデータＦＩＦＯと前記アドレスカウンタとを制御するインターフェース制御回路とを有するＣＰＵユニットと、
　を備え、
　ＣＰＵ１による共有メモリへのメモリアクセスを、ＣＰＵ１のメモリアクセス中においてＣＰＵ２のメモリアクセスを行わないようにし、ＣＰＵ１のメモリアクセスの後でＣＰＵ２のメモリアクセスされた場合には、当該ＣＰＵ２のメモリアクセスの終了後にＣＰＵ１のメモリアクセスを行う調停動作を行う
　共有メモリ装置。
　
５．本願発明と引用発明との対比
　
　本願発明と引用発明（カ）とを対比する。
　
　引用発明は、「複数のＣＰＵ」と「共有メモリ」との間でバースト状に発生するデータのリード又はライトを行うものであって、当該「共有メモリ」自体がＤＲＡＭで構成されるものであって本願発明の「メモリアレイ」に相当するものであることから、引用発明と本願発明とは「バーストダイナミックランダムアクセスメモリ（ＤＲＡＭ）システム」であって、「メモリアレイ」を備えるものである点で一致する。
　
　引用発明の「共有メモリ制御回路」と「インターフェース制御回路」は協働して「複数のＣＰＵ」と「共有メモリ」との間のデータのリード又はライトを制御するものであるから、引用発明は、本願発明の「メモリアレイを制御するコントローラ」を備えるものであると言える。
　
　引用発明の「リードデータＦＩＦＯ」及び「ライトデータＦＩＦＯ」は、「複数のＣＰＵ」と「共有メモリ」との間に配置され、それぞれ「４ワードのデータ」のリード又はライトを行うものであって、且つ、「ＦＩＦＯ」がデータを一時的に記憶する機能を備えることは当業者の技術常識であることから、引用発明の「リードデータＦＩＦＯ」及び「ライトデータＦＩＦＯ」は、本願発明の「データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）出力バッファ」及び「データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）入力バッファ」にそれぞれ相当する。
　
　引用発明の「共有メモリへのメモリアクセス」は本願発明の「メモリアレイへのアクセス」に相当し、引用発明の「ＣＰＵ１のメモリアクセス」及び「ＣＰＵ２のメモリアクセス」は本願発明の「現在のアクセス」及び「割り込み」にそれぞれ相当する。
　引用発明は「ＣＰＵ１のメモリアクセス中においてＣＰＵ２のメモリアクセスを行わない」もの、すなわち、「ＣＰＵ１」から「４ワードのデータ」のリード又はライトが行われるまで、「ＣＰＵ２」から割り込まれないようにするものであることから、引用発明と本願発明とは「現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように」動作するものである点で一致する。
　また、引用発明は「前記リードデータＦＩＦＯまたは前記ライトデータＦＩＦＯのデータ数で計数したデータ数が４ワードになる毎に前記ＣＰＵのアドレスロード信号に基づきアドレスを出力するアドレスカウンタ」を備え、「ＣＰＵ１のメモリアクセスの後でＣＰＵ２のメモリアクセスされた場合には、当該ＣＰＵ２のメモリアクセスの終了後にＣＰＵ１のメモリアクセスを行う」ものであるが、「当該ＣＰＵ２のメモリアクセスの終了後にＣＰＵ１のメモリアクセスを行う」場合、「ＣＰＵ１のメモリアクセス」のアドレスは「ＣＰＵ２のメモリアクセス」によってリセットされる訳ではなく、「ＣＰＵ２のメモリアクセス」が行われた時点のアドレスから更新されるものであることが当業者に明らかであって、引用発明もＣＰＵ２のメモリアクセスの終了後に、ＣＰＵ１のメモリアクセスをＣＰＵ２のメモリアクセスされた時点のアドレスから再開可能に構成されているものであると言える。
　よって、引用発明と本願発明とは「前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする」ものである点で一致する。
　
　したがって、引用発明における構成要素を本願発明において用いられる用語に置き換えれば、本願発明と引用発明は以下の点で一致、あるいは相違する。
　
［一致点］
（キ）（多ポート）バーストダイナミックランダムアクセスメモリ（ＤＲＡＭ）システムであって、
　メモリアレイと、
　前記メモリアレイを制御するコントローラと、
（前記メモリアレイにデータを書き込むための複数の書き込みポートと、
　前記メモリアレイからデータを読み出すための複数の読み出しポートと、
　前記メモリアレイと前記複数の読み出しポートのそれぞれとの間に配置され、）データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）出力バッファと、
（前記複数の書き込みポートのそれぞれに後続して配置され、）データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し（ＦＩＦＯ）入力バッファと、
（前記複数の読み出しポート及び前記複数の書き込みポートによる）前記メモリアレイへのアクセスを、現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする調停手段と、
　を有する（多ポート）バーストＤＲＡＭシステム。
　
［相違点］
（ク）本願発明は、「複数の書き込みポート」及び「複数の読み出しポート」を備えた「多ポート」のシステムとして、「メモリアレイ」と「読み出しポート」との間に「先入れ先出し（ＦＩＦＯ）出力バッファ」を配置し、「メモリアレイ」と「書き込みポート」との間に「先入れ先出し（ＦＩＦＯ）入力バッファ」を配置するものであるのに対し、引用発明は、「ＣＰＵユニット」及び「共有メモリ部」を備えた「共有メモリ装置」として、「共有メモリ」と「ＣＰＵ」との間に「ライトデータＦＩＦＯ」及び「リードデータＦＩＦＯ」を備えるものであって、前記「書き込みポート」及び「読み出しポート」を備えるものではない点。
　
６．当審の判断
　
　上記相違点（ク）について検討する。
　
　共有メモリを用いたシステムにおいて、複数の書き込みポートと複数の読み出しポートを設けて多ポートのシステムとすることは周知慣用された技術であって（例えば、本願出願前周知の技術事項を示す文献である特開平８−３３５９４４号公報に、そのような技術が記載されている。）、当該書き込みポート及び読み出しポートをシステム内のいずれの箇所に配置するかは当業者が適宜選択し得る設計的事項にすぎない。
　してみれば、引用発明に上記周知慣用された技術を適用して、複数の書き込みポート及び複数の読み出しポートを備えた多ポートの装置として、共有メモリと読み出しポートとの間にリードデータＦＩＦＯを配置し、共有メモリと書き込みポートとの間にライトデータＦＩＦＯを配置する本願発明の構成とすることは、当業者にとって想到困難な事項ではない。
　
　したがって、本願発明は引用発明及び周知慣用された技術から当業者が容易に想到し得たものと認められる。
　
　なお、審判請求人は、平成２３年８月９日付け意見書において、
「例えば、第６ページ右上欄第６〜９行、同ページ右下欄第１３〜１５行、第７ページ左下欄第４〜１２行などの記載から明らかなように、刊行物１における共有メモリ制御回路１１は、一定のバスサイクルが終了すると、次のバス調停を行います。
　（中略）
　しかしながら、刊行物１記載の共有メモリ制御回路１１は、一定のバスサイクルが終了するごとにバス調停を行うものに過ぎず、刊行物１には、本願発明のように、現在のアクセスが、プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、プリセットされている数のデータワードが転送された後では、現在のアクセスが割り込まれる（割り込みが許可される）ことが開示も示唆もされていません。」と主張している。
　
　しかしながら、上記主張における「第６ページ右上欄第６〜９行、同ページ右下欄第１３〜１５行、第７ページ左下欄第４〜１２行などの記載」は、引用刊行物１の「第１実施例」〜「第３実施例」に関する記載であって、前記「４．引用刊行物に記載された発明」の欄で検討したように、引用刊行物１の「第４実施例」の共用メモリ装置は、上記（オ）の調停動作を行うものであることから、「刊行物１には、本願発明のように、現在のアクセスが、プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、プリセットされている数のデータワードが転送された後では、現在のアクセスが割り込まれる（割り込みが許可される）ことが開示も示唆もされていません。」とする審判請求人の主張は採用することができない。
　
７．むすび
　
　以上のとおり、本願発明は、引用刊行物１に記載された発明及び周知慣用された技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、残る請求項２ないし１３に係る発明について特に検討するまでもなく、本願は拒絶すべきものである。
　
　よって、原査定を取り消す、この出願は特許すべきものとする、との審決を求める、という本願審判請求の趣旨は認められないから、結論のとおり審決する。