【手続補正書】
【提出日】平成17年10月19日(2005.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロプロセッサであって、
命令バイトを受け取って、対応するプリデコード情報を生成するように構成されたプリデコードユニットと、
前記プリデコードユニットに結合され、前記命令バイトと前記命令バイトに対応する前記プリデコード情報とをストアするように構成された命令キャッシュと、
データバイトを受け取るように構成されたロード／ストアユニットと、
前記ロード／ストアユニットから前記データバイトを受け取ってストアするように構成されたデータキャッシュと、
前記命令キャッシュから犠牲にされた命令バイトと、前記データキャッシュから犠牲にされたデータバイトとを受け取ってストアするように構成されたレベル２キャッシュとを備え、前記レベル２キャッシュは、前記ストアされている犠牲にされた命令バイトに対するパリティ情報およびプリデコード情報を受け取ってストアするように構成され、かつ前記レベル２キャッシュは、前記ストアされている犠牲にされたデータバイトに対するエラー訂正コードビットを受け取ってストアするように構成されるマイクロプロセッサ。
【請求項２】
前記レベル２キャッシュに転送される前記命令バイトに対する前記パリティビットを生成し、かつ
前記レベル２キャッシュから転送される前記命令バイトに対する前記パリティビットを検査するように構成されたパリティ生成および検査ロジックをさらに備える、請求項１記載のマイクロプロセッサ。
【請求項３】
前記レベル２キャッシュはキャッシュラインに分割され、前記キャッシュラインは第１記憶領域と第２記憶領域とを有し、各キャッシュラインは、（ａ）命令バイトが前記キャッシュラインの第１記憶領域にストアされており、かつプリデコードビットおよびパリティビットが前記キャッシュラインの第２領域にストアされているか、あるいは（ｂ）データバイトが前記キャッシュラインの第１記憶領域にストアされており、かつエラー訂正コードビットが前記キャッシュラインの第２記憶領域にストアされているか、を示す１つ以上の指示ビットをストアするように構成される、請求項１記載のマイクロプロセッサ。
【請求項４】
前記レベル２キャッシュに転送される前記データバイトに対する前記エラー訂正コードビットを生成し、かつ
前記レベル２キャッシュから転送される前記データバイトに対する前記エラー訂正コードビットを検査するように構成されたエラー検査および訂正ロジックをさらに備える、請求項１記載のマイクロプロセッサ。
【請求項５】
前記エラー検査および訂正ロジックは、前記レベル２キャッシュから転送される前記データバイトにおける少なくとも１ビットのエラーを訂正するために、前記エラー訂正コードビットを使用するように構成される、請求項４記載のマイクロプロセッサ。
【請求項６】
命令バイトおよびデータバイトを受信し、前記命令バイトによって構成された命令に従って前記データバイトを操作するように構成されたプロセッサと、
前記プロセッサから犠牲にされた命令バイトと犠牲にされたデータバイトとを受信してストアし、前記ストアされた犠牲にされた命令バイトについてパリティ情報とプリデコード情報とを受信してストアし、前記ストアされ犠牲にされたデータバイトについてエラー訂正コード（ＥＣＣ）ビットを受信してストアするように構成されたキャッシュとを備える装置。
【請求項７】
前記プロセッサが前記犠牲にされたデータバイトを要求するのに応じて、前記キャッシュは、前記犠牲にされたデータバイトと前記対応するストアされたＥＣＣビットを前記プロセッサに供給するように構成されている、請求項６記載の装置。
【請求項８】
前記キャッシュは前記プロセッサと共通のダイに実装されているレベル２キャッシュである、請求項６記載の装置。
【請求項９】
前記キャッシュは前記プロセッサとは異なったダイに実装されているレベル２キャッシュである、請求項６記載の装置。
【請求項１０】
前記プロセッサはさらに、
前記キャッシュに転送される前記命令バイトについてのパリティビットを生成し、
前記キャッシュから転送される前記命令バイトについての前記パリティビットを検査する、
ように構成されたパリティ生成および検査ロジックを備える、請求項６記載の装置。
【請求項１１】
前記プロセッサが前記犠牲にされたデータバイトを要求するのに応じて、前記キャッシュは、前記犠牲にされた命令バイトと前記対応するストアされたパリティ情報と前記対応するストアされたプリデコード情報とを前記プロセッサに供給するように構成されている、請求項６記載の装置。
【請求項１２】
前記プロセッサは、新しいプリデコード情報を生成する代わりに前記伝達されたプリデコード情報を用いるように構成されている、請求項１１記載の装置。
【請求項１３】
前記キャッシュはキャッシュラインを含み、各キャッシュラインは、前記論理ブロックが命令バイトまたはエラー検査のためのプリデコードビットおよびデータバイトのための訂正ビットをストアしているかどうかを示す指示ビットをストアするように構成されている、請求項６記載の装置。
【請求項１４】
各キャッシュラインは第１記憶領域および第２記憶領域を備え、
（ａ）前記キャッシュラインの第１記憶領域に命令バイトがストアされ、前記キャッシュラインの第２記憶領域にプリデコードビットおよびパリティビットがストアされている、または
（ｂ）前記キャッシュラインの第１記憶領域にデータバイトがストアされ、前記キャッシュラインの第２記憶領域にＥＣＣビットがストアされている、
ことを示す指示ビットをストアするように構成されている請求項１３記載の装置。
【請求項１５】
前記プロセッサはさらに、
前記キャッシュに転送される前記データバイトについてのＥＣＣビットを生成し、
前記キャッシュから転送される前記データバイトについての前記ＥＣＣビットを検査する、
ように構成されたエラー検査および訂正ロジックを備える、請求項６記載の装置。
【請求項１６】
前記エラー検査および訂正ロジックは、前記キャッシュから転送される前記データバイト中の少なくとも一つのビットエラーを訂正するために前記ＥＣＣビットを用いるように構成されている、請求項１５記載の装置。
【請求項１７】
命令バイトを受け取るステップと、
前記命令バイトに対するプリデコード情報を生成するステップと、
前記命令バイトと前記プリデコード情報とを第１メモリにストアするステップと、
前記第１メモリにおいて前記命令バイトが上書きされようとしていることに応答して、前記命令バイトの少なくとも一部分および前記プリデコード情報をパリティ情報と共に第２メモリに出力するステップと、
データバイトを受け取るステップと、
前記データバイトを第３メモリにストアするステップと、
前記第３メモリにおいて前記データバイトが上書きされようとしていることに応答して、前記データバイトの少なくとも一部分を対応するエラー訂正コード情報と共に前記第２メモリに出力するステップとを備える方法。
【請求項１８】
前記第２メモリはキャッシュラインに分割されており、前記方法は前記第２メモリにある各キャッシュラインに指示ビットをストアするステップをさらに備え、前記指示ビットは前記プリデコードビットまたは前記エラー訂正コードビットのどちらが前記第２メモリにストアされているかを示す、請求項１７記載の方法。
【請求項１９】
前記第２メモリにある各論理ブロックに対する指示ビットをストアするステップをさらに備え、前記指示ビットはプリデコードビット、またはエラー検査および訂正ビットのどちらが前記第２メモリにストアされているかを示す、請求項１８記載の方法。
【請求項２０】
少なくとも１つの前記ストアされているパリティビットと、対応する前記命令バイトの前記ストアされている部分および前記プリデコード情報とを、前記プロセッサに送り返すステップをさらに備え、前記プロセッサは、前記パリティビットが正しい場合に、新しいプリデコード情報を生成する代わりに前記送られたプリデコード情報を使用するように構成される、請求項１８記載の方法。
【請求項２１】
メインシステムメモリと、
前記メインシステムメモリに結合されたメモリコントローラと、
前記メモリコントローラに結合され、命令バイトおよびデータバイトを受信し、前記命令バイトによって生成された命令に応じて前記データバイトを処理するように構成されたマイクロプロセッサと、
前記プロセッサから、犠牲にされた命令バイトと犠牲にされたデータバイトとを受信してストアし、前記ストアされた犠牲にされた命令バイトについてパリティ情報とプリデコード情報とを受信してストアし、前記ストアされ犠牲にされたデータバイトについてエラー訂正コードビットを受信してストアするように構成されたキャッシュと
を備えるコンピュータシステム。
【請求項２２】
前記メモリコントローラはさらに、前記メインシステムメモリとの間で転送されるバイトについてのパリティを生成し、検査するように構成されたパリティ生成および検査ロジックを備える、請求項２１記載のコンピュータシステム。
【請求項２３】
前記メモリコントローラはさらに、前記メインシステムメモリとの間で転送されるバイトについてのエラー訂正コードビットを生成し、検査するように構成されたエラー訂正コード生成および検査ロジックを備える、請求項２１記載のコンピュータシステム。