【事件の表示】
　特願２００４−５１９７９９「パケット処理に対応する構成可能なマルチポートのマルチプロトコルのネットワークインタフェース」拒絶査定不服審判事件〔平成１６年　１月１５日国際公開、ＷＯ２００４／００６１０４、平成１７年１０月２７日国内公表、特表２００５−５３２６３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００３年７月２日（パリ条約による優先権主張外国庁受理２００２年７月９日、米国）を国際出願日とする出願であって、 平成２０年２月２０日付けの拒絶の理由の通知に対して、同年６月２６日付けで意見書が提出されるとともに、同日付で手続補正がなされたが、平成２１年１月２８日付けで拒絶をすべき査定がされ、これに対し同年５月７日に拒絶査定不服審判の請求がなされたものである。
　
２．本願発明
　本願の請求項１７に係る発明は、平成２０年６月２６日付け手続補正により補正された特許請求の範囲の請求項１７に記載された次のとおりのものと認める。（以下「本願発明」という。） 
　
「【請求項１７】
　ネットワークインタフェースの外部インタフェースエンジンと内部バスとの間に配置された内部インタフェースであって、
　前記内部バスに結合され、ネットワークデータに対して複数のキューを定める内部インタフェースエンジンと、
　前記内部インタフェースエンジンと前記外部インタフェースエンジンに結合され、前記複数のキューに基づいて論理区画に従って前記ネットワークデータを収集する中間メモリモジュールと
　を有する内部インタフェース。」
　
３．引用例に記載された発明
　これに対して、原査定の拒絶の理由に引用された、特開平４−３３６７２９号公報、平成４年１１月２４日公開（以下、「引用例」という。）には、図面とともに以下の記載がある。
　
Ａ．「【００１７】前述の教示によれば、本発明は、データが可変長のデータ・ストリーム・パケットによって運ばれるバス、チャネル、プロセッサ、交換網およびまたは通信ネットワーク間のデータ通信のための統一アーキテクチャを提供する包括高帯域幅アダプタに関する。各パケットは、情報交換を調停するのに使用される通信プロトコルによって必要とされるヘッダ制御情報部と、おそらくは、通信されるべきデータのためのデータ部を含む。
この包括高帯域幅アダプタは、データ・パケットのヘッダ制御情報部を処理するためのプロセッサを含むプロセッサ・サブシステムを備えている。このプロセッサは、パケット・メモリ（ＰＭ）に記憶されたデータ・パケットにアクセスすることができる。このパケット・メモリは、１つまたは複数の包括アダプタ入出力ポートに到着するデータ・パケットを記憶し、複数のバッファに分割されている。各データ・パケットは、その長さによって必要とされるように１つまたは複数のバッファに記憶される。包括アダプタ・マネジャ（ＧＡＭ）は、バッファのデータ・パケットを編成し、プロセッサ・サブシステムによる処理または包括アダプタ入出力ポート間の転送のためにデータ・パケットを待ち行列に編成することにより、パケット・メモリのデータ構造の実施を含む一般的アダプタ管理機能を実行し同期させるために設けられる。各一般的アダプタ入出力ポートは、データ・パケットが入出力ポートで受信された時、そのデータ・パケットがアダプタ・パケット・メモリに転送され、処理のため待ち行列に登録されるようにパケット・メモリ間でのデータ・パケットの転送のために設けられているパケット・メモリ・インターフェースに関連している。
【００１８】より詳細に説明すると、包括アダプタ・バス（ＧＡＢ）が、プロセッサ・サブシステム、パケット・メモリ、包括アダプタ・マネジャ、および包括アダプタ入出力ポートを一緒に接続するために設けられている。このプロセッサ・サブシステムは、通信コードとコード即値制御データとを含むローカル・メモリを含み、ローカル・バスは、プロセッサとローカル・メモリを相互に接続する。プロセッサ・サブシステムはさらに、ハードウェア・タイマ、割込みコントローラ、ローカル・メモリ・コントローラのようなプロセッサ動作に必要とされる補助回路を含む。プロセッサ・サブシステムおよびアドレス・バスから包括アダプタ・バスの分離は、通信コードが、パケット・データの移動と並列に主として処理されることができるように設けられている。必要な時には、アイソレータの使用によりこれらのバスを接続する手段が設けられている。第２のアイソレータは、ＧＡＭとそのローカル・メモリへの選択的アクセスのために設けられている。
【００１９】この包括アダプタ・マネジャはまた、データ構造が記憶され、バッファのデータ・パケットを編成し、このパケットを待ち行列に編成するのに使用されるローカル・メモリと、包括アダプタ・マネジャをローカル・メモリに結合するローカル・バスを含んでいる。この包括アダプタ・マネジャは、さらに、バッファ、パケット・メモリのパケットおよび待ち行列を必要とするデータ構造を実施するための包括アダプタ・マネジャ・カーネルと、最高バス優先順位を用いてまたはラウンド・ロビン方式に基づいてバス要求元にバス制御を許可するための包括アダプタ・バスのためのアービタと、パリティ検査のため、およびバス要求元にバス制御が許可された後バス・サイクル時間長の検査のために包括アダプタ・バスを監視するモニタを含む。」（段落【００１７】−【００１９】）
　
Ｂ．「【００３０】
【実施例】
１．０　　概要
この包括高帯域幅アダプタは、高速通信アダプタ用に設計された、統一的アーキテクチャを実施する。これは、バス、チャネルおよび通信ネットワークを相互接続するための開発のプラットホームを提供する。各アダプタの最大構成は制限されているが、各アダプタ上のポートに接続された交換網を使用する複数のアダプタを相互接続することにより、任意の大きさのシステムが構成されることができる。
【００３１】本章では、アダプタの通信環境に関する概要を示し、アダプタの主要構成要素を紹介する。
【００３２】１．１　　アダプタの通信環境この包括高帯域幅アダプタは、広範囲のトラフィックを搬送できる通信ネットワーク環境に常駐するように設計されている。このトラフィックは、時間クリティカルな緊急トラフィックおよび帯域幅クリティカルな同期トラフィックから、時間にクリティカルでない非同期の背景トラフィックまでに及ぶ。この統合ネットワークは、同種であるかまたは、高帯域バック・ボーン・ネットワークを介して相互接続されたいくつかの異なる種類のローカル・エリア・ネットワークからなる。ネットワーク接続装置は、端末やプリンタのような簡単な装置から、メインフレーム・ホストやネットワーク・コントローラのようなインテリジェント装置までに及ぶ。このような環境でのネットワーク相互接続は、同種のローカル・エリア・ネットワークを接続する簡単なブリッジ装置に基づくかまたは２つの異種ネットワークを接続するのみならず、別々に管理されるドメインの相互接続に必要なプロトコル変換とネットワーク経路指定をも提供する複雑な高水準ゲートウェイに基づくかである。
【００３３】このネットワークを流れるトラフィックは、その種類とは無関係に、パケットと呼ばれるデータ・ストリーム・セグメントの形で運ばれる。２つのネットワーク・ノードがネットワークを介して情報を交換したい時、その情報をパケットで送る。最適のパケット・サイズを決定する主要因の１つは、ネットワーク伝送媒体のビット・エラー率である。同軸ケーブルおよび光ファイバー・リンクでは、エラー率が低いので、パケット・サイズは数キロバイト程度の大きさにできる。パケット・サイズに影響するもう１つの要因は、末端ノードで走行するアプリケーションの待ち時間要件である。待ち時間要件が小さければ小さいほど、パケットが短くなる。」（段落【００３０】−【００３３】）
　
Ｃ．「【００３７】１．２　　アダプタ構成要素図１に示されるように、この包括高帯域幅アダプタは、高性能の包括アダプタ・バス（ＧＡＢ）１２によって互いに結合される４つの主要構成要素を有する。これらの構成要素を以下に示す。
１．プロセッサ・サブシステム（Ｐ）１４
２．パケット・メモリ（ＰＭ）およびコントローラ１６
３．包括アダプタ・マネジャ（ＧＡＭ）１８
４．パケット・メモリ・インターフェース（ＰＭＩ）を有するアダプタ・ポート２０
【００３８】１．２．１　　プロセッサ・サブシステム（Ｐ）１４
このアダプタは、通信コードを走行させパケット待ち行列を処理するのに使用されるローカル・プロセッサ・サブシステム１４を含む。このプロセッサ・サブシステムには、下記のものが含まれる。
通信コードと即値制御データが常駐するプロセッサ・ローカル・メモリ２２
プロセッサ・システムをＧＡＢに接続するアイソレータ２４
このプロセッサをＧＡＭローカル・バスに接続するもう１つのアイソレータ２６
いくつかのハードウェア・タイマ、割込みコントローラ、ローカル・メモリ・コントローラを含むプロセッサの動作に不可欠な補助回路２８
【００３９】アイソレータを利用することによって、プロセッサは、アダプタ・カード内のメモリにアクセスできる。このアダプタ内には、少なくとも３つの別々のメモリ・ブロック、すなわち、パケット・メモリ１６、ＧＡＭローカル・メモリ３０、およびプロセッサ・ローカル・メモリ２２がある。さらに、アダプタ内のポートのそれぞれが、そのポートのＰＭＩ２０を介してアクセス可能なメモリを有する。この機構は、ＰＭＩ機能の１つであり、後述の「パケット・メモリ・インターフェース　　−　　ＰＭＩ」で説明する。
【００４０】このプロセッサ・ローカル・メモリ２２は、コードとコード即値制御データを記憶するのに使用される。プロセッサ・ローカル・メモリの一部は、電源投入時自己診断コードとＩＰＬ（初期プログラム・ロード）を記憶するのに使用される不揮発性メモリである。
アダプタが電源投入されると、プロセッサは、不揮発性メモリからその実行を開始し、ＩＰＬコードを走行させて、通信コードをプロセッサのローカル・ランダム・アクセス・メモリにロードする。プログラム・ロードが完了されると、ＩＰＬコードは、プロセッサに、新たにロードされた通信コードからその実行を続行させるようにする。プロセッサ・サブシステムはまた、割込みコントローラ、いくつかのハードウェア・タイマ、ローカル・メモリ・コントローラのような補助回路２８も含む。これらの補助回路は、プロセッサ機能を首尾よく実行するのに不可欠である。Ｐ補助回路の詳細は、後述の「プロセッサ・サブシステム」を参照されたい。
【００４１】アダプタ・アーキテクチャの指導原理は、Ｐがパケット内のヘッダ情報だけを見ればよく、パケットのユーザ・データ部をＰのローカル・メモリ内に持ち込む必要がないことである。ＰＭＩは、この原理をサポートして、パケットのデータ部分に関する検査合計情報を供給するハードウェアを含んでいる。ＰＭＩの検査合計サポートについては、後述の「パケット・メモリ・インターフェース　　−ＰＭＩ」を参照されたい。
【００４２】１．２．２　　パケット・メモリ（ＰＭ）およびコントローラ１６
個々の各アダプタ・ポートに到達したパケットは、ＰＭ１６に記憶されて処理を待つ。このＰＭ１６は、ＧＡＢ１２に接続され、高速ランダム・アクセス・メモリから構成される。ＰＭ内のメモリには、１６メガバイトという実施上の制限がある。前述の実施では、このメモリは２５６バイト・バッファの組に分割されている。パケットは、ＰＭ内の１つまたは複数のバッファに記憶され、Ｐによって削除またはアダプタ・ポートの１つに経路指定されることができる。パケットは、ＰＭＩ２０構成要素を介して、ＰＭに送られ、ＰＭから検索される。ＰＭバッファ空間の管理は、ＧＡＭ１８の責任である。
【００４３】パケット・メモリ・コントローラは、ＰＭ１６に対してＧＡＢ１２へのインターフェース機能を提供する。これは、パリティ生成や応答生成のようなＧＡＢの要件からＰＭを分離する。パケット・メモリ・コントローラの詳細については、後述の「パケット・メモリ（ＰＭ）およびコントローラ１６」を参照されたい。
【００４４】１．２．３　　アダプタ・ポートとパケット・メモリ・インターフェース　　−　　ＰＭＩ２０
このアダプタ内の個々のポートごとに、ＰＭＩ２０がある。１つのアダプタ内にいくつかのＰＭＩが存在でき、１アダプタ内に４つまでのポートが存在できる。ＰＭＩは、ＧＡＢに接続され、パケットをＰＭ１６に出し入れするための機構を提供する。例えば、ＰＭＩに接続されたマイクロチャネル・インターフェースは、通信ネットワークにパケットを引き渡すための経路をＰＳ／２システムに提供する。アダプタのネットワーク接続は、ＧＡＢ１２に接続されたＰＭＩを介して行われる。主なＰＭＩ機能は、到達するパケットをＰＭに記憶するため、ＧＡＭ１８からバッファを獲得することである。ＰＭＩはまた、ＰＭからパケットを読み出し、それらをフロント・エンドに送ることもできる。このＰＭＩは、個々のアダプタ・ポートと包括高帯域幅アダプタの残り部分間の唯一のインターフェースである。ＰＭＩ機能の詳細については、後述の「パケット・メモリ・インターフェース　　−　　ＰＭＩ」を参照されたい。」（段落【００３７】−【００４４】）
　
Ｄ．「【００７９】４．４　　バッファ３２、パケット３４、および待ち行列３６
ここでは、包括高帯域幅アダプタ内のバッファ３２、パケット３４、および待ち行列３６の意味を定義し、これら相互の関係と、ＧＡＭがどのようにしてこれらを互いに論理的に接続するかを説明する。バッファは、ＰＭ内で割当て可能な最小の論理メモリ・エンティティである。パケットは、互いに論理的に接続されたバッファ群である。パケット群は互いに論理的にリンクして、待ち行列が形成される。
【００８０】４．４．１　　バッファ３２とバッファ・テーブル・エントリ（ＢＴＥ）
「パケット・メモリ（ＰＭ）およびコントローラ１６」で前述したように、包括高帯域幅アダプタ内のＰＭ１６は、多数のバッファ３２に分割されている。各バッファは、バッファ境界で開始する２５６の連続するバイトであると規定される。ＰＭ内の各バッファごとに、ＧＡＭローカル・メモリ３０に規定されている対応する１つのバッファ・テーブル・エントリ（ＢＴＥ）がある。ＢＴＥは４バイト長であり、その最初の２バイトに、「次バッファ・ポインタ」を含む。アダプタの初期設定中に、すべてのバッファはフリー・バッファに初期設定され、フリー・バッファ・プール内のすべてのフリー・バッファは、ＢＴＥ内の次バッファ・ポインタによって互いにリンクされ、フリー・バッファ・リストを形成する。この場合、フリー・バッファのＢＴＥ内の次バッファ・ポインタは、リスト内の次のフリー・バッファを指示する。フリー・バッファは、パケット・データを記憶するためＰ１４またはＰＭＩ２０によって割り当てられると、パケット・バッファになる。パケット・バッファのＢＴＥ内の次バッファ・ポインタは、このパケット・バッファが、あるパケット内の最終バッファでなければ、同一パケット内の次のパケット・バッファを指示する。
この場合、最終パケット・バッファのＢＴＥ内の次パケット・ポインタは、０にセットされる。ＢＴＥとバッファの関係は、１対１で順序通り対応する。すなわち、ＢＴＥ＃１はバッファ＃１を表わし、ＢＴＥ＃２はバッファ＃２を表わし、以下同様である。しかしながら、ＢＴＥ＃０とそのアドレスは、ＧＡＭによる内部使用のために予約されており、したがって、ＰＭ内のバッファ＃０は、通常方法で使用されない。
【００８１】次バッファ・ポインタに加えて、各ＢＴＥは、１バイトのバッファ・オフセットと、１バイトのバッファ・バイト・カウント情報を含む。これら２つのバイト情報は、このバッファがフリー・バッファである時は、意味をもたない。このバッファがパケット・バッファである時は、これらの２つのバイト情報は、有効なパケット・データがそのパケット内のどこから開始するかと、そのバッファ内で有効なデータのバイト数を示す。
【００８２】４．４．２　　パケット３４とパケット・テーブル・エントリ（ＰＴＥ）
パケット３４は、接続されたネットワークまたはシステムから包括高帯域幅アダプタに出し入れするデータの単位である。パケットは、どのような長さであってもよい。パケットがＰＭ１６に記憶されるべきとき、順序通りに記憶される必要はない。その代り、ＰＭ内のパケットは、バッファ群として記憶され、グループ内のバッファ数は、パケットの長さによって決まる。このグループ内のバッファは、順序通りである必要はない。ＧＡＭでは、パケット・バッファは、ＢＴＥ内の「次バッファ・ポインタ」を介して互いに結合される。一旦パケットがＰＭに記憶されると、これはＧＡＭ１８によって１単位として処理される。この単位を表わすために、ＧＡＭは、そのローカル・メモリ内に、ＰＭの各パケットごとに１つのパケット・テーブル・エントリ（ＰＴＥ）を有する。したがって、ＧＡＭから見ると、ＰＭのパケットは、ＰＴＥ＋互いに結合されたいくつかの関連するＢＴＥである。ＧＡＭ内のＰＴＥ数は、ＧＡＭローカル・メモリのサイズによって決定される。各ＰＴＥは、１６バイト長であり、パケット状態、最初パケット・バッファ、最終パケット・バッファのような情報を含む。
【００８３】４．４．３　　待ち行列３６と待ち行列制御ブロック（ＱＣＢ）
包括高帯域幅アダプタ内の待ち行列３６は、順序通り記憶されたパケットのリストである。待ち行列は、待ち行列の先頭と待ち行列の末尾を有する。パケットは、待ち行列の先頭（緊急トラフィックの場合）または待ち行列の末尾（同期および非同期トラフィックの場合）のいずれかから待ち行列登録されることができるが、パケットは、待ち行列の先頭からのみ待ち行列解除されることができる。パケットの待ち行列登録と解除の動作を制御するため、ＧＡＭ１８は、アダプタ内で規定された待ち行列ごとに１つの待ち行列制御ブロック（ＱＣＢ）を有する。各ＱＣＢ内には、その待ち行列内の最初のパケットを指す待ち行列先頭ポインタと、その待ち行列内の最後のパケットを指す待ち行列末尾ポインタがある。
【００８４】４．４．４　　バッファ３２、パケット３４および待ち行列３６の関係
図２は、ＧＡＭから見たバッファ３２、パケット３４および待ち行列３６の論理的関係を示し、バッファのパケットの編成と待ち行列へのパケットの編成を示す図である。」（段落【００７９】−【００８４】）
　
Ｅ．「【０１４５】５．２　　データフロー／制御フローの例ここでは、新規パケットがＰＭＩ１で受信された時点からパケットがＰＭＩ２を介して送出される時点まで、ステップ・バイ・ステップ事象シーケンスが説明される。
【０１４６】１．　　ＰＭＩ１が、ＧＡＭからバッファを要求する。使用可能なバッファがないならば、ＰＭＩ１は、この転送をフラッシュする（その間に、ＧＡＭが、ＰＭ内の割り当てられたバッファをすべて解放する）。
【０１４７】バッファが使用可能であるならば、バッファが満杯になるまで、ＰＭＩ１はＰＭにデータを記憶する。バッファが満杯になった瞬間に、ＰＭＩ１は、ＧＡＭから他の新規バッファを要求する。全パケットがＰＭに記憶されるまで、この処理が継続する。その間にフリー・バッファ・カウンタが閾値以下に低下するならば、このＧＡＭは、ＢＥＬＯＷと呼ばれるバス信号線を付勢して、ＰとすべてのＰＭＩにこの状況について知らせる。この信号を受け取ると、ＰＭＩは、バッファ混雑が解消されるまで、そのパケット受信を一時的に保持することができる。
【０１４８】２．　　ＰＭＩ１が、ＧＡＭにパケット待ち行列登録要求を送る。この要求により、非同期バッファ・カウンタが閾値を超えるならば、ＧＡＭは、バス信号線ＡＢＡＢＶ（非同期バッファの閾値超過）を付勢する。この状況では、ＰＭＩは、任意の後続の非同期パケット転送を拒否するように選択することができる。
【０１４９】３．　　このパケットが入力待ち行列に登録された場合、このＧＡＭは、まず入力待ち行列パケット・カウントを１だけ増分し、次に、これがすべての入力待ち行列中で唯一のパケットであるか否かを検査する。
これが入力待ち行列内の第１パケットである場合、ＧＡＭは、直ちに入力待ち行列タイマを起動する。
【０１５０】４．　　この入力待ち行列タイマが満了するか、あるいは入力待ち行列パケット・カウントが閾値限界を超えるならば、ＧＡＭはＰに対して割り込みを発生する。
【０１５１】５．　　Ｐが通知を受けると、まずその割込み抑制ビットをオンにし、その後待ち行列状況レジスタを読み出す。このＰは、どの待ち行列が非空かをしらべ、待ち行列の優先順位に従って、行うべき作業をスケジューリングする。Ｐが入力パケットを待ち行列解除するごとに、ＧＡＭは入力待ち行列タイマを再起動する。
【０１５２】６．　　Ｐは、優先順位が最高の非空の待ち行列から、その待ち行列が空になるまでパケットを待ち行列解除する。その待ち行列が空になった瞬間に、Ｐは、その次の高優先順位の非空の待ち行列からのパケットを待ち行列解除するように進む。
【０１５３】新規パケットが到達し、パケット・カウントが閾値を超えるか、あるいはタイマが満了するならば、ＧＡＭが再度Ｐに通知する。
【０１５４】７．　　このＰはまた、パケット処理中に、新規出力パケットを発生するために、ＧＡＭからバッファを要求することもできる。
【０１５５】このＰは、パケットを処理した後に、ＰＭＩ２によってサービスされる待ち行列にそれらのパケットを登録するよう要求する。ＧＡＭが、この待ち行列登録要求を受け取ると、それに応じて待ち行列状況レジスタを更新する。この待ち行列登録の結果、出力待ち行列の状態が空から非空に変化した場合、このＧＡＭは、ＱＳＲＣ線上にパルスを生成し、ＱＡ０、ＱＡ１およびＱＡ２上にその待ち行列のアドレス情報を置くことによって、すべてのＰＭＩに通知する。
【０１５６】８．　　ＰＭＩ２は、ＱＳＲＣ上でパルスを受け取ると、待ち行列状況レジスタを読み出し、どの待ち行列が非空であるかをしらべることができる。ＰＭＩ２は、それ自体のサービス方針と待ち行列状況レジスタ内の情報に従って、出力待ち行列にサービスを開始することができる。」（段落【０１４５】−【０１５６】）
　
Ｆ．「【０１９２】７．０　　パケット・メモリ・インターフェース　　−　　ＰＭＩ
各包括高帯域幅アダプタは、最大Ｎ個のアダプタ・ポートを有することができる。これらのポートは、パケット・メモリ内の待ち行列およびＰとの相互作用により、互いに通信する。各ポートとシステムの残り部分との通信は、そのポートに関連するパケット・メモリ・インターフェース（ＰＭＩ）によって管理される。このパケット・メモリは、ＧＡＭと個々のＰＭＩの相互作用によって、パケットに連結されるバッファ群として編成される。
通信フロント・エンドからの入力されたデータ・ストリームまたはパケットは、ＧＡＭから得られたバッファのアドレスを使用して、ＰＭＩによってＰＭに記憶される。出力データは、ＰＭＩによってＰＭから読み出され、パケットの形で通信フロント・エンドに提示される。
【０１９３】ＰＭＩは、特定の通信フロント・エンド（伝送線インターフェース、ＬＡＮインターフェース、交換網接続、またはシステム・バス接続機構）と包括高帯域幅アダプタ・システムの残り部分間の変換器である。
このＰＭＩは、様々な相互接続をサポートするようにカストマイズされることができる通信フロント・エンドに包括インターフェースを提供するＧＡＢに均一なインターフェースを提示する。このインターフェースの包括部分は、ここで説明される。特定の実施態様は、他の文献に記載されている。」（段落【０１９２】−【０１９３】）
　
Ｇ．「【０１９８】７．３　　ＰＭＩバスの活動
ＰＭＩは、バス・マスタおよびバス・スレーブの両方として作動する。このＰがＰＭＩと相互作用すると、ＰＭＩは、Ｐに対してスレーブとして作動する。これらの活動は、ＰＭＩのバス・サブシステムで最高の優先順位を取る。」（段落【０１９８】）
　
Ｈ．【図１】の記載。
　【図１】の記載から、ＧＡＢ１２には複数のＰＭＩである、ＰＭＩ０、ＰＭＩ１、ＰＭＩ２、ＰＭＩ３が、それぞれ、バス／チャネルインターフェース、通信＃１、通信＃２、交換インターフェースに割り当てられていることが読み取ることができる。
　
Ｉ．【図２】の記載。
　【図２】の記載、及び段落【００８４】の記載に基づくと、ＧＡＭから見たバッファ３２、パケット３４および待ち行列３６の論理的関係として、ＱＵＥ０、ＱＵＥ１、・・・、ＱＵＥＫからなる複数のＱＵＥに各パケット３４が待ち行列を形成し、各パケット３４は複数のバッファ３２に割り当てられていることを読み取ることができる。
　
　以上の記載によれば、引用例には、次の発明（以下「引用発明」という。）が記載されている。
　
「包括高帯域幅アダプタは、高性能の包括アダプタ・バス（ＧＡＢ）１２によって互いに結合される４つの主要構成要素を有し、これらの構成要素は、
　１．プロセッサ・サブシステム（Ｐ）１４
　２．パケット・メモリ（ＰＭ）およびコントローラ１６
　３．包括アダプタ・マネジャ（ＧＡＭ）１８
　４．パケット・メモリ・インターフェース（ＰＭＩ）を有するアダプタ・ポート２０
　であり、
　各包括高帯域幅アダプタは、最大Ｎ個のアダプタ・ポートを有することができ、
　これらのポートは、パケット・メモリ内の待ち行列およびＰとの相互作用により、互いに通信し、各ポートとシステムの残り部分との通信は、そのポートに関連するパケット・メモリ・インターフェース（ＰＭＩ）によって管理され、
　通信フロント・エンドからの入力されたデータ・ストリームまたはパケットは、ＧＡＭから得られたバッファのアドレスを使用して、ＰＭＩによってＰＭに記憶され、出力データは、ＰＭＩによってＰＭから読み出され、パケットの形で通信フロント・エンドに提示され、
　ＰＭＩは、特定の通信フロント・エンド（伝送線インターフェース、ＬＡＮインターフェース、交換網接続、またはシステム・バス接続機構）と包括高帯域幅アダプタ・システムの残り部分間の変換器であり、
　１つのアダプタ内にいくつかのＰＭＩが存在でき、
　ＰＭＩは、バス・マスタおよびバス・スレーブの両方として作動し、
　包括高帯域幅アダプタ内のＰＭ１６は、多数のバッファ３２に分割されており、
　ＰＭ内の各バッファごとに、ＧＡＭローカル・メモリ３０に規定されている対応する１つのバッファ・テーブル・エントリ（ＢＴＥ）があり、
　ＧＡＭでは、パケット・バッファは、ＢＴＥ内の「次バッファ・ポインタ」を介して互いに結合され、一旦パケットがＰＭに記憶されると、これはＧＡＭ１８によって１単位として処理され、この単位を表わすために、ＧＡＭは、そのローカル・メモリ内に、ＰＭの各パケットごとに１つのパケット・テーブル・エントリ（ＰＴＥ）を有し、
　包括高帯域幅アダプタ内の待ち行列３６は、順序通り記憶されたパケットのリストであり、ＧＡＭ１８は、アダプタ内で規定された待ち行列ごとに１つの待ち行列制御ブロック（ＱＣＢ）を有し、
　ＧＡＭから見たバッファ３２、パケット３４および待ち行列３６の論理的関係として、ＱＵＥ０、ＱＵＥ１、・・・、ＱＵＥＫからなる複数のＱＵＥに各パケット３４が待ち行列を形成し、各パケット３４は複数のバッファ３２に割り当てられており、
　ＧＡＢ１２には複数のＰＭＩである、ＰＭＩ０、ＰＭＩ１、ＰＭＩ２、ＰＭＩ３が接続され、それぞれのＰＭＩが、バス／チャネルインターフェース、通信＃１、通信＃２、交換インターフェースに割り当てられており、
　新規パケットがＰＭＩ１で受信された時点からパケットがＰＭＩ２を介して送出される時点までのステップ・バイ・ステップ事象シーケンスとしては、
　ＰＭＩ１が、ＧＡＭからバッファを要求し、
　バッファが使用可能であるならば、バッファが満杯になるまで、ＰＭＩ１はＰＭにデータを記憶し、
　ＰＭＩ１が、ＧＡＭにパケット待ち行列登録要求を送り、
　ＰＭＩ２は、ＱＳＲＣ上でパルスを受け取ると、待ち行列状況レジスタを読み出し、どの待ち行列が非空であるかをしらべることができ、ＰＭＩ２は、それ自体のサービス方針と待ち行列状況レジスタ内の情報に従って、出力待ち行列にサービスを開始する
　包括高帯域幅アダプタ。」
　
４．対比
　本願発明と引用発明を対比する。
　
　引用発明の「パケット・メモリ・インターフェース（ＰＭＩ）」は、特定の通信フロント・エンド（伝送線インターフェース、ＬＡＮインターフェース、交換網接続、またはシステム・バス接続機構）と包括高帯域幅アダプタ・システムの残り部分間の変換器であり、また、バス・マスタおよびバス・スレーブの両方として作動するものである。そのため、引用発明の「パケット・メモリ・インターフェース（ＰＭＩ）」は、本願発明の「インターフェースエンジン」に相当する。
　そして、引用発明の「ＰＭＩ１」と本願発明の「内部インターフェースエンジン」は、共に、第１の「インターフェースエンジン」であると言える。
　また、引用発明の「ＰＭＩ２」と本願発明の「外部インターフェースエンジン」は、共に、第２の「インターフェースエンジン」であると言える。
　引用発明のＰＭＩ１に割り当てられている通信＃１は、特定の通信フロント・エンド（伝送線インターフェース、ＬＡＮインターフェース、交換網接続、またはシステム・バス接続機構）であるので、引用発明の通信＃１と本願発明の内部バスは、共に通信路であると言える。
　引用発明の「パケット」及び「データ」と本願発明の「ネットワークデータ」とは、共に「データ」である点で共通する。
　引用発明のＰＭＩ１は、ＧＡＭからバッファを要求し、バッファが使用可能であるならば、バッファが満杯になるまで、ＰＭＩ１はＰＭにデータを記憶し、ＰＭＩ１が、ＧＡＭにパケット待ち行列登録要求を送っており、包括高帯域幅アダプタ内の待ち行列３６は、順序通り記憶されたパケットのリストであり、ＧＡＭ１８は、アダプタ内で規定された待ち行列ごとに１つの待ち行列制御ブロックを有するものである。また、ＧＡＭから見たバッファ３２、パケット３４および待ち行列３６の論理的関係として、ＱＵＥ０、ＱＵＥ１、・・・、ＱＵＥＫからなる複数のＱＵＥに各パケット３４が待ち行列を形成しているので、引用発明の「ＰＭＩ１」はデータに対して複数のキューを定める処理を行っていると言える。
　よって、引用発明と本願発明は、通信路「に結合され、」「データに対して複数のキューを定める」第１の「インタフェースエンジン」を有する点で共通する。
　また、引用発明の包括高帯域幅アダプタは、高性能の包括アダプタ・バス（ＧＡＢ）１２によって互いに結合される４つの主要構成要素を有し、これらの構成要素として、パケット・メモリ（ＰＭ）およびコントローラ１６とパケット・メモリ・インターフェース（ＰＭＩ）を有するアダプタ・ポート２０が含まれるので、引用発明のパケット・メモリ（ＰＭ）は、パケット・メモリ・インターフェース（ＰＭＩ）と結合されている。したがって、引用発明の「パケット・メモリ（ＰＭ）」は、本願発明の「中間メモリモジュール」に対応する。
　パケット・メモリ（ＰＭ）は、多数のバッファ３２に分割されているので、メモリ内の分割された多数のバッファは、本願発明の「論理区画」に相当する。
　そして、ＧＡＭから見たバッファ３２、パケット３４および待ち行列３６の論理的関係として、ＱＵＥ０、ＱＵＥ１、・・・、ＱＵＥＫからなる複数のＱＵＥに各パケット３４が待ち行列を形成し、各パケット３４は複数のバッファ３２に割り当てられているので、引用発明の「パケット・メモリ（ＰＭ）」は、本願発明における「複数のキューに基づいて論理区画に従って」「データを収集する」ことに相当する機能を有すると言える。
　よって、引用発明と本願発明は、第１の「インタフェースエンジンと前記」第２の「インタフェースエンジンに結合され、前記複数のキューに基づいて論理区画に従って前記」「データを収集する中間メモリモジュール」を有する点で共通する。
　以上のことから、引用発明の「ＰＭＩ１」と「パケット・メモリ（ＰＭ）」は、「ＰＭＩ２」と「ＰＭＩ１」に割り当てられた通信路である通信＃１との間に配置された「インターフェース」であると言える。
　
　よって、本願発明と引用発明とは、次の点で一致する。
　
（一致点）
「第２のインタフェースエンジンと通信路との間に配置されたインタフェースであって、
　前記通信路に結合され、データに対して複数のキューを定める第１のインタフェースエンジンと、
　前記第１のインタフェースエンジンと前記第２のインタフェースエンジンに結合され、前記複数のキューに基づいて論理区画に従って前記データを収集する中間メモリモジュールと
　を有するインタフェース。」
　
　一方、両者は次の点で相違する。
　
（相違点）
　本願発明は、ネットワークインタフェースの外部インタフェースエンジンと内部バス通信路との間に配置された内部インタフェースであって、前記内部バスに結合され、ネットワークデータに対して複数のキューを定める内部インタフェースエンジンと、前記内部インタフェースエンジンと前記外部インタフェースエンジンに結合され、前記複数のキューに基づいて論理区画に従って前記ネットワークデータを収集する中間メモリモジュールとを有する内部インタフェースであるのに対し、引用発明は、第２のインタフェースエンジンと通信路との間に配置されたインタフェースであって、前記通信路に結合され、データに対して複数のキューを定める第１のインタフェースエンジンと、前記第１のインタフェースエンジンと前記第２のインタフェースエンジンに結合され、前記複数のキューに基づいて論理区画に従って前記データを収集する中間メモリモジュールとを有するインタフェースであるものの、通信路が内部バスであること、第１のインターフェースエンジンが内部インターフェースエンジンであること、第２のインターフェースエンジンがネットワークインタフェースの外部インタフェースエンジンであること、データがネットワークデータであること、インターフェースが内部インターフェースであることの特定がなされていない点。
　
５．当審の判断
　引用発明のパケット・メモリ・インターフェース（ＰＭＩ）は、通信フロント・エンドとしてシステム・バス接続機構と包括高帯域幅アダプタ・システムの残り部分間の変換器とすることも想定されているので、第１のインターフェースエンジンに相当するＰＭＩ１に割り当てられた通信路を周知のシステム・バス、すなわち内部バスとし、第１のインターフェースエンジンに相当するＰＭＩ１を内部インターフェースエンジンとすることは当業者であれば容易に成し得ることである。
　また、引用発明のパケット・メモリ・インターフェース（ＰＭＩ）は、通信フロント・エンドとして、伝送線インターフェース、ＬＡＮインターフェース、交換網接続も想定されているので、同様に第２のインターフェースエンジンに相当するＰＭＩ２をネットワークインタフェースの外部インタフェースエンジンとすること、及び、それに伴って対象とするデータをネットワークデータとすることも当業者であれば容易に成し得ることである。
　さらに、引用発明の「ＰＭＩ１」と「パケット・メモリ（ＰＭ）」からなるインターフェースを内部インターフェースとすることも、インターフェースの位置づけの定義の差異であり、かつ、内部インターフェースは周知のものでもあるので、インターフェースを内部インターフェースとすることに格別の困難性は認められない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。
　
６．むすび
　したがって、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。