【手続補正書】
【提出日】平成18年8月8日(2006.8.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ・デバイスであって、
ローとカラムとに配列されたメモリセルを有し、カラムの各々は個別のカラムを予備充電するための平衡回路を有する、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、カラムの各々は個別のカラムを予備充電するための平衡回路を有する、第二メモリ・アレイ、及び
予備充電電圧源に結合され、前記第一メモリ・アレイ中のカラムの少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のカラムの少なくとも一つの平衡回路にさらに結合され、予備充電電圧源から平衡回路へ流れる電流を制限するブリーダ・デバイス
を含むメモリ・デバイス。
【請求項２】
請求項１に記載のメモリ・デバイスであって、前記第一メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記第二メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項３】
請求項１に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項４】
請求項１に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはトランジスタにかかる電圧が増加するにつれて飽和する電流特性を示すトランジスタを含む、メモリ・デバイス。
【請求項５】
請求項１に記載のメモリ・デバイスであって、前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項６】
請求項１に記載のメモリ・デバイスであって、前記第一及び第二メモリ・アレイの間に配置されるセンス増幅器領域をさらに含み、前記領域中にセンス増幅器が形成され、またブリーダ・デバイスも形成されるメモリ・デバイス。
【請求項７】
メモリ・デバイスであって、
ローとカラムとに配列されたメモリセルを有し、前記カラムの各々は平衡回路を持つ、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、前記カラムの各々は平衡回路を持つ、第二メモリ・アレイ、
センス増幅器領域であって、前記領域中に形成された複数のセンス増幅器を有し、各センス増幅器は前記第一メモリ・アレイのそれぞれのカラムに結合され、前記第二メモリ・アレイのそれぞれのカラムにさらに結合されている、センス増幅器領域、及び
前記センス増幅器領域中に形成され、予備充電電圧源、ならびに前記第一メモリ・アレイのカラム及び前記第二メモリ・アレイのカラムの前記平衡回路に結合されているブリーダ・デバイスであって、前記第一及び第二メモリ・アレイの前記カラムは同一のセンス増幅器に結合されている、ブリーダ・デバイス
を含むメモリ・デバイス。
【請求項８】
請求項７に記載のメモリ・デバイスであって、前記第一及び第二メモリ・アレイの前記カラムは、第一カラムを含み、前記ブリーダ・デバイスは、前記第一メモリ・アレイの第二カラム及び前記第二メモリ・アレイの第二カラムの平衡回路にさらに結合されており、前記第一及び第二メモリ・アレイの前記第二カラムは同一のセンス増幅器に結合されている、メモリ・デバイス。
【請求項９】
請求項７に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項１０】
請求項７に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはトランジスタにかかる電圧が上昇するのに従って飽和する電流特性を示すトランジスタを含む、メモリ・デバイス。
【請求項１１】
請求項７に記載のメモリ・デバイスであって、前記予備充電電圧源は電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項１２】
メモリセルのローとカラムとに配列されたメモリセル有し、各カラムはそれぞれのカラムを予備充電するための平衡回路を持つメモリ・デバイスであって、前記メモリ・デバイスは、複数のセンス増幅器を有するセンス増幅器領域を含み、各センス増幅器は、それぞれの第一アイソレーションスイッチを通してメモリセルの複数の第一カラムのそれぞれ一つに結合され、さらに、それぞれの第二アイソレーションスイッチを通してメモリセルの複数の第二カラムのそれぞれ一つに結合され、前記センス増幅器領域は複数のブリーダ・デバイスをさらに有し、前記ブリーダ・デバイスの各々は、予備充電電圧源、及び前記複数の第一カラムのカラムに連結された少なくとも一つの平衡回路、及び前記複数の第二カラムのカラムに連結されたされた少なくとも一つの平衡回路に結合され、それぞれの平衡回路へ流れる電流を制限する、メモリ・デバイス。
【請求項１３】
請求項１２に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは複数のｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項１４】
請求項１２に記載のメモリ・デバイスであって、前記予備充電電圧源は電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項１５】
請求項１２に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、メモリ・デバイス。
【請求項１６】
請求項１２に記載のメモリ・デバイスであって、前記複数の第一カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第一カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記複数の第二カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第二カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項１７】
メモリ・デバイスであって、
領域中にローとカラムとに配列されたメモリセルが形成されている第一メモリ・アレイ領域であって、前記カラムの各々は、それぞれの平衡回路に結合し、これもまた前記領域中に形成されている第一メモリ・アレイ領域、
領域中にローとカラムとに配列されたメモリセルが形成されている第二メモリ・アレイ領域であって、前記カラムの各々は、それぞれの平衡回路に結合し、これもまた前記領域中に形成されている第二メモリ・アレイ領域、
領域中にセンス増幅器及び複数のブリーダ・デバイスを形成しており、各ブリーダ・デバイスは、予備充電電圧源に結合され、前記第一メモリ・アレイ領域中に形成された少なくとも一つの平衡回路、及び前記第二メモリ・アレイ領域中に形成された少なくとも一つの平衡回路にさらに結合されている、センス増幅器領域、及び
前記センス増幅器領域に形成されたセンス増幅器の各々を、前記第一メモリ・アレイのメモリセルのそれぞれのカラム、及び前記第二メモリ・アレイのメモリセルのそれぞれのカラムに結合する複数の第一及び第二アイソレーション・スイッチ
を含むメモリ・デバイス。
【請求項１８】
請求項１７に記載のに記載のメモリ・デバイスであって、前記第一メモリ・アレイ領域中に形成された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイ領域中に形成された第一及び第二平衡回路を含み、前記第二メモリ・アレイ領域中に形成された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイ領域中に形成された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項１９】
請求項１７に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項２０】
請求項１７に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、メモリ・デバイス。
【請求項２１】
請求項１７に記載のメモリ・デバイスであって、前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項２２】
プロセッサ・バスを有するプロセッサ、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムにデータを入力できるようになっている入力装置、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムからデータを出力できるようになっている出力装置、及び
前記プロセッサ・バスを通して前記プロセッサに結合されたメモリ・デバイス
を含むコンピュータシステムであって、
前記メモリ・デバイスは、メモリセルのローとカラムとに配列されたメモリセルを有し、各カラムはそれぞれのカラムを予備充電するための平衡回路を持ち、前記メモリ・デバイスは、複数のセンス増幅器を有するセンス増幅器領域を含み、各センス増幅器は、それぞれの第一アイソレーションスイッチを通してメモリセルの複数の第一カラムのそれぞれ一つに結合され、さらに、それぞれの第二アイソレーションスイッチを通してメモリセルの複数の第二カラムのそれぞれ一つに結合され、前記センス増幅器領域は複数のブリーダ・デバイスをさらに有し、前記ブリーダ・デバイスの各々は、予備充電電圧源、及び前記複数の第一カラムのカラムに連結された少なくとも一つの平衡回路、及び前記複数の第二カラムのカラムに連結されたされた少なくとも一つの平衡回路に結合され、それぞれの平衡回路へ流れる電流を制限する、コンピュータシステム。
【請求項２３】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記複数のブリーダ・デバイスは、複数のｐチャネルＭＯＳトランジスタを含む、コンピュータシステム。
【請求項２４】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、コンピュータシステム。
【請求項２５】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、コンピュータシステム。
【請求項２６】
請求項２２に記載のコンピュータシステムであって、前記複数の第一カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第一カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記複数の第二カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第二カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、コンピュータシステム。
【請求項２７】
コンピュータシステムであって、前記コンピュータシステムは、
プロセッサ・バスを有するプロセッサ、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムにデータを入力できるようになっている入力装置、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムからデータを出力できるようになっている出力装置、及び
前記プロセッサ・バスを通して前記プロセッサに結合されたメモリ・デバイス
を含み、前記メモリ・デバイスは、
ローとカラムとに配列されたメモリセルを有し、カラムの各々はそれぞれのカラムを予備充電するための平衡回路を有する、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、カラムの各々はそれぞれのカラムを予備充電するための平衡回路を有する、第二メモリ・アレイ、及び
予備充電電圧源に結合され、前記第一メモリ・アレイ中のカラムの少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のカラムの少なくとも一つの平衡回路にさらに結合され、予備充電電圧源から平衡回路へ流れる電流を制限するブリーダ・デバイス
を含む、
コンピュータシステム。
【請求項２８】
請求項２７に記載のコンピュータシステムであって、前記第一メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記第二メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、コンピュータシステム。
【請求項２９】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記ブリーダ・デバイスは、ｐチャネルＭＯＳトランジスタを含む、コンピュータシステム。
【請求項３０】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記ブリーダ・デバイスは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを含む、コンピュータシステム。
【請求項３１】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、コンピュータシステム。
【請求項３２】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成することであって、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成する、こと、及び
前記センス増幅器領域中に、予備充電電圧源に結合された複数のブリーダ・デバイスを形成することであって、前記ブリーダ・デバイスの各々は、前記第一メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路にさらに結合させる、こと
を含む方法。
【請求項３３】
請求項３２に記載の方法であって、複数のブリーダ・デバイスを形成することは、複数のｐチャネルＭＯＳトランジスタを形成することを含む、方法。
【請求項３４】
請求項３２に記載の方法であって、複数のブリーダ・デバイスを形成することは、複数のトランジスタを形成することを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、方法。
【請求項３５】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成することであって、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成する、こと、及び
前記第一メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路と、前記第二メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路との間で、予備充電電圧源に結合された電流制限ブリーダ・デバイスを共用すること
を含む方法。
【請求項３６】
請求項３５に記載の方法であって、前記電流制限ブリーダ・デバイスを共用することは、ｐチャネルＭＯＳトランジスタを共用することを含む、方法。
【請求項３７】
請求項３５に記載の方法であって、前記電流制限ブリーダ・デバイスを共用することは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを共用することを含む、方法。
【請求項３８】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成することであって、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成する、こと、及び
前記センス増幅器領域中に形成され、予備充電電圧源に結合された電流制限ブリーダ・デバイスを通して前記第一及び第二メモリ・アレイの前記平衡回路へ流れる電流を制限すること
を含む方法。
【請求項３９】
メモリ・デバイスを形成する方法であって、
ローとカラムとに配列されているメモリセルを有し、前記カラムの各々は平衡回路を持つ、第一メモリ・アレイを形成すること、
ローとカラムとに配列されているメモリセルを有し、前記カラムの各々は平衡回路を持つ、第二メモリ・アレイを形成すること、
領域中に複数のセンス増幅器が形成されているセンス増幅器領域を形成することであって、各センス増幅器を前記第一メモリ・アレイのそれぞれのカラムに結合され、さらに前記第二メモリ・アレイのそれぞれのカラムに結合される、こと、及び
ブリーダ・デバイスを前記センス増幅器領域中に形成することであって、前記ブリーダ・デバイスを予備充電電圧源に結合し、前記第一メモリ・アレイのカラム及び前記第二メモリ・アレイのカラムの前記平衡回路に結合し、前記第一及び第二メモリ・アレイの前記カラムを同一のセンス増幅器に結合する、こと
を含む方法。
【請求項４０】
請求項３９に記載の方法であって、前記センス増幅器領域中にブリーダ・デバイスを形成することは、前記センス増幅器領域中にｐチャネルＭＯＳトランジスタを形成することを含む、方法。
【請求項４１】
請求項３９に記載の方法であって、前記センス増幅器領域中にブリーダ・デバイスを形成することは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを前記センス増幅器領域中に形成することを含む、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前記のように、ＮＭＯＳブリーダ・デバイス１３０は、ディジット線がワード線と短絡した場合に、ＤＶＣ２電圧源１２６から流れる電流を制限する比較的長チャネルのトランジスタである。前に説明したように、待機状態の間、メモリ・アレイのワード線は接地され、ディジット線１２３は、ＤＶＣ２電圧発生器１２６の電圧レベルに予備充電される。このため、平衡回路１２４が活性化されている間は、ワード線と短絡したディジット線１２３を通してＤＶ２Ｃ２電源１２６は接地電位に短絡される。ＮＭＯＳブリーダ・デバイス１３０も、待機状態の間、ＢＬＥＥＤａ及びＢＬＥＥＤｂ信号によって活性化されているが、これは、ディジット線１２３がワード線と短絡した場合に、アースに落ちる電流を制限する負荷デバイスとして機能する。ＮＭＯＳブリーダ・デバイス１３０は、ある程度電流を制限する働きをするが、ディジット線１２３の電圧は、ワード線との短絡により接地電位に引き下げられ（すなわち接地結合）、ゲート−ソース間電圧（すなわち、ＢＬＥＥＤ信号とディジット線１２３の低下した電圧との電位差）及びドレイン−ソース間電圧（すなわち、ＤＶＣ２電圧源１２６の電圧とディジット線１２３の低下した電圧との電位差）の双方が増加するので、ＮＭＯＳブリーダ・デバイス１３０を通る電流は電圧の平方で増加する。上記のように、ＮＭＯＳブリーダ・デバイス１３０は、ディジット線１２３とワード線が短絡した場合にある程度の電流制限効果を備えているものの、ＤＶ２Ｃ２電源１２６から流れる電流を制限するための別の取組み方がさらに必要となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前に図１に関連して論じたように、ＮＭＯＳブリーダ・デバイス１３０を通る電流は、待機状態時にディジット線１２３とワード線とが接地短絡した場合に、電圧の平方で増加する傾向がある。しかしながら、図２に示す実施形態中のＰＭＯＳブリーダ・デバイス２３２は、同一状態の下で飽和する電流特性を示す。すなわち、ＮＭＯＳブリーダ・デバイス１３０においては、ディジット線が接地電位に低下すると、ゲート−ソース及びドレイン−ソース双方の電圧が増大し、これにより、電流が幾何級数的に増加するのに対し、ＰＭＯＳブリーダ・デバイス２３２においては、ゲート−ソース電圧は一定である（すなわち、ゲートはＬＯＷ  ＢＬＥＥＤ＿ＧＡＴＥ信号に結合され、ソースはＤＶＣ２電圧源１２６に結合されている）。その結果、ディジット線１２３の接地電位への低下によりドレイン−ソース電圧が増加するにつれ、ＰＭＯＳブリーダ・デバイス２３２のドレイン−ソース電流は飽和し、これによって、ＤＶＣ２電圧源１２６への電流負荷が制限される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
さらに、図２に示す本発明の実施形態において、ブリーダ・デバイス２３２は、２つのメモリ・アレイ領域２１０ａ、２１０ｂのカラム１２２の間で共用されている。これにより、図１に示した配列に比較して、メモリ・デバイス上のブリーダ・デバイス２３２の数を削減することができる。加えて、複数のメモリ・アレイ領域２１０ａ、２１０ｂの間でブリーダ・デバイス２３２を共用することによって、ブリーダ・デバイス２３２を作動するために必要な制御線の数が減少する。図示していないが、ブリーダ・デバイス２３２及びブリーダ制御線の低減によって、センス増幅器領域２２０及びメモリ・アレイ領域２１０ａ、２１０ｂのレイアウトが簡素化されることは、当業者には自明であろう。結果として、本発明の実施形態から、多くの利点を得ることができる。例えば、ブリーダ・デバイス２３２及びＢＬＥＥＤ＿ＧＡＴＥ線のような、前記の回路構成のため形成される金属配線を、いくつものメモリ・アレイ領域２１０ａ、２１０ｂ及びセンス増幅器領域２２０に広げるのでなく、特定の領域に限定することができる。さらに、一部の金属配線レイアウトを再配列することによって、他の信号線の経路変更も可能となる。例えば、ブリーダ制御線を特定領域に限定配置することによって、より低位の金属配線レベルからこれらの線を形成することができ、これにより、他の信号線を、センス増幅器領域を通して別の金属配線レベル上の経路設定の際、より柔軟に対処することができ、誘電体中間層に形成されたビアスを通して別の金属配線層へ接続する必要を回避できる。当業者には自明であろうが、金属配線を一つの金属配線層から別の層へジャンプさせるとその信号線のインピーダンスが増加し、その結果、メモリ・デバイスの全体的性能に影響する信号のタイミング及び速度問題が発生する。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006518523.tif 000001
【図２】
2006518523.tif 000002
【図３】
2006518523.tif 000003