【事件の表示】
　特願２００４−３４９８２２「データ駆動集積回路及びその駆動方法と、それを利用した液晶表示装置及びその駆動方法」拒絶査定不服審判事件〔平成１７年　６月３０日出願公開、特開２００５−１７３５９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯  
　
　平成１６年１２月　２日　特許出願（パリ条約による優先権主張２００３年１２月１１日、大韓民国、２００４年４月２８日、大韓民国）
　平成１９年１２月１２日　拒絶理由通知（同年１２月１７日発送）
　平成２０年　３月１７日　意見書・手続補正書
　平成２０年　９月１６日　拒絶査定（同年９月２２日送達）
　平成２０年１２月２２日　本件審判請求・手続補正書
　平成２２年　２月１９日　審尋（平成２２年２月２２日発送）
　平成２２年　５月２４日　回答書
 　 
２　平成２０年１２月２２日付け手続補正についての補正却下の決定 
　
[補正却下の決定の結論] 
　
　平成２０年１２月２２日付け手続補正を却下する。 
　
[理由］独立特許要件違反 
　
　平成２０年１２月２２日付け手続補正（以下「本件補正」とする。）により、本件補正前の請求項は、 
「【請求項１】
　表示装置の多数のデータラインと接続されたデータ駆動集積回路において、
　多数の出力チャンネルと、
　前記多数のＮ番目データ出力チャンネルから選択する選択部と、ここで、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記多数のデータラインの対応する数へ供給し、前記出力チャネルの残りは画素データを供給されず、
　サンプリング信号を順次供給するシフトレジスタ部と、ここで、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生し、及び
　前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部を含み、ここで、前記画素データは前記タイミングコントローラから供給され、
　前記選択部は、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給する
　ことを特徴とするデータ駆動集積回路。
・・・
【請求項３】
　前記選択部は、前記Ｎ番目データ出力チャンネルを決定するためのチャネル選択信号が入力されるために配置された第１及び第２のオプションピンを決めるためのチャンネル選択信号を発生する第１及び第２オプションピンを具備する
　ことを特徴とする請求項１記載のデータ駆動集積回路。
【請求項４】
　前記選択部は、前記チャンネル選択信号に従って前記Ｎ番目データ出力チャンネルを調節する
　ことを特徴とする請求項１又は２記載のデータ駆動集積回路。
【請求項５】
　前記選択部は第１乃至第４論理値を発生し、
　前記第４論理値の場合には前記選択部は前記出力チャネルの総数Ｎより小さな I個を、ここでＮは定数であり、
　前記第３論理値の場合には前記 I より小さな J個を、
　前記第２論理値の場合には前記 J より小さな K個を、
　前記第１論理値の場合には前記 K より小さな M個を前記データ出力チャンネルとして選択する
　ことを特徴とする請求項４記載のデータ駆動集積回路。
・・・
【請求項１１】
　前記データ出力チャンネルの数はプログラム化されたことを特徴とする請求項１又は２記載のデータ駆動集積回路。
・・・」から 
「【請求項１】 
　表示装置の多数のデータラインと接続されたデータ駆動集積回路において、
　多数の出力チャンネルと、
　前記多数のＮ番目データ出力チャンネルから選択する選択部と、ここで、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記多数のデータラインの対応する数へ供給し、前記出力チャネルの残りは画素データを供給されず、
　サンプリング信号を順次供給するシフトレジスタ部と、ここで、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生し、及び
　前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部を含み、ここで、前記画素データは前記タイミングコントローラから供給され、
　前記選択部は、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給
し、
前記選択部は、前記Ｎ番目データ出力チャンネルを決定するためのチャネル選択信号が入力されるために配置された第１及び第２のオプションピンを決めるためのチャンネル選択信号を発生する第１及び第２オプションピンを具備し、
　
前記選択部は、前記チャンネル選択信号に従って前記Ｎ番目データ出力チャンネルを調節し、
　
前記選択部は第１乃至第４論理値を発生し、
　
前記第４論理値の場合には前記選択部は前記出力チャネルの総数Ｎより小さなＩ個を、ここでＮは定数であり、
　
前記第３論理値の場合には前記Ｉより小さなＪ個を、
　
前記第２論理値の場合には前記Ｊより小さなＫ個を、
　
前記第１論理値の場合には前記Ｋより小さなＭ個を前記データ出力チャンネルとして選択し、
　
前記データ出力チャンネルの数はプログラム化された
　ことを特徴とするデータ駆動集積回路。
・・・」
に補正された。 （下線は、補正箇所を明示するために請求人が付した。）
　
　そして、この補正は、本件補正前の請求項１を削除して、本件補正前の請求項３を請求項１とし、該請求項１に対して、本件補正前の請求項４、５、１１に記載された発明特定事項をさらに限定するものである。
　したがって、この補正は、特許請求の範囲の減縮を目的とするものに該当する。 
　
　そこで、本件補正後の請求項１に係る発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合するか）について検討する。 
　
（１）本件補正後の本願発明 
　
　まず、本願の本件補正後の請求項１に係る発明の記載について検討する。
　
ア　請求項１には、「出力チャンネル」なる用語と「データ出力チャンネル」なる用語とが混在している。しかしながら、「多数の出力チャンネル」との記載の直後に「前記多数のＮ番目データ出力チャンネル」と記載されているから、両用語は同一の技術事項を意味するものと解される。したがって、請求項１の「出力チャンネル」なる記載は「データ出力チャンネル」を意味するものと、２行目の「多数の出力チャンネル」なる記載は「Ｎ個のデータ出力チャンネル」を意味するものと解される。
　
イ　請求項１の「前記多数のＮ番目データ出力チャンネルから選択する選択部と、ここで、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記多数のデータラインの対応する数へ供給し、前記出力チャネルの残りは画素データを供給されず」なる記載は、日本語として不明りょうであり、かつ、その前後の記載との接続関係が不明りょうであって、その意味するところは必ずしも明らかではないが、発明の詳細な説明やこの箇所の前後の記載を参酌すれば、該記載は「前記Ｎ個のデータ出力チャンネルから、一部のデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択する選択部であって、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記Ｎ個のデータラインの中の対応する数へ供給し、前記データ出力チャネルの残りは画素データを供給されないようにする選択部と」を意味するものと解するのが妥当である。
　以下同様に、請求項１の「サンプリング信号を順次供給するシフトレジスタ部と、ここで、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生し」なる記載は、「サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と」を意味し、請求項１の「前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部を含み、ここで、前記画素データは前記タイミングコントローラから供給され」なる記載は、「前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって、前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み」を意味し、請求項１の「前記選択部は、前記チャンネル選択信号に従って前記Ｎ番目データ出力チャンネルを調節し」なる記載は、「前記選択部は、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し」を意味するものと解される。
　
ウ　次に、「前記選択部は、前記Ｎ番目データ出力チャンネルを決定するためのチャネル選択信号が入力されるために配置された第１及び第２のオプションピンを決めるためのチャンネル選択信号を発生する第１及び第２オプションピンを具備し」なる記載は、「第１及び第２のオプションピンを決めるためのチャンネル選択信号を発生する第１及び第２オプションピン」と「第１及び第２のオプションピン」を特定するのに「第１及び第２のオプションピン」を用いており、日本語として不明りょうであるから、その意味するところについて検討する。
　本願の発明の詳細な説明の段落【００７０】〜【００７２】には、「一方、本発明の第１実施例による液晶表示装置のデータＩＣ（１１６）などのそれぞれは外部から入力される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）に応答してデータラインなど（ＤＬ１乃至ＤＬｍ）に画素信号を供給するための出力チャンネルを変更するようになる。このために、データＩＣ（１１６）などのそれぞれは第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）が供給される第１及び第２オプションピン（ＯＰ１，ＯＰ２）とを具備する。第１及び第２オプションピン（ＯＰ１，ＯＰ２）のそれぞれは電圧源（ＶＣＣ）及び基底電圧源（ＧＮＤ）に選択的に接続されて２ビット２進論理値を有するようになる。これにつれて、第１及び第２オプションピン（ＯＰ１，ＯＰ２）を通してデータＩＣ（１１６）に供給される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）は”００”、”０１”、”１０”及び”１１”の値を有するようになる。これにつれて、データＩＣ（１１６）などのそれぞれは第１及び第２オプションピン（ＯＰ１，ＯＰ２）を通して供給される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）につれて液晶パネル（１０２）の解像図（当審注：「解像度」の誤記と認める。）につれてすでに設定された出力チャンネルを有するようになる。」と記載されており、また、段落【００７７】には、「 第１及び第２オプションピン（ＯＰ１，ＯＰ２）のそれぞれが基底電圧源（ＧＮＤ）に接続されてデータＩＣ（１１６）に供給される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）の値が”００”である場合にデータＩＣ（１１６）は図５に示されたところのように６４２個のデータ出力チャンネルの中の第１乃至第６００データ出力チャンネルを通して画素電圧信号を出力するようになる。この際、第６０１乃至第６４２出力チャンネルはダミー出力チャンネルになる。また、第１オプションピン（ＯＰ１）が基底電圧源（ＧＮＤ）に接続されると共に第２オプションピン（ＯＰ２）が電圧源（ＶＣＣ）に接続されてデータＩＣ（１１６）に供給される 第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）の値が”０１”である場合にデータＩＣ（１１６）は図６に示されたところのように６４２個のデータ出力チャンネルの中の第１乃至第６１８データ出力チャンネルを通して画素電圧信号を出力するようになる。この際、第６１９乃至第６４２出力チャンネルはダミー出力チャンネルになる。そして、第１オプションピン（ＯＰ１）が電圧源（ＶＣＣ）に接続されると共に第２オプションピン（ＯＰ２）が 基底電圧源（ＧＮＤ）に接続されてデータＩＣ（１１６）に供給される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）の値が”１０”である場合にデータＩＣ（１１６）は図７に示すように６４２個のデータ出力チャンネルの中の第１乃至第６３０データ出力チャンネルを通して画素電圧信号を出力するようになる。この際、第６３１乃至第６４２出力チャンネルはダミー出力チャンネルになる。最後に、第１及び第２オプションピン（ＯＰ１、ＯＰ２）のそれぞれが電圧源（ＶＣＣ）に接続されてデータＩＣ（１１６）に供給される第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）の値が”１１”である場合にデータＩＣ（１１６）は図８に示されたところのように第１乃至第６４２データ出力チャンネルを通して画素電圧信号を出力するようになる。」と記載されている。
　すなわち、本願の発明の詳細な説明には、「データＩＣ（１１６）などのそれぞれは第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）が供給される第１及び第２オプションピン（ＯＰ１，ＯＰ２）とを具備する。」との、「第１及び第２オプションピン」が「チャネル選択信号が入力されるために配置された」ことを支持する記載と、「第１及び第２オプションピン（ＯＰ１，ＯＰ２）のそれぞれは電圧源（ＶＣＣ）及び基底電圧源（ＧＮＤ）に選択的に接続されて２ビット２進論理値を有するようになる。」等の、「第１及び第２オプションピン」が「チャンネル選択信号を発生する」ことを支持する記載の双方が記載されている。
　よって、「第１及び第２オプションピン」は、外部から入力されるチャネル選択信号を受信するための機能と、受信したチャネル選択信号に応じて、電圧源（ＶＣＣ）か基底電圧源（ＧＮＤ）に接続されることにより、受信したチャネル選択信号を保持して、それ自体が、チャネル選択信号を発生する機能を有しているものと認められる。
　したがって、「前記選択部は、前記Ｎ番目データ出力チャンネルを決定するためのチャネル選択信号が入力されるために配置された第１及び第２のオプションピンを決めるためのチャンネル選択信号を発生する第１及び第２オプションピンを具備し」なる記載は、発明の詳細な説明に促して最も限定的に解釈して、「前記選択部は、前記Ｎ個のデータ出力チャンネルから、画素データを出力するデータ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配置されており、かつ、入力されたチャネル選択信号を保持して、保持したチャネル選択信号を発生する、第１及び第２オプションピンを具備し」を意味するものと解するのが妥当である。
　
エ　次に、「前記データ出力チャンネルの数はプログラム化された」なる記載の意味するところを検討する。
　本願の発明の詳細な説明において、「プログラム化」なる記載は、出願当初の特許請求の範囲に対応した箇所である、段落【００２６】、【００３９】に、「前記データ出力チャンネルの数はプログラム化される。」との記載があるのみであり、その余に関連する記載は見いだせない。
　しかしながら、請求項１は「前記選択部は、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給し」との発明特定事項を有しており、本発明の第２実施例（段落【００９５】〜【０１０６】、【図１０】参照。）を基にしたものと認められる。
　そして、段落【００９９】、【０１００】に、「このような、シフト・レジスタ部（１８４）ではシフト・レジスタなど（ＳＲ１乃至ＳＲ６４２）の中の第６００、第６１８、第６３０及び第６４２シフト・レジスタ（ＳＲ６００、ＳＲ６２８、ＳＲ６３０、ＳＲ６４２）のそれぞれのチャンネル選択部（１８０）の第１入力信号へ供給されると共に第６１０シフト・レジスタ（ＳＲ６１０）の入力信号に供給される。（当審注：【図１０】に図示された事項、及び、前後の記載からして、「第６００、第６１８、第６３０及び第６４２シフト・レジスタ（ＳＲ６００、ＳＲ６２８、ＳＲ６３０、ＳＲ６４２）のそれぞれのチャンネル選択部（１８０）の第１入力信号へ供給されると共に第６１０シフト・レジスタ（ＳＲ６１０）の入力信号に供給される。」なる記載は、「第６００、第６２８、第６３０及び第６４２シフト・レジスタ（ＳＲ６００、ＳＲ６２８、ＳＲ６３０、ＳＲ６４２）の出力信号はそれぞれ、チャンネル選択部（１８０）へ第１入力信号から第４入力信号として供給されると共に、第６００シフト・レジスタ（ＳＲ６００）からの出力信号は第６０１シフト・レジスタ（ＳＲ６０１）への入力信号として、第６２８シフト・レジスタ（ＳＲ６２８）からの出力信号は第６２９シフト・レジスタ（ＳＲ６２９）への入力信号として、第６３０シフト・レジスタ（ＳＲ６３０）からの出力信号は第６３１シフト・レジスタ（ＳＲ６３１）の入力信号として供給される。」を意味するものと認める。）これにつれて（当審注：「これに対応して」の誤記と認める。）、チャンネル選択部（１８０）は第１及び第２出力選択信号（Ｐ１，Ｐ２）の２進論理値につれて（当審注：「２進論理値に対応して」の誤記と認める。）第６００、第６１８（当審注：「第６２８」の誤記と認める。）、第６３０及び第６４２シフト・レジスタ（ＳＲ６００、ＳＲ６２８、ＳＲ６３０、ＳＲ６４２）の出力信号の中のいずれか一つをキャリ信号（Ｃａｒｒｙ）として次の段のデータＩＣ（１１６）に供給するようになる。」と記載されているように、本発明の第２実施例は、「チャンネル選択部（１８０）」（請求項１の「選択部」に相当）には、第６００シフト・レジスタ（ＳＲ６００）、第６２８シフト・レジスタ（ＳＲ６２８）、第６３０シフト・レジスタ（ＳＲ６３０）及び第６４２シフト・レジスタ（ＳＲ６４２）のみから出力信号を受け取り、第１及び第２出力選択信号（Ｐ１，Ｐ２）（請求項１の「第１及び第２のチャネル選択信号」に相当）に応じてそのうちの１つの出力信号を選択して、次の段のデータＩＣ（１１６）（請求項１の「データ駆動集積回路」に相当）に供給するものである。
　すなわち、発明の詳細な説明には、予め、チャンネル選択部（１８０）に対し、第ｉ番目のシフト・レジスタの出力信号が入力されるようにパス（信号線）が形成されている場合に、１番目から第ｉ番目のシフト・レジスタに対応するデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択可能であることは記載されているものの、そのようなパスが形成されていない段のシフト・レジスタに対応するデータ出力チャンネルについても、１番目からその段までのデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択可能であることは、記載されておらず、かつ、優先日当時の技術常識から見て自明な事項であるとも認められない。また、予め、４個より多い個数のシフト・レジスタからチャンネル選択部（１８０）に対し出力信号が入力されるようにパスを形成しておいて、所定の信号に応じてそれらのシフト・レジスタから４個のシフト・レジスタを選択しておき、選択された４個のシフト・レジスタとチャンネル選択部（１８０）間のパスの１本を第１及び第２出力選択信号に応じて選択可能とすることも、発明の詳細な説明には記載されておらず、かつ、優先日当時の技術常識から見て自明な事項であるとも認められない。
　よって、「前記データ出力チャンネルの数はプログラム化された」なる記載は、「画素データの供給される前記データ出力チャンネルの数は、Ｉ個、Ｊ個、Ｋ個、Ｍ個の間で変更可能とされた」と解するのが適当である。
　
オ　以上アないしエを踏まえ、本件補正後の請求項１に係る発明を以下のとおり認定する。
「表示装置の多数のデータラインと接続されたデータ駆動集積回路において、
　Ｎ個のデータ出力チャンネルと、
　前記Ｎ個のデータ出力チャンネルから、一部のデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択する選択部であって、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記Ｎ個のデータラインの中の対応する数へ供給し、前記データ出力チャネルの残りは画素データを供給されないようにする選択部と、
　サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と、及び
　前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって、前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み、
　前記選択部は、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給し、
　前記選択部は、前記Ｎ個のデータ出力チャンネルから前記画素データを出力するデータ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配置されており、かつ、入力されたチャネル選択信号を保持して、保持したチャネル選択信号を発生する、第１及び第２オプションピンを具備し、
　前記選択部は、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し、
　前記選択部は第１乃至第４論理値を発生し、
　前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を、ここでＮは定数であり、
　前記第３論理値の場合には前記Ｉより小さなＪ個を、
　前記第２論理値の場合には前記Ｊより小さなＫ個を、
　前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択し、
　前記画素データの供給される前記データ出力チャンネルの数は、Ｉ個、Ｊ個、Ｋ個、Ｍ個の間で変更可能とされた
　ことを特徴とするデータ駆動集積回路。」（以下、「本願補正発明」という。）
　
（２）引用発明 
（２Ａ−１）引用刊行物１の記載事項
　原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である特開平０６−０４３４２４号公報（以下「引用刊行物１」という。）には、「ドライバー回路」（発明の名称）の発明に関して、以下の事項が記載されている。 
　
＜記載事項１＞
「【０００１】 
【産業上の利用分野】この発明は、液晶などを駆動するドライバーＩＣに関し、特に、ドライバーＩＣを構成する直列シフトレジスタについて、そのレジスタ段数を任意に設定することのできるドライバー回路に関する。」
　
＜記載事項２＞
「【０００２】
【従来の技術】ドライバーＩＣ（回路）の一種である液晶駆動用ＩＣは、従来、例えば図２のような回路構成をしていた。すなわち、図２に示す液晶駆動用ＩＣは、８０ビットの直列データを記憶する双方向シフトレジスタ２１と、双方向シフトレジスタ２１の８０ビットデータを一時記憶するラッチ回路２２と、ラッチ回路２２の出力を受けるレベルシフタ２３と、レベルシフタ２３の出力を受けて液晶を駆動する液晶駆動回路２４と、ロジック回路２５ａ，２５ｂとで構成されている。
【０００３】この液晶駆動用ＩＣの各端子と回路動作とを説明すると、ＤＩ端子には直列入力データが入力され、この直列入力データはロジック回路２５ａに供給される。そして、直列入力データが８０ビットを越えた場合には、越えた分の直列入力データがロジック回路２５ｂを通してＤＯ端子に出力される。ＳＨＬ端子には、シフト方向を選択する方向選択信号が入力され、ＣＬ２端子には、シフトレジスタのシフト動作のタイミングをとるシフトクロック信号が入力される。そして、ＳＨＬ端子に加わる方向選択信号のレベルに応じて、双方向シフトレジスタ２１中のデータが左から右に、或いは右から左に、シフトクロック信号（ＣＬ２端子）に同期してシフトされる。
【０００４】ＣＬ１端子にはラッチクロック信号が入力され、このラッチクロック信号に同期して双方向シフトレジスタ２１中の８０ビットデータがラッチ回路２２に記憶される。ラッチ回路２２に記憶された８０ビット並列信号は、レベルシフタ２３によってレベルシフトされ、液晶駆動回路２４によって液晶駆動出力信号に変換されて、Ｙ1 端子……Ｙ80端子に出力される。ここで、Ｍ端子には交流化信号が供給され、Ｖ端子には液晶駆動回路電源Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 が供給される。なお、ＶCC，ＧＮＤ，ＶEEはこのＩＣの電源供給端子である。
【０００５】図２に示す液晶駆動用ＩＣを縦列接続する場合には、前段ＩＣのＤＯ端子を次段ＩＣのＤＩ端子に接続する。そして、例えば８個の液晶駆動用ＩＣを縦列接続すると、８０×８＝６４０ドットの液晶駆動出力信号を得ることができる。８０ドットの整数倍ではないドット数の場合には、必要なドット数を各液晶駆動用ＩＣで等分して負担する方法（以下、Ａ方式という）と、各液晶駆動用ＩＣを８０ドット出力として使用し、半端な出力数を１個の液晶駆動用ＩＣで負担する方法（以下、Ｂ方式という）とがある。
【０００６】いま、スタティックの文字表示を実施する場合において、２４×２４ドット＝５７６ドットを想定すると、Ａ方式の場合には、例えば図３のような回路構成となり、Ｂ方式の場合には、例えば図４のような回路構成となる。Ａ方式の場合には（図３参照）、各ＩＣの出力端子中の８ビット分の出力端子を接続せず、全８個のＩＣ各々を７２ドット用ＩＣとして使用している。一方、Ｂ方式の場合は（図４参照）、７個のＩＣを８０ドット用ＩＣとして使用し、８個目のＩＣを１６ドット用ＩＣとして使用している。
【０００７】文字表示のドット数が異なる場合も同様であり、１６×１６＝２５６ドットの場合には、Ａ方式なら６４出力×４の合計４個のＩＣで構成され、Ｂ方式なら８０出力×３＋１６出力×１の合計４個のＩＣで構成される。また、３２×３２＝１０２４ドットの場合には、Ａ方式なら６４出力×１６の合計１６個のＩＣで構成され、Ｂ方式なら８０出力×１２＋６４出力×１の合計１３個のＩＣで構成される。更に、４８×４８＝２３０４ドットの場合には、Ａ方式なら７２出力×３２の合計３２個のＩＣで構成され、Ｂ方式なら８０出力×２８＋６４出力×１の合計２９個のＩＣで構成される。
【０００８】
【発明が解決しようとする課題】しかし、上記した従来の回路構成法（Ａ方式、Ｂ方式）には、それぞれ以下の問題点がある。Ａ方式から説明すると、例えば、図３に示すように回路構成した場合、必要なデータは７２×８ビットであるが、ＩＣに供給される直列ビットデータは全体で８０×８ビットであり、その内の８×８ビットデータは不要であることになる。従って、８０×８ビットのデータの中に、８×８ビットのダミーデータを混入しなければならず、その為の制御が煩雑であるという問題点がある。ここで、図２に示すＩＣを用いるのではなく、７２ドット出力用のＩＣを別に作ることも考えられるが、むやみにＩＣの種類を増やすのは妥当でない。
【０００９】次にＢ方式について説明すると、この方式はＩＣの使用個数がＡ方式より一般に少ない点では優れるが、中途半端な出力のＩＣが発生してしまい、配線の引回しが不均等になってしまう等の問題点がある。液晶駆動回路の組み立て工数を減らすには、使用するＩＣ数を減らし、且つ各ＩＣを同一種類とするのが望ましいが、Ｂ方式の場合には、特別な出力数のＩＣが存在する分だけ不利があるのである。
【００１０】この発明は、この問題点に着目してなされたものであって、いかなるドット数のパネルに対しても、同一種類のＩＣによって液晶駆動回路などを構成することのでき、しかもデータを供給する為の制御が容易なドライバー回路を提供することを目的とする。」
　
＜記載事項３＞
「【００１２】
【作用】シフト段数選択回路には、ｎ段からなるシフトレジスタ中の、任意に設定された段数における記憶データが複数個加わっており、この複数個の記憶データのうちの１つが、選択信号によって選択される。選択された記憶データは、直列データ出力端子に導出されるので、このシフトレジスタは、最高でｎ段のシフトレジスタとして使用できる一方、ｎ段以下の任意の段数からなるシフトレジスタとしても使用することもできる。」
　
＜記載事項４＞
「【００１３】
【実施例】以下、実施例に基づいて、この発明を更に詳細に説明する。図１は、この発明の一実施例である液晶駆動用ＩＣの特徴部分のみを図示したものである。この回路は、８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１と、シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２と、シフト段数選択回路３と、レベルシフタ及び液晶駆動回路（共に図示せず）などで構成されている。図示しないレベルシフタや液晶駆動回路は、図２に示す従来回路と同じものであり、結局、図１に示す液晶駆動用ＩＣは、図２の回路にシフト段数選択回路３を追加したものとなっている。
【００１４】シフト段数選択回路３は、７２段目のフリップフロップＦＦ72の出力と７２出力選択信号SELECT１とを受けるＡＮＤゲート４と、８０段目のフリップフロップＦＦ80の出力と８０出力選択信号SELECT２とを受けるＡＮＤゲート５と、ＡＮＤゲート４，５の出力を受けるＯＲゲート６とで構成されている。図１の液晶駆動用ＩＣは、シフトレジスタ１を８０段または７２段のシフトレジスタに設定できる回路であり、８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１は８０段に設定される。つまり、入力端子ＩＮへの直列ビットデータは、ＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶されてゆき、８１番目以降のシフトクロックによって、ＡＮＤゲート５、ＯＲゲート６を介して出力端子ＯＵＴに導出される。
【００１５】一方、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、このシフトレジスタ１は７２段に設定され、７３番目以降のシフトクロックによって、フリップフロップＦＦ72のデータが出力端子ＯＵＴに導出される。このように構成される図１の回路を用いて、例えば２４×２４＝５７６ドットの文字表示をしようとする場合には、各々７２段のシフトレジスタに設定された図１のＩＣを８個用意し、これらを図３のように接続すればよい。
【００１６】この場合、同一構成の８個のＩＣそれぞれを、同一段数のシフトレジスタに設定すれば足りるので、従来例のＢ方式のように、半端なデータを出力するＩＣを別に用意する必要はない。また、各ＩＣは、それぞれ７２段のシフトレジスタに設定されているので、従来例のＡ方式のように、データ供給時にダミーデータを混入する必要もない。」
　
＜記載事項５＞
「【００１７】なお、図１の回路では、シフトレジスタ１を８０段または７２段に設定できるだけであるが、これは一例を示したものに過ぎず、例えば、１６段，３２段，４８段，６４段，８０段の内の任意の段数に設定できるようにしてもよい。この場合のシフト段数選択回路３としては、例えばデータセレクタを用いればよく、１６段，３２段，４８段，６４段，８０段の５種類のフリップフロップ出力を受け、この内のいずれか１種類の出力データのみを、３ビットの選択信号によって選択して出力端子ＯＵＴに導出するようにすれば良い。」
　
＜記載事項６＞
「【００１９】
【発明の効果】以上説明したように、この発明に係るドライバー回路では、選択信号によってドライバー回路内のシフトレジスタ段数を任意の数に設定することができる。従って、このドライバー回路を液晶駆動用ＩＣに適用した場合、１種類のＩＣであらゆるドット数のパネルを駆動することができ、組み立て工数の削減や組み立てコストの低減を図ることができる。また、前述した従来例のＡ方式と比較した場合には、データ供給時にダミーデータを混入する必要がないという有利さがある。」
　
（２Ａ−２）引用刊行物１に記載された発明
（２Ａ−２−１）
　上記記載事項４には、「【００１３】・・・図１は、この発明の一実施例である液晶駆動用ＩＣの特徴部分のみを図示したものである。・・・」と記載されている。
　この記載によれば、引用刊行物１には、「液晶駆動用ＩＣ」の発明が記載されている。
　
（２Ａ−２−２）
　上記記載事項６には、「【００１９】・・・このドライバー回路を液晶駆動用ＩＣに適用した場合、１種類のＩＣであらゆるドット数のパネルを駆動することができ、・・・」と記載されている。
　この記載によれば、引用刊行物１の「液晶駆動用ＩＣ」は、「パネルを駆動することができる液晶駆動用ＩＣ」である。
　
（２Ａ−２−３）
　上記記載事項４には、「【００１３】・・・図示しないレベルシフタや液晶駆動回路は、図２に示す従来回路と同じものであり、結局、図１に示す液晶駆動用ＩＣは、図２の回路にシフト段数選択回路３を追加したものとなっている。」と、図２に示す従来回路を説明する上記記載事項２には、「【０００４】・・・液晶駆動回路２４によって液晶駆動出力信号に変換されて、Ｙ1 端子……Ｙ80端子に出力される。・・・」と記載されている。
　これらの記載によれば、引用刊行物１の「液晶駆動用ＩＣ」は、「液晶駆動信号を出力するＹ1 端子……Ｙ80端子」を含んでいる。
　
（２Ａ−２−４）
　上記記載事項４には、「【００１３】・・・この回路は、８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１と、シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２と、シフト段数選択回路３と、・・・で構成されている。・・・」と記載されている。
　これらの記載によれば、引用刊行物１の「液晶駆動用ＩＣ」は、「８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１と、シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２と、シフト段数選択回路３」を含んでいる。
　
（２Ａ−２−５）
　上記記載事項４には、「【００１４】シフト段数選択回路３は、７２段目のフリップフロップＦＦ72の出力と７２出力選択信号SELECT１とを受けるＡＮＤゲート４と、８０段目のフリップフロップＦＦ80の出力と８０出力選択信号SELECT２とを受けるＡＮＤゲート５と、ＡＮＤゲート４，５の出力を受けるＯＲゲート６とで構成されている。図１の液晶駆動用ＩＣは、シフトレジスタ１を８０段または７２段のシフトレジスタに設定できる回路であり、８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１は８０段に設定される。つまり、入力端子ＩＮへの直列ビットデータは、ＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶されてゆき、８１番目以降のシフトクロックによって、ＡＮＤゲート５、ＯＲゲート６を介して出力端子ＯＵＴに導出される。」と、「【００１５】一方、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、このシフトレジスタ１は７２段に設定され、７３番目以降のシフトクロックによって、フリップフロップＦＦ72のデータが出力端子ＯＵＴに導出される。・・・」と、上記記載事項６には「【００１９】・・・１種類のＩＣであらゆるドット数のパネルを駆動することができ・・・」と記載されている。
　これらの記載によれば、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフト段数選択回路３」は、「１種類のＩＣであらゆるドット数のパネルを駆動するために、シフトレジスタ１を８０段または７２段のシフトレジスタに設定できる」ものである。
　また、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフトレジスタ１」は、「入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶する」ものである。
　
（２Ａ−２−６）
　上記記載事項４には、「【００１３】・・・図１に示す液晶駆動用ＩＣは、図２の回路にシフト段数選択回路３を追加したものとなっている。」と、図２に示す従来回路を説明する上記記載事項２には、「【０００４】ＣＬ１端子にはラッチクロック信号が入力され、このラッチクロック信号に同期して双方向シフトレジスタ２１中の８０ビットデータがラッチ回路２２に記憶される。・・・」と記載されている。
　また、（２Ａ−２−５）によれば、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフト段数選択回路３」は、「シフトレジスタ１を８０段または７２段のシフトレジスタに設定できる」ものであるから、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフトレジスタ１」は、７２、もしくは、８０ビットデータを記憶するものである。
　よって、これらの記載事項、及び、上記事項によれば、引用刊行物１の「液晶駆動用ＩＣ」が含む「ラッチ回路２」は、「シフトレジスタ１中の７２、もしくは、８０ビットデータを記憶する」ものである。
　
（２Ａ−２−７）
　上記記載事項４には、「【００１４】シフト段数選択回路３は、７２段目のフリップフロップＦＦ72の出力と７２出力選択信号SELECT１とを受けるＡＮＤゲート４と、８０段目のフリップフロップＦＦ80の出力と８０出力選択信号SELECT２とを受けるＡＮＤゲート５と、ＡＮＤゲート４，５の出力を受けるＯＲゲート６とで構成されている。・・・８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１は８０段に設定される。つまり、入力端子ＩＮへの直列ビットデータは、ＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶されてゆき、８１番目以降のシフトクロックによって、ＡＮＤゲート５、ＯＲゲート６を介して出力端子ＯＵＴに導出される。」と、「【００１５】一方、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、このシフトレジスタ１は７２段に設定され、７３番目以降のシフトクロックによって、フリップフロップＦＦ72のデータが出力端子ＯＵＴに導出される。・・・」と記載されている。
　これらの記載によれば、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフト段数選択回路３」は、「８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、８０段目のフリップフロップＦＦ80及び７２段目のフリップフロップＦＦ72の出力の一方を出力端子ＯＵＴに導出する」ものである。
　また、引用刊行物１の「液晶駆動用ＩＣ」が含む「シフト段数選択回路３」は、「８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１を８０段に設定し、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、シフトレジスタ１を７２段に設定する」ものである。
　
（２Ａ−２−８）
　（２Ａ−２−１）〜（２Ａ−２−７）によれば、引用刊行物１には、以下の発明が記載されている。 
「パネルを駆動することができる液晶駆動用ＩＣにおいて、
　液晶駆動信号を出力するＹ1 端子……Ｙ80端子と、
　８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１であって、入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶するシフトレジスタ１と、
　前記シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって、前記シフトレジスタ１中の７２、もしくは、８０ビットデータを記憶するラッチ回路２と、
　１種類のＩＣであらゆるドット数のパネルを駆動するために、前記シフトレジスタ１を８０段または７２段のシフトレジスタに設定できるシフト段数選択回路３とを含み、
　前記シフト段数選択回路３は８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、８０段目のフリップフロップＦＦ80及び７２段目のフリップフロップＦＦ72の出力の一方を出力端子ＯＵＴに導出し、８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１を８０段に設定し、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、シフトレジスタ１を７２段に設定する
　液晶駆動用ＩＣ。」（以下、「引用発明１」という。）
　
（２Ｂ−１）引用刊行物２の記載事項
　本願の優先日前に頒布された刊行物である特開昭６１−２９２１２７号公報（以下「引用刊行物２」という。）には、「液晶駆動用集積回路」（発明の名称）の発明に関して、以下の事項が記載されている。 
　
＜記載事項７＞
「〔発明の技術分野〕
　この発明は、液晶表示器の駆動用集積回路に係わるもので、特に大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路に関する。」（第１頁右下欄第５〜９行）
　
＜記載事項８＞
「〔発明の技術的背景〕
　従来、液晶駆動用集積回路は、例えば第２図に示すように構成されている。第２図において、１１はシフトレジスタで、ここでは６４ビットのビット長を持つものとする。上記シフトレジスタ１１には、図示しないＣＰＵあるいはコントローラからの同期信号ＳＣが同期信号入力回路１２を介して供給される。また、上記シフトレジス夕１１には、ＣＰＵあるいはコントローラからの同期信号シフトクロックパルスＳＰがシフトクロック入力回路１３を介して供給され、この同期信号シフトクロックパルスＳＰに同期して上記同期信号ＳＣがシフトレジスタ１１中を順次転送される。そして、上記シフトレジスタ１１の最終段ビットへ転送された同期信号ＳＣは、同期信号出力回路１５を介して次段の液晶用駆動回路に同期信号として供給される。１４はバッファとしての駆動回路で、この駆動回路１４には上記シフトレジスタ１１の各ビット毎の転送データ（同期信号ＳＣ）が並列的に供給され、これらの転送データに基づいて液晶駆動信号ＬＣを得るようになっている。
　第３図は、上記第２図の液晶駆動用集積回路を用いて形成した液晶表示装置の構成例を示している。液晶表示器（６４０Ｘ２００ドット）１６には、表示信号線駆動装置１１および時分割信号線駆動装置１８の出力が供給され、これら信号線駆動装置１７、１８の出力に基づいて上記液晶表示器１６の点灯、非点灯位置が設定される。上記表示信号線駆動装置１７は、８個の表示信号線駆動用集積回路１７１〜１７８から構成されており、これら集積回路１７１〜１７８にはそれぞれ表示信号ＳＤを順次シフトするためのシフトクロックパルスＳＣＰが供給される。
上記表示信号ＳＤは、上記シフトクロックパルスＳＣＰに同期して集積回路１７１から１７８に向かって順次転送されて行く。
　一方、上記時分割信号線駆動装置１８は、時分割信号線駆動用集積回路１８１〜１８４から構成され、これらの集積回路１８１〜１８４はそれぞれ、前記第１図に示した回路に対応している。上記集積回路１８１〜１８４にはそれぞれ、シフトクロックパルスＳＰが供給され、集積回路１８１に供給される時分割駆動信号としての同期信号８Ｃを順次次段の集積回路１８２、１８３、・・・へと転送するようになっている。
〔背景技術の問題点〕
　ところで、上記第３図に示すような６４０×２００ドツトの液晶表示器１６を駆動する際に、液晶表示器１６における時分割信号線が２００本であるのに対し、時分割信号線駆動用集積回路１８１〜１８４として各々６４の駆動出力端を有するものを用いると、最終段の集積回路１８４の駆動出力は８本しか使用しないことになる。このため、集積回路、１８１、１８２、１８３と集積回路１８４との間で駆動する負荷の間に大きな差が生じ、この差によって駆動信号の立上がりおよび立下がり時間に差ができる。このように駆動信号の立上がり、立下がり時間に差が生ずると、液晶表示器１６に印加される実効電圧が部分的に異なることになり１表示コントラストが不均一となる欠点がある。このため、均一な表示コントラストを得るためには、液晶表示器１６の信号線数に適した出力数の液晶駆動用集積回路を何種類も用意する必要がある。
〔発明の目的〕
　この発明は上記のような事情に鑑みてなされたもので、その目的するところは、一種類の集積回路を信号線数の異なる種々のサイズの液晶表示器に対しても表示コントラストを不均一にすることなく適用でき、汎用化を図れる液晶駆動用集積回路を提供することである。」（第１頁右下欄第１０行〜第２頁右下欄第２行）
　
＜記載事項９＞
「〔発明の実施例〕
　以下、この発明の一実施例について図面を参照して説明する。第１図において、前記第２図と同一構成部には同じ符号を付してその詳細な説明は省略する。シフトレジスタ１６における選択した所定ビット例えば４０ビット、４８ビット、５０ビットおよび６４ビット目の出力端にはそれぞれ、アンドゲ−ト２１ａ〜２１ｄの一方の入力端が接続される。これらアンドゲ−ト２１ａ〜２１ｄの他方の入力端にはそれぞれ、デコード回路１９の出力が供給される。このデコード回路１９には、ビット数選択端子２３１、２３２を介して外部からのビット数選択信号ＧＳ１、ＧＳ２が供給されており、これらのビット数選択信号ＧＳ１、ＧＳ２に基づいてシフトレジスタ１１の所定のビット数に対応するアンドゲートへの出力をハイレペルに設定するようになっている。上記アンドゲート２１ａ〜２１ｄの出力はそれぞれ、オアゲート２２に供給され、このオアゲート２２の出力が同期信号出力回路１５を介して、同期信号ＳＣとして次段の同期信号入力回路１２に供給されるようにして成る。なお、上記アンドゲート２１ａ〜２１ｄおよびオアゲ−ト２２は、マルチプレクサ２０を構成している。
　上記のような構成において、前記第３図に示した液晶表示装置の時分割信号線駆動用集積回路１８１〜１８４として第１図の回路を用いる場合には、ビット数設定信号ＧＳ１、ＧＳ２をデコード回路１９に供給してアンドゲート２１ｂを選択する。これによって、アンドゲート２１ｂの一方の入力端がハイレベルに設定され、同期信号ＳＣがシフトレジスタ１１の５０ビット目まで達すると、この同期信号ＳＣはアンドゲート２１ｂ、オアゲート２２および同期信号出力回路１５を介して次段に供給される。
　従って、集積回路１８１〜１８４はそれぞれ５０本分の駆動出力負荷を持つことになり、駆動能力を同じにできるので均一な表示コントラストが得られる。このように、ビット数設定信号ＳＧ１、ＳＧ２（当審注：「ＧＳ１、ＧＳ２」の誤記と認める。）によりシフトレジスタ１１のビット長を可変できることとなり、一種類の集積回路を種々の表示器に適用できる。」（第２頁右下欄第１４行〜第３頁右上欄第１６行）
　
＜記載事項１０＞
「なお、上記実施例では、シフトレジスタ１１の４０ビット目、４８ビット目、５０ビット目、および６４ビット目のいずれかを選択するようにしたが、これらのビット数に限られないのはもちろんである。」（第３頁右上欄第１７行〜左下欄第１行）
　
（２Ｂ−２）引用刊行物２に記載された発明
（２Ｂ−２−１）
　上記記載事項７には、「・・・この発明は、液晶表示器の駆動用集積回路に係わるもので、大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路に関する。」と記載されている。
　この記載によれば、引用刊行物２には、「液晶駆動用集積回路」の発明、特に、「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路」の発明が記載されている。
　
（２Ｂ−２−２）
　上記記載事項９には、「・・・第１図において、前記第２図と同一構成部には同じ符号を付してその詳細な説明は省略する。・・・」と、背景技術を説明する上記記載事項８には、「・・・時分割信号線駆動用集積回路１８１〜１８４として各々６４の駆動出力端を有するものを用いる・・・」と記載されている。
　これらの記載によれば、引用刊行物２の「液晶駆動用集積回路」は、「６４の駆動出力端」を有する。
　
（２Ｂ−２−３）
　上記記載事項９には、「・・・このデコード回路１９には、ビット数選択端子２３１、２３２を介して外部からのビット数選択信号ＧＳ１、ＧＳ２が供給されており、これらのビット数選択信号ＧＳ１、ＧＳ２に基づいてシフトレジスタ１１の所定のビット数に対応するアンドゲートへの出力をハイレペルに設定するようになっている。上記アンドゲート２１ａ〜２１ｄの出力はそれぞれ、オアゲート２２に供給され、このオアゲート２２の出力が同期信号出力回路１５を介して、同期信号ＳＣとして次段の同期信号入力回路１２に供給されるようにして成る。なお、上記アンドゲート２１ａ〜２１ｄおよびオアゲ−ト２２は、マルチプレクサ２０を構成している。」、「・・・このように、ビット数設定信号ＧＳ１、ＧＳ２によりシフトレジスタ１１のビット長を可変できることとなり、一種類の集積回路を種々の表示器に適用できる。」と記載されている。
　これらの記載によれば、引用刊行物２の「液晶駆動用集積回路」は、「種々の表示器に適用するために、ビット数設定信号ＧＳ１、ＧＳ２によりシフトレジスタ１１のビット長を可変できるデコード回路１９及びマルチプレクサ２０」を有している。
　
（２Ｂ−２−４）
　上記記載事項９には「・・・第１図において、前記第２図と同一構成部には同じ符号を付してその詳細な説明は省略する。・・・」と、背景技術を説明する上記記載事項８には、「・・・上記シフトレジスタ１１には、図示しないＣＰＵあるいはコントローラからの同期信号ＳＣが同期信号入力回路１２を介して供給される。上記シフトレジス夕１１には、ＣＰＵあるいはコントローラからの同期信号シフトクロックパルスＳＰがシフトクロック入力回路１３を介して供給され、この同期信号シフトクロックパルスＳＰに同期して上記同期信号ＳＣがシフトレジスタ１１中を順次転送される。そして、上記シフトレジスタ１１の最終段ビットへ転送された同期信号ＳＣは、同期信号出力回路１５を介して次段の液晶用駆動回路に同期信号として供給される。１４はバッファとしての駆動回路で、この駆動回路１４には上記シフトレジスタ１１の各ビット毎の転送データ（同期信号ＳＣ）が並列的に供給され、これらの転送データに基づいて液晶駆動信号ＬＣを得るようになっている。」と記載されている。
　これらの記載によれば、引用刊行物２の「液晶駆動用集積回路」は、「駆動回路１４に各ビット毎の転送データ（同期信号ＳＣ）を並列的に供給するシフトレジスタ１１であって、コントローラから供給される同期信号ＳＣを同期信号シフトクロックパルスＳＰに同期してシフトレジスタ１１中を順次転送することにより、シフトレジスタ１１の各ビット毎の同期信号ＳＣを生成するシフトレジスタ１１」を具備している。
　また、引用刊行物２の「液晶駆動用集積回路」は、「シフトレジスタ１１の転送データに基づいて液晶駆動信号ＬＣを得る駆動回路１４」を具備している。
　
（２Ｂ−２−５）
　上記記載事項９には「・・・ビット数設定信号ＧＳ１、ＧＳ２をデコード回路１９に供給してアンドゲート２１ｂを選択する。これによって、アンドゲート２１ｂの一方の入力端がハイレベルに設定され、同期信号ＳＣがシフトレジスタ１１の５０ビット目まで達すると、この同期信号ＳＣはアンドゲート２１ｂ、オアゲート２２および同期信号出力回路１５を介して次段に供給される。・・・」と記載されている。
　この記載によれば、引用刊行物２の「液晶駆動用集積回路」が具備する「デコード回路１９及びマルチプレクサ２０」は、「ビット数設定信号ＧＳ１、ＧＳ２に応じてシフトレジスタ１１からの同期信号ＳＣを次段に供給」するものである。
　
（２Ｂ−２−６）
　上記記載事項９には「・・・シフトレジスタ１６における選択した所定ビット例えば４０ビット、４８ビット、５０ビットおよび６４ビット目の出力端にはそれぞれ、アンドゲ−ト２１ａ〜２１ｄの一方の入力端が接続される。これらアンドゲ−ト２１ａ〜２１ｄの他方の入力端にはそれぞれ、デコード回路１９の出力が供給される。このデコード回路１９には、ビット数選択端子２３１、２３２を介して外部からのビット数選択信号ＧＳ１、ＧＳ２が供給されており、これらのビット数選択信号ＧＳ１、ＧＳ２に基づいてシフトレジスタ１１の所定のビット数に対応するアンドゲートへの出力をハイレペルに設定するようになっている。・・・」と記載されている。
　この記載によれば、引用刊行物２の「液晶駆動用集積回路」が具備する「デコード回路１９及びマルチプレクサ２０」は、「外部からのビット数選択信号ＧＳ１、ＧＳ２が供給されるビット数選択端子２３１、２３２を具備し、これらのビット数選択信号ＧＳ１、ＧＳ２に基づいてシフトレジスタ１１の、例えば４０ビット、４８ビット、５０ビットおよび６４ビット目の出力端に接続されたアンドゲ−ト２１ａ〜２１ｄへの出力をハイレベルに設定」するものである。
　
（２Ｂ−２−７）
　（２Ｂ−２−１）〜（２Ｂ−２−６）によれば、引用刊行物２には、以下の発明が記載されている。
「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路であって、
　６４の駆動出力端と、
　種々の表示器に適用するために、ビット数設定信号ＧＳ１、ＧＳ２により後述するシフトレジスタ１１のビット長を可変できるデコード回路１９及びマルチプレクサ２０と、
　後述する駆動回路１４に各ビット毎の転送データ（同期信号ＳＣ）を並列的に供給するシフトレジスタ１１であって、コントローラから供給される同期信号ＳＣを同期信号シフトクロックパルスＳＰに同期してシフトレジスタ１１中を順次転送することにより、シフトレジスタ１１の各ビット毎の同期信号ＳＣを生成するシフトレジスタ１１と、
　前記シフトレジスタ１１の転送データに基づいて液晶駆動信号ＬＣを得る駆動回路１４とを具備し、
　前記デコード回路１９及びマルチプレクサ２０は、ビット数設定信号ＧＳ１、ＧＳ２に応じて前記シフトレジスタ１１からの同期信号ＳＣを次段に供給し、外部からの前記ビット数選択信号ＧＳ１、ＧＳ２が供給されるビット数選択端子２３１、２３２を具備し、前記ビット数選択信号ＧＳ１、ＧＳ２に基づいて前記シフトレジスタ１１の、例えば４０ビット、４８ビット、５０ビットおよび６４ビット目の出力端に接続されたアンドゲ−ト２１ａ〜２１ｄへの出力をハイレベルに設定する
　液晶駆動用集積回路。」（以下、「引用発明２」という。）
　
（３）対比 
　本願補正発明と引用発明１とを比較する。 
　
（３−１）
　引用発明１は、８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１に、入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶させ、シフト段数選択回路３によって、シフトレジスタ１のフリップフロップの１段目から８０段目まで記憶したデータ、もしくは、１段目から７２段目まで記憶したデータのいずれかを一括してラッチ回路２に出力した後、液晶駆動信号に変換して、Ｙ1 端子……Ｙ80端子に対して出力することにより、Ｙ1 端子……Ｙ80端子の８０個の端子の全部、もしくは、そのうちの７２個の端子に対して液晶駆動信号を出力することを切り替え可能とするものである。
　すなわち、引用発明１の「液晶駆動用ＩＣ」は、パネルのデータ側の駆動ＩＣであり、Ｙ1 端子……Ｙ80端子はパネルのデータラインに接続されている。
　よって、引用発明１の「パネルを駆動することができる液晶駆動用ＩＣ」は、本願補正発明の「表示装置の多数のデータラインに接続されたデータ駆動集積回路」に相当し、以下同様に、「パネル」は「表示装置」に、「Ｙ1 端子……Ｙ80端子」は「Ｎ個のデータ出力チャンネル」のＮ＝８０の場合に、「直列ビットデータ」は「画素データ」に相当する。また、引用発明１の「シフトクロック」と本願補正発明の「ソースサンプリングクロック信号」とは、共に「クロック信号」である点で共通する。
　
（３−２）
　引用発明１の「シフト段数選択回路３」は、１種類のＩＣであらゆるドット数のパネルを駆動するために、前記シフトレジスタ１を８０段または７２段のシフトレジスタに設定できるものである。そして、（３−１）で述べたことから、「前記シフトレジスタ１を８０段または７２段のシフトレジスタに設定できる」とは、シフトレジスタ１のフリップフロップの１段目から８０段目まで記憶したデータ、もしくは、１段目から７２段目まで記憶したデータのいずれかを一括してラッチ回路２に出力した後、液晶駆動信号に変換して、Ｙ1 端子……Ｙ80端子に対して出力することにより、Ｙ1 端子……Ｙ80端子の８０個の端子の全部、もしくは、そのうちの７２個の端子に対して液晶駆動信号を出力することを切り替え可能とすることを意味する。
　そして、（３−１）の相当関係から、引用発明１の「Ｙ1 端子……Ｙ80端子」は本願補正発明の「Ｎ個のデータ出力チャンネル」のＮ＝８０の場合に、引用発明１の「直列ビットデータ」は本願補正発明の「画素データ」に相当するから、引用発明１の、１種類のＩＣであらゆるドット数のパネルを駆動するために、Ｙ1 端子……Ｙ80端子の８０個の端子の全部、もしくは、そのうちの７２個の端子に対して液晶駆動信号を出力することを切り替え可能とする、「シフト段数選択回路３」は、本願補正発明の、前記表示装置の所望の解像度に従い、前記Ｎ個のデータ出力チャンネルから、一部のデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択し、画素データを前記Ｎ個のデータラインの中の対応する数へ供給し、前記データ出力チャネルの残りは画素データを供給されないようにする、「選択部」のＮ＝８０の場合に相当する。
　
（３−３）
　（３−１）の相当関係から、引用発明１の「直列ビットデータ」は本願補正発明の「画素データ」に相当し、引用発明１の「シフトクロック」と本願補正発明の「ソースサンプリングクロック信号」とは、共に「クロック信号」である点で共通するから、引用発明１の「シフトクロックに同期して直列ビットデータを順次に記憶するシフトレジスタ１」と、本願補正発明の「ソースサンプリングクロック信号に応答してソーススタートパルスを順次シフトするシフトレジスタ部」とは、共に、「クロック信号に応答して所定の信号をシフトするシフトレジスタ部」である点で共通する。
　
（３−４）
　引用発明１において、「ラッチ回路２」は、シフトレジスタ１が記憶する８０ビットデータを取り込むものであるが、シフトレジスタ１に記憶されたビットデータは、直列ビットデータである。
　そして、（３−１）の相当関係から、引用発明１の「直列ビットデータ」は本願補正発明の「画素データ」に相当するから、引用発明１の「直列ビットデータを取り込むラッチ回路２」と、本願補正発明の「画素データをラッチするラッチ部」とは、共に、「画素データをラッチするラッチ部」である点で共通する。
　
（３−５）
　引用発明１において、「シフト段数選択回路３」は８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、シフトレジスタ１の８０段目のフリップフロップＦＦ80及び７２段目のフリップフロップＦＦ72の出力の一方を出力端子ＯＵＴに導出するものであるが、出力端子ＯＵＴに導出されたデータは、次に接続された液晶駆動用ＩＣ内のシフトレジスタ１の入力端子ＩＮに入力されるものである。
　したがって、引用発明１の「８０出力選択信号SELECT２」及び「７２出力選択信号SELECT１」はそれぞれ、本願補正発明の「第１及び第２のチャネル選択信号」のいずれか一方に相当する。
　そして、（３−２）の相当関係から、引用発明１の「シフト段数選択回路３」は、本願補正発明の「選択部」に相当するから、引用発明１の「シフト段数選択回路３が、８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、次に接続された液晶駆動用ＩＣに、シフトレジスタ１からの出力を入力する」ことと、本願補正発明の「選択部が、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給する」こととは、共に、「選択部が、第１及び第２のチャネル選択信号に応答して、次のデータ駆動集積回路へ、前記シフトレジスタ部からの出力信号を供給する」ことである点で共通する。
　
（３−６）
　また、引用発明１において、「シフト段数選択回路３」は、８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、シフトレジスタ１を８０段もしくは７２段に設定するものであり、このことにより、Ｙ1 端子……Ｙ80端子のうち、８０個の端子を液晶駆動信号を出力する端子とするか、７２個の端子を液晶駆動信号を出力する端子とするかを切り換えている。
　すなわち、引用発明１の「シフト段数選択回路３が、８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて、Ｙ1 端子……Ｙ80端子のそれぞれに対して液晶駆動信号を出力する端子とするか否かを調節し」、「液晶駆動信号を出力する端子数が７２個と８０個の間で切り換え可能とされた」ことと、本願補正発明の「選択部が、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し」、「前記画素データの供給される前記データ出力チャンネルの数は、Ｉ個、Ｊ個、Ｋ個、Ｍ個の間で変更可能とされた」こととは、共に、「選択部が、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し」、「前記画素データの供給される前記データ出力チャンネルの数は、所定の個数の間で変更可能とされた」ことである点で共通する。
　
（３−７）
　したがって、本願補正発明と引用発明１の両者は、 
「表示装置の多数のデータラインと接続されたデータ駆動集積回路において、
　Ｎ個のデータ出力チャンネルと、
　前記Ｎ個のデータ出力チャンネルから、一部のデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択する選択部であって、前記表示装置の所望の解像度に従い、画素データを前記８０個のデータラインの中の対応する数へ供給し、前記データ出力チャンネルの残りは画素データを供給されないようにする選択部と、
　クロック信号に応答して所定の信号をシフトするシフトレジスタ部と、及び
　画素データをラッチするラッチ部とを含み、
　前記選択部は、第１及び第２のチャネル選択信号に応答して、次のデータ駆動集積回路へ、前記シフトレジスタ部からの出力信号を供給し、
　前記選択部が、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し、
　前記画素データの供給される前記データ出力チャンネルの数は、所定の個数の間で変更可能とされた
　データ駆動集積回路（Ｎ＝８０の場合）。」の点で一致し、以下の点で相違する。 
　
 [相違点１] 
　シフトレジスタ部とラッチ部に関し、本願補正発明では「サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と「シフトレジスタ部からサンプリング信号に応答して画素データをラッチするためのラッチ部であって、前記画素データはタイミングコントローラから供給されるラッチ部」であるのに対し、引用発明１では「８０個のフリップフロップＦＦ1 〜ＦＦ80からなるシフトレジスタ１であって、入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 〜ＦＦ80に順次に記憶するシフトレジスタ１」と「シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって、前記シフトレジスタ１中の７２、もしくは、８０ビットデータを記憶するラッチ回路２」である点。これに付随して、シフトレジスタ部から次のデータ駆動集積回路に供給される信号に関し、本願補正発明では「サンプリング信号」であるのに対し、引用発明１では「ビットデータ」である点。
　
 [相違点２] 
　チャネル選択信号に関し、本願補正発明では「選択部に、チャネル選択信号が入力されるために配置されており、かつ、入力されたチャネル選択信号を保持して、保持したチャネル選択信号を発生する、第１及び第２オプションピンを具備する」のに対し、引用発明１では、単に、シフト段数選択回路（選択部）に８０出力選択信号SELECT２及び７２出力選択信号SELECT１（第１及び第２のチャネル選択信号）が入力されていることが特定されているにとどまる点。
　
［相違点３］
　画素データを出力するデータ出力チャンネルの選択に関し、本願補正発明では「前記選択部は第１乃至第４論理値を発生し、前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を、ここでＮは定数であり、前記第３論理値の場合には前記Ｉより小さなＪ個を、前記第２論理値の場合には前記Ｊより小さなＫ個を、前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択し、前記画素データの供給される前記データ出力チャンネルの数は、Ｉ個、Ｊ個、Ｋ個、Ｍ個の間で変更可能とされ」ているのに対し、引用発明１では「８０出力選択信号SELECT２がＨレベル、７２出力選択信号SELECT１がＬレベルであれば、シフトレジスタ１を８０段に設定し、８０出力選択信号SELECT２がＬレベル、７２出力選択信号SELECT１がＨレベルであれば、シフトレジスタ１を７２段に設定して、液晶駆動信号を出力する端子数が７２個と８０個の間で切り換え可能とされ」ている点。
　
（４）当審の判断
　上記相違点について検討する。
　
相違点１について
　「液晶表示装置の制御」の技術分野において、データ側駆動回路におけるシフトレジスタ部とラッチ部として、「サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と、前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって、前記画素データは前記タイミングコントローラから供給されるラッチ部」は、例えば、
・特開平０４−１７０５１５号公報の第２頁左下欄第１２行〜右下欄第１８行、第６Ａ、６Ｂ図に、シフトデータ入力信号ＳＩ（「ソーススタートパルス」に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が入力され、クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトするシフトレジスタ６１（「シフトレジスタ部」に相当）と、三原色のデータ（「画素データ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）として記載され、
・特開平１０−２１４０６１号公報の段落【０００３】、【０００４】、【図６】、【図７】に、スタート信号（「ソーススタートパルス」に相当）とクロック信号（「ソースサンプリングクロック信号」に相当）が入力され、スタート信号がクロック信号の立ち上がりで読み込まれて各段でサンプリング信号（「サンプリング信号」に相当）を順次出力する４段のフリップフロップ２０（「シフトレジスタ部」に相当）と、各段のフリップフロップ２０からのサンプリング信号に応じてデータ（「画素データ」に相当）を取り込む４段のデータレジスタ３０（「ラッチ部」に相当）として記載され、
・特開２００３−２０８１３５号公報の段落【０００５】〜【０００９】、【図２】に信号制御部（１０）（「タイミングコントローラ」に相当）からのソース・スタート・パルス（ＳＳＰ）（「ソーススタートパルス」に相当）をソース・サンプリング・クロック信号（ＳＳＣ）（「ソースサンプリングクロック信号」に相当）により順次シフトさせ、サンプリング信号（「サンプリング信号」に相当）として出力するシフトレジスタ部（１４）（「シフトレジスタ部」に相当）と、シフトレジスタ部（１４）からのサンプリング信号に応じて信号制御部（１０）からの画素データ（ＶＤ）（「画素データ」に相当）を一定の単位ずつ順次サンプリングしてラッチするラッチ部（１６）（「ラッチ部」に相当）として記載されているように、
周知技術である。
　よって、引用発明１において、データ側の液晶駆動用ＩＣにおけるシフトレジスタ部とラッチ部として、上記周知技術を適用し、サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と、前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって、前記画素データは前記タイミングコントローラから供給されるラッチ部からなる構成を採用することは、当業者が容易になし得たことである。
　そして、かかる上記周知技術の適用に伴い、シフトレジスタ１（シフトレジスタ部）から次の液晶駆動用ＩＣ（データ駆動集積回路）に供給される信号は、サンプリング信号となる。
　
相違点２について
　一般に、信号入力部に、入力される信号を保持するバッファを設け、信号の入力後も、入力された信号の値を出力可能とすることは、例示するまでもなく、周知・慣用の技術である。
　よって、引用発明１において、それぞれがＨレベルとＬレベルの２値を有する８０出力選択信号SELECT２と７２出力選択信号SELECT１が入力されているところ、それぞれの入力端に上記周知・慣用の技術を適用して、入力される信号を保持・出力するためのバッファであるオプションピンを設けることは、当業者が容易になし得たことである。
　
相違点３について
　（２Ｂ−２−７）で述べたとおり、引用刊行物２には、以下の引用発明２が記載されている。
「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路であって、
　６４の駆動出力端と、
　種々の表示器に適用するために、ビット数設定信号ＧＳ１、ＧＳ２により後述するシフトレジスタ１１のビット長を可変できるデコード回路１９及びマルチプレクサ２０と、
　後述する駆動回路１４に各ビット毎の転送データ（同期信号ＳＣ）を並列的に供給するシフトレジスタ１１であって、コントローラから供給される同期信号ＳＣを同期信号シフトクロックパルスＳＰに同期してシフトレジスタ１１中を順次転送することにより、シフトレジスタ１１の各ビット毎の同期信号ＳＣを生成するシフトレジスタ１１と、
　前記シフトレジスタ１１の転送データに基づいて液晶駆動信号ＬＣを得る駆動回路１４とを具備し、
　前記デコード回路１９及びマルチプレクサ２０は、ビット数設定信号ＧＳ１、ＧＳ２に応じて前記シフトレジスタ１１からの同期信号ＳＣを次段に供給し、外部からの前記ビット数選択信号ＧＳ１、ＧＳ２が供給されるビット数選択端子２３１、２３２を具備し、前記ビット数選択信号ＧＳ１、ＧＳ２に基づいて前記シフトレジスタ１１の、例えば４０ビット、４８ビット、５０ビットおよび６４ビット目の出力端に接続されたアンドゲ−ト２１ａ〜２１ｄへの出力をハイレベルに設定する
　液晶駆動用集積回路。」
　そして、引用発明１と引用発明２とは「液晶表示装置の制御」という同一の技術分野に属し、「異なる解像度の表示装置に対して同一の駆動ＩＣで対応する」との課題も共通する。
　よって、引用発明１は、シフト段数選択回路３（選択部）により液晶駆動信号を出力するＹ端子（画素データを出力するデータ出力チャンネル）を選択しているところ、「シフト段数選択回路３（選択部）」に対して、引用発明２の、シフトレジスタ１１のビット長を可変できる「デコード回路１９及びマルチプレクサ２０」に関する技術を適用することにより、２つのチャネル選択信号をデコードして、シフトレジスタ部の４個の異なる段における出力を選択する論理値を発生させ、各論理値に応じて、ラッチ部に対して４個の異なる段に対応する数の画素データを保持させることにより、画素データを出力するデータ出力チャンネルの数を４個の異なる数の間で変更可能とすることは、当業者が容易になし得たことである。
　
　ここで、画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数（Ｎ）よりも小さい数とすることの技術的意義について検討する。
　本願の発明の詳細な説明において、第１ないし第３実施例の画素データを出力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネルの総数は、共に６４２個で同数であり、画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数（Ｎ）よりも小さい数とすることを支持する記載は、段落【０１２０】、【０１２１】における「本発明の第１及び第３実施例による液晶表示装置では第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）につれて６４２個の出力チャンネルを有するデータＩＣ（１１６，２１６，１０１６）の出力チャンネルを変更することに限り限定されることではなく、６４２個の以下及び以上の出力チャンネルを有するデータＩＣ（１１６，２１６，１０１６）に同一に適用されることができる。また、第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）につれて設定されるデータＩＣ（１１６，２１６，１０１６）の出力チャンネルは６００，６１８，６３０及び６４２個の出力チャンネルにだけ限定されることではなく、どんな場合にも適用することができる。」なる記載のみである。すなわち、本願の発明の詳細な説明においては、画素データを出力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネルの総数の関係に関して、適宜変更可能であることが記載されているものの、画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも小さい数とすることにより奏される効果に関する記載は無い。また、優先日当時の技術常識を考慮しても、そのような構成により奏される有利な効果は見いだせない。
　そして、引用発明１の認定の根拠となった上記記載事項５に「【００１７】なお、図１の回路では、シフトレジスタ１を８０段または７２段に設定できるだけであるが、これは一例を示したものに過ぎず、例えば、１６段，３２段，４８段，６４段，８０段の内の任意の段数に設定できるようにしてもよい。・・・」と、また、引用発明２の認定の根拠となった上記記載事項１０に「なお、上記実施例では、シフトレジスタ１１の４０ビット目、４８ビット目、５０ビット目、および６４ビット目のいずれかを選択するようにしたが、これらのビット数に限られないのはもちろんである。」と記載されているように、異なる解像度の表示装置に同一の駆動ＩＣで対応するために、シフトレジスタで切り換え可能とされる段数としては、任意のものが設定可能であるとの技術思想が開示されている。
　したがって、引用発明１に引用発明２の技術を適用するに際し、画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数内で適宜設定可能であるところ、画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも小さい数とすることに格別の困難性は認められない。また、そのような構成を採用したことによりもたらされる効果も、引用発明１、引用発明２から想定することができない格別のものと認めることもできない。
　
　したがって、上記相違点３に係る本願補正発明の発明特定事項は、当業者が引用発明１及び引用発明２に基づいて容易に想到し得たことである。
　
　そして、本願補正発明によってもたらされる効果は、引用発明１、引用発明２、並びに、上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。
　
　したがって、本願補正発明は、引用発明１、引用発明２、並びに、上記周知技術及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものである。 
　
　よって、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）まとめ 
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。 
　
３　本願発明について 
　
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成２０年３月１７日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載、及び、前記「２（１）」で検討した事項から、次のとおりのものと認める。
「表示装置の多数のデータラインと接続されたデータ駆動集積回路において、
　Ｎ個のデータ出力チャンネルと、
　前記Ｎ個のデータ出力チャンネルから、一部のデータ出力チャンネルを、画素データを出力するデータ出力チャンネルとして選択する選択部であって、Ｎは整数であり、前記表示装置の所望の解像度に従い、画素データを前記Ｎ個のデータラインの中の対応する数へ供給し、前記データ出力チャンネルの残りは画素データを供給されないようにする選択部と、
　サンプリング信号を順次供給するシフトレジスタ部であって、前記サンプリング信号は、ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と、及び
　前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって、前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み、
　前記選択部は、第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給する
　ことを特徴とするデータ駆動集積回路。」（以下、「本願発明」という。）
　
４　引用刊行物 
　
　引用刊行物１に記載された引用発明１は、前記「２　（２Ａ−２−７）」に記載されたとおりである。 
　
５　対比・判断
　
　本願発明は、前記「２」で検討した本願補正発明から、選択部に関し、「前記選択部は、前記Ｎ個のデータ出力チャンネルから、画素データを出力するデータ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配置されており、かつ、入力されたチャネル選択信号を保持して、保持したチャネル選択信号を発生する、第１及び第２オプションピンを具備し、前記選択部は、前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し、前記選択部は第１乃至第４論理値を発生し、前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を、ここでＮは定数であり、前記第３論理値の場合には前記Ｉより小さなＪ個を、前記第２論理値の場合には前記Ｊより小さなＫ個を、前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択する」との発明特定事項を省き、かつ、「前記画素データの供給される前記データ出力チャンネルの数は、Ｉ個、Ｊ個、Ｋ個、Ｍ個の間で変更可能とされた」との発明特定事項を省いたものである。
　そうすると、本願発明と引用発明１とを比較すると、両者は検討済みの相違点１においてのみ相違し、その余の点で一致する。
　したがって、本願発明は、前記「２　（４）当審の判断」の「相違点１について」において示した理由により、引用発明１及び上記周知技術に基づいて当業者が容易に発明をすることができたものである。
　
６　むすび 
　以上のとおり、本願発明は、引用発明１及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり、審決する。