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　特願２００８−３３５９１２「新構造半導体集積回路」拒絶査定不服審判事件〔平成２２年　６月１７日出願公開、特開２０１０−１３５７０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２０年１２月３日の出願であって、平成２１年７月８日付けの拒絶理由通知に対して同年８月２１日付けで意見書及び手続補正書が提出されたところ、同年１２月８日付けで拒絶査定がなされた。
　それに対して、平成２２年２月１９日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、平成２３年８月２２日付けで審尋がなされ、同年１０月４日付けで回答書が提出された。
　その後当審において、平成２２年２月１９日付けの手続補正について、平成２４年１月５日付けでその補正の却下の決定がなされるとともに、同日付けで拒絶理由が通知され、同年１月２７日付けで意見書が提出されたものである。
　
第２　当審の拒絶理由
　当審において平成２４年１月５日付けで通知した拒絶の理由の概要は、以下のとおりである。
（１）理由１
　請求項１に係る発明と請求項４に係る発明とは、同一の又は対応する特別な技術的特徴を有しないことは明らかであるから、この出願は、特許法第３７条に規定する要件を満たしていない。
（２）理由２
　本願の請求項１、請求項２、請求項３、及び請求項１または請求項２または請求項３を引用する請求項６に係る発明は、その出願前に日本国内又は外国において頒布された「特開平７−２６３４５５号公報」に記載された発明及び周知の技術事項に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（３）理由３
　この出願は、本願請求項３に係る発明は、どのようなバイポーラトランジスタの形成における方法であるのか明確に把握できず、また、請求項２及び３に記載された「請求項１による構造のバイポーラトランジスタ」の意味が不明りょうであるから、請求項２、請求項３、及び請求項６に係る発明のうち請求項２または請求項３を引用する発明は、明確でないため、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
第３　本願発明
　平成２２年２月１９日付けの手続補正は上記のとおり却下された。
　よって、本願の請求項１〜６に係る発明は、平成２１年８月２１日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載された事項により特定されるとおりのものと認められるところ、その請求項１〜６に係る発明は、次のとおりのものである。
　
「【請求項１】
　バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
【請求項２】
　請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項３】
　請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項４】
Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項６】
　シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。」
　
第４　拒絶の理由（１）についての検討（特許法第３７条の規定（発明の単一性の要件）について）
　請求項１に係る発明の技術的特徴は、「バイポーラＩＣの形成において」、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れること」であり、請求項４に係る発明の技術的特徴は、「ＭＯＳＩＣの形成において」、「Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すこと」である。
　したがって、請求項１に係る発明と請求項４に係る発明とが、「同一」の「特別な技術的特徴」を有しているとはいえない。
　
　また、請求項１に係る発明の「バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」ことと、請求項４に係る発明の「Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離す」こととが、先行技術との対比において発明が有する技術上の意義が共通若しくは密接に関連しているものとはいえず、又は相補的に関連しているものともいえないから、請求項１に係る発明と請求項４に係る発明とが、「対応」する「特別な技術的特徴」を有しているとは認められない。
　
　したがって、請求項１に係る発明と請求項４に係る発明とは、同一の又は対応する特別な技術的特徴を有しているとは認められないから、この出願は、特許法第３７条に規定する要件を満たさない。
　
第５　拒絶の理由（２）についての検討（特許法第２９条第２項の規定（進歩性）について）
１．引用例の記載と引用発明
（１）引用例１：特開平７−２６３４５５号公報
　当審における、拒絶の理由に引用された特開平７−２６３４５５号公報（以下「引用例１」という。）には、「半導体装置」（発明の名称）に関して、図１〜図１４とともに次の記載がある（下線は当合議体において付加した。以下同じ。）。
　
（ａ）「【０００１】
【産業上の利用分野】本発明は、集積回路用に適する、高耐圧の、かつ高速のバイポーラ型半導体装置に関する。」
　
（ｂ）「【０００２】
【従来の技術】
パワーＩＣ内やＬＳＩ内のトランジスタ
高耐圧の、かつ高速のバイポーラトランジスタが必要
高速化するために、ベースを薄くして耐圧を犠牲に
　
（ｃ）「【００１１】
図１は、本発明の原理的な構成を説明するための図
ラテラル型半導体装置では、ｎ型半導体基体（ｎ- ）１０の主表面に、第１の半導体領域となるｐ型コレクタ２３
ｐ型コレクタ２３に第２の半導体領域となるｎ型ベース１１
ｎ型ベース１１内に、ｐ型エミッタ２１
　
（ｄ）「【００１５】
【実施例】以下、
本発明の半導体装置
【００１６】（実施例１）
図４および図５は、本発明の第１の実施例である、誘電体分離基板に形成するラテラル型ｐｎｐトランジスタ
【００１７】まず、図４により、本実施例の断面構造を説明する。
【００１８】
誘電体分離基板１は、多結晶シリコンからなる支持体６１に、単結晶島状領域３を設け、支持体と島状領域とを、酸化シリコンからなる絶縁膜３１により分離
ｎ型半導体基体１０
【００１９】
ｐ型コレクタ（第１の半導体領域）２３を、誘電体分離基板１の単結晶島状領域３の主表面２側に設ける
ｐ型エミッタ（第３の半導体領域）２１を、ｎ型ベース１１内に設ける
…
【００３１】さらに、本実施例は次のような効果も有する。図４に示すように、ｐ型コレクタ２３が、ｐ型エミッタ２１の直下に在る。これにより、
ｐ型エミッタ２１からｐ型コレクタ２３に流れ込む電流が、主表面に沿った横方向のみならず、ｐ型エミッタ２１の直下のｐ型コレクタ２３に向かう方向すなわち縦方向にも流れる
　
（ｅ）「【００３６】（実施例３）図７は、本発明の第３の実施例であるｐｎｐトランジスタの断面構造を示す。本実施例は、本発明の第１の実施例において、少なくとも、ｐ型エミッタ２１のｐ型コレクタ２３と対向する領域を、ｎ型ベース１１と同じ拡散窓により形成する。これにより、本実施例では、ｐ型エミッタ２１とｎ型ベース１１とが対向している領域において、両者は互いにほぼ同心円状の形状を有する。
【００３７】このような形状により、
ｐ型エミッタ２１とｐ型コレクタ２３の間隔（ｎベース幅）を狭くすることができる
【００３８】このようなトランジスタは、ｐ型エミッタ２１の直下のｐ型コレクタ２３は高抵抗のためにあまり動作に寄与しない。このため、トランジスタ内部では、
主表面に平行な横方向に主に電流が流れる
【００３９】特に、
このようなラテラル型トランジスタに対して、本実施例の構造は効果がある。すなわち、ｐ型エミッタ２１とｐ型コレクタ２３の間隔（ｎベース幅）を狭くすることができるので、主表面に平行な横方向に主に電流が流れる場合でも電流増幅率や遮断周波数を向上できる
　
（ｆ）「【００４５】（実施例５）図９は、本発明の第５の実施例であるｐｎｐトランジスタの断面構造を示す。
本実施例では、ｎ型ベース１１をｐ型コレクタ２３の内部に設ける
【００４６】これにより、各半導体領域の寸法や不純物濃度などとは独立に、ｎ型ベース１１とｎ型半導体基体１０とを連結する抵抗の値を設定できる。すなわち、トランジスタの構造とは無関係に、抵抗の値を高くできる。従って、図３に示したように、遮断周波数が向上する。
【００４７】さらに、本実施例は、特にｎ型半導体基体１０が低抵抗の場合に効果が大きい。すなわち、ｎ型半導体基体１０の抵抗率とは無関係に抵抗の値を高くできるので、低抵抗率の半導体基体でも、遮断周波数の低下を防止できる。」
　
（ｇ）「【００４８】（実施例６）図１０は、本発明の第６の実施例であるｐｎｐトランジスタの断面構造を示す。
【００４９】
本実施例では、ｎ型ベ−ス１１をｐ型コレクタ２３内に設ける
【００５０】これによれば、ｎ型半導体層１５の抵抗を、この半導体層の不純物濃度や寸法によって調整できる。従って、ｎ型半導体基体１０の抵抗率が小さく、かつ、ｎ型ベース２１の不純物濃度が高い場合でも、ｎ型半導体基体１０とｎ型ベース１１とを連結する抵抗を大きくできる。従って、遮断周波数を向上できる。」
　
（２）引用発明
　以上、実施例５又は実施例６について、図９及び図１０、並びに図１及び図４の説明を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
「ラテラル型ｐｎｐトランジスタを有するＩＣの形成において、多結晶シリコンからなる支持体に、ｎ型半導体基体１０を有する単結晶島状領域３を設け、支持体と島状領域とを、絶縁膜３１により分離したものである誘電体分離基板１の主面２側に、ｐ型コレクタ２３を設け、ｎ型ベース１１をｐ型コレクタ２３の内部に設け、ｐ型エミッタ２１を、ｎ型ベース１１内に設ける方法。」
　
２．対比
（ア）本願の請求項１に係る発明（以下「本願発明」という。）と引用発明とを対比する。
（ａ）引用発明の「ラテラル型ｐｎｐトランジスタを有するＩＣ」、「多結晶シリコンからなる支持体」、「絶縁膜３１」、「ｎ型半導体基体１０」、「ラテラル型ｐｎｐトランジスタ」、「ｐ型コレクタ２３」、「ｎ型ベース１１」及び「ｐ型エミッタ２１」は、それぞれ本願発明の「バイポーラＩＣ」、「シリコンウエハ」、「分離領域」、「Ｎ型基板」、「ＰＮＰトランジスタ」、「コレクタ領域」、「ベース領域」及び「エミッタ領域」に相当する。
　
（ｂ）引用例１の図１を勘案すると、引用発明の「絶縁膜３１」は、「多結晶シリコンからなる支持体」の表面上に形成したものであることは明らかである。
　引用発明の「ｎ型半導体基体１０」は、「所定の深さおよび不純物濃度」の「Ｎ型基板」であることが明らかであるとともに、図１を勘案すると、「絶縁膜３１」で囲まれたものであることも明らかである。
　また、引用発明では、「誘電体分離基板１の主面２側に、ｐ型コレクタ２３を設け、ｎ型ベース１１をｐ型コレクタ２３の内部に設け」るから、引用例１の図１、４、９及び１０を勘案すると、引用発明は、本願発明と同様に、「『ｎ型半導体基体１０』上にて、『ラテラル型ｐｎｐトランジスタ』の『ｐ型コレクタ２３』内に『ｎ型ベース１１』を形成するものであるといえる。
　また、引用発明では、「ｐ型エミッタ２１を、ｎ型ベース１１内に設ける」から、引用発明は、本願発明と同様に「『ｎ型ベース１１』内に『ｐ型エミッタ２１』を形成」するものであるといえる。
　
（イ）以上をまとめると、本願発明と引用発明の一致点及び相違点は、次のとおりである。
＜一致点＞
「バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上にて、ＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成する方法。」
　
＜相違点＞
　本願発明では、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」のに対し、引用発明では、そのような特定はされておらず、ｐ型エミッタ２１によりｎ型半導体基体１０表面に形成されたｎ型ベース１１におけるパターンの幅の長さが不明であり、かつ、ラテラル型ｐｎｐトランジスタではあるものの、電流がエミッタからコレクタまで流れる方向が明示されていない点。
　
３．相違点についての当審の判断
（ア）上記＜相違点＞について、以下で検討する。
　引用発明においては、電流方向が明示されていないが、引用例１の段落【００３９】を参照すると、引用発明のごときラテラル型トランジスタにおいては、主表面に平行な横方向（すなわち、基板に対して水平方向）に主に電流が流れることは明らかである。また、このとき、エミッタ領域とコレクタ領域にはさまれた主表面におけるベース領域の長さがベース長となることも当業者であれば自明である。
　次に、バイポーラＩＣの形成において、ベース長を縮めることが望ましいことは当業者における技術常識である。
　すると、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成するバイポーラＩＣの形成においても、引用例１（段落【０００２】を参照。）及び下記周知文献１（第２ページ左上欄第５行〜左下欄第６行、同ページ右下欄第１３行〜第４ページ右下欄第１１行、第１〜４図等を参照。）の記載を勘案すると、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮めることが望ましいことは、当業者には明らかであるものと認められる。
　しかも、横型バイポーラトランジスタのベース長として、下記周知文献１及び周知文献２には、それぞれ０．３μｍ及び０．５μｍが記載されている。
　
（ａ）周知文献１：特開平４−９２４３３号公報
　周知文献１には、第１〜４図とともに以下の記載がある。
・「〔発明が解決しようとする課題〕
　しかし、前述の従来技術では、
ベース幅を縮める
　そこで本発明はこのような問題点を解決するもので、その目的とするところは、ホトリソグラフィやエッチングの
微細加工技術できまる寸法以下のベース長を実現する方法
・「
ＮＰＮバイポーラもＰＮＰバイポーラも横型
Ｎ形エミッタ拡散層（１１５）と
コレクタ間のベース幅は
微細加工技術できまる寸法以下とする事ができる
　同じようにＰＮＰバイポーラの場合は、…形成された
Ｐ形エミッタ拡散層（１１６）と
コレクタ間のベース幅は
微細加工技術できまる寸法以下とする事ができる
・「多結晶シリコン膜（４０８）をマスクにして、ＮＰＮとＰＭＯＳに硼素を２０ｋｅｖで打ち込み、ＰＮＰとＮＭＯＳに６０ｋｅｖで燐を打ち込む。打ち込み量は、…。不純物濃度は１０１７〜１０１８cm−３程度となり、ＬＤＤトランジスタのオフセットとして、又、
０．３μｍ程度のベースとして充分に機能
（Ｃ）次に、
サイドウォール酸化膜（４１１）を作るために
シリコン酸化膜を５０００Åつけ
　以上の工程を経て、本発明が作られる。
　本実施例において、サイドウォール酸化膜によってベース長を決めたが、イオン打ち込みを防ぐマスクとなるものであれば、窒化膜でも、場合によっては、導体であっても後で除去すれば、構わない。本発明の趣旨を逸脱しない範囲において、種々変更可能な事は言うまでもない。
〔発明の効果〕
　以上述べたように本発明によれば、第１に、
サイドウォール膜幅により、ベース長を決定
微細加工の限界以下のベース長を持つ横型バイポーラを容易に作ることができ
サイドウォール幅を０．３μｍにすることができる
　
（ｂ）周知文献２：特開平６−１５１８５９号公報
　周知文献２には、図１〜３７とともに以下の記載がある。
・「【０００７】このような問題を解決する方法として、例えば…。図３０はこの方法でバルクシリコンウェハに作られる横型ｎｐｎバイポーラトランジスタである。…。
【０００８】このような方法でバルクシリコンに形成された横型バイポーラトランジスタでは、駆動能力向上と耐圧維持の両立が難しいという問題点を有している。すなわち、
電流増幅率や高周波遮断周波数を高めるには、ベース幅となるポリシリコンのゲート長を短くしたり
する必要がある
・「【００６０】（実施例７）図９、１０に本発明の第７の実施例を示す。
【００６１】図９は、本実施例の平面構造図、図１０は図９のＡＡ’断面構造図である。
【００６２】図９、１０において、
２１はｎｐｎ型バイポーラトランジスタ、２２はｐｎｐ型バイポーラトランジスタ
４１はエミッタ電極
４１’はコレクタ電極
４１’’はベース電極
４２はエミッタ電極
４２’はコレクタ電極
４２’’はベース電極
・「【００６６】この点を更に詳細に述べる。
図３３は比較例としてのＳＯＩ横型バイポーラトランジスタ
ベース長Ｌ＝０．５μｍ
・「【００８４】ベース濃度が２×１０17ｃｍ-3、ＳＯＩ膜厚０．５μｍ、
ベース長Ｌ＝０．５μｍ
　
（イ）そして、本願の明細書、特許請求の範囲及び図面全体の記載を勘案しても、本願発明において、ベース長の数値範囲として上限値を「１μｍ」とすることにより、格別な効果を奏することを当業者が認識できる記載は見い出せないから、「１μｍ」という上限値に臨界的意義は認められない。
　したがって、引用発明において、上記周知の技術事項に基づき、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮め、ベース長として、本願発明のように「１μｍ以下」の値を選択することは当業者であれば容易になし得たことである。
　
（ウ）上記で検討したように、引用発明において、上記周知の技術事項に基づき、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮め、ベース長として、「１μｍ以下」の値を採用することに伴い、本願発明のように、「電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」ものとすることは、引用例１の段落【００３１】及び【００３９】の記載も勘案することにより、当業者が当然に想到できたことである。
　
（エ）よって、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。
　
４．拒絶の理由（２）についてのむすび（進歩性についてのむすび）
　以上のとおり、本願発明は、引用例１に記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第５　拒絶の理由（３）についての検討（特許法第３６条第６項第２号（記載不備）について）
　請求項３には、「バイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させる」と記載されている。
　
　また、発明の詳細な説明には、「（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
　金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
　ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）」（段落【０００６】）と記載されている。
　
　また、図７には、Ｐ型基板上のＮ-領域上にショットキー・バリア・ダイオードの電極を形成し、当該ショットキー・バリア・ダイオードの電極周辺の下にＰ＋型領域を設けた「ＳＢＤ付きＮＰＮトランジスタ」を示した断面図が記載されている。
　
　しかし、図７を参酌しても、請求項３に記載された「その基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域」における「その基板」及び「基板と異なる型の領域」がどこに設けられるのか不明りょうである。したがって、請求項３に記載された「ＰＮダイオード」がどの接合によって形成されるダイオードであるのか不明りょうであるため、本願請求項３を明確に把握できない。
　
　よって、請求項３、及び請求項６に係る発明のうち請求項３を引用する発明は、明確でない。
  以上のとおりであるから、この出願は、明細書及び図面の記載が上記のとおり不備のため、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
第６　拒絶の理由についての結び
　以上のとおり、本願については、前記拒絶の理由のうち、理由（１）、理由（２）及び理由（３）が解消していないものであるから、他の請求項について検討するまでもなく、本願は、当審で通知した上記拒絶の理由によって拒絶をすべきものである。 
　よって、結論のとおり審決する。