【事件の表示】
　平成　９年特許願第３３９２６１号「不揮発性半導体メモリデバイス」拒絶査定不服審判事件〔平成１１年　６月１８日出願公開、特開平１１−１６３３０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．　手続の経緯
　本件は，平成９年１１月４日の出願であって，平成２０年４月３日付けの拒絶理由通知に対して，同年７月７日に手続補正書及び意見書が提出されたが，平成２１年９月３０日付けで拒絶査定がされ，これに対して平成２２年２月８日に審判請求がされるとともに，同日に手続補正書が提出されたものである。その後，当審において，平成２３年１０月２４日付けで拒絶理由が通知され，これに対して，平成２４年１月２７日に手続補正書及び意見書が提出されたものである。
　
２．　本願発明について
（１）　本願発明
　本願発明は，平成２４年１月２７日に提出された補正書により補正された明細書の特許請求の範囲の請求項１〜８に記載された事項により特定されるとおりのものであり，そのうち請求項１に係る発明は，特許請求の範囲の請求項１に記載された事項のうち，「前記フローティンゲート」は「前記フローティングゲート」の誤記と認めて，次の事項により特定されるとおりのもの（以下「本願発明」という。）である。
　
「　【請求項１】半導体基板上のメモリであって，
　半導体基板上に設けられた誘電体と，
　第１と第２の側を有し，前記誘電体上に設けられたフローティングゲートと，
　前記フローティングゲートの前記第１の側に隣接する抑制マスクと，
　前記フローティングゲートの前記第１と第２の側に隣接して，前記半導体基板上に設けられた酸化物の形成と，
　前記フローティングゲートの第１の側と水平に整列され，前記誘電体によってフローティングゲートから分離され，且つ前記半導体基板へ垂直に伸びる第１の拡散領域と，
　前記フローティングゲートの第２の側と水平に整列され，前記酸化物の形成のバーズビークエンクローチメントによってフローティングゲートから分離され，且つ前記半導体基板へ垂直に伸びる第２の拡散領域，
を有し，
　前記抑制マスクの材料はシリコン窒化物を含むことを特徴とするメモリ。」
　
（２）刊行物に記載された発明
　ア　特開平８−１８６１８５号公報
　当審において通知した拒絶理由に引用され，本願の出願日前に日本国内において頒布された刊行物である特開平８−１８６１８５号公報（以下「引用例１」という。）には，図１〜図１３とともに，次の記載がある。（下線は当合議体において付加。以下同様。）
　
・「【０００１】
【産業上の利用分野】この発明は，
不揮発性半導体記憶装置およびその製造方法
【０００２】
【従来の技術】近年，フラッシュＥＥＰＲＯＭにおいては，微細化に適したメモリセル構造として，多数のメモリセルに対して一つのビットコンタクトをとる，いわゆるコンタクトレス型のメモリセル構造が多く提案されている。そのようなメモリセル構造の中で最も微細化に適したものを用いたフラッシュＥＥＰＲＯＭとして，分割ビット線ＮＯＲ（ＤＩＮＯＲ）方式と呼ばれる方式のバーチャル・グラウンド・アレイ（VirtualGroundArray）型のフラッシュＥＥＰＲＯＭがある（VLSISimp.1993,p.57)。
【０００３】この
ＤＩＮＯＲ方式のバーチャル・グラウンド・アレイ型のフラッシュＥＥＰＲＯＭは，図１３に示すようなメモリセルアレイにより構成され，コントロールゲートとしてのワード線ＷＬ１，ＷＬ２，ＷＬ３，…とビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４，…とを有する。このフラッシュＥＥＰＲＯＭにおいては，データの書き込みは，書き込みを行うべきメモリセルに接続されたビット線に＋５Ｖ，コントロールゲートとしてのワード線に−９Ｖを印加し，そのメモリセルのフローティングゲート中の電子をFowler-Nordheim（Ｆ−Ｎ）トンネリングによりビット線に引き抜くことにより行う
データの消去は，コントロールゲートとしてのワード線に＋１０Ｖ，基板およびソース線に−９Ｖを印加して基板からフローティングゲートに電子を注入することにより，全メモリセルまたはメモリセルアレイのブロック毎に一括して行う。さらに，データの読み出しは，読み出しを行うべきメモリセルに接続されたビット線に＋１．５Ｖを印加し，このビット線と対になるビット線（ソース線）を０Ｖとし，コントロールゲートとしてのワード線に＋３Ｖを印加し，そのメモリセルの電流導電により行う。このとき，他のビット線はオープンとし，基板は０Ｖとする
【０００４】この
ＤＩＮＯＲ方式のバーチャル・グラウンド・アレイ型のフラッシュＥＥＰＲＯＭにおいてはビット線とソース線との区別はなく，一本の拡散層ラインを，互いに隣接した一対のメモリセルのうちの一方はビット線として，他方はソース線として共有することになる。
特定のメモリセルに対してデータの書き込みを行う場合，そのメモリセルに隣接するメモリセルのフローティングゲート中の電子を引き抜くことがないようにするために，フローティングゲートと拡散層との重なりを互いに隣接するメモリセル間で非対称にする必要がある
【０００５】上記文献（VLSISimp.1993,p.57)においては，このような非対称構造を有するＤＩＮＯＲ方式のバーチャル・グラウンド・アレイ型のフラッシュＥＥＰＲＯＭとして，図１４に示すようなものが提案されている。図１４に示すように，このフラッシュＥＥＰＲＯＭにおいては，ｐ型シリコン（Ｓｉ）基板１０１上にゲート絶縁膜１０２を介してフローティングゲート１０３が設けられている。符号１０４はｐ型Ｓｉ基板１０１中に設けられたｎ+型拡散層を示す。このｎ+型拡散層１０４は，互いに隣接する一対のメモリセルのうちの一方のメモリセルのフローティングゲート１０３とは重なっているが，他方のメモリセルのフローティングゲート１０３とは重なっていない。ここで，互いに隣接する一対のメモリセル間でフローティングゲート１０３との重なりがこのように非対称なこのｎ+型拡散層１０４は，フローティングゲート１０３を形成した後，ｎ型不純物であるヒ素（Ａｓ）を基板表面の法線に対して傾斜した方向からイオン注入（斜めイオン注入）することにより形成される。符号１０５は層間絶縁膜，１０６はコントロールゲートとしてのワード線を示す。」
　
・「【００４２】図２に示すように，まず，
ｐ型Ｓｉ基板１の表面に
熱酸化法によりＳｉＯ
2
膜からなるゲート絶縁膜２を形成
このゲート絶縁膜２上に例えばＣＶＤ法により多結晶Ｓｉ膜を形成し
多結晶Ｓｉ膜をエッチングにより所定形状にパターニングする。これによって，フローティングゲート３が形成される
【００４３】次に，図３に示すように，例えばＣＶＤ法により全面にＳｉＯ2膜のような層間絶縁膜５および
Ｓｉ
3
Ｎ
4
膜７を順次形成する
【００４４】次に，図４に示すように，Ｓｉ3Ｎ4膜７上に所定部分が開口したレジストパターン８をリソグラフィー法により形成した後，この
レジストパターン８をマスクとして
Ｓｉ
3
Ｎ
4
膜７をエッチングし
【００４５】次に，レジストパターン８を除去した後，
Ｓｉ
3
Ｎ
4
膜７を酸化マスクとして熱酸化を行う
Ｓｉ
3
Ｎ
4
膜７により覆われていないフローティングゲート３の一端部３ａが選択的に熱酸化されて丸まり，この一端部３ａの部分におけるゲート絶縁膜２の厚さが他の部分に比べて増大する
【００４６】次に，
Ｓｉ
3
Ｎ
4
膜７をエッチング除去
フローティングゲート３をマスクとしてｐ型Ｓｉ基板１中にｎ型不純物，例えばＡｓをイオン注入する
フローティングゲート３の両側の部分におけるｐ型Ｓｉ基板１中にこのフローティングゲート３に対して自己整合的に，かつその一端部がフローティングゲート３と重なるようにしてｎ
+
型拡散層４が形成される
【００４７】次に，例えばＣＶＤ法により全面にＳｉＯ2膜を形成した後，このＳｉＯ2膜を例えばＲＩＥ法により基板表面に対して垂直方向にエッチバックし，互いに隣接するフローティングゲート３間の凹部をこのＳｉＯ2膜により埋め，これを層間絶縁膜５の一部とする。この後，例えばＣＶＤ法により
全面に多結晶Ｓｉ膜を形成し，この多結晶Ｓｉ膜に不純物をイオン注入法や熱拡散法によりドープして低抵抗化した後，この多結晶Ｓｉ膜をエッチングにより所定形状にパターニングする
図１に示すように，ワード線６が形成される
【００４８】以上により，目的とする
ＤＩＮＯＲ方式のバーチャル・グラウンド・アレイ型のフラッシュＥＥＰＲＯＭ
【００４９】以上のように，この第１実施例によれば，
フローティングゲート３のうちのデータの書き込み時に電子の引き抜きを行わない側の一端部３ａとｎ
+
型拡散層４とが重なっている部分におけるゲート絶縁膜２が他の部分に比べて厚く形成されているので，データの書き込みを行うときに，この一端部３ａとｎ
+
型拡散層４との間のＦ−Ｎトンネリングによる電子の引き抜きを抑えることができ，フローティングゲート３の他端部３ｂとこの他端部３ｂと重なっているｎ
+
型拡散層４との間でだけＦ−Ｎトンネリングによる電子の引き抜きが起こるようにすることができる。これによって，あるメモリセルに対して書き込みを行うときに，このメモリセルに隣接するメモリセルのデータの破壊が生じるのを防止することができる
　
　ここで，フローティングゲート３が，２つのｎ+型拡散層４に向いた側（すなわち２つの側）を有することは明らかである。
　また，引用例１の図４の構成において，レジストを用いて，Ｓｉ３Ｎ４膜を選択エッチングして，フローティングゲート３上の半分とｐ型基板上の一部上のＳｉ３Ｎ４膜が除去された構成が記載されている。
　また，引用例１の図１，図６及び図１３の記載から，引用発明の不揮発性半導体記憶装置は，行方向及び列方向にアレイ状になっていることが分かる。
　さらに，引用例１の図１から，フローティングゲート３とワード線６は層間絶縁膜を介して積層され，両者は当該層間絶縁膜によって分離されていることが見て取れる。
　
　以上を総合すると，引用例１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ＤＩＮＯＲ方式のバーチャル・グラウンド・アレイ型のフラッシュＥＥＰＲＯＭにおいて，
　ｐ型Ｓｉ基板１の表面に例えば熱酸化法によりＳｉＯ2膜からなるゲート絶縁膜２が形成され，
　このゲート絶縁膜２上に例えばＣＶＤ法により多結晶Ｓｉ膜が形成され，多結晶Ｓｉ膜がエッチングにより所定形状にパターニングされて，２つの側を有するフローティングゲート３が形成され，
　全面にＳｉ3Ｎ4膜７が形成され，レジストパターン８をマスクとしてＳｉ3Ｎ4膜７がエッチングされてフローティングゲート３上の半分とｐ型基板１上の一部上のＳｉ3Ｎ4膜７が除去され，
　Ｓｉ3Ｎ4膜７を酸化マスクとして熱酸化が行われ，Ｓｉ3Ｎ4膜７により覆われていないフローティングゲート３の一端部３ａが選択的に熱酸化されて丸まり，この一端部３ａの部分におけるゲート絶縁膜２の厚さを他の部分に比べて増大し，
　Ｓｉ3Ｎ4膜７がエッチング除去され，
　フローティングゲート３の両側の部分におけるｐ型Ｓｉ基板１中にこのフローティングゲート３に対して自己整合的に，かつその一端部がフローティングゲート３と重なるようにしてｎ+型拡散層４が形成され，
　層間絶縁膜を介して全面に多結晶Ｓｉ膜が形成され，この多結晶Ｓｉ膜に不純物がイオン注入法や熱拡散法によりドープされて低抵抗化された後，この多結晶Ｓｉ膜がエッチングにより所定形状にパターニングされてワード線６が形成された，
　アレイ状の不揮発性半導体記憶装置。」
　
　イ　特開平４−１８８８７８号公報
　当審において通知した拒絶理由に引用され，本願の出願前に日本国内において頒布された刊行物である特開平４−１８８８７８号公報（以下「引用例２」という。）には，第１図及び第２図とともに，次の記載がある。
　
・「〔産業上の利用分野〕
　この発明は，ソースとドレインを有するＭＯＳ型半導体装置に関し，
ソースとドレイン近傍のゲート・バーズ・ビークの構造の改良による装置の高性能化と高信頼化に関する
　
・「〔発明が解決しようとする課題〕
　従来の半導体装置は以上のように構成されているので，層間絶縁膜９の平坦化を向上すべく熱処理を行うと，熱処理時に発生する，例えばＯＨ−基やＯ２−基といった酸化剤が層間絶縁膜９及び層間熱酸化膜８を貫通し，半導体基板１，制御ゲート電極５の表面及び端部，さらに浮遊ゲート電極３の端部を酸化する。このため層間熱酸化膜８及び，ソース側ゲート・バーズ・ビーク酸化膜１１とドレイン側ゲート・バーズ・ビーク酸化膜１０が厚くなる。
　ソース側ゲート・バーズ・ビーク酸化膜１１が厚くなると，消去時のファウラー・ノルドハイム・トンネル電流が流れにくくなり消去効率が低下し，またドレイン側ゲート・バーズ・ビーク酸化膜１０が薄ければ，書き込み時に選択されていないメモリー・ビットのドレインにかかる例えば７Ｖの電圧により，誤って非選択ビットの浮遊ゲート電極３からファウラー・ノルドハイム・トンネル電流により電子を引き抜くといった誤消去が生じるのであるが，従来の技術ではソース不純物拡散層７側とドレイン不純物拡散層６側とで膜厚の等しい対称なゲート・バーズ・ビークが形成されるという問題があった。
　この発明は上記のような問題点を解消するためになされたもので，眉間絶縁膜を平坦化し微細化できると共に，良好な特性と高い信頼性を有する半導体装置を得ることを目的とする。
〔課題を解決するための手段〕
　この発明に係る半導体装置は，ドレイン不純物拡散層側にソース不純物拡散層側より厚い膜厚のゲート・バーズ・ビークを得るために，ソース不純物拡散層の一部及びこのソース不純物拡散層側の浮遊ゲート電極端部と，このソース不純物拡散層側の浮遊ゲート電極端上部の制御ゲート電極を覆い，かつドレイン不純物拡散層側の浮遊ゲート電極端部とこのドレイン不純物拡散層側の浮遊ゲート電極端上部の制御ゲート電極を覆わないように，薄い層間熱酸化膜と不純物濃度の高い層間絶縁膜の間に，窒化膜等の，酸化剤を通さない膜を設けたものである。
〔作用〕
　この発明においては上記構成としたため，ソース不純物拡散層側のソース側ゲート・バーズ・ビーク酸化膜及びソース側インターポリ・バーズ・ピークは厚くならず，一方，ドレイン不純物拡散層側のドレイン側ゲート・バーズ・ビーク酸化膜とドレイン側インターポリ・バーズ・ビークが厚い非対称のゲート・バーズ・ビークを得られ，消去時の効率低下や書き込み時の誤消去を防ぐことができる。」（２ページ右下欄１１行〜３ページ左下欄１行）
　
・「〔実施例〕
　以下，この発明の一実施例を図について説明する。
　第１図は本発明の一実施例による不揮発性メモリ半導体装置であるＥＥＰＲＯＭを示す断面図であり，同図において第２図と同一符号は第１図と同一部分を示す。そして第１図において１５は窒化膜である。
　
第１ゲート酸化膜２，浮遊ゲート電極３，インターポリ絶縁膜４，制御ゲート電極５及びドレイン不純物拡散層６，ソース不純物拡散層７により，二層ゲート型の不揮発性メモリ半導体装置
　この
層間熱酸化膜８の上部であって，制御ゲート電極５の表面のソース不純物拡散層７側の約半分と，制御ゲート電極５のソース不純物拡散層７側の端部及び浮遊ゲート電極３のソース不純物拡散層７側端部と，ソース不純物拡散層７を覆うように２００Å程度の窒化膜１５が配置される
　この窒化膜１５が層間絶縁膜９リフロ一時に発生するＯＨ−基やＯ２−といった酸化剤の侵入を防ぐため，ソース不純物拡散層７側のソース側ゲート・バーズ・ビーク酸化膜１１及びソース側インターポリ・バーズ・ピーク１３の成長を抑える。一方，ドレイン不純物拡散層６側の制御ゲート電極５端部，浮遊ゲート電極３端部及びドルイン不純物拡散層６は窒化膜１５で覆われていないために，ドレイン側ゲート・バーズ・ビーク酸化膜１０及びドレイン側インターポリ・バーズ・ピーク１２は厚く形成される。このように
ソース側とドレイン側で膜厚の異なる非対称のゲート・バーズ・ビークとインターポリ・バーズ・ビークが形成される
　このように本実施例では，
層間熱酸化膜８の上部に，制御ゲート電極５の表面のソース不純物拡散層７側の約半分と，制御ゲート電極５のソース不純物拡散層７側の端部及び浮遊ゲート電極３のソース不純物拡散層７側端部と，ソース不純物拡散層７を覆うように２００Å程度の窒化膜１５を配置した
　なお上記実施例においては，ＥＥＰＲＯＭによる二層電極構造の半導体装置を例として示したが，浮遊ゲート電極３を有しない単層電極構造の半導体装置でも良く，この場合も上記と同様の効果を奏する。
　また上記実施例においては，
層間絶縁膜９リフロ一時にゲート電極の酸化防止のために設ける窒化膜１５が，制御ゲート電極５の表面のソース不純物拡散層７側の約半分を覆うように配置したが，アライメントする際のマスク合わせ時に生ずる誤差の分も含めて，ゲート電極のソース側ゲート・バーズ・ビークの生成を防ぎ
ドレイン側ゲート・バーズ・ビークの形成を妨げない位置，即ち制御ゲート電極５の両端部間に窒化膜１５の端が来れば良い
〔発明の効果〕
　以上のようにこの発明によれば，ソース側ゲート・バーズ・ビーク酸化膜を薄く形成できるため，
ＥＥＰＲＯＭ消去時のファウラー・ノルドハイム・トンネル電流が容易に流れ，効率の良い消去か行われ
非選択時の誤消去をも防ぐことができ，良好な特性と高い信頼性を有する半導体装置
　
　ここで，引用例２の第１図を参照すると，層間絶縁膜９の下に窒化膜１５が残されている構成が見て取れる。
　
（３）対比
　本願発明と引用発明とを対比する。
　
・引用発明の「不揮発性半導体記憶装置」及び「ｐ型Ｓｉ基板１」は，それぞれ，本願発明の「メモリ」及び「半導体基板」に相当する。
　
・引用発明の「ＳｉＯ2膜からなるゲート絶縁膜２」は，「ｐ型Ｓｉ基板１の表面に例えば熱酸化法により」「形成され」たものであるから，本願発明の「半導体基板上に設けられた誘電体」に相当する。
　
・引用発明の「２つの側を有するフローティングゲート３」は，「ゲート絶縁膜２上に例えばＣＶＤ法により多結晶Ｓｉ膜が形成され，多結晶Ｓｉ膜がエッチングにより所定形状にパターニングされて」「形成され」たものであるから，本願発明の「第１と第２の側を有し，前記誘電体上に設けられたフローティングゲート」に相当する。
　
・引用発明においては，「全面にＳｉ3Ｎ4膜７が形成され，レジストパターン８をマスクとしてＳｉ3Ｎ4膜７がエッチングされてフローティングゲート３上の半分とｐ型基板１上の一部上のＳｉ3Ｎ4膜７が除去され，　Ｓｉ3Ｎ4膜７を酸化マスクとして熱酸化が行われ」るから，引用発明の「熱酸化」は，本願発明の「酸化物の形成」に相当する。また，引用発明の「エッチングされてフローティングゲート上」に残るＳｉ3Ｎ4膜７は，後に「エッチング除去され」て完成品には残らないものの，製造過程にあっては，本願発明の「フローティングゲートの前記第１の側に隣接する抑制マスク」であって，その「材料はシリコン窒化物を含む」ものと，同等の役割を有するものである。
　
・引用発明においては，「ｎ+型拡散層４」は「フローティングゲート３の両側の部分におけるｐ型Ｓｉ基板１中にこのフローティングゲート３に対して自己整合的に，かつその一端部がフローティングゲート３と重なるようにして」形成されているところ，「フローティングゲート３」は，「ｐ型Ｓｉ基板１の表面」の「ゲート絶縁膜２上に」形成されているから，「ｎ+型拡散層４」が「フローティングゲート３」から隔離されていることは明らかである。よって，引用発明における「ｎ+型拡散層４」は，本願発明における「第１の拡散領域」および「第２の拡散領域」であって，フローティンゲートの第１又は第２の側と水平に整列され，前記誘電体またはバーズビークによってフローティングゲートから分離され，且つ前記半導体基板へ垂直に伸びているものに相当する。
　
・引用発明においては，「Ｓｉ3Ｎ4膜７を酸化マスクとして熱酸化を行われ，Ｓｉ3Ｎ4膜７により覆われていないフローティングゲート３の一端部３ａが選択的に熱酸化されて丸まり，この一端部３ａの部分におけるゲート絶縁膜２の厚さを他の部分に比べて増大し」ているところ，このゲート絶縁膜の増大した部分は，本願発明の「酸化物の形成のバーズビークエンクローチメント」に相当する。
　
　したがって，本願発明と引用発明とは，
「半導体基板上のメモリであって，
　半導体基板上に設けられた誘電体と，
　第１と第２の側を有し，前記誘電体上に設けられたフローティングゲートと，
　前記フローティングゲートの第１の側と水平に整列され，前記誘電体によってフローティングゲートから分離され，且つ前記半導体基板へ垂直に伸びる第１の拡散領域と，
　前記フローティングゲートの第２の側と水平に整列され，酸化物の形成のバーズビークエンクローチメントによってフローティングゲートから分離され，且つ前記半導体基板へ垂直に伸びる第２の拡散領域，
を有することを特徴とするメモリ。」
である点で一致する。
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願発明のメモリは抑制マスクを有するのに対し，引用発明において，本願発明の抑制マスクと同等の役割を果たすＳｉ3Ｎ4膜７は，製造過程で除去されるため，引用発明は，完成物としては，本願発明の「抑制マスク」に対応するものを有しない点。
　
《相違点２》
　本願発明のメモリは，「前記フローティングゲートの前記第１と第２の側に隣接して，前記半導体基板上に設けられた酸化物の形成」とともに「前記酸化物の形成のバーズビークエンクローチメント」を備えるのに対し，引用発明では「酸化物の形成のバーズビークエンクローチメント」は備えるものの，「前記フローティングゲートの前記第１と第２の側に隣接して，前記半導体基板上に設けられた酸化物の形成」と当該「酸化物の形成」による「バーズビークエンクローチメント」の存在までは明らかでない点。
　
（４）判断
　上記各相違点について検討する。
《相違点１》について
　引用例２には，引用発明と同じ不揮発性半導体記憶装置に関し，消去時の効率低下や書き込み時の誤消去を防ぐためにソース側とドレイン側とで非対称の膜厚のゲート・バーズ・ビークを形成する発明において，抑制マスクに相当する窒化膜を残している構成が記載されている。引用発明と引用例２に記載の発明とは，同じ不揮発性記憶装置の分野において，誤消去，誤書き込みを防止するために非対称のゲートバーズビークを形成する点で共通するから，引用例２に記載された，窒化膜を残す構成を引用発明に適用して，相違点１に係る構成をなすことは当業者が容易に想到するものである。
　又，抑制マスクを残すことによる格別な効果も認められない。
　
　請求人は，平成２４年１月２７日に提出された意見書において，
「少なくとも，引用文献２における抑制マスク（窒化膜１５）は，熱酸化プロセスのフローティングゲートの第１の側面で全てのデバイス表面をマスクしているため（図１），本発明において格別な効果を有する熱酸化層がフローティングゲートの第１の側面に形成されないようになっており，当業者は，抑制マスクを残すというコンセプトを有する引用文献２の教示を引用文献１と組み合わせるように動機付けられることはないものと思料致します。」
と主張する。
　
　しかしながら，本願明細書の特許請求の範囲の請求項１には，「熱酸化層がフローティングゲートの第１の側面に形成」されることは記載されておらず，請求人の上記主張は特許請求の範囲の記載に基づかないものであるから，採用することはできない。
　なお，引用例１の図４及び図５を参照すると，Ｓｉ3Ｎ4膜７はフローティングゲート３の一方の側において，ｐ型Ｓｉ基板１の表面をすべて覆うものではないから，引用発明に対して引用例２に記載された窒化膜を残す技術を適用しても，上記Ｓｉ3Ｎ4膜７がｐ型Ｓｉ基板１の表面をすべて覆うものではないことは自然に採られる構成といえる。
　
　また，請求人は同意見書において，抑制マスクを残すことによる効果に関して，
「半導体プロセスでは，通常，大量の可動イオンが存在し，エッチングプロセスが，通常，プラズマ損害を生じさせることは一般的に知られる事項であります。独立請求項に記載の抑制マスクは，ＳｉＮを含み，ＳｉＮ層は，可動イオン及びプラズマに対して良好なブロッキング層であり，ＳｉＮ抑制マスクを残すことは，デバイス破損を妨げることができるという格別な効果を有するものであります。
　更に言えば，一方で，引用文献１の抑制マスクは，エンクローチメントが反対側に形成された後に取り除かれるので，追加のステップ及びコストがその取り除き作業のために必要となります。加えて，引用文献１において抑制マスクを取り除くことが不完全である場合には，欠陥又は更にはデバイス破損が生じる可能性を有するものであります。
　更に言えば，一方で，引用文献１の抑制マスクは，エンクローチメントが反対側に形成された後に取り除かれるので，追加のステップ及びコストがその取り除き作業のために必要となります。加えて，引用文献１において抑制マスクを取り除くことが不完全である場合には，欠陥又は更にはデバイス破損が生じる可能性を有するものであります。」
と主張する。
　
　しかしながら，引用発明において用いられるＳｉ3Ｎ4膜が，可動イオン及びプラズマに対して良好なブロッキング作用を有することは，例えば，引用例２にも「窒化膜１５が層間絶縁膜９リフロー時に発生するＯＨ−基やＯ２−といった酸化剤の侵入を防ぐ」（３ページ右下欄９〜１１行）と記載されているように，従来より技術常識であるから，引用発明に引用例２に記載された窒化膜を残す技術を適用することにより，可動イオン及びプラズマをブロッキングして，不揮発性半導体記憶装置が安定に製造できることは，当業者が普通に予測できる範囲内の効果といえる。
　また，引用発明において「Ｓｉ3Ｎ4膜７がエッチング除去され」る工程が不要になることに伴い，製造のためのステップが減少することに伴いコスト等も減少することは，自明な効果にすぎない。
　
《相違点２》について
　引用例１の図４においては，レジストを用いて，Ｓｉ３Ｎ４膜を選択エッチングしており，その結果，フローティングゲート上の半分とｐ型基板上の一部から窒化膜が除去されて，その後の熱酸化によりフローティングゲートの一部の酸化膜が厚くなって，本願発明の「酸化物の形成のバーズビークエンクローチメント」に相当する構成が形成されることが引用例１の図５に示されている。当該図５では明示されていないが，当該熱酸化により，フローティングゲートのみならず，基板上のＳｉ３Ｎ４膜マスクの開口部に酸化膜が形成され，フローティングゲートの前記第１と第２の側に隣接して，前記半導体基板上に酸化物が形成されて，相違点２に係る「前記フローティングゲートの前記第１と第２の側に隣接して，前記半導体基板上に設けられた酸化物の形成」とともに，当該「酸化物の形成」による「バーズビークエンクローチメント」が形成されることは当業者に明らかなことである。
　よって，相違点２は実質的な相違点ではなく，そうでないとしても，当業者が適宜になし得たことである。
　
（５）まとめ
　以上検討したとおり，本願発明は，引用例１に記載された発明及び引用例２に記載された発明，並びに従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
３．　むすび
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。