(57)【要約】【課題】半導体基板上に形成するレジスト層の段差構造を効率的に形成し、スループットを改善することが出来る半導体装置の製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置の製造方法は、半導体基板上に被加工対象層を形成する。前記被加工対象層上にレジスト層を形成する。前記半導体基板から前記レジスト層に向かう垂直方向において、第１の面と、前記第１の面より前記半導体基板側に位置する第２の面を有するモールドを前記レジスト層に当接した状態でＮＩＬ法により、前記レジスト層に第３の面と、前記第３の面より前記半導体基板側に位置する第４の面を形成する。前記第３の面及び第４の面を有する前記レジスト層を前記被加工対象層の表面に形成した状態でエッチング処理を行い、前記垂直方向において、前記被加工対象層に第５の面と、前記第５の面より半導体基板側に位置する第６の面を形成する。【選択図】図３
2017017093.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に被加工対象層を形成する工程と、
前記被加工対象層上にレジスト層を形成する工程と、
前記半導体基板から前記レジスト層に向かう垂直方向において、第１の面と、前記第１の面より前記半導体基板側に位置する第２の面を有するモールドを前記レジスト層に当接した状態でナノインプリントリソグラフィ法により、前記レジスト層に第３の面と、前記第３の面より前記半導体基板側に位置する第４の面を形成する工程と、
前記第３の面及び前記第４の面を有する前記レジスト層を前記被加工対象層の表面に形成した状態でエッチング処理を行い、前記垂直方向において、前記被加工対象層に第５の面と、前記第５の面より半導体基板側に位置する第６の面を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第５の面と前記第６の面を有する前記被加工対象層の表面に配線層を形成する工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被加工対象層に前記垂直方向において、所定の高低差を形成する場合に、前記所定の高低差に前記エッチング処理における前記レジスト層のエッチングレートと前記被加工対象層のエッチングレートの比を乗じた値を有する高低差を前記レジスト層に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記レジスト層は光硬化性の樹脂で構成され、前記モールドを前記レジスト層に当接した状態で紫外光を照射して前記レジスト層を硬化させることを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、前記半導体基板の表面に直交する断面において、第１の面と前記第１の面より前記半導体基板側に位置する第２の面を有するレジスト層を形成する工程と、
前記レジスト層を前記半導体基板上に形成した状態でエッチング処理を行い、前記半導体基板に前記レジスト層の高低差を反映した高低差を形成する工程と、
を具備し、前記第１の面及び前記第２の面を有する前記レジスト層は、第３の面と、前記第３の面より前記半導体基板側に位置する第４の面を有するモールドを前記レジスト層に当接した状態で前記レジスト層を硬化させるナノインプリントリソグラフィ法を用いて形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、段差を有するレジスト層を用いて被加工物に所定の段差形状を形成する技術が開示されている。
【０００３】
段差形状を有するレジスト層を用いることで、被加工物に所定の段差構造を形成する為の複数回数の露光工程とエッチング工程が不要となるメリットが有る。レジスト層の段差構造を形成する技術も種々開示されているが、レジスト層の段差構造を効率的に形成し、スループットが改善できる半導体装置の製造方法が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２７６３６号公報
【特許文献２】特開２０００−２８６１８２号公報
【特許文献３】特開２０１２−９９７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、半導体基板上に形成するレジスト層の段差構造を効率的に形成し、スループットを改善することが出来る半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置の製造方法は、半導体基板上に被加工対象層を形成する工程を有する。前記被加工対象層上にレジスト層を形成する工程を有する。前記半導体基板から前記レジスト層に向かう垂直方向において、第１の面と、前記第１の面より前記半導体基板側に位置する第２の面を有するモールドを前記レジスト層に当接した状態でナノインプリントリソグラフィ法により、前記レジスト層に第３の面と、前記第３の面より前記半導体基板側に位置する第４の面を形成する工程を有する。前記第３の面及び前記第４の面を有する前記レジスト層を前記被加工対象層の表面に形成した状態でエッチング処理を行い、前記垂直方向において、前記被加工対象層に第５の面と、前記第５の面より半導体基板側に位置する第６の面を形成する工程を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の半導体装置の製造方法を示す図である。
【図２】図２は、モールドの形状と半導体基板に形成される段差構造の関係を説明する為の図である。
【図３】図３は、第２の実施形態の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の製造方法の各工程を模式的に示す図である。半導体基板１０を用意する（図１（Ａ））。半導体基板１０の表面にレジスト層１２を形成する（図１（Ｂ））。レジスト層１２は、光硬化性の樹脂で構成される。
【００１０】
所定のパターンが形成されたモールド２０を用意する（図１（Ｃ））。モールド２０は、例えば、紫外光に対して透過性の良い石英を材料として構成される。モールド２０に形成されるパターンは、例えば、高さの異なる第１の面２０１、第２の面２０２、及び第３の面２０３を有する段差構造を有する。
【００１１】
モールド２０をレジスト層１２に当接させた状態で紫外光を照射し、レジスト層１２を硬化させる（図１（Ｄ））。例えば、モールド２０の第１の面２０１を半導体基板１０の表面に接触させた状態で、レジスト層１２を硬化させる。モールド２０の第１の面２０１を半導体基板１０の表面に接する状態にすることにより、レジスト層１２の下面から上方に向けて、すなわち、半導体基板１０の表面に直交する断面においてモールド２０の段差構造の関係が反映された段差構造を、レジスト層１２に形成することが出来る。すなわち、レジスト層１２に所定のパターンを有するモールド２０を当接させた状態でレジスト層１２を硬化させるＮＩＬ（Ｎａｎｏ  Ｉｎｐｒｉｎｔ  Ｌｉｔｈｏｇｒａｐｙ）法によりレジスト層１２に所定の段差構造を有するパターンが形成される。
【００１２】
レジスト層１２を硬化させた後にモールド２０を上昇させて、モールド２０をレジスト層１２から分離する（図１（Ｅ））。レジスト層１２には、高さの異なる第２の面１２２と第３の面１２３を有する段差構造が形成される。
【００１３】
引き続き、レジスト層１２を半導体基板１０に形成した状態で、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチング処理を行う（図１（Ｆ））。ＲＩＥに使用するエッチングガスは、被加工対象物に応じて選定する。シリコンで構成される半導体基板１０をエッチングする場合には、例えば、フッ素系のガスを用いたＲＩＥを行う。レジスト層１２の厚みが薄い部分ほど早くレジスト層１２のエッチングが完了し、露出した半導体基板１０のエッチングが行われる。すなわち、モールド２０の第１の面２０１に対応して表面が露出した半導体基板１０の表面領域のエッチングが行われ、次に、レジスト層１２の第２の面１２２に対応した領域における半導体基板１０のエッチングが行われる。
【００１４】
ＲＩＥによるエッチング処理は、段差構造を形成しない半導体基板１０の表面に所定の膜厚のレジスト層１２が残置する状態になるまで行う（図１（Ｇ））。段差構造を形成しない半導体基板１０の表面領域をＲＩＥによるエッチングから保護する為である。換言すれば、レジスト層１２の膜厚は、ＲＩＥにより半導体基板１０に所定の段差構造を形成した段階で、所定の膜厚のレジスト層１２が段差構造を形成しない半導体基板１０の領域の表面上に残存する様に設定する。モールド２０の段差構造、レジスト層１２の段差構造、及び、半導体基板１０に形成する段差構造の関係については後述する。
【００１５】
残存するレジスト層１２を、例えば溶剤により除去する（図１（Ｈ））。半導体基板１０の表面１０３が露出し、モールド２０の段差構造を反映した高さの関係を有する第１の面１０１と第２の面１０２を有する段差領域１００が形成される。
【００１６】
本実施形態の半導体装置の製造方法においては、所定の段差構造を有するレジスト層１２を用いてエッチング処理を行い、レジスト層１２の段差構造を形成する各面（１２２，１２３）の高低差の関係を維持する段差構造を半導体基板１０に形成する。すなわち、段差構造を有するレジスト層１２を用いた１回のエッチング工程により、半導体基板１０に段差構造を形成することが出来る為、スループット、すなわち、時間当たりの生産能力が大幅に向上する。また、工程数が減ることにより歩留りも向上する。モールド２０に形成された段差構造を有するパターンを１度の硬化処理でレジスト層１２に転写して形成することが出来る為、段差構造を有するレジスト層１２の製造工程が簡略化されスループットを大幅に改善させることが出来る。また、モールド２０に形成された複数の面（２０１、２０２、２０３）が有する高低差の関係を維持するパターンがレジスト層１２に形成され、そのレジスト層１２のパターンをそのまま用いて半導体基板１０をエッチングする為、半導体基板１０に段差構造を精度よく形成することが出来る。
【００１７】
図２は、モールド２０の段差構造と半導体基板１０に形成される段差構造の関係を説明する為の図である。既述の実施形態に対応する構成要素には同一の符号を付している。図２（Ａ）を用いて半導体基板１０の表面に形成されたレジスト層１２の段差構造とモールド２０の段差構造の関係を説明する。
【００１８】
モールド２０は、第１の面２０１を有する。第１の面２０１は、例えば、レジスト層１２を硬化させる処理において、半導体基板１０の表面に接する面となる。モールド２０は第２の面２０２を有する。第１の面２０１と第２の面２０２との間には、高低差Ａが存在する。モールド２０は、第３の面２０３を有する。第３の面２０３と第２の面２０２との間には、高低差Ｃが存在する。モールド２０の第２の面２０２と第３の面２０３の間の地点に示す高低差Ｂは、半導体基板１０に段差構造を形成した際に、半導体基板１０の表面が位置する高さに対応する。
【００１９】
図２（Ａ）の下側は、硬化処理が行われた後の半導体基板１０とレジスト層１２を概略的に示す図である。レジスト層１２には、モールド２０の第２の面２０２に対応する面１２２とモールド２０の第３の面２０３に対応する面１２３が形成される。半導体基板１０の表面１３０からレジスト層１２の第２の面１２２までの高低差Ａ１は、モールド２０の第１の面２０１と第２の面２０２の高低差Ａに相当する。レジスト層１２の第２の面１２２から第３の面１２３までの高低差Ｃ１は、モールド２０の第２の面２０２と第３の面２０３の高低差Ｃに相当する。レジスト層１３の第２の面１２２と第３の面１２３との間に示す高低差Ｂ１は、モールド２０の第２の面２０２と第３の面２０３の間の地点に示す高低差Ｂに相当する。
【００２０】
モールド２０をレジスト層１２に当接させた状態で行うレジスト層１２の硬化処理において、モールド２０に形成された段差構造を有するパターンは、レジスト層１２にそのまま転写される。従って、レジスト層１２とモールド２０の夫々の段差構造を構成する各面の高低差の関係においては、Ａ＝Ａ１、Ｂ＝Ｂ１、更に、Ｃ＝Ｃ１の関係を維持することが出来る。
【００２１】
図２（Ｂ）は、レジスト層１２を用いたエッチング処置が行われた後に半導体基板１０に形成された段差構造と半導体基板１０の表面に残置させるレジスト層１２の関係を概略的に示す。半導体基板１０に形成される段差構造は、第１の面１０１と第２の面１０２を有する。第１の面１０１と第２の面１０２の間の高低差Ａ２は、レジスト層１２を用いるエッチング処理において、半導体基板１０の表面１３０とレジスト層１２の第２の面１２２との間の高低差Ａ１によって形成される。半導体基板１０をエッチングする際のＲＩＥにおける半導体基板１０とレジスト層１２のエッチングレートの比によって、半導体基板１０に形成される高低差Ａ２とレジスト層１２が有する高低差Ａ１の関係が定まる。すなわち、仮に、半導体基板１０のエッチングレートとレジスト層１２のエッチングレートが等しい場合には、Ａ１＝Ａ２となる。半導体基板１０が、レジスト層１２のエッチングレートの２倍のエッチングレートを有する場合には、Ａ２＝２×Ａ１となる。被加工対象である半導体基板１０とレジスト層１２のエッチングレートの比に応じて、レジスト層１２に形成される段差構造のパターンを構成する各面の高低差を調整することにより、半導体基板１０に所望の段差構造を形成することが出来る。以降、レジスト層１２の段差構造の各面の高低差（Ｂ１、Ｃ１）と半導体基板１０に形成される段差構造の各面の高低差（Ｂ２，Ｃ２）の関係は、同様にエッチングレートの関係で調整することが出来る。
【００２２】
半導体基板１０に形成される段差構造の第２の面１０２と半導体基板１０の表面１０３の間に高低差Ｂ２を有する。この高低差Ｂ２と第２の面１０２から半導体基板１０の表面に残存するレジスト層１２の表面１２４までの高低差Ｃ２との差分が、エッチング処理の後に、半導体基板１０の表面に残存するレジスト層１２の膜厚となる。
【００２３】
被加工対象である半導体基板１０とレジスト層１２のエッチングレートの比に応じて、半導体基板１０に形成する段差構造を構成する各面の高低差とレジスト層１２に形成する段差構造を形成する各面の高低差、従って、モールド２０に形成される段差構造を構成する各面の高低差を調整することにより、半導体基板１０に所望の段差構造を形成することが出来る。例えば、レジスト層１２のエッチングレートをＥ１、半導体基板１０のエッチングレートをＥ２とした場合、被加工対象である半導体基板１０に所定の高低差Ａ２の段差構造を形成する場合には、半導体基板１０に形成する段差の高低差Ａ２に対してレジスト層１２と半導体基板１０とのエッチングレートの比（Ｅ１／Ｅ２）を乗じた高低差の段差を有する段差構造をレジスト層１２に形成する。すなわち、図２（Ｂ）に示す様に、半導体基板１０に高低差Ａ２の段差を形成する場合には、対応するレジスト層１２の高低差Ａ１は、Ａ２×（Ｅ１／Ｅ２）に設定する。
【００２４】
（第２の実施形態）
図３は、第２の実施形態の半導体装置の製造方法の各工程を示す図で有る。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、半導体基板１０の表面に絶縁層１１が形成され、更に、絶縁層１１の表面にレジスト層１２が形成される（図３（Ａ））。半導体基板１０の表面に、所定の配線領域（図示せず）あるいは配線層（図示せず）が形成されていても良い。絶縁層１１は、例えば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料にして、ＣＶＤ法により半導体基板１０の表面に形成される。レジスト層１２は、例えば、光硬化性の樹脂で構成される。
【００２５】
所定の段差構造を有するモールド２０が用意される（図３（Ｂ））。モールド２０には、例えば、高さの異なる第１の面２０１と第２の面２０２と第３の面２０３を有する段差構造を有するパターンが形成されている。
【００２６】
モールド２０をレジスト層１２に当接させた状態で、例えば紫外光を照射してレジスト層１２を硬化させる（図３（Ｃ））。
【００２７】
レジスト層１２を硬化させた後、モールド２０をレジスト層１２から分離する（図３（Ｄ））。モールド２０をレジスト層１２に当接させた状態での硬化処理により、レジスト層１２には、モールド２０の段差構造を構成する各面（２０１、２０２、２０３）の高低差の関係を維持した段差構造が形成される。すなわち、モールド２０の第２の面２０２に対応した面１２２と第３の面２０３に対応した面１２３が、夫々レジスト層１２に形成される。
【００２８】
引き続き、レジスト層１２を絶縁層１１に残置させた状態で、例えば、ＲＩＥによりエッチング処理を行う（図３（Ｅ））。例えば、フッ素系のガスを用いたＲＩＥを行う。例えば、ＲＩＥによるエッチング処理は、所定の膜厚のレジスト層１２が絶縁膜１１の表面に残置する状態になるまで行う。
【００２９】
残存するレジスト層１２を、例えば溶剤により除去する（図３（Ｆ））。絶縁膜１１には、モールド２０の段差構造を構成する各面（２０１、２０２、２０３）の高さの関係を維持した第２の面１１２と第３の面１１３を有する段差領域２００が形成される。尚、モールド２０に形成する段差構造、レジスト層１２に形成する段差構造、及び、被加工対象である絶縁層１１に形成される段差構造を構成する各面の高低差の関係の設定については、既述した第１の実施形態と同様の手法で設定することが出来る。すなわち、例えば、絶縁層１１のエッチングレートをＥ３、レジスト層１２のエッチングレートをＥ１とした場合、絶縁層１１に所定の高低差Ａ３の段差構造（図示せず）を形成する場合には、絶縁層１１に形成する段差の高低差Ａ３に対してレジスト層１２と絶縁層１１とのエッチングレートの比（Ｅ１／Ｅ３）を乗じた高低差、すなわち、Ａ３×（Ｅ１／Ｅ３）の高低差の段差を有する段差構造をレジスト層１２に形成する。
【００３０】
絶縁膜１１の表面にバリアメタル層１３を形成する。例えば、ＴｉＮを材料とする膜をＣＶＤ法により形成する。
【００３１】
バリアメタル層１３の表面に配線層１４を形成する（図３（Ｈ））。配線層１４は、例えば、Ｃｕを材料とする膜をメッキ法により形成する。
【００３２】
配線層１４の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して、絶縁膜１１の表面に形成された段差構造の領域２００をバリアメタル層１３と配線層１４で充填する構造が得られる（図３（Ｉ））。所謂、デュアルダマシン構造が形成される。
【００３３】
本実施形態の半導体装置の製造方法においては、所謂、デュアルダマシン構造をＮＩＬ法で形成されたレジスト層１２の段差構造を利用して効率的に形成することが出来る。従来、デュアルダマシン構造の段差構造を得るためには、複数回の露光工程とエッチング工程を必要とするが、本実施形態によれば、ＮＩＬ法を用いた１度の硬化処理によりレジスト層１２に所定の段差構造を形成し、そのレジスト層１２に形成された段差構造をそのまま利用してエッチング処理を行うことにより所望の段差構造を層間絶縁膜となる絶縁膜１１に形成することが出来る。すなわち、複数回の露光工程とエッチング処理を行うこと無く、デュアルダマシン構造の段差構造を絶縁層１１に形成することが出来る。デュアルダマシン構造の段差構造をステップ数の少ない工程により形成することが出来る為、スループットが大幅に改善する。デュアルダマシン構造が多層の構成になる程、その効果は大きい。
【００３４】
レジスト層１２に段差構造を形成する際、所謂、熱サイクルＮＩＬ法を用いても良い。熱サイクルＮＩＬ法の場合には、熱硬化性の樹脂をレジスト層１２として用いる。所定の段差構造を有するパターンが形成されたモールド２０をレジスト層１２に当接した状態で所定の温度処理、例えば、約２００℃以下の温度でレジスト層１２を硬化させることにより、モールド２０に形成された所定の段差構造を有するパターンをレジスト層１２に転写することが出来る。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１０  半導体基板、１１  絶縁層、１２  レジスト層、１３  バリアメタル層、１４  配線層、２０  モールド。
【図１】
2017017093.tif 000003
【図２】
2017017093.tif 000004
【図３】
2017017093.tif 000005