【手続補正書】
【提出日】平成18年5月11日(2006.5.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  多値ロジック用のワン・プレイス信号処理回路であって、
入力および出力と、
前記入力を前記出力に結合し、第１組の固有入力信号の第１の出力信号を導く第１の終点分岐と、
前記入力を前記出力に結合し、第２組の固有入力信号の第２の出力信号を導く第２の終点分岐と、
前記入力を前記出力に結合し、スイッチを２つのみ有し、第３組の固有入力信号の第３の出力信号を導く中間分岐とを含み、
ワン・プレイス論理関数が多値論理信号処理に用いられるワン・プレイス信号処理回路。
【請求項２】  多値ロジック用のワン・プレイス信号処理回路の少なくとも１つの分岐のバックバイアスを防ぐ追加段をさらに含む請求項１に記載の多値ロジック用のワン・プレイス信号処理回路。
【請求項３】  多値ロジック用の複数プレイス信号処理回路であって、
第１および第２の入力と、
出力と、
スイッチを２つのみ有する中間分岐を有し、前記第１と第２の入力を前記出力に結合する第１の合成分岐と、
第１組の固有入力信号の第１の出力信号を導く合成分岐と、
前記第１と第２の入力を前記出力に結合し、第２組の固有入力信号の第２の出力信号を導く第２の合成分岐とを含み、
複数プレイス論理関数が多値論理信号処理に用いられる多値ロジック用の複数プレイス信号処理回路。
【請求項４】  前記第１の合成分岐が、さらに、
前記第１の合成分岐の少なくとも１つのスイッチのバックバイアスを防ぐ追加段をさらに含む請求項３に記載の多値ロジック用の複数プレイス信号処理回路。
【請求項５】  第１のスイッチであって、第１のソース電圧に結合され、第１のスイッチ入力と第１のスイッチ出力を有し、前記第１のスイッチに印加された入力信号電圧が第１のしきい値電圧だけ前記第１のソース電圧と十分に異なるときに、前記第１のスイッチ出力に前記第１の電源電圧を送る第１のスイッチと、
第２のスイッチであって、前記第１のスイッチに結合され、第２のソース電圧に結合され、前記第１のスイッチ出力に結合された前記第１の入力と第２のスイッチ出力を有し、前記第２のスイッチ出力に印加される前記入力信号電圧が、第２のしきい値電圧だけ第２のソース電圧と十分に異なるときに前記第２のスイッチ出力に前記第２のソース電圧を送る第２のスイッチと、
情報信号処理回路が、前記入力信号電圧に応じて、前記第１のスイッチと、前記第１のスイッチによって必要とされる前記第１のしきい値電圧と、前記第２のスイッチと、前記第２のスイッチによって必要とされる前記第２のしきい値電圧の適切な選択によって、前記第１のソース電圧または前記第２のソース電圧の伝送を制御し、これにより多値論理回路を実現する情報信号処理回路。
【請求項６】  連続出力を提供するために、前記第１のソース電圧と前記第１のしきい値電圧を加えたものが、前記第２のソース電圧と前記第２のしきい値電圧を加えたものを超える請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項７】  前記第１のスイッチが、ＮチャネルＦＥＴを含む請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項８】  前記第２のスイッチがＰチャネルＦＥＴを含む請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項９】  多値ロジック用の情報信号処理回路であって、
第１のＮチャネルＦＥＴスイッチであって、第１のソース電圧に結合され、第１のスイッチ入力と第２のスイッチ出力を有し、前記第１のスイッチ入力に印加される入力信号電圧が、第１のしきい値電圧だけ前記第１のソース電圧と十分に異なるときに、前記第１のスイッチ出力に前記第１のソース電圧を送る第１のスイッチと、
第２のＰチャネルＦＥＴスイッチであって、第２のソース電圧に結合され、前記第１のスイッチ入力に結合された第２のスイッチ入力と、前記第１のスイッチ出力に結合された第２のスイッチ出力とを有し、前記第２のスイッチ入力に印加された前記入力信号電圧が、第２のしきい値電圧だけ前記第２のソース電圧と十分に異なるときに前記第２のスイッチ出力に前記第２のソース電圧を送る第２のスイッチとを含み、
連続出力を提供するために、前記前記第１のソース電圧と第１のしきい値電圧を加えたものが、前記第２のソース電圧と前記第２のしきい値電圧を加えたものを超え、
情報信号処理回路が、前記入力信号電圧に応じて、前記第１のスイッチと、前記第１のスイッチに必要とされる前記第１のしきい値電圧と、前記第２のスイッチと、前記第２のスイッチによって必要とされる前記第２のしきい値電圧との適切な選択により、前記第１のソース電圧と前記第２のソース電圧のいずれかの伝送を制御し、これにより多値論理回路を実現する情報信号処理回路。
【請求項１０】  ３つ以上のレベルを有する信号を処理するための多値論理信号処理回路であって、
第１の入力と、
出力と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えられる第１の論理レベルの入力信号に応じて第１の出力信号を送る第１の終点分岐と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えられた第２の論理レベルの入力信号に応じて第２の出力信号を送る第２の終点分岐と、
前記第１の入力と前記出力に結合され、スイッチを２つのみ有し、前記第１の入力から伝えられた第３の論理レベルの入力信号に応じて第３の出力信号を送る第１の中間分岐と、を含み、
前記第１の終点分岐が、前記第１の入力が前記第２の論理レベル信号を伝えるときに前記第１の出力信号を伝送せず、
前記第２の終点分岐が、前記第１の入力が前記第１の論理レベル信号を伝えるときに前記第２の出力信号を伝送せず、
信号処理回路が、前記出力信号を制御する入力信号に関する論理演算を実行する多値論理信号処理回路。
【請求項１１】  前記第１の終点分岐が、ＰチャネルディプレッションモードＦＥＴを含み、それにより前記第１の終点分岐が、前記第１の論理レベル信号に応じて前記第１の出力信号を送り、前記第１の論理レベルが、前記第１の出力信号とゲートしきい値を加えたものよりも低い請求項１０に記載の多値論理信号処理回路。
【請求項１２】  前記第１の終点分岐が、ＰチャネルエンハンスメントモードＦＥＴを含み、それにより前記第１の終点分岐が、前記第１の論理レベル信号に応じて前記第１の出力信号を送り、前記第１の論理レベルが、前記第１の出力信号からゲートしきい値を引いたものよりも低い請求項１０に記載の多値論理信号処理回路。
【請求項１３】  前記第２の終点分岐が、ＮチャネルディプレッションモードＦＥＴを含み、それにより前記第２の終点分岐が、前記第２の論理レベル信号に応じて前記第２の出力信号を送り、前記第２の論理レベルが、前記第２の出力信号からゲートしきい値を引いたものよりも高い請求項１０に記載の多値論理信号処理回路。
【請求項１４】  前記第２の終点分岐が、ＮチャネルエンハンスメントモードＦＥＴを含み、それにより前記第２の終点分岐が、前記第２の論理レベル信号に応じて前記第２の出力信号を送り、前記第２の論理レベルが、前記第２の出力信号とゲートしきい値を加えたものよりも高い請求項１０に記載の多値論理信号処理回路。
【請求項１５】  ゲート、ソースおよびドレインを有し、前記第１の中間分岐が前記第３の出力信号を送らない上側の値を定義する前記第１の中間ＦＥＴと、
ゲート、ソースおよびドレインを有し、前記第１の中間分岐が前記第３の出力信号を送らない下側の値を定義する前記第２の中間ＦＥＴと、
前記第２の中間ＦＥＴの前記第１の入力と前記ゲートに結合された前記第１の中間ＦＥＴゲートと、  
前記第２の中間ＦＥＴの前記ソースに結合された前記第１の中間ＦＥＴドレインと、
前記出力に結合された前記第２の中間ＦＥＴドレインと、
を含む請求項１０に記載の多値論理信号処理回路。
【請求項１６】  前記第１の中間ＦＥＴが、ＰチャネルディプレッションモードＩＧＦＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルエンハンスメントモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１７】  前記第１の中間ＦＥＴが、ＰチャネルエンハンスメントモードＩＧＰＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルディプレッションモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１８】  前記第１の中間ＦＥＴが、ＰチャネルディプレッションモードＩＧＰＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルディプレッションモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１９】  前記第１の終点分岐が、単一のＦＥＴを含む請求項１０に記載の多値論理信号処理回路。
【請求項２０】  前記第２の終点分岐が、単一のＦＥＴを含む請求項１０に記載の多値論理信号処理回路。
【請求項２１】  第２の入力と、
前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第４の出力信号を送る第３の終点分岐と、
前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第５の出力信号を送る前記第４の終点分岐とを含み、
前記第１と第２の入力から伝えられた入力信号に関して多値論理論理演算を実行することができる請求項１０に記載の多値論理信号処理回路。
【請求項２２】  前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第６の出力信号を送る第２の中間分岐と、
をさらに含む請求項２１に記載の多値論理信号処理回路。
【請求項２３】  前記第２の中間分岐が、複数のＩＧＦＥＴ対を含み、各ＩＧＦＥＴ対が、前記ＩＧＦＥＴ対のそれぞれが信号を送る入力信号の固有バンドを定義する請求項２２に記載の多値論理信号処理回路。
【請求項２４】  多値論理信号処理回路の少なくとも１つの分岐のバックバイアスを防ぐ追加段をさらに含む請求項２３に記載の多値論理信号処理回路。
【請求項２５】  ３つの以上のレベルを有する信号を処理するための多値論理信号処理回路であって、
第１の入力と、  
第２の入力と、  
出力と、  
前記第１の入力と前記出力に結合され、前記第１の入力から伝えれた第１の論理レベルの入力信号に応じて第１の出力信号を送る第１の終点分岐と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えれた第２の論理レベルの入力信号に応じて第２の出力信号を送る第２の終点分岐と、
前記第２の入力と前記出力に結合され、前記第２の入力から送られた第３の論理レベルの入力信号に応じて第３の出力信号を送る第３の終点分岐と、  
前記第２の入力と前記出力に結合され、前記第２の入力から送られた第４の論理レベルの入力信号に応じて第４の出力信号を送る第４の終点分岐とを含み、
前記第１と第３の終点分岐が、第１の合成出力信号を送ることができる第１の合成分岐を構成し、
前記第２と第４の終点分岐が、第２の合成出力信号を送ることができる第２の合成分岐を構成し、
前記第１と第３の論理レベル信号がそれぞれ、前記第１と第２の入力から伝えられたときに、前記第１の合成分岐だけが第１の合成出力信号を送り、
前記第２と第４の論理レベル信号がそれぞれ、前記第１と第２の入力から伝えられたときに、前記第２の合成分岐だけが前記第２の合成出力信号を送り、
固有の第１と第２の入力ロジック信号に応答して固有出力信号を提供する複数プレイス多値論理回路を提供する多値論理信号処理回路。
【請求項２６】  ３つ以上のレベルを有する信号を処理するための多値論理信号処理回路であって、多値論理信号処理回路が、ＣＧＯＲ、ＣＧＡＮＤ、ＣＥＱ、ＣＳＩＧＭＡ、ＧＯＲ、ＧＡＮＤ、ＥＱ、ＳＩＧＭＡ、およびＸＧＯＲからなるグループから選択される請求項２５に記載の多値論理信号処理回路。