(57)【要約】【課題】電源投入時における入力電圧の変動に基づくスイッチングトランジスタの貫通電流の発生を抑制する。【解決手段】トランジスタ駆動回路１は、スイッチングトランジスタＭ１を駆動する。ドライバ回路１０は、電源電圧ＶＣＣに基づいてスイッチングトランジスタＭ１のゲートソース間電圧Ｖｇｓ１を発生してスイッチングトランジスタＭ１を駆動する。第１及び第２インピーダンス回路１１，１２はスイッチングトランジスタＭ１のドレインとソース間に互いに直列に接続される。ＮＭＯＳトランジスタＭ３はスイッチングトランジスタＭ１のゲートとソース間に接続され、第２インピーダンス回路１２の両端間の電圧差に基づいてオンオフ動作する。第１及び第２インピーダンスＺ１，Ｚ２の比は、入力電圧ＶＩＮの上昇に応じて、第２インピーダンス回路１２の両端間の電圧差がＮＭＯＳトランジスタＭ３のしきい値電圧以上になるように設定される。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力電圧を入力する一端及び他端を有するスイッチングトランジスタであって、上記他端とゲート間の電圧差に基づいて、上記他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動するトランジスタ駆動回路であって、
外部から供給される電源電圧に基づいて、上記スイッチングトランジスタの他端とゲート間の電圧差を発生して上記スイッチングトランジスタを駆動するドライバ回路と、
上記スイッチングトランジスタの一端と他端との間に互いに直列に接続され、それぞれ第１及び第２インピーダンスを有する第１及び第２インピーダンス回路と、
上記スイッチングトランジスタのゲートと他端との間に接続され、上記第２インピーダンス回路の両端間の電圧差に基づいてオンオフ動作する第１トランジスタとを備え、
上記第１及び第２インピーダンスの比は、上記入力電圧の上昇に応じて、上記第２インピーダンス回路の両端間の電圧差が上記第１トランジスタのしきい値電圧以上になるように設定されたことを特徴とするトランジスタ駆動回路。
【請求項２】
上記第１及び第２インピーダンスの比は、上記スイッチングトランジスタが上記ドライバ回路によって駆動されずにオフしているときに、上記入力電圧の上昇に応じて上記第２インピーダンス回路の両端間の電圧差が上記第１トランジスタのしきい値電圧以上になるように設定されたことを特徴とする請求項１に記載のトランジスタ駆動回路。
【請求項３】
上記第１インピーダンス回路は、所定の抵抗値を有する抵抗を備え、
上記第２インピーダンス回路は、上記第２インピーダンス回路の両端間の電圧差を上記第１トランジスタの耐圧以下に制限するクランプ回路で構成されることを特徴とする請求項１又は２に記載のトランジスタ駆動回路。
【請求項４】
上記第１インピーダンス回路は、所定の容量値を有するキャパシタを備え、
上記第２インピーダンス回路は、所定の抵抗値を有する抵抗を備えることを特徴とする請求項１又は２に記載のトランジスタ駆動回路。
【請求項５】
外部から供給される電源電圧が所定値以上になったことを検出する供給電圧検出回路をさらに備え、
上記供給電圧検出回路が上記所定値以上になったことを検出したとき、上記第１トランジスタをオフすることを特徴とすることを特徴とする請求項１〜４のいずれか１項に記載のトランジスタ駆動回路。
【請求項６】
上記第２インピーダンス回路の両端間に接続され、上記供給電圧検出回路が上記所定値以上になったことを検出したときにオンする第２トランジスタをさらに備えることを特徴とする請求項５に記載のトランジスタ駆動回路。
【請求項７】
上記第１トランジスタのゲートと接地間に接続され、上記供給電圧検出回路が上記所定値以上になったことを検出したときにオンする第３トランジスタをさらに備えることを特徴とする請求項５に記載のトランジスタ駆動回路。
【請求項８】
上記第１インピーダンス回路は、上記スイッチングトランジスタの一端と上記第１トランジスタのゲートとの間に接続され、上記入力電圧が所定の電圧以上になったときにオンし、上記供給電圧検出回路が上記所定値以上になったことを検出したときにオフする第４トランジスタをさらに備えることを特徴とする請求項５に記載のトランジスタ駆動回路。
【請求項９】
上記スイッチングトランジスタは、上記誘導性負荷を同期整流するようにオンオフ動作する同期整流トランジスタに接続されていることを特徴とする請求項１〜８のいずれか１項に記載のトランジスタ駆動回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のトランジスタ駆動回路を備え、上記トランジスタ駆動回路によって駆動されるスイッチングトランジスタのスイッチング制御により、誘導性負荷を有するモータを駆動することを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ駆動回路、及びトランジスタ駆動回路を備えたモータ駆動装置に関する。
【背景技術】
【０００２】
ＤＣ（直流）／ＤＣコンバータ及びモータ駆動装置などにおける誘導性負荷をスイッチング制御により駆動する場合において、入力電圧を誘導性負荷に供給する高圧側のスイッチングトランジスタに、ＮＭＯＳトランジスタを用いることがある。
【０００３】
特許文献１は、電源投入後などの起動時におけるスイッチングトランジスタ及び同期整流トランジスタの貫通電流を防止することを目的とする降圧ＤＣ／ＤＣコンバータの制御回路を開示している。特許文献１の制御回路は、入力電圧よりも電源電圧だけ高い電圧に昇圧される駆動電圧によってスイッチングトランジスタのゲートを駆動するドライバ回路と、駆動電圧が所定レベル以下であることを検出する検出部とを備える。特許文献１によると、起動時において駆動電圧を十分に昇圧できずにＰＷＭ信号がローレベルに遷移した場合であっても、検出部による検出結果に応じて所定のトランジスタが導通し、スイッチングトランジスタのゲート電位をローレベルにする。
【０００４】
特許文献１の制御回路によると、検出部による駆動電圧の検出結果に基づいて、所定のトランジスタを用いてスイッチングトランジスタはオフされる。特許文献１の検出部の検出対象は入力電圧の昇圧後の駆動電圧であるため、駆動電圧に昇圧する前の入力電圧の変動によるスイッチングトランジスタの貫通電流は防止できない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の誘導性負荷を高圧側でスイッチング制御するスイッチングトランジスタの駆動技術では、電源投入時における入力電圧の変動に基づくスイッチングトランジスタの貫通電流の発生を抑制できないという問題があった。
【０００６】
本発明の目的は、電源投入時における入力電圧の変動に基づくスイッチングトランジスタの貫通電流の発生を抑制できるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るトランジスタ駆動回路は、入力電圧を入力する一端及び他端を有するスイッチングトランジスタであって、上記他端とゲート間の電圧差に基づいて、上記他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動する。トランジスタ駆動回路は、ドライバ回路と、第１及び第２インピーダンス回路と、第１トランジスタとを備える。ドライバ回路は、外部から供給される電源電圧に基づいて、上記スイッチングトランジスタの他端とゲート間の電圧差を発生して上記スイッチングトランジスタを駆動する。第１及び第２インピーダンス回路は上記スイッチングトランジスタの一端と他端との間に互いに直列に接続され、それぞれ第１及び第２インピーダンスを有する。第１トランジスタは上記スイッチングトランジスタのゲートと他端との間に接続され、上記第２インピーダンス回路の両端間の電圧差に基づいてオンオフ動作する。上記第１及び第２インピーダンスの比は、上記入力電圧の上昇に応じて、上記第２インピーダンス回路の両端間の電圧差が上記第１トランジスタのしきい値電圧以上になるように設定される。
【発明の効果】
【０００８】
本発明に係るトランジスタ駆動回路によれば、電源投入時における入力電圧の変動に基づくスイッチングトランジスタの貫通電流の発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係るモータ駆動装置の構成を示すブロック図である。
【図２】図１のトランジスタ駆動回路１の構成を示す回路図である。
【図３】図２のトランジスタ駆動回路１による電源立ち上げ時の動作を示す各信号のタイミングチャートである。
【図４】図２のトランジスタ駆動回路１によるブートストラップ処理を示す各信号のタイミングチャートである。
【図５】実施形態１の変形例１に係るトランジスタ駆動回路１ａの構成を示す回路図である。
【図６】図５のトランジスタ駆動回路１ａのクランプ回路１２ａの構成例を示す回路図である。
【図７】図５のトランジスタ駆動回路１ａの変形例のクランプ回路１２ｂを示す回路図である。
【図８】実施形態１の変形例２に係るトランジスタ駆動回路１ｂの構成を示す回路図である。
【図９】実施形態２に係るトランジスタ駆動回路１Ａの構成を示す回路図である。
【図１０】実施形態２の変形例１に係るトランジスタ駆動回路１ｃの構成を示す回路図である。
【図１１】実施形態２の変形例２に係るトランジスタ駆動回路１Ｂの構成を示す回路図である。
【図１２】実施形態２の変形例３に係るトランジスタ駆動回路１ｄの構成を示す回路図である。
【図１３】実施形態３に係るトランジスタ駆動回路１Ｃの構成を示す回路図である。
【図１４】図１３のトランジスタ駆動回路１Ｃによる電源立ち上げ時の動作を示す各信号のタイミングチャートである。
【図１５】図１３のトランジスタ駆動回路１Ｃによる電源立ち上げ後の動作を示す各信号のタイミングチャートである。
【図１６】実施形態３の変形例に係るトランジスタ駆動回路１ｅの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
実施形態１．
図１は、本発明の実施形態１に係るモータ駆動装置の構成を示すブロック図である。図１において、モータ駆動装置は、モータ５と、制御部５０と、複数の駆動部５１と、入力電圧発生部５２とを備える。モータ５は、例えば三相ＤＣ（直流）ブラシレスモータで構成され、３つのインダクタＬ１を備える。複数の駆動部５１は、それぞれインダクタＬ１を駆動する同期整流型駆動回路であり、それぞれトランジスタ駆動回路１と、高電圧発生回路５３と、インバータ回路５４と、スイッチングトランジスタＭ１と、同期整流トランジスタＭ２とを備える。本実施形態のモータ駆動装置はスイッチングトランジスタＭ１と同期整流トランジスタＭ２のスイッチング制御によってモータ５を駆動する。
【００１２】
図１において、制御部５０は、例えばロジック回路で構成され、スイッチングトランジスタＭ１のオンオフ動作をＰＷＭ（パルス幅変調）制御するためのＰＷＭ信号Ｐｗｍを生成して、駆動部５１のトランジスタ駆動回路１及びインバータ回路５４に出力する。入力電圧発生部５２は、例えば交流源と交流源からの交流電圧を入力電圧ＶＩＮに変換するＡＣ／ＤＣ（交流／直流）コンバータで構成され、入力電圧ＶＩＮをスイッチングトランジスタＭ１に入力する。
【００１３】
駆動部５１において、高電圧発生回路５３は、例えばチャージポンプ回路で構成され、例えば５Ｖなどの電源電圧ＶＣＣを用いて入力電圧ＶＩＮよりも高い高電圧ＶＰＰを発生してトランジスタ駆動回路１に供給する。トランジスタ駆動回路１は、詳細後述するように、制御部５０からのＰＷＭ信号Ｐｗｍに基づいて、スイッチングトランジスタＭ１のゲートとソース間の電圧差であるゲートソース間電圧Ｖｇｓ１を発生し、スイッチングトランジスタＭ１を駆動する。
【００１４】
インバータ回路５４は、例えばＮＭＯＳＦＥＴ（ｎ型金属酸化膜半導体電界効果トランジスタ）とＰＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）の直列回路で構成される。インバータ回路５４は、制御部５０からのＰＷＭ信号Ｐｗｍを反転し、電源電圧ＶＣＣと接地電圧の間の電圧として同期整流トランジスタＭ２のゲートに出力し、同期整流トランジスタＭ２を駆動する。
【００１５】
スイッチングトランジスタＭ１は、本実施形態ではＮＭＯＳＦＥＴで構成される。スイッチングトランジスタＭ１において、入力電圧ＶＩＮはドレインに印加され、ソースは同期整流トランジスタＭ２のドレイン及びインダクタＬ１に接続される。同期整流トランジスタＭ２は、本実施形態ではＮＭＯＳＦＥＴで構成され、同期整流トランジスタＭ２のソースは接地される。
【００１６】
本実施形態において、入力電圧ＶＩＮと接地電圧の間の高圧側からインダクタＬ１をスイッチング制御するスイッチングトランジスタＭ１は、ｐ型ではなくｎ型のトランジスタで構成される。このため、本実施形態におけるトランジスタ駆動回路１は、スイッチングトランジスタＭ１のドレインの電圧よりも高い高電圧ＶＰＰを用いてスイッチングトランジスタＭ１を駆動する。
【００１７】
図２は、図１のトランジスタ駆動回路１の構成を示す回路図である。図２において、トランジスタ駆動回路１は、ドライバ回路１０と、第１インピーダンス回路１１と、第２インピーダンス回路１２と、ＮＭＯＳトランジスタＭ３と、レベルシフタ回路１５とを備える。高電圧発生回路５３は、ダイオード５５と、キャパシタ５６とを備える。
【００１８】
図２において、電源電圧ＶＣＣは、高電圧発生回路５３のダイオード５５及びインバータ回路５４に供給され、高電圧発生回路５３及びインバータ回路５４はそれぞれ電源電圧ＶＣＣによって駆動する。図１の制御部５０からのＰＷＭ信号Ｐｗｍは、レベルシフタ回路１５及びインバータ回路５４に入力される。入力電圧ＶＩＮは、スイッチングトランジスタＭ１のドレインとともに第１インピーダンス回路１１に入力される。
【００１９】
ダイオード５５は、電源電圧ＶＣＣをアノードに印加され、カソードをドライバ回路１０の電源供給端子及びキャパシタ５６の一端に接続され、起動時に電源電圧ＶＣＣをドライバ回路１０及びキャパシタ５６に供給する。キャパシタ５６の他端はインダクタＬ１とスイッチングトランジスタＭ１のソースの接続点に接続される。キャパシタ５６はスイッチングトランジスタＭ１のソース電位ＸＳから電源電圧ＶＣＣだけ高い高電圧ＶＰＰを発生し、ドライバ回路１０の電源供給端子に印加する。ダイオード５５により、高電圧ＶＰＰが電源電圧ＶＣＣよりも高い場合におけるキャパシタ５６から電源への電流の逆流を防止できる。
【００２０】
レベルシフタ回路１５は、例えば増幅回路を備えて構成され、図１の制御部５０からのＰＷＭ信号Ｐｗｍのハイレベルの電圧を電源電圧ＶＣＣから高電圧ＶＰＰにシフトするように、ＰＷＭ信号Ｐｗｍを増幅してドライバ回路１０に出力する。
【００２１】
ドライバ回路１０は、例えばダイオード５５のカソードとスイッチングトランジスタＭ１のソースとの間に二段のインバータ回路を接続して構成され、電源電圧ＶＣＣ又は高電圧ＶＰＰに基づき動作する。動作時において、ドライバ回路１０はレベルシフタ回路１５からのＰＷＭ信号に基づきスイッチングトランジスタＭ１のゲートソース間電圧Ｖｇｓ１を発生してスイッチングトランジスタＭ１を駆動する。
【００２２】
ＮＭＯＳトランジスタＭ３は、ドレインにスイッチングトランジスタＭ１のゲートを接続され、ソースにスイッチングトランジスタＭ１のソースを接続され、ゲートに第１及び第２インピーダンス回路１１，１２を接続される。ＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は第２インピーダンス回路１２の両端間の電圧差である。ＮＭＯＳトランジスタＭ３は、ゲートソース間電圧Ｖｍ３がＮＭＯＳトランジスタＭ３のしきい値電圧以上であるときにオンし、ゲートソース間電圧Ｖｍ３がＮＭＯＳトランジスタＭ３のしきい値電圧未満であるときにオフする。しきい値電圧は、ＭＯＳトランジスタがオフとオンとが切り替わる電圧である。
【００２３】
第１及び第２インピーダンス回路１１，１２は、それぞれ第１及び第２インピーダンスＺ１，Ｚ２を有する回路で構成され、互いに直列に接続される。第１及び第２インピーダンス回路１１，１２の直列回路はスイッチングトランジスタＭ１のソースとドレイン間に接続される。第１及び第２インピーダンス回路１１，１２の第１及び第２インピーダンスＺ１，Ｚ２の比は、入力電圧ＶＩＮの上昇に応じて第２インピーダンス回路１２の両端間の電圧差がＮＭＯＳトランジスタＭ３のしきい値電圧以上になるように設定される。
【００２４】
図１のモータ駆動装置の電源立ち上げ時において、制御部５０及び駆動部５１の高電圧発生回路５３などに対する電源電圧ＶＣＣの供給は開始される。ここで、図２のドライバ回路１０は、制御部５０及び高電圧発生回路５３に対する電源電圧ＶＣＣの供給が安定してからゲートソース間電圧Ｖｇｓ１を発生し、スイッチングトランジスタＭ１を駆動する。このように、ドライバ回路１０は外部から供給される電源電圧ＶＣＣに基づきスイッチングトランジスタＭ１を駆動するため、電源投入直後には、スイッチングトランジスタＭ１のゲート電位ＸＨが不定になる期間が生じる（図３参照）。
【００２５】
このとき、入力電圧ＶＩＮによってスイッチングトランジスタＭ１のドレイン電圧Ｖｄ１が上昇すると、スイッチングトランジスタＭ１のドレインとゲート間の寄生容量によってゲート電位ＸＨが引き上げられる。このため、入力電圧ＶＩＮの急激な上昇によりスイッチングトランジスタＭ１が不用意にオンし、貫通電流が発生するおそれがある。そこで、本実施形態では、スイッチングトランジスタＭ１がドライバ回路１０によって駆動されずゲート電位ＸＨが不定であるとき、入力電圧ＶＩＮの上昇に応じてＮＭＯＳトランジスタＭ３をオンし、貫通電流の発生を抑制する。
【００２６】
以上のように構成されたモータ駆動装置及びトランジスタ駆動回路１の動作について、図３及び図４を参照して説明する。
【００２７】
図３は、図２のトランジスタ駆動回路１による電源立ち上げ時の動作を示す各信号のタイミングチャートである。図３（ａ）は、図１の制御部５０からのＰＷＭ信号Ｐｗｍのタイミングを示す。図３（ｂ）は、図２のスイッチングトランジスタＭ１のゲート電位ＸＨのタイミングを示す。図３（ｃ）は、図２のスイッチングトランジスタＭ１のドレイン電圧Ｖｄ１のタイミングを示す。図３（ｄ）は、図２のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３のタイミングを示す。図３（ｅ）は、図２のスイッチングトランジスタＭ１のソース電位ＸＳのタイミングを示す。
【００２８】
図３において、モータ駆動装置の電源立ち上げ時のトランジスタ駆動回路１による動作を示す。電源投入直後である時刻ｔ１以降、図１の制御部５０においてＰＷＭ信号Ｐｗｍのハイレベルに設定される電源電圧ＶＣＣが未確定であるため、図３（ａ）に示すように制御部５０からのＰＷＭ信号Ｐｗｍは不定値を有する。このとき、図１のトランジスタ駆動回路１は確定値のゲートソース間電圧Ｖｇｓ１を出力せず、図３（ｂ）に示すように、スイッチングトランジスタＭ１のゲート電位ＸＨも不定値になる。
【００２９】
時刻ｔ２において、入力電圧ＶＩＮの急激な上昇により、図３（ｃ）に示すようにスイッチングトランジスタＭ１のドレイン電圧Ｖｄ１は急峻に立ち上がっている。このとき、スイッチングトランジスタＭ１のゲート電位ＸＨはスイッチングトランジスタＭ１のドレインとゲート間の寄生容量によって引き上げられることが想定され（図３（ｂ）参照）、スイッチングトランジスタＭ１は不用意にオンしてしまうおそれがある。これに対して本実施形態では、図２の第１及び第２インピーダンス回路１１，１２及びＮＭＯＳトランジスタＭ３を用いて、スイッチングトランジスタＭ１が不用意にオンすることを防止する。
【００３０】
スイッチングトランジスタＭ１のドレイン電圧Ｖｄ１は、第１インピーダンス回路１１を介してＮＭＯＳトランジスタＭ３のゲート及び第２インピーダンス回路１２の一端に印加される。ＮＭＯＳトランジスタＭ３のソースは第２インピーダンス回路１２の他端に接続されており、図３（ｄ）のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は、時刻ｔ２のドレイン電圧Ｖｄ１の増大に応じて上昇する。
【００３１】
次いで、時刻ｔ３において、図３（ｄ）のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は、ＮＭＯＳトランジスタＭ３の動作電圧Ｖｏｎに到達する。すると、図２のＮＭＯＳトランジスタＭ３はオンし、スイッチングトランジスタＭ１のゲートとソースを導通する。これにより、図３（ｂ）、図３（ｅ）に示すようにスイッチングトランジスタＭ１のゲート電位ＸＨとソース電位ＸＳとは同電位になり、スイッチングトランジスタＭ１をオンさせないようにすることができる。
【００３２】
図４は、図２のトランジスタ駆動回路１によるブートストラップ処理を示す各信号のタイミングチャートである。図４（ａ）は、ブートストラップ処理のＰＷＭ信号Ｐｗｍのタイミングを示す。図４（ｂ）及び図４（ｃ）は、それぞれブートストラップ処理の図２のスイッチングトランジスタＭ１のゲート電位ＸＨ及びソース電位ＸＳのタイミングを示す。図４（ｄ）は、ブートストラップ処理の図２の高電圧ＶＰＰのタイミングを示す。
【００３３】
図４において、ブートストラップ処理は、図１のモータ駆動装置の電源投入後に駆動部５１によってモータ５のインダクタＬ１のＰＷＭ制御を行う処理である。時刻ｔ１０において、図１の制御部５０は図４（ａ）に示すようにローレベルを有するＰＷＭ信号Ｐｗｍを入力し、インバータ回路５４は同期整流トランジスタＭ２をオンする。このとき、図２のキャパシタ５６は、同期整流トランジスタＭ２を介して一端を接地され、他端に電源電圧ＶＣＣを供給され、電源電圧ＶＣＣに対応する電荷を充電する（図４（ｄ）参照）。
【００３４】
次いで、時刻ｔ１１において、図４（ａ）のＰＷＭ信号Ｐｗｍはハイレベルに立ち上がり、インバータ回路５４は同期整流トランジスタＭ２をオフする。また、図２のドライバ回路１０は、レベルシフタ回路１５を介してハイレベルのＰＷＭ信号Ｐｗｍを入力され、図４（ｂ）のスイッチングトランジスタＭ１のゲート電位ＸＨを上昇させ、スイッチングトランジスタＭ１をオンする。すると、スイッチングトランジスタＭ１のソース電位ＸＳは、図４（ｃ）に示すように入力電圧ＶＩＮにまで上昇し、スイッチングトランジスタＭ１のソースを一端に接続されたキャパシタ５６の他端における高電圧ＶＰＰも、図４（ｄ）に示すように上昇する。
【００３５】
時刻ｔ１２において、図４（ｄ）の高電圧ＶＰＰは電圧（ＶＩＮ＋ＶＣＣ）に到達する。このとき、図２の第１及び第２インピーダンス回路１１の直列回路の両端の各電圧はそれぞれ入力電圧ＶＩＮであり、第１及び第２インピーダンス回路１１の接続点の電圧も入力電圧ＶＩＮである。このため、ＮＭＯＳトランジスタＭ３のゲートとソース間に電位差を生じず、ＮＭＯＳトランジスタＭ３はオフする。
【００３６】
次いで、時刻ｔ１３において、図４（ａ）のＰＷＭ信号Ｐｗｍはローレベルに立ち下がり、図２のドライバ回路１０はスイッチングトランジスタＭ１をオフし、インバータ回路５４は同期整流トランジスタＭ２をオンする。これにより、図１のキャパシタ５６は、再度、同期整流トランジスタＭ２を介して接地され、ダイオード５５を介して電源電圧ＶＣＣを印加され、電源電圧ＶＣＣに対応する電荷を充電する。このとき、図４（ｂ）及び図４（ｃ）に示すように、スイッチングトランジスタＭ１のゲート電位ＸＨとともにソース電位ＸＳは接地電位にまで下がるため、図４（ｄ）の高電圧ＶＰＰも下がり、時刻ｔ１４において高電圧ＶＰＰ＝ＶＣＣに到達する。
【００３７】
また、時刻ｔ１４において、オフされたスイッチングトランジスタＭ１のソースとドレイン間の電位差により、図２の第２インピーダンス回路１２を介してＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は上昇し、ＮＭＯＳトランジスタＭ３はオンする。
【００３８】
以上のように構成されたモータ駆動装置によると、図２の高電圧発生回路５３からの高電圧ＶＰＰは、ＰＷＭ信号Ｐｗｍがハイレベルであるとき高電圧ＶＰＰ＝ＶＩＮ＋ＶＣＣになり、ＰＷＭ信号Ｐｗｍがローレベルであるとき高電圧ＶＰＰ＝ＶＣＣに変化する。ドライバ回路１０は、ＰＷＭ信号Ｐｗｍと高電圧ＶＰＰに基づきスイッチングトランジスタＭ１をオンオフ制御する。ＮＭＯＳトランジスタＭ３は、スイッチングトランジスタＭ１の制御状態に応じてオンオフ動作する。このように、電源投入後のブートストラップ処理におけるスイッチングトランジスタＭ１のオンオフ制御に干渉しないようにＮＭＯＳトランジスタＭ３及び第１及び第２インピーダンス回路１１，１２を設定することができる。
【００３９】
以上のように構成されたトランジスタ駆動回路１は、入力電圧ＶＩＮを入力するドレイン及びソースを有するスイッチングトランジスタＭ１を駆動する。スイッチングトランジスタＭ１は、ゲートソース間電圧Ｖｇｓ１に基づいて、ソースに接続されたインダクタＬ１をスイッチング制御する。トランジスタ駆動回路１は、ドライバ回路１０と、第１及び第２インピーダンス回路１１，１２と、ＮＭＯＳトランジスタＭ３とを備える。ドライバ回路１０は、外部から供給される電源電圧ＶＣＣに基づいて、スイッチングトランジスタＭ１のゲートソース間電圧Ｖｇｓ１を発生してスイッチングトランジスタＭ１を駆動する。第１及び第２インピーダンス回路１１，１２はスイッチングトランジスタＭ１のドレインとソースとの間に互いに直列に接続され、それぞれ第１及び第２インピーダンスＺ１，Ｚ２を有する。ＮＭＯＳトランジスタＭ３はスイッチングトランジスタＭ１のゲートとソースとの間に接続され、第２インピーダンス回路１２の両端間の電圧差に基づいてオンオフ動作する。第１及び第２インピーダンスＺ１，Ｚ２の比は、入力電圧ＶＩＮの上昇に応じて、第２インピーダンス回路１２の両端間の電圧差がＮＭＯＳトランジスタＭ３のしきい値電圧以上になるように設定される。
【００４０】
これにより、ドライバ回路１０がスイッチングトランジスタＭ１のゲートソース間電圧Ｖｇｓ１を発生していないときに入力電圧ＶＩＮが過度に上昇しても、ＮＭＯＳトランジスタＭ３がオンしてスイッチングトランジスタＭ１のゲートとソース間を導通する。このため、電源投入時における入力電圧ＶＩＮの変動に基づくスイッチングトランジスタＭ１の貫通電流の発生を抑制できる。
【００４１】
実施形態１の変形例．
図５は、実施形態１の変形例１に係るトランジスタ駆動回路１ａの構成を示す回路図である。図５のトランジスタ駆動回路１ａは、図２のトランジスタ駆動回路１と比較して、第１インピーダンス回路１１の一例として抵抗１１ａを備え、第２インピーダンス回路１２の一例としてクランプ回路１２ａを備えることを特徴とする。図５において、抵抗１１ａは第１インピーダンスＺ１の一例として抵抗値Ｒ１１を有し、接続点Ｘｃｐにおいてクランプ回路１２ａに接続される。クランプ回路１２ａは、両端間の電圧差を所定値以下に制限する回路である。
【００４２】
図６は、図５のクランプ回路１２ａの構成例を示す回路図である。図６において、クランプ回路１２ａは３つのＰＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３を備える。ＰＭＯＳトランジスタＭ２１〜Ｍ２３は、それぞれゲートとドレインとを接続され、図５の接続点ＸｃｐとスイッチングトランジスタＭ１のソース電位ＸＳとの間で互いに直列に接続される。接続点Ｘｃｐとソース電位ＸＳ間の電位差がＰＭＯＳトランジスタＭ２１〜Ｍ２３のしきい値電圧の合計値未満であるとき、ＰＭＯＳトランジスタＭ２１〜Ｍ２３はオフし、クランプ回路１２ａは導通しない。一方、接続点Ｘｃｐとソース電位ＸＳ間の電位差がＰＭＯＳトランジスタＭ２１〜Ｍ２３のしきい値電圧の合計値以上であるとき、ＰＭＯＳトランジスタＭ２１〜Ｍ２３はオンし、クランプ回路１２ａは導通する。
【００４３】
クランプ回路１２ａは、導通したとき、両端間の電圧差である図５のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３を、ＰＭＯＳトランジスタＭ２１〜Ｍ２３のしきい値電圧の合計値に維持する。ＰＭＯＳトランジスタＭ２１〜Ｍ２３のしきい値電圧の合計値は、ＮＭＯＳトランジスタＭ３のしきい値電圧以上でＮＭＯＳトランジスタＭ３の耐圧以下の所定値に設定される。ＰＭＯＳトランジスタＭ２１〜Ｍ２３のオン抵抗の合計値は、第２インピーダンスの一例である。なお、図６に示すクランプ回路１２ａは３つのＰＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３を備えて構成されたが、３つに限らず、１つ以上のＰＭＯＳトランジスタを備えて構成されてもよい。
【００４４】
以上のように構成されたトランジスタ駆動回路１ａによると、クランプ回路１２ａにより、ＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３が所定値以下に制限される。このため、入力電圧ＶＩＮの急激な上昇に対してＮＭＯＳトランジスタＭ３を保護しながら貫通電流の発生を抑制できる。
【００４５】
図７は、図５のトランジスタ駆動回路１ａの変形例のクランプ回路１２ｂを示す回路図である。図６のクランプ回路１２ａはＰＭＯＳトランジスタで構成されたが、クランプ回路はＮＭＯＳトランジスタで構成されてもよい。図７のクランプ回路１２ｂは、図６のクランプ回路１２ａと比較して、３つのＰＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３に代えて、３つのＮＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６を備えることを特徴とする。クランプ回路１２ｂは、図５のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３を、ＮＭＯＳトランジスタＭ２４〜Ｍ２６のしきい値電圧の合計値の合計値以下にクランプする。なお、クランプ回路１２ｂは、３つのＮＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６に限らず、１つ以上のＮＭＯＳトランジスタを備えて構成されてもよい。
【００４６】
図８は、実施形態１の変形例２に係るトランジスタ駆動回路１ｂの構成を示す回路図である。図８のトランジスタ駆動回路１ｂは、図２のトランジスタ駆動回路１と比較して、第１インピーダンス回路１１の一例としてキャパシタ１１ｂを備え、第２インピーダンス回路１２の一例として抵抗１２ｃを備えることを特徴とする。図８において、キャパシタ１１ｂは第１インピーダンスＺ１の一例として容量値Ｃ１１を有し、抵抗１２ｃは第２インピーダンスＺ２の一例として抵抗値Ｒ１２を有する。容量値Ｃ１１及び抵抗値Ｒ１２を適宜設定することにより、入力電圧ＶＩＮの上昇に応じて第２インピーダンス回路１２の両端間の電圧差がＮＭＯＳトランジスタＭ３のしきい値電圧以上に到達するように設定することができる。
【００４７】
以上のように構成されたトランジスタ駆動回路１ｂによると、キャパシタ１１ｂと抵抗１２ｃによる簡単な回路構成で電源投入時の入力電圧ＶＩＮの変動による貫通電流の発生防止を実現することができる。
【００４８】
実施形態２．
実施形態１では、電源投入時の貫通電流防止のためのＮＭＯＳトランジスタＭ３は電源立ち上げ後にスイッチングトランジスタＭ１のオンオフ制御とともにオンオフ動作したが、電源立ち上げ後に動作させなくてもよい。本実施形態では、外部から供給される電源電圧ＶＣＣの供給状況をモニタし、電源立ち上げ後にＮＭＯＳトランジスタＭ３をオフする。これにより、ＮＭＯＳトランジスタＭ３による無効電流を低減することができる。
【００４９】
図９は、実施形態２に係るトランジスタ駆動回路１Ａの構成を示す回路図である。図９のトランジスタ駆動回路１Ａは、図５のトランジスタ駆動回路１ａと比較して、供給電圧検出回路２０と、レベルシフタ回路２１と、ＮＭＯＳトランジスタＭ４とをさらに備える。図９のドライバ回路１０は、ＰＭＯＳトランジスタＭ１１，Ｍ１３と、ＮＭＯＳトランジスタＭ１２，Ｍ１４とを備えて構成される。
【００５０】
図９において、供給電圧検出回路２０は、例えばコンパレータを備えて構成され、外部から図１の制御部５０及びトランジスタ駆動回路１Ａに供給される電源電圧ＶＣＣが、電源の立ち上がりを示す所定値以上になったことを検出する。所定値は、例えば電源電圧ＶＣＣの最大値の８割に設定される。供給電圧検出回路２０は、検出結果を示す検出信号Ｖｄｅｔを発生し、電源電圧ＶＣＣと接地電圧との間の電圧としてレベルシフタ回路２１に出力する。検出信号Ｖｄｅｔは、外部から供給される電源電圧ＶＣＣが所定値以上であるときハイレベルを有し、所定値未満であるときローレベルを有する。
【００５１】
レベルシフタ回路２１は、例えば増幅回路を備えて構成され、供給電圧検出回路２０からの検出信号Ｖｄｅｔのハイレベルの電圧を電源電圧ＶＣＣから高電圧ＶＰＰにシフトするように検出信号Ｖｄｅｔを増幅して、ＮＭＯＳトランジスタＭ４のゲートに出力する。
【００５２】
ＮＭＯＳトランジスタＭ４は、ＮＭＯＳトランジスタＭ３のゲートとソース間に接続される。ＮＭＯＳトランジスタＭ４は、レベルシフタ回路２１からの検出信号Ｖｄｅｔがハイレベルであるときにオンし、レベルシフタ回路２１からの検出信号Ｖｄｅｔがローレベルであるときにオフする。ＮＭＯＳトランジスタＭ４は、オンすることによりＮＭＯＳトランジスタＭ３のゲートとソース間を導通し、ＮＭＯＳトランジスタＭ３をオフする。
【００５３】
ドライバ回路１０において、ＰＷＭ信号Ｐｗｍはレベルシフタ回路１５を介してＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２のゲートに入力され、高電圧ＶＰＰはＰＭＯＳトランジスタＭ１１，Ｍ１３に印加される。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の直列回路、及びＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４の直列回路はそれぞれインバータ回路を構成する。
【００５４】
ドライバ回路１０において、ＰＷＭ信号Ｐｗｍがローレベルであるとき、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１４はオンし、ＮＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３はオフする。一方、ＰＷＭ信号Ｐｗｍがハイレベルであるとき、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１４はオフし、ＮＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３はオンする。ドライバ回路１０は、オンしたＰＭＯＳトランジスタＭ１３によりスイッチングトランジスタＭ１のゲート電位ＸＨを引き上げて、スイッチングトランジスタＭ１をオフからオンに切り替える。ＰＭＯＳトランジスタＭ１３がＮＭＯＳトランジスタＭ３よりも低出力インピーダンスで高い駆動能力を有するように設定することで、ＮＭＯＳトランジスタＭ３のオンオフに関わらず、スイッチングトランジスタＭ１をオフからオンに切り替えられる。
【００５５】
ここで、ＰＭＯＳトランジスタＭ１３がＮＭＯＳトランジスタＭ３よりも低い駆動能力を有する場合、ＰＭＯＳトランジスタＭ１３からＮＭＯＳトランジスタＭ３に流れる電流により、スイッチングトランジスタＭ１のゲート電位ＸＨを上げきれないことが想定される。このため、電源立ち上げ後のブートストラップ処理（図４参照）において、ＮＭＯＳトランジスタＭ３のオンオフ動作によりスイッチングトランジスタＭ１をオンすることが阻害される可能性がある。これに対して、本実施形態では、電源立ち上げ後にＮＭＯＳトランジスタＭ３をオフで保持するので、上記のような事態を回避することができる。
【００５６】
実施形態２の変形例．
図１０は、実施形態２の変形例１に係るトランジスタ駆動回路１ｃの構成を示す回路図である。図１０のトランジスタ駆動回路１ｃは、図９のトランジスタ駆動回路１Ａに比較して、第１及び第２インピーダンス回路として、抵抗１１ａ及びクランプ回路１２ａに代えて、キャパシタ１１ｂ及び抵抗１２ｃを備えることを特徴とする。本実施形態に係るトランジスタ駆動回路は、キャパシタ１１ｂ及び抵抗１２ｃに限らず、適宜第１及び第２インピーダンス回路１１，１２を備えて構成されてもよい。
【００５７】
図１１は、実施形態２の変形例２に係るトランジスタ駆動回路１Ｂの構成を示す回路図である。図１１のトランジスタ駆動回路１Ｂは、図９のトランジスタ駆動回路１Ａに比較して、ＮＭＯＳトランジスタＭ４に代えて、ＮＭＯＳトランジスタＭ３のゲートと接地間に接続されたＮＭＯＳトランジスタＭ５を備える。ＮＭＯＳトランジスタＭ５は、供給電圧検出回路２０からのハイレベルの検出信号Ｖｄｅｔに基づいてオンし、ＮＭＯＳトランジスタＭ３をオフする。トランジスタ駆動回路１Ｂにより、図９のトランジスタ駆動回路１Ａにおけるレベルシフタ回路２１を省略し、回路規模を削減することができる。
【００５８】
図１２は、実施形態２の変形例３に係るトランジスタ駆動回路１ｄの構成を示す回路図である。図１２のトランジスタ駆動回路１ｄは、図１１のトランジスタ駆動回路１Ｂに比較して、第１及び第２インピーダンス回路として、抵抗１１ａ及びクランプ回路１２ａに代えて、キャパシタ１１ｂ及び抵抗１２ｃを備えることを特徴とする。この場合においても、ＮＭＯＳトランジスタＭ３による無効電流を低減しながら入力電圧ＶＩＮの変動による貫通電流の発生を抑制できる。
【００５９】
実施形態３．
実施形態２では、電源立ち上げ後にＮＭＯＳトランジスタＭ４，Ｍ５によってＮＭＯＳトランジスタＭ３をオフさせた。本実施形態では、第１インピーダンスを変化させることで、ＮＭＯＳトランジスタＭ３をオフに保持する。これにより、電源立ち上げ後の電流損失を低減することができる。
【００６０】
図１３は、実施形態３に係るトランジスタ駆動回路１Ｃの構成を示す回路図である。図１３のトランジスタ駆動回路１Ｃは、図１１のトランジスタ駆動回路１Ｂと比較して、ＰＭＯＳトランジスタＭ６及び動作電圧発生回路３をさらに備え、ＮＭＯＳトランジスタＭ５に代えてＮＭＯＳトランジスタＭ１０を備えることを特徴とする。動作電圧発生回路３は、抵抗３１，３２と、ＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ９とを備える。
【００６１】
図１３において、入力電圧ＶＩＮは抵抗３１を介してＮＭＯＳトランジスタＭ７，Ｍ１０に印加され，抵抗３２を介してＮＭＯＳトランジスタＭ９に印加される。ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトランジスタＭ９のゲートと接地間に接続される。検出信号Ｖｄｅｔがローレベルであるとき、ＮＭＯＳトランジスタＭ１０はオフする。一方、検出信号Ｖｄｅｔがハイレベルであるとき、ＮＭＯＳトランジスタＭ１０はオンしてＮＭＯＳトランジスタＭ９のゲート電位ＸＡを接地する。
【００６２】
動作電圧発生回路３において、ＮＭＯＳトランジスタＭ７，Ｍ８はそれぞれゲートとドレインを接続され、ＮＭＯＳトランジスタＭ９のゲートと接地間で互いに直列に接続される。ＮＭＯＳトランジスタＭ９はゲート電位ＸＡに応じてオンオフ動作し、オン時に電流Ｉｍ９を発生して抵抗３２から接地に流す。抵抗３２は、ＰＭＯＳトランジスタＭ６のソースとゲート間に接続される。動作電圧発生回路３は、電流Ｉｍ９を抵抗３２に流すことにより、抵抗３２の両端間でＰＭＯＳトランジスタＭ６の動作電圧を発生し、ＰＭＯＳトランジスタＭ６をオンする。
【００６３】
ＰＭＯＳトランジスタＭ６は抵抗１１ａに並列に接続され、ＰＭＯＳトランジスタＭ６と抵抗１１ａとは第１インピーダンス回路１１Ａを構成する。ＰＭＯＳトランジスタＭ６のオン抵抗と抵抗値Ｒ１１の合成抵抗は、第１インピーダンスの一例である。ＰＭＯＳトランジスタＭ６がオンからオフに切り替わるとき、第１インピーダンスは増加して抵抗値Ｒ１１となる。
【００６４】
図１４は、図１３のトランジスタ駆動回路１Ｃによる電源立ち上げ時の動作を示す各信号のタイミングチャートである。図１４（ａ）及び図１４（ｂ）は、それぞれ図１３のＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ６のゲート電位ＸＡ，ＸＢのタイミングを示す。図１４（ｃ）は、図１３のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３を示す。図１４（ｄ）及び図１４（ｅ）は、それぞれ図１３のスイッチングトランジスタＭ１のソース電位ＸＳ及びゲート電位ＸＨを示す。
【００６５】
図１４において、電源投入直後の時刻ｔ２１以降、図１３のＮＭＯＳトランジスタＭ１０はオフしている。時刻ｔ２１後の時刻ｔ２２において入力電圧ＶＩＮは急激に上昇し、図１４（ａ）に示すようにＮＭＯＳトランジスタＭ９のゲート電位ＸＡは上がる。すると、入力電圧が所定の電圧以上になったとき、図１３の動作電圧発生回路３において、ＮＭＯＳトランジスタＭ９はオンし、電流Ｉｍ９を発生して抵抗３２から流す。これにより、抵抗３２の両端間に電圧差が生じ、図１４（ｂ）のＰＭＯＳトランジスタＭ６のゲート電位ＸＢは下がり、時刻ｔ２３においてＰＭＯＳトランジスタＭ６はオンする。
【００６６】
次いで、時刻ｔ２３において、図１４（ｃ）に示すＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は、ＮＭＯＳトランジスタＭ３のゲートとＰＭＯＳトランジスタＭ６とが接続されているため上昇し、時刻ｔ２４においてＮＭＯＳトランジスタＭ３はオンする。これにより、スイッチングトランジスタＭ１のゲートとソースは導通し、図１４（ｄ）及び図１４（ｅ）に示すようにスイッチングトランジスタＭ１のゲート電位ＸＨとソース電位ＸＳとは同電位になり、スイッチングトランジスタＭ１はオフで保持される。以上のように、本実施形態に係るトランジスタ駆動回路１Ｃによると、電源投入直後に、不用意にスイッチングトランジスタＭ１をオンさせないようにすることができる。
【００６７】
図１５は、図１３のトランジスタ駆動回路１Ｃによる電源立ち上げ後の動作を示す各信号のタイミングチャートである。図１５（ａ）は、図１３の供給電圧検出回路２０による検出信号Ｖｄｅｔのタイミングを示す。図１５（ｂ）及び図１５（ｃ）は、それぞれ図１３のＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ６のゲート電位ＸＡ，ＸＢのタイミングを示す。図１５（ｄ）は、図１３のＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３のタイミングを示す。図１５（ｅ）は、図１の制御部５０からのＰｗｍ信号Ｐｗｍのタイミングを示す。図１５（ｆ）及び図１５（ｇ）は、それぞれ図１３のスイッチングトランジスタＭ１のゲート電位ＸＨ及びソース電位ＸＳのタイミングを示す。図１５（ｈ）は、図１３の高電圧ＶＰＰのタイミングを示す。
【００６８】
図１５の時刻ｔ３１において、図１３の供給電圧検出回路２０は、外部から供給される電源電圧ＶＣＣの立ち上がりを検出し、図１５（ａ）に示すようにハイレベルの検出信号Ｖｄｅｔを出力する。このとき、図１３のＮＭＯＳトランジスタＭ１０はオンし、ＮＭＯＳトランジスタＭ９のゲートを接地する。時刻ｔ３２において、図１５（ｂ）に示すようにＮＭＯＳトランジスタＭ９のゲート電位ＸＡは接地電位まで下がり、ＮＭＯＳトランジスタＭ９はオフする。
【００６９】
すると、図１５（ｃ）のＰＭＯＳトランジスタＭ６のゲート電位ＸＢは時刻ｔ３２から、図１３の抵抗３２による寄生容量に蓄積された電荷の放電によって引き上げられ、ＰＭＯＳトランジスタＭ６は、時刻ｔ３３にオフする。このため、第１インピーダンス回路１１Ａの両端間の電圧差は、時刻ｔ３３以降、抵抗１１ａの抵抗値Ｒ１１に応じた値になり、図１５（ｄ）に示すようにＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３は降下する。ここで、ＮＭＯＳトランジスタＭ３がオンできる場合よりも抵抗１１ａの両端間の電圧差を大きくするように抵抗１１ａの抵抗値Ｒ１１を設定しておくことで、ＰＭＯＳトランジスタＭ６のオフ後にＮＭＯＳトランジスタＭ３をオフで保持することができる。
【００７０】
次いで、ＰＭＯＳトランジスタＭ６のオフ後の時刻ｔ１１から、ブートストラップ処理（図４参照）を開始する。これにより、ＮＭＯＳトランジスタＭ３によってスイッチングトランジスタＭ１のオンオフ動作を阻害しないようにすることができる。
【００７１】
実施形態３の変形例．
図１６は、実施形態３の変形例に係るトランジスタ駆動回路１ｅの構成を示す回路図である。図１６のトランジスタ駆動回路１ｅは、図１３のトランジスタ駆動回路１Ｃに比較して、抵抗１１ａ及びクランプ回路１２ａに代えてキャパシタ１１ｂ及び抵抗１２ｃを備える。キャパシタ１１ｂとＰＭＯＳトランジスタＭ６とは、第１インピーダンス回路１１Ｂを構成する。この場合、キャパシタ１１ｂの容量値Ｃ１１及び抵抗１２ｃの抵抗値Ｒ１２は、ＮＭＯＳトランジスタＭ３のゲートソース間電圧Ｖｍ３がＮＭＯＳトランジスタＭ３のしきい値電圧未満になるように設定される。
【００７２】
変形例．
上記各実施形態では、スイッチングトランジスタＭ１はＮＭＯＳトランジスタで構成された。しかし、スイッチングトランジスタＭ１はＮＭＯＳトランジスタに限らず、例えばｎ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で構成されてもよいし、ｎｐｎ型のバイポーラトランジスタで構成されてもよい。
【００７３】
また、上記各実施形態では高電圧発生回路５３がチャージポンプ回路で構成される例について説明したが、チャージポンプ回路に限らず例えば外部電源で構成されてもよい。
【００７４】
また、スイッチングトランジスタＭ１は同期整流トランジスタＭ２に接続され、誘導性負荷であるインダクタＬ１を同期整流駆動した。しかし、これに限らず、例えば同期整流トランジスタＭ２に代えてショットキーバリアダイオードを接続して、誘導性負荷を駆動してもよい。
【００７５】
また、上記各実施形態に係るモータ駆動装置は、三相ＤＣ（直流）ブラシレスモータを駆動する例について説明したが、モータ駆動装置はこれに限らず、例えば他のブラシレスモータを駆動してもよいし、サーボモータを駆動してもよい。
【００７６】
また、上記各実施形態に係るトランジスタ駆動回路１，１Ａ〜１Ｃ，１ａ〜１ｅを、モータ駆動装置に適用する場合について説明した。トランジスタ駆動回路１，１Ａ〜１Ｃ，１ａ〜１ｅを適用する装置はモータ駆動装置に限らず、例えばＤＣ／ＤＣコンバータであってもよい。
【００７７】
また、上記各実施形態では、トランジスタ駆動回路１，１Ａ〜１Ｃ，１ａ〜１ｅは、制御部５０からのＰＷＭ信号Ｐｗｍに基づきスイッチングトランジスタＭ１を駆動した。しかし、ＰＷＭ信号に限らず、トランジスタ駆動回路１，１Ａ〜１Ｃ，１ａ〜１ｅは外部から入力される信号に基づきスイッチングトランジスタＭ１を駆動してもよい。例えば、トランジスタ駆動回路１，１Ａ〜１Ｃ，１ａ〜１ｅはＰＦＭ（パルス周波数変調）信号に基づきスイッチングトランジスタＭ１を駆動してもよい。
【００７８】
実施形態のまとめ．
本発明の第１の態様に係るトランジスタ駆動回路は、入力電圧を入力する一端及び他端を有するスイッチングトランジスタであって、他端とゲート間の電圧差に基づいて他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動する。トランジスタ駆動回路は、ドライバ回路と、第１及び第２インピーダンス回路と、第１トランジスタとを備える。ドライバ回路は、外部から供給される電源電圧に基づいて、上記スイッチングトランジスタの他端とゲート間の電圧差を発生して上記スイッチングトランジスタを駆動する。第１及び第２インピーダンス回路は上記スイッチングトランジスタの一端と他端との間に互いに直列に接続され、それぞれ第１及び第２インピーダンスを有する。第１トランジスタは上記スイッチングトランジスタのゲートと他端との間に接続され、上記第２インピーダンス回路の両端間の電圧差に基づいてオンオフ動作する。上記第１及び第２インピーダンスの比は、上記入力電圧の上昇に応じて、上記第２インピーダンス回路の両端間の電圧差が上記第１トランジスタのしきい値電圧以上になるように設定される。これにより、入力電圧の変動に基づく貫通電流の発生を抑制できる。
【００７９】
本発明の第２の態様に係るトランジスタ駆動回路は、第１の態様に係るトランジスタ駆動回路において、上記第１及び第２インピーダンスの比が設定されている。上記の比は、上記スイッチングトランジスタが上記ドライバ回路によって駆動されずにオフしているときに、上記入力電圧の上昇に応じて上記第２インピーダンス回路の両端間の電圧差が上記第１トランジスタのしきい値電圧以上になるように設定される。これにより、スイッチングトランジスタがドライバ回路によって駆動されずゲートの電位が不定の状態において、入力電圧の変動に基づくスイッチングトランジスタの貫通電流の発生を抑制できる。
【００８０】
本発明の第３の態様に係るトランジスタ駆動回路は、第１又は第２の態様に係るトランジスタ駆動回路において、上記第１インピーダンス回路は、所定の抵抗値を有する抵抗を備える。上記第２インピーダンス回路は、上記第２インピーダンス回路の両端間の電圧差を上記第１トランジスタの耐圧以下に制限するクランプ回路で構成される。これにより、入力電圧の変動に対して第１トランジスタの耐圧を保護することができる。
【００８１】
本発明の第４の態様に係るトランジスタ駆動回路は、第１又は第２の態様に係るトランジスタ駆動回路において、上記第１インピーダンス回路は、所定の容量値を有するキャパシタを備える。上記第２インピーダンス回路は、所定の抵抗値を有する抵抗を備える。これにより、簡単な回路構成で貫通電流の発生を抑制できる。
【００８２】
本発明の第５の態様に係るトランジスタ駆動回路は、第１〜４の態様に係るトランジスタ駆動回路において、外部から供給される電源電圧が所定値以上になったことを検出する供給電圧検出回路をさらに備える。トランジスタ駆動回路は、供給電圧検出回路が上記所定値以上になったことを検出したとき、第１トランジスタをオフする。これにより、電源電圧の供給状況に応じて第１トランジスタの動作を制限し、電流損失を低減できる。
【００８３】
本発明の第６の態様に係るトランジスタ駆動回路は、第５の態様に係るトランジスタ駆動回路において、第２インピーダンス回路の両端間に接続され、供給電圧検出回路が上記所定値以上になったことを検出したときにオンする第２トランジスタをさらに備える。これにより、電源電圧立ち上げ後などに上記第２インピーダンス回路の両端間を同電圧にして、第１トランジスタをオフすることができる。
【００８４】
本発明の第７の態様に係るトランジスタ駆動回路は、第５の態様に係るトランジスタ駆動回路において、第１トランジスタのゲートと接地間に接続され、供給電圧検出回路が上記所定値以上になったことを検出したときにオンする第３トランジスタをさらに備える。これにより、電源電圧立ち上げ後などに上記第１トランジスタのゲートを接地して、第１トランジスタをオフすることができる。
【００８５】
本発明の第８の態様に係るトランジスタ駆動回路は、第５の態様に係るトランジスタ駆動回路において、上記第１インピーダンス回路は第４トランジスタをさらに備える。第４トランジスタは、上記スイッチングトランジスタの一端と上記第１トランジスタのゲートとの間に接続され、上記入力電圧が所定の電圧以上になったときにオンし、上記供給電圧検出回路が上記所定値以上になったことを検出したときにオフする。これにより、電源電圧立ち上げ後などに上記第１インピーダンスを変化させ、第１トランジスタがオンしないようにすることができる。
【００８６】
本発明の第９の態様に係るトランジスタ駆動回路は、第１〜８の態様に係るトランジスタ駆動回路において、上記スイッチングトランジスタは、上記誘導性負荷を同期整流するようにオンオフ動作する同期整流トランジスタに接続されている。これにより、トランジスタ駆動回路を用いて誘導性負荷を同期整流するように駆動できる。
【００８７】
本発明の第１０の態様に係るモータ駆動装置は、第１〜９の態様に係るトランジスタ駆動回路を備え、上記トランジスタ駆動回路によって駆動されるスイッチングトランジスタのスイッチング制御により、誘導性負荷を有するモータを駆動することを特徴とする。これにより、モータ駆動装置の電源投入時における貫通電流の発生を抑制できる。
【符号の説明】
【００８８】
１，１Ａ〜１Ｃ，１ａ〜１ｅ…トランジスタ駆動回路、
１０…ドライバ回路、
１１…第１インピーダンス回路、
１２…第２インピーダンス回路、
２０…供給電圧検出回路、
３…動作電圧発生回路、
５…モータ、
５０…制御部、
Ｌ１…インダクタ、
Ｍ１…スイッチングトランジスタ、
Ｍ２…同期整流トランジスタ、
Ｍ３，Ｍ４，Ｍ５，Ｍ６…ＮＭＯＳトランジスタ。
【先行技術文献】
【特許文献】
【００８９】
【特許文献１】特許第５１６７６６５号公報
【図１】
2017017439.tif 000003
【図２】
2017017439.tif 000004
【図３】
2017017439.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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