【事件の表示】
　特願２００４−１０２３５５「遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法」拒絶査定不服審判事件〔平成１７年　１月２０日出願公開、特開２００５−　１８７３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本件審判の請求に係る特許出願（以下「本願」という。）は、平成１６年３月３１日（パリ条約による優先権主張　２００３年６月２７日（ＫＲ）大韓民国）を出願日とする出願であって、平成２１年３月１８日付け拒絶理由通知に対して、同年６月２２日付けで手続補正がされたが、同年１２月１１日付けで拒絶査定がされ、これに対し、平成２２年４月１５日付けで拒絶査定不服審判が請求されたものである。
　
２．本願発明
　本願の請求項１ないし５に係る発明は、平成２１年６月２２日付け手続補正書により補正された特許請求の範囲の、請求項１ないし５に記載された事項により特定されるとおりのものと認められるところ、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
「【請求項１】
　同期式メモリ装置に用いられる遅延固定ループであって、
　クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロックの位相及び外部クロックがバッファされた基準クロックの位相を比較する位相比較部と、
　該位相比較部から出力される比較信号に応じて、前記外部クロックがバッファされて出力される内部クロックをシフトさせる制御信号を出力する遅延制御部と、
　前記制御信号に応じて、前記内部クロックをシフトさせて出力する遅延ライン部とを備え、
　該遅延ライン部が、
　　第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、
　　前記第１レゾリューションと異なる第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインと、
　　前記第１及び第２レゾリューションの何れとも異なる第３レゾリューションを有する単位遅延セルから形成された第３遅延ラインとを備え、
　前記第１遅延ライン、前記第２遅延ライン、及び前記第３遅延ラインが、順次直列に接続されていることを特徴とする遅延固定ループ。」
　
３．引用発明
　原査定の拒絶の理由に引用された、本願の優先権主張の日の前に頒布された刊行物である特開２０００−３１５９４０号公報（平成１２年１１月１４日公開。以下、「引用例」という。）には、図面とともに、以下の事項の記載がある（なお、下線は当審で付与した。）。
　
（１）「【請求項１４】  クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、
前記遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、
前記各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行うタイミング発生回路。
【請求項１５】〜【請求項１６】（省略）
【請求項１７】  
少なくとも３つの前記各遅延部を備え
該各遅延部は、大まかな遅延時間の調整から精度の高い遅延時間の調整まで少なくとも３段階の調整をそれぞれ行う
　
（２）「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に用いられるクロック信号のタイミングを調整するためのタイミング発生回路に関し、特に
ＤＬＬ(Delaied  Logic  Loop)を内臓するタイミング発生回路
（なお、上記「内臓」は、文脈からみて、「内蔵」の誤記である。）
　
（３）「【００１５】
【発明が解決しようとする課題】ところで、上記従来のタイミング発生回路においては、上段遅延列１１２の各遅延回路１１２-0〜１１２-7によるそれぞれの遅延時間、及び下段遅延列１１３の各遅延回路１１３-0〜１１３-7によるそれぞれの遅延時間が調整し得る遅延時間の最小単位であるから、遅延回路による遅延時間を短くする程、クロック信号の同期を高精度で調節することができる。例えば、遅延回路による遅延時間が１ｎｓであれば、クロック信号を１ｎｓずつずらすことができ、遅延回路による遅延時間が０.１ｎｓであれば、クロック信号を０.１ｎｓずつずらすことができるので、
遅延時間を短くする程、クロック信号の同期を高精度で維持することができる
【００１６】また、上段遅延列１１２による最大遅延時間内の範囲、及び下段遅延列１１３による最大遅延時間内の範囲で、クロック信号の遅延時間を調節するので、上段遅延列１１２の各遅延回路の段数及び下段遅延列１１３の各遅延回路の段数が多い程、クロック信号の遅延時間調節範囲が広がる。
【００１７】しかしながら、
各遅延回路の段数が多くなる程、半導体集積回路におけるＤＬＬの占有面積が大きくなるので、各遅延回路の段数が制限され
【００１８】更に、
各遅延回路の段数に制限があれば、遅延回路による遅延時間を短くする程、クロック信号の遅延時間調節範囲が狭くなる。クロック信号の遅延時間調節範囲が狭い場合は、低周波数のクロック信号の同期を調節することができない
ＤＤＲ(Double  Data  Rate)タイプのシンクロナスＤＲＡＭでは、クロック信号が所定周波数以下となって、ＤＬＬの意義がなくなると、ＤＬＬを不活性化している
【００１９】すなわち、従来のタイミング発生回路においては、クロック信号の同期を高精度で維持するために、遅延回路による遅延時間を短くすることと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２０】同様に、図１８に示す従来の装置においても、可変遅延部１２３が複数の遅延回路を順次並べた構成であるため、クロック信号の同期を高精度で維持することと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２１】そこで、本発明は、上記従来の課題に鑑みなされたもので、各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することが可能なタイミング発生回路及び発生方法を提供することを目的とする。」
　
（４）「【００５３】図１は、本発明のタイミング発生回路の第１実施形態を示すブロック図である。図１において、
入力バッファ１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ1だけ遅延して信号Ａを形成し
　
（５）「【０１１０】図１３は、本発明のタイミング発生回路の第４実施形態を示すブロック図である。図１３において、
入力回路４２１は、クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する
第１可変遅延部４２２は、信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力し
第２可変遅延部４２３は、信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する
出力回路４２４は、信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する
【０１１１】
遅延回路４３１は、信号Ｃを入力し、遅延時間ｄxだけ遅延した信号をダミー入出力回路４３２に出力する
ダミー入出力回路４３２は、遅延回路４３１からの信号を更に遅延時間（ｄ1＋ｄ2）だけ遅延した信号Ｂを出力する
第１位相比較回路４３３は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ2を調節する
【０１１２】
ダミー入力回路４３４は、クロック信号ＩＣＬＫを入力し、遅延時間ｄ1だけ遅延した信号Ｄを出力する
第２位相比較回路４３５は、信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ2を調節する
【０１１３】さて、第１可変遅延部４２２は、各信号Ａ、Ｂの立ち上がりが一致するまで、遅延時間Ｄ1を調整する。実際には、各信号Ａ、Ｂの立ち上がりをある同一の範囲に収束させて、この後に遅延時間Ｄ1の揺らぎを防ぐために該遅延時間Ｄ1をロックする。この
遅延時間Ｄ1の分解能は、第１可変遅延部４２２の１段の遅延回路の遅延時間に相当するため、精度が高くない
【０１１４】第１可変遅延部４２２からの信号Ｃを第２可変遅延部４２３によって遅延させて最終的に調整するためには、信号Ｃが遅延時間−ｄ2の信号Ｅよりも前に来なければならない。このため、遅延時間ｄxの遅延回路４３１を挿入し、第１可変遅延部４２２の出力Ｃの遅延時間を−（ｄ2＋ｄx）としている。
【０１１５】ただし、第１可変遅延部４２２による遅延時間の調整精度が悪く、遅延時間±Ｋの誤差を含むものとする。遅延時間Ｋは、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間に相当する。第１可変遅延部４２２の遅延時間は、遅延回路の段数で制御されているため、１段当たりの遅延時間よりも高い精度で遅延時間を調整することはできない。そのため、第１可変遅延部４２２からの信号Ｃの遅延時間は、−（ｄ2＋ｄx）±Ｋとなる。
【０１１６】第２可変遅延部４２３によって、信号Ｃの遅延時間−（ｄ2＋ｄx）±Ｋの成分ｄx±Ｋをキャンセルせねばならない。この成分の遅延時間ｄx±Ｋが第２可変遅延部４２３の最大遅延時間よりも大きくなると、信号Ｅを遅延時間−ｄ2まで遅延させることができなくなる。また、この遅延時間ｄx±Ｋが負の値になると、信号Ｃ及びＥが遅延時間−ｄ2よりも進んでしまい、第２可変遅延部４２３の遅延によって信号Ｅの遅延時間を良い方向に調整することは不可能になる。この様な条件を満たす様に、遅延時間ｄx、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間、及び第２可変遅延部４２３の最大遅延時間を設定する必要がある。
【０１１７】また、
第２可変遅延部４２３の遅延回路の１段当たりの遅延時間は、本実施形態のタイミング発生回路の最小分解能に関係する
（ここで、段落【０１１１】の「第１位相比較回路４３３は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第
２
３
2
２
３
１
２
１
１
２
　
（６）「【０１３３】また、本発明は、上記各実施形態に限定されるものでなく、多様に変形することができ。例えば、各遅延回路の段数を増減したり、
第１遅延時間及び第２遅延時間だけでなく、より多種類の遅延時間を設定しても構わない
【発明の効果】
【０１３４】〜【０１３６】（省略）
【０１３７】また、本発明によれば、遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行っている。
【０１３８】
大まかな遅延時間の調整を行う遅延部は、小さな占有面積でありなが遅延時間を大きくできるという利点がある。また、精度の高い遅延時間の調整を行う遅延部は、遅延時間を高精度で調整できるという利点がある。これらの遅延部を組み合わせると、クロック信号の周波数が広い周波数帯域で急激に変動しても、大まかな遅延時間の調整を行う遅延部によってクロック信号の遅延時間を荒く速やかに調整することができ、この後に精度の高い遅延時間の調整を行う遅延部によってクロック信号の遅延時間を高精度で調整することができる。換言すれば、短い遅延時間を有する遅延部を採用することができ、かつ周期の長いクロック信号の同期を調節することができる
　
　上記記載事項を、図面とともに総合整理し、タイミング発生回路についてみると、引用例には次の発明（以下、「引用発明」という。）が記載されているものと認める。
　
「ＤＬＬを内蔵するタイミング発生回路であって、
クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する入力回路と、
信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部と、
信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部と、
信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する出力回路と、
信号Ｃを入力し、遅延時間ｄxだけ遅延した信号をダミー入出力回路に出力する遅延回路と、
遅延回路からの信号を更に遅延時間（ｄ1＋ｄ2）だけ遅延した信号Ｂを出力するダミー入出力回路と、
信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部による遅延時間Ｄ１を調節する第１位相比較回路と、
クロック信号ＩＣＬＫを入力し、遅延時間ｄ1だけ遅延した信号Ｄを出力するダミー入力回路と、
信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部による遅延時間Ｄ2を調節する第２位相比較回路とを備え、
遅延時間Ｄ1の分解能は、第１可変遅延部の１段の遅延回路の遅延時間に相当し、精度が高くなく、
第２可変遅延部の遅延回路の１段当たりの遅延時間は、タイミング発生回路の最小分解能に関係する
ＤＬＬを内蔵するタイミング発生回路。」
　
４．対比 
　本願発明と引用発明とを対比する。
（１）引用発明の「クロック信号ＣＬＫ」は、図１３も参照すると、本願発明の「外部クロック」に相当する。
　
（２）引用発明の「クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する入力回路」は、引用例の００５３段落に記載の「入力バッファ１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ1だけ遅延して信号Ａを形成し」からみて、具体的には入力バッファを意味するものと解される。
　すると、引用発明の「信号Ａ」は、「クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する入力回路」からみて、クロック信号ＣＬＫが入力回路（入力バッファ）によりバッファされたクロックであるから、本願発明の「外部クロックがバッファされた基準クロック」に相当する。
　
（３）本願発明の「クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロック」は、具体的には、本願明細書に記載の「遅延モデル部１４は、ダミー遅延ライン部１３から出力されるクロックｆｂｋ＿ｄｌｙを、クロックが実際に通過する経路と同じ遅延条件で遅延するように構成されている。」（段落【０００５】）、及び、「遅延モデル部１４は、チップに入力された外部クロックが遅延ライン部１７に入力される前まで、及び遅延ライン部１７の出力クロックがチップの外部に出力されるまでの遅延要素をモデリングした回路である。」（段落【００１７】）からみて、外部クロックが遅延ライン部に入力される前までの遅延、及び、遅延ライン部の出力クロックがチップの外部に出力されるまでの遅延（すなわち、クロックが通過する経路のうち、遅延ライン部を除いた遅延。）が「クロックが通過する経路」の「遅延条件」であり、その遅延を相殺するように、遅延ライン部から出力されるクロックの位相を進めるため、「クロックが通過する経路」の「遅延条件」と同じ遅延をフィードバッククロックに持たせたものと解される。
　
　一方、引用発明の「クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する入力回路」、「信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部」、「信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部」、及び、「信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する出力回路」は、本願発明の「クロックが通過する経路」に相当するから、引用発明においては、（「遅延ライン部」に相当する「第１可変遅延部」、及び、「第２可変遅延部」の遅延時間Ｄ１、及び、Ｄ２を除いた）「遅延時間ｄ1」、及び、「遅延時間ｄ2」が、「クロックが通過する経路」の「遅延条件」である。
　そして、引用発明の「第２位相比較回路」に着目すると、「信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部による遅延時間Ｄ2を調節する第２位相比較回路」、「信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部」、「信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する出力回路」、及び、「クロック信号ＩＣＬＫを入力し、遅延時間ｄ1だけ遅延した信号Ｄを出力するダミー入力回路」は、引用例の図１３も参酌すると、フィードバックループを構成し、「信号Ｄ」がフィードバッククロックである。
　また、引用発明の「信号Ｄ」は、上記フィードバックループにおいて、「信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する出力回路」による「遅延時間ｄ2」、及び、「クロック信号ＩＣＬＫを入力し、遅延時間ｄ1だけ遅延した信号Ｄを出力するダミー入力回路」による「遅延時間ｄ1」だけ遅延しており、これは、「クロックが通過する経路」の「遅延条件」と同じである。
　すると、引用発明の「信号Ｄ」は、本願発明の「クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロック」に相当する。
　してみれば、引用発明の「第２位相比較回路」は、「信号Ａと信号Ｄを入力」（する）「第２位相比較回路」からみて、信号Ａの位相及び信号Ｄの位相を比較することは明らかであるから、本願発明の「クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロックの位相及び外部クロックがバッファされた基準クロックの位相を比較する位相比較部」に相当する。
　
　また、引用発明の「第１位相比較回路」に着目すると、「信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部による遅延時間Ｄ１を調節する第１位相比較回路」、「信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部」、「信号Ｃを入力し、遅延時間ｄxだけ遅延した信号をダミー入出力回路に出力する遅延回路」、及び、「遅延回路からの信号を更に遅延時間（ｄ1＋ｄ2）だけ遅延した信号Ｂを出力するダミー入出力回路」がフィードバックループを構成し、「信号Ｂ」がフィードバッククロックである。
　また、引用発明の「信号Ｂ」は、「遅延回路からの信号を更に遅延時間（ｄ1＋ｄ2）だけ遅延した信号Ｂを出力するダミー入出力回路」により「遅延時間（ｄ1＋ｄ2）」遅延するものであり、この「遅延時間（ｄ1＋ｄ2）」は、「クロックが通過する経路」の「遅延条件」と同じである。
　すると、引用発明の「信号Ｂ」は、本願発明の「クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロック」に相当する。
　してみれば、引用発明の「第１位相比較回路」は、「信号Ａと信号Ｂを入力」（する）「第１位相比較回路」からみて、信号Ａの位相及び信号Ｂの位相を比較することは明らかであるから、本願発明の「クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロックの位相及び外部クロックがバッファされた基準クロックの位相を比較する位相比較部」に相当する。
　
（４）引用発明の「信号Ａ」は、「クロック信号ＣＬＫを入力して、遅延時間ｄ1だけ遅延した信号Ａを出力する入力回路」、及び、（２）からみて、本願発明の「前記外部クロックがバッファされて出力される内部クロック」に相当する。
　
（５）引用発明の「信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部」、及び、「信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部」は、信号Ａを遅延時間Ｄ１＋Ｄ２だけ遅延させて信号Ｅを出力するものであるから、本願発明の「前記外部クロックがバッファされて出力される内部クロックをシフトさせる」を行っている。
　すると、引用発明の「第１位相比較回路」及び「第２位相比較回路」は、「信号Ａと信号Ｂを入力し、両者の信号が同期する様に
第１可変遅延部による遅延時間Ｄ１を調節する
第２可変遅延部による遅延時間Ｄ2を調節する
　
（６）引用発明の「第２可変遅延部の遅延回路の１段」、及び、「第２可変遅延部」は、「第２可変遅延部の遅延回路の１段当たりの遅延時間は、タイミング発生回路の最小分解能に関係する」からみて、それぞれ、本願発明の「第１レゾリューションを有する単位遅延セル」、及び、「第１レゾリューションを有する単位遅延セルから形成された第１遅延ライン」に相当する。
　
（７）引用発明の「第１可変遅延部の１段の遅延回路」、及び、「第１可変遅延部」は、「遅延時間Ｄ1の分解能は、第１可変遅延部の１段の遅延回路の遅延時間に相当し、精度が高くなく」、及び、「第２可変遅延部の遅延回路の１段当たりの遅延時間は、タイミング発生回路の最小分解能に関係する」からみて、それぞれ、本願発明の「前記第１レゾリューションと異なる第２レゾリューションを有する単位遅延セル」、及び、「前記第１レゾリューションと異なる第２レゾリューションを有する単位遅延セルから形成された第２遅延ライン」に相当する。
　
（８）引用発明の「第１可変遅延部」、及び、「第２可変遅延部」は、「信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部」、及び、「信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部」からみて、順次直列に接続され、信号Ａを遅延時間Ｄ１＋Ｄ２だけ遅延させて信号Ｅを出力し、「第１可変遅延部による遅延時間Ｄ１を調節する第１位相比較回路」、「第２可変遅延部による遅延時間Ｄ2を調節する第２位相比較回路」、及び、引用例の図１３からみて、第１位相比較回路、及び、第２位相比較回路からの信号により制御されているから、本願発明の
「前記制御信号に応じて、前記内部クロックをシフトさせて出力する遅延ライン部とを備え、
　該遅延ライン部が、
　　第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、
　　前記第１レゾリューションと異なる第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインと」「を備え」
「前記第１遅延ライン、前記第２遅延ライン」「が、順次直列に接続されている」
に相当する。
　
（９）引用発明の「ＤＬＬを内蔵するタイミング発生回路」は、本願発明の「遅延固定ループ」に相当する。
　
　したがって、本願発明と引用発明との＜一致点＞及び＜相違点＞は、次のとおりである。
　
＜一致点＞
「遅延固定ループであって、
　クロックが通過する経路と同じ遅延条件で出力されたフィードバッククロックの位相及び外部クロックがバッファされた基準クロックの位相を比較する位相比較部と、
　該位相比較部に応じて、前記外部クロックがバッファされて出力される内部クロックをシフトさせる制御信号を出力する遅延制御部と、
　前記制御信号に応じて、前記内部クロックをシフトさせて出力する遅延ライン部とを備え、
　該遅延ライン部が、
　　第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、
　　前記第１レゾリューションと異なる第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインと、
　前記第１遅延ライン、前記第２遅延ラインが、順次直列に接続されている遅延固定ループ。」
　
＜相違点＞
（相違点１）
　遅延固定ループにつき、本願発明は、「同期式メモリ装置に用いられる」との特定を有するのに対し、引用発明は、そのような特定がない点。
　
（相違点２）
　本願発明は、位相比較部「から出力される比較信号」に応じて遅延制御部が制御信号を出力するのに対し、引用発明は、そのような特定がない（さらにいえば、位相比較部と遅延制御部とが分離していないため、その間の信号である比較信号についての特定がない）点。
　
（相違点３）
　遅延ライン部につき、本願発明は、「前記第１及び第２レゾリューションの何れとも異なる第３レゾリューションを有する単位遅延セルから形成された第３遅延ラインとを備え」との特定を有し、また、前記第１遅延ライン、前記第２遅延ライン、「及び前記第３遅延ライン」が、順次直列に接続されているとの特定を有するのに対し、引用発明は、そのような特定を有しない点。
　
５．当審の判断
（１）相違点１について
　引用例の段落【００１８】には、従来技術についてではあるが、「ＤＤＲ(Double  Data  Rate)タイプのシンクロナスＤＲＡＭ」（本願発明の「同期式メモリ装置」に相当。）が記載されている。
　すると、引用発明についても、「ＤＤＲ(Double  Data  Rate)タイプのシンクロナスＤＲＡＭ」に用いて、本願発明の「同期式メモリ装置に用いられる」遅延固定ループとすることは、当業者が当然に想到し得ることである。
　
（２）相違点３について
　引用例には、
「少なくとも３つの前記各遅延部を備え、
該各遅延部は、大まかな遅延時間の調整から精度の高い遅延時間の調整まで少なくとも３段階の調整をそれぞれ行う」（請求項１７）、
「第１遅延時間及び第２遅延時間だけでなく、より多種類の遅延時間を設定しても構わない」（段落【０１３３】）
との記載がある。
　ここで、技術常識を参酌するに、上記各遅延部が、入力回路と出力回路との間に設けられることは当然である。
　すると、引用発明についても、上記記載に基づいて３段階の調整を行うべく、第１可変遅延部、及び、第２可変遅延部とは精度の異なる第３可変遅延部を、入力回路と出力回路との間（すなわち、入力回路と第１可変遅延部との間、第１可変遅延部と第２可変遅延部との間、又は、第２可変遅延部と出力回路との間。）に設けるとともに、第３可変遅延部を制御するための位相比較回路、及び、ダミー入出力回路等を設けることにより、本願発明の「前記第１及び第２レゾリューションの何れとも異なる第３レゾリューションを有する単位遅延セルから形成された第３遅延ラインとを備え」の点、及び、前記第１遅延ライン、前記第２遅延ライン、「及び前記第３遅延ライン」が、順次直列に接続されている点とすることは、当業者が容易に想到し得ることである。
　
（３）相違点２について
　ＤＬＬにおいて、位相比較部と遅延制御部とを設け、位相比較部から遅延制御部へ比較信号を出力することは周知技術（例えば、原査定の拒絶の理由に引用された、特開平１０−２７６０７４号公報の図５に記載の位相比較回路、及び、遅延制御回路、他にも、特開２００２−１２４８７３号公報の段落【０１１７】、【０１１８】、図１８に記載の位相比較器、及び、シフトレジスタ（「遅延制御部」に相当。）、特開平１１−８８１５３号公報の段落【００２２】〜【００２６】、図１に記載の位相比較回路、及び、カウンタ（「遅延制御部」に相当。）等参照。）である。
　すると、引用発明の「信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部による遅延時間Ｄ１を調節する第１位相比較回路」、及び、「信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部による遅延時間Ｄ2を調節する第２位相比較回路」に、上記周知技術の、位相比較部と遅延制御部とを設ける点を採用して、信号Ａと信号Ｂを入力する第１位相比較部と、第１位相比較部から出力される比較信号に応じて両者の信号が同期する様に第１可変遅延部による遅延時間Ｄ１を調節する第１遅延制御部と、信号Ａと信号Ｄを入力する第２位相比較部と、第２位相比較部から出力される比較信号に応じて両者の信号が同期する様に第２可変遅延部による遅延時間Ｄ2を調節する第２遅延制御部とすることにより、本願発明の、該位相比較部「から出力される比較信号」に応じて、前記外部クロックがバッファされて出力される内部クロックをシフトさせる制御信号を出力する遅延制御部とすることは、当業者が容易に想到し得ることである。
　
（４）効果について
　本願発明の効果は、引用例に記載された発明及び周知技術から当業者が十分に予測可能なものであって、格別顕著なものがあるとはいえない。
　
（５）審判請求人の主張について
　審判請求人は、平成２２年５月１２日付けで手続補正された審判請求書において、
引用例に記載の発明が、本願発明とは方式が相違したオープン・ループのタイミング発生回路であり、そもそもＤＬＬ回路ではない旨を主張する。
　しかしながら、引用発明の「信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部による遅延時間Ｄ１を調節する第１位相比較回路」、「信号Ａを入力して、更に遅延時間Ｄ1だけ遅延した信号Ｃを出力する第１可変遅延部」、「信号Ｃを入力し、遅延時間ｄxだけ遅延した信号をダミー入出力回路に出力する遅延回路」、及び、「遅延回路からの信号を更に遅延時間（ｄ1＋ｄ2）だけ遅延した信号Ｂを出力するダミー入出力回路」と、「信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部による遅延時間Ｄ2を調節する第２位相比較回路」、「信号Ｃを入力して、更に遅延時間Ｄ2だけ遅延した信号Ｅを出力する第２可変遅延部」、「信号Ｅを入力して、更に遅延時間ｄ2だけ遅延しクロック信号ＩＣＬＫを出力する出力回路」、及び、「クロック信号ＩＣＬＫを入力し、遅延時間ｄ1だけ遅延した信号Ｄを出力するダミー入力回路」とは、引用例の図１３も参酌すると、ＤＬＬのクローズド・ループを構成しているから、審判請求人の上記主張は採用できない。
　
（６）本願発明の容易想到性についてのむすび
　したがって、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
６．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。 
　したがって、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
　
　よって、結論のとおり審決する。