(57)【要約】      （修正有）【課題】素子の実装不良を防止し、かつ素子実装の際の位置決め精度を高めることが可能な基板構造を提供することを目的とする。【解決手段】素子搭載面１１Ｓと、当該素子搭載面１１Ｓ上に配されており、互いに対向する二辺を有する素子搭載領域１１Ｒと、当該素子搭載面１１Ｓにおいて、当該素子搭載領域１１Ｒの当該互いに対向する二辺の各々から当該素子搭載領域１１Ｒの外方に向かって延在している複数の凹部１５と、当該素子搭載面１１Ｓにおいて、当該素子搭載領域１１Ｒから延在し、当該素子搭載領域１１Ｒの当該互いに対向する二辺の各々に沿って、当該複数の凹部１５の各々と交互に形成されている複数の平坦面１６と、当該素子搭載面１１Ｓから当該複数凹部１５の内面に亘って形成された複数の導体層１３と、を有することを特徴とする。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
素子搭載面と、
前記素子搭載面上に配されており、互いに対向する二辺を有する素子搭載領域と、
前記素子搭載面において、前記素子搭載領域の前記互いに対向する二辺の各々から前記素子搭載領域の外方に向かって延在している複数の凹部と、
前記素子搭載面において、前記素子搭載領域から延在し、前記素子搭載領域の前記互いに対向する二辺の各々に沿って、前記複数の凹部の各々と交互に形成されている複数の平坦面と、
前記素子搭載面から前記複数凹部の内面に亘って形成された複数の導体層と、
を有することを特徴とする基板構造。
【請求項２】
前記複数の凹部は、前記互いに対向する二辺に平行な前記素子搭載領域の中心線に対して対称に形成されていることを特徴とする請求項１に記載の基板構造。
【請求項３】
前記複数の凹部の底部は、前記素子搭載領域の各々から離間するにつれて深さが増していく傾斜面であることを特徴とする請求項１または２に記載の基板構造。
【請求項４】
前記複数の凹部の底部は、前記素子搭載領域から離間するにつれて勾配が緩やかになることを特徴とする請求項３に記載の基板構造。
【請求項５】
前記複数の凹部の底部は、前記素子搭載領域から離間するにつれて勾配が急になることを特徴とする請求項３に記載の基板構造
【請求項６】
前記複数の凹部は前記素子搭載面と平行な面において前記素子搭載領域から離間するに従って広がっていくことを特徴とする請求項１乃至５のいずれか１に記載の基板構造。
【請求項７】
前記複数の導体層は前記複数の凹部の底部にのみ形成されていることを特徴とする請求項１乃至６のいずれか１に記載の基板構造。
【請求項８】
各々が前記素子搭載領域、前記複数の凹部、前記複数の平坦部及び前記複数の導体層を含む複数の実装部を有し、前記複数の実装部は、前記素子搭載面上に複数形成されており、前記複数の実装部は、前記素子搭載領域の各々の前記互いに対向する二辺に沿った配列方向に列をなして配されていること特徴とする請求項１乃至７のいずれか１に記載の基板構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載基板、特に発光素子等の半導体素子を搭載する素子搭載基板に関する。
【背景技術】
【０００２】
半導体素子を有する電子機器は、例えば、半導体素子をはんだ等の導電性接着剤を用いて基板上に実装することで形成される。この実装の際に、余剰の導電性接着剤によって素子の実装不良が発生したり、配線の短絡等が発生したりするという問題があった。
【０００３】
特許文献１には、はんだ付け用のパッドに、スルーホール又は凹部からなるはんだ溜りが形成されている基板が開示されている。また、特許文献２には、２つある表面実装用のランドの各々から伸長する導体パターンの一方に第３のランドを形成し、はんだ溜りを防止する構成が開示されている。特許文献３には、発光素子アレイの載置箇所に導電性接着剤を溜める凹部が形成されている基板が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−８７３９３号公報
【特許文献２】特開平５−２６７８３３号公報
【特許文献３】特開平９−１７４９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１乃至３に記載のような基板を用い、当該基板にはんだペースト等を用いて素子を実装する場合、当該基板と素子との間に存在する接着剤の厚さに不均一が生じてしまい、素子が傾いてしまうという問題があった。また、素子の搭載時に素子を搭載すべき搭載領域から当該領域外への余剰接着剤の流れに乗って、素子が搭載領域から移動してしまうという問題があった。
【０００６】
本発明は上記した点に鑑みてなされたものであり、素子の実装不良を防止し、かつ素子実装の際の位置決め精度を高めることが可能な基板構造を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上述した目的を達成するため、本発明の基板構造は、素子搭載面と、当該素子搭載面上に配されており、互いに対向する二辺を有する素子搭載領域と、当該素子搭載面において、当該素子搭載領域の当該互いに対向する二辺の各々から当該素子搭載領域の外方に向かって延在している複数の凹部と、当該素子搭載面において、当該素子搭載領域から延在し、当該素子搭載領域の当該互いに対向する二辺の各々に沿って、当該複数の凹部の各々と交互に形成されている複数の平坦面と、当該素子搭載面から当該複数凹部の内面に亘って形成された複数の導体層と、を有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１Ａ】実施例１の基板構造の上面図である。
【図１Ｂ】実施例１の基板構造の断面図である。
【図２】実施例１の基板構造に半導体素子を搭載する際の部分上面図である。
【図３】実施例１の基板構造に半導体素子を搭載する際の断面図である。
【図４】半導体装置の断面図である。
【図５】変形例の基板構造の断面図である。
【図６】変形例の基板構造の断面図である。
【図７】変形例の基板構造の部分上面図である。
【図８】変形例の基板構造の部分上面図である。
【図９】変形例の基板構造の部分上面図である。
【図１０】変形例の基板構造の部分上面図である。
【０００９】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例】
【００１０】
[基板構造]
図１Ａは、基板構造１０を示す上面図である。図１Ｂは図１Ａの、１Ｂ−１Ｂ線に沿った断面図である。以下の説明においては、１の素子搭載基板上に半導体素子を一列に３つ配置する基板構造を例にして説明する。
【００１１】
基板１１は、平坦面である素子搭載面１１Ｓを一方の面に有するＳｉ基板である。なお、基板１１は、他の材料からなる基板でもよく、ＡｌＮ等の焼結体基板、または樹脂基板であってもよい。
【００１２】
導体パターン１３は、素子搭載面１１Ｓの半導体素子が搭載される領域、すなわち１列に３つ並んでいる長方形の素子搭載領域１１Ｒ上の各々に互いに離間して形成されている。導体パターン１３は、Ａｕ等の導体材料をフォトリソグラフィによるパターニング等によって素子搭載領域１１Ｒ上に成膜することで形成されている。
【００１３】
凹部１５は、基板１１の素子搭載面１１Ｓに複数形成されている長方形の平面形状を有する凹状の構造である。凹部１５は、素子搭載表面１１Ｓを、例えば機械加工研削することによって形成されている。また、凹部１５は、素子搭載表面１１Ｓをウェットエッチングまたはドライエッチングすることによって形成されてもよい。
【００１４】
凹部１５の各々は、各々の素子搭載領域１１Ｒの互いに対向する二辺であって、素子搭載領域１１Ｒの配列方向に沿った二辺１１ＲＳの各々に接して２つずつ形成されている。凹部１５の各々は互いに離間しており、凹部１５は、素子搭載領域１１Ｒの配列方向に沿った素子搭載領域１１Ｒの中心線ＸＣに対して対称になるように設けられている。また、凹部１５は、互いに対向する二辺１１ＲＳに平行な素子搭載領域１１Ｒの中心線、すなわち素子搭載領域１１Ｒの配列方向と垂直な中心線ＹＣに対して対称になるように設けられている。
【００１５】
すなわち、素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々に沿って、凹部１５、平坦面としての平坦領域１６（図中破線内の領域）が交互に配されている。各々の素子搭載領域１１Ｒにおいて、２つの凹部１５が中心線ＹＣに対して対称に形成されている故に、平坦領域１６もまた中心線ＹＣに対して対称な形状を有している。
【００１６】
凹部１５の各々は、素子搭載面１１Ｓ上において、素子搭載領域１１Ｒの外方に、素子搭載領域１１Ｒの配列方向と垂直な方向に向かって伸張している。本実施例においては、凹部１５は、当該互いに対向する二辺の各々の端部を含む領域からそれぞれ素子搭載領域１１Ｒの外方に、素子搭載領域１１Ｒの配列方向と垂直な方向に向かって延在している。
【００１７】
図１Ｂに示すように、凹部１５の各々の底面１５Ｕは、素子搭載領域１１Ｒの各々から離間するにつれて深さが増していく傾斜面となっている。すなわち、凹部１５の各々は、素子搭載領域１１Ｒの配列方向と垂直な断面が、直角三角形状になっている。換言すれば、凹部１５は、素子搭載領域１１Ｒの配列方向と垂直な面を底面とする三角柱形状を有している。
【００１８】
導体層としての凹部導体パターン１７は、凹部１５の各々の底面１５Ｕ上に、導体パターン１３に接して、すなわち導体パターン１３と連続して形成されている。換言すれば、導体パターン１３及び凹部導体パターン１７とは、素子搭載領域１１Ｒから凹部１５の各々の底部１５Ｕに亘って連続的に形成されている。
【００１９】
凹部導体パターン１７は、Ａｕ等の導体材料をフォトリソグラフィによるパターニング等によって底面１５Ｕ上に成膜することで形成されている。なお、凹部導体パターン１７は、導体パターン１３と同一のステップにおいてパターニング等によって成膜されてもよい。
【００２０】
１の素子搭載領域１１Ｒ、並びに当該１の素子搭載領域に付随する凹部１５、平坦領域１６及び凹部導体パターン１７によって、実装部１８（図中二点鎖線内領域）が形成されている。すなわち、基板構造１０においては、複数の実装部１８が、素子搭載領域１１Ｒの各々の互いに対向する二辺１１ＲＳに沿った配列方向に列をなして３つ配されている。
[半導体装置及びその製造]
以下に、基板１１上に発光素子等の半導体素子を搭載して製造する半導体装置１０Ａ及びその製造について説明する。
【００２１】
図２に、基板１１上に半導体素子１９を載置した際の上面図を示す。この上面図においては、図１Ａに示した３つ素子搭載領域１１Ｒのうちの１つのみ、すなわち３つの実装部うちの１つを示す。また、図３に図２の３−３線に沿った断面図を示す。
【００２２】
図２及び図３に示すように、基板１１上に半導体素子１９を搭載する際には、まず、素子搭載領域１１Ｒ上の導体パターン１３上にはんだやＡｕＳｎ等の導体接着剤としての接着剤２１を塗布する。
【００２３】
その後、塗布した接着剤２１上に、ダイボンダ等を用いて半導体素子１９を載置する。この載置の際、余剰の接着剤２１は、導体パターン１３及び半導体素子１９の間からはみ出て、導体パターン１３上から凹部導体パターン１７に沿って、図中破線矢印に移動して凹部１５内に流れ込む。この際、余剰の接着剤２１は、平坦領域１６には流れ出さない。これは、例えば、凹部１５の底部１５Ｕに形成されている凹部導体パターン１７の方が接着剤２１に対する濡れ性が高い一方、平坦領域１６の表面の濡れ性が著しく低い故である。
【００２４】
この載置の後、半導体素子１９が載置された基板１１を、例えば恒温炉に投入して加熱し、接着剤２１と導体パターン１３との共晶等により接着剤２１を熱硬化させて、半導体素子１９を導体パターン１３に固定する。当該固定によって、半導体装置１０Ａが完成する。
【００２５】
この際、接着剤２１のフラックス等が滲出し、半導体素子１９の載置時と同様に、これらが凹部導体パターン１７に沿って凹部１５内に流れ込む。しかし、半導体素子１９の載置の際と同様に、滲出したフラックス等は、平坦領域１６には流れ出さない。これは、例えば、凹部導体パターン１７の方が当該滲出したフラックス等に対する濡れ性が高い一方、平坦領域１６の表面の濡れ性が著しく低い故である。
【００２６】
図４に、半導体装置１０Ａの完成状態、すなわち、半導体素子１９の基板１１への搭載が終了した後の状態を示す。図４に示すように、余剰の接着剤２１及びそのフラックス等は、導体パターン１３上から流れ出て、凹部１５内に溜まっている。なお、半導体装置１０Ａにおける半導体素子１９への給電は、ワイヤボンディング等で半導体素子１９の電極（図示せず）と基板１１上または外部の給電電極（図示せず）とを接続することで適宜行うこととしてもよい。
【００２７】
上述のように、本実施例の基板１１に半導体素子１９を搭載する場合、半導体素子１９を導体パターン１３上に載置する際及びその後の熱硬化の際に、接着剤２１が中心線ＸＣ及びＹＣに対して対称となるように形成されている凹部１５内に流れ込む。
【００２８】
すなわち、接着剤２１等は、素子搭載領域１１Ｒの周囲に対称に形成されている凹部１５に均等に流れ込み、素子搭載領域１１Ｒ上の導体パターン１３上の接着剤２１の厚さが均等になる。従って、半導体素子１９の搭載の際、半導体素子１９は基板１１の素子搭載面１１Ｓに対して傾くことなく導体パターン１３に固定される。
【００２９】
また、半導体素子１９には、凹部１５の各々への流れ込む接着剤２１等により、凹部１５に向かって素子搭載領域１１Ｒの外側へ移動させる力が働く。この際、素子搭載領域１１Ｒの二辺１１ＲＳに沿って、中心線ＹＣに対して対称な形状を有している平坦領域１６には、接着剤２１は流れ込まない。
【００３０】
すなわち、素子搭載領域１１Ｒを挟み込む２つの平坦領域１６に向かう接着剤２１の流れは発生せず、当該２つの平坦領域１６の間においては、半導体素子１９の移動を阻止する力が発生する。従って、平坦領域１６が半導体素子１９の移動を妨げ、半導体素子１９の移動に対するストッパーとして機能することとなる。
【００３１】
また、凹部１５が素子搭載領域１１Ｒの中心線ＹＣに対して対称に形成されているため、凹部へ向かって半導体素子１９を移動させる力は互いに打ち消し合う。従って、基板１１への搭載の際、すなわち半導体素子１９の載置及びその後の接着剤２１の熱硬化の際、半導体素子１９は、素子搭載領域１１Ｒからずれることなく素子搭載領域１１Ｒ上に固定される。換言すれば、半導体素子１９を所定の位置、すなわち本実施例における素子搭載領域１１Ｒに精確に配置することが可能である。
【００３２】
このように、実施例の基板構造１０によれば、半導体素子１９を基板１１の素子搭載面１１Ｓに対して傾かせることなく実装することが可能である。また、半導体素子１９を所望の位置に精確に配置することが可能である。従って、基板１１上に多数の半導体素子１９を配列する際、半導体素子１９を精確に、高密度に配列することが可能となり、半導体装置の高集積度化が可能となる。
[他の実施例]
上記実施例においては、基板１１の凹部１５が三角柱状であるものについて説明したが、凹部１５は、例えば半円柱状でも良いし、直方体状等他の形状であってもよい。また、上記実施例においては、素子搭載表面１１Ｓに垂直な断面の断面形状が三角形である場合を例に説明した。しかし、凹部１５の断面形状は、矩形等、他の形状とすることもできる。
【００３３】
凹部１５の断面形状を変更した基板構造の一例の断面を図５及び図６に示す。図５及び図６は、図１Ｂと同様の断面における基板構造の断面図である。
【００３４】
図５及び図６に示すように、凹部１５の底面１５Ｕを曲面状にしてもよい。図５に示す基板構造５０においては、底面１５Ｕが素子搭載表面１１Ｓに対して凹な曲面となっている。このように、底面１５Ｕを素子搭載表面１１Ｓに対して凹な曲面とすることによって、凹部１５の容積を大きくすることができる。
【００３５】
これにより、導体パターン１３上に塗布された接着剤２１の量が多すぎてしまった場合においても、余剰の接着剤２１を凹部１５内で十分に収容することが可能となる。従って、接着剤２１の塗布の際の誤差許容量が大きくなり、接着剤２１の塗布量の管理が容易となり、ひいては半導体装置１０Ａの製造時の歩留まりを向上させることができる。
【００３６】
また、図６に示す基板構造６０においては、底面１５Ｕが基板１１の素子搭載表面１１Ｓに対して凸な曲面となっている。このようにすることで、基板１１の素子搭載領域１１Ｒを形成する面と凹部１５から底面１５Ｕへの傾斜の変化が緩やかになる。従って、導体パターン１３及び凹部導体パターン１７を連続的に成膜することが容易となり、基板構造ひいては半導体装置の製造時の歩留まりを向上させることが可能である。
【００３７】
上記実施例においては、凹部１５の平面形状を矩形状とする場合を例に説明した。しかし、凹部１５の各々の断面形状または平面形状は様々に変更可能である。
【００３８】
図７は、凹部１５の各々の平面形状を変更した基板構造の一例である基板構造７０の部分上面図である。なお、図７は、図２と同様に実装部１８のうちの１つのみを示した図である。
【００３９】
図７に示すように、素子搭載領域１１Ｒの対向する二辺１１ＲＳに平行な上底及び下底を有する台形形状とし、素子搭載領域１１Ｒから離間する程、素子搭載領域１１Ｒの二辺１１ＲＳに沿った凹部１５の幅を広くすることとしてもよい。
【００４０】
このように、凹部１５の幅を素子搭載領域１１Ｒから離間する程大きくすることで、凹部１５の容積を維持しつつ、素子搭載領域１１Ｒの二辺１１ＲＳのうちの凹部１５と接する部分の長さを短くすることができる。
【００４１】
すなわち、素子搭載領域の二辺ＲＳのうち、半導体素子１９の搭載時に半導体素子１９の移動に対するストッパー機能を奏する平坦領域と接する部分の長さを長くすることができる。これにより、半導体素子１９の搭載時の半導体素子１９の移動をさらに防止することが可能となる。従って、半導体素子１９の搭載時の位置精度がさらに高まり、半導体装置における半導体素子の高集積化が可能となる。
【００４２】
図８は、基板搭載面１１Ｓに凹部１５に加えて接続溝２３を形成した基板構造の一例の部分上面図である。なお、図８は、図２と同様に実装部１８のうちの１つのみを示した図である。図８に示す基板構造８０においては、凹部１５の各々を、基板搭載面１１Ｓに基板搭載領域１１Ｒと離間して形成された溝構造である接続溝２３で接続している。
【００４３】
すなわち、本発明の基板構造において、素子搭載領域１１Ｒの二辺１１ＲＳの各々に沿って配されている複数の凹部１５の間を接続溝２３で接続し、凹部１５の各々と共に連続した溝構造を形成することとしてもよい。基板構造８０においても、上記実施例及び変形例と同様に、素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々沿って、凹部１５、平坦面としての平坦領域１６（図中破線内の領域）が交互に配されている。図示していないが、接続溝２３の底面には、凹部１５の底面１５Ｕと同様に導体パターンが形成されているのが好ましい。
【００４４】
このようにすることで、接続溝２３の容積分だけ余剰の接着剤２１が流れ込む逃げ部の容積を大きくすることができる。従って、接着剤２１の塗布の際の誤差許容量が大きくなり、接着剤２１の塗布量の管理が容易となり、ひいては半導体装置１０Ａの製造時の歩留まりを向上させることができる。
【００４５】
また、凹部１５の各々が接続溝２３によって接続されており、接続溝２３を経由して凹部１５の各々の間で余剰の接着剤２１が移動可能である。従って、例えば、１つの凹部１５に他の凹部１５よりも多量の接着剤２１が流れ込んだ場合でも、接続溝２３を介して、接着剤２１が他の凹部１５に移動可能である。よって、凹部１５の一部に接着剤２１が多量に流れ込んだ場合でも、他の凹部に接着剤２１が分散されるので、凹部１５から接着剤２１が溢れ出ることを防止することが可能である。
【００４６】
上記実施例においては、素子搭載領域１１Ｒの対向する二辺１１ＲＳに沿って、凹部１５を２つ配置する場合を例に説明した。しかし、素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々沿って、凹部と平坦面とが交互に配される構造となるならば、凹部１５の個数及び配列は様々に変更可能である。すなわち、凹部１５を素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々に沿って１つまたは３つ以上形成することとしてもよい。
【００４７】
例えば、図２と同様の部分上面図である図９に示す基板構造９０のように、凹部１５は、素子搭載領域１１Ｒの対向する二辺１１ＲＳに沿って３つ配置することとしてもよい。この場合及び素子搭載領域１１Ｒの対向する二辺１１ＲＳに沿って４つ以上の凹部を形成する場合、半導体素子１９の搭載時に素子搭載領域１１Ｒの対向する二辺の各々から接着剤２１が均等に流れ出るように、凹部１５が中心軸ＹＣに関して対称に配置されるように形成するのが好ましい。
【００４８】
また、例えば、図２と同様の部分上面図である図１０に示す基板構造１００のように、凹部１５は、素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々に沿って１つだけ形成することとしてもよい。この場合、半導体素子１９の搭載時に素子搭載領域１１Ｒの対向する二辺の各々から接着剤２１が均等に流れ出るように、凹部１５を中心軸ＹＣに関して対称な形状になるように形成するのが好ましい。
【００４９】
基板構造９０及び１００においても、上記実施例及び変形例と同様に、素子搭載領域１１Ｒの対向する二辺１１ＲＳの各々沿って、凹部１５、平坦面としての平坦領域１６（図中破線内の領域）が交互に配されている。
【００５０】
上記実施例においては、凹部１５内において、底面１５Ｕのみに凹部導体パターン１７を形成することとしたが、底面１５Ｕに加えて凹部１５の側面に凹部導体パターン１７が形成されていてもよい。すなわち、凹部１５の内面に亘って凹部導体パターン１７が形成されていてもよい。
【００５１】
その場合、半導体素子１９の搭載の際に流れ込んだ接着剤２１が素子搭載表面１１Ｓ上にまで這い上がらないように、凹部導体パターン１７は、素子搭載表面１１Ｓから離間して、すなわち凹部１５の側面と素子搭載表面１１Ｓとの境界から離間しているのが好ましい。
【００５２】
また、上述の実施例においては、１つの基板１１上に、半導体素子１９を載置する素子搭載領域１１Ｒを含む実装部１８を一列に３つ配する構成を例に説明したが、実装部１８は、一列に１つ、２つまたは４つ以上配することとしてもよい。また、１つの基板１１上に複数列の実装部１８を形成することとしてもよい。
【００５３】
また、上述の実施例及び変形例における凹部１５の平面形状と断面形状とは、適宜組み合わせることが可能である。
【００５４】
上述した実施例における種々の構成及び材料等は、例示に過ぎず、用途及び製造される装置等に応じて、適宜選択することができる。
【００５５】
また、上述の実施例においては、基板構造及び当該基板構造に半導体素子を搭載する半導体装置について説明したが、本発明の基板構造は、半導体装置以外にも適用可能である。すなわち、本発明の基板構造は、半導体素子以外の素子を液状接着剤または素子の接着固定時に液状化させるタイプの接着剤を用いて搭載する場合にも利用可能である。
【符号の説明】
【００５６】
１０、５０、６０、７０、８０、９０、１００  基板構造
１０Ａ  半導体装置
１１  基板
１１Ｓ  素子搭載面
１１Ｒ  素子搭載領域
１３  導体パターン
１５  凹部
１６  平坦領域
１７  凹部導体パターン
１９  半導体素子
２１  接着剤
２３  接続溝
【図１Ａ】
2017092227.tif 000003
【図１Ｂ】
2017092227.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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