(57)【要約】【課題】ＥＳＤ耐性が向上した電界効果トランジスタ、および半導体装置を提供する。【解決手段】半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、前記第２領域と接続する取出電極と、を備える、電界効果トランジスタ。【選択図】図４Ａ
2017092297.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、
前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、
前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、
前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、
前記第２領域と接続する取出電極と、
を備える、電界効果トランジスタ。
【請求項２】
前記第２領域は、前記第１領域に対して、平面視にて前記ゲート電極のゲート長を規定する方向に設けられる、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第２領域は、前記第１領域に対して、平面視にて前記ゲート電極のゲート長を規定する方向と直交する方向に設けられる、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第２領域は、前記ドレイン領域が設けられた深さよりも浅い領域に設けられる、請求項１に記載の電界効果トランジスタ。
【請求項５】
前記第２領域、および前記ドレイン領域は、離隔して設けられる、請求項１に記載の電界効果トランジスタ。
【請求項６】
前記ドレイン領域、前記第１領域、および前記第２領域は、互いに隣接して設けられる請求項１に記載の電界効果トランジスタ。
【請求項７】
前記ドレイン領域と隣接して前記ゲート電極側に設けられ、前記ドレイン領域よりも低濃度の第２導電型の低濃度領域をさらに備え、
前記第１領域は、平面視にて前記低濃度領域と重ならない領域に設けられる、請求項１に記載の電界効果トランジスタ。
【請求項８】
半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、
前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、
前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、
前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、
前記第２領域と接続する取出電極と、
を備える電界効果トランジスタを有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電界効果トランジスタ、および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の構造の微細化に伴い、誤動作または破壊の原因となる静電気放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から半導体装置を保護することが増々重要になっている。
【０００３】
例えば、下記の特許文献１には、並列に接続したＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、およびダイオードにて構成されたＥＳＤ保護素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示された技術は、ＥＳＤ保護素子として、別途、ダイオードおよびＭＯＳトランジスタを設ける必要があるため、製造コストの上昇を招いていた。
【０００６】
そこで、本開示では、より簡易にＥＳＤ耐性を向上させることが可能な、新規かつ改良された電界効果トランジスタ、および半導体装置を提案する。
【課題を解決するための手段】
【０００７】
本開示によれば、半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、前記第２領域と接続する取出電極と、を備える、電界効果トランジスタが提供される。
【０００８】
また、本開示によれば、半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、前記第２領域と接続する取出電極と、を備える電界効果トランジスタを有する、半導体装置が提供される。
【０００９】
本開示によれば、ＥＳＤによって電界効果トランジスタがブレークダウンした後にバイポーラ動作することを防止することができるため、バイポーラ動作に伴う発熱によって電界効果トランジスタが破壊されることを防止することができる。
【発明の効果】
【００１０】
以上説明したように本開示によれば、より簡易に電界効果トランジスタ、および半導体装置のＥＳＤ耐性を向上させることが可能である。
【００１１】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１２】
【図１】比較例に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【図２Ａ】図１に示した電界効果トランジスタの電流分布のシミュレーション結果を示した断面図である。
【図２Ｂ】耐ＥＳＤ領域を設けた電界効果トランジスタの電流分布のシミュレーション結果を示した断面図である。
【図３】電界効果トランジスタのブレークダウン後の電流−電圧特性を示すグラフ図である。
【図４Ａ】本開示の第１の実施形態に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【図４Ｂ】図４Ａに示した電界効果トランジスタを基板に対して平面視した平面図である。
【図５】電界効果トランジスタの電流分布のシミュレーション結果を示した断面図である。
【図６】電界効果トランジスタのブレークダウン後の電流−電圧特性を示すグラフ図である。
【図７】同実施形態に係る電界効果トランジスタのブレークダウン後の発熱量のシミュレーション結果を示すグラフ図である。
【図８】比較例に係る電界効果トランジスタのブレークダウン後の発熱量のシミュレーション結果を示すグラフ図である。
【図９】同実施形態の変形例に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【図１０】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１１】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１２】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１３】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１４】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１５】同変形例に係る電界効果トランジスタの製造工程を示す基板の厚み方向の断面図である。
【図１６】本開示の第２の実施形態に係る電界効果トランジスタを基板に対して平面視した平面図である。
【図１７】本開示の第３の実施形態に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【図１８Ａ】本開示の第４の実施形態に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【図１８Ｂ】本開示の第４の実施形態に係る電界効果トランジスタ４を基板に対して平面視した平面図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１４】
なお、説明は以下の順序で行うものとする。
０．本開示の技術的背景
１．第１の実施形態
１．１．電界効果トランジスタの構造
１．２．電界効果トランジスタの製造方法
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．まとめ
【００１５】
＜＜０．本開示の技術的背景＞＞
まず、図１〜図３を参照して、本開示の技術的背景について説明する。図１は、比較例に係る電界効果トランジスタを基板の厚み方向に切断した断面図である。
【００１６】
図１に示すように、比較例に係る電界効果トランジスタ１０は、例えば、ｎ型チャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１７】
半導体基板５０は、例えば、シリコン（Ｓｉ）により形成される。また、半導体基板５０には、ｐ型（ｐ＋）シリコンからなるウェル領域５２が形成される。
【００１８】
ゲート電極２０は、ウェル領域５２の上に、ゲート酸化膜２２を介して設けられる。ゲート電極２０は、例えば、ポリシリコン等により形成され、ゲート酸化膜２２は、例えば、酸化シリコン（ＳｉＯ２）により形成される。
【００１９】
ゲート電極２０の両側のウェル領域５２には、ｎ型（ｎ＋）シリコンよりなるソース領域４０およびドレイン領域３０が形成される。半導体基板５０のソース領域４０とゲート電極２０との間、およびドレイン領域３０とゲート電極２０との間には、低濃度のｎ型（ｎ−）シリコンからなるエクステンション領域４２、３２が形成される。
【００２０】
また、ソース領域４０およびドレイン領域３０には、それぞれアルミニウム（Ａｌ）または銅（Ｃｕ）からなるソース電極４４およびドレイン電極３４が接続される。
【００２１】
このような電界効果トランジスタ１０では、ＥＳＤ等によってドレイン電極３４に閾値（ブレークダウン電圧ともいう）以上のサージ電圧が印加された場合、ドレイン電極３４から半導体基板５０にサージ電流が流れるブレークダウン現象が発生する。
【００２２】
さらに、半導体基板５０に流れたサージ電流によって半導体基板５０の電位が閾値（スナップバック電圧ともいう）に達した場合、ドレイン領域３０、ウェル領域５２、およびソース領域４０からなる寄生のバイポーラトランジスタが動作する。このような場合、寄生のバイポーラトランジスタによって、ドレイン−ソース間に低インピーダンスの電流パスが形成されるため、ドレイン−ソース間に大電流が流れ、ドレイン−ソース間の電圧は、大幅に低下する。このような現象は、スナップバック現象とも呼ばれる。
【００２３】
ここで、電界効果トランジスタ１０においてスナップバックが生じた場合、寄生のバイポーラトランジスタのコレクタ−エミッタ間で大電流が流れるため、半導体基板５０の内部で生じた抵抗熱によって電界効果トランジスタ１０は破壊されてしまう。
【００２４】
例えば、複数の電界効果トランジスタ１０を接続したマルチフィンガータイプの半導体装置では、上記のスナップバックによって電界効果トランジスタ１０が破壊されることを防止するために、ドレイン領域３０の直下の領域に、ウェル領域５２よりも高濃度のｐ型（ｐ＋＋）の耐ＥＳＤ領域を設けることが検討されている。
【００２５】
このような構造では、ブレークダウンの際にドレイン領域３０から耐ＥＳＤ領域にサージ電流が流れ、ブレークダウン電圧が低下する。これによれば、電界効果トランジスタ１０の各々でブレークダウンが生じやすくなるため、半導体装置にＥＳＤによるサージ電圧が印加された場合、複数の電界効果トランジスタ１０にサージ電流を分流することができる。
【００２６】
したがって、ＥＳＤによって半導体装置にサージ電圧が印加された場合でも、１つの電界効果トランジスタ１０に過度のサージ電流が集中して流れることを防止することができるため、電界効果トランジスタ１０が破壊されることを防止することができる。また、１つの電界効果トランジスタ１０にて過度の抵抗熱が生じ、熱によって電界効果トランジスタ１０が破壊されることを防止することができる。
【００２７】
ブレークダウン後の電界効果トランジスタにおける電流分布をシミュレーションした結果を図２Ａおよび図２Ｂに示す。図２Ａは、図１に示した電界効果トランジスタ１０の電流分布のシミュレーション結果を示した断面図である。また、図２Ｂは、耐ＥＳＤ領域を設けた電界効果トランジスタの電流分布のシミュレーション結果を示した断面図である。
【００２８】
図２Ａおよび図２Ｂでは、ソース電極４４およびドレイン電極３４の直下のソース領域４０およびドレイン領域３０を実線で囲って示した。また、図２Ａおよび図２Ｂでは、グレーが濃い領域ほど電流密度が高いことを示す。なお、シミュレーションには、公知のシミュレーションソフトウェア（ＴＣＡＤなど）を用いた（以下のすべてのシミュレーションについても同様のソフトウェアを用いた）。
【００２９】
図２Ａに示すように、比較例に係る電界効果トランジスタ１０では、ドレイン電極３４のゲート電極２０側の端部付近の電流密度が高くなっている。すなわち、比較例に係る電界効果トランジスタ１０では、ブレークダウンによって、ドレイン電極３４のゲート電極２０側の端部から半導体基板５０にサージ電流が流れていることがわかる。また、図２Ｂに示すように、耐ＥＳＤ領域を設けた電界効果トランジスタでは、ドレイン領域３０およびドレイン領域３０の直下の耐ＥＳＤ領域の電流密度が高くなっている。すなわち、耐ＥＳＤ領域を設けた電界効果トランジスタでは、耐ＥＳＤ領域を介して半導体基板５０にサージ電流が流れていることがわかる。
【００３０】
また、比較例に係る電界効果トランジスタ１０、および耐ＥＳＤ領域を設けた電界効果トランジスタのブレークダウン後の電流−電圧特性のシミュレーション結果を図３に示す。図３は、電界効果トランジスタのブレークダウン後の電流−電圧特性を示すグラフ図である。なお、図３で示した結果は、ゲート電極２０のゲート幅を１μｍとした場合のシミュレーション結果である。
【００３１】
図３に示すように、横軸（電圧軸）の切片にてブレークダウンした電界効果トランジスタでは、印加される電圧の上昇に伴い、流れる電流が増加する。ここで、電圧がおおよそ８．０Ｖに達した際に、電界効果トランジスタに寄生したバイポーラトランジスタが動作し、電圧が急激に降下するスナップバックが生じる。図３に示すシミュレーション結果からわかるように、耐ＥＳＤ領域を設けることによって電界効果トランジスタのブレークダウン電圧は低下するものの、スナップバック電圧はほぼ変わらない。
【００３２】
したがって、耐ＥＳＤ領域を設けた電界効果トランジスタであっても、スナップバック後の過電流または発熱等によって電界効果トランジスタが破壊されることを防止することは困難であった。これは、耐ＥＳＤ領域を設けた場合でも、半導体基板５０にサージ電流が流れることにより半導体基板５０の電位が上昇してしまうため、スナップバック現象が生じてしまうためである。スナップバック現象が生じた場合、電界効果トランジスタ１０に寄生のバイポーラトランジスタが動作し、大電流が流れるため、過度の発熱によって電界効果トランジスタ１０が破壊されてしまう。特に、電界効果トランジスタのＥＳＤ耐性が低い場合、スナップバック現象の発生と同時に電界効果トランジスタが破壊されてしまうこともあった。
【００３３】
したがって、ＥＳＤに起因したサージ電流によって電界効果トランジスタが破壊されないようにするためには、電界効果トランジスタに寄生するバイポーラトランジスタを動作させないことが重要である。
【００３４】
本発明者らは、上記知見を見出すことによって、本開示に係る技術を想到するに至った。本開示に係る技術は、ＥＳＤによってブレークダウンした後に、電界効果トランジスタがバイポーラ動作することを防止することで、バイポーラ動作に伴う発熱のために電界効果トランジスタが破壊されることを防止するものである。本開示によれば、追加のトランジスタまたはダイオードなどを用いることなく、より簡易に電界効果トランジスタ、および半導体装置のＥＳＤ耐性を向上させることが可能である。
【００３５】
以下では、上述した効果を奏する本開示の一実施形態に係る電界効果トランジスタについて、詳細に説明する。
【００３６】
＜＜１．第１の実施形態＞＞
＜１．１．電界効果トランジスタの構造＞
まず、図４Ａおよび図４Ｂを参照して、本開示の第１の実施形態に係る電界効果トランジスタについて説明する。図４Ａは、本実施形態に係る電界効果トランジスタ１を基板の厚み方向に切断した断面図であり、図４Ｂは、図４Ａに示した電界効果トランジスタ１を基板に対して平面視した平面図である。
【００３７】
図４Ａおよび図４Ｂに示すように、電界効果トランジスタ１は、半導体基板５００上に設けられた第１導電型領域５２０と、第１導電型領域５２０上に絶縁膜２２０を介して設けられたゲート電極２００と、ゲート電極２００を挟んで両側に設けられたソース領域４００およびドレイン領域３００と、ドレイン領域３００の下方に設けられた第１領域６００と、ドレイン領域３００の近傍に設けられた第２領域６２０と、ソース領域４００、ドレイン領域３００、および第２領域６２０とそれぞれ接続されるソース電極４４０、ドレイン電極３４０、および取出電極６４０と、を備える。
【００３８】
なお、「第１導電型」とは、「ｐ型」または「ｎ型」のいずれか一方を表し、「第２導電型」とは、「ｐ型」または「ｎ型」のいずれか他方を表す。以下では、電界効果トランジスタ１がｐ型チャネルの電界効果トランジスタである場合を例示して説明するが、電界効果トランジスタ１は、ｎ型チャネルの電界効果トランジスタであってもよいことはいうまでもない。
【００３９】
半導体基板５００には、第１導電型である第１導電型領域５２０が設けられる。例えば、半導体基板５００がシリコン（Ｓｉ）基板である場合、ホウ素（Ｂ）などのｐ型不純物を導入することで、半導体基板５００に第１導電型領域５２０が形成される。また、半導体基板５００がｐ型のシリコン（Ｓｉ）基板である場合、半導体基板５００全体が第１導電型領域５２０となる。なお、第１導電型領域５２０の不純物濃度は、例えば、１．０×１０１２（ｃｍ−３）〜１．０×１０１４（ｃｍ−３）程度であってもよい。
【００４０】
ここで、図４Ａおよび図４Ｂでは図示しないが、基板を平面視した際の電界効果トランジスタ１の周囲には、電界効果トランジスタ１と、他の素子とを電気的に離隔する絶縁領域が設けられる。絶縁領域は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、酸化シリコンなどの絶縁材料にて形成されてもよい。
【００４１】
ゲート電極２００は、第１導電型領域５２０の上に絶縁膜２２０を介して設けられる。ゲート電極２００は、例えば、ポリシリコン等により形成されてもよく、ポリシリコンよりも抵抗値が低い金属により形成されてもよい。絶縁膜２２０は、例えば、酸化シリコンにより形成されてもよく、酸化シリコンよりも誘電率が高い酸化ハフニウム等により形成されてもよい。
【００４２】
ゲート電極２００の両側には、第２導電型であるソース領域４００およびドレイン領域３００が設けられる。例えば、第１導電型領域５２０がｐ型である場合、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をゲート電極２００の両側の半導体基板５００に導入することで、ソース領域４００およびドレイン領域３００が形成される。なお、ソース領域４００およびドレイン領域３００の不純物濃度は、例えば、１．０×１０１８（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度であってもよい。
【００４３】
第１領域６００は、第１導電型領域５２０よりも高濃度の第１導電型の領域であり、ドレイン領域３００の下方の半導体基板５００に設けられる。例えば、第１導電型領域５２０がｐ型である場合、ホウ素（Ｂ）などのｐ型不純物をドレイン領域３００の下方に導入することで、第１領域６００が形成される。第１領域６００が設けられる深さは、例えば、第１導電型不純物を導入する際の不純物のエネルギーを制御することによって制御することが可能である。第１領域６００の不純物濃度は、例えば、１．０×１０１８（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度であってもよい。
【００４４】
第１領域６００は、ドレイン領域３００と離隔していてもよく、隣接していてもよい。また、第１領域６００は、基板を平面視した際にゲート電極２００と重ならないように設けられることが好ましい。第１領域６００がゲート電極２００と平面視にて重なるように設けられた場合、電界効果トランジスタ１の特性が変化する可能性があるため、好ましくない。
【００４５】
第２領域６２０は、第１導電型領域５２０よりも高濃度の第１導電型の領域であり、ドレイン領域３００の近傍の半導体基板５００の表面に達するように設けられる。例えば、第１導電型領域５２０がｐ型である場合、ホウ素（Ｂ）などのｐ型不純物をドレイン領域３００の近傍に導入することで、半導体基板５００に第２領域６２０が形成される。第２領域６２０の不純物濃度は、例えば、１．０×１０１８（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度であってもよい。
【００４６】
具体的には、第２領域６２０は、ドレイン領域３００、および第１領域６００と隣接して半導体基板５００に設けられてもよい。また、第２領域６２０は、図４Ｂに示すように、第１領域６００に対して、基板を平面視した際にゲート電極２００のゲート長を規定する方向に設けられてもよい。
【００４７】
ソース領域４００、ドレイン領域３００および第２領域６２０には、それぞれソース電極４４０、ドレイン電極３４０および取出電極６４０が接続される。例えば、ソース電極４４０、ドレイン電極３４０および取出電極６４０は、アルミニウム（Ａｌ）または銅（Ｃｕ）などの金属にて形成される。なお、ソース電極４４０、およびドレイン電極３４０と接するソース領域４００、およびドレイン領域３００の表面には、接触抵抗を低減するために、高濃度の第２導電型シリコンまたはシリサイドからなる低抵抗領域が形成されてもよい。また、取出電極６４０と接する第２領域６２０の表面にも、接触抵抗を低減するために、高濃度の第１導電型シリコンまたはシリサイドからなる低抵抗領域が形成されてもよい。
【００４８】
電界効果トランジスタ１では、例えば、ＥＳＤ等によってドレイン電極３４０にブレークダウン電圧以上のサージ電圧が印加された場合、ドレイン電極３４０からドレイン領域３００、第１領域６００、および第２領域６２０に向かってサージ電流が流れる。これは、第１領域６００および第２領域６２０は、第１導電型領域５２０よりも不純物濃度が高く、抵抗が低いためである。さらに、第２領域６２０に流れたサージ電流は、取出電極６４０から半導体基板５００の外部（例えば、グランドまたは電源）に取り出される。
【００４９】
具体的には、電界効果トランジスタ１がｐ型チャネルの電界効果トランジスタである場合、取出電極６４０は、グランドに接続される。また、電界効果トランジスタ１がｐ型チャネルの電界効果トランジスタである場合、取出電極６４０は、電源に接続される。これにより、取出電極６４０は、半導体基板５００から外部にサージ電流を取り出すことができる。
【００５０】
したがって、電界効果トランジスタ１は、ＥＳＤ等によって半導体基板５００にサージ電流が流れた場合でも、取出電極６４０からサージ電流を取り出すことができるため、半導体基板５００の電位が上昇しない。これにより、電界効果トランジスタ１に寄生のバイポーラトランジスタの動作を防止することができるため、過電流または発熱によって電界効果トランジスタ１が破壊されることを防止することができる。
【００５１】
ここで、ブレークダウン後の電界効果トランジスタ１における電流分布をシミュレーションした結果を図５に示す。図５は、電界効果トランジスタ１の電流分布のシミュレーション結果を示した断面図である。図５では、ソース電極４４０およびドレイン電極３４０の直下のソース領域４００およびドレイン領域３００を実線で囲って示した。また、図５では、グレーが濃い領域ほど電流密度が高いことを示す。
【００５２】
図５に示すように、本実施形態に係る電界効果トランジスタ１では、ドレイン電極３４０と取出電極６４０との間の電流密度が高くなっている。すなわち、本実施形態に係る電界効果トランジスタ１では、ブレークダウンによって、ドレイン電極３４０から第１領域６００および第２領域６２０を介して、取出電極６４０にサージ電流が流れていることがわかる。
【００５３】
また、本実施形態に係る電界効果トランジスタ１のブレークダウン後の電流−電圧特性のシミュレーション結果を図６に示す。図６は、電界効果トランジスタ１のブレークダウン後の電流−電圧特性を示すグラフ図である。なお、図６で示したシミュレーション結果は、ゲート電極２０のゲート幅を１μｍとした場合の結果である。
【００５４】
図６に示すように、横軸（電圧軸）の切片にてブレークダウンした電界効果トランジスタ１では、印加される電圧の上昇に伴って流れる電流が増加する。しかしながら、本実施形態に係る電界効果トランジスタ１では、寄生のバイポーラトランジスタが動作しないため、電圧が急激に降下するスナップバック現象が生じていないことがわかる。
【００５５】
さらに、電界効果トランジスタのブレークダウン後の発熱量のシミュレーション結果を図７および図８に示す。図７は、本実施形態に係る電界効果トランジスタ１のブレークダウン後の発熱量のシミュレーション結果を示すグラフ図である。図８は、比較例に係る電界効果トランジスタ１０のブレークダウン後の発熱量のシミュレーション結果を示すグラフ図である。なお、図７および図８は、ゲート電極のゲート幅１μｍあたり、２ｍＡのサージ電流が流れた場合のシミュレーション結果である。
【００５６】
図７に示すように、本実施形態に係る電界効果トランジスタ１では、ドレイン電極３４０と取出電極６４０との間のドレイン領域３００の発熱量が大きくなっていることがわかる。一方、図８に示すように、比較例に係る電界効果トランジスタ１０では、ゲート電極２００とドレイン電極３４０との間のドレイン領域３００の発熱量が大きくなっていることがわかる。
【００５７】
ここで、図７と図８とを比較すると、本実施形態に係る電界効果トランジスタ１では、発熱している領域が広範囲にわたっているため、発熱量の最大値が低下していた。したがって、本実施形態に係る電界効果トランジスタ１では、発熱による破壊の可能性が低下していることがわかる。
【００５８】
また、本実施形態に係る電界効果トランジスタ１では、発熱している領域の位置が比較例に係る電界効果トランジスタ１０よりも深くなっている。電界効果トランジスタでは、半導体基板の表面に存在する半導体基板と電極とのコンタクトが最も熱に弱い。したがって、本実施形態に係る電界効果トランジスタ１では、発熱している領域が半導体基板の表面から離れるため、発熱によって半導体基板と電極とのコンタクトが破壊される可能性を低下させることができる。
【００５９】
（変形例）
また、図９を参照して、本実施形態の変形例に係る電界効果トランジスタ１Ａについて説明する。図９は、変形例に係る電界効果トランジスタ１Ａを基板の厚み方向に切断した断面図である。
【００６０】
図９に示すように、変形例に係る電界効果トランジスタ１Ａは、電界効果トランジスタ１に対して、ソース領域４００とゲート電極２００との間、およびドレイン領域３００とゲート電極２００との間に低濃度領域４２０、３２０が設けられる点が異なる。なお、変形例に係る電界効果トランジスタ１Ａにおいて、低濃度領域４２０、３２０以外の構成は、本実施形態に係る電界効果トランジスタ１と同様であるため、ここでの詳細な説明は省略する。
【００６１】
低濃度領域４２０、３２０は、ソース領域４００およびドレイン領域３００よりも低濃度の第２導電型の領域であり、ソース領域４００およびドレイン領域３００と隣接して設けられる。低濃度領域４２０、３２０が設けられることにより、ソース領域４００およびドレイン領域３００からチャネル方向への電界強度を緩和することができるため、ホットキャリアの発生を抑制することができる。なお、低濃度領域４２０、３２０を備える構造は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造ともいう。
【００６２】
変形例に係る電界効果トランジスタ１Ａでは、第１領域６００は、基板を平面視した際に低濃度領域３２０と重ならないように設けられることが好ましい。第１領域６００が低濃度領域３２０と平面視にて重なるように設けられた場合、電界効果トランジスタ１Ａの特性が変化してしまうため、好ましくない。
【００６３】
本開示に係る技術は、上記のように低濃度領域４２０、３２０が設けられたＬＤＤ構造の電界効果トランジスタ１Ａであっても同様に、半導体基板５００からサージ電流を取り出し、寄生のバイポーラトランジスタが動作することを防止することができる。したがって、変形例に係る電界効果トランジスタ１Ａは、本実施形態に係る電界効果トランジスタ１と同様にサージ電流による破壊の可能性を低下させることができるため、ＥＳＤ耐性を向上させることができる。
【００６４】
＜１．２．電界効果トランジスタの製造方法＞
次に、図１０〜図１５を参照して、本変形例に係る電界効果トランジスタ１Ａの製造方法について説明する。図１０〜図１５は、本変形例に係る電界効果トランジスタ１Ａの製造工程を示す基板の厚み方向の断面図である。例えば、第１導電型とは、ｐ型であり、第２導電型とは、ｎ型であるが、逆であってもよいことは言うまでもない。
【００６５】
まず、図１０に示すように、Ｓｉ等からなる半導体基板５００が用意される。半導体基板５００には、ＳＴＩ法、またはＬＯＣＯＳ法によって絶縁領域が形成され、絶縁領域によって離隔され、電界効果トランジスタ１Ａが形成されるトランジスタ領域が形成される。
【００６６】
次に、半導体基板５００のトランジスタ領域に、熱酸化法などによって酸化シリコン膜のインプラスルー膜（図示せず）が形成され、該領域に第１導電型（例えば、ホウ素など）のウェルインプランテーションが施される。なお、インプラスルー膜は、ウェルインプランテーションが施された後、除去される。
【００６７】
続いて、図１１に示すように、熱酸化法などによって酸化シリコンからなる絶縁膜２２０が、例えば、５ｎｍ〜１０ｎｍの厚みにて形成される。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによってポリシリコンからなるゲート電極材料膜（図示せず）が、例えば、１５０ｎｍ〜２００ｎｍの厚みにて形成される。さらに、ゲート電極材料膜をフォトリソグラフィおよびエッチングによって加工することによって、絶縁膜２２０上にゲート電極２００が形成される。
【００６８】
次に、図１２に示すように、ゲート電極２００およびオフセットスペーサ（図示せず）をマスクとして、第２導電型（例えば、ヒ素またはリンなど）のインプランテーションが施され、ゲート電極２００の両側に低濃度領域４２０、３２０が形成される。さらに、ゲート電極２００の側面にサイドウォール（図示せず）が形成された後、第２導電型のインプランテーションが施される。これにより、ゲート電極２００の両側の半導体基板５００にソース領域４００、およびドレイン領域３００が形成される。サイドウォールは、ソース領域４００、およびドレイン領域３００が形成された後、除去される。
【００６９】
続いて、図１３に示すように、第１導電型領域５２０よりも高濃度の第１導電型（例えば、ホウ素など）のインプランテーションが施され、ドレイン領域３００の下方に第１領域６００が形成される。ここで、第１領域６００が形成される深さは、インプランテーションにて不純物に加えられるエネルギーを制御することで制御することができる。
【００７０】
次に、図１４に示すように、第１領域６００の平面視による近傍に第１導電型領域５２０よりも高濃度の第１導電型（例えば、ホウ素など）のインプランテーションが施され、第２領域６２０が形成される。
【００７１】
さらに、図１５に示すように、ソース領域４００、ドレイン領域３００、および第２領域６２０にそれぞれ接続するソース電極４４０、ドレイン電極３４０、および取出電極６４０が形成される。ソース電極４４０、ドレイン電極３４０、および取出電極６４０は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）などで形成される。
【００７２】
なお、ソース領域４００、およびドレイン領域３００の表面には、高濃度の第２導電型のインプランテーションが施されることによって、低抵抗領域が形成されてもよい。また、同様に第２領域６２０の表面には、高濃度の第１導電型のインプランテーションが施されることによって、低抵抗領域が形成されてもよい。低抵抗領域は、ソース領域４００、ドレイン領域３００、および第２領域６２０と、ソース電極４４０、ドレイン電極３４０、および取出電極６４０との接触抵抗を低下させることができる。
【００７３】
以上にて、本変形例に係る電界効果トランジスタ１Ａの製造方法について説明したが、電界効果トランジスタ１Ａの製造方法は、上記に限定されない、例えば、第１領域６００、および第２領域６２０は、低濃度領域４２０、３２０、ソース領域４００およびドレイン領域３００を形成する前に形成されてもよい。
【００７４】
＜＜２．第２の実施形態＞＞
次に、図１６を参照して、本開示の第２の実施形態に係る電界効果トランジスタ２について説明する。図１６は、本実施形態に係る電界効果トランジスタ２を基板に対して平面視した平面図である。
【００７５】
図１６に示すように、本実施形態に係る電界効果トランジスタ２では、第２領域６２２は、第１領域６００に対して、基板を平面視した際にゲート電極２００のゲート長を規定する方向と直交する方向に設けられる。なお、本実施形態に係る電界効果トランジスタ２の基板の厚み方向の断面の構造は、第１の実施形態に係る電界効果トランジスタ１と同様であるため、ここでの説明は省略する。
【００７６】
具体的には、第２領域６２２は、ゲート電極２００のゲート長を規定する方向と直交する方向で、第１領域６０２のそれぞれの端部と隣接するように設けられる。本実施形態に係る電界効果トランジスタ２では、平面視にてドレイン領域３００を一部に含む領域に対して、第１導電型のインプランテーションを施すことにより、第１領域６０２および第２領域６２２を同時に形成することができる。このような場合、平面視にてドレイン領域３００と重なる領域が第１領域６０２となり、平面視にてドレイン領域３００と重ならない領域が第２領域６２２となる。
【００７７】
すなわち、本実施形態に係る電界効果トランジスタ２の構造からわかるように、本開示に係る技術において、第２領域６２２の平面位置は、第１領域６０２からサージ電流が流れる程度に第１領域６０２の近傍であれば、特に限定されない。ただし、第２領域６２２は、少なくともゲート電極２００に対してドレイン領域３００と同じ側に設けられる。
【００７８】
＜＜３．第３の実施形態＞＞
次に、図１７を参照して、本開示の第３の実施形態に係る電界効果トランジスタ３について説明する。図１７は、本実施形態に係る電界効果トランジスタ３を基板の厚み方向に切断した断面図である。なお、本実施形態に係る電界効果トランジスタ３の基板に対する平面構造は、特に限定されず、第１および第２の実施形態のいずれの構造も採ることが可能である。
【００７９】
図１７に示すように、本実施形態に係る電界効果トランジスタ３では、第２領域６２３は、第１領域６００が設けられた深さよりも浅い領域に設けられる。このような場合、第２領域６２３と、第１領域６００とは、互いに離隔して設けられてもよい。
【００８０】
具体的には、第２領域６２３として、取出電極６４０と半導体基板５００とが接する表面に設けられた低抵抗領域を用いてもよい。低抵抗領域は、取出電極６４０と第１導電型領域５２０との接触抵抗を低下させるために、第１導電型領域５２０よりも高濃度の第１導電型のインプランテーションが施されることで形成された領域である。第２領域６２３が半導体基板５００の表面に形成された低抵抗領域である場合でも、電界効果トランジスタ３は、ドレイン領域３００から第１領域６００を介して半導体基板５００に流れ込んだサージ電流を半導体基板５００の外部に取り出すことができる。
【００８１】
＜＜４．第４の実施形態＞＞
次に、図１８Ａおよび図１８Ｂを参照して、本開示の第４の実施形態に係る電界効果トランジスタ４について説明する。図１８Ａは、本実施形態に係る電界効果トランジスタ４を基板の厚み方向に切断した断面図である。図１８Ｂは、本実施形態に係る電界効果トランジスタ４を基板に対して平面視した平面図である。
【００８２】
図１８Ａおよび図１８Ｂに示すように、本実施形態に係る電界効果トランジスタ４では、第２領域６２４と、ドレイン領域３００とは、互いに離隔して設けられる。この構成によれば、電界効果トランジスタ４は、ブレークダウンしていない通常時において、第２導電型のドレイン領域３００と、第１導電型の第２領域６２４との隣接によって生じるリーク電流を抑制することができる。
【００８３】
すなわち、本実施形態に係る電界効果トランジスタ４の構造からわかるように、本開示に係る技術において、ドレイン領域３００と、第１領域６０４と、第２領域６２４とは、サージ電流が流れれば、互いに隣接していてもよく、互いに離隔していてもよい。ドレイン領域３００と、第１領域６０４と、第２領域６２４とが互いに隣接している場合、ブレークダウン後にサージ電流を効率良く取出電極６４０から取り出すことができる。一方、ドレイン領域３００と、第２領域６２４とが互いに離隔している場合、ブレークダウンしていない通常時に、高濃度のｐｎ接合に起因するドレイン領域３００からのリーク電流を抑制することができる。
【００８４】
なお、図１８Ｂでは、第２領域６２４が、第１領域６０４に対して、基板を平面視した際にゲート電極２００のゲート長を規定する方向に設けられる例を示したが、本実施形態は、上記例示に限定されない。例えば、第２領域６２４は、第１領域６０４に対して、基板を平面視した際にゲート電極２００のゲート長を規定する方向と直交する方向に設けられてもよい。
【００８５】
＜＜５．まとめ＞＞
以上にて説明したように、本開示に係る技術によれば、ＥＳＤによるサージ電圧が印加された場合に電界効果トランジスタが破壊されることを、ダイオードなどのＥＳＤ保護素子を設けることなく、より簡易な構造にて防止することが可能である。
【００８６】
したがって、本開示に係る技術によれば、電界効果トランジスタを備える半導体装置において、別途、ＥＳＤ保護素子を設ける領域が必要ないため、半導体装置のサイズをより縮小することができる。また、本開示に係る技術によれば、ＥＳＤ保護素子を設ける製造工程が必要ないため、電界効果トランジスタ、および半導体装置の製造コストを低減することが可能である。
【００８７】
特に、本開示に係る技術は、ＥＳＤによるサージに対して破壊電流値が低い電界効果トランジスタに好適に用いることができ、十分な破壊電流値を確保することが可能である。
【００８８】
また、本開示によれば、上記の各実施形態に係る電界効果トランジスタを有する集積回路素子、固体撮像素子、スイッチング回路素子、および増幅器などの半導体装置を製造することも可能である。
【００８９】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００９０】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００９１】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、
前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、
前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、
前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、
前記第２領域と接続する取出電極と、
を備える、電界効果トランジスタ。
（２）
前記第２領域は、前記第１領域に対して、平面視にて前記ゲート電極のゲート長を規定する方向に設けられる、前記（１）に記載の電界効果トランジスタ。
（３）
前記第２領域は、前記第１領域に対して、平面視にて前記ゲート電極のゲート長を規定する方向と直交する方向に設けられる、前記（１）に記載の電界効果トランジスタ。
（４）
前記第２領域は、前記ドレイン領域が設けられた深さよりも浅い領域に設けられる、前記（１）〜（３）のいずれか一項に記載の電界効果トランジスタ。
（５）
前記第２領域、および前記ドレイン領域は、離隔して設けられる、前記（１）〜（４）のいずれか一項に記載の電界効果トランジスタ。
（６）
前記ドレイン領域、前記第１領域、および前記第２領域は、互いに隣接して設けられる前記（１）〜（４）のいずれか一項に記載の電界効果トランジスタ。
（７）
前記ドレイン領域と隣接して前記ゲート電極側に設けられ、前記ドレイン領域よりも低濃度の第２導電型の低濃度領域をさらに備え、
前記第１領域は、平面視にて前記低濃度領域と重ならない領域に設けられる、前記（１）〜（６）のいずれか一項に記載の電界効果トランジスタ。
（８）
半導体基板の第１導電型領域の上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んだ一側の前記半導体基板に設けられた第２導電型のソース領域と、
前記ゲート電極を挟んで前記一側と対向する他側の前記半導体基板に設けられた第２導電型のドレイン領域と、
前記ドレイン領域の下方に設けられ、前記第１導電型領域よりも高濃度の第１導電型の第１領域と、
前記他側の前記半導体基板に表面に達して設けられ、前記第１導電型領域よりも高濃度の第１導電型の第２領域と、
前記第２領域と接続する取出電極と、
を備える電界効果トランジスタを有する、半導体装置。
【符号の説明】
【００９２】
１        電界効果トランジスタ
２００    ゲート電極
２２０    絶縁膜
３００    ドレイン領域
３２０    低濃度領域
３４０    ドレイン電極
４００    ソース領域
４２０    低濃度領域
４４０    ソース電極
５００    半導体基板
５２０    第１導電型領域
６００    第１領域
６２０    第２領域
６４０    取出電極
【図１】
2017092297.tif 000003
【図２Ａ】
2017092297.tif 000004
【図２Ｂ】
2017092297.tif 000005
【図３】
2017092297.tif 000006
【図４Ａ】
2017092297.tif 000007
【図４Ｂ】
2017092297.tif 000008
【図５】
2017092297.tif 000009
【図６】
2017092297.tif 000010
【図７】
2017092297.tif 000011
【図８】
2017092297.tif 000012
【図９】
2017092297.tif 000013
【図１０】
2017092297.tif 000014
【図１１】
2017092297.tif 000015
【図１２】
2017092297.tif 000016
【図１３】
2017092297.tif 000017
【図１４】
2017092297.tif 000018
【図１５】
2017092297.tif 000019
【図１６】
2017092297.tif 000020
【図１７】
2017092297.tif 000021
【図１８Ａ】
2017092297.tif 000022
【図１８Ｂ】
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