(57)【要約】【課題】ＩＰＳ方式の液晶表示装置において、画面コーナー部における表示むらを対策する。【解決手段】第１の方向に延在し、第２の方向に配列した走査線１０と、前記第２の方向に延在し、前記第１の方向に配列した映像信号線２０との間に画素が形成され、各画素がＴＦＴを有するＴＦＴ基板と、対向基板との間に液晶が挟持された液晶表示装置であって、前記映像信号線２０の上方に絶縁膜１０８を介してコモン電極１０９が形成され、平面で視て、前記走査線１０と前記コモン電極２０の端部とは、オーバーラップしておらず、前記第１の方向において、間隔ｄ１を有していることを特徴とする液晶表示装置。【選択図】図８
2017219615.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、前記第２の方向に延在し、複数の映像信号線と、各画素に形成された複数のスイッチング素子を有するＴＦＴ基板と、対向基板との間に液晶層が挟持された液晶表示装置であって、
前記映像信号線の前記液晶層側に絶縁膜を介してコモン電極が形成され、
当該コモン電極は、平面で視て、前記走査線の延在方向に沿って、複数の画素に渡って連続的に形成され、且つ、前記走査線と重畳する位置で間隙を有し、
前記コモン電極の端部は前記走査線に対して、平面で視て、間隔ｄ１を有して配置され、当該ＴＦＴ基板の断面で視て、前記走査線形成層と、前記コモン電極形成層の距離をｈ１とした場合、前記走査線と前記コモン電極の端部の間隔ｄ１は、前記ｈ１よりも大きいことを特徴とする液晶表示装置。
【請求項２】
前記走査線と前記コモン電極の端部の間隔ｄ１は、３μｍ以上であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記絶縁膜は、有機絶縁膜であることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
第１の画素と第２の画素の間には、前記ＴＦＴ基板と前記対向基板の間隔を規定する柱状スペーサが形成され、前記柱状スペーサは前記コモン電極と重畳していないことを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記走査線と前記コモン電極の端部の間隔は、前記柱状スペーサが形成されている部分において、前記柱状スペーサが形成されていない部分よりも大きいことを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
複数の走査線と、複数の映像信号線と、各画素に形成された複数のスイッチング素子を有するＴＦＴ基板と、対向基板との間に液晶層が挟持された液晶表示装置であって、
前記映像信号線の前記液晶層側に第１の絶縁膜を介して第１の電極が形成され、
前記第１の電極の上に第２の絶縁膜を挟んで第２の電極が形成され、
前記第１の電極と前記第２の電極のいずれかがコモン電極であり、
当該コモン電極は、平面で視て、前記走査線の延在方向に沿って、複数の画素に渡って連続的に形成され、且つ、前記走査線と重畳する位置で間隙を有し、
前記コモン電極の端部は前記走査線に対して、平面で視て、間隔ｄ１を有して配置され、
前記間隙ｄ１の位置では、前記第１の絶縁膜の厚さが薄い凹部領域を有することを特徴とする液晶表示装置。
【請求項７】
前記第１の絶縁膜の凹部領域の深さは、１μｍ以上であることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１の絶縁膜の凹部領域の深さは、前記第１の絶縁膜の厚さの１／３以上であることを特徴とする請求項６に記載の液晶表示装置。
【請求項９】
前記間隔ｄ１は３μｍ以上であることを特徴とする請求項６に記載の液晶表示装置。
【請求項１０】
第１の画素と第２の画素の間には、前記ＴＦＴ基板と前記対向基板の間隔を規定する柱状スペーサが形成され、前記柱状スペーサは前記コモン電極と重畳していないことを特徴とする請求項６に記載の液晶表示装置。
【請求項１１】
前記走査線と前記コモン電極の端部の間隔ｄ１は、前記柱状スペーサが形成されている部分において、他の部分よりも大きいことを特徴とする請求項６に記載の液晶表示装置。
【請求項１２】
前記第１の絶縁膜の凹部領域は、前記第１の画素と前記第２の画素には形成されていないことを特徴とする請求項１０に記載の液晶表示装置。
【請求項１３】
前記第１の絶縁膜には、前記コモン電極ではない前記第１又は第２の電極と前記スイッチング素子を接続するスルーホールが形成され、前記スルーホールと前記第１の絶縁膜の凹部領域は連続して形成されていることを特徴とする請求項６に記載の液晶表示装置。
【請求項１４】
前記第１の絶縁膜の凹部領域は、隣り合う画素間で連続して形成されていることを特徴とする請求項６に記載の液晶表示装置。
【請求項１５】
前記第１の絶縁膜は、有機絶縁膜であることを特徴とする請求項６に記載の液晶表示装置。
【請求項１６】
前記液晶表示装置はＩＰＳ方式であることを特徴とする請求項１乃至１５のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特にイオン集積に起因する表示むらを対策したＩＰＳ方式の液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶層が挟持されることで表示パネルを形成している。そして液晶分子によって光の透過率を画素毎に制御することによって画像を表示している。
【０００３】
液晶層中には、イオンが含まれており、このイオンが電界の影響で特定の場所に集積すると黒シミのような表示が現れ、表示むらを引き起こす場合がある。
特許文献１には、ゲートバスラインの一部から積層膜を除去して配向膜だけに覆われている部分を形成し、この部分においてイオンをトラップし、液晶層中に混入したイオン化した不純物を除去する構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−１６７５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
液晶表示装置では視野角特性が問題であるが、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｃｈｉｎｇ）方式は、液晶分子をＴＦＴ基板の主面と平行方向に回転させるものであり、すぐれた視野角特性を有している。ＩＰＳ方式では、コモン電極と画素電極が絶縁膜を挟んで重複して形成されている。すなわち、コモン電極もＴＦＴ基板に形成されていることが特徴である。
【０００６】
このような電極構造を有するＩＰＳ方式においては、コモン電極が表示パネル中に全面的に形成されていることにより、図２に示すように、液晶層中のイオンが特定のコーナーに集積し、黒シミのような表示として現れ、表示むらを引き起こす現象が生ずる。図２における矢印２はイオンの動きを示すものである。図２においては、イオンが表示領域１０００の右上に集積して表示むら３を引き起こすことを模式的に示している。表示領域の面積を大きくするために、額縁１１００の幅が小さくなると、表示パネルの周辺領域の画素を覆う額縁１１００も狭くなるため、コーナー部に集積したイオンによる表示むら３が目立ちやすくなる。
【０００７】
本発明の課題は、図２のような、画面コーナーにおける表示むらを発生させない構成を提供することである。
【課題を解決するための手段】
【０００８】
本発明は上記課題を克服するものであり、代表的な手段は次のとおりである。
（１）複数の走査線と、前記第２の方向に延在し、複数の映像信号線と、各画素に形成された複数のスイッチング素子を有するＴＦＴ基板と、対向基板との間に液晶層が挟持された液晶表示装置であって、前記映像信号線の前記液晶層側に絶縁膜を介してコモン電極が形成され、当該コモン電極は、平面で視て、前記走査線の延在方向に沿って、複数の画素に渡って連続的に形成され、且つ、前記走査線と重畳する位置で間隙を有し、前記コモン電極の端部は前記走査線に対して、平面で視て、間隔ｄ１を有して配置され、当該ＴＦＴ基板の断面で視て、前記走査線形成層と、前記コモン電極形成層の距離をｈ１とした場合、前記走査線と前記コモン電極の端部の間隔ｄ１は、前記ｈ１よりも大きいことを特徴とする液晶表示装置。
【０００９】
（２）複数の走査線と、複数の映像信号線と、各画素に形成された複数のスイッチング素子を有するＴＦＴ基板と、対向基板との間に液晶層が挟持された液晶表示装置であって、前記映像信号線の前記液晶層側に第１の絶縁膜を介して第１の電極が形成され、前記第１の電極の上に第２の絶縁膜を挟んで第２の電極が形成され、前記第１の電極と前記第２の電極のいずれかがコモン電極であり、当該コモン電極は、平面で視て、前記走査線の延在方向に沿って、複数の画素に渡って連続的に形成され、且つ、前記走査線と重畳する位置で間隙を有し、前記コモン電極の端部は前記走査線に対して、平面で視て、間隔ｄ１を有して配置され、前記間隙ｄ１の位置では、前記第１の絶縁膜の厚さが薄い凹部領域を有することを特徴とする液晶表示装置。
【図面の簡単な説明】
【００１０】
【図１】本発明の作用を示す模式平面図である。
【図２】イオン集積に起因する表示むらを示す模式平面図である。
【図３Ａ】液晶表示装置の断面図である。
【図３Ｂ】画素配置を示す平面図である。
【図４】本発明が適用される液晶表示装置の画素の平面図である。
【図５】図４のＡ−Ａ断面図である。
【図６】液晶表示装置の駆動電圧の例である
【図７】液晶表示装置の駆動電圧の他の例である
【図８】実施例１の平面図である。
【図９】図８のＢ−Ｂ断面図である。
【図１０】実施例１動作を示す断面図である。
【図１１】比較例における液晶表示装置内の等電位線である。
【図１２】実施例１における液晶表示装置内の等電位線である。
【図１３】実施例１の第１の形態を示す平面図である。
【図１４】実施例１の第２の形態を示す平面図である。
【図１５】実施例２の動作を示す断面図である。
【図１６】比較例における液晶表示装置内の等電位線である。
【図１７】実施例２における液晶表示装置内の等電位線である。
【図１８】実施例２の第１の形態を示す平面図である。
【図１９】実施例２の第２の形態を示す平面図である。
【図２０】実施例２の第３の形態を示す平面図である。
【発明を実施するための形態】
【００１１】
図３Ａは液晶表示装置の模式断面図である。図３Ａにおいて、ＴＦＴや画素電極が形成された画素がマトリクス状に形成されたＴＦＴ基板１００に対向して対向基板２００が配置し、ＴＦＴ基板１００と対向基板２００の間に液晶層３００が挟持されている。液晶層３００は周辺のシール材１６０によって封止されている。ＴＦＴ基板１００と対向基板２００の間隔は、対向基板２００側に形成された柱状スペーサ６０によって規定されている。ＴＦＴ基板１００は対向基板２００よりも大きく形成されており、ＴＦＴ基板１００の対向基板２００に対向していない領域は、ＩＣドライバやフレキシブル配線基板を接続するための端子部１７０となっている。
【００１２】
図３Ｂは、ＴＦＴ基板１００および対向基板２００に形成された画素７０の配置を示す平面図である。画素は赤カラーフィルタに対応する赤画素Ｒ、緑カラーフィルタに対応する緑画素Ｇ、青カラーフィルタに対応する青画素Ｂからなり、この画素７０が表示領域全面に配置されている。近年画面の高精細化が進み、画素７０のサイズは小さくなっており、図３Ｂに示すｘ、ｙの値は非常に小さな値となっている。例えば、以下の実施例で説明するａ−Ｓｉ（ａｍｏｒｐｈａｓ−Ｓｉｌｉｃｏｎ）を用いたＴＦＴを有する液晶表示装置ではｘ＝３０μｍ、ｙ＝９０μｍ程度となっており、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）を用いたＴＦＴを有する液晶表示装置では、ｘ＝２０μｍ、ｙ＝６０μｍとなっており、さらには、ｘ＝１５μｍ、ｙ＝４５μｍ程度にまで小さくなっている品種もある。
【００１３】
図１は本発明の作用を示す液晶表示装置の模式平面図である。図１において、ＴＦＴ基板１００と対向基板２００の間に液晶が挟持されている。表示領域の周辺が額縁領域１１００になっており、この部分に図３Ａのシール材１６０が形成されている。表示領域１０００において、矢印２はイオンの移動方向を示している。図１の点線で示す丸の箇所は、イオンの集積箇所１である。図１では、イオンの集積箇所１が多数形成されているので、各箇所において集積するイオンの量が少ないために表示むらを生じることはない。
【００１４】
本発明は、ゲート電圧が印加される走査線の電位を液晶層に作用させて、イオントラップとして利用するものである。そして、図１に示すように、イオンが集積される箇所を表示領域内に多数形成することによって、特定箇所にイオンが過剰に集積することを防止することにより、表示むらを防止するものである。以下に実施例を用いて本発明を詳細に説明する。
【実施例１】
【００１５】
図４は本発明が適用されるＩＰＳ方式の液晶表示装置の画素構造を示す平面図である。ＩＰＳ方式にも種々の画素構造が存在するが、コモン電極を平面状に形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極を配置し、画素電極とコモン電極の間に発生する電界によって液晶分子を回転させる方式が、比較的透過率を大きくすることが出来るので、現在主流となっている。
【００１６】
図４において、走査線１０が横方向に延在し、縦方向に所定の間隔で複数配列している。走査線１０の縦方向の間隔が画素の縦方向の大きさとなっている。また、映像信号線２０が縦方向に延在し、横方向に所定の間隔で複数配列している。映像信号線２０の横方向の間隔が画素の横方向の大きさになっている。走査線１０と映像信号線２０の交点付近にＴＦＴ基板１００と対向基板２００の間隔を規定するための柱状スペーサ６０が形成されている。
【００１７】
画素内には、ストライプ状の画素電極１１１が縦方向に延在している。図４では画素電極１１１は１本の線状となっているが、透過率を向上するために、画素間隔を広げたり、電極加工の精細度を向上させると、画素電極１１１はスリットを有する櫛歯状電極となる場合もある。
【００１８】
画素電極１１１には、映像信号線２０からスルーホール及びＴＦＴを介して映像信号が供給される。図４において、スルーホール１２０を介して映像信号線２０は半導体層１０３と接続している。半導体層１０３は映像信号線２０の下を延在して走査線１０の下を通過し、屈曲して、再び走査線１０の下を通過し、スルーホール１４０を介してコンタクト電極１０７と接続する。コンタクト電極１０７はスルーホール１３０を介して画素電極１１１と接続する。スルーホール１３０とホール電極１３０１の関係は図５で説明する。半導体層１０３が走査線１０の下を通過するときにＴＦＴが形成される。この場合、走査線１０がゲート電極を兼ねる。したがって、図４では、映像信号線２０から画素電極１１１まで２個のＴＦＴが形成され、いわゆるダブルゲート方式となっている。
【００１９】
図４において、配向膜に形成される配向軸１１５の方向は、画素電極１１１の延在方向と角度θをなしている。角度θを形成する理由は、画素電極１１１に電界が印加されたときに、液晶分子の回転の方向を規定するためである。角度θは、５度から１５度程度である。なお、配向軸１１５の方向を走査線２０の延在方向と平行な方向とし、画素電極１１１の延在方向を角度θだけ傾ける場合もある。図４は、液晶分子の誘電率異方性が正の場合である。液晶の誘電率異方性が負の場合の配向軸の角度は、図１と９０度回転した方向となる。
【００２０】
図４の構成においては、コモン電極はスルーホール１３０の周辺を除き、全面に形成されている。走査線１０も大部分はコモン電極１０９によって覆われている。したがって、走査線１０及び映像信号線２０を流れる信号によって発生する電界が液晶層に漏れにくい形状となっている。本発明の特徴は、後で説明するように、走査線１０付近において、コモン電極１０９を可能な限り除去することによって、走査線１０及び映像信号線２０を流れる信号によって発生する電界を液晶層中に浸透させ、この電界によって不純物をトラップするものである。
【００２１】
図５は図１のＡ−Ａ断面図である。図５におけるＴＦＴは、いわゆるトップゲートタイプのＴＦＴであり、使用される半導体としては、ＬＴＰＳが使用されている。一方、ａ−Ｓｉ半導体を使用した場合は、いわゆるボトムゲート方式のＴＦＴが多く用いられる。以後の説明では、トップゲート方式のＴＦＴを用いた場合を例にして説明するが、ボトムゲート方式のＴＦＴを用いた場合についても、本発明を適用することが出来る。
【００２２】
図５において、ガラス基板１００の上にＳｉＮからなる第１下地膜１０１およびＳｉＯ２からなる第２下地膜１０２がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。第１下地膜１０１および第２下地膜１０２の役割はガラス基板１００からの不純物が半導体層１０３を汚染することを防止することである。
【００２３】
第２下地膜１０２の上には半導体層１０３が形成される。この半導体層１０３は、第２下地膜１０２の上にＣＶＤによってａ−Ｓｉ膜を形成し、これをレーザアニールすることによってＬＴＰＳのｐｏｌｙ−Ｓｉ膜に変換したものである。このｐｏｌｙ−Ｓｉ膜をフォトリソグラフィによってパターニングする。
【００２４】
半導体膜１０３の上にはゲート絶縁膜１０４が形成される。このゲート絶縁膜１０４はＴＥＯＳ（テトラエトキシシラン）によるＳｉＯ２膜である。この膜もＣＶＤによって形成される。その上にゲート電極１０５が形成される。ゲート電極１０５は走査線１０が兼ねている。ゲート電極１０５は、例えば、ＭｏＷ（モリブデン・タングステン）膜によって形成される。ゲート電極１０５あるいは走査線１０の抵抗を小さくする必要があるときはＡｌ（アルミ）合金が使用される。
【００２５】
その後、ゲート電極１０５を覆って層間絶縁膜１０６をＳｉＯ２あるいはＳｉＮによって形成する。層間絶縁膜１０６はゲート電極１０５と映像信号線２０を絶縁するためである。半導体層１０３は、ゲート絶縁膜１０４および層間絶縁膜間１０６に形成されたスルーホール１２０を介して映像信号線２０と接続している。また、層間絶縁膜１０６およびゲート絶縁膜１０４には、ＴＦＴのソース部Ｓをコンタクト電極１０７と接続するためのスルーホール１４０が形成される。層間絶縁膜１０６とゲート絶縁膜１０４に形成されるスルーホール１２０とスルーホール１４０は同時に形成される。
【００２６】
層間絶縁膜１０６の上にコンタクト電極１０７が形成される。半導体層１０３は、映像信号線２０の下を延在し、図４、および図５に示すように、走査線１０すなわちゲート電極１０５の下を２回通過する。この時、ＴＦＴが形成される。すなわち、平面で視て、ゲート電極１０５を挟んでＴＦＴのソースＳとドレインＤが形成されている。コンタクト電極１０７は、層間絶縁膜１０６およびゲート絶縁膜１０４に形成されたスルーホール１４０を介して半導体層１０３と接続する。
【００２７】
コンタクト電極１０７および映像信号線２０は、同層で、同時に形成される。コンタクト電極１０７および映像信号線２０は、抵抗を小さくするために、例えば、Ａｌ−Ｓｉ合金が使用される。Ａｌ−Ｓｉ合金はヒロックを発生したり、Ａｌが他の層に拡散したりするので、例えば、ＭｏＷによるバリア層、およびキャップ層によってＡｌ−Ｓｉ合金をサンドイッチする構造がとられている。
【００２８】
コンタクト電極１０７、映像信号線２０、層間絶縁膜１０６を覆って有機パッシベーション膜１０８が形成される。有機パッシベーション膜１０８は感光性のアクリル樹脂で形成される。有機パッシベーション膜１０８は、アクリル樹脂の他、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂等でも形成することが出来る。有機パッシベーション膜１０８は平坦化膜としての役割を持っているので、厚く形成される。有機パッシベーション膜１０８の膜厚は１〜４μｍであるが、多くの場合は２〜３μｍ程度である。
【００２９】
画素電極１１１とコンタクト電極１０７との導通を取るために、有機パッシベーション膜１０８にスルーホール１３０が形成される。有機パッシベーション膜１０８は感光性の樹脂を使用している。感光性の樹脂を塗付後、この樹脂を露光すると、光が当たった部分のみが特定の現像液に溶解する。すなわち、感光性樹脂を用いることによって、フォトレジストの形成を省略することが出来る。有機パッシベーション膜１０８にスルーホール１３０を形成したあと、２３０℃程度で焼成することによって有機パッシベーション膜１０８が完成する。
【００３０】
その後、コモン電極１０９となるＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタリングによって形成し、スルーホール１３０の周辺からＩＴＯを除去するようにパターニングする。コモン電極１０９は各画素共通に平面状に形成することが出来る。なお、コモン電極１０９として形成されるＩＴＯは、一部スルーホール１３０内に残し、画素電極１１１とコンタクト電極１０７を接続するホール電極１３０１として使用される。ホール電極１３０１はコンタクト電極１０７と接続しかつ、画素電極１１１と接続するが、コモン電極１０９とは接続しない。
【００３１】
次に、容量絶縁膜１１０となるＳｉＮをＣＶＤによって全面に形成する。その後、スルーホール１３０内において、ホール電極１３０１と画素電極１１１の導通をとるためのスルーホールを容量絶縁膜１１０に形成する。
【００３２】
その後、ＩＴＯをスパッタリングによって形成し、パターニングして画素電極１１１を形成する。図４に画素電極１１１の平面形状の例を示す。画素電極１１１の上に配向膜材料をフレキソ印刷あるいはインクジェット等によって塗布し、焼成して配向膜１１２を形成する。配向膜１１２の配向処理にはラビング法のほか偏光紫外線による光配向が用いられる。
【００３３】
画素電極１１１とコモン電極１０９の間に電圧が印加されると、図５の矢印で示すような電気力線が発生する。この電界によって液晶分子３０１を回転させ、液晶層３００を通過する光の量を画素毎に制御することによって画像を形成する。
【００３４】
図５において、液晶層３００を挟んで対向基板２００が配置されている。対向基板２００の内側には、カラーフィルタ２０１が形成されている。カラーフィルタ２０１は画素毎に、赤、緑、青のカラーフィルタが形成されており、これによってカラー画像が形成される。カラーフィルタ２０１とカラーフィルタ２０１の間にはブラックマトリクス２０２が形成され、画像のコントラストを向上させている。なお、ブラックマトリクス２０２はＴＦＴの遮光膜としての役割も有し、ＴＦＴに光電流が流れることを防止している。
【００３５】
カラーフィルタ２０１およびブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成されている。カラーフィルタ２０１およびブラックマトリクス２０２の表面は凹凸となっているために、オーバーコート膜２０３によって表面を平らにしている。オーバーコート膜２０３の上には、液晶の初期配向を決めるための配向膜１１２が形成される。配向膜１１２の配向処理はＴＦＴ基板１００側の配向膜１１２と同様、ラビング法あるいは光配向法が用いられる。
【００３６】
図５において、ＴＦＴ基板と対向基板の間隔を維持して、液晶層の厚さを一定に保つために、柱状スペーサ６０が形成されている。柱状スペーサ６０は、対向基板２００のオーバーコート膜２０３の上に形成されているか、オーバーコート膜２０３と同時に形成される場合もある。柱状スペーサ６０が形成された部分では、液晶分子の配向が乱れ、光漏れの原因となるため、対向基板２００には対応する部分にブラックマトリクス２０２が形成されている。
【００３７】
なお、以上の構成は例であり、例えば、品種によってはＴＦＴ基板１００において、コンタクト電極１０７あるいは映像信号線２０との間にＳｉＮ等による無機パッシベーション膜が形成されている場合もある。
【００３８】
図６は、図４、５で示すような、半導体層にＰｏｌｙ−Ｓｉ膜を用い、トップゲートタイプのＴＦＴを形成した場合の各電極に印加される電圧の例である。図６においてＧＮＤはグラウンド電位を示し、＋ＳＩＧと−ＳＩＧは映像信号のプラス側最大値とマイナス側最大値を示す。映像信号は周期的に極性を変えて画素電極１１１に印加される。Ｖｃｏｍはコモン電極１０９に印加される電圧であり、通常は一定である。ＶＧＴはゲート電極１０５（走査線１０）に印加されるゲート信号の電圧であり、通常は−８Ｖが印加され、ＴＦＴをＯＮする時のみ、＋９Ｖが印加される。
【００３９】
図７は、半導体層としてａ−Ｓｉを用いたボトムゲートタイプのＴＦＴを用いた液晶表示装置における各電極に印加される電圧の例を示すものである。図７においてＧＮＤはグラウンド電位を示し、＋ＳＩＧと−ＳＩＧは映像信号のプラス側最大値とマイナス側最大値を示す。映像信号は周期的に極性を変えて画素電極に印加される。Ｖｃｏｍはコモン電極に印加される電圧であり、通常は一定である。ＶＧＴはゲート電極（走査線）に印加されるゲート信号の電圧であり、通常は−１３Ｖが印加され、ＴＦＴをＯＮする時のみ、＋１６Ｖが印加される。
【００４０】
図６、７に示すように、各走査線（ゲート電極）に印加されるゲート信号の電圧は、走査線が選択される時以外は、常に大きな−の電位が印加されている。言い換えれば、殆どの時間はマイナス電位である。本発明は、このマイナス電位をイオンのトラップとして利用するものである。
【００４１】
図８は、本発明の特徴を示す液晶表示装置の画素部の平面図である。図８が図４と異なる点は、コモン電極１０９の形成範囲である。図８において、コモン電極１０９は、スルーホール１３０脇のコモン電極と同層で形成されたブリッジ電極によって上下が接続されている。上側のコモン電極１０９と下側のコモン電極１０９の接続は、画素毎である必要はなく、たとえば３画素に２か所の接続で良い。このため、全ての画素毎には、コモン電極１０９間のブリッジ電極が存在しないので、水平方向の画素ピッチを小さくすることが出来る。
【００４２】
図８の特徴は、平面で視て、走査線１０を挟んで、コモン電極１０９が大きく開口している点である。図８において、走査線１０の端部とコモン電極１０９の端部の距離はｄ１である。このように、平面で視て、走査線１０からコモン電極１０９の端部を後退させることによって、大きなマイナス電位であるゲート電圧が液晶層３００に浸透し、イオンをこの部分に集めることが出来る。本発明では、このような場所が走査線１０に沿って一様に形成されているために、イオンが走査線１０に沿ってトラップされる。イオンが過度に集積すると、この部分の液晶層の透過率が下がり、黒シミが発生するが、走査線１０に沿った領域は、ブラックマトリクス２０２で覆われているため、表示に影響はなく、表示むらが発生することを防止することが出来る。
【００４３】
図９は、図８のＢ−Ｂ断面図である。図９が図５と異なる点は、ゲート電極１０５（走査線１０）に対応する部分において、コモン電極１０９が存在していない点である。すなわち、コモン電極１０９が存在しないので、ゲート電圧が液晶層３００に浸透し、イオンを集積することが出来る。図９において、左側のゲート電極１０５の上には、映像信号線２０が存在しているが、これは、走査線１０と映像信号線２０がクロスしている部分であり、走査線１０の大部分は映像信号線２０とはオーバーラップしていない。したがって、ゲート電圧は液晶層３００に浸透することが出来る。
【００４４】
図１０は、本発明の原理を示す断面図である。図１０では、説明をわかりやすくするために、一部の層は省略されている。図１０において、ＴＦＴ基板１００の上にゲート電極１０５（走査線１０）が形成され、これを覆って層間絶縁膜１０６が形成されている。層間絶縁膜１０６の上に有機パッシベーション膜１０８が形成され、有機パッシベーション膜１０８には、画素電極１１１とＴＦＴと接続するコンタクト電極１０７との接続のためにスルーホール１３０が形成されている。
【００４５】
有機パッシベーション膜１０８の上にはコモン電極１０９が形成されているが、コモン電極１０９は、平面で視てゲート電極１０５（走査線１０）付近では後退しており、開口となっている。このようにゲート電極１０５（走査線１０）の上にコモン電極１０９が存在していないので、ゲート電極１０５（走査線１０）からの電界が液晶層３００に浸透し、イオン５をコモン電極１０９の開口部にある容量絶縁膜１１０上に集めることが出来る。
【００４６】
本発明の十分な効果を得るためには、ゲート電極１０５（走査線１０）の端部からコモン電極１０９の端部までの距離ｄ１が重要である。距離ｄ１は３μｍ以上であることが望ましく、さらには、ゲート電極１０５（走査線１０）の上端から、コモン電極１０９が形成されている層（図１０では有機パッシベーション膜１０８）の上端までの距離ｈ１よりも大きいことが望ましい。
【００４７】
図１１および図１２は、本発明の効果を示す電界シミュレーションの結果である。図１１は、比較例であり、コモン電極１０９の開口が小さい場合である。図１１の左側は、シミュレーションで用いた層構造である。図１１において、ＴＦＴ基板１００の上にゲート電極１０５が形成され、これを覆って層間絶縁膜１０６が形成され、その上にコンタクト電極１０７が形成されている。コンタクト電極１０７を覆って有機パッシベーション膜１０８が形成され、その上にコモン電極１０９が形成され、これを覆って容量絶縁膜１１０が形成され、その上に画素電極１１１が形成されている。一番上の層は配向膜１１２であり、その上に液晶層３００が形成され、液晶層３００を挟んで、対向基板２００側にはオーバーコート膜２０３が形成されている。
【００４８】
図１１の右側は、左側の層構造において、ゲート電極１０５（走査線１０）にＴＦＴをＯＮにするためのゲート信号を印加していない場合の等電位線を示すものである。図１１において、等電位線Ｖ１の電位が最も低く、Ｖ２、Ｖ３、Ｖ４となるにしたがって、電位が高くなる。Ｖ１が最もゲート電圧に近い。すなわち、等電位線Ｖ１、Ｖ２等が液晶層に浸透すれば、顕著なイオントラップが期待できるが、比較例では、Ｖ１乃至Ｖ４はほとんど、液晶層には浸透せず、イオンをトラップする効果はほとんどない。
【００４９】
図１２は、本発明によるイオントラップ効果を示すシミュレーションである。図１２の左側の層構造は図１１と同じであるが、図１１と異なる点は、コモン電極１０９および画素電極１１１が左側に後退し、コモン電極１０９の開口が大きく形成されていることである。図１２の右側は、左側の層構造において、ゲート電極１０５（走査線１０）にＴＦＴをＯＮにするためのゲート信号を印加していない場合の等電位線を示すものである。
【００５０】
図１２の右側の図において、等電位線Ｖ３、Ｖ４は、液晶層中に大きく浸透しており、等電位線Ｖ１、Ｖ２も液晶層中に浸透している。すなわち、液晶層３００中のイオンをトラップする効果は、図１１の場合に比べて極めて大きい。このように、本発明によれば、コモン電極１０９の範囲を変えるだけで、イオントラップの効果を大きく向上させることが出来る。
【００５１】
図１３は、本発明の具体的な構成を示す平面図である。図１３では、図をわかりやすくするために、画素電極、半導体層、スルーホール等は省略されている。一方、対向基板に形成されているブラックマトリクス（遮光膜）２０２の範囲は、ハッチングで示されている。
【００５２】
図１３において、横方向に走査線１０が延在し、縦方向に映像信号線２０が延在し、走査線１０と映像信号線２０で囲まれた部分が画素になっている。走査線１０付近には、ＴＦＴ、スルーホール、柱状スペーサ等が形成されており、遮光される領域である反面、光漏れが発生しやすい領域でもあるため、この部分に対応して、対向基板側にブラックマトリクス２０２が形成されている。
【００５３】
柱状スペーサ６０は全ての画素に形成されているわけではないが、柱状スペーサ６０の付近では、圧力によって柱状スペーサ６０が動いたり、液晶分子の配向が乱れたりするので、柱状スペーサ６０の部分に対応したブラックマトリクス２０２の幅は大きくなっている。
【００５４】
図１３の特徴は、平面で視て、コモン電極１０９が走査線１０の端部よりも外側に離れて形成されていることである。これによって、走査線１０の上側に開口部が広く形成され、走査線１０によって形成される電界が液晶層中に浸透しやすくなっている。走査線１０の端部からコモン電極１０９の端部までの平面での距離はｄ１であり、ｄ１の値は、図１０で説明したとおりである。
【００５５】
図１３において、柱状スペーサ６０の下側にはコモン電極１０９は形成されておらず、また、柱状スペーサ６０の周辺にもコモン電極１０９は形成されていない。すなわち、柱状スペーサ６０が形成されている部分では、ブラックマトリクス２０２の幅が大きくなっているので、コモン電極１０９の開口の幅を広げても、光漏れの問題はないからである。一方、柱状スペーサ６０付近において、コモン電極１０９の開口を大きくしたことによって、この部分でのイオントラップの効果をさらに向上させることが出来る。
【００５６】
柱状スペーサ６０は全ての画素に形成されているわけではない。一方、柱状スペーサ６０が形成されている部分では、ブラックマトリクス２０２の幅が大きくなっているために、画素の透過率が小さくなる。これは、輝度むら、あるいは、色むら等を引き起こす可能性がある。これを防止するために、柱状スペーサ６０が形成されていない画素において、ブラックマトリクス２０２の幅を大きくし、各画素の透過率のバランスをとる場合がある。
【００５７】
図１４は、この構成の例を示す平面図である。図１４において、柱状スペーサ６０が形成されていない画素は、ブラックマトリクス２０２の幅がｄ２だけ大きくなっている。図１４では、ブラックマトリクス２０２の幅が大きくなった分、走査線１０の端部とコモン電極１０９の端部の間隔もｄ１から（ｄ１＋ｄ２）のように大きくすることによって、ゲート信号の印加によって発生する電界の液晶層への浸透効果をより大きくしている。
【００５８】
このように、本発明によれば、コモン電極１０９の形成範囲を変化させるだけで、各画素におけるイオントラップの効果を上げることが出来、特定の場所における黒シミを防止することが出来る。また、この効果を得るための製造コストの増大もほとんど生じないという利点も有する。
【実施例２】
【００５９】
図１５は、本発明の実施例２の原理を示す断面図である。実施例２の特徴は、ゲート電極１０５の上方の有機パッシベーション膜１０８に凹部を形成し、この部分において、イオン５をトラップすることである。有機パッシベーション膜１０８において、層が薄くなった部分１０８１では、ゲート電圧の影響をより強くすることが出来るので、イオン５のトラップ効果を向上させることが出来る。
【００６０】
図１５は、わかりやすくするために、一部の層は省略されている。図１５において、ＴＦＴ基板１００の上にゲート電極１０５（走査線１０）が形成され、これを覆って層間絶縁膜１０６が形成され、その上にコンタクト電極１０７が形成されている。コンタクト電極１０７を覆って有機パッシベーション膜１０８が形成され、その上にコモン電極１０９が形成され、これを覆って容量絶縁膜１１０が形成され、その上に画素電極１１１が形成されている。
【００６１】
本実施例でも、実施例１と同様、ゲート電極１０５の上には、コモン電極１０９の開口部が広く形成されている。これに加えて本実施例では、コモン電極１０９の開口部では、有機パッシベーション膜１０８が薄くなっている。有機パッシベーション膜が薄くなっている部分１０８１では、他の部分よりもゲート電極１０５から発生する電界の影響をより強く受ける。したがって、この部分にはイオン５が集積しやすい。すなわち、より効率的にイオン５をトラップすることが出来る。
【００６２】
図１５において、本実施例の効果を十分に出すためには、有機パッシベーション膜１０８１の凹部１０８１の深さｔ２はある程度の値が必要である。ｔ２は、好ましくは１μｍ以上である。また、有機パッシベーション膜１０８１の厚さをｔ１とした場合、ｔ２≧（ｔ１）/３、より好ましくは、ｔ２≧（ｔ１）/２である。図１５では、画素電極１１１とコンタクト電極１０７との接続のためのスルーホール１３０と有機パッシベーション膜１０８の凹部１０８１がつながっているが、必ずしも、その必要はなく、有機パッシベーション膜１０８の凹部１０８１とスルーホール１３０が独立に形成されていてもよい。
【００６３】
図１６および図１７は、本実施例の効果を示す電界シミュレーションの結果である。図１６は、コモン電極１０９には、ゲート電極１０５（走査線１０）に対応する部分には広い開口部が形成されているが、有機パッシベーション膜１０８は平坦である。図１６の左側は、シミュレーションで用いた層構造である。図１６において、ＴＦＴ基板１００の上にゲート電極１０５（走査線１０）が形成され、これを覆って層間絶縁膜１０６が形成され、これを覆って有機パッシベーション膜１０８が形成されている。
【００６４】
有機パッシベーション膜１０８の上にはコモン電極１０９が形成され、コモン電極１０９は、ゲート電極１０５（走査線１０）の上方において、広い開口部が形成されている。コモン電極１０９の上には液晶層３００が存在し、液晶層３００を挟んで、対向基板２００側にはオーバーコート膜２０３が形成されている。
【００６５】
図１６の右側の図は、左側の図に示す層構造において、ゲート電極１０５（走査線１０）にＴＦＴをＯＮにするためのゲート信号が印加されていない場合の等電位線を示すものである。図１１において、等電位線Ｖ１の電位が最も低く、Ｖ２、Ｖ３、Ｖ４となるにしたがって、電位が高くなる。Ｖ１が最もＴＦＴをＯＮにするためのゲート信号が印加されていない場合のゲート電圧に近い。すなわち、等電位線Ｖ１、Ｖ２等が液晶層に浸透すれば、顕著なイオントラップが期待できる。
【００６６】
図１６に示すシミュレーションでも、電位Ｖ３、Ｖ４が液晶層に浸透し、イオントラップに対してある程度の効果がある。ゲート電極１０５（走査線１０）の上にコモン電極１０９の開口を大きく形成した効果である。
【００６７】
図１７は、本実施例によるイオントラップ効果を示すシミュレーションである。図１７の左側の層構造は図１１と同じであるが、図１１と異なる点は、有機パッシベーション膜１０８に凹部１０８１が形成されている点である。図１７において、有機パッシベーション膜１０８の凹部１０８１の深さは、有機パッシベーション膜１０８の厚さの１／２である。
【００６８】
図１７の右側の図は、図１７の左側の層構造において、ゲート電極１０５にゲート信号が印加されていない場合の等電位線である。図１７において、有機パッシベーション膜１０８の凹部１０８１には、電位Ｖ２が浸透しているのみでなく、最も低い電位であるＶ１も浸透している。すなわち、有機パッシベーション膜１０８の凹部１０８１は、非常に強いイオントラップ効果を有している。
【００６９】
図１８は、本実施例の具体的な構成を示す平面図である。図１８では、図をわかりやすくするために、画素電極、半導体層、スルーホール等は省略されている。一方、対向基板に形成されているブラックマトリクス（遮光膜）２０２の範囲は、ハッチングで示されている。図１８は、点線で示す有機パッシベーション膜凹部１０８１が形成されている他は、図１３と同じである。
【００７０】
図１８において、平面で視て、走査線１０、および、走査線の端部とコモン電極１０９の端部の間において、有機パッシベーション膜凹部１０８１が形成されている。有機パッシベーション膜凹部１０８１は、複数の画素にまたがって形成されている。これによって、走査線１０の上方において、コモン電極１０９の開口が大きく形成されたことの効果に加えて、有機パッシベーション膜１０８の凹部１０８１における電位によって、イオンに対するトラップ効果を大幅に増すことが出来る。
【００７１】
図１８において、有機パッシベーション膜凹部１０８１の幅ｗは３μｍ以上であることが望ましい。あるいは、走査線１０の幅よりも大きいことが望ましい。なお、ｗは、図１７に示すように、液晶層に近い側での値である。また、有機パッシベーション膜凹部１０８１の幅は、あまり大きいと液晶の配向に影響を与えるので、（走査線１０の幅＋走査線の端部と画素電極の端部の間隔ｄ１）よりも小さいことが望ましい。
【００７２】
一方、有機パッシベーション膜１０８の凹部１０８１は、柱状スペーサ６０が形成されている画素には形成しないほうが良い。有機パッシベーション膜凹部１０８１に柱状スペーサ６０が落ち込むとＴＦＴ基板と対向基板の間隔の規定が困難になるからである。
【００７３】
図１９は本実施例の他の形態を示す平面図である。図１９が図１８と異なる点は、有機パッシベーション膜凹部１０８１が画素毎に離散して形成されていることである。つまり、各画素に形成された凹部１０８１と凹部１０８１の間に有機パッシベーション膜１０８が残されている。凹部１０８１によって、液晶の配向が強い影響を受ける場合は、図１９のような構成としてもよい。
【００７４】
図２０は、本実施例のさらに他の形態を示す平面図である。図２０が図１８と異なる点は、画素に形成されているスルーホール１３０と有機パッシベーション膜凹部１０８１を連続して形成することである。すなわち、図１５に示す断面図と同様な態様となる。
【００７５】
有機パッシベーション膜１０８は厚いので、スルーホール１３０の径は大きくなる。スルーホール１３０と有機パッシベーション膜１０８の凹部１０８１を別々に作ると、画素としての透過率を大きくすることが出来なくなる。そこで、本実施形態のように、スルーホール１３０と有機パッシベーション膜凹部１０８１を連結すれば、隔絶のために土手を形成する必要がなくなるので、画素の透過率を向上させることが出来る。
【００７６】
このように、本実施例によれば、イオントラップ効果をさらに向上させることが出来るで、イオンの集積による黒シミを防止することが出来る。また、本実施例における有機パッシベーション膜凹部１０８１も有機パッシベーション膜１０８にスルーホール１３０を形成する時に同時に形成することが出来るので、製造コストの上昇はほとんどない。
【００７７】
以上の説明では、主として、ＴＦＴがトップゲートの場合について説明したが、ＴＦＴがボトムゲートの場合にも同様に適用することが出来る。また、以上の説明では、ＩＰＳはコモン電極が下側で画素電極が上側の場合について説明したが、これとは逆に、画素電極が下側で、コモン電極が上側の場合のＩＰＳについても適用することが出来る。さらに、以上の説明ではＩＰＳ方式の液晶表示装置について説明したが、本発明は、ＩＰＳ以外の液晶表示装置についても適用することが出来る。
【符号の説明】
【００７８】
１…イオンの集積箇所、  ２…イオンの移動方向、  ３…表示むら、  ５…イオン、  １０…走査線、  ２０…映像信号線、  ６０…柱状スペーサ、  ７０…画素、  １００…ＴＦＴ基板、  １０１…第１下地膜、  １０２…第２下地膜、  １０３…半導体層、  １０４…ゲート絶縁膜、  １０５…ゲート電極、  １０６…層間絶縁膜、  １０７…コンタクト電極膜、  １０８…有機パッシベーション膜、  １０９…コモン電極、  １１０…容量絶縁膜、  １１１…画素電極、  １１２…配向膜、  １２０…スルーホール、  １３０…スルーホール、  １４０…スルーホール、  １６０…シール材、  １７０…端子部、  ２００…対向基板、  ２０１…ブラックマトリクス、  ３００…液晶層、  ３０１…液晶分子、  １０００…表示領域、  １１００…額縁領域、  １３０１…ホール電極、  １０８１…有機パッシベーション膜凹部、  Ｒ…赤画素、  Ｇ…緑画素、  Ｂ…青画素
【図１】
2017219615.tif 000003
【図２】
2017219615.tif 000004
【図３Ａ】
2017219615.tif 000005
【図３Ｂ】
2017219615.tif 000006
【図４】
2017219615.tif 000007
【図５】
2017219615.tif 000008
【図６】
2017219615.tif 000009
【図７】
2017219615.tif 000010
【図８】
2017219615.tif 000011
【図９】
2017219615.tif 000012
【図１０】
2017219615.tif 000013
【図１１】
2017219615.tif 000014
【図１２】
2017219615.tif 000015
【図１３】
2017219615.tif 000016
【図１４】
2017219615.tif 000017
【図１５】
2017219615.tif 000018
【図１６】
2017219615.tif 000019
【図１７】
2017219615.tif 000020
【図１８】
2017219615.tif 000021
【図１９】
2017219615.tif 000022
【図２０】
2017219615.tif 000023