(57)【要約】【課題】NOR型フラッシュメモリにおいてセルサイズの微細化を図る。【解決手段】半導体基板にU字型の溝を設け、その溝内に２層目を電荷蓄積層とする３層絶縁膜のゲート絶縁膜を設け、その上にゲート電極を設け、溝の両端にソース及びドレイン拡散層を設け、MOS型メモリセルトランジスタを形成する。U字型溝を埋め込む該ゲート電極の上面はソースとドレイン拡散層の上面より下に有り、ゲート電極の上には絶縁膜が積まれている。U字型溝と直交する方向に素子分離用トレンチ溝が形成されて、厚い絶縁膜が埋めこめられて、ソース、ドレインを伴うU字型溝と分離用トレンチ溝が行列方向に配置され、メモリセルアレイを構成する。U字型溝中のゲート電極はトレンチ溝で隔てられた両隣のメモリセル間で繋がっており、ワード線となる。電荷蓄積層は例えばシリコン窒化膜であり、その場合SONOS型不揮発性メモリセルとなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
P型シリコン基板上に電荷蓄積層と制御ゲートが積層され、あるいは、P型シリコン基板上にNウェルを設け、さらにその上にPウェルを設け、Pウェル上に電荷蓄積層と制御ゲートが積層され、電荷蓄積層と基板間の電荷の授受によりデータ書き換えを行うメモリセルを配列して構成される不揮発性半導体メモリ装置において、電荷蓄積層と制御ゲートがシリコン基板の溝部に埋め込まれて、且つメモリセルのソースとドレインとなる基板と反導電型の拡散層の上端は制御ゲートの上端より上部に位置し、制御ゲート上面とソース，ドレイン上面との間に絶縁膜を有することを特徴とする不揮発性メモリ。
【請求項２】
ビット線ないしソース線は各メモリセルのソースないしドレインに接続されるが、ソースとドレインのビット線ないしソース線へのコンタクト領域と制御ゲートとの上面から見た距離が0.５ミクロンメートル以下、ないしコンタクト領域と制御ゲート領域が重なる事を特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
ビット線とそれに直交するソース線がメモリセルアレイ内に有り、ビット線が各メモリセルのドレインとコンタクト部を介して電気的に接続して、ソース線が各メモリセルのソースとコンタクト部を介して電気的に接続している事を特徴とする請求項１,２記載の不揮発性半導体メモリ。
【請求項４】
２本の並行するビット線対がメモリセルアレイ内に有り、第１のビット線が各メモリセルのドレインとコンタクト部を介して電気的に接続して、第２のビット線が各メモリセルのソースとコンタクト部を介して電気的に接続している事を特徴とする請求項１,２記載の不揮発性半導体メモリ。
【請求項５】
２本の並行するビット線対がメモリセルアレイ内に有り、第１のビット線が各メモリセルのドレインとコンタクト部を介して電気的に接続しており、第２のビット線は各メモリセルのソースとコンタクト部を介して電気的に接続していて、且つ第２のビット線は異なる第１ビット線と接続している隣接メモリセルのソース部とも電気的に接続している事を特徴とする請求項１,２記載の不揮発性半導体メモリ。
【請求項６】
電荷蓄積層としてシリコン窒化膜, シリコン膜, 金属酸化膜, シリコン微粒子, 金属微粒子を用いた事を特徴とする請求項１から５記載の不揮発性半導体メモリ。
金属酸化膜としては、ハフニウム酸化膜, アルミ酸化膜, タンタル酸化膜などが挙げられる。
【請求項７】
メモリセルの制御ゲートを高電位とする事でソースとドレイン或いはシリコン基板から電荷蓄積層へ電子注入を行う、又はメモリセルのソースとドレイン間に所定の電位差を設け、制御ゲートをソースより高電位にする事でドレイン近傍の高エネルギー電子を電荷蓄積層へ電子注入を行う事を特徴とする請求項１から６記載の不揮発性半導体メモリ。
【請求項８】
メモリセルのシリコン基板の電位を制御ゲートより高電位にする事で電荷蓄積層からシリコン基板へ電子を抜く、又はメモリセルのソースないしドレインの電位を制御ゲートより高電位にする事で電荷蓄積層からソースないしドレインへ電子を抜く事により消去を行う事を特徴とする請求項１から７記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書き換え可能な不揮発性半導体記憶装置であるフラッシュメモリの構造とその読み出し、書き込みおよび消去法に関するものである。
【背景技術】
【０００２】
現時点において様々なNOR型フラッシュメモリの提案や実用化がされている。第２９図に示すように、主なフラッシュメモリの記憶素子として、フローティングゲートタイプ, SONOSタイプ が実用化されている（非特許文献１）。またフラッシュメモリの構造として、１トランジスタ、１．５トランジスタ、２トランジスタ及び３トランジスタ形状が実用化されている。それぞれ長所や短所が存在するが、セルサイズに注目すると、１トランジスタに比べ、１．５トランジスタ、２トランジスタ及び３トランジスタ形状はトランジスタ数の増加によるセルサイズの増大という短所が存在する。また１．５トランジスタ形状は、構造の複雑さに伴うコスト増が大きい。１トランジスタでのフローティングゲート型は一括消去のNOR型フラッシュメモリとしては広く使われているが、この構造もメモリセルの微細化が困難であった。
【０００３】
第３０図に従来のSONOSの１トランジスタ型NOR型フラッシュメモリの断面図を、第３１図にそのメモリセルアレイの回路を示す（非特許文献２）。第３０図に示すメモリセル３０は、電荷蓄積層を備えたMOSトランジスタであり、P型シリコン基板３１上に、3層の絶縁膜よりなるゲート絶縁膜３３とゲート電極３２（以降、制御ゲートと記す）を順次形成した領域をチャンネルとし、その両側に厚い絶縁膜３６をゲート絶縁膜３３を間に挟んで基板３１にN型拡散層を形成してソース３４及びドレイン３５としており、ゲート絶縁膜３３は基板側よりシリコン酸化膜３３−１、シリコン窒化膜３３−２、シリコン酸化膜３３−３の３層からなり、シリコン窒化膜３３−２が電荷蓄積層である。
【０００４】
第３１図は、第３０図のメモリセル３０を行列状に配置したメモリセルアレイ４０を示す。このメモリセルアレイの行列配置において、制御ゲート３２を各々行方向に共通に接続したワード線３７と、ソース３４あるいはドレイン３５を列方向に共通に接続したソース線３９及びビット線３８により当該メモリセルアレイ４０は制御される。なお、ソース線３９及びビット線３８は拡散層で形成される。
【０００５】
メモリセル３０の書き込みにホットエレクトロン注入を行う際にドレイン３５に4V以上の高電圧を与え、ソース３４には0Vないし0Vに近い正の電位を与え、選択された制御ゲート３１には10V近くの高電圧を与える。それによりドレイン３５近傍で高いエネルギーを持つ電子が発生し、その一部分が電荷蓄積層のシリコン窒化膜３３−２に注入される。ここで、メモリセルアレイ４０で、ワード線３７−１、ビット線３８−１及びソース線３９−２が選択されてワード線３７−１に10V、ビット線３８−１に4V及びソース線３９−２に0Vが印可され、一方、非選択ワード線３７−２，３７−３には0V、非選択ビット線及びソース線はフローティングにして、選択メモリセルMC０１に書き込む場合を考えると、非選択メモリセルMC０２及びMC０３では、非選択ワード線は0Vであり、メモリトランジスタとしてオフ状態であるがビット線とソース線間には4Vが印可された状態となる。すなわち、制御ゲート３２が0Vで、ドレイン３５とソース３４間電圧が4Vの状態ができる。しかし、メモリセルトランジスタ３０のチャネル長Lを短くするとドレイン３５とソース３４間でパンチスルーが起こり、非選択にもかかわらず電流が流れてしまう。これを防ぐためにチャネル長Lは短く出来なかった。又各メモリセルのドレインは高濃度のN型不純物がドープされ、ドープ後の熱工程により拡散し、ドレイン部の面積縮小は困難であった。故にメモリセルの面積縮小に限界が有った。このように１トランジスタ構造はシンプルで安価な構造であるが、ドレインとソース間でのパンチスルーが問題となり、メモリセルの面積縮小に限界が有った。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Hideto Hidaka. “Evolution of Embedded Flash Memory Technology for MCU”, in IEEE ICICDT 2011, Tech. dig.
【非特許文献２】E. Maayan, et al, “A 512Mb NROM Flash data storage memory with 8MB/s data rate”, IEEE ISSCC, Tech. dig., pp. 76 - 77, 2002.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上の様に従来技術ではセルサイズの微細化可能で安価なフラッシュメモリの製造が困難であった。本発明はこの問題点を解決したNOR型フラッシュメモリを提供する事を目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかるフラッシュメモリでは、半導体基板上の一部にU字型の溝を設け、その溝内に三層の絶縁膜を積層した絶縁膜を設け、中間の絶縁膜はシリコン窒化膜とする。絶縁膜の上部に電気抵抗の小さい材料を設け、ゲート電極とする。溝の両端には半導体基板と逆の導電型の半導体領域を設けソースとドレインとする。以上のソース、ドレインとその間のU字型溝上の絶縁膜とゲート電極でMOS型トランジスタを形成する。又ゲート電極の上部は上記の複数のソースとドレイン拡散層の上面より下に有り、ゲート電極の上には絶縁膜が積まれている。U字型溝の別の両端には素子分離用に半導体基板にトレンチ溝が形成されて、溝内には厚い絶縁膜が埋めこめられており、トレンチ溝は同じ溝幅の長いラインとなっている。又トレンチ溝を隔てて別のU字型溝とソース、ドレインの拡散層が形成されていて、上記のものとソースとドレインが電気的に絶縁されたMOS型トランジスタとなる。ゲート電極はトレンチ溝で隔てられた両隣のMOS型トランジスタ間で繋がっており、共有ゲート材となる。本構造で複数のMOS型トランジスタはシリコン窒化膜に電荷が注入ないし除去されると閾値が変わり、不揮発性メモリセルとなる。
またU字型溝の側面と下部において異なる不純物分布とする事を可能とし、U字型MOSトランジスタの側面と下部において異なる閾値とする事を可能とする。
【発明の効果】
【０００９】
本発明によれば、ソース拡散層とドレイン拡散層の間の距離はメモリセルトランジスタのチャネル長とは独立に決められ、かつ制御ゲート下のチャンネル長はU字型をしているので、実行チャンネル長を長く出来短チャンネル効果を低減できるため、ソース拡散層とドレイン拡散層間距離を小さく詰める事ができるので、メモリセル面積の縮小が可能になる。また、ソースとドレインそれぞれに電位を与えるための接続電極とゲート電極の横方向の間の距離を詰める事が出来るのでソース拡散層とドレイン拡散層の面積を小さく出来、同じくセル面積の縮小が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明のフラッシュメモリセルアレイの基本構造を示す鳥瞰図であって、第１から第７実施形態に使用する。
【図２】第１図に対応する平面図。
【図３】本発明の第１、第２の実施形態のフラッシュメモリセルアレイを示す平面図。
【図４】第１、第２の実施形態のフラッシュメモリセルアレイの回路図。
【図５】第３図のAーA’断面図。
【図６】第３図のBーB’断面図。
【図７】第３図のCーC’断面図。
【図８】第３図のDーD’断面図。
【図９】第３、４、５の実施形態のフラッシュメモリセルアレイを示す平面図。
【図１０】第３、４、５の実施形態のフラッシュメモリセルアレイの回路図。
【図１１】第９図のAーA’断面図。
【図１２】第９図のBーB’断面図。
【図１３】第９図のCーC’断面図。
【図１４】第９図のDーD’断面図。
【図１５】第６、第７の実施形態のフラッシュメモリセルアレイを示す平面図。
【図１６】第６、第７の実施形態のフラッシュメモリセルアレイの回路図。
【図１７】第１５図のAーA’断面図。
【図１８】第１５図のBーB’断面図。
【図１９】第１５図のCーC’断面図。
【図２０】第１５図のDーD’断面図。
【図２１】第１から第７の実施形態のフラッシュメモリのウェル構造を示す。
【図２２】第１表に対応する回路図
【図２３】第２表に対応する回路図
【図２４】第３表に対応する回路図
【図２５】第４表に対応する回路図
【図２６】第５表に対応する回路図
【図２７】第６表に対応する回路図
【図２８】第７表に対応する回路図
【図２９】従来例のメモリセルの種類を示す図
【図３０】従来例のメモリセルの断面図
【図３１】第３０図に対応する従来例の回路図
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下では１トランジスタ型フラッシュメモリを例として説明しているが、本発明はそれに限定するものでない。
【実施例１】
【００１２】
第１図は第１の実施形態のメモリセルアレイの構造を示す鳥瞰図である。又第２図はその平面図を示す。Pウェル２に素子分離溝５及び埋め込み絶縁膜（図示せず）が形成され、次にワード線３がU字溝形成、ゲート絶縁膜４形成後に電極材料が埋め込まれて形成され、そしてソース及びドレイン領域１にN型拡散層が形成される。このN型拡散層１が各メモリセルのソースあるいはドレインとなる。各ワード線３がN型拡散層１より下に位置し、線状に形成される。素子分離溝５はワード線３と直行するように線状に設けられる。素子分離溝５の下端はワード線３より下部に有り、上端はワード線より上部に有り、隣接するソースあるいはドレイン拡散層を各々分離する。素子分離領域５とワード線３が交差する箇所ではワード線３が素子分離溝５を貫通する様に１直線に延びる。ワード線３の下部と側面をゲート絶縁膜４が覆う。ゲート絶縁膜４は例えば３層の絶縁膜から成り、第２層目の絶縁膜４−２はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積する。第２図で四角の破線で囲った領域は１つのメモリセルに対応する領域と成る。
【００１３】
１つのN型拡散層１は隣り合うメモリセルとで共有しており、又１つのメモリセルにはワード線３を挟んで独立した２つのN型拡散層が設けられている。N型拡散層１上にはビット線６へのコンタクト部７ないしソース線８へのコンタクト部９が設けられるが、ワード線３より上に位置しており、ワード線の上部は絶縁膜でカバーされているので、例え当該コンタクト部７あるいは９の位置が少しずれて拡散層１からはみ出したとしても、ワード線と電気的に接触する事は無く、ワード線とこれらのコンタクト部との距離を空ける必要は無く、セル面積縮小が可能となる。また、各メモリセルにおいてワード線３は制御ゲートとしての役割を果たす。本ゲートがU字型の形状を有するため制御ゲートの実行チャンネル長は長くなり、短チャンネルによるパンチスルー現象は抑えられる。それにより制御ゲート幅（ソースとドレインの間隔に相当）の縮小が可能となる。
【００１４】
第２１図にセルアレイと周辺回路部を内包したシリコン基板の構造を示す。周辺回路部はP型シリコン基板１９上に形成される。セルアレイ領域はP型シリコン基板１９上にセル部Nウェル２０を設け、その内部にセル部Pウェル２を設ける。メモリセルはセル部Pウェル２上に形成する。P型シリコン基板表１９の電位はP型シリコン基板コンタクト用P型拡散層２４に0Vを与えて固定する。セル部Nウェル電位２５はセル部Nウェル部コンタクト用N型拡散層２２経由で与え、セル部Pウェル電位２６はセル部Pウェル部コンタクト用P型拡散層２３経由で与える。
【００１５】
第３図にビット線とソース線の配線を含めた平面図を示す。破線で囲まれた箇所が１メモリセルの領域となる。ビット線６とソース線８は互いに直行して走る金属配線であり、N型拡散層１より上部に位置し、ビット線６の金属配線はソース線８の金属配線より上に位置する。ビット線コンタクト７は各メモリセル内の１つのN型拡散層１と金属配線であるビット線６の間を電気的に接続する。ソース線コンタクト９は各メモリセル内の他のN型拡散層１と金属配線であるソース線８の間を電気的に接続する。ワード線３はソース線８と平行して走り、ビット線とは直行する。素子分離領域５はビット線６と平行して走る。
【００１６】
第４図に、第３図に対応するメモリセルアレイの回路図を示す。破線で囲まれた領域が１つのメモリセル領域である。複数のメモリセルが並びメモリセルアレイを形成する。ワード線３は１つのメモリセルトランジスタに於いて制御ゲートとなる。メモリセルアレイには複数のワード線３が平行に走り、当該ワード線３下にはゲート絶縁膜４が設けられている。ゲート絶縁膜４は多層絶縁膜であり、例えば３層の絶縁膜から成り、第２層目の絶縁膜４−２はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積できる。メモリセルトランジスタの拡散層１のドレイン部はビット線６に接続しており、又ソース部はソース線８に接続している。各ドレイン部とソース部は拡散層１が１つ置きに割り当てられ、各ビット線６は横方向に並んだドレイン部の拡散層１をコンタクト７で共通に接続したもので、ソース線８は縦方向に並んだソース部の拡散層１をコンタクト９で共通に接続した配線をさらにすべて接続したものとなっている。
【００１７】
第５図に第３図のA−A’の断面図を示す。メモリセル領域のPウェル２の上に素子分離領域５が設けられているが、第５図は平行に走る複数の素子分離領域５に直交する面で切った断面図になっている。素子分離溝５の上にゲート絶縁膜４とワード線３が水平に走り、ワード線３上には絶縁膜１０が敷かれている。さらにその上に配線層間絶縁膜１１が形成されている。又配線層間絶縁膜１１上には複数のビット線６が形成されている。ゲート絶縁膜４で第２層の絶縁膜４−２は電荷蓄積層である。第五図はまた、平行に走る複数のビット線６に直交する面で切った断面図になっている。
【００１８】
第６図に第３図のB−B’の断面図を示す。B−B’の位置では、ワード線は見えず、各N型拡散層１に各１つのソース線コンタクト９が配置され、ソース線８に接続される。第７図に第３図のC−C’の断面図を示す。C−C’断面はビット線６中央に沿った断面なので、拡散層１とU字型ワード線３の断面が交互に現れる。メモリセル領域のPウェル２がU字型にエッチングされ、U字型溝にまずゲート絶縁膜４が堆積され、次にワード線電極３が埋め込まれる。そしてワード線３上には絶縁膜１０が敷かれている。１つ置きのN型拡散層１にビット線コンタクト７が配置され、ビット線６に接続されている。第８図に第３図のDーD’の断面図を示す。DーD’断面部は素子分離溝５中央に沿っての断面なので、素子分離絶縁膜１２内にU字型のゲート絶縁膜４とワード線３が周期的に並んで位置する。またメモリセル領域のPウェル２のU字型エッチング後又はゲート絶縁膜４のいずれかの膜の堆積後、上部より垂直又は一定角度での不純物注入を行う事により、U字型溝の側面と下部において異なる不純物分布とする事を可能とする。
【００１９】
第１表に書き込み、消去、読み出しの動作モードの電位関係を示す。又第１表に対応する回路図を第２２図に示す。ワード線−１とビット線−１が選択されている場合、すなわちメモリセルMC１１が選択されている場合を示す。本第１表の方式は、チャネルホットエレクトロン書込みFNトンネル消去と呼ばれ、第２２図の回路は、共通ソース線方式と呼ばれる。なお、第１表中、書き込み及び読み出しで、ソース線電圧VSL＞0Vとビット線−２電圧0Vの組み合わせは電流が流れるので禁止される。
【００２０】
【表１】
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【００２１】
まず書き込みでは、第２２図のワード線−１とビット線−１の交点のメモリセルMC１１が選択的に電荷蓄積層４−２に電子注入されて書き込まれ、他のメモリセルMC１２、MC２１およびMC２２の電荷蓄積層には電子注入されず書き込まれない。ビット線−１に書き込みのための所定の正電圧VBL(program)を印加し、ビット線−２には書き込まないために0Vないし浮遊状態（フローティング）とし、ワード線−１には書込みのための所定の正電圧VWL(program)を印加し、ワード線−２は書き込まないために0Vを印加し、ソース線８には0Vまたは所定の正電圧VSL(program)を、メモリセル部のN型ウェル２０とPウェル２は0Vとする。ここで、通常VWL＞VBL＞＞VSLの電圧関係を持ち、VWLはおよそ10V、VBLは3.5V以上が使用される。選択されたメモリセルMC１１ではメモリセルトランジスタがオン状態となり、ソース８から流れた電子が、所定の高電圧VWLのため、ある確率でドレイン近傍で高エネルギーとなり、ゲート絶縁膜のバンド障壁を超えて電荷蓄積層４−２に注入される。そのためメモリセルMC１１の閾値が正の方向に変化する（すなわち、書き込まれる）。ワード線−１とビット線−２の交点のメモリセルMC２１ではメモリセルトランジスタがオン状態となるが、ビット線−２とソース線８の間に電位差が無いため、電流は流れず、電子が電荷蓄積層４−２に注入されることはない。ワード線−２に繋がるメモリセルMC１２及びMC２２はメモリセルトランジスタがオフ状態であるため、電流は流れず、同様に、電子が電荷蓄積層４−２に注入されない。故にこれらの３つの非選択のメモリセルの閾値は書き込みによって変化しない。
【００２２】
消去は第２２図の４つのメモリセルは全て一括で行われる。一括消去を行う領域のすべてのメモリセルトランジスタの制御ゲートとPウェル間におよそ15V以上の電圧（Pウェル側が正）を印加して、Fowler-Nordheimトンネル現象（以降、FNトンネルと記す）を使用して、電荷蓄積層４−２から、書き込みで注入された電子をPウェルに引き抜く。したがって、第２２図において、ワード線−１およびワード線−２は0Vあるいは所定の負電圧VWL(erase)が、メモリセル部Nウェル２０とPウェル２には所定の正電圧Veraseが印加される。ビット線−１、ビット線−２及びソース線８は正電圧Veraseを印加するか浮遊状態とされる。なお、ビット線とソース線を浮遊状態にしても、メモリセル部Pウェル２からPN接合を通じてドレイン及びソースに電流が流れて、自動的にPウェルとほぼ同電位になる。以上により、各メモリセルMC１１〜MC２２の電荷蓄積層４−２から電子がメモリセル部Pウェルに抜け、閾値が負の方向に変化する（すなわち、消去される）。
【００２３】
次に、第２２図において、選択メモリセルMC１１すなわちワード線−１とビット線−１の交点のメモリセルを読み出す場合は、ビット線−１に所定の正電圧VBL(read)を、ビット線−２は0Vないし浮遊状態に、ワード線−１には所定の正電圧Vreadを、ワード線−２には0Vを、ソース線８には0Vないし所定の正電圧VSL(read)を、メモリセル部Nウェル２０とPウェル２には0Vを印加する。なお、通常はVBL(read)＞VSL(read)で使用される。ここで、選択メモリセルMC１１の閾値がワード線−１の電圧Vreadより低ければビット線−１からソース線８に電流が流れ、閾値がVreadより高ければ電流は流れない。そして、カラムデコーダにより選択されるカラムスイッチを介してビット線−１に繋がるセンスアンプにてビット線に電流が流れるか否かを検知して"0"、"１"の判定がなされる。ビット線−２は選択されていないのでカラムスイッチがオフになっておりセンスアンプに繋がることはなく、データ検知はされない。
【実施例２】
【００２４】
本実施形態２のメモリセルアレイ構造及び回路は、実施形態１に示す第１図〜第８図及び第２１図と同様である。第２表に書き込み、消去、読み出しの動作モードの電位関係を示す。第２表に対応する回路図を第２３図に示すが、実施形態１の回路第２２図と変わりはない。書き込み動作及び読み出しも第１表で示したものと同じである。本実施形態２は消去をFNトンネルではなくBand to Bandトンネル現象（以降、BtoBトンネルと記す）を使用して行うものである。一括消去する領域のすべてのメモリセルトランジスタの制御ゲートをPウェルに対してチャネルカットオフの電圧条件におき、ドレインあるいはソースにBtoBトンネルを起こす以上の正電圧を印加することにより、ドレインあるいはソース近傍にてホット電子とホット正孔が発生して、正孔が電荷蓄積層の電子を中和する。
【００２５】
第２表及び第２３図において、消去は第２３図の４つのメモリセル全て一括で行われる。ビット線−１及びビット線−２に所定の正電圧Veraseを印加し、ワード線−１及びワード線−２には0Vあるいは所定の負電圧１を印加し、ソース線８は正電圧Veraseを印加するか浮遊状態とし、メモリセル部Pウェル２には0Vないし所定の負電圧２を印加する。以上により、すべてのメモリセルMC１１〜MC２２のドレイン近傍においてBtoBトンネルが発生して、ホット正孔が電荷蓄積層４−２に注入される。それによりメモリセルの閾値が下がる（すなわち消去される）。メモリセル部Nウェルは動作モードに係らず0Vに出来る。又メモリセル部Pウェル２を0Vとする場合は、メモリセル部Nウェル２０とPウェル２の２重のウェル構造を設ける必要はなく、セルアレイ部を単にP型シリコン基板１９上に設ける事も出来る。
【００２６】
【表２】
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【実施例３】
【００２７】
本実施形態３のメモリセルアレイの基本構造は実施形態１の第１図、第２図及び第２１図と同様である。第９図にビット線の金属配線層を含む平面図を示す。破線で囲まれた箇所が１メモリセルの領域となる。実施形態１及び２とは異なり、ソース線８は無く、代わりにビット線が第１ビット線１４と第２ビット線１５の２種類が設けられ、それらは平行に走る。第１図におけるドレイン部拡散層１は第１ビット線１４に繋がり、ソース部拡散層１は第２ビット線１５に繋がる構成となっている。第１０図に対応するメモリセルアレイ回路図を示す。第４図同様破線で囲まれた領域が１つのメモリセル領域であり、各ワード線すなわちメモリセルトランジスタの制御ゲートの下にゲート絶縁膜４が設けられている。第９図及び第１０図においてもゲート絶縁膜中に電荷蓄積層を含むのは実施形態１と同じで、本実施形態も３層のゲート絶縁膜４の２層目を電荷蓄積層４−２とする。
【００２８】
第１１図に第９図のAーA’の断面図を示す。実施形態１における第５図と違う点は最上層のビット線が第１ビット線１４と第２ビット線１５のペアになっている事である。なお、ソース線の配線層が１層必要なくなったので、層間絶縁膜１１が１層分薄くなっている。第１２図に第９図のBーB’の断面図を示す。実施形態１の第６図と違う点は、ソース線８が第２ビット線１５に変わっている事で、第２ビット線１５は第１ビット線１４と同じ金属配線層で同じ方向に走るため、ソース線の金属配線層が抜けた構造となっている。なお、第１ビット線１４は各メモリードレイン部拡散層１より第１のビット線コンタクト１６により、第２ビット線は各メモリソース部N型拡散層１より第２のビット線コンタクト１７により接続される。
【００２９】
第１３図に第９図のCーC’の断面図を示す。実施形態１の第７図と違う点は、ソース線８が無くなっており、ビット線が第１ビット線１４となって、絶縁膜１１が1層分薄くなっている事である。なお、この位置では、ビット線は第１ビット線１４が見えて、第２ビット線１５は見えない。第１４図に第９図のDーD’の断面図を示す。実施形態１の第８図と違う点は、ソース線８が無くなっている事である。
【００３０】
第３表に書き込み、消去、読み出しの際の電位関係を示す。又第３表に対応する回路図を第２４図に示す。ワード線−１と第１ビット線−１及び第２ビット線−１が選択されている場合、すなわちメモリセルMC１１が選択されている場合を示す。本第３表の方式は、実施形態１と同様、チャネルホットエレクトロン書き込みFNトンネル消去であるが、第２４図の回路は共通ソース線方式ではなく、ビット線に沿う各メモリセルのソース部をビット線同様に接続して第２のビット線とした構成をとる。
【００３１】
【表３】
2017092055.tif 000005
【００３２】
まず書き込みでは、第２４図の選択メモリセルMC１１が選択的に電荷蓄積層４−２に電子注入されて書き込まれ、他のメモリセルMC１２、MC２１およびMC２２の電荷蓄積層には電子注入されず書き込まれない。第１ビット線−１に所定の正電圧VABL(program)を、第２ビット線−１はVABL(program)より低い所定の正電圧VBBL(program)を、ワード線−１は所定の正電圧VWL(program)を、ワード線−２は0Vを印加し、第１ビット線−２及び第２ビット線−２は0Vないし浮遊状態に、メモリセル部Nウェル２０とPウェル２は0Vとする事で、ワード線−１と第１ビット線−１の交点のメモリセルMC１１のみ選択的に書き込みが行える。メモリセルMC１１ではメモリセルトランジスタがオン状態となり、ソース（第２ビット線−１）から流れた電子が、ある確率でドレイン近傍で高エネルギーとなり、電荷蓄積層４−２に注入される。そのためメモリセルの閾値が正の方向に変化する（すなわち、書き込まれる）。ワード線−１と第１ビット線−２の交点のメモリセルMC２１でもメモリセルトランジスタがオン状態となるが、第１ビット線−２と第２ビット線−２の間に電位差が無いため、電子が電荷蓄積層４−２に注入される事はない。ワード線−２に繋がるメモリセルMC１２及びMC２２はメモリセルトランジスタがオフ状態であるため、電子が電荷蓄積層４-１に注入されず、これらの非選択メモリセルの閾値は書き込みによって変化しない。
【００３３】
ここで、上記は、第３表も含め、書き込みデータが「書き込みを行う」の場合であって、もしデータが「書き込まない」場合なら、選択メモリセルMC１１には書き込まない条件の電圧を印加する。この場合、第１ビット線−１の電圧VABL(program)をVBBL(program)にする、あるいは第１ビット線−１及び第２ビット線−１の両方の電圧を0Vにする事などの方法がある。
【００３４】
消去は同様に一括で行われ、実施形態１と同様の動作である。一括消去を行う領域のすべての第１ビット線と第２ビット線は所定の正電圧Veraseを印加ないし浮遊状態とし、すべてのワード線は0Vないし所定の負電圧を、メモリセル部Nウェル２０とPウェル２にはVeraseを印加する。各メモリセルは、メモリセル部Pウェル２の正電位Veraseとワード線の0Vないし負電圧が、電荷蓄積層４−２とメモリセル部Pウェル間電圧がFNトンネルを起こすのに充分であるため、電荷蓄積層４−２から電子がメモリセル部Pウェル２に抜け、閾値が負の方向に変化する（すなわち、消去される）。なお、実施形態１と同様、第１ビット線と第２ビット線を浮遊状態にすると自動的にメモリセル部Pウェル２電位と同じになる。
【００３５】
次に選択メモリセルMC１１を読み出す場合は、第１ビット線−１に所定の正電圧VABL(read)を、第２ビット線−１は第１ビット線−１より低い所定の正電圧VBBL(read)を、ワード線−１は所定の正電圧Vreadを、ワード線−２は0Vを印加する。第１ビット線−２及び第２ビット線−２は0Vないし浮遊状態に、メモリセル部Nウェル２０とPウェル２は0Vとする。選択メモリセルMC１１では、もし閾値がVreadより低ければ第１ビット線−１から第２ビット線−１へ電流が流れ、閾値がVreadより高ければ電流は流れない。そして、この２状態を、実施形態１と同じように、第１ビット線−１に繋がるセンスアンプにて検知し"0"、"１"の判定をする。
【実施例４】
【００３６】
本実施形態４のメモリセルアレイ構造及び回路は、実施形態３に示す第９図〜第１４図及び第２１図と同様である。第４表に書き込み、消去、読み出しの動作モードの電位関係を示す。第４表に対応する回路図を第２５図に示すが、実施形態３の回路第２４図と変わりはない。書き込み動作及び読み出しも第３表で示したものと同じである。本実施形態４は、実施形態３とは異なり、消去をFNトンネルではなく、実施形態２と同様に、BtoBトンネルを使用して行うものである。
【００３７】
第４表及び第２５図において、一括消去する領域のすべての第１ビット線には所定の正電圧Veraseを印加し、第２ビット線にはVeraseを印加ないし浮遊状態に、すべてのワード線は0Vないし所定の負電圧１を、メモリセル部Pウェル２は0Vないし所定の負電圧２を印加する。以上により、実施形態２と同様に、電荷蓄積層４−２に正孔が注入され、それによりメモリセルの閾値が下がる。なお、メモリセル部Pウェル２を0Vとする場合についても実施形態２と同様である。
【００３８】
【表４】
2017092055.tif 000006
【実施例５】
【００３９】
本実施形態５のメモリセルアレイ構造及び回路は、実施形態３に示す第９図〜第１４図及び第２１図と同様である。第５表に書き込み、消去、読み出しの動作モードの電位関係を示す。第５表に対応する回路図を第２６図に示すが、実施形態３の回路第２４図と変わりはない。消去動作及び読み出しも第３表で示したものと同じである。本実施形態５は、実施形態３とは異なり、書き込みをチャネルホットエレクトロンではなく、FNトンネルを使用して行うものである。実施形態１あるいは実施形態３では消去にFNトンネルを使用したが、本実施形態５では書き込みと消去の両方がFNトンネルで行われる。
【００４０】
第５表及び第２６図において、選択メモリセルは同様にMC１１である。書き込みは第１ビット線−１及び第２ビット線−１に0Vないし所定の負電圧VNNPを、第１ビット線−２及び第２ビット線−２は所定の正電圧を、ワード線−１は所定の正電位VWL(program)を、ワード線−２は0Vないし別の負電圧１を、メモリセル部Pウェル２は0Vないし上記負電圧VNNPとする事で選択メモリセルMC１１に書き込みが行える。ここで、第１ビット線−１、第２ビット線−１及びメモリセル部Pウェル２が負電圧VNNPで、ワード線−１が正電圧VWL(program)で、その電圧差がFNトンネルが起きるのに充分（例えば、10V）であれば、消去とは逆に、Pウェル２から電荷蓄積層４−２に電子が注入され、メモリセルMC１１の閾値が正の方向に変化する。選択メモリセルMC１１に書かない場合は、第５表には示さないが、FNトンネルを起こさないように、第１ビット線−２と同じく、所定の正電圧を印加する。ワード線−１が選択されている半選択メモリセルMC２１は、第１ビット線−２に所定の正電圧を印加して、ゲート酸化膜４がFNトンネルを起こさない低電界にする事により、電子が電荷蓄積層４−２に注入されないので閾値は変化しない。ワード線−２に繋がるメモリセルMC１２及びMC２２は、ワード線−２が低電圧であるため同様にFNトンネルは起きない。なお、第１ビット線−１及び第２ビット線−１の負電圧とメモリセル部Pウェルの0Vの組み合わせは無い。PNジャンクションが順バイアス条件になるためである。また、メモリセル部Nウェルは0Vあるいは正電圧とする。メモリセル部Pウェルが負電圧のとき、同様にPNジャンクションが順バイアス条件になるためである。
【００４１】
【表５】
2017092055.tif 000007
【実施例６】
【００４２】
本実施形態６のメモリセルアレイの基本構造は実施形態１の第１図、第２図及び第２１図と同様である。第１５図にビット線の金属配線層を含む平面図を示す。破線で囲まれた箇所は２メモリセルの領域となるが、実施形態１〜５と異なり、これがメモリセルアレイでの繰り返しの単位となる。実施形態３〜５と違う点は、第２ビット線１５が隣り合う２本のワード線の２行のメモリセルで共通になっている事である。つまり、隣り合う２行のメモリセルにつき、２本の第１ビット線１４と１本の第２ビット線１５が並行して配置される。第１図におけるドレイン部拡散層１は第１ビット線１４に繋がり、ソース部拡散層１は第２ビット線１５に繋がる構成となっているのは同じだが、実施形態３〜５では第１ビット線は第２ビット線と同じ金属配線層になっていたが、本実施形態６では実施形態１及び２のビット線６とソース線８と同様に、第１ビット線１４は第２ビット線１５の１層上の金属配線層を使用する２層構造となる。２行の上下のメモリセルの第２ビット線の上記ソース部拡散層１を接続する配線部分が第１ビット線１４の下に位置するためである。第１６図に対応する回路図を示す。
【００４３】
第１７図に第１５図のA−A’の断面図を示す。実施形態３の第１１図と違う点は、金属配線層が２層になって、第２ビット線１５が下層で第１ビット線１４が上層に配置されており、第２ビット線が２本の第１ビット線に対して１本の配置になっている事である。第１８図に第１５図のB−B’の断面図を示す。実施形態３の第１２図と違う点は、第１７図同様に第２ビット線１５が２層の金属配線層の下層で第１ビット線１４が上層に配置されており、隣り合う２行のメモリセルの第２ビット線が接続されている事である。
【００４４】
第１９図に第１５図のC−C’の断面図を、第２０図第１５図のD−D’の断面図を示す。実施形態３の第１３図及び第１４図と違う点は、金属配線層が２層になったため、層間絶縁膜１１の膜厚が厚くなった事である。
【００４５】
第６表に本実施形態６の書き込み、消去、読み出しの際の電位関係を示す。又第６表に対応する回路図を第２７図に示す。本例においてもメモリセルMC１１が選択されている場合を示す。本第６表の方式は、実施形態３と同様、チャネルホットエレクトロン書き込みFNトンネル消去であり、書き込み、消去、読み出しの各動作も同様である。実施形態３の第３表と違う点は、第２ビット線−２の項が無くなった事のみである。第１ビット線−１と第２ビット線の電圧関係は同じなので、メモリセルMC１１とMC１２については変わりはないが、第１ビット線−２において、書き込みと読み出し時の電圧に0Vの選択は、第２ビット線電圧VBBLが0Vの設定時のみに限られる。ワード線１が正電圧VWL(program)あるいはVreadである場合、メモリセルMC２１が消去状態なら第２ビット線電圧VBBLから第１ビット線−２の電圧0Vへ電流が流れてしまう。本条件下においては、第２ビット線に正電圧VBBLが印加されても、第１ビット線−２の電圧は0VからVBBL間に上がるのみなので、電圧VBBLが書き込みや読み出しの電圧VABLより充分低ければ、実施形態１同様問題は無い。
【００４６】
【表６】
2017092055.tif 000008
【実施例７】
【００４７】
本実施形態７のメモリセルアレイ構造及び回路は、実施形態６に示す第１５図〜第２０図及び第２１図と同様である。第７表に書き込み、消去、読み出しの動作モードの電位関係を示す。第７表に対応する回路図を第２８図に示すが、実施形態６の回路第２７図と変わりはない。また、本実施形態７の書き込み、消去及び読み出しは、実施形態４と同様に、チャネルホットエレクトロン書き込みBtoBトンネル消去を使用して行うものである。
【００４８】
第７表において、実施形態６の第６表とは書き込みと読み出しについては同じで消去のみが異なる。一方、実施形態４の第４表と違う点は、第２ビット線−２が無くなった事だが、消去時において第２ビット線−１と第２ビット線−２は全く同じ電圧設定なので、本実施形態７における消去は実施形態４と同じに行える。したがって、書き込み、消去及び読み出しは実施形態４及び実施形態６同様に可能である。
【００４９】
【表７】
2017092055.tif 000009
【００５０】
以上の実施形態において、ゲート絶縁膜４については３層の絶縁膜を例にして説明して来たが、本発明はこれに限らず、例えば、１層目の絶縁膜としても薄いシリコン酸化膜、シリコン窒化膜やアルミナ膜などを積層した多層絶縁膜を使用し、２層目の電荷蓄積層としてシリコン窒化膜の他、ハフニウム酸化膜やアルミナ膜あるいはそれらの積層膜を使用し、３層目の絶縁膜としてシリコン酸化膜の他、アルミナ膜やシリコン窒化酸化膜あるいはそれらの積層膜を使用する事ができる。さらに、他の高誘電率や低誘電率の絶縁膜を使用する事もできる。また、電荷蓄積層として、シリコン、金あるいは白金などの微粒子を絶縁膜中に分散させたナノクリスタルと言われる構造も使用できる。
【産業上の利用可能性】
【００５１】
NOR型フラッシュメモリに於いて単純な構造で且つメモリセル面積を縮小する事ができ、それにより低価格のフラッシュメモリを提供できる。
【符号の説明】
【００５２】
１  N型拡散層
２  メモリセル部のPウェル
３  ワード線
４  多層絶縁膜
４−１  １層目の絶縁膜
４−２  ２層目の絶縁膜で電荷蓄積層
４−３  ３層目の絶縁膜
５  素子分離領域
６  ビット線
７  ビット線コンタクト
８  ソース線
９  ソース線コンタクト
１０  ワード線上絶縁膜
１１  配線間絶縁膜
１２  素子分離絶縁膜
１３  素子分離絶縁膜下端
１４  第１ビット線
１５  第２ビット線
１６  第１ビット線コンタクト
１７  第２ビット線コンタクト
１８  第２ビット線の短絡線
１９  P型シリコン基板
２０  メモリセル部Nウェル
２２  メモリセル部Nウェル部コンタクト用N型拡散層
２３  メモリセル部Pウェル部コンタクト用P型拡散層
２４  P型シリコン基板コンタクト用P型拡散層
２５  メモリセル部Nウェル電位
２６  メモリセル部Pウェル電位
【図１】
2017092055.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
2017092055.tif 000014
【図６】
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【図７】
2017092055.tif 000016
【図８】
2017092055.tif 000017
【図９】
2017092055.tif 000018
【図１０】
2017092055.tif 000019
【図１１】
2017092055.tif 000020
【図１２】
2017092055.tif 000021
【図１３】
2017092055.tif 000022
【図１４】
2017092055.tif 000023
【図１５】
2017092055.tif 000024
【図１６】
2017092055.tif 000025
【図１７】
2017092055.tif 000026
【図１８】
2017092055.tif 000027
【図１９】
2017092055.tif 000028
【図２０】
2017092055.tif 000029
【図２１】
2017092055.tif 000030
【図２２】
2017092055.tif 000031
【図２３】
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【図２４】
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【図２５】
2017092055.tif 000034
【図２６】
2017092055.tif 000035
【図２７】
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【図２８】
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【図２９】
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【図３０】
2017092055.tif 000039
【図３１】
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