(57)【要約】【課題】ビアと接続される配線を有する半導体装置の特性を向上させる。【解決手段】半導体装置を、層間絶縁膜中に形成された、ビアＶ２ａと、これと最も近いビアＶ２ｂと、ビアＶ２ａ上に形成され、ビアＶ２ａ上からＸ方向に延在する配線Ｍ２ａと、を有するように構成する。そして、ビアＶ２ａとビアＶ２ｂとの距離Ｄａｂは、１０μｍを超え、配線Ｍ２ａの幅は、最小配線幅Ｗｍｉｎである。このような場合、配線Ｍ２ａの端部の、ビアＶ２ａ上に位置する接続部ＣＡに、Ｘ方向またはＹ方向に広がる拡張部を設ける。かかる構成によれば、ポイゾニングの発生を抑制することができる。即ち、ビアホールＶＨ２を介して拡散したアミンにより、ビアホールＶＨ２上のフォトレジスト膜が変質することにより生じる解像不良を抑制することができる。これにより、配線Ｍ２ａとビアＶ２ａとを良好に接続することができる。【選択図】図２
2017092216.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された絶縁層と、
前記絶縁層中に形成された第１ビアと、
前記絶縁層中に形成され、前記第１ビアと最も近い第２ビアと、
前記第１ビア上に形成され、前記第１ビア上から第１方向に延在する第１配線と、
を有し、
前記第１ビアと前記第２ビアとの距離は、１０μｍを超え、
前記第１配線の幅は、最小配線幅であり、
前記第１配線は、端部に、前記第１ビア上に位置する接続部を有し、
前記接続部は、前記第１方向または前記第１方向と交差する第２方向に広がる拡張部を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ビアおよび前記第１配線は、前記絶縁層中に形成された一体の金属膜よりなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記金属膜は、銅を含有する膜である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記銅を含有する膜は、めっき膜である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記絶縁層または前記絶縁層と前記半導体基板との間に形成された層は、窒素化合物よりなる絶縁膜を有する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１ビアは、分割された並列ビアであり、第１ビア部と第２ビア部とを有する、半導体装置。
【請求項７】
半導体基板の上方に形成された絶縁層と、
前記絶縁層中に形成された第１ビアと、
前記絶縁層中に形成され、前記第１ビアと最も近い第２ビアと、
前記絶縁層中に形成され、前記第２ビアと最も近い第３ビアと、
前記第１ビア上に形成され、第１方向に延在する第１配線と、
前記第２ビア上に形成された第２配線と、
を有し、
前記第１ビアと前記第２ビアとの距離は、１０μｍを超え、
前記第２ビアと前記第３ビアとの距離は、１０μｍ以下であり、
前記第１配線および前記第２配線の幅は、最小配線幅であり、
前記第１配線は、端部に、前記第１ビア上に位置する第１接続部を有し、
前記第２配線は、端部に、前記第２ビア上に位置する第２接続部を有し、
前記第１接続部は、前記第２接続部より、前記第１方向または前記第１方向と交差する第２方向に広がる拡張部を有する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ビアおよび前記第１配線は、前記絶縁層中に形成された一体の第１金属膜よりなり、
前記第２ビアおよび前記第２配線は、前記絶縁層中に形成された一体の第２金属膜よりなる、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１金属膜および前記第２金属膜は、銅を含有する膜である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記銅を含有する膜は、めっき膜である、半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記絶縁層または前記絶縁層と前記半導体基板との間に形成された層は、窒素含有絶縁膜を有する、半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記第１ビアは、分割された複数のビアであり、少なくとも第１ビア部と第２ビア部とを有する、半導体装置。
【請求項１３】
請求項７記載の半導体装置において、
前記第２接続部は、前記第２ビアと前記第２配線との重なり領域より、前記第２配線の延在方向と逆側の方向に広がるリザーバを有し、
前記第１接続部は、前記第１配線の延在方向と逆側の方向に広がる前記拡張部を有し、
前記拡張部の幅は、前記リザーバの幅より大きい、半導体装置。
【請求項１４】
（ａ）半導体基板の上方に、絶縁層を形成し、前記絶縁層中に、第１ビアホールと第２ビアホールを形成する工程、
（ｂ）前記第１ビアホールおよび前記第２ビアホール内に第１有機膜を埋め込む工程、
（ｃ）前記絶縁層および前記第１有機膜中に、前記第１ビアホールと繋がる第１配線溝と、前記第２ビアホールと繋がる第２配線溝を形成する工程、
（ｄ）前記第１ビアホールおよび前記第２ビアホール内の前記第１有機膜を除去する工程、
（ｅ）前記第１ビアホールおよび前記第１配線溝の内部と、前記第２ビアホールおよび前記第２配線溝の内部とに、導電性膜を埋め込むことにより、前記第１ビアホール内の第１ビア、前記第１配線溝内の第１配線、前記第２ビアホール内の第２ビアおよび前記第２配線溝内の第２配線を形成する工程、
を有し、
前記第２ビアは、前記第１ビアと最も近いビアであり、
前記第１ビアと前記第２ビアとの距離は、１０μｍを超え、
前記第１配線の幅は、最小配線幅であり、
前記第１配線は、前記第１ビア上に形成され、前記第１ビア上から第１方向に延在し、端部に、前記第１ビア上に位置する接続部を有し、
前記接続部は、前記第１方向または前記第１方向と交差する第２方向に広がる拡張部を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記絶縁層および前記第１有機膜上に、第２有機膜を形成する工程、
（ｃ２）前記第２有機膜のうち、前記第１配線溝および前記第２配線溝の形成領域の前記第２有機膜を除去する工程、
（ｃ３）前記第２有機膜をマスクとして、前記絶縁層および前記第１有機膜をエッチングすることにより、前記第１配線溝および前記第２配線溝を形成する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第２有機膜は、フォトレジスト膜である、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記絶縁層または前記絶縁層と前記半導体基板との間に形成された層は、窒素含有絶縁膜を有する、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記絶縁層は、ＳｉＣＮ膜を有する、半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記第１ビアホールおよび前記第１配線溝の内部と、前記第２ビアホールおよび前記第２配線溝の内部とに、前記導電性膜をめっき成長させる工程である、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記導電性膜は、銅を含有する膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ビアと接続される配線を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置は、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を有する。そして、半導体素子上には、酸化シリコン膜や窒化シリコン膜などの絶縁膜や導電性膜よりなる配線が繰り返し形成される。下層の配線と、上層の配線とは、ビアを介して接続される。
【０００３】
例えば、特開２００５−６４２２６号公報（特許文献１）には、低誘電率膜内に孤立ビアを形成する際に、レジストポイゾニングの発生を抑制する技術が開示されている。
【０００４】
また、特開２００３−３３２４２９号公報（特許文献２）には、リザーバを有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−６４２２６号公報
【特許文献２】特開２００３−３３２４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、配線の加工不良が判明した。さらに、この加工不良について、調査したところ、ビアと配線との接続部において、加工不良が生じていることが判明した。そこで、このような加工不良が生じ難い半導体装置の構成や製造方法の検討が望まれる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
【０００９】
本願において開示される代表的な実施の形態に示される半導体装置は、絶縁膜中に形成された、第１ビアと、これと最も近い第２ビアと、第１ビア上に形成され、第１ビア上から第１方向に延在する第１配線と、を有する。そして、第１ビアと第２ビアとの距離は、１０μｍを超え、第１配線の幅は、最小配線幅である。さらに、第１配線の端部の、第１ビア上に位置する接続部は、第１方向または第２方向に広がる拡張部を有する。
【発明の効果】
【００１０】
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の構成を示す平面図および断面図である。
【図２】孤立ビアを説明するための平面図である。
【図３】配線の接続部を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】比較例の半導体装置の構成を示す平面図および断面図である。
【図１５】比較例の半導体装置の構成を示す平面図および断面図である。
【図１６】ポイゾニング現象を示す断面図である。
【図１７】実施の形態２の応用例１の半導体装置の構成を示す平面図である。
【図１８】実施の形態２の応用例２の半導体装置の構成を示す平面図である。
【図１９】実施の形態２の応用例３の半導体装置の構成を示す平面図である。
【図２０】実施の形態２の応用例４の半導体装置の構成を示す平面図である。
【図２１】実施の形態２の応用例４の半導体装置の構成を示す平面図である。
【図２２】拡張部を有さない配線と並列ビアとの接続部の平面写真および断面写真である。
【図２３】配線と並列ビアとの接続部を示す図である。
【図２４】ライン状の配線と並列ビアとの接続部を示す平面写真である。
【図２５】実施の形態２の応用例５の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１７】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【００１８】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す平面図および断面図である。（ａ）は平面図、（ｂ）は、断面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。
【００１９】
図１は、半導体基板の上方に形成された、配線とビアとの接続状態を示す。半導体基板の主表面には、ＭＩＳＦＥＴなどの半導体素子が形成され、その上部には絶縁膜を介して複数層の配線が形成されている。形成される半導体素子や配線層の数に制限はないが、例えば、図２５に示すように、ＭＩＳＦＥＴの上方に７層の配線（Ｍ１〜Ｍ７）が形成されている半導体装置を例示することができる。半導体素子と配線との間、配線間は、ビア（Ｖ１〜Ｖ７）により接続されている。図２５については、実施の形態２の応用例５において、詳細に説明する。
【００２０】
例えば、図１においては、第１層目の配線である配線Ｍ１ａと第２層目の配線である配線Ｍ２ａとこれらの間を接続するビアＶ２ａとを示す。即ち、図１（ａ）に示す平面図は、配線Ｍ１ａと配線Ｍ２ａとこれらの間を接続するビアＶ２ａのレイアウトを示す。なお、配線Ｍ１ａと配線Ｍ２ａの幅は、後述する最小配線幅Ｗｍｉｎである。
【００２１】
図１（ａ）に示すように、下層配線である配線Ｍ１ａと、上層配線である配線Ｍ２ａとの間はビアＶ２ａにより接続されている。下層配線である配線Ｍ１ａは、Ｙ方向に延在しており、上層配線である配線Ｍ２ａは、Ｘ方向に延在している。ビアＶ２ａは、下層配線である配線Ｍ１ａの端部と、上層配線である配線Ｍ２ａの端部とを、接続している。
【００２２】
また、図１（ｂ）に示すように、下層配線である配線Ｍ１ａは、層間絶縁膜ＩＬ１ｂ中に配置されている。また、上層配線である配線Ｍ２ａおよびビアＶ２ａは、層間絶縁膜ＩＬ２中に配置されている。このビアＶ２ａと上層配線である配線Ｍ２ａは、いわゆる、デュアルダマシン法により形成される。即ち、追って詳細に説明するように、配線溝ＧＭ２およびこの配線溝ＧＭ２の底部に連結するビアホールＶＨ２を同一材料で埋め込むことにより形成される。このため、ビアＶ２ａと上層配線である配線Ｍ２ａは、一体の導電性材料よりなる。
【００２３】
ここで、本実施の形態において、ビアＶ２ａは、孤立ビアである。図２は、孤立ビアを説明するための平面図である。ビア（この場合ビアＶ２ａ）と、このビアと最も近いビア（例えば、図２中のビアＶ２ｂ）との距離Ｄａｂが、１０μｍを超える場合、ビア（この場合ビアＶ２ａ）を“孤立ビア”とする。即ち、ビア（この場合ビアＶ２ａ）と、このビアと最も近いビア（例えば、図２中のビアＶ２ｂ）との距離Ｄａｂは、１０μｍを超える（Ｄａｂ＞１０μｍ）。別の言い方をすれば、ビア（この場合ビアＶ２ａ）を中心として半径１０μｍ以内の領域に、他のビアが存在しない場合、ビア（この場合ビアＶ２ａ）を“孤立ビア”とする。ビア（この場合ビアＶ２ａ）と、このビアと最も近いビア（例えば、図２中のビアＶ２ｂ）とは、同層に形成されている。言い換えれば、同じ層間絶縁膜（ＩＬ２）中に形成されている。
【００２４】
また、本実施の形態において、配線Ｍ２ａのＹ方向の幅は、最小配線幅Ｗｍｉｎである。最小配線幅とは、当該半導体装置が有する各層の配線の幅のうち、最も小さい幅である。通常、当該半導体装置のデザインルール（設計ルール）で許容される最小の配線幅となる。
【００２５】
そして、本実施の形態においては、上層配線である配線Ｍ２ａは、接続部ＣＡにおいて、ビアＶ２ａと電気的に接続される。図３は、配線の接続部を示す平面図である。
【００２６】
図３（ａ）に示すように、上層配線である配線Ｍ２ａは、接続部ＣＡと配線部ＭＰとを有する。配線Ｍ２ａのうち、接続部ＣＡは、ビアＶ２ａ上に配置される部分であり、配線Ｍ２ａの端部である。配線部ＭＰは、ビアＶ２ａ上の接続部ＣＡを、所望の位置まで引き回す部分である。
【００２７】
図３（ａ）に示すように、上層配線である配線Ｍ２ａの端部の接続部ＣＡの幅（Ｙ方向の幅、ＷＣＡＹ）は、配線部ＭＰの幅（Ｙ方向の幅、Ｗｍｉｎ）より大きい。また、上層配線である配線Ｍ２ａの端部の接続部ＣＡのＸ方向の幅（ＷＣＡＸ）は、上記Ｙ方向の幅（ＷＣＡＹ）と同程度である。
【００２８】
図３（ａ）中の破線は、配線部ＭＰをビアＶ２ａ上まで、最小配線幅Ｗｍｉｎで延在させた仮想線を示す。この仮想線から接続部ＣＡの端部までは、所定の距離があり、接続部ＣＡは、仮想線からＸ方向またはＹ方向に拡張された拡張部（突き出し部）ＥＰを有する。
【００２９】
図３（ｂ）に示すように、拡張部ＥＰは、Ｘ方向であって、上層配線である配線Ｍ２ａが延在している方向とは逆方向（ｘ１）に広がる部分ＥＰｘ１を有する。また、拡張部ＥＰは、Ｙ方向（即ち、上層配線である配線Ｍ２ａが延在している方向と交差する方向）であって、一方の方向（例えば、図中上側（ｙ１））に広がる部分ＥＰｙ１と、他方の方向（例えば、図中下側（ｙ２））に広がる部分ＥＰｙ２とを有する。
【００３０】
このように、本実施の形態においては、孤立ビア（この場合ビアＶ２ａ）上の配線Ｍ２ａの接続部ＣＡに拡張部ＥＰを設けたので、配線Ｍ２ａの加工不良を抑制し、孤立ビア（この場合ビアＶ２ａ）とその上の配線Ｍ２ａとの良好な接続を図ることができる。
【００３１】
なお、図３（ｃ）では、配線Ｍ２ａとビアＶ２ａとの関係を示す。図３（ｃ）に示すように、上層配線である配線Ｍ２ａの端部の接続部ＣＡは、ビアＶ２ａの形成領域より広い。別の言い方をすれば、接続部ＣＡのＸ方向の幅ＷＣＡＸは、孤立ビア（ここでは、ビアＶ２ａ）のＸ方向の幅（ＷＯＰＸ）より大きい。また、接続部ＣＡのＹ方向の幅ＷＣＡＹは、孤立ビア（ここでは、ビアＶ２ａ）のＹ方向の幅（ＷＯＰＹ）より大きい。
【００３２】
次いで、ビアＶ２ａと上層配線である配線Ｍ２ａの形成方法について説明する。図４〜図１３は、本実施の形態の半導体装置の製造工程を示す断面図である。前述したように、ビアＶ２ａと上層配線である配線Ｍ２ａは、いわゆる、デュアルダマシン法により形成される。
【００３３】
例えば、図４に示すように、層間絶縁膜ＩＬ１ｂ中に形成された配線Ｍ１ａ上に、層間絶縁膜ＩＬ２を形成する。まず、層間絶縁膜ＩＬ１ｂおよび配線Ｍ１ａの表面を洗浄する。例えば、層間絶縁膜ＩＬ１ｂおよび配線Ｍ１ａの表面に、アンモニアプラズマ処理を施し、これらの表面を清浄化する。次いで、層間絶縁膜ＩＬ２として、バリア絶縁膜ＩＬ２ａとその上の絶縁膜ＩＬ２ｂとその上のダメージ保護膜ＩＬ２ｃの積層膜を形成する。バリア絶縁膜ＩＬ２ａとして、例えば、ＳｉＣＮ膜とその上のＳｉＣＯ膜との積層膜を形成する。これらの膜（ＳｉＣＮ膜、ＳｉＣＯ膜）は、ＣＶＤ（Chemical Vapor Deposition）法などにより形成する。ＳｉＣＮ膜は、例えば、テトラメチルシランガスと、アンモニアガスを原料ガスとするプラズマＣＶＤ法により形成する。ＳｉＣＮ膜は、ビアＶ２ａと配線Ｍ２ａを構成する導電性材料（例えば、銅を含有する膜）の拡散を防止する機能を有する。ＳｉＣＯ膜は、後述するビアホールＶＨ２の形成の際のエッチングのストッパー膜としての機能を有する。
【００３４】
次いで、上層の絶縁膜ＩＬ２ｂとして、酸化シリコン膜よりも誘電率の低い膜、例えば、空孔を有するＳｉＯＣ膜を、プラズマＣＶＤ法などにより形成する。酸化シリコン膜よりも誘電率の低い膜としては、空孔を有するＳｉＯＣ膜の他、空孔を有するＨＳＱ（ハイドロジェンシルセスキオキサン膜）、または空孔を有するＭＳＱ（メチルシル  セスキオキサン）膜などを用いることができる。次いで、絶縁膜（空孔を有するＳｉＯＣ膜）ＩＬ２ｂ上に、ダメージ保護膜ＩＬ２ｃを形成する。ダメージ保護膜ＩＬ２ｃとしては、絶縁膜（空孔を有するＳｉＯＣ膜）ＩＬ２ｂより、膜密度が高く、機械的強度が大きい膜を用いることが好ましい。ダメージ保護膜ＩＬ２ｃとして、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）膜を、プラズマＣＶＤ法により形成する。これにより、バリア絶縁膜ＩＬ２ａ、絶縁膜ＩＬ２ｂおよびダメージ保護膜ＩＬ２ｃが下から順に積層された層間絶縁膜ＩＬ２を形成することができる。
【００３５】
次いで、図５に示すように、層間絶縁膜ＩＬ２上に化学増幅型レジストからなるフォトレジスト膜ＰＲ１を形成する。まず、層間絶縁膜ＩＬ２上に化学増幅型レジストを塗布し、露光・現像処理を施すことにより、ビアホールＶＨ２の形成領域のフォトレジスト膜ＰＲ１を除去する。なお、化学増幅型レジストの露光・現像処理については、後述のフォトレジスト膜ＰＲ２の形成工程の説明部において詳細に説明する。
【００３６】
次いで、図６に示すように、フォトレジスト膜ＰＲ１をマスクとして、層間絶縁膜ＩＬ２のうち、ダメージ保護膜ＩＬ２ｃと絶縁膜ＩＬ２ｂをエッチングすることにより、ダメージ保護膜ＩＬ２ｃおよび絶縁膜ＩＬ２ｂを貫通して、バリア絶縁膜（ＳｉＣＯ膜）ＩＬ２ａを露出するビアホールＶＨ２を形成する。このエッチングにおいて、バリア絶縁膜ＩＬ２ａのうち、上層のＳｉＣＯ膜は、エッチングストッパとして機能する。次いで、フォトレジスト膜ＰＲ１をプラズマアッシング処理などにより除去する。
【００３７】
次いで、図７に示すように、ビアホールＶＨ２内にビアフィル膜ＶＦを形成する。まず、層間絶縁膜ＩＬ２上およびビアホールＶＨ２内に、ビアホールＶＨ２を埋め込む程度の膜厚で、ビアフィル膜ＶＦを形成する。例えば、層間絶縁膜ＩＬ２およびビアホールＶＨ２上に、ビアフィル膜材料を塗布し、固化することにより、ビアフィル膜ＶＦを形成する。
【００３８】
このビアフィル膜ＶＦは、上記フォトレジスト膜ＰＲ１および後述のフォトレジスト膜ＰＲ２とほぼ同様の材質からなる有機膜である。このため、後述するように、ビアフィル膜ＶＦおよびフォトレジスト膜ＰＲ２は、例えば、プラズマアッシング処理などにより同時に除去することができる。
【００３９】
次いで、図８に示すように、ビアフィル膜ＶＦをその表面から所定の膜厚分だけエッチバックし、層間絶縁膜ＩＬ２上のビアフィル膜ＶＦを除去することにより、ビアホールＶＨ２内にのみ、ビアフィル膜ＶＦを形成する。例えば、ビアフィル膜ＶＦにオゾン（Ｏ３）または酸素（Ｏ２）等のガスを用いたプラズマアッシング処理を施し、層間絶縁膜ＩＬ２上のビアフィル膜ＶＦを除去する。
【００４０】
次いで、図９に示すように、層間絶縁膜ＩＬ２およびビアフィル膜ＶＦ上に、配線溝ＧＭ２の形成領域に開口部を有するフォトレジスト膜ＰＲ２を形成する。まず、層間絶縁膜ＩＬ２およびビアフィル膜ＶＦ上に化学増幅型レジストを塗布し、露光・現像処理を施すことにより、配線溝ＧＭ２の形成領域のフォトレジスト膜ＰＲ２を除去する。具体的には、ポジ型の化学増幅型レジスト材料を塗布し、露光前熱処理を施して有機溶媒を気化させることにより、化学増幅型レジスト材料を固化させる。次いで、露光する。例えば、固化した化学増幅型レジスト材料であるフォトレジスト膜ＰＲ２の、配線溝ＧＭ２の形成領域に、ＵＶ（紫外線）レーザ等のエネルギー線を照射する。次いで、熱処理を施す。この際、ＵＶレーザの照射領域（露光領域）において、化学増幅型レジストにおいて、脱保護反応が進行し、アルカリ現像液に溶解可能な分子構造となる。次いで、アルカリ現像液により、現像処理を行うことにより、配線溝ＧＭ２の形成領域に開口部を有するフォトレジスト膜ＰＲ２を形成する。
【００４１】
次いで、図１０に示すように、フォトレジスト膜ＰＲ２をマスクとして、ダメージ保護膜ＩＬ２ｃと、ビアフィル膜ＶＦと、絶縁膜ＩＬ２ｂの途中までをエッチングすることにより、配線溝ＧＭ２を形成する。なお、フォトレジスト膜ＰＲ２の形成前に、層間絶縁膜ＩＬ２上にＢＡＲＣ（Bottom Antireflective Coating）等の有機膜からなる反射防止膜を設けてもよい。
【００４２】
次いで、図１１に示すように、ビアフィル膜ＶＦおよびフォトレジスト膜ＰＲ２をプラズマアッシング処理にて除去する。なお、反射防止膜を設けた場合には、プラズマアッシング処理にて反射防止膜も連続して除去する。次いで、ビアホールＶＨ２の底部のバリア絶縁膜ＩＬ２ａをエッチングにより除去する。これにより、ビアホールＶＨ２の底部に、配線Ｍ１ａが露出する。また、配線溝ＧＭ２と、配線溝ＧＭ２の底面と繋がるビアホールＶＨ２とを形成することができる。このエッチングの際、ダメージ保護膜ＩＬ２ｃにより、その下層の絶縁膜ＩＬ２ｂの膜減りや表面へのダメージの発生を防止することができる。
【００４３】
次いで、図１２に示すように、配線溝ＧＭ２およびビアホールＶＨ２内を含む層間絶縁膜ＩＬ２上に、配線Ｍ２ａおよびビアＶ２ａを構成する導電性膜を形成する。導電性膜は、バリア導体膜ＢＭと、銅膜よりなる金属膜Ｍとからなる。まず、配線溝ＧＭ２およびビアホールＶＨ２内を含む層間絶縁膜ＩＬ２上に、バリア導体膜ＢＭとして、薄い窒化チタン膜をスパッタリング法などにより形成する。バリア導体膜ＢＭとしては、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜を用いてもよい。これらの膜は、スパッタリング法などにより形成することができる。
【００４４】
次いで、バリア導体膜ＢＭ上に、薄い銅膜からなるシード膜（図示せず）をスパッタリング法により形成する。そして、このシード膜を電極として、電解めっき法により銅膜（金属膜Ｍ）を成長させる。銅膜（金属膜Ｍ）は、配線溝ＧＭ２を埋め込む程度の膜厚となるまで成長させる。この銅膜は、銅を主体とする膜よりなり、具体的には、銅（Ｃｕ）または銅合金よりなる。銅合金としては、銅と他の金属（例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属）とからなる合金を用いることができる。
【００４５】
次いで、図１３に示すように、層間絶縁膜ＩＬ２上の不要な導電性膜を除去する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ２上の銅膜（金属膜Ｍ）およびバリア導体膜ＢＭを除去する。これにより、配線溝ＧＭ２およびビアホールＶＨ２内に、銅膜（金属膜Ｍ）およびバリア導体膜ＢＭが埋め込まれ、配線Ｍ２ａおよびビアＶ２ａが形成される。ここで、層間絶縁膜ＩＬ２の上部には、ダメージ保護膜ＩＬ２ｃが設けられているため、ＣＭＰによる層間絶縁膜ＩＬ２の上部の研磨ダメージを低減することができる。
【００４６】
以上の工程により、配線Ｍ２ａと、この配線Ｍ２ａと電気的に接続されるビアＶ２ａとを形成することができる。この後、層間絶縁膜、ビアおよび配線の形成工程を繰り返すことにより、さらに、上層の配線を形成することができる（図２５参照）。
【００４７】
このように、本実施の形態によれば、孤立ビア（この場合ビアＶ２ａ）上の配線Ｍ２ａの接続部ＣＡに拡張部ＥＰを設けたので、後述するポイゾニングの発生を抑制することができ、配線Ｍ２ａの幅が最小配線幅Ｗｍｉｎであっても、加工不良を防止することができる。これにより、配線Ｍ２ａとビアＶ２ａとを良好に接続することができる。
【００４８】
これに対し、孤立ビア（この場合ビアＶ２ａ）上の配線Ｍ２ａの接続部ＣＡに拡張部ＥＰを設けていない、比較例においては、以下に説明するように、ポイゾニングの発生により、配線Ｍ２ａの加工不良が生じる。その結果、配線Ｍ２ａとビアＶ２ａとの接続不良が生じる。
【００４９】
図１４および図１５は、比較例の半導体装置の構成を示す平面図および断面図である。（ａ）は平面図、（ｂ）は、断面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。
【００５０】
図１４に示す比較例の場合においても、下層配線である配線Ｍ１ａの端部と、上層配線である配線Ｍ２ａの端部とを、孤立ビアであるビアＶ２ａで接続している。しかしながら、接続部ＣＡは、仮想線（破線）で区画した領域と同程度である。即ち、図３を参照しながら説明した本実施の形態の拡張部（ＥＰ）が設けられていない。
【００５１】
このような、配線Ｍ１ａ、配線Ｍ２ａおよびビアＶ２ａの接続構成とした場合、図１５に示すように、ビアＶ２ａの周囲において配線部が形成されないという加工不良が生じ、配線Ｍ２ａとビアＶ２ａの導通が確保できない。これは、ポイゾニングと呼ばれるフォトレジスト膜の現像不良により、ビアＶ２ａの周囲に、本来除去されるべきフォトレジスト膜が残存し、所望の配線溝が形成されないことが原因である。以下に、図１６を参照しながらポイゾニングについて説明する。図１６は、ポイゾニング現象を示す断面図である。
【００５２】
図１６（ａ）は、配線Ｍ１ａ上に、ビアホールＶＨ２が形成された状態を示す。配線Ｍ１ａは、層間絶縁膜ＩＬ１ｂ中に形成されており、ビアホールＶＨ２は、層間絶縁膜ＩＬ２中に形成されている。例えば、層間絶縁膜ＩＬ２は、バリア絶縁膜（ＳｉＣＮ膜、ＳｉＣＯ膜）ＩＬ２ａ、絶縁膜（ＳｉＣＯ膜）ＩＬ２ｂおよびダメージ保護膜（ＴＥＯＳ膜）ＩＬ２ｃを有する。ここで、層間絶縁膜中に、窒素含有絶縁膜（例えば、窒素化合物よりなる絶縁膜）が存在する場合、アミンが生じる。ここでは、例えば、ＳｉＣＮ膜等からアミンが生じる。そして、このアミンが水分を吸湿し、拡散する。例えば、絶縁膜ＩＬ２ｂ中、または、ビアホールＶＨ２中に拡散する。
【００５３】
図１６（ｂ）は、ビアホールＶＨ２にビアフィル膜ＶＦが埋め込まれた状態を示す。このように、ビアホールＶＨ２にビアフィル膜ＶＦが埋め込まれた後においては、アミンが、絶縁膜ＩＬ２ｂ中からビアフィル膜ＶＦ中に拡散し、一定の割合でビアフィル膜ＶＦ中に蓄積する。このように、ビアホールＶＨ２の近傍のアミンの濃度が上昇する。
【００５４】
図１６（ｃ）は、ビアホールＶＨ２内のビアフィル膜ＶＦおよび層間絶縁膜ＩＬ２上に、フォトレジスト膜ＰＲ２が形成された状態を示す。ビアフィル膜ＶＦ中に蓄積したアミンが、フォトレジスト膜ＰＲ２中に拡散する。特に、ビアフィル膜ＶＦ上の、フォトレジスト膜ＰＲ２中に拡散する。このように、アミンが拡散した領域（図１６（ｃ）中の灰色部）においては、フォトレジスト膜が変質する。具体的には、フォトレジスト膜の現像液による分解作用（溶解作用、脱保護作用）に寄与する酸イオン（Ｈ＋）が失われる。このため、変質部においては、現像液による分解反応が停止し、現像液に不溶な物質としてビアホールＶＨ２の近傍に残存する。このため、変質部近傍において、本来、配線溝ＧＭ２として、エッチングされるべき層間絶縁膜ＩＬ２が部分的にエッチングされず、加工不良となる。そして、配線溝ＧＭ２が形成されていない箇所には、当然、導電性膜は埋め込まれず、所望の形状の配線（Ｍ２ａ）は形成されない。このため、図１５に示すように、ビアＶ２ａの周囲において配線部が形成されないという加工不良が生じ、配線Ｍ２ａとビアＶ２ａの導通が確保できない。
【００５５】
なお、上記説明においては、ＳｉＣＮ膜をアミン供給層として説明したが、この他の窒素含有絶縁膜もアミン供給層となり得る。また、ビアフィル膜ＶＦ内に、ビアフィル膜ＶＦを埋め込む前に、配線Ｍ１の表面の酸化物を還元するため、アンモニアプラズマ処理を行う場合がある。この場合、アンモニアプラズマに晒された部分、例えば、層間絶縁膜ＩＬ２の表面や、ビアホールＶＨ２の内壁にアンモニアプラズマ処理層ができ、この層がアミンの供給源となる。よって、このようなアンモニアプラズマ処理を施す場合には、ポイゾニングによる加工不良が起こりやすくなる。
【００５６】
このように、ビアホールＶＨ２の近傍においては、加工不良が生じやすい。但し、ビアホールＶＨ２内のビアＶ２ａが、孤立ビアでない場合、即ち、ビアＶ２ａの近くに他のビアが存在する場合には、アミンの拡散が分散され、ビアＶ２ａにアミンの蓄積が集中し難いため、ポイゾニングの影響は小さくなる。また、接続部ＣＡを含む配線（Ｍ２ａ）が、最小配線幅Ｗｍｉｎでない場合は、最小配線幅をこえて延在する部分が、拡張部ＥＰの役割を果たすため、ポイゾニングの影響は小さくなる。
【００５７】
このように、本実施の形態においては、孤立ビア（この場合ビアＶ２ａ）上の配線Ｍ２ａの接続部ＣＡに拡張部ＥＰを設けたので、ポイゾニングの発生を抑制することができ、配線Ｍ２ａの加工不良を防止することができる。これにより、配線Ｍ２ａとビアＶ２ａとを良好に接続することができる。
【００５８】
（実施の形態２）
本実施の形態では、各種応用例について説明する。なお、実施の形態１と対応する箇所には、同様または関連する符号を付け、その重複した説明を省略する。
【００５９】
（応用例１）
実施の形態１（図２）においては、孤立ビア（図２のビアＶ２ａ）上の配線Ｍ２ａの接続部ＣＡに拡張部ＥＰを設け、ビアＶ２ｂ上の配線Ｍ２ｂについては、接続部ＣＡに拡張部ＥＰを設けるか否かについて言及していない。例えば、このビアＶ２ｂが孤立ビアではない場合には、ビアＶ２ｂ上の配線Ｍ２ｂの接続部ＣＡに拡張部ＥＰを設ける必要はない。
【００６０】
図１７は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。（ａ）では、３つのビア（Ｖ２ａ、Ｖ２ｂ、Ｖ２ｃ）と、配線（Ｍ２ａ、Ｍ２ｂ）の接続部（ＣＡ）との関係を示し、（ｂ）では、ビア（Ｖ２ａ）上の接続部（ＣＡ）と、ビアＶ２ｂ上の接続部（ＣＡ）の拡大図を示す。
【００６１】
図１７に示すビアＶ２ａは、孤立ビアであり、ビアＶ２ｂは、孤立ビアではない。即ち、ビアＶ２ｂは、ビアＶ２ａに最も近いビアであり、これらの距離Ｄａｂが、１０μｍを超える。また、ビアＶ２ｃは、ビアＶ２ｂに最も近いビアであり、これらの距離Ｄｂｃが、１０μｍ以下である。
【００６２】
このような場合、孤立ビアであるビアＶ２ａの上の配線Ｍ２ａについては、接続部（ＣＡ）に拡張部（ＥＰ）を設ける。一方、孤立ビアでないビアＶ２ｂの上の配線Ｍ２ｂについては、接続部（ＣＡ）に拡張部（ＥＰ）を設ける必要はない。なお、配線Ｍ２ａおよび配線Ｍ２ｂのそれぞれの幅は、最小配線幅Ｗｍｉｎである。
【００６３】
例えば、配線Ｍ２ｂの接続部（ＣＡ）は、仮想線（破線）で区画した領域（図３参照）と同程度である。
【００６４】
このように、例えば、最小配線幅Ｗｍｉｎが、０．１４μｍ以下となるような微細なデザインルールで設計される半導体装置において、配線は、短辺が最小配線幅Ｗｍｉｎの矩形状であり、ビアＶ２ｂの形成領域は、一辺が最小配線幅Ｗｍｉｎと同程度の正方形状である。このような設計により、集積度を向上させ、半導体素子の高集積化を図ることができる。
【００６５】
また、別の言い方をすれば、孤立ビア（ここでは、ビアＶ２ａ）上の配線（ここでは、Ｍ２ａ）の接続部ＣＡの拡張幅（拡張部の短辺、突出し量）は、孤立ビアでないビア（ここでは、ビアＶ２ｂ）上の配線（ここでは、Ｍ２ｂ）の接続部ＣＡの拡張幅より大きい。
【００６６】
このように、デザインルール上は、孤立ビアでない場合には、その上の配線を微細化のために、最小配線幅Ｗｍｉｎで設計し、孤立ビアである場合には、その上の配線の微細化を犠牲にして、接続部ＣＡを広く確保することにより、配線Ｍ２ａの加工不良を防止することができる。
【００６７】
（応用例２）
図１８は、本実施の形態の応用例２の半導体装置の構成を示す平面図である。左図は、ビアＶ２ａ上の接続部（ＣＡ）の拡大平面図、右図は、ビアＶ２ｂ上の接続部（ＣＡ）の拡大平面図である。
【００６８】
上記応用例１においては、配線Ｍ２ｂを短辺が最小配線幅Ｗｍｉｎの矩形状としたが、この配線にリザーバＲを設けてもよい。リザーバＲとは、配線の延在方向（図１８の右図においては、ｘ２方向）と逆側（ｘ１方向）に設けられた配線Ｍ２ｂの余剰部である。このようなリザーバＲを設けることにより、エレクトロマイグレーション耐性を向上させることができる。即ち、エレクトロマイグレーションにより押し流された配線材料をリザーバＲの配線材料によって補填することにより、配線Ｍ２ｂ中に空隙が発生することを抑制することができる。
【００６９】
このようなリザーバＲの幅（Ｘ方向の幅）は、例えば、ビアＶ２ｂ（ビアＶ２ｂと配線Ｍ２ｂとの重なり領域）からの距離ＷＲで定義できる。そして、このリザーバＲの幅（ＷＲ）は、配線Ｍ２ａの接続部ＣＡの拡張幅（拡張部の短辺、ＷＥＸ）より小さい。このように、孤立ビア（ここでは、ビアＶ２ａ）上の配線（ここでは、Ｍ２ａ）の拡張幅は、リザーバＲの幅（Ｘ方向の幅）より大きい。
【００７０】
（応用例３）
図１９は、本実施の形態の応用例３の半導体装置の構成を示す平面図である。
【００７１】
実施の形態１（図３）においては、配線Ｍ２ａの接続部ＣＡに、３つの方向（ｘ１、ｙ１、ｙ２）に拡張部ＥＰ（部分ＥＰｘ１、部分ＥＰｙ１、部分ＥＰｙ２）を設けたが、図１９（ａ）に示すように、２つの拡張部ＥＰ（部分ＥＰｙ１、部分ＥＰｙ２）を設けてもよい。
【００７２】
また、図１９（ｂ）に示すように、１つの拡張部ＥＰ（部分ＥＰｘ１）のみを設けてもよい。但し、この場合、応用例２で説明したうように、孤立ビアでないビアＶ２ｂの上方のリザーバＲより、孤立ビアであるビアＶ２ａの拡張部（部分ＥＰｘ１）を大きくする。言い換えれば、拡張幅を、リザーバＲの幅より大きくする。このように、孤立ビア上には、リザーバＲの幅より大きい、拡張部（部分ＥＰｘ１）を設けることにより、ポイゾニングの発生を抑制し、また、エレクトロマイグレーション耐性を向上させることができる。
【００７３】
（応用例４）
図２０および図２１は、本実施の形態の応用例４の半導体装置の構成を示す平面図である。
【００７４】
実施の形態１（図１）においては、配線Ｍ１ａと配線Ｍ２ａとの間を、１つのビアＶ２ａで接続したが、配線Ｍ１ａと配線Ｍ２ａとの間を、２つのビア部Ｖ２ａ１、Ｖ２ａ２で接続してもよい（図２０）。このようなビア部Ｖ２ａ１、Ｖ２ａ２を並列ビアという。並列ビアを構成する複数のビアは、大面積のビア形成領域を複数に分割したにすぎず、これらは、単一のビアＶ２ａとして取り扱う（図２１（ｂ）参照）。
【００７５】
即ち、並列ビア（Ｖ２ａ１、Ｖ２ａ２）と、最も近いビアとの距離Ｄａｂが、１０μｍを超える場合、並列ビア（Ｖ２ａ１、Ｖ２ａ２）を“孤立ビア”として取り扱う。このような、並列ビア（Ｖ２ａ１、Ｖ２ａ２）上の配線Ｍ２ａの接続部ＣＡに、拡張部ＥＰ（部分ＥＰｘ１、部分ＥＰｙ１、部分ＥＰｙ２）を設けてもよい（図２１）。
【００７６】
並列ビアを設けた場合、配線Ｍ２ａと並列ビア（Ｖ２ａ１、Ｖ２ａ２）との接触面積が、例えば、図１４の場合の２倍となるため、拡張部ＥＰ（部分ＥＰｘ１、部分ＥＰｙ１、部分ＥＰｙ２、図２１参照）を設けるまでもなく、ポイゾニングによる加工不良の影響が低減されるように思われる。
【００７７】
しかしながら、本発明者らの検討によれば、並列ビア（Ｖ２ａ１、Ｖ２ａ２）を用いた場合でも、ポイゾニングによる加工不良が生じ、配線Ｍ２ａと並列ビア（Ｖ２ａ１、Ｖ２ａ２）との接続不良が生じ得る。図２２は、拡張部ＥＰを有さない配線Ｍ２ａと並列ビア（Ｖ２ａ１、Ｖ２ａ２）との接続部の平面写真および断面写真である。（ａ）は、平面写真図であり、（ｂ）は、断面写真である。なお、配線Ｍ２ａの幅は、最小配線幅Ｗｍｉｎである。
【００７８】
図２２に示すように、並列ビア（Ｖ２ａ１、Ｖ２ａ２）の近傍においては、配線Ｍ２ａが形成されておらず、並列ビア（Ｖ２ａ１、Ｖ２ａ２）と配線Ｍ２ａとの電気的接続が図れていない。
【００７９】
これに対し、配線Ｍ２ａに拡張部ＥＰを設けた場合には、実施の形態１の場合とほぼ同様に、ポイゾニングによる配線Ｍ２ａの加工不良を抑制でき、配線Ｍ２ａと並列ビア（Ｖ２ａ１、Ｖ２ａ２）との良好な接続を図ることができる。図２３は、配線Ｍ２ａと並列ビア（Ｖ２ａ１、Ｖ２ａ２）との接続部を示す図である。上図は、平面写真であり、下図は、写真を模写した平面図である。図２３においては、接続部ＣＡの幅（Ｗ）は、最小配線幅Ｗｍｉｎより大きい。この場合、図示するように、配線Ｍ２ａの加工不良は生じていない。
【００８０】
なお、最小配線幅Ｗｍｉｎで配線Ｍ２ａを構成し、さらに、並列ビア（Ｖ２ａ１、Ｖ２ａ２）を、最小配線幅Ｗｍｉｎ角で構成した場合、即ち、配線Ｍ２ａに拡張部ＥＰを設けていない場合であっても、並列ビア（Ｖ２ａ１、Ｖ２ａ２）上が、配線Ｍ２ａの端部となっていない場合には、ポイゾニングによる配線Ｍ２ａの加工不良は生じない。これは、並列ビア（Ｖ２ａ１、Ｖ２ａ２）をこえて延在する部分が、拡張部ＥＰの役割を果たすためと考えられる。図２４は、ライン状の配線と並列ビアとの接続部を示す平面写真である。図２４に示すように、ライン状の配線Ｍ２ａの中間部に、並列ビア（Ｖ２ａ１、Ｖ２ａ２）が位置しており、ポイゾニングによる加工不良は生じていない。
【００８１】
＜まとめ＞
以上、実施の形態１および上記応用例から、拡張部ＥＰを設ける配線の条件について説明する。
【００８２】
Ａ）配線の幅が最小配線幅である。
【００８３】
Ｂ）配線の端部の下にビアが存在する。
【００８４】
Ｃ）上記ビアが孤立ビアである。
【００８５】
上記３つの条件（Ａ〜Ｃ）をすべて満たす配線の接続部ＣＡにおいて拡張部ＥＰを設ける。
【００８６】
逆に、
ａ）配線の幅が最小配線幅でない。
【００８７】
ｂ）配線の途中の下にビアが存在する。
【００８８】
ｃ）配線の下にあるビアが孤立ビアではない。
【００８９】
上記３つの条件（ａ〜ｃ）のいずれかを満たす配線の接続部ＣＡにおいては、拡張部ＥＰを設ける必要はない。
【００９０】
また、ここで、好ましい拡張部の大きさについて説明する。
【００９１】
例えば、実施の形態１において図３（ｂ）を参照しながら説明した、拡張部について、最小配線幅Ｗｍｉｎが、０．１４μｍの場合、拡張幅は、例えば、０．０９μｍ程度である。このように、最小配線幅Ｗｍｉｎの半分以上の拡張幅を確保することが好ましい。拡張幅とは、部分ＥＰｘ１のＸ方向の幅、部分ＥＰｙ１、部分ＥＰｙ２のＹ方向の幅を言う。
【００９２】
また、例えば、上記応用例３において図１９（ｂ）を参照しながら説明した、拡張部について、最小配線幅Ｗｍｉｎが、０．１４μｍの場合、例えば、図１８の右図に示すリザーバＲの幅（Ｘ方向の幅）は、例えば、０．００５〜０．０５μｍ程度である。これに対し、図１９（ｂ）の拡張幅（部分ＥＰｘ１のＸ方向の幅）は、例えば、０．２９μｍ程度である。このように、ｘ１方向のみの拡幅の場合は、最小配線幅Ｗｍｉｎの２倍以上の拡張幅を確保することが好ましい。
【００９３】
また、実施の形態１において図３（ｂ）を参照しながら説明した、拡張部について、最小配線幅Ｗｍｉｎが、０．１４μｍの場合、接続部ＣＡの面積が、０．１μｍ２以上となるように、拡張部を設けることが好ましい。また、接続部ＣＡの面積を、ビアの形成面積の６倍以上とすることが好ましい。この“６倍”は、例えば、０．１μｍ２（必要接続面積）÷０．０１６９(ビア面積)からきている。
【００９４】
上記拡張部についての好ましい大きさは、応用例４で説明した並列ビアの場合も、同様に好ましい範囲として適用することができる。
【００９５】
（応用例５）
図２５は、本実施の形態の応用例５の半導体装置の構成を示す断面図である。実施の形態１においては、第２層目の配線である配線Ｍ２ａについて、拡張部ＥＰを設ける場合を説明したが、拡張部ＥＰを設ける配線は、第２層目の配線に限られるものではなく、第３層目や第４層目の配線に適用することができる。特に、第２層目以降の配線は、デュアルダマシン法により形成されることが多く、ポイゾニングによる加工不良が生じやすいため、ポイゾニングの発生を抑制するメリットが大きい。また、最上層や、その下層の配線は、配線幅が大きいが、その下から第２層までの配線は、いわゆるファイン層と呼ばれ、最小配線幅で設計されることが多い。このため、適宜、拡張部ＥＰを設けることで、加工不良を低減するメリットが大きい。
【００９６】
以下、図２５を参照しながら、本応用例の半導体装置の構成およびその製造方法について説明する。
【００９７】
図２５に示すように、本応用例の半導体装置においては、半導体基板Ｓの主表面に、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成されている。ｎチャネル型ＭＩＳＦＥＴは、半導体基板Ｓ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥｎおよびその両側の半導体基板（ｐ型ウエルＰＷ）Ｓ中に形成されたｎ型半導体領域Ｄｎを有する。このｎ型半導体領域Ｄｎは、低濃度半導体領域と高濃度半導体領域よりなる、ＬＤＤ構造のソース・ドレイン領域である。また、ｐチャネル型ＭＩＳＦＥＴは、半導体基板Ｓ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥｐおよびその両側の半導体基板（ｎ型ウエルＮＷ）Ｓ中に形成された、ｐ型半導体領域Ｄｐを有する。このｐ型半導体領域Ｄｐは、低濃度半導体領域と高濃度半導体領域よりなる、ＬＤＤ構造のソース・ドレイン領域である。ゲート電極ＧＥｐ、ＧＥｎのそれぞれの両側には、サイドウォールＳＷが形成されている。
【００９８】
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１ａが形成されている。この層間絶縁膜ＩＬ１ａ中には、ビアＶ１が形成されている。また、層間絶縁膜ＩＬ１ａ上の層間絶縁膜ＩＬ１ｂ中には、配線Ｍ１が形成されている。また、配線Ｍ１上には、層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２中には、ビアＶ２および配線Ｍ２が形成されている。同様に、層間絶縁膜ＩＬ３中には、ビアＶ３および配線Ｍ３が形成され、層間絶縁膜ＩＬ４中には、ビアＶ４および配線Ｍ４が形成され、層間絶縁膜ＩＬ５中には、ビアＶ５および配線Ｍ５が形成されている。
【００９９】
また、層間絶縁膜ＩＬ６中には、ビアＶ６および配線Ｍ６が形成されている。層間絶縁膜ＩＬ６上の層間絶縁膜ＩＬ７中には、ビアＶ７が形成され、層間絶縁膜ＩＬ７およびビアＶ７上には、配線Ｍ７が形成されている。ここでは、配線Ｍ７が最上層配線であり、配線Ｍ６が比較的配線幅の大きい配線層（セミグローバル層）であり、配線Ｍ１〜配線Ｍ５が、最小配線幅で設計されるファイン層である。このうち、配線Ｍ１は、シングルダマシン法で形成され、配線Ｍ２〜配線Ｍ５は、デュアルダマシン法で形成される。そして、配線Ｍ７上には、絶縁膜よりなる保護膜ＰＲＯが形成されている。
【０１００】
次いで、本実施の形態の半導体装置の製造工程について説明する。前述のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴや、その上方の複数層の配線（Ｍ１〜Ｍ７）の形成工程に制限はないが、以下に、形成工程の一例を図２５を参照しながら簡単に説明する。
【０１０１】
半導体基板Ｓの素子分離領域に溝を形成し、溝の内部に絶縁膜を埋め込むことにより、分離部ＳＴＩを形成した後、半導体基板Ｓにｐ型の導電性を示す不純物をイオン注入してｐ型ウエルＰＷを形成し、ｎ型の導電性を示す不純物をイオン注入してｎ型ウエルＮＷを形成する。次いで、半導体基板Ｓ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥｎ、ＧＥｐを形成する。例えば、ゲート絶縁膜ＧＩとして酸化シリコン膜をＣＶＤ法により形成し、さらに、その上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜のパターニングを行うことにより、ゲート電極ＧＥｎ、ＧＥｐを形成する。
【０１０２】
次いで、ゲート電極ＧＥｎの両側のｐ型ウエルＰＷにｎ型の導電性を示す不純物をイオン注入することで低濃度不純物領域を形成し、ゲート電極ＧＥｐの両側のｎ型ウエルＮＷにｐ型の導電性を示す不純物をイオン注入することで低濃度不純物領域を形成する。次いで、ゲート電極ＧＥｎ、ＧＥｐの側壁にサイドウォールＳＷを形成する。
【０１０３】
次に、ゲート電極ＧＥｎの両側のｐ型ウエルＰＷにｎ型の導電性を示す不純物をイオン注入することで高濃度不純物領域を形成し、ゲート電極ＧＥｐの両側のｎ型ウエルＮＷにｐ型の導電性を示す不純物をイオン注入することで高濃度不純物領域を形成する。このようにして、ソース・ドレインとして機能するｎ型半導体領域Ｄｎおよびｐ型半導体領域Ｄｐを形成する。
【０１０４】
次いで、半導体基板Ｓ上のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上に層間絶縁膜ＩＬ１ａを形成した後、層間絶縁膜ＩＬ１ａ中に、パターニングによりビアホールＶＨ１を形成する。次いで、ビアホールＶＨ１の内部に、例えば、バリア導体膜と、Ｗ（タングステン）膜などよりなる金属膜とを埋め込むことにより、ビアＶ１を形成する。次いで、ビアＶ１上に、層間絶縁膜ＩＬ１ｂを形成し、パターニングにより配線溝を形成する、そして、配線溝の内部に、導電性膜を形成する。導電性膜は、例えば、バリア導体膜と、銅膜よりなる金属膜とからなる。まず、配線溝内を含む層間絶縁膜ＩＬ１ｂ上に、バリア導体膜として、薄い窒化チタン膜をスパッタリング法などにより形成する。次いで、バリア導体膜上に、薄い銅膜からなるシード膜（図示せず）をスパッタリング法により形成する。そして、このシード膜を電極として、電解めっき法により銅膜を成長させる。次いで、層間絶縁膜ＩＬ１ｂ上の不要な導電性膜をＣＭＰ法などにより除去する。層間絶縁膜ＩＬ１ｂは、例えば、薄い窒化シリコン膜と、その上の酸化シリコン膜との積層膜よりなる（ＩＬ２〜ＩＬ６も同じ）。なお、実施の形態１で説明したように、層間絶縁膜を３層構造（バリア絶縁膜、絶縁膜、ダメージ保護膜）としてもよい。
【０１０５】
さらに、第２層目の配線Ｍ２から第５層目の配線Ｍ５を形成する。配線Ｍ２〜Ｍ５は、いわゆる、デュエルダマシン法により形成する。例えば、層間絶縁膜ＩＬ１ｂ上に層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２中に、ビアホールＶＨ２と配線溝を形成する。このビアホールＶＨ２と配線溝に、導電性膜を埋め込むことにより、ビアＶ２と配線Ｍ２とを同時に形成する。詳細は、実施の形態１において説明したとおりである。
【０１０６】
同様にして、層間絶縁膜ＩＬ３、ビアＶ３と配線Ｍ３を形成し、さらに、層間絶縁膜ＩＬ４、ビアＶ４と配線Ｍ４を形成し、さらに、層間絶縁膜ＩＬ５、ビアＶ５と配線Ｍ５を形成する。
【０１０７】
次いで、配線Ｍ５上に層間絶縁膜ＩＬ６を形成する。次いで、層間絶縁膜ＩＬ６中に、ビアホールＶＨ６と配線溝を形成する。このビアホールＶＨ６と配線溝に、導電性膜を埋め込むことにより、ビアＶ６と配線Ｍ６とを同時に形成する。
【０１０８】
次いで、配線Ｍ６上に層間絶縁膜ＩＬ７を形成する。次いで、層間絶縁膜ＩＬ７中に、ビアホールＶＨ７を形成する。このビアホールＶＨ７に、導電性膜を埋め込むことにより、ビアＶ７を形成する。
【０１０９】
次いで、ビアＶ７および層間絶縁膜ＩＬ７上に、バリア導体膜を形成し、さらに、その上にＡｌ膜を形成する。バリア導体膜は、例えばＴｉ膜、ＴｉＮ膜、またはＴｉ膜とＴｉＮ膜の積層膜などからなる。これらの膜をパターニングすることにより配線Ｍ７を形成する。次いで、配線Ｍ７上に、保護膜ＰＲＯとして絶縁膜を形成する。
【０１１０】
このように、複数の配線層を設けてもよい。特に、ファイン層である配線Ｍ１〜配線Ｍ５の各層において、上記応用例４の＜まとめ＞の欄において説明したように、Ａ〜Ｃの条件をすべて満たす配線の接続部ＣＡにおいて、実施の形態１等で説明した拡張部ＥＰを設け、ａ〜ｃの条件のいずれかを満たす配線の接続部ＣＡにおいては、拡張部ＥＰを設けないように、配線を構成する。
【０１１１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１２】
特に、実施の形態１（図１）等において、配線やビアを略矩形状としたが、実デバイスにおいては、例えば、図２３などから明らかなように、配線やビアの外周はラウンド化することがある。また、配線幅においても、多少の大小が生じ得る。このような場合、配線幅は、平均を用いて算出してもよい。また、ビアの平面形状を、略円状とし、その大きさを平均直径などで表してもよい。もちろん、配線幅や、ビアの大きさ、形状をデバイスのレイアウト図（設計図）と対応させて定義してもよい。
【符号の説明】
【０１１３】
ＢＭ  バリア導体膜
ＣＡ  接続部
Ｄａｂ  距離
Ｄｂｃ  距離
Ｄｎ  ｎ型半導体領域
Ｄｐ  ｐ型半導体領域
ＥＰ  拡張部
ＥＰｘ１  部分
ＥＰｙ１  部分
ＥＰｙ２  部分
ＧＥｎ  ゲート電極
ＧＥｐ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＭ２  配線溝
ＩＬ１ａ  層間絶縁膜
ＩＬ１ｂ  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ２ａ  バリア絶縁膜
ＩＬ２ｂ  絶縁膜
ＩＬ２ｃ  ダメージ保護膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
ＩＬ５  層間絶縁膜
ＩＬ６  層間絶縁膜
ＩＬ７  層間絶縁膜
Ｍ  金属膜
Ｍ１  配線
Ｍ１ａ  配線
Ｍ１ｂ  配線
Ｍ２  配線
Ｍ２ａ  配線
Ｍ２ｂ  配線
Ｍ３  配線
Ｍ４  配線
Ｍ５  配線
Ｍ６  配線
Ｍ７  配線
ＭＰ  配線部
ＮＷ  ｎ型ウエル
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲＯ  保護膜
ＰＷ  ｐ型ウエル
Ｒ  リザーバ
Ｓ  半導体基板
ＳＴＩ  分離部
ＳＷ  サイドウォール
Ｖ１  ビア
Ｖ２  ビア
Ｖ２ａ  ビア
Ｖ２ａ１  ビア部
Ｖ２ａ２  ビア部
Ｖ２ｂ  ビア
Ｖ２ｃ  ビア
Ｖ３  ビア
Ｖ４  ビア
Ｖ５  ビア
Ｖ６  ビア
Ｖ７  ビア
ＶＦ  ビアフィル膜
ＶＨ１  ビアホール
ＶＨ２  ビアホール
ＶＨ３  ビアホール
ＶＨ４  ビアホール
ＶＨ５  ビアホール
ＶＨ６  ビアホール
ＶＨ７  ビアホール
Ｗ  幅
ＷＣＡＸ  幅
ＷＣＡＹ  幅
Ｗｍｉｎ  最小配線幅
ＷＯＰＸ  幅
ＷＯＰＹ  幅
ＷＲ  距離（幅）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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