(57)【要約】【課題】リーク電流の低減およびターンオフ時の電圧発振の防止を図るとともに、短絡耐量を改善することができる半導体装置を得る。【解決手段】ＩＧＢＴは、ｎ型シリコン基板１の表面（第１主面）側に形成され、ｎ型シリコン基板１よりも不純物濃度が高いｐベース層２と、ｎ型シリコン基板１の裏面（第２主面）側に形成され、ｎ型シリコン基板１よりも不純物濃度が高い、深いｎ＋バッファ層８および浅いｎ＋バッファ層９とを備える。深いｎ＋バッファ層８は、ｎ型シリコン基板１の裏面側の全体に渡って形成されている。浅いｎ＋バッファ層９は、ｎ型シリコン基板１の裏面側に選択的に形成されている。浅いｎ＋バッファ層９は、深いｎ＋バッファ層８よりも不純物濃度が高く、深いｎ＋バッファ層８よりも裏面からの深さが浅い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する半導体基板と、
前記半導体基板に形成されたｎ型の第１半導体層と、
前記第１半導体層の前記第１主面側に形成され、前記第１半導体層よりも不純物濃度が高いｐ型の第２半導体層と、
前記第１半導体層の前記第２主面側に形成され、前記第１半導体層よりも不純物濃度が高いｎ型の第３半導体層および第４半導体層と、
を備え、
前記第３半導体層は、前記第１半導体層の前記第２主面側の全体に渡って形成されており、
前記第４半導体層は、前記第１半導体層の前記第２主面側に選択的に形成されており、
前記第４半導体層は、前記第３半導体層よりも不純物濃度が高く、前記第３半導体層よりも前記第２主面からの深さが浅い
ことを特徴とする半導体装置。
【請求項２】
前記第４半導体層の非形成領域それぞれの寸法は６μｍ以下である
請求項１に記載の半導体装置。
【請求項３】
前記第３半導体層の前記第２主面からの深さは１０μｍ以上である
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第４半導体層の前記第２主面からの深さは３μｍ以下である
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３半導体層のドーパントは、プロトンまたはリンであり、
前記第４半導体層のドーパントは、リンまたはヒ素である
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３半導体層の深さ方向の不純物濃度プロファイルは、濃度ピークを複数箇所に有している
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体装置はＩＧＢＴであり、
前記第２半導体層は、前記ＩＧＢＴのベース層である
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
第１主面および第２主面を有し、ｎ型の第１半導体層が形成された半導体基板を用意する工程と、
前記第１半導体層の前記第１主面側に、前記第１半導体層よりも不純物濃度が高いｐ型の第２半導体層を形成する工程と、
前記第１半導体層の前記第２主面側に、前記第１半導体層よりも不純物濃度が高いｎ型の第３半導体層および第４半導体層を形成する工程と、を備え、
前記第３半導体層は、前記第１半導体層の前記第２主面側の全体に渡って形成され、
前記第４半導体層は、前記第１半導体層の前記第２主面側に選択的に形成され、
前記第４半導体層は、前記第３半導体層よりも不純物濃度が高く、前記第３半導体層よりも前記第２主面からの深さが浅くなるように形成される
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記第４半導体層の非形成領域それぞれの寸法は６μｍ以下である
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第３半導体層の前記第２主面からの深さは１０μｍ以上である
請求項８または請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第４半導体層の前記第２主面からの深さは３μｍ以下である
請求項８から請求項１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第３半導体層のドーパントは、プロトンまたはリンであり、
前記第４半導体層のドーパントは、リンまたはヒ素である
請求項８から請求項１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第３半導体層を形成する工程は、加速電圧の異なる複数回のイオン注入によって行われる
請求項８から請求項１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第４半導体層を活性化させる熱処理をレーザーアニールにより行う工程をさらに備える
請求項８から請求項１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第３半導体層を活性化させる熱処理を、３５０℃〜４５０℃以下のファーネスアニールにより行う工程をさらに備える
請求項８から請求項１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第２主面に電極を形成する工程をさらに備え、
前記第３半導体層の活性化のための熱処理と、前記電極を前記第２主面にオーミック接続させるための熱処理とが同時に行われる
請求項８から請求項１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記半導体装置はＩＧＢＴであり、
前記第２半導体層は、前記ＩＧＢＴのベース層である
請求項８から請求項１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置に関するものである。
【背景技術】
【０００２】
省エネルギーの観点から、汎用インバータやＡＣサーボ等の分野で、三相モータの可変速制御を行うためのパワーモジュール等に、ＩＧＢＴやダイオードが使用されている。インバータ損失を減らすために、ＩＧＢＴやダイオードのスイッチング損失およびオン電圧を低くすることが求められている。
【０００３】
ＩＧＢＴのオン電圧の大半は、耐圧保持に必要な厚いｎ型ベース層（ドリフト層）の抵抗であり、その抵抗を低減させるためには、ＩＧＢＴを構成するウエハ（半導体基板）を薄くすることが有効である。しかし、ウエハを薄くすると、コレクタ電極に電圧が印加された時に、空乏層がウエハの裏面（コレクタ側の面）に達し、耐圧の低下やリーク電流の増大が発生する。そのため、一般的なＩＧＢＴのコレクタ側には、基板よりも不純物濃度が高いｎ＋バッファ層を浅く形成している（以下、このバッファ層を「浅いｎ＋バッファ層」と称す）。
【０００４】
一方、ウエハの加工技術の発達に伴い、ＩＧＢＴのウエハの厚みは、所望の耐圧を確保できる限界近くにまで薄くできるようになってきた。ウエハが薄く加工された場合、ウエハの裏面側に浅いｎ＋バッファ層を形成していても、ＩＧＢＴがスイッチング動作して、電源電圧とサージ電圧（＝Ｌ×ｄｉ／ｄｔ）とがコレクタ−エミッタ間に印加されると、空乏層が裏面側に到達する。空乏層が裏面側に到達すると、キャリアが枯渇して、電圧および電流が発振するという問題が生じる。
【０００５】
その対策としては、ウエハの裏面側に、浅いｎ＋バッファ層よりも不純物濃度が低く、裏面からの深さが大きい（１０μｍ以上）ｎ＋バッファ層を設ける技術がある（以下、このバッファ層を「深いｎ＋バッファ層」と称す）。深いｎ＋バッファ層が設けられることで、スイッチング動作時にコレクタ電極に高い電圧が印加されても、空乏層の広がりをゆるやかに止めることができる。その結果、裏面側のキャリアの枯渇を防ぎ、キャリアを滞留させることで、急峻な電圧の上昇を防ぐことができる。
【０００６】
ただし、深いｎ＋バッファ層を用いる技術では、ＩＧＢＴのターンオフ時に空乏層が深いｎ＋バッファ層内で止めて、裏面側にキャリアを残すようにする必要があるため、深いｎ＋バッファ層の不純物濃度の最適化が非常に難しい。不純物の注入量や注入後の熱処理の条件の変動によって不純物濃度がばらついた場合、ターンオフ時の電圧発振が大きくなったり、コレクタ電極に高い電圧が印加されたときに空乏層が裏面側に到達してリーク電流が増大したりする恐れがある。
【０００７】
これらの問題を解決するために、浅いｎ＋バッファ層と深いｎ＋バッファ層の両方を有する「２段バッファ構造」が提案されている（例えば下記の特許文献１，２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３３２５７５２号公報
【特許文献２】特開２０１３−１３８１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の２段バッファ構造のＩＧＢＴでは、リーク電流の低減およびターンオフ時の電圧発振の防止は実現できる。しかし、その一方で、ウエハの裏面からのホールの供給量が少なくなるため、短絡動作時の破壊耐量（短絡耐量）が低下するという問題が生じる。
【００１０】
本発明は上記のような課題を解決するためになされたものであり、リーク電流の低減およびターンオフ時の電圧発振の防止を図るとともに、短絡耐量を改善することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、第１主面および第２主面を有する半導体基板と、前記半導体基板に形成されたｎ型の第１半導体層と、前記第１半導体層の前記第１主面側に形成され、前記第１半導体層よりも不純物濃度が高いｐ型の第２半導体層と、前記第１半導体層の前記第２主面側に形成され、前記第１半導体層よりも不純物濃度が高いｎ型の第３半導体層および第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層の前記第２主面側の全体に渡って形成されており、前記第４半導体層は、前記第１半導体層の前記第２主面側に選択的に形成されており、前記第４半導体層は、前記第３半導体層よりも不純物濃度が高く、前記第３半導体層よりも前記第２主面からの深さが浅い。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、２段バッファ構造によりリーク電流の増加およびターンオフ時の電圧発振を防止しつつ、半導体基板の第２主面（裏面）からのホールの供給量を確保できるため破壊耐量が改善される。
【図面の簡単な説明】
【００１３】
【図１】ＩＧＢＴにおける短絡動作時の電界分布のシミュレーション結果を示す図である。
【図２】本発明の実施の形態１に係るＩＧＢＴの断面図である。
【図３】実施の形態１に係るＩＧＢＴがオン状態のときのホールの導通経路を示す図である。
【図４】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図５】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図６】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図７】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図８】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図９】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図１０】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図１１】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図１２】実施の形態１に係るＩＧＢＴの製造方法を説明するための工程図である。
【図１３】実施の形態１に係るＩＧＢＴの裏面部分における不純物濃度プロファイルの例を示す図である。
【図１４】実施の形態１に係るＩＧＢＴにおける、浅いｎ＋バッファ層の非形成領域の寸法とリーク電流との関係をシミュレーションした結果を示す図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
本発明者は、ＩＧＢＴの短絡動作時における電界分布のシミュレーションを行った。図１は、そのシミュレーション結果を示す図であり、耐圧１２００ＶクラスのＩＧＢＴの短絡回路にＶｃｅ＝８００Ｖ，Ｖｇｅ＝１５Ｖの電圧をかけた場合の、ＩＧＢＴデバイス内部の電界分布を示している。図１のように、ホールの供給量が少ない場合には、ＩＧＢＴの裏面側（コレクタ側）から空乏層が拡がるため、裏面側の電界が表面側（エミッタ側）よりも高くなることが分かる。このような電界分布になると、ＩＧＢＴ素子が破壊に至りやすい。一方、ホールの供給量が多い場合には、電界ピークが表面側に発生し、短絡耐量が向上することが分かる。本発明者は、ホールの供給量を確保しながら、リーク電流の増加を抑制し、さらにターンオフ時の電圧発振を防止できるバッファ層の構造を検討し、本発明に至った。
【００１５】
図２は、本発明の実施の形態１に係る半導体装置であるＩＧＢＴの断面図である。図２のように、当該ＩＧＢＴは、ｎ型の半導体層（第１半導体層）が形成されたシリコンウエハである半導体基板１（以下「ｎ型シリコン基板」）を用いて形成されている。ｎ型シリコン基板１の表面（第１主面）側の表層部には、ｎ型シリコン基板１よりも不純物濃度が高い、ｐ型のベース層２（第２半導体層、以下「ｐベース層」）が形成されている。ｐベース層２の表層部には、ｎ＋型のエミッタ層３（以下「ｎ＋エミッタ層」）、および、ｐ＋型のコンタクト層４（以下「ｐ＋コンタクト層」）が形成されている。
【００１６】
ｎ型シリコン基板１には、ｎ＋エミッタ層３およびｐベース層２を貫通するようにトレンチが形成されており、当該トレンチ内には、トレンチゲート５が埋め込まれている。トレンチゲート５は、ゲート絶縁膜５ａとゲート電極５ｂとから構成されており、ゲート絶縁膜５ａはゲート電極５ｂの側面及び底面に設けられている。トレンチゲート５の側面はｎ＋エミッタ層３およびその下のｐベース層２に接しており、トレンチゲート５の底部はｐベース層２の下のｎ型領域に達している。よって、ゲート絶縁膜５ａは、ゲート電極５ｂと、ｎ型シリコン基板１、ｐベース層２およびｎ＋エミッタ層３との間に介在することになる。
【００１７】
ｎ型シリコン基板１の上面には、トレンチゲート５を覆うように層間絶縁膜６が形成されている。層間絶縁膜６には、ｎ＋エミッタ層３およびｐ＋コンタクト層４に達するコンタクトホールが形成されている。層間絶縁膜６上にはエミッタ電極７が形成されており、当該エミッタ電極７は、上記のコンタクトホールを通してｎ＋エミッタ層３およびｐ＋コンタクト層４に接続している。
【００１８】
また、ｎ型シリコン基板１の裏面（第２主面）側の表層部には、ウエハの裏面からの深さが比較的深く形成されたｎ＋型のバッファ層８（第３半導体層、以下「深いｎ＋バッファ層」）が形成されている。また、深いｎ＋バッファ層８の裏面側の表層部には、ウエハの裏面面からの深さが比較的浅く形成されたｎ＋型のバッファ層９（第４半導体層、以下「浅いｎ＋バッファ層」）が形成されている。これら深いｎ＋バッファ層８および浅いｎ＋バッファ層９は、ｎ型シリコン基板１よりも不純物濃度が高い。
【００１９】
浅いｎ＋バッファ層９は、深いｎ＋バッファ層８よりも不純物濃度が高い。つまり、浅いｎ＋バッファ層９の不純物のピーク濃度は、深いｎ＋バッファ層８の不純物のピーク濃度よりも高く設定されている。また、深いｎ＋バッファ層８は、ｎ型シリコン基板１の裏面側の全体に渡って形成されているが、浅いｎ＋バッファ層９は、裏面側の全体に形成されるのではなく、選択的に形成されている。つまり、深いｎ＋バッファ層８における裏面側の表層部には、浅いｎ＋バッファ層９が形成されていない領域（非形成領域）が設けられている。
【００２０】
なお、深いｎ＋バッファ層８の不純物（ドーパント）としては、リンもしくはプロトンを用いることができるが、実施の形態１ではプロトンを用いる。浅いｎ＋バッファ層９の不純物としては、リンもしくはヒ素を用いることができる。
【００２１】
また、ウエハの裏面側の最表層部には、ｐコレクタ層１０が形成されている。また、ウエハの裏面上には、ｐコレクタ層１０に接するように、コレクタ電極１１が形成されている。
【００２２】
図３は、図２のＩＧＢＴがオン状態のときのホールの導通経路を示す図である。図３においては、ＩＧＢＴの裏面からのホールの導通経路を矢印で示している。浅いｎ＋バッファ層９が形成されている領域では、ホールが再結合して消滅するためホール濃度は低下するが、浅いｎ＋バッファ層９が形成されていない領域ではホール濃度が高くなる。その結果、短絡動作時でもＩＧＢＴの裏面側のホール濃度を高くでき、ＩＧＢＴの裏面側の電界の増大を抑制することができる。すなわち、ＩＧＢＴ内の電界分布は、図１の破線のグラフのように、表面側にピークが現れるようになり、短絡耐量が向上する。
【００２３】
また、深いｎ＋バッファ層８と浅いｎ＋バッファ層９とからなる「２段バッファ構造」により、ＩＧＢＴのリーク電流の低減およびターンオフ時の電圧発振の防止という効果も得られる。よって、本実施の形態によれば、リーク電流が少なく、電圧発振を防止でき、さらに破壊耐量の高いＩＧＢＴを得ることができる。
【００２４】
特に、深いｎ＋バッファ層８の深さを１０μｍ以上にすることで、ターンオフ時に裏面側のキャリアの枯渇を防止し、電圧発振を効果的に防止することができる。また、深さ３μｍ以下の浅いｎ＋バッファ層９を設けることで、コレクタ電極１１にコレクタ電極に電圧が印加された時に、空乏層の広がりを効果的に停止させ、リーク電流の増加を防止する。
【００２５】
次に、図２に示したＩＧＢＴの製造方法を説明する。図４〜図１２はその製造方法を示す工程図である。
【００２６】
図２のＩＧＢＴの表面（第１主面）側の構造は、従来のＩＧＢＴと同様であり、従来と同様の方法で形成できるため、ここでは簡単に説明する。まず、ｎ型シリコン基板１を用意し、その表面側の表層部に、各種の不純物を選択的にイオン注入することにより、ｐベース層２、ｎ＋エミッタ層３、ｐ＋コンタクト層４をそれぞれ形成する。続いて、ｎ型シリコン基板１の表面を選択的にエッチングして、ｎ＋エミッタ層３およびｐベース層２を貫通するトレンチを形成する。そして、当該トレンチ内を含むｎ型シリコン基板１の表面上に絶縁膜および電極材料を形成し、それらをパターニングまたはエッチバックすることで、当該トレンチ内にゲート絶縁膜５ａおよびゲート電極５ｂからなるトレンチゲート５を形成する。さらに、ｎ型シリコン基板１の表面側の全体に層間絶縁膜６を形成し、当該層間絶縁膜６にｎ＋エミッタ層３およびｐ＋コンタクト層４の上面に達するコンタクトホールを形成した後、層間絶縁膜６上にエミッタ電極７を形成する。ここまでの工程で、図４に示す構造が得られる。この時点でのウエハ厚みは、ベアウエハとほぼ同じ（７００μｍ程度）である。
【００２７】
続いて、ＩＧＢＴの裏面（第２主面）側の構造を形成する。まず、ｎ型シリコン基板１の裏面側に対し、グラインダーによる研磨またはウェットエッチングを行って、図５のように、ウエハを所望の厚みにまで薄くする。
【００２８】
次に、図６のように、５００ｋｅＶ〜１５００ｋｅＶの加速電圧でプロトンを複数回イオン注入することで、図７のように、ｎ型シリコン基板１の底面側の表層部に深いｎ＋バッファ層８を形成する。プロトンの飛程は、加速電圧５００ｋｅＶで６μｍ、加速電圧１５００ｋｅＶで３０μｍ程度であるため、サイクロトロンやバンデグラフなどの加速器を用いずに、一般的な半導体製造用イオン注入装置を利用して、ターンオフ時の電圧発振防止に有効な１０μｍ以上の深さを持つ、深いｎ＋バッファ層８を形成することができる。
【００２９】
また、深いｎ＋バッファ層８の形成を、加速電圧の異なる複数回のイオン注入で行うことにより、熱拡散で作製するような、ブロードな不純物プロファイルを持つ深いｎ＋バッファ層８を形成することができる。図１３に、深いｎ＋バッファ層８を複数回（４回）のイオン注入で行った場合の、ＩＧＢＴの裏面部分における深さ方向の不純物濃度プロファイルの例を示す。加速電圧の異なる複数回のイオン注入により、深いｎ＋バッファ層８の濃度ピークが複数箇所形成されていることが分かる。深いｎ＋バッファ層８を形成した後、３５０℃〜４５０℃程度でのファーネスアニールを行い、深いｎ＋バッファ層８に注入されたプロトンを活性化させる。
【００３０】
次に、写真製版技術を用いて、図８のように、浅いｎ＋バッファ層９の形成領域が開口されたレジスト１３を形成する（逆に言えば、レジスト１３は、浅いｎ＋バッファ層９の非形成領域を覆うパターンとなる）。続いて、図９のように、リンまたはヒ素を、ウエハの裏面から深さ３μｍ以下の浅い領域にイオン注入し、レジスト１３を除去する。それにより、図１０のように、浅いｎ＋バッファ層９の表層部に、浅いｎ＋バッファ層９が選択的に形成される。その後、レーザーアニールにより、浅いｎ＋バッファ層９に注入されたリンまたはヒ素を活性化させる熱処理を行う。
【００３１】
そして、図１１のように、ウエハの裏面にボロンをイオン注入する。それにより、図１２のように、深いｎ＋バッファ層８および浅いｎ＋バッファ層９の表層部にｐコレクタ層１０が形成される。そして、レーザーアニールにより、ｐコレクタ層１０に注入されたボロンを活性化させる熱処理を行う。
【００３２】
その後、スパッタ法により、例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの積層膜や、ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕの積層膜などをウエハの裏面に形成することで、コレクタ電極１１を形成する。そして、コレクタ電極１１とシリコン（深いｎ＋バッファ層８および浅いｎ＋バッファ層９）とをオーミック接続させるための熱処理を行う。それにより、コレクタ電極１１とシリコンとの間のコンタクト抵抗を低減される。以上により、図２に示した構造のＩＧＢＴが得られる。
【００３３】
＜実施の形態２＞
実施の形態１では、深いｎ＋バッファ層８の不純物（ドーパント）をプロトンとしたが、先に述べたように、リンを用いてもよい。リンを用いる場合、リンをウエハの裏面にイオン注入してから、１１００℃以上の高温の熱処理でリンを拡散させることで、深いｎ＋バッファ層８を形成することができる。その場合、ＩＧＢＴの表面側のＭＯＳ（Metal-Oxide Semiconductor）構造や電極が上記の熱処理の影響を受けないように、各工程の順番を定めるとよい。すなわち、ＩＧＢＴの表面側のＭＯＳ構造を形成する前に、裏面を研磨またはウェットエッチングしてウエハを薄くしてから、深いｎ＋バッファ層８を作成することが好ましい。例えば、まず裏面側の深いｎ＋バッファ層８を形成し、次に表面側のＭＯＳ構造を作成し、その後に裏面側の浅いｎ＋バッファ層９を形成する、という順番にするとよい。
【００３４】
＜実施の形態３＞
実施の形態１のように、浅いｎ＋バッファ層９を選択的に形成した場合、耐圧保持時に浅いｎ＋バッファ層９の非形成領域からホールが供給されるため、浅いｎ＋バッファ層９の非形成領域の寸法が大きすぎると、リーク電流が増大する恐れがある。そこで、本発明者は、浅いｎ＋バッファ層９の非形成領域の最適な寸法を検討した。
【００３５】
図１４は、実施の形態１（図２）のＩＧＢＴにおける、浅いｎ＋バッファ層９の非形成領域の寸法とリーク電流の大きさとの関係をシミュレーションした結果を示す図である。ここでは、耐圧１２００ＶクラスのＩＧＢＴにＶｃｅ＝１２００Ｖの電圧が印加される場合において、浅いｎ＋バッファ層９の非形成領域の寸法（径）を変えたときのリーク電流の変化をシミュレーションした。その結果、図１４のように、浅いｎ＋バッファ層９の非形成領域の寸法が６μｍを超えると、リーク電流が急激に増加することが分かった。従って、浅いｎ＋バッファ層９の寸法は、６μｍ以下にすることが好ましい。
【００３６】
なお、浅いｎ＋バッファ層９の形成領域と非形成領域とからなる単位セルのサイズに関して、例えば、非形成領域の寸法を変えずに単位セルのサイズを小さくすると、実効的にチップ面内の非形成領域が増えることとなるので、リーク電流は増加するが、短絡耐量は改善される傾向になる。リーク電流の許容値は、保証温度内でデバイスに電圧が印加された時に熱暴走しない値で決定されるため、リーク電流を考慮しながら、形成領域と非形成領域とからなる単位セルのサイズを決定するとよい。
【００３７】
＜実施の形態４＞
実施の形態１では、深いｎ＋バッファ層８を活性化させる熱処理をファーネスアニールで行い、浅いｎ＋バッファ層９を活性化させる熱処理をレーザーアニールで行った。ファーネスアニールによる深いｎ＋バッファ層８のプロトンの活性化率は１％程度であるが、レーザーアニールによる浅いｎ＋バッファ層９のリンまたはヒ素の活性化率は７０％程度である。そのため、浅いｎ＋バッファ層９のドーパント（リンまたはヒ素）の注入量を、深いｎ＋バッファ層８のプロトンの注入量より少なくしても、浅いｎ＋バッファ層９の不純物濃度ピークを、深いｎ＋バッファ層８の不純物濃度ピークよりも十分高くすることができる。
【００３８】
浅いｎ＋バッファ層９のドーパントの注入量を抑えることで、イオン注入によるウエハ裏面側のダメージを抑えることができる。特に、深いｎ＋バッファ層８のドーパントがプロトンの場合、プロトンの活性化率は結晶欠陥の量にも影響するため、裏面側のダメージを抑えることにより、その活性化率のバラツキを抑え、デバイスの信頼性向上にも寄与できる。
【００３９】
＜実施の形態５＞
実施の形態１では、プロトンを用いて形成した深いｎ＋バッファ層８を活性化させるための熱処理と、コレクタ電極１１のコンタクト抵抗を低減させるための熱処理とを別々の工程としたが、どちらの熱処理も３５０℃〜４５０℃の温度で行われるので、両者を同一工程で実施してもよい。すなわち、深いｎ＋バッファ層８の熱処理と、コレクタ電極１１の熱処理の両方を、コレクタ電極１１を形成した後にまとめて同時に行ってもよい。熱処理の回数が減ることにより、製造コストを低減させることができる。
【００４０】
以上の実施の形態では、半導体基板１をシリコン基板として説明したが、半導体基板１は炭化シリコン（ＳｉＣ）基板でもよい。本発明に係る半導体装置を炭化シリコン基板を用いて形成することで、シリコン基板を用いた場合と比較して、高電圧、大電流、高温での動作に優れた半導体装置を得ることができる。
【００４１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００４２】
１  ｎ型シリコン基板、２  ｐベース層、３  ｎ＋エミッタ層、４  ｐ＋コンタクト層、５ａ  ゲート絶縁膜、５ｂ  ゲート電極、５  トレンチゲート、６  層間絶縁膜、７  エミッタ電極、８  深いｎ＋バッファ層、９  浅いｎ＋バッファ層、１０  ｐコレクタ層、１１  コレクタ電極、１３  レジスト。
【図１】
2017188569.tif 000003
【図２】
2017188569.tif 000004
【図３】
2017188569.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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