(57)【要約】【課題】ＰＬＬのデッドロックを回避することができる。【解決手段】ＰＬＬシンセサイザＳＹＮは、制御電圧に応じて発振周波数を制御する電圧制御発振回路１１１を含むＰＬＬ回路１１０と、第１の温度における発振周波数を予め記憶する発振周波数記憶部１２０と、第２の温度における発振周波数と記憶された発振周波数との差分に基づいて、制御電圧を設定する制御電圧設定部１３０と、制御電圧が設定された状態で、発振周波数が所定の周波数となるように電圧制御発振回路１１１のキャリブレーションを行うキャリブレーション処理部１４０と、を備える。【選択図】図２
2017060088.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じて発振周波数を制御する電圧制御発振回路を含むＰＬＬ回路と、
第１の温度における前記発振周波数を予め記憶する発振周波数記憶部と、
第２の温度における前記発振周波数と前記記憶された発振周波数との差分に基づいて、前記制御電圧を設定する制御電圧設定部と、
前記制御電圧が設定された状態で、前記発振周波数が所定の周波数となるように前記電圧制御発振回路のキャリブレーションを行うキャリブレーション処理部と、
を備える半導体装置。
【請求項２】
前記制御電圧設定部は、前記差分に基づいて前記第１の温度からの温度変化を推定し、前記推定した温度変化に基づいて前記制御電圧を設定する、
請求項１に記載の半導体装置。
【請求項３】
前記第１の温度より低温の場合の前記制御電圧と前記第１の温度より高温の場合の前記制御電圧とを関連付ける温度テーブルを記憶する温度テーブル記憶部を備え、
前記制御電圧設定部は、前記温度テーブルを参照し、前記推定した温度変化に対応した前記制御電圧を設定する、
請求項２に記載の半導体装置。
【請求項４】
前記電圧制御発振回路の前記発振周波数は、複数の発振周波数から選択可能であり、
前記制御電圧設定部は、前記第２の温度における発振周波数と前記記憶された発振周波数との差分及び前記選択された発振周波数に基づいて、前記制御電圧を設定する、
請求項１に記載の半導体装置。
【請求項５】
前記制御電圧設定部は、前記第２の温度における発振周波数と前記記憶された発振周波数との差分に基づいて前記第１の温度からの温度変化を推定し、前記推定した温度変化及び前記選択された発振周波数に基づいて前記制御電圧を設定する、
請求項４に記載の半導体装置。
【請求項６】
前記発振周波数ごとに、前記第１の温度より低温の場合の前記制御電圧と前記第１の温度より高温の場合の前記制御電圧とを関連付ける温度テーブルを記憶する温度テーブル記憶部を備え、
前記制御電圧設定部は、前記温度テーブルを参照し、前記選択された発振周波数と前記推定した温度変化に対応した前記制御電圧を設定する、
請求項５に記載の半導体装置。
【請求項７】
前記第１の温度より低温の場合の前記制御電圧と前記第１の温度より高温の場合の前記制御電圧とを関連付ける温度テーブルを記憶する温度テーブル記憶部を備え、
前記制御電圧設定部は、前記温度テーブルから前記発振周波数ごとの前記制御電圧を近似し、前記選択された発振周波数と前記推定した温度変化に対応した前記制御電圧を設定する、
請求項５に記載の半導体装置。
【請求項８】
設定信号に応じて前記電圧制御発振回路へ前記制御電圧を供給する制御電圧生成回路を備え、
前記制御電圧設定部は、前記設定信号を切り替えることで前記制御電圧を設定する、
請求項１に記載の半導体装置。
【請求項９】
前記制御電圧生成回路は、
電源電圧を分圧する分圧抵抗と、
前記設定信号に応じて前記分圧抵抗により分圧される電圧を切り替えるスイッチと、
を備える、請求項８に記載の半導体装置。
【請求項１０】
前記発振周波数をカウントするカウンタを備え、
前記発振周波数記憶部は、前記第１の温度における前記発振周波数をカウントしたカウント値を記憶し、
前記制御電圧設定部は、前記第２の温度における前記発振周波数をカウントしたカウント値と、前記記憶されたカウント値との差分に基づいて、前記制御電圧を設定する、
請求項１に記載の半導体装置。
【請求項１１】
前記キャリブレーション処理部は、前記電圧制御発振回路が出力する前記発振周波数と参照周波数との差分に基づいて、前記電圧制御発振回路に前記発振周波数を設定する、
請求項１に記載の半導体装置。
【請求項１２】
前記発振周波数をカウントするカウンタを備え、
前記キャリブレーション処理部は、前記発振周波数をカウントしたカウント値と、前記参照周波数のカウント値との差分に基づいて、前記電圧制御発振回路に前記発振周波数を設定する、
請求項１１に記載の半導体装置。
【請求項１３】
前記電圧制御発振回路の前記発振周波数は、複数の発振周波数から選択可能であり、
前記キャリブレーション処理部は、前記電圧制御発振回路が出力する前記発振周波数と、前記選択された発振周波数に対応する参照周波数との差分に基づいて、前記電圧制御発振回路に前記発振周波数を設定する、
請求項１２に記載の半導体装置。
【請求項１４】
制御電圧に応じて発振周波数を制御する電圧制御発振回路を含むＰＬＬ回路と、
第１の温度における前記発振周波数を予め記憶する発振周波数記憶部と、
第２の温度における前記発振周波数と前記記憶された発振周波数との差分に基づいて、前記制御電圧を設定する制御電圧設定部と、
前記制御電圧が設定された状態で、前記発振周波数が所定の周波数となるように前記電圧制御発振回路のキャリブレーションを行うキャリブレーション処理部と、
前記キャリブレーションが行われた電圧制御発振回路からの発振周波数信号に基づいて無線信号を処理する無線信号処理部と、
を備える無線通信装置。
【請求項１５】
制御電圧に応じて発振周波数を制御する電圧制御発振回路を含むＰＬＬ回路を備えた半導体装置の制御方法であって、
第１の温度における前記発振周波数を予め記憶し、
第２の温度における前記発振周波数と前記記憶された発振周波数との差分に基づいて、前記制御電圧を設定し、
前記制御電圧が設定された状態で、前記発振周波数が所定の周波数となるように前記電圧制御発振回路のキャリブレーションを行う、
半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、無線通信装置及び半導体装置の制御方法に関し、例えば、ＰＬＬ回路を備える半導体装置、無線通信装置及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
無線通信装置においては、無線信号の復調や変調のために使用されるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が実装されている。例えばＴＶチューナなどでは、複数のＣＨ（チャネル）の中から受信するＣＨを選択するため、複数のＣＨの周波数に対応したＰＬＬ回路が使用されている。複数の周波数に対応するＰＬＬ回路は、広い周波数範囲を持つＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を備えている。そのようなＰＬＬ回路として、例えば特許文献１に記載の回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−７４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＶＣＯの発振周波数は温度によって変動する（温度ドリフトと言う）ことが知られている。このため、広帯域で動作する無線通信装置では、周辺の温度変動が大きい環境下で動作を保証しようとすると、ＶＣＯの温度ドリフトによるＰＬＬのデッドロックが問題となる。デッドロックとは、ＶＣＯの発振周波数の変動によりＰＬＬのロックが外れて、再びロックすることができない状態になることである。
【０００５】
無線通信装置によっては、ＰＬＬのデットロックが発生した場合、ソフトウェアリセットまたはハードウェアリセットをかけることで、再度ＰＬＬをロックさせれば問題なしとする装置もある。しかし、例えばＴＶチューナのような無線通信装置でリセットをかけるのは最後の手段であり、保証した温度環境でデットロックしないことが装置の仕様になっている。このため、ＴＶチューナのような無線通信装置では、連続動作を行いつつ、広帯域で動作するＰＬＬのデットロックを回避する必要がある。
【０００６】
そこで、一実施の形態では、ＰＬＬのデッドロックを回避することを一つの課題とする。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、無線通信装置などに用いられる半導体装置は、ＰＬＬ回路、発振周波数記憶部、制御電圧設定部及びキャリブレーション処理部を備える。ＰＬＬ回路は、制御電圧に応じて発振周波数を制御する電圧制御発振回路を含んでいる。発振周波数記憶部は、第１の温度における電圧制御発振回路の発振周波数を予め記憶する。制御電圧設定部は、第２の温度における発振周波数と発振周波数記憶部に記憶された発振周波数との差分に基づいて、電圧制御発振回路の制御電圧を設定する。キャリブレーション処理部は、制御電圧設定部により制御電圧が設定された状態で、発振周波数が所定の周波数となるように電圧制御発振回路のキャリブレーションを行う。
【発明の効果】
【０００８】
前記一実施の形態によれば、ＰＬＬのデッドロックを回避することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る無線通信装置の構成例を示す構成図である。
【図２】実施の形態１に係るＰＬＬシンセサイザの概要を示す構成図である。
【図３】基本例１に係るＰＬＬシンセサイザの構成例を示す構成図である。
【図４】基本例１に係るＶＣＯの構成例を示す構成図である。
【図５】基本例１における温度ドリフト例を示すグラフである。
【図６】基本例１に係るＰＬＬシンセサイザにおけるＣＨと容量バンクの関係を示すグラフである。
【図７】基本例１に係るＰＬＬシンセサイザにおける容量バンクとＶＣＯゲインの関係を示すグラフである。
【図８】基本例２に係るＰＬＬシンセサイザの構成例を示す構成図である。
【図９】基本例２に係るＶＣＯの構成例を示す構成図である。
【図１０】基本例２に係るＶＣＯのキャリブレーション動作を説明するための図である。
【図１１】基本例２に係るＶＣＯのキャリブレーション動作を説明するための図である。
【図１２】基本例１における温度変化時のＶＣＯ制御電圧の変化を示すグラフである。
【図１３】基本例２における温度変化時のＶＣＯ制御電圧の変化を示すグラフである。
【図１４】基本例２におけるＶＣＯ制御電圧とＶＣＯ発振周波数との関係を示すグラフである。
【図１５】基本例２における周辺温度とＶＣＯ制御電圧との関係を示すグラフである。
【図１６】基本例２におけるＣＨとロック電圧変動量との関係を示すグラフである。
【図１７】実施の形態１に係るＰＬＬシンセサイザの構成例を示す構成図である。
【図１８】実施の形態１に係るバイアス回路の構成例を示す構成図である。
【図１９】実施の形態１に係る温度テーブルの具体例を示す図である。
【図２０】実施の形態１に係るＰＬＬシンセサイザの動作例を示すフローチャートである。
【図２１】実施の形態１における温度ドリフト例を示すグラフである。
【図２２】実施の形態１におけるＶＣＯ制御電圧とＶＣＯ発振周波数との関係を示すグラフである。
【図２３】実施の形態１における周辺温度とＶＣＯ制御電圧との関係を示すグラフである。
【図２４】実施の形態１におけるＣＨとロック電圧変動量との関係を示すグラフである。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。
【００１２】
＜無線通信装置の構成＞
図１は、本実施の形態に係る無線通信装置の構成を示している。本実施の形態に係る無線通信装置１は、例えば、ＴＶチューナであり、複数のＣＨの無線信号を受信する受信装置であるが、その他の受信装置や送信装置であってもよい。受信装置の場合、本実施の形態に係るＰＬＬシンセサイザが生成した発振周波数に基づいて受信信号を処理し、また、送信装置の場合、本実施の形態に係るＰＬＬシンセサイザが生成した発振周波数に基づいて送信信号を処理する。
【００１３】
図１に示すように、無線通信装置１は、アンテナＡＮＴ、無線信号処理装置ＲＦＩＣ及びベースバンド処理装置ＢＢＩＣを備えている。アンテナＡＮＴは、デジタルＴＶ放送などの複数のＣＨの無線信号を受信するアンテナである。例えば、無線信号処理装置ＲＦＩＣとベースバンド処理装置ＢＢＩＣは、それぞれ１チップの半導体装置であるが、無線信号処理装置ＲＦＩＣとベースバンド処理装置ＢＢＩＣを含む１つの半導体装置であってもよい。
【００１４】
無線信号処理装置ＲＦＩＣは、アンテナＡＮＴが受信した無線信号（ＲＦ信号）を処理する半導体装置である。無線信号処理装置ＲＦＩＣは、受信した広帯域の無線信号のうち選択したＣＨの信号を、ベースバンド処理装置ＢＢＩＣが処理可能なベースバンド信号に変換し、生成したベースバンド信号を出力する。無線信号処理装置ＲＦＩＣは、低雑音アンプＬＮＡ、ＰＬＬシンセサイザＳＹＮ、直交復調器ＱＤＥＭ、ローパスフィルタＬＰＦ、プログラマブルゲインアンプＰＧＡを備える。
【００１５】
低雑音アンプＬＮＡは、アンテナＡＮＴを介して受信した無線信号を低雑音で増幅し出力する。ＰＬＬシンセサイザＳＹＮは、本実施の形態に係るＰＬＬ発振器であり、無線信号の復調に使用される周波数の発振信号を生成する。ＰＬＬシンセサイザＳＹＮは、ベースバンド処理装置ＢＢＩＣからＣＨが設定され、設定されたＣＨに合わせた周波数の発振信号を生成する。
【００１６】
直交復調器ＱＤＥＭは、ＰＬＬシンセサイザＳＹＮが生成した発振信号を使用して、低雑音アンプＬＮＡにより増幅された信号を直交復調し、選択したＣＨのベースバンド信号を生成し出力する。ローパスフィルタＬＰＦは、直交復調器ＱＤＥＭが生成したベースバンド信号から高周波成分を除去する。プログラマブルゲインアンプＰＧＡは、ローパスフィルタＬＰＦによりノイズが除去されたベースバンド信号を増幅する。プログラマブルゲインアンプＰＧＡは、ベースバンド処理装置ＢＢＩＣによりゲインが設定され、設定されたゲインで増幅したベースバンド信号をベースバンド処理装置ＢＢＩＣへ出力する。
【００１７】
ベースバンド処理装置ＢＢＩＣは、無線信号処理装置ＲＦＩＣが生成したベースバンド信号を処理する半導体装置である。ベースバンド処理装置ＢＢＩＣは、入力されるベースバンド信号を復号化し、復号化した復号化データを出力する。例えば、ベースバンド処理装置ＢＢＩＣは、入力されるアナログ信号をデジタル信号に変換するＡＤ変換器ＡＤＣや、デジタル信号をＴＶの映像データに復号化するデコーダ（不図示）、無線信号処理装置ＲＦＩＣの動作を制御する制御回路（不図示）などを備える。
【００１８】
＜実施の形態１のＰＬＬシンセサイザの概要＞
図２は、本実施の形態に係るＰＬＬシンセサイザＳＹＮの概要構成を示している。図２に示すように、本実施の形態に係るＰＬＬシンセサイザＳＹＮ（半導体装置）は、ＰＬＬ回路１１０、発振周波数記憶部１２０、制御電圧設定部１３０及びキャリブレーション処理部１４０を備える。
【００１９】
ＰＬＬ回路１１０は、制御電圧に応じて発振周波数を制御する電圧制御発振回路１１１を含んでいる。発振周波数記憶部１２０は、第１の温度における電圧制御発振回路１１１の発振周波数を予め記憶する。制御電圧設定部１３０は、第２の温度における発振周波数と発振周波数記憶部１２０に記憶された発振周波数との差分に基づいて、電圧制御発振回路１１１の制御電圧を設定する。キャリブレーション処理部１４０は、制御電圧設定部１３０により制御電圧が設定された状態で、発振周波数が所定の周波数となるように電圧制御発振回路１１１のキャリブレーションを行う。
【００２０】
このように、第１の温度（例えば常温）における発振周波数と第２の温度（例えば動作時の温度）における発振周波数との差分に基づいて、キャリブレーションに用いる電圧制御発振回路の制御電圧を設定するため、温度変動に応じて制御電圧を設定することができ、デッドロックを回避することができる。
【００２１】
以下、実施の形態１の理解を深めるため、実施の形態１のＰＬＬシンセサイザの基本となる基本例１及び２を説明した後、実施の形態１のＰＬＬシンセサイザについて詳細に説明する。
【００２２】
＜基本例１のＰＬＬシンセサイザ＞
図３は、基本例１のＰＬＬシンセサイザＳＹＮ１の構成を示している。図３に示すように、基本例１のＰＬＬシンセサイザＳＹＮ１は、ＰＬＬ回路１０ａ、制御回路３０を備えている。制御回路３０は、ＰＬＬ回路１０ａの動作を制御する制御回路であり、無線信号処理装置ＲＦＩＣ、またはベースバンド処理装置ＢＢＩＣに設けられている。
【００２３】
基本例１のＰＬＬ回路１０ａは、水晶発振器ＯＳＣ（Ｘｔａｌ  ＯＳＣ）、位相比較器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、分周器ＤＩＶ、バイアス回路ＢＩ１を備えている。水晶発振器ＯＳＣ（Ｘｔａｌ  ＯＳＣ）は、基準となる所定の周波数の基準周波数信号ｆＲＥＦを生成する。なお、基準周波数信号または基準周波数をｆＲＥＦと称する場合がある。位相比較器ＰＦＤは、水晶発振器ＯＳＣからの基準周波数信号ｆＲＥＦと分周器ＤＩＶからの分周信号（ｆｖｃｏ／Ｎ）とを比較し、それらの位相差に応じた位相差信号を生成する。チャージポンプＣＰは、位相比較器ＰＦＤからの位相差信号に応じた制御信号を生成する。ループフィルタＬＦは、例えばローパスフィルタであり、チャージポンプＣＰが生成した制御信号から高周波成分を除去する。
【００２４】
ループフィルタＬＦと電圧制御発振器ＶＣＯとの間に、スイッチＳＷを介してバイアス回路ＢＩ１が接続されている。制御回路３０によりスイッチＳＷのＯＮ／ＯＦＦが制御される。基本例１のバイアス回路ＢＩ１は、固定の電圧を供給する直流電圧源回路である。電源投入時、スイッチＳＷがＯＮとなり、バイアス回路ＢＩ１からの電圧がＶＣＯ制御電圧Ｖｔｕｎｅの初期値となる。その後、スイッチＳＷがＯＦＦされて、ループフィルタＬＦを介した制御信号の電圧が、ＶＣＯ制御電圧Ｖｔｕｎｅとなって電圧制御発振器ＶＣＯへ供給される。
【００２５】
電圧制御発振器ＶＣＯは、入力されるＶＣＯ制御電圧Ｖｔｕｎｅに応じた周波数のＶＣＯ発振周波数信号ｆｖｃｏを生成し出力する。なお、ＶＣＯ発振周波数信号またはＶＣＯ発振周波数をｆｖｃｏと称する場合がある。電圧制御発振器ＶＣＯは、ＣＨに応じた周波数で発振するように、制御回路３０により容量バンクが設定される。分周器ＤＩＶは、電圧制御発振器ＶＣＯが生成したＶＣＯ発振周波数信号ｆｖｃｏを所定の分周比（１／Ｎ）で分周した分周信号を生成する。分周器ＤＩＶの分周比は、制御回路３０により設定される。
【００２６】
位相比較器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ及び分周器ＤＩＶは、ロック状態となってＶＣＯ発振周波数信号を生成するクローズドループを構成する。クローズドループでは、基準周波数信号ｆＲＥＦに対してフィードバック信号（分周信号）の周波数が低い場合、ＶＣＯ制御電圧Ｖｔｕｎｅを上げて、ＶＣＯ発振周波数ｆｖｃｏが高くなるように制御し、また、基準周波数信号ｆＲＥＦに対してフィードバック信号の周波数が高い場合、ＶＣＯ制御電圧Ｖｔｕｎｅを下げて、ＶＣＯ発振周波数ｆｖｃｏが低くなるように制御する。これにより、分周比をＮとして、基準周波数信号のＮ倍の周波数の発信周波数信号を得ることができる。
【００２７】
図４は、基本例１のＰＬＬ回路１０ａに含まれる電圧制御発振器ＶＣＯの回路構成例を示している。電圧制御発振器ＶＣＯは、ＬＣ型ＶＣＯの一例であり、図４に示すように、Ｐｃｈ定電流源Ｔｒ１、インダクタＬ１及びＬ２、バラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２、発振トランジスタＴｒ２１及びＴｒ２２、容量バンクＣｂａｎｋ１及びＣｂａｎｋ２を備えている。
【００２８】
直列接続されたインダクタＬ１及びＬ２と、直列接続されたバラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２とが、並列に接続されている。インダクタＬ１及びＬ２の中間ノードにＰｃｈ定電流源Ｔｒ１から定電流が供給される。バラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２の中間ノードにＶＣＯ制御電圧Ｖｔｕｎｅが供給される。
【００２９】
インダクタＬ１及びバラクタ容量Ｃｖａｒａ１の共通ノードに、容量バンクＣｂａｎｋ１及び発振トランジスタＴｒ２１が接続されている。インダクタＬ２及びバラクタ容量Ｃｖａｒａ２の共通ノードに、容量バンクＣｂａｎｋ２及び発振トランジスタＴｒ２２が接続されている。
【００３０】
この電圧制御発振器ＶＣＯのＶＣＯ発振周波数ｆ（ｆｖｃｏ）は、次の（式１）となる。Ｃｖａｒａは、バラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２の容量であり、Ｃｂａｎｋは、容量バンクＣｂａｎｋ１及びＣｂａｎｋ２の容量である。
【数１】
2017060088.tif 000003
【００３１】
（式１）よりバラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２や容量バンクＣｂａｎｋ１及びＣｂａｎｋ２の容量を切り替えることで、ＶＣＯ発振周波数ｆを切り替えることができる。また、このようなＬＣ型ＶＣＯの温度ドリフトは、（式１）の容量（Ｃｖａｒａ、Ｃｂａｎｋ）の温度変動が要因となって発生する。すなわち、電圧制御発振器ＶＣＯのバラクタ容量Ｃｖａｒａ１及びＣｖａｒａ２、容量バンクＣｂａｎｋ１及びＣｂａｎｋ２の容量が温度によって変動することに伴い、ＶＣＯ発振周波数ｆｖｃｏが変動する。
【００３２】
ＰＬＬ回路はＶＣＯ発振周波数ｆｖｃｏが基準周波数信号ｆＲＥＦと位相同期するようにループをかけているが、チャージポンプＣＰの動作範囲を超えて、電圧制御発振器ＶＣＯの温度ドリフトが起こると、ＰＬＬ回路はデッドロックとなる。ＶＣＯ発振周波数変動Δｆ、Ｋｖｃｏ（ＶＣＯゲイン）及びΔＶｔ(ＶＣＯ制御電圧Ｖｔuｎe変動）の関係は次の（式２）となる。概略的には、容量の温度変動によるＶＣＯ発振周波数変動Δｆは、Ｋｖｃｏに応じてΔＶｔに変換され電圧制御発振器ＶＣＯへフィードバックされる。
【数２】
2017060088.tif 000004
【００３３】
周辺の温度変動が大きい環境下でＰＬＬ回路を使用する場合、ＶＣＯ発振周波数ｆｖｃｏの収束後の温度変動により、ＶＣＯ発振周波数ｆｖｃｏは高低どちらかに変動しようとする。その時、ＰＬＬ回路は基準周波数信号との位相同期を保つためにチャージポンプＣＰの電流の吐き出しまたは引き込みをし、電圧制御発振器ＶＣＯに印加するＶＣＯ制御電圧Ｖｔuｎeを調整する。チャージポンプＣＰの動作限界を超えるような温度変動があると、チャージポンプＣＰの出力部の電圧（ＶＣＯ印加電圧）が電源またはＧＮＤ付近に張り付き、チャージポンプＣＰの動作が不可となり、ＰＬＬのロックが外れてしまう。
【００３４】
図５は、基本例１のＰＬＬ回路１０ａにおける、電圧制御発振器ＶＣＯの温度ドリフトによるＰＬＬのデットロックの具体例を示している。基本例１のＰＬＬ回路１０ａがコールドスタートし、−４０℃から８５℃まで周囲温度が変動した場合、温度に応じてロック電圧（Ｖｔｕｎｅ）が初期値からΔＶｔ上昇する（初期値＋ΔＶｔ）。このとき、上昇したロック電圧は、ロック電圧の上限、すなわちチャージポンプの動作の上限を超えないため、ＰＬＬのデッドロックは発生しない。
【００３５】
一方、基本例１のＰＬＬ回路１０ａがホットスタートし、８５℃から−４０℃まで周囲温度が変動した場合、温度に応じてロック電圧が初期値からΔＶｔ下降する（初期値−ΔＶｔ）。このとき、下降したロック電圧は、ロック電圧の下限、すなわちチャージポンプの動作の下限を超えるため、ＰＬＬのデッドロックが発生する。無線通信装置によっては、デッドロックが発生した時にリセットをかけて、再度ＰＬＬをロックさせて問題なしとする装置もある。しかし、ＴＶチューナ等では、リセットを許容されないため対策が必要となる。
【００３６】
図６のグラフは、基本例１のＰＬＬ回路におけるＣＨと容量バンクとの関係を示しており、図７のグラフは、基本例１のＰＬＬ回路における容量バンクとＶＣＯゲインとの関係を示している。図６及び図７は、例えば基本例１のＰＬＬ回路をＴＶチューナに適用した例であり、ＣＨは、ＣＨ１３（Ｕ１３）〜ＣＨ６２（Ｕ６２）で、ＶＣＯ発振周波数ｆｖｃｏは、約１．８ＧＨｚ〜３．１ＧＨｚである。
【００３７】
図６及び図７の符号６０１で示すように、ＣＨが高くなると、容量バンクが低くなるとともに、ＶＣＯゲイン（Ｋｖｃｏ）が高くなる。この場合、ＶＣＯゲインが高く、ΔＶｔが小さくなるため、ＰＬＬのデットロックは起きにくい。
【００３８】
一方、図６及び図７の符号６０２で示すように、ＣＨが低くなると、容量バンクが高くなるとともに、ＶＣＯゲイン（Ｋｖｃｏ）が低くなる。この場合、ＶＣＯゲインが低く、ΔＶｔが大きくなるため、ＰＬＬのデットロックが起こりやすい。すなわち、上記（式２）より、ＶＣＯゲイン（Ｋｖｃｏ）が下がるとΔＶｔが上昇するため、ＶＣＯ温度ドリフトによるＰＬＬのデットロックが起こりやすくなる。したがって、ＴＶチューナのように広帯域動作のＰＬＬ回路は対策が必要である。
【００３９】
＜基本例２のＰＬＬシンセサイザ＞
次に、特許文献１をもとにした、実施の形態１の基本となる基本例２のＰＬＬシンセサイザについて説明する。図８は、基本例２のＰＬＬシンセサイザＳＹＮ２の構成を示している。図８に示すように、基本例２のＰＬＬシンセサイザＳＹＮ２は、ＰＬＬ回路１０ｂと周波数設定回路２０ｂを備えている。
【００４０】
基本例２のＰＬＬ回路１０ｂは、基本例１のＰＬＬ回路１０ａと基本的に同様の構成であり、水晶発振器ＯＳＣ、位相比較器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、分周器ＤＩＶ、バイアス回路ＢＩ２を備えている。基本例２のバイアス回路ＢＩ２は、温特（温度特性、温度依存性）を有する直流電圧源回路である。電圧源に温度特性を持たせることで、温度変動時のＶＣＯ制御電圧Ｖｔｕｎｅの電圧変動範囲を抑えている。
【００４１】
周波数設定回路２０ｂは、ＰＬＬ回路（ＶＣＯ）のキャリブレーションを行い、周波数を設定する回路である。基本例２の周波数設定回路２０ｂは、タイマーＴＭＲ、ＱカウンタＣＮＴ、コンパレータＣＭ１、ＶＣＯ容量制御回路２１を備えている。
【００４２】
タイマーＴＭＲは、基準周波数信号ｆＲＥＦに基づいて、ＱカウンタＣＮＴのカウント期間を規定するトリガ信号Ｔｇを生成する。ＱカウンタＣＮＴは、タイマーＴＭＲのトリガ信号Ｔｇで規定される期間、分周器ＤＩＶが分周した分周信号（ｆｖｃｏ／Ｎ、またはｆｖｃｏ）の周波数をカウントし、カウント値ｑ＿ｃｏｕｎｔを生成する。
【００４３】
コンパレータＣＭ１は、制御回路３０からＣＨに応じた周波数のカウント値ｑ＿ｒｅｆが入力され、このカウント値ｑ＿ｒｅｆとＱカウンタＣＮＴのカウント値ｑ＿ｃｏｕｎｔとを比較し、比較結果ｒ＿ｃｏｕｎｔを生成する。ＶＣＯ容量制御回路２１は、コンパレータＣＭ１の比較結果ｒ＿ｃｏｕｎｔに基づいて、電圧制御発振器ＶＣＯの容量バンクを制御する。例えば、ＶＣＯ容量制御回路２１は、カウント値ｑ＿ｒｅｆ（または発振周波数）とカウント値ｑ＿ｃｏｕｎｔ（または発振周波数）の差分に基づいて、電圧制御発振器ＶＣＯのキャリブレーションを行うキャリブレーション処理部である。キャリブレーションにより、ＶＣＯ発振周波数を所望の周波数に設定することができる。
【００４４】
基本例２では、予めスイッチＳＷをＯＮした状態で、バイアス回路ＢＩ２からＶＣＯ制御電圧Ｖｔｕｎｅを所定の電圧に設定し、各ＣＨでの周波数をＱカウンタＣＮＴでカウントし、カウント値ｑ＿ｒｅｆとして制御回路３０（記憶回路）で記憶しておく。ＰＬＬの通常動作時、受信ＣＨに応じたカウント値ｑ＿ｒｅｆと測定したカウント値ｑ＿ｃｏｕｎｔとを比較して、電圧制御発振器ＶＣＯの容量バンクを制御する。
【００４５】
基本例２では、電圧制御発振器ＶＣＯ、分周器ＤＩＶ、ＱカウンタＣＮＴ、コンパレータＣＭ１及びＶＣＯ容量制御回路２１は、キャリブレーションを行うオープンループを構成する。キャリブレーションでは、ＰＬＬのオープンループにより、ＶＣＯ発振周波数ｆｖｃｏをカウントし、期待周波数のカウント値（ｑ＿ｒｅｆ）と比較する。ＶＣＯ容量制御回路２１は、ＶＣＯ発振周波数ｆｖｃｏと期待周波数の誤差が許容値以下となるＶＣＯ容量バンクを選択する。キャリブレーション時、スイッチＳＷがＯＮされて（ループフィルタＬＦとＶＣＯの間は切断される）、オープンループが形成され、キャリブレーションが行われる。キャリブレーション後、スイッチＳＷがＯＦＦされて（ループフィルタＬＦとＶＣＯの間は接続される）、クローズドループが形成され、通常動作が開始しＰＬＬ回路がロックする。
【００４６】
図９〜図１１は、キャリブレーション時の容量バンク選択の具体例を示している。この例では、図９のように、電圧制御発振器ＶＣＯは、ＶＣＯコアＣＲと容量バンクＣＢを備えている。容量バンクＣＢは３ビットの容量バンクであり、ビットに対応して、容量素子Ｃ１〜Ｃ３、スイッチＳ１〜Ｓ３を備えている。容量素子Ｃ１〜Ｃ３のそれぞれとスイッチＳ１〜Ｓ３のそれぞれとが直列に接続されており、各容量素子及びスイッチがＶＣＯコアＣＲとＧＮＤの間に接続されている。
【００４７】
各容量素子の容量は、ビットに対応して重みづけられており、ＬＳＢのＣ１（容量素子Ｃ１の容量）を基準とすると、容量素子Ｃ２はＣＦ１×２であり、容量素子Ｃ３はＣＦ１×４である。制御データＣＦ［２：０］に応じてスイッチＳ１〜Ｓ３がオン／オフされ、容量バンクＣＢの容量が切り替えられる。
【００４８】
図１０及び図１１のように、キャリブレーションでは、ＶＣＯ発振周波数ｆｖｃｏが期待値に近づくように２分探索でＬＣ型ＶＣＯの容量バンクを最適化する。この例では、まずＭＳＢ＝１の［１００］により容量バンクを選択してＶＣＯ発振周波数ｆｖｃｏを判定する（ＳＴ１）。ＳＴ１でＶＣＯ発振周波数ｆｖｃｏよりも期待値が小さい場合、２ビット目＝１の［０１０］により容量バンクを選択してＶＣＯ発振周波数ｆｖｃｏを判定する（ＳＴ２）。ＳＴ２でＶＣＯ発振周波数ｆｖｃｏよりも期待値が大きい場合、ＬＳＢ＝１の［０１１］により容量バンクを選択してＶＣＯ発振周波数ｆｖｃｏを判定する（ＳＴ３）。ＳＴ３でＶＣＯ発振周波数ｆｖｃｏよりも期待値が小さい場合、ＬＳＢ＝０の［０１０］により全ビットが決定する（ＳＴ４）。
【００４９】
基本例２では、複数のＶＣＯ発振周波数を持つ電圧制御発振器ＶＣＯを用いたＰＬＬ回路において、スイッチＳＷをバイアス回路ＢＩ２（直流電圧源）側に切り替えて自動キャリブレーションを行う。このとき、ＶＣＯ制御電圧Ｖｔｕｎｅをバイアス回路ＢＩ２の電圧値に固定する。このバイアス回路ＢＩ２に温度変動を持たせることで、ＶＣＯ発振周波数ｆｖｃｏの温度変動をキャンセルすることができる。
【００５０】
図１２及び図１３は、基本例１と基本例２における、温度変動に応じたＶＣＯ制御電圧Ｖｔｕｎｅの変化を示している。図１４及び図１５は、基本例２における、温度変動時のＶＣＯ制御電圧とＶＣＯ発振周波数の関係、周辺温度とＶＣＯ制御電圧の関係を示している。
【００５１】
基本例１のようにＶＣＯのバイアス回路に温特がない場合、図１２に示すように、温度が＋２５℃でＶＣＯ制御電圧Ｖｔｕｎｅを１．５Ｖに設定し、温度が±５０℃で変動すると、ＶＣＯ制御電圧Ｖｔｕｎｅの変動範囲は、１．０Ｖ〜２．０Ｖ（１．０Ｖ幅）となる。
【００５２】
一方、基本例２のようにＶＣＯのバイアス回路に温特が有る場合、図１３に示すように、電源投入時の温度が−２５℃であり、その時のＶＣＯ制御電圧Ｖｔｕｎｅが１．２５Ｖであった場合、温度が＋７５℃に上昇すると、発振周波数＝３７２５ＭＨｚでＶＣＯ制御電圧Ｖｔｕｎｅが１．７５Ｖとなる。これは、電源投入時の温度が＋７５℃の環境であり、バイアス回路ＢＩ２の電圧値が１．７５Ｖである場合と同じ結果となる。つまり、基本例２では、温度が±５０℃で変動すると、ＶＣＯ制御電圧Ｖｔｕｎｅの変動範囲は、１．２５Ｖ〜１．７５Ｖ（０．５Ｖ幅）となる。図１４及び図１５も、図１３と同様に、温度とＶＣＯ制御電圧Ｖｔｕｎｅの変動の関係を示している。
【００５３】
基本例２では、ＶＣＯ発振周波数ｆｖｃｏの温度変動を、ＶＣＯ制御電圧Ｖｔｕｎｅの初期値を与えるバイアス回路ＢＩ２の温度変動でキャンセルさせることで対応する。図１５に示すように、バイアス回路ＢＩ２の温度特性により、温度に応じたＶＣＯ制御電圧Ｖｔｕｎｅを生成する。このため、基本例２では、電圧制御発振器ＶＣＯとバイアス回路ＢＩ２の温度特性の合わせ込みが必要であり、高精度な温度補償は困難である。
【００５４】
また、基本例２は、ＶＣＯ制御電圧Ｖｔｕｎｅの温度変動値がＣＨなどによって異なるにも関わらず、一律で電圧制御発振器ＶＣＯの温度変動を補償するため、適切に温度補償することはできない。基本例２では、所望のＶＣＯ制御電圧Ｖｔｕｎｅの温度特性を得るためのバイアス回路（電圧源回路）を使用するため、回路面積が増加する。
【００５５】
基本例２の場合、「ＶＣＯの温度変動による制御電圧のずれ」と「初期電圧を与える電圧源回路の温度変動」を合わせることで、ＶＣＯ制御電圧Ｖｔｕｎｅの温度変動を軽減する構成となる。この場合、お互いのパラメータには相関が無いため、各回路のばらつきが生じた時にお互いの温度変動の相殺が効果的でなくなることが考えられる。図１６は、基本例２のようにバイアス回路に温度特性を持たせた場合のＣＨとロック電圧変動量の関係を示している。ＶＤＤ＝１．２Ｖで周辺温度が−４０℃から＋８５℃に変化した場合の例である。図１６に示すように、バイアス回路に温度特性を持たせた場合、ロック電圧の温度変動との合わせ込みの誤差がそのまま温度補償電圧の差分となって現れる。温度補償の差分が＋０．１Ｖ〜＋０．３Ｖとなっている。このため、基本例２では、広帯域のＶＣＯ制御電圧Ｖｔｕｎｅの変動に対応することが困難である。
【００５６】
＜実施の形態１のＰＬＬシンセサイザ＞
本実施の形態では、基本例２と同様のキャリブレーション実行前に、周辺温度の常温からの温度変動を推定し、キャリブレーション実行時のＶＣＯ制御電圧に温度変動分をフィードバックする。フィードバックはアナログ的ではなく、デジタル的に実施する。このフィードバックにより、ＶＣＯ制御電圧を最適化し、広範囲な温度変動且つ広帯域な動作でも、ＰＬＬのデットロックを回避することができる。また、温度変動の推定は温度センサなどの回路追加を行わず、基本例２と同様のキャリブレーションのアルゴリズムを活用できるため、回路面積や消費電流の増加を抑えることができる。
【００５７】
特に、本実施の形態では、ＰＬＬの周波数設定のキャリブレーション（ＣＡＬ）実行前に、周辺温度が常温に対して高いかまたは低いかを判定する。周辺温度が高温の場合、低温側にシフトしても動作できるようにＶＣＯ制御電圧Ｖｔｕｎｅの初期電圧を上げるように制御する。また、周辺温度が低温の場合、高温側にシフトしても動作できるようにＶＣＯ制御電圧Ｖｔｕｎｅの初期電圧を下げるように制御する。
【００５８】
図１７は、本実施の形態に係るＰＬＬシンセサイザＳＹＮの構成を示している。図１７に示すように、本実施の形態に係るＳＹＮは、ＰＬＬ回路１０と周波数設定回路２０を備えている。
【００５９】
本実施の形態のＰＬＬ回路１０は、基本例１及び２と基本的に同様の構成であり、水晶発振器ＯＳＣ、位相比較器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、分周器ＤＩＶ、バイアス回路ＢＩ３を備えている。本実施の形態のバイアス回路ＢＩ３は、周波数設定回路２０（ＶＣＯ電圧演算回路２２）からの制御に応じてＶＣＯ制御電圧Ｖｔｕｎｅを生成する。
【００６０】
図１８は、本実施の形態に係るバイアス回路ＢＩ３の回路構成例を示している。図１８は、抵抗切り替えによるバイアス回路ＢＩ３の一例を示している。この例では、ＶＤＤ−ＧＮＤ間のバイアスを複数の抵抗で抵抗分割し、ＶＣＯ制御電圧Ｖｔｕｎｅの電圧値を調整する。
【００６１】
図１８に示すように、バイアス回路ＢＩ３は、抵抗分割部Ｒ１０、トランジスタＴｒ１０、ボルテージフォロアＡＭＰ１０を備えている。抵抗分割部Ｒ１０は、抵抗Ｒ１１〜Ｒ１６、スイッチＳ１１〜Ｓ１５を備えている。抵抗Ｒ１１〜Ｒ１６は、ＶＤＤとトランジスタＴｒ１０の間に直列に接続されている。スイッチＳ１１〜Ｓ１５は、抵抗Ｒ１１〜Ｒ１６のそれぞれの中間ノードとボルテージフォロアＡＭＰ１０とを接続している。ＶＣＯ電圧演算回路２２からの制御信号ＶＴ０（デジタル値）に応じて、スイッチＳ１１〜Ｓ１５のＯＮ／ＯＦＦを切り替えることで、ＶＣＯ制御電圧Ｖｔｕｎｅを切り替える。これにより、デジタル値によって、精度よくＶＣＯ制御電圧Ｖｔｕｎｅを設定することができる。
【００６２】
また、図１７に示すように、本実施の形態の周波数設定回路２０は、基本例２と同様のタイマーＴＭＲ、ＱカウンタＣＮＴ、コンパレータＣＭ１、ＶＣＯ容量制御回路２１に加えて、コンパレータＣＭ２、ＶＣＯ電圧演算回路２２を備えている。
【００６３】
さらに、本実施の形態では、不揮発性メモリ２３を備えている。不揮発性メモリ（温度テーブル記憶部または発振周波数記憶部）２３は、温度テーブルＴＢＬや常温時の周波数カウント値ｑ＿ｔｍｐを格納する。不揮発性メモリ２３は、無線信号処理装置ＲＦＩＣ、またはベースバンド処理装置ＢＢＩＣに設けられている。
【００６４】
図１９は、本実施の形態に係る温度テーブルＴＢＬの一例を示している。図１９に示すように、温度テーブルＴＢＬは、ＣＨ及び容量バンクと、低温及び高温時のＫｖｃｏ＿ｔｍｐ（ＶＣＯゲイン）が関連付けられている。なお、温度テーブルの代わりに、近似式（線形近似、多項式近似など）を使用することでも容量バンクごとのＫｖｃｏ＿ｔｍｐを求めてもよい。近似式によりメモリ容量を削減することができる。
【００６５】
図１７に示すように、コンパレータＣＭ２は、不揮発性メモリ２３から常温時の周波数カウント値ｑ＿ｔｍｐが入力され、このカウント値ｑ＿ｔｍｐとＱカウンタＣＮＴのカウント値ｑ＿ｃｏｕｎｔとを比較し、比較結果ｒ＿ｔｍｐを生成する。ＶＣＯ電圧演算回路（制御電圧設定部）２２は、コンパレータＣＭ２の比較結果ｒ＿ｔｍｐに基づいて、バイアス回路ＢＩ３を制御信号ＶＴ０により制御し、ＶＣＯ制御電圧Ｖｔｕｎｅを設定する。例えば、ＶＣＯ発振周波数をカウントしたカウント値の差分を用いることで確実に温度変動を検出することができるが、ＶＣＯ発振周波数の差分を用いてＶＣＯ制御電圧を設定してもよい。なお、コンパレータＣＭ２とＶＣＯ電圧演算回路２２を制御電圧設定部として、カウント値ｑ＿ｔｍｐとカウント値ｑ＿ｃｏｕｎｔに基づいてＶＣＯ制御電圧を設定してもよい。
【００６６】
本実施の形態では、基本例２と同様のキャリブレーションに加えて、温度変動推定を行う。具体的には、予め不揮発性メモリに格納された各容量バンクの常温でのＶＣＯ発振周波数と、評価時に作成した温度テーブル（Ｋｖｃｏテーブル）から温度変動を推定し、キャリブレーション実行時のＶＣＯ制御電圧Ｖｔｕｎｅを演算する。追加される回路は、ロジックで実現可能であるため、回路面積や消費電流への影響は少ない。
【００６７】
＜実施の形態１の動作＞
図２０は、本実施の形態に係る温度変動推定動作を示すフローチャートである。図２０では、基本例２と同様のキャリブレーション（Ｓ１０８）に、温度変動推定のアルゴリズム（Ｓ１０１〜Ｓ１０７）を追加している。Ｓ１０１は半導体装置のデバイス評価時に実行され、Ｓ１０２は半導体装置のテスタ選別時に実行され、Ｓ１０３〜Ｓ１０８は半導体装置の実際の通常動作時に実行される。
【００６８】
まず、半導体装置のデバイス評価時、ＰＬＬシンセサイザＳＹＮは温度テーブルを作成する（Ｓ１０１）。制御回路３０は、オープンループを形成し、ＣＨ（容量バンク）ごとに、高温時のＫｖｃｏ及び低温時のＫｖｃｏを測定し、図１９のような温度テーブルＴＢＬを作成する。ここでは、ＣＨに対応する容量バンクは予め決められており、ＣＨ及び容量バンクを設定し、低温環境下（例えば−２５℃）及び高温環境下（例えば＋７５℃）でＫｖｃｏを求める。例えば、Ｋｖｃｏはｆ／Ｖｔにより求められる。デバイス評価では、Ｎ増し評価が行われ、Ｎ増しされた全てのサンプルの半導体装置で測定した測定値の平均値（ｋｖｃｏ／Ｎ）をテーブルに格納する。
【００６９】
次に、半導体装置のテスタ選別時、ＰＬＬシンセサイザＳＹＮは常温時の周波数カウント値を格納する（Ｓ１０２）。オープンループが形成された状態で、ＱカウンタＣＮＴは、常温時（例えば＋２５℃）の周波数カウント値ｑ＿ｃｏｕｎｔを測定し、周波数カウント値ｑ＿ｔｍｐとして不揮発性メモリ２３に格納する。例えば、Ｖｔｕｎｅ＝０．４５Ｖ（初期値）に設定した状態で、周波数カウント値ｑ＿ｃｏｕｎｔを測定する。テスタ選別では、全ての半導体装置から選別されたテスタの半導体装置で測定された周波数カウント値ｑ＿ｃｏｕｎｔを不揮発性メモリ２３に格納する。
【００７０】
なお、Ｓ１０１及びＳ１０２を半導体装置のテスタ選別時に実行してもよい。サンプルばらつきによる温度変動のモニタが可能となるため、温度テーブルと個別サンプルごとの誤差を軽減することができる。また、Ｎ増し評価による基準の温度テーブルの作成が不要となる。
【００７１】
次に、半導体装置の通常動作開始時、ＰＬＬシンセサイザＳＹＮは温度変動を検出する（Ｓ１０３）。通常動作開始する際、キャリブレーション動作前に、オープンループが形成された状態で、現在の周波数カウント値ｑ＿ｃｏｕｎｔを測定し、常温時のカウント値と比較して温度の高低を決定する。
【００７２】
例えば、Ｖｔｕｎｅ＝０．４５Ｖ（初期値）に設定した状態で、コンパレータＣＭ２は、ＱカウンタＣＮＴが測定した現在のカウント値ｑ＿ｃｏｕｎｔと、不揮発性メモリに記憶されている常温時のカウント値ｑ＿ｔｍｐとを比較する。ＶＣＯ電圧演算回路２２は、カウント値ｑ＿ｃｏｕｎｔがカウント値ｑ＿ｔｍｐよりも大きい場合、現在の温度が常温よりも低いと判定し、カウント値ｑ＿ｃｏｕｎｔがカウント値ｑ＿ｔｍｐよりも小さい場合、現在の温度が常温よりも高いと判定し、カウント値ｑ＿ｃｏｕｎｔとカウント値ｑ＿ｔｍｐが等しい場合、現在の温度が常温であると判定する。
【００７３】
また、ＶＣＯ電圧演算回路２２は、次の（式３）で示される周波数変動ΔｆＶＣＯにより、常温からの温度変動を検出（推定）してもよい。
ΔｆＶＣＯ＝ｆｖｃｏMON−ｆｖｃｏREF  ・・・（式３）
ここで、ｆｖｃｏMONは、モニタしたＶＣＯ発振周波数（またはカウント値）であり、ｆｖｃｏREFは基準(常温時)のＶＣＯ発振周波数（またはカウント値）である。ＶＣＯ発振周波数は、カウント値ｑ＿ｃｏｕｎｔから求めることができる。ΔｆＶＣＯ＞０の場合、低温であると判定し、ΔｆＶＣＯ＜０の場合、高温であると判定し、ΔｆＶＣＯ＝０の場合、常温であると判定する。
【００７４】
次に、ＰＬＬシンセサイザＳＹＮは、検出した温度変動に基づいてＫｖｃｏ＿ｔｍｐ（ＶＣＯゲイン）を決定する（Ｓ１０４〜Ｓ１０６）。ＶＣＯ電圧演算回路２２は、ＣＨ（容量バンク）と上述の温度変動推定及び温度テーブルからＫｖｃｏ＿ｔｍｐを決定する。温度テーブルを参照し、使用するＣＨ（容量バンク）に応じて、温度条件に合ったＫｖｃｏ＿ｔｍｐを選択する。
【００７５】
ＶＣＯ電圧演算回路２２は、現在の温度が常温よりも低い場合（カウント値ｑ＿ｃｏｕｎｔがカウント値ｑ＿ｔｍｐよりも大きい場合、ΔｆＶＣＯ＞０の場合）、温度テーブルＴＢＬから低温のＫｖｃｏ＿ｔｍｐを選択する（Ｓ１０４）。また、現在の温度が常温よりも高い場合（カウント値ｑ＿ｃｏｕｎｔがカウント値ｑ＿ｔｍｐよりも小さい場合、ΔｆＶＣＯ＜０の場合）、温度テーブルＴＢＬから高温のＫｖｃｏ＿ｔｍｐを選択する（Ｓ１０６）。また、現在の温度が常温である場合（カウント値ｑ＿ｃｏｕｎｔとカウント値ｑ＿ｔｍｐが等しい場合、ΔｆＶＣＯ＝０の場合）、Ｋｖｃｏ＿ｔｍｐ＝０に設定する（Ｓ１０５）。
【００７６】
次に、ＰＬＬシンセサイザＳＹＮは、決定したＫｖｃｏ＿ｔｍｐと周波数変動ΔｆＶＣＯに基づきＶｔｕｎｅを設定する（Ｓ１０７）。ＶＣＯ電圧演算回路２２は、次の（式４）より、決定したＫｖｃｏ＿ｔｍｐと周波数変動ΔｆＶＣＯから制御電圧変動ΔＶｔを求める。なお、周波数の代わりに、カウント値ｑ＿ｃｏｕｎｔから求めてもよい。
ΔＶｔ=ΔｆＶＣＯ／Ｋｖｃｏ＿ｔｍｐ    ・・・（式４）
【００７７】
ＶＣＯ電圧演算回路２２は、ＣＨ（容量バンク）に応じたΔＶｔを求め、温度補償をしたバイアス電圧を設定する。ＶＣＯ電圧演算回路２２は、次の（式５）より、制御電圧変動ΔＶｔから設定する制御電圧Ｖｔｕｎｅ（制御信号ＶＴ０）を求めて、バイアス回路ＢＩ３に設定する。なお、Ｖｔ＿ｄｅｆは、Ｖｔｕｎｅの初期値（常温時の値）である。
Ｖｔｕｎｅ=Ｖｔ＿ｄｅｆ＋ΔＶｔ          ・・・（式５）
【００７８】
次に、ＰＬＬシンセサイザＳＹＮは、基本例２と同様にキャリブレーションを実行する（Ｓ１０８）。Ｓ１０７の設定によりバイアス回路ＢＩ３がＶＣＯ制御電圧Ｖｔｕｎｅを印加した状態で、基本例２と同様にオープンループの状態で、電圧制御発振器ＶＣＯの周波数を設定するためにキャリブレーションを開始する。なお、ＣＨ変更または電源Ｏｎ／Ｏｆｆ以外ではキャリブレーションを実行する必要はない。キャリブレーション完了すると、クローズドループが形成されて、ＰＬＬ回路が通常動作を開始する。
【００７９】
＜実施の形態１の効果＞
基本例１の図５で説明したように、ロック電圧の初期値から温度が高低温どちらかにシフトした場合、ＶＣＯ発振周波数の変動が生じる。ＰＬＬ回路はＶＣＯ発振周波数を所望の値に収束させようとするため、ＶＣＯ制御電圧を変動させることでループを維持するが、ＶＣＯ制御電圧の変動の影響がロック電圧の範囲を超えるとロック外れが生じる。
【００８０】
その対策として、本実施の形態では、図２１に示すように、ロック電圧の初期値を周辺温度に合わせて増減することで、温度が変動してもロック電圧の上下限値以内に収まるようになる。
【００８１】
具体的な補償方法として、キャリブレーション動作前のＶＣＯ発振周波数を直接モニタし、周辺温度の変動を推定する。その推定結果より、バイアス回路の初期値をデジタルで制御することで、ＰＬＬロック後の周辺温度変動による回路安定性を補償する。
【００８２】
図２１に示すように、ＰＬＬ回路がコールドスタートする場合、温度が低いため、ロック電圧の初期値を低く設定する。そうすると、−４０℃から８５℃まで周囲温度が変動し、温度に応じてロック電圧が初期値からΔＶｔ上昇しても（初期値＋ΔＶｔ）、ロック電圧が上限を超えないため、ＰＬＬのデッドロックは発生しない。また、ＰＬＬ回路がホットスタートする場合、温度が高いため、ロック電圧の初期値を高く設定する。そうすると、８５℃から−４０℃まで周囲温度が変動し、温度に応じてロック電圧が初期値からΔＶｔ下降しても（初期値−ΔＶｔ）、ロック電圧が下限を超えないため、ＰＬＬのデッドロックは発生しない。
【００８３】
基本例２の図１４及び図１５で説明したように、バイアス回路に温度特性を持たせた場合、電圧制御発振器ＶＣＯとバイアス回路の温度特性の合わせ込みが必要であった。これに対し、図２２及び図２３は、本実施の形態における、温度変動時のＶＣＯ制御電圧とＶＣＯ発振周波数の関係、周辺温度とＶＣＯ発振周波数の関係を示している。本実施の形態では、温度（室温）が±８０℃で変動すると、ＶＣＯ制御電圧Ｖｔｕｎｅの変動範囲は、０．４Ｖ〜０．８Ｖ（０．４Ｖ幅）となる。また、本実施の形態では、ＶＣＯ発振周波数の温度変動を、ＶＣＯ制御電圧Ｖｔｕｎｅにより直接制御することが可能であるため、基本例２のような合わせ込みは不要であり、高精度な温度補償が可能となる。
【００８４】
基本例２の図１６で説明したように、バイアス回路に温度特性を持たせた場合、ロック電圧の温度変動との合わせ込みの誤差がそのまま温度補償電圧の差分となっていた。これに対し、図２４は、本実施の形態のＣＨとロック電圧変動量の関係を示している。本実施の形態では、温度に応じてＶＣＯ制御電圧を切り替えるため、温度補償の差分が±０．０５Ｖの範囲内に収束している。すなわち、本実施の形態ではＶＣＯ発振周波数の温度変動をモニタし、それに応じた補償電圧（０．０５Ｖステップ設定）を適用することで、Ｖｔｕｎｅ変動条件ごとに最適となる補償電圧を設定することが可能となる。
【００８５】
以上の本実施の形態の効果をまとめると、第１の効果として、ＰＬＬのロック動作開始前にＶＣＯ発振周波数をモニタすることで周辺温度の推定を可能とすることができる。
【００８６】
第２の効果として、第１の効果のように周辺温度を推定することにより、常温からの温度変動に応じてＶＣＯ制御電圧の初期値を変動させることで、ＶＣＯのＰｕｌｌ−ｉｎレンジの拡大及び最適化を可能し、広帯域動作で広範囲の温度変動に対するＰＬＬのデットロック回避が可能となる。これにより、温度変動が大きい環境下でＰＬＬのロック外れを許容できないＴＶチューナ、車載製品や携帯電話などへの適用が可能である。
【００８７】
第３の効果として、第１の効果及び第２の効果を実現するためには、温度センサなどの回路追加は行わず、基本例の回路の活用しつつ、新規ロジック回路の追加のみで実現可能であるため、回路面積積や消費電流増加を抑えることができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８９】
１          無線通信装置
１０        ＰＬＬ回路
２０        周波数設定回路
２１        ＶＣＯ容量制御回路
２２        ＶＣＯ電圧演算回路
２３        不揮発性メモリ
３０        制御回路
１１０      ＰＬＬ回路
１１１      電圧制御発振回路
１２０      発振周波数記憶部
１３０      制御電圧設定部
１４０      キャリブレーション処理部
ＡＤＣ      変換器
ＡＭＰ１０  ボルテージフォロア
ＡＮＴ      アンテナ
ＢＢＩＣ    ベースバンド処理装置
ＢＩ１〜ＢＩ３  バイアス回路
Ｃ１〜Ｃ３  容量素子
ＣＢ        容量バンク
Ｃｂａｎｋ１、Ｃｂａｎｋ２  容量バンク
ＣＭ１、ＣＭ２  コンパレータ
ＣＮＴ      Ｑカウンタ
ＣＰ        チャージポンプ
ＣＲ        ＶＣＯコア
Ｃｖａｒａ１、Ｃｖａｒａ２  バラクタ容量
ＤＩＶ      分周器
Ｌ１、Ｌ２  インダクタ
ＬＦ        ループフィルタ
ＬＮＡ      低雑音アンプ
ＬＰＦ      ローパスフィルタ
ＯＳＣ      水晶発振器
ＰＦＤ      位相比較器
ＰＧＡ      プログラマブルゲインアンプ
ＱＤＥＭ    直交復調器
Ｒ１０      抵抗分割部
Ｒ１１〜Ｒ１６  抵抗
ＲＦＩＣ    無線信号処理装置
Ｓ１１〜Ｓ１５  スイッチ
Ｓ１〜Ｓ３  スイッチ
ＳＷ      スイッチ
ＳＹＮ    ＰＬＬシンセサイザ
ＴＢＬ    温度テーブル
ＴＭＲ    タイマー
Ｔｒ１    定電流源
Ｔｒ１０  トランジスタ
Ｔｒ２１、Ｔｒ２２  発振トランジスタ
ＶＣＯ    電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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