(57)【要約】【課題】第１回路基板の上方に第２回路基板を介して搭載される半導体素子に十分な電力を供給する。【解決手段】電子装置１は、回路基板１０と、回路基板１０の領域１０ａの上方に設けられた回路基板２０と、回路基板１０の領域１０ｂの上方、及び回路基板２０の領域２０ａの上方に設けられた半導体素子３０とを含む。半導体素子３０と回路基板１０とは、それらの間に設けられる接続部４０で電気的に接続され、半導体素子３０と回路基板２０とは、それらの間に設けられる接続部５０で電気的に接続される。回路基板１０から半導体素子３０に、回路基板２０を介さずに、接続部４０を通じて、十分な電力を供給する。【選択図】図１
2017092094.tif 000002
【特許請求の範囲】
【請求項１】
第１回路基板と、
前記第１回路基板の第１領域の上方に設けられた第２回路基板と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に設けられた第１半導体素子と、
前記第１半導体素子と前記第２領域との間に設けられ、前記第１半導体素子と前記第１回路基板とを電気的に接続する第１接続部と、
前記第１半導体素子と前記第３領域との間に設けられ、前記第１半導体素子と前記第２回路基板とを電気的に接続する第２接続部と
を含むことを特徴とする電子装置。
【請求項２】
前記第１接続部は、ポスト電極を含むことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第２回路基板は、ビア電極を含み、
前記第１接続部は、前記ビア電極よりも径が大きいことを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記第２回路基板の前記第３領域とは異なる第４領域の上方に設けられた第２半導体素子と、
前記第２半導体素子と前記第４領域との間に設けられ、前記第２半導体素子と前記第２回路基板とを電気的に接続する第３接続部と
を更に含み、
前記第１半導体素子と前記第２半導体素子とは、前記第２接続部、前記第２回路基板及び前記３接続部を通じて電気的に接続されることを特徴とする請求項１乃至３のいずれかに記載の電子装置。
【請求項５】
第１回路基板の第１領域の上方に、第２回路基板を設ける工程と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に、第１半導体素子を設ける工程と、
前記第１半導体素子と前記第１回路基板とを、前記第１半導体素子と前記第２領域との間に設けられる第１接続部によって電気的に接続する工程と、
前記第１半導体素子と前記第２回路基板とを、前記第１半導体素子と前記第３領域との間に設けられる第２接続部によって電気的に接続する工程と
を含むことを特徴とする電子装置の製造方法。
【請求項６】
第１回路基板と、
前記第１回路基板の第１領域の上方に設けられた第２回路基板と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に設けられた第１半導体素子と、
前記第１半導体素子と前記第２領域との間に設けられ、前記第１半導体素子と前記第１回路基板とを電気的に接続する第１接続部と、
前記第１半導体素子と前記第３領域との間に設けられ、前記第１半導体素子と前記第２回路基板とを電気的に接続する第２接続部と
を含む電子装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置、電子装置の製造方法及び電子機器に関する。
【背景技術】
【０００２】
半導体素子を含む電子装置に関し、所定の回路基板の上方に、インターポーザのような中継基板（回路基板）を介して、ＣＰＵ（Central Processing Unit）やメモリ等の半導体素子を搭載する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４５２０号公報
【特許文献２】特開２０１１−４４６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の技術を採用する電子装置では、所定の回路基板から中継基板を通じて半導体素子に電力を供給する場合、中継基板を介することで十分な電流密度が得られず、半導体素子に所望の電力が供給されないことが起こり得る。また、所定の回路基板と半導体素子との間で、中継基板を通じて信号伝送が行われる場合、中継基板を介することで信号伝送に遅延や損失が生じることが起こり得る。こういったことが起こると、半導体素子の性能が十分に発揮されなくなる恐れがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１回路基板と、前記第１回路基板の第１領域の上方に設けられた第２回路基板と、前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に設けられた第１半導体素子と、前記第１半導体素子と前記第２領域との間に設けられ、前記第１半導体素子と前記第１回路基板とを電気的に接続する第１接続部と、前記第１半導体素子と前記第３領域との間に設けられ、前記第１半導体素子と前記第２回路基板とを電気的に接続する第２接続部とを含む電子装置が提供される。
【０００６】
また、本発明の一観点によれば、このような電子装置の製造方法、電子装置を備える電子機器が提供される。
【発明の効果】
【０００７】
開示の技術によれば、半導体素子の性能を十分に発揮させることのできる電子装置が実現可能になる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る電子装置の一例を示す図（その１）である。
【図２】第１の実施の形態に係る電子装置の一例を示す図（その２）である。
【図３】第１の実施の形態に係る電子装置の別例を示す図（その１）である。
【図４】第１の実施の形態に係る電子装置の別例を示す図（その２）である。
【図５】第１の実施の形態に係る電子装置の別例を示す図（その３）である。
【図６】電子装置の一例を示す図である。
【図７】電子装置の別例を示す図である。
【図８】第２の実施の形態に係る電子装置の一例を示す図（その１）である。
【図９】第２の実施の形態に係る電子装置の一例を示す図（その２）である。
【図１０】別形態に係る電子装置の一例を示す図である。
【図１１】第２の実施の形態に係る電子装置の反りのシミュレーションモデルを示す図である。
【図１２】別形態に係る電子装置の反りのシミュレーションモデルを示す図である。
【図１３】反りのシミュレーション結果の一例を示す図である。
【図１４】第２の実施の形態に係るインターポーザの一例を示す図である。
【図１５】第２の実施の形態に係るインターポーザ形成方法の一例を示す図である。
【図１６】第２の実施の形態に係るインターポーザ形成方法の別例を示す図である。
【図１７】第２の実施の形態に係るプロセッサの一例を示す図である。
【図１８】第２の実施の形態に係るプロセッサ形成方法の一例を示す図である。
【図１９】第２の実施の形態に係るアセンブリ方法の一例を示す図（その１）である。
【図２０】第２の実施の形態に係るアセンブリ方法の一例を示す図（その２）である。
【図２１】第２の実施の形態に係るアセンブリ方法の第１変形例を示す図である。
【図２２】第２の実施の形態に係るアセンブリ方法の第２変形例を示す図である。
【図２３】第２の実施の形態に係るアセンブリ方法の第３変形例を示す図である。
【図２４】第３の実施の形態に係る電子装置の一例を示す図（その１）である。
【図２５】第３の実施の形態に係る電子装置の一例を示す図（その２）である。
【図２６】第４の実施の形態に係る電子装置の一例を示す図（その１）である。
【図２７】第４の実施の形態に係る電子装置の一例を示す図（その２）である。
【図２８】第５の実施の形態に係る電子部品間接続部の一例を示す図である。
【図２９】電子機器の一例を示す図である。
【発明を実施するための形態】
【０００９】
まず、第１の実施の形態について説明する。
図１及び図２は第１の実施の形態に係る電子装置の一例を示す図である。図１は第１の実施の形態に係る電子装置の一例の要部断面模式図である。図２は第１の実施の形態に係る電子装置の一例の要部平面模式図である。図１は図２のＬ２−Ｌ２線に沿った断面を模式的に図示したものである。
【００１０】
図１及び図２に示す電子装置１は、回路基板１０、回路基板２０及び半導体素子３０を含む。
回路基板１０には、その表面及び内部に、電極、配線、ビア等の導体パターンが設けられた各種回路基板が用いられる。回路基板１０には、例えば、その絶縁部に有機材料、無機材料、セラミック材料等を用いたプリント基板が用いられる。
【００１１】
回路基板２０には、その表面及び内部に、電極、配線、ビア等の導体パターンが設けられた各種回路基板が用いられる。回路基板２０は、回路基板１０と半導体素子３０との間に設けられ、例えば、端子ピッチが異なる回路基板１０と半導体素子３０とを電気的に接続し、回路基板１０よりも高密度の導体パターンが設けられる。回路基板２０は、回路基板１０と半導体素子３０との間に介在される中継基板である。回路基板２０には、例えば、基材にシリコン（Ｓｉ）、ガラス又は有機材料を用いたインターポーザ、或いは、プリント基板が用いられる。
【００１２】
回路基板２０は、回路基板１０の領域１０ａの上方に、設けられる。回路基板２０は、例えば、回路基板１０の領域１０ａと回路基板２０との間に設けられる少なくとも１つ（この例では断面視で２つ、平面視で４つ）の接続部６０によって、回路基板１０と電気的に接続される。
【００１３】
半導体素子３０には、トランジスタ、抵抗、容量等の回路素子を含む各種半導体素子が用いられる。半導体素子３０には、例えば、ＣＰＵ、ＭＰＵ（Micro Processing Unit）、ＧＰＵ（Graphics Processing Unit）等のプロセッサが用いられる。
【００１４】
半導体素子３０は、回路基板１０の上記領域１０ａとは異なる領域１０ｂの上方、及び回路基板２０の領域２０ａの上方に、設けられる。即ち、半導体素子３０は、一部が回路基板２０の領域２０ａにオーバーラップするように、回路基板１０の上方に設けられる。半導体素子３０は、回路基板１０の領域１０ｂとの間に設けられる少なくとも１つ（この例では断面視で２つ、平面視で４つ）の接続部４０によって、回路基板１０と電気的に接続される。半導体素子３０は更に、回路基板２０の領域２０ａとの間に設けられる少なくとも１つ（この例では断面視で２つ、平面視で４つ）の接続部５０によって、回路基板２０と電気的に接続される。
【００１５】
尚、半導体素子３０の上方には、更に別の半導体素子が、半導体素子３０と電気的に接続されるように積層されてもよい。
上記のように電子装置１では、接続部５０によって回路基板２０と電気的に接続される半導体素子３０が、その回路基板２０を介さずに直接、接続部４０によって回路基板１０と電気的に接続される。
【００１６】
ここで、回路基板２０の導体パターンのサイズ（配線幅、ビア径等）は、回路基板２０の材料や製造方法、回路基板１０及び半導体素子３０の端子ピッチ等によって制約を受け得る。一方、半導体素子３０と回路基板１０とを電気的に接続する接続部４０は、回路基板２０の導体パターンとは独立に、任意のサイズ（例えば径）に設定可能である。
【００１７】
例えば、回路基板２０に、その導体パターンとして、或る径以上のビアが形成できない場合、回路基板１０から回路基板２０を通じて半導体素子３０に電力を供給する構成では、電力が不足し、半導体素子３０で所望の動作が実行されないことが起こり得る。
【００１８】
これに対し、電子装置１では、半導体素子３０に所望の動作を実行させるのに要する電力に基づき、接続部４０の径を設定することができる。電子装置１によれば、接続部４０を通じて回路基板１０から半導体素子３０に十分な電力を供給し、半導体素子３０に所望の動作を実行させることができる。
【００１９】
電子装置１は、回路基板１０と半導体素子３０との間で信号伝送が行われるような形態とされてもよい。
ここで、端子（接続部５０，６０）のピッチが異なる半導体素子３０と回路基板１０との間に設けられる回路基板２０には、端子に通じる配線及びそのランド、並びに上下配線（ランド）間を接続するビアが設けられる。そのため、回路基板２０を介して半導体素子３０と回路基板１０との間で信号伝送を行う場合には、伝送距離が長くなったり、折れ曲がりを含んだ複雑な伝送経路になったりする場合があり、伝送信号の遅延や損失が生じる恐れがある。
【００２０】
これに対し、電子装置１では、回路基板１０と半導体素子３０との間の信号伝送を、回路基板２０を介さずに直接、接続部４０を通じて行うことができる。そのため、回路基板２０を介した信号伝送時には生じ得た伝送信号の遅延や損失を抑えて、回路基板１０と半導体素子３０との間で信号伝送を行うことができる。
【００２１】
上記構成によれば、半導体素子３０の性能を十分に発揮させることのできる電子装置１が実現される。
また、図３は第１の実施の形態に係る電子装置の別の例を示す図である。図３は第１の実施の形態に係る電子装置の別例の要部断面模式図である。
【００２２】
図３に示す電子装置１Ａは、半導体素子７０を更に含む点で、上記電子装置１と相違する。
半導体素子７０には、トランジスタ等の回路素子を含む各種半導体素子が用いられる。半導体素子７０には、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等のメモリ、或いは、ＣＰＵ等のプロセッサが用いられる。
【００２３】
半導体素子７０は、回路基板２０の上記領域２０ａとは異なる領域２０ｂの上方に、設けられる。半導体素子７０は、回路基板２０の領域２０ｂとの間に設けられる少なくとも１つ（この例では断面視で２つ）の接続部８０によって、回路基板２０と電気的に接続される。
【００２４】
回路基板２０の領域２０ｂに接続部８０で接続された半導体素子７０と、回路基板２０の領域２０ａに接続部５０で接続された半導体素子３０とは、回路基板２０に設けられる導体パターンによって電気的に接続される。
【００２５】
尚、半導体素子７０の上方には、更に別の半導体素子が、半導体素子７０と電気的に接続されるように積層されてもよい。また、回路基板２０の上方には、半導体素子７０のほか、半導体素子７０の配設領域（領域２０ｂ）とは異なる領域の上方に、更に別の半導体素子、又は、積層された半導体素子群が設けられてもよい。
【００２６】
電子装置１Ａは、半導体素子３０が、回路基板２０を介さずに直接、接続部４０によって回路基板１０と電気的に接続されることで得られる上記電子装置１と同様の効果を奏する。
【００２７】
電子装置１Ａでは、例えば、回路基板１０から半導体素子３０への電力供給は接続部４０によって行われ、半導体素子３０と半導体素子７０との間の信号伝送は、回路基板２０を通じて行われる。この場合、接続部４０は、回路基板１０から半導体素子３０への電力供給に適したサイズ（径等）に設定することができる。回路基板２０には、半導体素子３０と半導体素子７０との間の信号伝送に適した形状、サイズ（配線幅、ビア径等）、密度の導体パターンを形成することができる。
【００２８】
上記構成によれば、半導体素子３０の性能、或いは、半導体素子３０及び半導体素子７０の性能を十分に発揮させることのできる電子装置１Ａが実現される。
また、図４及び図５は第１の実施の形態に係る電子装置の更に別の例を示す図である。図４及び図５は第１の実施の形態に係る電子装置の別例の要部断面模式図である。
【００２９】
図４に示す電子装置１Ｂは、回路基板１０、回路基板２０及び半導体素子３０、並びに回路基板１０の領域１０ｃの上方に設けられた回路基板２０Ｂ（中継基板）を含む。回路基板２０Ｂは、少なくとも１つ（この例では断面視で２つ）の接続部６０Ｂによって回路基板１０と電気的に接続される。
【００３０】
電子装置１Ｂにおいて、半導体素子３０は、回路基板１０の領域１０ｂの上方、回路基板２０の領域２０ａの上方、及び回路基板２０Ｂの領域２０Ｂａの上方に、設けられる。即ち、半導体素子３０は、一部が回路基板２０の領域２０ａにオーバーラップし、他部が回路基板２０Ｂの領域２０Ｂａにオーバーラップするように、回路基板１０の上方に設けられる。電子装置１Ｂでは、半導体素子３０が、接続部４０によって直接回路基板１０と電気的に接続されると共に、接続部５０によって回路基板２０と電気的に接続され、且つ、接続部５０Ｂによって回路基板２０Ｂと電気的に接続される。
【００３１】
電子装置１Ｂにおいて、回路基板２０及び回路基板２０Ｂの上方には、別の半導体素子が実装されてもよく、図４には、回路基板２０及び回路基板２０Ｂの上方にそれぞれ、半導体素子７０及び半導体素子７０Ｂが実装された形態を例示している。半導体素子７０は、接続部８０によって回路基板２０と電気的に接続され、半導体素子７０Ｂは、接続部８０Ｂによって回路基板２０Ｂと電気的に接続される。半導体素子７０と半導体素子３０とは、回路基板２０を通じて電気的に接続され、半導体素子７０Ｂと半導体素子３０とは、回路基板２０Ｂを通じて電気的に接続される。
【００３２】
尚、半導体素子３０の上方、半導体素子７０の上方、或いは半導体素子７０Ｂの上方には、更に別の半導体素子が積層されてもよい。また、回路基板２０の、半導体素子７０の配設領域とは異なる領域の上方、或いは、回路基板２０Ｂの、半導体素子７０Ｂの配設領域とは異なる領域の上方には、更に別の半導体素子、又は、積層された半導体素子群が設けられてもよい。
【００３３】
上記構成を有する電子装置１Ｂによっても、上記電子装置１及び電子装置１Ａについて述べたのと同様の効果を得ることができる。上記構成により、半導体素子３０の性能、或いは、半導体素子３０及び半導体素子７０の性能、或いはまた、半導体素子３０、半導体素子７０及び半導体素子７０Ｂの性能を十分に発揮させることのできる電子装置１Ｂが実現される。
【００３４】
一方、図５に示す電子装置１Ｃは、回路基板１０、回路基板２０及び半導体素子３０、並びに半導体素子３０Ｃを含む。
半導体素子３０Ｃは、回路基板１０の領域１０ｄの上方、及び回路基板２０の領域２０ｃの上方に、設けられる。即ち、半導体素子３０Ｃは、一部が回路基板２０の領域２０ｃにオーバーラップするように、回路基板１０の上方に設けられる。半導体素子３０Ｃは、回路基板１０の領域１０ｄとの間に設けられる少なくとも１つ（この例では断面視で２つ）の接続部４０Ｃによって回路基板１０と電気的に接続される。半導体素子３０Ｃは、回路基板２０の領域２０ｃとの間に設けられる少なくとも１つ（この例では断面視で２つ）の接続部５０Ｃによって回路基板２０と電気的に接続される。
【００３５】
電子装置１Ｃにおいて、回路基板２０の上方には、別の半導体素子が実装されてもよく、図５には、回路基板２０の上方に半導体素子７０が実装された形態を例示している。半導体素子７０は、接続部８０によって回路基板２０と電気的に接続される。半導体素子３０と半導体素子７０とは、回路基板２０を通じて電気的に接続され、半導体素子３０Ｃと半導体素子７０とは、回路基板２０を通じて電気的に接続される。
【００３６】
尚、半導体素子３０の上方、半導体素子３０Ｃの上方、或いは半導体素子７０の上方には、更に別の半導体素子が積層されてもよい。また、回路基板２０の、半導体素子７０の配設領域とは異なる領域の上方には、更に別の半導体素子、又は、積層された半導体素子群が設けられてもよい。
【００３７】
上記構成を有する電子装置１Ｃによっても、上記電子装置１及び電子装置１Ａについて述べたのと同様の効果を得ることができる。上記構成により、半導体素子３０及び半導体素子３０Ｃの性能、或いは、半導体素子３０、半導体素子３０Ｃ及び半導体素子７０の性能を十分に発揮させることのできる電子装置１Ｃが実現される。
【００３８】
次に、第２の実施の形態について説明する。
ここでは、半導体素子としてプロセッサ及びメモリを含む電子装置を、第２の実施の形態として説明する。
【００３９】
第２の実施の形態に係る電子装置の説明に先立ち、まず、次の図６及び図７に示すような構成を有する電子装置について述べる。
図６は電子装置の一例を示す図である。図６（Ａ）は電子装置の一例の要部斜視模式図、図６（Ｂ）は電子装置の一例の要部断面模式図である。図６（Ｂ）は図６（Ａ）のＬ６−Ｌ６線に沿った断面を模式的に図示したものである。
【００４０】
図６（Ａ）及び図６（Ｂ）に示す電子装置１００は、プリント基板１１０、並びに、プリント基板１１０の上方に設けられたプロセッサ１２０及びメモリ１３０を含む。ここでは一例として、１つのプロセッサ１２０と、複数のメモリ１３０を図示している。プロセッサ１２０は、半田等の接続部１２１によってプリント基板１１０と電気的に接続される。メモリ１３０も同様に、半田等の接続部１３１によってプリント基板１１０と電気的に接続される。電子装置１００では、プリント基板１１０からプロセッサ１２０に電力が供給され、また、プリント基板１１０を通じてプロセッサ１２０とメモリ１３０との間の信号伝送が行われる。
【００４１】
例えば、電子機器には、プロセッサとメモリとの間のバンド幅を拡大し、データ処理能力を向上させ、高性能化を図るという要求がある。しかし、上記電子装置１００では、プリント基板１１０で実現可能な配線密度に限界があるため、バス幅の増大（多バス化）によるバンド幅の向上が難しく、電子装置１００及びそれを用いる電子機器の高性能化を図ることが難しい場合がある。
【００４２】
また、電子機器には、このような高性能化の要求に加え、低消費電力化の要求もある。
図７は電子装置の別例を示す図である。図７（Ａ）は電子装置の別例の要部斜視模式図、図７（Ｂ）は電子装置の別例の要部断面模式図である。図７（Ｂ）は図７（Ａ）のＬ７−Ｌ７線に沿った断面を模式的に図示したものである。
【００４３】
図７（Ａ）及び図７（Ｂ）に示す電子装置２００は、プリント基板２１０、プリント基板２１０の上方に設けられたインターポーザ２２０、並びにインターポーザ２２０の上方に設けられたプロセッサ２３０及びメモリ２４０を含む。ここでは一例として、１つのプロセッサ２３０と、複数のメモリ２４０を図示している。
【００４４】
インターポーザ２２０は、半田等の接続部２２１によってプリント基板２１０と電気的に接続される。プロセッサ２３０は、半田等の接続部２３１によってインターポーザ２２０と電気的に接続される。メモリ２４０も同様に、半田等の接続部２４１によってインターポーザ２２０と電気的に接続される。電子装置２００では、プリント基板２１０からインターポーザ２２０を通じてプロセッサ２３０に電力が供給され、また、インターポーザ２２０を通じてプロセッサ２３０とメモリ２４０との間の信号伝送が行われる。
【００４５】
このような電子装置２００及びそれを用いる電子機器の低消費電力化には、プロセッサ２３０とメモリ２４０とを、それらの間のバス幅を増大させて近距離で接続し、伝送損失を低減することが有効となる。基材にＳｉやガラスを用いるインターポーザ２２０は、例えばプリント基板の２５倍といった比較的高い配線密度が実現可能である。このようなインターポーザ２２０を用いることで、プロセッサ２３０とメモリ２４０との間のバス幅を増大させ、更にそれらを近距離で接続することが可能になり、その結果、伝送損失の低減を図ることが可能になる。
【００４６】
しかし、このようにプロセッサ２３０がインターポーザ２２０上に実装される電子装置２００では、プリント基板２１０からプロセッサ２３０に十分な電力を供給できない場合がある。例えば、インターポーザ２２０の基材にＳｉ、導体に銅（Ｃｕ）を用いる場合、ＳｉとＣｕの熱膨張率のミスマッチによって応力が発生するため、インターポーザ２２０に大径のビアを形成することが難しい。このようなインターポーザ２２０では、プロセッサ２３０に所望の動作を実行させるのに要する電流密度が得られず、プロセッサ２３０に十分な電力を供給できない、所望の動作を実行させることができない、といったことが起こり得る。
【００４７】
また、プロセッサ２３０及びメモリ２４０が全て実装されるようなインターポーザ２２０は、比較的大きな面積（平面サイズ）となる。そのため、詳細は後述するが、インターポーザ２２０とプリント基板２１０との熱膨張率差に起因して発生する反りが大きくなる、発生した反りのために接合不良が生じる、といった問題が懸念される。更に、大面積のインターポーザ２２０は、小面積のものに比べ、製造時の歩留まりが低下するリスクがある。
【００４８】
このような点に鑑み、第２の実施の形態に係る電子装置では、次の図８及び図９に示すような構成が採用される。
図８及び図９は第２の実施の形態に係る電子装置の一例を示す図である。図８は第２の実施の形態に係る電子装置の一例の要部平面模式図である。図９は第２の実施の形態に係る電子装置の一例の要部断面模式図である。図９は図８のＬ８−Ｌ８線に沿った断面を模式的に図示したものである。
【００４９】
図８及び図９に示す電子装置３００は、プリント基板３１０、インターポーザ３２０（中継基板）、プロセッサ３３０及びメモリ３４０を含む。ここでは、１つのプロセッサ３３０、及び３次元積層技術を用いて複数（この例では４つ）のメモリチップ３４１を積層したメモリ３４０（３次元メモリ）を例示している。更にここでは、複数（この例では２つ）のインターポーザ３２０、及び複数（この例では各インターポーザ３２０上に２つの計４つ）のメモリ３４０を例示している。複数のインターポーザ３２０には、互いに同じ又は異なるものが用いられてよく、また、複数のメモリ３４０には、互いに同じ又は異なるものが用いられてよい。
【００５０】
プリント基板３１０は、表面に設けられた複数の電極３１１（パッド）、裏面に設けられた複数の電極３１２（パッド）、内部に設けられた電源線３１３及び信号線３１４を有する。電源線３１３及び信号線３１４は、少なくとも一部の電極３１１及び電極３１２と電気的に接続される。裏面の電極３１２には、例えば、半田を用いたバンプ３１５が設けられる。
【００５１】
インターポーザ３２０は、基材３２１、及びその表裏面にそれぞれ設けられた配線層３２２を有する。基材３２１には、これを貫通するビア３２４（ビア電極）が設けられる。表裏面の配線層３２２内にはそれぞれ、配線及びビアを含む導体部３２３が設けられる。表裏面の配線層３２２内の、少なくとも一部の導体部３２３（配線のランド部）間は、基材３２１を貫通するビア３２４によって電気的に接続される。更に、表裏面の配線層３２２にはそれぞれ、電極３２５（パッド）及び電極３２６（パッド）が設けられる。
【００５２】
インターポーザ３２０は、プリント基板３１０の領域３１０ａの上方に設けられる。インターポーザ３２０の裏面の電極３２６は、プリント基板３１０の領域３１０ａの電極３１１と対応する位置に設けられる。インターポーザ３２０の裏面の電極３２６と、プリント基板３１０の領域３１０ａの電極３１１とが、接続部３５０によって電気的に接続される。接続部３５０は、例えば、インターポーザ３２０の裏面の電極３２６と、プリント基板３１０の領域３１０ａの電極３１１とを接合する半田を含む。
【００５３】
プロセッサ３３０は、図示しないトランジスタ等の回路素子、並びに回路素子と電気的に接続された複数の電極３３１（パッド）及び複数の電極３３２（パッド）を有する。電極３３１は、プロセッサ３３０の端部よりも内側に設けられ、電極３３２は、プロセッサ３３０の端部に設けられる。
【００５４】
プロセッサ３３０は、プリント基板３１０の領域３１０ｂの上方、及びインターポーザ３２０の領域３２０ａの上方に、設けられる。プロセッサ３３０の電極３３１は、プリント基板３１０の領域３１０ｂの電極３１１と対応する位置に設けられる。プロセッサ３３０の電極３３２は、インターポーザ３２０の領域３２０ａの、表面の電極３２５（３２５ａ）と対応する位置に設けられる。プロセッサ３３０の電極３３１と、プリント基板３１０の領域３１０ｂの電極３１１とが、接続部３６０によって電気的に接続される。プロセッサ３３０の電極３３２と、インターポーザ３２０の領域３２０ａの電極３２５ａとが、接続部３７０によって電気的に接続される。
【００５５】
接続部３６０は、例えば、プロセッサ３３０の電極３３１上にＣｕ等を用いて設けられたポスト３６１（ポスト電極）、及びそのポスト３６１とプリント基板３１０の領域３１０ｂの電極３１１とを接合する半田３６２（後述のバンプ３６０ａに相当）を含む。接続部３７０は、例えば、プロセッサ３３０の電極３３２と、インターポーザ３２０の領域３２０ａの電極３２５ａとを接合する半田を含む。
【００５６】
メモリ３４０は、インターポーザ３２０の領域３２０ｂの上方に設けられる。メモリ３４０の最下層のメモリチップ３４１には、インターポーザ３２０の領域３２０ｂの、表面の電極３２５と対応する位置に、電極３４２（パッド）が設けられる。メモリ３４０の電極３４２と、インターポーザ３２０の領域３２０ｂの電極３２５とが、接続部３８０によって電気的に接続される。接続部３８０は、メモリ３４０の電極３４２と、インターポーザ３２０の領域３２０ｂの電極３２５とを接合する半田を含む。インターポーザ３２０の、領域３２０ａの電極３２５ａと、領域３２０ｂの電極３２５とは、導体部３２３で電気的に接続される。
【００５７】
ここでは図示を省略するが、接続部３５０で接続されるプリント基板３１０とインターポーザ３２０との間には、アンダーフィル（ＵＦ）樹脂が設けられてもよい。同様に、接続部３６０で接続されるプリント基板３１０とプロセッサ３３０との間には、ＵＦ樹脂が設けられてもよい。接続部３７０で接続されるインターポーザ３２０とプロセッサ３３０との間、接続部３８０で接続されるインターポーザ３２０とメモリ３４０との間にも同様に、ＵＦ樹脂が設けられてもよい。ＵＦ樹脂が設けられることで、それが介在する電子部品間の接合強度の向上が図られる。
【００５８】
電子装置３００において、プロセッサ３３０は、端部の電極３３２、接続部３７０、インターポーザ３２０（その導体部３２３、電極３２５）、接続部３８０及び電極３４２を通じてメモリ３４０と電気的に接続される。プロセッサ３３０とメモリ３４０との電気的な接続に、プリント基板３１０に比べて高密度配線が可能なインターポーザ３２０を用いることで、プロセッサ３３０とメモリ３４０との間のバス幅を増大させ、更に、それらを近距離で接続することができる。これにより、電子装置３００のデータ処理能力の向上による高性能化、及び伝送損失の低減による低消費電力化を図ることができる。
【００５９】
電子装置３００において、プロセッサ３３０は、インターポーザ３２０を介さずに直接、接続部３６０によってプリント基板３１０と電気的に接続される。プロセッサ３３０には、プリント基板３１０の電源線３１３から、それに繋がる電極３１１、接続部３６０及び電極３３１を通じて電力が供給される。接続部３６０のサイズは、インターポーザ３２０とは独立に、任意に設定可能であり、例えば、ポスト３６１をインターポーザ３２０のビア３２４よりも大径にすることが可能である。適切なサイズの接続部３６０を用い、インターポーザ３２０を介さないことで、プロセッサ３３０に所望の動作を実行させることのできる十分な電力を、プリント基板３１０から供給することができる。
【００６０】
上記構成によれば、プロセッサ３３０の性能、或いは、プロセッサ３３０及びメモリ３４０の性能を十分に発揮させることのできる電子装置３００が実現される。
また、電子装置３００では、上記図７の電子装置２００のようにプロセッサ２３０をメモリ２４０と共にインターポーザ２２０上に実装するものに比べて、用いるインターポーザ３２０の面積の縮小化を図ることができる。
【００６１】
ここで、図１０は別形態に係る電子装置の一例を示す図である。図１０は別形態に係る電子装置の一例の要部断面模式図である。
図１０に示す電子装置２００は、上記図７に示す電子装置２００に相当するものである。図１０に示すように、プロセッサ２３０がメモリ２４０と共にインターポーザ２２０上に実装される電子装置２００では、実装される全てのプロセッサ２３０及びメモリ２４０を包含するような平面サイズの、１枚のインターポーザ２２０が用いられる。このような比較的大面積のインターポーザ２２０を用いると、電子装置２００に反りが発生する場合がある。
【００６２】
例えば、インターポーザ２２０にＳｉが用いられ、プリント基板２１０に有機材料が用いられる場合には、それらの熱膨張率（Ｓｉ：約３［ｐｐｍ／Ｋ］，有機材料：約１５［ｐｐｍ／Ｋ］）の差が大きくなる。この場合、比較的大面積のインターポーザ２２０を用いると、図１０にプリント基板２１０の輪郭のみ点線で模式的に示すように、プリント基板２１０の中央部が図面上方に凸となるような反りが発生する。このような反りが発生すると、プリント基板３１０の裏面に設けられるバンプ２５０の先端位置がずれてしまう。その結果、電子装置２００をシステムボード２６０（マザーボード）に実装する際、電子装置２００の一部のバンプ２５０が、システムボード２６０に届かず、接続されないことが起こる。
【００６３】
このように、インターポーザ２２０が比較的大面積になると、電子装置２００に反りが発生し、接合不良を招くリスクが高まる。また、インターポーザ２２０が比較的大面積になると、製造時の歩留まりが低下するリスクも高まる。
【００６４】
これに対し、上記電子装置３００では、プロセッサ３３０の一部をインターポーザ３２０とオーバーラップさせる配置とし、そのオーバーラップさせた部分で、接続部３７０等を用い、プロセッサ３３０とインターポーザ３２０とを電気的に接続する。そして、プロセッサ３３０の、インターポーザ３２０とオーバーラップさせない部分で、接続部３６０等を用いたプリント基板３１０との電気的な接続を行い、上記のようなプロセッサ３３０への十分な電力供給を実現する。
【００６５】
このように電子装置３００では、インターポーザ３２０を、プロセッサ３３０全体ではなく、その一部とオーバーラップするような平面サイズに縮小化することができる。これにより、プリント基板３１０上のインターポーザ３２０の占有面積を低減し、電子装置３００に生じる反りを抑え、プリント基板３１０の裏面のバンプ３１５を用いたシステムボードとの接合時の不良を抑えることができる。また、インターポーザ３２０の平面サイズの縮小化により、インターポーザ３２０、更にそれを用いた電子装置３００の製造歩留まりの低下を抑えることができる。
【００６６】
第２の実施の形態に係る電子装置３００（図８及び図９）、及び別の形態に係る電子装置２００（図７及び図１０）に関し、反りのシミュレーションを行った。
図１１は第２の実施の形態に係る電子装置の反りのシミュレーションモデルを示す図、図１２は別形態に係る電子装置の反りのシミュレーションモデルを示す図である。図１１及び図１２において、（Ａ）は平面模式図、（Ｂ）は断面模式図である。
【００６７】
第２の実施の形態に係る電子装置３００については、図１１（Ａ）及び図１１（Ｂ）に示すようなモデル４００Ａを用いて反りのシミュレーションを行っている。
モデル４００Ａは、プリント基板に相当する有機基板４１０、インターポーザに相当するＳｉ層４２０、プロセッサに相当するＳｉ層４３０、及びメモリに相当するＳｉ層４４０を含む。これらの平面レイアウトは、図１１（Ａ）のようになっている。即ち、有機基板４１０上に２つのＳｉ層４２０が対向配置され、２つのＳｉ層４２０の各一部上にオーバーラップするようにＳｉ層４３０が配置され、２つのＳｉ層４２０上にそれぞれ２つで計４つのＳｉ層４４０が配置される。モデル４００Ａでは、図１１（Ｂ）に示すように、有機基板４１０とＳｉ層４２０との間は、接続部の半田及びＵＦ樹脂に相当する半田・樹脂層４５０としている。有機基板４１０とＳｉ層４３０との間は、接続部のＣｕ及びＵＦ樹脂に相当するＣｕ・樹脂層４６０としている。Ｓｉ層４２０とＳｉ層４３０との間、及びＳｉ層４２０とＳｉ層４４０との間は、接続部の半田及びＵＦ樹脂に相当する半田・樹脂層４７０としている。
【００６８】
別の形態に係る電子装置２００については、図１２（Ａ）及び図１２（Ｂ）に示すようなモデル４００Ｂを用いて反りのシミュレーションを行っている。
モデル４００Ｂは、図１２（Ａ）のような平面レイアウトになっている。即ち、プリント基板に相当する有機基板４１０上に、インターポーザに相当する１つのＳｉ層４２０が配置され、その上に、プロセッサに相当する１つのＳｉ層４３０、及びメモリに相当する４つのＳｉ層４４０が配置される。モデル４００Ｂでは、図１２（Ｂ）に示すように、有機基板４１０とＳｉ層４３０との間を、モデル４００ＡのようなＣｕ・樹脂層４６０ではなく、半田・樹脂層４５０、Ｓｉ層４２０及び半田・樹脂層４７０としている。
【００６９】
モデル４００Ａ及びモデル４００Ｂの各部の寸法は次の通りである。図１１（Ａ）及び図１２（Ａ）において、ａ＝６４［ｍｍ］，ｂ＝５４［ｍｍ］，ｃ＝３８［ｍｍ］，ｄA＝１２［ｍｍ］，ｄB＝４４［ｍｍ］，ｅ＝ｆ＝２４［ｍｍ］，ｇ＝７［ｍｍ］，ｈ＝５［ｍｍ］，ｉ＝２［ｍｍ］，ｊ＝１［ｍｍ］，ｋ＝２［ｍｍ］，ｌ＝１０［ｍｍ］である。図１１（Ｂ）及び図１２（Ｂ）において、ｍ＝１［ｍｍ］，ｎ＝０．０７［ｍｍ］，ｏ＝０．１［ｍｍ］，ｐ＝０．０４［ｍｍ］，ｑ＝０．５［ｍｍ］である。
【００７０】
また、モデル４００Ａ及びモデル４００Ｂの各部の物性値は次の通りとしている。有機基板４１０は、ヤング率Ｅ＝２７［ＧＰａ］、熱膨張率ＣＴＥ＝１４［ｐｐｍ／Ｋ］、ポアソン比＝０．２である。Ｓｉ層４２０，４３０，４４０は、ヤング率Ｅ＝１２０［ＧＰａ］、熱膨張率ＣＴＥ＝２．７［ｐｐｍ／Ｋ］、ポアソン比＝０．３である。半田・樹脂層４５０，４７０は、ヤング率Ｅ＝１２［ＧＰａ］、熱膨張率ＣＴＥ＝６１［ｐｐｍ／Ｋ］、ポアソン比＝０．３である。Ｃｕ・樹脂層４６０は、ヤング率Ｅ＝２３［ＧＰａ］、熱膨張率ＣＴＥ＝６０［ｐｐｍ／Ｋ］、ポアソン比＝０．３である。
【００７１】
以上のようなモデル４００Ａ及びモデル４００Ｂをそれぞれ４分割した分割領域４００Ａｄ及び分割領域４００Ｂｄについて、反りのシミュレーションを行った。図１１（Ａ）及び図１２（Ａ）には、分割領域４００Ａｄ及び分割領域４００Ｂｄをそれぞれ太枠で図示する。モデル４００Ａ及びモデル４００Ｂの中心Ｏをそれぞれ分割領域４００Ａｄ及び分割領域４００Ｂｄの原点とする。方向Ｔは、分割領域４００Ａｄ及び分割領域４００Ｂｄの原点Ｏからの対角方向を表す。
【００７２】
反りのシミュレーション結果の一例を図１３に示す。図１３には、モデル４００Ａの分割領域４００Ａｄ及びモデル４００Ｂの分割領域４００Ｂｄの、各々の原点Ｏから対角方向Ｔの変位量を示している。図１３の横軸は原点Ｏからの対角方向Ｔの距離［ｍｍ］を表し、縦軸は変位量［ｍｍ］を表す。図１３では、モデル４００Ａの分割領域４００Ａｄについて得られた距離と変位量の関係を実線で示し、モデル４００Ｂの分割領域４００Ｂｄについて得られた距離と変位量の関係を点線で示す。
【００７３】
図１３より、モデル４００Ａの分割領域４００Ａｄ（図１３の実線で示す関係）では、モデル４００Ｂの分割領域４００Ｂｄ（図１３の点線で示す関係）に比べて、角部で約９０［μｍ］の反り量の低減効果が認められる。モデル４００Ａに相当する電子装置３００をシステムボードに搭載する際に用いるバンプ３１５の径は、７５０［μｍ］程度である。径が７５０［μｍ］のバンプ３１５に対し、反りによる上記のような９０［μｍ］のずれは、システムボードに届くか否かの違いが生じ得る有意な値である。電子装置３００によれば、反りを抑え、システムボードとの接合時の不良を抑えることができる。その結果、電子装置３００をシステムボードに搭載するデバイスの製造歩留まりの向上、コストの低減等を図ることができる。
【００７４】
次に、上記のような電子装置３００の形成方法の一例について説明する。
まず、インターポーザ３２０について述べる。
図１４は第２の実施の形態に係るインターポーザの一例を示す図である。図１４には、第２の実施の形態に係るインターポーザの一例の要部断面を模式的に図示している。
【００７５】
例えば、図１４に示すような、バンプ３７０ａが設けられたインターポーザ３２０が準備される。インターポーザ３２０は、Ｓｉ等の基材３２１、基材３２１を貫通するビア３２４、及び基材３２１の表裏面にそれぞれ設けられた配線層３２２を有する。表裏面の配線層３２２内にそれぞれ設けられる導体部３２３間は、ビア３２４によって電気的に接続される。インターポーザ３２０の表裏面には、それぞれ電極３２５及び電極３２６が設けられる。
【００７６】
インターポーザ３２０の表面の電極３２５には、端部（領域３２０ａ）に設けられて、インターポーザ３２０とオーバーラップして配置されるプロセッサ３３０との電気的な接続に用いる電極３２５ａが含まれる。この端部の電極３２５ａは、導体部３２３を通じて、より内側に設けられる他の電極３２５と電気的に接続される。バンプ３７０ａは、このような端部の電極３２５ａ上に設けられる。
【００７７】
図１４に示すようなバンプ３７０ａが設けられたインターポーザ３２０は、例えば、次の図１５又は図１６に示すような方法を用いて形成される。
図１５は第２の実施の形態に係るインターポーザ形成方法の一例を示す図である。図１５（Ａ）〜図１５（Ｄ）には、インターポーザ形成方法の一例の、各工程の要部断面を模式的に図示している。
【００７８】
はじめに、図１５（Ａ）に示すようなインターポーザ３２０を準備する。その際は、例えば、まず基材３２１にビア３２４を形成し、次いで、その表裏面に配線層３２２を形成する。
【００７９】
ビア３２４の形成には、基材３２１にＳｉを用いる場合であれば、深掘りエッチング技術、導体充填技術等を含むＴＳＶ（Through Silicon Via）技術が用いられる。例えば、基材３２１に厚さ１００［μｍ］のＳｉを用い、このような手法を用いてビア３２４を形成する。尚、基材３２１にガラスや有機材料を用いる場合であれば、ドリル加工やレーザー照射による穴開け技術、導体充填技術等を用い、ビア３２４を形成する。
【００８０】
また、配線層３２２の形成には、絶縁膜及び導体膜の成膜技術、フォトリソグラフィ技術、エッチング技術等が用いられる。インターポーザ３２０の、ビア３２４、及び配線層３２２の導体部３２３には、各種導体材料を用いることができる。例えばＣｕを用い、インターポーザ３２０の導体部を形成する。インターポーザ３２０の表面側の配線層３２２には、端部の電極３２５ａを含む電極３２５が形成され、裏面側の配線層３２２には、電極３２６が形成される。電極３２５及び電極３２６は、例えば、Ｃｕのパッドとされる。或いは、Ｃｕのパッド上に、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）の表面処理層、又は、Ｎｉ／Ａｕの表面処理層を設け、これを電極３２５及び電極３２６としてもよい。
【００８１】
表面側の配線層３２２の、端部の電極３２５ａ上に、バンプ３７０ａが形成される。例えば、バンプ３７０ａのピッチが１００［μｍ］よりも狭い場合には、この図１５に示すような、フォトリソグラフィ技術を用いたバンプ３７０ａの形成手法を用いることができる。
【００８２】
その際は、まず図１５（Ｂ）に示すように、表面側の配線層３２２上に、端部の電極３２５ａに通じる開口部５００ａを有するレジスト５００を形成する。次いで、電解めっき法により、図１５（Ｃ）に示すように、開口部５００ａ内の電極３２５ａ上に、半田めっき層３７０ａａを形成する。例えば、スズ（Ｓｎ）−銀（Ａｇ）の２元系合金半田を電解めっき法により堆積し、半田めっき層３７０ａａを形成する。次いで、図１５（Ｄ）に示すように、レジスト５００を除去し、半田めっき層３７０ａａの形成領域にフラックス５１０を塗布し、所定の温度、例えばピーク温度２５０［℃］のリフロー処理を行う。このリフロー処理により、半田めっき層３７０ａａが溶融され、表面張力によって丸みを帯びた形状となった、図１４に示すようなバンプ３７０ａが形成される。
【００８３】
一方、電極３２５ａ上に形成するバンプ３７０ａのピッチが１００［μｍ］よりも広い場合には、次の図１６に示すようなバンプ３７０ａの形成手法を用いることができる。
図１６は第２の実施の形態に係るインターポーザ形成方法の別例を示す図である。図１６（Ａ）〜図１６（Ｃ）には、インターポーザ形成方法の一例の、各工程の要部断面を模式的に図示している。
【００８４】
はじめに、図１６（Ａ）に示すようなインターポーザ３２０を準備する。このインターポーザ３２０は、上記図１５（Ａ）で述べたような方法で、まず基材３２１にビア３２４を形成し、次いで、その表裏面に配線層３２２を形成することで、準備する。
【００８５】
図１６（Ａ）に示すようなインターポーザ３２０を準備した後、図１６（Ｂ）に示すように、端部の電極３２５ａの形成領域にフラックス５２０を塗布する。次いで、電極３２５ａと対応する位置に開口部を有するメタルマスクを用い、図１６（Ｃ）に示すように、電極３２５ａ上に半田ボール３７０ａｂを搭載する。例えば、Ｓｎ−Ａｇの２元系合金半田を用いた半田ボール３７０ａｂを搭載する。半田ボール３７０ａｂの搭載後、所定の温度、例えばピーク温度２５０［℃］のリフロー処理を行うと、半田ボール３７０ａｂが溶融され、表面張力によって丸みを帯びた形状となった、図１４に示すようなバンプ３７０ａが形成される。
【００８６】
このような方法により、バンプ３７０ａが設けられたインターポーザ３２０が形成される。
続いて、プロセッサ３３０について述べる。
【００８７】
図１７は第２の実施の形態に係るプロセッサの一例を示す図である。図１７には、第２の実施の形態に係るプロセッサの一例の要部断面を模式的に図示している。
例えば、図１７に示すようなプロセッサ３３０が準備される。プロセッサ３３０は、その表面に、図示しない内部のトランジスタ等の回路素子に配線等の導体部を通じて電気的に接続された複数の電極３３１（パッド）及び複数の電極３３２（パッド）を有する。電極３３１は、プロセッサ３３０の端部よりも内側の、回路基板３１０の領域３１０ｂ（図９）とオーバーラップされる領域に設けられる。電極３３２は、プロセッサ３３０の端部の、インターポーザ３２０の領域３２０ａ（図９）とオーバーラップされる領域に設けられる。このような電極３３１及び電極３３２のうち、プロセッサ３３０の端部よりも内側の電極３３１上に、ポスト３６１（後述のシード層３６１ａ及びＣｕめっき層３６１ｂを含む）が設けられる。
【００８８】
図１７に示すようなポスト３６１が設けられたプロセッサ３３０は、例えば、次の図１８に示すような方法を用いて形成される。
図１８は第２の実施の形態に係るプロセッサ形成方法の一例を示す図である。図１８（Ａ）〜図１８（Ｄ）には、プロセッサ形成方法の一例の、各工程の要部断面を模式的に図示している。
【００８９】
はじめに、図１８（Ａ）に示すような、電極３３１及び電極３３２を有するプロセッサ３３０を準備する。電極３３１及び電極３３２は、例えば、Ｃｕのパッドとされる。或いは、Ｃｕのパッド上に、Ｎｉ／Ｐｄ／Ａｕの表面処理層、又は、Ｎｉ／Ａｕの表面処理層を設け、これを電極３３１及び電極３３２としてもよい。
【００９０】
次いで、図１８（Ｂ）に示すように、シード層３６１ａを形成し、更に図１８（Ｃ）に示すように、電極３３１に対応する位置に開口部５３０ａを有し、電極３３２に対応する領域を覆うレジスト５３０を形成する。
【００９１】
次いで、電解めっき法により、図１８（Ｄ）に示すように、開口部５３０ａ内のシード層３６１ａ上に、例えば、Ｃｕめっき層３６１ｂを形成する。その後、レジスト５３０を除去し、レジスト５３０の除去後に露出するシード層３６１ａを除去することで、電極３３１上にポスト３６１（シード層３６１ａ及びＣｕめっき層３６１ｂ）が形成されたプロセッサ３３０が形成される。
【００９２】
ポスト３６１は、プロセッサ３３０をプリント基板３１０上に実装した時に（図８及び図９）、インターポーザ３２０の厚さを上回るような比較的高い高さが必要になる。そのため、図１８（Ｃ）の工程で形成するレジスト５３０には、例えば、１００［μｍ］以上の厚さで露光及び現像が可能なドライフィルムレジストを用いることが好ましい。
【００９３】
また、ポスト３６１には、工程の汎用性及び高い許容電流の観点から、上記Ｃｕめっき層３６１ｂのようなＣｕを用いることが好ましい。但し、ポスト３６１には、Ｃｕに限らず、Ｎｉ等の他の導体材料を用いることもでき、また、Ｃｕ／Ｎｉ等の異種導体材料の積層構造を用いることもできる。このような各種導体材料も、上記Ｃｕめっき層３６１ｂと同様に、電解めっき法により形成することができる。ポスト３６１の高さは、図１８（Ｄ）のようにレジスト５３０の開口部５３０ａ内にＣｕめっき層３６１ｂ等のめっき層を形成する際の電流密度、めっき時間を制御することで、任意の高さに調整することができる。
【００９４】
続いて、アセンブリ方法について述べる。
図１９及び図２０は第２の実施の形態に係るアセンブリ方法の一例を示す図である。図１９（Ａ）〜図１９（Ｃ）及び図２０（Ａ）〜図２０（Ｃ）には、第２の実施の形態に係るアセンブリ方法の一例の、各工程の要部断面を模式的に図示している。
【００９５】
まず、図１９（Ａ）に示すように、プリント基板３１０の領域３１０ａ及び領域３１０ｂの表面の電極３１１上に、バンプ３５０ａ及びバンプ３６０ａを形成する。バンプ３５０ａ及びバンプ３６０ａは、同じ材料でもよいし、異なる材料でもよい。また、バンプ３５０ａ及びバンプ３６０ａは、同じサイズ（径）でもよいし、異なるサイズ（径）でもよい。
【００９６】
バンプ３５０ａ及びバンプ３６０ａを形成する際は、例えば、まず、プリント基板３１０の電極３１１と対応する位置に開口部を有するメタルマスクを用い、電極３１１上に、Ｓｎ−Ａｇの２元系合金半田等を用いた半田ボールを搭載する。そして、所定の温度、例えばピーク温度２５０［℃］のリフロー処理を行う。これにより、図１９（Ａ）に示すようなバンプ３５０ａ及びバンプ３６０ａを形成する。
【００９７】
次いで、バンプ３５０ａが形成されたプリント基板３１０の領域３１０ａ上に、図１９（Ｂ）に示すように、フラックス５４０を塗布する。そして、上記図１５又は図１６のような方法を用いて形成される、上記図１４のようなバンプ３７０ａを設けたインターポーザ３２０を、フリップチップボンダーを用い、位置合わせをして仮搭載する。
【００９８】
その後、例えばピーク温度２５０［℃］のリフロー処理を行うことで、図１９（Ｃ）に示すように、インターポーザ３２０の電極３２６と、プリント基板３１０の領域３１０ａの電極３１１とを、バンプ３５０ａによって接合する。これにより、インターポーザ３２０とプリント基板３１０とが、接続部３５０によって電気的に接続された構造が得られる。
【００９９】
次いで、プリント基板３１０に設けられたバンプ３６０ａ上、及びインターポーザ３２０に設けられたバンプ３７０ａ上に、図２０（Ａ）に示すように、フラックス５５０を塗布する。そして、上記図１８のような方法を用いて形成される、上記図１７のようなポスト３６１を設けたプロセッサ３３０を、フリップチップボンダーを用い、位置合わせをして仮搭載する。
【０１００】
その後、例えばピーク温度２５０［℃］のリフロー処理を行うことで、図２０（Ｂ）に示すように、プロセッサ３３０のポスト３６１と、プリント基板３１０の電極３１１とを、バンプ３６０ａによって接合する。同時に、プロセッサ３３０の、ポスト３６１が設けられていない端部の電極３３２と、インターポーザ３２０の端部の電極３２５ａとを、バンプ３７０ａによって接合する。これにより、プロセッサ３３０とプリント基板３１０とが、ポスト３６１及びバンプ３６０ａ（前述の半田３６２に相当）を含む接続部３６０によって電気的に接続され、且つ、プロセッサ３３０とインターポーザ３２０とが、接続部３７０によって電気的に接続された構造が得られる。
【０１０１】
プロセッサ３３０をプリント基板３１０及びインターポーザ３２０に接合する際には、上記のようなリフロー接合プロセスを用いることで、バンプ３６０ａ及びバンプ３７０ａに用いた半田のセルフアライメントを発現させることができる。そのため、サイズが異なるバンプ３６０ａとバンプ３７０ａが混在する場合でも、半田のセルフアライメントにより、プロセッサ３３０とプリント基板３１０、及びプロセッサ３３０とインターポーザ３２０とを、互いの位置ずれを抑えて接合することができる。また、プロセッサ３３０のポスト３６１の高さを調整しておくことで、プロセッサ３３０とプリント基板３１０の接合と、プロセッサ３３０とインターポーザ３２０の接合とを、同時に行うことができる。
【０１０２】
ここでは、フラックス５４０及びフラックス５５０を用いてリフロー処理を行う方法（図１９（Ｂ）及び図１９（Ｃ）並びに図２０（Ａ）及び図２０（Ｂ））を例示したが、フラックスを用いない、所謂フラックスレスリフロー処理を行ってもよい。例えば、図１９（Ｂ）及び図１９（Ｃ）の工程において、フラックス５４０を用いず、インターポーザ３２０の仮搭載後、蟻酸ガス雰囲気でリフロー処理を行い、インターポーザ３２０をプリント基板３１０に接合する。また、図２０（Ａ）及び図２０（Ｂ）の工程において、フラックス５５０を用いず、プロセッサ３３０の仮搭載後、蟻酸ガス雰囲気でリフロー処理を行い、プロセッサ３３０をプリント基板３１０及びインターポーザ３２０に接合する。フラックスレスリフロー処理では、フラックスと半田との干渉が無くなるため、セルフアライメントの効果をより高めることができる。
【０１０３】
図２０（Ｂ）のようにしてプロセッサ３３０をプリント基板３１０及びインターポーザ３２０に接合した後は、図２０（Ｃ）に示すように、インターポーザ３２０上にメモリ３４０を実装する。例えば、Ｓｎ−Ａｇの２元系合金半田等を用いたバンプを電極３４２上に設けたメモリ３４０を、フリップチップボンダーを用いて仮搭載し、フラックスを用いた又は用いないリフロー処理を行って、メモリ３４０のバンプを、インターポーザ３２０の電極３２５に接合する。或いは、バンプを設けた最下層のメモリチップ３４１を同様にインターポーザ３２０の電極３２５に接合した後、当該メモリチップ３４１の上に、２層目以降のメモリチップ３４１を順次積層する。これにより、メモリ３４０とインターポーザ３２０とが、接続部３８０によって電気的に接続された構造が得られる。
【０１０４】
以上のような工程により、図２０（Ｃ）に示すような電子装置３００が形成される。
尚、プリント基板３１０とインターポーザ３２０及びプロセッサ３３０との間、並びに、インターポーザ３２０とプロセッサ３３０及びメモリ３４０との間には、ＵＦ樹脂を設けてもよい。
【０１０５】
また、上記のようにリフロー処理を用いてメモリ３４０をインターポーザ３２０上に実装する方法のほか、次のような方法を用いることもできる。即ち、ＵＦ樹脂を予めインターポーザ３２０上に塗布しておき、フリップチップボンダーでメモリ３４０を加熱することで、メモリ３４０の半田接合と、その接合部のＵＦ樹脂による封止を同時に行う。メモリ３４０とインターポーザ３２０との間にＵＦ樹脂を設ける場合には、このような方法を用いてもよい。
【０１０６】
例えば、上記図２０（Ｃ）に示すような電子装置３００の形成後、その電子装置３００の機能や信頼性を評価するテストが実施される。テストにより、電子装置３００が良品と不良品に選別される。不良品の電子装置３００については、例えば、接続部３６０及び接続部３７０を、それらに用いられている半田の融点以上に加熱すれば、プロセッサ３３０を取り外すことができ、新たに別のプロセッサ３３０にリペアすることができる。また、接続部３８０を、それに用いられている半田の融点以上に加熱すれば、メモリ３４０を取り外すことができ、新たに別のメモリ３４０にリペアすることができる。また、プロセッサ３３０を取り外した後、接続部３５０を、それに用いられている半田の融点以上に加熱すれば、インターポーザ３２０を取り外すことができ、新たに別のインターポーザ３２０にリペアすることができる。微細な接続部３８０でインターポーザ３２０上に実装されたメモリ３４０は、単独で取り外すとその後のクリーニングが難しくリペアが難しい場合があるが、そのような場合には、メモリ３４０をインターポーザ３２０と一緒に取り外し、一緒にリペアすることができる。
【０１０７】
上記の方法は一例であって、以下の図２１〜図２３にそれぞれ示すような他の方法を用いて電子装置３００を形成することもできる。
図２１は第２の実施の形態に係るアセンブリ方法の第１変形例を示す図である。図２１には、第２の実施の形態に係るアセンブリ方法の第１変形例の要部断面を模式的に図示している。
【０１０８】
図２１に示す方法は、プロセッサ３３０のポスト３６１上にバンプ３６０ａを設け、且つ、電極３３２上にバンプ３７０ａを設けておき、これをプリント基板３１０とその上にバンプ３５０ａ（接続部３５０）で接合されたインターポーザ３２０の上に接合する方法である。
【０１０９】
この図２１に示す方法では、インターポーザ３２０として、上記図１５（Ａ）又は図１６（Ａ）に示すようなものが用いられる。また、プロセッサ３３０は、上記図１８（Ａ）〜図１８（Ｄ）のようにして電極３３１上に形成されるポスト３６１の上に、更に半田を用いてバンプ３６０ａを形成し、電極３３２上に半田を用いてバンプ３７０ａを形成することで、得られる。ポスト３６１上のバンプ３６０ａは、例えば、電解めっき法によるＣｕめっき層３６１ｂの形成に続けて、電解めっき法による半田の形成を行うことで、得ることができる。
【０１１０】
ポスト３６１上にバンプ３６０ａが設けられ、電極３３２上にバンプ３７０ａが設けられたプロセッサ３３０を、インターポーザ３２０とそれが接合されたプリント基板３１０の上に仮搭載し、リフロー処理を行う。これにより、プロセッサ３３０が、接続部３６０でプリント基板３１０と電気的に接続され、且つ、接続部３７０でインターポーザ３２０と電気的に接続された、上記図２０（Ｂ）のような構造を得る。以後は、上記同様、図２０（Ｃ）のようなインターポーザ３２０上へのメモリ３４０の実装等を行うことで、電子装置３００が得られる。
【０１１１】
図２２は第２の実施の形態に係るアセンブリ方法の第２変形例を示す図である。図２２には、第２の実施の形態に係るアセンブリ方法の第２変形例の要部断面を模式的に図示している。
【０１１２】
図２２に示す方法は、プロセッサ３３０のポスト３６１上にバンプ３６０ａを設けておき、これをプリント基板３１０とその上にバンプ３５０ａ（接続部３５０）で接合されたインターポーザ３２０の上に接合する方法である。プロセッサ３３０とインターポーザ３２０との間の接続部３７０となるバンプ３７０ａは、インターポーザ３２０上に設けられる。
【０１１３】
この図２２に示す方法では、インターポーザ３２０として、上記図１４に示すようなものが用いられる。また、プロセッサ３３０は、上記図１８（Ａ）〜図１８（Ｄ）のようにして電極３３１上に形成されるポスト３６１の上に半田を用いてバンプ３６０ａを形成することで、得られる。ポスト３６１上のバンプ３６０ａは、例えば、電解めっき法によるＣｕめっき層３６１ｂの形成に続けて、電解めっき法による半田の形成を行うことで、得ることができる。
【０１１４】
ポスト３６１上にバンプ３６０ａが設けられたプロセッサ３３０を、インターポーザ３２０とそれが接合されたプリント基板３１０の上に仮搭載し、リフロー処理を行う。これにより、プロセッサ３３０が、接続部３６０でプリント基板３１０と電気的に接続され、且つ、接続部３７０でインターポーザ３２０と電気的に接続された、上記図２０（Ｂ）のような構造を得る。以後は、上記同様、図２０（Ｃ）のようなインターポーザ３２０上へのメモリ３４０の実装等を行うことで、電子装置３００が得られる。
【０１１５】
図２３は第２の実施の形態に係るアセンブリ方法の第３変形例を示す図である。図２３には、第２の実施の形態に係るアセンブリ方法の第３変形例の要部断面を模式的に図示している。
【０１１６】
図２３に示す方法は、プロセッサ３３０の電極３３２上にバンプ３７０ａを設けておき、これをプリント基板３１０とその上にバンプ３５０ａ（接続部３５０）で接合されたインターポーザ３２０の上に接合する方法である。
【０１１７】
この図２３に示す方法では、インターポーザ３２０として、上記図１５（Ａ）又は図１６（Ａ）に示すようなものが用いられる。また、プロセッサ３３０は、上記図１８（Ａ）〜図１８（Ｄ）のようにして電極３３１上にポスト３６１を形成し、電極３３２上に半田を用いてバンプ３７０ａを形成することで、得られる。電極３３２上のバンプ３７０ａは、例えば、電解めっき法による半田の形成、又は半田ボールの搭載によって、得ることができる。
【０１１８】
電極３３２上にバンプ３７０ａが設けられたプロセッサ３３０を、インターポーザ３２０とそれが接合されたプリント基板３１０の上に仮搭載し、リフロー処理を行う。これにより、プロセッサ３３０が、接続部３６０でプリント基板３１０と電気的に接続され、且つ、接続部３７０でインターポーザ３２０と電気的に接続された、上記図２０（Ｂ）のような構造を得る。以後は、上記同様、図２０（Ｃ）のようなインターポーザ３２０上へのメモリ３４０の実装等を行うことで、電子装置３００が得られる。
【０１１９】
図２１〜図２３に示すように、接合工程の段階では、バンプ３６０ａは、プリント基板３１０側に設けられていてもよいし、プロセッサ３３０側に設けられていてもよい。また、接合工程の段階では、バンプ３７０ａは、インターポーザ３２０側に設けられていてもよいし、プロセッサ３３０側に設けられていてもよい。プリント基板３１０とインターポーザ３２０とを接合するバンプ３５０ａについても同様であり、接合工程の段階では、バンプ３５０ａは、プリント基板３１０側に設けられていてもよいし、インターポーザ３２０側に設けられていてもよい。更に、インターポーザ３２０とメモリ３４０とを接合するバンプについても同様である。
【０１２０】
また、ここでは、プロセッサ３３０とプリント基板３１０とを、ポスト３６１及び半田３６２（バンプ３６０ａ）を用いて接合する例を示した。このほか、プロセッサ３３０とプリント基板３１０との接合部を単一とする場合や、接合部を複数とする場合のそれらのピッチによっては、プロセッサ３３０とプリント基板３１０とを、ポスト３６１に限らず、比較的大径の半田等のバンプで接合してもよい。
【０１２１】
次に、第３の実施の形態について説明する。
図２４及び図２５は第３の実施の形態に係る電子装置の一例を示す図である。図２４は第３の実施の形態に係る電子装置の一例の要部平面模式図である。図２５は第３の実施の形態に係る電子装置の一例の要部断面模式図である。図２５は図２４のＬ２４−Ｌ２４線に沿った断面を模式的に図示したものである。
【０１２２】
図２４及び図２５に示す電子装置３００Ａは、インターポーザ３２０に加え、更にインターポーザ６２０Ａ（中継基板）が設けられている点で、上記第２の実施の形態に係る電子装置３００と相違する。
【０１２３】
電子装置３００Ａにおいて、例えば、インターポーザ３２０は、基材３２１にＳｉを用いたＳｉインターポーザとされ、インターポーザ６２０Ａは、基材６２１Ａに有機材料を用いた有機インターポーザとされる。
【０１２４】
インターポーザ６２０Ａは、有機材料を用いた基材６２１Ａ、及びその表裏面にそれぞれ設けられた配線層６２２を有する。表裏面の配線層６２２内にそれぞれ設けられる導体部６２３間は、基材６２１Ａを貫通するように設けられるビア６２４によって電気的に接続される。インターポーザ３２０の表裏面には、それぞれ電極６２５（パッド）及び電極６２６（パッド）が設けられる。インターポーザ６２０Ａのビア６２４は、Ｓｉを用いたインターポーザ３２０のビア３２４に比べて大径とされる。導体部６２３には、比較的厚膜の配線６２３ａが含まれる。配線６２３ａは、ビア６２４と電気的に接続される。配線６２３ａを有するインターポーザ６２０Ａは、例えば、圧延銅箔付きの配線基板をサブトラクティブ法によりパターニングする方法を用いて、得ることができる。
【０１２５】
インターポーザ６２０Ａの電極６２６は、接続部６５０によってプリント基板３１０の電極３１１と電気的に接続される。プロセッサ３３０の電極３３２は、接続部６７０によってインターポーザ６２０Ａの厚膜の配線６２３ａと電気的に接続される。インターポーザ６２０Ａの厚膜の配線６２３ａは、ビア６２４、接続部６５０及び電極３１１を通じてプリント基板３１０の電源線３１３と電気的に接続される。
【０１２６】
このようなインターポーザ６２０Ａを用いた電子装置３００Ａでは、プリント基板３１０から、インターポーザ６２０Ａの比較的大径のビア６２４及び比較的厚膜の配線６２３ａを通じて、プロセッサ３３０に電力を供給できる。プリント基板３１０から、比較的微細な導体部３２３及びビア３２４が形成されるインターポーザ３２０を通じてはプロセッサ３３０に十分な電力を供給できない場合でも、インターポーザ６２０Ａを通じてプロセッサ３３０に十分な電力を供給できるようになる。
【０１２７】
有機材料を用いたインターポーザ６２０Ａ上には、電極６２５を用いてメモリやプロセッサ等の半導体素子が実装されてもよい。
また、ここでは、電子装置３００に、有機材料を用いたインターポーザ６２０Ａを追加した電子装置３００Ａを例示した。このほか、電子装置３００又は電子装置３００Ａにおいて、一対のインターポーザ３２０の少なくとも一方を、インターポーザ６２０Ａに置き換えることもできる。
【０１２８】
次に、第４の実施の形態について説明する。
図２６及び図２７は第４の実施の形態に係る電子装置の一例を示す図である。図２６は第４の実施の形態に係る電子装置の一例の要部平面模式図である。図２７は第４の実施の形態に係る電子装置の一例の要部断面模式図である。図２７は図２６のＬ２６−Ｌ２６線に沿った断面を模式的に図示したものである。
【０１２９】
図２６及び図２７に示す電子装置３００Ｂは、インターポーザ３２０に加え、更にインターポーザ６２０Ｂ（中継基板）が設けられている点で、上記第２の実施の形態に係る電子装置３００と相違する。
【０１３０】
電子装置３００Ｂにおいて、例えば、インターポーザ３２０は、基材３２１にＳｉを用いたＳｉインターポーザとされ、インターポーザ６２０Ｂは、基材６２１Ｂにガラスを用いたガラスインターポーザとされる。インターポーザ６２０Ｂのその他の構成は、例えば、上記第３の実施の形態で述べたインターポーザ６２０Ａと同様とされる。
【０１３１】
有機材料の抵抗率が１０7Ωｃｍ〜１０9Ωｃｍ程度であるのに対し、ガラスの抵抗率は１０12Ωｃｍ程度であり、ガラスは、有機材料に比べて絶縁特性が高い。そのため、ガラスを基材６２１Ｂに用いるインターポーザ６２０Ｂでは、信号伝送時の損失を低減させることができる。このようなインターポーザ６２０Ｂを用いた電子装置３００Ｂによれば、例えば、２５ＧＨｚ以上といった高速信号伝送が可能になる。
【０１３２】
ガラスを用いたインターポーザ６２０Ｂ上には、メモリやプロセッサ等の半導体素子が実装されてもよい。
また、ここでは、電子装置３００に、ガラスを用いたインターポーザ６２０Ｂを追加した電子装置３００Ｂを例示した。このほか、電子装置３００又は電子装置３００Ｂにおいて、一対のインターポーザ３２０の少なくとも一方を、インターポーザ６２０Ｂに置き換えることもできる。
【０１３３】
次に、第５の実施の形態について説明する。
図２８は第５の実施の形態に係る電子部品間接続部の一例を示す図である。図２８は第５の実施の形態に係る電子部品間接続部の一例の要部断面模式図である。
【０１３４】
図２８には、電子部品７１０と電子部品７２０との接続部の一例を図示している。上側の電子部品７１０は、内部の回路素子と電気的に接続された電極７１１、及び電極７１１上に設けられたポスト７１２を有する。下側の電子部品７２０は、内部の回路素子と電気的に接続された電極７２１、及び電極７２１上に設けられたポスト７２２を有する。上側の電子部品７１０のポスト７１２と、下側の電子部品７２０のポスト７２２とが、対向され、半田７３０によって接合される。
【０１３５】
この図２８に示すような、上下の電子部品７１０と電子部品７２０の互いのポスト７１２とポスト７２２を半田７３０で接合する接続部構造を、上記第１〜第４の実施の形態で述べた電子装置１，１Ａ，１Ｂ，１Ｃ，３００，３００Ａ，３００Ｂ等に採用してもよい。
【０１３６】
例えば、上記第２の実施の形態に係る電子装置３００において、プロセッサ３３０とプリント基板３１０との接続部を、図２８の例に従い、プロセッサ３３０のポスト３６１と、プリント基板３１０の電極３１１上に設けたポストとを半田で接合する構造とする。プロセッサ３３０とインターポーザ３２０との接続部を、図２８の例に従い、プロセッサ３３０の電極３３２上に設けたポストと、インターポーザ３２０の電極３２５ａ上に設けたポストとを半田で接合する構造とする。インターポーザ３２０とプリント基板３１０との接続部を、図２８の例に従い、インターポーザ３２０の電極３２６上に設けたポストと、プリント基板３１０の電極３１１上に設けたポストとを半田で接合する構造とする。メモリ３４０とインターポーザ３２０との接続部を、図２８の例に従い、メモリ３４０の電極３４２上に設けたポストと、インターポーザ３２０の電極３２５上に設けたポストとを半田で接合する構造とする。上記電子装置３００に、これらのような接続部の構造を少なくとも１つ、採用してもよい。
【０１３７】
上記電子装置１，１Ａ，１Ｂ，１Ｃ（図１〜図５）の、半導体素子３０と回路基板１０及び回路基板２０との接続部、回路基板２０と回路基板１０との接続部、半導体素子７０と回路基板２０との接続部についても、図２８のような構造を採用してもよい。上記電子装置１Ｂ（図４）の、半導体素子３０と回路基板２０Ｂとの接続部、回路基板２０Ｂと回路基板１０との接続部、半導体素子７０Ｂと回路基板２０Ｂとの接続部についても同様に、図２８のような構造を採用してもよい。上記電子装置１Ｃ（図５）の、半導体素子３０Ｃと回路基板１０及び回路基板２０との接続部についても同様に、図２８のような構造を採用してもよい。
【０１３８】
また、上記電子装置３００Ａ（図２４及び図２５）の、プロセッサ３３０とインターポーザ６２０Ａとの接続部、インターポーザ６２０Ａとプリント基板３１０との接続部についても同様に、図２８のような構造を採用してもよい。上記電子装置３００Ｂ（図２６及び図２７）の、プロセッサ３３０とインターポーザ６２０Ｂとの接続部、インターポーザ６２０Ｂとプリント基板３１０との接続部についても同様に、図２８のような構造を採用してもよい。
【０１３９】
図２８のような接続部構造を採用することで、端子の狭ピッチ化、端子数の増大（多ピン化）、それによる高機能化等を図ることが可能になる。
以上、第１〜第５の実施の形態で述べた電子装置１，１Ａ，１Ｂ，１Ｃ，３００，３００Ａ，３００Ｂ等は、各種電子機器に採用することができる。例えば、パーソナルコンピュータ、スーパーコンピュータ、サーバ、スマートフォン、携帯電話、タブレット端末、カメラ、オーディオ機器、測定装置、検査装置、製造装置等の、各種電子機器に採用することができる。
【０１４０】
電子機器の一例を図２９に示す。図２９には一例として、上記第２の実施の形態で述べた電子装置３００を搭載したサーバ８００を模式的に図示している。他の電子装置１，１Ａ，１Ｂ，１Ｃ，３００Ａ，３００Ｂ等も同様に、このようなサーバ８００に搭載することができる。また、このようなサーバ８００のほか、各種電子機器に、電子装置１，１Ａ，１Ｂ，１Ｃ，３００，３００Ａ，３００Ｂ等を搭載することができる。
【０１４１】
上記第１〜第５の実施の形態で述べたような技術を採用する電子装置を搭載することで、プロセッサやメモリ等、用いられる半導体素子の性能を十分に発揮させることのできる各種電子機器を実現することができる。
【０１４２】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  第１回路基板と、
前記第１回路基板の第１領域の上方に設けられた第２回路基板と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に設けられた第１半導体素子と、
前記第１半導体素子と前記第２領域との間に設けられ、前記第１半導体素子と前記第１回路基板とを電気的に接続する第１接続部と、
前記第１半導体素子と前記第３領域との間に設けられ、前記第１半導体素子と前記第２回路基板とを電気的に接続する第２接続部と
を含むことを特徴とする電子装置。
【０１４３】
（付記２）  前記第１接続部は、ポスト電極を含むことを特徴とする付記１に記載の電子装置。
（付記３）  前記第２回路基板は、ビア電極を含み、
前記第１接続部は、前記ビア電極よりも径が大きいことを特徴とする付記１又は２に記載の電子装置。
【０１４４】
（付記４）  前記第２回路基板の前記第３領域とは異なる第４領域の上方に設けられた第２半導体素子と、
前記第２半導体素子と前記第４領域との間に設けられ、前記第２半導体素子と前記第２回路基板とを電気的に接続する第３接続部と
を更に含み、
前記第１半導体素子と前記第２半導体素子とは、前記第２接続部、前記第２回路基板及び前記３接続部を通じて電気的に接続されることを特徴とする付記１乃至３のいずれかに記載の電子装置。
【０１４５】
（付記５）  前記第２回路基板と前記第１領域との間に設けられ、前記第２回路基板と前記第１回路基板とを電気的に接続する第４接続部を更に含むことを特徴とする付記１乃至４のいずれかに記載の電子装置。
【０１４６】
（付記６）  前記第１回路基板の上方に設けられ、前記第１回路基板と前記第１半導体素子との間に一部が設けられた第３回路基板と、
前記第１半導体素子と前記一部との間に設けられ、前記第１半導体素子と前記第３回路基板とを電気的に接続する第５接続部と
を更に含むことを特徴とする付記１乃至５のいずれかに記載の電子装置。
【０１４７】
（付記７）  第１回路基板の第１領域の上方に、第２回路基板を設ける工程と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に、第１半導体素子を設ける工程と、
前記第１半導体素子と前記第１回路基板とを、前記第１半導体素子と前記第２領域との間に設けられる第１接続部によって電気的に接続する工程と、
前記第１半導体素子と前記第２回路基板とを、前記第１半導体素子と前記第３領域との間に設けられる第２接続部によって電気的に接続する工程と
を含むことを特徴とする電子装置の製造方法。
【０１４８】
（付記８）  前記第１接続部による前記第１半導体素子と前記第１回路基板との電気的な接続と、前記第２接続部による前記第１半導体素子と前記第２回路基板との電気的な接続とを、同時に行うことを特徴とする付記７に記載の電子装置の製造方法。
【０１４９】
（付記９）  前記第２回路基板の前記第３領域とは異なる第４領域の上方に、第２半導体素子を設ける工程と、
前記第２半導体素子と前記第２回路基板とを、前記第２半導体素子と前記第４領域との間に設けられる第３接続部によって電気的に接続する工程と
を更に含むことを特徴とする付記７又は８に記載の電子装置の製造方法。
【０１５０】
（付記１０）  前記第２回路基板と前記第１回路基板とを、前記第２回路基板と前記第１領域との間に設けられる第４接続部によって電気的に接続する工程を更に含むことを特徴とする付記７乃至９のいずれかに記載の電子装置の製造方法。
【０１５１】
（付記１１）  前記第１回路基板の上方に第３回路基板を設ける工程と、
前記第３回路基板の一部の上方に設けられる前記第１半導体素子と、前記第３回路基板とを、前記第１半導体素子と前記一部との間に設けられる第５接続部によって電気的に接続する工程と
を更に含むことを特徴とする付記７乃至１０のいずれかに記載の電子装置の製造方法。
【０１５２】
（付記１２）  第１回路基板と、
前記第１回路基板の第１領域の上方に設けられた第２回路基板と、
前記第１回路基板の前記第１領域とは異なる第２領域の上方、及び前記第２回路基板の第３領域の上方に設けられた第１半導体素子と、
前記第１半導体素子と前記第２領域との間に設けられ、前記第１半導体素子と前記第１回路基板とを電気的に接続する第１接続部と、
前記第１半導体素子と前記第３領域との間に設けられ、前記第１半導体素子と前記第２回路基板とを電気的に接続する第２接続部と
を含む電子装置を備える電子機器。
【符号の説明】
【０１５３】
１，１Ａ，１Ｂ，１Ｃ，１００，２００，３００，３００Ａ，３００Ｂ  電子装置
１０，２０，２０Ｂ  回路基板
１０ａ，１０ｂ，１０ｃ，１０ｄ，２０ａ，２０ｂ，２０Ｂａ，２０ｃ，３１０ａ，３１０ｂ，３２０ａ，３２０ｂ  領域
３０，３０Ｃ，７０，７０Ｂ  半導体素子
４０，４０Ｃ，５０，５０Ｂ，５０Ｃ，６０，６０Ｂ，８０，８０Ｂ，１２１，１３１，２２１，２３１，２４１，３５０，３６０，３７０，３８０，６５０，６７０  接続部
１１０，２１０，３１０  プリント基板
１２０，２３０，３３０  プロセッサ
１３０，２４０，３４０  メモリ
２２０，３２０，６２０Ａ，６２０Ｂ  インターポーザ
２５０，３１５，３５０ａ，３６０ａ，３７０ａ  バンプ
２６０  システムボード
３１１，３１２，３２５，３２５ａ，３２６，３３１，３３２，３４２，６２５，６２６，７１１，７２１  電極
３１３  電源線
３１４  信号線
３２１，６２１Ａ，６２１Ｂ  基材
３２２，６２２  配線層
３２３，６２３  導体部
３２４，６２４  ビア
３４１  メモリチップ
３６１，７１２，７２２  ポスト
３６１ａ  シード層
３６１ｂ  Ｃｕめっき層
３６２，７３０  半田
３７０ａａ  半田めっき層
３７０ａｂ  半田ボール
４００Ａ，４００Ｂ  モデル
４００Ａｄ，４００Ｂｄ  分割領域
４１０  有機基板
４２０，４３０，４４０  Ｓｉ層
４５０，４７０  半田・樹脂層
４６０  Ｃｕ・樹脂層
５００，５３０  レジスト
５００ａ，５３０ａ  開口部
５１０，５２０，５４０，５５０  フラックス
６２３ａ  配線
７１０，７２０  電子部品
８００  サーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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