(57)【要約】      （修正有）【課題】結合損失を抑制した実装構造の光回路デバイスを提供する。【解決手段】光回路デバイスは、基板面に第１の光導波路３２ａに接続された第１の光結合器３５ａと第２の光導波路３２ｂに接続された第２の光結合器３５ｂを有する光素子基板３０と、光素子基板に実装される光半導体素子１０と、を有し、光半導体素子は、光素子基板と対向する第１端面の側に第３の光導波路１２と第４の光導波路１３を有し、第３の光導波路が第１の光結合器に結合され、第４の光導波路が前記第２の光結合器に結合されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板面に第１の光導波路に接続された第１の光結合器と第２の光導波路に接続された第２の光結合器を有する光素子基板と、
前記光素子基板に実装される光半導体素子と、
を有し、
前記光半導体素子は、前記光素子基板と対向する第１端面の側に第３の光導波路と第４の光導波路を有し、
前記第３の光導波路が前記第１の光結合器に結合され、前記第４の光導波路が前記第２の光結合器に結合されている
ことを特徴とする光回路デバイス。
【請求項２】
前記光半導体素子は、前記第３の光導波路と前記第４の光導波路が前記基板面と垂直な面内に位置するように前記光素子基板に実装されていることを特徴とする請求項１に記載の光回路デバイス。
【請求項３】
前記第３の光導波路と前記第４の光導波路は、前記基板面と垂直な面内で斜めに形成されていることを特徴とする請求項２に記載の光回路デバイス。
【請求項４】
前記第３の光導波路の傾斜角度は、前記第１の光結合器の入出力角度に対応し、
前記第４の光導波路の傾斜角度は、前記第２の光結合器の入出力角度に対応する、
ことを特徴とする請求項３に記載の光回路デバイス。
【請求項５】
前記第３の光導波路と前記第４の光導波路は、前記面内で同じ方向に斜めに形成されていることを特徴とする請求項３または４に記載の光回路デバイス。
【請求項６】
モジュール基板と、
請求項１〜５のいずれか１項に記載の光回路デバイスと、
前記光回路デバイスに接続される電子部品と、
を有する光トランシーバ。
【請求項７】
半導体基板と、
前記半導体基板の第１端面の側に形成された入力光導波路及び出力光導波路と、
前記入力光導波路及び前記出力光導波路の少なくとも一方に接続される利得領域と、
前記第１端面と反対側の第２端面に配置される反射膜と、
を有することを特徴とする光半導体素子。
【請求項８】
前記反射膜と反対側で前記入力光導波路及び前記出力光導波路に接続される多モード干渉導波路、
をさらに有することを特徴とする請求項７に記載の光半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光回路デバイスとこれを用いた光トランシーバ、光回路デバイスに用いられる光半導体素子に関する。
【背景技術】
【０００２】
近年、安価で大規模集積が可能なシリコン電子回路製造技術を利用してシリコン基板上に作製される光機能素子が注目を集めている。高性能サーバやスーパーコンピュータ等では、要求される演算能力の増大に対し、ＣＰＵのマルチコア化等により高性能化が図られている。一方チップ間、ボード間の通信においては、高速化する演算能力に対して電気信号での通信は物理的な距離の問題から限界を迎えつつある。低損失かつ小型なシリコン細線導波路をベースとした光通信素子をシリコン基板上に集積するシリコンフォトニクスは高速化する情報処理機器の通信容量不足の問題を解決する技術として期待されている。中でも、通信用途として実用化されている波長多重(Wavelength Division Multiplexer：ＷＤＭ)技術のシリコンフォトニクスへの応用は伝送容量の高密度化や光ケーブル削減の効果が見込まれ、広く研究開発が進められている。
【０００３】
一方、シリコンフォトニクスを用いた光送信器、光受信器、光スイッチ、光ルータ等では、シリコンが間接遷移半導体であることから、光源、光増幅器、光損失補償器等には光通信用装置で広く用いられてきたＧａＡｓ系やＩｎＰ系等のIII-V族半導体が用いられている。シリコンとこれらIII-V族半導体は格子定数の違いから、同一基板上へのモノリシック集積は難しい。現状では、シリコン光導波路を含むシリコンプラットフォーム上へ化合物半導体の光半導体素子を搭載・集積させる、いわゆるハイブリッド集積実装構造が主流である。
【０００４】
ハイブリッド集積では、III-V族の光半導体素子の光導波路とシリコンプラットフォーム上に形成されたシリコン光導波路を端面同士で結合する構造が知られている（たとえば、特許文献１参照）。また、III-V族光半導体素子の利得媒質をシリコンプラットフォーム上のシリコン光導波路に近接配置させてエヴァネッセント結合する構造が提案されている（たとえば、非特許文献１参照）。エヴァネッセント結合型は結合界面の不完全性等に起因した損失が大きく、十分な特性が得られていない。端面同士で結合する構造のバリエーションとして、光導波路が形成されたシリコンプラットフォーム上にはんだバンプを形成し、半導体光増幅器をフリップチップ実装する構成が提案されている（たとえば、非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８６３４０号公報
【非特許文献】
【０００６】
【非特許文献１】S. Stankovic et al., "Hybrid III-V/Si Distributed-Feedback Laser Based on Adhesive Bonding", IEEE Photonics Tech. Lett., Vol. 24, No. 23, Dec. 1, 2012
【非特許文献２】R. A. Budd et al., "Semiconductor Optical Amplifier (SOA) Packaging for Scalable and Gain-Integrated Silicon Photonic Switching Platforms", 2015 Electronic Components & Technology Conference
【発明の概要】
【発明が解決しようとする課題】
【０００７】
シリコンプラットフォーム上に光半導体素子を実装する場合、低い結合損失でシリコン光導波路と光半導体素子の光導波路を結合させることが求められる。端面結合型は、シリコンプラットフォームに形成されたシリコン光導波路の端面と、光半導体素子の光導波路端面を対向させ、光導波路同士を位置合わせして光学的に結合させるものである。端面結合で半導体光増幅器（Semiconductor Optical Amplifier：ＳＯＡ）をシリコンプラットフォームに実装する場合、一般的にシリコンプラットフォームに形成された凹部にＳＯＡを嵌め込んで、光導波路どうしを水平方向に接続する。この方法では、光導波路同士の縦、横、及び高さ方向の位置合わせ精度が結合損失を決める要因の一つになる。ＳＯＡのように入力光導波路と出力光導波路を有する場合、高い利得を得るには入力側、出力側のそれぞれで低損失の光結合が望まれるが、後述する理由で高い利得を得ることが難しい。
【０００８】
そこで、一つの側面では、結合損失を抑制した実装構造を有する光回路デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
光回路デバイスは、
基板面に第１の光導波路に接続された第１の光結合器と第２の光導波路に接続された第２の光結合器を有する光素子基板と、
前記光素子基板に実装される光半導体素子と、
を有し、
前記光半導体素子は、前記光素子基板と対向する第１端面の側に第３の光導波路と第４の光導波路を有し、
前記第３の光導波路が前記第１の光結合器に結合され、前記第４の光導波路が前記第２の光結合器に結合されている。
【発明の効果】
【００１０】
一つの側面として、結合損失を抑制した実装構造の光回路デバイスが提供される。
【図面の簡単な説明】
【００１１】
【図１】従来の端面結合によるＳＯＡ実装の問題点を説明する図である。
【図２】従来の端面結合によるＳＯＡ実装の別の問題点を説明する図である。
【図３】斜め導波路間結合での過剰損の劈開位置ずれ依存性を示す図である。
【図４】シリコンプラットフォームにＳＯＡを実装した実施形態の光回路デバイスの概略図である。
【図５】多モード干渉（Multi-Mode Interferometer: ＭＭＩ）導波路を説明する図である。
【図６】反射型ＭＭＩ導波路を有する実施形態のＳＯＡの概略図である。
【図７】反射型１：１ＭＭＩ導波路での過剰損の劈開位置ずれ依存性を示す図である。
【図８】ＳＯＡの斜め導波路の劈開位置ずれによる結合位置のずれを説明する図である。
【図９】実施形態の斜め導波路での過剰損の劈開位置ずれ依存性を示す図である。
【図１０】過剰損の劈開位置ずれ依存性を比較する図である。
【図１１】第１実施形態のＳＯＡ実装の概略図である。
【図１２】ＳＯＡの概略図である。
【図１３】ＳＯＡの作製工程図である。
【図１４】ＳＯＡの作製工程図である。
【図１５】ＳＯＡの作製工程図である。
【図１６】ＳＯＡの作製工程図である。
【図１７】ＳＯＡの作製工程図である。
【図１８】ＳＯＡの作製工程図である。
【図１９】ＳＯＡの作製工程図である。
【図２０】ＳＯＡの作製工程図である。
【図２１】ＳＯＡの作製工程図である。
【図２２】ＳＯＡの作製工程図である。
【図２３】ＳＯＡの作製工程図である。
【図２４】ＳＯＡの作製工程図である。
【図２５】ＳＯＡの作製工程図である。
【図２６】ＳＯＡの作製工程図である。
【図２７】ＳＯＡの作製工程図である。
【図２８】第２実施形態のＳＯＡ実装の概略図である。
【図２９】回折格子結合器の入出力角度と、ＳＯＡの斜め導波路の関係を示す図である・
【図３０】第２実施形態のＳＯＡ実装の変形例１である。
【図３１】第２実施形態のＳＯＡ実装の変形例２である。
【図３２】実施形態のＳＯＡを実装した光回路デバイスの一例として光送信器を示す概略図である。
【図３３】実施形態のＳＯＡを実装した光回路デバイスの一例として光受信器を示す概略図である。
【図３４】実施形態のＳＯＡ実装構造を適用した光トランシーバの概略図である。
【発明を実施するための形態】
【００１２】
実施形態の光半導体素子とその実装構造を説明する前に、発明者が見出した従来の端面結合構造の技術課題をより詳細に説明する。
【００１３】
図１は、シリコンプラットフォームに半導体光増幅器（ＳＯＡ）を端面結合で実装する一般的な構造を示す。図１（Ａ）は光軸（Ｘ方向）に沿った断面図、図１（Ｂ）は上面図である。ＳＯＡの利得導波路は、入力側と出力側の両方でシリコン（Ｓｉ）光素子のシリコン光導波路に光結合される。この場合、ＳＯＡの両端で低損失の結合を得ることが望ましい。すなわち、ＳＯＡの利得導波路とシリコン光導波路を、Ｚ方向（高さ方向）とＹ方向（導波面で光軸と直交する方向）だけではなく、Ｘ方向（光軸方向）にも好適に位置合わせすることが求められる。
【００１４】
しかし、一般にＳＯＡは劈開によりチップ形状に切り出されており、その劈開位置精度は±５μｍ程度である。実装での歩留りを考慮すると、ＳＯＡが配置されるシリコンプラットフォーム上の凹部は、ＳＯＡの設計上の素子長よりもある程度、たとえば片側につき＋５μｍ程度広く形成される（Δｍのマージン）。このため、ＳＯＡの入出力の双方で結合損が発生し、ＳＯＡにより得られる利得が低下してしまう。また、Ｘ方向のＳＯＡ長のばらつきがそのまま結合損失、ひいてはＳＯＡを実装したことにより得られる利得のばらつきとなる。
【００１５】
図２は、従来の端面結合におけるもうひとつの技術課題を示す。ＳＯＡでは、入出力光導波路端面での反射戻り光を低減するために、入出力光導波路が数度、たとえば８°程度斜めに形成される場合がある。しかし、図２に示すように入出力光導波路が斜めの場合、劈開位置ずれによるＸ方向のずれ（Δｘ）がＹ方向のずれ（Δｙ）に変換される。劈開位置ずれに起因するＳＯＡ長のばらつきがＹ方向のずれにも反映され、結合損失を増大させる。
【００１６】
図３は、斜め導波路のＹ方向への光路ずれによる結合の過剰損を示す。図３では、劈開位置ずれが±５μｍの範囲で発生するものとし、Ｓｉ光素子の光導波路端面とＳＯＡの光導波路端面の間の間隙が５μｍのときに、設計上の光路がＳｉ光導波路と結合する（劈開位置ずれ量がゼロ）ものとして計算している。このときのＳＯＡの長さが素子長の中心値となる。ＳＯＡの両側で同じ量の劈開位置ずれが発生すると仮定し、過剰損はその両端分を合わせて計算している。劈開位置ずれ量の符号は、負でＳＯＡの素子長が短く、正でＳＯＡの素子長が長くなる方向を示す。たとえば、劈開位置ずれが＋５μｍのときは、Ｓｉ光導波路の端面とＳＯＡ素子の光導波路の端面の間の隙間が０μｍとなる。
【００１７】
図３からわかるように、過剰損は劈開位置ずれに依存し、＋２μｍのときに最も小さくなる。劈開位置ずれが０μｍのとき（間隙が５μｍのとき）にＹ方向のズレが０μｍとなるように設計しているにもかかわらず過剰損が最小にならないのは、過剰損自体がＸ方向に対して依存性を持っているからである。プラス方向とマイナス方向で非対称なのも、このためである。劈開位置がマイナス方向（シリコン光導波路とＳＯＡ導波路が離れる方向）にずれると、Ｙ方向の光路ずれに、Ｘ方向に離れることによる損失が加わる。図３の結果は、多少Ｙ方向にずれが発生しても＋２μｍまではＳｉ光素子の端面とＳＯＡをＸ方向に近づけた方が損失としては小さくなることを意味している。
【００１８】
図４は、上述した技術課題に鑑みて提供される実施形態のＳＯＡ１０と、その実装構造を有する光回路デバイス１の概略図である。この例で、ＳＯＡ１０は光素子基板上に実装される光半導体素子の一例である。図４では、光素子基板としてシリコン導波路コアを有するシリコンフォトニクスチップ３０が用いられているが、この例に限定されない。たとえば導波路コアに石英ガラスを用いた平面光波回路（Planar Lightwave Circuit：ＰＬＣ）であってもよいし、ＰＬＣとシリコンフォトニクスを融合させたハイブリッド光回路基板であってもよい。
【００１９】
ＳＯＡ１０の入力光導波路１２と出力光導波路１３は、ＳＯＡ１０の同一の端面側に形成されており、ＳＯＡ１０の入力光導波路１２と出力光導波路１３はシリコンフォトニクスチップ３０の基板面と垂直に配置されている。入力光導波路１２と出力光導波路１３を同一の端面で垂直方向からシリコンフォトニクスチップ３０上の光入出力部に突き合わせて光接続を行っている。光入出力部は、たとえば回折格子型の光結合器であり、図４では回折格子結合器３５ａと３５ｂを用いている。ＳＯＡ１０等の光半導体素子の入出力導波路を実装基板面に対して垂直に接続する構成を、便宜上「垂直実装」と呼ぶ。
【００２０】
ＳＯＡ１０のシリコンフォトニクスチップ３０と対向する端面に形成された入力光導波路１２と出力光導波路１３の少なくとも一方は、利得領域に接続される。図４の例では、入力光導波路１２と出力光導波路１３が利得領域１５ａ、１５ｂにそれぞれ接続されている。ＳＯＡ１０は、その内部に多モード干渉（ＭＭＩ）導波路２０を有し、入力光導波路１２と出力光導波路１３は、ＭＭＩ導波路２０を介して接続されている。ＭＭＩ導波路２０の入出力端と反対側の端面に高反射膜１１が形成され、後述するように反射型のＭＭＩを形成している。
【００２１】
シリコンフォトニクスチップ３０は、シリコン基板３１上に光回路３３と、光回路３３からＳＯＡ１０の入力端まで延びる光導波路３２ａと、ＳＯＡ１０の出力端から外部光配線との結合位置まで延びる光導波路３２ｂが形成されている。シリコン光導波路３２ａ、３２ｂとＳＯＡ１０との接続部に、光入出力インタフェースとなる回折格子結合器３５ａ、３５ｂが形成されている。
【００２２】
この構成により、ＳＯＡ１０は入力側と出力側の双方で、シリコンフォトニクスチップ３０の実装面との間に隙間がほとんどない状態で回折格子結合器３５ａ、３５ｂに光学的に接続される。従来の凹部内への水平実装と異なり、劈開位置ずれによるＳＯＡ１０の素子長のばらつきに起因する間隙を低減もしくは解消することができる。上述のように、ＳＯＡ１０の入出力光導波路とシリコンプラットフォーム側の光導波路間に間隙があると、結合損失が増大する。実施形態の構成では、ＳＯＡ１０とシリコンフォトニクスチップ３０の光結合部における間隙をできるだけ排除することで、ＳＯＡ１０の入出力光導波路が斜めに形成される場合でも、導波面内で光軸と直交する方向へのずれを抑制することができる。
【００２３】
図５は、ＳＯＡ１０に組み込まれる１入力１出力のＭＭＩ導波路を説明する図である。１入力１出力を「１：１」と簡略表記する。ＭＭＩ導波路に入力された光は、ＭＭＩ導波路内で複数の伝搬モードに分離され、モード間干渉を起しながらＭＭＩ導波路内を伝搬する。このとき、ＭＭＩ導波路への入力位置、ＭＭＩ導波路の幅、長さによって、像を結ぶ位置や像を結ぶ個数が変化する。
【００２４】
図５（Ａ）に示すように、ＭＭＩ導波路の幅と長さを適切に設計すると、入力光導波路から入力した光が、対向する位置に配置された出力光導波路に現れ、１：1のＭＭＩ導波路となる。
【００２５】
図５（Ｂ）は、実施形態で用いる反射型の１入力１出力のＭＭＩ導波路２０である。図５（Ｂ）のように、ＭＭＩ導波路の中央部に高反射膜１１を形成すると、入力光導波路１２の線対称の位置に鏡像が結ばれる。ＭＭＩ導波路に反射膜を適用したものを、本明細書中では便宜上反射型のＭＭＩ導波路と称する。
【００２６】
図６は、反射型のＭＭＩ導波路２０を内蔵した実施形態のＳＯＡ１０を示す。ＳＯＡ１０の入力光導波路１２と出力光導波路１３を、内部に高反射膜１１を有するＭＭＩ導波路２０を介して結合する。ＳＯＡ１０の内部で、信号光の伝搬方向は１８０度転回される。反射型のＭＭＩ導波路２０に接続される入力光導波路１２と出力光導波路１３の少なくとも一方に利得領域１５を形成することで、同一端面に入力光導波路と出力光導波路が露出するＳＯＡ１０が得られる。入力光導波路１２及び出力光導波路１３を斜めに形成して、入出力端面での反射戻り光を抑制することも可能である。
【００２７】
実施形態のＳＯＡ１０においても劈開によりチップの切り出しを行うため、劈開位置ズレに起因する過剰損失は発生し得る。図６の構成の場合、ＳＯＡ１０の入力光導波路１２と出力光導波路１３が形成される側の端面を第１端面とすると、劈開位置ズレに起因する損失は
（１）第１端面と反対側（すなわちＭＭＩ導波路２０の高反射膜１１が形成された側）の第２端面の位置ズレに起因する損失と、
（２）ＳＯＡ１０の入力光導波路１２と出力光導波路１３において斜め導波路を採用する場合の、第１端面の劈開位置ずれによるＹ方向（導波面内で光軸と向と直交する方向）へのずれに起因した損失、の二つが考えられる。
【００２８】
損失（１）に関して、ＭＭＩ導波路２０の第２端面に形成された高反射膜１１の位置ずれは、ＭＭＩ導波路２０の素子長の長さずれとなるため、入出力光導波路間の結合損失となって現れる。したがって、反射型のＭＭＩ導波路２０に形成する高反射膜１１を劈開面に形成する場合は、劈開位置ずれが結合損失につながり得る。
【００２９】
図７は、反射型のＭＭＩ導波路２０の入出力導波路間の損失特性の劈開位置ずれ依存性を示す。この結果から、±５μｍの劈開位置ずれに対して最大３．５ｄＢ程度の損失が発生し得ることがわかる。しかし、図３との比較から明らかなように、実施形態のＳＯＡ１０の劈開位置ずれに依存した損失は、従来の水平方向での端面結合のＳＯＡ実装に比べて小さい。
【００３０】
次に、入出力斜め導波路に起因する損失（２）について説明する。実施形態では、ＳＯＡ１０の入力光導波路１２と出力光導波路１３を、実装基板（シリコンフォトニクスチップ３０）の基板面と垂直方向から回折格子結合器３５ａ、３５ｎに突き当てる。したがって、ＳＯＡ１０の入出力導波路と回折格子結合器３５ａ、３５ｂとの間の隙間は、ほぼゼロである。
【００３１】
図８に示すように、ＳＯＡ１０の入力光導波路１２と出力光導波路１３を斜めに形成する場合、第１端面（すなわち入力光導波路１２と出力光導波路１３が形成されている側の端面)の劈開位置ズレは、ＳＯＡ１０の入出力光導波路端の実装面と水平方向（図８のＹ方向）の位置ずれ、ひいては損失として現れ得る。しかし、この場合もＺ方向からの突き当て構成により、劈開位置ずれに伴う隙間が間隙はほとんどないので、従来の端面結合でのＳＯＡ実装に比べてその影響は極めて小さい。
【００３２】
図９は、ＳＯＡ１０の入出力光導波路を図８のように斜め光導波路とした場合の結合損を示す。図９に示すとおり、劈開位置ずれにより過剰損失は、＋５μｍと−５μｍのときで０．４ｄＢ程度と小さい。
【００３３】
図１０は、実施形態の構成の過剰損Ａを従来構成の過剰損Ｂと比較して示す図である。実施形態の過剰損Ａは、図７の過剰損（１）と、図９の斜め入出力導波路を採用した場合の過剰損（２）を足し合わせたものである。図７、９、１０から、実施形態の構成でＳＯＡ１０の作製時の劈開位置ずれに起因した損失は発生し得るが、その影響は小さいことがわかる。
【００３４】
特に、実施形態の垂直方向からの突合せ構成の特徴として、過剰損失は劈開位置ずれに対して対称な特性を有し、±５μｍの劈開精度において、最頻値となる±０μｍで最も過剰損失が小さくなるという効果を有する。
＜第１実施形態＞
図１１は、第１実施形態のＳＯＡ１０の実装構造を有する光回路デバイス１Ａの概略図である。ＳＯＡ１０は、光導波路３２と回折格子結合器３５が形成されたシリコンフォトニクスチップ３０上に垂直実装されている。図１１（Ａ）は、実装されたＳＯＡ１０を正面から見た正面図、図１１（Ｂ）は側面図、図１１（Ｃ）は上面図である。
【００３５】
ＳＯＡ１０のシリコンフォトニクスチップ３０と対向する側の端面に、入力光導波路１２とこれに接続される利得領域１５、及び出力光導波路１３とこれに接続される利得領域１５が形成されている。入力光導波路１２と利得領域１５で、入力側の利得導波路１７ａが形成される。出力光導波路１３と利得領域１５で出力側の利得導波路１７ｂが形成される。入力側の利得導波路１７ａと出力側の利得導波路１７ｂを合わせて適宜「入出力利得導波路１７」と総称する。ＳＯＡ１０の反対側の端面には、高反射膜１１が形成されている。
【００３６】
入出力利得導波路１７は、ＳＯＡ１０の内部で反射型のＭＭＩ導波路２０に接続されている。ＭＭＩ導波路２０の入出力利得導波路１７と反対側の端面は、高反射膜１１となっている。ＭＭＩ導波路２０への入力光は、高反射膜１１で反射されて出力側の利得導波路１７ｂに結像する。第１実施形態では、入力側の利得導波路１７ａと出力側の利得導波路１７ｂは、互いに平行にまっすぐに形成されている。ＳＯＡ１０がシリコンフォトニクスチップ３０に実装された状態では、入出力利得導波路１７はシリコンフォトニクスチップ３０の基板面と垂直な面内に位置し、垂直方向からシリコンフォトニクスチップ３０上の回折格子結合器３５ａ、３５ｂに突き当てられる。
【００３７】
この構成により、低損失の光結合が実現する。シリコンフォトニクスチップ３０の基板面に対して垂直方向でより高効率の光結合を実現するために、回折格子結合器３５ａ、３５ｂに替えて、あるいは回折格子結合器３５ａ、３５ｂと組み合わせてミラー構造を採用してもよい。
【００３８】
図１２は、ＳＯＡ１０の概略構成図である。図１２（Ａ）は実装前のＳＯＡ１０の上面図である。この上面図は、光回路デバイス１Ａに実装された状態での正面図（図１１（Ａ））に対応する。図１２（Ｂ）は図１２（Ａ）のI-I'ラインに沿った垂直断面図、図１２（Ｃ）は図１２（Ａ）のII-II'ラインに沿った垂直断面図である。
【００３９】
ＳＯＡ１０の一方の端面側に入力光導波路１２と出力光導波路１３の両方が形成され、他方の端面側に高反射膜１１が形成されている。ＳＯＡ１０の光入出力側の端面には、反射防止膜１９が形成されている。入力光導波路１２と出力光導波路１３がそれぞれ利得領域１５に接続され、入力側の利得導波路１７ａと出力側の利得導波路１７ｂが形成されている。
【００４０】
入出力利得導波路１７の利得領域１５は、活性層２５で形成されている。ＭＭＩ導波路２０は、光導波路層２９で形成されている。入出力利得導波路１７とＭＭＩ導波路２０を含む導波領域はメサ構造の導波路であり、メサ構造が半絶縁性（Semi Insulating：ＳＩ）の化合物半導体層４９で埋め込まれている。ＳＯＡ１０の表面は、電気的なコンタクトをとる箇所を除いてＳｉＯ2等の保護膜５１で覆われている。
【００４１】
ＳＯＡ１０の利得領域１５が形成されている領域で、図１２（Ａ）及び図１２（Ｂ）の上面側に電極１８が形成され、電極１８と反対側の面（図１２（Ａ）及び図１２（Ｂ）の裏面側）に電極１６が形成されている。電極１６と１８は、図４及び図１１では図示の簡略化のため省略されている。
【００４２】
図１３〜図２７は、第１実施形態のＳＯＡ１０の作製工程図である。ＳＯＡ１０は、ウェーハ上にIII-Ｖ族半導体材料、たとえばＩｎＰ系の半導体を用いて作製されるが、図示の都合上、ひとつのＳＯＡチップ領域に着目して説明する。以下に述べる工程、材料、条件等は一例であり、ＳＯＡ１０の同じ端面側に入力光導波路と出力光導波路が形成される限り、適宜変更、選択、調整が可能である。
【００４３】
図１３で、ｎ型のＩｎＰ基板２１に、ｎ型ＩｎＰのバッファ層２２を厚さ１μｍに成長し、バッファ層２２上にｎ型の４元のエッチングストッパ層２３を厚さ３０ｎｍに形成する。エッチングストッパ層２３は、たとえば、フォトルミネッセンス（ＰＬ）波長が１．１５μｍのＩｎＧａＡｓＰである。エッチングストッパ層２３上に第１クラッド層２４、活性層２５、及び第２クラッド層２６を、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法によりこの順で形成する。第１クラッド層２４は、厚さ１μｍのｎ型ＩｎＰ層であり、第２クラッド層２６は、厚さ０．２μｍのｐ型ＩｎＰ層である。ｎ型ＩｎＰ層とｐ型ＩｎＰ層の間に挿入される活性層２５は、たとえば、４元のＩｎＧａＡｓＰ光閉じ込め（Separated Confinement Heterostructure：ＳＣＨ）層を含むＩｎＧａＡｓＰ歪み多重量子井戸（Multi Quantum Well：ＭＱＷ）で形成されている。一例として、ＭＱＷの井戸層の厚さは５ｎｍ、障壁層の厚さは１０ｎｍであり、ＰＬ波長は１．５８μｍである。
【００４４】
図１４で、全面に、たとえばプラズマＣＶＤ等でＳｉＯ2膜２７を、たとえば３００ｎｍの厚さに形成する。
【００４５】
図１５で、全面にフォトレジストを塗布し、露光及び現像により、ＳＯＡの利得領域となる部分だけを覆うレジストマスク（不図示）を形成する。その後、ウェットエッチングによりレジストマスクで覆われていない領域のＳｉＯ2膜２７を除去して、ＳｉＯ2マスク２７Ｍを形成する。
【００４６】
図１６で、ＳｉＯ2マスク２７Ｍに覆われていない領域（利得領域以外の部分）の第２クラッド層２６、活性層２５、及び第１クラッド層２４を、たとえばウェットエッチングにより除去する。第１クラッド層２４のｎ型ＩｎＰと４元のエッチングストッパ層２３の間の化学的選択比により、エッチングはエッチングストッパ層２３で停止する。
【００４７】
図１７で、ＳｉＯ2マスク２７Ｍを残したまま、第１クラッド層２４、活性層２５、第２クラッド層２６が除去された領域に、新たに第１クラッド層２８、光導波路層２９、及び第２クラッド層４１を、ＭＯＣＶＤ法によりこの順で形成する。第１クラッド層２８は、第１クラッド層２４と同じく厚さ１μｍのｎ型ＩｎＰ層である。第２クラッド層４１は、第２クラッド層２６と同じく厚さ０．２μｍのｐ型ＩｎＰ層である。光導波路層２９は、４元のＩｎＧａＡｓＰで厚さ２００ｎｍに形成され、そのＰＬ波長は、たとえば１．４０μｍである。
【００４８】
図１８で、ＳｉＯ2マスク２７Ｍをウェットエッチ等により除去し、ウェーハ全面に第３クラッド層４２、４元のコンタクト層４３、及び３元のコンタクト層４４を、ＭＯＣＶＤ法等によりこの順で成長する。第３クラッド層４２は、ｐ型ＩｎＰで厚さ１．５μｍに成長する。４元のコンタクト層４３は、厚さ０．１５μｍのｐ型ＩｎＧａＡｓＰであり、そのＰＬ波長は１．３μｍである。３元のコンタクト層４４は、厚さ０．３μｍのp型ＩｎＧａＡｓ層である。
【００４９】
図１９で、全面に、たとえばプラズマＣＶＤ等で厚さ３００ｎｍのＳｉＯ2膜４５を形成する。このＳｉＯ2膜４５は、光導波路領域、利得領域、及びＭＭＩ領域のメサ導波路構造を形成するためのマスク形成用の膜である。
【００５０】
図２０で、全面に図示しないフォトレジストを塗布し、露光及び現像により、光導波路領域、利得領域、及びＭＭＩ領域のメサ導波路に対応する形状のレジストマスクを形成する。その後、レジストマスクに覆われていない部分のＳｉＯ2膜４５をウェットエッチングにより除去して、ＳｉＯ2マスク４５Ｍを形成する。
【００５１】
図２１で、たとえば誘導性結合プラズマ反応性イオンエッチング（Inductively Coupled Plasma Reactive Ion Etching：ＩＣＰ−ＲＩＥ）により、ＭＭＩ領域のメサ構造４６と入出力光導波路領域のメサ構造４７ａ及び４７ｂを形成する。メサ構造４６、４７ａ、及び４７ｂの高さは、３μｍ程度である。
【００５２】
図２２で、半絶縁性のＩｎＰを３μｍ成長してメサ構造４６、４７ａ、及び４７ｂを埋め込み、ＳｉＯ2マスク４５Ｍをウェットエッチングなどで除去する。この段階で結晶成長工程は完了する。
【００５３】
図２３で、保護膜５１を形成する。たとえばプラズマＣＶＤ等で厚さ０．５μｍのＳｉＯ2膜を全面に形成する。保護膜５１の形成後、ＳＯＡ１０のコンタクト層４４と接続される電極となる部分の保護膜５１をエッチングし、電極窓５３を形成する。
【００５４】
図２４で、たとえば真空蒸着等により、全面にＴｉ／Ｐｔ膜５４を形成する。下層のＴｉ膜の膜厚はたとえば０．２μｍ、上層のＰｔ膜の膜厚はたとえば０．２５μｍである。続いて、電極となる領域に開口を有するめっきレジストをパターニングで形成し、Ｔｉ／Ｐｔ膜５４をめっき電極として、金（Ａｕ）めっき膜５８を厚さ３．０μｍに成長する。その後、めっきレジストを除去する。
【００５５】
図２５で、Ａｕめっき膜５８をマスクとして使用し、余分な領域のＴｉ／Ｐｔ膜５４をＲＩＥなどにより除去する。その後、適切な熱処理などを施すことにより、第１の電極１８が形成される。この例では、第１の電極１８に正電圧が印加される。
【００５６】
図２６で、素子の裏面に第２の電極１６を形成する。まず、ＩｎＰ基板２１を１５０μｍの厚さまで研磨し、その裏面全体に、たとえば真空蒸着によりＡｕ−Ｇｅ／Ａｕ膜５６を形成する。たとえば、Ａｕ−Ｇｅ膜の厚さを０．０５μｍ、Ａｕ膜の厚さを０．２５μｍとする。続いてめっきレジスト等を適宜パターニングし、Ａｕ−Ｇｅ／Ａｕ膜５６をめっき電極としてＡｕメッキ膜をを３．０μｍの厚さに成長し、その後適切な熱処理を施すことによって、裏面に第２の電極１６が形成される。
【００５７】
図２７で、劈開によりＳＯＡチップを切り出す。ウェーハＷ上で、ＭＭＩ導波路２０が形成されている領域の端面同士が向かい合うようにＳＯＡ１０のチップ領域が形成されているのが望ましい。ウェーハＷの劈開後、各ＳＯＡチップの入力光導波路１２及び出力光導波路１３（すなわちメサ構造４７ａ、４７ｂ）が形成されている側の端面に、反射防止膜１９を形成する（図１２参照）。また、ＭＭＩ導波路２０（すなわち、メサ構造４６）が形成されている側の端面に高反射膜１１を形成する。これにより、第１実施形態で図１２に示すＳＯＡ１０が完成する。
【００５８】
このＳＯＡ１０を、図１１に示すように、入力光導波路１２と出力光導波路１３が形成されている側の端面をシリコンフォトニクスチップ３０上の基板面に対向させて、シリコンフォトニクスチップ３０に対して垂直方向に実装する。ＳＯＡ１０の入力光導波路１２と出力光導波路１３の端面をシリコンフォトニクスチップ３０上の回折格子結合器３５ａ、３５ｂに位置合わせして、高さ方向の間隙がほぼなくなった状態で、ＳＯＡ１０とシリコンフォトニクスチップ３０を接合する。接合には、たとえば紫外線硬化型光学接着剤を用いる。その後、図示はしないが、ＳＯＡ１０の電極１８と、シリコンフォトニクスチップ３０上の図示しない電極を、たとえばディスペンサによる銀（Ａｇ）ペーストの塗布及び熱処理により、電気的に接続する。同様に、ＳＯＡ１０の電極１６と、シリコンフォトニクスチップ３０上の別の電極を電気的に接続する。これにより、光回路デバイス１Ａにおける実装構造が完成する。
【００５９】
第１実施形態では、ＳＯＡ１０の半導体材料にＩｎＰ系を用いているが、他の材料系でも実施形態の構成を適用することは可能である。また、ＳＯＡ１０を実装するプラットフォームとしては、導波路コアにシリコンを用いたシリコン素子でも良いし、導波路コアに石英ガラスを用いた平面光波回路でも構わない。また、第１実施形態では、想定する波長帯域を１．５５μｍとしたが、１．３０μｍ帯や、他の帯域でも構わない。また、保護膜５１や電極１６、１８に用いる材料金属、及びこれらの形成方法も、実施形態に記載されるものに限らず適宜選択することができる。
＜第２実施形態＞
図２８は、第２実施形態の光回路デバイス１Ｂの実装構造を示す図である。第２実施形態では、斜めの入出力光導波路を有するＳＯＡ１１０が、シリコンフォトニクスチップ８０に実装される。ＳＯＡ１１０が実装される光素子基板は、ＰＬＣであってもよいし、シリコン基板とＰＬＣのハイブリッド型基板であってもよい。ＳＯＡ１１０は、同じ端面１１０Ｅ側に入力光導波路１１２と出力光導波路１１３を有する。第２実施形態の入力光導波路１１２と出力光導波路１１３は、ＳＯＡ１１０の主面（図２８ではＹ−Ｚ面）と水平な面内で、端面１１０Ｅの法線に対して角度をもって延びる斜め導波路である。
【００６０】
シリコンフォトニクスチップ８０上の入力光導波路７２ａと出力光導波路７２ｂは、ＳＯＡ１１０の主面（Ｙ−Ｚ面）と平行な方向で、ＳＯＡ１１０との結合位置、すなわち回折格子結合器７５ａ及び７５ｂに接続されている。
【００６１】
一般に、回折格子結合器結合器において、垂直の入出力を実現するには多段階のエッチングやミラー等の構造が必要になる場合が多い。これに対して、数度〜１０度、たとえば８°程度の出射角（シリコンフォトニクスチップ８０の基板面の法線からの角度）を有する回折格子結合器７５ａ、７５ｂは、基本的な成膜工程とエッチング工程で作製が可能である。また、前述の通り、ＳＯＡ１１０の入出力側の端面１１０Ｅで反射戻り光を抑制するために、ＳＯＡ１１０の入力光導波路１１２と出力光導波路１１３がＳＯＡ１１０の主面と水平な面内で入出力端面１１０に向かって斜めに形成される場合が多い。
【００６２】
これらに鑑みて、第２実施形態では、回折格子結合器７５ａ及び７５ｂの入出力光の角度と方向を、ＳＯＡ１１０の入力光導波路１１２と出力光導波路１１３の延びる方向と角度に合わせる。
【００６３】
ＳＯＡ１１０及びシリコンフォトニクスチップ８０の基本的な構成と製造工程は第１実施形態と同じである。異なる点は、ＳＯＡ１０の利得領域１５ａ、１５ｂに接続される入力光導波路１１２と出力光導波路１１３が端面１１０Ｅの法線に対して斜めに形成される点、及びシリコンフォトニクスチップ８０上の入力光導波路７２ａと出力光導波路７２ｂが、図２８に示す位置関係と方向で形成される点である。
【００６４】
利得領域１５ａは光導波路１１４に接続されてＭＭＩ導波路２０への入力路となる。利得領域１５ｂは光導波路１１５に接続されて、ＭＭＩ導波路２０からの出力路となる。利得領域１５ａ及び１５ｂによって、ＳＯＡ１１０への入力光が増幅される。
【００６５】
図２９は、図２８の光結合部の状態を示す図である。シリコンフォトニクスチップ９０の入力光導波路７２ａを伝搬してきた光は、回折格子結合器７５ａで反射されて出射角θで基板面の斜め上方に出射する。ＳＯＡ１１０の入力光導波路１１２は、ＳＯＡ１１０の主面と水平な面内で、出射角θと同じ角度で斜めに傾いて延設されている。
【００６６】
ＳＯＡ１１０の出力光導波路１１３は、ＳＯＡ１１０の主面と水平な面内で、入力光導波路１１２と対称な向きで斜めに傾いて延設されている。ＳＯＡ１１０で増幅された光は入射角θで回折格子結合器７５ｂに入射する。回折格子結合器７５ｂに結合された光は出力光導波路７２ｂを伝搬する。
【００６７】
この構成により、高効率の光結合が実現され、入出力側の端面１１０Ｅでの反射戻り光を抑制することができる。
【００６８】
図３０は、第２実施形態の変形例１として、光回路デバイス１Ｃを示す。光回路デバイス１Ｃでは、シリコンフォトニクスチップ９０ＡにＳＯＡ１２０が実装されている。変形例１では、ＳＯＡ１２０の入力光導波路１２２と出力光導波路１２３が同じ方向で斜めに延びている。入力光導波路１２２と出力光導波路１２３が平行に形成されているので、ＳＯＡ１２０の実装側の端面１２０Ｅの劈開位置がずれたとしても、入力光導波路１２２と出力光導波路１２３の間の相対的な距離は変わらない。したがって、ＳＯＡ１２０の劈開位置ずれによる回折格子結合器７５ａ及び７５ｂとの間の結合ずれを抑制することができる。
【００６９】
変形例１の場合、図３０に示すように回折格子結合器７５ａと７５ｂを異なる設計としてもよい。たとえば回折格子結合器７５ａの出射角度を法線に対して＋８°に設計し（入力側の光導波路７２ａから９０°を超える角度で出射）、回折格子結合器７５ｂの入射角度を法線に対して−８°に設計（入射光が鋭角で光導波路７２ｂに導波）してもよい。このように設計することで、シリコンフォトニクスチップ９０Ａの入力光導波路７２ａと出力光導波路７２ｂを同一方向に平行に形成することができる。
【００７０】
図３１は、第２実施形態の変形例２として、光回路デバイス１Ｄを示す。光回路デバイス１Ｄでは、シリコンフォトニクスチップ９０Ｂ上にＳＯＡ１２０が実装されている。変形例２でも、ＳＯＡ１２０の入力光導波路１２２と出力光導波路１２３は同じ方向に斜めに延びている。シリコンフォトニクスチップ９０Ｂの回折格子結合器９５ａと９５ｂは同一の設計である。この場合、シリコンフォトニクスチップ９０Ｂの一方の光導波路、たとえば出力光導波路７３を、図３１（Ｃ）に示すように１８０°方向転換するように迂回させる。これにより、他方の光導波路、たとえば入力光導波路７２aと同じ方向から回折格子結合器９５ｂに接続されて、光結合方向が調整される。
【００７１】
この構成によっても、高効率の光結合を実現し、入出力側の端面１１０Ｅでの反射戻り光を抑制することができる。
＜応用例＞
図３２は、実施形態のＳＯＡと実装構造の応用例として、光送信器２を示す。光送信器は光回路デバイスの一例である。光送信器２は、たとえば４チャネル４波長のＷＤＭ光送信器である。シリコンフォトニクスチップ３０は、シリコン基板３１に形成された光回路１０４と光導波路１０１及び１０２を有し、シリコン基板３１上にＳＯＡ１０が実装されている。光回路１０４は、光変調器１４１及びリング共振器型の光合波器（MUltipleXer: ＭＵＸ）１４２を含む。シリコン基板３１には、それぞれ異なる波長の半導体レーザを含む光源７と、外部光配線である光ファイバ６を保持するフェルール９が配置されている。光ファイバ６は、シリコン基板３１に形成された回折格子結合器１０３により、光導波路１０２と光接続されている。
【００７２】
光源７の各半導体レーザからシリコン基板３１上の光導波路に出力された連続信号光（Continuous Wave：ＣＷ）は、対応する光変調器１４１で強度変調され、光合波器１４２で合波された後、ＳＯＡ１０で強度増幅される。強度増幅された光は光導波路１０２に出力され、光ファイバ６を介して外部に出力される。
【００７３】
この光送信器２は、垂直実装されたＳＯＡ１０による結合損失が抑制されており、高い利得を得ることができる。
【００７４】
なお、実装される光半導体素子は、第２実施形態のＳＯＡ１１０または１２０であってもよい。シリコンプラットフォームとしてシリコンフォトニクスチップ８０、９０Ａ、９０Ｂ等を用いてもよい。光変調器１４１は、マッハツェンダ型の光変調器の他、リング共振器型光変調器や電界吸収型光変調器でもかまわない。光合波器１４２はリング共振器型に限定されず、遅延マッハツェンダ型の光合波器を用いてもよい。
【００７５】
図３３は、実施形態のＳＯＡとその実装構造を用いた光回路デバイスとして、光受信器３を示す。光受信器３は、たとえば４チャネル４波長のＷＤＭ光受信器である。シリコンフォトニクスチップ３０は、シリコン基板３１に形成された光回路１０５と光導波路１０６及び１０７を有し、シリコン基板３１上にＳＯＡ１０が実装されている。光回路１０５は、リング共振器型の光分波器１５２を含む。シリコン基板３１に、４チャネルに対応する光検出器１５１と、外部光配線である光ファイバ６を保持するフェルール９が配置されている。光ファイバ６は、シリコン基板３１上の光導波路１０７と回折格子結合器１０９により光接続されている。実装されるＳＯＡは第２実施形態のＳＯＡ１１０または１２０であってもよいし、シリコンプラットフォームとしてシリコンフォトニクスチップ８０、９０Ａ、９０Ｂ等を用いてもよい。光分波器１５２は、リング共振器型に限定されず、遅延マッハツェンダ型の光分波器を用いてもよい。
【００７６】
光ファイバ６から入力された信号光は、光導波路１０７によってＳＯＡ１０に入力され強度増幅される。強度増幅された信号光は光導波路１０６に出力され、光分波器１５２によって各波長の光に分波され、対応する光検出器１５１で電流信号に変換される。
【００７７】
図３４は、光回路デバイス１と電子部品１０８をモジュール基板１３０に搭載した光トランシーバ１００を示す。光回路デバイス１は、ひとつのシリコン基板３１上に形成された光送信器２と光受信器３を有する光送受信器である。図３２及び図３３を参照して述べたように、光送信器２と光受信器３のそれぞれで、実施形態のＳＯＡ１０（または１１０または１２０）が垂直実装されている。光回路デバイス１、光送信器２、及び光受信器３は、実施形態の光回路デバイス１Ａ〜１Ｄのいずれの構成を採用してもよい。
【００７８】
電子部品１０８は入力電気信号から、光変調器１４１を駆動する高速駆動信号を生成するドライバ（Driver: ＤＲＶ）や、光受信器３からの光電流を電圧信号に変換して電気信号を出力するトランスインピーダンスアンプ（TransImpedance Amplifier: ＴＩＡ）を含む。光回路デバイス１と電子部品１０８は、たとえば図示しないシリコン貫通電極とモジュール基板１３０に形成された配線を介して接続されている。
【００７９】
光送信器２と光受信器３の双方で、実施形態のＳＯＡ１０が垂直実装されており、劈開位置ずれによる素子長方向の結合損失が低減されている。また、ＳＯＡで斜め光導波路が用いられている場合でも、劈開位置ずれに起因する結合損失が抑制されており、結合効率を高く維持した光通信が実現される。
【００８０】
以上の説明に対し、以下の付記を提示する。
（付記１）
基板面に第１の光導波路に接続された第１の光結合器と第２の光導波路に接続された第２の光結合器を有する光素子基板と、
前記光素子基板に実装される光半導体素子と、
を有し、
前記光半導体素子は、前記光素子基板と対向する第１端面の側に第３の光導波路と第４の光導波路を有し、
前記第３の光導波路が前記第１の光結合器に結合され、前記第４の光導波路が前記第２の光結合器に結合されている
ことを特徴とする光回路デバイス。
（付記２）
前記光半導体素子は、前記第３の光導波路と前記第４の光導波路が前記基板面と垂直な面内に位置するように前記光素子基板に実装されていることを特徴とする付記１に記載の光回路デバイス。
（付記３）
前記第３の光導波路と前記第４の光導波路は、前記基板面と垂直な面内で斜めに形成されていることを特徴とする付記２に記載の光回路デバイス。
（付記４）
前記第３の光導波路の傾斜角度は、前記第１の光結合器の入出力角度に対応し、
前記第４の光導波路の傾斜角度は、前記第２の光結合器の入出力角度に対応する、
ことを特徴とする付記３に記載の光回路デバイス。
（付記５）
前記第３の光導波路と前記第４の光導波路は、前記面内で同じ方向に斜めに形成されていることを特徴とする付記３または４に記載の光回路デバイス。
（付記６）
前記第１の光結合器と前記第２の光結合器は異なる設計を有し、前記第１の光導波路と前記第２の光導波路は、互いに異なる方向から前記第１の光結合器と前記第２の光結合器に接続されていることを特徴とする付記５に記載の光回路デバイス。
（付記７）
前記第１の光結合器と前記第２の光結合器は同一の設計を有し、前記第１の光導波路と前記第２の光導波路は、同じ方向から前記第１の光結合器と前記第２の光結合器に接続されていることを特徴とする付記５に記載の光回路デバイス。
（付記８）
前記第１の光導波路と前記第２の光導波路のいずれか一方は、光路の方向を他方に合わせるように迂回された迂回導波路であることを特徴とする付記７に記載の光回路デバイス。
（付記９）
前記光半導体素子は、前記第１端面と反対側の第２端面に反射膜を有することを特徴とする付記１〜８のいずれかに記載の光回路デバイス。
（付記１０）
前記光半導体素子は、前記第３の光導波路と前記第４の光導波路の少なくとも一方に接続される利得領域を有することを特徴とする付記１〜９のいずれかに記載の光回路デバイス。
（付記１１）
前記光半導体素子は、前記反射膜と反対側で前記第３の光導波路と前記第４の光導波路に接続される多モード干渉導波路を有することを特徴とする付記１〜１０のいずれかに記載の光回路デバイス。
（付記１２）
前記光素子基板は、
前記第１の光結合器と反対側の端部で前記第１の光導波路に接続される光回路と、
前記第２の光結合器と反対側の端部で前記第２の光導波路に接続されて外部光配線との光結合を行う第３の光結合器と、
を有することを特徴とする付記１〜１１のいずれかに記載の光回路デバイス
（付記１３）
モジュール基板と、
付記１〜１２のいずれかに記載の光回路デバイスと、
前記光回路デバイスに接続される電子部品と、
を有する光トランシーバ。
（付記１４）
半導体基板と、
前記半導体基板の第１端面の側に形成された入力光導波路及び出力光導波路と、
前記入力光導波路及び前記出力光導波路の少なくとも一方に接続される利得領域と、
前記第１端面と反対側の第２端面に配置される反射膜と、
を有することを特徴とする光半導体素子。
（付記１５）
前記反射膜と反対側で前記入力光導波路及び前記出力光導波路に接続される多モード干渉導波路、
をさらに有することを特徴とする付記１４に記載の光半導体素子。
（付記１６）
前記反射膜は劈開面に形成されていることを特徴とする付記１４または１５に記載の光半導体素子。
（付記１７）
前記入力光導波路と前記出力光導波路は、前記半導体基板と水平な面内で斜めに形成されていることを特徴とする付記１４〜１６に記載の光半導体素子。
（付記１８）
前記入力光導波路と前記出力光導波路は、前記面内で同じ方向に斜めに形成されていることを特徴とする付記１７に記載の光半導体素子。
【符号の説明】
【００８１】
１、１Ａ〜１Ｄ  光回路デバイス
２  光送信器（光回路デバイス）
３  光受信器（光回路デバイス）
６  光ファイバ
１０、１１０、１２０  ＳＯＡ（光半導体素子）
１１  高反射膜
１２、１１２、１２２  ＳＯＡの入力光導波路
１３、１１３、１２３  ＳＯＡの出力光導波路
１５、１５ａ、１５ｂ  利得領域
１７、１７ａ、１７ｂ  利得導波路
２０  ＭＭＩ導波路
３０、８０、９０Ａ、９０Ｂ  シリコンフォトニクスチップ（光素子基板）
３２a、３２ｂ、７２ａ、７２ｂ、７３  光導波路
３３、１０４、１０５  光回路
３５ａ、３５ｂ、７５ａ、７５ｂ、９５ａ、９５ｂ  回折格子結合器（光結合器）
１００  光トランシーバ
１０８  電子部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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