(57)【要約】      （修正有）【課題】多様なカラムＡＤＣ回路間の干渉を評価することができる半導体装置を提供する。【解決手段】半導体装置は、画素アレイの列方向に並べられ、画素アレイから行毎に出力される画素出力信号をデジタル値に変換する複数のアナログデジタル変換回路（カラムＡＤＣ）２１と、テストパターンに従って、アナログデジタル変換回路毎に、画素出力信号とテスト電圧を有するテスト信号とのいずれか一方を選択して出力する変換信号選択回路２０と、を有する。【選択図】図２
2017060071.tif 000002
【特許請求の範囲】
【請求項１】
行列状に画素が配置され、入射光情報に基づき画素情報を出力する画素アレイと、
それぞれが、前記画素アレイに配置された画素から行毎に出力される前記画素情報を画素出力信号として出力する複数の画素出力回路と、
前記複数の画素出力回路に対応して設けられ、前記画素出力回路が出力する前記画素出力信号をデジタル値に変換し、前記画素アレイの列方向に並べて配置される複数のアナログデジタル変換回路と、
テスト電圧を有するテスト信号を生成するテスト信号生成回路と、
前記画素出力回路と前記アナログデジタル変換回路との間に設けられ、テストパターンに従って、前記アナログデジタル変換回路毎に、前記画素出力信号と前記テスト信号とを選択して出力する変換信号選択回路と、
を有する半導体装置。
【請求項２】
前記テスト信号生成回路は、前記テスト電圧を一定の時間毎に変化させる請求項１に記載の半導体装置。
【請求項３】
前記テスト信号生成回路は、前記テスト電圧を前記一定の時間毎に単調増加又は単調減少させる請求項２に記載の半導体装置。
【請求項４】
前記テスト電圧は、パルス状又は階段状の波形を有する請求項３に記載の半導体装置。
【請求項５】
前記複数のアナログデジタル変換回路は、共通の電源配線により電源が供給される請求項１に記載の半導体装置。
【請求項６】
前記変換信号選択回路は、前記複数のアナログデジタル変換回路に対応するように前記一方向に並べられる複数の信号経路切替回路を有し、
前記複数の信号経路切替回路は、それぞれ、
前記画素出力信号が一端に与えられ、前記アナログデジタル変換回路が他端に接続される第１のスイッチと、
前記テスト信号が一端に与えられ、前記アナログデジタル変換回路が他端に接続される第２のスイッチと、を有し、
前記第１のスイッチと前記第２のスイッチは、前記テストパターンとして与えられる選択値に従って排他的に導通した状態となる請求項１に記載の半導体装置。
【請求項７】
前記複数の信号経路切替回路の少なくとも一部は、前記選択値を保持する選択値保持部を有し、
複数の前記選択値保持部は、縦続接続され、クロック信号に応じて外部から与えられる前記選択値を次段の選択値保持部に順次送り、
前記第１のスイッチ及び前記第２のスイッチは、対応する前記選択値保持部に保持された選択値に応じて導通した状態と遮断した状態とが制御される請求項５に記載の半導体装置。
【請求項８】
前記テスト信号生成回路は、前記テスト信号として、互いに独立に電圧値が設定される第１のテスト信号及び第２のテスト信号を出力し、
前記第２のスイッチは、前記第１のテスト信号が一端に入力され、
前記複数の信号経路切替回路は、さらに、
前記第２のテスト信号が一端に与えられ、前記アナログデジタル変換回路が他端に接続される第３のスイッチと、
前記第２のスイッチと前記アナログデジタル変換回路との間に接続され、前記第３のスイッチと排他的に導通した状態に制御される第４のスイッチと、を有する請求項５に記載の半導体装置。
【請求項９】
前記複数の信号経路切替回路の少なくとも一部は、
前記第１のスイッチ及び前記第２のスイッチを制御する第１の選択値を保持する第１の選択値保持部と、
前記第３のスイッチ及び前記第４のスイッチを制御する第２の選択値を保持する第２の選択値保持部と、を有する請求項７に記載の半導体装置。
【請求項１０】
行列状に画素が配置され、入射光情報に基づき画素情報を出力する画素アレイと、
それぞれが、前記画素アレイに配置された画素から行毎に出力される前記画素情報を画素出力信号として出力する複数の画素出力回路と、
前記複数の画素出力回路に対応して設けられ、前記画素出力回路が出力する前記画素出力信号をデジタル値に変換し、前記画素アレイの列方向に並べて配置される複数のアナログデジタル変換回路と、
テスト電圧を有するテスト信号が入力される第１のテスト端子と、
前記画素出力回路と前記アナログデジタル変換回路との間に設けられ、選択値に従って、前記アナログデジタル変換回路毎に、前記画素出力信号と前記テスト信号とを選択して出力する変換信号選択回路と、
前記選択値を含む制御信号が入力される第２のテスト端子と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば光情報を電気情報に変換する撮像素子を含む半導体装置に関する。
【背景技術】
【０００２】
撮像素子では、画質を向上させるために画素数が増えている。そのため、撮像素子では、光信号を電気信号に変換する受光素子が配置される画素領域の行数と列数が増加している。撮像素子では、行毎に受光素子を活性化し、列毎に受光素子から電気信号を読み出す。また、列毎に読み出された電気信号は、列に対応して設けられたアナログデジタル変換回路によりデジタル値に変換される。撮像素子から画像情報を取得するシステムでは、このように得られた画素の情報を合成して１枚の画像を生成する。
【０００３】
上記のように、画素数の多い撮像素子では、一度にアナログ値からデジタル値に変換する信号の数が多い。撮像素子では、行毎にアナログ値をデジタル値に変換するアナログデジタル変換を行うアナログデジタル変換回路（以下、カラムＡＤＣと称す）が設けられる。近年の撮像素子では、一度に変換するデータ数の増加に伴い、このカラムＡＤＣ間で干渉が問題となっている。そこで、カラムＡＤＣ間の干渉を評価する手法が特許文献１に開示されている。
【０００４】
特許文献１に記載の撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、画素部から複数の画素単位で信号線に画素信号の読み出しを行い、入力される信号に対してカラム信号処理を行う画素信号読み出し部、制御信号および信号線遮断信号を受けて制御信号に応じた疑似的な評価パターンを生成する評価パターン生成部と、を有する。また、特許文献１に記載の評価パターン生成部は、上記制御信号で指定されるカラムの信号線を上記画素部と切り離し、切り離した信号線を上記評価パターンに応じたレベルの固定電位に接続して上記カラム信号処理の処理対象の信号として上記画素信号読み出し部に供給する。
【０００５】
また、特許文献１に記載の評価パターン生成部のように、カラムＡＤＣに入力するアナログ電圧をテスト信号等に基づき生成する例が特許文献２、３に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２３９３４４号公報
【特許文献２】特開２０１２−１０９６５８号公報
【特許文献３】特許第４６５６７５３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
カラムＡＤＣ間の干渉は、様々な状態で起こりうる。これはカラムＡＤＣ間の干渉がカラムＡＤＣが共通の電源配線から電源の供給を受けており、変換するアナログ値の組み合わせにより発生する電源ノイズの影響が変化するためである。しかしながら、特許文献１に記載の技術では、画素出力信号に代えて入力するテスト電圧が接地電圧（例えば、ダークレベル電圧）しか選択できず、カラムＡＤＣ間の干渉を十分に評価できないという問題があった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、画素アレイの列方向に並べられ、画素アレイから行毎に出力される画素出力信号をデジタル値に変換する複数のアナログデジタル変換回路と、テストパターンに従って、アナログデジタル変換回路毎に、画素出力信号とテスト電圧を有するテスト信号とのいずれか一方を選択して出力する変換信号選択回路と、を有するものである。
【発明の効果】
【００１０】
前記一実施の形態によれば、半導体装置は、多様なカラムＡＤＣ回路間の干渉を評価することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる変換信号選択回路及びカラムＡＤＣのブロック図である。
【図３】実施の形態１にかかる変換信号選択回路及びカラムＡＤＣの別の例を示すブロック図である。
【図４】実施の形態１にかかる変換信号選択回路の具体的な回路例を説明するブロック図である。
【図５】実施の形態１にかかる半導体装置におけるテストパターンを説明する表である。
【図６】実施の形態１にかかる半導体装置におけるテスト信号のうちスイープ電圧を説明するグラフである。
【図７】実施の形態１にかかる半導体装置におけるカラムＡＤＣのアナログデジタル変換処理の動作を説明するタイミングチャートである。
【図８】実施の形態１にかかる半導体装置におけるカラムＡＤＣ間の干渉評価の手順を説明するフローチャートである。
【図９】実施の形態２にかかる変換信号選択回路の具体的な回路例を説明するブロック図である。
【図１０】実施の形態３にかかる変換信号選択回路の具体的な回路例を説明するブロック図である。
【図１１】実施の形態４にかかる変換信号選択回路の具体的な回路例を説明するブロック図である。
【発明を実施するための形態】
【００１２】
実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１３】
図１に実施の形態１にかかる半導体装置１のブロック図を示す。半導体装置１は、例えば撮像素子であり、行列状に配置された画素から行毎に画素出力信号を得て、列方向に並べられたアナログデジタル変換回路で行毎にアナログ値である画素出力信号をデジタル値に変換する。つまり、半導体装置１としては、アナログ値からデジタル値への変換或いはデジタル値からアナログ値の変換を、複数の並列した変換処理により一度に行う機能を有する半導体装置が含まれる。図１に示した撮像素子は、半導体装置の一例であり、実施の形態１にかかる半導体装置は撮像素子に限られない。
【００１４】
図１に示した半導体装置１は、発振回路１０、バイアス電圧生成回路１１、ＤＡＣ（Digital-to-Analog Converter）コア１２、ランプ波信号生成回路１３ａ、１３ｂ、読み出しタイミングジェネレータ１４、変換タイミングジェネレータ１５ａ、１５ｂ、画素駆動回路１６、バッファ回路１７ａ、１７ｂ、画素アレイ１８、列選択回路１９ａ、１９ｂ、変換信号選択回路２０ａ、２０ｂ、カラムＡＤＣ（Analog-to-Digital Converter）２１ａ、２１ｂ、データ転送部２２ａ、２２ｂ、直交メモリ２３ａ、２３ｂ、信号処理回路２４、出力インタフェース回路２５を有する。
【００１５】
発振回路１０は、例えば、ＰＬＬ（Phase Locked Loop）回路であり、半導体装置１内で利用されるクロック信号を生成する。発振回路１０が生成したクロック信号は、半導体装置１内に分配される。
【００１６】
バイアス電圧生成回路１１は、ランプ信号生成回路、画素駆動回路、バッファ回路、カラムＡＤＣ等の回路で利用されるバイアス電圧を生成する。このバイアス電圧は、一つであっても良く、複数の異なる電圧値を有する複数の電圧信号であっても良い。
【００１７】
ＤＡＣコア１２は、外部から与えられる設定値、或いは、ＤＡＣコア内に格納された設定値等に応じたアナログ電圧を有する制御信号を生成する。この制御信号に基づき半導体装置１内の他の回路ブロックが動作する。
【００１８】
ランプ波信号生成回路１３ａ、１３ｂは、カラムＡＤＣ２１ａ、２１ｂでアナログデジタル変換処理で利用されるランプ波信号を生成する。変換タイミングジェネレータ１５ａ、１５ｂは、カラムＡＤＣ２１ａ、２１ｂが変換処理を行う変換周期に合わせてランプ波信号生成回路１３ａ、１３ｂにランプ波信号の生成を指示する。バッファ回路１７ａ、１７ｂは、ランプ波信号を増幅してカラムＡＤＣ２１ａ、２１ｂに与える。
【００１９】
読み出しタイミングジェネレータ１４は、画素駆動回路１６が画素アレイ１８に配置された画素を駆動するタイミングを制御する。読み出しタイミングジェネレータ１４が画素駆動回路１６に指示する駆動タイミングは、例えば、読み出しタイミングジェネレータ１４に設けられたレジスタに格納された設定値、或いは、外部からの設定値により決定される。
【００２０】
画素アレイ１８は、行列状に画素が配置され、入射光情報に基づき画素情報を出力する。画素アレイ１８が出力する画素情報は、画素が入射光量に応じて生成した電荷に基づき発生したアナログ電圧である。画素アレイ１８は、画素が行毎に活性化され、活性化された画素は、列毎に電荷情報を出力する。
【００２１】
列選択回路１９ａ、１９ｂは、画素アレイ１８に配置された画素のうち読み出し対象の画素が配置される列を選択して、選択した列から出力される画素情報を画素出力信号として出力する。列選択回路１９ａ、１９ｂには、画素出力信号を後段回路に正確に伝えるための画素出力回路（例えば、バッファ回路）が含まれる。この画素出力回路は、読み出し対象の列の数に応じて複数設けられる。
【００２２】
上記したように、画素情報は、行毎に時分割で出力される。また、列選択回路１９ａは、例えば、画素アレイ１８の奇数列に配置される画素からの画素出力信号を出力する。列選択回路１９ｂは、例えば、画素アレイ１８の偶数列に配置される画素からの画素出力信号を出力する。つまり、半導体装置１では、画素アレイ１８の奇数列から出力される画素出力信号を画素アレイ１８の上方に配置される回路群で処理し、画素アレイ１８の偶数列から出力される画素出力信号を列選択回路１９の下方に配置される回路群で処理する。図１では、奇数列から出力される画素出力信号の処理に用いられるブロックに付した符号の末尾に“ａ”を付し、偶数列から出力される画素出力信号の処理に用いられるブロックに付した符号の末尾に“ｂ”を付した。
【００２３】
変換信号選択回路２０ａは、列選択回路１９ａとカラムＡＤＣ２１ａとの間に設けられる。より具体的には、変換信号選択回路２０ａは、列選択回路１９ａの画素出力回路とカラムＡＤＣ２１ａとの間に設けられる。変換信号選択回路２０ｂは、列選択回路１９ｂとカラムＡＤＣ２１ｂとの間に設けられる。より具体的には、変換信号選択回路２０ｂは、列選択回路１９ｂの画素出力回路とカラムＡＤＣ２１ｂとの間に設けられる。
【００２４】
そして、変換信号選択回路２０ａ、２０ｂは、テストパターンに従って、アナログデジタル変換回路（例えば、カラムＡＤＣ２１ａ、２１ｂに含まれる画素アレイ１９の列に対応して設けられるアナログデジタル変換回路）毎に、画素出力信号とテスト信号とのいずれか一方を選択して出力する。ここで、テストパターンとテスト信号は、外部から入力されるものでも良く、半導体装置１内で生成されるものであっても良い。以下の説明では、半導体装置１内でテストパターンとテスト信号を生成する例について説明する。このテストパターンとテスト信号との詳細は後述する。
【００２５】
カラムＡＤＣ２１ａ、２１ｂは、複数の画素出力回路に対応して設けられ、画素出力回路が出力する画素出力信号をデジタル値に変換し、画素アレイの列方向に並べて配置される複数のアナログデジタル変換回路が含まれる。また、カラムＡＤＣ２１ａ、２１ｂには、複数のアナログデジタル変換回路に対応して設けられ、画素出力信号の電圧レベルを可変の増幅率で増幅する可変ゲインアンプ（Programable Gain Amplifier）が含まれる。
【００２６】
データ転送部２２ａ、２２ｂは、カラムＡＤＣ２１ａ、２１ｂにより生成されたデジタル値を有する画素出力値を直交メモリ２３ａ、２３ｂに転送する。直交メモリ２３ａ、２３ｂは、データ転送部２２ａ、２２ｂから受信した画素出力値の行列変換を行って、信号処理回路２４に出力する。信号処理回路２４は、直交メモリ２３ａ、２３ｂを介して受信した出力画素値を合成して１枚の画像情報を生成する。出力インタフェース２５は、信号処理回路２４が生成した画像情報を後段のシステムに出力する。出力インタフェース２５には、ＬＶＤＳ（Low Voltage Differential Signal）インタフェース回路、ＰＬＬ回路等の回路が含まれる。
【００２７】
実施の形態１にかかる半導体装置１では、変換信号選択回路２０ａ、２０ｂを設けたことに特徴の１つを有する。そこで、以下では、変換信号選択回路２０ａ、２０ｂと変換信号選択回路２０ａ、２０ｂの前後の回路構成について詳細に説明する。なお、変換信号選択回路２０ａ、２０ｂは、実質的に同じ回路構成であるため、以下では、図１の符号の末尾に付した“ａ”、“ｂ”の区別なく説明を進める。つまり、列選択回路１９ａ、１９ｂは単に列選択回路１９とし、変換信号選択回路２０ａ、２０ｂは単に変換信号選択回路２０とし、カラムＡＤＣ２１ａ、２１ｂは単にカラムＡＤＣ２１とし、データ転送部２２ａ、２２ｂは単にデータ転送部２２として説明を行う。
【００２８】
図２に、実施の形態１にかかる変換信号選択回路及びカラムＡＤＣのブロック図を示す。図２に示すように、実施の形態１にかかる半導体装置１では、列選択回路１９、変換信号選択回路２０、カラムＡＤＣ２１、データ転送部２２に加えて、変換信号選択回路２０に制御信号Ｓｃ及びテスト信号ＶＴを生成するテスト制御回路２６を有する。テスト制御回路２６は、テスト電圧生成回路２７、信号切替制御回路２８を有する。テスト電圧生成回路２７は、テスト信号ＶＴを生成する。テスト電圧生成回路２７は、テスト信号ＶＴの電圧を定電圧とするか、一定の時間毎に電圧値が変化するスイープ電圧とするかを切り替えることができるものとする。テスト電圧がスイープ電圧である場合、テスト電圧は、一定の時間感覚で電圧値が単調増加又は単調減少する。テスト電圧生成回路２７としては、例えば、ＤＡＣコア１２を用いることができる。信号切替制御回路２８は、制御信号Ｓｃを生成する。この制御信号Ｓｃは、複数の変換信号選択回路２０のそれぞれに与える選択値を含むものである。信号切替制御回路２８としては、例えば、信号処理回路２４内の論理回路を用いることができる。
【００２９】
なお、テスト制御回路２６は、必ずしも半導体装置１内に設けられている必要はなく、半導体装置外に設けられていても良い。また、テスト制御回路２６は図１では、図示を省略したものである。
【００３０】
列選択回路１９は、読み出し対象の列に対応した複数の画素出力回路３１を有する。図２では、ｎ−１番目の列に対応する画素出力回路からｎ＋１番目の列に対応する画素出力回路を示した。画素出力回路には対応する読み出し対象列から読み出された画素出力信号が入力される。列選択回路１９において、画素出力回路３１は、画素アレイ１８の列方向に並べて配置される。
【００３１】
変換信号選択回路２０は、読み出し対象の列に対応した複数の信号経路切替回路３２を有する。図２では、ｎ−１番目の列に対応する信号経路切替回路からｎ＋１番目の列に対応する信号経路切替回路を示した。信号経路切替回路３２は、それぞれ、入力端子ＳＰ、ＳＴ、制御信号入力端子ＳｃＩ、制御信号出力端子ＳｃＯ、出力端子Ｓｏが設けられる。入力端子ＳＰには画素出力信号が入力される。入力端子ＳＴにはテスト信号ＶＴが入力される。制御信号入力端子ＳｃＩには制御信号Ｓｃが入力される。制御信号出力端子ＳｃＯからは制御信号Ｓｃが出力される。出力端子Ｓｏからは、画素出力信号とテスト信号ＶＴとのうち信号経路切替回路３２が選択した信号が出力される。信号経路切替回路３２は、画素アレイ１８の列方向に並べて配置される。
【００３２】
信号経路切替回路３２は、制御信号Ｓｃにより与えられる選択値に従って、画素出力信号とテスト信号ＶＴとのいずれか一方を選択して出力する。また、信号経路切替回路３２には制御信号により選択値が与えられる。実施の形態１では、信号経路切替回路３２は、与えられた選択信号を保持すると共に隣に配置される信号経路切替回路３２に保持した選択値を出力する。そして、信号経路切替回路３２は、図示しないクロック信号に従って、選択値を順次隣に配置される信号経路切替回路３２に与える。なお、信号経路切替回路３２への制御値の与え方は、仕様に応じて適宜変更出来るものであり、本明細書で説明する制御値の与え方は制御値の与え方の一例である。
【００３３】
カカラムＡＤＣ２１は、読み出し対象の列に対応した複数のＡＤＣユニット３３を有する。ＡＤＣユニット３３は、それぞれ可変ゲインアンプとアナログデジタル変換回路とを有する。ＡＤＣユニット３３は、信号経路切替回路３２から出力された信号のアナログ値（例えば、アナログ電圧値）に対応するデジタル値を出力する。ＡＤＣユニット３３は、画素アレイ１８の列方向に並べて配置される。
【００３４】
また、カラムＡＤＣ２１では、各ＡＤＣユニット３３に共通に設けられる電源配線ＰＷＲを介してＡＤＣユニット３３に電源を供給する。つまり、カラムＡＤＣ２１では、ＡＤＣユニット３３がアナログデジタル変換処理を行う際に消費される電力が共通に設けられる電源配線ＰＷＲが供給される。そのため、カラムＡＤＣ２１では、アナログデジタル変換処理を行う際に生じる電源ノイズが発生し、当該電源ノイズによりカラムＡＤＣ間の干渉が生じる。
【００３５】
データ転送部２２は、読み出し対象列に対応した複数の論理回路３４を有する論理回路３４は、ＡＤＣユニット３３から出力されたデジタル値を直交メモリ２３に転送する。
【００３６】
上述したように、実施の形態１にかかる半導体装置１では、列選択回路１９、変換信号選択回路２０、カラムＡＤＣ２１に含まれる回路要素（例えば、画素出力回路３１、信号経路切替回路３２、ＡＤＣユニット３３）は、画素アレイ１８の列方向（例えば、画素情報の読み出し線が並べられる方向）に一列に並べられて配置される。
【００３７】
なお、実施の形態１にかかる半導体装置１の別の例として、テスト制御回路２６を半導体装置外に設けた場合の変換信号選択回路及びカラムＡＤＣのブロック図を図３に示す。この場合、テスト制御回路２６に代えて、第１のテスト端子（例えば、テスト端子ＴＰＶ）、第２のテスト端子（例えば、テスト端子ＴＰＳ）が設けられる。テスト端子ＴＰＶにはテスト信号ＶＴが外部の評価装置等から与えられる。テスト端子ＴＰＳには制御信号Ｓｃが外部の評価装置等から与えられる。また、図３に示す例では、図示を省略したが、選択値を入力するためのクロック信号を入力するための端子があっても良い。テスト端子ＴＰＶ、ＴＰＳは、半導体装置１のパッケージのピンでも良く、半導体装置１が形成されるチップ上のパッドでも良い。
【００３８】
実施の形態１にかかる半導体装置１では、変換信号選択回路２０を設けることでカラムＡＤＣ間の干渉、より具体的には、ＡＤＣユニット３３間の干渉を評価することができる。さらに、変換信号選択回路２０を用いた評価では、多彩なアナログデジタル変換処理のパターンを評価できる。そこで、変換信号選択回路２０の構成についてより具体的に説明する。図４に実施の形態１にかかる変換信号選択回路の具体的な回路例を説明するブロック図を示す。なお、図４の説明では、信号経路切替回路３２について詳細な説明を行い、他のブロックに関する説明は省略する。
【００３９】
図４に示すように、信号経路切替回路３２は、それぞれ、第１のスイッチ（例えば、スイッチＳＷ３１）、第２のスイッチ（例えば、スイッチＳＷ３２）、選択値保持部３５を有する。スイッチＳＷ３１は、列選択回路１９から出力される画素出力信号が一端に与えられ、アナログデジタル変換回路（例えば、ＡＤＣユニット３３）が他端に接続される。スイッチＳＷ３２は、テスト信号ＶＴが一端に与えられ、ＡＤＣユニット３３が他端に接続される。スイッチＳＷ３１とスイッチＳＷ３２は、テストパターンとして与えられる選択値に従って排他的に導通した状態となる。実施の形態１にかかる半導体装置１では、スイッチＳＷ３１、ＳＷ３２の開閉状態を制御する選択値は、選択値保持部３５に保持される。
【００４０】
選択値保持部３５は、例えば、Ｄフリップフロップであり、データ入力端子Ｄに制御信号Ｓｃが与えられ、クロック入力端子Ｃにクロック信号が与えられる。このクロック信号は、例えば、信号切替制御回路２８が出力するものである。選択値保持部３５のデータ出力端子Ｑからは、選択値保持部３５がクロック信号に応じて保持した選択値が出力される。また、選択値保持部３５の反転データ出力端子Ｑｂからは、選択値保持部３５がクロック信号に応じて保持した選択値の反転値が出力される。
【００４１】
また、実施の形態１にかかる半導体装置１では、隣り合う位置に配置された信号経路切替回路３２に含まれる選択値保持部３５のデータ出力端子Ｑとデータ入力端子Ｄとが接続される。つまり、実施の形態１にかかる半導体装置１では、変換信号選択回路２０に含まれる選択値保持部３５が縦続接続される。変換信号選択回路２０内の選択値保持部３５には、１つのクロック信号が与えられており、クロック信号に応じて信号切替制御回路２８が出力した制御信号Ｓｃに含まれる選択値を順次次段の選択値保持部３５に送る。
【００４２】
続いて、実施の形態１にかかる半導体装置１の動作について説明する。まず、実施の形態１にかかる半導体装置１で利用されるテストパターンについて説明する。図５に実施の形態１にかかる半導体装置１におけるテストパターンを説明する表を示す。
【００４３】
図５に示すように、実施の形態１にかかる半導体装置１では、２つのテストパターン（例えば、信号組み合わせパターンと、入力信号パターン）により１回の干渉評価パターンとする。信号組み合わせパターンは、選択値を並べたパターンである。１つの信号組み合わせパターンは、一繋がりの選択値保持部３５の数に合わせた長さを有する。図５に示す例では、奇数カラム（例えば、列選択回路１９ａにより画素出力値が読み出される画素の列）と偶数カラム（例えば、列選択回路１９ｂにより画素出力値が読み出される画素の列）とで選択値保持部３５の縦続接続回路が分かれている例を示した。この場合、変換信号選択回路２０ａと変換信号選択回路２０ｂとには、それぞれ同じ信号組み合わせパターンが与えられる。また、信号組み合わせパターンは、画素出力信号が与えられるＡＤＣユニット３３と、テスト信号ＶＴが与えられるＡＤＣユニット３３と、の組み合わせを示す物とも言える。
【００４４】
入力信号パターンは、画素出力信号とテスト信号ＶＴとの電圧変化の組み合わせを規定するものである。電圧の変化は、本例では、時間に関わらず一定の電圧を有する定電圧と、一定の時間毎に電圧が単調増加又は単調減少するスイープ電圧の２種類ある。例えば、図５の信号パターン１は、画素出力信号として定電圧を与え、テスト信号としてスイープ電圧を与える。信号パターン２は、画素出力信号及びテスト信号を両方とも定電圧とするものである。信号パターン３は、画素出力信号としてスイープ電圧を与え、テスト信号として定電圧を与える。信号パターン２は、画素出力信号及びテスト信号を両方ともスイープ電圧とするものである。なお、画素出力信号は選択値として０が与えられた信号経路切替回路３２によりＡＤＣユニット３３に与えられ、テスト信号は選択値として１が与えられた信号経路切替回路３２によりＡＤＣユニット３３に与えられる。テスト信号は、単調増加又は単調減少以外の波形とすることも出来る。
【００４５】
ここで、スイープ電圧について、詳細に説明する。そこで、図６に実施の形態１にかかる半導体装置におけるテスト信号のうちスイープ電圧を説明するグラフを示す。なお、図６では、電圧が単調増加するスイープ電圧を示したが、単調減少であっても電圧変化の考え方は同じである。図６では、ＡＤＣユニット３３に入力される信号を、画素入力信号とテスト信号ＶＴとを含む記載として入力信号とした。また、図６では、ＡＤＣユニット３３がサンプリングを行うタイミングを矢印で示した。
【００４６】
図６に示すように、スイープ電圧は、カラムＡＤＣのサンプリング時の電圧を繋げた場合に入力信号の電圧が単調増加する電圧である。ここで、画素出力回路がサンプルホールド回路を有しているか否かにより、実際の入力信号の波形は異なる。画素出力回路がサンプルホールド回路を持っていない場合、実際の入力信号の波形は、パルス状の波形となる。このパルスの頂点の電圧と基準電圧（例えば、ＡＤＣユニット３３の動作点）との差が入力信号の信号成分の大きさとなる。また、画素出力回路がサンプルホールド回路を持っている場合、実際の入力信号の波形は、階段状の波形となる。この階段状の各段の電圧と基準電圧との差が入力信号の信号成分の大きさとなる。
【００４７】
続いて、ＡＤＣユニット３３の動作について説明する。図７に実施の形態１にかかる半導体装置１におけるＡＤＣユニット３３のアナログデジタル変換処理の動作を説明するタイミングチャートを示す。図７では、１回のアナログデジタル変換処理中のカラムＡＤＣの動作を示した。
【００４８】
図７に示すように、ＡＤＣユニット３３は、タイミングＴ１からＴ２の期間にリセット動作を行う。この動作中はＡＤＣユニット３３への入力信号をダーク電圧とする。このリセット動作により、ＡＤＣユニット３３は、前の処理サイクルで蓄積された電荷をリセットする。
【００４９】
次いで、半導体装置１では、タイミングＴ３でＡＤＣユニット３３に入力信号を入力する。これによりＡＤＣユニット３３に対する入力電圧が上昇する。そして、入力電圧が安定した後のタイミングＴ４から、ＡＤＣユニット３３は変換処理を開始し、タイミングＴ５で変換処理を終了する。半導体装置１は、タイミングＴ５が経過したのちに入力信号の電圧レベルをダーク電圧に戻す。
【００５０】
続いて、実施の形態１にかかる半導体装置１におけるカラムＡＤＣ間の干渉評価手順について説明する。図８に実施の形態１にかかる半導体装置１におけるカラムＡＤＣ間の干渉評価の手順を説明するフローチャートを示す。
【００５１】
図８に示すように、実施の形態１にかかる半導体装置１では、まずテスト制御回路２６が１番目のテストパターンを設定する（ステップＳ１）。ここで、テストパターンには図５で説明した信号組み合わせパターンと入力信号パターンとが含まれる。そして、テスト制御回路２６は、設定したテストパターンに従って、設定値を選択値保持部３５に与える（ステップＳ２）。次いで、テスト制御回路２６は、テスト信号ＶＴをＡＤＣユニット３３に与える（ステップＳ３）。このとき、列選択回路１９が画素アレイ１８から画素情報を読み出して、画素出力信号をＡＤＣユニット３３に与える（ステップＳ３）。これにより、選択値として１が与えられた信号経路切替回路３２に対応するＡＤＣユニット３３にはテスト信号ＶＴが与えられ、選択値として０が与えられた信号経路切替回路３２に対応するＡＤＣユニット３３には画素出力信号が与えられる。
【００５２】
そして、実施の形態１にかかる半導体装置１では、ステップＳ３の状態におけるアナログデジタル変換処理の結果を取得する（ステップＳ４）。次いで、取得したテスト結果を確認する（ステップＳ５）。このテスト結果の確認は、例えば、外部の評価装置で行う。テスト制御回路２６は、テスト結果が合格であった場合、未実施のテストパターンの有無を確認する（ステップＳ６）。未実施のテストパターンがあった場合は、テストパターンを切り替えて（ステップＳ７）、ステップＳ２からステップＳ５の処理を再度実施する。一方、テスト結果が不合格であった場合は、テストを終了する。
【００５３】
上記説明より、実施の形態１にかかる半導体装置１では、変換信号選択回路２０を有することで、ＡＤＣユニット３３毎にテスト信号ＶＴと画素出力信号のいずれを与えるかを選択することができる。また、実施の形態１にかかる半導体装置１は、ＡＤＣユニット３３に与えることができるテスト電圧ＶＴとして、定電圧とスイープ電圧とを選択することができる。これにより、実施の形態１にかかる半導体装置１では、多様な干渉パターンを検証することができる。
【００５４】
カラムＡＤＣは、入力信号の電圧レベルの差により、消費電力が変化することがある。これは、入力信号の電圧レベルの差により、ＡＤＣの動作状態の遷移タイミングや、状態そのものが変化することに起因する。状態変化の前後及び、状態変化の過渡期間において、消費電力の変化が発生する。この消費電力の変化は、電源ノイズの変化となる。ＡＤＣユニット３３には共通の電源配線から電源が供給される。そのため、近い領域で消費電力が変化することに起因して発生する電源ノイズの変化が他の領域に配置されたＡＤＣユニット３３の変換結果に影響を及ぼすことがある。しかしながら、特許文献１のように、テスト信号として接地電圧のみしか選択できない場合、入力信号の電圧変化或いは電圧差に基づく消費電力の違いを再現することができない。
【００５５】
一方、実施の形態１にかかる半導体装置１では、画素出力信号が定電圧又はスイープ電圧となるように画素アレイ１８への照射光を設定しながら、テスト電圧ＶＴとして定電圧又はスイープ電圧とすることで、複雑な入力信号のパターンをＡＤＣユニット３３に入力することができる。そのため、実施の形態１にかかる半導体装置１では、複雑な入力信号の組み合わせでしか再現できない変換誤差を再現することができる。
【００５６】
また、実施の形態１にかかる半導体装置１では、信号経路切替回路３２により、ＡＤＣユニット３３毎に入力する信号を選択できるため、光学的なスリットを用いることなく多様な入力信号の組み合わせを実現することができる。
【００５７】
また、実施の形態１にかかる半導体装置１では、縦続接続された選択値保持部３５により信号経路切替回路３２に与える選択値の組み合わせを設定する。これにより、実施の形態１にかかる半導体装置１では、選択値を複数の信号経路切替回路３２に与えるための信号線を簡略化してチップ面積を削減することができる。近年、画素アレイ１８の画素数が増加しており、変換信号選択回路２０内の信号経路切替回路３２の数が数百〜数千となっており、選択値を設定するための配線を現実的に形成することができない問題も実施の形態１にかかる半導体装置１であれば解決することができる。
【００５８】
実施の形態２
実施の形態２では、実施の形態１にかかる変換信号選択回路２０の別の形態となる変換信号選択回路２０ａについて説明する。そこで、実施の形態２にかかる変換信号選択回路２０ａの具体的な回路例を説明するブロック図を図９に示す。なお、実施の形態２の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００５９】
図９に示すように、変換信号選択回路２０ａは、複数の信号経路切替回路３２に代えて、複数の信号切替制御回路４０を有する。複数の信号切替制御回路４０には、それぞれ第１のスイッチ（例えば、スイッチＳＷ４１）及び第２のスイッチ（例えば、スイッチＳＷ４２）を有する。第１のスイッチ及び第２のスイッチは実施の形態１にかかる第１のスイッチ及び第２のスイッチと同じ構成のスイッチである。
【００６０】
一方、変換信号選択回路２０ａでは、複数の信号切替制御回路４０の一部にのみ選択値保持部４１が設けられる。図９に示した例では、奇数番目の信号切替制御回路４０には選択値保持部４１が設けられ、偶数番目の信号切替制御回路４０には選択値保持部４１は設けられていない。実施の形態２にかかる変換信号選択回路２０ａでは、選択値保持部４１が設けられていない信号切替制御回路４０は、選択値保持部４１を有する信号切替制御回路４０からスイッチＳＷ４１、ＳＷ４２の開閉状態を制御する選択値を得る。つまり、実施の形態２にかかる半導体装置では、ｉ（ｉは信号切替制御回路４０の数を表す整数）列分の信号切替制御回路４０に対して１つの選択値保持部４１を設ける。
【００６１】
上記説明より、実施の形態２にかかる半導体装置は、選択値保持部４１の数を実施の形態１にかかる半導体装置１よりも少ないため、チップ面積を削減することができる。一方、ＡＤＣユニット３３の間の干渉は、２以上のＡＤＣユニット３３毎に動作が異なる場合であっても再現性は確保できるため、選択値保持部４１の数を極端に減らさなければ干渉の再現性が低下することはない。
【００６２】
実施の形態３
実施の形態３では、実施の形態１にかかる変換信号選択回路２０の別の形態となる変換信号選択回路２０ｂについて説明する。そこで、実施の形態３にかかる変換信号選択回路２０ｂの具体的な回路例を説明するブロック図を図１０に示す。なお、実施の形態３の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００６３】
図１０に示すように、変換信号選択回路２０ｂは、複数の信号経路切替回路３２に代えて、複数の信号切替制御回路５０を有する。複数の信号切替制御回路５０には、それぞれ第１のスイッチ（例えば、スイッチＳＷ５１）、第２のスイッチ（例えば、スイッチＳＷ５２）、第３のスイッチ（例えば、スイッチＳＷ５３）及び第４のスイッチ（スイッチＳＷ５４）を有する。また、実施の形態３にかかる半導体装置では、テスト信号として第１のテスト信号ＶＴ１及び第２のテスト信号ＶＴ２が用いられる。この第１のテスト信号ＶＴ１及び第２のテスト信号ＶＴ２は、例えば、テスト電圧生成回路２７が出力するものであって、互いに独立した電圧値が設定される。
【００６４】
スイッチＳＷ５１は、画素出力回路３１とＡＤＣユニット３３との間に設けられる。スイッチＳＷ５２は、第１のテスト信号ＶＴ１が一端に入力される。スイッチＳＷ５１とスイッチＳＷ５２は、互いに排他的に制御される。スイッチＳＷ５３は、第２のテスト信号ＶＴ２が一端に与えられ、ＡＤＣユニット３３が他端に接続される。スイッチＳＷ５４は、スイッチＳＷ５２とＡＤＣユニット３３との間に接続され、スイッチＳＷ５３と排他的に導通した状態に制御される。
【００６５】
また、変換信号選択回路２０ｂでは、複数の信号切替制御回路５０がそれぞれ第１の選択値保持部（例えば、選択値保持部５１）と、第２の選択値保持部（例えば、選択値保持部５２）と、を有する。選択値保持部５１は、スイッチＳＷ５１及びスイッチＳＷ５２を制御する第１の選択値を保持する。選択値保持部５２は、第３のスイッチ及び前記第４のスイッチを制御する第２の選択値を保持する。
【００６６】
そして、実施の形態３にかかる変換信号選択回路２０ｂでは、信号切替制御回路５０内においては、選択値保持部５２が出力した選択値が選択値保持部５１のデータ入力端子に入力される。また、隣接する信号切替制御回路の間では、前段の信号切替制御回路５０の選択値保持部５１が出力した選択値が後段の信号切替制御回路５０の選択値保持部５２のデータ入力端子に入力される。つまり、変換信号選択回路２０ｂでは、信号切替制御回路５０を跨いで選択値保持部５１、５２が交互に接続されるように縦続接続される。つまり、実施の形態３にかかる半導体装置では、１つの信号切替制御回路５０に対してｊビット（例えば、２ビット）分の選択値保持部４１を設ける。
【００６７】
上記説明より、実施の形態３にかかる半導体装置は、テスト信号を２つ用い、かつ、１つの選択値保持部５０内に２ビット分の選択値保持部を設けることで、ＡＤＣユニット３３への入力信号として選択できるテスト信号の数を増やすことができる。これにより、実施の形態３にかかる半導体装置では、実施の形態１にかかる半導体装置１よりも複雑な干渉パターンを検証することができる。
【００６８】
実施の形態４
実施の形態４では、実施の形態１にかかる変換信号選択回路２０の別の形態となる変換信号選択回路２０ｃについて説明する。そこで、実施の形態４にかかる変換信号選択回路２０ｃの具体的な回路例を説明するブロック図を図１１に示す。なお、実施の形態４の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００６９】
図１１に示すように、変換信号選択回路２０ｃは、複数の信号経路切替回路３２に代えて、複数の信号切替制御回路６０を有する。複数の信号切替制御回路６０には、それぞれ第１のスイッチ（例えば、スイッチＳＷ６１）から第４のスイッチ（例えば、スイッチＳＷ６２）を有する。第１のスイッチから第４のスイッチは実施の形態３にかかる第１のスイッチから第４のスイッチと同じ構成のスイッチである。
【００７０】
一方、変換信号選択回路２０ｃでは、複数の信号切替制御回路６０の一部にのみ選択値保持部６１、６２が設けられる。この選択値保持部６１、６２は、実施の形態３で説明した選択値保持部５１、５２と同じものである。図１１に示した例では、奇数番目の信号切替制御回路６０には選択値保持部６１が設けられ、偶数番目の信号切替制御回路６０には選択値保持部６１、６２は設けられていない。実施の形態４にかかる変換信号選択回路２０ｃでは、選択値保持部６１、６２が設けられていない信号切替制御回路６０は、選択値保持部６１を有する信号切替制御回路６０からスイッチＳＷ６１〜ＳＷ６４の開閉状態を制御する選択値を得る。つまり、実施の形態４にかかる半導体装置では、ｉ（ｉは信号切替制御回路４０の数を表す整数）列分の信号切替制御回路６０に対してｊビット分の選択値保持部を用いる。
【００７１】
上記説明より、実施の形態４にかかる半導体装置は、実施の形態３にかかる半導体装置と同様に、複雑なパターンによる干渉評価を可能とすると共に、チップ面積を削減することができる。一方、ＡＤＣユニット３３の間の干渉は、２以上のＡＤＣユニット３３毎に動作が異なる場合であっても再現性は確保できるため、選択値保持部４１の数を極端に減らさなければ干渉の再現性が低下することはない。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００７３】
１  半導体装置
１０  発振回路
１１  バイアス電圧生成回路
１２  ＤＡＣコア
１３  ランプ波信号生成回路
１４  読み出しタイミングジェネレータ
１５  変換タイミングジェネレータ
１６  画素駆動回路
１７  バッファ回路
１８  画素アレイ
１９  列選択回路
２０  変換信号選択回路
２１  カラムＡＤＣ
２２  データ転送部
２３  直交メモリ
２４  信号処理回路
２５  出力インタフェース
２６  テスト制御回路
２７  テスト電圧生成回路
２８  信号切替制御回路
３１  画素出力回路
３２  信号経路切替回路
３３  ＡＤＣユニット
３４  論理回路
３５  選択値保持部
４０  信号切替制御回路
４１  選択値保持部
５０  信号切替制御回路
５１  選択値保持部
５２  選択値保持部
６０  信号切替制御回路
６１  選択値保持部
６２  選択値保持部
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2017060071.tif 000008
【図７】
2017060071.tif 000009
【図８】
2017060071.tif 000010
【図９】
2017060071.tif 000011
【図１０】
2017060071.tif 000012
【図１１】
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