(57)【要約】【課題】単純な構成を用いて、孔の開口境界のビア角エッヂを除去する半導体基板の製造方法を提供すること。【解決手段】半導体基板の製造方法は、半導体基板（シリコン基板１０）の一方の面に第１のエッチングマスクを形成する工程と、第１のエッチングマスクを用いて半導体基板に孔を形成する工程と、一方の面側に第２のエッチングマスク（フォトレジスト層１８）を形成する工程と、第２のエッチングマスクを用いて、一方の面と前記孔の側壁とのなす角度が、孔の側壁の上部より下部の方が大きい孔を形成するエッヂトリミングを行う工程と、を有する。第２のエッチングマスクを形成する工程は、エッヂトリミング実行中に、一方の面と孔の側壁との境界１０３が露出するように、第２のエッチングマスクを塗布する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の一方の面に第１のエッチングマスクを形成する工程と、
前記第１のエッチングマスクを用いて前記半導体基板に孔を形成する工程と、
前記一方の面側に第２のエッチングマスクを形成する工程と、
前記第２のエッチングマスクを用いて、前記一方の面と前記孔の側壁とのなす角度が、前記孔の側壁の上部より下部の方が大きい孔を形成するエッヂトリミングを行う工程と、を備え、
前記第２のエッチングマスクを形成する工程は、前記エッヂトリミング実行中に、前記一方の面と前記孔の側壁との境界が露出するように、前記第２のエッチングマスクを塗布する、半導体基板の製造方法。
【請求項２】
前記第２のエッチングマスクを形成する工程は、露光及び現像処理を含まない、請求項１記載の半導体基板の製造方法。
【請求項３】
前記第２のエッチングマスクは、前記境界を含む領域の膜厚が他の領域より薄くなるように塗布される、請求項１または２記載の半導体基板の製造方法。
【請求項４】
前記第２のエッチングマスクは、半導体基板の表面の一部が露出するように塗布される、請求項１乃至３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記第２のエッチングマスクは、前記境界の少なくとも一部が露出するように塗布される、請求項１乃至４のいずれか一項に記載の半導体基板の製造方法。
【請求項６】
前記第２のエッチングマスクは、液相成膜法によって形成される、請求項１乃至５のいずれか一項に記載の半導体基板の製造方法。
【請求項７】
前記孔を形成する工程及び前記エッヂトリミングを行う工程は、エッチングガスによる等方性ドライエッチングによって行われる、請求項１乃至６のいずれか一項に記載の半導体基板の製造方法。
【請求項８】
前記孔を形成する工程及び前記エッヂトリミングを行う工程は、フッ化炭素、六フッ化硫黄、及び酸素Ｏ２のうちの少なくとも一つを含むエッチングガスを用いたドライエッチングによって行われる、請求項１乃至７のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関する。
【背景技術】
【０００２】
半導体産業において、携帯電話をはじめとする電気精密機器の小型化・軽量化に伴い、これに搭載される集積回路（ＩＣ）も小型化・軽量化および高機能化が進められている。最近注目されている技術として、シリコン貫通ビア（ＴＳＶ： Through Silicon Via、シリコン貫通電極）がある。ＴＳＶは、半導体基板の裏表を貫通する貫通孔を形成し、これを利用して貫通電極を形成する。そのため、ＴＳＶは、積層基板間の電気的接続をウェハレベルで実現することにより、小型化・軽量化を可能し、さらに、配線距離を短縮することにより、機能高速化にも貢献している。
【０００３】
ＴＳＶを構成する孔（ビアホール）には、様々な形状が想定されるが、円錐状のテーパーを有する形状が用いられることが多い。これは、孔の側壁（側面）に絶縁膜、および導電金属膜を成膜する際、被覆性を向上させるためである。このような孔の形成には、ウェットエッチングやドライエッチングが用いられる。しかし、一般的なウェットエッチングやドライエッチングのノンボッシュプロセスでは、シリコン結晶方位により、孔のテーパー角が制限されるため（例えば、５５度程度）、孔の開口境界でビア角エッヂが形成される。このため、絶縁膜や導電膜等の成膜工程において、ビア間での電気的ショート、オープン、リーク、もしくは成膜不良が生じる。
【０００４】
上述した問題を解決するため、例えば、特許文献１には、ビア構造とそれを製造するビアエッチングプロセスが開示されている。この技術では、半導体基板にハードマスク層、フォトレジスト層を順に形成し、フォトレジスト層に形成した第一開口を用いて、ハードマスク層に第二開口を形成して半導体基板の一部を露出させ、エッチングによりビアを形成する。その後、トリミングプロセスを実行して、ハードマスク層中の第二開口の傾斜した表面とビアの内表面とをスムースに接続し、ビアの側壁とビアのビア角をエッチングする。
しかしながら、特許文献１に開示された方法は、テーパー状の側壁の形成に多層構造を用いているため、製造工程が複雑になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、単純な構成を用いて、孔の開口境界のビア角エッヂを除去する半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明に係る半導体基板の製造方法は、半導体基板の一方の面に第１のエッチングマスクを形成する工程と、前記第１のエッチングマスクを用いて前記半導体基板に孔を形成する工程と、前記一方の面側に第２のエッチングマスクを形成する工程と、前記第２のエッチングマスクを用いて、前記一方の面と前記孔の側壁とのなす角度が、前記孔の側壁の上部より下部の方が大きい孔を形成するエッヂトリミングを行う工程と、を備える。前記第２のエッチングマスクを形成する工程は、前記エッヂトリミング実行中に、前記一方の面と前記孔の側壁との境界が露出するように、前記第２のエッチングマスクを塗布する。
【発明の効果】
【０００７】
本発明によれば、単純な構成を用いて、孔の開口境界のビア角エッヂを除去する半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る半導体基板の製造方法を表すフローチャートである。
【図２】ビア形成プロセスにおけるフォトレジスト塗布工程について説明する図である。
【図３】ビア形成プロセスにおけるパターン露光工程について説明する図である。
【図４】ビア形成プロセスにおけるビアエッチング工程について説明する図である。
【図５】ビア形成プロセスによって形成されたビアホールについて説明する図である。
【図６】ビア形成プロセス後における絶縁膜の被覆性について説明する図である。（Ａ）は、絶縁膜の膜厚が薄い、もしくは液相成膜時の粘性が低い場合のビア被覆性を示す図であり、（Ｂ）は、絶縁膜の膜厚が厚い、もしくは液相成膜時の粘性が高い場合のビア被覆性を示す図である。
【図７】スプレーコーターによってビアホールに塗布されたフォトレジスト層について説明する図である。（Ａ）は、フォトレジスト層の断面プロファイルを示し、（Ｂ）は、シリコン基板表面とフォトレジストとの接触角が大きい場合の断面プロファイルを示し、（Ｃ）は、接触角が小さい場合の断面プロファイルを示す図である。
【図８】ビア角エッヂトリミング実施後のフォトレジスト層およびビアホールの形状を説明する図である。（Ａ）は、フォトレジスト層およびビアホールのプロファイルを表す図であり、（Ｂ）は、シリコン基板の表面とビア側壁とがなす角を説明する図である。
【図９】ビア角エッヂトリミング後の絶縁膜の被覆性について説明する図である。（Ａ）は、フォトレジストを除去してビアホールに絶縁膜を成膜した様子を表し、（Ｂ）は、フォトレジストを残留させたまま、ビアホールに絶縁膜を成膜した様子を表す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１０】
図１は、一実施形態に係る半導体基板の製造方法を表すフローチャートである。一実施形態の半導体基板の製造方法は、ＴＳＶを構成する、テーパー状の側壁を有する孔（ビアホール）を形成する方法であり、孔を半導体基板に形成するビア形成プロセス（Ｓ３１からＳ３３）、ビア角エッヂを取り除くエッヂトリミングプロセス（Ｓ３４、Ｓ３５）、及び成膜プロセス（Ｓ３６）を含む。
【００１１】
一実施形態の半導体基板の製造方法は、エッヂトリミングプロセスに以下の特徴がある。エッヂトリミングプロセスで用いるエッチングマスクは、エッヂトリミングプロセス実行中に、半導体基板の一方の面と孔の側壁との境界が露出するように塗布される。これは、エッチングマスクとなるフォトレジストをスプレーコーター等の液相成膜法によって、孔の表面に塗布した場合、表面張力の働きによってビア角エッヂにおける半導体基板とフォトレジストとの接触角が小さくなり、ビア角エッヂ周辺のみフォトレジストを薄膜化させることに着目したものである。その後、塗布したエッチングマスクへドライエッチングを実施することにより、ビア角エッヂ周辺のみ半導体基板を露出させる。
これにより、半導体基板の一方の面と孔の側壁との境界に形成されるビア角エッヂを除去することを可能にする。加えて、エッチングマスクをレジストの塗布のみで形成し、露光及び現像工程を省略することを可能にする。なお、トリミングプロセスの詳細については後述する。
【００１２】
本明細書では、「孔」または「ビアホール」は、ＴＳＶを構成する貫通孔となる孔（穴）であり、半導体基板の一方の面（表面）に向かうに従って孔径の広がるテーパー状の側壁を有する形状を有する。また、「孔」または「ビアホール」を特に区別しないで用いる。
「半導体基板の一方の面」は、エッチングマスクが形成される側の半導体基板の面であり、「半導体基板の表面」と記載することもある。
「ビア角」は、半導体基板の一方の面（一方の面に平行な面を含む）と、孔の側壁とがなす角度であり、直角または９０度未満の鋭角である。
「ビア角エッヂ」は、半導体基板の一方の面と孔の側壁とが交わる境界に形成される縁であり、言い換えると、半導体基板の表面に形成された孔の開口縁である。
【００１３】
以下、図面を参照して、一実施形態に係る半導体基板の製造方法を説明する。まず、図２乃至５を参照して、ビア形成プロセスを説明する。
図２は、フォトレジスト塗布工程（図１のＳ３１）について、図３は、パターン露光工程（図１のＳ３２）について、図４は、ビアエッチング工程（図１のＳ３３）について説明する図である。また、図５は、ビア形成プロセスによって形成されたビアホールについて説明する図である。
一実施形態では、半導体基板の一例として、シリコン（Si）から構成されるシリコン基板を用いて説明するが、これに限られるわけではない。半導体基板は、ガリウム砒素（GaAs）、ガリウム砒素リン（GaAsP）、リン化インジウム（InP）、ガリウムアルミニウム砒素（GaAlAs）、インジウムガリウムリン化物（InGaP）などで構成されてもよい。
【００１４】
まず、フォトレジスト塗布工程（図１のＳ３１）を行う。
図２は、フォトレジスト塗布工程におけるシリコン基板１０及びフォトレジスト層１２の断面図を表す。フォトレジスト層１２は、シリコン基板１０上に、例えば、スピンコーターによってフォトレジストを均一に塗布し、プリベークによってフォトレジストを固化させて形成する。このとき、フォトレジスト層１２は、ドライエッチング工程における選択比を考慮して膜厚５から１５マイクロメートル（μｍ）となるように、フォトレジストを塗布する。なお、一般的なレジスト膜厚と比較して厚膜となるため、粘性０．２Ｐａ・ｓ（２００ｃｐ）以上のフォトレジストを用いることが好ましい。
【００１５】
次に、パターン露光・現像工程（図１のＳ３２）を行う。
図３は、パターン露光工程におけるシリコン基板１０、フォトレジスト層１２、及びフォトマスク１４の断面図を表す。ビアホールの開口パターンを描画したフォトマスク１４をフォトレジスト層１２と密着させ、光を照射することによって、フォトレジスト層１２を感光させる。露光量はフォトレジスト層１２の膜厚に応じて適宜調整する。その後、現像工程によって感光したフォトレジストを除去し、ポストベークすることでリソグラフィー工程が完了する（第１のエッチングマスク形成）。
【００１６】
パターン露光・現像工程後、ビアエッチング工程（図１のＳ３３）を行う。
図４は、ビアエッチング工程（図１のＳ３３）におけるシリコン基板１０及びフォトレジスト層１２（第１のエッチングマスク）の断面図を表す。本実施形態では、一例として、ビアエッチングは、反応性イオンによるドライエッチングを用いる。また、ドライエッチングは、ビア側壁として、傾斜角のついたテーパー状のビアホールを形成するために、レジストパターンに対して垂直に異方性エッチングを行う所謂ボッシュプロセスではなく、等方性エッチングを行うノンボッシュプロセスを採用する。エッチングプロセスは、エッチング装置内において、フッ化炭素ＣｘＦｙ（例えば八フッ化シクロブタンＣ４Ｆ８）、六フッ化硫黄ＳＦ６、および酸素Ｏ２のうち少なくとも１つを含むエッチングガスを用いて、ドライエッチングを行うことが好ましい。エッチング時の圧力は、例えば、５から１０Ｐａ、バイアスは、例えば、２０００から３０００ＷのＲＦバイアス電力とすることが好ましい。エッチング完了後は、レジストマスクの開口パターンよりもエッチング開口面のほうが後退する。
【００１７】
上述したように、ビアエッチング工程では、ノンボッシュプロセスエッチングによって等方的にエッチングすることによって、エッチング側壁が傾斜したテーパーエッチングが可能になる。加えて、フッ化炭素（ＣｘＦｙ）によって側壁に保護膜を形成し、酸素（Ｏ２）によってフッ化炭素重合体（ＣｘＦｙ重合体）を分解し、六フッ化硫黄（ＳＦ６）によってシリコンエッチングするというプロセスを混合気体によってマクロ的に行うことで、テーパーエッチングを実現することができる。
【００１８】
図５は、ビアホールが完成したシリコン基板１０の断面図を表す。残存したフォトレジストを除去することにより、ビア形成プロセスが完了する。ビアホールの形状は、ビアボトムよりビアトップの開口径のほうが大きくなるようにエッチングされる。ビアボトムの大きさは、孔の底になる面の大きさであり、ビアトップの開口径は、半導体基板の表面に形成された開口縁の径である。ビアホールの深さは、数十から数百マイクロメートルであってもよい。ビアホールの側面であるビア側壁１０１の表面粗さは特に制限しないが、絶縁膜および導電膜の被覆性、密着性が保たれる程度に滑らかにすればよい。
【００１９】
次に、エッヂトリミングプロセス（図１のＳ３４、Ｓ３５）について、図６乃至８を参照して説明する。ここでまず、ビア角エッジを有する半導体基板に絶縁膜を被膜するときの被膜状態について説明する。
図６は、ビア形成プロセス後に半導体基板の表面およびビア側壁に絶縁膜を成膜した際の、絶縁膜の被覆状態を表す。絶縁膜の成膜方法は、スプレー塗布などの液相成膜法や、ＰＶＤ（Physical Vapor Deposition）、ＣＶＤ（Chemical Vapor Deposition）などの気相成膜法等、特に限定しない。絶縁膜の材料は、ＳｉＯ２、ＳｉＯＦ等の無機系、あるいはパリレン系やポリアリルエーテル系等の有機系、あるいは有機・無機ハイブリッド系、その他絶縁性のある材料ならば問わない。
図６（Ａ）は、絶縁膜１６の膜厚が薄い、もしくは液相成膜時の粘性が低い場合のビア被覆性を示す。この場合、図の符号２０１で示すビア角エッヂ部分は、絶縁膜１６の膜厚が薄くなる傾向がある。このような絶縁膜成膜プロセスの後に導電膜を成膜すると、露出した絶縁膜１６の下のシリコン基板１０と、導電膜との電気的ショートやリークが問題となる。
図６（Ｂ）は、絶縁膜１６の膜厚が厚い、もしくは液相成膜時の粘性が高い場合のビア被覆性を示す。この場合、図の符号２０２で示すビア角エッヂ部分では、絶縁膜１６の膜厚が厚くなり、図に示すような突起構造を形成する可能性がある。このような絶縁膜成膜プロセスの後に導電膜を成膜すると、絶縁膜１６の突起付近では導電膜による被覆性が十分ではなく、導電膜の不連続が発生してしまう可能性があり、電気的オープンが問題となる。
【００２０】
上述したように、半導体基板にビア角エッヂが存在すると、ビア形成プロセス後の工程、特に成膜工程で問題が生じる可能性がある。このため、ビア角エッヂは、成膜工程を開始する前に除去（トリミング）されることが望ましい。
ドライエッチングによってビア角のみトリミングする場合には、エッチングマスクであるフォトレジストを塗布し、トリミングする部分を開口すればよい。しかし、通常のフォトリソグラフィー工程ではフォトレジストへ開口パターンを形成するときに、露光・現像の工程（例えば、図１のステップＳ３２の工程）を行うことから、開口部を形成するための工程を追加すると、工数が増加する。
そこで、本実施形態では、トリミング工程（図１のＳ３５）で用いるエッチングマスク（第２のエッチングマスク）を、フォトレジスト（トリミングレジスト）塗布工程（図１のＳ３４）のみで行う。具体的には、スプレーコーター等の液相成膜法を用いたフォトレジスト塗布により、液体の表面張力の性質を利用して露光・現像のステップを踏まずにトリミングする領域のみ開口させる。液相成膜法による表面張力の働きを利用することにより、露光・現像工程を用いずにビアホールの開口付近（ビア開口境界付近）のシリコン基板が露出するようなエッチングマスクのプロファイルを形成することが可能になる。
【００２１】
図７は、スプレーコーターによってビアホールを含むシリコン基板の表面に塗布されたフォトレジスト層について説明する図である。図７（Ａ）は、フォトレジスト層の断面プロファイルを示している。フォトレジストをスプレー塗布することで、シリコン基板１０の表面とビアホール内（ビア側壁、底）とにフォトレジストが被覆される。その際、シリコン基板１０に着弾するフォトレジストは液体状態であるため、シリコン基板１０の表面とビア側壁との境界１０３（以降適宜、「ビア開口境界」とも記載する）において、フォトレジストに表面張力が働く。
ここで、フォトレジストの表面張力について、図７（Ｂ）、（Ｃ）を参照して説明する。図７（Ｂ）、（Ｃ）は、フォトレジスト層１８の断面プロファイルを表す、ビア開口境界周辺の部分断面図である。図７（Ｂ）は、シリコン基板１０の表面とフォトレジスト層１８との接触角が大きい（例えば、接触角θ１が９０度より大きい）場合であり、図７（Ｃ）は、接触角が小さい（例えば、接触角θ２が９０度以下）場合である。
【００２２】
シリコン基板１０の表面とビア側壁の境界１０３付近におけるフォトレジスト層１８のプロファイルに注目すると、接触角の大きさに応じてフォトレジスト層１８の膜厚に次のような差が生じる。接触角が大きい（θ１＞９０°）場合には、フォトレジストがビア開口境界付近で大きく盛り上がり、ビア開口境界以外のシリコン基板１０の平面部におけるフォトレジスト層１８と比較しても膜厚にあまり変化がない。一方、接触角が小さい（θ２≦９０°）場合には、シリコン基板１０の表面がいわゆる“ぬれた状態”となり、ビア開口境界付近におけるフォトレジスト層１８の膜厚は、ビア開口境界以外のシリコン基板１０の平面部におけるフォトレジスト膜厚と比較しても、相対的に非常に薄くなる。つまり、フォトレジストの粘度を調整し、接触角を小さくすることで、ビア開口境界付近とビア開口境界以外のシリコン基板１０の平面部でフォトレジスト層１８の膜厚差が生じるため、ドライエッチングが進むにつれてビア開口境界付近のみシリコン基板１０が露出していき、ビア角エッヂのトリミングが可能となる。
【００２３】
上述したように、フォトレジスト塗布工程（第２のエッチングマスク形成工程）は、その後のトリミング工程を実行している間に、シリコン基板１０の表面とビア側壁との境界が露出するように、フォトレジストを塗布する。エッチングマスクを形成する際、ビア開口境界付近のシリコン基板１０が露出するようなマスクプロファイルにすることで、ビア開口境界付近から徐々にエッチングが進行し、ビア角エッヂのみがトリミングされる効果を奏する。
なお、スプレーコーターで塗布した際のフォトレジスト層１８のプロファイルは、ビア開口境界付近のフォトレジスト膜厚が非常に薄くなるようなプロファイルであれば問題なく、図示した形状には限定しない。また、フォトレジスト層１８は、トリミング工程でビア角エッヂが除去されるように塗布されていればよく、例えば、境界１０３付近でシリコン基板１０の表面の一部（例えば、境界１０３の一部）が露出するように塗布されてもよい。
【００２４】
次に、トリミング工程（図１のＳ３５）では、塗布されたエッチングマスクを用いて、ビア角エッヂを除去する。
図８（Ａ）は、ビア角エッヂのトリミングを実施後のフォトレジスト層１８およびビアホールのプロファイルを示している。ビア角エッヂのトリミングはビアエッチング同様、反応性イオンによるドライエッチングを用い、エッチング装置内において、フッ化炭素ＣｘＦｙ（例えば八フッ化シクロブタンＣ４Ｆ８）、六フッ化硫黄ＳＦ６、および酸素Ｏ２のうち少なくとも１つを含むエッチングガスを用いて実施される。
ドライエッチングが開始されると、シリコン基板１０は、ビア開口境界付近のフォトレジスト膜厚の薄い部分から徐々に露出し、シリコン基板１０のエッチングが進行するに従い、ビア角エッヂ周辺に等方性エッチングが施される。図８にトリミング部１０５として示すように、シリコン基板１０は、エッチングによってビア角エッヂの一部のみが除去される。
トリミング工程により、シリコン基板１０の表面とビア側壁とのなす角度が、ビア側壁の上部より下部の方が大きい孔を形成する。
【００２５】
図８（Ｂ）は、ビアホール周辺の部分断面図であり、シリコン基板１０の表面とビア側壁１０１とがなす角（ビア角）を説明する図である。ビア角α１、α２は、シリコン基板１０の表面または表面と平行な面とビア側壁１０１とのなす角である。図８（Ｂ）に示すように、ビア側壁１０１の上部のビア角α１は、下部のビア角α２より小さい。これは、トリミング工程によりビア角エッヂを取り除くと、ビア側壁１０１の上部の傾きが、下部よりも小さくなり、角度差が生じるからである。
なお、フォトレジストおよびトリミングされたビアホールのプロファイルは、エッチング後にビアホールの傾斜角が段階的に変化するプロファイルであれば問題なく、図示したトリミング形状に限定されない。
【００２６】
成膜工程（図１のＳ３６）は、形成したビアホールに絶縁膜や導電膜等を被膜する。
図９は、ビア角エッヂトリミング後の絶縁膜の被覆性について説明する図である。図９（Ａ）は、ビア形成プロセス及びトリミングプロセスの後に、フォトレジストをアッシング除去し、ビアホールに絶縁膜１６を成膜した様子を表す。ビア側壁とシリコン基板１０表面が、ビア角エッヂのトリミング前よりも滑らかに接続されていることによって、絶縁膜１６の被覆も滑らかになり、図６（Ａ）、図６（Ｂ）に示すような絶縁膜１６の被覆ムラや不連続性といった異常は起きにくくなる。また、図９（Ｂ）は、ビア形成プロセス及びトリミングプロセスの後に、フォトレジストをアッシング除去せずに残留させたまま、ビアホールに絶縁膜を成膜した様子を表す。このように、フォトレジストをアッシング除去せずに、その上から追加で絶縁膜を成膜するような工程省略をしてもよい。
【００２７】
以上説明したように、本実施形態の半導体基板の製造方法では、単純な構成を用いて、ビアホール開口付近のビア角エッヂを除去し、ウェハ表面とビア側壁をなめらかに接続するようなテーパー状のビアホールのプロファイルを形成することができる。加えて、トリミングプロセスで用いる第２のエッチングマスクの形成には、現像・露光工程を省略できることから、工程数や処理時間などの製造コスト増加を抑制することが可能になる。
【００２８】
また、最近注目されている、ＴＳＶを採用するウェハレベルパッケージは、チップ間配線を含む実装工程を、ウェハレベル半導体プロセスを用いた高精度アライメントによって実現する。これにより、デバイスの小型化・軽量化、および一括生産による低コスト化を達成している。
本実施形態の半導体基板の製造方法は、複雑な多層構造等を形成しない単純構成を用いているため、当該半導体プロセスに容易に適用することが可能であるとともに、ビア角エッヂのトリミングをエッチングマスクの塗布及びエッチングという少ない工程で実現することから、低コスト化に寄与することが期待できる。
さらに、ＴＳＶを採用したウェハレベルパッケージでは、基板の裏表を貫通電極によって最短距離で接続し、配線距離を短縮することによって、機能高速化にも貢献している。本実施形態の半導体基板の製造方法は、多層構造等を用いない単純構成でビア角エッヂのトリミングを実現することから、配線距離の短縮にも適している。
【００２９】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【符号の説明】
【００３０】
１０  シリコン基板
１２、１８  フォトレジスト層
１４  フォトマスク
１６  絶縁膜
１０１  ビア側壁
１０３  境界
１０５  トリミング部
２０１、２０２  ビア角エッヂ部分
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特許５５６２０８７号公報
【図１】
2017092238.tif 000003
【図２】
2017092238.tif 000004
【図３】
2017092238.tif 000005
【図４】
2017092238.tif 000006
【図５】
2017092238.tif 000007
【図６】
2017092238.tif 000008
【図７】
2017092238.tif 000009
【図８】
2017092238.tif 000010
【図９】
2017092238.tif 000011