(57)【要約】【課題】面積の縮小が可能な半導体装置または記憶装置を提供する。または、記憶容量の大きい半導体装置または記憶装置を提供する。または、動作速度の速い半導体装置または記憶装置を提供する。または、消費電力の低い半導体装置または記憶装置を提供する。【解決手段】第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、センスアンプ回路、デコーダ、昇圧回路、レベルシフタ、バッファ回路を有し、第１の配線はバッファ回路と、第１のトランジスタの第２のゲート電極に電気的に接続され、第２の配線はセンスアンプ回路と、第２のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は第１の容量素子の一方の電極に電気的に接続される半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、バッファ回路、およびセンスアンプ回路を有し、
前記第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜とを有し、
前記第２のトランジスタは、酸化物半導体膜を有し、
前記第１のトランジスタが有する前記酸化物半導体膜は、前記第１のゲート電極と前記第２のゲート電極に挟まれる領域を有し、
前記第１のゲート絶縁膜は、前記第１のトランジスタが有する前記酸化物半導体膜と、前記第１のゲート電極と、に挟まれる領域を有し、
前記第２のゲート絶縁膜は、前記第１のトランジスタが有する前記酸化物半導体膜と、前記第２のゲート電極と、に挟まれる領域を有し、
前記第２のゲート絶縁膜は、酸化ハフニウム、酸化アルミニウム、および窒化シリコンのうち、少なくとも一を有し、
前記第１の配線は、前記バッファ回路に電気的に接続され、
前記第１のトランジスタの第２のゲート電極は、前記第１の配線に電気的に接続され、
前記第２の配線は、前記センスアンプ回路に電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の一方は前記第１の容量素子の一方の電極に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は前記第２の配線に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方は前記第１の容量素子の一方の電極に電気的に接続される半導体装置。
【請求項２】
請求項１において、
前記半導体装置は、デコーダと、レベルシフタと、昇圧回路と、を有し、
前記レベルシフタは、前記昇圧回路に電気的に接続され、
前記バッファ回路は、前記レベルシフタに電気的に接続され、
前記レベルシフタは、前記バッファ回路を介して第１の電位、第２の電位および第３の電位を出力する機能を有し、
前記第１のトランジスタが有する前記第２のゲート電極には、前記第１の電位、前記第２の電位および前記第３の電位より選択されるいずれか一が与えられ、
前記第１のトランジスタが有する前記第２のゲート電極に前記第１の電位または前記第２の電位を与えて前記第２のゲート絶縁膜に電荷を捕獲させ、
前記第１のトランジスタが有する前記第２のゲート電極に前記第３の電位を与えて前記第２のトランジスタをオフ状態とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第２のゲート絶縁膜は、第１の層と、第１の層上に設けられる第２の層と、を有し、
前記第１の層および前記第２の層はそれぞれ、酸化ハフニウム、酸化アルミニウム、または窒化シリコンのうち少なくとも一から選ばれる材料を有する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一に記載の半導体装置を有する記憶装置。
【請求項５】
請求項１乃至請求項３のいずれか一項に記載の半導体装置、又は請求項４に記載の記憶装置と、
表示部、マイクロホン、スピーカ、又は操作キーと、を有する電子機器。
【請求項６】
第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、第１の回路、およびセンスアンプ回路を有し、
前記第１の回路は、デコーダと、レベルシフタと、バッファ回路と、昇圧回路と、を有し、
前記第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜と、を有し、
前記第２のトランジスタは、酸化物半導体膜を有し、
前記第１のトランジスタが有する前記酸化物半導体膜は、前記第１のゲート電極と前記第２のゲート電極に挟まれる領域を有し、
前記第１のゲート絶縁膜は、前記第１のトランジスタが有する前記酸化物半導体膜と、前記第１のゲート電極と、に挟まれる領域を有し、
前記第２のゲート絶縁膜は、前記第１のトランジスタが有する前記酸化物半導体膜と、前記第２のゲート電極と、に挟まれる領域を有し、
前記レベルシフタは、前記昇圧回路に電気的に接続され、
前記バッファ回路は、前記レベルシフタに電気的に接続され、
前記第１の配線は、前記バッファ回路に電気的に接続され、
前記第１のトランジスタの第２のゲート電極は、前記第１の配線に電気的に接続され、
前記第２の配線は、前記センスアンプ回路に電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の一方は前記第１の容量素子の一方の電極に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は前記第２の配線に電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方は前記第１の容量素子の一方の電極に電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方と前記第２のゲート電極との間に第１の電位差を設けることにより、前記第２のゲート絶縁膜に電荷を捕獲させる第１のステップと、
前記第２のトランジスタをオン状態して前記第２のトランジスタのソース電極またはドレイン電極の他方に電荷を蓄積する第２のステップと、
前記第２のトランジスタをオフ状態とすることにより前記第２のトランジスタのソース電極またはドレイン電極の他方に電荷を保持する第３のステップと、を有する半導体装置の動作方法。
【請求項７】
請求項６において、
前記レベルシフタは、前記バッファ回路を介して第１の電位、第２の電位、および第３の電位を出力する機能を有し、
前記第１のトランジスタが有する前記第２のゲート電極には、前記第１の電位、第２の電位および第３の電位より選択されるいずれか一が与えられ、
前記第１のステップにおいて、前記第１のトランジスタが有する前記第２のゲート電極には、前記第１の電位または前記第２の電位が与えられ、
前記第３のステップにおいて、前記第１のトランジスタが有する前記第２のゲート電極には、前記第３の電位が与えられる半導体装置の動作方法。
【請求項８】
請求項７において、
前記第１のトランジスタのソース電極またはドレイン電極の他方と前記第２のゲート電極との間に第２の電位差を設け、前記第１のトランジスタのソース電極とドレイン電極の間の電流を測定する第４のステップを有し、
前記第２の電位差は、前記第１の電位差よりも小さい、半導体装置の動作方法。
【請求項９】
請求項７または請求項８において、
前記第２のゲート絶縁膜は、酸素と、ハフニウムと、を有する半導体装置の動作方法。
【請求項１０】
請求項７または請求項８において、
前記第２のゲート絶縁膜は、アルミニウムと、酸素と、を有する半導体装置の動作方法。
【請求項１１】
請求項７または請求項８において、
前記第２のゲート絶縁膜は、シリコンと、窒素と、を有する半導体装置の動作方法。
【請求項１２】
請求項７または請求項８において、
前記第２のゲート絶縁膜は、第１の層と、第１の層上に設けられる第２の層と、を有し、
前記第１の層および前記第２の層はそれぞれ、酸化ハフニウム、酸化アルミニウム、または窒化シリコンのうち少なくとも一から選ばれる材料を有する半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置または記憶装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、回路基板、電子機器、それらの駆動方法、又は、それらの製造方法に関する。
【背景技術】
【０００３】
情報量の増大により、記憶装置の重要性は高まっている。また、携帯して利用できる端末においても記憶容量増大へのニーズは高まっており、記憶装置を有する回路、および他の機能を有する回路の集積化が求められている。特許文献１および特許文献２には、電荷蓄積用絶縁膜を用いた記憶素子の一例が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５４５１号公報
【０００５】
【特許文献２】国際公開２０１１／０５５４３３号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、新規な半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、面積の縮小が可能な半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、記憶容量の大きい半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、動作速度の速い半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、消費電力の低い半導体装置または記憶装置の提供を課題の一つとする。
【０００７】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、バッファ回路、およびセンスアンプ回路を有し、第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜と、を有し、第２のトランジスタは、酸化物半導体膜を有し、第１のトランジスタが有する酸化物半導体膜は、第１のゲート電極と第２のゲート電極に挟まれる領域を有し、第１のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第１のゲート電極と、に挟まれる領域を有し、第２のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第２のゲート電極と、に挟まれる領域を有し、第２のゲート絶縁膜は、酸化ハフニウム、酸化アルミニウム、および窒化シリコンのうち、少なくとも一を有し、第１の配線は、バッファ回路に電気的に接続され、第１のトランジスタの第２のゲート電極は、第１の配線に電気的に接続され、第２の配線は、センスアンプ回路に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は第２の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は第１の容量素子の一方の電極に電気的に接続される半導体装置である。
【０００９】
または、本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、バッファ回路、センスアンプ回路、デコーダ、レベルシフタ、および昇圧回路を有し、第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜と、を有し、第２のトランジスタは、酸化物半導体膜を有し、第１のトランジスタが有する酸化物半導体膜は、第１のゲート電極と第２のゲート電極に挟まれる領域を有し、第１のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第１のゲート電極と、に挟まれる領域を有し、第２のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第２のゲート電極と、に挟まれる領域を有し、レベルシフタは、昇圧回路に電気的に接続され、バッファ回路は、レベルシフタに電気的に接続され、レベルシフタは、バッファ回路を介して第１の電位、第２の電位および第３の電位を出力する機能を有し、第１のトランジスタが有する第２のゲート電極には、第１の電位、第２の電位および第３の電位より選択されるいずれか一が与えられ、第１のトランジスタが有する第２のゲート電極に前記第１の電位または前記第２の電位を与えて第２のゲート絶縁膜に電荷を捕獲させ、第１のトランジスタが有する第２のゲート電極に第３の電位を与えて前記第２のトランジスタをオフ状態とし、第１の配線は、バッファ回路に電気的に接続され、第１のトランジスタの第２のゲート電極は、第１の配線に電気的に接続され、第２の配線は、センスアンプ回路に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は第２の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は第１の容量素子の一方の電極に電気的に接続される半導体装置である。
【００１０】
上記記載において、第２のゲート絶縁膜は、酸素と、ハフニウムと、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、アルミニウムと、酸素と、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、シリコンと、窒素と、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、第１の層と、第１の層上に設けられる第２の層と、を有し、第１の層および第２の層はそれぞれ、酸化ハフニウム、酸化アルミニウム、または窒化シリコンのうち少なくとも一から選ばれる材料を有することが好ましい。
【００１１】
または、本発明の一態様は、上記のいずれか一に記載の半導体装置を有する記憶装置である。
【００１２】
または、本発明の一態様は、上記のいずれか一に記載の半導体装置、又は上記に記載の記憶装置と、表示部、マイクロホン、スピーカ、又は操作キーと、を有する電子機器である。
【００１３】
または、本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、第１の回路、およびセンスアンプ回路を有し、第１の回路は、デコーダと、レベルシフタと、バッファ回路と、昇圧回路と、を有し、第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜と、を有し、第２のトランジスタは、酸化物半導体膜を有し、第１のトランジスタが有する酸化物半導体膜は、第１のゲート電極と第２のゲート電極に挟まれる領域を有し、第１のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第１のゲート電極と、に挟まれる領域を有し、第２のゲート絶縁膜は、第１のトランジスタが有する酸化物半導体膜と、第２のゲート電極と、に挟まれる領域を有し、レベルシフタは、昇圧回路に電気的に接続され、バッファ回路は、レベルシフタに電気的に接続され、第１の配線は、バッファ回路に電気的に接続され、第１のトランジスタの第２のゲート電極は、第１の配線に電気的に接続され、第２の配線は、センスアンプ回路に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は第２の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は第１の容量素子の一方の電極に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方と第２のゲート電極との間に第１の電位差を設けることにより、第２のゲート絶縁膜に電荷を捕獲させる第１のステップと、第２のトランジスタをオン状態して第２のトランジスタのソース電極またはドレイン電極の他方に電荷を蓄積する第２のステップと、第２のトランジスタをオフ状態とすることにより第２のトランジスタのソース電極またはドレイン電極の他方に電荷を保持する第３のステップと、を有する半導体装置の動作方法である。
【００１４】
上記構成において、レベルシフタは、バッファ回路を介して第１の電位、第２の電位、および第３の電位を出力する機能を有し、第１のトランジスタが有する第２のゲート電極には、第１の電位、第２の電位および第３の電位より選択されるいずれか一が与えられ、第１のステップにおいて、第１のトランジスタが有する第２のゲート電極には、第１の電位または第２の電位が与えられ、第３のステップにおいて、第１のトランジスタが有する第２のゲート電極には、第３の電位が与えられることが好ましい。また、上記記載において、第１のトランジスタのソース電極またはドレイン電極の他方と第２のゲート電極との間に第２の電位差を設け、第１のトランジスタのソース電極とドレイン電極の間の電流を測定する第４のステップを有し、第２の電位差は、第１の電位差よりも小さいことが好ましい。また、上記記載において、第２のゲート絶縁膜は、酸素と、ハフニウムと、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、アルミニウムと、酸素と、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、シリコンと、窒素と、を有することが好ましい。また、上記記載において、第２のゲート絶縁膜は、第１の層と、第１の層上に設けられる第２の層と、を有し、第１の層および第２の層はそれぞれ、酸化ハフニウム、酸化アルミニウム、または窒化シリコンのうち少なくとも一から選ばれる材料を有することが好ましい。
【発明の効果】
【００１５】
本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。また、本発明の一態様により、面積の縮小が可能な半導体装置または記憶装置を提供することができる。また、本発明の一態様により、記憶容量の大きい半導体装置または記憶装置を提供することができる。また、本発明の一態様により、動作速度の速い半導体装置または記憶装置を提供することができる。また、本発明の一態様により、消費電力の低い半導体装置または記憶装置を提供することができる。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】半導体装置の構成の一例を説明する回路図。
【図２】半導体装置の構成の一例を説明する回路図。
【図３】半導体装置の構成の一例を説明する回路図。
【図４】半導体装置の構成の一例を説明する回路図。
【図５】半導体装置の構成の一例を説明する回路図。
【図６】半導体装置の構成の一例を説明する回路図。
【図７】半導体装置の構成の一例を説明する図。
【図８】半導体装置の構成の一例を説明する上面図。
【図９】半導体装置の構成の一例を説明する図。
【図１０】半導体装置の構成の一例を説明する回路図。
【図１１】タイミングチャート。
【図１２】フロー図。
【図１３】半導体装置の構成の一例を説明する図。
【図１４】半導体装置の構成の一例を説明する上面図。
【図１５】半導体装置の構成の一例を説明するブロック図。
【図１６】半導体装置の構成の一例を説明する回路図。
【図１７】半導体装置の構成の一例を説明する回路図。
【図１８】半導体装置の構成の一例を説明する回路図。
【図１９】回路の構成の一例を説明する図。
【図２０】本発明の一態様を説明するための回路図。
【図２１】本発明の一態様を説明するための回路図。
【図２２】半導体装置の構成の一例を説明する断面図。
【図２３】半導体装置の構成の一例を説明する断面図。
【図２４】半導体装置の構成の一例を説明する断面図。
【図２５】半導体装置の構成の一例を説明する回路図および断面図。
【図２６】半導体装置の構成の一例を説明する断面図。
【図２７】半導体装置の構成の一例を説明する上面図および断面図。
【図２８】本発明の一態様を説明するためのブロック図、回路図および波形図。
【図２９】本発明の一態様を説明するための回路図およびタイミングチャート。
【図３０】本発明の一態様を説明するための回路図。
【図３１】本発明の一態様を説明するための回路図。
【図３２】本発明の一態様を説明するための回路図。
【図３３】本発明の一態様を説明するための回路図。
【図３４】本発明の一態様を説明するための回路図。
【図３５】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図３６】電子機器を説明する図。
【図３７】半導体装置の構成の一例を説明する上面図および断面図。
【図３８】半導体装置の構成の一例を説明する上面図および断面図。
【図３９】半導体装置の構成の一例を説明する上面図および断面図。
【図４０】半導体装置の構成の一例を説明する上面図および断面図。
【図４１】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４２】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図４３】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４４】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４５】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図４６】本発明に係る酸化物の原子数比の範囲を説明する図。
【図４７】酸化物の積層構造におけるバンド図。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【００２０】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【００２１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２２】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２３】
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲート電極とソース電極の間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレイン電極とソース電極の間の電圧（Ｖｄｓ）に依存する場合がある。
【００２４】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。
【００２５】
また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
【００２６】
なお、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
また本明細書において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【００２８】
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２９】
また、本明細書において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【００３０】
本明細書において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【００３１】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【００３２】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【００３３】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【００３４】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【００３５】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
【００３７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書に開示されている場合がある。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書に開示されている場合がある。
【００３９】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００４０】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４１】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４２】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４３】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
【００４５】
本発明の一態様の半導体装置１０は、セルアレイ７０を有する。セルアレイ７０は、複数のメモリセルＭＣを有する。セルアレイ７０が有するメモリセルＭＣの一例について、図１乃至図３を用いて説明する。
【００４６】
図２（Ａ）に示すメモリセルＭＣは、トランジスタＴｒ１を有する。トランジスタＴｒ１は、チャネル領域を上下に挟むように配置される２つのゲート電極を有することが好ましい。図２（Ａ）に示すトランジスタＴｒ１は、ゲート電極９１とゲート電極９２を有する。チャネル領域とゲート電極９１の間には第１のゲート絶縁膜が配置され、チャネル領域とゲート電極９２の間には第２のゲート絶縁膜が配置される。第２のゲート絶縁膜は、第１のゲート絶縁膜と比較して、電荷を捕獲しやすいことが好ましい。図２（Ａ）に示すトランジスタＴｒ１は、第２のゲート絶縁膜を有し、該第２のゲート絶縁膜は電荷捕獲層９３を有する。第２のゲート絶縁膜に電荷を捕獲することにより、トランジスタＴｒ１のしきい値を変化させ、メモリセルＭＣは記憶素子として機能することができる。
【００４７】
トランジスタＴｒ１において、ソース電極またはドレイン電極の一方は配線ＮＢＬ＿１に電気的に接続され、ソース電極またはドレイン電極の他方は配線ＤＢＬ＿１に電気的に接続され、ゲート電極９１は配線ＮＷＬ＿１に電気的に接続され、ゲート電極９２には配線ＮＢＧ＿１に電気的に接続される。
【００４８】
図２（Ｂ）には、セルアレイ７０の一例を示す。セルアレイ７０においては、図２（Ａ）に示すメモリセルがマトリックス状に配置される。本発明の一態様の半導体装置は、ｎ個のメモリセル（メモリセルＭＣ＿１乃至メモリセルＭＣ＿ｎ）と、ｋ本の配線ＮＢＬ（配線ＮＢＬ＿１乃至配線ＮＢＬ＿ｋ）と、ｋ本の配線ＤＢＬ（配線ＤＢＬ＿１乃至配線ＤＢＬ＿ｋ）と、ｍ本の配線ＮＷＬ（配線ＮＷＬ＿１乃至配線ＮＷＬ＿ｍ）と、ｍ本の配線ＤＷＬ（配線ＤＷＬ＿１乃至配線ＤＷＬ＿ｍ）と、ｍ本の配線ＮＢＧ（配線ＮＢＧ＿１乃至配線ＮＢＧ＿ｍ）を有することが好ましい。ここで、ｎ、ｋおよびｍは自然数である。メモリセルＭＣ＿ｐが有するトランジスタＴｒ１において、ソース電極またはドレイン電極の一方は配線ＮＢＬ＿ｐに電気的に接続され、ソース電極またはドレイン電極の他方は配線ＤＢＬ＿ｐに電気的に接続され、ゲート電極９１は配線ＮＷＬ＿ｐに電気的に接続され、ゲート電極９２には配線ＮＢＧ＿ｐに電気的に接続される。
【００４９】
メモリセルＭＣ＿ｐと同じ行で隣接するメモリセルＭＣ＿ｒが有するトランジスタＴｒ１において、ゲート電極９１は配線ＮＷＬ＿ｐに電気的に接続され、ゲート電極９２には配線ＮＢＧ＿ｐに電気的に接続される。また、ソース電極またはドレイン電極の一方は配線ＮＢＬ＿ｒに電気的に接続され、ソース電極またはドレイン電極の他方は配線ＤＢＬ＿ｒに電気的に接続される。
【００５０】
メモリセルＭＣ＿ｐと同じ列で隣接するメモリセルＭＣ＿ａが有するトランジスタＴｒ１において、ソース電極またはドレイン電極の一方は配線ＮＢＬ＿ｐに電気的に接続され、ソース電極またはドレイン電極の他方は配線ＤＢＬ＿ｐに電気的に接続される。また、ゲート電極９１は配線ＮＷＬ＿ａに電気的に接続され、ゲート電極９２には配線ＮＢＧ＿ａに電気的に接続される。
【００５１】
また、メモリセルＭＣ＿ａと同じ行、メモリセルＭＣ＿ｒと同じ列に位置するメモリセルＭＣ＿ｃが有するトランジスタＴｒ１において、ゲート電極９１は配線ＮＷＬ＿ａに電気的に接続され、ゲート電極９２には配線ＮＢＧ＿ａに電気的に接続され、ソース電極またはドレイン電極の一方は配線ＮＢＬ＿ｒに電気的に接続され、ソース電極またはドレイン電極の他方は配線ＤＢＬ＿ｒに電気的に接続される。
【００５２】
ここで、複数のメモリセルが接続する一例を図３に示す。図３には図２（Ｂ）と異なるセルアレイ７０の一例を示す。図３に示すセルアレイ７０は、複数のブロックを有する。図３には、セルアレイ７０が有する２つのブロックとして、ブロック７０ｕおよびブロック７０ｖを示す。一つのブロックは、８つのトランジスタＴｒ１と、トランジスタＳＥＬ＿１と、トランジスタＳＥＬ＿２と、を有する。８つのトランジスタＴｒ１は直列に接続され、直列に接続された複数のトランジスタＴｒ１のうち、一方の端部に位置するトランジスタＴｒ１のソース電極またはドレイン電極の一方には、選択トランジスタとして機能するトランジスタＳＥＬ＿１のソース電極またはドレイン電極の一方が電気的に接続され、他方の端部に位置するトランジスタＴｒ１のソース電極またはドレイン電極の一方には、トランジスタＳＥＬ＿２のソース電極またはドレイン電極の一方が電気的に接続される。それぞれのトランジスタＴｒ１のゲート電極９１には配線ＮＷＬが電気的に接続し、ゲート電極９２には配線ＮＢＧが電気的に接続し、ソース電極とゲート電極９２との間に電荷捕獲層９３を有する。また、トランジスタＳＥＬ＿１のソース電極またはドレイン電極の他方には、端子ＮＢＬが電気的に接続され、トランジスタＳＥＬ＿２のソース電極またはドレイン電極の他方には、端子ＳＳが電気的に接続される。
【００５３】
セルアレイ７０においては、複数のブロックが隣接して配置され、複数のブロックの間で配線ＮＷＬおよび配線ＮＢＧを共有する。例えば、第１のブロックが有するトランジスタＴｒ１のゲート電極９１と、第２のブロックが有するトランジスタＴｒ１のゲート電極９１は、同一の配線ＮＷＬに接続される。また例えば、第１のブロックが有するトランジスタＴｒ１のゲート電極９２と、第２のブロックが有するトランジスタＴｒ１のゲート電極９２は、同一の配線ＮＢＧに接続される。また、複数のブロックは、共有される一つの端子ＳＳに接続されることが好ましい。また、第１のブロックが有するトランジスタＳＥＬ＿１のゲート電極と、第２のブロックが有するトランジスタＳＥＬ＿１のゲート電極は、同一の配線ＳＷＬ＿１に接続される。また、第１のブロックが有するトランジスタＳＥＬ＿２のゲート電極と、第２のブロックが有するトランジスタＳＥＬ＿２のゲート電極は、同一の配線ＳＷＬ＿２に接続される。
【００５４】
セルアレイ７０に書き込みを行う場合の一例について説明する。書き込みを行うトランジスタＴｒ１に接続される配線ＮＢＧには電圧Ｖｐが与えられ、その他の配線ＮＢＧには電圧Ｖｃが与えられる。書き込みを行うトランジスタＴｒ１を有するブロックが接続される端子ＮＢＬには０Ｖ、その他の端子ＮＢＬには電圧Ｖｃが与えられる。また、配線ＳＷＬ＿１には電圧Ｖｐが与えられる。ここで、書き込みを行うトランジスタＴｒ１のしきい値は電圧Ｖｃ以上電圧Ｖａ以下であることが好ましい。
【００５５】
セルアレイ７０のデータの読み出しを行う場合の一例について説明する。読み出しを行うトランジスタＴｒ１が電気的に接続される配線ＮＷＬには電圧Ｖｃを与えられ、その他の配線ＮＷＬには電圧Ｖａを与えられる。読み出しを行うトランジスタＴｒ１を有するブロックが接続される端子ＮＢＬには電圧Ｖｃ、その他の端子ＮＢＬには０Ｖが与えられる。配線ＳＷＬ＿１および配線ＳＷＬ＿２には電圧Ｖｃを与えられる。端子ＳＳには０Ｖが与えられる。
【００５６】
また、本発明の一態様のメモリセルＭＣは、サブメモリセルＮＭＣとサブメモリセルＤＭＣを有することが好ましい。
【００５７】
図１（Ａ）に、図２（Ａ）に示すメモリセルＭＣに、トランジスタＴｒ２および容量素子Ｃ０を加えた構成を示す。図１（Ａ）に示すメモリセルＭＣは、サブメモリセルＮＭＣとサブメモリセルＤＭＣを有する。サブメモリセルＮＭＣはトランジスタＴｒ１を有する。サブメモリセルＤＭＣは、トランジスタＴｒ２と容量素子Ｃ０を有する。
【００５８】
図１（Ａ）において、トランジスタＴｒ１のソース電極またはドレイン電極の一方は配線ＮＢＬに電気的に接続され、ソース電極またはドレイン電極の他方は容量素子Ｃ０の一方の電極に電気的に接続され、ゲート電極９１は配線ＮＷＬに電気的に接続され、ゲート電極９２には配線ＮＢＧに電気的に接続される。ここで容量素子Ｃ０の一方の電極が接続するノードを、説明のために、ノードＮと呼ぶ。容量素子Ｃ０の他方の電極は例えば、グラウンド電位が与えられる。ここでグラウンド電位を、電位ＧＮＤと表す。
【００５９】
また図１（Ａ）において、トランジスタＴｒ２のソース電極またはドレイン電極の一方は配線ＤＢＬに電気的に接続され、ソース電極またはドレイン電極の他方は容量素子Ｃ０の一方の電極に電気的に接続され、ゲート電極は配線ＤＷＬに電気的に接続される。図１（Ｂ）に示すトランジスタＴｒ２は、ゲート電極９４とゲート電極９５を有する。チャネル領域とゲート電極９４の間には第１のゲート絶縁膜が配置され、チャネル領域とゲート電極９５の間には第２のゲート絶縁膜が配置される。
【００６０】
トランジスタＴｒ１が有する電荷捕獲層９３に電荷を捕獲することにより、トランジスタＴｒ１のしきい値を変化させることによりデータを記憶させることができる。以上の方法でデータが記憶される場合について、「サブメモリセルＮＭＣにデータが記憶される」という場合がある。ここで例えばサブメモリセルＮＭＣを不揮発性メモリと呼ぶ場合がある。
【００６１】
トランジスタＴｒ２をオン状態とし、容量素子Ｃ０に電荷を蓄積する。その後、トランジスタＴｒ２およびトランジスタＴｒ１をオフ状態とすることにより、ノードＮの電位が保持され、ノードＮにデータを記憶させることができる。ここで、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体をチャネル形成領域に有するトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタＴｒ２およびトランジスタＴｒ１として用いるのに好適である。このような半導体材料としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体などが挙げられる。トランジスタＴｒ１およびトランジスタＴｒ２として、チャネル領域に酸化物半導体を有するトランジスタを用いることが好ましい。チャネル領域に酸化物半導体を有するトランジスタは、オフ電流を極めて低くすることができる。トランジスタＴｒ１およびトランジスタＴｒ２のオフ電流を極めて低くすることにより、ノードＮに保持される電位の変化を極めて小さくすることができる。よって、ノードＮに長期間、データを保持することができる。メモリセルＭＣに書き込まれたデータを極めて長期間にわたって保持することができるため、リフレッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１時間以上とすることができる。以上の方法でデータが記憶される場合について、「サブメモリセルＤＭＣにデータが記憶される」という場合がある。
【００６２】
メモリセルＭＣをＯＳトランジスタによって構成することにより、半導体装置１０を長期間のデータの保持が可能な記憶装置として用いることができる。そのため、半導体装置１０は、データの書き込み又は読み出しを行わない場合に、電源の供給を長期間停止することができる。よって、半導体装置１０の消費電力を削減することができる。
【００６３】
ここで、サブメモリセルＤＭＣへのデータの書き込み速度は、サブメモリセルＮＭＣへのデータの書き込み速度と比較して速い場合がある。また、サブメモリセルＮＭＣは、サブメモリセルＤＭＣの読み出しを行った後においてもデータを保持できる場合がある。
【００６４】
本発明の一態様の半導体装置１０は、一つのメモリセルＭＣにおいて、サブメモリセルＮＭＣとサブメモリセルＤＭＣの両方にデータを記憶してもよい。一つのメモリセルＭＣが２つのデータを保持することにより、半導体装置１０の記憶容量を高めることができる。
【００６５】
あるいは、本発明の一態様の半導体装置１０は、一つのメモリセルＭＣにおいて、第１の期間においてサブメモリセルＮＭＣにデータを記憶し、第２の期間においてサブメモリセルＤＭＣにデータを記憶してもよい。
【００６６】
あるいは、本発明の一態様の半導体装置１０は、第１の領域と、第２領域と、を有してもよい。ここで、第１の領域が有するメモリセルＭＣは、サブメモリセルＮＭＣへデータが書き込まれ、第２の領域が有するメモリセルＭＣは、サブメモリセルＤＭＣへデータが書き込まれる。また、第１の領域と第２の領域の範囲は、半導体装置１０のユーザーが変更することができる。
【００６７】
図１（Ｂ）は、トランジスタＴｒ２が二つのゲート電極を有し、ゲート電極９４が配線ＤＷＬに電気的に接続され、ゲート電極９５が配線ＤＢＧに電気的に接続される場合を示す。ここで、ゲート電極９５には、ゲート電極９４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、ゲート電極９５に、一定の電位を供給して、トランジスタＴｒ２のしきい値を制御してもよい。また、ゲート電極９５を設けることにより、オン電流を増大させることができる。
【００６８】
図１（Ｃ）には、図１（Ａ）に示すメモリセルＭＣがマトリックス状に配置される、セルアレイ７０の例を示す。
【００６９】
＜サブメモリセルＮＭＣからの読み出し＞
以下に、メモリセルＭＣが有するサブメモリセルＮＭＣが保持するデータの読み出しの一例を説明する。
【００７０】
ここで、以下に説明する電圧Ｖｐ、電圧Ｖｃ、電圧−Ｖｅは例えば、ある基準電位に対する電位差がＶｐ，Ｖｃ，−Ｖｅとなる電圧である。ある基準電位として例えば、電位ＧＮＤを用いることができる。この場合には、電圧０［Ｖ］は電位ＧＮＤを指す場合がある。
【００７１】
電位Ｖｃは、Ｖｐより低い電位であることが好ましい。また、電位−Ｖｅは負の電位である。負の電位とは例えば、ある基準電位よりも低い電位であることを指す場合がある。
【００７２】
サブメモリセルＮＭＣのデータの読み出しを行う際に各配線に与えられる電圧の一例を、図４に示す。ここでは例えば、図４に示すメモリセルＭＣ＿ｐが有するサブメモリセルＮＭＣのデータの読み出しを行う場合を示す。配線ＮＷＬ＿ｐおよびＤＷＬ＿ｐに電圧Ｖｃが与えられる。配線ＮＢＧ＿ｐに電圧０［Ｖ］が与えられる。また、配線ＮＢＬ＿ｐと配線ＤＢＬ＿ｐの間に電位差を設ける。例えば、配線ＤＢＬ＿ｐおよび配線ＮＢＬ＿ｐの一方に電圧Ｖ１１、他方に電圧Ｖ１２を与える。
【００７３】
ここで例えばトランジスタＴｒ１およびトランジスタＴｒ２がｎチャネル型のトランジスタである場合を考える。また、電圧Ｖ１２＞電圧Ｖ１１とする。書き込み後のトランジスタＴｒ１のしきい値が［電圧Ｖｃ−電圧Ｖ１１］より高くなる場合を考える。
【００７４】
配線ＮＢＬ＿ｐと配線ＤＢＬ＿ｐの間を流れる電流を測定することにより、トランジスタＴｒ１のしきい値が［電圧Ｖｃ−電圧Ｖ１１］以下であるのか、あるいは［電圧Ｖｃ−電圧Ｖ１１］より高いのかを判定し、書き込まれたデータを判定する。ここで例えば電圧Ｖ１１が０Ｖの場合、トランジスタＴｒ１のしきい値は、データ”Ｌｏｗ”の書き込み後には電圧Ｖｃより小さく、データ”Ｈｉｇｈ”の書き込み後には電圧Ｖｃより大きい。
【００７５】
配線ＮＢＬ＿ｐと配線ＤＢＬ＿ｐの間を流れる電流は小さいために、アンプ等を用いて電流を増幅することが好ましい。
【００７６】
ここで、読み出しを行うメモリセルと異なる行に位置するメモリセル、例えば図４に示すメモリセルＭＣ＿ａに接続する配線ＮＷＬ＿ａ、配線ＤＷＬ＿ａおよび配線ＮＢＧ＿ａに電圧０［Ｖ］を印加する。ここで、トランジスタＴｒ２のしきい値をＶｔとする。電圧Ｖ１１は、例えば−Ｖｔより大きいことが好ましい。電圧Ｖ１１が−Ｖｔ以下の場合には、トランジスタＴｒ２のソース電極に対するゲート電極９５の電位がＶ１１以上となり、トランジスタＴｒ２に電流が流れてしまう。例えば電圧Ｖ１１は、０［Ｖ］とすればよい。
【００７７】
電圧Ｖｃは例えば、電圧ＶＤＤとの差が好ましくは０．３Ｖ以上、さらに好ましくは０．５Ｖ以上、さらに好ましくは０．８Ｖ以上、さらに好ましくは１．５Ｖ以上、さらに好ましくは３Ｖ以上である。電圧ＶＤＤは半導体装置１０が有する回路の電源として用いられる場合がある。
【００７８】
＜サブメモリセルＮＭＣへの書き込み＞
次に、メモリセルＭＣが有するサブメモリセルＮＭＣへデータ”Ｈｉｇｈ”を書き込む場合について説明する。
【００７９】
サブメモリセルＮＭＣへデータを書き込む際に各配線に与えられる電圧の一例を、図５に示す。まず、書き込みを行うメモリセルが接続される配線へ信号を入力する。ここでは例えば、図５に示すメモリセルＭＣ＿ｐが有するサブメモリセルＮＭＣの書き込みを行う。トランジスタＴｒ１のソース電極とゲート電極９２との間に電位差を与えて、ゲート電極９２とチャネル領域との間に設けられる第２のゲート絶縁膜に電荷を捕獲し、トランジスタＴｒ１のしきい値を変化させる。
【００８０】
ここでは、トランジスタＴｒ１のソース電極とゲート電極９２との間の電位差がＶｐとなるように各配線に電位を与える。配線ＮＢＬ＿ｐおよび配線ＤＢＬ＿ｐには電圧０［Ｖ］が与えられる。配線ＮＷＬ＿ｐおよび配線ＤＷＬ＿ｐには電圧Ｖｃが印加される。配線ＮＢＧ＿ｐには電圧Ｖｐが与えられる。トランジスタＴｒ１のソース電極とゲート電極９２との電位差はＶｐとなる。
【００８１】
また、配線ＮＢＬ＿ｒおよび配線ＤＢＬ＿ｒには電圧Ｖｃが与えられる。書き込みを行うメモリセルと同じ行であり、選択されない列に位置するメモリセル、例えば図５に示すメモリセルＭＣ＿ｒ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位はＶｐ−Ｖｃとなる。ここで、Ｖｐ−Ｖｃは例えば、Ｖｐの好ましくは０．８倍以下、より好ましくはＶｐの０．５倍以下である。すなわち、Ｖｃは例えば、好ましくはＶｐの０．２倍以上、より好ましくはＶｐの０．５倍以上である。また、Ｖｐは、Ｖｃの３倍以上、あるいは５倍以上、あるいは１０倍以上である場合がある。
【００８２】
また、配線ＮＷＬ＿ａ、配線ＤＷＬ＿ａおよび配線ＮＢＧ＿ａには電圧０［Ｖ］が与えられる。書き込みを行うメモリセルと同じ列であり、選択されない行に位置するメモリセル、例えば図５に示すメモリセルＭＣ＿ａ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位は０［Ｖ］となる。
【００８３】
書き込みを行うメモリセルと行および列が異なるメモリセル、例えば図５に示すメモリセルＭＣ＿ｃ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位はＶｃとなる。
【００８４】
＜サブメモリセルＮＭＣへの消去＞
次に、メモリセルＭＣが有するサブメモリＭＮＣへデータ”Ｌｏｗ”を書き込む場合について説明する。ここで「データ”Ｌｏｗ”の書き込み」を「データを消去する」と表現する場合がある。
【００８５】
サブメモリセルＮＭＣのデータを消去する際に各配線に与えられる電圧の一例を、図６に示す。まず、消去を行うメモリセルが接続される配線へ信号を入力する。ここでは例えば、図６に示すメモリセルＭＣ＿ｐが有するサブメモリセルＮＭＣの消去を行う。一例として、ソース電極に対するゲート電極９２の電位を、データ”Ｈｉｇｈ”書き込み時と逆極性とする。これにより、第２のゲート絶縁膜に捕獲された電荷を放出し、しきい値を変化させることができる。あるいは、データ”Ｈｉｇｈ”の書き込み時に捕獲される電荷と逆極性の電荷を注入してもよい。ここで、電荷をより放出しやすくするために、４０℃以上３００℃以下で熱処理を行ってもよい。また、紫外線照射により電荷を放出してもよい。
【００８６】
配線ＮＢＬ＿ｐおよび配線ＤＢＬ＿ｐには電圧Ｖｃが印加される。配線ＮＷＬ＿ｐおよび配線ＤＷＬ＿ｐにも電圧Ｖｃが印加される。配線ＮＢＧ＿ｐには電圧−Ｖｅが与えられる。トランジスタＴｒ１のソース電極に対するゲート電極９２の電位差は−Ｖｅ−Ｖｃとなる。
【００８７】
また、配線ＮＢＬ＿ｒおよびＤＢＬ＿ｒには電圧０［Ｖ］が与えられる。消去を行うメモリセルと同じ行であり、選択されない列に位置するメモリセル、例えば図６に示すメモリセルＭＣ＿ｒ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位は−Ｖｅとなる。すなわちＶｅは、好ましくは［Ｖｅ＋Ｖｃ］の０．８倍以下、より好ましくは［Ｖｅ＋Ｖｃ］の０．５倍以下である。すなわちＶｃは、好ましくはＶｅの０．２５倍以上、より好ましくはＶｅの１倍以上である。また、Ｖｅは、Ｖｃの３倍以上、あるいは５倍以上、あるいは１０倍以上である場合がある。
【００８８】
また、配線ＮＷＬ＿ａ、配線ＤＷＬ＿ａおよび配線ＮＢＧ＿ａには電圧０［Ｖ］が印加される。消去を行うメモリセルと同じ列であり、選択されない行に位置するメモリセル、例えば図６に示すメモリセルＭＣ＿ａ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位は−Ｖｃとなる。
【００８９】
また、配線ＮＢＬ＿ｒおよび配線ＤＢＬ＿ｒには電圧０［Ｖ］が与えられる。消去を行うメモリセルと行および列が異なるメモリセル、例えば図６に示すメモリセルＭＣ＿ｃ、において、トランジスタＴｒ１のソース電極に対するゲート電極９２の電位は０［Ｖ］となる。
【００９０】
データ”Ｌｏｗ”の書き込みを、「データの消去」と呼ぶ場合がある。データの消去は、メモリセル毎に行ってもよい、複数のメモリセルについて、一括で消去を行ってもよい。
【００９１】
また、データ”Ｈｉｇｈ”の書き込みを複数回行ってもよい。複数回の書き込みを行うことにより、トランジスタＴｒ１のしきい値を段階的に変化させることができる。例えば、１回の書き込みによりしきい値をＶａに、２回の書き込みによりしきい値をＶｂに、変化させる場合を考える。配線ＮＷＬ＿ｐ、配線ＮＢＬ＿ｐおよび配線ＤＢＬ＿ｐに与えられる電圧を変化させ、読み出しのしきい値を判定することができる。このようにして、一つのメモリセルに多値のデータを書き込むことができる。
【００９２】
＜半導体装置の回路構成例１＞
図７に、半導体装置１０の回路構成例を示す。また、図７の半導体装置１０の上面図を図８に示す。
【００９３】
半導体装置１０は、セルアレイ７０、センスアンプ回路６０を有する。セルアレイ７０は、複数のメモリセルＭＣを有する。メモリセルＭＣは、サブメモリセルＮＭＣとサブメモリセルＤＭＣを有する。各メモリセルＭＣは、配線ＮＷＬ、配線ＤＷＬ、配線ＮＢＧ、配線ＮＢＬおよび配線ＤＢＬと接続されている。配線ＤＷＬに供給される電位によってサブメモリセルＤＭＣの選択が行われ、配線ＤＢＬにサブメモリセルＤＭＣに書き込むデータに対応する電位（以下、書き込み電位ともいう）が供給されることにより、サブメモリセルＤＭＣにデータが書き込まれる。ここでは、セルアレイ７０がｉ行ｊ列（ｉ、ｊは２以上の整数）のメモリセルＭＣを有する場合について説明する。従って、セルアレイ７０にはｉ本の配線ＮＷＬ、ｉ本の配線ＤＷＬ、ｉ本の配線ＮＢＧ、ｊ本の配線ＮＢＬおよびｊ本の配線ＤＢＬが設けられている。
【００９４】
センスアンプ回路６０は、複数の配線ＤＢＬおよび配線ＧＢＬと接続されている。また、センスアンプ回路６０は、複数の配線ＮＢＬと接続されてもよい。センスアンプ回路６０は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機能を有する。具体的には、メモリセルＭＣに記憶されたデータに対応する配線ＤＢＬの電位（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。センスアンプ回路６０によって読み出し電位を増幅することにより、メモリセルＭＣから読み出された電位が微弱な場合にも、データの読み出しを確実に行うことができる。また、増幅された電位の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬを共有化することができる。センスアンプ回路６０は例えば、メモリセルＭＣに記憶されたデータに対応する配線ＮＢＬと配線ＤＢＬとの間に流れる電流を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。
【００９５】
本発明の一態様においては、セルアレイ７０のレイアウトの方式として、折り返し型や開放型などを適用することができる。折り返し型を適用する場合、配線ＤＷＬの電位の変化によって、配線ＤＢＬに出力される読み出し電位に生じるノイズを低減することができる。また、開放型を適用する場合、折り返し型に比べてメモリセルＭＣの密度を高めることができ、セルアレイ７０の面積を縮小することができる。図１３においては、折り返し型を適用した場合のセルアレイ７０の構成を例示する。図１３に示すセルアレイ７０では、ある配線ＤＢＬと接続されたメモリセルＭＣと、当該メモリセルＭＣに隣接するメモリセルＭＣとが、同一の配線ＤＷＬと接続されないような構成としている。
【００９６】
センスアンプＳＡは、基準となる電位と、配線ＤＢＬに供給される読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位の配線ＧＢＬへの出力を制御する機能を有する。ここでは、センスアンプＳＡが２本の配線ＤＢＬと２本の配線ＧＢＬに接続されている例を示す。
【００９７】
本発明の一態様において、メモリセルＭＣが、センスアンプＳＡと異なる層に形成されている。特に、メモリセルＭＣがセンスアンプＳＡの上層に形成されることが好ましい。また、少なくとも１以上のメモリセルＭＣは、センスアンプＳＡと重なる領域を有するように配置されることが好ましい。これにより、メモリセルＭＣとセンスアンプＳＡが同一の層に設けられている場合と比較して、半導体装置１０の面積を削減することができる。よって、半導体装置１０の単位面積あたりの記憶容量を増加させることができる。なお、全てのメモリセルＭＣをセンスアンプＳＡと重なるように配置することにより、半導体装置１０の面積をさらに削減することができる。また、メモリセルＭＣは、１つのセンスアンプＳＡと重なる領域を有するように配置してもよいし、異なる複数のセンスアンプＳＡと重なる領域を有するように配置してもよい。なお、セルアレイ７０に含まれるメモリセルＭＣの数は自由に設定することができる。例えば、１２８個以上５１２個以下とすることができる。
【００９８】
また、メモリセルＭＣとセンスアンプＳＡとを積層することにより、メモリセルＭＣとセンスアンプＳＡとを接続する配線ＤＢＬの長さを短くすることができる。よって、上記配線ＤＢＬの配線抵抗を小さく抑えることができ、半導体装置１０の消費電力の低減および動作速度の向上を図ることができる。また、メモリセルＭＣに設けられる容量素子の面積を小さくすることができ、メモリセルＭＣの縮小を図ることができる。
【００９９】
次に、半導体装置１０のより具体的な構成例を、図９を用いて説明する。
【０１００】
図９に示す半導体装置１０は、図７に示す半導体装置１０に、駆動回路８０、メインアンプ８１及び入出力回路８２を加えたものである。
【０１０１】
メインアンプ８１は、センスアンプ回路６０および入出力回路８２と接続されている。メインアンプ８１は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路８２に出力する機能を有する。なお、メインアンプ８１は省略することもできる。
【０１０２】
入出力回路８２は、配線ＧＢＬの電位またはメインアンプ８１から出力された電位を読み出しデータとして外部に出力する機能を有する。
【０１０３】
駆動回路８０は、配線ＷＬを介してメモリセルＭＣと接続されている。駆動回路８０は、所定の配線ＷＬに、データの書き込みを行うメモリセルＭＣを選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路８０は、デコーダなどによって構成することができる。
【０１０４】
半導体装置１０は、複数のメモリセルＭＣと、メモリセルＭＣに電気的に接続されたセンスアンプＳＡを有する。センスアップ回路６０は、複数のセンスアンプＳＡを有する。センスアンプＳＡは、配線ＢＬを介してメモリセルＭＣと接続されている。ここでは、隣接する２本の配線ＢＬ（配線ＢＬ＿１および配線ＢＬ＿２）が同一のセンスアンプＳＡと接続されている構成を示す。センスアンプＳＡは、増幅回路６２、スイッチ回路６３を有する。
【０１０５】
増幅回路６２は、配線ＢＬの電位を増幅する機能を有する。具体的には、増幅回路６２は配線ＢＬの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。例えば、配線ＢＬ＿１の電位を増幅する場合は、配線ＢＬ＿２の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。また、配線ＢＬ＿２の電位を増幅する場合は、配線ＢＬ＿１の電位を基準電位として、配線ＢＬ＿１と配線ＢＬ＿２の電位差を増幅する。
【０１０６】
スイッチ回路６３は、増幅された配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択する機能を有する。ここでは、スイッチ回路６３が２本の配線ＧＢＬ（配線ＧＢＬ＿１及び配線ＧＢＬ＿２）と接続されている例を示している。スイッチ回路６３は、配線ＢＬ＿１と配線ＧＢＬ＿１との導通状態および配線ＢＬ＿２と配線ＧＢＬ＿２との導通状態を制御する機能を有する。スイッチ回路６３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路８０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路６３の動作が制御される。半導体装置１０は、スイッチ回路６３および配線ＣＳＥＬを用いて、外部に出力する信号の選択を行うことができる。そのため、入出力回路８２は、マルチプレクサなどを用いた信号を選択する機能が不要であるため、回路構成を簡略化し占有面積を縮小することができる。
【０１０７】
さらに、図９に示すように、スイッチ回路６３および配線ＣＳＥＬは、セルアレイ７０と重なる領域を有するように配置することが好ましい。具体的には、スイッチ回路６３および配線ＣＳＥＬが、メモリセルＭＣと重なる領域を有するように設けることが好ましい。これにより、半導体装置１０の面積の増加を抑えつつ、センスアンプ回路６０に出力信号を選択する機能を付加することができる。
【０１０８】
なお、ここでは配線ＷＬおよび配線ＣＳＥＬが駆動回路８０と接続された構成を示したが、配線ＷＬと配線ＣＳＥＬが別々の駆動回路と接続されていてもよい。この場合、配線ＷＬと配線ＣＳＥＬの電位は別々の駆動回路によって制御される。
【０１０９】
なお、配線ＧＢＬの本数は特に限定されず、セルアレイ７０が有する配線ＢＬの本数（ｊ本）よりも小さい任意の数とすることができる。例えば、１本の配線ＧＢＬと接続された配線ＢＬの数がｋ本（ｋは２以上の整数）の場合、配線ＧＢＬの本数はｊ／ｋ本となる。
【０１１０】
図１９（Ａ）に、駆動回路８０の構成の一例を示す。駆動回路８０は、第１の駆動回路９５１と、回路９５２と、第２の駆動回路９５３と、を有することが好ましい。回路９５２は、入力される電圧を昇圧または／および降圧する機能を有する。例えば、回路９５２は昇圧回路および降圧回路をそれぞれ一または複数有することが好ましい。回路９５２により電圧ＶＤＤ等の電源電圧を昇圧または降圧して、電圧Ｖｃ、電圧Ｖｐ、電圧−Ｖｅなどの電圧を生成することができる。
【０１１１】
第１の駆動回路９５１は、デコーダ９６１と、制御回路９６２と、レベルシフタ９６３と、バッファ回路９６４と、を有することが好ましい。
【０１１２】
第１の駆動回路９５１が有するデコーダ９６１、制御回路９６２、レベルシフタ９６３およびバッファ回路９６４の接続の一例を図１９（Ｂ）に示す。デコーダ９６１にはアドレス選択信号線Ａが接続される。制御回路９６２はデコーダ９６１と接続され、レベルシフタ９６３Ａ、９６３Ｂおよび９６３Ｃは制御回路９６２に接続される。レベルシフタ９６３Ａからの出力はバッファ回路９６４Ａを介して配線ＮＷＬに、レベルシフタ９６３Ｂからの出力はバッファ回路９６４Ｂを介して配線ＤＷＬに、レベルシフタ９６３Ｃからの出力はバッファ回路９６４Ｃを介して配線ＮＢＧに、それぞれ接続される。図１９（Ｂ）は一例であり、接続が異なってもよい。例えば、レベルシフタとバッファ回路との間に制御回路が接続されてもよい。
【０１１３】
レベルシフタ９６３Ａ、９６３Ｂおよび９６３Ｃには、入力信号と、回路９５２で生成された電圧と、が入力される。レベルシフタは、レベルシフタに入力される電位を、目的の電位（例えばＶｐ、−Ｖｅ、Ｖｃ、０［Ｖ］等）に変換して、出力する。例えば、レベルシフタ９６３Ｃに入力された電位を目的の電位に変換し、バッファ回路９６４Ｃを介して配線ＮＢＧ＿１に与える。レベルシフタ９６３Ｃは例えば第１の電位としてＶｐ、第２の電位としてＶｃ、第３の電位として０を出力する。配線ＮＢＧ＿１に与えられる電位は例えば、サブメモリＮＭＣへの書き込み、消去、読み出し、等の動作に応じて選択される。
【０１１４】
図２０（Ａ）および（Ｂ）には昇圧のレベルシフタの一例を示す。図２０（Ａ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２００のソース端子と第３のｐ型トランジスタ１２３０のソース端子は共に電源、例えば回路９５２に電気的に接続している。ここで、一例として、昇圧回路から電圧Ｖｐが出力される場合を考える。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型トランジスタ１２１０のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３０のドレイン端子は、第４のｐ型トランジスタ１２４０のソース端子と電気的に接続されている。第２のｐ型トランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１２２０のドレイン端子及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続され、第４のｐ型トランジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２５０のドレイン端子及び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジスタ１２５０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
【０１１５】
図２０（Ａ）において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子と、第１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１２５０のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４０のドレイン端子側から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン端子側から出力信号の反転信号（ＯＢ）を取り出すこともできる。
【０１１６】
図２０（Ａ）において、入力信号（Ｉ）にＨｉｇｈが入力されると、出力信号（Ｏ）にはＨｉｇｈ（ここでは電圧Ｖｐ）が、入力信号（Ｉ）にＬｏｗが入力されると、出力信号（Ｏ）にはＬｏｗ（ここでは電圧ＧＮＤ）が、出力される。
【０１１７】
図２０（Ｂ）は、図２０（Ａ）とは異なるレベルシフタの例を示す。図２０（Ｂ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２６０のソース端子と第２のｐ型トランジスタ１２８０のソース端子は、共に電源、例えば前述の昇圧回路に電気的に接続している。ここで、一例として、昇圧回路から電圧Ｖｐが出力される場合を考える。第１のｎ型トランジスタ１２７０のドレイン端子は、第１のｐ型トランジスタ１２６０のドレイン端子及び第２のｐ型トランジスタ１２８０のゲート端子に電気的に接続され、第２のｎ型トランジスタ１２９０のドレイン端子は、第２のｐ型トランジスタ１２８０のドレイン端子及び第１のｐ型トランジスタ１２６０のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２７０のソース端子と第２のｎ型トランジスタ１２９０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
【０１１８】
図２１（Ａ）および（Ｂ）には、降圧のレベルシフタの一例を示す。図２１（Ａ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１１００のソース端子と第２のｐ型トランジスタ１１３０のソース端子は、共に電位ＶＤＤを供給する電源に電気的に接続している。第１のｐ型トランジスタ１１００のドレイン端子は、第１のｎ型トランジスタ１１１０のドレイン端子と、第４のｎ型トランジスタ１１５０のゲート端子と電気的に接続されている。第２のｐ型トランジスタ１１３０のドレイン端子は、第３のｎ型トランジスタ１１４０のドレイン端子と、第２のｎ型トランジスタ１１２０のゲート端子と電気的に接続されている。また、第２のｎ型トランジスタ１１２０のソース端子と、第４のｎ型トランジスタ１１５０のソース端子は、共に電位−Ｖｅを供給する電源に電気的に接続している。
【０１１９】
図２１（Ａ）において、入力信号（Ｉ）は、第１のｐ型トランジスタ１１００のゲート端子と、第１のｎ型トランジスタ１１１０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第２のｐ型トランジスタ１１３０のゲート端子と、第３のｎ型トランジスタ１１４０のゲート端子とに入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１１２０のゲート端子側から取り出される。また、第４のｎ型トランジスタ１１５０のゲート端子側から、出力信号の反転信号（ＯＢ）を取り出すことも出来る。
【０１２０】
入力信号（Ｉ）の電位がＨｉｇｈのときは、出力信号（Ｏ）からはＨｉｇｈが出力され、このときの電位はＶＤＤとなる。入力信号（Ｉ）の電位がＬｏｗのときは、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、−Ｖｅとなる。
【０１２１】
図２１（Ｂ）は、図２１（Ａ）とは異なる降圧用レベルシフト回路図の例を示す。図２１（Ｂ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１１６０のソース端子と第２のｐ型トランジスタ１１８０のソース端子は、共に電位ＶＤＤを供給する電源に電気的に接続している。第１のｐ型トランジスタ１１６０のドレイン端子は、第１のｎ型トランジスタ１１７０のドレイン端子と、第２のｎ型トランジスタ１１９０のゲート端子と電気的に接続され、第２のｐ型トランジスタ１１８０のドレイン端子は、第２のｎ型トランジスタ１１９０のドレイン端子と、第１のｎ型トランジスタ１１７０のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１１７０のソース端子と、第２のｎ型トランジスタ１１９０のソース端子は、共に電位−Ｖｅを供給する電源に電気的に接続している。
【０１２２】
また、複数のレベルシフタを接続して使用してもよい。例えば、図２０（Ａ）に示すレベルシフタの出力を、図２１（Ａ）に示すレベルシフタに入力して用いてもよい。
【０１２３】
第２の駆動回路９５３は、デコーダを有することが好ましい。また、第２の駆動回路９５３は例えば、複数の配線ＣＳＥＬに接続する。
【０１２４】
＜センスアンプの構成例＞
次に、本発明の一態様に係るセンスアンプＳＡの具体的な構成例について説明する。
【０１２５】
図１０に、メモリセルＭＣと、メモリセルＭＣと電気的に接続されたセンスアンプＳＡの回路構成の一例を示す。メモリセルＭＣは、配線ＤＢＬ等を介してセンスアンプＳＡと接続されている。ここでは、メモリセルＭＣ＿１が配線ＤＢＬ＿１を介してセンスアンプＳＡと接続され、メモリセルＭＣ＿２が配線ＤＢＬ＿２を介してセンスアンプＳＡと接続されている構成を例示する。
【０１２６】
なお、図１０では、１本の配線ＤＢＬに１つのメモリセルＭＣが接続されている構成を例示しているが、配線ＤＢＬには複数のメモリセルＭＣがセンスアンプＳＡと接続されていてもよい。
【０１２７】
センスアンプＳＡは、増幅回路６２、スイッチ回路６３、プリチャージ回路６４を有する。
【０１２８】
増幅回路６２は、ｐチャネル型のトランジスタ２５１およびトランジスタ２５２と、ｎチャネル型のトランジスタ２５３およびトランジスタ２５４とを有する。トランジスタ２５１のソース電極またはドレイン電極の一方は配線ＳＰと接続され、ソース電極またはドレイン電極の他方はトランジスタ２５２のゲート電極、トランジスタ２５４のゲート電極、及び配線ＤＢＬ＿１と接続されている。トランジスタ２５３のソース電極またはドレイン電極の一方はトランジスタ２５２のゲート電極、トランジスタ２５４のゲート電極、および配線ＤＢＬ＿１と接続され、ソース電極またはドレイン電極の他方は配線ＳＮと接続されている。トランジスタ２５２のソース電極またはドレイン電極の一方は配線ＳＰと接続され、ソース電極またはドレイン電極の他方はトランジスタ２５１のゲート電極、トランジスタ２５３のゲート電極、および配線ＤＢＬ＿２と接続されている。トランジスタ２５４のソース電極またはドレイン電極の一方はトランジスタ２５１のゲート電極、トランジスタ２５３のゲート電極、および配線ＤＢＬ＿２と接続され、ソース電極またはドレイン電極の他方は配線ＳＮと接続されている。増幅回路６２は、配線ＤＢＬ＿１の電位を増幅する機能、および配線ＤＢＬ＿２の電位を増幅する機能を有する。なお、図１０に示す増幅回路６２を有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。
【０１２９】
スイッチ回路６３は、ｎチャネル型のトランジスタ２５５及びトランジスタ２５６を有する。トランジスタ２５５及びトランジスタ２５６は、ｐチャネル型であっても良い。トランジスタ２５５のソース電極またはドレイン電極の一方は配線ＤＢＬ＿１と接続され、ソース電極またはドレイン電極の他方は配線ＧＢＬ＿１と接続されている。トランジスタ２５６のソース電極またはドレイン電極の一方は配線ＤＢＬ＿２と接続され、ソース電極またはドレイン電極の他方は配線ＧＢＬ＿２と接続されている。また、トランジスタ２５５のゲート電極およびトランジスタ２５６のゲート電極は、配線ＣＳＥＬと接続されている。スイッチ回路６３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＤＢＬ＿１と配線ＧＢＬ＿１の導通状態、および配線ＤＢＬ＿２と配線ＧＢＬ＿２の導通状態を制御する機能を有する。
【０１３０】
プリチャージ回路６４は、ｎチャネル型のトランジスタ２５７、トランジスタ２５８、トランジスタ２５９を有する。トランジスタ２５７乃至トランジスタ２５９は、ｐチャネル型であっても良い。トランジスタ２５７のソース電極またはドレイン電極の一方は配線ＤＢＬ＿１と接続され、ソース電極またはドレイン電極の他方は配線Ｐｒｅと接続されている。トランジスタ２５８のソース電極またはドレイン電極の一方は配線ＤＢＬ＿２と接続され、ソース電極またはドレイン電極の他方は配線Ｐｒｅと接続されている。トランジスタ２５９のソース電極またはドレイン電極の一方は配線ＤＢＬ＿１と接続され、ソース電極またはドレインの他方電極は配線ＤＢＬ＿２と接続されている。また、トランジスタ２５７のゲート電極、トランジスタ２５８のゲート電極、およびトランジスタ２５９のゲート電極は、配線ＰＬと接続されている。プリチャージ回路６４は、配線ＤＢＬ＿１及び配線ＤＢＬ＿２の電位を初期化する機能を有する。
【０１３１】
なお、増幅回路６２、スイッチ回路６３、プリチャージ回路６４は、メモリセルＭＣと重なる領域を有するように配置することが好ましい。
【０１３２】
サブメモリセルＤＭＣに記憶されたデータを読み出す際に、センスアンプＳＡを用いて信号の増幅を行うことができる。
【０１３３】
また、センスアンプＳＡはサブメモリセルＮＭＣに記憶されたデータの読み出しの際にも用いることができる。例えば、センスアンプＳＡにより配線ＮＢＬ＿１と配線ＤＢＬ＿１の間を流れる電流を増幅することができる。
【０１３４】
サブメモリセルＤＭＣとサブメモリセルＮＭＣの読み出し回路の少なくとも一部を共通化することにより、半導体装置１０の面積を縮小することができるため好ましい。
【０１３５】
＜サブメモリセルＤＭＣからの読み出し＞
以下に、メモリセルＭＣが有するサブメモリセルＤＭＣが保持するデータの読み出しの一例を説明する。
【０１３６】
＜センスアンプの動作例＞
データの読み出し時における、図１０に示すサブメモリセルＤＭＣとセンスアンプＳＡの動作の一例について、図１１に示すタイミングチャートを用いて説明する。
【０１３７】
なお、配線ＮＷＬ＿１、配線ＮＢＧ＿１、配線ＮＢＬ＿１、配線ＮＷＬ＿２、配線ＮＢＧ＿２および配線ＮＢＬ＿２にはローレベルの電位が与えられる。ここでは一例として、ローレベルの電位を電圧０［Ｖ］とする。
【０１３８】
また、容量素子Ｃ０の他方の電極にはローレベルの電位が与えられる。ここでは一例として、ローレベルの電位を電圧０［Ｖ］とする。
【０１３９】
まず、期間Ｔ１では、プリチャージ回路６４が有するトランジスタ２５７乃至トランジスタ２５９をオンにして、配線ＤＢＬ＿１及び配線ＤＢＬ＿２の電位を初期化する。具体的には、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９をオンにする。これにより、配線ＤＢＬ＿１及び配線ＤＢＬ＿２に、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。ここでは一例として、ＶＨ＿ＳＰを電圧ＶＤＤ、ＶＬ＿ＳＮを電圧０［Ｖ］とする。
【０１４０】
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態にある。また、配線ＤＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿１においてトランジスタＴｒ２はオフの状態にある。ここでは一例として、ＶＬ＿ＷＬを０Ｖとする。同様に、図１１には図示していないが、配線ＤＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセルＭＣ＿２においてトランジスタＴｒ２はオフの状態にある。また、配線ＳＰ及び配線ＳＮには電位Ｖｐｒｅが与えられており、増幅回路６２はオフの状態にある。
【０１４１】
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９をオフにする。そして、期間Ｔ２では、配線ＤＷＬ＿１を選択する。具体的に、図１１では、配線ＤＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与えることで、配線ＤＷＬ＿１を選択し、メモリセルＭＣ＿１においてトランジスタＴｒ２をオンにする。ここではハイレベルの電位ＶＨ＿ＷＬの一例として、電圧Ｖｃを与える。上記構成により、配線ＤＢＬ＿１と容量素子Ｃ０とが、トランジスタＴｒ２を介して導通状態となる。そして、配線ＤＢＬ＿１と容量素子Ｃ０とが導通状態になると、容量素子Ｃ０に保持されている電荷量に従って、配線ＤＢＬ＿１の電位が変動する。変動する電位をΔＶとする。
【０１４２】
ここで、容量素子Ｃ０の容量をＣ０、配線ＤＢＬ＿１の配線容量をＣｂとすると、電位変動ΔＶは次の式で表すことができる。
【０１４３】
ΔＶ＝（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ×Ｃｂ）／｛２（Ｃ０＋Ｃｂ）｝
【０１４４】
図１１に示すタイミングチャートでは、容量素子Ｃ０に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子Ｃ０に蓄積されている電荷量が多い場合、容量素子Ｃ０から配線ＤＢＬ＿１へ電荷が放出されることで、ΔＶ＝ΔＶ１となる。逆に、容量素子Ｃ０に蓄積されている電荷量が少ない場合は、配線ＤＢＬ＿１から容量素子Ｃ０へ電荷が流入することで、ΔＶ＝−ΔＶ２となる。
【０１４５】
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態を維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、センスアンプＳＡはオフの状態を維持する。
【０１４６】
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。増幅回路６２は、配線ＤＢＬ＿１及び配線ＤＢＬ＿２の電位差（図１１の場合はΔＶ１）を増幅させる機能を有する。よって、図１１に示すタイミングチャートの場合、増幅回路６２がオンになることで、配線ＤＢＬ＿１の電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線ＤＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。
【０１４７】
なお、期間Ｔ３の開始当初、配線ＤＢＬ＿１の電位が電位Ｖｐｒｅ−ΔＶ２である場合は、増幅回路６２がオンになることで、配線ＤＢＬ＿１の電位は、電位Ｖｐｒｅ−ΔＶ２から、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＤＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
【０１４８】
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９はオフの状態を維持する。また、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６はオフの状態を維持する。配線ＤＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＴｒ２はオンの状態を維持する。よって、メモリセルＭＣ＿１では、配線ＤＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に蓄積される。
【０１４９】
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的に、図１１では、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンにする。これにより、配線ＤＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＤＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
【０１５０】
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ２５７乃至トランジスタ２５９はオフの状態を維持する。また、配線ＤＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセルＭＣ＿１においてトランジスタＴｒ２はオンの状態を維持する。配線ＳＰにはハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位ＶＬ＿ＳＮが与えられたままであり、増幅回路６２はオンの状態を維持する。よって、メモリセルＭＣ＿１では、配線ＤＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０に蓄積されたままである。
【０１５１】
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的に、図１１では、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオフにする。
【０１５２】
また、期間Ｔ４が終了すると、配線ＤＷＬ＿１の選択は終了する。具体的に、図１１では、配線ＤＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＤＷＬ＿１を非選択の状態にし、メモリセルＭＣ＿１においてトランジスタＴｒ２をオフにする。上記動作により、配線ＤＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ０において保持されるため、データの読み出しが行われた後も、上記データがメモリセルＭＣ＿１において保持されることとなる。
【０１５３】
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセルＭＣ＿１からのデータの読み出しが行われる。そして、メモリセルＭＣ＿２からのデータの読み出しも、同様に行うことができる。その後、配線ＰＬの電位を電位ＶＨ＿ＰＬとする。
【０１５４】
＜サブメモリセルＤＭＣへの書き込み＞
なお、メモリセルＭＣが有するサブメモリセルＤＭＣへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路６４が有するトランジスタ２５７乃至トランジスタ２５９を一時的にオンにして、配線ＤＢＬ＿１及び配線ＤＢＬ＿２の電位を初期化しておく。次いで、データの書き込みを行いたいメモリセルＭＣ＿１と接続された配線ＤＷＬ＿１、またはメモリセルＭＣ＿２と接続された配線ＤＷＬ＿２を選択し、メモリセルＭＣ＿１またはメモリセルＭＣ＿２においてトランジスタＴｒ２をオンにする。上記動作により、配線ＤＢＬ＿１または配線ＤＢＬ＿２と、容量素子Ｃ０とが、トランジスタＴｒ２を介して導通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンにする。上記構成により、配線ＤＢＬ＿１と配線ＧＢＬ＿１とが導通状態となり、配線ＤＢＬ＿２と配線ＧＢＬ＿２とが導通状態となる。そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位（例えば”Ｈｉｇｈ”または”Ｌｏｗ”）を与えることで、スイッチ回路６３を介して配線ＤＢＬ＿１および配線ＤＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＤＢＬ＿１または配線ＤＢＬ＿２の電位に従い容量素子Ｃ０に電荷が蓄積され、メモリセルＭＣ＿１またはメモリセルＭＣ＿２にデータが書き込まれる。
【０１５５】
なお、配線ＤＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＤＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオフにしても、センスアンプＳＡがオンの状態にあるならば、配線ＤＢＬ＿１の電位と配線ＤＢＬ＿２の電位の高低の関係は、増幅回路６２により保持される。よって、スイッチ回路６３においてトランジスタ２５５及びトランジスタ２５６をオンからオフに変更するタイミングは、配線ＤＷＬ＿１を選択する前であっても、後であっても、どちらでも良い。
【０１５６】
＜サブメモリセルＮＭＣとサブメモリセルＤＭＣ＞
図１２には、メモリセルＭＣが有するサブメモリセルＮＭＣおよびサブメモリセルＤＭＣへのデータの書き込みおよび読み出しを行う際のフローの一例を示す。
【０１５７】
まず、ステップＳ０００により処理を開始する。
【０１５８】
次に、ステップＳ１００により、サブメモリセルＮＭＣにデータを書き込む。
【０１５９】
次に、ステップＳ２００によりサブメモリセルＮＭＣのデータを読み出す。その後、サブメモリセルＮＭＣにデータを書き込む必要がある場合には、再びステップＳ１００に戻る。サブメモリセルＮＭＣにデータを書き込む必要がない場合には、ステップＳ３００に進む。
【０１６０】
ステップＳ３００により、サブメモリセルＤＭＣにデータを書き込む。この時、サブメモリセルＮＭＣのデータは保持される。ここで、配線ＮＷＬおよび配線ＮＢＧローレベルの電位、例えば電圧０［Ｖ］が与えられる場合に、トランジスタＴｒ１がオフ状態となる場合には、サブメモリセルＤＭＣのデータは保持される。サブメモリセルＤＭＣにデータが保持されるためには、サブメモリセルＮＭＣにデータ”Ｈｉｇｈ”および”Ｌｏｗ”のいずれが書き込まれている場合でもトランジスタＴｒ１のしきい値が０Ｖ以上であることが好ましい。
【０１６１】
次に、ステップＳ４００により、サブメモリセルＤＭＣのデータを読み出す。この時、サブメモリセルＮＭＣのデータは保持される。
【０１６２】
次に、サブメモリセルＮＭＣのデータを読み出す、あるいは書き込む必要がない場合には、再びステップＳ３００に戻る。サブメモリセルＮＭＣのデータを読み出す、あるいは書き込む必要がある場合には、再びステップＳ２００に戻る。ステップＳ２００によりサブメモリセルＮＭＣのデータを読み出す。この時、ステップＳ３００において書き込まれたサブメモリセルＤＭＣのデータは、失われる。
【０１６３】
図１２のフローを用いることにより、サブメモリセルＮＭＣのデータの読み出しを行わない期間において、サブメモリセルＮＭＣのデータを保持した状態で、サブメモリセルＤＭＣへのデータの書き込みを行うことができる。
【０１６４】
ステップＳ３００により、サブメモリセルＤＭＣにデータを書き込む。この時、サブメモリセルＮＭＣのデータは保持される。
【０１６５】
ここで例えば、トランジスタＴｒ１のしきい値が、サブメモリセルＮＭＣへのデータ”Ｌｏｗ”の書き込み後には電圧Ｖｃより小さく、データ”Ｈｉｇｈ”の書き込み後には電圧Ｖｃより大きいとする。前述のステップＳ３００において、配線ＮＷＬに０Ｖではなく電圧Ｖｃが与えられる場合を考える。この場合には、サブメモリセルＮＭＣにデータ”Ｌｏｗ”が書き込まれている場合には、トランジスタＴｒ１がオン状態となり、サブメモリセルＤＭＣへ入力されるデータを保持できず、データは配線ＮＢＬに与えられる電位に依存する。例えば配線ＮＢＬに０Ｖが与えられる場合には、サブメモリセルＤＭＣにはデータ”Ｌｏｗ”が与えられる。一方、サブメモリセルＮＭＣにデータ”Ｈｉｇｈ”が書き込まれている場合には、サブメモリセルＤＭＣへ入力されるデータに応じて、データ”Ｈｉｇｈ”または”Ｌｏｗ”が保持される。すなわち、サブメモリセルＤＭＣに保持されるデータは、サブメモリセルＮＭＣが有するデータとサブメモリセルＤＭＣに入力されるデータの状態に依存する。
【０１６６】
＜半導体装置の回路構成例２＞
次に、本発明の一態様に係る半導体装置の別の構成例について説明する。
【０１６７】
図１３に半導体装置１０の構成例を示す。また、図１４に、図１３に示す半導体装置１０の上面図を示す。図１３及び図１４に示す半導体装置１０は、図７に示す半導体装置１０と同様に、メモリセルＭＣがセンスアンプＳＡ上に積層された構成を有する。また、半導体装置１０は開放型のセルアレイ７０を有する。
【０１６８】
図１３及び図１４に示す半導体装置１０では、第１の層に位置する１つのセンスアンプＳＡと、当該１つのセンスアンプＳＡと接続されている複数のメモリセルＭＣ＿１および複数のメモリセルＭＣ＿２との組が、４つ設けられている場合を例示している。ただし、本発明の一態様に係る半導体装置１０では、上記組が単数であっても良いし、４以外の複数であっても良い。
【０１６９】
また、図１３及び図１４では、複数のメモリセルＭＣ＿１が設けられている領域Ｒ＿１と、複数のメモリセルＭＣ＿２が設けられている領域Ｒ＿２とが、当該複数のメモリセルＭＣ＿１及び当該複数のメモリセルＭＣ＿２と接続されている１つのセンスアンプＳＡと重なっている。
【０１７０】
なお、図１３及び図１４では、センスアンプＳＡが配線ＤＢＬ＿１、配線ＮＢＬ＿１、配線ＤＢＬ＿２および配線ＮＢＬ＿２と接続されている。そして、１つの領域Ｒ＿１に設けられている複数のメモリセルＭＣ＿１は、同一の配線ＤＢＬ＿１および配線ＮＢＬ＿１と接続されている。また、１つの領域Ｒ＿２に設けられている複数のメモリセルＭＣ＿２は、同一の配線ＤＢＬ＿２および配線ＮＢＬ＿２と接続されている。
【０１７１】
また、４つの領域Ｒ＿１では複数の配線ＤＷＬ＿１、複数の配線ＮＷＬ＿１および複数の配線ＮＢＧ＿１を共有しており、４つの領域Ｒ＿２では複数の配線ＤＷＬ＿２、複数の配線ＮＷＬ＿２および複数の配線ＮＢＧ＿２を共有している。具体的には、１本の配線ＤＷＬ＿１は４つのメモリセルＭＣ＿１と接続され、１本の配線ＤＷＬ＿２は４つのメモリセルＭＣ＿２と接続されている。また、１本の配線ＮＷＬ＿１は４つのメモリセルＭＣ＿１と接続され、１本の配線ＮＷＬ＿２は４つのメモリセルＭＣ＿２と接続されている。また、１本の配線ＮＢＧ＿１は４つのメモリセルＭＣ＿１と接続され、１本の配線ＮＢＧ＿２は４つのメモリセルＭＣ＿２と接続されている。
【０１７２】
そして、図１３及び図１４に示すセルアレイ７０は開放型であるため、配線ＤＢＬ＿１および配線ＮＢＬ＿１はそれぞれ、配線ＤＷＬ＿２、配線ＮＷＬ＿２および配線ＮＢＧ＿２と交差せず、配線ＤＢＬ＿２および配線ＮＢＬ＿２はそれぞれ、配線ＤＷＬ＿１、配線ＮＷＬ＿１および配線ＮＢＧ＿１と交差しない構成を有する。また、各センスアンプＳＡは、それぞれ配線ＧＢＬ＿１および配線ＧＢＬ＿２と接続されている。
【０１７３】
上記構成により、半導体装置１０は占有面積を削減し、単位面積あたりの記憶容量を増加させることができる。
【０１７４】
本発明の一態様の半導体装置１０は、図７等に示した通り、セルアレイ７０を有する。セルアレイ７０が有するそれぞれのメモリセルＭＣは、サブメモリセルＮＭＣとサブメモリセルＤＭＣを有することが好ましい。
【０１７５】
セルアレイ７０は複数のサブセルアレイを有することが好ましい。例えば、セルアレイ７０は、第１のサブセルアレイと、第２のサブセルアレイと、を有する。第１のサブセルアレイは、各メモリセルＭＣにおいてサブメモリセルＮＭＣにデータが記憶される。第２のサブアレイは、各メモリセルＭＣにおいてデータがサブメモリセルＤＭＣにデータが記憶される。
【０１７６】
セルアレイ７０において、サブセルアレイは複数の行が一つのサブアレイ領域として構成されることが好ましい。また、行ごとにサブセルアレイを構成されてもよい。それぞれのサブセルアレイ領域の大きさは、ユーザーが変更することができる。つまり、セルアレイ７０において、サブメモリセルＮＭＣに記憶されるデータの容量と、サブメモリセルＤＭＣに記憶されるデータの容量とを、ユーザーが選択することができる。また時間経過に伴い、サブメモリセルＮＭＣに記憶されるデータの容量と、サブメモリセルＤＭＣに記憶されるデータの容量の比が変更されてもよい。
【０１７７】
図１５に示すセルアレイ７０は、サブセルアレイ７０ａ、サブセルアレイ７０ｂ、サブセルアレイ７０ｃおよびサブセルアレイ７０ｄ等を有する。例えば、サブセルアレイ７０ａおよびサブセルアレイ７０ｃは各メモリセルＭＣにおいてサブメモリセルＮＭＣにデータが記憶され、サブセルアレイ７０ｂおよびサブセルアレイ７０ｄは各メモリセルＭＣにおいてサブメモリセルＤＭＣにデータが記憶される。
【０１７８】
図１６は、セルアレイ７０が有するサブセルアレイ７０ａおよびサブセルアレイ７０ｂの一例を示す回路図である。
【０１７９】
図１７は、セルアレイ７０の一例を示す回路図である。セルアレイ７０は、サブセルアレイ７０ａ＿１、サブセルアレイ７０ａ＿２、サブセルアレイ７０ｂ＿１、およびサブセルアレイ７０ｂ＿２を有する。ここで例えば、サブセルアレイ７０ａ＿１およびサブセルアレイ７０ａ＿２は各メモリセルＭＣにおいてサブメモリセルＮＭＣにデータが記憶され、セルアレイ７０ｂ＿１およびセルアレイ７０ｂ＿２は各メモリセルＭＣにおいてサブメモリセルＤＭＣにデータが記憶される。この時、サブセルアレイ７０ｂ＿１およびサブセルアレイ７０ｂ＿２を対として開放型のセルアレイを構成することができる。
【０１８０】
また、セルアレイ７０は、サブメモリセルＮＭＣおよびサブメモリセルＤＭＣにデータが記憶されるメモリセルＭＣを有してもよい。例えば、図１８に示す回路図において、サブセルアレイ７０ａ＿１とサブセルアレイ７０ｂ＿１が重複する領域においては、メモリセルＭＣはサブメモリセルＮＭＣに第１のデータが記憶され、かつ、サブメモリセルＤＭＣに第２のデータが記憶される。
【０１８１】
本発明の一態様の半導体装置１０は、セルアレイ７０を有する。セルアレイ７０は、マトリックス状に配置される複数のメモリセルＭＣを有する。それぞれのメモリセルＭＣはトランジスタＴｒ１、トランジスタＴｒ２および容量素子Ｃ０を有する。セルアレイ７０は、第１の領域と、第２の領域とを有する。第１の領域のメモリセルＭＣは、ゲート電極９２とＴｒ１のソース電極との間に電位差を設け、電荷捕獲層９３に電荷を捕獲することによりトランジスタＴｒ１のしきい値を変化させ、データが記憶される。第２の領域のメモリセルＭＣは、トランジスタＴｒ２をオン状態として容量素子Ｃ０の一方の電極に電荷を与えた後、トランジスタＴｒ２をオフ状態として容量素子Ｃ０の一方の電極に電荷を保持することによりデータが記憶される。
【０１８２】
また、セルアレイ７０が有する第１の領域と第２の領域は重複してもよい。例えばセルアレイ７０が有する第１のメモリセルには、第１のデータと、第２のデータが記憶される。すなわち、第１のメモリセルにおいて、ゲート電極９２とＴｒ１のソース電極との間に電位差を設けて電荷捕獲層９３に電荷を捕獲することによりトランジスタＴｒ１のしきい値を変化させて第１のデータが記憶され、トランジスタＴｒ２をオン状態として容量素子Ｃ０の一方の電極に電荷を与えた後、トランジスタＴｒ２をオフ状態として容量素子Ｃ０の一方の電極に電荷を保持することにより第２のデータが記憶される。
【０１８３】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置およびトランジスタについて説明する。
【０１８４】
［半導体装置］
図２２は、半導体装置１０の断面図の一例を示す。図２３は、図２２に示すＡ１−Ａ２方向と概略垂直な断面の一例を示す。図２２に示す半導体装置１０は、層６２７乃至層６３１の５つの層を有する。層６２７はトランジスタ４９３、トランジスタ４９４等を有する。層６２９はトランジスタＴｒ１、トランジスタＴｒ２等を有する。層６３１は容量素子Ｃ０等を有する。
【０１８５】
＜層６２７＞
層６２７は、基板４００と、基板４００上のトランジスタ４９３、トランジスタ４９４等と、トランジスタ４９３等の上の絶縁体４６４と、プラグ５４１等のプラグを有する。プラグ５４１等は例えばトランジスタ４９３等のゲート電極、ソース電極またはドレイン電極に接続する。トランジスタ４９３およびトランジスタ４９４の詳細については、後述する。
【０１８６】
絶縁体４６４として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０１８７】
また、絶縁体４６４として、炭化窒化シリコン（ｓｉｌｉｃｏｎ  ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ  ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。ここで絶縁体４６４は水素を有すると好ましい場合がある。絶縁体４６４が水素を有することにより、基板４００が欠陥等を低減し、トランジスタ４９３等の特性を向上させる場合がある。
【０１８８】
絶縁体４６４は単層でもよく、複数の材料を積層して用いてもよい。例えば図２２に示すように、絶縁体４６４ａと絶縁体４６４ｂの２層であってもよい。一例としてここでは、絶縁体４６４ａに窒化シリコンを、絶縁体４６４ｂにＵＳＧを用いる。
【０１８９】
層６２７は、本発明の一態様の半導体装置１０が有する周辺回路、例えばセンスアンプ回路、駆動回路、メインアンプ、入出力回路等の回路を構成するためのトランジスタが設けられることが好ましい。また、層６２９には酸化物半導体を有するトランジスタが設けられる。本発明の一態様のメモリセルは、層６２９に設けられることが好ましい。半導体装置１０が有する周辺回路を層６２７に設け、層６２９をその上に積層し、セルアレイ７０が有するトランジスタを層６２９に設けることにより、半導体装置１０の面積を縮小することができる。
【０１９０】
＜層６２８＞
層６２８は、絶縁体５８１と、絶縁体５８１上の絶縁体５８４と、絶縁体５８４上の絶縁体５７１と、絶縁体５７１上の絶縁体５８５と、を有する。また、絶縁体４６４上の導電体５１１等と、導電体５１１等に接続し、絶縁体５８４、絶縁体５７１および絶縁体５８５の開口部を埋めるように形成される導電体５１３と、を有する。導電体５１１は絶縁体５８１に埋め込まれるように形成されることが好ましい。
【０１９１】
また、層６２８は、導電体４１３を有することが好ましい。導電体４１３は、絶縁体５８５に埋め込まれるように形成されることが好ましい。導電体４１３は、トランジスタＴｒ１のゲート電極９２として機能することが好ましい。
【０１９２】
絶縁体５８１は、絶縁体４６４の記載を参照することができる。また、絶縁体５８１は複数の層を積層して形成してもよい。例えば図２２に示すように、絶縁体５８１は絶縁体５８１ａと、絶縁体５８１ａ上の絶縁体５８１ｂの２層としてもよい。絶縁体５８１ａおよび絶縁体５８１ｂはそれぞれ絶縁体４６４ａおよび絶縁体４６４ｂの記載を参照することができる。
【０１９３】
絶縁体５８４および絶縁体５８５として例えば、絶縁体４６４において説明した材料を用いることができる。絶縁体５８４および絶縁体５８５は単層でもよく、複数の材料を積層して用いてもよい。
【０１９４】
導電体５１１、導電体５１３、導電体４１３、プラグ５４２等として、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。また、窒化タングステン、窒化モリブデン、窒化チタンなどの金属窒化物を用いることができる。
【０１９５】
ここで、導電体５１１、導電体５１３等の導電体は半導体装置１０の配線として機能することが好ましい。よって、これらの導電体を、配線、あるいは配線層と呼ぶ場合がある。また、これらの導電体間は、プラグ５４２等のプラグで接続されることが好ましい。
【０１９６】
ここで本発明の一態様の半導体装置において、層６２８が有する導電体５１１、導電体５１３、導電体４１３、プラグ５４２等は２層以上の積層構造としてもよい。
【０１９７】
一例として、導電体やプラグの上層として銅を用いることができる。銅は抵抗が小さく、プラグや配線等の導電体として用いることが好ましい。一方、銅は拡散しやすく、半導体素子へ拡散することにより半導体素子の特性を低下させる場合がある。よって、導電体やプラグの下層には、銅の透過性が低い材料を用いることが好ましい。また、導電体やプラグの下層は、水素や酸素の透過性が低いことが好ましい。導電体やプラグの下層として例えばタンタル、窒化タンタル、窒化チタン等を用いることができる。また、導電体やプラグの上層としてタングステンを用いてもよい。
【０１９８】
絶縁体５８１ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。絶縁体５８１ａとして水素の脱離量が少ない膜を用いることが好ましい。水素の脱離量は、例えば昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。絶縁体５８１ａの水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が例えば５×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下である。または、絶縁体５８１ａは、水素原子に換算した脱離量は、絶縁膜の面積あたりで例えば５×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。絶縁体５８１ｂは、絶縁体５８１ａよりも誘電率が低いことが好ましい。
【０１９９】
絶縁体５７１は不純物の透過性が低い絶縁性材料を用いて形成することが好ましい。例えば、絶縁体５７１は酸素の透過性が低いことが好ましい。また例えば、絶縁体５７１は水素の透過性が低いことが好ましい。また例えば、絶縁体５７１は水の透過性が低いことが好ましい。
【０２００】
絶縁体５７１として例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化シリコン等を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ガリウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。また、絶縁体５７１として例えば、炭化シリコン、炭化窒化シリコン、酸化炭化シリコンなどを用いてもよい。
【０２０１】
絶縁体５７１は水や水素の透過性が低い材料の層に、他の絶縁材料を含む層を積層させてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
【０２０２】
ここで例えば、半導体装置１０が絶縁体５７１を有することにより、導電体５１３、導電体４１３等が有する元素が、絶縁体５７１およびその下層（絶縁体５８４、絶縁体５８１、層６２７等）へ拡散することを抑制できる。
【０２０３】
＜層６２９＞
層６２９は、トランジスタＴｒ１、トランジスタＴｒ２等のトランジスタと、プラグ５４４およびプラグ５４４ｂ等のプラグと、を有する。プラグ５４４およびプラグ５４４ｂ等のプラグは、導電体５１３や、トランジスタＴｒ１等が有するゲート電極、ソース電極またはドレイン電極と接続する。トランジスタＴｒ１およびトランジスタＴｒ２に用いることができるトランジスタ構造の詳細については後述する。
【０２０４】
トランジスタＴｒ１およびトランジスタＴｒ２は、半導体層４０６を有する。半導体層４０６は、半導体材料を有する。半導体材料として例えば、酸化物半導体材料、シリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、または有機半導体材料などが挙げられる。特に、半導体層４０６は酸化物半導体を有することが好ましい。
【０２０５】
図２２に示すトランジスタＴｒ１として、後述するように図２７等に示すトランジスタ４９０を用いることができる。トランジスタＴｒ１において、半導体層４０６は半導体層４０６ａ、半導体層４０６ｂ、および半導体層４０６ｃの３層で形成されている。トランジスタＴｒ１は、半導体層４０６ａと、半導体層４０６ａ上の半導体層４０６ｂと、半導体層４０６ｂ上の導電体４１６ａおよび導電体４１６ｂと、半導体層４０６ｂの上面および側面と、導電体４１６ａの上面と、導電体４１６ｂの上面とに接する半導体層４０６ｃと、半導体層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４を有する。また、導電体４０４は、導電体４１６ａと導電体４１６ｂとの間の領域（離間する領域）上に、絶縁体４１２を介して形成されることが好ましい。また、図２２に示す半導体装置１０は、導電体４０４上の絶縁体５９１と、絶縁体５９１上の絶縁体４０８とを有する。
【０２０６】
導電体４１６ａおよび導電体４１６ｂは、トランジスタＴｒ１のソース電極またはドレイン電極として機能することが好ましい。導電体４０４は、トランジスタＴｒ１のゲート電極として機能することが好ましい。トランジスタＴｒ１において導電体４０４がゲート電極９１、導電体４１３がゲート電極９２として機能することが好ましい。
【０２０７】
トランジスタＴｒ２については、例えばトランジスタＴｒ１の記載を参照すればよい。
【０２０８】
ここで、トランジスタＴｒ１およびトランジスタＴｒ２が有する半導体層は、例えばスパッタリング法等の薄膜法を用いて容易に成膜することができる。よって、例えば図２２に示すように、導電体４１３等の導電体上に絶縁体４０２等を介して容易に成膜することができる。よって、トランジスタＴｒ１およびトランジスタＴｒ２において、半導体層４０６の上下に位置する導電体４０４および導電体４１３を設けることが容易である。
【０２０９】
図２２に示す断面において、２つのメモリセルＭＣが隣接している。それぞれのメモリセルＭＣは、トランジスタＴｒ１、トランジスタＴｒ２および容量素子Ｃ０を有する。トランジスタＴｒ１とトランジスタＴｒ２は直列に接続される。導電体４１６ｂはトランジスタＴｒ１のソース電極またはドレイン電極の一方と、トランジスタＴｒ２のソース電極またはドレイン電極の一方とを兼ねる。
【０２１０】
２つのメモリセルＭＣが有するそれぞれのトランジスタＴｒ２は、同一の配線ＤＢＬに接続する。プラグ５４４ｂは配線ＤＢＬに電気的に接続される、あるいは配線ＤＢＬとして機能する。
【０２１１】
トランジスタＴｒ２のゲート電極９１として機能する導電体４０４は、層６２９に設けられるプラグ５４４等や層６３０に設けられる導電体５１４、プラグ５４５等を介して、層６３１に設けられる容量素子Ｃ０の一方の電極として機能する導電体５１６等と接続する。
【０２１２】
図２２に示す断面において、２つのメモリセルＭＣが有するトランジスタＴｒ１、トランジスタＴｒ２および容量素子Ｃ０は、プラグ５４４ｂに関して概略対称に配置する。２つのメモリセルＭＣがプラグ５４４ｂを共有することにより、セルアレイ７０の、上面から見た面積を縮小することができる。
【０２１３】
ここで、本発明の一態様の半導体装置１０においては、サブメモリセルＮＭＣが有するトランジスタＴｒ１と、サブメモリセルＤＭＣが有するトランジスタＴｒ２を同じ層に設けることができる。すなわち、共通の半導体層、絶縁体、導電体層等を用いて、２種類のサブメモリセルが有するトランジスタを作製できる。共通の半導体層等を用いることにより例えば、製造のコストを低減することができる。
【０２１４】
本発明の一態様のトランジスタＴｒ１およびトランジスタＴｒ２は、が半導体層４０６と導電体４１３との間に電荷捕獲層を有することが好ましい。図２２に示すトランジスタＴｒ１およびトランジスタＴｒ２は、半導体層４０６と導電体４１３の間に絶縁体４０２ｂ、絶縁体４０２ｂ上の絶縁体５７１ａ、および絶縁体５７１ａ上の絶縁体４０２を有する。
【０２１５】
絶縁体４０２および絶縁体４０２ｂは例えば、絶縁体５８４の記載を参照することができる。また、半導体装置１０は絶縁体４０２ｂを有さなくともよい。絶縁体４０２として例えば、酸化シリコンや窒化酸化シリコン（ここで窒化酸化シリコンは窒素の含有量が酸素の含有量より多いことが好ましい）を用いればよい。また、絶縁体４０２ｂとして例えば酸化シリコンを用いればよい。
【０２１６】
絶縁体５７１ａは例えば、絶縁体５７１の記載を参照することができる。
【０２１７】
また、絶縁体５７１ａは電荷捕獲層として機能することが好ましい。絶縁体５７１ａに電荷を捕獲することによりトランジスタＴｒ１およびトランジスタＴｒ２のしきい値を制御することができる。ここで、本明細書中においてしきい値とは例えば、チャネルが形成されたときのゲート電圧をいう。しきい値は例えば、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流Ｉｄの平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流Ｉｄの平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）として算出することができる。
【０２１８】
ここでトランジスタＴｒ１は、絶縁体４１２を挟んで半導体層４０６と重なる導電体４０４と、絶縁体５７１ａ、絶縁体４０２および絶縁体４０２ｂを挟んで半導体層４０６と重なる導電体４１３とを有する。トランジスタＴｒ１が有する導電体４０４および導電体４１３はそれぞれ、図１（Ｂ）等に示すゲート電極９１およびゲート電極９２と対応する。
【０２１９】
前述の実施の形態に示したように、トランジスタＴｒ１が有する導電体４１３と、トランジスタＴｒ１のソース電極との間に電位差を設けることにより絶縁体５７１ａ、絶縁体４０２および絶縁体４０２ｂのうち少なくともいずれかの絶縁体に電荷を捕獲させ、データを記憶される。また、絶縁体５７１ａ、絶縁体４０２および絶縁体４０２ｂのうち接する２つの絶縁体の界面に電荷を捕獲させてもよい。
【０２２０】
また、トランジスタＴｒ２も、導電体４１３を有してもよい。トランジスタＴｒ２が有する導電体４１３と、トランジスタＴｒ２のソース電極との間に電位差を設けることにより、絶縁体４０２および絶縁体４０２ｂのうち少なくともいずれかの絶縁体に電荷を捕獲させることにより、トランジスタＴｒ２のしきい値を制御することができる。トランジスタＴｒ１が有する導電体４０４および導電体４１３はそれぞれ、図１（Ｂ）等に示すゲート電極９４およびゲート電極９５と対応する。
【０２２１】
トランジスタＴｒ１およびトランジスタＴｒ２が導電体４０４および導電体４１３の２つの導電体を有することにより、トランジスタの電流を増大させることができる場合がある。
【０２２２】
電荷捕獲層として、絶縁体、半導体および導電体を用いることができる。絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを用いることができる。半導体としては、多結晶シリコン、微結晶シリコン、非結晶シリコン、酸化物半導体などを用いることができる。導電体としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。また、酸素を透過し難い機能を有する、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。
【０２２３】
電荷捕獲層は例えば、酸素と、金属と、を有することが好ましい。また例えば電荷捕獲層において、ＥＤＸ分析により検出される金属の割合は、２０ａｔｏｍｉｃ％以上５０ａｔｏｍｉｃ％以下が好ましく、酸素の割合は３０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下が好ましい。該金属としてはハフニウム、アルミニウム、タンタル、タングステン、モリブデン、等があげられる。
【０２２４】
あるいは電荷捕獲層は窒化シリコンを有することが好ましい。また例えば電荷捕獲層において、窒素の割合は、４５ａｔｏｍｉｃ％以上６０ａｔｏｍｉｃ％未満が好ましく、シリコンの割合は４０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％未満が好ましい。
【０２２５】
また、絶縁体５７１ａを、電荷を捕獲しやすい層と、不純物を透過しにくい層と、を積層して用いてもよい。例えば、電荷を捕獲しやすい層として酸化ハフニウムを形成し、その上に不純物をより透過しにくい層として酸化アルミニウムを積層してもよい。あるいは、酸化アルミニウム上に酸化ハフニウムを形成してもよい。あるいは、酸化ハフニウム、酸化アルミニウムに加えて、酸化シリコンを用いて３層の積層としてもよい。ここで３つの層の積層の順番は問わない。
【０２２６】
ここで、半導体装置１０が絶縁体５７１や絶縁体５７１ａを有することにより、層６２７が有する水素や水等がトランジスタＴｒ１等へ拡散することを抑制できる。また、半導体装置１０が絶縁体４０８を有することにより、絶縁体４０８より上方からの不純物、例えば水素や水の拡散を抑制することができる。例えば、トランジスタＴｒ１等が酸化物半導体を有する場合、該酸化物半導体への水素の拡散を抑制することによりトランジスタの特性低下を抑制できる場合がある。
【０２２７】
導電体４１６ａおよび導電体４１６ｂとして例えば、導電体５１１等に示す材料を用いることができる。また導電体４１６ａおよび導電体４１６ｂとして、例えばタングステンやチタンなどの酸素と結合しやすい材料で形成すると、該材料の酸化物が形成されることにより、導電体４１６ａおよび導電体４１６ｂと半導体層４０６とが接する領域およびその近傍において半導体層４０６中の酸素欠損が増加する場合がある。なお、酸素欠損に水素が結合すると当該領域のキャリア密度が増加し、抵抗率が小さくなる。また、導電体４１６ａおよび導電体４１６ｂを積層膜としてもよい。
【０２２８】
絶縁体４０８として、絶縁体５７１に示す材料を用いることができる。また絶縁体４０８の成膜時に、絶縁体４０８と下層の膜との界面、およびその近傍に過剰酸素が供給されることが好ましい。
【０２２９】
また、絶縁体５７１、絶縁体５７１ａおよび絶縁体４０８として酸素の透過性が低い材料を用いることにより、トランジスタＴｒ１等から酸素が外方へ拡散すること（例えば絶縁体５７１より下層や絶縁体４０８より上層へ拡散すること）を抑制することができる。よって、トランジスタＴｒ１等へ効率的に酸素を供給できる場合がある。例えば、トランジスタＴｒ１等が酸化物半導体を有する場合、該酸化物半導体に酸素を供給しやすくすることによりトランジスタの特性を向上できる場合がある。
【０２３０】
＜層６３０＞
層６３０は、絶縁体５９２と、導電体５１４等の導電体と、プラグ５４５等のプラグと、を有する。プラグ５４５等は、導電体５１４等の導電体と接続する。
【０２３１】
＜層６３１＞
層６３１は、容量素子Ｃ０を有する。容量素子Ｃ０は、導電体５１６と、導電体５１７と、絶縁体５７２と、を有する。絶縁体５７２は、導電体５１６と導電体５１７で挟まれる領域を有する。また、層６３１は、絶縁体５９３と、導電体５１７上のプラグ５４７を有することが好ましい。プラグ５４７は絶縁体５９３に埋め込まれるように形成されることが好ましい。また、層６３１は、層６３０が有するプラグ（図示しない）に接続する導電体５１６ｂと、導電体５１６ｂ上のプラグ５４７ｂを有することが好ましい。絶縁体５７２は、絶縁体５７１の記載を参照することができる。
【０２３２】
また層６３１は、プラグ５４７やプラグ５４７ｂに接続する、配線層を有してもよい。図２２に示す例では、配線層はプラグ５４７やプラグ５４７ｂに接続する導電体５１８等と、導電体５１８上のプラグ５４８と、絶縁体５９４と、プラグ５４８上の導電体５１９と、導電体５１９上の絶縁体５９９とを有する。プラグ５４８は絶縁体５９４に埋め込まれるように形成されることが好ましい。また、絶縁体５９９は、導電体５１９上に開口部を有する。
【０２３３】
絶縁体、導電体および半導体層の成膜方法として、はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などを用いることができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２３４】
図２４に示す半導体装置１０は、容量素子Ｃ０の形状が図２２と異なる。図２４において、容量素子Ｃ０が有する導電体５１６は、絶縁体５９３に設けられる凹部の内面に沿って設けられる。導電体５１６を絶縁体５９３の凹部に設けることにより、容量素子Ｃ０の容量を増大させることができる場合がある。また、図２２ではトランジスタＴｒ２が有する導電体４１６ａが、層６３１が有するプラグ５４８等を介して導電体５１９へ接続されるのに対し、図２４ではトランジスタＴｒ２が有する導電体４１６ａがプラグ５４４ｂおよび導電体５１３等を介して、層６２８が有する導電体５１２等に接続される。
【０２３５】
半導体装置１０は、図２５（Ａ）に示す回路を有してもよい。図２５（Ａ）に示す回路は、記憶素子として機能する。
【０２３６】
図２５（Ａ）に示す回路はトランジスタＴｒ３と、トランジスタＴｒ４と、容量素子とＣ１とを有する。トランジスタＴｒ３のソース電極またはドレイン電極の一方は、容量素子Ｃ１の一方の電極に電気的に接続され、他方は端子ＢＬに接続される。容量素子Ｃ１の他方の電極は、端子ＣＬに接続される。トランジスタＴｒ４のゲート電極は、容量素子Ｃ１の一方の電極に電気的に接続される。トランジスタＴｒ４のソース電極またはドレイン電極の一方は端子ＢＬに接続され、他方は端子ＳＬに接続される。
【０２３７】
図２５（Ｂ）は、図２５（Ａ）の回路を有する半導体装置１０の断面の一例を示す。トランジスタＴｒ３は、酸化物半導体を有することが好ましい。トランジスタＴｒ３は層６２９に設けられる。トランジスタＴｒ３の構造については、トランジスタＴｒ２の記載を参照することができる。また、トランジスタＴｒ３は、層６２７に設けられることが好ましい。トランジスタＴｒ３の構造については、トランジスタ４９３の記載を参照することができる。
【０２３８】
＜トランジスタ４９３およびトランジスタ４９４＞
以下に、トランジスタ４９３およびトランジスタ４９４について、説明する。
【０２３９】
トランジスタ４９３は、チャネル形成領域４０７と、基板４００上の絶縁体４６２と、絶縁体４６２上の導電体４５４と、導電体４５４の側面に接する絶縁膜４７０と、基板４００中に位置し、導電体４５４および絶縁膜４７０と重ならない領域である領域４７６と、絶縁膜４７０と重なる領域である領域４７４と、を有する。領域４７６は低抵抗層であり、トランジスタ４９３のソース領域またはドレイン領域として機能することが好ましい。また、領域４７４はＬＤＤ（ライトドープドレイン）領域として機能することが好ましい。
【０２４０】
トランジスタ４９３は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。また、ここでは一例としてトランジスタ４９４が例えば、トランジスタ４９３と逆の極性のトランジスタであるとする。
【０２４１】
基板４００は、例えばシリコン系半導体などの半導体を有することが好ましく、単結晶シリコンを有することが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有してもよい。また、結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ４９３をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０２４２】
領域４７６は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むことが好ましい。
【０２４３】
導電体４５４は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
【０２４４】
図２２等に示すトランジスタ４９３およびトランジスタ４９４は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いて素子分離する例を示す。具体的には、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４６０により、トランジスタを素子分離させる場合を例示している。
【０２４５】
また、トレンチ以外の領域に存在する基板４００の凸部には、領域４７６及び領域４７４と、チャネル形成領域４０７とが設けられている。チャネル形成領域４０７上には、チャネル形成領域４０７を覆う絶縁体４６２と、絶縁体４６２を間に挟んでチャネル形成領域４０７と重なる導電体４５４が設けられる。
【０２４６】
トランジスタ４９３およびトランジスタ４９４は基板４００に凸部を設けなくともよい。構造の一例を図２６（Ａ）に示す。トランジスタ４９３およびトランジスタ４９４はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて形成してもよい。構造の一例を図２６（Ｂ）に示す。
【０２４７】
＜トランジスタ４９０＞
図２２に示すトランジスタＴｒ１、トランジスタＴｒ２および図２５に示すトランジスタＴｒ３に用いることができるトランジスタ（トランジスタ４９０とする）の上面図を図２７（Ａ）に示す。また図２７（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４に対応する断面図を図２７（Ｂ）に示す。
【０２４８】
図２７（Ｂ）に示すように、導電体４０４の電界によって、半導体層４０６ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体層４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース電極−ドレイン電極間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０２４９】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する装置は、集積度の高い、高密度化された装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有する。
【０２５０】
図２５に示すトランジスタＴｒ３は、図２２等に示すトランジスタＴｒ２等とは形状が異なる。なお、トランジスタＴｒ３として、図２２等に示すトランジスタＴｒ２等の構造を用いることもできる。また、図２２等に示すトランジスタＴｒ１およびトランジスタＴｒ２として、図２５に示すトランジスタＴｒ３の構造を用いることもできる。
【０２５１】
図２５に示すトランジスタＴｒ３は、絶縁体４０２上の半導体層４０６ａと、半導体層４０６ａ上の半導体層４０６ｂと、半導体層４０６ｂ上の導電体４１６ａおよび導電体４１６ｂと、半導体層４０６ｂの上面に接する半導体層４０６ｃと、半導体層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａおよび導電体４１６ｂ上の絶縁体５９１ｂと、絶縁体５９１ｂおよび導電体４０４上の絶縁体４０８と、を有する。
【０２５２】
図２５に示すように、絶縁体４１２は半導体層４０６ｃ上に積層されることが好ましく、半導体層４０６ｃおよび絶縁体４１２は絶縁体５９１ｂの開口部の側面に形成されることが好ましい。また、導電体４０４は、半導体層４０６ｃおよび絶縁体４１２に覆われた開口部を埋めるように形成されることが好ましい。また、導電体４０４は、導電体４１６ａと導電体４１６ｂとの間の領域（離間する領域）上に、絶縁体４１２を介して形成されることが好ましい。
【０２５３】
ここで、トランジスタ４９０として図２７に示す構成に代えて、図３７乃至図４０に示す構成を用いてもよい。
【０２５４】
図３７（Ａ）はトランジスタ４９０の上面図の一例である。図３７（Ｂ）には、図３７（Ａ）に示す一点鎖線Ｆ１−Ｆ２と、一点鎖線Ｆ３−Ｆ４とにそれぞれ対応する断面である。
【０２５５】
図３７（Ｂ）に示すトランジスタ４９０は、絶縁体４０２と、絶縁体４０２上の半導体層４０６ａと、半導体層４０６ａ上の半導体層４０６ｂと、半導体層４０６ａの側面、ならびに半導体層４０６ｂの上面および側面と接する、導電体４１６ａおよび導電体４１６ｂと、半導体層４０６ａの側面、半導体層４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体層４０６ｃと、半導体層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。
【０２５６】
図３８（Ａ）はトランジスタ４９０の上面図の一例である。図３８（Ｂ）は、図３８（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。
【０２５７】
図３８（Ａ）および図３８（Ｂ）に示すトランジスタ４９０は、絶縁体４０２と、絶縁体４０２の凸部上の半導体層４０６ａと、半導体層４０６ａ上の半導体層４０６ｂと、半導体層４０６ｂ上の半導体層４０６ｃと、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃと接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体層４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。
【０２５８】
なお、絶縁体４１２は、Ｇ３−Ｇ４断面において、少なくとも半導体層４０６ｂの側面と接する。また、導電体４０４は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１２を介して半導体層４０６ｂの上面および側面と面する。
【０２５９】
また、図３９（Ａ）に示すように、半導体層４０６ｃの端部と絶縁体４１２の端部とが揃わない構成としてもよい。また、図３９（Ｂ）に示すように、導電体４０４の端部と、半導体層４０６ｃおよび絶縁体４１２の端部とが概略揃う構成としてもよい。また、図３９（Ｂ）に一例を示すように、トランジスタ４９０において、導電体４０４、導電体４１６ａおよび導電体４１６ｂの上面に接するように絶縁体４０８が設けられてもよい。
【０２６０】
図４０（Ａ）は、トランジスタ４９０の上面図の一例である。図４０（Ｂ）は、図４０（Ａ）の一点鎖線Ｉ１−Ｉ２および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図４０（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２６１】
図４０に示すトランジスタ４９０は、導電体４１６ａおよび導電体４１６ｂを有さず、導電体４２６ａおよび導電体４２６ｂと、半導体層４０６ｂとが接する。この場合、半導体層４０６ｂまたは／および半導体層４０６ａの、少なくとも導電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体層４０６ｂまたは／および半導体層４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導体層４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａおよび導電体４２６ｂが、半導体層４０６ｂの孔または窪みに設けられることで、導電体４２６ａおよび導電体４２６ｂと、半導体層４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
【０２６２】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図２８乃至図３４を用いて説明する。
【０２６３】
図２８（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
【０２６４】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０２６５】
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０２６６】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２６７】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２６８】
図２８（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図２８（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０２６９】
図２８（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲート電極に与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。電圧ＶＰＯＧは、図２８（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース電極（Ｓ）とドレイン電極（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０２７０】
図２８（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図２８（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０２７１】
図２８（Ｄ）では、バックゲート電極を有するトランジスタ９１２を示している。トランジスタ９１２のゲート電極に与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲート電極に与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図２８（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース電極（Ｓ）とドレイン電極（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
【０２７２】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲート電極に直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲート電極に与える信号を生成し、当該信号をトランジスタ９１２のバックゲート電極に与える構成としてもよい。
【０２７３】
また図２９（Ａ）、（Ｂ）には、図２８（Ｄ）、（Ｅ）の変形例を示す。
【０２７４】
図２９（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０２７５】
図２９（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲート電極の電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０２７６】
また図３０（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３０（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０２７７】
また図３０（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３０（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０２７８】
なお上述した電圧生成回路９０３の回路構成は、図３０（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図３１（Ａ）乃至（Ｃ）、図３２（Ａ）、（Ｂ）に示す。
【０２７９】
図３１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲート電極に直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図３１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８０】
また図３１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲート電極に直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８１】
また図３１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図３１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０２８２】
また図３２（Ａ）に示す電圧生成回路９０３Ｄは、図３０（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図３２（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８３】
また図３２（Ｂ）に示す電圧生成回路９０３Ｅは、図３２（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲート電極を有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図３２（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲート電極にゲート電極と同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８４】
なお電圧生成回路９０３の変形例は、図３０（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図３３（Ａ）乃至（Ｃ）、図３４（Ａ）、（Ｂ）に示す。図３３（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図３３（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
【０２８５】
図３３（Ａ）乃至（Ｃ）、図３４（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図３１（Ａ）乃至（Ｃ）、図３２（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図３３（Ａ）乃至（Ｃ）、図３４（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
【０２８６】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
【０２８７】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について、図３５を用いて説明する。
【０２８８】
図３５（Ａ）では上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２８９】
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２９０】
後工程については、図３５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２９１】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２９２】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２９３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２９４】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２９５】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２９６】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置または記憶回路を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
【０２９７】
また、完成した電子部品の斜視模式図を図３５（Ｂ）に示す。図３５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３５（Ｂ）に示す電子部品１７００は、リード１７０１及び回路部１７０３を示している。図３５（Ｂ）に示す電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。
【０２９８】
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。
【０２９９】
図３６（Ａ）は携帯型ゲーム機であり、筐体８０１、筐体８０２、表示部８０３、表示部８０４、マイクロホン８０５、スピーカ８０６、操作キー８０７、スタイラス８０８等を有する。なお、図３６（Ａ）に示した携帯型ゲーム機は、２つの表示部８０３と表示部８０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３００】
図３６（Ｂ）は、携帯電話機であり、筐体８１１、表示部８１６、操作ボタン８１４、外部接続ポート８１３、スピーカ８１７、マイク８１２などを備えている。図３６（Ｂ）に示す携帯電話機は、指などで表示部８１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部８１６に触れることにより行うことができる。また、操作ボタン８１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０３０１】
図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体８２１、表示部８２２、キーボード８２３、ポインティングデバイス８２４等を有する。
【０３０２】
図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体８３１、冷蔵室用扉８３２、冷凍室用扉８３３等を有する。
【０３０３】
図３６（Ｅ）はビデオカメラであり、第１筐体８４１、第２筐体８４２、表示部８４３、操作キー８４４、レンズ８４５、接続部８４６等を有する。操作キー８４４およびレンズ８４５は第１筐体８４１に設けられており、表示部８４３は第２筐体８４２に設けられている。そして、第１筐体８４１と第２筐体８４２とは、接続部８４６により接続されており、第１筐体８４１と第２筐体８４２の間の角度は、接続部８４６により変更が可能である。表示部８４３における映像を、接続部８４６における第１筐体８４１と第２筐体８４２との間の角度に従って切り替える構成としても良い。
【０３０４】
図３６（Ｆ）は自動車であり、車体８５１、車輪８５２、ダッシュボード８５３、ライト８５４等を有する。
【０３０５】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０３０６】
例えば、本明細書において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ��導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
【０３０７】
（実施の形態６）
【０３０８】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３０９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３１０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３１１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３１２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３１３】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３１４】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３１５】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３１６】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３１７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４１（Ｅ）に示す。図４１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３１８】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３１９】
図４２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３２０】
図４２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３２１】
また、図４２（Ｂ）および図４２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４２（Ｄ）および図４２（Ｅ）は、それぞれ図４２（Ｂ）および図４２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３２２】
図４２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３２３】
図４２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３２４】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３２５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３２６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３２７】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３２８】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３２９】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３３０】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３３１】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４３（Ｂ）に示す。図４３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３３２】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３３３】
図４３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３３４】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３３５】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３３６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３３７】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３３８】
図４４に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４４（Ａ）および図４４（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３３９】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３４０】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３４１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３４２】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３４３】
図４５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４５より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４５より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３４４】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３４５】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０３４６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０３４７】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３４８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３４９】
＜酸化物＞
以下に、本発明の一態様に係る酸化物について説明する。
【０３５０】
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３５１】
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３５２】
＜原子数比＞
次に、図４６（Ａ）、図４６（Ｂ）、および図４６（Ｃ）を用いて、本発明の一態様に係る酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図４６（Ａ）、図４６（Ｂ）、および図４６（Ｃ）には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０３５３】
図４６（Ａ）、図４６（Ｂ）、および図４６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０３５４】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０３５５】
また、図４６（Ａ）、図４６（Ｂ）、および図４６（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
【０３５６】
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０３５７】
図４６（Ａ）に示す領域Ａは、酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０３５８】
酸化物は、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなる。
【０３５９】
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図４６（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０３６０】
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図４６（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０３６１】
特に、図４６（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物が得られる。
【０３６２】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物は熱に強く、信頼性が高い。
【０３６３】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０３６４】
なお、酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物の性質が異なる場合がある。例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０３６５】
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０３６６】
続いて、上記酸化物をトランジスタに用いる場合について説明する。
【０３６７】
なお、上記酸化物をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３６８】
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３６９】
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３７０】
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３７１】
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３７２】
ここで、酸化物中における各不純物の影響について説明する。
【０３７３】
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７４】
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３７５】
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７６】
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３７７】
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３７８】
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ１および酸化物Ｓ２の積層構造、および積層構造に接する絶縁体のバンド図と、について、図４７を用いて説明する。
【０３７９】
図４７（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４７（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０３８０】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０３８１】
図４７（Ａ）、および図４７（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０３８２】
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０３８３】
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０３８４】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０３８５】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図４６（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図４６（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である原子数比を示している。
【０３８６】
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
【符号の説明】
【０３８７】
Ｍ１    トランジスタ
Ｍ１０    トランジスタ
Ｍ１１    トランジスタ
Ｍ１４    トランジスタ
Ｍ１５    トランジスタ
Ｍ１６    トランジスタ
Ｍ２０    トランジスタ
Ｍ２１    トランジスタ
Ｍ２５    トランジスタ
Ｓ１    酸化物
Ｓ２    酸化物
Ｓ３    酸化物
ＳＥＬ＿１    トランジスタ
ＳＥＬ＿２    トランジスタ
ＳＷＬ＿１    配線
ＳＷＬ＿２    配線
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ３    トランジスタ
Ｔｒ４    トランジスタ
１０    半導体装置
４０    入出力回路
６０    センスアップ回路
６２    増幅回路
６３    スイッチ回路
６４    プリチャージ回路
７０    セルアレイ
７０ａ    サブセルアレイ
７０ａ＿１    サブセルアレイ
７０ａ＿２    サブセルアレイ
７０ｂ    サブセルアレイ
７０ｂ＿１    サブセルアレイ
７０ｂ＿２    サブセルアレイ
７０ｃ    サブセルアレイ
７０ｄ    サブセルアレイ
７０ｕ    ブロック
７０ｖ    ブロック
８０    駆動回路
８１    メインアンプ
８２    入出力回路
９１    ゲート電極
９２    ゲート電極
９３    電荷捕獲層
９４    ゲート電極
９５    ゲート電極
１００    半導体装置
２５１    トランジスタ
２５２    トランジスタ
２５３    トランジスタ
２５４    トランジスタ
２５５    トランジスタ
２５６    トランジスタ
２５７    トランジスタ
２５８    トランジスタ
２５９    トランジスタ
４００    基板
４０２    絶縁体
４０２ｂ    絶縁体
４０４    導電体
４０６    半導体層
４０６ａ    半導体層
４０６ｂ    半導体層
４０６ｃ    半導体層
４０７    チャネル形成領域
４０８    絶縁体
４１２    絶縁体
４１３    導電体
４１６ａ    導電体
４１６ｂ    導電体
４２３ａ    低抵抗領域
４２３ｂ    低抵抗領域
４２６ａ    導電体
４２６ｂ    導電体
４５４    導電体
４６０    素子分離領域
４６２    絶縁体
４６４    絶縁体
４６４ａ    絶縁体
４６４ｂ    絶縁体
４７０    絶縁膜
４７４    領域
４７６    領域
４９０    トランジスタ
４９３    トランジスタ
４９４    トランジスタ
５１１    導電体
５１２    導電体
５１３    導電体
５１４    導電体
５１６    導電体
５１６ｂ    導電体
５１７    導電体
５１８    導電体
５１９    導電体
５４１    プラグ
５４３    プラグ
５４４    プラグ
５４４ｂ    プラグ
５４５    プラグ
５４７    プラグ
５４７ｂ    プラグ
５４８    プラグ
５７１    絶縁体
５７１ａ    絶縁体
５７２    絶縁体
５８１    絶縁体
５８１ａ    絶縁体
５８１ｂ    絶縁体
５８４    絶縁体
５８５    絶縁体
５９１    絶縁体
５９１ｂ    絶縁体
５９２    絶縁体
５９３    絶縁体
５９４    絶縁体
５９９    絶縁体
６２７    層
６２８    層
６２９    層
６３０    層
６３１    層
８０１    筐体
８０２    筐体
８０３    表示部
８０４    表示部
８０５    マイクロホン
８０６    スピーカ
８０７    操作キー
８０８    スタイラス
８１１    筐体
８１２    マイク
８１３    外部接続ポート
８１４    操作ボタン
８１６    表示部
８１７    スピーカ
８２１    筐体
８２２    表示部
８２３    キーボード
８２４    ポインティングデバイス
８３１    筐体
８３２    冷蔵室用扉
８３３    冷凍室用扉
８４１    筐体
８４２    筐体
８４３    表示部
８４４    操作キー
８４５    レンズ
８４６    接続部
８５１    車体
８５２    車輪
８５３    ダッシュボード
８５４    ライト
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０３Ｄ    電圧生成回路
９０３Ｅ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０５Ａ    電圧生成回路
９０５Ｅ    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
９５１    第１の駆動回路
９５２    回路
９５３    第２の駆動回路
９６１    デコーダ
９６２    制御回路
９６３    レベルシフタ
９６３Ａ    レベルシフタ
９６３Ｂ    レベルシフタ
９６３Ｃ    レベルシフタ
９６４    バッファ回路
９６４Ａ    バッファ回路
９６４Ｂ    バッファ回路
９６４Ｃ    バッファ回路
１１００    ｐ型トランジスタ
１１１０    ｎ型トランジスタ
１１２０    ｎ型トランジスタ
１１３０    ｐ型トランジスタ
１１４０    ｎ型トランジスタ
１１５０    ｎ型トランジスタ
１１６０    ｐ型トランジスタ
１１７０    ｎ型トランジスタ
１１８０    ｐ型トランジスタ
１１９０    ｎ型トランジスタ
１２００    ｐ型トランジスタ
１２１０    ｐ型トランジスタ
１２２０    ｎ型トランジスタ
１２３０    ｐ型トランジスタ
１２４０    ｐ型トランジスタ
１２５０    ｎ型トランジスタ
１２６０    ｐ型トランジスタ
１２７０    ｎ型トランジスタ
１２８０    ｐ型トランジスタ
１２９０    ｎ型トランジスタ
１７００    電子部品
１７０１    リード
１７０２    プリント基板
１７０３    回路部
１７０４    回路基板
【図１】
2017092469.tif 000003
【図２】
2017092469.tif 000004
【図３】
2017092469.tif 000005
【図４】
2017092469.tif 000006
【図５】
2017092469.tif 000007
【図６】
2017092469.tif 000008
【図７】
2017092469.tif 000009
【図８】
2017092469.tif 000010
【図９】
2017092469.tif 000011
【図１０】
2017092469.tif 000012
【図１１】
2017092469.tif 000013
【図１２】
2017092469.tif 000014
【図１３】
2017092469.tif 000015
【図１４】
2017092469.tif 000016
【図１５】
2017092469.tif 000017
【図１６】
2017092469.tif 000018
【図１７】
2017092469.tif 000019
【図１８】
2017092469.tif 000020
【図１９】
2017092469.tif 000021
【図２０】
2017092469.tif 000022
【図２１】
2017092469.tif 000023
【図２２】
2017092469.tif 000024
【図２３】
2017092469.tif 000025
【図２４】
2017092469.tif 000026
【図２５】
2017092469.tif 000027
【図２６】
2017092469.tif 000028
【図２７】
2017092469.tif 000029
【図２８】
2017092469.tif 000030
【図２９】
2017092469.tif 000031
【図３０】
2017092469.tif 000032
【図３１】
2017092469.tif 000033
【図３２】
2017092469.tif 000034
【図３３】
2017092469.tif 000035
【図３４】
2017092469.tif 000036
【図３５】
2017092469.tif 000037
【図３６】
2017092469.tif 000038
【図３７】
2017092469.tif 000039
【図３８】
2017092469.tif 000040
【図３９】
2017092469.tif 000041
【図４０】
2017092469.tif 000042
【図４１】
2017092469.tif 000043
【図４２】
2017092469.tif 000044
【図４３】
2017092469.tif 000045
【図４４】
2017092469.tif 000046
【図４５】
2017092469.tif 000047
【図４６】
2017092469.tif 000048
【図４７】
2017092469.tif 000049