(57)【要約】      （修正有）【課題】より高速な処理を実現する信号処理装置を提供する。【解決手段】信号処理装置１は、複数の処理部２０−１〜２０−４と、受信部１３−０と、分配部１１と、複数の転送部１２−１〜１２−４、１３−１〜１３−４とを持つ。複数の処理部は、信号処理を行う。受信部は、周期的に到来し、前記複数の処理部のうちいずれかの処理部を宛先として指定する宛先情報を含む信号を受信する。分配部は、前記受信部により受信された信号を、前記複数の処理部のそれぞれに対応した複数の転送部に並行して出力する。複数の転送部は、前記複数の処理部のそれぞれに対応する。各転送部は、前記分配部から入力された信号に含まれる前記宛先情報が、自己に対応する前記処理部を指定するものである場合、前記分配部から入力された信号を、自己に対応する前記処理部に転送する。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号処理を行う複数の処理部と、
周期的に到来し、前記複数の処理部のうちいずれかの処理部を宛先として指定する宛先情報を含む信号を受信する受信部と、
前記受信部により受信された信号を、前記複数の処理部のそれぞれに対応した複数の転送部に並行して出力する分配部と、
前記複数の処理部のそれぞれに対応した複数の転送部であって、各転送部は、前記分配部から入力された信号に含まれる前記宛先情報が、自己に対応する前記処理部を指定するものである場合、前記分配部から入力された信号を、自己に対応する前記処理部に転送する複数の転送部と、
を備える信号処理装置。
【請求項２】
前記分配部は、前記受信部により受信された信号を増幅し、前記複数の転送部に対して分配して出力する、
請求項１記載の信号処理装置。
【請求項３】
前記信号処理に要する時間は、前記受信部により受信される信号の到来する周期よりも長い、
請求項１または２記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号処理装置に関する。
【背景技術】
【０００２】
従来、レーダ装置による出力信号や、ビデオ画像信号などの信号をリアルタイムに処理する信号処理装置が知られている。この種の信号処理装置では、まとまった量のデータを一系統の信号線から受信する場合がある。複数系統の信号線を介して信号を並行して受信する場合、並行して受信した信号に対してタイミング調整を行う必要があり、高速処理の妨げになる可能性があるからである。これに関連し、一系統の信号線を介して受信した信号を、ラウンドロビン制御回路によって複数の処理部に分配する技術が知られているが、この技術では、ラウンドロビン制御回路の処理速度が、信号の高速化に追いつかない場合があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８６４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、より高速な処理を実現することができる信号処理装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の信号処理装置は、複数の処理部と、受信部と、分配部と、複数の転送部とを持つ。複数の処理部は、信号処理を行う。受信部は、周期的に到来し、前記複数の処理部のうちいずれかの処理部を宛先として指定する宛先情報を含む信号を受信する。分配部は、前記受信部により受信された信号を、前記複数の処理部のそれぞれに対応した複数の転送部に並行して出力する。複数の転送部は、前記複数の処理部のそれぞれに対応する。各転送部は、前記分配部から入力された信号に含まれる前記宛先情報が、自己に対応する前記処理部を指定するものである場合、前記分配部から入力された信号を、自己に対応する前記処理部に転送する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る信号処理装置１の構成例を示す図である。
【図２】データ出力装置１００からの信号ＳＧの構造を例示した図である。
【図３】データ出力装置により送信される信号ＳＧを、信号処理装置１が処理する様子を示すタイミングチャートである。
【図４】ＰＣＩｅ１２および通信装置１３により実行される処理の流れの一例を示すフローチャートである。
【図５】ＶＰＸシャーシにＣＰＵカード２０が格納される様子を示す図である。
【図６】スロット番号をＣＰＵカード２０の設定情報として定める規則を例示した図である。
【図７】変形例に係る信号処理装置１の構成例を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態の信号処理装置を、図面を参照して説明する。
【０００８】
図１は、実施形態に係る信号処理装置１の構成例を示す図である。信号処理装置１は、例えば、回線制御装置１０と、ＣＰＵカード（処理部）２０−１、２０−２、２０−３、および２０−４と、データバス３０とを備える。なお、図１ではＣＰＵカードを４つ備える構成を例示したが、信号処理装置１は、２以上の如何なる数のＣＰＵカードを備えてもよい。以下の説明において、いずれのＣＰＵカード２０であるか区別しないときは、単にＣＰＵカード２０と表記して説明することがある。
【０００９】
信号処理装置１は、データ出力装置１００から信号を受信する。データ出力装置１００は、例えばレーダ装置である。この場合、レーダ出力装置１００は、仰角、方位角、および距離によって区分される検知エリアごとの受信波に関するデータが含まれた信号を、信号処理装置１に送信する。信号処理装置１は、信号に対して例えばノイズ除去処理などの処理を行って、処理結果である出力信号を統合処理装置１２０に出力する。また、信号処理装置１は、ビデオ画像信号などの他の種類の信号を処理するものであってもよい。
【００１０】
信号処理装置１の回線制御装置１０は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）により実現される。回線制御装置１０は、例えば、回線複製装置１１と、ＰＣＩｅ（Peripheral Component Interconnect Express）インターフェース（以下、単にＰＣＩｅと表記する）１２−１から１２−４と、通信装置１３−０から１３−４とを備える。ハイフン以下の符号は、いずれのＣＰＵカード２０に対応したものであるかを示している。通信装置１３−０は、いずれのＣＰＵカード２０にも対応付けられていない。以下の説明において、いずれのＣＰＵカード２０に対応したものであるか区別しないときは、ハイフンおよび続く符号を省略して説明することがある。
【００１１】
データ出力装置１００からの信号は、通信装置１３−０によって受信される。
【００１２】
データ出力装置１００からの信号ＳＧは、一つのＣＰＵカード２０によって処理されるべき処理単位に区分されたシリアル信号である。信号ＳＧのヘッダ部分には、いずれかのＣＰＵカード２０を宛先として指定する宛先情報が含まれている。図２は、データ出力装置１００からの信号ＳＧの構造を例示した図である。図示するように、この信号ＳＧには、宛先情報を含むヘッダに続いて、ＣＰＵカード２０によって処理されるペイロード（処理対象データ）が格納されている。宛先情報は、例えば、８ビットのデータパターンを有する。
【００１３】
データ出力装置１００は、例えば、ＣＰＵカード２０−１を宛先として指定する宛先情報（例えば１）をヘッダに含めた信号ＳＧを送信し、次いでＣＰＵカード２０−２を宛先として指定する宛先情報（例えば２）をヘッダに含めた信号ＳＧを送信し、次いでＣＰＵカード２０−３を宛先として指定する宛先情報（例えば３）をヘッダに含めた信号ＳＧを送信し、次いでＣＰＵカード２０−４を宛先として指定する宛先情報（例えば４）をヘッダに含めた信号ＳＧを送信し、次いでＣＰＵカード２０−１を宛先として指定する宛先情報（例えば１）をヘッダに含めた信号ＳＧを送信するというように、信号処理装置１のＣＰＵカード２０の数に応じて循環的に宛先情報を変更しながら、信号ＳＧを生成して信号処理装置１に送信する。
【００１４】
回線複製装置（分配部）１１は、通信装置１３−０によって受信された信号ＳＧを、通信装置１３−１およびＰＣＩｅ１２−１の組（転送部）と、通信装置１３−２およびＰＣＩｅ１２−２の組（転送部）と、通信装置１３−３およびＰＣＩｅ１２−３の組（転送部）と、通信装置１３−４およびＰＣＩｅ１２−４の組（転送部）とに並行して出力する。回線複製装置１１は、内部に増幅器（不図示）を備えており、入力された信号を増幅して出力する。これによって、信号ＳＧを分配することによる信号レベルの低下を抑制し、或いは入力信号よりも信号レベルの高い信号を出力することができる。
【００１５】
ＰＣＩｅ１２−１から１２−４のそれぞれは、レジスタなどの設定情報格納領域を備える。この設定情報格納領域には、データ出力装置１００からの信号ＳＧに含まれる宛先情報のうち、どの宛先情報であれば通過（転送）を許可するかを示す情報（設定情報）が格納される。設定情報格納領域に格納される設定情報は、信号ＳＧのヘッダに含まれる宛先情報と同様、例えば８ビットのデータパターンを有している。
【００１６】
通信装置１３−１から１３−４のそれぞれは、回線複製装置１１から信号ＳＧを受信すると、そのヘッダに含まれる宛先情報と、対応するＰＣＩｅ１２−１から１２−４の設定情報格納領域に格納された情報とを比較し、回線複製装置１１から受信した信号ＳＧを、対応するＣＰＵカード２０に転送するか否かを決定する。
【００１７】
ＰＣＩｅ１２−１から１２−４のそれぞれは、対応するＣＰＵカード２０−１から２０−４のＰＣＩｅ２２−１から２２−４と、例えばＶＰＸバスによって接続される。
【００１８】
各ＣＰＵカード２０は、ＣＰＵ２１と、ＰＣＩｅ２２と、ＬＡＮインターフェース（以下、単にＬＡＮと表記する）２３とを備える。ＣＰＵ２１は、例えばフラッシュメモリなどのプログラムメモリに格納されたプログラムを実行することで、ＰＣＩｅ２２を介して入力された信号のペイロード部分に対して予め定められた処理（信号処理）を行い、ＬＡＮ２３に出力する。ＬＡＮ２３は、例えばＮＩＣ（Network Interface Card）である。ＬＡＮ２３は、ＣＰＵから入力された処理結果を含む出力信号ＲＳを、データバス３０に出力する。
【００１９】
各ＣＰＵカード２０により出力された信号が、スイッチングハブ（ＳＨ）１１０を介して統合処理装置１２０に出力される。統合処理装置１２０は、信号処理装置１の処理結果を利用して、更に後段の処理を実行する。
【００２０】
図３は、データ出力装置により送信される信号ＳＧを、信号処理装置１が処理する様子を示すタイミングチャートである。前述したように、信号ＳＧはヘッダＨとペイロードＰとを含む。また、信号ＳＧは、基本周期Ｔで送信される。以下、時系列で送信される信号ＳＧを、ＳＧ（１）、ＳＧ（２）、…のように表現する。
【００２１】
回線制御装置１０における出力側のＰＣＩｅ１２（１２−１から１２−４）は、一つの信号ＳＧを転送し終わると、受信完了割り込みＩＮＴを、対応するＣＰＵカード２０のＰＣＩｅ２２に送信する。なお、ＰＣＩｅ１２は、ＰＣＩｅ２２に信号ＳＧを転送する際に、ヘッダＨを取り除いてもよい。
【００２２】
ＣＰＵカード２０では、受信完了割り込みＩＮＴを受信する前に、回線制御装置１０から受信した信号ＳＧをＲＡＭ（Random Access Memory）などのメモリに格納する。そして、受信完了割り込みＩＮＴをＰＣＩｅ２２が受信したことを契機として、ＣＰＵ２１が、信号ＳＧのペイロードに対する処理を開始する。ＣＰＵ２１は、例えば、前回の処理において処理対象とした信号ＳＧの末尾のアドレスをポインタとして保持しておき、受信完了割り込みを受信すると、ポインタの示すアドレスの次のアドレスから、その時点で信号ＳＧが格納されている最も値の大きいアドレスまでを処理対象とする。そして、ＣＰＵ２１は、一つの信号ＳＧに対する処理を完了すると、処理対象とした信号の格納されているアドレスの末尾にポインタを移動させる。
【００２３】
図では、信号ＳＧ（１）に対応した処理を処理（１）、信号ＳＧ（２）に対応した処理を処理（２）、…のように表す。ＣＰＵカードのＣＰＵ２１は、処理を終了すると、処理結果に基づいて出力信号ＲＳを生成し、データバス３０に出力する。図では、処理（１）の処理結果に基づく出力信号をＲＳ（１）、処理（２）の処理結果に基づく出力信号をＲＳ（２）、…のように表す。
【００２４】
スイッチングハブ１１０は、データバス３０を流れる出力信号ＲＳを、統合処理装置１２０に転送する。この結果、統合処理装置１２０は、データ出力装置１００からの信号ＳＧの基本周期Ｔと同じ周期で、出力信号ＲＳを受信することになる。
【００２５】
ここで、ＣＰＵ２１による処理は、信号ＳＧが到来する基本周期Ｔよりも長い時間を要するものである。これに対し、実施形態の信号処理装置１では、複数のＣＰＵカード２０により分散して処理を行うことで、信号ＳＧの到来ペースを落とさずに出力信号を生成することができる。
【００２６】
また、回線制御装置１０における処理は、回線複製装置１１によって信号ＳＧを増幅して分配し、ＰＣＩｅ１２および通信装置１３において、対応したＣＰＵカード２０を宛先とするものである場合に転送を行うというものであるため、ラウンドロビン方式などによって転送先を切り替えるものに比して、より高周波で到来する信号ＳＧに対応することができる。この結果、信号処理装置１は、より高速な処理を実現することができる。
【００２７】
また、信号処理装置１は、シリアル通信を装置の入力側に採用しているため、装置まわりの配線をコンパクトにすることができる。このため、スペースの限られた環境下での使用に耐えることができる。
【００２８】
以下、ＰＣＩｅ１２および通信装置１３の処理について説明する。図４は、ＰＣＩｅ１２および通信装置１３により実行される処理の流れの一例を示すフローチャートである。本フローチャートの処理は、例えば、信号処理装置１に電源投入されたとき、或いは何らかの原因で再起動がされたときに開始される。
【００２９】
まず、ＰＣＩｅ１２が、対応するＣＰＵカード２０から受信設定を受け付ける（ステップＳ２００）。具体的には、ＰＣＩｅ１２は、対応するＣＰＵカード２０から前述した設定情報を取得し、設定情報格納領域に格納する。なお、ＣＰＵカード２０のＣＰＵ２１は、電源投入時や再起動時において、設定情報をフラッシュメモリなどのプログラムメモリから読出し、対応するＰＣＩｅ１２に出力する。
【００３０】
次に、通信装置１３が、信号ＳＧの受信を開始するまで待機する（ステップＳ２０２）。信号ＳＧの受信を開始すると、通信装置１３は、受信した信号ＳＧのヘッダに格納された宛先情報と、ＰＣＩｅ１２の設定情報格納領域に格納された情報とが一致するか否かを判定する（ステップＳ２０４）。
【００３１】
情報が一致する場合、通信装置１３およびＰＣＩｅ１２は、信号ＳＧをＣＰＵカード２０に転送する（ステップＳ２０６）。そして、通信装置１３は、転送が完了するまで待機し（ステップＳ２０８）、転送が完了すると受信完了割り込みを発生させる（ステップＳ２１０）。一方、情報が一致しない場合、通信装置１３は、信号ＳＧを破棄する（ステップＳ２１２）。これらの処理が終了すると、ステップＳ２０２に戻る。
【００３２】
実施例の信号処理装置１は、例えばＶＰＸシャーシを基本として構成される。図５は、ＶＰＸシャーシにＣＰＵカード２０が格納される様子を示す図である。図示するように、ＣＰＵカード２０は、ＶＰＸシャーシにおけるスロットに収容される。この場合、各ＣＰＵカード２０の設定情報として、スロット番号を用いると、改めて設定情報を定める必要が無くなり、好適である。ＣＰＵカード２０は、ＶＰＸで定義されたGeo Graphical Addressによるスロット位置情報を取得し、自身の設定情報として使用する。図６は、スロット番号をＣＰＵカード２０の設定情報として定める規則を例示した図である。
【００３３】
なお、上記実施形態では、データバス３０に出力された処理結果ＲＳは、スイッチングハブ１１０を介して情報統合装置に入力されるものとしたが、スイッチングハブ１１０に代えて（或いは加えて）、情報統合用のＣＰＵカード２０を更に備えてもよい。図７は、変形例に係る信号処理装置１の構成例を示す図である。本図に示す例では、データバス３０に出力された処理結果ＲＳは、ＣＰＵカード２０−５によってまとめられ、ＬＡＮ２３−６などのインターフェースを介して統合処理装置１２０に送信される。
【００３４】
以上説明した少なくともひとつの実施形態によれば、信号処理を行う複数のＣＰＵカード２０と、周期的に到来し、複数のＣＰＵ２０のうちいずれかを宛先として指定する宛先情報を含む信号ＳＧを受信する通信装置１３−０と、通信装置１３−０により受信された信号ＳＧを、複数のＣＰＵ２０のそれぞれに対応したＰＣＩｅ１２および通信装置１３の組に並行して出力する回線複製装置１１と、ＰＣＩｅ１２および通信装置１３のそれぞれの組が、回線複製装置１１から入力された信号ＳＧに含まれる宛先情報が、自己に対応するＣＰＵカード２０を指定するものである場合、回線複製装置１１から入力された信号を、自己に対応するＣＰＵカード２０にお転送するため、より高速な処理を実現することができる。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３６】
１…信号処理装置、１０…回線制御装置、１１…回線複製装置、１２…ＰＣＩｅインターフェース、１３…通信装置、２０…ＣＰＵカード、２１…ＣＰＵ、２２…ＰＣＩｅインターフェース、２３…ＬＡＮインターフェース、３０…データバス、１１０…スイッチングハブ、１２０…統合処理装置、ＳＧ…信号、ＲＳ…出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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