(57)【要約】【課題】ゲート電極の電気抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、ゲート絶縁層と、第１絶縁部と、第２絶縁部と、第２電極と、を有する。ゲート電極は、第１部分と、第２部分と、を有する。第１部分は、第２方向において第２半導体領域と並んでいる。第１部分は、多結晶シリコンを含む。第２部分は、第１部分の一部の上に設けられている。第２部分は、金属を含む。第１絶縁部は、第１部分の他の一部の上に設けられ、第２部分を囲んでいる。第２絶縁部は、第２部分の上および第１絶縁部の上に設けられている。第２電極は、第３半導体領域の上および第２絶縁部の上に設けられている。第２電極は、第２方向において第２部分と並んでいる。【選択図】図１
2017038015.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第１半導体領域に向かう第１方向に対して垂直な第２方向において前記第２半導体領域と並び、多結晶シリコンを含む第１部分と、
前記第１部分の一部の上に設けられ、金属を含む第２部分と、
を有するゲート電極と、
前記ゲート電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれと、の間に設けられたゲート絶縁層と、
前記第１部分の他の一部の上に設けられ、前記第２部分を囲む第１絶縁部と、
前記第２部分の上および前記第１絶縁部の上に設けられた第２絶縁部と、
前記第３半導体領域の上および前記第２絶縁部の上に設けられ、前記第２方向において前記第２部分と並ぶ第２電極と、
を備えた半導体装置。
【請求項２】
前記第２部分は、前記第１部分の前記他の一部により囲まれた請求項１記載の半導体装置。
【請求項３】
前記第２部分の前記第１方向における長さは、前記第１部分の前記第２方向における長さよりも短い請求項１または２に記載の半導体装置。
【請求項４】
前記第２部分の前記第１方向における一端は、前記第２方向において前記第３半導体領域と並ぶ請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１絶縁部の一部および前記第２絶縁部の一部は、前記第３半導体領域の上に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置では、ゲート電極に閾値以上の電圧が印加されることで、オン状態となる。
ゲート電極への電圧印加を開始してから、ゲート電極の電圧が閾値以上となるまでの時間は、ゲート電極の電気抵抗に比例する。従って、半導体装置を高速に動作させるためには、ゲート電極の電気抵抗が小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９０９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート電極の電気抵抗を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、ゲート絶縁層と、第１絶縁部と、第２絶縁部と、第２電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記ゲート電極は、第１部分と、第２部分と、を有する。
前記第１部分は、前記第１電極から前記第１半導体領域に向かう第１方向に対して垂直な第２方向において前記第２半導体領域と並んでいる。前記第１部分は、多結晶シリコンを含む。
前記第２部分は、前記第１部分の一部の上に設けられている。前記第２部分は、金属を含む。
前記ゲート絶縁層は、前記ゲート電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれと、の間に設けられている。
前記第１絶縁部は、前記第１部分の他の一部の上に設けられ、前記第２部分を囲んでいる。
前記第２絶縁部は、前記第２部分の上および前記第１絶縁部の上に設けられている。
前記第２電極は、前記第３半導体領域の上および前記第２絶縁部の上に設けられている。前記第２電極は、前記第２方向において前記第２部分と並んでいる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極３０からｎ−形半導体領域１に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
【０００９】
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｎ＋形（第１導電形）ドレイン領域５、ｎ−形半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ゲート電極１０、ゲート絶縁層１５、第１絶縁部２１、第２絶縁部２２、ドレイン電極３０（第１電極）、およびソース電極３１（第２電極）を有する。
【００１０】
半導体装置１００の下面には、ドレイン電極３０が設けられている。
ｎ＋形ドレイン領域５は、ドレイン電極３０の上に設けられており、ドレイン電極３０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
【００１１】
ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、それぞれｐ形ベース領域２の上に選択的に設けられている。
【００１２】
ｐ形ベース領域２、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
あるいは、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、各ｐ形ベース領域２の上において、Ｙ方向に交互に設けられていてもよい。
【００１３】
ゲート電極１０は、第１部分１１および第２部分１２を有する。
第１部分１１は、Ｘ方向において、ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３と並んでいる。これらの半導体領域と第１部分１１との間には、ゲート絶縁層１５が設けられている。
【００１４】
第２部分１２は、第１部分１１の一部の上に設けられている。
第１絶縁部２１は、第１部分１１の他の一部の上に設けられており、第２部分１２は、Ｘ−Ｙ面に沿って第１絶縁部２１に囲まれている。
第２絶縁部２２は、第１絶縁部２１の上に設けられている。
【００１５】
図１に表す例では、第２部分１２の下端は、第１部分１１の上面に接している。また、第１部分１１の上面および第２部分１２の下端は、Ｘ方向において、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と並んでいる。第２部分１２のＸ方向における長さは、第１部分１１のＸ方向における長さよりも短い。
【００１６】
ゲート電極１０、第１絶縁部２１、および第２絶縁部２２は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１７】
半導体装置１００の上面であって、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、および第２絶縁部２２の上には、ソース電極３１が設けられている。ソース電極３１は、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と電気的に接続されている。
また、第２部分１２の少なくとも一部は、ソース電極３１とＸ方向において並んでいる。ソース電極３１とゲート電極１０は、第１絶縁部２１および第２絶縁部２２によって電気的に分離されている。
【００１８】
ここで、各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極１０の第１部分１１は、多結晶シリコンを含む。
ゲート電極１０の第２部分１２は、金属を含む。第２部分１２は、金属として、例えば、アルミニウム、チタン、ニッケル、タングステン、銅、および金の少なくともいずれかを含む。第２部分１２は、さらに、窒化チタンなどの金属化合物を含んでいてもよい。
ゲート絶縁層１５、第１絶縁部２１、および第２絶縁部２２は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３０およびソース電極３１は、アルミニウムなどの金属を含む。
【００１９】
次に、図２〜図４を用いて、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図２〜図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
【００２０】
まず、ｎ＋形半導体層５ａと、ｎ＋形半導体層５ａの上に設けられたｎ−形半導体層１ａと、を有する半導体基板を用意する。次に、ｎ−形半導体層１ａの表面に複数の開口ＯＰ１を形成する。続いて、熱酸化を行うことで、図２（ａ）に表すように、開口ＯＰ１の内壁およびｎ−形半導体層１ａの上面に絶縁層ＩＬ１を形成する。
【００２１】
次に、開口ＯＰ１同士の間のｎ−形半導体層１ａに、ｐ形不純物およびｎ形不純物を順次イオン注入し、熱処理を行うことで不純物を活性化させる。この工程により、図２（ｂ）に表すように、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４が形成される。
【００２２】
次に、絶縁層ＩＬ１の上に多結晶シリコンを含む導電層を形成する。続いて、この導電層の一部をエッチングし、上面を後退させることで、それぞれの開口ＯＰ１の内部に、第１部分１１が形成される。続いて、第１部分１１を覆う絶縁層ＩＬ２を形成する。この絶縁層ＩＬ２に、図３（ａ）に表すように、開口ＯＰ２を形成する。開口ＯＰ２は、第１部分１１の上面の一部が開口ＯＰ２を通して露出するように、形成される。また、開口ＯＰ２は、開口ＯＰ２の幅（Ｘ方向における寸法）が開口ＯＰ１の幅よりも狭くなるように、形成される。
【００２３】
次に、開口ＯＰ２を埋め込む金属層を、絶縁層ＩＬ２の上に形成する。続いて、この金属層を研磨し、開口ＯＰ２の内部以外に設けられた部分を除去することで、絶縁層ＩＬ２に囲まれた第２部分１２が形成される。この工程により、図１に表される第１部分１１および第２部分１２を有するゲート電極１０が形成される。続いて、図３（ｂ）に表すように、絶縁層ＩＬ２の上に、第２部分１２を覆う絶縁層ＩＬ３を形成する。
【００２４】
次に、絶縁層ＩＬ１〜ＩＬ３のそれぞれの一部を除去し、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４を露出させる。この工程により、絶縁層ＩＬ１〜ＩＬ３がＸ方向において分断され、図１に表される複数の第１絶縁部２１および複数の第２絶縁部２２が形成される。続いて、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４の上に、第２絶縁部２２を覆う金属層を形成する。この金属層をパターニングすることで、図４（ａ）に表すように、ソース電極３１が形成される。
【００２５】
次に、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研磨する。続いて、図４（ｂ）に表すように、研磨されたｎ＋形半導体層５ａの裏面にドレイン電極３０を形成することで、図１に表す半導体装置１００が得られる。
【００２６】
本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置は、ゲート電極１０が、第１部分１１および第２部分１２を有する。金属を含む第２部分１２の電気抵抗は、多結晶シリコンを含む第１部分の電気抵抗よりも小さい。このため、第２部分１２が設けられていることで、ゲート電極の電気抵抗を低減することができる。
【００２７】
さらに、本実施形態によれば、第２部分１２は第１部分１１の一部の上に設けられるとともに、第１部分１１の他の一部の上には第１絶縁部２１が設けられ、第２部分１２はこの第１絶縁部２１に囲まれている。このような構成を採用することで、第２部分１２とソース電極３１との間のＸ方向における距離を長くすることができ、ゲート電極１０とソース電極３１との間の静電容量の増加を抑制することが可能となる。
すなわち、本実施形態によれば、ゲート電極１０の電気抵抗を低減しつつ、ゲート電極１０とソース電極３１との間の静電容量の増加を抑制することが可能となる。
【００２８】
また、第２部分１２を第１部分１１の一部の上にのみ設けることで、絶縁層をパターニングして第１絶縁部２１および第２絶縁部２２を形成する際に、パターニング位置のばらつき等により、第２部分１２が誤って露出してしまう可能性を低減することができる。
すなわち、本実施形態に係る半導体装置によれば、半導体装置の歩留まりを向上させることが可能となる。
【００２９】
また、第１絶縁部２１の一部および第２絶縁部２２の一部がｎ＋形ソース領域３の上に位置するように、第１絶縁部２１および第２絶縁部２２を設けることで、パターニング位置のばらつきにより第２部分１２が誤って露出してしまう可能性をより一層低減することができる。
【００３０】
（第２実施形態）
図５を用いて、第２実施形態に係る半導体装置の一例について説明する。
図５は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
半導体装置２００は、半導体装置１００との比較において、例えば第２部分１２の構造に差異を有する。
【００３１】
半導体装置２００において、第２部分１２は、第１部分１１の一部の上に設けられるとともに、第１部分１１の他の一部により、Ｘ−Ｙ面に沿って囲まれている。
図５に表す例では、第２部分１２の下端は、ｎ＋形ソース領域３とＸ方向において並んでいるが、第２部分１２の下端が、ｐ形ベース領域２またはｎ−形半導体領域１とＸ方向において並んでいてもよい。第２部分１２の下端の位置が深くなるほど、第２部分１２の体積を増加させることが可能である。
【００３２】
本実施形態によれば、第１実施形態に比べて第２部分１２の体積が大きいため、ゲート電極１０の電気抵抗をより一層低減することが可能となる。
【００３３】
なお、上述した各実施形態の説明では、ＭＯＳＦＥＴに各実施形態に係る発明を適用した場合の一例について説明した。しかし、各実施形態に係る発明は、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴに適用することも可能である。この場合、例えば、ｎ＋形ドレイン領域５とドレイン電極３０との間に、ｐ＋形の半導体領域が設けられる。
【００３４】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００３５】
また、ゲート電極１０の各部に含まれる材料については、例えば、ＳＩＭＳ（二次イオン質量分析法）、ＧＤ−ＯＥＳ（グロー放電発光分光分析法）、ＸＰＳ（Ｘ線光電子分光法）などを用いて確認することが可能である。
【００３６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ゲート絶縁層１５、ドレイン電極３０、ソース電極３１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３７】
１００、２００…半導体装置  １…ｎ−形半導体領域  ２…ｐ形ベース領域  ３…ｎ＋形ソース領域  ４…ｐ＋形コンタクト領域  ５…ｎ＋形ドレイン領域  １０…ゲート電極  ２１…第１絶縁部  ２２…第２絶縁部  ３０…ドレイン電極  ３１…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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