(57)【要約】【課題】ハイサイドにスイッチング素子、ローサイドにダイオードを設け、電流モード制御を行う構成のスイッチング電源装置で、ブリーダ抵抗による損失を極力低減することができるようにしたスイッチング電源装置を提供する。【解決手段】スイッチング素子２、ダイオード５を備え、スイッチング素子２のオンオフ制御でコイルに通電して出力電圧を生成する。電流検出回路９によりスイッチング素子２の電流を検出する。電圧検出回路１３により出力端子ＯＵＴの電圧をモニタする。制御回路８は、電流検出信号Ｓ１およびフィードバック電圧Ｖｏｕｔに基づいてスイッチング素子２を電流モード制御によりオンオフ制御する。制御回路８は、電流検出信号Ｓ１のレベルが所定以下のときにブリーダ回路１６を駆動して出力端子ＯＵＴに負荷電流を流す。【選択図】図１
2017131033.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子（２）のオン時にコイル（４）に通電し、前記スイッチング素子のオフ時に前記コイルの還流電流をダイオード（５）を通じて出力端子（ＯＵＴ）に出力するスイッチング電源装置であって、
前記スイッチング素子のオン時の電流を検出して電流検出信号として出力する電流検出回路（９）と、
前記出力端子の電圧をモニタしてフィードバック電圧を生成する電圧検出回路（１３）と、
前記電流検出回路の電流検出信号および前記電圧検出回路のフィードバック電圧に基づいて前記スイッチング素子を電流モード制御によりオンオフ制御する制御回路（８、３０、４１、４５）と、
前記出力端子に接続され、負荷電流を流すブリーダ回路（１６、３５）とを備え、
前記制御回路は、前記電流検出回路の電流検出信号のレベルが所定以下のときに前記ブリーダ回路を駆動して前記出力端子に負荷電流を流すスイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置において、
前記ブリーダ回路（１６、３５）は、前記負荷電流の電流レベルを複数段階に切り替え可能に構成され、
前記制御回路（３０）は、前記電流検出回路の電流検出信号の所定以下のレベルの値に応じて前記ブリーダ回路の電流レベルを切り替えるように構成されているスイッチング電源装置。
【請求項３】
請求項１または２に記載のスイッチング電源装置において、
前記制御回路（８）は、前記電圧検出回路のフィードバック電圧が前記出力端子の過電圧レベルであるときには前記ブリーダ回路（１６、３５）により負荷電流を流すように制御するスイッチング電源装置。
【請求項４】
請求項２に記載のスイッチング電源装置において、
前記制御回路（８）は、前記電圧検出回路のフィードバック電圧が前記出力端子の過電圧レベルであるときには、その過電圧レベルの大きさに応じて前記ブリーダ回路（３５）の電流レベルを切り替えるように構成されているスイッチング電源装置。
【請求項５】
請求項１から４の何れか一項に記載のスイッチング電源装置において、
前記制御回路（８、４１、４５）は、前記スイッチング素子のオン時の電流を電流レベルに相当する信号に変換する平坦化回路（２１、４２、４３、４６）を備えるスイッチング電源装置。
【請求項６】
請求項５に記載のスイッチング電源装置において、
前記制御回路が備える平坦化回路は、電流レベルの信号をラッチするラッチ回路（２１）により構成されるスイッチング電源装置。
【請求項７】
請求項５に記載のスイッチング電源装置において、
前記電流検出回路が備える平坦化回路は、ピークホールド回路（４２）およびサンプリング回路（４３）により構成されるスイッチング電源装置。
【請求項８】
請求項７に記載のスイッチング電源装置において、
前記電流検出回路が備える平坦化回路は、積分回路（４６）により構成されるスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置の構成として、例えば、インダクタンス小型化のため、高周波スイッチングを求められる場合、電流フィードバック制御を採用することがある。この場合、電流フィードバック制御では、制御回路内部において電流信号とノイズを切り分けるため一定期間電流信号をマスクキングする必要がある。このため、この種のスイッチング電源装置では、入出力電圧、負荷電流の状況にかかわらず、必ず一定以上のデューティで駆動する構成となっている。
【０００３】
しかし、出力側に流れる負荷電流は極端な場合にはゼロになることもあり、これに対応して不連続モードでの動作が必要になることがある。しかし、スイッチング電源装置の構成として、ダイオード整流によるローサイド側の回路構成を採用している場合には、不連続モードでの動作ができないので、上記したような負荷電流が低下することに対応して、負荷の安定化のためブリーダ抵抗を設けて電流を流す構成とすることがある。
【０００４】
一方、このようなブリーダ抵抗を設けて負荷電流を流すことは、一定以上の負荷を余分に付ける構成を採用している状態であるから、高負荷時にはこのブリーダ抵抗に流れる電流が逆に損失となり、またこれによって発熱する原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−３３７００７号公報
【特許文献２】特許３２５０２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、ダイオードをローサイドに設ける構成で、電流モード制御を行う構成のスイッチング電源装置において、ブリーダ抵抗による損失を極力低減することができるようにしたスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載のスイッチング電源装置は、スイッチング素子のオン時にコイルに通電し、前記スイッチング素子のオフ時に前記コイルの還流電流をダイオードを通じて出力端子に出力するスイッチング電源装置であって、前記スイッチング素子のオン時の電流を検出して電流検出信号として出力する電流検出回路と、前記出力端子の電圧をモニタしてフィードバック電圧を生成する電圧検出回路と、前記電流検出回路の電流検出信号および前記電圧検出回路のフィードバック電圧に基づいて前記スイッチング素子を電流モード制御によりオンオフ制御する制御回路と、前記出力端子に接続され、負荷電流を流すブリーダ回路とを備え、前記制御回路は、前記電流検出回路の電流検出信号のレベルが所定以下のときに前記ブリーダ回路を駆動して前記出力端子に負荷電流を流すように構成される。
【０００８】
上記構成を採用することにより、制御回路は、電流検出回路の電流検出信号および電圧検出回路のフィードバック電圧に基づいてスイッチング素子を電流モード制御によりオンオフ制御することで出力端子に所定の出力電圧を生成することができる。そして、制御回路は、出力端子に接続される負荷の電流が低下していることを電流検出回路の電流検出信号のレベルが所定以下となることで検出し、ブリーダ回路を駆動して出力端子に負荷電流を流すことで出力端子が過電圧に至ることを回避することができる。これによって、負荷電流が低下している状態でも、スイッチング素子を一定のデューティ比を保持した状態で電流モード制御を継続することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態を示す電気的構成図
【図２】ブリーダ回路を駆動する機能ブロック図
【図３】制御回路を中心とした部分の電気的構成図
【図４】各部の信号のタイムチャート
【図５】第２実施形態を示す電気的構成図
【図６】動作説明図
【図７】第３実施形態を示す電気的構成図
【図８】作用説明図
【図９】第４実施形態を示す電気的構成図
【図１０】各部の信号のタイムチャート
【図１１】第５実施形態を示す各部の信号のタイムチャート
【図１２】第６実施形態を示す電気的構成図
【図１３】各部の信号のタイムチャート
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図４を参照して説明する。
図１はスイッチング電源装置１の電気的構成を示している。スイッチング電源装置１は、内部にスイッチング素子としてのＮチャンネル型のＭＯＳＦＥＴ２およびこれを制御する回路を備えている。スイッチング電源装置１は、直流電源ＶＤから電流検出抵抗３を介して給電され、これをスイッチング素子２をオンオフ制御することでコイル４に通電し、還流ダイオード５を通じてコンデンサ６に充電する。コンデンサ６の端子電圧が出力端子ＯＵＴの出力電圧Ｖｏｕｔとなる。
【００１１】
スイッチング電源装置１には、ＭＯＳＦＥＴ２のブートストラップ用のコンデンサ７が外付けで設けられている。スイッチング電源装置１は、制御回路８を主体とし、電流検出回路９、電源回路１０などの回路が設けられている。電源回路１０は、直流電源ＶＤから給電される直流電圧を降圧して内部の動作電源として生成する。ＭＯＳＦＥＴ２は、制御回路８からゲート駆動回路１１を介してゲート電圧が与えられる。ゲート駆動回路１１は、電源回路１０から逆流防止用のダイオード１２を順方向に介して給電されている。また、電源回路１０は、ゲート駆動回路１１の電源となるコンデンサ７にも給電して所定電圧まで充電する。
【００１２】
電流検出回路９は、電流検出抵抗３の端子電圧を取り込んで、電流検出信号として制御回路８に入力する。スイッチング電源装置１には、出力端子ＯＵＴの出力電圧Ｖｏｕｔを検出する電圧検出回路１３が設けられている。電圧検出回路１３は、抵抗１４ａ、１４ｂの直列回路で構成される。抵抗１４ａと１４ｂの共通接続点の電圧が電圧検出信号として制御回路８に入力される。出力電圧Ｖｏｕｔは、コンパレータ１５の非反転入力端子に入力される。コンパレータ１５は、出力電圧Ｖｏｕｔを反転入力端子に入力される参照電圧Ｖｒｅｆ１と比較して大きい場合にハイレベルの検出信号を制御回路８に入力する。この場合、参照電圧Ｖｒｅｆ１のレベルは、出力電圧Ｖｏｕｔの設定値に相当する電圧に設定されている。
【００１３】
また、スイッチング電源装置１には、ブリーダ回路１６が設けられる。ブリーダ回路１６は、出力端子ＯＵＴに接続され、ブリーダ抵抗１７およびＮチャンネル型のＭＯＳＦＥＴ１８の直列回路により構成される。ＭＯＳＦＥＴ１８は、制御回路８によりゲートに駆動信号が与えられる。なお、スイッチング電源装置１には、外付けで位相補償用のコンデンサ１９が接続されている。
【００１４】
図２は、ブリーダ回路１６のＭＯＳＦＥＴ１８の駆動制御を行う制御回路８の機能ブロック構成を示している。制御回路８は、ＤＣ変換部８ａ、判定部８ｂ、過電圧判定部８ｃおよびＯＲ演算部８ｄから構成される。ＤＣ変換部８ａは、電流検出回路９から電流検出信号が入力され、これを電流レベルを示す直流検出信号に変換する。判定部８ｂは、直流検出信号が示す電流レベルが所定レベル以下になると低負荷状態を判定してハイレベルの判定信号を出力する。過電圧判定部８ｃは、出力端子ＯＵＴの出力電圧Ｖｏｕｔが過電圧レベルであるか否かを判定して過電圧である場合にはハイレベルの判定信号を出力する。
【００１５】
これにより、判定部８ｂあるいは過電圧判定部８ｃのいずれかからハイレベルの判定信号雄が出力されている場合にはＯＲ演算部８ｄを介してブリーダ回路１６に駆動信号を出力する。ブリーダ回路１６は、駆動信号が与えられると、ブリーダ抵抗１７を介して出力端子ＯＵＴから負荷電流を流す。
【００１６】
図３は、制御回路８の具体的構成の一例を示している。この構成では、電流検出回路９は、作動増幅器９ａにより構成され、電流検出抵抗３の端子電圧を増幅して電流検出信号として出力する。制御回路８において、コンパレータ２０は、反転入力端子に電流検出回路９から電流検出信号が入力され、非反転入力端子には参照電圧Ｖｒｅｆ２が入力される。参照電圧Ｖｒｅｆ２は、低負荷電流状態を検出するための電流レベルに相当する電圧に設定されている。
【００１７】
コンパレータ２０の出力信号はラッチ回路としてのＳＲフリップフロップ２１のセット端子Ｓに入力されるとともに、Ｄフリップフロップの入力端子Ｄに入力される。ＳＲフリップフロップ２１は、出力端子Ｑがブリーダ回路１６のＭＯＳＦＥＴ１８のゲートに接続され、ゲート駆動信号を与える。コンパレータ２３は、反転入力端子に電流検出回路９の出力信号が与えられ、非反転入力端子にはコンパレータ１５の出力信号が入力される。
【００１８】
コンパレータ２３は、電流検出回路９からの電流検出信号のレベルがコンパレータ１５から入力される信号のレベルを下回るとハイレベルの信号をＳＲフリップフロップ２４のリセット端子Ｒに入力する。コンパレータ２３は、Ｄフリップフロップ２２のクロック端子ＣＫにも出力信号を与える。ＳＲフリップフロップ２４は、セット端子Ｓに内部クロック２５からクロック信号が入力され、出力端子Ｑはゲート駆動回路１１に駆動信号を与える。
【００１９】
次に、上記構成の作用について図４を参照して説明する。
図４（ａ）〜（ｅ）は、図３中の各部での信号の時間推移を示すもので、図４（ａ）は電流検出回路９からの電流検出信号Ｓ１を示す。ここでは、ＭＯＳＦＥＴ２に流れる電流が徐々に上昇していき、その後下降していく状態を示している。また、この電流検出信号Ｓ１は、ＭＯＳＦＥＴ２をＰＷＭ信号によりスイッチング動作させたときの電流を検出しているので、断続的に通電されている状態となっている。
【００２０】
図４（ｂ）は、コンパレータ２０において電流検出信号Ｓ１と参照電圧Ｖｒｅｆ２とを比較した結果のブリーダ判定信号Ｓ２を示している。電流検出信号Ｓ１のレベルが低くなっている状態では、負荷電流が低下している状態である。電流モード制御を行っている状態では、ＭＯＳＦＥＴ２が一定以上のデューティ比でオン駆動しているため、負荷電流が低下してくると、コンデンサ６への充電が過剰となって出力端子ＯＵＴの出力電圧Ｖｏｕｔが徐々に上昇して過電圧に至る可能性がある。
【００２１】
このとき、電流検出信号Ｓ１のレベルが参照電圧Ｖｒｅｆ２よりも低い状態では、コンパレータ２０からハイレベルのブリーダ判定信号Ｓ２が出力される。Ｄフリップフロップ２２のクロック端子ＣＫには、図４（ｃ）に示すように、コンパレータ２３の出力であるＰＷＭ信号Ｓ３が入力されている。
【００２２】
これにより、Ｄフリップフロップ２２からは、図４（ｄ）に示すように、入力信号Ｓ３がハイレベルになるタイミングで入力端子Ｄに入力されている信号Ｓ２を反転して出力する。Ｄフリップフロップ２２の出力信号は、ＳＲフリップフロップ２１のリセット端子Ｒにリセット信号Ｓ４として入力される。
【００２３】
ＳＲフリップフロップ２１は、ブリーダ判定信号Ｓ２とリセット信号Ｓ４とにより、図４（ｅ）に示すように、ラッチ判定信号Ｓ５をブリーダ回路１６に出力する。ラッチ判定信号Ｓ５は、電流検出信号Ｓ１のレベルが参照電圧Ｖｒｅｆ２よりも低いときに、ハイレベルとなるようにラッチされ、参照電圧Ｖｒｅｆ２よりも大きくなるとローレベルに戻る信号として生成される。
【００２４】
この結果、ブリーダ回路１６は、ＭＯＳＦＥＴ１８にハイレベルのゲート信号が与えられるときにブリーダ抵抗１７を介して出力端子ＯＵＴから負荷電流を流して出力電圧Ｖｏｕｔを低下させるように動作する。また、負荷電流が上昇している期間は、ブリーダ回路１６により放電を停止するので、ブリーダ回路１６のブリーダ抵抗１７による損失を極力低減することができる。
【００２５】
また、制御回路８は、電圧検出回路１３からの出力電圧Ｖｏｕｔに応じた電圧検出信号が過電圧に相当する信号レベルに上昇したときにも、ブリーダ回路１６のＭＯＳＦＥＴ１８をオン動作させて出力電圧Ｖｏｕｔを低下させることで保護するように制御する。これは、出力端子ＯＵＴに接続される負荷の急激な変動により出力電圧Ｖｏｕｔが上昇する場合に対応して制御回路８により制御される動作である。
【００２６】
このような第１実施形態によれば、制御回路８により、電流検出回路９からの電流検出信号Ｓ１のレベルが低下して負荷電流が低下している状態を判定し、これをラッチすることでブリーダ回路１６により出力端子ＯＵＴから放電させるようにした。これにより、負荷電流の消費が低下している状態ではブリーダ回路１６によりコンデンサ６の電荷を放電させて過電圧になるのを抑制し、負荷電流が増大している状態ではブリーダ回路１６による放電を停止することで損失を防止することができる。
【００２７】
また、出力電圧Ｖｏｕｔが急変動により上昇する場合にもブリーダ回路１６により放電を実施して過電圧で不具合が生ずるのを回避させることができる。この結果、出力端子ＯＵＴの出力電圧Ｖｏｕｔを安定した状態でしかも効率の良い制御を行うことができる。
【００２８】
（第２実施形態）
図５および図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、図５に示すように、ブリーダ回路１６を駆動するゲート駆動回路２６を設ける構成としている。ゲート駆動回路２６には、制御回路８から前述のラッチ判定信号Ｓ５に加えて、電流検出信号Ｓ１から生成される電流レベルに相当する電流レベル信号Ｓ１ａが入力される。
【００２９】
前述のように検出電流信号Ｓ１が参照電圧Ｖｒｅｆ２よりも大きい状態では、正常であるので、ラッチ判定信号Ｓ５はローレベルの状態である。これに対して、ラッチ判定信号Ｓ５がハイレベルになる場合、つまり負荷電流が低下している状態では、ＭＯＳＦＥＴ１８をオン動作させるのではなく、ゲート電圧Ｖｇｓを変化させるようにしている。
【００３０】
図６に示すように、電流検出信号Ｓ１の電流レベルに相当する電流レベル信号Ｓ１ａの値に応じてゲート電圧Ｖｇｓを複数段階に異なるように与える構成である。ゲート駆動回路２６は、検出電流レベル信号Ｓ１ａが正常レベルから低下するにしたがってゲート電圧ＶｇｓをＶｇｓ１、Ｖｇｓ２、Ｖｇｓ３（＞Ｖｇｓ２＞Ｖｇｓ１）というように段階的に上昇させる。
【００３１】
これにより、ＭＯＳＦＥＴ１８は、ゲート電圧Ｖｇｓが大きくなる程、ブリーダ抵抗１７に流す電流を増大させることができる。この結果、負荷電流の低下の程度に合わせてブリーダ回路１６による放電量をより適切に制御することができる。
【００３２】
したがって、このような第２実施形態によれば、第１実施形態における作用効果に加えて、ブリーダ回路１６による電荷の放電の仕方を負荷電流の低下の程度に応じて制御することができる。
【００３３】
（第３実施形態）
図７および図８は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。
図７に示すように、制御回路８内に保護回路３０が設けられている。保護回路３０は、ＡＤ変換回路３１、比較回路３２、タイマー３３および過電圧データ記憶部３４が設けられている。ＡＤ変換回路３１は、電圧検出回路１３の電圧検出信号が入力され、その電圧レベルに応じたデジタル信号に変換する。ＡＤ変換回路３１は、比較回路３２にデジタル信号を出力するとともに、デジタル信号のレベルに応じてブリーダ回路３５による電荷の放電量を可変させる信号を出力する。
【００３４】
比較回路３２は、電圧検出信号のレベルが過電圧データ記憶部３４から与えられる過電圧データを超えるか否かを比較する。タイマー３３は、過電圧を示す信号が比較回路３２から入力されると、一定時間これが継続するときにＭＯＳＦＥＴ２による出力を停止させる出力停止信号を出力する。
【００３５】
ブリーダ回路３５は、Ｎチャンネル型のＭＯＳＦＥＴ３６に電流源３７から一定電流を流し、ＭＯＳＦＥＴ３６とカレントミラー回路を構成する複数のＭＯＳＦＥＴ３８、３９ａ〜３９ｄにより選択的に出力端子ＯＵＴから電流を流す構成である。ＭＯＳＦＥＴ３８はＭＯＳＦＥＴ３６に通電されるとその電流と同じ電流を流す。ＭＯＳＦＥＴ３９ａ〜３９ｄは、ＡＤ変換回路３１によりオンオフ制御されるスイッチ４０ａ〜４０ｄがそれぞれに直列に接続されている。
【００３６】
上記構成によれば、電圧検出回路１３により検出される電圧検出信号のレベルに応じて次のように動作する。すなわち、図８に示すように、電圧検出信号のレベルが正常な電圧Ｖｏの範囲にある場合には、制御回路８によるブリーダ回路３５の動作は行われない。そして、電圧検出信号のレベルが上昇して過電圧Ｖ１に達すると、ブリーダ回路３５を駆動してＭＯＳＦＥＴ３８により出力電流Ｉ１を流す。
【００３７】
また、電圧検出信号のレベルがさらに上昇して過電圧Ｖ２〜Ｖ５になると、ＡＤ変換回路３１からの信号により、ブリーダ回路３５のスイッチ４０ａ〜４０ｄが順次選択個数が増加されることにより、出力電流がＩ２〜Ｉ５に増加するように制御される。これにより、出力端子ＯＵＴの出力電圧Ｖｏｕｔが過電圧になると、ブリーダ回路３５により、過電圧のレベルに応じて出力電流を段階的に増加させることで過電圧を解消させることができるようになる。
【００３８】
そして、出力電圧が過電圧になったときには、上述のようなブリーダ回路３５による動作と並行して、保護回路３０により、過電圧のレベルが異常レベルであるか否かが比較回路３２により判断される。そして、保護回路３０は、出力電圧が過電圧となる状態が継続してタイマー回路３３により一定時間が経過すると、出力停止信号を制御回路８に与える。これにより、出力電圧Ｖｏｕｔが過電圧状態となって継続すると、故障などの異常状態として判断し、給電動作が停止されるようになる。
【００３９】
また、ＡＤ変換回路３１は、電流検出信号Ｓ１ａのレベルによっても、第２実施形態と同様にしてブリーダ回路３５を駆動して負荷電流の低下に対応して出力電流を流すように構成されている。
【００４０】
このような第３実施形態によっても第２実施形態と同様の作用効果を得ることができるとともに、出力電圧Ｖｏｕｔの過電圧にも対応してブリーダ回路３５により出力電流を流すことで保護動作を行わせることができる。
【００４１】
（第４実施形態）
図９および図１０は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態では、電流検出信号Ｓ１を処理する制御回路４１として、ピークホールド回路４２、サンプリング回路４３およびコンパレータ４４を設ける構成としている。制御回路４１は平坦化回路の機能を備えたもので、具体的にはピークホールド回路４２が平坦化回路に相当する。ピークホールド回路４２は、ダイオード４２ａ、コンデンサ４２ｂおよび抵抗４２ｃから構成されている。ピークホールド回路４２は、電流検出信号Ｓ１が入力されるとダイオード４２ａを介してコンデンサ４２ｂに充電してピーク値をホールドし、充電後は抵抗４２ｃを介して徐々に放電する。このときのコンデンサ４２ｂの端子電圧をピークホールド信号Ｓ６として出力する。
【００４２】
サンプリング回路４３は、ＮチャンネルＭＯＳＦＥＴ４３ａおよびＰチャンネルＭＯＳＦＥＴ４３ｂを並列に接続したアナログスイッチと、ＰチャンネルＭＯＳＦＥＴ４３ｂに反転信号を与えるインバータ４３ｃとから構成される。ＭＯＳＦＥＴ４３ａはコンパレータ２３からＰＷＭ信号Ｓ３が直接ゲートに入力され、ＭＯＳＦＥＴ４３ｂはインバータ４３ｃを介してＰＷＭ信号Ｓ３がゲートに入力される。これにより、ピークホールド回路４２から入力されるピークホールド信号Ｓ６をＰＷＭ信号Ｓ３によりサンプリングしてサンプリング信号Ｓ７として出力する。
【００４３】
サンプリング回路４３からのサンプリングされた信号は入力信号Ｓ７として、コンパレータ４４を介して参照電圧Ｖｒｅｆ３と比較され、ブリーダ制御信号Ｓ８として出力される。コンパレータ４４は、入力信号Ｓ７のレベルが参照電圧Ｖｒｅｆ３以下のときに、ハイレベルのブリーダ制御信号Ｓ８を出力する。ブリーダ回路１６は、ハイレベルのブリーダ制御信号Ｓ８が与えられると、ＭＯＳＦＥＴ１８がオン動作され、出力端子ＯＵＴから負荷電流を流す。
【００４４】
次に、上記構成の作用について図１０を参照して説明する。
図１０（ａ）〜（ｅ）は、図９中の各部での信号の時間推移を示すもので、図１０（ａ）は電流検出回路９からの電流検出信号Ｓ１を示す。前述と同様に、ＭＯＳＦＥＴ２に流れる電流が徐々に上昇していき、その後下降していく状態を示している。また、この電流検出信号Ｓ１は、ＭＯＳＦＥＴ２をＰＷＭ信号によりスイッチング動作させたときの電流を検出しているので、断続的に通電されている状態となっている。
【００４５】
図１０（ｂ）は、ピークホールド４２において電流検出信号Ｓ１のピーク値を保持するようにしたピークホールド信号Ｓ６を示している。電流検出信号Ｓ１のレベルがゼロに変化するのに対してピークホールド信号Ｓ６は、ピーク値からコンデンサ４２ｂの放電に応じたゆるやかなカーブで低下している。
【００４６】
サンプリング回路４３には、図１０（ｃ）に示すように、コンパレータ２３の出力であるＰＷＭ信号Ｓ３が入力されている。これにより、サンプリング回路４３からは、図１０（ｄ）に示すように、入力信号Ｓ３がハイレベルになるタイミングでアナログスイッチ４３ａ、４３ｂへの入力信号Ｓ６を出力し、入力信号Ｓ３がローレベルになるタイミングの入力信号Ｓ６のレベルを保持したサンプリング結果の信号を入力信号Ｓ７としてコンパレータ４４に入力する。
【００４７】
コンパレータ４４においては、サンプリングされた入力信号Ｓ７のレベルが参照電圧Ｖｒｅｆ３よりも低いときにはハイレベルのブリーダ制御信号Ｓ８を出力し、入力信号Ｓ７のレベルが参照信号Ｖｒｅｆ３以上になるとローレベルのブリーダ制御信号Ｓ８を出力する。
【００４８】
この結果、ブリーダ回路１６は、ＭＯＳＦＥＴ１８にハイレベルのゲート信号が与えられるときにブリーダ抵抗１７を介して出力端子ＯＵＴから負荷電流を流して出力電圧Ｖｏｕｔを低下させるように動作する。また、負荷電流が上昇している期間は、ブリーダ回路１６により放電を停止するので、ブリーダ回路１６のブリーダ抵抗１７による損失を極力低減することができる。
以上のように、第４実施形態によっても第１実施形態と同様の作用効果を得ることができる。
【００４９】
（第５実施形態）
図１１は第５実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。この実施形態では、図９に示した構成のうち、サンプリング回路４３を省き、コンパレータ４４としてヒステリシス機能を有するものを設けた構成としている。コンパレータ４４は、参照電圧としてＶＴＨ、ＶＴＬが設定される。
【００５０】
これにより、ピークホールド回路４２の出力となるピークホールド信号Ｓ６は、直接ヒステリシス付きコンパレータ４４の反転入力端子に入力される。図１１（ｂ）に示すように、コンパレータ４４は、ピークホールド信号Ｓ６が低いレベルから上昇していって参照電圧ＶＴＨ以上になるとローレベルのブリーダ制御信号Ｓ８を出力する。また、コンパレータ４４は、ピークホールド信号Ｓ６が高いレベルから下降していって参照電圧ＶＴＬを下回るとハイレベルのブリーダ制御信号Ｓ８を出力する。
【００５１】
このように、コンパレータ４４のヒステリシス機能を利用することで、ピークホールド信号Ｓ６が参照電圧ＶＴＨを超えた後は、参照信号ＶＴＬを下回るまでの期間中、ブリーダ制御信号Ｓ８をローレベルに保持することができ、ブリーダ回路１６による放電を停止させることができる。
したがって、このような第５実施形態によっても第４実施形態と同様の効果を得ることができる。
【００５２】
（第６実施形態）
図１２および図１３は第６実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。
【００５３】
この実施形態では、電流検出信号Ｓ１を処理する制御回路４５として、積分回路４６を設けて直流電圧に変換する構成を採用している。制御回路４５は平坦化回路の機能を有するもので、具体的には積分回路４６が平坦化回路に相当する。積分回路４６は、電流検出信号Ｓ１を積分する積分回路部として、アンプ４７、入力抵抗４８、帰還用コンデンサ４９および放電用のＭＯＳＦＥＴ５０が設けられている。また、参照電圧Ｖｒｅｆ３を積分する積分回路部として、アンプ５１、入力抵抗５２、帰還用コンデンサ５３および放電用のＭＯＳＦＥＴ５４が設けられている。
【００５４】
アンプ４７は、電流検出信号Ｓ１を積分した結果として入力積分信号Ｓ９をアナログスイッチ５５に入力する。アンプ５１は、一定レベルの参照電圧Ｖｒｅｆ３を積分した結果として参照電圧積分信号Ｓ１０をアナログスイッチ５６に入力する。アナログスイッチ５５、５６は、ＳＲフリップフロップ２４からサンプルエッジ信号Ｓ１１が一方に直接、他方にインバータ５７を介して与えられる。インバータ５７の出力は遅延回路５８にも与えられ、サンプルエッジ信号Ｓ１１がローレベルに反転した時点から一定時間後にＭＯＳＦＥＴ５０、５４をオンさせて、それぞれコンデンサ４９、５３の電荷を放電する。
【００５５】
アナログスイッチ５５、５６の出力信号である入力積分信号Ｓ９および参照電圧積分信号Ｓ１０は、コンパレータ５８に入力される。コンパレータ５８は、入力積分信号Ｓ９のレベルが参照電圧積分信号Ｓ１０のレベルを下回るときにハイレベルの信号を出力する。この信号はアナログスイッチ６０を介してブリーダ回路１６にラッチ信号Ｓ１２として与えられる。ブリーダ回路１６は、ハイレベルのラッチ信号Ｓ１２が与えられると、ＭＯＳＦＥＴ１８がオン動作され、出力端子ＯＵＴから負荷電流を流す。
【００５６】
次に、上記構成の作用について図１３を参照して説明する。
図１３（ａ）〜（ｅ）は、図１２中の各部での信号の時間推移を示すもので、図１３（ａ）は電流検出回路９からの電流検出信号Ｓ１を示す。前述と同様に、ＭＯＳＦＥＴ２に流れる電流が徐々に上昇していき、その後下降していく状態を示している。また、この電流検出信号Ｓ１は、ＭＯＳＦＥＴ２をＰＷＭ信号によりスイッチング動作させたときの電流を検出しているので、断続的に通電されている状態となっている。
【００５７】
図１３（ｂ）は、積分回路４５において電流検出信号Ｓ１を積分した入力積分信号Ｓ９を示している。電流検出信号Ｓ１は、直線的に増加する信号となっているので、その積分結果である入力積分信号Ｓ９は、２次曲線的に上昇するカーブを描くように上昇し、電流地がゼロになった時点の積分値が保持された状態となる。また、入力積分信号Ｓ９は、遅延回路５８からの遅延信号でＭＯＳＦＥＴ５０がオンされると、コンデンサ４９の電荷が放電されてゼロレベルに変化する。
【００５８】
図１３（ｃ）は、同様に積分回路４５において参照電圧Ｖｒｅｆ３を積分した参照電圧積分信号Ｓ１０を示している。参照電圧Ｖｒｅｆ３は、検出電流信号Ｓ１と同じ時間幅で一定レベルの信号であるから、その積分結果である参照電圧積分信号Ｓ１０は、直線的に上昇し、参照電圧のレベルがゼロになった時点の積分値が保持された状態となる。また、参照電圧積分信号Ｓ１０は、遅延回路５８からの遅延信号でＭＯＳＦＥＴ５４がオンされると、コンデンサ５３の電荷が放電されてゼロレベルに変化する。
【００５９】
積分回路４５から出力される入力積分信号Ｓ９および参照電圧積分信号Ｓ１０は、アナログスイッチ５５、５６にそれぞれ入力されている。アナログスイッチ５５、５６は、サンプルエッジ信号Ｓ１１の立ち下がりタイミングつまり電流検出信号Ｓ１の立ち下がりタイミングでコンパレータ５９に入力される。コンパレータ５９は、入力積分信号Ｓ９のレベルが、参照電圧積分信号Ｓ１０のレベルを下回るときにハイレベルの信号を出力し、参照電圧積分信号Ｓ１０のレベル以上のときにローレベルの信号を出力する。コンパレータ５９の出力信号はアナログスイッチ６０を介してブリーダ回路１６にラッチ信号Ｓ１２として出力される。
【００６０】
この結果、ブリーダ回路１６は、ＭＯＳＦＥＴ１８にハイレベルのゲート信号が与えられるときにブリーダ抵抗１７を介して出力端子ＯＵＴから負荷電流を流して出力電圧Ｖｏｕｔを低下させるように動作する。また、負荷電流が上昇している期間は、ブリーダ回路１６により放電を停止するので、ブリーダ回路１６のブリーダ抵抗１７による損失を極力低減することができる。
したがって、このような第６実施形態によっても第４実施形態と同様の作用効果を得ることができる。
【００６１】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００６２】
ブリーダ回路１６は、ブリーダ抵抗１７により放電する手段としてバイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）などを用いることもできる。また、ブリーダ抵抗１７により放電する構成以外に、ＭＯＳＦＥＴなどのトランジスタを飽和領域で使用する構成としてもよい。この場合には、トランジスタの動作レベルを変化させることで、出力端子ＯＵＴから流す負荷電流のレベルを調整することができる。
【００６３】
ブリーダ回路１６、３５以外にも適宜の構成のブリーダ回路を構成することができる。
また、ブリーダ回路３５を、低負荷電流時あるいは過電圧時のいずれかの放電に用いる構成としてもよい。さらに、いずれか一方を段階的に負荷電流のレベルを設定して放電する構成としてもよい。
【００６４】
第２実施形態および第３実施形態の構成は、第４実施形態あるいは第５実施形態にも適用することができる。
【符号の説明】
【００６５】
図面中、１はスイッチング電源装置、２はＮチャンネル型のＭＯＳＦＥＴ（スイッチング素子）、３は電流検出抵抗、４はコイル、５は還流ダイオード、６はコンデンサ、８、４１、４５は制御回路、９は電流検出回路、１０は電源回路、１１はゲート駆動回路、１３は電圧検出回路、１６、３５はブリーダ回路、１７はブリーダ抵抗、１８はＮチャンネル型のＭＯＳＦＥＴ、２１はＳＲフリップフロップ回路（ラッチ回路、平坦化回路）、２６はゲート駆動回路、３０は保護回路、４２はピークホールド回路（平坦化回路）、４３はサンプリング回路（平坦化回路）、４６は積分回路（平坦化回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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