(57)【要約】【課題】アナログ回路を構成する素子の過度なばらつきを故障として検出することが可能な半導体装置及び故障検出方法を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、ＡＤコンバータ１１と、ＡＤコンバータ１１によって処理されるアナログ信号Ａｉｎ、に対応するディジタル信号Ｄｏの誤差を補正するディジタルアシスト回路１２と、ディジタルアシスト回路による補正量に基づいて、ＡＤコンバータ１１が故障しているか否かを検出する故障検出回路１３と、を備える。それにより、半導体装置１は、ＡＤコンバータ１１を構成する素子の過度なばらつきを故障として検出することができる。【選択図】図１
2017038200.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路と、
前記アナログ回路によって処理されるアナログ信号、に対応するディジタル信号の誤差を補正するディジタルアシスト回路と、
前記ディジタルアシスト回路による補正量に基づいて前記アナログ回路が故障しているか否かを検出する故障検出回路と、
を備えた、半導体装置。
【請求項２】
前記故障検出回路は、前記補正量が所定の閾値よりも大きい場合に、前記アナログ回路が故障していると判定する、請求項１に記載の半導体装置。
【請求項３】
前記故障検出回路は、前記補正量と、前記アナログ回路が通常動作で使用される前の前記補正量である初期補正量と、の差分が、所定の閾値よりも大きい場合に、前記アナログ回路が故障していると判定する、請求項１に記載の半導体装置。
【請求項４】
前記初期補正量を記憶する記憶部をさらに備えた、請求項３に記載の半導体装置。
【請求項５】
前記記憶部は、プログラマブルの不揮発性メモリである、請求項４に記載の半導体装置。
【請求項６】
前記初期補正量は、外部に設けられた記憶部に記憶される、請求項３に記載の半導体装置。
【請求項７】
前記アナログ回路は、ＡＤコンバータであって、
前記ディジタルアシスト回路は、前記ＡＤコンバータに入力される前記アナログ信号に対応して当該ＡＤコンバータから出力される前記ディジタル信号の非線形誤差、を補正する、請求項１に記載の半導体装置。
【請求項８】
請求項１に記載の半導体装置と、
前記半導体装置から出力された故障検出結果に基づいて、当該半導体装置に対して所定の処理を施す上位システムと、
を備えた、半導体システム。
【請求項９】
アナログ回路によって処理されるアナログ信号、に対応するディジタル信号の誤差を、ディジタルアシスト回路を用いて補正し、
前記ディジタルアシスト回路による補正量に基づいて前記アナログ回路が故障しているか否かを検出する、故障検出方法。
【請求項１０】
前記補正量が所定の閾値よりも大きい場合に、前記アナログ回路が故障していると判定する、請求項９に記載の故障検出方法。
【請求項１１】
前記補正量と、前記アナログ回路が通常動作で使用される前の前記補正量である初期補正量と、の差分が、所定の閾値よりも大きい場合に、前記アナログ回路が故障していると判定する、請求項９に記載の故障検出方法。
【請求項１２】
前記初期補正量を、前記アナログ回路と同じ半導体チップ上に設けられた記憶部に記憶させる、請求項１１に記載の故障検出方法。
【請求項１３】
前記記憶部は、プログラマブルの不揮発性メモリである、請求項１２に記載の故障検出方法。
【請求項１４】
前記初期補正量を、前記アナログ回路を搭載した半導体チップとは異なる半導体チップ上に設けられた記憶部に記憶させる、請求項１１に記載の故障検出方法。
【請求項１５】
ＡＤコンバータに入力されたアナログ信号に対応して当該ＡＤコンバータから出力されるディジタル信号の非線形誤差を、ディジタルアシスト回路を用いて補正し、
前記ディジタルアシスト回路による補正量に基づいて前記ＡＤコンバータが故障しているか否かを検出する、故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び故障検出方法に関し、例えばアナログ回路を構成する素子の過度なばらつきを故障として検出することが可能な半導体装置及び故障検出方法に関する。
【背景技術】
【０００２】
ＡＤコンバータには、低消費電力化、高速化及び高精度化が求められている。その際に問題となるのは、ＡＤコンバータを構成するキャパシタやトランジスタ等の素子のばらつきである。
【０００３】
通常、素子のサイズを大きくして素子ばらつきを相対的に小さくすることで、ＡＤコンバータの高精度化を実現している。しかしながら、この方法では、回路規模が大きくなってしまうため、ＡＤコンバータの高速化及び低消費電力化を実現することが困難であった。
【０００４】
そこで、近年では、素子ばらつきをディジタルで補正する技術が採用されている。素子ばらつきをディジタルで補正することで、素子のサイズを大きくする必要がなくなるため、回路規模の増大が抑制され、その結果、ＡＤコンバータの高速化及び低消費電力化を実現することができる。
【０００５】
しかし、この方法では、製造時における素子ばらつきの補正値（ディジタル値）を記憶させるための不揮発性メモリやヒューズの記憶領域が必要になるため、コストが増大してしまう、という問題があった。
【０００６】
この問題を解決するため、動作中に、素子ばらつきによって生じる非線形誤差を算出し、補正するディジタルアシスト機能を有するＡＤコンバータが開発されている。ディジタルアシスト機能を有するＡＤコンバータに関する技術は、例えば、非特許文献１及び非特許文献２に開示されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Vanessa H. C. Chen and Lawrence Pileggi, "An 8.5mW 5GS/s 6b Flash ADC with Dynamic Offset Calibration in 32nm CMOS SOI", 2013 Symposium on VLSI Circuits Digest of Technical Papers, pp. 264-265
【非特許文献２】Bob Verbruggen et al, "A 2.1 mW 11b 410 MS/s Dynamic Pipelined SAR ADC with Background Calibration in 28nm Digital CMOS", 2013 Symposium on VLSI Circuits Digest of Technical Papers, pp. 268-269
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ＡＤコンバータ等のアナログ回路の信頼性向上のため、アナログ回路を構成する素子が経年劣化等により過度にばらついた場合、そのばらつきを故障として検出することが求められている。
【０００９】
しかしながら、関連技術の構成には、アナログ回路を構成する素子の過度なばらつきを故障として検出する手段が存在しない。つまり、関連技術の構成では、アナログ回路を構成する素子の過度なばらつきを故障として検出することができなかった。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、アナログ回路と、前記アナログ回路によって処理されるアナログ信号、に対応するディジタル信号の誤差を補正するディジタルアシスト回路と、前記ディジタルアシスト回路による補正量に基づいて前記アナログ回路が故障しているか否かを検出する故障検出回路と、を備える。
【００１２】
一実施の形態によれば、故障検出方法は、アナログ回路によって処理されるアナログ信号、に対応するディジタル信号の誤差を、ディジタルアシスト回路を用いて補正し、前記ディジタルアシスト回路による補正量に基づいて前記アナログ回路が故障しているか否かを検出する。
【００１３】
一実施の形態によれば、故障検出方法は、ＡＤコンバータに入力されたアナログ信号に対応して当該ＡＤコンバータから出力されるディジタル信号の非線形誤差を、ディジタルアシスト回路を用いて補正し、前記ディジタルアシスト回路による補正量に基づいて前記ＡＤコンバータが故障しているか否かを検出する。
【発明の効果】
【００１４】
前記一実施の形態によれば、アナログ回路を構成する素子の過度なばらつきを故障として検出することが可能な半導体装置及び故障検出方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる半導体装置の構成例を示すブロック図である。
【図２】図１に示す半導体装置に設けられたＡＤコンバータ及びディジタルアシスト回路の構成例を示すブロック図である。
【図３】図１に示す半導体装置に設けられたディジタルアシスト回路による補正前後の、入力アナログ値及び出力ディジタルコードの関係を示す図である。
【図４】ｒａｄｉｘ＝２、ｒａｄｉｘ＞２、ｒａｄｉｘ＜２にそれぞれ設定された場合におけるＤＡコンバータの入力ディジタルコード及び出力アナログ値の関係を示す図である。
【図５】図２に示すＡＤコンバータに設けられたＤＡコンバータの具体的構成を示す回路図である。
【図６】図２に示すＡＤコンバータに設けられたＤＡコンバータの動作を示すタイミングチャートである。
【図７】図２に示すＡＤコンバータに設けられたＤＡコンバータの、補正前後の非線形誤差を示す図である。
【図８】図２に示すＡＤコンバータに設けられたＤＡコンバータの、異なる温度での各ビットに対する重み係数を示す図である。
【図９】図１に示す半導体装置の第１の具体的構成例を示すブロック図である。
【図１０】図９に示す半導体装置が搭載された半導体システムの構成例を示すブロック図である。
【図１１】図１０に示す半導体システムの動作を示すフローチャートである。
【図１２】素子ばらつきの正規分布を示す図である。
【図１３】図１に示す半導体装置の第２の具体的構成例を示すブロック図である。
【図１４】図１３に示す半導体装置が搭載された半導体システムの構成例を示すブロック図である。
【図１５】図１４に示す半導体システムの動作を示すフローチャートである。
【図１６】図１４に示す半導体システムの変形例を示すブロック図である。
【図１７】図１６に示す半導体システムの動作を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示すブロック図である。本実施の形態にかかる半導体装置１は、ＡＤコンバータから出力されたディジタル信号の非線形誤差を補正するディジタルアシスト回路を備え、そのディジタルアシスト回路による補正量に基づいて、ＡＤコンバータを構成する素子の経年劣化等による過度なばらつきを故障として検出している。以下、具体的に説明する。
【００２０】
図１に示すように、半導体装置１は、いわゆるディジタルアシスト機能を有するＡＤコンバータであって、ＡＤコンバータ１１と、ディジタルアシスト回路１２と、故障検出回路１３と、を備える。半導体装置１は、１つの半導体チップ上に形成された場合を例に説明するが、これに限られず、複数の半導体チップの組み合わせであってもよい。
【００２１】
ＡＤコンバータ１１は、外部から入力されるアナログ信号Ａｉｎをディジタル信号（ディジタルコード）Ｄｏに変換して出力する。ディジタルアシスト回路１２は、アナログ信号Ａｉｎに対応するディジタル信号Ｄｏの非線形誤差を検出し、その非線形誤差を補正したうえで、ディジタル信号Ｄｏｕｔとして出力する。
【００２２】
図２は、ＡＤコンバータ１１及びディジタルアシスト回路１２の構成例を示すブロック図である。図２に示すように、ＡＤコンバータ１１は、例えば、逐次比較型のＡＤコンバータであって、バッファアンプ１１１と、サンプルホールド回路（Ｓ／Ｈ）１１２と、ＤＡコンバータ（ＤＡＣ）１１３と、コンパレータ（ＣＭＰ）１１４と、ＳＡＲロジック回路１１５と、を備える。ディジタルアシスト回路１２は、重み係数算出部１２１と、補正部１２２と、を備える。
【００２３】
ＡＤコンバータ１１において、サンプルホールド回路１１２は、クロック信号に同期してアナログ信号Ａｉｎを取り込みその電圧を保持する。コンパレータ１１４は、サンプルホールド回路１１２により保持されたアナログ信号Ａｉｎの電圧と、ＤＡコンバータ１１３の出力電圧と、を比較して比較結果を出力する。ＳＡＲロジック回路１１５は、コンパレータ１１４の比較結果に基づいて、サンプルホールド回路１１２により保持されたアナログ信号Ａｉｎの電圧と、ＤＡコンバータ１１３の出力電圧と、が一致するように、ＤＡコンバータ１１３に入力するディジタルコードを制御する。そして、ＳＡＲロジック回路１１５は、それらが一致したときのディジタルコードをＡＤコンバータ１１のディジタル信号Ｄｏとして出力する。
【００２４】
ディジタルアシスト回路１２において、重み係数算出部１２１は、ディジタル信号Ｄｏの非線形誤差を検出し、その検出結果に基づいてディジタル信号Ｄｏの補正量Ｅｏ（重み係数）を算出する。そして、補正部１２２は、重み係数算出部１２１により算出された補正量Ｅｏをディジタル信号Ｄｏに付加することにより、当該ディジタル信号Ｄｏの誤差分の補正を行い、ディジタル信号Ｄｏｕｔとして出力する。
【００２５】
なお、ディジタルアシスト回路１２による非線形誤差の補正方法には、例えば、教師信号に対してＬＭＳ（Least Mean Square）アルゴリズムを用いる方法や、統計的手法を用いる方法等、様々な方法があるが、どの方法が用いられてもよい。
【００２６】
図３は、ディジタルアシスト回路１２による補正前後の入力アナログ値及び出力ディジタルコードとの関係を示す図である。図３では、横軸が、アナログ信号Ａｉｎの電圧値Ｖｉｎをフルスケールの電圧値Ｖｆｓで除した値を示し、縦軸が、ディジタル信号Ｄｏ，Ｄｏｕｔのディジタルコードを示している。図３を見ても明らかなように、ディジタルアシスト回路１２により、ディジタル信号Ｄｏの非線形誤差が補正されているのがわかる。
【００２７】
（ＤＡコンバータ１１３の冗長性に関する説明）
なお、ディジタルアシスト回路１２が付加されたＡＤコンバータ１１では、ＡＤコンバータ１１に内蔵されているＤＡコンバータ１１３に冗長性を持たせている。以下、詳細に説明する。
【００２８】
通常、ＤＡコンバータ１１３の各ビットの絶対値は、例えば、ＭＳＢ（Most Significant Bit）の絶対値が１／２、ＭＳＢ−１の絶対値が１／４、ＭＳＢ−２の絶対値が１／８等のように、（１／２）＾ｎで表すことができる。そのため、隣接するビット間の絶対値の比は何れも１／２になる。この隣接ビット間の絶対値の比をｒａｄｉｘと称す。例えば、ｒａｄｉｘは、ＭＳＢ／（ＭＳＢ−１）と表される。
【００２９】
図４は、ｒａｄｉｘ＝２、ｒａｄｉｘ＞２、ｒａｄｉｘ＜２にそれぞれ設定された場合におけるＤＡコンバータ１１３の入力ディジタルコード及び出力アナログ値の関係を示す図である。
【００３０】
例えば、ｒａｄｉｘが２に設定された場合、ＤＡコンバータ１１３では、１つの入力ディジタルコードに対応する出力アナログ値が１つである（図４の左図を参照）。ディジタルアシスト機能を持たない一般的な逐次比較型ＡＤコンバータに内蔵されたＤＡコンバータ等では、通常、ｒａｄｉｘ＝２に設定されている。
【００３１】
それに対し、ｒａｄｉｘ＞２に設定された場合、ＤＡコンバータ１１３では、１つの入力ディジタルコードに対応する出力アナログ値が複数存在する場合がある。この場合、出力アナログ値には大きな飛びが発生する（図４の中央図を参照）。
【００３２】
また、ｒａｄｉｘ＜２に設定された場合、ＤＡコンバータ１１３では、複数の入力ディジタルコードに対応する出力アナログ値が１つの場合がある（図４の右図を参照）。
【００３３】
ここで、ＡＤコンバータ１１の入力アナログ値及び出力ディジタルコードの関係は、ＤＡコンバータ１１３の入力ディジタルコード及び出力アナログ値の関係と逆になる。つまり、ｒａｄｉｘ＝２に設定された場合、１つの入力アナログ値に対応する出力ディジタルコードは１つである。また、ｒａｄｉｘ＞２に設定された場合、複数の入力アナログ値に対応する出力ディジタルコードが１つの場合がある。つまり、入力アナログ値が変化しても出力ディジタルコードが変化しない点（ミッシングディシジョンポイント）が発生する。また、ｒａｄｉｘ＜２に設定された場合、１つの入力アナログ値に対応する出力ディジタルコードが複数存在する場合がある。この場合、複数のディジタルコードのうちの何れか一つが出力されるため、出力されないディジタルコード（ミッシングコード）が発生することになる。
【００３４】
何れにしてもｒａｄｉｘ＝２で設計したにも関わらずｒａｄｉｘの値がずれた場合、微分非直線性誤差（Differential Non-Linearity：ＤＮＬ）や積分非直線性誤差（Integral Non-Linearity：ＩＮＬ）等の非線形誤差の劣化を招く。しかし、アナログ値をディジタルコードに変換するＡＤコンバータ１１の基本動作から考えると、ｒａｄｉｘ＞２では、アナログ値の情報がディジタルコードにおいて欠落するのに対し、ｒａｄｉｘ＜２では、アナログ値の情報はディジタルコードにおいて複数存在することになるが欠落はしない。１つの入力アナログ値に対して複数のディジタルコードが存在するということは、ＤＡコンバータ１１３が冗長性を持っているということが言える。
【００３５】
ここで、ディジタルアシスト機能を持たない一般的な逐次比較型ＡＤコンバータの設計では、内蔵されたＤＡコンバータを構成する素子のばらつきができるだけ小さくなるように設計する（例えば０．５ＬＳＢ未満となるように設計する）。それにより、ＤＮＬ及びＩＮＬの劣化が抑制される。
【００３６】
それに対し、ディジタルアシスト回路１２が付加されたＡＤコンバータ１１の設計では、内蔵されたＤＡコンバータ１１３を構成する素子のばらつきがｒａｄｉｘ＜２となるように設計する。それにより、ｒａｄｉｘがばらついたとしても、ｒａｄｉｘが２を超えない限り、入力アナログ値の情報はディジタルコードにおいて欠落しない。また、ＤＡコンバータ１１３を構成する素子のばらつきによって生じる非線形誤差は、ディジタルアシスト回路１２によって補正される。その結果、ＤＮＬ及びＩＮＬの劣化が抑制された精度の高いＡＤ変換を実現することができる。
【００３７】
（ＡＤコンバータ１１の経年劣化についての説明）
続いて、ＡＤコンバータ１１の経年劣化について説明する。ＡＤコンバータ１１の経年劣化には、ＤＡコンバータ１１３、コンパレータ１１４及びＳＡＲロジック回路１１５のそれぞれの経年劣化が含まれる。
【００３８】
ＤＡコンバータ１１３の経年劣化には、例えば、リニアリティの劣化や、セトリング時間の増加等がある。コンパレータ１１４の経年劣化には、オフセット電圧の変化や、判定時間及びノイズの増加等がある。ＳＡＲロジック回路１１５の経年劣化には、一般的なロジック回路と同じく縮退故障による論理値の変化等がある。
【００３９】
（ＡＤコンバータ１１に設けられたＤＡコンバータ１１３の経年劣化についての説明）
以下、図５を用いて、ＤＡコンバータ１１３のリニアリティ劣化について説明する。
図５は、ＤＡコンバータ１１３の具体的構成を示す回路図である。
【００４０】
図５に示すように、ＤＡコンバータ１１３は、容量アレイ型のＤＡコンバータであって、例えば、電圧Ｖｃｍと一定の電位差を有する信号（Ｖｒｅｆ＋，Ｖｒｅｆ−）を基準電圧として用いている。そして、ディジタルアシスト回路１２は、ＬＭＳアルゴリズムを用いて重み係数（補正量Ｅｏ）を算出し、補正を行っている。
【００４１】
例えば、理想状態で４Ｃの容量値を有するキャパシタの容量値が経年劣化により３．８Ｃに変化した場合、当然ながら、直接的にリニアリティの劣化を引き起こす。また、スイッチを構成するトランジスタのオフリークが経年劣化により増加した場合にも、リニアリティの劣化を引き起こす。
【００４２】
さらに、スイッチを構成するトランジスタのオン抵抗が経年劣化により増大した場合には、セトリング時間が増大するため、図６の破線に示すように、出力ディジタルコードが変化してしまう可能性があり、その結果、リニアリティの劣化を引き起こす。
【００４３】
ここで、キャパシタの容量値の変化、トランジスタのオフリークの増大、及び、トランジスタのオン抵抗の増大の何れが生じても、ＡＤコンバータ１１からは何らかのディジタルコードが出力されることに加え、ＡＤコンバータ１１に要求される精度が高いため（例えば、１０ビット精度で０．１程度）、経年劣化により要求精度を満たさなくなったことを検出するのは非常に困難であった。
【００４４】
（経年劣化によって生じる非線形誤差の補正についての説明）
図７は、ＡＤコンバータ１１に設けられたＤＡコンバータ１１３の、補正前後の非線形誤差を示す図である。図７の左端の２つの図は、製造時における補正後のＤＡコンバータ１１３の非線形誤差を示している。図７の中央の２つの図は、経年劣化によりＤＡコンバータ１１３に漏れ電流が発生した場合において、再補正を実施する前のＤＡコンバータ１１３の非線形誤差を示している。図７の右端の２つの図は、経年劣化によりＤＡコンバータ１１３に漏れ電流が発生した場合において、再補正を実施した後のＤＡコンバータ１１３の非線形誤差を示している。
【００４５】
まず、図７の左端の２つの図に示すように、製造時における補正後のＤＡコンバータ１１３の非線形誤差は抑制されている。
【００４６】
しかし、図７の中央の２つの図に示すように、経年劣化によりＤＡコンバータ１１３に漏れ電流が発生した場合において、再補正を実施する前では、ＤＡコンバータ１１３の非線形誤差は大きくなっている。
【００４７】
その後、図７の右端の２つの図に示すように、経年劣化によりＤＡコンバータ１１３に漏れ電流が発生した場合において、再補正を実施した後では、ＤＡコンバータ１１３の非線形誤差は、再び抑制されている。つまり、経年劣化により増大した非線形誤差も、ディジタルアシスト回路１２により再び抑制される。
【００４８】
ここで、製造時と経年劣化によりＤＡコンバータ１１３に漏れ電流が発生した場合とでは、非線形誤差の大きさが異なるため、ディジタルアシスト回路１２による補正量Ｅｏ（重み係数）も異なる。したがって、補正量Ｅｏの差分に基づいて、経年劣化によるＡＤコンバータ１１の精度の悪化（換言すると、経年劣化による過度な素子のばらつき）を検出することができる。
【００４９】
近年では、様々な場所にディジタル制御が用いられており、ＡＤコンバータ等のアナログ回路の経年劣化は、ディジタル制御の精度の低下を引き起こす要因になり得る。そのため、アナログ回路の経年劣化による精度の悪化（過度な素子のばらつき）を故障として検出することは重要である。
【００５０】
そこで、本実施の形態にかかる半導体装置１は、故障検出回路１３を備え、ディジタルアシスト回路１２による補正量Ｅｏ（重み係数）に基づいて、ＡＤコンバータ１１が経年劣化等により故障しているか否かを検出している。
【００５１】
例えば、故障検出回路１３は、ディジタルアシスト回路１２による補正量Ｅｏが所定の閾値より大きい場合、ＡＤコンバータ１１が故障していると判定し、ディジタルアシスト回路１２による補正量Ｅｏが所定の閾値より小さい場合、ＡＤコンバータ１１が故障していないと判定する。
【００５２】
図８は、ＡＤコンバータ１１に設けられたＤＡコンバータ１１３の、製造時及び経年劣化時での各ビットに対する重み係数を示す図である。図８の例では、ＤＡコンバータ１１３のビット幅が１４ビットであって、ｗ１３が最上位ビット、ｗ０が最下位ビットを示している。なお、図８に示す重み係数の値は、１ＬＳＢで正規化されている。
【００５３】
図８に示すように、例えば最上位ビット（ｗ１３）では、製造時の重み係数（経年劣化前の重み係数）が２０４８．００であるのに対し、漏れ電流発生かつ再補正時の重み係数（経年劣化後の重み係数）が２０５１．５０である。このことから、経年劣化により、３．５ＬＳＢ程度の非線形誤差（素子ばらつき）が生じるということがわかる。故障検出回路１３は、例えば、この非線形誤差（素子ばらつき）に基づいて故障を検出する。
【００５４】
図８で示された重み係数から、さらにパラメータを計算することもできる。パラメータには、例えば、隣接する重み係数の比であるｒａｄｉｘ（例えば、Ｗ１３／Ｗ１２、Ｗ１２／Ｗ１１、…、Ｗ１／Ｗ０）や、隣接する重み係数を加減算して得られるｐ−ｒａｄｉｘ（例えば、ｎを０以上の整数としてＷｎ−Ｗ（ｎ−１）−Ｗ（ｎ−１）。具体例では、Ｗ１３−Ｗ１２−Ｗ１２）などがある。
【００５５】
例えば、故障検出回路１３は、重み係数（補正量Ｅｏ）から直接故障を検出する。あるいは、故障検出回路１３は、隣接ビットの重み係数の比で表されたｒａｄｉｘを用いて故障を検出してもよい。あるいは、故障検出回路１３は、隣接ビットの重み係数を減算及び乗算して表されたｐ−ｒａｄｉｘを用いて故障を検出してもよい。ｐ−ｒａｄｉｘを用いた場合、割り算器が不要になるため、単純な回路又はソフトウェアで構成可能である。
【００５６】
また、例えば、故障検出回路１３は、重み係数が平均値から閾値（例えば１６ＬＳＢに相当するずれ量）分より大きくずれた場合に故障を検出する。または、故障検出回路１３は、重み係数が例えば１０σより大きくずれた場合に故障を検出する。言うまでもないがｒａｄｉｘもしくはｐ−ｒａｄｉｘを使用した場合も同様である。
【００５７】
このように、本実施の形態にかかる半導体装置１は、ＡＤコンバータ１１から出力されたディジタル信号の非線形誤差を補正するディジタルアシスト回路１２を備え、そのディジタルアシスト回路１２による補正量Ｅｏに基づいて、ＡＤコンバータ１１を構成する素子の経年劣化等による過度なばらつきを故障として検出することができる。
【００５８】
本実施の形態では、ＡＤコンバータ１１が逐次比較型のＡＤコンバータである場合を例に説明したが、これに限られない。ＡＤコンバータ１１は、パイプライン型、フラッシュ型等であってもよい。さらに、ＡＤコンバータ１１に限られず、ディジタルアシスト回路１２によって補正可能な任意のアナログ回路であればよい。
【００５９】
＜実施の形態２＞
本実施の形態では、半導体装置１の具体例についていくつか説明する。
（半導体装置１の第１の具体的構成例）
図９は、半導体装置１の第１の具体的構成例を半導体装置１ａとして示すブロック図である。
【００６０】
図９に示すように、半導体装置１ａは、故障検出回路１３として比較回路１３ａを備えるとともに、記憶部１４をさらに備える。半導体装置１ａのその他の構成については、半導体装置１と同様であるため、その説明を省略する。
【００６１】
記憶部１４は、例えばＲＯＭ（Read Only Memory）等の不揮発性メモリであって、半導体装置１ａに搭載されている。なお、上述のように、半導体装置１ａは、１つの半導体チップ上に形成された場合を例に説明するが、これに限られず、複数の半導体チップの組み合わせであってもよい。
【００６２】
記憶部１４には、設計段階で、ＡＤコンバータ１１が故障しているか否かの判定基準となる所定の閾値が記憶される。比較回路１３ａは、ディジタルアシスト回路１２により算出された重み係数（補正量Ｅｏ）と、記憶部１４に記憶された所定の閾値と、を比較することで、ＡＤコンバータ１１が故障しているか否かを判定する。なお、所定の閾値は任意の値に設定可能である。
【００６３】
図１０は、半導体装置１ａが搭載された半導体システムＳＹＳ１の構成例を示すブロック図である。図１０に示すように、半導体システムＳＹＳ１は、半導体装置１ａと、半導体装置１ａを用いて所定の処理を実行する上位システム２と、半導体装置１ａと上位システム２を接続するバス３と、により構成される。なお、図１０の例では、半導体装置１ａとバス３との間にＩＯ回路１５が設けられている。
【００６４】
図１１は、半導体システムＳＹＳ１の動作を示すフローチャートである。
図１１に示すように、まず、半導体装置１ａは、例えば電源立ち上げ時やＡＤコンバータ１１のスリープ解除時に、ディジタルアシスト回路１２を用いて重み係数（補正量Ｅｏ）の算出を行う（ステップＳ１０１）。
【００６５】
重み係数（補正量Ｅｏ）の偏差が所定の閾値以下の場合（ステップＳ１０２のＮＯ）、半導体装置１ａに設けられた比較回路１３ａは、ＡＤコンバータ１１が故障していないことを表す比較結果（検出結果）を出力する。そして、上位システム２は、比較結果に基づいて、半導体装置１ａに引き続き通常動作を実行させる（ステップＳ１０３）。他方、重み係数の偏差が所定の閾値より大きい場合（ステップＳ１０２のＹＥＳ）、半導体装置１ａに設けられた比較回路１３ａは、ＡＤコンバータ１１が故障していることを表す比較結果（検出結果）を出力する（ステップＳ１０４）。それにより、上位システム２は、例えば、半導体装置１ａの使用を停止させる。
【００６６】
図１２は、素子ばらつきの正規分布を示す図である。図１２を参照すると、例えば、製造時に±３σ以上の偏差で素子がばらついた場合、その製品は不良品として取り扱われる。そして、良品として採用された製品でも、通常動作時において閾値（ここでは±４σ）より大きな偏差で素子がばらついた場合、故障検出回路１３は、ＡＤコンバータ１１が故障していることを表す検出結果を出力する。
【００６７】
半導体システムＳＹＳ１は、常に一定の閾値を用いるため、当該閾値をプログラマブルの不揮発性メモリに記憶させる必要がなく、通常の不揮発性メモリに記憶させておけばよい。そのため、半導体システムＳＹＳ１は単純な回路構成で実現可能である。
【００６８】
（半導体装置１の第２の具体的構成例）
図１３は、半導体装置１の第２の具体的構成例を半導体装置１ｂとして示すブロック図である。
【００６９】
図１３に示すように、半導体装置１ｂは、故障検出回路１３として比較回路１３ｂを備えるとともに、記憶部１４ｂをさらに備える。半導体装置１ｂのその他の構成については、半導体装置１と同様であるため、その説明を省略する。
【００７０】
記憶部１４ｂは、例えば、ＥＥＰＲＯＭ，フラッシュ、ｅＦｕｓｅ等のプログラマブルの不揮発性メモリであって、半導体装置１ｂに搭載されている。なお、上述のように、半導体装置１ｂは、１つの半導体チップ上に形成された場合を例に説明するが、これに限られず、複数の半導体チップの組み合せであってもよい。
【００７１】
記憶部１４ｂには、ＡＤコンバータ１１が通常動作で使用される前の重み係数（初期の補正量Ｅｏ）が記憶される。比較回路１３ｂは、重み係数の変化量と、所定の閾値と、を比較することで、ＡＤコンバータ１１が故障しているか否かを判定する。なお、所定の閾値は任意の値に設定可能である。
【００７２】
図１４は、半導体装置１ｂが搭載された半導体システムＳＹＳ２の構成例を示すブロック図である。図１４に示すように、半導体システムＳＹＳ２は、半導体装置１ｂと、半導体装置１ｂを用いて所定の処理を実行する上位システム２と、半導体装置１ｂと上位システム２を接続するバス３と、により構成される。なお、図１４の例では、半導体装置１ｂとバス３との間にＩＯ回路１５が設けられている。
【００７３】
図１５は、半導体システムＳＹＳ２の動作を示すフローチャートである。
図１５に示すように、まず、上位システム２は、製造時に、半導体装置１ｂ内のディジタルアシスト回路１２を用いて重み係数（初期の補正量Ｅｏ）の算出を行う（ステップＳ２０１）。この初期の重み係数は、半導体装置１ｂ内の記憶部１４ｂに記憶される（ステップＳ２０２）。
【００７４】
その後、半導体装置１ｂは、通常動作の電源立ち上げ時（ステップＳ２０３）に、ディジタルアシスト回路１２を用いて重み係数（補正量Ｅｏ）の算出を行う（ステップＳ２０４）。なお、この重み係数の算出は、電源立ち上げ時に限られず、例えばＡＤコンバータ１１のスリープ解除時に行われてもよい。
【００７５】
重み係数の変化量が所定の閾値（例えば１ＬＳＢ）以下の場合（ステップＳ２０５のＮＯ）、半導体装置１ｂに設けられた比較回路１３ｂは、ＡＤコンバータ１１が故障していないことを表す比較結果（検出結果）を出力する。そして、上位システム２は、比較結果に基づいて、半導体装置１ｂに引き続き通常動作を実行させる（ステップＳ２０６）。他方、重み係数の変化量が所定の閾値より大きい場合（ステップＳ２０５のＹＥＳ）、半導体装置１ｂに設けられた比較回路１３ｂは、ＡＤコンバータ１１が故障していることを表す比較結果（検出結果）を出力する（ステップＳ２０７）。それにより、上位システム２は、例えば、半導体装置１ｂの使用を停止させる。
【００７６】
このような構成により、半導体システムＳＹＳ２は、ＡＤコンバータ１１を構成する素子の経年劣化等による過度なばらつきをより正確に故障として検出することができる。
【００７７】
（半導体システムＳＹＳ２の変形例）
図１６は、半導体システムＳＹＳ２の変形例を半導体システムＳＹＳ３として示すブロック図である。図１６に示すように、半導体システムＳＹＳ３は、半導体装置１ｃと、半導体装置１ｃを用いて所定の処理を実行する上位システム２ｃと、半導体装置１ｃと上位システム２ｃとを接続するバス３と、により構成される。
【００７８】
半導体システムＳＹＳ３では、比較回路１３ｂが半導体装置１ｃに設けられる代わりに比較回路２３が上位システム２ｃに設けられている。また、ディジタルアシスト回路１２によって算出される初期の重み係数は、半導体装置１ｃ内の記憶部の代わりに、上位システム２ｃ内の記憶部２４に記憶される。半導体システムＳＹＳ３のその他の構成については、半導体システムＳＹＳ２の場合と同様であるため、その説明を省略する。
【００７９】
図１７は、半導体システムＳＹＳ３の動作を示すフローチャートである。
図１７に示すように、まず、上位システム２ｃは、初回の電源立ち上げ時等に、半導体装置１ｃ内のディジタルアシスト回路１２を用いて重み係数（初期の補正量Ｅｏ）の算出を行う（ステップＳ３０１）。この初期の重み係数は、上位システム２ｃの記憶部２４に記憶される（ステップＳ３０２）。
【００８０】
その後、半導体装置１ｃは、通常動作の電源立ち上げ時（ステップＳ３０３）に、ディジタルアシスト回路１２を用いて重み係数（補正量Ｅｏ）の算出を行う（ステップＳ３０４）。なお、この重み係数の算出は、電源立ち上げ時に限られず、例えばＡＤコンバータ１１のスリープ解除時に行われてもよい。
【００８１】
重み係数の変化量が所定の閾値（例えば１ＬＳＢ）以下の場合（ステップＳ３０５のＮＯ）、上位システム２ｃに設けられた比較回路２３は、ＡＤコンバータ１１が故障していないことを表す比較結果（検出結果）を出力する。そして、上位システム２ｃは、比較結果に基づいて、半導体装置１ｃに引き続き通常動作を実行させる（ステップＳ３０６）。他方、重み係数の変化量が所定の閾値より大きい場合（ステップＳ３０５のＹＥＳ）、上位システム２ｃに設けられた比較回路２３は、ＡＤコンバータが故障していることを表す比較結果（検出結果）を出力する（ステップＳ３０７）。それにより、上位システム２ｃは、例えば、半導体装置１ｃの使用を停止させる。
【００８２】
このような構成により、半導体システムＳＹＳ３は、半導体システムＳＹＳ２の場合と同様に、ＡＤコンバータ１１を構成する素子の経年劣化等による過度なばらつきをより正確に故障として検出することができる。また、半導体装置１ｃ自身は、補正量Ｅｏを記憶したり、故障検出したりする必要が無く、余分回路を必要としない。そのため、半導体システムＳＹＳ３は、故障検出回路を備えていない、汎用的に使用されているディジタルアシスト機能付きのＡＤコンバータ等のアナログ回路、の故障を検出することができる。
【００８３】
以上のように、上記実施の形態１，２に係る半導体装置は、ＡＤコンバータから出力されたディジタル信号の非線形誤差を補正するディジタルアシスト回路を備え、そのディジタルアシスト回路による補正量に基づいて、ＡＤコンバータを構成する素子の経年劣化等による過度なばらつきを故障として検出することができる。
【００８４】
上記実施の形態１，２では、ＡＤコンバータ１１によるＡＤ変換と、ディジタルアシスト回路１２による補正動作（キャリブレーション動作）と、を別々に行うフォアグラウンド校正手法を用いた場合を例に説明してきたが、これに限られない。ＡＤコンバータ１１によるＡＤ変換と、ディジタルアシスト回路１２による補正動作と、を並行して行うバックグラウンド校正手法が用いられてもよい。それにより、ＡＤコンバータ１１の動作を停止させることなく、温度、電源電圧及び経年劣化等により非線形誤差の補正が可能となり、その補正量Ｅｏに基づいて故障を検出することが可能となる。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【００８６】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【符号の説明】
【００８７】
１  半導体装置
１ａ  半導体装置
１ｂ  半導体装置
１ｃ  半導体装置
２  上位システム
２ｃ  上位システム
３  バス
１１  ＡＤコンバータ
１２  ディジタルアシスト回路
１３  故障検出回路
１３ａ  比較回路
１３ｂ  比較回路
１４  記憶部
１４ｂ  記憶部
１５  ＩＯ回路
２３  比較回路
２４  記憶部
１１１  バッファアンプ
１１２  サンプルホールド回路
１１３  ＤＡコンバータ
１１４  コンパレータ
１１５  ＳＡＲロジック回路
１２１  重み係数算出部
１２２  補正部
ＳＹＳ１  半導体システム
ＳＹＳ２  半導体システム
ＳＹＳ３  半導体システム
【図１】
2017038200.tif 000003
【図２】
2017038200.tif 000004
【図３】
2017038200.tif 000005
【図４】
2017038200.tif 000006
【図５】
2017038200.tif 000007
【図６】
2017038200.tif 000008
【図８】
2017038200.tif 000009
【図９】
2017038200.tif 000010
【図１０】
2017038200.tif 000011
【図１１】
2017038200.tif 000012
【図１２】
2017038200.tif 000013
【図１３】
2017038200.tif 000014
【図１４】
2017038200.tif 000015
【図１５】
2017038200.tif 000016
【図１６】
2017038200.tif 000017
【図１７】
2017038200.tif 000018
【図７】
2017038200.tif 000019