(57)【要約】【課題】テストコストを抑えながら短時間で正確に変調幅をテストすることができるスペクトラム拡散クロック発生回路を提供する。【解決手段】スペクトラム拡散クロック発生回路１００は、予め決められた変調周波数範囲内で変調された出力クロック信号ｖｃｏ＿ｃｋを発生する。スペクトラム拡散クロック発生回路１００は、出力クロック信号ｖｃｏ＿ｃｋが変調周波数範囲内の予め決められたテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調を停止して出力クロック信号ｖｃｏ＿ｃｋの周波数をテスト周波数に固定する。【選択図】図１４
2017112458.tif 000002
【特許請求の範囲】
【請求項１】
予め決められた変調周波数範囲内で変調された出力クロック信号を発生するスペクトラム拡散クロック発生回路において、
前記出力クロック信号の周波数が前記変調周波数範囲内の予め決められたテスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とするスペクトラム拡散クロック発生回路。
【請求項２】
前記テスト周波数は前記変調周波数範囲の最大値であることを特徴とする請求項１記載のスペクトラム拡散クロック発生回路。
【請求項３】
前記テスト周波数は前記変調周波数範囲の最小値であることを特徴とする請求項１記載のスペクトラム拡散クロック発生回路。
【請求項４】
前記テスト周波数は前記変調周波数範囲の中央値であることを特徴とする請求項１記載のスペクトラム拡散クロック発生回路。
【請求項５】
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の最大値に達したとき、前記移相量を固定することを特徴とする請求項２記載のスペクトラム拡散クロック発生回路。
【請求項６】
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の最小値に達したとき、前記移相量を固定することを特徴とする請求項３記載のスペクトラム拡散クロック発生回路。
【請求項７】
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の中央値に達したとき、前記移相量を固定することを特徴とする請求項４記載のスペクトラム拡散クロック発生回路。
【請求項８】
前記出力クロック信号は前記変調周波数範囲内で予め決められた変調周期で変化するように変調され、
前記出力クロック信号の変調を開始してから複数の前記変調周期が経過した後で、前記出力クロック信号が前記テスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とする請求項１〜７のうちの１つに記載のスペクトラム拡散クロック発生回路。
【請求項９】
予め決められた変調周波数範囲内で変調された出力クロック信号をスペクトラム拡散クロック発生回路により発生するスペクトラム拡散クロック発生方法において、
前記出力クロック信号の周波数が前記変調周波数範囲内の予め決められたテスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とするスペクトラム拡散クロック発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロック発生（Spread Spectrum Clock Generator：ＳＳＣＧ）回路及びスペクトラム拡散クロック発生方法に関する。
【背景技術】
【０００２】
近年、電子機器から放射されるＥＭＩノイズ抑制のための解決策として、スペクトラム拡散クロック発生（ＳＳＣＧ）回路が用いられている。ＳＳＣＧ回路は、クロック信号に周波数変調をかけることでＥＭＩノイズの発生する周波数を分散させ、ＥＭＩを低減する。ＳＳＣＧ回路の例として、特許文献１及び２の発明がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＳＳＣＧ回路のテスト項目のうちの１つとして、例えばＳＳＣＧ回路の変調幅がある。従来のＳＳＣＧ回路の変調幅を正確にテストしようとすると、ＳＳＣＧ回路の後段にフィルタ、増幅器、及び電力測定器などを設けて、変調されたクロック信号の電力を複数の周波数帯において測定することが必要になる。このため、テストのための回路が複雑であり、テストコストが増大するという問題があった。
【０００４】
また、一般に、ＳＳＣＧ回路の変調周波数はクロック信号の周波数に比較して非常に遅い（例えば数十ｋＨｚ）。従って、複数の変調周期分の期間にわたってＳＳＣＧ回路から出力されたクロック信号をカウントしようとすると、テスト時間が長くなり、テストコストが増大するという問題があった。
【０００５】
本発明の目的は、テストコストを抑えながら短時間で正確に変調幅をテストすることができるスペクトラム拡散クロック発生回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るスペクトラム拡散クロック発生回路によれば、
予め決められた変調周波数範囲内で変調された出力クロック信号を発生するスペクトラム拡散クロック発生回路において、
前記出力クロック信号の周波数が前記変調周波数範囲内の予め決められたテスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、テストコストを抑えながら短時間で正確に変調幅をテストすることができるスペクトラム拡散クロック発生回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るスペクトラム拡散クロック発生回路１００の構成を示すブロック図である。
【図２】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図３】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図４】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図５】図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図６】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。
【図７】図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図８】本発明の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図９】図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図１０】本発明の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。
【図１１】図１０の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図１２】図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。
【図１３】図１の位相選択回路６が図１２に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図１４】図１の位相コントローラ５の構成を示すブロック図である。
【図１５】変調周波数範囲の最大値をテストするための図１の位相選択回路６の第１の動作を説明するための図である。
【図１６】図１の位相選択回路６が図１５に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図１７】変調周波数範囲の最小値をテストするための図１の位相選択回路６の動作を説明するための図である。
【図１８】図１の位相選択回路６が図１７に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図１９】変調周波数範囲の中央値をテストするための図１の位相選択回路６の第１の動作を説明するための図である。
【図２０】図１の位相選択回路６が図１９に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図２１】変調周波数範囲の中央値をテストするための図１の位相選択回路６の第２の動作を説明するための図である。
【図２２】図１の位相選択回路６が図２１に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図２３】変調周波数範囲の最大値をテストするための図１の位相選択回路６の第２の動作を説明するための図である。
【図２４】図１の位相選択回路６が図２３に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図２５】図１のスペクトラム拡散クロック発生回路１００をテストするための構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態に係るスペクトラム拡散クロック発生回路について説明する。
【００１０】
まず、図１〜図１３を参照して、本発明の実施形態に係るスペクトラム拡散クロック発生回路によるクロック信号のスペクトラム拡散変調について説明する。
【００１１】
図１は、本発明の実施形態に係るスペクトラム拡散クロック発生（ＳＳＣＧ）回路１００の構成を示すブロック図である。ＳＳＣＧ回路１００は、位相周波数比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４、位相コントローラ５、位相選択回路６、分周器７、入力分周器１１、及び出力分周器１２を備えている。
【００１２】
ＳＳＣＧ回路１００はフラクショナルＰＬＬ回路として構成されている。
【００１３】
ＳＳＣＧ回路１００の外部の基準クロック発生器によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器１に入力される。
【００１４】
位相周波数比較器１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２に出力する。
【００１５】
チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。
【００１６】
電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。
【００１７】
出力分周器１２は、出力クロック信号ｖｃｏ＿ｃｋを他の回路による使用のために分周し、画素クロック信号ｐｉｘ＿ｃｋとして出力する。電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。
【００１８】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの立ち上がりエッジの位相を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。詳しくは、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。位相コントローラ５は、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を示す位相選択信号ｐｈ＿ｓｅｌを位相選択回路６に送ることで、位相選択回路６を制御する。詳しくは、位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量Δｐｈで変化させた長さにするように、位相選択回路６を制御する。ここで、予め決められた移相量Δｐｈは、位相選択回路６で等分される位相の整数倍である。
【００１９】
分周器７は移相クロック信号ｐｉ＿ｏｕｔを分周して、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力する。
【００２０】
本実施形態のＳＳＣＧ回路１００に含まれるフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、このフラクショナルＰＬＬ回路は、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成することで、分周器７の分周比の変化のみを動作原理とせず、有理数の分周比を実現できる。移相量Δｐｈが正である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも高くなり、移相量Δｐｈが負である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも低くなる。さらに、本実施形態のＳＳＣＧ回路１００は、位相選択回路６により移相クロック信号ｐｉ＿ｏｕｔの周期を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数をＳＳ変調することができる。
【００２１】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成する際に、さらに、出力クロック信号ｖｃｏ＿ｃｋの分周を行うことができる。本明細書では、位相選択回路６の分周比の設定値をｄｉｖ＿ｐｕｃｋ＝０，１，２，…で表し、ｄｉｖ＿ｐｕｃｋ＝ｎのとき、分周比はｎ＋１であるとする。また、出力分周器１２が２以上の分周比を有する場合には、位相選択回路６はこの分周比を考慮して出力クロック信号ｖｃｏ＿ｃｋをさらに分周する。本明細書では、出力分周器１２の分周比の設定値をｄｉｖ＿ｐｌｌ＝０，１，２，…で表し、ｄｉｖ＿ｐｌｌ＝ｎのとき、分周比はｎ＋１であるとする。また、本明細書では、分周器７の分周比の設定値をｄｉｖ＿ｆｂ＝０，１，２，…で表し、ｄｉｖ＿ｆｂ＝ｎのとき、分周比はｎ＋１であるとする。従って、出力クロック信号ｖｃｏ＿ｃｋに対する帰還信号ｆｂ＿ｃｋの分周比は、位相選択回路６の分周比と、出力分周器１２の分周比と、分周器７の分周比とを乗算したものになる。
【００２２】
出力分周器１２は、例えば６０〜１２０ＭＨｚの周波数を有する出力クロック信号ｖｃｏ＿ｃｋを、５〜４０ＭＨｚの周波数を有する画素クロック信号ｐｉｘ＿ｃｋに分周する。
【００２３】
位相コントローラ５には、ＳＳＣＧ回路１００の外部から、ＳＳＣＧ回路１００の動作モードを切り換える制御信号Ｍｏｄｅが入力される。ＳＳＣＧ回路１００の動作モードは、スペクトラム拡散された出力クロック信号を発生する通常モードと、ＳＳＣＧ回路１００をテストするためのテストモードとを含む。以下、最初に、ＳＳＣＧ回路１００の通常モードの動作について説明し、その後で図１４〜図２５を参照して、ＳＳＣＧ回路１００のテストモードの動作について説明する。
【００２４】
図２及び図３は、位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。本明細書では、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相（図２及び図３において「０」〜「５１１」として示す）のいずれかを選択するものとして説明する。位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。
【００２５】
まず、図４〜図７を参照して、ＳＳＣＧ回路１００のフラクショナルＰＬＬ回路としての動作について詳細に説明する。説明の簡単化のため、位相選択回路６、出力分周器１２、及び分周器７の各分周比はいずれも１、すなわち、ｄｉｖ＿ｐｕｃｋ＝０、ｄｉｖ＿ｆｂ＝０、ｄｉｖ＿ｐｌｌ＝０であるとする。
【００２６】
図４は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図４の横軸は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相を単位とする（以後の図５〜図１１にわたって位相は同じ単位で表す）。図４の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで増大される（すなわち、５１２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００２７】
図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを、現在の位相として選択している。図５に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。位相選択回路６は、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期未満であるか否か、すなわち、増分後の位相が「５１１」以下であるか否かに応じて、以下のように動作する。増分後の位相が「５１１」以下である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。増分後の位相が「５１２」以上である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から「５１２」を減算した位相にある。後者の場合、例えば図４に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）ではなく、第６クロックｖｃｏ＿ｃｋ（５）の周期内にある。さらに、この立ち上がりエッジは、出力クロック信号の第６クロックｖｃｏ＿ｃｋ（５）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２）、すなわち、４×Δｐｈを５１２で割ったときの余りで遅延される。このことを図５では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（４）、ｖｃｏ＿ｃｋ（８）、ｖｃｏ＿ｃｋ（１２）における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。
【００２８】
図４及び図５のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量Δｐｈで増大された長さ（５１２＋Δｐｈ）になる。
【００２９】
図６は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。図６の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量｜Δｐｈ｜で減少される（すなわち、５１２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００３０】
図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図７に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく現在のクロックの周期内の、減少後の位相に「５１２」を加算した位相にある。後者の場合、例えば図６に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）ではなく、第３クロックｖｃｏ＿ｃｋ（２）の周期内にある。さらに、この立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから、ｍｏｄ（４×｜Δｐｈ｜，５１２）、すなわち、４×｜Δｐｈ｜を５１２で割ったときの余りで早くされる。このことを図７では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（１）、ｖｃｏ＿ｃｋ（３）、…における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。
【００３１】
図６及び図７のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量｜Δｐｈ｜で減少された長さ（５１２−｜Δｐｈ｜）になる。
【００３２】
位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００３３】
移相クロック信号ｐｉ＿ｏｕｔの周波数をｆｐｉ＿ｏｕｔとし、出力クロック信号ｖｃｏ＿ｃｋの周波数をｆｖｃｏ＿ｃｋとするとき、次式が成り立つ。
【００３４】
［数７］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
【００３５】
このとき、前述したように、本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号ｃｏｍｐ＿ｃｋの周波数をｆｃｏｍｐ＿ｃｋとし、帰還信号ｆｂ＿ｃｋの周波数をｆｆｂ＿ｃｋとするとき、各信号の周波数の間には次式が成り立つ。
【００３６】
［数８］
ｆｆｂ＿ｃｋ＝ｆｐｉ＿ｏｕｔ＝ｆｃｏｍｐ＿ｃｋ
［数９］
ｆｃｏｍｐ＿ｃｋ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
［数１０］
ｆｖｃｏ＿ｃｋ＝ｆｃｏｍｐ＿ｃｋ×（１＋Δｐｈ／５１２）
【００３７】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路１００によれば、位相選択回路６の分解能を向上させることにより非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。説明した実施形態では、最小逓倍率は１／５１２≒０．００２＝０．２％になる。
【００３８】
次に、図８〜図１１を参照して、位相選択回路６、出力分周器１２、及び分周器７の各分周比を考慮した場合の、ＳＳＣＧ回路１００のフラクショナルＰＬＬ回路としての動作について説明する。言い換えると、この場合、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる。図８〜図１１では、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋ＝２、すなわち位相選択回路６の分周比が３である場合を示す。
【００３９】
図８は、本発明の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。出力クロック信号ｖｃｏ＿ｃｋの３クロック毎に、位相選択回路６の分周されたクロック信号ｄｉｖ＿ｃｋと呼ぶ。例えば、出力クロック信号の第１０〜第１２クロックｖｃｏ＿ｃｋ（９）、ｖｃｏ＿ｃｋ（１０）、ｖｃｏ＿ｃｋ（１１）は、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）になる。分周されたクロック信号ｄｉｖ＿ｃｋのクロックのそれぞれにおいて、出力クロック信号ｖｃｏ＿ｃｋの３つのクロックを、第１〜第３サブクロックｖｃｏ＿ｃｋ（０）’、ｖｃｏ＿ｃｋ（１）’、ｖｃｏ＿ｃｋ（２）’と呼ぶ。図８の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで増大される（すなわち、５１２×３＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。言い換えると、この立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭から、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００４０】
図９は、図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋの周期を１５３６個に等分した位相「０」〜「１５３５」のいずれかを、現在の位相として選択している。ただし、位相選択回路６は、実質的には、図２及び図３と同様に、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを選択する。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。位相選択回路６は、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が分周されたクロック信号ｄｉｖ＿ｃｋの周期未満であるか否か、すなわち、増分後の位相が「１５３５」以下であるか否かに応じて、以下のように動作する。増分後の位相が「１５３５」以下である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。増分後の位相が「１５３６」以上である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの２クロック後の周期内の、増分後の位相から「１５３６」を減算した位相にある。後者の場合、例えば図８に示すように、移相クロック信号の第８クロックｐｉ＿ｏｕｔ（７）の立ち上がりエッジは、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の周期内にある。さらに、この立ち上がりエッジは、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の先頭から、ｍｏｄ（５×Δｐｈ，１５３６）、すなわち、５×Δｐｈを１５３６で割ったときの余りで遅延される。
【００４１】
図８及び図９のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量Δｐｈで増大された長さ（５１２×３＋Δｐｈ）になる。
【００４２】
図１０は、本発明の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。図１０の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで減少される（すなわち、５１２×３−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。言い換えると、この立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭から、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００４３】
図１１は、図１０の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの現在のクロックの周期内の、減少後の位相に「１５３６」を加算した位相にある。後者の場合、例えば図１０に示すように、移相クロック信号の第６クロックｐｉ＿ｏｕｔ（５）の立ち上がりエッジは、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）の周期内にある。さらに、この立ち上がりエッジは、分周されたクロック信号の第５クロックｄｉｖ＿ｃｋ（４）の立ち上がりエッジから、ｍｏｄ（５×｜Δｐｈ｜，１５３６）、すなわち、５×｜Δｐｈ｜を１５３６で割ったときの余りで早くされる。
【００４４】
図１０及び図１１のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量｜Δｐｈ｜で減少された長さ（５１２×３−｜Δｐｈ｜）になる。
【００４５】
位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００４６】
図８〜図１１の場合（すなわち、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合）、数７は次式のように変形される。
【００４７】
［数１１］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝
［数１２］
ｆｃｏｍｐ＿ｃｋ
＝ｆｆｂ＿ｃｋ
＝ｆｐｉ＿ｏｕｔ／（［ｄｉｖ＿ｆｂ］＋１）
＝ｆｖｃｏ＿ｃｋ×５１２／［｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝×（［ｄｉｖ＿ｆｂ］＋１）］
［数１３］
ｆｖｃｏ＿ｃｋ
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝／５１２
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
＝ｆｃｏｍｐ＿ｃｋ×｛（ｄｉｖ＿ｆｂ＋１）×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋（ｄｉｖ＿ｆｂ＋１）×Δｐｈ／５１２｝
【００４８】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路１００によれば、位相選択回路６が分周を行うことで、さらに小さな逓倍率を実現することができる。数１１〜数１３のモデルでは、最小逓倍率（％）は次式で表される。
【００４９】
［数１４］
（［ｄｉｖ＿ｆｂ］＋１）×Δｐｈ／５１２
≒０．００２×（［ｄｉｖ＿ｆｂ］＋１）
＝０．２×（［ｄｉｖ＿ｆｂ］＋１）［％］
【００５０】
出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋの変化率の最小単位は、次式で表される。
【００５１】
［数１５］
Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ
＝｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋０／５１２｝
＝１＋Δｐｈ／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
≒１＋０．００２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００５２】
図１２は、図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路１００は、図４〜図１１を参照して説明したように、以下のように動作する。ＳＳＣＧ回路１００は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで変化させる。このとき、ＳＳＣＧ回路１００は、移相量Δｐｈの中心となる移相量ｐｌｌ＿ｆｒａｃ（以下、第１の移相量ｐｌｌ＿ｆｒａｃと呼ぶ）をさらに第２の移相量ｐｉ＿ｓｓｄによって変化させることによって出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調を行う。出力クロック信号ｖｃｏ＿ｃｋの周波数は、位相選択回路６、出力分周器１２、及び分周器７の各分周比の設定値ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌ、変調度ｓｓ＿ａｍｐ、及び変調周期ｓｓｉｎｔに応じて、図１３と同様に三角波状に変化する。
【００５３】
まず、ＳＳ変調を行うために移相量Δｐｈを変化させる最小時間単位を、ＳＳ変調クロックｐｕｃｋ（０）、ｐｕｃｋ（１）、…、ｐｕｃｋ（ｎ）とする。ＳＳ変調クロックｐｕｃｋ（ｎ）は、出力クロック信号ｖｃｏ＿ｃｋのクロックを、出力分周器１２の分周比と位相選択回路６の分周比とで分周したものである。従って、ＳＳ変調クロックｐｕｃｋ（ｎ）の周波数ｆｐｕｃｋは、次式により表される。
【００５４】
［数１６］
ｆｐｕｃｋ＝ｆｐｉｘ＿ｃｋ／（ｄｉｖ＿ｐｕｃｋ＋１）
［数１７］
ｆｐｉｘ＿ｃｋ＝ｆｖｃｏ＿ｃｋ／（ｄｉｖ＿ｐｌｌ＋１）
【００５５】
図１２に示すように所定個数のｐｕｃｋ（ｎ）を含む時間区間（以下、ステップ時間区間ｓｔｅｐ＿ｐと呼ぶ）毎に移相量ΔｐｈをステップサイズΔθで階段型に変化させることで、近似的には移相量Δｐｈを三角波状に変化させる。ステップ時間区間ｓｔｅｐ＿ｐにおけるＳＳ変調クロックｐｕｃｋ（ｎ）のクロック数は、設定に応じて異なる。
【００５６】
次に、第２の移相量ｐｉ＿ｓｓｄの最大値ｐｉ＿ｓｓｄ＿ｍａｘ及び最小値ｐｉ＿ｓｓｄ＿ｍｉｎを、次式により計算する。
【００５７】
［数１８］
ｐｉ＿ｓｓｄ＿ｍａｘ＝ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数１９］
ｐｉ＿ｓｓｄ＿ｍｉｎ＝−ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数２０］
Δｆ＿ｓｔｅｐ
＝Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ−１
＝１／５１２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００５８】
変調度ｓｓ＿ａｍｐは０〜３１の整数値をとり、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率はｓｓ＿ａｍｐ／１０２４（％）で表される。例えばｓｓ＿ａｍｐ＝３１のとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は、その最大値ｆｍａｘにおいて中心周波数ｆｃに対して約３．１％増大し、その最小値ｆｍｉｎにおいて中心周波数ｆｃに対して約３．１％減少する。
【００５９】
次に、第２の移相量ｐｉ＿ｓｓｄを計算するために、変調クロックｐｕｃｋ（ｎ）毎に増分するカウント値ｃｏｕｎｔ（ｎ）を導入する。カウント値ｃｏｕｎｔ（ｎ）及びそのステップサイズΔｃｏｕｎｔは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔｃｏｕｎｔ、カウント値の初期値ｃｏｕｎｔ（０）、及びカウント値ｃｏｕｎｔ（ｎ）は次式で表される。
【００６０】
［数２１］
Δｃｏｕｎｔ＝２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）／ｓｓｉｎｔ
［数２２］
ｃｏｕｎｔ（０）＝０
［数２３］
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ−１
【００６１】
カウント値ｃｏｕｎｔ（ｎ）は、変調周期ｓｓｉｎｔにわたってステップサイズΔｃｏｕｎｔずつ増分する。カウント値ｃｏｕｎｔ（ｎ）に応じて、第２の移相量ｐｉ＿ｓｓｄは次式により計算される。
【００６２】
［数２４］
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１である場合：
ｐｉ＿ｓｓｄ＝ｉｎｔ（ｃｏｕｎｔ（ｎ））
［数２５］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍａｘ−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−ｐｉ＿ｓｓｄ＿ｍａｘ｝
［数２６］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍｉｎ＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）｝
【００６３】
以上のように計算された第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算することにより、図１２に示すように、位相選択回路６の移相量Δｐｈが得られる。すなわち、ＳＳ変調を行うときの移相量Δｐｈは、次式で表される。
【００６４】
［数２７］
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ
【００６５】
本実施形態のスペクトラム拡散クロック発生回路によれば、このように移相量Δｐｈを変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数を図１３のように変化させることができる。移相量Δｐｈが増大するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも増大し、移相量Δｐｈが減少するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも減少する。
【００６６】
図１３は、図１の位相選択回路６が図１２に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。図１３はスペクトラム拡散（ＳＳ）変調を説明するための図である。ＳＳ変調を行うことにより、出力クロック信号ｖｃｏ＿ｃｋの周波数は、所定の周波数ｆｃを中心に、最大値ｆｍａｘと最小値ｆｍｉｎとの間の周波数にわたって、変調周期ｓｓｉｎｔで周期的に変化する。
【００６７】
変調度ｓｓ＿ａｍｐは０〜３１の整数値をとり、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率はｓｓ＿ａｍｐ／１０２４（％）で表される。例えばｓｓ＿ａｍｐ＝３１のとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は、その最大値ｆｍａｘにおいて中心周波数ｆｃに対して約３．１％増大し、その最小値ｆｍｉｎにおいて中心周波数ｆｃに対して約３．１％減少する。
【００６８】
以上説明したように、図１のＳＳＣＧ回路１００は、前述の変調度ｓｓ＿ａｍｐに対応する予め決められた変調周波数範囲内で変調された出力クロック信号ｖｃｏ＿ｃｋを発生する。位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量範囲内で変動する移相量ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄで変化させた長さにするように、位相選択回路６を制御する。ここで、移相量範囲は以下のように表される。
【００６９】
［数２８］
ｐｉ＿ｓｓｄ＿ｍｉｎ≦ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ≦ｐｉ＿ｓｓｄ＿ｍａｘ
【００７０】
次に、図１４〜図２５を参照して、図１のＳＳＣＧ回路１００の変調幅のテストについて説明する。
【００７１】
図１４は、図１の位相コントローラ５の構成を示すブロック図である。位相コントローラ５は、カウント値生成回路２１、三角波生成回路２２、加算器２３、及び制御回路２４を備える。位相コントローラ５の内部には、ステップサイズΔｃｏｕｎｔ及び第１の移相量ｐｌｌ＿ｆｒａｃが予め格納されている。カウント値生成回路２１は、ステップサイズΔｃｏｕｎｔに基づいてカウント値ｃｏｕｎｔ（ｎ）を生成し、その整数部ｉｎｔ（ｃｏｕｎｔ（ｎ））を出力する。三角波生成回路２２は、制御信号Ｍｏｄｅが通常モードであるかテストモードであるかに応じて、以下のように動作する。制御信号Ｍｏｄｅが通常モードであるとき、三角波生成回路２２は、カウント値の整数部ｉｎｔ（ｃｏｕｎｔ（ｎ））に基づいて変化する第２の移相量ｐｉ＿ｓｓｄを計算して出力する。制御信号Ｍｏｄｅがテストモードであるとき、三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄが移相量範囲内の予め決められた移相量に達したか否かを判断し、達したとき、第２の移相量ｐｉ＿ｓｓｄをその時点の移相量に固定する。加算器２３は、第１の移相量ｐｌｌ＿ｆｒａｃと第２の移相量ｐｉ＿ｓｓｄを加算して位相選択回路６の移相量Δｐｈを生成する。制御回路２４は、位相選択信号ｐｈ＿ｓｅｌを後段の位相選択回路６に出力する。
【００７２】
制御信号Ｍｏｄｅが通常モードにあるとき、図１３のスペクトラム拡散変調波形を得ることができる。
【００７３】
一方、制御信号Ｍｏｄｅがテストモードにあるとき、三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄに基づいて、出力クロック信号ｖｃｏ＿ｃｋが変調周波数範囲内の予め決められたテスト周波数に達したか否かを判断する。出力クロック信号ｖｃｏ＿ｃｋの周波数が変調周波数範囲内の予め決められたテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。
【００７４】
テストモードは、変調周波数範囲の最大値をテストするための最大値テストモード、最小値をテストするための最小値テストモード、及び中央値をテストするための中央値テストモードを含む。
【００７５】
図１５は、変調周波数範囲の最大値をテストするための図１の位相選択回路６の第１の動作を説明するための図である。図１６は、図１の位相選択回路６が図１５に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。制御信号Ｍｏｄｅが最大値テストモードにあるとき、三角波生成回路２２は第２の移相量ｐｉ＿ｓｓｄを図１５に示すように変化させる。三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄが移相量範囲の最大値ｐｉ＿ｓｓｄ＿ｍａｘに達したとき、第２の移相量ｐｉ＿ｓｓｄを固定する。三角波生成回路２２は、最大値テストモードが解除されるまで、この状態を継続する。この第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算して位相選択回路６の移相量Δｐｈが得られる。このとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は図１６に示すように変化する。変調動作は例えば中心周波数ｆｃから開始される。出力クロック信号ｖｃｏ＿ｃｋの周波数が変調周波数範囲の最大値ｆｍａｘであるテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。この固定されたテスト周波数を有する出力クロック信号ｖｃｏ＿ｃｋを出力した状態で、その周波数を測定することができる。
【００７６】
図１７は、変調周波数範囲の最小値をテストするための図１の位相選択回路６の動作を説明するための図である。図１８は、図１の位相選択回路６が図１７に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。制御信号Ｍｏｄｅが最小値テストモードにあるとき、三角波生成回路２２は第２の移相量ｐｉ＿ｓｓｄを図１７に示すように変化させる。三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄが移相量範囲の最小値ｐｉ＿ｓｓｄ＿ｍｉｎに達したとき、第２の移相量ｐｉ＿ｓｓｄを固定する。三角波生成回路２２は、最小値テストモードが解除されるまで、この状態を継続する。この第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算して位相選択回路６の移相量Δｐｈが得られる。このとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は図１８に示すように変化する。変調動作は例えば中心周波数ｆｃから開始される。出力クロック信号ｖｃｏ＿ｃｋの周波数が変調周波数範囲の最小値ｆｍｉｎであるテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。この固定されたテスト周波数を有する出力クロック信号ｖｃｏ＿ｃｋを出力した状態で、その周波数を測定することができる。
【００７７】
図１９は、変調周波数範囲の中央値をテストするための図１の位相選択回路６の第１の動作を説明するための図である。図２０は、図１の位相選択回路６が図１９に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。制御信号Ｍｏｄｅが中央値テストモードにあるとき、三角波生成回路２２は第２の移相量ｐｉ＿ｓｓｄを図１９に示すように変化させる。三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄがいったん移相量範囲の最大値ｐｉ＿ｓｓｄ＿ｍａｘに達してから減少して移相量範囲の中央値の０に達したとき、第２の移相量ｐｉ＿ｓｓｄを固定する。三角波生成回路２２は、中央値テストモードが解除されるまで、この状態を継続する。この第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算して位相選択回路６の移相量Δｐｈが得られる。このとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は図２０に示すように変化する。変調動作は例えば中心周波数ｆｃから開始される。出力クロック信号ｖｃｏ＿ｃｋの周波数がいったん変調周波数範囲の最大値ｆｍａｘに達してから中心周波数ｆｃであるテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。この固定されたテスト周波数を有する出力クロック信号ｖｃｏ＿ｃｋを出力した状態で、その周波数を測定することができる。
【００７８】
図２１は、変調周波数範囲の中央値をテストするための図１の位相選択回路６の第２の動作を説明するための図である。図２２は、図１の位相選択回路６が図２１に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。制御信号Ｍｏｄｅが中央値テストモードにあるとき、三角波生成回路２２は第２の移相量ｐｉ＿ｓｓｄを図２１に示すように変化させる。三角波生成回路２２は、第２の移相量ｐｉ＿ｓｓｄがいったん移相量範囲の最小値ｐｉ＿ｓｓｄ＿ｍｉｎに達してから増大して移相量範囲の中央値の０に達したとき、第２の移相量ｐｉ＿ｓｓｄを固定する。三角波生成回路２２は、中央値テストモードが解除されるまで、この状態を継続する。この第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算して位相選択回路６の移相量Δｐｈが得られる。このとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は図２１に示すように変化する。変調動作は例えば中心周波数ｆｃから開始される。出力クロック信号ｖｃｏ＿ｃｋの周波数がいったん変調周波数範囲の最小値ｆｍｉｎに達してから中心周波数ｆｃであるテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。この固定されたテスト周波数を有する出力クロック信号ｖｃｏ＿ｃｋを出力した状態で、その周波数を測定することができる。
【００７９】
出力クロック信号ｖｃｏ＿ｃｋは、変調周波数範囲内で予め決められた変調周期で変化するように変調されてもよい。このとき、出力クロック信号ｖｃｏ＿ｃｋの変調を開始してから複数の変調周期が経過した後で、出力クロック信号ｖｃｏ＿ｃｋの周波数がテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調を停止してその周波数をテスト周波数に固定してもよい。
【００８０】
図２３は、変調周波数範囲の最大値をテストするための図１の位相選択回路６の第２の動作を説明するための図である。図２４は、図１の位相選択回路６が図２３に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。制御信号Ｍｏｄｅが最大値テストモードにあるとき、三角波生成回路２２は第２の移相量ｐｉ＿ｓｓｄを図２３に示すように変化させる。三角波生成回路２２は、出力クロック信号ｖｃｏ＿ｃｋの変調を開始してから例えば２つ目の変調周期において、第２の移相量ｐｉ＿ｓｓｄが移相量範囲の最大値ｐｉ＿ｓｓｄ＿ｍａｘに達したとき、第２の移相量ｐｉ＿ｓｓｄを固定する。三角波生成回路２２は、最大値テストモードが解除されるまで、この状態を継続する。この第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算して位相選択回路６の移相量Δｐｈが得られる。このとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は図２４に示すように変化する。変調動作は例えば中心周波数ｆｃから開始される。出力クロック信号ｖｃｏ＿ｃｋの変調を開始してから２つ目の変調周期において、出力クロック信号ｖｃｏ＿ｃｋの周波数が変調周波数範囲の最大値ｆｍａｘであるテスト周波数に達したとき、出力クロック信号ｖｃｏ＿ｃｋの変調は停止される。その後、出力クロック信号ｖｃｏ＿ｃｋの周波数はテスト周波数に固定される。この固定されたテスト周波数を有する出力クロック信号ｖｃｏ＿ｃｋを出力した状態で、その周波数を測定することができる。
【００８１】
ある変調周期及びその次の変調周期における変調周波数範囲の最大値ｆｍａｘが異なる場合、図１５及び図２３の両方に従って出力クロック信号ｖｃｏ＿ｃｋを出力することにより、各変調周期における変調周波数範囲の最大値ｆｍａｘをテストすることができる。
【００８２】
図２３では、出力クロック信号ｖｃｏ＿ｃｋの周波数を変調周波数範囲の最大値ｆｍａｘであるテスト周波数に固定しているが、これまでの説明と同様に、変調周波数範囲の最小値ｆｍｉｎ又は中心周波数ｆｃに固定してもよい。また、出力クロック信号ｖｃｏ＿ｃｋの変調を開始してから３つ目以後の変調周期において、出力クロック信号ｖｃｏ＿ｃｋの周波数を任意の周波数に固定してもよい。
【００８３】
これによって、変調幅が一定ではない波形を有する出力クロック信号ｖｃｏ＿ｃｋにおいて、変調波形の最大値のばらつき、最小値のばらつき、中心値のばらつきを正確にテストすることができる。
【００８４】
図２５は、図１のスペクトラム拡散クロック発生回路１００をテストするための構成を示すブロック図である。ＳＳＣＧ回路１００はテスト装置２００に接続される。テスト装置２００は、基準クロック信号ｒｅｆ＿ｃｋを発生してＳＳＣＧ回路１００に入力し、ＳＳＣＧ回路１００から出力クロック信号ｖｃｏ＿ｃｋを取得する。また、テスト装置２００は、制御信号Ｍｏｄｅを発生してＳＳＣＧ回路１００に入力する。これにより、テスト装置２００は、ＳＳＣＧ回路１００の出力クロック信号ｖｃｏ＿ｃｋをテストすることができ、例えばその変調幅をテストすることができる。
【００８５】
以上に説明した実施形態に係るＳＳＣＧ回路１００によれば、以下の有利な効果を有する。
【００８６】
出力クロック信号ｖｃｏ＿ｃｋの周波数が変調周波数範囲内のテスト周波数に達したときに変調動作を停止して周波数を固定することにより、出力クロック信号の周波数を正確にテスト周波数に固定することができる。これにより、出力クロック信号ｖｃｏ＿ｃｋの周波数を正確に測定することができる。このことは、例えば、デジタル制御の変調方式を用いたＳＳＣＧ回路において、又は、デジタル制御でＶＣＯを構成する多相クロックの位相をシフトさせて変調動作するＳＳＣＧ回路において有利である。
【００８７】
また、変調周波数範囲の例えば中心周波数で変調動作を開始してからテスト周波数に達するまでにかかる時間は、変調の途中で変調動作を止めるので、１つの変調周期以内に収まる。従って、出力クロック信号ｖｃｏ＿ｃｋの周波数を短時間でテストすることができる。
【００８８】
また、変調動作を停止して周波数を固定することは、位相コントローラ５の三角波生成回路２２により実現できるので、従来のＳＳＣＧ回路の回路に対して小規模な追加で済む。
【００８９】
本発明の態様に係るスペクトラム拡散クロック発生回路は、以下の構成を備えたことを特徴とする。
【００９０】
第１の態様に係るスペクトラム拡散クロック発生回路は、
予め決められた変調周波数範囲内で変調された出力クロック信号を発生するスペクトラム拡散クロック発生回路において、
前記出力クロック信号の周波数が前記変調周波数範囲内の予め決められたテスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とする。
【００９１】
第２の態様に係るスペクトラム拡散クロック発生回路は、第１の態様に係るスペクトラム拡散クロック発生回路において、
前記テスト周波数は前記変調周波数範囲の最大値であることを特徴とする。
【００９２】
第３の態様に係るスペクトラム拡散クロック発生回路は、第１の態様に係るスペクトラム拡散クロック発生回路において、
前記テスト周波数は前記変調周波数範囲の最小値であることを特徴とする。
【００９３】
第４の態様に係るスペクトラム拡散クロック発生回路は、第１の態様に係るスペクトラム拡散クロック発生回路において、
前記テスト周波数は前記変調周波数範囲の中央値であることを特徴とする。
【００９４】
第５の態様に係るスペクトラム拡散クロック発生回路は、第２の態様に係るスペクトラム拡散クロック発生回路において、
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の最大値に達したとき、前記移相量を固定することを特徴とする。
【００９５】
第６の態様に係るスペクトラム拡散クロック発生回路は、第３の態様に係るスペクトラム拡散クロック発生回路において、
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の最小値に達したとき、前記移相量を固定することを特徴とする。
【００９６】
第７の態様に係るスペクトラム拡散クロック発生回路は、第４の態様に係るスペクトラム拡散クロック発生回路において、
前記スペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記移相クロック信号の周期を前記出力クロック信号の周期から予め決められた移相量範囲内で変動する移相量で変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、前記移相量が前記移相量範囲の中央値に達したとき、前記移相量を固定することを特徴とする。
【００９７】
第８の態様に係るスペクトラム拡散クロック発生回路は、第１〜第７のうちの１つの態様に係るスペクトラム拡散クロック発生回路において、
前記出力クロック信号は前記変調周波数範囲内で予め決められた変調周期で変化するように変調され、
前記出力クロック信号の変調を開始してから複数の前記変調周期が経過した後で、前記出力クロック信号が前記テスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とする。
【００９８】
第９の態様に係るスペクトラム拡散クロック発生回路は、
予め決められた変調周波数範囲内で変調された出力クロック信号をスペクトラム拡散クロック発生回路により発生するスペクトラム拡散クロック発生方法において、
前記出力クロック信号の周波数が前記変調周波数範囲内の予め決められたテスト周波数に達したとき、前記出力クロック信号の変調を停止して前記出力クロック信号の周波数を前記テスト周波数に固定することを特徴とする。
【００９９】
第１の態様に係るスペクトラム拡散クロック発生回路によれば、テストコストを抑えながら短時間で正確に変調幅をテストすることができる。
【０１００】
第２の態様に係るスペクトラム拡散クロック発生回路によれば、変調周波数範囲の最大値を正確にテストできる。
【０１０１】
第３の態様に係るスペクトラム拡散クロック発生回路によれば、変調周波数範囲の最小値を正確にテストできる。
【０１０２】
第４の態様に係るスペクトラム拡散クロック発生回路によれば、変調周波数範囲の中央値を正確にテストできる。
【０１０３】
第５の態様に係るスペクトラム拡散クロック発生回路によれば、移相量範囲の最大値で移相量を固定するので、変調周波数範囲の最大値を正確にテストできる。
【０１０４】
第６の態様に係るスペクトラム拡散クロック発生回路によれば、移相量範囲の最小値で移相量を固定するので、変調周波数範囲の最小値を正確にテストできる。
【０１０５】
第７の態様に係るスペクトラム拡散クロック発生回路によれば、移相量範囲の中央値で移相量を固定するので、変調周波数範囲の中央値を正確にテストできる。
【０１０６】
第８の態様に係るスペクトラム拡散クロック発生回路によれば、変調幅が一定ではない波形を有する出力クロック信号において、変調波形の最大値のばらつき、最小値のばらつき、中心値のばらつきを正確にテストすることができる。
【０１０７】
第９の態様に係るスペクトラム拡散クロック発生方法によれば、テストコストを抑えながら短時間で正確に変調幅をテストすることができる。
【符号の説明】
【０１０８】
１…位相周波数比較器、
２…チャージポンプ、
３…ループフィルタ、
４…電圧制御発振器、
５…位相コントローラ、
６…位相選択回路、
７…分周器、
１１…入力分周器、
１２…出力分周器、
２１…カウント値生成回路、
２２…三角波生成回路、
２３…加算器、
２４…制御回路、
１００…スペクトラム拡散クロック発生（ＳＳＣＧ）回路、
２００…テスト装置。
【先行技術文献】
【特許文献】
【０１０９】
【特許文献１】特許第４８１６７８１号公報
【特許文献２】特許第４８１９４００号公報
【図１】
2017112458.tif 000003
【図２】
2017112458.tif 000004
【図３】
2017112458.tif 000005
【図４】
2017112458.tif 000006
【図５】
2017112458.tif 000007
【図６】
2017112458.tif 000008
【図７】
2017112458.tif 000009
【図８】
2017112458.tif 000010
【図９】
2017112458.tif 000011
【図１０】
2017112458.tif 000012
【図１１】
2017112458.tif 000013
【図１２】
2017112458.tif 000014
【図１３】
2017112458.tif 000015
【図１４】
2017112458.tif 000016
【図１５】
2017112458.tif 000017
【図１６】
2017112458.tif 000018
【図１７】
2017112458.tif 000019
【図１８】
2017112458.tif 000020
【図１９】
2017112458.tif 000021
【図２０】
2017112458.tif 000022
【図２１】
2017112458.tif 000023
【図２２】
2017112458.tif 000024
【図２３】
2017112458.tif 000025
【図２４】
2017112458.tif 000026
【図２５】
2017112458.tif 000027