(57)【要約】      （修正有）【課題】複数の異なる種類の回路素子を混載した半導体装置の高集積化を提供する。【解決手段】Ｐ型半導体基板１０に配置されたＮ型の第１の埋め込み拡散層上のＮ型第１半導体層４５と、第２の埋め込み拡散層上のＮ型の第２半導体層４６と、第１の埋め込み拡散層上でＮ型第１半導体層４５を平面視で囲むＮ型第１不純物拡散領域６５ａと、第２半導体層４６に配置されたＰ型第２不純物拡散領域５６ａと、第２半導体層４６に配置されたＮ型第３不純物拡散領域５６ｂと、第１半導体層４５に配置されたＮ型第４の不純物拡散領域９５ａと、第２の半導体層４６上に絶縁膜を介しゲート電極１１６と、第２不純物拡散領域５６ａに配置されたＮ型第５不純物拡散領域８６と、第４不純物拡散領域９５ａ上にＰ型第６不純物拡散領域７５ａ，８５ａとを備える。【選択図】図２
2017112219.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、
前記第１の埋め込み拡散層上の第１の領域に配置され、前記第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層と、
前記第２の埋め込み拡散層上の第２の領域に配置され、前記第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層と、
前記第１の埋め込み拡散層上で前記第１の領域を平面視で囲み、前記第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域と、
前記第２の半導体層に配置された第１導電型の第２の不純物拡散領域と、
前記第２の半導体層に配置された第２導電型の第３の不純物拡散領域と、
前記第１の半導体層に配置された第２導電型の第４の不純物拡散領域と、
前記第２の半導体層上に絶縁膜を介して配置されたゲート電極と、
前記第２の不純物拡散領域に配置された第２導電型の第５の不純物拡散領域と、
少なくとも前記第４の不純物拡散領域上に配置された第１導電型の第６の不純物拡散領域と、
を備え、前記第２領域は、前記第２の埋め込み拡散層に接し且つ前記第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の配置禁止領域である、半導体装置。
【請求項２】
前記第１の不純物拡散領域が、素子分離領域と、ツェナーダイオードのカソード又はアノード領域の一部とを兼ねる、請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、
前記第１の埋め込み拡散層上の第１の領域に配置され、前記第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層と、
前記第２の埋め込み拡散層上の第２の領域に配置され、前記第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層と、
前記第１の埋め込み拡散層上で前記第１の領域を平面視で囲み、前記第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域と、
前記第１の半導体層に配置された第１導電型の第２の不純物拡散領域と、
前記第２の半導体層に配置された第１導電型の第３の不純物拡散領域と、
前記第２の半導体層に配置された第２導電型の第４の不純物拡散領域と、
前記第２の半導体層上に絶縁膜を介して配置されたゲート電極と、
前記第２の不純物拡散領域に配置された第２導電型の第５の不純物拡散領域と、
前記第３の不純物拡散領域に配置された第２導電型の第６の不純物拡散領域と、
を備え、前記第２の領域は、前記第２の埋め込み拡散層に接し且つ前記第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の配置禁止領域である、半導体装置。
【請求項４】
前記第１の不純物拡散領域が、素子分離領域と、バイポーラトランジスターのコレクター領域の一部とを兼ねる、請求項３記載の半導体装置。
【請求項５】
第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、
前記第１の埋め込み拡散層上の第１の領域に、前記第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層を形成し、同時に、前記第２の埋め込み拡散層上の第２の領域に、前記第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層を形成する工程と、
前記第１の埋め込み拡散層上で前記第１の領域を平面視で囲み、前記第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域を形成する工程と、
前記第２の半導体層に第１導電型の第２の不純物拡散領域を形成する工程と、
前記第２の半導体層に第２導電型の第３の不純物拡散領域を形成する工程と、
前記第１の半導体層に第２導電型の第４の不純物拡散領域を形成する工程と、
前記第２の半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第２の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成する工程と、
少なくとも前記第４の不純物拡散領域上に第１導電型の第６の不純物拡散領域を形成する工程と、
を備え、前記第２領域は、前記第２の埋め込み拡散層に接し且つ前記第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の形成禁止領域である、半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、
前記第１の埋め込み拡散層上の第１の領域に、前記第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層を形成し、同時に、前記第２の埋め込み拡散層上の第２の領域に、前記第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層を形成する工程と、
前記第１の埋め込み拡散層上で前記第１の領域を平面視で囲み、前記第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域を形成する工程と、
前記第１の半導体層に第１導電型の第２の不純物拡散領域を形成し、同時に、前記第２の半導体層に第１導電型の第３の不純物拡散領域を形成する工程と、
前記第２の半導体層に第２導電型の第４の不純物拡散領域を形成する工程と、
前記第２の半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記第２の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成し、同時に、前記第３の不純物拡散領域に第２導電型の第６の不純物拡散領域を形成する工程と、
を備え、前記第２領域は、前記第２の埋め込み拡散層に接し且つ前記第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の形成禁止領域である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び、半導体装置の製造方法等に関する。
【背景技術】
【０００２】
半導体装置において複数の回路素子を分離するための方式として、例えば、Ｐ型の半導体内に、Ｎ型の埋め込み拡散層、及び、半導体表面から埋め込み拡散層まで延びる比較的高濃度のＮ型の不純物拡散領域（Ｎプラグ）を形成するタブ（Tub）分離方式と、Ｐ型の半導体内に比較的低濃度のＮウエルを形成するウエル（Well）分離方式とが知られている。
【０００３】
タブ分離方式によれば、高濃度のプラグによって、半導体表面から埋め込み拡散層までの寄生抵抗が小さくなるので、バイポーラトランジスター又はツェナーダイオードを含む半導体装置を製造するのに適している。一方、ウエル分離方式によれば、プラグがない分だけ素子配置可能領域が広がり、素子間距離を小さくできるので、主にＣＭＯＳ電界効果トランジスター又はＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターを含む半導体装置を製造するのに適している。
【０００４】
関連する技術として、特許文献１の図１には、第１不純物領域２１ｎに形成されたＬＤＭＯＳ電界効果トランジスターが示されている。このトランジスターは、第１不純物領域２１ｎに位置するボディー領域２６ｐと、ボディー領域２６ｐに位置するソース領域２７ｎ及びボディーコンタクト領域２８ｐと、ボディー領域２６ｐの端部上に位置するゲート絶縁膜３３と、ゲート絶縁膜３３上に位置するゲート電極３４と、第１不純物領域２１ｎに位置するドレイン領域２９ｎとを含んでいる。
【０００５】
第１不純物領域２１ｎは、半導体基板３０の厚み方向において、第１埋め込み拡散層１１ｎによって下地層１０ｐから分離される。また、第１不純物領域２１ｎは、半導体基板３０の第１の面３１に沿った方向において、第１導電型の第２不純物領域（Ｎプラグ）２２ｎと、第２導電型の第２埋め込み拡散層１２ｐ及び第５不純物領域２５ｐとによって、エピタキシャル層２０ｐに位置する他の回路素子から分離される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１８７２７５号公報（段落００２１−００２２、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＮプラグはＮ型不純物を熱拡散して形成されるので、半導体表面から埋め込み拡散層まで縦方向に延びるＮプラグを形成すると、横方向においてもＮプラグが広がる。従って、複数の異なる種類の回路素子を混載した半導体装置において、回路素子毎にＮプラグを形成すると、素子配置可能領域が狭くなってしまう。また、複数の異なる種類の回路素子を半導体装置に混載しようとすると、それぞれの回路素子のために不純物拡散領域等を専用に形成する工程が増加して、マスクの枚数や工程数の増加に伴って半導体装置の製造コストが上昇してしまう。
【０００８】
そこで、本発明の幾つかの態様は、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することに関連している。また、本発明の他の幾つかの態様は、製造工程をあまり増加させずに、複数の異なる種類の回路素子を混載した半導体装置を製造する方法を提供することに関連している。
【課題を解決するための手段】
【０００９】
本発明の第１の態様に係る半導体装置は、第１導電型の半導体基板と、半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、第１の埋め込み拡散層上の第１の領域に配置され、第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層と、第２の埋め込み拡散層上の第２の領域に配置され、第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層と、第１の埋め込み拡散層上で第１の領域を平面視で囲み、第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域と、第２の半導体層に配置された第１導電型の第２の不純物拡散領域と、第２の半導体層に配置された第２導電型の第３の不純物拡散領域と、第１の半導体層に配置された第２導電型の第４の不純物拡散領域と、第２の半導体層上に絶縁膜を介して配置されたゲート電極と、第２の不純物拡散領域に配置された第２導電型の第５の不純物拡散領域と、少なくとも第４の不純物拡散領域上に配置された第１導電型の第６の不純物拡散領域とを備え、第２の領域は、第２の埋め込み拡散層に接し且つ第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の配置禁止領域である。
【００１０】
なお、本願において、半導体層とは、第１導電型の半導体基板上に配置された第２導電型のエピタキシャル層でも良いし、第１導電型のエピタキシャル層に配置された第２導電型のウエルでも良い。また、第１導電型がＰ型で第２導電型がＮ型であっても良いし、第１導電型がＮ型で第２導電型がＰ型であっても良い。
【００１１】
本発明の第１の態様に係る半導体装置によれば、第１及び第４の不純物拡散領域等をカソード又はアノード領域とし、第６の不純物拡散領域をアノード又はカソード領域として、バーチカル型のツェナーダイオードが構成される。また、第２の不純物拡散領域をボディー領域とし、第３の不純物拡散領域をドリフト領域又はドレイン領域とし、第５の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが構成される。
【００１２】
ここで、ツェナーダイオードには、第１の埋め込み拡散層上で第１の領域を平面視で囲む比較的高濃度の第２導電型の第１の不純物拡散領域（プラグ）が配置されているが、ＬＤＭＯＳ電界効果トランジスターには、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）が配置されていない。言い換えれば、第２の埋め込み拡散層上の第２の領域は、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）の配置禁止領域である。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００１３】
その場合に、第１の不純物拡散領域が、素子分離領域と、ツェナーダイオードのカソード又はアノード領域の一部とを兼ねるようにしても良い。それにより、素子分離特性を維持しながら素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００１４】
また、本発明の第２の態様に係る半導体装置は、第１導電型の半導体基板と、半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、第１の埋め込み拡散層上の第１の領域に配置され、第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層と、第２の埋め込み拡散層上の第２の領域に配置され、第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層と、第１の埋め込み拡散層上で第１の領域を平面視で囲み、第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域と、第１の半導体層に配置された第１導電型の第２の不純物拡散領域と、第２の半導体層に配置された第１導電型の第３の不純物拡散領域と、第２の半導体層に配置された第２導電型の第４の不純物拡散領域と、第２の半導体層上に絶縁膜を介して配置されたゲート電極と、第２の不純物拡散領域に配置された第２導電型の第５の不純物拡散領域と、第３の不純物拡散領域に配置された第２導電型の第６の不純物拡散領域とを備え、第２の領域は、第２の埋め込み拡散層に接し且つ第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の配置禁止領域である。
【００１５】
本発明の第２の態様に係る半導体装置によれば、第１の不純物拡散領域等をコレクター領域とし、第２及び第５の不純物拡散領域をそれぞれベース領域及びエミッター領域として、バーチカル型のバイポーラトランジスターが構成される。また、第３の不純物拡散領域をボディー領域とし、第４の不純物拡散領域をドリフト領域又はドレイン領域とし、第６の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが構成される。
【００１６】
ここで、バイポーラトランジスターには、第１の埋め込み拡散層上で第１の領域を平面視で囲む比較的高濃度の第２導電型の第１の不純物拡散領域（プラグ）が配置されているが、ＬＤＭＯＳ電界効果トランジスターには、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）が配置されていない。言い換えれば、第２の埋め込み拡散層上の第２の領域は、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）の配置禁止領域である。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００１７】
その場合に、第１の不純物拡散領域が、素子分離領域と、バイポーラトランジスターのコレクター領域の一部とを兼ねるようにしても良い。それにより、素子分離特性を維持しながら素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００１８】
さらに、本発明の第１の態様に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、第１の埋め込み拡散層上の第１の領域に、第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層を形成し、同時に、第２の埋め込み拡散層上の第２の領域に、第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層を形成する工程と、第１の埋め込み拡散層上で第１の領域を平面視で囲み、第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域を形成する工程と、第２の半導体層に第１導電型の第２の不純物拡散領域を形成する工程と、第２の半導体層に第２導電型の第３の不純物拡散領域を形成する工程と、第１の半導体層に第２導電型の第４の不純物拡散領域を形成する工程と、第２の半導体層上に絶縁膜を介してゲート電極を形成する工程と、第２の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成する工程と、少なくとも第４の不純物拡散領域上に第１導電型の第６の不純物拡散領域を形成する工程とを備え、第２の領域は、第２の埋め込み拡散層に接し且つ第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の形成禁止領域である。
【００１９】
本発明の第１の態様に係る半導体装置の製造方法によれば、第１及び第４の不純物拡散領域等をカソード又はアノード領域とし、第６の不純物拡散領域をアノード又はカソード領域として、バーチカル型のツェナーダイオードが構成される。また、第２の不純物拡散領域をボディー領域とし、第３の不純物拡散領域をドリフト領域又はドレイン領域とし、第５の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが構成される。
【００２０】
ここで、ツェナーダイオードには、第１の埋め込み拡散層上で第１の領域を平面視で囲む比較的高濃度の第２導電型の第１の不純物拡散領域（プラグ）が形成されるが、ＬＤＭＯＳ電界効果トランジスターには、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）が形成されない。言い換えれば、第２の埋め込み拡散層上の第２の領域は、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）の形成禁止領域である。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００２１】
また、本発明の第２の態様に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、第１の埋め込み拡散層上の第１の領域に、第１の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第１の半導体層を形成し、同時に、第２の埋め込み拡散層上の第２の領域に、第２の埋め込み拡散層よりも低い不純物濃度を有する第２導電型の第２の半導体層を形成する工程と、第１の埋め込み拡散層上で第１の領域を平面視で囲み、第１の半導体層よりも高い不純物濃度を有する第２導電型の第１の不純物拡散領域を形成する工程と、第１の半導体層に第１導電型の第２の不純物拡散領域を形成し、同時に、第２の半導体層に第１導電型の第３の不純物拡散領域を形成する工程と、第２の半導体層に第２導電型の第４の不純物拡散領域を形成する工程と、第２の半導体層上に絶縁膜を介してゲート電極を形成する工程と、第２の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成し、同時に、第３の不純物拡散領域に第２導電型の第６の不純物拡散領域を形成する工程とを備え、第２の領域は、第２の埋め込み拡散層に接し且つ第２の半導体層よりも高い不純物濃度を有する第２導電型の不純物拡散領域の形成禁止領域である。
【００２２】
本発明の第２の態様に係る半導体装置の製造方法によれば、第１の不純物拡散領域等をコレクター領域とし、第２及び第５の不純物拡散領域をそれぞれベース領域及びエミッター領域として、バーチカル型のバイポーラトランジスターが構成される。また、第３の不純物拡散領域をボディー領域とし、第４の不純物拡散領域をドリフト領域又はドレイン領域とし、第６の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが構成される。
【００２３】
ここで、バイポーラトランジスターには、第１の埋め込み拡散層上で第１の領域を平面視で囲む比較的高濃度の第２導電型の第１の不純物拡散領域（プラグ）が形成されるが、ＬＤＭＯＳ電界効果トランジスターには、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）が形成されない。言い換えれば、第２の埋め込み拡散層上の第２の領域は、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）の形成禁止領域である。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００２４】
また、本発明のいずれかの態様に係る半導体装置の製造方法によれば、複数の異なる種類の回路素子の主要な構成部分を同時に形成するので、製造工程をあまり増加させずに、複数の異なる種類の回路素子を混載した半導体装置を製造することができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置に搭載される回路素子の第１の例を示す図。
【図２】半導体装置に搭載される回路素子の第２の例を示す図。
【図３Ａ】半導体装置に搭載される回路素子の第１の例の製造工程における断面図。
【図３Ｂ】半導体装置に搭載される回路素子の第１の例の製造工程における断面図。
【図４Ａ】半導体装置に搭載される回路素子の第２の例の製造工程における断面図。
【図４Ｂ】半導体装置に搭載される回路素子の第２の例の製造工程における断面図。
【発明を実施するための形態】
【００２６】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜半導体装置＞
本発明の一実施形態に係る半導体装置は、複数の異なる種類の回路素子を混載しているが、以下においては、それらの回路素子の例について、図１及び図２を参照しながら説明する。なお、図１及び図２に示した複数の異なる種類の回路素子は、同一の下地基板１０上に配置される。
【００２７】
図１は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第１の例を示す図である。図１の左側は、バーチカル型のＮＰＮバイポーラトランジスターを示しており、図１の右側は、バーチカル型のツェナーダイオードを示している。また、図１（Ａ）は断面図であり、図１（Ｂ）は平面図である。ただし、図１（Ｂ）において、フィールド酸化膜は省略されている。
【００２８】
図１に示すように、この半導体装置は、Ｐ型の下地基板（半導体基板）１０と、下地基板１０上にＰ型又はＮ型の半導体をエピタキシャル成長させて配置されたＰ型又はＮ型のエピタキシャル層２０とを含んでいる。下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。
【００２９】
以下においては、一例として、Ｐ型の下地基板１０上にＰ型のエピタキシャル層２０が配置された場合について説明する。その場合には、Ｐ型のエピタキシャル層２０に配置される複数のＮウエルが、トランジスター等の回路素子が形成される半導体層として用いられる。
【００３０】
一方、Ｐ型の下地基板１０上にＮ型のエピタキシャル層２０が配置される場合には、Ｎ型のエピタキシャル層２０が、トランジスター等の回路素子が形成される半導体層として用いられる。その場合には、下地基板１０に配置されるＰ型の埋め込み拡散層と、エピタキシャル層２０の表面からＰ型の埋め込み拡散層まで延びるＰウエルとによって、複数の回路素子が分離され、Ｎウエルは不要になる。
【００３１】
バーチカル型のＮＰＮバイポーラトランジスターが形成された素子領域（図１の左側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１１ａ及びＰ型の埋め込み拡散層１１ｂを含んでいる。埋め込み拡散層１１ａ及び１１ｂの一部は、エピタキシャル層２０に延在しても良い。
【００３２】
また、半導体装置は、Ｎ型の埋め込み拡散層１１ａ上の所定の領域に配置された深いＮウエル４１と、Ｎ型の埋め込み拡散層１１ａ上で上記所定の領域を平面視で囲むＮ型の不純物拡散領域（Ｎプラグ）３１と、Ｎウエル４１に配置されたＰ型の不純物拡散領域５１と、エピタキシャル層２０においてＮウエル４１の外側に配置されたＰウエル６０とを含んでいる。なお、本願において、「平面視」とは、エピタキシャル層２０の主面（図中の上面）に垂直な方向から各部を透視することを言う。
【００３３】
ここで、Ｎ型の埋め込み拡散層１１ａ及びＮプラグ３１は、半導体層を構成するＮウエル４１よりも高い不純物濃度を有している。Ｎプラグ３１は、Ｎウエル４１及びＮ型の埋め込み拡散層１１ａと共に、バーチカル型のＮＰＮバイポーラトランジスターのコレクター領域を構成する。また、Ｎ型の埋め込み拡散層１１ａ及びＮプラグ３１は、寄生抵抗が小さく、素子分離特性を高めることができる。Ｐ型の不純物拡散領域５１は、バーチカル型のＮＰＮバイポーラトランジスターのベース領域を構成する。
【００３４】
Ｐ型の不純物拡散領域５１には、Ｎ型の不純物拡散領域７１と、Ｐ型の不純物拡散領域５１よりも高い不純物濃度を有するＰ型の不純物拡散領域８１とが配置されている。Ｎ型の不純物拡散領域７１は、バーチカル型のＮＰＮバイポーラトランジスターのエミッター領域を構成する。Ｐ型の不純物拡散領域８１は、ベースコンタクト領域を構成する。Ｐ型の不純物拡散領域５１上には、絶縁膜（ゲート絶縁膜）を介して電極１１１が配置されている。絶縁膜及び電極１１１は、不純物拡散領域７１及び８１を形成する際に、ハードマスクとして用いられる。
【００３５】
Ｎプラグ３１には、Ｎ型の不純物拡散領域９１が配置されている。Ｎ型の不純物拡散領域９１は、コレクターコンタクト領域を構成する。Ｐウエル６０には、Ｐ型の不純物拡散領域１０１が配置されている。Ｐ型の不純物拡散領域１０１は、基板コンタクト領域を構成する。不純物拡散領域８１及び９１の周囲には、ＬＯＣＯＳ（Local Oxidation of Silicon）法等によって形成されたフィールド酸化膜１１０が配置されている。以上により、バーチカル型のＮＰＮバイポーラトランジスターが構成される。
【００３６】
一方、バーチカル型のツェナーダイオードが形成された素子領域（図１の右側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１３ａ及びＰ型の埋め込み拡散層１３ｂを含んでいる。埋め込み拡散層１３ａ及び１３ｂの一部は、エピタキシャル層２０に延在しても良い。
【００３７】
また、半導体装置は、Ｎ型の埋め込み拡散層１３ａ上の所定の領域に配置された深いＮウエル４３と、Ｎ型の埋め込み拡散層１３ａ上で上記所定の領域を平面視で囲むＮ型の不純物拡散領域（Ｎプラグ）３３と、エピタキシャル層２０においてＮプラグ３３の外側に配置されたＰウエル６０とを含んでいる。ここで、Ｎ型の埋め込み拡散層１３ａ及びＮプラグ３３は、半導体層を構成するＮウエル４３よりも高い不純物濃度を有している。
【００３８】
Ｎウエル４３には、Ｎ型の不純物拡散領域７３が配置され、少なくともＮ型の不純物拡散領域７３上にＰ型の不純物拡散領域８３が配置されている。Ｎ型の不純物拡散領域７３は、Ｎウエル４３、Ｎプラグ３３、及び、Ｎ型の埋め込み拡散層１３ａと共に、バーチカル型のツェナーダイオードのカソード領域を構成する。
【００３９】
Ｎ型の不純物拡散領域７３の濃度や形状が、バーチカル型のツェナーダイオードの降伏電圧を主に決定する。また、Ｎ型の埋め込み拡散層１３ａ及びＮプラグ３３は、寄生抵抗が小さく、素子分離特性を高めることができる。Ｐ型の不純物拡散領域８３は、バーチカル型のツェナーダイオードのアノード領域を構成する。
【００４０】
Ｎプラグ３３には、Ｎプラグ３３よりも高い不純物濃度を有するＮ型の不純物拡散領域９３が配置されている。Ｎ型の不純物拡散領域９３は、カソードコンタクト領域を構成する。Ｐウエル６０には、Ｐ型の不純物拡散領域１０３が配置されている。Ｐ型の不純物拡散領域１０３は、基板コンタクト領域を構成する。不純物拡散領域８３及び９３の周囲には、フィールド酸化膜１１０が配置されている。以上により、バーチカル型のツェナーダイオードが構成される。図１に示すバーチカル型のツェナーダイオードは、例えば、７Ｖ〜１０Ｖ程度の降伏電圧を有している。
【００４１】
図２は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第２の例を示す図である。図２の左側は、ＣＭＯＳ電界効果トランジスターを示しており、図２の右側は、ＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターを示している。また、図２（Ａ）は断面図であり、図２（Ｂ）は平面図である。ただし、図２（Ｂ）において、フィールド酸化膜は省略されている。
【００４２】
図２に示すように、ＣＭＯＳ電界効果トランジスターが形成された素子領域（図２の左側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１５ａ及びＰ型の埋め込み拡散層１５ｂを含んでいる。埋め込み拡散層１５ａ及び１５ｂの一部は、エピタキシャル層２０に延在しても良い。
【００４３】
また、半導体装置は、Ｎ型の埋め込み拡散層１５ａ上の所定の領域に配置された深いＮウエル４５と、Ｎウエル４５に配置された浅いＮウエル６５ａ及びＰウエル６５ｂと、エピタキシャル層２０においてＮウエル４５の外側に配置されたＰウエル６０とを含んでいる。
【００４４】
ここで、Ｎ型の埋め込み拡散層１５ａは、半導体層を構成するＮウエル４５よりも高い不純物濃度を有している。Ｎウエル６５ａは、ＰチャネルＭＯＳ電界効果トランジスターのバックゲート領域を構成し、Ｐウエル６５ｂは、ＮチャネルＭＯＳ電界効果トランジスターのバックゲート領域を構成する。
【００４５】
Ｎウエル６５ａには、Ｐ型の不純物拡散領域７５ａ及び８５ａと、Ｎ型の不純物拡散領域９５ａとが配置されている。Ｐ型の不純物拡散領域７５ａ及び８５ａは、ＰチャネルＭＯＳ電界効果トランジスターのソース／ドレイン領域を構成し、Ｎ型の不純物拡散領域９５ａは、バックゲートコンタクト領域を構成する。Ｎウエル６５ａ上には、ゲート絶縁膜を介してゲート電極１１５ａが配置されている。
【００４６】
Ｐウエル６５ｂには、Ｎ型の不純物拡散領域７５ｂ及び８５ｂと、Ｐ型の不純物拡散領域９５ｂとが配置されている。Ｎ型の不純物拡散領域７５ｂ及び８５ｂは、ＮチャネルＭＯＳ電界効果トランジスターのソース／ドレイン領域を構成し、Ｐ型の不純物拡散領域９５ｂは、バックゲートコンタクト領域を構成する。Ｐウエル６５ｂ上には、ゲート絶縁膜を介してゲート電極１１５ｂが配置されている。
【００４７】
Ｐウエル６０には、Ｐ型の不純物拡散領域１０５が配置されている。Ｐ型の不純物拡散領域１０５は、基板コンタクト領域を構成する。Ｐ型の不純物拡散領域７５ａ等の周囲には、フィールド酸化膜１１０が配置されている。以上により、ＣＭＯＳ電界効果トランジスターが構成される。
【００４８】
一方、ＬＤＭＯＳ電界効果トランジスターが形成された素子領域（図２の右側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１６ａ及びＰ型の埋め込み拡散層１６ｂを含んでいる。埋め込み拡散層１６ａ及び１６ｂの一部は、エピタキシャル層２０に延在しても良い。
【００４９】
また、半導体装置は、Ｎ型の埋め込み拡散層１６ａ上の所定の領域に配置された深いＮウエル４６と、Ｎウエル４６に配置されたＰ型の不純物拡散領域５６ａ及びＮ型の不純物拡散領域５６ｂと、エピタキシャル層２０においてＮウエル４６の外側に配置されたＰウエル６０とを含んでいる。
【００５０】
ここで、Ｎ型の埋め込み拡散層１６ａは、半導体層を構成するＮウエル４６よりも高い不純物濃度を有している。Ｐ型の不純物拡散領域５６ａは、ＬＤＭＯＳ電界効果トランジスターのボディー領域を構成する。Ｎ型の不純物拡散領域５６ｂは、ＬＤＭＯＳ電界効果トランジスターにおいてドレイン領域とボディー領域との間で電流が流れるドリフト領域、又は、ドレイン領域の一部を構成する。なお、Ｎ型の不純物拡散領域５６ｂを省略しても良い。
【００５１】
Ｐ型の不純物拡散領域５６ａには、Ｎ型の不純物拡散領域８６、及び、Ｐ型の不純物拡散領域５６ａよりも高い不純物濃度を有するＰ型の不純物拡散領域９６が配置されている。Ｎ型の不純物拡散領域８６は、ＬＤＭＯＳ電界効果トランジスターのソース領域を構成し、Ｐ型の不純物拡散領域９６は、ボディーコンタクト領域を構成する。
【００５２】
Ｎ型の不純物拡散領域５６ｂには、Ｎ型の不純物拡散領域５６ｂよりも高い不純物濃度を有するＮ型の不純物拡散領域７６が配置されている。Ｎ型の不純物拡散領域７６は、ＬＤＭＯＳ電界効果トランジスターのドレイン領域を構成する。Ｎウエル４６上には、絶縁膜（ゲート絶縁膜又はフィールド酸化膜１１０）を介してゲート電極１１６が配置されている。
【００５３】
Ｐウエル６０には、Ｐ型の不純物拡散領域１０６が配置されている。Ｐ型の不純物拡散領域１０６は、基板コンタクト領域を構成する。Ｎ型の不純物拡散領域７６の周囲には、フィールド酸化膜１１０が配置されている。以上により、ＬＤＭＯＳ電界効果トランジスターが構成される。
【００５４】
本実施形態において、図１に示すバーチカル型のＮＰＮバイポーラトランジスターには、Ｎ型の埋め込み拡散層１１ａ上でＮウエル４１を平面視で囲む比較的高濃度のＮプラグ３１が配置されており、バーチカル型のツェナーダイオードには、Ｎ型の埋め込み拡散層１３ａ上でＮウエル４３を平面視で囲む比較的高濃度のＮプラグ３３が配置されている。
【００５５】
一方、図２に示すＣＭＯＳ電界効果トランジスターやＬＤＭＯＳ電界効果トランジスターには、Ｎ型の埋め込み拡散層に接する比較的高濃度のＮプラグが配置されていない。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００５６】
その場合に、図１に示すＮプラグ３１が、素子分離領域と、ＮＰＮバイポーラトランジスターのコレクター領域の一部とを兼ねるようにしても良い。また、図１に示すＮプラグ３３が、素子分離領域と、ツェナーダイオードのカソード領域の一部とを兼ねるようにしても良い。それにより、素子分離特性を維持しながら素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００５７】
＜製造方法＞
次に、本発明の一実施形態に係る半導体装置の製造方法について説明する。本発明の一実施形態に係る半導体装置の製造方法は、複数の異なる種類の回路素子を混載した半導体装置を製造することが可能であるが、以下においては、それらの回路素子の製造工程について、図３Ａ〜図４Ｂを参照しながら説明する。なお、図３Ａ〜図４Ｂに示した複数の異なる種類の回路素子の製造工程は、同一の下地基板１０上で行われる。
【００５８】
図３Ａ〜図４Ｂは、本発明の一実施形態に係る半導体装置に搭載される回路素子の第１及び第２の例の製造工程における断面図である。図３Ａ及び図３Ｂの左側は、バーチカル型のＮＰＮバイポーラトランジスターの製造工程を示しており、図３Ａ及び図３Ｂの右側は、バーチカル型のツェナーダイオードの製造工程を示している。また、図４Ａ及び図４Ｂの左側は、ＣＭＯＳ電界効果トランジスターの製造工程を示しており、図４Ａ及び図４Ｂの右側は、ＬＤＭＯＳ電界効果トランジスターの製造工程を示している。
【００５９】
まず、Ｐ型の下地基板（半導体基板）１０として、例えば、Ｐ型不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。フォトリソグラフィー法によって形成されたマスクを用いて、下地基板１０の第１群の領域にアンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型不純物が同時に注入され、第２群の領域にボロン（Ｂ）イオン等のＰ型不純物が同時に注入される。その後、不純物を熱によって拡散することにより、図３Ａ及び図４Ａの（ａ）に示すように、Ｎ型の埋め込み拡散層１１ａ〜１６ａが同時に形成されると共に、Ｐ型の埋め込み拡散層１１ｂ〜１６ｂが同時に形成される。
【００６０】
次に、図３Ａ及び図４Ａの（ｂ）に示すように、下地基板１０上にＰ型又はＮ型のエピタキシャル層（半導体層）２０がエピタキシャル成長によって形成される。以下においては、一例として、Ｐ型の下地基板１０上にＰ型のエピタキシャル層２０を形成する場合について説明する。その場合には、Ｐ型のエピタキシャル層２０に配置される複数のＮウエルが、トランジスター等の回路素子が形成される半導体層として用いられる。
【００６１】
一方、Ｐ型の下地基板１０上にＮ型のエピタキシャル層２０を形成する場合には、Ｎ型のエピタキシャル層２０が、トランジスター等の回路素子が形成される半導体層として用いられる。その場合には、下地基板１０に配置されるＰ型の埋め込み拡散層と、エピタキシャル層２０の表面からＰ型の埋め込み拡散層まで延びるＰウエルとによって、複数の回路素子が分離され、Ｎウエルは不要になる。
【００６２】
例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型不純物のガスを混合させることにより、所望の導電率（比抵抗）を有するＰ型のエピタキシャル層２０を形成することができる。エピタキシャル層２０の厚さは、例えば、４．５μｍ〜５μｍ程度である。
【００６３】
次に、図３Ａ及び図４Ａの（ｃ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、燐（Ｐ）イオン等のＮ型不純物が同時に注入される。例えば、燐イオンをシリコンエピタキシャル層に注入してＮプラグを形成する場合には、ドーズ量が、２×１０１４ａｔｏｍ／ｃｍ２〜５×１０１４ａｔｏｍ／ｃｍ２程度とされる。
【００６４】
さらに、図３Ａ及び図４Ａの（ｄ）に示す工程において、エピタキシャル層２０に注入されたＮ型不純物を熱によって拡散することにより、Ｎ型不純物がＮ型の埋め込み拡散層１１ａ〜１６ａに到達して、Ｎウエル４１及び４３と４５及び４６が同時に形成されると共に、Ｎプラグ３１及び３３が同時に形成される。
【００６５】
例えば、シリコンエピタキシャル層に注入された燐を拡散させる場合には、加熱温度が、１１００℃〜１１５０℃程度とされる。その際に、埋め込み拡散層１１ａ〜１６ａ及び１１ｂ〜１６ｂの一部が、不純物の熱拡散によってエピタキシャル層２０に延在しても良い。
【００６６】
それにより、埋め込み拡散層１１ａ及び１３ａと１５ａ及び１６ａ上の領域Ａ１及びＡ３とＡ５及びＡ６に、半導体層としてＮウエル４１及び４３と４５及び４６が同時に形成される。さらに、図３Ａの（ｄ）に示すように、Ｎ型の埋め込み拡散層１１ａ上で領域Ａ１を平面視で囲むＮプラグ３１が形成され、Ｎ型の埋め込み拡散層１３ａ上で領域Ａ３を平面視で囲むＮプラグ３３が形成される。一方、領域Ａ５及びＡ６にはＮプラグが形成されない。言い換えれば、領域Ａ５及びＡ６は、Ｎプラグの形成禁止領域である。ここで、Ｎ型の埋め込み拡散層１１ａ〜１６ａ及びＮプラグ３１及び３３は、半導体層を構成するＮウエル４１及び４３と４５及び４６よりも高い不純物濃度を有している。
【００６７】
次に、図３Ａ及び図４Ａの（ｅ）に示す工程において、例えば、ＬＯＣＯＳ法によって、エピタキシャル層２０の主面（図中の上面）の所定の領域に、フィールド酸化膜１１０が形成される。なお、フィールド酸化膜１１０の形成は、Ｐ型の不純物拡散領域５６ａ（図４Ｂ）等を形成した後に行っても良い。
【００６８】
次に、図３Ｂ及び図４Ｂの（ｆ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４１及び４６の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図３Ｂの（ｆ）に示すように、Ｎウエル４１にＰ型の不純物拡散領域（ベース領域）５１が形成され、それと同時に、図４Ｂの（ｆ）に示すように、Ｎウエル４６にＰ型の不純物拡散領域（ボディー領域）５６ａが形成される。
【００６９】
また、図４Ｂの（ｆ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４６の他の一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図４Ｂの（ｆ）に示すように、Ｎウエル４６にＮ型の不純物拡散領域（ドリフト領域又はドレイン領域）５６ｂが形成される。
【００７０】
次に、フォトリソグラフィー法によって形成されたマスクを用いて、深いＮウエルの一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図４Ｂの（ｇ）に示すように、深いＮウエル４５に浅いＮウエル６５ａが形成される。
【００７１】
また、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０又は深いＮウエルの他の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図３Ｂ及び図４Ｂの（ｇ）に示すように、エピタキシャル層２０に浅いＰウエル６０が形成される。それと同時に、図４Ｂの（ｇ）に示すように、深いＮウエル４５に浅いＰウエル６５ｂが形成される。
【００７２】
次に、図３Ｂ及び図４Ｂの（ｈ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４３の一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図３Ｂの（ｈ）に示すように、深いＮウエル４３にＮ型の不純物拡散領域７３が形成される。
【００７３】
その際の注入条件として、例えば、燐イオンをシリコンエピタキシャル層に注入してＮ型の不純物拡散領域を形成する場合には、加速電圧が、１００ｋｅＶ〜１５０ｋｅＶ程度とされ、ドーズ量が、２×１０１３ａｔｏｍ／ｃｍ２〜６×１０１３ａｔｏｍ／ｃｍ２程度とされる。それにより、７Ｖ〜１０Ｖ程度の降伏電圧を有するツェナーダイオードのカソードを形成することができる。
【００７４】
次に、例えば、エピタキシャル層２０の主面を熱酸化することによって、エピタキシャル層２０の主面にゲート絶縁膜（図示せず）が形成される。それにより、図３Ｂの（ｉ）に示すＰ型の不純物拡散領域５１にゲート絶縁膜が形成される。それと同時に、図４Ｂの（ｉ）に示すＮウエル６５ａ、Ｐウエル６５ｂ、及び、Ｎウエル４６上にゲート絶縁膜が形成される。
【００７５】
さらに、ゲート絶縁膜上に電極又はゲート電極が形成される。それにより、図３Ｂの（ｉ）に示すように、Ｐ型の不純物拡散領域５１上にゲート絶縁膜を介して電極１１１が形成される。それと同時に、図４Ｂの（ｉ）に示すように、Ｎウエル６５ａ上にゲート絶縁膜を介してゲート電極１１５ａが形成され、Ｐウエル６５ｂ上にゲート絶縁膜を介してゲート電極１１５ｂが形成され、Ｎウエル４６上にゲート絶縁膜又はフィールド酸化膜１１０を介してゲート電極１１６が形成される。電極１１１、及び、ゲート電極１１５ａ、１１５ｂ、及び、１１６は、例えば、不純物がドープされて導電性を有するポリシリコン等で形成される。
【００７６】
次に、図３Ｂ及び図４Ｂの（ｊ）に示す工程において、各種のウエルや不純物拡散領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図３Ｂの（ｊ）に示すように、Ｐ型の不純物拡散領域５１にＮ型の不純物拡散領域７１が形成され、Ｎプラグ３１にＮ型の不純物拡散領域９１が形成され、Ｎプラグ３３にＮ型の不純物拡散領域９３が形成される。
【００７７】
また、図４Ｂの（ｊ）に示すように、Ｎウエル６５ａにＮ型の不純物拡散領域９５ａが形成され、Ｐウエル６５ｂにＮ型の不純物拡散領域７５ｂ及び８５ｂが形成され、Ｐ型の不純物拡散領域５６ａにＮ型の不純物拡散領域８６が形成され、Ｎ型の不純物拡散領域５６ｂにＮ型の不純物拡散領域７６が形成される。
【００７８】
さらに、各種のウエルや不純物拡散領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図３Ｂ及び図４Ｂの（ｊ）に示すように、Ｐウエル６０にＰ型の不純物拡散領域１０１〜１０６がそれぞれ形成される。それと同時に、図３Ｂの（ｊ）に示すように、Ｐ型の不純物拡散領域５１にＰ型の不純物拡散領域８１が形成される。
【００７９】
また、図３Ｂの（ｊ）に示すように、少なくともＮ型の不純物拡散領域７３上にＰ型の不純物拡散領域８３が形成される。また、図４Ｂの（ｊ）に示すように、Ｎウエル６５ａにＰ型の不純物拡散領域７５ａ及び８５ａが形成され、Ｐウエル６５ｂにＰ型の不純物拡散領域９５ｂが形成され、Ｐ型の不純物拡散領域５６ａにＰ型の不純物拡散領域９６が形成される。
【００８０】
不純物を注入する工程においては、フィールド酸化膜１１０、電極１１１、ゲート電極１１５ａ、１１５ｂ、及び、１１６が、ハードマスクとして用いられる。以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、コンタクト領域及びゲート電極に接続される。
【００８１】
本実施形態においては、図３Ａ及び図３Ｂに示すように、バーチカル型のＮＰＮバイポーラトランジスターには、Ｎ型の埋め込み拡散層１１ａ上でＮウエル４１を平面視で囲む比較的高濃度のＮプラグ３１が形成され、バーチカル型のツェナーダイオードには、Ｎ型の埋め込み拡散層１３ａ上でＮウエル４３を平面視で囲む比較的高濃度のＮプラグ３３が形成される。
【００８２】
一方、図４Ａ及び図４Ｂに示すように、ＣＭＯＳ電界効果トランジスターやＬＤＭＯＳ電界効果トランジスターには、Ｎ型の埋め込み拡散層に接する比較的高濃度のＮプラグが形成されない。言い換えれば、領域Ａ５及びＡ６は、第２の埋め込み拡散層に接する比較的高濃度の第２導電型の不純物拡散領域（プラグ）の形成（配置）禁止領域である。それにより、複数の異なる種類の回路素子を混載した半導体装置において、素子分離領域を縮小すると共に素子配置可能領域を拡大して、半導体装置の高集積化を実現することができる。
【００８３】
また、本実施形態に係る半導体装置の製造方法によれば、複数の異なる種類の回路素子の主要な構成部分を同時に形成するので、製造工程をあまり増加させずに、異なる種類の回路素子を混載した半導体装置を製造することができる。例えば、バーチカル型のＮＰＮバイポーラトランジスター及びＬＤＭＯＳ電界効果トランジスターの主要な構成部分を同時に形成することができる。あるいは、バーチカル型のツェナーダイオード及びＬＤＭＯＳ電界効果トランジスターの主要な構成部分を同時に形成することができる。
【００８４】
上記の実施形態においてはＰ型の半導体基板を用いる場合について説明したが、Ｎ型の半導体基板を用いても良い。その場合には、他の構成部分においてＰ型とＮ型とを逆にすれば良い。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８５】
１０…下地基板、１１ａ〜１６ａ…Ｎ型の埋め込み拡散層、１１ｂ〜１６ｂ…Ｐ型の埋め込み拡散層、２０…エピタキシャル層、３１、３３…Ｎプラグ、４１、４３、４５、４６…Ｎウエル、５１、５６ａ…Ｐ型の不純物拡散領域、５６ｂ…Ｎ型の不純物拡散領域、６０、６５ｂ…Ｐウエル、６５ａ…Ｎウエル、７１、７３、７５ｂ、７６、８５ｂ、８６、９１、９３、９５ａ…Ｎ型の不純物拡散領域、７５ａ、８１、８３、８５ａ、９５ｂ、９６、１０１〜１０６…Ｐ型の不純物拡散領域、１１０…フィールド酸化膜、１１１…電極、１１５ａ〜１１６…ゲート電極。
【図１】
2017112219.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
2017112219.tif 000008