(57)【要約】      （修正有）【課題】介在する絶縁材料への電荷注入、または絶縁破壊の可能性を低減する。【解決手段】ダイオードは、第１の半導体材料層１０５と第２の半導体材料層１１０との間に画定されたヘテロ接合１１５において形成される二次元電子気体１２０を含む。第１の絶縁材料層１５５と第２の絶縁材料層１６５とは、第２の半導体層上に配設されている。第１の電極１２５と第２の電極１３０とは、第２の絶縁材料層内に配設されている。第１の電極は、第２の半導体材料層に接続されている。第３の絶縁材料層１７５と第４の絶縁材料層１９５とは、第２の絶縁層上に配設されている。第１のビア１９０は、第４の絶縁材料層内に配設されたており、第２の電極に接続されている。第１のフィールドプレート１４５は、第４の絶縁材料層内に配設されている。第１のフィールドプレートのエッジ１７０は、第１のビアに向かって横方向に延在している。【選択図】図１
2017038047.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体材料層と第２の半導体材料層との間の接触面に画定されたヘテロ接合において形成される二次元電子気体と、
前記第２の半導体層上に配設された第１の絶縁材料層と第２の絶縁材料層と、
前記第２の絶縁材料層内に配設された第１の電極と第２の電極とであって、
当該第１の電極が、当該第２の電極から第１の横方向距離に配設されており、
当該第１の電極が、前記第１の絶縁材料層を通って前記第２の半導体材料層に接続されており、
当該第２の電極が、前記第１の絶縁材料層と前記第２の絶縁材料層とを通って前記ヘテロ接合に接続されている、
当該第１の電極と当該第２の電極と、
前記第２の絶縁層上に配設された第３の絶縁材料層と第４の絶縁材料層と、
前記第４の絶縁材料層内に配設され、かつ、前記第３の絶縁材料層を通って前記第２の電極に接続された、第１のビアと、
前記第４の絶縁材料層内に配設された第１のフィールドプレートであって、
当該第１のフィールドプレートのエッジが、前記第４の絶縁材料層内で第１のビアに向かって横方向に延在しており、
前記第１のビアが、前記第１のビアのエッジから第２の横方向距離ぶん前記第４の絶縁材料層において離間しており、
当該第１のフィールドプレートが、前記第３の絶縁材料層を通って前記第１の電極に接続されている、
当該第１のフィールドプレートと、
を備えるダイオード。
【請求項２】
前記第１のフィールドプレートが、前記第１の絶縁材料層と前記第２の絶縁材料層と前記第３の絶縁材料層とにより前記第２の半導体材料層から縦方向に分離されている、
請求項１のダイオード。
【請求項３】
前記第１の電極が、前記ダイオードのショットキー接点であり、
前記第２の電極が、前記ダイオードのオーミック接点である、
請求項１のダイオード。
【請求項４】
前記第１の電極が、前記ダイオードのアノードであり、
前記第２の電極が、前記ダイオードのカソードである、
請求項１のダイオード。
【請求項５】
前記第１のフィールドプレートが、第１のアノード接続フィールドプレートである、
請求項４のダイオード。
【請求項６】
前記第１のフィールドプレートが、長方形断面をもつ、
請求項５のダイオード。
【請求項７】
前記第１の半導体材料層が、ＧａＮ、ＩｎＮ、Ａｌｎ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎ−ＧａＮの少なくとも１つを含む、
請求項１のダイオード。
【請求項８】
前記第２の半導体材料層が、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、Ａｌｎ、ＩｎＧａＮ、またはＡｌＩｎ−ＧａＮの少なくとも１つを含む、
請求項１のダイオード。
【請求項９】
前記第２の半導体材料層が、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、またはＩｎＡｌＧａＡｓの少なくとも１つを有するヒ素を含有する化合物半導体を含む、
請求項１のダイオード。
【請求項１０】
前記第１の電極と前記第２の電極とが、Ａｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、またはＴｉＡｌＰｔＡｕの少なくとも１つを有する金属を含む、
請求項１のダイオード。
【請求項１１】
前記第１の絶縁材料層が、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、またはアルミニウム窒化ケイ素（ＡｌＳｉＮ）の少なくとも１つを有する誘電体材料を含むゲート絶縁体である、
請求項１のダイオード。
【請求項１２】
前記第４の絶縁層上に配設された第５の絶縁材料層と、
前記第５の絶縁材料層内に配設され、かつ、前記第４の絶縁材料層を通って前記第１のビアに接続された、第２のビアと、
前記第５の絶縁材料層内に配設された第２のフィールドプレートであって、
当該第２のフィールドプレートのエッジが、前記第５の絶縁材料層内で前記第２のビアに向かって横方向に延在しており、
当該第２のフィールドプレートのエッジが、前記第２のビアのエッジから第３の横方向距離ぶん前記第５の絶縁材料層において離間している、
当該第２のフィールドプレートが、前記第４の絶縁材料層を通って前記第１のフィールドプレートに接続されている、
当該第２のフィールドプレートと、
をさらに備える請求項１のダイオード。
【請求項１３】
第２のフィールドプレートの前記エッジが、前記第２の横方向距離より大きな第４の横方向距離ぶん前記第２のビアに向かって横方向に延在しており、
前記第３の横方向距離と前記第４の横方向距離との合計が、前記第２の横方向距離に等しい、
請求項１２のダイオード。
【請求項１４】
前記第３の絶縁材料層内に配設された第３のフィールドプレートをさらに備え、
前記第３のフィールドプレートのエッジが、前記第３の絶縁材料層内で前記第１のビアに向かって横方向に延在しており、
前記第３のフィールドプレートのエッジが、前記第１のフィールドプレートの前記エッジから第４の横方向距離にあり、
前記第２の横方向距離と前記第４の横方向距離との合計が、前記第３のフィールドプレートの前記エッジから前記第１のビアまでの全横方向距離に等しい、
請求項１２のダイオード。
【請求項１５】
基板上に複数の半導体材料層を堆積して前記半導体材料層間の接触面に画定されたヘテロ接合において二次元電子気体を形成することと、
前記半導体層上にパッシベーション層を堆積することと、
前記パッシベーション層と前記第２の半導体層とに開口をエッチングすることと、
横方向ショットキーダイオードのオーミック接点を形成することであって、
前記オーミック接点が、前記パッシベーション層の１つと前記半導体層の１つとを通って前記ヘテロ接合に接続されている、
当該オーミック接点を形成することと、
前記横方向ショットキーダイオードのショットキー接点を形成することであって、
前記ショットキー接点が、前記パッシベーション層の前記１つを通って前記半導体層の前記１つに接続されている、
当該ショットキー接点を形成することと、
前記パッシベーション層内に１つ以上のフィールドプレートをパターン形成することであって、
当該フィールドプレートが、前記ショットキー接点に接続されており、
当該１つ以上のフィールドプレートの各々が、前記パッシベーション層のそれぞれにより縦方向に分離されており、
当該１つ以上のフィールドプレートの各々が、前記ショットキー接点から前記オーミック接点に向けて横方向に延在している、
当該パターン形成することと、
最上位の前記パッシベーション層上に封止層を堆積することと、
を含む、横方向ショットキーダイオードを製造する方法。
【請求項１６】
第１の半導体材料層が、ＧａＮ、ＩｎＮ、Ａｌｎ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎ−ＧａＮの少なくとも１つを含む、
請求項１５の横方向ショットキーダイオードを製造する方法。
【請求項１７】
第２の半導体材料層が、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、Ａｌｎ、ＩｎＧａＮ、またはＡｌＩｎ−ＧａＮの少なくとも１つを含む、
請求項１５の横方向ショットキーダイオードを製造する方法。
【請求項１８】
第２の半導体材料層が、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、またはＩｎＡｌＧａＡｓの少なくとも１つを有するヒ素を含有する化合物半導体を含む、
請求項１５の横方向ショットキーダイオードを製造する方法。
【請求項１９】
前記オーミック接点または前記ショットキー接点の少なくとも１つが、Ａｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、またはＴｉＡｌＰｔＡｕの少なくとも１つを有する金属を含む、
請求項１５の横方向ショットキーダイオードを製造する方法。
【請求項２０】
第１の絶縁材料層が、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、またはアルミニウム窒化ケイ素（ＡｌＳｉＮ）の少なくとも１つを有する誘電体材料を含むゲート絶縁体である、
請求項１５の横方向ショットキーダイオードを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高電子移動度トランジスタに関し、特に、高電子移動度トランジスタのＧａＮショットキーダイオードと他の構成要素との設計に関する。
【背景技術】
【０００２】
高電圧出力ダイオードと組み合わせた高電圧電力スイッチトランジスタの必要性は、例えばバック・ブースト型変換器などの電力変換回路では一般的である。電力通信回路は、高電圧モノリシック集積型の解決策が存在しないため、典型的には、ディスクリート型の高電圧電力スイッチトランジスタをディスクリート型の高電圧出力ダイオードと共に使用する。
【０００３】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照番号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００４】
【図１】図１は、本開示の教示に従った、ＧａＮショットキーダイオードの横方向チャネルの断面図である。
【図２】図２は、本開示の教示に従った、ＧａＮショットキーダイオードの横方向チャネルの断面図である。
【図３】図３は、本開示の教示に従った、ＧａＮショットキーダイオードの横方向チャネルの断面図である。
【図４】図４Ａ、４Ｂは、本開示の教示に従った、オフ状態におけるＧａＮショットキーダイオードのいくつかの実施態様のソース・ドレイン間のヘテロ接合での電圧と電界とを表すグラフである。
【図５】図５Ａ、５Ｂは、本開示の教示に従った、オン状態におけるＧａＮショットキーのいくつかの実施態様のアノードとカソードとの間のヘテロ接合での電圧と電界とを表すグラフである。
【図６】図６は、本開示の教示に従った、固定されたアノード電位だが様々な異なるディスクリートカソード電位の場合の、オフ状態におけるＧａＮショットキーダイオードのいくつかの実施態様のヘテロ接合での電界を表すグラフである。
【図７】図７は、本開示の教示に従った、ＧａＮショットキーダイオードを製造する方法を表すフロー図である。
【発明を実施するための形態】
【０００５】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合がある。さらに、市販に適した実施形態で有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれていない。
【０００６】
ＧａＮショットキーダイオードとＧａＮショットキーダイオードを形成する方法との実施形態について、本明細書で説明する。以下の説明では、本発明を十分に理解できるように、多くの具体的な詳細事項が記載されている。しかし、本発明を実施する際に具体的な詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例において、よく知られた材料または方法は、本発明が理解しにくくなるのを防ぐため、詳細には説明されていない。
【０００７】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例に関連して説明されている特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用される「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、特定の特徴、構造または特性は、１つ以上の実施形態または例において任意の適切な組み合わせ、及び／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明されている機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれているわけではないこととが理解される。
【０００８】
図１は、横方向チャネルＧａＮショットキーダイオード１００の断面の概略図である。ＧａＮショットキーダイオード１００は、互いに接触してヘテロ接合１１５を形成している第１の半導体材料１０５と第２の半導体材料１１０とを含む。
【０００９】
一例において、第１の半導体材料１０５は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮで作られ得る。一例において第２の半導体材料１１０は、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。第２の半導体材料１１０は、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つ以上などのヒ素を含有する化合物半導体をさらに含み得る。半導体材料１０５、１１０は、基板の上方、例えば、窒化ガリウム、ガリウムヒ素、炭化ケイ素、サファイア、シリコン、または他の基板の上方に形成され得る。半導体材料１０５は、このような基板と直接接触し得るか、または１つ以上の介在層が存在し得る。
【００１０】
半導体材料１０５、１１０の材料の性質に起因して、ヘテロ接合１１５において二次元電子気体１２０が発生する。「活性層」とも呼ばれ得る第１の半導体材料１０５と第２の半導体材料１１０との組成は、ヘテロ接合１１５において二次元電子気体１２０が発生するように再調整される。
【００１１】
ショットキーダイオード１００は、さらに、アノード１２５、カソード１３０を含む。一例において、アノード１２５、カソード１３０は、例えば、Ａｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、ＴｉＡｌＰｔＡｕなどの金属を含む、様々な導体により形成され得る。
【００１２】
示された実施態様において、アノード接続フィールドプレート１４５の各々が、略長方形の断面をもつ。第１のエッジ１７０は、第１の絶縁材料層１５５と第２の絶縁材料層１６５と第３の絶縁材料層１７５とにより、第２の半導体材料１１０から縦方向に分離されている。アノード接続フィールドプレート１４５と第１のビア１９０とは、第４の絶縁材料層１９５により覆われている。
【００１３】
第１の絶縁材料層１５５は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、または他の適切なゲート誘電体材料を含む、ゲート絶縁体を形成するのに適した様々な誘電体により形成され得る。第２の絶縁材料層１６５と第３の絶縁材料層１７５とは、例えば、窒化ケイ素、シリコン酸化物、酸窒化シリコンなどを含む、様々な誘電体により形成され得る。第１の絶縁材料層１５５と第２の絶縁材料層１６５と第３の絶縁材料層１７５と第４の絶縁材料層１９５とは、層１５５、１６５、１７５、１９５の各々がそれぞれ、下方にある第２の半導体材料１１０または層１５５、１６５、１７５、１９５における表面準位の形成及び／または帯電を阻止または防止するという点で、さらに、「パッシベーション層」とも呼ばれ得る。
【００１４】
いくつかの実施態様において、第２の絶縁材料層１６５と第３の絶縁材料層１７５と第４の絶縁材料層１９５とは、定常状態に達するように特定の動作パラメータで長期動作した後、絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満となる組成をもつ。言い換えると、絶縁材料層１６５、１７５、１９５の各三次元欠陥密度とその層のそれぞれの厚さとの積の合計は、ヘテロ接合１１５における（二次元）シート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、または１０％未満である。
【００１５】
いくつかの実施態様において、本明細書で説明するＧａＮショットキーダイオード１００と他のＧａＮショットキーダイオードとは、中間層、例えば、ＡｌＮ中間層を含む
【００１６】
さらに後述するように、各アノード接続フィールドプレート１４５とヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、それぞれの第１のエッジ１７０において最も高い。
【００１７】
アノード１２５は、様々な異なる方法でアノード接続フィールドプレート１４５に電気的に接続され得る。示された実施態様において、アノード１２５は、アノード接続フィールドプレート１４５に電気的に接続されている。他の実施態様において、アノード電極１２５は、図示された断面の外でアノード接続フィールドプレート１４５に電気的に接続され得る。アノード１２５は、ショットキー接点とも呼ばれ得る。
【００１８】
示された実施態様において、カソード１３０は、第１のビア１９０に電気的に接続されている。カソード１３０は、オーミック接点とも呼ばれ得る。第１のビア１９０は、第３の絶縁材料層１７５を通ってアノード接続フィールドプレート１４５と同じ縦レベルまで延在しており、カソード１３０の延在部として機能する。第１のビア１９０は、アノード接続フィールドプレート１４５に最も近いカソード１３０の延在部でもある。底部の第１のエッジ１７０を含むアノード接続フィールドプレート１４５の側部は、同じ縦レベルにおいて、第１のビア１９０から横方向距離ｄ２ぶん離れて配設されている。いくつかの実施態様において、横方向距離ｄ２は、装置固有の装置寿命の間、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。
【００１９】
示された実施態様において、アノード１２５は、第２の半導体材料１１０の上面に直接、載置されて、電気的に接触している。カソード１３０は、ヘテロ接合１１５の表面上に載置されており、半導体に対する低抵抗の電気的な接触を提供する。いくつかの実施態様において、この突き抜けは、アノード１２５及び／またはカソード１３０が、ヘテロ接合１１５に接触するか、または、ヘテロ接合１１５を貫通しさえするほど十分深い。他の例として、いくつかの実施態様において、１つ以上の侵入型接着剤金属または他の導電性材料が、アノード１２５及び／またはカソード１３０と半導体材料１０５、１１０の一方または両方との間に配設されている。第１のエッジ１７０からビア１９０のエッジまでは、横方向距離ｄ２である。横方向距離ｄ２は、１〜８マイクロメートル、例えば、２〜６マイクロメートルであり得る。いくつかの実施態様において、第４の絶縁材料層１９５の厚さは、０．４〜３マイクロメートル、例えば、０．５〜２マイクロメートルである。アノードからカソードまでは、横方向距離ｄ１である。いくつかの実施態様において、横方向距離ｄ１は、１〜５マイクロメートルである。
【００２０】
図２は、横方向チャネルＧａＮショットキーダイオード２００の断面の概略図である。半導体材料２０５、２１０と、電極２２５、２３０と、カソードビア２９０とに加えて、ＧａＮショットキーダイオード２００は、複数のフィールドプレートを含む縦方向に層形成されたフィールドプレート構造を含む。第２のアノード接続プレート２１２は、アノード電極２２５に電気的に接続されている。第２のアノード接続プレート２１２は、第１のアノード接続フィールドプレート２４５を覆う。
【００２１】
いくつかの実施態様において、第２のアノード接続プレート２１２は、いわゆる「シールドラップ」として機能する。ＧａＮショットキーダイオードは、高動作中、周辺環境との表面電荷の交換に少なくとも部分的に起因して発生すると考えられる寄生ｄｃ−ｒｆ分散の影響を受け得る。特に、表面準位は、比較的遅い応答時間で帯電と放電とを行い、ＧａＮショットキーダイオードの高周波動作が影響を受ける。金属シールドラップは、表面準位を遮蔽することと表面電荷の交換を防止することとの改善により、これらの効果を緩和または除去し得る。いくつかの実施態様において、第２のアノード接続プレート２１２は、ＧａＮショットキーダイオード２００における電界、例えば、ヘテロ接合２１５と、例えば、アノード接続フィールドプレートの底部の第１のエッジ２７０との間の電界のピーク値を下げるフィールドプレートとして機能する。さらに後述するように、いくつかの実施態様において、第２のアノード接続プレート２１２は、さらに、ヘテロ接合２１５の電荷担体を空乏化するように機能する。いくつかの実施態様において、第２のアノード接続プレート２１２は、シールドラップと、フィールドプレートと、ヘテロ接合２１５を空乏化することとの２つ以上として機能するなどの複数の用途を提供する。あらゆる装置における第２のアノード接続プレート２１２の特定の機能は、多くの様々な幾何学的パラメータと材料パラメータと動作パラメータとのうちのいずれかの関数となる。第２のアノード接続プレート２１２は、１つ以上の役割を果たす可能性があるので、本明細書において、単に、「アノード接続プレート」と呼ばれる。
【００２２】
示された実施態様において、第２のアノード接続プレート２１２は、略長方形の断面をもつ。第２のソース接続プレート２１２は底部の第２のエッジ２２２を含む。第２のエッジ２２２は、第１のソース接続プレート２４５から横方向距離ｄ１０、かつ、第２の半導体材料２１０の上方の縦方向距離ｄ３＋ｄ５＋ｄ６＋ｄ７に配設されている。一例において、横方向距離ｄ１０は、５マイクロメートルから１０マイクロメートルの範囲であり得る。一例において、縦方向距離ｄ３は、１０ナノメートルから７０ナノメートルの範囲であり得、ｄ５は、１０ナノメートルから１００ナノメートルの範囲であり得、ｄ６は、０．１マイクロメートルから０．３マイクロメートルの範囲であり得、ｄ７は、０．２５マイクロメートルから１マイクロメートルの範囲であり得る。第２のエッジ２２２は、第１の絶縁材料層２５５と第２の絶縁材料層２６５と第３の絶縁材料層２７５と第４の絶縁材料層２９５とにより、第２の半導体材料２１０から縦方向に離れている。さらに後述するように、特定のバイアス条件の下で、第２のアノード接続プレート２１２とヘテロ接合１１５との間の電界は、底部カソード側エッジ２２２において最も高い。
【００２３】
第２のアノード接続プレート２１２は、様々な異なる方法でアノード２２５に電気的に接続され得る。他の例において、アノード２２５は、図示された断面の外で、第２のソース接続プレート２１２に電気的に接続され得る。
【００２４】
示された実施態様において、カソード２３０は、第１のビア２９０を経由して第２のビア２９２に電気的に接続されている。第２のビア２９２は、第４の絶縁材料層２９５を通って第２のアノード接続プレート２１２と同じ縦レベルまで延在しており、従って、カソード２３０の延在部として機能する。第２のビア２９２は、第２のアノード接続プレート２１２と同じ縦レベルにあるので、第２のアノード接続プレート２１２に最も近いカソード２３０の延在部である。第２のアノード接続プレート２１２の第２のエッジ２２２は、同じ縦レベルにおいて、第２のビア２９２から横方向距離ｄ８ぶん離れて配設されており、第５の絶縁材料層２９５により覆われている。
【００２５】
いくつかの実施態様において、横方向距離ｄ８は、１〜１０マイクロメートル、例えば、２〜６マイクロメートルである。いくつかの実施態様において、第２の絶縁材料層２６５と第３の絶縁材料層２７５と第４の絶縁材料層２８５と第５の絶縁材料層２９５とは、定常状態に達するように特定の動作パラメータで長期動作した後、絶縁材料層２６５、２７５、２８５、２９５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満となる組成をもつ。言い換えると、絶縁材料層２６５、２７５、２８５、２９５の各三次元欠陥密度とその層のそれぞれの厚さとの積の合計は、ヘテロ接合２１５における（二次元）シート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層２６５、２７５、２８５、２９５における面積あたりの電荷欠陥数は、ヘテロ接合２１５におけるシート担体密度の２０％未満、例えば、１０％未満である。
【００２６】
図３は、横方向チャネルＧａＮショットキーダイオード３００の断面の概略図である。半導体材料３０５、３１０と、電極３２５、３３０と、第２のビア３９２とに加えて、ＧａＮショットキーダイオード３００は、縦方向に層形成されたフィールドプレート構造を含む。第１のアノード接続フィールドプレート３３２の第１のエッジ３７０は、アノード接続フィールドプレート３７０の第２のエッジ３２０から横方向距離ｄ４に配設されている。第２のアノード接続フィールドプレート３４５の第２のエッジ３２０は、アノード３２５の側部からカソード３３０に向けて横方向距離ｄ２＋ｄ４、かつ、第２の半導体材料１１０の上方の縦方向距離ｄ３＋ｄ５＋ｄ６に配設されている。第３のアノード接続フィールドプレート３１２の第３のエッジ３２２は、第２のビア３９２から距離ｄ８に配設されている。第２のエッジ３２０は、第１の絶縁材料層３５５と第２の絶縁材料層３６５と第３の絶縁材料層３７５とにより、第２の半導体材料３１０から縦方向に離れている。さらに後述するように、特定のバイアス条件の下で、第２のアノードフィールドプレート３４５とヘテロ接合３１５との間の電界は、底部の第２のエッジ３２０において最も高い。
【００２７】
第３のアノード接続フィールドプレート３１２は、様々な異なる方法で、アノード電極３２５に電気的に接続され得る。示された実施態様において、第３のカソード接続フィールドプレート３１２は、第１のアノードアノード接続フィールドプレート３３２に電気的に接続されている。
【００２８】
動作時、例えば１００、２００、３００に示されているＧａＮショットキーダイオードは、オン状態とオフ状態との間で切り替えられる。ＧａＮショットキーダイオードは、低い開始電圧を示し得る。多くの用途において、ＧａＮショットキーダイオードのオン抵抗は、例えば、ＧａＮショットキーダイオードにおける電力損失が、望ましくない程高くなり、及び／または、ＧａＮショットキーダイオードが過度に高温になる場合に実用的な程度に低いことが望ましい。
【００２９】
図４Ａ、４Ｂは、オフ状態における、ＧａＮショットキーダイオードのいくつかの実施態様のアノードとカソードとの間のヘテロ接合での電圧と電界とを示すグラフ４０５、４１０である。ＧａＮショットキーダイオードの実施態様は、より高いフィールドプレート構造（例えば、図２、３）を含む。グラフ４０５、４１０が、電圧と電界とが、幾何学的パラメータ（例えば、ＧａＮショットキーダイオード構造の数、寸法、及び構成を含む）、材料パラメータ（例えば、材料の誘電率、材料密度、仕事関数、ドーパント濃度、欠陥濃度、表面準位組成、及び表面準位濃度を含む）、並びに動作パラメータ（例えば、温度、ゲート電圧、及びソース・ドレイン間電圧を含む）が挙げられるがこれらに限定されない種々のパラメータの関数であるという点で、非常に概略的な図であることが理解される。さらに、たとえ単一の装置の場合であっても、例えば、装置が老朽化するのに伴って、または、動作状態が変化するのに伴って、このようなパラメータが、経時的に変化し得る。従って、線の傾き、ピークの大きさ、ピークの数、及び他の特性は、例えば、特定の装置及び動作条件に応じて変化する。従って、図４Ａ、図４Ｂのグラフは、例示を目的とした提示と解釈されるべきである。
【００３０】
図４Ａのグラフは、第１の縦軸４１０と第２の縦軸４１４と横軸４１５とを含む。第１の縦軸４１０は、アノードの電圧を表す。第２の縦軸は、カソードの電圧を表す。横軸４１５は、アノードとカソードとの間におけるＧａＮショットキーダイオードのヘテロ接合に沿った横位置を表す。
【００３１】
図４Ｂのグラフは、縦軸４２５と横軸４３０とを含む。軸４２５に沿った縦方向位置は、電界の大きさを表す。横軸４３０は、アノードとカソードとの間におけるＧａＮショットキーダイオードのヘテロ接合に沿った横位置を表す。横軸４１５、４３０は、例示を目的として、ＧａＮショットキーダイオード１００、２００、３００（図１、２、３）のエッジ１７０、３２０を基準とする。
【００３２】
図４Ａに示すように、オフ状態における示されるショットキーダイオードで示されるように、アノード付近の電界は、約ゼロである。アノードがヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる示されるバイアス条件下で、ヘテロ接合の単位長さあたりの電気インピーダンスは、アノードの近傍で増加し、プレートの底部の第１のエッジ１７０のほぼ直下で局大値に達する。ゲートの底部の第１のエッジ１７０の近傍での電荷担体の局所的な空乏化は、近傍４４５における電圧変化と、電界の局大値４５０とを発生させる。
【００３３】
示されるパラメータの下において、アノード接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、カソードに向かって減少し、または、ヘテロ接合がカソードの近傍４４５で実質的に導電性になり、カソード電圧ＶＣ４１４に略等しい電圧で観測されるまで、電荷担体がカソードに向かって増加する。そのため、電界４２５の値は、横軸４３０の終端でゼロに近づく。ソースとＶＡＣとの間の全電位差は、ヘテロ接合の横方向長さの全体にわたってサポートされ、ＧａＮショットキーダイオードは、オフ（非導電性）状態にある。前述のとおり、図４Ａ、４Ｂは、規範的で例示的な目的のための概略図である。他の動作条件下の他のＧａＮショットキーダイオードは、別のまたはより少ないピーク、異なる傾きのピーク、及び様々なピークのピーク、並びに他の特性をもつといった他の方法で、アノード・カソード間電位差をサポートし得る。
【００３４】
図５Ａ、５Ｂは、オン状態における、ＧａＮショットキーダイオードのいくつかの実施態様のアノードとカソードとの間におけるヘテロ接合での電圧と電界とを表すグラフ５０５、５１０である。ＧａＮショットキーダイオードの実施態様は、単一フィールドプレート構造（例えば、図１）、または、より高いフィールドプレート構造（例えば、図２、３）を含み得る。グラフ５０５、５１０は、種々のパラメータの１つに対する電圧と電界とを表し、経時的に変化し得る。
【００３５】
図５Ａのグラフは、第１の縦軸５１０と第２の縦軸５１４と横軸５１２とを含む。第１の縦軸５１０は、アノードの電圧を表す。第２の縦軸５１４は、カソードの電圧を表す。横軸５１２は、アノードとカソードとの間におけるＧａＮショットキーダイオードのヘテロ接合に沿った位置を表す。
【００３６】
図５Ｂのグラフは、縦軸５２５と横軸５３０とを含む。縦軸５２５は、電界の大きさを表す。横軸５３０は、アノードとカソードとの間におけるＧａＮショットキーダイオードのヘテロ接合に沿った位置を表す。横軸５１５、５３０に沿った横位置は、例示を目的として、ＧａＮショットキーダイオード１００、２００、３００（図１、２、３）のエッジ１７０、３２０を基準とする。
【００３７】
例示的な幾何学的パラメータ、材料パラメータ、及び動作パラメータの下で、オン状態において、ヘテロ接合は、導電性であり、アノードとカソードとは、実質的に同じ電圧にある。しかし、例示的なパラメータより下であっても、ヘテロ接合は、有限の非ゼロの抵抗をもち、アノード電圧とカソード電圧とは、同一ではない。ヘテロ接合がチャネルの全長にわたって理想的に一様な抵抗率をもつ場合に妥当であるように、例示を目的として、電圧５２０が、わずかだが一様に立ち上がる傾きで示されており、電界５４０が、最小だが一様な非ゼロ値をもつ。必ずこうなるわけではない。例えば、ヘテロ接合の有限の抵抗率は、導電性であるとしても、接触電位差、担体密度、欠陥密度、及び／または他のパラメータの局所的な違いに起因して、横位置に応じて様々であり得る。
【００３８】
他の例として、例えば、ヘテロ接合における担体数が、理想的な導体により導通する電流と比べて比較的少ない場合、ヘテロ接合における電流は、特定の幾何学的パラメータ、材料パラメータ、及び動作パラメータの下で制限される空間電荷となり得る。比較的大きなアノード・カソード間電位差と電界とが、もたらされ得る。
【００３９】
従って、前述のとおり、図５Ａ、５Ｂは、規範的で例示的な目的のための概略図でもある。軸５１０に沿った電圧５２０の縦方向位置は、ＧａＮショットキーダイオードの配置、例えば、ＧａＮショットキーダイオードが負荷のハイ側に配置されているかロー側に配置されているかに応じて決まる。
【００４０】
図６は、固定されたアノード電位の場合であるが、様々な異なる別々のカソード電位の場合の、オフ状態における、ＧａＮショットキーダイオードのいくつかの実施態様のアノードとカソードとの間におけるヘテロ接合での電界を概略的に表すグラフである。グラフは、規範的で例示的な目的のために示された、非常に概略的な図である。ＧａＮショットキーダイオードの実施態様は、単一フィールドプレート構造（例えば、図１）またはより高いフィールドプレート構造（例えば、図２、３）を含む。
【００４１】
グラフは、縦軸６１０と横軸６１２とを含む。軸６１０に沿った縦方向位置は、電界の大きさを表す。横軸６１２は、アノードとカソードとの間におけるＧａＮショットキーダイオードのヘテロ接合に沿った横位置を表す。横軸６１２に沿った横位置は、例示を目的として、ＧａＮショットキーダイオード２００、３００（図２、３）のエッジ３７０、２７０、３２０、２２２、及び３２２を基準とする。
【００４２】
図４と同様、電界の大きさは、アノード接続フィールドプレートのエッジの存在に起因して立ち上がる。電界の極大値は、それぞれ、エッジに対応して発生する。例えば、第１の電界の局大値６４０は、第１のアノード接続プレートエッジ３７０の存在に起因して発生する。第２の極大値６５０は、第２のアノード接続プレートエッジ２７０、３２０の存在に起因して発生する。第３の極大値６６０は、第３のアノード接続プレートエッジ２２２、３２２の存在に起因して発生する。線６３２、６３４，６３６、６３８は、アノード電位が固定されているが、様々な異なる別々のカソード電位をもつ。従って、線６３２〜６３８は、略同一の始点において始まるが、別々のカソード電位をもつ。しかし、別々のカソード電位は、各アノード接続フィールドプレートにおいて同様の挙動を示す。
【００４３】
オフ状態において、アノード・カソード間電位差は、ヘテロ接合の横方向長さの全体にわたってサポートされる。示されるパラメータの下において、第２のアノード接続プレート２１０の底部の第２のエッジ２２２は、さらに、ヘテロ接合から電荷担体を空乏化し、第２のエッジ２２２付近に電界を発生させる従って、ＧａＮショットキーダイオードの幾何学的性質と材料の性質とは、一般的な動作条件において、カソードの近傍におけるヘテロ接合の一部が、ヘテロ接合と第２のアノード接続プレート２１０との間における縦方向の電圧差に起因して空乏化するように調整され得る。このような動作条件の一例は、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内である。
【００４４】
幾何学的性質及び材料の性質をこの方法で調整することにより、ヘテロ接合と第２のアノード接続プレート２１０との間の電位差と、その結果としての電界とが、装置がオフ状態にある間に減少し得る。特に、アノード・カソード間電位差の一部が、カソードの近傍４５５においてヘテロ接合１１５に沿って減少するので、全アノード・カソード間電位差は、第２のアノード接続プレート２１０とヘテロ接合１１５のうち第２のアノード接続プレート２１０の下方にある部分との間に印加されない。その代わり、例えば、介在する絶縁材料（単数または複数）への電荷注入、及び／または絶縁破壊の可能性を低減する、より小さな電位差が存在する。
【００４５】
いくつかの実施態様において、ＧａＮショットキーダイオードは、少なくとも短期間にわたって、ヘテロ接合と第２のアノード接続プレート２１０との間で、少なくとも最大の指定されたアノード・カソード間電位差で動作するように調整された幾何学的性質と材料の性質とをもつ。特に、ＧａＮショットキーダイオードは、オフ状態において、それらの動作寿命の比較的大きなパーセントを消費する可能性があるが、切り替え中、最大の動作上のアノード・カソード間電位差に近づく電位が、ヘテロ接合と第１のアノード接続プレート２４５との間に過渡的に現れる。一例において、ヘテロ接合での空乏化と再蓄積過程とが、ヘテロ接合の横方向長さの全体に沿って一様に発生するというわけではない可能性があることに留意されたい。例えば、オフ状態とオン状態との間でのスイッチングの場面において、ヘテロ接合１１５のうち近傍４４５部分は、ヘテロ接合１１５の他の部分より高速に電荷を（再）蓄積し得る。この場合、ヘテロ接合は、ヘテロ接合１１５の他の部分の前に近傍４４５で導電性になり得る。この過渡状態の間、カソード電圧は、近傍４４５に広がり得、全アノード・カソード間電位差は、第２のアノード接続プレート２１０とヘテロ接合１１５のうちの下方にある部分との間でサポートされる。
【００４６】
図７は、本開示におけるＧａＮショットキーダイオードを製造する方法について説明する。ブロック７０２において、層基材上に半導体層が堆積される。一例において、半導体層は、図１〜３に挙げた材料のいずれかを含み得る一方で、基板は、図１〜３に挙げた材料のいずれかを含み得る。工程７００は、ブロック７０４に進む。ブロック７０４において、１つ以上のパッシベーション層が、半導体層上に堆積され得る。工程７００は、ブロック７０６に進む。ブロック７０６において、オーミック接点は、窪みエッチングと金属堆積と金属パターン形成とによって形成される。オーミック接点は、パッシベーション層を通り、二次元電子気体に接触している。工程７００は、ブロック７０８に進む。ブロック７０８において、ショットキー接点が形成される。ショットキー接点は、図１、図２、図３のそれぞれにおける例のように絶縁層の上面に接触している。工程７００は、ブロック７１０に進む。ブロック７１０において、１つ以上のフィールドプレートが、１つ以上のパッシベーション層上にパターン形成され得る。工程７００は、ブロック７１２に進む。ブロック７１２において、封止層が最上位のパッシベーション層上に堆積される。
【００４７】
いくつかの実施態様が、説明されてきた。それにもかかわらず、様々な変更が適用されることが理解される。例えば、示される実施態様は、横方向チャネルＧａＮショットキーダイオードに対するものであるが、縦方向ヘテロ接合が形成され得るのであれば、同じ技術が、縦方向チャンネルＧａＮショットキーダイオードに適用され得る。
【００４８】
本発明に関して示される例についての上記の説明は、要約で説明されている事項を含め、網羅的であることも、開示されている形態そのものに限定されることも意図されていない。本発明の特定の実施形態及び例は、本明細書において例示を目的として説明されており、本発明のより広い趣旨及び範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態及び実施例において他の値も使用され得ることとが理解される。
【００４９】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更がされ得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示されている特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されるべきであり、確立された請求項の解釈の原則に従って解釈されるべきである。従って、本明細書及び図は、限定するものではなく例示的なものとみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
INTEGRATED HIGH PERFORMANCE LATERAL SCHOTTKY DIODE
BACKGROUND INFORMATION
Field of the Disclosure
[0001]   The present invention relates generally to high electron-mobility transistors, in particular, to the design of GaN Schottky diodes and other components of high-electron-mobility transistors. 
Background
[0002]   The need for high voltage power switch transistors combined with high voltage output diodes is common in power conversion circuits such as buck-boost converters or the like.  Power conversation circuits typically utilize discrete high voltage power switch transistors with discrete high voltage output diodes due to the lack of high voltage monolithic integrated solutions.
BRIEF DESCRIPTION OF THE DRAWINGS
[0003]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0004]   FIG. 1 is a cross-sectional view of a lateral-channel of a GaN Schottky diode, in accordance with the teachings of the present disclosure.
[0005]   FIG. 2 is a cross-sectional view of a lateral-channel of a GaN Schottky diode, in accordance with the teachings of the present disclosure. 
[0006]   FIG. 3 is a cross-sectional view of a lateral-channel of a GaN Schottky diode, in accordance with the teachings of the present disclosure.
[0007]   FIG. 4A, 4B are graphs that represent the voltage and electric field at the heterojunction between the source and the drain of some implementations of the GaN Schottky diode in an OFF-state in accordance with the teachings of the present disclosure. 
[0008]   FIG. 5A, 5B are graphs that represent the voltage and electric field at the heterojunction between the anode and the cathode of some implementations of GaN Schottky in an ON-state in accordance with the teachings of the present disclosure. 
[0009]   FIG. 6 is a graph that represents the electric field at a heterojunction of some implementations of GaN Schottky diode in an OFF-state for fixed anode potential but a variety of different discrete cathode potentials in accordance with the teachings of the present disclosure. 
[0010]   FIG. 7 is a flow diagram that represents a method to fabricate the GaN Schottky diode in accordance with the teachings of the present disclosure. 
[0011]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0012]   Embodiments of a GaN Schottky diode and the method to forming a GaN Schottky diode are described herein.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0013]   Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0014]   FIG. 1 is a schematic representation of cross-sectional view of a lateral-channel GaN Schottky diode 100.  GaN Schottky diode 100 includes a first semiconductor material 105 and a second semiconductor material 110 that contact one another to form a heterojunction 115.
[0015]    In one example first semiconductor material 105 could be made of GaN, InN, Aln, AlGaN, InGaN, AlIn-Gan.  In one example second semiconductor material 110 can be AlGaN, GaN, InN, Aln, InGaN, AlIn-GaN.  Second semiconductor material 110 can also include compound semiconductors containing arsenic such as one or more of GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs.  Semiconductor materials 105, 110 can be formed above a substrate, e.g., above a gallium nitride, gallium arsenide, silicon carbide, sapphire, silicon, or other substrate.  Semiconductor material 105 can either be in direct contact with such a substrate or one or more intervening layers can be present.
[0016]    Due to the material properties of semiconductor materials 105, 110, a two-dimensional electron gas 120 arises at heterojunction 115.  The compositions of first and second semiconductor materials 105, 110 - which also can be referred to as "active layers" - a retailored such that two-dimensional electron gas 120 forms at heterojunction 115.  
[0017]   Schottky diode 100 also includes an anode 125, a cathode 130.  In one example, anode 125, cathode 130 can be made from various electrical conductors including, e.g., metals such as Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, TiAlPtAu, or the like.  
[0018]   In the illustrated implementation, the anode connected field plate 145 each has a generally rectangular cross-section.  First edge 170 is vertically separated from a second semiconductor material 110 by the first layer of insulating material 155, the second layer of insulating material 165, and a third layer of insulating material 175.  Anode-connected field plate 145 and first via 190 are covered by a fourth layer of insulating material 195. 
[0019]   First layer of insulating material 155 can be made from various dielectrics suitable for forming a gate insulator including, e.g., aluminum oxide (Al2O3), zirconium dioxide (ZrO2), aluminum nitride (AlN), hafnium oxide (HfO2), silicon dioxide (SiO2), silicon nitride (Si3N4), aluminum silicon nitride (AlSiN), or other suitable gate dielectric materials.  Second, third layers of insulating material 165, 175 can be made from various dielectrics including, e.g., silicon nitride, silicon oxide, silicon oxynitride, or the like.  First, second, third, and fourth layers of insulating material 155, 165, 175, 195 can also be referred to as "passivation layers" in that layers 155, 165, 175, 195 each hinder or prevent the formation and/or charging of surface states in the respective of underlying second semiconductor material 110 or layers 155, 165, 175, 195.
[0020]   In some implementations, second, third, and fourth layers of insulating material 165, 175, 195 have a composition so that - after extended operation at specified operational parameters so that a steady state is reached - the number of charge defects per area in insulating material layers 165, 175, 195 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density of insulating material layers 165, 175, 195 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 115.  For example, in some implementations, the number of charge defects per area in insulating material layers 165, 175, 195 is less than 20%, or less than 10%, of the sheet carrier density at heterojunction 115.  
[0021]   In some implementations, GaN Schottky diode 100 and the other GaN Schottky diodes described herein include an interlayer, e.g., an AlN interlayer.  
[0022]   As discussed further below, electric fields between each of anode-connected field plate 145 and heterojunction 115 are highest at the respective of first edge 170 under certain bias conditions. 
[0023]   Anode 125 can be electrically connected to anode-connected field plate 145 in a variety of different ways.  In the illustrated implementation, anode 125 is electrically connected to anode-connected field plate 145.  In other implementations, anode electrode 125 can be electrically connected to anode-connected field plate 145 outside of the illustrated cross-section.  Anode 125 may also be referred to as a Schottky contact. 
[0024]   In the illustrated implementation, cathode 130 is electrically connected to a first via 190.  Cathode 130 may also be referred to as an ohmic contact.  First via 190 extends through third layer of insulating material 175 to a same vertical level as anode-connected field plate 145, thus acting as an extension of cathode 130.  First via 190 is also the nearest extension of cathode 130 to anode-connected field plate 145.  The side of anode-connected field plate 145 that includes bottom, first edge 170 is disposed a lateral distance d2 away from the first via 190 at the same vertical level.  In some implementations, lateral distance d2 is no greater than that needed to maintain a device-specific lateral dielectric breakdown voltage for a device-specific device lifetime. 
[0025]   In the illustrated implementation, anode 125 rests directly on upper surface of second semiconductor material 110 to make electrical contact.  Cathode 130 rests on a surface of hetereojunction 115 to provide a low resistance electrical contact to the semiconductor.  In some implementations, this penetration is deep enough such that anode 125 and/or cathode 130 contact or even pass through heterojunction 115.  As another example, in some implementations, one or more interstitial glue metal or other conductive materials are disposed between anode 125 and/or cathode 130 and one or both of semiconductor materials 105, 110.  There is a lateral distance d2 from a first edge 170 to an edge of via 190.  The lateral distance d2 may be between 1 and 8 micrometers, e.g., between 2 and 6 micrometers.  In some implementations, the thickness of fourth layer of insulating material 195 is between 0.4 and 3 micrometers, e.g., between 0.5 and 2 micrometers.  There is a lateral distance d1 from the anode to the cathode.  In some implementations, lateral distance d1 is between 1 and 5 micrometers.
[0026]   FIG. 2 is a schematic representation of cross-sectional view of a lateral-channel GaN Schottky diode 200.  In addition to semiconductor materials 205, 210, electrodes 225, 230, and cathodes via 290, GaN Schottky diode 200 includes a vertically-layered field plate structure including multiple field plates.  Second anode-connected plate 212 is electrically connected to anode electrode 225.  Second anode-connected plate 212 covers first anode-connected field plate 245.   
[0027]   In some implementations, second anode-connected plate 212 acts as a so-called "shield wrap." GaN Schottky diodes may suffer from parasitic dc-to-rf dispersion that is believed to arise at least in part due to the exchange of surface charges with the environment during the high operation.  In particular, surface states charge and discharge with relatively slow response times and high frequency operation of the GaN Schottky diode suffers.  Metallic shield wraps can mitigate or eliminate these effects by improving the shielding the surface states and preventing the exchange of surface charges.  In some implementations, second anode-connected plate 212 acts as a field plate to reduce the peak values of electric fields in GaN Schottky diode 200, e.g., the electric field between heterojunction 215 and, e.g., bottom, first edge 270 of an anode-connected field plate.  In some implementations, second anode-connected plate 212 also acts to deplete heterojunction 215 of charge carriers, as discussed further below.  In some implementations, second anode-connected plate 212 provides multiple use such as acting as two or more of a shield wrap, a field plate, and to deplete heterojunction 215.  The particular capacity of second anode-connected plate 212 in any device will be a function of any of a number of different geometric, material, and operational parameters.  Because of the possibility for second anode-connected plate 212 to perform one or more roles, it is referred to herein simply as a "anode-connected plate."
[0028]   In the illustrated implementation, second anode-connected plate 212 has a generally rectangular cross-section.  Second source-connected plate 212 includes a bottom, second edge 222.  Second edge 222 is disposed a lateral distance d10 from the first source-connected plate 245 and a vertical distance d3+d5+d6+d7 above second semiconductor material 210.  In one example, the lateral distance d10 may be in the range of 5 micrometers to 10 micrometers.  In one example, the vertical distance of d3 may be in the range of 10 nanometers to 70 nanometers, d5 may be in the range of 10 nanometers to 100 nanometers, d6 may be in the range of 0.1 micrometers to 0.3 micrometers, and d7 may be in the range of 0.25 micrometers to 1 micrometer.  Second edge 222 is vertically separated from second semiconductor material 210 by the first layer of insulating material 255, second layer of insulating material 265, third layer of insulating material 275, and fourth layer of insulating material 295.  As discussed further below, the electric field between second anode-connected plate 212 and heterojunction 115 are highest at bottom, cathode-side edge 222 under certain bias conditions. 
[0029]   Second anode-connected plate 212 can be electrically connected to anode 225 in a variety of different ways.  In other examples, anode 225 can be electrically connected to second source-connected plate 212 outside of the illustrated cross-section. 
[0030]   In the illustrated implementation, cathode 230 is electrically connected to a second via 292 by way of first via 290.  Second via 292 extends through fourth layer of insulating material 295 to a same vertical level as second anode-connected plate 212, thus acting as an extension of cathode 230.  Second via 292 by virtue of being on the same vertical level as second anode-connected plate 212, is the nearest extension of cathode 230 to second anode-connected plate 212.  The second edge 222 of second anode-connected plate 212 is disposed a lateral distance d8 away from the second via 292 at the same vertical level are covered by a fifth layer of insulating material 295.  
[0031]   In some implementations, lateral distance d8 is between 1 and 10 micrometers, e.g., between 2 and 6 micrometers.  In some implementations, second, third, fourth, and fifth layers of insulating material 265, 275, 285, 295 have a composition so that - after extended operation at specified operational parameters so that a steady state is reached - the number of charge defects per area in insulating material layers 265, 275, 285, 295 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density of insulating material layers 265, 275, 285, 295 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 215.  For example, in some implementations, the number of charge defects per area in insulating material layers 265, 275, 285, 295 is less than 20%, e.g., less than 10%, of the sheet carrier density at heterojunction 215.
[0032]   FIG. 3 is a schematic representation of cross-sectional view of a lateral channel GaN Schottky diode 300.  In addition to semiconductor materials 305, 310, electrodes 325, 330, and second via 392, GaN Schottky diode 300 includes a vertically-layered field plate structure.  First edge 370 of first anode connected field plate 332 is disposed a lateral distance d4 from the second edge 320 of anode-connected field plate 370.  Second edge 320 of second anode-connected field plate 345 is disposed a lateral distance d2+d4 towards cathode 330 from a side of anode 325 and a vertical distance d3+d5+d6 above second semiconductor material 110.  Third edge 322 of third anode-connected field plate 312 is disposed a distance d8 from second via 392.  Second edge 320 is vertically separated from second semiconductor material 310 by first layer of insulating material 355, second layer of insulating material 365, and third layer of insulating material 375.  As discussed further below, the electric field between second-anode field plate 345 and heterojunction 315 are highest at bottom, second edge 320 under certain bias conditions.
[0033]   Third anode-connected field plate 312 can be electrically connected to anode electrode 325 in a variety of different ways.  In the illustrated implementation, third cathode-connected field plate 312 is electrically connected to first anode anode-connected field plate 332. 
[0034]   In operation, GaN Schottky diodes such as the ones shown in 100, 200, 300 are switched between the ON state and the OFF state.  The GaN Schottky diodes may exhibit low onset voltages.  In many applications, it is desirable that the ON state resistance of the GaN Schottky diode be as low as practical, e.g., the power losses in the GaN Schottky diode become undesirably high and/or the GaN Schottky diode heat excessively.
[0035]   FIGs. 4A, 4B are graphs 405, 410 that illustrate the voltage and electric field at the heterojunction between the anode and the cathode of some implementations of GaN Schottky diodes in an OFF-state.  The GaN Schottky diode implementations include a higher-field plate structure (e.g., FIGs. 2, 3).  It is to be understood that graphs 405, 410 are highly schematic representations in that the voltage and electric field are a function of variety of parameters, including but are not limited to geometric parameters (including, e.g., number, dimensions, and arrangement of GaN Schottky diodes features), material parameters (including, e.g., dielectric constants of materials, material density, work functions, dopant concentration, defect concentration, surface state composition, and surface state concentration),and operational parameters (including, e.g., temperature, gate voltage, and source-drain voltage).  Moreover, even for a single device, such parameters may change over time, e.g., as the device ages or as operational states change.  The slopes of the lines, the magnitude of peaks, the number of peaks, and other characteristics will thus vary, e.g., depending on the particular device and operating conditions.  The graphs in FIG. 4A, FIG. 4B thus should be interpreted as representations for illustrative purposes.
[0036]   The graph in FIG. 4A includes a first vertical axis 410, a second vertical axis 414 and a horizontal axis 415.  First vertical axis 410 denotes voltage of the anode.  Second vertical axis denotes voltage of the cathode.  Horizontal axis 415 denotes the lateral position along the heterojunction of a GaN Schottky diode between the anode and the cathode.  
[0037]   The graph in FIG. 4B includes a vertical axis 425 and a horizontal axis 430.  Vertical position along axis 425 denotes the magnitude of the electric field.  Horizontal axis 430 denotes lateral position along the heterojunction of the GaN Schottky diode between the anode and the cathode.  Horizontal axis 415, 430 is referenced to edges 170, 320 of GaN Schottky diodes 100, 200, 300 (FIGs. 1, 2, 3) for illustrative purposes.  
[0038]   As shown with the illustrated Schottky diode in the OFF state as shown in FIG. 4A, the electric field near the anode is approximately zero.  Under the illustrated bias conditions--wherein the anode is biased to locally deplete charge carriers from the heterojunction--the electrical impedance per unit of length of the heterojunction increases in the vicinity of the anode and reaches a local maximum almost directly beneath the bottom, first edge 170 of the plate.  The localized depletion of charge carriers in the vicinity of bottom, first edge 170 of the gate gives rise to a voltage change in the vicinity 445 and a local maximum 450 in the electric field.  
[0039]   Under the illustrated parameters, the depletion of the charge carriers from the heterojunction by the anode-connected field plate also decrease moving toward the cathode or charge carriers increase moving toward the cathode until the heterojunction becomes essentially conductive in the vicinity 445 of the cathode and is found at a voltage that approximately equals the cathode voltage VC 414.  Accordingly, the electric field 425 value approaches zero at the end of horizontal axis 430.  The entire potential difference between the source and the VAC is supported across the lateral length of the heterojunction and the GaN Schottky didoe is in an OFF (non-conductive) state.  As discussed above, FIGs. 4A, 4B are schematic representations for didactic, illustrative purposes.  Other GaN Schottky diodes under other operational conditions may support the potential difference between the anode and the cathode in other ways, including having additional or fewer peaks, peaks with different slopes, and peaks of different peaks, as well as other characteristics.  
[0040]   FIGs. 5A, 5B are graphs 505, 510 that represent the voltage and electric field at the heterojunction between the anode and the cathode of some implementations of GaN Schottky diodes in an ON-state.  The GaN Schottky diode implementations can include a single field plate structure (e.g., FIG. 1) or higher-field plate structures (e.g., FIGs. 2, 3).  Graphs 505, 510 are representations of the voltage and electric field for one variety of parameters, and may change over time.
[0041]   The graph in FIG. 5A includes a first vertical axis 510, second vertical axis 514 and a horizontal axis 512.  First vertical axis 510 denotes voltage of the anode.  Second vertical axis 514 denotes voltage of the cathode.  Horizontal axis 512 denotes position denotes along the heterojunction of a GaN Schottky diode between the anode and the cathode.  
[0042]   The graph in FIG. 5B includes a vertical axis 525 and a horizontal axis 530.  Vertical axis 525 denotes the magnitude of the electric field.  Horizontal axis 530 denotes position along the heterojunction of the GaN Schottky diode between the anode and the cathode.  Lateral position along horizontal axis 515, 530 is referenced to edges 170, 320 of GaN Schottky diode s 100, 200, 300 (FIGs. 1, 2, 3) for illustrative purposes.  
[0043]   In the ON state under the illustrated geometric, material, and operational parameters, the heterojunction is conductive and the anode and the cathode are at essentially the same voltage.  Even under the illustrated parameters, the heterojunction does however have a finite, non-zero resistance and the anode voltage and the cathode voltage are not identical.  For illustrative purposes, voltage 520 is represented with a slight but uniformly rising slope and electric field 540 with a minimal but uniform non-zero value, as would be the case if the heterojunction had an ideally uniform resistivity over the entire channel length.  This is not necessarily the case.  For example, the finite resistivity of the heterojunction may vary with lateral position due to localized variations in contact potentials, carrier density, defect density, and/or other parameters despite being conductive.  
[0044]   As another example, the current at the heterojunction may become space charge limited under certain geometric, material, and operational parameters, e.g., if the number of carriers at the heterojunction is relatively low in comparison with the current that would be conducted by an ideal conductor.  A relatively higher potential difference between the anode and the cathode and electric field could result.  
[0045]   As discussed above, FIGs. 5A, 5B are thus also schematic representations for didactic, illustrative purposes.  The vertical position of voltage 520 along axis 510 will depend upon the deployment of the GaN Schottky diode, e.g., whether the GaN Schottky diode is deployed on the high side or low side of a load.
[0046]   FIG. 6 is a graph that schematically represents the electric field at the heterojunction between the anode and the cathode of some implementations of GaN Schottky diodes in an OFF-state for fixed anode potential but a variety of different discrete cathode potentials.  The graph is a highly schematic representation that is presented for didactic, illustrative purposes.  The GaN Schottky diode implementations include a single-field plate structure (e.g., FIG. 1) or higher-field plate structures (e.g., FIGs. 2, 3).  
[0047]   Graph includes a vertical axis 610 and a horizontal axis 612.  Vertical position along axis 610 denotes the magnitude of the electric field.  Horizontal axis 612 denotes lateral position along the heterojunction of the GaN Schottky diode between the anode and the cathode.  Lateral position along horizontal axis 612 is referenced to edges 370, 270, 320, 222, and 322 of GaN Schottky diodes 200, 300 (FIGs. 2, 3) for illustrative purposes.  
[0048]   Similar to FIG. 4, the magnitude of the electric field rises due to the presence of the edges of the anode-connected field plates.  A local maximum of the electric field occurs associated with edges respectively.  For example, a first local maximum 640 in the electric field occurs due to the presence of the first anode connected plate edge 370.  A second local maximum 650 occurs due to the presence of the second anode-connected plate edge 270, 320.  A third local maximum 660 occurs due to the presence of the third anode-connected plate edge 222, 322.  Lines 632, 634,636, 638 represent fixed anode potential but a variety of different discrete cathode potentials.  Thus lines 632-638 start at approximately the same starting point, but have discrete cathode potentials.  The discrete cathode potential however exhibit similar behavior at each anode-connected field plate.
[0049]   The potential difference between the anode and the cathode is supported across the lateral length of the heterojunction in the OFF state.  Under the illustrative parameters, bottom, second edge 222 of second anode-connected plate 210 also depletes of the charge carriers from the heterojunction and gives rise to an electric field near second edge 222.  The geometric and material properties of the GaN Schottky diode can thus be tailored so that--for common operational conditions--a portion of the heterojunction in vicinity of the cathode is depleted due to the vertically-oriented voltage difference between the heterojunction and second anode-connected plate 210.  One example of such operational conditions are, e.g., within 150 degrees Celsius of room temperature, or within 125 degrees Celsius of room temperature.  
[0050]   By tailoring the geometric and material properties in this way, the potential difference and hence electric field between the heterojunction and second anode-connected plate 210 can be reduced while the device is in the OFF state.  In particular, because some portion of the potential difference between the anode and the cathode is dropped along heterojunction 115 in vicinity 455 of the cathode, the full potential difference between the anode and the cathode is not applied between second anode-connected plate 210 and the portion of heterojunction 115 that underlies second anode-connected plate 210.  Instead, a lower potential difference exists which, e.g., reduces the likelihood of charge injection into intervening insulating material(s) and/or dielectric breakdown.
[0051]   In some implementations, GaN Schottky diodes have geometric and material properties that are tailored to operate at least the maximum specified potential difference between the anode and the cathode between the heterojunction and second anode-connected plate 210 for at least short periods of time.  In particular, although GaN Schottky diodes may spend a relatively large percentage of their operational lifetimes in the OFF state, potentials approaching the maximum operational potential difference between the anode and the cathode may transiently appear between the heterojunction and first anode-connected plate 245 during switching.  In one example, it is noted that the depletion and reaccumulation processes at the heterojunction may not occur uniformly along the entire lateral length of the heterojunction.  For example, in the context of switching between an OFF state and an ON state, a portion of heterojunction 115 in vicinity 445 may (re-) accumulate charge more rapidly than other portions of heterojunction 115.  In this case, heterojunction could become conductive in the vicinity 445 before other portions of heterojunction 115.  During this transient state, the cathode voltage could extend into vicinity 445 and the entire potential difference between the anode and the cathode would be supported between the second anode-connected plate 210 and underlying portion of the heterojunction 115.
[0052]   FIG. 7 describes a method to fabricating the GaN Schottky diode in the present disclosure.  In block 702, a semiconductor layer is deposited on the substrate.  In one example, the semiconductor layer may comprise of any of the materials listed in FIGs. 1-3, while the substrate may comprise of any of the materials listed in FIGs. 1-3.  Process 700 proceeds to block 704.  In block 704, one or more passivation layers may be deposited on the semiconductor layer.  Process 700 proceeds to block 706.  In block 706, ohmic contacts are formed by recess etching, metal depositing, and metal patterning.  The ohmic contacts go through the passivation layer and is in contact with the two-dimensional electron gas.  Process 700 proceeds to block 708.  In block 708, the Schottky contacts are formed.  The Schottky contacts are in contact with the top surface of the insulation layer such example as in FIG.1, FIG. 2, FIG. 3 respectively.  Process 700 proceeds to block 710.  In block 710, one or more field plates may be patterned on one or more passivation layers.  Process 700 proceeds to block 712.  In block 712, an encapsulation layer is deposited on top most passivation layer.  
[0053]   A number of implementations have been described.  Nevertheless, it is to be understood that various changes are to be made.  For example, although the illustrated implementations are for lateral-channel GaN Schottky diode, the same techniques can be applied to vertical-channel GaN Schottky diodes provided that a vertical heterojunction can be formed.  
[0054]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0055]   These modifications can be made to examples of the invention in light of the above detailed description.  The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims.  Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation.  The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
CLAIMS
What is claimed is:
1.  A diode, comprising:
a two-dimensional electron gas formed in a heterojunction defined at an interface between first and second semiconductor material layers;
first and second layers of insulating material disposed on the second semiconductor layer;
a first and second electrodes disposed in the second layer of insulating material, wherein the first electrode disposed a first lateral distance from the second electrode, wherein the first electrode is coupled to the second semiconductor material layer through the first layer of insulating material, wherein the second electrode is coupled to the heterojunction through the first layer of insulating material and the second layer of insulating material;
third and fourth layers of insulating material disposed on the second insulating layer;
a first via disposed in the fourth layer of insulating material and coupled to the second electrode through the third layer of insulating material; and
a first field plate disposed in the fourth layer of insulating material, wherein an edge of the first field plate laterally extends towards first via in the fourth layer of insulating material, wherein the first via and is separated in the fourth layer of insulating material by a second lateral distance from an edge of the first via, wherein the first field plate is coupled to the first electrode through the third layer of insulating material.
2.  The diode of claim 1 wherein the first field plate is vertically separated from the second semiconductor material layer by the first layer of insulating material, the second layer of insulating material, and the third layer of insulating material.
3.  The diode of claim 1 wherein the first electrode is a Schottky contact of the diode and wherein the second electrode is an ohmic contact of the diode.
4.  The diode of claim 1 wherein the first electrode is an anode of the diode and wherein the second electrode is a cathode of the diode.
5.  The diode of claim 4 wherein the first field plate is a first anode connected field plate.
6.  The diode of claim 5 wherein the first field plate has a rectangular cross-section.
7.  The diode of claim 1 wherein the first semiconductor material layer comprises at least one of GaN, InN, Aln, AlGaN, InGaN, or AlIn-GaN.
8.  The diode of claim 1 wherein the second semiconductor material layer comprises at least one of AlGaN, GaN, InN, Aln, InGaN, or AlIn-GaN.
9.  The diode of claim 1 wherein the second semiconductor material layer comprises compound semiconductors containing arsenic including at least one of GaAs, InAs, AlAs, InGaAs, AlGaAs, or InAlGaAs. 
10.  The diode of claim 1 wherein the first and second electrodes comprise a metal including at least one of Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, or TiAlPtAu.
11.  The diode of claim 1 wherein the first layer of insulating material is a gate insulator comprising a dielectric material including at least one of aluminum oxide (Al2O3), zirconium dioxide (ZrO2), aluminum nitride (AlN), hafnium oxide (HfO2), silicon dioxide (SiO2), silicon nitride (Si3N4), or aluminum silicon nitride (AlSiN).
12.  The diode of claim 1 further comprising:
a fifth layer of insulating material disposed on the fourth insulating layer;
a second via disposed in the fifth layer of insulating material and coupled to the first via through the fourth layer of insulating material; and
a second field plate disposed in the fifth layer of insulating material, wherein an edge of the second field plate laterally extends towards the second via in the fifth layer of insulating material, wherein an edge of the second field plate is separated in the fifth layer of insulating material by a third lateral distance from an edge of the second via, wherein the second field plate is coupled to the first field plate through the fourth layer of insulating material.
13.  The diode of claim 12 wherein the edge of the second field plate laterally extends towards the second via a fourth lateral distance greater than second lateral distance such that a sum of the third lateral distance and the fourth lateral distance is equal to the second lateral distance.
14.  The diode of claim 12 further comprising a third field plate disposed in the third layer of insulating material, wherein an edge of the third field plate laterally extends towards the first via in the third layer of insulating material, wherein an edge of the third field plate is a fourth lateral distance from the edge of the first field plate such that a sum of the second lateral distance and the fourth lateral distance is equal to a total lateral distance from the edge of the third field plate to the first via.
15.  A method for fabricating a lateral Schottky diode, comprising:
depositing semiconductor material layers on a substrate to form a two-dimensional electron gas in a heterojunction defined at an interface between the semiconductor material layers;
depositing passivation layers on semiconductor layers;
etching openings the passivation layers and the second semiconductor layers;
forming an ohmic contact of the lateral Schottky diode, wherein the ohmic contact is coupled to the heterojunction through one of the passivation layers and one of the semiconductor layers;
forming a Schottky contact of the lateral Schottky diode, wherein the Schottky contact is coupled to said one of the semiconductor layers through said one of the passivation layers;
patterning one or more field plates in the passivation layers, wherein the field plates are coupled to the Schottky contact, wherein each one of said one or more field plates are vertically separated by a respective passivation layer, wherein each of the one or more field plates laterally extend from the Schottky contact to the ohmic contact; and
depositing an encapsulation layer on a top most passivation layer.
16.  The method for fabricating a lateral Schottky diode of claim 15 wherein a first semiconductor material layer comprises at least one of GaN, InN, Aln, AlGaN, InGaN, or AlIn-GaN.
17.  The method for fabricating a lateral Schottky diode of claim 15 wherein a second semiconductor material layer comprises at least one of AlGaN, GaN, InN, Aln, InGaN, or AlIn-GaN.
18.  The method for fabricating a lateral Schottky diode of claim 15 wherein a second semiconductor material layer comprises compound semiconductors containing arsenic including at least one of GaAs, InAs, AlAs, InGaAs, AlGaAs, or InAlGaAs. 
19.  The method for fabricating a lateral Schottky diode of claim 15 wherein at least one of the ohmic contact or Schottky contact comprises a metal including at least one of Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, or TiAlPtAu.
20.  The method for fabricating a lateral Schottky diode of claim 15 wherein a first layer of insulating material is a gate insulator comprising a dielectric material including at least one of aluminum oxide (Al2O3), zirconium dioxide (ZrO2), aluminum nitride (AlN), hafnium oxide (HfO2), silicon dioxide (SiO2), silicon nitride (Si3N4), or aluminum silicon nitride (AlSiN).
ABSTRACT OF THE DISCLOSURE
A diode includes a two-dimensional electron gas formed in a heterojunction defined between first and second semiconductor material layers.  First and second layers of insulating material are disposed on the second semiconductor layer.  First and second electrodes are disposed in the second layer of insulating material.  The first electrode is coupled to the second semiconductor material layer.  The second electrode is coupled to the heterojunction.  Third and fourth layers of insulating material are disposed on the second insulating layer.  A first via is disposed in the fourth layer of insulating material and coupled to the second electrode.  A first field plate is disposed in the fourth layer of insulating material.  An edge of the first field plate laterally extends towards first via.  The first via is separated from an edge of the first via.  The first field plate is coupled to the first electrode.
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