(57)【要約】【課題】製造コストの増大を招くことなく、より高い転位低減効果が得られるようにする。【解決手段】歪超格子層１０２は、基板１０１とは異なる格子定数とされた第１半導体層１２１、および基板１０１と同じ格子定数とされた第２半導体層１２２が互いに交互に積層され、緩和している。歪超格子層１０２における第１半導体層１２１の合計の厚さは、第１半導体層１２１の臨界膜厚を超えた厚さとされている。また、基板１０１よりデバイス層１０３の方が格子定数が大きい場合は、第１半導体層１２１はデバイス層１０３より大きな格子定数とされている。一方、基板１０１よりデバイス層１０３の方が格子定数が小さい場合は、第１半導体層１２１は基板１０１より小さな格子定数とされている。【選択図】  図１
2017112198.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された歪超格子構造の歪超格子層と、
前記歪超格子層の上に形成された半導体からなるデバイス層と
を備え、
前記歪超格子層は、前記基板とは異なる格子定数とされた第１半導体層および前記基板と同じ格子定数とされた第２半導体層が互いに交互に積層されて緩和し、
前記第１半導体層および前記第２半導体層の各々は臨界膜厚以下とされ、
前記歪超格子層における前記第１半導体層の合計の厚さは、前記第１半導体層の臨界膜厚を超えた厚さとされ、
前記基板より前記デバイス層の方が格子定数が大きい場合は、前記第１半導体層は前記デバイス層より大きな格子定数とされ、
前記基板より前記デバイス層の方が格子定数が小さい場合は、前記第１半導体層は前記基板より小さな格子定数とされている
ことを特徴とする半導体積層構造。
【請求項２】
請求項１記載の半導体積層構造において、
前記基板より前記デバイス層の方が熱膨張係数が大きい場合は、前記歪超格子層の平均格子定数は前記基板より大きな格子定数とされ、
前記基板より前記デバイス層の方が熱膨張係数が小さい場合は、前記歪超格子層の平均格子定数は前記基板より小さな格子定数とされている
ことを特徴とする半導体積層構造。
【請求項３】
請求項１または２記載の半導体積層構造において、
前記歪超格子層は、前記デバイス層の格子定数に合わせて緩和されていることを特徴とする半導体積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体結晶が積層した半導体積層構造に関する。
【背景技術】
【０００２】
半導体は、電子デバイスや光デバイスの材料として用いられている。デバイスとして利用される半導体の多くは層構造とされている。このように用いられる半導体層は、母材となる半導体やサファイアなどの基板上に、結晶成長装置を用いて結晶成長させることで形成している。
【０００３】
元来、結晶成長は、基板に対して格子整合するように行われてきたが、サファイア基板上へのＧａＮの成長やＳｉ基板上への化合物半導体成長など、格子不整合系の成長も行われるようになってきている。
【０００４】
格子不整合系の結晶成長では、多くの場合バッファ層を用い、このバッファ層に格子緩和を伴う成長となり、電子・光デバイスを形成する上では、格子緩和するバッファ層の格子緩和率の制御が重要となる（非特許文献１参照）。
【０００５】
また、格子不整合系の成長で高品質な電子・光デバイスを形成する上では、格子不整合に伴う貫通転位密度を低減することが重要となる。
【０００６】
例えば、結晶成長後に熱処理を行うことで、貫通転位密度を低減させる技術がある（非特許文献２，非特許文献３参照）。また、基板層とデバイス層の間に歪超格子構造を導入することで、貫通転位密度を低減させる技術が提案されている（非特許文献４，非特許文献５参照）。
【０００７】
しかしながら、熱処理により貫通転位密度を低減させる技術では、一般に数時間に及ぶ処理や別途急速加熱炉を準備する必要があり、生産性の低下が問題となっている。
【０００８】
また、歪超格子構造を導入する技術では、格子定数を変化させる層（バッファ層）と転位密度を低減させる効果を持つ層を別個に用いるため（非特許文献４，非特許文献５参照）、結晶成長層の厚さが数ミクロン単位となる。このように厚い結晶層の成長においては、成長時間に換算して数時間単位で増大することによる生産性の悪化などの課題があった。
【０００９】
ところで、歪超格子構造による転移抑制技術には、歪超格子構造の各層で逆方向の応力を受ける層構成とし、超格子全体としては格子歪を与えない構成（歪相殺型）とする技術がある。この技術では、超格子構造の各層間において層の平面方向に転位を伝播させる中で、異なる層では異なる方向に転位を伝播させることで転位同士の相互作用による転位対消滅効果を利用している。この技術では、転位密度が少なくなると、相互作用の相手が少なくなり、転位密度の低減効果が減少してしまう（非特許文献８参照）。
【００１０】
また、歪超格子構造による転移抑制技術として、歪超格子構造を、応力を受ける層と応力を受けない層との繰り返しで構成し、超格子全体としては圧縮応力を受ける構成（歪蓄積型）とする技術がある。この技術では、超格子構造の各層間において層の平面方向の一方向に転位を伝播させることで、転位を厚さ方向に伝播させないようにする転位の掃き出し効果により、転位密度の低減を実現している。この技術では、孤立した転位でも転位消滅が可能であり、転位密度が減少した状態でも転位低減効果が持続する（非特許文献８参照）。
【００１１】
しかしながら、歪蓄積型の構成において、転位低減の効果を狙って歪超格子構造を積層し続けていくと、歪の蓄積に起因した格子緩和が生じる。一般に、格子定数を変化させる層の上に転位を低減させる層を別途設ける場合には、この格子緩和による新たな格子定数変化は、所望の格子定数の半導体層が得られないため、格子緩和が生じない範囲でしか積層されていない。このため、転位の掃き出し効果を持続させ続けることが困難であった。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】D. Lee, et al., "Characterization of metamorphic InxAl1-xAs/GaAs buffer layers using reciprocal space mapping", Journal of Applied Physics, vol.101, 063523, 2007.
【非特許文献２】T. Sasaki, et al., "Effects of thermal cycle annealing on reduction of defect density in lattice-mismatched InGaAs solar cells", Physica B 376-377, pp.626-629, 2006.
【非特許文献３】M. Yamaguchi, et al., "Defect reduction effects in GaAs on Si substrates by thermal annealing", Appl. Phys. Lett., vol.53, no.23, pp. 2293-2295, 1988.
【非特許文献４】M. Tang, et al., "1.3-μm InAs/GaAs quantum-dot lasers monolithically grown on Si substrates using InAlAs/GaAs dislocation filter layers", Optics Express, vol.22, no.10, pp.11528-11535, 2014.
【非特許文献５】I. J. Fritz, et al., "Electrical and optical studies of dislocation filtering in InGaAs/GaAs strained-layer superlattices", Appl. Phys. Lett., vol.53, no.12, pp.1098-1110, 1988.
【非特許文献６】S.Ma et al., "Strain-compensation measurement and simulation of InGaAs/GaAsP multiple quantum wells by metal organic vapor phase epitaxy using wafer-curvature", Journal of Applied Physics, vol.110, no.11, 113501, 2011.
【非特許文献７】A. Ohtake, et al., "Strain Relaxation in InAs/GaAs(111)A Heteroepitaxy", Physical Review Letters, vol.84, no.20, pp.4665-4668, 2000.
【非特許文献８】前田 康二、山下 善文、「剛性率変調多層膜による転位フィルター効果」、日本金属学会会報、第３１巻、第９号、８２０−８２２頁、１９９２年。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、従来では、生産性が低く製造コストの増大が問題となり、また、より高い転位低減効果が得られていないという問題があった。
【００１４】
本発明は、以上のような問題点を解消するためになされたものであり、製造コストの増大を招くことなく、より高い転位低減効果が得られるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る半導体積層構造は、基板の上に形成された歪超格子構造の歪超格子層と、歪超格子層の上に形成された半導体からなるデバイス層とを備え、歪超格子層は、基板とは異なる格子定数とされた第１半導体層および基板と同じ格子定数とされた第２半導体層が互いに交互に積層されて緩和し、第１半導体層および第２半導体層の各々は臨界膜厚以下とされ、歪超格子層における第１半導体層の合計の厚さは、第１半導体層の臨界膜厚を超えた厚さとされ、基板よりデバイス層の方が格子定数が大きい場合は、第１半導体層はデバイス層より大きな格子定数とされ、基板よりデバイス層の方が格子定数が小さい場合は、第１半導体層は基板より小さな格子定数とされている。
【００１６】
上記半導体積層構造において、基板よりデバイス層の方が熱膨張係数が大きい場合は、歪超格子層の平均格子定数は基板より大きな格子定数とされ、基板よりデバイス層の方が熱膨張係数が小さい場合は、歪超格子層の平均格子定数は基板より小さな格子定数とされていれば、基板反りが抑制できる。
【００１７】
上記半導体積層構造において、歪超格子層は、デバイス層の格子定数に合わせて緩和されているとよい。
【発明の効果】
【００１８】
以上説明したことにより、本発明によれば、製造コストの増大を招くことなく、より高い転位低減効果が得られるようになる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態１における半導体積層構造の構成を示す構成図である。
【図２】図２は、実施の形態１における歪超格子層１０２およびデバイス層１０３を成長する過程における基板１０１の曲率変化の測定結果を示す特性図である。
【図３】図３は、シリコンからなる基板２０１の上に、ＧａＡｓからなる半導体層２０２を形成した場合の基板反りについて説明するための説明図である。
【図４】図４は、本発明の実施の形態２における半導体積層構造の構成を示す構成図である。
【図５】図５は、ＧａＡｓ基板４０１の上にＧａＡｓとＩｎＧａＡｓとの歪超格子層４０２を形成した場合の基板反りについて説明するための説明図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図を参照して説明する。
【００２１】
［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における半導体積層構造の構成を示す構成図である。図１では、断面を模式的に示している。この半導体積層構造は、基板１０１の上に形成された歪超格子構造の歪超格子層１０２と、歪超格子層１０２の上に形成された半導体からなるデバイス層１０３とを備える。デバイス層１０３は、電子・光デバイスなどを形成するための半導体による層である。デバイス層１０３は、基板１０１とは異なる格子定数となっている。
【００２２】
上述した構成において、歪超格子層１０２は、基板１０１とは異なる格子定数とされた第１半導体層１２１、および基板１０１と同じ格子定数とされた第２半導体層１２２が互いに交互に積層されている。また、歪超格子層１０２は、緩和（格子緩和）している。歪超格子層１０２は、デバイス層１０３の格子定数に合わせて緩和されている。
【００２３】
ここで、歪超格子層１０２における第１半導体層１２１の合計の厚さは、第１半導体層１２１の臨界膜厚を超えた厚さとされている。なお、第１半導体層１２１および第２半導体層１２２の各々は臨界膜厚以下とされている。
【００２４】
また、基板１０１よりデバイス層１０３の方が格子定数が大きい場合は、第１半導体層１２１はデバイス層１０３より大きな格子定数とされている。この構成においては、歪超格子層１０２の平均格子定数は、デバイス層１０３より大きな格子定数となる。一方、基板１０１よりデバイス層１０３の方が格子定数が小さい場合は、第１半導体層１２１は基板１０１より小さな格子定数とされている。この構成においては、歪超格子層１０２の平均格子定数は、基板１０１より小さな格子定数となる。なお、デバイス層１０３が接する歪超格子層１０２の最上層は、第１半導体層１２１となっているとよい。
【００２５】
なお、平均格子定数ａavは歪超格子のｉ番目の層における格子定数をａi、膜厚をｄiとして、以下の式（１）により表されるものとする。
【００２６】
【数１】
2017112198.tif 000003
【００２７】
歪超格子層１０２は、応力を受ける層である第１半導体層１２１と、応力を受けない層である第２半導体層１２２との繰り返しで構成され、歪超格子全体としては圧縮応力を受ける歪蓄積型の転移抑制構造である。歪超格子層１０２は、転位の掃き出し効果により転位密度を低減する。転位対消滅による歪相殺型の歪超格子に比較し、転位が少ない状態でも転位低減の効果が見込める（非特許文献８参照）。
【００２８】
ところで、歪蓄積型の歪超格子構造は、歪超格子に歪を蓄積させ続けていくと、応力を受ける層の総厚が臨界膜厚を超えた段階で結晶の格子定数が変化するため、例えばＳｉ基板上に、デバイス層としてＧａＡｓ層を得る場合など、一般には、応力を受ける層の総厚は、臨界膜厚を超えない程度に限定されてきた。
【００２９】
これに対し、応力を受ける層の総厚をあえて臨界膜厚を超えた厚さとすれば、歪超格子による転位掃き出し効果が持続されるとともに、格子定数を積極的に変化させる層とすることが可能となる。また、応力を受ける層の総厚を臨界膜厚を超えた厚さとすることで、応力を受ける層の数を増やして歪超格子構造をより厚くすれば、転位掃き出し効果をより高くすることができ、転位密度をより低減させることが可能となる。
【００３０】
実施の形態１における半導体積層構造において、基板１０１とは格子定数が異なる第１半導体層１２１の層数を増やしていくと、複数の第１半導体層１２１の合計の厚さが、第１半導体層１２１を構成する半導体の臨界膜厚を超えた状態から、歪超格子層１０２の上面における平面方向の格子定数（面内格子定数）が、基板１０１の格子定数から歪超格子層１０２の平均格子定数に向けて変化していく。これは、歪超格子構造を取らない単層膜を成長した場合（例えば非特許文献７）と同様である。
【００３１】
複数の第１半導体層１２１の合計を臨界膜厚を超えて形成し、歪超格子層１０２面内格子定数がデバイス層１０３で要求される格子定数に達した時点まで歪超格子層１０２を形成する。これにより、転位密度を抑制しつつ、格子定数を変化させる半導体結晶構造が実現できる。
【００３２】
例えば、基板１０１を主表面の面方位を（１００）としたＧａＡｓから構成し、デバイス層１０３をＩｎ0.04Ｇａ0.96Ａｓから構成する場合を考える。この場合、第１半導体層１２１は、Ｉｎ0.15Ａｌ0.85Ａｓから構成して総厚１０ｎｍとし、第２半導体層１２２は、ＧａＡｓから構成して層厚１０ｎｍとすればよい。ＧａＡｓは、格子定数が０．５６５３３ｎｍであり、Ｉｎ0.04Ｇａ0.96Ａｓは、格子定数が０．５６０９５ｎｍであり、Ｉｎ0.15Ａｌ0.85Ａｓは、格子定数が０．５７２０６８ｎｍである。
【００３３】
従って、上記構成では、基板１０１よりデバイス層１０３の方が格子定数が大きい場合であり、第１半導体層１２１はデバイス層１０３より大きな格子定数とされている状態である。なお、第２半導体層１２２は、基板１０１と同じ格子定数とする層であり、この場合、デバイス層１０３より小さな格子定数となる。上記構成とした歪超格子層１０２の平均格子定数は、積層数を適宜に設定すれば、式（１）より、０．５６８７０ｎｍとすることができる。
【００３４】
ここで、積層数（繰り返し）の増加による歪超格子層１０２における平均格子定数の変化は、成長中における基板１０１の曲率変化により評価できる。以下、歪超格子層１０２およびデバイス層１０３を成長する過程における基板１０１の曲率変化を測定し、歪超格子層１０２における格子定数の変化を評価した。図２は、歪超格子層１０２およびデバイス層１０３を成長する過程における基板１０１の曲率変化の測定結果を示す特性図である。
【００３５】
なお、歪超格子層１０２およびデバイス層１０３の成長は、公知の有機金属気相成長法により実施した。Ｇａの原料にはトリエチルガリウム（ＴＥＧ）を用い、Ｉｎの原料にはトリメチルインジウム（ＴＭＩ）を用い、Ａｌの原料にはトリメチルアルミニウム（ＴＭＡ）が用い、Ａｓの原料にはアルシン（ＡｓＨ3）を用い、成長室内の圧力は９８０６．６５〜９８０６６．５Ｐａとし、成長温度は７００℃程度とした。
【００３６】
半導体層を成長している基板の曲率Ｋは、以下の式（２）により求めることができる（非特許文献６参照）。
【００３７】
【数２】
2017112198.tif 000004
【００３８】
なお、基板のある温度における格子定数をａs0、基板の熱膨張係数をａs，基板厚をｈs，Ｅs、基板のヤング率をＥsとしている。また、成長している半導体層の格子定数をａf、成長している半導体層の熱膨張係数をαfとし、成長している半導体層の膜厚をｈfとし、成長している半導体層のヤング率をＥfとし、成長時の温度と室温との差をΔＴ、格子緩和率をＲとしている。
【００３９】
式（２）から分かる通り、平均格子定数、平均ヤング率、平均熱膨張係数が一定の歪超格子層を成長していくと、格子緩和率Ｒが０の時には、厚さ（成長時間）に対して線形に曲率Ｋが変化していくことが分かる。このとき、歪超格子層の面内格子定数はＧａＡｓ基板と同じ０．５６５３３ｎｍである。
【００４０】
実施の形態１における歪超格子層１０２においても、図２に示すように、成長初期においては緩和率が直線的に変化している。これに対し、歪超格子層１０２の成長途中で曲率変化の傾きが変化する。これは、この時点で格子緩和が生じ、歪超格子層１０２の面内格子定数が、ＧａＡｓからなる基板１０１の格子定数０．５６５３３ｎｍから変化していることを表している。
【００４１】
以上のように、格子緩和が生じた後、面内格子定数がデバイス層１０３のＩｎ0.04Ｇａ0.96Ａｓの格子定数に合致するまで歪超格子層１０２を積層する。このようにして歪超格子層１０２を成長した後に、デバイス層１０３のＩｎ0.04Ｇａ0.96Ａｓを成長する。
【００４２】
図２に示すように、Ｉｎ0.04Ｇａ0.96Ａｓからなるデバイス層１０３の成長中には、曲率はほぼ変化しない。これは式（２）から分かるように、歪超格子層１０２の上に積層されるデバイス層１０３の格子定数と、デバイス層１０３に下部の歪超格子層１０２の面内格子定数が合致していることを表している。
【００４３】
上述では、式（２）を用いて格子定数変化を制御・評価したが、本発明の構造を実現する手法はこれに限らない。
【００４４】
また、上述では、第１半導体層１２１をＩｎ0.15Ａｌ0.85Ａｓから構成し、第２半導体層１２２をＧａＡｓから構成し、各々の厚さを１０ｎｍとしたが、これらの条件に限るものではない。また、歪超格子を形成する材料の数も２種類以上であれば良い。
【００４５】
また、上述では、同一の格子定数とした第１半導体層による１つの歪超格子層を用いるようにしたが、これに限るものではない。各々の第１半導体層の格子定数が異なる複数の歪超格子層を積層して用いるようにしてもよい。複数の歪超格子層においては、基板から離れる歪超格子層ほど、第１半導体層と基板との格子定数差が大きくなるようにすればよい。
【００４６】
［実施の形態２］
次に、本発明の実施の形態２について説明する。上述した実施の形態１では、基板，歪超格子層、デバイス層の間に、ほぼ熱膨張差がない構成の場合について説明した。これに対し、例えば、基板とデバイス層との間に熱膨張差がある場合、基板に反りが発生する。異種基板上への成長となる格子不整合系の結晶成長においては、材料間に生じる熱膨張係数差による基板の反りも問題となる。基板の反りは、基板面内の半導体混晶組成の均一性劣化や、デバイス加工中の半導体露光装置での均一性の劣化を生じさせる。
【００４７】
例えば、図３に示すように、シリコンからなる基板２０１の上に、ＧａＡｓ系材料（例えばＧａＡｓ）からなる半導体層２０２を成長する場合を考える。基板２０１の上に半導体層２０２を成長させると、これらの間の格子定数差が約４％と大きいため、成長初期にほぼ完全に半導体層２０２が格子緩和する。これは、式（２）において、Ｒ＝０である。このため、成長温度で成長している状態では、図３の（ａ）に示すように、基板２０１の反りは発生しない。
【００４８】
しかしながら、上述した成長温度の状態より室温（例えば２５℃）まで降温すると、シリコンとＧａＡｓとの熱膨張係数差により、図３の（ｂ）に示すように、成長方向を上として下に凸の状態で基板２０１に反りが生じる。
【００４９】
上述したような基板の反りは、以下の式（３）により表される。
【００５０】
【数３】
2017112198.tif 000005
【００５１】
例えば、板厚７７５μｍの基板２０１の上に半導体層２０２を厚さ２μｍに形成した場合、成長温度から室温までの温度変化が−６００℃であるとすると、室温にしたとき基板２０１の反りは、Ｅf＝８．５９ｅ１１ｄｙｎ／ｃｍ2，Ｅs＝１３．０ｅ１１ｄｙｎ／ｃｍ2，ａf＝５．７３ｐｐｍ／Ｋ，ａs＝２．６０ｐｐｍ／Ｋであるので、Ｋ＝２４．８ｋｍ-1となる。
【００５２】
上述した基板の反りを解消するためには、基板よりデバイス層の方が熱膨張係数が大きい場合は、歪超格子層の平均格子定数は基板より大きな格子定数とし、基板よりデバイス層の方が熱膨張係数が小さい場合は、歪超格子層の平均格子定数は基板より小さな格子定数とすればよい。
【００５３】
ここで、図４に示すように、シリコンからなる基板３０１の上に、ＧａＡｓからなる半導体層３０４を形成し、この上に、層厚４０ｎｍとしたＩｎ0.15Ｇａ0.85Ａｓからなる第１半導体層３２１と層厚１０ｎｍとしたＧａＡｓからなる第２半導体層３２２とが交互に５周期積層された歪超格子層３０２を形成した半導体積層構造を検討する。Ｉｎ0.15Ｇａ0.85Ａｓの室温における格子定数は、０．５７１４１ｎｍである。上述した半導体積層構造における半導体層３０４は、完全緩和しているため、結晶成長表面における格子定数は、擬似的にＧａＡｓの格子定数として考えて良い［ａs＝ａGaAs（０．５６５３３ｎｍ）］。
【００５４】
図４に示した半導体積層構造において、ＧａＡｓとＩｎＧａＡｓは熱膨張係数が近いため、熱によるＧａＡｓとＩｎＧａＡｓとの積層構造における反りは無視して良い。このため、図５に示すように、ＧａＡｓ基板４０１の上にＧａＡｓとＩｎＧａＡｓとの歪超格子層４０２を形成すると、成長温度状態（ａ）および室温状態（ｂ）のいずれにおいても、格子定数差により上に凸となるような反りとなる。前述したようにシリコン基板の上にＧａＡｓを積層した場合、成長温度から室温にすると下に凸となるので、上述した格子定数差による上への凸は、ＧａＡｓとＳｉとの間の熱膨張係数差による基板反りを打ち消すものとなる。
【００５５】
ここで、歪超格子層３０２におけるＩｎＧａＡｓによる第１半導体層３２１（合計の厚さ２００ｎｍ）が３０％緩和した場合を考えると、式（１）を用い、歪超格子層３０２による基板反りはＫ＝−９．９ｋｍ-1となる。結果として、Ｓｉによる基板３０１上のＧａＡｓによる半導体層３０４の上に歪超格子層３０２を形成した半導体積層構造では、基板反りを１４．９ｋｍ-1まで低減することが可能となる。
【００５６】
ここで、上述した歪超格子層における緩和率Ｒは、以下の式（４）により計算される。
【００５７】
【数４】
2017112198.tif 000006
【００５８】
式（４）において、ａGaAsはＧａＡｓの格子定数、ａInGaAsは無歪状態のＩｎＧａＡｓの格子定数で、ａ’InGaAsは歪を受けた状態のＩｎＧａＡｓの面内格子定数である。上述では、歪超格子層３０２の緩和率を３０％としているので、ａ’InGaAsは、０．５６７１５ｎｍとなる。この格子定数は、例えばＩｎ0.045Ｇａ0.955Ａｓの格子定数と等しくなるので、緩和率を３０％とした歪超格子層３０２の上には、Ｉｎ0.045Ｇａ0.955Ａｓからなるデバイス層を、貫通転位密度を低減して格子整合し、かつ基板反りを抑制した状態で形成することが可能となる。
【００５９】
以上に説明したように、本発明によれば、基板とは異なる格子定数とされた第１半導体層および基板と同じ格子定数とされた第２半導体層が互いに交互に積層されて緩和し、第１半導体層の合計の厚さが、第１半導体層の臨界膜厚を超えた厚さとされた歪超格子層を用いるようにしたので、製造コストの増大を招くことなく、より高い転位低減効果が得られるようになる。
【００６０】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ＧａＡｓ系の材料を例に説明したが、窒化物半導体であっても同様である。また、歪超格子層を構成する材料は、化合物半導体によりに限るものではなく、シリコンとゲルマニウムとによる歪超格子層であってもよい。
【符号の説明】
【００６１】
１０１…基板、１０２…歪超格子層、１０３…デバイス層、１２１…第１半導体層、１２２…第２半導体層。
【図１】
2017112198.tif 000007
【図２】
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【図３】
2017112198.tif 000009
【図４】
2017112198.tif 000010
【図５】
2017112198.tif 000011