(57)【要約】【課題】  高耐圧トランジスタを用いることなく、キャパシタ部を構成するトランジスタの残留電荷やリーク電流に起因したトランジスタの破壊を防止することが可能なチャージポンプを提供する。【解決手段】  チャージポンプ１において、整流素子Ａ１〜Ａ４間の各ノードＳ１〜Ｓ３には、キャパシタ部Ｃ４およびＣ５を直列接続した直列キャパシタ部等の複数の直列キャパシタ部が接続されている。チャージポンプ１の起動時、第１の放電制御トランジスタＴ１〜Ｔ３は、ノードＳ１〜Ｓ３の電位を初期化用電源により初期化し、第２の放電制御トランジスタＴ４〜Ｔ６は、直列キャパシタ部の各キャパシタ部間のノードＮ１〜Ｎ３の電位を初期化用電源により初期化する。【選択図】図１
2017131068.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力端子と電圧出力端子との間に直列に介挿され、前記電圧出力端子から前記電圧入力端子の方向に電流が流れる複数の整流素子と、
前記複数の整流素子の隣り合った整流素子間のノードに一端が接続され、第１および第２のクロック信号のいずれかが他端に与えられる複数のキャパシタ部であって、前記複数のキャパシタ部の少なくとも一部のキャパシタ部が複数のキャパシタを直列接続してなる直列キャパシタ部である複数のキャパシタ部と、
前記複数の整流素子の隣り合った整流素子間のノードと、初期化用電源との接続を制御する第１の放電制御トランジスタと、
前記直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する第２の放電制御トランジスタと
を具備することを特徴とするチャージポンプ。
【請求項２】
前記第１の放電制御トランジスタは、前記複数の整流素子の隣り合った整流素子間のノードのうち最も前記電圧出力端子に近い電圧出力側中間ノードと前記初期化用電源との接続を制御する放電制御トランジスタを含み、
前記直列キャパシタ部は、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部を含み、
前記第２の放電制御トランジスタは、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部における複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する放電制御トランジスタを含む
ことを特徴とする請求項１に記載のチャージポンプ。
【請求項３】
前記第２の放電制御トランジスタと、前記初期化用電源との間に介挿され、前記複数のキャパシタ間のノードから前記第２の放電制御トランジスタを介して前記初期化電源に至る電流経路を遮断する電荷抜け防止トランジスタ
を具備することを特徴とする請求項１または２に記載のチャージポンプ。
【請求項４】
前記第１および第２の放電制御トランジスタを制御する信号生成手段
を具備する請求項１〜３のいずれか１の請求項に記載のチャージポンプ。
【請求項５】
前記第１および第２の放電制御トランジスタは、ＰチャネルＭＯＳＦＥＴであり、
前記信号生成手段は、前記初期化用電源よりも低電位の信号をゲートに与えて前記第１および第２の放電制御トランジスタをＯＮさせる
ことを特徴とする請求項４に記載のチャージポンプ。
【請求項６】
前記信号生成手段は、
負電圧を生成する負電圧生成手段と、
前記負電圧生成手段が生成した負電圧のレベルを変換して前記初期化用電源よりも低電位の信号として出力するレベルシフタと
を具備することを特徴とする請求項５に記載のチャージポンプ。
【請求項７】
前記信号生成手段は、前記初期化用電源よりも低電位の信号のレベルを固定して、前記第１および第２の放電制御トランジスタをＯＮとした後、前記第１および第２の放電制御トランジスタをＯＦＦとする手段を具備し、
前記信号生成手段が前記第１および第２の放電制御トランジスタをＯＦＦとした後、前記複数のキャパシタ部に前記第１および第２のクロック信号を与える
ことを特徴とする請求項５または６のいずれか１の請求項に記載のチャージポンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、負電圧を出力するチャージポンプに関する。
【背景技術】
【０００２】
図１３は、負電圧を出力するチャージポンプの構成の一例を示す回路図である。図１３に示すチャージポンプ５は、電圧入力端子に入力電圧ＶＩＮが与えられ、電圧出力端子から出力電圧ＶＢＢを出力する。入力電圧ＶＩＮのレベルは、低電位電源電圧ＶＳＳのレベルと等しい。図１３に示すように、チャージポンプ５は、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）により構成された整流素子Ａ１〜Ａ４と、Ｐチャネルトランジスタにより構成されたキャパシタ部Ｃ１〜Ｃ３と、信号生成回路１００とを有する。信号生成回路１００は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳにより動作し、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥＮに応じた互いに逆相のクロック信号ＰＨ１およびＰＨ２を生成する。この例において、クロック信号ＣＬＫ、ＰＨ１およびＰＨ２とクロックイネーブル信号ＣＬＫＥＮのＨレベルは高電位電源電圧ＶＤＤのレベルであり、Ｌレベルは低電位電源電圧ＶＳＳ（＝０Ｖ）のレベルである。
【０００３】
電圧入力端子と電圧出力端子の間には、Ｐチャネルトランジスタにより構成された整流素子Ａ１〜Ａ４が直列に介挿されている。各整流素子Ａ１〜Ａ４を構成するＰチャネルトランジスタのＮウェルは各々独立しており、各Ｎウェルには高電位電源電圧ＶＤＤが供給される。そして、整流素子Ａ１を構成するＰチャネルトランジスタのゲートおよびドレインは電圧入力端子に接続され、ソースは整流素子Ａ２を構成するＰチャネルトランジスタのゲートおよびドレインに接続され、整流素子Ａ２を構成するＰチャネルトランジスタのソースは、整流素子Ａ３を構成するＰチャネルトランジスタのゲートおよびドレインに接続され、…という具合に、各整流素子Ａ１〜Ａ４は直列接続されている。そして、最終段の整流素子Ａ４を構成するＰチャネルトランジスタのソースは電圧出力端子に接続されている。各整流素子Ａ１〜Ａ４は、各々を構成するＰチャネルトランジスタのゲートおよびドレインとソースとの間の電圧がＰチャネルトランジスタの閾値Ｖｔｈを越えたときにＯＮとなり、電圧出力端子から電圧入力端子に向かう電流を流す。
【０００４】
キャパシタ部Ｃ１〜Ｃ３を構成するＰチャネルトランジスタのＮウェルは各々独立しており、各々には高電位電源電圧ＶＤＤが与えられる。これらのＰチャネルトランジスタは、ソース、ドレインを一方の電極、ゲートを他方の電極とするキャパシタとして機能する。ここで、キャパシタ部Ｃ１を構成するＰチャネルトランジスタのソース、ドレインは、整流素子Ａ１およびＡ２間のノードＳ１に接続され、同Ｐチャネルトランジスタのゲートは信号生成回路１００に接続され、クロック信号ＰＨ１が与えられる。また、キャパシタ部Ｃ２を構成するＰチャネルトランジスタのソース、ドレインは、整流素子Ａ２およびＡ３間のノードＳ２に接続され、同Ｐチャネルトランジスタのゲートは信号生成回路１００に接続され、クロック信号ＰＨ２が与えられる。また、キャパシタ部Ｃ３を構成するＰチャネルトランジスタのソース、ドレインは、整流素子Ａ３およびＡ４間のノードＳ３に接続され、同Ｐチャネルトランジスタのゲートは信号生成回路１００に接続され、クロック信号ＰＨ１が与えられる。
【０００５】
チャージポンプ５では、クロック信号ＰＨ１がＬレベル、クロック信号ＰＨ２がＨレベルとなることにより、整流素子Ａ２を介したキャパシタ部Ｃ２からＣ１への放電が行われる。また、クロック信号ＰＨ１がＨレベル、クロック信号ＰＨ２がＬレベルとなることにより、整流素子Ａ１を介したキャパシタ部Ｃ１から電圧入力端子への放電と整流素子Ａ３を介したキャパシタ部Ｃ３からＣ２への放電が行われる。そして、クロック信号ＰＨ１およびＰＨ２のレベル反転が繰り返されると、それに応じて上記の２種類の放電が交互に繰り返される。その結果、ノードＳ１〜Ｓ３の電位が定常状態に落ち着く。具体的には、クロック信号ＰＨ１がＨレベルの場合は、ノードＳ１の電位が−ＶＤＤ＋Ｖｔｈ、ノードＳ３の電位が（−ＶＤＤ＋Ｖｔｈ）×３となる。また、クロック信号ＰＨ２がＨレベルの場合は、ノードＳ２の電位が（−ＶＤＤ＋Ｖｔｈ）×２となる。以上説明したチャージポンプ５は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４８５１９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、高耐圧トランジスタでない通常のトランジスタの耐圧は、５Ｖ程度である。しかしながら、上述した図１３のチャージポンプ５において、ＶＤＤ＝３．３Ｖ、Ｖｔｈ＝０．７Ｖであると、クロック信号ＰＨ１がＨレベルの場合にキャパシタ部Ｃ３に掛かる電圧の絶対値は、｜（−ＶＤＤ＋Ｖｔｈ）×３−ＶＳＳ｜＝｜−７．８Ｖ｜＝７．８Ｖとなる。このため、キャパシタ部Ｃ３に通常のトランジスタを用いると、キャパシタ部Ｃ３を構成するトランジスタが破壊される可能性がある。このようなトランジスタの破壊を避けるために、キャパシタ部Ｃ３を構成するのに高耐圧トランジスタを使用することが考えられる。しかし、キャパシタ部Ｃ３を構成するのに高耐圧トランジスタを用いると、チャージポンプ５が高価格になる問題がある。
【０００８】
そこで、キャパシタ部Ｃ３を高耐圧トランジスタにより構成するのではなく、直列接続された２個のＰチャネルトランジスタからなる直列キャパシタ部を用いてチャージポンプを構成することが考えられている。図１４は、そのような直列キャパシタ部を用いたチャージポンプ６の構成を示す回路図である。図１４に示すように、チャージポンプ６では、図１３に示すキャパシタ部Ｃ１〜Ｃ３の代わりに、キャパシタ部Ｃ４およびＣ５を直列接続した直列キャパシタ部、キャパシタ部Ｃ６およびＣ７を直列接続した直列キャパシタ部、キャパシタ部Ｃ８およびＣ９を直列接続した直列キャパシタ部が用いられている。キャパシタ部Ｃ８およびＣ９が同一のサイズおよび形状のＰチャネルトランジスタにより構成されており、ＶＤＤ＝３．３Ｖ、Ｖｔｈ＝０．７Ｖであると、クロック信号ＰＨ１がＨレベルのときに、キャパシタ部Ｃ８およびＣ９の各々に掛かる電圧の絶対値は、理想的には７．８Ｖ／２＝３．９Ｖである。従って、例えば、キャパシタ部Ｃ８およびＣ９を構成するＰチャネルトランジスタの耐圧が５Ｖであれば、クロック信号ＰＨ１がＨレベルの場合に、各Ｐチャネルトランジスタが破壊されることはない。
【０００９】
しかしながら、Ｐチャネルトランジスタにリーク電流や残留電荷が発生する状況では、直列接続された２個のＰチャネルトランジスタに均等に電圧が加わらない場合がある。例えばキャパシタ部Ｃ９を構成するＰチャネルトランジスタに残留電荷が発生しており、キャパシタ部Ｃ９の両端間に正の電圧が発生していると、キャパシタ部Ｃ８およびＣ９の充電時に、キャパシタ部Ｃ９に掛かる電圧がキャパシタ部Ｃ８に掛かる電圧よりも大きくなり、キャパシタ部Ｃ９の充電電圧がそれを構成するＰチャネルトランジスタの耐圧を超えることがある。
【００１０】
この発明は、以上説明した事情に鑑みてなされたものであり、負電圧を出力するチャージポンプであって、高耐圧トランジスタを用いることなく、トランジスタの破壊を防止することが可能な負電圧を出力するチャージポンプを提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明は、電圧入力端子と電圧出力端子との間に直列に介挿され、前記電圧出力端子から前記電圧入力端子の方向に電流が流れる複数の整流素子と、前記複数の整流素子の隣り合った整流素子間のノードに一端が接続され、第１および第２のクロック信号のいずれかが他端に与えられる複数のキャパシタ部であって、前記複数のキャパシタ部の少なくとも一部のキャパシタ部が複数のキャパシタを直列接続してなる直列キャパシタ部である複数のキャパシタ部と、前記複数の整流素子の隣り合った整流素子間のノードと、初期化用電源との接続を制御する第１の放電制御トランジスタと、前記直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する第２の放電制御トランジスタとを具備することを特徴とするチャージポンプを提供する。
【００１２】
この発明によれば、第１の放電制御トランジスタにより、複数の整流素子の隣り合った整流素子間のノードと初期化用電源とが接続され、第２の放電制御トランジスタにより、直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと初期化用電源とが接続される。このため、直列キャパシタ部を構成する各キャパシタ部の充電電荷が０となる。従って、直列キャパシタ部を構成する一部のキャパシタ部の充電電圧が耐圧を超えて破壊されることを防止することができる。
【００１３】
好ましい態様において、前記第１の放電制御トランジスタは、前記複数の整流素子の隣り合った整流素子間のノードのうち最も前記電圧出力端子に近い電圧出力側中間ノードと前記初期化用電源との接続を制御する放電制御トランジスタを含み、前記直列キャパシタ部は、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部を含み、前記第２の放電制御トランジスタは、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部における複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する放電制御トランジスタを含む。
【００１４】
複数の整流素子の隣り合った整流素子間のノードのうち最も電圧出力端子に近い電圧出力側中間ノードには、他の整流素子間の中間ノードよりも大きな電圧が印加される。この態様によれば、電圧出力側中間ノードに一端が接続された直列キャパシタ部に掛かる電圧を一定の値以下にすることができ、当該直列キャパシタ部が破壊される可能性をより低減することができる。
【００１５】
好ましい態様において、チャージポンプは、前記第２の放電制御トランジスタと、前記初期化用電源との間に介挿され、前記複数のキャパシタ間のノードから前記第２の放電制御トランジスタを介して前記初期化電源に至る電流経路を遮断する電荷抜け防止トランジスタを具備する。
【００１６】
この態様によれば、電圧抜け防止トランジスタにより、第２の放電制御トランジスタが接続された直列キャパシタ部における複数のキャパシタ間のノードから初期化用電源に電流が流れ、チャージポンプとしての動作が正常に行われなくなることを防止することができる。
【００１７】
好ましい態様において、チャージポンプは、前記第１および第２の放電制御トランジスタを制御する信号生成手段を具備する。
【００１８】
好ましい態様において、前記第１および第２の放電制御トランジスタは、ＰチャネルＭＯＳＦＥＴであり、前記信号生成手段は、前記初期化用電源よりも低電位の信号をゲートに与えることにより前記第１および第２の放電制御トランジスタをＯＮさせる。
【００１９】
この態様によれば、信号生成手段は、初期化用電源よりも低電位の信号を生成することができるので、第１および第２の放電制御トランジスタの制御をより確実に行うことができる。
【００２０】
好ましい態様において、前記信号生成手段は、負電圧を生成する負電圧生成手段と、前記負電圧生成手段が生成した負電圧のレベルを変換して前記初期化用電源よりも低電位の信号として出力するレベルシフタとを具備する。
【００２１】
好ましい態様において、前記信号生成手段は、前記初期化用電源よりも低電位の信号のレベルを固定して、前記第１および第２の放電制御トランジスタをＯＮとした後、前記第１および第２の放電制御トランジスタをＯＦＦとする手段を具備し、前記信号生成手段が前記第１および第２の放電制御トランジスタをＯＦＦとした後、前記複数のキャパシタ部に前記第１および第２のクロック信号を発生する。
【００２２】
この態様によれば、信号生成手段により、第１および第２の放電制御トランジスタがＯＮとされた後にＯＦＦとされ、第１および第２のクロック信号が発生される。このため、直列キャパシタ部を構成する各キャパシタ部の充電電荷を初期化させた後、チャージポンプとして動作を開始させることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施形態であるチャージポンプ１の構成を示す回路図である。
【図２】この発明の第２実施形態であるチャージポンプ２の構成を示す回路図である。
【図３】同チャージポンプ２の動作をシミュレーションした結果を示すタイムチャートである。
【図４】この発明の第３実施形態であるチャージポンプ３の構成を示す回路図である。
【図５】同チャージポンプ３の動作をシミュレーションした結果を示すタイムチャートである。
【図６】この発明の第４実施形態であるチャージポンプ４の構成を示す回路図である。
【図７】同チャージポンプ１の信号生成回路１００の構成を示す回路図である。
【図８】同信号生成回路１００の真理値表である。
【図９】同チャージポンプ４の放電指示信号生成回路１１０の構成を示す回路図である。
【図１０】同放電指示信号生成回路１１０の詳細な構成を示す回路図である。
【図１１】同チャージポンプ４の動作を示すタイムチャートである。
【図１２】同放電指示信号生成回路１１０の動作を示すタイムチャートである。
【図１３】従来のチャージポンプ５の構成を示す回路図である。
【図１４】従来のチャージポンプ６の構成を示す回路図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、この発明の実施形態について説明する。
【００２５】
＜第１実施形態＞
（Ａ：構成）
図１は、この発明の第１実施形態であるチャージポンプ１の構成を示す回路図である。本実施形態によるチャージポンプ１は、従来のチャージポンプ６（図１４参照）に第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４〜Ｔ６とを付け加えた構成となっている。ＰチャネルトランジスタＴ１〜Ｔ６以外はチャージポンプ１とチャージポンプ６は同一である。従って、図１において、図１４に示されたものと同一の構成要素には同一の符号を付けて、その説明を省略する。以下ではＰチャネルトランジスタＴ１〜Ｔ６を中心に説明する。
【００２６】
図１に示すように、ＰチャネルトランジスタＴ１〜Ｔ６のゲートには、放電指示信号ＤＩＳＰが与えられる。第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３のドレインは、複数の整流素子Ａ１〜Ａ４の隣り合った整流素子間の各ノードＳ１〜Ｓ３に各々接続されており、ソースは低電位電源電圧ＶＳＳを供給する低電位電源に接続されている。また、ＰチャネルトランジスタＴ１〜Ｔ３が形成されたＮウェルには、低電位電源電圧ＶＳＳが供給される。本実施形態では、電源電圧ＶＳＳの低電位電源が初期化用電源として用いられる。第２の放電制御トランジスタであるＰチャネルトランジスタＴ４〜Ｔ６のドレインは、キャパシタ部Ｃ４およびＣ５からなる直列キャパシタ部のキャパシタ部間のノードＮ１、キャパシタ部Ｃ６およびＣ７からなる直列キャパシタ部のキャパシタ部間のノードＮ２、キャパシタ部Ｃ８およびＣ９からなる直列キャパシタ部のキャパシタ部間のノードＮ３に各々接続されており、ソースは初期化用電源（低電位電源電圧ＶＳＳ）に接続されている。また、ＰチャネルトランジスタＴ４〜Ｔ６が形成されたＮウェルには、高電位電源電圧ＶＤＤが供給される。
以上が、チャージポンプ１の構成である。
【００２７】
（Ｂ：動作）
次に、チャージポンプ１の動作について説明する。まず、チャージポンプ１の起動時、信号生成回路１００は、Ｌレベルのクロック信号ＰＨ１およびＰＨ２を生成する。そして、第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３のゲートと、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４〜Ｔ６のゲートとに各チャネルトランジスタをＯＮさせるレベル（例えば−２Ｖ）の放電指示信号ＤＩＳＰが与えられる。この結果、各ＰチャネルトランジスタＴ１〜Ｔ６はＯＮとなり、ノードＳ１〜Ｓ３およびＮ１〜Ｎ３と初期化用電源である低電位電源が短絡し、ノードＳ１〜Ｓ３およびＮ１〜Ｎ３の残留電荷が０となる。また、電圧出力端子からの出力電圧ＶＢＢは０Ｖとなる。
【００２８】
次に各ＰチャネルトランジスタＴ１〜Ｔ６のゲートに与えられる放電指示信号ＤＩＳＰのレベルが０Ｖとされる。これにより、各ＰチャネルトランジスタＴ１〜Ｔ６はＯＦＦとなり、ノードＳ１〜Ｓ３およびＮ１〜Ｎ３と初期化用電源（低電位電源）との接続が遮断される。その後、Ｈレベルのクロックイネーブル信号ＣＬＫＥＮが信号生成回路１００に与えられると、ＨレベルとＬレベルを交互に繰り返すクロック信号ＣＬＫに応じて、信号生成回路１００は、ＨレベルとＬレベルを交互に繰り返すクロック信号ＰＨ１およびＰＨ２を生成する。これにより、チャージポンプ１において昇圧動作が開始され、電圧出力端子から入力電圧ＶＩＮよりも低電位の出力電圧ＶＢＢが出力される。
【００２９】
このように、チャージポンプ１では、チャージポンプ１にＨレベルのクロックイネーブル信号ＣＬＫＥＮが与えられるのに先立って、ノードＳ１〜Ｓ３およびＮ１〜Ｎ３が初期化用電源である低電位電源電圧のレベルＶＳＳ＝０Ｖとされる。このため、チャージポンプ１の起動時にキャパシタ部Ｃ４〜Ｃ９に残留電荷がある場合でも、その残留電荷がなくなってキャパシタ部Ｃ４〜Ｃ９の充電電圧が０Ｖとされ、その後、チャージポンプ１の動作が開始される。従って、キャパシタ部Ｃ４〜Ｃ９にリーク電流や残留電荷が発生する状況であっても、キャパシタ部Ｃ４〜Ｃ９に高耐圧トランジスタを用いることなく、各キャパシタ部を構成するＰチャネルトランジスタの破壊を防止することが可能となる。
【００３０】
＜第２実施形態＞
図２は、この発明の第２実施形態であるチャージポンプ２の構成を示す回路図である。本実施形態によるチャージポンプ２は、第１実施形態のチャージポンプ１からキャパシタ部Ｃ４およびＣ６と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４およびＴ５とを取り外した構成となっている。クロック信号ＰＨ１がＨレベルの場合は、ノードＳ１の電位が−ＶＤＤ＋Ｖｆとなるので、キャパシタ部Ｃ５に掛かる電圧はキャパシタ部Ｃ５を構成するＰチャネルトランジスタの耐圧を超えることはない。また、クロック信号ＰＨ２がＨレベルの場合は、ノードＳ２の電位が（−ＶＤＤ＋Ｖｆ）×２となるので、キャパシタ部Ｃ７に掛かる電圧はキャパシタ部Ｃ７を構成するＰチャネルトランジスタの耐圧を超えることはない。このため、チャージポンプ２のように、チャージポンプ１からキャパシタ部Ｃ４およびＣ６と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４およびＴ５とを取り外しても、キャパシタ部Ｃ５およびＣ７を構成するＰチャネルトランジスタが破壊されることはない。
【００３１】
図３は、チャージポンプ２の動作をシミュレーションした結果を示すタイムチャートである。図３では、ノードＮ３の電圧のシミュレーション結果が示されている。図３に示すように、ノードＮ３の電位は、チャージポンプ２の起動時は正電圧であるが、時間経過とともに徐々に負電圧となる。例えば、キャパシタ部Ｃ５およびＣ７〜Ｃ９を構成する各Ｐチャネルトランジスタの耐圧が５Ｖであると、図３に示すように、ノードＮ３の電位は５Ｖを超えることがないため、キャパシタ部Ｃ５およびＣ７〜Ｃ９を構成するＰチャネルトランジスタに掛かる電圧は耐圧を超えることがなく、各Ｐチャネルトランジスタが破壊されることがない。
【００３２】
本実施形態によれば、キャパシタ部Ｃ４およびＣ６と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４およびＴ５を設けないため、半導体基板におけるチャージポンプ２の所要面積を第１実施形態のチャージポンプ１の所要面積よりも小さくすることができる。
【００３３】
＜第３実施形態＞
図４は、この発明の第３実施形態であるチャージポンプ３の構成を示す回路図である。本実施形態によるチャージポンプ３は、第２実施形態のチャージポンプ２に電荷抜け防止トランジスタであるＮチャネルトランジスタＴ７およびＴ８を付け加えた構成となっている。
【００３４】
上記第２実施形態において、チャージポンプ２の起動後に放電指示信号ＤＩＳＰを０Ｖに維持すると、ノードＮ３の電位がＰチャネルトランジスタＴ６の閾値電圧以上になった場合にＰチャネルトランジスタＴ６がＯＮとなる。この結果、ノードＮ３からＰチャネルトランジスタＴ６を介して低電位電源（電源電圧ＶＳＳ＝０Ｖ）に至る電流経路が生じ、この電流経路を介した電荷抜けが発生する。この電荷抜けが発生すると、ノードＮ３の電位が低下し、チャージポンプ２が正常に動作しなくなる場合がある。そこで、本実施形態では、この電荷抜けの防止手段としてＮチャネルトランジスタＴ７およびＴ８が設けられている。
【００３５】
ＮチャネルトランジスタＴ７は、ソースおよびＰウェルが低電位電源（電源電圧ＶＳＳ＝０Ｖ）に接続され、ドレインがＮチャネルトランジスタＴ８のドレインに接続されている。ＮチャネルトランジスタＴ８のソースおよびＰウェルは、ＰチャネルトランジスタＴ６のソースに接続されている。そして、ＮチャネルトランジスタＴ７およびＴ８のゲートには、電圧制限信号ＤＩＳ＿Ｎが供給される。
【００３６】
本実施形態において、チャージポンプ３の起動時、ＰチャネルトランジスタＴ１〜Ｔ３、Ｔ６をＯＮにするレベル（例えば０Ｖよりも低いレベル）の放電指示信号ＤＩＳ＿Ｐが発生されるとともに、ＮチャネルトランジスタＴ７およびＴ８をＯＮにするレベル（例えばＶＤＤ）の電圧制限信号ＤＩＳ＿Ｎが発生される。
【００３７】
この結果、ノードＳ１、Ｓ２、Ｓ３、Ｎ３の残留電荷がなくなる。この場合、ノードＮ３の電荷は、ＰチャネルトランジスタＴ６とＮチャネルトランジスタＴ８およびＴ７を介して低電位電源（電源電圧ＶＳＳ＝０Ｖ）に放電される。
【００３８】
その後、ＰチャネルトランジスタＴ１〜Ｔ３、Ｔ６をＯＦＦにするレベル（例えば０Ｖ）の放電指示信号ＤＩＳ＿Ｐが発生されるとともに、所定のレベルの電圧制限信号ＤＩＳ＿Ｎが発生される。そして、周期的なクロックＰＨ１およびＰＨ２の発生が開始される。
【００３９】
これによりチャージポンプ３の昇圧動作が開始される。その際に、ＮチャネルトランジスタＴ８のソースの電位が電圧制限信号ＤＩＳ＿ＮのレベルからＮチャネルトランジスタＴ８の閾値電圧を引いた値以上になろうとすると、ＮチャネルトランジスタＴ８がＯＦＦする。このため、第２の放電制御トランジスタであるＰチャネルトランジスタＴ６のソース電圧は、電圧制限信号ＤＩＳ＿Ｎの電位からＮチャネルトランジスタＴ８の閾値電圧を引いた値以下に制限される。従って、２の放電制御トランジスタであるＰチャネルトランジスタＴ６のソースから低電位電源に電流が流れ、チャージポンプ３が正常な動作を行わなくなるのを防止することができる。
【００４０】
図５は、チャージポンプ３の動作をシミュレーションした結果を示すタイムチャートである。図５では、キャパシタ部Ｃ５およびＣ７〜Ｃ９を構成する各Ｐチャネルトランジスタに掛かる電圧のシミュレーション結果が示されている。例えば、キャパシタ部Ｃ５およびＣ７〜Ｃ９を構成する各Ｐチャネルトランジスタの耐圧が５Ｖであると、図５に示すように、各Ｐチャネルトランジスタに掛かる電圧は耐圧を超えることがなく、各Ｐチャネルトランジスタが破壊されることがない。
【００４１】
以上のように、本実施形態によれば、上記第２実施形態と同様な効果が得られる。また、本実施形態によれば、上記第２実施形態の効果に加え、上述した電荷抜けの問題を解決することができるという効果が得られる。
【００４２】
＜第４実施形態＞
図６は、この発明の第４実施形態であるチャージポンプ４の構成を示す回路図である。本実施形態によるチャージポンプ４は、第３実施形態のチャージポンプ３に放電指示信号生成回路１１０を付け加えた構成となっている。第３実施形態のチャージポンプ３では、第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ６のゲートとに放電指示信号ＤＩＳ＿Ｐが与えられていた。これに対し、本実施形態のチャージポンプ４では、第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３のゲートと、第２の放電制御トランジスタであるＰチャネルトランジスタＴ６のゲートは、放電指示信号生成回路１１０に接続されている。放電指示信号生成回路１１０は、Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖであるイネーブル信号ＥＮに応じて放電指示信号ＤＩＳ＿Ｐを生成し、各ＰチャネルトランジスタＴ１〜Ｔ３よびＴ６のゲートに与える。
【００４３】
図７は、本実施形態に好適な信号生成回路１００の構成例を示す回路図である。図７に示すように、信号生成回路１００は、インバータ１０〜１７とＮＡＮＤ回路２０および２１とを有している。インバータ１０は、クロック信号ＣＬＫを反転して出力し、インバータ１１は、インバータ１０の出力信号を反転して出力する。ＮＡＮＤ回路２０は、クロックイネーブル信号ＣＬＫＥＮがＬレベルである場合はＨレベルを出力し、クロックイネーブル信号ＣＬＫＥＮがＨレベルである場合はインバータ１０の出力信号を反転して出力する。ＮＡＮＤ回路２１は、クロックイネーブル信号ＣＬＫＥＮがＬレベルである場合はＨレベルを出力し、クロックイネーブル信号ＣＬＫＥＮがＨレベルである場合はインバータ１１の出力信号を反転して出力する。ＮＡＮＤ回路２０の出力信号は、インバータ１５、１６および１７を介すことにより反転され、クロック信号ＰＨ２として出力される。ＮＡＮＤ回路２１の出力信号は、インバータ１２、１３および１４を介すことにより反転され、クロック信号ＰＨ１として出力される。
【００４４】
図８は、信号生成回路１００の真理値表である。図８において、論理値１はＨレベルに対応し、論理値０はＬレベルに対応している。図８に示すように、クロックイネーブル信号ＣＬＫＥＮがＬレベルであると、クロック信号ＣＬＫのレベルに拘わらず、クロック信号ＰＨ１およびＰＨ２はＬレベルとなる。また、クロックイネーブル信号ＣＬＫＥＮがＨレベルであると、クロック信号ＰＨ１はクロック信号ＣＬＫと同レベルとなり、クロック信号ＰＨ２はクロック信号ＣＬＫのレベルを反転したレベルとなる。
【００４５】
図９は、放電指示信号生成回路１１０の構成を示す回路図である。放電指示信号生成回路１１０は、負電圧出力回路１１１、レベルシフタ１１２およびインバータ１１３を有する。負電圧出力回路１１１は、Ｈレベル＝３．３Ｖである放電指示クロックイネーブル信号ＣＬＫＥＮ＿Ｐに応じて負電圧ＶＢＢＭ２Ｖ＝−２Ｖを生成し、レベルシフタ１１２とインバータ１１３に与える。なお、負電圧出力回路１１１は、Ｌレベル＝０Ｖである放電指示クロックイネーブル信号ＣＬＫＥＮ＿Ｐが与えられると、電圧ＶＢＢＭ２Ｖ＝０Ｖを生成する。レベルシフタ１１２は、高電位電源電圧ＶＤＤ、低電位電源電圧ＶＳＳおよび負電圧ＶＢＢＭ２Ｖに応じて動作し、Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖであるイネーブル信号ＥＮをＨレベルが０Ｖ、Ｌレベルが−２Ｖの出力信号に変換してインバータ１１３に与える。インバータ１１３は、低電位電源電圧ＶＳＳと負電圧ＶＢＢＭ２Ｖに応じて動作し、レベルシフタ１１２の出力信号を反転して放電指示信号ＤＩＳ＿Ｐとして出力する。
【００４６】
図１０は、放電指示信号生成回路１１０の詳細な構成を示す回路図である。負電圧出力回路１１１は、Ｐチャネルトランジスタにより構成された整流素子Ａ５〜Ａ７と、Ｐチャネルトランジスタにより構成されたキャパシタ部Ｃ１０〜Ｃ１１と、バッファ回路１１４とを有する。負電圧出力回路１１１の入力端子と出力端子の間には、Ｐチャネルトランジスタにより構成された整流素子Ａ５〜Ａ７が直列に介挿されている。各整流素子Ａ５〜Ａ７を構成するＰチャネルトランジスタＡ５〜Ａ７のＮウェルは各々独立しており、高電位電源電圧ＶＤＤが与えられる。そして、整流素子Ａ５を構成するＰチャネルトランジスタのゲートおよびドレインは低電位電源から低電位電源電圧ＶＳＳが供給される負電圧出力回路１１１の入力端子に接続され、ソースは整流素子Ａ６を構成するＰチャネルトランジスタのゲートおよびドレインに接続され、整流素子Ａ６を構成するＰチャネルトランジスタのソースは、整流素子Ａ７を構成するＰチャネルトランジスタのゲートおよびドレインに接続され、…という具合に、各整流素子Ａ５〜Ａ７は直列接続されている。そして、最終段の整流素子Ａ７を構成するＰチャネルトランジスタのソースは、レベルシフタ１１２に接続されている。ここで、各整流素子Ａ５〜Ａ７は、各々を構成するＰチャネルトランジスタのゲートおよびドレインとソースとの間の電圧がＰチャネルトランジスタの閾値Ｖｔｈを越えたときにＯＮとなる。
【００４７】
キャパシタ部Ｃ１０およびＣ１１を構成するＰチャネルトランジスタのＮウェルは各々独立しており、各Ｎウェルには高電位電源電圧ＶＤＤが与えられる。これらのＰチャネルトランジスタは、ソース、ドレインを一方の電極、ゲートを他方の電極とするキャパシタとして機能する。ここで、キャパシタ部Ｃ１０を構成するＰチャネルトランジスタのソース、ドレインは、整流素子Ａ５およびＡ６間のノードＳ４に接続され、同Ｐチャネルトランジスタのゲートはバッファ回路１１４に接続され、クロック信号ＰＨ３が与えられる。また、キャパシタ部Ｃ１１を構成するＰチャネルトランジスタのソース、ドレインは、整流素子Ａ６およびＡ７間のノードＳ５に接続され、同Ｐチャネルトランジスタのゲートはバッファ回路１１４に接続され、クロック信号ＰＨ４が与えられる。
【００４８】
バッファ回路１１４は、クロック信号ＣＬＫと放電指示クロックイネーブル信号ＣＬＫＥＮ＿Ｐに応じて、クロック信号ＰＨ３およびＰＨ４を生成する。具体的にはバッファ回路１１４は、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＬレベルであると、０Ｖであるクロック信号ＰＨ３およびＰＨ４を生成し、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＨレベルであると、Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖであり、互いに逆相であるクロック信号ＰＨ３およびＰＨ４を生成する。
【００４９】
以上説明した負電圧出力回路１１１は、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＬレベルであると、負電圧ＶＢＢＭ２Ｖ＝０Ｖを出力し、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＨレベルであると、負電圧ＶＢＢＭ２Ｖ＝−２Ｖを出力する。
【００５０】
レベルシフタ１１２は、インバータ１１５〜１１７、ＰチャネルトランジスタＴ９〜Ｔ１０およびＮチャネルトランジスタＴ１１〜Ｔ１２を有する。インバータ１１５〜１１７は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳにより動作する。インバータ１１６は、イネーブル信号ＥＮを反転して出力し、インバータ１１７はインバータ１１６の出力信号を反転して出力する。インバータ１７の出力信号はＰチャネルトランジスタＴ９のゲートに与えられ、インバータ１６の出力信号はＰチャネルトランジスタＴ１０のゲートと接与えられる。インバータ１１５は、Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖである入力論理信号ＶＤＤＰＳＷを反転して出力する。ＰチャネルトランジスタＴ９およびＴ１０の各々のソースには、このインバータ１１５の出力信号が与えられる。ＰチャネルトランジスタＴ９のドレインは、ＮチャネルトランジスタＴ１１のドレインに接続されており、その接続点がノードＮ４である。ＰチャネルトランジスタＴ１０のドレインは、ＮチャネルトランジスタＴ１２のドレインに接続されており、その接続点がノードＮ５である。
【００５１】
ＮチャネルトランジスタＴ１１のゲートは、ノードＮ５に接続されており、ＮチャネルトランジスタＴ１２のゲートは、ノードＮ４に接続されている。ＮチャネルトランジスタＴ１１およびＴ１２の各々のソースには、負電圧出力回路１１１から電圧ＶＢＢＭ２Ｖが与えられる。インバータ１１３は、ノードＮ５の信号を反転して出力する。
【００５２】
図１１は、チャージポンプ４の動作を示すタイムチャートである。図１１に示すように、チャージポンプ４は、起動時に、図１１に示す期間１、期間２、期間３および期間４の各動作を順次行う。期間１では、電圧制限信号ＤＩＳ＿Ｎが電荷抜け防止トランジスタＴ７およびＴ８をＯＮさせる３．３Ｖとされ、放電指示信号ＤＩＳ＿Ｐが放電制御トランジスタをＯＮさせる−２Ｖとされ、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥＮがＬレベルとされる。このため、期間１ではクロック信号ＰＨ１およびＰＨ２はＬレベル（＝０Ｖ）である。この期間１では、放電指示信号ＤＩＳ＿Ｐが−２Ｖであるので、第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３がＯＮ、第２の放電制御トランジスタであるＰチャネルトランジスタＴ６がＯＮとなる。さらに、この期間１では、電圧制限信号ＤＩＳ＿Ｎが３．３Ｖであるので、電荷抜け防止トランジスタであるＮチャネルトランジスタＴ７およびＴ８がＯＮとなる。ＰチャネルトランジスタＴ１〜Ｔ３およびＴ６〜Ｔ８がＯＮとなるため、ノードＳ１〜Ｓ３およびＮ３が初期化用電源である低電位電源のレベルＶＳＳ＝０Ｖとされる。その結果、キャパシタ部Ｃ５およびＣ７〜Ｃ９の充電電荷が０となり、充電電圧が０Ｖとなる。
【００５３】
期間１から期間２に移行すると、電圧制限信号ＤＩＳ＿Ｎが０Ｖ、放電指示信号ＤＩＳ＿Ｐが０Ｖとなる。この期間２では、放電指示信号ＤＩＳ＿Ｐが０Ｖであるので、第１の放電制御トランジスタであるＰチャネルトランジスタＴ１〜Ｔ３がＯＦＦ、第２の放電制御トランジスタであるＰチャネルトランジスタＴ６がＯＦＦとなる。さらに、この期間２では、電圧制限信号ＤＩＳ＿Ｎが０Ｖであるので、電荷抜け防止トランジスタであるＮチャネルトランジスタＴ７およびＴ８がノードＮ３の電位の低下を制限し、電荷抜けを防止する。
【００５４】
次に、期間２から期間３に移行すると、クロックイネーブル信号ＣＬＫＥＮがＨレベルとなる。このため、期間３ではクロック信号ＰＨ１はＬレベル、クロック信号ＰＨ２はＨレベルである。このため、キャパシタ部Ｃ７の充電が行われる。
【００５５】
期間３から期間４に移行すると、クロック信号ＣＬＫは周波数５０ＭＨｚでＨレベルとＬレベルを交互に繰り返す。このため、期間４ではクロック信号ＰＨ１はクロック信号ＣＬＫと同レベルとなり、クロック信号ＰＨ２はクロック信号ＣＬＫと逆相のクロック信号となる。この結果、キャパシタ部Ｃ５およびＣ９の充電と、キャパシタ部Ｃ７の充電とが交互に繰り返され、負電圧ＶＢＢが電圧出力端子から出力される。
【００５６】
図１２は、放電指示信号生成回路１１０の動作を示すタイムチャートである。放電指示信号生成回路１１０は、チャージポンプ４の電源投入直後、図１２に示す期間５、期間６、期間７、期間８、期間９および期間１０の各動作を順次行う。期間７は、図１１の期間１に相当し、期間８は、図１１の期間２〜４に相当する。
【００５７】
期間５では、入力論理信号ＶＤＤＰＳＷ、イネーブル信号ＥＮおよび放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＬレベルとされる。この期間５ではイネーブル信号ＥＮがＬレベルであるので、ＰチャネルトランジスタＴ９がＯＮ、ＰチャネルトランジスタＴ１０がＯＦＦとなり、ＮチャネルトランジスタＴ１２がＯＮとなる。ＮチャネルトランジスタＴ１２がＯＮとなるため、インバータ１１３の入力端子には負電圧ＶＢＢＭ２Ｖが与えられる。また、この期間５では放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＬレベルであるので、負電圧出力回路１１１が動作を開始しておらず、インバータ１１３に低電位電源電圧として与えられる電圧ＶＢＢＭ２Ｖは０Ｖとなる。このため、インバータ１１３を構成するＰチャネルトランジスタおよびＮチャネルトランジスタの両方がＯＦＦとなり、放電指示信号ＤＩＳ＿Ｐは不定となる。
【００５８】
期間５から期間６に移行すると、入力論理信号ＶＤＤＰＳＷおよびイネーブル信号ＥＮはＬレベルのままであるが、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＨレベルとなる。この結果、負電圧出力回路１１１が動作を開始し、レベルシフタ１１２およびインバータ１１３に低電位電源電圧として負電圧ＶＢＢＭ＝−２Ｖが供給される。そして、イネーブル信号ＥＮがＬレベルであることから、ＰチャネルトランジスタＴ９がＯＮ、ＰチャネルトランジスタＴ１０はＯＦＦとなり、ＮチャネルトランジスタＴ１２がＯＮとなる。このため、インバータ１１３が出力する放電指示信号ＤＩＳ＿Ｐは、ＶＳＳ＝０Ｖとなる。
【００５９】
期間６から期間７に移行すると、イネーブル信号ＥＮはＬレベルのままであり、放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰはＨレベルのままであるが、入力論理信号ＶＤＤＰＳＷがＨレベル＝３．３Ｖとなる。入力論理信号ＶＤＤＰＳＷがＨレベル＝３．３Ｖになると、ＰチャネルトランジスタＴ９およびＹ１０のソースの電位が０Ｖになる。そして、イネーブル信号ＥＮがＬレベルであるので、ＰチャネルトランジスタＴ９がＯＮ、ＰチャネルトランジスタＴ１０はＯＦＦとなり、ＮチャネルトランジスタＴ１２がＯＮとなる。この結果、ノードＮ５の電位が−２Ｖとなり、インバータ１１３が出力する放電指示信号ＤＩＳ＿Ｐは、ＶＳＳ＝０Ｖとなる。
【００６０】
期間７から期間８に移行すると、入力論理信号ＶＤＤＰＳＷおよび放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＨレベルのままであるが、イネーブル信号ＥＮがＨレベルとなる。このため、ＰチャネルトランジスタＴ９がＯＦＦ、ＰチャネルトランジスタＴ１０がＯＮとなり、ＮチャネルトランジスタＴ１１がＯＮ、チャネルトランジスタＴ１２がＯＦＦとなる。この結果、ノードＮ５の電位が０Ｖとなり、放電指示信号ＤＩＳ＿Ｐが−２Ｖとなる。これによりチャージポンプ４では、残留電荷の消去が行われる。
【００６１】
期間８から期間９に移行すると、イネーブル信号ＥＮはＨレベルのままであるが、入力論理信号ＶＤＤＰＳＷおよび放電指示クロックイネーブル信号ＣＬＫＥＮ＿ＰがＬレベルとなる。このため、放電指示信号ＤＩＳ＿ＰはＨレベルとなる。期間９から期間１０に移行すると、イネーブル信号ＥＮがＬレベルとなる。期間９および期間１０では、チャージポンプ４は停止状態であるため、放電指示信号ＤＩＳ＿Ｐが不定であってもよい。
【００６２】
以上のように、本実施形態によれば、上記第３実施形態と同様な効果が得られる。また、本実施形態によれば、上記第３実施形態の効果に加え、放電指示信号ＤＩＳ＿Ｐのレベルを低電位電源電圧ＶＳＳのレベルよりも低くすることができるので、ＰチャネルトランジスタＣ５およびＣ７〜Ｃ９の制御をより確実に行うことができるという効果が得られる。
【００６３】
＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
【００６４】
（１）上記各実施形態において示した各電圧の値は一例であり、これらの値に限られることはない。
【００６５】
（２）上記各実施形態では、キャパシタ部Ｃ４〜Ｃ９を構成するＰチャネルトランジスタの耐圧は５Ｖであったが、これに限られることはない。
【００６６】
（３）上記各実施形態では、整流素子Ａ１〜Ａ４、キャパシタ部Ｃ４〜Ｃ９、第１の放電制御トランジスタであるトランジスタＴ１〜Ｔ３および第２の放電制御トランジスタであるトランジスタＴ４〜Ｔ６としてＰチャネルトランジスタを用いたが、Ｎチャネルトランジスタであってもよい。さらに、上記各実施形態では、電圧制限トランジスタであるトランジスタＴ７およびＴ８としてＮチャネルトランジスタを用いたが、Ｐチャネルトランジスタであってもよい。
【００６７】
（４）上記第３および第４実施形態に、キャパシタ部Ｃ４およびＣ６と、第２の放電制御トランジスタであるＰチャネルトランジスタＴ４およびＴ５とを設けてもよい。これらを設けた方が、ＰチャネルトランジスタＣ５およびＣ７の破壊を確実に防止することができる。
【符号の説明】
【００６８】
１〜４……チャージポンプ、１０〜１７……インバータ、２０，２１……ＮＡＮＤ回路、１００……信号生成回路、１１０……放電指示信号生成回路、１１１……負電圧出力回路、１１２……レベルシフタ、１１３，１１５〜１１７……インバータ、Ａ１〜Ａ４……整流素子、キャパシタ部……Ｃ１〜Ｃ１５、Ｔ１〜Ｔ３……第１の放電制御トランジスタ、Ｔ４〜Ｔ６……第２の放電制御トランジスタ、Ｔ７，Ｔ８……電荷抜け防止トランジスタ、Ｓ１〜Ｓ３，Ｎ１〜Ｎ５……ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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