(57)【要約】【課題】表示品位の劣化を抑制することが可能な表示装置を提供する。【解決手段】第１基板と第２基板との間に液晶層を保持した表示パネルを備え、第１基板は、絶縁基板と、ゲート配線と、ゲート配線と交差する第１ソース配線及び第２ソース配線と、ゲート配線及び第１ソース配線と電気的に接続されたスイッチング素子と、スイッチング素子、第１ソース配線及び第２ソース配線をそれぞれ覆い、第１ソース配線と第２ソース配線との間に開口部が形成された第１遮光層と、スイッチング素子と電気的に接続された画素電極と、を備える表示装置。【選択図】図６
2017129615.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と第２基板との間に液晶層を保持した表示パネルを備え、
前記第１基板は、
絶縁基板と、
ゲート配線と、
前記ゲート配線と交差する第１ソース配線及び第２ソース配線と、
前記ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、
前記スイッチング素子、前記第１ソース配線及び前記第２ソース配線をそれぞれ覆い、前記第１ソース配線と前記第２ソース配線との間に開口部が形成された第１遮光層と、
前記スイッチング素子と電気的に接続された画素電極と、
を備える表示装置。
【請求項２】
前記画素電極は、前記開口部に配置されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記スイッチング素子は、前記絶縁基板と前記ゲート配線との間に半導体層を備え、
前記第１基板は、前記絶縁基板と前記半導体層との間に第２遮光層をさらに備える請求項１または２に記載の表示装置。
【請求項４】
前記第１遮光層は、前記半導体層と前記ゲート配線とが重なる位置に配置されている請求項３に記載の表示装置。
【請求項５】
前記第１基板は、前記画素電極と対向するとともに前記第１遮光層を超えて第１方向に延出した共通電極をさらに備える請求項１乃至４のいずれか１項に記載の表示装置。
【請求項６】
前記第１遮光層は、黒色の樹脂層である請求項１乃至５のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
アクティブマトリックス駆動方式の表示装置には、画素電極のスイッチング素子として薄膜トランジスタ（以下、ＴＦＴと称する場合がある）を用いた構成が広く採用されている。
ＴＦＴがオフ状態にあるとき、ＴＦＴの半導体層に光が入射すると光リークが発生し、画素容量に保持されていた画素電位は変動する。そのため、フリッカ等による表示品位の劣化を招くおそれがある。
光リークを抑える手段としては、ＴＦＴの下層側に遮光層を設け、ＴＦＴへバックライトユニットから直接入射する光を抑制する方法が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−８４３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置を低周波駆動や間欠駆動させる場合、画素電位の保持時間が長くなるため、光リークをより抑制できる表示装置が求められている。また、ＴＦＴへ入射する光は、バックライトユニットから直接入射する光だけでなく、基板の層の界面で多重反射されて入射する光も存在する。このため、さらなる対策が求められている。
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な表示装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、第１基板と第２基板との間に液晶層を保持した表示パネルを備え、第１基板は、絶縁基板と、ゲート配線と、ゲート配線と交差する第１ソース配線及び第２ソース配線と、ゲート配線及び第１ソース配線と電気的に接続されたスイッチング素子と、スイッチング素子、第１ソース配線及び第２ソース配線をそれぞれ覆い、第１ソース配線と第２ソース配線との間に開口部が形成された第１遮光層と、スイッチング素子と電気的に接続された画素電極と、を備える表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。
【図２】図２は、液晶表示パネルＰＮＬの断面を示す概略図である。
【図３】図３は、アレイ基板ＡＲの概略構成を示す平面図である。
【図４】図４は、単位画素ＰＸ１及びＰＸ２の概略構成を示すアレイ基板ＡＲの平面図である。
【図５】図５は、図４に示した副画素ＰＸＲ１の一部を示す概略平面図である。
【図６】図６は、図５のＡ−Ｂ線に沿って示すアレイ基板ＡＲの概略断面図である。
【図７】図７は、図５のＣ−Ｄ線に沿って示す液晶表示パネルＰＮＬの概略断面図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【０００９】
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【００１０】
図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。ここでは、第１方向Ｘ及び第２方向Ｙは、互いに直交している。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙのそれぞれと互いに直交している。
液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。
【００１１】
液晶表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴとを備えている。本実施形態において、アレイ基板ＡＲは第１基板として機能し、対向基板ＣＴは第２基板として機能している。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。
【００１２】
バックライトユニットＢＬは、アレイ基板ＡＲの背面に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。
【００１３】
このような構成の液晶表示装置ＤＳＰは、バックライトユニットＢＬから液晶表示パネルＰＮＬに入射する光を各画素ＰＸで選択的に透過することによって画像を表示する、いわゆる透過型の液晶表示装置に相当する。但し、液晶表示装置ＤＳＰは、外部から液晶表示パネルＰＮＬに向かって入射する外光を各画素ＰＸで選択的に反射することによって画像を表示する反射型の液晶表示装置であっても良いし、透過型及び反射型の双方の機能を備えた半透過型の液晶表示装置であっても良い。
【００１４】
図２は、液晶表示パネルＰＮＬの断面を示す概略図である。
液晶表示パネルＰＮＬは、アレイ基板ＡＲ、対向基板ＣＴ、液晶層ＬＱ、シール材ＳＥ、第１光学素子ＯＤ１、第２光学素子ＯＤ２などを備えている。アレイ基板ＡＲ及び対向基板ＣＴの詳細については後述する。
【００１５】
シール材ＳＥは、非表示領域ＮＤＡに配置され、アレイ基板ＡＲと対向基板ＣＴとを貼り合わせている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持されている。第１光学素子ＯＤ１は、アレイ基板ＡＲの液晶層ＬＱに接する面の反対側に配置されている。第２光学素子ＯＤ２は、対向基板ＣＴの液晶層ＬＱに接する面の反対側に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ偏光板を備えている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学素子を含んでいても良い。
【００１６】
図３は、アレイ基板ＡＲの概略構成を示す平面図である。
アレイ基板ＡＲは、ゲート配線Ｇ、ソース配線Ｓ、画素電極ＰＥ、対向電極ＣＥ、スイッチング素子ＳＷ、第１駆動回路ＤＲ１、第２駆動回路ＤＲ２、第３駆動回路ＤＲ３などを備えている。
【００１７】
複数のゲート配線Ｇは、表示領域ＤＡにおいて、第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる。この実施形態において、ゲート配線Ｇは、第１方向Ｘに直線的に延在している。複数のソース配線Ｓは、表示領域ＤＡにおいて、第２方向Ｙに延在し、複数のゲート配線Ｇと交差し、第１方向Ｘに間隔を置いて並んでいる。なお、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、一部が屈曲していたり、第１方向Ｘ及び第２方向Ｙに交差する方向に延出していたりしても良い。画素電極ＰＥ及びスイッチング素子ＳＷは、各画素ＰＸに配置されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。共通電極ＣＥは、複数の画素ＰＸに亘って配置されており、画素電極ＰＥとの間で画素容量ＣＳを形成する。
【００１８】
第１駆動回路ＤＲ１、第２駆動回路ＤＲ２及び第３駆動回路ＤＲ３は、非表示領域ＮＤＡに配置されている。第１駆動回路ＤＲ１は、非表示領域ＮＤＡに引き出されたゲート配線Ｇと電気的に接続されている。第２駆動回路ＤＲ２は、非表示領域ＮＤＡに引き出されたソース配線Ｓと電気的に接続されている。第３駆動回路ＤＲ３は、共通電極ＣＥと電気的に接続されている。第１駆動回路ＤＲ１は、各ゲート配線Ｇに、スイッチング素子ＳＷのオン・オフを制御する制御信号を出力する。第２駆動回路ＤＲ２は、各ソース配線Ｓに画像信号を出力する。第３駆動回路ＤＲ３は、共通電極ＣＥに印加する電圧を制御する。
【００１９】
図４は、単位画素ＰＸ１及びＰＸ２の概略構成を示すアレイ基板ＡＲの平面図である。
なお、図示した例では、単位画素ＰＸ１及びＰＸ２は、表示モードとしてＦＦＳ（Fringe Field Switching）モードに対応した構成を有しているが、共通電極の図示は省略している。アレイ基板ＡＲは、ゲート配線Ｇ１乃至Ｇ２、ソース配線Ｓ１乃至Ｓ４、遮光層ＳＨ１及び遮光層ＳＨ２を備えている。遮光層ＳＨ１は、図中に斜線で示されている。遮光層ＳＨ２は、図中に一点鎖線で示されている。本実施形態において、遮光層ＳＨ２は第１遮光層として機能し、遮光層ＳＨ１は第２遮光層として機能している。
【００２０】
単位画素ＰＸ１及びＰＸ２は、ソース配線Ｓ１とソース配線Ｓ４との間に形成されている。単位画素ＰＸ１及びＰＸ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。単位画素ＰＸ１及びＰＸ２は、それぞれカラー画像を表示するための最小単位に相当する。単位画素ＰＸ１は、副画素ＰＸＲ１、副画素ＰＸＧ１、及び副画素ＰＸＢ１を含んでいる。単位画素ＰＸ２は、副画素ＰＸＲ２、副画素ＰＸＧ２及び、副画素ＰＸＢ２を含んでいる。副画素ＰＸＲ１及び副画素ＰＸＲ２は、第１色を表示する画素である。副画素ＰＸＧ１及び副画素ＰＸＧ２は、第１色とは異なる第２色を表示する画素である。副画素ＰＸＢ１及び副画素ＰＸＢ２は、第１色及び第２色とは異なる第３色を表示する画素である。一例では、第１色が赤色であり、第２色が緑色であり、第３色が青色である。
【００２１】
但し、単位画素ＰＸ１及びＰＸ２は赤色、青色、緑色以外の色を表示する副画素を含んでいてもよい。また、上記の副画素の形状は、図示したような長方形の例に限らず、正方形や略平行四辺形などであっても良い。また、上記の副画素の面積は、互いに異なる面積を有していても良い。また、上記の副画素のレイアウトは、図示した例に限定されるものではない。
【００２２】
副画素ＰＸＲ１は、ソース配線Ｓ１及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＲ１、及び、スイッチング素子ＳＷＲ１と電気的に接続された画素電極ＰＥＲ１を備えている。副画素ＰＸＧ１は、ソース配線Ｓ２及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＧ１、及び、スイッチング素子ＳＷＧ１と電気的に接続された画素電極ＰＥＧ１を備えている。副画素ＰＸＢ１は、ソース配線Ｓ３及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＢ１、及び、スイッチング素子ＳＷＢ１と電気的に接続された画素電極ＰＥＢ１を備えている。副画素ＰＸＲ２は、ソース配線Ｓ１及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＲ２、及び、スイッチング素子ＳＷＲ２と電気的に接続された画素電極ＰＥＲ２を備えている。副画素ＰＸＧ２は、ソース配線Ｓ２及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＧ２、及び、スイッチング素子ＳＷＧ２と電気的に接続された画素電極ＰＥＧ２を備えている。副画素ＰＸＢ２は、ソース配線Ｓ３及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＢ２、及び、スイッチング素子ＳＷＢ２と電気的に接続された画素電極ＰＥＢ２を備えている。本実施形態において、ソース配線Ｓ１は第１ソース配線として機能し、ソース配線Ｓ２は第２ソース配線として機能している。
【００２３】
画素電極ＰＥＲ１及び画素電極ＰＥＲ２は、ソース配線Ｓ１とソース配線Ｓ２との間に形成されている。画素電極ＰＥＲ１及び画素電極ＰＥＲ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。画素電極ＰＥＧ１及び画素電極ＰＥＧ２は、ソース配線Ｓ２とソース配線Ｓ３との間に形成されている。画素電極ＰＥＧ１及び画素電極ＰＥＧ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。画素電極ＰＥＢ１及び画素電極ＰＥＢ２は、ソース配線Ｓ３とソース配線Ｓ４との間に形成されている。画素電極ＰＥＢ１及び画素電極ＰＥＢ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。
【００２４】
遮光層ＳＨ１は、後述するようにスイッチング素子よりも下層側に配置されている。遮光層ＳＨ１は、アレイ基板ＡＲを平面視して、簡略化して図示されたスイッチング素子と重なる位置に配置されている。  
遮光層ＳＨ２は、後述するようにスイッチング素子よりも上層側に配置されている。遮光層ＳＨ２は、アレイ基板ＡＲを平面視して、簡略化して図示されたスイッチング素子及びソース配線Ｓ１乃至Ｓ４をそれぞれ覆う位置に配置されている。遮光層ＳＨ１及びＳＨ２は、各画素電極の上層又は下層に配置されていない。換言すると、遮光層ＳＨ１は、島状に形成され、各スイッチング素子と重なる位置に個別に配置されている。また、遮光層ＳＨ２には、隣り合うソース配線の間に開口部が形成されている。遮光層ＳＨ１及びＳＨ２に囲まれた領域は、表示に寄与する領域である。遮光層ＳＨ２は、アレイ基板ＡＲを平面視して、更にゲート配線Ｇ１及びＧ２を覆う位置に配置されていることが好ましい。但し、図示した例では、遮光層ＳＨ２の開口部は、ゲート配線Ｇ１及びＧ２と交差している。
【００２５】
上記した遮光層ＳＨ２について、より具体的に説明する。遮光層ＳＨ２は、ソース配線Ｓ１乃至Ｓ４をそれぞれ覆っている。この遮光層ＳＨ２には、ソース配線Ｓ１とソース配線Ｓ２との間、ソース配線Ｓ２とソース配線Ｓ３との間、及び、ソース配線Ｓ３とソース配線Ｓ４との間に、それぞれ開口部ＯＰ１乃至ＯＰ３が形成されている。開口部ＯＰ１乃至ＯＰ３は、それぞれゲート配線Ｇ１及びＧ２と交差し、第２方向Ｙに繋がっている。画素電極ＰＥＲ１及びＰＥＲ２は開口部ＯＰ１に配置され、画素電極ＰＥＧ１及びＰＥＧ２は開口部ＯＰ２に配置され、画素電極ＰＥＢ１及びＰＥＢ２は開口部ＯＰ３に配置されている。共通電極ＣＥは、開口部ＯＰ１乃至ＯＰ３にそれぞれ配置され、図示した６個の画素電極とそれぞれ対向している。また、共通電極ＣＥは、遮光層ＳＨ２を超えて第１方向Ｘに延出している。また、共通電極ＣＥは、ゲート配線Ｇ１及びＧ２を超えて第２方向Ｙに延出している。
【００２６】
図５は、図４に示した副画素ＰＸＲ１の一部を示す概略平面図である。
スイッチング素子ＳＷＲ１は、半導体層ＳＣ１を備えている。半導体層ＳＣ１は、例えばＬ字状に形成されている。ゲート配線Ｇ１は、第１方向Ｘに延出した主要部ＧＡ、及び、主要部ＧＡから分岐し第２方向Ｙに延出した分岐部ＧＢを有している。半導体層ＳＣ１は、ゲート配線Ｇ１の主要部ＧＡ及び分岐部ＧＢとの２箇所で交差している。すなわち、図示した例では、スイッチング素子ＳＷＲ１は、ダブルゲート型の薄膜トランジスタによって構成されている。なお、半導体層ＳＣ１がＵ字状に形成されていても良く、この場合、半導体層ＳＣ１が分岐部を有していないゲート配線Ｇ１と２箇所で交差したダブルゲート型の薄膜トランジスタを構成することができる。また、半導体層ＳＣ１がＩ字状に形成されていても良く、この場合、半導体層ＳＣ１がゲート配線Ｇ１の分岐部ＧＢのみの１箇所で交差したシングルゲート型の薄膜トランジスタを構成することができる。
【００２７】
半導体層ＳＣ１は、その一端がコンタクトホールＣＨ１１を介してソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１と重なる位置で第２方向Ｙに延出し、その中途部分で屈曲して第１方向Ｘに延出し、その他端がコンタクトホールＣＨ１２を介して中継電極ＲＥ１と電気的に接続されている。
中継電極ＲＥ１は、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥＲ１は、中継電極ＲＥ１と電気的に接続されている。画素電極ＰＥＲ１は、櫛歯電極Ｔ１を有している。櫛歯電極Ｔ１は、互いに平行に延出しており、図示した例では、第２方向Ｙに延出している。
【００２８】
図６は、図５のＡ−Ｂ線に沿って示すアレイ基板ＡＲの概略断面図である。
アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、遮光層ＳＨ１、遮光層ＳＨ２、スイッチング素子ＳＷＲ１、画素電極ＰＥＲ１、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。図示した例では、スイッチング素子ＳＷＲ１は、トップゲート構造であるが、ボトムゲート構造であっても良い。
【００２９】
遮光層ＳＨ１は、スイッチング素子ＳＷＲ１に対応する位置であって、第１絶縁基板１０の上に形成されている。第１絶縁膜１１は、第１絶縁基板１０及び遮光層ＳＨ１の上に形成されている。スイッチング素子ＳＷＲ１の半導体層ＳＣ１は、第１絶縁膜１１の上に形成されている。半導体層ＳＣ１は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや、酸化物半導体などによって形成されていても良い。
【００３０】
第２絶縁膜１２は、第１絶縁膜１１及び半導体層ＳＣ１の上に形成されている。ゲート配線Ｇ１は、第２絶縁膜１２上に形成され、その２箇所で半導体層ＳＣ１と対向している。第３絶縁膜１３は、ゲート配線Ｇ１及び第２絶縁膜１２の上に形成されている。ソース配線Ｓ１及び中継電極ＲＥ１は、第３絶縁膜１３の上に形成されている。ソース配線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１１を介して半導体層ＳＣ１にコンタクトしている。
【００３１】
中継電極ＲＥ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１２を介して半導体層ＳＣ１にコンタクトしている。遮光層ＳＨ１とスイッチング素子ＳＷＲ１との位置関係に着目すると、遮光層ＳＨ１は、第１絶縁基板１０と半導体層ＳＣ１との間に位置し、特に、ゲート配線Ｇ１と半導体層ＳＣ１とが対向する位置の下層に位置している。
【００３２】
遮光層ＳＨ２は、第３絶縁膜１３、及び、ソース配線Ｓ１の上に形成されている。遮光層ＳＨ２の開口部ＯＰ１においては、中継電極ＲＥ１及びその周囲の第３絶縁膜１３が露出している。遮光層ＳＨ２とスイッチング素子ＳＷＲ１との位置関係に着目すると、遮光層ＳＨ２は、ゲート配線Ｇ１と半導体層ＳＣ１とが対向する位置の上層に位置している。
【００３３】
共通電極ＣＥは、遮光層ＳＨ２の上に形成されている。また、共通電極ＣＥの一部は、開口部ＯＰ１に位置し、第３絶縁膜１３の上に形成されている。第４絶縁膜１４は、遮光層ＳＨ２及び共通電極ＣＥの上に形成されている。また、第４絶縁膜１４は、開口部ＯＰ１において、第３絶縁膜１３、中継電極ＲＥ１、及び、共通電極ＣＥの上に形成されている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４は、例えばシリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機材料によって形成されている。遮光層ＳＨ２は、遮光性を有する黒色の樹脂層であり、例えば黒色顔料を分散させたアクリル樹脂などの有機材料によって形成されている。
【００３４】
画素電極ＰＥＲ１は、第４絶縁膜１４、及び、中継電極ＲＥ１の上に形成されている。画素電極ＰＥＲ１は、第４絶縁膜１４を貫通するコンタクトホールを介して中継電極ＲＥ１に電気的に接続している。画素電極ＰＥＲ１は、第４絶縁膜１４を介して共通電極ＣＥと対向している。共通電極ＣＥ及び画素電極ＰＥＲ１は、例えばインジウム・ジンク・オキサイド（ＩＺＯ）やインジウム・ティン・オキサイド（ＩＴＯ）などの透明導電材料によって形成されている。第１配向膜ＡＬ１は、第４絶縁膜１４及び画素電極ＰＥＲ１の上に形成されている。第１配向膜ＡＬ１は、例えば、水平配向性を示す材料によって形成されている。
【００３５】
図７は、図５のＣ−Ｄ線に沿って示す液晶表示パネルＰＮＬの概略断面図である。
アレイ基板ＡＲにおいて、ソース配線Ｓ１及びＳ２は、第３絶縁膜１３の上に形成され、遮光層ＳＨ２によって覆われている。遮光層ＳＨ２は、対向基板ＣＴに向かって先細るテーパ状の断面を有している。つまり、遮光層ＳＨ２は、ほぼ平坦な上面ＳＨＴ、及び、傾斜面ＳＨＳを有している。共通電極ＣＥは、開口部ＯＰ１において第３絶縁膜１３の上に形成され、さらに、遮光層ＳＨ２の上面ＳＨＴ及び傾斜面ＳＨＳ上に形成され、第４絶縁膜１４によって覆われている。画素電極ＰＥＲ１は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥＲ１は、ソース配線Ｓ１とソース配線Ｓ２との間の開口部ＯＰ１において、共通電極ＣＥと対向している。
【００３６】
対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、遮光層ＳＨ３、カラーフィルタＣＦ１及びＣＦ２、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【００３７】
遮光層ＳＨ３は、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。遮光層ＳＨ３は、図示しないゲート配線や、ソース配線Ｓ１及びＳ２と対向する位置に形成されている。カラーフィルタＣＦ１は、画素電極ＰＥＲ１と対向している。カラーフィルタＣＦ２は、画素電極ＰＥＧ１と対向している。カラーフィルタＣＦ１及びＣＦ２のそれぞれの端部は、遮光層ＳＨ３と重なっている。カラーフィルタＣＦ１及びＣＦ２は、それぞれ着色された樹脂材料によって形成されている。オーバーコート層ＯＣは、透明な樹脂材料によって形成され、カラーフィルタＣＦ１及びＣＦ２を覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００３８】
本実施形態によれば、スイッチング素子は、下層に配置されている遮光層ＳＨ１、上層に配置されている遮光層ＳＨ２によって挟み込まれた構造となっている。遮光層ＳＨ１は、スイッチング素子に対するバックライトユニットからの光の直接の入射を抑制する。遮光層ＳＨ２は、ソース配線の側面及び上面での反射を抑制し、スイッチング素子に対するアレイ基板の層の界面で多重反射された光の入射を抑制することができる。これにより、光リークの発生をより効果的に抑制することができ、画素容量に保持されていた画素電位の変動を抑制することができる。そのため、たとえ低周波駆動や間欠駆動される場合であっても、光リークに起因したフリッカ等による表示品位の劣化を抑制することが可能となる。加えて、表示装置を低周波駆動や間欠駆動させることで、表示装置の消費電力を低減させることができる。
【００３９】
また、本実施形態で説明したアレイ基板と、ソース配線の上に透明樹脂層を備えた比較例のアレイ基板とを比較した場合、本実施形態の遮光層ＳＨ２は、比較例の透明樹脂層と置換することができる。このため、遮光層ＳＨ２は、実質的に製造工程数を増やすことなく製造することができる。
【００４０】
また、遮光層ＳＨ２に形成される開口部ＯＰの下層には、配線や回路等が配置されておらず、ほとんど段差がない。つまり、開口部ＯＰにおいてはほぼ平坦な面が形成されている。画素電極ＰＥは、平坦な開口部ＯＰに配置されているため、液晶分子の配向にほとんど悪影響を与えない。
【００４１】
また、共通電極ＣＥは、開口部ＯＰのみならず、遮光層ＳＨ２を乗り越えて第１方向Ｘに延在している。遮光層ＳＨ２がテーパ状の断面を有しているため、遮光層ＳＨ２を乗り越える共通電極ＣＥの断線を抑制することができる。
また、遮光層ＳＨ２が配置される位置は、各異色副画素の境界に相当する。このため、第１方向Ｘに隣接する異なる色の副画素間での混色を抑制することが可能となる。すなわち、混色は、表示パネルＰＮＬの法線に対して傾斜した斜め方向から表示パネルＰＮＬに入射した光が、互いに整合しないカラーフィルタを透過することで生じる。このように隣接する副画素のカラーフィルタを透過して混色を招く不整合光は、隣り合う副画素の境界で発生する。本実施形態によれば、斜め方向に入射した光のうち、境界付近に入射した光は、遮光層ＳＨ２によって遮光され、隣接するカラーフィルタを透過しない。このため、混色が視認されにくくなり、表示品位の劣化を抑制することが可能となる。
【００４２】
また、遮光層ＳＨ２は、ソース配線を覆っており、かつ好ましくはゲート配線の上に配置されている。このため、アレイ基板ＡＲにおいて、対向基板ＣＴ側から入射した光のソース配線及びゲート配線での反射を抑制することができる。このため、ソース配線及びゲート配線での反射に起因したコントラスト比の低下を抑制することができる。その場合、対向基板ＣＴの遮光層ＳＨ３を省略しても良い。遮光層ＳＨ３を省略した場合、アレイ基板ＡＲと対向基板ＣＴとの合わせずれに起因した開口率の低下を抑制することができる。また、遮光層ＳＨ３を設けない場合、表示装置の製造工程を削減することができる。
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な表示装置を提供することができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
ＤＳＰ…液晶表示装置  ＰＮＬ…表示パネル  Ｇ…ゲート配線  
Ｓ…ソース配線  ＳＷ…スイッチング素子  ＰＥ…画素電極  ＣＥ…共通電極
ＰＸ…単位画素  ＣＦ…カラーフィルタ  ＳＨ…遮光層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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