(57)【要約】      （修正有）【課題】機能レジスタ値の初期値の設定において、同じ値を設定するコンピュータプログラムのステップを削減することによって、プログラムコードを削減でき、コンピュータプログラムの容量を有効に活用することができる遊技機を提供する。【解決手段】第１及び第２のチップセレクトポートを有するプロセッサコア３０２と、第１及び第２のチップセレクトポートを選択するチップセレクト制御回路４０５と、第１及び第２のチャネルを有し、第１及び第２のチャネルに関連する第１及び第２のレジスタを有する処理回路を備え、第１のチップセレクトポートは第１のレジスタに接続され、更に、チップセレクト制御回路４０５を介して第２のレジスタに接続され、第２のチップセレクトポートは、制御回路を介して第２のレジスタに接続され、第１のチップセレクトポートからの信号が第１及び第２のレジスタに供給される。【選択図】図４
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【特許請求の範囲】
【請求項１】
処理対象の第１のチャネル及び第２のチャネルを少なくとも有し、当該第１のチャネルに関連する第１のレジスタ及び当該第２のチャネルに関連する第２のレジスタを有する処理回路と、
前記第１及び第２のレジスタの一方又は両方を選択する信号を送信するよう構成されているレジスタ選択回路を少なくとも有するプロセッサ回路と、
前記第１のレジスタを選択する信号及び前記第２のレジスタを選択する信号を、前記プロセッサ回路から受信し、前記第１のレジスタを選択する信号を前記第１のレジスタに供給し、前記第１のレジスタを選択する信号及び前記第２のレジスタを選択する信号のいずれか一方を前記第２のレジスタに供給するよう構成されているレジスタ選択制御回路と、
を備えた、回路。
【請求項２】
前記処理回路は、前記第１のレジスタを選択する信号を受信したことに応じて、前記第１及び第２のレジスタに値を設定し、その後、前記第２のレジスタを選択する信号を受信したことに応じて、前記第２のレジスタに値を設定する、請求項１に記載の回路。
【請求項３】
回路は、さらに、前記第１のレジスタを選択する信号を前記第２のレジスタに供給するか否かを表すビットを有するレジスタを備え、前記レジスタ選択制御回路は、前記ビットの値に応じて、前記第１のレジスタを選択する信号を、前記第２のレジスタに供給するか否かを決定する、請求項１に記載の回路。
【請求項４】
請求項１ないし３のいずれか一つに記載の回路を有するプロセッサ。
【請求項５】
ワンチップである構成される請求項４に記載のプロセッサ。
【請求項６】
請求項４又は５に記載のプロセッサを有する基板。
【請求項７】
請求項６に記載の基板を備えた遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチャネルにおけるレジスタを設定する回路、回路を有するプロセッサ、プロセッサを有する基板、基板を備えた遊技機に関する。
【背景技術】
【０００２】
マイコンは、タイマ回路、通信回路、演算回路などを有しており、それら回路を制御し、基板の動作を実現させる。そのようなマイコンは、それぞれの回路において、複数の同じ機能を有するものがあり、例えば、他の回路と通信する複数の手段を有する。複数の手段は、複数のチャネルとして管理される。複数のチャネルのそれぞれにおいて、初期設定を行う必要がある。初期設定の例としては、各種レジスタの値を設定値にすることなどがある。
【０００３】
従来、複数のチャネルにおける同機能レジスタの値の設定値が同じであっても、個別に値が設定されていた。例えば、マイコンの通信回路が３チャネルを有しており、３チャネルのボーレートが同じ値であると仮定すると、従来技術は、３チャネルそれぞれにおいて、同じボーレート値を設定する。したがって、従来技術は、同じ値を３回設定することから、非効率であった。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、複数のチャネルにおける同機能レジスタの値の設定値が同じであっても、個別に値が設定されており、各チャネルごとに同様な処理が必要とされていたが、本発明は、代表チャンネルの設定ステップで他の同機能レジスタを設定することができる。
【０００５】
例えば、パチンコ、回胴式遊技機とも称されるパチスロなどの遊技機では、規則などによって、使用可能なコンピュータプログラムの容量が制限されている。同機能レジスタ値の初期値の設定において、同じ値を設定するコンピュータプログラムのステップを削減することによって、プログラムコードを削減でき、コンピュータプログラムの容量を有効に活用することができる。
【０００６】
このようなプログラムコードの削減によって、遊技機メーカは、削減した容量を遊技機の演出などに関連するコンピュータプログラムに割り当てることができ、遊技機の演出などをさらに向上させることができる。
【課題を解決するための手段】
【０００７】
複数のチャネルにおける同機能レジスタの値の設定値の設定を１回の処理によって実行する。
【０００８】
本願発明の実施例における回路は、第１のチップセレクトポート及び第２のチップセレクトポートを少なくとも有するプロセッサコアと、第１のチップセレクトポート及び第２のチップセレクトポートに接続され、当該第１及び第２のチップセレクトポートの一方からの信号を出力するよう構成されているチップセレクト制御回路と、処理対象の第１のチャネル及び第２のチャネルを少なくとも有し、当該第１のチャネルに関連する第１のレジスタ及び当該第２のチャネルに関連する第２のレジスタを有する処理回路とを備え、第１のチップセレクトポートは、第１のレジスタに接続され、さらに、チップセレクト制御回路を介して第２のレジスタに接続され、第２のチップセレクトポートは、制御回路を介して第２のレジスタに接続され、第１のチップセレクトポートからの信号が第１及び第２のレジスタに供給されるようにすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例による遊技機を背面からみた状態の遊技機内部の電子基板の構成を示す。
【図２】本発明の実施例による各電子基板を示す。
【図３】従来の主基板プロセッサにおける回路の一部を示す
【図４】本発明の実施例１による主基板プロセッサを示す。
【図５】チップセレクト制御回路がチャネル制御レジスタを有する本発明の実施例２を示す。
【図６】チャネルＡのボーレートレジスタがチャネル制御用のビットを有する本発明の実施例３を示す。
【図７】主基板を構成するプロセッサが有する回路を示す。
【図８】ユーザＲＯＭのメモリマップを示す。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施例による遊技機を背面からみた状態の遊技機内部の電子基板の構成を示す。遊技機１００は、その内部に主基板１０５、表示基板１１０及び払出基板１１５を有する。主基板１０５は、ケーブル１２０を介して表示基板１１０に接続されており、さらに、ケーブル１２５を介して払出基板１１５に接続されている。
【００１１】
主基板１０５は、遊技機全体の機能を制御し、入賞するか否かに関する抽選も実行する。表示基板１１０及び払出基板１１５は、主基板１０５から命令及び／又はデータを受信する。表示基板１１０は、主基板１０５からの命令に基づいて、遊技機の演出を制御する。払出基板１１５は、主基板１０５からの命令に基づいて、入賞の際に賞球の払出を制御する。ここで、主基板、払出基板、表示基板は、一例であり、遊技機は、他の機能を実現する基板を含んでいてもよい。また、当業者であれば理解可能であるように、基板が回路から構成されるようにしてもよいし、基板によって実現される機能を回路によって実現されるようにしてもよい。
【００１２】
図２は、本発明の実施例による各電子基板を示す。主基板１０５は、少なくとも主基板プロセッサ２０５を有する。主基板プロセッサ２０５は、１又は２以上のプロセッサであってもよい。主基板１０５は、ケーブル１２０を介して表示基板１１０に命令及び／又はデータを送受信する。表示基板１１０は、ケーブル１２０を介して応答を表すデータを主基板１０５に送信するようにしてもよい。主基板１０５は、ケーブル１２５を介して払出基板１１５に命令及び／又はデータを送受信する。払出基板１１５は、ケーブル１２５を介して応答を表すデータを主基板１０５に送信する。
【００１３】
表示基板１１０は、少なくとも表示基板プロセッサ２３０、表示基板メモリ２３５及びグラフィックプロセッサ２４０を有する。表示基板プロセッサ２３０は、１又は２以上のプロセッサであってもよい。表示基板メモリ２３５は、ＲＯＭ又はＲＡＭ、又は、その両方であってもよい。表示基板メモリ２３５は、表示基板プロセッサ２３０及び／又はグラフィックプロセッサ２４０が表示器２４５に表示する演出に関するキャラクタなどのデータを記憶している。グラフィックプロセッサ２４０は、図２では４つのプロセッサから構成されているが、１又は２以上のグラフィックプロセッサであってもよい。表示基板１１０は、表示器２４５に接続又は一体化されており、表示器２４５を制御して様々な演出を表示する。表示器２４５の例としては、液晶表示器などであって、カラーやモノクロ画像を提供する。必要に応じて、表示器２４５や他の手段によって、音声が提供されてもよい。
【００１４】
払出基板１１５は、少なくとも払出基板プロセッサ２５０を有する。払出基板プロセッサ２５０は、１又は２以上のプロセッサであってもよい。払出基板１１５は、さらにカードユニット（図示せず）に接続されていてもよい。カードユニットは、遊技を実施するために必要なコインやパチンコ球などの媒体を遊技者の入力に応じて遊技機に提供する。カードユニットは、回路、基板、装置、又は、それら１以上の組み合わせなどの形態とすることができる。
【００１５】
図２は、主基板プロセッサ２０５、表示基板プロセッサ２３０、払出基板プロセッサ２５０を概略的に示しており、各基板が少なくともプロセッサを有することを示す。各プロセッサは、ワンチップであっても、ワンチップでなくてもよい。それらプロセッサがワンチップである場合、RAMやROMなどの他の構成は、各プロセッサ上に必要である。それらプロセッサがワンチップでない場合、RAMやROMなどの他の構成は、各基板上に必要である。プロセッサがワンチップである場合、ワンチップ全体がマイコンとして提供されてもよい。
【００１６】
従来技術
図３は、従来の主基板プロセッサにおける回路の一部を示す。主基板プロセッサ２０５は、複数のチャネルを制御するプロセッサコア３０２、アドレスデコード回路３０４、通信回路３０６を少なくとも有する。本実施例において、通信回路３０６は、チャネルＡ、チャネルＢ及びチャネルＣの３チャネルを有する。例えば、通信回路３０６のチャネルＡは、表示基板１１０との通信のために用いられ、通信回路３０６のチャネルＢは、払出基板１１５との通信のために用いられるようにすることができる。
【００１７】
プロセッサコア３０２は、アドレスポート３１０、メモリ要求ポート３１２、Ｉ／Ｏ要求ポート３１４、リード要求ポート３１６、ライト要求ポート３１８、データ入出力ポート３２０を有する。
【００１８】
アドレスデコード回路３０４は、アドレスポート３３０、メモリ要求ポート３３２、Ｉ／Ｏ要求ポート３３４、チップセレクトポートＡ１  ３３６、チップセレクトポートＡ２  ３３８、チップセレクトポートＡ３  ３４０、チップセレクトポートＡ４  ３４２、チップセレクトポートＡ５  ３４６、チップセレクトポートＢ１  ３４８、チップセレクトポートＢ２  ３５０、チップセレクトポートＢ３  ３５２、チップセレクトポートＢ４  ３５４、チップセレクトポートＢ５  ３５６、チップセレクトポートＣ１  ３５８、チップセレクトポートＣ２  ３６０、チップセレクトポートＣ３  ３６２、チップセレクトポートＣ４  ３６４、チップセレクトポートＣ５  ３６６を有する。
【００１９】
通信回路３０６は、チャネルＡの通信回路３７０、チャネルＢの通信回路３７２、チャネルＣの通信回路３７４、リード要求ポート３７６、ライト要求ポート３７８、データ入出力ポート３８０を有する。
【００２０】
チャネルＡの通信回路３７０は、チャネルＡのボーレートレジスタ３８２、チャネルＡのデータレジスタ３８３、チャネルＡのFormat設定レジスタ３８４、チャネルＡの割込み制御レジスタ３８５、チャネルＡのステータスレジスタ３８６、チャネルＡの送受信回路３８７を有する。チャネルＡの送受信回路３８７は、送信用回路３８８、受信用回路３８９、ステータス制御回路３９０、割込み制御回路３９１を有し、これら回路及びレジスタを用いて外部回路、例えば、表示基板１１０と通信を行う。
【００２１】
チャネルＢの通信回路３７２及びチャネルＣの通信回路３７４は、チャネルＡの通信回路３７０の構成と同様の構成を有する。ここでは、チャネルＢの通信回路３７２がチャネルＢのボーレートレジスタ３９２及びチャネルＢの送受信回路３９６を有する構成、及び、チャネルＣの通信回路３７４がチャネルＣのボーレートレジスタ３９４及びチャネルＣの送受信回路３９７を有する構成のみを例示のために示す。説明を分かり易くするために、チャネルＢの通信回路３７２及びチャネルＣの通信回路３７４において、通信回路及びボーレートレジスタ以外の構成を省略して示す。一実施例において、チャネルＢの通信回路３７２は、払出基板１１５と通信する。
【００２２】
ここで、通信回路３７０、３７２及び３７４における各レジスタ及び回路を説明すると、ボーレートレジスタ３８２、３９２及び３９４は、各通信回路がデータを変復調するボーレートの値を有する。データレジスタ３８３は、送受信対象のデータを有する。Format設定レジスタ３８４は、送受信するデータのフォーマットの定義を有する。例えば、フォーマットは、データ長、ストプビット長やパリティ機能に関する情報などを定義する。割込み制御レジスタ３８５は、割込み要求を実行するタイミングや割込み要求の可否に関する情報を有する。ステータスレジスタ３８６は、送受信されたデータ及び／又は送受信中データの状況に関する情報を有する。
【００２３】
ステータス制御回路３９０は、送受信回路３８７，３９６，３９７の送受信ステータス、エラーステータスなどの状態を取得し、ステータスレジスタ３８６に格納する。プロセッサコア３０２は、ステータスレジスタ３８６を参照することによって、送受信回路３８７，３９６，３９７の状態を読み取る。送信用回路及び受信用回路（例えば、３８８及び３８９）は、上記レジスタの値（例えば、ボーレートレジスタ３８２、３９２及び３９４や、Format設定レジスタ３８４などの値）に基づいて、データレジスタ３８３における送受信対象のデータの変復調を実行し、外部の回路や基板（例えば、表示基板１１０及び払出基板１１５など）に対してデータを送受信する。割込み制御回路３９１は、ステータスレジスタ３８６、割込み制御レジスタ３８５の値に基づいて、プロセッサコア３０２に対する割込みを制御する。
【００２４】
プロセッサコア３０２のアドレスポート３１０は、メモリやＩ／Ｏデバイスとのデータ送受信のためのアドレスを指定する情報を送信し、アドレスデコード回路３０４のアドレスポート３３０は、当該情報を受信する。プロセッサコア３０２のメモリ要求ポート３１２は、メモリ空間へのリクエストに関する情報を送信し、アドレスデコード回路３０４のメモリ要求ポート３３２は、当該情報を受信する。プロセッサコア３０２のＩ／Ｏ要求ポート３１０は、Ｉ／Ｏ空間へのリクエストに関する情報を送信し、アドレスデコード回路３０４のＩ／Ｏ要求ポート３３０は、当該情報を受信する。アドレスデコード回路３０４は上記信号の組合せによりメモリ空間またはＩ／Ｏ空間のアドレスに対応したチップセレクト信号をチップセレクトポート３３６から３６６に出力する。
【００２５】
プロセッサコア３０２のリード要求ポート３１６は、リードストローブに関する情報を送信し、通信回路３０６のリードポート３７６は、当該情報を受信する。プロセッサコア３０２のライト要求ポート３１８は、ライトストローブに関する情報を送信し、通信回路３０６のライト要求ポート３７８は、当該情報を受信する。プロセッサコア３０２のデータ入出力ポート３２０は、送受信対象のデータ情報を送受信し、通信回路３０６のデータ入出力ポート３８０は、当該情報を送受信する。通信回路３０６の各レジスタは各レジスタに設定されたチップセレクトポート３３６から３６６のチップセレクト信号（レジスタ選択信号）と上記リード／ライトストローブの組合せによりデータ入出力ポート３８０から当該レジスタの内容の読出しを行うか、データ入出力ポート３８０の内容を当該レジスタに書込みを行う。
【００２６】
プロセッサコア３０２は、主基板プロセッサ２０５の電源が投入された時やリセットされた時などの各種レジスタの初期化が必要とされるとき、レジスタ３８２、３８４、３８５、３９２、３９４の一又は二以上の設定値を設定する。ここでは、ボーレートレジスタを例に説明すると、同機能レジスタの初期化が必要とされるとき、所定のボーレートの値をチャネルＡのボーレートレジスタ３８２、チャネルＢのボーレートレジスタ３９２、チャネルＣのボーレートレジスタ３９４に設定する。ここで、チャネルＡ、Ｂ及びＣそれぞれのボーレートの値は、異なるようにすることができるが、ほとんどの場合、チャネルＡ、Ｂ及びＣそれぞれのボーレートの値は、同じであることが多い。
【００２７】
ボーレートの値の設定の具体例としては、設定対象のボーレートレジスタのアドレスを指定する情報と、プロセッサコア３０２のアドレス端子ポート３１０と、メモリ要求端子ポート３１２およびＩ／Ｏ要求ポート３１０との情報を、設定対象のボーレートレジスタへのリクエストに関する情報としてアドレスデコード回路３０４に送信する。
【００２８】
アドレスデコード回路３０４は、アドレスを指定する情報、ボーレートレジスタへのリクエストに関する情報及びメモリ空間またはＩ／Ｏ空間へのリクエストに関する情報を受信し、それら情報をデコードし、設定対象のボーレートレジスタ（チャネルＡ、Ｂ又はＣのボーレートレジスタ）を決定する。アドレスデコード回路３０４は、チャネルＡ、Ｂ又はＣのボーレートレジスタに対応するチップセレクトポート３３６、３４８又は３５８を通じて、チップセレクト信号を送信する。例えば、チャネルＡのボーレートレジスタ３８２に値を設定する場合、アドレスデコード回路３０４は、チップセレクトポート３３６を通じて、チップセレクト信号をボーレートレジスタ３８２に送信する。これにより、通信回路３０６は、値を設定する対象がボーレートレジスタ３８２であることを決定することができる。他の例として、アドレスデコード回路３０４がメモリ空間及びＩ／Ｏ空間のどちらにアクセスするかの制御を行うのではなく、後述するチップセレクト制御回路４０５及び／又は通信回路３０６がそのような制御を行ってもよい。また、本実施例において、通信回路３０６が、レジスタのデータバスへの読出しタイミングを合成しているが、アドレスデコード回路３０４またはチップセレクト制御回路へメモリ要求ポート３１２、Ｉ／Ｏ要求ポート３１４信号を入力することによって、アドレスデコード回路３０４またはチップセレクト制御回路が、チップセレクトポート信号がアクティブとなった場合にレジスタ内容をデータ入出力ポート３８０へ出力する構成としても良い。なお、本実施例は、Z80ＣＰＵモデルで説明を行ったためメモリ要求ポート３１２、Ｉ／Ｏ要求ポート３１４を用いて説明された。一方で、一般的なＣＰＵではメモリ空間、Ｉ／Ｏ空間の概念がないものも存在する。このような、メモリ空間、Ｉ／Ｏ空間の概念がないものを含めいかなる構成であっても、本実施例を用いることができる。この場合、メモリ空間、Ｉ／Ｏ空間へのアクセスするために必要な信号は、ＣＰＵが物理的に接続された機能レジスタにアクセスするためのタイミングを論理的に合成できる信号とする必要がある。
【００２９】
プロセッサコア３０２は、ライトストローブに関する情報をライト要求ポート３１８を介して、そして、送信対象のデータ情報をデータ入出力ポート３２０を介して通信回路３０６に送信する。これにより、通信回路３０６は、データ情報に含まれているボーレートの値をチップセレクト信号を受信したボーレートレジスタ３８２に設定する。プロセッサコア３０２は、チャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４にボーレートの値を設定する場合、それぞれのチップセレクトポート３４８及び３５８などを用いて、チャネルＡのボーレートレジスタ３８２と同様の動作を行う必要がある。したがって、チャネルＡ、Ｂ及びＣのボーレートの値が同じであっても、同じ動作を３回行うことによって、ボーレートレジスタ３８２、３９２及び３９４に同じ値を設定していた。
【００３０】
実施例１
（チップセレクト制御回路を有する例）
図４は、本発明の実施例１による主基板プロセッサを示す図である。図４に示されるプロセッサコア３０２、アドレスデコード回路３０４、通信回路１０６は、図３に示されるそれぞれの回路を同じ構成である。図４に示される主基板プロセッサ１０５は、さらに、チップセレクト制御回路４０５を含んでいる。
【００３１】
図４において、説明を分かり易くするために、アドレスデコード回路１０４には、各チャネルに一つのチップセレクトポート３３６、３４８及び３５８のみを示し、通信回路１０６には、ボーレートレジスタ３８２、３９２及び３９４のみを示している。当業者であれば、理解されるように、主基板プロセッサ１０５は、図３に示されている構成全てを含むことができる。
【００３２】
本実施例において、チップセレクトポートＡ１  ３３６は、チップセレクト制御回路４０５を介して、チャネルＡの通信回路３７０におけるチャネルＡのボーレートレジスタ３８２、チャネルＢの通信回路３７２におけるチャネルＢのボーレートレジスタ３９２及びチャネルＣの通信回路３７４におけるチャネルＣのボーレートレジスタ３９４に接続されている。チップセレクトポートＢ１  ３４８は、チップセレクト制御回路４０５を介して、チャネルＢの通信回路３７２におけるチャネルＢのボーレートレジスタ３９２に接続されている。チップセレクトポートＣ１  ３５８は、チップセレクト制御回路４０５を介して、チャネルＣの通信回路３７４におけるチャネルＣのボーレートレジスタ３９４に接続されている。
【００３３】
チップセレクト制御回路４０５は、第１の制御回路４１０及び第２の制御回路４１５を有する。第１の制御回路４１０は、チップセレクトポートＡ１  ３３６及びチップセレクトポートＢ１  ３４８からのセレクト信号の論理和をとり、チャネルＢのボーレートレジスタ３９２に供給する。第２の制御回路４１５は、チップセレクトポートＡ１  ３３６及びチップセレクトポートＣ１  ３５８からのセレクト信号の論理和をとり、チャネルＣのボーレートレジスタ３９４に供給する。
【００３４】
図４において、第１の制御回路４１０及び第２の制御回路４１５は、論理和（ＯＲ）回路として示されている。しかしながら、これらは、例示であり、第１の制御回路４１０及び第２の制御回路４１５は、２以上の入力信号の論理和信号を出力できる回路であればどのような回路でもよく、例えば、ワイアードＯＲ、ＴＴＬ、ＤＤＬ回路や他の回路を第１の制御回路４１０及び／又は第２の制御回路４１５として用いることができる。
【００３５】
プロセッサコア３０２がチャネルＡのボーレートレジスタ３８２に値を設定するためにチップセレクト信号を出力すると、チャネルＡのボーレートレジスタ３８２用のチップセレクト信号線は、第１の制御回路４１０及び第２の制御回路４１５を介してボーレートレジスタ３８２、３９２及び３９４に接続されていることから、全てのチャネルのボーレートレジスタ３８２、３９２及び３９４が値を設定する対象のレジスタとして選択される。これにより、プロセッサコア３０２がデータ入出力ポート３２０を介して出力したチャネルＡのボーレートの値は、全てのボーレートレジスタ３８２、３９２及び３９４に設定される。したがって、ボーレートレジスタ３８２、３９２及び３９４に同じ値が設定される場合、各チャネル毎に設定処理を行う必要がなくなる。したがって、本発明は、従来技術と比較して、処理時間及び処理リソースを削減することができるという技術的効果を有する。特に、プログラムを格納するＲＯＭの使用量を削減することができる。遊技機において、規則によって使用可能なＲＯＭの使用量が決められていることから、ＲＯＭの使用量を削減することによって、削減した容量を遊技機の演出や抽選などを制御するプログラムに割り当てることができる。これにより、遊技者がより興味をそそる仕組みを遊技機に組み込むことができる。
【００３６】
本実施例において、アドレスデコード回路３０４のチップセレクトポートＢ１  ３４８及びチップセレクトポートＣ１  ３５８は、それぞれ、チャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４に接続されていることから、プロセッサコア３０２がボーレートレジスタ３９２及び／又は３９４に値を設定する処理を行うプログラムを準備することによって、プロセッサコア３０２は、チャネルＡのボーレートレジスタ３８２のボーレート値と異なる値をチャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４に設定することができる。チャネルＡのボーレートレジスタ３８２を設定した後に、所定のボーレート値をチャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４に設定することによって、チャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４は、チャネルＡのボーレートの値とは異なる値を有することができる（チャネルＢ及び／又はチャネルＣのボーレートレジスタ３９２、３９４のチャネルＡのボーレートの値から個別の値に上書きされる）。
【００３７】
チャネルＡのボーレートレジスタ３８２のボーレート値と異なる値をチャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４に設定する他の実施例として、プロセッサコア３０２は、設定すべきボーレートの値を比較して、チャネルＡのボーレートの値がチャネルＢ又はＣの値と異なることを判定した場合、ボーレートレジスタ３９２及び／又は３９４に設定されているチャネルＡのボーレートの値に異なる値を上書きする。これにより、チャネルＡのボーレートの値と異なる値をチャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４に設定することができる。
【００３８】
実施例２
（チップセレクト制御回路がチャネル制御レジスタを有する例）
図５は、チップセレクト制御回路がチャネル制御レジスタを有する実施例２を示す。チップセレクト制御回路４０５は、チャネル制御レジスタ５０５が有する値に応じて、チャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４にチャネルＡのボーレートの値を同時に設定するか否か（言い換えると。チャネルＡのボーレートレジスタ３８２のボーレート値をチャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４のボーレートの値として設定するか否か）を決定する。
【００３９】
チップセレクト制御回路４０５は、チャネル制御レジスタ５０５、第１のスイッチ回路５１０、第２のスイッチ回路５１５、ライト要求ポート５２０、リード要求ポート５２５、データ入出力ポート５３０、チップセレクトポートチャンネル制御５４０を有する。アドレスデコード回路３０４は、チップセレクトポート５３５を有する。図５の実施例におけるその他の構成は、図４に示した実施例の構成と同様とすることができる。本実施例において、チップセレクトポートチャンネル制御５３５及び５４０、並びに、ライト要求ポート５２０及びデータ入出力ポート５３０により、プロセッサコア３０２の動作によって、チャネル制御レジスタ５０５への値の設定が可能となる。本実施例では、ボーレートレジスタ３８２、３９２及び３９４に値を設定する前に、チャネル制御レジスタ５０５に値を設定する必要がある。
【００４０】
チャネル制御レジスタ５０５は、チャネルＢ及び／又はチャネルＣのボーレートの値をチャネルＡのボーレートの値と同じとするか否かを設定することができる。例えば、チャネルＡとＢのボーレートの値を同じ値にする場合、チャネル制御レジスタ５０５のビット１に「１」を設定し、チャネルＡとＢのボーレートの値を異なる値にする場合、ビット１に「０」を設定する。同様に、チャネルＡとＣのボーレートの値を同じ値にする場合、チャネル制御レジスタ５０５のビット０に「１」を設定し、チャネルＡとＣのボーレートの値を異なる値にする場合、ビット０に「０」を設定する。
【００４１】
第１のスイッチ回路５１０及び第２のスイッチ回路５１５は、それぞれ、チャネル制御レジスタ５０５のビット１及びビット０を読み、それぞれのビット値に応じて、チップセレクト信号を第１の制御回路４１０及び第２の制御回路４１５に出力する。例えば、第１のスイッチ回路５１０は、ビット１が「１」である場合、チップセレクトポートＡ１  ３３６の信号を第１の制御回路４１０に出力し、ビット１が「０」である場合、チップセレクトポートＡ１  ３３６の信号に関わらず、選択されていないことを表すチップセレクト信号を第１の制御回路４１０に出力する。第２のスイッチ回路５１５も、チャネル制御レジスタ５０５のビット０を読み、第１のスイッチ回路５１０と同様に動作する。これにより、第１の制御回路４１０及び第２の制御回路４１５それぞれは、チップセレクトポートＡ１  ３３６から信号が出力された時に、その信号をチャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４に送信するか否かを決定することができる。
【００４２】
本実施例において、プロセッサコア３０２は、所定のボーレートの値を、チャネルＡのボーレートレジスタ３８２に設定するとともに、チャネル制御レジスタ５０５のビットの値に応じて、チャネルＡのボーレートの値をチャネルＢ及びＣのボーレートレジスタ３９２及び３９４に設定することができる。さらに個別に、チャネルＡのボーレートの値と異なる値をチャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４へ設定することができる。一実施例において、チャネルＢ及びチャネルＣの一方又は両方のボーレートの値がチャネルＡのボーレートの値と同じである場合、チャネルＡのボーレートの値のみをチャネルＢ及び／又はチャネルＣへ設定し、チャネルＢ及び／又はチャネルＣへ個別の値を設定する処理を省略することができる。これにより、プロセッサコア３０２の処理を削減することができる。
【００４３】
実施例３
（チャネルＡのボーレートレジスタがチャネル制御用のビットを有する例）
図６は、チャネルＡのボーレートレジスタがチャネル制御用のビットを有する実施例３を示す。チップセレクト制御回路４０５は、チャネル制御用のビット６０５の値に応じて、チャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４にチャネルＡのボーレートの値を設定するか否かを決定する。
【００４４】
図６に示す構成は、図５に示した構成とほぼ同様とすることができるが、チャネルＡのボーレートレジスタ３８２がチャネル制御用のビット６０５を有する。ここで、チャネルＡのボーレートレジスタ３８２のチャネル制御用のビット６０５は、図５で示したチャネル制御レジスタ５０５のビット０及び１に対応する。これにより、本実施例におけるチップセレクト制御回路４０５は、図５で示したチャネル制御レジスタ５０５を有する必要がないことから、ライト要求ポート５２０、リード要求ポート５２５、データ入出力ポート５３０及びチップセレクトポートチャンネル制御５４０を有していない。当然、チップセレクト制御回路４０５は、制御レジスタ５０５を有しておらず、アドレスデコード回路３０４も、チップセレクトポートチャンネル制御５３５を有していない。これにより、本実施例は、実施例２の構成と比較して、ハードウエア構成を省略することができる。
【００４５】
本実施例において、プロセッサコア３０２は、チャネルＢ及びＣのボーレートの値をチャネルＡのボーレートの値と同じにするか否かを決定することを示すビットをチャネルＡのボーレートレジスタ３８２のビット６及びビット７に設定することができる。プロセッサコア３０２は、チップセレクトポートＡ１  ３３６を介してチャネルＡのボーレートレジスタ３８２にチャネルＡのボーレートの値を設定するとともに、ビット６及びビット７に値を設定する。ビット６及び７に関し、例えば、チャネルＡとＢのボーレートの値を同じ値にする場合、ビット６に「１」を設定し、チャネルＡとＢのボーレートの値を異なる値にする場合、ビット６に「０」を設定する。同様に、チャネルＡとＣのボーレートの値を同じ値にする場合、ビット７に「１」を設定し、チャネルＡとＣのボーレートの値を異なる値にする場合、ビット７に「０」を設定する。なお、ビット６及び７は、一例であり、それらビットが表す情報のために、チャネルＡのボーレートレジスタ３８２におけるビット６及び／又は７以外のビットが用いられても良い。
【００４６】
本実施例では、プロセッサコア３０２は、チャネルＡのボーレートレジスタ３８２にボーレートの値とビット６及び７の値とを設定する処理を同時に命令することができる。例えば、チップセレクトポートＡ１  ３３６と第１のスイッチ回路５１０及び第２のスイッチ回路５１５との間に遅延回路などのような、スイッチ回路５１０及び第２のスイッチ回路５１５への信号の供給を遅らせる回路を設け、チャネルＡのボーレートレジスタ３８２のビット６及び７への値の設定が第１のスイッチ回路５１０及び第２のスイッチ回路５１５への信号の供給より先に行われるようにする。これにより、第１のスイッチ回路５１０及び第２のスイッチ回路５１５は、チップセレクトポートＡ１  ３３６からチップセレクト信号を受けた時、チャネルＡのボーレートレジスタ３８２のビット６及び７の値を参照することができる。
【００４７】
第１のスイッチ回路５１０及び第２のスイッチ回路５１５は、それぞれ、チャネルＡのボーレートレジスタ３８２のビット６及び７を読み、それぞれのビット値に応じて、チップセレクト信号を第１の制御回路４１０及び第２の制御回路４１５に出力する。例えば、第１のスイッチ回路５１０は、ビット６が「１」である場合、チップセレクトポートＡ１  ３３６の信号を第１の制御回路４１０に出力し、ビット６が「０」である場合、チップセレクトポートＡ１  ３３６の信号に関わらず、選択されていないことを表すチップセレクト信号を第１の制御回路４１０に出力する。第２のスイッチ回路５１５も、チャネルＡのボーレートレジスタ３８２のビット１５を読み、第１のスイッチ回路５１０と同様に動作する。これにより、チップセレクトポートＡ１  ３３６から信号が出力された時に、第１の制御回路４１０及び第２の制御回路４１５それぞれは、その信号をチャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４に送信するか否かを決定することができる。
【００４８】
本実施例において、プロセッサコア３０２は、所定のボーレートの値をチャネルＡのボーレートレジスタ３８２に設定するとともに、チャネルＡのボーレートレジスタ３８２のビット６及び７の値に応じて、チャネルＡのボーレートの値をチャネルＢ及びＣのボーレートレジスタ３９２及び３９４に設定する。ここで、実施例２と同様に、チャネルＢ及びチャネルＣの一方又は両方のボーレートの値がチャネルＡのボーレートの値と異なる場合、チャネルＢ及び／又はチャネルＣへ個別の値を設定することができる。
【００４９】
上記実施例１ないし３において、主基板１０５は、３つのチャネルを制御するが、これは例示であり、当業者であれば理解されるように、２チャネル以上のチャネルを制御する基板に本実施例を適用することができる。上記実施例において、２チャネル以上を有する回路の例として通信回路を示したが、他の種類の回路であってもよい。上記実施例において、主基板１０５を用いて説明したが、実施例の構成は、表示基板１１０、払出基板１１５などの他の基板に用いてよい。
【００５０】
上記の実施例２及び３に関し、チャネル制御レジスタ５０５のビット０及び１、並びに、チャネルＡのボーレートレジスタ３８２のビット６及び７  ６０５は、第１のチップセレクトポートからの信号を、チャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４に供給するか否かを決定するために用いられる。したがって、これらビットは、チップセレクトポートＡ１  ３３６からの信号をチャネルＢのボーレートレジスタ３９２及びチャネルＣのボーレートレジスタ３９４に供給するか否かを表す。
【００５１】
上記実施例ではデータ入出力ポート（データバス）は８ビットを想定しているが１６ビット、３２ビット、６４ビット等でも良い、また、設定レジスタは８ビットとしているが同様に１６ビット、３２ビット、６４ビット等でも良いがその場合はデータバスのビット幅に応じてレジスタアクセスのためのチップセレクトポートも対応したものが必要になる。
【００５２】
上記実施例２及び３において、ボーレートレジスタ３８２、３９２及び３９４にチャネルＡのボーレートの値を設定した後、チャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４の値を設定する実施例が説明された。これに関し、チャネルＢのボーレートレジスタ３９２及び／又はチャネルＣのボーレートレジスタ３９４の値を設定した後、ボーレートレジスタ３８２、３９２及び３９４にチャネルＡのボーレートの値を設定するか否かを制御してもよい。
【００５３】
ワンチップで構成されるプロセッサの例
一実施例において、主基板１０５が有する回路の一部又は全部は、ワンチップで構成することができる。図７は、主基板をワンチップで構成する主基板プロセッサ２０５が有する回路を示す。回路は、プロセッサコア３０２、クロック回路７１２、リセットモード制御回路７１３、ブートＲＯＭ７１４、ブートＲＡＭ７１６、ユーザＲＯＭ７１８、ユーザＲＡＭ７２０、セキュリティチェック回路７５１、指定エリア外走行禁止(ＩＡＴ回路)７５２、ウォッチドッグタイマ回路（ＷＤＴ回路）７５３、固有情報格納回路７５４、乱数回路７５５、照合回路７５６、通信回路３０６、外部バスインタフェース７５７、アドレスデコード回路３０４、演算回路７５８、フリーランカウンタ回路７６２、タイマ回路７６４、割込制御回路７６６、パラレル出力ポート７６８及びパラレル入力ポート７７０のいずれか一又は二以上を有する。
【００５４】
プロセッサコア３０２は、ユーザＲＯＭ７１８及び／又はブートＲＯＭ７１４に記憶されている指示に基づいて命令を発行し、主基板プロセッサ２０５を動作させる。クロック回路７１２は、主基板１０５内の各要素を同期させて動作させるためのシステムクロック信号を生成する回路である。クロック回路７１２は、所定の基準クロックを分周し、プロセッサコア３０２や内部の各回路にシステムクロックとして供給する。
【００５５】
リセットモード制御回路７１３は、システムリセットポート（図示せず）から入力された外部システムリセット、内部システムリセット、及び内部ユーザリセットを制御する回路である。内部システムリセット及び内部ユーザリセットは、ウォッチドッグタイマタイムアウト信号又は指定エリア外走行禁止（ＩＡＴ）発生信号に応じて発生させられる。システムリセットの要求がなされると、プロセッサコア３０２を含むすべての内部回路が初期化される。ユーザリセットの要求がなされるとプロセッサコア３０２と一部の内部回路が初期化される。内部システムリセットと内部ユーザリセットの動作は、ユーザＲＯＭ７１８及び／又はブートＲＯＭ７１４におけるプログラム管理エリア内のデータで選択して設定される。
【００５６】
リセットモード制御回路７１３は、モードの制御も実行する。リセットモード制御回路７１３は、システムリセットの入力やフラッシュメモリへの書込みの為のＰＲＯＭモードを要求する信号の入力やセキュリティチェックの結果により、主基板プロセッサ２０５のモードをＰＲＯＭモード、セキュリティモード、ユーザモードに切り替える回路である。ここで各モードについて説明する。
主基板プロセッサ２０５は、電源投入後、システムリセット信号が入力され、ＰＲＯＭモード信号の入力があると、ＰＲＯＭモードに移行し、ＰＲＯＭモード信号の入力がなければ、セキュリティモードに移行する。
ＰＲＯＭモードは、ユーザＲＯＭ７１８に遊技機メーカであるユーザがプログラムを書き込むためのモードで、開発時に使用される開発用の主基板プロセッサ２０５では再書込みが可能だが、市販される遊技機に搭載される量産用の主基板プロセッサ２０５においては、書き込みは一度だけ可能になっている。
セキュリティモードは、ブートＲＯＭ７１４により実行されるモードであり、チップの初期化を行った後、主基板プロセッサ２０５のユーザＲＯＭ７１８内のプログラムが改ざんされていないかを判定するセキュリティチェックを行うモードである。セキュリティチェックの演算は、後述の主基板セキュリティチェック回路７５１が行う。
ユーザモードは、ユーザＲＯＭ７１８内のユーザプログラムに従い、遊技機を動作させるモードである。
【００５７】
ブートＲＯＭ７１４は、システムリセット時やパワーオン時などにおいて、セキュリティチェックやチップの初期化動作を実行させるためのブートプログラムを格納したＲＯＭである。セキュリティのため、セキュリティモード以外ではブートＲＯＭ７１４はアクセスできないように制限されている。
【００５８】
ユーザＲＯＭ７１８は、遊技機メーカが遊技機の動作を制御するための遊技制御用プログラムや遊技機制御用データなどからなるユーザプログラムを記憶させるためのＲＯＭである。
【００５９】
ブートＲＡＭ７１６は、ブートプログラムが初期化動作を実行する際に使用されるＲＡＭである。セキュリティのため、セキュリティモード以外ではブートＲＡＭ７１６はアクセスできないように制限されている。
【００６０】
ユーザＲＡＭ７２０は、ユーザプログラムの実行時に使用するためのＲＡＭである。ブートＲＡＭ７１６、ユーザＲＡＭ７２０は同時に、又は、別個に外部電池、スーパーキャパシタ、等により電源が切られても保持できる様にしてもよい。又は、不揮発性のＲＡＭで構成してもよい。
【００６１】
セキュリティチェック回路７５１は、セキュリティモードにおいて、ユーザＲＯＭ７１８内のプログラム等の情報が正規のものであるか否かを検査する回路で、ユーザＲＯＭ７１８内のプログラムコード等にハッシュ演算等の所定の演算を行って得たコードと、ユーザＲＯＭ７１８におけるプログラム管理エリア内のセキュリティコードとを比較することで、適合を受けたプログラムが改変されていないかを確認する回路である。この時、上記のプログラムに改ざんがないかを確認する行為をセキュリティチェックという。ここでセキュリティコードとは、ユーザＲＯＭ７１８内に格納されているプログラムのコードなどにセキュリティチェック時と同様な所定の演算を行って求めた結果をあらかじめ書込んだコードである。上記セキュリティチェックの結果、演算結果のコードとセキュリティコードが一致していれば、正規のプログラムであると判断し、ユーザモードに移行する。一致しなければ、正規のプログラムではないと判断し、パチンコ、回胴、等の遊技を制御するユーザモードへの移行を行わず、遊技機を動作させない。
【００６２】
ＩＡＴ（指定エリア外走行禁止）回路７５２は、ユーザプログラムがプログラム管理エリアで設定された指定エリア内で正しく実行されているかどうかを監視する回路である。指定エリア外でユーザプログラムが実行されると、ＩＡＴ発生信号を出力し主基板プロセッサコア７１１をリセットする。
【００６３】
ＷＤＴ（ウォッチドッグタイマ）回路７５３は、チップの暴走を監視するタイマであり、チップからの定期的なアクセスの有無を監視しており、一定時間内にアクセスがないとチップが暴走したと判断し、タイムアウト信号によってプロセッサコア３０２にリセットの要求を発生させる回路である。前述したプログラム管理エリアは、ユーザＲＯＭ７１８内において、ユーザプログラムを実行するのに必要な情報を格納するエリアであるが、プログラム管理エリアにタイムアウト時間を設定することやＩＡＴ、ＷＤＴのリセットについてシステムリセットを行うかユーザリセットを行うかの選択の設定ができる。
【００６４】
固有情報格納回路７５４は、複数の固有データ（ＩＤ）を格納するものであり、その中の特定の情報は、ユーザプログラム及び外部の照合機から読み取ることが可能である。
【００６５】
乱数回路７５５は、乱数を発生させる回路であり、例えば８ビット乱数を６チャネル、１６ビット乱数を４チャネルなどで乱数を発生させることができる。発生させた乱数は、遊技機の抽選などに使用される。例えば、乱数回路７５５は、２以上のチャネルを有していても良い。
【００６６】
照合回路７５６は、外部の照合機と接続し、チップを所定の手順で照合することによってチップの真がんについてのチェックを行うための回路である。照合回路７５６は、固有情報格納回路７５４に格納された固有データを特定の条件の下で外部に出力することが可能である。
【００６７】
外部バスインタフェース７５７は、外部の装置へのアドレスバス、データバスなどのバスである。演算回路７５８は、乗算、除算などを行う回路である。フリーランカウンタ回路７６２は、フリーランでカウントを行い、他の回路などにカウントを供給する。タイマ回路７６４は、カウントを行うことによって、割込の発生や、時間計測を行う。例えば、タイマ回路７６４は、２以上のチャネルを有していても良い。パラレル出力ポート７６８及びパラレル入力ポート７７０は、パラレル通信の入出力を制御する。
【００６８】
上記の通り、乱数回路やタイマ回路などの回路は複数チャネルを有することができ、各チャネルのレジスタの初期設定を上記の実施例１ないし３における通信回路３０６の各チャネルと同様に行うことができる。
【００６９】
図７は、主基板プロセッサ２０５の例であるが、表示基板１１０及び払出基板１１５のプロセッサも図７に示した構成の一部又は全部を有していてもよい。
【００７０】
メモリマップ
図８は、ユーザＲＯＭ２１５のメモリマップを示す。プログラムコードエリア／プログラムデータエリア８０５は、示されたアドレス範囲（００００ｈから２ＦＢＦｈ）の中で自由に設定することができる。遊技機メーカ等のユーザは、遊技機のソフトウェアの開発を実行する際に、プログラムコードエリア及びプログラムデータエリアに自社の遊技機を制御するプログラムを書き込む。ユーザＲＯＭ２１５の下位の６４バイトは遊技機制御用チップ２００がユーザプログラムを実行するために必要な情報を格納するプログラム管理エリア８１０であり、各種コード、チップ内の内部機能設定のためのデータ、不正改造を防止するための情報等を格納する。なお遊技機に関する規則の制約では、ユーザＲＯＭ７１８の記憶容量、制御領域の容量、データ領域の容量等の制限が存在する。したがって、遊技機メーカは、プログラム管理エリア８１０の容量を有効に使うことによって、より魅力的な遊技機を開発することを望んでいる。なお、プログラム管理エリア８１０はユーザプログラムからは読み出せない構造となっている。
【００７１】
上記のＲＯＭなどのメモリは、外部からの読出し防止機能を備えていてもよい。これにより、ソフトウェアの解析を困難にし、回路や、マイコン、基板などの偽物の作成を困難にする。
【００７２】
上記の実施例において、主基板プロセッサ２０５を用いて説明した。しかしながら、表示基板１１０や、払出基板１１５などの他の基板のプロセッサが主基板プロセッサ２０５と同じ又は一部が同じ構成を有していてもよい。
【００７３】
上記の実施例において、通信回路３０６は、一例であり、２以上のチャネルを有する処理回路の代表例として用いた。処理回路は、基板の機能を実現する乱数回路やタイマ回路などの回路とすることができる。
【００７４】
上記実施例において、通信回路が初期設定時にレジスタへの書込みを行う例を説明したが、初期設定以外のエラー処理、クリア処理のように同一データを複数のレジスタに書込む動作についても、上記実施例と同様の回路を用いて、レジスタへの書込みを行うようにしてもよい。
【００７５】
上記の実施例において、ハードウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ソフトウェアで実現することができ、そして、ソフトウェアで実現するよう説明されたいくつかの要素の一部又は全ては、ハードウエアで実現することができることは理解されるであろう。
【００７６】
上記の実施例において、基板は、回路自体又は回路から構成されることができる。また、基板は、基板の機能の一部又は全部を実現するマイコンを含んでいてもよい。さらに、基板は、遊技機に組み込まれていてもよい。
【００７７】
以上に説明した処理又は処理順序において、ある処理において、その処理ではまだ利用することができないはずのデータを利用しているなどの処理又は処理順序上の矛盾が生じない限りにおいて、処理又は処理順序を自由に変更することができる。
【００７８】
特許請求の範囲の請求項に記載の「レジスタ選択回路」は、レジスタに値を設定するための信号を伝達する回路、これにより、値を設定すべきレジスタを選択し、設定値を送信する回路とすることができる。例えば、請求項に記載の「レジスタ選択回路」は、プロセッサコア３０２、及び、アドレスポート３１０、メモリ要求ポート３１２、Ｉ／Ｏ要求ポート３１４、リード要求ポート３１６、ライト要求ポート３１８、データ入出力ポート３２０、アドレスポート３３０、メモリ要求ポート及びＩ／Ｏ要求ポート３３４のいずれか一つ又はこれら２つ以上の組み合わせとすることができる。
【００７９】
特許請求の範囲の請求項に記載の「プロセッサ回路」は、プロセッサの機能を司る回路することができる。例えば、請求項に記載の「プロセッサ回路」は、プロセッサコア３０２及びその周辺回路、プロセッサ自体２０５、プロセッサコア３０２を含む回路などとすることができる。
【００８０】
特許請求の範囲の請求項に記載の「レジスタ選択制御回路」は、値を設定するレジスタを選択する機能を有する回路とすることができ、一例として、チップセレクト制御回路４０５に対応する。
【００８１】
以上に説明してきた各実施例に関し、各実施例の一部又は全部を組み合わせて一つの実施例として実現されてもよい。
【００８２】
以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。
【符号の説明】
【００８３】
１０５          主基板
１１０          表示基板
１１５          払出基板
１２０、１２５  ケーブル
２０５          主基板プロセッサ
２３０          表示基板プロセッサ
２３５          表示基板メモリ
２４０          グラフィックプロセッサ
２５０          払出基板プロセッサ
３０２          プロセッサコア
３０４          アドレスデコード回路
３０６          通信回路
３１０          アドレスポート
３１２          メモリ要求ポート
３１４          Ｉ／Ｏ要求ポート
３１６          リード要求ポート
３１８          ライト要求ポート
３２０          データ入出力ポート
３３０          アドレスポート
３３２          メモリ要求ポート
３３４          Ｉ／Ｏ要求ポート
３３６          チップセレクトポートＡ１
３３８          チップセレクトポートＡ２
３４０          チップセレクトポートＡ３
３４２          チップセレクトポートＡ４
３４６          チップセレクトポートＡ５
３４８          チップセレクトポートＢ１
３５０          チップセレクトポートＢ２
３５２          チップセレクトポートＢ３
３５４          チップセレクトポートＢ４
３５６          チップセレクトポートＢ５
３５８          チップセレクトポートＣ１
３６０          チップセレクトポートＣ２
３６２          チップセレクトポートＣ３
３６４          チップセレクトポートＣ４
３６６          チップセレクトポートＣ５
３７０          チャネルＡの通信回路
３７２          チャネルＢの通信回路
３７４          チャネルＣの通信回路
３７６          リード要求ポート
３７８          ライト要求ポート
３８０          データ入出力ポート
３８２          チャネルＡのボーレートレジスタ
３８３          チャネルＡのデータレジスタ
３８４          チャネルＡのFormat設定レジスタ
３８５          チャネルＡの割込み制御レジスタ
３８６          チャネルＡのステータスレジスタ
３８７          チャネルＡの送受信回路
３８８          送信用回路
３８９          受信用回路
３９０          ステータス制御回路
３９１          割込み制御回路
３９２          チャネルＢのボーレートレジスタ
３９３          チャネルＢの送信用回路
３９４          チャネルＣのボーレートレジスタ
３９５          チャネルＣの送信用回路
３９６          チャネルＢの送受信回路
３９７          チャネルＣの送受信回路
４０５          チップセレクト制御回路
４１０          第１の制御回路
４１５          第２の制御回路
５０５          チャネル制御レジスタ
５１０          第１のスイッチ回路
５１５          第２のスイッチ回路
５２０          ライト要求ポート
５２５          リード要求ポート
５３０          データ入出力ポート
５３５          チップセレクトポートチャンネル制御
５４０          チップセレクトポートチャンネル制御
７１２          クロック回路
７１３          リセットモード制御回路
７１４          ブートＲＯＭ
７１６          ブートＲＡＭ
７１８          ユーザＲＯＭ
７２０          ユーザＲＡＭ
７５１          セキュリティチェック回路
７５２          指定エリア外走行禁止回路(ＩＡＴ回路)
７５３          ウォッチドッグタイマ回路（ＷＤＴ回路）
７５４          固有情報格納回路
７５５          乱数回路
７５６          照合回路
７５７          外部バスインタフェース
７５８          演算回路
７６２          フリーランカウンタ回路
７６４          タイマ回路
７６６          割込制御回路
７６８          パラレル出力ポート
７７０          パラレル入力ポート
【図１】
2017000226.tif 000003
【図２】
2017000226.tif 000004
【図３】
2017000226.tif 000005
【図４】
2017000226.tif 000006
【図５】
2017000226.tif 000007
【図６】
2017000226.tif 000008
【図７】
2017000226.tif 000009
【図８】
2017000226.tif 000010