(57)【要約】【課題】帯域を減少させること無しにクロック・フィードスルーを改善し、回路面積を削減する。【解決手段】トラック・アンド・ホールド回路は、差動入力信号Ｖinを増幅する差動増幅回路Ａ１と、差動増幅回路Ａ１から出力される差動出力信号を入力とし、クロックＣＬＫに応じて導通または非導通の状態となるスイッチ回路ＳＷ１と、スイッチ回路ＳＷ１の差動出力端子間に設けられた容量Ｃholdと、容量Ｃholdの両端の信号電圧を増幅する差動増幅回路Ａ２とを備える。【選択図】  図５
2017112447.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を増幅する第１の差動増幅回路と、
この第１の差動増幅回路から出力される差動出力信号を入力とし、クロックに応じて導通または非導通の状態となるスイッチ回路と、
このスイッチ回路の差動出力端子間に設けられた第１の容量と、
この第１の容量の両端の信号電圧を増幅する第２の差動増幅回路とを備えることを特徴とするトラック・アンド・ホールド回路。
【請求項２】
請求項１記載のトラック・アンド・ホールド回路において、
さらに、前記スイッチ回路の正相出力端子と一定電圧との間に設けられた第２の容量と、
前記スイッチ回路の逆相出力端子と一定電圧との間に設けられた第３の容量とを備えることを特徴とするトラック・アンド・ホールド回路。
【請求項３】
請求項１または２記載のトラック・アンド・ホールド回路において、
前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、
前記正相側のスイッチ回路は、
入力端子が前記第１の差動増幅回路の正相出力端子に接続され、第１の出力端子が第１の電源電圧に接続され、第２の出力端子がスイッチ回路の正相出力端子に接続された第１のトランジスタと、
入力端子に第１のクロックが入力され、第１の出力端子がスイッチ回路の正相出力端子に接続された第２のトランジスタと、
入力端子に前記第１のクロックと逆相の第２のクロックが入力され、第１の出力端子が前記第１の差動増幅回路の正相出力端子に接続された第３のトランジスタと、
前記第２、第３のトランジスタの第２の出力端子に接続され、前記第２、第３のトランジスタに定電流を供給する第１の電流源とから構成され、
前記逆相側のスイッチ回路は、
入力端子が前記第１の差動増幅回路の逆相出力端子に接続され、第１の出力端子が前記第１の電源電圧に接続され、第２の出力端子がスイッチ回路の逆相出力端子に接続された第４のトランジスタと、
入力端子に前記第１のクロックが入力され、第１の出力端子がスイッチ回路の逆相出力端子に接続された第５のトランジスタと、
入力端子に前記第２のクロックが入力され、第１の出力端子が前記第１の差動増幅回路の逆相出力端子に接続された第６のトランジスタと、
前記第５、第６のトランジスタの第２の出力端子に接続され、前記第５、第６のトランジスタに定電流を供給する第２の電流源とから構成されることを特徴とするトラック・アンド・ホールド回路。
【請求項４】
請求項３記載のトラック・アンド・ホールド回路において、
前記スイッチ回路は、
さらに、前記第１の差動増幅回路の逆相出力端子と前記スイッチ回路の正相出力端子との間に設けられた第４の容量と、
前記第１の差動増幅回路の正相出力端子と前記スイッチ回路の逆相出力端子との間に設けられた第５の容量とを備えることを特徴とするトラック・アンド・ホールド回路。
【請求項５】
請求項１または２記載のトラック・アンド・ホールド回路において、
前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、
前記正相側のスイッチ回路は、
ゲート端子に第１のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の正相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の正相出力端子に接続された第１のトランジスタと、
ゲート端子に前記第１のクロックと同相または逆相の第２のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の正相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の正相出力端子に接続された第２のトランジスタとから構成され、
前記逆相側のスイッチ回路は、
ゲート端子に前記第１のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の逆相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の逆相出力端子に接続された第３のトランジスタと、
ゲート端子に前記第２のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の逆相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の逆相出力端子に接続された第４のトランジスタとから構成されることを特徴とするトラック・アンド・ホールド回路。
【請求項６】
請求項１または２記載のトラック・アンド・ホールド回路において、
前記第１の差動増幅回路は、
入力端子に正相入力信号が入力され、第１の出力端子が第１の差動増幅回路の正相出力端子に接続された第１のトランジスタと、
入力端子に逆相入力信号が入力され、第１の出力端子が第１の差動増幅回路の逆相出力端子に接続された第２のトランジスタと、
前記第１、第２のトランジスタの第２の出力端子に接続され、前記第１、第２のトランジスタに定電流を供給する電流源とから構成され、
前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、
前記正相側のスイッチ回路は、
入力端子に第１のクロックが入力され、第１の出力端子が第１の電源電圧に接続され、第２の出力端子がスイッチ回路の正相出力端子に接続された第３のトランジスタと、
入力端子に前記第１のクロックと同相または逆相の第２のクロックが入力され、第１の出力端子がスイッチ回路の正相出力端子に接続され、第２の出力端子が前記第１の差動増幅回路の正相出力端子に接続された第４のトランジスタとから構成され、
前記逆相側のスイッチ回路は、
入力端子に前記第１のクロックが入力され、第１の出力端子が前記第１の電源電圧に接続され、第２の出力端子がスイッチ回路の逆相出力端子に接続された第５のトランジスタと、
入力端子に前記第２のクロックが入力され、第１の出力端子がスイッチ回路の逆相出力端子に接続され、第２の出力端子が前記第１の差動増幅回路の逆相出力端子に接続された第６のトランジスタとから構成されることを特徴とするトラック・アンド・ホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トラック・アンド・ホールド回路に関するものである。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するために、トラック・アンド・ホールド回路が使用される。トラック・アンド・ホールド回路は、アナログ信号を一定の値に固定化するために用いられる回路である。図１１に従来のトラック・アンド・ホールド回路のブロック図を示す。
【０００３】
入力された信号Ｖinは、差動増幅回路Ａ１で増幅され、スイッチ回路ＳＷ１を介して、ホールド容量Ｃhold,pとＣhold,nに入力される。ホールド容量Ｃhold,p，Ｃhold,nは、スイッチ回路ＳＷ１の出力と定電位のノードとの間に結線される。
【０００４】
スイッチ回路ＳＷ１はクロックＣＬＫで導通が制御され、スイッチ回路ＳＷ１が導通から非導通に切り替わることで、出力信号Ｖoutが入力信号Ｖinに追随するトラックモードから、電位を保存するホールドモードへ状態が遷移する。クロックＣＬＫにより、トラックモードとホールドモードを切り替えることで、トラック・アンド・ホールド回路は動作をする。
【０００５】
トラック・アンド・ホールド回路の実際の回路構成としては、図１２の様な物が使用される（非特許文献１）。図１２の例では、トランジスタＱ１，Ｑ２と抵抗Ｒ１〜Ｒ４と電流源ＩＳ１とから差動増幅回路Ａ１が構成され、トランジスタＱ３〜Ｑ１２と容量Ｃff1，Ｃff2と電流源ＩＳ２，ＩＳ３とからスイッチ回路ＳＷ１が構成されている。図１２のＩＰ，ＩＮは差動入力信号（図１１のＶin）、ＯＰ，ＯＮは差動出力信号（図１１の号Ｖout）、ＣＬＫ，ＣＬＫ＿は差動クロック（図１１のＣＬＫ）である。
【０００６】
トラック・アンド・ホールド回路においては、トラックモードからホールドモードに移行する際にクロックＣＬＫを入力する必要があるが、クロックＣＬＫの遷移により、出力データが変化する「クロック・フィードスルー」と呼ばれる現象が生じる。それにより、精度を劣化させる。図１２の従来構成においては、容量Ｃff1，Ｃff2でクロック・フィードスルーの抑制を行っていた。しかし、容量Ｃff1，Ｃff2の追加により、帯域が減少するという問題点があった（非特許文献１）。
【０００７】
また、図１２に示した従来のトラック・アンド・ホールド回路の構成においては、スイッチ回路ＳＷ１に電荷のリークが存在するため、電位の長時間の保存のためには、大きなサイズのホールド容量Ｃhold,p，Ｃhold,nが必要となる。大きなホールド容量Ｃhold,p，Ｃhold,nの実現のためには、大きな面積が必要となる。そのため、大きなホールド容量Ｃhold,p，Ｃhold,nを用いたトラック・アンド・ホールド回路の実現には、必要な面積が増加するという問題点があった。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Shahriar Shahramian，et al.，“A 40-GSamples/Sec Track & Hold Amplifier in 0.18μm SiGe BiCMOS Technology”，CSIC 2005
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上のように、従来のトラック・アンド・ホールド回路には、容量Ｃff1，Ｃff2のために帯域が減少し、またホールド容量Ｃhold,p，Ｃhold,nのために回路面積が増加するという問題点があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、帯域を減少させること無しにクロック・フィードスルーを改善することができ、かつ回路面積を削減することができるトラック・アンド・ホールド回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のトラック・アンド・ホールド回路は、差動入力信号を増幅する第１の差動増幅回路と、この第１の差動増幅回路から出力される差動出力信号を入力とし、クロックに応じて導通または非導通の状態となるスイッチ回路と、このスイッチ回路の差動出力端子間に設けられた第１の容量と、この第１の容量の両端の信号電圧を増幅する第２の差動増幅回路とを備えることを特徴とするものである。
また、本発明のトラック・アンド・ホールド回路の１構成例は、さらに、前記スイッチ回路の正相出力端子と一定電圧との間に設けられた第２の容量と、前記スイッチ回路の逆相出力端子と一定電圧との間に設けられた第３の容量とを備えることを特徴とするものである。
【００１２】
また、本発明のトラック・アンド・ホールド回路の１構成例において、前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、前記正相側のスイッチ回路は、入力端子が前記第１の差動増幅回路の正相出力端子に接続され、第１の出力端子が第１の電源電圧に接続され、第２の出力端子がスイッチ回路の正相出力端子に接続された第１のトランジスタと、入力端子に第１のクロックが入力され、第１の出力端子がスイッチ回路の正相出力端子に接続された第２のトランジスタと、入力端子に前記第１のクロックと逆相の第２のクロックが入力され、第１の出力端子が前記第１の差動増幅回路の正相出力端子に接続された第３のトランジスタと、前記第２、第３のトランジスタの第２の出力端子に接続され、前記第２、第３のトランジスタに定電流を供給する第１の電流源とから構成され、前記逆相側のスイッチ回路は、入力端子が前記第１の差動増幅回路の逆相出力端子に接続され、第１の出力端子が前記第１の電源電圧に接続され、第２の出力端子がスイッチ回路の逆相出力端子に接続された第４のトランジスタと、入力端子に前記第１のクロックが入力され、第１の出力端子がスイッチ回路の逆相出力端子に接続された第５のトランジスタと、入力端子に前記第２のクロックが入力され、第１の出力端子が前記第１の差動増幅回路の逆相出力端子に接続された第６のトランジスタと、前記第５、第６のトランジスタの第２の出力端子に接続され、前記第５、第６のトランジスタに定電流を供給する第２の電流源とから構成されることを特徴とするものである。
【００１３】
また、本発明のトラック・アンド・ホールド回路の１構成例において、前記スイッチ回路は、さらに、前記第１の差動増幅回路の逆相出力端子と前記スイッチ回路の正相出力端子との間に設けられた第４の容量と、前記第１の差動増幅回路の正相出力端子と前記スイッチ回路の逆相出力端子との間に設けられた第５の容量とを備えることを特徴とするものである。
また、本発明のトラック・アンド・ホールド回路の１構成例において、前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、前記正相側のスイッチ回路は、ゲート端子に第１のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の正相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の正相出力端子に接続された第１のトランジスタと、ゲート端子に前記第１のクロックと同相または逆相の第２のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の正相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の正相出力端子に接続された第２のトランジスタとから構成され、前記逆相側のスイッチ回路は、ゲート端子に前記第１のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の逆相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の逆相出力端子に接続された第３のトランジスタと、ゲート端子に前記第２のクロックが入力され、ドレイン端子またはソース端子の一方がスイッチ回路の逆相入力端子に接続され、ドレイン端子またはソース端子の他方がスイッチ回路の逆相出力端子に接続された第４のトランジスタとから構成されることを特徴とするものである。
【００１４】
また、本発明のトラック・アンド・ホールド回路の１構成例において、前記第１の差動増幅回路は、入力端子に正相入力信号が入力され、第１の出力端子が第１の差動増幅回路の正相出力端子に接続された第１のトランジスタと、入力端子に逆相入力信号が入力され、第１の出力端子が第１の差動増幅回路の逆相出力端子に接続された第２のトランジスタと、前記第１、第２のトランジスタの第２の出力端子に接続され、前記第１、第２のトランジスタに定電流を供給する電流源とから構成され、前記スイッチ回路は、正相側のスイッチ回路と、逆相側のスイッチ回路とから構成され、前記正相側のスイッチ回路は、入力端子に第１のクロックが入力され、第１の出力端子が第１の電源電圧に接続され、第２の出力端子がスイッチ回路の正相出力端子に接続された第３のトランジスタと、入力端子に前記第１のクロックと同相または逆相の第２のクロックが入力され、第１の出力端子がスイッチ回路の正相出力端子に接続され、第２の出力端子が前記第１の差動増幅回路の正相出力端子に接続された第４のトランジスタとから構成され、前記逆相側のスイッチ回路は、入力端子に前記第１のクロックが入力され、第１の出力端子が前記第１の電源電圧に接続され、第２の出力端子がスイッチ回路の逆相出力端子に接続された第５のトランジスタと、入力端子に前記第２のクロックが入力され、第１の出力端子がスイッチ回路の逆相出力端子に接続され、第２の出力端子が前記第１の差動増幅回路の逆相出力端子に接続された第６のトランジスタとから構成されることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、スイッチ回路の差動出力端子間に第１の容量を設けることにより、差動型のトラック・アンド・ホールド回路においてクロック・フィードスルーの影響を抑制することができる。本発明で使用する第１の容量はホールド容量として従来から使用している容量に相当し、追加の容量を必要としないため、帯域を減少させること無しにクロック・フィードスルーの補償ができる。そのため、トラック・アンド・ホールド回路の高速化に適する。それに加え、ホールド容量を半分に削減することができるため、トラック・アンド・ホールド回路の実装面積を削減することができる。また、グラウンドに信号を経由させずに信号をホールドするため、グラウンドの電位変化を抑制することができ、高精度の回路を実現することができる。
【００１６】
また、本発明では、スイッチ回路の正相出力端子と一定電圧との間に第２の容量を設け、スイッチ回路の逆相出力端子と一定電圧との間に第３の容量を設けることにより、ホールド容量を追加することができ、第１の容量だけでは対応できない長時間の電位の保存に対応することができる。
【００１７】
また、本発明では、正相側のスイッチ回路を第１〜第３のトランジスタと第１の電流源とから構成し、逆相側のスイッチ回路を第４〜第６のトランジスタと第２の電流源とから構成する場合において、第１の差動増幅回路の逆相出力端子とスイッチ回路の正相出力端子との間に第４の容量を設け、第１の差動増幅回路の正相出力端子とスイッチ回路の逆相出力端子との間に第５の容量を設けることにより、第１の容量だけでは補償しきれないクロック・フィードスルーの補償が可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明のトラック・アンド・ホールド回路の原理を説明するブロック図およびトラック・アンド・ホールド回路の差動増幅回路の出力間に設ける容量の等価回路図である。
【図２】本発明においてクロック・フィードスルーが改善する理由を説明する図である。
【図３】本発明と従来のトラック・アンド・ホールド回路の出力電圧のシミュレーション結果を示す図である。
【図４】本発明と従来のトラック・アンド・ホールド回路の出力電圧のシミュレーション結果を示す図である。
【図５】本発明の第１の実施の形態に係るトラック・アンド・ホールド回路の構成を示すブロック図である。
【図６】本発明の第１の実施の形態に係るトラック・アンド・ホールド回路の他の構成を示すブロック図である。
【図７】本発明の第２の実施の形態に係るトラック・アンド・ホールド回路の構成を示す回路図である。
【図８】本発明の第３の実施の形態に係るトラック・アンド・ホールド回路の構成を示すブロック図である。
【図９】本発明の第４の実施の形態に係るトラック・アンド・ホールド回路の構成を示す回路図である。
【図１０】本発明の第４の実施の形態に係るトラック・アンド・ホールド回路の他の構成を示す回路図である。
【図１１】従来のトラック・アンド・ホールド回路の構成例を示すブロック図である。
【図１２】従来のトラック・アンド・ホールド回路の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
［発明の原理］
本発明では、トラック・アンド・ホールド回路の差動増幅回路の出力間を容量で結線する。この容量の追加により、クロック・フィードスルーの影響を抑制し、等価的な容量の増加を図ることで、回路面積の削減を実現する。また、追加した容量がホールド容量を兼ねることで、帯域の減少を抑制する。
【００２０】
図１（Ａ）は本発明のトラック・アンド・ホールド回路の原理を説明するブロック図である。図１（Ａ）に示すように、本発明では、トラック・アンド・ホールド回路の正の出力端子Ｐと負の出力端子Ｎとの間に容量Ｃholdを設ける。容量Ｃholdには差動信号が入力されるため、仮想接地を用いて、容量Ｃholdは、図１（Ｂ）のような等価回路図で表すことができる。即ち、次式が成立するため、２Ｃholdの容量を直列に接続した等価回路で、Ｃholdを表現できる。
【００２１】
Ｃhold＝１／｛（１／２Ｃhold）＋（１／２Ｃhold）｝              ・・・（１）
よって、トラック・アンド・ホールド回路の出力端子間に容量Ｃholdを設けると、差動信号にとっては、２倍の容量２Ｃholdがあるのと同じことになる。
【００２２】
次に、クロック・フィードスルーの削減について説明する。スイッチ回路ＳＷ１の導通／非導通が切り替わるタイミングは、出力端子Ｐ，Ｎの電圧に依存する。そのため、クロックＣＬＫが遷移した際に、寄生容量により出力端子Ｐ，Ｎに電位変化が現れるが、差動信号であるため、２つの出力端子Ｐ，Ｎの電圧は異なる。これにより、スイッチ回路ＳＷ１を構成する２つのスイッチＳＷ１−１，ＳＷ１−２の切り替わりのタイミングが僅かに異なるため、クロックＣＬＫの遷移により、差動信号に値の変動が生じる。即ち、出力端子Ｐの電位変化量をΔＶp、出力端子Ｐの電位変化量をΔＶnとした時、ΔＶp≠ΔＶnとなる。
【００２３】
図２に示したように、出力端子Ｐと出力端子Ｎを容量Ｃholdで接続することで、出力端子Ｐと出力端子Ｎ間に高周波の電流が流れるため、急激な変化であるクロックＣＬＫの遷移による差動信号の変化を抑制することができる。
【００２４】
図３、図４に、図１に示した本発明のトラック・アンド・ホールド回路と図１１、図１２に示した従来のトラック・アンド・ホールド回路の出力電圧のシミュレーション結果を示す。図４は図３の３０の部分を拡大した図である。図３、図４の横軸は時間、縦軸は電圧であり、３１は本発明のトラック・アンド・ホールド回路のシミュレーション結果を示し、３２は従来のトラック・アンド・ホールド回路のシミュレーション結果を示している。
【００２５】
ここでは、トラックモードからホールドモードに定期的に切り替えることで、正弦波状に変化する入力信号の電位を保存するようにしているが、従来のトラック・アンド・ホールド回路では、トラックモードからホールドモードに移行する際に電圧変化が生じている。これに対して、本発明のトラック・アンド・ホールド回路では、この電圧変化を改善できていることが分かる。
【００２６】
以上のように、本発明では、クロック・フィードスルーを改善することができ、また出力端子Ｐと出力端子Ｎ間に設ける容量Ｃholdが従来のホールド容量を兼ねているため、従来のトラック・アンド・ホールド回路で必要な容量Ｃff1，Ｃff2，Ｃhold,p，Ｃhold,nは不要であり、容量Ｃff1，Ｃff2による帯域の減少をなくすことができる。加えて、本発明では、差動出力端子間に容量Ｃholdを接続するため、グラウンドへの電流流入を防止することができる。そのため、グラウンドの電位変動を避けることができるので、回路への影響を抑えることができる。
【００２７】
［第１の実施の形態］
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図５は本発明の第１の実施の形態に係るトラック・アンド・ホールド回路の構成を示すブロック図であり、図１（Ａ）と同一の構成には同一の符号を付してある。本実施の形態のトラック・アンド・ホールド回路は、差動入力信号Ｖinを増幅する入力部の差動増幅回路Ａ１と、差動増幅回路Ａ１から出力される差動出力信号を入力とし、クロックＣＬＫに応じて導通または非導通の状態となるスイッチ回路ＳＷ１と、スイッチ回路ＳＷ１の差動出力端子間に設けられたホールド容量Ｃholdと、ホールド容量Ｃholdの両端の信号電圧を増幅する出力部の差動増幅回路Ａ２とから構成される。
【００２８】
これまで説明して来たように、差動信号が入力される限りにおいて、ホールド容量Ｃholdは、差動信号にとっては２Ｃholdに見えることになる。これにより、本実施の形態では、必要なホールド容量の半分の容量でトラック・アンド・ホールド回路を構成することができ、回路面積の削減が実現できる。
【００２９】
また、図６のように、従来と同様に差動増幅回路Ａ２の正の入力端子と定電位のノード（例えば電源電圧）との間、および差動増幅回路Ａ２の負の入力端子と定電位のノードとの間に１つずつホールド容量Ｃhold,cm1，Ｃhold,cm2を設けてもよい。
【００３０】
図５、図６において、差動増幅回路Ａ１，Ａ２およびスイッチ回路ＳＷ１は、バイポーラトランジスタ、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのいずれか、またはバイポーラトランジスタとＭＯＳトランジスタの両方を用いて実現することができる。
【００３１】
また、容量Ｃhold，Ｃhold,cm1，Ｃhold,cm2としては、ＭＩＭ（Metal-Insulator-Metal）容量、ＭＯＭ（Metal-Oxide-Metal）容量、あるいは配線容量を用いてもよいし、ＭＯＳ容量を用いてもよい。
【００３２】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態は、第１の実施の形態（図６）の具体例を説明するものである。図７は本実施の形態のトラック・アンド・ホールド回路の構成を示す回路図である。ただし、図７では、出力部の差動増幅回路Ａ２の記載を省略している。
【００３３】
入力部の差動増幅回路Ａ１は、ベース端子（差動増幅回路Ａ１の正相入力端子）に正相入力信号ＩＰが入力されるトランジスタＱ１と、ベース端子（差動増幅回路Ａ１の逆相入力端子）に正相入力信号ＩＰと相補な逆相入力信号ＩＮが入力されるトランジスタＱ２と、一端が第１の電源電圧に接続され、他端がトランジスタＱ１のコレクタ端子に接続される抵抗Ｒ１と、一端が第１の電源電圧に接続され、他端がトランジスタＱ２のコレクタ端子に接続される抵抗Ｒ２と、一端がトランジスタＱ１のエミッタ端子に接続される抵抗Ｒ３と、一端がトランジスタＱ２のエミッタ端子に接続される抵抗Ｒ４と、一端が抵抗Ｒ３，Ｒ４の他端に接続され、他端が第２の電源電圧（第１の電源電圧よりも低い電圧で、例えばグラウンド）に接続される電流源ＩＳ１とから構成される。
【００３４】
スイッチ回路ＳＷ１を構成する正相側のスイッチ回路ＳＷ１−１は、ベース端子が差動増幅回路Ａ１の一方の出力端子（トランジスタＱ１のコレクタ端子）に接続され、コレクタ端子が第１の電源電圧に接続され、エミッタ端子がスイッチ回路ＳＷ１の正相出力端子Ｐに接続されたトランジスタＱ３と、ベース端子にバイアス電圧Ｖｂが供給され、コレクタ端子が正相出力端子Ｐに接続されたトランジスタＱ４と、ベース端子にバイアス電圧Ｖｂが供給され、コレクタ端子が差動増幅回路Ａ１の一方の出力端子に接続されたトランジスタＱ５と、ベース端子にクロックＣＬＫが入力され、コレクタ端子がトランジスタＱ４のエミッタ端子に接続されたトランジスタＱ６と、ベース端子にクロックＣＬＫと相補なクロックＣＬＫ＿が入力され、コレクタ端子がトランジスタＱ５のエミッタ端子に接続されたトランジスタＱ７と、一端がトランジスタＱ６，Ｑ７のエミッタ端子に接続され、他端が第２の電源電圧に接続された電流源ＩＳ２とから構成される。
【００３５】
スイッチ回路ＳＷ１を構成する逆相側のスイッチ回路ＳＷ１−２は、ベース端子が差動増幅回路Ａ１の他方の出力端子（トランジスタＱ２のコレクタ端子）に接続され、コレクタ端子が第１の電源電圧に接続され、エミッタ端子がスイッチ回路ＳＷ１の逆相出力端子Ｎに接続されたトランジスタＱ８と、ベース端子にバイアス電圧Ｖｂが供給され、コレクタ端子が逆相出力端子Ｎに接続されたトランジスタＱ９と、ベース端子にバイアス電圧Ｖｂが供給され、コレクタ端子が差動増幅回路Ａ１の他方の出力端子に接続されたトランジスタＱ１０と、ベース端子にクロックＣＬＫが入力され、コレクタ端子がトランジスタＱ９のエミッタ端子に接続されたトランジスタＱ１１と、ベース端子にクロックＣＬＫ＿が入力され、コレクタ端子がトランジスタＱ１０のエミッタ端子に接続されたトランジスタＱ１２と、一端がトランジスタＱ１１，Ｑ１２のエミッタ端子に接続され、他端が第２の電源電圧に接続された電流源ＩＳ３とから構成される。
【００３６】
図７の例では、クロックＣＬＫをハイレベル、クロックＣＬＫ＿をローレベルにすることで、スイッチ回路ＳＷ１が導通状態となってトラックモードとなり、クロックＣＬＫをローレベル、クロックＣＬＫ＿をハイレベルにすることで、スイッチ回路ＳＷ１が非導通状態となってホールドモードとなる。
【００３７】
上記のとおり、ホールド容量Ｃholdは、スイッチ回路ＳＷ１の差動出力端子間（正相出力端子Ｐと逆相出力端子Ｎ間）に設けられる。ホールド容量Ｃhold,cm1は第１の電源電圧と出力端子Ｐとの間に設けられ、ホールド容量Ｃhold,cm2は第１の電源電圧と出力端子Ｎとの間に設けられる。
このように、本実施の形態では、差動増幅回路Ａ１およびスイッチ回路ＳＷ１をバイポーラトランジスタで構成している。
【００３８】
図７の例では、第１の実施の形態の図６で説明したようにホールド容量Ｃhold,cm1，Ｃhold,cm2を設ける構成としているが、図５で説明したようにホールド容量Ｃhold,cm1，Ｃhold,cm2を省いてもよい。
【００３９】
また、第１の実施の形態で説明したとおり、本発明では、クロック・フィードスルーを改善することができるので、容量Ｃff1，Ｃff2を設けることは必須の構成要件ではないが、図１２に示した従来のトラック・アンド・ホールド回路と同様に、トランジスタＱ２のコレクタ端子とトランジスタＱ３のエミッタ端子およびトランジスタＱ４のコレクタ端子との間に容量Ｃff1を設け、トランジスタＱ１のコレクタ端子とトランジスタＱ８のエミッタ端子およびトランジスタＱ９のコレクタ端子との間に容量Ｃff2を設けるようにしてもよい。
【００４０】
差動増幅回路Ａ１の構成は、図７に示した構成に限らず、他の回路構成であってもよい。また、スイッチ回路ＳＷ１（ＳＷ１−１，ＳＷ１−２）について、図７の例では、耐圧向上用のトランジスタＱ４，Ｑ５，Ｑ９，Ｑ１０を追加したエミッタフォロワスイッチの構成を用いているが、他の回路構成であってもよい。具体的には、縦積みする耐圧向上用のトランジスタの段数を増やしてもよいし、耐圧向上用のトランジスタを無くしてもよい。
【００４１】
耐圧向上用のトランジスタＱ４，Ｑ５，Ｑ９，Ｑ１０を無くす場合は、トランジスタＱ３のエミッタ端子とトランジスタＱ６のコレクタ端子とを接続し、トランジスタＱ３のベース端子とトランジスタＱ７のコレクタ端子とを接続し、トランジスタＱ８のエミッタ端子とトランジスタＱ１１のコレクタ端子とを接続し、トランジスタＱ８のベース端子とトランジスタＱ１２のコレクタ端子とを接続すればよい。
【００４２】
図７において、差動増幅回路Ａ１およびスイッチ回路ＳＷ１は、バイポーラトランジスタ、ＭＯＳトランジスタのいずれか、またはバイポーラトランジスタとＭＯＳトランジスタの両方を用いて実現することができる。
また、容量Ｃhold，Ｃhold,cm1，Ｃhold,cm2，Ｃff1，Ｃff2としては、ＭＩＭ容量、ＭＯＭ容量、あるいは配線容量を用いてもよいし、ＭＯＳ容量を用いてもよい。
【００４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本実施の形態に係るトラック・アンド・ホールド回路の構成を示すブロック図であり、図１（Ａ）、図５と同一の構成には同一の符号を付してある。本実施の形態は、スイッチ回路ＳＷ１をＭＯＳトランジスタにより構成したものである。
【００４４】
即ち、スイッチ回路ＳＷ１を構成する正相側のスイッチ回路ＳＷ１−１は、ゲート端子にクロックＣＬＫが入力され、ソース端子が差動増幅回路Ａ１の正相出力端子に接続され、ドレイン端子が差動増幅回路Ａ２の正相入力端子に接続されたＮＭＯＳトランジスタＱ１３と、ゲート端子にクロックＣＬＫ＿が入力され、ドレイン端子が差動増幅回路Ａ１の正相出力端子に接続され、ソース端子が差動増幅回路Ａ２の正相入力端子に接続されたＰＭＯＳトランジスタＱ１４とから構成される。
【００４５】
スイッチ回路ＳＷ１を構成する逆相側のスイッチ回路ＳＷ１−２は、ゲート端子にクロックＣＬＫが入力され、ソース端子が差動増幅回路Ａ１の逆相出力端子に接続され、ドレイン端子が差動増幅回路Ａ２の逆相入力端子に接続されたＮＭＯＳトランジスタＱ１５と、ゲート端子にクロックＣＬＫ＿が入力され、ドレイン端子が差動増幅回路Ａ１の逆相出力端子に接続され、ソース端子が差動増幅回路Ａ２の逆相入力端子に接続されたＰＭＯＳトランジスタＱ１６とから構成される。
【００４６】
なお、容量Ｃholdとしては、ＭＩＭ容量、ＭＯＭ容量、あるいは配線容量を用いてもよいし、ＭＯＳ容量を用いてもよい。また、スイッチ回路ＳＷ１は、ＮＭＯＳトランジスタのみで構成してもよいし、ＰＭＯＳトランジスタのみで構成してもよい。スイッチ回路ＳＷ１を、ＮＭＯＳトランジスタのみ、またはＰＭＯＳトランジスタのみで構成する場合には、これらのトランジスタに同一のクロックを入力すればよい。
【００４７】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図９は本実施の形態のトラック・アンド・ホールド回路の構成を示す回路図であり、図１（Ａ）、図５と同一の構成には同一の符号を付してある。ただし、図９では、出力部の差動増幅回路Ａ２の記載を省略している。
【００４８】
本実施の形態の差動増幅回路Ａ１は、ゲート端子（差動増幅回路Ａ１の正相入力端子）に正相入力信号ＩＰが入力されたＮＭＯＳトランジスタＭ５と、ゲート端子（差動増幅回路Ａ１の逆相入力端子）に逆相入力信号ＩＮが入力されたＮＭＯＳトランジスタＭ６と、ゲート端子にバイアス電圧が入力され、ドレイン端子がＮＭＯＳトランジスタＭ５，Ｍ６のソース端子に接続され、ソース端子が第２の電源電圧に接続された電流源となるＮＭＯＳトランジスタＭ７とから構成される。
【００４９】
本実施の形態のスイッチ回路ＳＷ１は、ゲート端子にクロックＣＬＫＨが入力され、ドレイン端子が第１の電源電圧に接続され、ソース端子がスイッチ回路ＳＷ１の正相出力端子Ｐに接続されたＮＭＯＳトランジスタＭ１と、ゲート端子にクロックＣＬＫＨが入力され、ドレイン端子が第１の電源電圧に接続され、ソース端子がスイッチ回路ＳＷ１の逆相出力端子Ｎに接続されたＮＭＯＳトランジスタＭ２と、ゲート端子にクロックＣＬＫＬが入力され、ドレイン端子が正相出力端子Ｐに接続され、ソース端子がＮＭＯＳトランジスタＭ５のドレイン端子（差動増幅回路Ａ１の正相出力端子）に接続されたＮＭＯＳトランジスタＭ３と、ゲート端子にクロックＣＬＫＬが入力され、ドレイン端子が逆相出力端子Ｎに接続され、ソース端子がＮＭＯＳトランジスタＭ６のドレイン端子（差動増幅回路Ａ１の逆相出力端子）に接続されたＮＭＯＳトランジスタＭ４とから構成される。トランジスタＭ１，Ｍ３は正相側のスイッチ回路を構成し、トランジスタＭ２，Ｍ４は逆相側のスイッチ回路を構成している。
【００５０】
上記のとおり、ホールド容量Ｃholdは、出力端子Ｐと出力端子Ｎ間に設けられる。ホールド容量Ｃhold,cm1は第１の電源電圧と出力端子Ｐとの間に設けられ、ホールド容量Ｃhold,cm2は第１の電源電圧と出力端子Ｎとの間に設けられる。第１の実施の形態で説明したように、ホールド容量Ｃhold,cm1，Ｃhold,cm2を省いてもよい。
【００５１】
クロックＣＬＫＨとＣＬＫＬは、同じタイミングで同じ論理値を取る同期したクロックである（ＣＬＫＨの直流レベル＞ＣＬＫＬの直流レベル）。
図９の例では、クロックＣＬＫＨ，ＣＬＫＬをハイレベルにすることで、トランジスタＭ１〜Ｍ４がオンし、スイッチ回路ＳＷ１が導通状態となってトラックモードとなり、クロックＣＬＫＨ，ＣＬＫＬをローレベルにすることで、スイッチ回路ＳＷ１が非導通状態となってホールドモードとなる。
【００５２】
図９のスイッチ回路ＳＷ１のＮＭＯＳトランジスタの一部をＰＭＯＳトランジスタにすることもできる。その場合の回路を図１０に示す。この場合、スイッチ回路ＳＷ１は、ＮＭＯＳトランジスタＭ３，Ｍ４と、ゲート端子にクロックＣＬＫ＿が入力され、ソース端子が第１の電源電圧に接続され、ドレイン端子がスイッチ回路ＳＷ１の正相出力端子Ｐに接続されたＰＭＯＳトランジスタＭ８と、ゲート端子にクロックＣＬＫが入力され、ソース端子が第１の電源電圧に接続され、ドレイン端子がスイッチ回路ＳＷ１の逆相出力端子Ｎに接続されたＰＭＯＳトランジスタＭ９とから構成される。トランジスタＭ３，Ｍ８は正相側のスイッチ回路を構成し、トランジスタＭ４，Ｍ９は逆相側のスイッチ回路を構成している。
【００５３】
ＰＭＯＳトランジスタＭ８，Ｍ９のゲート端子に入力されるクロックは、ＮＭＯＳトランジスタＭ３，Ｍ４のゲート端子に入力されるクロックＣＬＫの論理を反転させたＣＬＫ＿となる。
【００５４】
なお、本実施の形態のＭＯＳトランジスタの一部もしくは全部をバイポーラトランジスタに置き換えてもよい。容量Ｃhold，Ｃhold,cm1，Ｃhold,cm2としては、ＭＩＭ容量、ＭＯＭ容量、あるいは配線容量を用いてもよいし、ＭＯＳ容量を用いてもよい。
【産業上の利用可能性】
【００５５】
本発明は、アナログ信号を一定の値に固定化する技術に適用することができる。
【符号の説明】
【００５６】
Ａ１，Ａ２…差動増幅回路、Ｑ１〜Ｑ１６，Ｍ１〜Ｍ９…トランジスタ、Ｒ１〜Ｒ４…抵抗、Ｃhold，Ｃhold,cm1，Ｃhold,cm2，Ｃff1，Ｃff2…容量、ＩＳ１〜ＩＳ３…電流源、ＳＷ１…スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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