(57)【要約】【課題】安定した特性インピーダンスと良い信号対ノイズ比を有しつつ、製造が容易な可変遅延ラインを提供する。【解決手段】電気的可変遅延ラインには、電気的可変インダクタンスを有する複数の遅延セグメントがあっても良い。遅延セグメント２００には、信号パス・ライン１６と、グラウンド・リターン・パス・ライン２２と、遅延セグメント２００のインダクタンスを変更するよう構成される複数のＰＩＮダイオード・スイッチ１８、１９、２４、２６及び３４とがある。遅延される信号は、信号パス・ライン１６をノード「ｉｎ」からノード「ｏｕｔ」へと進む。スイッチ１８及び１９は、グラウンド・リターン・パス・ライン２２の両端部でグラウンドへ接続され、スイッチ３４は、グラウンド・リターン・パス・ライン２２の中央でグラウンドへ接続される。【選択図】図２
2017038357.tif 000002
【特許請求の範囲】
【請求項１】
電気的可変インダクタンスを有する少なくとも１つのセグメントを具え、
少なくとも１つの上記セグメントが、
信号パスと、
グラウンド・リターン・パスと、
上記セグメントの上記インダクタンスを変化させるよう構成される１つ以上のスイッチと
を有する電気的可変アナログ遅延ライン。
【請求項２】
少なくとも１つの上記セグメントには、ショート遅延モード及びロング遅延モードがあり、少なくとも１つの上記セグメントが、上記信号遅延パス中の信号を、上記ショート遅延モードでは第１遅延量で、上記ロング遅延モードでは第２遅延量で、遅延するよう構成される請求項１の電気的可変アナログ遅延ライン。
【請求項３】
ショート遅延モードとロング遅延モードとの間で切り替える処理と、
信号パス上に信号を送る処理と、
上記ロング遅延モードの場合に、第１量だけ上記信号を遅延するために、上記信号パスにキャパシタンスを加える処理と、
上記ショート遅延モードの場合に、第２量だけ上記信号を遅延するために、グラウンド・リターン・パスの一方の端部に配置される第１スイッチと上記グラウンド・リターン・パスの他端部に配置される第２スイッチとをオンにすることによって、上記グラウンド・リターン・パスを接地する処理と
を具える電気的可変アナログ遅延ライン上の信号を遅延する方法。
【請求項４】
上記ロング遅延モードの場合に上記信号パスにキャパシタンスを加える処理が、上記グラウンド・リターン・パスの中央スイッチをオンにする処理と、上記グラウンド・リターン・パスの上記第１スイッチ及び上記第２スイッチをオフにする処理とを更に有する請求項３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショート遅延モード及びロング遅延モードにおいて、そのインピーダンスを電気的に変化させる信号パス及びグラウンド・リターン・パスを有する電気的可変遅延ラインに関する。
【背景技術】
【０００２】
差動入力プローブは、試験測定装置の１つのチャンネルを用いて、高速シリアル・バスのような名目上差動の信号を被試験デバイス（ＤＵＴ）から取り込むのに一般に使用されている。ＴｒｉＭｏｄｅ（トリモード）プローブは、コモン・モード信号や、差動対の信号の一方の側をシングル・エンド信号として取込む付加的な機能を有している。ＴｒｉＭｏｄｅプローブには、次のような４つの入力モードがある。（１）Ａ−Ｂ（差動測定）、（２）Ａ−グラウンド（正のシングル・エンド測定）、（３）Ｂ−グラウンド（負のシングル・エンド測定）、（４）（Ａ＋Ｂ）／２−グラウンド（コモン・モード測定）。よって、コモン・モード信号は、（Ａ＋Ｂ）／２−グラウンドの等式に従って求められる。
【０００３】
理想的な差動信号には、２つ別々のワイヤで送られる２つの相補的な信号がある。ＤＵＴにおける試験測定装置へのワイヤや、試験測定装置自身内におけるワイヤの２つの側の間に、スキュー、つまり、遅延差があると、差動信号のモード変換の原因となる。モード変換は、差動信号の一部分がコモン・モード信号として現れる場合や、その逆の場合である。スキューが原因のモード変換は、周波数が高くなるほど、徐々に悪い方向へと大きくなる。例えば、２５ＧＨｚにおけるわずか１ピコ秒（ｐｓ）のスキューは、コモン・モード電圧の１５％を超え、差動信号として現れるであろう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１６／００３３４５５号明細書
【特許文献２】特開２０１６−３１３７２号公報
【非特許文献】
【０００５】
【非特許文献１】「TriModeプローブ・ファミリ」の紹介ページ、［online］、テクトロニクス、［２０１６年６月２０日検索］、インターネット、（http://jp.tek.com/datasheet/differential-probe-low-voltage/p7500-series）
【非特許文献２】「TriModeプローブ・アーキテクチャ」、文献番号51Z-20874-0、［online］、テクトロニクス、［２０１６年６月２０日検索］、インターネット、（http://jp.tek.com/document/1126460）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スキューに関連するモード変換が原因のエラーを最小化する１つの手法が、米国特許出願公開第２０１６／００３３４５５号（特許文献１）で説明されている。特許文献１における電気的可変遅延は、広帯域でＤＣ結合の電気的可変アナログ遅延ラインであり、固定の誘導子（inductor）とバラクタ（可変容量ダイオード：電圧可変コンデンサ）を用いた複数の集中定数伝送ライン（lumped-element transmission lines）として実現される。しかし、こうした形式の電気的可変アナログ遅延ラインは、遅延に連動して特性インピーダンスが変化し、よって、充分な終端を維持するのに許容されるインピーダンスの比率よりも、最小遅延に対する最大遅延の比率が大きくならないことが要求される。この比率の制約によって、多くの場合、名目上の遅延が、必要な遅延レンジよりも、ずっと長いということになり、これは、次に、挿入損失が所望よりも高くなるということへと至る。また、バラクタは、可変バイアス電圧はもちろんのこと、信号電圧に反応して、場合によって信号を非線形なものにする。
【０００７】
別の既知の手法は、微小電気機械システム（microelectromechanical systems：MEMs）スイッチを有するセグメント化遅延ラインを組み立てるもので、異なるセグメント長に切り替えるよう構成され、ステップ状の遅延制御を実現する。この手法は、遅延に伴う特性インピーダンスの変化を回避するが、特別な製造プロセスを必要とし、また、ＭＥＭｓスイッチの接触抵抗のために、大きな挿入損失を被ることがある。
【０００８】
更に別の手法は、スイッチ式アクティブ遅延要素（例えば、相対的に既知の遅延を信号に与えるユニティ・ゲイン増幅器）を使用するものである。この手法は、標準的な集積チップ（ＩＣ）の製造プロセスと相性が良いが、ノイズの発生のために信号対ノイズ比が悪化し、他の手法よりも多くの動作電力が必要となることがある。
【０００９】
本発明の実施形態は、従来技術のこれら及び他の制約を解決しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の実施形態には、電気的可変インダクタンスを有する少なくとも１つのセグメントを含む電気的可変アナログ遅延ラインがある。この少なくとも１つのセグメントには、信号パスと、グラウンド・リターン・パスと、セグメントのインダクタンスを変化させるよう構成される複数のスイッチとがある。
【００１１】
本発明の実施形態には、電気的可変アナログ遅延ライン上の信号を遅延させる方法もある。この方法には、ショート遅延モードとロング遅延モードとの間で切り替える処理と、信号パス上に信号を送る処理と、上記ロング遅延モードのときに上記信号を第１量だけ遅延するために上記信号パスにキャパシタンス（容量）を加える処理と、上記ショート遅延モードのときに上記信号を第２量だけ遅延するためにグラウンド・リターン・パスの一方の端部にある第１スイッチをオンにすると共に上記グラウンド・リターン・パスの他端部にある第２スイッチをオンにすることによって、上記グラウンド・リターン・パスを接地する処理とがある。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態による複数のセグメントを有する電気的可変遅延ラインを示す。
【図２】図２は、本発明のある実施形態による図１の電気的可変遅延ラインの１つのセグメントを描いている。
【図３】図３は、本発明の別の実施形態による図１の電気的可変遅延ラインの１つのセグメントを描いている。
【発明を実施するための形態】
【００１３】
図面において、開示されるシステム及び方法の同様又は対応する要素は、同じ参照番号で示されている。これら図面は、必ずしも同一縮尺ではない。
【００１４】
図１は、結合された複数の伝送ライン、複数のコンデンサ及び複数のスイッチからなる複数のセグメントを用いて構築される集中定数伝送ライン（lumped-element transmission line）を示すのに対して、図２は、１セグメントの例を示す。
【００１５】
図１は、６セグメントの電気的可変遅延ライン１００を示し、名目上、４ｐｓ（ショート遅延モードにおいて）又は６.４ｐｓ（ロング遅延モードにおいて）の切り替え可能な遅延を有する４つの等しい遅延セグメント１０、２０、３０及び４０と、続いて、おおよそ２分の１及び４分の１の長さのある２つの付加的な遅延セグメント５０及び６０とを有する。例えば、遅延セグメント５０は、４つの等しい遅延セグメントの長さの０.５（結果として、名目上、ショート遅延モードで２ｐｓ、ロング遅延モードで３.２ｐｓの遅延が得られる）としても良く、一方、遅延セグメント６０は、４つの等しい遅延セグメントの長さの０.２５（結果として、名目上、ショート遅延モードで１ｐｓ、ロング遅延モードで１.６ｐｓの遅延が得られる）としても良い。これによって、正味で（net）名目上１２ｐｓの遅延レンジと、名目上０.６ｐｓの遅延分解能が与えられる。１セグメント当たり６.４ｐｓの最大遅延は、４分の１波長を下回り、この回路例の２５ＧＨｚの所望動作周波数レンジを充分に超える。以下で更に詳細に記述するように、１セグメント当たりの最大遅延は、所望動作周波数の４分の１波長を下回らなければならない。
【００１６】
２つの制御電流源１２及び１４が、各セグメントについて示されている。制御電流源１２の電流は、グラウンド・リターン・パス・ライン２２中のスイッチを制御して実効ライン・インダクタンスを調整し、そして、制御電流源１４の電流は、エクストラ（Extra：追加）コンデンサと直列なスイッチを制御して実効ライン・キャパシタンスを調整する。動作中、各セグメントの電流源１２及び１４の両方の電流は、一緒に切り替えられて（スイッチされて）、特定インピーダンスを名目上一定に維持しながら、遅延を調整する。しかし、試験及び評価の目的では、独立にスイッチ可能として、２つの影響を区別するのも有益かもしれない。
【００１７】
可変遅延を作り出すため、セグメント１０〜６０は、所望量の時間遅延を得るのに、ショート遅延又はロング遅延モードに切り替えても（スイッチングしても）良い。図１では、６個のセグメントが示されているが、所望遅延時間及び分解能を達成するのに、任意の個数のセグメントを使っても良い。
【００１８】
図２は、１つの遅延セグメント２００の回路図である。遅延セグメント２００は、上述の遅延要素１０〜６０のいずれでも良い。これら遅延セグメントのそれぞれは、同一の回路図を含んでいるが、これら要素及び長さの種々の値は、所望の遅延時間に基いて調整しても良い。基本的な遅延は、例えば、１２９ΩのEven（同相）モード・インピーダンス、３１ΩのOdd（差動）モード・インピーダンス、そして、均一な誘電体（よって、Even及びOddモードについて、同じ伝播速度）を有する、結合された伝送ラインの対で与えられる。しかし、任意の形式の伝送ラインを利用しても良く、そして、開示される実施形態は、例での値に限定されない。伝送ラインの例としては、一般にＩＣの製法で実現可能である。例えば、高さ４.０μｍ、幅４.２μｍの２つのラインを、３.５μｍの間隔で、ＳｉＯ２誘電体のグラウンド面から１２.４μｍ離れて配置するのが、これらインピーダンスに近いものとなろう。
【００１９】
各セグメント中の結合されたラインの一方である信号ライン１６は、遅延される信号を伝送し、他方のラインは、グラウンド・リターン・パスの一部として、選択的にスイッチされる。いくつかの実施形態では、スイッチをＰＩＮダイオード・スイッチとしても良い。グラウンド・リターン・パス・ライン２２の各端部がグラウンドにスイッチされて、グラウンド・リターン・パス・ライン２２がコモン・グラウンドと並列に設置され、そのセグメントにおける信号ライン１６の正味のインダクタンスを低くする。ショート遅延モードでは、信号は、信号ライン１６を基本的に光の速度で進む。ロング遅延モードでは、グラウンド・リターン・パス・ライン２２の両端部は接地されず、これは、グラウンド・リターン電流がコモン・グランドを通るように強制し、セグメント中の信号ライン１６のインダクタンスを増加させる。加えて、これらラインの相互キャパシタンスを維持するようにグラウンド・リターン・パス・ライン２２の中央がグラウンドにスイッチされ、そして、エクストラ・キャパシタンスが信号ライン１６へとスイッチされて、インダクタンスが持ち上がったのと同じ比率だけ、セグメント・キャパシタンスを持ち上げる。これは、その同じ比率だけセグメントの遅延を増加させる一方で、特性インピーダンスは変化なしのままである。
【００２０】
集中定数伝送ラインのセグメントは、詳しくは後述するように、全体の遅延において複数ステップを提供するように、独立してスイッチされるようにしても良い。セグメント長は、所望の遅延分解能を満たし、ロング遅延モードに切り替えられたセグメントにおけるグラウンド・リターン・パス・ライン２２のオープン回路端部における反射の影響を最小限とするように、充分に短く設定される。
【００２１】
遅延される信号は、ノード「ｉｎ」からノード「ｏｕｔ」へと結合伝送ライン対の信号ライン１６を進む。電流源１２のＤＣ制御電流が制御ノード「ｓｅｌｌ」に供給される場合、その電流は、第２ラインを通ってＰＩＮダイオード・スイッチ１８及び１９へと流れ、これらをオンにして低インピーダンスになる。これは、グラウンド・リターン・パス・ライン２２をコモン・グランド面と並列に設置し、ライン１６のインピーダンスを次のように低くする。
【００２２】
Ｚ＝２／（１／Ｚeven＋１／Ｚodd）≒５０Ω      （１）
【００２３】
もし制御ノード「ｓｅｌｃ」がグラウンドより低く保持されると、ＰＩＮダイオード・スイッチ２４及び２６を逆バイアスして、これらをオフにスイッチし、エクストラ・コンデンサ２８及び３２が実際的には信号ライン１６の負荷から除かれ、所望の５０Ωインピーダンスを維持する。この制御状態では、セグメントの遅延は、結合遅延ラインの本来固有の遅延と等しく、これは、この例では、ＳｉＯ２の１５０μｍの長さそれぞれにつき約１ｐｓ、つまり、４ｐｓである。即ち、この例では、セグメント２００は、ショート遅延モードである。
【００２４】
抵抗器３８、４２、４４、４６、４８及び５２は、コンデンサ２８及び３２を通して結合する信号が存在しても、ダイオード・スイッチ２４及び２６が逆バイアスに維持されるのを確実にするために存在しているが、これらコンデンサを通して結合されるＡＣ信号上で大きな負荷を表さないように、充分高い値が選ばれる。例えば、抵抗器３８及び４６を２０ｋΩとし、抵抗器４２及び４８を１４ｋΩとし、抵抗器４４及び５２を６ｋΩとしても良い。セグメントがショート遅延モードのとき、これら抵抗器は、ダイオード・スイッチ２４及び２６を逆バイアス・レベルに設定し、これらがオンしないようにする。
【００２５】
しかし、セグメント２００をロング遅延モードにするには、制御ノード「ｓｅｌｌ」における電流源１２の制御電流の極性を逆にして、ＰＩＮダイオード・スイッチ１８及び１９をオフに切り替え、代わりにＰＩＮダイオード・スイッチ３４をオンにするようにする。これは、グラウンド・リターン・パス・ライン２２をグラウンドに保持し続け、ライン間の相互キャパシタンスの効果を、グラウンドに対するキャパシタンスとして維持する。なお、図２では、３つのＰＩＮダイオード・スイッチ１８、１９及び３４を示しているが、別の実施形態では、グラウンド・リターン・パス・ライン２２の一方の端部を恒久的に接地する一方で、グラウンド・リターン・パス・ライン２２の他端部をグラウンドに切り替えるか又はオープンのままとすることもできる。信号ライン１６のキャパシタンスは、次のように維持される。
【００２６】
Ｃ＝Ｔｄ／Ｚ＝Ｔｄ＊（１／Ｚeven＋１／Ｚodd）／２≒８０ｆＦ      （２）
【００２７】
しかし、信号のグラウンド・リターン電流は、端部がオープンのライン２２に沿って流れることはできないので、ライン１６及び２２間の相互インダクタンスの影響が効かなくなってしまう。もしグラウンド・リターン・パス・ライン２２がフローティング状態であるなら、信号ライン１６のインピーダンスは、次のようになる。
【００２８】
Ｚ＝（Ｚeven＋Ｚodd）／２≒８０Ω      （３）
【００２９】
よって、グラウンド・リターン・パスとしてのグラウンド・リターン・パス・ライン２２がない場合に得られる信号ライン１６のインダクタンスは、次のようになる。
【００３０】
Ｌ＝Ｔｄ＊Ｚ＝Ｔｄ＊（Ｚeven＋Ｚodd）／２≒３２０ｐＨ    （４）
【００３１】
制御ノード「ｓｅｌｃ」に供給される電流源１４のＤＣ制御電流は、ＰＩＮダイオード・スイッチ２４及び２６へと流れて、これらをオンにスイッチする（切り替える）と共に、コンデンサ２８及び３２を信号ライン１６と並列に配置する。これは、エクストラ・キャパシタンス「Ｃextra」（即ち、コンデンサ２８及び３２を合わせたもの）を次のように設定することになる。
【００３２】
Ｃextra＝Ｔｄ＊（Ｚeven／Ｚodd２−１／Ｚodd−１／Ｚeven＋Ｚodd／Ｚeven２）／８≒４８ｆＦ    （５）
【００３３】
もしＣextraが数式５に示されるように設定されると、セグメントに関する集中定数等価伝送ラインのインピーダンスは、ショート遅延制御状態に関するものと同じになるであろうが、遅延は、次のような比率で増加するであろう。
【００３４】
遅延比率＝（Ｚeven＋Ｚodd）２／（４＊Ｚeven＊Ｚodd）≒１.６      （６）
【００３５】
これらラインがもっとぴったりと結合すると、もっと高い遅延比率を与えることになろう。典型的なＩＣ設計過程におけるライン結合の実際的なレベルでは、セグメントの遅延比率は、コンデンサだけの調整方法におけるインピーダンス比率に適したものよりも、ずっと高い２：１以上に達することがある。図２に見られるように、本発明におけるＰＩＮダイオード・スイッチ２４及び２６は、グラウンド・リターン・パス２２中か、又は、コンデンサと直列かのどちらかに配置される。このため、スイッチ２４及び２６は、ＤＣ信号レベルと接することはなく、そして、ＤＣ信号レベルに影響されず、上述したバラクタ手法の遅延変化と非線形とを回避する。
【００３６】
セグメント長は、所望の遅延分解能か、又は、集中定数遅延ラインに関する４分の１波長基準を充分に下回るセグメント遅延を守るか、のどちらかによって、制限されることがある。上述のように、集中定数遅延セグメントは、所望の動作周波数レンジの４分の１波長より下に維持される方が良い。２、３個のバイナリ重み付けセグメントだけ所望遅延分解能によって制限される必要があるが、全てのセグメントは、集中定数遅延ラインに関する４分の１波長基準を充分に下回る必要がある。例えば、上述のように、セグメント５０及び６０は、所望分解能で制限される一方、残りのセグメント１０〜４０は、所望動作周波数の４分の１波長を下回りつつ、１セグメント当たりの最大遅延量を提供する。
【００３７】
ライン結合がより強くなると、遅延比率が高くなり、よって、目標の遅延レンジを実現するための総合的な遅延がより短くなる。しかし、固定の目標インピーダンス（２／（１／Ｚeven＋１／Ｚodd））に関しては、これは、より高い値のＺevenを要求し、これは、所与の遅延に関して、もっと細い信号ラインと、導体中のもっと多くの抵抗性損失とを示唆する。どのような特定プロセス及び目標インピーダンスについても、（強い結合における）単位遅延当たりの多すぎる損失と、（弱い結合における）長過ぎる遅延との間のトレードオフによって、損失を最小にする最適なライン結合が存在するであろう。
【００３８】
ＰＩＮダイオード・スイッチ１８、１９、２４、２６及び３４を最適な大きさにすることは、おおよそ、オン抵抗（大きな領域を、より低い抵抗へと偏向させる）とオフ・キャパシタンス（小さな領域を、より低いキャパシタンスへと偏向させる）との間のトレードオフである。ＰＩＮダイオード・スイッチ１８及び２０における過剰なオン抵抗は、ショート遅延モードにおいて、セグメントに損失を加える一方で、過剰なオフ・キャパシタンスは、いくらかの高周波数電流がラインの端部から流出するのを可能とし、ロング遅延モードにおいて、高周波数インダクタンスを低下させると共に遅延を変化させる。
【００３９】
同様に、ＰＩＮダイオード・スイッチ２４及び２６における過剰なオン抵抗は、ショート遅延モードにおいて、セグメントに高周波数損失を加える一方で、過剰なオフ・キャパシタンスは、いくらかの高周波数電流がラインの端部から流出するのを可能とし、ショート遅延モードにおいて、セグメントのインピーダンスと遅延に影響を与える。
【００４０】
ＰＩＮダイオード・スイッチ３４は、低い高周波数損失のために低いオン抵抗を維持するよう大きなサイズでなければならないが、どちらの遅延モードでも、そのノードに信号電圧が名目上存在しないので、オフ・キャパシタンスには、むしろ反応しないという点で特異である。
【００４１】
ロング遅延モードにおける主要なライン損失は、信号ライン１６と真下のグラウンド面とにおける抵抗性損失を組み合わせたものである。ショート遅延モードでは、並列なグラウンド・リターン・パス２２が、結合されているラインによって、グラウンド損失を低下させるよう機能するが、結合されているライン中のスイッチのオン抵抗は、グラウンド損失を増加させるよう機能する。グラウンド面とスイッチ抵抗を適切な大きさにすることで、どちらの遅延モードでも損失が名目上同じとなるように、これらの影響をマッチングさせることができる。図示しないが、もし両遅延モードにおいて、低周波数におけるグラウンド損失を最小化しつつ、それでも高周波数におけるグラウンド・リターン損失のマッチングを可能とし、相互インダクタンスが、グラウンド・リターン電流を、結合されたラインの下のグラウンド面へ（そして、ショート遅延モードでは、同様に接地された結合ラインへ）と押しやるようにしたいのなら、ずっと低い抵抗を有する、結合されるラインからいくらか距離のある代替のグラウンド接続の構造を用いても良い。
【００４２】
回路シミュレーション及び実際の要求に基いて、他の調整を行っても良い。例えば、もしいくらかの量のインピーダンス変動を許容できるなら、Ｃextraについて、数式５に示すよりも、もっと高い値を選択することによって、セグメントの実効遅延レンジを増加させても良い。また、Ｃextraは、セグメントのラインに沿った４分の１と４分の３の点において２つの集中点（lump）として加えられるとして示されているが、レイアウトや関連する寄生の詳細次第で、異なる個数や位置のエクストラ・キャパシタンスが好ましいことがある。例えば、代替のセグメント３００を示す図３に見られるように、Ｃextraは、信号ライン１６の中央部に単一のコンデンサ３６として加えられても良い。
【００４３】
本発明の原理を、その好ましい実施形態において、説明及び図示してきたが、本発明は、そうした原理から離れることなく、配置や詳細を変更できることは明らかであろう。例えば、本発明の概念は、次のように説明しても良い。
【００４４】
本発明の概念１は、電気的可変アナログ遅延ラインであって、
電気的可変インダクタンスを有する少なくとも１つのセグメントを具え、
少なくとも１つの上記セグメントが、
信号パスと、
グラウンド・リターン・パスと、
上記セグメントの上記インダクタンスを変化させるよう構成される１つ以上のスイッチと
を有している。
【００４５】
本発明の概念２は、上記概念１の電気的可変遅延ラインであって、このとき、少なくとも１つの上記セグメントには、ショート遅延モード及びロング遅延モードがあり、少なくとも１つの上記セグメントが、上記信号遅延パス中の信号を、上記ショート遅延モードでは第１遅延量で、上記ロング遅延モードでは第２遅延量で、遅延するよう構成される。
【００４６】
本発明の概念３は、上記概念２の電気的可変遅延ラインであって、このとき、１つ以上の上記スイッチとしては３つのスイッチがあり、これらスイッチの中の２つは、上記グラウンド・リターン・パスの両端部においてグラウンドに接続され、これらスイッチの中の残りは、上記グラウンド・リターン・パスの中央部においてグラウンドに接続される。
【００４７】
本発明の概念４は、上記概念３の電気的可変遅延ラインであって、このとき、上記ショート遅延モード中、上記グラウンド・リターン・パスの両端部でグラウンドに接続される上記２つのスイッチはオンであり、これらスイッチの中の上記残りはオフであり、そして、上記ロング遅延モード中、上記グラウンド・リターン・パスの両端部でグラウンドに接続される上記２つのスイッチはオフであり、これらスイッチの中の上記残りはオンである。
【００４８】
本発明の概念５は、上記概念４の電気的可変遅延ラインであって、少なくとも１つの上記セグメントが、上記ロング遅延モード中に、上記信号パスにキャパシタンスを加えるよう構成される少なくとも１つのコンデンサを更に具えている。
【００４９】
本発明の概念６は、上記概念５の電気的可変遅延ラインであって、このとき、加えられる上記キャパシタンスは、インダクタンスの変動と同じ比率である。
【００５０】
本発明の概念７は、上記概念２の電気的可変遅延ラインであって、このとき、上記電気的可変遅延ラインの上記インピーダンスは、上記ショート遅延モード及び上記ロング遅延モードの間で、実質的に不変である。
【００５１】
本発明の概念８は、上記概念１の電気的可変遅延ラインであって、更に、上記電気的可変インダクタンスを有する、少なくとも２つのセグメントを具えている。
【００５２】
本発明の概念９は、上記概念８の電気的可変遅延ラインであって、このとき、少なくとも２つの上記セグメントの一方のセグメントは、上記ショート遅延モード及び上記ロング遅延モードにおいて、少なくとも２つの上記セグメントの他方のセグメントとは、異なる遅延時間を有している。
【００５３】
本発明の概念１０は、上記概念１の電気的可変遅延ラインであって、上記セグメントの上記インダクタンスを変化させる２つのスイッチを更に具えている。
【００５４】
本発明の概念１１は、電気的可変アナログ遅延ライン上の信号を遅延する方法であって、
ショート遅延モードとロング遅延モードとの間で切り替える（スイッチする）処理と、
信号パス上に信号を送る処理と、
上記ロング遅延モードの場合に、第１量だけ上記信号を遅延するために、上記信号パスにキャパシタンスを加える処理と、
上記ショート遅延モードの場合に、第２量だけ上記信号を遅延するために、グラウンド・リターン・パスの一方の端部に配置される第１スイッチと上記グラウンド・リターン・パスの他端部に配置される第２スイッチとをオンにすることによって、上記グラウンド・リターン・パスを接地する処理と
を具えている。
【００５５】
本発明の概念１２は、上記概念１１の方法であって、上記ショート遅延モードと上記ロング遅延モードとの間で、上記電気的可変遅延ラインの上記インダクタンスを変化させる処理を更に具えている。
【００５６】
本発明の概念１３は、上記概念１１の方法であって、このとき、上記ロング遅延モードの場合に上記信号パスにキャパシタンスを加える処理が、上記グラウンド・リターン・パスの中央スイッチをオンにする処理と、上記グラウンド・リターン・パスの上記第１スイッチ及び上記第２スイッチをオフにする処理とを更に有している。
【００５７】
本発明の概念１４は、上記概念１１の方法であって、このとき、上記電気的可変遅延ラインの上記インピーダンスは、上記ショート遅延モード及び上記ロング遅延モードの間で、実質的に不変である。
【符号の説明】
【００５８】
１０  遅延セグメント
１２  制御電流源
１４  制御電流源
１６  信号パスライン
１８  ＰＩＮダイオード・スイッチ
１９  ＰＩＮダイオード・スイッチ
２０  遅延セグメント
２２  グラウンド・リターン・パス
２４  ＰＩＮダイオード・スイッチ
２６  ＰＩＮダイオード・スイッチ
２８  コンデンサ
３０  遅延セグメント
３２  コンデンサ
３４  ＰＩＮダイオード・スイッチ
３６  コンデンサ
３８  抵抗器
４０  遅延セグメント
４２  抵抗器
４６  抵抗器
４８  抵抗器
４８  抵抗器
５０  遅延セグメント
５２  抵抗器
６０  遅延セグメント
１００  可変アナログ遅延ライン
２００  遅延セグメント
【図１】
2017038357.tif 000003
【図２】
2017038357.tif 000004
【図３】
2017038357.tif 000005
【外国語明細書】
【発明の名称】 Electronically variable analog delay line and 
【技術分野】
【０００１】
This invention relates to an electronically variable analog delay line with a signal path and a ground return path to electronically vary the inductance of the electronically variable analog delay line in a short-delay mode and a long-delay mode.  
【背景技術】
【０００２】
Differential input probes are commonly used to acquire a nominally differential signal, such as on a high-speed serial data bus, from a device under test (DUT) using a single test and measurement instrument channel.  TriMode probes have the additional capability of acquiring the common-mode signal, or either side of the differential pair signal as a single-ended signal.  The TriMode probe has four input modes as below.  That is, (1) A - B (Differential measurement), (2) A - Ground (Positive single ended measurement), (3) B - Ground (Negative single ended measurement) and (4) (A + B)/2 - Ground (Common mode measurement).  Then, a common-mode signal is determined according to the equation of "(A + B)/2 - Ground".
【０００３】
An ideal differential signal includes two complementary signals sent on two separate wires.  Any skew, or difference in delay, between the two sides of wiring in a DUT to the test and measurement instrument and/or within the test and measurement instrument itself causes mode conversion of the differential signal.  Mode conversion is when a portion of the differential signal appears as the common-mode signal, or vice versa.  Mode conversion due to skew grows progressively worse at higher frequencies.  For instance, just one picosecond (ps) of skew at 25 GHz will lead to over 15% of the common-mode voltage appearing as a differential signal.  
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１６／００３３４５５号明細書
【特許文献２】特開２０１６−３１３７２号公報
【非特許文献】
【０００５】
【非特許文献１】「TriModeプローブ・ファミリ」の紹介ページ、［online］、テクトロニクス、［２０１６年６月２０日検索］、インターネット、（http://jp.tek.com/datasheet/differential-probe-low-voltage/p7500-series）
【非特許文献２】「TriModeプローブ・アーキテクチャ」、文献番号51Z-20874-0、［online］、テクトロニクス、［２０１６年６月２０日検索］、インターネット、（http://jp.tek.com/document/1126460）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
One approach to minimizing errors due to the skew-related mode conversion is discussed in U.S. Application Publication No. 2016/0033455 (patent document 1).  The electronically variable delays in the patent document 1 may be broad-band, DC-coupled, electronically adjustable analog delay lines implemented as lumped-element transmission lines using fixed inductors and varactors (voltage-variable capacitors).  However, such type of electronically adjustable analog delay line causes the characteristic impedance to vary along with the delay, thus requiring the ratio of maximum-to-minimum delay to be no bigger than the allowed ratio of impedances to maintain satisfactory termination.  This limited ratio generally leads to a nominal delay much longer than the needed delay range, which in turn leads to higher insertion loss than desired.  Also, the varactors will respond to the signal voltage as well as the adjustable bias voltage, causing some signal non-linearity.  
【０００７】
Another known approach is to build a segmented delay line with microelectromechanical systems (MEMs) switches configured to switch in or out different segment lengths to implement a stepped delay control.   This approach avoids the change in characteristic impedance with delay, but requires a specialized manufacturing process and may suffer significant insertion loss due to contact resistance of the MEMs switches.  
【０００８】
Yet another approach is the use of switched active delay elements (e.g., unity gain amplifiers that impart a relatively known delay to the signal).  This approach is compatible with standard integrated chip (IC) processes, but degrades signal-to-noise ratio due to noise generation in the active stages, and may require more operational power than other approaches.  
【０００９】
Embodiments of the present invention address these and other limitations in the prior art.
【課題を解決するための手段】
【００１０】
Embodiments of the present invention include an electronically variable analog delay line, including at least one segment with an electronically variable inductance.  The at least one segment includes a signal path, a ground return path, and a plurality of switches configured to vary the inductance of the segment.
【００１１】
Embodiments of the present invention also include a method for delaying a signal on an electronically variable analog delay line.  The method includes switching between a short-delay mode and a long-delay mode, sending a signal on a signal path, adding capacitance to the signal path when in the long-delay mode to delay the signal by a first amount, and grounding a ground return path via turning on a first switch located at one end of the ground return path and a second switch located at the other end of the ground return path when in the short-delay mode to delay the signal by a second amount.  
【図面の簡単な説明】
【００１２】
【図１】Figure 1 shows an electronically variable analog delay line with multiple segments according to embodiments of the present invention.
【図２】Figure 2 illustrates a segment of the electronically variable analog delay line of Figure 1 according to some embodiments of the present invention.  
【図３】Figure 3 illustrates a segment of the electronically variable analog delay line of Figure 1 according to other embodiments of the present invention.  
【発明を実施するための形態】
【００１３】
In the drawings, like or corresponding elements of the disclosed systems and methods are denoted by the same reference numerals.  The drawings are not necessarily to scale.
【００１４】
Figure 1 illustrates a lumped-element transmission line built using segments of coupled transmission lines, capacitors and switches, while Figure 2 illustrates an example segment.  
【００１５】
Figure 1 shows a six-segment electronically variable analog delay line 100 with four equal delay segments 10, 20, 30, and 40, with switchable delays of nominally 4ps (in the short-delay mode) or 6.4ps (in the long-delay mode), followed by two additional delay segments 50 and 60 with roughly a half and a quarter of the length.  For example, the delay segment 50 may be 0.5 of the length of the four equal delay segments (resulting in a delay of nominally 2ps in the short-delay mode and 3.2ps in the long-delay mode) while the delay segment 60 may be 0.25 of the length of the four equal delay segments (resulting in a delay nominally of 1ps in the short-delay mode and 1.6ps in the long-delay mode).  This provides a net delay range of nominally 12ps and a delay resolution of nominally 0.6ps.  The 6.4ps maximum delay per segment is below a quarter wavelength well past the desired 25 GHz operating frequency range of this example circuit.  As discussed in more detail below, the maximum delay per segment must be below a quarter wavelength of the desired operating frequency.  
【００１６】
Two control current sources 12 and 14 are shown for each segment.  The current of the control current source 12 controls the switches in the ground return path line 22 to adjust the effective line inductance, and the current of the control current source 14 controls the switches in series with the extra capacitors to adjust the effective line capacitance.  In operation, both control currents of the current sources 12 and 14 for each segments are switched together to adjust delay while maintaining characteristic impedance nominally constant.  For test and evaluation purposes, however, it may be advantageous to allow independent switching so as to distinguish the two effects.  
【００１７】
To create an adjustable delay, segments 10-60 may be switched in short-delay or long-delay mode to get the desired amount of time delay.  Although six segments are shown in Figure 1, any number of segments may be used to reach the desired delay time and resolution.  
【００１８】
Figure 2 shows a schematic of one delay segment 200.  The delay segment 200 may be anyone of the delay elements 10-60 discussed above.  Each of the delay segments include an identical schematic, although the various values of the components and lengths may be adjusted based on the desired delay time.  The basic delay is provided by a coupled transmission line pair with, as an example, an even mode impedance of 129Ω, an odd mode impedance of 31Ω, and a uniform dielectric (thus, the same propagation speed for even and odd modes).  However, any type of transmission line may be used and the disclosed embodiments are not limited to the example values.  The example transmission line is commonly realizable on IC processes.  For instance, two 4.0μm tall, 4.2μm wide lines with 3.5μm spacing placed 12.4μm above a ground plane in SiO2 dielectric will approximate these impedances.  
【００１９】
One of the coupled lines, signal line 16, in each segment carries the signal to be delayed while the other line is switched selectively as part of the ground return path.  In some embodiments, the switches may be PIN diode switches.  In a short-delay mode, each end of the ground return path line 22 is switched to ground, placing ground return path line 22 in parallel with the common ground, lowering the net inductance of the signal line 16 in that segment.  In the short-delay mode, the signal travels the signal line 16 essentially at the speed of light.  In a long-delay mode, both the ends of ground return path line 22 are not grounded, which forces the ground return current through the common ground, increasing the inductance of the signal line 16 in that segment.  Additionally, the center of ground return path line 22 is switched to ground, so as to maintain the mutual capacitance of the lines, and extra capacitance is switched onto the signal line 16 to raise the segment capacitance by the same ratio as the inductance was raised.  This increases the delay of the segment by that same ratio, while leaving the characteristic impedance unchanged.  
【００２０】
Segments of the lumped-element transmission line may be switched independently, so as to provide multiple steps in the overall delay, as discussed in more detail below.  Segment lengths are set short enough to meet the desired delay resolution and to minimize the impact of reflections on the open-circuit ends of the ground return path line 22 in the segments switched for the long-delay mode.   
【００２１】
The signal to be delayed travels down signal line 16 of the coupled transmission line pair from node “in” to node “out.”  When DC control current of the current source 12 is sourced into control node “sell,” the current will flow through the second line to PIN diode switches 18 and 19, causing them to switch ON to a low impedance.  This places ground return path line 22 in parallel with the common ground plane, lowering the impedance of line 16 to as below.
【００２２】
Ｚ＝２／（１／Ｚeven＋１／Ｚodd）≒５０Ω      （１）
【００２３】
If control node “selc” is held below ground, reverse biasing PIN diode switches 24 and 26 to switch them OFF, the extra capacitors 28 and 32 are effectively removed from loading signal line 16, maintaining the desired 50Ω impedance.  In this control state, the delay of the segment will equal the inherent delay of the coupled transmission lines, which is roughly 1ps for each 150μm of length in SiO2 or 4ps in this example.  That is, in this example, the segment 200 is in the short-delay mode.  
【００２４】
Resistors 38, 42, 44, 46, 48, and 52 are present to insure diode switches 24 and 26 remain reverse-biased even in the presence of signal coupling through capacitors 28 and 32, but are chosen high enough in value to not represent a significant load on the AC signal coupled through the capacitors.  For example, resistors 38 and 46 may be 20kΩ, resistors 42 and 48 may be 14kΩ and resistors 44 and 52 may be 6kΩ.  When the segment is in the short-delay mode, these resistors set the reverse bias level on diode switches 24 and 26 to keep them from turning on.  
【００２５】
However, to place the segment 200 in the long-delay mode, the polarity of the control current of the current source 12 in control node “sell” is reversed so PIN diodes switches 18 and 19 will switch OFF and PIN diode switch 34 will switch ON instead.  This continues to hold the ground return path line 22 at ground, maintaining the effect of mutual capacitance between the lines as capacitance to ground.  Although three PIN diode switches 18, 19, and 34 are shown in Figure 2, in alternative embodiments, one end of the ground return path line 22 could be permanently grounded while the other end of the ground return path line 22 is switched to ground or left open.  The capacitance of the signal line 16 remains as below.
【００２６】
Ｃ＝Ｔｄ／Ｚ＝Ｔｄ＊（１／Ｚeven＋１／Ｚodd）／２≒８０ｆＦ      （２）
【００２７】
But, the signal’s ground return current can no longer flow along the line 22 with the ends open, so the impact of the mutual inductance between the lines 16 and 22 is broken.  The signal line 16 impedance if the ground return path line 22 is floating is as below.
【００２８】
Ｚ＝（Ｚeven＋Ｚodd）／２≒８０Ω      （３）
【００２９】
Thus, the resulting signal line 16 inductance without the ground return path line 22 as a ground return path is as below.
【００３０】
Ｌ＝Ｔｄ＊Ｚ＝Ｔｄ＊（Ｚeven＋Ｚodd）／２≒３２０ｐＨ    （４）
【００３１】
The DC control current of the current source 14 sourced into control node “selc” will flow into PIN diode switches 24 and 26, switching them ON and placing capacitors 28 and 32 in parallel with the signal line 16.  This extra capacitance "Cextra" (that is, the sum of capacitors 28 and 32) may be set to as below.
【００３２】
Ｃextra＝Ｔｄ＊（Ｚeven／Ｚodd２−１／Ｚodd−１／Ｚeven＋Ｚodd／Ｚeven２）／８≒４８ｆＦ    （５）
【００３３】
If Cextra is set as shown in equation (5), the lumped-element equivalent transmission line impedance for the segment will be the same as for the short-delay control state, but the delay will have increased by a ratio as below.
【００３４】
Delay ratio＝（Ｚeven＋Ｚodd）２／（４＊Ｚeven＊Ｚodd）≒１.６      （６）
【００３５】
Tighter coupling of the lines will provide even higher delay ratios.  For practical levels of line coupling in typical IC design processes, the delay ratio of a segment may reach 2:1 or more, much higher than would be acceptable for an impedance ratio in a capacitor-only tuning method.  As seen in Figure 2, the PIN diode switches 24 and 26 in the present invention are placed either in the ground return path 22 or in series with a capacitor.  Thus, the switches 24 and 26 do not see and are not affected by the DC signal level, avoiding the delay change and non-linearity of the varactor approach discussed above.  
【００３６】
Segment length may be limited either by desired delay resolution or by keeping the segment delay well below the quarter wave length criteria for lumped element delay lines.  As mentioned above, the lumped element delay segments should be kept below a quarter wavelength of the desired operating frequency range.  Only a few binary-weighted segments need to be limited by the desired delay resolution, but all segments need to be well below the quarter wave length criteria for lumped element delay lines.  For example, as mentioned above, segments 50 and 60 are limited by the desired resolution, while the remaining segments 10-40 provide the maximum delay amount per segment, while being below a quarter wavelength of the desired operating frequency.  
【００３７】
Higher line coupling provides for a higher delay ratio, and thus shorter total delay to achieve a target delay ranger.  However, for a fixed target impedance (2/(1/Zeven+1/Zodd)), this requires a higher value of Zeven, which implies skinnier signal lines and more resistive loss in the conductor for a given delay.  For any particular process and target impedance, there will be an optimal line coupling that minimizes loss by trading off between too long of a delay (at low coupling) versus too much loss per unit delay (at high coupling).  
【００３８】
The optimal sizing of PIN diode switches 18, 19, 24, 26, and 34 is generally a trade-off between ON resistance (favoring a large area to lower resistance) and OFF capacitance (favoring a small area to lower capacitance).  Too much ON resistance in PIN diode switches 18 and 20 will add loss to the segment in the short-delay mode, whereas too much OFF capacitance will allow some high frequency current to flow out the ends of the lines, lowering the high frequency inductance and changing the delay in the long-delay mode.    
【００３９】
Likewise, too much ON resistance in PIN diode switches 24 and 26 will add high frequency loss to the segment in the long-delay mode, whereas too much OFF capacitance will impact the impedance and delay of the segment in the short-delay mode.  
【００４０】
PIN diode switch 34 is unique in that it must be sized large to maintain a low ON resistance for low high frequency loss, but is rather insensitive to OFF capacitance as there is nominally no signal voltage present at that node in either delay mode.  
【００４１】
In the long-delay mode, the dominant line loss is the combination of resistive loss in the signal line 16 and in the ground plane underneath.  In short-delay mode, the parallel ground return path 22 through the coupled line serves to lower the ground loss, but ON resistance in the switches in the coupled line serves to raise ground loss.  Proper sizing of the ground plane and switch resistance can match these effects, so loss is nominally the same in either delay mode.  Although not shown, an alternate ground connection some distance away from the coupled line structure with a much lower resistance may be used if desired to minimize ground loss at low frequencies, in both delay modes, while still allowing matching of ground return loss at the higher frequencies where mutual inductance forces the ground return current into the ground plane underneath the coupled lines (and in the short-delay mode, into the grounded coupled line as well).  
【００４２】
Other adjustments may be made based on circuit simulation and practical requirements.  For instance, if some amount of impedance variation is acceptable, the effective delay range of a segment may be increased by selecting a higher value for Cextra than shown in equation (5).  Also, although Cextra is shown as being added in two lumps at the one-quarter and three-quarter points along the segment lines, a different number and/or placement of the extra capacitance may be preferred, depending on the details of the layout and associated parasitics.  For example, as seen in Figure 3, showing an alternative segment 300, Cextra may be added as a single capacitor 36 in the middle of the signal line 16.
【００４３】
Having described and illustrated the principles of the present invention in a preferred embodiment thereof, it should be apparent that the present invention can be modified in arrangement and detail without departing from such principles.  For example, the concepts of the present invention may be described as below.
【００４４】
A concept 1 of the present invention is an electronically variable analog delay line, comprising:
at least one segment with an electronically variable inductance, the at least one segment including:
a signal path; 
a ground return path; and
one or more switches configured to vary the inductance of the segment.
【００４５】
A concept 2 of the present invention is the electronically variable analog delay line of the concept 1, wherein the at least one segment includes a short-delay mode and a long-delay mode, and the at least one segment is configured to delay a signal in the signal delay path a first delay amount in the short-delay mode and a second delay amount in the long-delay mode.  
【００４６】
A concept 3 of the present invention is the electronically variable analog delay line of the concept 2, wherein the one or more switches includes three switches, two of the switches connected to ground at both the ends of the ground return path, and the other of the switches connected to ground at the center of the ground return path.  
【００４７】
A concept 4 of the present invention is the electronically variable analog delay line of the concept 3, wherein during the short-delay mode, the two switches connected to ground at both the ends of the ground return path are on, and the other of the switches is off, and during the long-delay mode, the two switches connected to ground at both the ends of the ground return path are off, and the other of the switches is on. 
【００４８】
A concept 5 of the present invention is the electronically variable analog delay line of the concept 4, the at least one segment further comprising at least one capacitor configured to add capacitance to the signal path during the long-delay mode. 
【００４９】
A concept 6 of the present invention is the electronically variable analog delay line of the concept 5, wherein the capacitance added is the same ratio as the variance of inductance.  
【００５０】
A concept 7 of the present invention is the electronically variable analog delay line of the concept 2, wherein the impedance of the electronically variable analog delay line is substantially unchanged between the short-delay mode and the long-delay mode.  
【００５１】
A concept 8 of the present invention is the electronically variable analog delay line of the concept 1, further comprising at least two segments with the electronically variable inductance.  
【００５２】
A concept 9 of the present invention is the electronically variable analog delay line of the concept 8, wherein one segment of the at least two segments includes a different delay time in the short-delay mode and the long-delay mode than the other segment of the at least two segments.  
【００５３】
A concept 10 of the present invention is the electronically variable analog delay line of the concept 1, further comprising two switches to vary the inductance of the segment.  
【００５４】
A concept 11 of the present invention is a method for delaying a signal on an electronically variable analog delay line, comprising:
switching between a short-delay mode and a long-delay mode; 
sending a signal on a signal path;
adding capacitance to the signal path when in the long-delay mode to delay the signal by a first amount; and
grounding a ground return path via turning on a first switch located at one end of the ground return path and a second switch located at the other end of the ground return path when in the short-delay mode to delay the signal by a second amount.  
【００５５】
A concept 12 of the present invention is the method of the concept 11, further comprising varying the inductance of the electronically variable analog delay line between the short-delay mode and the long-delay mode.  
【００５６】
A concept 13 of the present invention is the method of the concept 11, wherein adding capacitance to the signal path when in the long-delay mode further includes turning on a center switch of the ground return path and turning off the first switch and the second switch of the ground return path.  
【００５７】
A concept 14 of the present invention is the method of the concept 11, wherein the impedance of the electronically variable analog delay line is substantially unchanged between the short-delay mode and the long-delay mode.  
【符号の説明】
【００５８】
１０  delay segment
１２  Control current source
１４  Control current source
１６  signal path line
１８  PIN diode switch
１９  PIN diode switch
２０  delay segment
２２  ground return path
２４  PIN diode switch
２６  PIN diode switch
２８  capacitor
３０  delay segment
３２  capacitor
３４  PIN diode switch
３６  capacitor
３８  Resistor
４０  delay segment
４２  Resistor
４６  Resistor
４８  Resistor
５０  delay segment
５２  Resistor
６０  delay segment
１００  variable analog delay line
２００  delay segment
【請求項１】
An electronically variable analog delay line, comprising:
at least one segment with an electronically variable inductance, the at least one segment including:
a signal path; 
a ground return path; and
one or more switches configured to vary the inductance of the segment.
【請求項２】
The electronically variable analog delay line of claim 1, wherein the at least one segment includes a short-delay mode and a long-delay mode, and the at least one segment is configured to delay a signal in the signal delay path a first delay amount in the short-delay mode and a second delay amount in the long-delay mode.
【請求項３】
A method for delaying a signal on an electronically variable analog delay line, comprising:
switching between a short-delay mode and a long-delay mode; 
sending a signal on a signal path;
adding capacitance to the signal path when in the long-delay mode to delay the signal by a first amount; and
grounding a ground return path via turning on a first switch located at one end of the ground return path and a second switch located at the other end of the ground return path when in the short-delay mode to delay the signal by a second amount.
【請求項４】
The method of claim 3, wherein adding capacitance to the signal path when in the long-delay mode further includes turning on a center switch of the ground return path and turning off the first switch and the second switch of the ground return path.
【要約】
【課題】 Provide a variable analog delay line with a stable characteristic impedance and a good signal to noise ratio while easily manufactured.
【解決手段】 An electronically variable analog delay line may include multiple delay segments with an electronically variable inductance.  A delay segment 200 includes a signal path line 16, a ground return path line 22, and a plurality of PIN diode switches 18, 19, 24, 26 and 34 configured to vary the inductance of the delay segment 200.  A signal to be delayed travels down the signal path line 16 from node “in” to node “out.” The switches 18 and 19 are connected to ground at both the ends of the ground return path line 22, and the switch 34 is connected to ground at the center of the ground return path line 22.
【選択図】図２
【図１】
2017038357.tif 000006
【図２】
2017038357.tif 000007
【図３】
2017038357.tif 000008