(57)【要約】【課題】低消費電力駆動を実現可能な表示装置を提供する。【解決手段】表示装置は、画素容量及び画素トランジスタを有する複数の画素、各画素に接続されて走査信号が供給される走査線、及び各画素に接続されて映像信号が供給される映像信号線を備えた表示パネルと、表示パネルを駆動する駆動部と、を備える。前記画素トランジスタは、映像信号線と画素容量との間に接続されたＮＭＯＳトランジスタと、このＮＭＯＳトランジスタに並列接続されたＰＭＯＳトランジスタと、を含む。【選択図】図３
2017227820.tif 000002
【特許請求の範囲】
【請求項１】
画素容量及び画素トランジスタを有する複数の画素、前記各画素に接続されて走査信号が供給される走査線、及び前記各画素に接続されて映像信号が供給される映像信号線を備えた表示パネルと、
前記表示パネルを駆動する駆動部と、
を備え、
前記画素トランジスタは、
前記映像信号線と前記画素容量との間に接続されたＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタに並列接続されたＰＭＯＳトランジスタと、
を含む
表示装置。
【請求項２】
前記画素トランジスタは、
複数の前記ＮＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続され、前記ＮＭＯＳトランジスタと同数のＰＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続されて構成されている
請求項１に記載の表示装置。
【請求項３】
前記走査線は、
前記ＮＭＯＳトランジスタのゲートに接続される第１走査線と、
前記ＰＭＯＳトランジスタのゲートに接続される第２走査線と、
を含む
請求項１又は請求項２に記載の表示装置。
【請求項４】
前記駆動部は、
前記ＮＭＯＳトランジスタのゲートを駆動するＮＭＯＳゲート駆動信号を生成して前記第１走査線に供給すると共に、前記ＰＭＯＳトランジスタのゲートを駆動するＰＭＯＳゲート駆動信号を生成して前記第２走査線に供給するゲート駆動部を備える
請求項３に記載の表示装置。
【請求項５】
前記ＮＭＯＳゲート駆動信号と前記ＰＭＯＳゲート駆動信号とは、互いに極性反転している
請求項４に記載の表示装置。
【請求項６】
前記ＮＭＯＳゲート駆動信号のロー電位は、前記映像信号線に供給される信号の電圧下限値よりも低く、
前記ＰＭＯＳゲート駆動信号のハイ電位は、前記映像信号線に供給される信号の電圧上限値よりも高い
請求項５に記載の表示装置。
【請求項７】
前記ＮＭＯＳゲート駆動信号のハイ電位は、前記映像信号線に供給される信号の電圧上限値と電圧下限値との電位差の半値であり、
前記ＰＭＯＳゲート駆動信号のロー電位は、前記映像信号線に供給される信号の電圧上限値と電圧下限値との電位差の半値である
請求項６に記載の表示装置。
【請求項８】
前記ＮＭＯＳゲート駆動信号のハイ電位は、前記映像信号線に供給される信号の電圧上限値と電圧下限値との電位差の半値よりも高い
請求項６に記載の表示装置。
【請求項９】
前記ＰＭＯＳゲート駆動信号のロー電位は、前記映像信号線に供給される信号の電圧上限値と電圧下限値との電位差の半値よりも低い
請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  Ｄｉｓｐｌａｙ：ＥＰＤ）では、画素が書き換え時の電位を保持するメモリ性を有しており、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持されるため、低消費電力駆動が可能である（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０１０３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
画素トランジスタのゲートに与えるゲート駆動信号の電圧振幅値は、画素トランジスタのソースに与えられるソース駆動信号の電圧上限値及び電圧下限値によって決まる。すなわち、画素トランジスタのオフ状態を維持するためのゲート駆動信号の電圧値は、ソース駆動信号の電圧下限値よりも低くする必要があり、画素トランジスタのオン状態を維持するためのゲート駆動信号の電圧値は、ソース駆動信号の電圧上限値よりも高くする必要がある。特に、電気泳動型ディスプレイは、液晶表示パネル等よりも高電圧で駆動する必要があるため、ソース駆動信号の電圧上限値と電圧下限値との電位差が液晶表示パネル等よりも大きく、これに伴いゲート駆動信号の電圧振幅値が液晶表示パネル等よりも大きくなる。このため、ゲート駆動信号を生成するゲート駆動回路を構成する部品、及び画素トランジスタの特性劣化のリスクが高くなり、信頼性が低下する可能性がある。また、ゲート駆動信号の電圧振幅値が大きくなることで、ゲート駆動回路における消費電流が大きくなり、低消費電力駆動が可能であるという電気泳動型ディスプレイのメリットが小さくなる。
【０００５】
本発明は、低消費電力駆動を実現可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る表示装置は、画素容量及び画素トランジスタを有する複数の画素、各画素に接続されて走査信号が供給される走査線、及び各画素に接続されて映像信号が供給される映像信号線を備えた表示パネルと、表示パネルを駆動する駆動部と、を備え、画素トランジスタは、映像信号線と画素容量との間に接続されたＮＭＯＳトランジスタと、ＮＭＯＳトランジスタに並列接続されたＰＭＯＳトランジスタと、を含む。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態１に係る表示装置が適用される表示システムの概略構成の一例を示すブロック図である。
【図２】図２は、実施形態１に係る表示装置の概略構成の一例を示す図である。
【図３】図３は、実施形態１に係る表示装置における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。
【図４】図４は、図３に示す構成における各部電圧の大小関係及び各部電圧範囲を示す図である。
【図５】図５は、図３に示す構成における各部波形例を示す図である。
【図６】図６は、実施形態１の比較例における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。
【図７】図７は、実施形態２に係る表示装置における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。
【図８】図８は、図７に示す構成における各部電圧の大小関係及び各部電圧範囲を示す図である。
【図９】図９は、図７に示す構成における各部波形例を示す図である。
【発明を実施するための形態】
【０００８】
以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（実施形態１）
図１は、実施形態１に係る表示装置が適用される表示システムの概略構成の一例を示すブロック図である。図２は、実施形態１に係る表示装置の概略構成の一例を示す図である。
【００１０】
実施形態１に係る表示装置１００は、例えば表示装置１００が搭載される電子機器の電源回路２００から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路３００から出力された出力信号に基づいて画像表示を行う。表示装置１００が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。
【００１１】
図１に示す例において、表示装置１００は、例えば電気泳動素子等を有する電気泳動型の表示装置であって、表示パネル１０と、表示パネル駆動部２０と、を備えている。なお、表示パネル１０の構成は、特に限定するものではなく、反射型の液晶表示パネル等の周知のデバイスを用いることができる。表示パネル１０はモノクロ表示であってもよく、複数の色のカラーフィルタ等を用いたカラー表示であってもよい。表示パネル１０は、画素電極に光を反射する材料が採用されていてもよいし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であってもよい。また、表示パネル１０はシートディスプレイなどのフレキシブルディスプレイであってもよい。
【００１２】
電源回路２００は、本実施形態に係る表示装置１００の各部に与える電源電圧を生成する電源生成部である。電源回路２００は、表示パネル駆動部２０と接続されている。
【００１３】
制御回路３００は、本実施形態に係る表示装置１００の動作を制御する演算処理部である。制御回路３００は、表示パネル駆動部２０と接続されている。
【００１４】
表示パネル１０は、複数の画素ＰＸがマトリクス配置されて表示領域１１が構成される。図２に示す例では、表示パネル１０は、画素トランジスタ（例えば、薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））ＴＲ及び画素容量ＣＳを含む画素ＰＸが、ｎ×ｑ個（行方向にｎ個、列方向にｑ個）、２次元のマトリクス状に配列されている。図２に示す例では、ＸＹの２次元座標系に複数の画素ＰＸがマトリクス状に配列されている例を示している。この例において、行方向がＸ方向、列方向がＹ方向である。以下、Ｘ方向（行方向）に並ぶ画素ＰＸを「画素行」、Ｙ方向（列方向）に並ぶ画素ＰＸを「画素列」という。各画素ＰＸは、各画素トランジスタＴＲのソースがソースバスライン（映像信号線）ＤＴＬに接続され、ソース駆動信号（映像信号）ＳＩＧｍ（ｍは、１からｎ）が供給される。また、各画素ＰＸは、各画素トランジスタＴＲのゲートがゲートバスライン（走査線）ＳＣＬに接続され、ゲート駆動信号（走査信号）ＧＡＴＥｐ（ｐは、１からｑ）が供給される。また、各画素ＰＸは、各画素トランジスタＴＲのドレインが画素容量ＣＳの一方端（画素電極）に接続され、画素容量ＣＳの他方端（共通電極）には、共通電位ＶＣＯＭが供給される。
【００１５】
表示パネル駆動部２０は、ソース駆動部２１及びゲート駆動部２２を備えている。
【００１６】
表示パネル駆動部２０は、ソース駆動部２１によって映像信号を保持し、順次、表示パネル１０に出力する。ソース駆動部２１は、ソースバスライン（映像信号線）ＤＴＬによって表示パネル１０と電気的に接続され、各画素列毎にソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎを伝送する。各ソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎは、各画素列の各画素ＰＸの画素トランジスタのソースに供給される。
【００１７】
表示パネル駆動部２０は、例えばシフトレジスタ等を含み構成されるゲート駆動部２２によって、表示パネル１０における画素ＰＸを選択し、各画素ＰＸの画素トランジスタのオン及びオフを制御する。ゲート駆動部２２は、ゲートバスライン（走査線）ＳＣＬによって表示パネル１０と電気的に接続され、各画素行毎にゲート駆動信号（走査信号）ＧＡＴＥ１，・・・，ＧＡＴＥｑを伝送する。各ゲート駆動信号（走査信号）ＧＡＴＥ１，・・・，ＧＡＴＥｑは、各画素行の各画素ＰＸの画素トランジスタＴＲのゲートに供給される。
【００１８】
図３は、実施形態１に係る表示装置における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。図３に示す例では、ｍ行ｐ列の画素ＰＸにおける構成を示しているが、ｍ行ｐ列の画素ＰＸであることを示す符号ｍ，ｐは省略している。図４は、図３に示す構成における各部電圧の大小関係及び各部電圧範囲を示す図である。図５は、図３に示す構成における各部波形例を示す図である。なお、本実施形態では、ＧＮＤ電位に対して＋側の電圧を「正極性電圧」と称し、ＧＮＤ電位に対して−側の電圧を「負極性電圧」と称する。
【００１９】
なお、図１及び図２に示す例では、各画素行毎にそれぞれ１本のゲートバスライン（走査線）ＳＣＬが設けられ、それぞれゲート駆動信号ＧＡＴＥｐ（ｐは、１からｑ）が供給されるものとして記載しているが、本実施形態では、図３に示すように、ゲート駆動部２２と表示パネル１０との間は、各画素行毎に、第１ゲートバスライン（第１走査線）ＳＣＬ（Ｎ）と第２ゲートバスライン（第２走査線）ＳＣＬ（Ｐ）とによって電気的に接続されており、ゲート駆動部２２は、ＮＭＯＳゲート駆動信号ＧＡＴＥｐ（Ｎ）（ｐは、１からｑ、図３に示す例では、「ＧＡＴＥ（Ｎ）」）を生成して第１ゲートバスライン（第１走査線）ＳＣＬ（Ｎ）に供給し、ＮＭＯＳゲート駆動信号ＧＡＴＥｐ（Ｎ）（ｐは、１からｑ、図３に示す例では、「ＧＡＴＥ（Ｎ）」）に対して極性反転したＰＭＯＳゲート駆動信号ＧＡＴＥｐ（Ｐ）（ｐは、１からｑ、図３に示す例では、「ＧＡＴＥ（Ｐ）」）を生成して第２ゲートバスライン（第２走査線）ＳＣＬ（Ｐ）に供給する。
【００２０】
本実施形態に係る画素ＰＸの画素トランジスタＴＲは、ソース駆動信号（映像信号）ＳＩＧと画素容量ＣＳの画素電極Ｐｉｘとの間に接続されたＮＭＯＳトランジスタＮＴＲと、このＮＭＯＳトランジスタＮＴＲに並列接続されたＰＭＯＳトランジスタＰＴＲとを含み構成される。
【００２１】
画素トランジスタＴＲに含まれるＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのゲートには、それぞれ第１ゲートバスライン（第１走査線）ＳＣＬ（Ｎ）と第２ゲートバスライン（第２走査線）ＳＣＬ（Ｐ）とが接続される。
【００２２】
また、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。これらＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのソースにはソースバスライン（映像信号線）ＤＴＬが接続され、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのドレインには画素容量ＣＳが接続される。
【００２３】
ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのソースには、ソース駆動部２１からソースバスライン（映像信号線）ＤＴＬを介して、電圧上限値がＶｓｉｇ（＋）、電圧下限値がＶｓｉｇ（−）のソース駆動信号（映像信号）ＳＩＧが供給される。本実施形態において、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）とは、ＧＮＤ電位に対して等しい電位差を有している（｜Ｖｓｉｇ（＋）−ＧＮＤ｜＝｜ＧＮＤ−Ｖｓｉｇ（−）｜）。すなわち、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との半値がＧＮＤ電位となる。
【００２４】
本実施形態においては、第１ゲートバスライン（第１走査線）ＳＣＬ（Ｎ）と第２ゲートバスライン（第２走査線）ＳＣＬ（Ｐ）とを介して、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値であるＧＮＤ電位により、ＮＭＯＳトランジスタＮＴＲのゲートとＰＭＯＳトランジスタＰＴＲのゲートがそれぞれオンにするように制御する。
【００２５】
オン電圧がＧＮＤ電位の時、ＮＭＯＳトランジスタＮＴＲは、ＧＮＤ電位よりも電圧値が低い負のソース駆動信号をドレインに供給し、ＰＭＯＳトランジスタＰＴＲは、ＧＮＤ電位よりも電圧値の高い正のソース駆動信号をソースからドレインに供給する。
【００２６】
なお、図３に示す構成では、ＮＭＯＳトランジスタＮＴＲは、２つのＮＭＯＳトランジスタｎｔｒが直列接続されて構成され、ＰＭＯＳトランジスタＰＴＲは、２つのＰＭＯＳトランジスタｐｔｒが直列接続されて構成された例を示しているが、ＮＭＯＳトランジスタＮＴＲが１つのＮＭＯＳトランジスタｎｔｒで構成され、ＰＭＯＳトランジスタＰＴＲが１つのＰＭＯＳトランジスタｐｔｒで構成されていても良いし、ＮＭＯＳトランジスタＮＴＲが３つの以上のＮＭＯＳトランジスタｎｔｒが直列接続されて構成され、ＰＭＯＳトランジスタＰＴＲがＮＭＯＳトランジスタｎｔｒと同数のＰＭＯＳトランジスタｐｔｒが直列接続されて構成されていても良い。
【００２７】
また、図３に示すように、本実施形態に係るゲート駆動部２２は、ゲート駆動信号生成部２２０と、第１信号電圧変換部２２１と、第２信号電圧変換部２２２とを含み構成される。
【００２８】
ゲート駆動信号生成部２２０は、例えばシフトレジスタ回路等で構成される。ゲート駆動信号生成部２２０には、第１正極性電圧ＶＧＨ１と第１負極性電圧ＶＧＬ１とが供給され、各画素行毎に順次ロー電位（第１負極性電圧ＶＧＬ１）から所定期間ハイ電位（第１正極性電圧ＶＧＨ１）となるゲート駆動原信号ＧＡＴＥ（Ｏ）を生成する。
【００２９】
第１信号電圧変換部２２１は、第１正相電圧変換部２２１１と、第２正相電圧変換部２２１２とを含み構成される。
【００３０】
第１正相電圧変換部２２１１は、例えばダウンコンバータ回路等で構成される。第１正相電圧変換部２２１１には、ＧＮＤ電位と第１負極性電圧ＶＧＬ１とが供給され、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）、すなわち図３に示すＡ点におけるハイ電位（第１正極性電圧ＶＧＨ１）をＧＮＤ電位に変換する。
【００３１】
第２正相電圧変換部２２１２は、例えばレベルシフタ回路及びバッファ回路等で構成される。第２正相電圧変換部２２１２には、ＧＮＤ電位と、第１負極性電圧ＶＧＬ１よりもＧＮＤ電位に対して−側に大きい第２負極性電圧ＶＧＬ２とが供給され、第１正相電圧変換部２２１１の出力信号、すなわち図３に示すＢ点におけるロー電位を第１負極性電圧ＶＧＬ１から第２負極性電圧ＶＧＬ２に変換して、画素トランジスタＴＲのＮＭＯＳトランジスタＮＴＲのゲート、すなわち図３に示すＣ点にＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）として出力する。
【００３２】
第２信号電圧変換部２２２は、極性反転部２２２０と、第１逆相電圧変換部２２２１と、第２逆相電圧変換部２２２２とを含み構成される。
【００３３】
極性反転部２２２０は、例えば反転バッファ回路等で構成される。極性反転部２２２０には、第１正極性電圧ＶＧＨ１と第２負極性電圧ＶＧＬ１とが供給され、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）、すなわち図３に示すＡ点における極性を反転する。
【００３４】
第１逆相電圧変換部２２２１は、例えばダウンコンバータ回路等で構成される。第１逆相電圧変換部２２２１には、ＧＮＤ電位と第１正極性電圧ＶＧＨ１とが供給され、極性反転部２２２０の出力信号、すなわち図３に示すＡ’点におけるロー電位（第１負極性電圧ＶＧＬ１）をＧＮＤ電位に変換する。
【００３５】
第２逆相電圧変換部２２２２は、例えばレベルシフタ回路及びバッファ回路等で構成される。第２逆相電圧変換部２２２２には、ＧＮＤ電位と、第１正極性電圧ＶＧＨ１よりも＋側に大きい第２正極性電圧ＶＧＨ２とが供給され、第１逆相電圧変換部２２２１の出力信号、すなわち図３に示すＤ点におけるハイ電位（第１正極性電圧ＶＧＨ１）を第２正極性電圧ＶＧＨ２に変換して、画素トランジスタＴＲのＰＭＯＳトランジスタＰＴＲのゲート、すなわち図３に示すＥ点にＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）として出力する。
【００３６】
以下、図３から図６を参照して、本実施形態に係る表示装置１００における各部電圧範囲について説明する。図６は、実施形態１の比較例における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。
【００３７】
図４に示す例において、電圧範囲ａは、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）が取り得る電圧範囲、すなわち図３に示すＡ点の電圧範囲を示している。また、電圧範囲ｂは、第１正相電圧変換部２２１１の出力が取り得る電圧範囲、すなわち図３に示すＢ点の電圧範囲を示している。また、電圧範囲ｃは、第２正相電圧変換部２２１２の出力であるＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）が取り得る電圧範囲、すなわち図３に示すＣ点の電圧範囲を示している。また、電圧範囲ａ’は、極性反転部２２２０の出力が取り得る電圧範囲、すなわち図３に示すＡ’点の電圧範囲を示している。また、電圧範囲ｄは、第１逆相電圧変換部２２２１の出力が取り得る電圧範囲、すなわち図３に示すＤ点の電圧範囲を示している。また、電圧範囲ｅは、第２逆相電圧変換部２２２２の出力であるＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）が取り得る電圧範囲、すなわち図３に示すＥ点の電圧範囲を示している。また、電圧範囲ｆ，ｇは、ソース駆動信号（映像信号）ＳＩＧ及び画素電極Ｐｉｘの電圧範囲を示している。
【００３８】
本実施形態において、第１正極性電圧ＶＧＨ１と第１負極性電圧ＶＧＬ１とは、ＧＮＤ電位に対して等しい電位差を有している（｜ＶＧＨ１−ＧＮＤ｜＝｜ＧＮＤ−ＶＧＬ１｜）。また、本実施形態において、第２正極性電圧ＶＧＨ２と第２負極性電圧ＶＧＬ２とは、ＧＮＤ電位に対して等しい電位差を有している（｜ＶＧＨ２−ＧＮＤ｜＝｜ＧＮＤ−ＶＧＬ２｜）。すなわち、第１正極性電圧ＶＧＨ１と第１負極性電圧ＶＧＬ１との電位差の半値、および、第２正極性電圧ＶＧＨ２と第２負極性電圧ＶＧＬ２との電位差の半値は、何れもＧＮＤ電位となる。
【００３９】
図６に示す例では、実施形態１の比較例として、画素トランジスタＴＲがＮＭＯＳトランジスタＮＴＲのみで構成されている例を示している。画素トランジスタＴＲのオフ状態を維持するためのゲート駆動信号ＧＡＴＥの電圧値は、ソース駆動信号（映像信号）ＳＩＧの電圧下限値よりも低くする必要があり、画素トランジスタＴＲのオン状態を維持するためのゲート駆動信号ＧＡＴＥの電圧値は、ソース駆動信号（映像信号）ＳＩＧの電圧上限値よりも高くする必要がある。このため、図６に示すように、画素トランジスタＴＲがＮＭＯＳトランジスタＮＴＲのみで構成されている場合において、画素電極Ｐｉｘの電圧をソース駆動信号（映像信号）ＳＩＧと同様のＶｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となるように駆動する場合には、画素トランジスタＴＲをソース駆動信号（映像信号）ＳＩＧによってオン制御あるいはオフ制御できるように、ゲート駆動部２２から供給するゲート駆動信号の電圧範囲を、｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜よりも大きくする必要がある。すなわち、図６に示す構成では、レベルシフタ回路及びバッファ回路に供給する電源電圧範囲｜Ｖ（＋）−Ｖ（−）｜を、｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜よりも大きくする必要がある（｜Ｖ（＋）−Ｖ（−）｜＞｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）。
【００４０】
例えば、画素トランジスタＴＲのオフを維持するためのゲート駆動信号ＧＡＴＥの電圧値がソース駆動信号（映像信号）ＳＩＧの電圧下限値よりも−側に２．２Ｖ大きい値であり、画素トランジスタＴＲのオンを維持するためのゲート駆動信号ＧＡＴＥの電圧値がソース駆動信号（映像信号）ＳＩＧの電圧上限値よりも＋側に２．２Ｖ大きい値である場合において、ソース駆動信号（映像信号）ＳＩＧの電圧範囲が−１５Ｖから＋１５Ｖまでの３０Ｖである場合には、ゲート駆動部２２から供給するゲート駆動信号の電圧範囲は、−１７．２Ｖから＋１７．２Ｖまでの電圧範囲とする必要がある。このため、図６に示す構成では、レベルシフタ回路及びバッファ回路に＋１７．２Ｖ以上の正極性電源電圧Ｖ（＋）、及び、−１７．２Ｖ以下の負極性電源電圧Ｖ（−）を供給する必要がある。このとき、レベルシフタ回路及びバッファ回路における負極性電源電圧Ｖ（−）と正極性電源電圧Ｖ（＋）との電位差｜Ｖ（＋）−Ｖ（−）｜は、３４．４Ｖ以上に及ぶ（｜Ｖ（＋）−Ｖ（−）｜≧３４．４Ｖ）。
【００４１】
図６に示す比較例に対し、本実施形態に係る表示装置１００では、１つの画素トランジスタＴＲがＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲとを含み、それぞれのゲートをオン状態にする電圧をソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）とするようにしたので、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれにかかる電圧差を低減することができる。また、図４に示すように、画素トランジスタＴＲのＮＭＯＳトランジスタＮＴＲのオフ状態を維持するためのＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のロー電圧となる第２負極性電圧ＶＧＬ２を、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）よりも低くし、且つ、画素トランジスタＴＲのＰＭＯＳトランジスタＰＴＲのオフ状態を維持するためのＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のハイ電圧となる第２正極性電圧ＶＧＨ２を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）よりも高くしつつ、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）が取り得る電圧範囲ａ（｜ＶＧＨ１−ＶＧＬ１｜）、第１正相電圧変換部２２１１の出力が取り得る電圧範囲ｂ（｜ＧＮＤ−ＶＧＬ１｜）、第２正相電圧変換部２２１２の出力であるＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）が取り得る電圧範囲ｃ（｜ＧＮＤ−ＶＧＬ２｜）、極性反転部２２２０の出力が取り得る電圧範囲ａ’（｜ＶＧＨ１−ＶＧＬ１｜）、第１逆相電圧変換部２２２１の出力が取り得る電圧範囲ｄ（｜ＶＧＨ１−ＧＮＤ｜）、及び、第２逆相電圧変換部２２２２の出力であるＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）が取り得る電圧範囲ｅ（｜ＶＧＨ２−ＧＮＤ｜）は、何れも、ソース駆動信号（映像信号）ＳＩＧ及び画素電極Ｐｉｘの電圧範囲ｆ，ｇ（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも小さくすることができる。
【００４２】
例えば、第１正極性電圧ＶＧＨ１を＋８．６Ｖとし、第２正極性電圧ＶＧＨ２を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）よりも＋側に２．２Ｖ大きい＋１７．２Ｖとし、第１負極性電圧ＶＧＬ１を−８．６Ｖとし、第２負極性電圧ＶＧＬ２を、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）よりも−側に２．２Ｖ大きい−１７．２Ｖとした場合、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）が取り得る電圧範囲ａ（｜ＶＧＨ１−ＶＧＬ１｜）は１７．２Ｖ、第１正相電圧変換部２２１１の出力が取り得る電圧範囲ｂ（｜ＧＮＤ−ＶＧＬ１｜）は８．６Ｖ、第２正相電圧変換部２２１２の出力であるＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）が取り得る電圧範囲ｃ（｜ＧＮＤ−ＶＧＬ２｜）は１７．２Ｖ、極性反転部２２２０の出力が取り得る電圧範囲ａ’（｜ＶＧＨ１−ＶＧＬ１｜）は１７．２Ｖ、第１逆相電圧変換部２２２１の出力が取り得る電圧範囲ｄ（｜ＶＧＨ１−ＧＮＤ｜）は８．６Ｖ、第２逆相電圧変換部２２２２の出力であるＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）が取り得る電圧範囲ｅ（｜ＶＧＨ２−ＧＮＤ｜）は１７．２Ｖとなる。
【００４３】
従って、本実施形態に係る表示装置１００においては、図６に示す比較例よりも画素トランジスタＴＲ及びゲート駆動部２２を構成する各部品の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。また、ゲート駆動部２２における消費電流を図６に示す比較例よりも小さくすることができるので、低消費電力駆動を実現することができる。
【００４４】
なお、本実施形態においては、第１正極性電圧ＶＧＨ１と第１負極性電圧ＶＧＬ１とは、ＧＮＤ電位に対して等しい電位差を有している（｜ＶＧＨ１−ＧＮＤ｜＝｜ＧＮＤ−ＶＧＬ１｜）が、第１正極性電圧ＶＧＨ１は、第２正極性電圧ＶＧＨ２とＧＮＤ電位との間にある任意の値とすることができる。また、第１負極性電圧ＶＧＬ１は、第２負正極性電圧ＶＧＬ２とＧＮＤ電位の間にある任意の値とすることができる。従って、｜ＶＧＨ１−ＧＮＤ｜と｜ＧＮＤ−ＶＧＬ１｜とが異なる値となるように、ＶＧＨ１とＶＧＬ１との値をそれぞれ設定しても良い。
【００４５】
また、本実施形態においては、第２正極性電圧ＶＧＨ２と第２負極性電圧ＶＧＬ２とは、ＧＮＤ電位に対して等しい電位差を有するように設定されているが（｜ＶＧＨ２−ＧＮＤ｜＝｜ＧＮＤ−ＶＧＬ２｜）、第２正極性電圧ＶＧＨ２は、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）よりも＋側に大きく、第２負極性電圧ＶＧＬ２は、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）よりも−側に大きい値となっていれば良く、それぞれの絶対値｜ＶＧＨ２−ＧＮＤ｜と｜ＧＮＤ−ＶＧＬ２｜とが異なる値となるように、ＶＧＨ２とＶＧＬ２とをそれぞれ設定しても良い。
【００４６】
以下、図３から図５を参照して、本実施形態に係る表示装置１００における動作例について説明する。
【００４７】
図５（ａ）は、ゲート駆動信号生成部２２０から出力されるゲート駆動原信号ＧＡＴＥ（Ｏ）、すなわち図３に示すＡ点における波形例を示している。また、図５（ａ’）は、極性反転部２２２０の出力、すなわち図３に示すＡ’点における波形例を示している。また、図５（ｂ）は、第１正相電圧変換部２２１１の出力、すなわち図３に示すＢ点における波形例を示している。また、図５（ｃ）は、第２正相電圧変換部２２１２の出力であるＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）、すなわち図３に示すＣ点における波形例を示している。また、図５（ｄ）は、第１逆相電圧変換部２２２１の出力、すなわち図３に示すＤ点における波形例を示している。また、図５（ｅ）は、第２逆相電圧変換部２２２２の出力であるＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）、すなわち図３に示すＥ点における波形例を示している。また、図５（ｆ）は、ソース駆動信号（映像信号）ＳＩＧの波形例を示している。また、図５（ｇ）は、画素電極Ｐｉｘの波形例を示している。
【００４８】
なお、図５に示す例では、ゲート駆動原信号ＧＡＴＥ（Ｏ）がロー電位（第１負極性電圧ＶＧＬ１）からハイ電位（第１正極性電圧ＶＧＨ１）に遷移するタイミングｔｎ０，ｔｐ０を、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングと称し、ソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位から電圧上限値Ｖｓｉｇ（＋）に遷移するタイミングｔｎ１、及び、ソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位から電圧下限値Ｖｓｉｇ（−）に遷移するタイミングｔｐ１を、画素ＰＸの書き込みタイミングと称し、ゲート駆動原信号ＧＡＴＥ（Ｏ）がハイ電位（第１正極性電圧ＶＧＨ１）からロー電位（第１負極性電圧ＶＧＬ１）に遷移するタイミングｔｎ２，ｔｐ２を、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち下がりタイミングと称する。また、本実施形態では、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０，ｔｐ０において、ソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位となるように、ソース駆動信号（映像信号）ＳＩＧが電圧上限値Ｖｓｉｇ（＋）からＧＮＤ電位に遷移するタイミングｔｎ３、及び、ソース駆動信号（映像信号）ＳＩＧが電圧下限値Ｖｓｉｇ（−）からＧＮＤ電位に遷移するタイミングｔｐ３を、ソース駆動信号（映像信号）ＳＩＧの立ち下がりタイミングとして設けている。
【００４９】
図５に示すフレーム１において、ｍ行目の画素行にソース駆動信号（映像信号）ＳＩＧｍ（以下、単に「ＳＩＧ」と称する）が供給され、ｐ列目の画素列が選択されると、ゲート駆動原信号ＧＡＴＥｐ（Ｏ）（以下、単に「ＧＡＴＥ（Ｏ）」と称する）の立ち上がりタイミングｔｎ０において、ＮＭＯＳゲート駆動信号ＧＡＴＥｐ（Ｎ）（以下、単に「ＧＡＴＥ（Ｎ）」と称する）がロー電位（第２負極性電圧ＶＧＬ２）からハイ電位（ＧＮＤ電位）に遷移し、ＰＭＯＳゲート駆動信号ＧＡＴＥｐ（Ｐ）（以下、単に「ＧＡＴＥ（Ｐ）」と称する）がハイ電位（第２正極性電圧ＶＧＨ２）からロー電位（ＧＮＤ電位）に遷移する。これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧がＧＮＤ電位となり、ＰＭＯＳトランジスタＰＴＲのゲート電圧がＧＮＤ電位となり、画素トランジスタＴＲがオン状態となる。
【００５０】
図５に示すように、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０の直前における画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）である場合、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０から画素ＰＸの書き込みタイミングｔｎ１に至る前に、画素トランジスタＴＲのゲート−ソース間電圧が０となるため、画素電極ＰｉｘにＧＮＤ電位が供給されず、画素電極Ｐｉｘに放電残圧Ｖｏｆｆｓｅｔが現れる。なお、放電残圧Ｖｏｆｆｓｅｔは、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０から画素ＰＸの書き込みタイミングｔｎ１に至るまでの時間を十分に長くすることで放電され、画素電極Ｐｉｘの電位がＧＮＤ電位に安定するが、１フレーム中において１つの画素行にソース駆動信号（映像信号）ＳＩＧが供給される時間はフレームレートによって制限される。このため、本実施形態においては、放電残圧Ｖｏｆｆｓｅｔが放電し切る前に、画素ＰＸの書き込みが行われる（図５のｔｎ１）。
【００５１】
画素ＰＸの書き込みタイミングｔｎ１において、ソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位から電圧上限値Ｖｓｉｇ（＋）に遷移すると、画素電極Ｐｉｘの電位は、ＰＭＯＳトランジスタＰＴＲを介してソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）に遷移し、画素トランジスタＴＲが飽和状態となる。
【００５２】
その後、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち下がりタイミングｔｎ２において、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）がハイ電位（ＧＮＤ電位）からロー電位（第２負極性電圧ＶＧＬ２）に遷移し、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）がロー電位（ＧＮＤ電位）からハイ電位（第２正極性電圧ＶＧＨ２）に遷移する。これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第２負極性電圧ＶＧＬ２となり、ＰＭＯＳトランジスタＰＴＲのゲート電圧が第２正極性電圧ＶＧＨ２となり、画素トランジスタＴＲがオフ状態となる。
【００５３】
そして、ソース駆動信号（映像信号）ＳＩＧの立ち下がりタイミングｔｎ３において、ソース駆動信号（映像信号）ＳＩＧが電圧上限値Ｖｓｉｇ（＋）からＧＮＤ電位に遷移しても、画素トランジスタＴＲのオフ状態が維持され、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）に維持される。
【００５４】
続いて、図５に示すフレーム２において、ｍ行目の画素行にソース駆動信号（映像信号）ＳＩＧが供給され、ｐ列目の画素列が選択されると、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｐ０において、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）がロー電位（第２負極性電圧ＶＧＬ２）からハイ電位（ＧＮＤ電位）に遷移し、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）がハイ電位（第２正極性電圧ＶＧＨ２）からロー電位（ＧＮＤ電位）に遷移する。これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧がＧＮＤ電位となり、ＰＭＯＳトランジスタＰＴＲのゲート電圧がＧＮＤ電位となり、画素トランジスタＴＲがオン状態となる。
【００５５】
図５に示すように、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｐ０の直前における画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）である場合、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｐ０から画素ＰＸの書き込みタイミングｔｐ１に至る前に、画素トランジスタＴＲのゲート−ソース間電圧が０となるため、画素電極ＰｉｘにＧＮＤ電位が供給されず、画素電極Ｐｉｘに放電残圧Ｖｏｆｆｓｅｔが現れる。なお、放電残圧Ｖｏｆｆｓｅｔは、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｐ０から画素ＰＸの書き込みタイミングｔｐ１に至るまでの時間を十分に長くすることで放電され、画素電極Ｐｉｘの電位がＧＮＤ電位に安定するが、１フレーム中において１つの画素行にソース駆動信号（映像信号）ＳＩＧが供給される時間はフレームレートによって制限される。このため、本実施形態においては、放電残圧Ｖｏｆｆｓｅｔが放電し切る前に、画素ＰＸの書き込みが行われる（図５のｔｐ１）。
【００５６】
画素ＰＸの書き込みタイミングｔｐ１において、ソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位から電圧下限値Ｖｓｉｇ（−）に遷移すると、画素電極Ｐｉｘの電位は、ＮＭＯＳトランジスタＮＴＲを介してソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）に遷移し、画素トランジスタＴＲが飽和状態となる。
【００５７】
その後、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち下がりタイミングｔｐ２において、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）がハイ電位（ＧＮＤ電位）からロー電位（第２負極性電圧ＶＧＬ２）に遷移し、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）がロー電位（ＧＮＤ電位）からハイ電位（第２正極性電圧ＶＧＨ２）に遷移する。これにより、ＮＭＯＳトランジスタＮＴＲのゲート電圧が第２負極性電圧ＶＧＬ２となり、ＰＭＯＳトランジスタＰＴＲのゲート電圧が第２正極性電圧ＶＧＨ２となり、画素トランジスタＴＲがオフ状態となる。
【００５８】
そして、ソース駆動信号（映像信号）ＳＩＧの立ち下がりタイミングｔｐ３において、ソース駆動信号（映像信号）ＳＩＧが電圧下限値Ｖｓｉｇ（−）からＧＮＤ電位に遷移しても、画素トランジスタＴＲのオフ状態が維持され、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）に維持される。
【００５９】
このように、本実施形態に係る表示装置１００では、ソース駆動信号（映像信号）ＳＩＧの電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも電圧振幅値が小さいＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）及びＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）を用いて、画素トランジスタＴＲを駆動することができる。従って、画素トランジスタＴＲ及びゲート駆動部２２を構成する各部品の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。また、ゲート駆動部２２における消費電流を小さくすることができるので、低消費電力駆動を実現することができる。
【００６０】
なお、本実施形態において、ソース駆動信号（映像信号）ＳＩＧは、ＳＩＧの電圧上限値Ｖｓｉｇ（＋）からＳＩＧの電圧下限値Ｖｓｉｇ（−）へ遷移する間、及び、ＳＩＧの電圧下限値Ｖｓｉｇ（−）からＳＩＧの電圧上限値Ｖｓｉｇ（＋）へ遷移する間に、ＧＮＤ電位を経由するように制御する。具体的には、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０には、ソース駆動信号（映像信号）ＳＩＧをＧＮＤ電位とし、画素ＰＸの書き込みタイミングｔｎ１において、ＧＮＤ電位からＳＩＧの電圧上限値Ｖｓｉｇ（＋）に遷移する。また、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｐ０には、ソース駆動信号（映像信号）ＳＩＧをＧＮＤ電位とし、画素ＰＸの書き込みタイミングｔｐ１において、ＧＮＤ電位からＳＩＧの電圧上限値Ｖｓｉｇ（−）に遷移する。
【００６１】
例えば、画素電極Ｖｐｉｘがソース駆動信号（映像信号）ＳＩＧの下限電圧Ｖｓｉｇ（−）を維持した状態で、ソース駆動信号（映像信号）ＳＩＧが上限電圧Ｖｓｉｇ（＋）となり、画素トランジスタＴＲがオンとなると、瞬間的に画素トランジスタＴＲのソース−ドレイン間に｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜の電圧（｜Ｖｓｉｇ（＋）｜＝｜−Ｖｓｉｇ（−）｜＝Ｖｓｉｇとしたとき、２×Ｖｓｉｇ）が印加された状態で、キャリアが移動する（大きな電流が流れる）ことととなり、画素トランジスタＴＲの劣化要因となる可能性がある。
【００６２】
本実施形態では、上述したように、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１において、ソース駆動信号（映像信号）ＳＩＧをＧＮＤ電位とし、この状態で、ゲート駆動原信号ＧＡＴＥ（Ｏ）の立ち上がりタイミングｔｎ０，ｔｐ０において画素トランジスタＴＲがオンとなるように制御することで、キャリアが移動する（電流が流れる）際の画素トランジスタＴＲのソース−ドレイン間の電圧を小さくすることができる（｜Ｖｓｉｇ（＋）−ＧＮＤ｜，｜ＧＮＤ−Ｖｓｉｇ（−）｜）。このため、画素トランジスタＴＲの劣化を抑制することができる。
【００６３】
なお、本実施形態では、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位及びＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位がソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）となる構成について説明したが、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位は、ＮＭＯＳトランジスタＮＴＲがオンすることが可能な所定値であり、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位は、ＰＭＯＳトランジスタＰＴＲがオンすることが可能な所定値であれば動作可能である。すなわち、画素トランジスタＴＲのＮＭＯＳトランジスタＮＴＲのオフ状態を維持するためのＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のロー電位となる第２負極性電圧ＶＧＬ２を、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）よりも低くしつつ、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位を、ＮＭＯＳトランジスタＮＴＲをオンさせることが可能な所定値とする構成とし、且つ、画素トランジスタＴＲのＰＭＯＳトランジスタＰＴＲのオフ状態を維持するためのＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のハイ電位となる第２正極性電圧ＶＧＨ２を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）よりも高くしつつ、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位を、ＰＭＯＳトランジスタＰＴＲをオンさせることが可能な所定値とする構成とすることも可能である。
【００６４】
すなわち、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのゲートオン電位は、上述したＧＮＤ電位だけでなく、例えば、ＮＭＯＳトランジスタＮＴＲのゲートオン電位を、ＧＮＤ電位より大きく、第１正極性電圧ＶＧＨ１より小さい電圧とすることもでき、ＰＭＯＳトランジスタＰＴＲのゲートオン電位を、ＧＮＤ電位より小さく、第１負極性電圧ＶＧＬ１より大きい電圧とすることもできる。
【００６５】
以上説明したように、実施形態１に係る表示装置１００によれば、画素容量ＣＳと共に画素ＰＸを構成する画素トランジスタＴＲは、ソースバスライン（映像信号線）ＤＴＬと画素容量ＣＳとの間に接続されたＮＭＯＳトランジスタＮＴＲと、このＮＭＯＳトランジスタＮＴＲに並列接続されたＰＭＯＳトランジスタＰＴＲとを含み構成されている。この構成により、ソース駆動信号（映像信号）ＳＩＧの電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも電圧振幅値が小さいＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）及びＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）を用いて、画素トランジスタＴＲを駆動することができる。
【００６６】
具体的には、ＮＭＯＳトランジスタＮＴＲに供給するＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のロー電位を、ＮＭＯＳトランジスタＮＴＲがオフ状態を維持するために、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（−）よりも低くしつつ、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位を、ＮＭＯＳトランジスタＮＴＲをオンさせることが可能な所定値とする。また、ＰＭＯＳトランジスタＰＴＲに供給するＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のハイ電圧を、ＰＭＯＳトランジスタＰＴＲがオフ状態を維持するために、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）よりも高くしつつ、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位を、ＰＭＯＳトランジスタＰＴＲがオンすることが可能な所定値とする。これにより、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）及びＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）を生成するゲート駆動部２２の各部において取り得る電圧範囲を、画素トランジスタがＮＭＯＳトランジスタのみで構成されている場合よりも小さくすることができる。
【００６７】
より具体的には、ＮＭＯＳトランジスタＮＴＲのゲートオン電位は、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ＧＮＤ電位）であっても良いし、例えば、ＧＮＤ電位より大きく、第１正極性電圧ＶＧＨ１より小さい電圧とすることもできる。また、ＰＭＯＳトランジスタＰＴＲのゲートオン電位は、ソース駆動信号（映像信号）ＳＩＧの電圧下限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ＧＮＤ電位）であっても良いし、例えば、ＧＮＤ電位より小さく、第１負極性電圧ＶＧＬ１より大きい電圧とすることもできる。
【００６８】
従って、画素トランジスタＴＲ及びゲート駆動部２２を構成する各部品の特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。また、ゲート駆動部２２における消費電流を小さくすることができるので、低消費電力駆動を実現することができる。
【００６９】
本実施形態により、信頼性の低下を抑制すると共に、低消費電力駆動を実現可能な表示装置１００を提供することができる。
【００７０】
（実施形態２）
図７は、実施形態２に係る表示装置における画素トランジスタの構成及びゲート駆動部の構成の一例を示す図である。図８は、図７に示す構成における各部電圧の大小関係及び各部電圧範囲を示す図である。図９は、図７に示す構成における各部波形例を示す図である。なお、実施形態２に係る表示装置が適用される表示システムの概略構成、及び、実施形態２に係る表示装置の概略構成については、上述した実施形態１と同様であるので、ここでの重複する説明は省略する。また、上述した実施形態１で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【００７１】
実施形態１では、具体的な構成例として、第１信号電圧変換部２２１の第１正相電圧変換部２２１１にＧＮＤ電位と第１負極性電圧ＶＧＬ１とが供給され、第１信号電圧変換部２２１の第２正相電圧変換部２２１２にＧＮＤ電位と第２負極性電圧ＶＧＬ２とが供給される構成例について説明したが、この実施形態１に係る構成では、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位がＧＮＤ電位となり、画素ＰＸの書き込みタイミングｔｎ１の直前における画素電極Ｐｉｘの電位は、実施形態１において説明したように、ＧＮＤ電位よりも放電残圧Ｖｏｆｆｓｅｔだけ−側に小さい電位となる（図５（ｇ）参照）。
【００７２】
また、実施形態１では、具体的な構成例として、第２信号電圧変換部２２２の第１逆相電圧変換部２２２１にＧＮＤ電位と第１正極性電圧ＶＧＨ１とが供給され、第２信号電圧変換部２２２の第２逆相電圧変換部２２２２にＧＮＤ電位と第２正極性電圧ＶＧＨ２とが供給される構成例について説明したが、この実施形態１に係る構成では、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位がＧＮＤ電位となり、画素ＰＸの書き込みタイミングｔｐ１の直前における画素電極Ｐｉｘの電位は、実施形態１において説明したように、ＧＮＤ電位よりも放電残圧Ｖｏｆｆｓｅｔだけ＋側に大きい電位となる（図５（ｇ）参照）。
【００７３】
実施形態１の図５に示す例のように、ソース駆動信号（映像信号）ＳＩＧが電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）のみ取り得る構成である場合、すなわち、表示パネル１０に表示される画像が最高輝度（白）及び最低輝度（黒）のみで構成され、中間輝度を取り得ない、すなわち、ソース駆動信号（映像信号）ＳＩＧが中間電位を取り得ない構成である場合には、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１の直前における画素電極Ｐｉｘの電位がＧＮＤ電位に対してオフセットしていることによる影響は極めて小さいが、例えば、表示パネル１０に表示される画像が中間輝度を取り得る構成である場合には、原画像の中間輝度を再現出来ない可能性がある。特に、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１においてソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位付近の電位に遷移する場合に、画素ＰＸへの書き込みが出来ない可能性がある。
【００７４】
本実施形態に係る表示装置１００ａでは、図７に示すように、第１信号電圧変換部２２１ａの第１正相電圧変換部２２１１ａと第２正相電圧変換部２２１２ａとに対し、ＧＮＤ電位に代えて、ＧＮＤ電位よりも＋側に大きい第３正極性電圧ＶＧＨ０（図８参照）を供給する。換言すれば、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位となる第３正極性電圧ＶＧＨ０を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）よりも高くなるようにすれば良い。
【００７５】
あるいは、図７に示すように、第２信号電圧変換部２２２ａの第１逆相電圧変換部２２２１ａと第２逆相電圧変換部２２２２ａとに対し、ＧＮＤ電位に代えて、ＧＮＤ電位よりも−側に大きい第３負極性電圧ＶＧＬ０（図８参照）を供給するようにしても良い。換言すれば、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位となる第３負極性電圧ＶＧＬ０を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）よりも低くなるようにすれば良い。
【００７６】
これにより、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１の時点で画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）を供給することができるので、表示パネル１０に表示される画像が中間輝度を取り得る構成である場合でも、原画像の中間輝度を再現することが可能とる。また、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１においてソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位付近の電位に遷移する場合でも、画素ＰＸへの書き込みが可能性となる。
【００７７】
なお、特に限定されるものではないが、本実施形態では、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１の時点で、ＮＭＯＳトランジスタＮＴＲまたはＰＭＯＳトランジスタＰＴＲのどちらかが画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）を供給できればよいので、１つの画素トランジスタＴＲに含まれるＮＭＯＳトランジスタＮＴＲまたはＰＭＯＳトランジスタＰＴＲのどちらかのゲートのオン電位を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）とは異なる値にすればよく、もう一方のゲートオン電位は、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値（ここでは、ＧＮＤ電位）のままでもよい。
【００７８】
なお、実施形態１の図５に示す例のように、ソース駆動信号（映像信号）ＳＩＧが電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）のみ取り得る構成である場合、すなわち、表示パネル１０に表示される画像が最高輝度（白）及び最低輝度（黒）のみで構成され、中間輝度を取り得ない、すなわち、ソース駆動信号（映像信号）ＳＩＧが中間電位を取り得ない構成である場合、第３正極性電圧ＶＧＨ０は、ＮＭＯＳトランジスタＮＴＲがオンすることが可能な所定値であり、第３負極性電圧ＶＧＬ０は、ＰＭＯＳトランジスタＰＴＲがオンすることが可能な所定値であれば動作可能であるが、この場合でも、第３正極性電圧ＶＧＨ０及び第３負極性電圧ＶＧＬ０は、ゲート駆動部２２ａを構成する各部品の特性劣化のリスクを低くする、あるいは、ゲート駆動部２２ａにおける消費電流を小さくすることを考慮した値とするのが好ましい。
【００７９】
以上説明したように、実施形態２に係る表示装置１００ａによれば、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）のハイ電位を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値よりも高くすることで、画素ＰＸの書き込みタイミングにおける画素電極Ｐｉｘの電位を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値とすることができる。また、ＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）のロー電位を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値よりも低くすることで、画素ＰＸの書き込みタイミングにおける画素電極Ｐｉｘの電位を、ソース駆動信号（映像信号）ＳＩＧの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値とすることができる。これにより、表示パネル１０に表示される画像が中間輝度を取り得る構成である場合でも、原画像の中間輝度を再現することが可能とる。また、画素ＰＸの書き込みタイミングｔｎ１，ｔｐ１においてソース駆動信号（映像信号）ＳＩＧがＧＮＤ電位付近の電位に遷移する場合でも、画素ＰＸへの書き込みが可能性となる。
【００８０】
なお、上述した実施形態において、第１正極性電圧ＶＧＨ１、第２正極性電圧ＶＧＨ２、第３正極性電圧ＶＧＨ０、第１負極性電圧ＶＧＬ１、第２負極性電圧ＶＧＬ２、第３負極性電圧ＶＧＬ０等の各電源電圧は、電源回路２００から供給された何れかの正極性電圧を昇圧あるいは降圧して他の正極性電圧を生成する構成であっても良いし、電源回路２００から供給された何れかの負極性電圧を昇圧あるいは降圧して他の負極性電圧を生成する構成であっても良い。また、全ての電源電圧が電源回路２００で生成されて供給される構成であっても良い。これら各電源電圧を生成あるいは供給する構成により本発明が限定されるものではない。
【００８１】
また、上述した実施形態では、電気泳動型の表示装置を用いた例について説明したが、例えば、ソース駆動信号（映像信号）ＳＩＧが−５Ｖから＋５Ｖ程度の液晶表示装置等に適用することも可能である。このような表示装置に適用した場合でも、ＮＭＯＳゲート駆動信号ＧＡＴＥ（Ｎ）及びＰＭＯＳゲート駆動信号ＧＡＴＥ（Ｐ）を生成するゲート駆動部２２，２２ａの各部において取り得る電圧範囲を小さくすることができるので、低消費電力駆動を実現することができる。特に、実施形態２において説明した構成は、中間輝度の表示を必要とするカラー表示が可能な表示装置に好適である。
【００８２】
上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００８３】
１０  表示パネル
１１  表示領域
２０  表示パネル駆動部
２１  ソース駆動部
２２，２２ａ  ゲート駆動部
１００，１００ａ  表示装置
２２０  ゲート駆動信号生成部
２２１，２２１ａ  第１信号電圧変換部
２２２，２２２ａ  第２信号電圧変換部
２２１１，２２１１ａ  第１正相電圧変換部
２２１２，２２１２ａ  第２正相電圧変換部
２２２０  極性反転部
２２２１，２２２１ａ  第１逆相電圧変換部
２２２２，２２２２ａ  第２逆相電圧変換部
２００  電源回路
３００  制御回路
ＣＳ  画素容量
ＤＴＬ  ソースバスライン（映像信号線）
ＧＡＴＥ，ＧＡＴＥｐ（ｐは、１からｑ）  ゲート駆動信号（走査信号）
ＧＡＴＥ（Ｏ），ＧＡＴＥｐ（Ｏ）  ゲート駆動原信号
ＧＡＴＥ（Ｎ），ＧＡＴＥｐ（Ｎ）  ＮＭＯＳゲート駆動信号
ＧＡＴＥ（Ｐ），ＧＡＴＥｐ（Ｐ）  ＰＭＯＳゲート駆動信号
ＮＴＲ，ｎｔｒ  ＮＭＯＳトランジスタ
Ｐｉｘ  画素電極
ＰＴＲ，ｐｔｒ  ＰＭＯＳトランジスタ
ＰＸ  画素
ＳＩＧ，ＳＩＧｍ（ｍは、１からｎ）  ソース駆動信号（映像信号）
ＳＣＬ  ゲートバスライン（走査線）
ＳＣＬ（Ｎ）  第１ゲートバスライン（第１走査線）
ＳＣＬ（Ｐ）  第２ゲートバスライン（第２走査線）
ＴＲ  画素トランジスタ
ＶＧＨ１  第１正極性電圧
ＶＧＨ２  第２正極性電圧
ＶＧＨ０  第３正極性電圧
ＶＧＬ１  第１負極性電圧
ＶＧＬ２  第２負極性電圧
ＶＧＬ０  第３負極性電圧
ＶＣＯＭ  共通電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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