(57)【要約】【課題】撮像装置と表示装置を組み合わせた画像表示システムを提供する。【解決手段】複数の画素ブロックを有する撮像装置と、複数の表示領域を有する表示装置と、を有する画像表示システムであり、第１の撮像モードで取得した画像データを表示装置で画像として表示したのち、第２の撮像モードに切り替えて被写体の変化の有無のデータを取得する。被写体に変化が生じた場合は、第１の撮像モードに切り替えたのち、新たに画像データを取得して、新たな画像を表示装置で表示する。被写体に変化が生じていない場合は、表示領域で記憶された画像の表示を維持し、画像の書き換えを行わない。【選択図】図１
2017129857.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置と、表示装置と、を有する画像表示システムであって、
前記撮像装置は、第１の画素ブロックと、第２の画素ブロックと、を有し、
前記表示装置は、第１の表示領域と、第２の表示領域と、を有し、
前記第１の画素ブロックおよび前記第２の画素ブロックの各々は、撮像用画素を有し、
前記第１の表示領域および前記第２の表示領域の各々は、表示用画素を有し、
前記第１および第２の画素ブロックのいずれかから出力された画像データは、前記第１および第２の表示領域のいずれかにおいて、画像として表示され、
前記撮像装置は、前記画像データを取得する第１のモードと、被写体の変化の有無を検出する第２のモードと、を有し、
前記表示用画素の各々は、画像データを記憶する機能を有し、
前記撮像装置は、
前記第１および第２の画素ブロックにおいて、
前記第１のモードで前記画像データを取得したのちに、前記第２のモードに切り替える機能と、
前記第２のモードで被写体の変化を検出した前記第１および／または前記第２の画素ブロックを前記第１のモードに切り替える機能と、
前記第１のモードに切り替えられた前記第１および／または前記第２の画素ブロックで新たな画像データを取得する機能と、を有し、
前記表示装置は、
前記第１の表示領域および前記第２の表示領域において、
前記第１のモードで取得した前記画像データを前記表示用画素の各々で記憶する機能と、
前記第１のモードで取得した前記画像データを前記表示用画素の各々で画像として表示する機能と、
前記第１および第２の表示領域に表示された画像のいずれかのみを書き換える機能と、
を有することを特徴とする画像表示システム。
【請求項２】
請求項１において、
前記画素ブロックはマトリクス状に配置された前記撮像用画素と、駆動回路と、データ変換回路と、を有し、
前記撮像用画素は、光電変換素子、および酸化物半導体を活性層とする第１のトランジスタを有し、
前記駆動回路は、シリコンを活性層または活性領域とする第２のトランジスタを有し、
前記データ変換回路は、シリコンを活性層または活性領域とする第３のトランジスタを有し、
前記光電変換素子は、前記第１のトランジスタと重なる領域を有し、
前記光電変換素子は、前記第２のトランジスタまたは前記第３のトランジスタと重なる領域を有することを特徴とする画像表示システム。
【請求項３】
請求項１または２において、
前記表示領域はマトリクス状に配置された前記表示用画素と、駆動回路と、を有し、
前記表示用画素は、酸化物半導体を半導体層とする第４のトランジスタを有することを特徴とする画像表示システム。
【請求項４】
請求項１乃至３のいずれか一項において、前記表示領域は可撓性を有することを特徴とする画像表示システム。
【請求項５】
請求項２乃至４のいずれか一項において、
前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することを特徴とする画像表示システム。
【請求項６】
第１のモードで複数の画素ブロックを有する撮像装置を動作させて画素ブロックごとに被写体の第１の画像データを取得する第１のステップと、
前記各第１の画像データを複数の表示領域を有する表示装置に伝送する第２のステップと、
前記各第１の画像データを対応する各表示領域に記憶させ、画像として表示する第３のステップと、
第２のモードで前記撮像装置を動作させて前記被写体の変化のデータを取得する第４のステップと、
前記被写体の変化の有無を判定する第５のステップと、
を上記順序で行い、
前記第５のステップで、前記被写体の変化があると判定された場合は、
変化があると判定された画素ブロックを前記第１のモードに切り替えて第２の画像データを取得する第６のステップと、
前記第２の画像データを前記表示装置に伝送する第７のステップと、
前記各第２の画像データを対応する表示領域に記憶させ、画像として表示する第８のステップと、
を上記順序で行ったのちに前記第４のステップに戻り、
前記第５のステップで、前記被写体の変化がないと判定された場合は、前記第４のステップに戻ることを特徴とする画像表示システムの動作方法。
【請求項７】
請求項６において、
前記第４のステップ乃至前記第７のステップを行う期間は、各表示領域に記憶した画像データの書き換えを行わないことを特徴とする画像表示システムの動作方法。
【請求項８】
請求項１乃至５のいずれか一項に記載の画像表示システムと、
送信機と、
受信機と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、低消費電力で画像を表示するシステムに関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００５】
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献３に開示されている。
【０００６】
また、酸化物半導体を有するトランジスタを画素に有し、当該トランジスタをオフにすることで、画像信号を画素で長時間保持する液晶表示装置が特許文献４に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９７１１号公報
【特許文献４】特開２０１１−１４１５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
撮像装置、表示装置などを有する電子機器では、高精細な画像の撮像や表示が望まれる。一方で、画像が高精細になるほど、より多くのデータ処理を要するため電子機器の消費電力は高まる傾向にある。
【０００９】
本発明の一態様では、撮像装置と、表示装置と、を有する画像表示システムを提供することを目的の一つとする。または、撮像装置と、表示装置と、を有する低消費電力の画像表示システムを提供することを目的の一つとする。画素を分割駆動することができる撮像装置と、マトリクス状に配置された複数の表示装置を有する画像表示システムを提供することを目的の一つとする。または、差分検出機能を有する撮像装置と、画像情報を保持して動作する表示装置と、を有する画像表示システムを提供することを目的の一つとする。または、新規な撮像装置および表示装置を有する画像表示システムを提供することを目的の一つとする。または、上記画像表示システムの動作方法を提供すること目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、複数の画素ブロックを有する撮像装置および複数の表示領域を有する表示装置を含む画像表示システムに関する。
【００１２】
本発明の一態様は、撮像装置と、表示装置と、を有する画像表示システムであって、撮像装置は、第１の画素ブロックと、第２の画素ブロックと、を有し、表示装置は、第１の表示領域と、第２の表示領域と、を有し、第１の画素ブロックおよび第２の画素ブロックの各々は、撮像用画素を有し、第１の表示領域および第２の表示領域の各々は、表示用画素を有し、第１および第２の画素ブロックのいずれかから出力された画像データは、第１および第２の表示領域のいずれかにおいて、画像として表示され、撮像装置は、画像データを取得する第１のモードと、被写体の変化の有無を検出する第２のモードと、を有し、表示用画素の各々は、画像データを記憶する機能を有し、撮像装置は、第１および第２の画素ブロックにおいて、第１のモードで画像データを取得したのちに、第２のモードに切り替える機能と、第２のモードで被写体の変化を検出した第１および／または第２の画素ブロックを第１のモードに切り替える機能と、第１のモードに切り替えられた第１および／または第２の画素ブロックで新たな画像データを取得する機能と、を有し、表示装置は、第１の表示領域および第２の表示領域において、第１のモードで取得した画像データを前記表示用画素の各々で記憶する機能と、第１のモードで取得した画像データを表示用画素の各々で画像として表示する機能と、第１および第２の表示領域に表示された画像のいずれかのみを書き換える機能と、を有することを特徴とする画像表示システムである。
【００１３】
また、画素ブロックはマトリクス状に配置された撮像用画素と、駆動回路と、データ変換回路と、を有し、撮像用画素は、光電変換素子、および酸化物半導体を活性層とする第１のトランジスタを有し、駆動回路は、シリコンを活性層または活性領域とする第２のトランジスタを有し、データ変換回路は、シリコンを活性層または活性領域とする第３のトランジスタを有し、光電変換素子は、第１のトランジスタと重なる領域を有し、光電変換素子は、第２のトランジスタまたは第３のトランジスタと重なる領域を有する構成とすることができる。
【００１４】
表示領域はマトリクス状に配置された表示用画素と、駆動回路と、を有し、表示用画素は、酸化物半導体を半導体層とする第４のトランジスタを有することができる。
【００１５】
また、表示領域は可撓性を有していてもよい。
【００１６】
酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することが好ましい。
【００１７】
また、本発明の他の一態様は、第１のモードで複数の画素ブロックを有する撮像装置を動作させて画素ブロックごとに被写体の第１の画像データを取得する第１のステップと、各第１の画像データを複数の表示領域を有する表示装置に伝送する第２のステップと、各第１の画像データを対応する各表示領域に記憶させ、画像として表示する第３のステップと、第２のモードで撮像装置を動作させて被写体の変化のデータを取得する第４のステップと、被写体の変化の有無を判定する第５のステップと、を上記順序で行い、第５のステップで、被写体の変化があると判定された場合は、変化があると判定された画素ブロックを第１のモードに切り替えて第２の画像データを取得する第６のステップと、第２の画像データを表示装置に伝送する第７のステップと、各第２の画像データを対応する表示領域に記憶させ、画像として表示する第８のステップと、を上記順序で行ったのちに第４のステップに戻り、第５のステップで、被写体の変化がないと判定された場合は、第４のステップに戻ることを特徴とする画像表示システムの動作方法である。
【００１８】
第４のステップ乃至第７のステップを行う期間は、各表示領域に記憶した画像データの書き換えを行わないことが好ましい。
【発明の効果】
【００１９】
本発明の一態様を用いることで、撮像装置と、表示装置と、を有する画像表示システムを提供することができる。または、撮像装置と、表示装置と、を有する低消費電力の画像表示システムを提供することができる。画素を分割駆動することができる撮像装置と、マトリクス状に配置された複数の表示装置を有する画像表示システムを提供することができる。または、差分検出機能を有する撮像装置と、画像情報を保持して動作する表示装置と、を有する画像表示システムを提供することができる。または、新規な撮像装置および表示装置を有する画像表示システムを提供することができる。または、上記画像表示システムの動作方法を提供することができる。または、新規な半導体装置などを提供することができる。
【００２０】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２１】
【図１】画像表示システムを説明する図。
【図２】撮像装置を説明する図。
【図３】画像表示システムの動作を説明するフローチャート。
【図４】画像表示システムの動作を説明する図。
【図５】撮像装置の画素回路を説明する図。
【図６】撮像装置の画素回路の動作を説明するタイミングチャート。
【図７】撮像装置の画素回路の動作を説明するタイミングチャート。
【図８】撮像装置の構成を説明する断面図。
【図９】撮像装置の構成を説明する断面図。
【図１０】光電変換素子の接続形態を説明する断面図。
【図１１】光電変換素子の接続形態を説明する断面図。
【図１２】撮像装置の構成を説明する断面図および光電変換素子の接続形態を説明する断面図。
【図１３】撮像装置の構成を説明する断面図。
【図１４】撮像装置の構成を説明する断面図。
【図１５】撮像装置の構成を説明する断面図。
【図１６】撮像装置を説明するブロック図、ＣＤＳ回路の回路図およびＡ／Ｄ変換回路のブロック図。
【図１７】撮像装置の構成を説明する上面図および斜視図。
【図１８】撮像装置の構成を説明する断面図。
【図１９】撮像装置の構成を説明する断面図。
【図２０】撮像装置の構成を説明する断面図。
【図２１】画素を説明する回路図。
【図２２】湾曲した撮像装置を説明する図。
【図２３】表示パネルを説明する上面図。
【図２４】表示パネルを説明する断面図。
【図２５】表示パネルを説明する断面図。
【図２６】表示パネルを説明するブロック図、および画素の回路図。
【図２７】複数の表示領域を有する表示装置を説明する図。
【図２８】トランジスタを説明する上面図および断面図。
【図２９】トランジスタを説明する上面図および断面図。
【図３０】トランジスタのチャネル幅方向の断面を説明する図。
【図３１】トランジスタのチャネル長方向の断面を説明する図。
【図３２】半導体層を説明する上面図および断面図。
【図３３】トランジスタを説明する上面図および断面図。
【図３４】トランジスタを説明する上面図および断面図。
【図３５】トランジスタのチャネル幅方向の断面を説明する図。
【図３６】トランジスタのチャネル長方向の断面を説明する図。
【図３７】トランジスタを説明する上面図および断面図。
【図３８】トランジスタを説明する上面図。
【図３９】酸化物半導体の原子数比の範囲を説明する図。
【図４０】ＩｎＭＺｎＯ４の結晶を説明する図。
【図４１】酸化物半導体の積層構造におけるバンド図。
【図４２】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４３】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図４４】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４５】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４６】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図４７】撮像装置を収めたパッケージの斜視図および断面図。
【図４８】撮像装置を収めたパッケージの斜視図および断面図。
【図４９】電子機器を説明する図。
【発明を実施するための形態】
【００２２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２３】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２４】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２５】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２６】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２８】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２９】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３０】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３１】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３２】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３３】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３４】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３５】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３６】
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
【００３７】
（実施の形態１）
本実施の形態では、本発明の一態様である画像表示システムの構成および動作について説明する。
【００３８】
本発明の一態様は、複数の画素ブロックを有する撮像装置と、複数の表示領域を有する表示装置と、を有する画像表示システムである。なお、本明細書において画素ブロックとは、撮像用画素を有する領域を意味する。また、表示領域とは、表示用画素を有する領域を意味する。
【００３９】
例えば、撮像装置が有する画素ブロックはマトリクス状に配置され、当該画素ブロックが有する撮像用画素はマトリクス状に配置される。表示装置が有する表示領域はマトリクス状に配置され、当該表示領域が有する表示用画素はマトリクス状に配置される。
【００４０】
一つの画素ブロックから出力された画像データは、予め設定された一つの表示領域で画像として表示される。
【００４１】
各画素ブロックは、被写体の画像データを取得する第１の撮像モード、または被写体の変化の有無のデータを取得する第２の撮像モードで動作させることができる。また、表示領域の表示用画素は、画像データを記憶することができる。
【００４２】
つまり、本発明の一態様の画像表示システムでは、第１の撮像モードで取得した画像データを表示装置で画像として表示したのち、第２の撮像モードに切り替えて被写体の変化の有無のデータを取得する。被写体に変化が生じた場合は、第１の撮像モードに切り替えたのち、新たに画像データを取得して、新たな画像を表示装置で表示する。被写体に変化が生じていない場合は、表示領域で記憶された画像の表示を維持し、画像の書き換えを行わない。または、書き換えの頻度を少なくする動作を行う。
【００４３】
撮像装置では第２の撮像モードに切り替えることで、消費電力を下げることができる。また、新たな画像データを取得する場合は、変化のあった画素ブロックのみを第１の撮像モードに切り替えて動作させればよい。表示装置が有する各表示領域では、撮像装置の各画素ブロックから送られてくる信号に従って画像データの書き換えの頻度を変化させることができ、消費電力を下げることができる。
【００４４】
図１（Ａ）は、本発明の一態様の画像表示システムが有する撮像装置３０００および表示装置３１００を説明するブロック図である。
【００４５】
撮像装置３０００は、センサ部３００１および周辺回路３００２を有する。センサ部３００１はマトリクス状に配置された複数の画素ブロックを有する。図１（Ａ）においては、一例として４行４列に配置された画素ブロック３０１１乃至３０４４を例示しているが、これに限らずｍ行ｎ列（ｍおよびｎは１以上の自然数、ただし、１行１列は除く）に配置された画素ブロックを有していてもよい。
【００４６】
センサ部３００１は、図２（Ａ）に示す画素アレイ２１ａ乃至２１ｐがマトリクス状に配置された構成を有する画素アレイ３２と、図２（Ｂ）に示す回路部３５ａ乃至３５ｐがマトリクス状に配置された構成を有する回路部３６との積層である（図２（Ｃ）参照）。
【００４７】
すなわち、それぞれの画素ブロックは画素アレイと回路部を個別に有する。各画素アレイは撮像用画素を有し、各回路部は積層された画素アレイを駆動するための回路、データ変換回路およびノイズ除去回路などを有することができる。例えば、図１（Ａ）に示す画素ブロック３０１１は、画素アレイ２１ａおよび回路部３５ａを有する。
【００４８】
撮像装置３０００の構成を実現するには、上述したように画素アレイと回路部が積層された構成を用いることが好ましい。駆動回路等が端部に設けられた画素アレイ２１をマトリクス状に配置した構成では、図２（Ｄ）に示すように画素アレイ内に等間隔で画素を配置できない領域２８が複数形成されてしまい、画素アレイ全体で撮像を行うときに画像情報の欠落部が生じてしまう。
【００４９】
センサ部３００１は全体で一つの画像を取得する機能を有するが、画素ブロック３０１１乃至３０４４は個別に独立して撮像動作、データ変換動作、データ出力動作などを行うこともできる。
【００５０】
センサ部３００１が出力する画像データなどは、データ変換、通信およびセンサ部３００１の制御などの機能を有する周辺回路３００２に入力され、外部に出力される。
【００５１】
表示装置３１００は、表示部３１０１および周辺回路３１０２を有する。表示部３１０１は、マトリクス状に配置された複数の表示領域を有する。図１（Ａ）においては、一例として４行４列に配置された表示領域３１１１乃至３１４４を例示しているが、これに限らずｍ行ｎ列（ｍおよびｎは１以上の自然数、ただし、１行１列は除く）に配置された表示領域を有していてもよい。
【００５２】
一つの表示領域は、一つの表示パネルを複数の領域に分割したうちの一つとすることができる。または、一つの表示領域は、一つの表示パネルとすることができる。本発明の一態様では、前者は制御が煩雑となるため、後者であることが望ましい。
【００５３】
周辺回路３１０２は、データ変換、通信および表示部３１０１の制御などの機能を有する。例えば、周辺回路３１０２に入力された画像データは、適切なデータに変換されて表示部３１０１に出力され画像として表示される。
【００５４】
撮像装置３０００から表示装置３１００へのデータの伝送は、周辺回路３００２と周辺回路３１０２を接続する伝送線３２００を用いて行うことができる。なお、周辺回路３００２と周辺回路３１０２は伝送線３２００で直接接続される構成に限らず、図１（Ｂ）に示すデータ変換回路および／または記憶装置などを有する外部装置３３００を介して接続されてもよい。また、周辺回路３００２および周辺回路３１０２は、図１（Ｃ）に示すように電磁波３４００を用いた無線通信でデータを伝送する機能を有していてもよい。または、図１（Ｄ）に示すように周辺回路３００２と送信機９８３を伝送線で接続し、周辺回路３１０２と受信機９８４を伝送線で接続し、送信機９８３と受信機９８４の間を無線通信でデータを伝送してもよい。なお、送信機９８３と受信機９８４の間はデータを直接送受信する構成に限らず、中継器が介されていてもよい。また、図１（Ｅ）に示すように送信機９８３と受信機９８４の間にデータの送受信が可能な外部装置３３００が設けられていてもよい。
【００５５】
ここで、センサ部３００１が有する画素ブロックと、表示装置３１００が有する表示領域は、行数および列数が一致していることが好ましい。ただし、両者が一致していなくても動作は可能である。また、各画素ブロックが有する有効な撮像用画素の数と、各表示パネルが有する有効な表示用画素の数は略一致していることが好ましい。なお、画像情報を周辺回路３００２、３１０２または外部の機器を用い、アップコンバートまたはダウンコンバートすることで両者が一致していなくても動作させることができる。
【００５６】
一つの画素ブロックから出力された画像データは、行および列が対応する一つの表示領域で画像として表示される。例えば、画素ブロック３０１１で取得し、表示装置３１００に伝送された画像データは表示領域３１１１で表示される。ただし、画像を反転表示する場合や特殊な表示を行う場合は、画素ブロックと表示領域との対応は上記と異なっていてもよい。つまり、一つの画素ブロックから出力された画像データは、任意の表示領域で画像として表示するように設定することができる。
【００５７】
本発明の一態様の画像表示システムの具体的な動作方法を図３に示すフローチャートおよび図５乃至７を用いて説明する。
【００５８】
なお、本発明の一態様の画像表示システムでは、一定のフレーム周波数で画像データの取得を繰り返し、一定のフレーム周波数で画像全体を書き換える第１の動作モードと、初期の画像データと差分が検出されたときに一部の表示領域または全ての表示領域の画像を書き換える第２の動作モードを選択することができる。
【００５９】
第１の動作モードの制御は簡易であるが、撮像の対象に全く変化がない場合であっても、一定の間隔で画像の書き換えを行うため消費電力が大きい。以下では、センサ部３００１および表示部３１０１を分割した特徴を活かして、低消費電力化することのできる第２の動作モードを説明する。
【００６０】
まず、撮像装置３０００において、第１の撮像モードでの撮像を行う（Ｓ１）。第１の撮像モードとは、各画素で階調や色などの画像データを取得するモードであり、全ての画素ブロックで撮像を行う。
【００６１】
次に、周辺回路３００２を介して画像データを表示装置３１００に伝送する（Ｓ２）。
【００６２】
次に、各画素ブロックと対応する各表示領域で初期画像の表示を行う（Ｓ３）。
【００６３】
Ｓ１からＳ３までの動作について、図４（Ａ）を用いて説明する。図４（Ａ）は、人物および静止している背景を撮像する例を示している。画素ブロック３０１１乃至３０４４は、第１の撮像モードで動作して画像データを取得し、表示装置３１００に伝送する。
【００６４】
画素ブロック３０２３、３０２４、３０３３、３０３４、３０４３、３０４４で分割して撮像した人物像は、表示領域３１２３、３１２４、３１３３、３１３４、３１４３、３１４４にそれぞれ表示される。その他の画素ブロックで撮像した背景画像は、対応するその他の表示領域で表示される。
【００６５】
次に、第２の撮像モードに切り替えて同じ被写体の撮像を行う（Ｓ４）。第２の撮像モードとは、被写体の位置や明るさなどの変化のみを検出するモードであり、全ての画素ブロックで撮像を行う。
【００６６】
第２の撮像モードでは、初めに被写体の明るさのデータを各画素に記憶させ、一定期間ごとに明るさの変化の有無を判定する。基準のデータと現状のデータの差分を検出することから、差分検出モードということもできる。このように動作させるためには、電荷保持部の電位の保持に適した、酸化物半導体を活性層とするオフ電流の低いトランジスタ（以下、ＯＳトランジスタ）を撮像装置３０００の画素に用いることが好ましい。
【００６７】
差分の有無を判定し（Ｓ５）、差分が無いと判定された場合は、Ｓ４に戻り再度差分判定を行う。差分が無いと判定されている期間は、表示部３０１０ではＳ３で表示された初期画像から書き換えされることなく表示が継続される。または、非常に低いフレーム周波数（例えば、１．１６×１０−５Ｈｚ（１日に約１回の頻度）以上１Ｈｚ以下など）で周辺回路３１０２に格納されている初期画像のデータに書き換えられて表示される。このように動作させるためには、保持容量の電位の保持に適した、オフ電流の低いＯＳトランジスタを表示装置３１００の画素に用いることが好ましい。また、上記のように画像の書き換えの頻度を極めて少なくする動作を本明細書ではアイドリングストップ動作という。
【００６８】
また、差分の有無を判定し（Ｓ５）、差分があると判定された場合は、差分を検出した画素ブロックのみを第１の撮像モードに切り替えて同じ被写体の撮像を行う（Ｓ６）。
【００６９】
次に、周辺回路３００２を介して当該画素ブロックで取得した画像データを表示装置３１００に伝送する（Ｓ７）。
【００７０】
次に、当該画素ブロックと対応する表示領域の画像の書き換えを行う（Ｓ８）。そして、Ｓ４に戻り再度差分判定を行う。なお、誤動作防止および表示品位を維持するため、差分の有無にかかわらず、一定期間ごとにＳ１に戻って全体の画像を撮りなおす動作を行ってもよい。
【００７１】
Ｓ４からＳ８までの動作を図４（Ｂ）、（Ｃ）を用いて説明する。
【００７２】
図４（Ｂ）はＳ４、Ｓ５において、差分を検出していない場合（人物および背景に変化なし）の動作を示している。斜線のある画素ブロック３０１１乃至３０４４は第２の撮像モードで動作し、斜線のある表示領域３１１１乃至３１４４はアイドリングストップ動作をしている。全ての画素ブロックが出力する差分なしのデータは表示装置３１００に伝送され、表示部３１０１では、Ｓ３で表示された画像が継続して表示される。
【００７３】
図４（Ｃ）はＳ４乃至Ｓ８において、差分を検出した場合の動作を示している。センサ部３００１および表示部３１０１に破線で示す人物像は初期の人物の位置を示している。斜線のある画素ブロック３０２２、３０２３、３０２４、３０３２、３０３３、３０３４、３０４２、３０４３、３０４４の９ブロックでは、人物の移動によって第２の撮像モードで差分が検出され、第１の撮像モードに切り替わって新たな画像データが取得される。また、斜線のある画素ブロック３０１１、３０１２、３０１３、３０１４、３０２１、３０３１、３０４１の７ブロックでは背景に変化がないため、第２の撮像モードでの撮像が継続される。
【００７４】
上記９ブロックで新たに撮像された画像データおよび上記７ブロックの差分なしのデータは表示装置３１００に伝送され、表示領域３１２２、３１２３、３１２４、３１３２、３１３３、３１３４、３１４２、３１４３、３１４４の画像が書き換えられる。また、表示領域３１１１、３１１２、３１１３、３１１４、３１２１、３１３１、３１４１の７ブロックでは、Ｓ３で表示された画像が継続して表示される。
【００７５】
このように、撮像装置３０００では、全画素ブロックで第１の撮像モードで初期の画像を取得したのち、全画素ブロックを第２の撮像モードに切り替えて、差分が検出された画素ブロックのみ第１の撮像モードに切り替えて画像を再取得する。そして、再び全画素ブロックで第２の撮像モードでの撮像を行い、差分が検出された画素ブロックのみ第１の撮像モードで画像を取得する動作を繰り返し行う。
【００７６】
第２の撮像モードでは、撮像を繰り返しても撮像用画素の電荷保持ノードの電位をリセットする必要がない。また、差分が検出された場合は、該当する画素ブロックのみを第１の撮像モードに切り替えて新たな画像を取得する。したがって、低消費電力で動作することができる。また、第２の撮像モードでは差分の有無のみを検出できればよく、Ａ／Ｄコンバータにおいて、読み出すデータのビット数を少なくして低消費電力化することもできる。
【００７７】
また、表示装置３１００では、初期画像を表示後、撮像装置３０００から新たな画像データが伝送されない限り、アイドリングストップ動作により画像の表示を継続することができる。したがって、書き換え頻度が低減できるため、消費電力を低減することができる。また、表示部３１０１全体ではなく、表示領域単位で画像の書き換えが行えることも消費電力の低減に寄与する。
【００７８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００７９】
（実施の形態２）
本実施の形態では、実施の形態１で説明した撮像装置３０００が有する画素に適用可能な画素回路およびその駆動方法の一例について説明する。
【００８０】
図５（Ａ）は、撮像装置３０００が有する画素回路の一例である。なお、図５（Ａ）などにおいてはトランジスタがｎ−ｃｈ型である場合の例を示すが、本発明の一態様はこれに限定されず、一部のトランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。
【００８１】
当該画素回路は、光電変換素子ＰＤと、トランジスタ４１と、トランジスタ４２と、トランジスタ４３と、トランジスタ４４と、トランジスタ４５と、容量素子Ｃ１と、容量素子Ｃ２と、を有する構成とすることができる。なお、容量素子Ｃ２を設けない構成としてもよい。
【００８２】
光電変換素子ＰＤの一方の端子は、トランジスタ４１のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、容量素子Ｃ１の一方の端子と電気的に接続される。容量素子Ｃ１の他方の端子は、トランジスタ４５のソースまたはドレインの一方と電気的に接続される。容量素子Ｃ１の他方の端子は、トランジスタ４３のゲートと電気的に接続される。容量素子Ｃ１の他方の端子は、容量素子Ｃ２の一方の端子と電気的に接続される。トランジスタ４３のソースまたはドレインの一方は、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。容量素子Ｃ２の他方の端子は、トランジスタ４３のソースまたはドレインの他方と電気的に接続される。
【００８３】
ここで、トランジスタ４１のソースまたはドレインの他方、トランジスタ４２のソースまたはドレインの一方および容量素子Ｃ１の一方の端子が接続されるノードをＦＤ１とする。また、容量素子Ｃ１の他方の端子、トランジスタ４５のソースまたはドレインの一方、トランジスタ４３のゲートおよび容量素子Ｃ２の一方の端子が接続されるノードをＦＤ２とする。
【００８４】
光電変換素子ＰＤの他方の端子は、配線７１（ＶＰＤ）に電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＶＰＲ）に電気的に接続される。トランジスタ４５のソースまたはドレインの他方は、配線７４（ＶＣＳ）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方および容量素子Ｃ２の他方の端子は、配線７３（ＶＰＩ）に電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、配線９１（ＯＵＴ１）に電気的に接続される。
【００８５】
配線７１（ＶＰＤ）、配線７２（ＶＰＲ）、配線７３（ＶＰＩ）および配線７４（ＶＣＳ）は、電源線としての機能を有することができる。例えば、配線７１（ＶＰＤ）および配線７４（ＶＣＳ）は、低電位電源線として機能させることができる。配線７２（ＶＰＲ）および配線７３（ＶＰＩ）は、高電位電源線として機能させることができる。
【００８６】
トランジスタ４１のゲートは、配線６１（ＴＸ）と電気的に接続される。トランジスタ４２のゲートは、配線６２（ＰＲ）と電気的に接続される。トランジスタ４５のゲートは、配線６５（Ｗ）と電気的に接続される。トランジスタ４４のゲートは、配線６３（ＳＥ）と電気的に接続される。
【００８７】
配線６１（ＴＸ）、配線６２（ＰＲ）、配線６３（ＳＥ）および配線６５（Ｗ）は、トランジスタの導通を制御する信号線として機能させることができる。
【００８８】
上記構成において、容量素子Ｃ２の他方の端子は、配線７３（ＶＰＩ）ではなく、固定電位を供給することのできる他の配線等に接続されていてもよい。
【００８９】
なお、上記画素回路が有するトランジスタには、図５（Ｂ）に示すようにバックゲートを設ける構成としてもよい。図５（Ｂ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。
【００９０】
それぞれのバックゲートに接続される配線７５乃至７９には、個別に異なる電位を供給することができる。なお、トランジスタ４３およびトランジスタ４４が有するバックゲートに接続される配線は電気的に接続されていてもよい。
【００９１】
トランジスタがｎ−ｃｈ型であるとき、バックゲートにソース電位よりも低い電位を印加すると、しきい値電圧はプラス方向にシフトする。逆に、バックゲートにソース電位よりも高い電位を印加すると、しきい値電圧はマイナス方向にシフトする。したがって、予め定められたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートにソース電位よりも低い電位を印加すると、オフ電流を小さくすることができる。また、バックゲートにソース電位よりも高い電位を印加すると、オン電流を小さくすることができる。
【００９２】
図５（Ａ）、（Ｂ）に示す回路では、ノードＦＤ１およびノードＦＤ２の電位保持能力が高いことが望まれるため、トランジスタ４１、４２、４５にはオフ電流の低いトランジスタを用いることが好ましい。トランジスタ４１、４２、４５のバックゲートにソース電位よりも低い電位を印加することで、オフ電流をより小さくすることができる。したがって、ノードＦＤ１およびノードＦＤ２の電位保持能力を高めることができる。例えば、トランジスタ４１、４２、４５には、ＯＳトランジスタを用いることが好ましい。
【００９３】
また、前述したように、トランジスタ４３、４４にはオン電流の高いトランジスタを用いることが好ましい。トランジスタ４３、４４のバックゲートにソース電位よりも高い電位を印加することで、オン電流をより大きくすることができる。したがって、配線９１（ＯＵＴ１）に出力される読み出し電位を速やかに確定することができる、すなわち、高い周波数で動作させることができる。例えば、トランジスタ４３、４４には、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることが好ましい。
【００９４】
なお、トランジスタ４４は、図５（Ｃ）に示すようにフロントゲートと同じ電位がバックゲートに印加される構成であってもよい。また、トランジスタ４３、４４はＳｉトランジスタではなく、ＯＳトランジスタであってもよい。ＯＳトランジスタのオン電流は比較的小さいが、バックゲートを設けることでオン電流を大きくすることができ、高い周波数で動作させることが可能となる。
【００９５】
また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加する電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有していることが好ましい。
【００９６】
ＯＳトランジスタは極めて低いオフ電流特性を有するため、トランジスタ４１、４２、４３の低いオフ電流特性によってノードＦＤ１およびノードＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。なお、本発明の一態様の撮像装置は、ローリングシャッタ方式で動作させることもできる。
【００９７】
ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
【００９８】
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ増倍を利用するために比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
【００９９】
本実施の形態で説明する画素回路は、通常の撮像を行う第１の動作モードでの動作と、初期フレームの画像データと現フレームの画像データとの差分データを保持し、当該差分データに応じた信号を出力することができる第２の動作モードでの動作を行うことができる。第２の動作モードでは、外部回路での比較処理などを行うことなく差分データを出力することができるため、当該画素回路を実施の形態１で説明した撮像装置３０００に用いることが好ましい。
【０１００】
図５（Ａ）に示す画素回路を第１の動作モードで動作させる場合について、図６（Ａ）に示すタイミングチャートを用いて説明する。
【０１０１】
時刻Ｔ１乃至時刻Ｔ２において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”、配線６５（Ｗ）を”Ｈ”とする。このとき、ノードＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲ、ノードＦＤ２の電位は配線７４（ＶＣＳ）の電位ＶＣＳに設定される（リセット動作）。
【０１０２】
時刻Ｔ２乃至時刻Ｔ３において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とする。ここで、光電変換素子ＰＤに照射する光に応じてノードＦＤ１の電位が低下すると、容量結合によってノードＦＤ２の電位も低下する。時刻Ｔ３におけるノードＦＤ１の低下電位量をＶＡとすると、ノードＦＤ１の電位は、ＶＰＲ−ＶＡとなる。また、ノードＦＤ２の電位はＶＢだけ減少し、ＶＣＳ−ＶＢとなる（蓄積動作）。なお、図５（Ａ）に示す回路構成では、光電変換素子ＰＤに照射する光が強い程、ノードＦＤ１およびノードＦＤ２の電位は低下する。
【０１０３】
時刻Ｔ３乃至時刻Ｔ４において、配線６１（ＴＸ）を”Ｌ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。
【０１０４】
時刻Ｔ４乃至時刻Ｔ５において、配線６３（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じて、配線９１（ＯＵＴ１）に画像データに対応する信号が出力される（選択動作）。以上が第１の動作モードの説明である。
【０１０５】
次に、図５（Ａ）に示す画素回路を第２の動作モードで動作させる場合について説明する。第２の動作モードでは、第１のフレーム（参照フレーム）と、第２のフレーム（差分対象フレーム）とのデータの差分を出力する。まず、図６（Ｂ）に示すタイミングチャートを用いて第１のフレームにおけるデータ取得動作を説明する。
【０１０６】
時刻Ｔ１乃至時刻Ｔ２において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”、配線６５（Ｗ）を”Ｈ”とする。このとき、ノードＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲ、ノードＦＤ２の電位は配線７４（ＶＣＳ）の電位ＶＣＳに設定される。
【０１０７】
時刻Ｔ２乃至時刻Ｔ３において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｈ”とする。ここで、光電変換素子ＰＤに照射する光に応じて、ノードＦＤ１の電位は低下する。時刻Ｔ３におけるノードＦＤ１の低下電位量をＶＡとすると、ノードＦＤ１の電位は、ＶＰＲ−ＶＡとなる。なお、図５（Ａ）の回路構成においては、光電変換素子ＰＤに照射する光が強い程、ノードＦＤ１の電位は低下する。
【０１０８】
時刻Ｔ３乃至時刻Ｔ４において、配線６１（ＴＸ）を”Ｌ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｈ”とすると、ノードＦＤ１の電位は保持される。
【０１０９】
時刻Ｔ４乃至時刻Ｔ５において、配線６１（ＴＸ）を”Ｌ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１の電位およびノードＦＤ２の電位は保持される。
【０１１０】
次に、図７（Ａ）に示すタイミングチャートを用いて第２のフレームにおけるデータ取得動作を説明する。なお、図７（Ａ）では第１のフレームと第２のフレームとのデータの差分がない場合、すなわち第１のフレームおよび第２のフレームで撮像される画像が同じである場合を想定する。
【０１１１】
時刻Ｔ１乃至時刻Ｔ２において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１の電位はＶＡだけ上昇し、ノードＦＤ２の電位は容量結合によりＶＢだけ上昇する。ここで、ＶＡおよびＶＢは、第１のフレームの照度を反映する電位である。
【０１１２】
時刻Ｔ２乃至時刻Ｔ３において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、光電変換素子ＰＤに照射する光に応じて、ノードＦＤ１およびノードＦＤ２の電位は低下する。時刻Ｔ３におけるノードＦＤ１の低下電位量をＶＡ’とすると、ノードＦＤ１の電位はＶＰＲ−ＶＡ’となるがＶＡ’＝ＶＡによりＶＰＲ−ＶＡとなる。また、ノードＦＤ２の電位は容量結合によりＶＢ’だけ減少し、ＶＣＳ＋ＶＢ−ＶＢ’となるが、ＶＢ’＝ＶＢによりＶＣＳとなる。
【０１１３】
時刻Ｔ３乃至時刻Ｔ４において、配線６１（ＴＸ）を”Ｌ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。
【０１１４】
時刻Ｔ４乃至時刻Ｔ５において、配線６３（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じて、配線９１（ＯＵＴ１）に画像データに対応する信号が出力される。このとき、ノードＦＤ２の電位はリセット電位である”ＶＣＳ”であり、出力された信号から第１のフレームと第２のフレームのデータの比較において有意な差分はないと判断される。
【０１１５】
次に、図７（Ｂ）に示すタイミングチャートを用いて第１のフレームと第２のフレームとのデータの差分がある場合、すなわち第１のフレームおよび第２のフレームで撮像される画像が異なる画像である場合を想定した動作を説明する。なお、対象となる画素に入射される光の照度は、第１のフレーム＜第２のフレームの関係とする。
【０１１６】
時刻Ｔ１乃至時刻Ｔ２において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１の電位はＶＡだけ上昇し、ノードＦＤ２の電位は容量結合によりＶＢだけ上昇する。ここで、ＶＡおよびＶＢは、第１のフレームの照度を反映する電位である。
【０１１７】
時刻Ｔ２乃至時刻Ｔ３において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、光電変換素子ＰＤに照射する光に応じて、ノードＦＤ１およびノードＦＤ２の電位は低下する。時刻Ｔ３におけるノードＦＤ１の低下電位量をＶＡ’とすると、ノードＦＤ１の電位はＶＰＲ−ＶＡ’となる。また、ノードＦＤ２の電位は容量結合によりＶＢ’だけ減少し、ＶＣＳ＋ＶＢ−ＶＢ’となる。
【０１１８】
時刻Ｔ３乃至時刻Ｔ４において、配線６１（ＴＸ）を”Ｌ”、配線６２（ＰＲ）を”Ｌ”、配線６５（Ｗ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。
【０１１９】
時刻Ｔ４乃至時刻Ｔ５において、配線６３（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じて、配線９１（ＯＵＴ１）に画像データに対応する信号が出力される。このとき、ノードＦＤ２の電位はＶＣＳ＋ＶＢ−ＶＢ’である。ＶＢは第１のフレームの照度を反映する電位であり、ＶＢ’は第２のフレームにおける照度を反映する電位である。以上が第１のフレームと第２のフレームとのデータの差分を出力する第２の動作モードの説明である。
【０１２０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１２１】
（実施の形態３）
本実施の形態では、実施の形態１および２で説明した撮像装置３０００の具体的な構成を説明する。
【０１２２】
図８（Ａ）、（Ｂ）、（Ｃ）は、図５（Ａ）または図５（Ｂ）に対応する画素回路の具体的な構成を説明する図である。図８（Ａ）はトランジスタ４１、４２、４３、４４のチャネル長方向を表す断面図である。図８（Ｂ）は図８（Ａ）に示す一点鎖線Ｘ１−Ｘ２の断面図であり、トランジスタ４１のチャネル幅方向の断面を表している。図８（Ｃ）は図８（Ａ）に示す一点鎖線Ｙ１−Ｙ２の断面図であり、トランジスタ４３のチャネル幅方向の断面を表している。
【０１２３】
本発明の一態様の撮像装置は、図８（Ａ）に示すように、層１１００、層１２００および層１３００を有する。
【０１２４】
層１１００は、光電変換素子ＰＤを有する構成とすることができる。光電変換素子ＰＤには、例えば、２端子のフォトダイオードを用いることができる。当該フォトダイオードとしては、単結晶シリコン基板を用いたｐｎ型フォトダイオード、非晶質シリコン薄膜、微結晶シリコン薄膜または多結晶シリコン薄膜を用いたｐｉｎ型フォトダイオード、セレンまたはセレンの化合物を用いたフォトダイオードまたは有機化合物を用いたフォトダイオードなどを用いることができる。
【０１２５】
層１２００は、トランジスタ４１、４２、４５を有する構成とすることができる。トランジスタ４１、４２、４５としては、ＯＳトランジスタを用いることが好ましい。なお、トランジスタ４５は図示していない。
【０１２６】
層１３００は、トランジスタ４３およびトランジスタ４４を有する構成とすることができる。トランジスタ４３、４４としては、シリコンを活性層または活性領域とするトランジスタを用いることが好ましい。シリコンを活性層または活性領域とするトランジスタはオン電流が大きく、ノードＦＤ２の電位を効率良く増幅することができる。
【０１２７】
なお、容量素子Ｃ１は導電層８４および導電層８５を電極とし、絶縁層８３を誘電体層とする構成で層１３００に設ける構成を例示しているが、層１２００に設けてもよい。また、容量素子Ｃ２は図示していないが、層１２００および層１３００のいずれに設けてもよい。
【０１２８】
本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプラグ（導電体８２）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線、電極および金属層などの要素が導電体８２を介して接続される形態は一例であり、各要素が導電体８２を介さずに直接接続される場合もある。
【０１２９】
トランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８１ａ乃至８１ｉ等が設けられる。例えば、絶縁層８１ａ乃至８１ｉは、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１ａ乃至８１ｉ等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１３０】
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
【０１３１】
ＯＳトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８０ａ、８０ｂが設けられる。
【０１３２】
トランジスタ４３、４４の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ４３、４４の信頼性を向上させる効果がある。一方、トランジスタ４１、４２の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１、４２の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０ａを設けることが好ましい。絶縁層８０ａにより、一方の層に水素を閉じ込めることでトランジスタ４３、４４の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１、４２の信頼性も向上させることができる。また、上記同様の理由から、Ｓｉフォトダイオードを有する一方の層と、ＯＳトランジスタを有する他方の層との間に水素の拡散を防止する機能を有する絶縁層８０ｂを設けることが好ましい。
【０１３３】
絶縁層８０ａ、８０ｂとしては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０１３４】
図８（Ａ）において、層１１００が有する光電変換素子ＰＤは、光電変換層にセレンを用いたフォトダイオードを示している。当該光電変換素子ＰＤは、光電変換層５６１、透光性導電層５６２、電極５６６、隔壁５６７、配線５７１を有する構成とすることができる。
【０１３５】
層１２００にはＯＳトランジスタであるトランジスタ４１およびトランジスタ４２が設けられる。トランジスタ４１、４２はともにバックゲートを有する構成を示しているが、一部のトランジスタ、例えばトランジスタ４１のみにバックゲートを有する形態であってもよい。当該バックゲートは、図８（Ｂ）に示すように対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
【０１３６】
層１３００には、Ｓｉトランジスタであるトランジスタ４３およびトランジスタ４４が設けられる。図８（Ａ）においてトランジスタ４３、４４はフィン型の構成を例示しているが、図９（Ａ）に示すようにプレーナー型であってもよい。または、図９（Ｂ）に示すように、シリコン薄膜の活性層６６０を有するトランジスタであってもよい。また、活性層６６０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
【０１３７】
セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ増倍により増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
【０１３８】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０１３９】
図８（Ａ）では、光電変換層５６１は単層として図示しているが、図１０（Ａ）に示すように受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ酸化物などを設けてもよい。または、図１０（Ｂ）に示すように、電極５６６側に電子注入阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または、図１０（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６９を設ける構成としてもよい。
【０１４０】
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する光電変換素子を形成することができる。
【０１４１】
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０１４２】
また、図８（Ａ）では透光性導電層５６２と配線５７１は直接接する構成としているが、図１０（Ｄ）に示すように配線５８８を介して両者が接する構成としてもよい。また、図８（Ａ）では光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図１０（Ｅ）に示すように回路間で分離する構成としてもよい。また、画素間においては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１１（Ａ）、（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。
【０１４３】
また、電極５６６および配線５７１等は多層としてもよい。例えば、図１１（Ｃ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線５７１を導電層５７１ａおよび導電層５７１ｂの二層とすることができる。図１１（Ｃ）の構成においては、例えば、導電層５６６ａおよび導電層５７１ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層５７１ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層５７１ａに用いた場合でも導電層５７１ｂを介することによって電蝕を防止することができる。
【０１４４】
導電層５６６ｂおよび導電層５７１ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層５７１ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
【０１４５】
また、図１１（Ｄ）に示すように透光性導電層５６２と配線５７１は導電体８２および配線５８８を介して接続してもよい。
【０１４６】
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
【０１４７】
また、層１１００が有する光電変換素子ＰＤは、図１２に示すように光電変換層に非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型フォトダイオードであってもよい。当該光電変換素子ＰＤは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、ｐ型の半導体層５６３、電極５６６、配線５７１、配線５８８を有する構成とすることができる。
【０１４８】
ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０１４９】
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図１２（Ｂ）、（Ｃ）、（Ｄ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
【０１５０】
図１２（Ｂ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
【０１５１】
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまたは酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
【０１５２】
図１２（Ｃ）は、透光性導電層５６２と配線５７１が導電体８２および配線５８８を介して接続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線５７１が導電体８２および配線５８８を介して接続された構成とすることもできる。なお、図１２（Ｃ）においては、透光性導電層５６２を設けない構成とすることもできる。
【０１５３】
図１２（Ｄ）は、光電変換素子ＰＤを覆う絶縁層８１ｇにｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線５７１が電気的な接続を有する構成である。
【０１５４】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図８（Ａ）に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低コストで作製することができる。
【０１５５】
また、層１１００が有する光電変換素子ＰＤは、図１３に示すように単結晶シリコン基板を用いたｐｎ型フォトダイオードであってもよい。当該光電変換素子ＰＤは、ｐ＋領域６２０、ｐ−領域６３０、ｎ型領域６４０、ｐ＋領域６５０を有する構成とすることができる。
【０１５６】
当該構成とする場合、層１３００上に層１２００を形成したのち、別途形成した層１１００を貼り合わせる工法を用いることが好ましい。この場合、層１２００には絶縁層８１ｈおよび金属層４０２ａ、４０３ａが設けられる。また、層１１００には絶縁層８１ｉおよび金属層４０２ｂ、４０３ｂが設けられる。
【０１５７】
金属層４０２ａ、４０３ａは絶縁層８１ｈに埋設された領域を有するように設けられ、金属層４０２ａはトランジスタ４１のソースまたはドレインの一方と電気的に接続される。また、金属層４０３ａは配線７１と電気的に接続される。金属層４０２ｂ、４０３ｂは絶縁層８１ｉに埋設された領域を有するように設けられ、金属層４０２ｂは光電変換素子ＰＤのｎ型領域６４０と電気的に接続される。また、金属層４０３ｂはｐ＋領域６５０を介してｐ＋領域６２０と電気的に接続される。
【０１５８】
図１３に示すように、金属層４０２ａおよび金属層４０２ｂと、金属層４０３ａおよび金属層４０３ｂとは、それぞれが直接接触する位置に設けられ、接続部４０２、４０３を有する構成とする。
【０１５９】
ここで、金属層４０２ａおよび金属層４０２ｂは主成分が同一の金属元素であることが好ましい。また、金属層４０３ａおよび金属層４０３ｂは主成分が同一の金属元素であることが好ましい。また、絶縁層８１ｈおよび絶縁層８１ｉは、同一の成分で構成されていることが好ましい。
【０１６０】
例えば、金属層４０２ａ、４０２ｂ、４０３ａ、４０３ｂには、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層８１ｈおよび絶縁層８１ｉには、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
【０１６１】
金属層４０２ａ、４０２ｂ、４０３ａ、４０３ｂのそれぞれに、上記に示す同一の金属材料を用い、絶縁層８１ｈおよび絶縁層８１ｉのそれぞれに、上記に示す同一の絶縁材料を用いることで、層１１００と層１２００で貼り合わせ工程を行うことができる。当該貼り合わせ工程によって、金属層４０２ａおよび金属層４０２ｂの電気的な接続、ならびに金属層４０３ａおよび金属層４０３ｂの電気的な接続を得ることができる。また、絶縁層８１ｈおよび絶縁層８１ｉの機械的な強度を有する接続を得ることができる。
【０１６２】
金属層同士の接合には、酸化膜や不純物の吸着層などをスパッタリングなどで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気特性及び機械的強度が優れた接合を得ることができる。
【０１６３】
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的強度が優れた接合を得ることができる。
【０１６４】
層１１００と、層１２００を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【０１６５】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【０１６６】
貼り合わせ法は、それぞれの層が有するデバイスが完成後に貼り合わせを行うため、それぞれのデバイスは最適な工程を用いて作製することができる。したがって、トランジスタおよび光電変換素子の電気特性および信頼性を高めることができる。
【０１６７】
また、本発明の一態様の撮像装置では、層１３００に形成したＳｉトランジスタで画素回路とは異なる回路を設けることができる。当該回路としては、例えば、カラムドライバおよびロードライバなどの駆動回路、Ａ／Ｄコンバータなどのデータ変換回路、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路などのノイズ低減回路、および撮像装置全体の制御回路などがある。
【０１６８】
上記いずれかの回路に含まれるトランジスタ４６およびトランジスタ４７を図１４に示す。トランジスタ４６、４７は光電変換素子ＰＤと重なる領域に形成することができる。すなわち、上記回路は画素２０と重なる領域に形成される。なお、図１４では、トランジスタ４６をｐ−ｃｈ型、トランジスタ４７をｎ−ｃｈ型としたＣＭＯＳインバータを構成の例を示しているが、その他の回路構成であってもよい。
【０１６９】
また、図１５に示すように、トランジスタ４７は層１２００に設けたＯＳトランジスタであってもよい。図１５に示す構成では、トランジスタ４６とトランジスタ４７を互いに重なる領域に貼り合わせ工程で設けることができ、回路面積を小さくすることができる。また、画素回路が有するトランジスタ４４、４５をｐ−ｃｈ型で形成する場合は、単結晶シリコン基板６００に設けるトランジスタを全てｐ−ｃｈ型とすることもでき、ｎ−ｃｈ型のＳｉトランジスタを形成する工程を省くことができる。
【０１７０】
なお、図１４および図１５は、図８（Ａ）に示す画素回路にトランジスタ４６、４７を付加する積層構成を示しているが、図１２または図１３に示す画素回路にトランジスタ４６、４７を付加することもできる。
【０１７１】
図１６（Ａ）は、本発明の一態様の撮像装置の回路構成を説明するブロック図である。当該撮像装置は、マトリクス状に配列された画素２０を有する画素アレイ２１と、画素アレイ２１の行を選択する機能を有する回路２２（ロードライバ）と、画素２０の出力信号に対してＣＤＳ動作を行うための回路２３（ＣＤＳ回路）と、回路２３から出力されたアナログデータをデジタルデータに変換する機能を有する回路２４（Ａ／Ｄ変換回路等）と、回路２４で変換されたデータを選択して読み出す機能を有する回路２５（カラムドライバ）と、を有する。なお、回路２３を設けない構成とすることもできる。また、回路２３乃至回路２５をまとめて回路３０とする。
【０１７２】
図１６（Ｂ）は画素アレイ２１の１つの列に接続される回路２３の回路図および回路２４のブロック図である。回路２３は、トランジスタ５１、トランジスタ５２、容量素子Ｃ３および容量素子Ｃ４を有する構成とすることができる。また、回路２４はコンパレータ回路２７およびカウンター回路２９を有する構成とすることができる。
【０１７３】
トランジスタ５３は電流源回路としての機能を有する。トランジスタ５３のソースまたはドレインの一方に配線９１（ＯＵＴ１）が電気的に接続され、ソースまたはドレインの他方には電源線が接続される。当該電源線は、例えば低電位電源線（ＶＳＳ）とすることができる。また、トランジスタ５３のゲートには、常時バイアス電圧が印加されている状態とする。
【０１７４】
回路２３において、トランジスタ５１のソースまたはドレインの一方はトランジスタ５２のソースまたはドレインの一方と電気的に接続される。トランジスタ５１のソースまたはドレインの一方は容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ５２のソースまたはドレインの他方は容量素子Ｃ４の一方の電極と電気的に接続される。トランジスタ５２のソースまたはドレインの他方は、配線９２（ＯＵＴ２）と電気的に接続される。トランジスタ５１のソースまたはドレインの他方は、例えば基準電位が供給される高電位電源線（ＣＤＳＶＤＤ）と電気的に接続される。容量素子Ｃ４の他方の電極は、例えば低電位電源線（ＣＤＳＶＳＳ）と電気的に接続される。
【０１７５】
なお、ソースまたはドレインの一方が配線９１（ＯＵＴ１）に電気的に接続され、ソースまたはドレインの他方が配線９２（ＯＵＴ２）に電気的に接続されたトランジスタ５４をオン状態とすることで、回路２３をバイパスすることができる。つまり、撮像装置の動作モードに従って、回路２３を必要としない動作を行うこともできる。
【０１７６】
また、本発明の一態様の撮像装置は、画素アレイ２１と、回路３０を有する回路部３５との積層構造とすることができる。例えば、図１７（Ａ）を画素アレイ２１の上面図、図１７（Ｂ１）、（Ｂ２）を回路部３５の上面図としたとき、図１７（Ｃ）の斜視図に示すような画素アレイ２１と回路部３５との積層構成とすることができる。当該構成とすることで、それぞれの要素に適したトランジスタを用いることができ、かつ撮像装置の面積を小さくすることができる。なお、図１７（Ｂ１）、（Ｂ２）における回路のレイアウトは一例であり、他のレイアウトであってもよい。また、回路部３５に制御回路２６を設ける構成を例示しているが、制御回路２６は回路部３５の外部に設けられていてもよい。
【０１７７】
図１７（Ｂ１）に示す回路２２および回路３０は２つに分割し、端部ではなく中央付近に配置する構成を示している。回路２２および回路３０が有するシフトレジスタ回路は、２つに分割した領域で独立して動作させてもよいし、一連のシフトレジスタ回路として動作させてもよい。
【０１７８】
図１７（Ｂ２）に示す回路２２および回路３０は、図１７（Ｂ１）と同様に２つに分割しているが、回路を斜めに配置した構成である。
【０１７９】
図１７（Ｂ１）、（Ｂ２）に示す構成とすることで、回路２２および回路３０を端部に設けるよりも画素２０と接続される各配線の負荷を小さくすることができる。また、当該各配線の負荷は均等ではないが、配線容量および配線抵抗が小さければ不均一は問題にならない。
【０１８０】
回路２２および回路３０は、高速動作とＣＭＯＳ回路での構成を両立させるため、Ｓｉトランジスタを用いて作製することが好ましい。例えば、シリコン基板に回路部３５を形成することができる。また、画素アレイ２１は、ＯＳトランジスタを用いて作製することが好ましい。なお、回路２２および回路３０を構成する一部のトランジスタをＯＳトランジスタで形成してもよい。
【０１８１】
図１８（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが形成される層１１００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
【０１８２】
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
【０１８３】
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０１８４】
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
【０１８５】
また、図１８（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０１８６】
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
【０１８７】
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０１８８】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることができる。
【０１８９】
セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０１９０】
また、図１８（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子ＰＤに照射されるようになる。また、図１８（Ｄ）に示すように、光学変換層２５５０上にマイクロレンズアレイ２５４０を設けてもよい。なお、図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す層１１００以外の領域を層１６００とする。
【０１９１】
図１９は、本発明の一態様の画素回路および図１８（Ｃ）に示すマイクロレンズアレイ２５４０等の具体的な積層構成を例示する図である。図１９は、図８（Ａ）に示す画素の構成を用いた例である。また、図２０は、図１３に示す画素の構成を用いた例である。
【０１９２】
このように、光電変換素子ＰＤ、画素回路が有する回路、および駆動回路のそれぞれが互いに重なる領域を有するように構成することができるため、撮像装置を小型化することができる。
【０１９３】
また、図１９および図２０に示すようにマイクロレンズアレイ２５４０の上方に回折格子１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置を有する電子機器などのコストを下げることができる。
【０１９４】
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
【０１９５】
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
【０１９６】
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
【０１９７】
また、画素回路は、図２１に示すようにトランジスタ４２乃至トランジスタ４５を複数の画素で共用する形態としてもよい。図２１では配線９１（ＯＵＴ１）が延在する方向（垂直方向）の複数の画素でトランジスタ４２乃至４５を共用する構成を例示しているが、配線６３（ＳＥ）が延在する方向（水平方向）または水平垂直方向の複数の画素で共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。
【０１９８】
また、トランジスタを共有する画素数は４画素に限らず、２画素、３画素、または５画素以上であってもよい。
【０１９９】
また、撮像装置は、図２２（Ａ１）および図２２（Ｂ１）に示すように湾曲させてもよい。図２２（Ａ１）は、撮像装置を同図中の二点鎖線Ｙ１−Ｙ２に沿って湾曲させた状態を示している。図２２（Ａ２）は、図２２（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図２２（Ａ３）は、図２２（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
【０２００】
図２２（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４に沿って湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４に沿って湾曲させた状態を示している。図２２（Ｂ２）は、図２２（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２２（Ｂ３）は、図２２（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
【０２０１】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
【０２０２】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバルシャッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシャッタ方式を用いてもよい。または、場合によっては、または、状況に応じて、グローバルシャッタ方式を用いなくてもよい。
【０２０３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２０４】
（実施の形態４）
本実施の形態においては、実施の形態１で説明した表示装置３１００が有する表示パネルの一例について説明する。
【０２０５】
図２３は、表示パネルの一例を示す上面図である。図２３に示す表示パネル７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４およびゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、およびゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、およびゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図２３には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
【０２０６】
また、表示パネル７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、およびゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４およびゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６およびＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６およびＦＰＣ端子部７０８に与えられる。
【０２０７】
また、表示パネル７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示パネル７００としては、ソースドライバ回路部７０４およびゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
【０２０８】
また、表示パネル７００が有する画素部７０２、ソースドライバ回路部７０４およびゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
【０２０９】
また、表示パネル７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
【０２１０】
また、ＥＬ素子を用いた表示パネルの一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示パネルの一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示パネルの一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子または電気泳動素子を用いた表示パネルの一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２１１】
なお、表示パネル７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示パネルに限定されるものではなく、モノクロ表示の表示パネルに適用することもできる。
【０２１２】
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示パネルをフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
【０２１３】
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
【０２１４】
本実施の形態においては、表示素子として液晶素子およびＥＬ素子を用いる構成について、図２４および図２５を用いて説明する。なお、図２４は、図２３に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図２５は、図２３に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
【０２１５】
まず、図２４および図２５に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
【０２１６】
＜表示パネルの共通部分に関する説明＞
図２４および図２５に示す表示パネル７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
【０２１７】
トランジスタ７５０およびトランジスタ７５２の構成は一例であり、他の実施の形態で説明する他のトランジスタを用いてもよい。
【０２１８】
本実施の形態で説明する表示パネルに用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有するＯＳトランジスタである。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、再書き込み動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０２１９】
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示パネル７００に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いない構成とすることもできるため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
【０２２０】
容量素子７９０は、トランジスタ７５０が有する酸化物半導体膜と、同一の酸化物半導体膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と、同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第３の絶縁膜及び第４の絶縁膜と、同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体として機能する絶縁膜が挟持された積層型の構造である。
【０２２１】
また、図２４および図２５において、トランジスタ７５０、トランジスタ７５２および容量素子７９０上に平坦化絶縁膜７７０が設けられている。
【０２２２】
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
【０２２３】
また、図２４および図２５においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、をトップゲート型のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４の両者にボトムゲート型のトランジスタを用いてもよい。または、トップゲート型のトランジスタと、ボトムゲート型のトランジスタとを組み合わせて用いてもよい。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
【０２２４】
また、信号線７１０は、トランジスタ７５０、７５２のソース電極およびドレイン電極として機能する導電膜と同じ工程を経て形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極およびドレイン電極と異なる工程を経て形成された導電膜、例えば、ゲート電極として機能する酸化物半導体膜と同じ工程を経て形成される酸化物半導体膜を用いてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
【０２２５】
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０およびＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極およびドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
【０２２６】
また、第１の基板７０１および第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１および第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
【０２２７】
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
【０２２８】
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８および着色膜７３６に接する絶縁膜７３４が設けられる。
【０２２９】
＜液晶素子を用いる表示パネルの構成例＞
図２４に示す表示パネル７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４および液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図２４に示す表示パネル７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
【０２３０】
また、導電膜７７２は、トランジスタ７５０が有するソース電極およびドレイン電極として機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図２４に示す表示パネル７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示パネルである。
【０２３１】
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
【０２３２】
また、図２４に示す表示パネル７００においては、画素部７０２の平坦化絶縁膜７７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を樹脂膜で形成し、該樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能となり、視認性を向上させることができる。
【０２３３】
なお、図２４に示す表示パネル７００は、反射型のカラー液晶表示パネルについて例示したが、これに限定されない。例えば、導電膜７７２を可視光において、透光性のある導電膜を用いることで透過型のカラー液晶表示パネルとしてもよい。透過型のカラー液晶表示パネルの場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
【０２３４】
なお、図２４において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図２４において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２３５】
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２３６】
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示パネルの不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
【０２３７】
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０２３８】
また、ノーマリーブラック型の液晶表示パネル、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示パネルとしてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
【０２３９】
＜発光素子を用いる表示パネルの構成例＞
図２５に示す表示パネル７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図２５に示す表示パネル７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
【０２４０】
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
【０２４１】
また、導電膜７８４は、トランジスタ７５０が有するソース電極およびドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
【０２４２】
また、図２５に示す表示パネル７００には、平坦化絶縁膜７７０および導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４および導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
【０２４３】
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置に、引き回し配線部７１１およびソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６および遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２５に示す表示パネル７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
【０２４４】
図２６（Ａ）に本発明の一態様に用いることのできる表示パネルのブロック図の一例を示す。当該表示パネルは、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
【０２４５】
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）によって、実装することができる。
【０２４６】
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
【０２４７】
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
【０２４８】
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
【０２４９】
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
【０２５０】
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込みおよび保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
【０２５１】
図２６（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
【０２５２】
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
【０２５３】
図２６（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
【０２５４】
また、図２６（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
【０２５５】
また、図２６（Ａ）に示す複数の画素回路５０１は、例えば、図２６（Ｂ）に示す構成とすることができる。
【０２５６】
図２６（Ｂ）に示す画素回路５０１は、液晶素子５３０と、トランジスタ５１０と、容量素子５２０と、を有する。ここで、トランジスタ５１０はＯＳトランジスタであることが好ましい。
【０２５７】
液晶素子５３０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５３０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５３０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５３０の一対の電極の一方に異なる電位を与えてもよい。
【０２５８】
ｍ行ｎ列目の画素回路５０１において、トランジスタ５１０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５３０の一対の電極の他方に電気的に接続される。また、トランジスタ５１０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５１０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０２５９】
容量素子５２０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５３０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５２０は、書き込まれたデータを保持する保持容量としての機能を有する。
【０２６０】
例えば、図２６（Ｂ）の画素回路５０１を有する表示装置では、例えば、図２６（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
【０２６１】
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
【０２６２】
また、図２６（Ａ）に示す複数の画素回路５０１は、例えば、図２６（Ｃ）に示す構成とすることができる。
【０２６３】
また、図２６（Ｃ）に示す画素回路５０１は、トランジスタ５１２、５１４と、容量素子５２２と、発光素子５３２と、を有する。トランジスタ５１２およびトランジスタ５１４のいずれか一方または双方はＯＳトランジスタであることが好ましい。
【０２６４】
トランジスタ５１２のソース電極およびドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５１２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
【０２６５】
トランジスタ５１２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０２６６】
容量素子５２２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５１２のソース電極及びドレイン電極の他方に電気的に接続される。
【０２６７】
容量素子５２２は、書き込まれたデータを保持する保持容量としての機能を有する。
【０２６８】
トランジスタ５１４のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５１４のゲート電極は、トランジスタ５１２のソース電極およびドレイン電極の他方に電気的に接続される。
【０２６９】
発光素子５３２のアノードおよびカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５１４のソース電極およびドレイン電極の他方に電気的に接続される。
【０２７０】
発光素子５３２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５３２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
【０２７１】
なお、電位供給線ＶＬ＿ａおよび電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０２７２】
図２６（Ｃ）の画素回路５０１を有する表示パネルでは、例えば、図２６（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５１２をオン状態にしてデータ信号のデータを書き込む。
【０２７３】
データが書き込まれた画素回路５０１は、トランジスタ５１２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０２７４】
また、図２７（Ａ）、（Ｂ）は、実施の形態１で説明した複数の表示パネルを有する表示装置３１００の一例である。なお、図２７（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図２７（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
【０２７５】
図２７（Ａ）、（Ｂ）に示す表示装置３１００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
【０２７６】
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
【０２７７】
また、図２７（Ａ）、（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、見かけ上表示領域９５０２が連続した形態とすることが好ましい。
【０２７８】
表示パネル９５０１は可撓性を有することから、表示領域９５０２が有する表示素子は、有機ＥＬ素子であることが好ましい。
【０２７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２８０】
（実施の形態５）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０２８１】
図２８（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図２８（Ａ）は上面図であり、図２８（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３０（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
【０２８２】
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０２８３】
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２８４】
図２８（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２８５】
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
【０２８６】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
【０２８７】
導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２８８】
導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２８９】
本発明の一態様のトランジスタは、図２８（Ｃ）、（Ｄ）に示す構成であってもよい。図２８（Ｃ）はトランジスタ１０２の上面図であり、図２８（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図２８（Ｄ）に相当する。また、図２８（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３０（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
【０２９０】
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
【０２９１】
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
【０２９２】
本発明の一態様のトランジスタは、図２８（Ｅ）、（Ｆ）に示す構成であってもよい。図２８（Ｅ）はトランジスタ１０３の上面図であり、図２８（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図２８（Ｆ）に相当する。また、図２８（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３０（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
【０２９３】
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２９４】
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２９５】
図２８（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２９６】
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
【０２９７】
本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよい。図２９（Ａ）はトランジスタ１０４の上面図であり、図２９（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３０（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
【０２９８】
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
【０２９９】
図２９（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
【０３００】
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
【０３０１】
領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
【０３０２】
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
【０３０３】
本発明の一態様のトランジスタは、図２９（Ｃ）、（Ｄ）に示す構成であってもよい。図２９（Ｃ）はトランジスタ１０５の上面図であり、図２９（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図２９（Ｄ）に相当する。また、図２９（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３０（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
【０３０４】
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
【０３０５】
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０３０６】
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０３０７】
本発明の一態様のトランジスタは、図２９（Ｅ）、（Ｆ）に示す構成であってもよい。図２９（Ｅ）はトランジスタ１０６の上面図であり、図２９（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図２９（Ｆ）に相当する。また、図２９（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３０（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
【０３０８】
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０３０９】
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０３１０】
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０３１１】
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
【０３１２】
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０３１３】
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
【０３１４】
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
【０３１５】
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
【０３１６】
本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３０（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０３１７】
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図３０（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
【０３１８】
図２８および図２９におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３２（Ｂ）、（Ｃ）または図３２（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
【０３１９】
図３２（Ａ）は酸化物半導体層１３０の上面図であり、図３２（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図３２（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
【０３２０】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
【０３２１】
本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）に示す構成であってもよい。図３３（Ａ）はトランジスタ１０７の上面図であり、図３３（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
【０３２２】
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０３２３】
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
【０３２４】
本発明の一態様のトランジスタは、図３３（Ｃ）、（Ｄ）に示す構成であってもよい。図３３（Ｃ）はトランジスタ１０８の上面図であり、図３３（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図３３（Ｄ）に相当する。また、図３３（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３５（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
【０３２５】
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
【０３２６】
本発明の一態様のトランジスタは、図３３（Ｅ）、（Ｆ）に示す構成であってもよい。図３３（Ｅ）はトランジスタ１０９の上面図であり、図３３（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図３３（Ｆ）に相当する。また、図３３（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
【０３２７】
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０３２８】
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
【０３２９】
本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）に示す構成であってもよい。図３４（Ａ）はトランジスタ１１０の上面図であり、図３４（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
【０３３０】
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
【０３３１】
本発明の一態様のトランジスタは、図３４（Ｃ）、（Ｄ）に示す構成であってもよい。図３４（Ｃ）はトランジスタ１１１の上面図であり、図３４（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図３４（Ｄ）に相当する。また、図３４（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
【０３３２】
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０３３３】
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
【０３３４】
本発明の一態様のトランジスタは、図３４（Ｅ）、（Ｆ）に示す構成であってもよい。図３４（Ｅ）はトランジスタ１１２の上面図であり、図３４（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３４（Ｆ）に相当する。また、図３４（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
【０３３５】
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
【０３３６】
本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３５（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０３３７】
本発明の一態様のトランジスタは、図３７（Ａ）および図３７（Ｂ）に示す構成とすることもできる。図３７（Ａ）は上面図であり、図３７（Ｂ）は、図３７（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図３７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３３８】
図３７（Ａ）および図３７（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
【０３３９】
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソースまたはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。トランジスタ１１３の上面は、図３７（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
【０３４０】
本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図３８（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図３８（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
【０３４１】
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０３４２】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
【０３４３】
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
【０３４４】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３４５】
（実施の形態６）
本実施の形態では、実施の形態５に示したトランジスタの構成要素について詳細を説明する。
【０３４６】
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
【０３４７】
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
【０３４８】
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
【０３４９】
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
【０３５０】
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
【０３５１】
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
【０３５２】
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。
【０３５３】
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
【０３５４】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、またはＳｎ等のスタビライザーを含むことが好ましい。
【０３５５】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０３５６】
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層を用いることができる。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
【０３５７】
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０３５８】
導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
【０３５９】
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
【０３６０】
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０３６１】
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０３６２】
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
【０３６３】
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０３６４】
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０３６５】
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
【０３６６】
また、導電層１７０にはＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。
【０３６７】
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態５に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
【０３６８】
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態５に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。
【０３６９】
絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０３７０】
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０３７１】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。
【０３７２】
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
【０３７３】
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
【０３７４】
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【０３７５】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０３７６】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０３７７】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０３７８】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３７９】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０３８０】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０３８１】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０３８２】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０３８３】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０３８４】
酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）と呼ぶこともできる。
【０３８５】
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０３８６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３８７】
（実施の形態７）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。
【０３８８】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍとしては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３８９】
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。
【０３９０】
まず、図３９（Ａ）、図３９（Ｂ）、および図３９（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０３９１】
図３９（Ａ）、図３９（Ｂ）、および図３９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０３９２】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０３９３】
また、図３９に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０３９４】
図３９（Ａ）および図３９（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０３９５】
一例として、図４０に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図４０は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図４０に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０３９６】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図４０に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０３９７】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０３９８】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０３９９】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０４００】
例えば、酸化物半導体をスパッタ装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０４０１】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０４０２】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０４０３】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図３９（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０４０４】
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図３９（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０４０５】
また、図３９（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０４０６】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０４０７】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０４０８】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０４０９】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０４１０】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０４１１】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０４１２】
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０４１３】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０４１４】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０４１５】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれているＯＳトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０４１６】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０４１７】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれているＯＳトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。
【０４１８】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。また、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０４１９】
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図４１を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体層１３０ｃに相当する。
【０４２０】
図４１（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４１（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０４２１】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０４２２】
図４１（Ａ）、および図４１（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０４２３】
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０４２４】
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０４２５】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０４２６】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図３９（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。
【０４２７】
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上となるような原子数比の酸化物半導体を用いることが好適である。
【０４２８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４２９】
（実施の形態８）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
【０４３０】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０４３１】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０４３２】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０４３３】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０４３４】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０４３５】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０４３６】
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０４３７】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０４３８】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０４３９】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０４４０】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０４４１】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４２（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４２（Ｅ）に示す。図４２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４２（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４２（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０４４２】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０４４３】
図４３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０４４４】
図４３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０４４５】
また、図４３（Ｂ）および図４３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４３（Ｄ）および図４３（Ｅ）は、それぞれ図４３（Ｂ）および図４３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０４４６】
図４３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０４４７】
図４３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４４８】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０４４９】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０４５０】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０４５１】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０４５２】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４５３】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４５４】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４４（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４４（Ｂ）に示す。図４４（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４５５】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４５６】
図４４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４５７】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４５８】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４５９】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４６０】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４６１】
図４５に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４５（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４５（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４５（Ａ）および図４５（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４６２】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４６３】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４６４】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４６５】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４６６】
図４６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４６より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４６より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４６７】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４６８】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０４６９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０４７０】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４７１】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４７２】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４７３】
（実施の形態９）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
【０４７４】
図４７（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
【０４７５】
図４７（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）などであってもよい。
【０４７６】
図４７（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図４７（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
【０４７７】
また、図４８（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０４７８】
図４８（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−  ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
【０４７９】
図４８（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図４８（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
【０４８０】
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
【０４８１】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４８２】
（実施の形態１０）
本発明の一態様に係る撮像装置、表示装置および両者を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４９に示す。
【０４８３】
図４９（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【０４８４】
図４９（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４８５】
図４９（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４８６】
図４９（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４８７】
図４９（Ｅ）は図１（Ａ）に示す本発明の一態様の画像表示システムの具体的な構成の一例であり、実施の形態１に示した複数の表示領域を有する表示装置３１００、実施の形態１乃至３で説明した画素を有する撮像装置を具備したカメラ９８２、アンテナ９８５と接続された送信機９８３、アンテナ９８６と接続された受信機９８４を有する。カメラ９８２は送信機９８３とケーブルで接続され、画像データは無線で受信機９８４に送信される。受信機９８４は表示装置３１００と接続され、受信した画像データを表示装置３１００に表示させることができる。
【０４８８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０４８９】
２０    画素
２１    画素アレイ
２１ａ    画素アレイ
２１ｐ    画素アレイ
２２    回路
２３    回路
２４    回路
２５    回路
２６    制御回路
２７    コンパレータ回路
２８    領域
２９    カウンター回路
３０    回路
３２    画素アレイ
３５    回路部
３５ａ    回路部
３５ｐ    回路部
３６    回路部
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４４    トランジスタ
４５    トランジスタ
４６    トランジスタ
４７    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
５４    トランジスタ
６１    配線
６２    配線
６３    配線
６５    配線
７１    配線
７２    配線
７３    配線
７４    配線
７５    配線
７９    配線
８０ａ    絶縁層
８０ｂ    絶縁層
８１ａ    絶縁層
８１ｈ    絶縁層
８１ｉ    絶縁層
８２    導電体
８３    絶縁層
８４    導電層
８５    導電層
９１    配線
９２    配線
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１５    基板
１２０    絶縁層
１３０    酸化物半導体層
１３０ａ    酸化物半導体層
１３０ｂ    酸化物半導体層
１３０ｃ    酸化物半導体層
１４０    導電層
１４１    導電層
１４２    導電層
１５０    導電層
１５１    導電層
１５２    導電層
１６０    絶縁層
１７０    導電層
１７１    導電層
１７２    導電層
１７３    導電層
１７５    絶縁層
１８０    絶縁層
１９０    絶縁層
２３１    領域
２３２    領域
２３３    領域
３３１    領域
３３２    領域
３３３    領域
３３４    領域
３３５    領域
４０２    接続部
４０２ａ    金属層
４０２ｂ    金属層
４０３    接続部
４０３ａ    金属層
４０３ｂ    金属層
５０１    画素回路
５０２    画素部
５０４    駆動回路部
５０４ａ    ゲートドライバ
５０４ｂ    ソースドライバ
５０６    保護回路
５０７    端子部
５１０    トランジスタ
５１２    トランジスタ
５１４    トランジスタ
５２０    容量素子
５２２    容量素子
５３０    液晶素子
５３２    発光素子
５５０    トランジスタ
５５４    トランジスタ
５６１    光電変換層
５６２    透光性導電層
５６３    半導体層
５６４    半導体層
５６５    半導体層
５６６    電極
５６６ａ    導電層
５６６ｂ    導電層
５６７    隔壁
５６８    正孔注入阻止層
５６９    電子注入阻止層
５７１    配線
５７１ａ    導電層
５７１ｂ    導電層
５７２    発光素子
５８８    配線
６００    単結晶シリコン基板
６２０    ｐ＋領域
６３０    ｐ−領域
６４０    ｎ型領域
６５０    ｐ＋領域
６６０    活性層
７００    表示パネル
７０１    基板
７０２    画素部
７０４    ソースドライバ回路部
７０５    基板
７０６    ゲートドライバ回路部
７０８    ＦＰＣ端子部
７１０    信号線
７１１    配線部
７１２    シール材
７１６    ＦＰＣ
７３０    絶縁膜
７３２    封止膜
７３４    絶縁膜
７３６    着色膜
７３８    遮光膜
７５０    トランジスタ
７５２    トランジスタ
７６０    接続電極
７７０    平坦化絶縁膜
７７２    導電膜
７７４    導電膜
７７５    液晶素子
７７６    液晶層
７７８    構造体
７８０    異方性導電膜
７８２    発光素子
７８４    導電膜
７８６    ＥＬ層
７８８    導電膜
７９０    容量素子
８１０    パッケージ基板
８１１    パッケージ基板
８２０    カバーガラス
８２１    レンズカバー
８３０    接着剤
８３５    レンズ
８４０    バンプ
８４１    ランド
８５０    イメージセンサチップ
８５１    イメージセンサチップ
８６０    電極パッド
８６１    電極パッド
８７０    ワイヤ
８７１    ワイヤ
８８０    スルーホール
８８５    ランド
８９０    ＩＣチップ
９３１    筐体
９３２    表示部
９３３    リストバンド
９３５    ボタン
９３６    竜頭
９３９    カメラ
９５１    筐体
９５２    レンズ
９５３    支持部
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    レンズ
９６７    発光部
９７１    筐体
９７２    筐体
９７３    表示部
９７４    操作キー
９７５    レンズ
９７６    接続部
９８２    カメラ
９８３    送信機
９８４    受信機
９８５    アンテナ
９８６    アンテナ
１１００    層
１２００    層
１３００    層
１５００    回折格子
１６００    層
２５００    絶縁層
２５１０    遮光層
２５２０    有機樹脂層
２５３０    カラーフィルタ
２５３０ａ    カラーフィルタ
２５３０ｂ    カラーフィルタ
２５３０ｃ    カラーフィルタ
２５４０    マイクロレンズアレイ
２５５０    光学変換層
２５６０    絶縁層
３０００    撮像装置
３００１    センサ部
３００２    周辺回路
３０１０    表示部
３０１１    画素ブロック
３０１２    画素ブロック
３０１３    画素ブロック
３０１４    画素ブロック
３０２１    画素ブロック
３０２２    画素ブロック
３０２３    画素ブロック
３０２４    画素ブロック
３０３１    画素ブロック
３０３２    画素ブロック
３０３３    画素ブロック
３０３４    画素ブロック
３０４１    画素ブロック
３０４２    画素ブロック
３０４３    画素ブロック
３０４４    画素ブロック
３１００    表示装置
３１０１    表示部
３１０２    周辺回路
３１１１    表示領域
３１１２    表示領域
３１１３    表示領域
３１１４    表示領域
３１２１    表示領域
３１２２    表示領域
３１２３    表示領域
３１２４    表示領域
３１３１    表示領域
３１３２    表示領域
３１３３    表示領域
３１３４    表示領域
３１４１    表示領域
３１４２    表示領域
３１４３    表示領域
３１４４    表示領域
３２００    伝送線
３３００    外部装置
３４００    電磁波
９５０１    表示パネル
９５０２    表示領域
９５０３    領域
９５１１    軸部
９５１２    軸受部
【図１】
2017129857.tif 000003
【図２】
2017129857.tif 000004
【図３】
2017129857.tif 000005
【図４】
2017129857.tif 000006
【図５】
2017129857.tif 000007
【図６】
2017129857.tif 000008
【図７】
2017129857.tif 000009
【図８】
2017129857.tif 000010
【図９】
2017129857.tif 000011
【図１０】
2017129857.tif 000012
【図１１】
2017129857.tif 000013
【図１２】
2017129857.tif 000014
【図１３】
2017129857.tif 000015
【図１４】
2017129857.tif 000016
【図１５】
2017129857.tif 000017
【図１６】
2017129857.tif 000018
【図１７】
2017129857.tif 000019
【図１８】
2017129857.tif 000020
【図１９】
2017129857.tif 000021
【図２０】
2017129857.tif 000022
【図２１】
2017129857.tif 000023
【図２２】
2017129857.tif 000024
【図２３】
2017129857.tif 000025
【図２４】
2017129857.tif 000026
【図２５】
2017129857.tif 000027
【図２６】
2017129857.tif 000028
【図２７】
2017129857.tif 000029
【図２８】
2017129857.tif 000030
【図２９】
2017129857.tif 000031
【図３０】
2017129857.tif 000032
【図３１】
2017129857.tif 000033
【図３２】
2017129857.tif 000034
【図３３】
2017129857.tif 000035
【図３４】
2017129857.tif 000036
【図３５】
2017129857.tif 000037
【図３６】
2017129857.tif 000038
【図３７】
2017129857.tif 000039
【図３８】
2017129857.tif 000040
【図３９】
2017129857.tif 000041
【図４０】
2017129857.tif 000042
【図４１】
2017129857.tif 000043
【図４２】
2017129857.tif 000044
【図４３】
2017129857.tif 000045
【図４４】
2017129857.tif 000046
【図４５】
2017129857.tif 000047
【図４６】
2017129857.tif 000048
【図４７】
2017129857.tif 000049
【図４８】
2017129857.tif 000050
【図４９】
2017129857.tif 000051