(57)【要約】【課題】意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することにある。【解決手段】ＰＬＬ回路１２０では、内部クロック信号を分周して帰還信号を生成し、クロック信号と帰還信号との間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成し、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成し、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成し、充放電電流に応じて平滑化された制御電圧に変換し、制御電圧に応じた周波数の内部クロック信号を発振し、搬送波の振幅を監視して振幅が所定の閾値以下に減少した場合に検出信号を生成する。この際に、検出信号が生成された場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止する。【選択図】図８
2017038157.tif 000002
【特許請求の範囲】
【請求項１】
振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、前記搬送波からクロック信号を抽出する受信回路と、
前記クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、
前記ＰＬＬ回路は、
前記内部クロック信号を分周して帰還信号を生成する分周回路と、
前記クロック信号と前記帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成する位相比較回路と、
前記第１アップ信号及び前記第１ダウン信号に遅延時間を付与した第２アップ信号及び第２ダウン信号を生成する遅延回路と、
前記第２アップ信号及び前記第２ダウン信号に応じて充放電電流を生成するチャージポンプ回路と、
前記充放電電流に応じて平滑化された制御電圧に変換するループフィルタ回路と、
前記制御電圧に応じた周波数の前記内部クロック信号を発振する電圧制御発振回路と、
前記搬送波の振幅を監視して前記振幅が所定の閾値以下に減少した場合に検出信号を生成する振幅監視回路と、を備え、
前記チャージポンプ回路は、前記検出信号が生成された場合に、前記第２アップ信号及び第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とする半導体装置。
【請求項２】
振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、前記搬送波からクロック信号を抽出する受信回路と、
前記クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、
前記ＰＬＬ回路は、
前記内部クロック信号を分周して帰還信号を生成する分周回路と、
前記クロック信号と前記帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成する位相比較回路と、
前記第１アップ信号及び前記第１ダウン信号に遅延時間を付与した第２アップ信号及び第２ダウン信号を生成する遅延回路と、
前記第２アップ信号及び前記第２ダウン信号に応じて充放電電流を生成するチャージポンプ回路と、
前記充放電電流に応じて平滑化された制御電圧に変換するループフィルタ回路と、
前記制御電圧に応じた周波数の前記内部クロック信号を発振する電圧制御発振回路と、
前記第１アップ信号と前記第１ダウン信号との間の位相差を表すパルス信号のパルス幅を監視して前記パルス幅が所定の幅以上になった場合に検出信号を生成する位相監視回路と、を備え、
前記チャージポンプ回路は、前記検出信号が生成された場合に、前記第２アップ信号及び前記第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とする半導体装置。
【請求項３】
前記振幅監視回路は、前記搬送波が１００％変調期間に移行する過程において、前記搬送波に波形乱れが発生する可能性がある振幅減衰期間を対象とすることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記位相監視回路は、前記搬送波が１００％変調期間に移行する過程において、前記搬送波に波形乱れが発生する可能性がある位相異常期間を対象とすることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記搬送波は、ＡＳＫ１００％変調方式の搬送波を対象とすることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
【請求項６】
前記遅延回路は、複数のインバータ回路を直列接続した構成、或いは前記各インバータ回路同士の間に１次ローパスフィルタを介在させた構成であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
前記位相監視回路は、
前記位相比較回路からの前記第１アップ信号及び前記第１ダウン信号に対して、排他的論理和演算を行って排他的論理和信号を生成する排他的論理和演算回路と、
前記排他的論理和信号のパルス幅に応じて充放電して電圧レベルを表す充放電信号を生成する信号生成回路と、
前記充放電信号の電圧レベルが所定の基準電圧よりも低下した場合に検出信号を生成する検出回路と、を備えたことを特徴とする請求項２乃至７の何れか一項に記載の半導体装置。
【請求項８】
前記位相監視回路は、
前記位相比較回路からの前記第１アップ信号及び前記第１ダウン信号に対して排他的論理和演算を行って排他的論理和信号を生成する排他的論理和演算回路と、
前記排他的論理和信号のパルス幅に係る期間内において前記内部クロック信号を計数し、前記計数値が所定の範囲を超えた場合に検出信号を生成するカウンタ回路と、を備えたことを特徴とする請求項２乃至７の何れか一項に記載の半導体装置。
【請求項９】
振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、前記搬送波からクロック信号を抽出する受信回路と、
前記クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、前記搬送波が１００％変調期間に移行する以前の期間に前記ＰＬＬ回路を制御するＰＬＬ回路の制御方法であって、
前記ＰＬＬ回路は、
前記内部クロック信号を分周して帰還信号を生成し、
前記クロック信号と前記帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成し、
前記第１アップ信号及び前記第１ダウン信号に遅延時間を付与した第２アップ信号及び第２ダウン信号を生成し、
前記第２アップ信号及び前記第２ダウン信号に応じて充放電電流を生成し、
前記充放電電流に応じて平滑化された制御電圧に変換し、
前記制御電圧に応じた周波数の前記内部クロック信号を発振し、
前記搬送波の振幅を監視して前記振幅が所定の閾値以下に減少した場合に検出信号を生成し、
前記検出信号が生成された場合に、前記第２アップ信号及び前記第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とするＰＬＬ回路の制御方法。
【請求項１０】
振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、前記搬送波からクロック信号を抽出する受信回路と、
前記クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、前記搬送波が１００％変調期間に移行する以前の期間に前記ＰＬＬ回路を制御するＰＬＬ回路の制御方法であって、
前記ＰＬＬ回路は、
前記内部クロック信号を分周して帰還信号を生成し、
前記クロック信号と前記帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成し、
前記第１アップ信号及び前記第１ダウン信号に遅延時間を付与した前記第２アップ信号及び前記第２ダウン信号を生成し、
前記第２アップ信号及び前記第２ダウン信号に応じて充放電電流を生成し、
前記充放電電流に応じて平滑化された制御電圧に変換し、
前記制御電圧に応じた周波数の前記内部クロック信号を発振し、
前記第１アップ信号と前記第１ダウン信号との間の位相差を表すパルス信号のパルス幅を監視して前記パルス幅が所定の幅以上になった場合に検出信号を生成し、
前記検出信号が生成された場合に、前記第２アップ信号及び前記第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とするＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁誘導による近接通信におけるクロック信号の生成に好適な技術に関する。
【背景技術】
【０００２】
電磁誘導による近接通信（ＮＦＣ（Near Field Communication））にあっては、リーダライタ（ＲＷ）とタグ（またはカード）との間において、例えば周波数１３．５６ＭＨｚを利用して近距離の無線通信を行っている。
リーダライタ（ＲＷ）は、ホスト装置から受信したデータに基づいて搬送波を変調してタグに送信する。タグは、リーダライタ（ＲＷ）から受信したデータに対して応答を返すために、リーダライタ（ＲＷ）から受信した搬送波からクロック信号を抽出し、このクロック信号に内部クロック信号を同期させるという制御を行う必要がある。
そこで、タグは、内部に位相比較回路、または位相周波数比較器を有するＰＬＬ回路を備えている。
ＰＬＬ回路では、搬送波から抽出したクロック信号とＰＬＬ回路による内部クロック信号との位相差を比較し、位相差に応じて生成された充放電量を平滑化して制御電圧を生成する。さらに、ＰＬＬ回路は、この制御電圧を電圧制御発振回路へ入力することで、搬送波から抽出したクロック信号と同期した内部クロック信号を生成するように制御するとうい構成を有している。
【０００３】
しかし、振幅偏移変調ＡＳＫ（Amplitude Shift Keying）では、搬送波に１００％変調を行ってデータを変調する通信規格があり、この場合、１００％変調期間では、リーダライタ（ＲＷ）が送信する搬送波の振幅は理想的には０Ｖになる。このため、タグ側ではこの１００％変調期間に同期させる信号源となるクロック信号を失い、タグ内部のデータ処理を継続することができなくなる。
そこで、従来技術として、１００％変調期間を検出した場合に、電圧制御発振回路への充放電動作を停止することで、電圧制御発振回路は１００％変調期間に移行する直前の内部クロック信号の周波数を維持できることが既に知られている。
特許文献１には、周波数を維持させる目的で、ＮＦＣカード側が１００％変調期間を検出すると、ＰＬＬ回路に備えられた電圧制御発振回路への充放電動作を停止することで、１００％変調期間に移行する直前のクロック周波数を維持する構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、実際に、搬送波の振幅が正常状態にある期間から１００％変調期間に移行する過程では、搬送波の振幅が正常状態から減衰した振幅状態に移行し、さらに振幅がゼロになって１００％変調期間に移行する。
ここで、搬送波の振幅が正常状態から減衰した振幅状態に移行する過程において、搬送波に意図しない波形乱れが発生する場合があり、その搬送波から抽出されるクロック信号の位相が、本来の位相から相異（ズレ）する場合がある。
従来のＰＬＬ回路では、本来の位相から相異しているクロック信号と内部クロック信号との位相差を比較して、この位相差に応じて生成された充放電量を平滑化してから電圧制御発振回路へ入力する。その後、搬送波の１００％変調期間を検出して充放電動作を停止させる。
つまり、本来のクロック周波数よりも相異したクロック周波数状態で１００％変調期間のクロック周波数が維持されてしまうといった問題があった。
【０００５】
特許文献１にあっては、搬送波の１００％変調期間を検出すると充放電動作を停止することで、クロック周波数を維持する点が記載されている。
しかし、特許文献１にあっては、上述したように搬送波の１００％変調期間に移行する直前に波形乱れが起こる場合について説明されていなかった。このため、特許文献１にあっては、搬送波が正常状態にある期間から１００％変調期間に移行する過程で搬送波に波形乱れが起こった場合に、１００％変調期間に移行する過程での相異したクロック周波数状態が１００％変調期間中において維持されてしまうという問題は解消できていない。
本発明は、上記に鑑みてなされたもので、その目的としては、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の発明は、上記課題を解決するため、振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、前記搬送波からクロック信号を抽出する受信回路と、前記クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、前記ＰＬＬ回路は、前記内部クロック信号を分周して帰還信号を生成する分周回路と、前記クロック信号と前記帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成する位相比較回路と、前記第１アップ信号及び前記第１ダウン信号に遅延時間を付与した第２アップ信号及び第２ダウン信号を生成する遅延回路と、前記第２アップ信号及び前記第２ダウン信号に応じて充放電電流を生成するチャージポンプ回路と、前記充放電電流に応じて平滑化された制御電圧に変換するループフィルタ回路と、前記制御電圧に応じた周波数の前記内部クロック信号を発振する電圧制御発振回路と、前記搬送波の振幅を監視して前記振幅が所定の閾値以下に減少した場合に検出信号を生成する振幅監視回路と、を備え、前記チャージポンプ回路は、前記検出信号が生成された場合に、前記第２アップ信号及び第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の背景技術に係る近接通信システム（ＮＦＣシステム）の概要の一例を示すブロック図である。
【図２】一般的なＰＬＬ回路の一例を示すブロック図である。
【図３】チャージポンプ回路及びループフィルタ回路の一例を示す回路図である。
【図４】ＰＬＬ回路の内部で生成される帰還信号をリファレンスクロック信号と同期させる様子の一例を示すタイミングチャートである。
【図５】ＡＳＫ１００％変調方式の搬送波波形を示すタイミングチャートである。
【図６】ＡＳＫ１００％変調により搬送波が、理想の正弦波の形のまま振幅だけが減衰していった場合でのＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図７】ＡＳＫ１００％変調により搬送波の振幅が減衰していく際、理想の正弦波に対して、搬送波の波形に乱れが起こった場合でのＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図８】本発明の第１実施形態に係るＰＬＬ回路の一例を示すブロック図である。
【図９】図８に示す遅延回路及びチャージポンプ回路の一例を示す回路図である。
【図１０】図８に示すＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図１１】本発明の第２実施形態に係る遅延回路の一例を示すブロック図である。
【図１２】本発明の第３実施形態に係る遅延回路の一例を示すブロック図である。
【図１３】本発明の第４実施形態に係るＰＬＬ回路の一例を示すブロック図である。
【図１４】図１３に示すＰＬＬ回路の動作の一例を示すタイミングチャートである。
【図１５】本発明の第５実施形態に係る位相監視回路の一例を示すブロック図である。
【図１６】図１５に示す位相監視回路の動作の一例を示すタイミングチャートである。
【図１７】本発明の第６実施形態に係る位相監視回路の一例を示すブロック図である。
【図１８】図１７に示す位相監視回路の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明を図面に示した実施の形態により詳細に説明する。
本発明は、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持するために、以下の構成を有する。
すなわち、本発明の半導体装置は、振幅変調された搬送波をアンテナから入力して受信信号を復調するとともに、搬送波からクロック信号を抽出する受信回路と、クロック信号を入力して内部クロック信号と同期させる制御を行うＰＬＬ回路と、を備え、ＰＬＬ回路は、内部クロック信号を分周して帰還信号を生成する分周回路と、クロック信号と帰還信号との間の位相差を表す第１アップ信号及び第１ダウン信号を生成する位相比較回路と、第１アップ信号及び第１ダウン信号に遅延時間を付与した第２アップ信号及び第２ダウン信号を生成する遅延回路と、第２アップ信号及び第２ダウン信号に応じて充放電電流を生成するチャージポンプ回路と、充放電電流に応じて平滑化された制御電圧に変換するループフィルタ回路と、制御電圧に応じた周波数の内部クロック信号を発振する電圧制御発振回路と、搬送波の振幅を監視して振幅が所定の閾値以下に減少した場合に検出信号を生成する振幅監視回路と、を備え、チャージポンプ回路は、検出信号が生成された場合に、第２アップ信号及び第２ダウン信号に応じた充放電電流を生成する動作を停止することを特徴とする。
以上の構成を備えることにより、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
【００１０】
＜第１実施形態＞
本発明の第１実施形態に係る近接通信システムについて説明する。
図１は、本発明の背景技術に係る近接通信システム（ＮＦＣシステム）の概要の一例を示すブロック図である。
ＮＦＣシステムは、カード１（ＣＡＲＤ）と、リーダライタ２（ＲＷ）と、ホスト装置３（ＨＳＴ）と、を備えている。
リーダライタ２（ＲＷ）は、ホスト装置３（ＨＳＴ）に接続される。
ホスト装置３は、リーダライタ２にリクエスト（ＲＥＱ）信号を送信し、リーダライタ２からリクエスト（ＲＥＱ）信号に対応するレスポンス（ＲＳＰ）信号を受信する。
リーダライタ２（ＲＷ）は、アンテナ２１と、コントローラ２０（ＣＯＮＴ）と、を備えている。リーダライタ２（ＲＷ）は、ホスト装置３から受信したリクエスト（ＲＥＱ）信号に基づいて、カード１（ＣＡＲＤ）に記憶されているデータを無線通信によってリードライトするとともに、カード１（ＣＡＲＤ）から取得したデータをホスト装置３に送信する。
【００１１】
カード１（ＣＡＲＤ）は、アンテナ１０と、チップ１５（ＣＨＩＰ）と、を備えている。
アンテナ１０は、ループ状のコイルにより構成されており、このコイルに流れる高周波電流が変化することで、電磁波を放射する。また、アンテナ１０としてコイルを通る磁束が変化することで、アンテナ１０に高周波電流が流れ、受信回路１１（ＲＸ）に供給される。
カード１（ＣＡＲＤ）に備えられたチップ１５（ＣＨＩＰ）は、本発明に係る半導体装置の一例であり、受信回路１１（ＲＸ）と、ＰＬＬ回路１２（ＰＬＬ）と、送信回路１３（ＴＸ）と、を備えている。なお、この半導体装置は、単結晶シリコン等の１個の半導体基板に相補型ＭＯＳ集積回路製造技術等を用いて形成される。
受信回路１１（ＲＸ）は、振幅変調された搬送波をループ状のアンテナ１０から受信し、アンテナ１０に流れる電流を受信し、受信信号を復調してロジック回路１４（ＬＧＣ）に供給すると共に、受信した搬送波からクロック信号を抽出する。抽出されたクロック信号をリファレンスクロック信号ＣＬＫＲＥＦと称する。
ロジック回路１４（ＬＧＣ）は、受信回路１１から供給される復調信号ＲＸＤをデータ処理し、リーダライタ等の装置に送信すべきデータをエンコードし、変調制御信号ＴＸＤを生成する。
【００１２】
送信回路１３（ＴＸ）は、外部からアンテナ１０を見たときのインピーダンスを、ロジック回路１４（ＬＧＣ）からの変調制御信号ＴＸＤに従って変化させる。リーダライタ２（ＲＷ）搬送波としての電磁波を出力することにより、アンテナ１０の周囲に高周波による磁界が形成されている場合、アンテナ１０としてのコイルのインピーダンスが変化することにより、アンテナ１０の周囲の磁界が変化する。これにより、リーダライタ２（ＲＷ）が出力している電磁波としての搬送波が、変調制御信号ＴＸＤに従って変調され、ロジック回路１４（ＬＧＣ）で生成された送信データが、電磁波を出力しているリーダライタ２（ＲＷ）に送信される。
ＰＬＬ回路１２は、受信回路１１からリファレンスクロック信号ＣＬＫＲＥＦを入力し、内部クロック信号ＣＬＫＰＬＬを生成し、内部クロック信号ＣＬＫＰＬＬをロジック回路１４や送信回路１３に出力する。この際に、ＰＬＬ回路１２は、内部クロック信号ＣＬＫＰＬＬをリファレンスクロック信号ＣＬＫＲＥＦに同期させる制御を行い、ロジック回路１４や送信回路１３に内部クロック信号ＣＬＫＰＬＬを出力する。
【００１３】
図２は、一般的なＰＬＬ回路１２の一例を示すブロック図である。
ＰＬＬ回路１２は、位相比較回路１００（ＰＤ）と、位相差を充放電するチャージポンプ回路１０１（ＣＰ）と、ループフィルタ回路１０２（ＬＦ）と、電圧制御発振回路１０３（ＶＣＯ）と、分周回路１０４（ＤＩＶ）と、を備えている。
位相比較回路１００（ＰＤ）は、受信回路１１（ＲＸ）により抽出されたクロック信号ＣＬＫＲＥＦと、分周回路１０４（ＤＩＶ）から生成される帰還信号ＣＬＫＦＢとを入力する。
位相比較回路１００（ＰＤ）は、クロック信号ＣＬＫＲＥＦに対して、帰還信号ＣＬＫＦＢを任意に遅らせた信号ＣＬＫＦＢＳの立ち上がり、または立下りを比較する。そして、位相比較回路１００（ＰＤ）は、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号（ＵＰ）（第１アップ信号）及びダウン信号（ＤＮ）（第１ダウン信号）を生成する。
【００１４】
チャージポンプ回路１０１（ＣＰ）は、アップ信号（ＵＰ）及びダウン信号（ＤＮ）に応じた充放電電流ＣＰＣＲＴをループフィルタ回路１０２（ＬＦ）に供給して流す。
ループフィルタ回路１０２（ＬＦ）は、チャージポンプ回路１０１（ＣＰ）から供給される電圧を平滑化し、平滑化された電圧を制御電圧ＶＣＮＴとして電圧制御発振回路１０３（ＶＣＯ）に出力する。
電圧制御発振回路１０３（ＶＣＯ）は、入力される制御電圧ＶＣＮＴに応じた周波数のクロック信号を発振して出力する。
分周回路１０４（ＤＩＶ）は、電圧制御発振回路１０３（ＶＣＯ）から生成される内部クロック信号ＣＬＫＰＬＬを１／Ｎ分周して帰還信号ＣＬＫＦＢを生成する。なお、分周回路１０４（ＤＩＶ）の分周比は１／Ｎ（Ｎは正の整数）とする。
【００１５】
図３は、チャージポンプ回路１０１（ＣＰ）及びループフィルタ回路１０２（ＬＦ）の一例を示す回路図である。
チャージポンプ回路１０１（ＣＰ）は、スイッチＳＷＵＰ、ＳＷＤＮを有するプッシュプル回路により構成され、アップ信号（ＵＰ）及びダウン信号（ＤＮ）に応じた充放電電流ＣＰＣＲＴを生成してループフィルタ回路１０２（ＬＦ）に供給する。
すなわち、チャージポンプ回路１０１（ＣＰ）は、アップ信号（ＵＰ）に応じてスイッチＳＷＵＰを閉結状態に設定し、電源から定電流で出力点Ｐを介してループフィルタ１０２（ＬＦ）に設けられたコンデンサＣ１、Ｃ２を充電する。また、チャージポンプ回路１０１は、ダウン信号（ＤＮ）に応じてスイッチＳＷＤＮを閉結状態に設定し、ループフィルタ回路１０２（ＬＦ）に設けられたコンデンサＣ１、Ｃ２から出力点Ｐを介して定電流でＧＮＤへ放電される。
【００１６】
ループフィルタ回路１０２（ＬＦ）は、抵抗Ｒ１、コンデンサＣ１、Ｃ２を備えている。ループフィルタ回路１０２（ＬＦ）は、チャージポンプ回路１０１（ＣＰ）により生成された充放電電流ＣＰＣＲＴを抵抗Ｒ１を介してコンデンサＣ１に流し、同時に、コンデンサＣ２に流すことで充放電電流ＣＰＣＲＴに応じた平滑化された電圧に変換する。ループフィルタ回路１０２（ＬＦ）は、抵抗Ｒ１、コンデンサＣ１、Ｃ２によって平滑化された電圧を制御電圧ＶＣＮＴとして電圧制御発振回路１０３（ＶＣＯ）に出力する。
電圧制御発振回路１０３（ＶＣＯ）は、ループフィルタ回路１０２（ＬＦ）から入力される制御電圧ＶＣＮＴの電位に応じた周波数のクロック信号を発振して内部クロック信号ＣＬＫＰＬＬを生成する。すなわち、電圧制御発振回路１０３（ＶＣＯ）は、制御電圧ＶＣＮＴの電位が高くなると、内部クロック信号ＣＬＫＰＬＬの周波数が高くなり、制御電圧ＶＣＮＴの電位が低くなると、内部クロック信号ＣＬＫＰＬＬの周波数は低くなる。
【００１７】
図４は、ＰＬＬ回路１２の内部で生成される帰還信号ＣＬＫＦＢをリファレンスクロック信号ＣＬＫＲＥＦと同期させる様子の一例を示すタイミングチャートである。
位相比較回路１００（ＰＤ）は、受信回路１１（ＲＸ）が搬送波ＣＲＲから抽出したリファレンスクロック信号ＣＬＫＲＥＦの立下りと、帰還信号ＣＬＫＦＢの立下りと、帰還信号ＣＬＫＦＢから位相を遅らせた帰還信号ＣＬＫＦＢＳの立下りと、を比較する。
時刻ｔ１５に示すように、リファレンスクロック信号ＣＬＫＲＥＦの立下りの方が、帰還信号ＣＬＫＦＢの立下りよりも早い場合、アップ信号ＵＰがダウン信号ＤＮよりも長く生成される。
位相比較回路１００（ＰＤ）からチャージポンプ回路１０１（ＣＰ）に入力されるアップ信号ＵＰがダウン信号ＤＮよりも長くなる場合、電圧制御発振回路１０３（ＶＣＯ）の制御電圧ＶＣＮＴが高くなり、内部クロック信号ＣＬＫＰＬＬの周波数が高くなる。
【００１８】
一方、時刻ｔ１３に示すように、リファレンスクロック信号ＣＬＫＲＥＦの立下りの方が、帰還信号ＣＬＫＦＢの立下りよりも遅い場合、ダウン信号ＤＮがアップ信号ＵＰよりも長く生成される。
位相比較回路１００（ＰＤ）からチャージポンプ１０１（ＣＰ）に出力されるダウン信号ＤＮがアップ信号ＵＰよりも長くなる場合、電圧制御発振回路１０３（ＶＣＯ）の制御電圧ＶＣＮＴが低くなり、内部クロック信号ＣＬＫＰＬＬの周波数が低くなる。
ＰＬＬ回路１２は、このような帰還制御によって、リファレンスクロック信号ＣＬＫＲＥＦと内部クロック信号ＣＬＫＰＬＬとを同期させる。
【００１９】
図５は、ＡＳＫ１００％変調方式の搬送波波形を示すタイミングチャートである。
ＡＳＫ１００％変調方式では、図５に示す時刻ｔ２１〜ｔ２２の期間である１００％変調期間、搬送波ＣＲＲが消失しており、その期間リファレンスクロック信号ＣＬＫＲＥＦは抽出できない。
【００２０】
図６は、ＡＳＫ１００％変調により搬送波ＣＲＲが、理想の正弦波の形のまま振幅だけが減衰していった場合でのＰＬＬ回路１２の動作の一例を示すタイミングチャートである。
ＡＳＫ１００％変調期間に移行する際に、搬送波ＣＲＲが、理想の正弦波の形のまま振幅だけが減衰していく場合、受信回路１１（ＲＸ）がクロック信号を抽出できる振幅以上である状態では、無変調時と同様のクロック幅で抽出される。受信回路１１（ＲＸ）は、リファレンスクロック信号ＣＬＫＲＥＦを生成する。
このため、位相比較回路１００（ＰＤ）からチャージポンプ１０１（ＣＰ）に出力される位相差の信号であるアップ信号ＵＰ及びダウン信号ＤＮも無変調時と同様の信号幅となる。従って、１００％変調期間中（ｔ３７〜）、電圧制御発振回路１０３（ＶＣＯ）では１００％変調期間の直前の周波数が維持される。
【００２１】
図７は、ＡＳＫ１００％変調により搬送波ＣＲＲの振幅が減衰していく際、理想の正弦波（図６）に対して、搬送波ＣＲＲの波形に乱れが起こった場合でのＰＬＬ回路１２の動作の一例を示すタイミングチャートである。
ＡＳＫ１００％変調期間（ｔ４７〜）に入る前の時刻において、実際の搬送波ＣＲＲは、理想の正弦波の形のまま振幅だけが減衰してはいかず、時刻ｔ４３〜ｔ４７に示すように、波形が乱れる場合がある。
リファレンスクロック信号ＣＬＫＲＥＦは、基本的に搬送波ＣＲＲの振幅レベルの１／２を基準に２値化して抽出される。このため、搬送波ＣＲＲの波形が乱れた状態では、リファレンスクロック信号ＣＬＫＲＥＦは、立ち上がりや立下りが無変調時よりも早くなったり、遅くなったりしてしまう場合がある。
【００２２】
図７に示す例では、搬送波ＣＲＲの波形が乱れたことにより、立下りが遅くなった場合を示している。
位相比較回路１００（ＰＤ）では、そのリファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢの立下りを比較するため、時刻ｔ４５や時刻ｔ４７に示すように、アップ信号ＵＰが無変調時（例えば、時刻ｔ４１やｔ４３）よりも短くなる。
時刻ｔ４５や時刻ｔ４７の直前では、無変調時よりも短くなったアップ信号ＵＰと、無変調時とほぼ同じ幅のダウン信号ＤＮとが、位相比較回路１００（ＰＤ）からチャージポンプ回路１０１（ＣＰ）に出力される。このため、チャージポンプ回路１０１（ＣＰ）では、アップ信号ＵＰよりも相対的にダウン信号ＤＮの方の信号幅が長くなる。
【００２３】
その結果、時刻ｔ４５や時刻ｔ４７の直前では、電圧制御発振回路１０３（ＶＣＯ）の制御電圧ＶＣＮＴは、例えば時刻ｔ４１や時刻ｔ４３における電圧よりも低い電圧になる。
さらにその後、時刻ｔ４８以降では、搬送波ＣＲＲの振幅が減衰して小さくなり、受信回路１１（ＲＸ）がリファレンスクロック信号ＣＬＫＲＥＦを抽出できなくなり、リファレンスクロック信号ＣＬＫＲＥＦが消失（時刻ｔ４８以降）する。このため、位相比較回路１００（ＰＤ）から出力されていたアップ信号ＵＰ及びダウン信号ＤＮも消失し、チャージポンプ１０１（ＣＰ）への充放電が行われなくなる。
この結果、時刻ｔ４８以降では、ＰＬＬ回路１２から生成される内部クロック信号ＣＬＫＰＬＬの周波数は、ｔ４３時点での周波数よりも低下した周波数が維持される。すなわち、ＰＬＬ回路１２から生成される内部クロック信号ＣＬＫＰＬＬは、リファレンスクロック信号ＣＬＫＲＥＦと同期できていない状態となる。
このため、タグ内部のデータ処理を継続することができなくなる。
そこで、本実施形態では、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持するための構成について説明する。
【００２４】
図８は本発明の第１実施形態に係るＰＬＬ回路１２０の一例を示すブロック図である。
第１実施形態では、カード１（ＣＡＲＤ）１は図１及び図２に示すＰＬＬ回路１２に代わって、図８に示すＰＬＬ回路１２０を備えている。
図８に示すＰＬＬ回路１２０は、位相比較回路１００（ＰＤ）と、遅延回路１０６（ＤＬＹ）、チャージポンプ回路１０１（ＣＰ）と、ループフィルタ回路１０２（ＬＦ）と、電圧制御発振回路１０３（ＶＣＯ）と、分周回路１０４（ＤＩＶ）と、振幅監視回路１０５（ＶＤＥＴ）と、を備えている。なお、図８に示す符号のうち、図２に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
第１実施形態では、位相比較回路１００（ＰＤ）とチャージポンプ回路１０１（ＣＰ）との間に遅延回路１０６（ＤＬＹ）を備え、かつ、搬送波ＣＲＲの振幅の減少を検出する振幅監視回路１０５（ＶＤＥＴ）を備える。
【００２５】
振幅監視回路１０５（ＶＤＥＴ）は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある振幅減衰期間を対象とする。
ここで、振幅減衰期間とは、搬送波の振幅が正常状態にある期間から１００％変調期間に移行する過程において、搬送波の振幅が正常状態から減衰した振幅状態に移行し、さらに振幅がゼロになって１００％変調期間に移行するまでの搬送波の振幅が減衰する期間をいう。
振幅監視回路１０５（ＶＤＥＴ）は、搬送波ＣＲＲの振幅が任意に設定した閾値であるスレッシュ電圧ＶＤＥＴＣＰ（図９）以下になった場合に、ローレベルの検出信号ＣＰＥＮをチャージポンプ回路１０１（ＣＰ）に出力する。
位相比較回路１００（ＰＤ）は、リファレンスクロック信号ＣＬＫＲＥＦの立下りと、帰還信号ＣＬＫＦＢの立下りとを比較し、抽出された第１信号であるアップ信号ＵＰ及びダウン信号ＤＮを遅延回路１０６（ＤＬＹ）に出力する。
遅延回路１０６（ＤＬＹ）は、入力されたアップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップセカンド信号ＵＰＳ（第２アップ信号）及びダウンセカンド信号ＤＮＳ（第２ダウン信号）をチャージポンプ回路１０１（ＣＰ）に出力する。
【００２６】
チャージポンプ回路１０１（ＣＰ）は、プッシュプル回路により構成され、アップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳに応じた充放電電流ＣＰＣＲＴを生成してループフィルタ回路１０２（ＬＦ）に供給する。
また、チャージポンプ回路１０１（ＣＰ）は、振幅監視回路１０５（ＶＤＥＴ）からの検出信号ＣＰＥＮを受け付けた場合に、位相差に応じたアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳに応じた充放電電流に変換する動作を停止する。この結果、チャージポンプ回路１０１（ＣＰ）は、検出信号ＣＰＥＮがローレベルになる振幅減衰期間（搬送波ＣＲＲの振幅が閾値以下）では、スイッチＳＷＵＰ、ＳＷＤＮが開放状態となり、すなわち、出力点Ｐへの充放電電流がない状態となる。
従って、ループフィルタ回路１０２（ＬＦ）は、振幅減衰期間において、検出信号ＣＰＥＮがハイレベルになっていた振幅正常期間（搬送波ＣＲＲの振幅が閾値以上）での制御電圧ＶＣＮＴを維持する。この結果、電圧制御発振回路１０３（ＶＣＯ）は、入力される制御電圧ＶＣＮＴに応じた周波数のクロック信号を発振して出力するので、振幅正常期間にあるときの周波数のクロック信号を維持することができる。
ここで、振幅正常期間とは、搬送波の振幅が所定の基準値以上の状態が継続している期間をいう。
【００２７】
図９は、図８に示す遅延回路１０６（ＤＬＹ）及びチャージポンプ回路１０１（ＣＰ）の一例を示す回路図である。
遅延回路１０６（ＤＬＹ）から生成されたアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳはチャージポンプ回路１０１（ＣＰ）に出力される。
チャージポンプ回路１０１（ＣＰ）は、図３に示す構成に加えて、例えばアナログスイッチにより構成されたスイッチＳＷ１、ＳＷ２を備えている。
スイッチＳＷ１は、一方の接点が遅延回路１０６（ＤＬＹ）のアップセカンド信号ＵＰＳを出力する端子に接続され、他方の接点がスイッチＳＷＵＰの制御端子に接続されている。
スイッチＳＷ２は、一方の接点が遅延回路１０６（ＤＬＹ）のダウンセカンド信号ＤＮＳを出力する端子に接続され、他方の接点がスイッチＳＷＤＮの制御端子に接続されている。
スイッチＳＷ１、ＳＷ２の夫々の制御端子は共通接続され、振幅監視回路１０５（ＶＤＥＴ）の検出信号ＣＰＥＮを出力する端子に接続されている。
【００２８】
振幅監視回路１０５（ＶＤＥＴ）が検出信号ＣＰＥＮを出力していない（ハイレベル）場合に、スイッチＳＷ１が閉結状態になっているので、スイッチＳＷ１を通過したアップセカンド信号ＵＰＳはスイッチＳＷＵＰの制御端子に入力される。
同様に、振幅監視回路１０５（ＶＤＥＴ）が検出信号ＣＰＥＮを出力していない（ハイレベル）場合に、スイッチＳＷ２が閉結状態になっているので、スイッチＳＷ２を通過したダウンセカンド信号ＤＮＳはスイッチＳＷＤＮの制御端子に入力される。
一方、振幅監視回路１０５（ＶＤＥＴ）からの検出信号ＣＰＥＮ（ローレベル）を受け付けた場合に、スイッチＳＷ１、ＳＷ２が開放状態に切り替わるので、スイッチＳＷＵＰ、ＳＷＤＮが開放状態に切り替わる。
この結果、チャージポンプ回路１０１（ＣＰ）は、検出信号ＣＰＥＮがローレベルになる振幅減衰期間（搬送波ＣＲＲの振幅が閾値以下）では、スイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが夫々に開放状態となり、出力点Ｐへの充放電電流がない状態となる。
【００２９】
図１０は図８に示すＰＬＬ回路１２０の動作の一例を示すタイミングチャートである。
遅延回路１０６（ＤＬＹ）は、アップ信号ＵＰ及びダウン信号ＤＮを入力し、それらの信号に夫々に遅延時間ｔｄを付与したアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳをチャージポンプ回路１０１（ＣＰ）に出力する。
時刻ｔ５５において、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異して異なった場合に、その遅延信号であるアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳがチャージポンプ回路１０１（ＣＰ）に時刻ｔ５６〜ｔ５７に入力される。
一方、振幅監視回路１０５（ＶＤＥＴ）は、搬送波ＣＲＲの振幅がスレッシュ電圧ＶＤＥＴＣＰ以下になったこと時刻ｔ５４１において検出して検出信号ＣＰＥＮ（ローレベル）をチャージポンプ回路１０１（ＣＰ）に出力する。
すなわち、時刻ｔ５６〜ｔ５７にアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳがチャージポンプ回路１０１（ＣＰ）に入力される以前の時刻ｔ５４１において、検出信号ＣＰＥＮ（ローレベル）がチャージポンプ回路１０１（ＣＰ）に入力される。
【００３０】
この結果、チャージポンプ回路１０１（ＣＰ）では、振幅減衰期間となる時刻ｔ５４１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電動作が停止する。
本実施形態においては、１００％変調期間（ｔ５７〜）に移行する前の時刻（ｔ５３〜ｔ５７）において、搬送波ＣＲＲの波形乱れに起因して、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異して異なった場合を想定する。
検出信号ＣＰＥＮ（時刻ｔ５４１）がハイレベルからローレベルに切り替わることによってチャージポンプ回路１０１（ＣＰ）の充放電動作を停止させる。
【００３１】
本実施形態によれば、図１０に示すように、振幅正常期間（ｔ５０〜ｔ５４１）において、検出信号ＣＰＥＮ（時刻ｔ５４１）がハイレベル状態にあった時のアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳが遅延回路１０６（ＤＬＹ）からチャージポンプ回路１０１（ＣＰ）に入力される。
チャージポンプ回路１０１（ＣＰ）では、振幅減衰期間となる時刻ｔ５４１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電動作が停止する。
このため、ループフィルタ回路１０２（ＬＦ）は、振幅減衰期間（ｔ５４１〜）において、検出信号ＣＰＥＮがハイレベルになっていた振幅正常期間（搬送波ＣＲＲの振幅が閾値以上）での制御電圧ＶＣＮＴを維持する。この結果、電圧制御発振回路１０３（ＶＣＯ）は、入力される制御電圧ＶＣＮＴに応じた周波数のクロック信号を発振して生成するので、１００％変調期間（ｔ５７〜）中において、振幅正常期間（ｔ５０〜ｔ５４１）にあるときの周波数のクロック信号を維持することができる。
【００３２】
＜変形例＞
上述した構成に代わって、振幅監視回路１０５（ＶＤＥＴ）は、アンテナ１０から入力される搬送波ＣＲＲの包絡線を検波して、検波信号を積分してエンベロープ波形を生成してもよい。そして、振幅監視回路１０５（ＶＤＥＴ）は、エンベロープ波形のレベルが基準値以下になるか否かを判定することにより、検出信号ＣＰＥＮを生成するように構成してもよい。
また、アンテナ１０から入力される搬送波ＣＲＲをＡ／Ｄコンバータによりデジタルデータに変換しておき、搬送波ＣＲＲのデータ値が基準値以下になるか否かを判定することにより、検出信号ＣＰＥＮを生成するように構成してもよい。
さらに、位相比較回路１００（ＰＤ）には、リファレンスクロック信号ＣＬＫＲＥＦ及び帰還信号ＣＬＫＦＢが入力される。この位相比較回路１００（ＰＤ）に代わって、位相周波数比較器を備えてもよい。位相周波数比較器は、リファレンスクロック信号ＣＬＫＲＥＦ及び帰還信号ＣＬＫＦＢの立ち上りエッジの差をアップ差信号として、立下りエッジの差をダウン差信号として生成するように構成してもよい。
また、位相比較回路１００（ＰＤ）では、リファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの立下りを比較することで両者の位相差を検出した。このような構成に代わって、位相比較回路１００（ＰＤ）は、リファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの立ち上りを比較することで両者の位相差を検出してもよい。
【００３３】
＜第２実施形態＞
図１１は、本発明の第２実施形態に係る遅延回路１０６（ＤＬＹ）の一例を示すブロック図である。
位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが遅延回路１０６（ＤＬＹ）に入力される。
遅延回路１０６（ＤＬＹ）は、１個が遅延時間Δｔを有するインバータ回路をｎ個（ｎ：偶数）直列に接続しておく。ここで、インバータ回路Ｉ１の入力端子からインバータ回路Ｉｎの出力端子までに発生する遅延時間をｔｄ＝ｎ×Δｔとし、この遅延時間ｔｄを図１０に示す遅延時間ｔｄと一致させるように設定する。
本実施形態では、位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが遅延回路１０６（ＤＬＹ）に入力される。遅延回路１０６（ＤＬＹ）に対して、複数のインバータ回路Ｉ１〜Ｉｎを直列接続した構成を遅延回路１０６に適用することで、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳをチャージポンプ回路１０１（ＣＰ）に出力することができる。
【００３４】
＜第３実施形態＞
図１２は、本発明の第３実施形態に係る遅延回路１０６（ＤＬＹ）の一例を示すブロック図である。
位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが遅延回路１０６（ＤＬＹ）に入力される。
遅延回路１０６（ＤＬＹ）は、一次のＣＲローパスフィルタとインバータ回路とを接続した組をｎ組直列接続するように構成されている。遅延回路１０６（ＤＬＹ）は、各インバータ回路同士の間に１次ローパスフィルタを介在させた構成である。
一次のＣＲローパスフィルタは、入力信号を抵抗Ｒ１１を介してインバータ回路Ｉ１に入力する際に、抵抗Ｒ１１とインバータ回路Ｉ１との接続点をコンデンサＣ１１によりＧＮＤに接地する。これにより、抵抗Ｒ１１とコンデンサＣ１１による時定数τに対して自然対数の関数により求められる遅延時間ｔτを付与する。
これに加えて、インバータ回路Ｉ１は遅延時間Δｔを有するので、遅延回路１０６（ＤＬＹ）は遅延時間ｔｄ＝ｎ（ｔτ＋Δｔ）を入力信号に付与することができる。この遅延時間ｔｄを図１０に示す遅延時間ｔｄと一致させるように設定する。
なお、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が細い場合、ｎ段の１次ローパスフィルタによって信号が消失してしまう可能性がある。このため、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅を大きく設計することで解消してもよい。また、１次ローパスフィルタとインバータ回路の組をｎ段直列接続しても信号が消失しないように１次ローパスフィルタの時定数τを設計すればよい。
本実施形態では、位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが遅延回路１０６（ＤＬＹ）に入力される。遅延回路１０６（ＤＬＹ）は、複数のインバータ回路Ｉ１〜Ｉｎを直列接続しておき、各インバータ回路同士の間に１次ローパスフィルタ（Ｒ１１、Ｃ１１）を介在させた構成を遅延回路１０６に適用することで、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳをチャージポンプ回路１０１（ＣＰ）に出力することができる。
【００３５】
＜第４実施形態＞
図１３は本発明の第４実施形態に係るＰＬＬ回路１３０の一例を示すブロック図である。
第４実施形態では、カード１（ＣＡＲＤ）１は図１及び図２に示すＰＬＬ回路１２に代わって、図１３に示すＰＬＬ回路１３０を備えている。
図１３に示すＰＬＬ回路１３０は、位相比較回路１００（ＰＤ）と、遅延回路１０６（ＤＬＹ）、チャージポンプ回路１０１（ＣＰ）と、ループフィルタ回路１０２（ＬＦ）と、電圧制御発振回路１０３（ＶＣＯ）と、分周回路１０４（ＤＩＶ）と、位相監視回路１０７（ＰＤＥＴ）と、を備えている。なお、図１２に示す符号のうち、図２に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
第４実施形態では、位相比較回路１００（ＰＤ）とチャージポンプ回路１０１（ＣＰ）との間に遅延回路１０６（ＤＬＹ）を備える。かつ、第４実施形態では、位相比較回路１００（ＰＤ）により抽出されるアップ信号ＵＰ及びダウン信号ＤＮのパルス幅を監視する位相監視回路１０７（ＰＤＥＴ）を備える。
【００３６】
位相監視回路１０７（ＰＤＥＴ）は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある位相異常期間を対象とする。
ここで、位相異常期間とは、搬送波のサイクル毎のゼロクロス位相が前回の位相と相異しているサイクル期間をいう。
位相比較回路１００（ＰＤ）は、リファレンスクロック信号ＣＬＫＲＥＦの立下りと、帰還信号ＣＬＫＦＢの立下りとを比較し、抽出された第１信号であるアップ信号ＵＰ及びダウン信号ＤＮを遅延回路１０６（ＤＬＹ）に出力する。
遅延回路１０６（ＤＬＹ）は、入力されたアップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳをチャージポンプ回路１０１（ＣＰ）に出力する。
位相監視回路１０７（ＰＤＥＴ）は、アップ信号ＵＰと第１ダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを出力する。
位相監視回路１０７（ＰＤＥＴ）は、アップ信号ＵＰ又はダウン信号ＤＮが任意に設定したパルス幅の範囲を超えた場合に、ローレベルの検出信号ＣＰＥＮをチャージポンプ回路１０１（ＣＰ）に出力する。
なお、位相監視回路１０７（ＰＤＥＴ）は、アップ信号ＵＰ又はダウン信号ＤＮが任意に設定したパルス幅の範囲以内である場合には、搬送波ＣＲＲの位相が相異していないため、位相正常期間として扱い、位相監視回路１０７（ＰＤＥＴ）はハイレベルの出力を維持する。
【００３７】
一方、位相監視回路１０７（ＰＤＥＴ）は、搬送波ＣＲＲの位相が相異したことに起因して、アップ信号ＵＰ又はダウン信号ＤＮが任意に設定したパルス幅の範囲を超えた場合に、位相異常期間に移行したこととしてローレベルの検出信号ＣＰＥＮを生成する。
チャージポンプ回路１０１（ＣＰ）は、プッシュプル回路により構成され、アップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳに応じた充放電電流ＣＰＣＲＴを生成してループフィルタ回路１０２（ＬＦ）に供給する。
また、チャージポンプ回路１０１（ＣＰ）は、位相監視回路１０７（ＰＤＥＴ）からの検出信号ＣＰＥＮを受け付けた場合に、位相差に応じたアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳに応じた充放電電流に変換する動作を停止する。この結果、チャージポンプ回路１０１（ＣＰ）は、検出信号ＣＰＥＮがローレベルになる位相異常期間（搬送波ＣＲＲの位相が相異している期間）では、スイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、すなわち、出力点Ｐへの充放電電流がない状態となる。
【００３８】
図１４は図１３に示すＰＬＬ回路１３０の動作の一例を示すタイミングチャートである。
アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異した場合（時刻ｔ６５）に、その遅延信号（遅延時間ｔｄ）であるアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳがチャージポンプ回路１０１（ＣＰ）に時刻ｔ６５〜ｔ６７に入力される。
一方、位相監視回路１０７（ＰＤＥＴ）は、アップ信号ＵＰ又はダウン信号ＤＮが任意に設定したパルス幅の範囲を超えた場合（時刻ｔ６５）に、ローレベルの検出信号ＣＰＥＮをチャージポンプ回路１０１（ＣＰ）に出力する。
すなわち、時刻ｔ６６〜ｔ６７にアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳがチャージポンプ回路１０１（ＣＰ）に入力される以前の時刻ｔ６５１において、検出信号ＣＰＥＮ（ローレベル）がチャージポンプ回路１０１（ＣＰ）に入力される。
【００３９】
この結果、チャージポンプ回路１０１（ＣＰ）では、位相異常期間となる時刻ｔ５４１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電が停止する。
本実施形態においては、１００％変調期間（ｔ６７〜）に移行する前の時刻（ｔ６５〜ｔ６７）において、搬送波ＣＲＲの波形乱れに起因して、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異して異なった場合を想定する。
検出信号ＣＰＥＮ（時刻ｔ６５１）がハイレベルからローレベルに切り替わることによってチャージポンプ回路１０１（ＣＰ）の充放電動作を停止させる。
【００４０】
本実施形態によれば、図１４に示すように、位相正常期間（ｔ６０〜ｔ６５１）において、検出信号ＣＰＥＮ（時刻ｔ６５１）がハイレベル状態にあった時のアップセカンド信号ＵＰＳ及びダウンセカンド信号ＤＮＳが遅延回路１０６（ＤＬＹ）からチャージポンプ回路１０１（ＣＰ）に入力される。
チャージポンプ回路１０１（ＣＰ）では、位相異常期間となる時刻ｔ６５１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電動作が停止する。
このため、ループフィルタ回路１０２（ＬＦ）は、位相異常期間（ｔ６５１〜）において、検出信号ＣＰＥＮがハイレベルになっていた位相正常期間での制御電圧ＶＣＮＴを維持する。この結果、電圧制御発振回路１０３（ＶＣＯ）は、入力される制御電圧ＶＣＮＴに応じた周波数のクロック信号を発振して生成するので、１００％変調期間（ｔ６７〜）中において、位相正常期間（ｔ６０〜ｔ６５１）にあるときの周波数のクロック信号を維持することができる。
【００４１】
＜変形例＞
位相比較回路１００（ＰＤ）は、リファレンスクロック信号ＣＬＫＲＥＦ及び帰還信号ＣＬＫＦＢが入力される。この位相比較回路１００（ＰＤ）に代わって、位相周波数比較器を備えてもよい。位相周波数比較器は、リファレンスクロック信号ＣＬＫＲＥＦ及び帰還信号ＣＬＫＦＢの立ち上りエッジの差をアップ差信号として、立下りエッジの差をダウン差信号として生成するように構成してもよい。
また、位相比較回路１００（ＰＤ）では、リファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの立下りを比較することで両者の位相差を検出した。このような構成に代わって、位相比較回路１００（ＰＤ）は、リファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの立ち上りを比較することで両者の位相差を検出してもよい。
【００４２】
＜第５実施形態＞
図１５は、本発明の第５実施形態に係る位相監視回路１０７（ＰＤＥＴ）の一例を示すブロック図である。
位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが位相監視回路１０７（ＰＤＥＴ）に入力される。
位相監視回路１０７（ＰＤＥＴ）は、排他的論理和演算回路ＸＯＲ１と、トランジスタＴＲ１と、コンデンサＣ２１と、抵抗Ｒ２１と、コンパレータＣＭＰ１と、を備えている。
排他的論理和演算回路ＸＯＲ１は、位相比較回路１００（ＰＤ）からのアップ信号ＵＰ及びダウン信号ＤＮを入力し、両信号に対して排他的論理和演算を行ってＵＤＸＯＲ信号（排他的論理和信号）をトランジスタＴＲ１のゲート端子に出力する。
トランジスタＴＲ１は、ドレイン端子とソース端子とが夫々にコンデンサＣ２１の両端が接続され、ドレイン端子が抵抗Ｒ２１を介して電源ＶＤＤに接続され、さらに、ソース端子がＧＮＤに接地されている。
トランジスタＴＲ１とコンデンサＣ２１及び抵抗Ｒ２１は、信号生成回路を構成し、排他的論理和信号のパルス幅に応じて充放電して電圧レベルを表す充放電信号を生成する。
【００４３】
トランジスタＴＲ１のゲート端子には、ＵＤＸＯＲ信号が入力されており、ＵＤＸＯＲ信号のパルス幅が細くＯＮ時間が短い場合（ｔ７０、ｔ７１）は、ドレイン端子から出力される充放電信号ＰＣＭＰは高電位状態を維持する。一方、ＵＤＸＯＲ信号のパルス幅で表されるＯＮ時間が長くなった場合（ｔ７２、ｔ７３）には、充放電信号ＰＣＭＰが低電位に下降するようにコンデンサＣ２１及び抵抗Ｒ２１の値による充放電時間を調整する。
コンパレータＣＭＰ１は、検出回路を構成し、充放電信号ＰＣＭＰの電位が任意に設定した閾値値Ｖｒｅｆ（基準電圧）よりも低下したことを検出すると、検出信号ＣＰＥＮ信号をハイレベルからローレベルに切り替えてチャージポンプ回路１０１（ＣＰ）に出力する。
【００４４】
図１６は図１５に示す位相監視回路１０７（ＰＤＥＴ）の動作の一例を示すタイミングチャートである。
搬送波ＣＲＲに波形乱れが起こっていない正常状態（時刻ｔ７０〜ｔ７２）では、排他的論理和演算回路ＸＯＲ１から生成されるＵＤＸＯＲ信号は細いパルス幅（例えば、クロック信号ＣＫＫＰＬＬの幅以下）であるため、充放電信号ＰＣＭＰは高電位状態を維持する。
一方、搬送波ＣＲＲに波形乱れ（ｔ７２、ｔ７３）があり、アップ信号ＵＰ又はダウン信号ＤＮが本来（正常状態）と異なるクロック幅で生成された場合、ＵＤＸＯＲ信号のクロック幅が長くなる。このため、トランジスタＴＲ１のＯＮ時間が長くなり充放電信号ＰＣＭＰ信号の電圧は下降する。
コンパレータＣＭＰ１は、充放電信号ＰＣＭＰの電位が任意に設定した電位値Ｖｒｅｆよりも低下したことを検出すると、検出信号ＣＰＥＮをハイレベルからローレベルに切り替え（ｔ７２１）、チャージポンプ回路１０１（ＣＰ）に出力する。
【００４５】
この結果、チャージポンプ回路１０１（ＣＰ）では、位相異常期間となる時刻ｔ７２１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電動作が停止する。
本実施形態によれば、１００％変調期間（ｔ７４〜）に移行する前の時刻（ｔ７２〜ｔ７３）において、搬送波ＣＲＲの波形乱れに起因して、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異して異なった場合を想定する。
検出信号ＣＰＥＮ（時刻ｔ７２１）がハイレベルからローレベルに切り替わることによってチャージポンプ回路１０１（ＣＰ）の充放電動作を停止させる。この結果、図１６に示すように、１００％変調期間（ｔ７４〜）中、位相正常期間（ｔ７０〜ｔ７２）にあるときの周波数のクロック信号を維持することができる。
【００４６】
＜第６実施形態＞
図１７は、本発明の第６実施形態に係る位相監視回路１０７（ＰＤＥＴ）の一例を示すブロック図である。
位相比較回路１００（ＰＤ）により抽出されたアップ信号ＵＰ及びダウン信号ＤＮが位相監視回路１０７（ＰＤＥＴ）に入力される。
位相監視回路１０７（ＰＤＥＴ）は、排他的論理和演算回路ＸＯＲ１と、カウンタ回路（ＣＮＴ）と、を備えている。
排他的論理和演算回路ＸＯＲ１は、位相比較回路１００（ＰＤ）からのアップ信号ＵＰ及びダウン信号ＤＮを入力し、両信号に対して排他的論理和演算を行ってＵＤＸＯＲ信号をカウンタ回路（ＣＮＴ）に出力する。
なお、ＵＤＸＯＲ信号は、当該信号のハイレベル幅が長くなるほど、リファレンスクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの位相が相異していることを表す。
【００４７】
カウンタ回路（ＣＮＴ）は、排他的論理和演算回路ＸＯＲ１からのＵＤＸＯＲ信号を入力し、ＵＤＸＯＲ信号がハイレベルである期間内において内部クロック信号ＣＬＫＰＬＬを第１カウンタＣＮＴ１でカウント（計数）してカウント値Ｄ１（計数値）を得る。
カウンタ回路（ＣＮＴ）は、カウント値Ｄ１がある設定値Ｄｒｅｆ１以上になった場合に、検出信号ＣＰＥＮをハイレベルからローレベルに切り替えてチャージポンプ回路１０１（ＣＰ）へ出力する。
カウンタ回路（ＣＮＴ）は、検出信号ＣＰＥＮが一旦ローレベルに切り替わった場合に、内部クロック信号ＣＬＫＰＬＬを第２カウンタＣＮＴ２でカウントしてカウント値Ｄ２を得る。
カウンタ回路（ＣＮＴ）は、カウント値Ｄ２がある設定値Ｄｒｅｆ２になるまでの期間において、検出信号ＣＰＥＮをローレベル状態のままホールドする。さらに、カウンタ回路（ＣＮＴ）は、カウント値Ｄ２が設定値Ｄｒｅｆ２＋１以上になった場合に、検出信号ＣＰＥＮをローレベル状態からハイレベル状態に切り替え、カウント値Ｄ１、Ｄ２を一旦クリアする。
【００４８】
図１８は図１７に示す位相監視回路１０７（ＰＤＥＴ）の動作の一例を示すタイミングチャートである。
搬送波ＣＲＲに波形乱れが起こっていない正常状態（時刻ｔ８０〜ｔ８２）では、排他的論理和演算回路ＸＯＲ１から生成されるＵＤＸＯＲ信号は細いパルス幅であるため、検出信号ＣＰＥＮはハイレベルを維持する。
一方、搬送波ＣＲＲに波形乱れ（ｔ８２、ｔ８３〜）があり、アップ信号ＵＰ又はダウン信号ＤＮが本来（正常状態）と異なるクロック幅で生成された場合、ＵＤＸＯＲ信号のクロック幅が長くなる。このため、カウンタ回路（ＣＮＴ）は、カウント値Ｄ１がある設定値Ｄｒｅｆ１以上になったので、検出信号ＣＰＥＮをハイレベルからローレベルに切り替え（ｔ８２１）、ローレベルの検出信号ＣＰＥＮをチャージポンプ回路１０１（ＣＰ）へ出力する。
【００４９】
この結果、チャージポンプ回路１０１（ＣＰ）では、位相異常期間となる時刻ｔ８２１において受け付けた検出信号ＣＰＥＮ（ローレベル）に応じてスイッチＳＷ１、ＳＷ２、ＳＷＵＰ、ＳＷＤＮが開放状態となり、出力点Ｐへの充放電電流がない状態となり、充放電が停止する。
本実施形態によれば、１００％変調期間（ｔ８４〜）に移行する前の時刻（ｔ８２〜ｔ８３）において、搬送波ＣＲＲの波形乱れに起因して、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅が本来の位相から相異して異なった場合を想定する。
検出信号ＣＰＥＮ（時刻ｔ８２１）がハイレベルからローレベルに切り替わることによってチャージポンプ回路１０１（ＣＰ）の充放電動作を停止させる。この結果、図１８に示すように、１００％変調期間（ｔ８４〜）中、位相正常期間（ｔ８０〜ｔ８２）にあるときの周波数のクロック信号を維持することができる。
【００５０】
＜本発明の実施態様例の構成、作用、効果＞
＜第１態様＞
本態様のチップ１５（半導体装置）は、振幅変調された搬送波をアンテナ１０から入力して受信信号ＲＸＤを復調するとともに、搬送波からクロック信号ＣＬＫＲＥＦを抽出する受信回路１１と、クロック信号ＣＬＫＲＥＦを入力して内部クロック信号ＣＬＫＰＬＬと同期させる制御を行うＰＬＬ回路１２０と、を備え、ＰＬＬ回路１２０は、内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成する分周回路１０４と、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する位相比較回路１００と、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する遅延回路１０６と、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成するチャージポンプ回路１０１と、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換するループフィルタ回路１０２と、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する電圧制御発振回路１０３と、搬送波の振幅を監視して振幅が所定の閾値ＶＤＥＴＣＰ以下に減少した場合に検出信号ＣＰＥＮを生成する振幅監視回路１０５と、を備え、チャージポンプ回路１０１は、検出信号ＣＰＥＮを入力した場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止することを特徴とする。
【００５１】
本態様によれば、ＰＬＬ回路１２０では、分周回路１０４が内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成する。位相比較回路１００がクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する。遅延回路１０６がアップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する。チャージポンプ回路１０１がアップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成する。ループフィルタ回路１０２が充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換する。電圧制御発振回路１０３が制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する。振幅監視回路１０５が搬送波の振幅を監視して振幅が所定の閾値ＶＤＥＴＣＰ以下に減少した場合に検出信号ＣＰＥＮを生成する。この際に、チャージポンプ回路１０１は、検出信号ＣＰＥＮを入力した場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止する。
これにより、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、例えば、図１０に示す振幅減衰期間において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００５２】
＜第２態様＞
本態様のチップ１５は、振幅変調された搬送波をアンテナ１０から入力して受信信号を復調するとともに、搬送波からクロック信号ＣＬＫＲＥＦを抽出する受信回路１１と、クロック信号ＣＬＫＲＥＦを入力して内部クロック信号ＣＬＫＰＬＬと同期させる制御を行うＰＬＬ回路１３０と、を備え、ＰＬＬ回路１３０は、内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成する分周回路１０４と、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する位相比較回路１００と、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する遅延回路１０６と、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成するチャージポンプ回路１０１と、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換するループフィルタ回路１０２と、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する電圧制御発振回路１０３と、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成する位相監視回路１０７と、を備え、チャージポンプ回路１０１は、検出信号ＣＰＥＮを入力した場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止することを特徴とする。
【００５３】
本態様によれば、ＰＬＬ回路１３０では、分周回路１０４が内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成する。位相比較回路１００がクロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する。遅延回路１０６がアップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する。チャージポンプ回路１０１がアップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成する。ループフィルタ回路１０２が充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換する。電圧制御発振回路１０３が制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する。位相監視回路１０７が位相比較回路１００から生成されるアップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成する。この際に、チャージポンプ回路１０１は、検出信号ＣＰＥＮを入力した場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止する。
これにより、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、例えば、図１４に示す位相異常期間において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００５４】
＜第３態様＞
本態様の振幅監視回路１０５は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある振幅減衰期間を対象とすることを特徴とする。
本態様によれば、振幅監視回路１０５は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある振幅減衰期間を対象とする。
これにより、搬送波に波形乱れが発生する可能性がある振幅減衰期間を対象として、搬送波の振幅を監視して振幅が所定の閾値ＶＤＥＴＣＰ以下に減少した場合に検出信号ＣＰＥＮを生成することができ、搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００５５】
＜第４態様＞
本態様の位相監視回路１０７は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある位相異常期間を対象とすることを特徴とする。
本態様によれば、位相監視回路１０７は、搬送波が１００％変調期間に移行する過程において、搬送波に波形乱れが発生する可能性がある位相異常期間を対象とする。
これにより、搬送波に波形乱れが発生する可能性がある位相異常期間を対象としているので、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成することができ、搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００５６】
＜第５態様＞
本態様の搬送波は、ＡＳＫ１００％変調方式の搬送波を対象とすることを特徴とする。
本態様によれば、搬送波は、ＡＳＫ１００％変調方式の搬送波を対象とする。
これにより、ＡＳＫ１００％変調方式の搬送波を対象としているので、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００５７】
＜第６態様＞
本態様の遅延回路１０６は、複数のインバータ回路Ｉ１〜Ｉｎを直列接続した構成、或いは各インバータ回路同士の間に１次ローパスフィルタ（Ｒ１１、Ｃ１１）を介在させた構成であることを特徴とする。
本態様によれば、遅延回路１０６は、複数のインバータ回路Ｉ１〜Ｉｎを直列接続した構成、或いは各インバータ回路同士の間に１次ローパスフィルタ（Ｒ１１、Ｃ１１）を介在させた構成である。
これにより、複数のインバータ回路Ｉ１〜Ｉｎを直列接続した構成、或いは各インバータ回路同士の間に１次ローパスフィルタ（Ｒ１１、Ｃ１１）を介在させた構成を遅延回路１０６に適用することで、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成することができる。
【００５８】
＜第７態様＞
本態様の位相監視回路１０７は、位相比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに対して、排他的論理和演算を行って排他的論理和信号ＵＤＸＯＲを生成する排他的論理和演算回路（ＸＯＲ１）と、排他的論理和信号のパルス幅に応じて充放電して電圧レベルを表す充放電信号を生成する信号生成回路（ＴＲ１、Ｃ２１、Ｒ２１）と、充放電信号の電圧レベルが所定の基準電圧Ｖｒｅｆよりも低下した場合に検出信号ＣＰＥＮを生成するコンパレータ（ＣＭＰ１）と、を備えたことを特徴とする。
本態様によれば、位相監視回路１０７では、排他的論理和演算回路（ＸＯＲ１）が位相比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに対して、排他的論理和演算を行って排他的論理和信号ＵＤＸＯＲを生成する。信号生成回路（ＴＲ１、Ｃ２１、Ｒ２１）が排他的論理和信号のパルス幅に応じて充放電して電圧レベルを表す充放電信号を生成する。コンパレータ（ＣＭＰ１）が充放電信号の電圧レベルが所定の基準電圧Ｖｒｅｆよりも低下した場合に検出信号ＣＰＥＮを生成する。
これにより、位相監視回路１０７は、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成することができる。
【００５９】
＜第８態様＞
本態様の位相監視回路１０７は、位相比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに対して排他的論理和演算を行って排他的論理和信号を生成する排他的論理和演算回路（ＸＯＲ１）と、排他的論理和信号のパルス幅に係る期間内において内部クロック信号ＣＬＫＰＬＬを計数し、計数値Ｄ１が所定の範囲を超えた場合に検出信号ＣＰＥＮを生成するカウンタ回路（ＣＮＴ）と、を備えたことを特徴とする。
本態様によれば、位相監視回路１０７では、排他的論理和演算回路（ＸＯＲ１）が位相比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに対して排他的論理和演算を行って排他的論理和信号を生成する。カウンタ回路（ＣＮＴ）が排他的論理和信号のパルス幅に係る期間内において内部クロック信号ＣＬＫＰＬＬを計数し、計数値が所定の範囲を超えた場合に検出信号ＣＰＥＮを生成する。
これにより、位相監視回路１０７は、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成することができる。
【００６０】
＜第９態様＞
本態様のＰＬＬ回路の制御方法は、振幅変調された搬送波をアンテナ１０から入力して受信信号を復調するとともに、搬送波からクロック信号ＣＬＫＲＥＦを抽出する受信回路１１と、クロック信号ＣＬＫＲＥＦを入力して内部クロック信号ＣＬＫＰＬＬと同期させる制御を行うＰＬＬ回路１２０と、を備え、搬送波が１００％変調期間に移行する以前の期間にＰＬＬ回路１２０を制御するＰＬＬ回路の制御方法であって、ＰＬＬ回路１２０は、内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成し、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成し、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成し、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成し、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換し、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振し、搬送波の振幅を監視して振幅が所定の閾値ＶＤＥＴＣＰ以下に減少した場合に検出信号ＣＰＥＮを生成し、検出信号ＣＰＥＮが生成された場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止することを特徴とする。
【００６１】
本態様によれば、ＰＬＬ回路１２０は、内部クロック信号ＣＬＫＰＬＬを分周して帰還信号ＣＬＫＦＢを生成する。ＰＬＬ回路１２０は、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する。ＰＬＬ回路１２０は、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する。ＰＬＬ回路１２０は、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成する。ＰＬＬ回路１２０は、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換する。ＰＬＬ回路１２０は、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する。ＰＬＬ回路１２０は、搬送波の振幅を監視して振幅が所定の閾値ＶＤＥＴＣＰ以下に減少した場合に検出信号ＣＰＥＮを生成する。この際に、ＰＬＬ回路１２０は、検出信号ＣＰＥＮが生成された場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止する。
これにより、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、例えば、図１０に示す振幅減衰期間において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【００６２】
＜第１０態様＞
本態様のＰＬＬ回路の制御方法は、振幅変調された搬送波をアンテナ１０から入力して受信信号を復調するとともに、搬送波からクロック信号ＣＬＫＲＥＦを抽出する受信回路１１と、クロック信号ＣＬＫＲＥＦを入力して内部クロック信号ＣＬＫＰＬＬと同期させる制御を行うＰＬＬ回路１３０と、を備え、搬送波が１００％変調期間に移行する以前の期間にＰＬＬ回路１３０を制御するＰＬＬ回路の制御方法であって、ＰＬＬ回路１３０は、内部クロック信号を分周して帰還信号ＣＬＫＦＢを生成し、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成し、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成し、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成し、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換し、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振し、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成し、検出信号ＣＰＥＮが生成された場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止することを特徴とする。
【００６３】
本態様によれば、ＰＬＬ回路１３０は、内部クロック信号を分周して帰還信号ＣＬＫＦＢを生成する。ＰＬＬ回路１３０は、クロック信号ＣＬＫＲＥＦと帰還信号ＣＬＫＦＢとの間の位相差を表すアップ信号ＵＰ及びダウン信号ＤＮを生成する。ＰＬＬ回路１３０は、アップ信号ＵＰ及びダウン信号ＤＮに遅延時間ｔｄを付与したアップ信号ＵＰＳ及びダウン信号ＤＮＳを生成する。ＰＬＬ回路１３０は、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じて充放電電流を生成する。ＰＬＬ回路１３０は、充放電電流に応じて平滑化された制御電圧ＶＣＮＴに変換する。ＰＬＬ回路１３０は、制御電圧ＶＣＮＴに応じた周波数の内部クロック信号ＣＬＫＰＬＬを発振する。ＰＬＬ回路１３０は、アップ信号ＵＰとダウン信号ＤＮとの間の位相差を表すパルス信号のパルス幅を監視してパルス幅が所定の幅以上になった場合に検出信号ＣＰＥＮを生成する。この際に、ＰＬＬ回路１３０は、検出信号ＣＰＥＮが生成された場合に、アップ信号ＵＰＳ及びダウン信号ＤＮＳに応じた充放電電流を生成する動作を停止する。
これにより、搬送波が正常状態にある期間から１００％変調期間に移行する過程において、例えば、図１４に示す位相異常期間において、意図しない搬送波の波形乱れが起こった場合でも、搬送波が正常状態にある期間での周波数のクロック信号を１００％変調期間においても維持することができる。
【符号の説明】
【００６４】
１…カード、２…リーダライタ、３…ホスト装置、１０…アンテナ、１１…受信回路、１２…ＰＬＬ回路、１３…送信回路、１４…ロジック回路、１５…チップ、１００…位相比較回路、１０１…チャージポンプ回路、１０２…ループフィルタ回路、１０３…電圧制御発振回路、１０４…分周回路、１０５…振幅監視回路、１０６…遅延回路、１０７…位相監視回路
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特許第５３２３５１７号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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