(57)【要約】      （修正有）【課題】積層体内セレクタを有する上部固定ＳＯＴ−ＭＲＡＭアーキテクチャを提供する。【解決手段】ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数の第１リード１０４と、複数の第２リード１０６と、複数のメモリセル１０２と、を有するメモリセルアレイを含む。複数のメモリセル１０２は、ＭＴＪ３１０と、セレクタ要素３１２と、を含む。これらのＳＯＴ−ＭＲＡＭセルは、ＭＴＪ３１０の障壁層３０４に大きな電流を通す必要性を除去し、且つ、セレクタ要素３１２は、隣接したメモリセル１０２を妨げることなしに単一のメモリセル１０２を選択するべく通常は必要とされる大きなトランジスタを除去している。【選択図】図３
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【特許請求の範囲】
【請求項１】
磁気トンネル接合と、
前記磁気トンネル接合上において配設されたセレクタ要素と、
を有するメモリセル。
【請求項２】
前記磁気トンネル接合は、
強磁性自由層と、
前記強磁性自由層上に配設され、且つ、これとの接触状態にある障壁層と、
前記障壁層上において配設され、且つ、これとの接触状態にある強磁性基準層と、
前記強磁性基準層上に配設され、且つ、これとの接触状態にあるキャッピング層であって、前記セレクタは、前記キャッピング層上において配設され、且つ、これとの接触状態にある、キャッピング層と、
を有する請求項１に記載のメモリセル。
【請求項３】
前記強磁性自由層は、薄膜面内である又は前記薄膜面に対して垂直である磁気分極を有する請求項２に記載のメモリセル。
【請求項４】
前記強磁性基準層は、薄膜面内である又は前記薄膜面に対して垂直である磁気分極を有する請求項２に記載のメモリセル。
【請求項５】
前記セレクタ要素は、金属層と、半導体層と、を有するショットキーダイオードである請求項１に記載のメモリセル。
【請求項６】
前記セレクタ要素は、ｐ−ｎ接合を有する半導体ダイオードである請求項１に記載のメモリセル。
【請求項７】
複数の第１リードと、
複数の第２リードと、
前記複数の第１リードと前記複数の第２リードの間において配設された複数のメモリセルと、
を有するメモリセルアレイであって、
前記複数のメモリセルのうちのそれぞれのメモリセルは、
磁気トンネル接合と、
前記磁気トンネル接合上において配設されたセレクタ要素と、
を有する、メモリセルアレイ。
【請求項８】
前記複数のメモリセルのうちのそれぞれのメモリセルは、前記複数の第１リードのうちの１つの第１リードと前記複数の第２リードのうちの１つの第２リードが交わっている場所において配設されている請求項７に記載のメモリセルアレイ。
【請求項９】
前記複数のメモリセルのうちのそれぞれのメモリセルの前記磁気トンネル接合は、
強磁性自由層と、
前記強磁性自由層上に配設され、且つ、これとの接触状態にある障壁層と、
前記障壁層上に配設され、且つ、これとの接触状態にある強磁性基準層と、
前記強磁性基準層上に配設され、且つ、これとの接触状態にあるキャッピング層であって、前記セレクタは、前記キャッピング層上に配設され、且つ、これとの接触状態にある、キャッピング層と、
を有する請求項７に記載のメモリセルアレイ。
【請求項１０】
前記強磁性自由層は、前記複数の第２リードのうちの１つの第２リード上において配設され、且つ、これとの接触状態にあり、且つ、前記複数の第１リードのうちの１つの第１リードは、前記セレクタ上において配設され、且つ、これとの接触状態にある請求項９に記載のメモリセルアレイ。
【請求項１１】
前記複数の第１リードのうちのそれぞれの第１リードは、前記複数の第２リードのうちのそれぞれの第２リードよりも小さな電気抵抗率を有する請求項７に記載のメモリセルアレイ。
【請求項１２】
前記複数の第１リードのうちのそれぞれの第１リードは、銅又はアルミニウムを有し、且つ、前記複数の第２リードのうちのそれぞれの第２リードは、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択された材料を有し、且つ、書込みプロセスは、前記複数の第２リードのうちの１つの第２リードに沿って電流を流すことと前記複数の第１リードのうちの１つの第１リードに対して電圧を印加することの組合せを含むハーフセレクトメカニズムによって実行される請求項１１に記載のメモリセルアレイ。
【請求項１３】
前記セレクタ要素は、ダイオードを有する請求項７に記載のメモリセルアレイ。
【請求項１４】
前記ダイオードは、ｐ−ｎ接合を有する半導体ダイオードである請求項１３に記載のメモリセルアレイ。
【請求項１５】
前記セレクタ要素は、金属層と、半導体層と、を有するショットキーダイオードである請求項７に記載のメモリセルアレイ。
【請求項１６】
メモリセルアレイを有するスピン軌道トルク磁気抵抗ランダムアクセスメモリであって、
前記メモリセルアレイは、
複数の第１リードと、
複数の第２リードと、
前記複数の第１リードと前記複数の第２リードの間において配設された複数のメモリセルであって、前記複数のセルのうちのそれぞれのメモリセルは、磁気トンネル接合と、前記磁気トンネル接合上に配設されたセレクタ要素と、を有する、複数のメモリセルと、
を有する、ランダムアクセスメモリ。
【請求項１７】
前記複数のメモリセルのうちのそれぞれのメモリセルの前記磁気トンネル接合は、
強磁性自由層と、
前記強磁性自由層上に配設され、且つ、これとの接触状態にある障壁層と、
前記障壁層上に配設され、且つ、これとの接触状態にある強磁性基準層と、
前記強磁性基準層上に配設され、且つ、これとの接触状態にあるキャッピング層であって、前記セレクタは、前記キャッピング層上に配設され、且つ、これとの接触状態にある、キャッピング層と、
を有する請求項１６に記載のスピン軌道トルク磁気抵抗ランダムアクセスメモリ。
【請求項１８】
前記強磁性自由層は、前記複数の第２リードのうちの１つの第２リード上に配設され、且つ、これとの接触状態にあり、且つ、前記複数の第１リードのうちの１つの第１リードは、前記セレクタ上において配設され、且つ、これとの接触状態にある請求項１７に記載のスピン軌道トルク磁気抵抗ランダムアクセスメモリ。
【請求項１９】
前記複数の第１リードのうちのそれぞれの第１リードは、前記複数の第２リードのうちのそれぞれの第２リードよりも小さな電気抵抗率を有する請求項１６に記載のスピン軌道トルク磁気抵抗ランダムアクセスメモリ。
【請求項２０】
前記複数の第１リードのうちのそれぞれの第１リードは、銅又はアルミニウムを有し、且つ、前記複数の第２リードのうちのそれぞれの第２リードは、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択された材料を有し、且つ、書込みプロセスは、前記複数の第２リードのうちの１つの第２リードに沿って電流を流すことと前記複数の第１リードのうちの１つの第１リードに対して電圧を印加することの組合せを含むハーフセレクトメカニズムによって実行される請求項１９に記載のスピン軌道トルク磁気抵抗ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、一般に、データストレージ及びコンピュータメモリシステムに関し、且つ、更に詳しくは、スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ−ＭＲＡＭ：Ｓｐｉｎ−Ｏｒｂｉｔ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル及びチップアーキテクチャに関する。
【背景技術】
【０００２】
コンピュータの心臓部は、回転磁気媒体又は半導体媒体装置を通常は含みうる磁気記録装置である。現在、演算システム内において使用される情報を保存するべく、いくつかの異なるメモリ技術が存在している。これらの異なるメモリ技術は、一般に、揮発性メモリと不揮発性メモリという２つの主要カテゴリに分類することができる。揮発性メモリは、一般に、保存されたデータを保持するために電力を必要とするタイプのコンピュータメモリを意味しうる。その一方で、不揮発性メモリは、一般に、保存されたデータを保持するために電力を必要としないタイプのコンピュータメモリを意味しうる。揮発性メモリの例は、ダイナミックＲＡＭ（ＤＲＡＭ）及びスタティックＲＡＭ（ＳＲＡＭ）などの特定のタイプのランダムアクセスメモリ（ＲＡＭ）を含みうる。不揮発性メモリの例は、読出し専用メモリ（ＲＯＭ：Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、磁気抵抗ＲＡＭ（ＭＲＡＭ）、並びに、ＮＯＲ及びＮＡＮＤフラッシュのようなフラッシュメモリなどを含みうる。
【０００３】
近年、高容量のストレージ及びメモリ用途において使用するべく、相対的に低費用／ビットで、相対的に高密度の装置に対する需要が存在している。現在、演算産業をほぼ支配しているメモリ技術は、ＤＲＡＭ及びＮＡＮＤフラッシュであるが、これらのメモリ技術は、次世代演算システムの現時点における且つ将来における容量需要に対処することができない場合がある。
【０００４】
最近、いくつかの新しい技術が、次世代メモリ用の潜在的な有力プレーヤーとして、益々注目を集めるようになっている。このようなメモリ技術の１つが、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。ＭＲＡＭは、高速アクセスタイム、ほぼ無限の読取り／書込み耐久性、耐放射性、及び高ストレージ密度を提供する。従来のＲＡＭチップ技術とは異なり、ＭＲＡＭデータは、電荷として保存される代わりに、磁性要素の磁気分極状態を使用してデータビットを保存している。これらの要素は、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）構造を協働して形成する薄い絶縁層によって分離された磁気分極場を維持しうる２つの磁気分極層から形成されている。ＭＴＪメモリ要素を含むＭＲＡＭセルは、薄膜表面との関係においてＭＴＪ層構造の面内磁化又は垂直磁化を得るように設計することができる。２つの層のうちの１つ（固定層又は基準層と呼称される）は、その磁化が、例えば、その層を反強磁性体に結合させることによって特定の極性に固定又は設定されており、第２層（自由層と呼称される）の磁化は、（スピントルク伝達（ｓｐｉｎ−ｔｏｒｑｕｅ  ｔｒａｎｓｆｅｒ）と呼称されるＭＲＡＭ、即ち、ＳＴＴ−ＭＲＡＭの形態で使用される）強力な磁界又はスピン分極電流などの外部書込みメカニズムの影響下において自由回転している。
【０００５】
但し、ＳＴＴ−ＭＲＡＭ装置内のＭＴＪメモリ要素は、障壁層を通じたものを含むＭＴＪを通じたスイッチングのための十分な量の電流の駆動に起因した損耗効果という問題を有する。通常、セルの状態のスイッチングには、大量の電流が必要とされる。時間と共に、大量の電流に起因して障壁層が破壊され、その結果、ＭＴＪが役に立たなくなる。これに加えて、ＳＴＴ−ＭＲＡＭ装置内においては、隣接するＭＴＪ要素を妨げることなしに単一のＭＴＪ要素を隔離することが困難である可能性があり、且つ、個々のＭＴＪ要素を選択するべく、相補型金属酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの大きなトランジスタが装置内において必要とされうる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、改善されたＭＲＡＭ装置に対するニーズが当技術分野において存在している。
【課題を解決するための手段】
【０００７】
本開示の実施形態は、一般に、データストレージ及びコンピュータメモリシステムに関し、且つ、更に詳しくは、ＳＯＴ−ＭＲＡＭセル及びチップアーキテクチャに関する。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数の第１リードと、複数の第２リードと、複数のメモリセルと、を有するメモリセルアレイを含む。複数のメモリセルのそれぞれのメモリセルは、ＭＴＪとセレクタ要素の両方を含む。これらのＳＯＴ−ＭＲＡＭセルは、ＭＴＪの障壁層に大きな電流を通す必要性を除去し、且つ、セレクタ要素は、隣接するメモリセルを妨げることなしに単一のメモリセルを選択するのに通常は必要とされる大きなトランジスタを除去している。
【０００８】
一実施形態においては、メモリセルは、ＭＴＪと、ＭＴＪ上において配設されたセレクタ要素と、を含む。
【０００９】
別の実施形態においては、メモリセルアレイは、複数の第１リードと、複数の第２リードと、複数の第１リードと複数の第２リードの間において配設された複数のメモリセルと、を含む。複数のメモリセルのうちのそれぞれのメモリセルは、ＭＴＪと、ＭＴＪ上において配設されたセレクタ要素と、を含む。
【００１０】
別の実施形態においては、ＳＯＴ−ＭＲＡＭは、複数の第１リードと、複数の第２リードと、複数の第１リードと複数の第２リードの間に配設された複数のメモリセルと、を有するメモリセルアレイを含む。複数のメモリセルのうちのそれぞれのメモリセルは、ＭＴＪと、ＭＴＪ上において配設されたセレクタ要素と、を含む。
【００１１】
上述の本開示の特徴について詳しく理解できるように、そのいくつかが添付図面において示されている実施形態を参照し、簡潔に上述した本開示について更に具体的に説明することとする。但し、本開示は、その他の同様に有効な実施形態を許容しうることから、添付図面は、本開示の代表的な実施形態を例示するものに過ぎず、従って、その範囲を限定するものと見なしてはならないことに留意されたい。
【図面の簡単な説明】
【００１２】
【図１】本明細書において記述されている一実施形態によるメモリセルアレイの概略図である。
【図２】本明細書において記述されている一実施形態によるメモリセルアレイの概略斜視図である。
【図３】本明細書において記述されている一実施形態による図２に示されたラインＩＩＩ−ＩＩＩに沿った第１リード、第２リード、及びメモリセルの断面側面図である。
【図４】本明細書において記述されている一実施形態による図２に示されたラインＩＩＩ−ＩＩＩに沿った第１リード、第２リード、及びメモリセルの断面側面図である。
【図５】本明細書において記述されている一実施形態による図２に示されたラインＩＩＩ−ＩＩＩに沿った第１リード、第２リード、及びメモリセルの断面側面図である。
【図６】本明細書において記述されている一実施形態によるセレクタ要素の断面側面図である。
【図７】本明細書において記述されている別の実施形態によるセレクタ要素の断面側面図である。
【発明を実施するための形態】
【００１３】
理解を促進するために、添付の図面において共通した同一の要素を表記するべく、可能な場合には、同一の参照符号が使用されている。一実施形態において開示されている要素は、具体的な記述が伴っていない場合にも、その他の実施形態において、有益な方式によって利用されうるものと想定される。
【００１４】
以下においては、本開示の実施形態が参照されている。但し、本開示は、特定の記述されている実施形態に限定されるものではないことを理解されたい。その代わりに、異なる実施形態に関係しているかどうかを問わず、本開示を実装及び実施するべく、以下の特徴及び要素の任意の組合せが想定される。更には、本開示の実施形態は、その他の可能な解決策及び／又は従来技術を上回る利点を実現しうるが、所与の実施形態によって特定の利点が実現されるかどうかは、本開示を限定するものではない。従って、以下の態様、特徴、実施形態、及び利点は、例示を目的としたものに過ぎず、且つ、１つ又は複数の請求項において明示的に記述されている場合を除いて、添付の請求項の要素又は制限として見なされてはならない。同様に、「本開示」に対する参照は、本明細書において開示されているなんらかの発明主題の一般化として解釈されてはならず、且つ、１つ又は複数の請求項において明示的に記述されている場合を除いて、添付の請求項の要素又は制限であるものと見なされてはならない。
【００１５】
本開示の実施形態は、一般に、データストレージ及びコンピュータメモリシステムに関し、且つ、更に詳しくは、ＳＯＴ−ＭＲＡＭセル及びチップアーキテクチャに関する。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数の第１リードと、複数の第２リードと、複数のメモリセルと、を有するメモリセルアレイを含む。複数のメモリセルのうちのそれぞれのメモリセルは、ＭＴＪと、セレクタ要素と、を含む。これらのＳＯＴ−ＭＲＡＭセルは、ＭＴＪの障壁層に大きな電流を通す必要性を除去し、且つ、セレクタ要素は、隣接するメモリセルを妨げることなしに単一のメモリセルを選択するために通常は必要とされる大きなトランジスタを除去している。
【００１６】
図１は、本明細書において記述されている一実施形態によるメモリセルアレイ１００の概略図である。メモリセルアレイ１００は、ＳＯＴ−ＭＲＡＭ及びチップアーキテクチャの一部分であってもよい。メモリセルアレイ１００は、複数の第１リード１０４と、複数の第２リード１０６と、複数のメモリセル１０２と、を含みうる。複数の第１リード１０４は、相互に実質的に平行であってもよく、複数の第２リード１０６は、相互に実質的に平行であってもよく、且つ、それぞれの第１リード１０４は、それぞれの第２リード１０６に対して実質的に垂直であってもよい。複数の第１リード１０４は、複数の第２リード１０６の上方において配設されてもよく、且つ、それぞれのメモリセル１０２は、第１リード１０４と第２リード１０６の間において配設されてもよい。複数の第１リード１０４は、ビットラインであってもよく、且つ、複数の第２リード１０６は、ワードラインであってもよい。図１には、４本の第１リード１０４と４本の第２リード１０６が示されているが、メモリセルアレイ１００は、４本を上回る数の第１リード１０４及び第２リード１０６を含みうる。
【００１７】
図２は、本明細書において記述されている一実施形態によるメモリセルアレイ１００の概略斜視図である。図２に示されているように、複数の第１リード１０４は、複数の第２リード１０６の上方において配設され、且つ、複数の第１リード１０４は、複数の第２リード１０６に対して実質的に垂直である。複数のメモリセル１０２のうちのそれぞれのメモリセル１０２は、第１リード１０４及び第２リード１０６が交わる又は交差する場所において、第１リード１０４と第２リード１０６の間に配設されている。それぞれのメモリセル１０２は、第１リード１０４及び第２リード１０６との接触状態にあってもよい。
【００１８】
図３は、本明細書において記述されている一実施形態による図２に示されたラインＩＩＩ−ＩＩＩに沿った複数の第１リード１０４のうちの１つの第１リード１０４、複数の第２リード１０６のうちの１つの第２リード１０６、及び複数のメモリセル１０２のうちの１つのメモリセル１０２の断面側面図である。図３に示されているように、メモリセル１０２は、第２リード１０６上において配設されてもよく、且つ、これとの接触状態にあってもよく、且つ、第１リード１０４は、メモリセル１０２上において配設されてもよく、且つ、これとの接触状態にあってもよい。第２リード１０６は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、又はＡｕＷなどの大きなスピン軌道結合強度を有する材料から製造されうる。大きなスピン軌道結合強度を有する材料は、約１５０μΩｃｍ〜約２５０μΩｃｍなどの大きな電気抵抗率を有しうる。大きなスピン軌道結合強度を有する材料の電気抵抗率は、通常、Ｃｕなどの導電性材料の電気抵抗率を格段に上回っている。メモリセル１０２は、自由層３０２と、障壁層３０４と、基準層３０６と、キャッピング層３０８と、を有するＭＴＪ３１０を含みうる。自由層３０２は、第２リード１０６上において配設されてもよく、且つ、これとの接触状態にあってもよい。自由層３０２は、薄膜面内である又は薄膜面に対して垂直であるその磁気分極を有してもよく、且つ、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、Ｍｎのうちの１つ、及び／又は、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、又はＭｎの合金、並びに／或いは、ＮｉＦｅ、ＣｏＦｅ、又はＣｏＦｅＢなどのこれらの組合せ又は混合物を有しうる。障壁層３０４は、Ｃｕ又はＡｇなどの非磁性金属から、或いは、アルミナ、ＭｇＯ、又はＨｆＯなどの絶縁材料から、製造されてもよい。また、基準層３０６は、薄膜面内である又は薄膜面に対して垂直であるその磁気分極を有してもよく、且つ、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、Ｍｎのうちの１つ、及び／又は、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、又はＭｎの合金、並びに／或いは、ＮｉＦｅ、ＣｏＦｅ、又はＣｏＦｅＢ、及び／又は、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄ、又はＣｏ／Ｎｉ超格子などのこれらの組合せ又は混合物を有しうる。キャッピング層３０８は、Ｃｕ、Ｒｕ、Ｔａ、Ａｕ、又はＡｌなどの非磁性金属から製造されうる。
【００１９】
セレクタ要素３１２が、ＭＴＪ３１０上において配設されてもよく、且つ、これとの接触状態にあってもよい。セレクタ要素３１２は、非対称なコンダクタンス（一方の方向においては、高抵抗でありつつ、他方の方向においては、抵抗対電流比が小さい）を有するダイオード又は別の類似の非線形装置であってもよい。一実施形態においては、セレクタ３１２は、ｐ−ｎ接合半導体ダイオードである。図６に示されているように、セレクタ３１２は、ｐ型領域６０２、ｎ型領域６０６、及びｐ−ｎ接合６０４を有する半導体ダイオードであってもよい。ｐ型領域６０２は、ボロンなどのｐ型ドーパントによってドーピングされた半導体材料であってもよく、且つ、ｎ型領域６０６は、リンなどのｎ型ドーパントによってドーピングされた半導体材料であってもよい。別の実施形態においては、セレクタ３１２は、金属−半導体ショットキーダイオードであってもよい。図７に示されているように、セレクタは、金属層７０２と、半導体層７０４と、を有するダイオードであってもよい。金属層７０２は、Ａｕ及びＡｌなどの材料を有してもよく、且つ、半導体層７０４は、ｎ型材料から製造されてもよい。また、キャッピング層３０８は、セレクタ３１２をＭＴＪ要素３１０から分離するスペーサ層としても機能しうる。第１リード１０４は、セレクタ３１２上において配設されてもよく、且つ、これとの接触状態にあってもよい。第１リード１０４は、Ｃｕ又はアルミニウムなどの導電性金属から製造されてもよい。第１リード１０４は、第２リード１０６よりも小さな電気抵抗率を有しうる。
【００２０】
動作の際に、書込みは、図４に示されているように、第２リード１０６に沿って電流を流すことと第１リード１０４に対して電圧を印加することの組合せを含むハーフセレクトメカニズムによって実行することができる。スピン軌道トルク（ＳＯＴ）は、第２リード１０６に沿って流れる電流によって生成されるスピンホール又はラシュバ効果に由来しうる。第２リード１０６のみに沿って電流を流すことは、メモリセル１０２の状態をスイッチングするのに十分なものではない。一実施形態においては、第２リード１０６に沿って流れる電流は、メモリセル１０２をスイッチングさせることになる電流の半分である。書込みプロセス用の特定のメモリセル１０２を選択するべく、電圧制御された磁気異方性（ＶＣＭＡ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｍａｇｎｅｔｉｃ  Ａｎｉｓｏｔｒｏｐｙ）効果を生成するべく、電圧が、特定のメモリセル１０２において第１リード１０４に印加される。ＶＣＭＡ効果は、スピン軌道の相互作用との関連において異方性の変化を結果的にもたらすメモリセル１０２のＭＴＪ内の境界面における電界によって誘発される原子軌道の占有の変化の観点において説明することができる。例えば、境界面における電子密度の減少は、垂直異方性を増大させる。この磁気電気結合は、歪が媒介していないことから、耐久性が制限されておらず、その結果、これは、論理及びメモリ用途に適合している。ＳＯＴとＶＣＭＡの組合せにより、書込みプロセス用の特定のメモリセル１０２が選択される。この場合には、障壁層３０４の抵抗値は、障壁層３０４を通じて第１リード１０４と第２リード１０６の間において流れる電流が相対的に小さくなるように、十分に大きくなるようにチューニングされており、且つ、自由層３０２が積層体の下部に配置されていることから、自由層３０２は、プロセス損傷から保護されている。
【００２１】
別の実施形態においては、障壁層３０４の抵抗値は、特定のメモリセル１０２のＭＴＪに跨る電流が、メモリセル１０２をスイッチングさせることになる電流の半分になるように、十分に小さくなるように製造することができる。この場合には、ＳＯＴと電流からの直接的なスピントルク伝達の組合せにより、書込みプロセス用の特定のメモリセル１０２が選択される。
【００２２】
従来の方式によれば、読取りプロセス用の特定のメモリセルを選択するべく、ＣＭＯＳトランジスタなどの複数のトランジスタが第２リードに電気的に結合されている。電流が、第２リード１０６に沿って流れていることから、トランジスタが１つに短絡され、その結果、その他のメモリセルへの抜け道と、性能の劣化と、が生じうる。抜け道を低減又は除去するべく、それぞれのメモリセル１０２内において、ＣＭＯＳトランジスタがセレクタ要素３１２によって置換されている。読取り動作の際には、図５に示されているように、第２リード１０６が接地又はバイアスされてもよく、且つ、電圧が第１リード１０４に印加される。電圧の極性は、電流が第２リード１０６から第１リード１０４への方向に流れることができるように、選択される（即ち、セレクタ３１２は、高導電性状態にある）。セレクタ要素３１２は、電流が１つの方向において流れることを許容している。従って、隣接するメモリセル１０２内のセレクタ要素３１２が、電流が第１リード１０４から第２リード１０６に流れることを防止している。その結果、抜け道が低減又は除去される。
【００２３】
要すれば、メモリアレイを含むＳＯＴ−ＭＲＡＭセル及びチップアーキテクチャが開示されている。メモリアレイは、複数の第１リードと、複数の第２リードと、複数のメモリセルと、を含む。それぞれのメモリセルは、ＭＴＪと、セレクタ要素と、を含む。第２リードは、電流が第２リードに沿って流れている際にＳＯＴを生成する大きなスピン軌道結合強度を有する材料から製造されうる。ＭＴＪは、第２リード上において配設されると共にこれとの接触状態にある自由層を含んでもよい。自由層がＭＴＪの下部に配設されていることから、自由層は、プロセス損傷から保護されている。それぞれのメモリセル内のセレクタ要素は、読取りプロセス用のメモリセルを選択するための大きなトランジスタの使用を除去するべく、利用されてもよい。また、セレクタは、ＳＯＴ−ＭＲＡＭセル及びチップアーキテクチャの性能の劣化をもたらす抜け道を防止することもできる。
【００２４】
以上の内容は、本開示の実施形態を対象としているが、本開示の基本的範囲を逸脱することなしに、その他の且つ更なる実施形態が考案されてもよく、従って、本開示の範囲は、添付の請求項によって決定される。
【符号の説明】
【００２５】
１００  メモリセルアレイ
１０２  メモリセル
１０４  第１リード
１０６  第２リード
３０２  自由層
３０４  障壁層
３０６  基準層
３０８  キャッピング層
３１０  磁気トンネル接合
３１２  セレクタ要素
【図１】
2017112359.tif 000003
【図２】
2017112359.tif 000004
【図３】
2017112359.tif 000005
【図４】
2017112359.tif 000006
【図５】
2017112359.tif 000007
【図６】
2017112359.tif 000008
【図７】
2017112359.tif 000009
【外国語明細書】
2017112359000001.pdf