(57)【要約】【課題】厚さの薄い半導体基板を用いて高耐圧の半導体素子を製造する方法を提供する。【解決手段】本半導体素子の製造方法は、少なくともその表層が第１の半導体材料の単結晶からなる第１基板１と第１基板１の反りを抑制するための第２基板２とを接合する接合工程（ａ）と、接合された第１基板１の表面を加工する第１工程（ｂ）と、接合された第１基板１と第２基板２とを分離する分離工程（ｃ）と、分離された第１基板１を加工する第２工程（ｄ）と、から一つのユニット工程が構成されており、ユニット工程を複数回行うことにより第１基板１に半導体素子を形成することを特徴とする。【選択図】図３
2017112335.tif 000002
【特許請求の範囲】
【請求項１】
少なくともその表層が第１の半導体材料の単結晶からなる第１基板と前記第１基板の反りを抑制するための第２基板とを接合する接合工程と、
前記接合された前記第１基板の表面を加工する第１工程と、
前記接合された前記第１基板と前記第２基板とを分離する分離工程と、
前記分離された前記第１基板を加工する第２工程と、
から一つのユニット工程が構成されており、
前記ユニット工程を複数回行うことにより前記第１基板に半導体素子を形成することを特徴とする半導体素子の製造方法。
【請求項２】
第１の前記ユニット工程において、
前記第１工程では前記第１基板の所定の領域に半導体不純物材料をイオン注入し、
前記第２工程では前記第１基板を第１の温度にて熱処理し、
第２の前記ユニット工程において、
前記第１工程では前記第１基板の表面に絶縁膜の所定のパターンを形成し、
前記第２工程では前記第１基板を前記第１の温度以下の第２の温度にて熱処理し、
第３の前記ユニット工程において、
前記第１工程では前記第１基板の表面に金属により所定のパターンを形成する、
請求項１記載の半導体素子の製造方法。
【請求項３】
前記第３のユニット工程は、
前記第１工程において前記第１基板の表面に金属により電極を形成し、
前記第２工程において前記電極部のアニール処理を行い、
第４の前記ユニット工程において、
前記第１工程では前記第１基板の表面に金属により素子配線を形成する、
請求項２記載の半導体素子の製造方法。
【請求項４】
前記第３のユニット工程は、
前記第１工程において前記第１基板の表面に金属により電極を形成すると共に前記電極部のシリサイド化処理を行い、
前記第２工程において前記電極部のアニール処理を行い、
第４の前記ユニット工程において、
前記第１工程では前記第１基板の表面に金属により素子配線を形成する、
請求項２記載の半導体素子の製造方法。
【請求項５】
第１の前記ユニット工程において、
前記第１工程では前記第１基板の所定の領域に半導体不純物材料をイオン注入し、
前記第２工程では前記第１基板を第１の温度にて熱処理し、
第２の前記ユニット工程において、
前記第１工程では前記第１基板の表面に絶縁膜の所定のパターンを形成した後に金属により電極を形成し、
前記第２工程では前記第１基板を前記第１の温度以下の第２の温度にて熱処理し、
第４の前記ユニット工程において、
前記第１工程では前記第１基板の表面に金属により素子配線を形成する、
請求項１記載の半導体素子の製造方法。
【請求項６】
各前記ユニット工程の後に、第５の前記ユニット工程において、
前記接合工程では第１基板の素子配線が形成されている上面と前記第２基板とを接合し、
前記第１工程では前記第１基板の前記上面とは反対側の底面に第１の金属からなる電極薄膜を形成し、
前記第２工程では前記電極薄膜部のシリサイド化処理を行う、
請求項３乃至５のいずれかに記載の半導体素子の製造方法。
【請求項７】
更に、第６の前記ユニット工程において、
前記接合工程では第１基板の素子配線が形成されている上面と前記第２基板とを接合し、
前記第１工程では前記第１基板の前記上面とは反対側の底面に第２の金属からなる電極厚膜を形成し、
前記第２工程では前記電極厚膜のアニール処理を行う、
請求項６記載の半導体素子の製造方法。
【請求項８】
前記第１の半導体材料は、ＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである請求項１乃至７のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。詳しくは、厚さの薄い半導体基板を用いて高耐圧半導体素子を製造する方法に関する。
【背景技術】
【０００２】
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図１１は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（２００）の断面構造を示している。支持基板２１０上に能動層２２０がエピタキシャル成長により形成されており、その能動層２２０の領域にソース２０１、ドレイン２０２及びゲート２０３が形成されている。ソース２０１、ドレイン２０２間の電流の導通と遮断はゲート２０３により制御される。導通時のドレイン電流ｉは、ドレイン２０２と支持基板２１０の底面に形成されているドレイン電極２０４との間で流れる。
支持基板２１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、能動層２２０は、高電圧の耐圧が必要であるため、支持基板２１０と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層２２０の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層２２０は、支持基板２１０の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板２１０に依存する。このため、支持基板２１０のＳｉＣの結晶品質が重要となる。支持基板２１０の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、３００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、裏面を研削して厚さは１００μｍ以下まで薄くされる。
【０００３】
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、そのため素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層２２０の下地である支持基板２１０の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１１に示したような縦型構造の場合には、電流を縦方向に流すために支持基板２１０は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされている。その上で、素子形成後には、支持基板２１０を薄く加工することによって支持基板層の抵抗の更なる低減を図っている。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。
【０００４】
また、ＳｉＣからなる半導体素子の基板としては、表層の能動層だけが単結晶であればよい。支持基板層は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。従来、単結晶の能動層と単結晶ではない支持基板層とを接合する基板製造方法がある。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、表面活性化手法により基板の貼り合せを行う例も開示されている（非特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５０３９４２号
【特許文献２】特開２００２−２８０５３１号
【非特許文献】
【０００６】
【非特許文献１】S.Essig 他、Fast atom beam-activated n-Si/n-GaAs wafer bonding with high interfacial transparency and electrical conductivity、JOURNAL OF APPLIED PHYSICS 113、203512 (2013)
【非特許文献２】J.Suda 他、Characterization of 4H-SiC Homoepitaxial Layers Grown on 100-mm-Diameter 4H-SiC/Poly-SiC Bonded Substrates、ICSCRM 2013 by Suda Kyoto University、Author corrected paper:Th-P-62
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの支持基板（支持層）上に、単結晶からなる薄膜層が能動層として形成されている。能動層はエピタキシャル成長させることにより製造されている。この支持基板は単結晶でもよいし多結晶でもよいので、薄い単結晶層と安価な多結晶半導体基板とを接合技術により貼り合せする手法も提案されてきた。特許文献１、２、非特許文献１等に記載されているいずれの方法も、支持基板を安価にするための手法である。しかし、更なる課題は、支持基板が薄くても表層の能動層に素子を形成可能とすることによって、半導体基板の格段のコストダウンを可能にすることである。
【０００８】
また、従来、加工時の取り扱いのため厚い単結晶ＳｉＣ基板を用いて、最終的には良好な素子特性を得るために支持層の厚さを薄くしている。しかし、これでは高価な単結晶基板がフルに利用されないという問題がある。素子形成後に支持層を研削して薄くしていることを考慮すれば、素子基板としてそもそも薄い基板を使用可能とすることによって、高価な単結晶基板の廃棄部分を無くすことが可能となる。例えば、ＳｉＣ素子用基板の場合には、バンドギャップ幅が大きい材料であるため、高電圧素子とするにも、基板の厚さは表層のエピタキシャル層の部分の厚さだけで十分であることに注目すべきである。しかし、薄い基板は曲がり易く、反りも大きくなるという問題がある。従来、このような曲がり易い薄い基板を使用したり、反りの大きな基板を使用したりして、素子を実用化した事例は報告されていない。
【０００９】
本発明は、上記現状に鑑みてなされたものであり、厚さの薄い半導体基板を用いて高耐圧な半導体素子を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、以下の通りである。
１．少なくともその表層が第１の半導体材料の単結晶からなる第１基板と前記第１基板の反りを抑制するための第２基板とを接合する接合工程と、前記接合された前記第１基板の表面を加工する第１工程と、前記接合された前記第１基板と前記第２基板とを分離する分離工程と、前記分離された前記第１基板を加工する第２工程と、から一つのユニット工程が構成されており、前記ユニット工程を複数回行うことにより前記第１基板に半導体素子を形成することを特徴とする半導体素子の製造方法。
２．第１の前記ユニット工程において、前記第１工程では前記第１基板の所定の領域に半導体不純物材料をイオン注入し、前記第２工程では前記第１基板を第１の温度にて熱処理し、第２の前記ユニット工程において、前記第１工程では前記第１基板の表面に絶縁膜の所定のパターンを形成し、前記第２工程では前記第１基板を前記第１の温度以下の第２の温度にて熱処理し、第３の前記ユニット工程において、前記第１工程では前記第１基板の表面に金属により所定のパターンを形成する、前記１．記載の半導体素子の製造方法。
３．前記第３のユニット工程は、前記第１工程において前記第１基板の表面に金属により電極を形成し、前記第２工程において前記電極部のアニール処理を行い、第４の前記ユニット工程において、前記第１工程では前記第１基板の表面に金属により素子配線を形成する、前記２．記載の半導体素子の製造方法。
４．前記第３のユニット工程は、前記第１工程において前記第１基板の表面に金属により電極を形成すると共に前記電極部のシリサイド化処理を行い、前記第２工程において前記電極部のアニール処理を行い、第４の前記ユニット工程において、前記第１工程では前記第１基板の表面に金属により素子配線を形成する、前記２．記載の半導体素子の製造方法。
５．第１の前記ユニット工程において、前記第１工程では前記第１基板の所定の領域に半導体不純物材料をイオン注入し、前記第２工程では前記第１基板を第１の温度にて熱処理し、第２の前記ユニット工程において、前記第１工程では前記第１基板の表面に絶縁膜の所定のパターンを形成した後に金属により電極を形成し、前記第２工程では前記第１基板を前記第１の温度以下の第２の温度にて熱処理し、第４の前記ユニット工程において、前記第１工程では前記第１基板の表面に金属により素子配線を形成する、前記１．記載の半導体素子の製造方法。
６．各前記ユニット工程の後に、第５の前記ユニット工程において、前記接合工程では第１基板の素子配線が形成されている上面と前記第２基板とを接合し、前記第１工程では前記第１基板の前記上面とは反対側の底面に第１の金属からなる電極薄膜を形成し、前記第２工程では前記電極薄膜部のシリサイド化処理を行う、前記３．乃至５．のいずれかに記載の半導体素子の製造方法。
７．更に、第６の前記ユニット工程において、前記接合工程では第１基板の素子配線が形成されている上面と前記第２基板とを接合し、前記第１工程では前記第１基板の前記上面とは反対側の底面に第２の金属からなる電極厚膜を形成し、前記第２工程では前記電極厚膜のアニール処理を行う、前記６．記載の半導体素子の製造方法。
８．前記第１の半導体材料は、ＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１．乃至７．のいずれかに記載の半導体素子の製造方法。
【発明の効果】
【００１１】
本発明の半導体素子の製造方法によれば、少なくともその表層が第１の半導体材料の単結晶からなる第１基板の厚さが薄くて反りや曲がりが生じても、接合工程において第２基板と接合されることによって反りや曲がりが抑制され、平坦化される。それによって、第１工程では、汎用のフォトリソグラフィ装置等を用いて、第１基板の表面加工を行うことができる。すなわち、第２基板と第１基板とが接合された接合基板は、反りや曲がりのない半導体基板と同様の半導体製造プロセスによって加工することができる。
特に、高電力用途に向いたＳｉＣ等の半導体は不純物拡散係数が小さいため、Ｎ型不純物、Ｐ型不純物共に熱拡散によるドーピングが困難である。また、Ｓｉ半導体の製造プロセスのような熱拡散によるセルフアライメント処理が不可能である。そのため、Ｎ型不純物、Ｐ型不純物の添加位置を決めるにはステッパのように高精度の露光機が必要とされ、半導体基板の反りや曲がりは２０μｍ程度以下に抑えることが求められる。本発明においては、接合基板により反りや曲がりを小さくすることができるため、第１基板の厚さは、それ自身の反りや曲がりの大きさに制約されず必要最小限でよい。これによって、高価な単結晶からなる又は単結晶層を含む第１基板を薄くして、高耐圧半導体素子のコストを低減することが可能になる。
【００１２】
また、第１基板は、少なくともその表層が第１の半導体材料の単結晶からなる基板であればよい。したがって、第１基板として、薄い単結晶基板を用いるだけでなく、単結晶の薄い層を多結晶基板や非晶質基板に搭載した基板も用いることが可能になる。これらの多結晶基板や非晶質基板を薄い基板とすることにより、低価格な支持基板とすることも可能である。例えば、高電力用途の半導体基板として、従来は厚さ３５０μｍ程度のＳｉＣ基板が用いられており、半導体素子を形成した後に研磨して１００μｍ程度まで薄肉化し、その後基板裏面に電極加工をしている。本発明により、厚さ１００μｍ程度の薄い第１基板に半導体素子を形成することが可能になるため、半導体基板の低価格化が可能になるのみならず、半導体素子形成後の薄肉化処理も不要となる。
【００１３】
第１基板と第２基板との接合及び分離は、公知の手法により容易に行うことができる。例えば、第２基板としてサファイア基板のように光を透過する基板を使用すれば、接合材料として紫外線硬化樹脂や紫外線剥離可能な接着剤を用いて、紫外線、熱等により容易に接合及び分離が可能であり、サファイア基板は繰り返し使用することが可能になる。
【００１４】
第２工程は第１基板１と第２基板２とが分離された後に行われるため、第１基板１には反りや曲がりが生じ、基板の平坦さが要求されるフォトリソグラフィ等の加工を行うことは困難である。しかし、第２工程においては、接合材料に制約されない高温度での熱処理や薬液処理等を行うことができ、不純物の活性化処理、酸化膜や金属のアニール処理等が可能になる。
【００１５】
以上のように、単結晶層を含む薄い第１基板と、第２基板との接合及び分離が簡素な工程で成立するため、接合状態と分離状態において、それぞれ第１基板に対して最適な加工を行うことができる。したがって、基板の接合及び分離という付加的な工程を行うにも関わらず、従来よりも大幅に低いコストで、薄い半導体基板を用いた高耐圧な半導体素子を製造することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】第１基板、第２基板の例を表す模式的な側面図及び上面図
【図２】第１基板の構成例を示す模式的断面図
【図３】一つのユニット工程を説明するための模式的断面図
【図４】第１及び第２のユニット工程を説明するための模式的断面図
【図５】第３のユニット工程を説明するための模式的断面図
【図６】第４のユニット工程を説明するための模式的断面図
【図７】第５のユニット工程を説明するための模式的断面図
【図８】第６のユニット工程を説明するための模式的断面図
【図９】第５のユニット工程の変形例を説明するための模式的断面図
【図１０】第４のユニット工程の変形例を説明するための模式的断面図
【図１１】縦型構造の半導体素子（ＭＯＳＦＥＴ）を示す模式的断面図
【発明を実施するための形態】
【００１７】
本発明の半導体素子の製造方法は、複数の小工程から構成される１つのユニット工程を複数回行うことにより、少なくともその表層が第１の半導体材料の単結晶からなる第１基板に半導体素子（図１１参照）を形成することを特徴としている。前記複数の小工程は、第１基板と第１基板の反りを抑制するための第２基板とを接合する接合工程、接合された第１基板の表面を加工する第１工程、接合された第１基板と第２基板とを分離する分離工程、及び分離された第１基板を加工する第２工程から構成されている。
１つのユニット工程においては、接合工程、第１工程、分離工程、第２工程の順に行われる。各ユニット工程の目的により、第１工程及び第２工程において行う加工の内容は任意であり、いずれかの小工程（例えば、第２工程）を省く場合も含むものとする。
【００１８】
以下、図面を参照しつつ本発明の実施形態に係る半導体素子の製造方法を説明する。図１は、第１基板１及び第２基板２の例を示す模式的な側面図及び上面図である。また、図２は、未加工状態の第１基板１の構成を説明するための断面図である。
第１基板１は、少なくともその表層が第１の半導体材料の単結晶からなる基板であればよい。第１基板１として、第１の半導体材料からなる薄い単結晶基板を用いることができる。また、第１基板１として、第１の半導体材料からなる単結晶の薄い層を、多結晶基板や非晶質基板に搭載した基板を用いることができる。例えば、図２に示されるように、第１基板１は、結晶性を問わない支持層１１０上に、能動層となる単結晶の薄膜層１２０が形成されている。支持層１１０は単結晶からなる基板であってもよいし、多結晶や非晶質からなる基板であってもよい。支持層１１０とする多結晶基板や非晶質基板は、必要なだけの厚さの薄い基板とすることにより、低価格な支持基板として用いることができる。
前記第１の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等が挙げられる。
【００１９】
第１基板１は、好ましくは、図１に示されるような円板状又は円柱状の基板である。そのサイズは限定されず、例えば外径６インチ（約１５０ｍｍ）の基板を用いることができる。第１基板１において、表層の薄い単結晶層１２０は、少なくとも半導体素子の能動層とするために必要な厚さ（ＳｉＣの場合、５〜１０μｍ程度）があればよい。第１基板１全体の厚さは限定されず、最終的な半導体素子に必要な厚さとすればよい（例えば、１００μｍ程度）。このような薄い基板は、曲がり易く反りも大きくなるという問題がある。しかし、本発明の製造方法により、第１基板１の表面の加工は第２基板２と接合された状態で行うことができるため、第１基板１自身の曲がりや反りは問題とはならない。
【００２０】
第２基板２は、第１基板１と接合することにより、薄い第１基板１の曲がりや反りを抑制するための基板である。第２基板２の材料は特に限定されない。第１基板１との接合及び分離が容易であること、繰り返して使用することが可能であることから、第２基板２として光を透過するサファイア基板等を用いることが好ましい。
第２基板２もまた、図１に示されるように円板状又は円柱状であることが好ましい。また、第１基板１との接合及び分離の際のハンドリングを容易とするために、第２基板２の外径は第１基板１の外径よりもやや大きくすることが好ましい。第２基板２は、第１基板１と接合された接合基板の状態で、汎用のフォトリソグラフィ装置を使用して第１基板１の表面加工ができる程度に、曲がりや反りを抑制可能であればよい（例えば、反りを２０μｍ以下に抑制することができればよい。）。
【００２１】
本半導体素子の製造方法は、前記複数の小工程（以下、単に「工程」という。）から構成される１つのユニット工程を複数回行うことにより、第１基板１に半導体素子を形成する。
図３は、１つのユニット工程を説明するための断面図である。本実施形態においては、第１基板１はＳｉＣからなり、ＳｉＣの多結晶からなる支持層１１０上に薄膜の単結晶層１２０が形成されている場合を例として説明する（図２参照）。また、第２基板２として、サファイア基板を用いる場合を例として説明する。第１基板１及び第２基板２は共に円板状又は円柱状であり、第２基板２の外径は第１基板１よりやや大きくされている。例えば、第１基板１は外径６インチ（約１５０ｍｍ）で厚さ１００μｍ程度、第２基板２は外径１８０ｍｍ程度で厚さ５００μｍ程度とすることができる。
【００２２】
（接合工程）
前記接合工程において、接合材料を用いて第１基板１と第２基板２とが接合される。
図３（ａ）は、接合工程によって接合された基板（接合基板）を表している。第１基板１と第２基板２とは、公知の手法により接合することができる。第２基板２がサファイア基板である場合、接合材料として紫外線硬化樹脂を使用し、接合面に紫外線を照射することにより接合することが可能である。また、接合材料として紫外線により剥離可能な接着剤を使用し、加熱することによって接合することも可能である。接合された基板は、サイファイア基板によって支持されているため、曲がりは無く反りも少ない。
具体的には、接合工程において、サファイア基板２上に均一な厚さに紫外線硬化樹脂膜を形成し、半乾燥の状態で第１基板１を貼り合わせる。その後、サイファイア基板２側から紫外線を照射することにより、硬化が進行して両基板を接合させることができる。また、紫外線により剥離可能な接着剤を使用し、第１基板１を貼り合わせた後にサファイア基板２全体を１００℃に加熱することにより硬化させることができる。接着剤を使用するため、次の第１工程において４００℃以上となる処理を行うことはできない。
【００２３】
（第１工程）
次に、前記第１工程において、第２基板２と接合された第１基板１の表面加工が行われる。ここで行う表面加工は、第１基板１と第２基板２との接合が維持可能である限り、その種類や回数は問わない。第１工程における表面加工は、基板の接合に影響を及ぼさない温度範囲において行う必要がある。このため、第１工程では、比較的低温（例えば、４００℃以下）において行うことができる加工を、ユニット工程の目的に応じて適宜行うようにすることができる。比較的低温において可能な加工として、例えば、金属膜や酸化膜の生成、フォトリソグラフィ、エッチング、不純物のイオン注入、トレンチ形成等が挙げられる。第１工程において、これらのうちの複数種類の加工を行ってもよいし、１種類の加工を複数回行ってもよい。
図３（ｂ）は、第１工程を経た接合基板の例を表している。本例では、第１工程において、Ｎ型の第１基板１の表層にＰ型層を形成するために１種類以上の半導体不純物材料がイオン注入され、ＭＯＳＦＥＴ素子のソース領域３１及びドレイン領域３２が形成されている。ＳｉＣのようにバンドギャップの広い素子では、熱拡散による不純物プロファイルの形成は困難である。このため、本例のように、イオン注入により不純物プロファイルを作る必要がある。トレンチによる分離構造の素子を形成する場合には、上記イオン注入の前後においてトレンチの加工を行うことができる。
【００２４】
（分離工程）
前記分離工程においては、接合された第１基板１と第２基板２とが分離される。両基板は、公知の手法により分離することができる。第２基板２がサファイア基板であり、接合材料として紫外線硬化樹脂が使用されている場合には、４００℃程度に加熱することによって両基板を分離することが可能である。また、接合材料として紫外線により剥離可能な接着剤が使用されている場合には、接合面に紫外線を照射することによって分離することが可能である。いずれの場合も、分離されたサファイア基板２は、洗浄等して繰り返し使用することができる。
図３（ｃ）は、分離工程において分離された第１基板１及び第２基板２を表している。
【００２５】
（第２工程）
前記第２工程においては、分離された第１基板１に対する加工が行われる。第１基板１は第２基板２と分離されているため反りや曲がりが生じ、基板の平坦さが要求されるフォトリソグラフィ等を利用した加工を行うことは困難である。一方、第２工程においては、接合材料に制約されない高温での熱処理や薬液処理等を行うことができる。このような加工として、例えば、１７００℃程度で行う不純物の活性化処理、ＣＶＤ酸化膜のアニール処理、ゲート酸化膜の熱酸化処理、金属膜のアニール処理等が挙げられる。
図３（ｄ）は、第２工程を経た第１基板１の例を表している。本例では、第２工程において、不純物の活性化のために、１７００℃の熱処理が行われている。第２工程では、第１基板１は治具に搭載された状態等で高温の熱処理が行われるため、第１基板１の反りや曲がりは許容される。
【００２６】
本実施形態に係る半導体素子の製造方法は、以上に説明した接合工程、第１工程、分離工程及び第２工程を１つの単位（ユニット工程）として、そのユニット工程を繰り返して行うことによって、第１基板に半導体素子を形成する。各ユニット工程において行われる加工（第１工程、第２工程）の内容は、そのユニット工程の目的に応じて選択される。
それぞれのユニット工程を、第１のユニット工程、第２のユニット工程、第３のユニット工程等という。以下では、小工程を（ａ）接合工程、（ｂ）第１工程、（ｃ）分離工程及び（ｄ）第２工程とし、図面において、ユニット工程の番号と小工程の符号を用いて各工程を表す。例えば、図（２ｂ）は第２のユニット工程の第１工程を、図（３ｄ）は第３のユニット工程の第２工程を表している。
【００２７】
（第１のユニット工程）
図４は、図２に示した第１基板１の表層にソース領域３１及びドレイン領域３２を形成する第１のユニット工程と、その後酸化膜を形成する第２のユニット工程の例を説明するための断面図である。第１のユニット工程は、図３に例示した工程と同じであり、接合工程及び分離工程は図を省略している。
同図（１ｂ）に示す第１工程において、第１基板１の所定の領域に半導体不純物材料をイオン注入し、Ｐウエル、Ｎ型層及びＰ型層等を形成する。先ず、フォトリソグラフィ（すなわち、フォトレジストの塗布、乾燥、マスクを使用した露光）によりＰウエルのパターンを形成する。そして、不純物をイオン注入することによりＰウエル層を形成する。Ｎ型層、Ｐ型層も同様にイオン注入を行う。トレンチ型素子を形成する場合には、これら不純物層形成の前又は途中に、トレンチエッチングのパターンを形成して加工を行うことができる。本例では、第１基板１の表層にＭＯＳＦＥＴ素子のソース領域３１及びドレイン領域３２が形成されている。
同図（１ｄ）に示す第２工程において、高温（第１の温度）にて熱処理を行うことにより、注入された不純物層が活性化される。不純物層の活性化を一括して行うことができるため、イオン注入毎に熱処理が必要ではなく、工程を簡素にすることができる。例えば、第２工程では、第２基板と分離された第１基板を、治工具を用いて縦型炉内に水平に並べ、１７００℃の高温にて３０分間のアニール処理を行う。これによって、Ｐウエル、Ｐ型層、Ｎ型層等の活性化を同時に行うことができる。以上の第１のユニット工程で加工された第１基板を、第１基板１１と表す。
【００２８】
（第２のユニット工程）
図４（２ａ）は第２のユニット工程における接合工程を表しており、第１のユニット工程を経た第１基板１１と第２基板２とが再び接合される。この第２基板２は、第１のユニット工程において使用した第２基板２と同一物である必要はない（以下においても同様である。）。
同図（２ｂ）は第２のユニット工程における第１工程を表している。先ず、第１基板１１の表面に、低温で行う化学的気相成長（ＣＶＤ）等により、必要な厚さの酸化膜（シリコン酸化膜）を形成する。そして、フォトリソグラフィ及びエッチング処理によりその形状を加工した後、フォトレジストを除去する。これによって、ドレインとソースとの間のゲート３３部の酸化膜が除去され、フィールド酸化膜４１が形成される。更に、ゲート酸化膜部４２の形成を行う。その後、分離工程において第１基板１１は第２基板２と分離される。
同図（２ｄ）は第２のユニット工程における第２工程を表している。本工程では、高温（前記第１の温度以下である第２の温度）において、第１基板１１上の酸化膜の熱処理を行う。本例では、加熱によってフィールド酸化膜４１をアニールすると共に、高温下でのＣＶＤにより、ゲート酸化膜部４２が形成されている部位に熱酸化膜を成長させ、ゲート３３部にゲート酸化膜４３が形成されている。フィールド酸化膜４１のアニーリングとゲート酸化膜４３の生成を兼ねて、熱処理は１０００℃で３０分間行う。これにより、厚さ５０ｎｍのゲート酸化膜４３を形成することができる。半導体素子においてゲート酸化膜の品質は極めて重要であり、高温において緻密な成膜を行う必要がある。以上の第２のユニット工程によって加工された第１基板を、第１基板１２と表す。
【００２９】
（第３のユニット工程）
図５は、前記第２のユニット工程の後、第１基板１２の表面に金属により所定のパターンを形成する第３のユニット工程の例を説明するための断面図である。
同図（３ａ）は第３のユニット工程における接合工程を表しており、前記第２のユニット工程を経た第１基板１２と第２基板２とが接合される。
同図（３ｂ）は第３のユニット工程における第１工程を表している。第１基板１２の表面の素子コントクト部がフォトリソグラフィ及びエッチングにより開孔し、バリアメタルとなる第１の金属（例えば、ニッケル）を全面に蒸着する。そして、フォトリソグラフィ及びエッチングにより所定のパターンに加工し、素子電極部だけに電極５１を形成することができる。この状態で、基板接合部の温度が上昇しない程度のごく短時間の加熱により、コントクト部のシリサイド化処理を行うことも可能である。その後、分離工程において第１基板１２は第２基板２と分離される。
同図（３ｄ）は第３のユニット工程における第２工程を表している。本例では、ランプアニール炉にて短時間高温（前記第２の温度以下である第３の温度）とすることにより、電極５１のメタライズ処理を行っている。ニッケルのメタライズ処理は、数秒間といえども１０００℃の高温における処理となる。以上の第３のユニット工程によって加工された第１基板を、第１基板１３と表す。
【００３０】
前記第３のユニット工程における第２工程では、第１基板１２の熱処理として、短時間のランプアニール等により電極５１の熱処理を行った。この熱処理温度が、前記第２のユニット工程における第２工程（図４（２ｄ）参照）の熱処理の温度と同程度であれば、第３のユニット工程の一連の内容を第２のユニット工程において行うことが可能である。すなわち、第２のユニット工程の第１工程において、フィールド酸化膜４１を形成し、更に素子コントクト部が開孔された状態でバリアメタルとなる第１の金属（例えば、ニッケル）を蒸着し、その後、フォトエッチングにより素子電極部だけに電極５１を形成するようにすることができる。そして、第２工程において、電極５１のメタライズ処理を行うことができる。このようにすれば、第３のユニット工程の目的は、第２のユニット工程により達成される。したがって、第２のユニット工程における熱処理と第３のユニット工程における熱処理とを同じ温度（前記第２の温度）で行う場合には、第３のユニット工程の内容は第２のユニット工程に併合し、第３のユニット工程を省略することができる。
【００３１】
（第４のユニット工程）
図６は、前記第３のユニット工程の後、所定のパターンの素子配線を形成する第４のユニット工程の例を説明するための断面図である。第４のユニット工程における接合工程においては、前記第３のユニット工程を経た第１基板１３と第２基板２とが接合される。
同図（４ｂ）は第４のユニット工程における第１工程を表している。この工程では、先ず、電極部の開孔を確実にするためエッチングにより自然酸化膜を除去する。そして、第１基板１３の表面に第２の金属（例えば、アルミニウム）膜を蒸着し、その形状加工を行って素子配線５２が形成される。その上にＰＩＱなどの保護膜を形成し、更にフォトリソグラフィ処理により、ボンディング用の金属面となるボンディング部を開孔する。その後、分離工程において第１基板１３は第２基板２と分離される。
同図（４ｄ）は第４のユニット工程における第２工程を表している。この工程では、素子配線５２を形成する第２の金属のアニール処理（前記第２の温度以下である第４の温度）を行うことができる。その処理を要しない場合には、第２工程において特に加工を行うことなく、次のユニット工程へ移行させればよい。以上のような第４のユニット工程によって加工された第１基板を、第１基板１４と表す。
【００３２】
前記第４のユニット工程までで、目的とする半導体素子の能動層側表面（上面）の加工は完了している。以下の第５及び第６のユニット工程においては、半導体素子の底面（能動層と反対面）側の表面加工を行う。
（第５のユニット工程）
図７は、半導体素子の底面側に電極薄膜を形成する第５のユニット工程の例を説明するための断面図である。
図７（５ａ）は第５のユニット工程における接合工程を表しており、前記第４のユニット工程を経た第１基板１４の能動層側表面（上面）と第２基板２とが接合される。
同図（５ｂ）は第５のユニット工程における第１工程を表している。この工程では、第１基板１４の底面側を５μｍ程度研磨した上、金属（例えば前記第１の金属）を蒸着することにより、電極薄膜６１を形成する。その後、分離工程において第１基板１４は第２基板２と分離される。
同図（５ｄ）は第５のユニット工程における第２工程を表している。能動層側は完成されているので温度には制約がある。このため、比較的低温（前記第４の温度以下である第５の温度。例えば４００℃程度。）で電極薄膜６１のアニール処理を行う。以上の第５のユニット工程によって加工された第１基板を、第１基板１５と表す。
【００３３】
（第６のユニット工程）
図８は、半導体素子の底面側に更に電極厚膜を形成する第６のユニット工程を説明するための断面図である。
図８（６ａ）は第６のユニット工程における接合工程を表しており、前記第５のユニット工程を経た第１基板１５の能動層側表面と第２基板２とが接合される。
同図（６ｂ）は第６のユニット工程における第１工程を表している。この工程では、第１基板１５の底面側の電極薄膜６１上に、ニッケルや銅等の電極厚膜６２を形成する。電極厚膜６２は、無電解メッキにより厚さ３０μｍ程度とすることができる。その後、分離工程において第１基板１５は第２基板２と分離される。分離された第１基板１５の曲がりや反りは、電極厚膜６２により軽減される。
同図（６ｄ）は第６のユニット工程における第２工程を表している。この工程では、４００℃程度の温度で電極厚膜６２のアニール処理を行うことができる。以上に説明した第１乃至第６のユニット工程によって、目的とする半導体素子１６が完成される。
【００３４】
第１基板１の底面側を加工する工程において、電極薄膜６１部の更なる低抵抗化を図るためには、より高温でアニール処理を行うことが好ましい。また、ユニット工程の内容を組み替えれば、第１基板１の上面側の電極５１部のシリサイド化（図５（３ｄ））と同時に、底面側の電極薄膜６１部のシリサイド化を行うことも可能である。その例を以下に説明する。
【００３５】
図９は、図７に示した第５のユニット工程における底面側の電極薄膜６１の形成を、前記第３のユニット工程における上面側の電極５１の形成直後に行うことによって、上面側及び底面側の電極部のシリサイド化を同時に行う場合を説明する図である。このユニット工程の番号を５’とする。
同図（５’ａ）に示す第１基板１２’は、第３のユニット工程における第１工程で上面側の電極５１を形成した後、分離工程において第２基板２と分離された基板である。すなわち、第１基板１２’は、まだ熱処理によるシリサイド化がされていない状態である。同図に示すように、その状態の第１基板１２’の上面側と第２基板２とが接合される。
同図（５’ｂ）はユニット工程５’における第１工程を表している。この工程では、第１基板１２’の底面に、前記第１の金属により電極薄膜６１が形成される。その後、分離工程において第１基板１２’は第２基板２と分離される。
同図（５’ｄ）はユニット工程５’における第２工程を表している。この工程では、例えば前記第３の温度（約１０００℃）で、電極５１部及び底面側の電極薄膜６１部のアニール処理がなされる。この熱処理は、ランプアニールなどにより短時間に行われる。以上のユニット工程５’によって加工された第１基板を、第１基板１５’と表す。
【００３６】
続いて、第１基板１５’の上面に配線用金属を形成する。このユニット工程の番号を４’とする。このため、本ユニット工程の接合工程においては、前記第１基板１５’の底面と第２基板２とが接合される。
図１０（４’ｂ）はユニット工程４’における第１工程を表している。この工程では、第１基板１５’の表面に金属膜を形成し、その形状加工を行うことにより素子配線５２が形成される。その後、分離工程において第１基板１５’は第２基板２と分離される。
同図（４’ｄ）はユニット工程４’における第２工程を表している。この工程では、例えば前記第４の温度で、素子配線５２を形成する金属のアニール処理が行われる。以上のユニット工程４’によって加工された第１基板を、第１基板１５’’と表す。
その後、第１基板１５’’の底面側に金属厚膜６２を形成することができる。その工程は、前記第６のユニット工程と同様である（図８（６ａ）−（６ｄ）参照）。以上によって、目的とする半導体素子１６が完成される。
【００３７】
以上の実施形態においては、第１の半導体材料がＳｉＣである場合を説明したが、第１の半導体材料がＧａＮ、酸化ガリウム、酸化ガリウム等であっても同様である。
【００３８】
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
【産業上の利用可能性】
【００３９】
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ半導体素子を製造することが可能となる。
【符号の説明】
【００４０】
１、１１、１２、１２’、１３、１４、１５、１５’、１６；第１基板（ＳｉＣ基板）、２；第２基板（サファイア基板）、３１；ソース、３２；ドレイン、３３；ゲート、４１；フィールド酸化膜、４２；ゲート酸化膜部、４３；ゲート酸化膜、５１；電極、５２；素子配線、６１；底面側の電極薄膜、６２；底面側の電極厚膜、１１０、２１０；支持層、１２０、２２０；能動層（単結晶層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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