(57)【要約】【課題】  性能を向上させることが可能な不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性半導体記憶装置は、メモリセルアレイ１０１及びコントローラ１１０を備える。メモリセルアレイ１０１は、複数のブロックを備え、複数のブロックの各々は、複数のメモリストリングを備え、複数のメモリストリングの各々は、選択トランジスタと、選択トランジスタの一端に直列接続された複数のメモリセルとを備える。コントローラ１１０は、第１コマンドに応答して、第１コマンドで指定された第１ブロックにおいて、選択トランジスタの閾値が第１基準値以下であるか否かを判定し、第２コマンドに応答して判定結果を外部に出力する。【選択図】  図８
2017152066.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを備え、前記複数のブロックの各々は、複数のメモリストリングを備え、前記複数のメモリストリングの各々は、選択トランジスタと、前記選択トランジスタの一端に直列接続された複数のメモリセルとを備える、メモリセルアレイと、
第１コマンドに応答して、前記第１コマンドで指定された第１ブロックにおいて、前記選択トランジスタの閾値が第１基準値以下であるか否かを判定し、第２コマンドに応答して前記判定結果を外部に出力するコントローラと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
データキャッシュをさらに具備し、
前記第１コマンドとともにデータが入力され、
前記コントローラは、前記判定動作と並行して、前記データを前記データキャッシュに格納することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１基準値を超える閾値を有する選択トランジスタの数をカウントするカウンタをさらに具備し、
前記コントローラは、前記カウント値が第２基準値以内である場合に、前記第１ブロックの判定結果がパスであると判定し、前記カウント値が前記第２基準値を超えた場合に、前記第１ブロックの判定結果がフェイルであると判定することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記コントローラは、
前記判定結果がパスである場合、第３コマンドに応答して、前記第１ブロックにデータを書き込み、
前記判定結果がフェイルである場合、前記第３コマンドに応答して、前記第１ブロックと異なる第２ブロックにデータを書き込むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記コントローラは、前記第１ブロックがフェイルであると判定されたことを示す第１情報を前記メモリセルアレイの管理領域に格納することを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項６】
複数のブロックを備えるメモリセルアレイを備え、前記複数のブロックの各々は、複数のメモリストリングを備え、前記複数のメモリストリングの各々は、選択トランジスタと、前記選択トランジスタの一端に直列接続された複数のメモリセルとを備える、不揮発性半導体記憶装置と、
第１及び第２コマンドを順に前記半導体記憶装置に送るメモリコントローラと
を具備し、
前記半導体記憶装置前記は、
前記第１コマンドに応答して、前記第１コマンドで指定された第１ブロックにおいて、前記選択トランジスタの閾値が第１基準値以下であるか否かを判定し、
前記第２コマンドに応答して前記判定結果を前記メモリコントローラに出力することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，９３３，１５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、性能を向上させることが可能な不揮発性半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、複数のブロックを備え、前記複数のブロックの各々は、複数のメモリストリングを備え、前記複数のメモリストリングの各々は、選択トランジスタと、前記選択トランジスタの一端に直列接続された複数のメモリセルとを備える、メモリセルアレイと、第１コマンドに応答して、前記第１コマンドで指定された第１ブロックにおいて、前記選択トランジスタの閾値が第１基準値以下であるか否かを判定し、第２コマンドに応答して前記判定結果を外部に出力するコントローラとを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を含むメモリシステムのブロック図。
【図２】図１に示したＮＡＮＤ型フラッシュメモリのブロック図。
【図３】図２に示したメモリセルアレイのブロック図。
【図４】メモリセルアレイに含まれる１つのブロックの回路図。
【図５】ブロックの一部領域の断面図。
【図６】選択トランジスタの閾値を説明する図。
【図７】第１実施形態に係るメモリコントローラの動作を示すフローチャート。
【図８】第１実施形態に係るメモリシステムの動作を示すタイミングチャート。
【図９】第１実施形態に係る選択トランジスタの閾値チェック動作を示すタイミングチャート。
【図１０】メモリセルアレイの管理領域を説明する図。
【図１１】第２実施形態に係るメモリシステムの動作を示すタイミングチャート。
【図１２】第３実施形態に係るＮＡＮＤストリングの断面図。
【図１３】第３実施形態に係るＮＡＮＤストリングの断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。  
本実施形態に係る半導体記憶装置は、データを電気的に書き換え可能な不揮発性半導体メモリであり、以下の実施形態では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
［１］  第１実施形態
［１−１］  メモリシステムの構成
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００、及びメモリコントローラ２００を備える。
【０００９】
メモリシステム１は、ホスト装置３００が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成しても良いし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成しても良い。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
【００１０】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成に関する詳細は後述する。
【００１１】
メモリコントローラ２００は、例えばホスト装置３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。メモリコントローラ２００は、ホストインターフェース回路（Host I/F）２０１、ＣＰＵ（Central Processing unit)２０２、ＲＡＭ（Random Access Memory）２０３、バッファメモリ２０４、ＮＡＮＤインターフェース回路（NAND I/F）２０５、及びＥＣＣ（Error Checking and Correcting）回路２０６などを備える。
【００１２】
ホストインターフェース回路２０１は、コントローラバスを介してホスト装置３００に接続され、ホスト装置３００との間でインターフェース処理を行う。また、ホストインターフェース回路２０１は、ホスト装置３００との間で命令及びデータの送受信を行う。
【００１３】
ＣＰＵ２０２は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２０２は、ホスト装置３００から書き込み命令を受けた場合に、それに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ１００に発行する。読み出し及び消去の際も同様である。また、ＣＰＵ２０２は、ウェアレベリングなど、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
【００１４】
ＲＡＭ２０３は、ＣＰＵ２０２の作業エリアとして使用され、ＮＡＮＤ型フラッシュメモリ１００からロードされたファームウェアや、ＣＰＵ２０２が作成した各種テーブルを格納する。ＲＡＭ２０３は、例えばＤＲＡＭから構成される。バッファメモリ２０４は、ホスト装置３００から送られたデータを一時的に保持し、また、ＮＡＮＤ型フラッシュメモリ１００から送られたデータを一時的に保持する。
【００１５】
ＥＣＣ回路２０６は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路２０５に送る。また、ＥＣＣ回路２０６は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及びエラー訂正を行う。なお、ＥＣＣ回路２０６は、ＮＡＮＤインターフェース回路２０５内に設けるようにしてもよい。
【００１６】
ＮＡＮＤインターフェース回路２０５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路２０５は、ＮＡＮＤ型フラッシュメモリ１００との間で命令及びデータの送受信を行う。
【００１７】
［１−１−１］  ＮＡＮＤ型フラッシュメモリ１００の構成
図２は、ＮＡＮＤ型フラッシュメモリ１００のブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、センスアンプ部１０４、ページバッファ１０５、コアドライバ１０６、電圧発生回路１０７、入出力回路１０８、アドレスレジスタ１０９、コントローラ１１０、ステータスレジスタ１１１、及びフェイルビットカウンタ１１２を備える。
【００１８】
メモリセルアレイ１０１は、複数のブロックを備え、複数のブロックの各々は、複数のメモリセルトランジスタＭＴ（単にメモリセルという場合もある）を備える。メモリセルトランジスタＭＴは、電気的に書き換え可能なＥＥＰＲＯＭ（登録商標）セルから構成される。メモリセルアレイ１０１には、メモリセルトランジスタＭＴに印加される電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。メモリセルアレイ１０１の詳細については後述する。
【００１９】
ロウデコーダ１０２は、アドレスレジスタ１０９からブロックアドレス信号及びロウアドレス信号を受け、これらの信号に基づいて、対応するブロック内のいずれかのワード線を選択する。カラムデコーダ１０３は、アドレスレジスタ１０９からカラムアドレス信号を受け、このカラムアドレス信号に基づいて、いずれかのビット線を選択する。
【００２０】
センスアンプ部１０４は、データの読み出し時には、メモリセルからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ部１０４は、データの書き込み時には、ビット線を介して書き込みデータをメモリセルに転送する。メモリセルアレイ１０１へのデータの読み出し及び書き込みは、複数のメモリセルを単位として行われ、この単位がページとなる。
【００２１】
ページバッファ（データキャッシュ）１０５は、例えばページ単位でデータを保持する。ページバッファ１０５は、データの読み出し時には、センスアンプ部１０４からページ単位で転送されたデータを一時的に保持し、これをシリアルに入出力回路１０８へ転送する。また、ページバッファ１０５は、データの書き込み時には、入出力回路１０８からシリアルに転送されたデータを一時的に保持し、これをページ単位でセンスアンプ部１０４へ転送する。
【００２２】
コアドライバ１０６は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１０２、センスアンプ部１０４、及び図示せぬソース線制御回路などに供給する。コアドライバ１０６によって供給された電圧は、ロウデコーダ１０２、センスアンプ部１０４、及びソース線制御回路を介してメモリセル（具体的には、ワード線、選択ゲート線、ビット線、及びソース線）に印加される。電圧発生回路１０７は、各動作に必要な内部電圧（例えば、電源電圧を昇圧した電圧）を発生し、内部電圧をコアドライバ１０６に供給する。
【００２３】
コントローラ（制御回路）１１０は、ＮＡＮＤ型フラッシュメモリ１００の全体動作を制御する。コントローラ１１０は、各種の外部制御信号、例えば、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎをメモリコントローラ２００から受ける。信号名に付記された“ｎ”は、アクティブ・ローを示す。
【００２４】
コントローラ１１０は、これらの外部制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣＭＤとを識別する。そして、コントローラ１１０は、アドレスＡｄｄを、アドレスレジスタ１０９を介してカラムデコーダ１０３及びロウデコーダ１０２に転送する。また、コントローラ１１０は、コマンドＣＭＤをデコードする。コントローラ１１０は、外部制御信号及びコマンドＣＭＤに従って、データの読み出し、書き込み、及び消去の各シーケンス制御を行う。また、コントローラ１１０は、ＮＡＮＤ型フラッシュメモリ１００の動作状態をメモリコントローラ２００に通知するために、レディー／ビジー信号Ｒ／Ｂｎを出力する。メモリコントローラ２００は、レディー／ビジー信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ１００の状態を知ることができる。
【００２５】
入出力回路１０８は、メモリコントローラ２００との間で、ＮＡＮＤバスを介してデータ（コマンドＣＭＤ、アドレスＡｄｄ、及びデータを含む）の送受信を行う。
【００２６】
ステータスレジスタ１１１は、例えばパワーオン時に、メモリセルアレイ１０１のＲＯＭフューズから読み出された管理データを一時的に保持する。また、ステータスレジスタ１１１は、メモリセルアレイ１０１の動作に必要な各種データを一時的に保持する。ステータスレジスタ１１１は、例えばＳＲＡＭから構成される。
【００２７】
フェイルビットカウンタ１１２は、書き込み後のベリファイ動作において、メモリセルから読み出されたデータと期待値とを比較し、一致しないビット（フェイルビット）の数をカウントする。ベリファイ動作とは、メモリセルに実際に書き込まれたデータと、期待値（書き込みデータ）とを比較し、期待値がメモリセルに書き込まれたか否かを確認する動作である。フェイルビットカウンタ１１２により計数されたフェイルビット数は、書き込み動作のステータスを判定するために使用される。すなわち、コントローラ１１０は、フェイルビットカウンタ１１２により計数されたフェイルビット数と基準値とを比較し、フェイルビット数が基準値以下である場合に、書き込み動作がパスであると判定する。
【００２８】
［１−１−２］  メモリセルアレイ１０１の構成
図３は、メモリセルアレイ１０１のブロック図である。  
メモリセルアレイ１０１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備える。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備える。複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング１０を備える。メモリセルアレイ１０１内のブロック数、１つのブロックＢＬＫ内のストリングユニット数、及び１つのストリングユニットＳＵ内のＮＡＮＤストリング数は、任意に設定可能である。
【００２９】
図４は、メモリセルアレイ１０１に含まれる１つのブロックＢＬＫの回路図である。  
複数のＮＡＮＤストリング１０の各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。本明細書では、メモリセルトランジスタをメモリセル又はセルと呼ぶ場合もある。図４は、ＮＡＮＤストリング１０が８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリング１０が備えるメモリセルトランジスタＭＴの数は任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットデータ（２値）を記憶するように構成してもよいし、２ビット以上のデータ（又は３値以上）を記憶するように構成してもよい。
【００３０】
複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、それらの電流経路が直列接続されるようにして配置される。この直列接続の一端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ２の電流経路の一端に接続される。
【００３１】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通接続される。なお、各ストリングユニットＳＵに含まれる選択トランジスタＳＴ２は、選択トランジスタＳＴ１と同様に、別々の選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されていてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
【００３２】
なお、ＮＡＮＤストリング１０は、ダミーセルトランジスタを備えていてもよい。ダミーセルトランジスタは、選択トランジスタＳＴ１とメモリセルトランジスタとの間、及び選択トランジスタＳＴ２とメモリセルトランジスタとの間に直列接続される。ダミーセルトランジスタのゲートには、ダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込みパルス印加動作や消去パルス印加動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
【００３３】
メモリセルアレイ１０１内でマトリクス状に配置されたＮＡＮＤストリング１０のうち、同一列にある複数のＮＡＮＤストリング１０の選択トランジスタＳＴ１の電流経路の他端は、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。すなわち、１本のビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリング１０を共通に接続する。同一のブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリング１０を共通に接続する。
【００３４】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのブロックＢＬＫに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このデータ単位をページと呼ぶ。
【００３５】
図５は、ブロックＢＬＫの一部領域の断面図である。ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１０が形成されている。すなわち、ウェル領域２０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２３、及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００３６】
そして、これらの配線層２５、２３、２７を貫通してウェル領域２０に達するメモリホール２６が形成され、メモリホール２６内にピラー状の半導体層３１が形成されている。半導体層３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次形成される。これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。半導体層３１は、ＮＡＮＤストリング１０の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３１の上端は、ビット線ＢＬとして機能する金属配線層３２に接続される。
【００３７】
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。さらに、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が形成されている。拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して半導体層３１に電位を印加するための配線である。
【００３８】
以上の構成が、図５を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１０の集合によってストリングユニットＳＵが形成される。
【００３９】
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４０】
またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４１】
［１−２］  選択トランジスタの閾値について
三次元積層不揮発性半導体記憶装置では、経験上、ＮＡＮＤストリング１０の上下層、つまり選択ゲート線ＳＧＤ、ＳＧＳと、ビット線ＢＬ、ソース線ＳＬ、又はワードＷＬとのショートが起こりやすい。例え製品出荷前のテストでスクリーニングしても、製品出荷後に書き込み及び消去を繰り返すことによるストレス（Ｗ／Ｅストレス）が印加されると、選択ゲート線ＳＧＤ、ＳＧＳの部分で後天性の不良が起こり易いと予想される。この不良の一形態として選択トランジスタＳＴ１、ＳＴ２の閾値変動が考えられ、この閾値変動の影響によっていずれ当該ブロックは不良になる。この不良には、書き込み動作において、許容ビット数を超えるデータが正常に書き込めないケースを含む。
【００４２】
よって、コントローラで例えば書き込みや消去前に選択トランジスタの閾値をチェックして、これ以上ブロックにアクセスすることをやめるべきか否かを早めに検知するほうがシステムとしてのパフォーマンス、信頼性を向上できる可能性がある。
【００４３】
図６は、選択トランジスタＳＴ１の閾値を説明する図である。なお、以下の説明は、選択トランジスタＳＴ２についても同様である。図６には、１つのブロックに含まれる複数の選択トランジスタＳＴ１の閾値分布が示される。図６の横軸が選択トランジスタＳＴ１の閾値（Ｖｔ）、図６縦軸が選択トランジスタＳＴ１の数である。
【００４４】
選択トランジスタＳＴ１は、メモリセルトランジスタＭＴと同じ構造を有しており、電荷蓄積層を有する。よって、選択トランジスタＳＴ１の電荷蓄積層に電荷が注入されると、選択トランジスタＳＴ１の閾値が変動する。
【００４５】
例えば、製品出荷前のテストでは、複数の選択トランジスタＳＴ１の閾値にバラツキが少なく、この状態は、図６の破線で示される。製品出荷後に書き込み及び消去を繰り返すことによるストレス（Ｗ／Ｅストレス）が選択トランジスタＳＴ１に印加されると、選択トランジスタＳＴ１の閾値が変動する。Ｗ／Ｅストレスが印加された後の選択トランジスタＳＴ１の閾値は、図６の実線で示される。
【００４６】
例えば、選択トランジスタＳＴ１をオンさせる動作において、選択トランジスタＳＴ１の閾値変動に起因して選択トランジスタＳＴ１がオフしていると、当該動作が実行不能となる。これにより、このような選択トランジスタＳＴ１を含むブロックＢＬＫでは、動作不良（書き込み不良、読み出し不良など）が発生する。
【００４７】
よって、基準となる判定電圧（読み出し電圧）、例えば図６に示す判定電圧ＶＳ１、ＶＳ２を選択トランジスタＳＴ１のゲートに印加して、選択トランジスタＳＴ１がオンするかオフするかを判定することで、選択トランジスタＳＴ１の閾値分布異常を検出できる。
【００４８】
［１−３］  メモリシステム１の動作
上記のように構成されたメモリシステム１の動作について説明する。図７は、メモリコントローラ２００の動作を示すフローチャートである。図８は、メモリシステム１の動作を示すタイミングチャートである。
【００４９】
書き込み動作に先立ち、選択トランジスタＳＴ１、ＳＴ２の閾値チェック動作が行われる（ステップＳ１００）。閾値チェック動作の対象は、選択トランジスタＳＴ１、ＳＴ２の両方であってもよいし、選択トランジスタＳＴ１のみであってもよいし、選択トランジスタＳＴ２のみであってもよい。以下、これらの形態を全て含める意味で、閾値チェック動作の対象を選択トランジスタＳＴと表記する。閾値チェック動作の対象は、メモリセルアレイ１０１の構造に応じて適宜選択可能である。
【００５０】
まず、メモリコントローラ２００は、チェックコマンド“Ｘ１ｈ”、アドレス“Ａｄｄ１”、実行コマンド“Ｘ２ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る。チェックコマンド“Ｘ１ｈ”、及び実行コマンド“Ｘ２ｈ”は、選択トランジスタＳＴの閾値をチェックするためのコマンド（ＳＴ−Ｖｔｈチェック）である。アドレス“Ａｄｄ１”は、閾値チェック対象のブロックアドレスである。本実施形態では、閾値チェック動作は、例えば、ブロックＢＬＫ単位で行われる。
【００５１】
実行コマンド“Ｘ２ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、動作状態、つまりビジー状態になったことを通知するため、レディー／ビジー信号Ｒ／Ｂｎをローレベルに変化させる。続いて、ＮＡＮＤ型フラッシュメモリ１００は、アドレス“Ａｄｄ１”で指定された選択ブロックにおいて、選択トランジスタＳＴの閾値チェック動作を実行する。
【００５２】
以下に一例として、選択トランジスタＳＴ１の閾値チェック動作を説明する。図９は、選択トランジスタＳＴ１の閾値チェック動作を示すタイミングチャートである。なお、閾値チェック動作に必要な情報（電圧の種類を含む）は、メモリセルアレイ１０１の管理領域に不揮発に格納され、必要に応じてコントローラ１１０内のレジスタ、或いはステータスレジスタ１１１に格納される。そして、コントローラ１１０は、レジスタのデータを用いて各種動作を実行する。書き込み動作、読み出し動作、及び消去動作についても同様である。
【００５３】
時刻ｔ１において、センスアンプ部１０４は、全ビット線に、電圧Ｖｂｌ（接地電圧Ｖｓｓ＜Ｖｂｌ＜電源電圧Ｖｄｄ）を印加する。ソース線ＳＬには、例えば接地電圧Ｖｓｓが印加される。
【００５４】
また、ロウデコーダ１０２は、選択ブロックＢＬＫにおいて、図６に示した判定電圧ＶＳ２を選択ゲート線ＳＧＤに印加し、選択ゲート線ＳＧＳに電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択トランジスタＳＴ１、ＳＴ２の閾値に関わらず、選択トランジスタＳＴ１、ＳＴ２をオン状態にさせることが可能な電圧である。これにより、選択トランジスタＳＴ２がオン状態になる。
【００５５】
続いて、時刻ｔ２において、ロウデコーダ１０２は、選択ブロックＢＬＫ内の全ワード線に読み出しパス電圧Ｖｒｅａｄを印加する。読み出しパス電圧Ｖｒｅａｄは、メモリセルトランジスタＭＴの保持データに関わらず、メモリセルトランジスタＭＴをオン状態にさせることが可能な電圧である。
【００５６】
閾値チェック動作における上記の電圧関係により、選択トランジスタＳＴ１の閾値が判定電圧ＶＳ２より高い場合、当該ＮＡＮＤストリングに電流が流れない。すなわち、センスアンプ部１０４によってビット線の電流がセンスされ、このセンス結果がページバッファ１０５に格納される。選択トランジスタＳＴ１がオフ状態である場合、例えばデータ１がページバッファ１０５内の所定のデータキャッシュ（データラッチ回路）に格納される。
【００５７】
続いて、フェイルビットカウンタ１１２は、ページバッファ１０５のうちデータ１の数をカウントする。フェイルビットカウンタ１１２によるカウント値は、コントローラ１１０を介してステータスレジスタ１１１に格納される。
【００５８】
１つのブロックＢＬＫが複数のストリングユニットＳＵを備える場合は、上記の判定動作をストリングユニットＳＵ分だけ繰り返す。なお、選択トランジスタの閾値チェックの基準として、ブロックＢＬＫ内の１つのストリングユニットＳＵを対象にするようにしてもよい。
【００５９】
続いて、コントローラ１１０は、フェイルビットカウンタ１１２のカウント値と基準値（許容ビット数）とを比較する。コントローラ１１０は、カウント値が基準値以下である場合はパス、カウント値が基準値を超えた場合はフェイルと判定する。この判定結果は、ステータスレジスタ１１１に格納される。
【００６０】
なお、選択トランジスタＳＴ２の閾値をチェックする場合は、選択ゲート線ＳＧＤと選択ゲート線ＳＧＳとの電圧が逆になる。
【００６１】
また、閾値分布の下裾をチェックする場合は、判定電圧ＶＳ１が用いられ、これに応じて、選択トランジスタＳＴ１のオン／オフの判定が判定電圧ＶＳ２の場合と逆になる。さらに、判定電圧ＶＳ１を用いた閾値チェック動作、及び判定電圧ＶＳ２を用いた閾値チェック動作を連続して行ってもよい。この例の場合、２つの閾値チェック動作のうちすくなくとも一方がフェイルであった場合、総括した閾値チェック動作がフェイルであると判定される。
【００６２】
続いて、ＮＡＮＤ型フラッシュメモリ１００は、閾値チェック動作が終了した後、レディー状態になったことを通知するため、レディー／ビジー信号Ｒ／Ｂｎをハイレベルに変化させる。
【００６３】
続いて、メモリコントローラ２００は、レディー信号に応答して、ステータスリードコマンド“７０ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る（ステップＳ１０１）。ステータスリードコマンド“７０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、閾値チェック動作に関するステータス情報をメモリコントローラ２００に送る。メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から読み出したステータス情報を受け、閾値チェック動作がパスであるかフェイルであるかを認識する（ステップＳ１０２）。
【００６４】
閾値チェック動作がパスである場合（ステップＳ１０３：Ｙｅｓ）、メモリコントローラ２００は、当該ブロック（選択ブロック）ＢＬＫに対して書き込み動作を実行する（ステップＳ１０４）。すなわち、メモリコントローラ２００は、書き込みコマンド“８０ｈ”、アドレス“Ａｄｄ２”、書き込みデータ“Ｗ−Ｄａｔａ１”、及び実行コマンド“１０ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る。書き込みデータ“Ｗ−Ｄａｔａ１”は、例えばユーザーデータであり、アドレス“Ａｄｄ２”は、ブロックアドレス、カラムアドレス、及びロウアドレスを含む任意のアドレスである。
【００６５】
実行コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、メモリコントローラ２００にビジー信号を送るとともに、書き込み動作を実行する。すなわち、ＮＡＮＤ型フラッシュメモリ１００のコントローラ１１０は、書き込みデータ“Ｗ−Ｄａｔａ１”をメモリセルアレイ１０１に書き込む。ＮＡＮＤ型フラッシュメモリ１００は、書き込み動作が終了した後、メモリコントローラ２００にレディー信号を送る。
【００６６】
一方、閾値チェック動作がフェイルである場合（ステップＳ１０３：Ｎｏ）、メモリコントローラ２００は、別のブロックＢＬＫに対して書き込み動作を実行する（ステップＳ１０５）。別のブロックに対して書き込み動作を実行する場合、改めて当該ブロックに対して閾値チェック動作を行うようにしてもよい。
【００６７】
続いて、メモリコントローラ２００は、閾値チェック動作がフェイルと判定されたブロックＢＬＫをバッドブロックとして管理領域に登録する（ステップＳ１０６）。図１０は、メモリセルアレイ１０１の管理領域を説明する図である。メモリセルアレイ１０１は、管理ブロック（ブロックＢＬＫｉ）を備える。管理ブロックＢＬＫｉには、ＮＡＮＤ型フラッシュメモリ１００の管理情報が記憶される。この管理情報には、バッドブロック情報が含まれる。その他、管理情報には、トリミング情報なども含まれる。
【００６８】
バッドブロック情報は、バッドブロック（不良ブロック）に関する情報であり、例えばバッドブロックのブロックアドレスである。バッドブロックとして管理されたブロックは、以後、データの書き込みに使用されない。
【００６９】
［１−４］  第１実施形態の効果
以上詳述したように第１実施形態では、選択トランジスタＳＴ１、ＳＴ２の閾値分布異常を早期に検知するモードを新たに備える。すなわち、メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のブロック（又はストリングユニット）を指定して、選択トランジスタの閾値チェックを行うためのチェックコマンドを発行する。このチェックコマンドに応答して、ＮＡＮＤ型フラッシュメモリ１００は、選択トランジスタの閾値チェック動作を実行する。そして、メモリコントローラ２００は、ステータスリードコマンドを発行して、メモリコントローラ２００は、選択トランジスタの閾値チェックの判定結果（パス／フェイル）を読み出すようにしている。
【００７０】
例えば、選択トランジスタの閾値分布異常が発生しているブロックに書き込み動作を行い、結果として書き込みエラーとなると、この処理時間が無駄になり、書き込み時間が長くなってしまう。
【００７１】
これに対して、第１実施形態によれば、書き込み動作の前に、選択トランジスタの閾値分布異常が発生しているブロックを検知できる。これにより、メモリシステムの性能を向上させることができる。また、メモリシステムの書き込み速度を向上させることができ、さらに、書き込み処理の最適化が可能となる。
【００７２】
なお、本実施形態では、書き込み動作の前に、選択トランジスタの閾値チェックを行うようにしている。しかし、これに限定されず、消去動作の前に、選択トランジスタの閾値チェックを行うようにしてもよい。
【００７３】
［２］  第２実施形態
第２実施形態では、先に書き込みデータをＮＡＮＤ型フラッシュメモリ１００に入力し、選択トランジスタＳＴの閾値チェック動作と並行して、ＮＡＮＤ型フラッシュメモリ１００内のデータイン処理を行うようにしている。
【００７４】
図１１は、第２実施形態に係るメモリシステム１の動作を示すタイミングチャートである。  
書き込み動作に先立ち、選択トランジスタＳＴの閾値チェック動作が行われる。メモリコントローラ２００は、チェックコマンド“Ｘ３ｈ”、アドレス“Ａｄｄ１”、書き込みデータ“Ｗ−Ｄａｔａ１”、実行コマンド“Ｘ４ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る。チェックコマンド“Ｘ３ｈ”、及び実行コマンド“Ｘ４ｈ”は、選択トランジスタＳＴの閾値をチェックするためのコマンドである。
【００７５】
実行コマンド“Ｘ４ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、ビジー状態になったことを通知するため、レディー／ビジー信号Ｒ／Ｂｎをローレベルに変化させる。続いて、ＮＡＮＤ型フラッシュメモリ１００は、アドレス“Ａｄｄ１”で指定された選択ブロックにおいて、選択トランジスタＳＴの閾値チェック動作を実行する。選択トランジスタＳＴの閾値チェック動作は、第１実施形態と同じである。
【００７６】
さらに、ＮＡＮＤ型フラッシュメモリ１００は、データイン処理を実行する。すなわち、コントローラ１１０は、入出力端子Ｉ／Ｏから入力された書き込みデータ“Ｗ−Ｄａｔａ１”をページバッファ１０５内の所定のデータキャッシュに格納する。
【００７７】
ＮＡＮＤ型フラッシュメモリ１００は、閾値チェック動作が終了した後、レディー状態になったことを通知するため、レディー／ビジー信号Ｒ／Ｂｎをハイレベルに変化させる。
【００７８】
続いて、メモリコントローラ２００は、レディー信号に応答して、ステータスリードコマンド“７０ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る。ステータスリードコマンド“７０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、閾値チェック動作に関するステータス情報をメモリコントローラ２００に送る。メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から読み出したステータス情報を受け、閾値チェック動作がパスであるかフェイルであるかを認識する。
【００７９】
閾値チェック動作がパスである場合、メモリコントローラ２００は、当該ブロック（選択ブロック）ＢＬＫに対して書き込み動作を実行する。すなわち、メモリコントローラ２００は、書き込みコマンド“Ｘ５ｈ”、アドレス“Ａｄｄ２”、及び実行コマンド“Ｘ６ｈ”をＮＡＮＤ型フラッシュメモリ１００に送る。この書き込みコマンド“Ｘ５ｈ”では、書き込みデータは入力されない。
【００８０】
実行コマンド“Ｘ６ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は、メモリコントローラ２００にビジー信号を送るとともに、書き込み動作を実行する。すなわち、ＮＡＮＤ型フラッシュメモリ１００のコントローラ１１０は、チェックコマンド“Ｘ３ｈ”とともに入力された書き込みデータ“Ｗ−Ｄａｔａ１”をメモリセルアレイ１０１に書き込む。ＮＡＮＤ型フラッシュメモリ１００は、書き込み動作が終了した後、メモリコントローラ２００にレディー信号を送る。
【００８１】
一方、閾値チェック動作がフェイルである場合、メモリコントローラ２００は、別のブロックＢＬＫに対して書き込み動作を実行する（ステップＳ１０５）。別のブロックＢＬＫへの書き込み動作は、図８に示した書き込みコマンド“８０ｈ”を用いて行われる。また、別のブロックに対して書き込み動作を実行する場合、改めて当該ブロックに対して閾値チェック動作を行うようにしてもよい。
【００８２】
その後のバッドブロックを管理領域に登録する工程は、第１の実施形態と同じである。
【００８３】
以上詳述したように第２実施形態によれば、選択トランジスタの閾値チェック動作とデータイン処理とを並行して行うことができる。よって、その書き込みを行う場合、データイン処理が不要となる。これにより、書き込み速度を向上させることができる。その他の効果は、第１実施形態と同じである。
【００８４】
［３］  第３実施形態
閾値チェック動作は、ダミーセルトランジスタに適用することも可能である。図１２は、ダミーセルトランジスタＤＴを備えたＮＡＮＤストリング１０の断面図である。
【００８５】
選択ゲート線ＳＧＳと最下層のワード線ＷＬとの間には、例えば２本のダミーワード線ＷＬＤＳ０、ＷＬＤＳ１が絶縁膜を介して配置される。最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、例えば３本のダミーワード線ＷＬＤＤ０〜ＷＬＤＤ２が絶縁膜を介して配置される。ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴと同じ構成である。すなわち、図１２の例では、ＮＡＮＤストリング１０は、５個のダミーセルトランジスタＤＴを備える。例えば、ＮＡＮＤストリング１０には、６４本のワード線ＷＬ、及び３本の選択ゲート線ＳＧＤが配設される。
【００８６】
図１３は、他の例に係るダミーセルトランジスタＤＴを備えたＮＡＮＤストリング１０の断面図である。図１３の例は、半導体ピラー及び配線層群を大まかに２回の工程（２回加工）に分けて形成している。中央部における半導体層３１の凸部が２回加工の継ぎ目部分である。
【００８７】
継ぎ目部分を挟むようにして２本のダミーワード線ＷＬＤＬ、ＷＬＤＵが配置される。また、選択ゲート線ＳＧＳと最下層のワード線ＷＬとの間には、例えば２本のダミーワード線ＷＬＤＳ０、ＷＬＤＳ１が絶縁膜を介して配置される。最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、例えば３本のダミーワード線ＷＬＤＤ０〜ＷＬＤＤ２が絶縁膜を介して配置される。すなわち、図１３の例では、ＮＡＮＤストリング１０は、７個のダミーセルトランジスタＤＴを備える。例えば、ＮＡＮＤストリング１０には、９６本のワード線ＷＬ（ダミーワード線ＷＬＤＬより下側で４８本のワード線ＷＬ、及びダミーワード線ＷＬＤＵより上側で４８本のワード線ＷＬ）、２本の選択ゲート線ＳＧＳ、及び３本の選択ゲート線ＳＧＤが配設される。
【００８８】
ダミーセルトランジスタＤＴは、書き込み動作、及び読み出し動作においてオン状態とされる。ダミーセルトランジスタＤＴは、所定の閾値を有し、図６と同様の閾値分布を有する。選択トランジスタの場合と同様に、ダミーセルトランジスタＤＴの閾値が基準値以上に変動すると、このようなダミーセルトランジスタＤＴを含むブロックＢＬＫでは、動作不良（書き込み不良、読み出し不良など）が発生する。特に、図１３に示した継ぎ目部において、製造工程における合わせずれが発生すると、ダミーワード線ＷＬＤＬ、ＷＬＤＵで不良が発生しやすい。
【００８９】
そこで、第１及び第２実施形態で説明した選択トランジスタの閾値チェック動作をダミーセルトランジスタＤＴに適用することも可能である。閾値チェック動作では、図６を援用して、ダミーセルトランジスタＤＴの閾値に対応して判定電圧ＶＳ１、ＶＳ２を適宜変更すればよい。また、ＮＡＮＤストリングのうち、チェック対象であるダミーセルトランジスタ以外のトランジスタは、全てオン状態とされる。
【００９０】
（変形例）
１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であっても良い。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であっても良い。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であっても良い。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であって良い。
【００９１】
書き込み動作は、プログラムとプログラムベリファイとを含む。書き込み動作においては、プログラム時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であっても良い。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせても良い。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であっても良い。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であっても良い。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせても良い。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であって良い。
【００９２】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であっても良い。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であって良い。
【００９３】
また、メモリセルは、例えば以下のような構造であっても良い。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【００９４】
なお、本実施形態では、基板上に複数のメモリセルが積層された三次元積層不揮発性半導体記憶装置を例に説明しているが、これに限定されず、複数のメモリセルが平面状に配置された二次元不揮発性半導体記憶装置に適用することも可能である。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１…メモリシステム、１０…ＮＡＮＤストリング、１００…ＮＡＮＤ型フラッシュメモリ、１０１…メモリセルアレイ、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…センスアンプ部、１０５…ページバッファ、１０６…コアドライバ、１０７…電圧発生回路、１０８…入出力回路、１０９…アドレスレジスタ、１１０…コントローラ、１１１…ステータスレジスタ、１１２…フェイルビットカウンタ、２００…メモリコントローラ、２０１…ホストインターフェース回路、２０２…ＣＰＵ、２０３…ＲＡＭ、２０４…バッファメモリ、２０５…ＮＡＮＤインターフェース回路、２０６…ＥＣＣ回路、３００…ホスト装置。
【図１】
2017152066.tif 000003
【図２】
2017152066.tif 000004
【図３】
2017152066.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2017152066.tif 000011
【図１０】
2017152066.tif 000012
【図１１】
2017152066.tif 000013
【図１２】
2017152066.tif 000014
【図１３】
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