(57)【要約】【課題】導電体接続での問題を解消しつつ、積層された半導体チップ間において、伝送効率の良い信号伝送を行うことが可能な固体撮像素子、固体撮像素子の駆動方法、及び、電子機器を提供する。【解決手段】本開示の固体撮像素子は、入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、を備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、
を備える固体撮像素子。
【請求項２】
信号伝送部は、第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
請求項１に記載の固体撮像素子。
【請求項３】
単位画素は、裏面照射型画素である、
請求項１に記載の固体撮像素子。
【請求項４】
信号伝送部が伝送する電気信号は、アナログ信号である、
請求項１に記載の固体撮像素子。
【請求項５】
信号伝送部が伝送する電気信号は、デジタル信号である、
請求項１に記載の固体撮像素子。
【請求項６】
単位画素は、入射光に応じたアナログ信号をデジタル信号に変換する機能を有する、
請求項５に記載の固体撮像素子。
【請求項７】
信号伝送部におけるインダクタは、画素アレイ部の一つの画素列に対して一つ以上設けられている、
請求項２に記載の固体撮像素子。
【請求項８】
信号伝送部におけるインダクタは、画素アレイ部の各画素列に沿って形成されている、
請求項７に記載の固体撮像素子。
【請求項９】
信号伝送部におけるインダクタは、画素アレイ部の一つの単位画素に対して一つ、あるいは、複数の単位画素から成る画素ユニットに対して一つ設けられている、
請求項２に記載の固体撮像素子。
【請求項１０】
信号伝送部におけるインダクタは、第１半導体チップの裏面照射型画素の受光側基板面と反対側の基板面に形成されている、
請求項３に記載の固体撮像素子。
【請求項１１】
入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
が積層されて成る固体撮像素子の駆動に当たって、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う、
固体撮像素子の駆動方法。
【請求項１２】
第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
請求項１１に記載の固体撮像素子の駆動方法。
【請求項１３】
単位画素は、裏面照射型画素である、
請求項１１に記載の固体撮像素子の駆動方法。
【請求項１４】
第１半導体チップと第２半導体チップとの間で伝送する電気信号は、アナログ信号である、
請求項１１に記載の固体撮像素子の駆動方法。
【請求項１５】
第１半導体チップと第２半導体チップとの間で伝送する電気信号は、デジタル信号である、
請求項１１に記載の固体撮像素子の駆動方法。
【請求項１６】
入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、
を備える固体撮像素子を有する電子機器。
【請求項１７】
信号伝送部は、第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
請求項１６に記載の電子機器。
【請求項１８】
単位画素は、裏面照射型画素である、
請求項１６に記載の電子機器。
【請求項１９】
信号伝送部が伝送する電気信号は、アナログ信号である、
請求項１６に記載の電子機器。
【請求項２０】
信号伝送部が伝送する電気信号は、デジタル信号である、
請求項１６に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、固体撮像素子の駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
固体撮像素子、特に、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサは、低消費電力、高速性の優位性を活かし、携帯電話機、デジタルスチルカメラ、一眼レフカメラ、カムコーダ、監視用カメラ等の電子機器に広く搭載されるようになってきている。また、最近では、画像処理などの機能回路ブロックについても、画素アレイ部（画素部分）と一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。
【０００３】
近年、画素部分と回路部分とを別々の半導体チップ（半導体基板）上に形成し、これらの半導体チップを積層してなる積層型固体撮像素子の開発が、鋭意、進められている。この積層型固体撮像素子は、小型化、高画質化、高速化などを達成しつつ、多彩な機能を自由に組み込むことができる利点がある。
【０００４】
積層型固体撮像素子では、画素部側の半導体チップと回路部側の半導体チップとの間で信号を伝送するに当たって、両チップに位置を対応させてマイクロパッドを形成し、マイクロバンプによって両チップ間を電気的に接続するようにしている（例えば、特許文献１参照）。また、画素アレイ部の周辺領域において、磁気結合によって両チップ間で信号の伝送（伝達）を行うようにした技術も報告されている（例えば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４９３６１号公報
【非特許文献】
【０００６】
【非特許文献１】M.Ikebe,D.Uchida,Y.Take,M.Someya,S.Chikuda,K.Matsuyama,T.Asai,T.Kuroda and M.Motomura,"Image Sensor/Digital Logic 3D Stacked Module Featuring Inductive Coupling Channels for High Speed/Low-Noise Image Transfer,"IEEE Symposium on VLSI Circuits, Dig. Tech. Papers, pp.C82-C83, June 2015.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の従来技術のような、バンプによる導電体接続では、高度な加工技術が必要であるとともに、接続部分のばらつきや、ボイドの発生に起因する画質低下、歩留まり低下、製造コストの増加等の問題がある。また、ＴＳＶ(Through Silicon Via)接続では、接合面も貫通させて半導体素子深部にまて形成する必要がある。また、形成可能なバンプのピッチに限度があるため、狭ピッチ化が困難である。
【０００８】
一方、非特許文献１に記載の従来技術では、画素アレイ部の周辺領域において、画素列毎に信号線を通して読み出される画素信号を伝送することになる。従って、磁気結合のためのインダクタ（コイル）を、画素アレイ部の周辺の限られた狭い領域に形成することになり、インダクタのレイアウト占有率を十分に確保できないために伝送効率が悪い。
【０００９】
そこで、本開示は、導電体接続での問題を解消しつつ、積層された半導体チップ間において、伝送効率の良い信号伝送を行うことが可能な固体撮像素子、固体撮像素子の駆動方法、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するための本開示の固体撮像素子は、
入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、
を備える。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
【００１１】
上記の目的を達成するための本開示の固体撮像素子の駆動方法は、
入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
が積層されて成る固体撮像素子の駆動に当たって、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う。
【発明の効果】
【００１２】
本開示によれば、画素アレイ部の領域内において、積層チップ間で信号の伝送を行うことで、信号伝送部を構成する素子のレイアウト占有率を十分に確保できるため、導電体接続での問題を解消しつつ、積層された半導体チップ間において、伝送効率の良い信号伝送を行うことができる。
【００１３】
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１４】
【図１】図１は、積層型固体撮像素子の基本的な構成の一例を示す概略構成図である。
【図２】図２は、第１実施形態に係る固体撮像素子の全体の構成例を示すブロック図である。
【図３】図３は、第１実施形態に係る固体撮像素子における単位画素及び電圧電流変換部の回路構成の一例を示す回路図である。
【図４】図４Ａは、第１実施形態に係る固体撮像素子における信号検出部の回路構成の一例を示す回路図であり、図４Ｂは、ＡＤ変換器の回路構成の一例を示すブロック図である。
【図５】図５は、第１実施形態に係る固体撮像素子の動作例の説明に供するタイミング波形図である。
【図６】図６は、第１実施形態に係る固体撮像素子における、第１半導体チップ側のインダクタ及び第２半導体チップ側のインダクタのレイアウトの一例を示す図である。
【図７】図７は、第１実施形態に係る固体撮像素子における、第１半導体チップ側のインダクタ及び第２半導体チップ側のインダクタのレイアウトの他の例を示す図である。
【図８】図８は、第２実施形態に係る固体撮像素子の全体の構成例を示すブロック図である。
【図９】図９は、第２実施形態に係る固体撮像素子における第１半導体チップ側の単位画素及び第２半導体チップ側の信号検出部の回路構成の一例を示す回路図である。
【図１０】図１０は、第２実施形態に係る固体撮像素子の動作例の説明に供するタイミング波形図である。
【図１１】図１１は、第４実施形態に係る固体撮像素子における、第１半導体チップ側のインダクタ及び第２半導体チップ側のインダクタのレイアウトの一例を示す図である。
【図１２】図１２は、静電結合による伝送方式の原理図である。
【図１３】図１３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像素子、その駆動方法、及び、電子機器、全般に関する説明
２．積層型固体撮像素子
３．第１実施形態（伝送対象の信号がアナログ信号の例）
４．第２実施形態（伝送対象の信号がデジタル信号の例）
５．変形例
６．本開示の電子機器（撮像装置の例）
【００１６】
＜本開示の固体撮像素子、その駆動方法、及び、電子機器、全般に関する説明＞
本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、信号伝送部について、第１半導体チップと第２半導体チップとの間で、インダクタの磁気（磁界）結合によって電気信号の伝送を行う構成とすることができる。但し、信号伝送部としては、磁気結合による伝送方式に限られるものではなく、他の非接触による伝送方式、例えば、静電結合による伝送方式であってもよい。
【００１７】
上述した好ましい構成を含む本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、単位画素は、裏面照射型画素であることが好ましい。ここで、ここで、『裏面照射型画素』とは、配線層が配される側を表面側とするとき、その反対側、即ち裏面側から入射光を取り込む画素構造をいう。但し、単位画素は、裏面照射型画素に限られるものではなく、表面照射型画素であってもよい。ここで、『表面照射型画素』とは、配線層が配される表面側から入射光を取り込む画素構造をいう。
【００１８】
更に、上述した好ましい構成を含む本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、信号伝送部が伝送する電気信号について、アナログ信号である構成とすることができる。
【００１９】
あるいは又、上述した好ましい構成を含む本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、信号伝送部が伝送する電気信号について、デジタル信号である構成とすることができる。このとき、単位画素は、入射光に応じた電気信号をデジタル信号に変換する機能を有する構成となる。
【００２０】
更に、上述した好ましい構成を含む本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、信号伝送部におけるインダクタについて、画素アレイ部の一つの画素列に対して一つ以上設けられている構成とすることができる。あるいは又、信号伝送部におけるインダクタについて、画素アレイ部の各画素列に沿って形成されている構成とすることができる。
【００２１】
更に、上述した好ましい構成を含む本開示の固体撮像素子、その駆動方法、及び、電子機器にあっては、信号伝送部におけるインダクタについて、画素アレイ部の一つの単位画素に対して一つ、あるいは、複数の単位画素から成る画素ユニットに対して一つ設けられている構成とすることができる。あるいは又、信号伝送部におけるインダクタについて、第１半導体チップの裏面照射型画素の受光側基板面と反対側の基板面に形成されている構成とすることができる。
【００２２】
＜積層型固体撮像素子＞
先ず、本開示の技術が適用される積層型固体撮像素子について説明する。積層型固体撮像素子の基本的な構成の一例を図１に示す。積層型固体撮像素子１０は、第１半導体チップ（半導体基板）１１と第２半導体チップ１２とを有し、例えば、第１半導体チップ１１が上側のチップとし、第２半導体チップ１２が下側のチップとして積層された構造（所謂、積層構造）となっている。
【００２３】
この積層構造において、上側の第１半導体チップ１１は、光電変換素子を含む単位画素（以下、単に『画素』と記述する場合がある）２０が２次元マトリクス状（行列状）に配列されて成る画素アレイ部（画素部）１３が形成された画素チップとなっている。本例に係る積層型固体撮像素子１０にあっては、第１半導体チップ１１には、画素アレイ部１３の各画素２０を垂直方向（列方向）において走査する垂直走査部１４も搭載された構成となっている。尚、垂直走査部１４については、第２半導体チップ１２側に搭載する構成を採ることも可能である。垂直走査部１４を第１半導体チップ１１側及び第２半導体チップ１２側のいずれに搭載するかは任意である。
【００２４】
下側の第２半導体チップ１２は、第１半導体チップ１１上に形成された画素アレイ部１３の各画素２０から読み出される画素信号に関する各種の処理を行う信号処理部１５や水平走査部１６などの回路部が形成された回路チップとなっている。信号処理部１５は、画素アレイ部１３の各画素２０から読み出される画素信号に対して、アナログ−デジタル変換処理を含む所定の信号処理を施す。信号処理部１５の詳細については後述する。水平走査部１６は、信号処理部１５で信号処理された行単位の画素信号を水平方向（行方向）において走査し、所定の順番で読み出す処理を行う。
【００２５】
上述した積層型（積層構造）の固体撮像素子１０は、第１半導体チップ１１として、画素アレイ部１３を形成できる程度の大きさのもので済むために、第１半導体チップ１１のサイズ、ひいては、固体撮像素子１０全体のサイズを小さくできる。更に、第１半導体チップ１１には画素２０の作成に適したプロセスを、第２半導体チップ１２には回路の作成に適したプロセスをそれぞれ適用できるために、積層型固体撮像素子１０の製造に当たって、プロセスの最適化を図ることができるメリットもある。
【００２６】
＜第１実施形態＞
第１実施形態に係る固体撮像素子は、上述した第１半導体チップ１１と第２半導体チップ１２とを積層して成る積層型固体撮像素子を前提としている。そして、第１実施形態に係る固体撮像素子１０では、画素アレイ部１３の領域内において、第１半導体チップ１１と第２半導体チップ１２との間で非接触にて電気信号の伝送を行うとともに、伝送対象の信号をアナログ信号としている。
【００２７】
非接触による伝送方式として、磁気（磁界）結合による伝送方式や、静電結合による伝送方式などを例示することができる。本実施形態では、インダクタの磁気結合による伝送方式を用いて、第１半導体チップ１１と第２半導体チップ１２との間で電気信号の伝送を行うこととする。但し、磁気結合による伝送方式に限られるものではない。
【００２８】
第１実施形態に係る固体撮像素子（積層型固体撮像素子）の全体の構成例を図２のブロック図に示す。図２には、主に、本開示の技術に関わる機能部のみを図示している。
【００２９】
（第１半導体チップ）
第１半導体チップ１１には、単位画素２０がｍ行の画素行及びｎ列の画素列の２次元マトリクス状（行列状）に配列されて画素アレイ部１３を構成している。この２次元マトリクス状の画素配列に対して、画素行毎に画素駆動線３１（３１1〜３１m）が行方向に沿って配線され、画素列毎に信号線３２（３２1〜３２n）が列方向に沿って配線されている。図２では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。
【００３０】
画素アレイ部１３の行方向の一方側には、垂直走査部１４が配置されている。垂直走査部１４は、画素駆動線３１1〜３１mに対して、単位画素２０から信号を読み出す際の駆動を行うための駆動信号を出力する。換言すれば、画素駆動線３１_1〜３１_mは、各一端が垂直走査部１４の各行に対応する各出力端に接続されており、これら出力端から出力される駆動信号を、画素行毎に単位画素２０に伝送する。
【００３１】
垂直走査部１４は、シフトレジスタやアドレスデコーダなどによって構成されており、画素アレイ部１３の各画素２０を全画素同時あるいは行単位等で駆動する。この垂直走査部１４はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素２０から信号を読み出すために、画素アレイ部１３の単位画素２０を行単位で順に選択走査する。単位画素２０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３２】
この掃出し走査系による掃出し走査により、読出し行の単位画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３３】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２０における光電荷の露光期間となる。
【００３４】
画素アレイ部１３の領域内において、信号線（列信号線／垂直信号線）３２1〜３２nの各一端側には、定電流源３３が配置されている。電流源３３は、一端が信号線３２1〜３２nの各一端に接続され、他端が固定電位（例えば、グランド）に接続されており、信号線３２1〜３２nに電流を供給する。信号線３２1〜３２nの各他端には、電圧電流変換部４１及びインダクタ（コイル）４２が配置されている。すなわち、電圧電流変換部４１及びインダクタ４２は、画素アレイ部１３の画素列毎に設けられている。
【００３５】
電圧電流変換部４１は、その入力端が信号線３２1〜３２nの各他端に接続されており、単位画素２０への入射光量に応じて変化する信号線３２1〜３２nの電圧値を電流値に変換する。インダクタ４２は、一端が電圧電流変換部４１の出力端に接続され、他端が固定電位のノードに接続されており、電圧電流変換部４１から出力される電流値の変化に応じた起電力を発生する。
【００３６】
（第２半導体チップ）
第２半導体チップ１２には、第１半導体チップ１１に画素列毎に設けられたインダクタ４２に対応する位置にインダクタ５１が設けられている。そして、第１半導体チップ１１及び第２半導体チップ１２が積層されることにより、インダクタ４２及びインダクタ５１も積層状態となる。これにより、第１半導体チップ１１側のインダクタ４２で生じた起電力は、相互誘導作用により、近接配置された第２半導体チップ１２側のインダクタ５１に伝達される。すなわち、第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１は、第１半導体チップ１１と第２半導体チップ１２との間で非接触にて信号の伝送を行う信号伝送部を構成している。
【００３７】
第２半導体チップ１２には更に、インダクタ５１に対応して、信号検出部５２、アナログ−デジタル変換器（以下、『ＡＤ変換器』と記述する場合がある）５３、メモリ５４、及び、列選択スイッチ５５が設けられている。すなわち、信号検出部５２、ＡＤ変換器５３、メモリ５４、及び、列選択スイッチ５５はインダクタ５１と共に、第１半導体チップ１１側の画素アレイ部１３の画素列毎に設けられている。
【００３８】
そして、インダクタ５１、信号検出部５２、ＡＤ変換器５３、メモリ５４、及び、列選択スイッチ５５は、第１半導体チップ１１側の画素アレイ部１３の各画素２０から読み出される画素信号に対して、アナログ−デジタル変換処理を含む所定の信号処理を施す信号処理部１５を構成している。第２半導体チップ１２には更に、信号処理部１５で信号処理された行単位の画素信号を水平方向において走査し、所定の順番で読み出す処理を行う水平走査部１６が設けられている。水平走査部１６は、シフトレジスタやアドレスデコーダなどによって構成される。
【００３９】
第２半導体チップ１２側のインダクタ５１は、第１半導体チップ１１側のインダクタ４２で生じた起電力と同等の電圧を生じる。信号検出部５２は、インダクタ５１の電圧変化を検出し、アナログ画素信号に変換してＡＤ変換器５３に供給する。ＡＤ変換器５３は、アナログ画素信号をデジタル画素信号に変換する。ＡＤ変換器５３としては、周知のＡＤ変換器を用いることができる。
【００４０】
周知のＡＤ変換器として、シングルスロープ型ＡＤ変換器、逐次比較型ＡＤ変換器、又は、デルタ−シグマ変調型（ΔΣ変調型）ＡＤ変換器を例示することができる。また、ＡＤ変換器５３は、グレイコードカウンタを備えていてもよい。但し、ＡＤ変換器５３としては、これらに限定されるものではなく、フラッシュ型、ハーフ・フラッシュ型、サブレンシング型、パイプライン型、ビット・パー・ステージ型、マグニチュード・アンプ型等のＡＤ変換器を挙げることもできる。
【００４１】
メモリ５４は、ＡＤ変換器５３でアナログ−デジタル変換処理されたデジタル画素信号を格納する。列選択スイッチ５５は、水平走査部１６による走査の下に、オン状態となることによって、メモリ５４に格納されたデジタル画素信号を信号出力線５６へ読み出す。この読み出されたデジタル画素信号に対しては、必要に応じて、最終的な信号処理が行われる。その後、デジタル画像データとして第２半導体チップ１２へ出力される。
【００４２】
（単位画素及び電圧電流変換部）
単位画素２０及び電圧電流変換部４１の回路構成の一例を図３に示す。本例に係る単位画素２０は、光電変換素子として例えばフォトダイオード（ＰＤ）２１を有している。図３に示すように、単位画素２０は、フォトダイオード２１に加えて、例えば、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
【００４３】
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４４】
この単位画素２０に対して、先述した画素駆動線３１（３１1〜３１m）として、複数の駆動線３１１，３１２，３１３が同一画素行の各画素に対して共通に配線されている。複数の駆動線３１１，３１２，３１３は、垂直走査部１４（図２参照）の各画素行に対応した出力端に画素行の単位で接続されている。垂直走査部１４は、複数の駆動線３１１，３１２，３１３に対して転送信号ＴＲＸ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００４５】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷電圧変換部（電荷検出部）としてのフローティング・ディフュージョンＦＤである。
【００４６】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とフローティング・ディフュージョンＦＤとの間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ状態となる転送信号ＴＲＸが垂直走査部１４から駆動線３１１を通して与えられる。転送トランジスタ２２は、転送信号ＴＲＸに応答して導通状態となることで、フォトダイオード２１で光電変換され、蓄積された光電荷をフローティング・ディフュージョンＦＤに転送する。
【００４７】
リセットトランジスタ２３は、ドレイン電極が電源電位Ｖddのノード（電源線）に接続され、ソース電極がフローティング・ディフュージョンＦＤに接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブ状態となるリセット信号ＲＳＴが垂直走査部１４から駆動線３１２を通して与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティング・ディフュージョンＦＤの電荷を電源電位Ｖddのノードに捨てることによってフローティング・ディフュージョンＦＤをリセットする。
【００４８】
増幅トランジスタ２４は、ゲート電極がフローティング・ディフュージョンＦＤに接続され、ドレイン電極が電源電位Ｖddのノードに接続されている。この増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続されることで、当該信号線３２の端部に接続された電流源３３とソースフォロワを構成する。
【００４９】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブ状態となる選択信号ＳＥＬが垂直走査部１４から駆動線３１３を通して与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
【００５０】
尚、選択トランジスタ２５については、電源電位Ｖddのノードと増幅トランジスタ２４のドレイン電極との間に接続した回路構成を採ることも可能である。また、本例では、単位画素２０の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせた３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした構成とすることもできる。
【００５１】
図３に示すように、電圧電流変換部４１は、オペアンプ４１１、ＭＯＳトランジスタ４１２、及び、抵抗素子４１３を有する構成となっている。オペアンプ４１１は、その非反転（＋）入力端子が信号線３２に接続されている。ＭＯＳトランジスタ４１２は、ゲート電極がオペアンプ４１１の出力端子に接続され、ソース電極がオペアンプ４１１の反転（−）入力端子に接続されている。抵抗素子４１３は、一端がＭＯＳトランジスタ４１２のソース電極に接続され、他端が低電位側電源(例えば、グランド)に接続されている。
【００５２】
ここで、ＭＯＳトランジスタ４１２のドレイン電極が、電圧電流変換部４１の出力端となる。そして、インダクタ４２は、一端が電圧電流変換部４１の出力端、即ちＭＯＳトランジスタ４１２のドレイン電極に接続され、他端が固定電位、例えば電源電位Ｖddのノード（電源線）に接続されている。
【００５３】
上記の構成の電圧電流変換部４１において、インダクタ４２からＭＯＳトランジスタ４１２に流れる電流Ｉは、抵抗素子４１３を通してグランドに流れるため、抵抗素子４１３の抵抗値をＲとすると、抵抗素子４１３の両端間電圧はＩ×Ｒとなる。そして、オペアンプ４１１は、２つの入力端子間の電位差がゼロになるイマジナリ・ショートにより、抵抗素子４１３の両端間電圧Ｉ×Ｒと、オペアンプ４１１の非反転（＋）入力電圧とが等しくなるように動作する。これにより、単位画素２０の入射光量に応じで変化する信号線３２の電圧が抵抗素子４１３の両端間電圧Ｉ×Ｒとなるように、ＭＯＳトランジスタ４１２に流れる電流Ｉが変化する。このとき、インダクタ４２に流れる電流は同じくＩである。
【００５４】
信号線３２の電圧が電流Ｉに変換されることにより、次式（１）のような、画素信号に応じた誘導起電力Ｖがインダクタ４２に生じる。
Ｖ＝−Ｌ（ΔＶ／ΔＩ）    ・・・（１）
ここで、Ｌはインダクタ４２のインダクタンスであり、Ｌ＝μＳ／ｌ×Ｎ2である。また、μは透磁率、Ｓはコイルの断面積、ｌはコイルの長さ、Ｎはコイルの巻き数である。
【００５５】
（信号検出部及びＡＤ変換器）
信号検出部５２の回路構成の一例を図４Ａに示し、ＡＤ変換器５３の回路構成の一例を図４Ｂに示す。図４Ａに示すように、信号検出部５２は、ダイオード５２１及び容量素子５２２から成る整流回路の構成となっている。ダイオード５２１は、アノード電極がインダクタ５１の一端に接続され、カソード電極が容量素子５２２の一方の電極に接続されている。容量素子５２２は、他方の電極がインダクタ５１の他端に接続されている。
【００５６】
本例では、ＡＤ変換器５３として、例えば、シングルスロープ型ＡＤ変換器を用いる場合を例に挙げる。シングルスロープ型ＡＤ変換器では、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧Ｖrefが用いられる。ランプ波形の参照電圧Ｖrefは、参照電圧生成部５７で生成される。参照電圧生成部５７については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００５７】
ＡＤ変換器５３は、例えば、コンパレータ５３１及びカウンタ５３２から成る。本例に係るＡＤ変換器５３では、カウンタ５３２として、アップ／ダウンカウンタ（図中、『Ｕ／ＤＣＮＴ』と記している）を用いている。コンパレータ５３１は、画素アレイ部１３の各画素２０から読み出される画素信号を比較入力とし、参照電圧生成部５７から供給されるランプ波の参照電圧Ｖrefを基準入力とし、両者を比較する。そして、コンパレータ５３１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ５３１の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
【００５８】
アップ／ダウンカウンタ５３２には、コンパレータ５３１に対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。そして、アップ／ダウンカウンタ５３２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントを行うことにより、コンパレータ５３１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。このアップ／ダウンカウンタ５３２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となり、メモリ５４に格納される。そして、水平走査部１６（図２参照）による走査の下に、メモリ５４からアナログの画素信号をＡＤ変換して得られるデジタル値が適宜読み出される。
【００５９】
画素２０が２次元マトリクス状に配列されて成る固体撮像素子（ＣＭＯＳイメージセンサ）では、一般的に、画素２０のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。画素２０からは、例えば、リセットレベルＶrst及び信号レベルＶsigの順に読み出される。リセットレベルＶrstは、画素２０のフローティング・ディフュージョンＦＤをリセットしたときのフローティング・ディフュージョンＦＤの電位に相当する。信号レベルＶsigは、フォトダイオード２１に蓄積された電荷をフローティング・ディフュージョンＦＤへ転送したときのフローティング・ディフュージョンＦＤの電位に相当する。
【００６０】
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはフローティング・ディフュージョンＦＤで保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことにより、これらのノイズを除去した信号を得ることが可能となる。
【００６１】
上記の構成のシングルスロープ型ＡＤ変換器５３では、ＡＤ変換の際に、相関二重サンプリング処理が実行される。具体的には、ＡＤ変換器５３では、コンパレータ５３１での比較動作の開始から比較動作の終了までの比較期間の計測動作の際に、アップ／ダウンカウンタ５３２は、例えば、リセットレベルＶrstに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶrstとの差分をとることができる。その結果、ＡＤ変換器５３によるＡＤ変換の際に、相関二重サンプリングによるノイズ除去処理が行われる。
【００６２】
（動作例）
ここで、第１実施形態に係る固体撮像素子１０の動作例について、図５のタイミング波形図を用いて説明する。図５のタイミング波形図には、単位画素２０を駆動する転送信号ＴＲＸ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬのタイミング関係を示している。図５のタイミング波形図には更に、信号線３２の電位、インダクタ４２に流れる電流（コイル電流）、インダクタ４２に生じる誘導起電力、及び、信号検出部５２の出力電圧の各変化を併せて示している。
【００６３】
まず時刻ｔ1にて、リセット信号ＲＳＴが高レベルから低レベルに遷移することで、リセットトランジスタ２３が非導通状態になる。これにより、フローティング・ディフュージョンＦＤ、即ち増幅トランジスタ２４のゲート電極のリセットが解除され、単位画素２０は非リセット状態になる。このとき、増幅トランジスタ２４のゲート電極は暗時（ダーク）に対応する電位に固定される。
【００６４】
また、時刻ｔ1では、このとき既に選択信号ＳＥＬが低レベルから高レベルに遷移し、選択トランジスタ２５が導通状態になっているため、単位画素２０の暗時出力が信号線３２に表れている。インダクタ４２に流れる電流値は信号線３２の電圧で決まる。そして、信号線３２の電圧の変化量のピーク値が、インダクタ４２を通じて第２半導体チップ１２側の信号検出部５２でクランプされることになる。
【００６５】
続いて、時刻ｔ2にて、転送信号ＴＲＸが低レベルから高レベルに遷移することで、転送トランジスタ２２が導通状態となる。これにより、フォトダイオード２１に蓄積された光電荷がフローティング・ディフュージョンＦＤに転送される。このとき、入射光量に応じて、例えば暗時（ダーク）、中間光量、高光量で、信号線３２に現れる電圧とインダクタ４２に流れる電流（コイル電流）は異なる。そして、インダクタ４２に生じる誘導起電力を通して、信号検出部５２の出力電圧は図５に示すような変化を示す。
【００６６】
先述したように、ＡＤ変換器５３において、時刻ｔ1後に得られるリセットレベルＶrstと、時刻ｔ2後に得られる信号レベルＶsigとの差分をとることにより、相関二重サンプリング動作を実現することができる。その結果、単位画素２０のリセット動作時のノイズを除去することができるため、良好な撮像画像を得ることができる。
【００６７】
（インダクタのレイアウトの一例）
ここで、第１実施形態に係る固体撮像素子１０における、第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１のレイアウトについて説明する。第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１のレイアウトの一例を図６に示す。
【００６８】
第１実施形態に係る固体撮像素子１０において、単位画素２０は、裏面照射型画素及び表面照射型画素のいずれであってもよい。但し、以下の理由により、単位画素２０として、裏面照射型画素を用いることが好ましい。
【００６９】
第１半導体チップ１１において、単位画素２０は裏面照射型画素から成ることで、インダクタ４２は、基板の表面側、即ち、裏面照射型画素の受光側基板面と反対側の基板面に形成されることになる。これにより、光電変換素子（フォトダイオード２１）に入射する光が、インダクタ４２によって妨げられることはない。
【００７０】
インダクタ４２は、図６に示すように、画素アレイ部１３の画素列に沿って形成されることが好ましい。また、インダクタ４２は、基板の表面側に、アルミニウムや銅やタングステンなどの材料を用いて矩形（長方形）の渦巻き状に、１層又は複数層で適宜形成される。ここでは、インダクタ４２の形状として、長方形を例示したが、これに限られるものではなく、起電力を生じることができればその形状は問わない。
【００７１】
インダクタ４２のインダクタンスＬは、先述した式（１）のように、インダクタ４２の巻き数（巻線数）や面積に応じて大きくなり、誘導起電力Ｖとして表れる。従って、第１半導体チップ１１と第２半導体チップ１２との間における信号伝送効率を上げるには、なるべく細い配線で巻き数と面積を大きくすべきである。また、伝送先のインダクタ５１と近接していることで、漏れなくより伝送効率を高めることができる。この点で、単位画素２０が裏面照射型画素から成る固体撮像素子１０では、画素アレイ部１３の１画素列分の画素領域の全域を使ってインダクタ４２を形成することができるため有効である。第１半導体チップ１１側のインダクタ４２と第２半導体チップ１２側のインダクタ５１とは、絶縁破壊しない程度の厚さの絶縁膜（図示せず）を介して近接することになる。
【００７２】
第２半導体チップ１２において、第１半導体チップ１１からの信号を送信するインダクタ４２に対し、第１半導体チップ１１と第２半導体チップ１２とを積層した際に、インダクタ４２と近接した状態になるようにインダクタ５１が形成される。インダクタ５１は、インダクタ４２と同様に、アルミニウムや銅やタングステンなどの材料を用いて矩形渦巻き状に、１層又は複数層で適宜形成される。そして、インダクタ５１は、インダクタ４２から送信される信号を受信する。
【００７３】
本レイアウト例では、インダクタ５１と信号検出部５２とが順次並列に配置された構成を例示しているが、この構成例に限られるものではない。インダクタ５１と、信号検出部５２を構成する配線層とが異なって形成可能であれば、第２半導体チップ１２の基板面に垂直な方向において、インダクタ５１と信号検出部５２とが重ねて配置された構成とすることも可能である。
【００７４】
（インダクタのレイアウトの他の例）
第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１のレイアウトの他の例を図７に示す。
【００７５】
画素アレイ部１３において、１画素列に対して信号線３２を複数配線する場合がある。図７は、画素アレイ部１３の各画素２０を垂直方向（列方向）において例えば上下に２分割し、これに対応して信号線３２を１画素列に対して上側の画素用と下側の画素用に２本配線する例を示している。ここで、上側の画素用の配線を信号線３２ａとし、下側の画素用の配線を信号線３２ｂとする。すなわち、図７の例では、１画素列に対して上下に分割された２本の信号線３２ａ，３２ｂが配線された構成となってい。但し、１画素列毎の信号線３２の本数は２本に限られるものではなく、３本以上であってもよい。
【００７６】
本レイアウト例では、図７に示すように、第１半導体チップ１１において、信号線３２の本数に応じて、１画素列に対して複数のインダクタ４２が形成するようにする。具体的には、上側の画素用として、インダクタ４２ａを形成し、これに対応して電圧電流変換部４１ａを形成する。同様に、下側の画素用として、インダクタ４２ｂを形成し、これに対応して電圧電流変換部４１ｂを形成する。
【００７７】
第２半導体チップ１２においても、第１半導体チップ１１側のインダクタ４２に対応して、１画素列に対して複数のインダクタ５１を形成するようにする。具体的には、上側の画素用として、インダクタ５１ａを形成し、これに対応して信号検出部５２ａ及びＡＤ変換器５３ａを形成する。同様に、下側の画素用として、インダクタ５１ａを形成し、これに対応して信号検出部５２ｂ及びＡＤ変換器５３ｂを形成する。
【００７８】
以上説明したように、第１実施形態に係る固体撮像素子１０では、画素アレイ部１３の領域内において、第１半導体チップ１１と第２半導体チップ１２との間で、磁気結合による非接触にて信号伝送を行うようにしているため、伝送効率の良い信号伝送を行うことができる。具体的には、磁気結合による信号伝送部を構成する素子（インダクタ４２、インダクタ５１）のレイアウト占有率を、画素アレイ部１３の周辺の狭い領域に形成する場合よりも十分に確保できるため、伝送効率の良い信号伝送を行うことができる。
【００７９】
特に、単位画素２０として裏面照射型画素を用いることで、受光側基板面と反対側の基板面にインダクタ４２を形成することができるため、インダクタ４２のレイアウトの自由度が上がり、インダクタ４２のレイアウト占有率をより十分に確保できるとともに、積層されるインダクタ４２，５１を近接して配置できる。このとき、光電変換素子（フォトダイオード２１）に入射する光が、インダクタ４２によって妨げられることもない。
【００８０】
また、信号の伝送方式が磁気結合による方式であることで、バンプによる導電体接続での問題も解消できる。すなわち、バンプ等により接続する場合とは異なり、電極となる金属面が露出していないため、静電破壊により固体撮像素子や信号処理部の構成素子が破壊されるといった問題はなく、歩留まりを向上させることができる。更に、静電破壊対策のための保護素子を形成する必要がないため、固体撮像素子の小型化及び信号伝達の高速化を図ることができる。
【００８１】
また、第１実施形態に係る固体撮像素子１０では、第１半導体チップ１１側から第２半導体チップ１２側に伝送する伝送対象の信号をアナログ信号（アナログ画素信号）としている。この場合、信号線３２の電位が静定する前の過渡状態を検出し、第２半導体チップ１２側へ伝送することになるため、静定後の信号線３２の電位をＡＤ変換した後、画素アレイ部１３の周辺領域へ読み出して伝送する方式（例えば、非特許文献１参照）よりも早期に伝送することが可能となる。これにより、アナログ画素信号の読出し速度の高速化が可能になる。因みに、アナログ画素信号をＡＤ変換した後に、画素アレイ部１３の周辺領域へ読み出すようにした場合、ＡＤ変換後の画素信号の伝送となるため、第２半導体チップ１２側に伝送するまでに時間を要することになる。
【００８２】
また、第１実施形態に係る固体撮像素子１０では、インダクタ４２を画素アレイ部１３の画素列に沿って形成するようにしているために（図６参照）、インダクタ４２を信号線（列信号線／垂直信号線）３２と平行にレイアウトすることになる。これにより、信号線３２とインダクタ４２との間の寄生容量による容量結合によって、信号線３２の電位の変化に対して、インダクタ４２に生じる起電力の応答を追従させることができるため、信号伝送のより高速化を図ることができる。
【００８３】
＜第２実施形態＞
第２実施形態に係る固体撮像素子も、第１実施形態に係る固体撮像素子と同様に、積層型固体撮像素子を前提とし、画素アレイ部１３の領域内において、第１半導体チップ１１と第２半導体チップ１２との間で非接触にて電気信号の伝送を行う。但し、第１実施形態に係る固体撮像素子では、伝送対象の信号をアナログ信号としているのに対して、第２実施形態に係る固体撮像素子では、伝送対象の信号をデジタル信号としている。
【００８４】
第２実施形態に係る固体撮像素子（積層型固体撮像素子）の全体の構成例を図８のブロック図に示し、第１半導体チップ側の単位画素及び第２半導体チップ側の信号検出部のの回路構成の一例を図９の回路図に示す。図８には、主に、本開示の技術に関わる機能部のみを図示している。
【００８５】
（第１半導体チップ）
第１半導体チップ１１において、２次元マトリクス状に配列された単位画素２０は、入射光に応じたアナログ信号をデジタル信号に変換するＡＤ変換機能を備えた構成となっている。具体的には、単位画素２０は、フォトダイオード２１、転送トランジスタ２２、及び、リセットトランジスタ２３に加えて、コンパレータ２６及び制御トランジスタ２７を有する構成となっている。コンパレータ２６は、図４Ｂに示すＡＤ変換器（ＡＤＣ）５３におけるコンパレータ５３１に相当する。
【００８６】
コンパレータ２６は、フローティング・ディフュージョンＦＤの電位を比較入力とし、ランプ波の参照電圧Ｖrefを基準入力とし、両者を比較する。参照電圧Ｖrefは、参照電圧生成部５７（図４Ｂ参照））で生成される。コンパレータ２６は、転送トランジスタ２２によってフォトダイオード２１から信号電荷が転送されたときのフローティング・ディフュージョンＦＤの電位（信号レベル）を、ランプ波の参照電圧Ｖrefと比較することで、単位画素２０の信号をデジタル化する。コンパレータ２６の比較出力は、制御トランジスタ２７のゲート入力となる。
【００８７】
第２実施形態に係る固体撮像素子１０にあっては、第１半導体チップ１１側のインダクタ４２は、画素アレイ部１３の一つの単位画素２０に対して一つ設けられる。但し、これに限られるものではなく、例えば、隣接する複数の単位画素２０をユニットとして画素アレイ部１３の各画素２０を分割する構成を採る場合、複数の単位画素２０から成る画素ユニットに対してインダクタ４２を一つ設ける構成とすることも可能である。
【００８８】
インダクタ４２は、単位画素２０の各々の制御トランジスタ２７のドレイン電極と、高電位（例えば、電源電位Ｖdd）側電源との間に接続されている。制御トランジスタ２７のソース電極は、抵抗素子２８を介して低電位側電源（例えば、グランド）に接続されている。これにより、制御トランジスタ２７は、コンパレータ２６の比較出力に応じて、インダクタ４２に流れる電流をオン／オフ制御する。
【００８９】
具体的には、コンパレータ２６は、フローティング・ディフュージョンＦＤの電位がランプ波の参照電圧Ｖrefと一致したタイミングで高レベルの出力を発生する。これを受けて、制御トランジスタ２７が導通状態になることにより、電源電位Ｖddから、インダクタ４２、制御トランジスタ２７、及び、抵抗素子２８を通してグランドに電流が流れる。このとき、インダクタ４２において、流れる電流に応じた起電力が発生し、相互誘導作用により、第２半導体チップ１２側のインダクタ５１へ伝送される。
【００９０】
（第２半導体チップ）
第２半導体チップ１２において、信号検出部５２は、抵抗素子５２３、容量素子５２４、カウンタ５２５、及び、メモリ５２６を有する構成となっている。抵抗素子５２３及び容量素子５２４は、インダクタ５１の両端に接続されており、相互誘導作用により、第１半導体チップ１１側のインダクタ４２から信号が伝送されることで、インダクタ５１に発生する起電力を矩形波に変換する。この矩形波のパルス幅は、単位画素２０の画素信号のレベルに対応する。
【００９１】
カウンタ５２５は、図４Ｂに示すＡＤ変換器５３におけるカウンタ５３２に相当し、例えばアップ／ダウンカウンタから成る。カウンタ５２５には、単位画素２０のコンパレータ２６に対する参照信号Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。そして、カウンタ５２５は、クロックＣＫに同期してダウンカウント、又は、アップカウントを行うことにより、抵抗素子５２３及び容量素子５２４によって変換された矩形波のパルス幅の期間、即ち、コンパレータ２６の比較動作の開始から比較動作の終了までの比較期間を計測する。
【００９２】
カウンタ５２５の計測結果は、メモリ５２６に格納される。メモリ５２６は、図２に示す信号処理部１５におけるメモリ５４に相当する。そして、垂直走査部１４による垂直走査及び水平走査部１６による水平走査により、信号検出部５２が順次選択され、その選択された信号検出部５２のメモリ５２６からデジタル信号が、列選択スイッチ５５を通して信号出力線５６へ読み出す。この読み出されたデジタル画素信号に対しては、必要に応じて、最終的な信号処理が行われる。その後、デジタル画像データとして第２半導体チップ１２へ出力される。
【００９３】
ここで、第２実施形態に係る固体撮像素子１０の動作例について、図１０のタイミング波形図を用いて説明する。図１０のタイミング波形図には、単位画素２０を駆動するリセット信号ＲＳＴ及び転送信号ＴＲＸのタイミング関係を示している。図１０のタイミング波形図には更に、コンパレータ２６の比較出力、インダクタ４２に流れる電流（コイル電流）、インダクタ４２に生じる誘導起電力、及び、信号検出部５２の出力電圧の各変化を併せて示している。
【００９４】
まず時刻ｔ1にて、リセット信号ＲＳＴが高レベルから低レベルに遷移することで、リセットトランジスタ２３が非導通状態になる。これにより、フローティング・ディフュージョンＦＤ、即ちコンパレータ２６の入力端のリセットが解除され、単位画素２０は非リセット状態になる。このとき、コンパレータ２６の入力端は暗時（ダーク）に対応する電位に固定される。
【００９５】
その後、コンパレータ２６において、フローティング・ディフュージョンＦＤの電位とランプ波の参照電圧Ｖrefとの比較が行われる。そして、その比較結果に応じて、コンパレータ２６から論理“０”／“１”の判定電位が出力される。コンパレータ２６の判定電位が論理“１”（高レベル）のとき、制御トランジスタ２７が導通状態となり、インダクタ４２に電流（コイル電流）が流れる。そして、コイル電流の変化点において、インダクタ４２に誘導起電力が生じ、相互誘導作用により、第２半導体チップ１２側のインダクタ５１へ伝送される。この信号伝送により、信号検出部５２で矩形波の生成が行われる。そして、信号検出部５２において、矩形波のパルス幅の時間カウントがカウンタ５２５で行われ、その計測結果がメモリ５２６に格納される。
【００９６】
続いて、時刻ｔ2にて、転送信号ＴＲＸが低レベルから高レベルに遷移することで、転送トランジスタ２２が導通状態となる。これにより、フォトダイオード２１に蓄積された光電荷がフローティング・ディフュージョンＦＤに転送される。そして、コンパレータ２６において、フローティング・ディフュージョンＦＤの電位とランプ波の参照電圧Ｖrefとの比較が行われ、その比較結果に応じて、コンパレータ２６から論理“０”／“１”の判定電位が出力される。このとき、入射光量に応じたタイミングで、インダクタ４２において誘導起電力が生じ、相互誘導作用により、第２半導体チップ１２側のインダクタ５１へ伝送される。また、信号検出部５２において、矩形波の生成、当該矩形波のパルス幅の時間カウントが行われ、その計測結果がメモリ５２６に格納される。
【００９７】
第２実施形態に係る固体撮像素子１０においても、カウンタ５２５として、アップ／ダウンカウンタを用いることで、ＡＤ変換の際に、相関二重サンプリング動作を実現することができる。これにより、単位画素２０のリセット動作時のノイズを除去することができるため、良好な撮像画像を得ることができる。
【００９８】
（インダクタのレイアウト）
ここで、第２実施形態に係る固体撮像素子１０における、第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１のレイアウトについて説明する。第１半導体チップ１１側のインダクタ４２及び第２半導体チップ１２側のインダクタ５１のレイアウトの一例を図１１に示す。
【００９９】
第２実施形態に係る固体撮像素子１０において、単位画素２０は、裏面照射型画素及び表面照射型画素のいずれであってもよい。但し、第１実施形態で述べた理由により、単位画素２０として、裏面照射型画素を用いることが好ましい。
【０１００】
第１半導体チップ１１において、インダクタ４２は、図１１に示すように、単位画素２０毎に一つ形成されることが好ましい。また、インダクタ４２は、基板の表面側に、アルミニウムや銅やタングステンなどの材料を用いて矩形（長方形）の渦巻き状に、１層又は複数層で適宜形成される。ここでは、インダクタ４２の形状として、長方形を例示したが、これに限られるものではなく、起電力を生じることができればその形状は問わない。
【０１０１】
第２半導体チップ１２において、第１半導体チップ１１からの信号を送信するインダクタ４２に対し、第１半導体チップ１１と第２半導体チップ１２とを積層した際に、インダクタ４２と近接した状態になるように、信号検出部５２毎にインダクタ５１が一つ形成される。インダクタ５１は、インダクタ４２と同様に、アルミニウムや銅やタングステンなどの材料を用いて矩形渦巻き状に、１層又は複数層で適宜形成される。そして、インダクタ５１は、インダクタ４２から送信される信号を受信する。
【０１０２】
以上説明したように、第２実施形態に係る固体撮像素子１０でも、画素アレイ部１３の領域内において、第１半導体チップ１１と第２半導体チップ１２との間で、磁気結合による非接触にて信号伝送を行うようにしているため、伝送効率の良い信号伝送を行うことができる。また、第１実施形態に係る固体撮像素子１０では、伝送対象の信号がアナログ信号であるのに対して、本実施形態に係る固体撮像素子１０では、伝送対象の信号がデジタル信号である。このように、単位画素２０毎にＡＤ変換したデジタル画素信号を伝送する構成を採ることで、物理接続を必要としたバンプの狭ピッチ化が解消され、微細画素の積層を可能にすることができる。
【０１０３】
＜変形例＞
以上、本開示を好ましい実施形態に基づき説明したが、本開示はこれらの実施形態に限定されるものではない。上記の各実施形態において説明した固体撮像素子の構成、構造、固体撮像素子の駆動方法の構成は例示であり、適宜、変更することができる。
【０１０４】
例えば、上記の各実施形態では、第１半導体チップ１１と第２半導体チップ１２との間における信号の非接触による伝送方式として、磁気（磁界）を用いる磁気結合による伝送方式を例示したが、これに限られるものではない。非接触による他の伝送方式として、例えば、電界を用いる静電結合による伝送方式を例示することができる。静電結合による伝送方式の原理図を図１２に示す。静電結合による伝送方式では、二つの平板電極６１，６２を用いる。そして、一方の平板電極６１に信号電圧を印加すると、二つの平板電極６１，６２間の静電容量に比例して、他方の平板電極６２に信号電圧が誘起される。信号の伝送は、二つの平板電極６１，６２間の電界が担うことになる。
【０１０５】
従って、非接触による伝送方式として、静電結合による伝送方式を用いる場合は、一方の平板電極６１を第１半導体チップ１１に形成し、他方の平板電極６２を第２半導体チップ１２に形成することで、第１半導体チップ１１と第２半導体チップ１２との間で信号の非接触による伝送を実現できることになる。
【０１０６】
＜本開示の電子機器＞
上述した第１、第２実施形態に係る固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【０１０７】
［撮像装置］
図１３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１３に示すように、本例に係る撮像装置１００は、レンズ群等を含む光学系１０１、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１０８】
光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１０９】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１１０】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１１】
上記の構成の撮像装置１００において、撮像部１０２として、先述した第１、第２実施形態に係る固体撮像素子を用いることができる。
【０１１２】
尚、本開示は、以下のような構成をとることもできる。
［１］入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、
を備える固体撮像素子。
［２］信号伝送部は、第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
上記［１］に記載の固体撮像素子。
［３］単位画素は、裏面照射型画素である、
上記［１］又は［２］に記載の固体撮像素子。
［４］信号伝送部が伝送する電気信号は、アナログ信号である、
上記［１］〜［３］のいずれかに記載の固体撮像素子。
［５］信号伝送部が伝送する電気信号は、デジタル信号である、
上記［１］〜［３］のいずれかに記載の固体撮像素子。
［６］単位画素は、入射光に応じたアナログ信号をデジタル信号に変換する機能を有する、
上記［５］に記載の固体撮像素子。
［７］信号伝送部におけるインダクタは、画素アレイ部の一つの画素列に対して一つ以上設けられている、
上記［２］〜［６］のいずれかに記載の固体撮像素子。
［８］信号伝送部におけるインダクタは、画素アレイ部の各画素列に沿って形成されている、
上記［７］に記載の固体撮像素子。
［９］信号伝送部におけるインダクタは、画素アレイ部の一つの単位画素に対して一つ、あるいは、複数の単位画素から成る画素ユニットに対して一つ設けられている、
上記［２］〜［５］のいずれかに記載の固体撮像素子。
［１０］信号伝送部におけるインダクタは、第１半導体チップの裏面照射型画素の受光側基板面と反対側の基板面に形成されている、
上記［３］〜［９］のいずれかに記載の固体撮像素子。
［１１］入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
が積層されて成る固体撮像素子の駆動に当たって、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う、
固体撮像素子の駆動方法。
［１２］第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
上記［１１］に記載の固体撮像素子の駆動方法。
［１３］単位画素は、裏面照射型画素である、
上記［１１］又は［１２］に記載の固体撮像素子の駆動方法。
［１４］第１半導体チップと第２半導体チップとの間で伝送する電気信号は、アナログ信号である、
上記［１１］〜［１３］のいずれかに記載の固体撮像素子の駆動方法。
［１５］第１半導体チップと第２半導体チップとの間で伝送する電気信号は、デジタル信号である、
上記［１１］〜［１３］のいずれかに記載の固体撮像素子の駆動方法。
［１６］入射光に応じた電気信号を生成する単位画素が配置されて成る画素アレイ部を有する第１半導体チップと、
第１半導体チップに対して積層され、画素アレイ部の各単位画素で生成された電気信号に対して所定の信号処理を施す信号処理部を有する第２半導体チップと、
画素アレイ部の領域内において、第１半導体チップと第２半導体チップとの間で非接触にて電気信号の伝送を行う信号伝送部と、
を備える固体撮像素子を有する電子機器。
［１７］信号伝送部は、第１半導体チップと第２半導体チップとの間で、インダクタの磁気結合によって電気信号の伝送を行う、
上記［１６］に記載の電子機器。
［１８］単位画素は、裏面照射型画素である、
上記［１６］又は［１７］に記載の電子機器。
［１９］信号伝送部が伝送する電気信号は、アナログ信号である、
上記［１６］〜［１８］のいずれかに記載の電子機器。
［２０］信号伝送部が伝送する電気信号は、デジタル信号である、
上記［１６］〜［１８］のいずれかに記載の電子機器。
【符号の説明】
【０１１３】
１０・・・積層型固体撮像素子、１１・・・第１半導体チップ、１２・・・第２半導体チップ、１３・・・画素アレイ部（画素部）、１４，１７・・・垂直走査部、１５・・・信号処理部、１６・・・水平走査部、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、２６・・・コンパレータ、２７・・・制御トランジスタ、３１（３１1〜３１m）・・・画素駆動線、３２（３２1〜３２n）・・・信号線、３３・・・定電流源、４１・・・電圧電流変換部、４２，５１・・・インダクタ（コイル）、５２・・・信号検出部、５３・・・アナログ−デジタル変換器（ＡＤ変換器）、５４・・・メモリ、５５・・・列選択スイッチ、５６・・・信号出力線、５７・・・参照電圧生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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