(57)【要約】      （修正有）【課題】ばらつきのない良好な特性を有する半導体装置及びその製造方法を提供する。【解決手段】スペーサ絶縁膜ＳＰＩと第１絶縁膜と第２絶縁膜ＩＬＦ２とをマスクとして用いてフローティングゲート用導電層の一部を除去する。これにより、フローティングゲート用導電層からティップ部ＴＰ１を有するフローティングゲートＦＧを形成するとともに、フローティングゲートＦＧからゲート絶縁膜用絶縁層ＧＩＬの一部を露出させる。第２絶縁膜ＩＬＦ２、ゲート絶縁膜用絶縁層ＧＩＬ及びスペーサ絶縁膜ＳＰＩのうち第２絶縁膜ＩＬＦ２を選択的に除去することにより、フローティングゲートＦＧのティップ部ＴＰ１をさらに露出させる。【選択図】図２２
2017045835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に、ゲート絶縁膜用絶縁層とフローティングゲート用導電層とを形成する工程と、
前記フローティングゲート用導電層上に、スペーサ絶縁膜と、前記スペーサ絶縁膜の側面に接しかつ前記スペーサ絶縁膜及び前記ゲート絶縁膜用絶縁層と異なる材料からなる第２絶縁膜と、前記スペーサ絶縁膜と反対側の前記第２絶縁膜の側面に接しかつ前記ゲート絶縁膜用絶縁層と同じ材料からなる第１絶縁膜とを形成する工程と、
前記スペーサ絶縁膜と前記第１絶縁膜と前記第２絶縁膜とをマスクとして用いて前記フローティングゲート用導電層の一部を除去することにより、前記フローティングゲート用導電層からティップ部を有するフローティングゲートを形成するとともに、前記フローティングゲートから前記ゲート絶縁膜用絶縁層の一部を露出させる工程と、
前記第１絶縁膜を除去することにより、前記フローティングゲートの前記ティップ部の一部を露出させる工程と、
前記第２絶縁膜、前記ゲート絶縁膜用絶縁層及び前記スペーサ絶縁膜のうち前記第２絶縁膜を選択的に除去することにより、前記フローティングゲートの前記ティップ部をさらに露出させる工程と、
前記スペーサ絶縁膜から露出した前記ティップ部上にトンネル絶縁膜を介してコントロールゲートを形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記スペーサ絶縁膜と前記第１絶縁膜と前記第２絶縁膜とを形成する前に、開口部を有するマスク層を前記フローティングゲート用導電層上に形成する工程をさらに備え、
前記第１絶縁膜を形成する工程は、前記開口部に面する前記マスク層の側面上に前記第１絶縁膜を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜を形成する工程は、前記マスク層の前記開口部の中と前記マスク層上とに第１絶縁層を形成する工程と、前記第１絶縁層をエッチバックする工程とを含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を形成する工程は、前記マスク層の前記開口部の中と前記マスク層上と前記第１絶縁膜上とに第２絶縁層を形成する工程と、前記第２絶縁層をエッチバックする工程とを含む、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記スペーサ絶縁膜を形成する工程は、前記マスク層の前記開口部の中と前記マスク層上と前記第１絶縁膜上と前記第２絶縁膜上とにスペーサ用絶縁層を形成する工程と、前記スペーサ用絶縁層をエッチバックする工程とを含む、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第２絶縁膜の形成前に、前記第１絶縁膜から露出する前記フローティングゲート用導電層の上面の一部を除去することにより、前記フローティングゲート用導電層の前記上面に第１の段部を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記スペーサ絶縁膜の形成前に、前記第２絶縁膜から露出する前記フローティングゲート用導電層の上面の一部を除去することにより、前記フローティングゲート用導電層の前記上面に第２の段部を形成する工程をさらに備える、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記フローティングゲート用導電層に傾斜部を形成する工程をさらに備え、
前記第１絶縁膜及び前記第２絶縁膜は、前記フローティングゲート用導電層の前記傾斜部上に形成される、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記スペーサ絶縁膜と前記第１絶縁膜と前記第２絶縁膜とを形成する前に開口部を有するマスク層を前記フローティングゲート用導電層上に形成する工程をさらに備え、
前記傾斜部を形成する工程は、前記開口部を有する前記マスク層を用いて、前記フローティングゲート用導電層の上面の一部を除去する工程を含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁膜の厚さは、前記ゲート絶縁膜用絶縁層の厚さよりも小さい、請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜を選択的に除去した後に、前記フローティングゲートをマスクとして用いて前記ゲート絶縁膜用絶縁層の一部を除去することによりゲート絶縁膜を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板に第１のソース／ドレイン領域を形成する工程と、
前記半導体基板に第２のソース／ドレイン領域を形成する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項１３】
主面を有する半導体基板と、
前記半導体基板の前記主面上に設けられるとともにティップ部を有するフローティングゲートと、
前記フローティングゲート上に設けられたスペーサ絶縁膜と、
前記フローティングゲートの前記ティップ部上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたコントロールゲートとを備え、
前記ティップ部は、前記スペーサ絶縁膜から露出するとともに、前記トンネル絶縁膜を介して前記コントロールゲートと対向し、
前記ティップ部は複数の凸状の角部を有する、半導体装置。
【請求項１４】
前記ティップ部は少なくとも１つの突出部を有し、
前記突出部の少なくとも１つは、前記複数の凸状の角部を有する、請求項１３に記載の半導体装置。
【請求項１５】
前記突出部の幅は、前記ティップ部の幅の５０％以下である、請求項１４に記載の半導体装置。
【請求項１６】
前記突出部の高さは、前記フローティングゲートの高さの５％以上である、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
フローティングゲート構造を有する不揮発性メモリを備える半導体装置が知られている。例えば、特許文献１は、スプリットゲート型のフローティングゲート構造を有する不揮発性メモリを備える不揮発性半導体記憶装置を開示している。特許文献１は、第１のスペーサを除去することによってフローティングゲートのティップ部を露出する方法を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消去特性などの不揮発性メモリの特性のばらつきを抑えるために、第１のスペーサを全て確実に除去して、コントロールゲートと対向するティップ部の幅のばらつきを抑える必要がある。しかし、特許文献１に開示されたフローティングゲート構造を有する不揮発性メモリの製造方法では、第１のスペーサとゲート酸化膜とが同じ材料からなる。このため、第１のスペーサのエッチングレートとゲート酸化膜のエッチングレートとの差を大きくすることが難しい。コントロールゲートと対向するティップ部の幅のばらつきを抑えるために第１のスペーサを全て確実に除去しようとすると、フローティングゲートの下のゲート酸化膜が横方向に除去されてしまう。そのため、特許文献１に開示された製造方法では、ゲート酸化膜の形状が設計からずれ、不揮発性メモリの特性が悪化する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置の製造方法は以下の工程を備える。スペーサ絶縁膜と第１絶縁膜と第２絶縁膜とをマスクとして用いてフローティングゲート用導電層の一部を除去することにより、フローティングゲート用導電層からティップ部を有するフローティングゲートを形成するとともに、フローティングゲートからゲート絶縁膜用絶縁層の一部を露出させる。第２絶縁膜、ゲート絶縁膜用絶縁層及びスペーサ絶縁膜のうち第２絶縁膜を選択的に除去することにより、フローティングゲートのティップ部をさらに露出させる。
【発明の効果】
【０００７】
前記一実施の形態に係る半導体装置の製造方法によれば、ばらつきのない良好な特性を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置の模式的な平面図である。
【図２】図１の半導体装置の不揮発性メモリ領域の構成を概略的に示す平面図である。
【図３】実施の形態１に係る半導体装置の、図２に示す断面線ＩＩＩ−ＩＩＩにおける概略断面図である。
【図４】実施の形態１に係る半導体装置における、図３の部分ＩＶの概略部分拡大断面図である。
【図５】（Ａ）は、実施の形態１に係る半導体装置における不揮発性メモリセルの書き込み時の動作を示す図である。（Ｂ）は、実施の形態１に係る半導体装置における不揮発性メモリセルの消去時の動作を示す図である。
【図６】実施の形態１及び２に係る半導体装置の製造方法の一工程を示す概略断面図である。
【図７】実施の形態１及び２に係る半導体装置の製造方法における、図６に示す工程の次工程を示す概略断面図である。
【図８】実施の形態１及び２に係る半導体装置の製造方法における、図７に示す工程の次工程を示す概略断面図である。
【図９】実施の形態１及び２に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法における、図９に示す工程の次工程を示す概略断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法における、図１０に示す工程の次工程を示す概略断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法における、図１１に示す工程の次工程を示す概略断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法における、図１２に示す工程の次工程を示す概略断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法における、図１３に示す工程の次工程を示す概略断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法における、図１４に示す工程の次工程を示す概略断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法における、図１５に示す工程の次工程を示す概略断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法における、図１６に示す工程の次工程を示す概略断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法における、図１７に示す工程の次工程を示す概略断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法における、図１８に示す工程の次工程を示す概略断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法における、図１９に示す工程の次工程を示す概略断面図である。
【図２１】実施の形態１に係る半導体装置の製造方法における、図２０に示す工程の次工程を示す概略断面図である。
【図２２】実施の形態１に係る半導体装置の製造方法における、図２１に示す工程の次工程を示す概略断面図である。
【図２３】実施の形態１に係る半導体装置の製造方法における、図２２に示す工程の次工程を示す概略断面図である。
【図２４】実施の形態１に係る半導体装置の製造方法における、図２３に示す工程の次工程を示す概略断面図である。
【図２５】実施の形態１に係る半導体装置の製造方法における、図２４に示す工程の次工程を示す概略断面図である。
【図２６】実施の形態１に係る半導体装置の製造方法における、図２５に示す工程の次工程を示す概略断面図である。
【図２７】実施の形態１に係る半導体装置の製造方法における、図２６に示す工程の次工程を示す概略断面図である。
【図２８】実施の形態１に係る半導体装置の製造方法における、図２７に示す工程の次工程を示す概略断面図である。
【図２９】実施の形態２に係る半導体装置の概略断面図である。
【図３０】実施の形態２に係る半導体装置における、図２９の部分ＸＸＸの概略部分拡大断面図である。
【図３１】実施の形態２に係る半導体装置の製造方法における、図９に示す工程の次工程を示す概略断面図である。
【図３２】実施の形態２に係る半導体装置の製造方法における、図３１に示す工程の次工程を示す概略断面図である。
【図３３】実施の形態２に係る半導体装置の製造方法における、図３２に示す工程の次工程を示す概略断面図である。
【図３４】実施の形態２に係る半導体装置の製造方法における、図３２以降の一工程を示す概略断面図である。
【図３５】実施の形態２に係る半導体装置の製造方法における、図３４に示す工程の次工程を示す概略断面図である。
【図３６】実施の形態２に係る半導体装置の製造方法における、図３５に示す工程の次工程を示す概略断面図である。
【図３７】実施の形態２に係る半導体装置の製造方法における、図３６に示す工程の次工程を示す概略断面図である。
【図３８】実施の形態２に係る半導体装置の製造方法における、図３７に示す工程の次工程を示す概略断面図である。
【図３９】実施の形態２に係る半導体装置の製造方法における、図３８に示す工程の次工程を示す概略断面図である。
【発明を実施するための形態】
【０００９】
（実施の形態１）
図１から図４を参照して、本実施の形態の半導体装置ＭＣＰの構成を説明する。
【００１０】
図１を参照して、本実施の形態の半導体装置ＭＣＰは、例えば、フローティングゲート構造の不揮発性メモリが搭載された混載マイコンであってもよい。半導体装置ＭＣＰは、半導体基板ＳＵＢ上に、中央演算処理ユニット領域ＣＰＵと、アナログ回路領域ＡＮＬと、ランダムアクセスメモリ領域ＲＭＲと、不揮発性メモリ領域ＮＶＭと、昇圧回路領域ＣＰＲと、入出力領域ＩＯＲとを有する。不揮発性メモリ領域ＮＶＭに、フローティングゲート構造を有する複数のフラッシュメモリが形成されてもよい。
【００１１】
図１及び図２を参照して、半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭは、複数のメモリセルＭＣ１を備える。半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭは、さらに、第２プラグＰＬＧ２と、ビット線ＢＴＬと、層間絶縁膜ＩＬＩとを備えてもよい。図２から図４を参照して、本実施の形態の半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭが備えるメモリセルＭＣ１の構成を説明する。
【００１２】
半導体基板ＳＵＢは主面ＰＳＦを有する。半導体基板ＳＵＢの主面ＰＳＦは、第１の方向（例えば、ｘ方向）と、第１の方向（例えば、ｘ方向）に交差する第２の方向（例えば、ｙ方向）とに延在する。第３の方向（例えば、ｚ方向）は、半導体基板ＳＵＢは主面ＰＳＦと交差する方向である。半導体基板ＳＵＢの主面ＰＳＦ上に、第１の方向（例えば、ｘ方向）及び第２の方向（例えば、ｙ方向）のそれぞれに沿って、複数のメモリセルＭＣ１が配置されている。本実施の形態では、複数のメモリセルＭＣ１の各々は、スプリットゲート型のフローティングゲート構造を有している。複数のメモリセルＭＣ１の各々は、半導体基板ＳＵＢと、第１のソース／ドレイン領域ＳＤＲ１と、第２のソース／ドレイン領域ＳＤＲ２と、コントロールゲートＣＧと、フローティングゲートＦＧと、ゲート絶縁膜ＧＴＩと、トンネル絶縁膜ＴＮＩとを主に備える。
【００１３】
半導体基板ＳＵＢは、シリコン基板であってもよい。半導体基板ＳＵＢの主面ＰＳＦ及び半導体基板ＳＵＢの内部にウエルＷＥＬが設けられる。ウエルＷＥＬは、第１の導電型を有する第１の不純物を含んでもよい。第１の導電型はｐ型であってもよく、ウエルＷＥＬはｐウエルであってもよい。
【００１４】
第１のソース／ドレイン領域ＳＤＲ１及び第２のソース／ドレイン領域ＳＤＲ２が、ウエルＷＥＬが設けられた半導体基板ＳＵＢの主面ＰＳＦに設けられる。図２を参照して、第１のソース／ドレイン領域ＳＤＲ１は、第２の方向（例えば、ｙ方向）に沿って、複数のメモリセルＭＣ１にわたって連続的に設けられている。第１のソース／ドレイン領域ＳＤＲ１は、第１の方向（例えば、ｘ方向）において、２つのメモリセルＭＣ１に共通して設けられている。第２のソース／ドレイン領域ＳＤＲ２は、第１の方向（例えば、ｘ方向）及び第２の方向（例えば、ｙ方向）において、各メモリセルＭＣ１に１つずつ設けられている。第１のソース／ドレイン領域ＳＤＲ１及び第２のソース／ドレイン領域ＳＤＲ２は、第２の導電型を有する第２の不純物を含んでもよい。第２の導電型は、ウエルＷＥＬに含まれる第１の不純物と異なる導電型を有し、ｎ＋型であってもよい。
【００１５】
不純物含有領域ＩＣＲが、ウエルＷＥＬが設けられた半導体基板ＳＵＢの主面ＰＳＦに設けられてもよい。不純物含有領域ＩＣＲは、第１の方向（例えば、ｘ方向）における、第１のソース／ドレイン領域ＳＤＲ１の両側に設けられてもよい。不純物含有領域ＩＣＲは、第１の方向（例えば、ｘ方向）において、第１のソース／ドレイン領域ＳＤＲ１に接してもよい。不純物含有領域ＩＣＲは、第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接していない。不純物含有領域ＩＣＲは、ｐ型のような第１導電型の不純物を含む領域であってもよい。不純物含有領域ＩＣＲは、各メモリセルＭＣ１を構成するトランジスタの閾値電圧をコントロールをするために用いられてもよい。
【００１６】
ＬＤＤ領域ＬＤＲが、ウエルＷＥＬが設けられた半導体基板ＳＵＢの主面ＰＳＦに設けられてもよい。ＬＤＤ領域ＬＤＲは、Lightly  Doped  Drain（ＬＤＤ）領域として機能してもよい。ＬＤＤ領域ＬＤＲは、第１の方向（例えば、ｘ方向）において、第２のソース／ドレイン領域ＳＤＲ２に接してもよい。ＬＤＤ領域ＬＤＲは、第１のソース／ドレイン領域ＳＤＲ１及び不純物含有領域ＩＣＲに接していない。図２を参照して、ＬＤＤ領域ＬＤＲは、第１の方向（例えば、ｘ方向）及び第２の方向（例えば、ｙ方向）において、各メモリセルＭＣ１に１つずつ設けられている。ＬＤＤ領域ＬＤＲは、第２の導電型を有する第２の不純物を含んでもよい。第２の導電型は、ウエルＷＥＬに含まれる第１の不純物と異なる導電型を有し、ｎ−型であってもよい。ＬＤＤ領域ＬＤＲは、第１のソース／ドレイン領域ＳＤＲ１及び第２のソース／ドレイン領域ＳＤＲ２よりも、低い濃度の第２の導電型を有する第２の不純物を含む。
【００１７】
半導体基板ＳＵＢの主面ＰＳＦ上に、ゲート絶縁膜ＧＴＩが設けられる。ゲート絶縁膜ＧＴＩは、第１のソース／ドレイン領域ＳＤＲ１と、フローティングゲートＦＧとを電気的に絶縁する。ゲート絶縁膜ＧＴＩは、第１のソース／ドレイン領域ＳＤＲ１に接する。ゲート絶縁膜ＧＴＩは、不純物含有領域ＩＣＲに接してもよい。ゲート絶縁膜ＧＴＩは、第１の方向（例えば、ｘ方向）において、第１のソース／ドレイン領域ＳＤＲ１の周縁部から、第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間の領域まで延在してもよい。本実施の形態では、ゲート絶縁膜ＧＴＩは第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接していないが、ゲート絶縁膜ＧＴＩは、第２のソース／ドレイン領域ＳＤＲ２及びＬＤＤ領域ＬＤＲに接してもよい。ゲート絶縁膜ＧＴＩは、シリコン酸化膜であってもよい。
【００１８】
第１のソース／ドレイン領域ＳＤＲ１上に、第１プラグＰＬＧ１が形成される。第１プラグＰＬＧ１は、第１のソース／ドレイン領域ＳＤＲ１に接し、第１のソース／ドレイン領域ＳＤＲ１と電気的に接続されている。図２を参照して、第１プラグＰＬＧ１は、第２の方向（例えば、ｙ方向）に沿って、複数のメモリセルＭＣ１にわたって連続的に設けられている。第１プラグＰＬＧ１は、第１の方向（例えば、ｘ方向）において、２つのメモリセルＭＣ１に共通して設けられている。第１プラグＰＬＧ１は、ポリシリコンを主に含んでもよい。
【００１９】
第１プラグＰＬＧ１の側面上に、第１側壁絶縁膜ＳＷＩ１が設けられる。第１側壁絶縁膜ＳＷＩ１は、第１プラグＰＬＧ１と、フローティングゲートＦＧとを電気的に絶縁する。第１側壁絶縁膜ＳＷＩ１は、ゲート絶縁膜ＧＴＩ上にも設けられてもよい。第１側壁絶縁膜ＳＷＩ１は、シリコン酸化膜であってもよい。
【００２０】
フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩ上に設けられる。フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩを介して、半導体基板ＳＵＢ上に設けられる。図２を参照して、フローティングゲートＦＧは、第１の方向（例えば、ｘ方向）及び第２の方向（例えば、ｙ方向）に沿って、各メモリセルＭＣ１に１つずつ設けられている。フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩを介して、第１のソース／ドレイン領域ＳＤＲ１と容量結合している。フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩと、スペーサ絶縁膜ＳＰＩと、トンネル絶縁膜ＴＮＩとによって囲まれている。そのため、ゲート絶縁膜ＧＴＩとスペーサ絶縁膜ＳＰＩとトンネル絶縁膜ＴＮＩとによって、フローティングゲートＦＧは、第１のソース／ドレイン領域ＳＤＲ１と第１プラグＰＬＧ１とコントロールゲートＣＧとから電気的に絶縁される。フローティングゲートＦＧに保持される電荷量に応じて、メモリセルＭＣ１の閾値電圧が変化する。フローティングゲートＦＧは、ポリシリコン膜であってもよい。
【００２１】
フローティングゲートＦＧは、ゲート絶縁膜ＧＴＩと接する下面と、第１のソース／ドレイン領域ＳＤＲ１側に位置する第１ＦＧ側面ＦＧＳＦ１と、第２のソース／ドレイン領域ＳＤＲ２側に位置する第２ＦＧ側面ＦＧＳＦ２と、スペーサ絶縁膜ＳＰＩとトンネル絶縁膜ＴＮＩとに接する上面とを有する。第１のソース／ドレイン領域ＳＤＲ１側から第２のソース／ドレイン領域ＳＤＲ２側に向かうにつれてフローティングゲートＦＧの厚さが増加するように、フローティングゲートＦＧの上面に傾斜部ＳＬＴが設けられてもよい。
【００２２】
フローティングゲートＦＧは、トンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧと対向する第１ティップ部ＴＰ１を有する。第１ティップ部ＴＰ１は、第１の方向（例えば、ｘ方向）に沿って幅ｗを有する。第１ティップ部ＴＰ１は、第１ティップ部ＴＰ１の幅ｗにわたって、コントロールゲートＣＧと対向する。第１ティップ部ＴＰ１は、傾斜部ＳＬＴに含まれてもよい。第１ティップ部ＴＰ１は、フローティングゲートＦＧのうち、第１のソース／ドレイン領域ＳＤＲ１から最も離れた部分に設けられてもよい。第１ティップ部ＴＰ１は、全体として、９０°または９０°未満の角度を有する尖った形状を有する。そのため、メモリセルＭＣ１の消去動作時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界が第１ティップ部ＴＰ１に集中する。その結果、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧに効率的に引き抜くことができる。第１ティップ部ＴＰ１は、凸状の第１角部ＣＮＰ１を有してもよい。角部が凸状であることは、角部が０°より大きく１８０°未満の角度を有することを意味する。第１角部ＣＮＰ１は、好ましくは９０°未満の角度を有してもよい。コントロールゲートＣＧと対向する第１ティップ部ＴＰ１は、凸状の第１角部ＣＮＰ１を有してもよい。
【００２３】
スペーサ絶縁膜ＳＰＩが、第１ティップ部ＴＰ１を除くフローティングゲートＦＧ上に設けられる。フローティングゲートＦＧの第１ティップ部ＴＰ１はスペーサ絶縁膜ＳＰＩから露出している。スペーサ絶縁膜ＳＰＩは、第１側壁絶縁膜ＳＷＩ１と接してもよい。スペーサ絶縁膜ＳＰＩは、シリコン酸化膜であってもよい。スペーサ絶縁膜ＳＰＩは、高温酸化（ＨＴＯ）膜であってもよい。
【００２４】
トンネル絶縁膜ＴＮＩが、フローティングゲートＦＧの第１ティップ部ＴＰ１上に設けられる。トンネル絶縁膜ＴＮＩは、フローティングゲートＦＧの第２ＦＧ側面ＦＧＳＦ２上にも設けられてもよい。トンネル絶縁膜ＴＮＩは、さらに、ゲート絶縁膜ＧＴＩと第２のソース／ドレイン領域ＳＤＲ２との間の半導体基板ＳＵＢ上にも設けられてもよい。トンネル絶縁膜ＴＮＩは、コントロールゲートＣＧと半導体基板ＳＵＢとの間に設けられてもよい。コントロールゲートＣＧと半導体基板ＳＵＢとの間に設けられるトンネル絶縁膜ＴＮＩは、コントロールゲートＣＧと半導体基板ＳＵＢとを電気的に絶縁する。トンネル絶縁膜ＴＮＩは、さらに、スペーサ絶縁膜ＳＰＩとコントロールゲートＣＧとの間に設けられてもよい。メモリセルＭＣ１の消去時に、フローティングゲートＦＧに保持されていた電子が、トンネル絶縁膜ＴＮＩをトンネルして、コントロールゲートＣＧに引き抜かれる。トンネル絶縁膜ＴＮＩは、シリコン酸化膜であってもよい。
【００２５】
コントロールゲートＣＧは、トンネル絶縁膜ＴＮＩ上に設けられる。図４を参照して、コントロールゲートＣＧは、トンネル絶縁膜ＴＮＩを介して、フローティングゲートＦＧの第１ティップ部ＴＰ１と対向する。コントロールゲートＣＧは、さらに、半導体基板ＳＵＢ上に設けられてもよい。コントロールゲートＣＧは、第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間の半導体基板ＳＵＢ上に設けられてもよい。より特定的には、コントロールゲートＣＧは、第１のソース／ドレイン領域ＳＤＲ１とＬＤＤ領域ＬＤＲとの間の半導体基板ＳＵＢ上に設けられてもよい。コントロールゲートＣＧは、ポリシリコン膜であってもよい。
【００２６】
第２のソース／ドレイン領域ＳＤＲ２上に、第１シリサイド層ＳＣＬ１が設けられてもよい。第１プラグＰＬＧ１上に、第２シリサイド層ＳＣＬ２が設けられてもよい。コントロールゲートＣＧ上に、第３シリサイド層ＳＣＬ３が設けられてもよい。第１シリサイド層ＳＣＬ１は、第２のソース／ドレイン領域ＳＤＲ２よりも低い電気抵抗を有する。第２シリサイド層ＳＣＬ２は、第１プラグＰＬＧ１よりも低い電気抵抗を有する。第３シリサイド層ＳＣＬ３は、コントロールゲートＣＧよりも低い電気抵抗を有する。第１シリサイド層ＳＣＬ１、第２シリサイド層ＳＣＬ２及び第３シリサイド層ＳＣＬ３は、ＣｏＳｉx膜であってもよい。
【００２７】
第１のソース／ドレイン領域ＳＤＲ１と反対側のコントロールゲートＣＧの側面上に、第２側壁絶縁膜ＳＷＩ２が設けられてもよい。第２側壁絶縁膜ＳＷＩ２は、第１シリサイド層ＳＣＬ１と第３シリサイド層ＳＣＬ３との間に位置し、第１シリサイド層ＳＣＬ１と第３シリサイド層ＳＣＬ３とを電気的に絶縁する。第２側壁絶縁膜ＳＷＩ２により第１シリサイド層ＳＣＬ１と第３シリサイド層ＳＣＬ３との電気的短絡を確実に防止するために、第２側壁絶縁膜ＳＷＩ２は、例えば１５００Å以上の高さ（第３の方向（例えば、ｘ方向）の長さ）を有することが好ましい。第２側壁絶縁膜ＳＷＩ２は、シリコン酸化膜であってもよい。メモリセルＭＣ１を保護するために、メモリセルＭＣ１上に保護膜ＰＴＣが設けられてもよい。保護膜ＰＴＣは、絶縁体を有する材料からなってもよい。
【００２８】
第２プラグＰＬＧ２は、半導体基板ＳＵＢの主面ＰＳＦと交差する第３の方向（例えば、ｚ方向）に延在する。第２プラグＰＬＧ２は、メモリセルＭＣ１の第２のソース／ドレイン領域ＳＤＲ２に電気的に接続される。第２プラグＰＬＧ２と第２のソース／ドレイン領域ＳＤＲ２との間に、第１シリサイド層ＳＣＬ１が設けられてもよい。第２プラグＰＬＧ２は、ビット線ＢＴＬに電気的に接続される。ビット線ＢＴＬは、複数のメモリセルＭＣ１上に位置する。ビット線ＢＴＬは、半導体基板ＳＵＢの主面ＰＳＦと平行に延在してもよい。層間絶縁膜ＩＬＩがビット線ＢＴＬと保護膜ＰＴＣとの間に設けられてもよい。
【００２９】
本実施の形態の半導体装置ＭＣＰが備える、スプリットゲート型のフローティングゲート構造を含むメモリセルＭＣ１の動作を説明する。図５（Ａ）を参照して、スプリットゲート型のフローティングゲート構造を含むメモリセルＭＣ１にデータを書き込む際のメモリセルＭＣ１の動作を説明する。第２のソース／ドレイン領域ＳＤＲ２の電圧Ｖ2及びコントロールゲートＣＧの電圧ＶCGよりも、第１のソース／ドレイン領域ＳＤＲ１の電圧Ｖ1を高く設定する。第１のソース／ドレイン領域ＳＤＲ１はドレインとして機能し、第２のソース／ドレイン領域ＳＤＲ２はソースとして機能する。第２のソース／ドレイン領域ＳＤＲ２から放出された電子は、第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２との間のチャネル領域における強い電界によって加速されて、高エネルギー状態の電子であるホットエレクトロンとなる。このホットエレクトロンが、ゲート絶縁膜ＧＴＩを介して、フローティングゲートＦＧに注入される。こうして、メモリセルＭＣ１にデータが書き込まれる。フローティングゲートＦＧに電子が保持されている状態が、メモリセルＭＣ１の書き込み状態である。フローティングゲートＦＧに電子が保持されることにより、メモリセルＭＣ１の閾値電圧が上昇する。
【００３０】
図５（Ｂ）を参照して、スプリットゲート型のフローティングゲート構造を含むメモリセルＭＣ１からデータを消去する際のメモリセルＭＣ１の動作を説明する。コントロールゲートＣＧの電圧ＶCGを、第１のソース／ドレイン領域ＳＤＲ１の電圧Ｖ1及び第２のソース／ドレイン領域ＳＤＲ２の電圧Ｖ2よりも高くする。フローティングゲートＦＧとコントロールゲートＣＧとの間のトンネル絶縁膜ＴＮＩに高い電界が印加され、Fowler-Nordheim（ＦＮ）トンネル電流が流れる。第１ティップ部ＴＰ１は、おおよそ、９０°または９０°未満の角度を有する尖った形状を有する。メモリセルＭＣ１の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界が第１ティップ部ＴＰ１に集中する。特に、第１ティップ部ＴＰ１の凸状の第１角部ＣＮＰ１付近に、強い電界が発生する。そのため、フローティングゲートＦＧの第１ティップ部ＴＰ１は、フローティングゲートＦＧからの電子の引き抜き効率を向上させる。メモリセルＭＣ１の消去動作の際、フローティングゲートＦＧに保持されていた電子は、第１ティップ部ＴＰ１からトンネル絶縁膜ＴＮＩに移動し、トンネル絶縁膜ＴＮＩをトンネルして、コントロールゲートＣＧに引き抜かれる。こうして、メモリセルＭＣ１に保持されていたデータが消去される。フローティングゲートＦＧに電子が保持されていない状態が、メモリセルＭＣ１の消去状態である。フローティングゲートＦＧから電子が引き抜かれることにより、メモリセルＭＣ１の閾値電圧が減少する。コントロールゲートＣＧと対向する第１ティップ部ＴＰ１の幅ｗは、メモリセルＭＣ１の消去電圧及び消去速度等のメモリセルＭＣ１の特性に影響を与える。そのため、コントロールゲートＣＧと対向する第１ティップ部ＴＰ１の幅ｗのばらつきが抑えられたメモリセルＭＣ１及びこのようなメモリセルＭＣ１を製造する方法を提供することが重要である。
【００３１】
スプリットゲート型のフローティングゲート構造を含むメモリセルＭＣ１からデータを読み出す際のメモリセルＭＣ１の動作を説明する。第１のソース／ドレイン領域ＳＤＲ１の電圧Ｖ1よりも、第２のソース／ドレイン領域ＳＤＲ２の電圧Ｖ2を高くする。第１のソース／ドレイン領域ＳＤＲ１はソースとして機能し、第２のソース／ドレイン領域ＳＤＲ２はドレインとして機能する。コントロールゲートＣＧに、第２のソース／ドレイン領域ＳＤＲ２の電圧Ｖ2よりも高い電圧ＶCGを印加して、コントロールゲートＣＧと第１のソース／ドレイン領域ＳＤＲ１と第２のソース／ドレイン領域ＳＤＲ２とで構成されるトランジスタを活性化させる。メモリセルＭＣ１が消去状態にあるとき、メモリセルＭＣ１の閾値電圧は低いため、読出し電流が流れる。これに対し、メモリセルＭＣ１が書き込み状態にあるとき、メモリセルＭＣ１の閾値電圧は高いため、読出し電流はほとんど流れない。読出し電流の大きさを検出することによって、メモリセルＭＣ１が書き込み状態にあるか否かを読み出すことができる。
【００３２】
図６から図２８を参照して、本実施の形態の半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭが備えるメモリセルＭＣ１の製造方法を説明する。
【００３３】
図６を参照して、半導体基板ＳＵＢの主面ＰＳＦ上にゲート絶縁膜用絶縁層ＧＩＬとフローティングゲート用導電層ＦＧＬとを形成する。具体的には、半導体基板ＳＵＢの主面ＰＳＦ上にゲート絶縁膜用絶縁層ＧＩＬを形成する。ゲート絶縁膜用絶縁層ＧＩＬは、後にゲート絶縁膜ＧＴＩになる層である。ゲート絶縁膜用絶縁層ＧＩＬは、シリコン酸化層であってもよい。続いて、ゲート絶縁膜用絶縁層ＧＩＬ上に、フローティングゲート用導電層ＦＧＬを形成する。フローティングゲート用導電層ＦＧＬは、後にフローティングゲートＦＧになる層である。フローティングゲート用導電層ＦＧＬは、ポリシリコン層であってもよい。それから、半導体基板ＳＵＢの主面ＰＳＦ側から第１の導電型を有する不純物を注入して、半導体基板ＳＵＢの主面ＰＳＦ及び半導体基板ＳＵＢ内にウエルＷＥＬを形成する。第１の導電型を有する不純物は、ホウ素のようなｐ型不純物であってもよい。ウエルＷＥＬはＰウエルであってもよい。
【００３４】
図７を参照して、フローティングゲート用導電層ＦＧＬ上に、開口部ＯＰＰを有するマスク層ＭＳＫを形成する。マスク層ＭＳＫは、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜、シリコン炭窒化（ＳｉＣＮ）膜のうちの１つであってもよい。マスク層ＭＳＫは、例えば３５００〜４０００Åの厚さを有してもよい。開口部ＯＰＰを有するマスク層ＭＳＫは、フォトリソグラフィー技術を用いて形成されてもよい。それから、開口部ＯＰＰを有するマスク層ＭＳＫを用いて、ホウ素のような第１導電型を有する不純物を、半導体基板ＳＵＢの主面ＰＳＦに注入する。第１の導電型を有する不純物を半導体基板ＳＵＢの主面ＰＳＦに注入する方法は特に限定されないが、イオン注入法であってもよい。こうして、半導体基板ＳＵＢの主面ＰＳＦに、不純物含有領域ＩＣＲを形成する。
【００３５】
図８を参照して、開口部ＯＰＰを有するマスク層ＭＳＫを用いて、フローティングゲート用導電層ＦＧＬの一部を除去することにより、フローティングゲート用導電層ＦＧＬの上面に傾斜部ＳＬＴを形成する。具体的には、マスク層ＭＳＫの開口部ＯＰＰから露出したフローティングゲート用導電層ＦＧＬをアンダーエッチングする。このアンダーエッチングによって、マスク層ＭＳＫに近いフローティングゲート用導電層ＦＧＬの上面に、マスク層ＭＳＫから遠ざかるにつれてフローティングゲート用導電層ＦＧＬの厚さが減少する傾斜部ＳＬＴが形成される。傾斜部ＳＬＴの一部は、後の工程で、フローティングゲートＦＧの第１ティップ部ＴＰ１となる。
【００３６】
図９から図１４を参照して、フローティングゲート用導電層ＦＧＬ上に、スペーサ絶縁膜ＳＰＩと、スペーサ絶縁膜ＳＰＩの側面に接しかつスペーサ絶縁膜ＳＰＩ及びゲート絶縁膜用絶縁層ＧＩＬと異なる材料からなる第２絶縁膜ＩＬＦ２と、スペーサ絶縁膜ＳＰＩと反対側の第２絶縁膜ＩＬＦ２の側面に接しかつゲート絶縁膜用絶縁層ＧＩＬと同じ材料からなる第１絶縁膜ＩＬＦ１とを形成する。
【００３７】
図９及び図１０を参照して、開口部ＯＰＰに面するマスク層ＭＳＫの側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第１絶縁膜ＩＬＦ１を形成する。具体的には、図９を参照して、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上とに、第１絶縁膜用第１絶縁層ＩＬＬ１を形成する。図１０を参照して、第１絶縁膜用第１絶縁層ＩＬＬ１をエッチバックして、開口部ＯＰＰに面するマスク層ＭＳＫの側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第１絶縁膜ＩＬＦ１が形成される。第１絶縁膜用第１絶縁層ＩＬＬ１及び第１絶縁膜ＩＬＦ１は、シリコン酸化膜のような、ゲート絶縁膜用絶縁層ＧＩＬと同じ材料からなってもよい。第１絶縁膜用第１絶縁層ＩＬＬ１及び第１絶縁膜ＩＬＦ１は、シリコン酸化膜の一つであるノンドープトシリケートガラス（ＮＳＧ）層であってもよい。テトラエトキシシラン（ＴＥＯＳ）を含むガスを用いて、化学的気相堆積（ＣＶＤ）法により、ＮＳＧ層を形成してもよい。第１絶縁膜ＩＬＦ１の厚さｄ1は、ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2よりも小さくてもよい。第１絶縁膜ＩＬＦ１の厚さｄ1は、第１の方向（例えば、ｘ方向）における第１絶縁膜ＩＬＦ１の長さとして定義される。ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2は、第３の方向（例えば、ｚ方向）におけるゲート絶縁膜用絶縁層ＧＩＬの長さとして定義される。
【００３８】
図１１及び図１２を参照して、第１絶縁膜ＩＬＦ１の側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第２絶縁膜ＩＬＦ２が形成される。具体的には、図１１を参照して、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上と第１絶縁膜ＩＬＦ１上とに、第２絶縁膜用第２絶縁層ＩＬＬ２が形成される。図１２を参照して、第２絶縁膜用第２絶縁層ＩＬＬ２がエッチバックされて、第１絶縁膜ＩＬＦ１の側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第２絶縁膜ＩＬＦ２が形成される。第２絶縁膜用第２絶縁層ＩＬＬ２及び第２絶縁膜ＩＬＦ２は、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜、シリコン炭窒化（ＳｉＣＮ）膜のような、スペーサ絶縁膜ＳＰＩ及びゲート絶縁膜用絶縁層ＧＩＬと異なる材料からなる。第２絶縁膜用第２絶縁層ＩＬＬ２及び第２絶縁膜ＩＬＦ２は、マスク層ＭＳＫと同じ材料からなってもよい。
【００３９】
図１３及び図１４を参照して、第２絶縁膜ＩＬＦ２の側面上とフローティングゲート用導電層ＦＧＬの上面上とに、スペーサ絶縁膜ＳＰＩが形成される。具体的には、図１３を参照して、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上と第１絶縁膜ＩＬＦ１上と第２絶縁膜ＩＬＦ２上とに、スペーサ絶縁膜用絶縁層ＳＰＩＩＬが形成される。スペーサ絶縁膜用絶縁層ＳＰＩＩＬは、シリコン酸化膜のような、ゲート絶縁膜用絶縁層ＧＩＬ及び第１絶縁膜ＩＬＦ１と同じ材料からなってもよい。スペーサ絶縁膜用絶縁層ＳＰＩＩＬは、例えば８００℃の温度で化学的気相堆積（ＣＶＤ）法を用いて形成される、シリコン酸化物からなる高温酸化（ＨＴＯ）層であってもよい。図１４を参照して、スペーサ絶縁膜用絶縁層ＳＰＩＩＬがエッチバックされて、第２絶縁膜ＩＬＦ２の側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、スペーサ絶縁膜ＳＰＩが形成される。スペーサ絶縁膜ＳＰＩは、第１絶縁膜ＩＬＦ１上と、開口部ＯＰＰに面するマスク層ＭＳＫの側面上とに、さらに形成されてもよい。スペーサ絶縁膜ＳＰＩは、シリコン酸化膜のような、ゲート絶縁膜用絶縁層ＧＩＬ及び第１絶縁膜ＩＬＦ１と同じ材料からなってもよい。
【００４０】
図１５を参照して、マスク層ＭＳＫと第１絶縁膜ＩＬＦ１と第２絶縁膜ＩＬＦ２とスペーサ絶縁膜ＳＰＩとをマスクとして用いて、フローティングゲート用導電層ＦＧＬの一部が除去される。後の工程でフローティングゲートＦＧの第１ＦＧ側面ＦＧＳＦ１（図４参照）となる側面が、フローティングゲート用導電層ＦＧＬに形成される。
【００４１】
図１６を参照して、スペーサ絶縁膜ＳＰＩの側面上とフローティングゲート用導電層ＦＧＬの第１ＦＧ側面ＦＧＳＦ１上とに、第１側壁絶縁膜ＳＷＩ１を形成する。マスク層ＭＳＫ上とスペーサ絶縁膜ＳＰＩ上とフローティングゲート用導電層ＦＧＬの第１ＦＧ側面ＦＧＳＦ１上とゲート絶縁膜用絶縁層ＧＩＬ上とに、第１側壁絶縁膜用絶縁層（図示せず）が形成される。第１側壁絶縁膜用絶縁層をエッチバックして、スペーサ絶縁膜ＳＰＩの側面上とフローティングゲート用導電層ＦＧＬの側面上とに、第１側壁絶縁膜ＳＷＩ１が形成される。第１側壁絶縁膜用絶縁層及び第１側壁絶縁膜ＳＷＩ１は、シリコン酸化膜のような、ゲート絶縁膜用絶縁層ＧＩＬ、第１絶縁膜ＩＬＦ１及びスペーサ絶縁膜ＳＰＩと同じ材料からなってもよい。第１側壁絶縁膜用絶縁層及び第１側壁絶縁膜ＳＷＩ１は、例えば８００℃の温度で化学的気相堆積（ＣＶＤ）法を用いて形成される、シリコン酸化物からなる高温酸化（ＨＴＯ）層であってもよい。
【００４２】
図１７を参照して、マスク層ＭＳＫとスペーサ絶縁膜ＳＰＩと第１側壁絶縁膜ＳＷＩ１とをマスクとして用いて、砒素などの第２の導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。こうして、第１のソース／ドレイン領域ＳＤＲ１が、半導体基板ＳＵＢの主面ＰＳＦに形成される。第２の導電型を有する不純物は、イオン注入法などの方法によって、半導体基板ＳＵＢの主面ＰＳＦに注入され得る。
【００４３】
図１８を参照して、マスク層ＭＳＫとスペーサ絶縁膜ＳＰＩと第１側壁絶縁膜ＳＷＩ１とをマスクとして用いて、ゲート絶縁膜用絶縁層ＧＩＬに対して異方性ドライエッチングが行わなれる。この異方性ドライエッチングにより、ゲート絶縁膜用絶縁層ＧＩＬの一部が選択的に除去される。
【００４４】
図１９を参照して、第１のソース／ドレイン領域ＳＤＲ１上とスペーサ絶縁膜ＳＰＩの側面上と第１側壁絶縁膜ＳＷＩ１上とに、第１プラグＰＬＧ１が形成される。第１プラグＰＬＧ１は、ポリシリコン膜などの導電膜である。マスク層ＭＳＫ上とスペーサ絶縁膜ＳＰＩ上と第１側壁絶縁膜ＳＷＩ１上と第１のソース／ドレイン領域ＳＤＲ１上とに、ポリシリコンなどからなる第１プラグ用導電層（図示せず）が形成される。第１プラグ用導電層に化学的機械研磨（ＣＭＰ）を施し、それから第１プラグ用導電層がエッチバックされる。こうして、第１プラグＰＬＧ１が形成される。続いて、第１プラグＰＬＧ１の上部が酸化されやすくするために、砒素のような第２の導電型不純物が第１プラグＰＬＧ１の上部に注入される。それから、第１プラグＰＬＧ１が熱酸化処理される。こうして、第１プラグＰＬＧ１の上部に、プラグ絶縁膜ＰＧＩが形成される。
【００４５】
図２０を参照して、リン酸などを用いたウェットエッチングにより、マスク層ＭＳＫが選択的に除去される。第１絶縁膜ＩＬＦ１はマスク層ＭＳＫと材料において異なるため、第１絶縁膜ＩＬＦ１のエッチングレートをマスク層ＭＳＫのエッチングレートよりも小さくすることができる。そのため、第１絶縁膜ＩＬＦ１をエッチング停止膜として機能させて、マスク層ＭＳＫが選択的に除去されてもよい。第２絶縁膜ＩＬＦ２がマスク層ＭＳＫと同じ材料からなる場合には、マスク層ＭＳＫを選択的にエッチングする間、第１絶縁膜ＩＬＦ１は第２絶縁膜ＩＬＦ２をエッチングから保護する。第２絶縁膜ＩＬＦ２が、マスク層ＭＳＫを選択的に除去する工程においてマスク層ＭＳＫとともに除去されることがない材料からなる場合には、第１絶縁膜ＩＬＦ１が省略されてもよい。
【００４６】
図２１を参照して、スペーサ絶縁膜ＳＰＩと第１絶縁膜ＩＬＦ１と第２絶縁膜ＩＬＦ２とをマスクとして用いてフローティングゲート用導電層ＦＧＬの一部が除去される。これにより、フローティングゲート用導電層ＦＧＬから第１ティップ部ＴＰ１を有するフローティングゲートＦＧが形成されるとともに、フローティングゲートＦＧからゲート絶縁膜用絶縁層ＧＩＬの一部が露出する。フローティングゲート用導電層ＦＧＬからフローティングゲートＦＧを形成する方法として、ドライエッチングを例示することができる。フローティングゲート用導電層ＦＧＬの一部を除去することによって、フローティングゲートＦＧの第１ＦＧ側面と反対側に第２ＦＧ側面ＦＧＳＦ２（図４参照）が形成される。
【００４７】
図２２を参照して、第１絶縁膜ＩＬＦ１を除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１の一部が露出される。例えば、第１絶縁膜ＩＬＦ１及び第２絶縁膜ＩＬＦ２のうち第１絶縁膜ＩＬＦ１を選択的に除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１の一部が露出されてもよい。第２絶縁膜ＩＬＦ２は第１絶縁膜ＩＬＦ１と材料において異なるため、第２絶縁膜ＩＬＦ２のエッチングレートを第１絶縁膜ＩＬＦ１のエッチングレートよりも小さくすることができる。そのため、第２絶縁膜ＩＬＦ２がエッチング停止膜として機能して、第１絶縁膜ＩＬＦ１が選択的に除去されてもよい。第１絶縁膜ＩＬＦ１を除去する方法として、ウェットエッチングを例示することができる。第１絶縁膜ＩＬＦ１を除去するとき、ゲート絶縁膜用絶縁層ＧＩＬの一部も除去されてもよい。第１絶縁膜ＩＬＦ１の厚さｄ1は、ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2よりも小さくてもよい。そのため、第１絶縁膜ＩＬＦ１を完全に除去した時に、フローティングゲートＦＧに覆われていないゲート絶縁膜用絶縁層ＧＩＬの一部は半導体基板ＳＵＢの主面ＰＳＦ上に残る。その結果、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向、すなわち第１の方向（例えば、ｘ方向）及び第２の方向（例えば、ｙ方向）の少なくとも１つの方向に除去されることをより確実に防ぐことができる。第１絶縁膜ＩＬＦ１の厚さｄ1は、第１の方向（例えば、ｘ方向）における第１絶縁膜ＩＬＦ１の長さである。ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2は、第３の方向（例えば、ｚ方向）におけるゲート絶縁膜用絶縁層ＧＩＬの長さである。
【００４８】
図２３を参照して、第２絶縁膜ＩＬＦ２、ゲート絶縁膜用絶縁層ＧＩＬ及びスペーサ絶縁膜ＳＰＩのうち第２絶縁膜ＩＬＦ２を選択的に除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１をさらに露出させる。第２絶縁膜ＩＬＦ２はスペーサ絶縁膜ＳＰＩと材料において異なるため、スペーサ絶縁膜ＳＰＩのエッチングレートを第２絶縁膜ＩＬＦ２のエッチングレートよりも非常に小さくすることができる。そのため、スペーサ絶縁膜ＳＰＩをエッチング停止膜として機能させて、第２絶縁膜ＩＬＦ２を選択的に除去することができる。第２絶縁膜ＩＬＦ２を完全に除去することによって、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅のばらつきを抑えることができる。また、第２絶縁膜ＩＬＦ２はゲート絶縁膜用絶縁層ＧＩＬと材料において異なるため、ゲート絶縁膜用絶縁層ＧＩＬのエッチングレートを第２絶縁膜ＩＬＦ２のエッチングレートよりも非常に小さくすることができる。第２絶縁膜ＩＬＦ２を完全に除去する間、ゲート絶縁膜用絶縁層ＧＩＬはほとんど除去されない。そのため、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されることを防止することができる。第２絶縁膜ＩＬＦ２を選択的に除去する方法として、ウェットエッチングを例示することができる。
【００４９】
図２４を参照して、フローティングゲートＦＧをマスクとして用いてゲート絶縁膜用絶縁層ＧＩＬの一部を除去することにより、ゲート絶縁膜ＧＴＩが形成されてもよい。図２３に示される第２絶縁膜ＩＬＦ２を選択的に除去する工程により、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅のばらつきは既に抑えられている。そのため、図２４に示されるゲート絶縁膜用絶縁層ＧＩＬの一部を除去する工程では、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅を考慮することなく、フローティングゲートＦＧから露出したゲート絶縁膜用絶縁層ＧＩＬを除去することができる。そのため、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されて、ゲート絶縁膜ＧＴＩ形状が設計からずれることを防止することができる。なお、フローティングゲートＦＧをマスクとして用いてゲート絶縁膜用絶縁層ＧＩＬの一部を除去する工程を省略して、図２３に示されるゲート絶縁膜用絶縁層ＧＩＬをゲート絶縁膜ＧＴＩとして用いてもよい。
【００５０】
続いて、スペーサ絶縁膜ＳＰＩから露出した第１ティップ部ＴＰ１上にトンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧを形成する。具体的には、図２５を参照して、スペーサ絶縁膜ＳＰＩから露出したフローティングゲートＦＧの第１ティップ部ＴＰ１上にトンネル絶縁膜ＴＮＩが形成される。トンネル絶縁膜ＴＮＩは、ゲート絶縁膜用絶縁層ＧＩＬが除去された半導体基板ＳＵＢの主面ＰＳＦ上と、第１プラグＰＬＧ１と反対側のフローティングゲートＦＧの第２ＦＧ側面ＦＧＳＦ２上と、第１プラグＰＬＧ１と反対側のスペーサ絶縁膜ＳＰＩの側面上とにさらに形成されてもよい。トンネル絶縁膜ＴＮＩはシリコン酸化膜であってもよい。図２６を参照して、トンネル絶縁膜ＴＮＩ上にコントロールゲートＣＧが形成される。具体的には、トンネル絶縁膜ＴＮＩ上と、スペーサ絶縁膜ＳＰＩ上と、プラグ絶縁膜ＰＧＩ上とに、コントロールゲート用導電層をエッチバックして、フローティングゲートＦＧの第１ティップ部ＴＰ１と対向するトンネル絶縁膜ＴＮＩ上に、コントロールゲートＣＧが形成される。コントロールゲートＣＧは、半導体基板ＳＵＢの主面ＰＳＦに接するトンネル絶縁膜ＴＮＩ上と、スペーサ絶縁膜ＳＰＩに接するトンネル絶縁膜ＴＮＩ上とにさらに形成されてもよい。コントロールゲートＣＧ及びコントロールゲート用導電層は、ポリシリコン膜であってもよい。
【００５１】
図２７を参照して、コントロールゲートＣＧとスペーサ絶縁膜ＳＰＩとプラグ絶縁膜ＰＧＩとをマスクとして用いて、半導体基板ＳＵＢの主面ＰＳＦから砒素のような第２の導電型を有する不純物を注入して、半導体基板ＳＵＢのウエルＷＥＬ中にＬＤＤ領域ＬＤＲが形成される。
【００５２】
図２８を参照して、フローティングゲートＦＧと反対側のコントロールゲートＣＧの側面上に、第２側壁絶縁膜ＳＷＩ２が形成される。具体的には、コントロールゲートＣＧ上と、スペーサ絶縁膜ＳＰＩ上と、プラグ絶縁膜ＰＧＩ上と、コントロールゲートＣＧから露出するトンネル絶縁膜ＴＮＩ上とに、第２側壁絶縁膜用絶縁層（図示せず）が形成される。それから、第２側壁絶縁膜用絶縁層をエッチバックして、フローティングゲートＦＧと反対側のコントロールゲートＣＧの側面上に、第２側壁絶縁膜ＳＷＩ２が形成される。エッチバック法によって第２側壁絶縁膜ＳＷＩ２を形成することにより、コントロールゲートＣＧの全てまたは大部分の側面上に第２側壁絶縁膜ＳＷＩ２を形成することができる。第２側壁絶縁膜ＳＷＩ２及び第２側壁絶縁膜用絶縁層は、シリコン酸化膜であってもよい。第２側壁絶縁膜用絶縁層をエッチバックするときに、プラグ絶縁膜ＰＧＩと、第２側壁絶縁膜ＳＷＩ２の側面から露出したトンネル絶縁膜ＴＮＩとが、さらに除去されてもよい。続いて、第２側壁絶縁膜ＳＷＩ２から露出した半導体基板ＳＵＢの主面ＰＳＦに、第２のソース／ドレイン領域ＳＤＲ２が形成される。具体的には、スペーサ絶縁膜ＳＰＩとコントロールゲートＣＧと第２側壁絶縁膜ＳＷＩ２とをマスクとして用いて、砒素、燐などのような第２の導電型を有する不純物が半導体基板ＳＵＢの主面ＰＳＦに注入される。第２の導電型を有する不純物を半導体基板ＳＵＢに注入する方法は特に限定されないが、イオン注入法であってもよい。こうして、第２側壁絶縁膜ＳＷＩ２から露出した半導体基板ＳＵＢの主面ＰＳＦに、第２のソース／ドレイン領域ＳＤＲ２が形成される。
【００５３】
続いて、第２のソース／ドレイン領域ＳＤＲ２の表面と、第１プラグＰＬＧ１の表面と、コントロールゲートＣＧの表面に、それぞれ、第１シリサイドＳＬＣ１、第２シリサイドＳＬＣ２、第３シリサイドＳＬＣ３が形成されてもよい。第１シリサイドＳＬＣ１、第２シリサイドＳＬＣ２及び第３シリサイドＳＬＣ３は、ＣｏＳｉx膜であってもよい。第１シリサイドＳＬＣ１は、第２のソース／ドレイン領域ＳＤＲ２よりも低い電気抵抗を有する。第２シリサイドＳＬＣ２は、第１プラグＰＬＧ１よりも低い電気抵抗を有する。第３シリサイドＳＬＣ３は、コントロールゲートＣＧよりも低い電気抵抗を有する。第１シリサイドＳＬＣ１と第３シリサイドＳＬＣ３とは、コントロールゲートＣＧの側面に形成された第２側壁絶縁膜ＳＷＩ２によって、電気的に絶縁され得る。
【００５４】
第１シリサイドＳＬＣ１上と、第２シリサイドＳＬＣ２上と、第３シリサイドＳＬＣ３上と、スペーサ絶縁膜ＳＰＩ上と、第２側壁絶縁膜ＳＷＩ２上とに、保護膜ＰＴＣが形成されてもよい。保護膜ＰＴＣは、複数のメモリセルＭＣ１を覆う。そのため、保護膜ＰＴＣは、複数のメモリセルＭＣ１を電気的及び機械的に保護する。こうして、複数のメモリセルＭＣ１を製造することができる。
【００５５】
本実施の形態の作用効果について説明する。
本実施の形態に係る半導体装置ＭＣＰの製造方法は、以下の工程を備える。スペーサ絶縁膜ＳＰＩと第１絶縁膜ＩＬＦ１と第２絶縁膜ＩＬＦ２とをマスクとして用いてフローティングゲート用導電層ＦＧＬの一部が除去される。これにより、フローティングゲート用導電層ＦＧＬからティップ部（第１ティップ部ＴＰ１）を有するフローティングゲートＦＧが形成されるとともに、フローティングゲートＦＧからゲート絶縁膜用絶縁層ＧＩＬの一部が露出される。第２絶縁膜ＩＬＦ２、ゲート絶縁膜用絶縁層ＧＩＬ及びスペーサ絶縁膜ＳＰＩのうち第２絶縁膜ＩＬＦ２を選択的に除去することにより、フローティングゲートＦＧのティップ部（第１ティップ部ＴＰ１）がさらに露出される。そのため、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅のばらつきを抑えることができる。コントロールゲートＣＧと対向する第１のティップ部の幅ｗのばらつきを抑えることができる。第２絶縁膜ＩＬＦ２はゲート絶縁膜用絶縁層ＧＩＬと異なる材料からなるため、第２絶縁膜ＩＬＦ２のエッチングレートとゲート絶縁膜用絶縁層ＧＩＬのエッチングレートとの差を大きくすることができる。第２絶縁膜ＩＬＦ２を完全に除去する間、ゲート絶縁膜用絶縁層ＧＩＬはほとんど除去されない。そのため、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されてゲート絶縁膜ＧＴＩ形状が設計からずれることを防止することができる。その結果、本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、ばらつきのない良好な特性を有する半導体装置を提供することができる。
【００５６】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、スペーサ絶縁膜ＳＰＩと第１絶縁膜ＩＬＦ１と第２絶縁膜ＩＬＦ２とを形成する前に、開口部ＯＰＰを有するマスク層ＭＳＫをフローティングゲート用導電層ＦＧＬ上に形成する工程をさらに備えてもよい。第１絶縁膜ＩＬＦ１を形成する工程は、開口部ＯＰＰに面するマスク層ＭＳＫの側面上に第１絶縁膜ＩＬＦ１を形成する工程を含んでもよい。マスク層ＭＳＫは第１絶縁膜ＩＬＦ１を支持するため、大きな高さと薄い厚さｄ1とを有する第１絶縁膜ＩＬＦ１がフローティングゲート用導電層ＦＧＬ上に安定的に形成され得る。
【００５７】
本実施の形態に係る半導体装置ＭＣＰの製造方法において、第１絶縁膜ＩＬＦ１を形成する工程は、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上とに第１絶縁層ＩＬＬ１を形成する工程と、第１絶縁層ＩＬＬ１をエッチバックする工程とを含んでもよい。このため、大きな高さと薄い厚さｄ1とを有する第１絶縁膜ＩＬＦ１がフローティングゲート用導電層ＦＧＬ上に安定的に形成され得る。
【００５８】
本実施の形態に係る半導体装置ＭＣＰの製造方法において、第２絶縁膜ＩＬＦ２を形成する工程は、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上と第１絶縁膜ＩＬＦ１上とに第２絶縁層ＩＬＬ２を形成する工程と、第２絶縁層ＩＬＬ２をエッチバックする工程とを含んでもよい。このため、大きな高さと薄い幅とを有する第２絶縁膜ＩＬＦ２がフローティングゲート用導電層ＦＧＬ上と第１絶縁膜ＩＬＦ１の側面上とに安定的に形成され得る。
【００５９】
本実施の形態に係る半導体装置ＭＣＰの製造方法において、スペーサ絶縁膜ＳＰＩを形成する工程は、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上と第１絶縁膜ＩＬＦ１上と第２絶縁膜ＩＬＦ２上とにスペーサ絶縁膜用絶縁層ＳＰＩＩＬを形成する工程と、スペーサ絶縁膜用絶縁層ＳＰＩＩＬをエッチバックする工程とを含んでもよい。このため、大きな高さを有するスペーサ絶縁膜ＳＰＩがフローティングゲート用導電層ＦＧＬ上と第２絶縁膜ＩＬＦ２の側面上とに安定的に形成され得る。
【００６０】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、フローティングゲート用導電層ＦＧＬに傾斜部ＳＬＴを形成する工程をさらに備えてもよい。第１絶縁膜ＩＬＦ１及び第２絶縁膜ＩＬＦ２は、フローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上に形成されてもよい。このため、コントロールゲートＣＧと対向するティップ部（第１ティップ部ＴＰ１）の幅ｗのばらつきを抑えることができる。その結果、本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、ばらつきのない良好な特性を有する半導体装置を提供することができる。
【００６１】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、スペーサ絶縁膜ＳＰＩと第１絶縁膜ＩＬＦ１と第２絶縁膜ＩＬＦ２とを形成する前に開口部ＯＰＰを有するマスク層ＭＳＫをフローティングゲート用導電層ＦＧＬ上に形成する工程をさらに備えてもよい。傾斜部ＳＬＴを形成する工程は、開口部ＯＰＰを有するマスク層ＭＳＫを用いて、フローティングゲート用導電層ＦＧＬの上面の一部を除去する工程を含んでもよい。開口部ＯＰＰを有するマスク層ＭＳＫは、傾斜部ＳＬＴを形成する工程と、第１絶縁膜ＩＬＦ１を形成する工程とに用いられ得る。本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、マスク層ＭＳＫを形成する工程の回数を少なくして、半導体装置ＭＣＰの製造方法を簡略化することができる。
【００６２】
本実施の形態に係る半導体装置ＭＣＰの製造方法において、第１絶縁膜ＩＬＦ１の厚さは、ゲート絶縁膜用絶縁層ＧＩＬの厚さよりも小さくてもよい。そのため、第１絶縁膜ＩＬＦ１を完全に除去した時に、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されることをより確実に防ぐことができる。その結果、本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、ばらつきのない良好な特性を有する半導体装置をより確実に提供することができる。
【００６３】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、第２絶縁膜ＩＬＦ２を選択的に除去した後に、フローティングゲートＦＧをマスクとして用いてゲート絶縁膜用絶縁層ＧＩＬの一部を除去することによりゲート絶縁膜ＧＴＩを形成する工程をさらに備えてもよい。第２絶縁膜ＩＬＦ２を選択的に除去する工程において、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅のばらつきは既に抑えられている。そのため、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅を考慮することなく、フローティングゲートＦＧから露出したゲート絶縁膜用絶縁層ＧＩＬが除去され得る。その結果、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されてゲート絶縁膜ＧＴＩ形状が設計からずれることを防止することができる。本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、ばらつきのない良好な特性を有する半導体装置をより確実に提供することができる。
【００６４】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、半導体基板ＳＵＢに第１のソース／ドレイン領域ＳＤＲ１を形成する工程と、半導体基板ＳＵＢに第２のソース／ドレイン領域ＳＤＲ２を形成する工程とをさらに備えてもよい。本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、ばらつきのない良好な特性を有する半導体装置を提供することができる。
【００６５】
（実施の形態２）
図２９及び図３０を参照して、本実施の形態の半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭが備えるメモリセルＭＣ２の構成を説明する。図２９及び図３０に示されるメモリセルＭＣ２は、図３及び図４に示されるメモリセルＭＣ１と同様の構成を備えるが、以下の点で異なる。なお、図２９及び図３０に示されるメモリセルＭＣ２は、図３及び図４に示されるメモリセルＭＣ１と同様の構成を備えるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６６】
フローティングゲートＦＧの構造の点で、図２９及び図３０に示されるメモリセルＭＣ２は、図３及び図４に示されるメモリセルＭＣ１と異なる。図２９及び図３０に示されるメモリセルＭＣ２におけるフローティングゲートＦＧは、トンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧと対向する第２ティップ部ＴＰ２を有する。第２ティップ部ＴＰ２は、第１の方向（例えば、ｘ方向）に沿って幅ｗを有する。第２ティップ部ＴＰ２の幅ｗにわたって、第２ティップ部ＴＰ２はコントロールゲートＣＧと対向する。フローティングゲートＦＧの上面に設けられた傾斜部ＳＬＴは、第１の段部ＳＴＰ１を有する。第１の段部ＳＴＰ１は、第２ティップ部ＴＰ２に位置する。フローティングゲートＦＧの上面に設けられた傾斜部ＳＬＴは、第２の段部ＳＴＰ２をさらに有してもよい。第２の段部ＳＴＰ２は、第１の段部ＳＴＰ１よりも第１ＦＧ側面ＦＧＳＦ１側に位置してもよい。本実施の形態では、第２の段部ＳＴＰ２は、フローティングゲートＦＧの第２ティップ部ＴＰ２よりも、第１ＦＧ側面ＦＧＳＦ１側に位置している。本実施の形態の一変形例として、第２の段部ＳＴＰ２を省略してもよい。本実施の形態の別の変形例として、第２の段部ＳＴＰ２は、コントロールゲートＣＧと対向する第２ティップ部ＴＰ２に位置してもよい。
【００６７】
第２ティップ部ＴＰ２は複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）を有する。メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界は、特に、複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）に集中する。本実施の形態の第２ティップ部ＴＰ２は、実施の形態１の第１ティップ部ＴＰ１よりも、多数の凸状の角部を有する。そのため、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧにさらに効率的に引き抜くことができ、メモリセルＭＣ２の消去速度を向上させることができる。
【００６８】
第２ティップ部ＴＰ２は、少なくとも１つの突出部ＰＴＲを有する。突出部ＰＴＲの少なくとも１つは、複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）を有してもよい。突出部ＰＴＲは、第２ＦＧ側面ＦＧＳＦ２と第１の段部ＳＴＰ１とによって挟まれる部分であってもよい。突出部ＰＴＲの第１の方向（例えば、ｘ方向）の長さである突出部ＰＴＲの幅ｗ1は、コントロールゲートＣＧと対向する第２ティップ部ＴＰ２の幅ｗの５０％以下、好ましくは４０％以下、さらに好ましくは、３０％以下であってもよい。突出部ＰＴＲの幅ｗ1を、第２ティップ部ＴＰ２の幅ｗの５０％以下、好ましくは４０％以下、さらに好ましくは、３０％以下とすることによって、メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界を突出部ＰＴＲに集中させることができる。
【００６９】
突出部ＰＴＲの高さｈ1は、フローティングゲートＦＧの高さｈの５％以上、好ましくは１０％以上であってもよい。突出部ＰＴＲの高さｈ1をフローティングゲートＦＧの高さｈの５％以上、好ましくは１０％以上とすることによって、コントロールゲートＣＧと対向するフローティングゲートＦＧの表面積を大きくすることができる。なお、突出部ＰＴＲの高さｈ1は、突出部ＰＴＲの最小高さである。本実施の形態では、突出部ＰＴＲの高さｈ1は、第１の段部ＳＴＰ１の高さである。フローティングゲートＦＧの高さｈは、フローティングゲートＦＧの最大高さである。本実施の形態では、フローティングゲートＦＧの高さｈは、フローティングゲートＦＧの第２ＦＧ側面ＦＧＳＦ２におけるフローティングゲートＦＧの厚さ（第３の方向（例えば、ｚ方向）における長さ）である。
【００７０】
図６から図９と図３１から図３９とを参照して、本実施の形態の半導体装置ＭＣＰの不揮発性メモリ領域ＮＶＭが備えるメモリセルＭＣ２の製造方法を説明する。
【００７１】
本実施の形態のメモリセルＭＣ２の製造方法は、図６から図９に示される実施の形態１におけるメモリセルの製造工程を備える。続いて、図３１を参照して、第１絶縁膜用第１絶縁層ＩＬＬ１をエッチバックして、開口部ＯＰＰに面するマスク層ＭＳＫの側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第１絶縁膜ＩＬＦ１が形成される。第１絶縁膜用第１絶縁層ＩＬＬ１をエッチバックするときに、第１絶縁膜ＩＬＦ１から露出するフローティングゲート用導電層ＦＧＬの上面の一部がさらに除去される。こうして、第１絶縁膜ＩＬＦ１から露出したフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴの上面に第１の段部ＳＴＰ１が形成される。本実施の形態においても、第１絶縁膜ＩＬＦ１の厚さｄ1（第１の方向（例えば、ｘ方向）における長さ）は、ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2（第３の方向（例えば、ｚ方向）における長さ）よりも小さくてもよい。
【００７２】
図３２及び図３３を参照して、第１絶縁膜ＩＬＦ１の側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第２絶縁膜ＩＬＦ２が形成される。具体的には、図３２を参照して、マスク層ＭＳＫの開口部ＯＰＰの中とマスク層ＭＳＫ上と第１絶縁膜ＩＬＦ１上とに、第２絶縁膜用第２絶縁層ＩＬＬ２が形成される。続いて、図３３を参照して、第２絶縁膜用第２絶縁層ＩＬＬ２をエッチバックして、第１絶縁膜ＩＬＦ１の側面上とフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴ上とに、第２絶縁膜ＩＬＦ２が形成される。第２絶縁膜用第２絶縁層ＩＬＬ２をエッチバックするときに、第２絶縁膜ＩＬＦ２から露出するフローティングゲート用導電層ＦＧＬの上面の一部がさらに除去される。こうして、第２絶縁膜ＩＬＦ２から露出したフローティングゲート用導電層ＦＧＬの傾斜部ＳＬＴの上面に第２の段部ＳＴＰ２が形成される。第２絶縁膜ＩＬＦ２及び第２絶縁膜用第２絶縁層ＩＬＬ２は、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜、シリコン炭窒化（ＳｉＣＮ）膜のような、スペーサ絶縁膜ＳＰＩ及びゲート絶縁膜用絶縁層ＧＩＬと異なる材料からなる。第２の段部ＳＴＰ２を省略する本実施の形態の一変形例では、第２絶縁膜用第２絶縁層ＩＬＬ２を除去するときに第２の段部ＳＴＰ２が形成されない。
【００７３】
続いて、図１３から図２１とほぼ同様の工程を経て、図３４に示すように、フローティングゲート用導電層ＦＧＬからフローティングゲートＦＧを形成するとともに、フローティングゲートＦＧからゲート絶縁膜用絶縁層ＧＩＬの一部を露出させる。
【００７４】
図３５を参照して、第１絶縁膜ＩＬＦ１を除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１における突出部ＰＴＲが露出される。具体的には、第１絶縁膜ＩＬＦ１及び第２絶縁膜ＩＬＦ２のうち第１絶縁膜ＩＬＦ１を選択的に除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１の一部が露出される。第２絶縁膜ＩＬＦ２は第１絶縁膜ＩＬＦ１と材料において異なるため、第２絶縁膜ＩＬＦ２のエッチングレートを第１絶縁膜ＩＬＦ１のエッチングレートよりも小さくすることができる。そのため、第２絶縁膜ＩＬＦ２をエッチング停止膜として機能させて、第１絶縁膜ＩＬＦ１が選択的に除去されてもよい。第１絶縁膜ＩＬＦ１が除去されるとき、ゲート絶縁膜用絶縁層ＧＩＬの一部も除去されてもよい。第１絶縁膜ＩＬＦ１の厚さ（第１の方向（例えば、ｘ方向）における長さ）ｄ1は、ゲート絶縁膜用絶縁層ＧＩＬの厚さｄ2（第３の方向（例えば、ｚ方向）における長さ）よりも小さくてもよい。そのため、第１絶縁膜ＩＬＦ１を完全に除去した時に、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されることをより確実に防ぐことができる。
【００７５】
図３６を参照して、第２絶縁膜ＩＬＦ２、ゲート絶縁膜用絶縁層ＧＩＬ及びスペーサ絶縁膜ＳＰＩのうち第２絶縁膜ＩＬＦ２を選択的に除去することにより、フローティングゲートＦＧの第１ティップ部ＴＰ１がさらに露出される。具体的には、フローティングゲートＦＧの第１の段部ＳＴＰ１と、第１の段部ＳＴＰ１に隣接する傾斜部ＳＬＴとを露出させる。第２絶縁膜ＩＬＦ２はスペーサ絶縁膜ＳＰＩと材料において異なるため、スペーサ絶縁膜ＳＰＩのエッチングレートを第２絶縁膜ＩＬＦ２のエッチングレートよりも非常に小さくすることができる。そのため、スペーサ絶縁膜ＳＰＩをエッチング停止膜として機能させて、第２絶縁膜ＩＬＦ２が選択的に除去され得る。第２絶縁膜ＩＬＦ２を完全に除去することによって、スペーサ絶縁膜ＳＰＩからのフローティングゲートＦＧの露出幅のばらつきを抑えることができる。また、第２絶縁膜ＩＬＦ２はゲート絶縁膜用絶縁層ＧＩＬと材料において異なるため、ゲート絶縁膜用絶縁層ＧＩＬのエッチングレートを第２絶縁膜ＩＬＦ２のエッチングレートよりも非常に小さくすることができる。第２絶縁膜ＩＬＦ２が完全に除去される間、ゲート絶縁膜用絶縁層ＧＩＬはほとんど除去されない。そのため、フローティングゲートＦＧの下のゲート絶縁膜用絶縁層ＧＩＬが横方向に除去されることを防止することができる。
【００７６】
図３７を参照して、フローティングゲートＦＧをマスクとして用いてゲート絶縁膜用絶縁層ＧＩＬの一部を除去することにより、ゲート絶縁膜ＧＴＩが形成されてもよい。図３７に示されるゲート絶縁膜用絶縁層ＧＩＬの一部を除去する工程は、図２４に示されるゲート絶縁膜用絶縁層ＧＩＬの一部を除去する工程とほぼ同様である。なお、フローティングゲートＦＧをマスクとして用いてゲート絶縁膜用絶縁層ＧＩＬの一部を除去する工程を省略して、図３６に示されるゲート絶縁膜用絶縁層ＧＩＬがゲート絶縁膜ＧＴＩとして用いられてもよい。
【００７７】
図３８及び図３９を参照して、スペーサ絶縁膜ＳＰＩから露出した第２ティップ部ＴＰ２上にトンネル絶縁膜ＴＮＩを介してコントロールゲートＣＧが形成される。図３８に示されるトンネル絶縁膜ＴＮＩを形成する工程は、図２５に示されるトンネル絶縁膜ＴＮＩを形成する工程とほぼ同様である。図３９に示されるコントロールゲートＣＧを形成する工程は、図２６に示されるコントロールゲートＣＧを形成する工程とほぼ同様である。続いて、図２７に示される工程、図２８に示される工程及び図２８に示される工程以降の工程とほぼ同様の工程を経て、図２９及び図３０に示される本実施の形態の複数のメモリセルＭＣ２を製造することができる。
【００７８】
コントロールゲートＣＧと対向する第２ティップ部ＴＰ２に第２の段部ＳＴＰ２が位置する本実施の形態の別の変形例の半導体装置を製造する方法として、以下の方法を例示することができる。一つの製造方法は、図３７に示されるフローティングゲートＦＧから露出するゲート絶縁膜用絶縁層ＧＩＬを除去する際、スペーサ絶縁膜ＳＰＩの一部を除去して、第２の段部ＳＴＰ２をスペーサ絶縁膜ＳＰＩから露出する工程を含んでもよい。別の製造方法は、スペーサ絶縁膜ＳＰＩと第２絶縁膜ＩＬＦ２との間に、第２絶縁膜ＩＬＦ２と異なる材料からなる第３絶縁膜を設ける工程と、第２絶縁膜ＩＬＦ２と第３絶縁膜とのうち第２絶縁膜ＩＬＦ２を選択的に除去するとともに、フローティングゲートＦＧの傾斜部ＳＬＴに第２の段部ＳＴＰ２を形成する工程と、第３絶縁膜を除去する工程と、第３絶縁膜を除去した後にトンネル絶縁膜を介してコントロールゲートを形成する工程とを含んでもよい。これらの製造方法により、コントロールゲートＣＧと対向する第２ティップ部ＴＰ２に第２の段部ＳＴＰ２が位置し得る。本実施の形態の別の変形例の半導体装置の製造方法によれば、複数の突出部ＰＴＲとさらに多数の凸状の角部とを有する第２ティップ部ＴＰ２を製造することができる。
【００７９】
本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１と同様の作用効果を奏するとともに、さらに以下の作用効果を奏する。
【００８０】
本実施の形態に係る半導体装置ＭＣＰでは、コントロールゲートＣＧと対向するティップ部（第２ティップ部ＴＰ２）は、複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）を有する。メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界は、特に、複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）に集中する。本実施の形態では、実施の形態１と比べて、消去電界が集中する凸状の角部の数が多い。そのため、本実施の形態に係る半導体装置ＭＣＰによれば、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧにさらに効率的に引き抜くことができ、メモリセルＭＣ２の消去速度を向上させることができる。
【００８１】
本実施の形態に係る半導体装置ＭＣＰでは、ティップ部（第２ティップ部ＴＰ２）は少なくとも１つの突出部ＰＴＲを有してもよい。突出部ＰＴＲの少なくとも１つは、複数の凸状の角部（第１角部ＣＮＰ１、第２角部ＣＮＰ２）を有してもよい。メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界を突出部ＰＴＲに集中させることができる。そのため、本実施の形態に係る半導体装置ＭＣＰによれば、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧにさらに効率的に引き抜くことができ、メモリセルＭＣ２の消去速度を向上させることができる。
【００８２】
本実施の形態に係る半導体装置ＭＣＰでは、突出部ＰＴＲの幅ｗ1は、ティップ部（第２ティップ部ＴＰ２）の幅ｗの５０％以下であってもよい。メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界を突出部ＰＴＲに集中させることができる。そのため、本実施の形態に係る半導体装置ＭＣＰによれば、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧにさらに効率的に引き抜くことができ、メモリセルＭＣ２の消去速度を向上させることができる。
【００８３】
本実施の形態に係る半導体装置ＭＣＰでは、突出部ＰＴＲの高さｈ1は、フローティングゲートＦＧの高さｈの５％以上であってもよい。突出部ＰＴＲの高さｈ1は、フローティングゲートＦＧの高さｈの５％以上であるため、コントロールゲートＣＧと対向するフローティングゲートＦＧの表面積を大きくすることができる。そのため、本実施の形態に係る半導体装置ＭＣＰによれば、フローティングゲートＦＧに保持されていた電子をコントロールゲートＣＧにさらに効率的に引き抜くことができ、メモリセルＭＣ２の消去速度を向上させることができる。
【００８４】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、第２絶縁膜ＩＬＦ２の形成前に、第１絶縁膜ＩＬＦ１をマスクとして用いてフローティングゲート用導電層ＦＧＬの上面の一部を除去することにより、フローティングゲート用導電層ＦＧＬの上面に第１の段部ＳＴＰ１を形成する工程をさらに備えてもよい。フローティングゲート用導電層ＦＧＬの上面に第１の段部ＳＴＰ１が形成されることにより、ティップ部（第２ティップ部ＴＰ２）に少なくとも１つの突出部ＰＴＲが形成され得る。メモリセルＭＣ２の消去時にフローティングゲートＦＧとコントロールゲートＣＧとの間に印加される消去電界を突出部ＰＴＲに集中させることができる。そのため、本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、メモリセルＭＣ２の消去速度が向上された半導体装置を製造することができる。
【００８５】
本実施の形態に係る半導体装置ＭＣＰの製造方法は、スペーサ絶縁膜ＳＰＩの形成前に、第２絶縁膜ＩＬＦ２をマスクとして用いてフローティングゲート用導電層ＦＧＬの上面の一部を除去することにより、フローティングゲート用導電層ＦＧＬの上面に第２の段部ＳＴＰ２を形成する工程をさらに備えてもよい。そのため、コントロールゲートＣＧと対向するティップ部（第２ティップ部ＴＰ２）に、複数の突出部ＰＴＲとさらに多数の角部とが形成され得る。そのため、本実施の形態に係る半導体装置ＭＣＰの製造方法によれば、メモリセルＭＣ２の消去速度がさらに向上された半導体装置を製造することができる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
ＡＮＬ  アナログ回路領域、ＢＴＬ  ビット線、ＣＧ  コントロールゲート、ＣＮＰ１  第１角部、ＣＮＰ２  第２角部、ＣＰＲ  昇圧回路領域、ＣＰＵ  中央演算処理ユニット領域、ＦＧＬ  フローティングゲート用導電層、ＦＧＳＦ１  第１ＦＧ側面、ＦＧＳＦ２  第２ＦＧ側面、ＧＩＬ  ゲート絶縁膜用絶縁層、ＧＴＩ  ゲート絶縁膜、ＩＣＲ  不純物含有領域、ＩＬＦ１  第１絶縁膜、ＩＬＦ２  第２絶縁膜、ＩＬＩ  層間絶縁膜、ＩＬＬ１  第１絶縁層、ＩＬＬ２  第２絶縁層、ＩＯＲ  入出力領域、ＬＤＲ  ＬＤＤ領域、ＭＣ１，ＭＣ２  メモリセル、ＭＣＰ  半導体装置、ＭＳＫ  マスク層、ＮＶＭ  不揮発性メモリ領域、ＯＰＰ  開口部、ＰＧＩ  プラグ絶縁膜、ＰＬＧ１  第１プラグ、ＰＬＧ２  第２プラグ、ＰＳＦ  主面、ＰＴＣ  保護膜、ＰＴＲ  突出部、ＲＭＲ  ランダムアクセスメモリ領域、ＳＣＬ１  第１シリサイド層、ＳＣＬ２  第２シリサイド層、ＳＣＬ３  第３シリサイド層、ＳＤＲ１  第１のソース／ドレイン領域、ＳＤＲ２  第２のソース／ドレイン領域、ＳＬＣ１  第１シリサイド、ＳＬＣ２  第２シリサイド、ＳＬＣ３  第３シリサイド、ＳＬＴ  傾斜部、ＳＰＩ  スペーサ絶縁膜、ＳＰＩＩＬ  スペーサ絶縁膜用絶縁層、ＳＴＰ１  第１の段部、ＳＴＰ２  第２の段部、ＳＵＢ  半導体基板、ＳＷＩ１  第１側壁絶縁膜、ＳＷＩ２  第２側壁絶縁膜、ＴＮＩ  トンネル絶縁膜、ＴＰ１  第１ティップ部、ＴＰ２  第２ティップ部、ＷＥＬ  ウエル。
【図１】
2017045835.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017045835.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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