(57)【要約】【課題】高い耐圧を得ながらオン抵抗を低減することができる化合物半導体装置及びその製造方法等を提供する。【解決手段】第１の化合物半導体層１０１と、第１の化合物半導体層１０１上のｐ型の第２の化合物半導体層１０２と、第２の化合物半導体層１０２上の負のキャリアを含む第３の化合物半導体層１０３と、第３の化合物半導体層１０３上のソース電極１１５及びドレイン電極１１６と、ソース電極１１５とドレイン電極１１６との間で第２の化合物半導体層１０２及び第３の化合物半導体層１０３に形成された開口部１０６内のゲート電極１１７と、ゲート電極１１７と第１の化合物半導体層１０１、第２の化合物半導体層１０２及び第３の化合物半導体層１０３とを絶縁するゲート絶縁膜１１２と、が含まれる。第２の化合物半導体層１０２の開口部１０６に接する部分の水素濃度は、ソース電極１１５側においてドレイン電極１１６側よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の化合物半導体層と、
前記第１の化合物半導体層上のｐ型の第２の化合物半導体層と、
前記第２の化合物半導体層上の負のキャリアを含む第３の化合物半導体層と、
前記第３の化合物半導体層上のソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に形成された開口部内のゲート電極と、
前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜と、
を有し、
前記第２の化合物半導体層の前記開口部に接する部分の水素濃度は、前記ソース電極側において前記ドレイン電極側よりも低いことを特徴とする化合物半導体装置。
【請求項２】
前記第２の化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ若しくはＡｌＮ又はこれらの任意の組み合わせを含むことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第３の化合物半導体層は、ｎ型の不純物を含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第３の化合物半導体層は、２次元電子ガスを含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記ゲート電極は、
第１の材料を含む第１の部分と、
前記第１の材料よりも仕事関数が低い第２の材料を含む第２の部分と、
を有し、
前記第２の化合物半導体層の前記ソース電極側の部分と前記ドレイン電極側の部分との間で、前記第１の部分は前記第２の部分よりも前記ソース電極側にあることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【請求項８】
第１の化合物半導体層にｐ型の第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層上に負のキャリアを含む第３の化合物半導体層を形成する工程と、
前記第３の化合物半導体層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に開口部を形成する工程と、
前記第２の化合物半導体層の前記開口部に接する部分の水素濃度を、前記ソース電極側において前記ドレイン電極側よりも低くする工程と、
前記開口部内にゲート電極を形成する工程と、
前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体デバイスとして、チャネル領域において基板の厚さ方向に電流が流れるＧａＮ系の電界効果トランジスタ（field effect transistor：ＦＥＴ）が知られている。このようなＦＥＴによれば、良好なノーマリーオフ特性が期待できる。
【０００３】
しかしながら、上記のようなＦＥＴでは、十分な耐圧が得られなかったり、オン抵抗が高かったりする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０５４１４号公報
【特許文献２】特開２０１３−５５１４８号公報
【特許文献３】特開２０１５−１３０４３６号公報
【特許文献４】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高い耐圧を得ながらオン抵抗を低減することができる化合物半導体装置及びその製造方法等を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、第１の化合物半導体層と、前記第１の化合物半導体層上のｐ型の第２の化合物半導体層と、前記第２の化合物半導体層上の負のキャリアを含む第３の化合物半導体層と、前記第３の化合物半導体層上のソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に形成された開口部内のゲート電極と、前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜と、が含まれる。前記第２の化合物半導体層の前記開口部に接する部分の水素濃度は、前記ソース電極側において前記ドレイン電極側よりも低い。
【０００７】
化合物半導体装置の製造方法の一態様では、第１の化合物半導体層にｐ型の第２の化合物半導体層を形成し、前記第２の化合物半導体層上に負のキャリアを含む第３の化合物半導体層を形成し、前記第３の化合物半導体層上にソース電極及びドレイン電極を形成する。前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に開口部を形成し、前記第２の化合物半導体層の前記開口部に接する部分の水素濃度を、前記ソース電極側において前記ドレイン電極側よりも低くし、前記開口部内にゲート電極を形成し、前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜を形成する。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、適切な第１〜第３の化合物半導体層が含まれ、第２の化合物半導体層における水素濃度が適切であるため、高い耐圧を得ながらオン抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る化合物半導体装置を示す断面図である。
【図２】第２の実施形態に係る化合物半導体装置を示す断面図である。
【図３Ａ】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４】第３の実施形態に係る化合物半導体装置を示す断面図である。
【図５Ａ】第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６】第４の実施形態に係る化合物半導体装置を示す断面図である。
【図７Ａ】第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図８】第５の実施形態に係る化合物半導体装置を示す断面図である。
【図９】第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図１０】第６の実施形態に係る化合物半導体装置を示す断面図である。
【図１１】第７の実施形態に係る化合物半導体装置を示す断面図である。
【図１２Ａ】第８の実施形態に係る化合物半導体装置を示す断面図である。
【図１２Ｂ】第８の実施形態の変形例を示す断面図である。
【図１３Ａ】第９の実施形態に係る化合物半導体装置を示す断面図である。
【図１３Ｂ】第９の実施形態の変形例を示す断面図である。
【図１４Ａ】第１０の実施形態に係る化合物半導体装置を示す断面図である。
【図１４Ｂ】第１０の実施形態の変形例を示す断面図である。
【図１５】第１１の実施形態に係るディスクリートパッケージを示す図である。
【図１６】第１２の実施形態に係るＰＦＣ回路を示す結線図である。
【図１７】第１３の実施形態に係る電源装置を示す結線図である。
【図１８】第１４の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１は、第１の実施形態に係る化合物半導体装置を示す断面図である。
【００１２】
図１に示すように、第１の実施形態に係る化合物半導体装置１００には、第１の化合物半導体層１０１、第１の化合物半導体層１０１上のｐ型の第２の化合物半導体層１０２、及び第２の化合物半導体層１０２上の負のキャリアを含む第３の化合物半導体層１０３が含まれる。化合物半導体層１０１〜１０３は、例えば窒化物半導体層である。化合物半導体装置１００には、第３の化合物半導体層１０３上のソース電極１１５及びドレイン電極１１６、ソース電極１１５とドレイン電極１１６との間で第２の化合物半導体層１０２及び第３の化合物半導体層１０３に形成された開口部１０６内のゲート電極１１７、並びにゲート電極１１７と第１の化合物半導体層１０１、第２の化合物半導体層１０２及び第３の化合物半導体層１０３とを絶縁するゲート絶縁膜１１２が含まれる。第２の化合物半導体層１０２の開口部１０６に接する部分の水素濃度は、ソース電極１１５側においてドレイン電極１１６側よりも低い。例えば、図１に示すように、第２の化合物半導体層１０２には、ソース電極１１５側の低水素濃度領域１１１が含まれる。第１の化合物半導体層１０１、第２の化合物半導体層１０２及び第３の化合物半導体層１０３は、例えば窒化物半導体層である。
【００１３】
化合物半導体装置１００では、ゲート電極１１７に印加された電圧に応じて第２の化合物半導体層１０２に反転のチャネルが形成され、第１の化合物半導体層１０１及び第２の化合物半導体層１０２を含むチャネルが導通状態となる。この結果、ドレイン電極１１６とソース電極１１５との間にオン電流１２０が流れるようになる。
【００１４】
化合物半導体装置１００では、第２の化合物半導体層１０２に開口部１０６よりソース電極１１５側の低水素濃度領域１１１が含まれているため、オン抵抗を低減することができる。ｐ型の化合物半導体における不純物の活性化率は水素濃度が低いほど高い。従って、オン電流１２０の経路上では、ｐ型の第２の化合物半導体層１０２における不純物の活性化率が、ゲート電極１１７から見てソース電極１１５側でドレイン電極１１６側よりも高い。このため、ソース電極１１５側の閾値電圧がドレイン電極１１６側の閾値電圧よりも高く、第２の化合物半導体層１０２は、ドレイン電極１１６側でソース電極１１５側よりも低いゲート電圧で導通状態になり、ソース電極１１５側で導通状態になる際には、ドレイン電極１１６側では既に導通状態になっている。このような機構により、第１の実施形態によれば、オン抵抗を低減することができ、大きなオン電流を流すことができる。
【００１５】
また、オン電流１２０の経路に第１の化合物半導体層１０１が含まれているため、高い耐圧を得ることができる。第１の化合物半導体層１０１における不純物濃度が低いほど高い耐圧を得ることができる。
【００１６】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図２は、第２の実施形態に係る化合物半導体装置を示す断面図である。
【００１７】
図２に示すように、第２の実施形態に係る化合物半導体装置２００には、基板２０４、基板２０４上方のｉ型化合物半導体層２０１、ｉ型化合物半導体層２０１上のｐ型化合物半導体層２０２、及びｐ型化合物半導体層２０２上のｎ型化合物半導体層２０３が含まれる。基板２０４は、例えば半絶縁性のＳｉＣ基板である。ｉ型化合物半導体層２０１は、例えば厚さが３μｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。ｐ型化合物半導体層２０２は、例えば厚さが５００ｎｍ程度のｐ型のＧａＮ層（ｐ−ＧａＮ層）である。ｐ型化合物半導体層２０２は、例えばｐ型不純物としてＭｇを１×１０19ｃｍ-3程度含む。ｎ型化合物半導体層２０３は、例えば厚さが５００ｎｍ程度のｎ型のＧａＮ層（ｎ−ＧａＮ層）である。ｎ型化合物半導体層２０３は、例えばｎ型不純物としてＳｉを１×１０18ｃｍ-3程度含む。
【００１８】
ｎ型化合物半導体層２０３、ｐ型化合物半導体層２０２及びｉ型化合物半導体層２０１に、素子領域を区画する素子分離領域２０５が形成されている。素子領域内において、ｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２にゲート電極用のトレンチ２０６が形成されている。トレンチ２０６がｉ型化合物半導体層２０１の内部まで入り込んでいてもよい。トレンチ２０６の側壁及び底上、並びにｎ型化合物半導体層２０３上に絶縁膜２１２が形成されている。絶縁膜２１２は、例えばアルミニウム酸化膜であり、その厚さは２ｎｍ〜２００ｎｍ程度、例えば２０ｎｍである。絶縁膜２１２は、ゲート絶縁膜及びパッシベーション膜として機能する。絶縁膜２１２に、トレンチ２０６を間に挟むようにして開口部２１３及び開口部２１４が形成されている。開口部２１３内にソース電極２１５が形成され、開口部２１４内にドレイン電極２１６が形成され、トレンチ２０６内で絶縁膜２１２上にゲート電極２１７が形成されている。ソース電極２１５及びドレイン電極２１６は、例えば、いずれも、厚さが２０ｎｍ程度のＴｉ膜、及びその上の厚さが２００ｎｍ程度のＡｌ膜を含み、ゲート電極２１７は、例えば、厚さが５０ｎｍ程度のＮｉ膜、及びその上の厚さが３００ｎｍ程度のＡｕ膜を含む。
【００１９】
第２の実施形態では、ｐ型化合物半導体層２０２のトレンチ２０６に面する部分の水素濃度は、ソース電極２１５側においてドレイン電極２１６側よりも低く、ｐ型化合物半導体層２０２にソース電極２１５側の低水素濃度領域２１１が含まれる。
【００２０】
化合物半導体装置２００では、ゲート電極２１７に印加された電圧に応じてｐ型化合物半導体層２０２に反転のチャネルが形成され、ｉ型化合物半導体層２０１及びｐ型化合物半導体層２０２を含むチャネルが導通状態となる。この結果、ドレイン電極２１６とソース電極２１５との間にオン電流が流れるようになる。
【００２１】
化合物半導体装置２００では、ｐ型化合物半導体層２０２に低水素濃度領域２１１が含まれているため、オン電流の経路上では、ｐ型化合物半導体層２０２における不純物の活性化率が、ゲート電極２１７から見てソース電極２１５側でドレイン電極２１６側よりも高い。このため、ソース電極２１５側の閾値電圧がドレイン電極２１６側の閾値電圧よりも高く、ｐ型化合物半導体層２０２のソース電極２１５側の部分が導通状態になる際には、ドレイン電極２１６側の部分が既に導通状態になっている。従って、第２の実施形態によれば、オン抵抗を低減することができ、大きなオン電流を流すことができる。
【００２２】
また、オン電流の経路にｉ型化合物半導体層２０１が含まれているため、高い耐圧を得ることができる。ｉ型化合物半導体層２０１における不純物濃度が低いほど高い耐圧を得ることができ、ｉ型化合物半導体層２０１に不純物が含まれるとしても、その濃度は１×１０16ｃｍ-3以下であることが好ましい。
【００２３】
次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図３Ａ乃至図３Ｃは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００２４】
先ず、図３Ａ（ａ）に示すように、基板２０４上にｉ型化合物半導体層２０１、ｐ型化合物半導体層２０２及びｎ型化合物半導体層２０３を形成する。ｉ型化合物半導体層２０１、ｐ型化合物半導体層２０２及びｎ型化合物半導体層２０３は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法等の結晶成長法により形成することができる。基板２０４としては、例えば半絶縁性のＳｉＣ基板を用いる。ｉ型化合物半導体層２０１としては、例えば厚さが３μｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）を形成する。ｐ型化合物半導体層２０２としては、例えば厚さが５００ｎｍ程度のｐ型のＧａＮ層（ｐ−ＧａＮ層）を形成する。ｐ型化合物半導体層２０２は、例えばｐ型不純物としてＭｇを１×１０19ｃｍ-3程度含む。ｎ型化合物半導体層２０３としては、例えば厚さが５００ｎｍ程度のｎ型のＧａＮ層（ｎ−ＧａＮ層）を形成する。ｎ型化合物半導体層２０３は、例えばｎ型不純物としてＳｉを１×１０18ｃｍ-3程度含む。
【００２５】
次いで、図３Ａ（ｂ）に示すように、ｎ型化合物半導体層２０３、ｐ型化合物半導体層２０２及びｉ型化合物半導体層２０１に、素子領域を区画する素子分離領域２０５を形成する。素子分離領域２０５の形成では、例えば、素子分離領域２０５を形成する予定の領域を露出するフォトレジストのパターンをｎ型化合物半導体層２０３上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、このパターンをマスクとしてＡｒ等のイオン注入を行ってもよい。
【００２６】
その後、図３Ａ（ｃ）に示すように、ゲート電極用のトレンチ２０６をｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２に形成する。ｉ型化合物半導体層２０１に入り込むようにトレンチ２０６を形成してもよい。トレンチ２０６の形成では、例えば、トレンチ２０６を形成する予定の領域を露出するフォトレジストのパターンをｎ型化合物半導体層２０３上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２７】
続いて、図３Ｂ（ｄ）に示すように、ｐ型化合物半導体層２０２のトレンチ２０６に面する部分を、ドレイン電極２１６側で覆い、ソース電極２１５側で露出する保護膜２０７を形成する。保護膜２０７の形成では、例えば、厚さが１００ｎｍのシリコン酸化膜を形成し、その上に、シリコン酸化膜の残存させる部分を覆い、除去する部分を露出するフォトレジストのパターンを形成し、シリコン酸化膜のエッチングを行う。エッチングとしては、例えば、弗素系ガスを用いたドライエッチング又はウェットエッチングを行う。
【００２８】
次いで、活性化アニールを行うことにより、ｐ型化合物半導体層２０２のトレンチ２０６に露出している部分から水素を脱離させ、図３Ｂ（ｅ）に示すように、この部分にｐ型化合物半導体層２０２の他の部分よりも水素濃度が低い低水素濃度領域２１１を形成する。活性化アニールの温度は、４００℃〜１４００℃程度、例えば８００℃とする。
【００２９】
その後、図３Ｂ（ｆ）に示すように、保護膜２０７を除去する。保護膜２０７は、例えばウェットエッチングに除去できる。
【００３０】
続いて、図３Ｃ（ｇ）に示すように、トレンチ２０６の側壁及び底上、並びにｎ型化合物半導体層２０３上に絶縁膜２１２を形成する。絶縁膜２１２としては、例えばアルミニウム酸化膜を形成し、その厚さは２ｎｍ〜２００ｎｍ程度、例えば２０ｎｍとする。絶縁膜２１２の形成方法としては、原子層堆積（atomic layer deposition：ＡＬＤ）法、スパッタリング法及びプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法が例示され、これらのうちではＡＬＤ法が最も好ましい。
【００３１】
次いで、図３Ｃ（ｈ）に示すように、絶縁膜２１２のソース電極２１５を形成する予定の領域に開口部２１３を形成し、ドレイン電極２１６を形成する予定の領域に開口部２１４を形成する。開口部２１３及び２１４の形成では、例えば、開口部２１３を形成する予定の領域及び開口部２１４を形成する予定の領域を露出するフォトレジストのパターンを絶縁膜２１２上に形成し、このパターンをエッチングマスクとしてエッチングを行う。エッチングとしては、例えば、弗素系ガス若しくは塩素系ガスを用いたドライエッチング又はウェットエッチングを行う。
【００３２】
その後、図３Ｃ（ｉ）に示すように、開口部２１３内にソース電極２１５を形成し、開口部２１４内にドレイン電極２１６を形成し、トレンチ２０６内で絶縁膜２１２上にゲート電極２１７を形成する。ソース電極２１５及びドレイン電極２１６は、例えばリフトオフ法により形成することができる。すなわち、ソース電極２１５を形成する予定の領域及びドレイン電極２１６を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴｉ膜を形成し、その上に厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃程度、例えば５５０℃で熱処理（例えば急速加熱処理（ＲＴＡ：rapid thermal annealing））を行い、オーミック特性を確立する。ゲート電極２１７は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２１７を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ程度のＮｉ膜を形成し、その上に厚さが３００ｎｍ程度のＡｕ膜を形成する。
【００３３】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００３４】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図４は、第３の実施形態に係る化合物半導体装置を示す断面図である。
【００３５】
図４に示すように、第３の実施形態に係る化合物半導体装置３００では、ｎ型化合物半導体層２０３に、低水素濃度領域２１１を露出する開口部３０１が形成されている。開口部３０１はトレンチ２０６と繋がっており、絶縁膜２１２が開口部３０１の側壁及び底を覆い、ゲート電極２１７が開口部３０１内にも形成されている。他の構成は第２の実施形態と同様である。
【００３６】
第３の実施形態によっても、第２の実施形態と同様に、高い耐圧を得ながらオン抵抗を低減することができる。
【００３７】
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図５Ａ乃至図５Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００３８】
先ず、第２の実施形態と同様にして、素子分離領域２０５の形成までの処理を行う。次いで、図５Ａ（ａ）に示すように、ｎ型化合物半導体層２０３に開口部３０１を形成する。開口部３０１の形成では、例えば、開口部３０１を形成する予定の領域を露出するフォトレジストのパターンをｎ型化合物半導体層２０３上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００３９】
その後、活性化アニールを行うことにより、ｐ型化合物半導体層２０２の開口部３０１に露出している部分から水素を脱離させ、図５Ａ（ｂ）に示すように、この部分にｐ型化合物半導体層２０２の他の部分よりも水素濃度が低い低水素濃度領域２１１を形成する。活性化アニールの温度は、４００℃〜１４００℃程度、例えば８００℃とする。
【００４０】
続いて、図５Ａ（ｃ）に示すように、ゲート電極用のトレンチ２０６をｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２に形成する。トレンチ２０６は開口部３０１と繋がるように形成する。
【００４１】
次いで、図５Ｂ（ｄ）に示すように、トレンチ２０６及び開口部３０１の側壁及び底上、並びにｎ型化合物半導体層２０３上に絶縁膜２１２を形成する。その後、図５Ｂ（ｅ）に示すように、絶縁膜２１２に開口部２１３及び開口部２１４を形成する。続いて、図５Ｂ（ｆ）に示すように、開口部２１３内にソース電極２１５を形成し、開口部２１４内にドレイン電極２１６を形成し、トレンチ２０６内及び開口部３０１内で絶縁膜２１２上にゲート電極２１７を形成する。
【００４２】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００４３】
開口部３０１の形成と活性化アニールとの間に、ｐ型化合物半導体層２０２にｐ型不純物、例えばＭｇのイオン注入を行ってもよい。
【００４４】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図６は、第４の実施形態に係る化合物半導体装置を示す断面図である。
【００４５】
図６に示すように、第４の実施形態に係る化合物半導体装置４００では、ｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２に、トレンチ２０６と繋がる開口部４０１が形成されている。低水素濃度領域２１１がｐ型化合物半導体層２０２の開口部４０１に面する部分に形成されており、絶縁膜２１２が開口部４０１の側壁及び底を覆い、ゲート電極２１７が開口部４０１内にも形成されている。他の構成は第２の実施形態と同様である。
【００４６】
第４の実施形態によっても、第２の実施形態と同様に、高い耐圧を得ながらオン抵抗を低減することができる。
【００４７】
次に、第４の実施形態に係る化合物半導体装置の製造方法について説明する。図７Ａ乃至図７Ｂは、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００４８】
先ず、第２の実施形態と同様にして、素子分離領域２０５の形成までの処理を行う。次いで、図７Ａ（ａ）に示すように、ｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２に開口部４０１を形成する。開口部４０１の形成では、例えば、開口部４０１を形成する予定の領域を露出するフォトレジストのパターンをｎ型化合物半導体層２０３上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。開口部４０１はドレイン電極１１６側に広めに形成してもよい。
【００４９】
その後、活性化アニールを行うことにより、ｐ型化合物半導体層２０２の開口部４０１に露出している部分から水素を脱離させ、図７Ａ（ｂ）に示すように、この部分にｐ型化合物半導体層２０２の他の部分よりも水素濃度が低い低水素濃度領域２１１を形成する。活性化アニールの温度は、４００℃〜１４００℃程度、例えば８００℃とする。
【００５０】
続いて、図７Ａ（ｃ）に示すように、ゲート電極用のトレンチ２０６をｎ型化合物半導体層２０３及びｐ型化合物半導体層２０２に形成する。トレンチ２０６は開口部４０１と繋がるように形成する。第４の実施形態では、低水素濃度領域２１１のうち開口部４０１よりドレイン電極２１６側の部分が消失するようにトレンチ２０６を形成する。
【００５１】
次いで、図７Ｂ（ｄ）に示すように、トレンチ２０６及び開口部４０１の側壁及び底上、並びにｎ型化合物半導体層２０３上に絶縁膜２１２を形成する。その後、図７Ｂ（ｅ）に示すように、絶縁膜２１２に開口部２１３及び開口部２１４を形成する。続いて、図７Ｂ（ｆ）に示すように、開口部２１３内にソース電極２１５を形成し、開口部２１４内にドレイン電極２１６を形成し、トレンチ２０６内及び開口部３０１内で絶縁膜２１２上にゲート電極２１７を形成する。
【００５２】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００５３】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図８は、第５の実施形態に係る化合物半導体装置を示す断面図である。
【００５４】
図８に示すように、第５の実施形態に係る化合物半導体装置５００では、ゲート電極１１７に、高仕事関数部５０１及び低仕事関数部５０２が含まれる。高仕事関数部５０１が低仕事関数部５０２よりもソース電極１１５側に位置し、高仕事関数部５０１の材料の仕事関数が低仕事関数部５０２の材料の仕事関数より高い。例えば、高仕事関数部５０１の材料の仕事関数は４．５ｅＶ以上であり、５．０ｅＶ以上であることが好ましく、高仕事関数部５０１は、例えば、Ｐｔ、Ｎｉ、Ａｕ、Ｐｄ若しくはＣｕ又はこれらの任意の組み合わせを含み、Ｐｔ、Ｎｉ若しくはＡｕ又はこれらの任意の組み合わせを含むことが好ましい。例えば、低仕事関数部５０２の材料の仕事関数は４．５ｅＶ未満であり、低仕事関数部５０２は、例えば、Ｍｏ、Ａｌ、Ｔａ若しくはＴｉ又はこれらの任意の組み合わせを含む。他の構成は第２の実施形態と同様である。高仕事関数部５０１はゲート電極の第１の部分の一例であり、低仕事関数部５０２はゲート電極の第２の部分の一例である。
【００５５】
第５の実施形態によっても、第２の実施形態と同様に、高い耐圧を得ながらオン抵抗を低減することができる。更に、化合物半導体装置５００では、高仕事関数部５０１がソース電極２１５側にあり、低仕事関数部５０２がドレイン電極２１６側にあるため、化合物半導体装置２００と比較して、ソース電極２１５側とドレイン電極２１６側との間の閾値電圧の相違が大きい。従って、オン抵抗をより低減することができる。
【００５６】
次に、第５の実施形態に係る化合物半導体装置の製造方法について説明する。図９は、第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００５７】
先ず、第２の実施形態と同様にして、ソース電極２１５及びドレイン電極２１６の形成までの処理を行う。次いで、図９（ａ）に示すように、トレンチ２０６内で絶縁膜２１２上に高仕事関数部５０１を形成する。高仕事関数部５０１は、例えばリフトオフ法により形成することができる。すなわち、高仕事関数部５０１を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３００ｎｍ程度のＮｉ膜を形成し、その上に厚さが２０００ｎｍ程度のＡｕ膜を形成する。
【００５８】
その後、図９（ｂ）に示すように、トレンチ２０６内で絶縁膜２１２上に低仕事関数部５０２を形成する。低仕事関数部５０２は、例えばリフトオフ法により形成することができる。すなわち、低仕事関数部５０２を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２００ｎｍ程度のＴｉ膜を形成し、その上に厚さが４０００ｎｍ程度のＡｌ膜を形成する。このようにしてゲート電極２１７が形成される。
【００５９】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００６０】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１０は、第６の実施形態に係る化合物半導体装置を示す断面図である。
【００６１】
図１０に示すように、第６の実施形態に係る化合物半導体装置６００は、ゲート電極２１７の構成を除き、第３の実施形態に係る化合物半導体装置３００と同様の構成を備えている。化合物半導体装置６００に含まれるゲート電極２１７には、第５の実施形態と同様に、高仕事関数部５０１及び低仕事関数部５０２が含まれる。
【００６２】
第６の実施形態によっても、第５の実施形態と同様に、高い耐圧を得ながらオン抵抗をより低減することができる。
【００６３】
第６の実施形態に係る化合物半導体装置６００の製造に際しては、ゲート電極２１７を形成する際に、第５の実施形態と同様に、高仕事関数部５０１及び低仕事関数部５０２を形成すればよい。
【００６４】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１１は、第７の実施形態に係る化合物半導体装置を示す断面図である。
【００６５】
図１１に示すように、第７の実施形態に係る化合物半導体装置７００は、ゲート電極２１７の構成を除き、第４の実施形態に係る化合物半導体装置４００と同様の構成を備えている。化合物半導体装置７００に含まれるゲート電極２１７には、第５の実施形態と同様に、高仕事関数部５０１及び低仕事関数部５０２が含まれる。
【００６６】
第７の実施形態によっても、第５の実施形態と同様に、高い耐圧を得ながらオン抵抗をより低減することができる。
【００６７】
第７の実施形態に係る化合物半導体装置７００の製造に際しては、ゲート電極２１７を形成する際に、第５の実施形態と同様に、高仕事関数部５０１及び低仕事関数部５０２を形成すればよい。
【００６８】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１２Ａは、第８の実施形態に係る化合物半導体装置を示す断面図である。
【００６９】
図１２Ａに示すように、第８の実施形態に係る化合物半導体装置８００には、ｎ型化合物半導体層２０３に代えて、２次元電子ガス（２ＤＥＧ）を含む化合物半導体層８０３が含まれる。化合物半導体層８０３には、例えば、厚さが３００ｎｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）８０１、及びその上の厚さが３０ｎｍ程度のＡｌＧａＮ層８０２が含まれる。他の構成は第２の実施形態と同様である。
【００７０】
第８の実施形態によっても、第２の実施形態と同様に、高い耐圧を得ながらオン抵抗を低減することができる。更に、化合物半導体装置８００には、２ＤＥＧを含む化合物半導体層８０３が含まれているため、化合物半導体装置２００と比較して、チャネルとソース電極２１５又はドレイン電極２１６との間の抵抗が低い。従って、オン抵抗をより低減することができる。
【００７１】
第８の実施形態に係る化合物半導体装置８００の製造に際しては、ｎ型化合物半導体層２０３に代えて、２ＤＥＧを含む化合物半導体層８０３、例えばＧａＮ層８０１及びＡｌＧａＮ層８０２を形成すればよい。化合物半導体層８０３は、ｎ型化合物半導体層２０３と同様に、ＭＯＶＰＥ法等の結晶成長法により形成することができる。
【００７２】
図１２Ｂに示すように、ゲート電極２１７が高仕事関数部５０１及び低仕事関数部５０２を含んでいてもよい。
【００７３】
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１３Ａは、第９の実施形態に係る化合物半導体装置を示す断面図である。
【００７４】
図１３Ａに示すように、第９の実施形態に係る化合物半導体装置９００は、ｎ型化合物半導体層２０３に代えて、２ＤＥＧを含む化合物半導体層８０３が含まれることを除き、第３の実施形態に係る化合物半導体装置３００と同様の構成を備えている。例えば、化合物半導体層８０３には、第８の実施形態と同様に、ＧａＮ層８０１及びＡｌＧａＮ層８０２が含まれる。
【００７５】
第９の実施形態によっても、第８の実施形態と同様に、高い耐圧を得ながらオン抵抗をより低減することができる。
【００７６】
第９の実施形態に係る化合物半導体装置９００の製造に際しては、ｎ型化合物半導体層２０３に代えて、２ＤＥＧを含む化合物半導体層８０３を形成すればよい。
【００７７】
図１３Ｂに示すように、ゲート電極２１７が高仕事関数部５０１及び低仕事関数部５０２を含んでいてもよい。
【００７８】
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は電界効果トランジスタを備えた化合物半導体装置の一例に関する。図１４Ａは、第１０の実施形態に係る化合物半導体装置を示す断面図である。
【００７９】
図１４Ａに示すように、第１０の実施形態に係る化合物半導体装置１０００は、ｎ型化合物半導体層２０３に代えて、２ＤＥＧを含む化合物半導体層８０３が含まれることを除き、第４の実施形態に係る化合物半導体装置４００と同様の構成を備えている。例えば、化合物半導体層８０３には、第８の実施形態と同様に、ＧａＮ層８０１及びＡｌＧａＮ層８０２が含まれる。
【００８０】
第１０の実施形態によっても、第８の実施形態と同様に、高い耐圧を得ながらオン抵抗をより低減することができる。
【００８１】
第１０の実施形態に係る化合物半導体装置１０００の製造に際しては、ｎ型化合物半導体層２０３に代えて、２ＤＥＧを含む化合物半導体層８０３を形成すればよい。
【００８２】
図１４Ｂに示すように、ゲート電極２１７が高仕事関数部５０１及び低仕事関数部５０２を含んでいてもよい。
【００８３】
電界効果トランジスタを構成する化合物半導体層を積層することができるものであれば、基板はＳｉＣ基板に限定されない。例えば、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。また、上記のソース電極及びドレイン電極の積層構造は一例であり、上記のものに限定されない。例えば、ソース電極及びドレイン電極が単層から構成されていてもよい。また、ソース電極及びドレイン電極の形成方法はリフトオフ法に限定されない。
【００８４】
第１〜第３の化合物半導体層の材料は上記のものに限定されず、例えば他の窒化物半導体が用いられてもよい。ｐ型の第２の化合物半導体層の材料としては、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ若しくはＡｌＮ又はこれらの任意の組み合わせが例示される。第２の化合物半導体層に含まれるＭｇ等のｐ型不純物の濃度は１×１０18ｃｍ-3以上であることが好ましい。第３の化合物半導体層に含まれるＳｉ等のｎ型不純物の濃度は１×１０18ｃｍ-3以上であることが好ましい。第２の化合物半導体層は、例えば、ゲート電極と直接又はゲート絶縁膜を介して接触している半導体構造の中で、伝導帯の底のエネルギーが最も高い部分を有しており、第１の化合物半導体層と第３の化合物半導体層との間で電子に対する障壁となっている。
【００８５】
ゲート絶縁膜の材料は上記のものに限定されない。ゲート絶縁膜は、例えば、Ａｌ（アルミニウム）、Ｓｉ（シリコン）、Ｔａ（タンタル）、Ｈｆ（ハフニウム）、Ｔｉ（チタン）若しくはＺｒ（ジルコニウム）の酸化物、窒化物若しくは酸窒化物又はこれらの任意の組み合わせを含む。
【００８６】
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＦＥＴのディスクリートパッケージに関する。図１５は、第１１の実施形態に係るディスクリートパッケージを示す図である。
【００８７】
第１１の実施形態では、図１５に示すように、第１〜第１０の実施形態のいずれかのＦＥＴのＦＥＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１６又は２１６が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１５又は２１５に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１１７又は２１７に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＦＥＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００８８】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＦＥＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００８９】
（第１２の実施形態）
次に、第１２の実施形態について説明する。第１２の実施形態は、ＦＥＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１６は、第１２の実施形態に係るＰＦＣ回路を示す結線図である。
【００９０】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第１０の実施形態のいずれかのＦＥＴが用いられている。
【００９１】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００９２】
（第１３の実施形態）
次に、第１３の実施形態について説明する。第１３の実施形態は、ＦＥＴを備えた電源装置に関する。図１７は、第１３の実施形態に係る電源装置を示す結線図である。
【００９３】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００９４】
一次側回路１２６１には、第１２の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００９５】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００９６】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第１０の実施形態のいずれかのＦＥＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴが用いられている。
【００９７】
（第１４の実施形態）
次に、第１４の実施形態について説明する。第１４の実施形態は、ＦＥＴを備えた増幅器に関する。図１８は、第１４の実施形態に係る増幅器を示す結線図である。
【００９８】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００９９】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第１０の実施形態のいずれかのＦＥＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
【０１００】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０１】
（付記１）
第１の化合物半導体層と、
前記第１の化合物半導体層上のｐ型の第２の化合物半導体層と、
前記第２の化合物半導体層上の負のキャリアを含む第３の化合物半導体層と、
前記第３の化合物半導体層上のソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に形成された開口部内のゲート電極と、
前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜と、
を有し、
前記第２の化合物半導体層の前記開口部に接する部分の水素濃度は、前記ソース電極側において前記ドレイン電極側よりも低いことを特徴とする化合物半導体装置。
【０１０２】
（付記２）
前記第２の化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ若しくはＡｌＮ又はこれらの任意の組み合わせを含むことを特徴とする付記１に記載の化合物半導体装置。
【０１０３】
（付記３）
前記第３の化合物半導体層は、ｎ型の不純物を含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【０１０４】
（付記４）
前記第３の化合物半導体層は、２次元電子ガスを含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【０１０５】
（付記５）
前記ゲート電極は、
第１の材料を含む第１の部分と、
前記第１の材料よりも仕事関数が低い第２の材料を含む第２の部分と、
を有し、
前記第２の化合物半導体層の前記ソース電極側の部分と前記ドレイン電極側の部分との間で、前記第１の部分は前記第２の部分よりも前記ソース電極側にあることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【０１０６】
（付記６）
前記第１の化合物半導体層は、ｉ型のＧａＮを含むことを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【０１０７】
（付記７）
前記ゲート絶縁膜は、Ａｌ、Ｓｉ、Ｔａ、Ｈｆ、Ｔｉ若しくはＺｒの酸化物、窒化物若しくは酸窒化物又はこれらの任意の組み合わせを含むことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【０１０８】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【０１０９】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【０１１０】
（付記１０）
第１の化合物半導体層にｐ型の第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層上に負のキャリアを含む第３の化合物半導体層を形成する工程と、
前記第３の化合物半導体層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間で前記第２の化合物半導体層及び前記第３の化合物半導体層に開口部を形成する工程と、
前記第２の化合物半導体層の前記開口部に接する部分の水素濃度を、前記ソース電極側において前記ドレイン電極側よりも低くする工程と、
前記開口部内にゲート電極を形成する工程と、
前記ゲート電極と前記第１の化合物半導体層、前記第２の化合物半導体層及び前記第３の化合物半導体層とを絶縁するゲート絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【０１１１】
（付記１１）
前記第２の化合物半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ若しくはＡｌＮ又はこれらの任意の組み合わせを含むことを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１１２】
（付記１２）
前記第３の化合物半導体層は、ｎ型の不純物を含むことを特徴とする付記１０又は１１に記載の化合物半導体装置の製造方法。
【０１１３】
（付記１３）
前記第３の化合物半導体層は、２次元電子ガスを含むことを特徴とする付記１０又は１１に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１４）
前記ゲート電極を形成する工程は、
第１の材料を含む第１の部分を形成する工程と、
前記第１の材料よりも仕事関数が低い第２の材料を含む第２の部分を形成する工程と、
を有し、
前記第２の化合物半導体層の前記ソース電極側の部分と前記ドレイン電極側の部分との間で、前記第１の部分を前記第２の部分よりも前記ソース電極側に形成することを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１５）
前記第１の化合物半導体層は、ｉ型のＧａＮを含むことを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置。
【０１１６】
（付記１６）
前記ゲート絶縁膜は、Ａｌ、Ｓｉ、Ｔａ、Ｈｆ、Ｔｉ若しくはＺｒの酸化物、窒化物若しくは酸窒化物又はこれらの任意の組み合わせを含むことを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置。
【符号の説明】
【０１１７】
１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００：化合物半導体装置
１０１〜１０３：化合物半導体層
１０６：開口部
１１１：低水素濃度領域
１１２：ゲート絶縁膜
１１５：ソース電極
１１６：ドレイン電極
１１７：ゲート電極
２０１：ｉ型化合物半導体層
２０２：ｐ型化合物半導体層
２０３：ｎ型化合物半導体層
２０６：トレンチ
２１１：低水素濃度領域
２１２：ゲート絶縁膜
２１５：ソース電極
２１６：ドレイン電極
２１７：ゲート電極
３０１、４０１：開口部
５０１：高仕事関数部
５０２：低仕事関数部
８０１：ＧａＮ層
８０２：ＡｌＧａＮ層
８０３：化合物半導体層
【図１】
2017162917.tif 000003
【図２】
2017162917.tif 000004
【図３Ａ】
2017162917.tif 000005
【図３Ｂ】
2017162917.tif 000006
【図３Ｃ】
2017162917.tif 000007
【図４】
2017162917.tif 000008
【図５Ａ】
2017162917.tif 000009
【図５Ｂ】
2017162917.tif 000010
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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