(57)【要約】【課題】集積回路素子と実装基板との間に、インダクタとキャパシタとを有する薄膜素子を容易に配置でき、且つ、薄膜素子と実装基板との間の接続信頼性の高い、集積回路素子の実装構造を実現する。【解決手段】本発明は、外部端子５１，５３を有する集積回路素子１、実装端子４２，４３を有する実装基板２、第１主面Ｓ１および第２主面Ｓ２を有する薄膜素子１０１を備えた集積回路素子１の実装構造である。薄膜素子１０１は、絶縁性基板、薄膜プロセスにより絶縁基板に形成される薄膜インダクタおよび薄膜キャパシタ、第１主面Ｓ１に形成される第１接続端子Ｐ１１，Ｐ１２、第２主面Ｓ２に形成される第２接続端子Ｐ２１を有する。第１接続端子Ｐ１１，Ｐ１２および第２接続端子Ｐ２１は、薄膜インダクタおよび薄膜キャパシタの少なくとも一方に接続される。第１接続端子Ｐ１１，Ｐ１２は外部端子５１に接続され、第２接続端子Ｐ２１は実装端子４２に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部端子を有する集積回路素子と、
実装端子を有する実装基板と、
を備える、集積回路素子の実装構造であって、
第１主面、および前記第１主面に対向する第２主面を有する薄膜素子をさらに備え、
前記薄膜素子は、
第１面および第２面を有する絶縁性基板と、
前記絶縁性基板の前記第１面および前記第２面の少なくとも一方に、薄膜プロセスにより形成される薄膜インダクタおよび薄膜キャパシタと、
前記薄膜素子の前記第１主面に形成され、前記薄膜インダクタおよび前記薄膜キャパシタの少なくとも一方に接続される第１接続端子と、
前記薄膜素子の前記第２主面に形成され、前記薄膜インダクタおよび前記薄膜キャパシタの少なくとも一方に接続される第２接続端子と、
を有し、
前記第１接続端子は、前記外部端子に接続され、
前記第２接続端子は、前記実装端子に接続される、集積回路素子の実装構造。
【請求項２】
前記薄膜インダクタは、前記絶縁性基板の前記第１面に形成され、
前記薄膜キャパシタは、前記絶縁性基板の前記第２面に形成され、
前記薄膜インダクタおよび前記薄膜キャパシタは、前記絶縁性基板に設けられる層間接続導体を介して接続される、請求項１に記載の集積回路素子の実装構造。
【請求項３】
前記薄膜インダクタの数は複数である、請求項２に記載の集積回路素子の実装構造。
【請求項４】
前記外部端子の数は複数であり、
前記第１接続端子の数は複数であり、
複数の前記第１接続端子は、複数の前記外部端子にそれぞれ接続される、請求項１から３のいずれかに記載の集積回路素子の実装構造。
【請求項５】
前記集積回路素子は電源回路をさらに有し、
前記実装基板はグランドをさらに有し、
前記薄膜インダクタは前記電源回路に接続され、
前記薄膜キャパシタはグランドに接続される、請求項１から４のいずれかに記載の集積回路素子の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子の実装構造に関し、特に例えば薄膜プロセスにより形成される薄膜素子を、集積回路素子と実装基板との間に配置した、実装基板に対する集積回路素子の実装構造に関する。
【背景技術】
【０００２】
従来、はんだボールを介して集積回路素子を実装基板に実装する場合に、集積回路素子と実装基板との間に積層セラミックコンデンサ等の、両端部の５つの面に接続端子が形成された表面実装部品を配置する方法が知られている（特許文献１）。
【０００３】
上記集積回路素子の実装構造では、上記表面実装部品を集積回路素子および実装基板のいずれか一方、または両方に接続することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１５０２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、はんだボールを介して集積回路素子を実装基板に実装する場合に、集積回路素子と実装基板との間のギャップは非常に小さい。そのため、集積回路素子と実装基板との間に上記表面実装部品を配置することは現実的ではない。
【０００６】
また、集積回路素子と実装基板との間に上記表面実装部品を配置する場合には、接続端子の接続に用いる導電性接合材の量の違いによって、表面実装部品の実装状態にばらつきが生じることがある。
【０００７】
本発明の目的は、薄膜素子を集積回路素子と実装基板との間に容易に配置でき、且つ、薄膜素子を安定的に実装できるようにした、集積回路素子の実装構造を提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明の集積回路素子の実装構造は、
外部端子を有する集積回路素子と、
実装端子を有する実装基板と、
を備える、集積回路素子の実装構造であって、
第１主面、および前記第１主面に対向する第２主面を有する薄膜素子をさらに備え、
前記薄膜素子は、
第１面および第２面を有する絶縁性基板と、
前記絶縁性基板の前記第１面および前記第２面の少なくとも一方に、薄膜プロセスにより形成される薄膜インダクタおよび薄膜キャパシタと、
前記薄膜素子の前記第１主面に形成され、前記薄膜インダクタおよび前記薄膜キャパシタの少なくとも一方に接続される第１接続端子と、
前記薄膜素子の前記第２主面に形成され、前記薄膜インダクタおよび前記薄膜キャパシタの少なくとも一方に接続される第２接続端子と、
を有し、
前記第１接続端子は、前記外部端子に接続され、
前記第２接続端子は、前記実装端子に接続されることを特徴とする。
【０００９】
この構成により、集積回路素子と実装基板との間隙に容易に配置することができる薄膜素子を実現できる。また、この構成では、薄膜素子の端面に接続端子が形成されておらず、導電性接合材が薄膜素子の端面に濡れ広がることが抑制されるため、薄膜素子の実装状態は安定する。また、薄膜素子は両面で固定されるため、片面のみに端子が形成されている所謂LGA（Land grid array）型の電子部品に比べて、薄膜素子が集積回路素子と実装基板との間に強固に固定される。したがって、薄膜素子と実装基板との間の接続信頼性を高めることができ、薄膜素子と集積回路素子との接続信頼性を高めることができる。
【００１０】
さらに、この構成により、薄膜キャパシタは実装基板に形成される回路に最短距離で配置できるため、薄膜キャパシタの寄生インダクタンスを低減でき、高周波特性に優れた回路を実現できる。
【００１１】
（２）上記（１）において、前記薄膜インダクタは、前記絶縁性基板の前記第１面に形成され、前記薄膜キャパシタは、前記絶縁性基板の前記第２面に形成され、前記薄膜インダクタおよび前記薄膜キャパシタは、前記絶縁性基板に設けられる層間接続導体を介して接続されることが好ましい。この構成により、薄膜インダクタおよび薄膜キャパシタの形成領域の、平面視での面積が縮小化できる。
【００１２】
（３）上記（２）において、前記薄膜インダクタの数は複数であってもよい。
【００１３】
（４）上記（１）から（３）のいずれかにおいて、前記外部端子の数は複数であり、前記第１接続端子の数は複数であり、複数の前記第１接続端子は、複数の前記外部端子にそれぞれ接続されることが好ましい。この構成では、薄膜素子が集積回路素子の実装面に対して傾くことが抑制され、実装基板側の実装端子への位置精度がとりやすくなる。
【００１４】
（５）上記（１）から（４）のいずれかにおいて、前記集積回路素子は電源回路をさらに有し、前記実装基板はグランドをさらに有し、前記薄膜インダクタは前記電源回路に接続され、前記薄膜キャパシタはグランドに接続されることが好ましい。この構成により、薄膜インダクタと薄膜キャパシタとでローパスフィルタまたは平滑回路が構成される。
【発明の効果】
【００１５】
本発明によれば、薄膜素子を集積回路素子と実装基板との間に容易に配置でき、且つ、薄膜素子の実装状態を安定した、集積回路素子の実装構造を実現できる。
【図面の簡単な説明】
【００１６】
【図１】図１は第１の実施形態に係る電子機器２０１において、薄膜素子１０１を介して、集積回路素子１を実装基板２に実装した部分を示す正面図である。
【図２】図２は第１の実施形態に係る薄膜素子１０１の断面図である。
【図３】図３は薄膜素子１０１の分解斜視図である。
【図４】図４（Ａ）は、電子機器２０１において、薄膜素子１０１を介して実装基板２に集積回路素子１を実装した部分の回路図であり、図４（Ｂ）は薄膜素子１０１の回路図である。
【図５】図５（Ａ）は、薄膜素子１０１を用いて集積回路素子１を実装基板２に実装した状態を示す正面図であり、図５（Ｂ）は、実装基板２に実装した集積回路素子１の、リフロー後の状態を示す正面図である。
【図６】図６は第２の実施形態に係る薄膜素子１０２の断面図である。
【図７】図７は薄膜素子１０２の分解斜視図である。
【図８】図８（Ａ）は、第２の実施形態において、薄膜素子１０２を介して実装基板に集積回路素子を実装した部分の回路図であり、図８（Ｂ）は薄膜素子１０２の回路図である。
【図９】図９は第３の実施形態に係るマイクロプロセッサに対する平滑回路の接続構造を示す概念図である。
【発明を実施するための形態】
【００１７】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１８】
《第１の実施形態》
図１は第１の実施形態に係る電子機器２０１において、薄膜素子１０１を介して、集積回路素子１を実装基板２に実装した部分を示す正面図である。なお、図１において、各部の厚みは誇張して図示している。以降の各実施形態における正面図や断面図についても同様である。薄膜素子１０１は、集積回路素子と実装基板との間に配置され、薄膜インダクタと薄膜キャパシタとを備える電子部品である。
【００１９】
電子機器２０１は、集積回路素子１、実装基板２および薄膜素子１０１を備える。集積回路素子１の下面には複数の外部端子５１，５３が形成され、実装基板２の上面には複数の実装端子４２，４３が形成されている。集積回路素子１は例えば半導体マイクロプロセッサチップや半導体ＩＣチップであり、実装基板２は例えばプリント配線基板である。
【００２０】
薄膜素子１０１は第１主面Ｓ１、および第１主面Ｓ１に対向する第２主面Ｓ２を有する平面形状が正方形の絶縁性薄板である。薄膜素子１０１の第１主面Ｓ１には、平面形状が正方形である第１接続端子Ｐ１１，Ｐ１２等が形成されている。薄膜素子１０１の第２主面Ｓ２には、平面形状が正方形である第２接続端子Ｐ２１が形成されている。第１接続端子Ｐ１１，Ｐ１２等および第２接続端子Ｐ２１は、例えばCuやAgを主成分とした導体パターンにNiやAu等のめっき膜を被覆したものである。
【００２１】
図１に示すように、薄膜素子１０１の第１接続端子Ｐ１１，Ｐ１２等は、導電性接合材３１を介して集積回路素子１の外部端子５１にそれぞれ接続され、第２接続端子Ｐ２１は、導電性接合材３２を介して実装基板２の実装端子４２に接続される。また、集積回路素子１の外部端子５３は、導電性接合材３３を介して実装基板２の実装端子４３に接続される。導電性接合材３１，３２，３３は例えばはんだ等である。なお、本実施形態では、実装端子４２は実装基板２のグランドに接続されている。
【００２２】
図２は第１の実施形態に係る薄膜素子１０１の断面図である。図３は薄膜素子１０１の分解斜視図である。なお、図３では、第１薄膜樹脂層１１および第２薄膜絶縁体層１２の図示を省略している。
【００２３】
薄膜素子１０１は、絶縁性基板２１、第１薄膜絶縁体層１１、第２薄膜絶縁体層１２、複数の薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４、薄膜キャパシタＣ１および複数の層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４，Ｖ３１を有する。
【００２４】
絶縁性基板２１は平面形状が正方形の絶縁性薄板であり、第１面ＰＳ１および第２面ＰＳ２を有する。絶縁性基板２１は例えば高抵抗Si基板である。
【００２５】
絶縁性基板２１の第１面ＰＳ１には薄膜インダクタＬ１〜Ｌ４が形成される。薄膜インダクタＬ１〜Ｌ４は薄膜プロセスにより形成される受動素子であり、約１ターンのループ状の導体パターンである。薄膜インダクタＬ１〜Ｌ４は例えばCu膜である。
【００２６】
絶縁性基板２１の第２面ＰＳ２には、第２薄膜絶縁体層１２（後に詳述する）の一部を介在して薄膜キャパシタＣ１が形成される。薄膜キャパシタＣ１は薄膜プロセスにより形成される受動素子であり、第１キャパシタ電極ＣＰ１、第２キャパシタ電極ＣＰ２、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に配置される誘電体層１３で構成される。第１キャパシタ電極ＣＰ１および第２キャパシタ電極ＣＰ２は例えば熱処理に対して耐酸化性を有するPt、Au、Ru等の材料が好ましい。誘電体層１３は高誘電率の材料であり、例えばチタン酸バリウムストロンチウム（（Bax，Sr1-x）TiO3、以下「BST」）である。
【００２７】
また、絶縁性基板２１の第１面ＰＳ１には第１薄膜絶縁体層１１が形成される。薄膜インダクタＬ１〜Ｌ４は、図２に示すように、全体が第１薄膜絶縁体層１１によって被覆される。絶縁性基板２１の第２面ＰＳ２には第２薄膜絶縁体層１２が形成される。薄膜キャパシタＣ１は、図２に示すように、全体が第２薄膜絶縁体層１２によって被覆される。第１薄膜絶縁体層１１および第２薄膜絶縁体層１２は例えばポリイミド樹脂やエキポシ樹脂等である。なお、第１薄膜絶縁体層１１は所定の大きなインダクタンス値を得るために、例えば磁性フェライトであることが好ましい。
【００２８】
第１薄膜絶縁体層１１の表面（薄膜素子１０１の第１主面Ｐ１）には第１接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５が島状に形成され、第２薄膜絶縁体層１２の表面（薄膜素子１０１の第２主面Ｐ２）には第２接続端子Ｐ２１が形成される。第１接続端子Ｐ１１〜Ｐ１４は、層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４を介して薄膜インダクタＬ１〜Ｌ４の第１端にそれぞれ接続される。薄膜インダクタＬ１〜Ｌ４の第２端は、絶縁性基板２１に設けられる層間接続導体Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４を介して第１キャパシタ電極ＣＰ１にそれぞれ接続される。また、第１接続端子Ｐ１５は、絶縁性基板２１を貫通する層間接続導体Ｖ１５を介して第１キャパシタ電極ＣＰ１に接続される。第２キャパシタ電極ＣＰ２は、層間接続導体Ｖ３１を介して第２接続端子Ｐ２１に接続される。なお、第２キャパシタ電極ＣＰ２は第２接続端子Ｐ２１と兼用されていてもよい。
【００２９】
図４（Ａ）は、電子機器２０１において、薄膜素子１０１を介して実装基板２に集積回路素子１を実装した部分の回路図であり、図４（Ｂ）は薄膜素子１０１の回路図である。
【００３０】
集積回路素子１は、ＤＣ／ＤＣコンバータ等の電源回路８０を有する。電源回路８０は、電源入力端子Ｖｉｎおよび薄膜素子１０１の第１接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４にそれぞれ接続される。薄膜素子１０１の第１接続端子Ｐ１５は集積回路素子１に接続され、第２接続端子Ｐ２１は実装基板のグランドに接続される。電源入力端子Ｖｉｎは例えば実装基板２側の電源回路に接続される入力端子である。
【００３１】
図４（Ａ）に示すように、薄膜素子１０１のインダクタＬは電源回路８０に接続され、薄膜素子１０１のキャパシタＣは実装基板のグランドに接続される。したがって、本実施形態では、インダクタＬとキャパシタＣとでローパスフィルタまたは平滑回路が構成される。
【００３２】
具体的には、図４（Ｂ）に示すように、４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第１端が第１接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４に導通し、薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第２端が共通接続されて第１接続端子Ｐ１５に導通する。薄膜キャパシタＣ１の両端は第１接続端子Ｐ１５と第２接続端子Ｐ２１に導通する。
【００３３】
この構造により、電源回路８０と第１接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４との選択的接続を行うことで、薄膜素子１０１の時定数を切り替えることができる。また、電源回路８０と４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４とを並列接続した場合には、直流抵抗（DCR）を小さくできる。
【００３４】
次に、薄膜素子１０１を利用した集積回路素子１の実装構造について、図を参照して説明する。図５（Ａ）は、薄膜素子１０１を用いて集積回路素子１を実装基板２に実装した状態を示す正面図であり、図５（Ｂ）は、実装基板２に実装した集積回路素子１の、リフロー後の状態を示す正面図である。
【００３５】
図５（Ａ）に示すように、実装基板２の上面には集積回路素子１が実装される。集積回路素子１は、BGA（Ball grid array）形式のパッケージであり、集積回路素子１の外部端子５３には、はんだバンプ３３Ｂが形成されている。集積回路素子１は、実装基板２にはんだバンプ３３Ｂを介してフェイスダウン実装される。はんだバンプ３３Ｂは、実装基板２の実装端子４３に接している。
【００３６】
また、集積回路素子１と実装基板２との間には薄膜素子１０１が配置される。つまり、集積回路素子１の搭載前に薄膜素子１０１がフラックス等により仮固定されている。薄膜素子１０１の第１接続端子Ｐ１１〜Ｐ１５には、はんだバンプ３１Ｂが形成されており、薄膜素子１０１の第２接続端子Ｐ２１には、はんだバンプ３２Ｂが形成されている。はんだバンプ３１Ｂは集積回路素子１の外部端子５１に接しており、はんだバンプ３２Ｂは実装基板２の実装端子４２に接している。
【００３７】
その後、図５（Ｂ）に示すように、リフロープロセスによって、集積回路素子１を実装基板２に接合する。
【００３８】
具体的に説明すると、リフロープロセスにより、はんだバンプ３１Ｂは溶融し、はんだ３１Ｓになる。はんだ３１Ｓは薄膜素子１０１の第１接続端子Ｐ１１〜Ｐ１５と外部端子５１との間を電気的に導通し、且つ構造的に接合する。リフロープロセスにより、はんだバンプ３２Ｂは溶融し、はんだ３２Ｓになる。はんだ３２Ｓは薄膜素子１０１の第２接続端子Ｐ２１と実装端子４２との間を電気的に導通し、且つ構造的に接合する。リフロープロセスにより、はんだバンプ３３Ｂは溶融し、はんだ３３Ｓになる。はんだ３３Ｓは外部端子５３と実装端子４３との間を電気的に導通し、且つ構造的に接合する。
【００３９】
図５（Ａ）に示すように、薄膜素子１０１とはんだバンプ３１Ｂ，３２Ｂとを合計した高さＴａ（図５（Ａ）における薄膜素子１０１とはんだバンプ３１Ｂ，３２ＢとのＺ方向の長さの合計）が、リフロープロセス前のはんだバンプ３３Ｂの高さＴｂ（図５（Ａ）におけるはんだバンプ３３ＢのＺ方向の長さ）以下であれば（Ｔａ≦Ｔｂ）、集積回路素子１と実装基板２との間隙に薄膜素子１０１を容易に配置できる。なお、リフロープロセス後にはんだバンプ３３Ｂが縮小化することを考慮すれば、薄膜素子１０１とはんだバンプ３１Ｂ，３２Ｂとを合計した高さＴａは、リフロープロセス前のはんだバンプ３３Ｂの高さＴｂの０．７倍以上、１倍以下（０．７Ｔｂ≦Ｔａ≦Ｔｂ）であることが好ましく、さらには０．７５倍以上、０．８５倍以下（０．７５Ｔｂ≦Ｔａ≦０．８５Ｔｂ）であることが好ましい。
【００４０】
なお、はんだバンプ３１Ｂ，３２Ｂは集積回路素子１の外部端子５１に形成されていてもよく、はんだバンプ３３Ｂは実装基板２の実装端子４３に形成されていてもよい。また、はんだバンプ３１Ｂ，３２Ｂ，３３Ｂの代わりに、外部端子５３と実装端子４３との間や、外部端子５１と第１接続端子Ｐ１１〜Ｐ１５との間、実装端子４２と第２接続端子Ｐ２１との間にはんだボールが配置されていてもよい。この場合も、薄膜素子１０１とはんだボールとを合計した高さＴｃが、リフロープロセス前の外部端子５３と実装端子４３との間に配置されるはんだボールの高さＴｄの０．７倍以上、１倍以下（０．７Ｔｄ≦Ｔｃ≦Ｔｄ）であることが好ましい。
【００４１】
なお、薄膜素子１０１を集積回路素子１に実装してから、薄膜素子１０１付きの集積回路素子１を実装基板２に実装してもよい。この場合、薄膜素子１０１側の第１接続端子が１つであると、薄膜素子１０１の集積回路素子１への実装状態が不安定になりやすい。つまり、薄膜素子１０１が集積回路素子１の実装面に対して傾いてしまうことがあり、すると、実装基板２側の実装端子への位置精度がとり難い。よって、薄膜素子１０１と集積回路素子１とは複数の接合部（接続端子および実装端子）を介して接続されていることが好ましい。さらに言えば、複数の接合部は直線上にない３つ以上の接合部であることが好ましい。この構成により、薄膜素子１０１が集積回路素子１の実装面に対して傾くことが抑制され、実装基板２側の実装端子への位置精度がとりやすくなる。
【００４２】
本実施形態に係る集積回路素子１の実装構造によれば、次のような効果を奏する。
【００４３】
（ａ）本実施形態に係る薄膜素子１０１は、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に、薄膜プロセスにより形成される薄膜インダクタおよび薄膜キャパシタを備える。この構成により、集積回路素子１と実装基板２との間隙に容易に配置することができる薄膜素子１０１を実現できる。
【００４４】
（ｂ）本実施形態では、薄膜素子１０１の第１主面Ｓ１に形成される第１接続端子Ｐ１１〜Ｐ１５が集積回路素子１の外部端子５１に接続され、薄膜素子１０１の第２主面Ｓ２に形成される第２接続端子Ｐ２１が実装基板２の実装端子４２に接続される。この構成では、薄膜素子１０１の端面に接続端子が形成されておらず、導電性接合材３１，３２が薄膜素子１０１の端面に濡れ広がることが抑制されるため、薄膜素子１０１の実装状態は安定する。また、薄膜素子１０１は両面で固定されるため、片面のみに端子が形成されている所謂LGA（Land grid array）型の電子部品に比べて、薄膜素子１０１が集積回路素子１と実装基板２との間に強固に固定される。したがって、薄膜素子１０１と実装基板２との間の接続信頼性を高めることができ、薄膜素子１０１と集積回路素子１との接続信頼性を高めることができる。
【００４５】
（ｃ）薄膜素子１０１は、絶縁性基板２１の第１面ＰＳ１に薄膜インダクタＬ１〜Ｌ４が形成され、絶縁性基板２１の第２面ＰＳ２に薄膜キャパシタＣ１が形成されている。そのため、薄膜インダクタＬ１〜Ｌ４および薄膜キャパシタＣ１の形成領域の、平面視での面積が縮小化できる。
【００４６】
（ｄ）本実施形態では、薄膜素子１０１が集積回路素子１と実装基板２との間に挟んで接続されている。一般に、集積回路素子１と実装基板２との間に薄膜素子が配置されていない場合、集積回路素子１の外部端子と実装基板の実装端子との間を接合する導電性接合材の量（大きさ）の違い等によって、集積回路素子１と実装基板２との間隙にばらつきが生じる。一方、本実施形態では、集積回路素子１と実装基板２との間に薄膜素子１０１が配置されるため、集積回路素子１と実装基板２との間に一定の間隙を確保できる。すなわち、薄膜素子１０１はスペーサとして機能する。さらに、この構成により、実装基板２に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、本実施形態によれば、実装基板２に受動素子を実装した場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
【００４７】
（ｅ）また、薄膜素子１０１では、第２薄膜絶縁体層１２の一部および絶縁性基板２１が、磁性体フェライトである第１薄膜絶縁体層１１と第１キャパシタ電極ＣＰ１との間に配置されている。一般に、磁性体の内部にコイル状のインダクタが形成されている場合において、磁性体の表面に電極等の導体パターンが形成されていると、インダクタに発生する磁界が導体パターンによる影響（渦電流の発生や導体パターンが磁界放射に寄与する等）を受けて、インダクタのＱ値は低下する傾向がある。一方、本実施形態では、高透磁率である第１薄膜絶縁体層１１と第１キャパシタ電極ＣＰ１との間に、低透磁率である第２薄膜絶縁体層１２や絶縁性基板２１を挟むことにより、薄膜インダクタＬ１〜Ｌ４と薄膜キャパシタＣ１が磁気的に分離される。したがって、薄膜インダクタＬ１〜Ｌ４に発生する磁界が薄膜キャパシタＣ１によって影響を受けることが抑制され、薄膜インダクタＬ１〜Ｌ４のＱ値の低下を抑制できる。
【００４８】
（ｆ）また、薄膜素子１０１は第２薄膜絶縁体層１２を有し、薄膜キャパシタＣ１が第２薄膜絶縁体層１２に覆われている。この構成により、薄膜キャパシタＣ１を環境から保護することができ、耐環境性の高い薄膜素子１０１を実現できる。また、本実施形態のように、誘電体層１３が耐湿性の低いBSTの焼結体である場合には、誘電体層１３全体が薄膜絶縁体層１２で被覆されることで、大気中の水分による誘電体層１３の特性変化が抑制される。
【００４９】
（ｇ）薄膜素子１０１は、薄膜キャパシタＣ１が形成される第２薄膜絶縁体層１２側を実装面として実装基板２に実装される。この構成により、薄膜キャパシタＣ１は実装基板２に形成される回路に最短距離で配置できるため、薄膜キャパシタＣ１の寄生インダクタンスを低減でき、高周波特性に優れた回路を実現できる。なお、本実施形態のように、薄膜インダクタＬ１〜Ｌ４と薄膜キャパシタＣ１とでローパスフィルタまたは平滑回路が構成されている場合に、シャント接続された薄膜キャパシタＣ１に大きな寄生インダクタンスが付与されると、不要なポールが生じ、所望のローパスフィルタとしての機能を果たさなくなる。したがって、上記構成は、薄膜インダクタＬ１〜Ｌ４と薄膜キャパシタＣ１とでローパスフィルタまたは平滑回路を構成する場合に特に有用である。
【００５０】
《第２の実施形態》
第２の実施形態では、薄膜インダクタおよび薄膜キャパシタの形状・個数が第１の実施形態とは異なる例を示す。
【００５１】
図６は第２の実施形態に係る薄膜素子１０２の断面図である。図７は薄膜素子１０２の分解斜視図である。なお、図７では、第１薄膜絶縁体層１１および第２薄膜絶縁体層１２の図示を省略している。
【００５２】
薄膜素子１０２は、絶縁性基板２１、第１薄膜絶縁体層１１、第２薄膜絶縁体層１２、複数の薄膜インダクタＬ１，Ｌ２、複数の薄膜キャパシタＣ１，Ｃ２および複数の層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ２２，Ｖ２３，Ｖ３１を有する。
【００５３】
絶縁性基板２１の第１面ＰＳ１には薄膜インダクタＬ１，Ｌ２が形成されている。薄膜インダクタＬ１，Ｌ２は薄膜プロセスにより形成される受動素子であり、約１．５ターンのスパイラル状の導体パターンである。
【００５４】
絶縁性基板２１の第２面ＰＳ２には薄膜キャパシタＣ１，Ｃ２が形成される。薄膜キャパシタＣ１は薄膜プロセスにより形成される受動素子であり、第１キャパシタ電極ＣＰ１、第３キャパシタ電極ＣＰ３、第１キャパシタ電極ＣＰ１と第３キャパシタ電極ＣＰ３との間に配置される誘電体層１３で構成される。薄膜キャパシタＣ２は薄膜プロセスにより形成される受動素子であり、第２キャパシタ電極ＣＰ２、第３キャパシタ電極ＣＰ３、第２キャパシタ電極ＣＰ２と第３キャパシタ電極ＣＰ３との間に配置される誘電体層１３で構成される。
【００５５】
第１薄膜絶縁体層１１の表面には第１接続端子Ｐ１１〜Ｐ１４が形成され、第２薄膜絶縁体層１２の表面には第２接続端子Ｐ２１が形成される。第１接続端子Ｐ１１，Ｐ１２は、層間接続導体Ｖ１１，Ｖ１２を介して薄膜インダクタＬ１，Ｌ２の第１端にそれぞれ接続される。第１接続端子Ｐ１３，Ｐ１４は、層間接続導体Ｖ１３，Ｖ１４を介して薄膜インダクタＬ１，Ｌ２の第２端にそれぞれ接続される。また、薄膜インダクタＬ１，Ｌ２の第２端は、絶縁性基板２１に設けられる層間接続導体Ｖ２３，Ｖ２４を介して第１キャパシタ電極ＣＰ１および第２キャパシタ電極ＣＰ２にそれぞれ接続される。第３キャパシタ電極ＣＰ３は層間接続導体Ｖ３１を介して第２接続端子Ｐ２１に接続される。
【００５６】
図８（Ａ）は、第２の実施形態において、薄膜素子１０２を介して実装基板に集積回路素子を実装した部分の回路図であり、図８（Ｂ）は薄膜素子１０２の回路図である。
【００５７】
本実施形態では、電源回路８１および薄膜素子１０２を備える。電源回路８１は、電源入力端子Ｖｉｎおよび接続素子１０２の第１接続端子Ｐ１１，Ｐ１２にそれぞれ接続される。電源回路８１は例えば集積回路素子が有する降圧ＤＣ／ＤＣコンバータである。
【００５８】
電源回路８１は、複数の制御回路７１，７２および複数のスイッチ素子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂを備える。スイッチ素子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂは３端子の能動素子であり、例えばパワーＭＯＳ−ＦＥＴである。
【００５９】
スイッチ素子Ｔ１ａ，Ｔ２ａの第１端は電源入力端子Ｖｉｎにそれぞれ接続され、スイッチ素子Ｔ１ａ，Ｔ２ａの第２端はスイッチ素子Ｔ１ｂ，Ｔ２ｂの第１端にそれぞれ接続される。スイッチ素子Ｔ１ｂ，Ｔ２ｂの第２端はグランドにそれぞれ接続される。スイッチ素子Ｔ１ａ，Ｔ２ａの第３端はそれぞれ制御回路７１，７２に接続され、スイッチ素子Ｔ１ｂ，Ｔ２ｂの第３端はそれぞれ制御回路７１，７２に接続される。スイッチ素子Ｔ１ａの第２端とスイッチ素子Ｔ１ｂの第１端との接続点は、薄膜素子１０２の第１接続端子Ｐ１１に接続され、スイッチ素子Ｔ２ａの第２端とスイッチ素子Ｔ２ｂの第１端との接続点は、薄膜素子１０２の第１接続端子Ｐ１２に接続される。
【００６０】
図８（Ａ）および図８（Ｂ）に示すように、２つの薄膜インダクタＬ１，Ｌ２の第１端は第１接続端子Ｐ１１，Ｐ１２に導通し、薄膜インダクタＬ１，Ｌ２の第２端は第１接続端子Ｐ１３，Ｐ１４に導通する。薄膜キャパシタＣ１の両端は第１接続端子Ｐ１３と第２接続端子Ｐ２１に導通し、薄膜キャパシタＣ２の両端は第１接続端子Ｐ１４と第２接続端子Ｐ２１に導通する。本実施形態では、第１接続端子Ｐ１３，Ｐ１４は出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に接続され、第２接続端子Ｐ２１はグランドに接続される。
【００６１】
したがって、薄膜インダクタＬ１と薄膜キャパシタＣ１とで平滑回路が構成され、薄膜インダクタＬ２と薄膜キャパシタＣ２とで平滑回路が構成される。この構成により、ＤＣ／ＤＣコンバータを備える１入力２出力の回路が構成され、電源入力端子Ｖｉｎに入力される電圧を変換して２つの個別の電源電圧を出力端子Ｖｏｕｔ１，Ｖｏｕｔ２から出力することができる。
【００６２】
《第３の実施形態》
第３の実施形態では、複数の電源電圧で動作する回路を含むマイクロプロセッサに本発明の薄膜素子を適用した例を示す。
【００６３】
図９は第３の実施形態に係るマイクロプロセッサに対する平滑回路の接続構造を示す概念図である。
【００６４】
マイクロプロセッサチップ３は動作電源電圧の異なる複数の回路ブロックを備えている。各回路ブロックには電源電圧に応じた個別の電源回路８０ａ，８０ｂ，８０ｃ，８０ｄが形成されている。各電源回路８０ａ，８０ｂ，８０ｃ，８０ｄの薄膜素子１０１ａ，１０１ｂ，１０１ｃ，１０１ｄはマイクロプロセッサチップ３の外部に設けられ、基板上の配線パターンを介して接続される。これら薄膜素子１０１ａ，１０１ｂ，１０１ｃ，１０１ｄの各々は、既に示した平滑回路である。そして、これら薄膜素子は、マイクロプロセッサチップと実装基板との間隙に配置される。
【００６５】
《その他の実施形態》
上述の実施形態では、薄膜素子の平面形状が正方形である例を示したが、この構成に限定されるものではない。薄膜素子の形状は、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えば平面形状が矩形、多角形、円形、楕円形、Ｌ字形、Ｔ字形等の薄板であってもよい。同様に、絶縁性基板２１の形状についても、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えば平面形状が矩形、多角形、円形、楕円形、Ｌ字形、Ｔ字形等の薄板であってもよい。
【００６６】
上述の実施形態では、絶縁性基板２１の第１面ＰＳ１に薄膜インダクタが形成され、絶縁性基板２１の第２面ＰＳ２に薄膜キャパシタが形成される例を示したが、この構成に限定されるものではない。薄膜インダクタは絶縁性基板２１の第２面ＰＳ２に形成されていてもよく、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２の両方に形成されていてもよい。また、薄膜キャパシタが絶縁性基板２１の第１面ＰＳ１に形成されていてもよく、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２の両方に形成されていてもよい。なお、薄膜インダクタおよび薄膜キャパシタは、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２の少なくとも一方に形成されていればよい。すなわち、薄膜インダクタおよび薄膜キャパシタがともに絶縁性基板２１の第１面ＰＳ１に形成されていてもよく、薄膜インダクタおよび薄膜キャパシタがともに絶縁性基板２１の第２面ＰＳ２に形成されていてもよい。
【００６７】
また、上述の実施形態では、絶縁性基板２１の第１面ＰＳ１に直接薄膜インダクタが形成される例を示したが、この構成に限定されるものではない。薄膜インダクタは絶縁性基板２１の表面にSiO2膜等を介在して形成されていてもよい。一方、上述の実施形態では、絶縁性基板２１の第２面ＰＳ２に第２薄膜絶縁体層１２の一部を介在して薄膜キャパシタが形成される例を示したが、この構成に限定されるものではない。薄膜キャパシタは絶縁性基板２１の表面に直接形成されていてもよい。すなわち、本発明において、「絶縁性基板の第１面および第２面の少なくとも一方に」形成される薄膜インダクタおよび薄膜キャパシタとは、絶縁基板２１の第１面ＰＳ１または第２面ＰＳ２に直接形成されているものに限らず、薄膜インダクタおよび薄膜キャパシタが絶縁性基板２１の第１面ＰＳ１または第２面ＰＳ２に別の部材を介在して形成されているものも含む。
【００６８】
また、上述の実施形態では、薄膜インダクタが約１ターンのループ状の導体パターンまたは、約１．５ターンのスパイラル状の導体パターンである例を示したが、これに限定されるものではない。薄膜インダクタの巻回数は適宜変更可能であり、例えば１ターン以下や１ターン以上であってもよい。さらに、薄膜インダクタはヘリカル状の導体であってもよい。
【００６９】
上述の実施形態では、薄膜インダクタの巻回軸が、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に垂直な方向（Ｚ方向）ある例を示したが、これに限定されるものではない。薄膜インダクタの巻回軸は、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に平行な方向（例えばＸ方向またはＹ方向等）であってもよい。この構成により、薄膜インダクタおよび薄膜キャパシタの形成領域が平面視で重なる場合に、薄膜インダクタに発生する磁束が、薄膜キャパシタによって妨げられることを抑制できる。
【００７０】
なお、上述の実施形態では、薄膜インダクタと薄膜キャパシタとでローパスフィルタまたは平滑回路が構成される例を示したが、これに限定されるものではない。薄膜素子の回路構成は適宜変更可能であり、例えばハイパスフィルタが構成されていてもよく、薄膜インダクタと薄膜キャパシタが直列接続された回路や、π形回路、またはＴ形回路等であってもよい。また、薄膜素子が備える薄膜インダクタおよび薄膜キャパシタの数は、上述の実施形態の場合に限定されるものではなく、薄膜素子の回路構成によって適宜変更可能である。
【００７１】
上述の実施形態では、第１接続端子および第２接続端子の平面形状が正方形である例を示したが、この構成に限定されるものではない。第１接続端子および第２接続端子の形状は適宜変更可能であり、例えば多角形、円形、楕円形、Ｌ字形、Ｔ字形等であってもよい。また、第１接続端子および第２接続端子の個数についても、薄膜素子の回路構成によって適宜変更可能である。さらに、薄膜素子の第１主面Ｓ１に形成される第１接続端子の配置、および第２主面Ｓ２に形成される第２接続端子の配置についても、適宜変更可能である。
【符号の説明】
【００７２】
ＣＰ１…第１キャパシタ電極
ＣＰ２…第２キャパシタ電極
ＣＰ３…第３キャパシタ電極
Ｃ１，Ｃ２…薄膜キャパシタ
Ｌ１，Ｌ２，Ｌ３，Ｌ４…薄膜インダクタ
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５…第１接続端子
Ｐ２１…第２接続端子
ＰＳ１…絶縁性基板の第１面
ＰＳ１…絶縁性基板の第２面
Ｓ１…薄膜素子の第１主面
Ｓ２…薄膜素子の第２主面
Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ…スイッチ素子
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４，Ｖ３１…層間接続導体
Ｖｉｎ…電源入力端子
Ｖｏｕｔ１，Ｖｏｕｔ２…出力端子
１…集積回路素子
２…実装基板
３…マイクロプロセッサチップ
１１…第１薄膜絶縁体層
１２…第２薄膜絶縁体層
１３…誘電体層
２１…絶縁性基板
３１，３２，３３…導電性接合材
３１Ｂ，３２Ｂ，３３Ｂ…はんだバンプ
４２，４３…実装端子
５１，５３…外部端子
７１，７２…制御回路
８０…電源回路
８０，８０ａ，８０ｂ，８０ｃ，８０ｄ，８１…電源回路
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０２…薄膜素子
２０１…電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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