(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】不揮発性メモリの半導体基板の上方に配置された制御ゲート電極部ＣＧと、メモリゲート電極部ＭＧとを有する半導体装置を次のように構成する。制御ゲート電極部ＣＧの下の制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを設ける。かかる構造によれば、ＦＮトンネル消去方式により、メモリゲート電極部ＭＧの角部において効率良くホールが注入されても、ＳＳＩ注入方式により、メモリゲート電極部ＭＧの角部において、効率良く電子を注入することができる。これにより、電子／ホール分布のミスマッチを緩和することができ、メモリセルのリテンション特性を向上させることができる。【選択図】図１
2017045947.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
を有し、
前記第１絶縁膜は、前記第２ゲート電極部側の端部に厚膜部を有し、前記厚膜部の膜厚は、前記第１絶縁膜の前記第２ゲート電極部側と反対側の端部の膜厚より大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の上部に、第１方向に延在する直方体状のフィンを有し、
前記第１ゲート電極部は、前記第１絶縁膜を介して前記フィン上に配置され、前記第１方向と交差する第２方向に延在する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体基板から前記電荷蓄積部へ電子を注入することにより、前記電荷蓄積部に電子を蓄積する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記厚膜部は、第１膜部と前記第１膜部上の第２膜部とを有し、
前記第１膜部は、前記第１ゲート電極部と前記半導体基板との間に形成された第１膜の前記第２ゲート電極部側の端部であり、
前記第２膜部は、前記第２絶縁膜の一部である、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記第２絶縁膜の一部は、前記第１ゲート電極部下に位置する前記下層絶縁膜の端部である、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１ゲート電極部は、第１層と、前記第１層上の第２層とを有し、
前記下層絶縁膜の前記端部と前記第１層は、隣接している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１絶縁膜の前記厚膜部と、前記第１絶縁膜の前記第２ゲート電極部側と反対側の端部とは、異なる膜よりなる、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記フィンと並んで前記第１方向に延在する素子分離であって、その表面の高さが前記フィンの底面の高さである素子分離を有し、
前記素子分離上に位置する、前記第２ゲート電極部の底面は、前記フィンの高さの半分の位置より上側に配置されている、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第２絶縁膜は、前記電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記上層絶縁膜は、酸窒化シリコン膜、窒化シリコン膜およびシリコン酸化膜が下から積層された積層膜を有する、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板の第１領域に形成され、前記第１ゲート電極部、前記第２ゲート電極部、前記第１絶縁膜、および前記第２絶縁膜を有する第１素子と、
前記半導体基板の第２領域に形成され、前記半導体基板上に第３絶縁膜を介して配置された第３ゲート電極部と、前記第３ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有する第２素子と、を有する半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第３絶縁膜は、高誘電率膜を有し、
前記第３ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置。
【請求項１３】
（ａ）半導体基板上に、第１絶縁膜および第１導電膜を順次形成する工程、
（ｂ）前記半導体基板の第１領域の前記第１絶縁膜および第１導電膜を除去する工程、
（ｃ）前記第１絶縁膜の前記第１領域側の端部に、厚膜部を形成する工程、
（ｄ）前記第１導電膜の上面および側面に、第２絶縁膜および第２導電膜を順次形成する工程、
（ｅ）前記第２絶縁膜および前記第２導電膜をエッチングすることにより、前記第１絶縁膜および前記第１導電膜の前記第１領域側の側壁に、前記第２絶縁膜を介して前記第２導電膜を残存させる工程、
を有する半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
（ａ）工程の前に、前記半導体基板の上部に直方体状のフィンを形成する工程、を有し、
前記（ｃ）工程の厚膜部は、前記フィンの上面および側面に形成される、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
（ｇ）前記半導体基板上に第３絶縁膜を介して配置されたゲート電極部と、前記ゲート電極部の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有するトランジスタを形成する工程、を有する半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第３絶縁膜は、高誘電率膜を有し、
前記ゲート電極部は、金属膜または金属化合物膜を有する、半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記フィンと並んで第１方向に延在する素子分離であって、その表面の高さが前記フィンの底面の高さである素子分離を形成する工程を有し、
前記素子分離上に位置する、前記第２導電膜の底面は、前記フィンの高さの半分の位置より上側に配置されている、半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記第２絶縁膜は、電荷蓄積部となる中層絶縁膜と、前記中層絶縁膜上の上層絶縁膜と、前記中層絶縁膜下の下層絶縁膜とを有し、
前記上層絶縁膜は、酸窒化シリコン膜、窒化シリコン膜およびシリコン酸化膜が下から積層された積層膜を有する、半導体装置の製造方法。
【請求項１９】
（ａ）半導体基板上に、第１絶縁膜を形成し、前記第１絶縁膜上の第１層部および前記第１層部上の第２層部を有する第１導電膜を形成する工程、
（ｂ）前記半導体基板の第１領域の前記第１絶縁膜および第１導電膜を除去する工程、
（ｃ）前記第１絶縁膜、前記第１層部および前記第２層部の側面から露出した前記第１層部を除去し、前記第１絶縁膜と前記第２層部との間に窪みを形成する工程、
（ｄ）前記第１導電膜の上面および側面に、第２絶縁膜および第２導電膜を順次形成するとともに、前記窪みに前記第２絶縁膜の一部を配置することにより、前記第１絶縁膜の前記第１領域側の端部に、前記第１絶縁膜と前記第２絶縁膜の前記一部とからなる厚膜部を形成する工程、
（ｅ）前記第２絶縁膜および前記第２導電膜をエッチングすることにより、前記第１絶縁膜および前記第１導電膜の前記第１領域側の側壁に、前記第２絶縁膜を介して前記第２導電膜を残存させる工程、
を有する半導体装置の製造方法。
【請求項２０】
（ａ）半導体基板の第１領域に犠牲膜を形成する工程、
（ｂ）前記犠牲膜の側面の下部に、側壁膜を形成し、前記半導体基板の表面に絶縁膜を形成することにより、前記側壁膜と前記絶縁膜よりなる第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程、
（ｄ）前記犠牲膜を除去した後、前記第１導電膜の上面および側面に、第２絶縁膜および第２導電膜を順次形成する工程、
（ｅ）前記第２絶縁膜および前記第２導電膜をエッチングすることにより、前記第１絶縁膜および前記第１導電膜の前記第１領域側の側壁に、前記第２絶縁膜を介して前記第２導電膜を残存させる工程、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
不揮発性メモリの１種として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルが用いられる場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタの２つのＭＩＳＦＥＴにより構成される。
【０００３】
例えば、特許文献１（米国特許第７８４７３４３号明細書）には、メモリゲートが凸型基板上に形成された、スプリットゲート構造の不揮発性半導体記憶装置が開示されている。
【０００４】
また、特許文献２（特開２００９−５４７０７号公報）には、選択ゲート電極のゲート長方向端部下のゲート絶縁膜の厚さが、ゲート長方向中央部下のゲート絶縁膜の厚さよりも厚く形成された、スプリットゲート型ＭＯＮＯＳメモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７８４７３４３号明細書
【特許文献２】特開２００９−５４７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、メモリゲート（ＭＧ）からホールを注入して蓄積電荷を消去するＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）消去方式を検討している。
【０００７】
しかしながら、メモリゲート（ＭＧ）からホールを注入した場合、リテンション特性（電荷の保持特性）が劣化することが判明した。
【０００８】
そこで、リテンション特性の良好な不揮発性メモリセルを有する半導体装置の開発が望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、半導体基板の上方に配置された第１ゲート電極部と、半導体基板の上方に、第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、を有する。そして、第１ゲート電極部と半導体基板との間に形成された第１絶縁膜は、第２ゲート電極部側の端部に厚膜部を有する。この厚膜部の膜厚は、第１絶縁膜の第２ゲート電極部側と反対側の端部の膜厚より大きい。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置を示す断面図である。
【図２】実施の形態１の半導体装置を示す断面図である。
【図３】実施の形態１の半導体装置を示す断面図である。
【図４】実施の形態１の半導体装置のメモリアレイを示す平面図である。
【図５】実施の形態１の半導体装置のメモリアレイを示す回路図である。
【図６】実施の形態１の半導体装置の構成例を示すブロック図である。
【図７】消去開始から消去終了までのフローを示す図である。
【図８】消去パルスの第１例を示す図である。
【図９】消去パルスの第２例を示す図である。
【図１０】書込み開始から書込み終了までのフローを示す図である。
【図１１】書込みパルスの第１例を示す図である。
【図１２】書込みパルスの第２例を示す図である。
【図１３】比較例の半導体装置を示す断面図である。
【図１４】比較例の半導体装置を示す断面図である。
【図１５】比較例の半導体装置を示す断面図である。
【図１６】実施の形態１の半導体装置を示す断面図および平面図である。
【図１７】実施の形態１の半導体装置の水平断面と、動作時における電子とホールの分布状況を模式的に示したものである。
【図１８】実施の形態１の半導体装置の水平断面と、動作時における電子とホールの分布状況を模式的に示したものである。
【図１９】実施の形態１の半導体装置の水平断面と、動作時における電子とホールの分布状況を模式的に示したものである。
【図２０】閾値電位の変化と高温放置時間との関係を示す図である。
【図２１】実施の形態１の半導体装置を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図および平面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態２の半導体装置を示す断面図である。
【図４０】実施の形態２の半導体装置を示す断面図である。
【図４１】実施の形態２の半導体装置を示す断面図である。
【図４２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５６】実施の形態３の半導体装置を示す断面図である。
【図５７】実施の形態３の半導体装置を示す断面図である。
【図５８】実施の形態３の半導体装置を示す断面図である。
【図５９】実施の形態３の半導体装置を示す断面図である。
【図６０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図７９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図８６】実施の形態４の半導体装置を示す断面図である。
【図８７】実施の形態４の半導体装置を示す断面図である。
【図８８】実施の形態４の半導体装置を示す断面図である。
【図８９】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９０】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９１】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９２】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９３】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９４】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９５】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９６】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９８】実施の形態４の半導体装置の製造工程を示す断面図である。
【図９９】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１００】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０１】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０２】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０３】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０４】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０５】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０６】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０８】実施の形態４の半導体装置の製造工程を示す断面図である。
【図１０９】応用例の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、
特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）を有する。ここで言うトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼ばれる。
【００２０】
（メモリセルの構造説明）
図１〜図３は、本実施の形態の半導体装置を示す断面図である。図４は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図１は、図４のＡ−Ａ断面に対応し、図２は、図４のＢ−Ｂ断面、Ｃ−Ｃ断面に対応し、図３は、図４のＤ−Ｄ断面に対応する。図５は、本実施の形態の半導体装置のメモリアレイを示す回路図である。図６は、本実施の形態の半導体装置の構成例を示すブロック図である。
【００２１】
図１〜図３に示すように、メモリセル（メモリ素子、素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【００２２】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、それぞれ、シリコン膜よりなる。
【００２３】
そして、本実施の形態においては、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、直方体状のフィンＦ上に絶縁膜（ＣＧＩ、ＯＮＯ）を介して配置される。フィンＦは、半導体基板１００（フィンＦ）の上部よりなり、後述するように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図４においては、４本のフィンＦが、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【００２４】
そして、制御ゲート電極部ＣＧと半導体基板１００（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、例えば、酸化シリコン膜よりなる。本実施の形態においては、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部において、その膜厚が大きくなっている。別の言い方をすれば、制御ゲート絶縁膜ＣＧＩは、メモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを有する。さらに、別の言い方をすれば、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚（厚膜部ＣＧＩａの膜厚）は、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側と逆側の端部の膜厚より大きい。このように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚を大きくすることで、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。詳細は後述する。
【００２５】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、酸窒化シリコン膜よりなる。
【００２６】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【００２７】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００２８】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極部ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【００２９】
ソース領域ＭＳは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極部ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極部ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【００３０】
このような、低濃度半導体領域および高濃度半導体領域よりなるソース領域（または、ドレイン領域）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００３１】
なお、本明細書では、ドレイン領域ＭＤおよびソース領域ＭＳを動作時を基準に定義している。後述する読み出し動作時に低電圧を印加する半導体領域をソース領域ＭＳと、読み出し動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
【００３２】
また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極部ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。また、制御ゲート電極部ＣＧの上部には、キャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜よりなる。
【００３３】
また、メモリセル上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。層間絶縁膜ＩＬ３中には、プラグＰ２が形成され、プラグＰ２上には、配線Ｍ２が形成されている。配線Ｍ１、Ｍ２は、例えば、埋め込み配線であり、金属などの導電性材料よりなる。ここでは、配線Ｍ１、Ｍ２は、層間絶縁膜ＩＬ２やＩＬ４中に埋め込まれている。
【００３４】
ここで、図１に示す２つのメモリセルは、ソース領域ＭＳを挟んでほぼ対称に配置される。なお、後述するように、メモリセル領域ＭＡには、さらに、複数のメモリセルが配置される。例えば、図１に示すメモリセル領域ＭＡの左側のメモリセルのさらに左にはドレイン領域ＭＤを共有するメモリセル（図示せず）が配置される。
【００３５】
このドレイン領域ＭＤを挟んで配置される制御ゲート電極部ＣＧ間の領域を領域ＣＣＡとする。また、ソース領域ＭＳを挟んで配置されるメモリゲート電極部ＭＧ間の領域を領域ＭＭＡとする。図１においては、領域ＭＭＡの両側に領域ＣＣＡが配置されている。この領域ＭＭＡには、メモリゲート電極部ＭＧの側壁に沿って配置されている絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成領域も含むものとする。
【００３６】
上述したとおり、共有されるソース領域ＭＳおよび共有されるドレイン領域ＭＤが交互に配置されるように、図１中の左右方向（ゲート長方向）に複数のメモリセルが配置され、メモリセル群（行）を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、複数のメモリセルが配置され、メモリセル群（列）を構成している。このように、複数のメモリセルがアレイ状に形成されている。以下に、図４〜図６を参照しながら、メモリアレイについて説明する。
【００３７】
（メモリアレイ）
図４に示すように、フィンＦ（活性領域、ハッチング部）は、Ｘ方向に延在するライン状に複数設けられている。フィンＦ間は、素子分離領域（１０３）である。
【００３８】
メモリセルの制御ゲート電極部ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）とメモリゲート電極部ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）は、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。また、ソース線ＳＬ（ＳＬ１、ＳＬ２）は、フィンＦの上方に、フィンＦを横切るように、Ｙ方向に延在している。フィンＦ中のソース領域（ＭＳ、ｎ＋型半導体領域１１１ｂ）とソース線ＳＬとは、プラグ（コンタクトプラグ、接続部）Ｐ１を介して接続される。複数のフィンＦ上において、Ｙ方向に並んで配置されるソース線ＳＬ上のプラグＰ１を接続するように、ソース線ＳＬがＹ方向に配置されている。
【００３９】
上記ソース線ＳＬに対して対称的に、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧが配置されている。フィンＦ中のドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）とドレイン線ＤＬとは、プラグ（コンタクトプラグ、接続部）Ｐ１、Ｐ２等を介して接続される。それぞれのフィンＦ上において、Ｘ方向に並んで配置されるドレイン領域ＭＤ上のプラグＰ２を接続するように、配線（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）がＸ方向に配置されている。
【００４０】
図５に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ソース線（ＳＬ１、ＳＬ２）とドレイン線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）との交点にアレイ状に配置される。
【００４１】
図６に示すように、メモリセルアレイ１００９は、メモリ部Ｂ中に設けられている。例えば、このメモリ部Ｂとロジック部Ａとで、本実施の形態の半導体装置Ｃが構成される。
【００４２】
メモリ部Ｂは、例えば、制御回路１００１、入出力回路１００２、アドレスバッファ１００３、行デコーダ１００４、列デコーダ１００５、ベリファイセンスアンプ回路１００６、高速リードセンスアンプ回路１００７、書込み回路１００８、メモリセルアレイ１００９、および電源回路１００１０などから構成されている。制御回路１００１は、ロジック部Ａから入力される制御用信号を一時的に格納し、制御する。また、制御回路１００１はメモリセルアレイ１００９内のメモリセルの制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧの電位の制御を行なう。入出力回路１００２には、メモリセルアレイ１００９から読み出しまたはメモリセルアレイ１００９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ１００３は、ロジック部Ａから入力されたアドレスを一時的に格納する。アドレスバッファ１００３には、行デコーダ１００４および列デコーダ１００５がそれぞれ接続されている。行デコーダ１００４は、アドレスバッファ１００３から出力された行アドレスに基づいてデコードを行い、列デコーダ１００５は、アドレスバッファ１００３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路１００６は、消去／書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路１００７は、データリード時に用いられるリード用センスアンプである。書込み回路１００８は、入出力回路１００２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。電源回路１００１０は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路１００１１などから構成される。
【００４３】
なお、図４〜図６に示す構成は一例であり、本実施の形態の半導体装置の構成は、これらのものに限定されるものではない。
【００４４】
（動作）
次いで、メモリセルの基本的な動作の一例について説明する。メモリセルの動作として、（１）読出し動作、（２）消去動作、（３）書込み動作の３つの動作について説明する。但し、これらの動作の定義には種々のものがあり、特に消去動作と書込み動作については、逆の動作として定義されることもある。
【００４５】
（１）読出し動作
例えば、制御ゲート電極部ＣＧ側のドレイン領域ＭＤに１．２Ｖ程度の正電位を与え、制御ゲート電極部ＣＧに１．２Ｖ程度の正電位を与えることで、制御ゲート電極部ＣＧ下のチャネルをオン状態にする。そして、メモリゲート電極部ＭＧを所定の電位（すなわち、書込み状態のしきい値と消去状態のしきい値の中間電位）とすることで、保持していた電荷情報を電流として読み出すことができる。ここで、書込み状態のしきい値と消去状態のしきい値の中間電位が０Ｖとなるように設定することで、メモリゲート電極部ＭＧに印加する電圧を電源回路内で昇圧する必要がなく、読出しを高速化することができる。
【００４６】
（２）消去動作
例えば、メモリゲート電極部ＭＧに１２Ｖの電圧を印加し、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極部ＣＧ側のソース領域ＭＳに０Ｖを印加する。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜（中層絶縁膜１０７、電荷蓄積部）にＦＮトンネル現象によりホールを注入することで蓄積された電荷（ここでは、電子）の消去を行う（ＦＮトンネル消去方式）。ただし、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。
【００４７】
図７は、消去開始から消去終了までのフローを示す図である。図７に示すように、消去パルスを印加して窒化シリコン膜（中層絶縁膜１０７）中にホールを注入することで消去を行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度消去パルスを印加するというシーケンスを繰返す。所望のしきい値に到達した場合には、消去終了となる。
【００４８】
なお、１回目（Ｎ＝１）の消去後にベリファイを行った後、さらに、消去を行う場合（Ｎ＞１）の消去条件は必ずしも１回目の消去条件と同じである必要はない。消去パルスの第１例を図８に示す。図８に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１３Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤを０Ｖ、ソース領域ＭＳを０Ｖ、フィンＦ（半導体基板１００）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１４Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤを０Ｖ、ソース領域ＭＳを０Ｖ、フィンＦ（半導体基板１００）を０Ｖとする。
【００４９】
消去パルスの第２例を図９に示す。図９に示すように、フィンＦ（半導体基板１００）に負電位を印加してもよい。図９に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤを−１Ｖ、ソース領域ＭＳを−１Ｖ、フィンＦ（半導体基板１００）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１３Ｖ、制御ゲート電極部ＣＧを０Ｖ、ドレイン領域ＭＤを−１Ｖ、ソース領域ＭＳを−１Ｖ、フィンＦ（半導体基板１００）を−１Ｖとする。この場合には、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとの間の電位差に対してメモリゲート電極部ＭＧとフィンＦ（半導体基板１００）との間の電位差が大きくなる。このため、メモリゲート電極部ＭＧ下の窒化シリコン膜（中層絶縁膜１０７）中にホールが注入されやすくなり、窒化シリコン膜（中層絶縁膜１０７）中の電子を効率的に消去できる。
【００５０】
（３）書込み動作
例えば、メモリゲート電極部ＭＧに９．５Ｖの電圧を印加し、制御ゲート電極部ＣＧに０．９Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに５．７Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤにソース領域より低い電位、例えば０．３Ｖを印加する。これによりメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に集中的に電子の注入が行なわれる。この注入方式は、ＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式と呼ばれる。
【００５１】
図１０は、書込み開始から書込み終了までのフローを示す図である。図１０に示すように、ＳＳＩパルスを印加して窒化シリコン膜（中層絶縁膜１０７）中に電子を注入することで書込みを行い、その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度ＳＳＩパルスを印加するというシーケンスを繰返す。所望のしきい値に到達した場合には、書込み終了となる。
【００５２】
なお、１回目（Ｎ＝１）の書込み後にベリファイを行った後、さらに、書込みを行う場合（Ｎ＞１）の書込み条件は必ずしも１回目の書込み条件と同じである必要はない。書込みパルスの第１例を図１１に示す。図１１に示すように、１回目の書込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを９．５Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ソース領域ＭＳを５．７Ｖ、ドレイン領域ＭＤを０．３Ｖ、フィンＦ（半導体基板１００）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ソース領域ＭＳを４．９Ｖ、ドレイン領域ＭＤを０．３Ｖ、フィンＦ（半導体基板１００）を０Ｖとする。
【００５３】
書込みパルスの第２例を図１２に示す。図１２に示すように、フィンＦ（半導体基板１００）に負電位を印加してもよい。図１２に示すように、１回目の書込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを９．５Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ソース領域ＭＳを５．７Ｖ、ドレイン領域ＭＤを０．３Ｖ、フィンＦ（半導体基板１００）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ソース領域ＭＳを４．９Ｖ、ドレイン領域ＭＤを０．３Ｖ、フィンＦ（半導体基板１００）を−１Ｖとする。この場合には、ドレイン領域ＭＤとフィンＦ（半導体基板１００）との間の電位差や、メモリゲート電極部ＭＧとフィンＦ（半導体基板１００）との間の電位差を大きくできることから、書込み速度の高速化を図ることができる。
【００５４】
このように、本実施の形態によれば、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを設けたので、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。
【００５５】
図１３〜図１５は、比較例の半導体装置を示す断面図である。比較例の半導体装置は、制御ゲート絶縁膜ＣＧＩが、メモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを有さず、ほぼ均一な膜厚となっている点で、図１の半導体装置と大きく異なる。なお、比較例の半導体装置は、フィンを有さず、半導体基板１００の主表面に形成されている。また、制御ゲート電極部ＣＧ上に、キャップ絶縁膜は形成されておらず、金属シリサイド膜ＳＩＬが形成されている。図１３において、図１の半導体装置と対応する箇所には、同じ符号を付け、その説明を省略する。なお、図１３〜図１５において、動作時における電子とホールの分布状況を模式的に示してある。
【００５６】
前述したように、ＦＮトンネル消去方式により、メモリゲート電極部ＭＧ側から窒化シリコン膜（中層絶縁膜１０７、電荷蓄積部）にＦＮトンネル現象によりホールを注入すると、図１３に示す比較例においては、メモリゲート電極部ＭＧの角部において電界集中が生じ、この角部により効率良くホールが注入される。
【００５７】
次いで、ＳＳＩ注入方式（ＳＳＩ書込み方式）により、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に電子を注入すると、注入方式の違いによりホールを完全に無くすことができない。このため、図１４に示すようにメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部において、電子とホールの分布のミスマッチが生じる。別の言い方をすれば、窒化シリコン膜（中層絶縁膜１０７、電荷蓄積部）に電子が局在している箇所とホールが局在している箇所が生じる。特に、メモリゲート電極部ＭＧの角部において集中的に注入されたホールを、電子により上書きすることができない。
【００５８】
この後、局在している電子と局在しているホールが対消滅することで、所定の電子量を維持することができない。特に、メモリゲート電極部ＭＧの角部において、必要な電子量を維持することができない。このように、リテンション特性（保持特性）が劣化してしまう（図１５）。このような、リテンション特性の劣化は、加速試験（高温、例えば１５０℃程度の環境下での放置）により確認することができる。
【００５９】
さらに、フィンＦ構造を採用した場合には、フィンＦの上面のみならず、フィンＦの側面もチャネル領域として寄与するため、電子とホールの分布のミスマッチがフィンＦの側面にも生じ得る。このため、電子やホールの局在によるリテンション特性の劣化がより大きくなる。例えば、フィンの幅が１０ｎｍ程度、フィンの高さが４０ｎｍ程度の場合があり、このような場合、フィンＦの上面のチャネル領域よりも、フィンＦの側面のチャネル領域の方が大きくなり、電子とホールの分布のミスマッチに対する対策が重要となる。
【００６０】
これに対し、本実施の形態においては、図１に示すように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを設けたので、メモリゲート電極部ＭＧの角部において、より効率良く電子を注入することができ、電子とホールの分布のミスマッチを抑制することができる。別の言い方をすれば、メモリゲート電極部ＭＧの角部に集中的に注入されたホールを、メモリゲート電極部ＭＧの角部に集中的に電子を注入することにより、上書きすることができる。このため、電子とホールの分布のミスマッチを緩和することができ、リテンション特性を向上させることができる。
【００６１】
さらに、この厚膜部ＣＧＩａは、フィンＦの上面のみならず、フィンＦの側面にも形成されているため、電子とホールの分布のミスマッチを緩和することができる。
【００６２】
図１６は、本実施の形態の半導体装置を示す断面図および平面図である。図１６の（Ａ）は、断面図を示し、（Ｂ）は、（Ａ）のＥ−Ｅ部において水平方向に切断した平面図である。
【００６３】
図１に示す制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の厚膜部ＣＧＩａは、図１６（Ｂ）に示すように、フィンＦの側面に沿って形成されている。
【００６４】
図１７〜図１９は、本実施の形態の半導体装置の水平断面と、動作時における電子とホールの分布状況を模式的に示したものである。
【００６５】
図１７に示すように、ＦＮトンネル消去方式により、メモリゲート電極部ＭＧ側から窒化シリコン膜（中層絶縁膜１０７、電荷蓄積部）にＦＮトンネル現象によりホールを注入すると、メモリゲート電極部ＭＧの角部において電界集中が生じ、この角部により効率良くホールが注入される。
【００６６】
次いで、ＳＳＩ注入方式により、メモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に電子を注入する。この場合、図１８に示すように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の厚膜部ＣＧＩａにメモリゲート電極部ＭＧからのホットエレクトロンの注入電界が生じることから、メモリゲート電極部ＭＧの角部において、例えば、図１４に示す比較例の場合より効率良く角部に電子を注入することができる。これにより、電子／ホール分布のミスマッチを緩和することができ、この後、局在している電子と局在しているホールが対消滅しても、所定の電子量を維持することができる（図１９）。例えば、１６０℃程度の高温加速試験を経ても、所定の電子量を維持することができる。このように、メモリセルのリテンション特性を向上させることができる。
【００６７】
図２０は、閾値電位の変化と高温放置時間との関係を示す図である。縦軸は、閾値電位の変化量（低下量、ΔＶｔｈ［Ｖ］）を示し、横軸は、１５０℃での放置時間［ｈ］を示す。グラフ（ａ）は、本実施の形態の場合、グラフ（ｂ）は、比較例（図１４等）に示す場合を示す。
【００６８】
本実施の形態のように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを設けた場合は、厚膜部を設けていない比較例の場合と比較して、リテンション特性が向上していることがわかる。前述したように、フィン構造を採用した場合、チャネル領域に対し、フィンＦの側面が占める割合が高くなるため、電子／ホール分布のミスマッチの緩和によるリテンション特性の改善は、非常に有用である。このように、本実施の形態の構成は、フィン構造のメモリセルに適用して効果的である。
【００６９】
なお、図１等においては、メモリセルが形成されるメモリセル領域ＭＡを有する半導体装置について説明したが、半導体装置に、メモリセル領域ＭＡの他、周辺回路が形成された周辺回路領域ＰＡを設けてもよい。周辺回路領域ＰＡには、周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される。例えば、図６のメモリセルアレイ１００９を駆動するための各種回路を、周辺回路として、周辺回路領域ＰＡに形成することができる。
【００７０】
（周辺トランジスタの構造説明）
図２１は、本実施の形態の半導体装置を示す断面図である。図２１においては、周辺回路領域ＰＡに形成された周辺トランジスタ（素子）の断面を示す。
【００７１】
図２１に示すように、周辺トランジスタは、半導体基板１００（フィンＦ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側の半導体基板１００（フィンＦ）中に設けられたソース、ドレイン領域ＳＤとを有する。フィンＦは、半導体基板１００の上部よりなり、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。ゲート電極部ＧＥは、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。
【００７２】
ゲート電極部ＧＥは、例えば、制御ゲート電極部ＣＧと同層の膜を用いることができる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１００（フィンＦ）との間に配置されたゲート絶縁膜ＧＩを有する。ゲート絶縁膜ＧＩ、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＩとして、制御ゲート絶縁膜ＣＧＩと同層の膜を用いてもよい。但し、ゲート絶縁膜ＧＩの端部には、厚膜部ＣＧＩａを設ける必要はない。
【００７３】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、ゲート電極部ＧＥの上部には、キャップ絶縁膜ＣＡＰが形成されている。
【００７４】
また、周辺トランジスタ（キャップ絶縁膜ＣＡＰ）上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。なお、図２１においては、図示していないが、層間絶縁膜（ＩＬ１〜ＩＬ４）中に、プラグや配線を形成してもよい。
【００７５】
［製法説明］
次いで、図２２〜図３８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図３８は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、図３０は、図の一部に平面図を含む。
【００７６】
まず、図２２、図２３に示すように、半導体基板１００として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板を準備する。次いで、半導体基板１００を熱酸化することにより１０ｎｍ程度の酸化シリコン膜ＨＭ１を形成する。次いで、酸化シリコン膜ＨＭ１上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて５０ｎｍ程度の窒化シリコン膜ＨＭ２を堆積する。次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜ＨＭ１、窒化シリコン膜ＨＭ２および半導体基板１００をエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含む窒化シリコン膜ＨＭ２上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この素子分離領域１０３は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。複数のライン状の素子分離領域１０３が、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。
【００７７】
この後、絶縁膜の表面をエッチングすることにより、素子分離領域１０３の表面を後退させる。これにより、素子分離領域１０３間の半導体基板１００の上部が凸部（直方体状の凸部）となる。この凸部がフィンＦとなる（図４のハッチング部参照）。即ち、ライン状の素子分離領域１０３と、ライン状のフィンＦが交互に配置される。なお、周辺回路領域ＰＡにおいても、ライン状のフィンＦを形成する。
【００７８】
この際、素子分離領域１０３上に形成されるメモリゲート電極部ＭＧの底面が、フィンＦの高さ（フィンＦの上面と素子分離領域１０３の上面との高低差）の半分の位置より上側に配置されるように、フィンＦの幅や素子分離領域１０３の幅、深さ、メモリゲート電極部ＭＧの厚さなどを調整することが好ましい。このように、メモリゲート電極部ＭＧの底面を、フィンＦの高さの半分より上側に配置することで、メモリゲート電極部ＭＧからのホットエレクトロンの注入電界によりメモリゲート電極部ＭＧの角部において、より効率良く電子を注入することができる。
【００７９】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入する。これにより、フィンＦ（半導体基板１００（フィンＦ））中にｐ型不純物が導入される。ｐ型不純物の導入領域をｐ型ウエル（図示せず）という。図示しない領域に、ｎ型不純物をイオン注入することによってｎ型ウエルを形成してもよい。
【００８０】
次いで、図２４、図２５に示すように、ウェットエッチングにより酸化シリコン膜ＨＭ１を除去した後、半導体基板１００（フィンＦ）上に、絶縁膜１０４を形成する。この絶縁膜１０４は、制御ゲート絶縁膜ＣＧＩおよびゲート絶縁膜ＧＩとなる。例えば、半導体基板１００（フィンＦ）上に、２ｎｍ程度の酸化シリコン膜を熱酸化により形成する。次いで、絶縁膜１０４（ＣＧＩ、ＧＩ）上に制御ゲート電極部ＣＧやゲート電極部ＧＥ用のポリシリコン膜１０５を形成する。例えば、絶縁膜１０４（ＣＧＩ、ＧＩ）および素子分離領域１０３上に、ＣＶＤ法などを用いて７０ｎｍ程度のポリシリコン膜１０５（ＣＧ、ＧＥ）を形成する。次いで、ポリシリコン膜１０５（ＣＧ、ＧＥ）上にキャップ絶縁膜ＣＡＰを形成する。例えば、ポリシリコン膜１０５（ＣＧ、ＧＥ）上に、ＣＶＤ法などを用いて２０ｎｍ程度の窒化シリコン膜を形成する。
【００８１】
次いで、図２６、図２７に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＭＭＡの絶縁膜１０４とポリシリコン膜１０５の積層膜を除去する。これにより、領域ＣＣＡには、絶縁膜１０４（ＣＧＩ、ＧＩ）とポリシリコン膜１０５の積層膜が残存する。そして、この側面（領域ＭＭＡに露出した側面）では、絶縁膜１０４（ＣＧＩ、ＧＩ）とポリシリコン膜１０５（ＣＧ、ＧＥ）が露出している。
【００８２】
次いで、図２８、図２９に示すように、熱酸化することにより、絶縁膜１０４（ＣＧＩ、ＧＩ）の端部（上記露出部）に厚膜部ＣＧＩａを形成する。図３０の（Ａ）は、断面図を示し、（Ｂ）は、（Ａ）のＥ−Ｅ部において水平方向に切断した平面図である。図１に示す厚膜部ＣＧＩａは、図１６（Ｂ）に示すように、フィンＦの側面に沿っても形成される。厚膜部ＣＧＩａは、バーズビーク形状であり、Ｚ方向の膜厚が、メモリゲート電極部ＭＧ側に向かうにしたがって、徐々に大きくなる。別の言い方をすれば、厚膜部ＣＧＩａの膜厚は、絶縁膜１０４（ＣＧＩ、ＧＩ）のメモリゲート電極部ＭＧ側と逆側の端部の膜厚より大きい（図３０中、Ｔ１＞Ｔ２）。
【００８３】
次いで、図３１、図３２に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、制御ゲート電極部ＣＧを含む半導体基板１００（フィンＦ）上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８を形成する。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。
【００８４】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極部ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【００８５】
次いで、図３３、図３４に示すように、制御ゲート電極部ＣＧの側壁部に、サイドウォール状のメモリゲート電極部ＭＧを形成する。
【００８６】
例えば、ポリシリコン膜をエッチバックする。このエッチバック工程では、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極部ＣＧの側壁部に、絶縁膜ＯＮＯを介して、ポリシリコン膜を、サイドウォール状（側壁膜状）に残存させることができる。なお、領域ＣＣＡの両側にポリシリコン膜が残存し、このうち一方が、メモリゲート電極部ＭＧとなる。なお、他方のサイドウォール状のポリシリコン膜を、フォトリソグラフィ技術およびドライエッチング技術を用いて、除去する。なお、メモリゲートの加工性を向上させるために、ダミーゲート形成領域を設けてもよい。例えば、メモリアレイの端部においては、メモリセルを形成しても特性がばらつく恐れがある。例えば、上記ポリシリコン膜の寸法がばらつき、メモリセルの特性がばらつく。よって、このようなメモリアレイの端部をダミーゲート形成領域とし、制御ゲート電極部ＣＧの両端部に形成されるポリシリコン膜をダミーゲートとしてメモリセルの動作に寄与しないように制御してもよい。
【００８７】
次いで、メモリゲート電極部ＭＧをマスクとして、絶縁膜ＯＮＯ（１０６、１０７、１０８）をエッチングする。これにより、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に絶縁膜ＯＮＯ（１０６、１０７、１０８）が残存する。
【００８８】
次いで、図３５、図３６に示すように、メモリセル領域ＭＡおよび周辺回路領域ＰＡにおいて、ゲート絶縁膜ＧＩおよびゲート電極部ＧＥを形成する。例えば、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡの絶縁膜１０４（ＧＩ）とポリシリコン膜１０５（ＧＥ）とキャップ絶縁膜ＣＡＰとを加工する。
【００８９】
次いで、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成し、周辺回路領域ＰＡにおいて、ソース、ドレイン領域ＳＤを形成する。
【００９０】
例えば、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａ、１１９ａを形成する。この際、ｎ−型半導体領域１１１ａは、メモリゲート電極部ＭＧの側壁に自己整合して形成される。また、ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧの側壁に自己整合して形成される。また、ゲート電極部ＧＥをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。この際、ｎ−型半導体領域１１９ａは、ゲート電極部ＧＥの側壁に自己整合して形成される。
【００９１】
次いで、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとゲート電極部ＧＥの側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成する。例えば、メモリゲート電極部ＭＧ、制御ゲート電極部ＣＧおよびゲート電極部ＧＥ上を含む半導体基板１００（フィンＦ）上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、サイドウォール膜ＳＷを形成する。次いで、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとゲート電極部ＧＥと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂ、１１９ｂを形成する。この際、ｎ＋型半導体領域１１１ｂ、１１９ｂは、サイドウォール膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。また、ｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成され、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される。また、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【００９２】
次いで、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
【００９３】
例えば、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤ上に、金属膜（図示せず）を形成し、半導体基板１００（フィンＦ）に対して熱処理を施すことによって、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤと上記金属膜とを反応させる。これにより、金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００９４】
この後、図３７、図３８に示すように、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧやゲート電極部ＧＥなどの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜ＩＬ１をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜ＩＬ１中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ２中の配線溝内に導電性膜を埋め込むことにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、層間絶縁膜ＩＬ３、ＩｌＬ４、プラグＰ２、配線Ｍ１を形成することができる。
【００９５】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９６】
（実施の形態２）
実施の形態１の半導体装置においては、制御ゲート絶縁膜ＣＧＩの厚膜部を単層膜（単層の熱酸化膜）としたが、制御ゲート絶縁膜ＣＧＩの厚膜部を積層膜（例えば、熱酸化膜とデポ膜の積層膜）としてもよい。
【００９７】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【００９８】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する（図５５参照）。
【００９９】
（メモリセルの構造説明）
図３９〜図４１は、本実施の形態の半導体装置を示す断面図である。制御ゲート絶縁膜ＣＧＩの厚膜部ＣＧＩａが積層膜よりなる点および制御ゲート電極部ＣＧが積層膜よりなる点が実施の形態１（図１等参照）の場合と異なる。以下、主に、実施の形態１と異なる点について、詳細に説明する。
【０１００】
図３９〜図４１に示すように、メモリセル（メモリ素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１０１】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。
【０１０２】
制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、直方体状のフィンＦ上にゲート絶縁膜を介して配置される。フィンＦは、半導体基板１００（フィンＦ）の上部よりなり、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。
【０１０３】
制御ゲート電極部ＣＧとメモリゲート電極部ＭＧは、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している（図４参照）。
【０１０４】
メモリゲート電極部ＭＧは、例えば、ポリシリコン膜よりなる。
【０１０５】
また、制御ゲート電極部ＣＧは、シリコンゲルマニウム膜１０５ａと、その上のポリシリコン膜１０５ｂの積層膜からなる。ここで、シリコンゲルマニウム膜１０５ａのメモリゲート電極部ＭＧ側の端部が、ポリシリコン膜１０５ｂのメモリゲート電極部ＭＧ側の端部より後退している。即ち、ポリシリコン膜１０５ｂのメモリゲート電極部ＭＧ側の端部下には、シリコンゲルマニウム膜１０５ａの窪み（凹部、アンダーカット、図４６のＲ参照）がある。そして、その窪みには、絶縁膜ＯＮＯ（１０６、１０７、１０８）のうち、下層絶縁膜１０６の一部が入り込んでいる。窪みに入り込んだ、下層絶縁膜の部分を１０６ａで示す。別の言い方をすれば、ポリシリコン膜１０５ｂのメモリゲート電極部ＭＧ側の端部下には、シリコンゲルマニウム膜１０５ａは無く、下層絶縁膜の一部分１０６ａが配置されている。
【０１０６】
また、さらに、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）と、制御ゲート電極部ＣＧと半導体基板１００（フィンＦ）との間に配置された制御ゲート絶縁膜ＣＧＩを有する。
【０１０７】
絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる。
【０１０８】
制御ゲート絶縁膜ＣＧＩは、メモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを有する。そして、この厚膜部ＣＧＩａは積層膜で構成されている。即ち、厚膜部ＣＧＩａは、第１絶縁膜部と、その上の第２絶縁膜部の積層膜で構成されている。第１絶縁膜部は、制御ゲート電極部ＣＧと半導体基板１００（フィンＦ）の間において、半導体基板１００（フィンＦ）上に、ほぼ同程度の膜厚で配置されている絶縁膜１０４の、メモリゲート電極部ＭＧ側の端部の部分である。第２絶縁膜部は、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）のうち、下層絶縁膜１０６の一部であって、制御ゲート電極部ＣＧ側の端部の部分１０６ａである。この部分１０６ａは、下層絶縁膜１０６の縦部（垂直部）の下部において、制御ゲート電極部ＣＧの下部に潜り込むように配置されている。
【０１０９】
このように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚を大きくすることで、実施の形態１で説明したように、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。
【０１１０】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）等の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極部ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。また、制御ゲート電極部ＣＧの上部には、キャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜よりなる。
【０１１１】
また、メモリセル上には、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）が形成されている。これらの膜中には、プラグ（Ｐ１、Ｐ２）や配線（Ｍ１、Ｍ２）が形成されている。
【０１１２】
なお、上記メモリセルにおいて、メモリアレイの構成（図４〜図６）およびメモリセルの動作（図７〜図１２）は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１１３】
また、半導体装置に、メモリセル領域ＭＡの他、周辺回路が形成された周辺回路領域ＰＡを設けてもよい。この周辺回路領域ＰＡに形成される周辺トランジスタの構造は、実施の形態１の場合と同様であるため、その説明を省略する（図２１参照）。
【０１１４】
［製法説明］
次いで、図４２〜図５５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４２〜図５５は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、主に、実施の形態１と異なる点について、詳細に説明する。
【０１１５】
まず、図４２、図４３に示すように、酸化シリコン膜ＨＭ１および窒化シリコン膜ＨＭ２をマスクとして、半導体基板１００をエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、絶縁膜の表面をエッチングすることにより、素子分離領域１０３の表面を後退させる。これにより、フィンＦを形成することができる（図４のハッチング部参照）。この際、素子分離領域１０３上に形成されるメモリゲート電極部ＭＧの底面が、フィンＦの高さの半分の位置より上側に位置することが好ましい。なお、周辺回路領域ＰＡにおいても、フィンＦを形成する。
【０１１６】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入し、ｐ型ウエル（図示せず）を形成する。
【０１１７】
次いで、図４４、図４５に示すように、酸化シリコン膜ＨＭ１を除去した後、半導体基板１００（フィンＦ）上に、制御ゲート絶縁膜ＣＧＩおよびゲート絶縁膜ＧＩとなる絶縁膜１０４（ＣＧＩ、ＧＩ）を、例えば、熱酸化により形成する。
【０１１８】
次いで、絶縁膜１０４上に制御ゲート電極部ＣＧやゲート電極部ＧＥ用の導電性膜を形成する。例えば、８ｎｍ程度の膜厚のシリコンゲルマニウム膜１０５ａと６０ｎｍ程度の膜厚のポリシリコン膜１０５ｂとの積層膜を形成する。即ち、制御ゲート電極部ＣＧは、シリコンゲルマニウム膜１０５ａとポリシリコン膜１０５ｂとからなる。また、ゲート電極部ＧＥは、シリコンゲルマニウム膜１０５ａとポリシリコン膜１０５ｂとからなる。これらの膜は、例えば、ＣＶＤ法などを用いて形成する。次いで、ポリシリコン膜１０５ｂ上にキャップ絶縁膜ＣＡＰを形成する。例えば、ポリシリコン膜１０５ｂ上に、ＣＶＤ法などを用いて２０ｎｍ程度の窒化シリコン膜を形成する。
【０１１９】
次いで、図４６、図４７に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＭＭＡの絶縁膜１０４、シリコンゲルマニウム膜１０５ａ、ポリシリコン膜１０５ｂおよびキャップ絶縁膜ＣＡＰを除去する。これにより、領域ＭＭＡに露出した側面において、シリコンゲルマニウム膜１０５ａとポリシリコン膜１０５ｂが露出している。次いで、ウェットエッチングにより選択的にシリコンゲルマニウム膜１０５ａを８ｎｍ程度エッチングする。これにより、ポリシリコン膜１０５ｂの下に窪みＲが形成される。
【０１２０】
次いで、図４８、図４９に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、制御ゲート電極部ＣＧを含む半導体基板１００（フィンＦ）上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法などにより、４ｎｍ程度の膜厚で形成する。ここで、下層絶縁膜１０６である、酸化シリコン膜が、ポリシリコン膜１０５ｂの下の窪みＲ内にも形成される。よって、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部において、絶縁膜１０４と下層絶縁膜１０６である、酸化シリコン膜とが積層される。前述したように、絶縁膜１０４は、例えば、熱酸化法により形成された酸化シリコン膜（熱酸化膜）であり、その上に積層される下層絶縁膜１０６は、堆積法により形成された酸化シリコン膜（デポ膜）である。
【０１２１】
次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８を形成する。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。
【０１２２】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極部ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜１０５ｂを堆積する。
【０１２３】
次いで、図５０、図５１に示すように、制御ゲート電極部ＣＧの側壁部に、サイドウォール状のメモリゲート電極部ＭＧを形成する。例えば、ポリシリコン膜１０５ｂをその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。
【０１２４】
次いで、図５２、図５３に示すように、周辺回路領域ＰＡにおいて、ゲート絶縁膜ＧＩおよびゲート電極部ＧＥを形成する。例えば、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡの絶縁膜１０４（ＧＩ）とポリシリコン膜１０５ｂとシリコンゲルマニウム膜１０５ａと、キャップ絶縁膜ＣＡＰを加工する。これにより、シリコンゲルマニウム膜１０５ａとポリシリコン膜１０５ｂとの積層膜よりなるゲート電極部ＧＥが形成される。
【０１２５】
次いで、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成し、周辺回路領域ＰＡにおいて、ソース、ドレイン領域ＳＤを形成する。これらの領域は、実施の形態１と同様にして形成することができる。
【０１２６】
次いで、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。金属シリサイド膜ＳＩＬは、実施の形態１と同様にして形成することができる。
【０１２７】
この後、図５４、図５５に示すように、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧやゲート電極部ＧＥなどの上方に、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）、プラグ（Ｐ１、Ｐ２）および配線（Ｍ１、Ｍ２）を形成する。層間絶縁膜、プラグおよび配線は、実施の形態１と同様にして形成することができる。
【０１２８】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０１２９】
（実施の形態３）
実施の形態１の半導体装置においては、周辺トランジスタのゲート電極部ＧＥを、制御ゲート電極部ＣＧと同じ膜で構成したが、周辺トランジスタのゲート電極部ＧＥを、制御ゲート電極部ＣＧと異なる膜で構成してもよい。
【０１３０】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１３１】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する。
【０１３２】
（メモリセルの構造説明）
図５６〜図５８は、本実施の形態の半導体装置を示す断面図である。制御ゲート電極部ＣＧ上にキャップ絶縁膜ＣＡＰが配置されず、金属シリサイド膜ＳＩＬが配置されている点が実施の形態１と異なる。
【０１３３】
図５６〜図５８に示すように、メモリセル（メモリ素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１３４】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。
【０１３５】
制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、直方体状のフィンＦ上にゲート絶縁膜を介して配置される。フィンＦは、半導体基板１００（フィンＦ）の上部よりなり、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。
【０１３６】
制御ゲート電極部ＣＧとメモリゲート電極部ＭＧは、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している（図４参照）。
【０１３７】
メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧは、例えば、ポリシリコン膜よりなる。
【０１３８】
そして、制御ゲート電極部ＣＧと半導体基板１００（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、例えば、酸化シリコン膜よりなる。そして、この制御ゲート絶縁膜ＣＧＩは、メモリゲート電極部ＭＧ側の端部に厚膜部ＣＧＩａを有する。
【０１３９】
このように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚を大きくすることで、実施の形態１で説明したように、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。
【０１４０】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。
【０１４１】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）等の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１４２】
また、メモリセル上には、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）が形成されている。これらの膜中には、プラグ（Ｐ１、Ｐ２）や配線（Ｍ１、Ｍ２）が形成されている。
【０１４３】
なお、上記メモリセルにおいて、メモリアレイの構成（図４〜図６）およびメモリセルの動作（図７〜図１２）は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１４４】
また、半導体装置に、メモリセル領域ＭＡの他、周辺回路が形成された周辺回路領域ＰＡを設けてもよい。この周辺回路領域ＰＡに形成される周辺トランジスタの構造について、以下に説明する。
【０１４５】
図５９は、本実施の形態の半導体装置を示す断面図である。図５９においては、周辺回路領域ＰＡに形成された周辺トランジスタの断面を示す。
【０１４６】
図５９に示すように、周辺トランジスタは、半導体基板１００（フィンＦ）の上方に配置されたゲート電極部ＧＥと、ゲート電極部ＧＥの両側の半導体基板１００（フィンＦ）中に設けられたソース、ドレイン領域ＳＤとを有する。フィンＦは、半導体基板１００の上部よりなり、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。ゲート電極部ＧＥは、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している。
【０１４７】
ゲート電極部ＧＥは、例えば、制御ゲート電極部ＣＧと異なる膜を用いることができる。また、周辺トランジスタは、ゲート電極部ＧＥと半導体基板１００（フィンＦ）との間に配置されたゲート絶縁膜ＧＩを有する。ゲート絶縁膜ＧＩは、制御ゲート絶縁膜ＣＧＩと異なる膜を用いることができる。
【０１４８】
例えば、ゲート絶縁膜ＧＩとして、熱酸化膜とｈｉｇｈ−ｋ絶縁膜との積層膜を用いることができる。また、ゲート電極部ＧＥとして、メタル電極膜を形成することができる。メタル電極膜としては、窒化タンタル／チタン／アルミニウムからなる積層膜を用いることができる。このように、ゲート絶縁膜ＧＩとして、高誘電率膜を有する絶縁膜を用い、ゲート電極部ＧＥとして、金属膜または金属化合物膜を有する導電性膜を用いてもよい。
【０１４９】
また、ゲート絶縁膜ＧＩは、層間絶縁膜ＩＬ０に形成された凹部の、底面および側壁に形成されている。また、ゲート電極部ＧＥは、上記凹部の内部に、ゲート絶縁膜ＧＩを介して埋め込まれている。
【０１５０】
また、ゲート電極部ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース、ドレイン領域ＳＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、ゲート電極部ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このソース、ドレイン領域ＳＤ（ｎ＋型半導体領域１１９ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１５１】
また、周辺トランジスタ（キャップ絶縁膜ＣＡＰ）上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４が形成されている。これらの膜は、例えば、酸化シリコン膜よりなる。なお、図５９においては、図示していないが、層間絶縁膜（ＩＬ１〜ＩＬ４）中に、プラグや配線を形成してもよい。
【０１５２】
［製法説明］
次いで、図６０〜図８５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６０〜図８５は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、主に、実施の形態１と異なる点について、詳細に説明する。
【０１５３】
まず、図６０、図６１に示すように、酸化シリコン膜ＨＭ１および窒化シリコン膜ＨＭ２をマスクとして、半導体基板１００をエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、絶縁膜の表面をエッチングすることにより、素子分離領域１０３の表面を後退させる。これにより、フィンＦを形成することができる（図４のハッチング部参照）。この際、素子分離領域１０３上に形成されるメモリゲート電極部ＭＧの底面が、フィンＦの高さの半分の位置より上側に位置することが好ましい。なお、周辺回路領域ＰＡにおいても、フィンＦを形成する。
【０１５４】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入し、ｐ型ウエル（図示せず）を形成する。
【０１５５】
次いで、図６２、図６３に示すように、酸化シリコン膜ＨＭ１を除去した後、半導体基板１００（フィンＦ）上に、制御ゲート絶縁膜ＣＧＩおよびゲート絶縁膜ＧＩとなる絶縁膜１０４を、例えば、熱酸化により形成する。
【０１５６】
次いで、絶縁膜１０４上に制御ゲート電極部ＣＧやゲート電極部ＧＥ用のポリシリコン膜１０５をＣＶＤ法などを用いて形成する。次いで、ポリシリコン膜１０５上に絶縁膜ＩＦ１として、３０ｎｍ程度の膜厚の窒化シリコン膜をＣＶＤ法などを用いて形成する。
【０１５７】
次いで、図６４、図６５に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＭＭＡの絶縁膜１０４、ポリシリコン膜１０５および絶縁膜ＩＦ１を除去し、熱酸化することにより、領域ＭＭＡにおいて、側面に露出した絶縁膜１０４の端部に厚膜部ＣＧＩａを形成する。
【０１５８】
次いで、図６６、図６７に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。絶縁膜ＯＮＯは、実施の形態１と同様にして形成することができる。
【０１５９】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極部ＭＧとなる導電性膜（ポリシリコン膜）１０９を形成する。
【０１６０】
次いで、図６８、図６９に示すように、領域ＣＣＡの絶縁膜１０４とポリシリコン膜１０５の積層膜（制御ゲート電極部ＣＧ）の側壁部に、サイドウォール状のメモリゲート電極部ＭＧを形成する。例えば、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。
【０１６１】
次いで、メモリセル領域ＭＡの領域ＭＭＡの半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａを形成する。次いで、メモリゲート電極部ＭＧの側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成し、領域ＭＭＡの半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂを形成する。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成される。
【０１６２】
次いで、メモリセル領域ＭＡの領域ＭＭＡを埋め込む、埋め込み絶縁膜ＢＬを形成する。例えば、半導体基板１００の全面上に、埋め込み絶縁膜ＢＬとして、酸化シリコン膜、具体的には、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を形成する。ＳＯＧ膜は、ウェットエッチングレートが大きく、埋め込み絶縁膜ＢＬとして用いて好適である。
【０１６３】
次いで、図７０、図７１に示すように、ＳＯＧ膜の上部を、メモリゲート電極部ＭＧが露出するまで、ＣＭＰ法などを用いて除去する。例えば、ＳＯＧ膜の表面高さは、半導体基板１００の表面から５０ｎｍ程度である。ＳＯＧ膜の表面高さを調整することにより、後述のｎ型不純物の注入工程においてその制御が容易となる。
【０１６４】
次いで、図７２、図７３に示すように、半導体基板１００の全面上に、キャップ絶縁膜ＣＡＰとして、窒化シリコン膜をＣＶＤ法などを用いて形成する。次いで、図７４、図７５に示すように、メモリセル領域ＭＡのキャップ絶縁膜ＣＡＰを除去し、絶縁膜１０４とポリシリコン膜１０５とを加工することにより制御ゲート電極部ＣＧを形成する。これにより、ドレイン領域ＭＤの形成領域が露出する。この際、周辺回路領域ＰＡにおいても、絶縁膜１０４とポリシリコン膜１０５とキャップ絶縁膜ＣＡＰを加工することによりこれらの積層膜（一次ゲート電極部）を形成する。
【０１６５】
次いで、図７６、図７７に示すように、領域ＣＣＡおよび周辺回路領域ＰＡの半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１９ａを形成する。次いで、制御ゲート電極部ＣＧおよび周辺回路領域ＰＡの上記積層膜（一次ゲート電極部）の側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成する。次いで、領域ＣＣＡおよび周辺回路領域ＰＡの半導体基板１００（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１９ｂを形成する。この工程により、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される。また、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるソース、ドレイン領域ＳＤが形成される。
【０１６６】
次いで、メモリゲート電極部ＭＧ、制御ゲート電極部ＣＧ、ソース領域ＭＳ、ドレイン領域ＭＤおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。金属シリサイド膜ＳＩＬは、実施の形態１と同様にして形成することができる。
【０１６７】
次いで、図７８、図７９に示すように、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧおよび周辺回路領域ＰＡの上記積層膜（一次ゲート電極部）の上方に、層間絶縁膜ＩＬ０として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜ＩＬ０の上部を、キャップ絶縁膜ＣＡＰが露出するまで、ＣＭＰ法などを用いて除去する。
【０１６８】
次いで、キャップ絶縁膜ＣＡＰおよび周辺回路領域ＰＡのポリシリコン膜１０５および絶縁膜１０４をエッチングにより除去する。この工程により、周辺トランジスタのゲート電極部形成領域に凹部（溝）が設けられる（図８１参照）。
【０１６９】
次いで、図８０、図８１に示すように、上記凹部に、周辺トランジスタのゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩは、熱酸化膜とｈｉｇｈ−ｋ絶縁膜との積層膜よりなる。例えば、上記凹部の底面を熱酸化することにより、１ｎｍ程度の膜厚の酸化シリコン膜を形成し、さらに、ｈｉｇｈ−ｋ絶縁膜として５ｎｍ程度の膜厚のＨｆ酸化膜を、ＣＶＤ法などを用いて酸化シリコン膜上および上記凹部の側壁に形成する。
【０１７０】
次いで、ゲート絶縁膜ＧＩ上に、ゲート電極部ＧＥとなる、メタル電極膜を形成する。例えば、ゲート絶縁膜ＧＩ上に、窒化チタン膜をバリア膜（図示せず）として形成した後、この窒化チタン膜上に、メタル電極膜を堆積する。メタル電極膜としては、窒化タンタル／チタン／アルミニウムからなる２０ｎｍ程度の膜厚の積層膜を用いることができる。これらの膜は、例えば、スパッタリング法などにより形成することができる。なお、周辺トランジスタとして、ｐチャネル型ＭＩＳＦＥＴを形成する場合には、メタル電極膜としては、窒化タンタル／窒化チタン／窒化タンタルからなる２０ｎｍ程度の膜厚の積層膜を用いることができる。
【０１７１】
次いで、図８２、図８３に示すように、熱酸化膜とｈｉｇｈ−ｋ絶縁膜との積層膜およびメタル電極膜を、層間絶縁膜ＩＬ０の表面が露出するまで、ＣＭＰ法などを用いて除去する。この工程により、上記凹部に、ゲート絶縁膜ＧＩおよびゲート電極部ＧＥが形成される。このようなゲート絶縁膜ＧＩおよびゲート電極部ＧＥの構成部は、ｈｉｇｈ−ｋ／メタル構造と呼ばれる。
【０１７２】
この後、図８４、図８５に示すように、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧやゲート電極部ＧＥなどの上方に、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）、プラグ（Ｐ１、Ｐ２）および配線（Ｍ１、Ｍ２）を形成する。層間絶縁膜、プラグおよび配線は、実施の形態１と同様にして形成することができる。
【０１７３】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０１７４】
（実施の形態４）
実施の形態１の半導体装置においては、制御ゲート絶縁膜ＣＧＩを単層の熱酸化膜としたが、制御ゲート絶縁膜ＣＧＩの平坦部と厚膜部とを異なる膜（熱酸化膜とデポ膜）としてもよい。
【０１７５】
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【０１７６】
［構造説明］
本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）と、周辺回路領域ＰＡに形成された周辺トランジスタとを有する（図１０８参照）。
【０１７７】
（メモリセルの構造説明）
図８６〜図８８は、本実施の形態の半導体装置を示す断面図である。
【０１７８】
図８６〜図８８に示すように、メモリセル（メモリ素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【０１７９】
具体的に、メモリセルは、半導体基板１００（フィンＦ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（フィンＦ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。
【０１８０】
制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、直方体状のフィンＦ上にゲート絶縁膜を介して配置される。フィンＦは、半導体基板１００（フィンＦ）の上部よりなり、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。
【０１８１】
制御ゲート電極部ＣＧとメモリゲート電極部ＭＧは、フィンＦを横切るように、Ｙ方向（Ａ−Ａ断面部と交差する方向、紙面縦方向）に延在している（図４参照）。
【０１８２】
メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧは、例えば、ポリシリコン膜よりなる。
【０１８３】
そして、制御ゲート電極部ＣＧと半導体基板１００（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、膜厚がほぼ同じである平坦部（横部）と平坦部の膜厚より厚く、メモリゲート電極部ＭＧ側の端部に位置する厚膜部ＣＧＩａとを有する。
【０１８４】
このように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚を大きくすることで、実施の形態１で説明したように、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。
【０１８５】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。
【０１８６】
また、メモリセルは、さらに、半導体基板１００のフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）等の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの上部には、金属シリサイド膜ＳＩＬが形成されている。
【０１８７】
また、メモリセル上には、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）が形成されている。これらの膜中には、プラグ（Ｐ１、Ｐ２）や配線（Ｍ１、Ｍ２）が形成されている。
【０１８８】
なお、上記メモリセルにおいて、メモリアレイの構成（図４〜図６）およびメモリセルの動作（図７〜図１２）は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１８９】
また、半導体装置に、メモリセル領域ＭＡの他、周辺回路が形成された周辺回路領域ＰＡを設けてもよい。この周辺回路領域ＰＡに形成される周辺トランジスタの構造は、実施の形態１の場合と同様であるため、その説明を省略する（図２１参照）。
【０１９０】
［製法説明］
次いで、図８９〜図１０８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図８９〜図１０８は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、主に、実施の形態１と異なる点について、詳細に説明する。
【０１９１】
まず、図８９、図９０に示すように、酸化シリコン膜ＨＭ１および窒化シリコン膜ＨＭ２をマスクとして、半導体基板１００をエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、絶縁膜の表面をエッチングすることにより、素子分離領域１０３の表面を後退させる。これにより、フィンＦを形成することができる（図４のハッチング部参照）。この際、素子分離領域１０３上に形成されるメモリゲート電極部ＭＧの底面が、フィンＦの高さの半分の位置より上側に位置することが好ましい。なお、周辺回路領域ＰＡにおいても、フィンＦを形成する。
【０１９２】
次いで、窒化シリコン膜ＨＭ２を除去し、酸化シリコン膜ＨＭ１をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入し、ｐ型ウエル（図示せず）を形成する。
【０１９３】
次いで、図９１、図９２に示すように、酸化シリコン膜ＨＭ１を除去した後、半導体基板１００（フィンＦ）上に、絶縁膜ＨＭ３を、例えば、熱酸化により形成する。
【０１９４】
次いで、絶縁膜ＨＭ３上に、絶縁膜（犠牲膜、スペーサ用の絶縁膜）ＳＰＭとして、８０ｎｍ程度の膜厚の窒化シリコン膜をＣＶＤ法などを用いて形成する。
【０１９５】
次いで、図９３、図９４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＣＣＡおよび周辺回路領域ＰＡの絶縁膜ＨＭ３および絶縁膜ＳＰＭを除去する。これにより、領域ＭＭＡに、絶縁膜ＨＭ３および絶縁膜ＳＰＭの積層膜が残存する。
【０１９６】
次いで、図９５、図９６に示すように、半導体基板１００の全面上に、厚膜部ＣＧＩａとなる絶縁膜を形成する。例えば、絶縁膜ＨＭ３および絶縁膜ＳＰＭの積層膜の側面および上面に、１０ｎｍ程度の酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、図９７、図９８に示すように、この酸化シリコン膜をエッチバックする。この際、絶縁膜ＨＭ３および絶縁膜ＳＰＭの積層膜の側面の下部にのみ、酸化シリコン膜（側壁膜）が残存するように、エッチバック条件を調整する。この側面の下部に残存する酸化シリコン膜が厚膜部ＣＧＩａとなる。このとき、図９７のＣ−Ｃ断面部に示すようにフィンＦの側面にも厚膜部ＣＧＩａが形成される。
【０１９７】
次いで、図９９、図１００に示すように、領域ＣＣＡおよび周辺回路領域ＰＡ上に、制御ゲート絶縁膜ＣＧＩおよびゲート絶縁膜ＧＩとなる絶縁膜１０４を、例えば、熱酸化により形成する。これにより、絶縁膜（熱酸化膜）１０４と、堆積膜である酸化シリコン膜（側壁膜）よりなる制御ゲート絶縁膜ＣＧＩが形成される。このように、厚膜部と平坦部（少なくとも、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側と反対側の端部に位置する膜）とを異なる膜としてもよい。
【０１９８】
次いで、絶縁膜１０４および絶縁膜ＳＰＭ上に制御ゲート電極部ＣＧやゲート電極部ＧＥ用の１５０ｎｍ程度の膜厚のポリシリコン膜１０５を形成する。次いで、ポリシリコン膜１０５を、絶縁膜ＳＰＭが露出するまで、ＣＭＰ法などを用いて除去する。次いで、絶縁膜ＳＰＭおよびその下層の絶縁膜ＨＭ３をエッチングにより除去する。この工程により、領域ＭＭＡに凹部（溝）が設けられる（図１０参照）。
【０１９９】
次いで、図１０１、図１０２に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、上記凹部内およびポリシリコン膜１０５上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法などにより、４ｎｍ程度の膜厚で形成する。次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８を形成する。例えば、中層絶縁膜１０７上に、上層絶縁膜１０８として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。
【０２００】
次いで、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極部ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【０２０１】
次いで、図１０３、図１０４に示すように、領域ＣＣＡの絶縁膜１０４とポリシリコン膜１０５の積層膜（制御ゲート電極部ＣＧ）の側壁部に、サイドウォール状のメモリゲート電極部ＭＧを形成する。例えば、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。
【０２０２】
次いで、図１０５、図１０６に示すように、周辺回路領域ＰＡにゲート絶縁膜ＧＩおよびゲート電極部ＧＥを形成する。例えば、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域ＰＡの絶縁膜１０４とポリシリコン膜１０５を加工する（図１０６参照）。
【０２０３】
次いで、メモリセル領域ＭＡにおいて、ソース領域ＭＳおよびドレイン領域ＭＤを形成し、周辺回路領域ＰＡにおいて、ソース、ドレイン領域ＳＤを形成する。これらの領域は、実施の形態１と同様にして形成することができる。
【０２０４】
次いで、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳ、ドレイン領域ＭＤ、ゲート電極部ＧＥおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。金属シリサイド膜ＳＩＬは、実施の形態１と同様にして形成することができる。
【０２０５】
この後、図１０７、図１０８に示すように、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧやゲート電極部ＧＥなどの上方に、層間絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）、プラグ（Ｐ１、Ｐ２）および配線（Ｍ１、Ｍ２）を形成する。層間絶縁膜、プラグおよび配線は、実施の形態１と同様にして形成することができる。
【０２０６】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０２０７】
（応用例１）
上記実施の形態１〜４の半導体装置においては、メモリセルおよび周辺トランジスタをフィン上に形成したが、メモリセルおよび周辺トランジスタを平坦な半導体基板の活性領域上に形成してもよい。
【０２０８】
例えば、図４に示す、フィンＦの領域を素子分離領域１０３とその表面高さが同程度の活性領域（ｐ型ウエル）としてもよい。この場合、活性領域を利用してソース線ＳＬを形成することができるため、プラグＰ１やソース線ＳＬを省略することができる。
【０２０９】
（応用例２）
絶縁膜ＯＮＯを構成する上層絶縁膜１０８を積層膜としてもよい。例えば、上層絶縁膜１０８を、中層絶縁膜１０７上に形成された酸窒化シリコン膜と、この上に形成された窒化シリコン膜と、この上に形成された酸化シリコン膜との積層膜で構成する。言い換えれば、上層絶縁膜１０８を、酸窒化シリコン膜、窒化シリコン膜およびシリコン酸化膜が下から積層された積層膜で構成する。
【０２１０】
（応用例３）
実施の形態２において、ポリシリコン膜のメモリゲート電極部ＭＧ側の端部下の、シリコンゲルマニウム膜１０５ａの窪み（凹部、アンダーカット）を大きくし、その内部に、絶縁膜ＯＮＯ（１０６、１０７、１０８）およびメモリゲート電極部ＭＧの一部が入り込む構成としてもよい。窪みに入り込んだ、絶縁膜ＯＮＯの部分をＯＮＯａで示し、窪みに入り込んだ、メモリゲート電極部ＭＧの部分をＭＧａで示す。図１０９は、応用例の半導体装置を示す断面図である。
【０２１１】
このように、制御ゲート絶縁膜ＣＧＩのメモリゲート電極部ＭＧ側の端部の膜厚を大きくすることで、実施の形態１で説明したように、メモリセルのリテンション特性（電荷の保持特性）を向上させることができる。
【０２１２】
また、窪みに入り込んだメモリゲート電極部ＭＧの一部分ＭＧａにより、読み出し時において、制御ゲート電極部ＣＧ下のチャネルの抵抗を小さくすることができ、読み出し特性を向上することができる。
【０２１３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２１４】
例えば、実施の形態２や４のメモリセルと、実施の形態３の周辺トランジスタとを組み合わせてもよい。
【符号の説明】
【０２１５】
１００  半導体基板
１０３  素子分離領域
１０４  絶縁膜
１０５  ポリシリコン膜
１０５ａ  シリコンゲルマニウム膜
１０５ｂ  ポリシリコン膜
１０６  下層絶縁膜
１０７  中層絶縁膜
１０８  上層絶縁膜
１０９  導電性膜
１１１ａ  ｎ−型半導体領域
１１１ｂ  ｎ＋型半導体領域
１１９ａ  ｎ−型半導体領域
１１９ｂ  ｎ＋型半導体領域
１００１  制御回路
１００２  入出力回路
１００３  アドレスバッファ
１００４  行デコーダ
１００５  列デコーダ
１００６  ベリファイセンスアンプ回路
１００７  高速リードセンスアンプ回路
１００８  書込み回路
１００９  メモリセルアレイ
１００１０  電源回路
１００１１  電流トリミング回路
Ａ  ロジック部
Ｂ  メモリ部
Ｃ  半導体装置
ＣＣＡ  領域
ＣＧ（ＣＧ１〜ＣＧ４）  制御ゲート電極部
ＣＧＩ  制御ゲート絶縁膜
ＣＧＩａ  厚膜部
ＤＬ、ＤＬ１〜ＤＬ４  ドレイン線
ｅ  電子
Ｆ  フィン
ＧＥ  ゲート電極部
ＧＩ  ゲート絶縁膜
ＨＭ１  酸化シリコン膜
ＨＭ２  窒化シリコン膜
ＨＭ３  絶縁膜
ｈ  ホール
ＩＦ１  絶縁膜
ＩＬ１〜ＩＬ４  層間絶縁膜
Ｍ１、Ｍ２  配線
ＭＡ  メモリセル領域
ＭＤ  ドレイン領域
ＭＧ（ＭＧ１〜ＭＧ４）  メモリゲート電極部
ＭＧａ  メモリゲート電極部の一部分
ＭＬ１〜ＭＬ４  配線
ＭＭＡ  領域
ＭＳ  ソース領域
ＯＮＯ  絶縁膜
ＯＮＯａ  ＯＮＯの一部分
Ｐ１、Ｐ２  プラグ
ＰＡ  周辺回路領域
Ｒ  窪み
ＳＤ  ソース、ドレイン領域
ＳＩＬ  金属シリサイド膜
ＳＬ、ＳＬ１、ＳＬ２  ソース線
ＳＭＰ  絶縁膜
ＳＷ  サイドウォール膜（側壁絶縁膜）
【図１】
2017045947.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図２０】
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