(57)【要約】      （修正有）【課題】スーパージャンクション構造の特性安定を可能とする半導体装置を提供する。【解決手段】半導体装置１００は、ソース電極４と、ドレイン電極６と、ソース電極４とドレイン電極６の間に設けられた第１導電型第１半導体領域８と、第１半導体領域８のＸ軸方向に、第１半導体領域８と交互に設けられた、第２導電型不純物を含む第２半導体領域１０と、第２半導体領域内に設けられた第１絶縁体領域１６と、第１半導体領域上に設けられたゲート電極２０と、ゲート電極２０の周囲に設けられたゲート絶縁体領域２２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極の間に設けられた第１導電型第１半導体領域と、
前記第１半導体領域の第１方向に、前記第１半導体領域と交互に設けられた、第２導電型不純物を含む第２半導体領域と、
前記第２半導体領域内に設けられた第１絶縁体領域と、
前記第１半導体領域上に設けられた第３電極と、
前記第３電極の周囲に設けられた第２絶縁体領域と、
を備える半導体装置。
【請求項２】
前記第１半導体領域から前記第１絶縁体領域に向かって前記第２半導体領域の第２導電型不純物濃度は低下する請求項１記載の半導体装置。
【請求項３】
前記第１絶縁体領域は、前記第１絶縁体領域内に設けられた第１空孔をさらに有する請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２半導体領域に対して前記第１方向に垂直な第２方向に設けられた、第２導電型第４半導体領域と、前記第４半導体領域内に設けられた第３絶縁体領域と、前記第３絶縁体領域内に設けられ前記第１空孔と連結されている第２空孔と、を備える第３半導体領域をさらに備える請求項３記載の半導体装置。
【請求項５】
前記第１方向に平行な方向における前記第３半導体領域の長さは前記第１方向に平行な方向における前記第２半導体領域の長さより長い請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗を両立させる電力制御用半導体装置として、ｎ型（あるいはｐ
型）の半導体層にｐ型（あるいはｎ型）の半導体層を埋め込み、ｎ型領域とｐ型領域を交
互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦
型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  
Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型
不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領
域を作り高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵
抗を実現できる。
【０００３】
ＳＪ構造を形成する一方法として、例えば、ｎ型の半導体層にトレンチを形成し、そのトレンチ内をｐ型の半導体で埋め込みｐ型の半導体層を設ける方法がある。しかしながら、この方法では、ｐ型の半導体層内に空洞部（空孔、ボイド）が形成されやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１４４２７１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、スーパージャンクション構造の特性安定を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１電極と、第２電極と、第１電極と第２電極の間に設けられた第１導電型第１半導体領域と、第１半導体領域の第１方向に、第１半導体領域と交互に設けられた、第２導電型不純物を含む第２半導体領域と、第２半導体領域内に設けられた第１絶縁体領域と、第１半導体領域上に設けられた第３電極と、第３電極の周囲に設けられた第２絶縁体領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の半導体装置において、第１方向に平行な方向における第２半導体領域の長さと第１方向に平行な方向における第３半導体領域の長さの関係を示す模式上面図である。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【図７】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【図８】第２の実施形態の半導体装置の模式断面図である。
【図９】第３の実施形態の半導体装置において、第１方向に平行な方向における第２半導体領域の長さと第１方向に平行な方向における第３半導体領域の長さの関係を示す模式上面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の
部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、第１電極と、第２電極と、第１電極と第２電極の間に設けられた第１導電型第１半導体領域と、第１半導体領域の第１方向に、第１半導体領域と交互に設けられた、第２導電型不純物を含む第２半導体領域と、第２半導体領域内に設けられた第１絶縁体領域と、第１半導体領域上に設けられた第３電極と、第３電極の周囲に設けられた第２絶縁体領域と、を備える。
【００１１】
図１は、本実施形態の半導体装置１００の模式断面図である。図２は、本実施形態の半導体装置において、第１方向に平行な方向における第２半導体領域の長さと第１方向に平行な方向における第３半導体領域の長さの関係を示す模式上面図である。図２のＩ−Ｉ線断面図は図１（ａ）である。図２のＩＩ−ＩＩ線断面図は図１（ｂ）である。本実施形態の半導体装置１００は、スーパージャンクション構造を備えるトレンチゲート型縦型ＭＯＳＦＥＴである。
【００１２】
図１及び図２において、第１方向をＸ軸方向、Ｘ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）、Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。図２のＩ−Ｉ線断面及びＩＩ−ＩＩ線断面は、Ｙ軸方向に対して垂直すなわちＸＺ面に平行な面内にある。図１（ａ）及び図１（ｂ）は、半導体装置１００のＹ軸方向に垂直な面内すなわちＸＺ面に平行な面内における断面図である。また、言い換えれば、図２は、半導体装置１００をＺ方向から見た場合の模式上面図である。
【００１３】
半導体装置１００は、第１電極（ソース電極）４と、第２電極（ドレイン電極）６と、第１導電型第１半導体領域８と、第２半導体領域１０と、第２導電型第６半導体領域１２と、第７半導体領域１４と、第１絶縁体領域１６と、第１空孔１８と、第３電極（ゲート電極）２０と、第２絶縁体領域（ゲート絶縁膜）２２と、第２導電型第８半導体領域３０と、第１導電型第９半導体領域３２と、第２導電型第１０半導体領域３４と、第３半導体領域４０と、第４半導体領域４２と、第３絶縁体領域４６と、第２空孔４８と、第４絶縁体領域５０と、バリアメタル５２と、上面７０と、を備える。
【００１４】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、ｎ＋型、ｎ型、ｎ−型の順で、第１導電型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の順で、第２導電型の不純物濃度が低くなっていることを意味する。
【００１５】
第１電極４は、半導体装置１００のソース電極である。第１電極４は、例えば、アルミニウム（Ａｌ）を含む。
【００１６】
第２電極６は、半導体装置１００のドレイン電極である。第２電極６は、例えば、バナジウム（Ｖ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）またはスズ（Ｓｎ）を含む。
【００１７】
ｎ型第１半導体領域８は、第１電極４と第２電極６の間に設けられており、上面７０を有する。第１半導体領域８は、ｎ型不純物を含むシリコン（Ｓｉ）を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。第１半導体領域８は、スーパージャンクション構造のｎ型の部分である。
【００１８】
バリアメタル５２は、第１電極４と第１半導体領域８の間に設けられている。バリアメタル５２は、後述するソース電極５４に用いられるアルミニウム（Ａｌ）とシリコンが直接接することによりアルミニウムとシリコンが互いに拡散する事を防ぐ。バリアメタル５２は、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）を含む。
【００１９】
第２半導体領域１０は、第１半導体領域８の第１方向に、第１半導体領域８と交互に設けられている。第２半導体領域１０は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。第２半導体領域１０は、スーパージャンクション構造のｐ型の部分である。
【００２０】
第２半導体領域１０は、ｐ型第６半導体領域１２と、第６半導体領域１２内にそれぞれ設けられた第７半導体領域１４を有する。ｐ型第６半導体領域１２は、例えば、シリコン（Ｓｉ）とｐ型不純物を含む。第７半導体領域１４は、例えば、ｉ型（ノンドープ型）のシリコン（Ｓｉ）を含む。
【００２１】
第１絶縁体領域１６は、第７半導体領域１４内（第２半導体領域１０内）に設けられている。第１絶縁体領域１６は、例えば、酸化シリコン（ＳｉＯ２）を含む。第１絶縁体領域１６は、それぞれ第１絶縁体領域１６内に設けられた第１空孔１８を有する。
【００２２】
本実施形態においては、第６半導体領域１２内にｉ型（ノンドープ）シリコン（Ｓｉ）を含む第７半導体領域１４が設けられている。そのため、第１半導体領域８から第１絶縁体領域１６に向かって第２半導体領域１０のｐ型不純物濃度は低下している、又は第１絶縁体領域１６よりも第１半導体領域８に近い側にｐ型不純物濃度の高い領域が設けられている。
【００２３】
第３電極２０は、第１半導体領域８上の、複数の第２半導体領域１０の間に設けられている。第３電極２０は、半導体装置１００のゲート電極である。第３電極２０は、例えば、多結晶シリコン（Ｓｉ）を含む。
【００２４】
第２絶縁体領域２２は、第３電極２０の周囲に設けられている。第２絶縁体領域２２は、半導体装置１００のゲート絶縁膜である。第２絶縁体領域２２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【００２５】
ｐ型第８半導体領域３０は、第２半導体領域１０と第３電極２０の間に設けられている。ｐ型第８半導体領域３０は、半導体装置１００のチャネル領域（ベース領域）である。
【００２６】
ｎ型第９半導体領域３２は、第８半導体領域３０上の、第２半導体領域１０と第３電極２０の間に設けられている。ｎ型第９半導体領域３２は、半導体装置１００のソース領域である。
【００２７】
ｐ＋型第１０半導体領域３４は、第８半導体領域３０上の、第２半導体領域１０と第９半導体領域３２の間に設けられている。ｐ＋型第１０半導体領域３４は、半導体装置１００のチャネルコンタクト領域（ベースコンタクト領域）である。
【００２８】
第３半導体領域４０は、第２半導体領域１０に対して、第１方向に垂直な第２方向に設けられている。第３半導体領域４０は、ｐ型第４半導体領域４２と、第４半導体領域４２内に設けられた第３絶縁体領域４６と、第３絶縁体領域４６内に設けられた第４絶縁体領域５０と、第４絶縁体領域５０（第３絶縁体領域４６）内に設けられた第２空孔４８を有する。第１方向に平行な方向における第３半導体領域４０の長さｄ２は、それぞれ第１方向に平行な方向における第２半導体領域１０の長さｄ１より長い。
【００２９】
第３絶縁体領域４６は、例えば、熱酸化法によって形成された酸化シリコン（ＳｉＯ２）を含む。第４絶縁体領域５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された酸化シリコン（ＳｉＯ２）を含み、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）から形成される。
【００３０】
第２空孔４８は、第２方向において、第１空孔１８と連結されている。また、第４半導体領域４２は、第２方向において、第６半導体領域１２と連結されていても良い。
【００３１】
本実施形態の半導体装置１００においては、図２に示すように、第２半導体領域の第１方向に、さらに第２半導体領域が設けられている。また、第３半導体領域の第１方向に、さらに第３半導体領域が設けられている。
【００３２】
次に、本実施形態の半導体装置１００の製造方法を記載する。
【００３３】
本実施形態の半導体装置１００の製造方法は、ｎ型第１半導体領域８の第１方向においてｎ型第１半導体領域８と交互になるように、第１方向に平行な方向における長さがｄ１である第１溝を第１方向と垂直な第２方向に形成し、第１溝と連結され第１方向に平行な方向における長さがｄ１より長いｄ２である第２溝を第２方向に形成し、第１溝上にｐ型第６半導体領域を形成し、第２溝上にｐ型第４半導体領域を形成し、第６半導体領域上にｉ型第７半導体領域を形成し、第７半導体領域内に第１空孔を形成し、第４半導体領域上にｉ型第５半導体領域を形成し、第５半導体領域を酸化させて第３絶縁体領域を形成し、第７半導体領域の一部を酸化して第７半導体領域内の第１空孔の周囲に第１絶縁体領域を形成し、第３絶縁体領域内に第４絶縁体領域と第４絶縁体領域内に設けられた第２空孔を形成し、第１半導体領域上にｐ型第８半導体領域を形成し、第１半導体領域上にｎ型第９半導体領域を形成し、第１半導体領域上にｐ型第１０半導体領域を形成し、第１半導体領域上に第２絶縁体領域を形成し、第１半導体領域上に第３電極を形成し、第１半導体領域上にバリアメタルを形成し、第１半導体領域上にソース電極を形成し、第１半導体領域の、ソース電極が設けられた面と反対側の面に接してドレイン電極を形成する。
【００３４】
まず、図３（ａ）に示すように、ｎ型第１半導体領域８の第１方向においてｎ型第１半導体領域８と交互になるように、第１方向に平行な方向における長さがｄ１である第１溝を第１方向と垂直な第２方向に形成する。次に、図３（ｂ）に示すように、第１溝６０とそれぞれ連結され、第１方向に平行な方向における長さがｄ１より長いｄ２である第２溝６２を第２方向に形成する。
【００３５】
次に、図４（ａ）に示すように、第１溝６０上に、例えばエピタキシャル成長法により、ｐ型第６半導体領域１２を形成する。また、第２溝６２上に、例えばエピタキシャル成長法により、ｐ型第４半導体領域４２を形成する。なお、第６半導体領域１２と第４半導体領域４２は、互いに第２方向において接続されていても良い。
【００３６】
次に、図５（ａ）に示すように、第６半導体領域１２上に、ｉ型（ノンドープ型）第７半導体領域１４を形成する。このとき、図５（ａ）のように、図４（ａ）において第１溝６０であった部分には、第１溝６０の上部が閉塞することにより、第７半導体領域１４内に第１空孔１８が形成される。
【００３７】
また、図５（ｂ）に示すように、第４半導体領域４２上に、ｉ型（ノンドープ型）第５半導体領域４４を形成する。第２溝６２の幅は第１溝６０よりそれぞれ長いため、第２溝６２の上部は第１溝６０の上部のように閉塞されない。
【００３８】
次に、図６（ａ）及び図６（ｂ）に示すように、例えば、第２溝６２内に酸素ガスを供給することにより、第５半導体領域４４を酸化させて第３絶縁体領域４６を形成する。また、第２溝６２内に供給された酸素ガスは、第２溝６２から第１空孔１８に供給される。そして、第７半導体領域１４の一部が酸化され第７半導体領域１４の第１空孔１８内に第１絶縁体領域１６が形成される。
【００３９】
次に、例えばＣＶＤ法により、ＢＰＳＧを第３絶縁体領域４６内に導入して、第３絶縁体領域４６内に第４絶縁体領域５０と第４絶縁体領域５０内に設けられた第２空孔４８を形成する。次にＢＰＳＧを加熱して溶解し、第３絶縁体領域４６内に第４絶縁体領域５０をリフローさせる。次に、第１半導体領域８上に設けられた余剰の第４絶縁体領域５０をエッチングし、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により除去する。この段階における図を図７（ａ）及び図７（ｂ）に示す。
【００４０】
最後に、イオン注入法等によりｐ型第８半導体領域３０、ｎ型第９半導体領域３２、ｐ型第１０半導体領域３４を第１半導体領域８上に形成する。次に、第１半導体領域上に第２絶縁体領域２２、第３電極２０、バリアメタル５２、ソース電極４を形成する。次に、第１半導体領域８の、ソース電極４が設けられた面と反対側の面に接してドレイン電極６を形成し、図１に示した半導体装置１００を得る。
【００４１】
次に、本実施形態の半導体装置１００の作用効果を記載する。
【００４２】
スーパージャンクション構造のｐ型部分（第２半導体領域）にはリーク電流が流れることがあるため、半導体装置の特性が安定しないおそれがある。これを抑制するためｐ型部分の一部に酸化膜などの絶縁体を設けることが考えられる。しかし、第１半導体領域８の上面７０に絶縁体が設けられると、絶縁体上にＦＥＴ等のデバイスを形成することは困難なため、半導体装置を微細化することが困難になる。製造速度を高くするためｐ型部分に空孔を設ける構造にした場合、空孔の内壁をリーク電流が流れることがあるため、この問題はさらに顕在化する。
【００４３】
本実施形態の半導体装置においては、第２半導体領域内に第１絶縁体領域が設けられている。そのため、上記のリーク電流が流れることを抑制することができる。また、第１半導体領域の上面７０には絶縁体が設けられていないため、半導体装置の微細化が可能となる。
【００４４】
第１絶縁体領域内に第１空孔が設けられた構造とすることで、高い製造速度で半導体装置を製造し、かつ第１空孔の内壁をリーク電流が流れることを抑制することが可能となる。
【００４５】
第１半導体領域から第１絶縁体領域に向かって第２半導体領域の第２導電型不純物濃度は低下する、又は第１絶縁体領域１６ａ、１６ｂよりも第１半導体領域８に近い側に、ｐ型不純物濃度の高い領域が設けられている構造とすることで、ｉ型（ノンドープ）の半導体領域を設ける等により第６の半導体領域１２が酸化から保護され、不純物濃度の制御が容易となる。
【００４６】
第３半導体領域を、第２半導体領域と別に設けることにより、第２半導体領域上にはＦＥＴ等の半導体デバイスの形成が可能となり、かつ第１空孔の内壁を酸化させてリーク電流が流れることを抑制することが可能となる。
【００４７】
第１方向に平行な方向における第３半導体領域の長さは第１方向に平行な方向における第２半導体領域の長さより長いものとすることにより、第３半導体領域の上部を閉塞させずに第２半導体領域の上部を閉塞させることが容易に可能となる。これにより、第３半導体領域の上部から酸素ガス等を第２半導体領域に導入し、第１空孔の内壁を酸化させることが可能となる。
【００４８】
（第２の実施形態）
本実施形態の半導体装置２００は、スーパージャンクション構造を備えるプレーナーゲート型縦型ＭＯＳＦＥＴである点で、第１の実施形態の半導体装置１００と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
【００４９】
図８は、本実施形態の半導体装置２００の模式断面図である。本実施形態の半導体装置２００及びその製造方法においても、スーパージャンクション構造の特性安定を可能とする半導体装置の提供が可能となる。
【００５０】
（第３の実施形態）
本実施形態の半導体装置３００は、第２半導体領域の第１方向に第３半導体領域が設けられている点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態及び第２の実施形態と重複する点については、記載を省略する。
【００５１】
図９は、本実施形態の半導体装置３００において、第１方向に平行な方向における第２半導体領域の長さと第１方向に平行な方向における第３半導体領域の長さの関係を示す模式上面図である。このように第２半導体領域と第３半導体領域を設けることにより、第１方向（Ｘ軸方向）の単位長さあたりに、より多くの第２半導体領域及び第３半導体領域を設けて微細化をすることができる。
【００５２】
本実施形態の半導体装置３００によれば、微細化をすることが可能な、スーパージャンクション構造の特性安定を可能とする半導体装置の提供が可能となる。
【００５３】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
４        第１電極（ソース電極）
６        第２電極（ドレイン電極）
８        第１導電型第１半導体領域
１０        第２半導体領域
１２        第２導電型第６半導体領域
１４        第７半導体領域
１６        第１絶縁体領域
１８        第１空孔
２０        第３電極（ゲート電極）
２２        第２絶縁体領域（ゲート絶縁膜）
３０        第２導電型第８半導体領域
３２        第１導電型第９半導体領域
３４        第２導電型第１０半導体領域
４０        第３半導体領域
４２        第２導電型第４半導体領域
４４        第５半導体領域
４６        第３絶縁体領域
４８        第２空孔
５０        第４絶縁体領域
５２        バリアメタル
６０        第１溝
６２        第２溝
７０        上面
１００      半導体装置
２００      半導体装置
３００      半導体装置
【図１】
2017054959.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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