(57)【要約】【課題】回路面積の増加を抑え、サージ等による誤作動を抑制する半導体装置を提供する。【解決手段】本実施形態の半導体装置は、ドレインが入出力端子に接続され、ソースが第一電源ラインに接続された第一トランジスタと、ドレインが前記第一電源ラインに接続され、ソースが第二電源ラインに接続された第二トランジスタと、アノードが前記第二電源ラインに接続された第一ダイオードと、ドレインが前記第二トランジスタのゲートに接続され、ソースが前記第一ダイオードのカソードに接続されたＮ型ＭＯＳトランジスタと、一端と他端とを有し、一端が第一電源ラインに接続され他端が第二電源ラインに接続された内部回路と、を有する。【選択図】図１
2017152647.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが入出力端子に接続され、ソースが第一電源ラインに接続された第一トランジ
スタと、
ドレインが前記第一電源ラインに接続され、ソースが第二電源ラインに接続された第二
トランジスタと、
アノードが前記第二電源ラインに接続された第一ダイオードと、
ドレインが前記第二トランジスタのゲートに接続され、ソースが前記第一ダイオードの
カソードに接続されたＮ型ＭＯＳトランジスタと、
一端と他端とを有し、一端が第一電源ラインに接続され他端が第二電源ラインに接続さ
れた内部回路と、
を有する半導体装置。
【請求項２】
ドレインが入出力端子に接続され、ソースが第一電源ラインに接続された第一トランジ
スタと、
ドレインが前記第一電源ラインに接続され、ソースが第二電源ラインに接続された第二
トランジスタと、
アノードが前記第二電源ラインに接続された第一ダイオードと、
アノードが前記第二トランジスタのゲートに接続され、カソードが前記第一ダイオード
のカソードに接続された第二ダイオードと、
一端と他端とを有し、一端が第一電源ラインに接続され他端が第二電源ラインに接続さ
れた内部回路と、
を有する半導体装置。
【請求項３】
ドレインが入出力端子に接続され、ソースが第一電源ラインに接続された第一トランジ
スタと、
ドレインが前記第一電源ラインに接続され、ソースが第二電源ラインに接続された第二
トランジスタと、
アノードが前記第二電源ラインに接続された第一ダイオードと、
一端と他端とを有し、一端が第一電源ラインに接続され他端が第二電源ラインに接続さ
れた内部回路と、
一端と他端とを有し、一端が前記第二トランジスタのゲートに接続され他端が前記第一
ダイオードのカソードに接続され、少なくとも前記第一ダイオードの降伏電圧以上のとき
に導通する第一回路と、
を備えた半導体装置。
【請求項４】
前記第一回路はダイオードまたはＮ型ＭＯＳトランジスタであることを特徴とする請求
項３に記載の半導体装置。
【請求項５】
前記第一ダイオードはツェナーダイオードであることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体装置。
【請求項６】
前記第一トランジスタはＰ型ＭＯＳトランジスタ、前記第二トランジスタはＮ型ＭＯＳ
トランジスタを含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置
。
【請求項７】
前記第一回路の一端及び前記第二トランジスタのゲートがその出力部に接続されたイン
バータと、
一端と他端とを有し、一端が第一電源ラインに接続され他端がキャパシタに接続された
抵抗と、
一端と他端とを有し、一端が第二電源ラインに接続され他端が抵抗に接続されたキャパ
シタと、
を備え、
前記抵抗と前記キャパシタとの接続部は、前記インバータの入力部に接続されることを
特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
内部回路をサージ等から保護するために高圧側電源と低圧側電源との間にトランジスタ
を配置した保護回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９７１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態が解決しようとする課題は、回路面積の増加を抑え、サージ等による誤作動
を抑制する半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、ドレインが入出力端子に接続され、ソースが第一電源ライ
ンに接続された第一トランジスタと、ドレインが前記第一電源ラインに接続され、ソース
が第二電源ラインに接続された第二トランジスタと、アノードが前記第二電源ラインに接
続された第一ダイオードと、ドレインが前記第二トランジスタのゲートに接続され、ソー
スが前記第一ダイオードのカソードに接続されたＮ型ＭＯＳトランジスタと、一端と他端
とを有し、一端が第一電源ラインに接続され他端が第二電源ラインに接続された内部回路
と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第一の実施形態にかかる半導体装置を示す回路図。
【図２】第一の実施形態にかかる半導体装置を示す断面図。
【図３】比較例の半導体装置を示す断面図。
【図４】第二の実施形態にかかる半導体装置を示す回路図。
【図５】第三の実施形態にかかる半導体装置を示す回路図。
【図６】第三の実施形態にかかる半導体装置を示す断面図。
【発明を実施するための形態】
【０００７】
（第一の実施形態）
以下、第一の実施形態にかかる半導体装置の回路について図１〜図３を参照して説明す
る。なお、以下の図面の記載において、同一または類似の部分は同一または類似の符号で
表している。ただし、図面は厚さと平面寸法との関係、各層の厚さの比率等は現実のもの
とは異なり、模式的なものである。
【０００８】
図１は、第一の実施形態にかかる半導体装置の回路図である。本実施形態にかかる半導
体装置は図１に示すように、高圧側電源２に接続された高圧側電源ライン２０と低圧側電
源４に接続された低圧側電源ライン４０とを有する。高圧側電源ライン２０及び低圧側電
源ライン４０の少なくともいずれかに接続されたＰ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳ
トランジスタ５、ダイオード６、抵抗７、Ｎ型ＭＯＳトランジスタ１３及び内部回路１８
と、ダイオード６に接続されたＮ型ＭＯＳトランジスタ８と、を有する。なお、高圧側電
源２には電源電圧Ｖｄｄが印加され、低圧側電源４には接地電圧Ｖｓｓが印加される。
【０００９】
Ｐ型ＭＯＳトランジスタ３はドレインが入出力端子１に接続され、ソースとゲートが高
圧側電源ライン２０に接続される。Ｎ型ＭＯＳトランジスタ５はドレインが高圧側電源ラ
イン２０に接続され、ソースが低圧側電源ライン４０に接続される。ダイオード６はアノ
ードが低圧側電源ライン４０に接続され、カソードがＮ型ＭＯＳトランジスタ８のソース
に接続される。Ｎ型ＭＯＳトランジスタ８のドレインとゲートはＮ型ＭＯＳトランジスタ
５のゲートと接続される。
【００１０】
Ｎ型ＭＯＳトランジスタ５のゲートと低圧側電源ライン４０との間には抵抗７が接続さ
れる。入出力端子１と低圧側電源ライン４０との間には、ドレインが入出力端子１に接続
され、ソース及びゲートが低圧側電源ライン４０に接続されたＮ型ＭＯＳトランジスタ１
３を有する。
【００１１】
高圧側電源ライン２０と低圧側電源ライン４０の間には内部回路１８が接続される。高
圧側電源ライン２０にサージが印加された際にサージが内部回路１８へ流れないようにＮ
型ＭＯＳトランジスタ５が導通し、高圧側電源ライン２０から低圧側電源ライン４０にサ
ージを流す。
【００１２】
Ｎ型ＭＯＳトランジスタ５は、サージによる過電流を流すことによってオン動作するた
め高耐圧のものを用いることが望ましい。
【００１３】
抵抗７はＮ型ＭＯＳトランジスタ５のゲートと低圧側電源ライン４０との電圧差が大き
くなることによるＮ型ＭＯＳトランジスタ５の破壊を抑制するために挿入されているが本
実施形態の効果を得るためには必ずしも必要ではない。
【００１４】
ダイオード６はツェナーダイオードが考えられるが、これに限定されない。
【００１５】
ダイオード６はＮ型ＭＯＳトランジスタ５のゲート電圧を下げ、Ｎ型ＭＯＳトランジス
タ５のゲートとソース間の電圧の拡がりを抑制するために挿入される。ダイオード６のカ
ソードに少なくともダイオード６の降伏電圧以上の電圧が印加された際に、ダイオード６
が電流を流し、Ｎ型ＭＯＳトランジスタ５の電圧上昇を抑制する。なお、本実施形態にお
いては、Ｎ型ＭＯＳトランジスタ８にダイオード６の降伏電圧以上の電圧が印加された際
にＮ型ＭＯＳトランジスタ８が導通し、ダイオード６に電流が流れる。
【００１６】
Ｎ型ＭＯＳトランジスタ８は入出力端子１に正のサージが印加した際にＮ型ＭＯＳトラ
ンジスタ５のゲートの電圧上昇を抑制するために設けられたものであり、Ｎ型ＭＯＳトラ
ンジスタに限定されない。
【００１７】
以下、図２を参照して高圧側電源ライン２０と低圧側電源ライン４０とに電圧が印加さ
れた状態で入出力端子１に正のサージが印加された場合の動作について説明する。
【００１８】
図２は本実施形態にかかる半導体装置のＰ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトラン
ジスタ５、ダイオード６、抵抗７及びＮ型ＭＯＳトランジスタ８の断面図である。
【００１９】
Ｎ型ＭＯＳトランジスタ８のドレイン８ａとソース８ｂとＰ型領域８ｃを囲んでいるＮ
型領域８ｄが、Ｐ型基板９上に形成されている。このＮ型領域８ｄは、高圧側電源ライン
２０に接続されている。このＮ型ＭＯＳトランジスタ８とＰ型基板９との間にはＰ型基板
９をアノードとしＮ型領域８ｄをカソードとする寄生ダイオード１２が形成されている。
【００２０】
Ｐ型ＭＯＳトランジスタ３のＮ型領域３ｃは、Ｐ型で形成されたドレイン３ａとソース
３ｂとの周りに位置する。このP型ＭＯＳトランジスタ３とＰ型基板９との間には、Ｎ型
領域３ｃをベースとし、Ｐ型基板９をコレクターとし、ドレイン３ａをエミッターとする
寄生のＰＮＰトランジスタ１０が形成されている。
【００２１】
Ｎ型ＭＯＳトランジスタ５のドレイン５ａとソース５ｃとＰ型領域５ｄを囲んでいるＮ
型領域５ｅが、Ｐ型基板９上に形成されている。ソース５ｃは低圧側電源ライン４０に、
ドレイン５ａは高圧側電源ライン２０に接続されている。
【００２２】
ダイオード６はＰ型領域６ａを囲むＮ型領域６ｂがＰ型基板９上に形成されている。こ
のダイオード６とＰ型基板９との間にはＰ型基板９をアノードとしＮ型領域６ｂをカソー
ドとする寄生ダイオード１１が形成されている。
【００２３】
高圧側電源ライン２０と低圧側電源ライン４０とに電圧が印加されると、寄生のＰＮＰ
トランジスタ１０のベースとなるＮ型領域３ｃに電圧が印加される。Ｎ型領域３ｃに電圧
が印加された状態において、入出力端子１に正のサージを印加された場合に寄生のＰＮＰ
トランジスタ１０のエミッターであるドレイン３ａにも電圧が印加される。そのため、こ
の寄生のＰＮＰトランジスタ１０はオン状態となり、Ｐ型基板９に電流が流れる。寄生の
ＰＮＰトランジスタ１０がオン状態となり電流が流れると寄生ダイオード１１にも電流が
流れる。しかし寄生ダイオード１１は、Ｎ型ＭＯＳトランジスタ５のゲート５ｂ方向への
電流経路がＮ型ＭＯＳトランジスタ８により遮断されているためＮ型ＭＯＳトランジスタ
５のゲート５ｂの電圧が上昇することは無い。
【００２４】
同様に、寄生のＰＮＰトランジスタ１０がオン状態となり電流が流れると寄生ダイオー
ド１２にも電流が流れる。しかし寄生ダイオード１２のカソードであるＮ型領域８ｄがＮ
型ＭＯＳトランジスタ８を囲み、高圧側電源ライン２０に接続されているため、Ｎ型ＭＯ
Ｓトランジスタ８のドレイン８ａおよびソース８ｂに電流が流れることはない。
【００２５】
次に本実施形態にかかる半導体装置の比較例について説明する。
【００２６】
比較例は、図１で示した回路図にＮ型ＭＯＳトランジスタ８を設けない場合である。比
較例の回路図において、Ｎ型ＭＯＳトランジスタ８を除く以外は図１の構成と同様である
。
【００２７】
図３は比較例の半導体装置のＰ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ５、
ダイオード６及び抵抗７の断面図を示したものである。以下、図３において高圧側電源ラ
イン２０と低圧側電源ライン４０とに電圧が印加された状態で入出力端子１に正のサージ
が印加された場合の動作について説明する。
【００２８】
図３に示すように、比較例においても寄生ＰＮＰトランジスタ１０、寄生のＰＮダイオ
ード１１が形成されている。
【００２９】
高圧側電源ライン２０と低圧側電源ライン４０に電圧が印加された状態で入出力端子１
に正のサージが印加されると寄生のＰＮＰトランジスタ１０がオン状態となり電流が流れ
る。寄生のＰＮＰトランジスタ１０に電流が流れると寄生ＰＮダイオード１１にも電流が
流れる。寄生ダイオード１１はＮ型ＭＯＳトランジスタ５のゲート５ｂと繋がっているた
め、Ｎ型ＭＯＳトランジスタ５のゲート５ｂの電圧を上昇させる。
【００３０】
Ｎ型ＭＯＳトランジスタ５のゲート５ｂの電圧が上昇すると、オフ状態であるＮ型ＭＯ
Ｓトランジスタ５がオンしてしまう。この誤作動によって、例えば高圧側電源ライン２０
から低圧側電源ライン４０に貫通電流が流れ、Ｎ型ＭＯＳトランジスタ５が破壊される虞
がある。
【００３１】
また、上昇したゲート電圧はＮ型ＭＯＳトランジスタ５のゲート絶縁膜の耐圧を超える
ことによってＮ型ＭＯＳトランジスタ５のゲート絶縁膜が破壊される虞もある。
【００３２】
これらの理由からＰ型ＭＯＳトランジスタ３と、ダイオード６およびＮ型ＭＯＳトラン
ジスタ５間の距離を拡げる必要がある。この場合チップサイズが大きくなることが問題で
あった。
【００３３】
本実施形態にかかる半導体装置では、Ｎ型ＭＯＳトランジスタ５のゲートとダイオード
６との間にＮ型ＭＯＳトランジスタ８を介在させる。その結果、Ｎ型ＭＯＳトランジスタ
５に向かって流れる電流を遮断しＮ型ＭＯＳトランジスタ５のゲート５ｂの電圧上昇を抑
制することが可能となる。そのため、誤作動やゲート絶縁膜の破壊を回避することができ
る。
【００３４】
なお、比較例においてＰ型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ５間の距離
はＮ型ＭＯＳトランジスタ８のサイズよりも十分に拡げないと効果が得られない。そのた
め、Ｎ型ＭＯＳトランジスタ８を新たに設けた本実施形態の半導体装置のチップサイズは
、比較例のチップサイズより小さくすることができる。
【００３５】
（第二の実施形態）
次に、第二の実施形態にかかる半導体装置の回路図を図４に示す。
【００３６】
図４は第一の実施形態で示した回路をＲＣＴＭＯＳ回路に応用したものである。ＲＣＴ
ＭＯＳ回路は抵抗１４及びコンデンサー１５からなるＲＣタイマー回路とＮ型ＭＯＳトラ
ンジスタ５とを含む。図４の半導体装置の構成は抵抗１４、コンデンサー１５及びインバ
ータ１６以外は図１と同様である。
【００３７】
抵抗１４としては、ポリシリコン抵抗、バルク抵抗、配線抵抗、拡散抵抗等を用いるこ
とができる。コンデンサー１５としてはたとえばＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｍｅｔａｌ）構造やＭＯＳ構造を用いる。
【００３８】
抵抗１４は一端が高圧側電源ライン２０に接続され、一端がコンデンサー１５の他端に
接続される。コンデンサー１５は他端が低圧側電源ライン４０に接続される。抵抗１４と
コンデンサー１５の接続部はインバータ１６の入力に接続される。
【００３９】
次に、ＲＣＴＭＯＳ回路動作について説明する。
【００４０】
高圧側電源ライン２０にサージが印加されると、抵抗１４を介してコンデンサー１５へ
の電荷の充電が開始される。これにより抵抗１４に電圧降下が生じ、抵抗１４とコンデン
サー１５の接続部の電圧は低くなる。
【００４１】
次に抵抗１４とコンデンサー１５の接続部はインバータ１６の入力に接続しているため
、低くなった電圧はインバータ１６を介して、高電圧となって出力される。このインバー
タ１６からの高電圧の出力がＮ型ＭＯＳトランジスタ５に供給され、Ｎ型ＭＯＳトランジ
スタがオンする。この時Ｎ型ＭＯＳトランジスタ５のソースが高電圧、ドレインが低電圧
となる。
【００４２】
抵抗１４とコンデンサー１５の接続部ではコンデンサー１５の充電が続き、接続部の電
圧は上昇する。この電圧がインバータ１６の閾値電圧を超えると、高電圧がインバータ１
６を介して低電圧となって出力される。そのためＮ型ＭＯＳトランジスタ５のゲート５ｂ
には低電圧が供給され、Ｎ型ＭＯＳトランジスタ５はオフになる。
【００４３】
このようにコンデンサー１５が充電する間、Ｎ型ＭＯＳトランジスタ５がオンするため
高圧側電源ライン２０からのノイズを低圧側電源ライン４０へと逃がすことができる。
【００４４】
このＲＣＴＭＯＳ回路において、図４のようにＮ型ＭＯＳトランジスタ５、ダイオード
６及びＰ型ＭＯＳトランジスタ３が近接配置される場合、図３の比較例で示した回路と同
様に、寄生のＰＮＰトランジスタで電流が流れることによってＮ型ＭＯＳトランジスタ５
のゲート５ｂ電圧の上昇が起きてしまう。そのため、ダイオード６のカソードとＮ型ＭＯ
Ｓトランジスタ５のゲート５ｂとの間にＮ型ＭＯＳトランジスタ８を介在させることで、
図１及び図２に示した本実施形態の回路と同様に、Ｎ型ＭＯＳトランジスタ５へ電流が流
れることを防ぎ、Ｎ型ＭＯＳトランジスタ５のゲート５ｂの電圧上昇を抑制することがで
きる。そのため、Ｎ型ＭＯＳトランジスタ５のゲート５ｂの電圧が上昇することによって
Ｎ型ＭＯＳトランジスタ５がオンするという誤作動や、ゲート絶縁膜の破壊を回避するこ
とが可能となる。結果、Ｎ型ＭＯＳトランジスタ５、ダイオード６及びＰ型ＭＯＳトラン
ジスタ３を近接配置することができる。
【００４５】
本実施形態にかかる半導体装置は、ＲＣＴＭＯＳ回路においてＮ型ＭＯＳトランジスタ
５とダイオード６の間にＮ型ＭＯＳトランジスタ８を介在することによりＰ型ＭＯＳトラ
ンジスタ３とＮ型ＭＯＳトランジスタ５の距離を拡げる必要が無くなり、チップサイズを
小さくすることが可能となる。
【００４６】
なお、本実施形態ではＲＣＴＭＯＳ回路を示したが、その他の回路においてＮ型ＭＯＳ
トランジスタ５とＰ型ＭＯＳトランジスタ３との距離が短い場合にも適用できる。
【００４７】
（第三の実施形態）
次に、第三の実施形態について、図５〜図６を参照しながら説明する。
【００４８】
第三の実施形態は、第一の実施形態で示した半導体装置の回路においてＮ型ＭＯＳトラ
ンジスタにかえてダイオードを配置するものである。以下の半導体装置の説明では、第一
の実施形態と異なる部分を説明し、同様な部分は省略する。
【００４９】
図５に、本実施形態にかかる半導体装置の回路図を示す。図５に示すように、ダイオー
ド１７のアノードがＮ型ＭＯＳトランジスタ５のゲートに接続され、ダイオード１７のカ
ソードがダイオード６のカソードに接続されている。
【００５０】
図６は図５に示した半導体装置のＰ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ
５、ダイオード６、抵抗７及びダイオード１７の断面図を示したものである。以下、図６
の断面図について高圧側電源ライン２０と低圧側電源ライン４０とに電圧が印加された状
態で入出力端子１に正のサージが印加した場合の動作について説明する。
【００５１】
図６に示すように、ダイオード１７は、Ｐ型基板９上に形成されたＮ型領域１７ｂとそ
のＮ型領域１７ｂ上に形成されたＰ型領域１７ａとのＰＮ接合で構成されている。ダイオ
ード１７とＰ型基板９の間にはＰ型基板９をアノードとしダイオード１７のＮ型領域１７
ｂをカソードとする寄生のＰＮダイオード１９が形成されている。
【００５２】
高圧側電源ライン２０と低圧側電源ライン４０とに電圧が印加されると、第一の実施形
態同様に寄生のＰＮＰトランジスタ１０のベースとなるＮ型領域３ｃに電圧が印加される
。Ｎ型領域３ｃに電圧が印加された状態で入出力端子１に正のサージが印加した場合に寄
生のＰＮＰトランジスタ１０がオンし電流が流れる。
【００５３】
ＰＮＰトランジスタ１０に電流が流れると、寄生ダイオード１９にも電流が流れる。し
かし寄生ダイオード１９のＮ型領域１７ｂはＮ型ＭＯＳトランジスタ５のゲート５ｂへの
電流経路はない。そのためＮ型ＭＯＳトランジスタ５のゲート５ｂの電圧は上昇せず、Ｎ
型ＭＯＳトランジスタ５の誤作動やゲート絶縁膜の破壊を抑制することができる。
【００５４】
本実施形態にかかる半導体装置によれば、Ｎ型ＭＯＳトランジスタ５とダイオード６と
の間にダイオード１７を介在させることによって第一の実施形態と同様に、Ｎ型ＭＯＳト
ランジスタ５のゲート５ｂの電圧上昇を抑制することができる。そのため図３に示した比
較例のように、Ｎ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ３との距離を拡げる
必要がない。その結果、Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ５とを近接
配置することができ、チップサイズを小さくすることが可能となる。
【００５５】
なお、ダイオード１７はツェナーダイオードが考えられるが、これに限定されない。
【００５６】
また、本実施形態の回路は第二の実施形態で示したＲＣＴＭＯＳ回路を含むその他の回
路にも適用が可能である。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００５８】
１  入出力端子
２  高圧側電源
３  Ｐ型ＭＯＳトランジスタ
５、８、１３  Ｎ型ＭＯＳトランジスタ  
３ａ、５ａ、８ａ  ドレイン  
３ｂ、５ｃ、８ｂ  ソース  
６ｂ、８ｄ、１７ｂ、５ｅ、３ｃ  Ｎ型領域
４  低圧側電源
５ｂ  ゲート
６、１７  ダイオード
６ａ、１７ａ、５ｄ、８ｃ  Ｐ型領域
７、１４  抵抗
９  Ｐ型基板
１０  寄生ＰＮＰトランジスタ
１１、１２、１９  寄生ダイオード
１５  コンデンサー
１６  インバータ
１８  内部回路
【図１】
2017152647.tif 000003
【図２】
2017152647.tif 000004
【図３】
2017152647.tif 000005
【図４】
2017152647.tif 000006
【図５】
2017152647.tif 000007
【図６】
2017152647.tif 000008