(57)【要約】【課題】回路基板上に実装される電子部品の発熱に起因する不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。【解決手段】本発明の回路基板１０は、金属ブロック１７を内蔵するコア基板１１と、コア基板１１の両面に積層され、且つ、ビア導体５１を備えるビルドアップ層２０と、を有する。そして、コア基板１１のＦ面１１Ｆ側から金属ブロック１７に接続されるＦ面側小ビア導体５１ＦＳの径は、コア基板１１のＢ面１１Ｂ側から金属ブロック１７に接続されるＢ面側大ビア導体５１ＢＬの径より小さく、且つ、金属ブロック１７に接続されるＦ面側小ビア導体５１ＦＳの数は、金属ブロック１７に接続されるＢ面側大ビア導体５１ＢＬの数より多い。【選択図】図４
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【特許請求の範囲】
【請求項１】
金属ブロックが収容されるキャビティを有するコア基板と、
前記コア基板の両面である第１面と第２面とに積層され、且つ、ビア導体を有するビルドアップ層と、
前記ビルドアップ層のうち前記第１面側に積層される第１ビルドアップ層の最外部に設けられて、電子部品が実装される実装部と、
前記ビルドアップ層のうち前記第２面側に積層される第２ビルドアップ層の最外部に設けられて、他の回路基板に接続される基板接続部と、を有する回路基板であって、
前記ビア導体として、前記第１ビルドアップ層に設けられて前記金属ブロックに接続される第１ビア導体と、前記第２ビルドアップ層に設けられて前記金属ブロックに接続される第２ビア導体と、を有し、
前記第１ビア導体の径が前記第２ビア導体の径よりも小さく、且つ、前記第１ビア導体の数が前記第２ビア導体の数より多い。
【請求項２】
請求項１に記載の回路基板であって、
前記第１ビア導体の径は１０〜３０μｍであり、前記第２ビア導体の径は４０〜７０μｍである。
【請求項３】
請求項１又は２に記載の回路基板であって、
前記第１ビア導体のピッチは、前記第２ビア導体のピッチより狭い。
【請求項４】
請求項３に記載の回路基板であって、
前記第１ビア導体のピッチは４５〜５５μｍであって、前記第２ビア導体のピッチは１３０〜１７０μｍである。
【請求項５】
請求項１乃至４のうち何れか１の請求項に記載の回路基板であって、
前記金属ブロックと複数の前記第１ビア導体との接続面積の合計が、前記金属ブロックと複数の前記第２ビア導体の接続面積の合計よりも大きい。
【請求項６】
請求項１乃至５のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体は円柱状を有し、前記第２ビア導体は前記コア基板側へ向かうに従って縮径されるテーパー形状を有している。
【請求項７】
請求項１乃至６のうち何れか１の請求項に記載の回路基板であって、
前記金属ブロックのうち前記ビルドアップ層で覆われる表裏の両面における樹脂との接続面が粗面であり、且つ、前記表裏の両面のうち前記第２面側の面粗度が前記第１面側の面粗度よりも大きい。
【請求項８】
請求項７に記載の回路基板であって、
前記金属ブロックのうち前記第１面側の面の算術平均粗さが０．１〜１．０μｍであり、前記第２面側の面の算術平均粗さが１．０〜３．０μｍである。
【請求項９】
請求項１乃至８に記載の回路基板であって、
前記ビア導体として、前記第１ビルドアップ層に設けられて、前記コア基板の前記第１面上に形成される導体回路層に接続される第３ビア導体をさらに有し、
前記第１ビア導体の径が前記第３ビア導体の径よりも小さい。
【請求項１０】
金属ブロックが収容されるキャビティを有するコア基板を準備することと、
前記コア基板の両面である第１面と第２面とにビルドアップ層を積層することと、
前記ビルドアップ層に、ビア導体を形成することと、
前記第１面側に積層される前記ビルドアップ層の最外部に、電子部品が実装される実装部を設けることと、
前記第２面側に積層される前記ビルドアップ層の最外部に、他の回路基板に接続される基板接続部を設けることと、を行う回路基板の製造方法であって、
前記ビア導体を形成するにあたり、前記第１面側の第１ビア導体と、前記第２面側の第２ビア導体と、を形成すると共に、前記第２ビア導体の径よりも前記第１ビア導体の径を小さくし、且つ、前記第２ビア導体の数よりも前記第１ビア導体の数を多くする。
【請求項１１】
請求項１０に記載の回路基板の製造方法であって、
前記ビア導体を形成するにあたり、前記第１面側の前記ビルドアップ層にレーザー加工により第１ビアホールを形成し、その第１ビアホール内にめっきを充填して前記第１ビア導体を形成すると共に、前記第２面側の前記ビルドアップ層にレーザー加工により第２ビアホールを形成し、その第２ビアホール内にめっきを充填して前記第２ビア導体を形成し、
前記第１ビアホールを形成するためのレーザーの波長を、前記第２ビアホールを形成するためのレーザーの波長より短くする。
【請求項１２】
請求項１１に記載の回路基板の製造方法であって、
前記第１ビアホールを紫外レーザーで形成し、前記第２ビアホールを赤外レーザーで形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャビティを有するコア基板にビルドアップ層が積層されている回路基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の回路基板として、キャビティに収容されている電子部品が、回路基板上に実装されている電子部品（例えば、半導体素子）と、ビア導体等を介して接続されているものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１３５１６８号（段落［００２８］〜［００３０］、図３（Ｂ））
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の回路基板では、回路基板上に実装されている電子部品の発熱がたまると、熱による回路基板の反り等が発生し、断線等の問題が生じると考えられる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、回路基板上に実装される電子部品の発熱に起因する不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためなされた本発明に係る回路基板は、金属ブロックが収容されるキャビティを有するコア基板と、前記コア基板の両面である第１面と第２面とに積層され、且つ、ビア導体を有するビルドアップ層と、前記ビルドアップ層のうち前記第１面側に積層される第１ビルドアップ層の最外部に設けられて、電子部品が実装される実装部と、前記ビルドアップ層のうち前記第２面側に積層される第２ビルドアップ層の最外部に設けられて、他の回路基板に接続される基板接続部と、を有する回路基板であって、前記ビア導体として、前記第１ビルドアップ層に設けられて前記金属ブロックに接続される第１ビア導体と、前記第２ビルドアップ層に設けられて前記金属ブロックに接続される第２ビア導体と、を有し、前記第１ビア導体の径が前記第２ビア導体の径より小さく、且つ、前記第１ビア導体の数が前記第２ビア導体の数よりも多い。
【０００７】
また、本発明に係る回路基板の製造方法は、金属ブロックが収容されるキャビティを有するコア基板を準備することと、前記コア基板の両面である第１面と第２面とにビルドアップ層を積層することと、前記ビルドアップ層に、ビア導体を形成することと、前記第１面側に積層される前記ビルドアップ層の最外部に、電子部品が実装される実装部を設けることと、前記第２面側に積層される前記ビルドアップ層の最外部に、他の回路基板に接続される基板接続部を設けることと、を行う回路基板の製造方法であって、前記ビア導体を形成するにあたり、前記第１面側の第１ビア導体と、前記第２面側の第２ビア導体と、を形成すると共に、前記第２ビア導体の径よりも前記第１ビア導体の径を小さくし、且つ、前記第２ビア導体の数よりも前記第１ビア導体の数を多くする。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る回路基板の平面図
【図２】回路基板における製品領域の平面図
【図３】図２のＡ−Ａ切断面における回路基板の側断面図
【図４】図３における金属ブロック周辺の拡大図
【図５】（Ａ）Ｆ面側から見たときの金属ブロックとビア導体の配置を示す図、（Ｂ）Ｂ面側から見たときの金属ブロックとビア導体の配置を示す図
【図６】金属ブロックの端部周辺の拡大側断面図
【図７】電解銅箔の製造工程を示す側面図
【図８】回路基板の製造工程を示す側断面図
【図９】回路基板の製造工程を示す側断面図
【図１０】回路基板の製造工程を示す側断面図
【図１１】回路基板の製造工程を示す側断面図
【図１２】回路基板の製造工程を示す側断面図
【図１３】回路基板の製造工程を示す側断面図
【図１４】回路基板を含むＰｏＰの側断面図
【図１５】第２実施形態の回路基板の側断面図
【図１６】変形例に係る回路基板の側断面図
【図１７】変形例に係る回路基板の側断面図
【図１８】変形例に係る回路基板の側断面図
【発明を実施するための形態】
【０００９】
［第１実施形態］
以下、本発明の第１実施形態を図１〜図１４に基づいて説明する。本実施形態の回路基板１０は、図１の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域Ｒ１を有し、その捨て領域Ｒ１の内側が正方形の複数の製品領域Ｒ２に区画されている。図２には、１つの製品領域Ｒ２が拡大して示され、その製品領域Ｒ２を図２に示すＡ−Ａ線に沿って切断した回路基板１０の断面構造が図３に拡大して示されている。
【００１０】
図３に示すように、回路基板１０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性基材１１Ｋの表側の面であるＦ面１１Ｆ（本発明の「第１面」に相当する。）と裏側の面であるＢ面１１Ｂ（本発明の「第２面」に相当する。）とに導体回路層１２，１２を有する構造をなしている。また、絶縁性基材１１Ｋには、キャビティ１６と複数の導電用貫通孔１４が形成されている。なお、以下では、絶縁性基材１１ＫのＦ面１１Ｆ、Ｂ面１１Ｂを、適宜、コア基板１１のＦ面１１Ｆ、Ｂ面１１Ｂと呼ぶことにする。
【００１１】
導電用貫通孔１４は、絶縁性基材１１ＫのＦ面１１Ｆ及びＢ面１１Ｂの両面からそれぞれ穿孔されかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２との間が接続されている。
【００１２】
キャビティ１６は、直方体状の空間を有する形状をなしている。キャビティ１６には、金属ブロック１７が収容されている。金属ブロック１７は、例えば銅製の直方体であって、金属ブロック１７の平面形状はキャビティ１６の平面形状より一回り小さくなっている。また、金属ブロック１７の厚さ、即ち、金属ブロック１７の表裏の一方の面である第１主面１７Ｆと、金属ブロック１７の表裏の他方の面である第２主面１７Ｂとの間の距離は、コア基板１１の板厚より僅かに大きくなっている。そして、金属ブロック１７は、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂからそれぞれ僅かに突出し、金属ブロック１７の第１主面１７Ｆがコア基板１１のＦ面１１Ｆにおける導体回路層１２の最外面と略面一になる一方、金属ブロック１７の第２主面１７Ｂがコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面と略面一になっている。また、金属ブロック１７とキャビティ１６の内面との間の隙間には、充填樹脂１６Ｊが充填されている。なお、キャビティ１６はテーパー状の空間を有する形状をなしてもよい。
【００１３】
金属ブロック１７の第１主面１７Ｆと第２主面１７Ｂとは略同じ面積をなし、互いに平行になっている。また、金属ブロック１７における第１主面１７Ｆの外縁部と第２主面１７Ｂの外縁部との間の４側面は、第１主面１７Ｆ及び第２主面１７Ｂの間の中央に向かって深くなるように湾曲した溝形側面１７Ａとなっている。
【００１４】
図６には、金属ブロック１７の一部の拡大図が示されている。同図に示すように、金属ブロック１７の第１主面１７Ｆ及び第２主面１７Ｂ（即ち、金属ブロック１７の表裏の両面）は、粗面になっている。具体的には、金属ブロック１７の第１主面１７Ｆの算術平均粗さＲａが、例えば０．１６［μｍ］である一方、第２主面１７Ｂの算術平均粗さＲａが、例えば２．１［μｍ］であり、金属ブロック１７の第１主面１７Ｆの粗度が、第２主面１７Ｂの粗度よりも小さくなっている（ＪＩＳ  Ｂ  ０６０１−１９９４の定義による）。
【００１５】
なお、金属ブロック１７の製造方法は以下の通りである。即ち、まず、表面が粗面となっている電極９１に銅が付着されて電界銅箔６０が製造される（図７参照）。次いで、その電解銅箔６０の表裏の両面に粗化処理が施された後、電界銅箔６０にハーフエッチング処理、エッチング処理が順に施されることで電解銅箔６０が切断され、金属ブロック１７が得られる。この金属ブロック１７の製造方法では、電解銅箔６０のうち電極９１と接していた側の面は電極９１の粗面の形状が転写されて粗面となる一方、反対側の面は比較的滑らかとなる。
【００１６】
図３に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０（本発明の「第１ビルドアップ層」に相当する。）も、Ｂ面１１Ｂ側のビルドアップ層２０（本発明の「第２ビルドアップ層」に相当する。）も共に、コア基板１１側から順番に、第１絶縁樹脂層２１、第１導体層２２、第２絶縁樹脂層２３、第２導体層２４とを積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。また、第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール５２，５４が形成されている。さらに、これらビアホール５２，５４内にめっきが充填されて複数のビア導体５１，５３が形成されている。そして、第１絶縁樹脂層２１のビア導体５１によって、導体回路層１２と第１導体層２２との間、及び、金属ブロック１７と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体５３によって、第１導体層２２と第２導体層２４の間が接続されている。以下、適宜、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０に形成されたビア導体５１，５３とビアホール５２，５４を「Ｆ面側ビア導体５１Ｆ，５３Ｆ」と「Ｆ面側ビアホール５２Ｆ，５４Ｆ」といい、Ｂ面１１Ｂ側のビルドアップ層２０に形成されたビア導体５１，５３とビアホール５２，５４を「Ｂ面側ビア導体５１Ｂ，５３Ｂ」と「Ｂ面側ビアホール５２Ｂ，５４Ｂ」という。
【００１７】
Ｆ面側ビア導体５１Ｆは、金属ブロック１７に接続されるＦ面側ビア導体５１ＦＳ（以下、「Ｆ面側小ビア導体５１ＦＳ」という。）と、当該Ｆ面側ビア導体５１ＦＳよりも大径で導体回路層１２に接続されるＦ面側ビア導体５１ＦＬ（以下、「Ｆ面側大ビア導体５１ＦＬ」という。）とを有する。一方、Ｆ面側ビア導体５３Ｆは、Ｆ面側大ビア導体５１ＦＬと略同径のＦ面側ビア導体５３ＦＬ（以下、「Ｆ面側大ビア導体５３ＦＬ」という。）のみからなる。Ｆ面側大ビア導体５１ＦＬ，５３ＦＬは、コア基板１１側が縮径されたテーパー形状になっている。また、図４に示すように、Ｆ面側小ビア導体５１ＦＳは、Ｆ面側大ビア導体５１ＦＬ，５３ＦＬよりもテーパー角が小さいテーパー形状か又は円柱状（図４には円柱状のＦ面側小ビア導体５１ＦＳが示されている。）になっている。また、本実施形態の回路基板１０では、複数のＦ面側小ビア導体５１ＦＳのうち少なくとも一部複数のＦ面側小ビア導体５１ＦＳは、第１導体層２２を介して１つのＦ面側大ビア導体５３ＦＬに接続されている。なお、Ｆ面側小ビア導体５１ＦＳが本発明の「第１ビア導体」に相当し、Ｆ面側大ビア導体５１ＦＬが本発明の「第３ビア導体」に相当する。
【００１８】
Ｂ面側ビア導体５１Ｂ，５３Ｂは、Ｆ面側大ビア導体５１ＦＬ，５３ＦＬと略同径なＢ面側ビア導体５１ＢＬ，５３ＢＬ（以下、「Ｂ面側大ビア導体５１ＢＬ，５３ＢＬ」という。）で構成されている。複数のＢ面側大ビア導体５１ＢＬのうち一部のＢ面側大ビア導体５１ＢＬ（本発明の「第２ビア導体」に相当する。）は、金属ブロック１７に接続され（図４参照）、残りのＢ面側大ビア導体５１ＢＬは導体回路層１２に接続されている。なお、Ｂ面側大ビア導体５１ＢＬ，５３ＢＬは、Ｆ面側大ビア導体５１ＦＬ，５３ＦＬと同様に、コア基板１１側が縮径されたテーパー形状になっている。
【００１９】
即ち、本実施形態の回路基板１０では、金属ブロック１７にコア基板１１のＦ面１１Ｆ側から接続されるＦ面側小ビア導体５１ＦＳが、Ｂ面１１Ｂ側から接続されるＢ面側大ビア導体５１ＢＬよりも小径となっている。具体的には、Ｂ面側大ビア導体５１ＢＬの径φ２は、コア基板１１から遠い側で４０〜７０μｍ（トップ径）、コア基板１１に近い側で３０〜６０μｍ（ボトム径）となっている。また、Ｆ面側小ビア導体５１ＦＳの径φ１は１０〜３０μｍとなっている。
【００２０】
図５（Ａ）及び図５（Ｂ）には、金属ブロック１７に接続されるＦ面側小ビア導体５１ＦＳとＢ面側大ビア導体５１ＢＬの配置が示されている。Ｆ面側小ビア導体５１ＦＳは、例えば、４行３列に並べられて金属ブロック１７の第１主面１７Ｆに接続されている（図５（Ａ）参照）。一方、Ｂ面側大ビア導体５１ＢＬは、例えば、２行２列に並べられて金属ブロック１７の第２主面１７Ｂに接続されている（図５（Ｂ）参照）。このように、本実施形態では、金属ブロック１７にＦ面１１Ｆ側から接続されるＦ面側小ビア導体５１ＦＳの個数（例えば、１２個）が、Ｂ面１１Ｂ側から接続されるＢ面側大ビア導体５１ＢＬの個数（例えば、４個）より多くなっている。
【００２１】
また、図５（Ａ）及び図５（Ｂ）に示されるように、Ｆ面側小ビア導体５１ＦＳ，５１ＦＳ同士の間隔（Ｆ面側小ビア導体５１ＦＳのピッチ）は、Ｂ面側大ビア導体５１ＢＬ，５１ＢＬ同士の間隔（Ｂ面側大ビア導体５１ＢＬのピッチ）よりも狭くなっている。具体的には、Ｂ面側大ビア導体５１ＢＬのピッチは１３０〜１７０μｍになっていて、Ｆ面側小ビア導体５１ＦＳのピッチは４５〜５５μｍになっている。そして、本実施形態の回路基板１０では、金属ブロック１７と複数のＦ面側小ビア導体５１ＦＳとの接続面積の合計が、金属ブロック１７と複数のＢ面側大ビア導体５１ＢＬとの接続面積の合計よりも大きくなっている。
【００２２】
図３に示すように、ソルダーレジスト層２５には、複数のバンプ用の開口部が形成され、第２導体層２４のうち開口部から露出した部分がパッド２６になっている。なお、各パッド２６上には、ニッケル層、パラジウム層、金層からなる３層構造の金属膜４１が形成されている。
【００２３】
図２及び図３に示すように、コア基板１１のＦ面１１Ｆ上のビルドアップ層２０の最外面である回路基板１０のＦ面１０Ｆにおいては、パッド２６として、大きさが異なるＦ面側大パッド２６ＦＡ、Ｆ面側小パッド２６ＦＢの２種類が備えられている。Ｆ面側大パッド２６ＦＡ群は、製品領域Ｒ２の外縁部に沿って２列に並べられ、Ｆ面側小パッド２６ＦＢ群は、Ｆ面側大パッド２６ＦＡ群に囲まれた内側の領域に配置されて、電子部品実装部２６Ｊ（本発明の「実装部」に相当する。）を構成する。また、図２に示すように、Ｆ面側小パッド２６ＦＢ群の真下となる位置に金属ブロック１７が配置されている。そして、Ｆ面側小パッド２６ＦＢ群が、図３に示すように、ビア導体５１Ｆ，５３Ｆ（詳細には、Ｆ面側小ビア導体５１ＦＳとＦ面側大ビア導体５３ＦＬ）を介して金属ブロック１７に接続されている。
【００２４】
図３に示すように、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０の最外面である回路基板１０のＢ面１０Ｂにおいては、パッド２６として、上述のＦ面側大パッド２６ＦＡと略同径なＢ面側大パッド２６ＢＡの１種類のみが備えられている。Ｂ面側大パッド２６ＢＡ群は本発明に係る基板接続部を構成する。なお、Ｂ面側大パッド２６ＢＡの一部は、ビア導体５１Ｂ，５３Ｂ（Ｂ面側大ビア導体５１ＢＬ，５３ＢＬ）を介して金属ブロック１７に接続されている。
【００２５】
本実施形態の回路基板１０は、以下のようにして製造される。
（１）図８（Ａ）に示すように、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされている銅張積層板１１Ｚが用意される。
【００２６】
（２）図８（Ｂ）に示すように、銅張積層板１１Ｚに絶縁性基材１１ＫのＦ面１１Ｆ側から例えばＣＯ２レーザーが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。
【００２７】
（３）図８（Ｃ）に示すように、銅張積層板１１Ｚのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザーが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。
【００２８】
（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。
【００２９】
（５）図８（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
【００３０】
（６）電解めっき処理が行われ、図９（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。
【００３１】
（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図９（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、絶縁性基材１１ＫのＦ面１１Ｆ上に導体回路層１２が形成されると共に、絶縁性基材１１ＫのＢ面１１Ｂ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。これにより、コア基板１１が得られる。
【００３２】
（８）図９（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザーによってキャビティ１６が形成される。
【００３３】
（９）図９（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。
【００３４】
（１０）既述した方法により製造された表裏の面で粗度が異なる金属ブロック１７が用意される。このとき、複数の金属ブロック１７が、例えば、第１主面１７Ｆ（粗度の小さい方の面）が下になった状態で予め並べられている。
【００３５】
（１１）図１０（Ａ）に示すように、金属ブロック１７がマウンター（図示せず）によってキャビティ１６に第１主面１７Ｆを下にして収められる。
【００３６】
（１２）図１０（Ｂ）に示すように、コア基板１１のＢ面１１Ｂ上の導体回路層１２上に、第１絶縁樹脂層２１としての無機フィラーを含有するプリプレグ（心材に無機フィラーを含有する樹脂を含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＢ面１１Ｂの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間に充填される。
【００３７】
（１３）図１０（Ｃ）に示すように、テープ９０が除去される。
【００３８】
（１４）図１０（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間に充填される。また、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂのプリプレグから染み出てキャビティ１６の内面と金属ブロック１７との隙間に充填された熱硬化性樹脂によって前述の充填樹脂１６Ｊが形成される。
【００３９】
なお、第１絶縁樹脂層２１としてプリプレグの代わりに無機フィラーを含有する樹脂フィルム（心材を含まない）を用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
【００４０】
（１５）図１１（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にレーザーが照射されて、複数のビアホール５２が形成される。複数のビアホール５２は、導体回路層１２上及び金属ブロック１７上に配置される。このとき、ビアホール５２の奥側に位置する金属ブロック１７の粗面の凹凸は、レーザー光照射又は照射後のデスミア処理で排除されてもよい。
【００４１】
ビアホール５２のうちコア基板１１のＦ面１１Ｆ側に配置されるＦ面側ビアホール５２Ｆの形成にあたっては、金属ブロック１７上に配置されるＦ面側ビアホール５２Ｆを、その他のＦ面側ビアホール５２Ｆの形成に用いるレーザーより短波長のレーザーを用いて形成する。具体的には、金属ブロック１７上のＦ面側ビアホール５２Ｆの形成には紫外レーザー（例えば、ＹＡＧレーザー）が用いられ、その他のＦ面側ビアホール５２Ｆの形成には、赤外レーザー（例えば、ＣＯ２レーザー）が用いられる。これにより、Ｆ面１１Ｆ側の第１絶縁樹脂層２１に、金属ブロック１７上に配置されるＦ面側小ビアホール５２ＦＳ（本発明の「第１ビアホール」に相当する。）と、導体回路層１２上に配置されるＦ面側大ビアホール５２ＦＬとが形成される。
【００４２】
ビアホール５２のうちコア基板１１のＢ面１１Ｂ側に配置されるＢ面側ビアホール５２Ｂの形成にあたっては、赤外レーザーが用いられる。そして、Ｂ面側ビアホール５２として、Ｆ面１１Ｆ側のＦ面側大ビアホール５２ＦＬと略同じ大きさのＢ面側大ビアホール５２ＢＬが形成される。なお、複数のＢ面側大ビアホール５２ＢＬのうち、金属ブロック１７上に配置されている一部のＢ面側大ビアホール５２ＢＬが本発明の「第２ビアホール」に相当する。
【００４３】
また、金属ブロック１７上に配置されるビアホール５２の形成にあたっては、Ｆ面１１Ｆ側のＦ面側小ビアホール５２ＦＳ，５２ＦＳ同士の間隔（ピッチ）を、Ｂ面１１Ｂ側のＢ面側大ビアホール５２ＢＬ，５２ＢＬ同士の間隔（ピッチ）よりも狭くし、Ｆ面側小ビアホール５２ＦＳの数を、Ｂ面側大ビアホール５２ＢＬの数よりも多くする。
【００４４】
（１６）第１絶縁樹脂層２１，２１に複数のビアホール５２が形成されると、無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール５２内とに無電解めっき膜（図示せず）が形成される。
【００４５】
（１７）図１１（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。
【００４６】
（１８）電解めっき処理が行われ、図１１（Ｃ）に示すように、めっきがビアホール５２内に充填されてビア導体５１が形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。このとき、コア基板１１のＦ面１１側では、Ｆ面側小ビアホール５２ＦＳ内にＦ面側小ビア導体５１ＦＳが形成され、Ｆ面側大ビアホール５２ＦＬ内にＦ面側大ビア導体５１ＦＬが形成される。また、コア基板１１のＢ面１１Ｂ側では、Ｂ面側大ビアホール５２ＢＬ内にＢ面側大ビア導体５１ＢＬが形成される。
【００４７】
（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図１２（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体５１によって接続されると共に、各第１導体層２２の他の一部と金属ブロック１７とがビア導体５１によって接続された状態になる。
【００４８】
（２０）上記した（１２）〜（１９）と同様の処理により、図１２（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体５３によって接続された状態になる。ここで、ビア導体５３を形成するためのビアホール５４は、赤外レーザーを用いて形成され、全てのビアホール５４は、Ｆ面側大ビアホール５２ＦＬ及びＢ面側大ビア導体５２ＢＬと略同じ大きさのビアホール５４ＦＬ，５４ＢＬとなっている。そして、ビア導体５３として、Ｆ面側大ビア導体５１ＦＬ及びＢ面側大ビア導体５１ＢＬと略同じ大きさのビア導体５３ＦＬ，５３ＢＬが形成される。即ち、Ｆ面１１Ｆ側に配置される全てのＦ面側ビアホール５４ＦがＦ面側大ビアホール５４ＦＬとなり、Ｂ面１１Ｂ側に配置される全てのＢ面側ビアホール５４ＢがＢ面側大ビアホール５４ＢＬとなる。また、Ｆ面１１Ｆ側に配置される全てのＦ面側ビア導体５３ＦがＦ面側大ビア導体５３ＦＬとなり、Ｂ面１１Ｂ側に配置される全てのＢ面側ビア導体５３ＢがＢ面側大ビア導体５３ＢＬとなる。
【００４９】
（２１）図１２（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。
【００５０】
（２２）図１３に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にバンプ用の開口部が形成され、コア基板１１の表裏の各第２導体層２４のうち開口部から露出した部分がパッド２６になる。
【００５１】
（２３）パッド２６上にニッケル層、パラジウム層、金層の順に積層されて、パッド２６上に図３に示した金属膜４１が形成される。以上で回路基板１０が完成する。なお、金属膜４１の代わりに、ＯＳＰ（プリフラックス）による表面処理をおこなっても良い。
【００５２】
本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、例えば、以下のようにして使用される。即ち、図１４に示すように、回路基板１０のＦ面１０Ｆ側で、上述のＦ面側大パッド２６ＦＡ，Ｆ面側小パッド２６ＦＢ上に、それら各パッドの大きさに合ったＦ面側大半田バンプ２７ＦＡ，Ｆ面側小半田バンプ２７ＦＢが形成される。そして、例えば、Ｆ面側小パッド２６ＦＢ群と同様の配置のパッド群を下面に有するＣＰＵ８０（本発明の「電子部品」に相当する）が、各製品領域Ｒ２のＦ面側小半田バンプ２７ＦＢ群上に搭載されて半田付けされて、第１パッケージ基板１０Ｐが形成される。このときＣＰＵ８０が有する例えば、グランド用の１２個のパッドが、ビア導体５１，５３を介して回路基板１０の金属ブロック１７に接続される。
【００５３】
次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配置されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＢ面８２Ｂに備えるパッドに第１パッケージ基板１０Ｐにおける回路基板１０のＦ面側大半田バンプ２７ＦＡが半田付けされてＰｏＰ８３（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における回路基板１０，８２の間には図示しない樹脂が充填される。
【００５４】
次いで、ＰｏＰ８３における回路基板１０のＢ面１０Ｂ側で、上述のＢ面側大パッド２６ＢＡ上にＢ面側大半田バンプ２７ＢＡが形成される。そして、ＰｏＰ８３がマザーボード８４上に配置されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における回路基板１０のＢ面側大半田バンプ２７ＢＡが半田付けされる。このとき、マザーボード８４が有する例えばグランド用のパッドが回路基板１０のうち金属ブロック１７に接続されているパッド２６と半田付けされる。なお、ＣＰＵ８０及びマザーボード８４が放熱専用のパッドを有している場合には、それら放熱専用のパッドと回路基板１０の金属ブロック１７とが、ビア導体５１，５３で接続されてもよい。
【００５５】
ＰｏＰ８３が発熱すると、その熱は、ＣＰＵ８０が実装されている回路基板１０のＦ面１０Ｆ側のビルドアップ層２０に含まれるビア導体５１，５３を介して金属ブロック１７に伝わり、回路基板１０のＢ面１０Ｂ側のビルドアップ層２０に含まれるビア導体５１，５３を介して金属ブロック１７からマザーボード８４へと放熱される。
【００５６】
ここで、本実施形態の回路基板１０では、ＣＰＵ８０側（Ｆ面１０Ｆ側）で金属ブロック１７に接続されるＦ面側ビア導体５１Ｆ（Ｆ面側小ビア導体５１ＦＳ）が、マザーボード８４側（Ｂ面１０Ｂ側）で金属ブロック１７に接続されるＢ面側ビア導体５１Ｂ（Ｂ面側大ビア導体５１ＢＬ）よりも小径で、且つ、多くなっている。このように、本実施形態の回路基板１０では、金属ブロック１７の第１主面１７Ｆ側に小径のＦ面側小ビア導体５１ＦＳが多く接続されることによって、回路基板１０上に実装されるＣＰＵ８０からの熱を効率よくマザーボード８４に伝えることができる。即ち、本実施形態の回路基板１０によれば、金属ブロック１７を通る放熱ルートを確保することが可能となり、発熱による回路基板１０の変形を抑制可能となる。また、本実施形態の回路基板１０によれば、金属ブロック１７と複数のＦ面側ビア導体５１Ｆとの接続面積の合計を、金属ブロック１７と複数のＢ面側ビア導体５１Ｂとの接続面積の合計よりも大きくすることが可能となり、ＣＰＵ８０から金属ブロック１７への熱の伝達を効率よく行うことができる。
【００５７】
また、回路基板１０は、ＣＰＵ８０の使用、不使用により熱伸縮を繰り返す。そして、金属ブロック１７とビルドアップ層２０の第１絶縁樹脂層２１との熱伸縮率の相違から、クラックが発生し第１絶縁樹脂層２１と共にビア導体５１が金属ブロック１７から剥離することがある。しかしながら、本実施形態の回路基板１０では、金属ブロック１７のうち第１絶縁樹脂層２１，２１で覆われている表裏の両面（第１主面１７Ｆ及び第２主面１７Ｂ）が粗面になっているので、金属ブロック１７と第１絶縁樹脂層２１，２１との剥離を抑えることができ、回路基板１０における金属ブロック１７の固定が安定する。さらに、金属ブロック１７の表面を粗面にすることで、金属ブロック１７と第１絶縁樹脂層２１，２１及びキャビティ１６内の充填樹脂１６Ｊとの接触面積が増し、金属ブロック１７から回路基板１０への放熱効率が上がる。
【００５８】
なお、本実施形態の回路基板１０では、マザーボード８４と接続される第２主面１７Ｂの粗度が比較的大きくなっている一方、ＣＰＵ８０と接続される第１主面１７Ｆの粗度が比較的小さくなっているので、回路基板１０における金属ブロック１７の固定を安定させつつ、第２主面１７Ｂ側における金属ブロック１７と複数のＢ面側大ビア導体５１ＢＬとの接続面積の合計が、第１主面１７Ｆ側における金属ブロック１７と複数のＦ縁側小ビア導体５１ＦＳとの接続面積の合計より小さくなる場合（つまり、回路基板１０の厚み方向から見たときの金属ブロック１７と第１絶縁樹脂層２１との接触面積が第２主面１７Ｂ側で第１主面１７Ｆ側よりも大きくなる場合）でも、金属ブロック１７と第１絶縁樹脂層２１とのデラミネーションのリスクが低減できるものと考えられる。
【００５９】
［第２実施形態］
本実施形態の回路基板１０Ｖは、図１５に示されている。この回路基板１０Ｖには、金属ブロック１７を収容したキャビティ１６の近傍に、積層セラミックコンデンサ１８（以下、「ＭＬＣＣ１８」という。）を収容したキャビティ３２が備えられている。ＭＬＣＣ１８は、例えば、セラミックス製の角柱体の両端部を１対の電極３１，３１で覆った構造になっている。また、ＭＬＣＣ１８は、金属ブロック１７と同様に、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂから僅かに突出し、ＭＬＣＣ１８の各電極３１の第１平面３１Ｆがコア基板１１のＦ面１１Ｆ側の導体回路層１２における最外面と面一になると共に、ＭＬＣＣ１８の各電極３１の第２平面３１Ｂがコア基板１１のＢ面１１Ｂ側の導体回路層１２における最外面と面一になっていて、電子部品実装部２６Ｊの下方に配されている。そして、それら各ＭＬＣＣ１８の電極３１に、コア基板１１の表裏両面のビルドアップ層２０，２０に含まれるビア導体５１，５３が接続されている。また、この回路基板１０Ｖを製造する際には、金属ブロック１７とＭＬＣＣ１８とが同じ工程でキャビティ１６，３２に収容される。ここで、ＭＬＣＣ１８の電極３１と第１導体層２２との間を接続するビア導体５１（Ｆ面側大ビア導体５１ＦＬ及びＢ面側大ビア導体５１ＢＬ）の径と、金属ブロック１７の第２主面１７Ｂと第１導体層２２との間を接続するビア導体５１（Ｂ面側大ビア導体５１ＢＬ）の径とは略同じになっている。
［他の実施形態］
【００６０】
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００６１】
（１）上記実施形態のビア導体５１は、ビア導体５３によって回路基板１０，１０Ｖの最外面に露出したパッド２６まで接続された状態になっていたが、例えば、ビア導体５３が接続されていない、パッド２６が設けられていない、など、ビア導体５１に接続された導体が回路基板１０，１０Ｖの最外面に露出した部分に接続されていない状態であってもよい。
【００６２】
（２）上記第２実施形態では、キャビティ３２に収容されているのがＭＬＣＣ１８であったが、ＭＬＣＣ１８ではなく、他の電子部品、例えば、コンデンサ、抵抗、サーミスタ、コイル等の受動部品のほか、ＩＣ回路等の能動部品など、であってもよい。
【００６３】
（３）上記実施形態では、キャビティ１６の内側面が平坦面となっていたが、図１６に示すように、溝形側面１７Ａに向かって膨出する膨出側面１６Ａとなっていてもよい。
【００６４】
（４）上記実施形態の金属ブロック１７は、その平面形状が長方形であったが、他の多角形状であってもよいし、円形であってもよいし、楕円形又は長円形であってもよい。
【００６５】
（５）上記実施形態の金属ブロック１７は銅製であったが、これに限られるものではなく、例えば、銅にモリブデンやタングステンを混ぜたものや、アルミニウム等であってもよい。
【００６６】
（６）上記実施形態では、金属ブロック１７の第１主面１７Ｆと第２主面１７Ｂとの間の距離が、コア基板１１の板厚より大きくなっていたが、コア基板１１の板厚と同一であってもよいし、コア基板１１の板厚より小さくてもよい。
【００６７】
（７）上記実施形態では、金属ブロック１７がマウンターによってキャビティ１６に収められる際に、複数の金属ブロック１７が予め第１主面１７Ｆ（粗度の小さい方の面）が下になっている状態で並べられていたが、表裏の面がランダムになっている状態で並べられ、その中から粗度の小さい方の面が下になっているものを選んで収容する、又は、粗度の違いを見分け、粗度の小さい方の面が下になっているものはそのまま、粗度の大きい方の面が下になっているものはひっくり返して収容する構成であってもよい。後者の場合、例えば、銅板５０の片面に色を付ける等目印をつけ、その目印を手掛かりとして粗度の違いを見分ける構成としてもよい。
【００６８】
（８）上記実施形態では、金属ブロック１７の側面が湾曲していたが、第１主面１７Ｆ及び第２主面１７Ｂと直交する構成であってもよい。
【００６９】
（９）上記実施形態の金属ブロック１７では、マザーボード８４と接続される第２主面１７Ｂの粗度が比較的大きくなっている一方、ＣＰＵ８０と接続される第１主面１７Ｆの粗度が比較的小さくなっていたが、第１主面１７Ｆの粗度が比較的大きくなっている一方、第２主面１７Ｂの粗度が比較的小さくなっていてもよい。この構成によれば、第１主面１７Ｆ側で熱応力が大きくなる場合に、Ｂ面側ビア導体５１Ｂと金属ブロック１７との接続の信頼性の低下が防がれ、金属ブロック１７からマザーボード８４への熱の伝達をより効率よく行うことができる。
【００７０】
（１０）上記実施形態において、図１７に示すように、Ｆ面側小ビア導体５１ＦＳに接続されるＦ面側ビア導体５３Ｆが、Ｆ面側小ビア導体５１ＦＳと略同じ大きさのＦ面側小ビア導体５３ＦＳであってもよい。Ｆ面側小ビア導体５３ＦＳは、第２絶縁樹脂層２３に、例えば、紫外レーザーを用いてＦ面側小ビアホール５４ＦＳが形成され、そのＦ面側小ビアホール５４ＦＳ内にめっきが充填されることで形成される。なお、複数のＦ面側小ビア導体５３ＦＳのうち少なくとも一部複数のＦ面側小ビア導体５３Ｓが、第２導体層２４を介して、Ｆ面側小パッド２６ＦＢに接続される。
【００７１】
（１１）上記実施形態において、図１８に示すように、ビルドアップ層２０が、第１絶縁樹脂層２１と第１導体層２２のみを積層してなる構造であってもよい。この場合、１つ又は複数のＦ面側小ビア導体５１ＦＳに接続される第１導体層２２の一部がＦ面側小パッド２６ＦＢとして露出する。なお、図１８に示す回路基板１０は以下のようにして得られる。即ち、上記第１実施形態の製造方法において、図１２（Ａ）に示す工程が行われた後、図１２（Ｃ）及び図１３で示した工程と同様に、第１導体層２２上にソルダーレジスト層２５が積層され、ソルダーレジスト層２５の所定箇所にバンプ用の開口部が形成されて、開口部から露出した部分がパッド２６になる。これにより、図１８に示す回路基板１０が完成する。
【符号の説明】
【００７２】
１０，１０Ｖ    回路基板
１１    コア基板
１６    キャビティ
１７    金属ブロック
２０    ビルドアップ層
５１，５３    ビア導体
５１ＦＳ    Ｆ面側小ビア導体（第１ビア導体）
５１ＦＬ    Ｆ面側大ビア導体（第３ビア導体）
５１ＢＬ    Ｂ面側大ビア導体（第２ビア導体）
２６Ｊ    電子部品実装部（実装部）
２６Ｂ    Ｂ面側大パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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