(57)【要約】【課題】半導体装置の開発工期を短縮し、コストを削減することができるトランジスタ素子及び半導体装置を得る。【解決手段】第１のトランジスタ素子１の第１のトランジスタセル領域が第１の半導体基板２に形成されている。第１のゲート電極パッドＧ１が第１の半導体基板２上に形成され、第１のトランジスタセル領域のゲートに接続されている。中継電極パッド３が第１の半導体基板２上に形成されている。ゲート抵抗ＲＧ２が第１の半導体基板２上に形成され、第１のゲート電極パッドＧ１と中継電極パッド３の間に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタセル領域が形成された第１の半導体基板と、
前記第１の半導体基板上に形成され、前記第１のトランジスタセル領域のゲートに接続された第１のゲート電極パッドと、
前記第１の半導体基板上に形成された中継電極パッドと、
前記第１の半導体基板上に形成され、前記第１のゲート電極パッドと前記中継電極パッドの間に接続されたゲート抵抗とを備えることを特徴とするトランジスタ素子。
【請求項２】
前記ゲート抵抗はノンドープポリシリコンに不純物がイオン注入されたものであることを特徴とする請求項１に記載のトランジスタ素子。
【請求項３】
前記ゲート抵抗はドープトポリシリコンを用いて形成されていることを特徴とする請求項１に記載のトランジスタ素子。
【請求項４】
前記ゲート抵抗は、互いに分離された複数の抵抗と、前記複数の抵抗を互いに接続する金属電極とを有することを特徴とする請求項１に記載のトランジスタ素子。
【請求項５】
前記ゲート抵抗は金属配線を用いて形成されていることを特徴とする請求項１に記載のトランジスタ素子。
【請求項６】
前記ゲート抵抗は、互いに並列に接続された複数の金属配線を有することを特徴とする請求項５に記載のトランジスタ素子。
【請求項７】
前記第１のトランジスタセル領域上に形成された絶縁膜を更に備え、
前記中継電極パッド及び前記ゲート抵抗は前記絶縁膜上に配置されていることを特徴とする請求項１に記載のトランジスタ素子。
【請求項８】
前記中継電極パッドは互いに直列に接続された複数の電極を有し、前記複数の電極の間にそれぞれ複数の抵抗が接続されていることを特徴とする請求項１に記載のトランジスタ素子。
【請求項９】
前記中継電極パッド及び前記ゲート抵抗は前記第１のトランジスタセル領域以外の領域に配置されていることを特徴とする請求項１に記載のトランジスタ素子。
【請求項１０】
前記第１の半導体基板上に形成され、前記第１のゲート電極パッドと前記中継電極パッドの間に接続されたダイオードを更に備えることを特徴とする請求項１に記載のトランジスタ素子。
【請求項１１】
前記ダイオードは前記ゲート抵抗に並列に接続されていることを特徴とする請求項１０に記載のトランジスタ素子。
【請求項１２】
前記ダイオードは前記ゲート抵抗に直列に接続されていることを特徴とする請求項１０に記載のトランジスタ素子。
【請求項１３】
前記ゲート抵抗は、互いに並列に接続された第１及び第２のゲート抵抗を有し、
前記ダイオードは、互いに逆並列に接続され、それぞれ前記第1及び第２のゲート抵抗に直列に接続された第１及び第２のダイオードを有することを特徴とする請求項１０に記載のトランジスタ素子。
【請求項１４】
請求項１〜１３の何れか１項に記載のトランジスタ素子である第１のトランジスタ素子と、
前記第１のトランジスタ素子とは別チップである第２のトランジスタ素子と、
配線とを備え、
前記第２のトランジスタ素子は、
第２のトランジスタセル領域が形成された第２の半導体基板と、
前記第２の半導体基板上に形成され、前記第２のトランジスタセル領域のゲートに接続された第２のゲート電極パッドとを有し、
前記配線は前記中継電極パッドと前記第２のゲート電極パッドを接続することを特徴とする半導体装置。
【請求項１５】
前記第２のトランジスタ素子は前記第１のトランジスタ素子とは特性が異なることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子及び半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型構造を有するＭＯＳトランジスタやＩＧＢＴがスイッチング用トランジスタ素子として広く用いられている（例えば、特許文献１参照）。例えば、１つのスイッチング回路構成について言えば、これらトランジスタ素子を単純に単体で用いるだけでなく、より優れた特性が得られるように異なる特性（種類）のトランジスタ素子を並列接続して特性を補完させるような用いられ方をしている。
【０００３】
絶縁ゲート型構造を有する異なる特性（種類）のトランジスタ素子を並列に接続する場合（例えば、ＳＪＭＯＳ／ＳｉＣ−ＭＯＳとＳｉ−ＩＧＢＴの並列）に、各トランジスタ素子のスイッチング特性の調整を目的としてゲート抵抗が接続される。ゲート抵抗をトランジスタ素子（チップ）に外付けする場合もあるが（例えば、特許文献１参照）、ゲート抵抗をトランジスタ素子に内蔵させることで外付け抵抗が不要となるため、その費用や設置領域を削減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７９４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、各トランジスタ素子にゲート抵抗値を内蔵させた従来の半導体装置においてゲート抵抗を変更する場合、並列接続する全てのトランジスタ素子をそれぞれ新規に開発する必要があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は半導体装置の開発工期を短縮し、コストを削減することができるトランジスタ素子及び半導体装置を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係るトランジスタ素子は、第１のトランジスタセル領域が形成された第１の半導体基板と、前記第１の半導体基板上に形成され、前記第１のトランジスタセル領域のゲートに接続された第１のゲート電極パッドと、前記第１の半導体基板上に形成された中継電極パッドと、前記第１の半導体基板上に形成され、前記第１のゲート電極パッドと前記中継電極パッドの間に接続されたゲート抵抗とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明では、並列接続する他のトランジスタに接続するゲート抵抗を内蔵する。これにより、他のトランジスタとして従来品をそのまま使用できるため、ゲート抵抗変更の際のチップ改定点数を削減できる。この結果、半導体装置の開発工期を短縮し、コストを削減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置を示す模式図である。
【図２】本発明の実施の形態１に係る第１のトランジスタ素子の具体例を示す模式図である。
【図３】比較例に係る半導体装置を示す模式図である。
【図４】本発明の実施の形態２に係る第１のトランジスタ素子を示す断面図である。
【図５】本発明の実施の形態３に係る第１のトランジスタ素子を示す断面図である。
【図６】本発明の実施の形態３に係る第１のトランジスタ素子を示す断面図である。
【図７】本発明の実施の形態３に係る第１のトランジスタ素子を示す断面図である。
【図８】本発明の実施の形態４に係る第１のトランジスタ素子を示す断面図である。
【図９】本発明の実施の形態４に係る第１のトランジスタ素子を示す断面図である。
【図１０】本発明の実施の形態５に係る第１のトランジスタ素子を示す模式図である。
【図１１】本発明の実施の形態６に係る第１のトランジスタ素子を示す模式図である。
【図１２】本発明の実施の形態７に係る第１のトランジスタ素子を示す断面図である。
【図１３】本発明の実施の形態８に係る半導体装置を示す模式図である。
【図１４】本発明の実施の形態８に係る半導体装置を示す模式図である。
【図１５】本発明の実施の形態９に係る第１のトランジスタ素子の具体例を示す模式図である。
【図１６】本発明の実施の形態１０に係る第１のトランジスタ素子を示す断面図である。
【図１７】本発明の実施の形態１０に係る第１のトランジスタ素子を示す模式図である。
【図１８】本発明の実施の形態１１に係る第１のトランジスタ素子を示す断面図である。
【図１９】本発明の実施の形態１１に係る第１のトランジスタ素子を示す模式図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係るトランジスタ素子及び半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す模式図である。半導体装置１００は、並列接続された第１のトランジスタ素子１及び第２のトランジスタ素子４と、ゲートドライバ素子（ＩＣ）７とを有する。これらの各素子は互いに別チップである。第１のトランジスタ素子１は、第１のトランジスタセル領域が形成された第１の半導体基板２を有する。なお、トランジスタセル領域とは、終端領域及びゲート配線部を除く、基本的に複数のトランジスタセルが配置された領域である。第１のゲート電極パッドＧ１が第１の半導体基板２上に形成され、第１のトランジスタセル領域のゲートに電気的に接続されている。第１のエミッタ電極Ｅ１が第１の半導体基板２上に形成され、第１のトランジスタセル領域のエミッタに接続されている。
【００１２】
ゲート抵抗ＲＧ１が第１のゲート電極パッドＧ１と第１のトランジスタセル領域のゲートの間に接続されている。このゲート抵抗ＲＧ１により第１のトランジスタ素子１自身のスイッチングスピードの制御が可能なため、抵抗値を大きくして低速化することでスイッチング時の高ｄｖ／ｄｔや発振現象によるサージ破壊等を防ぐことができる。なお、自身のゲート抵抗ＲＧ１を０Ω、即ちゲート抵抗ＲＧ１を設けなくてもよい。
【００１３】
中継電極パッド３が第１の半導体基板２上に形成されている。ゲート抵抗ＲＧ２が第１の半導体基板２上に形成され、第１のゲート電極パッドＧ１と中継電極パッド３の間に接続されている。
【００１４】
第２のトランジスタ素子４は、第２のトランジスタセル領域が形成された第２の半導体基板５を有する。第１のトランジスタ素子１と第２のトランジスタ素子４は、絶縁ゲート型構造であることにおいて共通するが、異なる特性を有する関係にある。第２のゲート電極パッドＧ２が第２の半導体基板５上に形成され、第２のトランジスタセル領域のゲートに電気的に接続されている。第２のエミッタ電極Ｅ２が第２の半導体基板５上に形成され、第２のトランジスタセル領域のエミッタに接続されている。なお、ゲート抵抗ＲＧ０は第２のゲート電極パッドＧ２と第２のトランジスタセル領域のゲートとを接続する配線を示し、ここでは第２のゲート抵抗が形成されていないこと（ＲＧ０＝０Ω）を表す。そして、ワイヤ６が第１のトランジスタ素子１の中継電極パッド３と第２のトランジスタ素子４の第２のゲート電極パッドＧ２を接続する。ワイヤ６は、例えば金（Ａｕ）又はアルミニウム（Ａｌ）の細線からなる。なお、図示は省略するが、第１及び第２の半導体基板２，５の裏面にはそれぞれコレクタ電極が形成されている。
【００１５】
ゲートドライバ素子７からのゲート信号はワイヤ８を介して第１のトランジスタ素子１の第１のゲート電極パッドＧ１に入力される。そのゲート信号は第１のトランジスタ素子１自身の入力信号となるとともに、第１のトランジスタ素子１に内蔵されたゲート抵抗ＲＧ２を介して第２のトランジスタ素子４に入力される。これにより、第２のトランジスタ素子４のゲート抵抗値、即ちスイッチングスピードを第１のトランジスタ素子１に内蔵したゲート抵抗ＲＧ２で調整することができる。
【００１６】
図２は、本発明の実施の形態１に係る第１のトランジスタ素子の具体例を示す模式図である。なお、第１のトランジスタ素子１の表面には、ＡｌＳｉ等の金属材料で形成された第１のエミッタ電極パッドＥ１があるが、図２では便宜的に点線で示している。第１のトランジスタ素子１の第１のトランジスタセル領域に複数のトレンチゲート１ａが形成され、その周囲に終端領域１ｂが形成されている。トレンチゲート１ａがゲート配線１ｃを介して第１のゲート電極パッドＧ１に接続されている。ゲート配線１ｃの途中にゲート抵抗ＲＧ１が形成されている。このため、ゲート抵抗ＲＧ１は第１のトランジスタ素子１の内蔵ゲート抵抗として機能する。ゲート抵抗ＲＧ２は、第１のトランジスタ素子１のゲート電極パッドＧ１と中継電極パッド３を接続するゲート配線の途中に形成され、中継電極パッド３を介して第２のトランジスタ素子４に接続される。このため、このゲート抵抗ＲＧ２は、第１のトランジスタ素子１のゲート抵抗としては機能せず、第２のトランジスタ素子４のゲート抵抗として機能する。中継電極パッド３は第２のトランジスタ素子４のゲート電極パッドＧ２にワイヤ６を介して接続される。また、ゲート電極パッドＧ１と中継電極パッド３はＡｌＳｉ等の金属材料で形成され、ゲート配線１ｃ及びゲート抵抗ＲＧ１，ＲＧ２はポリシリコンで形成されている。ただし、これらの材料に限定されるものではない。
【００１７】
続いて、本実施の形態の効果を比較例と比較して説明する。図３は、比較例に係る半導体装置を示す模式図である。比較例に係る半導体装置１００´では、並列接続するトランジスタ素子１´，４´にそれぞれゲート抵抗ＲＧ１，ＲＧ２が内蔵されている。ゲートドライバ素子７からのゲート信号はワイヤ８，９を介して第１及び第２のトランジスタ素子１´，４´のゲート電極パッドＧ１，Ｇ２に入力される。
【００１８】
これに対し、本実施の形態では、第１のトランジスタ素子１は、自素子用のゲート抵抗ＲＧ１に加えて、並列接続する第２のトランジスタ素子４用のゲート抵抗ＲＧ２も内蔵する。これにより、スイッチングスピードの調整、見直し等に伴ってゲート抵抗を変更する必要が生じた場合、第１のトランジスタ素子１のみを変更すればよく、第２のトランジスタ素子４としては従来品をそのまま使用できるため、ゲート抵抗変更の際のチップ改定点数を削減できる。この結果、半導体装置の開発工期を短縮し、コストを削減することができる。特に、高価な第２のトランジスタ素子４に用いるゲート抵抗ＲＧ２を安価な第１のトランジスタ素子１に内蔵させることで、高価な第２のトランジスタ素子４の変更が不要となり、且つプロセス追加に伴う不良要因を増やさないため、コストを削減することができる。
【００１９】
また、第２のトランジスタ素子４は第１のトランジスタ素子１とは特性（耐圧クラス）が異なる。ここで、ＩＧＢＴのようなバイポーラ素子は、構造によってはブレークダウンとともに破壊される。このため、アバランシェ保証できるユニポーラ素子と、それより耐圧の高いバイポーラ素子を組み合わせることで、過電圧破壊による素子破壊を防ぐことができる。具体的には、アバランシェ保証できるＭＯＳＦＥＴと、ＭＯＳＦＥＴより高い耐圧クラスのＩＧＢＴを組み合わせることで、ＭＯＳＦＥＴが先にブレークダウンしてＩＧＢＴの過電圧破壊を防ぐことができる。
【００２０】
例えば、第１及び第２のトランジスタ素子１，４として同等の定格電流のＳｉ−ＩＧＢＴとＳｉＣ−ＭＯＳＦＥＴを並列接続させる場合、ゲート抵抗が無いと、ＳｉＣ−ＭＯＳＦＥＴがＳｉ−ＩＧＢＴに比べてオン側、オフ側ともに高速であるため、スイッチング時に全電流がＳｉＣ−ＭＯＳＦＥＴ側に集中するという問題がある。これを回避するために、ＳｉＣ−ＭＯＳＦＥＴにゲート抵抗を接続し、ＭＯＳＦＥＴのスイッチングスピードを遅くして、スイッチング過渡期のＳｉ−ＩＧＢＴ／ＳｉＣ−ＭＯＳＦＥＴの電流分担を適正化し、ＳｉＣ−ＭＯＳＦＥＴへの電流集中による素子破壊を防ぐ必要がある。
【００２１】
従来はＳｉ−ＩＧＢＴとＳｉＣ−ＭＯＳＦＥＴ素子（チップ）の双方にそれぞれゲート抵抗を内蔵させていた。しかし、ＳｉＣ−ＭＯＳＦＥＴはチップ単価が高い。そこで、本実施の形態のようにＳｉ−ＭＯＳＦＥＴに用いるゲート抵抗をＳｉ−ＩＧＢＴに内蔵させることで、コストを削減することができる。
【００２２】
実施の形態２．
図４は、本発明の実施の形態２に係る第１のトランジスタ素子を示す断面図である。Ｓｉ基板である第１の半導体基板２上に多層の酸化膜１１が設けられている。不純物が導入（添加）されゲート抵抗ＲＧ２となるポリシリコン１２が酸化膜１１中に設けられている。酸化膜１１上にＡｌ電極１３が設けられている。ポリシリコン１２とＡｌ電極１３はコンタクトホール１４を介して接続されている。
【００２３】
ゲート抵抗ＲＧ２となるポリシリコン１２は、従来の内蔵ゲート抵抗と同様に、ノンドープポリシリコンに不純物がイオン注入されたものである。これにより、ゲート抵抗値をノンドープポリシリコンへの不純物の注入量で容易に調整できる。
【００２４】
実施の形態３．
図５から図７は、本発明の実施の形態３に係る第１のトランジスタ素子を示す断面図である。実施の形態２のポリシリコン１２がノンドープポリシリコンに不純物がイオン注入されたものであるのに対して、本実施の形態ではドープトポリシリコンが用いられている。
【００２５】
ゲート抵抗ＲＧ２となるポリシリコン１５は、既存の内部抵抗と同様に、ドープトポリシリコンを用いて形成されている。つまり、ポリシリコン１５のデポジット時に不純物をドーピングし、そしてゲート配線、又はＡｌ配線とのコンタクトホール等のマスクで抵抗値の作り込み（設定）を行っている。これにより、ノンドープポリシリコンからゲート抵抗ＲＧ２を形成する一連の工程（写真製版処理、イオン注入）を省略できる。また、場合によっては拡散工程も省略できる。
【００２６】
ゲート抵抗ＲＧ２の抵抗値は、ポリシリコン１５のマスク設計寸法により調整することができる。または、表面のＡｌ電極１３とポリシリコン１５のコンタクト位置、即ちコンタクト間距離を図６から図７のように変更することでもゲート抵抗値を調整することができる。これらの抵抗値の調整の仕方は実施の形態２にも適用できる。ただし、この場合はＡｌ電極１３を形成するマスクと、コンタクトホール１４を形成するマスクの改定が必要になる。
【００２７】
実施の形態４．
図８及び図９は、本発明の実施の形態４に係る第１のトランジスタ素子を示す断面図である。ゲート抵抗ＲＧ２は、互いに分離されたポリシリコンからなる複数の抵抗ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃと、複数の抵抗ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃを互いに接続するＡｌ電極１３と、コンタクトホール１４とを有する。複数の抵抗ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃの各ポリシリコンは実施の形態２の不純物をドーピングしたノンドープポリシリコン又は実施の形態３のドープトポリシリコンである。
【００２８】
図８と図９を比較して分かるように、表面のＡｌ電極１３の複数の抵抗ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃに対するコンタクト位置によりゲート抵抗値を調整できる。この場合、図８の抵抗値に比べ図９の抵抗値が小さくなる。Ａｌ電極１３以降のマスク改定だけでゲート抵抗値を容易に変更することができる。また、抵抗値調整の際の改定マスク枚数を削減することができる。この結果、マスク作成の工期を短縮し、コストを削減することができる。
【００２９】
実施の形態５．
図１０は、本発明の実施の形態５に係る第１のトランジスタ素子を示す模式図である。ゲート抵抗ＲＧ２は、チップ表面にあるＡｌ電極１３を用いて形成されている。これにより、ポリシリコンを使用して抵抗を形成する一連の工程（写真製版処理、イオン注入、拡散）を省略できる。なお、ゲート抵抗値はＡｌ電極１３のマスクの設計寸法にて調整することができる。
【００３０】
実施の形態６．
図１１は、本発明の実施の形態６に係る第１のトランジスタ素子を示す模式図である。ゲート抵抗ＲＧ２は、互いに並列に接続された複数のＡｌ電極１３ａ，１３ｂを有する。これにより、ウェハプロセスが完了した後でも外部よりＡｌ電極１３ａ，１３ｂの何れかを切断することでゲート抵抗値を調整できる。
【００３１】
実施の形態７．
図１２は、本発明の実施の形態７に係る第１のトランジスタ素子を示す断面図である。第１のトランジスタ素子１の第１のトランジスタセル領域のＡｌ電極１３上に絶縁膜１６が形成されている。Ａｌからなる中継電極パッド３及びゲート抵抗ＲＧ２は絶縁膜１６上に配置されている。このように表面のＡｌ電極を２層構造にしてセル領域上に中継電極パッド３及びゲート抵抗ＲＧ２を配置することで有効面積の減少を回避できる。
【００３２】
実施の形態８．
図１３及び図１４は、本発明の実施の形態８に係る半導体装置を示す模式図である。中継電極パッド３は互いに直列に接続された複数の電極パッド３ａ，３ｂ，３ｃを有し、複数の電極パッド３ａ，３ｂ，３ｃの間にそれぞれ抵抗Ｒａ，Ｒｂが接続されている。図１３と図１４を比較して分かるように、複数の電極パッド３ａ，３ｂ，３ｃの何れにワイヤ６を接続するかを変更することで、ゲート抵抗値を容易に変更することができる。この結果、マスク作成の工期を短縮し、コストを削減することができる。
【００３３】
実施の形態９．
図１５は、本発明の実施の形態９に係る第１のトランジスタ素子の具体例を示す模式図である。第２のトランジスタ素子４のゲート電極パッドＧ２に接続される中継電極パッド３及びゲート抵抗ＲＧ２は、第１のトランジスタ素子１のトランジスタセル領域以外の領域に配置されている。また、ゲート抵抗ＲＧ２に繋がる中継端子１ｄが第１のトランジスタ素子１のゲート電極パッドＧ１とワイヤ１ｅを介して接続されている。これにより、中継電極パッド３及びゲート抵抗ＲＧ２の形成によるトランジスタセル領域の有効面積の減少を回避できる。
【００３４】
実施の形態１０．
図１６は、本発明の実施の形態１０に係る第１のトランジスタ素子を示す断面図である。ダイオードＤ１が第１の半導体基板２上に形成されている。ダイオードＤ１は、ｐ型ドープトポリシリコン１５ａとｎ型ドープトポリシリコン１５ｂからなる。ダイオードＤ１は第１のゲート電極パッドＧ１と中継電極パッド３の間に接続されている。これにより、第２のトランジスタ素子４に印加されるゲート電圧を調整することができる。
【００３５】
図１７は、本発明の実施の形態１０に係る第１のトランジスタ素子を示す模式図である。ダイオードＤ１はゲート抵抗ＲＧ２に並列に接続されている。これにより、ダイオードＤ１をオフ時の制御に用いることができる。
【００３６】
実施の形態１１．
図１８は、本発明の実施の形態１１に係る第１のトランジスタ素子を示す断面図である。ダイオードＤ１はゲート抵抗ＲＧ２に直列に接続されている。これにより、ゲート耐量の異なるトランジスタ素子を並列に接続する際、ゲート耐量の弱い第２のトランジスタ素子４へダイオードＤ１を介して接続することでゲート印加電圧を下げてゲートストレスを緩和することができる。
【００３７】
図１９は、本発明の実施の形態１１に係る第１のトランジスタ素子を示す模式図である。ゲート抵抗ＲＧ２は、互いに並列に接続された第１及び第２のゲート抵抗ＲＧ２ａ，ＲＧ２ｂを有する。ダイオードＤ１，Ｄ２は、互いに逆並列に接続され、それぞれ第１及び第２のゲート抵抗ＲＧ２ａ，ＲＧ２ｂに直列に接続されている。これにより、第２のトランジスタ素子４のオン‐オフ動作時のゲート抵抗値を個別に調整し、スイッチング過渡時の電流分担を調整することができる。
【００３８】
なお、上記の実施の形態では２並列素子について説明を行ったが、３以上のトランジスタ素子を並列接続した半導体装置でも本発明を同様に適用することができる。設計思想次第で、高速側又は低速側の並列素子数を増やし（例えばＭＯＳが１つとＩＧＢＴが２つ）電流定格の格上げを行いつつ、本発明を適用することができる。
【００３９】
また、第１及び第２のトランジスタ素子１，４は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。なお、第１及び第２のトランジスタ素子１，４の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、何れか一方がワイドバンドギャップ半導体よって形成されていてもよく、この実施の形態に記載の効果を得ることができる。
【符号の説明】
【００４０】
１  第１のトランジスタ素子、２  第１の半導体基板、３  中継電極パッド３ａ，３ｂ，３ｃ  電極、４  第２のトランジスタ素子、５  第２の半導体基板、６  ワイヤ、１２，１５  ポリシリコン、１３  Ａｌ電極、１６  絶縁膜、Ｄ１，Ｄ２  ダイオード、Ｇ１  第１のゲート電極パッド、Ｇ２  第２のゲート電極パッド、Ｒａ，Ｒｂ，ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃ  抵抗、ＲＧ１，ＲＧ２  ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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