(57)【要約】【課題】半導体基板への影響を抑制することが可能なヒューズ素子を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板の主表面に設けられた、凸状態の第１の絶縁膜と、半導体基板上に形成され、凸状態の第１の絶縁膜の周囲を囲むように設けられた半導体基板の導電型と異なる導電型の第１の拡散層と、ヒューズ素子を構成する凸状態の第１の絶縁膜を跨ぐように形成された第１の導電層と、第１の導電層の上に設けられた第２の絶縁膜とを備える。【選択図】図３９
2017045839.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に設けられた、凸状態の第１の絶縁膜と、
前記半導体基板上に形成され、前記凸状態の第１の絶縁膜の周囲を囲むように設けられた前記半導体基板の導電型と異なる導電型の第１の拡散層と、
ヒューズ素子を構成する前記凸状態の前記第１の絶縁膜を跨ぐように形成された第１の導電層と、
前記第１の導電層の上に設けられた第２の絶縁膜とを備える、半導体装置。
【請求項２】
前記半導体装置は、パワー系のトランジスタ素子を含む、請求項１記載の半導体装置。
【請求項３】
前記トランジスタ素子のドレインまたはコレクタ電圧には、高電圧が印加され、
前記第１の拡散層は、接地電圧または接地電圧付近の電位に設定される、請求項２記載の半導体装置。
【請求項４】
電界集中を緩和するために設けられたリング状の第２の拡散層を有する終端構造をさらに備え、
前記第２の拡散層と、前記第１の拡散層とは同じ工程で形成される、請求項１記載の半導体装置。
【請求項５】
前記終端構造は、分離のための第３の絶縁膜を含み、
前記第１の絶縁膜と前記第３の絶縁膜は、同じ工程で形成され、
前記第１の絶縁膜の膜厚は３００ｎｍ以上に設定される、請求項４記載の半導体装置。
【請求項６】
前記トランジスタ素子は、トレンチ間に設けられる第３の拡散層を含み、
前記第３の拡散層と、前記第１の拡散層とは同じ工程で形成される、請求項２記載の半導体装置。
【請求項７】
前記凸状態の第１の絶縁膜の一方向の幅は、２０μｍ以下に設定される、請求項１記載の半導体装置。
【請求項８】
前記トランジスタ素子は、第２の導電層を含むゲート電極を含み、
前記ヒューズ素子の前記第１の導電層と、前記ゲート電極の前記第２の導電層とは同じ工程で形成される、請求項２記載の半導体装置。
【請求項９】
前記半導体装置は、第２の導電層を含むダイオード素子を含み、
前記ヒューズ素子の前記第１の導電層と、前記ダイオード素子の前記第２の導電層とは同じ工程で形成される、請求項１記載の半導体装置。
【請求項１０】
エッチングにより前記ヒューズ素子の前記第１の導電層の所定領域の膜厚は調整される、請求項１記載の半導体装置。
【請求項１１】
前記ヒューズ素子の前記第１の導電層の前記所定領域の膜厚は、２００ｎｍ以下に設定される、請求項１０記載の半導体装置。
【請求項１２】
前記ヒューズ素子の前記第１の導電層の前記所定領域は、前記第１の絶縁膜の上に形成される、請求項１０記載の半導体装置。
【請求項１３】
前記ヒューズ素子の前記第１の導電層は、前記ヒューズ素子専用の導電層で形成される、請求項１記載の半導体装置。
【請求項１４】
前記エッチングにより前記凸状態の第１の絶縁膜の端部も除去される、請求項１０記載の半導体装置。
【請求項１５】
前記凸状態の前記第１の絶縁膜の側面上に形成される前記第１の導電層の幅は、それ以外の領域の第１の導電層の幅よりも太く形成される、請求項１記載の半導体装置。
【請求項１６】
前記第２の絶縁膜の上に形成される第２の導電層をさらに備え、
複数の前記凸状態の第１の絶縁膜が設けられ、
前記第１の導電層は、複数の前記凸状態の前記第１の絶縁膜を跨ぐように形成され、
前記第２の導電層と前記第１の導電層とを接続するための領域は、前記複数の前記凸状態の前記第１の絶縁膜の少なくとも１つの上に形成される、請求項１記載の半導体装置。
【請求項１７】
前記ヒューズ素子は、前記第１の導電層の経路長に基づく抵抗体で構成される非トリミング素子と接続される、請求項１記載の半導体装置。
【請求項１８】
前記半導体装置は、第２の導電層を含むダイオード素子を含み、
前記第１の導電層のシート抵抗は、前記第２の導電層のシート抵抗と同じ工程で調整される、請求項１７記載の半導体装置。
【請求項１９】
パワー系のトランジスタ素子と、
前記トランジスタ素子の調整用に用いられるヒューズ素子を含む非トリミング素子とを備え、
前記ヒューズ素子は、
半導体基板の主表面に設けられた、凸状態の第１の絶縁膜と、
前記半導体基板上に形成され、前記凸状態の第１の絶縁膜の周囲を囲むように設けられた前記半導体基板の導電型と異なる導電型の第１の拡散層と、
ヒューズ素子を構成する前記凸状態の前記第１の絶縁膜を跨ぐように形成された第１の導電層と、
前記第１の導電層の上に設けられた第２の絶縁膜とを含み、
前記トランジスタ素子のドレインまたはコレクタ電圧には、高電圧が印加され、
前記第１の拡散層は、接地電圧または接地電圧付近の電位に設定される、半導体装置。
【請求項２０】
前記非トリミング素子は、前記半導体基板上に形成される第２の拡散層を含み、
前記第１の拡散層と前記第２の拡散層とは同じ工程で形成される、請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、ヒューズ素子に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路においては、ウェハプロセスにて作り込まれたポリシリコン抵抗等の抵抗値を事後の工程で調整可能とするために、抵抗トリミング回路と称せられる抵抗値調整用の回路が広く用いられている。その中で特に、レーザトリミングヒューズは、レーザを用いて所望のヒューズ素子を切り離すことが可能なように構成されており、多数のヒューズを必要とする半導体集積回路に使用される技術である。
【０００３】
縦型構造パワーデバイス（一例としてＩＧＢＴ（Insulated Gate Bipolar Transistor））では、パワーデバイスに内蔵された温度検知ダイオードのＶＦ特性からパワーデバイスの温度情報を検知し、ＩＧＢＴ素子を加熱から保護する機能（加熱保護機能）を有している。しかし、パワーデバイスで形成される温度検知ダイオードは、Ｓｉ基板上に形成できないためＳｉ基板上に形成された酸化膜上のポリシリコン層で形成されており、ＶＦ特性のばらつきが多く、高精度な温度検知ができないという問題がある。
【０００４】
今回の発明では、その温度検知ダイオード特性のばらつきを補正することで温度検知精度を向上させる機能が設けられている。この点で、例えば、温度検知ダイオードの情報を検知させるためのトリミング素子が設けられており、レーザ切断によるトリミング方式等、種々の方式が提案されている（特許文献１〜４）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９６２０号公報
【特許文献２】特開２００６−１５６９６０号公報
【特許文献３】特開２００１−１７７０９３号公報
【特許文献４】特開２０１０−５６５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方で、通常の半導体集積回路プロセスにおけるレーザ切断によるトリミング方式においては、ヒューズを短時間で確実にレーザ切断するために高出力のレーザー光が使用されている。したがって、そのレーザー光が強すぎると、その熱によりその下部の半導体基板に悪影響を及ぼす可能性がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施例によれば、半導体装置は、半導体基板の主表面に設けられた、凸状態の第１の絶縁膜と、半導体基板上に形成され、凸状態の第１の絶縁膜の周囲を囲むように設けられた半導体基板の導電型と異なる導電型の第１の拡散層と、ヒューズ素子を構成する凸状態の第１の絶縁膜を跨ぐように形成された第１の導電層と、第１の導電層の上に設けられた第２の絶縁膜とを備える。
【発明の効果】
【０００９】
一実施例によれば、凸状態の第１の絶縁膜を跨ぐように形成された第１の導電層が切断された場合であっても第１の絶縁膜により熱が半導体基板に影響を与えることを抑制するとともに、第１の絶縁膜が半導体基板の導電型と異なる導電型で囲まれることにより耐圧を確保したヒューズ素子を実現することが可能である。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に基づく半導体装置１の回路構成図である。
【図２】実施形態１に基づく半導体装置１のレイアウト構成を説明する図である。
【図３】実施形態１に基づく終端構造を説明する図である。
【図４】実施形態１に基づくゲート保護用のダイオードを説明する図である。
【図５】実施形態１に基づくヒューズ素子を説明する図である。
【図６】実施形態１に基づく温度検知ダイオードを説明する図である。
【図７】実施形態１に基づくＩＧＢＴセルを説明する図である。
【図８】実施形態１に基づく半導体装置の製造方法の第１工程を示す概略断面図である。
【図９】実施形態１に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
【図１０】実施形態１に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
【図１１】実施形態１に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
【図１２】実施形態１に基づく半導体装置の製造方法の第５工程を示す概略断面図である。
【図１３】実施形態１に基づく半導体装置の製造方法の第６工程を示す概略断面図である。
【図１４】実施形態１に基づく半導体装置の製造方法の第７工程を示す概略断面図である。
【図１５】実施形態１に基づく半導体装置の製造方法の第８工程を示す概略断面図である。
【図１６】実施形態１に基づく半導体装置の製造方法の第９工程を示す概略断面図である。
【図１７】実施形態１に基づく半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１８】実施形態１に基づく半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１９】実施形態１に基づく半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２０】実施形態１に基づく半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２１】実施形態１に基づく半導体装置の製造方法の第１４工程を示す概略断面図である。
【図２２】実施形態１に基づく半導体装置の製造方法の第１５工程を示す概略断面図である。
【図２３】実施形態１に基づく半導体装置の製造方法の第１６工程を示す概略断面図である。
【図２４】実施形態１に基づく半導体装置の製造方法の第１７工程を示す概略断面図である。
【図２５】実施形態１に基づく半導体装置の製造方法の第１８工程を示す概略断面図である。
【図２６】実施形態１に基づく半導体装置の製造方法の第１９工程を示す概略断面図である。
【図２７】実施形態１に基づく半導体装置（周辺素子）の製造方法の第１工程を示す概略断面図である。
【図２８】実施形態１に基づく半導体装置（周辺素子）の製造方法の第２工程を示す概略断面図である。
【図２９】実施形態１に基づく半導体装置（周辺素子）の製造方法の第３工程を示す概略断面図である。
【図３０】実施形態１に基づく半導体装置（周辺素子）の製造方法の第４工程を示す概略断面図である。
【図３１】実施形態１に基づく半導体装置（周辺素子）の製造方法の第５工程を示す概略断面図である。
【図３２】実施形態１に基づく半導体装置（周辺素子）の製造方法の第６工程を示す概略断面図である。
【図３３】実施形態１に基づく半導体装置（周辺素子）の製造方法の第７工程を示す概略断面図である。
【図３４】実施形態１に基づく半導体装置（周辺素子）の製造方法の第８工程を示す概略断面図である。
【図３５】実施形態１に基づく半導体装置（周辺素子）の製造方法の第９工程を示す概略断面図である。
【図３６】実施形態１に基づく半導体装置（周辺素子）の製造方法の第１０工程を示す概略断面図である。
【図３７】実施形態１に基づく半導体装置（周辺素子）の製造方法の第１１工程を示す概略断面図である。
【図３８】半導体装置に設けられたヒューズ素子を上面視した場合を説明する図である。
【図３９】半導体装置に設けられたヒューズ素子の断面の概略を説明する図である。
【図４０】実施形態に基づくヒューズ素子と接続されるトリミング素子を説明する図である。
【図４１】実施形態２に基づくリークパスを説明する図である。
【図４２】実施形態２に基づくエッチング工程について説明する図である。
【図４３】実施形態２に基づくヒューズ素子の断面構造を説明する図である。
【図４４】実施形態３に基づくポリシリコン膜の形成について説明する図である。
【図４５】実施形態４に基づくコンタクトについて説明する図である。
【発明を実施するための形態】
【００１１】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１２】
（実施形態１）
図１は、実施形態１に基づく半導体装置１の回路構成図である。
【００１３】
図１に示されるように、ここでは、パワーデバイスであるＩＧＢＴを含む半導体装置１について説明する。
【００１４】
半導体装置１は、半導体チップ内にＩＧＢＴ２と、温度検知ダイオードＤＩと、ヒューズ部５と、複数のパッドとを含む。
【００１５】
ＩＧＢＴ２のゲートは、パッドＧと接続され、コレクタおよびエミッタは、パッドＣおよびパッドＥとそれぞれ接続される。
【００１６】
温度検知ダイオードＤＩのアノード側およびカソード側は、パッドＡＰおよびＫＰとそれぞれ接続される。
【００１７】
ヒューズ部５は、レーザ切断によるトリミング（レーザトリミングとも称する。）が可能なヒューズ素子Ｆ１〜Ｆ３を含む。
【００１８】
ヒューズ素子Ｆ１は、パッドＩ１およびＯ１とそれぞれ接続される。
ヒューズ素子Ｆ２は、パッドＩ２およびＯ２とそれぞれ接続される。
【００１９】
ヒューズ素子Ｆ３は、パッドＩ３およびＯ３とそれぞれ接続される。
後述するがヒューズ素子Ｆ１〜Ｆ３は、それぞれ抵抗体で構成される非トリミング素子と接続される。ヒューズ素子Ｆ１〜Ｆ３をレーザトリミングにより切断することによりパッド間の非トリミング素子の抵抗値が調整される。調整された抵抗値の情報が、各種パワーデバイスの調整用の情報（例えば温度検知ダイオードの情報）として用いられる。
【００２０】
後述するが、パッドＧの周辺にはゲート保護用のダイオードが設けられる。
図２は、実施形態１に基づく半導体装置１のレイアウト構成を説明する図である。
【００２１】
図２に示されるように、半導体チップの外周領域には、セル周辺接合領域が設けられており、更にその周りには、フィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）等が設けられ、終端（ターミネーション）構造を構成している。
【００２２】
ここで、フローティングフィールドリング（「フィールドリミッティングリング」とも言う）とは、以下のものを言う。すなわち、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００２３】
半導体チップの内側には、複数個のＩＧＢＴセルが繰り返し配置される。また、それに隣接して、保護ダイオードＤＩと、ヒューズ部５と、複数のパッド（Ｇ，Ｃ，Ｅ，Ｉ１〜Ｉ３，Ｏ１〜Ｏ３，ＡＰ，ＫＰ）等が配置される。
【００２４】
図３は、実施形態１に基づく終端構造を説明する図である。
図３（Ａ）および（Ｂ）に示されるように、半導体チップの外周領域には、セル周辺接合領域が設けられており、更にその周りには、環状にフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）等が設けられる。
【００２５】
ＩＧＢＴのセル領域の外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域が設けられている。セル周辺接合領域の表面において、Ｎ−型ドリフト領域２０にフローティングなＰ型拡散層を配置し、周期的に間隔を置いて配置することにより、Ｎ−型ドリフト領域での電界強度を緩和している。
【００２６】
このＰ型拡散層は、Ｐ＋型ボディコンタクト領域を介して、アルミニウム系電極膜８と接続されており、このアルミニウム系電極膜８がメタルフィールドプレートとして機能することで、Ｎ−型ドリフト領域の表面の電界強度を緩和でき、耐圧を維持することが可能である。
【００２７】
チップの裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型のコレクタ領域）との間には、Ｎ−型ドリフト領域２０よりも高濃度のＮ型バッファ領域１９（第１導電型のバッファ領域）が設けられている。すなわち、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。
【００２８】
一方、Ｎ−型ドリフト領域２０の表面１ａ（半導体基板の表側主面または第１の主面）側の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。
【００２９】
また、これらのトレンチ２１は、各領域を区画する働きをしており、一対のトレンチ２１によって両側から区画されている。そのうちの一つのトレンチ２１によって、セル領域とセル周辺接合領域とが区画されている。このセル周辺接合領域は、Ｐ＋型ボディコンタクト領域を介して、アルミニウム系電極膜８と接続されている。
【００３０】
図４は、実施形態１に基づくゲート保護用のダイオードを説明する図である。
図４（Ａ）に示されるように、ゲート保護用のダイオードは、ＩＧＢＴのゲートと接続されるパッドＧの周辺領域に配置される。
【００３１】
図４（Ｂ）に示されるように、ゲート保護用のダイオードは、ゲート電極のパッドＧおよびエミッタ電極のパッドＥとの間に直列接続でかつ双方向となるように配置される。図５は、実施形態１に基づくヒューズ素子を説明する図である。
【００３２】
図５（Ａ）に示されるように、パッドＩ１およびＯ１間にヒューズ素子Ｆ１が設けられている。
【００３３】
ヒューズ素子Ｆ１は、図５（Ｂ）に示されるように直列に複数段設けられた複数のヒューズ素子ユニットで構成される。
【００３４】
図５（Ｃ）に示されるように、各ヒューズ素子ユニットの電流経路をレーザトリミングによりレーザ切断することにより電流経路が変更され抵抗値が調整される。
【００３５】
図６は、実施形態１に基づく温度検知ダイオードを説明する図である。
図６（Ａ）に示されるように、パッドＫＰおよびＡＰ間に温度検知ダイオードＤＩが設けられている。
【００３６】
図６（Ｂ）に示されるように、Ｎ＋拡散層と、その周囲を囲むようにＰ＋拡散層が配置されている。
【００３７】
図７は、実施形態１に基づくＩＧＢＴセルを説明する図である。
図７に示されるように、半導体チップの裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型バッファ領域１９等が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。すなわち、説明したように、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。
【００３８】
半導体チップの表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４（第１導電型ホールバリア領域）、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状アクティブセル領域４０ａにおける層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたアルミニウム系電極膜８に接続されている。
【００３９】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。
【００４０】
半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられている。Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
【００４１】
＜ＩＧＢＴセルの製造工程＞
図８は、実施形態１に基づく半導体装置の製造方法の第１工程を示す概略断面図である。
【００４２】
図８に示すように、Ｎ−型シリコン単結晶の半導体ウェハの表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウェハの表面１ａ（第１の主面）側の半導体基板（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０12/ｃｍ2程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。
【００４３】
図９は、実施形態１に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
【００４４】
図９に示すように、半導体ウェハの表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウェハの表面１ａ（第１の主面）側の半導体基板内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０13/ｃｍ2程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。なお、Ｐ型フローティング領域１６の導入の際に、図３のセル周辺接合領域も同時に導入する。
【００４５】
図１０は、実施形態１に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
【００４６】
図１０に示されるように、半導体ウエハの表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
【００４７】
図１１は、実施形態１に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
【００４８】
図１１に示されるように、半導体ウエハの表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。
【００４９】
図１２は、実施形態１に基づく半導体装置の製造方法の第５工程を示す概略断面図である。
【００５０】
図１２に示されるように、アッシング等により、不要になったレジスト膜３３を除去する。
【００５１】
図１３は、実施形態１に基づく半導体装置の製造方法の第６工程を示す概略断面図である。
【００５２】
図１３に示されるように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【００５３】
図１４は、実施形態１に基づく半導体装置の製造方法の第７工程を示す概略断面図である。
【００５４】
図１４に示されるように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
【００５５】
図１５は、実施形態１に基づく半導体装置の製造方法の第８工程を示す概略断面図である。
【００５６】
図１５に示されるように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。続いて、たとえば、熱酸化等により、半導体ウェハの表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
【００５７】
図１６は、実施形態１に基づく半導体装置の製造方法の第９工程を示す概略断面図である。
【００５８】
図１６に示されるように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウェハの表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。
【００５９】
図１７は、実施形態１に基づく半導体装置の製造方法の第１０工程を示す概略断面図である。
【００６０】
図１７に示されるように、たとえば、ドライエチング等（たとえば、ガス系はＳＦ６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
【００６１】
図１８は、実施形態１に基づく半導体装置の製造方法の第１１工程を示す概略断面図である。
【００６２】
図１８に示されるように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ２１外のゲート絶縁膜２２を除去する。
【００６３】
図１９は、実施形態１に基づく半導体装置の製造方法の第１２工程を示す概略断面図である。
【００６４】
図１９に示されるように、たとえば、熱酸化またはＣＶＤにより、半導体ウェハの表面１ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜５８を形成する。
【００６５】
続いて、半導体ウェハの表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜を形成する。このＰ型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル領域のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：２ｘ１０13/ｃｍ2程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜を除去する。
【００６６】
更に、半導体ウェハの表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜を形成する。このＮ＋型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、Ｐ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。このときのイオン注入条件としては、たとえば、イオン種：砒素、ドーズ量：５ｘ１０15/ｃｍ2程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜を除去する。
【００６７】
図２０は、実施形態１に基づく半導体装置の製造方法の第１３工程を示す概略断面図である。
【００６８】
図２０に示すように、半導体ウェハの表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。
【００６９】
図２１は、実施形態１に基づく半導体装置の製造方法の第１４工程を示す概略断面図である。
【００７０】
図２１に示すように、層間絶縁膜２６上の半導体ウェハの表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ３/ＣＦ４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。
【００７１】
図２２は、実施形態１に基づく半導体装置の製造方法の第１５工程を示す概略断面図である。
【００７２】
図２２に示すように、アッシング等により、不要になったレジスト膜２８を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）を半導体基板内に延長する。このときのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【００７３】
図２３は、実施形態１に基づく半導体装置の製造方法の第１６工程を示す概略断面図である。
【００７４】
図２３に示すように、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、ドーズ量：５ｘ１０15/ｃｍ2程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【００７５】
同様に、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：５ｘ１０15/ｃｍ2程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【００７６】
図２４は、実施形態１に基づく半導体装置の製造方法の第１７工程を示す概略断面図である。
【００７７】
図２４に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウェハの表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する。
【００７８】
続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。
【００７９】
これにより、表面デバイス形成プロセスが終了し、裏面等のプロセス（裏面側構造に関するプロセスであって表面側からの処理を含む）に移行する。
【００８０】
次に、実施形態１に基づくＩＧＢＴセルの裏面デバイス形成プロセス等について説明する。
【００８１】
図２５は、実施形態１に基づく半導体装置の製造方法の第１８工程を示す概略断面図である。
【００８２】
図２５に示すように、研削等により薄膜化する。ここで、最終的なウェハの厚さは、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が６００ボルト程度とすると、最終厚さは、６０マイクロメートル程度（下限値は、必要な耐圧によって規定される。たとえば、耐圧１２００ボルトでは、最終厚さは、１２０マイクロメートル程度）である。
【００８３】
図２６は、実施形態１に基づく半導体装置の製造方法の第１９工程を示す概略断面図である。
【００８４】
図２６に示すように、薄膜化されたウェハの裏面１ｂ側から、その全面に対して、たとえばイオン注入を実行することにより、ウェハの裏面１ｂの表面領域（導入前は、Ｎ−型ドリフト領域２０）にＮ型バッファ領域１９を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：３５０ＫｅＶ程度、１回のドーズ量：７ｘ１０12/ｃｍ2程度、打ち込み回数：１回を好適なものとして例示することができる。
【００８５】
次に、ウェハの裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウェハの裏面１ｂの表面領域（Ｎ型バッファ領域１９の導入前は、Ｎ−型ドリフト領域２０）に、Ｐ＋型コレクタ領域１８を導入する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：４０ＫｅＶ程度、１回のドーズ量：１ｘ１０13/ｃｍ2程度、打ち込み回数：１回を好適なものとして例示することができる。
【００８６】
続いて、ウェハの裏面１ｂのほぼ全面のＰ＋型コレクタ領域１８に対する活性化アニール（活性化率は、たとえば４０％程度、好適な範囲としては３０％から６４％程度）を実行する。ここで、アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウェハの裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ2程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：６６％程度を好適なものとして例示することができる。
【００８７】
次に、たとえば、スパッタリング成膜により、半導体ウェハの裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する。これにより図７の状態が完成する。その後、ダイシング等により、半導体ウェハのチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【００８８】
＜周辺素子の製造工程＞
本例においては、ゲート保護ダイオードと、温度検知ダイオード、ヒューズ素子の製造工程について説明する。
【００８９】
ヒューズ素子は、３種類のヒューズ素子が設けられる場合について説明する。
図２７は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第１工程を示す概略断面図である。
【００９０】
図２７に示すように、ウェハの表面１ａ（第１の主面）のほぼ全面に、たとえば、熱酸化により、たとえば、厚さ９５０ｎｍ程度のフィールド酸化シリコン膜２９を成膜する。通常のリソグラフィにより、フィールド酸化シリコン膜２９をパターニングする。そして、パターニングに従って、エッチングによりフィールド酸化シリコン膜２９を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。なお、終端構造に設けられた拡散層を分離するためのシリコン膜３９も当該フィールド酸化シリコン膜２９と同じ工程で形成される。フィールド酸化シリコン膜２９は、たとえば、厚さ３００ｎｍ以上に設定される。
【００９１】
次に、ウェハの表面１ａのほぼ全面に、たとえば、熱酸化により、たとえば、厚さ３０ｎｍ程度のイオン注入用の薄い酸化シリコン膜７１を成膜する。
【００９２】
図２８は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第２工程を示す概略断面図である。たとえば、通常のリソグラフィにより、ウェハの表面１ａ上に、Ｐ型フローティング領域導入用レジスト膜を形成し、それをイオン注入のマスクとして、セル領域と同様に、Ｐ型フローティング領域１６を形成する。また、終端構造の拡散層も同様に形成する。なお、非トリミング素子を形成するための拡散層も同様に形成する。
【００９３】
図２９は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第３工程を示す概略断面図である。
【００９４】
図２９に示されるように、セル領域のＰ型フローティング領域１６等の引き伸ばし拡散と同時に、引き伸ばし拡散を実行する。終端構造の拡散層も引き延ばし拡散を実行する。
【００９５】
図３０は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第４工程を示す概略断面図である。
【００９６】
図３０に示されるように、セル領域１０のポリシリコン膜２７と同時に、ウェハの表面１ａのほぼ全面（トレンチ２１内面を含む）に、たとえば、ＣＶＤにより、第１のヒューズ素子のポリシリコン膜２７を成膜する。通常のリソグラフィにより、ポリシリコン膜２７をパターニングする。そして、パターニングに従って、エッチングによりポリシリコン膜２７を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。
【００９７】
図３１は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第５工程を示す概略断面図である。
【００９８】
図３１に示されるように、通常のリソグラフィにより、ポリシリコン膜２７の上側に開口部を形成するためにポリシリコン膜２７をパターニングする。そして、パターニングに従って、エッチングによりポリシリコン膜２７の一部分を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。そして、次に、酸化シリコン膜３２を形成する。
【００９９】
当該図３１に示されるように開口部が形成された領域のポリシリコン膜の厚さはエッチングにより調整される。調整されるポリシリコン膜の厚さは、２００ｎｍ以下に設定される。
【０１００】
当該ヒューズ切断領域のポリシリコン膜を薄膜化するエッチングする処理により、正確かつ高精度なヒューズ切断が可能となる。
【０１０１】
なお、第１のヒューズ素子のポリシリコン膜２７は、ＩＧＢＴセルのゲート電極を形成するポリシリコン膜と同一工程で形成される。
【０１０２】
図３２は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第６工程を示す概略断面図である。
【０１０３】
図３２に示されるように、たとえば、ＣＶＤにより、ゲート保護ダイオードと、温度検知ダイオード、第３のヒューズ素子のポリシリコン膜２８を成膜する。
【０１０４】
そして、イオン注入後、活性化アニール処理を実行する。そして、通常のリソグラフィにより、ポリシリコン膜２８をパターニングする。そして、パターニングに従って、エッチングによりポリシリコン膜２８を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。
【０１０５】
そして、次に、酸化シリコン膜を形成する。
当該図３２に示されるように、第３のヒューズ素子の形成とゲート保護ダイオードと温度検知ダイオードの形成とは同一工程で行われる。
【０１０６】
図３３は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第７工程を示す概略断面図である。
【０１０７】
図３３に示されるように、たとえば、ＣＶＤにより、第２のヒューズ素子のポリシリコン膜３０を成膜する。
【０１０８】
そして、通常のリソグラフィにより、ポリシリコン膜３０をパターニングする。そして、パターニングに従って、エッチングによりポリシリコン膜３０を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。
【０１０９】
そして、次に、酸化シリコン膜を形成する。
図３４は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第８工程を示す概略断面図である。
【０１１０】
図３４に示されるように、イオン注入により、半導体ウェハの表面１ａ（第１の主面）側の半導体基板内に、Ｐ型不純物およびＮ型不純物を導入することにより、ＰＮ接合を形成する。
【０１１１】
図３５は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第９工程を示す概略断面図である。
【０１１２】
図３５に示されるように、通常のリソグラフィにより、コンタクト溝形成用レジスト膜を形成する。続いて、コンタクト溝を形成する。コンタクト溝を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域３１を形成する。そして、次に、たとえば、半導体ウェハの表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜３２を形成する。当該層間絶縁膜３２の形成は、図２０で説明したＩＧＢＴの層間絶縁膜２６の形成と同一工程で行われる。なお、終端構造の層間絶縁膜も同一工程で行われる。
【０１１３】
図３６は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第１０工程を示す概略断面図である。
【０１１４】
図３６に示されるように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。その後、アルミニウム系電極膜８を保護するための約１０μｍのポリイミドなどのカバー絶縁膜を全面に形成する。
【０１１５】
図３７は、実施形態１に基づく半導体装置（周辺素子）の製造方法の第１１工程を示す概略断面図である。
【０１１６】
図３７に示されるように、通常のリソグラフィにより、アルミニウム系電極膜８を開口する領域およびヒューズ切断領域をパターニングする。そして、パターニングに従って、エッチングによりカバー絶縁膜を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去する。
【０１１７】
さらに、ウェハの裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウェハの裏面１ｂの表面領域（Ｎ型バッファ領域１９の導入前は、Ｎ−型ドリフト領域２０）に、Ｐ＋型コレクタ領域１８を導入する。続いて、ウェハの裏面１ｂのほぼ全面のＰ＋型コレクタ領域１８に対する活性化アニールを実行する。たとえば、スパッタリング成膜により、半導体ウェハの裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する。
【０１１８】
＜ヒューズ素子のトリミング工程＞
次に、ヒューズ素子をレーザトリミングにより切断する場合について説明する。
【０１１９】
図３８は、半導体装置に設けられたヒューズ素子を上面視した場合を説明する図である。
【０１２０】
図３９は、半導体装置に設けられたヒューズ素子の断面の概略を説明する図である。
図３８に示されるように、ヒューズ素子の切断するポリシリコン膜２７は、フィールド酸化シリコン膜２９上に形成される。
【０１２１】
部分的に形成されたフィールド酸化シリコン膜２９を跨ぐように、ヒューズ素子と非トリミング素子との抵抗体が形成されている。ヒューズ素子は、多結晶シリコン層などの導電層（ポリシリコン膜）からなり、複数個形成されている。
【０１２２】
また、ヒューズ素子の切断領域の周辺は、Ｐ型フローティング領域１６により囲まれている。当該Ｐ型フローティング領域１６は数１００〜数１０００Ｖの電圧が印加された時に０Ｖまたは０Ｖ付近の電位となるように設定されている。
【０１２３】
したがって、数１００〜１０００Ｖのドレイン（コレクタ電位）がヒューズ素子に印加されない構成となっている。
【０１２４】
切断領域の一方向の幅は、コレクタ電極に数１００〜数１０００Ｖの電圧が印加された場に、Ｐ型フォローティング領域−Ｎ型半導体基板の接合のキャリアが均一に空乏化するように、約１６μｍ以下の値に設定される。
【０１２５】
これにより、ヒューズ素子と半導体基板との間に高電圧が印加されることを抑制し、耐圧を確保可能なヒューズ素子を実現することが可能となる。
【０１２６】
図３９に示されるように、レーザトリミングによりヒューズ素子を切断する領域においては、膜厚３００ｎｍ以上に設定されるためレーザ切断時の熱が半導体基板に影響を及ぼさない設計となっている。
【０１２７】
半導体基板およびフィールド酸化シリコン膜２９の上部には、約６００ｎｍのＰＳＧ層およびＳＯＧ膜で形成された層間絶縁膜３２が設けられており、ヒューズ素子の上面の全面を覆うように形成されている。また、図３６で説明したように、層間絶縁膜３２には、非トリミング素子の抵抗とアルミ電極とのコンタクト部が開口されている。コンタクト領域には、アルミニウム系電極膜８が形成されている。
【０１２８】
層間絶縁膜３２とアルミニウム系電極膜８との上には、約１０μｍのポリイミドなどのカバー絶縁膜を設けられており、図３７で説明したようにヒューズ切断領域の上部はカバー絶縁膜が部分的に除去され、ヒューズ開口部を形成するようにしても良い。通常は、ボンディングパッドの開口と同時にヒューズ窓を形成するためのエッチングを実施しており、層間絶縁膜のみヒューズ上に形成されている。ヒューズ窓を形成せずにレーザアブレーションすることも可能だが、ヒューズ窓を形成すればヒューズ上の膜厚が薄くなるため、レーザアブレーションのトータルパワーを減少でき、また、スループットの増加及び高精度のレーザアブレーション制御も可能性となるなどのメリットを得ることができる。
【０１２９】
図４０は、実施形態に基づくヒューズ素子と接続されるトリミング素子を説明する図である。
【０１３０】
図４０に示されるようにトリミング素子４０は、ポリシリコン膜２７を折り返し構造により形成した抵抗体として形成される。トリミング素子４０は、ヒューズ素子と接続され、レーザトリミングにより抵抗値が調整される。
【０１３１】
（実施形態２）
フィールド酸化シリコン膜２９は熱酸化で形成するため、酸化膜の段差が厳しく（アスペクト比が大きく）、フィールド酸化シリコン膜２９の段差領域にポリシリコン膜２７が残る可能性がある。
【０１３２】
ポリシリコン膜をヒューズ素子として形成した場合、ヒューズヒューズ間にリークパスが発生する可能性がある。
【０１３３】
図４１は、実施形態２に基づくリークパスを説明する図である。
図４１に示されるように、フィールド酸化シリコン膜２９の段差領域に残ったポリシリコン膜２７を介して電流の廻り込み（リークパス）が発生する可能性がある。
【０１３４】
図４２は、実施形態２に基づくエッチング工程について説明する図である。
図４２に示されるように、フィールド酸化シリコン膜２９の段差部の少なくとも１つの領域に対して図３１で説明したエッチング処理を実行する。ここでは、４箇所の領域１００でエッチング処理を実行する場合が示されている。
【０１３５】
図４３は、実施形態２に基づくヒューズ素子の断面構造を説明する図である。
図４３（Ａ）に示されるように、図４２のＢ−Ｂ＃のエッチング処理をしていない断面構造においては、ポリシリコン膜２７が段差部に残存している場合が示されている。
【０１３６】
一方、図４３（Ｂ）に示されるように、図４２のＣ−Ｃ＃のエッチング処理をした断面構造においては、段差部に残存していたポリシリコン膜２７が除去される。
【０１３７】
これにより、ヒューズヒューズ間のリークパスの問題を解消することが可能となり、安定したヒューズ素子を実現することが可能となる。
【０１３８】
（実施形態３）
フィールド酸化シリコン膜２９は、製造が用意で安価な熱酸化で形成するため、酸化膜の段差が厳しく（アスペクト比が大きく）、酸化シリコン膜の段差領域でのポリシリコン膜が薄くなる可能性がある。
【０１３９】
また、段差領域でフォトマスク露光時にフォーカスずれが発生し、配線幅が細く出来上がる可能性もある。これにより断線等によりヒューズ素子の不良となる可能性もある。
【０１４０】
図４４は、実施形態３に基づくポリシリコン膜の形成について説明する図である。
図４４に示されるように、フィールド酸化シリコン膜２９を跨ぐように形成するポリシリコン膜について、フィールド酸化シリコン膜２９と交差する領域部分（段差領域）について配線幅を通常の配線幅よりも太く設定する。本例においては、一例として太く設定された一部のポリシリコン膜２７Ａが示されている。たとえば、上記した図３０等の工程においてポリシリコン膜の幅を調整することが可能である。
【０１４１】
当該設定により、配線が断線等することによるヒューズ素子の不良の問題を解消することが可能となる。
【０１４２】
（実施形態４）
半導体装置（ＩＧＢＴ）の製造方法では、寄生ＮＰＮ動作を抑制するためコンタクト工程で層間絶縁膜エッチングと同時にＮ型半導体基板もエッチングして、その後にＰ＋バックゲート層を形成する。
【０１４３】
この点で、コンタクト形成時に、ポリシリコン膜２７が薄膜で形成される場合には、ヒューズまたは非トリミング素子の抵抗のコンタクト領域は、コンタクト開口時の半導体基板のエッチングの際に薄膜のポリシリコン膜２７のコンタクト突き抜けが発生し、その下部に存在するＰ型フローティング領域１６とショートする可能性がある。
【０１４４】
図４５は、実施形態４に基づくコンタクトについて説明する図である。
図４５（Ａ）に示されるように、ここでは、薄膜のポリシリコン膜２７のコンタクト突き抜けが発生し、その下部に存在するＰ型フローティング領域１６とショートする場合が示されている。
【０１４５】
図４５（Ｂ）は、薄膜のポリシリコン膜２７で形成したヒューズまたは非トリミング素子の抵抗のコンタクト領域は、Ｐ型フローティング領域１６で囲まれているフィールド酸化シリコン膜２９上に形成する。
【０１４６】
これにより、コンタクト形成時にコンタクト突き抜けが発生した場合であってもフィールド酸化シリコン膜中でストップするため、フィールド酸化シリコン膜２９と半導体基板との絶縁が確実に確保される。なお、薄膜のポリシリコン膜２７の場合に当該方式を利用する場合について説明したが、厚膜のポリシリコン膜の場合にも利用することとしてもよい。
【０１４７】
なお、電位にばらつきがある場合には、上記の実施形態２と組み合わせて、エッチングすることによりフィールド酸化シリコン膜２９の段差領域に残ったポリシリコン膜２７を介する電流の廻り込み（リークパス）を防止するようにしても良い。電位が同一電位でない場合だけでなく、電位が同一電位の場合にも本技術を適用してもよい。
【０１４８】
（実施形態５）
上記の実施形態で説明した非トリミング素子の抵抗素子をゲート電極と同じポリシリコン膜２９で形成した場合、そのシート抵抗は一例として約１５Ω／□となる。
【０１４９】
通常、ヒューズ用のトリミング抵抗は数ｋΩのユニット抵抗が複数個並列又は直列に接続されるため、抵抗のＬ／Ｗ比は約数１００倍となり、大面積の抵抗配置領域が必要となる。
【０１５０】
温度検知ダイオードが内蔵されているＩＧＢＴでは、上記で説明したように、ゲート保護ダイオードと温度検知ダイオードのポリシリコン膜は同一のポリシリコン膜で形成されている。その温度検知ダイオードのＶＦ特性をコントロールするＰ型層（Ｐ層）と、ゲート保護ダイオードの耐圧特性をコントロールするＰ型層（ＰＭ層）とはそれぞれ最適な濃度でコントロールされている。
【０１５１】
ＶＦ特性をコントロールするＰ型層(Ｐ層)は、例えば、イオン注入（たとえば、イオン種：ボロン、ドーズ量：２．５ｘ１０15/ｃｍ2程度）で形成した場合、そのシート抵抗は約１００ｋΩ／□に設定される。
【０１５２】
当該ＶＦ特性をコントロールするイオン注入により、ポリシリコン膜で構成されるシート抵抗を調整する。
【０１５３】
同一のポリシリコン膜の上記ＰＭ層のシート抵抗（約２ｋΩ/□）とＰ層のシート抵抗(約１００ｋΩ／□)を直列接続にして、最適な抵抗長で設計することにより、抵抗配置面積は大幅に縮小され、チップ面積が小さくなるという低コストが実現します。また、Ｐ層フォトマスクで抵抗長をコントロールすることから、抵抗値を容易に調整することが可能である。
【０１５４】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５５】
［付記］
半導体基板の主表面に設けられた、凸状態の第１の絶縁膜を形成する工程と、
前記半導体基板上に形成され、前記凸状態の第１の絶縁膜の周囲を囲むように設けられた前記半導体基板の導電型と異なる導電型の第１の拡散層を形成する工程と、
フューズ素子を構成する前記凸状態の前記第１の絶縁膜を跨ぐように形成された第１の導電層を形成する工程と、
前記第１の導電層の上に第２の絶縁膜を形成する工程とを備える、半導体装置の製造方法。
【符号の説明】
【０１５６】
１  半導体装置、１ａ  表面、１ｂ  裏面、２  半導体チップ、５  ヒューズ部、８  メタルエミッタ電極、１０  セル領域。
【図１】
2017045839.tif 000003
【図２】
2017045839.tif 000004
【図３】
2017045839.tif 000005
【図４】
2017045839.tif 000006
【図５】
2017045839.tif 000007
【図６】
2017045839.tif 000008
【図７】
2017045839.tif 000009
【図８】
2017045839.tif 000010
【図９】
2017045839.tif 000011
【図１０】
2017045839.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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