(57)【要約】【課題】半導体装置の小型化を図る。【解決手段】半導体装置１０は、第１面Ｐに沿って配列された複数の半導体素子１５と、半導体素子１５の各々を囲む溝部１８と、を備える。半導体素子１５（スイッチ素子１６）は、溝部１８によって囲まれた領域１６Ａ内に、半導体層４２と、ソースドレイン領域３２と、不純物拡散領域３０と、を備える。ソースドレイン領域３２は、半導体層４２上に配置され、半導体層４２とは異なる導電型の半導体領域である。不純物拡散領域３０は、半導体層４２上におけるソースドレイン領域３２と溝部１８との間に配置され、半導体層４２と同じ導電型の半導体領域である。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１面に沿って配列された複数の半導体素子と、
前記半導体素子の各々を囲むように設けられた溝部と、
を備え、
前記半導体素子は、
前記溝部によって囲まれた領域内に、
ｐ型およびｎ型の一方の導電型の半導体層と、
前記半導体層上に配置され、前記半導体層とは異なる導電型のソースドレイン領域と、
前記半導体層上における前記ソースドレイン領域と前記溝部との間に配置され、前記半導体層と同じ導電型の不純物領域と、
を有する、半導体装置。
【請求項２】
前記ソースドレイン領域は、間隔を隔てて配置されたソース領域とドレイン領域とを含み、
前記半導体素子は、
前記半導体層上における前記ソース領域と前記ドレイン領域との間のチャネル領域上に配置されたゲート電極を備える、
請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、
前記ゲート電極と、前記チャネル領域および前記ソースドレイン領域と、の間に設けられ、前記チャネル領域上における厚みと、前記ソースドレイン領域上における厚みと、が同じ、酸化物層を有する、
請求項２に記載の半導体装置。
【請求項４】
前記不純物領域は、前記半導体層上における前記ソースドレイン領域と前記溝部との間を前記第１面に沿った方向に埋めるように配置されている、請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記不純物領域の不純物濃度は、前記半導体層の不純物濃度より高い、請求項１〜請求項４の何れか１項に記載の半導体装置。
【請求項６】
複数の前記半導体素子の一部は、光を検出する光電変換素子であり、
複数の前記半導体素子の前記光電変換素子以外は、前記光電変換素子で検出された光に応じた電荷の出力と非出力とを切り替えるスイッチ素子であり、
前記スイッチ素子が、前記半導体層と、前記ソースドレイン領域と、前記不純物領域と、を少なくとも備える、
請求項１〜請求項５の何れか１項に記載の半導体装置。
【請求項７】
前記光電変換素子は、
前記半導体層を有するフォトトランジスタである、
請求項５に記載の半導体装置。
【請求項８】
ｐ型およびｎ型の一方の導電型の半導体層に複数の溝部を形成するステップと、
前記半導体層における前記溝部によって囲まれた領域内に、前記半導体層とは異なる導電型のソースドレイン領域を形成するステップと、
前記半導体層上における前記ソースドレイン領域と前記溝部との間に、前記半導体層と同じ導電型の不純物領域を形成するステップと、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の素子分離を行うための構造が知られている。例えば、半導体素子間に溝部を設けた構造や、半導体素子間をＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）分離により分離する構造などが知られている。
【０００３】
例えば、特許文献１には、隣接する半導体集積回路素子間に溝部を設け、溝部とフィールド絶縁膜（ＬＯＣＯＳ酸化膜）とを用いて素子分離を行う構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＯＣＯＳ分離を用いた構造では、バーズビークによる損失を考慮する必要があり、半導体装置の十分な小型化を図る事は困難であった。
【０００５】
本発明は、上記に鑑みてなされたものであって、小型化を図ることができる、半導体装置、および、半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、第１面に沿って配列された複数の半導体素子と、前記半導体素子の各々を囲む溝部と、を備え、前記半導体素子は、前記溝部によって囲まれた領域内に、Ｐ型およびＮ型の一方の導電型の半導体層と、前記半導体層上に配置され、前記半導体層とは異なる導電型のソースドレイン領域と、前記半導体層上における前記ソースドレイン領域と前記溝部との間に配置され、前記半導体層と同じ導電型の不純物拡散領域と、を有する、半導体装置である。
【発明の効果】
【０００７】
本発明によれば、半導体装置の小型化を図ることができる、という効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、半導体装置の一例を示す平面図である。
【図２】図２は、半導体装置における電気的接続関係を示す模式図である。
【図３】図３は、図１に示す半導体装置のＡ−Ａ’断面図である。
【図４】図４は、半導体装置の画素部分を拡大した平面図である。
【図５】図５は、半導体装置の製造方法の一例を示す模式図である。
【図６】図６は、半導体装置の製造方法の一例を示す模式図である。
【図７】図７は、半導体装置の製造方法の一例を示す模式図である。
【図８】図８は、半導体装置の製造方法の一例を示す模式図である。
【図９】図９は、半導体装置の製造方法の一例を示す模式図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、半導体装置、および、半導体装置の製造方法の実施の形態を詳細に説明する。
【００１０】
図１は、半導体装置１０の平面図の一例である。図１には、半導体装置１０を第１面Ｐ側から視認した平面図を示した。第１面Ｐとは、半導体装置１０を構成する二次元平面の１つであり、本実施の形態では、光の入射する側の二次元平面である。
【００１１】
半導体装置１０は、複数の半導体素子１５を備える。複数の半導体素子１５は、第１面Ｐに沿って配列されている。本実施の形態では、半導体素子１５は、トランジスタである場合を説明する。
【００１２】
本実施の形態では、複数の半導体素子１５の一部は、フォトトランジスタ１４であり、複数の半導体素子１５の内のフォトトランジスタ１４以外は、スイッチ素子１６である。
【００１３】
本実施の形態では、半導体装置１０は、１つのフォトトランジスタ１４と１つのスイッチ素子１６とを１つの画素１２として構成する。そして、半導体装置１０は、画素１２を第１面Ｐに沿ってマトリクス状に（図１中、矢印Ｘ方向、および矢印Ｘ方向に直交する矢印Ｙ方向に）複数配列した構成である。なお、１つの画素１２に含まれるフォトトランジスタ１４の数は、１つであってもよいし、複数であってもよい。スイッチ素子１６は、１つの画素１２に対して１つ設けられている。
【００１４】
図２は、半導体装置１０における電気的接続関係を示す模式図である。半導体装置１０は、画素１２ごとに、フォトトランジスタ１４と、スイッチ素子１６と、電荷蓄積部２０と、を備える。フォトトランジスタ１４と、スイッチ素子１６と、電荷蓄積部２０と、は、電気的に接続されている。
【００１５】
フォトトランジスタ１４は、光電変換素子の一例である。フォトトランジスタ１４は、入射した光Ｌを検出する。フォトトランジスタ１４は、検出した光Ｌに応じた電荷（光電流）を出力する。スイッチ素子１６は、フォトトランジスタ１４で検出された光に応じた電荷の出力と非出力とを切り替えるスイッチ素子である。
【００１６】
電荷蓄積部２０は、スイッチ素子１６を介して、フォトトランジスタ１４から出力された電荷を該画素１２の光強度として蓄積し、信号処理部２２へ出力する。
【００１７】
すなわち、信号処理部２２は、スイッチ素子１６を切り替えることで、各画素１２で検出された光の強度（光電流）を検出する。
【００１８】
図１に戻り説明を続ける。半導体装置１０は、半導体素子１５の各々を囲む溝部１８を備える。溝部１８は、第１面Ｐ側に開口し、半導体装置１０における第１面Ｐに対向する側に向かって伸びた構造である。
【００１９】
詳細には、本実施の形態では、溝部１８は、第１面Ｐに沿って配列された、フォトトランジスタ１４およびスイッチ素子１６の各々を囲むように配置されている。言い換えると、溝部１８は、第１面Ｐにおける画素１２間と、各画素１２内におけるスイッチ素子１６とフォトトランジスタ１４との間と、の各々に配置されている。
【００２０】
図３は、図１に示す半導体装置１０のＡ−Ａ’断面図である。
【００２１】
半導体装置１０は、半導体層４２を備える。半導体層４２は、半導体層の一例である。なお、本実施の形態では、半導体層４２の導電型がＮ型である場合を一例として説明する。
【００２２】
半導体層４２には、各半導体素子１５間に、溝部１８が配置されている。溝部１８は、第１面Ｐに沿った二次元平面において、各半導体素子１５を囲むように設けられている。
【００２３】
溝部１８は、半導体層４２の厚み方向に長い溝である。半導体層４２の厚み方向は、半導体基板４０および半導体層４２の積層方向に一致する。溝部１８の深さは、半導体層４２の第１面Ｐ側を一端側とし、他端側が半導体基板４０に到達しない程度の深さである。すなわち、本実施の形態では、半導体層４２における少なくとも半導体基板４０側の領域は、各画素１２間および各半導体素子１５間を第１面Ｐに沿った方向に連続する。
【００２４】
溝部１８内は、溝内酸化膜４５によって被覆され、更に、絶縁樹脂４４が充填されている。溝内酸化膜４５は、例えば、シリコン酸化膜である。絶縁樹脂４４は、絶縁材料であればよい。絶縁樹脂４４は、例えば、ポリシリコンである。溝内酸化膜４５の形成方法は限定されない。また、絶縁樹脂４４は、公知の方法で溝部１８内に充填すればよい。
【００２５】
まず、半導体素子１５の内、スイッチ素子１６について説明する。スイッチ素子１６は、第１面Ｐに沿った二次元平面における、溝部１８によって囲まれた領域１６Ａ内に、半導体層４２Ｂと、ソースドレイン領域３２と、不純物拡散領域３０と、を含む。また、スイッチ素子１６は、ゲート電極３４を備える。本実施の形態のスイッチ素子１６は、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）である。
【００２６】
半導体層４２Ｂは、半導体層４２における、スイッチ素子１６に相当する領域である。言い換えると、半導体層４２Ｂは、半導体層４２における、スイッチ素子１６を囲む溝部１８によって区切られた内側の領域である。
【００２７】
ソースドレイン領域３２は、半導体層４２Ｂ上に形成されている。ソースドレイン領域３２は、半導体層４２Ｂとは異なる導電型の領域である。本実施の形態では、ソースドレイン領域３２は、Ｐ型の半導体領域である。
【００２８】
ソースドレイン領域３２は、半導体層４２にＰ型不純物を注入することで形成される。例えば、ソースドレイン領域３２は、半導体層４２にホウ素（Ｂ）を注入することで形成される。
【００２９】
ソースドレイン領域３２は、詳細には、ソース領域３２Ａと、ドレイン領域３２Ｂと、を含む。ソース領域３２Ａとドレイン領域３２Ｂとは、間隔を隔てて設けられている。ソース領域３２Ａとドレイン領域３２Ｂとの間の領域上には、酸化膜４８を介してゲート電極３４が設けられている。
【００３０】
このため、ソース領域３２Ａとドレイン領域３２Ｂとの間の領域（厳密には、酸化膜４８を介してゲート電極３４に接する領域）は、電流の流れる通路であるチャネル領域３３として機能する。チャネル領域３３は、ソースドレイン領域３２と同じ導電型の領域であってもよいし、異なる導電型の領域であってもよい。
【００３１】
本実施の形態では、チャネル領域３３は、ソースドレイン領域３２（ソース領域３２Ａ、ドレイン領域３２Ｂ）と同じ導電型の領域である場合を説明する。
【００３２】
すなわち、本実施の形態では、チャネル領域３３は、半導体層４２にＰ型不純物を注入することで形成される。チャネル領域３３は、チャネル領域３３（ソース領域３２Ａおよびドレイン領域３２Ｂ）よりホウ素（Ｂ）濃度の低い領域である。
【００３３】
不純物拡散領域３０は、半導体層４２Ｂ上における、ソースドレイン領域３２と溝部１８との間に設けられている。
【００３４】
図４は、半導体装置１０の画素１２部分を拡大した平面図である。不純物拡散領域３０は、ソースドレイン領域３２と溝部１８との間に設けられている。詳細には、不純物拡散領域３０は、スイッチ素子１６の第１面Ｐに沿った（第１面Ｐに平行な）二次元平面における、ソースドレイン領域３２およびチャネル領域３３と、スイッチ素子１６を囲む溝部１８と、の間に設けられている。
【００３５】
不純物拡散領域３０と溝部１８との間は、不連続であってもよい（すなわち、隙間があってもよい）。しかし、不純物拡散領域３０と溝部１８とは、連続していること（すなわち、隙間が無いこと）が好ましい。また、不純物拡散領域３０とソースドレイン領域３２との間は、不連続であってもよい（すなわち、隙間があってもよい）。しかし、不純物拡散領域３０とソースドレイン領域３２とは、連続していること（すなわち、隙間が無いこと）が好ましい。これは、スイッチ素子１６、および画素１２の、更なる小型化を図るためである。
【００３６】
すなわち、不純物拡散領域３０は、半導体層４２Ｂ上におけるソースドレイン領域３２と溝部１８との間を、第１面Ｐに沿った方向に埋めるように配置されていることが好ましい。
【００３７】
不純物拡散領域３０は、半導体層４２Ｂと同じ導電型の領域である。また、不純物拡散領域３０は、チャネル領域３３と異なる導電型の領域である。本実施の形態では、不純物拡散領域３０は、Ｎ型の半導体領域である。このため、不純物拡散領域３０は、Ｎ型の半導体層４２（半導体層４２Ｂ）の、ウェル（本実施の形態では、Ｎウェル）として機能する。
【００３８】
不純物拡散領域３０は、半導体層４２に半導体層４２Ｂと同じ導電型の不純物（本実施の形態ではＮ型不純物）を注入することで形成される。例えば、ソースドレイン領域３２は、半導体層４２に、ヒ素（Ａｓ）やリン（Ｐ）を注入することで形成される。
【００３９】
不純物拡散領域３０の不純物濃度は限定されない。なお、不純物拡散領域３０における不純物濃度（本実施の形態ではＮ型不純物の濃度）は、半導体層４２Ｂにおける不純物濃度（本実施の形態ではＮ型不純物の濃度）より高いことが好ましい。半導体層４２に不純物を注入することによって不純物拡散領域３０を形成することで、不純物拡散領域３０の不純物濃度は、半導体層４２（半導体層４２Ｂ）より高くなる。
【００４０】
なお、不純物拡散領域３０における不純物の濃度（本実施の形態ではＮ型不純物の濃度）は、半導体層４２Ｂにおける該不純物の濃度（該Ｎ型不純物の濃度）の、２倍以上であることが好ましく、１０倍以上であることが更に好ましい。
【００４１】
具体的には、不純物拡散領域３０の不純物濃度は、１×１７ｃｍ−３〜１×１８ｃｍ−３の範囲であり、半導体層４２Ｂの不純物濃度は、１×１６ｃｍ−３〜１×１７ｃｍ−３の範囲である。
【００４２】
なお、ゲート電極３４は、チャネル領域３３上に設けられ、且つ、チャネル領域３３上と、不純物拡散領域３０の一部の領域上と、を第１面Ｐに沿った方向に連続して覆うように配置されている。また、ゲート電極３４は、溝部１８上を覆わないように配置されている。すなわち、ゲート電極３４は、スイッチ素子１６を囲む溝部１８より内側に配置されている。
【００４３】
図３に戻り説明を続ける。酸化膜４８は、ゲート電極３４とチャネル領域３３との間に設けられている。また、酸化膜４８は、少なくともチャネル領域３３上とソースドレイン領域３２上とに、第１面Ｐに沿った方向に連続して設けられている。本実施の形態では、酸化膜４８は、各半導体素子１５上（すなわち、スイッチ素子１６およびフォトトランジスタ１４上）に、第１面Ｐに沿った方向に連続して設けられた、１層の膜である。
【００４４】
そして、本実施の形態では、酸化膜４８は、チャネル領域３３上における厚みと、ソースドレイン領域３２上における厚みと、が同じである。厚みが同じである、とは、チャネル領域３３上における厚みの平均値と、ソースドレイン領域３２上における厚みの平均値と、の差が、±１０％以下の範囲内であることを意味する。
【００４５】
ここで、公知のＬＯＣＯＳ法により酸化膜を形成した場合、チャネル領域３３上における該酸化膜の厚みは、ソースドレイン領域３２上における該酸化膜の厚みに比べて１０００％以上（１０倍以上）厚くなる。すなわち、バーズビーク（鳥の嘴形状）が形成される。一方、本実施の形態では、ＬＯＣＯＳ法を用いずに酸化膜４８を形成する。このため、酸化膜４８は、チャネル領域３３上における厚みと、ソースドレイン領域３２上における厚みと、が同じである。なお、半導体装置１０の製造方法については後述する。
【００４６】
次に、フォトトランジスタ１４について説明する。フォトトランジスタ１４は、第１面Ｐに沿った二次元平面における、溝部１８によって囲まれた領域１４Ｂ内に、半導体層４２Ａと、ベース領域４６と、を積層した構成である。ベース領域４６には、エミッタ領域４７が設けられている。
【００４７】
半導体層４２Ａは、半導体層４２における、フォトトランジスタ１４に相当する領域である。言い換えると、半導体層４２Ａは、半導体層４２における、フォトトランジスタ１４を囲む溝部１８によって区切られた内側の領域である。ベース領域４６は、半導体層４２Ａとは異なる導電型の半導体領域である。ベース領域４６は、フォトトランジスタ１４のベースとして機能する領域である。本実施の形態では、ベース領域４６は、Ｐ型の半導体領域である。
【００４８】
エミッタ領域４７は、フォトトランジスタ１４のエミッタとして機能する領域である。本実施の形態では、エミッタ領域４７は、Ｎ型の半導体領域である。
【００４９】
なお、フォトトランジスタ１４は、フォトダイオードであってもよい。すなわち、半導体装置１０は、光電変換素子として、フォトダイオードを備えた構成であってもよい。但し、半導体装置１０は、光電変換素子としてフォトトランジスタ１４を備えた構成であることが好ましい。
【００５０】
次に、本実施の形態の半導体装置１０の製造方法を説明する。
【００５１】
図５〜図９は、本実施の形態の半導体装置１０の製造方法の一例を示す模式図である。
【００５２】
まず、図５（Ａ）に示すように、Ｎ＋型のシリコン基板を、半導体基板４０として用意する。この半導体基板４０上に、Ｎ型のシリコン層をエピタキシャル成長させることで、半導体層４２を形成する。
【００５３】
次に、図５（Ｂ）に示すように、半導体層４２上に、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜５０を形成する。ＨＴＯ膜５０の厚みは、例えば、４００ｎｍである。このＨＴＯ膜５０に、写真製版技術およびエッチング技術を用いて、貫通孔５０Ａを形成する。貫通孔５０Ａの直径は、例えば、０．３μｍ〜０．４μｍである。この貫通孔５０Ａの形成されたＨＴＯ膜５０は、溝部１８を形成するためのハードマスクとして機能する。
【００５４】
次に、図６（Ａ）に示すように、半導体層４２に溝部１８を形成する。詳細には、ＨＴＯ膜５０の貫通孔５０Ａを介して、半導体層４２をマイクロ波プラズマエッチングする。マイクロ波プラズマエッチングには、例えば、ＳＦ６、Ｏ２、Ａｒガスなどを用いる。これにより、半導体層４２に、深さ３．０μｍ〜５．０ｕｍの溝部１８を形成する。溝部１８の直径は、例えば、０．３μｍ〜０．４μｍである。このマイクロ波プラズマエッチングによりＨＴＯ膜５０もエッチングされるため、該エッチング後のＨＴＯ膜５０の厚みは、１００ｎｍ程度となる。
【００５５】
次に、図６（Ｂ）に示すように、ＨＴＯ膜５０をウェットエッチングにより除去する。
【００５６】
次に、溝部１８の内壁を酸化して酸化膜を形成した後に、該酸化膜を除去する。ここで、この酸化は、例えば、１０５０℃のドライ酸化により約１３０ｎｍの厚みの酸化膜が形成されるまで行う。一度酸化して酸化膜を形成した後に、この酸化膜を除去することで、マイクロ波プラズマエッチングのダメージを除去することができる。このため、溝部１８の形成時に発生する可能性のある結晶欠陥を緩和し、フォトトランジスタ１４におけるＰＮ接合にリークが起こることを防ぐことができる。
【００５７】
次に、溝部１８内に、再度、溝内酸化膜４５を形成する（図６（Ｂ）参照）。本実施の形態では、８５０℃のウェット酸化により溝部１８内を酸化することで、溝部１８の内壁に約２０ｎｍの厚みの溝内酸化膜４５を形成する。
【００５８】
次に、図７（Ａ）に示すように、溝部１８内に絶縁樹脂４４を充填する。絶縁樹脂４４には、例えば、ポリシリコンを用いる。詳細には、図７（Ａ）に示すように、ポリシリコンを半導体層４２上に約８００ｎｍの厚みに成膜する。このとき、半導体層４２の溝部１８内にもポリシリコンを充填する。そして、半導体層４２上の絶縁樹脂４４をエッチングし、溝部１８内に充填された絶縁樹脂４４以外を除去する。
【００５９】
次に、半導体層４２上における、フォトトランジスタ１４を形成する対象の領域内（溝部１８によって囲まれた領域１４Ａ内）に、Ｎ型不純物としてボロンを注入する。例えば、該領域１４Ａ内に、３０ｋｅＶ、５×１０１３ｃｍ−２の条件で、ボロンを注入する。そして、Ｎ２雰囲気中で、１１５０℃、１時間のドライブイン拡散を行い、Ｐ型のベース領域４６を形成する（図７（Ｂ）参照）。また、エミッタ領域４７を形成する。
【００６０】
なお、ベース領域４６の厚みは、スイッチ素子１６に形成するソースドレイン領域３２より厚い。
【００６１】
次に、図８（Ａ）に示すように、半導体層４２上に、酸化膜４８を形成する。酸化膜４８は、シリコン基板表面をウェット酸化することによって形成する。
【００６２】
次に、半導体層４２上における、スイッチ素子１６を形成する対象の領域内（溝部１８によって囲まれた領域１６Ａ内）の中央部に、Ｐ型半導体領域３５を形成する。具体的には、半導体層４２上における、スイッチ素子１６を形成する対象の領域内（溝部１８によって囲まれた領域１６Ａ内）の中央部に、１５ｋｅＶ、２×１２ｃｍ−２条件で、Ｐ型不純物であるボロンを注入する。これにより、Ｐ型半導体領域３５を形成する。
【００６３】
Ｐ型半導体領域３５の厚み（第１面Ｐに直交する方向の長さ）は、例えば、１００ｎｍとする。
【００６４】
また、半導体層４２Ａ上における、スイッチ素子１６を形成する対象の領域内（溝部１８によって囲まれた領域１６Ａ内）の、Ｐ型半導体領域３５以外の領域に、不純物拡散領域３０を形成する。具体的には、スイッチ素子１６を形成する対象の領域内（溝部１８によって囲まれた領域１６Ａ内）の、Ｐ型半導体領域３５以外の領域に、３０ｋｅＶ、５×１２ｃｍ−２の条件で、Ｎ型不純物であるリンを注入する。
【００６５】
次に、図８（Ｂ）に示すように、Ｐ型半導体領域３５上に、酸化膜４８を介してゲート電極３４を形成する。具体的には、酸化膜４８上にポリシリコンを成膜し、Ｎ＋型ポリシリコンのゲート電極とするために、リンデポジションを行う。そして、このポリシリコンをパターニングすることで、ゲート電極３４を形成する。
【００６６】
次に、図９に示すように、Ｐ型半導体領域３５上における、ゲート電極３４の設けられていない領域（ゲート電極３４から露出している領域）に、３０ｋｅＶ、３×１５ｃｍ−２の条件で、Ｐ型不純物であるボロンを注入する。そして、Ｎ２雰囲気中で、９００℃、１時間の活性化アニールを行い、ソースドレイン領域３２（ソース領域３２Ａ、ドレイン領域３２Ｂ）を形成する。
【００６７】
これにより、Ｐ型半導体領域３５における、ゲート電極３４に向かい合う領域がチャネル領域３３となる。また、Ｐ型半導体領域３５における、チャネル領域３３を挟む一対の領域が、ソース領域３２Ａとドレイン領域３２Ｂとして機能する。
【００６８】
以上の工程によって、半導体装置１０を製造する。
【００６９】
以上説明したように、本実施の形態の半導体装置１０は、第１面Ｐに沿って配列された複数の半導体素子１５と、半導体素子１５の各々を囲む溝部１８と、を備える。
【００７０】
半導体素子１５（スイッチ素子１６）は、溝部１８によって囲まれた領域１６Ａ内に、半導体層４２と、ソースドレイン領域３２と、不純物拡散領域３０と、を備える。半導体層４２は、Ｐ型およびＮ型の一方の導電型の半導体層である。ソースドレイン領域３２は、半導体層４２上に配置され、半導体層４２とは異なる導電型の半導体領域である。不純物拡散領域３０は、半導体層４２上におけるソースドレイン領域３２と溝部１８との間に配置され、半導体層４２と同じ導電型の半導体領域である。
【００７１】
このように、本実施の形態の半導体装置１０には、半導体素子１５の各々を囲む溝部１８が設けられている。また、半導体素子１５における、溝部１８によって囲まれた領域１６Ａ内には、半導体層４２上のソースドレイン領域３２と溝部１８との間に、半導体層４２と同じ導電型の不純物拡散領域３０が設けられている。
【００７２】
このため、各半導体素子１５は、溝部１８と不純物拡散領域３０とによって電気的に分離される。詳細には、半導体素子１５における、ソース領域３２Ａとドレイン領域３２Ｂとの間に形成されるチャネル領域３３が、溝部１８と不純物拡散領域３０によって、他のチャネル領域３３と電気的に分離される。このように、本実施の形態の半導体装置１０では、溝部１８と不純物拡散領域３０とによって、半導体素子１５の素子分離を図ることができる。すなわち、本実施の形態の半導体装置１０では、ＬＯＣＯＳ酸化膜を用いることなく、素子分離を図ることができる。
【００７３】
ここで、ＬＯＣＯＳ酸化膜を用いて素子分離を図る場合、バーズビークを考慮する観点から、ソースドレイン領域３２と溝部１８との間隔を広く（例えば、０．３μｍより大きく）する必要がある。一方、本実施の形態では、溝部１８と不純物拡散領域３０とを用いることで、ＬＯＣＯＳ酸化膜を用いることなく素子分離を図ることができる。このため、ソースドレイン領域３２と溝部１８との間隔を、ＬＯＣＯＳ酸化膜を用いた素子分離時に比べて狭く（例えば、０．３μｍ以下）とすることができる。
【００７４】
従って、本実施の形態の半導体装置１０では、半導体装置１０の小型化を図ることができる。また、半導体装置１０は、半導体素子１５の小型化を図ることができる。
【００７５】
また、半導体装置１０を、複数の半導体素子１５を１画素（画素１２）とし、画素１２を複数配列した構成とする。このため、各画素１２の小型化を図ることができ、半導体装置１０の高解像度化を図ることができる。
【００７６】
また、本実施の形態の半導体装置１０では、溝部１８と不純物拡散領域３０とを用いて素子分離を行う。このため、本実施の形態の半導体装置１０は、酸化膜とＰＮ接合により隣接する半導体素子１５を素子分離する一般的なＣＭＯＳ半導体と比べて、隣接する半導体素子１５同士の距離を縮めやすい。このため、半導体素子１５の微細化を容易に図ることができる。
【００７７】
また、本実施の形態の半導体装置１０におけるソースドレイン領域３２は、間隔を隔てて配置されたソース領域３２Ａとドレイン領域３２Ｂとを含む。半導体素子１５（スイッチ素子１６）は、半導体層４２（半導体層４２Ｂ）上における、ソース領域３２Ａとドレイン領域３２Ｂとの間のチャネル領域３３上に配置されたゲート電極３４を備える。
【００７８】
本実施の形態では、チャネル領域３３は、溝部１８に対して間隔を隔てて配置されている。すなわち、チャネル領域３３と溝部１８との間には、不純物拡散領域３０が設けられている。このため、溝部１８との界面に発生する寄生チャネルに起因する、オフリーク電流を抑制することができる。
【００７９】
また、半導体装置１０は、酸化膜４８を備える。酸化膜４８は、ゲート電極３４とチャネル領域３３との間に設けられている。また、酸化膜４８は、少なくともチャネル領域３３上とソースドレイン領域３２上とに第１面Ｐに沿った方向に連続して設けられている。また、酸化膜４８は、チャネル領域３３上における厚みと、ソースドレイン領域３２上における厚みと、が同じである。
【００８０】
上述したように、本実施の形態の半導体装置１０は、ＬＯＣＯＳ酸化膜を用いて素子分離を図るのではなく、溝部１８と不純物拡散領域３０とによって素子分離を図る。このため、酸化膜４８は、ＬＯＣＯＳ酸化膜に特有のバーズビークの形を示さず、第１面Ｐに沿った方向に略均一の厚みの膜とすることができる。
【００８１】
このため、半導体層４２上における、ソース領域３２Ａとドレイン領域３２Ｂとの間の領域内の、ゲート電極３４に対向する領域全体を、電流の流れる経路であるチャネル領域３３とすることができる。
【００８２】
このため、不純物拡散領域３０におけるＭＯＳＦＥＴのしきい値電圧を、ソースドレイン領域３２より高くすることができる。
【００８３】
また、半導体素子１５（スイッチ素子１６）がオフであるときには、Ｐ型半導体領域３５（ソースドレイン領域３２、チャネル領域３３）における、ゲート電極３４との対向領域を、チャネル領域３３として機能させることができる。
【００８４】
一方、半導体素子１５（スイッチ素子１６）がオンであるときには、該領域に加えて、不純物拡散領域３０における、ゲート電極３４に対向するしきい値の高い領域もまた動作する。このため、半導体素子１５をスイッチ素子１６として用いる場合、流せる電流量が増える事から、性能が向上する。なお、ＬＯＣＯＳ酸化膜を用いた素子分離では、このような効果を得る事は出来ない。
【００８５】
不純物拡散領域３０は、半導体層４２（半導体層４２Ｂ）上における、ソースドレイン領域３２と溝部１８との間を第１面Ｐに沿った方向に埋めるように配置されていることが好ましい。
【００８６】
また、不純物拡散領域３０の不純物濃度は、半導体層４２（半導体層４２Ｂ）の不純物濃度より高い。
【００８７】
このように、ウェル（例えば、Ｎウェル）として機能する不純物拡散領域３０の不純物濃度を半導体層４２より高くすることで、ソースドレイン領域３２と不純物拡散領域３０とのＰＮ接合で発生する空乏層の伸びを抑制することができる。このため、空乏層が溝部１８まで到達することにより起因する、寄生チャネルの発生を抑制することができる。また、ソースドレイン領域３２と溝部１８との間隔を、更に狭めることも可能である。
【００８８】
また、複数の半導体素子１５の一部は、光を検出する光電変換素子（フォトトランジスタ１４）である。また、複数の半導体素子１５の内、光電変換素子（フォトトランジスタ１４）以外は、光電変換素子で検出された光に応じた電荷の出力と非出力とを切り替えるスイッチ素子１６である。スイッチ素子１６が、半導体層４２Ｂと、ソースドレイン領域３２と、不純物拡散領域３０と、を少なくとも備える。
【００８９】
また、光電変換素子は、半導体層４２を有するフォトトランジスタ１４である。
【００９０】
すなわち、半導体層４２における、フォトトランジスタ１４に相当する領域である半導体層４２Ａがコレクタ領域として機能する。そして、スイッチ素子１６の不純物拡散領域３０は、半導体層４２Ｂと同じ導電型（本実施の形態ではＮ型）である。
【００９１】
このため、フォトトランジスタ１４のコレクタ領域と、スイッチ素子１６の不純物拡散領域３０と、の共通化を図ることができる。よって、本実施の形態の半導体装置１０では、半導体素子１５の小型化をさらに図ることができる。
【００９２】
また、本実施の形態の半導体装置１０の製造方法は、ｐ型およびｎ型の一方の導電型の半導体層４２に複数の溝部１８を形成するステップと、半導体層４２における溝部１８によって囲まれた領域（領域１６Ａ）内に、半導体層４２とは異なる導電型のソースドレイン領域３２を形成するステップと、半導体層４２上におけるソースドレイン領域３２と溝部１８との間に、半導体層４２と同じ導電型の不純物拡散領域３０を形成するステップと、を含む。
【００９３】
このため、本実施の形態の半導体装置１０の製造方法では、半導体装置１０の小型化を図ることができる。
【００９４】
また、本実施の形態の半導体装置１０の製造方法は、ＬＯＣＯＳ酸化膜による素子分離工程を用いずに、素子分離された半導体装置１０を製造することができる。
【００９５】
ここで、ＬＯＣＯＳ酸化膜により素子分離を行う素子分離工程は、該工程においてＬＯＣＯＳ酸化膜に加わるひずみによる応力によって、ＬＯＣＯＳ酸化膜界面でリークが発生する。このため、ＬＯＣＯＳ酸化膜の膜厚や組成に特有のノウハウを必要とする。また、ＬＯＣＯＳ酸化膜による素子分離工程に代えて、シャロートレンチを用いた素子分離も知られている。しかし、シャロートレンチを用いる場合も、酸化膜の歪みや、浅溝エッチングダメージによる応力を緩和するために、高温アニール処理などの特有の工程が必要である。
【００９６】
一方、本実施の形態の半導体装置１０の製造方法では、このような特有のノウハウや特有の工程を行うことなく、素子分離を行うことができる。このため、本実施の形態の半導体装置１０の製造方法では、より小型の半導体素子１５を含む半導体装置１０を、容易に製造することができる。
【００９７】
以上、本発明の実施の形態を説明したが、上記実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施の形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１０  半導体装置
１４  フォトトランジスタ
１５  半導体素子
１６  スイッチ素子
１８  溝部
３０  不純物拡散領域
３２  ソースドレイン領域
３２Ａ  ソース領域
３２Ｂ  ドレイン領域
３３  チャネル領域
３４  ゲート電極
４２、４２Ａ、４２Ｂ  半導体層
４８  酸化膜
【先行技術文献】
【特許文献】
【００９９】
【特許文献１】特開２００５−３９２８８号公報
【図１】
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【図２】
2017152439.tif 000004
【図３】
2017152439.tif 000005
【図４】
2017152439.tif 000006
【図５】
2017152439.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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