(57)【要約】【課題】従来技術に比較して簡単な回路構成で、室温において消費電力が小さくなるようにリフレッシュ周期を制御する。【解決手段】それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御回路であって、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力する第１の比較手段を備え、上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止する。ここで、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルは、上記通常記憶用メモリセルのアレイに隣接する領域に形成される。【選択図】図２
2017152064.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御回路であって、
上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力する第１の比較手段を備え、
上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止することを特徴とする揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項２】
上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルは、上記通常記憶用メモリセルのアレイに隣接する領域に形成されたことを特徴とする請求項１記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項３】
上記第１の比較手段は、
上記揮発性半導体記憶装置の記憶電圧と所定のしきい値電圧とを差動増幅する差動増幅器と、
上記差動増幅器からの電圧をディジタル化して上記比較結果信号を発生するディジタル化回路とを備えたことを特徴とする請求項１又は２記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項４】
上記差動増幅器は、上記メモリセルのセルフリフレッシュを指示するリフレッシュ信号に基づいて動作状態にされることを特徴とする請求項３記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項５】
上記しきい値電圧は、上記複数のメモリセルについての記憶電圧の累積分布に基づいて統計的に決定されることを特徴とする請求項１〜４のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項６】
上記記憶電圧の累積分布は、上記揮発性半導体記憶装置の最悪の環境状態に測定されたものであることを特徴とする請求項５記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項７】
上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧から上記電源電圧の１／２の電圧までの間に設定されることを特徴とする請求項１〜６のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項８】
上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧の３／４に設定されることを特徴とする請求項７記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項９】
所定の制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段と、
上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに上記制御信号を発生する第２の比較手段とを備え、
上記スイッチ手段は上記発生された制御信号に基づいて上記メモリセルをリフレッシュすることを特徴とする請求項１〜８のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項１０】
上記記憶電圧がハイレベルとローレベルの二値を有し、
（１）上記通常記憶用メモリセルは上記ハイレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、上記電源電圧よりも低い電圧未満であり、
（２）上記通常記憶用メモリセルは上記ローレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、接地電圧未満であることを特徴とする請求項９記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項１１】
上記スイッチ手段は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型ＭＯＳトランジスタであることを特徴とする請求項９又は１０記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項１２】
請求項１〜１１のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路を備えたことを特徴とする揮発性半導体記憶装置。
【請求項１３】
それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御方法であって、
第１の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力するステップと、
上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止するステップとを含むことを特徴とする揮発性半導体記憶装置のリフレッシュ制御方法。
【請求項１４】
第２の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに制御信号を発生するステップと、
上記制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段が、上記発生された制御信号に基づいて上記メモリセルをリフレッシュするステップとをさらに含むことを特徴とする請求項１３記載の揮発性半導体記憶装置のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばダイナミックアクセスメモリ（以下、ＤＲＡＭという。）などの揮発性半導体記憶装置のリフレッシュ制御回路及び方法、並びに揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図１は従来例に係るＤＲＡＭのメモリセルＭＣ１とリフレッシュ制御回路の構成例を示す回路図である。図１において、通常記憶用メモリセルＭＣ１は、ＭＯＳトランジスタＱ１と、キャパシタＣ１とを備えて構成される。ここで、キャパシタＣは絶縁膜を１対の電極膜などで挟設することで形成される。メモリセルＭＣ１のＭＯＳトランジスタＱ１のドレインから記憶電圧Ｖｓｎがビット線ＢＬを介してラッチ型センスアンプ１１により読み出されてデータの判定が行われる。ここで、キャパシタＣ１に電荷を蓄積したとき、ＭＯＳトランジスタＱ１にとっては逆バイアス状態となるのでキャパシタＣ１から基板方向にリーク電流が発生し、電荷が放電してしまう。そのため、ＤＲＡＭにおいては、各ビットのメモリセルＭＣ１において、定期的にメモリセルＭＣ１の状態を元に戻す必要があり、これをリフレッシュと呼んでいる。リフレッシュでは、具体的には、ワード線ＷＬ及びビット線ＢＬを選択することで選択用ＭＯＳトランジスタＱ１１をオンにし、キャパシタＣ１に対して記憶するデータに応じて所定の記憶電圧を充電する。このリフレッシュは、例えば６４ｍｓの時間間隔で行われる。
【０００３】
ＤＲＡＭのリフレッシュに費やされる消費電力が全てのメモリセルで同じであり、かつ、１回のリフレッシュ動作で費やされる消費電流が一定であると仮定すると、リフレッシュ動作で費やされる全消費電流を低減するためには、リフレッシュ間隔を長くして、単位時間当たりのリフレッシュ動作の回数を少なくすればよい。しかし、セルフリフレッシュ時の消費電流は少ないほうが望ましいため、リフレッシュ間隔は、メモリセルの特性（ポーズ時間特性）の許す範囲において、できる限り長くなるように制御される。ここで、ポーズ時間特性は温度依存性があり、ＤＲＡＭのメモリセルでは、高温であるほどポーズ時間が短く、低温であるほどポーズ時間が長くなる。
【０００４】
例えば特許文献１では、低温時における消費電流を削減するために、ＤＲＡＭのセルフリフレッシュ周期をポーズ特性の温度依存性に応じて変化させることが開示されている。具体的には、第１の電流生成回路と、第２の電流生成回路と、パルス信号生成回路と、カウンタ回路とによってタイマ回路が構成される。第１の電流生成回路は、正の温度係数を持つ第１の電流Ｉ１を生成し、第２の電流生成回路は、実質的に温度係数を持たない一定値の第２の電流Ｉ２を生成し、パルス信号生成回路は、第１及び第２の電流の和の電流（Ｉ１＋Ｉ２）に応じた周期を持つパルス信号を生成する。カウンタ回路は、パルス信号生成回路で生成されたパルス信号を分周してタイマ信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２８３８３号公報
【非特許文献】
【０００６】
【非特許文献１】木原雄治ほか，「ＤＲＡＭ技術を使用した新型ＳＲＡＭ技術」，電子通信情報学会論文誌，Ｃ，エレクトロニクス，Ｊ８９−Ｃ（１０），ｐｐ．７２５−７３４，２００６年１０月１日
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のリフレッシュ制御回路では、第１の電流生成回路と、第２の電流生成回路と、パルス信号生成回路と、カウンタ回路とを備える必要があるために、回路規模がきわめて大きくなるという問題点があった。
【０００８】
上述したように、ＤＲＡＭのリフレッシュは、例えば６４ｍｓの時間間隔で行われるが、例えば３０度以上の高温ではリーズナブルであるが、例えば２０度程度の室温（低温）ではオーバースペックとなっており、室温（低温）においても適切にリフレッシュ周期を制御する必要があった。
【０００９】
本発明の目的は以上の問題点を解決し、従来技術に比較して簡単な回路構成で、室温において消費電力が小さくなるようにリフレッシュ周期を制御することができる揮発性半導体記憶装置のリフレッシュ制御回路及び方法、並びに揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る揮発性半導体記憶装置のリフレッシュ制御回路は、それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御回路であって、
上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力する第１の比較手段を備え、
上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止することを特徴とする。
【００１１】
上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルは、上記通常記憶用メモリセルのアレイに隣接する領域に形成されたことを特徴とする。
【００１２】
また、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記第１の比較手段は、
上記揮発性半導体記憶装置の記憶電圧と所定のしきい値電圧とを差動増幅する差動増幅器と、
上記差動増幅器からの電圧をディジタル化して上記比較結果信号を発生するディジタル化回路とを備えたことを特徴とする。
【００１３】
さらに、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記差動増幅器は、上記メモリセルのセルフリフレッシュを指示するリフレッシュ信号に基づいて動作状態にされることを特徴とする。
【００１４】
またさらに、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記しきい値電圧は、上記複数のメモリセルについての記憶電圧の累積分布に基づいて統計的に決定されることを特徴とする。
【００１５】
ここで、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記記憶電圧の累積分布は、上記揮発性半導体記憶装置の最悪の環境状態に測定されたものであることを特徴とする。
【００１６】
上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧から上記電源電圧の１／２の電圧までの間に設定される。
【００１７】
また、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧の３／４に設定されることを特徴とする。
【００１８】
さらに、上記揮発性半導体記憶装置のリフレッシュ制御回路において、
所定の制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段と、
上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに上記制御信号を発生する第２の比較手段とを備え、
上記スイッチ手段は上記発生された制御信号に基づいて上記メモリセルをリフレッシュすることを特徴とする。
【００１９】
ここで、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記記憶電圧がハイレベルとローレベルの二値を有し、
（１）上記通常記憶用メモリセルは上記ハイレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、上記電源電圧よりも低い電圧未満であり、
（２）上記通常記憶用メモリセルは上記ローレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、接地電圧未満であることを特徴とする。
【００２０】
ここで、上記揮発性半導体記憶装置のリフレッシュ制御回路において、上記スイッチ手段は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型ＭＯＳトランジスタであることを特徴とする。
【００２１】
第２の発明に係る揮発性半導体記憶装置は、上記揮発性半導体記憶装置のリフレッシュ制御回路を備えたことを特徴とする。
【００２２】
第３の発明に係る揮発性半導体記憶装置のリフレッシュ制御方法は、それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御方法であって、
第１の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力するステップと、
上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止するステップとを含むことを特徴とする。
【００２３】
上記揮発性半導体記憶装置のリフレッシュ制御方法において、
第２の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに制御信号を発生するステップと、
上記制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段が、上記発生された制御信号に基づいて上記メモリセルをリフレッシュするステップとをさらに含むことを特徴とする。
【発明の効果】
【００２４】
本発明に係る揮発性半導体記憶装置のリフレッシュ制御回路及び方法によれば、従来技術に比較して簡単な回路構成で、室温において消費電力が小さくなるようにリフレッシュ周期を制御することができる。
【図面の簡単な説明】
【００２５】
【図１】従来例に係るＤＲＡＭのメモリセルＭＣ１とリフレッシュ制御回路の構成例を示す回路図である。
【図２】本発明の実施形態１に係る、ＤＲＡＭのメモリセルＭＣ１とは別のレベル測定用メモリセルＭＣ１１とリフレッシュ制御回路の構成例を示す回路図である。
【図３】図２のリフレッシュ制御回路を用いたＤＲＡＭのレイアウトを示す平面図である。
【図４Ａ】図２のレベル測定用メモリセルＭＣ１１の近傍のレイアウトを示す平面図である。
【図４Ｂ】図４ＡのＡ−Ａ’線についての縦断面図である。
【図５Ａ】図２の差動増幅器１２の構成例を示す回路図である。
【図５Ｂ】図５Ａの差動増幅器１２のレイアウトを示す平面図である。
【図６】図２のリフレッシュ制御回路を用いたＤＲＡＭにおいてメモリセルからハイレベルのデータを読み出したときの動作を示すタイミングチャートである。
【図７】図２のリフレッシュ制御回路を用いたＤＲＡＭにおいてメモリセルからローレベルのデータを読み出したときの動作を示すタイミングチャートである。
【図８】本発明の実施形態２に係る、ＤＲＡＭのメモリセルＭＣ１のリフレッシュ制御回路の構成例を示す回路図である。
【図９】図８のリフレッシュ制御回路の動作を示すタイミングチャートである。
【図１０Ａ】実施形態１に係る実測結果であって、リフレッシュ時間Ｔｒｅｆの累積分布を示すグラフである。
【図１０Ｂ】高温時においてリフレッシュから６４ｍｓ後のハイレベルの記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。
【図１１Ａ】高温時においてリフレッシュから６４ｍｓ後の記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。
【図１１Ｂ】低温時においてリフレッシュから６４ｍｓ後の記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２７】
実施形態１．
図２は本発明の実施形態１に係る、ＤＲＡＭのメモリセルＭＣ１とは別のレベル測定用メモリセルＭＣ１１とリフレッシュ制御回路の構成例を示す回路図であり、図３は図２のリフレッシュ制御回路を用いたＤＲＡＭのレイアウトを示す平面図である。図２のリフレッシュ制御回路は、ＤＲＡＭのメモリセルＭＣ１とは別のレベル測定用メモリセルＭＣ１１を、図３のリークモニタ用メモリセルアレイ２４の領域（通常記憶用メモリセルアレイ２０の近傍であって、その温度をモニタ可能な領域である）において備え、メモリセルＭＣ１１のキャパシタＣ１１の記憶電圧Ｖｓｎを測定して測定結果に基づいてリフレッシュコントローラ１０に対してセルフリフレッシュをスキップさせるリフレッシュ制御信号Ｓｒｃを発生する記憶電圧モニタ回路１００を備えたことを特徴とする。
【００２８】
図２において、記憶電圧モニタ回路１００は、メモリセルＭＣ１１と、差動増幅器１２と、ディジタル化回路１４とを備える。メモリセルＭＣ１１は選択用ＭＯＳトランジスタＱ１１と、記憶素子であるキャパシタＣ１１とを備える。ＭＯＳトランジスタＱ１１のドレインはビット線ＢＬに接続され、そのゲートはワード線ＷＬに接続される。ＭＯＳトランジスタＱ１１のソースはキャパシタＣ１１を介して電圧Ｖｄｄ／２の電圧源に接続される。ここで、Ｖｄｄは電源電圧である。
【００２９】
キャパシタＣ１１の記憶電圧Ｖｓｎは差動増幅器１２の反転入力端子に印加される一方、非反転入力端子には基準電圧源１３から基準電圧（しきい値電圧）Ｖｒｅｆが印加される。差動増幅器１２は非反転入力端子に印加される電圧から反転入力端子に印加される電圧を差動増幅した後、差動増幅後の電圧をディジタル化回路１４に出力する。ディジタル化回路１４は例えば所定のしきい値電圧を有して入力電圧を二値化するインバータで構成され、入力電圧を所定のしきい値電圧と比較して、しきい値電圧以上であればハイレベル（１）のリフレッシュ制御信号Ｓｒｃ（比較結果信号）を発生する一方、しきい値電圧未満であればローレベル（０）のリフレッシュ制御信号Ｓｒｃを発生する。リフレッシュ制御信号ＳｒｃはＤＲＡＭのための公知のリフレッシュコントローラ１０に出力される。リフレッシュコントローラ１０は公知の方法でリフレッシュ信号Ｓｒｅｆを発生してＤＲＡＭの動作を制御するが、ハイレベル（１）のリフレッシュ制御信号Ｓｒｃに応答してセルフリフレッシュをスキップ（停止）する一方、ローレベル（０）のリフレッシュ制御信号Ｓｒｃに応答してセルフリフレッシュをスキップ（停止）しないように制御する。
【００３０】
図３のレイアウト例において、ＤＲＡＭは、半導体基板上において以下の領域を有する。
（１）例えば図１の複数のメモリセルＭＣ１が格子形状で配置された通常記憶用メモリセルアレイ２０；
（２）ロウ冗長用メモリセルアレイ２１；
（３）コラム冗長用メモリセルアレイ２２；
（４）複数の差動増幅器１２を備えた差動増幅器アレイ２３；
（５）例えば図２の複数のメモリセルＭＣ１１が例えば所定の列形状で配置されたリークモニタ用メモリセルアレイ２４。
ここで、リークモニタ用メモリセルアレイ２４は、ＤＲＡＭ全体の端部近傍であって、通常記憶用メモリセルアレイ２０に隣接する近傍に配置されており、記憶用メモリセルＭＣ１の温度をモニタできる位置に形成されている。また、差動増幅器アレイ２３はモニタ用メモリセルアレイ２４の近傍に配置される。複数のリークモニタ用メモリセルを設けることで、リークモニタのリークのばらつきに対応可能とする。数十セットでの搭載で対応可能と考えられるが、具体的数は、プロセスのバラツキ等を考慮して決めることとなる。
【００３１】
図４Ａは図２のレベル測定用メモリセルＭＣ１１の近傍のレイアウトを示す平面図であり、図４Ｂは図４ＡのＡ−Ａ’線についての縦断面図である。
【００３２】
図４Ａにおいて、半導体基板５１上に記憶電圧モニタ回路１００のための複数のＭＯＳトランジスタＱ１１〜Ｑ１３が形成され、各ＭＯＳトランジスタＱ１１〜Ｑ１３の各ソースからリークモニタ用のメタル線Ｍ１〜Ｍ３が引き出されるように形成されている。なお、Ｑ１１Ａ，Ｑ１２Ａ、Ｑ１３Ａは各ＭＯＳトランジスタＱ１１〜Ｑ１３のアクティブ領域であり、Ｍ４は各ＭＯＳトランジスタＱ１１〜Ｑ１３の各ゲートを接続するためのメタル線であり、ＢＬ１，ＢＬ２，ＢＬ３はビット線を表す。
【００３３】
図４Ｂの縦断面図において、ＭＯＳトランジスタＱ１２は、それぞれ半導体基板５１において形成された、ゲート領域ＲＧと、ソース領域ＲＳと、ドレイン領域ＲＤと、Ｐウェル領域５１Ｐとを備えて構成される。５１〜５８は積層された絶縁膜であり、７１，７２，７５，７６，７８はビア導体であり、７３，７４，７７は導体膜である。また、絶縁膜６０を電極膜６２，６２の間に挟んでキャパシタＣ１１を形成している。
【００３４】
図５Ａは図２の差動増幅器１２の構成例を示す回路図である。図５Ａにおいて、差動増幅器１２は５個のＭＯＳトランジスタＱ２１〜Ｑ２５を備えて構成され、ＭＯＳトランジスタＱ２５は、リフレッシュコントローラ１０からのハイレベルのリフレッシュ信号Ｓｒｅｆに応答してオンとなり差動増幅器１２の動作を実行するが、ローレベルのリフレッシュ信号Ｓｒｅｆに応答してオフとなり差動増幅器１２の動作をカットオフする。
【００３５】
図５Ｂは図５Ａの差動増幅器１２のレイアウトを示す平面図である。図５Ｂに示すように、半導体基板５１上に５個のＭＯＳトランジスタＱ２１〜Ｑ２５が形成されている。ここで、Ｑ２１Ａ〜Ｑ２５Ａは各ＭＯＳトランジスタＱ２１〜Ｑ２５のアクティブ領域である。また、メタル線Ｍ１１はＭＯＳトランジスタＱ２１のゲートとＭＯＳトランジスタＱ２２のゲートを接続する。メタル線Ｍ１２はＭＯＳトランジスタＱ２１のソースとＭＯＳトランジスタＱ２２のソースを接続する。メタル線Ｍ１３はＭＯＳトランジスタＱ２２のドレインとＭＯＳトランジスタＱ２４のドレインを接続し、出力電圧Ｖｏｕｔを出力する出力端子に接続される。メタル線Ｍ１４はＭＯＳトランジスタＱ２１のドレインとＭＯＳトランジスタＱ２３のドレインを接続する。メタル線Ｍ１５はＭＯＳトランジスタＱ２４のゲートに接続され、基準電圧Ｖｒｅｆを入力する入力端子に接続される。メタル線Ｍ１６はＭＯＳトランジスタＱ２３のゲートに接続され、モニタ電圧Ｖｍｏｎを入力する入力端子に接続される。メタル線Ｍ１７はＭＯＳトランジスタＱ２５のゲートに接続され、接地される。
【００３６】
図６は図２のリフレッシュ制御回路を用いたＤＲＡＭにおいてメモリセルからハイレベルのデータを読み出したときの動作を示すタイミングチャートである。図７は図２のリフレッシュ制御回路を用いたＤＲＡＭにおいてメモリセルからローレベルのデータを読み出したときの動作を示すタイミングチャートである。図６及び図７において、Ｖｄｄは電源電圧、Ｖｐｐはデータ読出用高電圧、Ｖｓｓは接地電圧、Ｖｋｋはワード線ＷＬの非選択電圧、Ｖｂｂは半導体基板５１のバックバイアス電圧である。
【００３７】
図６から明らかなように、リフレッシュ前では、ハイレベルの記憶電圧Ｖｓｎは電源電圧Ｖｄｄ以下であり、時間経過とともに低下するが、リフレッシュにより記憶電圧Ｖｓｎが上昇しており、充電電流の電力消費が行われていることがわかる。ここで、センスアンプの充電電流はメモリセルのリーク電流よりも十分に小さい。また、図７から明らかなように、リフレッシュ前において、ローレベルの記憶電圧Ｖｓｎが時間経過とともに低下し、放電電流の電力消費が行われていることがわかる。
【００３８】
本実施形態では、特に室温でのＤＲＡＭの消費電力を軽減するために、図２のリフレッシュ制御回路が提供される。図２のリフレッシュ制御回路では、図３に示すように、リークモニタ用メモリセルアレイ２４のメモリセルＭＣ１１を温度センサとして用いることがで、ＤＲＡＭ内のメモリセルＭＣ１１の記憶電圧Ｖｓｎをリフレッシュ制御に用いることを特徴としている。ここで、記憶電圧Ｖｓｎが所定のしきい値電圧Ｖｒｅｆ以上であるときはセルフリフレッシュをスキップするが、しきい値電圧Ｖｒｅｆ未満に低下したときにセルフリフレッシュをイネーブルする。このしきい値電圧Ｖｒｅｆは詳細後述するように、記憶電圧Ｖｓｎの静的分散を考慮して決定される。重要な点は、特別な構造を実現するために必要とされないことであり、この制御方法を用いることでリフレッシュ時間の理論値と実際値との差は小さい。これにより、ＤＲＡＭの消費電力を従来例に比較して大幅に軽減できる。
【００３９】
図５Ａの差動増幅器１２では、リフレッシュ信号Ｓｒｅｆに基づいてその動作が一度イネーブルされるが、その後はその動作がカットオフされるので差動増幅器１２を含む記憶電圧モニタ回路１００の消費電力の平均値は非常に小さく、この値は、図６及び図７に示すようにリフレッシュ電流よりもはるかに小さい。
【００４０】
記憶電圧モニタ回路１００のレイアウトを図４Ａ及び図４Ｂに図示しているが、モニタのメモリセルは、通常のメモリセル（６Ｆ２）よりも少し大きなサイズにすぎない。これは、十分に小さいサイズを意味する。また、図５Ａの差動増幅器１２は５個のＭＯＳトランジスタＱ２１〜Ｑ２５を備えて構成されるが、ＤＲＡＭのダイサイズに対する影響はギガビットクラスのＤＲＡＭの０．０１％未満である。ダイサイズの単位値が１０μｍであることを考慮すれば、このことは十分に無視できると考えられる。
【００４１】
本実施形態に係るＤＲＡＭでは、冗長用メモリセルを設ける必要があるが、どれだけの行、列のメモリセルを設けるかは、記憶データの特性を用いて決定される。本実施形態では、冗長性と電気的特性の分布を考慮して決定でき、特に、温度条件が重要である。モニタ用のメモリセルＭＣ１１は通常メモリセルＭｃ１とは独立に設けられ、モニタ用のメモリセルＭＣ１１の数は統計学的に考慮すべきであり、以下の通りである。
【００４２】
リークモニタ用メモリセルのリークレベルは、ワーストビットのリークレベルと合う必要がある。ある程度以上のビット数（Ｇ−ｂｉｔ  ｃｌａｓｓ）が搭載されるメモリＩＣでは、搭載ビット数にもよるが、統計的に、サンプリング可能な数量として、数百セット必要であることが知られている。リークモニタ用メモリセルをメモリセルアレーの端部に配置することで、数百という数を配置することは可能であるが、差動アンプの増大化でチップ面積と消費電流が増加してしまう。この対策として、しきい値電圧Ｖｒｅｆの値にマージンを持たせる（例えば、所定の係数を掛け合わせる）ことで数十セットまで絞り込むことは可能である。この際はバラツキに対する十分な評価を実施することが重要となる。
【００４３】
実施形態２．
図８は本発明の実施形態２に係る、ＤＲＡＭのメモリセルＭＣ１のためのリフレッシュ制御回路の構成例を示す回路図である。図９は図８のリフレッシュ制御回路の動作を示すタイミングチャートである。実施形態２に係るリフレッシュ制御回路は、実施形態１に係る記憶電圧モニタ回路１００に加えて、図１の従来例に比較して長いリフレッシュ時間を実現するためのリフレッシュ制御回路１０１をさらに備えたことを特徴とする。リフレッシュ制御回路１０１は、通常記憶用メモリセルＭＣ１に接続されるリフレッシュ制御回路であって、例えば非特許文献１において開示されているＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型ＰチャンネルＭＯＳトランジスタＱ２Ｔと、コンパレータ１５，１６，１７と、基準電圧源１５Ｒ，１６Ｒ，１７Ｒと、制御信号発生器１９とを備えて構成される。ここで、コンパレータ１５，１６，１７及び制御信号発生器１９により１つの比較手段を構成する。
【００４４】
図８において、ＭＣ１は図１の従来例に係る通常記憶用メモリセルであり、ＴＦＴ型ＭＯＳトランジスタＱ２Ｔは以下のように接続される。ＴＦＴ型ＭＯＳトランジスタＱ２ＴのドレインはＭＯＳトランジスタＱ１のソースに接続され、ＴＦＴ型ＭＯＳトランジスタＱ２Ｔのソースは電源電圧Ｖｄｄに接続され、ＴＦＴ型ＭＯＳトランジスタＱ２Ｔのゲートには制御信号発生器１９からの制御信号Ｓａｓが印加される。キャパシタＣ１の記憶電圧Ｖｓｎ１は３個のコンパレータ１５，１６，１７の反転入力端子に入力される。
【００４５】
コンパレータ１５は入力される記憶電圧Ｖｓｎ１を基準電圧源１５Ｒからのしきい値電圧Ｖｒｅｆ１と比較して比較結果信号Ｓ１５を制御信号発生器１９に出力する。ここで、Ｖｓｎ１≧Ｖｒｅｆ１のときハイレベルの比較結果信号Ｓ１５を出力する一方、Ｖｓｎ１＜Ｖｒｅｆ１のときローレベルの比較結果信号Ｓ１５を出力する。コンパレータ１６は入力される記憶電圧Ｖｓｎ１を基準電圧源１６Ｒからのしきい値電圧Ｖｒｅｆ２と比較して比較結果信号Ｓ１６を制御信号発生器１９に出力する。ここで、Ｖｓｎ１≧Ｖｒｅｆ２のときハイレベルの比較結果信号Ｓ１６を出力する一方、Ｖｓｎ１＜Ｖｒｅｆ２のときローレベルの比較結果信号Ｓ１６を出力する。コンパレータ１７は入力される記憶電圧Ｖｓｎ１を基準電圧源１７Ｒからのしきい値電圧Ｖｄｄ／２と比較して比較結果信号Ｓ１７を制御信号発生器１９に出力する。ここで、Ｖｓｎ１≧Ｖｄｄ／２のときハイレベルの比較結果信号Ｓ１７を出力する一方、Ｖｓｎ１＜Ｖｄｄ／２のときローレベルの比較結果信号Ｓ１７を出力する。
【００４６】
なお、しきい値電圧Ｖｒｅｆ１は、図９に示すように、メモリセルＭＣ１の記憶レベルがハイレベルであるときに記憶電圧Ｖｓｎ１が低下してリフレッシュする必要がある電圧に設定され、Ｖｄｄ＜Ｖｒｅｆ１＜Ｖｄｄ／２の値に設定される。具体的には、Ｖｒｅｆ１は電源電圧Ｖｄｄよりも若干低い値に設定される。また、しきい値電圧Ｖｒｅｆ２は、図９に示すように、メモリセルＭＣ１の記憶レベルがローレベルであるときに記憶電圧Ｖｓｎ１が低下してリフレッシュする必要がある電圧に設定され、例えばＶｒｅｆ２＝Ｖｓｓ（例えば接地電圧）又はＶｓｓの近傍値に設定される。
【００４７】
制御信号発生器１９は、以下のように判断して制御信号Ｓａｓを発生してＴＦＴ型ＭＯＳトランジスタＱ２Ｔに出力する（図９参照）。
（１）Ｖｓｎ１≧Ｖｄｄ／２（メモリセルＭＣ１の記憶レベルがハイレベル）であるときに、Ｖｓｎ１＜Ｖｒｅｆ１のとき、キャパシタＣ１を充電するためにハイレベルの制御信号Ｓａｓを発生する。
（２）Ｖｓｎ１≧Ｖｄｄ／２（メモリセルＭＣ１の記憶レベルがハイレベル）であるときに、Ｖｓｎ１≧Ｖｒｅｆ１のとき、ローレベルの制御信号Ｓａｓを発生する。
（３）Ｖｓｎ１＜Ｖｄｄ／２（メモリセルＭＣ１の記憶レベルがローレベル）であるときに、Ｖｓｎ１＜Ｖｒｅｆ２のとき、キャパシタＣ１を充電するためにハイレベルの制御信号Ｓａｓを発生する。
（４）Ｖｓｎ１＜Ｖｄｄ／２（メモリセルＭＣ１の記憶レベルがローレベル）であるときに、Ｖｓｎ１≧Ｖｒｅｆ２のとき、ローレベルの制御信号Ｓａｓを発生する。
【００４８】
図９から明らかなように、メモリセルＭＣ１の記憶レベルがハイレベルのとき、記憶電圧Ｖｓｎ１がしきい値電圧Ｖｒｅｆ１に低下したときに、制御信号発生器１９はハイレベルの制御信号Ｓａｓを発生して、ＴＦＴ型ＭＯＳトランジスタＱ２ＴをオンしてキャパシタＣ１を充電して記憶電圧Ｖｓｎ１を上昇させる。また、メモリセルＭＣ１の記憶レベルがローレベルのとき、記憶電圧Ｖｓｎ１がしきい値電圧Ｖｒｅｆ２に低下したときに、制御信号発生器１９はハイレベルの制御信号Ｓａｓを発生して、ＴＦＴ型ＭＯＳトランジスタＱ２ＴをオンしてキャパシタＣ１を充電して記憶電圧Ｖｓｎ１を上昇させる。これにより、図１の従来例に比較して長いリフレッシュ時間を実現できる。
【００４９】
以上の実施形態２においては、ＴＦＴ型ＭＯＳトランジスタＱ２Ｔを用いているが、本発明はこれに限らず、他の型のＭＯＳトランジスタなどのスイッチ手段を用いてもよい。また、実施形態２においては、実施形態１のリフレッシュ制御回路を備えているが、本発明はこれに限らず、実施形態２のリフレッシュ制御回路単独で構成してもよい。
【実施例】
【００５０】
以下の実施例においては、ＤＲＡＭの複数のメモリセルＭＣ１，ＭＣ１１を考慮したときの、本発明者によるシミュレーションとその結果及び実施形態１におけるしきい値電圧Ｖｒｅｆの電圧設定について以下に説明する。
【００５１】
図１０Ａは実施形態１に係る実測の結果であって、リフレッシュ時間Ｔｒｅｆの累積度数分布を示すグラフである。図１０Ｂは高温時においてリフレッシュから６４ｍｓ後のハイレベルの記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。図１１Ａは高温時においてリフレッシュから６４ｍｓ後の記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。図１１Ｂは例えば２０度などの室温である低温時においてリフレッシュから６４ｍｓ後の記憶電圧Ｖｓｎの分布（正規分布と仮定）を示すグラフである。なお、図１０Ａにおいては、異なるプロセスコーナーＦＦ，ＳＳ，ＴＴ，ＦＳ，ＳＦの各モデルトランジスタＭＴ１〜ＭＴ５のリフレッシュ時間のシミュレーション結果を示す。
【００５２】
設計において重要な事項は、様々なプロセス条件振り分け実験の結果から冗長用メモリセル（冗長Ｒｏｗ、冗長Ｃｏｌｕｍｎ）の必要数を求め、置換前テストあるいは、多重の置換等により、異常なメモリセルを、全数正規分布に従う正常なメモリセルに置換することができるＤＲＡＭを設計することである。この思想において設計されたＤＲＡＭでは、冗長置換後において、全メモリセルのリフレッシュ時間は正規分布であると考えられる。冗長のメモリセルの置換の後、標準偏差σを求め、その後、Ｘ値を求める。Ｘ値は標準偏差の何倍のところにワーストビットが存在するかを示す目安である。基本的に搭載メモリ容量に依存する値であるが、冗長置換の効果により緩和されるため、この効果を考慮した値となる。冗長置換により、メモリセルにおけるハイレベルの記憶電圧Ｖｓｎは、図１０Ｂのグラフに示す通り、電源電圧Ｖｄｄ付近から電圧（Ｖｍｖ−Ｘσ）までの間に存在することとなり、ワーストビットは電圧（Ｖｍｖ−Ｘσ）のビットとなる。ここで、Ｖｍｖは正規分布の中央値である。全ビットが正規分布にのると考えられるメモリＩＣの場合においては、ワーストビットの電位状況のみを念頭に議論を進めることができる。
【００５３】
図１１Ａから明らかなように、高温時では、冗長用メモリセルによる置き換えを考慮したＸσからリフレッシュ前の電圧降下（Ｖｍｖ−Ｘσ）を求めることができる。図１１Ｂから、室温などの低温時では、リフレッシュ前の降下電圧の分布が電源電圧Ｖｄｄ側にシフトするため、ワーストビットの電圧降下が電圧（Ｖｍｖ−Ｘσ）の半分の値よりも高い値となれば、一度リフレッシュをスキップした場合に次のリフレッシュ時にワーストビットは、（Ｖｍｖ−Ｘσ）よりも高い値となるため、データが保持されることがわかる。
【００５４】
実際のデバイスにおける適用においては、ワーストビットの値でスキップの有無を判断すべく、差動増幅器１２のしきい値電圧Ｖｒｅｆを（３／４）Ｖｄｄとすることを考える。
【００５５】
環境状態の悪い高温時においては、しきい値電圧Ｖｒｅｆ＝（３／４）Ｖｄｄでは、図２の記憶電圧（ワーストビットの電圧と同等）がこの値より低くなるため、リフレッシュをスキップすることができないことになる。
【００５６】
低温では、図２の記憶電圧（ワーストビットの電圧と同等）がしきい値電圧Ｖｒｅｆよりも高くなるため、リフレッシュをスキップすることができる。出荷検査においては、リフレッシュをスキップした後には必ず、記憶電圧モニタ回路１００によるスキャンテストを実行する必要がある。もしＤＲＡＭにおいて不良ビットが存在する場合であっても、図１１Ａのごとく冗長メモリセルにより置き換えることができるので、ＤＲＡＭに対する信頼性を確保したうえでリフレッシュを適切に実行できる。
【００５７】
なお、以上の実施形態において、しきい値電圧Ｖｒｅｆを例えば（３／４）Ｖｄｄに設定しているが、本発明はこれに限らず、電源電圧ＶｄｄとＶｄｄ／２の間の電圧に設定してもよい。
【００５８】
以上の実施形態においては、ＤＲＡＭのリフレッシュ制御回路について説明しているが、本発明はこれに限らず、ＤＲＡＭ以外の揮発性半導体記憶装置のリフレッシュ制御回路に適用することができる。
【００５９】
図１、図２及び図８のメモリセルＭＣ１，ＭＣ１１については１個ののみを図示しているが、これは説明の便宜のためであり、ＤＲＡＭを構成するために複数のメモリセルＭＣ１，ＭＣ１１が設けられる。
【産業上の利用可能性】
【００６０】
以上詳述したように、本発明に係る揮発性半導体記憶装置のリフレッシュ制御回路及び方法によれば、従来技術に比較して簡単な回路構成で、消費電力が小さくなるようにリフレッシュ周期を制御することができる。
【符号の説明】
【００６１】
１０…リフレッシュコントローラ、
１１…ラッチ型センスアンプ、
１２…差動増幅器、
１３…基準電圧源、
１４…ディジタル化回路、
１５，１６，１７…コンパレータ、
１５Ｒ，１６Ｒ，１７Ｒ…基準電圧源、
１８…制御信号発生器、
２０…通常記憶用メモリセルアレイ、
２１…ロウ冗長用メモリセルアレイ、
２２…コラム冗長用メモリセルアレイ、
２３…差動増幅器アレイ、
２４…リークモニタ用メモリセルアレイ、
５１…半導体基板、
５１Ｐ…Ｐウェル領域、
５２〜５８，６０…絶縁膜、
６１，６２…電極膜、
７１，７２，７５，７６，７８…ビア導体、
７３，７４，７７…導体膜、
１００…記憶電圧モニタ回路、
１０１…リフレッシュ制御回路、
ＢＬ，／ＢＬ，ＢＬ１〜ＢＬ３…ビット線、
Ｃ１，Ｃ１１…キャパシタ、
Ｍ１〜Ｍ１５…メタル線、
ＭＣ１〜ＭＣ１１…メモリセル、
Ｑ１〜Ｑ２５…ＭＯＳトランジスタ、
Ｑ２１Ａ〜Ｑ２５Ａ…アクティブ領域、
Ｑ２Ｔ…ＴＦＴ型ＭＯＳトランジスタ、
ＲＤ…ソース領域、
ＲＧ…ゲート領域、
ＲＳ…ソース領域、
ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【手続補正書】
【提出日】平成28年12月5日(2016.12.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御回路であって、
上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力する第１の比較手段を備え、
上記リフレッシュ制御回路は、上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止し、
上記リフレッシュ制御回路は、
所定の制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段と、
上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに上記制御信号を発生する第２の比較手段とをさらに備え、
上記スイッチ手段は上記発生された制御信号に基づいて上記メモリセルをリフレッシュすることを特徴とする揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項２】
上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルは、上記通常記憶用メモリセルのアレイに隣接する領域に形成されたことを特徴とする請求項１記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項３】
上記第１の比較手段は、
上記揮発性半導体記憶装置の記憶電圧と所定のしきい値電圧とを差動増幅する差動増幅器と、
上記差動増幅器からの電圧をディジタル化して上記比較結果信号を発生するディジタル化回路とを備えたことを特徴とする請求項１又は２記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項４】
上記しきい値電圧は、上記複数のメモリセルについての記憶電圧の累積分布に基づいて統計的に決定されることを特徴とする請求項１〜３のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項５】
上記記憶電圧の累積分布は、上記揮発性半導体記憶装置の最悪の環境状態に測定されたものであることを特徴とする請求項４記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項６】
上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧から上記電源電圧の１／２の電圧までの間に設定されることを特徴とする請求項１〜５のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項７】
上記しきい値電圧は、上記揮発性半導体記憶装置の電源電圧の３／４に設定されることを特徴とする請求項６記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項８】
上記記憶電圧がハイレベルとローレベルの二値を有し、
（１）上記通常記憶用メモリセルは上記ハイレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、上記電源電圧よりも低い電圧未満であり、
（２）上記通常記憶用メモリセルは上記ローレベルの記憶電圧を記憶しているときに、上記しきい値範囲は、接地電圧未満であることを特徴とする請求項７記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項９】
上記スイッチ手段は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型ＭＯＳトランジスタであることを特徴とする請求項１〜８のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載の揮発性半導体記憶装置のリフレッシュ制御回路を備えたことを特徴とする揮発性半導体記憶装置。
【請求項１１】
それぞれ選択用トランジスタと記憶素子とを有する複数のメモリセルを備えた揮発性半導体記憶装置のリフレッシュ制御方法であって、
第１の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルとは異なるメモリセルの記憶電圧を所定のしきい値電圧と比較して比較結果信号を出力するステップと、
上記記憶電圧が所定のしきい値電圧未満に低下するまでは上記メモリセルのセルフリフレッシュを停止するステップと、
第２の比較手段が、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を、上記記憶電圧が低下した判断される所定のしきい値範囲に入るか否かを判断し、上記しきい値範囲に入るときに制御信号を発生するステップと、
上記制御信号に基づいて、上記揮発性半導体記憶装置の通常記憶用メモリセルの記憶電圧を選択的に電源電圧に接続するスイッチ手段が、上記発生された制御信号に基づいて上記メモリセルをリフレッシュするステップとを含むことを特徴とする揮発性半導体記憶装置のリフレッシュ制御方法。