(57)【要約】【課題】セルのサイズの選択肢を増やす。【解決手段】セル３ａは、半導体基板２に形成された複数のフィン型トランジスタを含む。セル３ａには、複数のフィン型トランジスタのそれぞれのソース及びドレインとなるフィン４ａ〜４ｉがＹ方向にピッチＰｆで複数配置されている。また、セル３ａのＹ方向の長さであるセル高さＨｓｅｌは、ピッチＰｆの半分の長さのｎ倍（ｎは整数）である。配線５ａ，５ｂは、セル３ａに接続されており、Ｙ方向にセル高さＨｓｅｌの１／ｍ倍（ｍは整数）のピッチＰｍで配置されている。【選択図】図１
2017123353.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数のフィン型トランジスタを含み、前記複数のフィン型トランジスタのそれぞれのソース及びドレインとなるフィンが第１の方向に第１のピッチで複数配置されており、前記第１の方向の長さであるセル高さが、前記第１のピッチの半分の長さのｎ倍（ｎは整数）であるセルと、
前記セルに接続され、前記第１の方向に前記セル高さの１／ｍ倍（ｍは整数）の第２のピッチで配置されている複数の配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記セルはスタンダードセルであり、前記スタンダードセルは、前記第１の方向に前記セル高さごとに区切られた複数の領域に複数配置され、前記複数の領域のうち、第１の領域に配置される第１のスタンダードセルは、前記第１の領域と隣接する第２の領域に配置される第２のスタンダードセルと電源線または接地線を共有するように、前記第２のスタンダードセルに対して前記第１の方向に反転して配置されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のピッチは、設計基準に基づく最小の配線ピッチよりも大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記セル高さは、前記第１のピッチの半分の長さの奇数倍であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記セル高さは、前記第１のピッチの半分の長さの偶数倍であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項６】
前記第２のピッチは、マクロセルで使用される前記第１の方向の第３のピッチで配置される配線のピッチとは異なることを特徴とする、請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
前記第３のピッチは、設計基準に基づく最小の配線ピッチであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２のピッチは、前記第３のピッチよりも大きいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記マクロセルは、ＳＲＡＭであることを特徴とする請求項６乃至８の何れか一項に記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板に形成された複数のフィン型トランジスタを含み、前記複数のフィン型トランジスタのそれぞれのソース及びドレインとなるフィンが第１の方向に第１のピッチで複数配置されており、前記第１の方向の長さであるセル高さが、前記第１のピッチの半分の長さのｎ倍（ｎは整数）であるセルと、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
プレーナ型のトランジスタとは異なる構造をもつフィン型トランジスタが知られている。フィン型トランジスタは、半導体基板上に隆起したフィンと呼ばれるソース及びドレインと、そのフィンを包むようにフィンと直交して配置されるゲートを有する。
【０００３】
フィン型トランジスタは、ウェハ全体で同時に形成されるために、フィンはウェハ及びチップ全体で共通のピッチとなる。従来、フィン型トランジスタを含むセルにおいて、フィンが配列される方向の長さ（以下セル高さという）を、フィンのピッチの整数倍とするものがあった。また、セル高さは、設計基準に基づく配線（メタル層）の最小ピッチによっても規定されていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１４／０３４６６６２号明細書
【特許文献２】米国特許出願公開第２０１４／０１８１７７４号明細書
【特許文献３】米国特許出願公開第２０１４／００９７４９３号明細書
【特許文献４】米国特許出願公開第２０１２／０２８０３３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、フィンのピッチと配線の最小ピッチとの違いのため、両ピッチに基づきセル高さを決める場合、セルのサイズを細かく選択できないという問題があった。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、半導体基板と、前記半導体基板に形成された複数のフィン型トランジスタを含み、前記複数のフィン型トランジスタのそれぞれのソース及びドレインとなるフィンが第１の方向に第１のピッチで複数配置されており、前記第１の方向の長さであるセル高さが、前記第１のピッチの半分の長さのｎ倍（ｎは整数）であるセルと、前記セルに接続され、前記第１の方向に前記セル高さの１／ｍ倍（ｍは整数）の第２のピッチで配置されている複数の配線と、を有する半導体装置が提供される。
【０００７】
また、発明の一観点によれば、半導体基板と、前記半導体基板に形成された複数のフィン型トランジスタを含み、前記複数のフィン型トランジスタのそれぞれのソース及びドレインとなるフィンが第１の方向に第１のピッチで複数配置されており、前記第１の方向の長さであるセル高さが、前記第１のピッチの半分の長さのｎ倍（ｎは整数）であるセルと、を有する半導体装置が提供される。
【発明の効果】
【０００８】
開示の半導体装置によれば、セルのサイズの選択肢を増やせる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の一例を示す平面図である。
【図２】整数ｎ、セル高さＨｓｅｌ、ピッチＰｍ、係数ｋの一例の関係を示す図である。
【図３】比較例の半導体装置の一例を示す図である。
【図４】比較例の半導体装置における整数ｎａとセル高さＨｓｅｌａの一例の関係を示す図である。
【図５】フィン型トランジスタの一例を示す斜視図である。
【図６】セルの配置例を示す図である。
【図７】半導体装置の一例の断面図である。
【図８】半導体装置のチップイメージ例を示す図である。
【図９】半導体装置の変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す平面図である。
【００１１】
半導体装置１は、半導体基板２と、半導体基板２に形成された複数のセル３ａ，３ｂを有している。図１の例では、図示を簡略化するために、２つのセル３ａ，３ｂが示されているが、半導体基板２には３つ以上のセルが形成されていてもよい。
【００１２】
セル３ａ，３ｂは、たとえば、スタンダードセルである。なお、スタンダードセルとは、たとえば、インバータやフリップフロックなど、特定の論理機能を実行する基本的単位となる回路である。スタンダードセルのセル高さと横幅は標準化されている。
【００１３】
セル３ａ，３ｂは、複数のＦｉｎ型トランジスタ（図５参照）を有している。図１には、セル３ａに含まれる複数のＦｉｎ型トランジスタのそれぞれのソース及びドレインとなるフィン４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉが示されている。また、セル３ｂに含まれる複数のＦｉｎ型トランジスタのそれぞれのソース及びドレインとなるフィン４ｊ，４ｋ，４ｌ，４ｍ，４ｎ，４ｏ，４ｐ，４ｑ，４ｒが示されている。Ｆｉｎ型トランジスタのゲートについては図示が省略されている。それぞれＸ方向に伸びるフィン４ａ〜４ｒは、Ｙ方向に、半導体装置１内で共通のピッチＰｆで配置されている。
【００１４】
本実施の形態の半導体装置１において、セル３ａのセル高さＨｓｅｌは、ピッチＰｆの半分の長さのｎ倍（ｎは整数）となっている。つまり、Ｈｓｅｌ＝Ｐｆ×０．５×ｎという関係になっている。
【００１５】
図１の例では、ｎは奇数の２３であるため、Ｈｓｅｌ＝Ｐｆ×０．５×２３となる。また、図１の例では、セル３ｂについても同じセル高さとなっている。
なお、ｎの下限は、たとえば、スタンダードセルとして機能するために最低限のフィン数や、設計基準（たとえば、セル３ａ，３ｂのゲートを分離するためにスペースが必要となり、フィンが配置できない、などの設計基準）に基づいて決められる。
【００１６】
セル３ａ，３ｂの横幅（Ｘ方向の長さ）については、たとえば、図示しないゲートが配置されるピッチの長さの整数倍となっている。
また、半導体装置１は、Ｐ＆Ｒ（Place and Route）処理で主軸がＸ方向となる配線５ａ，５ｂを有している。配線５ａ，５ｂは、セル３ａに接続される。配線５ａ，５ｂは、たとえば、Ｘ方向のセル間の信号の送受信に用いられるメタル第２層で形成される配線であり、図示しないメタル第１層（たとえば、セル３ａ内のローカル配線に用いられる）と電気的に接続されている。なお、図１では、図示の簡略化のために、セル３ａに接続されるＸ方向に伸びる配線を２本としているが、２本に限らず、Ｙ方向にピッチＰｍで３本以上配置されていてもよい。なお、セル３ａに、Ｙ方向に伸びる配線が接続されていてもよいことは言うまでもない。図示を省略しているが、セル３ｂについても同様に配線が接続されている。
【００１７】
本実施の形態の半導体装置１において、Ｙ方向の配線のピッチＰｍは、セル高さＨｓｅｌの１／ｍ倍（ｍは整数）となっている。また、ピッチＰｍは、設計基準に基づく最小の配線ピッチＰｍ＿ｍｉｎを用いて、以下の式（１）のように表せる。
【００１８】
Ｐｍ＝（Ｈｓｅｌ／（Ｉｎｔｅｇｅｒ（Ｈｓｅｌ／（０．５×Ｐｍ＿ｍｉｎ））−ｋ））×２                （１）
式（１）においてＩｎｔｅｇｅｒ（Ｈｓｅｌ／（０．５×Ｐｍ＿ｍｉｎ））は、Ｈｓｅｌ／（０．５×Ｐｍ＿ｍｉｎ）の整数部分を示している。ｋは、セル高さＨｓｅｌを、Ｉｎｔｅｇｅｒ（Ｈｓｅｌ／（０．５×Ｐｍ＿ｍｉｎ））で割り切れるようにするための係数である。
【００１９】
なお、セル３ａ，３ｂの上下端には、電源線または接地線（図示せず）が設けられる。セル３ａ，３ｂにおいて、三角形のマーク６ａ，６ｂがある方が下端を示し、マーク６ａ，６ｂがない方が上端を示している。セル３ａは、Ｙ方向に隣接するセル３ｂと、電源線または接地線を共有するために、上下反転して配置されている。つまり、セル３ａは、下端（マーク６ａのある側）が紙面上側に位置するように配置されている。
【００２０】
このようにセル３ａ，３ｂが配置されていることによって、Ｈｓｅｌ＝Ｐｆ×０．５×ｎのｎが図１のように奇数の場合でも、セル３ａのフィン４ａ〜４ｉと、セル３ｂのフィン４ｊ〜４ｒとの位置関係を同じにできる。
【００２１】
たとえば、セル３ａのフィン４ｉは、セル３ａの上端（反転しているため紙面下側の端）から１．５×Ｐｆ離れた位置に配置されている。一方、セル３ｂでも、セル３ｂの上端から１．５×Ｐｆ離れた位置にフィン４ｊが配置されている。同様に、セル３ａのフィン４ｈは、セル３ｂのフィン４ｋに対応する位置に配置されており、セル３ａのフィン４ｇは、セル３ｂのフィン４ｌに対応する位置に配置されている。このように、セル３ａのフィン４ａ〜４ｉと、セル３ｂのフィン４ｊ〜４ｒとの位置関係を同じにできるので、セル３ａ，３ｂを同じ構造とすることができる。
【００２２】
図２は、整数ｎ、セル高さＨｓｅｌ、ピッチＰｍ、係数ｋの一例の関係を示す図である。なお、図２の例では、ピッチＰｆが４８ｎｍ、設計基準に基づく最小の配線ピッチＰｍ＿ｍｉｎが６４ｎｍであるものとしている。
【００２３】
たとえば、図１に示した半導体装置１のように、ｎ＝２３の場合、セル高さＨｓｅｌは５５２ｎｍ（配線ピッチＰｍ＿ｍｉｎ＝６４ｎｍを１トラックとすると８．６２５トラック分）である。
【００２４】
このとき、ピッチＰｍは、式（１）においてｋ＝１としたとき、６９ｎｍとなっている。つまり、ピッチＰｍは、セル高さＨｓｅｌの１／８倍となっている。
このように、本実施の形態の半導体装置１では、セル高さＨｓｅｌは、ピッチＰｍとは独立に決定されている。また、セル高さＨｓｅｌは、Ｈｓｅｌ＝Ｐｆ×０．５×ｎという関係で決まっており、細かく選択できる。図２の例では、２４ｎｍ単位でセル高さＨｓｅｌが選択可能である。このため、セルサイズの選択肢を増やすことができる。
【００２５】
（比較例）
図３は、比較例の半導体装置の一例を示す図である。図１の半導体装置１と同じ要素については同一符号が付されている。
【００２６】
図３に示す半導体装置１ａでは、セル３ｃのセル高さＨｓｅｌａは、設計基準に基づくＹ方向の最小の配線ピッチＰｍ＿ｍｉｎの半分の長さと、ピッチＰｆとの最小公倍数のｎａ倍（ｎａは整数）となっている。
【００２７】
図４は、比較例の半導体装置における整数ｎａとセル高さＨｓｅｌａの一例の関係を示す図である。なお、図４の例では、ピッチＰｆが４８ｎｍ、設計基準に基づく最小の配線ピッチＰｍ＿ｍｉｎが６４ｎｍであるものとしている。
【００２８】
たとえば、ｎａ＝６の場合、セル高さＨｓｅｌａは５７６ｎｍ（配線ピッチＰｍ＿ｍｉｎ＝６４ｎｍを１トラックとすると９トラック分）である。
図４に示すように、比較例の半導体装置１ａでは、セル高さＨｓｅｌａは、９６ｎｍ単位での選択しかできない。これに対し、半導体装置１では、図２に示したように、比較例の半導体装置１ａの１／４の細かさでセル高さＨｓｅｌを選択可能である。
【００２９】
また、ピッチＰｍは、セル高さＨｓｅｌに基づき決定されているので、ピッチＰｆとの不整合により、セル高さＨｓｅｌの選択肢を狭めてしまうことがない。
（フィン型トランジスタの一例）
図５は、フィン型トランジスタの一例を示す斜視図である。
【００３０】
フィン型トランジスタ１０は、ＦＥＴ（Field Effect Transistor）であり、図５に示すように、ソース及びドレインとなるフィン１１と、フィン１１を包むように、フィン１１と直交して配置されるゲート１２を有している。
【００３１】
図１に示したセル３ａ，３ｂは、上記のようなフィン型トランジスタ１０を複数含んでいる。
（セルの配置例）
図６は、セルの配置例を示す図である。
【００３２】
セル２０〜２８のそれぞれは、たとえば、セル３ａ，３ｂと同様の構造であり、Ｙ方向にセル高さＨｓｅｌ（Ｈｓｅｌ＝Ｐｆ×０．５×ｎ）ごとに区切られた領域３０，３１，３２に配置されている。なお、セル２０〜２８の上下端には、接地線４０，４１または電源線４２，４３が設けられている。セル２０〜２８において、三角のマーク（たとえば、マーク２０ａ）のある方が下端であり、三角のマークがない方が上端である。
【００３３】
図６の例では、セル２０〜２８の下端に接地線４０，４１が設けられており、上端に電源線４２，４３が設けられている。接地線４０，４１や電源線４２，４３はセル２０〜２８内の図示しないフィン型トランジスタに接続される。
【００３４】
図６に示すように、Ｙ方向に隣接する領域に配置されているセルは、電源線または接地線を共有するように、Ｙ方向に反転（上下反転）して配置されている。たとえば、領域３１に配置されているセル２２，２３，２４は、領域３２に配置されているセル２０，２１と接地線４１を共有するように、セル２０，２１に対してＹ方向に反転して配置されている。つまり、セル２２〜２４は、下端が紙面上側に位置するように上下反転されている。
【００３５】
このように配置することにより、Ｈｓｅｌ＝Ｐｆ×０．５×ｎのｎが奇数であっても、前述したセル３ａ，３ｂにおけるフィン４ａ〜４ｒの位置関係のように、セル２０〜２８におけるフィンの位置関係を同じにできる。
【００３６】
（断面構成例）
図７は、半導体装置の一例の断面図である。
図７では、図１のＡ−Ａ線における半導体装置１の断面が示されている。図７において、図１に示した要素と同じものについては同一符号が付されている。
【００３７】
図７では、図１では図示を省略していたゲート５０，５１が示されている。
グリッド６０，６１，６２，６３は、ピッチＰｆごとに設定されているが、ゲート５０，５１をセル境界で分離するために、たとえば、セル境界から１グリッド以内は、フィンの配置が禁止される。たとえば、グリッド６１，６２にフィンがあると、フィン４ｉ，４ｊを包むようにして形成されるゲート５０，５１を、セル３ａ，３ｂ間で切断することが難しくなる、などの理由のためである。
【００３８】
図３に示したような比較例の半導体装置１ａのように、セル高さＨｓｅｌａを、Ｈｓｅｌａ＝Ｐｆ×ｎとしたときには、最もセル境界に近いフィンは、セル境界からＰｆ×２離れたグリッドに配置される。これに対し、本実施の形態の半導体装置１では、セル高さＨｓｅｌを、Ｈｓｅｌ＝Ｐｆ×０．５×ｎとしたことで、図７に示すように、セル境界から、Ｐｆ×１．５離れたグリッド６０，６３にフィン４ｉ，４ｊを配置できる。このため、セル境界付近の無駄な領域を少なくできる。これにより、１つのセルにおけるフィン数を増やすこともできる。
【００３９】
（チップイメージ例）
図８は、半導体装置のチップイメージ例を示す図である。
半導体装置７０は、Ｉ／Ｏ（Input / Output）部７１，７２，７３，７４、ＳＲＡＭ（Static Random Access Memory）７５，７６、ＩＰ（Intellectual Property）部７７、コアロジック領域７８を有している。
【００４０】
図１に示したようなセル３ａ，３ｂは、スタンダードセルとして、図８に示すようなコアロジック領域７８に配置される。
本実施の形態の半導体装置７０では、コアロジック領域７８のフィンの配列方向の配線のピッチは、Ｉ／Ｏ部７１〜７４、ＳＲＡＭ７５，７６、ＩＰ部７７などのマクロに含まれるセル（マクロセル）の配線のピッチよりも大きな値となりうる。
【００４１】
たとえば、ＳＲＡＭ７５，７６のマクロセルでは、ＳＲＡＭ７５，７６のサイズを縮小するために設計基準に基づく最小の配線ピッチＰｍ＿ｍｉｎで配線（ワード線やコラム選択線は除く）が形成される。これに対し、コアロジック領域７８では、前述したピッチＰｍ（＞Ｐｍ＿ｍｉｎ）で配線が形成される。
【００４２】
（半導体装置の変形例）
図１に示した半導体装置１では、セル３ａ，３ｂのセル高さＨｓｅｌがピッチＰｆ×０．５の奇数倍であったが、偶数倍とすることもできる。
【００４３】
図９は、半導体装置の変形例を示す図である。図９において、図１に示した要素と同じものについては同一符号が付されている。
図９に示されている半導体装置１ｂのセル８０は、セル高さＨｓｅｌｂが、Ｈｓｅｌｂ＝Ｐｆ×０．５×２２となっている。
【００４４】
以上、実施の形態に基づき、本発明の半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００４５】
１  半導体装置
２  半導体基板
３ａ，３ｂ  セル
４ａ〜４ｒ  フィン
５ａ，５ｂ  配線
６ａ，６ｂ  マーク
Ｈｓｅｌ  セル高さ
Ｐｆ，Ｐｍ  ピッチ
【図１】
2017123353.tif 000003
【図２】
2017123353.tif 000004
【図３】
2017123353.tif 000005
【図４】
2017123353.tif 000006
【図５】
2017123353.tif 000007
【図６】
2017123353.tif 000008
【図７】
2017123353.tif 000009
【図８】
2017123353.tif 000010
【図９】
2017123353.tif 000011