(57)【要約】【課題】従来の半導体装置では、オペアンプの入力オフセットを十分に補正することがでいない問題があった。【解決手段】一実施の形態によれば、半導体装置は、オペアンプの入力を短絡した状態で出力される出力信号の電圧レベルを判定する際に、入力オフセットが大きくオペアンプの出力が電源電圧レベル或いは接地電圧レベルに近い状態となっている期間は、コンパレータ回路に基づき判定された出力信号の電圧レベルに基づきオペアンプの入力オフセットを調節する補正コードを算出し、入力オフセットが小さくオペアンプの出力が電源電圧と接地電圧との間の中間レベルとなっている期間は、アナログデジタル変換回路に基づき判定された出力信号の電圧レベルに基づきオペアンプの入力オフセットを調節する補正コードを算出する。【選択図】図３
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【特許請求の範囲】
【請求項１】
多ビットの補正コードに基づき入力オフセットの影響を緩和するオフセット調整機能と、入力信号を増幅して出力する増幅機能と、を備えるオペアンプと、
前記オペアンプの出力信号の電圧レベルの大きさに応じたデジタル値を出力判定値として出力する出力判定部と、
前記出力判定値に基づき前記補正コードを算出する演算部と、を有し、
前記演算部は、
前記オペアンプの出力信号の前記電圧レベルが予め設定した微調整範囲外にある場合は、前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲内にある場合よりも少ないビット数に基づき前記補正コードを算出する半導体装置。
【請求項２】
前記出力判定部は、
前記オペアンプの出力信号と基準電圧との大小関係に基づき前記出力判定値の論理レベルを切り替えるコンパレータ回路と、
前記コンパレータ回路により出力される前記出力判定値よりも多いビット数で前記オペアンプの出力信号の電圧レベルに対応した値を示すデジタルコードを前記出力判定値として出力するアナログデジタル変換回路と、有し、
前記演算部は、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲外にある場合は前記コンパレータ回路により出力される前記出力判定値に基づき前記補正コードの算出を行い、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲内にある場合は前記アナログデジタル変換回路が出力する前記出力判定値に基づき前記補正コードの算出を行う請求項１に記載の半導体装置。
【請求項３】
前記出力判定部は、前記コンパレータ回路と前記アナログデジタル変換回路とに前記オペアンプの出力信号を振り分けるマルチプレクサを有する請求項２に記載の半導体装置。
【請求項４】
前記コンパレータ回路は、第１のコンパレータ回路と第２のコンパレータ回路とを有し、
前記マルチプレクサは、第１の基準電圧と、前記第１の基準電圧よりも高い電圧値を有する第２の基準電圧と、前記第１の基準電圧よりも低い電圧値を有する第３の基準電圧と、が入力され、前記第１のコンパレータ回路の出力値に基づき前記第２のコンパレータ回路に出力する基準電圧を切り替える基準電圧切替部を有し、
前記基準電圧切替部は、
前記第１のコンパレータ回路に前記第１の基準電圧を出力し、
前記第１のコンパレータ回路の出力値が第１の論理レベルを示す場合は前記第２のコンパレータ回路に前記第２の基準電圧を出力し、前記第１のコンパレータ回路の出力値が第２の論理レベルを示す場合は前記第２のコンパレータ回路に前記第３の基準電圧を出力する請求項３に記載の半導体装置。
【請求項５】
前記マルチプレクサは、第１の基準電圧と、前記第１の基準電圧よりも高い電圧値を有する第２の基準電圧と、前記第１の基準電圧よりも低い電圧値を有する第３の基準電圧と、が入力され、前記演算部が出力する基準電圧選択信号に基づき出力する基準電圧を切り替える基準電圧切替部を有し、
前記演算部は、
前記基準電圧切替部に前記第１の基準電圧を前記コンパレータ回路に出力することを指示している状態で前記コンパレータ回路の出力値の論理レベルを判定する基準電圧判定処理を行い、
前記基準電圧判定処理において、前記コンパレータ回路の出力値が第１の論理レベルを示していると判断した場合は前記基準電圧切替部から前記コンパレータ回路に出力する基準電圧を前記第１の基準電圧から前記第２の基準電圧に切り替えることを指示する基準電圧選択信号を出力し、
前記基準電圧判定処理において、前記コンパレータ回路の出力値が第２の論理レベルを示していると判断した場合は前記基準電圧切替部から前記コンパレータ回路に出力する基準電圧を前記第１の基準電圧から前記第３の基準電圧に切り替えることを指示する基準電圧選択信号を出力する請求項３に記載の半導体装置。
【請求項６】
前記アナログデジタル変換回路は、前記コンパレータ回路を含む逐次比較型のアナログデジタル変換回路であり、
前記演算部は、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲外にある期間は前記アナログデジタル変換回路が出力するデジタルコード中において予め定められたビットの値に基づき前記補正コードを算出し、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲内にある期間は前記アナログデジタル変換回路が出力するデジタルコードの全ビットの値に基づき前記補正コードを算出する請求項２に記載の半導体装置。
【請求項７】
前記出力判定部は、前記オペアンプの周囲温度を計測する温度センサから入力される温度情報に基づき生成した温度データを出力し、
前記演算部は、前記温度データが予め設定した許容範囲を超えた場合には前記補正コードの値を再計算する請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、複数の前記オペアンプを有し、
前記マルチプレクサは、前記演算部からの指示に基づき複数の前記オペアンプのいずれか１つの出力信号を選択し、選択した前記オペアンプの出力信号を、前記コンパレータ回路と前記アナログデジタル変換回路とに振り分ける請求項３に記載の半導体装置。
【請求項９】
前記微調整範囲の上限電圧レベルを設定する第１のレジスタと、
前記微調整範囲の下限電圧レベルを設定する第２のレジスタと、
前記第１のレジスタに設定された上限電圧レベルに対応した上限基準電圧と、前記第２のレジスタの設定された下限電圧レベルに対応した下限基準電圧と、を出力する基準電圧生成部と、を有し
前記出力判定部は、前記オペアンプの出力信号の前記電圧レベルが予め設定した微調整範囲外にある場合、前記オペアンプの出力信号の電圧レベルが前記上限基準電圧と前記下限基準電圧との間にあるか否かを前記出力判定値として出力する請求項１に記載の半導体装置。
【請求項１０】
多ビットの補正コードに基づき入力オフセットの影響を緩和するオフセット調整機能と、入力信号を増幅して出力する増幅機能と、を備えるオペアンプと、
前記オペアンプの出力信号と基準電圧との大小関係に基づき第１の出力判定値の論理レベルを切り替えるコンパレータ回路と、
前記第１の出力判定値よりも多いビット数で前記オペアンプの出力信号の電圧レベルに対応した値を示すデジタルコードを第２の出力判定値として出力するアナログデジタル変換回路と、
前記第１の出力判定値及び前記第２の出力判定値に基づき前記補正コードを算出する演算部と、を有し、
前記演算部は、
前記オペアンプの出力信号の前記電圧レベルが予め設定した微調整範囲外にある場合は、前記第１の出力判定値に基づき前記補正コードを算出し、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲内にある場合は、前記第２の出力判定値に基づき前記補正コードを算出する半導体装置。
【請求項１１】
前記微調整範囲の上限電圧レベルを設定する第１のレジスタと、
前記微調整範囲の下限電圧レベルを設定する第２のレジスタと、
前記第１のレジスタに設定された上限電圧レベルに対応した上限基準電圧と、前記第２のレジスタの設定された下限電圧レベルに対応した下限基準電圧と、を出力する基準電圧生成部と、を有し
前記コンパレータ回路は、前記オペアンプの出力信号の前記電圧レベルが予め設定した微調整範囲外にある場合、前記オペアンプの出力信号の電圧レベルが前記上限基準電圧と前記下限基準電圧との間にあるか否かを前記第１の出力判定値として出力する請求項１０に記載の半導体装置。
【請求項１２】
多ビットの補正コードに基づき入力オフセットの影響を緩和するオフセット調整機能と、入力信号を増幅して出力する増幅機能と、を備えるオペアンプと、
微調整範囲の上限電圧レベルを設定する第１のレジスタと、
前記微調整範囲の下限電圧レベルを設定する第２のレジスタと、
前記第１のレジスタに設定された上限電圧レベルに対応した上限基準電圧と、前記第２のレジスタの設定された下限電圧レベルに対応した下限基準電圧と、を出力する基準電圧生成部と、
前記オペアンプの出力信号と、前記上限基準電圧及び前記下限基準電圧と、の大小関係に基づき第１の出力判定値の論理レベルを切り替えるコンパレータ回路と、
前記第１の出力判定値よりも多いビット数で前記オペアンプの出力信号の電圧レベルに対応した値を示すデジタルコードを第２の出力判定値として出力するアナログデジタル変換回路と、
前記第１の出力判定値及び前記第２の出力判定値に基づき前記補正コードを算出する演算部と、を有し、
前記演算部は、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲外にある場合は、前記第１の出力判定値に基づき前記補正コードを算出し、
前記オペアンプの出力信号の前記電圧レベルが前記微調整範囲内にある場合は、前記第２の出力判定値に基づき前記補正コードを算出する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばオペアンプを有する半導体装置に関する。
【背景技術】
【０００２】
オペアンプには、製造プロセスにおける半導体素子のバラツキ等に起因して反転入力端子の閾値電圧と、非反転入力端子の閾値電圧と、に差が生じる入力オフセットを有する。この入力オフセットは、微少な信号の増幅を行う場合に増幅結果に誤差を生じさせるため、出来るだけ小さいことが求められる。しかしながら、製造プロセスの工夫だけではこの入力オフセットを小さくすることが難しい。そこで、入力オフセットの補正方法が特許文献１に開示されている。
【０００３】
特許文献１では、オフセット調整入力端子を備えたオペアンプと、前記オペアンプの非反転入力端子と反転入力端子とを短絡するための第１のスイッチ素子と、逆相入力信号から前記オペアンプの前記反転入力端子を開放するための第２のスイッチ素子と、前記オペアンプの出力電圧を、重み付けされたオフセット補正量で量子化された論理値からなる２ 値の論理信号とみなしてラッチする１つ以上のラッチ回路と、前記ラッチ回路でラッチされた前記論理信号を記憶する記憶回路と、前記記憶回路に記憶された前記論理信号に対応して前記オペアンプのオフセット補正用信号を生成して前記オフセット調整入力端子に入力する制御回路とを備え、前記出力電圧のオフセットを補正する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１１３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、オペアンプの出力電圧の電圧レベルの判定にラッチ回路を利用する。このラッチ回路には、出力信号の論理レベルが不定となる不感帯がある。そのため、特許文献１に記載の技術では、オペアンプの出力電圧が電源電圧と接地電圧との間の中間電圧となった場合、ラッチ回路の不感帯により、入力オフセットを十分に小さくできないという問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、オペアンプの入力を短絡した状態で出力される出力信号の電圧レベルを判定する際に、入力オフセットが大きくオペアンプの出力が電源電圧レベル或いは接地電圧レベルに近い状態となっている期間は、コンパレータ回路に基づき判定された出力信号の電圧レベルに基づきオペアンプの入力オフセットを調節する補正コードを算出し、入力オフセットが小さくオペアンプの出力が電源電圧と接地電圧との間の中間レベルとなっている期間は、アナログデジタル変換回路に基づき判定された出力信号の電圧レベルに基づきオペアンプの入力オフセットを調節する補正コードを算出する。
【発明の効果】
【０００８】
前記一実施の形態によれば、オペアンプの入力オフセットの補正精度を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる半導体装置におけるオフセット電圧補正処理の手順を示すフローチャートである。
【図３】図２のフローチャート中の補正処理ルーチンの手順を示すフローチャートである。
【図４】実施の形態１にかかる半導体装置におけるオフセット電圧補正処理の具体例を示すタイミングチャートである。
【図５】実施の形態２にかかる半導体装置のブロック図である。
【図６】実施の形態３にかかる半導体装置のブロック図である。
【図７】実施の形態３にかかる半導体装置のアナログデジタル変換回路のブロック図である。
【図８】実施の形態４にかかる半導体装置のブロック図である。
【図９】実施の形態４にかかる半導体装置におけるオフセットドリフト補正処理の手順を示すフローチャートである。
【図１０】図９のフローチャート中の温度ドリフト補正ルーチンの手順を示すフローチャートである。
【図１１】実施の形態５にかかる半導体装置のブロック図である。
【発明を実施するための形態】
【００１０】
実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
なお、以下で説明する演算部（例えば、オフセット制御部）は、ＣＰＵ、メモリ、ＭＣＵ、その他の回路で構成することができ、演算部における具体的処理は、メモリにロードされたプログラムなどによって実現されるもとのとして説明する。しかしながら、演算部で行われる処理をハードウェアに置き換えて実現することもできる。
【００１１】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００１２】
実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１に示すように、実施の形態１にかかる半導体装置１は、オペアンプ１０、入力セレクタ１１、１２、出力判定部１３、オフセット制御部１８、基準電圧生成部１９を有する。また、半導体装置１は、オペアンプ１０の入出力端子が半導体装置の外部端子として設けられている。図１に示す例では、入力端子ＩＮ１がオペアンプ１０の一方の入力端子であり、入力端子ＩＮ２がオペアンプ１０の他方の入力端子であり、出力端子ＯＵＴがオペアンプ１０の出力端子となっている。
【００１３】
オペアンプ１０は、多ビットの補正コードに基づき入力オフセットの影響を緩和するオフセット調整機能と、入力信号を増幅して出力する増幅機能と、を備える。図１に示すように、オペアンプ１０はオフセット調整機能を実現する回路として入力オフセット調整部を有する。オペアンプ１０は、オペアンプ１０の入力部となる差動対と、差動対に動作電流を与える電流源と、を有する。ここで、電流源が差動対に接続されるノードを共通ノードと称す。入力オフセット調整部は、例えば、共通ノードと差動対の一方のトランジスタとの間の抵抗値と、共通ノードと差動対の他方のトランジスタとの間の抵抗値と、の比を可変することで入力オフセットの大きさを調整する。また、入力オフセット調整部は、差動対を構成するトランジスタのソース（或いはエミッタ）に流れる電流比を調節することで入力オフセットの大きさを調節する。入力オフセット調整部としては、オペアンプ１０の回路形式に応じて様々な回路構成が考えられる、本実施の形態では、入力オフセット調整部は補正コードＳｏｆｓで示される値に基づき入力オフセットの大きさを調節することができるものとする。
【００１４】
入力セレクタ１１、１２は、オフセット制御部１８が出力する選択信号に基づき外部から入力される入力信号と基準電圧生成部１９が出力するテスト電圧Ｖｔとのいずれか一方を選択して、選択した信号をオペアンプ１０の入力端子に与える。なお、図１では、オフセット制御部１８が入力セレクタ１１、１２に与える選択信号に関する配線は省略した。
【００１５】
出力判定部１３は、オペアンプ１０の出力信号の電圧レベルの大きさに応じたデジタル値を出力判定値として出力する。図１に示す例では、出力判定値は、マルチプレクサ１４、コンパレータ回路１５の出力値Ｃｏ１、コンパレータ回路１６の出力値Ｃｏ２、及びアナログデジタル変換回路１７が出力するデジタルコードＤｏが含まれる。
【００１６】
出力判定部１３は、マルチプレクサ１４、第１のコンパレータ回路（例えば、コンパレータ回路１５）、第２のコンパレータ回路（例えば、コンパレータ回路１６）、アナログデジタル変換回路１７を有する。
【００１７】
マルチプレクサ１４は、コンパレータ回路（例えば、コンパレータ回路１５、１６）とアナログデジタル変換回路１７とにオペアンプ１０の出力信号Ａｏｕｔを振り分ける。また、マルチプレクサ１４は、基準電圧切替部１４ａを有する。基準電圧切替部１４ａは、第１の基準電圧（例えば、基準電圧ＶｔｈＭ）と、基準電圧ＶｔｈＭよりも高い電圧値を有する第２の基準電圧（例えば、上限基準電圧ＶｔｈＨ）と、基準電圧ＶｔｈＭよりも低い電圧値を有する第３の基準電圧（例えば、下限基準電圧ＶｔｈＬ）と、が入力され、コンパレータ回路１５の出力値Ｃｏ１に基づきコンパレータ回路１６に出力する基準電圧を切り替える。具体的には、基準電圧切替部１４ａは、コンパレータ回路１５に基準電圧ＶｔｈＭを出力する。そして、基準電圧切替部１４ａは、コンパレータ回路１５の出力値Ｃｏ１が第１の論理レベル（例えば、ハイレベルであって、電源電圧）を示す場合はコンパレータ回路１６に基準電圧ＶｔｈＨを出力し、コンパレータ回路１５の出力値Ｃｏ１が第２の論理レベル（例えば、ロウレベルであって、接地電圧）を示す場合はコンパレータ回路１６に基準電圧ＶｔｈＬを出力する。
【００１８】
コンパレータ回路１５は、オペアンプ１０の出力信号Ａｏｕｔと基準電圧ＶｔｈＭとの大小関係を比較して出力値Ｃｏ１の論理レベルを切り替える。具体的には、コンパレータ回路１５は、出力信号Ａｏｕｔの電圧が基準電圧ＶｔｈＭより大きければ、出力値Ｃｏ１をハイレベルとし、出力信号Ａｏｕｔの電圧が基準電圧ＶｔｈＭより小さければ出力値Ｃｏ１をロウレベルとする。ここで、実施の形態１にかかる半導体装置１では、基準電圧ＶｔｈＭは電源電圧の１／２程度の電圧（ＶＤＤ／２）である。
【００１９】
コンパレータ回路１６は、基準電圧ＶｔｈＨと基準電圧ＶｔｈＬとのいずれか一方とオペアンプ１０の出力信号Ａｏｕｔとの大小関係を比較して出力値Ｃｏ２の論理レベルを切り替える。具体的には、コンパレータ回路１６は、出力信号Ａｏｕｔの電圧が基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬより大きければ、出力値Ｃｏ２をハイレベルとし、出力信号Ａｏｕｔの電圧が基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬより小さければ出力値Ｃｏ２をロウレベルとする。ここで、実施の形態１にかかる半導体装置１では、基準電圧ＶｔｈＨは電源電圧よりも０．２Ｖ程度低い電圧値を有し、基準電圧ＶｔｈＬは接地電圧よりも０．２Ｖ程度高い電圧値を有する。なお、基準電圧ＶｔｈＨと電源電圧との差、及び、基準電圧ＶｔｈＬと接地電圧との差、として示した０．２Ｖは、電圧設定値の一例であり、コンパレータ回路のゲイン、アナログデジタル変換回路１７の分解能、及び、電源電圧の電圧等の条件に基づき適宜設定される値である。
【００２０】
アナログデジタル変換回路１７は、コンパレータ回路１５、１６により出力される出力判定値（例えば、出力値Ｃｏ１、Ｃｏ２）よりも多いビット数でオペアンプ１０の出力信号Ａｏｕｔの電圧レベルに対応した値を示すデジタルコードＤｏを出力判定値として出力する。また、アナログデジタル変換回路１７には、オフセット制御部１８が出力するＡＤＣ制御信号Ｓａｄｃに基づきアナログ値をデジタルコードＤｏに変換するアナログデジタル変換処理を行う。
【００２１】
ここで、出力判定部１３が出力する出力判定値は、コンパレータ回路１５、１６により出力される出力判定値のビット数が２ビット（例えば、出力値Ｃｏ１、Ｃｏ２）であり、アナログデジタル変換回路１７が出力するデジタルコードＤｏのビット数がコンパレータ回路１５、１６により出力される出力判定値よりも大きなビット数（例えば、１０ビット）である。
【００２２】
オフセット制御部１８は、出力判定部１３の出力判定値に基づき補正コードＳｏｆｓを算出する。この補正コードＳｏｆｓを算出する場合、オフセット制御部１８は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが予め設定した微調整範囲外にある場合は、オペアンプ１０の出力信号の電圧レベルが微調整範囲内にある場合よりも少ないビット数に基づき補正コードＳｏｆｓを算出する。
【００２３】
具体的には、オフセット制御部１８は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲外にある場合はコンパレータ回路１５、１６により出力される出力判定値（例えば、出力値Ｃｏ１、Ｃｏ２）に基づき補正コードＳｏｆｓを算出する。また、オフセット制御部１８は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲内にある場合はアナログデジタル変換回路１７が出力する出力判定値（例えば、デジタルコードＤｏ）に基づき補正コードの算出を行う。このオフセット制御部１８は、例えば、プログラムを実行可能な演算装置を含むＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）等の演算部である。
【００２４】
また、オフセット制御部１８は、第１のレジスタ（例えば、ＶｔｈＨレベルレジスタ１８ａ）及び第２のレジスタ（例えば、ＶｔｈＬレベルレジスタ１８ｂ）を有する。ＶｔｈＨレベルレジスタ１８ａは、微調整範囲の上限電圧レベルに対応する上限基準電圧ＶｔｈＨの電圧値が格納される。ＶｔｈＬレベルレジスタ１８ｂは、微調整範囲の下限電圧レベルに対応する下限基準電圧ＶｔｈＬの電圧値が格納される。ＶｔｈＨレベルレジスタ１８ａ及びＶｔｈＬレベルレジスタ１８ｂに格納される値は、半導体装置１の外部から書き換えることができるものである。オフセット制御部１８は、ＶｔｈＨレベルレジスタ１８ａに格納された電圧値、ＶｔｈＬレベルレジスタ１８ｂに格納された電圧値及び、後述するテスト電圧Ｖｔの電圧値を指示する値を、電圧指示値Ｓｒｅｆとして出力する。
【００２５】
また、オフセット制御部１８は、マルチプレクサ１４がオペアンプ１０の出力電圧Ａｏｕｔをコンパレータ回路１５、１６に出力するか、アナログデジタル変換回路１７に出力するかを指示する判定回路選択信号ＩＮｓｅｌを出力する。マルチプレクサ１４は、判定回路選択信号ＩＮｓｅｌに基づき、コンパレータ回路１５、１６の組とアナログデジタル変換回路１７とのいずれか一方に出力信号Ａｏｕｔを出力する。
【００２６】
なお、基準電圧切替部１４ａ以外のマルチプレクサ１４を削除して、コンパレータ回路１５、１６の組とアナログデジタル変換回路１７の両方に対して常に出力信号Ａｏｕｔを与えることも可能である。しかしながら、この場合、出力信号Ａｏｕｔが、コンパレータ回路１５、１６に入力される基準電圧に近い電圧となったときにコンパレータ回路１５、１６の出力値Ｃｏ１、Ｃｏ２が不定になりオフセット制御部１８が誤動作を起こす可能性がある。そのため、マルチプレクサ１４を設けて、コンパレータ回路１５、１６の組とアナログデジタル変換回路１７のうち判定処理を行っていない側の回路に出力信号Ａｏｕｔに代えてハイレベル又はロウレベルの信号を与えることが好ましい。
【００２７】
基準電圧生成部１９は、オフセット制御部１８が出力する電圧指示値Ｓｒｅｆに基づき、基準電圧ＶＲＥＦ及びテスト電圧Ｖｔを生成する。テスト電圧Ｖｔは、電圧指示値Ｓｒｅｆに含まれるテスト電圧Ｖｔの電圧値を指示する値に基づき電圧値が決定されるものであり、例えば、電源電圧の１／２程度の電圧を有する。また、基準電圧ＶＲＥＦには、基準電圧ＶｔｈＭ、上限基準電圧ＶｔｈＨ、下限基準電圧ＶｔｈＬを含む。基準電圧ＶｔｈＭは、例えば予め決定された値に基づき基準電圧生成部１９が生成する電圧であり、電源電圧の１／２程度の電圧を有する。上限基準電圧ＶｔｈＨは、ＶｔｈＨレベルレジスタ１８ａに格納された値に基づき基準電圧生成部１９が生成する電圧である。下限基準電圧ＶｔｈＬは、ＶｔｈＬレベルレジスタ１８ｂに格納された値に基づき基準電圧生成部１９が生成する電圧である。
【００２８】
続いて、実施の形態１にかかる半導体装置１の動作について図２及び図３を用いて説明する。実施の形態１にかかる半導体装置１は、オフセット制御部１８が他のブロックを制御することで、図２及び図３に示すオフセット電圧補正処理を行うものとする。そこで、図２に実施の形態１にかかる半導体装置におけるオフセット電圧補正処理の手順を示すフローチャートを示す。
【００２９】
図２に示すように、実施の形態１にかかる半導体装置１は、オペアンプ１０の入力オフセットを補正するオフセット電圧補正処理を開始すると、まず、オペアンプ１０の入力端子を短絡する（ステップＳ１）。オペアンプ１０の入力端子の短絡方法は、半導体装置１の入力端子ＩＮ１と入力端子ＩＮ２とを短絡する方法と、入力セレクタ１１、１２により半導体装置１内でオペアンプ１０の入力端子を短絡する方法とがある。実施の形態１にかかる半導体装置１は、入力セレクタ１１、１２の両方にテスト電圧Ｖｔを選択させることで、オペアンプ１０の入力端子を短絡させる。また、実施の形態１にかかる半導体装置１では、オペアンプ１０の入力端子を短絡させた状態で、オペアンプ１０の２つの入力端子にテスト電圧Ｖｔを与える（ステップＳ２）。
【００３０】
次いで、実施の形態１にかかる半導体装置１は、オフセット制御部１８がマルチプレクサ１４に出力信号Ａｏｕｔをコンパレータ回路１５、１６に与える（ステップＳ３）。また、実施の形態１にかかる半導体装置１は、補正コードＳｏｆｓの初期値（例えば、全てのビットを「０」とした値）をオペアンプ１０に与える（ステップＳ４）。その後、実施の形態１にかかる半導体装置１は、補正処理ルーチンを実施する（ステップＳ５）。
【００３１】
ここで、補正処理ルーチンの手順を示すフローチャートを図３に示す。なお、この図３に示す例では、１２ビットで構成される補正コードＳｏｆｓの値を決定する補正処理ルーチンを説明する。なお、図３では、補正コードを構成するビットの番号を示す符号として「ｉ」を使用する。
【００３２】
図３に示すように、実施の形態１にかかる半導体装置１は、補正コードＳｏｆｓの最上位ビット（ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）を調整ビットｂ［ｉ］として選択する（ステップＳ１１）。次いで、実施の形態１にかかる半導体装置１は、調整ビットｂ［ｉ］の値として「１」を設定する（ステップＳ２）。次いで、実施の形態１にかかる半導体装置１は、コンパレータ回路１５、１６による出力信号Ａｏｕｔの電圧レベルの判定処理を開始する（ステップＳ１３）。
【００３３】
そして、ステップＳ１３の判定処理において、出力信号Ａｏｕｔの電圧レベルが上限基準電圧ＶｔｈＨと下限基準電圧ＶｔｈＬとにより決定される微調整範囲外にあると判断された場合（ステップＳ１４のＮＯの枝）、出力信号Ａｏｕｔの電圧レベルが上限基準電圧ＶｔｈＨよりも高いか否かを判断する（ステップＳ１５）。そして、実施の形態１にかかる半導体装置１は、出力信号Ａｏｕｔの電圧レベルが上限基準電圧ＶｔｈＨよりも高ければ調整ビットｂ［ｉ］の値を「０」とする（ステップＳ１６）。一方、出力信号Ａｏｕｔの電圧レベルが上限基準電圧ＶｔｈＨ以下であれば調整ビットｂ［ｉ］の値を「１」のまま維持する（ステップＳ１５のＮＯの枝）。その後、実施の形態１にかかる半導体装置１は、調整ビットとして選択するビットを１つ小さくし、調整ビットｂ［ｉ］を更新する（ステップＳ１７）。ステップＳ１７の更新処理が完了した後は、ステップＳ１２からステップＳ１７の処理を繰り返す。
【００３４】
一方、ステップＳ１４において、出力信号Ａｏｕｔの電圧レベルが上限基準電圧ＶｔｈＨと下限基準電圧ＶｔｈＬとにより決定される微調整範囲内にあると判断された場合（ステップＳ１４のＹＥＳの枝）、実施の形態１にかかる半導体装置１は、オフセット制御部１８がマルチプレクサ１４に出力信号Ａｏｕｔの出力先をアナログデジタル変換回路１７に切り替えることを指示する（ステップＳ２１）。
【００３５】
次いで、実施の形態１にかかる半導体装置１は、調整ビットのビット番号ｉが「０」であるか否かを判断する（ステップＳ２２）。このステップＳ２２の判断処理において、ビット番号ｉが「０」であった場合、実施の形態１にかかる半導体装置１は、補正処理ルーチン及びオフセット電圧補正処理を終了する。一方、ステップＳ２２の判断処理において、ビット番号ｉが「０」以外の値であった場合、実施の形態１にかかる半導体装置１は、調整ビットｂ［ｉ］の値として「１」を設定する（ステップＳ２３）。その後、実施の形態１にかかる半導体装置１はアナログデジタル変換回路１７が出力する出力補正値（例えば、デジタルコードＤｏ）に基づく出力信号Ａｏｕｔの電圧レベルの判定処理を開始する（ステップＳ２４）。
【００３６】
この判定処理では、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭ（＝ＶＤＤ／２）よりも高いか否かを判断する（ステップＳ２５）。ステップＳ２５において、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭよりも高いと判断された場合、実施の形態１にかかる半導体装置１は、調整ビットｂ［ｉ］の値を「０」とする（ステップＳ２６）。一方、ステップＳ２５において、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭ以下であると判断された場合、実施の形態１にかかる半導体装置１は、調整ビットｂ［ｉ］の値を「１」まま維持する。その後、実施の形態１にかかる半導体装置１は、調整ビットとして選択するビットを１つ小さくし、調整ビットｂ［ｉ］を更新する（ステップＳ２７）。ステップＳ２７の更新処理が完了した後は、ステップＳ２２からステップＳ２７の処理を繰り返す。
【００３７】
ここで、ステップＳ１４及びステップＳ１５の判定処理について詳細に説明する。実施の形態１にかかる半導体装置１では、オペアンプ１０の出力信号Ａｏｕｔが微調整範囲外である期間はオフセット制御部１８がコンパレータ回路１５、１６の出力値Ｃｏ１、Ｃｏ２の値に基づき補正コードの調整ビットｂ［ｉ］の値を算出する。具体的には、オフセット制御部１８は、オペアンプ１０の出力信号Ａｏｕｔが微調整範囲外である期間は、コンパレータ回路１５、１６の出力値Ｃｏ１、Ｃｏ２の値に基づき出力信号Ａｏｕｔの信号レベルを以下のように判定する。オフセット制御部１８は、コンパレータ回路１５の出力値Ｃｏ１がハイレベルかつコンパレータ回路１６の出力値Ｃｏ２がロウレベル、又は、コンパレータ回路１５の出力値Ｃｏ１がロウレベルかつコンパレータ回路１６の出力値Ｃｏ２がハイレベルである場合に、出力信号Ａｏｕｔが微調整範囲内にあると判断する。一方、オフセット制御部１８は、コンパレータ回路１５の出力値Ｃｏ１がハイレベルかつコンパレータ回路１６の出力値Ｃｏ２がハイレベル、又は、コンパレータ回路１５の出力値Ｃｏ１がロウレベルかつコンパレータ回路１６の出力値Ｃｏ２がロウレベルである場合に、出力信号Ａｏｕｔが微調整範囲外にあると判断する。
【００３８】
また、実施の形態１にかかる半導体装置１のオフセット制御部１８は、アナログデジタル変換回路１７が出力するデジタルコードＤｏに基づき補正コードの調整ビットｂ［ｉ］の値を算出する場合（例えば、ステップＳ２４、Ｓ２５）、以下のような処理を行う。オフセット制御部１８は、デジタルコードＤｏの全ビットにより示される出力信号Ａｏｕｔの電圧レベルの値が基準電圧ＶｔｈＭよりも大きいか否かを判断する。
【００３９】
続いて、実施の形態１にかかる半導体装置１の動作を具体例を示して説明する。そこで、図４に実施の形態１にかかる半導体装置におけるオフセット電圧補正処理の具体例を示すタイミングチャートを示す。図４に示す例では、補正コードＳｏｆｓとして６ビットの値を用いた。
【００４０】
図４に示すように、実施の形態１にかかる半導体装置１では、まず、補正コードＳｏｆｓの最上位ビットを調整ビットｂ［６］として選択し、この調整ビットｂ［６］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「１０００００」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「１０００００」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、ほぼ電源電圧となる信号を出力する。そのため、実施の形態１にかかる半導体装置１は、図３のステップＳ１４〜Ｓ１６の処理に基づき調整ビットｂ［６］の値を「０」とする。
【００４１】
次いで、実施の形態１にかかる半導体装置１では、補正コードＳｏｆｓの５ビット目の補正コードを調整ビットｂ［５］として選択し、この調整ビットｂ［５］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「０１００００」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「０１００００」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、ほぼ接地電圧となる信号を出力する。そのため、実施の形態１にかかる半導体装置１は、図３のステップＳ１４〜Ｓ１５の処理に基づき調整ビットｂ［５］の値を「１」とする。
【００４２】
次いで、実施の形態１にかかる半導体装置１では、補正コードＳｏｆｓの４ビット目の補正コードを調整ビットｂ［４］として選択し、この調整ビットｂ［４］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「０１１０００」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「０１１０００」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、ほぼ接地電圧となる信号を出力する。そのため、実施の形態１にかかる半導体装置１は、図３のステップＳ１４〜Ｓ１５の処理に基づき調整ビットｂ［４］の値を「１」とする。
【００４３】
次いで、実施の形態１にかかる半導体装置１では、補正コードＳｏｆｓの３ビット目の補正コードを調整ビットｂ［３］として選択し、この調整ビットｂ［３］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「０１１１００」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「０１１１００」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、微調整範囲内となる信号を出力する。そのため、実施の形態１にかかる半導体装置１は、図３のステップＳ１４の処理に基づきオフセット制御部１８に出力判定値を出力する回路をコンパレータ回路１５、１６からアナログデジタル変換回路１７に切り替える。そして、実施の形態１にかかる半導体装置１は、アナログデジタル変換回路１７が出力するデジタルコードＤｏに基づき出力信号Ａｏｕｔの信号レベルが基準電圧ＶｔｈＭ以上であると判断し、調整ビットｂ［３］の値を「０」とする。
【００４４】
次いで、実施の形態１にかかる半導体装置１では、補正コードＳｏｆｓの２ビット目の補正コードを調整ビットｂ［２］として選択し、この調整ビットｂ［２］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「０１１０１０」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「０１１０１０」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、微調整範囲内となる信号を出力する。そして、実施の形態１にかかる半導体装置１は、アナログデジタル変換回路１７が出力するデジタルコードＤｏに基づき出力信号Ａｏｕｔの信号レベルが基準電圧ＶｔｈＭ以下であると判断し、調整ビットｂ［２］の値を「１」とする。
【００４５】
次いで、実施の形態１にかかる半導体装置１では、補正コードＳｏｆｓの１ビット目の補正コードを調整ビットｂ［１］として選択し、この調整ビットｂ［１］の値として「１」を設定する。これにより、オペアンプ１０には補正コードＳｏｆｓとして「０１１０１１」が与えられる。図４に示す例では、補正コードＳｏｆｓとして「０１１０１１」が与えられたオペアンプ１０は、出力信号Ａｏｕｔとして、微調整範囲内となる信号を出力する。そして、実施の形態１にかかる半導体装置１は、アナログデジタル変換回路１７が出力するデジタルコードＤｏに基づき出力信号Ａｏｕｔの信号レベルが基準電圧ＶｔｈＭ以上であると判断し、調整ビットｂ［１］の値を「０」とする。
【００４６】
このような処理により、図４に示した例では、実施の形態１にかかる半導体装置１は、最終的な補正コードＳｏｆｓとして「０１１０１０」を決定する。
【００４７】
上記説明より、実施の形態１にかかる半導体装置１は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲外となっている期間は、コンパレータ回路１５、１６が出力する出力判定値に基づき補正コードＳｏｆｓのビットの値を算出する。ここで、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲外となっている期間においてもアナログデジタル変換回路１７を用いて出力信号Ａｏｕｔの電圧レベルを判定すると、アナログデジタル変換回路１７のバイナリサーチに要する時間が必要になり、補正コードＳｏｆｓの算出に多くの時間を要する。つまり、実施の形態１にかかる半導体装置１は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲外となっている期間にコンパレータ回路１５、１６が出力する出力判定値に基づき補正コードＳｏｆｓの算出を行うことで、補正コードＳｏｆｓの値を決定するまでの時間を短縮することができる。
【００４８】
また、実施の形態１にかかる半導体装置１は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲内となる程度に補正コードＳｏｆｓの調整が進んだ後は、アナログデジタル変換回路１７が出力する出力判定値に基づき補正コードＳｏｆｓのビットの値を算出する。これにより、実施の形態１にかかる半導体装置１は、コンパレータ回路等で生じる不感帯の影響により調整が困難になる範囲までオペアンプ１０の入力オフセットを低減することができる。
【００４９】
つまり、実施の形態１にかかる半導体装置１は、コンパレータ回路等で生じる不感帯の影響を受けることなく、オペアンプ１０の入力オフセットを低減しながら、補正コードＳｏｆｓの算出に要する時間を短縮することができる。
【００５０】
実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置２について説明する。そこで、図５に実施の形態２にかかる半導体装置２のブロック図を示す。
【００５１】
図５に示すように、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１の出力判定部１３及びオフセット制御部１８を出力判定部２３及びオフセット制御部２８に置き換えたものである。
【００５２】
出力判定部２３は、マルチプレクサ２４、コンパレータ回路２５、アナログデジタル変換回路１７を有する。また、マルチプレクサ２４の機能は、実施の形態１にかかるマルチプレクサ１４と同じものであるが、実施の形態１にかかる基準電圧切替部１４ａとは異なる動作を行う基準電圧切替部２４ａを有する。基準電圧切替部２４ａは、第１の基準電圧（例えば、基準電圧ＶｔｈＭ）と、基準電圧ＶｔｈＭよりも高い電圧値を有する第２の基準電圧（例えば、基準電圧ＶｔｈＨ）と、基準電圧ＶｔｈＭよりも低い電圧値を有する第３の基準電圧（例えば、基準電圧ＶｔｈＬ）と、が入力され、演算部（例えば、オフセット制御部２８）が出力する基準電圧選択信号ＲＥＦ＿ＳＥＬに基づき出力する基準電圧を切り替える。
【００５３】
コンパレータ回路２５は、基準電圧切替部２４ａから出力される基準電圧ＶＲＥＦとオペアンプ１０の出力信号Ａｏｕｔとの大小関係に基づき出力値Ｃｏの論理レベルを切り替える。なお、出力判定部２３が出力する出力判定値には、コンパレータ回路２５が出力する出力値Ｃｏとアナログデジタル変換回路１７が出力するデジタルコードＤｏとが含まれる。
【００５４】
オフセット制御部２８は、実施の形態１にかかるオフセット制御部１８に基準電圧選択信号ＲＥＦ＿ＳＥＬを出力する機能を追加したものである。オフセット制御部２８は、基準電圧切替部２４ａに基準電圧ＶｔｈＭをコンパレータ回路２５に出力することを指示している状態でコンパレータ回路２５の出力値の論理レベルを判定する基準電圧判定処理を行う。そして、オフセット制御部２８は、基準電圧判定処理において、コンパレータ回路２５の出力値Ｃｏが第１の論理レベルを示していると判断した場合は基準電圧切替部２４ａからコンパレータ回路２５に出力する基準電圧を基準電圧ＶｔｈＭから基準電圧ＶｔｈＨに切り替えることを指示する基準電圧選択信号ＲＥＦ＿ＳＥＬを出力する。また、オフセット制御部２８は、基準電圧判定処理において、コンパレータ回路２５の出力値Ｃｏが第２の論理レベルを示していると判断した場合は基準電圧切替部２４ａからコンパレータ回路２５に出力する基準電圧を基準電圧ＶｔｈＭから基準電圧ＶｔｈＬに切り替えることを指示する基準電圧選択信号ＲＥＦ＿ＳＥＬを出力する。
【００５５】
また、オフセット制御部２８は、コンパレータ回路から出力される出力判定値に基づく出力信号Ａｏｕｔの電圧レベルの判定方法が実施の形態１にかかるオフセット制御部１８とは異なる。オフセット制御部２８は、基準電圧切替部２４ａが基準電圧ＶｔｈＭを出力している状態でコンパレータ回路２５から出力される出力値Ｃｏをコンパレータ回路１５が出力する出力値Ｃｏ１に対応する値として保持する。そして、オフセット制御部２８は、基準電圧切替部２４ａが基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬを出力している状態でコンパレータ回路２５から出力される出力値Ｃｏをコンパレータ回路１６が出力する出力値Ｃｏ２として取り込む。このような動作を行うことで、オフセット制御部２８は、コンパレータ回路２５が出力する出力値Ｃｏに基づきオフセット制御部１８と同様に出力信号Ａｏｕｔの電圧レベルの判定を行う。
【００５６】
上記説明より、実施の形態２にかかる半導体装置２では、コンパレータ回路の個数を削減することで実施の形態１にかかる半導体装置１よりも回路面積を削減しながら、実施の形態１にかかる半導体装置１と同様に、コンパレータ回路等で生じる不感帯の影響により調整が困難になる範囲までオペアンプ１０の入力オフセットを低減することができる。
【００５７】
実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置３について説明する。そこで、実施の形態３にかかる半導体装置３のブロック図を図６に示す。
【００５８】
図６に示すように、実施の形態３にかかる半導体装置３は、実施の形態１にかかる半導体装置１の出力判定部１３及びオフセット制御部１８を出力判定部３３及びオフセット制御部３８に置き換えたものである。
【００５９】
出力判定部３３は、アナログデジタル変換回路３７を有する。このアナログデジタル変換回路３７は、コンパレータ回路を含む逐次比較型のアナログデジタル変換回路である。実施の形態３にかかる半導体装置３では、実施の形態１にかかるコンパレータ回路１５及びコンパレータ回路１６として、アナログデジタル変換回路３７に含まれるコンパレータ回路を用いる。また、実施の形態３にかかる半導体装置３では、基準電圧切替部２４ａとして、アナログデジタル変換回路３７に含まれる制御ブロックとデジタルアナログ変換回路を用いる。
【００６０】
オフセット制御部３８は、実施の形態１にかかるオフセット制御部１８にアナログデジタル変換回路３７の動作モードを切り替える動作モード切替信号Ｓｍｄを出力する機能を追加したものである。また、オフセット制御部３８は、アナログデジタル変換回路３７をコンパレータ回路として用いる場合には、アナログデジタル変換回路３７が出力するデジタルコードＤｏの一部のビット（例えば、１ビット）のみを用いて出力信号Ａｏｕｔの電圧レベルを判定する。
【００６１】
ここで、アナログデジタル変換回路３７の詳細について説明する。そこで、図７に実施の形態３にかかる半導体装置のアナログデジタル変換回路のブロック図を示す。図７に示すように、アナログデジタル変換回路３７は、コンパレータ回路４１、デジタルアナログ変換回路４２、制御ブロック４３を有する。
【００６２】
コンパレータ回路４１は、出力信号Ａｏｕｔとデジタルアナログ変換回路４２から出力される比較用基準電圧Ａｒｅｆとの大小関係に基づき出力値Ｃｏの論理レベルを切り替える。デジタルアナログ変換回路４２は、ｍビットの電圧指示コード（図中のＤｒｅｆ１〜Ｄｒｅｆｍ）で示された値に対応した電圧値を有する比較用基準電圧Ａｒｅｆを出力する。制御ブロック４３は、コンパレータ回路４１の出力に応じてデジタルコードＤｏを出力する。また、制御ブロック４３は、ＡＤＣ制御信号Ｓａｄｃに含まれる変換処理開始信号ＡＤｓ、変換処理終了信号ＡＤｅ、及び、クロック信号ＣＬＫに基づきコンパレータ回路４１及びデジタルアナログ変換回路４２を制御する。また、制御ブロック４３は、コンパレータ回路４１の出力値Ｃｏの論理レベルに基づき電圧指示コードＤｒｅｆを変化させる。
【００６３】
ここで、制御ブロック４３には、動作モード切替信号Ｓｍｄが入力される。制御ブロック４３は、動作モード切替信号Ｓｍｄがコンパレータモードを示すときは、電圧指示コードとして、基準電圧ＶｔｈＭ、ＶｔｈＨ、ＶｔｈＬに対応する値を切り替えて出力する。具体的には、動作モード切替信号Ｓｍｄがコンパレータモードを示すとき、制御ブロック４３は、まず、電圧指示コードＤｒｅｆとして基準電圧ＶｔｈＭに対応する値を出力する。そして、デジタルアナログ変換回路４２が比較用基準電圧Ａｒｅｆとして基準電圧ＶｔｈＭを出力し、コンパレータ回路４１が基準電圧ＶｔｈＭと出力信号Ａｏｕｔとの大小関係に基づき出力値Ｃｏを出力する。制御ブロック４３は、基準電圧ＶｔｈＭに対応して得られた出力値ＣｏをデジタルコードＤｏ中において予め定められたビット（例えば、最上位ビット）に割り当てて出力するとともに、出力値Ｃｏの論理レベルに応じて、電圧指示コードＤｒｅｆの値を基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬに対応した値とする。そして、デジタルアナログ変換回路４２が比較用基準電圧Ａｒｅｆとして基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬを出力し、コンパレータ回路４１が基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬと出力信号Ａｏｕｔとの大小関係に基づき出力値Ｃｏを出力する。制御ブロック４３は、基準電圧ＶｔｈＨ又は基準電圧ＶｔｈＬに対応して得られた出力値ＣｏをデジタルコードＤｏ中において予め定められたビット（例えば、最上位ビット）に割り当てて出力する。
【００６４】
また、制御ブロック４３は、動作モード切替信号ＳｍｄがＡＤＣモードを示すときは、アナログデジタル変換回路３７を逐次比較型のアナログデジタル変換回路として制御する。具体的には、ＡＤＣモードでは、制御ブロック４３は、コンパレータ回路４１の出力値Ｃｏの論理レベルに応じて電圧指示コードＤｒｅｆの値を増減させながら、コンパレータ回路４１の出力値Ｃｏを取得する。ここで、アナログデジタル変換回路３７では、一つの比較用基準電圧Ａｒｅｆに対応して１つの出力値Ｃｏを得る処理を１つの変換サイクルとする。そして、制御ブロック４３は、デジタルコードＤｏのビット数に対応した回数だけ変換サイクルを繰り返す。
【００６５】
そして、オフセット制御部３８は、出力判定部３３から出力される出力判定値に基づき以下のような動作を行う。オフセット制御部３８は、オペアンプ１０の出力信号Ａｏｕｔの電圧レベルが微調整範囲外にある期間はアナログデジタル変換回路３７が出力するデジタルコードＤｏの最上位ビットの値に基づき補正コードＳｏｆｓを算出する。また、オフセット制御部３８は、オペアンプ１０の出力信号の電圧レベルが微調整範囲内にある期間はアナログデジタル変換回路３７が出力するデジタルコードＤｏの全ビットの値に基づき補正コードＳｏｆｓを算出する。
【００６６】
上記説明より、実施の形態３にかかる半導体装置３では、コンパレータ回路を削減することで実施の形態１にかかる半導体装置１よりも回路面積を削減しながら、実施の形態１にかかる半導体装置１と同様に、コンパレータ回路等で生じる不感帯の影響により調整が困難になる範囲までオペアンプ１０の入力オフセットを低減することができる。
【００６７】
実施の形態４
実施の形態４では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置４について説明する。そこで、図８に実施の形態４にかかる半導体装置のブロック図を示す。実施の形態４にかかる半導体装置４は、実施の形態１にかかる半導体装置１に温度センサ５０で取得された温度情報を用いた処理を追加したものである。具体的には、実施の形態４にかかる半導体装置４は、温度センサ５０から取得した温度情報に基づき半導体装置４の周囲温度が変化したことに基づきオペアンプ１０に対するオフセット電圧調整処理（オフセットドリフト補正処理）を実施する。なお、温度センサ５０は、半導体装置４の周囲温度を計測するセンサであって、半導体装置４が形成される半導体チップ上に形成されたものでも良く、また、半導体装置４とは別に設けられるものであっても良い。
【００６８】
図８に示すように、実施の形態４にかかる半導体装置４は、実施の形態１にかかる出力判定部１３及びオフセット制御部１８に変えて、出力判定部５３及びオフセット制御部５８を有する。出力判定部５３は、実施の形態１にかかるマルチプレクサ１４に変えてマルチプレクサ５４を有する。このマルチプレクサ５４内の基準電圧切替部５４ａは、実施の形態１にかかる基準電圧切替部１４ａと同じものである。マルチプレクサ５４は、図２及び図３で説明したオフセット電圧補正処理を行ってない期間に温度センサ５０から出力される温度情報をアナログデジタル変換回路１７に出力する機能をマルチプレクサ１４に追加したものである。
【００６９】
オフセット制御部５８は、オフセット制御部１８にオフセットドリフト補正処理を実行する機能を追加したものである。オフセット制御部５８は、アナログデジタル変換回路１７が温度情報から生成した温度データを取得する。そして、オフセット制御部５８は、温度データが予め設定した許容範囲を超えた場合には補正コードＳｏｆｓの値を再計算する。この補正データの再計算処理がオフセットドリフト補正処理である。
【００７０】
続いて、実施の形態４にかかる半導体装置４で行われるオフセットドリフト補正処理について図９及び図１０を用いて説明する。そこで、図９に実施の形態４にかかる半導体装置４におけるオフセットドリフト補正処理の手順を示すフローチャートを示す。
【００７１】
図９に示すように、オフセットドリフト補正処理が開始されると、実施の形態４にかかる半導体装置４は、まず、マルチプレクサ５４により温度センサ５０が出力する温度情報をアナログデジタル変換回路１７に伝達する（ステップＳ３１）。その後、実施の形態４にかかる半導体装置４は、温度変動モニタ処理を開始する（ステップＳ３２）。そして、実施の形態４にかかる半導体装置４は、温度センサ５０から得られる温度情報に基づき前回オフセット電圧補正処理を実施した時点からの温度変動量が許容範囲外となるまで温度変動モニタを継続する（ステップＳ３３）。そして、温度変動量が許容範囲を超えたことに応じて温度ドリフト補正ルーチンを実施する（ステップＳ３４）。
【００７２】
図１０に図９のフローチャート中の温度ドリフト補正ルーチンの手順を示すフローチャートを示す。図１０に示すように、温度ドリフト補正ルーチンでは、実施の形態４にかかる半導体装置４は、まず、マルチプレクサ５４によりオペアンプ１０の出力信号Ａｏｕｔをアナログデジタル変換回路１７に与える（ステップＳ４１）。なお、このステップＳ４１では、オペアンプ１０の入力端子を短絡し、かつ、入力端子にテスト電圧Ｖｔを与える。また、実施の形態４にかかる半導体装置４は、予め測定された温度特性カーブに基づき調整ビットｂ［ｉ］を決定する（ステップＳ４２）。
【００７３】
次いで、実施の形態４にかかる半導体装置４は、ステップＳ４２で決定した調整ビットｂ［ｉ］の値として「１」を設定する（ステップＳ４３）。その後、実施の形態４にかかる半導体装置４は、調整ビットのビット番号ｉが「０」であるか否かを判断する（ステップＳ４４）。このステップＳ４４の判断処理において、ビット番号ｉが「０」であった場合、実施の形態４にかかる半導体装置４は、温度ドリフト補正ルーチン及びオフセットドリフト補正処理を終了する。一方、ステップＳ４４の判断処理において、ビット番号ｉが「０」以外の値であった場合、実施の形態４にかかる半導体装置４は、調整ビットｂ［ｉ］の値として「１」を設定する（ステップＳ４５）。その後、実施の形態４にかかる半導体装置４はアナログデジタル変換回路１７が出力する出力補正値（例えば、デジタルコードＤｏ）に基づく出力信号Ａｏｕｔの電圧レベルの判定処理を開始する（ステップＳ４６）。
【００７４】
この判定処理では、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭ（＝ＶＤＤ／２）よりも高いか否かを判断する（ステップＳ４７）。ステップＳ４７において、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭよりも高いと判断された場合、実施の形態４にかかる半導体装置４は、調整ビットｂ［ｉ］の値を「０」とする（ステップＳ４８）。一方、ステップＳ４７において、出力信号Ａｏｕｔの電圧レベルが基準電圧ＶｔｈＭ以下であると判断された場合、実施の形態４にかかる半導体装置４は、調整ビットｂ［ｉ］の値を「１」まま維持する。その後、実施の形態４にかかる半導体装置４は、調整ビットとして選択するビットを１つ小さくし、調整ビットｂ［ｉ］を更新する（ステップＳ４９）。ステップＳ４９の更新処理が完了した後は、ステップＳ４４からステップＳ４９の処理を繰り返す。
【００７５】
上記説明より、実施の形態４にかかる半導体装置４では、温度センサ５０から取得した温度情報に基づき前回オフセット電圧補正処理を実施したときの周囲温度からの温度変動量が予め設定した許容範囲を超えた場合に再度オフセットを補正するオフセットドリフト補正処理を実施する。これにより、実施の形態４にかかる半導体装置４は、周囲温度が変化したことにより入力オフセットの大きさが変化する場合であっても、入力オフセットを小さく維持することができる。入力オフセットは温度により変化することが知られており、このような周囲温度の変化に応じて再度オフセット補正処理を実施することの効果は大きい。
【００７６】
また、実施の形態４にかかる半導体装置４は、オフセットドリフト補正処理において実施するオフセット補正処理（例えば、図１０の温度ドリフト補正ルーチン）でアナログデジタル変換回路１７が出力する出力判定値に基づく補正処理のみを行う。これにより、実施の形態４にかかる半導体装置４は、算出する補正コードのビットの数を削減し、補正処理に要する時間を短縮することができる。
【００７７】
実施の形態５
実施の形態５では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置５について説明する。そこで、図１１に実施の形態５にかかる半導体装置のブロック図を示す。なお、図１１では、基準電圧ＶＲＥＦに含まれる基準電圧ＶｔｈＨ、ＶｔｈＭ、ＶｔｈＬについては図示を省略した。
【００７８】
図１１に示すように、実施の形態５にかかる半導体装置５は、複数のオペアンプ（図１１のオペアンプ１０１〜１０ｋ、ｋはオペアンプ１０の個数を表す整数）を有する。また、実施の形態５にかかる半導体装置５は、マルチプレクサ６１、入力セレクタ群６２、出力判定部６３、オフセット制御部６６、基準電圧生成部１９を有する。
【００７９】
マルチプレクサ６１は、ｋ組みの入力端子をオペアンプ１０１〜１０ｋのいずれに接続するかを切り替える。入力セレクタ群６２は、オペアンプ１０１〜１０ｋの入力に外部から入力される入力信号を与えるか、テスト電圧Ｖｔを与えるかを切り替えるセレクタを複数有する。なお、テスト電圧Ｖｔを伝達する配線は全て短絡されている。
【００８０】
出力判定部６３は、オペアンプ１０１〜１０ｋから選択されたオペアンプの出力信号Ａｏｕｔの電圧レベルを判定して、判定結果を出力判定値としてオフセット制御部６６に出力する。出力判定部６３は、マルチプレクサ６４、アンプ電圧判定部６５を有する。
【００８１】
マルチプレクサ６４は、演算部（例えば、オフセット制御部６６）からの指示に基づき複数のオペアンプのいずれか１つの出力信号Ａｏｕｔを選択し、選択したオペアンプの出力信号Ａｏｕｔを、コンパレータ回路とアナログデジタル変換回路とに振り分ける。マルチプレクサ６４は、上記実施の形態で説明した出力判定部に含まれるコンパレータ回路及びアナログデジタル変換回路が含まれるものである。
【００８２】
オフセット制御部６６は、オフセット制御部１８と実質的に同じものであるが、出力する判定回路選択信号ＩＮｓｅｌがマルチプレクサ６４に入力を選択させる情報を含む点が異なる。
【００８３】
実施の形態５にかかる半導体装置５では、例えば、オペアンプ１０１〜１０ｋのいずれか１つに対して図２及び図３で説明したオフセット電圧補正処理を実施している間に、他のオペアンプを通常動作させる。つまり、実施の形態５にかかる半導体装置５では、１つのオペアンプに対してオフセット電圧補正処理を実施している期間であっても、他のオペアンプを通常の利用態様で利用できる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８５】
１〜５  半導体装置
１０  オペアンプ
１１、１２  入力セレクタ
１３、２３、３３、５３、６３  出力判定部
１４、２４、５４、６４  マルチプレクサ
１４ａ、２４ａ、５４ａ  基準電圧切替部
１５、１６、２５  コンパレータ回路
１７、３７  アナログデジタル変換回路
１８、２８、３８、５８、６６  オフセット制御部
１８ａ、２８ａ、３８ａ、５８ａ、６６ａ  ＶｔｈＨレベルレジスタ
１８ｂ、２８ｂ、３８ｂ、５８ｂ、６６ｂ  ＶｔｈＬレベルレジスタ
１９  基準電圧生成部
４１  コンパレータ回路
４２  デジタルアナログ変換回路
４３  制御ブロック
５０  温度センサ
６１  マルチプレクサ
６２  入力セレクタ群
６５  アンプ電圧判定部
Ｓｏｆｓ  補正コード
Ｓｒｅｆ  電圧指示値
ＩＮｓｅｌ  判定回路選択信号
ＲＥＦ＿ＳＥＬ  基準電圧選択信号
Ｓａｄｃ  ＡＤＣ制御信号
Ｓｍｄ  動作モード切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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