(57)【要約】【課題】メガソニックを加えても、浮遊ゲートおよび制御ゲートの積層構造の倒れを抑制できる半導体装置およびその製造方法を提供する。【解決手段】浮遊ゲート用導電膜ＦＧ上において制御ゲートＣＧの一方側壁を覆うように、ゲート絶縁膜ＧＩ１と同じ材質よりなる絶縁膜ＳＬ１が形成される。絶縁膜ＳＬ１をマスクとして浮遊ゲート用導電膜ＦＧを選択的に除去することにより、浮遊ゲート用導電膜ＦＧから浮遊ゲートＦＧが形成され、ゲート絶縁膜ＧＩ１の一部が浮遊ゲートＦＧから露出する。ゲート絶縁膜ＧＩ１の露出部分に窒素が導入されて窒素導入部ＩＬ１が形成される。この後、絶縁膜ＳＬ１が除去されて、浮遊ゲートＦＧの側方突出部ＦＧＰの上面が露出する。側方突出部ＦＧＰの上面および側面に対向するように消去ゲートＥＧが形成される。【選択図】図１２
2017045755.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート用導電膜を形成する工程と、
前記浮遊ゲート用導電膜上に第１絶縁膜を介在して制御ゲートを形成する工程と、
前記浮遊ゲート用導電膜上において前記制御ゲートの一方側壁を覆うように、前記ゲート絶縁膜と同じ材質よりなる第１側壁絶縁膜を形成する工程と、
前記第１側壁絶縁膜をマスクとして前記浮遊ゲート用導電膜を選択的に除去することにより、前記浮遊ゲート用導電膜から浮遊ゲートを形成し、前記ゲート絶縁膜の一部を前記浮遊ゲートから露出させる工程と、
前記ゲート絶縁膜の露出部分に窒素を導入して第１窒素導入部を形成する工程と、
前記第１窒素導入部が形成された後、前記第１側壁絶縁膜を除去して、前記制御ゲートの真下領域から側方に突き出した前記浮遊ゲートの側方突出部の上面を露出させる工程と、
前記側方突出部の上面および側面に対向するように消去ゲートを形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１側壁絶縁膜が除去された後、前記半導体基板の主表面が露出するまで、前記第１窒素導入部を異方性エッチングにより除去する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記浮遊ゲートの上面を露出させた後、前記浮遊ゲート、前記制御ゲートおよび前記第１窒素導入部を覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜が形成された後、前記半導体基板に不純物を注入してソース領域を形成する工程と、
前記ソース領域を形成した後、前記浮遊ゲートの前記側方突出部の前記側面に位置する前記第２絶縁膜に窒素を導入して一部窒素導入部を形成する工程とをさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜の前記一部窒素導入部以外の部分を除去する工程をさらに備えた、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜の前記一部窒素導入部以外の部分を除去した後、前記一部窒素導入部と前記第１窒素導入部とを除去する工程とをさらに備えた、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記制御ゲートを形成した後であって前記第１側壁絶縁膜を形成する前に、前記制御ゲートの他方側壁側において前記浮遊ゲート用導電膜から露出した前記ゲート絶縁膜の部分に窒素を導入して第２窒素導入部を形成する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記消去ゲートを形成する工程は、前記浮遊ゲートに対して前記消去ゲートの反対側に選択ゲートを形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項８】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲート上に第１絶縁膜を介在して形成された制御ゲートと、
前記主表面上に形成された消去ゲートとを備え、
前記浮遊ゲートは、前記制御ゲートの真下領域から側方に突き出した側方突出部を含み、前記消去ゲートは前記側方突出部に対向するように形成されており、
前記ゲート絶縁膜は、前記半導体基板と前記浮遊ゲートとの間に位置する第１ゲート絶縁部と、前記半導体基板と前記消去ゲートとの間と位置する第２ゲート絶縁部とを含み、
前記第２ゲート絶縁部は前記第１ゲート絶縁部とは異なる材質よりなる部分を有している、半導体装置。
【請求項９】
前記第１ゲート絶縁部は酸化シリコンよりなる部分を含んでおり、前記第２ゲート絶縁部は酸窒化シリコンよりなる部分を含む、請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板の前記主表面上に形成された選択ゲートをさらに備え、
前記ゲート絶縁膜は、前記半導体基板と前記選択ゲートとの間に位置する第３ゲート絶縁部を含み、
前記第３ゲート絶縁部は前記第１ゲート絶縁部とは異なる材質よりなる部分を有している、請求項８に記載の半導体装置。
【請求項１１】
前記第３ゲート絶縁部は酸窒化シリコンよりなる部分を含む、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性フラッシュメモリには、浮遊ゲート、制御ゲート、消去ゲートおよび選択ゲートを有するスプリット・ゲート型のメモリがある。このような不揮発性フラッシュメモリは、例えば特開２００９−４４１６４号公報に開示されている。
【０００３】
この公報においては、制御ゲートがパターニングされた後に、制御ゲート側壁にスペーサ酸化物層が形成される。このスペーサ酸化物層をマスクとして、制御ゲートおよびスペーサ酸化物層下の浮遊ゲートがパターニングされる。その後、スペーサ酸化物層が除去される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記公報の製造方法においては、浮遊ゲートがパターニングされた時点で浮遊ゲート下のゲート酸化層が露出する。このため、浮遊ゲートのパターニング後にスペーサ酸化物層を除去すると、露出していたゲート酸化層も同時に除去される。これにより、浮遊ゲート下のゲート酸化層は横方向に浸食されて、ゲート酸化層には横方向の切れ込みが生じる。この切れ込みにより、浮遊ゲートおよび制御ゲートの積層構造はゲート酸化層によって半導体基板に不安定に支持された状態となる。
【０００６】
このため、この状態で、酸剥離、酸洗浄工程でごみを効果的に除去するためにメガソニック（超音波振動）を加えると、浮遊ゲートおよび制御ゲートの積層構造が半導体基板に対して倒れるおそれがある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置の製造方法は、主に以下の工程を備えている。
浮遊ゲート用導電膜上において制御ゲートの一方側壁を覆うように、ゲート絶縁膜と同じ材質よりなる第１側壁絶縁膜が形成される。第１側壁絶縁膜をマスクとして浮遊ゲート用導電膜を選択的に除去することにより、浮遊ゲート用導電膜から浮遊ゲートが形成され、ゲート絶縁膜の一部が浮遊ゲートから露出される。ゲート絶縁膜の露出部分に窒素が導入されて第１窒素導入部が形成される。第１窒素導入部が形成された後、第１側壁絶縁膜が除去されて、制御ゲートの真下領域から側方に突き出した浮遊ゲートの側方突出部の上面が露出する。側方突出部の上面および側面に対向するように消去ゲートが形成される。
【発明の効果】
【０００９】
前記一実施の形態によれば、メガソニックを加えても、浮遊ゲートおよび制御ゲートの積層構造の倒れを抑制できる半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す半導体装置のメモリセルアレイ内の構成の一部を拡大して示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図５】実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図６】実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図７】実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図８】実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図９】実施の形態１における半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第８工程を概略的に示す断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第９工程を概略的に示す断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第１０工程を概略的に示す断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第１１工程を概略的に示す断面図である。
【図１５】実施の形態１における半導体装置の製造方法の第１２工程を概略的に示す断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第１３工程を概略的に示す断面図である。
【図１７】実施の形態１における半導体装置の製造方法の第１４工程を概略的に示す断面図である。
【図１８】実施の形態１における半導体装置の製造方法の第１５工程を概略的に示す断面図である。
【図１９】実施の形態１における半導体装置の製造方法の第１６工程を概略的に示す断面図である。
【図２０】実施の形態１における半導体装置の製造方法の第１７工程を概略的に示す断面図である。
【図２１】実施の形態１における半導体装置の製造方法の第１８工程を概略的に示す断面図である。
【図２２】実施の形態１における半導体装置の製造方法の第１９工程を概略的に示す断面図である。
【図２３】比較例における半導体装置の製造方法を工程順に示す断面図（Ａ）、（Ｂ）、（Ｃ）である。
【図２４】実施の形態２における半導体装置の製造方法を概略的に示す断面図である。
【図２５】実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図２６】実施の形態３における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図２７】実施の形態３における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図２８】実施の形態４における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図２９】実施の形態３における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図３０】実施の形態４における半導体装置の製造方法を概略的に示す断面図である。
【図３１】実施の形態４における半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置における半導体基板の主表面に配置された各領域について図１を用いて説明する。
【００１２】
図１に示されるように、本実施の形態における半導体装置ＳＤは、例えばチップの状態である。ただし本実施の形態における半導体装置ＳＤは、ウエハの状態であってもよく、樹脂封止されたパッケージの状態であってもよい。
【００１３】
本実施の形態における半導体装置ＳＤは、半導体基板ＳＢの表面に、例えばＩ／Ｏ（Input/Output）領域と、ＡＮＡＬＯＧ領域と、ＲＡＭ（Random  Access  Memory）領域と、ＣＰＵ（Central  Processing  Unit）領域と、チャージポンプ領域と、フラッシュメモリ領域とを主に有している。
【００１４】
フラッシュメモリ領域においては、複数の不揮発性フラッシュメモリセルが行列状に配置されている。
【００１５】
次に、本実施の形態における不揮発性フラッシュメモリセルの構成について図２および図３を用いて説明する。
【００１６】
主に図２に示されるように、本実施の形態の不揮発性フラッシュメモリセルは、浮遊ゲートＦＧ、制御ゲートＣＧ、消去ゲートＥＧおよび選択ゲートＳＧを有するスプリット・ゲート型のメモリセルである。
【００１７】
平面視において、制御ゲートＣＧ、消去ゲートＥＧおよび選択ゲートＳＧは互いに並走して延びている。ここで平面視とは、半導体基板ＳＢの主表面に対して直交する方向から見た視点を意味する。
【００１８】
選択ゲートＳＧと制御ゲートＣＧとの間には、絶縁膜ＣＩが配置されている。絶縁膜ＣＩによって選択ゲートＳＧと制御ゲートＣＧとは電気的に絶縁されている。また制御ゲートＣＧと消去ゲートＥＧとの間には、絶縁膜ＣＩおよびトンネル絶縁膜ＴＩが配置されている。絶縁膜ＣＩおよびトンネル絶縁膜ＴＩによって制御ゲートＣＧと消去ゲートＥＧとは電気的に絶縁されている。
【００１９】
選択ゲートＳＧの制御ゲートＣＧとは反対側の側壁には側壁絶縁膜ＳＷが形成されている。この側壁絶縁膜ＳＷは、選択ゲートＳＧと接しながら並走している。
【００２０】
１つの制御ゲートＣＧの下には、複数の浮遊ゲートＦＧが配置されている。１つの制御ゲートＣＧの下に位置する複数の浮遊ゲートＦＧの各々は、互いに分離されており、互いに電気的に絶縁されている。
【００２１】
また半導体基板ＳＢの主表面には素子分離絶縁膜ＥＳＲが形成されている。この素子分離絶縁膜ＥＳＲは、例えばＳＴＩ（Shallow  Trench  Isolation）である。ＳＴＩは、半導体基板ＳＢの主表面に形成された溝と、その溝を埋め込む埋め込み絶縁膜とを有している。
【００２２】
主に図３に示されるように、半導体基板ＳＢは主表面を有している。この主表面に不揮発性フラッシュメモリセルが形成されている。このメモリセルは、上記のとおり、浮遊ゲートＦＧと、制御ゲートＣＧと、消去ゲートＥＧと、選択ゲートＳＧとを有している。このメモリセルは、上記ゲート以外に、ドレイン領域ＤＲと、ソース領域ＳＲと、ゲート絶縁膜ＧＩ１〜ＧＩ４と、トンネル絶縁膜ＴＩとをさらに有している。
【００２３】
ドレイン領域ＤＲは、半導体基板ＳＢの主表面に形成されている。ドレイン領域ＤＲは、低濃度不純物領域ＬＤと、高濃度不純物領域ＨＤとを有している。低濃度不純物領域ＬＤおよび高濃度不純物領域ＨＤは互いに接している。これによりドレイン領域ＤＲは、ＬＤＤ（Lightly  Doped  Drain）構造を有している。
【００２４】
ソース領域ＳＲは、ドレイン領域ＤＲと間隔を開けて半導体基板ＳＢの主表面に形成されている。ドレイン領域ＤＲとソース領域ＳＲとに挟まれる半導体基板ＳＢの主表面上には浮遊ゲートＦＧと、選択ゲートＳＧとが配置されている。
【００２５】
浮遊ゲートＦＧと半導体基板ＳＢの主表面との間には、ゲート絶縁膜ＧＩ１（第１ゲート絶縁部）が形成されている。つまり、ゲート絶縁膜ＧＩ１は半導体基板ＳＢの主表面上に形成されており、浮遊ゲートＦＧはゲート絶縁膜ＧＩ１上に形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコンよりなっている。
【００２６】
選択ゲートＳＧと半導体基板ＳＢの主表面との間には、ゲート絶縁膜ＧＩ２（ＩＬ４）（第３ゲート絶縁部）が形成されている。つまり、ゲート絶縁膜ＧＩ２は半導体基板ＳＢの主表面上に形成されており、選択ゲートＳＧはゲート絶縁膜ＧＩ２上に形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコンよりなっている。
【００２７】
浮遊ゲートＦＧ上には、ゲート絶縁膜ＧＩ４を介在して制御ゲートＣＧが形成されている。ゲート絶縁膜ＧＩ４は、例えばシリコン酸化膜ＯＸ１と、シリコン窒化膜ＮＩと、シリコン酸化膜ＯＸ２との積層構造よりなっている。制御ゲートＣＧの上にはハードマスク層ＨＭが形成されている。
【００２８】
浮遊ゲートＦＧは、制御ゲートＣＧの真下領域からソース領域ＳＲ側の側方に突き出した側方突出部ＦＧＰを有している。側方突出部ＦＧＰは、ソース領域ＳＲ側の上端に凸状角部ＣＮ１を有している。また側方突出部ＦＧＰは、制御ゲートＣＧの真下に位置する付け根部上端に凹状角部ＣＮ２を有している。
【００２９】
浮遊ゲートＦＧ、ゲート絶縁膜ＧＩ４、制御ゲートＣＧおよびハードマスク層ＨＭからゲート積層構造が構成されている。このゲート積層構造と選択ゲートＳＧとの間には絶縁膜ＣＩが配置されている。ゲート積層構造の浮遊ゲートＦＧおよび制御ゲートＣＧと選択ゲートＳＧとは、絶縁膜ＣＩによって電気的に絶縁されている。
【００３０】
また上記ゲート積層構造と消去ゲートＥＧとの間には絶縁膜ＣＩとトンネル絶縁膜ＴＩとが配置されている。ゲート積層構造の浮遊ゲートＦＧおよび制御ゲートＣＧと消去ゲートＥＧとは、絶縁膜ＣＩおよびトンネル絶縁膜ＴＩによって電気的に絶縁されている。
【００３１】
上記ゲート積層構造の両側に位置する絶縁膜ＣＩの各々は、例えばシリコン酸化膜とシリコン窒化膜との２層構造よりなっている。絶縁膜ＣＩを構成するシリコン酸化膜はゲート積層構造の近い側に配置されており、シリコン窒化膜はゲート積層構造の遠い側に配置されている。
【００３２】
トンネル絶縁膜ＴＩを介在して浮遊ゲートＦＧの側方突出部ＦＧＰと対向するように消去ゲートＥＧが形成されている。具体的には、消去ゲートＥＧは、凸状角部ＣＮ１を構成する側方突出部ＦＧＰの上面および側面にトンネル絶縁膜ＴＩを介在して形成されている。消去ゲートＥＧは、凸状角部ＣＮ１を構成する浮遊ゲートＦＧの上面および側面と対向している。消去ゲートＥＧは、半導体基板ＳＢの主表面上に形成されている。半導体基板ＳＢと消去ゲートＥＧとの間には、ゲート絶縁膜ＧＩ３（第２ゲート絶縁部）が形成されている。
【００３３】
ゲート絶縁膜ＧＩ３は、ゲート絶縁膜ＧＩ１とは異なる材質よりなる部分を有している。ゲート絶縁膜ＧＩ３は、絶縁膜ＩＬ１と、絶縁膜ＩＬ２と、絶縁膜ＩＬ３とを有している。絶縁膜ＩＬ１は、ゲート絶縁膜ＧＩ１と同じ厚みを有し、かつゲート絶縁膜ＧＩ１と隣り合っている。絶縁膜ＩＬ１は、浮遊ゲートＦＧの真下領域にまで延びている。絶縁膜ＩＬ１は、ゲート絶縁膜ＧＩ１とは異なる材質よりなっている。ゲート絶縁膜ＧＩ１が例えば酸化シリコンよりなる部分を含む場合には、絶縁膜ＩＬ１は例えば酸化シリコンに窒素を導入した酸窒化シリコンよりなっている。
【００３４】
絶縁膜ＩＬ１と半導体基板ＳＢ（ソース領域ＳＲ）との間には絶縁膜ＩＬ２が形成されている。この絶縁膜ＩＬ２は、半導体基板ＳＢ側に凸状に膨らむ形状を有している。絶縁膜ＩＬ２は、絶縁膜ＩＬ１とは異なる材質よりなっており、例えば酸化シリコンよりなっている。
【００３５】
絶縁膜ＩＬ１と消去ゲートＥＧとの間には絶縁膜ＩＬ３が形成されている。絶縁膜ＩＬ３は、トンネル絶縁膜ＴＩの一部である。絶縁膜ＩＬ３（ＴＩ）は、絶縁膜ＩＬ１とは異なる材質よりなっており、例えば酸化シリコンよりなっている。
【００３６】
積層ゲート構造を基準として選択ゲートＳＧとは反対側には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、例えば酸化シリコンよりなっている。この側壁絶縁膜ＳＷの真下領域にドレイン領域ＤＲの低濃度不純物領域ＬＤが位置している。
【００３７】
浮遊ゲートＦＧ、選択ゲートＳＧ、制御ゲートＣＧおよび消去ゲートＥＧの各々は、例えば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
【００３８】
２つのゲート積層構造が、１つの消去ゲートＥＧを挟み込むように配置されている。２つの選択ゲートＳＧは、ゲート積層構造と消去ゲートＥＧとゲート積層構造とが並んだ構成を挟み込むように配置されている。具体的には、２つの選択ゲートＳＧの一方は、２つのゲート積層構造の一方を基準にして消去ゲートＥＧの反対側に配置されている。また２つの選択ゲートＳＧの他方は、２つのゲート積層構造の他方を基準にして消去ゲートＥＧの反対側に配置されている。
【００３９】
絶縁膜ＩＬ１は、２つの浮遊ゲートＦＧのうち一方の浮遊ゲートＦＧから他方の浮遊ゲートＦＧまで延びている。
【００４０】
上記のメモリセル上を覆うようにライナー絶縁膜ＬＩが形成されている。このライナー絶縁膜ＬＩを覆うように層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩおよびライナー絶縁膜ＬＩには、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＩおよびライナー絶縁膜ＬＩを貫通してドレイン領域ＤＲの高濃度不純物領域ＨＤに達している。このコンタクトホールＣＨには、導電膜ＣＬが埋め込まれている。層間絶縁膜ＩＩ上には配線層（図示せず）が形成されており、この配線層は導電膜ＣＬを通じてドレイン領域ＤＲと電気的に接続されている。
【００４１】
次に、本実施の形態の半導体装置の製造方法について図４〜図２２を用いて説明する。
図４に示されるように、主表面を有する半導体基板ＳＢが準備される。この半導体基板ＳＢの主表面に、例えば熱酸化法により酸化シリコンよりなるゲート絶縁膜ＧＩ１が形成される。このゲート絶縁膜ＧＩ１上に、例えばドープドポリシリコンよりなる浮遊ゲート用導電膜ＦＧが形成される。浮遊ゲート用導電膜ＦＧは、写真製版技術およびエッチング技術によりパターニングされる。
【００４２】
この後、浮遊ゲート用導電膜ＦＧ上に、例えばシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ２の３層構造よりなるゲート絶縁膜ＧＩ４が形成される。浮遊ゲート用導電膜ＦＧ上に、このゲート絶縁膜ＧＩ４を介在して、例えばドープドポリシリコンよりなる制御ゲート用導電膜ＣＧが形成される。この制御ゲート用導電膜ＣＧ上に、例えば窒化シリコンよりなるハードマスク層ＨＭが形成される。
【００４３】
図５に示されるように、ハードマスク層ＨＭ上に、フォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ１をマスクとして、ハードマスク層ＨＭがパターニングされる。この後、フォトレジストＰＲ１は、例えば酸剥離、アッシングなどにより除去される。
【００４４】
図６に示されるように、パターニングされたハードマスク層ＨＭをマスクとして制御ゲート用導電膜ＣＧおよびゲート絶縁膜ＧＩ４がパターニングされる。さらに浮遊ゲート用導電膜ＦＧの上面が所定量除去される。これにより浮遊ゲート用導電膜ＦＧの上面に溝部ＴＲが形成される。溝部ＴＲの端部には、凹状角部ＣＮ２が形成される。
【００４５】
図７に示されるように、半導体基板ＳＢ上に、フォトレジストＰＲ２が塗布される。このフォトレジストＰＲ２は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ２およびハードマスク層ＨＭをマスクとして、露出した浮遊ゲート用導電膜ＦＧが除去される。この後、フォトレジストＰＲ２は、例えば酸剥離、アッシングなどにより除去される。
【００４６】
図８に示されるように、ゲート絶縁膜ＧＩ１上およびハードマスク層ＨＭ上を覆うように絶縁膜ＣＩが形成される。この絶縁膜ＣＩは、例えばシリコン酸化膜と、そのシリコン酸化膜上のシリコン窒化膜とにより形成される。
【００４７】
この絶縁膜ＣＩの全面に、ハードマスク層ＨＭおよびゲート絶縁膜ＧＩ１の各々の上面が露出するまで異方性エッチングが施される。このエッチングにより、ハードマスク層ＨＭ、制御ゲートＣＧなどの側壁のみに絶縁膜ＣＩが残存する。
【００４８】
図９に示されるように、ゲート絶縁膜ＧＩ１上、ハードマスク層ＨＭ上および絶縁膜ＣＩ上を覆うように絶縁膜ＳＬ１が形成される。この絶縁膜ＳＬ１は、ゲート絶縁膜ＧＩ１と同じ材質となるように形成され、例えば酸化シリコンにより形成される。この絶縁膜ＳＬ１の全面に、ハードマスク層ＨＭおよびゲート絶縁膜ＧＩ１の各々の上面が露出するまで異方性エッチングが施される。このエッチングにより、絶縁膜ＣＩの側壁のみに絶縁膜ＳＬ１（第１側壁絶縁膜）が残存する。残存した絶縁膜ＳＬ１は、浮遊ゲートＦＧ上において制御ゲートＣＧの一方側壁を絶縁膜ＣＩを介在して覆う。
【００４９】
半導体基板ＳＢ上に、フォトレジストＰＲ３が塗布される。このフォトレジストＰＲ３は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ３、ハードマスク層ＨＭおよび絶縁膜ＣＩ、ＳＬ１をマスクとして、露出した浮遊ゲート用導電膜ＦＧが選択的に除去される。
【００５０】
図１０に示されるように、上記の浮遊ゲート用導電膜ＦＧの選択的除去により、浮遊ゲートＦＧが浮遊ゲート用導電膜ＦＧから形成される。これにより浮遊ゲートＦＧ、ゲート絶縁膜ＧＩ４、制御ゲートＣＧおよびハードマスク層ＨＭからなるゲート積層構造が形成される。また上記の浮遊ゲート用導電膜ＦＧの除去により、ゲート絶縁膜ＧＩ１の一部が浮遊ゲートＦＧから露出する。
【００５１】
浮遊ゲートＦＧは、上記により制御ゲートＣＧの真下領域から側方に突き出した側方突出部ＦＧＰを有するように形成される。この側方突出部ＦＧＰの上端は、凸状角部ＣＮ１を有する。
【００５２】
図１１に示されるように、ゲート絶縁膜ＧＩ１の露出部分に窒素が導入される。これによりゲート絶縁膜ＧＩ１の露出部分に窒素導入部ＩＬ１（第１窒素導入部）が形成される。この窒素導入部ＩＬ１の材質は例えば酸窒化シリコンとなる。
【００５３】
窒素の導入の条件として、例えば平均投影飛程Ｒｐは８ｎｍ〜３０ｎｍであり、注入エネルギーは１ｋｅＶ〜５ｋｅＶである。この条件により、例えば１０ｎｍ〜２０ｎｍ程度の厚さのシリコン酸化膜内に十分に窒素が取り込まれる。
【００５４】
また上記窒素の注入条件としては、例えば注入角度は０度であり、ドーズ量は１×１０15ａｔｍｏｓ／ｃｍ2〜５×１０15ａｔｍｏｓ／ｃｍ2である。上記の注入角度により、深い位置にまで窒素を注入することが可能となる。また上記のドーズ量により、後工程で用いられるフッ酸（ＨＦ）溶液に対して十分に窒素導入部ＩＬ１のエッチング速度を遅くすることができる。
【００５５】
なお、この窒素導入時には、絶縁膜ＳＬ１の上面にも窒素が導入されて窒素導入部ＮＩ１が形成される。この窒素導入部ＮＩ１の材質も例えば酸窒化シリコンとなる。
【００５６】
この後、フォトレジストＰＲ３は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ３を例えば酸剥離により除去する場合、メガソニックを適用することができる。この後、洗浄が行われる。この洗浄にもメガソニックを適用することができる。
【００５７】
図１２に示されるように、上記のフォトレジストＰＲ３の除去により、ゲート絶縁膜ＧＩ１の上面、ハードマスク層ＨＭの上面などが露出する。この後、アニールが施される。このアニールは、窒素導入部ＩＬ１において熱的に強固な結合の酸窒化シリコンを形成するために行われる。
【００５８】
上記アニールは、例えば窒素雰囲気にて、９５０℃〜１０５０℃の温度、１０秒〜６０秒の時間の条件で行われる。窒素導入部ＩＬ１は、浮遊ゲートＦＧの真下領域に若干食い込むように形成される。
【００５９】
この後、フッ酸の薬液を用いたウェットエッチングにより、絶縁膜ＳＬ１と、ゲート積層構造から露出したゲート絶縁膜ＧＩ１とが除去される。このエッチングの際に、絶縁膜ＳＬ１の上面に形成された窒素導入部ＮＩ１も同時に除去される。
【００６０】
図１３に示されるように、上記のウェットエッチングにより、浮遊ゲートＦＧの側方突出部ＦＧＰの上面および凸状角部ＣＮ１が露出する。この状態で、酸洗浄が行われる。この酸洗浄においては、メガソニックを適用することができる。
【００６１】
図１４に示されるように、ゲート積層構造（浮遊ゲートＦＧおよび制御ゲートＣＧを含む）および窒素導入部ＩＬ１を覆うように半導体基板ＳＢの主表面上に、絶縁膜ＳＬ２が形成される。この後、絶縁膜ＳＬ２上に、フォトレジストＰＲ４が塗布される。このフォトレジストＰＲ４は露光、現像などによりパターニングされる。
【００６２】
このフォトレジストＰＲ４をマスクとして、半導体基板ＳＢの主表面に不純物（例えばヒ素）がイオン注入される。これにより、半導体基板ＳＢの主表面にソース領域ＳＲが形成される。
【００６３】
この後、フォトレジストＰＲ４は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ４を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００６４】
図１５に示されるように、絶縁膜ＳＬ２上に、フォトレジストＰＲ５が塗布される。このフォトレジストＰＲ５は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ５をマスクとして、絶縁膜ＳＬ２がエッチングにより除去される。これによりフォトレジストＰＲ５から露出した絶縁膜ＳＬ２の部分が除去されて、ハードマスク層ＨＭ、絶縁膜ＣＩ、浮遊ゲートの側方突出部ＦＧＰ、窒素導入部ＩＬ１が露出する。
【００６５】
この後、フォトレジストＰＲ５は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ５を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００６６】
図１６に示されるように、フォトレジストＰＲ５が除去された後、酸洗浄が行なわれる。この酸洗浄においては、メガソニックを適用することができる。この後、ソース領域ＳＲに導入された不純物を活性化させるためのアニールが施される。
【００６７】
上記のアニールの後、酸洗浄が行なわれる。この酸洗浄においては、メガソニックを適用することができる。この後、ゲート積層構造上を覆うようにトンネル絶縁膜ＴＩが形成される。このトンネル絶縁膜ＴＩは、浮遊ゲートの側方突出部ＦＧＰの凸状角部ＣＮ１を覆うように形成される。この後、アニールが施される。
【００６８】
図１７に示されるように、上記のアニールにより、絶縁膜ＩＬ１の下側において半導体基板ＳＢが酸化される。これにより、絶縁膜ＩＬ１と半導体基板ＳＢとの間に、例えば酸化シリコンよりなる絶縁膜ＩＬ２が形成される。また上記のアニールにより、絶縁膜ＩＬ１の真上に位置するトンネル絶縁膜ＴＩの厚みも厚くなる。
【００６９】
この後、トンネル絶縁膜ＴＩ上に、フォトレジストＰＲ６が塗布される。このフォトレジストＰＲ６は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ６をマスクとして、トンネル絶縁膜ＴＩおよび絶縁膜ＳＬ２がエッチングにより除去される。これによりハードマスク層ＨＭ、絶縁膜ＣＩ、半導体基板ＳＢの主表面が露出する。
【００７０】
この後、フォトレジストＰＲ６は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ６を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００７１】
図１８に示されるように、フォトレジストＰＲ６が除去された後、酸洗浄が行なわれる。この酸洗浄においては、メガソニックを適用することができる。この後、半導体基板ＳＢの主表面に、例えば酸化シリコンよりなるゲート絶縁膜ＧＩ２が形成される。この後、表面全面を覆うように、例えばドープドポリシリコンよりなる導電膜ＣＯＬが形成される。この導電膜ＣＯＬにエッチバックが施される。
【００７２】
図１９に示されるように、上記のエッチバックにより、導電膜ＣＯＬの上面は、ゲート積層構造の上面（ハードマスク層ＨＭの上面）よりも低い位置とされる。これにより導電膜ＣＯＬから、消去ゲートＥＧと、選択ゲートＳＧとが形成される。消去ゲートＥＧは、トンネル絶縁膜ＴＩを介在して、浮遊ゲートＦＧの側方突出部ＦＧＰの上面および側面に対向するように形成される。選択ゲートＳＧは、浮遊ゲートＦＧに対して消去ゲートＥＧの反対側に形成される。
【００７３】
図２０に示されるように、フォトレジストＰＲ７が塗布される。このフォトレジストＰＲ７は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ６をマスクとして、選択ゲートＳＧの一部がエッチングにより除去される。この後、フォトレジストＰＲ６は、例えば酸剥離、アッシングなどにより除去される。
【００７４】
図２１に示されるように、半導体基板ＳＢの主表面に不純物がイオン注入される。これにより、半導体基板ＳＢの主表面に低濃度不純物領域ＬＤが形成される。
【００７５】
図２２に示されるように、選択ゲートＳＧの側壁を覆うように側壁絶縁膜ＳＷが形成される。この後、半導体基板ＳＢの主表面に不純物がイオン注入される。これにより、半導体基板ＳＢの主表面に高濃度不純物領域ＨＤが形成される。高濃度不純物領域ＨＤと低濃度不純物領域ＬＤとからドレイン領域ＤＲが形成される。
【００７６】
この後、ライナー絶縁膜ＬＩ、層間絶縁膜ＩＩ、導電膜ＣＬなどが形成されて、図３に示す本実施の形態の半導体装置が製造される。
【００７７】
次に、本実施の形態の半導体装置の動作について説明する。
図３に示されるように、書き込み時には例えばドレイン領域ＤＲには０．５Ｖ、選択ゲートＳＧには１Ｖ、制御ゲートＣＧには１０Ｖ、消去ゲートＥＧには５Ｖ、ソース領域ＳＲには５Ｖが印加される。これにより、ドレイン領域ＤＲから放出された電子は、ドレイン領域ＤＲとソース領域ＳＲとの間のチャネル領域における強い電界によって加速されて、高エネルギー状態の電子であるホットエレクトロンとなる。このホットエレクトロンが、制御ゲートＣＧに印加された高電位に引かれて浮遊ゲートＦＧに注入される。これにより、メモリセルにデータが書き込まれる。浮遊ゲートＦＧに電子が保持されている状態が、メモリセルの書き込み状態である。浮遊ゲートＦＧに電子が保持されることにより、メモリセルの閾値電圧が上昇する。
【００７８】
消去時には、例えばドレイン領域ＤＲには０Ｖ、選択ゲートＳＧには０Ｖ、制御ゲートＣＧには０Ｖ、消去ゲートＥＧには１１Ｖ、ソース領域ＳＲには０Ｖが印加される。これにより、浮遊ゲートＦＧに蓄えられた電子が、消去ゲートＥＧに印加された高電位に引かれて、トンネル現象により消去ゲートＥＧに引き抜かれる。この際、浮遊ゲートＦＧの側方突出部ＦＧＰの上端には凸状角部ＣＮ１が形成されており、この凸状角部ＣＮ１に電界が集中する。このため図３中抜き矢印で示すように、凸状角部ＣＮ１から優先的に浮遊ゲートＦＧ中の電子が消去ゲートＥＧに引き抜かれて、浮遊ゲートＦＧからの電子に引き抜き効率が向上する。これにより浮遊ゲートＦＧに保持されていた電子が引き抜かれて、メモリセルに保持されていたデータが消去される。浮遊ゲートＦＧから電子が引き抜かれることにより、メモリセルの閾値電圧が減少する。
【００７９】
読み出し時には、例えばドレイン領域ＤＲには１．０Ｖ、選択ゲートＳＧには１．８Ｖ、制御ゲートＣＧには１．８Ｖ、消去ゲートＥＧには０Ｖ、ソース領域ＳＲには０Ｖが印加される。これにより、メモリセルが消去状態にあるとき、メモリセルの閾値電圧は低いため、読出し電流が流れる。これに対し、メモリセルが書き込み状態にあるとき、メモリセルの閾値電圧は高いため、読出し電流はほとんど流れない。読出し電流の大きさを検出することによって、メモリセルが書き込み状態にあるか否かを読み出すことができる。
【００８０】
次に、本実施の形態の作用効果について、図２３（Ａ）〜図２３（Ｃ）に示す比較例と対比して説明する。
【００８１】
図２３（Ａ）に示されるように、仮に図１０の工程の後に、ゲート絶縁膜ＧＩ１に窒素が導入されずに絶縁膜ＳＬ１を除去するためのウェットエッチングが行われると仮定する。
【００８２】
この場合、図２３（Ｂ）に示されるように、上記のウェットエッチングにより、ゲート絶縁膜ＧＩ１は浮遊ゲートＦＧの真下まで横方向に浸食される。これによりゲート絶縁膜ＧＩ１には、横方向の切れ込みが生じる。この切れ込みにより、浮遊ゲートＦＧおよび制御ゲートＣＧを有するゲート積層構造はゲート絶縁膜ＧＩ１によって半導体基板ＳＢに不安定に支持された状態となる。
【００８３】
このため、酸剥離、酸洗浄工程でごみを効果的に除去するためにメガソニック（超音波振動）を加えると、図２３（Ｃ）に示されるように浮遊ゲートＦＧおよび制御ゲートＣＧを有するゲート積層構造が半導体基板ＳＢに対して倒れるおそれがある。
【００８４】
これに対して本実施の形態においては、図１１に示されるようにゲート絶縁膜ＧＩ１に窒素が導入される。これにより窒素導入部ＩＬ１の材質は、絶縁膜ＳＬ１との材質とは異なるものとなる。これにより図１２〜図１３に示す工程において絶縁膜ＳＬ１がウェットエッチングにより除去されても窒素導入部ＩＬ１が除去されにくくなる。このため、浮遊ゲートＦＧの真下領域におけるゲート絶縁膜ＧＩ１の横方向への切り込みを抑制することができる。これによりメガソニックに対してゲート積層構造が倒れにくくなる。
【００８５】
例えば窒素導入部ＩＬ１の材質が酸窒化シリコンで、絶縁膜ＳＬ１の材質が酸化シリコンである場合、酸窒化シリコンがフッ酸（ＨＦ）系の溶液に対して耐性があることは良く知られている。例えば、１×１０21ａｔｏｍｓ／ｃｍ3程度の窒素を含有した酸窒化シリコンのエッチング速度は、酸化シリコンのエッチング速度に比べて約２０％である。
【００８６】
仮に、絶縁膜ＳＬ１を２０ｎｍ除去するためのフッ酸系の溶液での処理を２０％のオーバーエッチング時間を含めて時間設定(１分１２秒)とすると、上記比較例においては厚さ約１０ｎｍのゲート絶縁膜ＧＩ１が完全に除去され、横方向へ切り込みが１４〜２４ｎｍの大きさで生じてしまう。一方、本実施の形態のように窒素導入部ＩＬ１が酸窒化シリコンであれば、エッチング速度が極端に抑制され、横方向への切り込みも最大４．８ｎｍ程度に抑制される。
【００８７】
また本実施の形態では、ゲート絶縁膜ＧＩ１の横方向への切り込みを少ない工程の追加で抑制することが可能となる。具体的には、比較例においても存在するフォトレジストＰＲ３（図１０）を利用して窒素を導入する工程と、その後にアニールで酸窒化シリコンを熱的に強固な結合とする工程と、上記アニール工程に追加する洗浄工程とのわずか３工程が追加されればよい。このように本実施の形態の工程は、比較例の製造工程との親和性がある。
【００８８】
また本実施の形態においては、図３に示されるように消去ゲートＥＧと半導体基板ＳＢとの間に、例えば酸窒化シリコンよりなる絶縁膜ＩＬ１が存在する。このため消去ゲートＥＧと半導体基板ＳＢとの間に酸化シリコンだけが存在する場合よりも、図３中黒矢印で示される消去ゲートＥＧと半導体基板ＳＢとの間の絶縁性が向上する。これは、酸窒化シリコンよりなる絶縁膜ＩＬ１そのものが残ることによって消去ゲートＥＧと半導体基板ＳＢとの間の絶縁膜の物理的な膜厚が厚くなることと、絶縁膜ＩＬ１が窒素を含むことによって誘電率が上がり容量が大きくなるためである。
【００８９】
（実施の形態２）
本実施の形態の半導体装置の製造方法は、図４〜図１３に示す実施の形態１と同様の工程を経る。そして本実施の形態においては、図１２〜図１３に示されるように絶縁膜ＳＬ１（第１側壁絶縁膜）が除去された後に、図２４に示されるように半導体基板ＳＢの主表面が露出するまで窒素導入部ＩＬ１（第１窒素導入部）が異方性エッチングにより除去される。この後、本実施の形態の製造方法は、図１４〜図２２に示す実施の形態１と同様の工程を経る。これにより図２５に示す半導体装置が製造される。
【００９０】
図２５に示されるように、本実施の形態により製造される半導体装置は、消去ゲートＥＧと半導体基板ＳＢとの間に窒素導入部ＩＬ１が存在していない。このため消去ゲートＥＧと半導体基板ＳＢとの間には、たとえば酸化シリコンよりなる絶縁膜ＩＬ２、ＩＬ３のみが存在している。
【００９１】
なおこれ以外の本実施の形態の構成は実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９２】
本実施の形態においても、図１２〜図１３に示されるように、絶縁膜ＳＬ１の除去時には窒素導入部ＩＬ１が存在している。このため、実施の形態１と同様、図１２〜図１３に示す工程において絶縁膜ＳＬ１がウェットエッチングにより除去されても窒素導入部ＩＬ１が除去されにくくなる。このため、浮遊ゲートＦＧの真下領域におけるゲート絶縁膜ＧＩ１の横方向への切り込みを抑制することができる。これによりメガソニックに対してゲート積層構造が倒れにくくなる。
【００９３】
（実施の形態３）
本実施の形態の半導体装置の製造方法は、図４〜図１４に示す実施の形態１と同様の工程を経る。図１４においてソース領域ＳＲが形成された後、本実施の形態においては、図２６に示されるように、絶縁膜ＳＬ２に窒素が導入される。
【００９４】
窒素の導入の条件として、例えば平均投影飛程Ｒｐは５０ｎｍ〜９０ｎｍであり、注入エネルギーは８ｋｅＶ〜１５ｋｅＶである。また上記窒素の注入条件としては、例えば注入角度は０度であり、ドーズ量は１×１０15ａｔｍｏｓ／ｃｍ2〜５×１０15ａｔｍｏｓ／ｃｍ2である。
【００９５】
これにより絶縁膜ＳＬ２の一部に、窒素導入部ＮＬ１（一部窒素導入部）と窒素導入部ＮＬ２とが形成される。窒素導入部ＮＬ１は、窒素導入部ＩＬ１の上面に位置し、かつ浮遊ゲートＦＧの側方突出部ＦＧＰの側面に位置するように形成される。また窒素導入部ＮＬ２は、ハードマスク層ＨＭ上および絶縁膜ＣＩ上の絶縁膜ＳＬ２の部分に位置するように形成される。この窒素導入部ＮＬ１、ＮＬ２は、例えば酸窒化シリコンである。この後、フォトレジストＰＲ４は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ４を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００９６】
図２７に示されるように、上記のフォトレジストＰＲ４の除去により、フォトレジストＰＲ４で覆われていた絶縁膜ＳＬ２の部分が露出する。この後、アニールが施される。このアニールは、窒素導入部ＮＬ１、ＮＬ２において熱的に強固な結合の酸窒化シリコンを形成するために行われる。上記アニールは、例えば窒素雰囲気にて、９５０℃〜１０１０℃の温度、１０秒〜６０秒の時間の条件で行われる。
【００９７】
図２８に示されるように、この後、フォトレジストＰＲ８が塗布される。このフォトレジストＰＲ８は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ８をマスクとしてウェットエッチングが施される。このウェットエッチングにより、フォトレジストＰＲ８から露出した絶縁膜ＳＬ２のうち窒素導入部ＮＬ１、ＮＬ２以外の部分が選択的に除去される。
【００９８】
この後、フォトレジストＰＲ８は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ８を例えば酸剥離により除去する場合、メガソニックを適用することができる。この後、窒素導入部ＮＬ１、ＮＬ２が除去される。
【００９９】
図２９に示されるように、上記の窒素導入部ＮＬ１、ＮＬ２の除去により、浮遊ゲートＦＧの側方突出部ＦＧＰの側面が露出する。
【０１００】
この後、図１６〜図２２に示す実施の形態１と同様の工程を経る。これにより図２５に示す実施の形態２と同様の構成を有する半導体装置が製造される。
【０１０１】
本実施の形態においては、図２７〜図２８に示される絶縁膜ＳＬ２の除去時に、ゲート絶縁膜ＧＩ１の側方に窒素導入部ＩＬ１が位置するだけでなく、浮遊ゲートＦＧの側方突出部ＦＧＰの側面が窒素導入部ＮＬ１により覆われている。このため、絶縁膜ＳＬ２の除去時に浮遊ゲートＦＧの真下領域においてゲート絶縁膜ＧＩ１の横方向の切り込みが生じることを抑制することができる。
【０１０２】
また本実施の形態においては、図２８に示されるフォトレジストＰＲ８の除去時にも、ゲート絶縁膜ＧＩ１の側方に窒素導入部ＩＬ１が位置するだけでなく、浮遊ゲートＦＧの側方突出部ＦＧＰの側面が窒素導入部ＮＬ１により覆われている。このため、フォトレジストＰＲ８の除去時にも浮遊ゲートＦＧの真下領域においてゲート絶縁膜ＧＩ１の横方向の切り込みが生じることを抑制することができる。
【０１０３】
（実施の形態４）
本実施の形態の半導体装置の製造方法は、図４〜図７に示す実施の形態１と同様の工程を経る。この後、本実施の形態においては、図３０に示されるように、フォトレジストＰＲ２およびゲート積層構造から露出したゲート絶縁膜ＧＩ１（つまり制御ゲートＣＧの他方側壁側において浮遊ゲート用導電膜ＦＧから露出したゲート絶縁膜ＧＩ１の部分）に窒素が導入される。
【０１０４】
窒素の導入の条件として、例えば平均投影飛程Ｒｐは８ｎｍ〜３０ｎｍであり、注入エネルギーは１ｋｅＶ〜５ｋｅＶである。また上記窒素の注入条件としては、例えば注入角度は０度であり、ドーズ量は１×１０15ａｔｍｏｓ／ｃｍ2〜５×１０15ａｔｍｏｓ／ｃｍ2である。
【０１０５】
これによりゲート絶縁膜ＧＩ１の一部に窒素導入部ＩＬ３（第２窒素導入部）が形成される。この窒素導入部ＩＬ３は、例えば酸窒化シリコンである。この後、フォトレジストＰＲ２は、例えば酸剥離、アッシングなどにより除去される。
【０１０６】
この後、本実施の形態の製造方法は、図８〜図２２に示す実施の形態１と同様の工程を経る。これにより図３１に示す半導体装置が製造される。
【０１０７】
図３１に示されるように、本実施の形態により製造される半導体装置の構成は、図３に示される実施の形態１の構成と比較して、選択ゲートＳＧの真下に位置するゲート絶縁膜ＧＩ２の構成において異なっている。
【０１０８】
図３１に示されるように、本実施の形態においては、ゲート絶縁膜ＧＩ２は、窒素導入部ＩＬ３と絶縁膜ＩＬ４との２層構造よりなっている。窒素導入部ＩＬ３は、例えば酸窒化シリコンよりなっている。絶縁膜ＩＬ４は、窒素導入部ＩＬ３の上面に接しており、かつ例えば酸化シリコンよりなっている。このためゲート絶縁膜ＧＩ２は、窒素導入部ＩＬ３を含んでいる点において、ゲート絶縁膜ＧＩ１とは異なる材質よりなる部分を有している。
【０１０９】
なおこれ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１０】
本実施の形態においては、図３１に示されるように、ゲート絶縁膜ＧＩ１の両側に窒素導入部ＩＬ１、ＩＬ３が存在している。このため、図１２〜図１３に示す工程において絶縁膜ＳＬ１がウェットエッチングにより除去されても窒素導入部ＩＬ１、ＩＬ３が除去されにくくなる。このため、浮遊ゲートＦＧの真下領域におけるゲート絶縁膜ＧＩ１の両側において横方向への切り込みを抑制することができる。これによりメガソニックに対してゲート積層構造がさらに倒れにくくなる。
【０１１１】
なお上記の実施の形態においては、ゲート絶縁膜ＧＩ１および絶縁膜ＳＬ１の各々の材質が酸化シリコンである場合について説明したが、ゲート絶縁膜ＧＩ１および絶縁膜ＳＬ１の各々の材質は高誘電率絶縁材料（例えば酸化ハフニウム、酸化タンタル）であってもよい。
【０１１２】
また窒素導入部ＩＬ１、ＩＬ３の各々の材質が酸窒化シリコンの場合について説明したが、ゲート絶縁膜ＧＩ１および絶縁膜ＳＬ１の各々の材質が高誘電率絶縁材料（例えば酸化ハフニウム、酸化タンタル）の場合には、それらの材料に窒素が導入された材料であってもよい。
【０１１３】
また絶縁膜ＳＬ１はゲート絶縁膜ＧＩ１よりもエッチング速度の速いものであってもよい。
【０１１４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１５】
ＣＧ  制御ゲート、ＣＨ  コンタクトホール、ＣＩ，ＩＬ１，ＩＬ２，ＩＬ４，ＳＬ１，ＳＬ２  絶縁膜、ＣＬ，ＣＯＬ  導電膜、ＣＮ１  凸状角部、ＣＮ２  凹状角部、ＤＲ  ドレイン領域、ＥＧ  消去ゲート、ＥＳＲ  素子分離絶縁膜、ＦＧＰ  側方突出部、ＧＩ１〜ＧＩ４  ゲート絶縁膜、ＨＤ  高濃度不純物領域、ＨＭ  ハードマスク層、ＩＩ  層間絶縁膜、ＩＬ１  窒素導入部、ＩＬ１，ＩＬ３，ＮＩ，ＮＬ１  窒素導入部、ＬＤ  低濃度不純物領域、ＬＩ  ライナー絶縁膜、ＮＩ，ＮＩ１  シリコン窒化膜、ＯＸ１，ＯＸ２  シリコン酸化膜、ＰＲ１〜ＰＲ８  フォトレジスト、ＳＢ  半導体基板、ＳＤ  半導体装置、ＳＧ  選択ゲート、ＳＲ  ソース領域、ＳＷ  側壁絶縁膜、ＴＩ  トンネル絶縁膜、ＴＲ  溝部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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