(57)【要約】【課題】ＬＤＭＯＳを有する半導体装置の特性を向上させる。【解決手段】ソース領域ＳＲおよびドレイン領域ＤＲと、チャネル形成領域ＣＨと、チャネル形成領域ＣＨとドレイン領域ＤＲとの間のドレイン絶縁領域ＳＴＩｄと、ゲート電極ＧＥと、を有するように半導体装置を構成する。そして、ドレイン絶縁領域ＳＴＩｄは、活性領域ＡＡが露出したスリットを有し、このスリットは、ドレイン絶縁領域ＳＴＩｄの中央よりチャネル形成領域ＣＨ側に配置されている。そして、この活性領域ＡＡをｎ型の半導体領域ＮＲとする。かかる構成によれば、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域ＣＨ側（ソース領域ＳＲ側）の電界を緩和することができる。これにより、発生するホットキャリア（ホットエレクトロン、ホットホール）を減らすことができ、ＨＣＩ特性を改善することができる。【選択図】図１
2017045884.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層中に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間に位置するチャネル形成領域と、
前記チャネル形成領域と前記ドレイン領域との間の前記半導体層中に形成された絶縁領域と、
前記チャネル形成領域上にゲート絶縁膜を介して形成され、前記絶縁領域上まで延在するゲート電極と、
を有し、
前記絶縁領域は、活性領域が露出したスリットを有し、
前記スリットは、前記絶縁領域の中央より前記チャネル形成領域側に配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記スリットの活性領域には、前記ソース領域およびドレイン領域とは逆導電型の不純物領域が形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ゲート電極は、前記スリット上に開口部を有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記スリットおよび前記開口部は、第１方向に延在し、
前記開口部の前記第１方向と交差する第２方向の幅は、前記スリットの前記第２方向の幅より大きい、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記開口部の前記第１方向の長さは、前記スリットの前記第１方向の長さより大きい、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記ゲート電極は、前記スリットを囲むように構成されている、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記不純物領域は、前記ソース領域と電気的に接続されている、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記スリットの活性領域の一部に、前記不純物領域が形成されている、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記不純物領域は、前記チャネル形成領域側に配置されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記スリットおよび前記不純物領域は、第１方向に延在し、
前記不純物領域の前記第１方向と交差する第２方向の幅は、前記スリットの前記第２方向の幅より小さい、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記ソース領域と隣接するバックゲート領域を有し、
前記バックゲート領域は、前記ソース領域および前記ドレイン領域とは逆導電型の領域である、半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記不純物領域の深さは、前記ソース領域または前記ドレイン領域の深さより深い、半導体装置。
【請求項１３】
半導体層と、
前記半導体層中に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間に位置するチャネル形成領域と、
前記チャネル形成領域と前記ドレイン領域との間の前記半導体層中に形成された絶縁領域と、
前記チャネル形成領域上にゲート絶縁膜を介して形成され、前記絶縁領域上まで延在するゲート電極と、
を有し、
前記絶縁領域は、活性領域が露出した領域を複数有し、
前記複数の領域は、前記絶縁領域の中央より前記チャネル形成領域側において、第１方向に間隔をおいて並んで配置されている、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記複数の領域のそれぞれの活性領域には、前記ソース領域および前記ドレイン領域とは逆導電型の不純物領域が形成されている、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記ゲート電極は、前記複数の領域上にそれぞれ開口部を有する、半導体装置。
【請求項１６】
（ａ）ソース形成領域およびドレイン形成領域間の前記ドレイン形成領域側の半導体層中に絶縁領域を形成する工程、
（ｂ）前記絶縁領域と前記ソース形成領域との間の前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｃ）前記ソース形成領域および前記ドレイン形成領域の前記半導体層中に、第１導電型の不純物を導入することにより、ソース領域およびドレイン領域を形成する工程、
を有し、
前記（ａ）工程において、前記絶縁領域中に活性領域が露出したスリットを、前記絶縁領域の中央より前記チャネル形成領域側に形成し、
前記（ｂ）工程において、前記ゲート電極を、前記絶縁領域上まで延在させるように形成する、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
（ｄ）前記絶縁領域中の活性領域に、前記第１導電型と逆導電型である第２導電型の不純物を導入することにより、不純物領域を形成する工程、を有する、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
（ｄ）前記絶縁領域中の活性領域の一部に、前記第１導電型と逆導電型である第２導電型の不純物を導入することにより、不純物領域を形成する工程、を有する、半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記ソース領域と隣接する領域に、前記第２導電型の不純物を導入することにより、バックゲート領域を形成する、半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
（ｅ）前記ソース領域と隣接する領域に、前記第２導電型の不純物を導入することにより、バックゲート領域を形成する工程、を有し、
前記不純物領域は、前記バックゲート領域より深い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＬＤＭＯＳトランジスタを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、ＬＤＭＯＳトランジスタ、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）には、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造として採用されている。半導体基板の表面に厚い酸化膜を形成し、その酸化膜上にゲート電極のドレイン側エッジを配置させることにより、ゲート電極のドレイン側エッジ下の電界強度を緩和する構造が検討されている。例えば、特許文献１〜３には、ドレイン側エッジに、厚い酸化膜を有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３００２１号公報
【特許文献２】特開２０１４−１０７３０２号公報
【特許文献３】国際公開第２０１５／０７９５１１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討しているＬＤＭＯＳにおいて、その構成において、更なる改善の余地があることが判明した。
【０００５】
例えば、ＬＤＭＯＳにおいて、ＨＣＩ時に発生したホットキャリアの影響が問題となる。
【０００６】
しかしながら、特許文献１（特開２００９−１３００２１号公報）に示す半導体装置においては、ＬＤＭＯＳの電流経路にＰ＋領域を形成するため、オン抵抗が増加する。また、このようなＬＤＭＯＳ構成では、Ｐ＋領域とｎ−領域の接合部分の電界は緩まない。このため、ＨＣＩ時において、ＬＯＣＯＳ端部へのホットエレクトロンのトラップを緩和することはできない。
【０００７】
また、特許文献２（特開２０１４−１０７３０２号公報）に示す半導体装置においては、ゲート電極を分割することにより、ＨＣＩ時に発生したホットエレクトロンからゲート酸化膜を守ることは可能であるが、ホットエレクトロンを発生させる原因であるＳＴＩ部の電界緩和はできない。
【０００８】
また、特許文献３（国際公開第２０１５／０７９５１１号）に示す半導体装置においては、ドレイン側に拡散層領域を形成しているため、ドレイン絶縁膜のチャネル側領域の電界緩和をすることは不可能であり、ＨＣＩを改善する効果は無い。また、拡散層領域のドレイン側にはゲートポリが無いため、ブレークダウン時に電界緩和することができない。
【０００９】
このように、ＨＣＩ特性を改善することができるＬＤＭＯＳの構成の検討が望まれる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される一実施の形態に示される半導体装置は、ソース領域およびドレイン領域と、チャネル形成領域と、チャネル形成領域とドレイン領域との間の絶縁領域と、ゲート電極と、を有する。
【００１３】
そして、絶縁領域は、活性領域が露出したスリットを有し、このスリットは、絶縁領域の中央よりチャネル形成領域側に配置されている。
【発明の効果】
【００１４】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１５】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す模式的な平面図である。
【図３】実施の形態１の半導体装置の他の構成を示す断面図である。
【図４】実施の形態１の半導体装置の他の構成を示す平面図である。
【図５】実施の形態１の半導体装置の他の構成を示す平面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図１７】比較例の半導体装置のＩＧ−ＶＧＳ波形を示すグラフである。
【図１８】実施の形態１の半導体装置のＩＧ−ＶＧＳ波形を示すグラフである。
【図１９】比較例のグラフの拡大図である。
【図２０】実施の形態１の半導体装置のゲート電流と距離Ｓとの関係を示すグラフである。
【図２１】比較例の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図２２】実施の形態１の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図２３】比較例の半導体装置の電位分布および電子電流密度を示す図である。
【図２４】実施の形態１の半導体装置の電位分布および電子電流密度を示す図である。
【図２５】実施の形態２の応用例１の半導体装置の構成を示す断面図である。
【図２６】実施の形態２の応用例２の半導体装置の構成を示す断面図である。
【図２７】ブレークダウン耐圧とｎ型の半導体領域の関係を示すグラフである。
【図２８】実施の形態１の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図２９】実施の形態２の応用例１の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図３０】実施の形態２の応用例２の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図３１】実施の形態３の応用例１の半導体装置の構成を示す平面図である。
【図３２】実施の形態３の応用例１の半導体装置の構成を示す平面図である。
【図３３】実施の形態３の応用例２の半導体装置の構成を示す平面図である。
【図３４】実施の形態３の応用例２の半導体装置の構成を示す平面図である。
【図３５】実施の形態３の応用例３の半導体装置の構成を示す平面図である。
【図３６】実施の形態３の応用例３の半導体装置の構成を示す平面図である。
【図３７】実施の形態３の応用例４の半導体装置の構成を示す平面図である。
【図３８】実施の形態３の応用例４の半導体装置の構成を示す平面図である。
【図３９】実施の形態３の応用例５の半導体装置を説明するための平面図である。
【図４０】実施の形態３の応用例５の半導体装置の構成を示す平面図である。
【図４１】実施の形態４の半導体装置の構成を示す断面図である。
【図４２】実施の形態４の半導体装置のゲート電流と距離Ｓとの関係を示すグラフである。
【図４３】実施の形態４の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【図４４】実施の形態４の比較例の半導体装置の電位分布およびインパクトイオン化位置を示す図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２３】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図であり、図２は、本実施の形態の半導体装置の構成を示す模式的な平面図である。図１は、例えば、図２のＡ−Ａ断面部に対応する。図２の上図は、主として、ｎ−型のエピタキシャル層ＮＥＰの下部の構成部位の平面レイアウトを示し、図２の下図は、上図に示す構成部位にゲート電極ＧＥを加えた平面レイアウトを示したものである。
【００２４】
図１および図２に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、ＬＤＭＯＳトランジスタは、横型パワーＭＯＳＦＥＴと呼ばれることもある。
【００２５】
本実施の形態の半導体装置は、支持基板上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板Ｓ１上に形成されている。ｎ−型のエピタキシャル層（半導体層）ＮＥＰの下部には、ｎ型埋め込み領域（ｎ型半導体領域）ＮＢＬが形成されている。ｎ型埋め込み領域ＮＢＬは、ｎ−型のエピタキシャル層ＮＥＰより不純物濃度が高い領域である。なお、半導体装置を半導体よりなる基板（半導体層）上に直接形成してもよい。
【００２６】
図１に示す半導体装置は、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥ（ゲート電極部ＧＥ１、ＧＥ２）と、ゲート電極ＧＥ（ゲート電極部ＧＥ１、ＧＥ２）の両側（図１、図２においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。
【００２７】
そして、ソース領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＳＲおよびドレイン領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＤＲ間の、ｎ型半導体領域（ＮＥＰ、ＮＷＬ）が、チャネル形成領域ＣＨとなる。このチャネル形成領域ＣＨとドレイン領域ＤＲとの間に、ｐ型ドリフト領域ＰＤＲおよびドレイン絶縁領域（フィールドドレイン領域）ＳＴＩｄを設けることにより、ゲート電極ＧＥのドレイン領域ＤＲ側の端部での電界を緩和することができる（フィールドプレート効果）。これにより、ＬＤＭＯＳを高耐圧化することが可能となる。
【００２８】
ここで、本実施の形態においては、ドレイン絶縁領域ＳＴＩｄに活性領域ＡＡが露出したスリットが設けられている。別の言い方をすれば、ドレイン絶縁領域ＳＴＩｄにスリット状の活性領域ＡＡが設けられている。さらに、別の言い方をすれば、ドレイン絶縁領域ＳＴＩｄは、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２とを有し、これらの間に活性領域ＡＡが設けられている。ドレイン絶縁領域ＳＴＩｄのうち、スリット状の活性領域ＡＡのチャネル形成領域ＣＨ側（ソース領域ＳＲ側）の部分を第１絶縁部ＳＴＩｄ１とし、ドレイン絶縁領域ＳＴＩｄのうち、スリット状の活性領域ＡＡのドレイン領域ＤＲ側の部分を第２絶縁部ＳＴＩｄ２とする。
【００２９】
そして、活性領域ＡＡは、ドレイン絶縁領域ＳＴＩｄの中央よりチャネル形成領域ＣＨ側（ソース領域ＳＲ側）に配置されている。別の言い方をすれば、ドレイン絶縁領域ＳＴＩｄのＸ方向の幅ＷＳＴＩｄの半分の位置とドレイン絶縁領域ＳＴＩｄのチャネル形成領域側（ソース領域ＳＲ側）の端部との間に形成されている。Ｘ方向は、チャネル長方向（ゲート長方向）であり、Ｙ方向は、チャネル幅方向（ゲート幅方向）である。なお、本明細書で説明する幅や長さについては、特に支障のない限り、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）の表面での幅や長さを基準とする。
【００３０】
そして、さらに、活性領域ＡＡ中には、ｎ型の不純物が導入されている。言い換えれば、活性領域ＡＡの上部には、ｎ型の半導体領域（不純物領域、ＮＲ）が設けられている。
【００３１】
また、ゲート電極ＧＥは、チャネル形成領域ＣＨ上からドレイン絶縁領域ＳＴＩｄ上まで延在するように配置されている。より具体的には、チャネル形成領域ＣＨ上から第１絶縁部ＳＴＩｄ１上を通り、第２絶縁部ＳＴＩｄ２上まで延在するように配置されている。但し、ここでは、スリット状の活性領域ＡＡ上にゲート電極ＧＥは配置されず、スリット状の活性領域ＡＡ上には開口部ＯＡが配置されている。ゲート電極ＧＥのうち、スリット状の活性領域ＡＡのチャネル形成領域ＣＨ側（ソース領域ＳＲ側）の部分をゲート電極部ＧＥ１とし、ゲート電極ＧＥのうち、スリット状の活性領域ＡＡのドレイン領域ＤＲ側の部分をゲート電極部ＧＥ２とする。
【００３２】
開口部ＯＡのＸ方向の幅ＷＯＡは、スリット状の活性領域ＡＡのＸ方向の幅ＷＡＡより大きい（ＷＯＡ＞ＷＡＡ）。よって、ドレイン絶縁領域ＳＴＩｄに含まれる第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のうち、第１絶縁部ＳＴＩｄ１上には、ゲート電極部ＧＥ１のドレイン領域ＤＲ側の端部が配置され、第２絶縁部ＳＴＩｄ２上には、ゲート電極部ＧＥ２が配置される。
【００３３】
このように、本実施の形態においては、ドレイン絶縁領域ＳＴＩｄに活性領域ＡＡが露出したスリットを設け、この活性領域ＡＡをｎ型の半導体領域としたので、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域側（ソース領域ＳＲ側）の電界を緩和することができる。これにより、発生するホットキャリア（ホットエレクトロン、ホットホール）を減らすことができ、ＨＣＩ特性を改善することができる。ここで、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）とは、チャネルのキャリア（エレクトロンまたはホール）が、高電界領域で電界加速により大きなエネルギーを得て、電位障壁を乗り越えゲート絶縁膜中に注入され、トラップされる現象を言う。なお、本実施の形態のようなｐチャネル型のＬＤＭＯＳでは、ドレイン絶縁領域ＳＴＩｄのチャネル側下端部でもホットキャリアの注入が起こりやすい。ＨＣＩにより、ゲート絶縁膜が破壊され、また、ＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）などの特性が劣化してしまう。しかしながら、本実施の形態においては、前述のとおり、ＨＣＩ特性を改善することができる。
【００３４】
また、ゲート電極ＧＥにおいて、スリット状の活性領域ＡＡ上に、開口部ＯＡを設けたので、ブレークダウン耐圧を向上させることができる。
【００３５】
以下に、本実施の形態の半導体装置の構成をさらに詳細に説明する。
【００３６】
ソース領域ＳＲは、ｎ型ウエル領域（ｎ型半導体領域）ＮＷＬ中に形成されている。ｎ型ウエル領域ＮＷＬは、ｎ−型のエピタキシャル層ＮＥＰより不純物濃度が高い領域である。このｎ型ウエル領域ＮＷＬとｎ−型のエピタキシャル層ＮＥＰとゲート電極ＧＥとが重なった領域がチャネル形成領域ＣＨとなる。また、ドレイン領域ＤＲは、ｐ型ウエル領域（ｐ型半導体領域）ＰＷＬ中に形成されている。このｐ型ウエル領域ＰＷＬは、ドレイン領域ＤＲより不純物濃度が低い領域である。ｐ型ウエル領域ＰＷＬは、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲ中に形成されている。このｐ型ドリフト領域ＰＤＲは、ｐ型ウエル領域ＰＷＬより不純物濃度が低い領域である。また、このｐ型ドリフト領域ＰＤＲおよびｐ型ウエル領域ＰＷＬ中には、ドレイン絶縁領域ＳＴＩｄが形成されている。ドレイン絶縁領域ＳＴＩｄは前述したように、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２とを有する。そして、これらの間に活性領域ＡＡが設けられている。
【００３７】
上記半導体領域（ＮＷＬ、ＰＤＲ、ＰＷＬ、ＳＲ、ＤＲ、ＢＣ）は絶縁領域ＳＴＩで囲まれた領域（活性領域）に形成される。絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄは、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。
【００３８】
なお、ｎ型ウエル領域ＮＷＬ中には、ソース領域ＳＲと隣接するように、ｎ＋型のボディコンタクト領域（バックゲート領域）ＢＣが形成されている。このように、ソース領域ＳＲとｎ＋型のボディコンタクト領域ＢＣとは同電位となっている。また、ここでは、上記活性領域ＡＡのｎ型の半導体領域（ＮＲ）も、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣと同電位となっている。なお、活性領域ＡＡのｎ型の半導体領域（ＮＲ）は、例えば、フローティング状態としてもよい。但し、活性領域ＡＡのｎ型の半導体領域（ＮＲ）を、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣと同電位とする（電気的に接続する）ことにより、後述するｎ型の半導体領域（ＮＲ）による電子電流の一部引抜き効果、即ち、ＨＣＩ時に発生するホットエレクトロンを引抜く効果を奏する（図２３参照）。これによっても、ＨＣＩ特性を改善することができる。
【００３９】
また、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣ上には、ソースプラグＰ１Ｓが形成され、ドレイン領域ＤＲ上には、ドレインプラグＰ１Ｄが形成されている。また、図１に示す断面には現れないが、ゲート電極ＧＥ上には、ゲートプラグが形成されている。これらのプラグＰ１（ソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ゲートプラグ）は、層間絶縁膜ＩＬ１中に形成されている。
【００４０】
ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上からドレイン絶縁領域ＳＴＩｄ上まで延在するように形成されている。しかしながら、前述したように、スリット状の活性領域ＡＡ上にゲート電極ＧＥは配置されていない。このため、ゲート電極ＧＥは、活性領域ＡＡ上に配置された開口部ＯＡを有する。例えば、ゲート電極ＧＥは、開口部ＯＡの外周を連続して囲む形状（環状、ドーナツ状、枠状）である（図２参照）。このように、また、ゲート電極ＧＥを、スリット状の活性領域ＡＡを囲むように配置することで、ブレークダウン耐圧を向上させることができる。
【００４１】
なお、図１においては、１組のソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの構成部を示したが、これらの構成部が、繰り返し配置されていてもよい。
【００４２】
図３〜図５は、本実施の形態の半導体装置の他の構成を示す断面図または断面図である。図３〜図５においては、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥが、ドレイン領域ＤＲに対称に配置された半導体装置を示してある。図３は、例えば、図４のＡ−Ａ部およびその延長線部の断面部に対応する。図４は、主として、ｎ−型のエピタキシャル層ＮＥＰの下部の構成部位の平面レイアウトを示し、図５は、図４に示す構成部位にゲート電極ＧＥを加えた平面レイアウトを示したものである。
【００４３】
図３に示す半導体装置は、図１に示す各構成部を、ドレイン領域ＤＲに対称に配置したものであるため、図１と対応する部分に同じ符号を付しその説明を省略する。図４、図５は、図３に示す各構成部の平面レイアウト例である。図４に示すように、略矩形環状のボディコンタクト領域ＢＣの外側が、絶縁領域ＳＴＩとなる。略矩形環状のボディコンタクト領域ＢＣの内側に、ソース領域ＳＲが配置される。そして、ソース領域ＳＲの内側に、矩形環状のｎ型ウエル領域ＮＷＬの露出面が配置される。この矩形環状のｎ型ウエル領域ＮＷＬの内側に、矩形環状のｎ−型のエピタキシャル層ＮＥＰの露出面が配置される。矩形環状のｎ−型のエピタキシャル層ＮＥＰの露出面の内側に、矩形環状のｐ型ドリフト領域ＰＤＲの露出面が配置される。矩形環状のｐ型ドリフト領域ＰＤＲの内側に、矩形状のドレイン絶縁領域ＳＴＩｄが配置される。なお、矩形状のドレイン絶縁領域ＳＴＩｄには、ドレイン領域ＤＲ、２つの活性領域ＡＡが設けられている。ドレイン領域ＤＲは、矩形状のドレイン絶縁領域ＳＴＩｄの中央に、Ｙ方向に延在する矩形状に配置されている。また、このドレイン領域ＤＲの両側に一定の距離を離間して活性領域ＡＡが設けられている。２つの活性領域ＡＡは、Ｙ方向に長辺を有する矩形状である。
【００４４】
このように、ドレイン領域ＤＲに対称に配置され、Ｙ方向に延在する構成部が、配置され、一部の構成部については、Ｘ方向に接続されている。例えば、図５に示すように、ゲート電極ＧＥは、ソース領域ＳＲとドレイン領域ＤＲとの間に配置される。別の言い方をすれば、ゲート電極ＧＥは、矩形環状のソース領域ＳＲの内側に、略矩形状に配置され、その中央部のドレイン領域ＤＲ上に開口部ＯＡＤＲを有する。さらに、ゲート電極ＧＥは、ドレイン領域ＤＲ（開口部ＯＡＤＲ）両側に一定の距離を離間して開口部ＯＡを有する。開口部ＯＡは、上記活性領域ＡＡ上に設けられ、活性領域ＡＡの平面形状より一回り大きい平面形状である。
【００４５】
図４、図５に示すように、図１に示す各構成部が、ドレイン領域ＤＲに対称に配置されている。そして、一部のＹ方向に延在する構成部については、Ｘ方向に接続され、環状の平面形状となっている。なお、図１に示す断面は、例えば、図４のＡ−Ａ部と対応し、図２の模式的な平面図は、例えば、図５の破線で囲んだ領域の一部と対応する。図４、図５に示す平面レイアウトについては、後述の製造工程によりその構成が明確となるため、ここでの更なる説明は省略する。
【００４６】
［製法説明］
次いで、図６〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６〜図１５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００４７】
図６に示す、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板Ｓ１を準備する。半導体基板Ｓ１としては、例えば、単結晶シリコン基板などを支持基板とし、例えば、ｎ−型のシリコン膜を支持基板上にエピタキシャル成長させる。このようにして、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板Ｓ１を形成することができる。
【００４８】
次いで、図７に示すように、ｎ型埋め込み領域（ｎ型半導体領域）ＮＢＬを形成する。例えば、ｎ型埋め込み領域ＮＢＬの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中にｎ型の不純物をイオン注入する。
【００４９】
次いで、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬを形成する。例えば、ｐ型ドリフト領域ＰＤＲの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中にｐ型の不純物をイオン注入することによって、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ｎ型ウエル領域ＮＷＬの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中にｎ型の不純物をイオン注入することによって、ｎ型ウエル領域（ｎ型半導体領域）ＮＷＬを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。また、ｐ型ドリフト領域ＰＤＲ中にｐ型ウエル領域ＰＷＬを形成する。例えば、ｐ型ウエル領域ＰＷＬの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中にｐ型の不純物をイオン注入することによって、ｐ型ウエル領域ＰＷＬ（ｐ型半導体領域）を形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００５０】
図８に示すように、ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲおよびｐ型ウエル領域ＰＷＬの平面形状は略矩形であり、また、ｎ型ウエル領域ＮＷＬの内側に、ｐ型ドリフト領域ＰＤＲが形成され、ｐ型ドリフト領域ＰＤＲの内側にｐ型ウエル領域ＰＷＬが形成される。
【００５１】
次いで、図９に示すように、絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄを形成する。この絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。なお、絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄをＬＯＣＯＳ（local oxidation of silicon）法で形成してもよい。
【００５２】
例えば、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）中にフォトリソグラフィ技術およびエッチング技術を使用して、溝を形成する。
【００５３】
次いで、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）上に、溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、溝以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、溝内に酸化シリコン膜を埋め込むことができる。
【００５４】
ここで、図１０に示すように、絶縁領域ＳＴＩは、例えば、ｎ型ウエル領域ＮＷＬの外側に形成される。この絶縁領域ＳＴＩは、素子（ｐチャネル型のＬＤＭＯＳトランジスタ）間の電気的分離のために形成される。ドレイン絶縁領域ＳＴＩｄは、ｐ型ドリフト領域ＰＤＲの内側に形成され、その外形は矩形状である。但し、前述したように、ドレイン絶縁領域ＳＴＩｄには、スリット状の活性領域ＡＡが設けられている。また、ここでは、ドレイン絶縁領域ＳＴＩｄには、ドレイン領域の形成領域である活性領域（ＤＲ）が設けられている。ドレイン絶縁領域ＳＴＩｄには、ドレイン領域の形成領域である活性領域（ＤＲ）の両側に一定の距離を離間して活性領域ＡＡが設けられている。ドレイン領域の形成領域である活性領域（ＤＲ）、２つの活性領域ＡＡは、Ｙ方向に長辺を有する矩形状である。
【００５５】
次いで、図１１に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥとなる導電性膜を形成する。
【００５６】
例えば、半導体基板Ｓ１を熱処理（熱酸化処理）することなどによって、ｎ−型のエピタキシャル層ＮＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。即ち、図１２に示すように、多結晶シリコン膜（ゲート電極層）上にフォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、フォトレジスト膜をマスクとして多結晶シリコン膜（ゲート電極層）をドライエッチングすることにより、ゲート電極ＧＥを形成する。このエッチングの際、多結晶シリコン膜の下層のゲート絶縁膜ＧＯＸもエッチングする。この後、フォトレジスト膜をアッシング処理などにより除去する。
【００５７】
ここで、本実施の形態のゲート電極ＧＥは、ｎ型ウエル領域ＮＷＬの上方からｐ型ドリフト領域ＰＤＲを越えてドレイン絶縁領域ＳＴＩｄ上まで延在するように形成されている。但し、本実施の形態のゲート電極ＧＥは、活性領域ＡＡ上に、幅ＷＯＡの開口部（スリット）ＯＡを有する（図１３）。また、このゲート電極ＧＥは、開口部ＯＡの外周を連続して囲む形状である。なお、ここでは、ゲート電極ＧＥは、ドレイン領域の形成領域である活性領域（ＤＲ）上にも、開口部ＯＡＤＲを有する（図１３）。
【００５８】
次いで、図１４に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中左側）のｐ型ウエル領域ＰＷＬ中に、ｐ型の不純物をイオン注入し、また、ゲート電極ＧＥの他方の側（図中右側）のｎ型ウエル領域ＮＷＬ中に、ｐ型の不純物をイオン注入する。
【００５９】
これにより、図１４に示すように、ｐ型ウエル領域ＰＷＬの一部の表面に、ｐ＋型のドレイン領域ＤＲを形成し、ｎ型ウエル領域ＮＷＬの一部の表面に、ｐ＋型のソース領域ＳＲを形成する。ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥに対して自己整合的に形成される。
【００６０】
さらに、図１５に示すように、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物をイオン注入する。これにより、ｎ型ウエル領域ＮＷＬ中にｎ＋型のボディコンタクト領域ＢＣおよび活性領域ＡＡ中のｎ型の半導体領域（ＮＲ）を形成する。このように、ｎ＋型のボディコンタクト領域ＢＣと活性領域ＡＡ中のｎ型の半導体領域（ＮＲ）を同じイオン注入工程で形成してもよい。これにより製造工程の簡略化を図ることができる。なお、ｎ＋型のボディコンタクト領域ＢＣとｐ＋型のソース領域ＳＲとは隣接して配置され、ｐｎ接合を構成している。
【００６１】
次いで、半導体基板Ｓ１（ｎ−型のエピタキシャル層ＮＥＰ）上に、層間絶縁膜ＩＬ１として、酸化シリコン膜などをＣＶＤ法などを用いて形成する。この後、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。
【００６２】
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１中にコンタクトホール（貫通孔）を形成する。
【００６３】
次いで、このコンタクトホールの内部に、導電性膜を埋め込むことにより、プラグ（コンタクト、コンタクト部、接続部、接続用導電体部、接続プラグ）Ｐ１を形成する。
【００６４】
例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋め込む程度の膜厚で堆積し、層間絶縁膜ＩＬ１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１ＢＣ）を形成することができる。
【００６５】
なお、プラグＰ１のうち、ソース領域ＳＲに形成されたプラグをソースプラグ（ソースコンタクト部）Ｐ１Ｓと、ドレイン領域ＤＲに形成されたプラグをドレインプラグ（ドレインコンタクト部）Ｐ１Ｄと、ｎ＋型のボディコンタクト領域ＢＣに形成されたプラグをボディコンタクトプラグ（ボディコンタクト部）Ｐ１ＢＣと示す。
【００６６】
このように、本実施の形態においては、ドレイン絶縁領域ＳＴＩｄに活性領域ＡＡが露出したスリットを設け、この活性領域ＡＡをｎ型の半導体領域としたので、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域側（ソース領域ＳＲ側）の電界を緩和することができる。これにより、発生するホットキャリア（ホットエレクトロン、ホットホール）を減らすことができ、ＨＣＩ特性を改善することができる。
【００６７】
図１６は、比較例の半導体装置の構成を示す断面図である。図１６に示すように、比較例の半導体装置においては、ドレイン絶縁領域ＳＴＩｄに活性領域ＡＡが露出したスリットを設けておらず、さらに、ゲート電極ＧＥに開口部ＯＡを設けていない。
【００６８】
図１７は、比較例の半導体装置のＩＧ−ＶＧＳ波形を示すグラフである。縦軸は、ゲート電流（ＩＧ、Current［Ａ］）を、横軸は、ゲート−ソース間電位（ＶＧＳ、−ＶＧ[Ｖ]）を示す。ドレイン電圧（ＶＤ）を−１５Ｖとし、距離ＧＦの長さを変えた場合の、ＩＧ−ＶＧＳ波形を調べた。距離ＧＦは、ドレイン絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部とゲート電極ＧＥのドレイン領域ＤＲ側の端部との距離である（図１６参照）。距離ＧＦは、０．１μｍから１．６μｍまで変化させた。図１７に示すグラフより、距離ＧＦが大きくなるにしたがって、ゲート電流（ＩＧ）が低下した。比較例の構成においては距離ＧＦを大きくすることで、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域側（ソース領域ＳＲ側）の電界を緩和することができる。
【００６９】
図１８は、本実施の形態の半導体装置のＩＧ−ＶＧＳ波形を示すグラフである。縦軸は、ゲート電流（ＩＧ、Current［Ａ］）を、横軸は、ゲート−ソース間電位（ＶＧＳ、−ＶＧ[Ｖ]）を示す。ドレイン電圧（ＶＤ）を−１５Ｖとし、距離ＧＦＤ、距離Ｓを変えた場合の、ＩＧ−ＶＧＳ波形を調べた。距離Ｓを変えた場合のグラフを（ａ）に示す。距離ＧＦＤを変えた場合のグラフを（ｂ）に示す。なお、図１９は、図１７の比較例のグラフの拡大図である。即ち、図１７の比較例のグラフを、縦軸のスケールが、（ａ）、（ｂ）と対応するように、拡大したものである。距離ＧＦＤは、第２絶縁部ＳＴＩｄ２のドレイン領域ＤＲ側の端部とゲート電極部ＧＥ２のドレイン領域ＤＲ側の端部との距離である（図１参照）。距離Ｓは、第１絶縁部ＳＴＩｄ１のソース領域ＳＲ側の端部とドレイン領域ＤＲ側の端部との距離である（図１参照）。なお、（ｂ）において、距離Ｓは、０．２μｍとした。
【００７０】
図１８（ａ）に示すように、距離Ｓが１．０μｍから０．２μｍに小さくなるにしたがって、ゲート電流（ＩＧ）が低下した。また、図１８（ｂ）に示すように、距離Ｓを０．２μｍとし、距離ＧＦＤを０．２μｍから０．５μｍに小さくしても、ゲート電流（ＩＧ）はほとんど変化しなかった。また、（ａ）、（ｂ）に示すゲート電流（ＩＧ）は、図１９の比較例のゲート電流（ＩＧ）よりはるかに小さい。
【００７１】
このように、本実施の形態の半導体装置においては、ゲート電流（ＩＧ）を低く抑えることができ、ＨＣＩ特性を改善できることが判明した。また、距離Ｓが小さい方がより効果が大きく、距離ＧＦＤによる影響は小さいことが判明した。
【００７２】
図２０は、本実施の形態の半導体装置のゲート電流と距離Ｓとの関係を示すグラフである。縦軸は、ゲート電流の最大値（ＩＧ−ｍａｘ、Current［Ａ］）を、横軸は、上記距離Ｓ[μｍ]を示す。なお、図中ＲＥＦは、距離ＧＦが１．６μｍの比較例の半導体装置のＩＧ−ｍａｘを示す。また、横軸のａは、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和である。例えば、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和が２μｍの場合、ａ×０．１は、０．２μｍとなる。
【００７３】
図２０に示すように、距離Ｓが小さいほど、ゲート電流（ＩＧ）が小さくなることが判明した。また、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和に対し、第１絶縁部ＳＴＩｄ１のＸ方向の幅が小さいほど、ゲート電流（ＩＧ）が小さくなることが判明した。また、ａ×０．１とａ×０．２とでは、ゲート電流（ＩＧ）がさほど変わらなかった。また、距離Ｓをａ×０．５以下とすることで、比較例の半導体装置よりゲート電流（ＩＧ）が低くなることが判明した。
【００７４】
このように、本実施の形態の半導体装置においては、ゲート電流（ＩＧ）を低く抑えることができ、ＨＣＩ特性を改善できることが判明した。
【００７５】
次いで、シミュレーション結果に基づき、ＨＣＩ特性の改善効果を検証する。
【００７６】
図２１は、比較例の半導体装置の電位分布およびインパクトイオン化位置を示す図である。図２２は、本実施の形態の半導体装置の電位分布およびインパクトイオン化位置を示す図である。電位分布は、等電位線で示し、また、インパクトイオン化は、グレーの濃淡で示した。なお、本実施の形態の半導体装置において、距離Ｓは、０．２μｍ、活性領域ＡＡの幅は、０．２μｍとした。ドレイン電圧は、比較例と同じ電圧とした。
【００７７】
図２１に示すように、比較例の半導体装置においては、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度が高く、インパクトイオン化が起こっていることがわかる。また、図２２に示すように、本実施の形態の半導体装置では、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度が低く、インパクトイオン化が生じ難いことがわかる。
【００７８】
図２３は、比較例の半導体装置の電位分布および電子電流密度を示す図である。図２４は、本実施の形態の半導体装置の電位分布および電子電流密度を示す図である。電位分布は、等電位線で示し、また、電子電流密度は、グレーの濃淡で示した。
【００７９】
図２３に示すように、比較例の半導体装置においては、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度および電子電流密度が高くなっていることがわかる。また、図２４に示すように、本実施の形態の半導体装置では、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度が低く、電子電流密度が低くなっていることがわかる。また、本実施の形態の半導体装置では、活性領域ＡＡ、即ち、ｎ型の半導体領域（ＮＲ）の近傍まで電子電流密度が高い領域が広がっている。これにより、活性領域ＡＡ、即ち、ｎ型の半導体領域（ＮＲ）により、電子電流の一部が引抜かれていることがわかる。言い換えれば、ＨＣＩ時に発生するホットエレクトロンを引抜く効果を有する。
【００８０】
このように、上記シミュレーション結果によっても、本実施の形態の半導体装置においては、ＨＣＩ特性を改善できることが裏付けられた。
【００８１】
（実施の形態２）
実施の形態１（図１）においては、ｎ型の半導体領域（ＮＲ）を活性領域ＡＡの全面に比較的浅く（例えば、ｎ＋型のボディコンタクト領域ＢＣと同程度の深さに）形成したが、（１）活性領域ＡＡの一部の領域にｎ型の半導体領域（ＮＲ）を形成してもよい。また、（２）比較的深く（例えば、ｎ＋型のボディコンタクト領域ＢＣより深く）ｎ型の半導体領域（ＮＲ）を形成してもよい。以下これらの構成を応用例１、２として説明する。なお、実施の形態１と異なる部分は、活性領域ＡＡに形成されるｎ型の半導体領域（ＮＲ）の形状のみであるため、この部分について詳細に説明する。
【００８２】
図２５は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。実施の形態１（図１）と同様の箇所については、同じ符号を付けその説明を省略する。
【００８３】
図２５に示すように、本応用例においては、活性領域ＡＡの一部に、ｎ型の半導体領域ＮＲが形成されている。ここでは、活性領域ＡＡの幅の半分の幅の領域に、ｎ型の不純物を導入することにより、ｎ型の半導体領域ＮＲが形成されている。また、活性領域の幅の半分の幅の領域は、ソース領域ＳＲ側の領域である。前述したように、例えば、活性領域ＡＡの平面形状は、Ｙ方向に長辺を有する矩形状である。この場合、本応用例のｎ型の半導体領域ＮＲは、Ｙ方向に長辺を有する矩形状であって、そのＸ方向の幅が活性領域ＡＡのＸ方向の幅の１／２（ＷＡＡの１／２）となる（図３９参照）。
【００８４】
図２６は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。実施の形態１（図１）と同様の箇所については、同じ符号を付けその説明を省略する。
【００８５】
図２６に示すように、本応用例においては、活性領域ＡＡの比較的深くまでｎ型の不純物を導入することにより、ｎ型の半導体領域ＮＲが形成されている。例えば、本応用例のｎ型の半導体領域ＮＲの深さは、ｎ＋型のボディコンタクト領域ＢＣより深く、第１絶縁部ＳＴＩｄ１、第２絶縁部ＳＴＩｄ２より浅い。なお、本応用例のｎ型の半導体領域ＮＲのＸ方向の幅は活性領域ＡＡのＸ方向の幅と同程度である。本応用例においては、活性領域ＡＡの比較的深くまでｎ型の不純物を導入するため、ｎ型の半導体領域ＮＲの不純物濃度を比較的低濃度とすることができる。例えば、ｎ型の半導体領域ＮＲの不純物濃度を、ｎ＋型のボディコンタクト領域ＢＣの濃度より低くすることができる。
【００８６】
図２７は、ブレークダウン耐圧とｎ型の半導体領域ＮＲの関係を示すグラフである。（ａ）は、実施の形態１（図１）の半導体装置の場合を示し、（ｂ）は、本実施の形態の応用例１の半導体装置の場合を示す。縦軸は、ブレークダウン耐圧の絶対値（｜ＢＶｏｆｆ｜、[Ｖ]）を示し、横軸は、活性領域ＡＡの幅（ＷＡＡ）を示す。（ａ）は、活性領域ＡＡの幅がそのままｎ型の半導体領域ＮＲの幅となる。また、（ｂ）は、ｎ型の半導体領域ＮＲの幅を、活性領域ＡＡの幅の半分とした。それぞれ、距離Ｓが、０．１２μｍ、０．１５μｍの場合について、ブレークダウン耐圧を調べた。
【００８７】
図２７（ｂ）に示すように、活性領域ＡＡの幅に対し、半分の領域にｎ型の半導体領域ＮＲを形成した場合、ブレークダウン耐圧の改善が確認された。
【００８８】
次いで、シミュレーション結果に基づき、ブレークダウン耐圧の改善効果を検証する。
【００８９】
図２８は、実施の形態１の半導体装置の電位分布およびインパクトイオン化位置を示す図である。図２９は、本実施の形態の応用例１の半導体装置の電位分布およびインパクトイオン化位置を示す図である。図３０は、本実施の形態の応用例２の半導体装置の電位分布およびインパクトイオン化位置を示す図である。電位分布は、等電位線で示し、また、インパクトイオン化は、グレーの濃淡で示した。なお、ここでは、距離Ｓは、０．１５μｍ、活性領域ＡＡの幅は、０．２μｍとした。ドレイン電圧は、すべて同じ電圧とした。
【００９０】
図２８に示すように、実施の形態１の半導体装置、即ち、活性領域ＡＡの全面に比較的浅くｎ型の半導体領域ＮＲを形成した場合においては、ｎ型の半導体領域ＮＲと第２絶縁部ＳＴＩｄ２との境界部近傍において、本実施の形態の応用例１、２と比較し、等電位線の密度が高くなっていることがわかる。そして、かかる構造では、ｎ型の半導体領域ＮＲが比較的浅いため、ブレークダウン時に、空乏層を延ばすことができず、ブレークダウン耐圧が低下しやすいことが分かる。なお、図２８〜図３０において、空乏層の広がりを破線で示した。
【００９１】
図２９に示すように、本実施の形態の応用例１の半導体装置、即ち、活性領域ＡＡの半分に比較的浅くｎ型の半導体領域ＮＲを形成した場合においては、ｎ型の半導体領域ＮＲと第２絶縁部ＳＴＩｄ２との間において、実施の形態１の場合と比較し、等電位線の密度が低くなっていることがわかる。そして、かかる構造では、活性領域ＡＡ中にｎ型の半導体領域ＮＲを形成していない領域が存在するため、その分だけ電界が緩和され、ブレークダウン耐圧が向上することが分かる。
【００９２】
図３０に示すように、本実施の形態の応用例２の半導体装置、即ち、活性領域ＡＡの半分に比較的深くｎ型の半導体領域ＮＲを形成した場合においては、ｎ型の半導体領域ＮＲを低濃度とすることができ、その分、空乏層を延ばすことができる。これにより、ブレークダウン耐圧が向上することが分かる。
【００９３】
このように、上記シミュレーション結果によっても、本実施の形態の半導体装置においては、ブレークダウン耐圧を改善できることが裏付けられた。
【００９４】
このように、本実施の形態においては、実施の形態１で説明した、ＨＣＩ特性を改善効果に加え、ブレークダウン耐圧の向上効果を奏する。
【００９５】
次いで、本実施の形態の応用例１の半導体装置の製造方法について説明する。ｎ型の半導体領域ＮＲ以外の部位は、実施の形態１と同様の工程で形成することができる。また、ｎ型の半導体領域ＮＲを、例えば、ｎ＋型のボディコンタクト領域ＢＣと同時に形成することができる。この際、イオン注入阻止マスクで活性領域ＡＡの一部（例えば、活性領域ＡＡの幅の半分の領域であって、ドレイン領域ＤＲ側の領域）を覆い、ｎ型の不純物をイオン注入する。
【００９６】
次いで、本実施の形態の応用例２の半導体装置の製造方法について説明する。ｎ型の半導体領域ＮＲ以外の部位は、実施の形態１と同様の工程で形成することができる。ここでは、ｎ型の半導体領域ＮＲを、例えば、ｎ＋型のボディコンタクト領域ＢＣと異なる工程で形成することができる。例えば、イオン注入法を用いてｎ＋型のボディコンタクト領域ＢＣを形成した後、活性領域ＡＡ上に開口部を有する、イオン注入阻止マスクをマスクとして、ｎ型の不純物をイオン注入する。この際、ｎ＋型のボディコンタクト領域ＢＣより、低濃度の不純物濃度で、ｎ＋型のボディコンタクト領域ＢＣより深い位置まで不純物が導入されるように、イオン注入条件を調整する。なお、ｎ＋型のボディコンタクト領域ＢＣを形成する前に、ｎ型の半導体領域ＮＲを形成してもよい。
【００９７】
（実施の形態３）
本実施の形態においては、ドレイン領域ＤＲと、その両側の活性領域ＡＡの平面形状の例について説明する。また、開口部ＯＡＤＲと、その両側の開口部ＯＡの平面形状の例について説明する。これらの平面形状以外は、実施の形態１と同様である。
【００９８】
（応用例１）
図３１および図３２は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。実施の形態１（図４）においては、ドレイン領域ＤＲの両側に一定の距離を離間して活性領域ＡＡが設けられている。ドレイン領域ＤＲは、Ｙ方向に長辺を有する矩形状である。また、２つの活性領域ＡＡは、ドレイン領域ＤＲに対称に配置されて、それぞれ、Ｙ方向に長辺を有する矩形状である。例えば、実施の形態１においては、図３１（ａ）に示すように、ドレイン領域ＤＲのＹ方向の長さは、ＬＤＲであり、活性領域ＡＡのＹ方向の長さは、ＬＡＡである。長さＬＤＲと長さＬＡＡは同程度である。ドレイン領域ＤＲのＸ方向の幅（Ｘ方向の長さ）は、ＷＤＲであり、活性領域ＡＡのＸ方向の幅（Ｘ方向の長さ）は、ＷＡＡである。
【００９９】
これに対し、本応用例においては、図３１（ｂ）に示すように、ドレイン領域ＤＲのＹ方向の長さＬＤＲが、活性領域ＡＡのＹ方向の長さＬＡＡより小さい。このように、長さＬＤＲ、長さＬＡＡを変えてもよい。
【０１００】
また、本応用例においても、実施の形態１の場合と同様に、ゲート電極ＧＥにおいて、ドレイン領域ＤＲおよび活性領域ＡＡ上に、それぞれ、開口部ＯＡＤＲおよび開口部ＯＡを設けている。図３２に示すように、開口部ＯＡＤＲは、ドレイン領域ＤＲより一回り大きく形成される。即ち、開口部ＯＡＤＲのＹ方向の長さは、ＬＤＲより大きく、Ｘ方向の幅は、ＷＤＲより大きい。また、開口部ＯＡは、活性領域ＡＡより一回り大きく形成される。即ち、開口部ＯＡのＹ方向の長さは、ＬＡＡより大きく、Ｘ方向の幅は、ＷＡＡより大きい。そして、例えば、開口部ＯＡのＹ方向の長さは、開口部ＯＡＤＲのＹ方向の長さより大きい。
【０１０１】
（応用例２）
図３３および図３４は、本実施の形態の応用例２の半導体装置の構成を示す平面図である。
【０１０２】
本応用例においては、ドレイン領域ＤＲのＹ方向の長さＬＤＲが、活性領域ＡＡのＹ方向の長さＬＡＡより大きい（図３３）。このように、長さＬＤＲ、長さＬＡＡを変えてもよい。
【０１０３】
また、この場合、開口部ＯＡＤＲのＹ方向の長さは、ＬＤＲより大きく、Ｘ方向の幅は、ＷＤＲより大きい。また、開口部ＯＡのＹ方向の長さは、ＬＡＡより大きく、Ｘ方向の幅は、ＷＡＡより大きい（図３４）。そして、例えば、開口部ＯＡのＹ方向の長さは、開口部ＯＡＤＲのＹ方向の長さより小さい。
【０１０４】
（応用例３）
図３５および図３６は、本実施の形態の応用例３の半導体装置の構成を示す平面図である。
【０１０５】
本応用例においては、活性領域ＡＡを矩形環状に配置したものである。別の言い方をすれば、本応用例の活性領域ＡＡは、応用例１（図３１（ｂ）参照）の２つの活性領域ＡＡの端部をＸ方向に繋げた形状に対応する。活性領域ＡＡの幅は、Ｘ方向に延在する部分も、Ｙ方向に延在する部分も変わらず、例えば、ＷＡＡとすることができる。
【０１０６】
また、この場合、活性領域ＡＡ上の開口部ＯＡも矩形環状に配置される（図３６）。別の言い方をすれば、本応用例の開口部ＯＡは、応用例１（図３２）の２つの開口部ＯＡの端部をＸ方向に繋げた形状に対応する。開口部ＯＡの幅は、Ｘ方向に延在する部分も、Ｙ方向に延在する部分も変わらず、例えば、ＷＯＡとすることができる。
【０１０７】
（応用例４）
図３７および図３８は、本実施の形態の応用例４の半導体装置の構成を示す平面図である。
【０１０８】
実施の形態１（図３１（ａ）参照）においては、活性領域ＡＡをＹ方向に長辺を有する矩形状としたが、この活性領域ＡＡを分割して配置してもよい。即ち、小面積の活性領域ＡＡを複数設けてもよい。図３７においては、平面形状が正方形状であって、一辺の長さがＷＡＡの活性領域ＡＡを、一定の間隔を置いて、Ｙ方向に複数並べて配置している。もちろん、１つの活性領域ＡＡの形状を矩形状としてもよい。
【０１０９】
この場合、図３８に示すように、活性領域ＡＡ上の開口部ＯＡを、活性領域ＡＡ毎に分割して配置してもよい。各開口部ＯＡは、活性領域ＡＡより一回り大きく、例えば、平面形状が正方形状であって、一辺の長さがＷＯＡの開口部ＯＡとすることができる。
【０１１０】
なお、１つの開口部ＯＡの形状を、矩形状としてもよい。また、複数の活性領域ＡＡ上に、一続きの開口部ＯＡを設けてもよい。
【０１１１】
（応用例５）
上記応用例１〜４の活性領域ＡＡに形成されるｎ型の半導体領域（ＮＲ）について、実施の形態１の場合と同様に、活性領域ＡＡの全面に比較的浅く（例えば、ｎ＋型のボディコンタクト領域ＢＣと同程度の深さに）形成してもよく、また、実施の形態２の応用例１のように、活性領域ＡＡの一部の領域にｎ型の半導体領域（ＮＲ）を形成してもよい。また、実施の形態２の応用例２のように、比較的深く（例えば、ｎ＋型のボディコンタクト領域ＢＣより深く）ｎ型の半導体領域（ＮＲ）を形成してもよい。
【０１１２】
図３９は、実施の形態３の応用例５の半導体装置を説明するための平面図である。具体的には、図３９は、実施の形態２の応用例１の活性領域ＡＡ中のｎ型の半導体領域ＮＲを示す平面図である。この場合、ｎ型の半導体領域ＮＲは、Ｙ方向に長辺を有する矩形状であって、そのＸ方向の幅が活性領域ＡＡのＸ方向の幅の１／２（ＷＡＡの１／２）である。図３９に示す場合において、活性領域ＡＡのＹ方向の長さを変えてもよい。また、活性領域ＡＡおよびｎ型の半導体領域ＮＲの端部をＸ方向に繋げてもよい。
【０１１３】
図４０は、本実施の形態の応用例５の半導体装置の構成を示す平面図である。図４０に示すように、Ｙ方向に、複数の活性領域ＡＡを並べて配置する場合には、それぞれの活性領域ＡＡに、部分的にｎ型の半導体領域ＮＲを設けてもよい。
【０１１４】
（実施の形態４）
実施の形態１（図１）においては、ｐチャネル型のＬＤＭＯＳトランジスタを例に説明したが、ｎチャネル型のＬＤＭＯＳトランジスタに、スリット状の活性領域ＡＡが設けられたドレイン絶縁領域ＳＴＩｄと、この活性領域ＡＡ上に開口部ＯＡを有するゲート電極ＧＥを適用してもよい。
【０１１５】
図４１は、本実施の形態の半導体装置の構成を示す断面図である。図４１に示す半導体装置は、ｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、半導体領域の導電型が異なる他は、実施の形態１とほぼ同様の構成であるため、詳細な説明を省略する。また、製造工程も、実施の形態１の場合とほぼ同様の工程で形成することができるため、その詳細な説明を省略する。
【０１１６】
実施の形態１（図１）に示す半導体領域（ＮＥＰ、ＮＷＬ、ＰＤＲ、ＰＷＬ、ＳＲ、ＤＲ、ＢＣ）が、本実施の形態（図４１）の半導体領域（ＰＥＰ、ＰＷＬ、ＮＤＲ、ＮＷＬ、ＳＲ、ＤＲ、ＢＣ）と、対応する。そして、対応する半導体領域の不純物の導電型が逆となっている以外は、本実施の形態（図４１）の半導体装置は、実施の形態１（図１）とほぼ同様の構成である。なお、図４１のｎチャネル型のＬＤＭＯＳトランジスタにおいては、ｎ型埋め込み領域（ｎ型半導体領域）ＮＢＬ上に、第１ｐ型埋め込み領域（ｐ型半導体領域）ＰＩＳＯが設けられている。また、図４１のｎチャネル型のＬＤＭＯＳトランジスタにおいては、ｎ型ウエル領域ＮＷＬがｎ型ドリフト領域ＮＤＲより深く形成されている。このような領域（ＰＩＳＯ）の他、ｎ型ウエル領域ＮＷＬ、ｎ型埋め込み領域ＮＢＬは、必須の構成部ではない。なお、ｐチャネル型のＬＤＭＯＳトランジスタにおいても、ｐ型ウエル領域ＰＷＬやｎ型埋め込み領域ＮＢＬは、必須の構成部ではない。
【０１１７】
本実施の形態（図４１）の半導体装置は、実施の形態１（図１）とほぼ同様工程で形成することができる。なお、第１ｐ型埋め込み領域ＰＩＳＯは、ｎ型埋め込み領域ＮＢＬの形成工程後に、所定の形状のイオン注入阻止マスクを用いたイオン注入により、形成することができる。
【０１１８】
図４２は、本実施の形態の半導体装置のゲート電流と距離Ｓとの関係を示すグラフである。縦軸は、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域ＣＨ側（ソース領域ＳＲ側）の下端でのＩＩＧＲ［１／ｃｍ３Ｓ]を、横軸は、上記距離Ｓ[μｍ]を示す。なお、ＩＩＧＲはImpact Ionization Generation Rateの略である。ＩＩＧＲは、ＨＣＩ劣化に関連が深く、ＩＩＧＲが大きいほどＨＣＩ劣化が大きい。距離Ｓは、第１絶縁部ＳＴＩｄ１のソース領域ＳＲ側の端部とドレイン領域ＤＲ側の端部との距離である（図４１参照）。なお、図中ＲＥＦは、距離ＧＦが１．６μｍの比較例の半導体装置のＩＩＧＲを示す。比較例の半導体装置は、ドレイン絶縁領域ＳＴＩｄに活性領域ＡＡが露出したスリットを設けておらず、さらに、ゲート電極ＧＥに開口部ＯＡを設けていないｎチャネル型のＬＤＭＯＳトランジスタである。また、横軸のａは、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和である。例えば、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和が２μｍの場合、ａ×０．１は、０．２μｍとなる。
【０１１９】
図４２に示すように、距離Ｓが小さいほど、ＩＩＧＲが小さくなることが判明した。また、第１絶縁部ＳＴＩｄ１と第２絶縁部ＳＴＩｄ２のそれぞれのＸ方向の幅の和に対し、第１絶縁部ＳＴＩｄ１のＸ方向の幅が小さいほど、ＩＩＧＲが小さくなることが判明した。また、距離Ｓをａ×０．５以下とすることで、比較例の半導体装置よりＩＩＧＲが低くなることが判明した。
【０１２０】
このように、本実施の形態の半導体装置においては、ＩＩＧＲを低く抑えることができ、ＨＣＩ特性を改善できることが判明した。
【０１２１】
次いで、シミュレーション結果に基づき、ＨＣＩ特性の改善効果を検証する。図４３は、本実施の形態の半導体装置の電位分布およびインパクトイオン化位置を示す図である。図４４は、実施の形態４の比較例の半導体装置の電位分布およびインパクトイオン化位置を示す図である。図４３に示すように、本実施の形態の半導体装置では、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度が低く、インパクトイオン化が生じ難いことがわかる。一方、図４４に示すように、比較例の半導体装置においては、ドレイン絶縁領域ＳＴＩｄの角部近傍で、等電位線の密度が高く、インパクトイオン化が起こっていることがわかる。
【０１２２】
このように、上記シミュレーション結果によっても、ＨＣＩ特性の改善が裏付けられた。
【０１２３】
なお、ｎチャネル型のＬＤＭＯＳトランジスタの場合、活性領域ＡＡのｐ型の半導体領域（不純物領域、ＰＲ）を、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣと同電位としても、ＨＣＩ時に発生するホットエレクトロンを引抜くことはできない。しかしながら、活性領域ＡＡのｐ型の半導体領域（ＰＲ）を、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣと同電位とすることにより、インパクトイオン化により発生したホール電流をモニタすることができる。
【０１２４】
ｎチャネル型のＬＤＭＯＳトランジスタの場合、例えば、ｎ＋型のボディコンタクト領域ＢＣのような、バックゲートと接続される端子により、ホール電流をモニタしている。このホール電流は、ホットキャリア劣化に関与する、ドレイン絶縁領域ＳＴＩｄのチャネル形成領域ＣＨ側（ソース領域ＳＲ側）の端部で発生したものである。例えば、ＨＣＩ時の主なインパクトイオン化がドレイン絶縁領域から離れて生じる場合には、特に有効である。しかしながら、図４４に示すように、インパクトイオン化は、ドレイン絶縁領域ＳＴＩｄの端部で発生するため、比較例においては、ＨＣＩ劣化に関与しない、インパクトイオン化により発生したホール電流をモニタしていることとなる。
【０１２５】
よって、図４３に示すように、活性領域ＡＡのｐ型の半導体領域（ＰＲ）を、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣと同電位とし、モニタ端子として利用することで、ＨＣＩ劣化に関与する、インパクトイオン化により発生したホール電流を的確にモニタすることができる。なお、モニタとして使用しない場合には、活性領域ＡＡのｐ型の半導体領域（ＰＲ）を、例えば、フローティング状態としてもよい。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２７】
ＡＡ  活性領域
ＢＣ  ボディコンタクト領域
ＣＨ  チャネル形成領域
ＤＲ  ドレイン領域
ＧＥ  ゲート電極
ＧＥ１  ゲート電極部
ＧＥ２  ゲート電極部
ＧＦ  距離
ＧＦＤ  距離
ＧＯＸ  ゲート絶縁膜
ＩＬ１  層間絶縁膜
ＬＡＡ  長さ
ＬＤＲ  長さ
ＮＢＬ  ｎ型埋め込み領域
ＮＤＲ  ｎ型ドリフト領域
ＮＥＰ  ｎ−型のエピタキシャル層
ＮＲ  ｎ型の半導体領域
ＮＷＬ  ｎ型ウエル領域
ＯＡ  開口部
ＯＡＤＲ  開口部
Ｐ１  プラグ
ＰＤＲ  ｐ型ドリフト領域
ＰＩＳＯ  第１ｐ型埋め込み領域
ＰＲ  ｐ型の半導体領域
ＰＷＬ  ｐ型ウエル領域
Ｓ  距離
Ｓ１  半導体基板
ＳＲ  ソース領域
ＳＴＩ  絶縁領域
ＳＴＩｄ  ドレイン絶縁領域
ＳＴＩｄ１  第１絶縁部
ＳＴＩｄ２  第２絶縁部
ＷＡＡ  幅
ＷＯＡ  幅
ＷＳＴＩｄ  幅
【図１】
2017045884.tif 000003
【図２】
2017045884.tif 000004
【図３】
2017045884.tif 000005
【図４】
2017045884.tif 000006
【図５】
2017045884.tif 000007
【図６】
2017045884.tif 000008
【図７】
2017045884.tif 000009
【図８】
2017045884.tif 000010
【図９】
2017045884.tif 000011
【図１０】
2017045884.tif 000012
【図１１】
2017045884.tif 000013
【図１２】
2017045884.tif 000014
【図１３】
2017045884.tif 000015
【図１４】
2017045884.tif 000016
【図１５】
2017045884.tif 000017
【図１６】
2017045884.tif 000018
【図１７】
2017045884.tif 000019
【図１８】
2017045884.tif 000020
【図１９】
2017045884.tif 000021
【図２０】
2017045884.tif 000022
【図２５】
2017045884.tif 000023
【図２６】
2017045884.tif 000024
【図２７】
2017045884.tif 000025
【図３１】
2017045884.tif 000026
【図３２】
2017045884.tif 000027
【図３３】
2017045884.tif 000028
【図３４】
2017045884.tif 000029
【図３５】
2017045884.tif 000030
【図３６】
2017045884.tif 000031
【図３７】
2017045884.tif 000032
【図３８】
2017045884.tif 000033
【図３９】
2017045884.tif 000034
【図４０】
2017045884.tif 000035
【図４１】
2017045884.tif 000036
【図４２】
2017045884.tif 000037
【図２１】
2017045884.tif 000038
【図２２】
2017045884.tif 000039
【図２３】
2017045884.tif 000040
【図２４】
2017045884.tif 000041
【図２８】
2017045884.tif 000042
【図２９】
2017045884.tif 000043
【図３０】
2017045884.tif 000044
【図４３】
2017045884.tif 000045
【図４４】
2017045884.tif 000046