(57)【要約】【課題】  三次元構造のトランジスタによって構成される複数のセルを有する半導体装置において、セルの間の浮遊容量の影響を低減または軽減する。【解決手段】  三次元構造のトランジスタによって構成される複数のセルを有する半導体装置100において、少なくとも一部のセル200は、電源ノードVSSに電気的に接続された三次元構造の遮蔽ブロック205を有する。【選択図】  図2
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【特許請求の範囲】
【請求項１】
三次元構造のトランジスタによって構成される複数のセルを有する半導体装置であって、
前記複数のセルの少なくとも一部は、電源ノードに電気的に接続された三次元構造の遮蔽手段を有する半導体装置。
【請求項２】
前記遮蔽手段は、セルを構成する前記トランジスタの電極と、当該電極に近接かつ対向する前記セルの端部との間に配置される請求項1に記載された半導体装置。
【請求項３】
前記遮蔽手段の高さは、前記電極の高さ以上である請求項2に記載された半導体装置。
【請求項４】
前記遮蔽手段の長手方向の長さは、前記電極の長手方向の長さ以上である請求項2または請求項3に記載された半導体装置。
【請求項５】
前記遮蔽手段は、セルを構成する前記トランジスタのドレインと当該ドレインに近接かつ対向する前記セルの端部との間、および、前記トランジスタのソースと当該ソースに近接かつ対向する前記セルの端部との間に配置される請求項1に記載された半導体装置。
【請求項６】
前記遮蔽手段の厚さは、前記遮蔽手段と前記電源ノードの間の接続部の厚さにほぼ等しい請求項1から請求項5の何れか一項に記載された半導体装置。
【請求項７】
前記遮蔽手段を備えるクロックバッファセルを有する請求項1から請求項6の何れか一項に記載された半導体装置。
【請求項８】
セルの配置密度が高い領域を通過するクロックラインに、前記遮蔽手段を備えるクロックバッファセルが配置された請求項7に記載された半導体装置。
【請求項９】
動作周波数が高いクロックツリーに接続するクロックラインに、前記遮蔽手段を備えるクロックバッファセルが配置された請求項7に記載された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元構造のトランジスタによって構成される複数のセルを有する半導体装置に関する。
【背景技術】
【０００２】
プロセスの進化により、平面型でなく、三次元構造のトランジスタが実現された。三次元構造のトランジスタの一つにFinFETがある。FinFETは、二次元の基板上にソース、ドレイン、ゲートを立ち上げた三次元構造を有し、平面型トランジスタの弱点である短チャネル効果による微細化の限界を克服し、さらなる微細化に貢献する。しかし、FinFETを用いる半導体回路のセルの間には、平面型では発生しなかった三次元構造に起因する寄生容量が存在する。
【０００３】
特許文献1は、FinFET構造におけるゲートとドレイン領域の間の寄生容量を低減する技術を開示する。しかし、特許文献1の寄生容量の低減方法は、三次元構造に起因するセルの間の寄生容量（以下、浮遊容量）まで低減することができない。そのため、セルの配置密度や、動作周波数によって、浮遊容量に起因する信号波形の鈍化が生じる。とくに、クロック信号波形が鈍化すると、クロック信号の立ち上がりタイミングや立ち下りタイミングが変化するため、大きな設計マージンを見込む必要がある。
【０００４】
FinFETの特徴を活かしつつ、セルの間の浮遊容量の影響を低減または軽減することができる半導体回路を、クロックの分配構造（クロックツリー）の全体または部分的に使用することが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表2009-503893号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、三次元構造のトランジスタによって構成される複数のセルを有する半導体装置において、セルの間の浮遊容量の影響を低減または軽減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
【０００８】
本発明にかかる半導体装置は、三次元構造のトランジスタによって構成される複数のセルを有する半導体装置であって、前記複数のセルの少なくとも一部は、電源ノードに電気的に接続された三次元構造の遮蔽手段を有する。
【発明の効果】
【０００９】
本発明によれば、三次元構造のトランジスタによって構成される複数のセルを有する半導体装置において、セルの間の浮遊容量の影響を低減または軽減することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例の半導体装置の構成例を示す図。
【図２】セルの構成例を示す図。
【図３】FinFETを水平方向から観察した概観図。
【図４】セルの別の構成例を示す図。
【図５】クロックツリーの一例を示す図。
【図６】クロック信号波形の一例を示す図。
【図７】クロックツリーの別の例を示す図。
【図８】クロック信号波形の一例を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明にかかる実施例の半導体装置を図面を参照して詳細に説明する。なお、実施例は特許請求の範囲にかかる本発明を限定するものではなく、また、実施例において説明する構成の組み合わせのすべてが本発明の解決手段に必須とは限らない。
【００１２】
以下では、FinFETのような三次元構造のトランジスタによって構成される複数のセルを有する半導体装置において、少なくとも一部のセルに、隣接するセルとの間の寄生容量（以下、浮遊容量）の影響を低減可能なセル構成を適用する実施例を説明する。当該セル構成を適用するセルとして、クロックバッファセルを例に説明を行い、さらに、そのような構成のクロックバッファセルをクロックラインに配置して、クロック信号の信号ずれ（スキュー）を抑制する方法を説明する。
【００１３】
［半導体装置の構成］
図1により実施例の半導体装置の構成例を示す。半導体装置100は、PLL (phase-locked loop)101、分周回路102、103、論理ブロック104、105、106、および、多数のクロックバッファ107を備える。PLL101は、クロックソース108を入力し、周波数を変更したクロック信号を出力する。PLL101から出力されるクロック信号は、複数のクロックバッファ107と分周回路102を経て論理ブロック104へ供給される。同様に、クロック信号は、複数のクロックバッファ107と分周回路103を経て論理ブロック104および105へ供給され、複数のクロックバッファ107を経て論理ブロック106へ供給される。
【００１４】
［クロックバッファセルの構成］
図2によりセルの構成例を示す。図2に示すクロックバッファセル（以下、バッファセル）200は、クロックバッファ107として利用される。図2は、二つのFinFETを組み合わせて構成されたバッファセル200を示す。
【００１５】
バッファセル200を構成する一方のトランジスタ（NMOS FET）のソース201はグラウンド電位VSS（or GND）に接続され、他方のトランジスタ（PMOS FET）のソース202は電源ラインVDDに接続される。二つのトランジスタのドレイン204は接続され、CMOSの出力207を構成する。ゲート203に入力されるクロック信号に応じて、二つのトランジスタは相補的なスイッチングを行い、ドレイン204の電位（出力207）が変化する。
【００１６】
ドレイン204と、ドレイン204に近接かつ対向するバッファセル200の端部の間に配置された遮蔽ブロック205は、ポリシリコンまたはメタルで構成された三次元構造の遮蔽物であり、電源ノードであるグラウンド電位VSSに接続される。なお、遮蔽ブロック205の材料は、ポリシリコンやメタルに限定されるわけではなく、他の半導体材料や導体材料を用いて遮蔽ブロック205を形成してもよい。また、遮蔽ブロック205の電気的な接続先は、信号線以外の電位が固定の回路部または電位の変動が小さい回路部であればよいが、グラウンド電位VSSや電源ラインVDDなど電源ノードが望ましい。
【００１７】
図3によりFinFETを水平方向から観察した概観図を示す。なお、図3は一つのFinFETを示し、このようなFinFETを二つ組み合わせてバッファセル200が構成される。図3(A)にはドレイン、ゲート、ソースの高さが同じ例を示すが、これら電極の高さは異なっていてもよい。また、遮蔽ブロック205の高さが電極と同じ例を示すが、遮蔽ブロック205の高さは電極の高さ以上、とくにドレインの高さ以上であることが望ましい。また、遮蔽ブロック205の長手方向の長さは、電極の長手方向の長さ以上、とくにドレインの長手方向の長さ以上であることが望ましい。
【００１８】
隣接して配置されるセルが三次元構造のトランジスタによって構成される場合、セル間の電極の対向面積が増加するため、セル間の距離が同じでも二次元構造のトランジスタの場合に比べて、セル間の浮遊容量が増加する。上記のような形状をもつ遮蔽ブロック205をセルに配置することで、セル内の寄生容量は増加するが、セル間の浮遊容量を低減することができる。
【００１９】
図3(B)に遮蔽ブロック205の他の形状を示す。図3(B)に示す遮蔽ブロック205の厚さ（長手方向に直交する方向の長さ）は、遮蔽ブロック205を固定電位に接続するための接続部であるコンタクト208の厚さにほぼ等しいまでに減少されている。言い替えれば、コンタクト208を延長した構造として遮蔽ブロック205を形成することで、図3(A)と同様の効果が期待される。勿論、遮蔽ブロック205の形状は、図3(A)(B)に限定されず、上記の高さと幅の条件を満たし、浮遊容量を低減可能な形状であればよい。
【００２０】
図4によりセルの別の構成例を示す。図4(A)は、ソース201、202と、ソースに近接かつ対向するバッファセル200の端部との間に配置された遮蔽ブロック205を示し、ソース側の近傍に位置する他のセルとの間の浮遊容量を低減するバッファセル200の構成例である。図4(B)は、ソース側およびドレイン側それぞれに遮蔽ブロック205を配置したバッファセル200の構成例を示す。図4(B)の構成によれば、ソース側の近傍に位置する他のセルとの間の浮遊容量、および、ドレイン側の近傍に位置する他のセルとの間の浮遊容量を低減することができる。
【００２１】
［クロックツリーの構成］
図5によりクロックの分配構造（クロックツリー）の一例を示す。PLL101から出力されるクロック信号は、領域401の近傍を通過して論理ブロック106に供給され、論理ブロック106のクロックツリー403に分配される。また、分周回路103から出力されるクロック信号は、領域402の近傍を通過して論理ブロック104と105に供給され、論理ブロック104と105のクロックツリー404に分配される。また、分周回路102から出力されるクロック信号は、論理ブロック104に供給され、論理ブロック104のクロックツリー405に分配される。
【００２２】
領域401と402は、セルの配置密度が高い領域（以下、高密度領域）である。PLL101から論理ブロック106へのクロックラインにおいて、三つのクロックバッファ107が高密度領域401の近傍に配置されている。また、分周回路103から論理ブロック104、105へのクロックラインにおいて、一つのクロックバッファ107が高密度領域402の近傍に配置されている。
【００２３】
図6によりクロック信号波形の一例を示す。図6(A)は遮蔽ブロック205を未形成のバッファセルをクロックバッファ107に用いた場合のクロックツリーにおけるクロック信号の立ち下り波形と立ち上がり波形を重ねて示している。波形501はクロックツリー403におけるクロック波形を、波形502はクロックツリー404のクロック波形を、波形503はクロックツリー405のクロック波形をそれぞれ示す。
【００２４】
クロックツリー405に接続するクロックラインには、高密度領域の近傍に配置されたクロックバッファ107が存在しないため、浮遊容量の影響は小さく、波形503の立ち下り立ち上がりともに、三つの波形の中で最大の傾きをもつ（鈍化が最小）。
【００２５】
一方、クロックツリー404に接続するクロックラインには、高密度領域402の近傍に一つクロックバッファ107が配置されている。そのため、高密度領域402との間の浮遊容量の影響により、波形502の立ち下り立ち上がりの傾きは、波形503に比べて緩やかになる。同様に、クロックツリー403に接続するクロックラインには、高密度領域401の近傍に三つのクロックバッファ107が配置されている。そのため、高密度領域402との間の浮遊容量の影響が大きく、波形501の立ち下り立ち上がりの傾きは、三つの波形の中で最も緩やかになる（鈍化が最大）。
【００２６】
このように、隣接セルとの間の浮遊容量の違いにより、クロックツリー403、404、405におけるクロック波形の傾きが異なり、クロック信号の間に大きな信号ずれ（スキュー）が生じる。論理ブロック104、105、106の間でデータの授受が行われる場合、クロックツリー403、404、405の間のスキューをタイミングマージンに設定する必要があり、クロックツリー403、404、405の間のタイミング収束を困難にさせる。
【００２７】
図6(B)は遮蔽ブロック205を備えるバッファセル200をクロックバッファ107に用いた場合のクロックツリーにおけるクロック信号の立ち下り波形と立ち上がり波形を重ねて示している。この場合、高密度領域のセルとクロックバッファ107の間の浮遊容量の影響が低減または軽減される。その結果、波形503の立ち下がり立ち上がりに近似した立ち下がり立ち上がりをもつ波形501と502が得られ、スキューが減少する。従って、タイミングマージンに考慮すべきスキューが小さくなり、クロックツリー403、404、405の間のタイミング収束が容易になる。
【００２８】
このように、FinFETの特徴を活かしつつ、遮蔽ブロック205を備えるセルを用いることにより、セルの間の浮遊容量の影響を低減または軽減することができる。例えば、遮蔽ブロック205を備えるバッファセル200をクロックバッファ107として用いたクロックツリーを構成すれば、クロック信号の間のスキューを抑制することができる。
【００２９】
［クロックツリーの別の構成］
例えば、図1において、クロックソース108の周波数は10MHzであり、PLL101はクロックソース108を100逓倍して1GHzのクロック信号を出力する。分周回路102は、入力クロックを1/4に分周して250MHzのクロック信号を出力する。また、分周回路103は、入力クロックを1/2に分周して500MHzのクロック信号を出力する。
【００３０】
この例によれば、論理ブロック104は、内部に250MHzで動作する回路ブロックと、500Mhzで動作する回路ブロックを有することになる。また、論理ブロック105は内部に500MHzで動作する回路ブロックを有し、論理ブロック106は内部に1GHzで動作する回路ブロックを有することになる。
【００３１】
図7によりクロックツリーの別の例を示す。図7において、クロックバッファ107には遮蔽ブロック205を備えるバッファセル200が利用され、クロックバッファ109には遮蔽ブロック205を備えないバッファせるが利用される。つまり、周波数が比較的低いクロック信号が供給されるクロックツリー404、405に接続するクロックラインにクロックバッファ109を使用する。一方、周波数が比較的高いクロック信号が供給されるクロックツリー403に接続するクロックラインにクロックバッファ107を使用する。
【００３２】
図8によりクロック信号波形の一例を示す。図6と同様に、波形501はクロックツリー403におけるクロック波形を、波形502はクロックツリー404のクロック波形を、波形503はクロックツリー405のクロック波形をそれぞれ示す。
【００３３】
クロックツリー405に接続するクロックラインには、高密度領域の近傍に配置されたクロックバッファ109が存在しないため、浮遊容量の影響は小さく、波形503の立ち下り立ち上がりともに、三つの波形の中で最大の傾きをもつ（鈍化が最小）。クロックツリー404に接続するクロックラインには、高密度領域402の近傍に一つクロックバッファ109が配置されている。そのため、高密度領域402との間の浮遊容量の影響により、波形502の立ち下り立ち上がりの傾きは、波形503に比べて緩やかになる。
【００３４】
クロックツリー403に接続するクロックラインには、高密度領域401の近傍に三つのクロックバッファ107が配置されるが、遮蔽ブロック205により浮遊容量の影響が軽減される。従って、波形503の立ち下がり立ち上がりに近似した立ち下がり立ち上がりをもつ波形501が得られる。
【００３５】
一般に、動作周波数が高速であるほど、クロック信号の鈍化によるタイミング保証が難しくなり、設計全体が難しくなる。図8において、波形502の鈍化が最大になるが、クロックツリー404に供給されるクロック信号の周波数は比較的低いため、設計全体の難しさはあまり変わらない。一方、クロックツリー403に供給されるクロック信号の波形501の鈍化が抑制されるため、設計全体の難易度を下げる効果が期待される。
【００３６】
このように、周波数の高いクロック信号のクロックラインに遮蔽ブロック205を備えるバッファセル200を利用することで、セル間の浮遊容量の影響を低減または軽減して、クロック信号の鈍化の影響を軽減することができる。
【００３７】
本発明は、上述の実施例に限定されず、幅広い応用が可能である。例えば、遮蔽ブロック205を備えるバッファセル200は、セルの配置密度が高い領域を通過するクロックラインのクロックバッファにのみ利用したり、異クロックドメイン間でデータの授受があるクロック信号に限り利用してもよい。
【符号の説明】
【００３８】
100 … 半導体装置、200 … セル、205 … 遮蔽ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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