(57)【要約】      （修正有）【課題】オン電圧の上昇を抑制できる半導体装置を提供する。【解決手段】第１導電形の第１半導体領域１と、第２導電形の第２半導体領域３と、第２導電形の第３半導体領域６と、第１導電形の第４半導体領域４と、第２導電形の第５半導体領域５と、ゲート電極１０と、第１電極２０と、を有する。第３半導体領域６は、第１絶縁層２１とゲート絶縁層１１との間の一部に設けられている。第３半導体領域６は、第１絶縁層２１に接している。第３半導体領域６の第２導電形のキャリア濃度は、第２半導体領域３の第２導電形のキャリア濃度よりも高い。第４半導体領域４は、第１部分４ａを有する。第１部分４ａは、第１半導体領域４から第２半導体領域３に向かう第１方向において、第３半導体領域６と並んでいる。第５半導体領域５は、ゲート絶縁層１１に接している。第５半導体領域５は、第１方向に対して垂直な第２方向において第１部分４ａと並んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
ゲート絶縁層を介して前記第２半導体領域に囲まれた部分を有するゲート電極と、
第１絶縁層を介して前記第２半導体領域に囲まれた部分を有し、前記ゲート電極と離間して設けられた第１電極と、
前記第１絶縁層と前記ゲート絶縁層との間の一部に設けられ、前記第１絶縁層に接し、第２導電形のキャリア濃度が前記第２半導体領域の第２導電形のキャリア濃度よりも高い、第２導電形の第３半導体領域と、
前記第１半導体領域から前記第２半導体領域に向かう第１方向において前記第３半導体領域と並ぶ第１部分を有し、前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記ゲート電極と前記第１電極との間に位置する第１導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられ、前記ゲート絶縁層に接し、前記第１方向に対して垂直な第２方向において前記第１部分と並ぶ第２導電形の第５半導体領域と、
を備えた半導体装置。
【請求項２】
前記第１電極は、前記ゲート電極と電気的に接続された請求項１記載の半導体装置。
【請求項３】
前記第１方向において、前記第２半導体領域の一部と前記第３半導体領域との間に設けられた第２導電形の第６半導体領域をさらに備えた請求項２記載の半導体装置。
【請求項４】
前記第１電極と前記第６半導体領域は、前記第２方向において並んでいる請求項３記載の半導体装置。
【請求項５】
前記第３半導体領域と前記第４半導体領域は、前記第１方向において並んでいない請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置において、寄生バイポーラトランジスタのラッチアップを抑制するために、エミッタ領域が間引きされた構造を有するものがある。
しかし、エミッタ領域が間引きされると、チャネル密度が低下するため、オン電圧が上昇する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１３２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン電圧の上昇を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、ゲート電極と、第１電極と、を有する。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記ゲート電極は、ゲート絶縁層を介して前記第２半導体領域に囲まれた部分を有する。
前記第１電極は、前記ゲート電極と離間して設けられている。前記第１電極は、第１絶縁層を介して前記第２半導体領域に囲まれた部分を有する。
前記第３半導体領域は、前記第１絶縁層と前記ゲート絶縁層との間の一部に設けられている。
前記第３半導体領域は、前記第１絶縁層に接している。前記第３半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも高い。
前記第４半導体領域は、第１部分を有する。前記第１部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向において、前記第３半導体領域と並んでいる。前記第４半導体領域は、前記第２半導体領域の上および前記第３半導体領域の上に設けられている。前記第４半導体領域は、前記ゲート電極と前記第１電極との間に位置する。
前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。前記第５半導体領域は、前記ゲート絶縁層に接している。前記第５半導体領域は、前記第１方向に対して垂直な第２方向において前記第１部分と並んでいる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【図５】第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｐ＋形コレクタ領域１からｎ−形半導体領域３に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向及びＹ方向とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１を参照して、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
【０００９】
半導体装置１００は、例えば、ＩＧＢＴである。
図１に表すように、半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）と、ｎ＋形（第２導電形）半導体領域２と、ｎ−形半導体領域３（第２半導体領域）と、ｐ形ベース領域４（第４半導体領域）と、ｎ＋形エミッタ領域５（第５半導体領域）と、ｎ形半導体領域６（第３半導体領域）と、ゲート電極１０と、ゲート絶縁層１１と、第１電極２０と、第１絶縁層２１と、コレクタ電極３１と、エミッタ電極３２と、を有する。
【００１０】
コレクタ電極３１は、半導体装置１００の下面に設けられている。
ｐ＋形コレクタ領域１は、コレクタ電極３１の上に設けられ、コレクタ電極３１と電気的に接続されている。
ｎ＋形半導体領域２は、ｐ＋形コレクタ領域１の上に設けられている。
ｎ−形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
ｐ形ベース領域４は、ｎ−形半導体領域３の上に設けられている。
ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上に選択的に設けられている。
【００１１】
ゲート電極１０および第１電極２０は、ｎ−形半導体領域３の上に、互いに離間して設けられている。ゲート電極１０および第１電極２０は、Ｘ方向において交互に設けられている。
【００１２】
ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介してｐ形ベース領域４と対面している。第１電極２０は、Ｘ方向において、第１絶縁層２１を介してｐ形ベース領域４と対面している。また、ゲート電極１０および第１電極２０は、Ｘ−Ｙ面に沿ってｎ−形半導体領域３に囲まれた部分を有する。
【００１３】
ｎ形半導体領域６は、ゲート絶縁層１１と第１絶縁層２１との間の一部に設けられている。また、ｎ形半導体領域６は、Ｚ方向において、ｐ形ベース領域４とｎ−形半導体領域３との間に位置し、第１絶縁層２１に接している。ｎ形半導体領域６は、ｐ形ベース領域４に接していてもよいし、ｎ形半導体領域６とｐ形ベース領域４との間にｎ−形半導体領域３の他の一部が設けられていてもよい。
【００１４】
ｐ形ベース領域４は、Ｚ方向においてｎ形半導体領域６と並ぶ第１部分４ａを有する。第１部分４ａは第１絶縁層２１に接している。また、第１部分４ａは、Ｘ方向においてｎ＋形エミッタ領域５と並んでいる。
【００１５】
換言すると、ゲート電極１０と第１電極２０との間において、ｎ＋形エミッタ領域５はゲート電極１０側にのみ選択的に設けられ、ｎ形半導体領域６は第１電極２０側にのみ選択的に設けられている。ｎ＋形エミッタ領域５とｎ形半導体領域６は、Ｚ方向において並んでいない。
【００１６】
ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｎ形半導体領域６、ゲート電極１０、および第１電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１７】
エミッタ電極３２は、半導体装置１００の上面に設けられており、ｐ形ベース領域４およびｎ＋形エミッタ領域５と電気的に接続されている。また、ゲート電極１０とエミッタ電極３２との間には絶縁層が設けられ、ゲート電極１０とエミッタ電極３２は電気的に分離されている。
第１電極２０は、エミッタ電極３２と電気的に接続されていてもよい。あるいは、第１電極２０は、ゲート電極１０と電気的に接続されていてもよい。
【００１８】
コレクタ電極３１に、エミッタ電極３２に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が加えられることで、ＩＧＢＴがオン状態となる。このとき、ｐ形ベース領域４のゲート絶縁層１１近傍の領域にチャネル（反転層）が形成される。
【００１９】
次に、第１実施形態に係る半導体装置１００の製造方法の一例について、図２および図３を用いて説明する。
図２および図３は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
【００２０】
まず、ｎ＋形の半導体層２ａの上にｎ−形の半導体層３ａが形成された半導体基板を用意する。続いて、図２（ａ）に表すように、ｎ−形半導体層３ａの表面に選択的にｎ形不純物をイオン注入し、ｎ形半導体領域６を形成する。
【００２１】
次に、ｎ−形半導体層３ａおよびｎ形半導体領域６の上に、ｎ−形の半導体層３ｂ（不図示）を形成する。ｎ−形半導体層３ｂにｐ形の不純物をイオン注入することで、ｐ形ベース領域４を形成する。続いて、ｐ形ベース領域４の表面に選択的にｎ形不純物をイオン注入することで、図２（ｂ）に表すように、ｎ＋形エミッタ領域５を形成する。
【００２２】
次に、ｐ形ベース領域４を貫通する複数のトレンチを形成する。トレンチの一部はｎ＋形エミッタ領域５を貫通し、トレンチの他の一部はｎ形半導体領域６を貫通している。続いて、このトレンチの内壁を熱酸化することで、絶縁層１１ａを形成する。この絶縁層１１ａの上に導電層を形成し、図３（ａ）に表すように導電層をエッチバックする。この工程により、それぞれのトレンチの内部に、ゲート電極１０または第１電極２０が形成される。
【００２３】
次に、これらの電極およびｐ形ベース領域４を覆う絶縁層１１ｂを形成する。絶縁層１１ａおよび１１ｂをパターニングすることで、ゲート絶縁層１１および第１絶縁層２１が形成される。続いて、これらの絶縁層の上に金属層を形成し、この金属層をパターニングすることでエミッタ電極３２が形成される。
【００２４】
次に、ｎ＋形半導体層２ａが所定の厚さになるまで、ｎ＋形半導体層２ａの裏面を研磨する。続いて、図３（ｂ）に表すように、ｎ＋形半導体層２ａの底面にｐ形不純物をイオン注入し、ｐ＋形コレクタ領域１を形成する。
その後、ｐ＋形コレクタ領域１の下にコレクタ電極３１を形成することで、図１に表す半導体装置１００が作製される。
【００２５】
ここで、本実施形態の作用および効果について説明する。
本実施形態に係る半導体装置１００は、ゲート電極１０側に選択的に設けられたｎ＋形エミッタ領域５、および第１電極２０側に選択的に設けられたｎ形半導体領域６を有する。
【００２６】
ｎ＋形エミッタ領域５がゲート電極１０側に選択的に設けられていることで、それぞれのｐ形ベース領域４を流れる電流が小さくなり、寄生バイポーラトランジスタのラッチアップが抑制される。
このとき、ｎ＋形エミッタ領域５が第１電極２０側に設けられていないため、チャネル密度が低下し、半導体装置のオン電圧が上昇する。
【００２７】
一方、ｎ形半導体領域６を設けることで、ｎ形半導体領域６において正孔を蓄積させることができる。このとき、ｎ形半導体領域６を、第１電極２０側に選択的に設けることで、チャネルを通してｎ−形半導体領域３に流れる電子と、ｎ形半導体領域６に蓄積された正孔と、の再結合を抑制することができる。電子と正孔の再結合が抑制されることで、ｎ−形半導体領域３におけるキャリアの密度を高め、半導体装置のオン電圧を低減することができる。
【００２８】
すなわち、本実施形態によれば、ｎ＋形エミッタ領域５をゲート電極１０側に選択的に設けることで生じるオン電圧の上昇を、ｎ形半導体領域６を第１電極２０側に選択的に設けることで抑制することが可能である。
【００２９】
（第２実施形態）
図４を参照して、第２実施形態に係る半導体装置の一例について説明する。
図４は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
【００３０】
第２実施形態に係る半導体装置２００は、半導体装置１００との比較において、ｐ＋形半導体領域７をさらに有する点で異なる。また、半導体装置２００では、第１電極２０は、ゲート電極１０と電気的に接続されている。
【００３１】
ｐ＋形半導体領域７は、Ｚ方向においてｎ形半導体領域６とｎ＋形半導体領域２との間に設けられている。ｎ形半導体領域６は、ｐ形ベース領域４とｐ＋形半導体領域７との間に位置し、これらの半導体領域と接している。
【００３２】
半導体装置２００では、ゲート電極１０および第１電極２０に対して、閾値以上の正の電圧が印加されることで、ＭＯＳＦＥＴがオン状態となる。ただし、ｎ＋形エミッタ領域５は、ゲート電極１０側にのみ選択的に設けられている。このため、第１電極２０に対して、閾値以上の正の電圧が印加されると第１絶縁層２１近傍にチャネルが形成されるが、電子は当該チャネルを流れない。
【００３３】
ＭＯＳＦＥＴをオン状態にした後、ゲート電極１０および第１電極２０に対して負の電圧を印加する。この動作により、第１電極２０と対面するｎ形半導体領域６の第１絶縁層２１近傍の領域に、正孔に対するチャネルが形成される。ｎ−形半導体領域３に蓄積された正孔は、このチャネルを通してエミッタ電極３２に排出される。
【００３４】
本実施形態によれば、ＭＯＳＦＥＴをターンオンした際のキャリアの排出を効率的に行うことができる。このため、本実施形態によれば、第１実施形態で述べた効果に加えて、半導体装置のスイッチング損失を低減することができる。
【００３５】
また、ｐ＋形半導体領域７が設けることで、ｎ形半導体領域６に形成されるチャネルを通して正孔が排出される際に、排出経路における正孔に対する抵抗を小さくすることができる。このため、半導体装置のスイッチング損失をより一層低減することが可能である。
【００３６】
（変形例）
図５は、第２実施形態の変形例に係る半導体装置２１０の一部を表す斜視断面図である。
半導体装置２００では、Ｘ方向において、２つの第１部分４ａと２つのｎ＋形エミッタ領域５が交互に設けられていた。これに対して、変形例に係る半導体装置２１０では、Ｘ方向において、第１部分４ａとｎ＋形エミッタ領域５が交互に設けられている。
【００３７】
本変形例においても、ゲート電極１０および第１電極２０に対して負の電圧が印加されることで、ｎ形半導体領域６に、正孔に対するチャネルが形成される。従って、本変形例によれば、第２実施形態と同様に、半導体装置のスイッチング損失を低減することが可能である。
【００３８】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００３９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ＋形コレクタ領域１、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ゲート電極１０、ゲート絶縁層１１、第１電極２０、第１絶縁層２１、コレクタ電極３１、およびエミッタ電極３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４０】
１００、２００、２１０…半導体装置  １…ｐ＋形コレクタ領域  ２…ｎ＋形半導体領域  ３…ｎ−形半導体領域  ４…ｐ形ベース領域  ５…ｎ＋形エミッタ領域  ６…ｎ形半導体領域  ７…ｐ＋形半導体領域  １０…ゲート電極  １１…ゲート絶縁層  ２０…第１電極  ２１…第１絶縁層  ３１…コレクタ電極  ３２…エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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