(57)【要約】【課題】高周波メモリの試験装置及び試験方法を提供する【解決手段】本発明は一種の高周波メモリの試験方法を開示し、先ず、変換インタフェース１１０、テスタ１２０と素子結合板１３０を含む高周波メモリの試験装置１００を提供する。テスタ１２０は変換インタフェース１１０を介して素子結合板１３０と電気的に接続し、変換インタフェース１１０は、テスタ１２０が出力した第１試験信号と第２試験信号を合併して高調波試験信号を生成し、生成した高調波試験信号を素子結合板１３０に送信し、そのように、素子結合板１３０に配置した少なくとも２個の被試験メモリパッケージに対し試験を行なう。【選択図】  図３
2017084434.tif 000002
【特許請求の範囲】
【請求項１】
信号合併共有装置、第１接続バス、第２接続バス、第３接続バス、および第４接続バスを有する変換インタフェースと、
第１入力／出力端子群、および、第２入力／出力端子群を有するテスタと、
第１ピン群、および、第２ピン群を有する素子結合板とを、
備え、
前記第１接続バス、前記第２接続バス、前記第３接続バス、および、前記第４接続バスは前記信号合併共有装置にそれぞれ接続されており、
前記第１入力／出力端子群は、前記第１接続バスを介して前記信号合併共有装置に連結されており、第１試験信号を前記信号合併共有装置に出力することに用いられ、
前記第２入力／出力端子群は前記第２接続バスを介して前記信号合併共有装置に連結されており、第２試験信号を前記信号合併共有装置に出力することに用いられ、
前記第１ピン群は前記第３接続バスを介して前記信号合併共有装置に連結されており、
前記第２ピン群は前記第４接続バスを介して前記信号合併共有装置に連結されており、
前記変換インタフェースは、前記第１試験信号と前記第２試験信号を合併して高調波試験信号を生成することに用いられ、
生成した前記高調波試験信号は、前記信号合併共有装置および前記第３接続バスを経由して前記第１ピン群に入力され、前記信号合併共有装置および前記第４接続バスを経由して前記第２ピン群に入力されることを特徴とする高周波メモリの試験装置。
【請求項２】
前記信号合併共有装置は多信号入出力可能な節点を複数個含むことを特徴とする請求項１記載の高周波メモリの試験装置。
【請求項３】
前記信号合併共有装置は、数量的に対応する複数個の合併節点、複数個の高調波線路、および、複数個の共有節点を有し、
前記高調波線路は、対応する前記合併節点と対応する前記共有節点に接続されており、
前記第１接続バスおよび前記第２接続バスは、対応する前記合併節点に接続されており、
前記第３接続バスおよび前記第４接続バスは、対応する前記合併節点に接続されていることを特徴とする請求項１記載の高周波メモリの試験装置。
【請求項４】
前記高調波試験信号の周波数は前記第１試験信号または前記第２試験信号の周波数の２倍であることを特徴とする請求項１記載の高周波メモリの試験装置。
【請求項５】
前記第１ピン群および前記第２ピン群は、前記素子結合板の第１結合スロットおよび第２結合スロットにそれぞれ位置決められており、ピンの種類および並び方が同じであり、前記第３接続バスと前記第４接続バスの対応接続に用いられることを特徴とする請求項１記載の高周波メモリの試験装置。  
【請求項６】
前記第１ピン群の一部と前記第２ピン群の一部は、前記素子結合板の同一の結合スロットに位置決められており、ピンの種類が異なっており、前記第３接続バスと前記第４接続バスの対応接続に用いられることを特徴とする請求項１記載の高周波メモリの試験装置。
【請求項７】
前記第１接続バスと前記第２接続バスとは、同じ伝送ルートを有することを特徴とする請求項１ないし６のいずれかに記載の高周波メモリの試験装置。  
【請求項８】
前記第３接続バスと前記第４接続バスとは、同じ伝送ルートを有することを特徴とする請求項７記載の高周波メモリの試験装置。
【請求項９】
変換インタフェースと、テスタと、素子結合板とを備える試験装置を提供する第１工程と、
少なくとも２個の被試験メモリパッケージを前記素子結合板に配置する第２工程と、
書き込みプロセスを行なう第３工程と、を含み、
第１工程において、
前記変換インタフェースは、信号合併共有装置、第１接続バス、第２接続バス、第３接続バス、および、第４接続バスを有し、
前記テスタは、第１入力／出力端子群と第２入力／出力端子群を有し、
前記素子結合板は、第１ピン群と第２ピン群を有し、
前記第１接続バス、前記第２接続バス、前記第３接続バス、および、前記第４接続バスは前記信号合併共有装置にそれぞれ接続されており、
前記第１入力／出力端子群は前記第１接続バスを介して前記信号合併共有装置に接続されており、
前記第２入力／出力端子群は前記第２接続バスを介して前記信号合併共有装置に接続されており、
前記第１ピン群は前記第３接続バスを介して前記信号合併共有装置に接続されており、
前記第２ピン群は前記第４接続バスを介して前記信号合併共有装置に接続されており、
第２工程において、
被試験メモリパッケージの第１チップは前記第１ピン群に電気的に接続されており、
前記被試験メモリパッケージの第２チップは前記第２ピン群に電気的に接続されており、
前記第１チップと前記第２チップは前記素子結合板の異なるスロットと同じスロットとのいずれかに位置し、
第３工程において、
前記テスタの前記第１入力／出力端子群は第１試験信号を前記信号合併共有装置に出力し、
前記テスタの前記第２入力／出力端子群は第２試験信号を前記信号合併共有装置に出力し、
前記変換インタフェースは前記第１試験信号と前記第２試験信号とを合併して高調波試験信号を生成し、
生成した高調波試験信号は、前記信号合併共有装置、前記第３接続バス、および前記第１ピン群を経由して前記第１チップに出力され、同時に前記信号合併共有装置、前記第４接続バス、および前記第２ピン群を経由して前記第２チップに出力されることを特徴とする高周波メモリの試験方法。
【請求項１０】
前記信号合併共有装置は多信号入出力可能な節点を複数個含むことを特徴とする請求項９記載の高周波メモリの試験方法。
【請求項１１】
前記第１チップは前記第１ピン群を経由して第１試験結果信号を出力し、
前記第１試験結果信号は、前記第３接続バスを介して前記信号合併共有装置に送信され、前記変換インタフェースに共有され、前記信号合併共有装置と前記第１接続バスを経由して前記第１入力／出力端子群に出力され、かつ同時に前記信号合併共有装置と前記第２接続バスを経由して前記第２入力／出力端子群に出力され、
前記第２チップは前記第２ピン群を経由して第２試験結果信号を出力し、
前記第２試験結果信号は、前記第４接続バスを介して前記信号合併共有装置に送信され、前記変換インタフェースに共有され、前記信号合併共有装置と前記第１接続バスを経由して前記第１入力／出力端子群に出力され、かつ同時に前記信号合併共有装置と前記第２接続バスを経由して前記第２入力／出力端子群に出力され、
前記テスタが異なる入力／出力端子群において複数個の同じ試験結果信号を受信するようにする読み取る工程をさらに含むことを特徴とする請求項９記載の高周波メモリの試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験技術に関し、特に高周波メモリの試験装置及び試験方法に関するものである。
【背景技術】
【０００２】
集積回路の製作、チップ切断作業及び半導体パッケージプロセスを経由し得るメモリ素子に対して適当なテスタを用いて電気的性能試験を行なうべきである。近年、メモリ素子の運算周波数は益々高くなり、従来のテスタは固定周波数の試験信号だけを提供して、次世代の高周波メモリ素子を試験することができなくなるため、新たな高調波整合の試験方法が提案されている。この高調波整合には、回路基板インタフェース（ＤＳＡ試験インタフェースボードとも呼ばれ、ＤＳＡはＤｅｖｉｃｅ  Ｓｐｅｃｉｆｉｃ  Ａｄａｐｔｅｒ  “装置専用アダプター”の略語である）に取替えることにより、テスタの２個の入力／出力端子を整合し素子結合板の１個のピンに接続させて周波数を二倍に達する。しかしながら、試験効率は大幅に落ちて、かつ単一高周波試験信号に比べて高調波整合の試験信号には誤差が存在している。
【０００３】
図１に示すように、周知のメモリの試験装置１０は、テスタ１１、回路基板インタフェース１２と素子結合板１３を有する。テスタ１１は、試験信号の出力に用いられて複数個の入力／出力端子ＩＯ０〜ＩＯ７を有する。回路基板インタフェース１２は、テスタ１１と素子結合板１３との間に配置され、複数個のバス群１２ａを有する。該バス群１２ａは入力／出力端子ＩＯ０〜ＩＯ７と素子結合板１３の対応するピンを接続するのに用いられる。素子結合板１３は複数個の結合スロット１３ａを有し、スロット１３ａ毎に被試験メモリパッケージが配置され、被試験メモリパッケージの内に１個または複数個のチップ２００が実装されている。テスタ１１の入力／出力端子ＩＯ０〜ＩＯ７から出力する試験信号はバス群１２ａを経由して被試験メモリパッケージの内蔵チップ２００に送信され、試験信号を受信したチップ２００は複数個の試験結果信号をテスタ１１に返送し、テスタ１１は試験信号と試験結果信号を比べてメモリパッケージの内蔵チップ２００が正常に動作したか否かを判別する。
【０００４】
さらに図１に示すように、試験装置１０には、テスタ１１が提供できる試験信号の周波数は被試験メモリパッケージの内蔵チップ２００の動作周波数と一致する必要が有る。例えば、８００Ｍｂｐｓ入出力を提供するテスタ１１は８００Ｍｂｐｓ入出力のチップ２００に限って試験することができる。図２に示すように、周知の技術には、８００Ｍｂｐｓ入出力を持つテスタ１１で１６００Ｍｂｐｓ入出力のチップ２００を試験する場合、別の回路基板インタフェース１４に取り替える必要がある。回路基板インタフェース１４は複数個の第１バス１４ａと複数個の第２バス１４ｂを有し、互いに対応する第１バス１４ａと第２バス１４ｂを、素子結合板１３の半数の結合スロット１３ａにおける同一ピンに夫々接続して高調波整合効果に達する。しかしながら、素子結合板１３の他の半数の結合スロット１３ａは未接続なダミーピンとなる。それにより、入力／出力端子ＩＯ０〜ＩＯ７中の対応する２個の端子を用いて試験信号を、素子結合板１３の対応する２個のピンに夫々出力して被試験メモリパッケージの内蔵チップ２００を試験して、ただし、このような方法では、低周波のテスタ１１で高周波のメモリ素子を試験することが可能となっても、テスタ１１が試験できるメモリ素子の数は半減され試験速度が大幅に低下する結果になる。さらに、図２に示すように、周知の技術において、同時に入力／出力端子ＩＯ０〜ＩＯ７中に２個の端子を用いて遅延時間を有する２つの試験信号を、素子結合板１３の同一ピンＤＱ０〜ＤＱ３に夫々出力する時に、同一ピンＤＱ０〜ＤＱ３に接続する第１バス１４ａと第２バス１４ｂとの長さは異なって、素子結合板１３のピンＤＱ０〜ＤＱ３には２つの試験信号を精確に受信することができないため、高調波整合は可能ではない。なお、両試験信号間の遅延時間により、高調波試験信号の入出力が誤って問題が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１９１０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、変換インタフェースの信号合併共有装置を用いて２つの試験信号を合併して高調波試験信号を生成し、この高調波試験信号を素子結合板における異なる結合スロットの同じピン又は同じ結合スロットの異なるピンに共有出力する高周波メモリの試験装置及び試験方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による高周波メモリの試験装置は、変換インタフェース、テスタと素子結合板を含む。変換インタフェースは信号合併共有装置、第１接続バス、第２接続バス、第３接続バス及び第４接続バスを有し、第１接続バス、第２接続バス、第３接続バスと第４接続バスは信号合併共有装置に夫々接続される。テスタは第１入力／出力端子群と第２入力／出力端子群を有し、第１入力／出力端子群は第１接続バスを介して信号合併共有装置に連結され、第２入力／出力端子群は第２接続バスを介して信号合併共有装置に連結される。素子結合板は第１ピン群と第２ピン群を有し、第１ピン群は第３接続バスを介して信号合併共有装置に連結され、第２ピン群は第４接続バスを介して信号合併共有装置に連結される。ここで、第１入力／出力端子群は第１試験信号を信号合併共有装置に出力するのに用いられ、第２入力／出力端子群は第２試験信号を信号合併共有装置に出力するのに用いられ、そして、変換インタフェースは第１試験信号と第２試験信号を合併して高調波試験信号を生成するのに用いられる。生成した高調波試験信号は、信号合併共有装置と第３接続バスを経由して第１ピン群に入力され、及び、信号合併共有装置と第４接続バスを経由して第２ピン群に入力される。
これにより、低周波のテスタで高周波の被試験メモリパッケージの内蔵チップを試験することができ、かつ素子結合板の有効な結合スロットの試験数量を維持することができる。
【０００８】
上に述べた目的を達成するために本発明では、さらに他の技術を採用する。
【０００９】
前記試験装置には、信号合併共有装置は多信号入出力可能な節点を複数個含み、そのため線路素子の使用が減少できる。
【００１０】
前記試験装置には、信号合併共有装置は数量的に対応する複数個の合併節点、複数個の高調波線路と複数個の共有節点を含み、高調波線路は対応する合併節点と対応する共有節点に、第１接続バスと第２接続バスは対応する合併節点に、第３接続バスと第４接続バスは対応する共有節点に夫々接続され、それにより、同一長さの接続バスにおける合併位置と共有位置の調整が可能になる。
【００１１】
前記試験装置には、高調波試験信号の周波数は具体的に第１試験信号又は第２試験信号の周波数の２倍である。
【００１２】
前記試験装置には、第１ピン群と第２ピン群は、素子結合板の第１結合スロットと第２結合スロットに夫々位置決められておりることが好ましい、かつ第３接続バスと第４接続バスの対応接続に用いられ、ピンの種類および並び方が同じである。
【００１３】
前記試験装置では、第１ピン群の一部と第２ピン群の一部は、素子結合板の同一結合スロットに位置決められておりることが好ましい、かつ第３接続バスと第４接続バスの対応接続に用いられ、ピンの種類が異なっている。
【００１４】
前記試験装置では、第１接続バスと第２接続バスとの伝送ルートは実質的に相当している。
【００１５】
前記試験装置では、第３接続バスと第４接続バスとの伝送ルートは実質的に相当している。
【００１６】
本発明による高周波メモリの試験方法は、以下の３つの工程を含む。第１工程では、前記の試験装置を提供し、この試験装置は変換インタフェース、テスタと素子結合板を含む。第２工程では、少なくとも２個の被試験メモリパッケージを素子結合板に配置し、被試験メモリパッケージの第１チップは第１ピン群に電気的に接続され、被試験メモリパッケージの第２チップは第２ピン群に電気的に接続される。第３工程では、書き込みプロセスを行ない、テスタの第１入力／出力端子群は第１試験信号を信号合併共有装置に出力し、テスタの第２入力／出力端子群は第２試験信号を信号合併共有装置に出力し、そして、変換インタフェースは第１試験信号と第２試験信号を合併して高調波試験信号を生成し、生成した高調波試験信号は、信号合併共有装置、第３接続バスと第１ピン群を経由して第１チップに出力され、かつ同時に信号合併共有装置、第４接続バスと第２ピン群を経由して第２チップに出力され、それにより、書き込みの試験時間が節約できるとともに、素子結合板に配置した被試験メモリパッケージの数量は半減に調整不要となる。
【００１７】
前記試験方法は、さらに読み取りプロセスを含む。第１チップは第１ピン群を経由して第１試験結果信号を出力し、該第１試験結果信号は、第３接続バスを介して信号合併共有装置に送信され、変換インタフェースに共有され、信号合併共有装置と第１接続バスを経由して第１入力／出力端子群に出力され、かつ同時に信号合併共有装置と第２接続バスを経由して第２入力／出力端子群に出力される。同様に、第２チップは第２ピン群を経由して第２試験結果信号を出力し、第２試験結果信号は、第４接続バスを介して信号合併共有装置に送信され、変換インタフェースで共有され、信号合併共有装置と第１接続バスを経由して第１入力／出力端子群に出力され、かつ同時に信号合併共有装置と第２接続バスを経由して第２入力／出力端子群に出力される。このように、テスタは異なる入力／出力端子群で同じ試験結果信号を複数個受信する。
【００１８】
本発明により、変換インタフェースの信号合併共有装置を用いて試験信号の合併を行なって、さらに試験結果信号を共有することで、テスタは被試験メモリパッケージを同時に複数個試験することができるとともに、低周波のテスタで高周波メモリを試験する時に、被試験メモリ素子の有効試験数量と試験速度を維持することができる。
【図面の簡単な説明】
【００１９】
【図１】周知のメモリの試験装置を示す図である。
【図２】高周波メモリを試験する周知の試験装置を示す図である。
【図３】本発明の第１実施形態による高周波メモリの試験装置の構成を示す図である。
【図４Ａ】本発明の第１実施形態による高周波メモリの試験装置の一部の回路を示す図である。
【図４Ｂ】本発明の第１実施形態による書き込みプロセスには、第１試験信号、第２試験信号と高調波試験信号のタイミングチャートである。
【図４Ｃ】本発明の第１実施形態による読み取りプロセスには、異なる入力／出力端子群で同じ試験結果信号を読み取るタイミングチャートである。
【図５】本発明の第２実施形態による高周波メモリの試験装置を示す図である。
【図６】本発明の第３実施形態による高周波メモリの試験装置を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付された図面を参照して、本発明の実施形態について説明する。しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成だけを示し、実際に実施する部材の個数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されておる。一方、実際に使われる個数、外形、寸法は様々な設計に応じ、部材の配置はより複雑になる可能性がある。
【００２１】
図３は、本発明の第１実施形態による高周波メモリの試験装置１００の構成図である。高周波メモリの試験装置１００は変換インタフェース１１０、テスタ１２０と素子結合板１３０を含み、変換インタフェース１１０はテスタ１２０と素子結合板１３０に接続されている。
【００２２】
図３に示すように、テスタ１２０は第１入力／出力端子群１２１と第２入力／出力端子群１２２を有する。本実施形態では、第１入力／出力端子群１２１は４個の入力／出力端子ＩＯ０〜ＩＯ３を有し、これらの入力／出力端子ＩＯ０〜ＩＯ３は第１試験信号を出力するのに夫々用いられ、第２入力／出力端子群１２２は４個の入力／出力端子ＩＯ４〜ＩＯ７を有し、これらの入力／出力端子ＩＯ４〜ＩＯ７は第２試験信号を出力するのに夫々用いられる。ここで、テスタ１２０に出力された第１試験信号と第２試験信号は同一周波数であり、両信号の間に遅延時間が有る。
【００２３】
変換インタフェース１１０は信号合併共有装置１１１、第１接続バス１１２、第２接続バス１１３、第３接続バス１１４と第４接続バス１１５を有する。第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３は第１接続バス１１２を介して信号合併共有装置１１１に連結されることで、第１入力／出力端子群１２１が出力した第１試験信号は第１接続バス１１２を経由して信号合併共有装置１１１に送信されることができる。
【００２４】
同様に、第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７は第２接続バス１１３を介して信号合併共有装置１１１に連結されることで、第２入力／出力端子群１２２が出力した第２試験信号は第２接続バス１１３を経由して信号合併共有装置１１１に送信されることができる。変換インタフェース１１０は第１試験信号と第２試験信号を受信した後、信号合併共有装置１１１は両試験信号を合併して高調波試験信号を生成し、この高調波試験信号の周波数は第１試験信号又は第２試験信号の周波数の２倍になる。
【００２５】
図３に示すように、第１接続バス１１２と第２接続バス１１３との伝送ルートは実質に相当すれば好ましい。それにより、信号合併共有装置１１１は遅延時間や誤差の無い方式で第１試験信号と第２試験信号を受信することができ、第１試験信号と第２試験信号との伝送遅延による合併エラーが避けられる。
【００２６】
図３に示すように、素子結合板１３０は、複数個の被試験メモリパッケージを配置する目的で第１結合スロット１３１と第２結合スロット１３２を有し、結合スロット毎に１個の被試験メモリパッケージを配置し、被試験メモリパッケージ毎に１個又は複数個のチップ（第１チップ２００Ａ又／及び第２チップ２００Ｂ）が内蔵されている。本実施形態において、第１チップ２００Ａと第２チップ２００Ｂの区別は試験時に異なる結合スロットに位置することであり、即ち、第１チップ２００Ａと第２チップ２００Ｂは所定１個の被試験メモリパッケージに収容されない。
【００２７】
ここで、第１結合スロット１３１は第１ピン群１３３を有し、第２結合スロット１３２は第２ピン群１３４を有し、即ち、第１ピン群１３３と第２ピン群１３４は素子結合板１３０中の異なる位置の結合スロットに夫々位置決められており、かつ第３接続バス１１４と第４接続バス１１５の対応接続ができるため、第１結合スロット１３１と第２結合スロット１３２は、ピンの種類および並び方が同じであり、同じ機能ピンの順次接続構成を有する。また、前記ピン群１３３，１３４の区別定義は結合スロットに次第であり、２つのピンは異なる結合スロットに位置すれば同一ピン群に属しない。
【００２８】
本実施形態において、第１ピン群１３３は４個のピンＤＱ０〜ＤＱ３を有し、第２ピン群１３４は４個のピンＤＱ０〜ＤＱ３を有し、つまり第１ピン群１３３と第２ピン群１３４は同じ機能ピンを含む。なお、第１結合スロット１３１における第１ピン群１３３のピンＤＱ０〜ＤＱ３は第３接続バス１１４を介して信号合併共有装置１１１に連結されることで、高調波試験信号は信号合併共有装置１１１と第３接続バス１１４を経由して第１結合スロット１３１の第１ピン群１３３に送信される。
【００２９】
同様に、第２結合スロット１３２における第２ピン群１３４のピンＤＱ０〜ＤＱ３は第４接続バス１１５を介して信号合併共有装置１１１に連結されることで、高調波試験信号は信号合併共有装置１１１と第４接続バス１１５を経由して第２結合スロット１３２の第２ピン群１３４に送信される。前記“異なる結合スロットにおける同じ機能ピンが対応接続バスで順次接続される構成”は、“第３接続バス１１４を経由して第１結合スロット１３１のピンＤＱ０〜ＤＱ３が第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３に順序連結されかつ第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７にも順序連結され、及び、第４接続バス１１５を経由して第２結合スロット１３２のピンＤＱ０〜ＤＱ３が第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３に順序連結されかつ第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７にも順序連結され”、のように表現している。
【００３０】
第１結合スロット１３１の第１ピン群１３３と第２結合スロット１３２の第２ピン群１３４を経由して高調波試験信号は多数個の被試験メモリパッケージの内蔵チップ（第１チップ２００Ａと第２チップ２００Ｂ）に送信されて試験を行ない、その後、被試験メモリパッケージの内蔵チップは試験結果信号を出力する。ここでは、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａは第１ピン群１３３を経由して第１試験結果信号を信号合併共有装置１１１に出力し、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂは第２ピン群１３４を経由して第２試験結果信号を信号合併共有装置１１１に出力する。
【００３１】
一方、変換インタフェース１１０は、第１試験結果信号と第２試験結果信号との任意一方の試験結果信号を共有して複数個の同じ試験結果信号を生成し、該同じ試験結果信号群の中１つは信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１に出力され、該同じ試験結果信号群の中他１つは信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２に出力される。このように、テスタ１２０は、結合スロット中の被試験メモリパッケージが共有送信した同じ試験結果信号を異なる入力／出力端子群１２１、１２２で受信でき、さらに、第１試験信号と第２試験信号に比較した後、被試験メモリパッケージの試験が完成になる。
【００３２】
図３に示すように、第３接続バス１１４と第４接続バス１１５との伝送ルートは実質的に等しくなって、信号合併共有装置１１１は、遅延時間や誤差が無い方式で第１試験信号と第２試験信号を出力することができる。なお、第１接続バス１１２と第２接続バス１１３との伝送ルートは実質的に等しくなって、第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３と第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７は、信号合併共有装置１１１が読み出した同じ試験結果信号を同時に受信することができ、試験結果に与える伝送遅延時間の影響を避ける。
【００３３】
ピンＤＱ０を例にして、図４Ａは高周波メモリの試験装置１００の一部の回路図を示す。図４Ｂは、ピンＤＱ０の書き込みプロセスにおける第１試験信号、第２試験信号と高調波試験信号のタイミングチャートを示す。ここで、第１試験信号と第２試験信号を一定時間差を持たせるので、積み重ね方式を用いて第１試験信号と第２試験信号を合併して高調波試験信号を形成して可能である。図４Ｃは、読み取りプロセスにおいて、ピンＤＱ０で読み出した同じ試験結果信号は異なる入力／出力端子群で読み取られるタイミングチャートを示す。ここで、読み取りの測定タイミングは図４Ｃに上向き矢印で示され、異なる入力／出力端子群は異なる入力／出力端子ＩＯ０とＩＯ４を例にして、試験結果信号は単一や複数のピンで出力されることができる。
【００３４】
単一ピン出力の実施形態において、第１結合スロット１３１のピンＤＱ０から１つの高周波試験結果信号を出力する時に、第２結合スロット１３２のピンＤＱ０は使用禁止状態になり、同様に第２結合スロット１３２のピンＤＱ０から他１つの高周波試験結果信号を出力する時に、第１結合スロット１３１のピンＤＱ０は使用禁止状態になる。ピンＤＱ０から高周波試験結果信号を出力した後、異なる入力／出力端子ＩＯ０とＩＯ４に共有伝送することができ、該高周波試験結果信号の前段データと後段データは夫々読み取られることが可能である（図４Ｃに示すように）。また、複数同じピン出力の実施形態において、第１結合スロット１３１のピンＤＱ０と第２結合スロット１３２のピンＤＱ０から同時に１つの高周波試験結果信号を異なる入力／出力端子群１２１、１２２に対応する入力／出力端子ＩＯ０とＩＯ４に出力して、波形（ｗａｖｅｆｏｒｍ）比較方式を用いて異なる結合スロットにおける同じピンのデータ出力は正常か否かの判別をする。
【００３５】
図３、図４Ａ、図４Ｂと図４Ｃに示すように、高周波メモリの試験装置１００を用いて高周波メモリを試験し、その試験方法を下記に説明する。
【００３６】
先ず、少なくとも２個の被試験メモリパッケージを素子結合板１３０の第１結合スロット１３１と第２結合スロット１３２に夫々配置し、被試験メモリパッケージ毎は１個の結合スロットに対応し、被試験メモリパッケージ毎の内に１個または複数個のチップ（第１チップ２００Ａまた／および第２チップ２００Ｂ）を実装している。ここで、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａは第１ピン群１３３に電気的に接続され、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂは第２ピン群１３４に電気的に接続されている。
【００３７】
次に、図３と図４Ｂに示すように、共有書き込みプロセスを行なう。テスタ１２０の第１入力／出力端子群１２１（例えば入力／出力端子ＩＯ０）は第１試験信号を信号合併共有装置１１１に出力し、第２入力／出力端子群１２２（例えば入力／出力端子ＩＯ４）は第２試験信号を信号合併共有装置１１１に出力する。変換インタフェース１１０は第１試験信号と第２試験信号を合併して高調波試験信号（例えば入力／出力端子ＩＯ０とＩＯ４の合併信号）を生成し、該高調波試験信号は、信号合併共有装置１１１、第３接続バス１１４と第１結合スロット１３１の第１ピン群１３３を経由して第１チップ２００Ａに入力され（例えば第１結合スロット１３１のピンＤＱ０に入力される）、かつ同時に信号合併共有装置１１１、第４接続バス１１５、と第２結合スロット１３２の第２ピン群１３４を経由して第２チップ２００Ｂに入力される（例えば第２結合スロット１３２のピンＤＱ０に入力される）。それにより、第１結合スロット１３１（または第２結合スロット１３２）に配置した被試験メモリパッケージの内蔵２個のチップ（第１チップ２００Ａと第２チップ２００Ｂ）に対し高調波試験信号を用いて同時に高周波共有書き込み試験を行なうことができるとともに、テスタ１２０が同一時間にピン試験する数量の維持ができる。
【００３８】
その後、図３と図４Ｃに示すように、読み取りプロセスにおいて、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａは第１ピン群１３３のピンＤＱ０〜ＤＱ３（例えば第１結合スロット１３１内のピンＤＱ０）を経由して第１試験結果信号を出力し、該第１試験結果信号は第３接続バス１１４を介して信号合併共有装置１１１に送信される。変換インタフェース１１０によって第１試験結果信号は分散され複数個の同じ第１試験結果信号を生成する。その中に１つの同じ第１試験結果信号は信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３（例えば図４Ｃに示す入力／出力端子ＩＯ０）に送信され、他１つの同じ第１試験結果信号は信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７（例えば図４Ｃに示す入力／出力端子ＩＯ４）に送信される。
【００３９】
テスタ１２０は異なる入力／出力端子群１２１、１２２で複数個の同じ第１試験結果信号を受信してそれらの第１試験結果信号を第１試験信号と第２試験信号に比較することにより、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａの読み取り試験が完成になる。
【００４０】
さらに、第１結合スロット１３１に対する同時または非同時の読み取りプロセスにおいて、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂは第２ピン群１３４のピンＤＱ０〜ＤＱ３（例えば第２結合スロット１３２内のピンＤＱ０）を経由して第２試験結果信号を出力し、該第２試験結果信号は第４接続バス１１５を介して信号合併共有装置１１１に送信される。変換インタフェース１１０によって第２試験結果信号は分散され複数個の同じ第２試験結果信号を生成する。
【００４１】
その中に１つの同じ第２試験結果信号は信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３に送信され、他１つの同じ第２試験結果信号は信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７に送信される。テスタ１２０は異なる入力／出力端子群１２１、１２２で複数個の同じ第２試験結果信号を受信してそれらの第２試験結果信号を第１試験信号と第２試験信号に比較することにより、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂの読み取り試験が完成になる。
【００４２】
図５は、本発明の第２実施形態による高周波メモリの試験装置１００Ａを示す図である。第２実施形態と第１実施形態との相違点として、第１実施形態の信号合併共有装置１１１は多信号入出力可能な節点を複数個含み、節点毎は貫通孔（ｖｉａ）のようになり、それに対し、第２実施形態には、信号合併共有装置１１１は数量的対応する複数個の合併節点１１１ａ、複数個の高調波線路１１１ｂと複数個の共有節点１１１ｃを含むことである。高調波線路１１１ｂは対応する合併節点１１１ａと対応する共有節点１１１ｃにそれぞれ接続されている。ここで、高調波線路１１１ｂの信号伝播周波数は、テスタ１２０が提供できる試験周波数の二倍または二倍以上の整数倍である。
【００４３】
また、第１接続バス１１２は第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３と該端子群に対応する合併節点１１１ａに接続され、第２接続バス１１３は第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７と該端子群に対応する合併節点１１１ａに接続され、第３接続バス１１４は対応する共有節点１１１ｃと第１ピン群１３３のピンＤＱ０〜ＤＱ３に接続され、及び、第４接続バス１１５は対応する共有節点１１１ｃと第２ピン群１３４のピンＤＱ０〜ＤＱ３に接続される。このように、第１入力／出力端子群１２１の入力／出力端子ＩＯ０〜ＩＯ３が出力した第１試験信号、及び第２入力／出力端子群１２２の入力／出力端子ＩＯ４〜ＩＯ７が出力した第２試験信号は、第１接続バス１１２と第２接続バス１１３を経由して信号合併共有装置１１１に対応する合併節点１１１ａに夫々送信され、それゆえ、変換インタフェース１１０により高調波試験信号が生成される。
【００４４】
なお、該高調波試験信号は対応する高調波線路１１１ｂと対応する共有節点１１１ｃを経由して第１ピン群１３３のピンＤＱ０〜ＤＱ３と第２ピン群１３４のピンＤＱ０〜ＤＱ３に共有送信されることで、多数個の被試験メモリパッケージの内蔵チップ（第１チップ２００Ａと第２チップ２００Ｂを含む）に対し書き込み試験を同時に行なう。その後、読み取りプロセスが数回に行なわれて試験結果信号を出力する。第１読み取りプロセスの実施中には、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａは第１ピン群１３３を経由して第１試験結果信号を信号合併共有装置１１１に出力し、変換インタフェース１１０は第１試験結果信号を共有受信して複数個の同じ試験結果信号を生成し、該同じ試験結果信号群の中に１つは信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１に出力され、同時に、該同じ試験結果信号群の他１つは信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２に出力される。
【００４５】
このように、テスタ１２０は、異なる入力／出力端子群１２１、１２２で試験結果信号を共有受信し、さらに、第１試験信号と第２試験信号に比較して、第１結合スロット１３１に配置した被試験メモリパッケージの第１チップ２００Ａの読み取り試験が完成になる。例えば、第１入力／出力端子群１２１は同じ第１試験結果信号の前段２つのデータを測定することができ、第２入力／出力端子群１２２は同じ第１試験結果信号の後段２つのデータを測定することができる。
【００４６】
同様に、第２読み取りプロセスの実施中には、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂは第２ピン群１３４を経由して第２試験結果信号を信号合併共有装置１１１に対応する共有節点１１１ｃに出力し、変換インタフェース１１０は第２試験結果信号を共有受信して複数個の同じ試験結果信号を生成し、該同じ試験結果信号群の中１つは信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１に出力され、同時に、該同じ試験結果信号群の他１つは信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２に出力される。このように、テスタ１２０は、異なる入力／出力端子群１２１、１２２で多数個の同じ試験結果信号を共有受信し、さらに、第１試験信号と第２試験信号に比較して、第２結合スロット１３２に配置した被試験メモリパッケージの第２チップ２００Ｂの読み取り試験が完成になる。
【００４７】
図６は、本発明の第３実施形態による高周波メモリの試験装置１００Ｂを示す図である。第３実施形態と第１実施形態との相違点は、入力／出力端子ＩＯ０、ＩＯ１、ＩＯ４、ＩＯ５が第１入力／出力端子群１２１に含まれ、入力／出力端子ＩＯ２、ＩＯ３、ＩＯ６、ＩＯ７が第２入力／出力端子群１２２に含まれることである。ピンＤＱ０、ＤＱ１は第１ピン群１３３に属し、ピンＤＱ２、ＤＱ３は第２ピン群１３４に属し、素子結合板１３０は第１結合スロット１３１と第２結合スロット１３２を有し、第１結合スロット１３１と第２結合スロット１３２の任意一方は、第１ピン群１３３と第２ピン群１３４を有して同一被試験メモリパッケージの異なるチップ（第１チップ２００Ａと第２チップ２００Ｂ）に対応することができ、すなわち、第１ピン群１３３と第２ピン群１３４は素子結合板１３０の同一結合スロット中の異なるチップの接続位置に位置決められておりる。
【００４８】
それにより、本実施形態において、前記のピン群１３３、１３４の位置定義はチップによることになり、例え同一結合スロットに位置しても、両ピンは異なるチップと接続する場合、同一ピン群に属しない。また、第１ピン群１３３と第２ピン群１３４と夫々の一部は素子結合板１３０の同一結合スロットに位置決められておりることができ、例えば、第１ピン群１３３の複数個のピン（ＤＱ０、ＤＱ１）と第２ピン群１３４の複数個のピン（ＤＱ２、ＤＱ３）は第１結合スロット１３１だけに共存することではなく、第２結合スロット１３２にも共存している。なお、第３接続バスと第４接続バスの対応接続ができるため、前記のピン群１３３、１３４は異なる機能ピンの順序接続構成を有する。
【００４９】
本実施形態において、第１チップ２００Ａと第２チップ２００Ｂの区別は、試験時に対応する結合スロットに位置する異なるピンと接続することであり、すなわち、試験時に第１チップ２００Ａと第２チップ２００Ｂは所定の被試験メモリパッケージに含まれることができ、ただし、対応する結合スロットの異なる信号ピンと接続される。
【００５０】
第１入力／出力端子群１２１は第１接続バス１１２を介し信号合併共有装置１１１と連結され、第２入力／出力端子群１２２は第２接続バス１１３を介し信号合併共有装置１１１と連結される。第１ピン群１３３のピンＤＱ０、ＤＱ１は第３接続バス１１４を介し信号合併共有装置１１１と連結され、第２ピン群１３４のピンＤＱ２、ＤＱ３は第４接続バス１１５を介し信号合併共有装置１１１と連結される。第１入力／出力端子群１２１の入力／出力端子ＩＯ０、ＩＯ１、ＩＯ４、ＩＯ５夫々は第１試験信号を出力するために用いられ、第２入力／出力端子群１２２の入力／出力端子ＩＯ２、ＩＯ３、ＩＯ６、ＩＯ７夫々は第２試験信号を出力するために用いられる。
【００５１】
変換インタフェース１１０は第１試験信号と第２試験信号を受信し、さらに両信号を合併して高調波試験信号を生成し、生成した高調波試験信号は、信号合併共有装置１１１と第３接続バス１１４を経由して第１ピン群１３３のピンＤＱ０、ＤＱ１に入力されることで第１チップ２００Ａにデータを書き込み、かつ、信号合併共有装置１１１と第４接続バス１１５を経由して第２ピン群１３４のピンＤＱ２、ＤＱ３に入力されることで第２チップ２００Ｂにデータを書き込むことにより、高周波メモリの書き込み試験が完成になる。
【００５２】
また、書き込み試験の後に、被試験メモリパッケージの内蔵チップにより試験結果信号が出力され、ここで、第１チップ２００Ａは第１ピン群１３３のピンＤＱ０、ＤＱ１と第３接続バス１１４を経由して第１試験結果信号を信号合併共有装置１１１に出力し、変換インタフェース１１０は第１試験結果信号を共有受信して複数個の同じ試験結果信号を生成し、その中に１つの同じ試験結果信号は信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１の入力／出力端子ＩＯ０、ＩＯ１或いはＩＯ４、ＩＯ５に送信され、他１つの同じ試験結果信号は信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２の入力／出力端子ＩＯ２、ＩＯ３或いはＩＯ６、ＩＯ７に送信される。
【００５３】
テスタ１２０は異なる入力／出力端子群１２１、１２２で複数個の同じ試験結果信号を共有受信して第１試験信号と第２試験信号と比較することにより、被試験メモリパッケージの第１チップ２００Ａの読み取り試験が完成になる。なお、被試験メモリパッケージの第２チップ２００Ｂは第２ピン群１３４のピンＤＱ２、ＤＱ３と第４接続バス１１５を経由して第２試験結果信号を信号合併共有装置１１１に出力し、変換インタフェース１１０は第２試験結果信号を共有受信して複数個の同じ試験結果信号を生成し、その中に１つの同じ試験結果信号は信号合併共有装置１１１と第１接続バス１１２を経由して第１入力／出力端子群１２１の入力／出力端子ＩＯ０、ＩＯ１或いはＩＯ４、ＩＯ５に送信され、他１つの同じ試験結果信号は信号合併共有装置１１１と第２接続バス１１３を経由して第２入力／出力端子群１２２の入力／出力端子ＩＯ２、ＩＯ３或いはＩＯ６、ＩＯ７に送信される。
【００５４】
テスタ１２０は異なる入力／出力端子群１２１、１２２で複数個の同じ試験結果信号を共有受信して第１試験信号と第２試験信号と比較することにより、被試験メモリパッケージの第２チップ２００Ｂの読み取り試験が完成になる。このように、テスタ１２０は異なる入力／出力端子群１２１、１２２で複数個の同じ試験結果信号を共有受信して第１試験信号と第２試験信号と比較することにより、被試験メモリパッケージの読み取り試験が完成になる。
【００５５】
本発明は、変換インタフェース１１０の信号合併共有装置１１１を用いて試験信号の合併を行ないかつ試験結果信号を共有受信することで、テスタ１２０により複数個の被試験メモリパッケージを同時に試験させて可能である。また、前記の低周波のテスタ１２０で高周波メモリを試験する時に、被試験メモリ素子の有効試験数量が維持でき高効率の高周波メモリ試験に達する。被試験メモリ素子の歩留まりが高くなればなるほど、本発明の高周波メモリ試験のメリットはより顕著になる。
【００５６】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の保護範囲は後付の特許申請範囲で位置決められておりて、この保護範囲に基準して、本発明の精神と範囲内に触れるどんな変更や修正は本発明の保護範囲に属する。
【符号の説明】
【００５７】
ＩＯ０〜ＩＯ７    入力／出力端子
ＤＱ０〜ＤＱ３    ピン
１０      メモリの試験装置
１１      テスタ
１２      第１回路基板インタフェース
１３      素子結合板
１２ａ    バス群
１３ａ    結合スロット
１４      第２回路基板インタフェース
１４ａ    第１バス
１４ｂ    第２バス
１００、１００Ａ、１００Ｂ      高周波メモリの試験装置
１１０    変換インタフェース
１１１    信号合併共有装置
１１２    第１接続バス
１１３    第２接続バス
１１４    第３接続バス
１１５    第４接続バス
１１１ａ  合併節点
１１１ｂ  高調波線路
１１１ｃ  共有節点
１２０    テスタ
１２１    第１入力／出力端子群
１２２    第２入力／出力端子群
１３０    素子結合板
１３１    第１結合スロット
１３２    第２結合スロット
１３３    第１ピン群
１３４    第２ピン群
２００    被試験メモリパッケージ
２００Ａ    第１チップ
２００Ｂ    第２チップ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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