(57)【要約】【課題】フラット構造のネットリストで各階層の境界がなくなっても、その削除されたポートの動作を容易に確認する。【解決手段】ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置であって、回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段と、論理情報格納手段に格納されたポートの論理式に基づいてフラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段と、を備える。【選択図】図２
2017146731.tif 000002
【特許請求の範囲】
【請求項１】
ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置であって、
前記回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段と、
前記論理情報格納手段に格納されたポートの論理式に基づいて前記フラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段と、
を備えることを特徴とするデバッグ装置。
【請求項２】
前記論理情報格納手段は、前記論理値計算手段による計算対象ポートまでの経路途上に配されるポートを変数として構成されたポートの論理式を格納する
ことを特徴とする請求項１記載のデバッグ装置。
【請求項３】
前記論理値計算手段は、前記論理情報格納手段に格納された、前記経路途上に配されるポートを変数として構成されたポートの論理式に前記論理値を代入して前記フラット構造のネットリストにおいて削除されたポートの論理値を計算する
ことを特徴とする請求項２記載のデバッグ装置。
【請求項４】
前記論理値計算手段は、クロックサイクル時間毎にポートの論理値を計算する、
ことを特徴とする請求項１から３の何れか１項に記載のデバッグ装置。
【請求項５】
前記論理値計算手段は、信号をサンプリングするストローブポイントでポートの論理値を計算する、
ことを特徴とする請求項１から４の何れか１項に記載のデバッグ装置。
【請求項６】
前記論理値計算手段は、ポートの論理値を計算する際、前記回路記述による回路において発生する遅延分を加算する、
ことを特徴とする請求項１から５の何れか１項に記載のデバッグ装置。
【請求項７】
ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ方法であって、
コンピュータが、前記回路記述において階層構造をなす回路間を接続するポートの論理式を記憶部に格納するステップと、
コンピュータが、前記記憶部に格納されたポートの論理式に基づいて前記フラット構造のネットリストにおける削除されたポートの論理値を計算するステップと、
を備えることを特徴とするデバッグ方法。
【請求項８】
ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置のプログラムであって、
前記回路記述において階層構造をなす回路間を接続するポートの論理式を記憶部に格納する処理と、
前記記憶部に格納されたポートの論理式に基づいて前記フラット構造のネットリストにおける削除されたポートの論理値を計算する処理と、
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバッグ装置、デバッグ方法、及び、プログラムに関する。
【背景技術】
【０００２】
レジスタ転送レベル（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ  以下「ＲＴＬ」という。）で記述された設計データは論理合成によりゲートレベルのネットリストに変換される。論理合成する際、ネットリストの構造を階層構造又はフラット構造にすることができる。
【０００３】
このうち、階層構造のネットリストは論理合成の段階で各階層の入出力ポート名を上記の設計データのポート名と一致させることが可能であり、ポートに対してデバッグが容易である。一方、フラット構造のネットリストは階層の境界が無くなり、冗長性が削除されポートも削除されてしまうのでポート名によるデバッグが困難である。
【０００４】
しかしながら、フラット構造のネットリストは階層構造のネットリストと比べて冗長性がある回路が削除されるのでチップサイズが小さくなる利点がある。そのため確認が必要なポートをもつ一部の階層は残しつつ、それ以外の階層を展開、つまりフラット化することにより冗長回路削除の効果を少しでも享受するという手法が既に知られている。
【０００５】
上記に関し、例えば特許文献１には、展開前の各階層のポート値を観測する目的で、ＲＴＬで記述された設計データを階層展開してシミュレーションをする際に、各階層のポート情報を記憶させたポート対応関係記憶部からコマンドを使用してポートの観測機能を実現させていることが開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のフラット構造のネットリストでは階層の境界が無くなり、階層間にあったポートが無くなってしまうため、ネットリストにおけるシミュレーションのデバッグが容易でないという問題がある。
【０００７】
本発明は、上述した実情に鑑みてなされたものであって、フラット構造のネットリストで各階層の境界が無くなっても、その削除されたポートの動作を容易に確認することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明のデバッグ装置は、ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置であって、回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段と、論理情報格納手段に格納されたポートの論理式に基づいてフラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、フラット構造のネットリストで各階層の境界が無くなっても、その削除されたポートの動作を容易に確認することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態におけるデバッグ装置のハードウェア構成図である。
【図２】本発明の実施形態におけるデバッグ装置の機能ブロック図である。
【図３】論理合成開始からＰｏｓｔＳｉｍ終了までのフロー図である。
【図４】本発明の実施形態における処理手順を示すフロー図である。
【図５】ＲＴＬ記述から示した簡易的な階層構造の回路図例である。
【図６】図５の回路図をフラット化した回路図例である。
【図７】クロックサイクル時間に対する計算結果を示すタイミングチャートである。
【図８】セル遅延分を加算した計算結果を示すタイミングチャートである。
【図９】ｓｔｒｏｂｅを用いた計算結果を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
本発明の実施形態におけるデバッグ装置に関し以下図面を用いて説明するが、本発明の趣旨を越えない限り、何ら本実施形態に限定されるものではない。本発明は、ハードウェア記述言語による回路記述を用いた論理合成を元に配列されたフラット構造のネットリストを用いてデバッグを実行するデバッグ装置である。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化乃至省略する。また、以下に記載する実施形態は本発明の最良の形態であって、本発明にかかる特許請求の範囲を限定するものではない。
【００１２】
＜本実施形態におけるデバッグ装置のハードウェア構成について＞
本実施形態におけるデバッグ装置１のハードウェア構成について図１を参照して説明する。本実施形態におけるデバッグ装置は、ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、ＮＷ  Ｉ／Ｆ１４、ＨＤＤ１５、入力部１６、出力部１７を備える。
【００１３】
ＣＰＵ１１は、デバッグ装置１における後述する各処理を実現するためのメイン制御部である。ＣＰＵ１１は、ＲＯＭ１３に格納された各処理を規定する処理プログラムがＲＡＭ１２に読み込まれたものを実行することで、デバッグ装置１における各機能を実現する。
【００１４】
ＲＡＭ１２は、上記のようにＣＰＵ１１のワークメモリとして機能する記憶部である。ＲＯＭ１３は、上記のように各処理を規定した処理プログラムやその他デバッグ装置１の制御に要する各種パラメータ等を記憶する記憶部である。
【００１５】
ＮＷ  Ｉ／Ｆ１４は、例えばＬＡＮやＷＡＮ等のネットワークを介してデバッグ装置１が他の装置と通信するためのネットワークインタフェースである。ＨＤＤ１５は、例えばＮＷ  Ｉ／Ｆ１４を介して他の装置から取得したデータ等を記憶する大容量記憶部である。
【００１６】
入力部１６は、例えばキーボードやマウス等の入力デバイスである。また、外部記憶メディアに記憶されたデータ等の入力を受け付ける入力デバイスであってもよい。
【００１７】
出力部１７は、例えばディスプレイ等の表示部である。また、出力部１７には、音声を出力するスピーカが含まれてもよい。
【００１８】
＜本実施形態におけるデバッグ装置の機能ブロックについて＞
本実施形態におけるデバッグ装置１の機能ブロックについて図２を参照して説明する。本実施形態のデバッグ装置１は、論理情報格納部１０１、論理値計算部１０２で構成されている。
【００１９】
論理情報格納部１０１は、例えば「Ｖｅｒｉｌｏｇ」や「ＶＨＤＬ」等のハードウェア記述言語による回路記述において階層構造をなす回路間を接続するポートの論理式を格納する論理情報格納手段である。論理情報格納部１０１は、図１に示したＣＰＵ１１、ＲＯＭ１３、ＨＤＤ１５などによりその機能が発揮される。ポートの論理式については後述する。
【００２０】
また、論理情報格納部１０１は、後述する論理値計算部１０２による計算対象ポートまでの経路途上に配されるポートを変数として構成されたポートの論理式を格納する。これにより、論理値計算部１０２による論理値の計算処理速度を向上することが可能になる。
【００２１】
論理値計算部１０２は、論理情報格納部１０１に格納されたポートの論理式に基づいてフラット構造のネットリストにおいて削除されたポートの論理値を計算する論理値計算手段である。論理値計算部１０２は、図１に示したＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３などによりその機能が発揮される。
【００２２】
論理値計算部１０２は、論理情報格納部１０１に格納された、上記の経路途上に配されるポートを変数として構成されたポートの論理式に論理値を代入してフラット構造のネットリストにおいて削除されたポートの論理値を計算する。
【００２３】
論理値計算部１０２は、クロックサイクル時間毎にポートの論理値を計算してもよい。これにより、各クロックサイクルにおいて論理式を構成する各要素に論理値を代入して計算でき、各モジュールの出力値を起点として論理値を計算することができる。
【００２４】
論理値計算部１０２は、信号をサンプリングするストローブポイントでポートの論理値を計算してもよい。これにより、任意のタイミングでポートの論理値を計算することができる。
【００２５】
論理値計算部１０２は、ポートの論理値を計算する際、回路記述による回路において発生する遅延分を加算してもよい。これにより、セル遅延情報を含んだ実動作に近い条件でポートの論理値を計算することができる。
【００２６】
＜論理合成開始からポストシュミレーション終了までの処理手順について＞
論理合成開始からポストシミュレーション（以下「ＰｏｓｔＳｉｍ」という。）終了までの概略処理手順について図３を参照して説明する。本記載は、本発明の前提となる処理を説明するものである。まず、例えば情報処理装置において、ＲＴＬとセル・ライブラリを読み込んで論理合成処理が行われる（ステップＳ１）。なお、論理合成の段階でネットリストの構造を階層構造かフラット構造か設定しておく。
【００２７】
上記の情報処理装置は、設定に基づいてネットリストと、レイアウトを実施する際の遅延やタイミングの制約情報のファイルを出力する（ステップＳ２）。
【００２８】
次に、情報処理装置は、ファイル情報に基づいてレイアウトを実施し（ステップＳ３）、レイアウトされたネットリストと、寄生容量や抵抗を反映した遅延情報のファイルを出力する（ステップＳ４）。
【００２９】
情報処理装置は、上記ファイルから静的タイミング解析（Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｚｅｒ、以下「ＳＴＡ」という。）を実施し（ステップＳ５）、Ｈｏｌｄ  ＴｉｍｉｎｇやＳｅｔｕｐ  Ｔｉｍｉｎｇのタイミング特性を確認する（ステップＳ６）。
【００３０】
上記のタイミングが問題なくＭＥＴしていれば（ステップＳ６、ＹＥＳ）、デバッグ装置１はＰｏｓｔＳｉｍを実施する（ステップＳ７）。ＰｏｓｔＳｉｍにより設計回路の動作に問題がなければＰｏｓｔＳｉｍを終了する。なお、「ＭＥＴ」と判定されるためには、回路の起点から終点まで実際にかかる時間と要求される時間の差が正であることを条件とする。他方、上記のタイミングがＭＥＴしない場合（ステップＳ６、ＮＯ）、ステップＳ１の論理合成処理に戻る。
【００３１】
ここで、フラット構造の設定にして論理合成を行ったネットリストをレイアウトして、そのネットリストに対してＳＴＡを実施して問題が無ければＰｏｓｔＳｉｍ実施を行う場合、フラット構造のネットリストは階層の境界が無くなるのでポートが削除されてしまう。したがって、設計者が確認したい階層上のポートの論理値がわからなくなってしまう。
【００３２】
そこで、本実施形態におけるデバッグ装置１は、上記の削除されたポートに対するデバッグを容易にするための上述の図２で示した特徴的な構成を有する。
【００３３】
＜本実施形態における処理手順について＞
図２に示した特徴的な構成を有する本実施形態のデバッグ装置１による処理手順について図４を参照して説明する。本手順は、フラット構造のネットリストにおいて階層構造をなす回路間の階層境界部分で削除されたポートの論理値のデバッグを行うフローである。
【００３４】
デバッグ装置１は、生成されたネットリストに対してＰｏｓｔＳｉｍを行う（ステップＳ１１）。
【００３５】
他方、論理情報格納部１０１は、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツール等、半導体など電子系の設計作業を自動的に行うソフトウェアを用いてＲＴＬ記述から全てのポートの論理式を作成する（ステップＳ２１）。そして、論理情報格納部１０１は、作成したポートの論理式を格納する（ステップＳ２２）。
【００３６】
ただし、確認が必要なポートの論理式のみを格納することも可能である。その際には、計算対象のポート名を用いて論理情報格納部１０１によって論理式を作成する。また、上記でＥＤＡツールと指定したが、ポートの論理式を知ることができればよいため、自作でスクリプトを作成して論理式を作成してもよい。
【００３７】
デバッグ装置１は、シミュレーション対象となる回路記述におけるポート名を選択する（ステップＳ１２）。
【００３８】
次に、デバッグ装置１は、シミュレーション中の時間を選択する（ステップＳ１３）。本シミュレーションは過渡解析であり、時間に対する論理値を確認することが目的である。時間に対して変化させる入力ポートの論理値と、セル遅延の影響によりデバッグ対象のポートの論理値が時間に対して江変化する。そのため、論理値を計算するために時間の選択を行う。
【００３９】
デバッグ装置１の論理値計算部１０２は、論理情報格納部１０１により格納されたポートの論理式に、シミュレーション結果としての上記選択した時間に対する論理値を代入し、計算処理を実行する（ステップＳ１４）。論理値計算部１０２は、ポートの論理値を計算し（ステップＳ１５）、その後デバッグが実施されて本処理は終了となる。
【００４０】
＜ＲＴＬ記述から示した簡易的な階層構造の回路図について＞
具体的な回路図を元に、本実施形態について説明する。まず、ＲＴＬ記述から示した簡易的な階層構造の回路図例について図５を参照して説明する。この回路は、ＴＯＰ階層にｍｏｄｕｌｅ１、ｍｏｄｕｌｅ２、ｍｏｄｕｌｅ３のそれぞれの階層が存在する構造である。本回路は、各ｍｏｄｕｌｅ間をつなぐＯＲのセル、入力ポートＤＩＮ、ＤＩＮ２、ＣＬＫ、出力ポートＤＯＵＴで構成されている。
【００４１】
また、ｍｏｄｕｌｅ１はフリップフロップＦＦ１及びインバータＩＮＶ１のセル、入力ポートｄｉｎ１、ｃｌｋ１、出力ポートｄｏｕｔ１で構成されている。ｍｏｄｕｌｅ２も同様にフリップフロップＦＦ２及びインバータＩＮＶ２のセル、入力ポートｄｉｎ２、ｃｌｋ２、出力ポートｄｏｕｔ２で構成されている。ｍｏｄｕｌｅ３はフリップフロップＦＦ３のセル、入力ポートｄｉｎ３、ｃｌｋ３、出力ポートｄｏｕｔ３で構成されている。
【００４２】
＜図５の回路図をフラット化した回路図について＞
図５の回路図をフラット化した回路図例について図６を参照して説明する。本回路は図５に示した階層の境界部分のポートが削除され、階層が無くなったことにより冗長的な回路では無くなりＩＮＶとＯＲがＮＡＮＤに変換されている（ドモルガンの定理適用）。この境界部分の削除されたポートの論理値を確認するためには以下の方法で行う。
【００４３】
図６のフラット構造で削除されるｄｉｎ１、ｄｉｎ２、ｄｉｎ３、ｄｏｕｔ１、ｄｏｕｔ２、ｄｏｕｔ３の論理式は、図５の階層構造より、以下の論理式のようになる。シミュレーションした結果の論理値をＲＴＬ記述から作成したポートの論理式に代入してポートの論理値を計算する。式（１）〜（６）における関数ｆは、フラット構造で削除されるポートの論理値を計算するための関数である。
【００４４】
【数１】
2017146731.tif 000003
【００４５】
【数２】
2017146731.tif 000004
【００４６】
【数３】
2017146731.tif 000005
【００４７】
【数４】
2017146731.tif 000006
【００４８】
【数５】
2017146731.tif 000007
【００４９】
【数６】
2017146731.tif 000008
【００５０】
【数７】
2017146731.tif 000009
【００５１】
【数８】
2017146731.tif 000010
【００５２】
【数９】
2017146731.tif 000011
【００５３】
【数１０】
2017146731.tif 000012
【００５４】
【数１１】
2017146731.tif 000013
【００５５】
【数１２】
2017146731.tif 000014
【００５６】
図５の階層構造から上記論理式を導く手順について具体例を用いて説明する。例えばＦＦ１に関連する経路のＲＴＬ記述は、以下の通りとなる。
ａｓｓｉｇｎ  ｄｉｎ１＝ＤＩＮ
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ  ｃｌｋ１）ｂｅｇｉｎ
ＦＦ１＿Ｑ＜＝ｄｉｎ１；
ｅｎｄ
ａｓｓｉｇｎ  ｄｏｕｔ＝〜ＦＦ１＿Ｑ；
ａｓｓｉｇｎ  ｄｉｎ３＝（ｄｏｕｔ１＋ｄｏｕｔ２）
【００５７】
上記から「ａｓｓｉｇｎ」や「ａｌｗａｙｓ」等のＲＴＬ特有の記述を省略した処理を行い、以下のように論理式に変換する。なお、ＦＦ２に関する経路等も同様に論理式に変換することができる。
ｄｉｎ１＝ＤＩＮ１…（１）
ＦＦ１＿Ｑ＝ｄｉｎ１  ⇒  ＦＦ１＿Ｄ＝ｄｉｎ１、ＦＦ＿Ｑ＝ＦＦ１＿Ｄ…（１）、（７）
ｄｏｕｔ１＝ＦＦ＿Ｑ…（３）
ｄｉｎ３＝ｄｏｕｔ１＋ｄｏｕｔ２…（５）
【００５８】
なお、本実施形態における論理式は上記の形式に限定されず、他の形式でもよい。例えば、（５）式を下記の形式としてもよい。要するに、シミュレーション結果の論理値が論理式に代入されて算出する処理が可能なプログラムであればよい。言い換えると、代入する論理値と論理式の整合が取れればよい。
【００５９】
【数１３】
2017146731.tif 000015
【００６０】
ＦＦ１＿Ｑ、ＦＦ２＿ＱとＦＦ３＿Ｑのフリップフロップの出力は上述したシミュレーションなどで確認した時間に対する論理値（「過渡特性結果」という。）とする。また、論理計算の処理時間短縮のためｄｉｎ３に関しては、ｄｉｎ３までの経路の途中にあるポートｄｏｕｔ１とｄｏｕｔ２を利用してｄｉｎ３の論理式を構成する。
ただし、ｄｏｕｔ１とｄｏｕｔ２の論理値を計算済みであることが処理時間短縮の条件となる。ｄｏｕｔ１とｄｏｕｔ２の論理値が計算済みであれば、図３に示した入力ポートやＦＦ１及びＦＦ２の出力ポートの論理値からｄｉｎ３を計算するよりも、ｄｏｕｔ１とｄｏｕｔ２のポートの論理値から計算した方が処理が早いからである。
【００６１】
（１）から（６）までに示した論理式が論理式情報として論理情報格納部１０１によりデータベース化される。
【００６２】
ここでｄｉｎ３に関して考える。図７はＦＦ１＿Ｑ、ＦＦ２＿Ｑの論理値を（５）式に代入してｄｉｎ３を示したタイミングチャートである。図６のフラット構造のネットリストを対象にシミュレーションを行い、図７においてｔ１の時間でＦＦ１＿Ｑ、ＦＦ２＿Ｑの論理値を抜き出すと以下の通りとなる。
ＦＦ１＿Ｑ＝１
ＦＦ２＿Ｑ＝１
【００６３】
ただし、図５で示したＩＮＶ１、ＩＮＶ２、ＯＲのセル遅延や配線遅延は含まれていない。例えば破線で示したｔ１のクロックサイクル時間のｄｉｎ３の論理値に関して式（５）を用いて求めると、次式のようになる。より具体的には、ＦＦの動作原理より、クロックの立上り又は立下りのエッジによってＦＦ入力の論理値を出力する。
【００６４】
【数１４】
2017146731.tif 000016
【００６５】
具体的には、式（３）にＦＦ１＿Ｑの論理値を代入し、式（４）にＦＦ＿Ｑの論理値を代入すると、次式の通りとなる。
【００６６】
【数１５】
2017146731.tif 000017
【００６７】
【数１６】
2017146731.tif 000018
【００６８】
そして、上記結果から式（５）を計算すると、次式の通りとなる。他のポートに関しても同様に計算することが可能である。
【００６９】
【数１７】
2017146731.tif 000019
【００７０】
図５では、クロックの立上りエッジによってＦＦ１、ＦＦ２の入力の論理値を出力（ＦＦ１＿Ｑ、ＦＦ２＿Ｑ）する動作となり、論理式よりＦＦ１、ＦＦ２の入力から出力（ＦＦ１＿Ｑ、ＦＦ２＿Ｑ）を計算して、ｄｏｕｔ１、ｄｏｕｔ２、ｄｉｎ３の論理値を計算していく。回路内にＦＦが存在するとクロックのエッジで回路内の論理値が決定されるため、クロックサイクル毎にポートの論理値を計算することになる。
【００７１】
図８はセル遅延分をｄｉｎ３に加算したタイミングチャートである。図７では遅延分を考慮していない結果を示したが、実際はセルや配線の遅延が存在する。よって、セルの遅延情報から遅延値をｄｉｎ３に加算する。仮に階層構造のネットリストをレイアウト実施済みなら配線遅延も加算して良い。
【００７２】
ｄｉｎ３に遅延値を加算した論理値をｄｉｎ３＿ｄｌｙとする。方法としてはセルの遅延情報から遅延値を抜き出し、求めたい論理値の時間から遅延値を引いた時のＦＦ１＿ＱとＦＦ２＿Ｑからｄｉｎ３（＝ｄｉｎ３＿ｄｌｙ）を求めればよい。
【００７３】
図９は信号をサンプリングするストローブポイントでｄｉｎ３の論理値を計算した図である。図７ではクロックサイクル時間毎に論理値計算処理を行っていたが、任意のタイミングでＦＦ１＿ＱとＦＦ２＿Ｑからｄｉｎ３（＝ｄｉｎ３＿ｓｔｂ）の計算処理を行うことも可能である。信号をサンプリングするストローブポイントはクロックのエッジに関わらず、全てのタイミングでポートの論理値を計算することが可能である。
【００７４】
以上、本実施形態によれば、階層境界のポートを残した回路記述から、ポートの論理式をデータとして格納しておき、フラット構造のネットリストでのシミュレーション結果をデバッグする際に、階層境界部分の削除されたポートの論理式にシミュレーション結果から値を代入して、このポートの論理値を計算する。これにより、フラット構造のネットリストで各階層の境界が無くなっても、その削除されたポートの動作を容易に確認することが可能となる。
【００７５】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。例えば、上述した本実施形態のデバッグ装置における各処理を、ハードウェア、又は、ソフトウェア、あるいは、両者の複合構成を用いて実行することも可能である。
【００７６】
なお、ソフトウェアを用いて処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させることが可能である。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
【符号の説明】
【００７７】
１    デバッグ装置
１１    ＣＰＵ
１２    ＲＡＭ
１３    ＲＯＭ
１４    ＮＷ  Ｉ／Ｆ
１５    ＨＤＤ
１６    入力部
１７    出力部
１０１    論理情報格納部
１０２    論理値計算部
【先行技術文献】
【特許文献】
【００７８】
【特許文献１】特開平１０−１０５５７９号公報
【図１】
2017146731.tif 000020
【図２】
2017146731.tif 000021
【図３】
2017146731.tif 000022
【図４】
2017146731.tif 000023
【図５】
2017146731.tif 000024
【図６】
2017146731.tif 000025
【図７】
2017146731.tif 000026
【図８】
2017146731.tif 000027
【図９】
2017146731.tif 000028