(57)【要約】 【課題】バックゲートに電圧を印加しても非選択メモリセルとビット線との間のリーク電流を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、第１半導体層と、第１半導体層上にある第１絶縁膜と、第１絶縁膜上にある第２半導体層とを備える。複数のメモリセルが、第２半導体層内にチャネル部を有し、直列に接続されている。第１選択トランジスタは、第２半導体層内にチャネル部を有し、複数のメモリセルの一端に接続されている。第１拡散層は、第１半導体層の表面領域に設けられ、複数のメモリセルおよび第１選択トランジスタの配列方向の断面において、複数のメモリセルのチャネル部の下方にある。第２拡散層は、第１半導体層の表面領域に設けられ、配列方向の断面において、第１選択トランジスタのチャネル部の少なくとも一部分の下方にある。第２絶縁膜が第１拡散層と第２拡散層との間にある。【選択図】図２
2017162879.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層上にある第１絶縁膜と、
前記第１絶縁膜上にある第２半導体層と、
前記第２半導体層内にチャネル部を有し、直列に接続された複数のメモリセルと、
前記第２半導体層内にチャネル部を有し、前記複数のメモリセルの一端に接続された第１選択トランジスタと、
前記第１半導体層の表面領域に設けられ、前記複数のメモリセルおよび前記第１選択トランジスタの配列方向の断面において、前記複数のメモリセルのチャネル部の下方にある第１拡散層と、
前記第１半導体層の表面領域に設けられ、前記配列方向の断面において、前記第１選択トランジスタのチャネル部の少なくとも一部分の下方にある第２拡散層と、
前記第１拡散層と前記第２拡散層との間にある第２絶縁膜とを備えた半導体記憶装置。
【請求項２】
前記第１選択トランジスタの一端に接続されたコンタクトと、
前記第１半導体層の表面領域に設けられ、前記配列方向における断面において、前記コンタクトの下にある第３拡散層と、
前記第２拡散層と前記第３拡散層との間にある第３絶縁膜とをさらに備えた、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２絶縁膜は、少なくとも前記第１および第２拡散層よりも深い第１溝内にある、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第３絶縁膜は、少なくとも前記第２および第３拡散層よりも深い第２溝内にある、請求項２に記載の半導体記憶装置。
【請求項５】
前記第２絶縁膜は、前記第１拡散層と前記第２拡散層との間を電気的に分離している、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第３絶縁膜は、前記第２拡散層と前記第３拡散層との間を電気的に分離している、請求項２または請求項４に記載の半導体記憶装置。
【請求項７】
前記第１選択トランジスタの一端に接続されたコンタクトと、
前記コンタクトの下にある前記第１絶縁膜の下に設けられ、厚みが少なくとも前記第２拡散層の深さよりも大きい第３絶縁膜とをさらに備えた、請求項１に記載の半導体記憶装置。
【請求項８】
第１半導体層の表面領域に拡散層を形成し、
前記半導体層に分離部を形成することによって、前記拡散層を第１拡散層と第２拡散層とに電気的に分離し、
前記第１および第２拡散層上に第１絶縁膜を形成し、
前記第１絶縁膜の上に第２半導体層を形成し、
前記第１拡散層の上方にある前記第２半導体層上に、直列に接続された複数のメモリセルを形成し、かつ、前記第２拡散層の上方にある前記第２半導体層上に、前記複数のメモリセルの一端に接続された第１選択トランジスタを形成することを具備する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory) 等の不揮発性メモリでは、装置の微細化に伴う近接干渉効果によって、隣接する複数のメモリセル同士が容量結合により影響を受けやすくなっている。例えば、データ書込みの際に、非選択メモリセルのチャネル部の電圧が選択メモリセルのチャネル部の電圧の影響を受けると、非選択メモリセルのチャネル部の電圧は、浮遊状態にあるにもかかわらず、書込み電圧に追従し難くなってしまう。この場合、選択メモリセルだけでなく、非選択メモリセルにもデータが書き込まれてしまうおそれがある。
【０００３】
これに対処するために、メモリセルのチャネル部の下方にバックゲートを設け、バックゲートを書込み電圧と同極性の電圧に予めバイアスしておくことが考えられる。これにより、非選択メモリセルのチャネル部の電圧が書込み電圧と同極性の電圧へ変化し易くなる。しかし、一方で、バックゲート電圧をバイアスすると、非選択メモリセルとビット線の間および非選択メモリセルとソース線との間の選択トランジスタにおいて電流リークが生じ易くなる。この場合、非選択ビット線と非選択メモリセルとの間およびソース線と非選択メモリセルとの間の電気的な分離を維持することが困難になってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０７４６３３号公報（米国特許第８４６７２４１号公報）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
バックゲートに電圧を印加しても非選択メモリセルとビット線との間のリーク電流を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、第１半導体層と、第１半導体層上にある第１絶縁膜と、第１絶縁膜上にある第２半導体層とを備える。複数のメモリセルが、第２半導体層内にチャネル部を有し、直列に接続されている。第１選択トランジスタは、第２半導体層内にチャネル部を有し、複数のメモリセルの一端に接続されている。第１拡散層は、第１半導体層の表面領域に設けられ、複数のメモリセルおよび第１選択トランジスタの配列方向の断面において、複数のメモリセルのチャネル部の下方にある。第２拡散層は、第１半導体層の表面領域に設けられ、配列方向の断面において、第１選択トランジスタのチャネル部の少なくとも一部分の下方にある。第２絶縁膜が第１拡散層と第２拡散層との間にある。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の不揮発性半導体記憶装置の構成の一例を示す図。
【図２】ＮＡＮＤセルユニット１１の構成の一例を示す概略的な断面図。
【図３】選択トランジスタＳ１およびその周辺の構成をより詳細に示す断面図。
【図４】図３の４−４線に沿った断面図。
【図５】第１〜第３拡散層１０２ａ〜１０２ｃの平面レイアウトの一例を示す概略図。
【図６】第１の実施形態に従ったメモリのデータ書込み動作の一例を示す図。
【図７】選択トランジスタＳ１、Ｓ２のチャネル部ＣＨ全体の下方に溝ＴＲを設けたメモリの構成を示す図。
【図８】第１の実施形態によるメモリと図７に示すメモリとの選択トランジスタＳ１のリーク電流を示すグラフ。
【図９】第１の実施形態によるメモリの製造方法の一例を示す断面図。
【図１０】第１の実施形態の変形例に従ったメモリの構成の一例を示す断面図。
【図１１】第１の実施形態の変形例によるメモリの選択トランジスタＳ１のリーク電流を、図８に含めたグラフ。
【図１２】第２の実施形態に従ったメモリの構成の一例を示す断面図。
【図１３】第２の実施形態によるメモリの選択トランジスタＳ１のリーク電流を、図１１にさらに含めたグラフ。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置（以下、単にメモリともいう）の構成の一例を示す図である。本実施形態によるメモリは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭである。
【００１０】
本実施形態によるメモリは、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、入出力（Ｉ／Ｏ）バッファ４と、コントローラ５と、電圧発生回路６と、ＲＯＭヒューズ７と、データ記憶回路８とを備えている。
【００１１】
メモリセルアレイ１は、同一のウェル上に形成された複数のメモリブロックＢＬＫ０〜ＢＬＫｉ（ｉは２以上の整数）を有している。また、各メモリブロックＢＬＫは、図１に示すように、Ｙ方向に延びる複数本のＮＡＮＤセルユニット１１をＸ方向に並べて構成されている。さらに、各ＮＡＮＤセルユニット１１は、直列に接続された複数のメモリセルＭＣ０〜ＭＣ６３と、これらの両端に接続された選択トランジスタＳ１、Ｓ２とを含んでいる。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。
【００１２】
図１には、メモリブロックＢＬＫ０用のワード線ＷＬ０〜ＷＬ６３および選択ゲート線ＳＧＳ、ＳＧＤが示されている。ワード線ＷＬ０〜ＷＬ６３は、それぞれメモリセルＭＣ０〜ＭＣ６３の制御ゲートに接続されており、いずれもＸ方向に延びている。また、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれ選択トランジスタＳ１、Ｓ２のゲートに接続されており、いずれもＸ方向に延びている。また、ワード線ＷＬ０〜ＷＬ６３と選択ゲート線ＳＧＳ、ＳＧＤは、Ｘ方向に隣接する複数のＮＡＮＤセルユニット１１に共有されている。
【００１３】
また、メモリブロックＢＬＫ０内の各選択トランジスタＳ１のソースは、同一のソース線ＳＬに接続されている。また、メモリブロックＢＬＫ０内の各選択トランジスタＳ２のドレインは、対応するビット線ＢＬ０〜ＢＬｊ（ｊは２以上の整数）に接続されている。図１に示すように、ソース線ＳＬは、Ｘ方向に延びており、ビット線ＢＬ０〜ＢＬｊは、Ｙ方向に延びている。
【００１４】
センスアンプ回路２は、センスアンプＳＡと、ビット線コントローラＢＬＣとを備えている。センスアンプＳＡは、メモリセルＭＣからビット線ＢＬ０〜ＢＬｊを通じてデータを読み出す回路である。センスアンプＳＡは、メモリセルＭＣのデータに応じた電圧と基準電圧とを比較することによって、該データの論理を検出する。ビット線コントローラＢＬＣは、コントローラ５から受け取ったアドレスに応じて、複数のビット線ＢＬのうち単数または複数のビット線ＢＬを選択的に駆動する。ビット線コントローラＢＬＣは、選択ビット線ＢＬの電圧を制御することにより、書込み制御、ベリファイリード、読み出し動作を行う。
【００１５】
例えば、センスアンプ回路２は、ベリファイリードおよび読出し動作において、選択ワード線ＷＬと選択ビット線ＢＬとに接続された選択メモリセルＭＣに格納されたデータを検出する。センスアンプ回路２はデータラッチ回路（図示せず）をさらに備え、センスアンプＳＡにおいて検出されたデータを一時的に保持可能である。
【００１６】
ロウデコーダ（ワード線ドライバ、バックゲートドライバ）３は、ワード線および選択ゲート線のいずれかを選択してそのワード線または選択ゲート線に電圧を印加する回路である。また、ロウデコーダ３は、バックゲートドライバを含み、バックゲート電極（第１〜第３拡散層１０２ａ〜１０２ｃ）に電圧を印加することができる。
【００１７】
Ｉ／Ｏバッファ４は、センスアンプ回路２と外部入出力端子との間でのデータの受け渡しや、コントローラ５からコマンドデータやアドレスデータの受け取りを行う回路である。
【００１８】
コントローラ５は、メモリセルアレイ１に対する種々の制御を行う制御部である。コントローラ５は、例えば、外部に設けられたホストまたはメモリコントローラ（ＭＨ）から書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの外部制御信号を受け取る。それにより、コントローラ５は、ロウデコーダ（ワード線ドライバ）３やセンスアンプ回路２を制御し、書込み動作、読出し動作、消去動作等を実行する。
【００１９】
電圧発生回路６は、複数の昇圧回路２１と、パルス発生回路２２とを有している。電圧発生回路６は、コントローラ５からの制御信号に基づいて、駆動する昇圧回路２１の個数を切り替える。また、電圧発生回路６は、パルス発生回路２２を制御することで、パルス電圧（書込み電圧Ｖｐｇｍ）のパルス幅やパルス高さを調整する。
【００２０】
ＲＯＭヒューズ７は、書き込み時や消去時のパルス電圧のパルス幅やパルス高さの設定値を格納しておくための記憶部である。例えば、ＲＯＭヒューズ７は、書込み動作においてワード線に印加される書込み電圧（プログラム電圧）Ｖｐｇｍや書込み電圧の上昇幅（ステップアップ幅）ΔＶｐｇｍ等を格納している。
【００２１】
データ記憶回路８は、メモリセルアレイ１の制御に用いられる種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。
【００２２】
図２は、ＮＡＮＤセルユニット１１の構成の一例を示す概略的な断面図である。ＮＡＮＤセルユニット１１は、直列に接続された複数のメモリセルＭＣと、その両端に接続された２つの選択トランジスタＳ１、Ｓ２とを含む。ソース側の選択トランジスタＳ１はソース線ＳＬに、ドレイン側の選択トランジスタＳ２はビット線ＢＬにそれぞれ接続されている。
【００２３】
メモリセルＭＣ０〜ＭＣ６３および選択トランジスタＳ１、Ｓ２は、半導体基板１０１の上方にあるＳＯＩ（Silicon On Insulator）層１０４上に形成されている。第１半導体層としての半導体基板１０１には、例えば、シリコン等の半導体材料が用いられている。半導体基板１０１上には、第１絶縁膜としてのＢＯＸ（Buried Oxide）層１０３が設けられている。ＢＯＸ層１０３には、例えば、シリコン酸化膜等の絶縁材料が用いられている。第２半導体層としてのＳＯＩ層１０４は、ＢＯＸ層１０３上に設けられている。ＳＯＩ層１０４には、例えば、ポリシリコン等の半導体材料が用いられている。
【００２４】
ＳＯＩ層１０４内には、拡散層１０５が設けられており、メモリセルＭＣ０〜ＭＣ６３および選択トランジスタＳ１、Ｓ２は、拡散層１０５により直列に接続されている。拡散層１０５は、例えば、ｎ＋型不純物拡散層である。不純物は、例えば、燐または砒素等である。メモリセルＭＣ０〜ＭＣ６３および選択トランジスタＳ１、Ｓ２は、層間絶縁膜１２１により覆われている。
【００２５】
メモリセルＭＣは、それぞれチャネル部ＣＨと、電荷蓄積層（例えば、フローティングゲート）１１２と、コントロールゲート１１３とを備える。チャネル部ＣＨは、メモリセルＭＣおよび選択トランジスタＳ１、Ｓ２の配列方向（Ｙ方向）に隣接する拡散層１０５間のＳＯＩ層１０４に設けられている。電荷蓄積層１１２は、チャネル部ＣＨ（ＳＯＩ層１０４）の上方にゲート絶縁膜１１１を介して設けられている。コントロールゲート１１４は、電荷蓄積層１１２の上方にゲート間絶縁膜１１３を介して設けられている。コントロールゲート１１４は、ワード線ＷＬ０〜ＷＬ６３のいずれかに電気的に接続されている。
【００２６】
選択トランジスタＳ１、Ｓ２は、それぞれチャネル部ＣＨと、ゲート電極１１６とを備えている。ゲート電極１１６は、チャネル部ＣＨ（ＳＯＩ層１０４）の上方にゲート絶縁膜１１５を介して設けられている。ゲート電極１１６は、電気的に接続された電荷蓄積層１１２およびコントロールゲート１１３でよい。なお、電荷蓄積層１１２は、電荷蓄積機能を有する絶縁膜（例えばシリコン窒化膜）としてもよい。
【００２７】
第１選択トランジスタＳ１は、直列に接続された複数のメモリセルＭＣの一端（例えば、メモリセルＭＣ０）とソース線ＳＬとの間に接続されている。第２選択トランジスタＳ２は、直列に接続された複数のメモリセルＭＣの他端（例えば、メモリセルＭＣ６３）とビット線ＢＬとの間に接続されている。即ち、ＮＡＮＤセルユニット１１の一端のメモリセルＭＣ０は、第１選択トランジスタＳ１を介してソース線ＳＬに接続されている。ＮＡＮＤセルユニット１１の他端のメモリセルＭＣ６３は、第２選択トランジスタＳ２を介してビット線ＢＬに接続されている。第１選択トランジスタＳ１が導通状態（オン状態）になることによって、メモリセルＭＣ０がソース線ＳＬに電気的に接続される。第２選択トランジスタＳ２が導通状態（オン状態）になることによって、メモリセルＭＣ６３がビット線ＢＬに電気的に接続される。
【００２８】
尚、ワード線ＷＬ、ビット線ＢＬ、メモリセルＭＣの数は、特に限定されない。また、メモリセルＭＣは、ＳＬＣ（Single-Level Cell）、ＭＬＣ (Multi-Level Cell)、ＴＬＣ (Triple-Level Cell)またはＱＬＣ (Quadruple-Level Cell)以上のいずれでもよい。
【００２９】
ここで、半導体基板１０１の表面領域には、バックゲートとして機能する拡散層１０２が設けられている。拡散層１０２は、ＢＯＸ層１０３の直下にあり、例えば、ｎ＋型不純物拡散層である。不純物は、例えば、燐または砒素等である。拡散層１０２は、第１拡散層１０２ａと、第２拡散層１０２ｂと、第３拡散層１０２ｃとを含む。
【００３０】
第１拡散層１０２ａは、図２に示すように、複数のメモリセルＭＣ０〜ＭＣ６３および選択トランジスタＳ１、Ｓ２の配列方向（Ｙ方向）の断面において、複数のメモリセルＭＣ０〜ＭＣ６３のチャネル部ＣＨの下方に設けられている。第１拡散層１０２ａは、同一ＮＡＮＤセルユニット１１内にある複数のメモリセルＭＣ０〜ＭＣ６３のチャネル部ＣＨに対して共通に設けられている。これにより、第１拡散層１０２ａは、複数のメモリセルＭＣ０〜ＭＣ６３に対して共通のバックゲート電極として機能する。
【００３１】
第２拡散層１０２ｂは、Ｙ方向の断面において、選択トランジスタＳ１、Ｓ２のチャネル部ＣＨの下方に設けられている。第２拡散層１０２ｂは、選択トランジスタＳ１、Ｓ２のそれぞれに対応して設けられている。これにより、複数の第２拡散層１０２ｂは、それぞれ選択トランジスタＳ１、Ｓ２に対してバックゲート電極として機能する。
【００３２】
第３拡散層１０２ｃは、Ｙ方向の断面において、コンタクトプラグＣＮＴｓ、ＣＮＴｂおよびその下の拡散層１０５の下方に設けられている。第３拡散層１０２ｃは、コンタクトプラグＣＮＴｓ、ＣＮＴｂのそれぞれに対応して設けられている。
【００３３】
第１拡散層１０２ａと第２拡散層１０２ｂとは、第２絶縁膜としての分離部１３０ａによって電気的に分離されている。即ち、分離部１３０ａは、第１拡散層１０２ａと第２拡散層１０２ｂとの間に設けられた絶縁膜であり、第１拡散層１０２ａと第２拡散層１０２ｂとの間を電気的に分離する。分離部１３０ａには、例えば、ＢＯＸ層１０３と同様にシリコン酸化膜等の絶縁材料が用いられている。
【００３４】
第２拡散層１０２ｂと第３拡散層１０２ｃとは、第３絶縁膜としての分離部１３０ｂによって電気的に分離されている。分離部１３０ｂは、第２拡散層１０２ｂと第３拡散層１０２ｃとの間に設けられた絶縁膜であり、第２拡散層１０２ｂと第３拡散層１０２ｃとの間を電気的に分離する。分離部１３０ｂには、例えば、ＢＯＸ層１０３と同様にシリコン酸化膜等の絶縁材料が用いられている。
【００３５】
図３は、選択トランジスタＳ１およびその周辺の構成をより詳細に示す断面図である。尚、選択トランジスタＳ２およびその周辺の構成は、図３に示す構成に対してほぼ対称であり、図３の構成から容易に推測できるので、その図示を省略する。
【００３６】
分離部１３０ａは、選択トランジスタＳ１のメモリセルＭＣ０側端部の下方に設けられている。分離部１３０ｂは、選択トランジスタＳ１のコンタクトプラグＣＮＴｓ側端部の下方に設けられている。
【００３７】
分離部１３０ａ、１３０ｂは、第１〜第３拡散層１０２ａ〜１０２ｃよりも深い。即ち、分離部１３０ａ、１３０ｂ内の絶縁膜は、少なくとも第１〜第３拡散層１０２ａ〜１０２ｃよりも深い第１溝ＴＲａおよび第２溝ＴＲｂ内にそれぞれ設けられている。分離部１３０ａ、１３０ｂは、それぞれ等しい深さであってもよく、異なる深さであってもよい。
【００３８】
分離部１３０ａ、１３０ｂのＹ方向における幅は、特に限定しない。分離部１３０ａの幅は、Ｙ方向において分離部１３０ｂの幅よりも大きくてもよい。分離部１３０ａの幅が大きいと、第１拡散層１０２ａと第２拡散層１０２ｂとの間の容量結合が小さくなる。これにより、後述するように、選択トランジスタＳ１が誤って導通状態になることをより確実に抑制することができる。
【００３９】
コンタクトプラグＣＮＴｓは、拡散層１０５上に設けられており、拡散層１０５を介して選択トランジスタＳ１の一端に電気的に接続されている。
【００４０】
選択トランジスタＳ１のゲート電極１１６の下部は、電荷蓄積層１１２と同じ層に設けられており、ゲート電極１１６の上部は、コントロールゲート１１４と同じ層に設けられている。ゲート電極１１６の下部には、電荷蓄積層１１２と同じ材料が用いられ、ゲート電極１１６の上部には、コントロールゲート１１４と同じ材料が用いられている。ゲート電極１１６の上部と下部とは、図３の破線で示すように、電気的に接続されており、１つの電極として機能する。ゲート電極１１６の上部と下部とが接続されていない場合もある。この場合、選択トランジスタＳ１においても、コントロールゲート１１４がゲート電極１１６として機能し、電荷蓄積層１１２は、浮遊状態のまま存在することになる。
【００４１】
図４は、図３の４−４線に沿った断面図である。即ち、図４は、メモリセルＭＣ０〜ＭＣ６３および選択トランジスタＳ１、Ｓ２の配列方向に対して垂直方向の断面を示している。従って、複数のＳＯＩ層１０４は、互いに電気的に分離されており、それぞれのＳＯＩ層１０４には、異なるＮＡＮＤセルユニット１１が形成される。例えば、メモリセルＭＣ０＿０〜ＭＣ０＿５は、それぞれ異なるＮＡＮＤセルユニット１１に属するメモリセルＭＣ０である。
【００４２】
隣り合うＮＡＮＤセルユニット１１では、ＳＯＩ層１０４は電気的に分離され、電荷蓄積層１１２も電気的に分離される。従って、ＳＯＩ層１０４は、ＮＡＮＤセルユニット１１に対応してＹ方向に延伸するように設けられている。電荷蓄積層１１２は、各メモリセルＭＣに対応して設けられている。
【００４３】
一方、コントロールゲート（ワード線）１１４は、Ｘ方向に延伸しており、隣り合うＮＡＮＤセルユニット１１において共有されている。また、第１拡散層１０２ａも隣り合うＮＡＮＤセルユニット１１において共有されている。図示しないが、第２および第３拡散層１０２ｂ、１０２ｃも隣り合うＮＡＮＤセルユニット１１において共有されている。従って、第１〜第３拡散層１０２ａ〜１０２ｃは、コントロールゲート（ワード線）１１４と同じ方向（Ｘ方向）に延伸しており、ロウデコーダ３が第１〜第３拡散層１０２ａ〜１０２ｃのそれぞれに個別に電力を印加する。
【００４４】
図５は、第１〜第３拡散層１０２ａ〜１０２ｃの平面レイアウトの一例を示す概略図である。図５に示すように、第１〜第３拡散層１０２ａ〜１０２ｃは、Ｘ方向に延伸しており、分離部１３０ａ、１３０ｂによって電気的に分離されている。従って、第１〜第３拡散層１０２ａ〜１０２ｃは、それぞれ個別に電力を印加することができるようになっている。第１〜第３拡散層１０２ａ〜１０２ｃは、メモリセルアレイ１の端部に引き出され、それぞれに接続されるコンタクトプラグＣＮＴ１０２ａ〜ＣＮＴ１０２ｃから電力を印加すればよい。図１のロウデコーダ３は、ワード線ＷＬだけでなく、コンタクトプラグＣＮＴ１０２ａ〜ＣＮＴ１０２ｃを介して第１〜第３拡散層１０２ａ〜１０２ｃのそれぞれに電力を印加する。これにより、ロウデコーダ３は、第１〜第３拡散層１０２ａ〜１０２ｃの電圧を駆動することができる。即ち、ロウデコーダ３は、バックゲートドライバとしての機能も備えている。尚、コンタクトプラグＣＮＴ１０２ａ〜ＣＮＴ１０２ｃの位置は任意でよい。
【００４５】
分離部１３０ａ、１３０ｂ（第１および第２溝ＴＲａ、ＴＲｂ）は、半導体基板１０１の表面において、第２拡散層１０２ｂの端部において互いに繋がっており、第２拡散層１０２aの周囲を取り囲むように設けられている。これにより、分離部１３０ａ、１３０ｂは、第２拡散層１０２ｂを第１および第３拡散層１０２ａ、１０２ｃから電気的に分離している。
【００４６】
第１〜第３拡散層１０２ａ〜１０２ｃは、メモリブロックＢＬＫごとに対応して設けられてもよい。この場合、第１〜第３拡散層１０２ａ〜１０２ｃへのバックゲートバイアスは、メモリブロックＢＬＫごとに設定し、かつ、メモリブロックＢＬＫごとに印加可能となる。一方、第１〜第３拡散層１０２ａ〜１０２ｃは、メモリセルアレイ１の全体に共通に設けられてもよい。この場合、第１〜第３拡散層１０２ａ〜１０２ｃへのバックゲートバイアスの制御が簡単になり、ロウデコーダ３の回路規模は小さくなる。さらに、第１〜第３拡散層１０２ａ〜１０２ｃは、メモリブロックＢＬＫよりも小さな単位で（例えば、いくつかのＮＡＮＤセルユニット１１ごとに）、設けられてもよい。この場合、第１〜第３拡散層１０２ａ〜１０２ｃの容量が小さくなり、バックゲートバイアスが短時間に印加可能となる。
【００４７】
次に、本実施形態によるメモリのデータ書込み動作を説明する。
【００４８】
図６は、第１の実施形態に従ったメモリのデータ書込み動作の一例を示す図である。尚、便宜的に、ビット線ＢＬ０に対応するＮＡＮＤセルストリング１１に属するメモリセルは、ＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０・・・とし、ビット線ＢＬ１に対応するＮＡＮＤセルストリング１１に属するメモリセルは、ＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１・・・とする。ビット線ＢＬ０に接続する選択トランジスタは、Ｓ１０、Ｓ２０とし、ビット線ＢＬ１に接続する選択トランジスタは、Ｓ１１、Ｓ２１とする。また、ここでは、ＢＬ０が選択ビット線であり、ＢＬ１は非選択ビット線と仮定している。ＷＬ１が選択ワード線であり、それ以外のワード線は非選択ワード線と仮定している。即ち、メモリセルＭＣ１０が選択メモリセルとなっている。
【００４９】
この場合、非選択ビット線ＢＬ１の電圧は、高レベル電圧ＶＨ２（例えば、約２.５Ｖ）にブーストされる。選択ビット線ＢＬ０の電圧は、低レベル電圧ＶＬ（例えば、０Ｖ）に設定される。
【００５０】
ビット線側の選択ゲート線ＳＧＤには、高レベル電圧ＶＨ１（例えば、１．０Ｖ（ＶＨ１＜ＶＨ２））が印加されている。ソース線側の選択ゲート線ＳＧＳには、低レベル電圧ＶＬが印加されている。ソース線ＳＬには、高レベル電圧ＶＨ２が印加されている。
【００５１】
書込み動作では、選択ゲート線ＳＧＳの電圧は低レベル電圧ＶＬとなっており、ソース線ＳＬの電圧は高レベル電圧ＶＨ２となっているので、選択トランジスタＳ１０、Ｓ１１は、非導通状態（オフ状態）となっている。一方、選択ゲート線ＳＧＤの電圧が高レベル電圧ＶＨ１であり、選択ビット線ＢＬ０が低レベル電圧ＶＬであるので、選択トランジスタＳ２０は導通状態（オン状態）となる。また、選択ゲート線ＳＧＤの電圧が高レベル電圧ＶＨ１であり、非選択ビット線ＢＬ１がＶＨ１よりも高い高レベル電圧ＶＨ２であるので、選択トランジスタＳ２１は非導通状態（オフ状態）となる。
【００５２】
選択トランジスタＳ２０がオン状態であるので、選択ビット線ＢＬ０の電圧（低レベル電圧ＶＬ）は、選択トランジスタＳ２０を介してメモリセルＭＣ００〜ＭＣ３０等へ伝達される。このとき、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ６３には、書込み電圧Ｖｐｇｍよりも低いものの、非選択メモリセルＭＣ００、ＭＣ２０、ＭＣ３０・・・がオン状態になる程度の書込みパス電圧Ｖｐａｓｓ（例えば、約８Ｖ）が印加される。これにより、選択メモリセルＭＣ１０は、メモリセルＭＣ２０、ＭＣ３０・・・および選択トランジスタＳ２０を介してビット線ＢＬ０に電気的に接続され、選択メモリセルＭＣ１０のチャネル部ＣＨは、低レベル電圧に引かれる。従って、選択ワード線ＷＬ１に書込み電圧Ｖｐｇｍ（例えば、１８Ｖ）を印加することによって、選択メモリセルＭＣ１０のコントロールゲート１１４とチャネル部ＣＨとの間に比較的大きな電圧が印加される。その結果、選択メモリセルＭＣ１０の電荷蓄積層１１２に電荷（電子）が注入され、データが書き込まれる。
【００５３】
一方、選択トランジスタＳ２１、Ｓ１１はオフ状態であるので、非選択ビット線ＢＬ１に対応するメモリセルＭＣ０１〜ＭＣ３１等のチャネル部ＣＨは、電気的に浮遊状態なる。従って、選択ワード線ＷＬ１に書込み電圧Ｖｐｇｍが印加され、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ６３に書込みパス電圧Ｖｐａｓｓが印加されたときに、非選択メモリセルＭＣ１１のチャネル部ＣＨの電圧は、書込み電圧Ｖｐｇｍおよび書込みパス電圧Ｖｐａｓｓに追従して上昇する。これにより、非選択メモリセルＭＣ１１のコントロールゲート１１４とチャネル部ＣＨとの間には、あまり大きな電圧は印加されない。よって、非選択メモリセルＭＣ１１は、選択メモリセルＭＣ１０とワード線ＷＬ１を共有しているものの、その電荷蓄積層１１２には、データが書き込まれない。非選択メモリセルＭＣ１１以外の非選択メモリセルには書込み電圧Ｖｐｇｍは印加されないので、非選択メモリセルＭＣ１１以外の非選択メモリセルについても、データは書き込まれない。
【００５４】
ここで、上述の通り、メモリの微細化によって、隣接するメモリセル同士に近接干渉効果が生じると、データ書込みの際に、非選択メモリセルのチャネル部の電圧が選択メモリセルのチャネル部の電圧の影響を受け易くなる。例えば、非選択メモリセルＭＣ１１のチャネル部ＣＨは、選択メモリセルＭＣ１０のチャネル部ＣＨとの容量結合により、選択メモリセルＭＣ１０のチャネル部ＣＨの電圧上昇の影響を受け易くなる。この場合、非選択メモリセルＭＣ１１のチャネル部は、電気的に浮遊状態にあるにもかかわらず、書込み電圧Ｖｐｇｍおよび書込みパス電圧Ｖｐａｓｓに追従し難くなってしまう。これでは、非選択メモリセルＭＣ１１にもデータが書き込まれてしまうおそれがある。
【００５５】
そこで、ロウデコーダ（バックゲートドライバ）３は、メモリセルＭＣ１１のバックゲートとしての第１拡散層１０２ａに、書込み電圧と同極性の電圧Ｖｂｇａを印加する。電圧Ｖｂｇａは、選択ビット線ＢＬ０の電圧ＶＬ（例えば、０Ｖ）よりも高く、かつ、書込み電圧Ｖｐｇｍ（例えば、１８Ｖ）よりも低い電圧（例えば、５Ｖ）である。これにより、例えば、非選択メモリセルＭＣ１１のチャネル部ＣＨの電圧は、書込み電圧Ｖｐｇｍと同極性の電圧へ変化し易くなる。
【００５６】
一方、ロウデコーダ（バックゲートドライバ）３は、選択トランジスタＳ１、Ｓ２のバックゲートとしての第２拡散層１０２ｂに、電圧Ｖｂｇｂを印加する。電圧Ｖｂｇｂは、例えば、低レベル電圧ＶＬ（例えば、０Ｖ）とほぼ等しい電圧である。これにより、選択トランジスタＳ１０、Ｓ１１、Ｓ２１は、オフ状態を維持することができる。
【００５７】
もし、第１拡散層１０２ａと第２拡散層１０２ｂとが電気的に接続されており、それらに同一電圧Ｖｂｇａ（例えば、５Ｖ）が印加された場合、選択トランジスタＳ１０、Ｓ１１、Ｓ２１のチャネル部ＣＨの裏面（半導体基板１０１側のチャネル部ＣＨ）に反転層が生じやすくなり、電流がリークし易くなる。この場合、非選択メモリセルＭＣ１１のチャネル部ＣＨを浮遊状態に維持することが困難になってしまう。
【００５８】
これに対し、本実施形態のように、第１拡散層１０２ａと第２拡散層１０２ｂとを電気的に分離して、第１および第２拡散層１０２ａ、１０２ｂにそれぞれ異なる電圧Ｖｂｇａ、Ｖｂｇｂを印加する。これにより、選択トランジスタＳ１０、Ｓ１１、Ｓ２１のリーク電流を抑制することができる。その結果、非選択メモリセルＭＣ１１のチャネル部ＣＨの電圧が書込み電圧Ｖｐｇｍに追従しやすくなり、かつ、選択メモリセルＭＣ１０のチャネル部ＣＨの電圧を低レベル電圧ＶＬに維持することができる。尚、第３拡散層１０２ｃの電圧は、任意であり、Ｖｂｇａ、Ｖｂｇｂのいずれでもよい。
【００５９】
さらに、もし、第２拡散層１０２ｂを設けることなく、選択トランジスタＳ１０〜Ｓ２１の下方に絶縁膜を設けた場合、第１拡散層１０２ａの電圧は、選択トランジスタＳ１０〜Ｓ２１のチャネル部ＣＨに届きにくくなると考えられる。例えば、図７に示すように、選択トランジスタＳ１、Ｓ２のチャネル部ＣＨ全体の下方に溝ＴＲを設け、溝ＴＲ内に分離部１３０を設けた場合、第１拡散層１０２ａの電圧は、選択トランジスタＳ１、Ｓ２に対して影響し難くなる。しかし、第１拡散層１０２ａと選択トランジスタＳ１のチャネル部ＣＨとの間の距離は微細化によって狭くなっており、第１拡散層１０２ａと選択トランジスタＳ１のチャネル部ＣＨとは、分離部１３０またはＢＯＸ層１０３を介して容量結合する。このため、選択トランジスタＳ１のチャネル部ＣＨの電圧は、第１拡散層１０２ａの影響を依然として受け易く、分離部１３０による選択トランジスタＳ１のリーク電流の抑制効果は小さくなる。図６の選択トランジスタＳ１０〜Ｓ２１についても同様のことが言える。図７に示すメモリのリーク電流については、図８を参照してさらに説明する。
【００６０】
図８は、第１の実施形態によるメモリと図７に示すメモリとの選択トランジスタＳ１のリーク電流を示すグラフである。縦軸（対数表示）は、選択トランジスタＳ１のリーク電流（ドレイン電流）を示す。横軸は、選択ゲート線ＳＧＳの電圧Ｖｓｇｓを示す。
【００６１】
ラインＬ０は、図７に示すメモリの選択トランジスタＳ１のリーク電流を示す。ラインＬ１は、図３に示す本実施形態によるメモリの選択トランジスタＳ１のリーク電流を示す。第１拡散層１０２ａの電圧Ｖｂｇａは、例えば、５Ｖであり、第２拡散層１０２ｂの電圧Ｖｂｇｂは、例えば、０Ｖである。
【００６２】
ラインＬ０、Ｌ１を比較して理解できるように、ゲート電圧Ｖｓｇｓが低く、選択トランジスタＳ１がオフ状態のときに、ラインＬ１のリーク電流は、ラインＬ０のリーク電流に比較してほぼ５桁ほど小さい。これは、図７に示す分離部１３０によるリーク電流の抑制効果が小さく、一方、図３に示す第２拡散層１０２ｂによるリーク電流の抑制効果が大きいことを示している。
【００６３】
以上のように、本実施形態によれば、拡散層１０２は、少なくとも、メモリセルＭＣの下方にある第１拡散層１０２ａと、選択トランジスタＳ１、Ｓ２の下方にある第２拡散層１０２ｂとに分割されている。第１拡散層１０２ａと第２拡散層１０２ｂとの間には、分離部１３０ａが設けられ、第１拡散層１０２ａと第２拡散層１０２ｂとの間を電気的に分離している。これにより、第１拡散層１０２ａおよび第２拡散層１０２ｂには、互いに異なる電圧が印加され得る。従って、選択メモリセルＭＣ１０に隣接する非選択メモリセルＭＣ１１のチャネル部ＣＨの電圧を書込み電圧Ｖｐｇｍ書込みパス電圧Ｖｐａｓｓに充分に追従させつつ、オフ状態にすべき選択トランジスタＳ１０、Ｓ１１、２１のリーク電流を抑制することができる。その結果、選択メモリセルＭＣ１１にデータを書き込み、かつ、非選択メモリセルＭＣ１１にデータが誤ってデータが書き込まれることを抑制することができる。
【００６４】
次に、本実施形態によるメモリの製造方法について説明する。
【００６５】
図９（Ａ）〜図９（Ｂ）は、第１の実施形態によるメモリの製造方法の一例を示す断面図である。まず、図９（Ａ）に示すように、第１半導体層としての半導体基板１０１の表面領域にｎ型不純物（例えば、燐、砒素）をイオン注入し、ｎ＋型の拡散層１０２を形成する。
【００６６】
次に、リソグラフィ技術およびエッチング技術を用いて、半導体基板１０１を加工して、第１および第２溝ＴＲａ、ＴＲｂを形成する。これにより、拡散層１０２は、第１〜第３拡散層１０２ａ〜１０２ｃに分離される。
【００６７】
次に、シリコン酸化膜等の絶縁材料を堆積して、第１および第２溝ＴＲａ、ＴＲｂを絶縁材料で埋め込む。これにより、図９（Ｂ）に示すように分離部１３０ａ、１３０ｂが形成される。分離部１３０ａ、１３０ｂを形成することによって、拡散層１２０は、第１〜第３拡散層１０２ａ〜１０２ｃに電気的に分離される。さらに、第１〜第３拡散層１０２ａ〜１０２ｃ上に絶縁材料を堆積する。その後、平坦化することよって、第１絶縁膜としてのＢＯＸ層１０３が形成される。
【００６８】
次に、ＢＯＸ層１０３上にポリシリコン等の半導体材料を堆積する。これにより、第２半導体層としてのＳＯＩ層１０４が形成される。
【００６９】
次に、ＳＯＩ層１０４上に、ゲート絶縁膜１１１、１１５、電荷蓄積層１１２の材料、ゲート間絶縁膜１１３およびコントロールゲート１１４の材料を順番に堆積する。尚、ゲート間絶縁膜１１３の形成後、コントロールゲート１１４の材料の堆積前に、選択トランジスタＳ１、Ｓ２において、電荷蓄積層１１２とコントロールゲート１１４とが電気的に接続されるように、ゲート間絶縁膜１１３が加工される。尚、電荷蓄積層１１２とゲート１１４とが電気的に接続されない場合には、ゲート間絶縁膜１１３は加工されない。
【００７０】
次に、リソグラフィ技術およびエッチング技術を用いて、コントロールゲート１１４の材料、ゲート間絶縁膜１１３、電荷蓄積層１１２の材料およびゲート絶縁膜１１１、１１５を加工する。
【００７１】
次に、半導体基板１０１の表面領域にｎ型不純物（例えば、燐、砒素）をイオン注入し、ｎ＋型の拡散層１０５を形成する。これにより、第１拡散層１０２ａの上方にあるＳＯＩ層１０４上に、直列に接続された複数のメモリセルＭＣが形成される。それとともに、第２拡散層１０２ｂの上方にあるＳＯＩ層１０４上に、選択トランジスタＳ１、Ｓ２が形成される。
【００７２】
その後、層間絶縁膜１２１、コンタクトプラグＣＮＴｓ等を形成する。コンタクトプラグＣＮＴｓは、第３拡散層１０２ｃの上方にあるＳＯＩ層１０４上に形成され、選択トランジスタＳ１の一端に電気的に接続する。これにより、図３に示すメモリが完成する。
【００７３】
（変形例）
図１０は、第１の実施形態の変形例に従ったメモリの構成の一例を示す断面図である。本変形例では、第１および第２分離部１３０ａ、１３０ｂが選択トランジスタＳ１からＹ方向に位置ずれしている。これにより、第２拡散層１０２ｂが選択トランジスタＳ１のチャネル部ＣＨの下方から位置ずれしている。
【００７４】
しかし、第２拡散層１０２ｂの少なくとも一部分は、Ｚ方向から見たときに、選択トランジスタＳ１のチャネル部ＣＨに重複している。即ち、第２拡散層１０２ｂは、Ｙ方向の断面において、選択トランジスタＳ１のチャネル部ＣＨの少なくとも一部分の下方に設けられている。このように、第２拡散層１０２ｂが選択トランジスタＳ１のチャネル部ＣＨの少なくとも一部分の下方にある場合であっても、チャネル部ＣＨのその一部分において、選択トランジスタＳ１は、メモリセルＭＣとソース線ＳＬまたはビット線ＢＬとの間を電気的に分離することができる。従って、図１１に示すように、第１および第２分離部１３０ａ、１３０ｂが多少位置ずれしても差し支えない。
【００７５】
図１１は、第１の実施形態の変形例によるメモリの選択トランジスタＳ１のリーク電流を、図８に含めたグラフである。ラインＬ２は、図１０に示すメモリの選択トランジスタＳ１のリーク電流を示す。その他の条件は、図８を参照して説明した通りである。
【００７６】
ラインＬ０〜Ｌ２を比較して理解できるように、Ｌ２で示すリーク電流は、Ｌ１で示すリーク電流に近く、Ｌ０で示すリーク電流よりもほぼ３桁以上小さい。これは、図１０に示す構造であっても、リーク電流の抑制効果が充分に得られることを示している。即ち、分離部１３０ａ、１３０ｂおよび第２拡散層１０２ｂが選択トランジスタＳ１のチャネル部ＣＨの下から多少ずれたとしても、第２拡散層１０２ｂが、選択トランジスタＳ１のチャネル部ＣＨの少なくとも一部分の下方に重複していれば、第１の実施形態による効果は失われない。
【００７７】
（第２の実施形態）
図１２は、第２の実施形態に従ったメモリの構成の一例を示す断面図である。第２の実施形態では、第３拡散層１０２ｃが設けられておらず、コンタクトプラグＣＮＴｓの下方には、第３絶縁膜としての分離部１３０ｂが設けられている。分離部１３０ｂの厚みは、第１および第２拡散層１０２ａ、１０２ｂの深さよりも大きい（厚い）。分離部１３０ｂの深さは、分離部１３０ａのそれとほぼ同じでよい。また、Ｙ方向における分離部１３０ｂの幅は、Ｙ方向における分離部１３０ａの幅よりも広くなる。
【００７８】
図１３は、第２の実施形態によるメモリの選択トランジスタＳ１のリーク電流を、図１１にさらに含めたグラフである。ラインＬ３は、図１２に示すメモリの選択トランジスタＳ１のリーク電流を示す。その他の条件は、図８を参照して説明した通りである。
【００７９】
ラインＬ０〜Ｌ３を比較して理解できるように、Ｌ３で示すリーク電流は、Ｌ１よびＬ２で示すリーク電流に近く、Ｌ０で示すリーク電流よりもほぼ３桁以上小さい。これは、図１２に示す構造であっても、リーク電流の抑制効果が充分に得られることを示している。即ち、第３拡散層１０２ｃが設けられていなくても、本実施形態による効果は失われない。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８１】
１・・・メモリセルアレイ、２・・・センスアンプ回路、３・・・ロウデコーダ、４・・・Ｉ／Ｏバッファ、５・・・コントローラ、６・・・電圧発生回路、７・・・ＲＯＭヒューズ、８・・・データ記憶回路、ＳＡ・・・センスアンプ、ＢＬＣ・・・ビット線コントローラ、ＲｏｗＤＥＣ・・・ロウデコーダ、ＷＤＲＶ・・・ワード線ドライバ、ＭＣ・・・メモリセル、Ｓ１、Ｓ２・・・選択トランジスタ、１０１・・・半導体基板、１０２ａ・・・第１拡散層、１０２ｂ・・・第２拡散層、１０２ｃ・・・第３拡散層、１０３・・・ＢＯＸ層、１０４・・・ＳＯＩ層、ＣＨ・・・チャネル部、１１２・・・電荷蓄積層、１１３・・・コントロールゲート、１３０ａ、１３０ｂ・・・分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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