(57)【要約】【課題】より耐圧の高いダイヤモンド電界効果トランジスタ及びその製造方法を提供する。【解決手段】ダイヤモンド基板１１の表面にドレイン電極１２とソース電極１３とが形成されている。ドレイン電極１２とソース電極１３と間のダイヤモンド基板１１の表面は、水素終端されて水素化層１５とされている。水素化層１５は、アルミナのゲート絶縁膜１６で覆われており、ゲート絶縁膜１６上にゲート電極１４が形成されている。ダイヤモンド基板１０は、黒色の多結晶ダイヤモンドで作製されており、表面は研磨されて平坦化されている。【選択図】図２
2017045897.tif 000002
【特許請求の範囲】
【請求項１】
多結晶のダイヤモンドからなるダイヤモンド基板と、
前記ダイヤモンド基板の表面に互いに離間して設けられたドレイン電極及びソース電極と、
前記ダイヤモンド基板の表面の前記ドレイン電極と前記ソース電極の間の領域を水素終端した水素化層と、
前記水素化層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を備えることを特徴とするダイヤモンド電界効果トランジスタ。
【請求項２】
前記ゲート絶縁膜は、アルミナであることを特徴とする請求項１記載のダイヤモンド電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜は、膜厚が５０ｎｍ以上であることを特徴とする請求項２記載のダイヤモンド電界効果トランジスタ。
【請求項４】
多結晶のダイヤモンドからなるダイヤモンド基板の表面にドレイン電極及びソース電極を形成する第１の電極形成工程と、
前記ドレイン電極と前記ソース電極の間のダイヤモンド基板の表面を水素終端して水素化層を形成する水素化層形成工程と、
予め設定された膜厚以上にゲート絶縁膜を形成して前記水素化層を覆うゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成する第２の電極形成工程と
を有することを特徴とするダイヤモンド電界効果トランジスタの製造方法。
【請求項５】
前記ゲート絶縁膜形成工程は、前記ゲート絶縁膜をアルミナで形成することを特徴とする請求項４記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項６】
前記ゲート絶縁膜形成工程は、膜厚が５０ｎｍ以上の前記ゲート絶縁膜を形成することを特徴とする請求項５記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項７】
前記第１の電極形成工程の前に、前記ダイヤモンド基板の表面を研磨して平坦化することを特徴とする請求項６記載のダイヤモンド電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤモンド基板を用いたダイヤモンド電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
ダイヤモンドは、高電圧、大電流動作が必要とされる大電力用の半導体装置に適した半導体材料として期待されており、ダイヤモンド基板を用いた電界効果トランジスタ（ＦＥＴ： Field effect transistor）が種々提案されている。非特許文献１では、単結晶のダイヤモンド基板上に不純物を含む単結晶のダイヤモンド薄膜を形成し、このダイヤモンド薄膜をＰ型の導電層としてＭＥＳ型のダイヤモンド電界効果トランジスタを構成することにより、３０μｍのゲート−ドレイン間隔で、ソース−ドレイン間における耐圧１５３０Ｖを達成している。
【０００３】
また、単結晶のダイヤモンドからなるダイヤモンド基板の表面を水素終端することにより、その表面直下にＰ型の導電層を誘起して、ダイヤモンド電界効果トランジスタとして動作させる技術が提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Umezawa .H, Matsumoto.T, Shikata.S-I,” Diamond Metal-Semiconductor Field-Effect Transistor With Breakdown Voltage Over 1.5 kV”, IEEE Electron Device Letters, Vol. 35 Issue 11, (2014), 1112-1114
【特許文献】
【０００５】
【特許文献１】特開２０１４−０６０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、大電力を扱うパワーデバイスとしての電界効果トランジスタとしては、高耐圧であることが要求されるが、ダイヤモンド基板を用いたダイヤモンド電界効果トランジスタにおいて十分な耐圧が得られていなかった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、より耐圧の高いダイヤモンド電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のダイヤモンド電界効果トランジスタは、多結晶のダイヤモンドからなるダイヤモンド基板と、ダイヤモンド基板の表面に互いに離間して設けられたドレイン電極及びソース電極と、ダイヤモンド基板の表面のドレイン電極とソース電極の間の領域を水素終端した水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備えるものである。
【０００９】
また、本発明のダイヤモンド電界効果トランジスタの製造方法は、多結晶のダイヤモンドからなるダイヤモンド基板の表面にドレイン電極及びソース電極を形成する第１の電極形成工程と、ドレイン電極とソース電極の間のダイヤモンド基板の表面を水素終端して水素化層を形成する水素化層形成工程と、予め設定された膜厚以上にゲート絶縁膜を形成して水素化層を覆うゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成する第２の電極形成工程とを有するものである。
【発明の効果】
【００１０】
本発明によれば、ダイヤモンド電界効果トランジスタのダイヤモンド基板として多結晶のダイヤモンドを用いているので、より高い耐圧を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を実施したダイヤモンド電界効果トランジスタを示す平面図である。
【図２】ダイヤモンド電界効果トランジスタの構造を示す断面図である。
【図３】Ｔｉ層とＡｕ層との形成過程を示す説明図である。
【図４】カーバイド層の形成過程を示す説明図である。
【図５】水素化層の形成過程を示す説明図である。
【図６】素子分離層の形成過程を示す説明図である。
【図７】ゲート絶縁膜を蒸着した状態を示す説明図である。
【図８】ゲート絶縁膜をエッチングした状態を示す説明図である。
【図９】ゲート電極の形成過程を示す説明図である。
【図１０】実施例に用いた測定回路を示す説明図である。
【図１１】実施例におけるダイヤモンド電界効果トランジスタのドレイン電流−ドレイン電圧特性を示すグラフである。
【図１２】耐圧測定の際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図１３】耐圧測定の際のドレイン電圧に対するドレイン電流とゲート電流の変化をログスケールで示すグラフである。
【図１４】ストレステスト前のドレイン電流−ドレイン電圧特性を示すグラフである。
【図１５】５００Ｖのドレイン電圧を与えた後のドレイン電流−ドレイン電圧特性を示すグラフである。
【図１６】５００Ｖまでドレイン電圧を漸増した際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図１７】１０００Ｖのドレイン電圧を与えた後のドレイン電流−ドレイン電圧特性を示すグラフである。
【図１８】１０００Ｖまでドレイン電圧を漸増した際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図１９】オン／オフ比を測定した際のゲート電圧に対するドレイン電流の変化を示すグラフである。
【図２０】ゲート−ドレイン間隔が異なるダイヤモンド電界効果トランジスタのサンプルにおけるドレイン電流−ドレイン電圧特性を示すグラフである。
【発明を実施するための形態】
【００１２】
図１において、本実施形態に係るダイヤモンド電界効果トランジスタ（以下、ＦＥＴ（Field effect transistor）という）１０は、ダイヤモンド基板１１上に形成されている。ＦＥＴ１０は、ダイヤモンド基板１１の他に、ドレイン電極１２、ソース電極１３、ゲート電極１４、これらドレイン電極１２とソース電極１３との間に設けられた水素化層１５、水素化層１５を覆うゲート絶縁膜１６、コンタクト孔１７、コンタクト１８、素子分離層１９を備えている。ドレイン電極１２、ソース電極１３、水素化層１５、及び素子分離層１９は、ゲート絶縁膜１６で覆われており、ドレイン電極１２とソース電極１３とは、コンタクト孔１７を通して上部に露呈している。ゲート電極１４とコンタクト１８は、一体に形成されおり、ゲート絶縁膜１６上に設けられている。ゲート電極１４は、ゲート絶縁膜１６を挟んで水素化層１５の上方に設けられている。素子分離層１９は、ダイヤモンド基板１１の表面のうちドレイン電極１２、ソース電極１３及び水素化層１５が形成された以外の領域に形成されている。
【００１３】
ダイヤモンド基板１１としては、黒色多結晶のダイヤモンドを板状に形成したものである。このように黒色多結晶のダイヤモンドをダイヤモンド基板１１として用いることにより、ＦＥＴ１０の耐圧ＶＢを高くしている。耐圧ＶＢは、ソース−ドレイン間の絶縁が破壊されるドレイン電圧ＶＤＳの絶対値である。黒色多結晶ダイヤモンドは、内包するグラファイトなどにより黒色不透明となった多結晶のダイヤモンドである。なお、黒色の多結晶のダイヤモンドに代えて透明な多結晶のダイヤモンドからなるダイヤモンド基板１１を用いてもよい。
【００１４】
図２において、ダイヤモンド基板１１は、その表面が研磨されて平坦化されている。このダイヤモンド基板１１の表面に、ドレイン電極１２とソース電極１３とが所定の間隔をあけて設けられている。
【００１５】
ドレイン電極１２は、カーバイド層１２ａと、Ｔｉ（チタン）からなるＴｉ層１２ｂと、Ａｕ（金）からなるＡｕ層１２ｃとを積層した構成であり、ダイヤモンド基板１１にオーミック接続している。カーバイド層１２ａは、Ｔｉをカーバイド化したものであり、ドレイン電極１２とダイヤモンド基板１１との接触抵抗を低くするために設けられている。カーバイド層１２ａは、Ｔｉ層１２ｂを構成するＴｉをその直下のダイヤモンド基板１１の領域に拡散させてＴｉＣを形成することによってダイヤモンド基板１１に埋設した状態に形成される。このカーバイド層１２ａの形成のために、後述するようにＴｉ層１２ｂの形成後にダイヤモンド基板１１を加熱し、Ｔｉ層１２ｂを構成するＴｉをその直下のダイヤモンド基板１１の領域に拡散させる。
【００１６】
ソース電極１３は、カーバイド層１３ａ、Ｔｉ層１３ｂ、Ａｕ層１３ｃを積層した構成である。このソース電極１３の各層１３ａ〜１３ｃは、ドレイン電極１２の各層１２ａ〜１２ｃと同じであるので、その詳細な説明は省略する。
【００１７】
Ｔｉ層１２ｂ，１３ｂ、Ａｕ層１２ｃ，１３ｃは、例えば蒸着法などを用いて、ダイヤモンド基板１１の表面に積層される。この例では、Ｔｉ層１２ｂ，１３ｂの厚みは３０ｎｍ、Ａｕ層１２ｃ，１３ｃの厚みは１００ｎｍとなっている。なお、Ｔｉ層１２ｂ，１３ｂ、Ａｕ層１２ｃ，１３ｃの厚みは、適宜決めることができ、Ｔｉ層１２ｂ，１３ｂについては、３ｎｍ〜５０ｎｍの範囲内とし、Ａｕ層１２ｃ，１３ｃについては５０ｎｍ〜１μｍの範囲内とするのがよい。
【００１８】
水素化層１５は、ドレイン電極１２とソース電極１３との間のダイヤモンド基板１１の表面を水素終端することによって形成されている。水素終端は、周知のように、ダイヤモンド基板１１の表面における炭素原子の未結合手（ダングリングボンド: dangling bond）に水素を結合させた状態にすることである。水素化層１５を形成することにより、その水素化層１５の直下に、２次元正孔ガス（2DHG：two-dimensional hole gas）を誘起してＰ型導電層（チャネル、図示せず）を形成する。
【００１９】
素子分離層１９は、ダイヤモンド基板１１の表面を酸素終端することによって形成されている。酸素終端は、ダイヤモンド基板１１の表面における炭素原子の未結合手に酸素を結合させた状態にすることである。素子分離層１９によって、同一基板上における複数素子、すなわちＦＥＴ１０を分離することができる。
【００２０】
ゲート絶縁膜１６は、Ａｌ２Ｏ３（アルミナ）で形成されている。このゲート絶縁膜１６は、水素化層１５の表面を覆い、ゲート電極１４とダイヤモンド基板１１の表面とを電気的に絶縁するとともに、水素化層１５を保護する保護膜としても機能する。この例では、上述のようにゲート絶縁膜１６は、水素化層１５とともに、ドレイン電極１２、ソース電極１３、水素化層１５、素子分離層１９を覆っている。ゲート絶縁膜１６の膜厚ｔは、適宜決めることができるが、ＦＥＴ１０の耐圧を向上させる観点からは、５０ｎｍ以上とし、好ましくは１００ｎｍ以上とし、より好ましくは４００ｎｍ以上とするのがよい。なお、ゲート絶縁膜１６は、必ずしもＡｌ：Ｏ＝２：３となっている訳でない。
【００２１】
ゲート電極１４は、水素化層１５の上方のゲート絶縁膜１６上に設けられ、ドレイン電極１２とソース電極１３との双方に所定の間隔をあけて配されている。ゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、適宜決めることができるが、ゲート−ドレイン間隔ＬＧＤは１〜３０μｍ、ゲート−ソース間隔ＬＧＳは１〜１０μｍ、ゲート長ＬＧは１〜２０μｍの範囲内とするのがよい。ゲート電極１４は、例えばＡｌ（アルミニウム）で形成されている。
【００２２】
ドレイン電極１２、ソース電極１３の上方のゲート絶縁膜１６の部分には、それぞれコンタクト孔１７が形成されている。これらコンタクト孔１７は、ゲート絶縁膜１６を貫通するように設けられており、これらのコンタクト孔１７を介してゲート絶縁膜１６の上面にドレイン電極１２、ソース電極１３の上部を露呈している。各コンタクト孔１７を通してドレイン電極１２、ソース電極１３が外部の電源等に接続され、ゲート電極１４はコンタクト１８を介して外部の電源等に接続される。なお、コンタクト孔１７内に、例えばＡｌでコンタクトを形成して、このコンタクトを介して各電極１２、１３を外部の電源等に接続してもよい。
【００２３】
上記のように構成されるＦＥＴ１０は、水素化層１５の直下にＰ型導電層が形成されるため、ゲート電圧ＶＧＳが０Ｖのときでも、ソース電極１３とドレイン電極１２と間にＰ型導電層を介してドレイン電流ＩＤＳが流れる。また、Ｐ型導電層に流れる電流、すなわちドレイン電流ＩＤＳは、ゲート電極１４に印加される電圧によって制御される。したがって、ＦＥＴ１０は、デプレッション型のＭＯＳＦＥＴとして作動する。
【００２４】
そして、ＦＥＴ１０は、黒色多結晶のダイヤモンド基板１１を用いているため、これまでのダイヤモンドを用いたＦＥＴよりも高い耐圧ＶＢを有している。この高い耐圧ＶＢは、ダイヤモンド基板１１が多結晶であるため、インパクトイオン化が起きづらいことが理由の１つとしてとして考えられる。
【００２５】
次に上記ＦＥＴ１０の製造方法について説明する。この例では、基板作製工程と、第１の電極形成工程と、水素化層形成工程と、素子分離層形成工程と、ゲート絶縁膜形成工程と、第２の電極形成工程とを順番に行うことによって、ＦＥＴ１０を作製する。なお、下記のＦＥＴ１０の製造方法は、一例であり、これに限定されるものではない。
【００２６】
基板作製工程では、ダイヤモンド基板１１を作製する。例えば、まずシリコン基板上に、ＣＶＤなどで厚み、例えば２００μｍ〜１ｍｍ程度の黒色多結晶ダイヤモンドを形成する。この後、黒色多結晶ダイヤモンドをシリコン基板から外し、得られる多結晶ダイヤモンドの表面を研磨して平坦化して、ダイヤモンド基板１１とする。表面の研磨後、酸素終端処理を行う。この酸素終端処理では、例えばプラズマリアクタ装置を用いて、ダイヤモンド基板１１の表面を酸素プラズマに曝すことにより行う。これにより、ダイヤモンド基板１１の表面を酸素終端すると同時に、表面に付着している不純物を除去する。ここでダイヤモンド基板１１の表面に酸素終端を行うのは、ドレイン電極１２、ソース電極１３の接着性を向上させるためである。なお、予め研磨されたダイヤモンド基板１１を用いてもよい。
【００２７】
第１の電極形成工程では、基板作製工程で作製されるダイヤモンド基板１１にドレイン電極１２とソース電極１３とを形成する。第１の電極形成工程では、図３に示すように、まずドレイン電極１２とソース電極１３に対応したパターンのレジストマスク３１をダイヤモンド基板１１上に形成する。レジストマスク３１は、一般的なフォトリソグラフィ技術を用いて形成すればよい。レジストマスク３１の形成後、蒸着法、例えば電子ビーム蒸着法によってＴｉ、Ａｕを順番に、それぞれ所定の厚みとなるようにダイヤモンド基板１１上に堆積して、ドレイン電極１２を構成するＴｉ層１２ｂ、Ａｕ層１２ｃと、ソース電極１３を構成するＴｉ層１３ｂ、Ａｕ層１３ｃとを形成する。レジストマスク３１は、その上に形成されたＴｉとＡｕの積層膜３２とともに、アセトン等の有機溶媒を用いて除去される。このようにリフトオフプロセスにより、Ｔｉ層１２ｂ，１３ｂと、Ａｕ層１２ｃ，１３ｃを形成する。
【００２８】
レジストマスク３１の除去後、高温アニール処理を行う。この高温アニール処理は、水素ガスを導入した低圧雰囲気下でダイヤモンド基板１１を所定時間加熱した後、ダイヤモンド基板１１を急冷する。この高温アニール処理によって、図４に示すように、Ｔｉ層１２ｂ，１３ｂの直下のダイヤモンド基板１１の領域にＴｉＣからなるカーバイド層１２ａ，１３ａがそれぞれ形成される。
【００２９】
第１の電極形成工程に続いて水素化層形成工程が行われる。水素化層形成工程では、ドレイン電極１２とソース電極１３が形成されたダイヤモンド基板１１を加熱しながら水素プラズマに曝す。これによって、図５に示すように、ドレイン電極１２とソース電極１３との間のダイヤモンド基板１１の表面が水素終端されて、水素化層１５が形成される。水素化層１５が形成されることによって、水素化層１５の直下にＰ型導電層が誘起される。なお、この水素化層形成工程では、ダイヤモンド基板１１の表面のうちドレイン電極１２とソース電極１３が形成されていない領域の全てが水素終端される。図５では、水素化層１５以外の水素終端された部分に符号１５ａを付してある。
【００３０】
水素化層形成工程に続いて、素子分離層形成工程を行う。この素子分離層形成工程では、まず水素化層１５を保護するために、図６に示すように、水素化層１５を覆うパターンのレジストマスク３４を形成する。この例では、水素化層１５とともに、ドレイン電極１２、ソース電極１３の上面を覆うように、レジストマスク３４を形成するが、レジストマスク３４がドレイン電極１２、ソース電極１３の周縁にかからないように形成する。レジストマスク３４は、フォトリソグラフィ技術を用いて形成すればよい。
【００３１】
レジストマスク３４の形成後、例えばプラズマリアクタ装置を用いて、ダイヤモンド基板１１の表面を酸素プラズマに曝す。これにより、ダイヤモンド基板１１の表面のうちレジストマスク３４で隠されていない部分、すなわち水素化層１５以外の領域が水素終端された状態から酸素終端された状態に変化し、素子分離層１９が形成される。素子分離層１９の形成後、レジストマスク３４は、アセトン等の有機溶媒を用いて除去される。
【００３２】
レジストマスク３４の除去後、ゲート絶縁膜形成工程を行う。このゲート絶縁膜形成工程では、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により、ゲート絶縁膜１６を形成する。具体的には、反応室内でダイヤモンド基板１１を加熱した状態にし、第１のプリカーサとしてのトリメチルアルミニウム(ＴＭＡ：Trimethylaluminium)ガスを投入して、ＴＭＡ分子をドレイン電極１２、ソース電極１３、水素化層１５、素子分離層１９の各表面に吸着させるステップと、余剰なＴＭＡガスすなわち未吸着のＴＭＡ分子を排気するステップと、第２のプリカーサとしての水（気体）を投入しＴＭＡと反応させるステップと、ＴＭＡが水分子に反応することによって生成されるメタン分子及び余剰な水（気体）を排気するステップとからなる４ステップを１サイクルとし、このサイクルを繰り返す。サイクル数を調整することによって、図７に示すように、所望とする膜厚ｔのゲート絶縁膜１６を形成する。ゲート絶縁膜１６を形成する際のダイヤモンド基板１１の温度は、ＦＥＴ１１の高温における動作安定性の観点からは、２００℃以上、好ましくは４００℃以上とするのが好ましい。
【００３３】
上記のように第２のプリカーサとして水（気体）を用いることは、水素化層１５の水素終端を消失させることがないので、ゲート絶縁膜１６を形成するうえで好適である。なお、第２のプリカーサとしては、ダイヤモンド基板１１の表面におけるＣ−Ｈ結合と吸熱反応をする反応種を用いることが好ましい。これは、Ｃ−Ｈ結合と発熱反応をする反応種を用いた場合に、その反応による発熱で水素終端が消失する可能性が高くなるためである。ゲート絶縁膜１６の形成後、水素終端が消失することなく残っているか否かは、例えば二次イオン質量分析法（SIMS; Secondary Ion Mass Spectrometry）を用いて確認することができる。この場合、形式的には、水素終端を重水素で行うようにすれば、水素化層形成工程で結合された水素であるか否かを判別することも可能である。
【００３４】
続いて、図８に示すように、各コンタクト孔１７に対応したパターンのレジストマスク３６を形成する。レジストマスク３６は、フォトリソグラフィ技術を用いて形成される。レジストマスク３６の形成後、例えばＴＭＡＨ（Tetramethylammonium hydroxide：水酸化テトラメチルアンモニウム）系現像液であるＮＭＤ−３（東京応化工業製）を用いてゲート絶縁膜１６をエッチングし、ドレイン電極１２、ソース電極１３の上方のゲート絶縁膜１６にそれぞれコンタクト孔１７を形成する。コンタクト孔１７の形成後、レジストマスク３４をアセトン等の有機溶媒を用いて除去する。
【００３５】
レジストマスク３４の除去後、第２の電極形成工程を行って、コンタクト１８を含むゲート電極１４を形成する。この第２の電極形成工程では、図９に示すように、コンタクト１８を含むゲート電極１４に対応したパターンのレジストマスク３８を形成する。続いて、電子ビーム蒸着法や抵抗加熱蒸着法により、Ａｌを堆積して、コンタクト１８を含むゲート電極１４を形成する。レジストマスク３８は、その上に形成されたＡｌの堆積膜３９とともに、アセトン等の有機溶媒を用いて除去される。このようにリフトオフプロセスにより、ゲート電極１４を形成する。なお、コンタクト孔１７内にコンタクトを形成する場合には、レジストマスク３８にコンタクト孔１７に対応したパターン（開口）を設け、上記のように電子ビーム蒸着法や抵抗加熱蒸着法によってＡｌを堆積すればよい。
【実施例】
【００３６】
実施例では、図１及び図２に示す構成のＦＥＴ１０のサンプルを作製して特性を測定した。本実施例においては、上記実施形態に記載した製造方法にしたがってＦＥＴ１０のサンプル１〜４を作製した。サンプル１〜４は、同一のダイヤモンド基板１１上に同時に作製している。サンプル１〜４に共通な仕様は次の通りである。
ダイヤモンド基板１１の厚み  ：５００μｍ
Ｔｉ層１２ｂ，１３ｂの厚み  ：３０ｎｍ
Ａｕ層１２ｃ，１３ｃの厚み  ：１００ｎｍ
ゲート電極１４の厚み        ：１００ｎｍ
ゲート絶縁膜１６の膜厚ｔ    ：２００ｎｍ
ゲート幅（水素化層１５の幅）：２５μｍ
【００３７】
なお、第１の電極形成工程では、ダイヤモンド基板１１を３０分間、４５０℃に加熱した後、ダイヤモンド基板１１を急冷することで、カーバイド層１２ａ、１３ａを形成した。また、水素化終端工程では、ダイヤモンド基板１１を４５０℃に加熱した状態で水素プラズマに３０分間に曝して水素終端を行い、水素化層１５を形成した。素子分離層形成工程では、プラズマリアクタ装置（ヤマト科学株式会社製  ＰＲ５１０）を用いて、常温・大気圧でダイヤモンド基板１１を酸素プラズマから離して配することで酸素終端して素子分離層１９を形成した。ゲート絶縁膜形成工程では、ダイヤモンド基板１１を４５０℃に加熱した状態で、上記ＡＬＤ法によってゲート絶縁膜１６を形成した。
【００３８】
ＦＥＴ１０の特性の測定では、図１０に示すように、サンプルのソース電極１３を接地し、電流計４１と直流電源４２とを介してドレイン電極１２を接地し、ソース電極１３とゲート電極１４との間に直流電源４３と電流計４４とを接続した。そして、直流電源４２によりドレイン電圧ＶＤＳを調整し、直流電源４３によりゲート電圧ＶＧＳを調整した。また、電流計４１によりドレイン電流ＩＤＳを測定し、電流計４４によりゲート電流ＩＧを測定した。ドレイン電圧ＶＤＳを負（ＶＤＳ＜０）として、その絶対値を大きくした場合に流れるゲート電流ＩＧのほとんどは、ゲート絶縁膜１６を通してゲート電極１４からドレイン電極１２に流れるものと考えられる。したがって、ソース電極１３からダイヤモンド基板１１を通してドレイン電極１２に流れる電流は、電流計４１によって測定されるドレイン電流ＩＤＳから電流計４４によって測定されるゲート電流ＩＧを差し引いた電流とほぼみなすことができる。
【００３９】
サンプル１を用いて、ドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を室温にて測定した。この測定では、ゲート電圧ＶＧＳを−１０Ｖ〜＋１０Ｖの範囲で２Ｖずつ変化させた。サンプル１のゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、次の通りである。
ゲート−ドレイン間隔ＬＧＤ：１８μｍ
ゲート−ソース間隔ＬＧＳ  ：２μｍ
ゲート長ＬＧ              ：２μｍ
【００４０】
測定されたサンプル１のドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を図１１に示す。なお、図１１では、ドレイン電流ＩＤＳをゲート電極１４のゲート幅で規格化した値を縦軸に示してある。なお、図１４、図１５、図１７、図２０についてもドレイン電流ＩＤＳをゲート電極１４のゲート幅で規格化した値を縦軸に示してある。
【００４１】
図１１に示すように、サンプル１は、良好な特性を示した。すなわち、サンプル１は、ピンチオフ及び飽和領域で良好なドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を有し、最大ドレイン電流ＩＤＳは１．１（ｍＡ／ｍｍ）を示した。この最大ドレイン電流ＩＤＳは、ホウ素がドープされた多結晶のダイヤモンドを用いたＦＥＴの値よりも高い。
【００４２】
続いて、サンプル１を用いて耐圧ＶＢを測定した。この測定では、ゲート電圧ＶＧＳを５０Ｖに設定して、サンプル１のＯＦＦ状態における耐圧ＶＢを求めた。この測定の際のドレイン電圧ＶＤＳに対するドレイン電流ＩＤＳ（絶対値）とゲート電流ＩＧの変化を図１２，図１３に示すように、ドレイン電圧ＶＤＳが−１８０２Ｖであるときに絶縁破壊が確認され、耐圧ＶＢが１８０２Ｖであることがわかった。なお、図１２、図１３は、いずれもドレイン電流ＩＤＳの絶対値とゲート電流ＩＧとを縦軸にしてあるが、図１２はリニアスケールで示し、図１３は対数スケールで示してある。１８μｍのゲート−ドレイン間隔ＬＧＤにおける１８０２Ｖの耐圧ＶＢは、耐圧ＶＢとゲート−ドレイン間隔ＬＧＤとの比（ＶＢ／ＬＧＤ）が１００Ｖ／μｍ（＝１ＭＶ／ｃｍ）を満足する単結晶ダイヤモンドを用いたこれまでのＦＥＴよりも優れた値である。
【００４３】
次に、サンプル２を用いて、ステレステストを行った。このステレステストでは、サンプル２のドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）の初期特性を測定してから、ドレイン電圧ＶＤＳを５００Ｖまで漸増してストレスを与え、この後にドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を測定した。なお、サンプル２のゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、サンプル１と同じである。
【００４４】
図１４にサンプル２のステレステスト前（初期）のドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を測定した結果を示し、ストレスを与えた後のドレイン電圧（ＩＤＳ−ＶＤＳ）特性を図１５に示す。また、図１６にストレスを与えた際、すなわちドレイン電圧ＶＤＳを５００Ｖまで漸増した際のドレイン電流（絶対値）とゲート電流の変化を示す。ストレスを与える際には、ゲート電圧ＶＧＳを５０Ｖとした。
【００４５】
サンプル２について上記測定を行った後、さらにドレイン電圧ＶＤＳを１０００Ｖまで漸増させてさらなるストレスを与え、ドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特を測定した。この結果を図１７に示す。また、図１８にドレイン電圧ＶＤＳを１０００Ｖまで漸増した際のドレイン電流の絶対値とゲート電流の変化を示す。ストレスを与える際には、ゲート電圧ＶＧＳを５０Ｖとした。この結果からストレスを与えた後には僅かなリーク電流の増大が見られるが、良好な特性を維持していることがわかる。
【００４６】
次に、サンプル３を用いて、ドレイン電流ＩＤＳのＯＮ／ＯＦＦ比を測定した。図１９に示すように、ドレイン電流ＩＤＳ（絶対値）は、およそ１×１０−１１〜１×１０−５の間で変化し、６桁のＯＮ／ＯＦＦ比が得られている。なお、測定では、ドレイン電圧ＶＤＳを−１０Ｖに設定した。サンプル３のゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、次の通りである。
ゲート−ドレイン間隔ＬＧＤ：２８μｍ
ゲート−ソース間隔ＬＧＳ  ：２μｍ
ゲート長ＬＧ              ：２μｍ
【００４７】
さらに、下記のようにゲート−ドレイン間隔ＬＧＤをサンプル１よりも短くしたサンプル４のドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を測定した結果を図２０に示す。サンプル４のゲート−ドレイン間隔ＬＧＤ、ゲート−ソース間隔ＬＧＳ、ゲート長ＬＧは、次の通りである。
ゲート−ドレイン間隔ＬＧＤ：１１μｍ
ゲート−ソース間隔ＬＧＳ：４μｍ
ゲート長ＬＧ：１０μｍ
【符号の説明】
【００４８】
１０  ＭＯＳＦＥＴ
１１  ダイヤモンド基板
１２  ドレイン電極
１３  ソース電極
１４  ゲート電極
１５  水素化層
１６  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１７】
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【図１９】
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【図２０】
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【図１２】
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【図１３】
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【図１６】
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【図１８】
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