(57)【要約】【課題】共振ループの共振周波数とノイズ周波数とのマッチングが生じる可能性を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、基板と、第１導電層と、第１半導体チップと、第２半導体チップと、第２導電層と、第３導電層と、を有する。第１導電層は、第１導電部と第２導電部とを有する。第１半導体チップは、第１電極と第２電極と第３電極とを有する。第１電極は、第１導電部と接続されている。第２半導体チップは、第４電極と第５電極とを有する。第４電極は、第２導電部と接続されている。第２導電層は、第１接続部と第２接続部とを有する。第１接続部は、第２電極と接続されている。第２接続部は、第５電極と接続されている。第２導電層は、第１接続部と第２接続部との間に間隙を有する。第３導電層は、第３電極と接続されている。【選択図】図２
2017162866.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１導電部と、
第１方向において前記第１導電部と離間した第２導電部と、
を有し、前記基板の上に設けられた第１導電層と、
前記第１導電部の上に設けられ、第１電極と第２電極と第３電極とを有し、前記第１電極が前記第１導電部と接続された第１半導体チップと、
前記第２導電部の上に設けられ、第４電極と第５電極とを有し、前記第４電極が前記第２導電部と接続された第２半導体チップと、
前記第２電極と接続された第１接続部と、
前記第５電極と接続された第２接続部と、
を有し、前記基板の上に前記第１導電層と離間して設けられ、前記第１方向において前記第１導電部と前記第２導電部との間に位置し、前記第１接続部と前記第２接続部との間に間隙を有する第２導電層と、
前記基板の上に前記第１導電層および前記第２導電層と離間して設けられ、前記第３電極と接続された第３導電層と、
を備えた半導体装置。
【請求項２】
前記第１導電部の上に前記第１半導体チップと離間して設けられ、前記第１方向と交差する第２方向において前記第１半導体チップと並び、第６電極と第７電極とを有する第３半導体チップをさらに備え、
前記第６電極は、前記第１導電部と接続され、
前記第２導電層は、前記第７電極と接続された第３接続部をさらに有する請求項１記載の半導体装置。
【請求項３】
前記第３接続部は、前記第１方向において前記第１接続部と前記第２接続部との間に設けられ、
前記第２導電層は、前記第１接続部と前記第３接続部との間および前記第２接続部と前記第３接続部との間に間隙を有する請求項２記載の半導体装置。
【請求項４】
前記第２電極と前記第６電極とは、短絡されている請求項２または３に記載の半導体装置。
【請求項５】
前記第１導電部の上に前記第１半導体チップおよび前記第２半導体チップと離間して設けられ、第８電極と第９電極とを有する第４半導体チップをさらに備え、
前記第３半導体チップは、前記第２方向において前記第１半導体チップと前記第４半導体チップとの間に位置し、
前記第８電極は、前記第１導電部と接続され、
前記第２導電層は、前記第９電極と接続された第４接続部をさらに有し、
前記第２導電層は、前記第１接続部と前記第４接続部との間に間隙を有する請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング機能を有する半導体チップを含む半導体装置では、スイッチング時などにノイズが発生する。このとき、半導体装置内に形成された共振ループの共振周波数が、ノイズの周波数とマッチングすると、ノイズが増幅される。ノイズが増幅されると、半導体装置がオフ状態であるにも関わらず、オン状態となり、半導体装置が正常に動作しなくなるなどの不具合が発生する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２３５２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体装置に含まれる共振ループの共振周波数と、ノイズの周波数と、のマッチングが生じる可能性を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、基板と、第１導電層と、第１半導体チップと、第２半導体チップと、第２導電層と、第３導電層と、を有する。
前記第１導電層は、前記基板の上に設けられている。前記第１導電層は、第１導電部と、第２導電部と、を有する。前記第２導電部は、第１方向において前記第１導電部と離間している。
前記第１半導体チップは、前記第１導電部の上に設けられている。前記第１半導体チップは、第１電極と、第２電極と、第３電極と、を有する。前記第１電極は、前記第１導電部と接続されている。
前記第２半導体チップは、前記第２導電部の上に設けられている。前記第２半導体チップは、第４電極と、第５電極と、を有する。前記第４電極は、前記第２導電部と接続されている。
前記第２導電層は、前記基板の上に前記第１導電層と離間して設けられている。前記第２導電層は、前記第１方向において前記第１導電部と前記第２導電部との間に位置する。前記第２導電層は、第１接続部と第２接続部とを有する。前記第１接続部は、前記第２電極と接続されている。前記第２接続部は、前記第５電極と接続されている。前記第２導電層は、前記第１接続部と前記第２接続部との間に間隙を有する。
前記第３導電層は、前記基板の上に前記第１導電層および前記第２導電層と離間して設けられている。前記第３導電層は、前記第３電極と接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の斜視図である。
【図２】第１実施形態に係る半導体装置の斜視図である。
【図３】第１実施形態に係る半導体装置の一部を表す拡大平面図である。
【図４】図３の各部の断面図である。
【図５】第１実施形態に係る半導体装置の一部を表す拡大平面図である。
【図６】第２実施形態に係る半導体装置の一部を表す拡大平面図である。
【図７】第２実施形態に係る半導体装置の一部を表す拡大平面図である。
【図８】第３実施形態に係る半導体装置の一部を表す拡大平面図である。
【図９】第４実施形態に係る半導体装置の一部を表す拡大平面図である。
【図１０】第４実施形態の変形例に係る半導体装置の一部を表す拡大平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。基板１および基板２の上面に対して平行な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第１方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【０００８】
（第１実施形態）
図１〜図４を参照しつつ、第１実施形態に係る半導体装置の一例について説明する。
図１および図２は、第１実施形態に係る半導体装置１００の斜視図である。
図３は、第１実施形態に係る半導体装置１００の一部を表す拡大平面図である。
図４（ａ）は図３のＡ−Ａ’断面図、図４（ｂ）は図３のＢ−Ｂ’断面図、図４（ｃ）は図３のＣ−Ｃ’断面図である。
なお、図２では、封止部５、エミッタ端子Ｅ、コレクタ端子Ｃ、およびゲート端子Ｇが省略されている。
【０００９】
図１〜図４に表すように、半導体装置１００は、基板１と、基板２と、封止部５と、第１導電層１１と、第２導電層１２と、第３導電層１３と、半導体チップ２１（第１半導体チップ）と、半導体チップ２２（第２半導体チップ）と、半導体チップ２３（第３半導体チップ）と、半導体チップ２４と、半導体チップ２５（第４半導体チップ）と、半導体チップ２６と、エミッタ端子Ｅと、コレクタ端子Ｃと、ゲート端子Ｇと、を有する。
半導体チップ２１〜２４は、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。
半導体チップ２５および２６は、例えば、ＦＷＤ(Free Wheel Diode)である。
【００１０】
図１に表すように、封止部５は、第１基板１の上に設けられており、第１基板１の上に設けられた他の構成要素を封止している。エミッタ端子Ｅの一部、コレクタ端子Ｃの一部、およびゲート端子Ｇの一部は、封止部５の上に設けられ、外部に露出している。それぞれの端子の先端には孔が形成され、外部の回路と接続可能に構成されている。
【００１１】
図２に表すように、封止部５の内側であって、基板１の上には、複数の基板２が互いに離間して設けられている。それぞれの基板２の上には、第１導電層１１、第２導電層１２、および複数の第３導電層１３が、互いに離間して設けられている。なお、これらの導電層は、基板２を介さずに、直接、基板１の上に設けられていてもよい。
【００１２】
第１導電層１１は、接続部ｃ１において、コレクタ端子Ｃと接続されている。第２導電層１２は、接続部ｃ２において、エミッタ端子Ｅと接続されている。第３導電層１３は、不図示の配線およびプリント基板を介してゲート端子Ｇと接続されている。
なお、接続部ｃ１およびｃ２の配置や形状などは、適宜変更可能である。
【００１３】
図３に表すように、第１導電層１１は、第１導電部１１ａと第２導電部１１ｂを有する。第１導電部１１ａと第２導電部１１ｂは、Ｙ方向において部分的に離間している。
半導体チップ２１、２３、および２５は、Ｘ方向に向かって、この順で第１導電部１１ａの上に設けられている。
半導体チップ２２、２４、および２６は、Ｘ方向に向かって、この順で第２導電部１１ｂの上に設けられている。
また、Ｙ方向において、第１導電部１１ａの一部と第２導電部１１ｂの一部との間には、第２導電層１２が設けられている。半導体チップ２１と２２、半導体チップ２３と２４、半導体チップ２５と２６のそれぞれは、Ｙ方向において、第２導電層１２を挟んで対向している。
このため、例えば、半導体チップ２１と２２との間のＹ方向における距離は、半導体チップ２１と２３との間のＸ方向における距離よりも長い。
【００１４】
第２導電層１２は、接続部１２ａ（第１接続部）、接続部１２ｂ（第２接続部）、接続部１２ｃ（第３接続部）、および接続部１２ｄを有する。接続部１２ａ〜１２ｄは、Ｙ方向において互いに離間しており、これらの接続部の間には間隙（スリット）が形成されている。
【００１５】
図４（ａ）に表すように、半導体チップ２１は、半導体層Ｓ１、コレクタ電極Ｃ１（第１電極）、エミッタ電極Ｅ１（第２電極）、およびゲート電極Ｇ１（第３電極）を有する。半導体チップ２２は、半導体層Ｓ２、コレクタ電極Ｃ２（第４電極）、エミッタ電極Ｅ２（第５電極）、およびゲート電極Ｇ２を有する。
図４（ｂ）に表すように、半導体チップ２３は、半導体層Ｓ３、コレクタ電極Ｃ３（第６電極）、エミッタ電極Ｅ３（第７電極）、およびゲート電極Ｇ３を有する。半導体チップ２４は、半導体層Ｓ４、コレクタ電極Ｃ４、エミッタ電極Ｅ４、およびゲート電極Ｇ４を有する。
図４（ｃ）に表すように、半導体チップ２５は、半導体層Ｓ５、カソード電極Ｃ５（第８電極）およびアノード電極Ａ５（第９電極）を有する。半導体チップ２６は、半導体層Ｓ６、カソード電極Ｃ６およびアノード電極Ａ６を有する。
【００１６】
半導体チップ２１〜２４のそれぞれにおいて、エミッタ電極およびゲート電極は、半導体層の一方の側に設けられ、コレクタ電極は、半導体層の他方の側に設けられている。  
また、半導体チップ２５および２６において、アノード電極は、半導体層の一方の側に設けられ、カソード電極は、半導体層の他方の側に設けられている。
【００１７】
コレクタ電極Ｃ１、コレクタ電極Ｃ３、およびアノード電極Ａ５は、第１導電部１１ａに接続されている。コレクタ電極Ｃ２、コレクタ電極Ｃ４、およびアノード電極Ａ６は、第２導電部１１ｂに接続されている。これらの電極は、はんだや導電性ペーストを用いて、第１導電層１１と接続されている。
【００１８】
エミッタ電極Ｅ１は、接続部１２ａと接続されている。エミッタ電極Ｅ２は、接続部１２ｂと接続されている。エミッタ電極Ｅ３は、接続部１２ｃと接続されている。エミッタ電極Ｅ４は、接続部１２ｄと接続されている。それぞれのエミッタ電極と、それぞれの接続部と、は、ボンディングワイヤによって接続されている。アノード電極Ａ５およびＡ６は、第２導電層１２の接続部１２ａ〜接続部１２ｄ以外の部分と、ボンディングワイヤによって接続されている。ゲート電極Ｇ１〜Ｇ４は、各半導体チップに近接して設けられた第３導電層１３と、ボンディングワイヤによって接続されている。
【００１９】
ここで、各構成要素の材料の一例を説明する。
基板１は、ＡｌＳｉＣなどのアルミニウムとセラミックとの複合材料で構成された放熱板である。あるいは、第１導電層１１〜第３導電層１３が基板１の上に直接設けられる場合、基板１は、ＡｌＮなどの絶縁性セラミック材料から構成される。
基板２は、ＡｌＮなどの絶縁性セラミック材料から構成されている。
封止部５は、シリコーン樹脂などの絶縁性樹脂を含む。
第１導電層１１、第２導電層１２、および第３導電層１３は、銅やアルミニウムなどの金属材料を含む。
半導体チップ２１〜２６が有する半導体層Ｓ１〜Ｓ６は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素などの半導体材料を主成分として含む。
半導体チップ２１〜２６が有する各電極は、アルミニウムなどの金属材料を含む。
【００２０】
次に、本実施形態による作用および効果について、図５を参照しつつ説明する。
図５は、第１実施形態に係る半導体装置１００の一部を表す拡大平面図である。
【００２１】
半導体装置１００では、それぞれの基板２の上に第１導電層１１〜第３導電層１３および半導体チップ２１〜２６が設けられ、これらが互いに接続されることで、電気回路が形成されている。
このとき、これらの構成要素の間には、共振ループも形成される。共振ループは、スイッチング機能を有する半導体チップを含む閉回路である。例えば、半導体チップ２１を含む共振ループとしては、図５に表した共振ループＲＬ１が挙げられる。共振ループＲＬ１は、半導体チップ２１の内部、第２導電層１２、半導体チップ２２の内部、および第１導電層１１を通るループである。この他に、半導体チップ２１と、半導体チップ２３〜２６のそれぞれを通る複数の共振ループが存在する。すなわち、半導体チップ２１を通る共振ループとしては、５つの共振ループが存在する。また、他の半導体チップ２２〜２４もスイッチング機能を有するため、これらの半導体チップと、他の半導体チップと、の間にも同様に共振ループが形成される。
【００２２】
半導体チップをスイッチングさせた際、ゲート電極とエミッタ電極との間のゲート電位にはノイズが発生する。なお、以降では、ゲート電極とエミッタ電極との間のゲート電位に発生するこのノイズを、スイッチングノイズと称する。スイッチングノイズの周波数と、いずれかの共振ループの共振周波数と、がマッチングすると、スイッチングノイズが増幅されてしまう。
共振周波数は、共振ループのインダクタンスおよびキャパシタンスに依存し、これらが小さいほど、共振周波数が大きくなる。また、スイッチングノイズの周波数は、当該半導体チップのキャパシタンスに依存する。
従来の半導体装置では、一般的に、半導体チップのキャパシタンスが大きく、共振ループのインダクタンスおよびキャパシタンスが小さかったため、スイッチングノイズの周波数の帯域が共振周波数の帯域よりも低く、周波数のマッチングは生じにくかった。
しかし、近年、半導体チップの薄型化が進むとともに、半導体チップに求められる耐圧も高くなっている。半導体装置に印加される電圧が高くなると、容量の電圧依存性により、半導体チップのキャパシタンスが小さくなり、スイッチングノイズの周波数の帯域も高くなる。この結果、周波数のマッチングがより生じやすくなる。
【００２３】
この点について、本実施形態では、第２導電層１２が、半導体チップ２１のエミッタ電極Ｅ１が接続される接続部１２ａと、半導体チップ２２のエミッタ電極Ｅ２が接続される接続部１２ｂと、の間に、間隙を有する。第２導電層１２が接続部１２ａと接続部１２ｂとの間に間隙を有することで、接続部１２ａと接続部１２ｂとの間の経路を長くすることができる。経路を長くすると、インダクタンスを大きくすることができるため、共振周波数を低下させることができる。この結果、半導体チップ２１と半導体チップ２２を通る共振ループの共振周波数の帯域を、スイッチングノイズの周波数の帯域よりも低くし、周波数のマッチングが生じる可能性を低減することが可能となる。
同様に、接続部１２ａ〜接続部１２ｄのそれぞれの間に間隙を形成することで、半導体チップ２１〜半導体チップ２４のそれぞれの間の経路長を長くし、各半導体チップを含む共振ループの共振周波数を低減することができる。
【００２４】
（第２実施形態）
図６を用いて、第２実施形態に係る半導体装置の一例について説明する。
図６は、第２実施形態に係る半導体装置２００の一部を表す拡大平面図である。
半導体装置２００は、例えば、配線３１および３２をさらに有する点で半導体装置１００と異なる。
【００２５】
本実施形態では、エミッタ電極Ｅ１およびＥ３が、配線３１により短絡されている。すなわち、エミッタ電極Ｅ１およびＥ３は、第２導電層１２を介して同電位に接続されるが、半導体装置２００では、これらの電極同士をより直接的に配線３１によって短絡している。
同様に、エミッタ電極Ｅ２およびＥ４は、配線３２によって直接的に短絡されている。
【００２６】
ここで、第２実施形態による作用および効果について、図７を参照しつつ説明する。
図７は、第２実施形態に係る半導体装置２００の一部を表す拡大平面図である。
【００２７】
エミッタ電極Ｅ１とＥ３を短絡し、エミッタ電極Ｅ２とＥ４を短絡することで、半導体チップ２１および２３のいずれかと、半導体チップ２２および２４のいずれかと、を通る共振ループのキャパシタンスを増加させることができる。例えば、図７に表す、半導体チップ２１、第２導電層１２、半導体チップ２２、および第１導電層１１を通る共振ループＲＬ１については、半導体チップ２１のキャパシタンスに半導体チップ２３のキャパシタンスが加わり、半導体チップ２２のキャパシタンスに半導体チップ２４のキャパシタンスが加わる。このため、共振ループＲＬ１におけるキャパシタンスが増加し、共振周波数を低くすることができる。
【００２８】
また、共に第１導電部１１ａの上に設けられ、比較的互いの距離が近い半導体チップ２１および２３を通る共振ループについては、エミッタ電極Ｅ１およびＥ３を短絡することで、図７に表すように、配線３１を通る共振ループＲＬ２が形成される。共振ループＲＬ２は、ワイヤボンディングおよび第２導電層１２を通る共振ループに比べて経路が短い。すなわち、エミッタ電極Ｅ１およびＥ３を短絡することで、半導体チップ２１および２３を通る共振ループＲＬ２のインダクタンスを大きく低減することができる。
インダクタンスを低減した場合、共振ループの共振周波数は高くなる。しかし、半導体チップ２１および２３は互いに近接しており、近接したこれらの半導体チップのエミッタ電極同士を短絡することで、共振ループの共振周波数を、スイッチングノイズの周波数よりも大きい値まで高めることができる。
同様に、半導体チップ２２および２４を通る共振ループについても、エミッタ電極Ｅ２およびＥ４を短絡することで、この共振ループのインダクタンスを低減し、共振周波数を高めることができる。
【００２９】
すなわち、本実施形態では、共振ループＲＬ１などの、互いに離れた半導体チップを通る共振ループについては、キャパシタンスを増加させることで、共振ループの共振周波数をスイッチングノイズの周波数よりも低くし、周波数のマッチングが生じる可能性を低減している。一方で、共振ループＲＬ２などの、互いに近接した位置に設けられた半導体チップを通る共振ループについては、インダクタンスを低減することで、共振ループの共振周波数をスイッチングノイズの周波数よりも高くし、周波数のマッチングが生じる可能性を低減している。
このため、本実施形態によれば、第１実施形態に比べて、スイッチングノイズの周波数と共振周波数のマッチングが生じる可能性をより一層低減することが可能である。
【００３０】
（第３実施形態）
図８を用いて、第３実施形態に係る半導体装置の一例について説明する。
図８は、第３実施形態に係る半導体装置３００の一部を表す拡大平面図である。
半導体装置３００は、例えば、第２導電層１２の構造について、半導体装置２００と差異を有する。
【００３１】
第２導電層１２は、接続部１２ａ〜接続部１２ｄを有する。ただし、半導体装置１００および２００と異なり、接続部１２ａと接続部１２ｃとの間および接続部１２ｂと接続部１２ｄとの間には間隙が形成されていない。このような構成によれば、半導体チップ２１〜２４から接続部１２ａ〜接続部１２ｄを通って第２導電層１２に電流が流れる際の、電気抵抗を低減することができ、半導体装置の消費電力を低減することが可能となる。
すなわち、本実施形態によれば、第２実施形態に比べて、半導体装置の消費電力を低減することが可能となる。
【００３２】
（第４実施形態）
図９を用いて、第４実施形態に係る半導体装置の一例について説明する。
図９は、第４実施形態に係る半導体装置４００の一部を表す拡大平面図である。
半導体装置４００は、例えば、第２導電層１２の構造について、半導体装置４００と差異を有する。
【００３３】
本実施形態では、第２導電層１２が、接続部１２ａと、アノード電極Ａ５が接続された接続部１２ｅ（第４接続部）と、の間に間隙を有する。また、第２導電層１２は、接続部１２ｂと、アノード電極Ａ６が接続された接続部１２ｆと、の間に間隙を有する。
第２導電層１２がこれらの間隙を有することで、半導体チップ２１〜２４のいずれかと、半導体チップ２５および２６のいずれかと、を含む共振ループにおけるインダクタンスを増加させることができる。このため、本実施形態によれば、第３実施形態に比べて、これらの共振ループにおける共振周波数を低減し、スイッチングノイズの周波数と共振周波数のマッチングが生じる可能性をより一層低減することが可能である。
【００３４】
（変形例）
図１０は、第４実施形態の変形例に係る半導体装置４１０の一部を表す拡大平面図である。
半導体装置４００では、エミッタ電極Ｅ３およびＥ４に接続されたボンディングワイヤが、エミッタ電極Ｅ３およびＥ４から離れた位置に接続されていた。これに対して、半導体装置４１０では、エミッタ電極Ｅ３およびＥ４に接続されたボンディングワイヤが、これらのエミッタ電極に近接した位置に接続されている。すなわち、半導体チップ２１および２３がＸ方向において並ぶとともに、接続部１２ａおよび１２ｃもＸ方向において並んでいる。また、接続部１２は、Ｘ方向において、接続部１２ａと１２ｅとの間に位置している。
同様に、接続部１２ｂおよび１２ｄもＸ方向において並び、Ｘ方向において接続部１２ｂと１２ｆとの間に位置している。
【００３５】
本変形例によれば、エミッタ電極Ｅ３およびＥ４に接続されたボンディングワイヤを、これらのエミッタ電極に近接した位置に接続しているため、ボンディングワイヤの長さを短縮できる。このため、ボンディングワイヤを電流が流れる際の電気抵抗を低減し、半導体装置の消費電力を低減することができる。
また、半導体装置４１０では、半導体装置４００に比べて、例えば接続部１２ｃと接続部１２ｅとの間の距離が短くなっている。しかし、本実施形態では、第２導電層１２が、接続部１２ｃと接続部１２ｅとの間に間隙を有するため、半導体チップ２３および２５を通る共振ループの共振周波数の増幅を抑制することができる。
すなわち、本変形例によれば、半導体装置４００に比べて、共振ループの共振周波数の増幅を抑制しつつ、半導体装置の消費電力を低減することが可能となる。
【００３６】
なお、上述した各実施形態では、半導体チップ２１〜２４がＩＧＢＴである場合について説明したが、半導体チップ２１〜２４はＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であってもよい。あるいは、半導体チップ２１〜２４のいずれかがＭＯＳＦＥＴまたはＩＧＢＴであり、その他の半導体チップがダイオードであってもよい。上述した各実施形態は、スイッチング機能を有する少なくとも１つの半導体チップを半導体装置が有し、共振ループが形成されている場合に有効である。
また、６つの半導体チップ２１〜２６が第１導電層１１の上に設けられている場合について説明したが、第１導電層１１の上に設けられる半導体チップの数は任意である。第２導電層１２の間隙の位置や形状も、接続される半導体チップの数などに応じて、適宜変更可能である。
【００３７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、基板１、基板２、封止部５、第１導電層１１、第２導電層１２、第３導電層１３、半導体チップ２１〜２６、エミッタ端子Ｅ、コレクタ端子Ｃ、ゲート端子Ｇなどの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３８】
１００、２００、３００、４００、４１０…半導体装置、  １…基板、  ２…基板、  ５…封止部、  １１…第１導電層、  １２…第２導電層、  １３…第３導電層、  ２１〜２６…半導体チップ、  Ａ５、Ａ６…アノード電極、  Ｃ１〜Ｃ４…コレクタ電極、  Ｃ５、Ｃ６…カソード電極、  Ｅ１〜Ｅ４…エミッタ電極、  Ｇ１〜Ｇ４…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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