(57)【要約】【課題】ＳＯＩ構造の包囲型ゲート電極を有する非対称ＭＩＳ電界効果トランジスタの提供【解決手段】導電体８で周囲を包囲された一対の第１の半導体層６と第１の半導体層６間に挟まれて設けられた第２の半導体層７をＳＯＩ基板とし、第２の半導体層７の周囲にゲート絶縁膜１０を介して設けられた包囲型ゲート電極１１と、包囲型ゲート電極１１あるいは包囲型ゲート電極１１のサイドウォール１５に自己整合して第１の半導体層６の一方に設けられた低濃度あるいは高濃度の不純物からなるドレイン領域（１３、１４）と、包囲型ゲート電極１１に自己整合して第１の半導体層６の他方に設けられた高濃度の不純物からなるソース領域１２と、第２の半導体層７に設けられたチャネル領域と、を備えた非対称構造のＭＩＳ電界効果トランジスタが半導体基板１上に絶縁膜２を介して設けられたものである。【選択図】図１
2017204622.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の一部に設けられているチャネル領域が、ゲート絶縁膜を介して第１の導電体（包囲型ゲート電極）により周囲を包囲され、前記半導体層の残りの一方の部分に設けられている高濃度不純物からなるソース領域と、前記半導体層の残りの他方の部分に設けられている低濃度及び高濃度不純物からなるドレイン領域とが、第２の導電体により、それぞれ周囲を包囲されている構造の非対称ＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体層は、ソース領域あるいはドレイン領域が設けられている一対の第１の半導体層と、チャネル領域が設けられている第２の半導体層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
ドレイン領域が設けられている前記第１の半導体層直下に空孔が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
側面を素子分離絶縁膜により平坦に埋め込まれ、複数の下層絶縁膜を介して半導体基板上に設けられた、周囲を導電体に包囲された第１の半導体層において、前記導電体に包囲された第１の半導体層を含む全面に上層絶縁膜を形成する工程と、選択的に前記上層絶縁膜、直下の前記導電体に包囲された第１の半導体層、前記導電体に包囲された第１の半導体層の近傍の前記素子分離絶縁膜及び直下の前記下層絶縁膜の一部を順次異方性エッチング除去して開孔部を形成する工程と、側面が露出した前記導電体の一部を等方性エッチング除去して狭い間隙部を形成する工程と、前記間隙部に絶縁膜を埋め込む工程と、側面が露出した前記第１の半導体層間に第２の半導体層を横（水平）方向にエピタキシャル形成する工程と、前記第２の半導体層の露出面にゲート絶縁膜を形成する工程と、残された前記開孔部に包囲型ゲート電極を平坦に埋め込む工程と、選択的にドレイン領域側の前記上層絶縁膜をエッチング除去する工程と、ドレイン領域側の前記第１の半導体層に低濃度の不純物を導入する工程と、サイドウォール用絶縁膜を形成し、全面異方性エッチングしてドレイン領域側の前記包囲型ゲート電極の側壁にサイドウォールを形成する工程と、残された前記上層絶縁膜をエッチング除去する工程と、前記包囲型ゲート電極及び前記サイドウォールをマスク層として高濃度の不純物を導入する工程と、をおこない、ドレイン領域側の前記第１の半導体層には前記包囲型ゲート電極端の直下より離間し、低濃度ドレイン領域に接触した高濃度ドレイン領域を形成し、ソース領域側には前記包囲型ゲート電極端の直下に達した高濃度ソース領域を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、キャリアの移動度を増加させた極薄のＳＯＩ基板を形成し、この極薄のＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４1は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型の一対のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型の一対のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし完全空乏型の薄いＳＯＩ基板に不純物領域からなるソースドレイン領域を形成するため、ソースドレイン領域の抵抗の低減が難しくなってきた。
また薄膜のＳＯＩ基板に形成した不純物のソースドレイン領域に配線体との接続を取っているため、コンタクト抵抗の低減化が難しかった。
また均一な膜厚からなる極薄の半導体層の形成が難しく、キャリアの散乱を十分に抑制できなかった。
またホットキャリア効果を改善するために、ドレイン領域にＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを容易に形成することはできるが、同時に不必要なソース領域にも低濃度領域が形成されるため、ソース領域の抵抗を低減できず、高速化に難があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しようとする課題は、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、貼り合わせＳＯＩウエハーを使用しても、あるいは従来例に示されるように、半導体層の選択エピタキシャル成長法によりＳＯＩ基板を形成しても、
（１）ソースドレイン領域の抵抗を薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域により確定していたため、さらなる低減化ができなかったこと。
（２）薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域に配線体との接続を取っていたため、コンタクト抵抗の低減化が難しかったこと。
（３）キャリアの散乱を十分に抑制したチャネル領域を得るための均一な膜厚を有する極薄のＳＯＩ基板の形成が難しかったこと。
（４）ドレイン領域におけるホットキャリア効果を改善するために形成する低濃度領域が、不必要なソース領域にも形成され、ソース領域の抵抗を低減化できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体層の一部に設けられているチャネル領域が、ゲート絶縁膜を介して第１の導電体（包囲型ゲート電極）により周囲を包囲され、前記半導体層の残りの一方の部分に設けられている高濃度不純物からなるソース領域と、前記半導体層の残りの他方の部分に設けられている低濃度及び高濃度不純物からなるドレイン領域とが、第２の導電体により、それぞれ周囲を包囲されている構造の非対称ＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またドレイン領域はホットキャリア効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン領域包囲型導電体）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪み極薄Ｓｉ層（極薄の第２の半導体層）を、左右から格子定数の大きな極薄ＳｉＧｅ層（極薄の第１の半導体層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右の極薄ＳｉＧｅ層（極薄の第１の半導体層）から歪み極薄Ｓｉ層（極薄の第２の半導体層）の格子間隔を広げることが可能で、キャリアの移動度をさらに増加させることができることによる、さらなる高速化が可能である。
また非対称ＭＩＳ電界効果トランジスタのドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることも可能で、ドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）となり、さらなる高速化を達成することもできる。
またＳＯＩ構造の半導体層に形成したドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造の非対称ＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、導電体により包囲された３領域を有する絶縁膜上の非対称ＭＩＳ電界効果トランジスタ（ＡＳｙｍｍｅｔｒｉｃ  ＭＩＳＦＥＴ  ｗｉｔｈ  Ｔｒｉｐｌｅ  Ｒｅｇｉｏｎｓ  Ｓｕｒｒｏｕｎｄｅｄ  ｂｙ  Ｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と命名し、ＡＳＴＲＳＣ（エーエスティーアールエスシー）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ソース領域部）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２７】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図２８】本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図２９】本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、ソース領域部）
【図３０】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ドレイン領域部）
【図３２】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図３３】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３４】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ドレイン領域部）
【図３５】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ドレイン領域部）
【図３７】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３８】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ドレイン領域部）
【図３９】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図４０】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図４１】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長によるＳＯＩ基板の形成。
（２）下層導電体（下地絶縁膜との接触防止膜兼包囲型導電体の下層部）を使用したエピタキシャル成長による完全単結晶半導体層の成長。
（３）極薄半導体層を完全に包囲する包囲型導電体の形成。
（４）導電体で包囲された極薄半導体層の分割による導電体で包囲された一対の極薄の第１の半導体層の形成。
（５）一対の極薄の第１の半導体層間の横方向成長による極薄の第２の半導体層の形成。
（６）第２の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（７）包囲型導電体と包囲型ゲート電極を絶縁する埋め込み絶縁膜の自己整合形成。
（８）包囲型ゲート電極に自己整合した低濃度ドレイン領域の形成。
（９）包囲型ゲート電極に自己整合したドレイン領域側のみのサイドウォールの形成。
（１０）包囲型ゲート電極側壁のサイドウォールに自己整合した高濃度ドレイン領域及び包囲型ゲート電極に自己整合した高濃度ソース領域の形成。
（１１）低濃度ドレイン領域及び高濃度ソースドレイン領域のＲＴＰ法による活性化及び深さ制御。
（１２）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
導電体で周囲を包囲された一対の第１の半導体と第１の半導体層間に挟まれて設けられた第２の半導体層をＳＯＩ基板とし、第２の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、包囲型ゲート電極あるいは包囲型ゲート電極側壁に形成されたサイドウォールに自己整合して第１の半導体層の一方に設けられた低濃度あるいは高濃度の不純物からなるドレイン領域と、包囲型ゲート電極に自己整合して第１の半導体層の他方に設けられた高濃度の不純物からなるソース領域と、第２の半導体層に設けられたチャネル領域と、高濃度ソースドレイン領域及び包囲型ゲート電極にそれぞれ設けられた配線体と、を備えた非対称構造のＭＩＳ電界効果トランジスタを半導体基板上に絶縁膜を介して形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２５は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル部の模式側断面図、図３はチャネル幅方向のドレイン領域部の模式側断面図、図４はチャネル幅方向のソース領域部の模式側断面図、図５〜図２５は製造方法の工程断面図である。
【００１０】
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＡＳＴＲＳＣ構造に形成したＮチャネルの非対称ＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１９０ｎｍ程度（一部は３００ｎｍ程度）の素子分離領域のシリコン酸化膜（ＳｉＯ２）、６は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）、７は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）、８は膜厚４０ｎｍ程度のソースドレイン領域包囲型導電体（ＷＳｉ）、８ａは下層導電体（ＷＳｉ）、８ｂは側面及び上層導電体（ＷＳｉ）、９は長さ１５ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１はゲート長３０ｎｍ程度、膜厚１４０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１２は１０２０ｃｍ−３程度のｎ＋型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向、チャネル部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には選択的に薄いシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的にシリコン窒化膜（Ｓｉ３Ｎ４）４が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４上にはソースドレイン領域包囲型導電体（ＷＳｉ）８に周囲を包囲されたｐ型の一対の極薄Ｓｉ層６が設けられ、一対の極薄Ｓｉ層６間に対向する側面をそれぞれ接してｐ型の極薄Ｓｉ層７が設けられ、一対の極薄Ｓｉ層６及び極薄Ｓｉ層７からなる半導体層（ＳＯＩ基板）が素子分離領域のシリコン酸化膜（ＳｉＯ２）５により島状に絶縁分離されている。極薄Ｓｉ層７の周囲にはゲート酸化膜（ＳｉＯ２）１０を介して包囲型ゲート電極（ＷＳｉ）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、包囲型ゲート電極１１のドレイン領域側の上面部の側壁のみにサイドウォール１５が設けられ、ドレイン領域側の極薄Ｓｉ層６には、ｎ型ドレイン領域１３及びｎ＋型ドレイン領域１４が設けられ、ソース領域側の極薄Ｓｉ層６には、ｎ＋型ソース領域１２が設けられ、極薄Ｓｉ層７には、チャネル領域が設けられ（実際にはｎ型ドレイン領域１３及びｎ＋型ソース領域１２が若干横方向拡散されている）、ソースドレイン領域包囲型導電体（ＷＳｉ）８と包囲型ゲート電極（ＷＳｉ）１１間には埋め込みシリコン酸化膜（ＳｉＯ２）９が設けられて絶縁されており、ｎ＋型ソースドレイン領域（１２、１４）には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルの非対称ＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。
【００１２】
図２（チャネル幅方向、チャネル部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には極薄Ｓｉ層７をゲート酸化膜（ＳｉＯ２）１０を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１１が選択的に設けられ、包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にはサイドウォール１５が設けられ、包囲型ゲート電極１１にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＮチャネルの非対称ＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。（ただし図２においてはソースドレイン領域が図示されていないので、非対称ＭＩＳ電界効果トランジスタであるか否かはわからない。）
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には薄いシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的にシリコン窒化膜（Ｓｉ３Ｎ４）４が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４上にはソースドレイン領域包囲型導電体（ＷＳｉ）８に周囲を包囲された極薄Ｓｉ層６が設けられ、極薄Ｓｉ層６にはｎ＋型ドレイン領域１４が設けられ、ｎ＋型ドレイン領域１４にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＮチャネルの非対称ＭＩＳ電界効果トランジスタの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。（ただし図３においても非対称ＭＩＳ電界効果トランジスタであるか否かはわからない。）
【００１４】
図４（チャネル幅方向、ソース領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には薄いシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的にシリコン窒化膜（Ｓｉ３Ｎ４）４が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４上にはソースドレイン領域包囲型導電体（ＷＳｉ）８に周囲を包囲された極薄Ｓｉ層６が設けられ、極薄Ｓｉ層６にはｎ＋型ソース領域１２が設けられ、ｎ＋型ソース領域１２にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＮチャネルの非対称ＭＩＳ電界効果トランジスタの一部で、ソース領域部のチャネル幅方向の側断面図が示されている。（ただし図４においても非対称ＭＩＳ電界効果トランジスタであるか否かはわからない。）
【００１５】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またドレイン領域はホットキャリア効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン領域包囲型導電体）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造の非対称ＭＩＳ電界効果トランジスタを得ることができる。
【００１６】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２５を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１７】
図５（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）８ａを成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。
【００１８】
図６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、タングステンシリサイド膜（ＷＳｉ）８ａ、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図７（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の平坦面より突出したＳｉ層２５を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２６を成長する。
【００２０】
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２５の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２１】
図９（チャネル長方向）
次いで露出したＳｉ層２５の側面からｐ型の横（水平）方向エピタキシャルＳｉ層６（第１の半導体層）を成長し、開孔部を埋め込む。
【００２２】
図１０（チャネル長方向）
次いで横（水平）方向エピタキシャルＳｉ層６の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いでシリコン酸化膜（ＳｉＯ２）２７をマスク層として、タングステン膜２６、Ｓｉ層２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
【００２３】
図１１（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）２７を異方性ドライエッチングする。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）８ｂを成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
【００２４】
図１２（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）（８ｂ、８ａ）及びシリコン窒化膜（Ｓｉ３Ｎ４）４を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。こうして下層導電体８ａ、側面及び上層導電体８ｂによりＳｉ層６を包囲した、タングステンシリサイド膜（ＷＳｉ）からなる包囲型導電体８を形成する。
【００２５】
図１３（チャネル長方向）
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型導電体８の平坦面より上に成長したシリコン酸化膜（ＳｉＯ２）５を除去し、包囲型導電体８により包囲されたＳｉ層６を平坦に埋め込み、素子分離領域のシリコン酸化膜（ＳｉＯ２）５を形成する。
【００２６】
図１４（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。
【００２７】
図１５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、タングステンシリサイド膜（ＷＳｉ）８（８ｂ）、Ｓｉ層６、タングステンシリサイド膜（ＷＳｉ）８（８ａ）、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）（５、３）を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００２８】
図１６（チャネル長方向）
次いで開孔部に側面が露出したタングステンシリサイド膜（ＷＳｉ）８を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な開孔部を形成する。
【００２９】
図１７（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。次いで全面異方性ドライエッチングし、微小な開孔部にシリコン酸化膜（ＳｉＯ２）９を埋め込む。
【００３０】
図１８（チャネル長方向）
次いで露出したＳｉ層６の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長し、下部に空孔を有するＳｉ層７を形成する。（この際、空孔直上は下地の影響が全くない極薄の単結晶シリコン層となる。）
【００３１】
図１９（チャネル長方向）
次いで露出しているＳｉ層７の全周囲を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２８上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１１を形成する。
【００３２】
図２０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、右半分（ドレイン領域部）のシリコン窒化膜（Ｓｉ３Ｎ４）２８をエッチング除去する。次いでレジスト（図示せず）を除去する。次いで包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、Ｓｉ層６にｎ型ドレイン領域形成用の燐のイオン注入（図示せず）をおこなう。
【００３３】
図２１（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１１の上面部の右半分の側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。
【００３４】
図２２（チャネル長方向）
次いで残された左半分（ソース領域部）のシリコン窒化膜（Ｓｉ３Ｎ４）２８をエッチング除去する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ドレイン領域１３及びｎ＋型ソースドレイン領域（１２、１４）を形成する。
【００３５】
図２３（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。
【００３６】
図２４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３７】
図２５
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００３８】
図１（チャネル長方向）、図２（チャネル幅方向、チャネル部）、図３（チャネル幅方向、ドレイン領域部）、図４（チャネル幅方向、ソース領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＡＳＴＲＳＣ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００３９】
図２６は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＳＴＲＳＣ構造に形成したＮチャネルの非対称ＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、８〜２３は図１と同じ物を、２９はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）、３０はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）を示している。
同図においては、チャネル領域を形成する第２の半導体層が極薄の歪みＳｉ層３０からなり、ソースドレイン領域を形成する第１の半導体層が極薄のＳｉＧｅ層２９からなっていること以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例３】
【００４０】
図２７〜図３９は本発明の半導体装置における第３の実施例で、図２７はチャネル長方向の模式側断面図、図２８はチャネル幅方向のドレイン領域部の模式側断面図、図２９はチャネル幅方向のソース領域部の模式側断面図、図３０〜図３９は製造方法の工程断面図の一部である。
図２７〜図２９はシリコン（Ｓｉ）基板を使用し、ＡＳＴＲＳＣ構造に形成したＮチャネルの非対称ＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３１は空孔、３２は空孔を包囲する薄膜のシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ドレイン領域のシリコン窒化膜（Ｓｉ３Ｎ４）４の替りに薄膜のシリコン酸化膜（ＳｉＯ２）３２で包囲された空孔３１が設けられていること以外は図１及び図３とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、さらにＭＩＳ電界効果トランジスタのドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
【００４１】
次いで本発明に係る半導体装置における第３の実施例の製造方法について図３０〜図３９及び図２７〜図２９を参照して説明する。
第１の実施例に示される図５〜図１９の工程をおこなった後、図３０の工程をおこなう。
【００４２】
図３０（チャネル長方向）、図３１（チャネル幅方向、ドレイン領域部）及び図３２（チャネル幅方向、ソース領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ドレイン領域部のシリコン窒化膜（Ｓｉ３Ｎ４）２８をエッチング除去する。次いでレジスト（図示せず）を除去する。次いで包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、Ｓｉ層６にｎ型ドレイン領域形成用の燐のイオン注入（図示せず）をおこなう。
【００４３】
図３３（チャネル長方向）及び図３４（チャネル幅方向、ドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）５をマスク層として、タングステンシリサイド膜（ＷＳｉ）８のチャネル幅方向の両端部を異方性ドライエッチングし、幅４０ｎｍ程度の微細な開孔部を形成する。連続して残されたシリコン窒化膜（Ｓｉ３Ｎ４）４を等方性ドライエッチングして、包囲型導電体８により包囲されたＳｉ層６の直下に空孔３１を形成する。次いでレジスト（図示せず）を除去する。
【００４４】
図３５（チャネル長方向）及び図３６（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、微細な開孔部を塞ぎ、シリコン酸化膜（ＳｉＯ２）３２により包囲された空孔３１及びドレイン領域側の包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。
【００４５】
図３７（チャネル長方向）、図３８（チャネル幅方向、ドレイン領域部）及び図３９（チャネル幅方向、ソース領域部）
次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）２８をエッチング除去する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法によりアニールをおこない、ｎ型ドレイン領域１３及びｎ＋型ソースドレイン領域（１２、１４）を形成する。
【００４６】
次いで第１の実施例に示される図２３〜図２５及び図１の工程をおこない、本願発明のＡＳＴＲＳＣ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタを完成する。（完成図、図２７（チャネル長方向）、図２８（チャネル幅方向のドレイン領域部）及び図２９（チャネル幅方向のソース領域部）、チャネル幅方向のチャネル部は図２に同じ）
【実施例４】
【００４７】
図４０は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＳＴＲＳＣ構造に形成したＮチャネルの非対称ＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜８、１０〜２３は図１と同じ物を示している。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）９が設けられていないこと及び上面を除き包囲型ゲート電極（ＷＳｉ）１１がゲート酸化膜（ＳｉＯ２）１０により包囲される構造に形成されていること以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、また化学気相成長によってゲート酸化膜（ＳｉＯ２）を形成することにより、包囲型ゲート電極（ＷＳｉ）をゲート酸化膜（ＳｉＯ２）により包囲する構造に形成できるため、ソースドレイン包囲型導電体（ＷＳｉ）と包囲型ゲート電極（ＷＳｉ）を絶縁分離できるので、埋め込みシリコン酸化膜（ＳｉＯ２）を省略できることによる製造プロセスの簡略化が可能となる。
【００４８】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、ソースドレイン包囲型導電体、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、極薄の半導体層として１５ｎｍ〜２０ｎｍ程度を使用しているが、これに限定されず、さらに薄い１０ｎｍ以下の半導体層を使用することも可能である。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、ドレイン領域と同じサイズでソース領域を形成しているが、サイドウォール（ＳｉＯ２）が形成されない分の微細化を計ってもよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
【産業上の利用可能性】
【００４９】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００５０】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    シリコン窒化膜（Ｓｉ３Ｎ４）
５    素子分離領域のシリコン酸化膜（ＳｉＯ２）
６    ｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）
７    ｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
８    ソースドレイン領域包囲型導電体（ＷＳｉ）
８ａ  下層導電体（ＷＳｉ）
８ｂ  側面及び上層導電体（ＷＳｉ）
９    埋め込みシリコン酸化膜（ＳｉＯ２）
１０  ゲート酸化膜（ＳｉＯ２）
１１  包囲型ゲート電極（ＷＳｉ）
１２  ｎ＋型ソース領域
１３  ｎ型ドレイン領域
１４  ｎ＋型ドレイン領域
１５  サイドウォール（ＳｉＯ２）
１６  燐珪酸ガラス（ＰＳＧ）膜
１７  シリコン窒化膜（Ｓｉ３Ｎ４）
１８  バリアメタル（ＴｉＮ）
１９  導電プラグ（Ｗ）
２０  層間絶縁膜（ＳｉＯＣ）
２１  バリアメタル（ＴａＮ）
２２  Ｃｕ配線（Ｃｕシード層含む）
２３  バリア絶縁膜（Ｓｉ３Ｎ４）
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６  選択化学気相成長導電膜（Ｗ）
２７  シリコン酸化膜（ＳｉＯ２）
２８  シリコン窒化膜（Ｓｉ３Ｎ４）
２９  ｐ型のエピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）
３０  ｐ型のエピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
３１  空孔
３２  空孔を包囲する薄膜のシリコン酸化膜（ＳｉＯ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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