(57)【要約】【課題】出力電圧の立ち上がり時のオーバーシュート及び立ち上がり速度を改善することが可能な電圧レギュレータ回路を提供する。【解決手段】電圧レギュレータ回路は、基準電圧に応じた目的レベルの出力電圧を出力する電圧レギュレータ回路であって、第１の電極の第１の電圧と第３の電極の第２の電圧との差である第１の差電圧に応じて第１及び第２の電極間に出力電流を流すことにより、出力電圧を制御する出力トランジスタと、出力電圧が目的レベルとなるように第２の電圧を制御するオペアンプと、電圧レギュレータ回路の起動前は、出力トランジスタがオフとなるように第２の電圧を第３の電圧に維持し、電圧レギュレータ回路の起動後は、第２の電圧をオペアンプにより制御可能にする起動回路と、出力電圧が所定レベル未満である場合に、第１の差電圧が大きくなるように、第３の電極から又は第３の電極に調整電流を出力する電流出力回路と、を備える。【選択図】図１
2017054253.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧に応じた目的レベルの出力電圧を出力する電圧レギュレータ回路であって、
第１〜第３の電極を有し、前記第１の電極の第１の電圧と前記第３の電極の第２の電圧との差である第１の差電圧に応じて前記第１及び第２の電極間に出力電流を流すことにより、前記出力電圧を制御する出力トランジスタと、
前記出力電圧が前記目的レベルとなるように前記第２の電圧を制御するオペアンプと、
前記電圧レギュレータ回路の起動前は、前記出力トランジスタがオフとなるように前記第２の電圧を第３の電圧に維持し、前記電圧レギュレータ回路の起動後は、前記第２の電圧を前記オペアンプにより制御可能にする起動回路と、
前記出力電圧が所定レベル未満である場合に、前記第１の差電圧が大きくなるように、前記第３の電極から又は前記第３の電極に調整電流を出力する電流出力回路と、
を備える電圧レギュレータ回路。
【請求項２】
前記電流出力回路は、第４〜第６の電極を有する第１のトランジスタを含み、
前記第１のトランジスタは、前記第４の電極の第４の電圧と、前記第６の電極の第５の電圧との差である第２の差電圧に応じて前記第４及び第５の電極間に前記調整電流を流し、
前記第４の電圧は、前記出力電圧の上昇に応じて前記第２の差電圧が小さくなるように変化する電圧である、
請求項１に記載の電圧レギュレータ回路。
【請求項３】
前記第５の電圧は、前記基準電圧である、
請求項２に記載の電圧レギュレータ回路。
【請求項４】
前記第５の電圧は、前記電圧レギュレータ回路の外部から供給される電圧である、
請求項２に記載の電圧レギュレータ回路。
【請求項５】
前記基準電圧から、前記基準電圧より高い前記第５の電圧を生成する昇圧回路をさらに備える、
請求項２に記載の電圧レギュレータ回路。
【請求項６】
前記昇圧回路は、第１のキャパシタ及び第１のスイッチ回路を含み、
前記第１のスイッチ回路は、
前記電圧レギュレータ回路の起動前は、前記第１のキャパシタの一端に前記基準電圧を供給し、前記第１のキャパシタの他端を接地し、
前記電圧レギュレータ回路の起動後は、前記第１のキャパシタの前記他端に前記基準電圧を供給し、前記第１のキャパシタの前記一端から前記第５の電圧を出力する、
請求項５に記載の電圧レギュレータ回路。
【請求項７】
前記昇圧回路は、第７〜第９の電極を有する第２のトランジスタを含み、
前記第２のトランジスタは、前記第９の電極に前記基準電圧が供給され、前記第７及び第９の電極間の第３の差電圧に応じて、前記第７の電極から前記第８の電極に電流を流し、
前記第５の電圧は、前記第７の電極の電圧である、
請求項５に記載の電圧レギュレータ回路。
【請求項８】
前記基準電圧に応じた第６の電圧と前記出力電圧に応じた第７の電圧との比較結果に基づいて、前記第６の電極の前記第５の電圧を第１又は第２のレベルに制御する比較器をさらに備え、
前記比較器は、
前記第７の電圧が前記第６の電圧より低い場合は、前記第５の電圧を、前記第１のトランジスタが前記調整電流を出力可能な第１のレベルに制御し、
前記第７の電圧が前記第６の電圧より高い場合は、前記第５の電圧を、前記第１のトランジスタが前記調整電流を出力不可能な第２のレベルに制御する、
請求項２〜７のいずれか１項に記載の電圧レギュレータ回路。
【請求項９】
第２のスイッチ回路をさらに備え、
前記第２のスイッチ回路は、
前記電圧レギュレータ回路の起動前は、前記第６の電極に前記第１のトランジスタをオフに維持する電圧を供給し、
前記電圧レギュレータ回路の起動後は、前記第６の電極に前記出力電圧に応じた電圧を供給する、
請求項２に記載の電圧レギュレータ回路。
【請求項１０】
前記第１のトランジスタはＭＯＳＦＥＴであり、
前記ＭＯＳＦＥＴのバックゲートは、前記ＭＯＳＦＥＴのソースに接続されている、
請求項２〜９のいずれか１項に記載の電圧レギュレータ回路。
【請求項１１】
前記第３の電極と前記電流出力回路との間に抵抗素子をさらに備える、
請求項１〜１０のいずれか１項に記載の電圧レギュレータ回路。
【請求項１２】
位相補償用の第２のキャパシタをさらに備え、
前記第２のキャパシタの一端が前記第３の電極に接続される、
請求項１〜１１のいずれか１項に記載の電圧レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータ回路に関する。
【背景技術】
【０００２】
近年、電圧レギュレータ回路の出力電圧の立ち上がり時間を短縮する要求はますます高まっている。この要求に対し、例えば特許文献１に開示されている電圧レギュレータ回路では、出力電圧が短時間で所定の電圧範囲内となるように、起動時に、出力ＭＯＳトランジスタのゲート電圧が制御される。具体的には、２つの容量素子の分圧により生成される電圧が、出力ＭＯＳトランジスタのゲートに供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１４０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている電圧レギュレータ回路において、出力ＭＯＳトランジスタのゲートに供給される電圧が、起動時と、出力電圧が目的レベルに到達した時とで異なる場合、出力電圧の立ち上がり時にオーバーシュートが発生する可能性がある。従って、立ち上がり速度を改善しても、オーバーシュートによる特性変動が問題となる。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、出力電圧の立ち上がり時におけるオーバーシュートを発生させないと共に立ち上がり速度を改善することが可能な電圧レギュレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するため、本発明の一側面に係る電圧レギュレータ回路は、基準電圧に応じた目的レベルの出力電圧を出力する電圧レギュレータ回路であって、第１の電極の第１の電圧と第３の電極の第２の電圧との差である第１の差電圧に応じて第１及び第２の電極間に出力電流を流すことにより、出力電圧を制御する出力トランジスタと、出力電圧が目的レベルとなるように第２の電圧を制御するオペアンプと、電圧レギュレータ回路の起動前は、出力トランジスタがオフとなるように第２の電圧を第３の電圧に維持し、電圧レギュレータ回路の起動後は、第２の電圧をオペアンプにより制御可能にする起動回路と、出力電圧が所定レベル未満である場合に、第１の差電圧が大きくなるように、第３の電極から又は第３の電極に調整電流を出力する電流出力回路と、を備える。
【発明の効果】
【０００７】
本発明によれば、出力電圧の立ち上がり時におけるオーバーシュートを発生させないと共に立ち上がり速度を改善することが可能な電圧レギュレータ回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る電圧レギュレータ回路の回路図である。
【図２】本発明の第１実施形態に係る電圧レギュレータ回路の各部のタイミングチャートである。
【図３】本発明の第２実施形態に係る電圧レギュレータ回路の回路図である。
【図４】本発明の第３実施形態に係る電圧レギュレータ回路の回路図である。
【図５】本発明の第４実施形態に係る電圧レギュレータ回路の回路図である。
【図６】本発明の第５実施形態に係る電圧レギュレータ回路の回路図である。
【図７】本発明の第６実施形態に係る電圧レギュレータ回路の回路図である。
【図８】本発明の第７実施形態に係る電圧レギュレータ回路の回路図である。
【図９】本発明の第８実施形態に係る電圧レギュレータ回路の回路図である。
【図１０】本発明の第９実施形態に係る電圧レギュレータ回路の回路図である。
【図１１】本発明の第１０実施形態に係る電圧レギュレータ回路の回路図である。
【図１２】本発明の第１、第５、第７実施形態に係る電圧レギュレータ回路、及び比較例における出力電圧の立ち上がり時間のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
＝＝第１実施形態＝＝
【００１０】
図１は、本発明の電圧レギュレータ回路の一例である電圧レギュレータ回路１００Ａを示す図である。電圧レギュレータ回路１００Ａは、所定の基準電圧Ｖｒｅｆ（例えば１．２Ｖ程度）に基づき、電源電圧Ｖｄｄ（例えば３．０Ｖ程度）を降圧して目的レベルの出力電圧Ｖｏｕｔ（例えば２．５Ｖ程度）を出力する。
【００１１】
図１に示すように、電圧レギュレータ回路１００Ａは、基準電圧生成回路１０、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）、スイッチ回路ＳＷ１、オペアンプＯＰ、キャパシタＣ１、及び抵抗素子Ｒ１，Ｒ２を備える。
【００１２】
基準電圧生成回路１０は、電源電圧Ｖｄｄに基づき、基準電圧Ｖｒｅｆを出力する回路である。なお、基準電圧Ｖｒｅｆは、電圧レギュレータ回路１００Ａの起動を指示する起動信号に応じて出力される。
【００１３】
ＰチャネルＭＯＳＦＥＴ（ＭＰ１）（出力トランジスタ）は、ソース（第１の電極）に電源電圧Ｖｄｄが供給され、ドレイン（第２の電極）が出力端子Ｔ１に接続され、ゲート（第３の電極）がオペアンプＯＰの出力端子に接続される。ＰチャネルＭＯＳＦＥＴ（ＭＰ１）は、ソース電圧（第１の電圧）とゲート電圧（第２の電圧：Ｖｇ１）との差であるゲート・ソース間電圧Ｖｇｓ１（第１の差電圧）に応じてソースからドレインに電流Ｉｄｓ１を流すことにより、出力電圧Ｖｏｕｔを制御する。
【００１４】
ＮチャネルＭＯＳＦＥＴ（ＭＮ１）（第１のトランジスタ）は、調整電流Ｉｄｓ２を出力する電流出力回路である。ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ソース（第４の電極）が出力端子Ｔ１に、ドレイン（第５の電極）がオペアンプＯＰの出力端子に接続され、ゲート（第６の電極）に基準電圧Ｖｒｅｆが供給される。ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ソース電圧（第４の電圧）とゲート電圧（第５の電圧）との差であるゲート・ソース間電圧Ｖｇｓ２（第２の差電圧）に応じてドレインからソースに調整電流Ｉｄｓ２を流す。この調整電流Ｉｄｓ２が流れることにより、ＰチャネルＭＯＳＦＥＴのゲート電圧Ｖｇ１が降下し、ゲート・ソース間電圧Ｖｇｓ１の上昇が促される。
【００１５】
スイッチ回路ＳＷ１（起動回路）は、電圧レギュレータ回路１００Ａの起動を指示する起動信号に応じて、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧の状態を制御する。スイッチ回路ＳＷ１は、一端に電源電圧Ｖｄｄ（第３の電圧）が供給され、他端がオペアンプＯＰの出力端子に接続される。電圧レギュレータ回路１００Ａの起動前（起動信号の入力前）は、スイッチ回路ＳＷ１がオンとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧が電源電圧Ｖｄｄに維持される。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）はオフに維持される。電圧レギュレータ回路１００Ａの起動後（起動信号の入力後）は、スイッチ回路ＳＷ１がオフとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧はオペアンプＯＰによって制御可能な状態となる。スイッチ回路ＳＷ１は、例えばトランジスタを用いて構成することができる。
【００１６】
オペアンプＯＰは、反転入力端子に基準電圧Ｖｒｅｆが供給され、非反転入力端子に、出力電圧Ｖｏｕｔを抵抗素子Ｒ１，Ｒ２で分圧した電圧が供給され、出力端子がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに接続される。
【００１７】
キャパシタＣ１（第２のキャパシタ）は、一端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインに接続される。キャパシタＣ１は、位相補償のために設けられている。
【００１８】
抵抗素子Ｒ１は、一端が出力端子Ｔ１に接続され、他端が抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は接地される。
【００１９】
以上の構成による電圧レギュレータ回路１００Ａの動作を、図１及び図２を参照しつつ説明する。図２は、電圧レギュレータ回路１００Ａの動作の一例を示すタイミングチャートである。図２において、時刻ｔ０は電源電圧Ｖｄｄが投入される時刻を示し、時刻ｔ１は電圧レギュレータ回路１００に起動信号が入力される時刻を示す。
【００２０】
まず、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）に着目して説明する。電圧レギュレータ回路１００Ａの起動前は、スイッチ回路ＳＷ１がオン状態であるため、ゲート電圧Ｖｇ１が電源電圧Ｖｄｄとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）がオフ状態に維持される。時刻ｔ１において、起動信号に応じてスイッチ回路ＳＷ１がオン状態からオフ状態となると、オペアンプＯＰが非反転入力端子と反転入力端子が同電位となるように動作するため、ゲート電圧Ｖｇ１が徐々に降下する。やがてＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート・ソース間電圧Ｖｇｓ１がＰチャネルＭＯＳＦＥＴ（ＭＰ１）の閾値電圧Ｖｔｈ１以上になると、ソースからドレインに電流Ｉｄｓ１が流れ始める。ゲート電圧Ｖｇ１は、起動前のレベル（電源電圧Ｖｄｄ）から次第に降下して所定のレベルで安定し、目的レベルの出力電圧Ｖｏｕｔが出力される。
【００２１】
次に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）に着目して説明する。ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ゲート電圧が基準電圧Ｖｒｅｆであり、ソース電圧が出力電圧Ｖｏｕｔである。時刻ｔ１では、出力電圧Ｖｏｕｔが０（ゼロ）Ｖであるため、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２＝基準電圧Ｖｒｅｆである。基準電圧Ｖｒｅｆ＞ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２とすると、時刻ｔ１直後からＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレインからソースに調整電流Ｉｄｓ２が流れ始める。オペアンプＯＰの動作によって出力電圧Ｖｏｕｔが次第に上昇すると、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が小さくなっていく。そして、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となると、調整電流Ｉｄｓ２は停止する。従って、立ち上がり時におけるＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧Ｖｇ１を定常動作時の電圧にさせることができる。
【００２２】
上記構成によれば、電圧レギュレータ回路１００Ａの起動時に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）が、オペアンプＯＰの出力端子とＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートとの間から電流を引き抜く。従って、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を備えない構成に比べ、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧Ｖｇ１の電圧降下が加速する。そのため、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート・ソース間電圧Ｖｇｓ１がより速く大きくなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）がより早くオン状態となる。従って、電圧レギュレータ回路１００Ａが起動されてから出力電圧が目的レベルに到達するまでの時間（立ち上がり時間）が短縮される。また、出力電圧Ｖｏｕｔが目標とする設計値に達する前にＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となり、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる調整電流Ｉｄｓ２による加速効果が止まる。その後は、オペアンプＯＰの回路とキャパシタＣ１の容量値による電圧レギュレータ回路１００Ａの持つ帯域（ＡＣ特性）により決まるより遅い応答速度で出力電圧Ｖｏｕｔが目標値まで立ち上がるため、オーバーシュートが発生しない。
【００２３】
さらに、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、電圧レギュレータ回路１００Ａの出力電圧Ｖｏｕｔが目的レベルに近づく過程において、ゲート・ソース間電圧Ｖｇｓ２が徐々に降下し、やがてゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となると、自動的にオフ状態となる。従って、出力電圧Ｖｏｕｔが目的レベルに近づいた後は、調整電流Ｉｄｓ２が流れず、余計な電流を消費しない。
＝＝第２実施形態＝＝
【００２４】
図３は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｂを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００２５】
電圧レギュレータ回路１００Ｂは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、抵抗素子Ｒ１，Ｒ２を備えない点を除き、同等である。図３に示すように、電圧レギュレータ回路１００Ｂでは、出力端子がオペアンプＯＰの非反転入力端子に接続されている。従って、電圧レギュレータ回路１００Ｂは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆとなるように動作する。このような構成においても、電圧レギュレータ回路１００Ａと同様の効果を得ることができる。
＝＝第３実施形態＝＝
【００２６】
図４は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｃを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００２７】
電圧レギュレータ回路１００Ｃは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに、電圧レギュレータ回路１００Ｃの外部から電圧Ｖｓｅｔが供給される点を除き、同等である。この電圧Ｖｓｅｔは、例えば、基準電圧Ｖｒｅｆより高い電圧とすることができる。
【００２８】
電圧レギュレータ回路１００Ｃでは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となると、調整電流Ｉｄｓ２が流れなくなる。従って、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに、基準電圧Ｖｒｅｆより高い電圧Ｖｓｅｔを供給することにより、ゲートに基準電圧Ｖｒｅｆを供給する場合よりもゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となるまでの時間がより長くなる。即ち、電圧レギュレータ回路１００Ｃでは、電圧レギュレータ回路１００Ａと比較して、より長い時間、調整電流Ｉｄｓ２を流すことができる。そのため、電圧レギュレータ回路１００Ｃでは、電圧レギュレータ回路１００Ａと比較して、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧Ｖｇ１の降下の促進が持続する時間が長くなり、出力電圧Ｖｏｕｔの立ち上がり時間短縮の効果が向上する。
【００２９】
また、電圧Ｖｓｅｔが基準電圧Ｖｒｅｆより高い場合、基準電圧ＶｒｅｆがＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給される場合よりも調整電流Ｉｄｓ２の初期値が大きくなる。これによっても、電圧レギュレータ回路１００Ｃでは、電圧レギュレータ回路１００Ａと比較して、出力電圧Ｖｏｕｔの立ち上がり時間短縮の効果が向上する。
＝＝第４実施形態＝＝
【００３０】
図５は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｄを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００３１】
電圧レギュレータ回路１００Ｄは、図１に示す電圧レギュレータ回路１００Ａの構成に加えて、基準電圧Ｖｒｅｆより高い電圧を生成する昇圧回路を備えている。昇圧回路は、キャパシタＣ２（第１のキャパシタ）及びスイッチ回路ＳＷ２（第１のスイッチ回路）を含んでいる。
【００３２】
スイッチ回路ＳＷ２は、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３を含む。スイッチＳＷ２１は、キャパシタＣ２の一端に基準電圧Ｖｒｅｆを供給するか、キャパシタＣ２の一端をＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続する。スイッチＳＷ２２は、キャパシタＣ２の他端を接地に接続するか、キャパシタＣ２の他端に基準電圧Ｖｒｅｆを供給する。スイッチＳＷ２３は、一端がＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続され、他端が接地される。
【００３３】
電圧レギュレータ回路１００Ｄの起動前（起動信号の入力前）は、スイッチＳＷ２１は、キャパシタＣ２の一端に基準電圧Ｖｒｅｆを供給し、スイッチＳＷ２２は、キャパシタＣ２の他端を接地し、スイッチＳＷ２３はオンとなる。この状態で、キャパシタＣ２には、基準電圧Ｖｒｅｆが充電される。
【００３４】
電圧レギュレータ回路１００Ｄの起動後（起動信号の入力後）は、スイッチＳＷ２１は、キャパシタＣ２の一端をＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続し、スイッチＳＷ２２は、キャパシタＣ２の他端に基準電圧Ｖｒｅｆを供給し、スイッチＳＷ２３はオフとなる。これにより、電圧レギュレータ回路１００Ｄの起動時には、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに、基準電圧Ｖｒｅｆの略２倍の電圧が供給される。
【００３５】
従って、電圧レギュレータ回路１００Ｄでは、電圧レギュレータ回路１００Ｃ（第３実施形態）と同様に、出力電圧Ｖｏｕｔの立ち上がり時間短縮の効果が向上する。
＝＝第５実施形態＝＝
【００３６】
図６は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｅを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００３７】
電圧レギュレータ回路１００Ｅは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、電流源Ｊ１及びＰチャネルＭＯＳＦＥＴ（ＭＰ２）をさらに備える点を除き、同等である。
【００３８】
電流源Ｊ１は、一定の電流Ｉｊ１を出力する。
【００３９】
ＰチャネルＭＯＳＦＥＴ（ＭＰ２）（第２のトランジスタ）は、ソース（第７の電極）に電流Ｉｊ１が供給され、ドレイン（第８の電極）が接地され、ゲート（第９の電極）に基準電圧Ｖｒｅｆが供給される。ＰチャネルＭＯＳＦＥＴ（ＭＰ２）は、電流Ｉｊ１（＝ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流Ｉｄｓ３）と基準電圧Ｖｒｅｆの値に応じたゲート・ソース間電圧Ｖｇｓ３（第３の差電圧）を設定する。
【００４０】
また、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のソースは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続される。これにより、基準電圧Ｖｒｅｆよりゲート・ソース間電圧Ｖｇｓ３分高い電圧（Ｖｒｅｆ＋Ｖｇｓ３）が、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給される。
【００４１】
従って、電圧レギュレータ回路１００Ｅでは、電圧レギュレータ回路１００Ｃ（第３実施形態）と同様に、出力電圧Ｖｏｕｔの立ち上がり時間短縮の効果が向上する。また、電圧レギュレータ回路１００Ｅでは、電圧レギュレータ回路１００Ｄ（第４実施形態）と比較して、スイッチ回路ＳＷ２の起動時の制御信号のシーケンスを考慮する必要がないため、簡易に昇圧回路を実現することができる。
＝＝第６実施形態＝＝
【００４２】
図７は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｆを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００４３】
電圧レギュレータ回路１００Ｆは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、比較器ＣＯＭＰをさらに備える点を除き、同等である。
【００４４】
比較器ＣＯＭＰは、非反転入力端子に基準電圧Ｖｒｅｆ（第６の電圧）が供給され、反転入力端子に出力電圧Ｖｏｕｔ（第７の電圧）が供給され、出力端子がＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続される。比較器ＣＯＭＰは、両入力電圧の比較結果に基づいて、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低い場合はハイレベル（例えば、電源電圧Ｖｄｄ）（第１のレベル）、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより高い場合はローレベル（例えば、０（ゼロ）Ｖ）（第２のレベル）を出力する。なお、ハイレベルは、比較器ＣＯＭＰの出力がハイレベルの間、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）がオンとなるレベルである。例えば、ハイレベルを電源電圧Ｖｄｄとする場合、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２＝電源電圧Ｖｄｄ−出力電圧Ｖｏｕｔ＞ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２が満たされる。
【００４５】
電圧レギュレータ回路１００Ｆの起動時は、出力電圧Ｖｏｕｔが０（ゼロ）Ｖであるため、比較器ＣＯＭＰの出力はハイレベルとなる。そのため、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）がオンとなり、調整電流Ｉｄｓ２が流れ始める。その後、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低い間、調整電流Ｉｄｓ２が流れ続ける。
【００４６】
出力電圧Ｖｏｕｔが上昇し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより高くなると、比較器ＣＯＭＰの出力がローレベルとなる。これにより、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）がオフとなり、調整電流Ｉｄｓ２が停止する。
【００４７】
上記構成によれば、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２にかかわらず、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低い間、調整電流Ｉｄｓ２を流し続けることができる。そのため、電圧レギュレータ回路１００Ｆでは、電圧レギュレータ回路１００Ｃ（第３実施形態）と同様に、出力電圧Ｖｏｕｔの立ち上がり時間短縮の効果が向上する。
＝＝第７実施形態＝＝
【００４８】
図８は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｇを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ｅ，１００Ｆと同一の要素には同一の符号を付して説明を省略する。
【００４９】
電圧レギュレータ回路１００Ｇは、図６に示す電圧レギュレータ回路１００Ｅの構成と、図７に示す電圧レギュレータ回路１００Ｆの構成を組み合わせた構成である。
【００５０】
比較器ＣＯＭＰは、非反転入力端子がＰチャネルＭＯＳＦＥＴ（ＭＰ２）のソースに接続され、反転入力端子に出力電圧Ｖｏｕｔが供給され、出力端子がＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに接続される。
【００５１】
上記構成によれば、電圧レギュレータ回路１００Ｆ（第６実施形態）と同様に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２にかかわらず、調整電流Ｉｄｓ２を流すことができる。
【００５２】
また、電圧レギュレータ回路１００Ｇでは、比較器ＣＯＭＰにおける出力電圧Ｖｏｕｔとの比較対象が、基準電圧Ｖｒｅｆより高い電圧（Ｖｒｅｆ＋Ｖｇｓ３）であるため、電圧レギュレータ回路１００Ｆ（第６実施形態）よりさらに長い時間、調整電流Ｉｄｓ２を流すことができる。
＝＝第８実施形態＝＝
【００５３】
図９は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｈを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００５４】
電圧レギュレータ回路１００Ｈは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）の代わりにＮチャネルＭＯＳＦＥＴ（ＭＮ２）を用いる点において相違する。
【００５５】
ＮチャネルＭＯＳＦＥＴ（ＭＮ２）（出力トランジスタ）は、ドレイン（第２の電極）に電源電圧Ｖｄｄが供給され、ソース（第１の電極）が出力端子Ｔ１に接続され、ゲート（第３の電極）がオペアンプＯＰの出力端子に接続される。
【００５６】
ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ドレイン（第５の電極）に電源電圧Ｖｄｄが供給され、ソース（第４の電極）がオペアンプＯＰの出力端子に接続され、ゲート（第６の電極）に基準電圧Ｖｒｅｆが供給される。
【００５７】
オペアンプＯＰは、出力端子がＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲートに接続される。
【００５８】
スイッチ回路ＳＷ１は、一端に接地電圧（第３の電圧）が供給され、他端がオペアンプＯＰの出力端子に接続される。
【００５９】
キャパシタＣ１（第２のキャパシタ）は、一端がＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲートに接続され、他端が接地される。
【００６０】
電圧レギュレータ回路１００Ｈの起動前は、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲート電圧Ｖｇ４は０（ゼロ）Ｖに維持され、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）はオフ状態に維持されている。
【００６１】
電圧レギュレータ回路１００Ｈの起動後は、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ゲート・ソース間電圧Ｖｇｓ２に応じて調整電流Ｉｄｓ２を出力する。電圧レギュレータ回路１００Ｈの起動直後は、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲート電圧Ｖｇ４が０（ゼロ）Ｖであるため、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２＝Ｖｒｅｆである。基準電圧Ｖｒｅｆ＞ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２とすると、電圧レギュレータ回路１００Ｈの起動直後から、調整電流Ｉｄｓ２が流れ始める。その後、オペアンプＯＰの動作によってＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲート電圧Ｖｇ４が上昇し、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）のドレインからソースに電流Ｉｄｓ４を流す。やがて、出力電圧Ｖｏｕｔが目的レベルに近づくように上昇し、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満になると、調整電流Ｉｄｓ２は停止する。
【００６２】
このように、電圧レギュレータ回路１００Ｈでは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を備えない構成に比べ、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲート電圧Ｖｇ４の電圧上昇が加速する。そのため、電圧レギュレータ回路１００Ａ（第１実施形態）と同様に、出力電圧が目的レベルに到達するまでの時間が短縮される。また、出力電圧Ｖｏｕｔが目標とする設計値に達する前に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となり、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる調整電流Ｉｄｓ２による加速効果が止まる。その後は、オペアンプＯＰの回路とキャパシタＣ１の容量値による電圧レギュレータ回路１００Ｈの持つ帯域（ＡＣ特性）により決まるより遅い応答速度で出力電圧Ｖｏｕｔが目標値まで立ち上がるため、オーバーシュートが発生しない。
【００６３】
さらに、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のソース電圧の上昇に伴ってゲート・ソース間電圧Ｖｇｓ２が徐々に降下し、やがてゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２未満となると、自動的にオフ状態となる。従って、電圧レギュレータ回路１００Ｈにおいても、電圧レギュレータ回路１００Ａと同様の効果が得られる。
＝＝第９実施形態＝＝
【００６４】
図１０は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｉを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００６５】
電圧レギュレータ回路１００Ｉは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、抵抗素子Ｒ３をさらに備える点を除き、同等である。
【００６６】
抵抗素子Ｒ３は、一端がオペアンプＯＰの出力端子に、他端がＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレインに接続される。
【００６７】
上記構成によれば、電圧レギュレータ回路１００Ｉの起動時に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）に流れる調整電流Ｉｄｓ２のピーク値に制限をかけることができる。これにより、電圧レギュレータ回路１００Ｉの起動時に、電源電圧Ｖｄｄの供給ラインに電流スパイクが発生することを抑制することができる。
＝＝第１０実施形態＝＝
【００６８】
図１１は、本発明の電圧レギュレータ回路の他の一例である電圧レギュレータ回路１００Ｊを示す図である。なお、基準電圧生成回路１０については、省略する。また、電圧レギュレータ回路１００Ａと同一の要素には同一の符号を付して説明を省略する。
【００６９】
電圧レギュレータ回路１００Ｊは、図１に示す電圧レギュレータ回路１００Ａの構成と比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の代わりにＰチャネルＭＯＳＦＥＴ（ＭＰ３）を用い、スイッチ回路ＳＷ３（第２のスイッチ回路）をさらに備える点を除き、同等である。
【００７０】
ＰチャネルＭＯＳＦＥＴ（ＭＰ３）（第１のトランジスタ）は、ソース（第４の電極）がオペアンプＯＰの出力端子に接続され、ドレイン（第５の電極）が出力端子Ｔ１に接続され、ゲート（第６の電極）に電源電圧Ｖｄｄ又は出力電圧Ｖｏｕｔが供給される。
【００７１】
スイッチ回路ＳＷ３は、スイッチＳＷ３１，ＳＷ３２を含む。スイッチＳＷ３１は、一端に電源電圧Ｖｄｄが供給され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートに接続される。スイッチＳＷ３２は、一端がＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートに接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ３）のドレインに接続される。
【００７２】
電圧レギュレータ回路１００Ｊの起動前（起動信号の入力前）は、スイッチＳＷ３１はオンとなり、スイッチＳＷ３２はオフとなる。この状態では、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートには電源電圧Ｖｄｄが供給され、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）はオフとなる。
【００７３】
電圧レギュレータ回路１００Ｊの起動後（起動信号の入力後）は、スイッチＳＷ３１はオフとなり、スイッチＳＷ３２はオンとなる。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートに出力電圧Ｖｏｕｔが供給される。電圧レギュレータ回路１００Ｊの起動直後は、出力電圧Ｖｏｕｔは０（ゼロ）Ｖであるため、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲート・ソース間電圧Ｖｇｓ５＝オペアンプＯＰの出力端子の電圧（＝Ｖｄｄ）である。電源電圧Ｖｄｄ＞ＰチャネルＭＯＳＦＥＴ（ＭＰ３）の閾値電圧Ｖｔｈ５とすると、電圧レギュレータ回路１００Ｊの起動直後から、調整電流Ｉｄｓ５が流れ始める。その後、出力電圧Ｖｏｕｔの上昇によってＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲート電圧が上昇し、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲート・ソース間電圧Ｖｇｓ５が閾値電圧Ｖｔｈ５未満になると、調整電流Ｉｄｓ５は停止する。
【００７４】
このような構成においても、電圧レギュレータ回路１００Ａと同様の効果を得ることができる。さらに、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートに出力電圧Ｖｏｕｔが供給されるため、基準電圧Ｖｒｅｆの電圧値を考慮せずに、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）がオフとなるタイミングを設計することができる。
＝＝シミュレーション結果＝＝
【００７５】
図１２は、本発明の第１、第５、第７実施形態に係る電圧レギュレータ回路、及び比較例における出力電圧の立ち上がり時間のシミュレーション結果を示すグラフである。なお、比較例は、電圧レギュレータ回路１００Ａの構成要素のうち、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を備えない電圧レギュレータ回路である。図１２に示すグラフにおいて、縦軸は出力電圧Ｖｏｕｔ（Ｖ）、横軸は電源電圧Ｖｄｄが投入されてからの時間（μｓ）を表している。なお、シミュレーションでは、時刻２μｓにおいて、スイッチ回路ＳＷ１がオフとなり、電圧レギュレータ回路が起動される。
【００７６】
図１２に示すように、比較例においては、電圧レギュレータ回路の起動時から出力電圧Ｖｏｕｔが上昇し始めるまでにおよそ１μｓの時間を要している。これは、電圧レギュレータ回路の起動時からＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧が徐々に降下し、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート・ソース間電圧Ｖｇｓ１が閾値電圧Ｖｔｈ１より高くなるまでに、時間を要するからである。
【００７７】
一方、電圧レギュレータ回路１００Ａ（第１実施形態）では、図１２に示すように、同回路の起動直後から出力電圧Ｖｏｕｔの立ち上がりが急峻な傾きを示しており、出力電圧Ｖｏｕｔの立ち上がり時間の短縮効果があることが分かる。これは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）により、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧の降下が促進されるからである。
【００７８】
また、電圧レギュレータ回路１００Ｅ（第５実施形態）では、電圧レギュレータ回路１００Ａ（第１実施形態）に比べ、急峻な傾きでの電圧の上昇時間が延び、出力電圧Ｖｏｕｔの立ち上がり時間の短縮効果が向上することが分かる。これは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給する電圧が昇圧されているからである。
【００７９】
また、電圧レギュレータ回路１００Ｇ（第７実施形態）では、電圧レギュレータ回路１００Ｅ（第５実施形態）に比べ、急峻な傾きでの電圧の上昇時間がさらに延び、出力電圧Ｖｏｕｔの立ち上がり時間の短縮効果がさらに向上することが分かる。これは、電圧レギュレータ回路１００Ｅ（第５実施形態）と同様の昇圧に加えて、さらに比較器ＣＯＭＰを用いることにより、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより高い電圧（Ｖｒｅｆ＋Ｖｇｓ３）となるまで、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のオン状態が維持されるからである。
【００８０】
具体的な出力電圧Ｖｏｕｔの立ち上がり時間は、比較例が５．５１μｓ、第１実施形態が３．８５μｓ、第５実施形態が２．５９μｓ、第７実施形態が１．５７μｓであった。
【００８１】
以上、本発明の例示的な実施形態について説明した。電圧レギュレータ回路１００Ａ〜１００Ｊは、調整電流を出力するためのトランジスタ（ＮチャネルＭＯＳＦＥＴ（ＭＮ１）又はＰチャネルＭＯＳＦＥＴ（ＭＰ３））を備える。このトランジスタは、電圧レギュレータ回路の起動後、出力トランジスタ（ＰチャネルＭＯＳＦＥＴ（ＭＰ１）又はＮチャネルＭＯＳＦＥＴ（ＭＮ２））のゲートから又はゲートに調整電流を出力する。これにより、出力トランジスタのゲート・ソース間電圧の上昇が促進され、出力電圧Ｖｏｕｔの立ち上がり時間の短縮が可能となる。また、出力電圧Ｖｏｕｔが目標とする設計値に達する前に、調整電流を出力するためのトランジスタ（ＮチャネルＭＯＳＦＥＴ（ＭＮ１）又はＰチャネルＭＯＳＦＥＴ（ＭＰ３））のゲート・ソース間電圧（Ｖｇｓ２又はＶｇｓ５）が閾値電圧（Ｖｔｈ２又はＶｔｈ５）未満となり、調整電流（Ｉｄｓ２又はＩｄｓ５）による加速効果が止まる。その後は、オペアンプＯＰの回路とキャパシタＣ１の容量値による電圧レギュレータ回路１００Ａ〜１００Ｊの持つ帯域（ＡＣ特性）により決まるより遅い応答速度で出力電圧Ｖｏｕｔが目標値まで立ち上がるため、オーバーシュートが発生しない。
【００８２】
また、電圧レギュレータ回路１００Ｃは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに、基準電圧Ｖｒｅｆより高い電圧Ｖｓｅｔを、電圧レギュレータ回路１００Ｃの外部から供給することができる。これにより、電圧レギュレータ回路１００Ａと比較して、より長い時間、調整電流Ｉｄｓ２を流すことができる。従って、出力電圧Ｖｏｕｔの立ち上がり時間のさらなる短縮が可能となる。
【００８３】
また、電圧レギュレータ回路１００Ｄは、キャパシタＣ２及びスイッチ回路ＳＷ２を含む昇圧回路を備える。これにより、基準電圧Ｖｒｅｆより高い電圧をＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給することができる。これにより、電圧レギュレータ回路１００Ａと比較して、より長い時間、調整電流Ｉｄｓ２を流すことができる。従って、出力電圧Ｖｏｕｔの立ち上がり時間のさらなる短縮が可能となる。
【００８４】
また、電圧レギュレータ回路１００Ｅは、電流源Ｊ１及びＰチャネルＭＯＳＦＥＴ（ＭＰ２）を含む昇圧回路を備える。これにより、基準電圧ＶｒｅｆよりＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート・ソース間電圧Ｖｇｓ３分昇圧した電圧（Ｖｒｅｆ＋Ｖｇｓ３）をＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給することができる。これにより、電圧レギュレータ回路１００Ｄのようにスイッチ回路ＳＷ２の制御信号のシーケンスを考慮することなく、電圧レギュレータ回路１００Ａと比較して、より長い時間、調整電流Ｉｄｓ２を流すことができる。従って、出力電圧Ｖｏｕｔの立ち上がり時間のさらなる短縮が可能となる。
【００８５】
また、電圧レギュレータ回路１００Ｆ，１００Ｇは、比較器ＣＯＭＰをさらに備える。これにより、基準電圧Ｖｒｅｆに応じた電圧と出力電圧Ｖｏｕｔとの比較結果に応じて、ハイレベル又はローレベルの電圧をＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲートに供給することができる。そのため、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２にかかわらず調整電流Ｉｄｓ２を流すことができる。従って、電圧レギュレータ回路１００Ａと比較して、より長い時間、調整電流Ｉｄｓ２を流すことができ、出力電圧Ｖｏｕｔの立ち上がり時間のさらなる短縮が可能となる。
【００８６】
また、電圧レギュレータ回路１００Ｊは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の代わりにＰチャネルＭＯＳＦＥＴ（ＭＰ３）を備え、スイッチ回路ＳＷ３をさらに備える。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲート電圧に出力電圧Ｖｏｕｔを供給することができる。そのため、基準電圧Ｖｒｅｆの電圧値を考慮せずに、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）がオフとなるタイミングを設計することができる。
【００８７】
また、電圧レギュレータ回路１００Ｉによれば、抵抗素子Ｒ３をさらに備えることにより、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）に流れる調整電流Ｉｄｓ２のピーク値に制限をかけることができる。そのため、電圧レギュレータ回路１００Ｉの起動時に、電源電圧Ｖｄｄの供給ラインに電流スパイクが発生することを抑制することが可能となる。なお、他の実施形態においても、電圧レギュレータ回路１００Ｉと同様に、調整電流Ｉｄｓ２，Ｉｄｓ５の電流量を制限するための抵抗素子を設けることができる。
【００８８】
また、図９に示した電圧レギュレータ回路１００Ｈのように、出力トランジスタ及び電流出力回路を共にＮチャネルＭＯＳＦＥＴとする構成においても、図３〜図８及び図１０に示す実施形態と同様の構成を採用することができる。
【００８９】
また、図１、図３〜図１０に示した電圧レギュレータ回路１００Ａ〜１００ＩにおけるＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、バックゲートをＮチャネルＭＯＳＦＥＴ（ＭＮ１）のソースに接続してもよい。これにより、バックゲートを接地に接続した場合と比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）の閾値電圧Ｖｔｈ２が低くなる。従って、バックゲートを接地に接続する場合と比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２よりも高い状態がより長い間維持される。そのため、出力電圧Ｖｏｕｔの立ち上がり時間のさらなる短縮が可能となる。
【００９０】
また、図１及び図３〜図１１に示した電圧レギュレータ回路における各々のＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴの代わりにＰＮＰバイポーラトランジスタを、ＮチャネルＭＯＳＦＥＴの代わりにＮＰＮバイポーラトランジスタを用いてもよい。
【００９１】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９２】
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ，１００Ｉ，１００Ｊ  電圧レギュレータ回路
１０  基準電圧生成回路
ＭＰ１、ＭＰ２、ＭＰ３  ＰチャネルＭＯＳＦＥＴ
ＭＮ１、ＭＮ２  ＮチャネルＭＯＳＦＥＴ
Ｖｒｅｆ  基準電圧
Ｖｄｄ  電源電圧
Ｖｏｕｔ  出力電圧
ＯＰ  オペアンプ
ＳＷ１，ＳＷ２，ＳＷ３  スイッチ回路
ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ３１，ＳＷ３２  スイッチ
Ｃ１，Ｃ２  キャパシタ
Ｒ１，Ｒ２，Ｒ３  抵抗素子
Ｔ１  出力端子
Ｊ１  電流源
【図１】
2017054253.tif 000003
【図２】
2017054253.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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