(57)【要約】【課題】形状精度が高い集積回路装置の製造方法を提供する。【解決手段】実施形態に係る集積回路装置の製造方法は、表面に凹部１１が形成された下地部材１０上に、前記凹部の直上域に配置された部分の一部の上面１２ｃが前記下地部材における前記凹部の周囲の部分の上面１０ａよりも下方に位置するように第１膜１２を形成する工程と、前記第１膜上に、前記凹部の直上域に配置された部分全体の上面１３ｃが前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第２膜１３を形成する工程と、前記第１膜の研磨速度が前記第２膜の研磨速度よりも高くなる条件で、前記第２膜及び前記第１膜に対して平坦化処理を施すことにより、前記第２膜及び前記第１膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。【選択図】図３
2017054989.tif 000002
【特許請求の範囲】
【請求項１】
表面に凹部が形成された下地部材上に、前記凹部の直上域に配置された部分の一部の上面が前記下地部材における前記凹部の周囲の部分の上面よりも下方に位置するように第１膜を形成する工程と、
前記第１膜上に、前記凹部の直上域に配置された部分全体の上面が前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第２膜を形成する工程と、
前記第１膜の研磨速度が前記第２膜の研磨速度よりも高くなる条件で、前記第２膜及び前記第１膜に対して平坦化処理を施すことにより、前記第２膜及び前記第１膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、
を備えた集積回路装置の製造方法。
【請求項２】
前記第１膜及び前記第２膜は、シリコン酸化物を含む請求項１記載の集積回路装置の製造方法。
【請求項３】
前記第２膜の炭素濃度は、前記第１膜の炭素濃度よりも高い請求項２記載の集積回路装置の製造方法。
【請求項４】
前記第１膜は塗布法により形成し、前記第２膜は化学気相成長法により形成する請求項１〜３のいずれか１つに記載の集積回路装置の製造方法。
【請求項５】
第１方向における前記凹部の上縁部間の距離は、前記第１方向における前記凹部の底面の長さよりも長い請求項１〜４のいずれか１つに記載の集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、集積回路装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置におけるメモリセルの高集積化を目的として、複数枚の電極膜を積層させた積層体の内部にメモリセルを三次元的に配置した積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、メモリセルから電極膜を引き出すために、積層体に谷状の凹部を形成し、その側面に配線を露出させている。この凹部内には、層間絶縁膜が埋め込まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開平７−２９７１９３号公報
【特許文献３】特開２００３−３１６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、形状精度が高い集積回路装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る集積回路装置の製造方法は、表面に凹部が形成された下地部材上に、前記凹部の直上域に配置された部分の一部の上面が前記下地部材における前記凹部の周囲の部分の上面よりも下方に位置するように第１膜を形成する工程と、前記第１膜上に、前記凹部の直上域に配置された部分全体の上面が前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第２膜を形成する工程と、前記第１膜の研磨速度が前記第２膜の研磨速度よりも高くなる条件で、前記第２膜及び前記第１膜に対して平坦化処理を施すことにより、前記第２膜及び前記第１膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る集積回路装置を示す断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図５】（ａ）及び（ｂ）は、比較例に係る集積回路装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る集積回路装置を示す断面図である。
【図７】図６の領域Ａを示す断面図である。
【図８】第２の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図９】第２の実施形態に係る集積回路装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る集積回路装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る集積回路装置を示す断面図である。
なお、以下に示す各図は模式的なものであり、各部の寸法比は必ずしも正確ではない。また、図間における寸法比も必ずしも一致していない。
【０００８】
図１に示すように、本実施形態に係る集積回路装置１においては、下地部材１０が設けられている。下地部材１０の形状は略板状である。下地部材１０内には、集積回路が形成されている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。下地部材１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、下地部材１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。
【０００９】
下地部材１０の表面には、Ｘ方向に延びる谷状の凹部１１が形成されている。凹部１１の一対の上縁部１１ａが離隔する方向はＹ方向である。また、凹部１１のＹ方向に向いた側面１１ｂの形状は階段状である。このため、凹部１１の上縁部１１ａ間の距離Ｌ１は、凹部１１の底面１１ｃにおけるＹ方向の長さＬ２よりも長い。すなわち、Ｌ１＞Ｌ２である。距離Ｌ１は例えば数ｍｍ（ミリメートル）である。また、凹部１１の深さＤは、例えば、１μｍ（マイクロメートル）程度である。下地部材１０における凹部１１を除く部分１０ｂの上面１０ａは、略平坦である。
【００１０】
凹部１１内には、シリコン酸化物を主成分とするシリコン酸化膜（第１膜）１２が設けられている。また、シリコン酸化膜１２の中央部上には、シリコン酸化物を主成分とするシリコン酸化膜（第２膜）１３が設けられている。シリコン酸化膜１２は、例えば、ＰＳＺ（Polysilazane：ポリシラザン）を材料とした塗布法によって形成されたものである。シリコン酸化膜１３は、例えば、ｄ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate：Si(OC2H5)4）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成されたものである。
【００１１】
シリコン酸化膜１２及びシリコン酸化膜１３には、意図的に不純物は添加されていないが、成膜プロセスに起因する不純物は含有している。例えば、シリコン酸化膜１３の炭素濃度は、シリコン酸化膜１２の炭素濃度よりも高い。例えば、シリコン酸化膜１２の炭素濃度は１×１０２０ａｔｏｍｓ／ｃｍ３より低く、シリコン酸化膜１３の炭素濃度は１×１０２０ａｔｏｍｓ／ｃｍ３より高い。また、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）を施すと、シリコン酸化膜１２の研磨速度はシリコン酸化膜１３の研磨速度よりも高い。一般に、ＣＭＰにおける研磨速度とウェットエッチング処理におけるエッチング速度との間には、正の相関関係がある。従って、仮にウェットエッチングを施すと、シリコン酸化膜１２のエッチング速度はシリコン酸化膜１３のエッチング速度よりも高い。このため、集積回路装置１の図１に示す断面に対してウェットエッチングを施すと、シリコン酸化膜１２とシリコン酸化膜１３の界面を観察できる可能性が高い。
【００１２】
シリコン酸化膜１２及びシリコン酸化膜１３により、層間絶縁膜１４が形成されている。層間絶縁膜１４は、凹部１１を埋め込むように凹部１１内に配置されている。また、下地部材１０における凹部１１を除く部分１０ｂ上には、層間絶縁膜１４は配置されていない。層間絶縁膜１４の上面１４ａは連続面であり、下地部材１０における凹部１１の周囲の部分１０ｂの上面１０ａと同じか又はそれよりも低い位置にある。
【００１３】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
【００１４】
先ず、図２（ａ）に示すように、下地部材１０を用意する。下地部材１０の表面には、凹部１１が形成されている。凹部１１の形状は、上述のとおりである。
【００１５】
次に、図２（ｂ）に示すように、下地部材１０上に、ＰＳＺを塗布し、熱処理を施すことにより、シリコン酸化膜１２を形成する。シリコン酸化膜１２の上面１２ａの形状は、下地部材１０の表面の形状を反映した形状となり、凹部１１の直上域には凹部１２ｂが形成される。但し、塗布材料の流れ込みにより、凹部１２ｂの深さは、凹部１１よりも浅くなる。すなわち、シリコン酸化膜１２における凹部１１の底面１１ｃ上に配置された部分の厚さｔ１は、凹部１１が形成されていない領域に配置された部分の厚さｔ２よりも厚くなる。
【００１６】
但し、厚さｔ１は、凹部１１の深さＤよりも薄くする。すなわち、Ｄ＞ｔ１＞ｔ２とする。これにより、シリコン酸化膜１２のうち、凹部１１の直上域に配置された部分の一部の上面１２ｃが、下地部材１０における凹部１１の周囲の部分１０ｂの上面１０ａよりも下方に位置する。厚さｔ２は、例えば、０．５μｍとする。
【００１７】
次に、図３（ａ）に示すように、シリコン酸化膜１２上に、ｄ−ＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化膜１３を形成する。シリコン酸化膜１３の上面１３ａの形状は、シリコン酸化膜１２の上面１２ａの形状を反映した形状となり、凹部１１の直上域には凹部１３ｂが形成される。シリコン酸化膜１３はＣＶＤ法により形成しているため、シリコン酸化膜１３の厚さは略均一になる。従って、凹部１３ｂの深さは、凹部１２ｂの深さとほぼ等しい。また、シリコン酸化膜１２の上面１２ａにおける凹部１１の直上域には、凹部１２ｂが形成されているため、シリコン酸化膜１３における凹部１１の直上域に配置された部分は、部分１０ｂの直上域に配置された部分よりも下方に位置する。
【００１８】
シリコン酸化膜１３の厚さｔ３は、凹部１１の深さＤとシリコン酸化膜１２における凹部１１内に配置された部分の厚さｔ１との差（Ｄ−ｔ１）よりも厚くする。すなわち、ｔ３＞Ｄ−ｔ１とする。これにより、シリコン酸化膜１３における凹部１１の直上域に配置された部分全体の上面１３ｃは、下地部材１０における凹部１１の周囲の部分１０ｂの上面１０ａよりも上方に位置する。例えば、厚さｔ３は、１〜１．５μｍとする。また、上述の如く、シリコン酸化膜１３の炭素濃度はシリコン酸化膜１２の炭素濃度よりも高い。シリコン酸化膜１２及びシリコン酸化膜１３により、層間絶縁膜１４が構成される。
【００１９】
次に、図３（ｂ）に示すように、層間絶縁膜１４に対して、平坦化処理、例えばＣＭＰを施す。このＣＭＰは、凹部１１内に上面が略平坦な層間絶縁膜１４を残留させつつ、下地部材１０における凹部１１を除く部分１０ｂ上からは層間絶縁膜１４を完全に除去することを目的とする。このとき、ＣＭＰの条件は、シリコン酸化膜１２の研磨速度がシリコン酸化膜１３の研磨速度よりも高くなるような条件とする。シリコン酸化膜１２は塗布法により形成されており、シリコン酸化膜１３はＣＶＤ法により形成されているため、シリコン酸化膜１２の膜質はシリコン酸化膜１３の膜質よりも粗である。このため、このような条件を実現することは容易である。
【００２０】
一般に、ＣＭＰにおいては、研磨対象部材は上部から下部に向かって完全に平面的に研磨されるわけではなく、上部が残留している段階で、下部の露出部分もある程度研磨されてしまう。このため、研磨対象部材の上面に凹凸が形成されていると、凹凸の高低差分だけ研磨しても、凹凸を完全に解消することはできない。従って、初期状態の凹凸が十分に大きい場合は、ＣＭＰの終了時点においても、研磨対象部材の上面に凹凸が残留してしまうことがあり、特に、凹部や凹部周囲の平坦部の平面寸法が大きいときに、このような傾向が高くなる。
【００２１】
このため、図３（ｂ）に示すように、ＣＭＰの初期段階においては、上層側のシリコン酸化膜１３が上面側から研磨されていく。しかしながら、ＣＭＰを続けていくと、段差部分、すなわち、シリコン酸化膜１３のうち、凹部１１の上縁部１１ａの近傍に配置された部分が他の部分よりも優先的に研磨されるため、図４（ａ）に示すように、シリコン酸化膜１３における凹部１１の上縁部１１ａの近傍に配置された部分が最初に消失し、シリコン酸化膜１２が露出する。このとき、凹部１１の底面１１ｃの直上域、及び、下地部材１０における凹部１１から離れた部分上には、シリコン酸化膜１３が残留している。
【００２２】
シリコン酸化膜１２の研磨速度はシリコン酸化膜１３の研磨速度よりも高いため、一旦シリコン酸化膜１２が露出されると、図４（ｂ）に示すように、シリコン酸化膜１２はシリコン酸化膜１３よりも高い速度で研磨されていき、層間絶縁膜１４の厚さが均一化されていく。すなわち、凹部１１の直上域においてシリコン酸化膜１３を残しつつ、周囲のシリコン酸化膜１２が除去されていくことにより、凹部１３ｂが浅くなっていく。そして、図１に示すように、下地部材１０における凹部１１を除く部分１０ｂ上から層間絶縁膜１４が除去されたら、ＣＭＰを停止する。このようにして、本実施形態に係る集積回路装置１が製造される。
【００２３】
次に、本実施形態の効果について説明する。
本実施形態においては、図２（ｂ）に示す工程において、凹部１１が形成された下地部材１０上に塗布法によりシリコン酸化膜１２を形成し、図３（ａ）に示す工程において、シリコン酸化膜１２上にＣＶＤ法によりシリコン酸化膜１３を形成している。このため、シリコン酸化膜１２とシリコン酸化膜１３との間に高い研磨レート比を実現することができる。具体的には、シリコン酸化膜１２の研磨速度をシリコン酸化膜１３の研磨速度よりも高くすることができる。そして、図３（ｂ）〜図４（ｂ）に示す工程において、ＣＭＰを施している。
【００２４】
このとき、シリコン酸化膜１２の形状は凹部１１を反映するため、シリコン酸化膜１３における凹部１１の直上域に配置された部分は、下地部材１０における凹部１１を除く部分１０ｂ上に配置された部分よりも下方に位置する。このため、ＣＭＰの途中において、凹部１１の直上域の一部にシリコン酸化膜１３が残留した状態で、凹部１１の上縁部１１ａの近傍においてシリコン酸化膜１２が露出する。そして、シリコン酸化膜１２の研磨速度はシリコン酸化膜１３の研磨速度よりも高いため、凹部１１の直上域に配置されたシリコン酸化膜１３よりも、その周囲の領域に配置されたシリコン酸化膜１２の方が優先的に研磨され、層間絶縁膜１４の上面１４ａが平坦化されていく。この結果、図１に示すように、シリコン酸化膜１３を過剰にオーバー研磨しなくても、下地部材１０における凹部１１を除く部分１０ｂを容易に完全に露出させることができると共に、凹部１１内に上面１４ａが略平坦な層間絶縁膜１４を埋め込むことができる。これにより、下地部材１０及び層間絶縁膜１４を含む構造体の上面を略平坦にすることができる。
【００２５】
このように、本実施形態によれば、幅が数ｍｍ程度、深さが１μｍ程度の広くて深い凹部１１に対しても、凹部１１の外部にシリコン酸化膜１２を残留させることなく、上面１４ａが略平坦な層間絶縁膜１４を埋め込むことができる。これにより、以後の製造工程において、プロセス精度が向上する。例えば、リソグラフィ工程において、露光の焦点を精度良く合わせることができる。このようにして、本実施形態によれば、形状精度が高い集積回路装置の製造方法を実現することができる。
【００２６】
なお、本実施形態においては、シリコン酸化膜１２を塗布法により形成する例を示したが、これには限定されず、シリコン酸化膜１２の研磨速度をシリコン酸化膜１３の研磨速度よりも高くできればよい。例えば、ＣＶＤ法により、ＮＳＧ（ノンドープトシリケートガラス）を堆積させることにより、シリコン酸化膜１２を形成してもよい。また、シリコン酸化膜１３を形成した後、更にシリコン酸化膜１３上に例えばシリコン酸化膜１３よりも研磨速度が高い第３膜を積層して表面の凹凸を緩和させたうえで、第３膜及び層間絶縁膜１４に対してＣＭＰを施してもよい。
【００２７】
（比較例）
次に、比較例について説明する。
図５（ａ）及び（ｂ）は、本比較例に係る集積回路装置の製造方法を示す断面図である。
先ず、図５（ａ）に示すように、上面に凹部１１が形成された下地部材１０上に、単層のシリコン酸化膜１１４を形成する。シリコン酸化膜１１４は、凹部１１内を完全に埋め込むように形成する。
【００２８】
次に、図５（ｂ）に示すように、シリコン酸化膜１１４に対してＣＭＰを施す。このＣＭＰは、凹部１１内にシリコン酸化膜１１４を上面が平坦な状態で残留させると共に、下地部材１０における凹部１１を除く部分１０ｂを完全に露出させることを目的とする。しかしながら、このとき、シリコン酸化膜１１４は上部から下部に向かって完全に平面的に研磨されるわけではなく、上部が残留している段階で、下部の露出部分もある程度研磨されてしまう。このため、ＣＭＰが進行した後でも、シリコン酸化膜１１４の上面の初期形状が残留してしまう。すなわち、下地部材１０における凹部１１を除く部分１０ｂの中央部上においてシリコン酸化膜１１４が残留した状態で、凹部１１内に残留したシリコン酸化膜１１４の上面には、凹部１１４ｂが形成されてしまう。特に、下地部材１０における凹部１１を除く部分１０ｂの平面寸法が大きい場合に、部分１０ｂ上に残留したシリコン酸化膜１１４を完全に除去しようとすると、過剰なオーバー研磨が必要となり、凹部１１４ｂがディッシングされて深くなってしまう。一方、凹部１１内に残留したシリコン酸化膜１１４の上面を平坦にして、凹部１１４ｂが形成されないようにすると、研磨不足の状態でＣＭＰを停止することになり、部分１０ｂ上にシリコン酸化膜１１４がより厚く残留してしまう。このように、本比較例においては、下地部材１０及びシリコン酸化膜１１４を含む構造体の上面を平坦にすることが困難である。
【００２９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図６は、本実施形態に係る集積回路装置を示す断面図である。
図７は、図６の領域Ａを示す断面図である。
本実施形態は、第１の実施形態を具体化した例であり、第１の実施形態を積層型の半導体記憶装置に適用した例である。すなわち、本実施形態に係る集積回路装置は、積層型の半導体記憶装置である。
【００３０】
図６に示すように、本実施形態に係る集積回路装置２においては、下地部材１０において、シリコン基板２０、シリコン酸化膜２１、積層体２５及びエッチングストッパ膜２８が設けられている。
【００３１】
以下、下地部材１０の構成を具体的に説明する。
下地部材１０においては、シリコン基板２０が設けられている。シリコン基板２０上には、シリコン酸化膜２１が設けられている。シリコン酸化膜２１上には、積層体２５が設けられている。積層体２５においては、例えば、タングステン又はポリシリコン等の導電性部材からなる電極層２７と、シリコン酸化物等の絶縁性材料からなる絶縁層２６とが、交互に積層されている。なお、積層体２５において、絶縁層２６として空隙を形成して、上下に隣接する電極層２７間を絶縁してもよい。
【００３２】
積層体２５には、凹部１１が形成されている。凹部１１の側面１１ｂの形状は、１枚の絶縁層２６及び１枚の電極層２７からなる対毎にテラスＴが形成された階段状である。また、積層体２５の上面上、及び、凹部１１の内面上には、例えばシリコン窒化物からなるエッチングストッパ膜２８が設けられている。
一方、層間絶縁膜１４においては、前述の第１の実施形態と同様に、シリコン酸化膜１２及びシリコン酸化膜１３が設けられている。
【００３３】
集積回路装置２においては、下地部材１０及び層間絶縁膜１４の他に、コア部材２９、シリコンピラー３０、メモリ膜３４、シリコン酸化膜４１、プラグ４２、ビット線４３、コンタクト４４、上層ワード線４５及びシリコン酸化膜４６が設けられている。
以下、集積回路装置２における下地部材１０及び層間絶縁膜１４以外の部分の構成を具体的に説明する。
【００３４】
積層体２５内には、Ｚ方向に延び、エッチングストッパ膜２８、積層体２５及びシリコン酸化膜２１を貫くシリコンピラー３０が設けられている。シリコンピラー３０の形状は下端が閉塞した円筒状である。シリコンピラー３０の下端はシリコン基板２０に接続されている。シリコンピラー３０の内部には、シリコン酸化物からなるコア部材２９が設けられている。また、シリコンピラー３０と電極層２７との間、及び、シリコンピラー３０と絶縁層２６との間には、電荷を蓄積可能なメモリ膜３４が設けられている。集積回路装置２においては、シリコンピラー２０と電極層２７との交差部分毎に、メモリ膜３４を有するメモリセルトランジスタが構成される。
【００３５】
図７に示すように、メモリ膜３４においては、シリコンピラー３０側から電極層２７側に向かって、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３がこの順に積層されている。トンネル絶縁膜３１は、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜２１は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、電子のトラップサイトを持つ材料によって形成されており、例えば、シリコン窒化物により形成されている。ブロック絶縁膜３３は、半導体記憶装置の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３３は、例えば、単層のシリコン酸化膜、又は、アルミニウム酸化層若しくはハフニウム酸化層等の金属酸化層とシリコン酸化層とが積層された多層膜である。
【００３６】
図６に示すように、下地部材１０及び層間絶縁膜１４上には、シリコン酸化膜４１が設けられている。シリコン酸化膜４１内におけるシリコンピラー３０の直上域には、プラグ４２が設けられている。また、凹部１１の一方の側面１１ｂの直上域には、Ｚ方向に延び、シリコン酸化膜４１、層間絶縁膜１４及びエッチングストッパ膜２８を貫くコンタクト４４が設けられている。コンタクト４４はテラスＴ毎に設けられており、各コンタクト４４の下端は、各電極層２７におけるテラスＴを構成する部分に接続されている。
【００３７】
シリコン酸化膜４１上にはＸ方向に延びる複数のビット線４３が設けられている。ビット線４３は、プラグ４２を介してシリコンピラー３０の上端に接続されている。また、シリコン酸化膜４１上には、例えばＸ方向に延びる複数の上層ワード線４５が設けられている。上層ワード線４５は、コンタクト４４を介して、電極層２７に接続されている。更に、シリコン酸化膜４１上には、ビット線４３及び上層ワード線４５を覆うように、シリコン酸化膜４６が設けられている。
【００３８】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図８〜図１０は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
【００３９】
先ず、図８に示すように、シリコン基板２０を用意する。次に、シリコン基板２０上にシリコン酸化膜２１を形成する。次に、シリコン酸化膜２１上に、第１層としての電極層２７と第２層としての絶縁層２６とを交互に積層させて、積層体２５を形成する。
【００４０】
次に、図９に示すように、積層体２５上にレジスト膜５２を形成する。そして、レジスト膜５２をマスクとしたエッチングと、レジスト膜５２のスリミングとを交互に繰り返すことにより、１枚の電極層２７及び１枚の絶縁層２６からなる対毎にテラスＴを形成し、積層体２５に側面１１ｂの形状が階段状である谷状の凹部１１を形成する。各テラスＴにおいては、電極層２７が露出する。その後、レジスト膜５２を除去する。
【００４１】
次に、図１０に示すように、シリコン酸化膜２１及び積層体２５を覆うように、例えばシリコン窒化物からなるエッチングストッパ膜２８を形成する。これにより、下地部材１０が作製される。
【００４２】
次に、前述の第１の実施形態において説明した方法により、下地部材１０上にシリコン酸化膜１２及びシリコン酸化膜１３を形成し、ＣＭＰ等の平坦化処理を施すことにより、凹部１１内に層間絶縁膜１４を形成する。
【００４３】
次に、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、積層体２５における凹部１１を除く部分に、Ｚ方向に延び、シリコン基板２０に到達するメモリホール５１を形成する。次に、メモリホール５１の内面上に、ブロック絶縁膜３３、電荷蓄積膜３２及びトンネル絶縁膜３１（図７参照）をこの順に形成して、メモリ膜３４を形成する。次に、メモリホール５１の底面上に形成されたメモリ膜３４を除去した後、メモリ膜３４の表面上にシリコンピラー３０を形成し、シリコンピラー３０内にコア部材２９を埋め込む。シリコンピラー３０の下端はシリコン基板２０に接続させる。
【００４４】
次に、図６に示すように、下地部材１０及び層間絶縁膜１４上に、例えば、ｄ−ＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化膜４１を形成する。次に、リソグラフィ法、及び、エッチングストッパ膜２８をストッパとしたＲＩＥ法により、シリコン酸化膜４１及び層間絶縁膜１４における各テラスＴの直上域に、Ｚ方向に延びるコンタクトホール５３を形成する。次に、コンタクトホール５３の底面において、エッチングストッパ膜２８を除去して、電極層２７を露出させる。次に、コンタクトホール５３内にタングステン等の導電性材料を埋め込むことにより、コンタクト４４を形成する。また、シリコン酸化膜４１内にプラグ４２を形成する。
【００４５】
次に、シリコン酸化膜４１上に、Ｘ方向に延びる複数本のビット線４３を形成すると共に、例えばＸ方向に延びる上層ワード線４５を形成する。次に、例えば、ｄ−ＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化膜４１上に、ビット線４３及び上層ワード線４５を埋め込むように、シリコン酸化膜４６を形成する。このようにして、本実施形態に係る集積回路装置２が製造される。
【００４６】
なお、シリコン酸化膜１３、シリコン酸化膜４１及びシリコン酸化膜４６は、いずれもｄ−ＴＥＯＳを原料としたＣＶＤ法によって形成しているため、図６に示す断面において、シリコン酸化膜１３とシリコン酸化膜４１との界面、及び、シリコン酸化膜４１とシリコン酸化膜４６との界面が明瞭には観察されない可能性がある。これに対して、シリコン酸化膜１２は塗布法によって形成しているため、シリコン酸化膜１２とシリコン酸化膜１３との界面は、明瞭に観察される可能性が高い。
【００４７】
次に本実施形態の効果について説明する。
本実施形態においては、凹部１１内に埋め込む層間絶縁膜１４の上面１４ａを略平坦にすることができるため、例えば、コンタクトホール５３を形成するためのリソグラフィにおいて、露光の焦点を正確に合わせることができる。これにより、コンタクトホール５３の位置精度が向上し、コンタクト４４を確実にテラスＴに到達させることができる。また、ビット線４３及び上層ワード線４５を精密に形成することができる。これらの効果により、集積回路装置２を微細化することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４８】
なお、前述の第２の実施形態においては、シリコン基板２０上に電極層２７及び絶縁層２６を積層させる例を示したが、これには限定されず、例えば、シリコン基板２０上に犠牲膜及び絶縁層２６を積層し、シリコンピラー３０及びメモリ膜３４を形成した後、犠牲膜を電極層２７に置き換えてもよい。犠牲膜は、例えば、シリコン窒化物により形成することができる。更に、絶縁層２６が犠牲膜との置き換えにより形成されてもよいし、シリコンピラー３０及びメモリ膜３４の形成後に導電性の犠牲膜を除去することで、上下に隣接する電極層２７間に絶縁層２６としての空隙を形成してもよい。
【００４９】
また、前述の第２の実施形態においては、集積回路装置が半導体記憶装置である例を示したが、これには限定されない。前述の第１の実施形態は、凹部が形成された下地部材の凹部内に膜を埋め込む場合であって、埋め込んだ膜を平坦化することが困難なほど凹部が大きい場合に、好適に適用することができる。
【００５０】
更に、前述の第１及び第２の実施形態においては、凹部１１の側面１１ｂの形状が階段状である例を示したが、これには限定されず、凹部の側面は斜面でもよく、垂直面であってもよい。但し、前述の第１及び第２の実施形態は、凹部の側面が階段状又は斜面である場合に、特に好ましく適用可能である。
【００５１】
例えば、前述の各実施形態とは異なる技術として、上面に凹凸が形成された基板の表面全体に研磨停止膜、埋込膜及び低研磨速度膜を順次形成し、これらの膜を研磨して平坦面を得ることも考えられる。この技術においては、凸部の研磨停止膜の表面と凹部の低研磨速度膜の表面とが等しい高さになるような厚さに埋込膜を形成し、その後、低研磨速度膜及び埋込膜を研磨して除去することにより、凸部の研磨停止膜及び凹部の低研磨速度膜によって平坦な表面を形成する。しかしながら、この場合は、凹部内に埋め込まれる埋込膜の膜厚を厳密に制御する必要があるが、この膜厚は凹部の形状に依存して変動するため、凹部の側面が階段状又は斜面である場合に、側面の傾斜角によらずに埋込膜の膜厚を所定値に制御することが困難である。
【００５２】
これに対して、前述の第１及び第２の実施形態によれば、埋込膜として下層のシリコン酸化膜１２を、下地部材１０における凹部１１の直上域の一部において下地部材１０の上面１０ａより下方の位置まで形成し、かつ、上層のシリコン酸化膜１３を、下地部材１０における凹部１１の直上域の全体において下地部材１０の上面１０ａよりも上方まで堆積させればよいため、所定の高さと等しくなるように埋込膜を形成する場合に比べ、シリコン酸化膜１２及びシリコン酸化膜１３の表面の位置を安定して制御することができる。
【００５３】
以上説明した実施形態によれば、形状精度が高い集積回路装置の製造方法を実現することができる。
【００５４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５５】
１、２：集積回路装置、１０：下地部材、１０ａ：上面、１０ｂ：部分、１１：凹部、１１ａ：上縁部、１１ｂ：側面、１１ｃ：底面、１２：シリコン酸化膜、１２ａ：上面、１２ｂ：凹部、１２ｃ：上面、１３：シリコン酸化膜、１３ａ：上面、１３ｂ：凹部、１３ｃ：上面、１４：層間絶縁膜、１４ａ：上面、２０：シリコン基板、２１：シリコン酸化膜、２５：積層体、２６：絶縁層、２７：電極層、２８：エッチングストッパ膜、２９：コア部材、３０：シリコンピラー、３１：トンネル絶縁膜、３２：電荷蓄積膜、３３：ブロック絶縁膜、３４：メモリ膜、４１：シリコン酸化膜、４２：プラグ、４３：ビット線、４４：コンタクト、４５：上層ワード線、４６：シリコン酸化膜、５１：メモリホール、５２：レジスト膜、５３：コンタクトホール、１１４：シリコン酸化膜、１１４ｂ：凹部、Ａ：領域、Ｔ：テラス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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