(57)【要約】【課題】一つの実施形態は、デジタル回路に供給すべきクロックを適切に生成できるクロック生成回路及び無線受信機を提供することを目的とする。【解決手段】一つの実施形態によれば、乱数発生器とフィルタと可変遅延器とを有するクロック生成回路が提供される。乱数発生器は、第１の確率分布を有する乱数を発生する。フィルタは、発生された乱数の確率分布を第１の確率分布から第２の確率分布に変化させる。可変遅延器は、入力されたクロックに対して、第２の確率分布を有する乱数に応じて変化させた遅延量を与えて変調クロックを生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の確率分布を有する乱数を発生する乱数発生器と、
前記発生された乱数の確率分布を前記第１の確率分布から第２の確率分布に変化させるフィルタと、
入力されたクロックに対して、前記第２の確率分布を有する乱数に応じて変化させた遅延量を与えて変調クロックを生成する可変遅延器と、
を備えたクロック生成回路。
【請求項２】
前記第２の確率分布における乱数の最小値の確率は、前記第１の確率分布における乱数の最小値の確率より小さく、
前記第２の確率分布における乱数の最大値の確率は、前記第１の確率分布における乱数の最大値の確率より小さい
請求項１に記載のクロック生成回路。
【請求項３】
前記第２の確率分布における乱数の中央値の確率は、前記第１の確率分布における乱数の中央値の確率より大きい
請求項１又は２に記載のクロック生成回路。
【請求項４】
前記フィルタは、デジタルフィルタである
請求項１から３のいずれか１項に記載のクロック生成回路。
【請求項５】
請求項１から４のいずれか１項に記載のクロック生成回路と、
前記クロック生成回路で生成された変調クロックを受けるデジタル回路と、
を備えた無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、クロック生成回路及び無線受信機に関する。
【背景技術】
【０００２】
アナログ回路及びデジタル回路を含む無線受信機では、デジタル回路のクロックの高調波が不要放射（スプリアス）としてアナログ回路に回り込み、受信感度の劣化を引き起こすことがある。このため、デジタル回路に供給すべきクロックが適切に生成されることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９８２２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、デジタル回路に供給すべきクロックを適切に生成できるクロック生成回路及び無線受信機を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、乱数発生器とフィルタと可変遅延器とを有するクロック生成回路が提供される。乱数発生器は、第１の確率分布を有する乱数を発生する。フィルタは、発生された乱数の確率分布を第１の確率分布から第２の確率分布に変化させる。可変遅延器は、入力されたクロックに対して、第２の確率分布を有する乱数に応じて変化させた遅延量を与えて変調クロックを生成する。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかるクロック生成回路の構成を示す図。
【図２】実施形態における可変遅延器の構成を示す図。
【図３】実施形態における乱数発生器の構成を示す図。
【図４】実施形態におけるフィルタの構成を示す図。
【図５】実施形態における乱数の確率分布を示す図。
【図６】実施形態にかかるクロック生成回路の動作を示す図。
【図７】実施形態にかかるクロック生成回路が適用された無線受信機の構成を示す図。
【図８】実施形態にかかるクロック生成回路が適用された無線受信機の動作を示す図。
【図９】実施形態の変形例におけるフィルタの構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるクロック生成回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかるクロック生成回路１は、例えば、無線受信機に適用される。Ｍ−ＷｉＭＡＸ、ＷＬＡＮおよびＬＴＥなどの無線規格に従った無線受信機では、広い通信エリアを確保するため、高い受信感度が要求される。無線受信機は、アンテナで受信された受信信号がアナログ回路でアナログ的に信号処理され、アナログ的に信号処理された信号がデジタル回路でデジタル的に信号処理される。また、無線受信機は小型化が求められており、無線受信機のアナログ回路とデジタル回路とが混載された１チップＬＳＩの要求が高まっている。この１チップＬＳＩでは、デジタル回路で発生するクロックの整数倍高調波によるスプリアスがアナログ回路に洩れ込み、受信特性を低下させる可能性がある。そのため、アナログ回路にスプリアスが乗らないような対策が施されることがある。
【０００９】
例えば、無線受信機において、デジタル回路は、クロック生成回路１で生成されたクロックに同期して、信号をデジタル的に信号処理する。このとき、クロック生成回路１において、乱数を用いて入力クロックに遅延を掛け、生成すべきクロックのエッジタイミングをランダム的に変化させる変調をかけると、スプリアスを周波数スペクトル上で電力的に拡散することができる。
【００１０】
しかし、所定の周波数においてスプリアスが拡散せずに残留することがある。例えば、基準クロックからのクロックのエッジタイミングのずらし量に相当する位相差をスプリアス周波数の１周期に対して０°〜３６０°の範囲でランダムに変化させると、位相差・振幅平面（複素平面）で見た場合に、その範囲における最大位相差（３６０°）の振幅と最小位相差（０°）の振幅とが互いに重なるので、電力的に拡散しにくい。このため、最大位相差に対応した周波数において、スプリアスが残留しやすい。
【００１１】
そこで、実施形態では、クロック生成回路１でエッジタイミングを変化させる変調に用いる乱数の確率分布を最小値及び最大値の確率が中央値の確率より下がるように変化させることで、スプリアスの残留の低減化を図る。
【００１２】
具体的には、図１に示すように、クロック生成回路１は、入力端子２を介して入力クロックφＣＫｉｎを受け、入力クロックφＣＫｉｎに対して、乱数に応じて変化させた遅延量を与えて出力クロック（変調クロック）φＣＫｏｕｔを生成する。このとき、乱数は、最小値及び最大値の確率が中央値の確率より下がるように変化させた確率分布を有する。クロック生成回路１は、生成された出力クロックφＣＫｏｕｔを出力端子３から出力する。図１は、クロック生成回路１の構成を示す図である。
【００１３】
クロック生成回路１は、乱数発生器１０、フィルタ２０、及び可変遅延器３０を有する。乱数発生器１０及びフィルタ２０は、入力端子２及び可変遅延器３０を接続する信号ライン４に対して入力端子２及び可変遅延器３０の間で並列に接続されている。
【００１４】
可変遅延器３０は、フィルタ２０から乱数を受け、入力端子２から信号ライン４経由で入力クロックφＣＫｉｎを受ける。可変遅延器３０は、入力クロックφＣＫｉｎに対して、乱数に応じた遅延量を与えて出力クロックφＣＫｏｕｔを生成する。
【００１５】
例えば、可変遅延器３０は、図２（ａ）に示すように、乱数に応じて、可変のＲＣ回路により遅延量を可変するように構成されていてもよい。図２（ａ）は、可変遅延器３０の構成を示す回路図である。図２（ａ）に示す可変遅延器３０は、インバータＩＮＶ−１，ＩＮＶ−２、可変抵抗素子Ｒ、及び可変容量素子Ｃを有する。インバータＩＮＶ−１は、入力側が可変遅延器３０の一端３０ａに接続され、出力側が可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒは、他端が可変容量素子Ｃの一端とインバータＩＮＶ−２の入力側とにそれぞれ接続されている。可変容量素子Ｃは、他端が接地電位に接続されている。インバータＩＮＶ−２は、出力側が可変遅延器３０の他端３０ｂに接続されている。可変抵抗素子Ｒは、その抵抗値を、供給された乱数に応じた抵抗値に変える。可変容量素子Ｃは、その容量値を、供給された乱数に応じた容量値に変える。これにより、可変遅延器３０の時定数が乱数に応じて可変されるので、可変遅延器３０は、その遅延量を、供給された乱数に応じた遅延量に変える。
【００１６】
あるいは、可変遅延器３０は、図２（ｂ）に示すように、ｎ段（ｎは２以上の偶数）のインバータの電源・接地側の可変抵抗により遅延量を可変するように構成されていてもよい。図２（ｂ）は、可変遅延器３０の構成を示す回路図である。図２（ｂ）に示す可変遅延器３０は、ｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎ、電源側の可変抵抗素子Ｒ−２、及び接地側の可変抵抗素子Ｒ−１を有する。１段目のインバータＩＮＶ−１は、入力側が可変遅延器３０の一端３０ａに接続され、出力側が２段目のインバータＩＮＶ−２の入力側に接続されている。２段目のインバータＩＮＶ−２は、出力側が３段目のインバータＩＮＶ−３の入力側に接続されている。・・・（ｎ−１）段目のインバータＩＮＶ−（ｎ−１）は、出力側がｎ段目のインバータＩＮＶ−ｎの入力側に接続されている。ｎ段目のインバータＩＮＶ−ｎは、出力側が可変遅延器３０の他端３０ｂに接続されている。可変抵抗素子Ｒ−２は、一端がｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎの電源側端子に接続され、他端が電源電位に接続されている。可変抵抗素子Ｒ−１は、一端がｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎの接地側端子に接続され、他端が接地電位に接続されている。可変抵抗素子Ｒ−２は、その抵抗値を、供給された乱数に応じた抵抗値に変える。可変抵抗素子Ｒ−１は、その抵抗値を、供給された乱数に応じた抵抗値に変える。これにより、ｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎの電源側及び接地側の応答速度が乱数に応じて可変されるので、可変遅延器３０は、その遅延量を、供給された乱数に応じた遅延量に変える。
【００１７】
あるいは、可変遅延器３０は、図２（ｃ）に示すように、複数のディレイラインのうち選択するディレイラインを切り替えて遅延量を可変するように構成されていてもよい。図２（ｃ）は、可変遅延器３０の構成を示す回路図である。図２（ｃ）に示す可変遅延器３０は、複数のディレイラインＤＬ−１〜ＤＬ−ｎ及び切り替え回路ＳＷ−１，ＳＷ−２を有する。複数のディレイラインＤＬ−１〜ＤＬ−ｎは、インバータＩＮＶの段数が互いに異なり、互いに異なる遅延量を付与できる。ディレイラインＤＬ−１は、１段のインバータＩＮＶ−１を有し、１段分の遅延量を付与できる。・・・ディレイラインＤＬ−ｎは、ｎ段のインバータＩＮＶ−１〜ＩＮＶ−ｎを有し、ｎ段分の遅延量を付与できる。切り替え回路ＳＷ−１は、互いに排他的にオンする複数のスイッチを有し、複数のスイッチのうちどのスイッチがオンするかに応じて複数のディレイラインＤＬ−１〜ＤＬ−ｎのうち一端３０ａに接続するディレイラインを切り替える。切り替え回路ＳＷ−２は、互いに排他的にオンする複数のスイッチを有し、複数のスイッチのうちどのスイッチがオンするかに応じて複数のディレイラインＤＬ−１〜ＤＬ−ｎのうち他端３０ｂに接続するディレイラインを切り替える。切り替え回路ＳＷ−１は、オンするスイッチを、供給された乱数に応じたスイッチに変える。切り替え回路ＳＷ−２は、オンするスイッチを、供給された乱数に応じたスイッチに変える。これにより、複数のディレイラインＤＬ−１〜ＤＬ−ｎのうち選択されるディレイラインが乱数に応じて可変されるので、可変遅延器３０は、その遅延量を、供給された乱数に応じた遅延量に変える。
【００１８】
あるいは、可変遅延器３０は、図２（ｄ）に示すように、経由するインバータの段数を可変にして遅延量を可変するように構成されていてもよい。図２（ｄ）は、可変遅延器３０の構成を示す回路図である。図２（ｄ）に示す可変遅延器３０は、ｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎ及び切り替え回路ＳＷ−３を有する。切り替え回路ＳＷ−３は、互いに排他的にオンする複数のスイッチを有し、複数のスイッチのうちどのスイッチがオンするかに応じて一端３０ａから他端３０ｂの間で経由すべきインバータの段数を切り替える。切り替え回路ＳＷ−３は、オンするスイッチを、供給された乱数に応じたスイッチに変える。これにより、一端３０ａから他端３０ｂの間で経由すべきインバータの段数が時定数に応じて可変されるので、可変遅延器３０は、その遅延量を、供給された乱数に応じた遅延量に変える。
【００１９】
図１に戻って、乱数発生器１０は、第１の確率分布を有する乱数を発生する。第１の確率分布では、発生された乱数の各値が略均等な確率を有している。例えば図５に示すように、０〜１５の乱数を発生させる場合、乱数発生器１０は、０〜１５の乱数を略均等な確率で発生させる。図５は、乱数の確率分布を示す図であり、縦軸が乱数発生器１０での発生確率を１とした場合における相対的な確率の値を示し、横軸が乱数の値を示す。
【００２０】
例えば、乱数発生器１０は、図３に示す構成により、３ビットの乱数ｒｎｄ３＜２：０＞を発生できる。図３は、乱数発生器１０の構成を示す図である。乱数発生器１０は、スターター１１、シフトレジスタ１２、及びロジック回路１３を有する。スターター１１は、乱数が０固定になることを防ぐために設けられている。スターター１１は、ＮＯＲゲート１１ａ及びＯＲゲート１２ａを有する。ＮＯＲゲート１１ａは、乱数ｒｎｄ＜０＞〜ｒｎｄ＜８＞の否定論理和を演算する。ＯＲゲート１２ａは、シフトレジスタ１２の最終段の出力（乱数ｒｎｄ＜０＞）とＮＯＲゲート１１ａの出力との論理和を演算する。
【００２１】
シフトレジスタ１２は、９段のフリップフロップＦＦ−１〜ＦＦ−９及びＯＲゲート１２ａを有する。ＯＲゲート１２ａは、４段目のフリップフロップＦＦ−４の出力（乱数ｒｎｄ＜５＞と最終段のフリップフロップＦＦ−９の出力（乱数ｒｎｄ＜０＞）との論理和を演算し５段目のフリップフロップＦＦ−５へ入力する。シフトレジスタ１２は、クロックＣＬＫに同期して、ＯＲゲート１２ａから出力されたビット値をシフトさせていく。これに伴い、各段のフリップフロップＦＦ−１〜ＦＦ−９から出力される乱数ｒｎｄが変化する。
【００２２】
ロジック回路１３は、３，５，７，９段目のフリップフロップＦＦ−３，ＦＦ−５，ＦＦ−７，ＦＦ−９から出力された乱数ｒｎｄ＜６＞，ｒｎｄ＜４＞，ｒｎｄ＜２＞，ｒｎｄ＜０＞を受ける。ロジック回路１３は、インバータ１３ａ及びＯＲゲート１３ｂ，１３ｃを有する。インバータ１３ａは、乱数ｒｎｄ＜０＞を論理反転して乱数ｒｎｄ３＜０＞を生成する。ＯＲゲート１３ｂは、乱数ｒｎｄ＜２＞及び乱数ｒｎｄ＜４＞の論理和を演算して乱数ｒｎｄ３＜１＞を生成する。ＯＲゲート１３ｃは、乱数ｒｎｄ＜４＞及び乱数ｒｎｄ＜６＞の論理和を演算して乱数ｒｎｄ３＜２＞を生成する。ロジック回路１３は、生成された３ビットの乱数ｒｎｄ３＜２：０＞をフィルタ２０へ出力する。
【００２３】
図１に戻って、フィルタ２０は、乱数を乱数発生器１０から受ける。この乱数は、第１の確率分布を有する。第１の確率分布では、乱数の各値が略均等な確率を有している。フィルタ２０は、乱数の確率分布を第１の確率分布から第２の確率分布に変化させる。第２の確率分布における乱数の最小値の確率は、第１の確率分布における乱数の最小値の確率より小さい。第２の確率分布における乱数の最大値の確率は、第１の確率分布における乱数の最大値の確率より小さい。第２の確率分布における乱数の中央値の確率は、第１の確率分布における乱数の中央値の確率より大きい。
【００２４】
例えば図５に示すように、乱数発生器１０で発生させる０〜１５の乱数（３ビットの乱数）の確率を１とする場合、フィルタ２０は、０〜２，１２〜１５の乱数を１より小さい確率にし、４〜１０の乱数を１より大きい確率にする。フィルタ２０は、乱数の最小値０の確率及び乱数の最小値１５の確率を極小値にし、乱数の中央値７の確率を極大値２にする。フィルタ２０は、乱数の確率分布（第１の確率分布）を山形の確率分布（第２の確率分布）に変化させる。
【００２５】
例えば、フィルタ２０は、図４に示すように、現在の乱数（３ビット）と１クロック前の乱数（３ビット）とを加算する構成により、４ビットの乱数ｒｎｄ４＜３：０＞を生成できる。フィルタ２０は、遅延部２１及び全加算器２２を有する。遅延部２１は、複数のフリップフロップＦＦ−１１〜ＦＦ−１３を有する。フリップフロップＦＦ−１１は、乱数発生器１０から受けた乱数ｒｎｄ３＜０＞を１クロック分遅延させて乱数ｒｎｄ３ｓ＜０＞を生成し、乱数ｒｎｄ３ｓ＜０＞を全加算器２２へ出力する。フリップフロップＦＦ−１２は、乱数発生器１０から受けた乱数ｒｎｄ３＜１＞を１クロック分遅延させて乱数ｒｎｄ３ｓ＜１＞を生成し、乱数ｒｎｄ３ｓ＜１＞を全加算器２２へ出力する。フリップフロップＦＦ−１３は、乱数発生器１０から受けた乱数ｒｎｄ３＜２＞を１クロック分遅延させて乱数ｒｎｄ３ｓ＜２＞を生成し、乱数ｒｎｄ３ｓ＜２＞を全加算器２２へ出力する。
【００２６】
全加算器２２は、乱数発生器１０から受けた３ビットの乱数ｒｎｄ３＜２：０＞と、遅延部２１から受けた３ビットの乱数ｒｎｄ３ｓ＜２：０＞とを加算して、加算結果を４ビットの乱数ｒｎｄ４＜３：０＞として可変遅延器３０へ出力する。
【００２７】
例えば、図５に示す「乱数」で示す確率分布（第１の確立分布）を「乱数＋フィルタ」で示す確率分布（第２の確率分布）に変化させ、第２の確率分布を有する乱数で可変遅延器３０を動作させると、図６に示すように、スプリアスの残留を抑制できる。図６は、クロック生成回路１の動作を示す図である。
【００２８】
すなわち、スプリアスを周波数スペクトル上で電力的に拡散するためにクロックのエッジタイミングのずらし量に相当する位相差を変動させる範囲の最大値（最大位相差）を横軸とし、残留スプリアスの量（電力レベル）を縦軸として示すと、図６に示す特性が得られる。クロックのエッジタイミングのずらし量に相当する位相差は、スプリアス周波数の１周期に対する位相（位相角）の単位で示されている。「乱数」で示す特性と「乱数＋フィルタ」で示す特性とを比較すると、例えば、７２０°付近において残留スプリアスが低減されていることが確認できる。すなわち、クロックの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとの位相差を０°〜７２０°の範囲でランダムに変化させた場合における最大位相差（７２０°）の振幅と最小位相差（０°）の振幅との重なりの影響が、フィルタ２０の作用で効果的に抑制できていることが分かる。
【００２９】
次に、クロック生成回路１が適用される無線受信機１００について図７を用いて説明する。図７は、無線受信機１００の構成を示す図である。
【００３０】
無線受信機１００は、アンテナＡＴ、アナログ回路１６０、デジタル回路１７０、原発振器ＸＯ、局部発振回路ＳＹＮ、及びクロック生成回路１−１，１−２を有する。アナログ回路１６０は、ローノイズアンプＬＮＡ、ミキサＭＩＸ、ローパスフィルタＬＰＦ、可変アンプＡＭＰを有する。デジタル回路１７０は、ＡＤコンバータＡＤＣ、デジタル処理回路ＤＰＣを有する。無線受信機１００では、クロック生成回路１−１，１−２がＡＤコンバータＡＤＣ及びデジタル処理回路ＤＰＣのそれぞれに対して設けられ、クロックを変調する動作が互いに独立してｏｎ／ｏｆｆ可能に構成されている。
【００３１】
無線受信機１００において、クロック生成回路１−１，１−２のクロック変調動作がｏｆｆのときには、図８（ａ）に矢印で示すスプリアス成分が発生し得るのに対して、クロック変調動作がｏｎになると、図８（ｂ）に矢印で示すスプリアス成分が発生し得る。図８（ａ）及び図８（ｂ）は、それぞれ、無線受信機１００の動作を示す図であり、縦軸が電力を示し、横軸が周波数を示す。クロック変調動作ｏｎ時（図８（ｂ））では、クロック変調動作ｏｆｆ時（図８（ａ））に発生していなかった周波数に不要なスプリアス成分が新たに発生している。このため、使用したい周波数帯域に応じて、クロック生成回路１−１，１−２のクロック変調動作をｏｎ／ｏｆｆさせる機能が有効である。
【００３２】
例えば、受信チャネルが図８（ａ）に一点鎖線で示す信号である場合、矢印で示すスプリアス成分の周波数が所望信号の周波数に重ならない。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｆｆされるように制御する。クロック生成回路１−１，１−２は基準クロック（入力クロックφＣＫｉｎに対して一定の遅延量を与えた出力クロックφＣＫｏｕｔ）を継続的に出力する。一方、受信チャネルが図８（ｂ）に破線で示す信号である場合、矢印で示すスプリアス成分の周波数が所望信号の周波数に重なる。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｎされるように制御する。クロック生成回路１−１，１−２は入力クロックに対してエッジタイミングを乱数に応じた遅延量で変調させたクロックを出力する。図８（ａ）及び図８（ｂ）では、それぞれ、縦軸が電力レベルを示し、横軸が周波数を示す。
【００３３】
あるいは、例えば、信号レベルが大きく、受信信号に対するスプリアスの影響が小さい場合には、クロックを変調させる必要性が低い。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｆｆされるように制御する。クロック生成回路１−１，１−２は基準クロックを継続的に出力する。一方、信号レベルが小さく、受信信号に対するスプリアスの影響が大きい場合には、クロックを変調させる必要性が高い。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｎされるように制御する。クロック生成回路１−１，１−２は基準クロックを乱数に応じた遅延量で変調させたクロックを出力する。
【００３４】
以上のように、実施形態では、クロック生成回路１でエッジタイミングを変化させる変調に用いる乱数の確率分布を最小値及び最大値の確率が中央値の確率より下がるように変化させる。そして、そのような確率分布を有する乱数に応じて変化させた遅延量を入力クロックに与えて出力クロック（変調クロック）を生成する。これにより、クロック生成回路１においてスプリアスの残留を低減できる。
【００３５】
なお、フィルタ２０ｉは、図９に示すように、現在の乱数（３ビット）から１クロック前の乱数（３ビット）を減算する構成により、４ビットの乱数ｒｎｄ４＜３：０＞を生成してもよい。すなわち、フィルタ２０ｉは、図４に示す構成に対して、反転回路２３ｉをさらに有する。反転回路２３ｉは、乱数発生器１０から受けた乱数ｒｎｄ３＜２：０＞を論理反転させ乱数ｒｎｄ３ｘ＜２：０＞を生成して全加算器２２へ出力する。全加算器２２は、乱数ｒｎｄ３ｓ＜０＞と乱数ｒｎｄ３ｘ＜２：０＞とを加算することで、等価的に、乱数ｒｎｄ３ｓ＜０＞から乱数ｒｎｄ３ｘ＜２：０＞を減算する。これにより、実施形態と同様に、乱数の確率分布を第１の確立分布から第２の確率分布へ変化させることができる。また、図４に示す構成に比べて、周波数成分を少なくすることができるため、スプリアスを周波数スペクトル上で電力的に拡散することが容易である。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１  クロック生成回路、１０  乱数発生器、２０  フィルタ、３０  可変遅延器、１００  無線受信機。
【図１】
2017054455.tif 000003
【図２】
2017054455.tif 000004
【図３】
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【図４】
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【図５】
2017054455.tif 000007
【図６】
2017054455.tif 000008
【図７】
2017054455.tif 000009
【図８】
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【図９】
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