(57)【要約】      （修正有）【課題】表面回路上に接続端子が形成された半導体ウェハにて裏面研削を行う際のダイシングラインを含む特定位置での起伏発生を抑え平担性を保つ半導体ウェハの製造方法を提供する。【解決手段】回路と電気的に接続された接続端子３が配置された複数の第１領域５Ａと、第１領域の間に位置し、回路と電気的に絶縁され接続端子と高さの揃ったダミーバンプ４が配置された第２領域５Ｂとを備える。それによりバックグラインドで裏面研削する際、均等に押圧される。研削後の個片化時、ダミーバンプは溶剤可溶性のため第２領域から除去され、ダイシングライン６に沿って切断される。【選択図】図１
2017152608.tif 000002
【特許請求の範囲】
【請求項１】
回路が形成された半導体ウェハであって、
前記回路と電気的に接続された接続端子が配置された複数の第１領域と、
前記複数の第１領域の間に位置し、前記回路と電気的に絶縁されたダミーバンプが配置された第２領域と、
を備え、
前記ダミーバンプは、除去可能であることを特徴とする半導体ウェハ。
【請求項２】
前記ダミーバンプの少なくとも一部が、樹脂又は樹脂と金属との複合材料で形成されていることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
前記ダミーバンプの一部が、溶剤に対して可溶性を有することを特徴とする請求項１又は２に記載の半導体ウェハ。
【請求項４】
前記半導体ウェハの回路形成面の法線方向からの平面視において、前記第２領域の少なくとも一部と前記半導体ウェハのダイシングラインの少なくとも一部とが重なっていることを特徴とする請求項１から３の何れか一項に記載の半導体ウェハ。
【請求項５】
回路が形成された半導体ウェハの複数の第１領域に、前記回路と電気的に接続された接続端子を形成する工程と、
前記複数の第１領域の間の第２領域に、前記回路と電気的に絶縁されたダミーバンプを形成する工程と、
前記接続端子を形成する工程及び前記ダミーバンプを形成する工程の後に、前記半導体ウェハの前記回路が形成された面の反対面を研削する工程と、
前記研削する工程の後に、前記ダミーバンプを除去する工程と、
を備えることを特徴とする半導体ウェハの製造方法。
【請求項６】
前記ダミーバンプの少なくとも一部が、樹脂又は樹脂と金属との複合材料で形成されていることを特徴とする請求項５に記載の半導体ウェハの製造方法。
【請求項７】
前記ダミーバンプの一部が、溶剤に対して可溶性を有し、
前記ダミーバンプを除去する工程は、前記溶剤に前記ダミーバンプの一部を溶解させる工程を含むことを特徴とする請求項５又は６に記載の半導体ウェハの製造方法。
【請求項８】
前記半導体ウェハの前記回路が形成された面の法線方向からの平面視において、前記第２領域の少なくとも一部と前記半導体ウェハのダイシングラインの少なくとも一部とが重なっていることを特徴とする請求項５から７の何れか一項に記載の半導体ウェハの製造方法。
【請求項９】
前記ダミーバンプを除去する工程の後に、前記半導体ウェハを切断する工程を備えることを特徴とする請求項５から８の何れか一項に記載の半導体ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ及び半導体ウェハの製造方法に関する。
【背景技術】
【０００２】
電子機器は、小型化、低消費電力化とともに、一層の高機能化（高速化、大容量化）が求められている。従来、半導体チップ（半導体素子）を回路基板に電気的に接続するには、半導体チップの外周部及び回路基板の外周部に端子をそれぞれ配置し、端子同士をワイヤーボンディング法で接続する方法が用いられてきた。近年、半導体チップの接続端子数の増大に伴い、半導体チップの回路面及び回路基板の回路面に端子をそれぞれ配置し、半導体チップの回路面と回路基板の回路面とを対向させて、端子同士を接続するフリップチップ接続法が用いられている。フリップチップ接続法により、従来よりも多数の電極を接続することが可能になり、半導体チップの性能の向上を実現している。
【０００３】
半導体チップは、年々薄化される傾向にある。現在研究開発が進められている三次元実装等においても、半導体パッケージの薄型化のために、半導体チップの薄型化が進んでいる。半導体ウェハであるシリコンウェハにトランジスタ等のデバイス及び配線を形成した後、シリコンウェハを削ることで、デバイス及び配線の形成時におけるシリコンウェハの強度を確保している。
【０００４】
半導体チップの薄化は、バックグラインドと呼ばれる技術が用いられる。図１７は、バックグラインドによる半導体ウェハの加工方法の一例を示す図である。図１７の（Ａ）に示す半導体ウェハ１０１の表面（上面）に対してデバイス及び配線を含む配線層１０２を形成した後、半導体ウェハ１０１に接続端子１０３を形成する。接続端子１０３は、Ｃｕ（銅）で形成された銅ピラー１１１と、銅ピラー上に形成されたはんだ１１２とを備える。図１７の（Ｂ）に示すように、半導体ウェハ１０１の表面にバックグラインドテープ１０４を貼付する。図１７の（Ｃ）に示すように、バックグラインディングホイール１０５を用いて半導体ウェハ１０１の裏面（下面）を研削して、半導体ウェハ１０１の厚みを薄くする。
【０００５】
半導体ウェハ１０１を薄化した後、半導体ウェハ１０１のダイシングラインに沿って半導体ウェハ１０１を切断することにより、半導体ウェハ１０１が個片化されて、半導体チップが製造される。半導体チップをパッケージ基板に実装する際、半導体ウェハ１０１の平坦度が重要となる。半導体ウェハ１０１の平坦度は、ＴＴＶ（Total Thickness Value
）によって評価される。ＴＴＶは、半導体ウェハ１０１の裏面を基準面として、半導体ウェハ１０１の厚み方向における半導体ウェハ１０１の裏面からの距離の最大値と最小値との差である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３１１４０２号公報
【特許文献２】特開２００３−２４９４７３号公報
【特許文献３】国際公開第２０１１／１０８３２７号
【特許文献４】特開２００４−１７２６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
バックグラインド工程では、図１８の（Ａ）に示すように、半導体ウェハ１０１の裏面
を押圧しながら、半導体ウェハ１０１の裏面を研削して、半導体ウェハ１０１の薄化を行っている。半導体ウェハ１０１の裏面が押圧される際、半導体ウェハ１０１の表面の接続端子１０３が半導体ウェハ１０１を支持することで、半導体ウェハ１０１の裏面の特定部分が選択的に削られる。半導体ウェハ１０１の裏面の特定部分は、半導体ウェハ１０１の表面の接続端子１０３と対向する部分である。図１８の（Ｂ）に示すように、半導体ウェハ１０１の裏面の特定部分が選択的に削られることで、半導体ウェハ１０１の薄化後において、半導体ウェハ１０１の裏面の平坦性が失われる。
【０００８】
図１９の（Ａ）及び（Ｂ）に示すように、半導体ウェハ１０１を個片化した後、個片化後の半導体チップ１０６をフリップチップボンダヘッド１０７に吸着させて、パッケージ基板１０８に半導体チップ１０６をフリップチップ接続させる。フリップチップボンダヘッド１０７が半導体チップ１０６の裏面を吸着するため、半導体チップ１０６の裏面は平面になる。しかし、半導体チップ１０６の表面に起伏が発生し、半導体チップ１０６の表面の平坦性が失われる。そのため、複数の接続端子１０３の高さが揃っていても、複数の接続端子１０３の端部の位置が平行に揃わなくなる。図１９の（Ｃ）に示すように、複数の接続端子１０３の端部の位置が平行に揃っていない状態で、半導体チップ１０６をパッケージ基板１０８にフリップチップ接続させると、複数の接続端子１０３のうちの一部がパッケージ基板１０８に届かなくなる。そのため、半導体チップ１０６とパッケージ基板１０８との間で接続不良が発生する懸念がある。接続端子１０３が微細化することで、接続端子１０３の端子径が小さくなり、接続に使用されるはんだ材料の厚みも薄くなる。例えば、接続端子１０３のピッチが５０μｍである場合、接続端子１０３の端子径は３０μｍ程度、使用されるはんだ材料の厚さは１０μｍ程度となり、半導体チップ１０６の厚みについて数μｍのバラツキでも接続性に影響を与える懸念が出てきている。
【０００９】
本願は、上記の課題に鑑みてなされたものであり、半導体ウェハの平坦性を向上する技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の一観点によると、回路が形成された半導体ウェハであって、前記回路と電気的に接続された接続端子が配置された複数の第１領域と、前記複数の第１領域の間に位置し、前記回路と電気的に絶縁されたダミーバンプが配置された第２領域と、を備え、前記ダミーバンプは、除去可能である半導体ウェハが提供される。
【００１１】
本願の一観点によると、回路が形成された半導体ウェハの複数の第１領域に、前記回路と電気的に接続された接続端子を形成する工程と、前記複数の第１領域の間の第２領域に、前記回路と電気的に絶縁されたダミーバンプを形成する工程と、前記接続端子を形成する工程及び前記ダミーバンプを形成する工程の後に、前記半導体ウェハの前記回路が形成された面の反対面を研削する工程と、前記研削する工程の後に、前記ダミーバンプを除去する工程と、を備える半導体ウェハの製造方法が提供される。
【発明の効果】
【００１２】
本願によれば、半導体ウェハの平坦性を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１実施形態に係る半導体ウェハの断面図である。
【図２】図２は、第１実施形態に係る半導体ウェハの断面図である。
【図３】図３は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図４】図４は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図５】図５は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図６】図６は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図７】図７は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図８】図８は、第１実施形態に係る半導体ウェハの製造方法の工程図である。
【図９】図９は、第２実施形態に係る半導体ウェハの断面図である。
【図１０】図１０は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１１】図１１は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１２】図１２は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１３】図１３は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１４】図１４は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１５】図１５は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１６】図１６は、第２実施形態に係る半導体ウェハの製造方法の工程図である。
【図１７】図１７は、バックグラインドによる半導体ウェハの加工方法の一例を示す図である。
【図１８】図１８は、バックグラインドによる半導体ウェハの加工方法の一例を示す図である。
【図１９】図１９は、フリップチップ接続の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して実施形態に係る半導体ウェハ及び半導体ウェハの製造方法について説明する。以下に示す半導体ウェハ及び半導体ウェハの製造方法の構成は、例示であり、本願は、実施形態に係る半導体ウェハ及び半導体ウェハの製造方法の構成に限定されない。
【００１５】
〈第１実施形態〉
図１及び図２を参照して、第１実施形態に係る半導体ウェハ（半導体基板）１を説明する。図１に示すように、半導体ウェハ１は、半導体ウェハ１の第１面に形成された配線層２を備えている。半導体ウェハ１は、例えば、シリコンウェハである。半導体ウェハ１の第１面は、半導体ウェハ１の表面（上面）である。配線層２は、半導体ウェハ１に形成されたトランジスタ等の半導体デバイスと、半導体ウェハ１上に形成された層間絶縁膜と、層間絶縁膜内に形成された配線とを有する。半導体デバイスと配線とは電気的に接続されており、半導体デバイス及び配線によって、半導体ウェハ１に回路が形成されている。半導体ウェハ１に形成された回路と電気的に接続された複数の接続端子３が配線層２上に配置されている。また、複数のダミーバンプ４が配線層２上に配置されている。各ダミーバンプ４は、半導体ウェハ１に形成された回路と電気的に絶縁されている。
【００１６】
図１に示すように、半導体ウェハ１は、接続端子３が配置されている複数の領域５Ａと、複数の領域５Ａの間に位置する領域５Ｂとを有する。領域５Ｂは、ダミーバンプ４が配置されている領域である。領域５Ｂは、一つであってもよいし、複数であってもよい。図１に示す例では、半導体ウェハ１は、複数の領域５Ｂを有している。各領域５Ｂには、一つ又は複数のダミーバンプ４が配置されている。図１に示す例では、各領域５Ｂに複数のダミーバンプ４が配置されている。領域５Ａは、第１領域の一例である。領域５Ｂは、第２領域の一例である。
【００１７】
接続端子３は、電極１１と、電極１１上に形成されたシード層１２と、シード層１２上に形成されたピラー１３と、ピラー１３上に形成されたはんだ１４とを備える。電極１１は、電極パッドとも呼ばれる。電極１１の材料は、例えば、Ａｌ（アルミニウム）である。シード層１２の材料は、例えば、Ｔｉ（チタン）及びＣｕである。ピラー１３の材料は、例えば、Ｃｕ又はＣｕ合金である。シード層１２及びピラー１３は、ピラーバンプ又は金属ピラーとも呼ばれる。はんだ１４は、例えば、Ｓｎ−Ａｇ（錫銀）はんだ、Ｓｎ−Ａｇ−Ｃｕはんだ等のＳｎ系はんだである。接続端子３の電極１１は、配線層２が有する配線と電気的に接続されており、接続端子３は、配線層２の配線を介して、半導体ウェハ１
に形成された回路と電気的に接続されている。
【００１８】
ダミーバンプ４は、除去層２１と、除去層２１上に形成されたシード層１２と、シード層１２上に形成されたピラー１３と、ピラー１３上に形成されたはんだ１４とを備える。接続端子３の高さとダミーバンプ４の高さとが一致又は近似してもよい。除去層２１の材料は、例えば、フォトレジスト等の感光性樹脂である。除去層２１は、絶縁性であるため、ダミーバンプ４は、半導体ウェハ１に形成された回路と電気的に絶縁されている。シード層１２、ピラー１３及びはんだ１４を含む構造体は、突起電極とも呼ばれる。したがって、接続端子３は、電極１１と、シード層１２、ピラー１３及びはんだ１４を含む構造体とを有し、ダミーバンプ４は、除去層２１と、シード層１２、ピラー１３及びはんだ１４を含む構造体とを有する。このように、接続端子３の構造体と、ダミーバンプ４の構造体とは、同じ構造である。
【００１９】
図１に示すように、接続端子３が配置されている領域５Ａと異なる領域である領域５Ｂにダミーバンプ４が配置されている。半導体ウェハ１の第１面の法線方向からの平面視において、領域５Ｂの少なくとも一部とダイシングライン６の少なくとも一部とが重なっている。ダイシングライン６は、半導体ウェハ１を個片化する際の半導体ウェハ１の切断箇所であり、スクライブラインとも呼ばれる。領域５Ｂの幅が、ダイシングライン６の幅よりも大きくてもよいし、領域５Ｂの幅が、ダイシングライン６の幅よりも小さくてもよい。また、領域５Ｂの幅と、ダイシングライン６の幅とが一致してもよい。例えば、図１に示すように、半導体ウェハ１の第１面の法線方向からの平面視において、領域５Ｂの内側にダイシングライン６が位置してもよい。この場合、領域５Ｂの幅は、ダイシングライン６の幅よりも大きい。例えば、半導体ウェハ１の第１面の法線方向からの平面視において、ダイシングライン６の内側に領域５Ｂが位置してもよい。この場合、領域５Ｂの幅は、ダイシングライン６の幅よりも小さい。半導体ウェハ１の第１面は、半導体ウェハ１の回路が形成された面の一例である。
【００２０】
領域５Ｂ内にダミーバンプ４を配置することにより、バックグラインドにより半導体ウェハ１の第２面を研削する際、半導体ウェハ１の第２面が略均等に押圧される。半導体ウェハ１の第２面は、半導体ウェハ１の第１面の反対面であり、半導体ウェハ１の裏面（下面）である。半導体ウェハ１の第２面は、半導体ウェハ１の回路が形成された面の反対面の一例である。半導体ウェハ１の第２面が略均等に押圧されることで、半導体ウェハ１の第２面が略均等に研削される。したがって、領域５Ｂ内にダミーバンプ４を配置することにより、半導体ウェハ１の平坦性が向上する。
【００２１】
ダミーバンプ４の除去層２１は有機溶媒等の溶剤に対して可溶性を有するため、図２に示すように、ダミーバンプ４は、除去可能である。すなわち、ダミーバンプ４の除去層２１を溶剤に溶解させて、半導体ウェハ１からダミーバンプ４を剥離することが可能である。したがって、ダミーバンプ４は、除去可能な状態で半導体ウェハ１に配置されている。半導体ウェハ１を個片化する際、ダイシングブレードによりダイシングライン６に沿って半導体ウェハ１が切断される。半導体ウェハ１を個片化する前にダミーバンプ４を除去することで、半導体ウェハ１を個片化する際において、ダイシングブレードがダミーバンプ４を切断することがない。そのため、半導体ウェハ１を個片化する際において、ダミーバンプ４はダイシングブレードに悪影響を及ぼさない。
【００２２】
例えば、領域５Ｂに恒久的なダミーバンプ（以下、恒久ダミーバンプと称する）を配置する場合、半導体ウェハ１を個片化する際、ダイシングブレードによって恒久ダミーバンプを切断することになる。バックグラインドにより半導体ウェハ１の第２面を研削する際、恒久ダミーバンプは、半導体ウェハ１を支えるため、恒久ダミーバンプの硬度は大きいことが好ましい。従って、ダイシングブレードによって恒久ダミーバンプを切断すると、
ダイシングブレードの寿命が低下する。また、恒久ダミーバンプを切断する際に発生する恒久ダミーバンプの残骸が、個片化された半導体チップ上に残存し、恒久ダミーバンプの残骸を除去できない可能性がある。更に、恒久ダミーバンプを切断することで、ダイシングブレードの切れ味が悪くなり、半導体チップの切断面に割れ、欠け等のチッピングが発生する可能性がある。
【００２３】
《製造方法》
図３〜図８を参照して、第１実施形態に係る半導体ウェハ１の製造方法及び半導体チップの製造方法の一例について説明する。図３の（Ａ）に示すように、各種の半導体プロセスにより半導体ウェハ１の第一面に配線層２を形成し、配線層２上に複数の電極１１を形成する。電極１１は、例えば、電解めっきによって形成される。半導体ウェハ１の各領域５Ａに複数の電極１１が配置される。電極１１のピッチは、例えば、７５μｍである。また、図３の（Ａ）では図示を省略しているが、電極１１の一部を覆うパッシベーション膜を配線層２上に形成する。パッシベーション膜の開口から電極１１が露出している。パッシベーション膜の開口径は、例えば、２０μｍである。
【００２４】
次に、図３の（Ｂ）に示すように、配線層２上に複数の除去層２１をフォトリソグラフィにより形成する。例えば、配線層２上に感光性樹脂を塗布し、感光性樹脂を露光及び現像することにより除去層２１を形成する。半導体ウェハ１の各領域５Ｂに複数の除去層２１が配置される。
【００２５】
次いで、図４の（Ａ）に示すように、配線層２上にシード層１２をスパッタ等により形成する。シード層１２は、例えば、１００ｎｍの厚さのＴｉ（チタン）及び５００ｎｍの厚さのＣｕを有する。シード層１２は、電極１１及び除去層２１を覆っている。次に、図４の（Ｂ）に示すように、シード層１２上にフォトレジスト３１を形成する。フォトレジスト３１は、例えば、スピンコータ（回転式塗布装置）を用いて塗布される。フォトレジスト３１は、感光性樹脂である。
【００２６】
次いで、図５の（Ａ）に示すように、フォトレジスト３１を露光及び現像することにより、複数の開口３２Ａ、３２Ｂを有するレジストパターン３３をシード層１２上に形成する。レジストパターン３３の開口３２Ａは、電極１１の上方に形成され、レジストパターン３３の開口３２Ｂは、除去層２１の上方に形成されている。次に、例えば、電解めっきにより、レジストパターン３３の開口３２Ａ及び３２Ｂ内に１５μｍの厚さのＣｕと、１０μｍの厚さのＳｎＡｇを形成する。Ｃｕ及びＳｎＡｇの形成により、図５の（Ｂ）に示すように、レジストパターン３３の開口３２Ａ及び３２Ｂ内にピラー１３及びはんだ１４が形成される。ピラー１３及びはんだ１４の形成において、Ｃｕ及びＳｎＡｇと異なる材料を用いてもよい。
【００２７】
次いで、図６の（Ａ）に示すように、レジストパターン３３を溶剤（レジスト剥離液）で剥離することにより、レジストパターン３３を除去する。除去層２１は、シード層１２によって覆われているため、レジストパターン３３を除去する際の溶剤では除去層２１は剥離されない。次に、ウェットエッチング処理により、シード層１２を部分的に除去する。シード層１２を部分的に除去することにより、図６の（Ｂ）に示すように、半導体ウェハ１の各領域５Ａに複数の接続端子３が形成され、半導体ウェハ１の各領域５Ｂに複数のダミーバンプ４が形成される。接続端子３は、電極１１、シード層１２、ピラー１３及びはんだ１４を有する。ダミーバンプ４は、除去層２１、シード層１２、ピラー１３及びはんだ１４を有する。接続端子３及びダミーバンプ４は、シード層１２、ピラー１３及びはんだ１４を有しているため、接続端子３の一部及びダミーバンプ４の一部を同一工程により形成することができる。
【００２８】
次いで、図７の（Ａ）に示すように、半導体ウェハ１の第１面にバックグラインドテープ（ダイシングテープ）４１を張り付ける。次に、図７の（Ｂ）に示すように、半導体ウェハ１を反転させ、半導体ウェハ１の第２面にバックグラインドホイール４２を載置する。押圧治具４３を用いて、バックグラインドホイール４２を半導体ウェハ１の第２面に押し付けながら、半導体ウェハ１の第２面を研削する。半導体ウェハ１の第２面を研削することにより半導体ウェハ１が薄化される。薄化された後の半導体ウェハ１を図７の（Ｃ）に示す。半導体ウェハ１の第１面に接続端子３及びダミーバンプ４が配置されているので、半導体ウェハ１の第２面が略均等に押圧される。そのため、半導体ウェハ１の第２面が略均等に研削され、半導体ウェハ１の平坦性が向上する。
【００２９】
次いで、図８の（Ａ）に示すように、バックグラインドテープ４１を剥離する。次に、図８の（Ｂ）に示すように、有機溶媒等の溶剤を用いたウェットエッチング処理により、ダミーバンプ４の除去層２１を溶剤に溶解させて、ダミーバンプ４を除去する。次いで、図８の（Ｃ）に示すように、ダイシングブレード４４を用いて、ダイシングライン６に沿って半導体ウェハ１を切断することにより、半導体ウェハ１を個片化する。半導体ウェハ１を個片化することにより、複数の半導体チップ１０が製造される。
【００３０】
〈第２実施形態〉
図９を参照して、第２実施形態に係る半導体ウェハ１を説明する。第２実施形態において、第１実施形態と同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。図９に示すように、半導体ウェハ１は、接続端子３が配置されている複数の領域５Ａと、複数の領域５Ａの間に位置する領域５Ｃとを有する。領域５Ｃは、ダミーバンプ７が配置されている領域である。領域５Ｃは、一つであってもよいし、複数であってもよい。図９に示す例では、半導体ウェハ１は、複数の領域５Ｃを有している。各領域５Ｃには、一つ又は複数のダミーバンプ７が配置されている。図９に示す例では、各領域５Ｃに複数のダミーバンプ７が配置されている。各ダミーバンプ７は、半導体ウェハ１に形成された回路と電気的に絶縁されている。領域５Ｃは、第２領域の一例である。
【００３１】
ダミーバンプ７は、除去層２１と、除去層２１上に形成されたシード層１２と、シード層１２上に形成されたピラー２２とを備える。接続端子３の高さとダミーバンプ７の高さとが一致又は近似してもよい。除去層２１の材料は、例えば、フォトレジスト等の感光性樹脂である。除去層２１は、絶縁性であるため、ダミーバンプ７は、半導体ウェハ１に形成された回路と電気的に絶縁されている。ピラー２２の材料は、樹脂又は樹脂と金属との複合材料である。図９では、ダミーバンプ７が、除去層２１、シード層１２及びピラー２２を備える構造例を示したが、第２実施形態はこの構造例に限定されない。例えば、ダミーバンプ７のシード層１２を省略してもよい。
【００３２】
図９に示すように、接続端子３が配置されている領域５Ａと異なる領域である領域５Ｃにダミーバンプ７が配置されている。半導体ウェハ１の第１面の法線方向からの平面視において、領域５Ｃの少なくとも一部とダイシングライン６の少なくとも一部とが重なっている。領域５Ｃの幅が、ダイシングライン６の幅よりも大きくてもよいし、領域５Ｃの幅が、ダイシングライン６の幅よりも小さくてもよい。また、領域５Ｃの幅と、ダイシングライン６の幅とが一致してもよい。例えば、図９に示すように、半導体ウェハ１の第１面の法線方向からの平面視において、領域５Ｃの内側にダイシングライン６が位置してもよい。この場合、領域５Ｃの幅は、ダイシングライン６の幅よりも大きい。例えば、半導体ウェハ１の第１面の法線方向からの平面視において、ダイシングライン６の内側に領域５Ｃが位置してもよい。この場合、領域５Ｃの幅は、ダイシングライン６の幅よりも小さい。
【００３３】
領域５Ｃ内にダミーバンプ７を配置することにより、バックグラインドにより半導体ウ
ェハ１の第２面を研削する際、半導体ウェハ１の第２面が略均等に押圧される。半導体ウェハ１の第２面が略均等に押圧されることで、半導体ウェハ１の第２面が略均等に研削される。したがって、領域５Ｃ内にダミーバンプ７を配置することにより、半導体ウェハ１の平坦性が向上する。
【００３４】
ダミーバンプ７の除去層２１は有機溶媒等の溶剤に溶解するため、ダミーバンプ７は、除去可能である。すなわち、ダミーバンプ７の除去層２１を溶剤に溶解させて、半導体ウェハ１からダミーバンプ７を剥離することが可能である。したがって、ダミーバンプ７は、除去可能な状態で半導体ウェハ１に配置されている。半導体ウェハ１を個片化する際、ダイシングブレードによりダイシングライン６に沿って半導体ウェハ１が切断される。半導体ウェハ１を個片化する前にダミーバンプ７を除去することで、半導体ウェハ１を個片化する際において、ダイシングブレードがダミーバンプ７を切断することがない。そのため、半導体ウェハ１を個片化する際において、ダミーバンプ７はダイシングブレードに悪影響を及ぼさない。
【００３５】
《製造方法》
図１０〜図１６を参照して、第２実施形態に係る半導体ウェハ１の製造方法及び半導体チップの製造方法の一例について説明する。半導体ウェハ１の第１面に配線層２を形成する工程、配線層２上に複数の電極１１を形成する工程、複数の除去層２１を形成する工程及びシード層１２を形成する工程は、第１実施形態と同様である。したがって、配線層２上にシード層１２を形成した後の工程について説明する。図１０の（Ａ）に示すように、複数の開口５１を有するメタルマスク５２をシード層１２上に載置する。メタルマスク５２の開口５１は、除去層２１の上方に形成されている。
【００３６】
次に、図１０の（Ｂ）に示すように、スキージ５３を用いて、メタルマスク５２の開口５１内に金属ペースト５４を埋め込むことにより、メタルマスク５２の開口５１内に金属ペースト５４を印刷形成する。金属ペースト５４は、金属粉末及び熱硬化性樹脂が混合されたペーストである。金属ペースト５４に替えて、メタルマスク５２の開口５１内に熱硬化性樹脂を埋め込むことにより、メタルマスク５２の開口５１内に熱硬化性樹脂を印刷形成してもよい。また、ダミーバンプ７のシード層１２を省略する場合、ウェットエッチング処理により、メタルマスク５２の開口５１内に露出するシード層１２を除去した後、メタルマスク５２の開口５１内に金属ペースト５４又は熱硬化性樹脂を印刷形成する。
【００３７】
次いで、図１１の（Ａ）に示すように、メタルマスク５２を取り外した後、加熱処理により金属ペースト５４を硬化する。例えば、１５０℃の恒温槽等で約１時間、半導体ウェハ１を加熱することにより、金属ペースト５４を硬化してもよい。また、金属ペースト５４に替えて熱硬化性樹脂を用いる場合、金属ペースト５４と同様に、加熱処理により熱硬化性樹脂を硬化する。金属ペースト５４又は熱硬化性樹脂を硬化することにより、図１１の（Ｂ）に示すように、除去層２１の上方であって、シード層１２上にピラー２２が形成される。ダミーバンプ７のシード層１２を省略する場合、除去層２１上にピラー２２が形成される。
【００３８】
次に、図１２の（Ａ）に示すように、シード層１２上にフォトレジスト６１を形成する。レジスト６１は、例えば、スピンコータ（回転式塗布装置）を用いて塗布される。レジスト６１は、感光性樹脂である。次いで、図１２の（Ｂ）に示すように、フォトレジスト６１を露光及び現像することにより、複数の開口６２を有するレジストパターン６３をシード層１２上に形成する。レジストパターン６３の開口６２は、電極１１の上方に形成されている。
【００３９】
次に、電解めっきにより、レジストパターン６３の開口６２内に１５μｍの厚さのＣｕ
と、１０μｍの厚さのＳｎＡｇを形成する。Ｃｕ及びＳｎＡｇの形成により、図１３の（Ａ）に示すように、レジストパターン６３の開口６２内にピラー１３及びはんだ１４が形成される。ピラー１３及びはんだ１４の形成において、Ｃｕ及びＳｎＡｇと異なる材料を用いてもよい。次いで、図１３の（Ｂ）に示すように、レジストパターン６３を溶剤（レジスト剥離液）で剥離することにより、レジストパターン６３を除去する。除去層２１は、シード層１２によって覆われているため、レジストパターン６３を除去する際の溶剤では除去層２１は剥離されない。また、ダミーバンプ７のシード層１２を省略する場合についても、除去層２１上にピラー２２が形成されているとともに、除去層２１の側面等はシード層１２によって覆われているため、レジストパターン６３を除去する際の溶剤では除去層２１は剥離されない。
【００４０】
次に、ウェットエッチング処理により、シード層１２を部分的に除去する。シード層１２を部分的に除去することにより、図１４の（Ａ）に示すように、半導体ウェハ１の各領域５Ａに複数の接続端子３が形成され、半導体ウェハ１の各領域５Ｃに複数のダミーバンプ７が形成される。接続端子３は、電極１１、シード層１２、ピラー１３及びはんだ１４を有する。ダミーバンプ７は、除去層２１、シード層１２及びピラー２２を有する。図１０の（Ｂ）に示す工程において、メタルマスク５２の開口５１内に露出するシード層１２が除去されている場合、ダミーバンプ７は、除去層２１及びピラー２２を有する。次いで、図１４の（Ｂ）に示すように、半導体ウェハ１の第１面にバックグラインドテープ４１を張り付ける。
【００４１】
次に、図１５の（Ａ）に示すように、半導体ウェハ１を反転させ、半導体ウェハ１の第２面にバックグラインドホイール４２を載置する。押圧治具４３を用いて、バックグラインドホイール４２を半導体ウェハ１の第２面に押し付けながら、半導体ウェハ１の第２面を研削する。半導体ウェハ１の第２面を研削することにより半導体ウェハ１が薄化される。薄化された後の半導体ウェハ１を図１５の（Ｂ）に示す。半導体ウェハ１の第１面に接続端子３及びダミーバンプ７が配置されているので、半導体ウェハ１の第２面が略均等に押圧される。そのため、半導体ウェハ１の第２面が略均等に研削され、半導体ウェハ１の平坦性が向上する。
【００４２】
次いで、図１６の（Ａ）に示すように、バックグラインドテープ４１を剥離する。次に、図１６の（Ｂ）に示すように、有機溶媒等の溶剤を用いたウェットエッチング処理により、ダミーバンプ７の除去層２１を溶剤に溶解させて、ダミーバンプ７を除去する。次いで、図１６の（Ｃ）に示すように、ダイシングブレード４４を用いて、ダイシングライン６に沿って半導体ウェハ１を切断することにより、半導体ウェハ１を個片化する。半導体ウェハ１を個片化することにより、複数の半導体チップ１０が製造される。
【００４３】
第１及び第２実施形態について、個片化された半導体チップ１０の端面のチッピングを確認した結果、数μｍ程度のチッピングが確認された。数μｍ程度のチッピングは、第１及び第２実施形態以外の他のダイシングによって発生するチッピングと同程度であることが確認された。
【００４４】
第１及び第２実施形態によって製造された半導体チップ１０の半導体ウェハ１と、ダミーバンプ４又は７を形成しないで製造された半導体チップのシリコンウェハとについて、厚さのバラツキを測定した。半導体チップ１０の半導体ウェハ１の厚さのバラツキは、半導体ウェハ１の第２面を基準面として、半導体ウェハ１の厚み方向における半導体ウェハ１の第２面からの距離の最大値と最小値の差である。ダミーバンプ４又は７を形成しないで製造された半導体チップのシリコンウェハの厚さのバラツキは、シリコンウェハの裏面を基準面として、シリコンウェハの厚み方向におけるシリコンウェハの裏面からの距離の最大値と最小値の差である。半導体チップ１０の半導体ウェハ１の厚さが５０μｍの場合
、半導体ウェハ１の厚さのバラツキが５μｍ以下であることが確認された。一方、ダミーバンプ４又は７を形成しないで製造された半導体チップのシリコンウェハの厚さが５０μｍの場合、シリコンウェハの厚さのバラツキが約１０μｍであることが確認された。
【００４５】
第１及び第２実施形態によって製造された半導体チップ１０をパッケージ基板にフリップチップ接続を行い、接続性を断面から確認した。２０ｍｍ角のサイズの半導体チップ１０の外周部分及び中央部分の接続端子３が良好に接続されていることが確認された。一方、ダミーバンプ４又は７を形成しないで製造された半導体チップは、２０ｍｍ角のサイズにおいて、当該半導体チップの中央部分の端子がパッケージ基板に届いていない箇所があり、接続不良が発生する可能性があることが確認された。
【００４６】
半導体ウェハ１の構造は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）や
ＬＳＩ（Large Scale Integration）、メモリーデバイス、センサーデバイス、ＭＥＭＳ
（Micro Electro Mechanical Systems）等の半導体装置のシリコンウェハに適用してもよい。
【符号の説明】
【００４７】
１  半導体ウェハ
２  配線層
３  接続端子
４、７  ダミーバンプ
５Ａ、５Ｂ  領域
６  ダイシングライン
１０  半導体チップ
１１  電極
１２  シード層
１３、２２  ピラー
１４  はんだ
２１  除去層
３１、６１  フォトレジスト
３３、６３  レジストパターン
４１  バックグラインドテープ
４２  バックグラインドホイール
４３  押圧治具
４４  ダイシングブレード
５２  メタルマスク
５３  スキージ
５４  金属ペースト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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