(57)【要約】【課題】  電源電圧低下時の出力電圧の電源電圧からの降下量を小さくすることのできる電圧レギュレータを提供する。【解決手段】  出力段１は、負荷電流ソース側をソース接地のＰＭＯＳトランジスタＰ１１とし、負荷電流シンク側をＰＭＯＳトランジスタＰ１２のソースフォロワとする。差動対２は、出力段１の出力電圧Ｖｏｕｔを抵抗Ｒ１０１、Ｒ１０２で分圧した分圧電圧Ｖｆｂを基準電圧Ｖｒｅｆと比較し、出力電圧Ｖｏｕｔが定電圧となるようＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２の導通を制御する。アイドリング電流設定部３は、出力段１をＡＢ級動作させるためにＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２に流すアイドリング電流の大きさを設定する。【選択図】  図１
2017033336.tif 000002
【特許請求の範囲】
【請求項１】
負荷電流ソース側をソース接地の第１のＰＭＯＳトランジスタとし、負荷電流シンク側を第２のＰＭＯＳトランジスタのソースフォロワとする出力段と、
前記出力段の出力電圧を抵抗で分圧した電圧を基準電圧と比較し、前記出力電圧が定電圧となるよう前記第１および第２のＰＭＯＳトランジスタの導通を制御する差動対と、
前記出力段をＡＢ級動作させるために前記第１および第２のＰＭＯＳトランジスタに流すアイドリング電流の大きさを設定するアイドリング電流設定部と
を備えることを特徴とする電圧レギュレータ。
【請求項２】
前記アイドリング電流設定部は、
前記第１のＰＭＯＳトランジスタとのペアにより第１のカレントミラー回路を構成する第３のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタとのペアにより第２のカレントミラー回路を構成する第４のＰＭＯＳトランジスタと
を備え、
前記差動対へ供給される基準電流を基準として、前記第１および第２のカレントミラー回路のミラー比により前記アイドリング電流の大きさを設定する
ことを特徴とする請求項１に記載の電圧レギュレータ。
【請求項３】
前記アイドリング電流設定部は、
一端が前記第３のＰＭＯＳトランジスタのドレイン端子に接続され、他端が前記第３のＰＭＯＳトランジスタのゲート端子に接続された第１の抵抗と、
一端が前記第３のＰＭＯＳトランジスタのドレイン端子に接続され、他端が前記第１のＰＭＯＳトランジスタのゲート端子に接続された第２の抵抗と、
ドレイン端子が前記第１の抵抗の他端に接続され、ゲート端子が前記出力端の出力端子に接続された第１のＮＭＯＳトランジスタと、
ソース端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ドレイン端子が前記基準電流に等しい大きさの電流を生成する電流源に接続され、ゲート端子が自身のドレイン端子に接続された第５のＰＭＯＳトランジスタと、
ドレイン端子が前記第２の抵抗の他端に接続され、ゲート端子が前記差動対の出力端子に接続された第２のＮＭＯＳトランジスタと、
ソース端子が前記第２のＮＭＯＳトランジスタのソース端子に接続され、ドレイン端子が接地端子に接続され、ゲート端子が前記第５のＰＭＯＳトランジスタのゲート端子に接続された第６のＰＭＯＳトランジスタと
を備えることを特徴とする請求項２に記載の電圧レギュレータ。
【請求項４】
前記第１の抵抗と前記第２の抵抗、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタ、前記第５のＰＭＯＳトランジスタと前記第６のＰＭＯＳトランジスタは、それぞれ、電気的特性値の比が１：１のペアである
ことを特徴とする請求項２に記載の電圧レギュレータ。
【請求項５】
前記第２のＰＭＯＳトランジスタのゲート端子と接地端子との間に接続されたキャパシタを備える
ことを特徴とする請求項１乃至４のいずれか１項に記載の電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧レギュレータに関する。
【背景技術】
【０００２】
電圧レギュレータでは、出力電圧の抵抗分圧と基準電圧とを差動対で比較し、差動対の出力により出力段のＭＯＳトランジスタのゲート電圧を制御して、出力電圧を定電圧に制御することが行われる。
【０００３】
通常、この電圧レギュレータは、電源電圧よりも低い電圧を出力する降圧レギュレータとして用いられる。しかし、電源電圧が所望の定電圧の値よりも低い電圧に低下した場合には、電源電圧と同じ大きさの出力電圧が得られることが望まれる。
【０００４】
ところが、従来の出力段の構成は、電源電圧端子と出力端子との間に接続されたＮＭＯＳトランジスタのソースフォロワと、出力端子と接地端子との間に接続されたＰＭＯＳトランジスタのソースフォロワとによるコモンソース出力とされている。
【０００５】
そのため、電源電圧が低下した場合、電源電圧からＮＭＯＳトランジスタの閾値電圧分下がった出力電圧しか得られない、との問題が生じていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１８５５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、電源電圧低下時の出力電圧の電源電圧からの降下量を小さくすることのできる電圧レギュレータを提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の電圧レギュレータは、出力段と、差動対と、アイドリング電流設定部とを備える。出力段は、負荷電流ソース側をソース接地の第１のＰＭＯＳトランジスタとし、負荷電流シンク側を第２のＰＭＯＳトランジスタのソースフォロワとする。差動対は、前記出力段の出力電圧を抵抗で分圧した電圧を基準電圧と比較し、前記出力電圧が定電圧となるよう前記第１および第２のＰＭＯＳトランジスタの導通を制御する。アイドリング電流設定部は、前記出力段をＡＢ級動作させるために前記第１および第２のＰＭＯＳトランジスタに流すアイドリング電流の大きさを設定する。
【図面の簡単な説明】
【０００９】
【図１】実施形態の電圧レギュレータの構成の例を示すブロック図。
【図２】実施形態の電圧レギュレータの回路構成の例を示す回路図。
【図３】実施形態の電圧レギュレータの出力電圧特性の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（実施形態）
図１は、実施形態の電圧レギュレータの構成の例を示すブロック図である。
【００１２】
実施形態の電圧レギュレータは、負荷電流ソース側をソース接地のＰＭＯＳトランジスタＰ１１とし、負荷電流シンク側をＰＭＯＳトランジスタＰ１２のソースフォロワとする出力段１と、出力段１の出力電圧Ｖｏｕｔを抵抗Ｒ１０１、Ｒ１０２で分圧した分圧電圧Ｖｆｂを基準電圧Ｖｒｅｆと比較し、出力電圧Ｖｏｕｔが定電圧となるようＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２の導通を制御する差動対２と、出力段１をＡＢ級動作させるためにＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２に流すアイドリング電流の大きさを設定するアイドリング電流設定部３と、を備える。
【００１３】
出力段１は、電源電圧端子ＶＤＤから出力端子Ｖｏｕｔへ電流を供給する負荷電流ソース側が、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子が出力端子Ｖｏｕｔに接続された、ソース接地のＰＭＯＳトランジスタＰ１１とされている。
【００１４】
また、出力端子Ｖｏｕｔから接地端子ＧＮＤへ電流を吸引する負荷電流シンク側は、ドレイン端子が接地端子ＧＮＤに接続され、ソース端子が出力端子Ｖｏｕｔに接続されたＰＭＯＳトランジスタＰ１２のソースフォロワとされている。
【００１５】
本実施形態では、負荷変動に対する出力電圧安定化の応答を早めるため、出力段１はＡＢ級動作とされる。そのために、差動対２の入力である分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの間に差がないとき（アイドリング時）に、ＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２にアイドリング電流が流される。
【００１６】
アイドリング電流が大きいほど、負荷変動に対する出力段１の応答性は向上するが、その分、電圧レギュレータの消費電流が増大する。
【００１７】
そこで、本実施形態では、出力段１のアイドリング電流の大きさを必要に応じて設定できるよう、アイドリング電流設定部３が設けられている。
【００１８】
アイドリング電流設定部３は、ＰＭＯＳトランジスタＰ１１を構成要素とする第１のカレントミラー回路と、ＰＭＯＳトランジスタＰ１２を構成要素とする第２のカレントミラー回路とを備えるものとし、差動対２へ供給される基準電流を基準として、第１および第２のカレントミラー回路のミラー比により、アイドリング電流の大きさが設定されるものとする。本実施形態では、このミラー比の設定を変更することにより、アイドリング電流の大きさを所望値に設定することができる。
【００１９】
図２に、ＭＯＳトランジスタにより構成された、差動対２およびアイドリング電流設定部３の内部回路の例を示す。
【００２０】
差動対２は、差動入力段に、ＮＭＯＳトランジスタＮ２１とＮＭＯＳトランジスタＮ２２が配置されている。ＮＭＯＳトランジスタＮ２１は、ゲート端子に基準電圧Ｖｒｅｆが入力され、ソース端子に、基準電流Ｉｒｅｆを生成する電流源Ｉ２１が接続されている。ＮＭＯＳトランジスタＮ２２は、ゲート端子に出力電圧Ｖｏｕｔの分圧電圧Ｖｆｂが入力され、ソース端子に、基準電流Ｉｒｅｆを生成する電流源Ｉ２２が接続されている。ＮＭＯＳトランジスタＮ２１とＮＭＯＳトランジスタＮ２２のソース端子間には、差動対２のオープンループゲインを下げるために、抵抗Ｒ２１が接続されている。
【００２１】
ＮＭＯＳトランジスタＮ２１のドレイン端子は、高耐圧補償のＮＭＯＳトランジスタＮ２３を介して、ＰＭＯＳトランジスタＰ２１、Ｐ２２およびＰＭＯＳトランジスタＰ２３、Ｐ２４で構成されるカスコードカレントミラー回路ＣＣＭ１に接続される。
【００２２】
アイドリング電流設定部３は、ＰＭＯＳトランジスタＰ１１とのペアでカレントミラー回路ＣＭ１を構成するＰＭＯＳトランジスタＰ３１と、ＰＭＯＳトランジスタＰ１２とのペアでカレントミラー回路ＣＭ２を構成するＰＭＯＳトランジスタＰ３２と、を有する。
【００２３】
ここで、ＰＭＯＳトランジスタＰ３２は、ソース端子が、差動対２のカスコードカレントミラー回路ＣＣＭ１の出力端であるＰＭＯＳトランジスタＰ２２のドレイン端子に接続され、ＰＭＯＳトランジスタＰ３１と共通のゲート端子およびドレイン端子が、差動対２のＮＭＯＳトランジスタＮ２２のドレイン端子に接続されている。
【００２４】
出力端１のアイドリング時に、このＰＭＯＳトランジスタＰ３２とＰＭＯＳトランジスタＰ１２とをカレントミラーとして動作させるには、それぞれのソース端子の電位を一致させる必要がある。
【００２５】
そこで、本実施形態では、出力端子Ｖｏｕｔとカスコードカレントミラー回路ＣＣＭ１の出力端との間に、ゲート端子に出力端子Ｖｏｕｔが接続されたＮＭＯＳトランジスタＮ３１と、ソース端子がＮＭＯＳトランジスタＮ３１のソース端子に接続され、ドレイン端子が電流源Ｉ３１に接続され、ゲート端子が自身のドレイン端子に接続されているＰＭＯＳトランジスタＰ３３と、ゲート端子にカスコードカレントミラー回路ＣＣＭ１の出力端が接続されたＮＭＯＳトランジスタＮ３２と、ソース端子がＮＭＯＳトランジスタＮ３２のソース端子に接続され、ドレイン端子が接地端子ＧＮＤに接続され、ゲート端子がＰＭＯＳトランジスタＰ３３のゲート端子に接続されているＰＭＯＳトランジスタＰ３４と、により構成される帰還回路が設けられている。
【００２６】
ここで、ＮＭＯＳトランジスタＮ３１とＮＭＯＳトランジスタＮ３２のペア、ＰＭＯＳトランジスタＰ３３とＰＭＯＳトランジスタＰ３４のペアは、それぞれの電気的特性値の比が１：１に設定されている。また、直流電源Ｉ３１の電流の大きさは基準電流Ｉｒｅｆに等しくされている。
【００２７】
これにより、出力端１のアイドリング時には、カスコードカレントミラー回路ＣＣＭ１の出力端の電圧は、出力端子Ｖｏｕｔの電圧に等しくなる。
【００２８】
出力端１のアイドリング時には、ＰＭＯＳトランジスタＰ３２に、差動対２の基準電流Ｉｒｅｆが流れる。
【００２９】
そこで、ＰＭＯＳトランジスタＰ３２とＰＭＯＳトランジスタＰ１２との間のミラー比が１：Ｍに設定されているとすると、ＰＭＯＳトランジスタＰ１２に流れるアイドリング電流Ｉｉｄｌｅは、
Ｉｉｄｌｅ＝Ｍ×Ｉｒｅｆ
となる。
【００３０】
すなわち、カレントミラー回路ＣＭ２のミラー比を１：Ｍに設定すると、ＰＭＯＳトランジスタＰ１２に流れるアイドリング電流Ｉｉｄｌｅを、基準電流ＩｒｅｆのＭ倍に設定することができる。
【００３１】
一方、カレントミラー回路ＣＭ１のＰＭＯＳトランジスタＰ３１は、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子には、抵抗Ｒ３１と抵抗Ｒ３２が並列に接続されている。この抵抗Ｒ３１と抵抗Ｒ３２は、抵抗値比が、１：１に設定されている。
【００３２】
抵抗Ｒ３１の他端は、ＮＭＯＳトランジスタＮ３１のドレイン端子に接続されるとともに、ＰＭＯＳトランジスタＰ３１のゲート端子へ接続されている。
【００３３】
抵抗Ｒ３２の他端は、ＮＭＯＳトランジスタＮ３２のドレイン端子に接続されるとともに、ＰＭＯＳトランジスタＰ１１のゲート端子へ接続されている。
【００３４】
出力端１のアイドリング時には、抵抗Ｒ３１に基準電流Ｉｒｅｆが流れる。したがって、抵抗Ｒ３１に流れる電流と同じ大きさの電流が流れる抵抗Ｒ３２にも、基準電流Ｉｒｅｆが流れる。そのため、抵抗Ｒ３１と抵抗Ｒ３２が接続されているＰＭＯＳトランジスタＰ３１には、その合計電流である２・Ｉｒｅｆが流れる。
【００３５】
このとき、抵抗Ｒ３１の他端の電圧と抵抗Ｒ３２の他端の電圧も同じ大きさとなるので、ＰＭＯＳトランジスタＰ３１のゲート電圧とＰＭＯＳトランジスタＰ１１のゲート電圧は、同じ大きさとなる。
【００３６】
そこで、ＰＭＯＳトランジスタＰ３１とＰＭＯＳトランジスタＰ１１との間のミラー比が２：Ｍに設定されているとすると、ＰＭＯＳトランジスタＰ１１に流れるアイドリング電流Ｉｉｄｌｅは、
Ｉｉｄｌｅ＝Ｍ×Ｉｒｅｆ
となる。
【００３７】
すなわち、カレントミラー回路ＣＭ１のミラー比を２：Ｍに設定すると、ＰＭＯＳトランジスタＰ１１に流れるアイドリング電流Ｉｉｄｌｅを、基準電流ＩｒｅｆのＭ倍に設定することができる。
【００３８】
このように、本実施形態では、カレントミラー回路ＣＭ１のミラー比を２：Ｍ、カレントミラー回路ＣＭ２のミラー比を１：Ｍに設定することにより、出力段１のアイドリング電流Ｉｉｄｌｅを基準電流ＩｒｅｆのＭ倍に設定することができる。
【００３９】
なお、図２に示す例では、ＰＭＯＳトランジスタＰ１２のゲート端子と接地端子ＧＮＤとの間に、キャパシタＣが接続されている。このキャパシタＣにより、ＰＭＯＳトランジスタＰ１２のゲート端子は、ＡＣ（交流）的には接地される。そのため、高周波領域でのゲインが低下する。これにより、負荷電流の変動に対する応答を早くすることができ、容量性負荷に対する発振マージンを高くすることができる。
【００４０】
図３に、図２に示した本実施形態の電圧レギュレータの電源電圧ＶＤＤの変化に対する出力電圧Ｖｏｕｔの変化の様子を示す。ここでは、定電圧として５Ｖが得られるように、基準電圧Ｖｒｅｆおよび抵抗Ｒ１０１、Ｒ１０２の抵抗比が設定されたときの例を示す。
【００４１】
図３に示すように、電源電圧ＶＤＤが５Ｖ以上のときは、出力電圧Ｖｏｕｔは、定電圧の５Ｖが保持される。
【００４２】
これに対して、電源電圧ＶＤＤが５Ｖより低くなると、出力電圧Ｖｏｕｔの分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低い状態となる。そのため、分圧電圧Ｖｆｂが入力される差動対２のＮＭＯＳトランジスタＮ２２に流れる電流が減少し、差動対２のカスコードカレントミラー回路ＣＣＭ１の出力端の電圧が上昇する。
【００４３】
そのため、カスコードカレントミラー回路ＣＣＭ１の出力端の電圧がゲート端子へ入力されるＮＭＯＳトランジスタＮ３２に流れる電流が増加し、抵抗Ｒ３２に流れる電流も増加する。これにより、抵抗Ｒ３２における電圧降下が増大し、抵抗Ｒ３２の端子電圧がゲート端子へ入力される出力端１のＰＭＯＳトランジスタＰ１１のゲート電圧が低下する。その結果、ＰＭＯＳトランジスタＰ１１は導通する。
【００４４】
このとき、ＰＭＯＳトランジスタＰ１１は、ソース接地されているため、ドレイン端子には、出力電圧Ｖｏｕｔとして、電源電圧ＶＤＤにほぼ等しい値の電圧が出力される。
【００４５】
図３に示す例では、電源電圧ＶＤＤが５Ｖから２Ｖ程度までの間は、電源電圧ＶＤＤにほぼ等しい値の出力電圧Ｖｏｕｔが得られている。
【００４６】
このような本実施形態によれば、出力段１の負荷電流ソース側をソース接地のＰＭＯＳトランジスタＰ１１としているので、電源電圧ＶＤＤが所望の定電圧の値よりも低い電圧に低下した場合に、電源電圧ＶＤＤにほぼ等しい値の出力電圧Ｖｏｕｔを得ることができる。
【００４７】
また、アイドリング電流設定部３により所望のアイドリング電流を設定して出力段１をＡＢ級動作させるので、負荷変動に対する出力段１の応答性を向上させることができる。
【００４８】
また、ＰＭＯＳトランジスタＰ１２のゲート端子と接地端子ＧＮＤとの間に接続されたキャパシタＣによりＰＭＯＳトランジスタＰ１２のゲート端子がＡＣ的に接地されるので、負荷電流の変動に対する応答を早くすることができ、容量性負荷に対する発振マージンを高くすることができる。
【００４９】
以上説明した実施形態の電圧レギュレータによれば、電源電圧低下時の出力電圧の電源電圧からの降下量を小さくすることができる。
【００５０】
また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  出力段
２  差動対
３  アイドリング電流設定部
Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２４、Ｐ３１〜Ｐ３４  ＰＭＯＳトランジスタ
Ｎ２１〜Ｎ２３、Ｎ３１、Ｎ３２  ＮＭＯＳトランジスタ
Ｉ２１、Ｉ２２、Ｉ３１  電流源
Ｒ２１、Ｒ３１、Ｒ３２  抵抗
Ｃ  キャパシタ
【図１】
2017033336.tif 000003
【図２】
2017033336.tif 000004
【図３】
2017033336.tif 000005