(57)【要約】【課題】ＬＶＤＳドライバ回路における信号品質劣化を防ぐとともに消費電力を抑える。【解決手段】入力信号を差動信号に変換する複数のＬＶＤＳドライバ２０と、入力信号およびＬＶＤＳドライバ２０から出力される差動信号に基づいて遅延量を検出し、該遅延量に対応した遅延制御信号を出力する遅延量検出回路４０と、遅延制御信号に基づいて差動信号の遅延量を決定する遅延調整回路１０と、ＬＶＤＳドライバ２０の出力側から遅延量検出回路を切り離す経路切断回路３０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を差動信号に変換する複数の差動信号伝送回路と、
前記入力信号および前記差動信号伝送回路から出力される前記差動信号に基づいて遅延量を検出し、該遅延量に対応した遅延制御信号を出力する遅延量検出回路と、
前記遅延制御信号に基づいて前記差動信号の遅延量を決定する遅延調整回路と、
前記差動信号伝送回路の出力側から前記遅延量検出回路を切り離す経路切断回路と、
を備えることを特徴とするＬＶＤＳドライバ回路。
【請求項２】
前記経路切断回路は、
前記差動信号伝送回路から出力される前記差動信号を前記遅延量検出回路へと伝搬させる経路を接続または切断する複数のスイッチと、
該経路を伝搬した前記差動信号を比較する１の比較器と、を備えることを特徴とする請求項１に記載のＬＶＤＳドライバ回路。
【請求項３】
前記経路切断回路は、
前記差動信号伝送回路から出力される前記差動信号を前記遅延量検出回路へと伝搬させる経路を接続または切断する複数のスイッチと、
該経路を伝搬した前記差動信号を比較する複数の比較器と、を備えることを特徴とする請求項１に記載のＬＶＤＳドライバ回路。
【請求項４】
前記経路切断回路は、
前記複数のスイッチの接続または切断を、前記入力信号と前記遅延量検出回路から入力される遅延検出完了信号に基づいて制御するスイッチ制御回路を備えることを特徴とする請求項２または３に記載のＬＶＤＳドライバ回路。
【請求項５】
前記遅延量検出回路は、前記遅延量の決定後に前記複数のスイッチを切断するよう遅延設定された遅延設定回路を備えることを特徴とする請求項２から４までのいずれかに記載のＬＶＤＳドライバ回路。
【請求項６】
前記複数のスイッチの接続または切断を、前記経路切断回路に入力される外部信号により制御することを特徴とする請求項２または３に記載のＬＶＤＳドライバ回路。
【請求項７】
前記経路切断回路は、
前記差動信号伝送回路から出力される前記差動信号を前記遅延量検出回路へと伝搬させる経路を切断する複数のヒューズ素子と、
該経路を伝搬した前記差動信号を比較する複数の比較器と、を備えることを特徴とする請求項１に記載のＬＶＤＳドライバ回路。
【請求項８】
入力信号を差動信号に変換する複数の差動信号伝送回路と、
前記入力信号および前記差動信号伝送回路から出力される前記差動信号に基づいて遅延量を検出し、該遅延量に対応した遅延制御信号を出力する遅延量検出回路と、
前記遅延制御信号に基づいて前記差動信号の遅延量を決定する遅延調整回路と、を備えるＬＶＤＳドライバ回路の制御方法において、
所定のタイミングにて前記差動信号伝送回路の出力側から前記遅延量検出回路を切り離す工程を有することを特徴とするＬＶＤＳドライバ回路の制御方法。
【請求項９】
該ＬＶＤＳドライバ回路の通常動作前の調整期間において、前記遅延量検出回路を切り離すことを特徴とする請求項８に記載のＬＶＤＳドライバ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＶＤＳドライバ回路およびＬＶＤＳドライバ回路の制御方法に関する。
【背景技術】
【０００２】
近年、集積回路の微細化、高速化に伴い、信号の高速伝達手段としてＬＶＤＳ（低電圧差動信号、Low  Voltage  Differential  Signals）回路が多く用いられるようになっており、例えば、ＭＣＭ（Multi  Chip  Module）内部の異なる半導体チップ間の高速伝達手段としてもＬＶＤＳ回路が使用されている。
【０００３】
ＬＶＤＳ回路において、ＬＶＤＳドライバ回路のＩＯセル、パッケージのリードフレーム又はボンディングワイヤ、ＬＶＤＳドライバ回路とＬＶＤＳレシーバ回路を繋ぐケーブルによるインダクタンス（Ｌ、Ｃ、Ｒ成分）の影響により、複数のＬＶＤＳドライバ回路の基準となるクロックに対するデータの出力スキューが大きくなり、ＬＶＤＳレシーバ回路側でデータ損失が発生してしまうことが知られている。
【０００４】
これに対し、複数のＬＶＤＳドライバ回路の出力スキューを小さくするために、通常動作時に複数のＬＶＤＳドライバ回路の出力遅延を検出し、出力の遅延量を調整することが考えられている。
【０００５】
例えば、特許文献１には、差動信号を送信するドライバ回路から差動の一方の信号と他方の信号とにあらかじめスキューを補償する時間差をつけて送信することで、差動信号を受信するレシーバ回路の入力では差動の一方の信号と他方の信号とのスキューを小さくすることができる差動信号伝送システムが開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術では、出力の遅延を検出することで出力部に余計な負荷が加わることによる信号品質劣化、および遅延を検出した後に検出回路が動作する分の消費電力が生じてしまうという問題があった。
【０００７】
そこで本発明は、信号品質劣化を防ぐとともに消費電力を抑えることができるＬＶＤＳドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するため、本発明に係るＬＶＤＳドライバ回路は、入力信号を差動信号に変換する複数の差動信号伝送回路と、前記入力信号および前記差動信号伝送回路から出力される前記差動信号に基づいて遅延量を検出し、該遅延量に対応した遅延制御信号を出力する遅延量検出回路と、前記遅延制御信号に基づいて前記差動信号の遅延量を決定する遅延調整回路と、前記差動信号伝送回路の出力側から前記遅延量検出回路を切り離す経路切断回路と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、信号品質劣化を防ぐとともに消費電力を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】ＬＶＤＳドライバ回路の概略構成を示すブロック図の一例である。
【図２】遅延調整回路へのＣＬＫ，Ｄｉｎ，ＣＫｉ入力のタイミングチャートの一例である。
【図３】１のコンパレータを用いた経路切断回路の回路構成図の一例である。
【図４】複数のコンパレータを用いた経路切断回路の回路構成図の一例である。
【図５】経路切断回路におけるスイッチング動作のタイミングチャートの一例である。
【図６】遅延量検出回路の回路構成図の一例である。
【図７】遅延量検出回路における各信号の関係を示すタイミングチャートの一例である。
【図８】遅延調整回路の回路構成図の一例である。
【図９】遅延調整回路における各信号の関係を示すタイミングチャートの一例である。
【図１０】ＬＶＤＳドライバ回路の概略構成を示すブロック図の他の例である。
【図１１】１のコンパレータを用いた経路切断回路の回路構成図の他の例である。
【図１２】複数のコンパレータを用いた経路切断回路の回路構成図の他の例である。
【図１３】経路切断回路におけるスイッチング動作のタイミングチャートの他の例である。
【図１４】遅延量検出回路の回路構成図の他の例である。
【図１５】遅延量検出回路における各信号の関係を示すタイミングチャートの他の例である。
【図１６】ヒューズ素子を用いた経路切断回路の回路構成図の一例である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る構成を図１から図１６に示す実施の形態に基づいて詳細に説明する。
【００１２】
＜第１の実施形態＞
本実施形態に係るＬＶＤＳドライバ回路（ＬＶＤＳドライバ回路１Ａ）は、入力信号を差動信号に変換する複数の差動信号伝送回路（ＬＶＤＳドライバ２０）と、入力信号および差動信号伝送回路から出力される差動信号に基づいて遅延量を検出し、該遅延量に対応した遅延制御信号を出力する遅延量検出回路（遅延量検出回路４０）と、遅延制御信号に基づいて差動信号の遅延量を決定する遅延調整回路（遅延調整回路１０）と、差動信号伝送回路の出力側から遅延量検出回路を切り離す経路切断回路（経路切断回路３０）と、を備えるものである。なお、括弧内は実施形態での符号、適用例を示す。
【００１３】
（ＬＶＤＳドライバ回路）
［概要］
図１は、本実施形態に係るＬＶＤＳドライバ回路１Ａの構成例を示すブロック図である。本実施形態に係るＬＶＤＳドライバ回路１Ａは、複数のＬＶＤＳドライバ２０の出力遅延差の調整に際し、各ＬＶＤＳ出力の遅延差を遅延量検出回路４０により検出し、その検出情報を持った信号を遅延量検出回路４０から遅延調整回路１０に出力している。そして、その検出信号により各ＬＶＤＳドライバ出力の遅延をそろえるために各ＬＶＤＳドライバ２０へのデータ入力信号に遅延を持たせてＬＶＤＳ出力の遅延差を小さくしている。この時、ＬＶＤＳ出力部から遅延量検出回路４０を切り離すことで、ＬＶＤＳ出力の信号品質の劣化を防ぐとともに、遅延量検出回路４０の動作を停止して消費電力を抑えることを可能としている。以下に詳細を説明する。
【００１４】
先ず、図１を参照して、ＬＶＤＳドライバ回路１Ａの概要について説明し、各部の詳細は後述する。図１に示すＬＶＤＳドライバ回路１Ａは、遅延調整回路１０、ＬＶＤＳドライバ２０、経路切断回路３０、および遅延量検出回路４０を備え、入力信号と出力信号の遅延を比較して出力の遅延量を制御する。
【００１５】
遅延調整回路１０には、データ信号Ｄｉ１〜Ｄｉｎ，ＣＫｉが入力され、遅延調整回路１０にて遅延調整した信号（スイッチ制御信号）Ｄｏ１〜Ｄｏｎ，ＣＫｏが出力される。また、遅延調整回路１０には、クロック信号ＣＬＫと、遅延量検出回路４０から遅延制御信号ＲＥ１〜ＲＥｎ，ＲＥＣＫが入力される。
【００１６】
ＬＶＤＳドライバ２０（ＬＶ１〜ＬＶｎ，ＬＶＣＫ）には、遅延調整回路１０にて遅延調整された信号Ｄｏ１〜Ｄｏｎ，ＣＫｏが入力され、差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍを出力する。
【００１７】
経路切断回路３０には、ＬＶＤＳドライバ２０から差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍ、遅延調整回路１０から信号Ｄｏ１〜Ｄｏｎ，ＣＫｏ、遅延量検出回路４０から遅延検出完了信号ｆ１〜ｆｎ，ｆＣＫが入力される。そして、経路切断回路３０は、コンパレータ（比較器）で比較された信号ＴＤｏ１〜ＴＤｏｎ，ＴＣＫｏを、遅延量検出回路４０に出力する。
【００１８】
遅延量検出回路４０には、経路切断回路３０から信号ＴＤｏ１〜ＴＤｏｎ，ＴＣＫｏが入力される。また、遅延量検出回路４０は、遅延検出完了信号ｆ１〜ｆｎ，ｆＣＫを経路切断回路に出力する。
【００１９】
ＬＶＤＳドライバ回路１Ａでは、信号Ｄｏ１〜Ｄｏｎ，ＣＫｏと、差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍは、経路切断回路３０により経路の接続、切断の処理をされ、信号ＴＤｏ１〜ＴＤｏｎ，ＴＣＫｏとコンパレータで比較された信号ＴＸを遅延量検出回路４０に出力する。
【００２０】
また、遅延量検出回路４０では、信号ＴＤｏ１〜ＴＤｏｎ，ＴＣＫｏと信号ＴＸの遅延の差を検出し、検出される遅延の差に応じて、遅延量検出回路４０から遅延制御信号ＲＥ１〜ＲＥｎ，ＲＥＣＫを遅延調整回路１０に出力する。
【００２１】
また、遅延調整回路１０から遅延調整された信号Ｄｏ１〜Ｄｏｎ，ＣＫｏをＬＶＤＳドライバ２０（ＬＶ１〜ＬＶｎ，ＬＶＣＫ）が受け取り、遅延調整された差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍが出力される。この出力遅延の調整によりＴＸＣＫ＿Ｍ／Ｐに対する出力スキューが低減される。
【００２２】
このＬＶＤＳドライバ回路１Ａにおける上述の処理は、通常動作前の調整期間に実施される。すなわち、調整期間内のみ経路切断回路３０の内の信号Ｄｏ１〜Ｄｏｎ，ＣＫｏの経路とＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍは接続されている。
【００２３】
一方、調整期間後の通常動作時には、上記経路は切断される。これにより、ＬＶＤＳ出力の信号品質の劣化を防ぐことができる。また、上記経路の切断により、経路切断回路３０のコンパレータと遅延量検出回路４０は動作しないこととなるため、消費電力を抑えることが可能となっている。
【００２４】
図２は、図１に示すＬＶＤＳドライバ回路１Ａの遅延調整回路１０へのクロック信号ＣＬＫとデータ信号ＤｉｎとクロックＣＫｉの入力のタイミングチャートを示している。ここで、ＣＬＫは基準となる高周波クロック、ＣＫｉはＣＬＫ７周期分のクロックである。ＣＬＫにより７ｂｉｔのデータ信号Ｄｉｎと、クロックＣＫｉを生成している。
【００２５】
［経路切断回路］
次に、ＬＶＤＳドライバ回路１Ａの経路切断回路３０の詳細を説明する。図３は、１つのコンパレータを用いた経路切断回路３０Ａの回路構成図の例である。
【００２６】
経路切断回路３０Ａは、差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍの経路を、接続または切断するスイッチＳＷ３１＿１〜ＳＷ３１＿ｎ，ＳＷ３１＿ＣＫ，ＳＷ３２＿１〜ＳＷ３２＿ｎ，ＳＷ３２＿ＣＫと、各スイッチの接続または切断の制御をする信号ＴＸ１＿ＳＮ〜ＴＸｎ＿ＳＮ，ＴＸ１＿ＳＰ〜ＴＸｎ＿ＳＰを生成する制御回路３３（スイッチ制御回路）と、差動信号の比較を行うコンパレータＣＯＭＰを含んで構成される。なお、差動信号の経路間の遅延のばらつきを考慮し、各スイッチのトランジスタサイズは同じとしている。
【００２７】
制御回路３３は、表１に示すスイッチ制御の真理値表に従って動作する。なお、ｎ＝１の時の差動信号ＴＸ１＿Ｐ，ＴＸ１＿Ｍの調整を終了すると、ｎ＝２の時の差動信号ＴＸ２＿Ｐ，ＴＸ２＿Ｍの調整を開始する。すなわち、ｎ＝１，２，３，・・・，ｎ，ＣＫの順に調整していく。
【表１】
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【００２８】
コンパレータを１つ用いた経路切断回路３０Ａによれば、複数のスイッチに接続されているコンパレータを共通のものとして、差動信号間の遅延量のばらつきを低減することができる。
【００２９】
経路切断回路３０の他の例を示す。図４は、複数のコンパレータを用いた経路切断回路３０Ｂの回路構成図の例である。経路切断回路３０Ｂは、複数のコンパレータＣＯＭＰ３＿１〜ＣＯＭＰ３＿ｎ，ＣＯＭＰ３＿ＣＫを備える点で経路切断回路３０Ａと異なっている。経路切断回路３０Ｂでは、各コンパレータ間の遅延のばらつきを抑える設計が必要となるが、一度に全ての差動信号の経路を調整することが可能となる。
【００３０】
複数のコンパレータを用いた経路切断回路３０Ｂによれば、一度に全ての差動信号の経路を調整することで、調整時間を短縮することができる。
【００３１】
図５は、図３に示した経路切断回路３０Ａにおけるスイッチング動作のタイミングチャートである。
【００３２】
電源ＶＣＣの投入直後、リセット信号ＲＳＴが立ち上がり、制御回路３３の各フリップフロップの出力がリセットされる。また、ＬＶＤＳドライバ２０に入力されるＤｏｎが立ち上がるとＦＦ３１ｎ＿Ｑが立ち上がるとともに、ＴＸｎ＿ＳＮが立ち上がり、スイッチがオンとなる。
【００３３】
スイッチがオンとなると、ＬＶＤＳドライバ２０を通ったＴＸｎ＿Ｍ，ＴＸｎ＿Ｐが各スイッチとコンパレータＣＯＭＰを通り、ＴＸとして出力される。
【００３４】
このＴＸ出力は、後述する遅延量検出回路４０のｄｅｌａｙ回路４１（遅延設定回路、図６）を通って、再び、経路切断回路３０Ａに入力される。そして、ＴＸにｄｅｌａｙ回路４１の遅延が加わった遅延検出完了信号ｆｎにより、ＦＦ３２ｎ＿Ｑが立ち上がるとともに、ＴＸｎ＿ＳＮが立ち下がり、スイッチがオフとなる。
【００３５】
ここで、ｄｅｌａｙ回路４１での遅延は遅延量検出回路４０で遅延を検出した後にスイッチがオフになるように遅延設定される。なお、経路切断回路３０Ｂにおけるスイッチング動作のタイミングチャートは、図５と同様であるため省略する。
【００３６】
［遅延量検出回路］
図６は、遅延量検出回路４０の回路構成図の一例（遅延量検出回路４０Ａ）である。図１のｎ＝１の場合を例にして遅延量検出回路４０Ａについて説明する。
【００３７】
遅延量検出回路４０Ａは、経路切断回路３０から入力される信号ＴＤｏ１を遅延させているバッファＢＵＦ１ｂ，ＢＵＦ２ｂ，ＢＵＦ３ｂ，・・・と、各バッファで遅延させた信号Ａ，Ｂ，Ｃ，・・・と、コンパレータで比較された信号ＴＸが入力されるフリップフロップＦＦ１ｂ，ＦＦ２ｂ，ＦＦ３ｂ，・・・と、ｄｅｌａｙ回路４１で遅延させた遅延検出完了信号ｆ１で構成される。遅延量検出回路４０Ａでは、各バッファのサイズと、バッファ数、フリップフロップ数により、遅延量の分解能や範囲を設定可能となっている。
【００３８】
遅延量検出回路４０Ａでは、各バッファ遅延させた信号Ａ，Ｂ，Ｃ，・・・と、ＴＸ１と、をフリップフロップＦＦ１ｂ，ＦＦ２ｂ，ＦＦ３ｂ，・・・を用いて遅延量を検出し、検出情報を持つ信号として、遅延制御信号ＲＥ１＝ａ，ｂ，ｃ，・・・を出力する。
【００３９】
図７は、図６に示した遅延量検出回路４０Ａにおける各信号の関係を示すタイミングチャートである。ここでは、一例として遅延量検出回路４０ＡでＤｏ１に対してＴＸ１がバッファ２個分（ＢＵＦ１ｂ，ＢＵＦ２ｂ）ほどの遅延があった時のタイミングチャートを示す。
【００４０】
遅延量検出回路４０Ａの動作により、遅延制御信号はＲＥ１＝｛ａ，ｂ，ｃ｝＝｛０，１，１｝となる。この遅延制御信号ＲＥ１が遅延調整回路１０に出力される。
【００４１】
［遅延調整回路］
図８は、遅延調整回路１０の回路構成図の一例である。図１のｎ＝２の場合を例にして遅延調整回路１０について説明する。
【００４２】
遅延調整回路１０は、クロック信号ＣＬＫを遅延させているバッファＢＵＦ１ａ，ＢＵＦ２ａ，ＢＵＦ３ａ，・・・と、各バッファで遅延させた信号１ａ，２ａ，３ａ，・・・と、遅延させた信号を選択するマルチプレクサＭＵＸ１ａ，ＭＵＸ２ａ，・・・，ＭＵＸｎａと、マルチプレクサにて選択された信号が入力されるフリップフロップＦＦ１ａ，ＦＦ２ａ，・・・，ＦＦｎａで構成される。
【００４３】
遅延調整回路１０では、遅延制御信号ＲＥ１がマルチプレクサＭＵＸ１ａに入力され、遅延制御信号ＲＥ１により遅延信号１ａ，２ａ，３ａ,・・・を選択する。同様に、遅延制御信号ＲＥにより遅延信号１ａ，２ａ，３ａ,・・・を選択する。選択された遅延信号はフリップフロップＦＦ１ａ，ＦＦ２ａに入力されて、遅延調整回路１０へ入力されるデータ信号Ｄｉ１，Ｄｉ２との関係により、信号Ｄｏ１，Ｄｏ２が出力される。なお、入力に対する出力の遅延分の調整のため、遅延調整回路１０のバッファは、遅延量検出回路４０のバッファと、サイズ、数において同等である（ＢＵＦ１ｂ＝ＢＵＦ３ａ，ＢＵＦ２ｂ＝ＢＵＦ２ａ，ＢＵＦ３ｂ＝ＢＵＦ１ａ）。
【００４４】
図９は、図８に示した遅延調整回路１０における各信号の関係を示すタイミングチャートである。ここでは、一例として遅延調整回路１０で遅延制御信号ＲＥ１によりデータ信号が遅延調整される際のタイミングチャートを示す。
【００４５】
ここで、調整前のデータ信号Ｄｏ１はフリップフロップＦＦ１ａにより、クロック信号ＣＬＫを遅延させた３ａクロックとデータ信号Ｄｉ１が同期された信号である。そして、遅延調整回路１０の動作によって、遅延制御信号ＲＥ１の信号によりバッファ２個分の遅延量が調整されて調整後のデータ信号Ｄｏ１となる。
【００４６】
この調整後のデータ信号Ｄｏ１が、ＬＶＤＳドライバ２０に入力され、調整後のＴＸ１＿Ｍ，ＴＸ１＿Ｐが出力される。同様に、ＴＸＣＫ＿Ｍ／Ｐも調整され、調整後のＴＸＣＫ＿Ｍ／Ｐに対するＴＸ１＿Ｍ／Ｐのスキューが低減されることとなる。
【００４７】
以上説明したように、本実施形態に係るＬＶＤＳドライバ回路１Ａでは、複数のＬＶＤＳドライバ２０の出力環境による遅延差を小さくするために、各ＬＶＤＳドライバ２０の出力遅延差の検出を行い、検出情報から各ＬＶＤＳドライバ２０の遅延の調整を行った後、ＬＶＤＳドライバ２０の出力部からスイッチで遅延量検出回路４０を切り離している。
【００４８】
具体的には、遅延調整回路１０によって、他のＬＶＤＳドライバ２０より先行して差動信号を出力する傾向にあるＬＶＤＳドライバ２０への出力タイミングを、遅延制御信号に基づいて遅延させて、データ信号を入力信号として出力している。
【００４９】
このように、複数のＬＶＤＳ出力状態に応じて個別にＬＶＤＳ出力遅延を検出した後、検出した出力遅延に応じて遅延を制御した後、ＬＶＤＳ出力部から検出回路を切り離して、ＬＶＤＳ出力部から負荷を無くすことにより信号品質劣化を防ぐことができる。また、検出回路の動作を停止させることで消費電力を抑えつつ、ＬＶＤＳ出力のスキューを小さくすることができる。
【００５０】
＜第２の実施形態＞
以下、本発明に係るＬＶＤＳドライバ回路の他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は適宜省略する。
【００５１】
第１の実施形態では、内部信号による経路切断回路内のスイッチ制御を行って工数を削減する例について説明したが、第２の実施形態では、外部信号により経路切断回路内のスイッチ制御を行う例について説明する。
【００５２】
図１０は、第２の実施形態に係るＬＶＤＳドライバ回路１Ｂの構成例を示すブロック図である。図１に示す第１の実施形態に係るＬＶＤＳドライバ回路１Ａとの相違は、経路切断回路３０に入力される外部信号ＳＷＴ＿１〜ＳＷＴ＿ｎ，ＳＷＴ＿ＣＫであり、これらの外部信号により、経路切断回路３０内のスイッチを制御する。
【００５３】
第２の実施形態では、第１の実施形態で経路切断回路３０に入力されているスイッチ制御信号Ｄｏ１〜Ｄｏｎ，ＣＫｏ、および遅延検出完了信号ｆ１〜ｆｎ，ｆＣＫを除くことが可能であり、スイッチ制御回路の削減を図ることができる。
【００５４】
図１１は、ＬＶＤＳドライバ回路１Ｂにおいて、１つのコンパレータを用いた経路切断回路３０Ｃの回路構成図の例である。図１１に示す構成では、図３に示した制御回路３３を、外部信号ＳＷＴ＿１〜ＳＷＴ＿ｎ，ＳＷＴ＿ＣＫにて置き換えることが可能である。よって、スイッチ制御回路を削減することが可能となる。
【００５５】
図１１の経路切断回路３０Ｃでは、ＳＷＴ＿１〜ＳＷＴ＿ｎ，ＳＷＴ＿ＣＫ＝０の時、スイッチはオフとなり、ＳＷＴ＿１〜ＳＷＴ＿ｎ，ＳＷＴ＿ＣＫ＝１の時、スイッチはオンとなる。また、ｎ＝１，２，３，・・・，ｎ，ＣＫの順に遅延調整がなされる。
【００５６】
図１２は、ＬＶＤＳドライバ回路１Ｂにおいて、複数のコンパレータを用いた経路切断回路３０Ｄの回路構成図の例である。図１２に示す構成では、図４に示した制御回路３３を、外部信号ＳＷＴにて置き換えることが可能である。よって、スイッチ制御回路を削減することが可能となる。図１２の経路切断回路３０Ｄでは、スイッチＳＷＴをオンにして全ての差動信号の遅延を調整し、通常動作開始前に、スイッチＳＷＴをオフにして経路を切断する動作となる。
【００５７】
図１３は、図１１に示した経路切断回路３０Ｃにおけるスイッチング動作のタイミングチャートである。電源ＶＣＣの投入後であって遅延調整前に、スイッチＳＷＴをオンにして、遅延調整を行い、通常動作前にスイッチＳＷＴをオフにする動作を示している。なお、図１２に示す経路切断回路３０Ｄにおけるスイッチング動作のタイミングチャートは、図１３と同様であるため省略する。
【００５８】
図１４は、ＬＶＤＳドライバ回路１Ｂの遅延量検出回路４０の回路構成図の一例（遅延量検出回路４０Ｂ）である。この遅延量検出回路４０Ｂは、図６に示した第１の実施形態の遅延量検出回路４０Ａからｄｅｌａｙ回路４１と遅延検出完了信号ｆ１を除いた回路となる。他の回路部の構成および動作は、図６と同一であるため説明は省略する。
【００５９】
図１５は、図１４に示した遅延量検出回路４０Ｂにおける各信号の関係を示すタイミングチャートである。図７に示した第１の実施形態の遅延量検出回路４０Ａのタイミングチャートから遅延検出完了信号ｆ１を除いたタイミングチャートとなる。
【００６０】
＜第３の実施形態＞
上記実施形態では、ＬＶＤＳドライバ回路１Ａ，１Ｂの経路切断回路３０において、差動信号を遅延量検出回路４０へと伝搬させる経路を、スイッチを用いて接続／切断する例を説明したが、スイッチに替えて、ヒューズ素子を用いてもよい。経路切断回路３０においてヒューズ素子を用いたＬＶＤＳドライバ回路１Ｃについて説明する。
【００６１】
図１６は、ＬＶＤＳドライバ回路１Ｃにおいて、ヒューズ素子を用いた経路切断回路３０Ｅの回路構成図の例である。この経路切断回路３０Ｅは、差動信号ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ，ＴＸＣＫ＿Ｐ，ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸＣＫ＿Ｍの経路を、切断するヒューズＦ３１＿１〜Ｆ３１＿n，Ｆ３１＿ＣＫ，Ｆ３２＿１〜Ｆ３２＿ｎ，Ｆ３２＿ＣＫを備えており、全ての差動信号の遅延を調整して、通常動作開始前に、Ｆ３１＿１〜Ｆ３１＿n，Ｆ３１＿ＣＫ，Ｆ３２＿１〜Ｆ３２＿ｎ，Ｆ３２＿ＣＫを溶断して経路を切断する動作となる。
【００６２】
第３の実施形態に係るＬＶＤＳドライバ回路１Ｃでは、一度に全ての差動信号の遅延を調整することで、調整時間の短縮を図ることができる。また、差動信号の経路の接続／切断をスイッチ制御する構成に比べて、回路構成を簡易にすることが可能である。
【００６３】
尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【符号の説明】
【００６４】
１（１Ａ〜１Ｃ）  ＬＶＤＳドライバ回路
１０  遅延調整回路
２０  ＬＶＤＳドライバ
３０（３０Ａ〜３０Ｅ）  経路切断回路
３３  制御回路
４０（４０Ａ〜４０Ｂ）  遅延量検出回路
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特開２００８−４２３１６号公報
【図１】
2017204705.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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