(57)【要約】【課題】  クロック変動による信号エラーが低減された伝送装置及び信号処理方法を提供する。【解決手段】  伝送装置は、データを記憶する記憶部と、フレーム信号を受信しフレーム信号のデータを記憶部に書き込む書き込み部と、書き込み部が受信したフレーム信号からフレーム同期を行うための同期信号を検出する検出部と、同期信号の検出タイミングに基づき、同期信号を除くフレーム信号のデータが、フレーム信号ごとに同期信号分の時間間隔をおいて記憶部に書き込まれるように、記憶部に書き込まれるデータを制御する書き込み制御部と、同期信号の検出タイミングから、同期信号を除くフレーム信号内の所定位置のデータが記憶部に書き込まれるタイミングを検出し、該検出したタイミングに基づき記憶部からのデータの読み出し開始のタイミングを制御する読み出し制御部とを有する。【選択図】図１１
2017152928.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する記憶部と、
フレーム信号を受信し前記フレーム信号のデータを前記記憶部に書き込む書き込み部と、
前記書き込み部が受信した前記フレーム信号からフレーム同期を行うための同期信号を検出する検出部と、
前記検出部が前記同期信号を検出したタイミングに基づき、前記同期信号を除く前記フレーム信号のデータが、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて前記記憶部に書き込まれるように、前記記憶部に書き込まれるデータを制御する書き込み制御部と、
前記検出部が前記同期信号を検出したタイミングから、前記同期信号を除く前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御する読み出し制御部とを有することを特徴とする伝送装置。
【請求項２】
前記読み出し制御部は、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の所定量に達するタイミングを検出することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記読み出し制御部は、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の半分に達するタイミングを検出することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記記憶部からデータの読み出しが行われているか否かを判定する判定部と、
前記判定部の判定の結果、前記記憶部からデータの読み出しが行われている場合、前記読み出し開始のタイミングが到来したとき、前記読み出し開始のタイミングを前記記憶部からのデータの読み出しの完了後のタイミングに補正する補正部とを有することを特徴とする請求項１乃至３の何れかに記載の伝送装置。
【請求項５】
フレーム信号を受信し、
該受信した前記フレーム信号からフレーム同期を行うための同期信号を検出し、
前記同期信号が検出されたタイミングに基づき、前記同期信号を除く前記フレーム信号のデータを、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて記憶部に書き込み、
前記同期信号が検出されたタイミングから前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、
該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、伝送装置及び信号処理方法に関する。
【背景技術】
【０００２】
伝送装置は、例えばＯＴＮ（Optical Transport Network）、ＳＯＮＥＴ（Synchronous Optical NETwork）、及びＳＤＨ（Synchronous Digital Hierarchy）などの規格に従いフレーム信号を伝送する。伝送装置は、フレーム信号を受信したとき、フレーム信号のデータから受信クロック信号を抽出する。受信クロック信号には、フレーム信号が伝送された伝送路ごとに位相のばらつきがある。
【０００３】
このため、伝送装置は、複数の伝送路からフレーム信号を受信する場合、各伝送路のフレーム信号を共通の装置内クロック信号に同期して処理できるように、フレーム信号に同期するクロック信号を、抽出した受信クロック信号から装置内クロック信号に切り替える（例えば特許文献１参照）。このクロック信号の切り替えは、例えば「クロック乗せ替え」などと呼ばれる。
【０００４】
伝送装置は、例えば、フレーム信号のデータを受信クロック信号に同期してＦＩＦＯ（First-In First-Out）に書き込み、装置内クロック信号に同期してＦＩＦＯからデータを読み出すことにより、クロック乗せ替えを行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２６０５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
受信クロック信号は、例えば伝送路の状態変化に伴い位相変動し、装置内クロック信号は、例えば冗長系における現用系及び予備系の間のクロック切り替えに伴い位相変動する。このとき、受信クロック信号及び装置内クロック信号の周期が一時的に変動する。
【０００７】
したがって、クロック変動が繰り返し発生すると、クロック乗せ替えにおいてＦＩＦＯへの書き込み速度とＦＩＦＯからの読み出し速度に差が生ずるため、ＦＩＦＯ内の書き込みアドレスと読み出しアドレスの関係に異常が生ずる。例えば、装置内クロック信号の周期が受信クロック信号の周期より短くなった場合、ＦＩＦＯの読み出し速度が書き込み速度を上回るため、書き込みアドレスが読み出しアドレスに追いつかれ、書き込みアドレスと読み出しアドレスの位相差にずれが生ずる。このため、ＦＩＦＯから正常にデータが読み出されなくなる。
【０００８】
これに対し、例えば、書き込みアドレスと読み出しアドレスの位相差を監視し、監視の結果、異常を検出した場合、読み出しアドレスを所定値にリセットすれば、一時的に書き込みアドレスと読み出しアドレスの位相差を正常に戻すことができる。
【０００９】
しかし、この場合、ＦＩＦＯからデータが読み出されている途中で読み出しアドレスが所定値にリセットされるため、途中まで読み出されたデータが廃棄されることにより信号エラーが発生する。これは、ＦＩＦＯの記憶容量をフレーム信号のデータ量に対して大きく設ければ回避できるが、この場合、装置コストが増加するという他の問題が生ずる。
【００１０】
そこで本件は上記の課題に鑑みてなされたものであり、クロック変動による信号エラーが低減された伝送装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本明細書に記載の伝送装置は、データを記憶する記憶部と、フレーム信号を受信し前記フレーム信号のデータを前記記憶部に書き込む書き込み部と、前記書き込み部が受信した前記フレーム信号からフレーム同期を行うための同期信号を検出する検出部と、前記検出部が前記同期信号を検出したタイミングに基づき、前記同期信号を除く前記フレーム信号のデータが、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて前記記憶部に書き込まれるように、前記記憶部に書き込まれるデータを制御する書き込み制御部と、前記検出部が前記同期信号を検出したタイミングから、前記同期信号を除く前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御する読み出し制御部とを有する。
【００１２】
本明細書に記載の信号処理方法は、フレーム信号を受信し、該受信した前記フレーム信号からフレーム同期を行うための同期信号を検出し、前記同期信号が検出されたタイミングに基づき、前記同期信号を除く前記フレーム信号のデータを、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて記憶部に書き込み、前記同期信号が検出されたタイミングから前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御する方法である。
【発明の効果】
【００１３】
クロック変動による信号エラーを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】伝送システムの一例を示す構成図である。
【図２】ネットワークインターフェース部の一例を示す構成図である。
【図３】受信処理部の比較例を示す構成図である。
【図４】受信クロック信号の周期が装置内クロック信号の周期に等しい場合の受信処理部の動作の一例を示すタイムチャートである。
【図５】受信クロック信号の周期が装置内クロック信号の周期より長い場合の受信処理部の動作の一例を示すタイムチャートである。
【図６】受信クロック信号の周期が装置内クロック信号の周期より短い場合の受信処理部の動作の一例を示すタイムチャートである。
【図７】受信処理部の実施例を示す構成図である。
【図８Ａ】受信処理部の受信クロック動作領域の動作の一例を示すフローチャートである。
【図８Ｂ】受信処理部の装置内クロック動作領域の動作の一例を示すフローチャートである。
【図９】受信クロック信号の周期が装置内クロック信号の周期より長い場合の受信処理部の動作の一例を示すタイムチャートである。
【図１０】受信クロック信号の周期が装置内クロック信号の周期より短い場合の受信処理部の動作の一例を示すタイムチャートである。
【図１１】受信処理部の他の実施例を示す構成図である。
【図１２Ａ】受信処理部の装置内クロック動作領域の動作の他例を示すフローチャートである（その１）。
【図１２Ｂ】受信処理部の装置内クロック動作領域の動作の他例を示すフローチャートである（その２）。
【図１３】受信処理部の動作の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１５】
図１は伝送システムの一例を示す構成図である。伝送システムは、一例として、一組の伝送装置１と、各伝送装置１に接続された複数の端末９１とを有する。
【００１６】
伝送装置１同士は、例えば、中継ネットワークの光ファイバなどの伝送路９０を介して接続されており、各端末９１は、ユーザネットワークの光ファイバなどの伝送路を介して伝送装置１に接続されている。伝送装置１は、複数のネットワークインターフェース部（以下、「ＮＷ−ＩＮＦ部」と表記）１０と、複数のクライアントインターフェース部（以下、「Ｃ−ＩＮＦ部」と表記）１１と、スイッチ部（以下、「ＳＷ部」と表記）１２と、クロック生成部１３とを有する。
【００１７】
ＮＷ−ＩＮＦ部１０、Ｃ−ＩＮＦ部１１、ＳＷ部１２、及びクロック生成部１３は、例えば、電子部品などが実装された電子回路基板であり、伝送装置１の筐体の前面に設けられたスロットに収容される。ＮＷ−ＩＮＦ部１０、Ｃ−ＩＮＦ部１１、ＳＷ部１２、及びクロック生成部１３は、伝送装置１の背面に設けられた配線基板とコネクタなどを介して接続され、配線基板を介して通信する。
【００１８】
Ｃ−ＩＮＦ部１１は、端末９１と接続され、端末９１との間でイーサネット（登録商標、以下同様）フレームなどのクライアント信号を送受信する。ＮＷ−ＩＮＦ部１０は、伝送路９０を介し、対向する伝送装置１のＮＷ−ＩＮＦ部１０と接続され、フレーム信号の一例であるＯＴＮフレーム信号を送受信する。
【００１９】
ＯＴＮフレーム信号には、先頭に位置し、フレーム同期を行うための同期信号であるＦＡＳ（Frame Alignment Signal）と、端末９１のクライアント信号が収容される複数のＴＳ（Tributary Slot）とが含まれる。また、ＯＴＮフレーム信号には、データ誤りを訂正するためのＦＥＣ（Forward Error Correction）領域が含まれる。なお、ＯＴＮに関しては、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector）勧告Ｇ．７０９に規定されている。
【００２０】
ＳＷ部１２は、複数のＮＷ−ＩＮＦ部１０と複数のＣ−ＩＮＦ部１１の間に接続され、方路設定に従い、ＮＷ−ＩＮＦ部１０とＣ−ＩＮＦ部１１の間でクライアント信号を交換する。このため、クライアント信号は、ＳＷ部１２を介し、その宛先に応じたＮＷ−ＩＮＦ部１０またはＣ−ＩＮＦ部１１に入力される。
【００２１】
クロック生成部１３は、装置内クロック信号ＣＬＫｃを生成して、複数のＮＷ−ＩＮＦ部１０、複数のＣ−ＩＮＦ部１１、及びＳＷ部１２に出力する。クロック生成部１３は、現用系制御部１３０と、予備系制御部１３１と、選択部１３２と、ＰＬＬ（Phase Locked Loop）１３３とを有する。
【００２２】
現用系制御部１３０及び予備系制御部１３１は、冗長系を構成し、装置内クロック信号ＣＬＫｃの基準タイミング信号を選択部１３２に出力する。選択部１３２は、切り替え設定に従い、現用系制御部１３０及び予備系制御部１３１の一方の基準タイミング信号をＰＬＬ１３３に出力する。ＰＬＬ１３３は、選択部１３２から入力された基準タイミング信号に基づいて装置内クロック信号ＣＬＫｃを生成する。
【００２３】
ＮＷ−ＩＮＦ部１０は、ＯＴＮフレーム信号の受信処理を行う受信処理部１００を有する。受信処理部１００は、受信したＯＴＮフレーム信号から抽出した受信クロック信号ＣＬＫｒと装置内クロック信号ＣＬＫｃの間でクロック乗せ替えを行う。このため、受信処理部１００のうち、伝送路９０側の領域は受信クロック信号ＣＬＫｒに従い動作し、ＳＷ部１２側の領域は装置内クロック信号ＣＬＫｃに従い動作する。
【００２４】
図２は、ＮＷ−ＩＮＦ部１０の一例を示す構成図である。ＮＷ−ＩＮＦ部１０は、受信処理部１００と、デスクランブル部１０１と、エラー訂正部１０２と、フレーム処理部１０３と、送信処理部１０４と、スクランブル部１０５と、ＦＥＣ生成部１０６と、フレーム生成部１０７とを有する。
【００２５】
受信処理部１００、デスクランブル部１０１、エラー訂正部１０２、及びフレーム処理部１０３は、伝送路９０からＳＷ部１２に向かう方向において、この順に配置されている。また、送信処理部１０４、スクランブル部１０５、ＦＥＣ生成部１０６、及びフレーム生成部１０７は、ＳＷ部１２から伝送路９０に向かう方向において、この順に配置されている。
【００２６】
受信処理部１００は、伝送路９０からＯＴＮフレーム信号を受信し、受信クロック信号ＣＬＫｒから装置内クロック信号ＣＬＫｃへのクロック乗せ替えを行う。デスクランブル部１０１は、ＯＴＮフレーム信号に施されたスクランブル処理を解除する。エラー訂正部１０２は、ＯＴＮフレーム信号に含まれるＦＥＣ領域に基づきデータ誤りの訂正を行う。フレーム処理部１０３は、ＯＴＮフレーム信号からクライアント信号を取り出し、ＳＷ部１２に出力する。
【００２７】
また、フレーム生成部１０７には、ＳＷ部１２からクライアント信号が入力される。フレーム生成部１０７は、クライアント信号をＴＳに収容して多重することによりＯＴＮフレーム信号を生成する。ＦＥＣ生成部１０６は、ＯＴＮフレーム信号のデータから所定の算出方法に基づきＦＥＣのコードを算出し、ＯＴＮフレーム信号のＦＥＣ領域に挿入する。スクランブル部１０５は、ＯＴＮフレーム信号に対してスクランブル処理を施す。送信処理部１０４は、ＯＴＮフレーム信号を所定のフレーム周期で連続して伝送路９０へ送信する。
【００２８】
図３は、受信処理部１００の比較例を示す構成図である。本例の受信処理部１００は、受信クロック信号ＣＬＫｒまたは装置内クロック信号ＣＬＫｃの変動により信号エラーを生ずるものである。
【００２９】
受信処理部１００は、ＦＩＦＯ２０と、クロック抽出部２１と、書き込みアドレスカウンタ部２２と、基準タイミング生成部２３と、同期判定部３０と、パルス生成部３１と、マスク部３２と、読み出しアドレスカウンタ部３３とを有する。受信処理部１００は、受信したＯＴＮフレーム信号ＦＲＭのデータを受信クロック信号ＣＬＫｒに従いＦＩＦＯ２０にいったん書き込み、装置内クロック信号ＣＬＫｃに従いＦＩＦＯ２０からそのデータを読み出すことにより、クロック乗せ替えを行う。
【００３０】
このため、受信処理部１００は、ＦＩＦＯ２０を挟んで、受信クロック信号ＣＬＫｒに同期して動作する受信クロック動作領域１００ａと、装置内クロック信号ＣＬＫｃに同期して動作する装置内クロック動作領域１００ｂに分かれている。受信クロック動作領域１００ａには、クロック抽出部２１、書き込みアドレスカウンタ部２２、及び基準タイミング生成部２３があり、装置内クロック動作領域１００ｂには、同期判定部３０、パルス生成部３１、マスク部３２、及び読み出しアドレスカウンタ部３３がある。
【００３１】
クロック抽出部２１には、ＯＴＮフレーム信号ＦＲＭが入力される。クロック抽出部２１は、書き込み部の一例であり、ＯＴＮフレーム信号ＦＲＭを受信しＯＴＮフレーム信号ＦＲＭのデータをＦＩＦＯ２０に書き込む。クロック抽出部２１は、例えばＳｅｒＤｅｓ（SERializer/DESerializer）を用いてＯＴＮフレーム信号ＦＲＭから受信クロック信号ＣＬＫｒを抽出し、受信クロック動作領域１００ａ内の書き込みアドレスカウンタ部２２及び基準タイミング生成部２３に分配する。
【００３２】
また、クロック抽出部２１は、ＯＴＮフレーム信号ＦＲＭのデータをシリアル−パラレル変換して、ＦＩＦＯ２０の書き込みデータＷ＿ＤＴとして出力する。ここで、書き込みデータＷ＿ＤＴの幅は、ＦＩＦＯ２０のデータバスの幅に一致する。書き込みデータＷ＿ＤＴは、受信クロック信号ＣＬＫｒに同期してＦＩＦＯ２０に書き込まれる。なお、クロック抽出部２１としては、例えばＳｅｒＤｅｓデバイスが挙げられる。
【００３３】
書き込みアドレスカウンタ部２２は、受信クロック信号ＣＬＫｒに同期して、書き込みデータＷ＿ＤＴが書き込まれるＦＩＦＯ２０の書き込みアドレスＷ＿ＡＤをカウントする。書き込みアドレスカウンタ部２２は、書き込みアドレスＷ＿ＡＤとして、例えば０，１，２、・・・，Ｎ（Ｎ：正の整数）を繰り返しカウントする。書き込みアドレスカウンタ部２２は、書き込みアドレスＷ＿ＡＤをＦＩＦＯ２０及び基準タイミング生成部２３に出力する。
【００３４】
基準タイミング生成部２３は、書き込みアドレスＷ＿ＡＤに基づき、ＦＩＦＯ２０からのデータ読み出しの基準タイミングを示すタイミングパルスＰＬＳを生成する。生成されたタイミングパルスＰＬＳは、マスク部３２に出力される。
【００３５】
より具体的には、基準タイミング生成部２３は、書き込みアドレスＷ＿ＡＤが、ＦＩＦＯ２０の容量の半分に相当する値になったときにタイミングパルスＰＬＳを生成する。このため、タイミングパルスＰＬＳは、ＦＩＦＯ２０に書き込まれたデータ量が、ＦＩＦＯ２０の容量の半分になったときに出力される。
【００３６】
また、ＦＩＦＯ２０の書き込みイネーブル信号ＷＥＮは、ＦＩＦＯ２０に入力される書き込みデータＷ＿ＤＴの有効領域（‘１’：有効、‘０’：無効）を示す。このため、ＦＩＦＯ２０には、書き込みイネーブル信号ＷＥＮ＝‘０’の間、書き込みデータＷ＿ＤＴは書き込まれないが、書き込みイネーブル信号ＷＥＮ＝‘１’の間、書き込みデータＷ＿ＤＴは書き込まれる。本例において、書き込みイネーブル信号ＷＥＮは常に‘１’に固定されている。
【００３７】
同期判定部３０には、ＦＩＦＯ２０からの読み出しデータＲ＿ＤＴが入力される。同期判定部３０は、読み出しデータＲ＿ＤＴに基づいてＯＴＮフレーム信号ＦＲＭの同期判定を行う。より具体的には、同期判定部３０は、読み出しデータＲ＿ＤＴから、同期信号のＦＡＳを検出する。同期判定部３０は、読み出しデータＲ＿ＤＴをフレームデータＤＴとして出力するとともに、ＦＡＳの検出タイミングに基づき、フレームの先頭を示すフレームパルスＦＰを生成し出力する。
【００３８】
また、読み出しアドレスカウンタ部３３は、装置内クロック信号ＣＬＫｃに同期して、読み出しデータＲ＿ＤＴが読み出されるＦＩＦＯ２０の読み出しアドレスＲ＿ＡＤをカウントする。読み出しアドレスカウンタ部３３は、読み出しアドレスＲ＿ＡＤとして、例えば０，１，２、・・・，Ｍ（Ｍ：正の整数）を繰り返しカウントする。読み出しアドレスカウンタ部３３は、読み出しアドレスＲ＿ＡＤをＦＩＦＯ２０及びパルス生成部３１に出力する。
【００３９】
また、ＦＩＦＯ２０の読み出しイネーブル信号ＲＥＮは、ＦＩＦＯ２０から出力される読み出しデータＲ＿ＤＴの有効領域（‘１’：有効、‘０’：無効）を示す。このため、読み出しイネーブル信号ＲＥＮ＝‘０’の間、読み出しデータＲ＿ＤＴはＦＩＦＯ２０から読み出されないが、読み出しイネーブル信号ＲＥＮ＝‘１’の間、読み出しデータＲ＿ＤＴはＦＩＦＯ２０から読み出される。本例において、読み出しイネーブル信号ＲＥＮは常に‘１’に固定されている。
【００４０】
パルス生成部３１は、読み出しアドレスＲ＿ＡＤに基づき、信号エラーを生ずることなくクロック乗せ替えが可能な範囲を示すＷｉｎｄｏｗパルスを生成する。より具体的には、パルス生成部３１は、読み出しアドレスＲ＿ＡＤが所定の範囲内である場合、Ｗｉｎｄｏｗパルスを生成する。パルス生成部３１はＷｉｎｄｏｗパルスをマスク部３２に出力する。
【００４１】
マスク部３２は、Ｗｉｎｄｏｗパルスにより基準タイミングのタイミングパルスＰＬＳをマスクする。より具体的には、マスク部３２は、タイミングパルスがＷｉｎｄｏｗパルスの範囲内である場合、タイミングパルスＰＬＳをマスクして読み出しアドレスカウンタ部３３に出力しない。
【００４２】
また、マスク部３２は、タイミングパルスがＷｉｎｄｏｗパルスの範囲外である場合、タイミングパルスＰＬＳをマスクせずに読み出しアドレスカウンタ部３３に出力する。読み出しアドレスカウンタ部３３は、タイミングパルスＰＬＳが入力された場合、読み出しアドレスＲ＿ＡＤを０にロードする。つまり、読み出しアドレスＲ＿ＡＤは、タイミングパルスＰＬＳにより０にリセットされる。これにより、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差が正常化される。
【００４３】
本例の受信処理部１００は、クロック変動が無い場合、つまり、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期に等しい場合、信号エラーを生ずることなく、クロック乗せ替えを行うことができる。
【００４４】
図４は、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期に等しい場合の受信処理部１００の動作の一例を示すタイムチャートである。本例では、３つのＯＴＮフレーム信号ＦＲＭのクロック乗せ替え動作を挙げる。なお、各ＯＴＮフレーム信号のデータは、固定長であり、「Ａ」，「Ｂ」，「Ｃ」と表記されている。
【００４５】
書き込みアドレスＷ＿ＡＤは、ＯＴＮフレーム信号ＦＲＭが入力されるごとに、書き込みアドレスカウンタ部２２により０からＮまでカウントされる。ＦＩＦＯ２０の書き込みデータＷ＿ＤＴには、クロック抽出部２１からＯＴＮフレーム信号ＦＲＭのデータ「Ａ」，「Ｂ」，「Ｃ」が順次に書き込まれる。クロック抽出部２１は、書き込みイネーブル信号ＷＥＮが常に‘１’であるため、常に書き込みデータＷ＿ＤＴをＦＩＦＯ２０に書き込む。
【００４６】
タイミングパルスＰＬＳは、ＯＴＮフレーム信号ＦＲＭごとに、ＦＩＦＯ２０に書き込まれた書き込みデータＷ＿ＤＴの量が、ＦＩＦＯ２０の容量の半分に達した場合に生成される。タイミングパルスＰＬＳは、書き込みデータＷ＿ＤＴ「Ａ」，「Ｂ」，「Ｃ」の半分付近で出力される。
【００４７】
また、タイミングパルスＰＬＳは、クロック変動がないため、常にＷｉｎｄｏｗパルスに対して相対的に所定の位置で出力される。このため、タイミングパルスＰＬＳは、マスク部３２によりマスクされるので、読み出しアドレスカウンタ部３３に出力されない。
【００４８】
また、タイミングパルスＰＬＳは、最初のフレーム信号ＦＲＭの入力時だけ、書き込みアドレスカウンタ部２２の書き込みアドレスＷ＿ＡＤと読み出しアドレスカウンタ部３３の読み出しアドレスＲ＿ＡＤのタイミングを整合するために出力される。このため、読み出しアドレスカウンタ部３３は、最初のタイミングパルスＰＬＳの入力タイミングＴ１から読み出しアドレスＲ＿ＡＤのカウントを開始する。
【００４９】
読み出しアドレスＲ＿ＡＤは、ＯＴＮフレーム信号ＦＲＭが入力されるごとに、読み出しアドレスカウンタ部３３により０からＭまでカウントされる。ＦＩＦＯ２０の読み出しデータＲ＿ＤＴからは、ＯＴＮフレーム信号ＦＲＭのデータ「Ａ」，「Ｂ」，「Ｃ」が順次に読み出される。
【００５０】
受信クロック信号ＣＬＫｒは、例えば伝送路９０の状態変化に伴い位相変動し、装置内クロック信号ＣＬＫｃは、例えば現用系制御部１３０及び予備系制御部１３１の間の系切り替えに伴い位相変動する。このとき、受信クロック信号ＣＬＫｒ及び装置内クロック信号ＣＬＫｃの周期が一時的に変動する。
【００５１】
したがって、クロック変動が繰り返し発生すると、クロック乗せ替えにおいてＦＩＦＯ２０への書き込み速度とＦＩＦＯ２０からの読み出し速度に差が生ずるため、ＦＩＦＯ内の書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの関係に異常が生ずる。つまり、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差にずれが生ずる。
【００５２】
このため、タイミングパルスＰＬＳが、Ｗｉｎｄｏｗパルスの範囲外となり、読み出しアドレスカウンタ部３３に入力される。したがって、読み出しアドレスＲ＿ＡＤが、データの読み出しの途中で０にリセットされてしまい、信号エラーが発生する。
【００５３】
図５は、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期より長い場合の受信処理部１００の動作の一例を示すタイムチャートである。図４と比較すると理解されるように、本例では装置内クロック信号ＣＬＫｃの周波数が受信クロック信号ＣＬＫｒの周波数より高いため、Ｗｉｎｄｏｗパルスが、図４の例より時刻が早い方向（紙面上の左方向）にシフトしている。
【００５４】
このため、タイミングパルスＰＬＳは、Ｗｉｎｄｏｗパルスの最後尾付近に位置する。例えば、２個目のタイミングパルスＰＬＳは、符号Ｐ１で示されるように、Ｗｉｎｄｏｗパルスの範囲内に位置する（「Ｗｉｎｄｏｗパルス内」参照）。しかし、３個目のタイミングパルスＰＬＳは、符号Ｐ２で示されるように、Ｗｉｎｄｏｗパルスの範囲外に位置する（「Ｗｉｎｄｏｗパルス外」参照）。
【００５５】
このため、読み出しアドレスカウンタ部３３は、読み出しアドレスＲ＿ＡＤを０からＩ（＜Ｍ）までカウントした後、３個目のタイミングパルスＰＬＳが入力されることにより、読み出しアドレスＲ＿ＡＤを０にロード（リセット）する。したがって、読み出しアドレスカウンタ部３３は、３個目のタイミングパルスＰＬＳの入力タイミングＴ２から新たに読み出しアドレスＲ＿ＡＤのカウントを開始する。
【００５６】
これにより、ＦＩＦＯ２０から途中まで読み出された時刻範囲Ｔ３内のデータ「Ｃ」は廃棄され、信号エラーが検出される。そして、タイミングＴ２から新たにデータ「Ｃ」の読み出しが開始される。
【００５７】
また、図６は、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期より短い場合の受信処理部１００の動作の一例を示すタイムチャートである。図４と比較すると理解されるように、本例では装置内クロック信号ＣＬＫｃの周波数が受信クロック信号ＣＬＫｒの周波数より低いため、Ｗｉｎｄｏｗパルスが、図４の例より時刻が遅い方向（紙面上の右方向）にシフトしている。
【００５８】
このため、タイミングパルスＰＬＳは、Ｗｉｎｄｏｗパルスの先頭付近に位置する。例えば、２個目のタイミングパルスＰＬＳは、符号Ｐ３で示されるように、Ｗｉｎｄｏｗパルスの範囲内に位置する（「Ｗｉｎｄｏｗパルス内」参照）。しかし、３個目のタイミングパルスＰＬＳは、符号Ｐ４で示されるように、Ｗｉｎｄｏｗパルス（点線参照）の範囲外に位置する（「Ｗｉｎｄｏｗパルス外」参照）。
【００５９】
このため、読み出しアドレスカウンタ部３３は、読み出しアドレスＲ＿ＡＤを０からＫ（＜Ｍ）までカウントした後、３個目のタイミングパルスＰＬＳが入力されることにより、読み出しアドレスＲ＿ＡＤを０にリセットする。したがって、読み出しアドレスカウンタ部３３は、３個目のタイミングパルスＰＬＳの入力タイミングＴ４から新たに読み出しアドレスＲ＿ＡＤのカウントを開始する。
【００６０】
これにより、ＦＩＦＯ２０から途中まで読み出された時刻範囲Ｔ５内のデータ「Ｂ」は廃棄され、信号エラーが検出される。そして、タイミングＴ４から新たにデータ「Ｃ」の読み出しが開始される。なお、読み出しアドレスＲ＿ＡＤがリセットされることにより、Ｗｉｎｄｏｗパルスの生成は中止される（点線参照）。
【００６１】
このように、ＦＩＦＯ２０からデータが読み出されている途中で読み出しアドレスＲ＿ＡＤが０にリセットされると、途中まで読み出されたデータが廃棄されることにより信号エラーが発生する。これは、ＦＩＦＯ２０の記憶容量をＯＴＮフレーム信号ＦＲＭのデータ量に対して大きく設ければ回避できるが、この場合、装置コストが増加する。
【００６２】
そこで、実施例の伝送装置１は、ＯＴＮフレーム信号ＦＲＭの同期信号であるＦＡＳを検出し、その検出タイミングに基づきＦＡＳを除くデータをＦＡＳ分の時間間隔をおきＦＩＦＯに書き込む。そして、伝送装置１は、ＦＡＳの検出タイミングから、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭ内の所定位置のデータがＦＩＦＯに書き込まれるタイミングを検出し、その検出タイミングに基づきＦＩＦＯからデータの読み出しを開始する。
【００６３】
これにより、ＯＴＮフレーム信号ＦＲＭごとに読み出しデータＲ＿ＤＴの間に時間間隔が生じ、その時間間隔において読み出しアドレスＲ＿ＡＤがリセットされるとともに、クロック変動による書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが吸収される。
【００６４】
したがって、上記の比較例とは異なり、ＯＴＮフレーム信号ＦＲＭごとに書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差がリセットされる。さらに、読み出しデータＲ＿ＤＴの間の時間間隔のため、ＦＩＦＯから読み出しデータＲ＿ＤＴが読み出されている途中で読み出しアドレスＲ＿ＡＤがリセットされることが抑制され、クロック変動による信号エラーが低減される。
【００６５】
図７は、受信処理部１００の実施例を示す構成図である。図７において、図３と共通する構成については同一の符号を付し、その説明を省略する。
【００６６】
受信処理部１００は、クロック抽出部２１と、同期判定部２４と、書き込み側（Ｗ側）フレームカウンタ部２５と、書き込みアドレスカウンタ部２６と、書き込みイネーブル信号（ＷＥＮ）生成部２７と、基準パルス生成部２８と、ＦＩＦＯ２９とを有する。また、受信処理部１００は、読み出し側（Ｒ側）フレームカウンタ部３４と、読み出しイネーブル信号（ＲＥＮ）生成部３５と、読み出しアドレスカウンタ部３６とを有する。
【００６７】
受信処理部１００は、受信したＯＴＮフレーム信号ＦＲＭのデータを受信クロック信号ＣＬＫｒに従いＦＩＦＯ２９にいったん書き込み、装置内クロック信号ＣＬＫｃに従いＦＩＦＯ２９からそのデータを読み出すことにより、クロック乗せ替えを行う。このため、受信処理部１００は、ＦＩＦＯ２９を挟んで、受信クロック信号ＣＬＫｒに同期して動作する受信クロック動作領域１００ｃと、装置内クロック信号ＣＬＫｃに同期して動作する装置内クロック動作領域１００ｄに分かれている。
【００６８】
受信クロック動作領域１００ｃには、クロック抽出部２１、同期判定部２４、Ｗ側フレームカウンタ部２５、書き込みアドレスカウンタ部２６、ＷＥＮ生成部２７、及び基準パルス生成部２８がある。また、装置内クロック動作領域１００ｄには、Ｒ側フレームカウンタ部３４、ＲＥＮ生成部３５、及び読み出しアドレスカウンタ部３６がある。
【００６９】
同期判定部２４には、クロック抽出部２１から出力された書き込みデータＷ＿ＤＴが入力される。同期判定部２４は、検出部の一例であり、クロック抽出部２１が受信したＯＴＮフレーム信号ＦＲＭから同期信号のＦＡＳを検出する。すなわち、同期判定部２４は、ＯＴＮフレーム信号ＦＲＭの同期判定を行い、ＯＴＮフレーム信号ＦＲＭの先頭を示すフレームパルスＦＰ’を生成する。フレームパルスＦＰ’は、Ｗ側フレームカウンタ部２５に出力される。
【００７０】
Ｗ側フレームカウンタ部２５は、フレームパルスＦＰ’が入力されたとき、書き込み側フレームカウンタＷＣＴのカウントを開始する。書き込み側フレームカウンタＷＣＴは、ＦＩＦＯ２９に書き込まれる書き込みデータＷ＿ＤＴのＯＴＮフレーム信号ＦＲＭ内の位置を示す。
【００７１】
Ｗ側フレームカウンタ部２５は、受信クロック信号ＣＬＫｒに同期して、書き込み側フレームカウンタＷＣＴを０からＸ（Ｘ：正の整数）まで繰り返しカウントする。なお、ＯＴＮフレーム信号ＦＲＭのデータのうち、書き込み側フレームカウンタＷＣＴ＝０〜Ｘｈ−１（Ｘｈ＜Ｘ）の範囲のデータはＦＡＳに対応する。
【００７２】
ＷＥＮ生成部２７は、書き込み側フレームカウンタＷＣＴに基づき書き込みイネーブル信号ＷＥＮを生成し書き込みアドレスカウンタ部２６及びＦＩＦＯ２９に出力する。ＷＥＮ生成部２７は、書き込み制御部の一例であり、同期判定部２４がＦＡＳを検出したタイミングに基づき、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭのデータが、ＯＴＮフレーム信号ＦＲＭごとにＦＡＳ分の時間間隔をおいてＦＩＦＯ２９に書き込まれるように、書き込みデータＷ＿ＤＴを制御する。
【００７３】
ＷＥＮ生成部２７は、書き込み側フレームカウンタＷＣＴが０からＸｈ−１までの範囲内である場合、書き込みイネーブル信号ＷＥＮを‘０’に制御する。したがって、クロック抽出部２１からＦＩＦＯ２９に出力される書き込みデータＷ＿ＤＴのうち、上記の範囲に対応するＦＡＳのデータはＦＩＦＯ２９に書き込まれない。
【００７４】
また、ＷＥＮ生成部２７は、書き込み側フレームカウンタＷＣＴがＸｈからＸまでの範囲内である場合、書き込みイネーブル信号ＷＥＮを‘１’に制御する。したがって、クロック抽出部２１からＦＩＦＯ２９に出力される書き込みデータＷ＿ＤＴのうち、上記の範囲に対応するデータ、つまりＦＡＳを除くデータ（以下、「有効なデータ」と表記）はＦＩＦＯ２９に書き込まれる。なお、ＦＩＦＯ２９は、データを記憶する記憶部の一例である。
【００７５】
書き込みアドレスカウンタ部２６は、書き込みイネーブル信号ＷＥＮに基づき、受信クロック信号ＣＬＫｒに同期して、書き込みアドレスＷ＿ＡＤを０からｎ（正の整数）まで繰り返しカウントする。書き込みアドレスカウンタ部２６は、書き込みイネーブル信号ＷＥＮが‘０’である場合、書き込みアドレスＷ＿ＡＤのカウントを行わず、書き込みイネーブル信号ＷＥＮが‘１’である場合、書き込みアドレスＷ＿ＡＤのカウントを行う。書き込みアドレスＷ＿ＡＤは、ＦＩＦＯ２９に出力される。
【００７６】
基準パルス生成部２８は、ＦＩＦＯ２９からデータの読み出しを開始するタイミングを通知するタイミングパルスＴＰを生成する。生成されたタイミングパルスＴＰは、Ｒ側フレームカウンタ部３４に出力される。タイミングパルスＴＰの出力により、読み出しアドレスＲ＿ＡＤはリセットされる。
【００７７】
基準パルス生成部２８は、読み出し制御部の一例であり、同期判定部２４がＦＡＳを検出したタイミングから、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭ内の所定位置のデータがＦＩＦＯ２９に書き込まれるタイミングを検出する。基準パルス生成部２８は、その検出タイミングに基づきタイミングパルスＴＰを生成することによりＦＩＦＯ２９からのデータの読み出し開始のタイミングを制御する。
【００７８】
上述したように、ＦＩＦＯ２９には、ＯＴＮフレーム信号ＦＲＭごとに、有効なデータがＦＡＳ分の時間間隔をおいて書き込まれる。このため、ＯＴＮフレーム信号ＦＲＭごとに読み出しデータＲ＿ＤＴの間に時間間隔が生ずる。すなわち、ＦＩＦＯ２９からのデータ読み出しは、ＯＴＮフレーム信号ＦＲＭごとに時間間隔をおいて行われる。このため、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴが読み出されている途中で読み出しアドレスＲ＿ＡＤがリセットされることが抑制される。
【００７９】
また、クロック変動による書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが、読み出しデータＲ＿ＤＴの間の時間間隔により吸収される。したがって、クロック変動による信号エラーが低減される。
【００８０】
より具体的には、基準パルス生成部２８は、書き込み側フレームカウンタＷＣＴが所定値Ｘｃ（Ｘｈ＜Ｘｃ＜Ｘ）である場合、タイミングパルスＴＰを生成する。ここで、ＯＴＮフレーム信号ＦＲＭのデータのうち、書き込み側フレームカウンタＷＣＴのＸｈ〜Ｘｃに対応するデータの量は、ＦＩＦＯ２９の記憶容量の半分に相当する。すなわち、基準パルス生成部２８は、ＦＩＦＯ２９に書き込まれたＯＴＮフレーム信号ＦＲＭのデータ量がＦＩＦＯ２９の記憶容量の半分に達するタイミングを検出する。
【００８１】
このため、ＦＩＦＯ２９からのデータ読み出しは、ＦＩＦＯ２９にその記憶容量の半分のデータ量が書き込まれた時点から開始される。したがって、読み出しアドレスＲ＿ＡＤと書き込みアドレスＷ＿ＡＤのＦＩＦＯ２９のアドレス空間内の各位置を、読み出し開始時、互いに最も離すことができるので、クロック変動による信号エラーの発生が低減される。なお、基準パルス生成部２８は、これに限定されず、ＦＩＦＯ２９に書き込まれたＯＴＮフレーム信号ＦＲＭのデータ量がＦＩＦＯ２９の記憶容量の他の所定量に達するタイミングを検出してもよい。この場合も、読み出しアドレスＲ＿ＡＤと書き込みアドレスＷ＿ＡＤのＦＩＦＯ２９のアドレス空間内の各位置を、読み出し開始時、互いに離すことができる。
【００８２】
Ｒ側フレームカウンタ部３４は、タイミングパルスＴＰが入力されたとき、読み出し側フレームカウンタＲＣＴのカウントを開始する。読み出し側フレームカウンタＲＣＴは、ＦＩＦＯ２９から読み出される読み出しデータＲ＿ＤＴ、つまり有効なデータのＯＴＮフレーム信号ＦＲＭ内の位置を示す。
【００８３】
Ｒ側フレームカウンタ部３４は、装置内クロック信号ＣＬＫｃに同期して、読み出し側フレームカウンタＲＣＴを０からＹ（Ｙ：正の整数）まで繰り返しカウントする。Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴが０である場合、ＯＴＮフレーム信号ＦＲＭのデータのうち、有効なデータの先頭を示すフレームパルスＦＰを出力する。また、読み出し側フレームカウンタＲＣＴはＲＥＮ生成部３５に出力される。
【００８４】
ＲＥＮ生成部３５は、読み出し側フレームカウンタＲＣＴに基づき読み出しイネーブル信号ＲＥＮを生成し、ＦＩＦＯ２９及び読み出しアドレスカウンタ部３６に出力する。ＲＥＮ生成部３５は、読み出し側フレームカウンタＲＣＴに基づき、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴが有効なデータの範囲内であるか否かを判定する。
【００８５】
ＲＥＮ生成部３５は、例えば、読み出し側フレームカウンタＲＣＴが０になった時点から読み出し側フレームカウンタＲＣＴがＹになった時点までの読み出しデータＲ＿ＤＴを有効なデータ範囲と判定する。ＲＥＮ生成部３５は、読み出しデータＲ＿ＤＴが有効なデータの範囲内である場合、読み出しイネーブル信号ＲＥＮを‘１’とし、読み出しデータＲ＿ＤＴが有効なデータの範囲内ではない場合、読み出しイネーブル信号ＲＥＮを‘０’とする。
【００８６】
読み出しイネーブル信号ＲＥＮが‘１’である場合、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴが読み出されるが、読み出しイネーブル信号ＲＥＮが‘０’ である場合、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴは読み出されない。このため、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭのデータがＦＩＦＯ２９から読み出される。
【００８７】
読み出しアドレスカウンタ部３６は、読み出しイネーブル信号ＲＥＮが‘１’である場合、装置内クロック信号ＣＬＫｃに同期して、読み出しアドレスＲ＿ＡＤを０からｍ（ｍ：正の整数）まで繰り返しカウントする。読み出しアドレスＲ＿ＡＤはＦＩＦＯ２９に出力される。
【００８８】
図８Ａは、受信処理部１００の受信クロック動作領域１００ｃの動作の一例を示すフローチャートである。まず、書き込み側フレームカウンタＷＣＴ及び書き込みアドレスＷ＿ＡＤは、それぞれ、０に初期化される（ステップＳｔ１）。次に、クロック抽出部２１は、ＯＴＮフレーム信号ＦＲＭの受信を開始する（ステップＳｔ２）。
【００８９】
次に、同期判定部２４は、フレーム信号ＦＲＭの同期判定を行う（ステップＳｔ３）。すなわち、同期判定部２４は、受信したＯＴＮフレーム信号ＦＲＭからＦＡＳを検出する。同期判定部２４は、ＦＡＳを検出した場合、フレームパルスＦＰ’を出力する。
【００９０】
次に、Ｗ側フレームカウンタ部２５は、フレームパルスＦＰ’が入力された場合（ステップＳｔ４のＹｅｓ）、書き込み側フレームカウンタＷＣＴを０にロードする（ステップＳｔ５）。また、Ｗ側フレームカウンタ部２５は、フレームパルスＦＰ’が入力されていない場合（ステップＳｔ４のＮｏ）、書き込み側フレームカウンタＷＣＴに１を加算する（ステップＳｔ６）。
【００９１】
次に、基準パルス生成部２８は、書き込み側フレームカウンタＷＣＴが所定値Ｘｃである場合（ステップＳｔ７のＹｅｓ）、タイミングパルスＴＰを生成する（ステップＳｔ８）。また、基準パルス生成部２８は、書き込み側フレームカウンタＷＣＴが所定値Ｘｃではない場合（ステップＳｔ７のＮｏ）、タイミングパルスＴＰを生成しない。
【００９２】
次に、ＷＥＮ生成部２７は、書き込み側フレームカウンタＷＣＴがＸｈからＸまでの範囲内であるか否かを判定する（ステップＳｔ９）。これにより、ＷＥＮ生成部２７は、書き込みデータＷ＿ＤＴが、ＦＡＳ以外のデータであるか否かを判定する。
【００９３】
ＷＥＮ生成部２７は、０≦ＷＣＴ＜Ｘｈの場合（ステップＳｔ９のＮｏ）、書き込みイネーブル信号ＷＥＮを‘０’にする（ステップＳｔ１１）。その後、後述するステップＳｔ１６の判定処理が実行される。
【００９４】
また、ＷＥＮ生成部２７は、Ｘｈ≦ＷＣＴ≦Ｘの場合（ステップＳｔ９のＹｅｓ）、書き込みイネーブル信号ＷＥＮを‘１’にする（ステップＳｔ１０）。次に、書き込みデータＷ＿ＤＴが、ＦＩＦＯ２９の書き込みアドレスＷ＿ＡＤに書き込まれる（ステップＳｔ１２）。
【００９５】
次に、書き込みアドレスカウンタ部２６は、書き込みアドレスＷ＿ＡＤがｎであるか否かを判定する（ステップＳｔ１３）。書き込みアドレスカウンタ部２６は、書き込みアドレスＷ＿ＡＤがｎである場合（ステップＳｔ１３のＹｅｓ）、書き込みアドレスＷ＿ＡＤを０にロードする（ステップＳｔ１５）。また、書き込みアドレスカウンタ部２６は、書き込みアドレスＷ＿ＡＤがｎではない場合（ステップＳｔ１３のＮｏ）、書き込みアドレスＷ＿ＡＤに１を加算する（ステップＳｔ１４）。
【００９６】
次に、ＯＴＮフレーム信号ＦＲＭの受信が継続される場合（ステップＳｔ１６のＹｅｓ）、再びステップＳｔ３の処理が実行され、ＯＴＮフレーム信号ＦＲＭの受信が継続されない場合（ステップＳｔ１６のＮｏ）、動作は終了する。このようにして、受信処理部１００の受信クロック動作領域１００ｃの動作は行われる。
【００９７】
図８Ｂは、受信処理部１００の装置内クロック動作領域１００ｄの動作の一例を示すフローチャートである。まず、読み出し側フレームカウンタＲＣＴ及び読み出しアドレスＲ＿ＡＤは、それぞれ、０に初期化される（ステップＳｔ２１）。
【００９８】
次に、Ｒ側フレームカウンタ部３４は、タイミングパルスＴＰの入力の有無を判定する（ステップＳｔ２２）。Ｒ側フレームカウンタ部３４は、タイミングパルスＴＰが入力された場合（ステップＳｔ２２のＹｅｓ）、読み出し側フレームカウンタＲＣＴを０にロードする（ステップＳｔ２３）。
【００９９】
また、Ｒ側フレームカウンタ部３４は、タイミングパルスＴＰが入力されていない場合（ステップＳｔ２２のＮｏ）、読み出し側フレームカウンタＲＣＴがＹであるか否かを判定する（ステップＳｔ２４）。Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴがＹではない場合（ステップＳｔ２４のＮｏ）、読み出し側フレームカウンタＲＣＴに１を加算する（ステップＳｔ２５）。また、読み出し側フレームカウンタＲＣＴがＹである場合（ステップＳｔ２４のＹｅｓ）、ステップＳｔ２５の処理は実行されない。
【０１００】
次に、Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴが０であるか否かを判定する（ステップＳｔ２６）。Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴが０である場合（ステップＳｔ２６のＹｅｓ）、フレームパルスＦＰを生成する（ステップＳｔ２７）。また、Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴが０ではない場合（ステップＳｔ２６のＮｏ）、ステップＳｔ２７の処理を実行しない。
【０１０１】
次に、ＲＥＮ生成部３５は、読み出し側フレームカウンタＲＣＴに基づき、読み出しデータＲ＿ＤＴが有効なデータの範囲内であるか否かを判定する（ステップＳｔ２８）。ＲＥＮ生成部３５は、読み出しデータＲ＿ＤＴが有効なデータの範囲外である場合（ステップＳｔ２８のＮｏ）、読み出しイネーブル信号ＲＥＮを‘０’とする（ステップＳｔ３０）。その後、後述するステップＳｔ３５の判定処理が実行される。
【０１０２】
また、ＲＥＮ生成部３５は、読み出しデータＲ＿ＤＴが有効なデータの範囲内である場合（ステップＳｔ２８のＹｅｓ）、読み出しイネーブル信号ＲＥＮを‘１’とする（ステップＳｔ２９）。次に、ＦＩＦＯ２９の読み出しアドレスＲ＿ＡＤから読み出しデータＲ＿ＤＴが読み出される（ステップＳｔ３１）。
【０１０３】
次に、読み出しアドレスカウンタ部３６は、読み出しアドレスＲ＿ＡＤがｍであるか否かを判定する（ステップＳｔ３２）。読み出しアドレスカウンタ部３６は、読み出しアドレスＲ＿ＡＤがｍである場合（ステップＳｔ３２のＹｅｓ）、読み出しアドレスＲ＿ＡＤを０にロードする（ステップＳｔ３４）。また、読み出しアドレスカウンタ部３６は、読み出しアドレスＲ＿ＡＤがｍではない場合（ステップＳｔ３２のＮｏ）読み出しアドレスＲ＿ＡＤに１を加算する（ステップＳｔ３３）。
【０１０４】
次に、ＯＴＮフレーム信号ＦＲＭの受信が継続される場合（ステップＳｔ３５のＹｅｓ）、再びステップＳｔ２２の処理が実行され、ＯＴＮフレーム信号ＦＲＭの受信が継続されない場合（ステップＳｔ３５のＮｏ）、動作は終了する。このようにして、受信処理部１００の装置内クロック動作領域１００ｄの動作は行われる。
【０１０５】
図９は、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期より長い場合の受信処理部１００の動作の一例を示すタイムチャートである。本例では３個のＯＴＮフレーム信号ＦＲＭが受信され、１個目（最初）のＯＴＮフレーム信号ＦＲＭにおいてクロック変動が生じた場合を挙げる。
【０１０６】
また、本例では、ＦＩＦＯ２９の記憶容量が、ＯＴＮフレーム信号ＦＲＭの有効なデータの４分の１であると仮定する。このため、１つのＯＴＮフレーム信号ＦＲＭにあたり、書き込みアドレスカウンタ部２６は書き込みアドレスＷ＿ＡＤを０からｎまで４回カウントし、読み出しアドレスカウンタ部３６は読み出しアドレスＲ＿ＡＤを０からｍまで４回カウントする。各ＯＴＮフレーム信号ＦＲＭの有効なデータは、４つの部分「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」に分けられてＦＩＦＯ２９に書き込まれる。
【０１０７】
時刻ｔ１１において、１個目のＯＴＮフレーム信号ＦＲＭが受信される。同期判定部２４は、ＯＴＮフレーム信号ＦＲＭが受信されるたびにＦＡＳを検出し、フレームパルスＦＰ’を出力する。Ｗ側フレームカウンタ部２５は、フレームパルスＦＰ’が入力されるたびに書き込み側フレームカウンタＷＣＴを０として、カウントを開始する。ＯＴＮフレーム信号ＦＲＭは時間間隔をおかずに連続で受信されるため、Ｗ側フレームカウンタ部２５は、書き込み側フレームカウンタＷＣＴがＸとなった後、すぐにフレームパルスＦＰ’が入力される。
【０１０８】
ＷＥＮ生成部２７は、書き込み側フレームカウンタＷＣＴに基づき、書き込みデータＷ＿ＤＴから有効なデータの範囲を検出する。ＷＥＮ生成部２７は、書き込みデータＷ＿ＤＴが有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」の範囲内である場合、書き込みイネーブル信号ＷＥＮを‘１’（Ｈｉｇｈ）とし、書き込みデータＷ＿ＤＴがＦＡＳの範囲内である場合、書き込みイネーブル信号ＷＥＮを‘０’（Ｌｏｗ）とする。このため、ＦＡＳのデータはＦＩＦＯ２９に書き込まれない。
【０１０９】
ＷＥＮ生成部２７は、例えば、データ「Ａ１」〜「Ａ４」の期間Ｔ１３では書き込みイネーブル信号ＷＥＮを‘１’とし、データ「Ａ１」〜「Ａ４」に続くＦＡＳの期間Ｔ１０では書き込みイネーブル信号ＷＥＮを‘０’とする。書き込みアドレスカウンタ部２６は、書き込みイネーブル信号ＷＥＮが‘１’である場合、書き込みアドレスＷ＿ＡＤを０からｎまで繰り返しカウントする。
【０１１０】
このため、ＦＩＦＯ２９には、ＯＴＮフレーム信号ＦＲＭごとにＦＡＳ分の時間間隔をおいて有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」が、書き込みデータＷ＿ＤＴとして順次に書き込まれる。１個目のＯＴＮフレーム信号ＦＲＭを例に挙げると、時刻ｔ１２〜ｔ１４ではデータ「Ａ１」が書き込まれ、時刻ｔ１４〜ｔ１５ではデータ「Ａ２」が書き込まれる。また、時刻ｔ１５〜ｔ１６ではデータ「Ａ３」が書き込まれ、時刻ｔ１６〜ｔ１７ではデータ「Ａ４」が書き込まれる。なお、各データ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」の容量は、ＦＩＦＯ２９の記憶容量に等しい。
【０１１１】
基準パルス生成部２８は、書き込み側フレームカウンタＷＣＴがＸｃとなるたびにタイミングパルスＴＰを出力する。上述したように、基準パルス生成部２８は、ＦＩＦＯ２９に書き込まれた書き込みデータＷ＿ＤＴの量がＦＩＦＯ２９の記憶容量の半分に達したときにタイミングパルスＴＰを出力する。１個目のＯＴＮフレーム信号ＦＲＭの場合、時刻ｔ１３においてタイミングパルスＴＰが出力される。タイミングパルスＴＰにより、ＦＩＦＯ２９からのデータ読み出しタイミングが通知される。
【０１１２】
Ｒ側フレームカウンタ部３４は、タイミングパルスＴＰが入力されるたびに、読み出し側フレームカウンタＲＣＴを０にロードして、有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」のカウントを開始する。Ｒ側フレームカウンタ部３４は、１個目のＯＴＮフレーム信号ＦＲＭの場合、時刻ｔ２１からカウントを開始し、２個目のＯＴＮフレーム信号ＦＲＭの場合、時刻ｔ２６からカウントを開始する。
【０１１３】
また、Ｒ側フレームカウンタ部３４は、読み出し側フレームカウンタＲＣＴが０となるたびにフレームパルスＦＰを出力する。なお、フレームパルスＦＰは、後段のデスクランブル部１０１などで用いられる。
【０１１４】
ＲＥＮ生成部３５は、読み出し側フレームカウンタＲＣＴに基づき、読み出しデータＲ＿ＤＴが有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」の範囲を判定し、その範囲内では読み出しイネーブル信号ＲＥＮを‘１’とし、その範囲外では読み出しイネーブル信号ＲＥＮを‘０’とする。ＲＥＮ生成部３５は、例えば、データ「Ａ１」〜「Ａ４」の期間Ｔ１５では読み出しイネーブル信号ＲＥＮを‘１’とし、データ「Ａ１」〜「Ａ４」に続くＦＡＳに対応する期間Ｔ１４では読み出しイネーブル信号ＲＥＮを‘０’とする。
【０１１５】
読み出しアドレスカウンタ部３６は、読み出しイネーブル信号ＲＥＮが‘１’である場合、読み出しアドレスＲ＿ＡＤを０からｍまで繰り返しカウントする。これにより、ＦＩＦＯ２９から有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」が、読み出しデータＲ＿ＤＴとして順次に読み出される。
【０１１６】
１個目のＯＴＮフレーム信号ＦＲＭを例に挙げると、時刻ｔ２１〜ｔ２２ではデータ「Ａ１」が読み出され、時刻ｔ２２〜ｔ２３ではデータ「Ａ２」が読み出される。また、時刻ｔ２３〜ｔ２４ではデータ「Ａ３」が読み出され、時刻ｔ２４〜ｔ２５ではデータ「Ａ４」が読み出される。
【０１１７】
また、読み出しイネーブル信号ＲＥＮが‘０’である期間Ｔ１４では、ＦＩＦＯ２９から有効なデータが読み出されないため、読み出しデータＲ＿ＤＴは、データ読み出し処理では「don’t care」（「ｄｃ」参照）な値となる。この期間Ｔ１４は、上述したＯＴＮフレーム信号ＦＲＭごとの読み出しデータＲ＿ＤＴの間の時間間隔であり、クロック変動による書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれの吸収に用いられる。
【０１１８】
本例では、受信クロック信号ＣＬＫｒの周波数が装置内クロック信号ＣＬＫｃの周波数より低いため、１個目のＯＴＮフレーム信号ＦＲＭについて、読み出しイネーブル信号ＲＥＮ＝‘１’の期間Ｔ１５の長さが書き込みイネーブル信号ＷＥＮ＝‘１’の長さより短くなる。このため、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差にずれが生じ、読み出しデータＲ＿ＤＴの有効なデータ「Ａ１」〜「Ａ４」の期間Ｔ１５も書き込みデータＷ＿ＤＴの有効なデータ「Ａ１」〜「Ａ４」の期間Ｔ１３より短くなる。
【０１１９】
したがって、ＦＩＦＯ２９へのデータ「Ａ１」〜「Ａ４」の書き込みからＦＩＦＯ２９からのデータ「Ａ１」〜「Ａ４」の読み出しまでのタイミングのマージンが小さくなる。しかし、読み出しデータＲ＿ＤＴが「don’t care」な値となる期間Ｔ１４が延びることにより、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが吸収される。このため、２個目以降のＯＴＮフレーム信号ＦＲＭの処理において、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差が正常な値に調整される。
【０１２０】
また、図１０は、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期より短い場合の受信処理部１００の動作の一例を示すタイムチャートである。なお、図１０において、図９と共通する期間については同一の符号を付し、その説明を省略する。
【０１２１】
本例では、受信クロック信号ＣＬＫｒの周波数が装置内クロック信号ＣＬＫｃの周波数より高いため、１個目のＯＴＮフレーム信号ＦＲＭについて、読み出しイネーブル信号ＲＥＮ＝‘１’の期間Ｔ１５の長さが書き込みイネーブル信号ＷＥＮ＝‘１’の長さより長くなる。このため、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差にずれが生じ、読み出しデータＲ＿ＤＴの有効なデータ「Ａ１」〜「Ａ４」の期間Ｔ１５も書き込みデータＷ＿ＤＴの有効なデータ「Ａ１」〜「Ａ４」の期間Ｔ１３より長くなる。
【０１２２】
したがって、ＦＩＦＯ２９からのデータ「Ａ１」〜「Ａ４」の読み出しから、ＦＩＦＯ２９への次のデータ「Ｂ１」〜「Ｂ４」の書き込みまでのタイミングのマージンが小さくなる。しかし、読み出しデータＲ＿ＤＴが「don’t care」な値となる期間Ｔ１４が縮むことにより、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが吸収される。このため、２個目以降のＯＴＮフレーム信号ＦＲＭの処理において、書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差が正常な値に調整される。
【０１２３】
このように、ＦＩＦＯ２９には、ＯＴＮフレーム信号ＦＲＭのデータのうち、ＦＡＳを除いた有効なデータ「Ａ１」〜「Ａ４」，「Ｂ１」〜「Ｂ４」，「Ｃ１」〜「Ｃ４」のみが書き込まれる。また、ＦＩＦＯ２９からのデータ読み出しは、フレームパルスＦＰに基づき、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭ内の所定位置のデータの書き込みタイミングで開始される。
【０１２４】
このため、ＯＴＮフレーム信号ＦＲＭごとに読み出しデータＲ＿ＤＴの間に「don’t care」な値となる期間Ｔ１４（時間間隔）が生ずる。したがって、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴが読み出されている途中で読み出しアドレスＲ＿ＡＤがリセットされることが抑制される。さらに、この期間Ｔ１４は、クロック変動による書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれの吸収に用いられるため、信号エラーが低減される。
【０１２５】
しかし、過度なクロック変動が発生した場合、アドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが期間Ｔ１４の許容範囲を超え、タイミングパルスＴＰが、ＦＩＦＯ２９からのデータ読み出しの途中に出力され得る。
【０１２６】
そこで、受信処理部１００は、以下の実施例のように、ＦＩＦＯ２９からのデータ読み出しを監視し、データ読み出し中にタイミングパルスＴＰが入力された場合、そのデータ読み出しの完了後に新たなデータ読み出しを開始してもよい。
【０１２７】
図１１は、本例における受信処理部１００を示す構成図である。図１１において、図７と共通する構成については同一の符号を付し、その説明を省略する。
【０１２８】
受信処理部１００は、クロック抽出部２１と、同期判定部２４と、Ｗ側フレームカウンタ部２５と、書き込みアドレスカウンタ部２６と、ＷＥＮ生成部２７と、基準パルス生成部２８と、ＦＩＦＯ２９とを有する。また、受信処理部１００は、Ｒ側フレームカウンタ部３４ａと、ＲＥＮ生成部３５と、読み出しアドレスカウンタ部３６と、ロードパルス生成部３７と、状態監視部３８とを有する。
【０１２９】
受信クロック動作領域１００ｃには、クロック抽出部２１、同期判定部２４、Ｗ側フレームカウンタ部２５、書き込みアドレスカウンタ部２６、ＷＥＮ生成部２７、及び基準パルス生成部２８がある。また、装置内クロック動作領域１００ｅには、Ｒ側フレームカウンタ部３４ａ、ＲＥＮ生成部３５、読み出しアドレスカウンタ部３６、ロードパルス生成部３７、及び状態監視部３８がある。
【０１３０】
状態監視部３８は、判定部の一例であり、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴの読み出しが行われているか否かを判定する。すなわち、状態監視部３８は、ＦＩＦＯ２９のデータ読み出しを監視する。
【０１３１】
より具体的には、状態監視部３８は、読み出し側フレームカウンタＲＣＴに基づき、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴの読み出しが行われているか否かを判定する。もっとも、状態監視部３８は、これに限定されず、読み出しイネーブル信号ＲＥＮに基づき判定を行ってもよい。状態監視部３８は、判定結果をロードパルス生成部３７に出力する。
【０１３２】
ロードパルス生成部３７は、補正部の一例であり、状態監視部３８の判定の結果、ＦＩＦＯ２９からのデータ読み出しが行われている場合、読み出し開始のタイミングが到来したとき、読み出し開始のタイミングをそのデータの読み出しの完了後のタイミングに補正する。より具体的には、ロードパルス生成部３７は、データ読み出し中に基準パルス生成部２８からタイミングパルスＴＰが入力されたとき、フラグｆｌｇを「Ｌ」（Low）から「Ｈ」（High）に変更してＲ側フレームカウンタ部３４ａに出力する。また、ロードパルス生成部３７は、タイミングパルスＴＰをＲ側フレームカウンタ部３４ａに出力する。
【０１３３】
Ｒ側フレームカウンタ部３４ａは、装置内クロック信号ＣＬＫｃに同期して、読み出し側フレームカウンタＲＣＴを０からＹまで繰り返しカウントする。Ｒ側フレームカウンタ部３４ａは、フラグｆｌｇに応じたカウンタ動作を行う。Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴがＹである場合、ｆｌｇ＝「Ｈ」であるとき、ロードパルス生成部３７に対しｆｌｇ＝「Ｌ」としたうえで、読み出し側フレームカウンタＲＣＴを０にロードする。
【０１３４】
これにより、ＦＩＦＯ２９からのデータ読み出し中、タイミングパルスＴＰが入力された場合でも、Ｒ側フレームカウンタ部３４ａは、そのデータ読み出しの完了後、読み出し側フレームカウンタＲＣＴを０にロードすることができる。したがって、データ読み出しが中断されることはなく、そのデータ読み出しの完了後、新たなデータ読み出しが開始される。
【０１３５】
図１２Ａ及び図１２Ｂは、本例における受信処理部１００の装置内クロック動作領域１００ｅの動作を示すフローチャートである。図１２Ａ及び図１２Ｂにおいて、図８Ｂと共通する処理については同一の符号を付し、その説明を省略する。
【０１３６】
まず、読み出し側フレームカウンタＲＣＴ及び読み出しアドレスＲ＿ＡＤは、それぞれ、０に初期化され、また、フラグｆｌｇが「Ｌ」に初期化される（ステップＳｔ４１）。次に、ロードパルス生成部３７は、タイミングパルスＴＰの入力の有無を判定する（ステップＳｔ４２）。
【０１３７】
ロードパルス生成部３７は、タイミングパルスＴＰが入力された場合（ステップＳｔ４２のＹｅｓ）、状態監視部３８の判定結果に基づき、ＦＩＦＯ２９からのデータ読み出しが行われているか否かを判定する（ステップＳｔ４３）。ロードパルス生成部３７は、データ読み出し中である場合（ステップＳｔ４３のＹｅｓ）、フラグｆｌｇ＝「Ｈ」とする（ステップＳｔ４４）。
【０１３８】
次に、Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴに１を加算する（ステップＳｔ４５）。このとき、Ｒ側フレームカウンタ部３４ａは、タイミングパルスＴＰを無視するため、読み出し側フレームカウンタＲＣＴは０にロードされない。その後、上記のステップＳｔ２６以降の処理が実行される。
【０１３９】
また、データ読み出し中ではない場合（ステップＳｔ４３のＮｏ）、Ｒ側フレームカウンタ部３４ａは、タイミングパルスＴＰに基づき、読み出し側フレームカウンタＲＣＴを０にロードする（ステップＳｔ４６）。その後、上記のステップＳｔ２６以降の処理が実行される。
【０１４０】
また、タイミングパルスＴＰが入力されていない場合（ステップＳｔ４２のＮｏ）、Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴがＹであるか否かを判定する（ステップＳｔ４７）。Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴがＹではない場合（ステップＳｔ４７のＮｏ）、読み出し側フレームカウンタＲＣＴに１を加算する（ステップＳｔ４５）。その後、上記のステップＳｔ２６以降の処理が実行される。
【０１４１】
Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴがＹである場合（ステップＳｔ４７のＹｅｓ）、フラグｆｌｇが「Ｈ」であるか否かを判定する（ステップＳｔ４８）。フラグｆｌｇが「Ｌ」である場合（ステップＳｔ４８のＮｏ）、上記のステップＳｔ２６以降の処理が実行される。
【０１４２】
また、Ｒ側フレームカウンタ部３４ａは、フラグｆｌｇが「Ｈ」である場合（ステップＳｔ４８のＹｅｓ）、ロードパルス生成部３７に対しフラグｆｌｇが「Ｌ」に制御する（ステップＳｔ４９）。次に、Ｒ側フレームカウンタ部３４ａは、読み出し側フレームカウンタＲＣＴを０にロードする（ステップＳｔ４６）。
【０１４３】
これにより、読み出し側フレームカウンタＲＣＴのロードが、データ読み出しの完了後まで延期されるため、新たなデータ読み出しの開始タイミングが、データ読み出しの完了後に補正される。その後、上記のステップＳｔ２６以降の処理が実行される。このようにして、受信処理部１００の装置内クロック動作領域１００ｅの動作は行われる。
【０１４４】
図１３は、本例における受信処理部１００の動作を示すタイムチャートである。なお、図１３において、図９と共通する期間については同一の符号を付し、その説明を省略する。
【０１４５】
本例では、受信クロック信号ＣＬＫｒの周期が装置内クロック信号ＣＬＫｃの周期より短いと仮定する。このため、１個目のＯＴＮフレーム信号ＦＲＭの処理において、ＦＩＦＯ２９からデータ「Ａ４」を読み出し中の期間Ｔ１５内の時刻ｔ２５に、タイミングパルスＴＰが出力される。このため、時刻ｔ２５において、フラグｆｌｇが「Ｈ」に制御される。
【０１４６】
これにより、次のデータ「Ｂ１」の読み出し開始タイミングが、データ「Ａ４」を読み出し完了後の時刻ｔ２６に補正される。このため、正常にデータ読み出しが行われる。なお、フラグｆｌｇは「Ｌ」に戻される。
【０１４７】
これまで述べたように、実施例の伝送装置１は、データを記憶するＦＩＦＯ２９と、クロック抽出部２１と、同期判定部２４と、ＷＥＮ生成部２７と、基準パルス生成部２８とを有する。クロック抽出部２１は、ＯＴＮフレーム信号ＦＲＭを受信しＯＴＮフレーム信号ＦＲＭのデータをＦＩＦＯ２９に書き込む。
【０１４８】
同期判定部２４は、クロック抽出部２１が受信したＯＴＮフレーム信号ＦＲＭからフレーム同期を行うためのＦＡＳを検出する。ＷＥＮ生成部２７は、同期判定部２４がＦＡＳを検出したタイミングに基づき、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭのデータが、ＯＴＮフレーム信号ＦＲＭごとにＦＡＳ分の時間間隔をおいてＦＩＦＯ２９に書き込まれるように、書き込みデータＷ＿ＤＴを制御する。
【０１４９】
基準パルス生成部２８は、同期判定部２４がＦＡＳを検出したタイミングから、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭ内の所定位置のデータがＦＩＦＯ２９に書き込まれるタイミングを検出し、その検出したタイミングに基づきＦＩＦＯ２９からの読み出しデータＲ＿ＤＴの読み出し開始のタイミングを制御する。
【０１５０】
上記の構成によると、ＦＩＦＯ２９には、ＯＴＮフレーム信号ＦＲＭごとに、有効なデータがＦＡＳ分の時間間隔をおいて書き込まれる。このため、ＯＴＮフレーム信号ＦＲＭごとに読み出しデータＲ＿ＤＴの間に時間間隔が生ずる。すなわち、ＦＩＦＯ２９からのデータ読み出しは、ＯＴＮフレーム信号ＦＲＭごとに時間間隔をおいて行われる。このため、ＦＩＦＯ２９から読み出しデータＲ＿ＤＴが読み出されている途中で読み出しアドレスＲ＿ＡＤがリセットされることが抑制される。
【０１５１】
また、クロック変動による書き込みアドレスＷ＿ＡＤと読み出しアドレスＲ＿ＡＤの位相差のずれが、読み出しデータＲ＿ＤＴの間の時間間隔により吸収される。したがって、クロック変動による信号エラーが低減される。
【０１５２】
また、実施例の信号処理方法は、以下のステップを含む。
ステップ（１）：ＯＴＮフレーム信号ＦＲＭを受信する。
ステップ（２）：その受信したＯＴＮフレーム信号ＦＲＭからフレーム同期を行うためのＦＡＳを検出する。
ステップ（３）：ＦＡＳが検出されたタイミングに基づき、ＦＡＳを除くＯＴＮフレーム信号ＦＲＭのデータを、ＯＴＮフレーム信号ＦＲＭごとにＦＡＳ分の時間間隔をおいてＦＩＦＯ２９に書き込む。
ステップ（４）：ＦＡＳが検出されたタイミングからＯＴＮフレーム信号ＦＲＭ内の所定位置のデータがＦＩＦＯ２９に書き込まれるタイミングを検出する。
ステップ（５）：その検出したタイミングに基づきＦＩＦＯ２９からのデータの読み出し開始のタイミングを制御する。
【０１５３】
実施例の信号処理方法は、上記の伝送装置１と同様の構成を含むので、上述した内容と同様の作用効果を奏する。
【０１５４】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１５５】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  データを記憶する記憶部と、
フレーム信号を受信し前記フレーム信号のデータを前記記憶部に書き込む書き込み部と、
前記書き込み部が受信した前記フレーム信号からフレーム同期を行うための同期信号を検出する検出部と、
前記検出部が前記同期信号を検出したタイミングに基づき、前記同期信号を除く前記フレーム信号のデータが、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて前記記憶部に書き込まれるように、前記記憶部に書き込まれるデータを制御する書き込み制御部と、
前記検出部が前記同期信号を検出したタイミングから、前記同期信号を除く前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御する読み出し制御部とを有することを特徴とする伝送装置。
（付記２）  前記読み出し制御部は、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の所定量に達するタイミングを検出することを特徴とする付記１に記載の伝送装置。
（付記３）  前記読み出し制御部は、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の半分に達するタイミングを検出することを特徴とする付記２に記載の伝送装置。
（付記４）  前記記憶部からデータの読み出しが行われているか否かを判定する判定部と、
前記判定部の判定の結果、前記記憶部からデータの読み出しが行われている場合、前記読み出し開始のタイミングが到来したとき、前記読み出し開始のタイミングを前記記憶部からのデータの読み出しの完了後のタイミングに補正する補正部とを有することを特徴とする付記１乃至３の何れかに記載の伝送装置。
（付記５）  フレーム信号を受信し、
該受信した前記フレーム信号からフレーム同期を行うための同期信号を検出し、
前記同期信号が検出されたタイミングに基づき、前記同期信号を除く前記フレーム信号のデータを、前記フレーム信号ごとに前記同期信号分の時間間隔をおいて記憶部に書き込み、
前記同期信号が検出されたタイミングから前記フレーム信号内の所定位置のデータが前記記憶部に書き込まれるタイミングを検出し、
該検出したタイミングに基づき前記記憶部からのデータの読み出し開始のタイミングを制御することを特徴とする信号処理方法。
（付記６）  前記所定位置のデータが前記記憶部に書き込まれるタイミングを検出する処理において、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の所定量に達するタイミングを検出することを特徴とする付記５に記載の信号処理方法。
（付記７）  前記所定位置のデータが前記記憶部に書き込まれるタイミングを検出する処理において、前記記憶部に書き込まれた前記フレーム信号のデータ量が前記記憶部の記憶容量の半分に達するタイミングを検出することを特徴とする付記６に記載の信号処理方法。
（付記８）  前記記憶部からデータの読み出しが行われているか否かを判定し、
該判定の結果、前記記憶部からデータの読み出しが行われている場合、前記読み出し開始のタイミングが到来したとき、前記読み出し開始のタイミングを前記記憶部からのデータの読み出しの完了後のタイミングに補正することを特徴とする付記４乃至７の何れかに記載の信号処理方法。
【符号の説明】
【０１５６】
１       伝送装置
２０，２９      ＦＩＦＯ
２１       クロック抽出部
２４       同期判定部
２７       ＷＥＮ生成部
２８       基準パルス生成部
３７       ロードパルス生成部
３８       状態監視部
ＦＲＭ      ＯＴＮフレーム信号
【図１】
2017152928.tif 000003
【図２】
2017152928.tif 000004
【図３】
2017152928.tif 000005
【図４】
2017152928.tif 000006
【図５】
2017152928.tif 000007
【図６】
2017152928.tif 000008
【図７】
2017152928.tif 000009
【図８Ａ】
2017152928.tif 000010
【図８Ｂ】
2017152928.tif 000011
【図９】
2017152928.tif 000012
【図１０】
2017152928.tif 000013
【図１１】
2017152928.tif 000014
【図１２Ａ】
2017152928.tif 000015
【図１２Ｂ】
2017152928.tif 000016
【図１３】
2017152928.tif 000017