(57)【要約】      （修正有）【課題】逆回復時間を短くできる半導体装置を提供する。【解決手段】第１導電形の第１半導体領域１と、第１導電形の第２半導体領域２と、第１導電形の第３半導体領域３と、第２導電形の第４半導体領域４と、を有する。第２半導体領域２は、第１半導体領域１の上に設けられている。第２半導体領域２における結晶欠陥の密度は、第１半導体領域１における結晶欠陥の密度よりも高い。第３半導体領域３は、第２半導体領域２の上に設けられている。第３半導体領域３の第１導電形の不純物濃度は、第１半導体領域１における第１導電形の不純物濃度よりも高い。第４半導体領域４は、第３半導体領域３の上に設けられている。【選択図】図１
2017054934.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、前記第１半導体領域における結晶欠陥の密度よりも高い結晶欠陥の密度を有する第１導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第１半導体領域における第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
を備えた半導体装置。
【請求項２】
第１導電形の第５半導体領域と、
第２導電形の第６半導体領域と、
前記第５半導体領域の上および前記第６半導体領域の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、前記第５半導体領域の上に位置し、前記第１半導体領域における結晶欠陥密度よりも高い結晶欠陥密度を有する第１導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、第１導電形の不純物濃度が、前記第１半導体領域における第１導電形の不純物濃度よりも高い第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
前記第１半導体領域の上に設けられ、前記第６半導体領域の上に位置する第２導電形の第７半導体領域と、
前記第７半導体領域の上に選択的に設けられた第１導電形の第８半導体領域と、
ゲート電極と、
前記ゲート電極と、前記第１半導体領域、前記第７半導体領域、および前記第８半導体領域のそれぞれと、の間に設けられたゲート絶縁層と、
を備えた半導体装置。
【請求項３】
前記第２半導体領域は、
第１部分と、
前記前記第１部分における結晶欠陥密度よりも高い結晶欠陥密度を有する第２部分と、
を有し、
前記第２部分は、前記第１部分に対して前記ゲート電極側に設けられた請求項２記載の半導体装置。
【請求項４】
前記第１半導体領域と前記第７半導体領域との間に設けられた第１導電形の第９半導体領域をさらに備え、
前記第３半導体領域は、前記第５半導体領域から前記第１半導体領域に向かう第１方向に対して垂直な第２方向において、前記第９半導体領域と並ぶ請求項２または３に記載の半導体装置。
【請求項５】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、活性化していない第１導電形の不純物濃度が、前記第１半導体領域における活性化していない第１導電形の不純物濃度よりも高い第１導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第１半導体領域における第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ダイオードなどの半導体装置では、オン状態からオフ状態となった際に、逆方向に電流が流れる。この逆方向に電流が流れる時間（逆回復時間）は、短いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、逆回復時間を短くできる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、を有する。
第２半導体領域は、第１半導体領域の上に設けられている。第２半導体領域における結晶欠陥の密度は、第１半導体領域における結晶欠陥の密度よりも高い。
第３半導体領域は、第２半導体領域の上に設けられている。第３半導体領域の第１導電形の不純物濃度は、第１半導体領域における第１導電形の不純物濃度よりも高い。
第４半導体領域は、第３半導体領域の上に設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【図５】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図７】第２実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
【図８】第２実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ＋形半導体領域５からｎ−形半導体領域１に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
【０００９】
半導体装置１００は、例えば、ダイオードである。
図１に表すように、半導体装置１００は、ｎ＋形（第１導電形）の半導体領域５（第５半導体領域）、ｎ−形半導体領域１（第１半導体領域）、ｎ＋形半導体領域２（第２半導体領域）、ｎ＋形半導体領域３（第３半導体領域）、ｐ形（第２導電形）の半導体領域４（第４半導体領域）、カソード電極４０、およびアノード電極４１を有する。
【００１０】
カソード電極４０は、半導体装置１００の下面に設けられている。
ｎ＋形半導体領域５は、カソード電極４０の上に設けられ、カソード電極４０と電気的に接続されている。
【００１１】
ｎ−形半導体領域１は、ｎ＋形半導体領域５の上に設けられている。
ｎ＋形半導体領域２は、ｎ−形半導体領域１の上に設けられている。
ｎ＋形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
【００１２】
ｎ＋形半導体領域２は、ｎ−形半導体領域１およびｎ＋形半導体領域３に比べて、活性化していないｎ形不純物を多く含む。すなわち、ｎ＋形半導体領域２における活性化していないｎ形不純物の濃度は、ｎ−形半導体領域１における活性化していないｎ形不純物の濃度よりも高く、ｎ＋形半導体領域３における活性化していないｎ形不純物の濃度よりも高い。
また、ｎ＋形半導体領域２における結晶欠陥の密度は、ｎ−形半導体領域１における結晶欠陥の密度よりも高い。
【００１３】
ｎ＋形半導体領域２おける不純物濃度は、例えば、ｎ＋形半導体領域３における不純物濃度と同じである。ただし、上述の通り、ｎ＋形半導体領域２は、ｎ＋形半導体領域３に比べて、活性化していないｎ形不純物を多く含むため、ｎ＋形半導体領域２におけるキャリア濃度は、ｎ＋形半導体領域３におけるキャリア濃度よりも低い。このため、ｎ＋形半導体領域２における電気抵抗は、ｎ＋形半導体領域３における電気抵抗よりも高い。
【００１４】
ｐ形半導体領域４は、ｎ＋形半導体領域３の上に設けられている。
アノード電極４１は、半導体装置１００の上面に設けられ、ｐ形半導体領域４と電気的に接続されている。
【００１５】
ここで、各構成要素に含まれる材料の一例について説明する。
ｎ＋形半導体領域５、ｎ−形半導体領域１、ｎ＋形半導体領域２、ｎ＋形半導体領域３、ｐ形半導体領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。それぞれのｎ形の半導体領域は、ヒ素、リン、またはアンチモンなどのｎ形不純物を含む。ｐ形半導体領域４は、ｐ形不純物として、ボロンを含む。
カソード電極４０およびアノード電極４１は、アルミニウムなどの金属材料を含む。
【００１６】
次に、図２および図３を用いて、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図２および図３は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【００１７】
まず、ｎ＋形半導体層５ａの上にｎ−形半導体層１ａが設けられた半導体基板を用意する。続いて、図２（ａ）に表すように、ｎ−形半導体層１ａの表面にｎ形不純物をイオン注入し、ｎ＋形半導体領域２ａを形成する。
【００１８】
次に、ｎ＋形半導体領域２ａが形成された半導体基板に対して、加熱処理を行う。具体的には、ｎ＋形半導体領域２ａのうち、表面側の一部のみを活性化させるように加熱処理を行う。このような加熱処理は、例えば、レーザーアニールなどで行うことが可能である。ｎ＋形半導体領域２ａの一部が活性化されることで、図２（ｂ）に表すように、ｎ＋形半導体領域３ａが形成される。ｎ＋形半導体領域２ａのうちｎ＋形半導体領域３ａ以外の領域が、図１に表すｎ＋形半導体領域２に相当する。
【００１９】
次に、ｎ＋形半導体領域３ａの表面にｐ形不純物をイオン注入する。続いて、イオン注入されたｐ形不純物を活性化させることで、図３（ａ）に表すように、ｐ形半導体領域４を形成する。このとき、ｎ＋形半導体領域２に含まれるｎ形不純物を活性化させないために、ｐ形不純物がイオン注入された領域のみを局所的に加熱する。ｎ＋形半導体領域３ａのうちｐ形半導体領域４以外の領域が、図１に表すｎ＋形半導体領域２に相当する。
【００２０】
あるいは、図２（ｂ）および図３（ａ）に表す工程に代えて、ｎ−形半導体層１ａの表面にｎ形不純物およびｐ形不純物を順次イオン注入した後、ｎ＋形半導体領域２ａの下部の結晶欠陥を残すように局所的に加熱処理を行い、ｎ＋形半導体領域３およびｐ形半導体領域４を同時に形成してもよい。
【００２１】
次に、ｐ形半導体領域４の上にアノード電極４１を形成する。続いて、図３（ｂ）に表すように、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研磨する。
最後に、ｎ＋形半導体層５ａの裏面にカソード電極４０を形成することで、図１に表す半導体装置が得られる。
【００２２】
なお、ｎ＋形半導体領域２ａおよびｎ＋形半導体領域３ａの形成より前に、ｐ形半導体領域４を形成してもよい。この場合、ｎ−形半導体層１ａの表面にｐ形半導体領域４を形成した後に、ｐ形半導体領域４の下にｎ形不純物をイオン注入し、ｎ＋形半導体領域２ａを形成する。その後、ｎ＋形半導体領域２ａの表面側の一部のみを活性化させるように加熱処理を行うことで、図３（ａ）と同様のｎ＋形半導体領域２およびｎ＋形半導体領域３を形成することができる。
【００２３】
次に、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置は、ｎ＋形半導体領域２およびｎ＋形半導体領域３を含む。
ｎ＋形半導体領域３がｐｎ接合の近傍に設けられていることで、ｎ＋形半導体領域３が正孔に対する障壁として働く。この結果、半導体装置１００に順方向の電圧が印加され、半導体装置１００を電流が流れた際に、ｐ形半導体領域４からｎ−形半導体領域１に注入される正孔の量を低減することができる。
さらに、ｎ−形半導体領域１に蓄積されたキャリアは、半導体装置１００がターンオフされた際、結晶欠陥を多く含むｎ＋形半導体領域２によって再結合する。このため、ｎ−形半導体領域１に蓄積されたキャリアが消失するまでの時間を短くすることができる。
すなわち、本実施形態によれば、ｎ−形半導体領域１に注入されるキャリアの量を低減するとともに、ｎ−形半導体領域１に蓄積されたキャリアの消失時間を短くすることができ、逆回復時間を短くすることが可能である。
【００２４】
また、本実施形態に係る製造方法では、ｎ形不純物をイオン注入してｎ＋形半導体領域２ａを形成した後に、レーザーアニールを用いてｎ＋形半導体領域２ａの表面側の一部のみを活性化させている。このような方法を採用することで、ｎ＋形半導体領域３を形成しつつ、ｎ＋形半導体領域３の直下にｎ＋形半導体領域２を形成することができる。このため、ｎ＋形半導体領域２とｎ＋形半導体領域３との間の相対的な位置関係の変動を抑制し、半導体装置１００の特性を安定させることが可能となる。
【００２５】
（第２実施形態）
図４を用いて、第２実施形態に係る半導体装置の一例について説明する。
図４は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
【００２６】
半導体装置２００は、例えば、ＲＣ−ＩＧＢＴ(Reverse conducting-Insulated Gate Bipolar Transistor)である。
図４に表すように、半導体装置２００は、ダイオード領域Ｒ１と、ＩＧＢＴ領域Ｒ２と、電極４０と、電極４１と、を有する。
【００２７】
ダイオード領域Ｒ１は、ｎ＋形（第１導電形）の半導体領域５（第５半導体領域）と、ｎ−形半導体領域１（第１半導体領域）と、ｎ＋形半導体領域２（第２半導体領域）と、ｎ＋形半導体領域３（第３半導体領域）と、ｐ形（第２導電形）の半導体領域４（第４半導体領域）と、を有する。
ＩＧＢＴ領域Ｒ２は、ｐ＋形コレクタ領域６（第６半導体領域）と、ｎ＋形半導体領域５と、ｎ−形半導体領域１と、ｐ形ベース領域７（第７半導体領域）と、ｎ＋形エミッタ領域８（第８半導体領域）と、を有する。
【００２８】
半導体装置２００において、電極４０は、ｎ＋形半導体領域５およびｐ＋形コレクタ領域６と電気的に接続されている。電極４０は、ダイオード領域Ｒ１においてカソード電極として機能するとともに、ＩＧＢＴ領域Ｒ２においてコレクタ電極として機能する。
【００２９】
ｎ＋形半導体領域５の一部およびｐ＋形コレクタ領域６は、Ｘ方向において並んでいる。
ｎ−形半導体領域１は、ｎ＋形半導体領域５およびｐ＋形コレクタ領域６の上に設けられている。
【００３０】
ｎ＋形半導体領域２、ｎ＋形半導体領域３、およびｐ形半導体領域４は、ｎ−形半導体領域１の上に設けられ、ｎ＋形半導体領域５の直上に位置している。
ｐ形ベース領域７は、ｎ−形半導体領域１の上に設けられ、ｐ＋形コレクタ領域６の直上に位置している。ｎ＋形エミッタ領域８は、ｐ形ベース領域７の上に選択的に設けられている。
【００３１】
ゲート電極１０は、ｐ形ベース領域７とＸ方向において並んでいる。ゲート絶縁層１１は、ゲート電極１０と、ｎ−形半導体領域１、ｐ形ベース領域７、およびｎ＋形エミッタ領域８のそれぞれと、の間に設けられている。
【００３２】
ｐ形ベース領域７、ｎ＋形エミッタ領域８、およびゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００３３】
電極４１は、ｐ形半導体領域４、ｐ形ベース領域７、およびｎ＋形エミッタ領域８と電気的に接続されている。電極４１は、ダイオード領域Ｒ１においてアノード電極として機能するとともに、ＩＧＢＴ領域Ｒ２においてエミッタ電極として機能する。電極４１とゲート電極１０との間には絶縁層が設けられ、電極４１とゲート電極１０は電気的に分離して設けられている。
【００３４】
電極４０に、電極４１に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されることで、半導体装置２００に含まれるＩＧＢＴがオン状態となる。このとき、ｐ形ベース領域７のゲート絶縁層１１近傍の領域にチャネル（反転層）が形成され、電極４０から電極４１に向けて電流が流れる。
【００３５】
その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域７におけるチャネルが消滅し、ＩＧＢＴがオフ状態になる。ＩＧＢＴがオフ状態になると、半導体装置２００に含まれるダイオード領域Ｒ１において、電極４１から電極４０に向けて電流が流れ始める。ＩＧＢＴが再度オン状態となると、ダイオードはオフ状態となる。
【００３６】
ここで、ＩＧＢＴ領域Ｒ２の構成要素に含まれる材料の一例について説明する。
ｐ＋形コレクタ領域６、ｐ形ベース領域７、およびｎ＋形エミッタ領域８は、ダイオード領域Ｒ１における各半導体領域に含まれる材料と同様の材料を含む。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１は、酸化シリコンなどの絶縁材料を含む。
【００３７】
次に、図５および図６を用いて、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図５および図６は、第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【００３８】
まず、ｎ＋形半導体層５ａの上にｎ−形半導体層１ａが設けられた半導体基板を用意する。半導体基板は、ダイオード領域Ｒ１に対応する第１領域Ｒ１ａと、ＩＧＢＴ領域Ｒ２に対応する第２領域Ｒ２ａと、を有する。
次に、第２領域Ｒ２ａにおいて、ｎ−形半導体層１ａの表面に複数のトレンチを形成する。続いて、ｎ−形半導体層１ａの表面およびトレンチの内壁を熱酸化し、絶縁層ＩＬ１を形成する。
【００３９】
次に、絶縁層ＩＬ１の上に導電層を形成し、この導電層をエッチバックする。この工程により、ゲート電極１０が形成される。続いて、図５（ａ）に表すように、ゲート電極１０の上面を熱酸化する。
【００４０】
次に、第１領域Ｒ１ａに対して、図２（ａ）および図２（ｂ）に表す工程と同様の工程を実施し、ｎ＋形半導体領域２、ｎ＋形半導体領域３、およびｐ形半導体領域４を形成する。このとき、ｐ形半導体領域４を形成すると同時に、第２領域Ｒ２ａにｐ形ベース領域７を形成する。続いて、ｐ形ベース領域７の上に選択的にｎ形不純物をイオン注入し、レーザーアニールによって局所的に加熱することで、図５（ｂ）に表すように、ｎ＋形エミッタ領域８を形成する。
【００４１】
なお、ｎ＋形半導体領域２、ｎ＋形半導体領域３、ｐ形半導体領域４、ｐ形ベース領域７、およびｎ＋形エミッタ領域８は、これらの半導体領域を形成するための不純物を全てイオン注入した後に、ｎ＋形半導体領域２ａの一部の結晶欠陥が残るように、第１領域Ｒ１ａおよび第２領域Ｒ２ａの表面を局所的に加熱することで同時に形成してもよい。
【００４２】
次に、絶縁層ＩＬ１の上に、ゲート電極１０を覆う絶縁層ＩＬ２を形成する。続いて、絶縁層ＩＬ１およびＩＬ２をパターニングし、ｐ形半導体領域４、ｐ形ベース領域７、およびｎ＋形エミッタ領域８の表面を露出させる。続いて、図６（ａ）に表すように、これらの半導体領域の上に電極４１を形成する。
【００４３】
次に、図３（ｂ）に表す工程と同様に、ｎ＋形半導体層５ａの裏面を研磨する。続いて、ｎ＋形半導体層５ａの裏面の一部にｐ形不純物をイオン注入し、レーザーアニールを行うことで、図６（ｂ）に表すように、ｐ＋形コレクタ領域６を形成する。その後、ｎ＋形半導体層５ａの裏面上に電極４１を形成することで、図４に表す半導体装置２００が得られる。
【００４４】
本実施形態に係る半導体装置２００は、ダイオード領域Ｒ１およびＩＧＢＴ領域Ｒ２を有し、ダイオード領域Ｒ１が、ｎ＋形半導体領域２およびｎ＋形半導体領域３を有する。このため、ダイオード領域Ｒ１において、ｎ−形半導体領域１に注入されるキャリアの量を低減するとともに、ｎ−形半導体領域１に蓄積されたキャリアの消失時間を短くすることができ、逆回復時間を短くすることが可能である。
【００４５】
なお、図４に表す例では、半導体装置１００は、ゲート電極１０とベース領域７がＸ方向に並んだ、いわゆるトレンチゲート型構造を有する。しかし、本実施形態に係る発明は、ゲート電極１０とベース領域７がＺ方向に並んだ、プレーナゲート型構造を有していてもよい。
また、本実施形態に係る半導体装置において、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２が、Ｘ方向において交互に設けられていてもよい。
【００４６】
（第１変形例）
図７は、第２実施形態の第１変形例に係る半導体装置２１０の一部を表す斜視断面図である。
図７に表すように、ｎ＋形半導体領域２は、第１部分２１および第２部分２２を含んでいてもよい。
【００４７】
第２部分２２は、第１部分２１に対して、ゲート電極１０側に設けられている。すなわち、第２部分２２とゲート電極１０との間のＸ方向における距離は、第１部分２１とゲート電極１０との間のＸ方向における距離よりも短い。
【００４８】
第２部分２２における活性化していないｎ形不純物の濃度は、第１部分２１における活性化していないｎ形不純物の濃度よりも高い。このため、第２部分２２における結晶欠陥の密度は、第１部分２１における結晶欠陥の密度よりも高い。
【００４９】
第２実施形態に係る半導体装置では、ダイオード領域Ｒ１およびＩＧＢＴ領域Ｒ２が共通のｎ−形半導体領域１を有するため、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２との間でキャリアの拡散が生じる。ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２との間でキャリアの拡散が生じると、例えばダイオードがオンからオフ状態に切り替わった際の逆回復動作時間が長くなる。
【００５０】
これに対して、本変形例によれば、第２部分２２を設けることで、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２との間を移動するキャリアの量を低減することができる。このため、図４に表す形態に比べて、逆回復動作時間をより一層短くすることが可能である。
または、第２部分２２を設けることで、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２との間を移動するキャリアの量を低減できた分、ゲート電極１０とダイオード領域Ｒ１とをより近接して設けることが可能となる。この結果、半導体装置１００の小型化が可能となる。
【００５１】
（第２変形例）
図８は、第２実施形態の第２変形例に係る半導体装置２２０の一部を表す斜視断面図である。
図８に表すように、ｎ−形半導体領域１とベース領域７との間には、ｎ＋形半導体領域９（第９半導体領域）が設けられていてもよい。
【００５２】
ｎ＋形半導体領域９は、ゲート絶縁層１１同士の間に位置する。ｎ＋形半導体領域９は、Ｘ方向において複数設けられ、Ｙ方向に延びている。
ｎ＋形半導体領域９は、ｎ＋形半導体領域３と一体に形成されても良いし、互いに分離して形成されてもよい。
【００５３】
ｎ＋形半導体領域９は、例えば、以下の方法により形成することができる。
まず、図５（ｂ）に表す工程において、第１領域Ｒ１ａおよび第２領域Ｒ２ａに一様にｎ形不純物をイオン注入する。続いて、このｎ形不純物がイオン注入された領域を加熱する。このとき、第１領域Ｒ１ａでは、結晶欠陥が残るように、ｎ形不純物がイオン注入された領域の一部を加熱する。これに対して、第２領域Ｒ２ａでは、ｎ形不純物がイオン注入された領域の全てを加熱する。このような方法は、例えば、レーザーアニールを用いて、第１領域Ｒ１ａと第２領域Ｒ２ａとでレーザーの出力を変化させて加熱処理を行うことで実行可能である。
【００５４】
ｎ＋形半導体領域９を設けることで、ＩＧＢＴがオン状態の際、ＩＧＢＴ領域Ｒ２においてｎ−形半導体領域１に蓄積されるキャリアの量を向上させることが可能となる。
【００５５】
以上で説明した各実施形態について、各半導体領域における不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定することが可能である。また、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（Scanning Capacitance Microscopy）を用いて確認することが可能である。
従って、ＳＩＭＳとＳＣＭを組み合わせて用いることで、実施形態に係る半導体装置が有する、ｎ＋形半導体領域２やｎ＋形半導体領域３などの各半導体領域の存在を確認することができる。
【００５６】
または、各半導体領域のキャリア濃度については、ＳＲＡ(Spreading Resistance Analysis)を用いて測定することも可能である。
従って、ＳＩＭＳとＳＲＡを組み合わせて用いることで、実施形態に係る半導体装置が有する各半導体領域の存在を確認することも可能である。
【００５７】
あるいは、カソードルミネッセンス法を用いることで、それぞれの半導体領域における結晶欠陥の密度を調べることができる。
このため、ＳＩＭＳとカソードルミネッセンス法を組み合わせて用いることで、実施形態に係る半導体装置が有する各半導体領域の存在を確認することも可能である。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形半導体領域５、ｎ−形半導体領域１、ｐ形半導体領域４、ｐ＋形コレクタ領域６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、電極４０、電極４１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５９】
１００、２００、２１０、２２０…半導体装置  １…ｎ−形半導体領域  ２…ｎ＋形半導体領域  ３…ｎ＋形半導体領域  ４…ｐ形半導体領域  ５…ｎ＋形半導体領域  ６…ｐ＋形コレクタ領域  ７…ｐ形ベース領域  ８…ｎ＋形エミッタ領域  ９…ｎ＋形半導体領域  １０…ゲート電極  ４０、４１…電極  Ｒ１…ダイオード領域  Ｒ２…ＩＧＢＴ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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