(57)【要約】      （修正有）【課題】ノーマリーオフ型の高電子移動度電界効果トランジスタを提供する。【解決手段】Ｐ型ドーピングを有する第１のＧａＮ層１４と、第１のＧａＮ層上に形成されたＮ型ドーピングを有する第２のＧａＮ層１５と、第２のＧａＮ層上に形成された意図的にドープされていない第３のＧａＮ層１６と、電子ガス層１８を形成するために形成された半導体層１７と、第２のＧａＮ層の底部に達することなく第３のＧａＮ層を貫通して形成された空洞と、導電性ゲート材料３１と、絶縁性ゲート材料を第２及び前記第３のＧａＮ層に対して電気的に絶縁するゲート絶縁層３２と、を含み、空洞内に配置されたゲート３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ノーマリーオフ型の高電子移動度電界効果トランジスタ（１）であって、
Ｐ型ドーパントを形成するマグネシウムを含み、Ｐ型のドーピングを有する第１のＧａＮ層（１４）であって、前記第１のＧａＮ層（１４）中の活性化されたマグネシウムの濃度は、１×１０１７ｃｍ−３以上であり、及び、１×１０１８ｃｍ−３以下であり、１０〜５０ｎｍの厚さを有する前記第１のＧａＮ層（１４）と、
空乏化されたｐ／ｎ接合を形成するように、前記第１のＧａＮ層上に形成されたＮ型のドーピングを有する第２のＧａＮ層（１５）と、
前記第２のＧａＮ層上に形成された意図的にドープされていない第３のＧａＮ層（１６）と、
電子ガス層１８を形成するために、意図的にドープされていない前記第３のＧａＮ層上に形成された半導体層１７と、
前記第３のＧａＮ層を貫通して形成され、前記第２のＧａＮ層の底部に達することなく前記第２のＧａＮ層（１５）まで延びる空洞と、
導電性ゲート材料（３１）と、前記導電性ゲート材料（３１）を前記第２及び前記第３のＧａＮ層に対して電気的に絶縁するゲート絶縁層（３２）と、を含み、前記空洞内に配置されたゲート（３）と、
を備えたことを特徴とするヘテロ接合トランジスタ。
【請求項２】
前記第１のＧａＮ層（１４）は、前記第１及び前記第２のＧａＮ層（１４、１５）よりも炭素濃度の高い第４のＧａＮ層（１３）上に形成される、
請求項１に記載のヘテロ接合トランジスタ。
【請求項３】
前記第２のＧａＮ層（１５）は、Ｎ型ドーパントを形成するシリコンを含む、
請求項１または２に記載のヘテロ接合トランジスタ。
【請求項４】
前記第２のＧａＮ層（１５）における前記シリコンの濃度は、２×１０１６ｃｍ−３以上であり、及び、２×１０１７ｃｍ−３以下である、
請求項３に記載のヘテロ接合トランジスタ。
【請求項５】
前記第２のＧａＮ層（１５）は、５０〜１００ｎｍの厚さを有する、
請求項１〜４のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項６】
第２のＧａＮ層（１５）におけるＮ型ドーパントの濃度は、前記第１のＧａＮ層（１４）におけるＰ型ドーパントの濃度よりも低い、
請求項１〜５のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項７】
前記第３のＧａＮ層（１６）は、第２のＧａＮ層（１５）のドーパントの濃度の２分の１よりも小さい濃度のドーパントを含む、
請求項１〜６のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項８】
前記第３のＧａＮ層（１６）は、２０〜６０ｎｍの厚さを有する、
請求項１〜７のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項９】
前記ゲート絶縁層（３２）は、２０ｎｍ以上の厚さを有する、
請求項１〜８のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項１０】
前記空洞は、２０ｎｍ以上の深さまで第２のＧａＮ層（１５）内に延在している、
請求項１〜９のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項１１】
前記空洞と前記第1のＧａＮ層（１４）との間における前記第２のＧａＮ層（１５）に形成されるチャネルの厚さは、２０ｎｍ以上である、
請求項１０に記載のヘテロ接合トランジスタ。
【請求項１２】
前記半導体層（１７）は、III族窒化物の合金を含む、
請求項１〜１１のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項１３】
前記ゲート（３）は、０．８μｍ未満の長さを有する、
請求項１〜１２のいずれか一項に記載のヘテロ接合トランジスタ。
【請求項１４】
前記ゲート（３）は、前記半導体層（１７）の上方で、前記空洞に対して延びた重なり（３３）を有する、
請求項１３に記載のヘテロ接合トランジスタ。
【発明の詳細な説明】
【背景技術】
【０００１】
発明は、ヘテロ接合の存在に基づく高電子移動度トランジスタ、特に、ノーマリーオフ型のＨＥＭＴトランジスタに関する。
【０００２】
現在、多くの電子アプリケーション、とりわけ、自動車及び陸上輸送向けに組み込まれた電子機器、航空、医療システムまたはホームオートメーションソリューションは、より高い性能レベルを必要としている。これらのアプリケーションのほとんどは、メガヘルツ以上の周波数範囲で動作する高パワースイッチを必要としている。
【０００３】
歴史的には、長い間、パワースイッチは、ほとんどシリコンの半導体チャネルに基づいた電界効果トランジスタを使用してきた。接合トランジスタは、より低い周波数で、より高い電流密度に耐えるので好ましい。しかしながら、これらのトランジスタの耐圧は比較的限られているため、電力用途では、直列にした多数のトランジスタを使用するか、より長いトランジスタを使用する必要があり、導電抵抗が高くなる。これらの直列にしたトランジスタによる損失は、定常状態及びスイッチングモードの両方においてかなり大きくなる。
【０００４】
パワースイッチ、特に高周波数における１つの代替スイッチとしては、ヘテロ構造電界効果トランジスタとも呼ばれる高電子移動度電界効果トランジスタを使用することが挙げられる。このようなトランジスタは、２つの半導体層の重ね合わせを含み、その重ね合わせは、異なるバンドギャップを有し、高移動度、高密度の２次元電子ガスの形成を導くバイアスを示す。高電圧強度及び温度の理由から、これらのトランジスタは、ワイドバンドギャップを有するIII族窒化物の半導体材料を用いて製造される。
【０００５】
いくつかの用途、特に、制御システムの誤動作の場合に、回路を絶縁するための安全アプリケーションでは、ノーマリーオフ型と呼ばれる、オン状態への切り替えのための閾値電圧が正であり、制御信号が存在しないときには、トランジスタはオフのままであるようなＨＥＭＴトランジスタが使用されている。
【０００６】
ソースとドレインとの間に形成される電子ガス層の固有の導電性のために、ノーマリーオン型のヘテロ接合トランジスタを製造することは技術的に容易である。しかしながら、ノーマリオープン型またはノーマリーオフ型のヘテロ接合トランジスタを形成するための多くの製造方法が開発されている。
【０００７】
ノーマリーオフ型のヘテロ接合トランジスタとしては、ショットキー型の制御ゲートを製造することが知られている。しかしながら、このようなトランジスタは、ゲートとドレインとの間の電流リークレベル、及び、温度に対する電流/電圧曲線の感受性のために、パワーエレクトロニクスには適していない。ノーマリーオフ型のヘテロ接合トランジスタにおけるＭＩＳ型ゲートを製造するための異なる製造方法も開発されている。この構造は、また、ゲートを正及び負のモードで駆動し、シリコン電力コンポーネントに使用される制御電子機器と互換性を保つことを可能にする。
【０００８】
１つのアプローチによれば、III族窒化物の二元層とIII族窒化物の三元層との間の界面に電子ガス層を形成するために、これらの窒化物が重ね合わされる。窒化物の三元層の厚さを局所的に減少させるために、エッチングにより三元層に窪みが形成される。窒化物の三元層の局所厚さが十分に薄く、例えば、ＡｌＧａＮで２〜３ｎｍであるとき、電子ガスは窪みで消滅する。そこで、窪みにゲートが形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２０１１／０６８３７１号明細書
【非特許文献】
【００１０】
【非特許文献１】H.Kambayashi et al., “over 100A operation normally off AlGaN/GaN hybrid MOS-HFET on Si substrate with high breakdown voltage”, Solid-State Electronics Vol.54, No.6, p.660-664, 2010.
【非特許文献２】Wang et al., “Normally-Off Al2O3/GaN MOSFET on Silicon Substrate based on Wet-Etching”, Context of the 25th International Symposium Power Semiconductor Devices & IC’s, p.253-256, 2014.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
窪みのエッチングプロセスは、窪み内の窒化物の三元層を満足できる厚さに保証するようには、まだ十分に制御されていない。
【００１２】
特に、Ｈｉｒｏｓｈｉ  Ｋａｍｂａｙａｓｈｉらにより、「固体エレクトロニクス」２０１０年６月、第５４巻、第６号、第６６０〜６６４頁に公開された「耐圧の高いＳｉ基板上のノーマリーオフＡｌＧａＮ／ＧａＮハイブリッドＭＯＳ−ＨＦＥＴの高耐圧１００Ａ以上の動作」という文献に記載された代替案によれば、エッチングは窒化物の二元層まで行われる。このような構成により、３Ｖ以上のしきい値電圧を得ることができる。一方、このような構造は、密度、及び、とりわけ電荷移動度が低下したＭＯＳＦＥＴ型の動作を局所的に有するという欠点をもっている。したがって、オン状態において、より高い抵抗を有する。
【００１３】
米国特許出願公開第２０１１／０６８３７１号明細書は、特に、以下の構成を含む高電子移動度電界効果トランジスタを記載している：
-  第1のＧａＮ層；
-  第1のＧａＮ層上に形成されたＰ型ドーピングを有する第２のＧａＮ層と、
-  空乏化されたｐ／ｎ接合を形成するように、第２のＧａＮ層上に形成されたＮ型ドーピングを有する第３のＧａＮ層。
【００１４】
この文献では、Ｐ型ドーピングによるＧａＮ層を完全空乏化することができず、良好な電圧強度にすることができないが、適切な電気障壁を得ることを可能にする。さらに、この文献では、電子ガス層上のドーパントに重大な電気的効果をもたらすような、ドーパントの電子ガス層へ向かう拡散の問題を提起する。
【００１５】
２０１４年６月１５日から１９日にハワイで開催された「第２５回パワー半導体デバイス国際シンポジウム」のテキスト２５３〜２５６ページで公開されたＭｒｓ  Ｗａｎｇらによる「ウェットエッチングによるシリコン基板上のノーマリーオフＡｌ２Ｏ３／ＧａＮ  ＭＯＳＦＥＴ」の文献は、シリコン基板上に製造されたＭＯＳＦＥＴトランジスタを記述している。ノーマルオープン動作は、ＡｌＧａＮ障壁を除去するための酸化及びウェットエッチングを用いたゲート窪みによって得られる。
【課題を解決するための手段】
【００１６】
本発明は、これらの欠点の１つ以上を解決することを目的とする。したがって、本発明は、請求項１に記載の高電子移動度ヘテロ接合トランジスタに関する。
【００１７】
また、本発明は、添付の特許請求の範囲の変形例に関する。当業者であれば、従属請求項の変形例の各々の特徴が、中間的な一般化を構成することなく、上記特徴を有する独立請求項と組み合わせられることを理解するであろう。
【００１８】
本発明の他の特徴および利点は、以下に示すように、添付の図面を参照して、明示的および非限定的な説明から明らかになるであろう。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る高電子移動度ヘテロ接合トランジスタの一例の断面図である。
【図２】本発明に係るトランジスタの伝導帯図である。
【図３】従来技術に係るトランジスタの伝導帯図である。
【図４】本発明に係るトランジスタの一例のゲート下の電子密度、伝導帯及び価電子帯を示す図である。
【図５】本発明に係るトランジスタの変形例の断面図である。
【図６】本発明に係るトランジスタを含むカスコード構造の断面図である。
【図７】図６のカスコード構造の等価回路図である。
【図８】ドーパント濃度による特定の層の厚さの値を示す。
【図９】ドーパント濃度による特定の層の厚さの値を示す。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施形態に係るノーマリーオフ型の高電子移動度ヘテロ接合トランジスタの一例の概略断面図である。トランジスタ１は、基板１１と、基板１１上に配置された核形成層１２と、核形成層１２上に配置されたＧａＮバッファ層１３と、ＧａＮバッファ層１３上に形成されたＰドープＧａＮ層１４と、ＧａＮ層１４上に形成されたＮドープＧａＮ層１５と、層１５上に形成された意図的にドープされていないＧａＮ層１６とを含んでいる。トランジスタ１は、層１６上に配置されたＡｌＧａＮ層１７をさらに含んでいる。電子ガスは、層１７と層１６との間の界面でのヘテロ接合によって本質的に形成される。わかりやすくするために、電子ガスは、層１６と層１７との間の界面に層１８の形態で示されている。例えば、電子ガス中の電子密度を高め、ＧａＮ中の電子の閉じ込めを高めるために、図示されていない中間層を層１６と層１７との間に挿入することができる。このような中間層は、典型的には非常に薄く（例えば１ｎｍ）、ＡｌＮにより製造することができる（特に、ＧａＮの層１６とＡｌＧａＮの層１７との間の界面に適している）。
【００２１】
本発明によれば、層１４は、Ｐ型ドーパントを形成するマグネシウムを含み、このＧａＮ層１４中の活性化されたマグネシウムの濃度は、１×１０１７ｃｍ−３以上であり、及び、１×１０１８ｃｍ−３以下であり、このＧａＮ層１４は、１０〜５０ｎｍの厚さを有している。
【００２２】
本発明によるこのような構成では、層１４の完全空乏化を可能にし、マグネシウムが電子ガス層１８に拡散しないようにすることが可能となる。このように、マグネシウムが電子ガス層１８へ拡散しないようにすることは、該電子ガス層にとって有害な電気的影響、特に、層１４と層１５との間の界面に形成されたＰ／Ｎ接合の高い拡散電位値に有害な電気的影響を回避する。
【００２３】
図1に示す例では、トランジスタ１は、有利には、層１７上に、公知の方法で形成されたＧａＮの層１９を含む。層１９は、この例では、ＡｌＧａＮの層１７の酸化を回避することを可能にする。層１９は、例えば、１〜３ｎｍの厚さを有する。層１９は、有利には、例えば、酸化シリコンまたは窒化シリコンのパッシベーション層２０で覆われている。
【００２４】
ＳｉＮ／ＡｌＧａＮ界面と、非常に良品質のＳｉＮ層と、を有するようにするために、エピタキシャル工程に使用されたフレームにその場で堆積される層１９の代わりに、層１７上に窒化シリコンの層２０を有するようにすることも可能である。
【００２５】
公知のように、トランジスタ１は、ソース２１、ドレイン２２及び制御ゲート３を含んでいる。ソース２１及びドレイン２２は、ＡｌＧａＮ層１７に面して形成され、線形電流電圧電気特性（オーミック）を示す。ソース２１／電子ガス層１８の接触抵抗、及び、ドレイン２２／電子ガス層１８の接触抵抗は低く、典型的には０．５〜１オーム・ｍｍである。ソース２１、ドレイン２２及び制御ゲート３は概略的にのみ示されており、それらの寸法および構造は、図１と大きく異なる可能性がある。
【００２６】
空洞は、ＡｌＧａＮ層１７及びＧａＮ層１６を貫通して形成される。空洞は、ＧａＮ層１５まで延びるが、底部に達して貫通することはない。したがって、ＮドープＧａＮ層は、この空洞の底を規定する。 この例では、空洞は層１９及び層２０も貫通する。
【００２７】
制御ゲート３は、ゲート絶縁層３２及び導電性ゲート材料３１（その仕事関数が有利に高い）を含む。ゲート絶縁層３２は、特に、層１５、層１６及び層１７に対してゲート材料３１を電気的に絶縁する。ゲート絶縁層３２は、ここでは、空洞内の底部及び側壁を覆うように配置される。したがって、ゲート絶縁層３２は、空洞の底部の層１５と接触し、空洞の側壁の層１５、層１６及び層１７と接触する。ゲート絶縁層３２は、例えば、Ａｌ２Ｏ３で製造することができる。
【００２８】
ゲート材料３１は、ゲート絶縁層３２によって占有されていない空洞内の空間に配置される。ゲート材料は、ゲート絶縁層３２を介して層１５、層１６及び層１７から分離される。ゲート材料３１は、ゲート絶縁層３２と接触している。ゲート材料３１は、例えば、ＴｉＮ、Ｗ、又は、Ｎｉ（高仕事関数を有する金属）を含む金属である。
【００２９】
以下では、チャネルは、導電がゲート３によって制御されるＧａＮ層１５の領域として示される。トランジスタ１のポートは、電子ガス層１８を含む制御ゲート３とドレイン２２との間、及び、制御ゲート３とソース２１との間の領域を含む。本発明によるトランジスタ１は、ポートにおける電子ガス導電とチャネル内蓄積型電界効果トランジスタ型の動作を保証することを目的とする。
【００３０】
ＰドープＧａＮの層１４とＮドープＧａＮの層１５との重ね合わせにより、空乏化されたＰ／Ｎ接合を形成することができ、電子ガス層の下に、特に高電位の障壁を形成することができる。したがって、ポートにおいて、形成された接合は、電子を層１６内に含有させることを可能にし、それにより、下層、特に潜在的に高い炭素濃度のために多数のトラップを含む層１３で、電子が捕獲されることを避けることができる。
【００３１】
形成されたＰ／Ｎ接合は、層１４及び層１５の適切な厚さ及びドーパントの濃度で完全に空乏化することができる。さらに、そのような接合は、電子ガス層を形成することを目的とした意図的にドープされていないＧａＮ層１６と適合する材料で形成される。このような接合は、エピタキシーによる層１４及び層１５の形成から得ることが可能である。
【００３２】
Ｎドープ層１５は、ポート及びチャネルの設計を分離することを可能にする。層１５は、ポートにおいて、Ｖｂｉ電位（以下に詳述する）を吸収し、電子ガス層１８とは独立してチャネルを形成することを可能にする。
【００３３】
さらに、そのようなポテンシャル障壁は、意図的にドープされていないＧａＮ層１６の下への、ＡｌＧａＮ層の形成を回避することができ、このＧａＮ層１６との界面における機械的制約を制限することができる。
【００３４】
さらに、ゲート３の下において、チャネルのＮドープＧａＮが空乏化する利点があり、３Ｖよりも容易に高い閾値電圧を有するノーマリーオフ型のトランジスタを形成することを可能にする。以下に詳述するように、チャネルのＮドープＧａＮは、ＰドープＧａＮ及び導電性ゲート材料３１の作用下で空乏化する。チャネルを導通状態にするためには、閾値電圧よりも高いソースとゲートとの間の電位差を介して、ゲート３の下のチャネルに十分な電子を蓄積させなければならない。以下に詳述するように、トランジスタ１の閾値電圧Ｖｔｈは、特に、様々な技術的パラメータに作用することによって調整される。
【００３５】
オン状態では、電子の密度及びその移動度は、反転チャネルで得られる密度及び移動素よりも大きい。さらに、チャネル及びポートの分離は、オン状態のトランジスタ１の性能レベルへの損傷を回避する。
【００３６】
基板１１は、絶縁体、または、真性若しくはドープされたシリコン型、ＳｉＣ、サファイア（単結晶Ａｌ２Ｏ３）の半導体とすることができる。基板１１は、典型的には、５００μｍ〜１ｍｍのオーダーの厚さを有することができる。
【００３７】
基板１１上に堆積された核形成層１２は、エピタキシーによるバッファ層１３の成長を促進するために、この基板とＧａＮバッファ層１３との間となる。このような核形成層１２は、構成要素を製造するために十分な品質でヘテロ構造を製造することができないような場合であって、層１３と基板１１との間の網目及びＣＴＥ（熱膨張係数または膨張係数）のパラメータが大きく不一致の場合に特に有利であることが判明している。核形成層１２は、例えば、ＡｌＮからなる。 核形成層１２は、例えば、１００ｎｍの厚さを有する。
【００３８】
ＧａＮ層１３は、その電気抵抗率を高めるために、例えば、炭素を高濃度化されている。炭素の高濃度化は、例えば、エピタキシーによる層１３の成長と同時に行うことができる。層１３は、典型的には、トランジスタ１の構成要素を対象とする電圧範囲に基づいて、１〜１５μｍの厚さを有する。
【００３９】
ＰドープＧａＮ層１４は、１０〜５０ｎｍの厚さを有し、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３のＰドーパントの濃度を有している。ＮドープＧａＮ層１５は、例えば、８０ｎｍの厚さと、２×１０１６〜２×１０１７ｃｍ−３のＮドーパントの濃度を有している。層１４及び層１５は、層１３の炭素濃度よりも低い炭素濃度を有する。この濃度は、例えば、１０１６ｃｍ−３程度である。
【００４０】
意図的にドープされていないＧａＮ層１６は、例えば、５０ｎｍの厚さを有する。電子ガス層１８における最大の電子移動度を促進するために、ＧａＮ層１６は可能な限り低いドーピング濃度を有する。例えば、Ｎ及びＰドーパントの濃度が１×１０１６ｃｍ−３未満であると、層１６が意図的にドープされていないと考えられる。意図的にドープされていない層の別の基準は、Ｎ及びＰドーパントの濃度が、層１５のＮドープされたドーパントの濃度よりも低いことである。ＡｌＧａＮ層１７は、例えば、２５ｎｍの厚さである。
【００４１】
図示の例では、障壁層１７は、ＡｌＧａＮで形成されている。本発明によれば、界面に電子ガスを形成させるのに適しているならば、意図的にドープされていないＧａＮ層１６上に他の半導体層を配置することができる。層１７は、例えば、III族窒化物の別の三元合金であってもよい。層１７は、III族窒化物、例えば、ＡｌＮの二元合金であってもよい。
【００４２】
この例では、層１７のＡｌＧａＮは、１５〜２５％のＡｌＮのモル分率を含むことができるが、他の比率を使用することももちろん可能である。
【００４３】
Ｐドープ層１４のドーピングは、エピタキシーによって形成される層１４に容易に吸収され得る材料のマグネシウムでなされる。さらに、マグネシウムは容易に活性化され得る（すなわち、アクセプタとして機能する）。有利には、Ｎドープ層１５のドーピングは、エピタキシーによって形成される層１５に容易に吸収され得る材料のシリコンでなされる。
【００４４】
図２は、ポートにおける深さの関数として前に詳述したトランジスタ１の伝導帯図である。比較のために、図３は、従来のトランジスタの伝導帯図をポートにおける深さの関数として示す。考慮された従来技術のトランジスタは、１．４０μｍの厚さの意図的にドープされたＧａＮ層上に形成された２５ｎｍのＡｌＧａＮ層を含む。
【００４５】
本発明によるトランジスタ１のポテンシャル障壁は、典型的には、選択されたＰ及びＮドーピング濃度に依存して、少なくとも１．３ｅＶ以上であることが分かる。対照的に、従来技術のトランジスタのポテンシャル障壁は約０．１５ｅＶである。したがって、本発明によるトランジスタ１は、例えば、層１３内における電子ガス層１８の電子の注入、ひいてはトラッピングを避けるために、特に高いポテンシャル障壁を得ることを可能にする。シミュレーションは、これらのトランジスタのそれぞれの電子ガス層における電子の密度が、実質的に等価であることを見出し、図３の例のトランジスタでは、約８．５×１０１２ｃｍ−２であり、対して、図２の例のトランジスタでは、約８．２×１０１２ｃｍ−２である。したがって、本発明による電子ガス層１８の電子密度は、依然として高い。
【００４６】
電子ガス層１８及びＧａＮ層１６のためのポテンシャル障壁の形成に対する層１４、層１５及び層１６の様々なパラメータの影響を以下に詳述する。
【００４７】
本発明によるトランジスタ１の性能レベルに対する種々のパラメータの影響を予測することができるように、次の表記を以下で使用する：
【００４８】
Ｎｓ：電子ガス層中の電子密度（ｃｍ−２）；
μ２ＤＥＧ：電子ガス層中の電子の移動度（ｃｍ２／Ｖｓ）；
ＮＤ：ＮドープＧａＮ層１５中のドナーの体積密度（ｃｍ−３）；
ＮＡ：ＰドープＧａＮ層１４中のアクセプタの体積密度（ｃｍ−３）；
ＮＡ−：空乏化しない程度に十分に厚いＰドープＧａＮ層におけるアクセプタの体積密度（ｃｍ−３）；
ＮＤ＋：空乏化しない程度に十分に厚いＮドープＧａＮ層におけるドナーの体積密度（ｃｍ−３）；
ｎｉ：室温におけるＧａＮ層内の真性キャリアの密度（ｃｍ−３）；
ＲＴ：２９８Ｋを考慮した室温；
Ｔ：単位Ｋでの基板の温度;
Ｒｏｎ：オン状態でのトランジスタ１の抵抗；
Ｎｓｃ：トランジスタ１のチャネル内の電子密度（ｃｍ−２）；
μc：チャネル内の電子の移動度（ｃｍ２／Ｖｓ）；
Ｗｎ：コントロールゲート下のＮドープＧａＮ層の厚さ；
Ｗｎｅｐｉ：ＮドープＧａＮ層１５の厚さ；
Ｗｎｉｄ：意図的にドープされていないＧａＮ層１６の厚さ；
Ｗｐ：ＰドープＧａＮ層１４の厚さ；
Ｗｔ：電子ガス層１８とＧａＮ層１６のチャネルを形成する部分との間の遷移領域の厚さ；
ｔｏｘ：ゲート絶縁層の厚さ；
Ｖｂｉ：層１４と層１５との間の界面に形成されたＰ／Ｎ接合の拡散電位（潜在的な用語「組み込み（built in）」によって指定される）；
Ｖｂｂｐｎ：空乏化されたＰ／Ｎ接合の両端子での電位障壁；
Ｖｂｂｎｉｄ：意図的にドープされていないＧａＮ層１６の両端子での電位障壁；
Ｖｂｂ：全ポテンシャル障壁；
Ｌｇ：制御ゲート３の長さ；
Ｌｇｅｆｆ：ソース及びドレイン側の遷移領域により増加した制御ゲート３の長さ（Ｌｇｅｆｆ≒Ｌｇ＋２Ｗｔ）；
Ｌｄｓ：トランジスタ１のドレインソース間距離；
ε０：真空誘電率；
εｓｃ：ＧａＮの誘電率；
εｏｘ：ゲート酸化物または絶縁体の誘電率；
ｋ：ボルツマン定数＝１．３８０６４８８Ｅ−２３Ｊ／Ｋ；
ｑ：電子電荷≒１．６Ｅ−１９Ｃ
【００４９】
層１４と層１５との間の接合の挙動は、ソース２１と制御ゲート３との間に電位差がない場合にモデル化される。層１４と層１５との間の接合部の拡散電位は、以下のように定義することができる。
【００５０】
【数１】
2017152690.tif 000003
【００５１】
マグネシウムによりなされたＰドーピングでは、ＧａＮ中のＭｇアクセプタのイオン化エネルギーは、約１８０ｍｅＶである。したがって、イオン化は、温度ＲＴにおいて部分的である。したがって、温度ＲＴにおける不等式ＮＡ−＜ＮＡを考慮する必要がある。
【００５２】
温度２９８Ｋで、ｎｉ≒１．９ｅ−１０ｃｍ−３のとき、ＶｂｉはＮＤ＋とＮＡ−の有用な値に対して、３．１+/-０．１Ｖの値をとる。対数関係のため、Ｖｂｉは、ＮＡ−及びＮＤ＋の変動に対してそれほど敏感ではない。したがって、トランジスタ１の閾値電圧Ｖｔｈ（以下に詳述する式）は、層１４及び層１５におけるドーパント濃度に比較的鈍感である。
【００５３】
ゲート及びソース間の電位差Ｖｇｓがゼロのときに、チャネルに導通がないことを保証するために、ＧａＮ層１５に発生した正電荷は、ＧａＮ層１４に発生した負電荷を平衡させるには不十分である。この条件は、特に、比較的薄いＧａＮ層１５によって達成される。
【００５４】
この条件は、例えば、Ｎドーピングを伴うＧａＮの厚さＷｎ０、すなわち、Ｐドーピングを伴うＧａＮ層１４によって空乏化させることができる厚さを用いて、以下の不等式によって表すことができる。
【００５５】
【数２】
2017152690.tif 000004
【００５６】
図４のグラフは、先に、ゲート３下におけるチャネルの深さの関数として詳述したトランジスタ１の伝導帯を実線で示す。図４は、また、ゲート３下における深さの関数として価電子帯を点線で示している。図４は、また、電位差Ｖｇｓが存在しない場合に、ゲート下の深さの関数として電子の密度を不連続線で示す。このように、ゲート３下の電子の密度は、極端に減少する（最大５．５ｅ−６ｃｍ−２まで）。
【００５７】
閾値電圧Ｖｔｈよりも高い電位差Ｖｇｓを印加することにより、ゲート絶縁層３２下の層１５内に電子蓄積層が現れることで導電チャネルを得ることができる。
【００５８】
閾値電圧Ｖｔｈは、以下の式により算出することができる。
【００５９】
ＧａＮ層１５と導電性ゲート材料３１との間の仕事関数φＭＳの差として、この場合には約１ｅＶの値を有している。閾値電圧に対するこの寄与φＭＳは、ゲートによる空乏として表すことができる。
【００６０】
【数３】
2017152690.tif 000005
【００６１】
第２項は、拡散電位ＶｂｉがＰ／Ｎ接合に及ぼす影響に対応する。第３項は、ゲート３下の層１５に形成された正の空間電荷に対応する。
【００６２】
また、閾値電圧Ｖｔｈは、Ｗｎ値（ゲート３下の層１５の膜厚）が薄いほど高くなるように設計されている。Ｗｎ値＜＜Ｗｎ０の場合、第３項は第２項に関して、ほとんど無視できる。
【００６３】
閾値電圧Ｖｔｈの近似式において、Ｖｂｉの重み付け係数は、酸化物層と層１５の実際の厚さの比であることも分かる。
【００６４】
ゲート絶縁層３２として選択された特定のＡｌ２Ｏ３の場合には、ｔｏｘ≧Ｗｎにおいて、少なくとも３．１Ｖの閾値電圧のオフセットが得られる。したがって、閾値電圧Ｖｔｈ≧φＭＳ＋３．１Ｖである。
【００６５】
その結果、３Ｖ以上の閾値電圧Ｖｔｈ値を容易に得ることができる。閾値電圧Ｖｔｈの値は、例えば、Ｗｎ及びｔｏｘの適切な値を選択することによって工業的に容易に調整することができる。
【００６６】
ソース及びドレイン側のチャネルポート領域は、電子ガス層１８によって形成され、オン状態でより低い抵抗を示す。Ｖｇｓ＞Ｖｔｈのとき、チャネル内の電子の濃度及び特に効果的な移動度は、ポートにおける電子ガス層１８の電子の濃度及び移動度よりも低いままである。このため、オン状態のトランジスタの抵抗Ｒｏｎをできるだけ小さくするためには、ドレインソース間距離Ｌｄｓに対して、できるだけゲート長を短くすることが望ましい。例えば、Ｌｄｓが２０μｍ程度である用途では、１μｍ未満のゲート長Ｌｇを使用することが望ましい。
【００６７】
トランジスタのオン状態における抵抗を計算するために、ソース及びドレイン側の遷移領域によって増加された制御ゲート３の長さＬｇとして近似的に定義される実効ゲート長Ｌｇｅｆｆ、すなわち、Ｌｇｅｆｆ≒Ｌｇ＋２Ｗｔが考慮される。ゲート長Ｌｇは、高電圧アプリケーション（例えば、６００Ｖより高い電圧）の場合、制約が少ない。
【００６８】
オン状態において、低いチャネル抵抗を維持するために、好ましくは、以下の関係が測定される。
【００６９】
【数４】
2017152690.tif 000006
【００７０】
Ｎｓｃ及びμｃの標準値については、条件Ｌｇｅｆｆ＜１μｍ、したがって、Ｌｇ＜０．８μｍを推測することが可能である。例えば、０．２５〜０．５μｍのＬｇ値を選択することが可能である。少なくとも０．２５に等しいＬｇ値が好ましくは保持され、シリコン型のトランジスタのゲートで得られるものと同様に、+/-１５Ｖ、または、+/-２０ＶのＶｇｓ変動帯域を保持するのに十分に厚いｔｏｘとなっている。
【００７１】
ポートでは、ＧａＮの材料の高い臨界電界によって、オフモードでの電圧に耐える能力が高い。
【００７２】
電子ガス層１８とバッファ層１３との間に形成されるポテンシャル障壁（バッファ層１３の深い層の電子の注入とトラップを防止する）は、高レベルになり、拡散準位Ｖｂｉによって現れ、以下を含む：
【００７３】
−部分的に、層１４と層１５との間に形成された空乏化されたＰ／Ｎ接合の端子における潜在的な障壁：
【００７４】
【数５】
2017152690.tif 000007
【００７５】
−部分的に、ＧａＮ層１６の端子における潜在的な障壁：
【００７６】
【数６】
2017152690.tif 000008
【００７７】
Ｐ／Ｎ接合の空間電荷領域において、全てのアクセプタ及びドナーはイオン化され、従って、計算に適用されるもの（即ち、ＮＡ及びＮＤ）は、それらの合計濃度である。
【００７８】
Ｗｎｅｐｉ＝８０ｎｍ、Ｗｐ＝５０ｎｍ、及び、ＮＡ＝１ｅ１７ｃｍ−３の場合に、接合部の端子で０．９ｅＶ、層１６の端子で０．３ｅＶを含む約１．３ｅＶのポテンシャル障壁が得られる。
【００７９】
層１４及び層１５の組み合わせによって得られるポテンシャル障壁は、電子ガス形成層１６の下に配置される可能性のあるＡｌＧａＮの層のものよりも高いレベルに達する（冒頭で引用した「改善されたブレークダウン電圧を有するＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ接合ＨＥＭＴの特性」に詳述されている例のように）。
【００８０】
このようなトランジスタ１の設計ルールの例を以下に示す。
【００８１】
層１４のドーパントがマグネシウムである場合、ＮＡの極限は、以下で設定される。
-  ＧａＮの層１４中にマグネシウムを組み込み、活性化させるエピタキシー技術の能力（特に、Ｍｇ−Ｈ型の錯体による溶解限度および不動態化を考慮に入れたもの）。ＮＡとして使用できる最大値は、現在のところ１ｅ１９ｃｍ−３である。
-  Ｖｂｉ＞３Ｖ、すなわち。ＮＡ＞３ｅ１６ｃｍ−３を有するために必要な値。
【００８２】
理論的には、本発明によるトランジスタ１をこの範囲の値で設計することが可能である。実際には、濃度１ｅ１７ｃｍ−３＜ＮＡ＜１ｅ１８ｃｍ−３が有利に使用される。ＮＡ＞１ｅ１７ｃｍ−３は、有意な埋め込みポテンシャル障壁、すなわち、バックバリア（＞１．３Ｖ）を得ることを可能にし、ＮＡ＜１ｅ１８ｃｍ−３は、層ｐ１４（Ｗｐ＞１５ｎｍ）に対して頑丈な厚さを得ることを可能にする。
【００８３】
層１５については、例えば、２ｅ１６ｃｍ−３（ＮＡ＝１ｅ１７ｃｍ−３の場合）と、２ｅ１７ｃｍ−３（ＮＡ＝１ｅ１８ｃｍ−３の場合）との間にあるＮＤ値を選択することが可能である。ＮＤの最大値は、例えば、ＮＤ＞２ｅ１７ｃｍ−３の場合に、Ｒｏｎを劣化させるようなチャネルの電子の移動度の損失によって制限される。ＮＤの最小値は、ＮＡの値によって決定される：ＮＡの値が高いほど、ＮＤの値が大きくなければならず、そうでなければ、Ｗｐ０（したがってＷｐ）が低くて、ｐ−ＧａＮ層１４の形成を許可することができない。ＮＡの極値に対するＮＤの関数としてのＷｐ０及びＷｎ０曲線は、この態様を要約する（図８及び図９に図示）。ＮＡが選択されると、点線の領域は、ＮＤとなりうる領域を規定する。
【００８４】
例１：ＮＡ＝１ｅ１７ならば、ＮＤを、２ｅ１６と１ｅ１７との間にすることが可能である。チャネル内のモビリティが優先される場合は、２ｅ１６が選択される。
【００８５】
例２：ＮＡ＝１ｅ１８ならば、ＮＤ＝２ｅ１７を選択して、Ｗｐ値が低すぎるのを回避することが可能である。
【００８６】
ＮＤの最小値は、また、ＧａＮ中のＮ型の弱いドーピングを生成する能力によって規定され、また、ＮＤが小さすぎる場合には、値φＭＳ（従って、値Ｖｔｈ）の減少によっても、規定される。したがって、好ましくは、ＮＤ≧２ｅ１６ｃｍ−３である。
【００８７】
拡散電位Ｖｂｉは、先に詳述した関係に従って算出することができる。次に、ＮＤドーピングのＧａＮのｎ型層１５における全空乏に対応する厚さＷｎ０と（例えば、前に詳述したパラメータが３７５ｎｍ）、ＧａＮのｐ型層１４における全空乏に対応する厚さＷｐ０（例えば、前に詳述したパラメータが７５ｎｍで以下の関係を満たすもの）を計算することが可能である。
【００８８】
【数７】
2017152690.tif 000009
【００８９】
次の不等式のみを測定することによって、チャネル、ＧａＮ層１５、及び、層１４を完全に空乏化するために、形成されるべき厚さを決定することが可能である。
【００９０】
【数８】
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【００９１】
ＧａＮ層１４は、有利には完全に空乏化されて、導電層にホールが保持されるのを防ぎ、ホールは、ＧａＮ層１３の厚さ方向に電界が発生するのを妨げ、トランジスタの耐圧強度に強い劣化を誘発する。
【００９２】
Ｖｂｉ＝３Ｖ、ＮＡ＝１×１０１７ｃｍ−３、ＮＤ＝２×１０１６ｃｍ−３とすることにより、Ｗｐ０の値として、７５ｎｍが得られる。頑強性を有し、エピタキシーによって生成することができる十分に高いＷｐ値が有利に使用される（例えば、Ｗｐ＞１５ｎｍ）。Ｗｐ値の減少は、電位障壁のレベルを低下させる。一方、Ｗｐ値の減少は、ＧａＮ層１４の空乏を保証する。有利には、Ｗｐは３０〜５０ｎｍであり、好ましくは、５０ｎｍに等しい。
【００９３】
これらのポートにおいて、ＧａＮ層１５の厚さは、Ｗｎｅｐｉとして定義される。以下の寸法規則は、ポートまたはチャンネルのいずれにおいても、ＧａＮ層１５を完全に空乏化させることを目的とする。簡略化のために、ＧａＮ層１５の厚さがそのポートにおける厚さに相当すると考えることが可能であろう。
【００９４】
電子ガス層１８に影響を及ぼす空乏を回避するためには、有利には、Ｗｎｅｐｉ≧０．２×Ｗｎ０、または、Ｗｎｅｐｉ≧７５ｎｍである。実際には、層１５は、拡散電位Ｖｂｉの無視できない割合を吸収しなければならない。また、層１５内に十分な空間電荷を形成する電子の注入を防止するように、十分な厚さＷｎｅｐｉは、接合によって生成されるポテンシャル障壁として使用される。さらに、層１５内のゲート３の空洞を、十分なマージンをもってエッチングできるように、Ｗｎｅｐｉ＞Ｗｎ＋２０ｎｍの不等式は、裏付けられる。Ｗｎｅｐｉ値として、８０ｎｍは、例えば満足できるものである。
【００９５】
さらに、電子ガス層１８とチャネルとの間の遷移領域の抵抗を制限することが望ましい。実効ゲート長の増大を避けるために、Ｗｎｅｐｉの厚さは有利に最小化される。
【００９６】
有利なことに、ＷｎはＷｎ０よりもはるかに低く（例えば、Ｗｎ０≧４×Ｗｎ）、ＧａＮ層１５内のチャネルは、トランジスタ１の電極の下で完全に空乏化し、前に詳述した閾値電圧Ｖｔｈは、劣化しない。例えば、Ｗｎ０の値として、３７３ｎｍの場合、Ｗｎの値として、９３ｎｍ未満を選択することが可能である。さらに、絶縁層３２及びＧａＮの誘電率が近い場合には、高いＶｔｈを得るために、５０ｎｍ≧ｔｏｘ≧Ｗｎの関係を測定することが望ましい。例えば、Ｗｎの値として、２０と５０ｎｍとの間を選択することが可能である。例えば、４０ｎｍの値が適切であることがわかる。Ｗｎの最小値は、例えば、製造方法の制約によって定義される。したがって、ＡｌＧａＮの層１７、ＧａＮの層１６、及び、ＧａＮの層１５の一部をエッチングし、ゲート３の空洞を形成するために、約１５０ｎｍのエッチングを想定することが必要である。ストップ層がない場合に、エッチングの深さの不正確さを考慮するために、少なくとも、２０ｎｍのＷｎの厚さのチャネルを保持することが好ましい。Ｗｎの最小値もＶｔｈの最大値によって設定される。Ｖｔｈは比ｔｏｘ／Ｗｎに依存し、ここで、Ｖｔｈの最大値は６Ｖであり、キャップされたｔｏｘなので、Ｗｎは、例えば、２０ｎｍ以上でなければならないことが推測される。層１５内のゲート３の注入深さＷｔは、好ましくは、ゼロではなく、有利には、少なくとも２０ｎｍ、さらには、少なくとも３０ｎｍである。例えば、４０ｎｍの注入深さが適切であることがわかる。
【００９７】
所望のＶｔｈ値に対して、Ｗｎ及びφＭＳ値を定義し、絶縁層３２のｔｏｘの値を、Ｖｔｈに対して以前に得られた関係から推論することが可能である。
【００９８】
層１６の厚さは、化学的影響（エピタキシーによって続けて堆積された層にマグネシウムメモリ効果を誘発するマグネシウムドープ層の堆積）、並びに、層１４及び層１５のドーパントの電気的影響によって、トランジスタ１の電極での電子ガス層１８が乱れないように十分に厚いことが好ましい。したがって、有利には、６０ｎｍ≧Ｗｎｉｄ≧２０ｎｍである（例えば、Ｗｎｅｐｉ＝８０ｎｍ及びＷｎｅｐｉ＋Ｗｎｉｄ≧１００ｎｍで得られ、マグネシウムの電子ガス層１８への影響を制限する）。有利には、電子ガス層１８とチャネルとの間の遷移領域の抵抗率を制限するために、不等式１００ｎｍ＞Ｗｎｅｐｉ−Ｗｎ＋Ｗｎｉｄが有利に測定される。
【００９９】
有利には、Ｗｎｉｄ＝５０ｎｍである。
【０１００】
層１２〜１８は、各層のエピタキシー条件を明確に変化させることによって、気相（ＭＯＣＶＤ）の同一のエピタキシー装置内で連続的に形成することができる。各層の形成のためのエピタキシーパラメータは、当業者には周知である。
【０１０１】
ｔｏｘの厚さは、絶縁層３２の製造方法によって制限され得る。例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術によって堆積されたＡｌ２Ｏ３の層は、５０ｎｍを超える厚さで製造することが困難である。最小のｔｏｘの厚さは、オン状態およびオフ状態におけるゲート３の電圧耐圧に負っている。Ａｌ２Ｏ３の絶縁層３２の場合には、少なくとも６００Ｖに等しい電圧、及び、+/-２０ＶのＶｇｓ変動帯域に対して、少なくとも４０ｎｍに等しいｔｏｘの厚さが必要であることがわかる。ｔｏｘの値として、４０ｎｍは、一般に、Ａｌ２Ｏ３に適していることが証明されている。ゲート絶縁膜９２のための他の材料、例えば（非限定的に）、ＳｉＮ、ＳｉＯ２、ＡｌＮ、ＡｌＯｘＮまたはＨｆＯ２を使用することができる。
【０１０２】
Ｖｔｈの最大値を得るために、仕事関数の高い導電材料３１として、例えば、Ｎｉのような金属を用いることができる。ＣＭＯＳ技術で用いられる他の互換性のある金属も使用することができ、非限定的な例は、Ｗ、Ｔｉ、Ｐ＋ドープされたポリシリコン、または、ＴｉＮである。特に、高いφＭＳ値を得るために、ダイヤモンド上にアニーリングされたＴｉにより製造されたオーミック接触を有するｐ＋ダイヤモンドゲートを想定することも可能である。
【０１０３】
図５は、電圧耐量を高めることを目的とした変形例に係るトランジスタ１の概略断面図である。この変形例は、ゲート長が、例えば、０．５μｍ未満に減少した場合に、特に、適切であることが判明している。この変形例は、フィールド電極、または、ＦＰＧ（フィールドプレートゲート）を含む制御ゲート３を含む。
【０１０４】
ここで、トランジスタ１のゲート３は、層１７の上方で（この場合、層１９及び層２０の上で）横方向の重なり３３を含む。この横方向の重なりは、ゲート３の空洞に対してほぼ長さｆｐｇだけ延びている。したがって、導電性ゲート材料３１及びゲート絶縁層３２は、ゲート３の空洞に対して長さｆｐｇだけ横方向に延在する。フィールド電極の形状は、有利には、ゲートの足部における電界ピークを低減するために、当業者にはそれ自体公知の方法で（長さ、高さについて）最適化される。
【０１０５】
図６は、本発明に係るノーマリーオフ型のトランジスタを含むカスコード構造４の概略断面図である。図７は、このカスコード構造４の等価回路図である。このような構造は、また、電子ガス層を通る空洞内で、ゲート長が、例えば、０．２μｍ未満に減少されたノーマリーオフ型のトランジスタに、特に適していることがわかる。このようなカスコード構造４は、短いゲートのノーマリーオフトランジスタの使用にもかかわらず、電圧耐量を高めることを可能にする。
【０１０６】
カスコード構造４は、直列に接続された高電子移動度ヘテロ接合トランジスタ４１及び４２を含む。トランジスタ４１はノーマリーオフ型であり、トランジスタ４２はノーマリーオン型である。トランジスタ４１の制御ゲート４１５は、図６に示されていない接続を介して、制御回路７によって、それ自体公知の方法で駆動される。トランジスタ４１のソース５１は、トランジスタ４２の制御ゲート４２５に接続されている。トランジスタ４２のドレイン５２は、カスコード構造４の出力電極を構成する。
【０１０７】
層２０は絶縁層２３で覆われている。この層２３は、例えば、酸化ケイ素で製造され、例えば、約４００ｎｍの厚さを有することができる。
【０１０８】
制御ゲート４１５は、特に、層１６及び層１７を貫通し、まさに、層１５の中に延びるように形成される。空洞は、絶縁層４１２で覆われ、導電性ゲート材料４１１で充填される。ゲート４１５は、絶縁層２３も貫通している。
【０１０９】
ここでは、トランジスタ４１のゲート４１５は、層１７の上に（この場合、層１９及び層２０の上に）、横方向の重なり４１３を含む。したがって、制御ゲート４１５は、フィールド電極またはＦＰＧ（フィールドプレートゲート）を備える。この横方向の重なり４１３は、ゲート４１５の空洞に対して、ほぼ長さｆｐｇだけ延びている。したがって、導電性ゲート材料４１１及びゲート絶縁層４１２は、ゲート４１５の空洞に対して、横方向にｆｐｇの長さだけ延在する。フィールド電極の形状は、有利には、ゲートの足部における電界ピークを低減するために、当業者にはそれ自体公知の方法で（長さ、高さについて）最適化される。図５に示す例のように、導電性ゲート材料４１１及びゲート絶縁層４１２は、ゲート４１５の空洞に対して横方向に延在する。
【０１１０】
ゲート４１５は、層２３の上に横方向の重なり４１４をさらに含む。導電性ゲート材料４１１及び絶縁層４１２は、重なり４１３に対して、横方向に延在する。
【０１１１】
制御ゲート４２５は、層２３を貫通し、層２０まで延びる空洞内に形成される。空洞は絶縁層４２２で覆われ、導電性ゲート材料４２１で充填されている。ここでは、ゲート絶縁層４２２及び層２０の組み合わせは、層１９と接触する底部を有する。ゲート４２５は、層２３の上に横方向の重なり４２４を含む。導電性ゲート材料４２１及び絶縁層４２２は、ゲート４２５の空洞に対して横方向に延在する。ここでは、ゲート４１５及び４２５は絶縁層２４で覆われている。この絶縁層２４は、例えば、２００ｎｍの厚さを有し、例えば、酸化ケイ素で形成されている。ここで、相互接続金属２５は、制御ゲート４２５をソース５１に接続する。
【０１１２】
ゲート４１５及び４２５は、トランジスタ１の製造方法に追加の工程を必要とせずに製造され、その製造コストにとって有利である。
【０１１３】
トランジスタ４１のドレイン及びトランジスタ４２のソースは有利に混同され、それらの接続は電子ガス層１８内に形成される。したがって、得られるカスコード構造４は、特にコンパクトであり、比較的低いオン状態の抵抗を示す。トランジスタ４１のドレインとトランジスタ４２のソースとはフローティングノードを形成する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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