(57)【要約】【課題】過剰電位を抑制する超音波の送信回路を提供する。【解決手段】送信回路１００は、階段状に振幅を変化させた送信信号を出力する。複数の出力回路（１１Ｐ，１２Ｐ，１１Ｎ，１２Ｎ）は、階段状の振幅に対応した互いに異なる複数の電位の出力タイミングを制御する。送信回路１００は、複数の出力回路の各々に対応した複数の抑制回路（２１Ｐ，２２Ｐ，２１Ｎ，２２Ｎ）を備えている。各抑制回路はその抑制回路に対応した各出力回路と、その出力回路に対応した電源との間にその出力回路の過剰電位を抑制する電荷の経路を形成する。これにより、各電位ごとにその電位の目標値を超える過剰電位が抑制される。【選択図】図１
2017123893.tif 000002
【特許請求の範囲】
【請求項１】
階段状に振幅を変化させた送信信号を出力する超音波の送信回路であって、
前記階段状の振幅に対応した互いに異なる複数の電位の出力タイミングを制御する出力制御部と、
前記出力制御部から出力される各電位ごとに当該各電位の目標値を超える過剰電位を抑制する電位抑制部と、
を有する、
ことを特徴とする超音波の送信回路。
【請求項２】
請求項１に記載の送信回路において、
前記出力制御部は、電源から得られる前記複数の電位の出力タイミングを制御し、
前記電位抑制部は、前記出力制御部と前記電源との間に前記過剰電位を抑制する電荷の経路を形成して当該過剰電位を抑制する、
ことを特徴とする超音波の送信回路。
【請求項３】
請求項１または２に記載の送信回路において、
前記出力制御部は、Ｎ個（Ｎは自然数）の正電位とＮ個の負電位からなる互いに異なる２Ｎ個の電位に対応した２Ｎ個の出力回路を備え、
前記電位抑制部は、２Ｎ個の出力回路の各々に対応した２Ｎ個の抑制回路を備え、
前記各出力回路は、当該各出力回路に対応した前記各電位の出力タイミングを制御し、
前記各抑制回路は、当該各抑制回路に対応した前記各出力回路から出力される前記各電位の前記過剰電位を抑制する、
ことを特徴とする超音波の送信回路。
【請求項４】
請求項３に記載の送信回路において、
前記各出力回路は、当該各出力回路に対応した電源から得られる前記各電位の出力タイミングを制御し、
前記各抑制回路は、当該各抑制回路に対応した前記各出力回路と当該各出力回路に対応した前記電源との間に当該各出力回路の前記過剰電位を抑制する電荷の経路を形成する、
ことを特徴とする超音波の送信回路。
【請求項５】
請求項３または４に記載の送信回路において、
前記出力制御部は、Ｎ個の正電位とＮ個の負電位からなる互いに異なる２Ｎ個（Ｎは３または４）の電位に対応した２Ｎ個の出力回路を備え、
前記電位抑制部は、２Ｎ個の出力回路と同数の２Ｎ個の抑制回路を備える、
ことを特徴とする超音波の送信回路。
【請求項６】
請求項３から５のいずれか１項に記載の送信回路を有する超音波医用装置であって、
電源間において貫通電流の経路を形成する前記各出力回路と前記各抑制回路が同時に導通状態とならないように、前記２Ｎ個の出力回路と前記２Ｎ個の抑制回路の動作タイミングを制御する制御部をさらに有する、
ことを特徴とする超音波医用装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波の送信回路に関し、特に、階段状に振幅を変化させた送信信号を出力する送信回路に関する。
【背景技術】
【０００２】
超音波を送波する装置、例えば超音波診断装置や超音波治療装置は、超音波の送信回路を備えており、従来から、様々な超音波の送信回路が提案されている。
【０００３】
例えば、特許文献１には、ＰチャネルＭＯＳＦＥＴ（ＭＯＳ型ＦＥＴ）とＮチャネルＭＯＳＦＥＴの組を備え、上凸と下凸の両極性の電圧出力パルスを出力して超音波の振動子を駆動する送信回路が記載されている。
【０００４】
また、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの組を複数接続することにより、階段状に振幅を変化させた波形を形成することができる。例えば非特許文献１には、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの組を２つ接続することにより、階段状に振幅を変化させた送信信号を出力する送信回路が提案されている。非特許文献１に記載された送信回路は、ＨＩＦＵ（High-Intensity Focused Ultrasound）の送信に利用することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４９４６５７２号公報
【非特許文献】
【０００６】
【非特許文献１】Keisuke Takada, Jumpei Okada, Kotaro Nakamura, Shin Yoshizawa, and Shin-ichiro Uemura,「High Voltage Staircase Drive Circuit for Triggered High-Intensity Focused Ultrasound Treatment」, Japanese Journal of Applied Physics 51 (2012) 07GF23
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＳＦＥＴなどを利用したスイッチング回路により階段状に振幅を変化させた波形を形成すると、例えば非特許文献１の図３（Ｆｉｇ．３）に説明されるように、例えば振幅となる電位の変化タイミングにおいてスパイク状の過剰電位が発生する。過剰電位は、送信信号の波形を崩してしまい、さらに、スイッチング回路を構成するＭＯＳＦＥＴの温度上昇やアバランシェ破壊などの原因にもなる。
【０００８】
本発明は、このような背景事情に鑑みて成されたものであり、その目的は、過剰電位を抑制する超音波の送信回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的にかなう好適な超音波の送信回路は、階段状に振幅を変化させた送信信号を出力する超音波の送信回路であって、前記階段状の振幅に対応した互いに異なる複数の電位の出力タイミングを制御する出力制御部と、前記出力制御部から出力される各電位ごとに当該各電位の目標値を超える過剰電位を抑制する電位抑制部と、を有することを特徴とする。
【００１０】
上記構成によれば、階段状の振幅に対応した互いに異なる複数の電位について各電位ごとに過剰電位を抑制することができる。これにより、階段状に振幅を変化させた送信信号の波形が整えられる。また、例えば、ＭＯＳＦＥＴなどを利用したスイッチング回路により階段状に振幅を変化させた送信信号を形成する場合に、スイッチング回路を構成するＭＯＳＦＥＴの温度上昇やアバランシェ破壊などを抑制することができる。
【００１１】
ちなみに、上記送信回路は、超音波画像による診断に適した一般的な超音波診断装置の送信回路として利用することができ、また、一般的な超音波診断装置よりも強力な治療用超音波、例えば強力集束超音波（ＨＩＦＵ：High Intensity Focused Ultrasound）を送波する超音波治療装置や超音波治療システムの送信回路としても好適である。超音波診断装置、超音波治療装置、超音波治療システムなどを含む超音波医用装置に上記送信回路を利用すれば、正弦波に近い送信信号の波形により負荷である振動素子の温度上昇を抑制できる。その結果として、例えば、送信のためのエネルギー効率が向上し、振動素子に投入される送信エネルギー量が増加する。
【００１２】
望ましい具体例において、前記出力制御部は、電源から得られる前記複数の電位の出力タイミングを制御し、前記電位抑制部は、前記出力制御部と前記電源との間に前記過剰電位を抑制する電荷の経路を形成して当該過剰電位を抑制する、ことを特徴とする。
【００１３】
望ましい具体例において、前記出力制御部は、Ｎ個（Ｎは自然数）の正電位とＮ個の負電位からなる互いに異なる２Ｎ個の電位に対応した２Ｎ個の出力回路を備え、前記電位抑制部は、２Ｎ個の出力回路の各々に対応した２Ｎ個の抑制回路を備え、前記各出力回路は、当該各出力回路に対応した前記各電位の出力タイミングを制御し、前記各抑制回路は、当該各抑制回路に対応した前記各出力回路から出力される前記各電位の前記過剰電位を抑制する、ことを特徴とする。
【００１４】
望ましい具体例において、前記各出力回路は、当該各出力回路に対応した電源から得られる前記各電位の出力タイミングを制御し、前記各抑制回路は、当該各抑制回路に対応した前記各出力回路と当該各出力回路に対応した前記電源との間に当該各出力回路の前記過剰電位を抑制する電荷の経路を形成する、ことを特徴とする。
【００１５】
また、上記送信回路を有する好適な超音波医用装置は、電源間において貫通電流の経路を形成する前記各出力回路と前記各抑制回路が同時に導通状態とならないように、前記２Ｎ個の出力回路と前記２Ｎ個の抑制回路の動作タイミングを制御する制御部をさらに有する、ことを特徴とする。
【発明の効果】
【００１６】
本発明により、過剰電位を抑制する超音波の送信回路が提供される。例えば、本発明の好適な態様によれば、階段状の振幅に対応した互いに異なる複数の電位について各電位ごとに過剰電位を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施において好適な超音波の送信回路の全体構成図である。
【図２】図１の送信回路が備える正電位側回路の具体例を示す図である。
【図３】図１の送信回路が備える接地回路の具体例を示す図である。
【図４】図１の送信回路が備える負電位側回路の具体例を示す図である。
【図５】図１の送信回路の動作の具体例を示す図である。
【図６】過剰電位の具体例を示す図である。
【図７】抑制回路を利用しない送信信号の比較例を示す図である。
【図８】抑制回路を利用した送信信号の具体例を示す図である。
【図９】送信回路の変形例を示す図である。
【図１０】図９の送信回路１００が備える正電位側回路の具体例を示す図である。
【図１１】図９の送信回路１００が備える負電位側回路の具体例を示す図である。
【図１２】送信電源の段数Ｎと消費電力の関係を説明するための図である。
【発明を実施するための形態】
【００１８】
図１は、本発明の実施において好適な超音波の送信回路の全体構成図である。図１に示す超音波の送信回路１００は、４つの出力回路と４つの抑制回路と２つの接地回路を備えている。送信回路１００は、互いに異なる複数の電位を発生する電源に接続され、その電源から得られる各電位を利用して、階段状に振幅を変化させた超音波の送信信号を出力する。送信回路１００は、出力端子ＯＰから送信信号を出力して超音波の振動素子３０を駆動する。なお、振動素子３０が複数個ある場合には送信回路１００も複数個とされ、例えば、１つの送信回路１００により１つの振動素子３０が駆動される。
【００１９】
図２は、送信回路１００（図１）が備える正電位側回路の具体例を示す図である。図２には、出力回路１２Ｐと抑制回路２２Ｎと出力回路１１Ｐと抑制回路２１Ｎの具体的な回路構成例が図示されている。
【００２０】
出力回路１２Ｐは、電源から得られる第２正電位を出力端子ＯＰ（図１）へ出力するタイミングを制御する。電源は目標値＋ＨＶ２の第２正電位を発生し、出力タイミングは入力端子１２Ｐから入力される信号に応じて制御される。出力回路１２Ｐは、ＰチャネルＭＯＳ型ＦＥＴ（ＰＭＯＳ）と出力分離用のダイオードＤとＰＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００２１】
出力回路１２ＰのＰＭＯＳは、入力端子１２Ｐから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１２ＰのＰＭＯＳは、例えば、入力端子１２Ｐから入力される信号の電位が＋ＨＶ２の場合にオフ状態となり、＋ＨＶ２−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは、出力回路１２ＰのＰＭＯＳのゲートソース間電位である。
【００２２】
そして、出力回路１２ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値＋ＨＶ２の第２正電位を発生する電源から、ＰＭＯＳとダイオードＤを介して、出力端子ＯＰに電荷が供給される。これにより、出力端子ＯＰが第２正電位となり、振動素子３０（図１）に第２正電位が印加される。
【００２３】
抑制回路２２Ｎは、出力回路１２Ｐから出力される第２正電位の目標値＋ＨＶ２を超える過剰電位（後に詳述）を抑制する。抑制回路２２Ｎは、ＮチャネルＭＯＳ型ＦＥＴ（ＮＭＯＳ）と出力分離用のダイオードＤとＮＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００２４】
抑制回路２２ＮのＮＭＯＳは、入力端子２２Ｎから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。抑制回路２２ＮのＮＭＯＳは、例えば、入力端子２２Ｎから入力される信号の電位が＋ＨＶ２＋Ｖｇｓの場合にオン状態となり、＋ＨＶ２の場合にオフ状態となる。なお、Ｖｇｓは、抑制回路２２ＮのＮＭＯＳのゲートソース間電位である。
【００２５】
そして、抑制回路２２ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力回路１２Ｐから出力端子ＯＰ（図１）に出力される過剰電位を引き起こす電荷が、抑制回路２２ＮのダイオードＤとＮＭＯＳを介して、目標値＋ＨＶ２の第２正電位を発生する電源に引き込まれる。これにより、出力回路１２Ｐから出力される第２正電位が目標値である＋ＨＶ２を維持するように制御される。
【００２６】
出力回路１１Ｐは、電源から得られる第１正電位を出力端子ＯＰ（図１）へ出力するタイミングを制御する。電源は目標値＋ＨＶ１の第１正電位を発生し、出力タイミングは入力端子１１Ｐから入力される信号に応じて制御される。出力回路１１Ｐは、出力回路１２Ｐと同じ回路構成を備えており、出力回路１１ＰのＰＭＯＳは、入力端子１１Ｐから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１１ＰのＰＭＯＳは、例えば、入力端子１１Ｐから入力される信号の電位が＋ＨＶ１の場合にオフ状態となり、＋ＨＶ１−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは、出力回路１１ＰのＰＭＯＳのゲートソース間電位である。
【００２７】
そして、出力回路１１ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値＋ＨＶ１の第１正電位を発生する電源から、ＰＭＯＳとダイオードＤを介して、出力端子ＯＰに電荷が供給される。これにより、出力端子ＯＰが第１正電位となり、振動素子３０（図１）に第１正電位が印加される。
【００２８】
抑制回路２１Ｎは、出力回路１１Ｐから出力される第１正電位の目標値＋ＨＶ１を超える過剰電位（後に詳述）を抑制する。抑制回路２１Ｎは、抑制回路２２Ｎと同じ回路構成を備えており、入力端子２１Ｎから入力される信号に応じて制御されソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。抑制回路２１ＮのＮＭＯＳは、例えば、入力端子２１Ｎから入力される信号の電位が＋ＨＶ１＋Ｖｇｓの場合にオン状態となり、＋ＨＶ１の場合にオフ状態となる。なお、Ｖｇｓは、抑制回路２１ＮのＮＭＯＳのゲートソース間電位である。
【００２９】
そして、抑制回路２１ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力回路１１Ｐから出力端子ＯＰ（図１）に出力される過剰電位を引き起こす電荷が、抑制回路２１ＮのダイオードＤとＮＭＯＳを介して、目標値＋ＨＶ１の第１正電位を発生する電源に引き込まれる。これにより、出力回路１１Ｐから出力される第１正電位が目標値である＋ＨＶ１を維持するように制御される。
【００３０】
図３は、送信回路１００（図１）が備える接地回路の具体例を示す図である。図３には２つの接地回路ＧＰ，ＧＮの具体的な回路構成例が図示されている。２つの接地回路ＧＰ，ＧＮは、例えば、送信回路１００（図１）から送信信号を出力しない非送信時に送信回路１００の出力端子ＯＰの電位を０Ｖ（ゼロボルト）に固定化（安定化）する。また、２つの接地回路ＧＰ，ＧＮにより、不要な送信信号を低減し望ましくは除去することができる。
【００３１】
接地回路ＧＰは、ＰチャネルＭＯＳ型ＦＥＴ（ＰＭＯＳ）と出力分離用のダイオードＤとＰＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。接地回路ＧＰのＰＭＯＳは、入力端子ＧＰから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。接地回路ＧＰのＰＭＯＳは、例えば、入力端子ＧＰから入力される信号の電位がＧＮＤ（接地）の場合にオフ状態となり、ＧＮＤ−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは接地回路ＧＰのＰＭＯＳのゲートソース間電位である。
【００３２】
そして、接地回路ＧＰのＰＭＯＳのソースドレイン間がオン状態の時に、接地（ＧＮＤ）からＰＭＯＳとダイオードＤを介して出力端子ＯＰに電荷が供給される。これにより、出力端子ＯＰが負電位にならないように制御される。
【００３３】
一方、接地回路ＧＮは、ＮチャネルＭＯＳ型ＦＥＴ（ＮＭＯＳ）と出力分離用のダイオードＤとＮＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。接地回路ＧＮのＮＭＯＳは、入力端子ＧＮから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。接地回路ＧＮのＮＭＯＳは、例えば、入力端子ＧＮから入力される信号の電位がＧＮＤ＋Ｖｇｓの場合にオン状態となり、ＧＮＤの場合にオフ状態となる。なお、Ｖｇｓは、接地回路ＧＮのＮＭＯＳのゲートソース間電位である。
【００３４】
そして、接地回路ＧＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力端子ＯＰの正電位を引き起こす電荷が、接地回路ＧＮのダイオードＤとＮＭＯＳを介して、接地（ＧＮＤ）に引き込まれる。これにより、出力端子ＯＰが正電位にならないように制御される。
【００３５】
図４は、送信回路１００（図１）が備える負電位側回路の具体例を示す図である。図４には、出力回路１２Ｎと抑制回路２２Ｐと出力回路１１Ｎと抑制回路２１Ｐの具体的な回路構成例が図示されている。
【００３６】
出力回路１２Ｎは、電源から得られる第２負電位を出力端子ＯＰ（図１）へ出力するタイミングを制御する。電源は目標値−ＨＶ２の第２負電位を発生し、出力タイミングは入力端子１２Ｎから入力される信号に応じて制御される。出力回路１２Ｎは、ＮチャネルＭＯＳ型ＦＥＴ（ＮＭＯＳ）と出力分離用のダイオードＤとＮＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００３７】
出力回路１２ＮのＮＭＯＳは、入力端子１２Ｎから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１２ＮのＮＭＯＳは、例えば、入力端子１２Ｎから入力される信号の電位が−ＨＶ２＋Ｖｇｓの場合にオン状態となり、−ＨＶ２の場合にオフ状態となる。なお、Ｖｇｓは、出力回路１２ＮのＮＭＯＳのゲートソース間電位である。
【００３８】
そして、出力回路１２ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力端子ＯＰにおける電荷が、ダイオードＤとＮＭＯＳを介して、目標値−ＨＶ２の第２負電位を発生する電源に引き込まれる。これにより、出力端子ＯＰが第２負電位となり、振動素子３０（図１）に第２負電位が印加される。
【００３９】
抑制回路２２Ｐは、出力回路１２Ｎから出力される第２負電位の目標値−ＨＶ２の絶対値を超える過剰電位（後に詳述）を抑制する。抑制回路２２Ｐは、ＰチャネルＭＯＳ型ＦＥＴ（ＰＭＯＳ）と出力分離用のダイオードＤとＰＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００４０】
抑制回路２２ＰのＰＭＯＳは、入力端子２２Ｐから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。抑制回路２２ＰのＰＭＯＳは、例えば、入力端子２２Ｐから入力される信号の電位が−ＨＶ２の場合にオフ状態となり、−ＨＶ２−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは、抑制回路２２ＰのＰＭＯＳのゲートソース間電位である。
【００４１】
そして、抑制回路２２ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値−ＨＶ２の第２負電位を発生する電源から、ＰＭＯＳとダイオードＤを介して出力端子ＯＰ（図１）に電荷が供給される。これにより、出力回路１２Ｎから出力される第２負電位が目標値である−ＨＶ２を維持するように制御される。
【００４２】
出力回路１１Ｎは、電源から得られる第１負電位を出力端子ＯＰ（図１）へ出力するタイミングを制御する。電源は目標値−ＨＶ１の第１負電位を発生し、出力タイミングは入力端子１１Ｎから入力される信号に応じて制御される。出力回路１１Ｎは、出力回路１２Ｎと同じ回路構成を備えており、出力回路１１ＮのＮＭＯＳは、入力端子１１Ｎから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１１ＮのＮＭＯＳは、例えば、入力端子１１Ｎから入力される信号の電位が−ＨＶ１＋Ｖｇｓの場合にオン状態となり、−ＨＶ１の場合にオフ状態となる。なお、Ｖｇｓは、出力回路１１ＮのＮＭＯＳのゲートソース間電位である。
【００４３】
そして、出力回路１１ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力端子ＯＰにおける電荷が、ダイオードＤとＮＭＯＳを介して、目標値−ＨＶ１の第１負電位を発生する電源に引き込まれる。これにより、出力端子ＯＰが第１負電位となり、振動素子３０（図１）に第１負電位が印加される。
【００４４】
抑制回路２１Ｐは、出力回路１１Ｎから出力される第１負電位の目標値−ＨＶ１の絶対値を超える過剰電位（後に詳述）を抑制する。抑制回路２１Ｐは、抑制回路２２Ｐと同じ回路構成を備えており、入力端子２１Ｐから入力される信号に応じて制御されソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。抑制回路２１ＰのＰＭＯＳは、例えば、入力端子２１Ｐから入力される信号の電位が−ＨＶ１の場合にオフ状態となり、−ＨＶ１−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは、抑制回路２１ＰのＰＭＯＳのゲートソース間電位である。
【００４５】
そして、抑制回路２１ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値−ＨＶ１の第１負電位を発生する電源から、ＰＭＯＳとダイオードＤを介して出力端子ＯＰ（図１）に電荷が供給される。これにより、出力回路１１Ｎから出力される第１負電位が目標値である−ＨＶ１を維持するように制御される。
【００４６】
図５は、送信回路１００（図１）の動作の具体例を示す図である。図５には、送信回路１００を構成する各回路（図２〜図４）の駆動タイミング、つまり、各回路が備えるＭＯＳ型ＦＥＴ（ＰＭＯＳまたはＮＭＯＳ）のオン状態（ＯＮ）とオフ状態（ＯＦＦ）の制御タイミングの具体例が図示されている。図５に示す具体例において、送信回路１００は、理想サイン波（理想的な正弦波）を模擬した階段状送信波形の送信信号（階段状に振幅を変化させた送信信号）を出力する。
【００４７】
まず、４つの出力回路（１１Ｐ，１２Ｐ，１１Ｎ，１２Ｎ）の駆動タイミングについて説明する。時刻ｔ０において、４つの出力回路は全てオフ状態であり、階段状送信波形の振幅はＧＮＤ（接地）となる。
【００４８】
そして、時刻ｔ１において、出力回路１１Ｐがオン状態となり、出力回路１１Ｐから第１正電位（目標値＋ＨＶ１）が出力され、階段状送信波形の振幅が第１正電位（目標値＋ＨＶ１）となる。さらに、時刻ｔ２において、出力回路１２Ｐがオン状態となり、出力回路１２Ｐから第２正電位（目標値＋ＨＶ２）が出力され、階段状送信波形の振幅が第２正電位（目標値＋ＨＶ２）となる。
【００４９】
出力回路１２Ｐは、時刻ｔ２から時刻ｔ３までオン状態とされる。これにより、時刻ｔ２から時刻ｔ３までの期間において、階段状送信波形の振幅が第２正電位となる。また、出力回路１１Ｐは、時刻ｔ１から時刻ｔ４までオン状態とされる。これにより、時刻ｔ１から時刻ｔ２までの期間と時刻ｔ３から時刻ｔ４までの期間において、階段状送信波形の振幅が第１正電位となる。なお、時刻ｔ２から時刻ｔ３の期間は、出力回路１２Ｐから第２正電位が出力されているため、出力回路１１Ｐがオフ状態とされてもよい。
【００５０】
時刻ｔ４において出力回路１１Ｐがオン状態からオフ状態に切り替えられると、その直後の時刻ｔ５において、出力回路１１Ｎがオン状態となり、出力回路１１Ｎから第１負電位（目標値−ＨＶ１）が出力され、階段状送信波形の振幅が第１負電位（目標値−ＨＶ１）となる。なお、時刻ｔ４と時刻ｔ５は、出力回路１１Ｐと出力回路１１Ｎが同時にオン状態とならないように、望ましくは時刻ｔ４と時刻ｔ５の期間ができるだけ短くなるように決定される。
【００５１】
そして、時刻ｔ６において、出力回路１２Ｎがオン状態となり、出力回路１２Ｎから第２負電位（目標値−ＨＶ２）が出力され、階段状送信波形の振幅が第２負電位（目標値−ＨＶ２）となる。
【００５２】
出力回路１２Ｎは、時刻ｔ６から時刻ｔ７までオン状態とされる。これにより、時刻ｔ６から時刻ｔ７までの期間において、階段状送信波形の振幅が第２負電位となる。また、出力回路１１Ｎは、時刻ｔ５から時刻ｔ８までオン状態とされる。これにより、時刻ｔ５から時刻ｔ６までの期間と時刻ｔ７から時刻ｔ８までの期間において、階段状送信波形の振幅が第１負電位となる。なお、時刻ｔ６から時刻ｔ７の期間は、出力回路１２Ｎら第２負位が出力されているため、出力回路１１Ｎがオフ状態とされてもよい。
【００５３】
時刻ｔ８において出力回路１１Ｎがオン状態からオフ状態に切り替えられると、その直後の時刻ｔ９において、出力回路１１Ｐがオン状態となり、出力回路１１Ｐから第１正電位（目標値＋ＨＶ１）が出力され、階段状送信波形の振幅が第１正電位（目標値＋ＨＶ１）となる。なお、時刻ｔ８と時刻ｔ９は、出力回路１１Ｎと出力回路１１Ｐが同時にオン状態とならないように、望ましくは時刻ｔ８と時刻ｔ９の期間ができるだけ短くなるように決定される。
【００５４】
そして、時刻ｔ９から時刻ｔ１０までの期間において、時刻ｔ１から時刻ｔ８までの期間と同じ制御が実行され、時刻ｔ１０以降において、４つの出力回路が全てオフ状態となり階段状送信波形の振幅はＧＮＤ（接地）となる。これにより、図５に示す具体例では、２周期分の理想サイン波に対応した階段状送信波形の送信信号が出力される。
【００５５】
４つの出力回路（１１Ｐ，１２Ｐ，１１Ｎ，１２Ｎ）の駆動タイミングについて説明したが、送信回路１００（図１）において４つの出力回路のみを駆動させ、４つの抑制回路（２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ）を駆動させないと、各出力回路から電位の目標値を超える過剰電位が生じてしまう恐れがある。
【００５６】
図６は、過剰電位の具体例を示す図である。図６には、横軸を時刻とし縦軸に振幅（電位）を示した送信信号波形が図示されている。図６の波形は、４つの抑制回路を駆動させない場合（４つの抑制回路を設けない場合）の具体例であり、非特許文献１のＦｉｇ．３（ｂ）に図示される波形である。
【００５７】
例えば、各出力回路が備えるＭＯＳ型ＦＥＴ（ＰＭＯＳまたはＮＭＯＳ）のオフ状態（ＯＦＦ）とオン状態（ＯＮ）を切り替えるスイッチング動作により、各出力回路からスパイク状のノイズ電圧（スパイクノイズ電圧）が出力される。なお、オン状態からオフ状態に遷移する際のノイズ電圧はフライバック電圧と呼ばれる場合もある。これらのノイズ電圧を各出力回路からそのまま出力してしまうと、例えば図６において楕円枠で示すようにノイズ電圧（スパイクノイズ電圧やフライバック電圧）が重畳された送信信号となってしまう。これらのノイズ電圧は、送信信号波形の形状を崩してしまい、さらに、各出力回路が備えるＭＯＳ型ＦＥＴの温度上昇やアバランシェ破壊の原因にもなる。
【００５８】
そこで、図１の送信回路１００が備える４つの抑制回路（２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ）は、４つの出力回路（１１Ｐ，１２Ｐ，１１Ｎ，１２Ｎ）から出力される過剰電位（例えばスパイクノイズ電圧）を抑制する。
【００５９】
図５に戻り、４つの抑制回路（２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ）の駆動タイミングについて説明する。抑制回路２２Ｎは、出力回路１２Ｐから出力される第２正電位の目標値＋ＨＶ２を超える過剰電位（例えばスパイクノイズ電圧）を抑制する。そのため、出力回路１２Ｐがオン状態とオフ状態を切り替えるタイミング（例えば時刻ｔ２と時刻ｔ３）を含む期間において、抑制回路２２Ｎがオン状態とされる。図５に示す具体例では、時刻ｔ０からの全期間において抑制回路２２Ｎがオン状態とされる。
【００６０】
なお、抑制回路２２Ｎを常にオン状態とするのであれば、抑制回路２２Ｎが備える出力分離用のダイオードＤ（図２参照）のカソード端子を直接的に第２正電位（目標値＋ＨＶ２）の電源に接続する変形回路構成が採用されてもよい。
【００６１】
抑制回路２１Ｎは、出力回路１１Ｐから出力される第１正電位の目標値＋ＨＶ１を超える過剰電位（例えばスパイクノイズ電圧）を抑制する。そのため、出力回路１１Ｐがオン状態とオフ状態を切り替えるタイミング（例えば時刻ｔ１と時刻ｔ４）を含む期間において、抑制回路２１Ｎがオン状態とされる。
【００６２】
但し、抑制回路２１Ｎは、出力回路１２Ｐと同時にオン状態とならないように制御される。例えば、図５に示す具体例のように、抑制回路２１Ｎは、時刻ｔ０からオン状態とされ、出力回路１２Ｐがオン状態となる時刻ｔ２の直前にオフ状態とされる。そして、出力回路１２Ｐがオフ状態となる時刻ｔ３の直後に抑制回路２１Ｎがオン状態とされる。これにより、第２正電位（目標値＋ＨＶ２）から出力回路１２Ｐと抑制回路２１Ｎを通り第１正電位（目標値＋ＨＶ１）に流れる電源間の貫通電流を生じさせない制御が実現される。
【００６３】
抑制回路２２Ｐは、出力回路１２Ｎから出力される第２負電位の目標値−ＨＶ２の絶対値を超える過剰電位（例えばスパイクノイズ電圧）を抑制する。そのため、出力回路１２Ｎがオン状態とオフ状態を切り替えるタイミング（例えば時刻ｔ６と時刻ｔ７）を含む期間において、抑制回路２２Ｐがオン状態とされる。図５に示す具体例では、時刻ｔ０からの全期間において抑制回路２２Ｐがオン状態とされる。
【００６４】
なお、抑制回路２２Ｐを常にオン状態とするのであれば、抑制回路２２Ｐが備える出力分離用のダイオードＤ（図４参照）のアノード端子を直接的に第２負電位（目標値−ＨＶ２）の電源に接続する変形回路構成が採用されてもよい。
【００６５】
抑制回路２１Ｐは、出力回路１１Ｎから出力される第１負電位の目標値−ＨＶ１の絶対値を超える過剰電位（例えばスパイクノイズ電圧）を抑制する。そのため、出力回路１１Ｎがオン状態とオフ状態を切り替えるタイミング（例えば時刻ｔ５と時刻ｔ８）を含む期間において、抑制回路２１Ｐがオン状態とされる。
【００６６】
但し、抑制回路２１Ｐは、出力回路１２Ｎと同時にオン状態とならないように制御される。例えば、図５に示す具体例のように、抑制回路２１Ｐは、時刻ｔ０からオン状態とされ、出力回路１２Ｎがオン状態となる時刻ｔ６の直前にオフ状態とされる。そして、出力回路１２Ｎがオフ状態となる時刻ｔ７の直後に抑制回路２１Ｐがオン状態とされる。これにより、第１負電位（目標値−ＨＶ１）から抑制回路２１Ｐと出力回路１２Ｎを通り第２負電位（目標値−ＨＶ２）に流れる電源間の貫通電流を生じさせない制御が実現される。
【００６７】
なお、２つの接地回路ＧＰ，ＧＮは、送信回路１００（図１）から階段状送信波形の送信信号を出力しない非送信時にオン状態とされ、送信信号の振幅をＧＮＤ（接地）に安定化する。そのため、例えば図５に示す具体例のように、接地回路ＧＰと接地回路ＧＮは、時刻ｔ０からオン状態とされ、階段状送信波形が出力される時刻ｔ１の直前にオフ状態とされる。また、階段状送信波形が終了する時刻ｔ１０の直後から、接地回路ＧＰと接地回路ＧＮはオン状態とされる。
【００６８】
図７は、抑制回路を利用しない送信信号の比較例を示す図である。図７には、送信回路１００（図１）において４つの抑制回路を駆動させない場合（４つの抑制回路を設けない場合）に得られる送信信号の具体例が図示されている。
【００６９】
図７（ａ）（ｂ）には、それぞれ、周波数が２５０ＫＨｚ（キロヘルツ）と１ＭＨｚ（メガヘルツ）である送信信号の波形が図示されている。なお、図７の比較例において、第２正電位の目標値＋ＨＶ２は＋２０Ｖ（ボルト）、第２負電位の目標値−ＨＶ２は−２０Ｖ、第１正電位の目標値＋ＨＶ１は＋７．９Ｖ、第１負電位の目標値−ＨＶ１は−７．９Ｖである。
【００７０】
図７の比較例では、４つの抑制回路により過剰電位（例えばスパイクノイズ電圧）が抑制されていないため、特に、周波数が２５０ＫＨｚの送信信号において、第２正電位の目標値である＋２０Ｖと第２負電位の目標値である−２０Ｖを超える高電位出力（楕円枠内）が顕著に表れている。なお、図７の比較例において、周波数が１ＭＨｚの場合における最大温度上昇は摂氏＋３０．９度であり、消費電力は３．２２Ｗであった。
【００７１】
図８は、抑制回路を利用した送信信号の具体例を示す図である。図８には、送信回路１００（図１）において４つの抑制回路を駆動させた場合に得られる送信信号の具体例が図示されている。
【００７２】
図８（ａ）（ｂ）には、それぞれ、周波数が２５０ＫＨｚ（キロヘルツ）と１ＭＨｚ（メガヘルツ）である送信信号の波形が図示されている。また、図７の比較例と同じく図８の具体例においても、第２正電位の目標値＋ＨＶ２は＋２０Ｖ（ボルト）、第２負電位の目標値−ＨＶ２は−２０Ｖ、第１正電位の目標値＋ＨＶ１は＋７．９Ｖ、第１負電位の目標値−ＨＶ１は−７．９Ｖである。
【００７３】
図８の具体例では、４つの制御回路により過剰電位（例えばスパイクノイズ電圧）が抑制されているため、特に、第２正電位の目標値である＋２０Ｖと第２負電位の目標値である−２０Ｖを超える高電位出力が殆ど発生していない。また、図７の波形と比較して図８の具体例の波形は全体的に整形されている。
【００７４】
なお、図８の具体例において、周波数が１ＭＨｚの場合における最大温度上昇は摂氏＋１６．４度であり、消費電力は２．３６Ｗであった。図７の比較例に対し、図８の具体例における最大温度上昇は摂氏１４．５度低く（−１４．５度）、消費電力は７３．３パーセントであった。
【００７５】
図９は、送信回路１００の変形例を示す図である。図９の送信回路１００は、互いに異なる複数の電位を発生する電源に接続され、その電源から得られる各電位を利用して、階段状に振幅を変化させた超音波の送信信号を出力する。送信回路１００は、出力端子ＯＰから送信信号を出力して超音波の振動素子３０を駆動する。なお、振動素子３０が複数個ある場合には送信回路１００も複数個とされ、例えば、１つの送信回路１００により１つの振動素子３０が駆動される。
【００７６】
図９の送信回路１００において、出力回路１２Ｐから第２正電位が出力され、出力回路１１Ｐから第１正電位が出力され、出力回路１２Ｎから第２負電位が出力され、出力回路１１Ｎから第１負電位が出力される。図９の送信回路１００は、第２正電位が第１正電位よりも大きく、第２負電位が第１負電位よりも小さい（第２負電位の絶対値が第１負電位の絶対値よりも大きい）場合に利用される。
【００７７】
図１０は、送信回路１００（図９）が備える正電位側回路の具体例を示す図である。図１０には、出力回路１２Ｐと出力回路１１Ｐと抑制回路２１Ｎの具体的な回路構成例が図示されている。
【００７８】
出力回路１２Ｐは、電源から得られる第２正電位を出力端子ＯＰ（図９）へ出力するタイミングを制御する。電源は目標値＋ＨＶ２の第２正電位を発生し、出力タイミングは入力端子１２Ｐから入力される信号に応じて制御される。出力回路１２Ｐは、ＰチャネルＭＯＳ型ＦＥＴ（ＰＭＯＳ）とＰＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００７９】
出力回路１２ＰのＰＭＯＳは、入力端子１２Ｐから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１２ＰのＰＭＯＳは、例えば、入力端子１２Ｐから入力される信号の電位が＋ＨＶ２の場合にオフ状態となり、＋ＨＶ２−Ｖｇｓの場合にオン状態となる。なお、Ｖｇｓは、出力回路１２ＰのＰＭＯＳのゲートソース間電位である。
【００８０】
そして、出力回路１２ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値＋ＨＶ２の第２正電位を発生する電源から、ＰＭＯＳを介して、出力端子ＯＰに電荷が供給される。これにより、出力端子ＯＰが第２正電位となり、振動素子３０（図９）に第２正電位が印加される。
【００８１】
図１０の出力回路１２ＰのＰＭＯＳは、ドレイン端子とソース端子との間にボディダイオード（寄生ダイオードとも呼ばれる）を備えており、ボディダイオードを介してドレイン端子側からソース端子側へ電流が流れる。そして、出力回路１２Ｐから出力端子ＯＰに出力される過剰電位を引き起こす電荷が、ボディダイオードを介して、目標値＋ＨＶ２の第２正電位を発生する電源に引き込まれる。これにより、出力回路１２Ｐから出力される第２正電位が目標値である＋ＨＶ２を維持するように制御される。つまり、ボディダイオードが抑制回路２２Ｎ（図１，図２）として機能する。なお、ボディダイオードは、ＰＭＯＳの外部に設けられてもよい。
【００８２】
図１０の出力回路１１Ｐ，抑制回路２１Ｎは、図２の出力回路１１Ｐ，抑制回路２１Ｎと同じ回路構成であり同じ機能を備えている。つまり、図１０の出力回路１１Ｐは、電源から得られる第１正電位を出力端子ＯＰ（図９）へ出力するタイミングを制御する。電源は目標値＋ＨＶ１の第１正電位を発生し、出力タイミングは入力端子１１Ｐから入力される信号に応じて制御される。また、図１０の抑制回路２１Ｎは、出力回路１１Ｐから出力される第１正電位の目標値＋ＨＶ１を超える過剰電位を抑制する。抑制回路２１Ｎは、入力端子２１Ｎから入力される信号に応じて制御されソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。そして、抑制回路２１ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力回路１１Ｐから出力端子ＯＰに出力される過剰電位を引き起こす電荷が、抑制回路２１ＮのダイオードＤとＮＭＯＳを介して、目標値＋ＨＶ１の第１正電位を発生する電源に引き込まれる。これにより、出力回路１１Ｐから出力される第１正電位が目標値である＋ＨＶ１を維持するように制御される。
【００８３】
図１１は、送信回路１００（図９）が備える負電位側回路の具体例を示す図である。図１１には、出力回路１２Ｎと出力回路１１Ｎと抑制回路２１Ｐの具体的な回路構成例が図示されている。
【００８４】
出力回路１２Ｎは、電源から得られる第２負電位を出力端子ＯＰ（図９）へ出力するタイミングを制御する。電源は目標値−ＨＶ２の第２負電位を発生し、出力タイミングは入力端子１２Ｎから入力される信号に応じて制御される。出力回路１２Ｎは、ＮチャネルＭＯＳ型ＦＥＴ（ＮＭＯＳ）とＮＭＯＳのゲート保護用に設けられるツェナーダイオード（ＺＤ）と抵抗Ｒを備えている。
【００８５】
出力回路１２ＮのＮＭＯＳは、入力端子１２Ｎから入力される信号に応じて制御され、ソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。出力回路１２ＮのＮＭＯＳは、例えば、入力端子１２Ｎから入力される信号の電位が−ＨＶ２＋Ｖｇｓの場合にオン状態となり、−ＨＶ２の場合にオフ状態となる。なお、Ｖｇｓは、出力回路１２ＮのＮＭＯＳのゲートソース間電位である。
【００８６】
そして、出力回路１２ＮのＮＭＯＳのソースドレイン間がオン状態の時に、出力端子ＯＰにおける電荷が、ＮＭＯＳを介して、目標値−ＨＶ２の第２負電位を発生する電源に引き込まれる。これにより、出力端子ＯＰが第２負電位となり、振動素子３０（図９）に第２負電位が印加される。
【００８７】
図１１の出力回路１２ＮのＮＭＯＳは、ソース端子とドレイン端子との間にボディダイオード（寄生ダイオードとも呼ばれる）を備えており、ボディダイオードを介してソース端子側からドレイン端子側へ電流が流れる。したがって、目標値−ＨＶ２の第２負電位を発生する電源から、ボディダイオードを介して、出力端子ＯＰに電荷を供給することができる。これにより、出力回路１２Ｎから出力される第２負電位が目標値である−ＨＶ２を維持するように制御される。つまり、ボディダイオードが抑制回路２２Ｐ（図１，図４）として機能する。なお、ボディダイオードは、ＮＭＯＳの外部に設けられてもよい。
【００８８】
図１１の出力回路１１Ｎ，抑制回路２１Ｐは、図４の出力回路１１Ｎ，抑制回路２１Ｐと同じ構成であり同じ機能を備えている。つまり、図１１の出力回路１１Ｎは、電源から得られる第１負電位を出力端子ＯＰ（図９）へ出力するタイミングを制御する。電源は目標値−ＨＶ１の第１負電位を発生し、出力タイミングは入力端子１１Ｎから入力される信号に応じて制御される。また図１１の抑制回路２１Ｐは、出力回路１１Ｎから出力される第１負電位の目標値−ＨＶ１の絶対値を超える過剰電位を抑制する。抑制回路２１Ｐは、入力端子２１Ｐから入力される信号に応じて制御されソースドレイン間のオン状態（導通）とオフ状態（非導通）を変化させる。そして、抑制回路２１ＰのＰＭＯＳのソースドレイン間がオン状態の時に、目標値−ＨＶ１の第１負電位を発生する電源から、ＰＭＯＳとダイオードＤを介して出力端子ＯＰに電荷が供給される。これにより、出力回路１１Ｎから出力される第１負電位が目標値である−ＨＶ１を維持するように制御される。
【００８９】
図９の送信回路１００が備える正電位側回路の具体例（図１０）と負電位側回路の具体例（図１１）は以上のとおりである。なお、図９の送信回路１００が備える２つの接地回路ＧＰ，ＧＮの具体的な回路構成例は、図３の具体例と同じであるため説明を省略する。
【００９０】
また、図９の送信回路１００は、図５の具体例に従って動作する。但し、図９の送信回路１００では、出力回路１２ＰのＰＭＯＳが備えるボディダイオード（図１０参照）が抑制回路２２Ｎとして機能し、出力回路１２ＮのＮＭＯＳが備えるボディダイオード（図１１参照）が抑制回路２２Ｐとして機能する。したがって、図９の送信回路１００の動作を図５の具体例で実現するにあたっては、図５における抑制回路２２Ｎと抑制回路２２Ｐのタイミングチャートが不要となる。
【００９１】
以上に詳述した送信回路１００（図１または図９）は、例えば、診断用の超音波画像を形成する一般的な超音波診断装置の送信回路として利用することができる。また、一般的な超音波診断装置よりも強力な治療用超音波を送波する装置に送信回路１００が設けられてもよい。例えば、強力集束超音波（ＨＩＦＵ：High Intensity Focused Ultrasound）を送波する超音波治療装置や超音波治療システムに送信回路１００が利用されてもよい。この場合、超音波治療装置や超音波治療システムは、例えば図５に示す動作の具体例に従って送信回路１００を制御する送信制御部を備えることが望ましい。
【００９２】
また、送信回路１００により強力集束超音波（ＨＩＦＵ）の送信信号を出力する場合には、例えば、第２正電位の目標値＋ＨＶ２が＋１２５〜＋２５０Ｖ（ボルト）とされ、第２負電位の目標値−ＨＶ２が−１２５〜−２５０Ｖとされ、第１正電位の目標値＋ＨＶ１が＋５０〜＋８０Ｖとされ、第１負電位の目標値−ＨＶ１が−５０〜−８０Ｖとされる。なお、図１〜図４を利用して説明した送信回路１００の回路構成であれば、電位の目標値の大きさを＋ＨＶ１＞＋ＨＶ２，−ＨＶ１＜−ＨＶ２とすることも可能である。そして、強力集束超音波（ＨＩＦＵ）の場合には、例えば、数十から数百周期の連続的な送信信号が出力される。
【００９３】
また、以上の説明では、２つの正電位（第１正電位と第２正電位）と２つの負電位（第１負電位と第２負電位）の回路構成を示したが、正電位と負電位の個数Ｎ（Ｎは自然数）はＮ＝２に限定されない。例えば、Ｎ＝３，４，５，・・・と、正電位と負電位の個数Ｎ（送信電源の段数Ｎ）は適宜に設定することができる。送信電源の段数Ｎは、例えば、送信信号の波形、送信回路の回路規模、送信回路の消費電力などを考慮しつつ最適な段数に設定することが可能である。
【００９４】
図１２は、送信電源の段数Ｎと消費電力の関係を説明するための図である。図１２には横軸を送信電源の段数Ｎとして縦軸を消費電力Ｗとした消費電力の実測例が図示されている。
【００９５】
図１２には、送信回路が送信信号の電位を変更する際に生じる消費電力（１）と、送信回路を構成するＭＯＳ型ＦＥＴ（ＰＭＯＳまたはＮＭＯＳ）がオフ状態の場合に消費する消費電力（２）と、消費電力（１）（２）を合算したトータル消費電力（３）が図示されている。
【００９６】
消費電力（１）は、送信電源の段数Ｎ（Ｎ個の正電位とＮ個の負電位）が増加するにしたがって小さくなる。これは段数Ｎが増加するにしたがって段数間の電位差が小さくなるためである。これに対し、消費電力（２）は、送信電源の段数Ｎ（Ｎ個の正電位とＮ個の負電位）が増加するにしたがって大きくなる。
【００９７】
その結果、図１２に示す実測例において、トータル消費電力（３）は、段数Ｎが３または４において最小となっている。したがって、図１２の実測例において、トータル消費電力を最小としたいのであれば、Ｎ＝３またはＮ＝４とすることが望ましい。例えば、Ｎ＝３であれば、３つの正電位と３つの負電位とＧＮＤからなる構成が最適な回路構成の一例である。
【００９８】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。本発明は、その本質を逸脱しない範囲で各種の変形形態を包含する。
【符号の説明】
【００９９】
１１，１２  出力回路、２１，２２  抑制回路、３０  振動素子、１００  送信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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