(57)【要約】【課題】通信異常時に発生するデータの損失を低減し、通信品質を向上させる。【解決手段】  記憶領域を備える情報処理装置の情報処理方法であって、取得した情報を前記記憶領域に送信し、前記記憶領域に送信された前記情報を保持し、前記記憶領域に供給される電源出力に異常が発生した場合に異常信号を出力し、前記異常信号が出力された場合に保持されている前記情報を取得し、取得した前記情報を前記記憶領域に送信する、ことを特徴とする。【選択図】図１
2017162095.tif 000002
【特許請求の範囲】
【請求項１】
記憶領域を備える情報処理装置であって、
取得した情報を前記記憶領域に送信する第一の情報送信制御部と、
前記第一の情報送信制御部によって前記記憶領域に送信される前記情報を保持する情報保持部と、
前記記憶領域に供給される電源出力に異常が発生した場合に異常信号を出力する異常検知部と、
前記異常信号が出力された場合に前記情報保持部に保持されている前記情報を取得し、取得した前記情報を前記第一の情報送信制御部に送信する第二の情報送信制御部と、
を備えることを特徴とする情報処理装置。
【請求項２】
前記第二の情報送信制御部は、
前記異常信号を受信した場合に前記第一の情報送信制御部が取得した情報を消去し、前記情報保持部に保持されている前記情報を取得し、前記第一の情報送信制御部に送信することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記第二の情報送信制御部は、
前記異常信号が出力されたタイミングに前記第一の情報送信制御部から前記記憶領域に送信されていた前記情報を前記情報保持部から取得し、前記第一の情報送信制御部に送信することを特徴とする請求項１または請求項２に記載の情報処理装置。
【請求項４】
前記情報は、
前記記憶領域によって構成される記憶装置を一意に特定するスレーブアドレスと、
前記記憶装置において前記記憶領域を一意に特定するワードアドレスと、
前記スレーブアドレス及び前記ワードアドレスによって特定される前記記憶領域に記憶されるデータと
を含むことを特徴とする請求項１ないし請求項３いずれか一項に記載の情報処理装置。
【請求項５】
前記異常検知部は、
前記情報処理装置の電源回路の電圧が低下した場合に前記異常信号を出力することを特徴とする請求項１ないし請求項４いずれか一項に記載の情報処理装置。
【請求項６】
記憶領域を備える情報処理装置における情報処理方法であって、
取得した情報を前記記憶領域に送信し、
前記記憶領域に送信された前記情報を保持し、
前記記憶領域に供給される電源出力に異常が発生した場合に異常信号を出力し、
前記異常信号が出力された場合に保持されている前記情報を取得し、取得した前記情報を前記記憶領域に送信する、
ことを特徴とする情報処理方法。
【請求項７】
記憶領域を備える情報処理装置における情報処理プログラムであって、
取得した情報を前記記憶領域に送信するステップと、
前記記憶領域に送信された前記情報を前記記憶領域とは異なる記憶領域に保持するステップと、
前記記憶領域に供給される電源出力に異常が発生した場合に異常信号を出力するステップと、
前記異常信号が出力された場合に前記異なる記憶領域に保持されている前記情報を取得し、取得した前記情報を前記記憶領域に送信するステップと、
をコンピュータに実行させることを特徴とする情報処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、情報処理方法、情報処理プログラムに関する。
【背景技術】
【０００２】
近年、電子機器における通信は高速化が進み、同時に通信品質の重要性は日々増している。通信時において、送信されたデータは受信側で記憶素子に書き込まれるのが一般的であり、転送データと受信データとが一致することがデータ通信においては必須である。
【０００３】
しかし、通信中に記憶装置の電源電圧が低下するなどして、記憶装置を構成する記憶素子への送信中のデータが失われてしまうことがある。これを解決するために、電源遮断時に信号路の出力を保持する技術がある（例えば、特許文献１参照）。特許文献１に開示された技術では、メモリ内に記憶素子と同数の不揮発性記憶素子を設けてデータをバックアップすることで、データ書込み時の通信不具合によって発生するデータ欠損を低減させる。
【０００４】
また、記憶素子への書込みが正しく行われたかを確認するために書き込んだ箇所のデータを読み出す処理（以下、「ベリファイ処理」と記載する）の処理時間を短縮させる技術が開示されている（例えば、特許文献２参照）。特許文献２に開示された技術では、ベリファイ処理のリトライ回数に閾値を設定して、リトライ回数を低減させる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）からメモリへのデータ送信中にメモリに電圧異常が発生した場合、電圧異常発生時にＣＰＵが送信していたデータを特定してデータを復旧することが出来ない。また、データのベリファイ処理は、ソフトウェア上で実行する必要があるため、電圧異常発生時に送信していたデータの特定が困難である。
【０００６】
本発明は、このような課題を解決するためになされたものであり、通信異常時に発生するデータの損失を低減し、通信品質を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様は、記憶領域を備える情報処理装置であって、取得した情報を前記記憶領域に送信する第一の情報送信制御部と、前記情報送信制御部が前記記憶領域に送信した前記情報を保持する情報保持部と、前記記憶領域に供給される電源出力に異常が発生した場合に異常信号を出力する異常検知部と、前記異常信号が出力された場合に前記情報保持部に保持されている前記情報を取得し、取得した前記情報を前記第一の情報送信制御部に送信する第二の情報送信制御部と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、通信異常時に発生するデータの損失を低減し、通信品質を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る情報処理装置のハードウェア構成を模式的に示すブロック図である。
【図２】本発明の実施形態に係る転送データのフォーマットを例示する図である。
【図３】本発明の実施形態に係る情報処理装置におけるデータ転送の流れを示すシーケンス図である。
【図４】本発明の実施形態に係るデータ転送時の異常処理の流れを示すフローチャートである。
【図５】本発明の実施形態に係る情報処理装置１におけるデータ復旧の処理の流れを示す図である。
【図６】本発明の実施形態に係るＣＰＵから送信バッファに送信される転送データの模式図である。
【図７】本発明の実施形態に係るＣＰＵから送信バッファに送信される転送データの模式図である。
【図８】本発明の実施形態に係る電圧ドロップの発生時にＣＰＵからＥＥＰＲＯＭに伝送されている転送データの模式図である。
【図９】本発明の実施形態に係るデータ欠損が発生した状態の転送データの模式図である。
【図１０】本発明の実施形態に係る転送データが消去された送信バッファの模式図である。
【図１１】本発明の実施形態に係る保持バッファから読みだされたデータの模式図である。
【図１２】本発明の実施形態に係るＣＰＵから送信バッファに送信される読み出しデータの模式図である。
【図１３】本発明の実施形態に係るＥＥＰＲＯＭへ書き込まれるデータの模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態を詳細に説明する。本実施形態においては、ＣＰＵ及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）のデバイス間をＩ２Ｃ（Ｉｎｔｅｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）規格を用いて通信する際のデータ転送方法を例に説明を行う。
【００１１】
まず、本実施形態に係る情報処理装置１のハードウェア構成について、図１を参照して説明する。図１は、本実施形態に係る情報処理装置１のハードウェア構成を模式的に示すブロック図である。
【００１２】
図１に示すように、本実施形態に係る情報処理装置１は、マイクロコントローラ１００、ＥＥＰＲＯＭ１０５、メモリ電源１０６、リセットＩＣ１０７を含む。
【００１３】
マイクロコントローラ１００は、情報処理装置１全体を制御する制御部である。ＥＥＰＲＯＭ１０５は、電子機器で電源が遮断されても保持しておくべきデータを格納するために用いられる不揮発性の記憶媒体である。メモリ電源１０６は、ＥＥＰＲＯＭ１０５に電源を供給する。
【００１４】
リセットＩＣ１０７は、電源回路の電圧を検知し、電圧が低下した際に低電圧で誤作動しないようにＣＰＵ１０１にリセット信号を入力する。また、電池の消耗を低減させるために、電源スイッチをオフの状態にする。従って、リセットＩＣ１０７は、電源出力に異常がある際に異常信号をＣＰＵ１０１に通知する異常検知部として機能する。
【００１５】
マイクロコントローラ１００は、ＣＰＵ１０１、送信バッファ１０２、Ｉ２Ｃバス１０３、保持バッファ１０４を含む。ＣＰＵ１０１は、演算手段であり、情報処理装置１に搭載された記憶媒体に記憶されたソフトウェアプログラムに従って、情報処理装置１全体の動作を制御する。本実施形態においてＣＰＵ１０１は、特に情報処理装置１内の情報の送受信を制御する第二の情報送信制御部である。
【００１６】
送信バッファ１０２は、ＣＰＵ１０１から送信されてくるデータを一時的に格納するための記憶領域である。また、送信バッファ１０２は、Ｉ２Ｃバス１０３および保持バッファ１０４に、データを並列で送信する。従って、送信バッファ１０２は、第一の情報送信制御部として機能する。
【００１７】
Ｉ２Ｃバス１０３は、信号線としてＳＣＬ（シリアルクロック）とＳＤＡ（シリアルデータ）とを含むバスであり、本実施形態では、インタフェースとして用いられている。保持バッファ１０４は、送信バッファ１０２から受信したデータを一時的に格納するための記憶領域であり、情報保持部として機能する。
【００１８】
本実施形態において転送データは、ＣＰＵ１０１から送信バッファ１０２に送られ、次に送信バッファ１０２からＩ２Ｃバス１０３と保持バッファ１０４とに並列して送信される。したがって、データの送信時には、次に送信されるデータが送信バッファ１０２、そして送信バッファ１０２からＥＥＰＲＯＭ１０５へ転送中のデータが保持バッファ１０４に記憶されている状態となる。
【００１９】
そのため、送信バッファ１０２からＥＥＰＲＯＭ１０５へのデータ転送中にメモリ電源１０６に異常が発生した場合、保持バッファ１０４に保持されている転送データを読み出し、同じ転送データを再度ＥＥＰＲＯＭ１０５へ送信することが出来る。
【００２０】
尚、送信バッファ１０２及び保持バッファ１０４は、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式の記憶装置である。そのため、送信バッファ１０２及び保持バッファ１０４に記憶されているデータが消去されていない状態で新たなデータがセットされると、先に記憶されていたデータが送出される。
【００２１】
尚、送信バッファ１０２及び保持バッファ１０４はＦＩＦＯ方式の記憶装置に限定されない。例えば、データが入力されると、それまでに記憶装置に記憶されている情報を自動的に削除した上で入力データを記憶する記憶装置を用いてもよい。この場合、ＣＰＵ１０１がバッファをリセットする制御は必要ない。
【００２２】
次に本実施形態に係るデータ転送フォーマットについて図２を参照して説明する。図２は、本実施形態に係るＩ２Ｃバス１０３のデータ転送フォーマットの模式図である。Ｉ２Ｃ規格では、通信を開始するデバイスが“マスタ”、通信先として選択されたデバイスが“スレーブ”である。また、各デバイスにはバス上で一意になるアドレスが付与されており、“マスタ”は、このアドレスを指定して通信先となるデバイスを指定する。
【００２３】
従って、本実施形態においては、クロックを生成し、データ通信の開始もしくは終了を制御する“マスタ”はＣＰＵ１０１である。また、バス上で一意になるアドレスによってＣＰＵ１０１から制御を受ける“スレーブ”は、ＥＥＰＲＯＭ１０５である。
【００２４】
図２に示すように、Ｉ２Ｃバス１０３においては、ＣＰＵ１０１とＥＥＰＲＯＭ１０５とが無通信状態から通信状態に遷移（以下、「スタートコンディション」と記載する）すると、ＣＰＵ１０１からデータの転送が開始され、その直後にスレーブアドレスが入力される。スレーブアドレスは、ＥＥＰＲＯＭ１０５の外部端子に電源接続もしくはＧＮＤ接続することで、論理を０もしくは１に固定し、デバイスごとに値が決定される。
【００２５】
尚、スレーブアドレスは、通信対象となるデバイスのアドレスであり、７ビットのデータ長で指定される。そして、スレーブアドレスで指定されたデバイスに対して、マスタからデータを送信するのかもしくは受信するのかがビットで指定される。本実施形態においては、図２に示すように、ＣＰＵ１０１からＥＥＰＲＯＭ１０５へデータの書き込みを行うデータが送信される。
【００２６】
この時、ＣＰＵ１０１から入力されたスレーブアドレスがＥＥＰＲＯＭ１０５の外部端子に設定されている値である場合、ＥＥＰＲＯＭ１０５から応答が返ってくるため、「ＡＣＫ」（応答あり）となる。また、「ＡＣＫ」を受信したＣＰＵ１０１は、ＥＥＰＲＯＭ１０５との通信を確立させる。
【００２７】
また、この時、ＣＰＵ１０１から入力されたスレーブアドレスがＥＥＰＲＯＭ１０５の外部端子に設定されている値と異なる場合、ＥＥＰＲＯＭ１０５から応答が返ってこないため、「Ｎｏ  ＡＣＫ」（応答なし）となる。また、スレーブアドレスを入力したＣＰＵ１０１においてもデータ転送に異常があることが検出される。
【００２８】
尚、本実施形態においては、ＣＰＵ１０１とＥＥＰＲＯＭ１０５とが通信状態にあると仮定して以後の説明を行う。
【００２９】
スレーブアドレスの次には、ＥＥＰＲＯＭ１０５上の記憶領域を一意に特定する識別情報であるワードアドレスが入力される。ワードアドレスによって指定されたＥＥＰＲＯＭ１０５上のアドレスにワードアドレスの次に入力されるデータが書き込まれる。従って、ＥＥＰＲＯＭ１０５は、記憶制御部として機能する。また、８ビットのデータが入力されるたびに、データ転送が正しく行われたことを示す「ＡＣＫ」が発行される。
【００３０】
このような構成を持つ情報処理装置１において、データ転送の際にメモリ電源１０６に異常が発生した場合に、ＣＰＵ１０１からＥＥＰＲＯＭ１０５への送信中に損失したデータの復旧を行うことが本発明の要旨である。
【００３１】
次に、図３を参照して、本実施形態に係る情報処理装置１におけるデータ転送の流れについて説明する。図３は、本実施形態に係る情報処理装置１におけるデータ転送の流れを示すシーケンス図である。
【００３２】
まず、ＣＰＵ１０１から送信バッファ１０２に転送対象のデータ（以下、転送データと記載する）が入力される（Ｓ３０１）。送信バッファ１０２は、その内部の記憶領域に、受信した転送データを蓄積する（Ｓ３０２）。そして、送信バッファ１０２は、蓄積した転送データをＥＥＰＲＯＭ１０５及び保持バッファ１０４に送出する（Ｓ３０３）。
【００３３】
ＥＥＰＲＯＭ１０５は、ワードアドレスで指定されたＥＥＰＲＯＭ１０５上のアドレスに、受信した転送データを書き込み、記憶させる（Ｓ３０４）。また、保持バッファ１０４は、受信した転送データを、保持バッファ１０４内部の記憶領域に記憶させる（Ｓ３０５）。
【００３４】
本実施形態においては、以上説明した処理を行ってＣＰＵ１０１からＥＥＰＲＯＭ１０５へデータが送信される。この時、ＥＥＰＲＯＭ１０５に電源を供給しているメモリ電源１０６において、電源電圧が不意に低下することがある。このような場合、ＣＰＵ１０１からＥＥＰＲＯＭ１０５へ送信中の転送データが欠損してしまい、転送データの書き込みが正常に行えない。
【００３５】
そこで、本実施形態では、保持バッファ１０４に記憶させた転送データを再度ＥＥＰＲＯＭ１０５に送信してデータを復旧させて転送データが正常に書き込まれるようにＣＰＵ１０１とＥＥＰＲＯＭ１０５とのデータ転送を行う。
【００３６】
図４は、本実施形態に係るデータ転送時の異常処理の流れを示すフローチャートである。以下、図４を参照して、ＣＰＵ１０１からＥＥＰＲＯＭ１０５へデータ転送を行う際に、メモリ電源１０６に電圧ドロップが発生した際の処理の流れについて説明する。
【００３７】
ＣＰＵ１０１とＥＥＰＲＯＭ１０５とが無通信状態から通信状態に遷移し、スタートコンディションが出力されると（Ｓ４０１）、送信バッファ１０２は、ＥＥＰＲＯＭ１０５への転送データの送出と同時に保持バッファ１０４へも転送データを送出する（ミラーリング開始、Ｓ４０２）。保持バッファ１０４は、受信した転送データを記憶媒体に記憶させる（ミラーリング）。
【００３８】
ＣＰＵ１０１からＥＥＰＲＯＭ１０５に転送データが送出されている間に、メモリ電源１０６に電圧ドロップが発生すると、リセットＩＣ１０７は、電圧ドロップを検知して、ＣＰＵ１０１に通知する。リセットＩＣ１０７から電圧ドロップを検知した通知を受信した場合（Ｓ４０３／Ｙｅｓ）、ＣＰＵ１０１はデータ復旧シーケンスを実行する（Ｓ４０５）。尚、データ復旧シーケンスで行われる具体的な処理については後述する。
【００３９】
ストップコンディションが出力される（Ｓ４０４／Ｙｅｓ）までに、リセットＩＣ１０７から電圧ドロップを検知した通知を受信しなかった場合（Ｓ４０３／Ｎｏ）、ＣＰＵ１０１は、転送データの送出を終了させ、ＥＥＰＲＯＭ１０５との通信を無通信状態にする。
【００４０】
次に、本実施形態に係る情報処理装置におけるデータ復旧シーケンスの流れについて図５を参照して説明する。図５は、本実施形態に係るデータ復旧の処理の流れを示すシーケンス図である。図５に示すように、リセットＩＣ１０７は、図３で説明したＣＰＵ１０１からＥＥＰＲＯＭ１０５へデータ転送が行われている間、メモリ電源１０６の電源電圧の監視を行う（Ｓ５０１）。
【００４１】
図６は、ＣＰＵ１０１から送信バッファ１０２に送信される転送データの模式図である。以後説明する転送データの模式図においては、ＥＥＰＲＯＭ１０５からの「ＡＣＫ」応答をデータの境界とし、データ単位を夫々Ａ〜Ｅ、・・・、と記載する。従って、図２で説明したように、Ａ：スレーブアドレス、Ｂ：１ｓｔワードアドレス、Ｃ：２ｎｄワードアドレス、Ｄ、Ｅ：データが夫々転送される。送信バッファ１０２は、ＣＰＵ１０１から受信した転送データを保持バッファ１０４に送出する。
【００４２】
ＣＰＵ１０１から送信バッファ１０２に送出されたデータがＥＥＰＲＯＭ１０５に送出されると、ＣＰＵ１０１は図７に示す転送データを送信バッファ１０２に入力する。図７に示す転送データは、Ｆ：スレーブアドレス、Ｇ：１ｓｔワードアドレス、Ｈ：２ｎｄワードアドレス、Ｉ、Ｊ：データである。
【００４３】
ＣＰＵ１０１からＥＥＰＲＯＭ１０５へデータ転送が行われている間にメモリ電源１０６において電圧ドロップが発生すると（Ｓ５０２）、リセットＩＣ１０７は電圧ドロップを検知して（Ｓ５０３）、ＣＰＵ１０１にメモリ電源１０６に電圧ドロップが発生したことを通知する（Ｓ５０４）。図８は、電圧ドロップの発生時にＣＰＵ１０１からＥＥＰＲＯＭ１０５へ伝送されている転送データを例示したものである。
【００４４】
図８に示すように、メモリ電源１０６に電圧ドロップが発生したタイミングを夫々Ｔ２、Ｔ４とすると、タイミングＴ２及びタイミングＴ４の転送データには、データの損失が発生する。図８においては、損失したデータを破線で示している。メモリ電源１０６に電圧ドロップが発生した場合、ＣＰＵ１０１からＥＥＰＲＯＭ１０５に書き込まれるデータには、図９に示すように、データの欠損が生じてしまう。
【００４５】
そのため、リセットＩＣ１０７からメモリ電源１０６に電圧ドロップが発生したことを示す通知を受信したＣＰＵ１０１は、転送データの伝送を中断し（Ｓ５０５）、送信バッファ１０２の初期化を実行する（Ｓ５０６）。尚、本実施形態においては、タイミングＴ２及びタイミングＴ４においてメモリ電源１０６の電圧ドロップが発生したと仮定して以後の説明を行う。
【００４６】
ＣＰＵ１０１によって初期化されると、送信バッファ１０２に蓄積されていた転送データは、図１０に示すように、すべて消去される（Ｓ５０７）。ＣＰＵ１０１は、送信バッファ１０２を初期化すると、図１１に示すように、保持バッファ１０４に記憶されているデータの読み出しを行う（Ｓ５０８）。尚、図１１において、Ｔ２、Ｔ４は、夫々メモリ電源１０６において電圧ドロップが発生したタイミングを示す。
【００４７】
保持バッファ１０４に記憶されている転送データは、電圧ドロップの影響を受けていないため、メモリ電源１０６において電圧ドロップが発生したタイミングにおいても、転送データにデータの損失が発生しない。保持バッファ１０４は、記憶しているデータをＣＰＵ１０１へ送出する（Ｓ５０９）。
【００４８】
ＣＰＵ１０１は、保持バッファ１０４から取得した読み出しデータを送信バッファ１０２に送信する（Ｓ５１０）。送信バッファ１０２は、ＣＰＵ１０１から読み出しデータを受信し、記憶媒体に記憶させる（Ｓ５１１）。図１２に示すように、ＣＰＵ１０１は保持バッファ１０４から読み出したデータ損失のない転送データを送信バッファ１０２に送信する。尚、図１２においては、読み出しデータを網掛けで記載している。
【００４９】
また、ＣＰＵ１０１は、保持バッファ１０４から取得した読み出しデータを送信バッファ１０２に送信すると、保持バッファ１０４の初期化を実行する（Ｓ５１２）。ＣＰＵ１０１によって初期化されると、保持バッファ１０４に記憶されている転送データは、全て消去される（Ｓ５１３）。
【００５０】
読み出しデータを送出すると、ＣＰＵ１０１は、転送データの伝送を再開させる（Ｓ５１４）。再開後、送信バッファ１０２からＥＥＰＲＯＭ１０５に送出される転送データによって、図１３に示すように、欠損していた箇所へデータの書込みが実行される。尚、図１３においては、読み出しデータを網掛けで記載している。
【００５１】
以上説明したように、本実施形態においては、ＣＰＵからメモリに転送データを送出する際に、転送データをＣＰＵが読み出し可能な領域にミラーリングする。そのため、メモリ電源に電圧異常が発生した場合、ＣＰＵがミラーリングされている転送データを再度、メモリに送信することが出来る。
【００５２】
従って、ＣＰＵからメモリへデータ転送を行っている際に、メモリ電源に電圧異常が発生した場合でも、ミラーリングされているデータからデータを復旧させ、データの損失を防いで通信品質を向上させることが可能である。
【００５３】
尚、本実施形態においては、Ｉ２Ｃ規格を用いて通信する際のデータ転送方法を例に説明を行ったが、図１において説明したものと同様のハードウェア構成を持つ情報処理装置であれば、通信規格に関わりなく、本発明を適用して同様の効果を得ることが出来る。
【符号の説明】
【００５４】
１  情報処理装置
１００  マイクロコントローラ
１０１  ＣＰＵ
１０２  送信バッファ
１０３  Ｉ２Ｃバス
１０４  保持バッファ
１０５  ＥＥＰＲＯＭ
１０６  メモリ電源
１０７  リセットＩＣ
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】特開２０００−３２３６７１号公報
【特許文献２】特開２００６−３５０８９８号公報
【図１】
2017162095.tif 000003
【図２】
2017162095.tif 000004
【図３】
2017162095.tif 000005
【図４】
2017162095.tif 000006
【図５】
2017162095.tif 000007
【図６】
2017162095.tif 000008
【図７】
2017162095.tif 000009
【図８】
2017162095.tif 000010
【図９】
2017162095.tif 000011
【図１０】
2017162095.tif 000012
【図１１】
2017162095.tif 000013
【図１２】
2017162095.tif 000014
【図１３】
2017162095.tif 000015