(57)【要約】【課題】画素アレイ部に複数配置された画素のそれぞれであって、１つのマイクロレンズに対し、複数のフォトダイオードを有する画素において、フォトダイオード同士の間での光電変換電子の移動を防ぎ、電子の分離特性を向上させることで、半導体装置の性能を向上させる。【解決手段】画素内のフォトダイオードＰＤ１を構成するＮ−型半導体領域Ｎ１と、当該画素内のフォトダイオードＰＤ２を構成するＮ−型半導体領域Ｎ２との間の直下のウェル領域ＷＬ内に、ウェル領域ＷＬよりも不純物濃度が高い分離領域ＳＰを形成する。【選択図】図３
2017045873.tif 000002
【特許請求の範囲】
【請求項１】
第１フォトダイオードおよび第２フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置であって、
半導体基板と、
前記半導体基板の活性領域の上面に形成された第１導電型を有するウェル領域と、
前記活性領域において、前記ウェル領域の上面に互いに離間して形成された第１半導体領域および第２半導体領域と、
平面視において、前記第１半導体領域および前記第２半導体領域の間に位置し、前記第１半導体領域および前記第２半導体領域よりも下の前記ウェル領域内に形成された、前記第１導電型を有する第３半導体領域と、
を有し、
前記第１半導体領域および前記第２半導体領域は、前記第１導電型とは異なる第２導電型を有し、
前記第１半導体領域は、前記第１フォトダイオードを構成し、前記第２半導体領域は、前記第２フォトダイオードを構成し、
前記第３半導体領域は、前記ウェル領域よりも不純物濃度が高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面に対して垂直な深さ方向における前記第３半導体領域の前記第２導電型の不純物の濃度分布は、複数の濃度ピークを有している、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数の濃度ピークのうち、前記半導体基板の主面に最も近い前記濃度ピークは、その他の前記濃度ピークよりも不純物濃度が高い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記画素は、緑色または青色の光の検出用に用いられる、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記複数の濃度ピークのうち、前記半導体基板の主面に最も近い前記濃度ピークは、その他のいずれかの前記濃度ピークよりも不純物濃度が低い、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記画素は、赤色の光の検出用に用いられる、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体基板の上面に接して形成され、平面視において前記活性領域を囲む素子分離領域と、
複数形成された前記画素同士の間に設けられた前記素子分離領域の直下の前記半導体基板内に形成された、前記第１導電型を有する第４半導体領域と、
を有し、
前記第４半導体領域は、前記ウェル領域よりも不純物濃度が高く、
前記第３半導体領域と前記第４半導体領域とは、互いに接している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板の上面に接して形成され、平面視において前記活性領域を囲む素子分離領域と、
複数形成された前記画素同士の間に設けられた前記素子分離領域の直下の前記半導体基板内に形成された、前記第１導電型を有する第４半導体領域と、
を有し、
前記第４半導体領域は、前記ウェル領域よりも不純物濃度が高く、
前記第３半導体領域と前記第４半導体領域とは、互いに離間している、半導体装置。
【請求項９】
第１フォトダイオードおよび第２フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置であって、
半導体基板と、
前記半導体基板の活性領域の上面に形成された第１導電型を有するウェル領域と、
前記活性領域において、前記ウェル領域の上面に互いに離間して形成された第１半導体領域および第２半導体領域と、
前記第１半導体領域および前記第２半導体領域の間に形成された、前記第１導電型を有する第３半導体領域と、
前記半導体基板の上面に接して形成され、平面視において前記活性領域を囲む素子分離領域と、
前記素子分離領域と接する前記半導体基板の表面に形成された、前記第１導電型を有する第４半導体領域と、
を有し、
前記第１半導体領域および前記第２半導体領域は、前記第１導電型とは異なる第２導電型を有し、
前記第１半導体領域は、前記第１フォトダイオードを構成し、前記第２半導体領域は、前記第２フォトダイオードを構成し、
前記第３半導体領域および前記第４半導体領域は、前記ウェル領域よりも不純物濃度が高い、半導体装置。
【請求項１０】
第１フォトダイオードおよび第２フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置の製造方法であって、
（ａ）上面の第１領域と、平面視において前記第１領域を囲む第２領域とを有する半導体基板を準備する工程、
（ｂ）前記半導体基板の上面に第１導電型を有するウェル領域を形成する工程、
（ｃ）前記第２領域の前記半導体基板の上面に接する素子分離領域を形成する工程、
（ｄ）前記（ｂ）工程の後、前記第１導電型を有し、前記半導体基板の主面に沿う方向に延在する第３半導体領域を、前記第１領域の前記半導体基板内に形成する工程、
（ｅ）前記（ｃ）工程および（ｄ）工程の後、前記第１領域内の前記ウェル領域の上面に、前記第３半導体領域の短手方向において前記第３半導体領域を挟むように、第１半導体領域および第２半導体領域を形成する工程、
を有し、
前記第１半導体領域および前記第２半導体領域は、前記第１導電型とは異なる第２導電型を有し、
前記第１半導体領域は、前記第１フォトダイオードを構成し、前記第２半導体領域は、前記第２フォトダイオードを構成し、
前記第３半導体領域は、前記ウェル領域よりも不純物濃度が高い、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第３半導体領域は、平面視において、前記第１半導体領域および前記第２半導体領域よりも下の前記ウェル領域内に形成される、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１導電型の不純物を前記半導体基板内に複数回打ち込むことで、前記第３半導体領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記半導体基板の主面に対して垂直な深さ方向における前記第３半導体領域の前記第２導電型の不純物の濃度分布は、複数の濃度ピークを有しており、前記複数の濃度ピークのうち、前記半導体基板の主面に最も近い前記濃度ピークは、その他の前記濃度ピークよりも不純物濃度が高い、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記半導体基板の主面に対して垂直な深さ方向における前記第３半導体領域の前記第２導電型の不純物の濃度分布は、複数の濃度ピークを有しており、前記複数の濃度ピークのうち、前記半導体基板の主面に最も近い前記濃度ピークは、その他のいずれかの前記濃度ピークよりも不純物濃度が低い、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１領域および前記第２領域に前記第１導電型の不純物を導入することで、前記第１領域の前記半導体基板内に前記第３半導体領域を形成し、前記第２領域の前記半導体基板内に第４半導体領域を形成する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第３半導体領域と前記第４半導体領域とは、平面視において互いに離間している、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第３半導体領域は、前記半導体基板の主面に形成され、
前記第４半導体領域は、前記素子分離領域に接する前記半導体基板の表面に形成されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、固体撮像素子を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
自動焦点システム機能を搭載したデジタルカメラなどに用いられる固体撮像素子（画像素子）であって、像面位相差技術を適用した固体撮像素子では、撮像素子を構成する複数の画素のそれぞれに２以上のフォトダイオードを設けることが知られている。
【０００３】
特許文献１（特開２００２−１６５１２６号公報）には、位相差検出方式を用いる個体撮像素子について、画素内に設けた２つのフォトダイオードの間の領域で感度領域が重なる構造が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１６５１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの画素の上に形成されたマイクロレンズの左部分から入射した光および右部分から入射した光のそれぞれは、当該画素の有する２つのフォトダイオードのそれぞれに入射する。このとき、一方のフォトダイオードに入射した光により当該フォトダイオードよりも深い領域に生じた電子が、他方のフォトダイオードに誤って蓄積される場合がある。この場合、２つのフォトダイオード同士の間で入射光の誤検出が生じるため、焦点の自動検出精度が悪化する問題が生じる。
【０００６】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
一実施の形態である半導体装置は、画素内の第１フォトダイオードを構成する第１Ｎ型半導体領域と、当該画素内の第２フォトダイオードを構成する第２Ｎ型半導体領域との間の直下のウェル領域内に、ウェル領域よりも不純物濃度が高い分離領域を有するものである。
【０００９】
また、他の実施の形態である半導体装置の製造方法は、画素内の第１フォトダイオードを構成する第１Ｎ型半導体領域と、当該画素内の第２フォトダイオードを構成する第２Ｎ型半導体領域との間の直下のウェル領域内に、ウェル領域よりも不純物濃度が高い分離領域を形成するものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、撮像素子の合焦精度を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置の構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置の画素を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す断面図である。
【図４】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図５】本発明の実施の形態１である半導体装置の断面図と、半導体領域の濃度分布を示すグラフを含む図である。
【図６】本発明の実施の形態１である半導体装置の断面図と、半導体領域の濃度分布を示すグラフを含む図である。
【図７】本発明の実施の形態１である半導体装置の断面図と、半導体領域の濃度分布を示すグラフを含む図である。
【図８】本発明の実施の形態１である半導体装置の製造工程のフローを示す図である。
【図９】本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。
【図１０】図９に続く半導体装置の製造工程を説明する平面図である。
【図１１】図９に続く半導体装置の製造工程を説明する断面図である。
【図１２】図１０に続く半導体装置の製造工程を説明する平面図である。
【図１３】図１０に続く半導体装置の製造工程を説明する断面図である。
【図１４】図１２に続く半導体装置の製造工程を説明する平面図である。
【図１５】図１２に続く半導体装置の製造工程を説明する断面図である。
【図１６】図１４に続く半導体装置の製造工程を説明する平面図である。
【図１７】図１４に続く半導体装置の製造工程を説明する断面図である。
【図１８】図１６に続く半導体装置の製造工程を説明する平面図である。
【図１９】図１６に続く半導体装置の製造工程を説明する断面図である。
【図２０】図１８に続く半導体装置の製造工程を説明する平面図である。
【図２１】図２０に続く半導体装置の製造工程を説明する平面図である。
【図２２】図２０に続く半導体装置の製造工程を説明する断面図である。
【図２３】図２１に続く半導体装置の製造工程を説明する平面図である。
【図２４】図２１に続く半導体装置の製造工程を説明する断面図である。
【図２５】図２３に続く半導体装置の製造工程を説明する平面図である。
【図２６】図２３に続く半導体装置の製造工程を説明する断面図である。
【図２７】本発明の実施の形態２である半導体装置を示す平面図である。
【図２８】本発明の実施の形態２である半導体装置の製造工程のフローを示す図である。
【図２９】本発明の実施の形態２の変形例である半導体装置を示す平面図である。
【図３０】本発明の実施の形態３である半導体装置を示す平面図である。
【図３１】本発明の実施の形態３である半導体装置を示す断面図である。
【図３２】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図３３】比較例である半導体装置を示す断面図である。
【図３４】像面位相差方式の自動合焦を行う半導体装置の動作により得られる信号を示す図である。
【図３５】比較例である半導体装置を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、以下では、画素のウェル領域がＰ型半導体領域からなり、フォトダイオードをＮ型半導体領域により構成する場合について説明するが、当該ウェル領域および当該フォトダイオードのそれぞれが反対の導電型を有する場合についても同様の効果を奏する。また、以下では、固体撮像素子の上面側から光を入射する素子を例として説明するが、ＢＳＩ（Back Side Illumination、裏面照射）型の固体撮像素子においても、同様の構造またはプロセスフローを用いた場合には、以下の実施の形態と同様の効果を奏することができる。
【００１４】
また、符号「−」および「＋」は、導電型がｎ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。
【００１５】
また、本願でいう高さとは、半導体基板の主面からの距離を指し、本願でいう深さとは、半導体基板の主面から半導体基板の底面に向かう距離を指す。
【００１６】
（実施の形態１）
本実施の形態の半導体装置は、固体撮像素子に係るものであり、特に、１つの画素内に複数のフォトダイオードを有する固体撮像素子に係る。当該固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、像面位相差式の焦点検出方法により、自動合焦を行うために必要な情報を出力する機能を有するものである。以下では、画素内において隣り合うフォトダイオードの下の基板内で光電変換により生じた電子が、２つのフォトダイオード同士の間で移動することを防ぐために分離領域を形成することについて説明する。
【００１７】
＜半導体装置の構造および機能について＞
以下に、図１〜図３および図５〜図７を用いて、本実施の形態の半導体装置の構造を説明し、図４および図３４を用いて、本実施の形態の半導体装置の機能を説明する。図１は、本実施の形態である半導体装置の構成を示す概略図である。図２は、本実施の形態の半導体装置である固体撮像素子が有する１つの画素を拡大して示す平面図である。図３は、図２のＡ−Ａ線における断面図である。図４は、本実施の形態の半導体装置を示す等価回路図である。図５〜図７のそれぞれは、本実施の形態の半導体装置の断面図と、当該半導体装置において形成された半導体領域の濃度分布を示すグラフを含む図である。図３４は、像面位相差方式の自動合焦を行う半導体装置の動作により得られる信号を示す図である。
【００１８】
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。すなわち、各画素には、２つのフォトダイオードを含む受光領域の周囲に、周辺トランジスタである３つのトランジスタと転送トランジスタとが配置されている。ここで、周辺トランジスタとは、リセットトランジスタ、増幅トランジスタおよび選択トランジスタを指す。以下に示す平面図では、各画素の一部のトランジスタ（周辺トランジスタ）を省略し、フォトダイオードと浮遊拡散容量部および転送トランジスタのみを描写した平面図を用いて説明を行う。
【００１９】
本実施の形態の半導体装置である固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、図１に示すように、画素アレイ部ＰＥＡと、読み出し回路ＣＣ１、ＣＣ２と、出力回路ＯＣと、行選択回路ＲＣと、制御回路ＣＯＣと、記憶回路ＭＣとを備えている。
【００２０】
画素アレイ部ＰＥＡには、複数の画素ＰＥが行列状に配置されている。つまり、固体撮像素子を構成する半導体基板の上面には、複数の画素ＰＥが、半導体基板の主面に沿うＸ軸方向およびＹ軸方向に並んでいる。図１に示すＸ軸方向は、固体撮像素子を構成する半導体基板の主面に沿う方向であって、画素ＰＥが配列されている行方向に沿う方向である。また、当該半導体基板の主面に沿う方向であって、当該Ｘ軸方向に対して直交するＹ軸方向は、画素ＰＥが配列されている列方向に沿う方向である。つまり、画素ＰＥはマトリクス状に並んで配置されている。
【００２１】
複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する。行選択回路ＲＣは、複数の画素ＰＥを行単位で選択する。行選択回路ＲＣによって選択された画素ＰＥは、生成した信号を後述する出力線ＯＬ（図４参照）に出力する。読み出し回路ＣＣ１、ＣＣ２は、画素アレイ部ＰＥＡを間に挟むようにＹ軸方向で互いに対向して配置されている。読み出し回路ＣＣ１、ＣＣ２のそれぞれは、画素ＰＥから出力線ＯＬに出力された信号を読み出して出力回路ＯＣに出力する。記憶回路ＭＣは、出力線ＯＬから出力された上記信号を一時的に記憶する記憶部である。
【００２２】
読み出し回路ＣＣ１は、複数の画素ＰＥのうち、当該読み出し回路ＣＣ１側の半分の画素ＰＥの信号を読み出し、読み出し回路ＣＣ２は、当該読み出し回路ＣＣ２側の残りの半分の画素ＰＥの信号を読み出す。出力回路ＯＣは、読み出し回路ＣＣ１、ＣＣ２が読み出した画素ＰＥの信号を、本固体撮像素子の外部に出力する。制御回路ＣＯＣは、本固体撮像素子全体の動作を統括的に管理し、本固体撮像素子の他の構成要素の動作を制御する。記憶回路ＭＣは、画素ＰＥ内の２つのフォトダイオードのうちの一方から出力された信号を記憶することで、当該２つのフォトダイオードのそれぞれから出力される電荷の大きさを測るために用いられる。
【００２３】
図２に、画素アレイ部ＰＥＡ（図１参照）のうち、１つのマイクロレンズＭＬと平面視において重なる１つの画素ＰＥを示す。つまり各画素ＰＥは１つのマイクロレンズＭＬを有している。ここでは、マイクロレンズＭＬの輪郭および画素分離領域ＣＳの輪郭を破線で示している。
【００２４】
１つの画素ＰＥの面積の大部分は、半導体基板ＳＢ（図３参照）の上面に形成されたフォトダイオードＰＤ１、ＰＤ２を含む受光部が占めている。当該受光部の周囲には複数の周辺トランジスタ（図示しない）が配置されており、受光部および周辺トランジスタのそれぞれの活性領域ＡＲの周縁は、素子分離領域ＥＩにより囲まれている。ここでいう周辺トランジスタとは、図４に示すリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれを指す。
【００２５】
図２に示す上記受光部の活性領域ＡＲは、平面視において矩形に近い形状を有している。活性領域ＡＲ内には、半導体基板の主面に沿う方向であるＸ軸方向においてフォトダイオードＰＤ１、ＰＤ２が並んで配置されている。フォトダイオードＰＤ１、ＰＤ２は互いに離間して形成されており、平面視において、フォトダイオードＰＤ１、ＰＤ２はいずれも矩形の形状を有している。
【００２６】
浮遊拡散容量部ＦＤは、フォトダイオードＰＤ１に隣接して設けられた転送トランジスタＴＸ１、および、フォトダイオードＰＤ２に隣接して設けられた転送トランジスタＴＸ２のそれぞれのドレイン領域として機能する半導体領域であり、活性領域ＡＲ内に形成されている。浮遊拡散容量部ＦＤは電気的に浮遊状態にあるため、リセットトランジスタを動作させなければ、浮遊拡散容量部ＦＤ内に蓄積された電荷は保持される。
【００２７】
転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、半導体基板の主面に形成されたＮ＋型の半導体領域であり、当該半導体領域の上面には、コンタクトプラグ（図示しない）が接続されている。また、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にもコンタクトプラグ（図示しない）が接続されている。
【００２８】
フォトダイオードＰＤ１は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ１と、Ｐ型の半導体領域であるウェル領域ＷＬとからなる。同様に、フォトダイオードＰＤ２は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ２と、ウェル領域ＷＬとからなる。つまり、Ｎ−型半導体領域Ｎ１はフォトダイオードＰＤ１のカソードを構成し、Ｎ−型半導体領域Ｎ２はフォトダイオードＰＤ２のカソードを構成し、ウェル領域ＷＬはフォトダイオードＰＤ１、ＰＤ２のアノードを構成する。また、Ｎ−型半導体領域Ｎ１は転送トランジスタＴＸ１のソース領域を構成し、Ｎ−型半導体領域Ｎ２は転送トランジスタＴＸ２のソース領域を構成する。
【００２９】
受光素子であるフォトダイオードＰＤ１、ＰＤ２は、Ｎ−型半導体領域Ｎ１、Ｎ２の形成領域にそれぞれ形成されているものとみなすことができる。活性領域ＡＲ内において、Ｎ−型半導体領域Ｎ１、Ｎ２が形成された領域のそれぞれの周囲には、Ｐ−型のウェル領域ＷＬが形成されている。
【００３０】
活性領域ＡＲは平面視において矩形に近い形状を有しているが、矩形の４辺のうちの１辺には突出部が２つ形成されており、それらの突出部は、延在した先で接続されている。つまり、活性領域ＡＲは、これらの突出部と、受光部の矩形のパターンとからなる環状の平面レイアウトを有している。当該環状の平面レイアウトの内側には素子分離領域ＥＩが形成されている。それらの突出部には、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域が形成されている。つまり、転送トランジスタＴＸ１、ＴＸ２のそれぞれは、ドレイン領域である浮遊拡散容量部ＦＤを共有している。また、当該２つの突出部の上を跨ぐように、ゲート電極Ｇ１、Ｇ２がそれぞれ配置されている。
【００３１】
なお、撮影画像を出力する際には、画素内の２つのフォトダイオードの信号（電荷）を１つの信号としてまとめて出力する。これにより、１つのフォトダイオードのみを有する画素を複数備えた固体撮像素子と同等の画質で画像を得ることができる。
【００３２】
半導体基板上には配線Ｍ１、Ｍ２およびＭ３（図３参照）を含む積層配線層が形成されているが、各配線は、フォトダイオードＰＤ１、ＰＤ２を含む受光部と平面視において重なっていない。
【００３３】
半導体基板内であって、ウェル領域ＷＬ内には、フォトダイオードＰＤ１、ＰＤ２の間の領域と平面視において重なる領域に、分離領域ＳＰが形成されている。つまり、分離領域ＳＰは、半導体基板内の主面には形成されておらず、半導体基板内において、当該主面よりも深い領域に形成されている。分離領域ＳＰの具体的な形成位置については、以下に図３を用いて説明する。
【００３４】
分離領域は、半導体基板内にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入することで形成したＰ＋型の半導体領域である。つまり、分離領域ＳＰのＰ型不純物濃度は、ウェル領域ＷＬのＰ型不純物濃度よりも高い。
【００３５】
分離領域ＳＰは、半導体基板内の主面に沿う方向であって、Ｘ軸方向に対して直交するＹ軸方向に延在しており、平面視において、フォトダイオードＰＤ１、ＰＤ２を含む活性領域ＡＲのＹ軸方向における端部から他方の端部に亘って形成されている。また、分離領域ＳＰは、Ｙ軸方向において活性領域ＡＲの端部と隣接する素子分離領域ＥＩと、平面視において重なるように形成されている。すなわち、分離領域ＳＰの端部は、半導体基板内において、素子分離領域ＥＩよりも深い位置に形成されている。
【００３６】
また、活性領域ＡＲの周辺の素子分離領域ＥＩの直下には、各画素ＰＥ同士を分離するための画素分離領域ＣＳが形成されている。画素分離領域ＣＳは、半導体基板内にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入することで形成したＰ＋型の半導体領域である。画素分離領域ＣＳは、各画素ＰＥ同士の間に形成されており、半導体基板内において、画素同士の間で電子が移動することを防ぐ役割を有している。ここでは、画素分離領域ＣＳの一部は画素分離領域ＣＳと平面視において重なっている。
【００３７】
図３には、１つの画素ＰＥ（図２参照）内のフォトダイオードＰＤ１、ＰＤ２が並ぶ方向に沿う断面図を示している。図３に示す断面図では、半導体基板ＳＢ上に積層された複数の層間絶縁膜同士の境界の図示を省略している。Ｎ型の単結晶シリコンなどからなる半導体基板ＳＢの上面内には、Ｐ−型のウェル領域ＷＬが形成されている。ウェル領域ＷＬ上には、活性領域と、他の活性領域とを区画する素子分離領域ＥＩが形成されている。素子分離領域ＥＩは例えば酸化シリコン膜からなり、半導体基板ＳＢの上面に形成された溝内に埋め込まれている。つまり、素子分離領域ＥＩは半導体基板の表面と接している。
【００３８】
ウェル領域ＷＬの上面内には、Ｎ−型半導体領域Ｎ１、Ｎ２が互いに隔てられて形成されている。Ｎ−型半導体領域Ｎ１とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ１のアノードとして機能する。Ｎ−型半導体領域Ｎ２とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ２のアノードとして機能する。Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２とは、素子分離領域ＥＩに挟まれた１つの活性領域内に設けられている。Ｎ−型半導体領域Ｎ１、Ｎ２は、素子分離領域ＥＩよりも形成深さが深い。
【００３９】
このように、画素に形成された活性領域内には、Ｎ−型半導体領域Ｎ１およびウェル領域ＷＬからなるフォトダイオードＰＤ１と、Ｎ−型半導体領域Ｎ２およびウェル領域ＷＬからなるフォトダイオードＰＤ２とが形成されている。活性領域内においてフォトダイオードＰＤ１、ＰＤ２は、半導体基板ＳＢの上面にウェル領域ＷＬが露出している領域を挟むようにして、並んで配置されている。つまり、半導体基板ＳＢ内において、Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２との間には、ウェル領域ＷＬが形成されており、分離領域ＳＰは形成されていない。
【００４０】
Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２との間領域の直下には、分離領域ＳＰが形成されている。分離領域ＳＰは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２のそれぞれの底面の高さ（深さ）から、ウェル領域ＷＬの底面の深さに亘って形成されており、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の直下には形成されていない。言い換えれば、Ｎ−型半導体領域Ｎ１の直下のウェル領域ＷＬと、Ｎ−型半導体領域Ｎ２の直下のウェル領域ＷＬとの間に分離領域ＳＰが形成されている。分離領域ＳＰの底部は、ウェル領域ＷＬと、ウェル領域ＷＬが形成されていない部分の半導体基板ＳＢとの境界の深さまで達している。
【００４１】
分離領域ＳＰは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２よりも深い位置のウェル領域ＷＬ内に光が入射した際、光電変換により生じた電子が、最も近いＮ−型半導体領域ではなく他方のＮ−型半導体領域に移動して蓄積されることを防ぐために設けられた半導体領域である。このため、分離領域ＳＰは、Ｎ−型半導体領域Ｎ１の直下のウェル領域ＷＬと、Ｎ−型半導体領域Ｎ２の直下のウェル領域ＷＬとを分割するように形成されている。
【００４２】
ここで、Ｐ型の不純物濃度が高い分離領域ＳＰのＹ軸方向（図２参照）の幅が大きい場合、分離領域ＳＰ内に光電変換により生じた電子は分離領域ＳＰ内の正孔と対消滅するため、画素の感度が低下する問題が生じる。また、分離領域ＳＰの当該幅が小さくても、分離領域ＳＰは、電子の移動を防ぐ役割を果たすことができる。したがって、分離領域ＳＰのＹ軸方向の幅は、極力小さいことが望ましい。よって、分離領域ＳＰの当該幅は、製造工程において形成可能な最小寸法である。
【００４３】
素子分離領域ＥＩの直下には、画素分離領域ＣＳが形成されている。画素分離領域ＣＳは、素子分離領域ＥＩの下面から、ウェル領域ＷＬの底面に亘ってウェル領域ＷＬ内に形成されている。画素分離領域ＣＳを形成することにより、ウェル領域ＷＬ内に生じた電子が他の画素に移動することを防ぐことができる。
【００４４】
半導体基板ＳＢ上には、素子分離領域ＥＩ、フォトダイオードＰＤ１およびＰＤ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、複数の絶縁膜を積層した積層膜である。層間絶縁膜ＩＬ内には、複数の配線層が積層されており、最下層の配線層には、層間絶縁膜ＩＬに覆われた配線Ｍ１が形成されている。配線Ｍ１上には層間絶縁膜ＩＬを介して配線Ｍ２が形成されており、配線Ｍ２上には層間絶縁膜ＩＬを介して配線Ｍ３が形成されている。層間絶縁膜ＩＬの上部にはカラーフィルタＣＦが形成されており、カラーフィルタＣＦ上にはマイクロレンズＭＬが形成されている。固体撮像素子の動作時において、光はマイクロレンズＭＬおよびカラーフィルタＣＦを介して、フォトダイオードＰＤ１、ＰＤ２に照射される。
【００４５】
フォトダイオードＰＤ１、ＰＤ２を含む活性領域の直上には配線は形成されていない。これは、マイクロレンズＭＬから入射した光が配線により遮蔽され、画素の受光部であるフォトダイオードＰＤ１、ＰＤ２に照射されなくなることを防ぐためである。逆に、活性領域以外の領域に配線Ｍ１〜Ｍ３を配置することで、周辺トランジスタなどが形成された活性領域において光電変換が起こることを防いでいる。
【００４６】
なお、本実施の形態では、フォトダイオードとしてＰ型のウェル領域ＷＬをアノードとし、Ｎ−型半導体領域Ｎ１、Ｎ２である拡散層をカソードとした場合について記載している。しかし、これに限らず、Ｎ型ウェルと当該Ｎ型ウェル中のＰ−型拡散層とからなるフォトダイオード、または、それらの表面に画素ウェルと同じ導電型の拡散層が表面に存在するフォトダイオードを有する固体撮像素子においても、同様の効果を奏することが可能である。
【００４７】
以下では、固体撮像素子の構造、動作について、主に図４および図３４を用いて説明する。
【００４８】
図４に、１つの画素の等価回路を示す。図１に示す複数の画素ＰＥのそれぞれが、図４に示す回路を有している。図４に示すように、画素は、光電変換を行うフォトダイオードＰＤ１、ＰＤ２と、フォトダイオードＰＤ１で発生した電荷を転送する転送トランジスタＴＸ１と、フォトダイオードＰＤ２で発生した電荷を転送する転送トランジスタＴＸ２とを有している。また、画素は、転送トランジスタＴＸ１、ＴＸ２から転送される電荷を蓄積する浮遊拡散容量部ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１、ＰＤ２のカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばＮ型のＭＯＳトランジスタである。
【００４９】
フォトダイオードＰＤ１、ＰＤ２のそれぞれのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、フォトダイオードＰＤ１、ＰＤ２のカソードは、転送トランジスタＴＸ１、ＴＸ２のソースにそれぞれ接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、上述の読み出し回路ＣＣ１、ＣＣ２のいずれか一方に接続された出力線ＯＬに接続されている。
【００５０】
次に画素の動作について説明する。まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。
【００５１】
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２で光電変換が発生する。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。この電荷は、転送トランジスタＴＸ１、ＴＸ２によってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
【００５２】
次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路ＣＣ１、ＣＣ２の一方は、出力線ＯＬの電位を読み出す。なお、像面位相差式の自動合焦を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を、転送トランジスタＴＸ１、ＴＸ２により同時に浮遊拡散容量部ＦＤに転送するのではなく、各電荷を順次転送および読み出しを行うことで、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷の値を読み出す。撮像を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を同時に浮遊拡散容量部ＦＤに転送する。
【００５３】
次に、本実施の形態の半導体装置である固体撮像素子の動作について、より具体的に説明する。固体撮像素子の動作としては、撮像動作および自動合焦動作が挙げられる。
【００５４】
最初に、撮像をする際の画素の動作について説明する。この場合にはまず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加して、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをオン状態とする。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴをオフ状態とする。
【００５５】
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１には電荷Ｌ１が発生し、フォトダイオードＰＤ２には電荷Ｒ１が発生する。このように、フォトダイオードＰＤ１、ＰＤ２は、入射光の光量に応じた信号電荷を光電変換によりそれらの内部に生成する受光素子、つまり光電変換素子である。
【００５６】
次に、これらの電荷を浮遊拡散容量部ＦＤに転送する。撮像動作においては、画素ＰＥ内の２つのフォトダイオードＰＤ１、ＰＤ２を１つの光電変換部と見なして動作させるため、フォトダイオードＰＤ１、ＰＤ２の各電荷を１つの信号として合成して読み出す。すなわち、撮像動作においては、２つのフォトダイオードＰＤ１、ＰＤ２のそれぞれにおいて発生した電荷信号を、加算して１つの画素情報として取得する。
【００５７】
したがって、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を別々に読み出す必要はない。この際、転送トランジスタＴＸ１、ＴＸ２をオンさせることにより、電荷を浮遊拡散容量部ＦＤに転送する。これにより、浮遊拡散容量部ＦＤは、フォトダイオードＰＤ１、ＰＤ２から転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
【００５８】
ここで、上記の電荷の合成の過程を具体的に説明する。ここでは、まず、フォトダイオードＰＤ１の電荷Ｌ１と、フォトダイオードＰＤ２の電荷Ｒ１が蓄積されている状態でゲート電極Ｇ１、Ｇ２に電圧を印加し、転送トランジスタＴＸ１、ＴＸ２をオン状態とする。これにより、電荷Ｌ１、Ｒ１は、浮遊拡散容量部ＦＤに転送されて合成される。
【００５９】
次に、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅することで、浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、出力線ＯＬに出力する。つまり、選択トランジスタＳＥＬを動作させることで、増幅トランジスタＡＭＩが出力する電気信号を外部に出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。
【００６０】
続いて、像面位相差式の自動合焦をする際の画素の動作について説明する。本実施の形態の半導体装置である固体撮像素子は、１つの画素内に複数の光電変換部（例えばフォトダイオード）を設けたものである。このように画素内に複数のフォトダイオードを設けているのは、当該固体撮像素子を、例えば像面位相差型の自動焦点検出システムを有するデジタルカメラに利用した場合に、自動合焦の精度および速度を向上させることができるためである。
【００６１】
このようなデジタルカメラでは、画素内の一方のフォトダイオードと、もう一方のフォトダイオードとのそれぞれが検出した信号のずれ量、つまり位相差から、合焦に必要なフォーカスレンズの駆動量（移動量）を算出し、短時間での合焦を実現することができる。よって、画素内に複数のフォトダイオードを設けることで、固体撮像素子内に微細なフォトダイオードをより多く形成することができるため、自動合焦の精度を向上させることができる。したがって、自動合焦を行う際には、上記撮像動作と異なり、画素内の複数のフォトダイオードのそれぞれに生じた電荷を別々に読み出す必要がある。
【００６２】
自動焦点検出の動作においては、まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加し、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをともにオン状態とする。これにより、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷を初期化する。その後、リセットトランジスタＲＳＴをオフ状態とする。
【００６３】
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。ここでは仮に、フォトダイオードＰＤ１に生じる電荷をＬ１、フォトダイオードＰＤ２に生じる電荷をＲ１とする。
【００６４】
次に、これらの電荷のうちの一方を浮遊拡散容量部ＦＤに転送する。ここでは、まず、転送トランジスタＴＸ１をオンさせることで、フォトダイオードＰＤ１の電荷Ｌ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位を変化させる。その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。つまり、電荷検出部である浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、増幅トランジスタＡＭＩにより増幅して出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１からなる信号は、記憶回路ＭＣ（図１参照）に記憶される。
【００６５】
このとき、浮遊拡散容量部ＦＤはフォトダイオードＰＤ１で生じた電荷Ｌ１が残っており、浮遊拡散容量部ＦＤの電位は変化したままとなっている。また、フォトダイオードＰＤ２内の電荷Ｒ１は未だ転送されていない。
【００６６】
次に、転送トランジスタＴＸ２をオンさせることで、フォトダイオードＰＤ２の電荷Ｒ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位をさらに変化させる。
【００６７】
これにより、浮遊拡散容量部ＦＤにおいては、元々蓄積されていたフォトダイオードＰＤ１の電荷Ｌ１と、その後転送されたフォトダイオードＰＤ２の電荷Ｒ１とが合成された電荷が蓄積される。つまり、浮遊拡散容量部ＦＤ内にはＬ１＋Ｒ１の電荷が蓄積される。
【００６８】
その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１＋Ｒ１からフォトダイオードＰＤ２に生じた電荷Ｒ１を算出するため、次のような計算を行う。すなわち、当該電荷Ｌ１＋Ｒ１の値から、記憶回路ＭＣ（図１参照）に記憶された電荷Ｌ１の値を引く。これにより、フォトダイオードＰＤ２の電荷Ｒ１を読み出すことができる。このような演算は、例えば制御回路ＣＯＣ（図１参照）にて行われる。
【００６９】
次に、画素アレイ部ＰＥＡ（図１参照）の各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２の検出した電荷Ｌ１、Ｒ１のずれ量、つまり位相差から、合焦に必要なフォーカスレンズの駆動量（移動量）を算出し、自動合焦点の検出を行う。
【００７０】
なお、上記のようにフォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を順に読み出す際、先に読み出しを行う対象をフォトダイオードＰＤ２の電荷Ｒ１とし、その後にフォトダイオードＰＤ１の電荷Ｌ１を読み出してもよい。
【００７１】
また、自動合焦時の他の動作として、合成した電荷Ｌ１＋Ｒ１から電荷Ｒ１を算出する動作を省略する方法も考えられる。つまり、先に転送トランジスタＴＸ１をオンさせて電荷Ｌ１を読み出して記憶した後、リセットトランジスタＲＳＴをオンさせることで浮遊拡散容量部ＦＤをリセットさせれば、その後転送トランジスタＴＸ２をオンさせることでフォトダイオードＰＤ２の電荷Ｒ１を単独で読み出すことができる。この場合も電荷Ｌ１を記憶回路ＭＣ（図１参照）に記憶する必要があるが、上記のような計算を行わなくとも、電荷Ｌ１と電荷Ｒ１とを単独で読み出すことができる。
【００７２】
本実施の形態の固体撮像素子をデジタルカメラに用いた場合、静止画および動画のいずれの撮像においても、上記撮像動作を各画素において行う。また、動画の撮像においては、撮像とともに上記自動合焦動作を各画素において行う。静止画の撮像においては、上記自動合焦動作を各画素で行うことにより合焦を行う場合と、上記自動合焦動作を画素において行わず、固体撮像素子外の他の自動合焦装置を用いる場合とがある。高品質の動画を撮像するためには、自動焦点検出を高速にかつ精度よく実現することが重要となる。
【００７３】
次に、図３４を用いて焦点検出の際に画素アレイ部ＰＥＡ（図１参照）において得られる信号の分布について説明する。本実施の形態の固体撮像素子では、各画素に含まれる２つのフォトダイオードにより、互いに異なる瞳領域からの一対の光束により形成された一対の被写体像（以下、２像ともいう）を光電変換することで一対の像信号を得る。
【００７４】
画素アレイ部ＰＥＡ（図１参照）の各行は、２像をそれぞれ光電変換する２つのフォトダイオード列を含むとみなすことができる。以下の説明において、焦点検出に関しては個々のフォトダイオードを画素として扱い、２つのフォトダイオード列をＡライン画素ＡＬおよびＢライン画素ＢＬと呼ぶ。すなわち、Ａラインとは、図１の画素アレイ部ＰＥＡのうち、Ｙ軸方向に並ぶ１行の画素内の複数のフォトダイオードＰＤ１（図２参照）のみにより構成される画素行である。また、Ｂラインとは、上記１行の画素内の複数のフォトダイオードＰＤ２（図２参照）のみにより構成される画素行である。
【００７５】
図３４の左側には、１つの画素行に含まれるＡライン画素ＡＬを示し、その下に、合焦状態１Ａ、前ピン状態１Ｂおよび後ピン状態１Ｃでの像信号を示す。同様に、図３４の右側には、上記１つの画素行に含まれるＢライン画素ＢＬを示し、その下に、合焦状態１Ａ、前ピン状態１Ｂおよび後ピン状態１Ｃでの像信号を示す。Ａライン画素ＡＬとＢライン画素ＢＬとでは、合焦状態１Ａ、前ピン状態１Ｂおよび後ピン状態１Ｃにおいて、一対の像信号を得ることができる。なお、本願でいう前ピン状態とは、ピント（焦点）が被写体より手前にずれている状態をいう。また、後ピン状態とは、ピント（焦点）が被写体より奥にずれている状態をいう。
【００７６】
図３４において左側に示す像信号は、フォトダイオードＰＤ１（図４参照）に蓄積された電荷を出力線ＯＬ（図４）に出力することで得られた信号である。また、図３４において右側に示す信号は、フォトダイオードＰＤ２（図４参照）に蓄積された電荷を出力線ＯＬ（図４）に出力することで得られた信号である。各像信号を示すグラフにおいて、縦軸は電荷の大きさを示し、横軸は対応する画素行の位置を示す。つまり、当該横軸の一方の端部から他方の端部までの領域は、Ａライン画素ＡＬまたはＢライン画素ＢＬを含む画素行の端部からもう一方の端部までの領域に対応する。なお、ここでは図３４において実線で示す各像信号について説明する。図３４において破線で示す信号は、後の説明において用いる。
【００７７】
Ａライン画素ＡＬおよびＢライン画素ＢＬからの出力により形成される一対の像信号の間隔は、撮影光学系の焦点状態（合焦状態、前ピン状態および後ピン状態）によって変化する。そして、撮影光学系が前ピン状態または後ピン状態にある場合には、一対の像信号の間隔が合焦状態の間隔に一致するように撮影光学系に含まれるフォーカスレンズを移動させる。つまり、フォーカスレンズの移動量は、撮影光学系のデフォーカス量に対応する２像の相対的なずれ量から計算して求めることができる。
【００７８】
像面位相差方式を用いた合焦動作では、このように一対の像信号を得ることで、合焦させるためにフォーカスレンズの移動量を算出し、短い時間で精度よく自動合焦を行う。合焦状態では、Ａライン画素ＡＬおよびＢライン画素ＢＬからの出力が同一となる。つまり、合焦状態では、画素が有する２つのフォトダイオードのそれぞれにおいて、１つの被写体から得られる撮像出力は同じになる。焦点状態を正確に検知する観点から、合焦状態、前ピン状態および後ピン状態において得られる像信号は、各画素行全域においてなだらかなものではなく、１箇所の信号が特に大きい急峻なものであることが望ましい。
【００７９】
次に、分離領域ＳＰ内のＰ型不純物の濃度分布について、図５〜図７を用いて説明する。図５〜図７では、図の左側にフォトダイオードＰＤ１、ＰＤ２を含む半導体基板ＳＢの断面を示し、図の右側には、半導体基板ＳＢ内のＰ型不純物の濃度をグラフにより示している。当該グラフは、半導体基板ＳＢの断面図において破線で示す位置、つまりフォトダイオードＰＤ１およびＰＤ２の中間を含む半導体基板ＳＢの主面から裏面に亘る領域におけるＰ型不純物の濃度を示すものである。当該グラフの横軸はＰ型不純物の濃度を示し、縦軸は半導体基板ＳＢの主面からの深さを示している。
【００８０】
図５〜図７に示すように、Ｐ型不純物濃度の分布は一定ではなく、半導体基板ＳＢの主面から裏面までの間に、濃度が高い箇所が複数存在している。これは、分離領域ＳＰを、イオン注入を条件を変えて複数回行う多段注入法を用いて形成しているためである。なお、ここでは濃度が高い箇所を濃度ピークと呼ぶ。濃度ピークとは、半導体基板ＳＢの深さ方向において、隣り合う領域よりも不純物濃度が高い箇所を指す。言い換えれば深さ方向において隣り合う２つの濃度ピーク同士の間の領域の不純物濃度は、当該２つの濃度ピークにおける不純物濃度よりも低い。
【００８１】
本実施の形態では、例として３回の多段注入により形成された分離領域ＳＰを示している。このため、濃度ピークは、半導体基板ＳＢの深さ方向において３つ並んで存在している。つまり、分離領域ＳＰは、異なる深さに複数の濃度ピークを有している。つまり、多段注入工程では、例えば、不純物イオンを打ち込む濃度、加速エネルギーなどの打ち込み条件を変更した複数回のイオン注入を行うことで、異なる深さに異なる濃度の複数の半導体領域を形成する。分離領域ＳＰは、それらの複数の半導体領域が一体となって構成されている。なお、多段注入で行う複数のイオン注入は、同一の濃度条件で行ってもよい。
【００８２】
ここで、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２と同じ高さ（深さ）においては、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２よりも深い領域に比べてＰ型不純物の濃度が低い。これは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域は、Ｐ−型のウェル領域ＷＬが形成されているが、分離領域ＳＰを形成するためのイオン注入がされていない領域であるためである。このように、分離領域ＳＰは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域よりも深い領域に形成されている。
【００８３】
なお、電子の分離特性を向上させる観点から、Ｎ−型半導体領域Ｎ１、Ｎ２より深い領域では、いずれの深さにおいてもＰ型不純物濃度は一定であることが理想的であるが、１回のイオン注入でそのような濃度分布を実現することは困難である。したがって、本実施の形態では、多段注入により分離領域ＳＰを形成している。そのため、Ｎ−型半導体領域Ｎ１、Ｎ２の底面の高さからウェル領域ＷＬと半導体基板ＳＢとの界面までの領域に亘って、半導体基板ＳＢの深さ方向において、分離領域ＳＰのＰ型不純物の濃度分布は、複数の濃度ピークを有している。図５には、複数の濃度ピークがいずれもほぼ同じ濃度を有する場合の濃度分布を示している。
【００８４】
図６には、半導体基板ＳＢの主面に近い箇所の濃度ピークが、当該濃度ピークよりも深い領域のいずれの濃度ピークよりも濃度が高い場合の濃度分布を示している。つまり、半導体基板ＳＢの主面から裏面に向かって１番目からｎ番目までの複数の濃度ピークが並んで存在しており、半導体基板ＳＢの主面に最も近い１番目の濃度ピークが、２番目からｎ番目の各濃度ピークのいずれよりも高いＰ型不純物濃度を有している。
【００８５】
図７には、半導体基板ＳＢの主面に近い箇所の濃度ピークが、当該濃度ピークよりも深い領域のいずれかの濃度ピークよりも濃度が低い場合の濃度分布を示している。つまり、半導体基板ＳＢの主面から裏面に向かって１番目からｎ番目までの複数の濃度ピークが並んで存在しており、半導体基板ＳＢの主面に最も近い１番目の濃度ピークのＰ型不純物濃度は、２番目からｎ番目の各濃度ピークのいずれかのＰ型不純物濃度よりも低い。
【００８６】
図５〜図７の３通りの濃度分布は、いずれも本実施の形態の半導体装置として使用可能である。図６に示すように、分離領域ＳＰ内の不純物濃度が主面近傍において高い場合は、緑色および青色の光の照射により生じた光電変換電子の分離特性が良好である利点がある。これに対し、図７に示すように、分離領域ＳＰ内の不純物濃度が主面近傍よりも深い領域において高い場合は、赤色の光の照射により生じた光電変換電子の分離特性が良好である利点がある。よって、図６に示す濃度分布を有する分離領域ＳＰを含む画素を、緑色および青色の光の受光用（検出用）の画素として用い、図７に示す濃度分布を有する分離領域ＳＰを含む画素を、赤色の光の受光用（検出用）の画素として用いれば、各色の受光画素において電子の分離特性を向上させることができる。
【００８７】
また、図７に示す濃度分布のように、分離領域ＳＰ内の不純物濃度が主面近傍において低い場合には、分離領域ＳＰを構成するＰ型不純物がＮ−型半導体領域Ｎ１、Ｎ２に拡散して、フォトダイオードＰＤ１、ＰＤ２に蓄積することができる電子の数、つまり飽和電子数が低下するが低下することを防ぐことができる。したがって、図７の濃度分布の場合、画素の感度特性の低下を防ぐことができる利点がある。
【００８８】
次に、比較例として図３３および図３４を用いて、本実施の形態の半導体装置の効果について説明する。図３３は、比較例である半導体装置を構成する画素を示す断面図である。また、図３４については、破線で示す各像信号について説明を行う。
【００８９】
図３３に示す固体撮像素子の構造は、上述した本実施の形態の固体撮像素子に比べ、分離領域ＳＰ（図２および図３参照）が形成されていない点を除き、同様の構造を有している。すなわち、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域の直下には、当該領域と、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２のそれぞれの直下の領域と同様に、Ｐ−型のウェル領域ＷＬが形成されている。
【００９０】
図３３では、１つの被写体を撮像した場合の固体撮像素子に対し射出瞳（カメラのレンズ）から入射する入射光を、実線および破線の矢印で示している。これらの入射光は、射出瞳の左右から分割入光した光である。実線および破線で示す分割入光のそれぞれが、１つの画素内の２つのフォトダイオードに入射する際に、フォトダイオード同士の間の領域では、感度領域が重なる。
【００９１】
例えば、実線で示す入射光、つまり射出瞳の右側から入射した光が到達する先でウェル領域ＷＬ内に生じた光電変換電子ＣＥは、フォトダイオードＰＤ１を構成するＮ−型半導体領域Ｎ１内に蓄積されるべきである。すなわち、図３３においてＮ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２との中間よりも左側で生じた光電変換電子ＣＥは、Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２との中間よりも左側に位置するＮ−型半導体領域Ｎ１内に取り込まれるべきである。
【００９２】
しかし、Ｎ−型半導体領域Ｎ１の直下の領域とＮ−型半導体領域Ｎ２の直下の領域との間で、電子の移動を防ぐための分離がなされていないために、図３３の上記中間より左側で生じた当該光電変換電子ＣＥがフォトダイオードＰＤ２側に移動し、Ｎ−型半導体領域Ｎ２内に蓄積される場合がある。
【００９３】
この場合、Ｎ−型半導体領域Ｎ１内に蓄積されるべき光電変換電子ＣＥが誤ってＮ−型半導体領域Ｎ２に蓄積されるため、フォトダイオードＰＤ１により構成されるＡライン画素ＡＬ（図３４参照）では、適切な像信号を得ることができない。したがって、図３３に示す比較例の固体撮像素子を用いて自動合焦動作を行う際に得られる像信号は、図３４に破線で示す信号のように、全体的に小さくなり、なだらかな形となる。これは、図３３において射出瞳の左側から入射した光、つまり破線で示す入射光により生じる光電変換電子ＣＥについても同様である。つまり、Ｎ−型半導体領域Ｎ２内に蓄積されるべき光電変換電子ＣＥが誤ってＮ−型半導体領域Ｎ１に蓄積される場合がある。この場合、図３４に示すＢライン画素ＢＬにより得られる像信号が全体的に小さくなり、なだらかな形となる。
【００９４】
このように、像面位相差ＡＦ（Autofocus）信号検出を行う場合に、２つのフォトダイオード間での入射光の誤検出が多くなり、合焦状態を精度よく判別することが困難となる。つまり、観測信号の分離特性が悪くなる。このため、自動合焦動作における合焦状態の検出精度が悪くなることで、自動合焦の精度が低下し、また、合焦するまでの時間が遅くなる問題が生じる。
【００９５】
このような問題は、画素の大きさが縮小された装置において、特に顕著となる。その理由は、各フォトダイオードを構成するＮ−型半導体領域同士の間隔が小さくなることにある。光電変換によりウェル領域内に生じた電子は、ウェル領域内の正孔と対消滅する場合が多い。そこで、Ｎ−型半導体領域同士の間隔を小さくすれば、２つのフォトダイオード同士の間の半導体基板の深い領域で生じた電子をフォトダイオードに取り込むことができるため、画素の感度を向上させることができる。しかし、２つのフォトダイオード同士が互いに近付くと、２つのフォトダイオードの間の深い領域で生じた電子が誤ったフォトダイオードに取り込まれる確率が高くなる。
【００９６】
また、平面視における画素の大きさが縮小すると、画素内のトランジスタを構成するゲート電極の膜厚が小さくなる。ここで、半導体装置の製造工程において、ゲート電極をイオン注入防止用のマスクとして用いてイオン注入を行い、Ｎ−型半導体領域を形成する場合には、薄くなったゲート電極を不純物イオンが貫通しない程度のエネルギーでイオン注入を行う必要があるため、Ｎ−型半導体領域の深さは浅くなる。
【００９７】
この場合、各画素の感度を向上させる観点から、Ｎ−型半導体領域よりも深い領域において生じた光電変換電子をフォトダイオードに取り込むことが重要となる。しかし、画素を縮小させること、および、Ｎ−型半導体領域よりも深い領域において生じた光電変換電子をフォトダイオードに取り込むことを目的として２つのフォトダイオード同士を近付けると、上記のように電子が誤ったフォトダイオードに取り込まれる可能性が高くなる。すなわち、光電変換電子の分離特性が悪くなる。
【００９８】
これに対し、本実施の形態の半導体装置では、図２および図３に示すように、画素ＰＥ内において並ぶＮ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域の直下に、Ｐ＋型の分離領域ＳＰを設けている。これにより、フォトダイオードＰＤ１、ＰＤ２の間の領域より深い位置のウェル領域ＷＬ内で、光電変換により生じた電子は、２つのフォトダイオードのうち、より遠いフォトダイオードに移動しようとしても、静電ポテンシャルの傾斜によって阻まれるため、発生位置から最も近い方のフォトダイオードに取り込まれる。
【００９９】
このように、Ｐ型半導体領域である分離領域ＳＰは、光電変換電子が所定のフォトダイオードとは異なるフォトダイオードに移動する際の障壁になる。よって、フォトダイオードＰＤ１とフォトダイオードＰＤ２との間の領域の下のウェル領域ＷＬ内で生じた光電変換電子が、所定のフォトダイオードに取り込まれる確率が高くなる。
【０１００】
すなわち、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の中間よりもＮ−型半導体領域Ｎ１側で生じた光電変換電子が、Ｎ−型半導体領域Ｎ２に取り込まれることを防ぐことができる。したがって、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域の直下のウェル領域ＷＬ内で生じる電子の分離特性を向上させることができる。これにより、像面位相差自動合焦動作における合焦状態の検出精度を向上することができる。よって、像面位相差自動合焦における合焦の速度および精度を向上させることができるため、半導体装置の性能を向上させることができる。
【０１０１】
なお、フォトダイオードＰＤ１、ＰＤ２を分離する観点から、分離領域ＳＰは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２よりも下の領域のみならず、半導体基板ＳＢの主面を含む位置であって、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２と同じ高さ（深さ）に形成されていることが理想的である。
【０１０２】
しかし、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２と同じ高さに分離領域ＳＰを形成すると、分離領域ＳＰを構成するＰ型不純物がＮ−型半導体領域Ｎ１内およびＮ−型半導体領域Ｎ２内に拡散することで、フォトダイオードＰＤ１、ＰＤ２に蓄積することができる電子の数、つまり飽和電子数が低下する。この場合、画素ＰＥの感度性能が低下する。特にＰ型不純物であるＢ（ボロン）は拡散しやすいため、このような問題が生じる可能性が高い。よって、分離領域ＳＰは、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２よりも下の領域に形成することが望ましい。
【０１０３】
以下に、図８〜図２６を用いて、本実施の形態の半導体装置の製造方法を説明する。図８は、本実施の形態の半導体装置の製造工程のフローを示す図である。図９、図１１、図１３、図１５、図１７、図１９、図２２、図２４および図２６は、本実施の形態の半導体装置の製造工程を説明する断面図である。図１０、図１２、図１４、図１６、図１８、図２０、図２１、図２３および図２５は、本実施の形態の半導体装置の製造工程を説明する平面図である。
【０１０４】
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。以下では、そのような画素のうち、一部のトランジスタなどを省略し、フォトダイオードと浮遊拡散容量部のみを描写した平面図を用いて説明を行うものとする。
【０１０５】
図１１、図１３、図１５、図１７、図１９、図２２、図２４および図２６のそれぞれは、図１０、図１２、図１４、図１６、図１８、図２１、図２３および図２５のそれぞれのＡ−Ａ線における断面を示す図である。以下の説明で用いる平面図では、層間絶縁膜の図示を省略し、場合によっては、基板上の一部の配線の図示を省略する。
【０１０６】
まず、図９に示すように、半導体基板ＳＢを準備する（図８のステップＳ１）。その後、半導体基板ＳＢの上面にウェル領域ＷＬを形成する（図８のステップＳ２）。半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。ウェル領域ＷＬは、半導体基板ＳＢの主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入することで形成する。ウェル領域ＷＬは、比較的不純物濃度が低いＰ−型半導体領域である。
【０１０７】
次に、図１０および図１１に示すように、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域ＥＩを形成する（図８のステップＳ３）。これにより、素子分離領域ＥＩから半導体基板ＳＢの上面が露出する領域、つまり活性領域を規定（区画）する。素子分離領域ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。活性領域ＡＲにおける半導体基板上面の全面にはウェル領域ＷＬが形成されている。
【０１０８】
ここでは、ウェル領域ＷＬを形成してから活性領域ＡＲを規定する場合について説明するが、その逆に、素子分離領域ＥＩを形成してからウェル領域ＷＬを形成してもよい。その場合には、活性領域ＡＲと素子分離領域ＥＩを突き抜けるような加速エネルギーでＰ型不純物を注入してウェル領域ＷＬを形成する。
【０１０９】
また、図１０に示すように、素子分離領域ＥＩにより囲まれている活性領域ＡＲは、後の工程で２つのフォトダイオードを含む受光部を形成する領域と、転送トランジスタのドレイン領域であり電荷を蓄積する領域である浮遊拡散容量部を形成する領域とを有している。受光部を形成する領域は平面視において矩形の形状を有しており、浮遊拡散容量部を形成する領域の両端は、受光部を形成する領域の４辺のうちの１辺に接している。つまり、活性領域ＡＲは上記の２つの領域からなる環状構造を有しており、上記の２つの領域に囲まれた箇所には素子分離領域ＥＩが形成されている。
【０１１０】
言い換えれば、浮遊拡散容量部を形成する領域は、受光部を形成する領域の上記１辺のうちの２箇所から素子分離領域ＥＩ側に突出した２つのパターン同士が相互に一箇所で接続された形状を有している。なお、浮遊拡散容量部を形成する領域である当該２つの突出パターンのそれぞれは、互いに接続されていなくてもよい。この場合、活性領域ＡＲは環状構造を有さない。図１１に示すように、素子分離領域ＥＩの形成深さは、ウェル領域ＷＬの底部よりも浅い。
【０１１１】
次に、図１２および図１３に示すように、後に形成するフォトダイオードを互いに分離するための不純物注入、つまり画素間分離注入を行う（図８のステップＳ４）。具体的には、半導体基板ＳＢの上面であって、フォトダイオードを形成する領域を囲む領域にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込むことで、半導体基板の上面に、Ｐ＋型半導体領域である画素分離領域ＣＳを形成する。画素分離領域ＣＳを形成するために行うイオン注入は、例えば５〜７回程度の複数回のイオン注入工程を含む多段注入により行う。
【０１１２】
ここでは、素子分離領域ＥＩと平面視において重なる領域に画素分離領域ＣＳを形成する。画素分離領域ＣＳは、後に形成するフォトダイオードを構成するＮ−型半導体領域よりも深く形成する。ここでは、画素分離領域ＣＳを、素子分離領域ＥＩの底面と半導体基板ＳＢの上面との界面から、ウェル領域ＷＬの下面までの間に亘って形成する。画素間分離注入を行うことにより、後に形成する画素間において、電子に対するポテンシャル障壁を形成する。これにより、隣接画素に電子が拡散することを防ぎ、撮像素子の感度特性を向上させることが可能となる。
【０１１３】
次に、図１４および図１５に示すように、後に形成する画素内の２つのフォトダイオード同士を互いに分離するための不純物注入、つまりフォトダイオード間分離注入を行う（図８のステップＳ５）。ここでは、半導体基板ＳＢの上面であって、後の工程で活性領域ＡＲ内に形成する２つのフォトダイオードのそれぞれを形成する領域の間に、Ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込む。これにより、半導体基板の上面に、Ｐ＋型半導体領域である分離領域ＳＰを形成する。
【０１１４】
分離領域ＳＰは、矩形の平面形状を有する活性領域ＡＲの１辺から、当該１辺に対向する他の１辺に達するように延在する形状を有する。分離領域ＳＰの両方の端部のそれぞれは、いずれも素子分離領域ＥＩと平面視において重なる。つまり、分離領域ＳＰの両方の端部は素子分離領域ＥＩの下に形成される。図１４に示すように、分離領域ＳＰの一部は画素分離領域ＣＳと平面視において重なっていてもよい。平面視において分離領域ＳＰにより分割され、分離領域ＳＰの左右に位置する活性領域ＡＲのそれぞれの１辺に、上記突出パターンが形成されている。
【０１１５】
本実施の形態では、画素分離領域ＣＳと分離領域ＳＰとを別々のイオン注入工程により形成している。このため、図３５を用いて後述するように、画素分離領域ＣＳと分離領域ＳＰとを同じイオン注入工程により形成した場合に起きる問題であって、画素分離領域ＣＳと分離領域ＳＰとが接する領域の近傍に、画素分離領域ＣＳまたは分離領域ＳＰを構成するＰ型不純物がフォトダイオードの形成領域に拡散する問題が生じることを防ぐことができる。したがって、フォトダイオードの飽和電子数の減少に起因する画素の感度低下を防ぐことができる。
【０１１６】
分離領域ＳＰは、半導体基板ＳＢの主面近傍に形成せず、途中深さからウェル領域ＷＬの下面に亘って形成する。ここでいう半導体基板ＳＢの主面近傍とは、半導体基板ＳＢの主面から、後の工程で形成され、フォトダイオードを構成するＮ−型半導体領域の底面までの深さと同じ高さの領域を指す。
【０１１７】
画素分離領域ＣＳを形成するために行うイオン注入は、例えば１回のイオン注入工程、または、３、４回程度の複数回のイオン注入工程により行う。図１５に示すウェル領域ＷＬ内の浅い領域から深い領域に亘って分離領域ＳＰの濃度分布を極力一定にすることで、光電変換電子の分離特性のばらつきを抑えるためには、分離領域ＳＰを３、４回程度の多段注入により形成することが好ましい。
【０１１８】
ここでは、フォトレジスト膜ＰＲからなるマスクパターン上から、半導体基板ＳＢの主面に対し、Ｐ型の不純物（例えばＢ（ホウ素））を３００〜１５００ＫｅＶ程度の加速エネルギーで多段注入を行うことで、分離領域ＳＰを形成する。ここで半導体基板ＳＢの主面に向かって打ち込む不純物の濃度は、例えば１×１０１１〜１０１３ｃｍ−２程度である。
【０１１９】
このように、半導体基板ＳＢ内の異なる深さの領域のそれぞれに不純物イオンを注入することで、複数の異なる深さに濃度ピークを有する分離領域ＳＰが形成される。多段注入により形成された分離領域ＳＰは、例えば、図５、図６または図７のいずれかに示すような濃度分布を有する。多段注入を行わず、１回の注入で分離領域ＳＰを形成する場合、その濃度ピークは１つのみである。
【０１２０】
分割領域ＳＰを多段注入により形成する場合には、分離領域ＳＰを形成する際のイオン注入においてマスクとして用いられるフォトレジスト膜は、当該多段注入工程のうち最も高いエネルギーで行うイオン注入において、不純物イオンが貫通しない程度の膜厚を有している必要がある。つまり、フォトレジスト膜からなるレジストパターンの膜厚は、分割領域ＳＰを形成するイオン注入のエネルギーなどにより決定する。
【０１２１】
ここで、分離領域ＳＰのＹ軸方向（短手方向）における幅は最小寸法であることが望ましい。この最小寸法は、分離領域ＳＰを形成するために行うイオン注入工程においてマスクとして使用されるレジストパターンの膜厚により決まる。すなわち、レジストパターンの膜厚が決まれば、イオン注入により安定して半導体領域を形成するために最低限必要なレジストパターンの開口幅が決まる。これにより、分離領域ＳＰの短手方向の最小寸法が決まる。
【０１２２】
次に、図１６および図１７に示すように、半導体基板ＳＢ上にゲート絶縁膜を介してゲート電極を形成する（図８のステップＳ６）。ここでは、活性領域ＡＲのうち、受光部を形成する領域と、浮遊拡散容量部を形成する領域との境界の上に、ゲート絶縁膜（図示しない）を介してゲート電極Ｇ１、Ｇ２を形成する。つまり、受光部を形成する領域の１辺のうちの２箇所から突出する活性領域ＡＲのパターンの一方の直上にゲート電極Ｇ１を形成し、他方の直上にゲート電極Ｇ２を形成する。ゲート電極Ｇ１、Ｇ２のそれぞれは、後に形成される転送トランジスタのゲート電極を構成する。ここでは、図示していない領域において、後に形成する周辺トランジスタのゲート電極も形成する。
【０１２３】
次に、図１８および図１９に示すように、半導体基板ＳＢの上面に、Ｎ−型半導体領域Ｎ１を含むフォトダイオードＰＤ１、Ｎ−型半導体領域Ｎ２を含むフォトダイオードＰＤ２を形成する（図８のステップＳ７）。すなわち、半導体基板ＳＢの主面に、Ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、活性領域ＡＲのうち、受光部を形成する領域に、Ｎ−型半導体領域Ｎ１、Ｎ２を形成する。Ｎ−型半導体領域Ｎ１、Ｎ２は、Ｘ方向において分離領域ＳＰを挟むように形成される。
【０１２４】
ここで、上記イオン注入法による打ち込みは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜（図示しない）と、ゲート電極Ｇ１、Ｇ２とをマスクとして用いて行う。これにより、Ｎ−型半導体領域Ｎ１、Ｎ２は、活性領域ＡＲの上面において互いに分離して形成される。Ｎ−型半導体領域Ｎ１、Ｎ２は、平面視において概ね矩形の形状を有している。このとき、隣り合うＮ−型半導体領域Ｎ１、Ｎ２の対向する辺は、分離領域ＳＰと重ならないように形成することが望ましい。また、Ｎ−型半導体領域Ｎ１、Ｎ２は、半導体基板ＳＢの主面近傍において、分離領域ＳＰよりも浅い領域に形成する。
【０１２５】
Ｎ−型半導体領域Ｎ１の一部はゲート電極Ｇ１と隣接する領域の半導体基板ＳＢ内に形成され、Ｎ−型半導体領域Ｎ２の一部はゲート電極Ｇ２と隣接する領域の半導体基板ＳＢ内に形成される。つまり、Ｎ−型半導体領域Ｎ１は、ゲート電極Ｇ１を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ１のソース領域を構成するものである。また、Ｎ−型半導体領域Ｎ２は、ゲート電極Ｇ２を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ２のソース領域を構成するものである。
【０１２６】
ゲート電極Ｇ１、Ｇ２の直下の半導体基板ＳＢの主面の一部はチャネル領域であり、Ｎ−型半導体領域Ｎ１、Ｎ２は形成されていない。図１９に示すように、Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さは、素子分離領域ＥＩよりも深く、ウェル領域ＷＬよりも浅く、分離領域ＳＰの上面の位置よりも浅い。
【０１２７】
次に、図２０に示すように、活性領域ＡＲ内の一部にＮ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、Ｎ型の不純物領域である浮遊拡散容量部ＦＤを形成する（図８のステップＳ８）。これにより、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ１をソース領域として有し、さらにゲート電極Ｇ１を有する転送トランジスタＴＸ１と、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ２をソース領域として有し、さらにゲート電極Ｇ２を有する転送トランジスタＴＸ２とが形成される。また、この工程では、図示していない領域においてソース・ドレイン領域を形成することで、周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタを形成する。
【０１２８】
浮遊拡散容量部ＦＤは、活性領域ＡＲのうち、矩形の受光部から突出する領域内に形成される。つまり、活性領域ＡＲは、平面視において、ゲート電極Ｇ１、Ｇ２を境にして、フォトダイオードＰＤ１、ＰＤ２を有する受光部と、浮遊拡散容量部ＦＤとに分かれている。転送トランジスタＴＸ１、ＴＸ２は、互いにドレイン領域である浮遊拡散容量部ＦＤを共有している。なお、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、レイアウトにおいて分離していてもよい。その場合、後に形成するコンタクトプラグおよび配線を介して、分離されているそれぞれのドレイン領域は、互いに電気的に接続される。
【０１２９】
以上の工程により、フォトダイオードＰＤ１、ＰＤ２、転送トランジスタＴＸ１、ＴＸ２およびその他の周辺トランジスタ（図示しない）を含む画素ＰＥが形成される。図示はしていないが、画素ＰＥは半導体基板ＳＢ上の画素アレイ部にマトリクス状に並んで複数形成されている。
【０１３０】
Ｎ型のフォトダイオードを形成する場合、上記ドレイン領域は、Ｎ−型半導体領域Ｎ１、Ｎ２の不純物のＮ型不純物濃度より大きいＮ型不純物濃度で形成する。また、図１９に示すＮ−型半導体領域Ｎ１、Ｎ２のようなフォトダイオード領域の表面部分に、Ｐ＋型の不純物（例えばＢ（ホウ素））などの不純物を、Ｎ−型半導体領域Ｎ１、Ｎ２よりも浅く打ち込んでＰ＋層を形成するようなフォトダイオードの形成方法も使用されることがあるが、以下の説明においては表面のＰ＋層が存在しない場合について説明する。
【０１３１】
次に、図２１および図２２に示すように、半導体基板上に層間絶縁膜ＩＬを形成し（図８のステップＳ９）、その後、層間絶縁膜ＩＬを貫通するコンタクトプラグＣＰを形成する（図８のステップＳ１０）。
【０１３２】
ここでは、半導体基板ＳＢの主面上に、転送トランジスタＴＸ１、ＴＸ２、フォトダイオードＰＤ１およびＰＤ２などを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、層間絶縁膜ＩＬ上にフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてドライエッチングを行うことで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれを露出するコンタクトホールを形成する。ここで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれの上面にはシリサイド層が形成されていてもよい。このとき、フォトダイオードＰＤ１、ＰＤ２を含む受光部の直上にコンタクトホールは形成されない。
【０１３３】
続いて、複数のコンタクトホール内を含む層間絶縁膜ＩＬ上に金属膜を形成した後、層間絶縁膜ＩＬ上の当該金属膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨することで除去する。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該底面上に当該窒化チタン膜を介してコンタクトホール内に埋め込まれたタングステン膜とを含む積層膜により構成される。
【０１３４】
次に、図示は省略するが、層間絶縁膜ＩＬ上に層間絶縁膜および下層配線である配線Ｍ１（図２３および図２４参照）からなる第１配線層を形成する（図８のステップＳ１１）。下層配線は、いわゆるシングルダマシン法により形成する。
【０１３５】
ここでは、層間絶縁膜ＩＬ上に、例えばＣＶＤ法を用いて例えば酸化シリコン膜などからなる層間絶縁膜を形成する。その後、層間絶縁膜を、フォトリソグラフィ技術およびドライエッチング法を用いて加工することで、層間絶縁膜を貫通する開口部であって、層間絶縁膜ＩＬの上面およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。続いて、配線溝内を含む層間絶縁膜上に金属膜を形成し、層間絶縁膜上の余分な金属膜をＣＭＰ法などにより除去することで、配線溝に埋め込まれた金属膜からなる配線Ｍ１（図２３および図２４参照）を形成する。フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に配線Ｍ１は形成されない。
【０１３６】
配線Ｍ１は、例えば窒化タンタル膜および銅膜を順に積層した積層構造を有している。配線溝内の側壁および底面は、窒化タンタル膜により覆われている。配線Ｍ１は、その底面においてコンタクトプラグＣＰの上面に接続されている。
【０１３７】
次に、図２３および図２４に示すように、上記層間絶縁膜上に複数の上層配線を含む複数の配線層を積層する（図８のステップＳ１２）。これにより、上記層間絶縁膜、上記層間絶縁膜上の複数の層間絶縁膜、配線Ｍ１、配線Ｍ１上に積層された複数の上層配線である配線Ｍ２およびＭ３からなる積層配線層を形成する。ここでは、配線Ｍ１上にビア（図示しない）を介して配線Ｍ２を形成し、配線Ｍ２上にビア（図示しない）を介して配線Ｍ３を形成する。各上層配線およびそれらの上層配線のそれぞれの下のビアは、いわゆるデュアルダマシン法により形成する。図２４では、半導体基板ＳＢ上に積層された複数の層間絶縁膜を、１つの層間絶縁膜ＩＬとして示している。
【０１３８】
配線Ｍ２および配線Ｍ３は、平面視において、配線Ｍ１よりもフォトダイオードＰＤ１、ＰＤ２から離れた位置に形成される。つまり、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に配線は形成されていない。また、積層配線層内の最上層配線である配線Ｍ３の上には層間絶縁膜ＩＬが形成されている。図２３では、配線Ｍ３と配線Ｍ２との間に形成されたビアＶ３を、配線Ｍ３を透過して示している。
【０１３９】
デュアルダマシン法は、例えば層間絶縁膜を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝を当該層間絶縁膜の上面に形成し、その後ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線とを同時に形成する方法である。ただし、配線溝を形成してから、当該配線溝の底面から層間絶縁膜の底面まで貫通するビアホールを設けてもよい。上記ビア、配線Ｍ２およびＭ３は、主に銅膜からなる。配線Ｍ１は、上記ビアおよび配線Ｍ２を介して配線Ｍ３に電気的に接続されている。
【０１４０】
次に、図２５および図２６に示すように、層間絶縁膜ＩＬ上にカラーフィルタＣＦを形成し（図８のステップＳ１３）、その後、カラーフィルタＣＦ上であって、画素ＰＥの直上にマイクロレンズＭＬを形成する（図８のステップＳ１４）。図２５では、マイクロレンズＭＬの輪郭を破線で示している。平面視において、マイクロレンズＭＬと、フォトダイオードＰＤ１、ＰＤ２とは重なっている。
【０１４１】
ここで、１つの画素ＰＥは、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散領域（フローティングディフュージョン）以外に、画素を構成する他のトランジスタが有しているが、便宜上、図にはそれらの他のトランジスタを記載していない。
【０１４２】
カラーフィルタＣＦは、例えば層間絶縁膜ＩＬ１の上面に形成された溝内に、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜を埋め込むことで形成する。カラーフィルタＣＦを形成することにより、例えば特定の色の光のみをフォトダイオードＰＤ１、ＰＤ２に照射することが可能となるが、画素を用いて検出する光の色を限定する必要がない場合は、カラーフィルタＣＦを形成しなくてもよい。
【０１４３】
カラーフィルタＣＦ上のマイクロレンズＭＬは、カラーフィルタＣＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
【０１４４】
この後の工程では、半導体基板ＳＢ、つまり半導体ウエハのスクライブラインをダイシングして切削することにより、半導体ウエハを複数のセンサチップに個片化することで、当該センサチップからなる固体撮像素子を複数形成する。これにより、当該固体撮像素子を含む本実施の形態の半導体装置が完成する。
【０１４５】
本実施の形態の主な特徴は、Ｎ−型半導体領域Ｎ１、Ｎ２よりも深い領域において、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれの直下のウェル領域ＷＬ内に生じた光電変換電子を分離するための分離領域ＳＰを形成することにある。本実施の形態の半導体装置の製造方法を用いれば、図２、図３、図３３および図３４などを用いて上述した効果と同様の効果を得ることができる。
【０１４６】
なお、ここでは、図８に示すように画素分離領域の形成工程後であってゲート電極の形成工程前にフォトダイオード間分離注入を行うことについて説明したが、分離領域ＳＰ（図２５参照）を形成するために行うイオン注入は、ウェル領域形成工程（図８のステップＳ２）の後であって、不純物領域形成工程（図８のステップＳ８）の前であれば、いずれの時点で行ってもよい。
【０１４７】
（実施の形態２）
本実施の形態２は、画素分離領域の形成工程で行うイオン注入により、フォトダイオード同士の間の分離領域を形成するものである。以下に、本実施の形態の半導体装置の平面図を図２７に示す。図２７は完成した画素ＰＥを示すものであるが、図を分かりやすくするため、配線、ビアおよび層間絶縁膜などの図示を省略している。
【０１４８】
図２７に示す本実施の形態の画素ＰＥは、図２を用いて説明した構造に比べ、画素分離領域ＣＳと分離領域ＳＰとが、同一工程で形成され、一体となっている点で異なっている。その他の構造は、前記実施の形態１と同様である。
【０１４９】
次に、本実施の形態の半導体装置の製造工程のフローを図２８に示す。図２８に示すように、図８を用いて説明した前記実施の形態１の工程と異なり、ここでは単独のフォトダイオード間分離注入の工程（図８のステップＳ５）を行っていない。本実施の形態は、図２７に示す画素分離領域ＣＳを形成するイオン注入工程を行うと同時に、分離領域ＳＰを形成することを特徴とするものである（図２８のステップＳ４）。これにより、分離領域ＳＰを形成するために、画素分離領域ＣＳの形成工程とは別のイオン注入を行う必要がなくなるため、半導体装置の製造コストを低減することができる。
【０１５０】
前述したように、分離領域ＳＰおよび画素分離領域ＣＳはいずれも多段注入により形成されるものであり、同一工程によりこれらの半導体領域を共に形成することが可能である。ここで、例えば画素分離領域ＣＳを７回の多段注入で形成し、分離領域ＳＰを３回の多段注入により形成する場合には、多段注入工程において複数回行うイオン注入工程のうち、画素分離領域ＣＳのみを形成するために行う注入工程と、画素分離領域ＣＳおよび分離領域ＳＰを形成するために行う注入工程とで、マスクとして使用するレジストパターンを変更すればよい。したがって、多段注入工程では、レジストパターンを１回または複数回形成し直すことが考えられる。
【０１５１】
なお、分離領域ＳＰを、多段注入ではなく１回の注入で形成する場合は、画素分離領域ＣＳを形成するために行う多段注入工程のうちのいずれか１回の注入工程において、分離領域ＳＰおよび画素分離領域ＣＳを形成するためのイオン注入を行う。
【０１５２】
本実施の形態の半導体装置の製造工程は、単独で分離領域ＳＰの形成工程を行わず、分離領域ＳＰと画素分離領域ＣＳを同一工程で形成する点以外、前記実施の形態１の半導体装置の製造工程と同様に行う。
【０１５３】
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。また、分離領域ＳＰを形成するために、画素分離領域ＣＳの形成工程とは別のイオン注入を行う必要がなくなるため、半導体装置の製造コストを低減することができる。
【０１５４】
＜変形例について＞
以下に、本実施の形態の変形例である半導体装置およびその製造方法について、図２９を用いて説明する。図２９は、本実施の形態の変形例である半導体装置が有する１つの画素を拡大して示す平面図である。本変形例の半導体装置は、分離領域ＳＰが画素分離領域ＣＳと同一工程で形成されている点は図２７を用いて説明した構造と同様である。ただし、図２７に示す構造と異なり、本変形例では、図２９に示すように、画素分離領域ＣＳと分離領域ＳＰとが互いに離間している。
【０１５５】
分離領域ＳＰは、平面視において活性領域ＡＲの一方の端部から他方の端部に亘って延在している。ここでは、平面視において、分離領域ＳＰの一部が素子分離領域ＥＩと重なっているが、分離領域ＳＰと画素分離領域ＣＳとは重なっていない。すなわち、分離領域ＳＰと画素分離領域ＣＳとは、素子分離領域ＥＩの直下において離間している。
【０１５６】
本変形例の半導体装置の製造工程は、図２７および図２８を用いて説明した工程と同じである。つまり、分離領域ＳＰが画素分離領域ＣＳと同一のイオン注入工程により形成する。ただし、当該イオン注入工程では、マスクとして用いるレジストパターンに複数形成された開口部のうち、別々の開口部の直下に分離領域ＳＰと画素分離領域ＣＳとを形成する。
【０１５７】
分離領域ＳＰと画素分離領域ＣＳとの間隔は、例えば、上記レジストパターンを用いる場合に安定して形成することができる最小の寸法である。分離領域ＳＰによる電子分離特性の低下を防ぐため、分離領域ＳＰの端部は、少なくとも平面視において素子分離領域ＥＩの端部に達していることが望ましい。
【０１５８】
以下に、本変形例の効果について、比較例として図３５を用いて説明する。図３５は、比較例である半導体装置の画素を示す平面図である。当該比較例は、分離領域ＳＰと画素分離領域ＣＳとを同一工程で形成し、かつ、分離領域ＳＰと画素分離領域ＣＳとを一体となったパターンとして半導体基板内に形成するものである。
【０１５９】
比較例では、図３５に示すように、Ｙ軸方向に延在する分離領域ＳＰの端部と、画素分離領域ＣＳのＸ軸方向に延在する側壁とが接するように、同一イオン注入工程により分離領域ＳＰと画素分離領域ＣＳとを形成している。このとき、イオン注入のマスクとして用いるレジストパターンの変動に起因して、分離領域ＳＰと画素分離領域ＣＳとの接続箇所の近傍に、分離領域ＳＰおよび画素分離領域ＣＳを構成するＰ型不純物が拡散する。図３５では、当該拡散により拡がったＰ型半導体領域の輪郭を破線で示している。当該Ｐ型半導体領域は、平面視において画素分離領域ＣＳの１辺と、分離領域ＳＰの長手方向の辺とを繋ぐように拡散したＰ型不純物により形成されている。
【０１６０】
このように、同一イオン注入工程により分離領域ＳＰと画素分離領域ＣＳとを形成する場合、レジストパターンに形成された同一の開口部を通してイオンを行い、分離領域ＳＰと画素分離領域ＣＳとが一体となった半導体領域のパターンを形成しようとしても、分離領域ＳＰと画素分離領域ＣＳとの接続部を平面視において精度よく直角に形成することは困難である。特に、Ｂ（ホウ素）は拡散しやすい性質を有するため、当該拡散が起きやすい。
【０１６１】
よって、Ｐ型不純物の拡散により、分離領域ＳＰと画素分離領域ＣＳとの接続部近傍にＰ型の半導体領域が拡がると、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれのＮ型不純物濃度が小さくなり、フォトダイオードＰＤ１、ＰＤ２において発生する電子数、および、蓄積される電子数（飽和電子数）が減少する。よって、画素の感度が低下する問題が生じる。
【０１６２】
そこで、本変形例では、同一工程により形成される分離領域ＳＰおよび画素分離領域ＣＳを離間して形成することで、分離領域ＳＰ内および画素分離領域ＣＳ内のＰ型不純物の拡散を防いでいる。これにより、画素の飽和電子数の低下を防ぐことができるため、画素の感度の低下を防ぐことができる。つまり、半導体装置の性能を向上させることができる。
【０１６３】
（実施の形態３）
本実施の形態３では、分離領域を、素子分離領域に隣接する半導体基板の表面近傍にチャネルストッパ領域またはフォトダイオード周辺のｒ領域として形成する半導体領域の形成工程と同一の工程で形成することについて、図３０〜図３２を用いて説明する。図３０は、本実施の形態の半導体装置である固体撮像素子が有する１つの画素を拡大して示す平面図である。図３１は、図３０のＡ−Ａ線における断面図である。図３２は、本実施の形態の半導体装置の形成工程を示す断面図である。図３０では、図を分かりやすくするため、前記実施の形態１および２で説明した画素分離領域ＣＳ（図２参照）の図示を省略している。
【０１６４】
図３０および図３１に示すように、本実施の形態の半導体装置の構造は、前記実施の形態１とほぼ同様である。ただし、ここでは、前記実施の形態１と異なり、素子分離領域ＥＩの近傍の半導体基板ＳＢ内に、Ｐ型の半導体領域ＥＩＳが形成されている。また、ここでは、前記実施の形態１と異なり、分離領域ＳＰは半導体領域ＥＩＳと一体となっている。
【０１６５】
また、図３１に示すように、分離領域ＳＰは、互いに隣り合うＮ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の半導体基板ＳＢ内に形成されている。つまり、分離領域ＳＰの形成された領域は、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれの底面よりも深い領域のみではない。分離領域ＳＰは、半導体基板ＳＢの主面を含む箇所であって、前記実施の形態１と比べて浅い位置に形成されている。
【０１６６】
半導体領域ＥＩＳは、素子分離領域ＥＩと半導体基板ＳＢとの界面近傍において、チャネルが形成されることを防ぐために設けられるチャネルストッパとして用いられ、または、素子分離領域ＥＩと半導体基板ＳＢとの界面近傍に生じる欠陥若しくは応力に起因して生じた暗電子を相殺して除去するためのガードリング領域として用いられる。
【０１６７】
素子分離領域ＥＩ上に設けられたゲート配線などによって、素子分離領域ＥＩの直下にチャネルが形成される虞がある。この場合、素子分離領域ＥＩにより活性領域同士を分離しようとしても、活性領域同士の間に微小なリーク電流が発生する。このようなリーク電流発生の原因となるチャネルの発生を抑制するため、上記のようにチャネルストッパとして半導体領域ＥＩＳを形成する。
【０１６８】
また、暗電子は、画素に光が照射されていない状態でも受光部に生じる電子であり、この電子がフォトダイオードに取り込まれると、固体撮像素子により得られる画像において、本来黒くなる箇所が明るくなる問題が生じる。つまり、固体撮像素子の暗時特性が悪化する。
【０１６９】
素子分離領域ＥＩと半導体基板ＳＢの表面との界面近傍で生じる問題の発生を抑制するため、半導体領域ＥＩＳは素子分離領域ＥＩと接する半導体基板ＳＢの表面を含む領域であって、半導体基板ＳＢの主面近傍の比較的浅い領域に形成される。本実施の形態の分離領域ＳＰは半導体領域ＥＩＳの形成工程であるイオン注入工程により形成されるため、半導体領域ＥＩＳと同様に、半導体基板ＳＢの表面を含む領域であって、半導体基板ＳＢの主面近傍の比較的浅い領域に形成される。
【０１７０】
図３１に示すように、半導体領域ＥＩＳは、素子分離領域ＥＩと半導体基板ＳＢとの界面に沿って、半導体基板ＳＢの表面に形成されている。半導体領域ＥＩＳは、素子分離領域ＥＩから露出し、かつ素子分離領域ＥＩと隣接する半導体基板ＳＢの主面にも形成されている。つまり、半導体領域ＥＩＳは、素子分離領域ＥＩの側壁と底面を覆うように半導体基板ＳＢ内に形成されている。
【０１７１】
本実施の形態の半導体装置の製造工程は、前記実施の形態１において図８を用いて説明した工程と異なり、分離領域ＳＰを単独で形成せず、分離領域ＳＰおよび半導体領域ＥＩＳを共に形成するための注入工程を行う。つまり、図８に示すステップＳ５は行わない。半導体領域ＥＩＳをチャネルストッパ領域として形成する場合には、素子分離領域ＥＩの形成途中に半導体基板ＳＢの表面にイオン注入を行うことで半導体領域ＥＩＳおよび分離領域ＳＰを形成する。つまり、半導体領域ＥＩＳおよび分離領域ＳＰは図８のステップＳ３において形成される。
【０１７２】
また、半導体領域ＥＩＳをガードリング領域として形成する場合には、素子分離領域ＥＩの形成工程（図８のステップＳ３）の後であって、不純物領域の形成工程（図８のステップＳ８）の前のいずれかの時点で半導体基板にイオン注入を行うことで、半導体領域ＥＩＳおよび分離領域ＳＰを形成する。この場合、ガードリング領域である半導体領域ＥＩＳおよび分離領域ＳＰは多段注入により形成する。これにより、半導体基板ＳＢ内において、素子分離領域ＥＩの側壁および底面に沿って並ぶ複数の箇所にＰ型不純物を打ち込み、これにより半導体領域ＥＩＳを形成する。このとき、多段注入により、分離領域ＳＰも半導体基板ＳＢの主面から比較的深い位置に亘って形成することができる。
【０１７３】
次に、図３２を用いて、図８のステップＳ３における素子分離領域ＥＩ形成途中において、チャネルストッパ領域である半導体領域ＥＩＳおよび分離領域ＳＰを形成する工程について説明する。ここでは、ＳＴＩ法により素子分離領域ＥＩを形成する方法について説明する。
【０１７４】
ここではまず、図９を用いて説明した工程により半導体基板ＳＢを準備し、ウェル領域ＷＬを形成する。その後、図３２に示すように、例えば酸化法を用いて半導体基板ＳＢ上に絶縁膜ＩＦ１を形成した後、例えばＣＶＤ法により絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ１は例えば酸化シリコン膜からなり、絶縁膜ＩＦ２は例えば窒化シリコン膜からなる。
【０１７５】
その後、フォトリソグラフィ技術およびエッチング法を用いて一部の絶縁膜ＩＦ１、ＩＦ２を除去し、これにより、不活性領域となる半導体基板ＳＢの上面を露出させる。続いて、絶縁膜ＩＦ２をマスクとしてドライエッチングを行うことで、半導体基板ＳＢの主面に素子分離領域形成用の溝を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、活性領域ＡＲ（図３０参照）の平面視における中央部においてＹ軸方向に延在する開口部を、絶縁膜ＩＦ１、ＩＦ２からなる積層膜に形成する。これにより、活性領域ＡＲの半導体基板ＳＢの主面の一部を露出させる。
【０１７６】
その後、当該積層膜から露出する半導体基板ＳＢの表面に対し、Ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込むことで、素子分離領域形成用の溝の表面に半導体領域ＥＩＳを形成し、活性領域ＡＲの半導体基板ＳＢの主面に、分離領域ＳＰを形成する。図３０に示すように、ここでは分離領域ＳＰと半導体領域ＥＩＳとは一体となっている。
【０１７７】
その後、例えばＣＶＤ法により上記溝を埋め込む酸化シリコン膜を形成する。続いて、半導体基板ＳＢの主面上の余分な当該酸化シリコン膜を例えばＣＭＰ法により除去した後、絶縁膜ＩＦ１、ＩＦ２からなる積層膜を除去することで、上記溝に埋め込まれた酸化シリコン膜からなる素子分離領域ＥＩを形成する。これにより、図８のステップＳ３が完了する。
【０１７８】
以上にＳＴＩ法を用いて素子分離領域ＥＩを形成する場合について説明したが、ＬＯＣＯＳ法により素子分離領域ＥＩを形成する場合にも、素子分離領域ＥＩの形成工程中にも、半導体領域ＥＩＳおよび分離領域ＳＰを形成するイオン注入を行うことが可能である。例えば、半導体基板ＳＢの主面に溝を形成してから当該溝内にＬＯＣＯＳ法により素子分離領域ＥＩ、つまりリセスＬＯＣＯＳを形成する場合には、当該溝を形成した後に、続けて上記イオン注入を行うことで、半導体領域ＥＩＳおよび分離領域ＳＰを形成することができ、その後、酸化工程を行うことで溝内にリセスＬＯＣＯＳを形成することができる。
【０１７９】
また、溝を形成しないＬＯＣＯＳ法を用いる場合でも、半導体基板ＳＢの上面の活性領域となる箇所を覆う窒化シリコン膜のマスクパターンを形成した後、イオン注入を行うことで、半導体領域ＥＩＳおよび分離領域ＳＰを形成することができ、その後、酸化工程を行うことで、マスクパターンから露出する箇所に素子分離領域ＥＩを形成することができる。
【０１８０】
本実施の形態では、図３０および図３１に示す画素ＰＥ内において隣り合うＮ−型半導体領域Ｎ１、Ｎ２の間に、Ｐ型の分離領域ＳＰを形成することにより、フォトダイオードＰＤ１、ＰＤ２間で光電変換電子が移動することを防ぐことができる。ここで形成する分離領域ＳＰは、前記実施の形態１に比べて形成深さが浅いが、分離領域ＳＰ内のＢ（ホウ素）が半導体基板ＳＢの深さ方向にも拡散するので、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２より深い領域においても、フォトダイオードＰＤ１、ＰＤ２間の光電変換電子の移動を防ぐ効果を得ることができる。
【０１８１】
これにより、Ｎ−型半導体領域Ｎ１およびＮ−型半導体領域Ｎ２の間の領域の近傍で生じる光電変換電子の分離特性を向上させることができる。よって、像面位相差自動合焦動作における合焦状態の検出精度を向上することができるため、半導体装置の性能を向上させることができる。
【０１８２】
また、チャネルストッパ領域またはガードリング領域の形成工程を利用して分離領域ＳＰを形成することができるため、分離領域ＳＰを形成するためにイオン注入工程を追加する必要がない。したがって、半導体装置の製造コストを低減することができる。
【０１８３】
なお、ここではＮ−型半導体領域Ｎ１、Ｎ２と同じ高さに分離領域ＳＰを形成するため、分離領域ＳＰ内のＰ型不純物の拡散に起因してフォトダイオードＰＤ１、ＰＤ２の飽和電子数が減少することを防ぐために、分離領域ＳＰの幅を小さくするなどして、極力分離領域ＳＰとＮ−型半導体領域Ｎ１、Ｎ２とを離間させることが望ましい。
【０１８４】
また、前記実施の形態２の変形例と同様に、半導体領域ＥＩＳと分離領域ＳＰとを分離して形成してもよい。これにより、前記実施の形態２と同様に、半導体領域ＥＩＳと分離領域ＳＰとに導入されたＰ型不純物の拡散を防ぐことができる。
【０１８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１８６】
例えば、半導体基板にＰ型半導体層を形成するためにイオン注入する不純物イオンとしてＢ（ホウ素）を例示したが、その他にＢＦ２を注入することも可能である。
【０１８７】
また、前記実施の形態では、各画素が素子分離領域に囲まれた活性領域を有する場合について説明したが、例えば複数並ぶ１行の画素のそれぞれが、平面視において帯状に延在する１つの活性領域を共有していてもよい。その場合、画素間分離のために、半導体基板の主面からウェル領域の底部に亘って形成された画素分離領域を各画素同士の間に設けることが考えられる。
【符号の説明】
【０１８８】
ＡＲ    活性領域
ＣＦ    カラーフィルタ
ＣＳ    画素分離領域
ＥＩ    素子分離領域
ＦＤ    浮遊拡散容量部
Ｇ１、Ｇ２    ゲート電極
ＩＬ    層間絶縁膜
Ｍ１〜Ｍ３    配線
ＭＬ    マイクロレンズ
Ｎ１、Ｎ２    Ｎ−型半導体領域
ＰＤ１、ＰＤ２    フォトダイオード
ＰＥ    画素
ＳＢ    半導体基板
ＳＰ    分離領域
ＷＬ    ウェル領域
【図１】
2017045873.tif 000003
【図２】
2017045873.tif 000004
【図３】
2017045873.tif 000005
【図４】
2017045873.tif 000006
【図５】
2017045873.tif 000007
【図６】
2017045873.tif 000008
【図７】
2017045873.tif 000009
【図８】
2017045873.tif 000010
【図９】
2017045873.tif 000011
【図１０】
2017045873.tif 000012
【図１１】
2017045873.tif 000013
【図１２】
2017045873.tif 000014
【図１３】
2017045873.tif 000015
【図１４】
2017045873.tif 000016
【図１５】
2017045873.tif 000017
【図１６】
2017045873.tif 000018
【図１７】
2017045873.tif 000019
【図１８】
2017045873.tif 000020
【図１９】
2017045873.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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