(57)【要約】【課題】半導体装置の性能と信頼性を向上させる。【解決手段】ｎ型の半導体基板ＳＢの溝ＴＲ内にゲート絶縁膜を介してトレンチゲート型電界効果トランジスタ用のゲート電極ＧＥが形成され、溝ＴＲに隣接するように、チャネル形成用のｐ型半導体領域ＰＲ１が形成され、ｐ型半導体領域ＰＲ１の上部に、溝ＴＲに隣接するように、ソース用のｎ＋型半導体領域ＮＲが形成されている。半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲ１の下にｐ型コラムＰＣ１が形成され、ｐ型コラムＰＣ１の下にｐ型コラムＰＣ２が形成されている。ｐ型コラムＰＣ１は、平面視においてｐ型コラムＰＣ２に内包されており、ｐ型コラムＰＣ２の平面寸法は、ｐ型コラムＰＣ１の平面寸法よりも大きい。【選択図】図３
2017045911.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート型電界効果トランジスタを備える半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の主面側に形成された溝と、
前記溝内にゲート絶縁膜を介して形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
前記半導体基板において、前記溝に隣接するように形成された、前記第１導電型とは反対の第２導電型の第１半導体領域であって、前記トレンチゲート型電界効果トランジスタのチャネル形成用の前記第１半導体領域と、
前記半導体基板において、前記第１半導体領域の上部に、前記溝に隣接するように形成された、前記トレンチゲート型電界効果トランジスタのソース用の前記第１導電型の第２半導体領域と、
前記半導体基板において、前記第１半導体領域の下に形成された、前記第２導電型の第３半導体領域と、
前記半導体基板において、前記第３半導体領域の下に形成された、前記第２導電型の第４半導体領域と、
前記半導体基板の前記主面とは反対側の裏面に形成された、ドレイン用の裏面電極と、
を有し、
前記第３半導体領域は、平面視において前記第４半導体領域に内包されており、
前記第４半導体領域の平面寸法は、前記第３半導体領域の平面寸法よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３半導体領域および前記第４半導体領域は、前記溝から離間している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板は、前記第１導電型の基板本体と、前記基板本体上に形成された、前記基板本体よりも低不純物濃度の前記第１導電型の半導体層と、により構成され、
前記溝、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域は、前記半導体層に形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第３半導体領域に平面視で重ならない部分の前記第１半導体領域の底面と、前記第３半導体領域の側面と、前記第４半導体領域の側面とは、前記第１導電型を維持している部分の前記半導体層に隣接している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の前記主面上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するコンタクトホールと、
前記コンタクトホールに埋め込まれた導電体部と、
前記層間絶縁膜上に形成された配線と、
を更に有し、
前記配線は、ソース用配線を含み、
前記ソース用配線は、前記導電体部を介して、前記第１半導体領域および前記第２半導体領域と電気的に接続されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記コンタクトホールは、前記層間絶縁膜および前記第２半導体領域を貫通し、
前記第１半導体領域内の前記コンタクトホールの底面に隣接する位置に、前記第１半導体領域よりも高不純物濃度の前記第２導電型の第５半導体領域が形成され、
前記コンタクトホールに埋め込まれた前記導電体部は、前記第２半導体領域と電気的に接続され、かつ、前記第５半導体領域を介して前記第１半導体領域と電気的に接続されている、半導体装置。
【請求項７】
トレンチゲート型電界効果トランジスタを備える半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の主面側に形成された溝と、
前記溝内にゲート絶縁膜を介して形成された、トレンチゲート型電界効果トランジスタ用のゲート電極と、
前記半導体基板において、前記溝に隣接するように形成された、前記第１導電型とは反対の第２導電型の第１半導体領域であって、前記トレンチゲート型電界効果トランジスタのチャネル形成用の前記第１半導体領域と、
前記半導体基板において、前記第１半導体領域の上部に、前記溝に隣接するように形成された、前記トレンチゲート型電界効果トランジスタのソース用の前記第１導電型の第２半導体領域と、
前記半導体基板において、前記第１半導体領域の下に形成された積層構造と、
前記半導体基板の前記主面とは反対側の裏面に形成された、ドレイン用の裏面電極と、
を有し、
前記積層構造は、前記第２導電型の第３半導体領域が上下に３つ以上積み重なって構成され、
前記積層構造を構成する前記３つ以上の第３半導体領域のうち、上下に隣接する任意の２つの前記第３半導体領域の関係は、上側の前記第３半導体領域が下側の前記第３半導体領域に平面視において内包されており、
前記積層構造を構成する前記３つ以上の第３半導体領域のうち、最も下に位置する前記第３半導体領域の平面寸法は、最も上に位置する前記第３半導体領域の平面寸法よりも大きい、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記積層構造は、前記溝から離間している、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記半導体基板は、前記第１導電型の基板本体と、前記基板本体上に形成された、前記基板本体よりも低不純物濃度の前記第１導電型の半導体層と、により構成され、
前記溝、前記第１半導体領域、前記第２半導体領域および前記積層構造は、前記半導体層に形成されている、半導体装置。
【請求項１０】
トレンチゲート型電界効果トランジスタを備える半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板に溝を形成する工程、
（ｃ）前記半導体基板に、前記第１導電型とは反対の第２導電型の第３半導体領域および第４半導体領域を、イオン注入法を用いて形成する工程、
（ｄ）前記溝内にゲート絶縁膜を介して前記トレンチゲート型電界効果トランジスタ用のゲート電極を形成する工程、
（ｅ）前記溝に隣接する領域の前記半導体基板に、前記トレンチゲート型電界効果トランジスタのチャネル形成用の前記第２導電型の第１半導体領域を、イオン注入法を用いて形成する工程、
（ｆ）前記溝に隣接する領域の前記半導体基板に、前記トレンチゲート型電界効果トランジスタのソース用の前記第１導電型の第２半導体領域を、イオン注入法を用いて形成する工程、
を有し、
前記（ｂ）工程および前記（ｅ）工程が行われた段階で、前記第３半導体領域は、前記第１半導体領域の下に位置し、前記第４半導体領域は、前記第３半導体領域の下に位置し、
前記第３半導体領域は、平面視において前記第４半導体領域に内包され、
前記第４半導体領域の平面寸法は、前記第３半導体領域の平面寸法よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第３半導体領域および前記第４半導体領域は、前記溝から離間している、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に第１マスク層が形成された状態で、前記半導体基板に第１イオン注入を行うことにより、前記第３半導体領域を形成する工程、
（ｃ２）前記（ｃ１）工程の前または後に、前記半導体基板上に前記第１マスク層が形成された状態で、前記半導体基板に第２イオン注入を行うことにより、前記第４半導体領域を形成する工程、
を有し、
前記第２イオン注入は、斜めイオン注入である、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１イオン注入は、垂直イオン注入であるか、あるいは、前記第２イオン注入よりも傾斜角が小さい斜めイオン注入である、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ３）前記半導体基板上に第１マスク層が形成された状態で、前記半導体基板に第１イオン注入を行うことにより、前記第３半導体領域を形成する工程、
（ｃ４）前記（ｃ３）工程の前または後に、前記半導体基板上に前記第１マスク層とは異なる第２マスク層が形成された状態で、前記半導体基板に第２イオン注入を行うことにより、前記第４半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、トレンチゲート型電界効果トランジスタを備えた半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
トレンチゲート型の電界効果トランジスタは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有している。
【０００３】
特開２００５−１９１２６８号公報（特許文献１）には、トレンチゲート型のパワーＭＯＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９１２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチゲート型のＭＩＳＦＥＴを備えた半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、トレンチゲート型電界効果トランジスタを備える半導体装置である。半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面の溝内にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板において前記溝に隣接するように形成された、チャネル形成用の第２導電型の第１半導体領域と、前記半導体基板において前記第１半導体領域の上部に、前記溝に隣接するように形成された、ソース用の前記第１導電型の第２半導体領域と、を有する。半導体装置は、更に、前記半導体基板において前記第１半導体領域の下に形成された前記第２導電型の第３半導体領域と、前記第３半導体領域の下に形成された前記第２導電型の第４半導体領域と、前記半導体基板の裏面に形成されたドレイン用の裏面電極と、を有する。前記第３半導体領域は、平面視において前記第４半導体領域に内包されており、前記第４半導体領域の平面寸法は、前記第３半導体領域の平面寸法よりも大きい。
【０００８】
また、一実施の形態によれば、半導体装置は、トレンチゲート型電界効果トランジスタを備える半導体装置である。半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面の溝内にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板において前記溝に隣接するように形成された、チャネル形成用の第２導電型の第１半導体領域と、前記半導体基板において前記第１半導体領域の上部に、前記溝に隣接するように形成された、ソース用の前記第１導電型の第２半導体領域と、を有する。半導体装置は、更に、前記半導体基板において前記第１半導体領域の下に形成された積層構造と、前記半導体基板の裏面に形成されたドレイン用の裏面電極と、を有する。前記積層構造は、前記第２導電型の第３半導体領域が上下に３つ以上積み重なって構成され、前記積層構造を構成する３つ以上の前記第３半導体領域のうち、上下に隣接する任意の２つの前記第３半導体領域の関係は、上側の前記第３半導体領域が下側の前記第３半導体領域に平面視において内包されている。そして、前記積層構造を構成する３つ以上の前記第３半導体領域のうち、最も下に位置する前記第３半導体領域の平面寸法は、最も上に位置する前記第３半導体領域の平面寸法よりも大きい。
【０００９】
また、一実施の形態によれば、トレンチゲート型電界効果トランジスタを備える半導体装置の製造方法は、（ａ）第１導電型の半導体基板を準備する工程、（ｂ）前記半導体基板に溝を形成する工程、（ｃ）前記半導体基板に、第２導電型の第３半導体領域および第４半導体領域をイオン注入法を用いて形成する工程、（ｄ）前記溝内にゲート絶縁膜を介してゲート電極を形成する工程、を有する。半導体装置の製造方法は、更に、（ｅ）前記溝に隣接する領域の前記半導体基板に、チャネル形成用の前記第２導電型の第１半導体領域をイオン注入法を用いて形成する工程、（ｆ）前記溝に隣接する領域の前記半導体基板に、ソース用の前記第１導電型の第２半導体領域をイオン注入法を用いて形成する工程、を有する。前記（ｂ）工程および前記（ｅ）工程が行われた段階で、前記第３半導体領域は前記第１半導体領域の下に位置し、前記第４半導体領域は前記第３半導体領域の下に位置する。そして、前記第３半導体領域は、平面視において前記第４半導体領域に内包され、前記第４半導体領域の平面寸法は、前記第３半導体領域の平面寸法よりも大きい。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１１】
または、半導体装置の性能を向上させることができる。
【００１２】
若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置の全体平面図である。
【図２】一実施の形態の半導体装置の全体平面図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】図３の一部を拡大して示す部分拡大断面図である。
【図６】一実施の形態の半導体装置の要部平面図である。
【図７】一実施の形態の半導体装置の要部平面図である。
【図８】一実施の形態の半導体装置の要部平面図である。
【図９】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１４または図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】Ｌ負荷測定回路を示す回路図である。
【図２６】アバランシェ動作を説明するための説明図である。
【図２７】第１検討例の半導体装置の部分拡大断面図である。
【図２８】第２検討例の半導体装置の部分拡大断面図である。
【図２９】一実施の形態の半導体装置を適用した電子システムの一例を示す説明図である。
【図３０】一実施の形態の半導体装置を適用した電子システムの一例を示す説明図である。
【図３１】一実施の形態の半導体装置を適用した電子システムの一例を示す説明図である。
【図３２】一実施の形態の半導体装置を適用した電子システムの一例を示す説明図である。
【図３３】第１変形例の半導体装置の要部断面図である。
【図３４】第２変形例の半導体装置の要部断面図である。
【図３５】第３変形例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態）
＜半導体装置の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
【００１８】
図１および図２は、本実施の形態の半導体装置ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示され、図２は、半導体装置ＣＰの裏面側の全体平面図が示されている。
【００１９】
図１および図２に示されるように、本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示され、図２には、半導体装置ＣＰの裏面が示されている。
【００２０】
半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのソース用のボンディングパッドＰＤＳと、制御用端子としてのゲート用のボンディングパッドＰＤＧとを有し、また、図２に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。ソース用のボンディングパッドＰＤＳとゲート用のボンディングパッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。
【００２１】
具体的には、半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されているが、その絶縁膜ＰＡに設けられたソース用開口部ＯＰＳからソース用のボンディングパッドＰＤＳが露出され、絶縁膜ＰＡに設けられたゲート用開口部ＯＰＧからゲート用のボンディングパッドＰＤＧが露出されている。また、半導体装置ＣＰの裏面（下面）側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
【００２２】
半導体装置ＣＰを構成する半導体基板ＳＢには、半導体装置ＣＰの上面側に形成された第１端子（ここではソース用のボンディングパッドＰＤＳ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子が形成されている。この半導体素子としては、トレンチゲート型の電界効果トランジスタを好適に用いることができる。なお、半導体装置ＣＰを構成する半導体基板ＳＢは、図１および図２では図示されていないが、後述の図３および図４に示されている。
【００２３】
このため、半導体装置ＣＰは、半導体基板ＳＢに形成された半導体素子を制御することにより、上面側の第１端子と裏面側の第２端子との間の導通が制御されて、上面側の第１端子と裏面側の第２端子との間に電流が流れるようになっている。従って、半導体装置ＣＰは、大電流が流れるスイッチング素子として用いることができる。ゲート用のボンディングパッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。
【００２４】
＜半導体装置の内部構成について＞
次に、上記半導体装置ＣＰの内部構造について、図面を参照して説明する。
【００２５】
図３および図４は、本実施の形態の半導体装置ＣＰの要部断面図である。図３は、トランジスタセル形成領域を横切る断面図に対応し、図４は、ゲート用のボンディングパッドＰＤＧを横切る断面図に対応している。図５は、図３の一部を拡大して示す部分拡大断面図であるが、図面を見やすくするために、ハッチングは省略してある。また、図５には、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路ＤＰ１を実線の矢印で示し、アバランシェ動作時の電流経路ＤＰ２を点線の矢印で示してある。図６〜図８は、本実施の形態の半導体装置ＣＰの要部平面図であり、溝ＴＲとｐ型コラムＰＣ１，ＰＣ２とコンタクトホールＣＴ１の平面レイアウトの例を示してある。図６のＡ−Ａ線の断面図、図７のＢ−Ｂ線の断面図、および図８のＣ−Ｃ線の断面図は、いずれも図３の断面構造になる。なお、図６〜図８は、平面図であるが、理解を簡単にするために、ｐ型コラムＰＣ１，ＰＣ２に細線のハッチングを付し、溝ＴＲが形成されている領域に太線のハッチングを付し、コンタクトホールＣＴ１の形成位置を、点線で示してある。
【００２６】
本実施の形態の半導体装置ＣＰは、トレンチゲート型の電界効果トランジスタ、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、を備えた半導体装置である。このため、本実施の形態の半導体装置ＣＰを構成する半導体基板ＳＢには、トレンチゲート型のＭＩＳＦＥＴが形成されている。半導体基板ＳＢに形成されたトレンチゲート型ＭＩＳＦＥＴは、パワートランジスタ（パワー半導体素子）とみなすこともできる。
【００２７】
図３および図４に示されるように、本実施の形態の半導体装置ＣＰを構成する半導体基板ＳＢは、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢ１と、基板本体ＳＢ１の主面上に形成された、例えばｎ−型の単結晶シリコンからなる半導体層ＥＰと、を有している。半導体層ＥＰは、エピタキシャル層であり、基板本体ＳＢ１の主面上にエピタキシャル成長により形成されている。このため、半導体基板ＳＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢ１と半導体層ＥＰとは、同じ導電型（ここではｎ型）であるが、基板本体ＳＢ１の不純物濃度（ｎ型不純物濃度）は、半導体層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっている。このため、基板本体ＳＢ１の抵抗率は、半導体層ＥＰの抵抗率よりも低い。
【００２８】
半導体基板ＳＢに形成されたトレンチゲート型ＭＩＳＦＥＴの具体的な構成について、以下に説明する。
【００２９】
半導体基板ＳＢの主面に、パワートランジスタを構成するトレンチゲート型のＭＩＳＦＥＴが形成されている。具体的には、半導体基板ＳＢの主面には、複数の単位トランジスタセルＱ１が形成されており、半導体基板ＳＢに形成された複数の単位トランジスタセルＱ１が並列に接続されることで、１つのパワートランジスタが形成されている。図５には、繰り返し単位である１つの単位トランジスタセルＱ１が示されており、この図５の構造（単位トランジスタセルＱ１）が、図３の横方向に繰り返されている。
【００３０】
各単位トランジスタセルＱ１は、トレンチゲート型のＭＩＳＦＥＴで構成されている。なお、トレンチゲート型のＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。ここで、半導体基板ＳＢの主面において、パワートランジスタを構成する複数の単位トランジスタセルＱ１が形成（配置）されている平面領域を、トランジスタセル形成領域と称することとする。
【００３１】
基板本体ＳＢ１および半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）は、上記単位トランジスタセルＱ１のドレイン領域としての機能を有している。
【００３２】
半導体基板ＳＢの裏面全面に、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。
【００３３】
なお、半導体基板ＳＢにおいて、半導体層ＥＰが形成されている側とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、基板本体ＳＢ１において、半導体層ＥＰが形成されている側とは反対側の主面を、基板本体ＳＢ１の裏面と称することとする。このため、半導体基板ＳＢの裏面と、基板本体ＳＢ１の裏面とは、同じものである。また、半導体基板ＳＢにおいて、溝ＴＲが形成されている側の主面を、半導体基板ＳＢの上面と称することとする。また、半導体層ＥＰにおいて、溝ＴＲが形成されている側の主面を、半導体層ＥＰの上面と称することとする。このため、半導体基板ＳＢの上面と半導体層ＥＰの上面とは、同じものである。
【００３４】
また、トランジスタセル形成領域の半導体層ＥＰ中には、具体的には半導体層ＥＰの上層部には、ｐ型半導体領域（ｐ型ベース領域）ＰＲ１が形成されている。ｐ型半導体領域ＰＲ１は、上記単位トランジスタセルＱ１のチャネル形成領域としての機能を有している。
【００３５】
また、トランジスタセル形成領域の半導体層ＥＰにおいて、ｐ型半導体領域ＰＲ１の上部（上層部）にｎ＋型半導体領域（ｎ＋型ソース領域）ＮＲが形成されている。ｎ＋型半導体領域ＮＲは、上記単位トランジスタセルＱ１のソース領域としての機能を有している。従って、ｐ型半導体領域ＰＲ１は、チャネル形成用のｐ型半導体領域であり、ｎ＋型半導体領域ＮＲは、ソース用のｎ型半導体領域である。ｎ＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲ１が存在している。ｎ＋型半導体領域ＮＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＥＰＮの不純物濃度（ｎ型不純物濃度）よりも高い。
【００３６】
ここで、半導体層ＥＰのうち、ｎ型のエピタキシャル半導体層として形成されたときのｎ型の状態が維持されている領域を、ｎ型半導体領域（ｎ型半導体層）ＥＰＮと称することとする。半導体層ＥＰには、ｎ＋型半導体領域ＮＲ、ｐ型半導体領域ＰＲ１、ｐ＋型半導体領域ＰＲ２、ｐ型コラム（ｐ型コラム領域）ＰＣ１，ＰＣ２が形成されているが、それらを除く領域であって、ｎ型の半導体層ＥＰを形成した後に不純物の注入が行われていない領域が、ｎ型半導体領域ＥＰＮに対応している。このｎ型半導体領域ＥＰＮが、上記単位トランジスタセルＱ１のドレイン領域として機能することができる。ｎ型半導体領域ＥＰＮは、ｎ型の基板本体ＳＢ１よりも、不純物濃度が低い。ｎ型半導体領域ＥＰＮ（ｎ型の半導体層ＥＰ）は、ドリフト領域（ドリフト層、電界緩和層）とみなすこともできる。
【００３７】
また、半導体基板ＳＢ（具体的には半導体層ＥＰ）には、その主面から半導体基板ＳＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されており、溝ＴＲ内には、絶縁膜（ゲート絶縁膜）ＧＦを介してゲート電極（トレンチゲート電極）ＧＥが形成されている（埋め込まれている）。半導体基板ＳＢ（半導体層ＥＰ）に形成された溝ＴＲの底面および側面には、酸化シリコン膜などからなる絶縁膜ＧＦが形成されているため、溝ＴＲに埋め込まれたゲート電極ＧＥと半導体層ＥＰとの間には、絶縁膜ＧＦが介在した状態になっている。すなわち、ゲート電極ＧＥと溝ＴＲの底面および側面との間には、絶縁膜ＧＦが介在している。
【００３８】
なお、「底面」は、「下面」と同義であり、本実施の形態（後述の変形例も含む）の説明において、「底面」を「下面」と読み替えることもできる。
【００３９】
ゲート電極ＧＥは、半導体基板ＳＢの溝ＴＲ内に埋め込まれた導電膜からなり、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトポリシリコン膜）からなる。ゲート電極ＧＥは、上記単位トランジスタセルＱ１のゲート電極としての機能を有している。絶縁膜ＧＦは、上記単位トランジスタセルＱ１のゲート絶縁膜として機能する。
【００４０】
溝ＴＲは、半導体基板ＳＢの上面から、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とを貫通し、ｎ型の半導体層ＥＰ中（すなわちｎ型半導体領域ＥＰＮ中）で終端するように形成されている。このため、溝ＴＲの底面は、ｎ＋型半導体領域ＮＲの底面（すなわちｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１との境界面）よりも深く、かつ、ｐ型半導体領域ＰＲ１の底面（すなわちｐ型半導体領域ＰＲ１とｎ型半導体領域ＥＰＮとの境界面）よりも深いが、基板本体ＳＢ１には達しておらず、ｎ型の半導体層ＥＰ（すなわちｎ型半導体領域ＥＰＮ）の途中（深さ方向の途中）に位置している。
【００４１】
このため、溝ＴＲに隣接する領域の半導体基板ＳＢ（半導体層ＥＰ）には、すなわち溝ＴＲに挟まれた領域の半導体基板ＳＢ（半導体層ＥＰ）には、ソース用のｎ＋型半導体領域ＮＲと、ｎ＋型半導体領域ＮＲの下に位置するチャネル形成用のｐ型半導体領域ＰＲ１と、ｐ型半導体領域ＰＲ１の下に位置するドレイン用のｎ型半導体領域ＥＰＮとが存在している。
【００４２】
なお、本願において、「深さ」または「深さ位置」に言及する場合、「深さ」または「深さ位置」とは、半導体基板ＳＢの上面を基準とし、半導体基板ＳＢの上面からの距離（半導体基板ＳＢの上面に垂直な方向の深さ）に対応している。そして、半導体基板ＳＢの上面から遠い側（換言すれば半導体基板ＳＢの裏面に近い側）を深い側とし、半導体基板ＳＢの上面に近い側を浅い側とする。
【００４３】
図６〜図８は、溝ＴＲおよびｐ型コラムＰＣ１，ＰＣ２の平面レイアウトの例が示されている。なお、Ｘ方向とＹ方向とは、半導体基板ＳＢの主面に平行な方向であるが、互いに交差する方向であり、好ましくは互いに直交する方向である。また、図６〜図８において、ｐ型コラムＰＣ１の直下（ｐ型コラムＰＣ１と平面視で重なる領域）にも、ｐ型コラムＰＣ２は存在している。
【００４４】
図６の場合は、溝ＴＲが平面視で縞状（ストライプ状）に形成されている。すなわち、図６の場合は、平面視において、Ｙ方向にそれぞれ延在する複数の溝ＴＲがＸ方向に所定の間隔で並んでいる。溝ＴＲ内に絶縁膜ＧＦを介してゲート電極ＧＥが埋め込まれているため、溝ＴＲ内に埋め込まれたゲート電極ＧＥの平面レイアウトは、溝ＴＲの平面レイアウトと基本的には同じである。このため、図６の場合は、平面視において、Ｙ方向にそれぞれ延在する複数のゲート電極ＧＥがＸ方向に所定の間隔で並んだ構成となる。なお、「平面視」とは、半導体基板ＳＢの主面に平行な平面で見た場合に対応している。
【００４５】
図６の場合は、平面視において、Ｙ方向に延在する溝ＴＲと、その溝ＴＲとＸ方向に隣り合いかつＹ方向に延在する溝ＴＲとに挟まれた平面領域に、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とｐ型コラムＰＣ２とが、上から下にこの順で設けられている。図６の場合、後述のコンタクトホールＣＴ１およびコンタクトホールＣＴ１に埋め込まれたソース用プラグＰＧＳは、平面視において、Ｙ方向に延在する溝ＴＲと、その溝ＴＲとＸ方向に隣り合いかつＹ方向に延在する溝ＴＲとの間に配置されており、Ｙ方向に延在している。
【００４６】
図７の場合は、溝ＴＲが平面視で格子状に形成されている。すなわち、図７の場合は、平面視において、Ｙ方向にそれぞれ延在しかつＸ方向に所定の間隔で並んだ複数の溝ＴＲと、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔で並んだ複数の溝ＴＲとが、互いに交差した構成となっている。この場合、平面視において、Ｙ方向にそれぞれ延在しかつＸ方向に所定の間隔で並んだ複数のゲート電極ＧＥと、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔で並んだ複数のゲート電極ＧＥとが、互いに交差した構成となり、その交差部では、Ｙ方向に延在するゲート電極ＧＥとＸ方向に延在するゲート電極ＧＥとが一体的に連結された状態となっている。
【００４７】
図７の場合は、平面視において、半導体層ＥＰが、溝ＴＲで囲まれた矩形状の平面領域（アイランド部、島状部）に区画されており、その区画された矩形状の平面領域は、Ｘ方向およびＹ方向にアレイ状に配列している。溝ＴＲで区画された（囲まれた）矩形状の平面領域に、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とｐ型コラムＰＣ２とが、上から下にこの順で設けられている。また、図７の場合、後述のコンタクトホールＣＴ１およびコンタクトホールＣＴ１に埋め込まれたソース用プラグＰＧＳは、平面視において、溝ＴＲで区画された矩形状の平面領域内に配置されており、矩形状の平面形状を有している。
【００４８】
図８の場合の平面レイアウトは、図７の場合の平面レイアウトに類似しているが、溝ＴＲで区画された矩形状の平面領域が、千鳥配列になっている点が、図７の場合の平面レイアウトと相違している。
【００４９】
すなわち、図８の場合は、平面視において、Ｙ方向にそれぞれ延在する複数の溝ＴＲがＸ方向に所定の間隔で並んでいるとともに、Ｙ方向に延在してＸ方向に隣り合う溝ＴＲ同士が、Ｘ方向にそれぞれ延在しかつＹ方向に所定の間隔で並んだ複数の溝ＴＲで連結されている。
【００５０】
図７の場合と同様に、図８の場合も、平面視において、半導体層ＥＰが、溝ＴＲで囲まれた矩形状の平面領域（アイランド部、島状部）に区画されており、溝ＴＲで区画された（囲まれた）矩形状の平面領域に、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とｐ型コラムＰＣ２とが、上から下にこの順で設けられている。また、図７の場合と同様に、図８の場合も、後述のコンタクトホールＣＴ１およびコンタクトホールＣＴ１に埋め込まれたソース用プラグＰＧＳは、平面視において、溝ＴＲで区画された矩形状の平面領域内に配置されており、矩形状の平面形状を有している。
【００５１】
但し、図７の場合は、平面視において、それぞれＸ方向に直線的に延在する複数の溝ＴＲが、それぞれＹ方向に直線的に延在する複数の溝ＴＲと交差している。このため、図７の場合は、平面視において、溝ＴＲで区画された矩形状の平面領域は、Ｘ方向にもＹ方向にも直線状に並んだアレイ状に配列されている。一方、図８の場合は、それぞれＹ方向に直線的に延在する複数の溝ＴＲを、それぞれＸ方向に延在する複数の溝ＴＲで連結しているが、その連結位置が、Ｙ方向に延在しかつＸ方向に隣り合う一対（２本）の溝ＴＲ毎に、Ｙ方向にずれている（半ピッチ分ずれている）。このため、図８の場合は、平面視において、溝ＴＲで区画された矩形状の平面領域は、千鳥配列のアレイ状に配列されている。
【００５２】
また、図６〜図８からも分かるように、図３および図５に示される各溝ＴＲおよびそれに埋め込まれた各ゲート電極ＧＥは、図３および図５の紙面に垂直な方向に延在しているが、ゲート電極ＧＥ同士は、図３および図５の断面図には示されない領域において一体的に連結されている。このため、トランジスタセル形成領域に形成されている複数の単位トランジスタセルＱ１のゲート電極ＧＥは、互いに電気的に接続されるとともに、後述のゲート用配線Ｍ１Ｇに電気的に接続されている。
【００５３】
絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの上面は、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（すなわちｎ＋型半導体領域ＮＲの上面）とほぼ同じか、若干低い位置にある。但し、絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの上面は、ｎ＋型半導体領域ＮＲの底面よりも高い位置にある。また、絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの底面は、ｐ型半導体領域ＰＲ１の底面よりも低い（深い）位置にある。従って、半導体基板ＳＢの厚み方向に見たときに、溝ＴＲ内に形成されたゲート電極ＧＥは、ソース用のｎ＋型半導体領域ＮＲと、チャネル形成用のｐ型半導体領域ＰＲ１と、ドレイン用のｎ型半導体領域ＥＰＮとに、重なっている。
【００５４】
このように、本実施の形態の半導体装置ＣＰは、溝ＴＲ内に絶縁膜ＧＦを介して形成されたゲート電極ＧＥと、半導体基板ＳＢにおける溝ＴＲに隣接する領域に形成された、ソース用のｎ＋型半導体領域ＮＲ、ｎ＋型半導体領域ＮＲの下に位置するチャネル形成用のｐ型半導体領域ＰＲ１、および、ｐ型半導体領域ＰＲ１の下に位置するドレイン用のｎ型半導体領域ＥＰＮとを有している。
【００５５】
なお、以下の説明において、「溝ＴＲで挟まれた領域」は、「溝ＴＲで囲まれた領域」または「溝ＴＲで周囲を囲まれた領域」と読み替えることもできる。これは、図６のレイアウトの場合は、「溝ＴＲで挟まれた領域」は、Ｙ方向に延在する溝ＴＲと、その溝ＴＲとＸ方向に隣り合いかつＹ方向に延在する溝ＴＲとに挟まれた領域に対応するが、図７または図８のレイアウトの場合は、「溝ＴＲで挟まれた領域」は、Ｘ方向に延在する溝ＴＲとＹ方向に延在する溝ＴＲとで囲まれた領域」に対応するためである。
【００５６】
ｐ型半導体領域ＰＲ１の底面は、溝ＴＲの底面よりも浅いため、ｐ型半導体領域ＰＲ１は、溝ＴＲで挟まれた領域の半導体層ＥＰに形成されており、溝ＴＲの下には、ｐ型半導体領域ＰＲ１は延在しておらず、ｎ型半導体領域ＥＰＮが延在している。
【００５７】
半導体層ＥＰにおいて、ｐ型半導体領域ＰＲ１の下にｐ型コラム（ｐ型半導体領域）ＰＣ１が形成され、そのｐ型コラムＰＣ１の下にｐ型コラム（ｐ型半導体領域）ＰＣ２が形成されている。つまり、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が、ｐ型半導体領域ＰＲ１の下に形成されており、その積層構造においては、ｐ型コラムＰＣ１が上に位置し、ｐ型コラムＰＣ２が下に位置している。ｐ型コラムＰＣ１は、ｐ型不純物が導入されたｐ型の半導体領域であり、また、ｐ型コラムＰＣ２も、ｐ型不純物が導入されたｐ型の半導体領域である。
【００５８】
ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１の下に形成されており、平面視において、ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１を内包し、ｐ型コラムＰＣ２の平面寸法（平面積）は、ｐ型コラムＰＣ１の平面寸法（平面積）よりも大きい。言い換えると、ｐ型コラムＰＣ１は、ｐ型コラムＰＣ２の上に形成されており、平面視において、ｐ型コラムＰＣ１は、ｐ型コラムＰＣ２に内包され、ｐ型コラムＰＣ１の平面寸法（平面積）は、ｐ型コラムＰＣ２の平面寸法（平面積）よりも小さい。このため、平面視において、ｐ型コラムＰＣ１は、ｐ型コラムＰＣ２から、はみ出していない。なお、ある構成要素の平面寸法とは、平面視におけるその構成要素の寸法（より特定的には面積）に対応している。
【００５９】
また、ｐ型コラムＰＣ１は、ｐ型半導体領域ＰＲ１の下に形成されているが、平面視において、ｐ型コラムＰＣ１は、ｐ型半導体領域ＰＲ１に内包されており、ｐ型コラムＰＣ１の平面寸法（平面積）は、ｐ型半導体領域ＰＲ１の平面寸法（平面積）よりも小さい。このため、隣り合う溝ＴＲに挟まれた領域の半導体層ＥＰにおいて、ｐ型半導体領域ＰＲ１は、直下にｐ型コラムＰＣ１が形成されている部分と、直下にｐ型コラムＰＣ１が形成されていない部分とを有している。
【００６０】
ｐ型コラムＰＣ１に平面視で重ならない部分のｐ型半導体領域ＰＲ１の底面と、ｐ型コラムＰＣ１の側面と、ｐ型コラムＰＣ２の側面とは、ｎ型を維持している部分の半導体層ＥＰ（すなわちｎ型半導体領域ＥＰＮ）に隣接している（接している）。
【００６１】
溝ＴＲの側面は、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｎ型半導体領域ＥＰＮとに隣接しているが、ｐ型コラムＰＣ１には隣接しておらず、かつ、ｐ型コラムＰＣ２にも隣接していない。また、溝ＴＲの底面は、ｎ型半導体領域ＥＰＮに隣接しており、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とｐ型コラムＰＣ２とには隣接していない。このため、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とは、溝ＴＲから離間している。
【００６２】
トレンチゲート型ＭＩＳＦＥＴのチャネル領域（ｎ型反転層）は、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加することにより、絶縁膜ＧＦを介してゲート電極ＧＥに対向する部分のｐ型半導体領域ＰＲ１に形成される。ｐ型コラムＰＣ１，ＰＣ２が溝ＴＲから離間している（すなわち溝ＴＲに隣接していない）ことで、トレンチゲート型ＭＩＳＦＥＴをオン状態としたときの電流経路を確保することができ、ソース用プラグＰＧＳと裏面電極ＢＥとの間に、ｎ＋型半導体領域ＮＲ（ソース領域）と、チャネル領域と、ｎ型半導体領域ＥＰＮ（ドレイン領域）と、基板本体ＳＢ１とを介して、電流を流すことができる。
【００６３】
ｐ型コラムＰＣ１と、その下のｐ型コラムＰＣ２とは、それぞれ所定の厚みを有しているが、ｐ型コラムＰＣ１の厚みと、その下のｐ型コラムＰＣ２の厚みとは、互いに同じである場合と、互いに異なる場合とがあり得る。ｐ型コラムＰＣ２の底面は、溝ＴＲの底面よりも深く、また、ｐ型コラムＰＣ２の上面は、溝ＴＲの底面よりも深い。また、ｐ型コラムＰＣ１の底面は、溝ＴＲの底面よりも深く、また、ｐ型コラムＰＣ１の上面は、溝ＴＲの底面よりも浅い。
【００６４】
ｐ型コラムＰＣ１の側面（側面外周）は、ｎ型半導体領域ＥＰＮに囲まれている。また、ｐ型コラムＰＣ２の側面（側面外周）も、ｎ型半導体領域ＥＰＮに囲まれている。ｐ型半導体領域ＰＲ１の直下と溝ＴＲの直下の半導体層ＥＰにおいて、ｐ型コラムＰＣ１，ＰＣ２が形成されていない領域は、ｎ型半導体領域ＥＰＮとなっている。
【００６５】
図３および図５に示されるように、上下に並んだｐ型コラムＰＣ１とｐ型コラムＰＣ２とは、互いに接しており、ｐ型コラムＰＣ１の底面と、そのｐ型コラムＰＣ１の下に位置するｐ型コラムＰＣ２の上面とが、互いに接している。
【００６６】
上下に並んだｐ型コラムＰＣ１とｐ型コラムＰＣ２とは、図３および図５に示されるように互いに接していることがより好ましいが、他の形態として、上下に並んだｐ型コラムＰＣ１とｐ型コラムＰＣ２とにおいて、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが離間している場合もあり得る。その場合は、ｐ型コラムＰＣ１の底面と、そのｐ型コラムＰＣ１の下に位置するｐ型コラムＰＣ２の上面との間に、ｎ型半導体領域ＥＰＮの一部が介在することになる。
【００６７】
また、図３および図５に示されるように、ｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とは、互いに接しており、ｐ型半導体領域ＰＲ１の底面と、ｐ型コラムＰＣ１の上面とが、互いに接している。
【００６８】
ｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とは、図３および図５に示されるように互いに接していることがより好ましいが、他の形態として、ｐ型半導体領域ＰＲ１とｐ型コラムＰＣ１とが離間している場合もあり得る。その場合は、ｐ型半導体領域ＰＲ１の底面とｐ型コラムＰＣ１の上面との間に、ｎ型半導体領域ＥＰＮの一部が介在することになる。
【００６９】
また、ｎ型半導体領域ＥＰＮは、ドリフト領域とみなすこともできる。このため、ドリフト領域において、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が、ｐ型半導体領域ＰＲ１の下に形成されているとみなすこともできる。
【００７０】
図６〜図８の場合、ｐ型コラムＰＣ１とその下のｐ型コラムＰＣ２とは、いずれも矩形状の平面形状を有しており、ｐ型コラムＰＣ１の平面形状を構成する矩形は、その下のｐ型コラムＰＣ２の平面形状を構成する矩形よりも小さく、かつ、ｐ型コラムＰＣ１の平面形状を構成する矩形は、その下のｐ型コラムＰＣ２の平面形状を構成する矩形に平面視で内包されている。ｐ型コラムＰＣ１とｐ型コラムＰＣ２とは、それぞれ柱状（より特定的には略直方体形状）であり、それぞれ所定の厚みを有しているが、ｐ型コラムＰＣ１の厚みとｐ型コラムＰＣ２の厚みとは、同じ場合も、異なる場合もあり得る。
【００７１】
図７または図８の場合は、平面視において、溝ＴＲで区画された矩形状の平面領域毎に、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が、１つずつ設けられている。なお、この場合、平面視において、ｐ型半導体領域ＰＲ１は、溝ＴＲで区画された矩形状の平面領域において全体に形成され、そのｐ型半導体領域ＰＲ１の下に、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が設けられている。
【００７２】
一方、図６の場合は、平面視において、溝ＴＲ（Ｙ方向に延在する溝ＴＲ）と、その溝ＴＲとＸ方向に隣り合う溝ＴＲ（Ｙ方向に延在する溝ＴＲ）とに挟まれた平面領域に、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が、Ｙ方向に所定の間隔で並ぶように複数、配置されている。この場合、平面視において、ｐ型半導体領域ＰＲ１は、溝ＴＲ（Ｙ方向に延在する溝ＴＲ）と、その溝ＴＲとＸ方向に隣り合う溝ＴＲ（Ｙ方向に延在する溝ＴＲ）とに挟まれた平面領域において全体に形成され、そのｐ型半導体領域ＰＲ１の下に、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とが上下に並んだ積層構造が、Ｙ方向に所定の間隔で並ぶように複数、配置されている。
【００７３】
次に、半導体基板ＳＢよりも上層の構造についても説明する。
【００７４】
半導体基板ＳＢの上面上には、ゲート電極ＧＥを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、層間絶縁膜であり、例えば酸化シリコン膜からなる。ゲート電極ＧＥは、絶縁膜ＩＬによって覆われている。
【００７５】
絶縁膜ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されている。コンタクトホールＣＴ１は、ソース用のコンタクトホールであり、トランジスタセル形成領域において、平面視で隣り合う溝ＴＲの間に形成（配置）されている。コンタクトホールＣＴ１は、絶縁膜ＩＬを貫通して半導体層ＥＰに達している。
【００７６】
図３および図５に示されるように、コンタクトホールＣＴ１は、絶縁膜ＩＬを貫通するとともに、更に半導体基板ＳＢ（半導体層ＥＰ）の一部を掘り込んでおり、ｎ＋型半導体領域ＮＲを貫通している。コンタクトホールＣＴ１の底面は、ｎ＋型半導体領域ＮＲの底面よりも深いが、ｐ型半導体領域ＰＲ１の底面よりも浅い位置にある。ｐ型半導体領域ＰＲ１内において、コンタクトホールＣＴ１の底面に隣接する位置には、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ＋型半導体領域ＰＲ２が形成されている。このため、コンタクトホールＣＴ１からは、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とｐ＋型半導体領域ＰＲ２とが露出されている。
【００７７】
コンタクトホールＣＴ２は、ゲート用のコンタクトホールであり、図４に示されている。図４の場合は、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部（ゲート引き出し部）ＧＥ１を溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し用配線部ＧＥ１の上にコンタクトホールＣＴ２を形成しており、コンタクトホールＣＴ２の底部では、ゲート引き出し用配線部ＧＥ１の一部が露出されている。図４の場合は、ゲート引き出し用配線部ＧＥ１は、半導体層ＥＰ上に絶縁膜ＧＦと同層の絶縁膜を介して形成されているが、他の形態として、半導体層ＥＰ上に形成したフィールド絶縁膜（図示せず）上にゲート引き出し用配線部ＧＥ１を形成する（延在させる）こともできる。
【００７８】
コンタクトホールＣＴ１，ＣＴ２内には、導電体部（接続用導体部）として導電性のプラグ（ＰＧＳ，ＰＧＧ）が埋め込まれている。すなわち、コンタクトホールＣＴ１内に導電性のプラグＰＧＳが埋め込まれ、コンタクトホールＣＴ２内に導電性のプラグＰＧＧが埋め込まれている。ここで、ソース用のコンタクトホールＣＴ１に埋め込まれたプラグを、ソース用プラグＰＧＳと称することとし、また、ゲート用のコンタクトホールＣＴ２に埋め込まれたプラグを、ゲート用プラグＰＧＧと称することとする。
【００７９】
ゲート用のコンタクトホールＣＴ２内に埋め込まれているゲート用プラグＰＧＧは、その底部でゲート引き出し用配線部ＧＥ１に接している。このため、ゲート用プラグＰＧＧは、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。
【００８０】
ソース用のコンタクトホールＣＴ１は、トランジスタセル形成領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されており、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、ソース用のコンタクトホールＣＴ１の底面がｐ＋型半導体領域ＰＲ２に接している。このため、ソース用のコンタクトホールＣＴ１内に埋め込まれたソース用プラグＰＧＳは、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通し、ソース用プラグＰＧＳの底面がｐ＋型半導体領域ＰＲ２に接し、ソース用プラグＰＧＳの側面の一部（具体的には底部近傍の側面）が、ｎ＋型半導体領域ＮＲに接している。従って、ソース用プラグＰＧＳは、ｎ＋型半導体領域ＮＲとｐ＋型半導体領域ＰＲ２との両方に電気的に接続されている。
【００８１】
ソース用プラグＰＧＳは、ソース用のｎ＋型半導体領域ＮＲに電気的に接続されるとともに、ｐ＋型半導体領域ＰＲ２にも電気的に接続されているが、このｐ＋型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ１に接して電気的に接続されている。このため、ソース用プラグＰＧＳは、ｐ＋型半導体領域ＰＲ２を通じて、チャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されていることになる。また、ソース用プラグＰＧＳは、ｎ＋型半導体領域ＮＲとｐ＋型半導体領域ＰＲ２とに接しているが、更にｐ型半導体領域ＰＲ１と接していてもよい。
【００８２】
ソース用プラグＰＧＳは、後述のソース用配線Ｍ１Ｓに電気的に接続されている。このため、ソース用配線Ｍ１Ｓが、ソース用のｎ＋型半導体領域ＮＲだけでなく、チャネルとなるｐ型半導体領域ＰＲ１にも電気的に接続されていることになり、これにより、ベース電位を一定とすることができる。
【００８３】
プラグＰＧＳ，ＰＧＧが埋め込まれた絶縁膜ＩＬ上には、導電膜（導電体）からなる配線Ｍ１が形成されている。配線Ｍ１は、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇとを含んでいる。ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇとは、同工程で同層に形成されている。ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇとは、同層の導電膜からなるが、互いに分離されている。
【００８４】
配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧ上にも延在してゲート用プラグＰＧＧ（の上面）に接することで、ゲート用プラグＰＧＧに電気的に接続されている。このため、ゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介して、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。従って、ゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧおよびゲート引き出し用配線部ＧＥ１を介して、トランジスタセル形成領域のゲート電極ＧＥと電気的に接続されている。
【００８５】
ソース用配線Ｍ１Ｓは、複数の単位トランジスタセルＱ１が形成されている平面領域（トランジスタセル形成領域）のほぼ全体に形成されており、各ソース用プラグＰＧＳの上面はソース用配線Ｍ１Ｓの下面に接している。このため、各ソース用プラグＰＧＳはソース用配線Ｍ１Ｓと電気的に接続されている。すなわち、トランジスタセル形成領域に形成された複数のソース用プラグＰＧＳは、共通のソース用配線Ｍ１Ｓに電気的に接続されている。ゲート用配線Ｍ１Ｇは、平面視において、ソース用配線Ｍ１Ｓと重ならない位置に形成されており、例えば、平面視においてソース用配線Ｍ１Ｓの周囲に形成されている。
【００８６】
ソース用のコンタクトホールＣＴ１は、トランジスタセル形成領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されている。このため、コンタクトホールＣＴ１はトランジスタセル形成領域において複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたソース用プラグＰＧＳを介して、トランジスタセル形成領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ＋型半導体領域ＮＲ）とチャネル形成領域（ｐ型半導体領域ＰＲ１）とが、共通のソース用配線Ｍ１Ｓに電気的に接続されている。従って、ソース用配線Ｍ１Ｓは、ソース用プラグＰＧＳを介して、トランジスタセル形成領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ＋型半導体領域ＮＲ）およびチャネル形成領域（ｐ型半導体領域ＰＲ１）に電気的に接続されている。
【００８７】
また、図３および図５の場合は、ソース用プラグＰＧＳの底面に接しかつｐ型半導体領域ＰＲ１に内包される位置に、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ＋型半導体領域ＰＲ２を設け、そのｐ＋型半導体領域ＰＲ２を介してソース用プラグＰＧＳをｐ型半導体領域ＰＲ１に電気的に接続している。他の形態として、ｐ＋型半導体領域ＰＲ２の形成を省略し、ソース用プラグＰＧＳがｐ型半導体領域ＰＲ１と直接的に接するようにすることで、ソース用プラグＰＧＳをｐ型半導体領域ＰＲ１と電気的に接続することもできる。但し、図３および図５のように、ソース用プラグＰＧＳとｐ型半導体領域ＰＲ１との間にｐ＋型半導体領域ＰＲ２を介在させた方がより好ましく、これにより、ソース用プラグＰＧＳのコンタクト抵抗を低減することができるため、ソース用プラグＰＧＳとｐ型半導体領域ＰＲ１との間を低抵抗で接続することができるようになる。これは、後述のアバランシェ動作時にＮＰＮ寄生トランジスタがターンオンしにくくなることにもつながるため、アバランシェ耐量を向上させる点でも有利である。
【００８８】
また、図３〜図５では、プラグＰＧＳ，ＰＧＧと配線Ｍ１とを別々に形成した場合が示されている。他の形態として、プラグＰＧＳ，ＰＧＧと配線Ｍ１とを一体的に形成することもできる。その場合、ゲート用プラグＰＧＧとゲート用配線Ｍ１Ｇとが一体的に形成され、ソース用プラグＰＧＳとソース用配線Ｍ１Ｓとが一体的に形成される。
【００８９】
配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）は、表面保護のための絶縁膜ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最上層の膜（絶縁膜）である。絶縁膜ＰＡは、パッシベーション膜とみなすこともできる。絶縁膜ＰＡは、例えば、ポリイミド系の樹脂などからなる。
【００９０】
絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。
【００９１】
すなわち、上記図１および図４に示されるように、絶縁膜ＰＡに形成されたゲート用開口部ＯＰＧから露出するゲート用配線Ｍ１Ｇによって、ゲート用のボンディングパッドＰＤＧが形成される。また、上記図１および図３に示されるように、絶縁膜ＰＡに形成されたソース用開口部ＯＰＳから露出するソース用配線Ｍ１Ｓによって、ソース用のボンディングパッドＰＤＳが形成される。なお、ゲート用開口部ＯＰＧは、開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰであり、ソース用開口部ＯＰＳは、開口部ＯＰのうち、ソース用のボンディングパッドを形成するための開口部ＯＰである。
【００９２】
このような構成の半導体装置ＣＰにおいては、半導体基板ＳＢのトランジスタセル形成領域に形成されたトレンチゲート型ＭＩＳＦＥＴの動作電流は、ドレイン用のｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）とソース用のｎ＋型半導体領域ＮＲとの間をゲート電極ＧＥの側面（すなわち、溝ＴＲの側面）に沿って半導体基板ＳＢの厚さ方向に流れるようになっている。すなわち、チャネルが半導体基板ＳＢの厚さ方向に沿って形成される。ｐ型半導体領域ＰＲ１のうち、絶縁膜（ゲート絶縁膜）ＧＦを介してゲート電極ＧＥに隣接する領域、すなわち、ｎ＋型半導体領域ＮＲとｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）との間で溝ＴＲに沿った領域が、チャネル形成領域（チャネル層）となる。
【００９３】
このため、半導体基板ＳＢのトランジスタセル形成領域に形成されたトレンチゲート型ＭＩＳＦＥＴは、縦型のＭＩＳＦＥＴでもある。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ここでは半導体基板ＳＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
【００９４】
トレンチゲート型ＭＩＳＦＥＴに電流を流すには、ソース用のボンディングパッドＰＤＳ（ソース用配線Ｍ１Ｓ）よりも高電位を裏面電極ＢＥに印加した状態で、ゲート用配線Ｍ１Ｇなどを介して、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。すると、トレンチゲート型ＭＩＳＦＥＴがオンして、ソース用のボンディングパッドＰＤＳと裏面電極ＢＥとの間に、ソース用配線Ｍ１Ｓ、ソース用プラグＰＧＳ、ソース領域（ｎ＋型半導体領域ＮＲ）、チャネル層、半導体層ＥＰ（ドレイン領域）および基板本体ＳＢ１を介して、電流を流すことができる。
【００９５】
また、ここでは、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にすることもできる。
【００９６】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置ＣＰの製造工程について、図９〜図２４を参照して説明する。図９〜図２４は、本実施の形態の半導体装置ＣＰの製造工程中の要部断面図であり、上記図３に対応する領域の断面図が示されている。
【００９７】
本実施の形態の半導体装置を製造するには、まず、図９に示されるように、半導体基板（半導体ウエハ）ＳＢを準備する。
【００９８】
半導体基板ＳＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＢ１の主面上に、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ−型単結晶シリコンからなる半導体層ＥＰをエピタキシャル成長させることにより、形成することができる。半導体基板ＳＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢ１の不純物濃度（ｎ型不純物濃度）は、半導体層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高い。半導体層ＥＰの厚みは、例えば２．５μｍ〜１０μｍ程度とすることができる。他の形態として、半導体基板ＳＢとして、ｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）を用いることも可能である。
【００９９】
次に、半導体基板ＳＢの主面に（すなわち半導体層ＥＰの主面に）、溝ＴＲを形成する。溝ＴＲは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。
【０１００】
具体的には、溝ＴＲは、例えば次のようにして形成することができる。
【０１０１】
まず、図９に示されるように、半導体基板ＳＢ上に、ハードマスク用の絶縁膜ＨＤを形成する。絶縁膜ＨＤは、単層絶縁膜または積層絶縁膜であり、例えば、酸化シリコン膜とその上の窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる。この段階では、絶縁膜ＨＤは、半導体基板ＳＢの主面（上面）全体に形成されている。それから、絶縁膜ＨＤ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。このフォトレジストパターンＲＰ１は、溝ＴＲ形成予定領域に開口部を有している。それから、このフォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＨＤをエッチング（例えばドライエッチング）することで、溝ＴＲ形成予定領域の絶縁膜ＨＤを選択的に除去する。それから、フォトレジストパターンＲＰ１を除去する。この段階では、絶縁膜ＨＤは、溝ＴＲ形成予定領域に開口部を有した状態となっている。それから、この絶縁膜ＨＤをエッチングマスク（ハードマスク）として用いて、半導体層ＥＰをエッチング（例えばドライエッチング）することにより、図１０に示されるように、半導体層ＥＰに溝ＴＲを形成する。その後、絶縁膜ＨＤをエッチング（例えばウェットエッチング）などにより除去する。このようにして、溝ＴＲを形成することができる。また、絶縁膜ＨＤを、酸化シリコン膜とその上の窒化シリコン膜とその上の酸化シリコン膜との積層膜により形成した場合は、その積層膜のうち、上側の二層を除去し、最下層の酸化シリコン膜は除去せずに残した状態で、後述の絶縁膜ＺＭを形成することもできる。
【０１０２】
また、他の形態として、半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、半導体層ＥＰをドライエッチングすることにより、溝ＴＲを形成することもできる。
【０１０３】
次に、図１１に示されるように、半導体基板ＳＢの主面上に、溝ＴＲ内を埋めるように、絶縁膜ＺＭを形成する。絶縁膜ＺＭは、酸化シリコン膜などからなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
【０１０４】
次に、絶縁膜ＺＭ上にフォトリソグラフィ技術を用いてフォトレジストパターン（マスク層）ＲＰ２を形成する。フォトレジストパターンＲＰ２は、平面視において、ｐ型コラムＰＣ１形成予定領域の上方に開口部ＫＢ１を有している。
【０１０５】
次に、図１２に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＺＭをエッチング（例えばドライエッチング）することで、ｐ型コラムＰＣ１形成予定領域の上方に位置する絶縁膜ＺＭを選択的に除去する。これにより、フォトレジストパターンＲＰ２の開口部ＫＢ１から露出する部分の絶縁膜ＺＭが選択的に除去され、開口部ＫＢ１がフォトレジストパターンＲＰ２と絶縁膜ＺＭとにわたって連続的に形成された状態になる。
【０１０６】
次に、図１２に示されるように、フォトレジストパターンＲＰ２および絶縁膜ＺＭをマスク層（イオン注入阻止マスク）として用いて、半導体層ＥＰにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ型コラムＰＣ１を形成する。このイオン注入の際の注入エネルギーを調整することにより、ｐ型コラムＰＣ１は、半導体基板ＳＢの主面（すなわち半導体層ＥＰの主面）から、所定の距離、離れて形成される。
【０１０７】
次に、図１３に示されるように、フォトレジストパターンＲＰ２および絶縁膜ＺＭをマスク層（イオン注入阻止マスク）として用いて、半導体層ＥＰにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ型コラムＰＣ２を形成する。このイオン注入の際の注入エネルギーを調整することにより、ｐ型コラムＰＣ２は、半導体基板ＳＢの主面（すなわち半導体層ＥＰの主面）から、所定の距離、離れて形成される。
【０１０８】
ｐ型コラムＰＣ２を形成するためのイオン注入における注入エネルギーは、ｐ型コラムＰＣ１を形成するためのイオン注入における注入エネルギーよりも大きい。これにより、ｐ型コラムＰＣ２を形成するためのイオン注入における注入深さは、ｐ型コラムＰＣ１を形成するためのイオン注入における注入深さよりも深くなる。このため、ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１よりも深い位置に、従ってｐ型コラムＰＣ１の下に、形成される。
【０１０９】
本実施の形態では、ｐ型コラムＰＣ１を形成するためのイオン注入は、垂直イオン注入を行い、ｐ型コラムＰＣ２を形成するためのイオン注入は、斜めイオン注入を行う。すなわち、ｐ型コラムＰＣ１を形成するためのイオン注入では、不純物イオンが半導体基板ＳＢの主面に対して略垂直に入射するように、イオン注入の角度を設定するが、ｐ型コラムＰＣ２を形成するためのイオン注入では、不純物イオンが、半導体基板ＳＢの主面に対して略垂直に入射するのではなく、斜め方向に入射するように、イオン注入の角度を設定する。
【０１１０】
なお、「垂直イオン注入」とは、イオン注入の方向が半導体基板ＳＢの主面に対して略垂直な方向（すなわち半導体基板ＳＢの主面の法線方向）であるイオン注入のことである。垂直イオン注入では、半導体基板ＳＢの主面に対して、略垂直に不純物イオンが入射する。また、「斜めイオン注入」とは、イオン注入の方向が半導体基板ＳＢの主面の法線方向から傾斜した方向であるイオン注入のことである。斜めイオン注入では、半導体基板ＳＢの主面に対して略垂直ではない斜め方向の入射角で不純物イオンが入射する。また、イオン注入の方向とは、そのイオン注入において、半導体基板ＳＢの主面に対して不純物イオン（イオンビーム）が入射する方向に対応している。
【０１１１】
ｐ型コラムＰＣ１を形成するためのイオン注入では、垂直イオン注入を適用したため、半導体層ＥＰにおいて不純物が注入された平面領域は、平面視において開口部ＫＢ１とほぼ一致している。一方、ｐ型コラムＰＣ２を形成するためのイオン注入では、斜めイオン注入を適用しているため、半導体層ＥＰにおいて不純物が注入された平面領域は、平面視において、開口部ＫＢ１を内包し、開口部ＫＢ１よりも大きくなる。これにより、平面視において、ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１を内包し、ｐ型コラムＰＣ２の平面寸法は、ｐ型コラムＰＣ１の平面寸法よりも大きくなる。
【０１１２】
その後、図１４に示されるように、フォトレジストパターンＲＰ２および絶縁膜ＺＭを順次除去する。
【０１１３】
なお、ここでは、先にｐ型コラムＰＣ１をイオン注入により形成してから、ｐ型コラムＰＣ２をイオン注入により形成する場合について説明したが、他の形態として、ｐ型コラムＰＣ１とｐ型コラムＰＣ２とを形成する順番を入れ替え、先にｐ型コラムＰＣ２をイオン注入により形成してから、ｐ型コラムＰＣ１をイオン注入により形成することも可能である。
【０１１４】
また、ここでは、イオン注入用のマスク層として、絶縁膜ＺＭおよびフォトレジストパターンＲＰ２を用いる場合について説明したが、他の形態として、絶縁膜ＺＭの形成を省略し、フォトレジストパターンＲＰ２をイオン注入用のマスク層として用いて、ｐ型コラムＰＣ１およびｐ型コラムＰＣ２を形成することも可能である。
【０１１５】
また、ここでは、ｐ型コラムＰＣ１を形成するためのイオン注入として、垂直イオン注入を適用し、ｐ型コラムＰＣ２を形成するためのイオン注入として、斜めイオン注入を適用した場合について説明した。
【０１１６】
他の形態として、ｐ型コラムＰＣ１を形成するためのイオン注入と、ｐ型コラムＰＣ２を形成するためのイオン注入との両方に、斜めイオン注入を適用することも可能である。その場合は、ｐ型コラムＰＣ２を形成するためのイオン注入における、イオン注入の傾斜角を、ｐ型コラムＰＣ１を形成するためのイオン注入における、イオン注入の傾斜角よりも大きくする必要がある。これにより、ｐ型コラムＰＣ２が、ｐ型コラムＰＣ１を内包し、ｐ型コラムＰＣ２の平面寸法が、ｐ型コラムＰＣ１の平面寸法よりも大きくなる。
【０１１７】
なお、イオン注入の傾斜角とは、半導体基板ＳＢの主面の法線方向に対するイオン注入の方向の傾斜角に対応している。すなわち、イオン注入において、イオン注入の方向（不純物イオンまたはイオンビームの入射方向）と半導体基板ＳＢの主面の法線方向とが成す角度（交差する角度）が、イオン注入の傾斜角である。イオン注入の傾斜角は、ティルト角とも称される。
【０１１８】
ここで、ｐ型コラムＰＣ１，ＰＣ２を形成する他の手法について、図１５〜図１７を参照して説明する。
【０１１９】
上記溝ＴＲ形成工程とその後の上記絶縁膜ＺＭ除去工程とを行った後、図１５に示されるように、半導体基板ＳＢの主面上に、フォトリソグラフィ技術を用いて、ｐ型コラムＰＣ１形成用のフォトレジストパターン（マスク層）ＲＰ２ａを形成する。フォトレジストパターンＲＰ２ａは、平面視において、ｐ型コラムＰＣ１形成予定領域の上方に開口部ＫＢ１ａを有している。溝ＴＲ内は、フォトレジストパターンＲＰ２ａで埋め込まれるが、これは必須ではない。
【０１２０】
次に、フォトレジストパターンＲＰ２ａをマスク層（イオン注入阻止マスク）として用いて、半導体層ＥＰにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ型コラムＰＣ１を形成する。このイオン注入の際の注入エネルギーを調整することにより、ｐ型コラムＰＣ１は、半導体基板ＳＢの主面（すなわち半導体層ＥＰの主面）から、所定の距離、離れて形成される。また、この際のイオン注入には、垂直イオン注入を用いることができる。
【０１２１】
次に、フォトレジストパターンＲＰ２ａを除去してから、図１６に示されるように、半導体基板ＳＢの主面上に、フォトリソグラフィ技術を用いて、ｐ型コラムＰＣ２形成用のフォトレジストパターン（マスク層）ＲＰ２ｂを形成する。フォトレジストパターンＲＰ２ｂは、平面視において、ｐ型コラムＰＣ２形成予定領域の上方に開口部ＫＢ１ｂを有している。平面視において、フォトレジストパターンＲＰ２ｂの開口部ＫＢ１ｂは、フォトレジストパターンＲＰ２ａの開口部ＫＢ１ａを内包しており、開口部ＫＢ１ｂの平面寸法は、開口部ＫＢ１ａの平面寸法よりも大きい。溝ＴＲ内は、フォトレジストパターンＲＰ２ｂで埋め込まれるが、これは必須ではない。
【０１２２】
次に、フォトレジストパターンＲＰ２ｂをマスク層（イオン注入阻止マスク）として用いて、半導体層ＥＰにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ型コラムＰＣ２を形成する。このイオン注入の際の注入エネルギーを調整することにより、ｐ型コラムＰＣ２は、半導体基板ＳＢの主面（すなわち半導体層ＥＰの主面）から、所定の距離、離れて形成される。また、この際のイオン注入には、垂直イオン注入を用いることができる。その後、図１７に示されるように、フォトレジストパターンＲＰ２ｂは、除去する。
【０１２３】
ｐ型コラムＰＣ２を形成するためのイオン注入における注入エネルギーは、ｐ型コラムＰＣ１を形成するためのイオン注入における注入エネルギーよりも大きい。これにより、ｐ型コラムＰＣ２を形成するためのイオン注入における注入深さは、ｐ型コラムＰＣ１を形成するためのイオン注入における注入深さよりも深くなる。このため、ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１よりも深い位置に、従ってｐ型コラムＰＣ１の下に、形成される。
【０１２４】
フォトレジストパターンＲＰ２ａとフォトレジストパターンＲＰ２ｂとで、開口部ＫＢ１ａと開口部ＫＢ１ｂの平面寸法を相違させており、平面視において、フォトレジストパターンＲＰ２ｂの開口部ＫＢ１ｂは、フォトレジストパターンＲＰ２ａの開口部ＫＢ１ａを内包しており、開口部ＫＢ１ｂの平面寸法は、開口部ＫＢ１ａの平面寸法よりも大きくなっている。これを反映して、平面視において、ｐ型コラムＰＣ２は、ｐ型コラムＰＣ１を内包し、ｐ型コラムＰＣ２の平面寸法は、ｐ型コラムＰＣ１の平面寸法よりも大きくなる。なお、この場合も、ｐ型コラムＰＣ１とｐ型コラムＰＣ２との形成順を入れ換えることもできる。
【０１２５】
このようにして、ｐ型コラムＰＣ１，ＰＣ２を形成することができる。いずれの形成法を採用した場合でも、図１４および図１７に示されるように、ｐ型コラムＰＣ２がｐ型コラムＰＣ１を内包し、ｐ型コラムＰＣ２の平面寸法が、ｐ型コラムＰＣ１の平面寸法よりも大きくなるようにしている。ｐ型コラムＰＣ１とｐ型コラムＰＣ２とは、溝ＴＲから離間しており、溝ＴＲに隣接してはいない。
【０１２６】
次に、図１８に示されるように、例えば熱酸化法などを用いて、溝ＴＲの内面（側面および底面）に、比較的薄い酸化シリコン膜などからなる絶縁膜ＧＦを形成する。絶縁膜ＧＦは、ゲート絶縁膜用の絶縁膜であり、溝ＴＲの内面と、半導体層ＥＰの露出する上面とに形成される。
【０１２７】
次に、図１８に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＧＦ上に、溝ＴＲ内を埋めるように、例えばｎ型不純物が導入された多結晶シリコン膜などからなる導電膜ＣＤを、ＣＶＤ法などを用いて形成する。導電膜ＣＤは、ゲート電極ＧＥ形成用の導電膜である。
【０１２８】
次に、上記ゲート引き出し用配線部ＧＥ１形成予定領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＣＤ上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＣＤをエッチバック（異方性エッチング）する。このエッチバックにより、図１９に示されるように、溝ＴＲ内と上記フォトレジストパターンの下に導電膜ＣＤを残し、それ以外の導電膜ＣＤを除去する。その後、フォトレジストパターンは除去する。溝ＴＲ内に残存する導電膜ＣＤがゲート電極ＧＥとなり、上記フォトレジストパターンの下に残存する導電膜ＣＤがゲート引き出し用配線部ＧＥ１となる。なお、ゲート引き出し用配線部ＧＥ１は、図１９には示されていないが、上記図４に示されている。また、導電膜ＣＤのエッチバック工程で、半導体層ＥＰの上面上の絶縁膜ＧＦを除去することもできる。
【０１２９】
このようにして、溝ＴＲ内に埋め込まれた導電膜ＣＤからなるゲート電極ＧＥと、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１とが形成される。ゲート電極ＧＥは、絶縁膜ＧＦを介して溝ＴＲ内に埋め込まれた状態となっている。
【０１３０】
次に、図２０に示されるように、半導体基板ＳＢの主面（上面）に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することにより、半導体層ＥＰにｐ型半導体領域ＰＲ１を形成する。ｐ型半導体領域ＰＲ１は、トランジスタセル形成領域における半導体層ＥＰの上層部に形成される。ｐ型半導体領域ＰＲ１は、溝ＴＲに隣接する領域の半導体層ＥＰに形成される。
【０１３１】
次に、半導体基板ＳＢの主面（上面）に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することにより、半導体層ＥＰにｎ＋型半導体領域ＮＲを形成する。ｎ＋型半導体領域ＮＲは、溝ＴＲに隣接する領域の半導体層ＥＰに形成される。
【０１３２】
ｎ＋型半導体領域ＮＲの深さ（底面の深さ位置）は、ｐ型半導体領域ＰＲ１の深さ（底面の深さ位置）よりも浅い。このため、ｐ型半導体領域ＰＲ１およびｎ＋型半導体領域ＮＲは、トランジスタセル形成領域における半導体層ＥＰの上層部に形成されるが、ｎ＋型半導体領域ＮＲはｐ型半導体領域ＰＲ１の上部に形成され、ｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲ１が存在し、ｐ型半導体領域ＰＲ１の上にｎ＋型半導体領域ＮＲが存在する状態になる。ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１は、溝ＴＲよりも浅く形成されるため、溝ＴＲは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通して、ｎ型の半導体層ＥＰ中で終端した状態となっている。
【０１３３】
また、ここでは、ｐ型半導体領域ＰＲ１を先に形成してから、ｎ＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ＋型半導体領域ＮＲを先に形成してから、ｐ型半導体領域ＰＲ１を形成することもできる。図２０には、ｐ型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲとの両方を形成した段階が示されている。
【０１３４】
各領域の深さの一例を挙げれば、次のようになる。溝ＴＲの深さは、例えば１μｍ程度とし、ｎ＋型半導体領域ＮＲの底面の深さは、例えば０．１μｍ程度とし、ｐ型半導体領域ＰＲ１の底面の深さは、例えば０．５μｍ程度とし、ｐ型コラムＰＣ１の底面の深さは、例えば溝ＴＲの底部より０．６μｍ程度とし、ｐ型コラムＰＣ２の底面の深さは、例えば溝ＴＲの底部より１．６μｍ程度とすることができるが、これに限定されるものではない。
【０１３５】
次に、導入された不純物を活性化するための熱処理である活性化アニールを行う。この活性化アニールは、例えば８００〜１０００℃程度で行うことができる。これにより、半導体基板ＳＢ（半導体層ＥＰ）に形成した各半導体領域（ｐ型半導体領域ＰＲ１、ｐ型コラムＰＣ１，ＰＣ２およびｎ＋型半導体領域ＮＲなど）に導入された不純物を活性化させることができる。
【０１３６】
次に、図２１に示されるように、半導体基板ＳＢの主面（上面）上に、ゲート電極ＧＥおよびゲート引き出し用配線部ＧＥ１を覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。絶縁膜ＩＬは、例えば酸化シリコン膜からなる。
【０１３７】
次に、図２２に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）し、更に、半導体層ＥＰをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ１を形成する。その後、フォトレジストパターンは除去する。コンタクトホールＣＴ１は、平面視において隣り合う溝ＴＲの間に形成され、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲ１に達している。このため、コンタクトホールＣＴ１の底面では、ｐ型半導体領域ＰＲ１が露出され、コンタクトホールＣＴ１の側面下部では、ｎ＋型半導体領域ＮＲが露出される。
【０１３８】
次に、図２２に示されるように、コンタクトホールＣＴ１の底面から露出するｐ型半導体領域ＰＲ１に対してｐ型不純物をイオン注入することにより、コンタクトホールＣＴ１の底面に接する位置に、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ＋型半導体領域ＰＲ２を形成する。
【０１３９】
ｐ＋型半導体領域ＰＲ２の形成を省略することも可能であり、その場合は、後で形成するソース用プラグＰＧＳは、ｐ型半導体領域ＰＲ１と直接的に接することになる。但し、ｐ＋型半導体領域ＰＲ２は形成することがより好ましく、それにより、ソース用プラグＰＧＳのコンタクト抵抗を低減することができる。
【０１４０】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ２を形成する。コンタクトホールＣＴ２は、図２２には示されていないが、上記図４に示されている。コンタクトホールＣＴ２は、ゲート引き出し用配線部ＧＥ１の上に形成され、コンタクトホールＣＴ２の底部ではゲート引き出し用配線部ＧＥ１が露出される。コンタクトホールＣＴ２をコンタクトホールＣＴ１と同工程で形成する場合もあり得る。
【０１４１】
次に、図２３に示されるように、コンタクトホールＣＴ１，ＣＴ２内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧＳ，ＰＧＧを形成する。
【０１４２】
プラグＰＧＳ，ＰＧＧを形成するには、例えば、コンタクトホールＣＴ１，ＣＴ２の内部（底面および側壁上）を含む絶縁膜ＩＬ上に、バリア導体膜を形成する。このバリア導体膜は、例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴ１，ＣＴ２内を埋めるように形成する。その後、コンタクトホールＣＴ１，ＣＴ２の外部の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより、プラグＰＧＳ，ＰＧＧを形成することができる。なお、図面の簡略化のために、図２３、上記図３および上記図４では、プラグＰＧＳ，ＰＧＧを構成するバリア導体膜および主導体膜を一体化して示してある。コンタクトホールＣＴ１内に埋め込まれたプラグが、ソース用プラグＰＧＳであり、コンタクトホールＣＴ２内に埋め込まれたプラグが、ゲート用プラグＰＧＧである。
【０１４３】
次に、図２４に示されるように、半導体基板ＳＢの主面（上面）上に、すなわちプラグＰＧＳ，ＰＧＧが埋め込まれた絶縁膜ＩＬ上に、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）をスパッタリング法などにより形成してから、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。
【０１４４】
配線Ｍ１のうちのソース用配線Ｍ１Ｓは、ソース用プラグＰＧＳを介して、ｎ＋型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲ２と電気的に接続される。また、配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介して、ゲート引き出し用配線部ＧＥ１に電気的に接続される。ゲート用配線Ｍ１Ｇおよびゲート用プラグＰＧＧは、図２４には示されていないが、上記図４に示されている。
【０１４５】
また、ここでは、プラグＰＧＳ，ＰＧＧと配線Ｍ１とを別々に形成する場合について説明した。他の形態として、プラグＰＧＳ，ＰＧＧと配線Ｍ１とを一体的に形成することもできる。この場合、プラグＰＧＳ，ＰＧＧを形成せずに、絶縁膜ＩＬ上に、コンタクトホールＣＴ１，ＣＴ２内を埋めるように、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）を形成し、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。この場合は、プラグＰＧＳ，ＰＧＧが配線Ｍ１の一部で形成された状態、すなわちプラグＰＧＳ，ＰＧＧが配線Ｍ１と一体的に形成された状態となる。
【０１４６】
次に、上記図４に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ上に、配線Ｍ１を覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミド系の樹脂などからなり、表面保護のために形成する。
【０１４７】
次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＰＡをパターニングすることにより、配線Ｍ１の一部が露出するような開口部ＯＰを絶縁膜ＰＡに形成することで、ボンディングパッドを形成する。開口部ＯＰのうち、ソース用開口部ＯＰＳから露出するソース用配線Ｍ１Ｓが、ソース用のボンディングパッドＰＤＳとなり、ゲート用開口部ＯＰＧから露出するゲート用配線Ｍ１Ｇが、ゲート用のボンディングパッドＰＤＧとなる。また、開口部ＯＰから露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。
【０１４８】
次に、必要に応じて、半導体基板ＳＢの裏面を研削または研磨して、半導体基板ＳＢの厚みを薄くする。その後、半導体基板ＳＢの裏面（基板本体ＳＢ１の裏面）全体に金属層を蒸着法などによって被着することにより、上記図３および図４に示されるように、裏面電極ＢＥを形成する。裏面電極ＢＥは、トレンチゲート型ＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極として機能することができる。裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。
【０１４９】
このようにして、本実施の形態の半導体装置が製造される。その後、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置ＣＰ）が取得される。
【０１５０】
＜アバランシェ動作について＞
図２５は、Ｌ負荷測定回路を示す回路図であり、図２６は、アバランシェ動作を説明するための説明図である。
【０１５１】
図２５に示されるＬ負荷回路は、ＭＩＳＦＥＴ（パワーＭＩＳＦＥＴ）が、負荷（Ｌ）に対してどの程度の耐量があるかを確認または検査するための回路である。図２５に示されるＬ負荷回路では、主な動作として、ＭＩＳＦＥＴオン時（ＭＩＳＦＥＴ動作時）と、アバランシェ動作時の２種類がある。図２６には、ＭＩＳＦＥＴオン時とアバランシェ動作時の電圧および電流波形が示されている。なお、図２６において、ＭＩＳＦＥＴのドレイン・ソース間の電圧（ＶＤＳ）の波形を点線で示し、ＭＩＳＦＥＴのドレイン・ソース間の電流（Ｉｄ）の波形を実線で示し、ＭＩＳＦＥＴのゲートの電圧（ＶＧＳ）を二点鎖線で示してある。
【０１５２】
図２５に示されるＬ負荷回路において、ＭＩＳＦＥＴオン時は、ＭＩＳＦＥＴのゲートに所定のゲート電圧（ＶＧＳ）、例えば２０Ｖ、を印加して、ＭＩＳＦＥＴをオンさせる。これにより、パワーＭＩＳＦＥＴのドレイン・ソース間の電圧（ＶＤＳ）がオン電圧に向けて立下るとともに、ドレイン・ソース間に電流（Ｉｄ）が流れ始める。この電流（Ｉｄ）は、時間の経過とともに、直線的に増加し、Ｌ負荷にエネルギーが蓄えられる。なお、図２５においては、ＭＩＳＦＥＴのドレインを符号Ｄで示し、ＭＩＳＦＥＴのソースを符号Ｓで示してある。
【０１５３】
ＭＩＳＦＥＴを所定の時間オンさせた後、ゲート電圧（ＶＧＳ）を０ＶにしてＭＩＳＦＥＴをオフ（スイッチングオフ）させると、Ｌ負荷に蓄えられたエネルギーが放出され、ドレイン・ソース間の電圧（ＶＤＳ）は急激に立ち上がる。この電圧（ＶＤＳ）は、ＭＩＳＦＥＴの耐圧実力値（ＢＶＤＳＳ）まで上昇して安定する。蓄積されていたエネルギーは、アバランシェエネルギーとしてＭＩＳＦＥＴに吸収される。
【０１５４】
ドレイン・ソース間の電圧（ＶＤＳ）が、ＭＩＳＦＥＴの耐圧実力値（ＢＶＤＳＳ）に維持された状態が、Ｌ負荷に蓄えられたエネルギーが無くなるまで持続し、その後、ドレイン・ソース間の電圧（ＶＤＳ）は、電源電圧（ＶＤＤ）レベルまで減少する。
【０１５５】
ドレイン・ソース間を流れる電流（Ｉｄ）は、スイッチングオフの直前をピーク値として、その後、所定の時間（Ｔａｖ）をかけて、０に向けて直線的に減少する。
【０１５６】
ＭＩＳＦＥＴオン時は、ＭＩＳＦＥＴのチャネル領域（反転層）が形成されてＭＩＳＦＥＴのソース・ドレイン間がチャネル領域を通じて導通した状態であり、電流（Ｉｄ）は、ＭＩＳＦＥＴを通って流れる（電流経路ＤＰ１に対応）。アバランシェ動作時は、後述する内蔵ＰＮダイオードがブレークダウンした状態であり、電流（Ｉｄ）は、内蔵ＰＮダイオードを通って流れる（電流経路ＤＰ２に対応）。
【０１５７】
また、トレンチゲート型のＭＩＳＦＥＴセルは、後述する寄生ＮＰＮトランジスタを有している。アバランシェ動作時において、寄生ＮＰＮトランジスタのｐ型領域での電圧降下が大きいと（従って寄生ＮＰＮトランジスタのｐ型領域の抵抗が大きいと）、寄生ＮＰＮトランジスタがターンオンして大電流が流れてしまい、ＭＩＳＦＥＴセルが劣化または破壊される虞がある。
【０１５８】
＜検討例について＞
次に、本発明者が検討した検討例の半導体装置について説明する。
【０１５９】
図２７は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図２８は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、いずれも上記図５に相当するものである。図２７および図２８は、断面図であるが、図面を見やすくするために、ハッチングは省略してある。また、上記図５と同様に、図２７および図２８においても、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路ＤＰ１を実線の矢印で示し、アバランシェ動作時の電流経路ＤＰ２を点線の矢印で示してある。
【０１６０】
まず、図２７に示される第１検討例について説明する。図２７に示される第１検討例の半導体装置が、本実施の形態の上記図５の半導体装置と主として相違しているのは、ｐ型コラムＰＣ１，ＰＣ２の代わりにｐ型コラムＰＣ１０１，ＰＣ１０２が形成されている点である。
【０１６１】
ｐ型コラムＰＣ１０１は、本実施の形態のｐ型コラムＰＣ１に相当するものであり、ｐ型コラムＰＣ１０２は、本実施の形態のｐ型コラムＰＣ２に相当するものであり、ｐ型コラムＰＣ１０１は、ｐ型半導体領域ＰＲ１の下に形成され、ｐ型コラムＰＣ１０２は、ｐ型コラムＰＣ１０１の下に形成されている。本実施の形態のｐ型コラムＰＣ１，ＰＣ２とは異なり、第１検討例におけるｐ型コラムＰＣ１０１，ＰＣ１０２においては、ｐ型コラムＰＣ１０１とその下に形成されたｐ型コラムＰＣ１０２とは、平面形状および平面寸法が互いに同じであり、平面視において一致している。
【０１６２】
また、第１検討例におけるｐ型コラムＰＣ１０２の平面形状および平面寸法は、本実施の形態のｐ型コラムＰＣ２の平面形状および平面寸法と同じにしてある。これを反映して、必然的に、第１検討例におけるｐ型コラムＰＣ１０１の平面形状および平面寸法は、本実施の形態のｐ型コラムＰＣ１の平面形状および平面寸法よりも大きくなっている。
【０１６３】
トレンチゲート型ＭＩＳＦＥＴの動作時（オン時）は、ソース用のボンディングパッドＰＤＳ（ソース用配線Ｍ１Ｓ）よりも高電位を裏面電極ＢＥに印加した状態で、ゲート用配線Ｍ１Ｇなどを介して、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。これにより、絶縁膜ＧＦを介してゲート電極ＧＥに対向する部分のｐ型半導体領域ＰＲ１に、チャネル領域（ｎ型反転層）が形成され、そのチャネル領域（ｎ型反転層）を介して、従って溝ＴＲの側面に沿って、ソース領域（ｎ＋型半導体領域ＮＲ）とドレイン領域（ｎ型半導体領域ＥＰＮ）との間に電流を流すことができる。これにより、裏面電極ＢＥとソース用プラグＰＧＳとの間に、基板本体ＳＢ１とｎ型半導体領域ＥＰＮとチャネル領域とｎ＋型半導体領域ＮＲとを介して、すなわち電流経路ＤＰ１に沿って、電流が流れることになる。
【０１６４】
一方、アバランシェ動作時は、ドレイン・ソース間に定格値を超える電圧が印加され、内蔵ＰＮダイオードがブレークダウンし、ブレークダウン電流（アバランシェ電流）が電流経路ＤＰ２に沿って流れる。すなわち、裏面電極ＢＥとソース用プラグＰＧＳとの間に、電流経路ＤＰ２を通って、従って内蔵ＰＮダイオードを通って、電流が流れる。
【０１６５】
なお、内蔵ＰＮダイオードを構成するｎ型半導体領域は、基板本体ＳＢ１およびｎ型半導体領域ＥＰＮからなる。内蔵ＰＮダイオードを構成するｐ型半導体領域は、ｐ型コラム（第１検討例の場合はｐ型コラムＰＣ１０１，ＰＣ１０２に対応し、後述の第２検討例の場合はｐ型コラムＰＣ２０１，ＰＣ２０２に対応し、本実施の形態の場合はｐ型コラムＰＣ１，ＰＣ２に対応する）、ｐ型半導体領域ＰＲ１およびｐ＋型半導体領域ＰＲ２からなる。
【０１６６】
また、ｎ型半導体領域ＥＰＮ（ｎ型コレクタ）とｐ型半導体領域ＰＲ１（ｐ型ベース）とｎ＋型半導体領域ＮＲ（ｎ型エミッタ）とにより、寄生ＮＰＮトランジスタが形成される。寄生ＮＰＮトランジスタのｐ型ベース領域と、内蔵ＰＮダイオードのｐ型半導体領域とは、共通である。
【０１６７】
アバランシェ動作時において、アバランシェ電流が大きくなって内蔵ＰＮダイオードのｐ型半導体領域における電圧降下が大きくなると、寄生ＮＰＮトランジスタのｐ型ベース領域における電圧降下が大きくなるため、寄生ＮＰＮトランジスタがターンオンしてしまい、寄生ＮＰＮトランジスタで増幅された過大電流が流れて、トランジスタセルが劣化または破壊されてしまう虞がある。この劣化または破壊は、アバランシェ破壊と称される。このため、アバランシェ破壊に対する耐性（アバランシェ耐性、アバランシェ耐量）を高めるためには、アバランシェ動作時（内蔵ＰＮダイオードのブレークダウン時）に、寄生ＮＰＮトランジスタがターンオンされにくくする必要がある。
【０１６８】
アバランシェ動作時に、寄生ＮＰＮトランジスタがターンオンされにくくするためには、ｐ型コラムＰＣ１０１，ＰＣ１０２の抵抗を低くすることが有効である。アバランシェ動作時に内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下が大きいと、寄生ＮＰＮトランジスタのｎ型エミッタとｐ型ベースとの間の電位差が大きくなり、寄生ＮＰＮトランジスタのエミッタ・ベース間が順バイアスされて、寄生ＮＰＮトランジスタがターンオンしてしまう。ｐ型コラムＰＣ１０１，ＰＣ１０２の抵抗を低くすれば、アバランシェ動作時に内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下を抑制できるため、寄生ＮＰＮトランジスタのｎ型エミッタとｐ型ベースとの間の電位差を抑制することができ、寄生ＮＰＮトランジスタはターンオンされにくくなる。
【０１６９】
ｐ型コラムＰＣ１０１，ＰＣ１０２の抵抗を低くするためには、ｐ型コラムＰＣ１０１，ＰＣ１０２の平面寸法を大きくすることが有効である。図２７に示される第１検討例では、ｐ型コラムＰＣ１０１，ＰＣ１０２の両方の平面寸法を大きくしているため、ｐ型コラムＰＣ１０１，ＰＣ１０２の抵抗を低くすることができる。これにより、図２７に示される第１検討例では、アバランシェ動作時に内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下を小さくすることができ、寄生ＮＰＮトランジスタがターンオンしにくくなるため、アバランシェ破壊が生じにくくなり、アバランシェ耐量を向上させることができる。
【０１７０】
しかしながら、図２７に示される第１検討例では、ｐ型コラムＰＣ１０１，ＰＣ１０２の両方の平面寸法を大きくしているため、ｐ型コラムＰＣ１０１，ＰＣ１０２の抵抗を低くすることはできるが、トレンチゲート型ＭＩＳＦＥＴの動作時の抵抗（オン抵抗）が高くなってしまう。すなわち、図２７に示される第１検討例では、ｐ型コラムＰＣ１０１，ＰＣ１０２の両方の平面寸法を大きくしているため、ｐ型コラムＰＣ１０１，ＰＣ１０２が溝ＴＲに近づいてしまい、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路ＤＰ１が狭くなって、オン抵抗が増加してしまう。オン抵抗の増加は、半導体装置の性能の低下につながるため、オン抵抗を低減して半導体装置の性能を向上させることが望まれる。
【０１７１】
なお、オン抵抗とは、オン状態（トレンチゲート型ＭＩＳＦＥＴの動作時）でのソース用配線Ｍ１Ｓ（ソース用のボンディングパッドＰＤＳ）と裏面電極ＢＥとの間の抵抗（導通抵抗）に対応している。
【０１７２】
次に、図２８に示される第２検討例について説明する。図２８に示される第２検討例の半導体装置が、本実施の形態の上記図５の半導体装置と主として相違しているのは、ｐ型コラムＰＣ１，ＰＣ２の代わりにｐ型コラムＰＣ２０１，ＰＣ２０２が形成されている点である。
【０１７３】
ｐ型コラムＰＣ２０１は、本実施の形態のｐ型コラムＰＣ１に相当するものであり、ｐ型コラムＰＣ２０２は、本実施の形態のｐ型コラムＰＣ２に相当するものであり、ｐ型コラムＰＣ２０１は、ｐ型半導体領域ＰＲ１の下に形成され、ｐ型コラムＰＣ２０２は、ｐ型コラムＰＣ２０１の下に形成されている。
【０１７４】
本実施の形態のｐ型コラムＰＣ１，ＰＣ２とは異なり、第２検討例におけるｐ型コラムＰＣ２０１，ＰＣ２０２においては、ｐ型コラムＰＣ２０１とその下に形成されたｐ型コラムＰＣ２０２とは、平面形状および平面寸法が互いに同じであり、平面視において一致しており、この点は、第１検討例におけるｐ型コラムＰＣ１０１，ＰＣ１０２と同様である。
【０１７５】
また、第２検討例におけるｐ型コラムＰＣ２０１の平面形状および平面寸法は、本実施の形態のｐ型コラムＰＣ１の平面形状および平面寸法と同じにしてある。これを反映して、必然的に、第２検討例におけるｐ型コラムＰＣ２０２の平面形状および平面寸法は、本実施の形態のｐ型コラムＰＣ２の平面形状および平面寸法よりも小さくなっている。
【０１７６】
つまり、第１検討例のｐ型コラムＰＣ１０１，ＰＣ１０２と第２検討例のｐ型コラムＰＣ２０１，ＰＣ２０２とにおいて、上側のｐ型コラムと下側のｐ型コラムとで、平面寸法が同じである点は共通であるが、第２検討例のｐ型コラム（ＰＣ２０１，ＰＣ２０２）の平面寸法は、第１検討例のｐ型コラム（ＰＣ１０１，ＰＣ１０２）の平面寸法よりも小さくなっている。
【０１７７】
図２７に示される第１検討例の半導体装置の場合に比べて、図２８に示される第２検討例の半導体装置の場合は、ｐ型コラムＰＣ２０１，ＰＣ２０２の両方の平面寸法を小さくしているため、ｐ型コラムＰＣ１０１，ＰＣ１０２が溝ＴＲから離れることになり、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路ＤＰ１の幅を確保しやすく、オン抵抗を低減させることができる。
【０１７８】
しかしながら、図２７に示される第１検討例の半導体装置の場合に比べて、図２８に示される第２検討例の半導体装置の場合は、ｐ型コラムＰＣ２０１，ＰＣ２０２の両方の平面寸法を小さくしているため、ｐ型コラムの抵抗が大きくなり、アバランシェ動作時に内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下が大きくなる。このため、寄生ＮＰＮトランジスタがターンオンしやすくなり、アバランシェ耐量が低くなってしまう。アバランシェ耐量の低下は、半導体装置の信頼性の低下につながる。このため、アバランシェ耐量を向上させて半導体装置の信頼性を向上させることが望まれる。
【０１７９】
つまり、上側のｐ型コラムと下側のｐ型コラムとで平面寸法が同じである第１検討例（図２７）および第２検討例（図２８）においては、ｐ型コラムの平面寸法を大きくした場合（図２７の第１検討例の場合）は、オン抵抗が高くなってしまい、一方、ｐ型コラムの平面寸法を小さくした場合（図２８の第２検討例の場合）は、アバランシェ耐量が低くなってしまう。従って、上側のｐ型コラムと下側のｐ型コラムとで平面寸法が同じである第１検討例（図２７）および第２検討例（図２８）においては、オン抵抗の低減と、アバランシェ耐量の向上とを両立させることは難しい。
【０１８０】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、トレンチゲート型ＭＩＳＦＥＴ（トレンチゲート型電界効果トランジスタ）を備える半導体装置である。
【０１８１】
本実施の形態の半導体装置は、ｎ型の半導体基板ＳＢと、半導体基板ＳＢの主面（上面）側に形成された溝ＴＲと、溝ＴＲ内にゲート絶縁膜（絶縁膜ＧＦ）を介して形成されたゲート電極ＧＥと、を有している。本実施の形態の半導体装置は、更に、半導体基板ＳＢにおいて溝ＴＲに隣接するように形成されたｐ型半導体領域ＰＲ１（第１半導体領域）と、半導体基板ＳＢにおいてｐ型半導体領域ＰＲ１の上部に溝ＴＲに隣接するように形成されたｎ＋型半導体領域ＮＲ（第２半導体領域）と、を有している。ｐ型半導体領域ＰＲ１は、トレンチゲート型ＭＩＳＦＥＴのチャネル形成用のｐ型半導体領域であり、ｎ＋型半導体領域ＮＲは、トレンチゲート型ＭＩＳＦＥＴのソース用のｎ型半導体領域である。本実施の形態の半導体装置は、更に、半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲ１の下に形成されたｐ型コラムＰＣ１（第３半導体領域）と、半導体基板ＳＢにおいて、ｐ型コラムＰＣ１の下に形成されたｐ型コラムＰＣ２（第４半導体領域）と、半導体基板ＳＢの裏面に形成されたドレイン用の裏面電極ＢＥと、を有している。
【０１８２】
本実施の形態の主要な特徴のうちの他の一つは、ｐ型半導体領域ＰＲ１の下にｐ型コラムＰＣ１，ＰＣ２が形成されていることである。すなわち、いわゆるＳＪ（Super Junction：スーパージャンクション）構造を採用している。ｐ型コラムＰＣ１，ＰＣ２は、空乏層を、より深い方向（半導体基板ＳＢの裏面側）に延ばす役割を担っている。ｐ型コラムＰＣ１，ＰＣ２を形成した場合は、ｐ型コラムＰＣ１，ＰＣ２を形成しなかった場合に比べて、空乏層がより深い方向（半導体基板ＳＢの裏面側）に延びることで、電気力線の密度が緩和され、すなわち電界集中が緩和され、耐圧を向上させることができる。
【０１８３】
本実施の形態とは異なり、ｐ型コラムＰＣ１，ＰＣ２を形成しなかった場合は、耐圧向上のために半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）のｎ型不純物濃度を低くする手法が採用されるが、その場合は、オン抵抗が増加してしまうデメリットがある。本実施の形態では、ＳＪ構造を採用し、ｐ型半導体領域ＰＲ１の下にｐ型コラムＰＣ１，ＰＣ２を形成したことで、半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）のｎ型不純物濃度を低くしなくとも、耐圧を向上させることができるため、オン抵抗を抑制しながら、耐圧を向上させることができる。
【０１８４】
本実施の形態の主要な特徴のうちの他の一つは、ｐ型コラムＰＣ１は、平面視においてｐ型コラムＰＣ２に内包され、ｐ型コラムＰＣ２の平面寸法がｐ型コラムＰＣ１の平面寸法よりも大きいことである。
【０１８５】
本実施の形態とは異なり、上側のｐ型コラムと下側のｐ型コラムとで平面寸法を同じにした場合、上記図２７の第１検討例のようにｐ型コラム（ＰＣ１０１，ＰＣ１０２）の平面寸法を大きくすると、オン抵抗が大きくなってしまい、かといって、上記図２８の第２検討例のようにｐ型コラム（ＰＣ２０１，ＰＣ２０２）の平面寸法を小さくすると、アバランシェ耐量が低下してしまう。
【０１８６】
それに対して、本実施の形態では、上側のｐ型コラムＰＣ１の平面寸法と下側のｐ型コラムＰＣ２の平面寸法とを異ならせている。具体的には、ｐ型コラムＰＣ１が、平面視においてｐ型コラムＰＣ２に内包されるようにし、ｐ型コラムＰＣ２の平面寸法をｐ型コラムＰＣ１の平面寸法よりも大きくしている。これにより、オン抵抗の低減と、アバランシェ耐量の向上とを、実現することができる。これについて、以下に具体的に説明する。
【０１８７】
上側のｐ型コラムＰＣ１と下側のｐ型コラムＰＣ２のうち、ｐ型コラムの平面寸法の増大がオン抵抗の増大を招きやすいのは、上側のｐ型コラムＰＣ１である。なぜなら、チャネル領域（ｎ型反転層）は、ｐ型半導体領域ＰＲ１において、溝ＴＲの側面に沿って形成されるが、このチャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路ＤＰ１を狭くすると、オン抵抗が増大してしまうからである。チャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路ＤＰ１は、溝ＴＲの側面と上側のｐ型コラムＰＣ１とによって規定されている（挟まれている）。すなわち、上側のｐ型コラムＰＣ１の一部は、溝ＴＲと同じ高さ位置に存在しており、半導体基板ＳＢの厚み方向において、上側のｐ型コラムＰＣ１の一部は、溝ＴＲと重なっている。このため、上側のｐ型コラムＰＣ１の平面寸法を増大させると、ｐ型コラムＰＣ１と溝ＴＲとの間の間隔が狭くなり、チャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路ＤＰ１が狭まるため、オン抵抗が増大してしまう。オン抵抗の低減のためには、チャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路ＤＰ１を狭めないようにすることが重要である。このため、本実施の形態では、上側のｐ型コラムＰＣ１の平面寸法を小さくすることで、チャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路ＤＰ１の幅を確保し、オン抵抗の抑制を図っている。これにより、半導体装置の性能を向上させることができる。
【０１８８】
一方、下側のｐ型コラムＰＣ２は、ｐ型半導体領域ＰＲ１の下に形成されたｐ型コラムＰＣ１の更に下に形成されている。このため、下側のｐ型コラムＰＣ２は、チャネル領域からある程度離れており、下側のｐ型コラムＰＣ２の平面寸法を大きくしたとしても、上側のｐ型コラムＰＣ１ほどには、電流経路ＤＰ１に影響を与えずに済み、従って、オン抵抗に影響を与えずに済む。
【０１８９】
つまり、チャネル領域に近い上側のｐ型コラムＰＣ１の平面寸法を大きくすると、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路ＤＰ１の幅が狭められて、オン抵抗が増大してしまうが、チャネル領域からある程度離れた下側のｐ型コラムＰＣ２の平面寸法を大きくしても、オン抵抗はそれほど増大しないで済む。
【０１９０】
また、上記検討例を参照して述べたように、アバランシェ動作時に、寄生ＮＰＮトランジスタがターンオンされにくくするためには、ｐ型コラム（ＰＣ１，ＰＣ２）の抵抗を低くすることが有効である。本実施の形態では、ｐ型コラムＰＣ１，ＰＣ２のうち、下側のｐ型コラムＰＣ２の平面寸法を大きくしたことにより、ｐ型コラムＰＣ２の抵抗を低減することができる。これによって、アバランシェ動作時に、内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下を小さくすることができるため、寄生ＮＰＮトランジスタがターンオンされにくくすることができる。従って、アバランシェ破壊が生じにくくなり、アバランシェ耐量を向上させることができる。これにより、半導体装置の信頼性を向上させることができる。
【０１９１】
一方、ｐ型コラムＰＣ１，ＰＣ２のうち、上側のｐ型コラムＰＣ１については、上述のようにオン抵抗への影響を考慮して、平面寸法を小さくしている。
【０１９２】
つまり、本実施の形態では、上側のｐ型コラムＰＣ１の平面寸法と下側のｐ型コラムＰＣ２の平面寸法とを異ならせて、上記図２７の第１検討例の下側のｐ型コラムＰＣ１０２と同様に、下側のｐ型コラムＰＣ２の平面寸法を大きくし、また、上記図２８の第２検討例の上側のｐ型コラムＰＣ２０１と同様に、上側のｐ型コラムＰＣ１の平面寸法を小さくしている。本実施の形態では、上記図２８の第２検討例のｐ型コラムＰＣ２０１と同様に、上側のｐ型コラムＰＣ１の平面寸法を小さくしたことで、本実施の形態におけるオン抵抗は、上記図２７の第１検討例の場合のオン抵抗よりもかなり低減させることができ、また、上記図２８の第２検討例の場合のオン抵抗にかなり近い値とすることができる。また、上記図２７の第１検討例のｐ型コラムＰＣ１０２と同様に、下側のｐ型コラムＰＣ２の平面寸法を大きくしたことで、本実施の形態におけるアバランシェ耐量は、上記図２８の第２検討例の場合のアバランシェ耐量よりも、かなり向上させることができる。
【０１９３】
このように、本実施の形態では、ｐ型コラムＰＣ１，ＰＣ２のうち、平面寸法の増大がオン抵抗の増大を招きやすい上側のｐ型コラムＰＣ１については、平面寸法を小さくしてオン抵抗の低減を図り、平面寸法を増大してもオン抵抗の増大を招きにくい下側のｐ型コラムＰＣ２については、平面寸法を大きくしてアバランシェ耐量の向上を図っている。これにより、オン抵抗の低減と、アバランシェ耐量の向上とを、両立させることができる。つまり、オン抵抗を抑制しながらアバランシェ耐量を向上させることができる。別の見方をすると、アバランシェ耐量を確保しながらオン抵抗を低減させることができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
【０１９４】
オン抵抗を抑制しながらアバランシェ耐量を向上させるためには、別の見方をすると、アバランシェ耐量を確保しながらオン抵抗を低減させるためには、本実施の形態のように下側のｐ型コラムＰＣ２の平面寸法を上側のｐ型コラムＰＣ１の平面寸法よりも大きくすることが重要である。本実施の形態とは異なり、上側のｐ型コラムＰＣ１の平面寸法が下側のｐ型コラムＰＣ２の平面寸法よりも大きい場合には、そのような効果は望めず、アバランシェ耐量が向上しないのにオン抵抗が増加したり、あるいは、オン抵抗が低減しないのにアバランシェ耐量が劣化したりして、かえって不利に働いてしまう。
【０１９５】
また、本実施の形態では、ｐ型コラムＰＣ２の平面寸法をｐ型コラムＰＣ１の平面寸法よりも大きくしているが、ｐ型コラムＰＣ２の面積は、ｐ型コラムＰＣ１の面積の１．４倍以上であることが好ましい。これにより、オン抵抗を抑制しながらアバランシェ耐量を向上させる効果を、より的確に得ることができるようになる。同様に、後述の第１〜第３変形例（図３３〜図３５）の場合は、ｐ型コラムＰＣ３ａの面積は、ｐ型コラムＰＣ１ａの面積の２倍以上であることが好ましい。
【０１９６】
＜電子システムへの適用例について＞
次に、本実施の形態の半導体装置ＣＰの電子システムへの適用例について説明する。
【０１９７】
アバランシェ動作を引き起こす誘導負荷を備えた電子システムの例として、モータ制御（駆動）用のＨブリッジ回路がある。図２９〜図３２は、本実施の形態の半導体装置ＣＰを適用した電子システム（電子装置）の一例を示す説明図であり、モータ制御用のＨブリッジ回路に本実施の形態の半導体装置ＣＰを適用した場合が示されている。なお、図２９〜図３２は、同じ電子システムにおける、それぞれ異なる動作モードが示されている。
【０１９８】
図２９〜図３２に示される電子システム（電子装置）は、モータＭＯＴを制御（駆動）するＨブリッジ制御回路を構成している。
【０１９９】
具体的には、図２９〜図３２に示される電子システム（電子装置）は、モータＭＯＴと、モータＭＯＴを制御するパワーＭＩＳＦＥＴ１１，１２，１３，１４およびダイオード１５，１６，１７，１８と、を備えている。
【０２００】
パワーＭＩＳＦＥＴ１１，１２，１３，１４は、それぞれ上記半導体装置ＣＰにより構成されている。すなわち、パワーＭＩＳＦＥＴ１１用の半導体装置ＣＰと、パワーＭＩＳＦＥＴ１２用の半導体装置ＣＰと、パワーＭＩＳＦＥＴ１３用の半導体装置ＣＰと、パワーＭＩＳＦＥＴ１４用の半導体装置ＣＰとの合計４個の上記半導体装置ＣＰを、図２９〜図３２の電子システムは、含んでいる。
【０２０１】
図２９〜図３２に示される電子システムにおいては、第１電位（第１電源電位）が供給される電源線ＶＢ１と、グランド電位（接地電位）に接続された端子（接続点）ＴＡ１との間に、パワーＭＩＳＦＥＴ１１とパワーＭＩＳＦＥＴ１２とが直列に接続されている。また、第２電位（第２電源電位）が供給される電源線ＶＢ２と、グランド電位（接地電位）に接続された端子ＴＡ１との間に、パワーＭＩＳＦＥＴ１３とパワーＭＩＳＦＥＴ１４とが直列に接続されている。そして、直列に接続されたパワーＭＩＳＦＥＴ１１とパワーＭＩＳＦＥＴ１２との間の端子（接続点）ＴＡ２と、直列に接続されたパワーＭＩＳＦＥＴ１３とパワーＭＩＳＦＥＴ１４との間の端子（接続点）ＴＡ３と、の間に、モータＭＯＴが接続されている。すなわち、モータＭＯＴは、端子ＴＡ２と端子ＴＡ３との間に介在している。また、電源線ＶＢ１と端子ＴＡ２との間に、ダイオード１５がパワーＭＩＳＦＥＴ１１と並列に接続され、端子ＴＡ２と端子ＴＡ１との間に、ダイオード１６がパワーＭＩＳＦＥＴ１２と並列に接続されている。また、電源線ＶＢ２と端子ＴＡ３との間に、ダイオード１７がパワーＭＩＳＦＥＴ１３と並列に接続され、端子ＴＡ３と端子ＴＡ１との間に、ダイオード１８がパワーＭＩＳＦＥＴ１４と並列に接続されている。
【０２０２】
つまり、電源線ＶＢ１（第１電源電位）と端子ＴＡ２との間に、パワーＭＩＳＦＥＴ１１とダイオード１５とが並列に接続され、端子ＴＡ２と端子ＴＡ１（グランド電位）との間に、パワーＭＩＳＦＥＴ１２とダイオード１６とが並列に接続されている。また、電源線ＶＢ２（第２電源電位）と端子ＴＡ３との間に、パワーＭＩＳＦＥＴ１３とダイオード１７とが並列に接続され、端子ＴＡ３と端子ＴＡ１（グランド電位）との間に、パワーＭＩＳＦＥＴ１４とダイオード１８とが並列に接続されている。そして、端子ＴＡ２と端子ＴＡ３との間に、モータＭＯＴが接続されている。
【０２０３】
次に、動作モードについて説明する。
【０２０４】
図２９に示される動作モードでは、パワーＭＩＳＦＥＴ１４をオン状態とし、パワーＭＩＳＦＥＴ１３をオフ状態とする。そして、パワーＭＩＳＦＥＴ１１のオン・オフと、パワーＭＩＳＦＥＴ１２のオン・オフとを、ＰＷＭ（pulse width modulation：パルス幅変調）信号などにより切り換える。この際、パワーＭＩＳＦＥＴ１１，１２のいずれか一方がオン状態となり、他方がオフ状態になる。
【０２０５】
図２９の動作モードにおいては、パワーＭＩＳＦＥＴ１１，１４がオン状態となり、パワーＭＩＳＦＥＴ１２，１３がオフ状態となっているときには、モータＭＯＴに、端子ＴＡ２から端子ＴＡ３に向かう方向に電流Ｉ０が流れ、モータＭＯＴが正回転する。そして、パワーＭＩＳＦＥＴ１２，１４がオン状態となり、パワーＭＩＳＦＥＴ１１，１３がオフ状態となっているときには、モータＭＯＴにブレーキがかかる。
【０２０６】
図３０に示される動作モードでは、パワーＭＩＳＦＥＴ１２をオン状態とし、パワーＭＩＳＦＥＴ１１をオフ状態とする。そして、パワーＭＩＳＦＥＴ１３のオン・オフと、パワーＭＩＳＦＥＴ１４のオン・オフとを、ＰＷＭ信号などにより切り換える。この際、パワーＭＩＳＦＥＴ１３，１４のいずれか一方がオン状態となり、他方がオフ状態になる。
【０２０７】
図３０の動作モードにおいては、パワーＭＩＳＦＥＴ１２，１３がオン状態となり、パワーＭＩＳＦＥＴ１１，１４がオフ状態となっているときには、モータＭＯＴに、端子ＴＡ３から端子ＴＡ２に向かう方向に電流Ｉ０が流れ、モータＭＯＴが逆回転する。そして、パワーＭＩＳＦＥＴ１２，１４がオン状態となり、パワーＭＩＳＦＥＴ１１，１３がオフ状態となっているときには、モータＭＯＴにブレーキがかかる。
【０２０８】
図３１に示される動作モードでは、パワーＭＩＳＦＥＴ１４をオン状態とし、パワーＭＩＳＦＥＴ１２，１３をオフ状態とする。そして、パワーＭＩＳＦＥＴ１１のオン・オフを、ＰＷＭ信号などにより切り換える。
【０２０９】
図３１の動作モードにおいては、パワーＭＩＳＦＥＴ１１，１４がオン状態となり、パワーＭＩＳＦＥＴ１２，１３がオフ状態となっているときには、モータＭＯＴに、端子ＴＡ２から端子ＴＡ３に向かう方向に電流Ｉ０が流れ、モータＭＯＴが正回転する。
【０２１０】
図３２に示される動作モードでは、パワーＭＩＳＦＥＴ１２をオン状態とし、パワーＭＩＳＦＥＴ１１，１４をオフ状態とする。そして、パワーＭＩＳＦＥＴ１３のオン・オフを、ＰＷＭ信号などにより切り換える。
【０２１１】
図３２の動作モードにおいては、パワーＭＩＳＦＥＴ１２，１３がオン状態となり、パワーＭＩＳＦＥＴ１１，１４がオフ状態となっているときには、モータＭＯＴに、端子ＴＡ３から端子ＴＡ２に向かう方向に電流Ｉ０が流れ、モータＭＯＴが逆回転する。
【０２１２】
これらの動作モード（図２９〜図３２）を必要に応じて使い分けることで、モータＭＯＴを制御することができる。
【０２１３】
このように、本実施の形態の半導体装置（ＣＰ）は、例えば、モータ制御（駆動）用のＨブリッジ回路において、電流制御用のスイッチとして好適に用いることができる。
【０２１４】
本実施の形態の半導体装置（ＣＰ）は、上述のように、アバランシェ耐量を向上させることができるため、半導体装置（ＣＰ）の信頼性を向上させることができる。従って、本実施の形態の半導体装置（ＣＰ）を用いた電システムにおいても、信頼性を向上させることができる。
【０２１５】
また、本実施の形態の半導体装置（ＣＰ）は、上述のように、オン抵抗の低減を図ることができるため、オン動作時のエネルギー消費量を抑制することができ、また、オン動作時の発熱量を低減することができる。従って、本実施の形態の半導体装置（ＣＰ）を用いた電システムにおいても、低消費電力化を図ることができる。また、発熱量の低下を図ることができる。
【０２１６】
＜変形例について＞
次に、本実施の形態の半導体装置の変形例について説明する。
【０２１７】
図３３は、本実施の形態の第１変形例の半導体装置の要部断面図であり、図３４は、本実施の形態の第２変形例の半導体装置の要部断面図であり、図３５は、本実施の形態の第３変形例の半導体装置の要部断面図であり、いずれも、上記図５に対応するものである。上記図５と同様に、図３３〜図３５も、断面図であるが、図面を見やすくするために、ハッチングは省略してある。但し、上記図５で示している電流経路ＤＰ１，ＤＰ２については、図３３〜図３５では、図示を省略している。
【０２１８】
上記図５の半導体装置と同様に、図３３〜図３５に示される第１〜第３変形例の半導体装置においても、複数のｐ型コラムが上下に積み重なった積層構造が、半導体層ＥＰにおいてｐ型半導体領域ＰＲ１の下に設けられているが、積み重ねられたｐ型コラムの数が、上記図５の半導体装置と、図３３〜図３５に示される第１〜第３変形例の半導体装置とで相違している。
【０２１９】
すなわち、上記図５の半導体装置では、ｐ型半導体領域ＰＲ１の下に２つのｐ型コラムＰＣ１，ＰＣ２が上下に並べて配置されていた。一方、図３３〜図３５に示される第１〜第３変形例の半導体装置では、ｐ型半導体領域ＰＲ１の下に３つのｐ型コラム（ｐ型半導体領域）ＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａが上下に並べて配置されている。具体的には、図３３〜図３５に示される第１〜第３変形例の半導体装置では、半導体基板ＳＢの半導体層ＥＰにおいて、ｐ型半導体領域ＰＲ１の下にｐ型コラムＰＣ１ａが形成され、ｐ型コラムＰＣ１ａの下にｐ型コラムＰＣ２ａが形成され、ｐ型コラムＰＣ２ａの下にｐ型コラムＰＣ３ａが形成されている。ｐ型コラムＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａは、いずれも、ｐ型不純物が導入されたｐ型半導体領域である。第１〜第３変形例の半導体装置も、ＳＪ構造が採用されており、図５の場合のｐ型コラムＰＣ１，ＰＣ２と同様に、図３３〜図３５の場合のｐ型コラムＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａも、空乏層を半導体基板ＳＢの裏面側に延ばして耐圧を向上させるために設けられている。
【０２２０】
上記図５の半導体装置においては、２つのｐ型コラムＰＣ１，ＰＣ２が上下に積み重なった積層構造が、ｐ型半導体領域ＰＲ１の下に設けられており、ｐ型コラムＰＣ１は、平面視においてｐ型コラムＰＣ２に内包され、ｐ型コラムＰＣ２の平面寸法がｐ型コラムＰＣ１の平面寸法よりも大きかった。
【０２２１】
それに対して、図３３〜図３５に示される第１〜第３変形例の半導体装置では、３つのｐ型コラムＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａが上下に積み重なった積層構造が、ｐ型半導体領域ＰＲ１の下に設けられている。そして、ｐ型コラムＰＣ１ａは、平面視においてｐ型コラムＰＣ２ａに内包され、ｐ型コラムＰＣ２ａは、平面視においてｐ型コラムＰＣ３ａに内包され、ｐ型コラムＰＣ３ａの平面寸法(平面積)は、ｐ型コラムＰＣ１ａの平面寸法(平面積)よりも大きい。
【０２２２】
ここで、図３３に示される第１変形例の場合は、ｐ型コラムＰＣ２ａの平面寸法(平面積)は、ｐ型コラムＰＣ１ａの平面寸法(平面積)よりも大きく、かつ、ｐ型コラムＰＣ３ａの平面寸法(平面積)よりも小さくなっている。また、図３４に示される第２変形例の場合は、ｐ型コラムＰＣ１ａとｐ型コラムＰＣ２ａとが、平面視において一致しており、ｐ型コラムＰＣ１ａの平面寸法(平面積)とｐ型コラムＰＣ２ａの平面寸法(平面積)とが同じになっている。また、図３５に示される第３変形例の場合は、ｐ型コラムＰＣ２ａとｐ型コラムＰＣ３ａとが、平面視において一致しており、ｐ型コラムＰＣ２ａの平面寸法(平面積)とｐ型コラムＰＣ３ａの平面寸法(平面積)とが同じになっている。
【０２２３】
なお、ｐ型半導体領域ＰＲ１の下に設けられた、複数のｐ型コラムが上下に積み重なった積層構造に関して、その積層構造が溝ＴＲから離間している（溝ＴＲに接していない）点は、図５および図３３〜図３５で共通である。また、その積層構造における最も上に位置するｐ型コラム（ｐ型コラムＰＣ１またはｐ型コラムＰＣ３に対応）に平面視で重ならない部分のｐ型半導体領域ＰＲ１の底面が、ｎ型を維持している部分の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）に隣接している点も、図５および図３３〜図３５で共通である。また、その積層構造を構成する各ｐ型コラムの側面が、ｎ型を維持している部分の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）に隣接している点も、図５および図３３〜図３５で共通である。
【０２２４】
第１〜第３変形例の半導体装置の製造工程は、基本的には上記図９〜図２４などを参照して説明した製造工程と基本的には同様である。
【０２２５】
ｐ型コラムＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａの形成工程については、上記図１１〜図１４を参照して説明したように、イオン注入の傾斜角を変えてもよいし、あるいは、上記図１５〜図１７を参照して説明したように、イオン注入用のマスク（フォトレジストパターン）を形成し直してもよい。
【０２２６】
例えば、第１変形例の場合は、ｐ型コラムＰＣ１ａ形成用のイオン注入とｐ型コラムＰＣ２ａ形成用のイオン注入とｐ型コラムＰＣ３ａ形成用のイオン注入とで、共通のフォトレジストパターンをマスクとして用いるとともに、イオン注入の傾斜角を変えればよい。具体的には、ｐ型コラムＰＣ１ａ形成用のイオン注入と、ｐ型コラムＰＣ２ａ形成用のイオン注入と、ｐ型コラムＰＣ３ａ形成用のイオン注入の順で、イオン注入の傾斜角を大きくする。あるいは、第１変形例の場合は、ｐ型コラムＰＣ１ａ形成用のイオン注入とｐ型コラムＰＣ２ａ形成用のイオン注入とｐ型コラムＰＣ３ａ形成用のイオン注入とで、それぞれ別々のフォトレジストパターンをマスクとして使用してもよく、その場合は、イオン注入の傾斜角を変えなくともよい。
【０２２７】
本実施の形態および第１〜第３変形例の共通する技術思想は、上下に積み重ねられた複数のｐ型コラムのうち、平面寸法の増大がオン抵抗の増大を招きやすいｐ型コラムについては、平面寸法を小さくしてオン抵抗の抑制を図り、平面寸法を増大してもオン抵抗の増大を招きにくいｐ型コラムについては、平面寸法を大きくしてアバランシェ耐量の向上を図ることである。
【０２２８】
ここで、上下に積み重ねられた複数のｐ型コラムのうち、平面寸法の増大がオン抵抗の増大を招きやすいのは、チャネル領域に最も近いｐ型コラム（すなわち最も上側のｐ型コラム）であり、チャネル領域から遠いｐ型コラムほど（すなわち下側のｐ型コラムほど）、平面寸法を増大してもオン抵抗の増大を招きにくくなる。このため、上下に積み重ねられたｐ型コラムＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａにおいては、平面寸法の増大がオン抵抗の増大を招きやすいのは、最も上側のｐ型コラムＰＣ１ａであり、ｐ型コラムＰＣ１ａ、ｐ型コラムＰＣ２ａおよびｐ型コラムＰＣ３ａの順に、平面寸法を増大してもオン抵抗の増大を招きにくくなっていく。
【０２２９】
そこで、本実施の形態および第１〜第３変形例においては、上下に積み重ねられた複数のｐ型コラムのうち、チャネル領域に最も近いｐ型コラム、すなわち最も上側のｐ型コラム（ｐ型コラムＰＣ１又はｐ型コラムＰＣ１ａに対応）の平面寸法を最も小さくしたことで、チャネル領域近傍におけるドレイン領域（ｎ型半導体領域ＥＰＮ）の電流経路の幅を確保し、オン抵抗の低減を図ることができる。
【０２３０】
そして、本実施の形態および第１〜第３変形例においては、上下に積み重ねられた複数のｐ型コラムのうち、最も下側のｐ型コラム（ｐ型コラムＰＣ２またはｐ型コラムＰＣ３ａに対応）は、平面寸法を増大させても、オン抵抗の増大を招きにくいため、その最も下側のｐ型コラムの平面寸法を最も大きくすることで、ｐ型コラムの抵抗を低減させている。これにより、アバランシェ動作時に、内蔵ＰＮダイオードのｐ型半導体領域を流れる電流による電圧降下を小さくすることができるため、寄生ＮＰＮトランジスタがターンオンされにくくすることができる。従って、アバランシェ破壊が生じにくくなり、アバランシェ耐量を向上させることができる。
【０２３１】
なお、第１〜第３変形例の半導体装置は、最も上側のｐ型コラムＰＣ１ａと最も下側のｐ型コラムＰＣ３ａとの間に位置するｐ型コラムＰＣ２ａも有している。このｐ型コラムＰＣ２ａについては、ｐ型コラムＰＣ２ａの上のｐ型コラムＰＣ１ａよりは小さくせず、かつ、ｐ型コラムＰＣ２ａの下のｐ型コラムＰＣ３ａよりは大きくしないことが必要である。
【０２３２】
なぜなら、ｐ型コラムＰＣ１ａとｐ型コラムＰＣ２ａとを比べると、ｐ型コラムＰＣ１ａの方が、平面寸法の増大がオン抵抗の増大を招きやすいため、ｐ型コラムＰＣ２ａの平面寸法よりもｐ型コラムＰＣ１ａの平面寸法を大きくすることは、アバランシェ耐量の低下を抑制しながらオン抵抗をできるだけ低減する観点には、反するからである。また、ｐ型コラムＰＣ２ａとｐ型コラムＰＣ３ａとを比べると、ｐ型コラムＰＣ３ａの方が、平面寸法を増大してもオン抵抗の増大を招きにくいため、ｐ型コラムＰＣ２ａの平面寸法よりもｐ型コラムＰＣ３ａの平面寸法を小さくすることは、オン抵抗の増加を抑制しながらｐ型コラム全体の抵抗をできるだけ低減してアバランシェ耐量の向上を図る観点には、反するからである。
【０２３３】
従って、ｐ型コラムＰＣ２ａの平面寸法は、第１変形例の場合のように、ｐ型コラムＰＣ１ａの平面寸法よりも大きく、かつ、ｐ型コラムＰＣ３ａの平面寸法よりも小さくするか、あるいは、第２変形例の場合のように、ｐ型コラムＰＣ１ａの平面寸法と同じにするか、あるいは、第３変形例の場合のように、ｐ型コラムＰＣ３ａの平面寸法と同じにする必要がある。これにより、第１〜第３変形例の場合も、オン抵抗の低減と、アバランシェ耐量の向上とを、図ることができる。
【０２３４】
なお、第１〜第３変形例同士を比較すると、オン抵抗をできるだけ低くするという観点では、第２変形例が有利であり、ｐ型コラム全体の抵抗をできるだけ低減してアバランシェ耐量をできるだけ向上させるという観点では、第３変形例が有利である。一方、第１変形例は、オン抵抗の低減と、アバランシェ耐量の向上とを、上手くバランスさせて実現させるという観点で有利であり、半導体装置の総合的な信頼性と性能とを向上させることができる。
【０２３５】
また、第１〜第３変形例を、ｐ型半導体領域ＰＲ１の下にｐ型コラムを上下に４つ以上積み重ねた場合に適用することもできる。
【０２３６】
従って、ｐ型半導体領域ＰＲ１の下にｐ型コラムを上下に２つ積み重ねた場合（上記図５の場合）には、その２つのｐ型コラム（ＰＣ１，ＰＣ２）の関係は、次のように表現できる。
【０２３７】
すなわち、上側のｐ型コラム（ＰＣ１）は、平面視において下側のｐ型コラム（ＰＣ２）に内包されており、下側のｐ型コラム（ＰＣ２）の平面寸法は、上側のｐ型コラム（ＰＣ１）の平面寸法（平面積）よりも大きい。
【０２３８】
また、ｐ型半導体領域ＰＲ１の下に、ｐ型コラムを上下に３つ以上積み重ねた場合（上記図３３〜図３５の場合）には、その３つ以上のｐ型コラム（ＰＣ１ａ，ＰＣ２ａ，ＰＣ３ａ）の関係は、次のように表現できる。
【０２３９】
すなわち、ｐ型半導体領域ＰＲ１の下に上下に積み重ねられた３つ以上のｐ型コラム（第３半導体領域）のうち、上下に隣接する任意の２つのｐ型コラムの関係は、上側のｐ型コラムが下側のｐ型コラムに平面視において内包されている。そして、ｐ型半導体領域ＰＲ１の下に上下に積み重ねられた３つ以上のｐ型コラムのうち、最も下に位置するｐ型コラムの平面寸法（平面積）は、最も上に位置するｐ型コラムの平面寸法（平面積）よりも大きい。
【０２４０】
これにより、ｐ型半導体領域ＰＲ１の下に上下に積み重ねられた複数のｐ型コラムにおいて、下側のｐ型コラムが上側のｐ型コラムよりも平面寸法が大きくなることが無くなり、更に、最も下に位置するｐ型コラムの平面寸法が、最も上に位置するｐ型コラムの平面寸法よりも大きくなる。こうすることで、トレンチゲート型ＭＩＳＦＥＴの動作時の電流経路を効率よく確保してオン抵抗を抑制しながら、積み重ねられた複数のｐ型コラムの全体の抵抗を効率よく抑制して、アバランシェ耐量の向上を図ることができる。
【０２４１】
なお、「平面視においてＡがＢに内包されている」という場合、平面視においてＡがＢに含まれることを意味する。従って、「平面視においてＡがＢに内包されている」という場合、平面視において、Ａ全体がＢ全体またはＢの一部に重なっており、ＡはＢから、はみ出してはいない。このため、平面視においてＡ全体がＢの一部に重なっており、Ａの平面寸法（平面積）がＢの平面寸法（平面積）よりも小さい場合だけでなく、平面視においてＡとＢとが完全に一致し、Ａの平面形状および平面寸法（平面積）とＢの平面形状および平面寸法（平面積）とが同じである場合も、「平面視においてＡがＢに内包されている」という場合に含まれることになる。但し、「平面視においてＡがＢに内包され、かつ、Ａの平面寸法がＢの平面寸法よりも小さい」という場合は、Ａの平面寸法がＢの平面寸法よりも小さいのであるから、平面視においてＡとＢとが完全に一致する場合は、排除されることになる。
【０２４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２４３】
ＧＥ  ゲート電極
ＮＲ  ｎ＋型半導体領域
ＰＣ１，ＰＣ２  ｐ型コラム
ＰＲ１  ｐ型半導体領域
ＳＢ  半導体基板
ＴＲ  溝
【図１】
2017045911.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2017045911.tif 000019
【図１８】
2017045911.tif 000020
【図１９】
2017045911.tif 000021
【図２０】
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【図２１】
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【図２２】
2017045911.tif 000024
【図２３】
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【図２４】
2017045911.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2017045911.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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