(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、ＳＯＩ基板ＳＢのＳＯＩ層１４上に、内部に電荷蓄積膜ＥＣを有するゲート絶縁膜ＧＩＭを介して形成されたゲート電極ＣＧと、ゲート電極ＣＧの両側のＳＯＩ層１４にそれぞれ形成されたｎ型の半導体領域２３ａおよびｐ型の半導体領域２３ｂと、を有する。ゲート絶縁膜ＧＩＭとゲート電極ＣＧとｎ型の半導体領域２３ａとｐ型の半導体領域２３ｂとにより不揮発性メモリセルとしてのメモリセルＭＣが形成されている。【選択図】図３
2017045793.tif 000002
【特許請求の範囲】
【請求項１】
基体と、
前記基体上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層上に形成され、内部に電荷蓄積部を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
平面視において、前記ゲート電極に対して第１の側に位置する部分の前記半導体層に形成された、第１導電型の第１半導体領域と、
平面視において、前記ゲート電極に対して前記第１の側と反対側に位置する部分の前記半導体層に形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
を有し、
前記ゲート絶縁膜と前記ゲート電極と前記第１半導体領域と前記第２半導体領域とにより不揮発性メモリセルが形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極の下方に位置する部分の前記半導体層に形成された、ｐ型の第３半導体領域を有し、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第２半導体領域におけるｐ型の不純物濃度は、前記第３半導体領域におけるｐ型の不純物濃度よりも高い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１半導体領域におけるｎ型の不純物濃度は、前記第２半導体領域におけるｐ型の不純物濃度よりも高い、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記不揮発性メモリセルに記憶されたデータを読み出す際に、前記第２半導体領域には、前記第１半導体領域に印加される電圧よりも高い電圧が印加される、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記不揮発性メモリセルにデータが書き込まれる際に、前記第１半導体領域から前記電荷蓄積部に電子が注入され、
前記不揮発性メモリセルに記憶されたデータが消去される際に、前記第２半導体領域から前記電荷蓄積部に正孔が注入される、半導体装置。
【請求項６】
基体と、
前記基体の主面の第１領域、および、前記基体の前記主面の第２領域で、前記基体上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記第１領域で、前記半導体層上に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の下方に位置する部分の前記半導体層に形成された第１半導体領域と、
前記第２領域で、前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の下方に位置する部分の前記半導体層に形成された第２半導体領域と、
を有し、
前記第１ゲート絶縁膜と前記第１ゲート電極と前記第１半導体領域とにより不揮発性メモリセルが形成され、
前記第２ゲート絶縁膜と前記第２ゲート電極と前記第２半導体領域とによりＭＩＳＦＥＴが形成され、
前記第１半導体領域は、第１導電型の第１不純物を含有し、
前記第２半導体領域は、前記第１半導体領域における前記第１不純物の濃度よりも低い濃度で前記第１不純物を含有するか、または、前記第１不純物を含有しない、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２半導体領域は、前記第１不純物を含有し、
前記第１半導体領域のうち前記絶縁層と接触した第１部分における前記第１不純物の濃度は、前記第２半導体領域における前記第１不純物の濃度よりも高い、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第１半導体領域のうち前記第１ゲート絶縁膜と接触した第２部分は、前記第１半導体領域のうち前記絶縁層と接触した第３部分における前記第１不純物の濃度よりも低い濃度で前記第１不純物を含有するか、または、前記第１不純物を含有しない、半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第１不純物は、ホウ素からなり、
前記第１半導体領域は、炭素からなる第２不純物を含有する、半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第１領域で、平面視において、前記第１ゲート電極に対して第１の側に位置する部分の前記半導体層に形成された、ｎ型の第３半導体領域を有し、
前記第１導電型は、ｐ型であり、
前記不揮発性メモリセルにデータが書き込まれる際に、前記第３半導体領域から前記電荷蓄積部に電子が注入され、
前記不揮発性メモリセルに記憶されたデータが消去される際に、前記第１半導体領域から前記電荷蓄積部に正孔が注入される、半導体装置。
【請求項１１】
（ａ）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含む半導体基板を用意する工程、
（ｂ）前記半導体層上に、内部に電荷蓄積部を有するゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成する工程、
（ｃ）平面視において、前記ゲート電極に対して第１の側に位置する部分の前記半導体層に、第１導電型の第１半導体領域を形成する工程、
（ｄ）平面視において、前記ゲート電極に対して前記第１の側と反対側に位置する部分の前記半導体層に、前記第１導電型と異なる第２導電型の第２半導体領域を形成する工程、
を有し、
前記ゲート絶縁膜と前記ゲート電極と前記第１半導体領域と前記第２半導体領域とにより不揮発性メモリセルが形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ゲート電極の下方に位置する部分の前記半導体層に、ｐ型の第３半導体領域を形成し、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第２半導体領域におけるｐ型の不純物濃度は、前記第３半導体領域におけるｐ型の不純物濃度よりも高い、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１半導体領域におけるｎ型の不純物濃度は、前記第２半導体領域におけるｐ型の不純物濃度よりも高い、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記不揮発性メモリセルに記憶されたデータを読み出す際に、前記第２半導体領域には、前記第１半導体領域に印加される電圧よりも高い電圧が印加される、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記不揮発性メモリセルにデータが書き込まれる際に、前記第１半導体領域から前記電荷蓄積部に電子が注入され、
前記不揮発性メモリセルに記憶されたデータが消去される際に、前記第２半導体領域から前記電荷蓄積部に正孔が注入される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、不揮発性メモリを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
バルク基板に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）においては、微細化に伴って、短チャネル特性または閾値電圧の均一性などの性能が低下し、消費電力が増加しやすい。
【０００３】
一方、バルク基板としての基体上に埋め込み酸化膜であるＢＯＸ（Buried Oxide）層と半導体層であるＳＯＩ（Silicon On Insulator）層が形成されたＳＯＩ基板上に形成されたＭＩＳＦＥＴは、微細化された場合でも、バルク基板上のＭＩＳＦＥＴに比べて短チャネル特性または閾値電圧の均一性などの性能に優れ、低消費電力化にも有利である。また、ＳＯＩ基板上に形成されたＭＩＳＦＥＴは、薄膜ＢＯＸ−ＳＯＩ上のＭＩＳＦＥＴ、すなわちＳＯＴＢ（Silicon On Thin Buried oxide）−ＭＩＳＦＥＴと称される。
【０００４】
このようなＳＯＴＢ−ＭＩＳＦＥＴが搭載された半導体装置として、不揮発性メモリと混載された半導体装置がある。不揮発性メモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜、または、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）膜を電荷蓄積膜として用いたものがある。
【０００５】
特開２０１４−２３２８１０号公報（特許文献１）には、半導体装置において、ＭＯＮＯＳ膜を用いたメモリセルが、ＳＯＩ基板のＳＯＩ領域に形成される技術が開示されている。特開２００６−３１０８６０号公報（特許文献２）には、フラッシュメモリにおいて、ＳＯＩ基板上に形成されたフラッシュブロックと、ＳＯＩ基板の下面に形成されるボディー電極とが含まれる技術が開示されている。
【０００６】
特表２００２−５２０８０７号公報（特許文献３）には、非揮発性半導体装置において、メモリートランジスターがＳＯＮＯＳトンネル金属絶縁性半導体電界効果トランジスターを含む技術が開示されている。特開２００７−２３４８６１号公報（特許文献４）には、半導体装置の製造方法において、半導体基板の第１領域上に第１ＭＩＳＦＥＴを形成し、半導体基板の第２領域上に第２ＭＩＳＦＥＴを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−２３２８１０号公報
【特許文献２】特開２００６−３１０８６０号公報
【特許文献３】特表２００２−５２０８０７号公報
【特許文献４】特開２００７−２３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このようなＳＯＴＢ−ＭＩＳＦＥＴと混載される不揮発メモリとしては、ＳＯＴＢ−ＭＩＳＦＥＴが低消費電力化に有利であるため、低電圧読み出しが可能な不揮発性メモリであることが望ましく、例えばＳＯＩ基板のＳＯＩ層上に形成されたＳＯＮＯＳ膜を電荷蓄積膜として用いたメモリセルであることが望ましい。このようなＳＯＩ層上に形成されたＳＯＮＯＳ膜を有するメモリセルとして、ＳＯＮＯＳ膜からなるゲート絶縁膜上に形成されたゲート電極と、ゲート電極の下方のＳＯＩ層に形成されたチャネル領域と、ゲート電極を挟んで両側のＳＯＩ層にそれぞれ形成されたｎ型の半導体領域と、を有するものがある。
【０００９】
このようなＳＯＮＯＳ膜を有する不揮発性メモリセルとしてのメモリセルのデータを消去する際には、ｎ型の半導体領域に印加される電圧よりも低い電圧がゲート電極に印加され、チャネル領域から電荷蓄積膜に正孔が注入される。ところが、チャネル領域におけるｐ型の不純物濃度が低いため、チャネル領域から電荷蓄積膜に注入される正孔の数が少ない。一方、ＳＯＩ基板の基体から電荷蓄積膜に正孔が注入される速度は遅い。そのため、データの消去速度が遅くなり、半導体装置の性能を向上させることができない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、ＳＯＩ基板のＳＯＩ層上に、内部に電荷蓄積部を有するゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のＳＯＩ層にそれぞれ形成されたｎ型の半導体領域およびｐ型の半導体領域と、を有する。ゲート絶縁膜とゲート電極とｎ型の半導体領域とｐ型の半導体領域とにより不揮発性メモリセルが形成されている。
【００１２】
また、他の実施の形態によれば、半導体装置は、ＳＯＩ基板の基体の上面の第１領域で、ＳＯＩ層に形成された第１チャネル領域と、第１チャネル領域上に、内部に電荷蓄積部を有する第１ゲート絶縁膜を介して形成された第１ゲート電極と、を有する。また、半導体装置は、ＳＯＩ基板の基体の上面の第２領域で、ＳＯＩ層に形成された第２チャネル領域と、第２チャネル領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、を有する。第１チャネル領域と第１ゲート絶縁膜と第１ゲート電極とにより不揮発性メモリセルが形成され、第２チャネル領域と第２ゲート絶縁膜と第２ゲート電極とによりＭＩＳＦＥＴが形成されている。第１チャネル領域におけるｐ型の不純物濃度は、第２チャネル領域におけるｐ型の不純物濃度よりも低い。
【００１３】
また、他の実施の形態によれば、半導体装置の製造方法において、ＳＯＩ基板のＳＯＩ層上に、内部に電荷蓄積部を有するゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側のＳＯＩ層にそれぞれｎ型の半導体領域およびｐ型の半導体領域を形成する。ゲート絶縁膜とゲート電極とｎ型の半導体領域とｐ型の半導体領域とにより不揮発性メモリセルが形成される。
【発明の効果】
【００１４】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】不揮発性メモリの回路ブロック構成の一例を示す図である。
【図３】実施の形態１の半導体装置の要部断面図である。
【図４】メモリセルのメモリアレイ構造と動作条件の一例を示す説明図である。
【図５】メモリセルのメモリアレイ構造と動作条件の一例を示す説明図である。
【図６】メモリセルのメモリアレイ構造と動作条件の一例を示す説明図である。
【図７】比較例の半導体装置の要部断面図である。
【図８】比較例の半導体装置の要部断面図である。
【図９】実施の形態１の半導体装置の要部断面図である。
【図１０】実施の形態１の半導体装置の要部断面図である。
【図１１】比較例の半導体装置および実施の形態１の半導体装置において、正孔の密度の深さ方向の位置依存性を示すグラフである。
【図１２】実施の形態１の変形例の半導体装置の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態２の半導体装置の要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２９】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
初めに、実施の形態１の半導体装置を備えた半導体チップのレイアウト構成例について説明する。本実施の形態１の半導体装置を備えた半導体チップは、ＳＯＩ基板上に形成されており、ＳＯＴＢ−ＭＩＳＦＥＴが搭載された半導体装置と、不揮発性メモリとが混載されたものである。
【００２２】
本実施の形態１の半導体装置を備えた半導体チップは、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴと、書き換え可能な不揮発性メモリセルと、を備えている。なお、後述する図３を用いて説明する半導体装置の断面構造については、ｎチャネル型の低耐圧ＭＩＳＦＥＴと、ｐチャネル型の低耐圧ＭＩＳＦＥＴと、不揮発性メモリセルについて、説明する。
【００２３】
図１は、実施の形態１における半導体チップのレイアウト構成例を示す図である。図１に示すように、半導体チップＣＨＰ１は、ＣＰＵ１、ＲＯＭ（Read Only Memory）２、ＲＡＭ３、アナログ回路４、不揮発性メモリ５およびＩ／Ｏ（Input/Output）回路６を有する。
【００２４】
ＣＰＵ１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１は、低耐圧ＭＩＳＦＥＴから構成される。
【００２５】
ＲＯＭ２は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ２の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ２も動作の高速性が要求されるため、ＲＯＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＯＭ２は、低耐圧ＭＩＳＦＥＴから構成される。
【００２６】
ＲＡＭ３は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭ３には、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、ＲＡＭ３は、低耐圧ＭＩＳＦＥＴから構成される。
【００２７】
アナログ回路４は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４は、半導体チップＣＨＰ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２８】
不揮発性メモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態１では、この不揮発性メモリ５は、ＳＯＮＯＳ膜を有する不揮発性メモリセルとしてのメモリセルＭＣ（後述する図３参照）から構成される。メモリセルＭＣの書き込み動作および消去動作には、例えばＦＮ（Fowler-Nordheim）トンネルが利用される。
【００２９】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ１内から半導体チップＣＨＰ１の外部に接続された機器へのデータの出力や、半導体チップＣＨＰ１の外部に接続された機器から半導体チップＣＨＰ１内へのデータの入力を行うための回路である。このＩ／Ｏ回路６は、相対的に高耐圧の高耐圧ＭＩＳＦＥＴから構成される。
【００３０】
＜不揮発性メモリの回路ブロック構成＞
次に、図２は、不揮発性メモリの回路ブロック構成の一例を示す図である。図２において、不揮発性メモリ５は、メモリアレイ１０と、直接周辺回路部１１と、間接周辺回路部１２と、を有している。
【００３１】
メモリアレイ１０は、不揮発性メモリ５の記憶部にあたり、メモリセルが縦と横の２次元状（アレイ状）に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるメモリセルＭＣ（後述する図３参照）より構成されている。
【００３２】
直接周辺回路部１１は、メモリアレイ１０を駆動するための回路、すなわち駆動回路であり、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウアドレスデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００３３】
また、間接周辺回路部１２は、メモリアレイの書換え制御回路であり、設定回路、通常用書換えクロック生成部、高速用書換えクロック生成部および書換えタイミング制御部などを有している。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００３４】
＜半導体装置の構造＞
次に、実施の形態１の半導体装置としての半導体チップＣＨＰ１の構造を、図面を参照して説明する。図３は、実施の形態１の半導体装置の要部断面図である。
【００３５】
図３に示すように、実施の形態１の半導体装置としての半導体チップＣＨＰ１は、メモリ形成領域ＭＲと、主回路形成領域ＡＲと、を有する。また、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２を含む。
【００３６】
メモリ形成領域ＭＲには、図１に示す不揮発性メモリ５のメモリセルが形成されており、このメモリセルは、ＳＯＮＯＳ膜を有するメモリセルＭＣにより形成されている。
【００３７】
本実施の形態１の半導体装置におけるメモリセルＭＣは、ソース領域およびドレイン領域に相当する２つの半導体領域のうち、一方がｎ型の半導体領域であり、他方がｐ型の半導体領域である点で、通常の電界効果トランジスタとは異なった構造を有する。しかし、本実施の形態１におけるメモリセルＭＣは、ゲート電極、ソース領域およびドレイン領域がそれぞれ電気的に接続された３端子素子である点において、通常の電界効果トランジスタと類似しているため、説明の便宜上、トランジスタと称する。
【００３８】
なお、「ｐ型」とは、主要な電荷担体が正孔である導電型を意味し、「ｎ型」とは、「ｐ型」とは異なる導電型であって、主要な電荷担体が電子である導電型を意味する。
【００３９】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２には、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴとしてのＭＩＳＦＥＴ７ａおよび７ｂが形成されている。ＭＩＳＦＥＴ７ａは、ｎチャネル型のＭＩＳＦＥＴであり、ＭＩＳＦＥＴ７ｂは、ｐチャネル型のＭＩＳＦＥＴである。このような低耐圧ＭＩＳＦＥＴとしてのＭＩＳＦＥＴ７ａおよび７ｂが形成される領域としては、例えば、ＣＰＵ１、ＲＯＭ２またはＲＡＭ３の形成領域などが考えられる。低耐圧ＭＩＳＦＥＴとしてのＭＩＳＦＥＴ７ａおよび７ｂは、例えば、１．５Ｖ程度の電源電圧で動作する。
【００４０】
また、高耐圧ＭＩＳＦＥＴ形成領域（図示は省略）には、高耐圧ＭＩＳＦＥＴが形成されている。このような高耐圧ＭＩＳＦＥＴが形成される領域としては、例えば、アナログ回路４の形成領域やＩ／Ｏ回路６が形成されている領域などが考えられる。高耐圧ＭＩＳＦＥＴは、例えば、５Ｖ程度の電源電圧で動作する。
【００４１】
図３に示すように、半導体チップＣＨＰ１は、半導体基板としてのＳＯＩ基板ＳＢを有する。ＳＯＩ基板ＳＢは、半導体基板としての基体ＳＳと、絶縁層、すなわち埋め込み酸化膜としてのＢＯＸ層１３と、半導体層としてのＳＯＩ層１４と、を有する。基体ＳＳの主面としての上面ＰＳ上に、ＢＯＸ層１３が形成され、ＢＯＸ層１３上に、ＳＯＩ層１４が形成されている。
【００４２】
基体ＳＳは、例えばシリコン（Ｓｉ）基板からなり、好適には、シリコン単結晶基板からなる。ＢＯＸ層１３は、例えば酸化シリコン膜からなる。ＢＯＸ層１３の厚さは、例えば１０〜４０ｎｍ程度である。ＳＯＩ層１４は、例えばシリコン単結晶層からなる。ＳＯＩ層１４の厚さは、例えば１０〜２０ｎｍ程度である。
【００４３】
基体ＳＳの上面ＰＳには、素子を分離する素子分離領域ＳＲが形成されている。また、素子分離領域ＳＲによって分離された活性領域が、それぞれメモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２となっている。すなわち、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２は、ＳＯＩ基板ＳＢの上面ＰＳのそれぞれ一部の領域である。メモリ形成領域ＭＲで、基体ＳＳの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。同様に、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、基体ＳＳの上面ＰＳ側には、ｐ型ウェルＰＷＬが形成されており、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、基体ＳＳの上面ＰＳ側には、ｎ型ウェルＮＷＬが形成されている。
【００４４】
なお、ＢＯＸ層１３は、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、基体ＳＳ上に形成されている。
【００４５】
次に、ＳＯＮＯＳ膜を有する不揮発性メモリセルとしてのメモリセルＭＣについて説明する。メモリセルＭＣは、ｐ型ウェルＰＷＭと、半導体領域ＶＴＭと、ＢＯＸ層１３と、チャネル領域ＣＨＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷ１およびＳＷ２と、ｎ-型半導体領域２１ａと、ｐ-型半導体領域２１ｂと、ｎ+型半導体領域２２ａと、ｐ+型半導体領域２２ｂと、を有する。すなわち、不揮発性メモリセルは、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、ｎ-型半導体領域２１ａと、ｐ-型半導体領域２１ｂと、ｎ+型半導体領域２２ａと、ｐ+型半導体領域２２ｂと、により形成される。また、ゲート絶縁膜ＧＩＭは、例えば酸化シリコン膜からなる絶縁膜ＩＦ１と、例えば窒化シリコン膜からなる絶縁膜としての電荷蓄積膜ＥＣと、例えば酸化シリコン膜からなる絶縁膜ＩＦ２と、を含み、ＯＮＯ（Oxide-Nitride-Oxide）膜とも称される。なお、「ｎ-型」および「ｎ+型」とは、主要な電荷担体が電子である導電型を意味し、「ｐ-型」および「ｐ+型」とは、主要な電荷担体が正孔である導電型を意味する。
【００４６】
メモリ形成領域ＭＲで、基体ＳＳの上層部、すなわち基体ＳＳの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。ｐ型ウェルＰＷＭは、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域である。ｐ型ウェルＰＷＭにおけるｐ型の不純物濃度を、例えば５×１０17〜５×１０18ｃｍ-3程度とすることができる。
【００４７】
ｐ型ウェルＰＷＭの上層部には、半導体領域ＶＴＭが形成されている。半導体領域ＶＴＭは、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域であり、メモリセルＭＣの動作電圧を調整するための半導体領域である。半導体領域ＶＴＭにおけるｐ型の不純物濃度を、例えばｐ型ウェルＰＷＭにおけるｐ型の不純物濃度よりも高くすることができる。
【００４８】
メモリ形成領域ＭＲで、ＳＯＩ層１４上には、絶縁膜ＩＦ１が形成され、絶縁膜ＩＦ１上には、電荷蓄積膜ＥＣが形成され、電荷蓄積膜ＥＣ上には、絶縁膜ＩＦ２が形成され、絶縁膜ＩＦ２上に、導電膜からなるゲート電極ＣＧが形成されている。すなわち、ＳＯＩ層１４上には、ゲート絶縁膜ＧＩＭが形成され、ゲート絶縁膜ＧＩＭ上には、ゲート電極ＣＧが形成されている。ゲート絶縁膜ＧＩＭは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する。ゲート電極ＣＧは、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。
【００４９】
ゲート電極ＣＧの下方に位置する部分のＳＯＩ層１４には、半導体領域としてのチャネル領域ＣＨＭが形成されている。チャネル領域ＣＨＭは、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域であるか、または、不純物が導入されておらず、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の半導体領域である。また、チャネル領域ＣＨＭが、ｐ型の半導体領域である場合でも、チャネル領域ＣＨＭにおけるｐ型の不純物濃度は、ｐ-型半導体領域２１ｂおよびｐ+型半導体領域２２ｂのいずれにおけるｐ型の不純物濃度よりも低い。チャネル領域ＣＨＭが、ｐ型の不純物を含有する場合、チャネル領域ＣＨＭにおけるｐ型の不純物濃度を、例えば５×１０15〜５×１０16ｃｍ-3程度とすることができる。
【００５０】
平面視において、ゲート電極ＣＧの一方の側（図３中左側）の側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷ１が形成されている。また、平面視において、ゲート電極ＣＧの一方の側と反対側（図３中右側）の側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷ２が形成されている。すなわち、サイドウォールスペーサＳＷ２は、ゲート電極ＣＧに対してサイドウォールスペーサＳＷ１が形成されている側と反対側に形成されている。
【００５１】
サイドウォールスペーサＳＷ１下に位置する部分のＳＯＩ層１４には、ｎ-型半導体領域２１ａが形成されている。また、平面視において、ｎ-型半導体領域２１ａを挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４には、ｎ+型半導体領域２２ａが形成されている。ｎ+型半導体領域２２ａは、ｎ-型半導体領域２１ａと接触しており、ｎ+型半導体領域２２ａにおける不純物濃度は、ｎ-型半導体領域２１ａにおける不純物濃度よりも高い。ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、によりＬＤＤ（Lightly Doped Drain）構造が形成されている。ｎ+型半導体領域２２ａにおけるｎ型の不純物濃度を、例えば５×１０19〜５×１０20ｃｍ-3程度とすることができ、ｎ-型半導体領域２１ａにおけるｎ型の不純物濃度を、ｎ+型半導体領域２２ａにおけるｎ型の不純物濃度よりも低くすることができる。
【００５２】
一方、サイドウォールスペーサＳＷ２下に位置する部分のＳＯＩ層１４には、ｐ-型半導体領域２１ｂが形成されている。また、平面視において、ｐ-型半導体領域２１ｂを挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４には、ｐ+型半導体領域２２ｂが形成されている。ｐ+型半導体領域２２ｂは、ｐ-型半導体領域２１ｂと接触しており、ｐ+型半導体領域２２ｂにおける不純物濃度は、ｐ-型半導体領域２１ｂにおける不純物濃度よりも高い。ｐ-型半導体領域２１ｂと、ｐ+型半導体領域２２ｂと、によりＬＤＤ構造が形成されている。ｐ+型半導体領域２２ｂにおけるｐ型の不純物濃度を、例えば５×１０19〜５×１０20ｃｍ-3程度とすることができ、ｐ-型半導体領域２１ｂにおけるｐ型の不純物濃度を、ｐ+型半導体領域２２ｂにおけるｐ型の不純物濃度よりも低くすることができる。
【００５３】
すなわち、本実施の形態１では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側（図３中左側）に位置する部分のＳＯＩ層１４には、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、を含むｎ型の半導体領域２３ａが形成されている。また、本実施の形態１では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図３中右側）に位置する部分のＳＯＩ層１４には、ｐ-型半導体領域２１ｂと、ｐ+型半導体領域２２ｂと、を含むｐ型の半導体領域２３ｂが形成されている。ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度は、チャネル領域ＣＨＭにおけるｐ型の不純物濃度よりも高い。
【００５４】
メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ１を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上には、選択エピタキシャル成長により成長したシリコン膜からなる半導体膜２４ａが形成されていてもよい。また、この半導体膜２４ａにも、ｎ+型半導体領域２２ａが形成されていてもよい。このとき、ｎ+型半導体領域２２ａは、平面視において、ゲート電極ＣＧに対して一方の側に位置する部分のＳＯＩ層１４、および、半導体膜２４ａに形成されている。
【００５５】
また、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ２を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上にも、選択エピタキシャル成長により成長したシリコン膜からなる半導体膜２４ｂが形成されていてもよい。また、この半導体膜２４ｂにも、ｐ+型半導体領域２２ｂが形成されていてもよい。このとき、ｐ+型半導体領域２２ｂは、平面視において、ゲート電極ＣＧに対して一方の側と反対側に位置する部分のＳＯＩ層１４、および、半導体膜２４ｂに形成されている。
【００５６】
ゲート電極ＣＧの上面、ｎ+型半導体領域２２ａの上面、および、ｐ+型半導体領域２２ｂの上面には、低抵抗化を図るため、シリサイド膜ＳＩＬが形成されている。
【００５７】
絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。例えばＳＯＩ層１４から絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣに電子を注入してデータの記憶や消去を行う場合には、絶縁膜ＩＦ１は、トンネル絶縁膜として機能する。
【００５８】
電荷蓄積膜ＥＣは、データ記憶に寄与する電荷を蓄積する電荷蓄積部として設けられた絶縁膜であり、例えば窒化シリコン膜からなる。したがって、ゲート絶縁膜ＧＩＭは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する。また、絶縁膜ＩＦ２は、例えば酸化シリコン膜からなる。
【００５９】
次に、低耐圧ＭＩＳＦＥＴとしてのｎチャネル型のＭＩＳＦＥＴ７ａについて説明する。ＭＩＳＦＥＴ７ａは、ｐ型ウェルＰＷＬと、半導体領域ＶＴ１と、ＢＯＸ層１３と、チャネル領域ＣＨ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷ３と、ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、を有する。すなわち、ＭＩＳＦＥＴ７ａは、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、により形成される。
【００６０】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、基体ＳＳの上層部、すなわち基体ＳＳの上面ＰＳ側には、ｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域である。ｐ型ウェルＰＷＬにおけるｐ型の不純物濃度を、例えば５×１０17〜５×１０18ｃｍ-3程度とすることができる。
【００６１】
ｐ型ウェルＰＷＬの上層部には、半導体領域ＶＴ１が形成されている。半導体領域ＶＴ１は、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域であり、ＭＩＳＦＥＴ７ａの閾値電圧を調整するための半導体領域である。半導体領域ＶＴ１におけるｐ型の不純物濃度を、例えばｐ型ウェルＰＷＬにおけるｐ型の不純物濃度よりも高くすることができる。
【００６２】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層１４上には、ゲート絶縁膜ＧＩ１が形成されており、ゲート絶縁膜ＧＩ１上に、ゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜からなる。ゲート電極ＧＥ１は、例えばポリシリコン膜からなる。
【００６３】
ゲート電極ＧＥ１の下方に位置する部分のＳＯＩ層１４には、チャネル領域ＣＨ１が形成されている。チャネル領域ＣＨ１は、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域であるか、または、不純物が導入されておらず、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の半導体領域である。チャネル領域ＣＨ１が、ｐ型の不純物を含有する場合、チャネル領域ＣＨ１におけるｐ型の不純物濃度を、例えば５×１０15〜５×１０16ｃｍ-3程度とすることができる。
【００６４】
平面視において、ゲート電極ＧＥ１の両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷ３が形成されている。
【００６５】
サイドウォールスペーサＳＷ３下に位置する部分のＳＯＩ層１４には、ｎ-型半導体領域２１ｃが形成されている。また、ゲート電極ＧＥ１の両側の各々で、平面視において、ｎ-型半導体領域２１ｃを挟んでゲート電極ＧＥ１と反対側に位置する部分のＳＯＩ層１４には、ｎ+型半導体領域２２ｃが形成されている。ｎ+型半導体領域２２ｃは、ｎ-型半導体領域２１ｃと接触しており、ｎ+型半導体領域２２ｃにおける不純物濃度は、ｎ-型半導体領域２１ｃにおける不純物濃度よりも高い。ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、によりＬＤＤ構造を有するｎ型の半導体領域２３ｃが形成されている。ｎ+型半導体領域２２ｃにおけるｎ型の不純物濃度を、例えば５×１０19〜５×１０20ｃｍ-3程度とすることができ、ｎ-型半導体領域２１ｃにおけるｎ型の不純物濃度を、ｎ+型半導体領域２２ｃにおけるｎ型の不純物濃度よりも低くすることができる。
【００６６】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、平面視において、サイドウォールスペーサＳＷ３を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上には、選択エピタキシャル成長により成長したシリコン膜からなる半導体膜２４ｃが形成されていてもよい。また、この半導体膜２４ｃにも、ｎ+型半導体領域２２ｃが形成されていてもよい。このとき、ｎ+型半導体領域２２ｃは、平面視において、ゲート電極ＣＧに対して両側に位置する部分のＳＯＩ層１４、および、半導体膜２４ｃに形成されている。
【００６７】
ゲート電極ＧＥ１の上面、および、ｎ+型半導体領域２２ｃの上面には、低抵抗化を図るため、シリサイド膜ＳＩＬが形成されている。
【００６８】
ｐ型ウェルＰＷＬは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１から、平面視において、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１の外部の領域ＡＲ３にかけて、形成されている。低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１と領域ＡＲ３との間には、素子分離領域ＳＲが設けられている。領域ＡＲ３では、隣り合う２つの素子分離領域ＳＲの間のＳＯＩ層１４およびＢＯＸ層１３が除去されて開口部ＯＰ１が形成され、開口部ＯＰ１の底部に露出した部分のｐ型ウェルＰＷＬの上層部およびｐ型ウェルＰＷＬ上には、ｐ型の半導体領域としてのコンタクト領域ＣＲ１が形成されている。コンタクト領域ＣＲ１は、領域ＡＲ３で、開口部ＯＰ１の底部に露出した部分のｐ型ウェルＰＷＬ上に形成された半導体膜２４ｃおよび半導体領域ＶＴ１を含む（後述する図２６参照）。そのため、領域ＡＲ３では、コンタクト領域ＣＲ１上に、プラグＰＧが形成され、ｐ型ウェルＰＷＬは、コンタクト領域ＣＲ１を介して、プラグＰＧと電気的に接続されている。なお、コンタクト領域ＣＲ１の上面には、シリサイド膜ＳＩＬが形成されている。
【００６９】
次に、低耐圧ＭＩＳＦＥＴとしてのｐチャネル型のＭＩＳＦＥＴ７ｂについて説明する。ＭＩＳＦＥＴ７ｂは、ｎ型ウェルＮＷＬと、半導体領域ＶＴ２と、ＢＯＸ層１３と、チャネル領域ＣＨ２と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、サイドウォールスペーサＳＷ４と、ｐ-型半導体領域２１ｄと、ｐ+型半導体領域２２ｄと、を有する。すなわち、ＭＩＳＦＥＴ７ｂは、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、ｐ-型半導体領域２１ｄと、ｐ+型半導体領域２２ｄと、により形成される。
【００７０】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、基体ＳＳの上層部、すなわち基体ＳＳの上面ＰＳ側には、ｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の半導体領域である。ｎ型ウェルＮＷＬにおけるｎ型の不純物濃度を、例えば５×１０17〜５×１０18ｃｍ-3程度とすることができる。
【００７１】
ｎ型ウェルＮＷＬの上層部には、半導体領域ＶＴ２が形成されている。半導体領域ＶＴ２は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の半導体領域であり、ＭＩＳＦＥＴ７ｂの閾値電圧を調整するための半導体領域である。半導体領域ＶＴ２におけるｎ型の不純物濃度を、例えばｎ型ウェルＮＷＬにおけるｎ型の不純物濃度よりも高くすることができる。
【００７２】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ＳＯＩ層１４上には、ゲート絶縁膜ＧＩ２が形成されており、ゲート絶縁膜ＧＩ２上に、ゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜からなる。ゲート電極ＧＥ２は、例えばポリシリコン膜からなる。
【００７３】
ゲート電極ＧＥ２の下方に位置する部分のＳＯＩ層１４には、チャネル領域ＣＨ２が形成されている。チャネル領域ＣＨ２は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の半導体領域であるか、または、不純物が導入されておらず、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の半導体領域である。チャネル領域ＣＨ２が、ｎ型の不純物を含有する場合、チャネル領域ＣＨ２におけるｎ型の不純物濃度を、例えば５×１０15〜５×１０16ｃｍ-3程度とすることができる。
【００７４】
平面視において、ゲート電極ＧＥ２の両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷ４が形成されている。
【００７５】
サイドウォールスペーサＳＷ４下に位置する部分のＳＯＩ層１４には、ｐ-型半導体領域２１ｄが形成されている。また、ゲート電極ＧＥ１の両側の各々で、平面視において、ｐ-型半導体領域２１ｄを挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層１４には、ｐ+型半導体領域２２ｄが形成されている。ｐ+型半導体領域２２ｄは、ｐ-型半導体領域２１ｄと接触しており、ｐ+型半導体領域２２ｄにおける不純物濃度は、ｐ-型半導体領域２１ｄにおける不純物濃度よりも高い。ｐ-型半導体領域２１ｄと、ｐ+型半導体領域２２ｄと、によりＬＤＤ構造を有するｐ型の半導体領域２３ｄが形成されている。ｐ+型半導体領域２２ｄにおけるｐ型の不純物濃度を、例えば５×１０19〜５×１０20ｃｍ-3程度とすることができ、ｐ-型半導体領域２１ｄにおけるｐ型の不純物濃度を、ｐ+型半導体領域２２ｄにおけるｐ型の不純物濃度よりも低くすることができる。
【００７６】
低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、平面視において、サイドウォールスペーサＳＷ４を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上には、選択エピタキシャル成長により成長したシリコン膜からなる半導体膜２４ｄが形成されていてもよい。また、この半導体膜２４ｄにも、ｐ+型半導体領域２２ｄが形成されていてもよい。このとき、ｐ+型半導体領域２２ｄは、平面視において、ゲート電極ＣＧに対して両側に位置する部分のＳＯＩ層１４、および、半導体膜２４ｄに形成されている。
【００７７】
ゲート電極ＧＥ２の上面、および、ｐ+型半導体領域２２ｄの上面には、低抵抗化を図るため、シリサイド膜ＳＩＬが形成されている。
【００７８】
ｎ型ウェルＮＷＬは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２から、平面視において、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２の外部の領域ＡＲ４にかけて、形成されている。低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２と領域ＡＲ４との間には、素子分離領域ＳＲが設けられている。領域ＡＲ４では、隣り合う２つの素子分離領域ＳＲの間のＳＯＩ層１４およびＢＯＸ層１３が除去されて開口部ＯＰ２が形成され、開口部ＯＰ２の底部に露出した部分のｎ型ウェルＮＷＬの上層部およびｎ型ウェルＮＷＬ上には、ｎ型の半導体領域としてのコンタクト領域ＣＲ２が形成されている。コンタクト領域ＣＲ２は、領域ＡＲ４で、開口部ＯＰ２の底部に露出した部分のｎ型ウェルＮＷＬ上に形成された半導体膜２４ｄおよび半導体領域ＶＴ２を含む（後述する図２５参照）。そのため、領域ＡＲ４では、コンタクト領域ＣＲ２上に、プラグＰＧが形成され、ｎ型ウェルＮＷＬは、コンタクト領域ＣＲ２を介して、プラグＰＧと電気的に接続されている。なお、コンタクト領域ＣＲ２の上面には、シリサイド膜ＳＩＬが形成されている。
【００７９】
ＳＯＩ基板ＳＢ上には、メモリセルＭＣ、ＭＩＳＦＥＴ７ａおよび７ｂを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜からなる絶縁膜、または、窒化シリコン膜からなる絶縁膜と酸化シリコン膜からなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００８０】
層間絶縁膜ＩＬ１にはコンタクトホールＣＮＴが形成され、そのコンタクトホールＣＮＴ内に、導体膜からなるプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図３では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、例えばタングステン（Ｗ）膜とすることができる。
【００８１】
プラグＰＧは、ｎ+型半導体領域２２ａおよび２２ｃ、ならびに、ｐ+型半導体領域２２ｂおよび２２ｄの各々の上に形成されており、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々の上にも形成されている。そして、プラグＰＧは、ｎ+型半導体領域２２ａおよび２２ｃ、ならびに、ｐ+型半導体領域２２ｂおよび２２ｄの各々と、電気的に接続されており、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々とも、電気的に接続されている。
【００８２】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成され、層間絶縁膜ＩＬ２に形成された配線溝には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線ＭＬ１が形成されている。また、第１層目の配線ＭＬ１上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線ＭＬ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００８３】
＜不揮発性メモリセルの動作＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれる不揮発性メモリセルとしてのメモリセルの動作について説明する。
【００８４】
図４〜図６は、メモリセルのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４において、セルトランジスタＣＴ１〜ＣＴ４のそれぞれは、図３に示すメモリセルＭＣに対応している。セルトランジスタＣＴ１およびＣＴ２の各々のゲート電極は、ワード線ＷＬ１に接続され、セルトランジスタＣＴ３およびＣＴ４の各々のゲート電極は、ワード線ＷＬ２に接続されている。
【００８５】
セルトランジスタＣＴ１およびＣＴ３の各々のソース領域としてのｎ型の半導体領域２３ａは、ソース線ＳＬ１に接続され、セルトランジスタＣＴ２およびＣＴ４の各々のソース領域としてのｎ型の半導体領域２３ａは、ソース線ＳＬ２に接続されている。セルトランジスタＣＴ１およびＣＴ３の各々のドレイン領域としてのｐ型の半導体領域２３ｂは、データ線ＤＬ１に接続され、セルトランジスタＣＴ２およびＣＴ４の各々のドレイン領域としてのｐ型の半導体領域２３ｂは、データ線ＤＬ２に接続されている。
【００８６】
セルトランジスタＣＴ１およびＣＴ３の各々のバックゲート（ｐ型ウェル）は、ウェルＷＥ１に接続され、セルトランジスタＣＴ２およびＣＴ４の各々のバックゲート（ｐ型ウェル）は、ウェルＷＥ２に接続されている。
【００８７】
図４〜図６では、説明を簡単にするため、メモリセルが２行２列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４〜図６において、例えばセルトランジスタＣＴ１の１列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。
【００８８】
次に、図４〜図６を用いて、１セル１トランジスタ型のメモリセルの書き込み動作、消去動作および読み出し動作を説明する。
【００８９】
まず、図４を用いて書き込み動作を説明する。例えば、データが書き込まれるメモリセル、すなわち選択メモリセルＳＭＣにおいて、セルトランジスタＣＴ１にデータが書き込まれる場合を考える。このとき、図４に示すように、ウェルＷＥ１の電位を−１．５Ｖとし、ワード線ＷＬ１の電位を５．５Ｖとし、ソース線ＳＬ１の電位を０Ｖとし、データ線ＤＬ１の電位を１．５Ｖとする。すると、選択メモリセルＳＭＣに含まれるセルトランジスタＣＴ１において、電荷蓄積膜に電子が例えばＦＮトンネルで注入されることにより、データが書き込まれる。
【００９０】
このとき、ウェルＷＥ２の電位を０Ｖとし、ワード線ＷＬ２の電位を−１．５Ｖとし、ソース線ＳＬ２の電位を０Ｖとし、データ線ＤＬ２の電位を０Ｖとする。これにより、データが書き込まれないメモリセル、すなわち非選択メモリセルＵＭＣに含まれるセルトランジスタＣＴ２〜ＣＴ４の各々において、電荷蓄積膜に電子が注入されないようにし、データが書き込まれないようにする。
【００９１】
次に、図５を用いて消去動作を説明する。例えば、データが消去されるメモリセル、すなわち選択メモリセルＳＭＣにおいて、セルトランジスタＣＴ１に蓄積されたデータが消去される場合を考える。このとき、図５に示すように、ウェルＷＥ１の電位を１．５Ｖとし、ワード線ＷＬ１の電位を−５．５Ｖとし、ソース線ＳＬ１の電位を０Ｖとし、データ線ＤＬ１の電位を１．５Ｖとする。すると、選択メモリセルＳＭＣに含まれるセルトランジスタＣＴ１において、電荷蓄積膜に正孔が例えばＦＮトンネルで注入され、電荷蓄積膜に蓄積された電子が消滅することにより、データが消去される。
【００９２】
このとき、ウェルＷＥ２の電位を０Ｖとし、ワード線ＷＬ２の電位を１．５Ｖとし、ソース線ＳＬ２の電位を０Ｖとし、データ線ＤＬ２の電位を０Ｖとする。これにより、データが消去されないメモリセル、すなわち非選択メモリセルＵＭＣに含まれるセルトランジスタＣＴ２〜ＣＴ４の各々において、電荷蓄積膜に正孔が注入されないようにし、データが消去されないようにする。
【００９３】
次に、図６を用いて読み出し動作を説明する。例えば、データが書き込まれるメモリセル、すなわち選択メモリセルＳＭＣにおいて、セルトランジスタＣＴ１のデータを読み出す場合を考える。このとき、図６に示すように、ウェルＷＥ１の電位を０Ｖとし、ワード線ＷＬ１の電位を１．５Ｖとし、ソース線ＳＬ１の電位を０Ｖとし、データ線ＤＬ１の電位を１．５Ｖとする。そして、セルトランジスタＣＴ１のソース領域としてのｎ型の半導体領域２３ａとドレイン領域としてのｐ型の半導体領域２３ｂとの間に流れる電流の大きさに基づいて、セルトランジスタＣＴ１のデータを読み出す。
【００９４】
また、ウェルＷＥ２の電位を０Ｖとし、ワード線ＷＬ２の電位を０Ｖとし、ソース線ＳＬ２の電位を０Ｖとし、データ線ＤＬ２の電位を０Ｖとする。このとき、非選択メモリセルＵＭＣに含まれるセルトランジスタＣＴ２はオンするが、セルトランジスタＣＴ２のソース領域としてのｎ型の半導体領域２３ａとドレイン領域としてのｐ型の半導体領域２３ｂとの間には電位差がないため電流は流れない。一方、非選択メモリセルＵＭＣに含まれるセルトランジスタＣＴ３およびＣＴ４がオンしないようにすることができる。
【００９５】
なお、上記の図４〜図６を用いた説明では、電位という表現を用いたが、電圧が、例えば接地電位に対する電位を意味する場合には、例えばウェルＷＥ１の電位、とは、ウェルＷＥ１に印加される電圧、を意味する。
【００９６】
＜書き込み動作および消去動作の際の電荷の挙動＞
次に、書き込み動作および消去動作の際の電荷の挙動について、比較例の半導体装置を参照しながら説明する。
【００９７】
図７および図８は、比較例の半導体装置の要部断面図である。図９および図１０は、実施の形態１の半導体装置の要部断面図である。図７および図９は、メモリセルＭＣの書き込み動作の際の電荷の挙動を模式的に示している。図８および図１０は、メモリセルＭＣの消去動作の際の電荷の挙動を模式的に示している。なお、図７〜図１０では、メモリセルＭＣの周辺を拡大して示し、図３に示したシリサイド膜ＳＩＬ、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ１よりも上方の部分の図示を省略している。また、図７〜図１０では、電子を「ｅ-」と標記し、正孔を「ｈ+」と表記している。
【００９８】
図１１は、比較例の半導体装置および実施の形態１の半導体装置において、正孔の密度の深さ方向の位置依存性を示すグラフである。図１１は、データを消去するための電圧を印加した直後の、ゲート電極ＣＧ、ゲート絶縁膜ＧＩＭ、チャネル領域ＣＨＭ、ＢＯＸ層１３、ならびに、半導体領域ＶＴＭを含めたｐ型ウェルＰＷＭの各々における正孔の密度を、ＴＣＡＤ（Technology Computer-Aided Design）シミュレーションにより計算した結果である。なお、本実施の形態１の計算において、ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度が、１×１０20ｃｍ-3以上になるような条件で、計算を行っている。また、比較例の計算においては、ｐ型の半導体領域２３ｂに代え、ｎ型の半導体領域１２３ｂを有すること以外の条件を等しくして、計算を行っている。
【００９９】
比較例の半導体装置は、メモリセルＭＣに含まれるソース領域およびドレイン領域に相当する２つの半導体領域のいずれもｎ型の半導体領域である点で、実施の形態１の半導体装置と異なる。
【０１００】
図７に示すように、メモリセルＭＣにおいて、サイドウォールスペーサＳＷ２下に位置する部分のＳＯＩ層１４には、ｐ-型半導体領域２１ｂに代え、ｎ-型半導体領域１２１ｂが形成されている。また、平面視において、ｎ-型半導体領域１２１ｂを挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４には、ｎ+型半導体領域１２２ｂが形成されている。そのため、比較例では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図７中右側）に位置する部分のＳＯＩ層１４には、ｎ-型半導体領域１２１ｂと、ｎ+型半導体領域１２２ｂと、を含むｎ型の半導体領域１２３ｂが形成されている。
【０１０１】
比較例の半導体装置においても、図４を用いて説明した方法と同様の方法により、メモリセルＭＣにデータを書き込む場合を考える。このような場合、メモリセルＭＣにデータを書き込む際に、ｎ型の半導体領域２３ａおよび１２３ｂ（図４のｐ型の半導体領域２３ｂに相当）のいずれに印加される電圧よりも高い電圧が、ゲート電極ＣＧに印加される。このとき、ｎ型の半導体領域２３ａおよび１２３ｂのいずれからも、電荷蓄積膜ＥＣに、電子が、例えばＦＮトンネルにより注入される。このｎ型の半導体領域２３ａおよび１２３ｂから電荷蓄積膜ＥＣに電子が注入される速度は、速い。
【０１０２】
一方、比較例の半導体装置においても、図５を用いて説明した方法と同様の方法により、メモリセルＭＣのデータを消去する場合を考える。このような場合、メモリセルＭＣのデータを消去する際に、ｎ型の半導体領域２３ａおよび１２３ｂ（図４の半導体領域２３ｂに相当）のいずれに印加される電圧よりも低い電圧がゲート電極ＣＧに印加される。このとき、チャネル領域ＣＨＭまたはｐ型ウェルＰＷＭから、電荷蓄積膜ＥＣに、正孔が、例えばＦＮトンネルにより注入される。
【０１０３】
ところが、チャネル領域ＣＨＭにおけるｐ型の不純物濃度は、ｐ型ウェルＰＷＭにおけるｐ型の不純物濃度に比べても低い。そのため、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに注入される正孔の数は、ｐ型ウェルＰＷＭから電荷蓄積膜ＥＣに注入される正孔の数に比べ、極めて少ない。また、ｐ型ウェルＰＷＭから電荷蓄積膜ＥＣに正孔を注入する前に、例えばＢＯＸ層１３を挟んで形成されている容量素子に電荷が蓄積、すなわち充電される必要があるので、ｐ型ウェルＰＷＭから電荷蓄積膜ＥＣに正孔が注入される速度は、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに正孔が注入される速度に比べて、遅い。
【０１０４】
すなわち、比較例の半導体装置では、データの書き込み速度は速いものの、データの消去速度が遅くなり、半導体装置の性能を向上させることができない。
【０１０５】
一方、本実施の形態１の半導体装置では、図９および図１０に示すように、メモリセルＭＣに含まれるソース領域およびドレイン領域に相当する２つの半導体領域のうち、一方がｎ型の半導体領域２３ａであり、他方はｐ型の半導体領域２３ｂである。
【０１０６】
本実施の形態１の半導体装置においては、メモリセルＭＣにデータを書き込む際に、ｎ型の半導体領域２３ａおよびｐ型の半導体領域２３ｂのいずれに印加される電圧よりも高い電圧が、ゲート電極ＣＧに印加される。このとき、図９に示すように、ｎ型の半導体領域２３ａから、電荷蓄積膜ＥＣに、電子が、例えばＦＮトンネルにより注入される。すなわち、本実施の形態１の半導体装置においては、ｎ型の半導体領域２３ａから電荷蓄積膜ＥＣに電子が注入されることにより、メモリセルＭＣにデータが書き込まれる。このｎ型の半導体領域２３ａから電荷蓄積膜ＥＣに電子が注入される速度は、速い。
【０１０７】
また、本実施の形態１の半導体装置においては、メモリセルＭＣのデータを消去する際に、ｎ型の半導体領域２３ａおよびおよびｐ型の半導体領域２３ｂのいずれに印加される電圧よりも低い電圧がゲート電極ＣＧに印加される。このとき、図１０に示すように、ｐ型の半導体領域２３ｂから、電荷蓄積膜ＥＣに、正孔が、例えばＦＮトンネルにより注入される。すなわち、本実施の形態１の半導体装置においては、ｐ型の半導体領域２３ｂから電荷蓄積膜ＥＣに正孔が注入されることにより、メモリセルＭＣに記憶されたデータが消去される。
【０１０８】
ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度は、チャネル領域ＣＨＭにおけるｐ型の不純物濃度よりも高い。そのため、ｐ型の半導体領域２３ｂから電荷蓄積膜ＥＣに注入される正孔の数は、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに注入される正孔の数に比べ、極めて多い。
【０１０９】
したがって、ｐ型ウェルＰＷＭから電荷蓄積膜ＥＣに正孔が注入される必要がない。また、ｐ型の半導体領域２３ｂから電荷蓄積膜ＥＣに正孔が注入される速度は、チャネル領域ＣＨＭおよびｐ型ウェルＰＷＭから電荷蓄積膜ＥＣに正孔が注入される速度に比べ、速い。
【０１１０】
図１１のグラフからも、データを消去するための電圧を印加した直後に、実施の形態１でのチャネル領域ＣＨＭにおける正孔の密度が、比較例でのチャネル領域ＣＨＭにおけるに正孔の密度よりも高くなっていることが分かる。また、データを消去するための電圧を印加した直後に、実施の形態１での電荷蓄積膜ＥＣ（図１１ではゲート絶縁膜ＧＩＭとして表記）における正孔の密度が、比較例での電荷蓄積膜ＥＣ（図１１ではゲート絶縁膜ＧＩＭとして表記）における正孔の密度よりも高くなっていることが分かる。これらのことから、図１１に示すデータは、本実施の形態１において、比較例に比べ、電荷蓄積膜ＥＣに注入される正孔の数が多いことを裏付けるものである。
【０１１１】
＜本実施の形態の主要な特徴と効果＞
以上説明したように、本実施の形態１の半導体装置では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側に位置する部分のＳＯＩ層１４には、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、を含むｎ型の半導体領域２３ａが形成されている。また、本実施の形態１の半導体装置では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側に位置する部分のＳＯＩ層１４には、ｐ-型半導体領域２１ｂと、ｐ+型半導体領域２２ｂと、を含むｐ型の半導体領域２３ｂが形成されている。
【０１１２】
そのため、本実施の形態１の半導体装置では、メモリセルＭＣのデータを消去する際に、ｐ型の半導体領域２３ｂから電荷蓄積膜ＥＣに正孔が注入される速度が速いので、データの消去速度が速くなり、半導体装置の性能を向上させることができる。
【０１１３】
好適には、ｎ型の半導体領域２３ａにおけるｎ型の不純物濃度は、ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度よりも高い。
【０１１４】
本実施の形態１におけるメモリセルＭＣでは、チャネル領域ＣＨＭがｐ型の半導体領域である場合、ｎ型の半導体領域２３ａにおけるｎ型の不純物濃度を高くした方が、ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度を高くした場合よりも、ｎ型の半導体領域２３ａとｐ型の半導体領域２３ｂとの間で流れる電流が大きくなる。そして、ｎ型の半導体領域２３ａとｐ型の半導体領域２３ｂとの間で流れる電流が大きくなると、読み出し電圧を低くすることができるので、半導体装置の性能を向上させることができる。
【０１１５】
これは、チャネル領域ＣＨＭがｐ型の半導体領域である場合、例えば、ｎ型の半導体領域２３ａとｐ型の半導体領域２３ｂとの間を流れる電流の大きさが、ｐ型の半導体領域であるチャネル領域ＣＨＭとｎ型の半導体領域２３ａとの間のｐｎ接合を流れる電流の大きさの影響を受けるためとも考えられる。このような場合、ｐ型の半導体領域２３ｂにおけるｐ型の不純物濃度を高くする場合よりも、ｎ型の半導体領域２３ａにおけるｎ型の不純物濃度を高くした場合に、ｐｎ接合を流れる電流の大きさをより大きくすることができると考えられる。
【０１１６】
具体的には、ｎ+型半導体領域２２ａにおけるｎ型の不純物濃度を、ｐ+型半導体領域２２ｂにおけるｐ型の不純物濃度よりも高くすることができる。
【０１１７】
好適には、メモリセルＭＣに記憶されたデータを読み出す際に、ｐ型の半導体領域２３ｂには、ｎ型の半導体領域２３ａに印加される電圧よりも高い電圧が印加される。すなわち、メモリセルＭＣをｎチャネル型のＭＩＳＦＥＴに類似したものと捉えた場合、ｐ型の半導体領域２３ｂをｎチャネル型のＭＩＳＦＥＴのドレイン領域とし、ｎ型の半導体領域２３ａをｎチャネル型のＭＩＳＦＥＴのソース領域として読み出し動作を行う。
【０１１８】
一方、ｐ型の半導体領域２３ｂをｎチャネル型のＭＩＳＦＥＴのソース領域とし、ｎ型の半導体領域２３ａをｎチャネル型のＭＩＳＦＥＴのドレイン領域とした場合でも、ｐ型の半導体領域であるチャネル領域ＣＨＭと、ｎ型の半導体領域２３ａとの間のｐｎ接合に順方向の電圧が印加されれば読み出し動作は可能である。このような場合、ｎ型の半導体領域２３ａに、ｐ型の半導体領域２３ｂに印加される電圧よりも低い電圧を印加すればよい。
【０１１９】
しかし、通常のｎチャネル型のＭＩＳＦＥＴにおいては、ソース領域に０Ｖを印加し、ドレイン領域に正の電圧を印加する、すなわちソース線ＳＬ１（図６参照）の電位を０Ｖとし、データ線ＤＬ１（図６参照）の電位を正の電位とする場合が一般的である。このことを考慮すると、データを読み出す際に、ｐ型の半導体領域２３ｂには、ｎ型の半導体領域２３ａに印加される電圧よりも高い電圧が印加されることが好ましい。そして、このような場合、メモリセルＭＣが形成されたメモリ形成領域ＭＲと、それ以外の領域との間で、ソース領域に接続される配線同士を電気的に接続するか、または、ドレイン領域に接続される配線同士を電気的に接続することができ、半導体装置の設計を容易にすることができる。
【０１２０】
なお、本実施の形態１におけるメモリセルＭＣに含まれる各半導体領域の導電型を一括して逆の導電型にしてもよい。このような場合には、消去動作の際に、正孔に代えて電子を注入することになるが、その電子を注入する速度を速くすることができ、半導体装置の性能を向上させることができる。
【０１２１】
また、本実施の形態１におけるメモリセルＭＣのゲート絶縁膜ＧＩＭが、電荷蓄積膜ＥＣに代えて例えば金属膜などの導電膜を有し、かつ、その導電膜が電気的に浮遊した状態であってもよい。すなわち、本実施の形態１におけるメモリセルＭＣが、電荷蓄積部としてＳＯＮＯＳ膜を有するものではなく、フローティングゲートを有するものであってもよい。
【０１２２】
＜実施の形態１の半導体装置の変形例＞
図１２は、実施の形態１の変形例の半導体装置の要部断面図である。
【０１２３】
図１２に示すように、隣り合う２つのメモリセルＭＣとしてのメモリセルＭＣ１およびＭＣ２が、メモリセルＭＣ１およびＭＣ２の各々に含まれるｎ型の半導体領域２３ａ同士が隣り合うように配置され、配線ＭＬ１としての配線ＭＬ１１が、ソース線として共有されていてもよい。すなわち、配線ＭＬ１１は、プラグＰＧおよびシリサイド膜ＳＩＬを介してメモリセルＭＣ１のｎ型の半導体領域２３ａと電気的に接続され、かつ、プラグＰＧおよびシリサイド膜ＳＩＬを介してメモリセルＭＣ２のｎ型の半導体領域２３ａと電気的に接続されていてもよい。これにより、半導体チップの面積を低減し、配線ＭＬ１の数を低減することができる。
【０１２４】
また、図１２に示すように、隣り合う２つのメモリセルＭＣとしてのメモリセルＭＣ１およびＭＣ２の各々に含まれるｐ型ウェルＰＷＭが、接触せず、分離されていてもよい。これにより、例えばメモリセルＭＣ１およびＭＣ２の各々に含まれるｐ型ウェルＰＷＭに印加される電圧を、個別に制御することができる。
【０１２５】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【０１２６】
図１３および図１４は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図１５〜図２６は、実施の形態１の半導体装置の製造工程中の要部断面図である。図１５〜図２６には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【０１２７】
本実施の形態１においては、メモリ形成領域ＭＲにｎチャネル型のＭＩＳＦＥＴに類似した構造を有するメモリセルＭＣ（図２６参照）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴに類似した構造を有するメモリセルＭＣを形成することもできる（以下の実施の形態においても同様）。
【０１２８】
本実施の形態１においては、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に、ｎチャネル型のＭＩＳＦＥＴ７ａ（図２５参照）を形成し、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２に、ｐチャネル型のＭＩＳＦＥＴ７ｂ（図２６参照）を形成する場合について説明する。なお、主回路形成領域ＡＲのうち低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１の外部の領域を領域ＡＲ３とし、主回路形成領域ＡＲのうち低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２の外部の領域を領域ＡＲ４とする。
【０１２９】
まず、図１５に示すように、ＳＯＩ基板ＳＢを用意、すなわち準備する（図１３のステップＳ１）。このステップＳ１では、基体ＳＳと、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、基体ＳＳ上に形成されたＢＯＸ層１３と、ＢＯＸ層１３上に形成されたＳＯＩ層１４と、を有する、半導体基板としてのＳＯＩ基板ＳＢを用意する。
【０１３０】
基体ＳＳは、例えばシリコン（Ｓｉ）基板からなり、好適には、シリコン単結晶基板からなる。ＢＯＸ層１３は、例えば酸化シリコン膜からなる。ＢＯＸ層１３の厚さは、例えば１０〜４０ｎｍ程度である。ＳＯＩ層１４は、例えばシリコン単結晶層からなる。ＳＯＩ層１４の厚さは、例えば１０〜２０ｎｍ程度である。
【０１３１】
次に、図１５に示すように、素子分離領域ＳＲを形成する（図１３のステップＳ２）。このステップＳ２では、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＳＲを形成する。
【０１３２】
このＳＴＩ法では、まず、ＳＯＩ基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにＳＯＩ基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、ＳＯＩ基板ＳＢ上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ絶縁膜を埋め込んだ素子分離領域ＳＲを形成することができる。
【０１３３】
このようにして、素子分離領域ＳＲを形成することにより、素子分離領域ＳＲによって、メモリ形成領域ＭＲと主回路形成領域ＡＲとが区画され、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１と低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２と領域ＡＲ３と領域ＡＲ４とに区画される。
【０１３４】
次に、図１５に示すように、犠牲酸化膜ＳＯ１を形成する（図１３のステップＳ３）。このステップＳ３では、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ１を、例えば熱酸化法などにより形成する。このとき、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ１が形成される。犠牲酸化膜ＳＯ１は、例えば酸化シリコン膜からなる。なお、犠牲酸化膜ＳＯ１は、領域ＡＲ３およびＡＲ４でも、ＳＯＩ層１４上に形成される。
【０１３５】
犠牲酸化膜ＳＯ１を形成することにより、後述するステップＳ４において、ｐ型ウェルＰＷＭおよびＰＷＬ、ならびに、ｎ型ウェルＮＷＬ（後述する図１６参照）を形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１３６】
次に、図１６に示すように、ｐ型ウェルＰＷＭおよびＰＷＬ、ならびに、ｎ型ウェルＮＷＬを形成する（図１３のステップＳ４）。
【０１３７】
このステップＳ４では、まず、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２を覆い、かつ、メモリ形成領域ＭＲを露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、基体ＳＳに導入する。
【０１３８】
これにより、メモリ形成領域ＭＲで、基体ＳＳの主面としての上面ＰＳ側に、ｐ型ウェルＰＷＭを形成する。ｐ型ウェルＰＷＭにおけるｐ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。このとき、メモリ形成領域ＭＲで、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法によりｐ型ウェルＰＷＭを形成する際に、ｐ型ウェルＰＷＭの上面に損傷が加えられることを防止することができる。
【０１３９】
このステップＳ４では、また、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、基体ＳＳに導入する。
【０１４０】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、基体ＳＳの上面ＰＳ側に、ｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬにおけるｐ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法によりｐ型ウェルＰＷＬを形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１４１】
なお、ｐ型ウェルＰＷＬは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１の外部の領域ＡＲ３でも、基体ＳＳの上面ＰＳ側に形成される。
【０１４２】
このステップＳ４では、また、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、基体ＳＳに導入する。
【０１４３】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、基体ＳＳの上面ＰＳ側に、ｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬにおけるｎ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法によりｎ型ウェルＮＷＬを形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１４４】
なお、ｎ型ウェルＮＷＬは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２の外部の領域ＡＲ４でも、基体ＳＳの上面ＰＳ側に形成される。
【０１４５】
次に、図１７に示すように、半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する（図１３のステップＳ５）。
【０１４６】
このステップＳ５では、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２を覆い、かつ、メモリ形成領域ＭＲを露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、ｐ型ウェルＰＷＭの上層部に導入する。
【０１４７】
これにより、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭの上層部に、半導体領域ＶＴＭを形成する。半導体領域ＶＴＭにおけるｐ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度で、かつ、ｐ型ウェルＰＷＭにおけるｐ型の不純物濃度よりも高くなるように、イオン注入の際の注入条件が調整される。このとき、メモリ形成領域ＭＲで、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法により半導体領域ＶＴＭを形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１４８】
このステップＳ５では、また、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、ｐ型ウェルＰＷＬの上層部に導入する。
【０１４９】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ｐ型ウェルＰＷＬの上層部に、半導体領域ＶＴ１を形成する。半導体領域ＶＴ１におけるｐ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度で、かつ、ｐ型ウェルＰＷＬにおけるｐ型の不純物濃度よりも高くなるように、イオン注入の際の注入条件が調整される。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法により半導体領域ＶＴ１を形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１５０】
なお、半導体領域ＶＴ１は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１の外部の領域ＡＲ３でも、ｐ型ウェルＰＷＬの上層部に形成される。
【０１５１】
このステップＳ５では、また、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、ｎ型ウェルＮＷＬの上層部に導入する。
【０１５２】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ｎ型ウェルＮＷＬの上層部に、半導体領域ＶＴ２を形成する。半導体領域ＶＴ２におけるｎ型の不純物濃度が、例えば５×１０17〜５×１０18ｃｍ-3程度で、かつ、ｎ型ウェルＮＷＬにおけるｎ型の不純物濃度よりも高くなるように、イオン注入の際の注入条件が調整される。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ＳＯＩ層１４上に犠牲酸化膜ＳＯ１が形成されているため、イオン注入法により半導体領域ＶＴ２を形成する際に、ＳＯＩ層１４に損傷が加えられることを防止することができる。
【０１５３】
なお、半導体領域ＶＴ２は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２の外部の領域ＡＲ４でも、ｎ型ウェルＮＷＬの上層部に形成される。
【０１５４】
このステップＳ５では、次に、図１７に示すように、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に形成されている犠牲酸化膜ＳＯ１を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。
【０１５５】
このステップＳ５では、次に、図１７に示すように、開口部ＯＰ１およびＯＰ２を形成する。すなわち、領域ＡＲ３で、レジスト膜をマスクとした異方性ドライエッチング法により、ＳＯＩ層１４の一部を除去し、続いてウェットエッチング法によりＢＯＸ層１３を除去することにより、ＳＯＩ層１４およびＢＯＸ層１３を貫通して半導体領域ＶＴ１に達する開口部ＯＰ１を形成する。また、領域ＡＲ４で、レジスト膜をマスクとした異方性ドライエッチング法により、ＳＯＩ層１４の一部を除去し、続いてウェットエッチング法によりＢＯＸ層１３を除去することにより、ＳＯＩ層１４およびＢＯＸ層１３を貫通して半導体領域ＶＴ２に達する開口部ＯＰ２を形成する。開口部ＯＰ１は、ｐ型ウェルＰＷＬとの電気的接触を確保するために形成され、開口部ＯＰ２は、ｎ型ウェルＮＷＬとの電気的接触を確保するために形成する。
【０１５６】
次に、図１８に示すように、絶縁膜ＩＦＧおよびＩＳ１を形成する（図４のステップＳ６）。
【０１５７】
このステップＳ６では、まず、図１８に示すように、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ２を、例えば熱酸化法などにより形成する。
【０１５８】
このとき、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ２が形成される。犠牲酸化膜ＳＯ２は、例えば酸化シリコン膜からなる。なお、犠牲酸化膜ＳＯ２は、領域ＡＲ３でも、半導体領域ＶＴ１上に形成され、領域ＡＲ４でも、半導体領域ＶＴ２上に形成される。
【０１５９】
このステップＳ６では、次に、図１８に示すように、レジスト膜（図示は省略）をマスクとしたエッチングにより、メモリ形成領域ＭＲに形成されている犠牲酸化膜ＳＯ２を除去する。
【０１６０】
このステップＳ６では、次に、図１８に示すように、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ２を覆う絶縁膜ＩＦＧを形成する。具体的には、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、犠牲酸化膜ＳＯ２を覆う絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成し、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ１と、電荷蓄積膜ＥＣと、絶縁膜ＩＦ２と、により絶縁膜ＩＦＧが形成される。絶縁膜ＩＦＧは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する絶縁膜である。なお、絶縁膜ＩＦＧは、領域ＡＲ３でも、犠牲酸化膜ＳＯ２上に形成され、領域ＡＲ４でも、犠牲酸化膜ＳＯ２上に形成される。
【０１６１】
絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。好適には、絶縁膜ＩＦ１を、ＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。ＩＳＳＧ酸化法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば８００〜１１００℃の温度に加熱したシリコンなどからなるＳＯＩ層１４の表面でラジカル酸化反応をさせることにより、ＳＯＩ層１４の表面に例えば酸化シリコンからなる酸化膜を形成する方法である。ＩＳＳＧ酸化法における酸化力は、ラジカル酸化反応を用いるため、例えば熱酸化法などにおける酸化力に比べて高い。したがって、ＩＳＳＧ酸化法を用いることにより、緻密で良質な膜質の酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。絶縁膜ＩＦ１の厚さは、例えば２ｎｍ程度である。
【０１６２】
電荷蓄積膜ＥＣは、例えば窒化シリコン膜からなる。例えば、電荷蓄積膜ＥＣを、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。電荷蓄積膜ＥＣの厚さは、例えば８ｎｍ程度である。
【０１６３】
絶縁膜ＩＦ２は、例えば酸化シリコン膜からなる。好適には、絶縁膜ＩＦ２を、例えば、ＨＴＯ（High Temperature Oxide）法により形成することができ、これにより、緻密で良質な膜質の酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。絶縁膜ＩＦ２の厚さは、例えば３ｎｍ程度である。
【０１６４】
次に、図１９に示すように、レジスト膜（図示は省略）をマスクとしたエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２に形成されている絶縁膜ＩＦＧおよび犠牲酸化膜ＳＯ２を除去する。このようにして、メモリ形成領域ＭＲで、ＳＯＩ層１４上に、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜としての絶縁膜ＩＦＧを形成することができる。絶縁膜ＩＦＧは、ＯＮＯ（Oxide Nitride Oxide）膜とも称される。なお、領域ＡＲ３およびＡＲ４でも、絶縁膜ＩＦＧおよび犠牲酸化膜ＳＯ２が除去される。
【０１６５】
このステップＳ６では、次に、図１９に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、ゲート絶縁膜用の絶縁膜ＩＳ１を、例えば熱酸化法などにより形成する。犠牲酸化膜ＳＯ１は、例えば酸化シリコン膜からなる。なお、絶縁膜ＩＳ１は、領域ＡＲ３でも、半導体領域ＶＴ１上に形成され、領域ＡＲ４でも、半導体領域ＶＴ２上に形成される。
【０１６６】
次に、図２０に示すように、導電膜ＣＦ１を形成する（図１３のステップＳ７）。このステップＳ７では、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、絶縁膜ＩＦＧ上に、ゲート電極用の導電膜ＣＦ１を形成する。
【０１６７】
好適には、導電膜ＣＦ１は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜ＣＦ１を、ＣＶＤ法などを用いて形成することができる。導電膜ＣＦ１の厚さを、絶縁膜ＩＦＧおよびＩＳ１を覆うように十分な程度の厚さとすることができる。また、導電膜ＣＦ１の成膜時は導電膜ＣＦ１をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１６８】
好適には、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１では、導電膜ＣＦ１に含まれる導電膜ＣＦ１１として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入したものを用いることができる。また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２では、導電膜ＣＦ１に含まれる導電膜ＣＦ１２として、例えばホウ素（Ｂ）などのｐ型の不純物を導入したものを用いることができる。
【０１６９】
不純物は、導電膜ＣＦ１の成膜時または成膜後に導入することができる。導電膜ＣＦ１の成膜時に不純物を導入する場合には、導電膜ＣＦ１の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜ＣＦ１を成膜することができる。あるいは、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜ＣＦ１を形成することができる。
【０１７０】
次に、図２１に示すように、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングする（図１３のステップＳ８）。
【０１７１】
このステップＳ８では、まず、図２１に示すように、導電膜ＣＦ１上に、例えば窒化シリコン膜などからなるハードマスク膜ＨＭを形成し、ハードマスク膜ＨＭ上にレジスト膜（図示は省略）を塗布した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭをパターニングする。ハードマスク膜ＨＭは、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域に配置された部分の導電膜ＣＦ１が、ハードマスク膜ＨＭにより覆われ、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域以外の領域に配置された部分の導電膜ＣＦ１が、ハードマスク膜ＨＭから露出するように、パターニングされる。また、ハードマスク膜ＨＭは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２でも同様に、ゲート電極ＧＥ１およびＧＥ２を形成する領域に配置された部分の導電膜ＣＦ１が、ハードマスク膜ＨＭにより覆われるように、パターニングされる。
【０１７２】
このステップＳ８では、次に、図２１に示すように、パターニングされたハードマスク膜ＨＭをマスクとして用いて、導電膜ＣＦ１、ならびに、絶縁膜ＩＦＧおよびＩＳ１を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１７３】
これにより、メモリ形成領域ＭＲで、導電膜ＣＦ１からなるゲート電極ＣＧが形成され、ゲート電極ＣＧとＳＯＩ層１４との間の部分の絶縁膜ＩＦＧからなるゲート絶縁膜ＧＩＭが形成される。すなわち、ゲート電極ＣＧは、メモリ形成領域ＭＲで、ＳＯＩ層１４上に、ゲート絶縁膜ＧＩＭを介して形成される。
【０１７４】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層１４上に、導電膜ＣＦ１からなるゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１とＳＯＩ層１４との間の部分の絶縁膜ＩＳ１からなるゲート絶縁膜ＧＩ１が形成される。すなわち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層１４上に、ゲート絶縁膜ＧＩ１を介して形成される。
【０１７５】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ＳＯＩ層１４上に、導電膜ＣＦ１からなるゲート電極ＧＥ２が形成され、ゲート電極ＧＥ２とＳＯＩ層１４との間の部分の絶縁膜ＩＳ１からなるゲート絶縁膜ＧＩ２が形成される。すなわち、ゲート電極ＧＥ２は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ＳＯＩ層１４上に、ゲート絶縁膜ＧＩ２を介して形成される。
【０１７６】
このように、図１８〜図２１を用いて説明した工程を行うことにより、ＳＯＩ層１４上に、内部に電荷蓄積膜ＥＣを有するゲート絶縁膜ＧＩＭを形成し、ゲート絶縁膜ＧＩＭ上に、ゲート電極ＣＧを形成することになる。
【０１７７】
なお、図１８〜図２１を用いて説明した工程は一例である。したがって、例えば、メモリ形成領域ＭＲでゲート絶縁膜用の絶縁膜およびゲート電極用の導電膜を形成する工程を、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２でゲート絶縁膜用の絶縁膜およびゲート電極用の導電膜を形成する工程の前または後に行うなど、各種の方法を用いることができる。
【０１７８】
次に、図２２に示すように、サイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を形成する（図１３のステップＳ９）。
【０１７９】
このステップＳ９では、まず、図２２に示すように、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ＳＯＩ層１４上に、サイドウォールスペーサ用の絶縁膜ＩＳ２を形成する。絶縁膜ＩＳ２は、例えば窒化シリコン膜からなる。
【０１８０】
このステップＳ１０では、次に、図２２に示すように、絶縁膜ＩＳ２を、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの一方の側（図２２中左側）の側面に、絶縁膜ＩＳ２からなるサイドウォールスペーサＳＰ１を形成し、ゲート電極ＣＧの一方の側と反対側（図２２中右側）の側面に、絶縁膜ＩＳ２からなるサイドウォールスペーサＳＰ２を形成する。
【０１８１】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ１の両側面の各々に、絶縁膜ＩＳ２からなるサイドウォールスペーサＳＰ３をそれぞれ形成し、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ゲート電極ＧＥ２の両側面の各々に、絶縁膜ＩＳ２からなるサイドウォールスペーサＳＰ４をそれぞれ形成する。
【０１８２】
次に、図２３に示すように、半導体膜２４ａ、２４ｂ、２４ｃおよび２４ｄを形成する（図１３のステップＳ１０）。このステップＳ１０では、メモリ形成領域ＭＲで、サイドウォールスペーサＳＰ１を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上に、例えば２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜２４ａを、選択的に形成する。また、メモリ形成領域ＭＲで、サイドウォールスペーサＳＰ２を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４上に、例えば２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜２４ｂを、選択的に形成する。
【０１８３】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、サイドウォールスペーサＳＰ３を挟んでゲート電極ＧＥ１と反対側に位置する部分のＳＯＩ層１４上に、例えば厚さ２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜２４ｃを、選択的に形成する。また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、サイドウォールスペーサＳＰ４を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層１４上に、例えば厚さ２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜２４ｄを、選択的に形成する。
【０１８４】
この半導体膜２４ａ、２４ｂ、２４ｃおよび２４ｄは、ＳＯＩ層１４の表面を清浄にし、自然酸化膜を除去した状態で、例えばモノシランガスを原料とするＣＶＤ法により形成する。このとき、領域ＡＲ３で、開口部ＯＰ１の底部に露出した半導体領域ＶＴ１上、すなわち開口部ＯＰ１の内部にも、半導体膜２４ｃが形成される。また、領域ＡＲ４で、開口部ＯＰ２の底部に露出した半導体領域ＶＴ２上、すなわち開口部ＯＰ２の内部にも、半導体膜２４ｄが形成される。
【０１８５】
なお、半導体膜２４ａ、２４ｂ、２４ｃおよび２４ｄの選択成長は必須ではなく、素子特性の要求によっては省略することもできる。
【０１８６】
次に、図２４に示すように、サイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を除去する（図１４のステップＳ１１）。このステップＳ１１では、メモリ形成領域ＭＲ、ならびに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２で、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の両側面に形成されているサイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を、例えばウェットエッチングにより除去する。なお、例えば窒化シリコン膜からなるサイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を除去する際に、例えば窒化シリコン膜からなるハードマスク膜ＨＭも除去される。
【０１８７】
次に、図２４に示すように、ｎ-型半導体領域２１ａおよび２１ｃ、ならびに、ｐ-型半導体領域２１ｂおよび２１ｄを形成する（図１４のステップＳ１２）。
【０１８８】
このステップＳ１２では、メモリ形成領域ＭＲのうち、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図２４中右側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆うように、レジスト膜（図示は省略）をパターニングする。また、このステップＳ１２では、メモリ形成領域ＭＲのうち、平面視において、ゲート電極ＣＧに対して一方の側（図２４中左側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、半導体膜２４ａおよび半導体膜２４ａ下のＳＯＩ層１４、ならびに、半導体膜２４ｃおよび半導体膜２４ｃ下のＳＯＩ層１４に導入する。
【０１８９】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側に位置する部分のＳＯＩ層１４に、ｎ-型半導体領域２１ａを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、平面視において、ゲート電極ＧＥ１を挟んで両側に位置する部分のＳＯＩ層１４に、ｎ-型半導体領域２１ｃを形成する。ｎ-型半導体領域２１ａは、メモリ形成領域ＭＲで、ゲート電極ＣＧに整合して形成され、ｎ-型半導体領域２１ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ１に整合して形成される。なお、ｎ-型半導体領域２１ａは、メモリ形成領域ＭＲで、半導体膜２４ａの上層部にも形成され、ｎ-型半導体領域２１ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、半導体膜２４ｃの上層部にも形成される。
【０１９０】
また、このステップＳ１２では、メモリ形成領域ＭＲのうち、平面視において、ゲート電極ＣＧに対して一方の側（図２４中左側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆うように、レジスト膜（図示は省略）をパターニングする。また、このステップＳ１２では、メモリ形成領域ＭＲのうち、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図２４中右側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体膜２４ｂおよび半導体膜２４ｂ下のＳＯＩ層１４、ならびに、半導体膜２４ｄおよび半導体膜２４ｄ下のＳＯＩ層１４に導入する。
【０１９１】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側に位置する部分のＳＯＩ層１４に、ｐ-型半導体領域２１ｂを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、平面視において、ゲート電極ＧＥ２を挟んで両側に位置する部分のＳＯＩ層１４に、ｐ-型半導体領域２１ｄを形成する。ｐ-型半導体領域２１ｂは、メモリ形成領域ＭＲで、ゲート電極ＣＧに整合して形成され、ｐ-型半導体領域２１ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ゲート電極ＧＥ２に整合して形成される。なお、ｐ-型半導体領域２１ｂは、メモリ形成領域ＭＲで、半導体膜２４ｂの上層部にも形成され、ｐ-型半導体領域２１ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、半導体膜２４ｄの上層部にも形成される。
【０１９２】
また、ゲート電極ＣＧの下方に位置する部分のＳＯＩ層１４に、ｐ型またはイントリンシック状態の半導体領域としてのチャネル領域ＣＨＭが形成される。また、ゲート電極ＧＥ１の下方に位置する部分のＳＯＩ層１４に、ｐ型またはイントリンシック状態の半導体領域としてのチャネル領域ＣＨ１が形成され、ゲート電極ＧＥ２の下方に位置する部分のＳＯＩ層１４に、ｎ型またはイントリンシック状態の半導体領域としてのチャネル領域ＣＨ２が形成される。
【０１９３】
次に、図２５に示すように、サイドウォールスペーサＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を形成する（図１４のステップＳ１３）。
【０１９４】
このステップＳ１３では、次に、図２５に示すように、ＳＯＩ基板ＳＢの上面全面に、サイドウォールスペーサ用の絶縁膜ＩＳ３を形成する。絶縁膜ＩＳ３は、例えば、酸化シリコン膜からなる絶縁膜、窒化シリコン膜からなる絶縁膜、または、それらの積層膜などからなる。
【０１９５】
このステップＳ１３では、次に、図２５に示すように、絶縁膜ＩＳ３を、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの一方の側（図２５中左側）の側面に、絶縁膜ＩＳ３からなるサイドウォールスペーサＳＷ１を形成し、ゲート電極ＣＧの一方の側と反対側（図２５中右側）の側面に、絶縁膜ＩＳ３からなるサイドウォールスペーサＳＷ２を形成する。このとき、サイドウォールスペーサＳＷ１は、ゲート電極ＣＧと半導体膜２４ａとの間に形成され、サイドウォールスペーサＳＷ２は、ゲート電極ＣＧと半導体膜２４ｂとの間に形成される。
【０１９６】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ１の両側面の各々に、絶縁膜ＩＳ３からなるサイドウォールスペーサＳＷ３をそれぞれ形成する。サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１と半導体膜２４ｃとの間に形成される。
【０１９７】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ゲート電極ＧＥ２の両側面の各々に、絶縁膜ＩＳ３からなるサイドウォールスペーサＳＷ４をそれぞれ形成する。サイドウォールスペーサＳＷ４は、ゲート電極ＧＥ２と半導体膜２４ｄとの間に形成される。
【０１９８】
次に、図２５に示すように、ｎ+型半導体領域２２ａおよび２２ｃを形成する（図１４のステップＳ１４）。
【０１９９】
このステップＳ１４では、メモリ形成領域ＭＲのうち、ゲート電極ＣＧに対して一方の側と反対側（図２５中右側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆うように、レジスト膜ＰＲ１をパターニングする。また、このステップＳ１４では、メモリ形成領域ＭＲのうち、ゲート電極ＣＧに対して一方の側（図２５中左側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、レジスト膜ＰＲ１をパターニングする。そして、パターニングされたレジスト膜ＰＲ１をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、半導体膜２４ａおよび半導体膜２４ａ下のＳＯＩ層１４に導入し、半導体膜２４ｃおよび半導体膜２４ｃ下のＳＯＩ層１４に導入する。すなわち、半導体膜２４ａおよび２４ｃに、ｎ型の不純物イオンＩＭ１をイオン注入する。
【０２００】
これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ１を挟んでゲート電極ＣＧと反対側に位置する部分の半導体膜２４ａおよびＳＯＩ層１４に、ｎ+型半導体領域２２ａを形成する。また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、平面視において、サイドウォールスペーサＳＷ３を挟んでゲート電極ＧＥ１と反対側に位置する部分の半導体膜２４ｃおよびＳＯＩ層１４に、ｎ+型半導体領域２２ｃを形成する。ｎ+型半導体領域２２ａは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷ１に整合して形成され、ｎ+型半導体領域２２ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、サイドウォールスペーサＳＷ３に整合して形成される。ｎ+型半導体領域２２ａおよび２２ｃにおけるｎ型の不純物濃度が、例えば５×１０19〜５×１０20ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。
【０２０１】
これにより、図２５に示すように、平面視において、ゲート電極ＣＧに対して一方の側（図２６中左側）に位置する部分のＳＯＩ層１４に、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、を含むｎ型の半導体領域２３ａが形成される。
【０２０２】
一方、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷ３と、ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、により、ｎチャネル型のＭＩＳＦＥＴ７ａが形成される。また、ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、を含むｎ型の半導体領域２３ｃが形成される。
【０２０３】
なお、このステップＳ１４では、領域ＡＲ４を露出させるように、レジスト膜ＰＲ１がパターニングされ、領域ＡＲ４で、ｎ型の不純物が、半導体膜２４ｄおよび半導体領域ＶＴ２に導入される。そして、領域ＡＲ４で、ｎ型の不純物が導入された半導体膜２４ｄおよび半導体領域ＶＴ２を含むコンタクト領域ＣＲ２が形成される。
【０２０４】
次に、図２６に示すように、ｐ+型半導体領域２２ｂおよび２２ｄを形成する（図１４のステップＳ１５）。
【０２０５】
このステップＳ１５では、メモリ形成領域ＭＲのうち、ゲート電極ＣＧに対して一方の側（図２６中左側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆うように、レジスト膜ＰＲ２をパターニングする。また、このステップＳ１５では、メモリ形成領域ＭＲのうち、ゲート電極ＣＧに対して一方の側と反対側（図２６中右側）に位置する部分、および、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜ＰＲ２をパターニングする。そして、パターニングされたレジスト膜ＰＲ２をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、メモリ形成領域ＭＲで半導体膜２４ｂおよび半導体膜２４ｂ下のＳＯＩ層１４に導入し、半導体膜２４ｄおよび半導体膜２４ｄ下のＳＯＩ層１４に導入する。すなわち、半導体膜２４ｂおよび２４ｄに、ｐ型の不純物イオンＩＭ２をイオン注入する。
【０２０６】
これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ２を挟んでゲート電極ＣＧと反対側に位置する部分の半導体膜２４ｂおよびＳＯＩ層１４に、ｐ+型半導体領域２２ｂを形成する。また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、平面視において、サイドウォールスペーサＳＷ４を挟んでゲート電極ＧＥ２と反対側に位置する部分の半導体膜２４ｄおよびＳＯＩ層１４に、ｐ+型半導体領域２２ｄを形成する。ｐ+型半導体領域２２ｂは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷ２に整合して形成され、ｎ+型半導体領域２２ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、サイドウォールスペーサＳＷ４に整合して形成される。ｐ+型半導体領域２２ｂおよび２２ｄにおけるｐ型の不純物濃度が、例えば５×１０19〜５×１０20ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。
【０２０７】
これにより、図２６に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷ１およびＳＷ２と、ｎ-型半導体領域２１ａと、ｐ-型半導体領域２１ｂと、ｎ+型半導体領域２２ａと、ｐ+型半導体領域２２ｂと、により、メモリセルＭＣが形成される。また、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図２６中右側）に位置する部分のＳＯＩ層１４に、ｐ-型半導体領域２１ｂと、ｐ+型半導体領域２２ｂと、を含むｐ型の半導体領域２３ｂが形成される。
【０２０８】
一方、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ｎ型ウェルＮＷＬと、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、サイドウォールスペーサＳＷ４と、ｐ-型半導体領域２１ｄと、ｐ+型半導体領域２２ｄと、により、ｐチャネル型のＭＩＳＦＥＴ７ｂが形成される。また、ｐ-型半導体領域２１ｄと、ｐ+型半導体領域２２ｄと、を含むｐ型の半導体領域２３ｄが形成される。
【０２０９】
なお、このステップＳ１５では、領域ＡＲ３を露出させるように、レジスト膜ＰＲ２がパターニングされ、領域ＡＲ３で、ｎ型の不純物が、半導体膜２４ｃおよび半導体領域ＶＴ１に導入される。そして、領域ＡＲ３で、ｐ型の不純物が導入された半導体膜２４ｃおよび半導体領域ＶＴ１を含むコンタクト領域ＣＲ１が形成される。
【０２１０】
次に、図３に示すように、シリサイド膜ＳＩＬを形成する（図１４のステップＳ１６）。
【０２１１】
このステップＳ１６では、ＳＯＩ基板ＳＢの上面全面に、ｎ+型半導体領域２１ａおよび２１ｃ、ｐ+型半導体領域２１ｂおよび２１ｄ、ゲート電極ＣＧ、ＧＥ１およびＧＥ２、ならびに、サイドウォールスペーサＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を覆うように、金属膜を形成する。金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、ＳＯＩ基板ＳＢに対して熱処理を施すことによって、ｎ+型半導体領域２１ａおよび２１ｃ、ｐ+型半導体領域２１ｂおよび２１ｄ、ならびに、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々の上層部を、金属膜と反応させる。その後、未反応の金属膜を除去する。
【０２１２】
このようないわゆるサリサイドプロセスを行うことによって、図３に示すように、ｎ+型半導体領域２１ａおよび２１ｃ、ｐ+型半導体領域２１ｂおよび２１ｄ、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々の上に、シリサイド膜ＳＩＬがそれぞれ形成される。シリサイド膜ＳＩＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【０２１３】
次に、図３に示すように、層間絶縁膜ＩＬ１およびプラグＰＧを形成する（図１４のステップＳ１７）。
【０２１４】
このステップＳ１７では、まず、図３に示すように、ＳＯＩ基板ＳＢの上面全面に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜からなる絶縁膜、または、窒化シリコン膜からなる絶縁膜と酸化シリコン膜からなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１を、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬ１の上面を平坦化する。
【０２１５】
このステップＳ１７では、図３に示すように、層間絶縁膜ＩＬ１を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜ＩＬ１上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、例えば導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０２１６】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ１上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上に、例えばタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０２１７】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ+型半導体領域２２ａおよび２２ｃ、ならびに、ｐ+型半導体領域２２ｂおよび２２ｄの各々の上に形成され、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々の上などにも形成される。コンタクトホールＣＮＴの底部では、例えばｎ+型半導体領域２２ａおよび２２ｃ、ならびに、ｐ+型半導体領域２２ｂおよび２２ｄの各々の上のシリサイド膜ＳＩＬの一部が露出し、図示は省略するが、ゲート電極ＣＧ、ＧＥ１およびＧＥ２の各々の上のシリサイド膜ＳＩＬの一部も露出する。
【０２１８】
次に、図３に示すように、層間絶縁膜ＩＬ２および配線ＭＬ１を形成する（図１４のステップＳ１８）。
【０２１９】
このステップＳ１８では、まず、図３に示すように、プラグＰＧを形成した層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ２上に銅（Ｃｕ）膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えばＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された配線溝内にだけ銅膜を残す。これにより、配線ＭＬ１を形成することができる。このようにして、本実施の形態１の半導体装置としての半導体チップＣＨＰ１を形成することができる。
【０２２０】
なお、本実施の形態１では、銅膜よりなる配線ＭＬ１を形成する例について説明したが、例えば、アルミニウム（Ａｌ）膜よりなる配線ＭＬ１を形成してもよい。
【０２２１】
（実施の形態２）
実施の形態１の半導体装置では、メモリ形成領域ＭＲで、ゲート電極ＣＧに対して一方の側にｎ型の半導体領域２３ａが形成され、ゲート電極ＣＧに対して一方の側と反対側にｐ型の半導体領域２３ｂが形成されていた。それに対して、実施の形態２の半導体装置では、メモリ形成領域ＭＲに形成されたメモリセルＭＣのチャネル領域ＣＨＭにおける不純物濃度が、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたＭＩＳＦＥＴ７ａのチャネル領域ＣＨ１における不純物濃度よりも高い。
【０２２２】
なお、本実施の形態２においても、半導体チップＣＨＰ１のレイアウト、および、不揮発性メモリの回路ブロックについては、実施の形態１と同様にすることができる。
【０２２３】
＜半導体装置の構造＞
次に、実施の形態２における半導体装置としての半導体チップＣＨＰ１の構造を、図面を参照して説明する。図２７は、実施の形態２の半導体装置の要部断面図である。
【０２２４】
図２７に示すように、本実施の形態２の半導体装置のうち、メモリ形成領域ＭＲにおけるチャネル領域ＣＨＭ、ｎ-型半導体領域２１ｅおよびｎ+型半導体領域２２ｅ以外の各部分については、図３に示した実施の形態１の半導体装置における各部分と同様にすることができ、それらの説明を省略する。
【０２２５】
なお、本実施の形態２の半導体装置におけるメモリセルＭＣは、ソース領域およびドレイン領域に相当する２つの半導体領域のいずれもｎ型の半導体領域である点で、通常の電界効果トランジスタと同様の構造を有する。
【０２２６】
本実施の形態２におけるメモリセルＭＣは、ｐ型ウェルＰＷＭと、半導体領域ＶＴＭと、ＢＯＸ層１３と、チャネル領域ＣＨＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷ１およびＳＷ２と、を有する。また、本実施の形態２におけるメモリセルＭＣは、ｎ-型半導体領域２１ａと、ｎ-型半導体領域２１ｅと、ｎ+型半導体領域２２ａと、ｐ+型半導体領域２２ｅと、を有する。
【０２２７】
なお、ｐ型ウェルＰＷＭと、半導体領域ＶＴＭと、ＢＯＸ層１３と、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷ１およびＳＷ２と、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、については、実施の形態１における各部分と同様にすることができ、それらの説明を省略する。
【０２２８】
メモリ形成領域ＭＲでは、ｐ型の不純物が導入されたＳＯＩ層１４ａが形成されている。そして、メモリ形成領域ＭＲで、ゲート電極ＣＧの下方に位置する部分のＳＯＩ層１４ａには、チャネル領域ＣＨＭが形成されている。チャネル領域ＣＨＭは、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域である。チャネル領域ＣＨＭにおけるｐ型の不純物濃度を、例えば１×１０17〜１×１０18ｃｍ-3程度とすることができる。
【０２２９】
本実施の形態２では、実施の形態１と異なり、サイドウォールスペーサＳＷ２下に位置する部分のＳＯＩ層１４ａには、ｎ-型半導体領域２１ｅが形成されている。また、平面視において、ｎ-型半導体領域２１ｅを挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４ａには、ｎ+型半導体領域２２ｅが形成されている。ｎ+型半導体領域２２ｅは、ｎ-型半導体領域２１ｅと接触しており、ｎ+型半導体領域２２ｅにおける不純物濃度は、ｎ-型半導体領域２１ｅにおける不純物濃度よりも高い。ｎ-型半導体領域２１ｅと、ｎ+型半導体領域２２ｅと、によりＬＤＤ構造が形成されている。ｎ+型半導体領域２２ｅにおけるｎ型の不純物濃度を、例えば５×１０19〜５×１０20ｃｍ-3程度とすることができ、ｎ-型半導体領域２１ｅにおけるｎ型の不純物濃度を、ｎ+型半導体領域２２ｅにおけるｎ型の不純物濃度よりも低くすることができる。
【０２３０】
すなわち、本実施の形態２では、実施の形態１と同様に、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側（図２７中左側）に位置する部分のＳＯＩ層１４ａには、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、を含むｎ型の半導体領域２３ａが形成されている。また、本実施の形態２では、実施の形態１とは異なり、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図２７中右側）に位置する部分のＳＯＩ層１４ａにも、ｎ-型半導体領域２１ｅと、ｎ+型半導体領域２２ｅと、を含むｎ型の半導体領域２３ｅが形成されている。
【０２３１】
また、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ２を挟んでゲート電極ＣＧと反対側に位置する部分のＳＯＩ層１４ａ上には、選択エピタキシャル成長により成長したシリコン膜からなる半導体膜２４ｂが形成されていてもよい。また、この半導体膜２４ｂにも、ｎ+型半導体領域２２ｅが形成されていてもよい。このとき、ｎ+型半導体領域２２ｅは、平面視において、ゲート電極ＣＧに対して一方の側と反対側に位置する部分のＳＯＩ層１４ａ、および、半導体膜２４ｂに形成されている。
【０２３２】
＜不揮発性メモリセルの動作＞
本実施の形態２における半導体装置に含まれる不揮発性メモリセルとしてのメモリセルの動作については、ｐ型の半導体領域２３ｂに代えてｎ型の半導体領域２３ｅが設けられている点を除き、実施の形態１で図４〜図６を用いて説明したメモリセルの動作と同様にすることができる。
【０２３３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側に位置する部分のＳＯＩ層１４ａには、実施の形態１の半導体装置と同様に、ｎ-型半導体領域２１ａと、ｎ+型半導体領域２２ａと、を含むｎ型の半導体領域２３ａが形成されている。
【０２３４】
一方、本実施の形態２の半導体装置では、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側に位置する部分のＳＯＩ層１４ａには、実施の形態１の半導体装置とは異なり、ｎ-型半導体領域２１ｅと、ｎ+型半導体領域２２ｅと、を含むｎ型の半導体領域２３ｅが形成されている。また、メモリ形成領域ＭＲに形成されたメモリセルＭＣのチャネル領域ＣＨＭにおけるｐ型の不純物濃度は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたｎチャネル型のＭＩＳＦＥＴ７ａのチャネル領域ＣＨ１におけるｐ型の不純物濃度よりも高い。すなわち、チャネル領域ＣＨ１は、チャネル領域ＣＨＭにおけるｐ型の不純物濃度よりも低い濃度でｐ型の不純物を含有するか、または、ｐ型の不純物を含有しない。
【０２３５】
本実施の形態２の半導体装置においては、図７を用いて説明した比較例の半導体装置と同様に、メモリセルＭＣにデータが書き込まれる際に、ｎ型の半導体領域２３ａから電荷蓄積膜ＥＣに電子が注入される。一方、本実施の形態２の半導体装置においては、メモリセルＭＣに記憶されたデータが消去される際に、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに正孔が注入される。
【０２３６】
そのため、本実施の形態２の半導体装置では、比較例の半導体装置に比べ、メモリセルＭＣのデータを消去する際に、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに正孔が注入される速度が速くなり、データの消去速度が速くなって、半導体装置の性能を向上させることができる。
【０２３７】
なお、本願明細書において、ある領域におけるｐ型の不純物濃度、とは、その領域全体におけるｐ型の不純物濃度の平均値を意味する。
【０２３８】
また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたＭＩＳＦＥＴ７ａのチャネル領域ＣＨ１は、ｐ型の不純物を含有してもよい。このような場合、メモリ形成領域ＭＲに形成されたメモリセルＭＣのチャネル領域ＣＨＭのうちＢＯＸ層１３と接触した部分ＰＴ１におけるｐ型の不純物濃度は、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたＭＩＳＦＥＴ７ａのチャネル領域ＣＨ１におけるｐ型の不純物濃度よりも高い。
【０２３９】
これにより、メモリセルＭＣのチャネル領域ＣＨＭにおけるｐ型の不純物濃度を、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたＭＩＳＦＥＴ７ａのチャネル領域ＣＨ１におけるｐ型の不純物濃度よりも、確実に高くすることができる。また、チャネル領域ＣＨＭのうちゲート絶縁膜ＧＩＭと接触した部分ＰＴ２におけるｐ型の不純物濃度を、チャネル領域ＣＨＭのうちＢＯＸ層１３と接触した部分ＰＴ１におけるｐ型の不純物濃度よりも低くすることができる。
【０２４０】
すなわち、好適には、チャネル領域ＣＨＭのうちゲート絶縁膜ＧＩＭと接触した部分ＰＴ２は、チャネル領域ＣＨＭのうちＢＯＸ層１３と接触した部分ＰＴ１におけるｐ型の不純物濃度よりも低い濃度でｐ型の不純物を含有するか、または、ｐ型の不純物を含有しない。
【０２４１】
これにより、チャネル領域ＣＨＭにおけるｐ型の不純物濃度を高くしつつ、チャネル領域ＣＨＭのうちゲート絶縁膜ＧＩＭと接触した部分ＰＴ２におけるｐ型の不純物濃度を低くすることができる。したがって、メモリセルＭＣのデータを消去する際に、チャネル領域ＣＨＭから電荷蓄積膜ＥＣに正孔が注入される速度が速くなり、データの消去速度が速くなって、半導体装置の性能を向上させることができ、かつ、メモリセルＭＣの閾値電圧を低くすることができる。
【０２４２】
また、好適には、チャネル領域ＣＨＭは、ｐ型の不純物と、炭素からなる不純物とを含有する。炭素からなる不純物は、ｐ型の不純物の拡散を抑える性質がある。そのため、ｐ型の不純物と炭素からなる不純物を含有するチャネル領域ＣＨＭにおいては、ｐ型の不純物におけるランダム不純物ばらつき（Random Dopant Fluctuation）を小さくすることができる。したがって、メモリセルＭＣ同士の間の閾値電圧のばらつきが小さくなるため、電源電圧を低くした場合でも、書き込み動作、消去動作および読み出し動作を、安定して行うことができる。
【０２４３】
なお、本実施の形態２におけるメモリセルＭＣに含まれる各半導体領域の導電型を一括して逆の導電型にしてもよい。このような場合には、消去動作の際に、正孔に代えて電子を注入することになるが、その電子の注入する速度を速くすることができ、半導体装置の性能を向上させることができる。
【０２４４】
また、本実施の形態２におけるメモリセルＭＣのゲート絶縁膜ＧＩＭが、電荷蓄積膜ＥＣに代えて例えば金属膜などの導電膜を有し、かつ、その導電膜が電気的に浮遊した状態であってもよい。すなわち、本実施の形態１におけるメモリセルＭＣが、電荷蓄積部としてＳＯＮＯＳ膜を有するものではなく、フローティングゲートを有するものであってもよい。
【０２４５】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。
【０２４６】
図２８および図２９は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３０〜図３６は、実施の形態２の半導体装置の製造工程中の要部断面図である。図３０〜図３６には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【０２４７】
本実施の形態２の半導体装置の製造方法では、まず、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ１〜ステップＳ３を行って、図１５に示したように、ＳＯＩ基板ＳＢを用意し、素子分離領域ＳＲを形成し、犠牲酸化膜ＳＯ１を形成する。
【０２４８】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ４を行って、図１６に示したように、ｐ型ウェルＰＷＭおよびＰＷＬ、ならびに、ｎ型ウェルＮＷＬを形成する。
【０２４９】
次に、図３０に示すように、半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する（図２８のステップＳ５）。ここで、本実施の形態２では、実施の形態１と異なり、ステップＳ５は、半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する工程（図２８のステップＳ５１）と、メモリ形成領域ＭＲでＳＯＩ層１４にイオン注入する工程（図２８のステップＳ５２）と、を含む。
【０２５０】
まず、ステップＳ５１では、図３０に示すように、半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する。この半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する工程は、実施の形態１で図１７を用いて説明した工程と同様にすることができる。
【０２５１】
次に、ステップＳ５２では、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１およびＡＲ２を覆い、かつ、メモリ形成領域ＭＲを露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、ＳＯＩ層１４に導入する。
【０２５２】
これにより、メモリ形成領域ＭＲで、ｐ型の不純物が導入されたＳＯＩ層１４としてのＳＯＩ層１４ａを形成する。ＳＯＩ層１４ａにおけるｐ型の不純物濃度が、例えば１×１０17〜１×１０18ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。
【０２５３】
なお、ステップＳ５２を、ステップＳ５１の後ではなく、ステップＳ５１の前に行ってもよい。すなわち、メモリ形成領域ＭＲでＳＯＩ層１４にイオン注入する工程を、半導体領域ＶＴＭ、ＶＴ１およびＶＴ２を形成する工程の前後のいずれの時点で行ってもよい。
【０２５４】
このとき、メモリ形成領域ＭＲにおけるＳＯＩ層１４ａのうちゲート絶縁膜ＧＩＭと接触した部分ＰＴ２１におけるｐ型の不純物濃度を、メモリ形成領域ＭＲにおけるＳＯＩ層１４ａのうちＢＯＸ層１３と接触した部分ＰＴ１１におけるｐ型の不純物濃度よりも低くすることができる。
【０２５５】
ステップＳ５２では、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、ＳＯＩ層１４に導入する際に、メモリ形成領域ＭＲで、炭素をＳＯＩ層１４に導入することが、好ましい。これにりより、例えばホウ素イオンを炭素イオンと共注入（Carbon co-implantation）することができる。
【０２５６】
炭素イオンは、ｐ型の不純物の拡散を抑える性質がある。そのため、ホウ素イオンが炭素イオンと共注入されたＳＯＩ層１４としてのＳＯＩ層１４ａであって、ゲート電極ＣＧ（後述する図３２参照）の下方に位置する部分に形成されるチャネル領域ＣＨＭ（後述する図３４参照）においては、ｐ型の不純物におけるランダム不純物ばらつきを小さくすることができる。したがって、メモリセルＭＣ同士の間の閾値電圧のばらつきが小さくなるため、電源電圧を低くした場合でも、書き込み動作、消去動作および読み出し動作を、安定して行うことができる。
【０２５７】
なお、炭素をイオン注入する工程を、ホウ素などのｐ型の不純物をイオン注入する工程の前に行うことがより好ましい。これにより、ｐ型の不純物をＳＯＩ層１４にイオン注入する時には、ＳＯＩ層１４には既に炭素が導入されている状態であるので、チャネル領域ＣＨＭ（後述する図３４参照）におけるランダム不純物ばらつきをより確実に小さくすることができる。
【０２５８】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ６に相当する工程を行って、図３１に示すように、絶縁膜ＩＦＧおよびＩＳ１を形成する。
【０２５９】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ７に相当する工程を行って、図３２に示すように、導電膜ＣＦ１を形成する。
【０２６０】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ８に相当する工程を行って、図３２に示すように、導電膜ＣＦ１、ならびに、絶縁膜ＩＦＧおよびＩＳ１をパターニングする。
【０２６１】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ９に相当する工程を行って、図３３に示すように、サイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を形成する。
【０２６２】
次に、実施の形態１の半導体装置の製造方法と同様に、図１３のステップＳ１０に相当する工程を行って、図３３に示すように、半導体膜２４ａ、２４ｂ、２４ｃおよび２４ｄを形成する。
【０２６３】
次に、実施の形態１の半導体装置の製造方法と同様に、図１４のステップＳ１１に相当する工程を行って、図３４に示すように、サイドウォールスペーサＳＰ１、ＳＰ２、ＳＰ３およびＳＰ４を除去する。
【０２６４】
次に、図１４のステップＳ１２に相当する工程を行って、図３４に示すように、ｎ-型半導体領域２１ａ、２１ｃおよび２１ｅ、ならびに、ｐ-型半導体領域２１ｄを形成する（図２９のステップＳ２２）。
【０２６５】
このステップＳ２２では、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆い、かつ、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、半導体膜２４ａおよび半導体膜２４ａ下のＳＯＩ層１４ａに導入し、半導体膜２４ｂおよび半導体膜２４ｂ下のＳＯＩ層１４ａに導入する。また、ｎ型の不純物を、半導体膜２４ｃおよび半導体膜２４ｃ下のＳＯＩ層１４に導入する。
【０２６６】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側（図３４中左側）に位置する部分のＳＯＩ層１４ａに、ｎ-型半導体領域２１ａを形成する。また、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧに対して一方の側と反対側（図３４中右側）に位置する部分のＳＯＩ層１４ａに、ｎ-型半導体領域２１ｅを形成する。また、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、平面視において、ゲート電極ＧＥ１を挟んで両側に位置する部分のＳＯＩ層１４に、ｎ-型半導体領域２１ｃを形成する。ｎ-型半導体領域２１ａおよび２１ｅは、メモリ形成領域ＭＲで、ゲート電極ＣＧに整合して形成され、ｎ-型半導体領域２１ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ１に整合して形成される。
【０２６７】
なお、ｎ-型半導体領域２１ａは、メモリ形成領域ＭＲで、半導体膜２４ａの上層部にも形成され、ｎ-型半導体領域２１ｅは、メモリ形成領域ＭＲで、半導体膜２４ｂの上層部にも形成される。また、ｎ-型半導体領域２１ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、半導体膜２４ｃの上層部にも形成される。
【０２６８】
また、このステップＳ２２では、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜（図示は省略）をパターニングする。そして、パターニングされたレジスト膜（図示は省略）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体膜２４ｄおよび半導体膜２４ｄ下のＳＯＩ層１４に導入する。
【０２６９】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、平面視において、ゲート電極ＧＥ２を挟んで両側に位置する部分のＳＯＩ層１４に、ｐ-型半導体領域２１ｄを形成する。ｐ-型半導体領域２１ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、ゲート電極ＧＥ２に整合して形成される。なお、ｐ-型半導体領域２１ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、半導体膜２４ｄの上層部にも形成される。
【０２７０】
次に、実施の形態１の半導体装置の製造方法と同様に、図１４のステップＳ１３に相当する工程を行って、図３５に示すように、サイドウォールスペーサＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を形成する（図２９のステップＳ２３）。
【０２７１】
次に、図３５に示すように、ｎ+型半導体領域２２ａ、２２ｃおよび２２ｅを形成する（図２９のステップＳ２４）。
【０２７２】
このステップＳ１４では、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を覆い、かつ、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を露出させるように、レジスト膜ＰＲ１をパターニングする。そして、パターニングされたレジスト膜ＰＲ１をマスクにしたイオン注入法により、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、半導体膜２４ａおよび半導体膜２４ａ下のＳＯＩ層１４ａに導入し、半導体膜２４ｂおよび半導体膜２４ｂ下のＳＯＩ層１４ａに導入する。また、ｎ型の不純物を、半導体膜２４ｃおよび半導体膜２４ｃ下のＳＯＩ層１４に導入する。すなわち、半導体膜２４ａ、２４ｂおよび２４ｃに、ｎ型の不純物イオンＩＭ１をイオン注入する。
【０２７３】
これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ１を挟んでゲート電極ＣＧと反対側に位置する部分の半導体膜２４ａおよびＳＯＩ層１４ａに、ｎ+型半導体領域２２ａを形成する。また、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷ２を挟んでゲート電極ＣＧと反対側に位置する部分の半導体膜２４ｂおよびＳＯＩ層１４ａに、ｎ+型半導体領域２２ｅを形成する。さらに、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、平面視において、サイドウォールスペーサＳＷ３を挟んでゲート電極ＧＥ１と反対側に位置する部分の半導体膜２４ｃおよびＳＯＩ層１４に、ｎ+型半導体領域２２ｃを形成する。ｎ+型半導体領域２２ａは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷ１に整合して形成され、ｎ+型半導体領域２２ｅは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷ２に整合して形成される。また、ｎ+型半導体領域２２ｃは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、サイドウォールスペーサＳＷ３に整合して形成される。ｎ+型半導体領域２２ａ、２２ｃおよび２２ｅにおけるｎ型の不純物濃度が、例えば５×１０19〜５×１０20ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。
【０２７４】
これにより、図３５に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷ１およびＳＷ２と、ｎ-型半導体領域２１ａと、ｎ-型半導体領域２１ｅと、ｎ+型半導体領域２２ａと、ｎ+型半導体領域２２ｅと、により、メモリセルＭＣが形成される。また、図３５に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１で、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷ３と、ｎ-型半導体領域２１ｃと、ｎ+型半導体領域２２ｃと、により、ｎチャネル型のＭＩＳＦＥＴ７ａが形成される。
【０２７５】
なお、このステップＳ２４では、領域ＡＲ４を露出させるように、レジスト膜ＰＲ１がパターニングされ、領域ＡＲ４で、ｎ型の不純物が、半導体膜２４ｄおよび半導体領域ＶＴ２に導入される。そして、領域ＡＲ４で、ｎ型の不純物が導入された半導体膜２４ｄおよび半導体領域ＶＴ２を含むコンタクト領域ＣＲ２が形成される。
【０２７６】
次に、図３６に示すように、ｐ+型半導体領域２２ｄを形成する（図２９のステップＳ２５）。
【０２７７】
このステップＳ２５では、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＡＲ１を覆い、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２を露出させるように、レジスト膜ＰＲ２をパターニングする。そして、パターニングされたレジスト膜ＰＲ２をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体膜２４ｄおよび半導体膜２４ｄ下のＳＯＩ層１４に導入する。すなわち、半導体膜２４ｄに、ｐ型の不純物イオンＩＭ２をイオン注入する。
【０２７８】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、平面視において、サイドウォールスペーサＳＷ４を挟んでゲート電極ＧＥ２と反対側に位置する部分の半導体膜２４ｂおよびＳＯＩ層１４に、ｐ+型半導体領域２２ｄを形成する。ｐ+型半導体領域２２ｄは、低耐圧ＭＩＳＦＥＴ形成領域ＡＲ２で、サイドウォールスペーサＳＷ４に整合して形成される。ｐ+型半導体領域２２ｄにおけるｐ型の不純物濃度が、例えば５×１０19〜５×１０20ｃｍ-3程度になるように、イオン注入の際の注入条件が調整される。
【０２７９】
なお、このステップＳ２５では、領域ＡＲ３を露出させるように、レジスト膜ＰＲ２がパターニングされ、領域ＡＲ３で、ｎ型の不純物が、半導体膜２４ｃおよび半導体領域ＶＴ１に導入される。そして、領域ＡＲ３で、ｐ型の不純物が導入された半導体膜２４ｃおよび半導体領域ＶＴ１を含むコンタクト領域ＣＲ１が形成される。
【０２８０】
その後、実施の形態１の半導体装置の製造方法と同様に、図１４のステップＳ１６〜ステップＳ１８に相当する工程を行って、図２７に示すように、本実施の形態２の半導体装置を形成することができる。
【０２８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２８２】
本発明は少なくとも以下の実施の形態を含む。
【０２８３】
〔付記１〕
（ａ）基体と、前記基体の主面の第１領域、および、前記基体の前記主面の第２領域で、前記基体上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含む半導体基板を用意する工程、
（ｂ）前記第１領域で、前記半導体層に第１導電型の第１不純物を導入する工程、
（ｃ）前記第１領域で、前記半導体層上に、内部に電荷蓄積部を有する第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第１ゲート電極の下方に位置する部分の前記半導体層に第１半導体領域を形成し、前記第２領域で、前記半導体層上に第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成し、前記第２ゲート電極の下方に位置する部分の前記半導体層に第２半導体領域を形成する工程、
を有し、
前記第１ゲート絶縁膜と前記第１ゲート電極と前記第１半導体領域とにより不揮発性メモリセルが形成され、
前記第２ゲート絶縁膜と前記第２ゲート電極と前記第２半導体領域とによりＭＩＳＦＥＴが形成され、
前記第２半導体領域は、前記第１半導体領域における前記第１不純物の濃度よりも低い濃度で前記第１不純物を含有するか、または、前記第１不純物を含有しない、半導体装置の製造方法。
【０２８４】
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記第２半導体領域は、前記第１不純物を含有し、
前記第１半導体領域のうち前記絶縁層と接触した第１部分における前記第１不純物の濃度は、前記第２半導体領域における前記第１不純物の濃度よりも高い、半導体装置の製造方法。
【０２８５】
〔付記３〕
付記１記載の半導体装置の製造方法において、
前記第１半導体領域のうち前記第１ゲート絶縁膜と接触した第２部分は、前記第１半導体領域のうち前記絶縁層と接触した第３部分における前記第１不純物の濃度よりも低い濃度で前記第１不純物を含有するか、または、前記第１不純物を含有しない、半導体装置の製造方法。
【０２８６】
〔付記４〕
付記１記載の半導体装置の製造方法において、
前記第１導電型は、ｐ型であり、
前記第１不純物は、ホウ素からなり、
前記半導体装置の製造方法は、さらに、
（ｄ）前記（ａ）工程の後、前記（ｂ）工程の前に、前記第１領域で、前記半導体層に炭素からなる第２不純物を導入する工程、
を有する、半導体装置の製造方法。
【０２８７】
〔付記５〕
付記１記載の半導体装置の製造方法において、
（ｅ）前記第１領域で、平面視において、前記第１ゲート電極に対して第１の側に位置する部分の前記半導体層に、ｎ型の第３半導体領域を形成する工程、
を有し、
前記第１導電型は、ｐ型であり、
前記不揮発性メモリセルにデータが書き込まれる際に、前記第３半導体領域から前記電荷蓄積部に電子が注入され、
前記不揮発性メモリセルに記憶されたデータが消去される際に、前記第１半導体領域から前記電荷蓄積部に正孔が注入される、半導体装置の製造方法。
【符号の説明】
【０２８８】
１  ＣＰＵ
２  ＲＯＭ
３  ＲＡＭ
４  アナログ回路
５  不揮発性メモリ
６  Ｉ／Ｏ回路
７ａ、７ｂ  ＭＩＳＦＥＴ
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
１３  ＢＯＸ層
１４、１４ａ  ＳＯＩ層
２１ａ、２１ｃ、２１ｅ  ｎ-型半導体領域
２１ｂ、２１ｄ  ｐ-型半導体領域
２２ａ、２２ｃ、２２ｅ  ｎ+型半導体領域
２２ｂ、２２ｄ  ｐ+型半導体領域
２３ａ〜２３ｅ  半導体領域
２４ａ〜２４ｄ  半導体膜
ＡＲ  主回路形成領域
ＡＲ１、ＡＲ２  低耐圧ＭＩＳＦＥＴ形成領域
ＡＲ３、ＡＲ４  領域
ＣＦ１、ＣＦ１１、ＣＦ１２  導電膜
ＣＧ  ゲート電極
ＣＨ１、ＣＨ２、ＣＨＭ  チャネル領域
ＣＨＰ１  半導体チップ
ＣＮＴ  コンタクトホール
ＣＲ１、ＣＲ２  コンタクト領域
ＣＴ１〜ＣＴ４  セルトランジスタ
ＤＬ１、ＤＬ２  データ線
ＥＣ  電荷蓄積膜
ＧＥ１、ＧＥ２  ゲート電極
ＧＩ１、ＧＩ２、ＧＩＭ  ゲート絶縁膜
ＨＭ  ハードマスク膜
ＩＦ１、ＩＦ２、ＩＦＧ  絶縁膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＩＭ１、ＩＭ２  不純物イオン
ＩＳ１〜ＩＳ３  絶縁膜
ＭＣ、ＭＣ１、ＭＣ２  メモリセル
ＭＬ１、ＭＬ１１  配線
ＭＲ  メモリ形成領域
ＮＷＬ  ｎ型ウェル
ＯＰ１、ＯＰ２  開口部
ＰＧ  プラグ
ＰＲ１、ＰＲ２  レジスト膜
ＰＳ  上面
ＰＴ１、ＰＴ１１、ＰＴ２、ＰＴ２１  部分
ＰＷＬ、ＰＷＭ  ｐ型ウェル
ＳＢ  ＳＯＩ基板
ＳＩＬ  シリサイド膜
ＳＬ１、ＳＬ２  ソース線
ＳＭＣ  選択メモリセル
ＳＯ１、ＳＯ２  犠牲酸化膜
ＳＰ１〜ＳＰ４、ＳＷ１〜ＳＷ４  サイドウォールスペーサ
ＳＲ  素子分離領域
ＳＳ  基体
ＵＭＣ  非選択メモリセル
ＶＴ１、ＶＴ２、ＶＴＭ  半導体領域
ＷＥ１、ＷＥ２  ウェル
ＷＬ１、ＷＬ２  ワード線
【図１】
2017045793.tif 000003
【図２】
2017045793.tif 000004
【図３】
2017045793.tif 000005
【図４】
2017045793.tif 000006
【図５】
2017045793.tif 000007
【図６】
2017045793.tif 000008
【図７】
2017045793.tif 000009
【図８】
2017045793.tif 000010
【図９】
2017045793.tif 000011
【図１０】
2017045793.tif 000012
【図１１】
2017045793.tif 000013
【図１２】
2017045793.tif 000014
【図１３】
2017045793.tif 000015
【図１４】
2017045793.tif 000016
【図１５】
2017045793.tif 000017
【図１６】
2017045793.tif 000018
【図１７】
2017045793.tif 000019
【図１８】
2017045793.tif 000020
【図１９】
2017045793.tif 000021
【図２０】
2017045793.tif 000022
【図２１】
2017045793.tif 000023
【図２２】
2017045793.tif 000024
【図２３】
2017045793.tif 000025
【図２４】
2017045793.tif 000026
【図２５】
2017045793.tif 000027
【図２６】
2017045793.tif 000028
【図２７】
2017045793.tif 000029
【図２８】
2017045793.tif 000030
【図２９】
2017045793.tif 000031
【図３０】
2017045793.tif 000032
【図３１】
2017045793.tif 000033
【図３２】
2017045793.tif 000034
【図３３】
2017045793.tif 000035
【図３４】
2017045793.tif 000036
【図３５】
2017045793.tif 000037
【図３６】
2017045793.tif 000038