(57)【要約】      （修正有）【課題】消費電力の低減を図りつつ、全画素を複数に分割した各分割エリアの同じ画素列内で複数の画素を選択して露光する完全なランダム露光を可能とする。【解決手段】光電変換素子ＰＤから電荷蓄積部ＦＤへ電荷を転送する転送トランジスタＴＲ１及び電荷蓄積部ＦＤをリセットするリセットトランジスタＴＲ２を有する画素構成において、転送トランジスタＴＲ１及びリセットトランジスタＴＲ２を、複数のゲートを有するマルチゲート構造とする。あるいは、光電変換素子ＰＤから電荷蓄積部ＦＤへ電荷を転送する転送トランジスタＴＲ１及び電荷蓄積部ＦＤの電荷に基づく画素信号を選択的に出力する選択トランジスタＴＲ３を有する画素構成において、転送トランジスタＴＲ１及び選択トランジスタＴＲ３を、複数のゲートを有するマルチゲート構造とする。【選択図】図５
2017123533.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子。
【請求項２】
画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
請求項１に記載の固体撮像素子。
【請求項３】
画素制御部は、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
請求項２に記載の固体撮像素子。
【請求項４】
第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
請求項１に記載の固体撮像素子。
【請求項５】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子。
【請求項６】
画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
請求項５に記載の固体撮像素子。
【請求項７】
画素制御部は、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
請求項６に記載の固体撮像素子。
【請求項８】
第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
請求項５に記載の固体撮像素子。
【請求項９】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子。
【請求項１０】
画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
請求項９に記載の固体撮像素子。
【請求項１１】
画素制御部は、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
請求項１０に記載の固体撮像素子。
【請求項１２】
第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
請求項９に記載の固体撮像素子。
【請求項１３】
第１半導体チップと第２半導体チップとが積層されて成り、
画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
アナログ−デジタル変換器は、第２半導体チップ側に、１つの画素ユニットに対して１つ設けられている、
請求項１２に記載の固体撮像素子。
【請求項１４】
第１半導体チップと第２半導体チップとが積層されて成り、
画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
アナログ−デジタル変換器は、第２半導体チップ側に、画素ユニットの１つの画素列に対して１つ設けられている、
請求項１３に記載の固体撮像素子。
【請求項１５】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
【請求項１６】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子において、
転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
【請求項１７】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
【請求項１８】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子を有する電子機器。
【請求項１９】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子を有する電子機器。
【請求項２０】
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、固体撮像素子の駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
近年、クラウド技術のコンセプトが盛んに議論され、撮像装置や撮像素子といったイメージングデバイスを搭載した電子機器のクラウド端末としての役割が期待されている。そして、近い将来には、様々な電子機器がクラウドと繋がり、これらの電子機器同士、電子機器と使用者、使用者とクラウドとが繋がる社会が実現されると予測されている。それ故、このような社会の流れに鑑み、クラウドを始めとするネットワーク社会で利用するための電子機器に搭載可能なイメージングデバイスの開発が求められている。
【０００３】
ところで、クラウドに様々な電子機器が繋がる場合、膨大な通信量や消費電力の増加等、種々の課題を解決する必要がある。通信分野では通信量を増やす開発が行われているが、通信量の増加には限界があろう。また、無線通信等は、ネットワーク社会の発達に伴い使用者が増えると、直ちに通信量の取り合いとなり、通信帯域の不足が生じる。一方、イメージングデバイスにあっては、画素信号処理の部分での電力消費、通信時における電力消費が課題である。更に、イメージングデバイスによって得られた画像の通信を考えた場合、画像サイズとその通信量（通信レート）も課題とされる。
【０００４】
撮像素子を含む撮像装置全体の消費電力を低減するための撮像素子の駆動方法や信号処理の開発が、鋭意、進められている。具体的には、例えば、固体撮像素子が有する全画素を複数のエリアに分割し、この分割エリアの画素を交互に読み出すことにより、低消費電力化を実現するようにしている（例えば、特許文献１参照）。また、単位素子が行列状に配された素子アレイ部における１行分の単位素子の内の一部の単位素子の情報のみを必要とする素子選択モード時には、必要とされない単位素子に対応する信号処理回路が通常動作モード時よりも低消費電力状態となるようにしている（例えば、特許文献２参照）。
【０００５】
通常、イメージングデバイスによって得られる画像を圧縮して通信することにより、通信時の電力消費量を低減させている。これまで、画像圧縮信号処理については、幾つかの提案がなされている。例えば、撮像素子における露光制御に基づき、全画素（全撮像素子）を読み出すよりも少ない量のデータを得ることができ、しかも、アナログ−デジタル変換後にデータ圧縮のための処理回路が必要とされない信号処理技術が周知である（例えば、非特許文献１参照）。即ち、撮像素子からの画素信号を、マルチプレクサによってランダムに選択し、ランダムに選択されたアナログ−デジタル変換器に入力させるといった手法に基づき、最終的に撮像素子からの画素信号の圧縮を行う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３４８０５号公報
【特許文献２】特開２０１２−１６５１６８号公報
【非特許文献】
【０００７】
【非特許文献１】Y. Oike and A. Ei. Gamal, A, "CMOS Image Sensor With Per-Column ΣΔ ADC and Programmable Compressed Sensing", Solid-State Circuits, IEEE Journal of Volume 48,  Issue 1
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の特許文献１，２に開示された技術では、全画素を複数に分割した各分割エリアの同じ画素列内で複数の画素を選択して露光する、所謂、完全なランダム露光の実現が困難であった。その原因は、画素内のトランジスタの構成にある。１つの画素列に対して複数の画素について露光選択できると、露光が空間的及び時間的にランダムとなるために、ランダム露光を行って間引いた信号を復元する際に復元の精度が上がる効果がある。また、上記の非特許文献１には、撮像素子を含む撮像装置全体の消費電力の低減に関しては、何ら、言及されていない。
【０００９】
従って、本開示の目的は、消費電力の低減を図りつつ、全画素を複数に分割した各分割エリアの同じ画素列内で複数の画素を選択して露光する完全なランダム露光を可能とする固体撮像素子、その駆動方法、及び、当該固体撮像素子を有する電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するための本開示の第１の態様に係る固体撮像素子は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている。また、上記の目的を達成するための本開示の第１の態様に係る電子機器は、上記の構成の第１の態様に係る固体撮像素子を有する。
【００１１】
上記の目的を達成するための本開示の第２の態様に係る固体撮像素子は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている。また、上記の目的を達成するための本開示の第２の態様に係る電子機器は、上記の構成の第２の態様に係る固体撮像素子を有する。
【００１２】
上記の目的を達成するための本開示の第３の態様に係る固体撮像素子は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている。また、上記の目的を達成するための本開示の第３の態様に係る電子機器は、上記の構成の第３の態様に係る固体撮像素子を有する。
【００１３】
上記の目的を達成するための本開示の第１の態様に係る固体撮像素子の駆動方法は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
【００１４】
上記の目的を達成するための本開示の第２の態様に係る固体撮像素子の駆動方法は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子において、
転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
【００１５】
上記の目的を達成するための本開示の第３の態様に係る固体撮像素子の駆動方法は、
光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う。
【発明の効果】
【００１６】
本開示の第１の態様〜第３の態様に係る固体撮像素子、その駆動方法、あるいは、電子機器にあっては、画素を構成する特定の画素トランジスタがマルチゲート構造であることで、そのマルチゲートを適宜駆動することによって、各画素をランダムに選択することが可能となる。これにより、各画素に対して露光を空間的及び時間的にランダムに行うことができるために、同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【００１７】
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１８】
【図１】図１は、本開示の第１実施形態に係る固体撮像素子の概念図である。
【図２】図２は、第１実施形態に係る固体撮像素子における画素アレイ部の概念図である。
【図３】図３は、第１実施形態に係る固体撮像素子における１つの画素ユニット等の概念図である。
【図４】図４は、シングルスロープ型アナログ−デジタル変換器の構成の一例を示すブロック図である。
【図５】図５Ａは、実施例１に係る画素の内部回路の構成を示す回路図であり、図５Ｂは、実施例１に係る画素の内部回路の他の構成を示す回路図である。
【図６】図６Ａは、ゲートが１つのＭＯＳＦＥＴの素子構造の断面図であり、図６Ｂは、ゲートが２つのマルチゲート構造のＭＯＳＦＥＴの素子構造の断面図である。
【図７】図７は、実施例１の固体撮像素子において１つの画素ユニットが４×４個の画素から成る場合の例を示す図である。
【図８】図８は、実施例１の固体撮像素子における画素信号の読出し動作のタイミングチャートである。
【図９】図９Ａ、図９Ｂは、サンプリング関数と、画素ユニットの出力値と、固体撮像素子の出力データフォーマットの関係について説明する図である。
【図１０】図１０は、サンプリング関数によって任意に選択された４画素を順次読み出すための画素制御の手順を示す図である。
【図１１】図１１Ａは、実施例２に係る画素の内部回路の構成を示す回路図であり、図１１Ｂは、実施例２の固体撮像素子において１つの画素ユニットが４×４個の画素から成る場合の例を示す図である。
【図１２】図１２は、実施例２の固体撮像素子における画素信号の読出し動作のタイミングチャートである。
【図１３】図１３Ａは、実施例３に係る画素の内部回路の構成を示す回路図であり、図１３Ｂは、実施例３に係る画素における露光時及び電荷転送時の各部のポテンシャルの遷移の様子を示すポテンシャル図である。
【図１４】図１４は、実施例３に係る画素を有する固体撮像素子における垂直同期による１周期の動作例を示すタイミングチャートである。
【図１５】図１５は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（１）の動作例を示すタイミングチャートである。
【図１６】図１６は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（２）の動作例を示すタイミングチャートである。
【図１７】図１７は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（３）の動作例を示すタイミングチャートである。
【図１８】図１８は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（４）の動作例を示すタイミングチャートである。
【図１９】図１９は、実施例３に係る画素を有する固体撮像素子における水平同期の場合の図１４の期間（５）の動作例を示すタイミングチャートである。
【図２０】図２０は、本開示の第２実施形態に係る固体撮像素子の概念図である。
【図２１】図２１Ａ及び図２１Ｂは、実施例４に係るイメージセンサチップ及びロジック回路チップの平面構造及び断面構造を示す図である。
【図２２】図２２Ａ及び図２２Ｂは、実施例５に係るイメージセンサチップ及びロジック回路チップの平面構造及び断面構造を示す図である。
【図２３】図２３Ａは、実施例５に係るロジック回路チップにおける画素メモリユニットの構成を示すブロック図であり、図２３Ｂは、画素メモリユニットを構成する画素メモリの構成を示す回路図である。
【図２４】図２４Ａは、実施例１に係る画素を実施例５の固体撮像素子に用いる場合の画素構成を示す回路図であり、図２４Ｂは、実施例１に係る画素を実施例６の固体撮像素子に用いる場合の画素構成を示す回路図である。
【図２５】図２５Ａは、１つの画素列に対してアナログ−デジタル変換器を２つ有する場合の概略構成図であり、図２５Ｂは、１つの画素列に対してアナログ−デジタル変換器を１つ有する場合の概略構成図であり、図２５Ｃは、１つの画素行に対してアナログ−デジタル変換器を１つ有する場合の概略構成図である。
【図２６】図２６は、変形例２に係る画素の内部回路の構成を示す回路図である。
【図２７】図２７Ａ及び図２７Ｂは、変形例３に係る画素１１の内部回路の構成を示す回路図である。
【図２８】図２８は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の第１の態様〜第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器、全般に関する説明
２．第１実施形態（平置構造の固体撮像素子の例）
２−１．実施例１（画素が３Ｔｒ構成の例）
２−２．実施例２（画素が４Ｔｒ構成の例）
２−３．実施例３（画素がメモリ部を有する構成の例）
３．第２実施形態（積層構造の固体撮像素子の例）
３−１．実施例４（画素ユニットとＡＤ変換器とを一対一の対応関係で配置する例）
３−２．実施例５（カラムＡＤＣの例）
３−３．実施例６（実施例５の変形）
４．変形例
４−１．変形例１（ＡＤ変換器の配置例）
４−２．変形例２（実施例２に係る４Ｔｒ構成の変形）
４−３．変形例３（実施例１に係る３Ｔｒ構成の変形）
５．本開示の電子機器（撮像装置の例）
【００２０】
＜本開示の第１の態様〜第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器、全般に関する説明＞
本開示の第１の態様〜第２の態様に係る固体撮像素子において、画素は、裏面照射型の画素であってもよいし、表面照射型の画素であってもよい。ここで、『裏面照射型の画素』とは、配線層が配される側を表面側とするとき、その反対側、即ち裏面側から入射光を取り込む画素構造をいう。また、『表面照射型の画素』とは、配線層が配される表面側から入射光を取り込む画素構造をいう。
【００２１】
また、固体撮像素子については、所謂、平置構造であってもよいし、所謂、積層構造であってもよい。ここで、『平置構造』とは、画素が２次元マトリクス状に配列されて成る画素アレイ部の周辺回路、即ち、画素アレイ部の各画素を駆動する駆動部や、画素から読み出される信号に対して所定の信号処理を施す信号処理部などを、画素アレイ部と同じ半導体チップ上に配置する構造である。また、『積層構造』とは、信号処理部などを画素アレイ部とは別の半導体チップに搭載し、これらの半導体チップを積層した構造である。
【００２２】
本開示の第１の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
【００２３】
上述した好ましい構成を含む第１の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器を設ける構成とすることができる。
【００２４】
本開示の第２の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
【００２５】
上述した好ましい構成を含む第２の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器を設ける構成とすることができる。
【００２６】
本開示の第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、画素から信号を読み出す制御を行う画素制御部について、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う構成とすることができる。また、画素制御部について、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う構成とすることができる。
【００２７】
上述した好ましい構成を含む第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されている。そして、この画素ユニット毎に、画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器を設ける構成とすることができる。
【００２８】
更に、上述した好ましい構成を含む第３の態様に係る固体撮像素子、固体撮像素子の駆動方法、及び、電子機器にあっては、第１半導体チップと第２半導体チップとが積層されて成り、画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられる構成とすることができる。このとき、アナログ−デジタル変換器について、第２半導体チップ側に、１つの画素ユニットに対して１つ設ける、あるいは、画素ユニットの１つの画素列に対して１つ設ける構成とすることができる。
【００２９】
＜第１実施形態に係る固体撮像素子＞
第１実施形態は、所謂、平置構造の固体撮像素子及びその駆動方法に関する。本開示の第１実施形態に係る固体撮像素子の概念図を図１に示し、画素アレイ部の概念図を図２に示す。
【００３０】
第１実施形態に係る固体撮像素子は、第１の方向及び第２の方向に画素１１が２次元マトリクス状に配列されて成る画素アレイ部１２、及び、画素アレイ部１２の各画素１１から信号を読み出す制御を行う画素制御部１３，１４，１５を備える、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。そして、このＣＭＯＳイメージセンサにおいて、画素１１を構成する特定の画素トランジスタが、複数のゲートを有するマルチゲート構造となっている（後述する実施例１〜３参照）。
【００３１】
第１実施形態に係る固体撮像素子において、画素１１は、第１の方向にＫ個配列され、第２の方向にＬ個配列され、合計、Ｋ×Ｌ個の画素１１によって画素ユニット２０を構成している。また、画素ユニット２０は、第１の方向にＩ個配列され、第２の方向にＪ個配列され、合計、Ｉ×Ｊ個の画素ユニット２０によって画素アレイ部１２を構成している。すなわち、画素ユニット２０は、画素アレイ部１２の全画素１１を複数（Ｉ×Ｊ個）に分割した分割エリア内の画素１１の集合である。画素ユニット２０i,jは、第（ｉ，ｊ）番目（但し、ｉ＝１，２，・・・，Ｉであり、ｊ＝１，２，・・・，Ｊである）の画素ユニットである。
【００３２】
第１実施形態に係る固体撮像素子は更に、画素アレイ部１２の各画素１１から読み出される信号（画素信号）を処理する信号処理部１６、及び、画素制御部１３，１４，１５に与えるサンプリング関数データを格納するサンプリング関数データ格納部１７を備えている。画素制御部１３，１４，１５のうち、画素制御部１３，１４は、画素アレイ部１２の各画素１１から画素信号を読み出す制御を行う。
【００３３】
図１及び図２において、第１の方向をＸ方向とし、第２の方向をＹ方向とするとき、画素制御部１３，１４は、Ｘ−Ｙアドレス方式により（Ｘ方向及びＹ方向のアドレッシングにより）、画素アレイ部１２内の各画素ユニット２０の選択（アドレス（位置）の指定）、及び、画素ユニット２０内の各画素１１の選択（アドレスの指定）を行う。より具体的には、画素制御部１３は、画素ユニット２０及び画素１１のＸ方向におけるアドレス指定を担い、画素制御部１４は、画素ユニット２０及び画素１１のＹ方向におけるアドレス指定を担う。画素制御部１５は、画素信号を処理する信号処理部１６の制御を行う。
【００３４】
画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、画素アレイ部１２の各画素１１を制御する。ここで、『サンプリング関数』とは、各時の信号読出しがどの画素からの読出しを示す行列データもしくは同等の意味を持つフォーマットのデータである。サンプリング関数の詳細及び具体例については後述する。
【００３５】
ここでは、サンプリング関数データ格納部１７を固体撮像素子の構成要素として備え、当該サンプリング関数データ格納部１７にサンプリング関数データを格納するとしたが、サンプリング関数データを外部から取り込んで画素制御部１３，１４，１５に与えるようにしてもよい。あるいは又、何らかのノイズ源からのランダムなノイズをサンプリング関数データとして用いるようにすることも可能である。
【００３６】
サンプリング関数データ格納部１７が画素制御部１３，１４に与えるサンプリング関数データは、画素アレイ部１２の各画素１１の露光を、空間的及び時間的に（時間軸上で）ランダムに選択するのに用いられる。そして、画素制御部１３，１４は、サンプリング関数データに基づくランダム露光を行う際に、画素１１内の所定の容量に選択情報を記憶することにより、ランダム露光の対象画素を指定する。そして、画素制御部１３，１４による制御の下に、画素１１内の所定の容量に選択情報が記憶された、ランダム露光の指定対象の画素からランダムに画素信号が信号線２３（図３参照）に読み出され、当該信号線２３を通して信号処理部１６に供給される。
【００３７】
信号処理部１６は、画素アレイ部１２と同じ半導体チップ１８上に搭載されている。信号処理部１６で所定の信号処理が施された画素信号は、端子１９を介して半導体チップ１８外へ出力される。尚、図１では、簡易的には、画素１１が２次元マトリクス状に配列された画素アレイ部１２に対して信号処理部１６が１つ設けられた例を図示しているが、実際には、後述するように、信号処理部１６は、１つの画素ユニット２０毎に設けられることになる（図３参照）。すなわち、信号処理部１６は、画素ユニット２０に対応して、Ｉ×Ｊ個存在する。
【００３８】
ここで、信号処理部１６を画素アレイ部１２と同じ半導体チップ１８上に搭載し、画素制御部１３，１４，１５及びサンプリング関数データ格納部１７を半導体チップ１８外に設ける構成を例示したが、これに限られるものではない。すなわち、信号処理部１６を半導体チップ１８外に設けてもよいし、画素制御部１３，１４，１５及びサンプリング関数データ格納部１７を信号処理部１６と共に、半導体チップ１８上に搭載するようにしてもよい。
【００３９】
第１実施形態に係る固体撮像素子における１つの画素ユニット２０等の概念図を図３に示す。ここでは、一例として、１つの画素ユニット２０が、第１の方向に４個配列され、第２の方向に４個配列され、合計、４×４個の画素１１から成る場合を例示している。すなわち、図３の例では、Ｋ＝４，Ｌ＝４である。但し、Ｋ，Ｌの値は、これらの値に限定されるものではない。
【００４０】
画素ユニット２０の画素１１の配列に対して、画素行毎に行制御線２１が配線され、画素列毎に列制御線２２と信号線２３とが配線されている。行制御線２１は、例えば３種類の行制御線２１1，２１2，２１3から成る。行制御線２１1，２１2，２１3は、画素制御部１４から出力される制御信号を、画素ユニット２０の各画素１１に対して画素行毎に伝送する。列制御線２２は、画素制御部１３から出力される制御信号を、画素ユニット２０の各画素１１に対して画素列毎に伝送する。信号線２３は、画素ユニット２０の各画素１１から読み出される画素信号を画素列毎に信号処理部１６に伝送する。
【００４１】
図３に示すように、信号処理部１６は、１つの画素ユニット２０毎に設けられている。信号処理部１６は、例えば、信号線２３の一端に接続された、画素ユニット２０の画素列Ｋ分（本例の場合、Ｋ＝４）の列選択スイッチ（ＳＷ）２４と、各画素列に対して共通に設けられたアナログ−デジタル変換器（以下、『ＡＤ変換器』と呼ぶ場合がある）２５とから構成されている。
【００４２】
列選択スイッチ２４は、画素制御部１５によって適宜駆動されることにより、画素１１から信号線２３に読み出された画素信号をＡＤ変換器（以下、『ＡＤＣ』と記述する場合がある）２５に供給する。画素制御部１５は、画素制御部１３，１４と同様に、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、列選択スイッチ２４を制御する。
【００４３】
ＡＤ変換器２５は、周知のＡＤ変換器とすることができる。具体的には、ＡＤ変換器２５として、シングルスロープ型ＡＤ変換器、逐次比較型ＡＤ変換器、又は、デルタ−シグマ変調型（ΔΣ変調型）ＡＤ変換器を例示することができる。また、ＡＤ変換器２５は、グレイコードカウンタを備えていてもよい。但し、ＡＤ変換器２５としては、これらに限定されるものではなく、フラッシュ型、ハーフ・フラッシュ型、サブレンシング型、パイプライン型、ビット・パー・ステージ型、マグニチュード・アンプ型等のＡＤ変換器を挙げることもできる。
【００４４】
（シングルスロープ型ＡＤ変換器）
ここでは、一例として、周知のシングルスロープ型ＡＤ変換器について具体的に説明する。シングルスロープ型ＡＤ変換器の構成の一例を図４に示す。ＡＤ変換器２５は、１つの画素ユニット２０毎に設けられている。
【００４５】
シングルスロープ型カラムＡＤ変換器２５では、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧Ｖrefが用いられる。ランプ波形の参照電圧Ｖrefは、参照電圧生成部２６で生成される。参照電圧生成部２６については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００４６】
ＡＤ変換器２５は、例えば、コンパレータ２５１、カウンタ２５２、及び、メモリ２５３等から成る。本例に係るＡＤ変換器２５では、カウンタ２５２として、アップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）を用いている。
【００４７】
コンパレータ２５１は、画素アレイ部１２の各画素１１から画素ユニット２０の単位で読み出される画素信号を比較入力とし、参照電圧生成部２６から供給されるランプ波の参照電圧Ｖrefを基準入力とし、両者を比較する。そして、コンパレータ２５１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ２５１の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
【００４８】
アップ／ダウンカウンタ２５２には、コンパレータ２５１に対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。そして、アップ／ダウンカウンタ２５２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントを行うことにより、コンパレータ２５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。このアップ／ダウンカウンタ２５２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となり、メモリ２５３に一時的に格納される。そして、メモリ２５３からアナログの画素信号をＡＤ変換して得られるデジタル値が適宜読み出される。
【００４９】
画素１１が２次元マトリクス状に配列されて成るＣＭＯＳイメージセンサでは、一般的に、画素１１のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。画素１１からは、例えば、リセットレベルＶrst及び信号レベルＶsigの順に読み出される。リセットレベルＶrstは、画素１１の電荷蓄積部（後述するフローティング・ディフュージョンＦＤ）をリセットしたときの当該電荷蓄積部の電位に相当する。信号レベルＶsigは、光電変換素子に蓄積された電荷を電荷蓄積部へ転送したときの当該電荷蓄積部の電位に相当する。
【００５０】
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズは電荷蓄積部で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことにより、これらのノイズを除去した信号を得ることが可能となる。
【００５１】
信号処理部１６において、ＡＤ変換器２５によるＡＤ変換の際に、相関二重サンプリング処理が実行される。具体的には、ＡＤ変換器２５では、コンパレータ２５１での比較動作の開始から比較動作の終了までの比較期間の計測動作の際に、アップ／ダウンカウンタ２５２は、例えば、リセットレベルＶrstに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶrstとの差分をとることができる。その結果、ＡＤ変換器２５によるＡＤ変換の際に、相関二重サンプリングによるノイズ除去処理が行われる。
【００５２】
上述したように、第１実施形態に係る固体撮像素子では、画素１１を構成する特定の画素トランジスタがマルチゲート構造であることにより、そのマルチゲートに対するＸ−Ｙアドレス方式（アドレッシング）による駆動によって、画素アレイ部１２の各画素１１をランダムに選択することが可能となる。これにより、サンプリング関数に基づく画素制御部１３，１４による制御の下に、画素アレイ部１２の各画素１１に対して、露光を空間的及び時間的（時間軸上で）にランダムに行うことができる。その結果、画素アレイ部１２内の画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。そして、１つの画素列に対して複数の画素を露光選択できることにより、露光が空間的及び時間的（時間軸上で）にランダムとなり、ランダム露光を行って間引いた信号を復元する際に、復元の精度を向上できることになる。
【００５３】
また、ランダム露光により、１つの画素ユニット２０毎に設けられた信号処理部１６には、画素信号が時間軸上でランダムに供給されることになる。これにより、全画素の信号が画素行単位で読み出されることで、全てのＡＤ変換器２５を作動させるのではなく、一部のＡＤ変換器２５を作動させることになるため、全てのＡＤ変換器２５を作動させる場合に比べて固体撮像素子の消費電力の低減を図ることができる。
【００５４】
しかも、ＡＤ変換器２５からの画素信号（デジタル値）の出力が時間軸上でランダムに行われるが故に、全画素から画素信号を読み出す場合に比べてデータ量を少なくできる。また、画素信号を選択するのにマルチプレクサを配設する必要が無いため、回路構成の簡略化、固体撮像素子全体の消費電力のより一層の低減を図ることができる。更に、空間的及び時間的に（時間軸上で）完全なランダムアクセスによって画素選択を行うことによって、１つの画素列に対して複数の画素を選択して露光できるため、ランダム露光を行って間引いた信号を復元するときの画質劣化を大幅に低減できる。
【００５５】
以下に、画素１１内の所定の容量に選択情報を記憶し、完全なランダム露光を実現する第１実施形態に係る固体撮像素子における画素１１の具体的な実施例について説明する。以下では、画素１１が３つのトランジスタ（Ｔｒ）から成る３Ｔｒ構成の場合を実施例１として、画素１１が４Ｔｒ構成の場合を実施例２として、画素１１が電荷を一時的に蓄積するメモリ部を有する構成の場合を実施例３として説明する。
【００５６】
［実施例１］
実施例１は、第１実施形態に係る固体撮像素子における画素１１が３Ｔｒ構成の場合の例である。実施例１に係る画素１１の内部回路の構成を図５Ａに示す。実施例１に係る画素１１は、光電変換素子（受光素子）として例えばフォトダイオードＰＤを有している。画素１１は、フォトダイオードＰＤに加えて、例えば、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3を有する構成となっている。すなわち、実施例１に係る画素１１は、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3の３つのトランジスタ（Ｔｒ）から成る３Ｔｒ構成となっている。
【００５７】
実施例１では、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3の３つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した３つのトランジスタＴＲ1，ＴＲ2，ＴＲ3の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限定されるものではない。
【００５８】
上記の３Ｔｒ構成の画素１１において、ＭＯＳＦＥＴから成る転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。このように、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2がマルチゲート構造であることにより、そのマルチゲートに対するＸ−Ｙアドレス方式による駆動によって、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。その詳細については後述する。
【００５９】
ここで、ＭＯＳＦＥＴの素子構造について説明する。ゲートが１つの通常構造のＭＯＳＦＥＴの素子構造の断面図を図６Ａに示し、ゲートが２つのマルチゲート構造のＭＯＳＦＥＴの素子構造の断面図を図６Ｂに示す。ＭＯＳＦＥＴは、半導体基板３１の表層部にソース領域Ｓとドレイン領域Ｄとが形成され、ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域の上方に、ゲート絶縁膜３２を介してゲート電極Ｇが配置された構造となっている。
【００６０】
ＭＯＳＦＥＴは、ソース領域Ｓとドレイン領域Ｄとに同じ性質を持つ半導体、ゲート電極Ｇの真下にあるチャネル領域にその反対の性質を持つ半導体を配置することで形成される。そして、ソース領域Ｓ及びドレイン領域Ｄの上方に金属のゲート電極Ｇを設置することにより、ソース領域Ｓに電流の入口、ドレイン領域Ｄに出口、ゲート電極Ｇに電流の流れを制御する水門の機能を持たせている。
【００６１】
ソース領域Ｓとドレイン領域Ｄとの間に性質の異なる半導体が挟まれる構造のため、ゲート電極Ｇに電圧を印加しないと、ソース領域Ｓとドレイン領域Ｄとの間が電気的に絶縁される。ゲート電極Ｇに電圧を印加すると、ゲート電極Ｇの真下にあるチャネル領域に自由電子が引き寄せられる。このため、ソース領域Ｓとドレイン領域Ｄとを結ぶすべての経路で自由電子が豊富な状態となり、電流が流れやすくなる。
【００６２】
マルチゲート構造のＭＯＳＦＥＴにあっては、ゲート領域を２つ形成してそれぞれを別の金属電極（ゲート電極）Ｇ1，Ｇ2から印加する電圧で制御することにより、２つのゲート電極Ｇ1，Ｇ2の両方に同時に電圧が印加したときに電流が流れやすくなるようになっている。
【００６３】
上述したように、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、２つのゲートを有するマルチゲート構造となっている。そして、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2は、列選択信号と行選択信号とによるＸ−Ｙアドレス方式（アドレッシング）によって駆動されることにより、各画素１１が読出し対象（選択対象）の画素かどうかが制御されるようになっている。
【００６４】
具体的には、転送トランジスタＴＲ1において、一方のゲートには、Ｘ方向（第１の方向）の画素転送制御信号Ｔxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｔyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送トランジスタＴＲ1が導通状態となる。
【００６５】
リセットトランジスタＴＲ2において、一方のゲートには、Ｘ方向の画素リセット制御信号Ｒxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向の画素リセット制御信号Ｒyが行選択信号として画素制御部１４から与えられる。そして、画素リセット制御信号Ｒx及び画素リセット制御信号Ｒyが共にアクティブ状態（本例では、高レベルの状態）となることにより、リセットトランジスタＴＲ2が導通状態となる。
【００６６】
図３において、同一画素行の各画素１１に対して共通に配線される３種類の行制御線２１は、画素選択制御信号線２１1、画素転送制御信号線２１2、及び、画素リセット制御信号線２１3である。画素選択制御信号線２１1は、画素制御部１４から適宜出力される画素選択制御信号ＳＥＬＶDDを、増幅トランジスタＴＲ3に対して伝送する。
【００６７】
画素転送制御信号線２１2は、画素制御部１４から適宜出力される画素転送制御信号Ｔyを、転送トランジスタＴＲ1の他方のゲートに伝送する。画素リセット制御信号線２１3は、画素制御部１４から適宜出力される画素リセット制御信号Ｒyを、リセットトランジスタＴＲ2の他方のゲートに伝送する。
【００６８】
尚、図３には、画素制御部１３から適宜出力される画素転送制御信号Ｔx及び画素リセット制御信号Ｒxを、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2の各一方のゲートに伝送する列制御線２２については、図面の簡略化のために、１本の制御線として図示している。実際には、列制御線２２は、画素転送制御信号Ｔxを伝送する画素転送制御信号と、画素リセット制御信号Ｒxを伝送する画素リセット制御信号線とから成る。
【００６９】
図５Ａにおいて、フォトダイオードＰＤは、アノード電極が低電位側電源(例えば、グランドＧＮＤ)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオードＰＤのカソード電極は、転送トランジスタＴＲ1を介して増幅トランジスタＴＲ3のゲート電極と電気的に接続されている。増幅トランジスタＴＲ3のゲート電極と電気的に繋がった領域は、フローティング・ディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティング・ディフュージョンＦＤは、電荷蓄積部（電荷検出部）であり、蓄積した電荷を電圧に変換する電荷電圧変換部である。
【００７０】
転送トランジスタＴＲ1は、フォトダイオードＰＤのカソード電極とフローティング・ディフュージョンＦＤとの間に接続されている。転送トランジスタＴＲ1は、２つのゲートに、高レベルがアクティブ状態となる画素転送制御信号Ｔx及び画素転送制御信号Ｔyが画素制御部１３及び画素制御部１４から与えられることで導通状態となり、フォトダイオードＰＤで光電変換され、蓄積された光電荷をフローティング・ディフュージョンＦＤに転送する。
【００７１】
リセットトランジスタＴＲ2は、ドレインが画素リセット電位ＲＳＤに接続され、ソースがフローティング・ディフュージョンＦＤに接続されている。リセットトランジスタＴＲ2は、２つのゲートに、高レベルがアクティブ状態となる画素リセット制御信号Ｒx及び画素リセット制御信号Ｒyが画素制御部１３及び画素制御部１４から与えられることで導通状態となり、フローティング・ディフュージョンＦＤの電位を画素リセット電位ＲＳＤにリセットする。
【００７２】
増幅トランジスタＴＲ3は、ゲートがフローティング・ディフュージョンＦＤに接続され、ソースが信号線２３に接続されている。本例に係る画素構成は、３Ｔｒ構成である。従って、増幅トランジスタＴＲ3は、画素１１を選択する機能（選択トランジスタの機能）を持っている。すなわち、増幅トランジスタＴＲ3は、ゲートに印加されるフローティング・ディフュージョンＦＤの電位がアクティブ状態（本例では、高レベルの状態）になることで増幅動作が可能な状態、即ち画素選択状態となる。尚、増幅トランジスタＴＲ3は、ソースフォロア動作をしているので、ドレイン電圧の変動は、殆ど出力信号に影響を及ぼさない。従って、電源数や配線数を削減するために、増幅トランジスタＴＲ3のドレイン電位を画素リセット電位ＲＳＤと共通化することができる。
【００７３】
また、増幅トランジスタＴＲ3は、フォトダイオードＰＤでの光電変換によって得られる信号を読み出す読出し回路、具体的には、ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタＴＲ3は、ソースが信号線２３に接続されることにより、当該信号線２３の一端に接続される電流源（図示せず）とソースフォロワ回路を構成する。そして、増幅トランジスタＴＲ3は、画素選択制御信号ＳＥＬＶDDがアクティブ状態になることにより、フローティング・ディフュージョンＦＤに蓄積された電荷に応じた信号を増幅し、信号線２３に読み出す。
【００７４】
上記の構成の３Ｔｒ構成の画素１１の場合、後述する４Ｔｒ構成の画素に比べて、内部回路を構成する素子数が少なくて済むため、画素１１の微細化を図ることができる利点がある。
【００７５】
画素１１の内部回路の他の構成を図５Ｂに示す。この他の構成は、複数の画素１１間で内部回路の一部を共有する構成となっている。具体的には、例えば２つの画素１１，１１間で、リセットトランジスタＴＲ2、フローティング・ディフュージョンＦＤ、及び、増幅トランジスタＴＲ3を共有する。但し、転送トランジスタＴＲ1については、画素１１毎に設けられることになる。
【００７６】
この他の構成の場合、内部回路の一部を共有する画素１１，１１間で、同じ期間にフォトダイオードＰＤから同時に電荷を読み出すことはできないが、内部回路の一部の共有によって画素１１のより微細化を図ることができる。
【００７７】
（圧縮センシング）
上記の構成の実施例１に係る画素１１を有する固体撮像素子にあっては、圧縮センシング（Compressive Sensing）による信号読出しを行うことができる。本明細書において、『圧縮センシング』とは、画素１１をランダムに選択して画素信号を読み出す動作である。どの画素を選択するかは、先述したサンプリング関数に定義されており、ランダムに画素１１が選択されるようなサンプリング関数があらかじめ用意してある。実施例１の場合、サンプリング関数のデータは、サンプリング関数データ格納部１７（図１参照）に格納されている。
【００７８】
画像に相関が無いように画素がランダムに選択されていれば、全ての画素の画素情報を読み出さなくても、周知の再構成信号処理によって、全画素の画素情報を読み出したときの画像情報を復元することが可能であることがわかっている。アーキテクチャにも異存するが、一般に、ＣＭＯＳイメージセンサは、画素信号を読み出す回数を減らすことによって消費電力を低減することができる。また、ネットワークを介してサーバと接続して用いるシステム構成において、サーバ側で再構成信号処理を行ってよい場合は、圧縮センシングによってデータ量を削減した状態の映像情報を伝送することができるため、ネットワーク帯域の削減にも効果がある。
【００７９】
画素１１をランダムに選択して画素信号を読み出す動作、即ち圧縮センシングによる信号読出しを実現するために、実施例１の固体撮像素子では、選択画素を指定する画素の選択情報を、画素内の容量、図５Ａの構成の画素にあっては、フローティング・ディフュージョンＦＤの容量ＣFDに記憶する。具体的には、リセットトランジスタＴＲ2が導通状態になることにより、当該リセットトランジスタＴＲ2を通してリセット電位ＲＳＤがフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶される。その詳細については後述する。
【００８０】
（画素信号の読出し処理）
上記の構成の固体撮像素子において実行される、圧縮センシングによる信号読出し動作について以下に説明する。ここでは、一例として、図７に示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
【００８１】
１つの画素ユニット２０において、第（ｋ，ｌ）番目（但し、ｋ＝１，２，３，４であり、ｌ＝１，２，３，４である）の画素１１k,lは、第ｋ列目の第ｌ行目の画素１１である。そして、第１列目の画素列において、画素１１1,1のアドレスを（１，１）、画素１１1,2のアドレスを（１，２）、画素１１1,3のアドレスを（１，３）、画素１１1,4のアドレスを（１，４）とする。第２列目の画素列において、画素１１2,1のアドレスを（２，１）、画素１１2,2のアドレスを（２，２）、画素１１2,3のアドレスを（２，３）、画素１１2,4のアドレスを（２，４）とする。第３列目の画素列において、画素１１3,1のアドレスを（３，１）、画素１１3,2のアドレスを（３，２）、画素１１3,3のアドレスを（３，３）、画素１１3,4のアドレスを（３，４）とする。第４列目の画素列において、画素１１4,1のアドレスを（４，１）、画素１１4,2のアドレスを（４，２）、画素１１4,3のアドレスを（４，３）、画素１１4,4のアドレスを（４，４）とする。
【００８２】
上記の画素ユニット２０の画素配列において実行する、実施例１の固体撮像素子における画素信号の読出し動作のタイミングチャートを図８に示す。図８には、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の各画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4に対して電子シャッタをかけ、アドレスが（１，１）、（２，２）、（３，１）、（４，３）の各画素１１1,1，１１2,2，１１3,1，１１4,3に対して信号読出しをかける場合のタイミング関係を示している。
【００８３】
図８のタイミングチャートにおいて、ｔ11−ｔ15の期間が電子シャッタの期間となり、ｔ15−ｔ19の期間が行列選択（画素選択）の期間となり、ｔ19−ｔ20の期間がＰ相の読出し期間となる。また、ｔ20−ｔ24の期間が転送期間となり、ｔ24−ｔ25の期間がＤ相の読出し期間となり、ｔ25−ｔ26の期間が非選択期間となる。ここで、『Ｐ相』とは、フローティング・ディフュージョンＦＤをリセットしたときのフローティング・ディフュージョンＦＤの電位に相当するリセットレベルＶrstである。また、『Ｄ相』とは、フォトダイオードＰＤで光電変換された電荷をフローティング・ディフュージョンＦＤへ転送したときのフローティング・ディフュージョンＦＤの電位に相当する信号レベルＶsigである。
【００８４】
・電子シャッタ期間
時刻ｔ11で画素転送制御信号Ｔy1と画素転送制御信号Ｔx2と画素転送制御信号Ｔx4とがアクティブ状態（高レベル）になることにより、画素１１2,1及び画素１１4,1の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx2と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１2,1及び画素１１4,1のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ1が高レベルの状態にある。
【００８５】
これにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ1に捨てられる（電子シャッタ動作）。フォトダイオードＰＤの電荷が捨てられた後、画素リセット電位ＲＳＤ1が低レベルになる。次いで、画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx2と画素リセット制御信号Ｒx4とが非アクティブ状態になることにより、画素１１2,1及び画素１１4,1のリセットトランジスタＴＲ2が非導通状態となる。これにより、フローティング・ディフュージョンＦＤが低電位になる。
【００８６】
次に、時刻ｔ12で画素転送制御信号Ｔy2と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,2の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy2と画素リセット制御信号Ｒx1とがアクティブ状態になることにより、画素１１1,2のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ2が高レベルの状態にある。これにより、画素１１1,2のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ2に捨てられる。フォトダイオードＰＤの電荷が捨てられた後の動作は上記の場合と同じである。
【００８７】
次に、時刻ｔ13で画素転送制御信号Ｔy3と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,3の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy3と画素リセット制御信号Ｒx1とがアクティブ状態になることにより、画素１１1,3のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ3が高レベルの状態にある。これにより、画素１１1,3のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ3に捨てられる。フォトダイオードＰＤの電荷が捨てられた後の動作は上記の場合と同じである。
【００８８】
次に、時刻ｔ14で画素転送制御信号Ｔy4と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,4の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒy4と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１4,4のリセットトランジスタＴＲ2が導通状態となる。このとき、画素リセット電位ＲＳＤ4が高レベルの状態にある。これにより、画素１１4,4のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して画素リセット電位ＲＳＤ4に捨てられる。フォトダイオードＰＤの電荷が捨てられた後は上記の場合と同じである。
【００８９】
上記の電子シャッタ期間での一連の動作により、電子シャッタをかける画素１１を空間的及び時間的にランダムに選択することができる。本実施例では、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4の各フォトダイオードＰＤの電荷を画素リセット電位ＲＳＤ1，ＲＳＤ2，ＲＳＤ3，ＲＳＤ4に捨てる電子シャッタ動作が行われる。
【００９０】
・行列選択期間
時刻ｔ15で画素リセット制御信号Ｒy1と画素リセット制御信号Ｒx1と画素リセット制御信号Ｒx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ1が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ1の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１1,1及び画素１１3,1が選択画素として指定される。
【００９１】
次に、時刻ｔ16で画素リセット制御信号Ｒy2と画素リセット制御信号Ｒx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ2が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ2の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１2,2が選択画素として指定される。
【００９２】
次に、時刻ｔ17で画素リセット制御信号Ｒy3と画素リセット制御信号Ｒx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット電位ＲＳＤ3が高レベルの状態にある。これにより、画素リセット電位ＲＳＤ3の高レベルが、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤの容量ＣFDに選択情報として記憶され、画素１１4,3が選択画素として指定される。
【００９３】
時刻ｔ18では、画素リセット制御信号Ｒy4がアクティブ状態になるものの、画素リセット制御信号Ｒxのいずれもアクティブ状態にならないため、画素の選択は行われない。
【００９４】
このようにして、画素信号を読み出したい画素のみ、フローティング・ディフュージョンＦＤの容量ＣFDに選択情報として高レベルの電位を書き込むことにより、画素信号を読み出したい選択画素の指定（行列選択）が行われる。本例では、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の４つの画素が、画素信号を読み出したい画素として選択されたことになる。
【００９５】
・Ｐ相期間
ｔ19−ｔ20の期間では、画素信号を読み出したい画素として選択された４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＰ相（リセットレベルＶrst）の読出しが行われる。
【００９６】
・転送期間
時刻ｔ20で転送期間に入り、画素転送制御信号Ｔy1と画素転送制御信号Ｔx1と画素転送制御信号Ｔx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１1,1及び画素１１3,1の各フローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１1,1及び画素１１3,1の各フォトダイオードＰＤで光電変換され、蓄積された光電荷（ここでは、光電子）が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【００９７】
次に、時刻ｔ21で画素転送制御信号Ｔy2と画素転送制御信号Ｔx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１2,2のフローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１2,2のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【００９８】
次に、時刻ｔ22で画素転送制御信号Ｔy3と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素１１4,3のフローティング・ディフュージョンＦＤには高レベルの選択情報が記憶された状態にある。そのため、画素１１4,3のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【００９９】
時刻ｔ23では、画素転送制御信号Ｔy4がアクティブ状態になるものの、画素転送制御信号Ｔx1〜Ｔx4のいずれもアクティブ状態にならないため、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送は行われない。
【０１００】
・Ｄ相期間
ｔ24−ｔ25の期間では、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送が行われた４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＤ相（信号レベルＶsig）の読出しが行われる。
【０１０１】
・非選択期間
時刻ｔ25で非選択期間に入り、画素リセット制御信号Ｒy1，Ｒy2，Ｒy3，Ｒy4及び画素リセット制御信号Ｒx1，Ｒx2，Ｒx3，Ｒx4が全てアクティブ状態になることにより、１つの画素ユニット２０内の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。このとき同時に、画素リセット電位ＲＳＤ1が低レベルとなる。これにより、１つの画素ユニット２０内の全ての画素１１において、フローティング・ディフュージョンＦＤの電位が画素リセット電位ＲＳＤ1，ＲＳＤ1，ＲＳＤ2，ＲＳＤ3，ＲＳＤ4にリセットされ、非選択状態となる。
【０１０２】
上述したように、実施例１に係る画素１１を有する固体撮像素子では、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2がマルチゲート構造であることにより、画素制御部１３，１４による制御の下に、転送トランジスタＴＲ1及びリセットトランジスタＴＲ2の各マルチゲートを画素単位で選択的に駆動できる。具体的には、画素ユニット２０の各列に対して１行ずつ選択画素を決めていく。フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送も１行ずつ行う。Ｐ相、Ｄ相サンプリングの時間のかかる処理は４行同時に行う。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【０１０３】
完全なランダム露光を実現するに当たって、画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数に基づいて、選択画素を指定する画素の選択情報を、画素１１内の容量、例えばフローティング・ディフュージョンＦＤの容量ＣFDに記憶する。そして、フローティング・ディフュージョンＦＤの容量ＣFDに選択情報が記憶された画素から信号（画素信号）を読み出すようにする。
【０１０４】
（サンプリング関数）
画素制御部１３，１４は、サンプリング関数データ格納部１７から与えられる所定のサンプリング関数データに基づいて、そのサンプリング関数が実現されるように、画素アレイ部１２の各画素１１を制御する。図９Ａ、図９Ｂを用いて、サンプリング関数と、画素ユニット２０の出力値と、固体撮像素子の出力データフォーマットの関係について説明する。
【０１０５】
画素制御部１３，１４によってどの画素が選択されるかは、サンプリング関数データ格納部１７に格納されているサンプリング関数に定義されている。サンプリング関数データ格納部１７から、あるサンプリング関数が画素制御部１３，１４にロードされると、それに基づく行、列選択信号及び行、列リセット信号が画素制御部１３，１４において生成される。
【０１０６】
実施例１に係る３Ｔｒ構成の画素１１にあっては、列選択信号は画素転送制御信号Ｔxであり、行選択信号は画素転送制御信号Ｔyであり、列リセット信号は画素リセット制御信号Ｒxであり、行リセット信号は画素リセット制御信号Ｒyである。
【０１０７】
１つの画素ユニット２０内にＫ×Ｌ（上記の例では、Ｋ＝４，Ｌ＝４）の画素がある場合において、
ある画素ユニットの画素値をｘ＝［ｘ1・・・ｘ16］
とし、対するサンプリング関数をＡ＝［ａ1・・・ａ16］
とし、画素ユニット２０の出力値をｙ
としたとき、それらの関係は図９Ｂの数式で表される。このようにサンプリング関数の１つの行ベクトルに対応して画素ユニット２０の出力値ｙが１つ決まる。
【０１０８】
実施例１に係る画素１１を有する固体撮像素子（第１の態様に係る固体撮像素子）は、画素制御部１３，１４による制御の下に、ある時刻において、全ての画素ユニット２０に対して共通のサンプリング関数Ａが与えられるようにして、各画素ユニット２０からそのときの出力値ｙを得るように動作する。信号線（信号読出し線）２３は画素ユニット２０毎に分離しているために、全画素ユニット２０で同期した制御を行うことにより、全画素ユニット２０から同時に各１個、合計、Ｉ×Ｊ個の２次元配列状の出力値を得ることができる。
【０１０９】
ここで、サンプリング関数は、画素ユニット２０内の４×４画素に対する任意係数のリサンプリングフィルタとみなすことができるが、全ての画素ユニット２０に共通のサンプリング関数を適用しているので、Ｉ×Ｊ個の出力値はあたかも画像全体からＩ×Ｊ個の２次元格子点上である共通のリサンプリングを行ったデータを算出した結果でもある。すなわち、Ｉ×Ｊ個の縮小画像のようなデータが出力されている。
【０１１０】
実施例１に係る画素１１を有する固体撮像素子は、同様の動作をサンプリング関数を切り替えながら時系列的に連続して実施することができる。このときのサンプリング関数Ａは、出力値ｙの取得回数分だけ行を並べた行列の形式で表現することができる。例えば、式（１）に示すように、各画素ユニット２０から４個ずつの出力値を得る場合、サンプリング関数は４行×１６列の行列となる。対応する出力値ｙは、Ｉ×Ｊの２次元配列データが４個［ｙ1，ｙ2，ｙ3，ｙ4］となる。
【０１１１】
【数１】
2017123533.tif 000003
【０１１２】
サンプリング関数の各行ベクトルは、式（１）に示すように、ある１要素だけ１で残りは０であってよい。このときの画素ユニット２０の出力値ｙは、画素ユニット２０内の画素の１つを選択して出力したものとなる。例えば、式（１）のサンプリング関数は、４×４画素で１つの画素ユニット２０を構成する場合に、その中から任意に選択した４つの画素を順次読み出すようなサンプリング関数の一例である。
【０１１３】
式（１）のサンプリング関数によって任意に選択された４画素を順次読み出すための画素制御の手順を図１０に示す。
（１）サンプリング関数の第１行ベクトルの１に相当する画素位置が、対応する行、列選択信号によって選択され、当該画素の画素値が信号線２３から読み出される。そして、読み出された信号値は、信号処理部１６のＡＤ変換器２５によって離散化され、出力される（図９の左から一番目）。
（２）サンプリング関数の第２行ベクトルについて、（１）と同様の動作を行う（図９の左から二番目）。
（３）サンプリング関数の第３行ベクトルについて、（１）と同様の動作を行う（図９の右から二番目）。
（４）サンプリング関数の第４行ベクトルについて、（１）と同様の動作を行う（図９の右から一番目）。
【０１１４】
［実施例２］
実施例２は、第１実施形態に係る固体撮像素子における画素１１が４Ｔｒ構成の場合の例である。実施例２に係る画素１１の内部回路の構成を図１１Ａに示す。実施例２に係る画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、及び、増幅トランジスタＴＲ3に加えて、選択トランジスタＴＲ4を有する構成となっている。
【０１１５】
すなわち、実施例２に係る画素１１は、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4の４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成となっている。４Ｔｒ構成の画素１１では、リセットトランジスタＴＲ2及び増幅トランジスタＴＲ3の各ドレインは、固定電位、例えば高電位側の電源電位ＶDDに接続されている。選択トランジスタＴＲ4は、増幅トランジスタＴＲ3のソースと信号線２３との間に接続されている。
【０１１６】
実施例２では、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限定されるものではない。
【０１１７】
上述した実施例２に係る４Ｔｒ構成の画素１１において、ＭＯＳＦＥＴから成る転送トランジスタＴＲ1は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。選択トランジスタＴＲ4は、複数のゲート、例えば２つのゲートを有するマルチゲート構造、又は、ゲートがＸ−Ｙアドレス可能な構造となっている。そして、列選択信号と行選択信号とによるＸ−Ｙアドレス方式による駆動により、各画素１１が読出し対象（選択対象）の画素かどうかが制御されるようになっている。
【０１１８】
具体的には、転送トランジスタＴＲ1において、一方のゲートには、Ｘ方向（第１の方向）の画素転送制御信号Ｔxが列選択信号として画素制御部１３から与えられ、他方のゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｔyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送トランジスタＴＲ1が導通状態となる。
【０１１９】
選択トランジスタＴＲ4において、ゲートには、Ｘ方向の画素選択制御信号Ｓxが列選択信号として画素制御部１３から与えられ、ドレインには、Ｙ方向の画素選択制御信号Ｓyが行選択信号として画素制御部１４から与えられる。そして、画素選択制御信号Ｓx及び画素選択制御信号Ｓyが共にアクティブ状態（本例では、高レベルの状態）となることにより、選択トランジスタＴＲ4が導通状態となる。
【０１２０】
尚、４Ｔｒ構成の画素１１の場合、リセットトランジスタＴＲ2を駆動する画素リセット制御信号Ｒstについては、列選択信号として画素制御部１３から与えるようにしてもよいし、行選択信号として画素制御部１４から与えるようにしてもよい。
【０１２１】
このように、転送トランジスタＴＲ1及び選択トランジスタＴＲ4をマルチゲート構造とし、これらトランジスタＴＲ1，ＴＲ4を、Ｘ−Ｙアドレス方式によって駆動することにより、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【０１２２】
画素１１をランダムに選択して画素信号を読み出す動作、即ち、圧縮センシングによる信号読出しを実現するために、４Ｔｒ構成の画素１１を有する固体撮像素子では、選択画素を指定する画素の選択情報を、選択トランジスタＴＲ4のゲートの寄生容量Ｃqに記憶するようにしている。
【０１２３】
（画素信号の読出し処理）
上記の構成の固体撮像素子（第２の態様に係る固体撮像素子）において実行される、圧縮センシングによる信号読出し動作について以下に説明する。ここでは、一例として、図１１Ｂに示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
【０１２４】
この画素ユニット２０の画素配列において実行する、実施例２の固体撮像素子における画素信号の読出し動作のタイミングチャートを図１２に示す。図１２には、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の各画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4に対して電子シャッタをかけ、アドレスが（１，１）、（２，２）、（３，１）、（４，３）の各画素１１1,1，１１2,2，１１3,1，１１4,3に対して信号読出しをかける場合のタイミング関係を示している。
【０１２５】
図１２のタイミングチャートにおいて、ｔ11−ｔ15の期間が電子シャッタの期間となり、ｔ15−ｔ19の期間が行列選択（画素選択）の期間となり、ｔ19−ｔ20の期間がＰ相の読出し期間となる。また、ｔ20−ｔ24の期間が転送期間となり、ｔ24−ｔ25の期間がＤ相の読出し期間となり、ｔ25−ｔ26の期間が非選択期間となる。
【０１２６】
・電子シャッタ期間
時刻ｔ11で画素転送制御信号Ｔy1と画素転送制御信号Ｔx2と画素転送制御信号Ｔx4とがアクティブ状態（高レベル）になることにより、画素１１2,1及び画素１１4,1の転送トランジスタＴＲ1が導通状態となる。同時に、画素リセット制御信号Ｒst1〜Ｒst4がアクティブ状態になることにより、画素ユニット２０の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。これにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる（電子シャッタ動作）。
【０１２７】
次に、時刻ｔ12で画素転送制御信号Ｔy2と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,2の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1〜Ｒst4がアクティブ状態にあることにより、画素１１2,1及び画素１１4,1のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
【０１２８】
次に、時刻ｔ13で画素転送制御信号Ｔy3と画素転送制御信号Ｔx1とがアクティブ状態になることにより、画素１１1,3の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1〜Ｒst4がアクティブ状態にあることにより、画素１１1,3のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
【０１２９】
次に、時刻ｔ14で画素転送制御信号Ｔy4と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,4の転送トランジスタＴＲ1が導通状態となる。このとき、画素リセット制御信号Ｒst1〜Ｒst4がアクティブ状態にあることにより、画素１１4,4のフォトダイオードＰＤの電荷が転送トランジスタＴＲ1及びリセットトランジスタＴＲ2を通して電源電位ＶDDに捨てられる。
【０１３０】
上記の電子シャッタ期間での一連の動作により、電子シャッタをかける画素１１を空間的及び時間的にランダムに選択することができる。本実施例では、アドレスが（１，２）、（１，３）、（２，１）、（４，１）、（４，４）の画素１１1,2，１１1,3，１１2,1，１１4,1，１１4,4の各フォトダイオードＰＤの電荷を電源電位ＶDDに捨てる電子シャッタ動作が行われる。
【０１３１】
・行列選択期間
時刻ｔ15では、電子シャッタ期間の後半で非アクティブ状態になった画素リセット制御信号Ｒst1〜Ｒst4が再びアクティブ状態となる。このとき同時に、画素選択制御信号Ｓy1がアクティブ状態になり、この画素選択制御信号Ｓy1のアクティブ期間内に画素選択制御信号Ｓx1がアクティブ状態になる。そして、画素選択制御信号Ｓx1が非アクティブ状態になるタイミングの画素選択制御信号Ｓy1の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１1,1が選択画素として指定される。
【０１３２】
次に、時刻ｔ16で画素選択制御信号Ｓy2がアクティブ状態になり、この画素選択制御信号Ｓy2のアクティブ期間内に画素選択制御信号Ｓx2がアクティブ状態になる。そして、画素選択制御信号Ｓx2が非アクティブ状態になるタイミングの画素選択制御信号Ｓy2の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１2,2が選択画素として指定される。
【０１３３】
次に、時刻ｔ17で画素選択制御信号Ｓy1がアクティブ状態になり、この画素選択制御信号Ｓy1のアクティブ期間内に画素選択制御信号Ｓx3がアクティブ状態になる。そして、画素選択制御信号Ｓx3が非アクティブ状態になるタイミングの画素選択制御信号Ｓy1の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１3,1が選択画素として指定される。
【０１３４】
次に、時刻ｔ18で画素選択制御信号Ｓy3がアクティブ状態になり、この画素選択制御信号Ｓy3のアクティブ期間内に画素選択制御信号Ｓx4がアクティブ状態になる。そして、画素選択制御信号Ｓx4が非アクティブ状態になるタイミングの画素選択制御信号Ｓy3の高レベルの電位が、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として記憶され、画素１１4,3が選択画素として指定される。
【０１３５】
このようにして、画素信号を読み出したい画素のみ、選択トランジスタＴＲ4の寄生容量Ｃqに選択情報として高レベルの電位を書き込むことにより、画素信号を読み出したい選択画素の指定（行列選択）が行われる。本例では、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の４つの画素が、画素信号を読み出したい画素として選択されたことになる。その後、時刻ｔ19で画素リセット制御信号Ｒst1〜Ｒst4がアクティブ状態から非アクティブ状態に遷移する。
【０１３６】
・Ｐ相期間
ｔ19−ｔ20の期間では、画素信号を読み出したい画素として選択された４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＰ相（リセットレベルＶrst）の読出しが行われる。
【０１３７】
・転送期間
時刻ｔ20で転送期間に入り、画素転送制御信号Ｔy1と画素転送制御信号Ｔx1と画素転送制御信号Ｔx3とがアクティブ状態になることにより、画素１１1,1及び画素１１3,1の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１1,1及び画素１１3,1の各フォトダイオードＰＤで光電変換された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【０１３８】
次に、時刻ｔ21で画素転送制御信号Ｔy2と画素転送制御信号Ｔx2とがアクティブ状態になることにより、画素１１2,2の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１2,2のフォトダイオードＰＤで光電変換された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【０１３９】
次に、時刻ｔ22で画素転送制御信号Ｔy3と画素転送制御信号Ｔx4とがアクティブ状態になることにより、画素１１4,3の転送トランジスタＴＲ1が導通状態となる。これにより、画素１１4,3のフォトダイオードＰＤで光電変換され、蓄積された光電荷が、転送トランジスタＴＲ1を通してフローティング・ディフュージョンＦＤへ転送される。
【０１４０】
時刻ｔ23では、画素転送制御信号Ｔy4がアクティブ状態になるものの、画素転送制御信号Ｔx1〜Ｔx4のいずれもアクティブ状態にならないため、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送は行われない。
【０１４１】
・Ｄ相期間
ｔ24−ｔ25の期間では、フォトダイオードＰＤからフローティング・ディフュージョンＦＤへの電荷の転送が行われた４つの画素、即ち画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3について、フローティング・ディフュージョンＦＤからのＤ相（信号レベルＶsig）の読出しが行われる。具体的には、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3では、選択トランジスタＴＲ4の寄生容量Ｃqには、高レベルの電位が選択情報として記憶された状態にある。従って、画素１１1,1、画素１１3,1、画素１１2,2、及び、画素１１4,3の各選択トランジスタＴＲ4が導通状態にあるため、当該選択トランジスタＴＲ4を通してＤ相の読出しが行われる。
【０１４２】
・非選択期間
時刻ｔ25で非選択期間に入り、画素リセット制御信号Ｒx1，Ｒx2，Ｒx3，Ｒx4が全てアクティブ状態になることにより、１つの画素ユニット２０内の全ての画素１１のリセットトランジスタＴＲ2が導通状態となる。これにより、１つの画素ユニット２０内の全ての画素１１において、フローティング・ディフュージョンＦＤの電位が電源電位ＶDDにリセットされ、非選択状態となる。また同時に、画素選択制御信号Ｓx1〜Ｓx4が全てアクティブ状態になることにより、選択トランジスタＴＲ4の寄生容量Ｃqのリセットも行われる。
【０１４３】
上述したように、実施例２に係る画素１１を有する固体撮像素子では、転送トランジスタＴＲ1及び選択トランジスタＴＲ4がマルチゲート構造であることにより、画素制御部１３，１４による制御の下に、転送トランジスタＴＲ1及び選択トランジスタＴＲ4の各マルチゲートを画素単位で選択的に駆動できる。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【０１４４】
［実施例３］
実施例３は、第１実施形態に係る固体撮像素子における画素１１が、グローバルシャッタを実現するために、電荷を一時的に蓄積するメモリ部を有する構成の場合の例である。実施例３に係る画素１１の内部回路の構成を図１３Ａに示す。実施例３に係る画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲ1、リセットトランジスタＴＲ2、増幅トランジスタＴＲ3、及び、選択トランジスタＴＲ4に加えて、メモリ部４１、転送ゲート部４２、及び、電荷排出ゲート部（オーバーフローゲート部）４３を有する構成となっている。
【０１４５】
実施例３に係る画素１１において、メモリ部４１は、フォトダイオードＰＤと転送トランジスタＴＲ1との間において、フォトダイオードＰＤで光電変換された電荷を一時的に蓄積する。具体的には、メモリ部４１において、ゲート制御信号ＭＥＭ2によって駆動される、転送トランジスタＴＲ1側のゲート部分が電荷の蓄積部となる。そして、ゲート制御信号ＭＥＭ1によって駆動される、転送ゲート部４２側のゲート部分は、転送トランジスタＴＲ1側の蓄積部の電荷とフォトダイオードＰＤの電荷とを分離する作用をなす。
【０１４６】
転送ゲート部４２は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっており、列選択信号と行選択信号とによるＸ−Ｙアドレス方式によって駆動される。具体的には、転送ゲート部４２において、ドレインには、Ｘ方向（第１の方向）の画素転送制御信号Ｓxが列選択信号として画素制御部１３から与えられ、ゲートには、Ｙ方向（第２の方向）の画素転送制御信号Ｓyが行選択信号として画素制御部１４から与えられる。そして、画素転送制御信号Ｔx及び画素転送制御信号Ｔyが共にアクティブ状態（本例では、高レベルの状態）となることにより、転送ゲート部４２が導通状態となり、フォトダイオードＰＤで光電変換された電荷をメモリ部４１へ転送する。
【０１４７】
電荷排出ゲート部４３は、１撮像フレーム前の信号が影響を受けないように、リセットトランジスタＴＲ2のルートとは別ルートで、フォトダイオードＰＤの電荷を電源電位ＶDDに排出することによってフォトダイオードＰＤをリセットする。電荷排出ゲート部４３は、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。具体的には、列選択信号と行選択信号とによるＸ−Ｙアドレス方式によって駆動される１つのゲートと、電荷排出制御信号（オーバーフローゲート制御信号）ＯＦＧによって駆動される１つのゲートとの２つのゲートを有している。Ｘ−Ｙアドレス方式による駆動に当たって、ドレインには、Ｘ方向の画素オーバーフロー制御信号Ｏxが列選択信号として画素制御部１３から与えられ、ゲートには、Ｙ方向（第２の方向）の画素オーバーフロー制御信号Ｏyが行選択信号として画素制御部１４から与えられる。
【０１４８】
このように、転送ゲート部４２及び電荷排出ゲート部４３をマルチゲート構造とし、これらゲート部４２，４３を、Ｘ−Ｙアドレス方式によって駆動することにより、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。そして、圧縮センシングによる信号読出しを実現するために、実施例３に係る画素１１では、選択画素を指定する画素の選択情報を、画素内の容量、図１３Ａの構成の画素にあっては、転送ゲート部４２及び電荷排出ゲート部４３の各ゲートの寄生容量Ｃs，Ｃoに記憶するようにしている。
【０１４９】
実施例３に係る画素１１における露光時及び電荷転送時の、電源電位ＶDD−電荷排出ゲート部４３−フォトダイオードＰＤ−転送ゲート部４２−メモリ部４１−転送トランジスタＴＲ1−フローティング・ディフュージョンＦＤのポテンシャルの遷移の様子を図１３Ｂに示す。電荷排出ゲート部４３のポテンシャルが、図の上側の実線から下側の実線に遷移する（ポテンシャルが深くなる）ことにより、フォトダイオードＰＤの電荷が、電荷排出ゲート部４３を通して電源電位ＶDDへ排出される。
【０１５０】
また、転送ゲート部４２−メモリ部４１−転送トランジスタＴＲ1が、図の下側の実線から上側の実線に順に遷移する（ポテンシャルが浅くなる）ことにより、フォトダイオードＰＤの電荷がフローティング・ディフュージョンＦＤへ転送される。図１３Ｂのポテンシャル図から明らかなように、メモリ部４１のゲート制御信号ＭＥＭ1，ＭＥＭ2が印加される各ゲートの下は、電荷の転送方向において例えば２段のポテンシャル段差を有する構造となっている。
【０１５１】
実施例３に係る画素１１を有する固体撮像素子における垂直同期による１周期の動作例のタイミングチャートを図１４に示す。ここでは、一例として、図１１Ｂに示すように、１つの画素ユニット２０が、Ｘ方向に４個（図２のＫ＝４）配列され、Ｙ方向に４個（図２のＬ＝４）配列され、合計、４×４個の画素１１から成る場合を例示している。
【０１５２】
図１４のタイミングチャートに示すように、実施例３に係る画素１１を有する固体撮像素子では、２垂直同期期間（２Ｖ）で１フレーム分の読出し動作が行われる。露光開始の制御は、電荷排出ゲート部４３によって行われ、露光終了の制御は、転送ゲート部４２によって行われる。このように、露光開始の機能と露光終了の機能とを分けた構成とすることにより、複数に分割した各画素ユニット２０内で複数の画素を選択して露光する完全なランダム露光とグローバルシャッタとを同時に実現できる。
【０１５３】
画素の選択は、転送ゲート部４２の画素転送制御信号Ｓx，Ｓy及び電荷排出ゲート部４３の画素オーバーフロー制御信号Ｏx，ＯyによるＸ−Ｙアドレス方式によって行われる。従って、転送ゲート部４２は、画素選択を行う選択トランジスタということもできる。
【０１５４】
メモリ部４１のゲート制御信号ＭＥＭ1，ＭＥＭ2及び電荷排出ゲート部４３の電荷排出制御信号ＯＦＧは全画素同時に動作し、画素オーバーフロー制御信号Ｏx，Ｏyによって選択されている画素のみ電子シャッタがかかる。そして、画素転送制御信号Ｓx，Ｓyで選択されている画素のみ、フォトダイオードＰＤで光電変換された電荷が、転送ゲート部４２によってメモリ部４１のゲート制御信号ＭＥＭ1のゲート下に読み出される。
【０１５５】
メモリ部４１では、１垂直同期期間（１Ｖ）の最後で、ゲート制御信号ＭＥＭ1のゲート下からゲート制御信号ＭＥＭ2のゲート下へ電荷が転送される。そして、次の１垂直同期期間で、メモリ部４１のゲート制御信号ＭＥＭ2のゲート下からフローティング・ディフュージョンＦＤへ順次電荷の読出し（転送）が行われる。図１４の下部に、画素（２，２）の場合を例に挙げて、１垂直同期期間前、今回の垂直同期期間、１垂直同期期間後の動作を示している。露光の１垂直同期期間中に、電荷排出ゲート部４３及びメモリ部４１を複数回動作状態にすることにより、複数の露光期間に分割することも可能である。
【０１５６】
実施例３に係る画素１１を有する固体撮像素子（第３の態様に係る固体撮像素子）における水平同期の場合の動作例のタイミングチャートを図１５乃至図１９に示す。図１５は、図１４の期間（１）の動作例を示し、図１６は、図１４の期間（２）の動作例を、図１７は、図１４の期間（３）の動作例を、図１８は、図１４の期間（４）の動作例を、図１９は、図１４の期間（５）の動作例をそれぞれ示している。ここでは、一例として、１つの画素ユニット２０が、図１１Ｂに示す４×４個の画素１１から成る場合を例示している。
【０１５７】
図１５乃至図１９の各タイミングチャートにおいて、画素転送制御信号ＴＧ1〜ＴＧ4は、１行目〜４行目の画素の転送トランジスタＴＲ1を駆動する転送制御信号である。画素リセット制御信号Ｒｓｔ1〜Ｒｓｔ4は、１行目〜４行目の画素のリセットトランジスタＴＲ2を駆動するリセット制御信号である。画素選択制御信号Ｓｅｌ1〜Ｓｅｌ4は、１行目〜４行目の画素の選択トランジスタＴＲ4を駆動する選択制御信号である。
【０１５８】
上述したように、実施例３に係る画素１１は、メモリ部４１、転送ゲート部４２、及び、電荷排出ゲート部４３を有する画素構成となっている。そして、この画素構成の画素１１を有する固体撮像素子では、露光開始の制御が電荷排出ゲート部４３で行われ、露光終了の制御が転送ゲート部４２で行われ、画素の選択が画素転送制御信号Ｓx，Ｓy及び画素オーバーフロー制御信号Ｏx，ＯyによるＸ−Ｙアドレス方式で行われる。これにより、画素ユニット２０の画素１１を空間的及び時間的にランダムに選択できるため、全画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【０１５９】
＜第２実施形態に係る固体撮像素子＞
第２実施形態に係る固体撮像素子は、所謂、積層構造の固体撮像素子及びその駆動方法に関する。本開示の第２実施形態に係る固体撮像素子の概念図を図２０に示す。
【０１６０】
第２実施形態に係る固体撮像素子は、第１半導体チップ（半導体基板）であるイメージセンサチップ５１と、第２半導体チップであるロジック回路チップ５２とが、例えば、イメージセンサチップ５１を上側のチップとし、ロジック回路チップ５２を下側のチップとして積層された構造（所謂、積層構造）となっている。
【０１６１】
この積層構造の第２実施形態に係る固体撮像素子において、イメージセンサチップ５１には、Ｋ×Ｌ個の画素１１を単位とする画素ユニット２０（図２参照）が２次元マトリクス状に配列されて成る画素アレイ部１２や、画素ユニット２０の各画素１１を駆動する駆動部などが搭載されている。ここで、駆動部としては、図１の構成を例に挙げると、画素制御部１３，１４やサンプリング関数データ格納部１７などを例示することができる。但し、図２０では、画素制御部１３，１４及びサンプリング関数データ格納部１７の図示を省略している。
【０１６２】
イメージセンサチップ５１の周縁部には、外部との電気的接続を行うためのパッド部５３及びパッド部５４や、ロジック回路チップ５２との間での電気的接続を行うためのビア（ＶＩＡ）５５及びビア５６が設けられている。ここでは、画素アレイ部１２を挟んで左右両側にパッド部５３とパッド部５４とを設ける構成を例示したが、左右の一方側にパッド部を設ける構成を採ることも可能である。また、画素アレイ部１２を挟んで上下両側にビア５５とビア５６とを設ける構成を例示したが、上下の一方側にビアを設ける構成を採ることも可能である。
【０１６３】
一方、ロジック回路チップ５２には、画素ユニット２０の各画素１１から読み出される信号に対して所定の信号処理を施する信号処理部１６や、信号処理部１６を制御する画素制御部１５等が搭載されている。信号処理部１６としては、例えば図３に示すように、画素１１から読み出される信号をＡＤ変換するＡＤ変換器２５などを有する構成のものを例示することができる。
【０１６４】
上述した第２実施形態に係る積層構造の固体撮像素子でも、実施例１、実施例２、あるいは、実施例３に係る画素構成の画素１１を用いることにより、第１実施形態に係る平置構造の固体撮像素子と同様に、画素アレイ部１２の各画素１１に対して、露光を空間的及び時間的にランダムに行うことができる。これにより、画素アレイ部１２内の画素１１を複数に分割した各画素ユニット２０の同じ画素列内で複数の画素を選択して露光する完全なランダム露光を実現できる。
【０１６５】
第２実施形態に係る積層構造の固体撮像素子では、画素１１の信号をＡＤ変換するＡＤ変換器２５を含む信号処理部１６を、ロジック回路チップ５２側に搭載する構成が採られる。このとき、ＡＤ変換器２５を、画素ユニット２０に対して一対一の対応関係をもって配置する態様や、画素ユニット２０の列毎に配置する態様などが考えられる。以下に、第２実施形態に係る固体撮像素子の具体的な実施例（実施例４乃至実施例６）について説明する。
【０１６６】
［実施例４］
実施例４は、画素ユニット２０に対して一対一の対応関係をもってＡＤ変換器２５を配置する例である。実施例４に係るイメージセンサチップ５１及びロジック回路チップ５２の平面構造を図２１Ａに示し、その断面構造を図２１Ｂに示す。
【０１６７】
イメージセンサチップ５１には、例えば４×４個の画素１１から成る画素ユニット２０が、２次元マトリクス状に配列されている。画素１１として、実施例１、実施例２、あるいは、実施例３に係る画素構成のものを用いることができる。この画素ユニット２０の２次元マトリクス状の配列に対して、第１実施形態の場合と同様に、画素制御部１３，１４及びサンプリング関数データ格納部１７が設けられている。
【０１６８】
一方、ロジック回路チップ５２には、画素ユニット２０に対して一対一の対応関係をもって、ＡＤ変換器２５が２次元マトリクス状に配列されて信号処理部１６を構成している。すなわち、１つのＡＤ変換器２５は、対応する画素ユニット２０の４×４個の画素１１に対してＡＤ変換処理を行うことになる。
【０１６９】
イメージセンサチップ５１上の画素ユニット２０において、４×４個の画素１１の信号線は共通に、１本の配線５７で例えばＣｕ−Ｃｕ接続されるとともに、ロジック回路チップ５２の対応する１つのＡＤ変換器２５と電気的に接続されている。すなわち、画素ユニット２０毎に１本の配線５７でＡＤ変換器２５とＣｕ−Ｃｕ接続される。これにより、画素ユニット２０の４×４個の画素１１のうちの任意の１画素の信号を独立に、対応する１つのＡＤ変換器２５でＡＤ変換処理を行うことが可能となる。
【０１７０】
尚、本実施例では、一例として、下側のロジック回路チップ５２にパッド部５８を設けるとともに、イメージセンサチップ５１のパッド部５８の対応する部位に開口部５９を形成し、当該開口部５９を通してパッド部５８へボンディングする構成が採られている。
【０１７１】
実施例４に係る固体撮像素子にあっては、画素１１として、実施例１、実施例２、あるいは、実施例３に係る画素構成のものを用いることにより、これらの実施例の場合と同様にして、画素１１をランダムに選択して画素信号を読み出す圧縮センシングの処理を行うことができる。
【０１７２】
実施例４に係る固体撮像素子では、１つの画素ユニット２０の例えば４×４個の画素１１の信号を１つのＡＤ変換器２５でＡＤ変換処理を行う。この場合、４×４個の画素１１から成る画素ユニット２０の各画素列に対して１つの画素が選択され、この選択された画素の情報が各時刻毎にＡＤ変換器２５でＡＤ変換処理されることになる。このように、各画素列毎に連続的な処理が行われるために、実施例４に係る固体撮像素子の場合、画素内の容量への選択情報の記憶（蓄積）は行わない。
【０１７３】
［実施例５］
実施例５は、画素ユニット２０に対してＡＤ変換器２５を画素ユニット２０の画素列毎に配置するカラムＡＤＣの例である。実施例５に係るイメージセンサチップ５１及びロジック回路チップ５２の平面構造を図２２Ａに示し、その断面構造を図２２Ｂに示す。
【０１７４】
イメージセンサチップ５１には、例えば４×４個の画素１１から成る画素ユニット２０が、２次元マトリクス状に配列されている。画素１１として、実施例１あるいは実施例２に係る画素構成のものを用いることができる。これにより、実施例１あるいは実施例２の場合と同様にして、画素１１をランダムに選択して画素信号を読み出す圧縮センシングの処理を行うことができる。画素ユニット２０の２次元マトリクス状の配列に対して、第１実施形態の場合と同様に、画素制御部１３Ａ，１４Ａ及びサンプリング関数データ格納部１７Ａが設けられている。
【０１７５】
一方、ロジック回路チップ５２には、画素ユニット２０に対して一対一の対応関係をもって、画素メモリユニット６０が２次元マトリクス状に配列されている。この画素メモリユニット６０は、ロジック回路チップ５２の各画素１１に対応して、２次元マトリクス状に配列された画素メモリから成る。図２に示すように、画素ユニット２０がＫ×Ｌ個の画素１１から成り、この画素ユニット２０が第１の方向（Ｘ方向）にＩ個配列され、第２の方向（Ｙ方向）にＪ個配列されるとき、画素メモリユニット６０も、Ｋ×Ｌ個の画素メモリから成り、２次元マトリクス状にＩ×Ｊ個配列される。
【０１７６】
実施例５に係るロジック回路チップ５２における画素メモリユニット６０の構成を図２３Ａに示し、画素メモリユニット６０を構成する画素メモリの構成を図２３Ｂに示す。ここでは、一例として、画素メモリユニット６０が例えば４×４個の画素メモリ６１から成る場合を示している。画素メモリ６１は、実施例３に係る画素構成におけるメモリ部４１に相当する。
【０１７７】
実施例３に係る固体撮像素子の場合、画素１１の各々がメモリ部４１を有することにより、画素サイズが大きくなり、イメージセンサチップ５１のチップサイズの小型化の妨げの一因となる。これに対して、実施例５に係る固体撮像素子では、メモリ部４１に相当する画素メモリ６１をロジック回路チップ５２側に搭載しているため、メモリ部４１が存在しない分だけ画素サイズを小さくできるため、イメージセンサチップ５１のチップサイズの小型化を図ることができる。
【０１７８】
画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されている（カラムＡＤＣ）。画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されているということは、画素ユニット２０の画素列毎にＡＤ変換器２５が配置されているということである。また、ＡＤ変換器２５を有効に駆動し、消費電力の低減を図るために、画素メモリユニット６０とＡＤ変換器２５との間に列選択スイッチ２４が設けられている。ここでは、列選択スイッチ２４によって消費電力の低減を図る構成を例示したが、列選択スイッチ２４を設けずに、必要なＡＤ変換器２５の電源をオン／オフ制御するようにしても、消費電力の低減を図ることが可能である。
【０１７９】
図２３Ｂに示すように、画素メモリ６１は、画素１１のＰ相であるリセットレベルＶrstを記憶するＰ相用メモリ容量Ｃpと、Ｄ相である信号レベルＶsigを記憶するＤ相用メモリ容量Ｃdとを有している。Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各一端は接地されている。Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各他端と画素側の信号線２３1との間には、Ｐ相用選択トランジスタＴＲ41p及びＤ相用選択トランジスタＴＲ41dが接続されている。また、Ｐ相用メモリ容量Ｃp及びＤ相用メモリ容量Ｃdの各他端と信号処理部側の信号線２３2との間には、Ｐ相用選択トランジスタＴＲ42p及びＤ相用選択トランジスタＴＲ42dが接続されている。
【０１８０】
上記の構成の画素メモリ６１において、Ｐ相用選択トランジスタＴＲ41p及びＤ相用選択トランジスタＴＲ41dは、複数のゲート、例えば２つのゲートを有するマルチゲート構造となっている。Ｐ相用選択トランジスタＴＲ41pは、列選択信号Ｓpxと行選択信号ＳpyとによるＸ−Ｙアドレス方式によって駆動されることにより、信号線２３1を通して供給されるリセットレベルＶrstのＰ相用メモリ容量Ｃpへの記憶の制御を行う。そして、Ｐ相用選択トランジスタＴＲ42pは、行選択信号Ｓelpyによって駆動されることにより、Ｐ相用メモリ容量Ｃpに保持されているリセットレベルＶrstの信号線２３2への読出し制御を行う。
【０１８１】
Ｄ相用選択トランジスタＴＲ41dは、列選択信号Ｓdxと行選択信号ＳdyとによるＸ−Ｙアドレス方式によって駆動されることにより、信号線２３1を通して供給される信号レベルＶsigのＤ相用メモリ容量Ｃdへの記憶の制御を行う。そして、Ｄ相用選択トランジスタＴＲ42dは、行選択信号Ｓeldyによって駆動されることにより、Ｄ相用メモリ容量Ｃdに保持されている信号レベルＶsigの信号線２３2への読出し制御を行う。
【０１８２】
これにより、画素メモリ６１に一時的に記憶（保持）された画素信号（リセットレベルＶrst及び信号レベルＶsig）が、画素メモリ６１から線順次で信号線２３2に読み出されることになる。そして、行選択信号Ｓelpy及び行選択信号Ｓeldyによって順に読み出されたリセットレベルＶrst及び信号レベルＶsigは、信号線２３2によってＡＤ変換器２５に伝送され、ＡＤ変換変換処理が行われる。ＡＤ変換器２５としては、例えば、第１実施形態に係る固体撮像素子で用いたシングルスロープ型ＡＤ変換器（図４参照）を用いることができる。これにより、ＡＤ変換器２５では、ＡＤ変換の際に、信号レベルＶsigとリセットレベルＶrstとの差分をとる相関二重サンプリングによるノイズ除去を行うことができる。
【０１８３】
実施例５に係る積層型の固体撮像素子では、例えば４×４個の画素１１から成る画素ユニット２０に対して、４×４個の画素メモリ６１から成る画素メモリユニット６０が一対一の対応関係で設けられていることにより、４画素×４画素のうちの任意の１画素の信号を独立にＡＤ変換することが可能である。
【０１８４】
実施例４に係る積層型の固体撮像素子の場合には、ある画素の信号を読み出してから、次の画素の信号を読み出すまでに、最低でも、ＡＤ変換に必要な時間分の時間ずれが生じる。これに対して、実施例５に係る積層型の固体撮像素子では、画素メモリユニット６０の画素列毎にＡＤ変換器２５が配置されているために、異なる画素列の２つの画素の信号を並行してＡＤ変換処理を行うことができる。そのため、２つの画素からの信号の読出し間隔は、ＡＤ変換に必要な時間に律則されず、事実上、ゼロと見なすことができる。これにより、実施例５に係る積層型の固体撮像素子では、実施例４に係る積層型の固体撮像素子よりも、より完全なランダム駆動を実現することができる。
【０１８５】
ところで、画素１１として用いる、実施例１に係る画素構成では、リセットトランジスタＴＲ2をマルチゲート構造することにより、選択画素を指定する画素の選択情報を、フローティング・ディフュージョンＦＤの容量ＣFDに記憶するようにしている（図５Ａ参照）。これに対して、実施例５に係る積層型の固体撮像素子では、実施例４に係る積層型の固体撮像素子の場合と同様に、ＡＤ変換に関して各画素列毎に連続的な処理が行われるために、フローティング・ディフュージョンＦＤの容量ＣFDへの選択情報の記憶は行わない。従って、実施例５に係る積層型の固体撮像素子において、画素１１として実施例１に係る画素構成のものを用いる場合、リセットトランジスタＴＲ2に関して、マルチゲート構造による選択情報の記憶制御が不要であるため、図２４Ａに示すように、リセットトランジスタＴＲ2としてシングルゲート構造のものを用いることになる。
【０１８６】
［実施例６］
実施例６は、実施例５の変形である。実施例１に係る画素を、実施例６の固体撮像素子に用いる場合の画素構成を図２４Ｂに示す。実施例６に係る画素構成は、図２４Ｂに示す画素構成に、選択トランジスタＴＲ4を追加し、当該選択トランジスタＴＲ4を複数のゲート、例えば２つのゲートを有するマルチゲート構造とした構成となっている。
【０１８７】
この画素構成において、選択トランジスタＴＲ4は、列選択信号Ｓxと行選択信号ＳyとによるＸ−Ｙアドレス方式によって駆動されることにより、１つの画素ユニット２０を構成する複数の画素１１の信号を順に選択して出力する。このように、１つの画素ユニット２０を構成する複数の画素１１の信号を、選択トランジスタＴＲ4によって時分割で出力することにより、次のような作用、効果を得ることができる。
【０１８８】
すなわち、実施例５に係る積層構造の固体撮像素子では、イメージセンサチップ５１側の画素ユニット２０と、ロジック回路チップ５２側の画素メモリユニット６０との間を、画素ユニット２０の画素数分の配線で接続する必要があった。これに対して、実施例６に係る積層構造の固体撮像素子では、１つの画素ユニット２０からは各画素１１の信号が時分割で出力されるため、画素ユニット２０と画素メモリユニット６０との間における例えばＣｕ−Ｃｕ接続による配線は１本で済む。これにより、実施例５の固体撮像素子と同等の同時性を維持しながら、配線本数の大幅な削減によって画素サイズを微細化することが可能となる。
【０１８９】
＜変形例＞
以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定するものではない。実施例において説明した固体撮像素子の構成、構造、固体撮像素子の駆動方法の構成は例示であり、適宜、変更することができる。以下に、種々の変形例を例示する。
【０１９０】
［変形例１］
変形例１は、ＡＤ変換器２５の配置例である。実施例１に係る３Ｔｒ構成の画素の場合や、実施例２に係る４Ｔｒ構成の画素の場合は、１つのＡＤ変換器２５において、１画素の信号しか同時に処理することができない。これに対して、１つの画素列に対してＡＤ変換器を複数配置するようにすれば、その数と同数の画素から信号を読み出して同時に処理することが可能になる。例えば、図２５Ａに示すように、画素アレイ部１２の上下に２系統のカラムＡＤＣ２５Ａ，２５Ｂを配置し、奇数の画素行と偶数の画素行とで信号線を分けてカラムＡＤＣ２５Ａ，２５Ｂに画素信号を伝送する、あるいは、同色の奇数行と偶数行とで信号線を分けてカラムＡＤＣ２５Ａ，２５Ｂに画素信号を伝送する等の構成が考えられる。
【０１９１】
因みに、ＡＤ変換器２５については、図２５Ｂに示すように、画素列毎にＡＤ変換器２５を配置する、所謂カラムＡＤＣ構成や、図２５Ｃに示すように、画素行毎にＡＤ変換器２５を配置する、所謂ローＡＤＣの構成とすることができる。カラムＡＤＣ構成の場合、画素１１の信号をカラムＡＤＣ２５に伝送する信号線が垂直信号線（列信号線）となり、ローＡＤＣ構成の場合、画素１１の信号をローＡＤＣ２５Ｃに伝送する信号線が水平信号線（行信号線）となる。ローＡＤＣ構成の場合にも、１つの画素行に対してＡＤ変換器を複数（例えば、２つ）配置する構成を採ることも可能である。図２５Ａ、図２５Ｂ、及び、図２５Ｃにおいて、網掛けの画素１１は、同じ１水平期間（１Ｈ）に信号を読み出す画素を表わしている。
【０１９２】
［変形例２］
変形例２は、実施例２に係る４Ｔｒ構成の変形である。変形例２に係る画素１１の内部回路の構成を図２６に示す。変形例２に係る画素１１は、図１１Ａに示す４Ｔｒ構成の画素において、選択トランジスタＴＲ4を複数組有する、例えば２組の選択トランジスタＴＲ4_1，ＴＲ4_2を有する構成となっている。
【０１９３】
２組の選択トランジスタＴＲ4_1，ＴＲ4_2において、各一方のゲートには、Ｘ方向の画素選択制御信号Ｓ1x，Ｓ2xが列選択信号として画素制御部１３から与えられ、各他方のゲートには、Ｙ方向の画素選択制御信号Ｓ1y，Ｓ2yが行選択信号として画素制御部１４から与えられる。そして、画素選択制御信号Ｓ1x，Ｓ2x及び画素選択制御信号Ｓ1y，Ｓ2yが共にアクティブ状態（本例では、高レベルの状態）となることにより、選択トランジスタＴＲ4_1，ＴＲ4_2が導通状態となる。
【０１９４】
また、画素１１をランダムに選択して画素信号を読み出す動作、即ち圧縮センシングによる信号読出しを実現するために、変形例２に係る画素１１を有する固体撮像素子では、選択画素を指定する画素の選択情報を、選択トランジスタＴＲ4_1，ＴＲ4_2の各ゲートの寄生容量Ｃq_1，Ｃq_2に記憶するようにしている。
【０１９５】
上記の構成の変形例２に係る画素１１を有する固体撮像素子にあっては、画素選択制御信号Ｓ1x，Ｓ2x及び画素選択制御信号Ｓ1y，Ｓ2yを、固体撮像素子の外部から与える構成を採ることにより、同じ画素列の画素の信号読出しに関して、制約無しに信号の読出しが可能となる。
【０１９６】
［変形例３］
変形例３は、実施例１に係る３Ｔｒ構成の変形である。変形例３に係る画素１１の内部回路の構成を図２７Ａ及び図２７Ｂに示す。
【０１９７】
メモリ部４１を有する実施例３に係る画素１１（図１３Ａ参照）では、１水平期間（１Ｈ）内の露光時間の同時性を優先するために転送ゲート部４２を設け、露光開始の機能と露光終了の機能とを分けた画素構成となっている。実施例１に係る３Ｔｒ構成の画素１１においても、図２７Ａに示すように、転送トランジスタＴＲ1とフローティング・ディフュージョンＦＤとの間に転送ゲート部４２を設けることにより、当該転送ゲート部４２の作用によって１Ｈ内の露光時間の露光時間の同時性を優先することができる。
【０１９８】
変形例３に係る画素１１については、図２７Ｂに示すように、転送ゲート部４２を、フォトダイオードＰＤと転送トランジスタＴＲ1との間に設ける構成とすることも可能である。また、ここでは、転送ゲート部４２の作用によって１Ｈ内の露光時間の同時性を優先する技術を、実施例１に係る３Ｔｒ構成の画素に適用した場合を例示したが、実施例２に係る４Ｔｒ構成の画素に対しても、転送ゲート部４２の作用によって１Ｈ内の露光時間の同時性を優先する技術を適用することが可能である。
【０１９９】
＜本開示の電子機器＞
上述した第１、第２実施形態に係る固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【０２００】
［撮像装置］
図２８は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図２８に示すように、本例に係る撮像装置１００は、レンズ群等を含む光学系１０１、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０２０１】
光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０２０２】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０２０３】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２０４】
上記の構成の撮像装置１００において、撮像部１０２として、先述した第１、第２実施形態に係る固体撮像素子を用いることができる。
【０２０５】
尚、本開示は、以下のような構成をとることもできる。
［１］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子。
［２］画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
上記［１］に記載の固体撮像素子。
［３］画素制御部は、画素の選択情報を電荷蓄積部の容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
上記［２］に記載の固体撮像素子。
［４］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
上記［１］〜［３］のいずれかに記載の固体撮像素子。
［５］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子。
［６］画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
上記［５］に記載の固体撮像素子。
［７］画素制御部は、画素の選択情報を選択トランジスタのゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
上記［６］に記載の固体撮像素子。
［８］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
上記［５］〜［７］のいずれかに記載の固体撮像素子。
［９］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子。
［１０］画素から信号を読み出す制御を行う画素制御部を備えており、
画素制御部は、転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
上記［９］に記載の固体撮像素子。
［１１］画素制御部は、画素の選択情報を転送ゲート部及び電荷排出ゲート部の各ゲートの寄生容量に記憶し、選択情報が記憶された画素から信号を読み出す制御を行う、
上記［１０］に記載の固体撮像素子。
［１２］第１の方向にＫ個、第２の方向にＬ個の、合計、Ｋ×Ｌ個の画素によって構成された画素ユニットが、第１の方向にＩ個、第２の方向にＪ個配列されており、
画素の信号をアナログ−デジタル変換するアナログ−デジタル変換器が、画素ユニット毎に設けられている、
上記［９］〜［１１］のいずれかに記載の固体撮像素子。
［１３］第１半導体チップと第２半導体チップとが積層されて成り、
画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
アナログ−デジタル変換器は、第２半導体チップ側に、１つの画素ユニットに対して１つ設けられている、
上記［１２］に記載の固体撮像素子。
［１４］第１半導体チップと第２半導体チップとが積層されて成り、
画素ユニットが第１半導体チップ側に設けられ、画素のメモリ部が第２半導体チップ側に設けられており、
アナログ−デジタル変換器は、第２半導体チップ側に、画素ユニットの１つの画素列に対して１つ設けられている、
上記［１３］に記載の固体撮像素子。
［１５］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送トランジスタ及びリセットトランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
［１６］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子において、
転送トランジスタ及び選択トランジスタの複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
［１７］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子において、
転送ゲート部及び電荷排出ゲート部の複数のゲートをアドレッシングによって画素単位で選択的に駆動することにより、画素の露光を空間的及び時間的にランダムに行う、
固体撮像素子の駆動方法。
［１８］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部をリセットするリセットトランジスタを有し、
転送トランジスタ及びリセットトランジスタは、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子を有する電子機器。
［１９］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から電荷蓄積部へ電荷を転送する転送トランジスタ、及び、電荷蓄積部の電荷に基づく画素信号を選択的に出力する選択トランジスタを有し、
転送トランジスタは、複数のゲートを有するマルチゲート構造となっており、
選択トランジスタは、複数のゲートを有するマルチゲート構造、又は、ゲートがアドレッシング可能な構造となっている、
固体撮像素子を有する電子機器。
［２０］光電変換素子を含む画素が、第１の方向及び第２の方向に２次元マトリクス状に配列されており、
画素は、光電変換素子から読み出された電荷を一時的に保持するメモリ部、光電変換素子からメモリ部へ電荷を転送する転送ゲート部、及び、光電変換素子の電荷を排出する電荷排出ゲート部を有し、
転送ゲート部及び電荷排出ゲート部は、複数のゲートを有するマルチゲート構造となっている、
固体撮像素子を有する電子機器。
【符号の説明】
【０２０６】
１１・・・画素、１２・・・画素アレイ部、１３，１４，１５・・・画素制御部、１６・・・信号処理部、１７・・・サンプリング関数データ格納部、１８・・・半導体チップ、２０・・・画素ユニット、２１（２１1，２１2，２１3）・・・行制御線、２２・・・列制御線、２３・・・列信号線、２４・・・列選択スイッチ、２５・・・ＡＤ変換器（アナログ−デジタル変換器）、２６・・・参照電圧生成部、４１・・・メモリ部、４２・・・転送ゲート部、４３・・・電荷排出ゲート部、５１・・・イメージセンサチップ、５２・・・ロジック回路チップ、６０・・・画素メモリユニット、６１・・・画素メモリ、２５１・・・コンパレータ、２５２・・・カウンタ、２５３・・・メモリ、ＦＤ・・・フローティング・ディフュージョン、ＰＤ・・・フォトダイオード、ＴＲ1・・・転送トランジスタ、ＴＲ2・・・リセットトランジスタ、ＴＲ3・・・増幅トランジスタ、ＴＲ3選択トランジスタ、Ｖsig・・・信号レベル、Ｖrst・・・リセットレベル
【図１】
2017123533.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017123533.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2017123533.tif 000017
【図１５】
2017123533.tif 000018
【図１６】
2017123533.tif 000019
【図１７】
2017123533.tif 000020
【図１８】
2017123533.tif 000021
【図１９】
2017123533.tif 000022
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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