(57)【要約】【課題】長期間においてデータの保持が可能な半導体装置を提供する。【解決手段】第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲートを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲートを有する第２のトランジスタと、ノードと、を有し、第１のゲートと、第２のゲートと、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲートと、第４のゲートと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１の酸化物半導体と、第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、第１のトランジスタのソースまたはドレインの一方と、第１のゲートと、第４のゲートと、はノードと電気的に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲートを有する第１のトランジスタと、
第２の酸化物半導体、第３のゲートおよび第４のゲートを有する第２のトランジスタと、
ノードと、を有し、
前記第１のゲートと、前記第２のゲートと、は前記第１の酸化物半導体を介して互いに重なる領域を有し、
前記第３のゲートと、前記第４のゲートと、は前記第２の酸化物半導体を介して互いに重なる領域を有し、
前記第１の酸化物半導体と、前記第２のゲートと、は前記第１の絶縁体を介して互いに重なる領域を有し、
前記第１のトランジスタのソースまたはドレインの一方と、前記第１のゲートと、前記第４のゲートと、は前記ノードと電気的に接続され、
前記第１の絶縁体は、電荷を保持する機能を有することを特徴とする半導体装置。
【請求項２】
第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲートを有する第１のトランジスタと、
第２の酸化物半導体、第３のゲートおよび第４のゲートを有する第２のトランジスタと、
ノードと、第１の入力端子と、を有し、
前記第１のゲートと、前記第２のゲートと、は前記第１の酸化物半導体を介して互いに重なる領域を有し、
前記第３のゲートと、前記第４のゲートと、は前記第２の酸化物半導体を介して互いに重なる領域を有し、
前記第１の酸化物半導体と、前記第２のゲートと、は前記第１の絶縁体を介して互いに重なる領域を有し、
前記第１のトランジスタのソースまたはドレインの一方と、前記第１の入力端子と、前記第４のゲートと、は前記ノードと電気的に接続され、
前記第１の絶縁体は、電荷を保持する機能を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のゲートと電気的に接続される第２の入力端子を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記ノードと電気的に接続される容量素子を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２のトランジスタは、第２の絶縁体を有し、
前記第２の酸化物半導体と、前記第４のゲートと、は前記第２の絶縁体を介して互いに重なる領域を有し、
前記第２の絶縁体は、電荷を保持する機能を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の酸化物半導体および前記第２の酸化物半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の絶縁体および前記第２の絶縁体は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウムから選ばれた一以上を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の半導体装置と、記憶素子と、を有する記憶装置。
【請求項９】
請求項１乃至請求項７のいずれか一項に記載の半導体装置を有するレジスタ回路。
【請求項１０】
請求項１乃至請求項７のいずれか一項に記載の半導体装置と、表示素子と、を有する表示装置。
【請求項１１】
請求項１乃至請求項７のいずれか一項に記載の半導体装置と、
マイクロフォン、スピーカ、表示部または操作キーのうちの少なくとも１つと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
近年は、酸化物半導体を用いたトランジスタが注目されている。特許文献１には、酸化物半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という。）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いた例が開示されている。酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流ともいう。）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないＤＲＡＭを作製することができる。
【０００５】
また、特許文献２には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されており、該不揮発性メモリは、フラッシュメモリとは異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、また消費電力も少ない特徴を有する。
【０００６】
また、特許文献２には、酸化物半導体トランジスタに第２のゲートを設けて、トランジスタのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。
【０００７】
また、特許文献２および特許文献３には、上述の第２のゲートを駆動するための回路の構成例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１６８６３１号公報
【特許文献２】特開２０１２−０６９９３２号公報
【特許文献３】特開２０１２−１４６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、長期間においてデータの保持が可能な記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる記憶装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【００１０】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲートを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲートを有する第２のトランジスタと、ノードと、を有し、第１のゲートと、第２のゲートと、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲートと、第４のゲートと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１の酸化物半導体と、第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、第１のトランジスタのソースまたはドレインの一方と、第１のゲートと、第４のゲートと、はノードと電気的に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体装置である。
【００１２】
本発明の一態様は、第１の絶縁体、第１の酸化物半導体、第１のゲートおよび第２のゲートを有する第１のトランジスタと、第２の酸化物半導体、第３のゲートおよび第４のゲートを有する第２のトランジスタと、ノードと、第１の入力端子と、を有し、第１のゲートと、第２のゲートと、は第１の酸化物半導体を介して互いに重なる領域を有し、第３のゲートと、第４のゲートと、は第２の酸化物半導体を介して互いに重なる領域を有し、第１の酸化物半導体と、第２のゲートと、は第１の絶縁体を介して互いに重なる領域を有し、第１のトランジスタのソースまたはドレインの一方と、第１の入力端子と、第４のゲートと、はノードと電気的に接続され、第１の絶縁体は、電荷を保持する機能を有する半導体装置である。
【００１３】
本発明の一態様は、上記第１のゲートと電気的に接続される第２の入力端子を有する半導体装置である。
【００１４】
本発明の一態様は、上記ノードと電気的に接続される容量素子を有する半導体装置である。
【００１５】
本発明の一態様は、第２のトランジスタは、第２の絶縁体を有し、第２の酸化物半導体と、第４のゲートと、は第２の絶縁体を介して互いに重なる領域を有し、第２の絶縁体は、電荷を保持する機能を有する半導体装置である。
【００１６】
本発明の一態様は、第１の酸化物半導体および第２の酸化物半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する半導体装置である。
【００１７】
本発明の一態様は、第１の絶縁体および第２の絶縁体は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウムから選ばれた一以上を有する半導体装置である。
【００１８】
本発明の一態様は、上記記載の半導体装置と、記憶素子と、を有する記憶装置である。
【００１９】
本発明の一態様は、上記記載の半導体装置を有するレジスタ回路である。
【００２０】
本発明の一態様は、上記記載の半導体装置と、表示素子と、を有する表示装置である。
【００２１】
本発明の一態様は、上記記載の半導体装置と、マイクロフォン、スピーカ、表示部または操作キーのうちの少なくとも１つと、を有する電子機器である。
【発明の効果】
【００２２】
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。本発明の一態様により、長期間においてデータの保持が可能な記憶装置を提供することができる。本発明の一態様により、消費電力を抑えることができる記憶装置を提供することができる。本発明の一態様により、新規な半導体装置を提供することができる。
【００２３】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】半導体装置の一例を示す回路図。
【図２】半導体装置の一例を示す回路図。
【図３】半導体装置の動作例を示す回路図。
【図４】半導体装置の動作例を示す回路図。
【図５】半導体装置の動作例を示す回路図。
【図６】半導体装置の動作例を示す回路図。
【図７】半導体装置の動作例を示す回路図。
【図８】半導体装置の動作例を示す回路図。
【図９】不揮発性メモリの回路構成の一例を示す回路図。
【図１０】ＤＲＡＭの回路構成の一例を示す回路図。
【図１１】レジスタの回路構成の一例を示す回路図。
【図１２】表示装置の回路構成の一例を示す回路図。
【図１３】本発明の一態様に係るトランジスタの一部を示す上面図および断面図。
【図１４】本発明の一態様に係るトランジスタの一部を示す断面図。
【図１５】本発明の一態様に係るトランジスタの一部を示す断面図。
【図１６】本発明の一態様に係るトランジスタの一部を示す断面図。
【図１７】本発明の一態様に係るバンド構造を説明する図。
【図１８】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図１９】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図２０】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図２１】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図２２】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２３】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図２４】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図２５】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図２６】本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。
【図２７】半導体装置の一例を示す上面図および断面図。
【図２８】ＣＰＵの構成例を示すブロック図。
【図２９】電子機器の一例を示す斜視図。
【図３０】ＲＦタグの使用例を示す斜視図。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２６】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２７】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２８】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２９】
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
【００３０】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３１】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３２】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３４】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３５】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００３６】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３９】
なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、シリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなどの化合物半導体、カーボンナノチューブ、グラフェンおよび有機半導体などを用いることができる。
【００４０】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【００４１】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４２】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００４３】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００４４】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４５】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００４６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００４７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００４８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４９】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００５０】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００５１】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００５２】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００５３】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５４】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明する。
【００５５】
図１（Ａ）は、本発明の一態様に係る半導体装置の回路図である。図１（Ａ）に示す回路１００はトランジスタＭ０の第２のゲートを駆動するための半導体装置の回路構成を示している。図１（Ａ）に示す半導体装置は、入力端子ＶＢＧと、入力端子ＶＤと、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、トランジスタＭ０の第２のゲートに電気的に接続された回路１００と、を有する。
【００５６】
回路１００は、トランジスタＭ１と、ノードＮ１と、容量素子Ｃ１と、を有する。また、トランジスタＭ１は、電荷を保持（捕獲、ともいう。）する機能を有する絶縁体（チャージトラップ層ともいう。）を有し、該チャージトラップ層は、半導体と、第２のゲートと、の間に設けられている。このように、チャージトラップ層を有するトランジスタを、図１（Ａ）に示すトランジスタＭ１のように表記する（図中において、チャージトラップ層を点線で表記している。）。該チャージトラップ層に電荷として、たとえば電子を保持させることによって、トランジスタのしきい値電圧をプラスシフトさせることができる。また、正孔を保持させた場合は、トランジスタのしきい値電圧をマイナスシフトさせることができる。
【００５７】
トランジスタＭ０の第２のゲートは、トランジスタＭ０のしきい値電圧（Ｖｔｈ）を制御する機能を有する。例えば、トランジスタＭ０をｎチャネル型トランジスタとした場合、トランジスタＭ０の第２のゲートに、ソース電位よりも低い電位を与えることで、トランジスタＭ０のＶｔｈをプラスシフトさせ、ゲート−ソース間の電圧（Ｖｇｓ）が０Ｖにおけるオフ電流を小さくすることができる（ノーマリーオフにすることができる。）。一方で、トランジスタＭ０の第２のゲートに、ソース電位よりも高い電位を与えることで、トランジスタＭ０のＶｔｈをマイナスシフトさせ、Ｖｇｓ＝０Ｖにおいて、オン電流を流すこともできる（ノーマリーオンにすることができる。）。
【００５８】
トランジスタＭ０の第１のゲートと、トランジスタＭ０の第２のゲートとは、半導体を間に介して互いに重なる領域を有する。
【００５９】
トランジスタＭ１の第１のゲートはノードＮ１に電気的に接続される。トランジスタＭ１の第２のゲートは入力端子ＶＢＧに電気的に接続される。トランジスタＭ１のソースまたはドレインの一方はノードＮ１に電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、入力端子ＶＤに電気的に接続される。
【００６０】
容量素子Ｃ１の第１の端子はノードＮ１に電気的に接続され、容量素子Ｃ１の第２の端子は、一定の低電位が与えられる。当該低電位として接地電位を与えてもよい。
【００６１】
トランジスタＭ０の第２のゲートは、ノードＮ１に電気的に接続される。
【００６２】
また、トランジスタＭ０は、トランジスタＭ１よりもチャネル長またはチャネル幅が小さいほうが好ましい。トランジスタＭ０は耐圧が小さくてもよい部分に用い、トランジスタＭ１は大きい耐圧が必要な部分に用いればよい。
【００６３】
また、トランジスタＭ０およびトランジスタＭ１は、同一平面上に形成させてもよい。またはトランジスタＭ０を有する層の上層に、トランジスタＭ１を有する層を積層させて形成してもよい。またその逆に積層する構成でもよい。
【００６４】
なお、チャージトラップ層は、トランジスタＭ０およびトランジスタＭ１それぞれが有していてもよく、またトランジスタＭ１のみが有する構成としてもよい。
【００６５】
トランジスタＭ１およびトランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ１およびトランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【００６６】
なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【００６７】
また、本明細書では、チャネル幅（Ｗ）を有するトランジスタのオフ電流を、チャネル幅あたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【００６８】
また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。
【００６９】
トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１．０Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３．０Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
【００７０】
また、図１（Ｂ）に示すように、図１（Ａ）に示した回路１００において、容量素子Ｃ１を無くした構成としてもよい。その場合、ノードＮ１に電荷を保持すればよい。
【００７１】
また、図１（Ｃ）に示すように、図１（Ａ）に示したトランジスタＭ０において、トランジスタＭ１と同様にチャージトラップ層を有する構成としてもよい。
【００７２】
また、図２（Ａ）に示すように、図１（Ａ）に示したトランジスタＭ１の第１のゲートと電気的に接続された入力端子ＶＧＳを有する構成としてもよい。なお、図１（Ａ）に示すトランジスタとは異なり、トランジスタＭ１の第２のゲートと、ノードＮ１と、は電気的に接続されていない。それによりトランジスタＭ１のソースおよびドレインの電位を固定させることができるため、例えばトランジスタＭ１のチャージトラップ層へ電荷を注入させる際に、効率よく電荷を注入させることができる。
【００７３】
また、図２（Ｂ）に示すように、図１（Ａ）に示したトランジスタＭ１において、トランジスタＭ１の第１のゲートと電気的に接続された入力端子ＶＧと、トランジスタＭ１のソースまたはドレインの一方およびノードＮ１と電気的に接続された入力端子ＶＳと、を有する構成としてもよい。それにより、例えばトランジスタＭ１のチャージトラップ層へ電荷を注入させる際に、トランジスタＭ１をオン状態としながらＶＢＧに電圧を印加することができるため、効率よく電荷を注入させることができる。
【００７４】
また、上記示した構成について、適宜組み合わせて用いてもよい。
【００７５】
次に、図１（Ａ）に示す回路１００の動作について、図３および図４を用いて説明する。なお、トランジスタＭ０およびトランジスタＭ１はｎチャネル型トランジスタとして説明する。
【００７６】
図３および図４を用いて、トランジスタＭ０の第２のゲートに、−５Ｖを書き込む場合の例を示す。なお、本実施の形態における電圧値は一例であり、これに限られない。例えば、トランジスタのサイズまたはしきい値電圧などによって、適宜変更されるものである。
【００７７】
まず、図３（Ａ）に示すように、入力端子ＶＤを０Ｖに保持した状態で、入力端子ＶＢＧに４０Ｖ印加することによって、トランジスタＭ１のチャージトラップ層に電荷（ここでは負の電荷である電子）を注入する。なお、このときトランジスタＭ１はオフ状態である。トランジスタＭ１のチャージトラップ層に電子を注入し、保持することによって、トランジスタＭ１のしきい値電圧をプラスシフトさせることができる。それにより、ｎチャネル型トランジスタであるトランジスタＭ１は、ノーマリーオフの特性を有することができる。
【００７８】
次に、図３（Ｂ）に示すように入力端子ＶＤおよび入力端子ＶＢＧを電気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１におけるチャージトラップ層への電荷注入および電荷保持が完了する。なお、理解を容易にするため、図中において電荷（ここでは電子）を模式的に示している。
【００７９】
次に、図３（Ｃ）に示すように、入力端子ＶＤに−５Ｖを印加することによって、トランジスタＭ１をオン状態にする。それによって、入力端子ＶＤからノードＮ１および容量素子Ｃ１に電荷が供給される。
【００８０】
次に、図４（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位となることによって、トランジスタＭ１はオフ状態となる。
【００８１】
次に、図４（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジスタＭ０の第２ゲートに、−５Ｖを書き込む動作は完了する。
【００８２】
本実施の形態に示す半導体装置は、トランジスタＭ０の第２のゲートに係る容量素子Ｃ１を充電する回路１００の、トランジスタＭ１にチャージトラップ層を設ける構成となっている。それによって、微細なトランジスタを低電圧でしきい値制御でき、かつ長期間制御可能な半導体装置を作製することができる。例えば、回路１００におけるトランジスタＭ１を高電圧に耐えられるトランジスタで形成し、記憶素子などに使用するトランジスタＭ０を微細なトランジスタで形成する構成とすることができる。
【００８３】
上記示したように、トランジスタＭ１のチャージトラップ層に電荷を注入させるためには、比較的大きな電圧を印加する必要がある。そのため、トランジスタＭ０の第２のゲートに係る容量素子Ｃ１を充電するための回路１００において、トランジスタＭ１は高耐圧なトランジスタとすることが好ましい。また、記憶素子などとして機能するトランジスタＭ０は高耐圧である必要はなく、微細なトランジスタとすることが好ましい。
【００８４】
次に、図２（Ａ）に示す回路２００の動作について、図５および図６を用いて説明する。なお、トランジスタＭ０およびトランジスタＭ１はｎチャネル型トランジスタとして説明する。
【００８５】
図５および図６を用いて、上記と同様にトランジスタＭ０の第２のゲートに、−５Ｖを書き込む場合の例を示す。まず、図５（Ａ）に示すように、入力端子ＶＧＳおよび入力端子ＶＤを０Ｖに保持した状態で、入力端子ＶＢＧに４０Ｖ印加することによって、トランジスタＭ１のチャージトラップ層に電荷（ここでは負の電荷である電子）を注入する。なお、このときトランジスタＭ１はオフ状態である。トランジスタＭ１のチャージトラップ層に電子を注入し、保持することによって、トランジスタＭ１のしきい値電圧をプラスシフトさせることができる。それにより、ｎチャネル型トランジスタであるトランジスタＭ１は、よりノーマリーオフの特性を有することができる。
【００８６】
次に、図５（Ｂ）に示すように入力端子ＶＧＳ、入力端子ＶＤおよび入力端子ＶＢＧを電気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１におけるチャージトラップ層への電荷注入および電荷保持が完了する。
【００８７】
次に、図５（Ｃ）に示すように、入力端子ＶＤに−５Ｖを印加することによって、トランジスタＭ１をオン状態にする。それによって、入力端子ＶＤからノードＮ１および容量素子Ｃ１に電荷が供給される。
【００８８】
次に、図６（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位となることによって、トランジスタＭ１はオフ状態となる。
【００８９】
次に、図６（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジスタＭ０の第２ゲートに、−５Ｖを書き込む動作は完了する。
【００９０】
次に、図２（Ｂ）に示す回路３００の動作について、図７および図８を用いて説明する。なお、トランジスタＭ０およびトランジスタＭ１はｎチャネル型トランジスタとして説明する。
【００９１】
図７および図８を用いて、上記と同様にトランジスタＭ０の第２のゲートに、−５Ｖを書き込む場合の例を示す。まず、図７（Ａ）に示すように、入力端子ＶＳおよび入力端子ＶＤを０Ｖに保持した状態で、入力端子ＶＧに、トランジスタＭ１をオン状態にする電圧として、ここでは例えば５Ｖを印加する。それにより、トランジスタＭ１はオン状態となる。そして、入力端子ＶＢＧに４０Ｖ印加することによって、トランジスタＭ１のチャージトラップ層に電荷（ここでは負の電荷である電子）を注入する。トランジスタＭ１のチャージトラップ層に電子を注入し、保持することによって、トランジスタＭ１のしきい値電圧をプラスシフトさせることができる。それにより、ｎチャネル型トランジスタであるトランジスタＭ１は、よりノーマリーオフの特性を有することができる。
【００９２】
次に、図７（Ｂ）に示すように入力端子ＶＳ、入力端子ＶＧ、入力端子ＶＤおよび入力端子ＶＢＧを電気的に未接続の状態（フローティングともいう。）とし、トランジスタＭ１におけるチャージトラップ層への電荷注入および電荷保持が完了する。
【００９３】
次に、図７（Ｃ）に示すように、入力端子ＶＤに−５Ｖを印加することによって、トランジスタＭ１をオン状態にする。それによって、入力端子ＶＤからノードＮ１および容量素子Ｃ１に電荷が供給される。
【００９４】
次に、図８（Ａ）に示すように、ノードＮ１の電位が、入力端子ＶＤとほぼ同じ電位となることによって、トランジスタＭ１はオフ状態となる。
【００９５】
次に、図８（Ｂ）に示すように、入力端子ＶＤを電気的に未接続の状態とし、トランジスタＭ０の第２ゲートに、−５Ｖを書き込む動作は完了する。
【００９６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９７】
（実施の形態２）
本実施の形態では、実施の形態１に示した回路１００の適用例について、図９乃至図１２を用いて説明する。なお、回路１００の代わりに回路２００または回路３００を用いてもよい。
【００９８】
＜不揮発性メモリ＞
図９（Ａ）は、記憶素子としての機能を有するメモリセル１１０の回路構成を示している。
【００９９】
図９（Ａ）のメモリセル１１０は、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。
【０１００】
図９（Ａ）のメモリセル１１０において、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの他方はノードＦＮに電気的に接続される。
【０１０１】
図９（Ａ）のメモリセル１１０において、トランジスタ１１２のゲートはノードＦＮに電気的に接続され、トランジスタ１１２のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタ１１２のソースまたはドレインの他方は配線ＳＬに電気的に接続される。
【０１０２】
図９（Ａ）のメモリセル１１０において、容量素子１１４の第１の端子は配線ＲＬに電気的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。
【０１０３】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【０１０４】
トランジスタ１１２は、しきい値電圧のばらつきの小さいトランジスタが用いられることが好ましい。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
【０１０５】
メモリセル１１０は、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１０６】
情報の書き込みおよび保持について説明する。まず、トランジスタＭ０がオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいずれかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。
【０１０７】
トランジスタＭ０のオフ電流は極めて小さいため、ノードＦＮの電荷は長時間にわたって保持される。
【０１０８】
次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐチャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ１１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
【０１０９】
なお、上記の説明では、トランジスタ１１２がｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る。
【０１１０】
図９（Ｂ）は、マトリックス状に配置されたメモリセル１１０と、実施の形態１に示す回路１００を有する記憶装置１２０の回路構成を示している。記憶装置１２０は不揮発性メモリとしての機能を有する。
【０１１１】
記憶装置１２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１１０を有する。ここで、ｍおよびｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１１０は、配線ＷＬ［ｍ］および配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１１０は、配線ＢＬ［ｎ］および配線ＳＬに電気的に接続される。
【０１１２】
それぞれのメモリセル１１０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。
【０１１３】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた電荷を保持しやすくなる。
【０１１４】
記憶装置１２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの保持が可能な記憶装置を提供することができる。
【０１１５】
＜ＤＲＡＭ＞
図１０（Ａ）は、記憶素子としての機能を有するメモリセル１３０の回路構成を示している。
【０１１６】
図１０（Ａ）のメモリセル１３０は、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、容量素子１３１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧＬと、を有する。
【０１１７】
図１０（Ａ）のメモリセル１３０において、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの他方は容量素子１３１の第１の端子に電気的に接続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。
【０１１８】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【０１１９】
配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子１３１に書き込まれた電荷を保持することができる。
【０１２０】
容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ出る電荷は少ないため、リフレッシュの頻度も少ない。
【０１２１】
図１０（Ｂ）は、マトリックス状に配置されたメモリセル１３０と、実施の形態１に示す回路１００を有する記憶装置１４０の回路構成を示している。記憶装置１４０はＤＲＡＭとしての機能を有する。
【０１２２】
記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１３０を有する。また、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。
【０１２３】
それぞれのメモリセル１３０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。
【０１２４】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込まれた電荷を保持することが可能になる。
【０１２５】
記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作可能な記憶装置を提供することができる。
【０１２６】
＜レジスタ＞
図１１に、１ビットのレジスタ回路１５０の構成例を示す。
【０１２７】
レジスタ回路１５０は、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。
【０１２８】
フリップフロップ回路１５３は、インバータ１５１およびインバータ１５２を有する。インバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。
【０１２９】
トランジスタＭ０の第２のゲートは、回路１００に電気的に接続され、トランジスタＭ０の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソースまたはドレインの他方は、ノードＮ５に電気的に接続される。
【０１３０】
容量素子１５４の第１の端子は、ノードＮ５に電気的に接続され、容量素子１５４の第２の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。また、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。
【０１３１】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【０１３２】
レジスタ回路１５０は、入力端子Ｓｉｇ１および入力端子Ｓｉｇ２からの入力信号により、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１および入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハイレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはインバータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からローレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。
【０１３３】
容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。
【０１３４】
レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トランジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保持が可能な記憶装置を提供することができる。
【０１３５】
また、回路１００は、トランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、例えばノーマリーオンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き込まれた電荷を保持することが可能になる。
【０１３６】
なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロップ回路を適宜用いることができる。
【０１３７】
＜表示装置＞
図１２では、実施の形態１で例示した回路１００を表示装置に適用した一例について説明する。
【０１３８】
図１２（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１のゲートおよび第２のゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
【０１３９】
トランジスタＭ０の第１のゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソースおよびドレインの他方はノードＮ７に電気的に接続される。
【０１４０】
容量素子１７１の第１の端子はノードＮ７に電気的に接続され、容量素子１７１の第２の端子は、一定の低電位が与えられている。
【０１４１】
容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
【０１４２】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好ましい。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。
【０１４３】
表示素子１７２の第１の端子はノードＮ７に電気的に接続され、表示素子１７２の第２の端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。
【０１４４】
配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有する。
【０１４５】
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持されている間、表示素子１７２は表示状態を保持しておくことができる。
【０１４６】
画素１７０は、長時間ノードＮ７の電圧を保持しておくことが出来るため、電源電圧の供給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。
【０１４７】
図１２（Ｂ）は、マトリックス状に配置された画素１７０と、実施の形態１に示す回路１００を有する表示装置１８０の回路構成を示している。
【０１４８】
表示装置１８０は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。また、ｍ行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
【０１４９】
それぞれの画素１７０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全ての画素に含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。
【０１５０】
回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリーオンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を保持することが可能になる。
【０１５１】
また、回路１００は、これに接続される画素１７０内のトランジスタＭ０のしきい値電圧を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、ノーマリーオン型のトランジスタとすることが出来る。回路１００に接続されたｍ×ｎ個のトランジスタを同時にノーマリーオン型に一時的に変化させることにより、それぞれの画素に格納される電圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。
【０１５２】
表示装置１８０を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作できる表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置を実現できる。
【０１５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５４】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示した、トランジスタＭ０およびトランジスタＭ１に適用可能なトランジスタの一例について説明する。
【０１５５】
＜トランジスタ構造＞
図１３（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図１３（Ａ）は上面図である。図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、チャネル長方向の断面形状を示す。図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図であり、チャネル幅方向の断面形状を示す。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１５６】
図１３に示すトランジスタは、基板４００上の導電体４１３と、基板４００上の絶縁体４０１と、導電体４１３上の絶縁体４３１と、絶縁体４３１上の絶縁体４３２と、絶縁体４３２上の絶縁体４３３と、絶縁体４３３上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の導電体４３０ａおよび導電体４３０ｂと、半導体４０６ｂ上の絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４と、導電体４０４、導電体４３０ａおよび導電体４３０ｂ上の絶縁体４１１と、絶縁体４１１を通って導電体４０４、導電体４３０ａおよび導電体４３０ｂに達する開口部と、該開口部に埋め込まれ、導電体４０４、導電体４３０ａおよび導電体４３０ｂと接する領域を有する導電体４１６ａ３、導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１上の導電体４１８ａ１と、導電体４１６ａ２上の導電体４１８ａ２と、導電体４１６ａ３上の導電体４１８ａ３と、を有する。
【０１５７】
絶縁体４３１および絶縁体４３３は、シリコンを有する絶縁体を用いることが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。絶縁体４３１および絶縁体４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０１５８】
絶縁体４３２は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いてもよい。絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより行えばよい。また、絶縁体４３２は電荷を保持する機能を有する絶縁体であると好ましい。例えば、絶縁体４３１および絶縁体４３３が電子の放出を抑制する機能を有し、絶縁体４３２に電子を保持させることによって、負の固定電荷のように振舞うことがある。それにより、トランジスタのしきい値電圧をプラスシフトさせることができるため好ましい。
【０１５９】
絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂの有する、酸素以外の元素の少なくとも一を有すると好ましい。それによって、半導体４０６ｂおよび絶縁体４０６ａ、ならびに半導体４０６ｂおよび絶縁体４０６ｃのそれぞれの界面において、欠陥の生成を抑制することができる。
【０１６０】
半導体４０６ｂは、酸化物半導体を有することが好ましく、特に、後述するＣＡＡＣ−ＯＳを有することが好ましい。
【０１６１】
本トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることができる。例えば酸素を透過しにくい導電体を下層に形成することで導電体４０４の酸化による導電率の低下を防ぐことができる。また、絶縁体４１２は第１のゲート絶縁体としての機能を有する。なお、導電体の導電率は、２端子法などを用いて測定することができる。
【０１６２】
また、導電体４１３は、第２のゲート電極としての機能を有する。また、導電体４１３は酸素を透過しにくい機能を有する導電膜を含む積層構造とすることもできる。酸素を透過しにくい機能を有する導電膜を含む積層構造とすることで導電体４１３の酸化による導電率の低下を防ぐことができる。絶縁体４３１、絶縁体４３２および絶縁体４３３は第２のゲート絶縁体としての機能を有する。導電体４１３へ印加する電位によって、トランジスタのしきい値電圧を制御することができる。なお、第１のゲート電極の機能と、第２のゲート電極の機能と、が入れ替わっても構わない。
【０１６３】
図１３（Ｃ）に示すように、第１のゲート電極としての機能を有する導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大きな電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、半導体４０６ｂが、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
【０１６４】
また、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃは、それぞれ２層以上の積層構造としてもよい。
【０１６５】
また、導電体４３０ａおよび導電体４３０ｂは、半導体４０６ｂのみでなく、絶縁体４０６ａおよび絶縁体４３３と接して設けられる構成としてもよい。
【０１６６】
また、絶縁体４０６ａおよび絶縁体４０６ｃが無い構成としてもよい（図１４（Ａ）参照。）。
【０１６７】
また、図１４（Ｂ）に示すように、導電体４０４より絶縁体４１２および絶縁体４０６ｃが迫り出している構成としてもよい。図１５（Ａ）に示すように、絶縁体４０６ｃは、導電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４０６ａを覆い、絶縁体４１２は導電体４０４より迫り出す構成としてもよい。または、図１５（Ｂ）に示すように、絶縁体４０６ｃは、導電体４３０ａ、導電体４３０ｂ、半導体４０６ｂおよび絶縁体４０６ａを覆い、絶縁体４０６ｃ上に絶縁体４１２を配す構成としてもよい。。
【０１６８】
また、図１６（Ａ）に示すトランジスタのように、半導体４０６ｂに低抵抗領域４３５ａおよび低抵抗領域４３５ｂが形成されている構成としてもよい。低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、半導体４０６ｂにおいて、導電体４０４、絶縁体４１２および絶縁体４０６ｃと重畳しない領域に形成されていると好ましい。また、導電体４０４、絶縁体４１２および絶縁体４０６ｃと重畳する領域の一部が低抵抗領域であってもよい。低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、トランジスタのソース領域またはドレイン領域として機能することができる。また、半導体４０６ｂに低抵抗領域４３５ａおよび低抵抗領域４３５ｂが形成されていることによって、導電体４１６ａ１および導電体４１６ａ２と、半導体４０６ｂと、の接触抵抗を低減させることができる。
【０１６９】
低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、例えば不純物を添加することによって、形成することができる。添加する不純物は、例えばリン、ホウ素、窒素、アルゴンまたはキセノンのいずれか一以上を用いればよい。また、不純物の添加は、プラズマ処理、イオン注入またはイオンドーピングなどにより行えばよい。また、低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、低抵抗領域４３５ａおよび低抵抗領域４３５ｂ以外の領域と比べ、酸素欠損が多いことが好ましい。それにより、ドナー準位が形成されることによってキャリア密度が増加し、抵抗値を下げることができる。
【０１７０】
また、低抵抗領域４３５ａおよび低抵抗領域４３５ｂは、低抵抗領域４３５ａおよび低抵抗領域４３５ｂ以外の領域と比べ、結晶性が低い領域であってもよい。
【０１７１】
導電体４１６ａ１および導電体４１６ａ２は、半導体４０６ｂと電気的に接続されており、ソース配線またはドレイン配線としての機能を有する。特に、導電体４１６ａ１および導電体４１６ａ２は、半導体４０６ｂにおけるソース領域およびドレイン領域である、低抵抗領域４３５ａおよび低抵抗領域４３５ｂと電気的に接続されていることが好ましい。また、導電体４１６ａ１および導電体４１６ａ２は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることができる。例えば酸素を透過しにくい導電体を上層に形成することで導電体４１６ａ１および導電体４１６ａ２の酸化による導電率の低下を防ぐことができる。
【０１７２】
また、図１６（Ｂ）に示すトランジスタのような形状としてもよい。図１６（Ｂ）に示すトランジスタは、絶縁体４１１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上面が概略一致しており、平坦に設けられている。このように形成するために、絶縁体４１１、絶縁体４０６ｃ、絶縁体４１２および導電体４０４の上面は化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などによって平坦化すればよい。その後、絶縁体４２１を成膜し、導電体４１６ａ１、導電体４１６ａ２、導電体４１８ａ１および導電体４１８ａ２を形成すればよい。なお、絶縁体４２１は、絶縁体４１１と同様にして成膜すればよい。
【０１７３】
このような構造にすることにより、導電体４０４と導電体４３０ａおよび導電体４３０ｂが重なる領域がほぼ形成されなくなるので、トランジスタのゲート―ソース間、およびゲート―ドレイン間に発生する寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
【０１７４】
＜半導体＞
以下、半導体４０６ｂの詳細な構成について説明する。
【０１７５】
なお、半導体４０６ｂとともに絶縁体４０６ａ、絶縁体４０６ｃの詳細な構成についても説明する。
【０１７６】
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０１７７】
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０１７８】
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、マグネシウム、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１７９】
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１８０】
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１８１】
半導体４０６ｂは、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃより電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端とのエネルギー差である。なお、絶縁体４０６ａおよび絶縁体４０６ｃは、どちらかの電子親和力が大きくてもよく、または電子親和力が同じであってもよい。
【０１８２】
このように、半導体４０６ｂの上下に絶縁体４０６ａおよび絶縁体４０６ｃを配置したトランジスタにおいて、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。このように、いわゆる埋め込みチャネル構造を形成することができる。
【０１８３】
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図１７参照。）。なお、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃは、それぞれの界面を明確に判別できない場合がある。
【０１８４】
このとき、電子は絶縁体４０６ａおよび絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。
【０１８５】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１８６】
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは絶縁体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１８７】
なお、上述の絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの３層構造は一例である。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体４０６ａまたは絶縁体４０６ｃの両方を設けない単層構造としてもよい。または、絶縁体４０６ａ、半導体４０６ｂまたは絶縁体４０６ｃとして例示した絶縁体、半導体または導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
【０１８８】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０１８９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１９０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０１９１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０１９２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０１９３】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１９４】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０１９５】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０１９６】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１９７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１８（Ｅ）に示す。図１８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０１９８】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１９９】
図１９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０２００】
図１９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２０１】
また、図１９（Ｂ）および図１９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１９（Ｄ）および図１９（Ｅ）は、それぞれ図１９（Ｂ）および図１９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０２０２】
図１９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０２０３】
図１９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２０４】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０２０５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２０６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２０７】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２０８】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２０９】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０２１０】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０２１１】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２０（Ｂ）に示す。図２０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０２１２】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０２１３】
図２０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２１４】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２１５】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２１６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２１７】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２１８】
図２１に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２１（Ａ）および図２１（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０２１９】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２２０】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２２１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０２２２】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２２３】
図２２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２２より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２２より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０２２４】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２２５】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２２６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２２７】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２２８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２２９】
＜基板、絶縁体、導電体＞
以下に、トランジスタの半導体以外の各構成要素について詳細な説明を行う。
【０２３０】
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０２３１】
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０２３２】
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
【０２３３】
なお、トランジスタを、水素などの不純物および酸素をブロックする機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体４０１、絶縁体４３２、絶縁体４１２、絶縁体４１１または絶縁体４２１に、水素などの不純物および酸素をブロックする機能を有する絶縁体を単層、または積層で用いればよい。
【０２３４】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０２３５】
また、例えば、水素などの不純物および酸素をブロックする機能を有する絶縁体としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０２３６】
絶縁体４０１、絶縁体４３１または絶縁体４３３は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１、絶縁体４３１または絶縁体４３３としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
【０２３７】
また、絶縁体４２１は、絶縁体４０１と同様にして形成させればよい。
【０２３８】
絶縁体４１１は、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを有することが好ましい。または、絶縁体４０１などに用いることができる絶縁体と、積層させて形成させてもよい。
【０２３９】
また、絶縁体４３２は、アルミニウム、ハフニウム、ガリウム、イットリウムまたはジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウムまたは酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどを用いてもよい。絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより行えばよい。
【０２４０】
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
【０２４１】
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを、絶縁体４０６ｃ側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを、絶縁体４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０２４２】
導電体４３０ａ、導電体４３０ｂ、導電体４１６ａ１および導電体４１６ａ２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。また、導電体４１６ａ３、導電体４１８ａ１、導電体４１８ａ２および導電体４１８ａ３も同様に形成すればよい。
【０２４３】
導電体４０４および導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
【０２４４】
以上のようなトランジスタの構成とすることにより、第１のゲート電極として機能する導電体４０４と、第２のゲート電極として機能する導電体４１３と、の間において、大きなリーク電流が流れるのを抑制することができる。それにより、良好な電気特性を有するトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。
【０２４５】
＜トランジスタの作製方法＞
以下では、本発明に係る図１３に示すトランジスタの作製方法を図２３乃至図２６を用いて説明する。
【０２４６】
まず、基板４００を準備する。
【０２４７】
次に、基板４００上に絶縁体４０１を成膜し、絶縁体４０１を加工して開口部を形成する。次に導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。導電体は酸素を透過し難い機能を有する導電体を含む多層構造としてもよい。次に、ＣＭＰなどを用いて絶縁体４０１の一部が露出するまで研磨し、導電体４１３を形成する。
【０２４８】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０２４９】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得やすい。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中にプラズマに曝されることがないため、欠陥の少ない膜が得られやすい。
【０２５０】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。
【０２５１】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０２５２】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０２５３】
また導電体４１３の他の形成方法としては、基板４００上に導電体を成膜し、フォトリソグラフィー法などを用いて加工し、導電体４１３を形成する。次に、絶縁体４０１となる絶縁体を成膜し、ＣＭＰなどを用いて導電体４１３の一部が露出するまで研磨し、絶縁体４０１を形成してもよい。
【０２５４】
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、またはウェットエッチング処理を行う、またはドライエッチング処理に加えてウェットエッチング処理を行う、またはウェットエッチング処理に加えてドライエッチング処理を行うことができる。
【０２５５】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０２５６】
次に、絶縁体４３１、絶縁体４３２および絶縁体４３３を成膜する。これら絶縁体は、前述のように成膜すればよい。
【０２５７】
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素雰囲気または窒素雰囲気で行うと好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、または希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸素雰囲気での高密度プラズマ処理を行うことによって、例えば炭素などの第１４族元素を脱離させることができる。また、酸素雰囲気で高密度プラズマ処理を行うことによって、被処理物から炭化水素などの有機化合物も脱離させやすい。
【０２５８】
窒素雰囲気での高密度プラズマ処理としては、例えば窒素と希ガスを含む雰囲気下、または窒素と水素と希ガスを含む雰囲気下、またはアンモニアと希ガスを含む雰囲気下において、上記高密度プラズマ処理を行えばよい。それによって、被処理物の表面およびその近傍を窒化することができる。窒化される領域は、被処理物の表面側に極めて薄く形成できる。また、このように窒化された領域によって、不純物の拡散を抑制することができる。
【０２５９】
また、高密度プラズマ処理は、酸素雰囲気で行った後、窒素雰囲気で行ってもよく、また窒素雰囲気で処理後、酸素雰囲気で処理してもよい。また、それぞれの高密度プラズマ処理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生成速度よりも失活速度が高くなる場合がある。例えば、ガスを１００ｓｃｃｍ以上、３００ｓｃｃｍ以上または８００ｓｃｃｍ以上流すと好ましい場合がある。
【０２６０】
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さらに好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
【０２６１】
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下、またはイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０ｍｍ以上６０ｍｍ以下とするとよい。
【０２６２】
または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズマ電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．１２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを生成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印加しながら、高密度プラズマ処理を行うことが好ましい。
【０２６３】
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行ってもよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによって、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記アニール処理は、例えばランプアニールなどにより行えばよい。
【０２６４】
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
【０２６５】
また、アニール処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下または４００℃以上６００℃以下とし、処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
【０２６６】
次に、絶縁体４３３上に絶縁体４０６ａとなる絶縁体を成膜する。該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
【０２６７】
対向ターゲット式スパッタリング装置を用いて絶縁体４０６ａとなる絶縁体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された絶縁体中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０２６８】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
【０２６９】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）などを用いればよい。
【０２７０】
次に、半導体４０６ｂとなる半導体を成膜する。半導体４０６ｂとなる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
【０２７１】
対向ターゲット式スパッタリング装置を用いて半導体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された半導体中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０２７２】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が高く、大面積かつ均一性の高い膜を成膜することができる。
【０２７３】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、たとえば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）などを用いればよい。
【０２７４】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。または、第１の加熱処理の前もしくは後に、上述した高密度プラズマ処理を行ってもよい。
【０２７５】
次に、導電体４３０となる導電体を成膜する。導電体４３０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２７６】
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体および導電体４３０となる導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０６ｂおよび導電体４３０を有する多層膜を形成する（図２３参照。）。なお、多層膜を形成する際、絶縁体４３３もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁体４３３は、多層膜と接する領域に凸部を有する形状となる場合がある。また、フォトリソグラフィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい。また、該多層膜形成後に、第１の加熱処理と同様にして加熱処理を行ってもよい。
【０２７７】
次に、導電体４３０をフォトリソグラフィー法などによって加工し、導電体４３０ａおよび導電体４３０ｂを形成する（図２４参照。）。
【０２７８】
次に、絶縁体４０６ｃとなる絶縁体を成膜する。絶縁体４０６ｃとなる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４０６ｃとなる絶縁体の成膜は、絶縁体４０６ａと同様にして行えばよい。また、絶縁体４０６ｃとなる絶縁体の成膜後、上述した高密度プラズマ処理を行ってもよい。
【０２７９】
次に、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８０】
絶縁体４１２となる絶縁体は、カバレッジ性の良いＡＬＤ法を用いて成膜することが好ましく、特に基板を加熱しながら成膜すると好ましい。基板温度は、１００℃以上６００℃以下で行えばよく、好ましくは３００℃以上５００℃以下で成膜すればよい。
【０２８１】
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８２】
次に、絶縁体４０６ｃとなる絶縁体、絶縁体４１２となる絶縁体および導電体４０４となる導電体をフォトリソグラフィー法などによって加工し、絶縁体４０６ｃ、絶縁体４１２および導電体４０４を形成する（図２５参照。）。
【０２８３】
次に、絶縁体４１１を成膜する。絶縁体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
【０２８４】
絶縁体４１１は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１１は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１１は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ、ドライエッチング処理などがある。ただし、絶縁体４１１の上面が平坦性を有さなくても構わない。
【０２８５】
次に、絶縁体４１１上にリソグラフィー法などによってレジストマスクを形成する。ここで絶縁体４１１の上面とレジストマスクとの間の密着性を向上するために、例えば、有機塗布膜を絶縁体４１１上とレジストマスクの間に設けても良い。また、フォトリソグラフィー法によって加工する際、絶縁体または導電体などをマスクに用いてもよい。
【０２８６】
次に、絶縁体４１１を、ドライエッチング法などを用いて導電体４０４、導電体４３０ａおよび導電体４３０ｂの上面に達するまで加工を行って開口部を形成する。
【０２８７】
次に、開口部を埋める導電体４１６ａ１、導電体４１６ａ２および導電体４１６ａ３と、導電体４１６ａ１、導電体４１６ａ２および導電体４１６ａ３とそれぞれ接続する導電体４１８ａ１、導電体４１８ａ２および導電体４１８ａ３と、を形成する（図２６参照。）。
【０２８８】
以上のようにして、図１３に示すトランジスタを作製することができる。
【０２８９】
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、半導体として、酸化物半導体を用いた場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体等を用いてもよい。
【０２９０】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２９１】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示した、トランジスタＭ０、トランジスタＭ１および容量素子Ｃ１を形成する一例について説明する。
【０２９２】
図２７（Ａ）は、図１に示す半導体装置の上面図である。図２７（Ｂ）、図２７（Ｃ）および図２７（Ｄ）は、図２７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図２７（Ｂ）は、図１（Ａ）に対応する断面図を示し、図２７（Ｃ）は、図１（Ｂ）に対応する断面図を示し、図２７（Ｄ）は、図１（Ｃ）に対応する断面図を示している。なお、図２７（Ａ）に示す上面図では、図の明瞭化のために、容量素子Ｃ１など一部の要素を省いて図示している。
【０２９３】
なお、トランジスタＭ０およびトランジスタＭ１の詳細については、実施の形態３の記載などを参照すればよい。また、容量素子Ｃ１は、平面状の電極を有する構造を示しているが、これに限られない。例えば、シリンダー型またはトレンチ型などの立体構造を有する容量素子を用いても構わない。
【０２９４】
図２７（Ｂ）は、図１（Ａ）に示すトランジスタＭ０、トランジスタＭ１および容量素子Ｃ１の断面図を示している。トランジスタＭ１はチャージトラップ層を有するトランジスタであり、トランジスタＭ０はチャージトラップ層を有していないトランジスタである。
【０２９５】
図２７（Ｃ）は、図１（Ｂ）に示すトランジスタＭ０およびトランジスタＭ１の断面図を示している。トランジスタＭ１はチャージトラップ層を有するトランジスタであり、トランジスタＭ０はチャージトラップ層を有していないトランジスタである。
【０２９６】
図２７（Ｄ）は、図１（Ｃ）に示すトランジスタＭ０、トランジスタＭ１および容量素子Ｃ１の断面図を示している。トランジスタＭ１およびトランジスタＭ０は、どちらもチャージトラップ層を有するトランジスタである。
【０２９７】
また、本実施の形態に示す半導体装置において、トランジスタＭ０およびトランジスタＭ１は、同一平面上に形成された例を示したが、これに限られない。例えば、トランジスタＭ０およびトランジスタＭ１を積層させて形成してもよい。その場合、トランジスタＭ０をトランジスタＭ１の下層に形成してもよく、またトランジスタＭ０をトランジスタＭ１の上層に形成してもよい。
【０２９８】
容量素子Ｃ１についても、トランジスタＭ０またはトランジスタＭ１と同一平面上に設ける構成としてもよい。また、容量素子Ｃ１をトランジスタＭ０またはトランジスタＭ１の上層に設ける構成としてもよい。
【０２９９】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０３００】
（実施の形態５）
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形態２で説明した記憶装置を含むＣＰＵについて説明する。
【０３０１】
図２８は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０３０２】
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３０３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０３０６】
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態２に示した記憶装置を用いることができる。
【０３０７】
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３０８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３０９】
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２９に示す。
【０３１０】
図２９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３１１】
図２９（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２９（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０３１２】
図２９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３１３】
図２９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３１４】
図２９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３１５】
図２９（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３１６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３１７】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図３０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３０（Ａ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図３０（Ｂ）参照。）、包装用容器類（包装紙やボトル等、図３０（Ｃ）参照。）、乗り物類（自転車等、図３０（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３０（Ｅ）、図３０（Ｆ）参照。）等に設けて使用することができる。
【０３１８】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３１９】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３２０】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０３２１】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタ法で成膜することも可能であ��。
【０３２２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０３２３】
Ｃ１    容量素子
Ｍ０    トランジスタ
Ｍ１    トランジスタ
Ｎ１    ノード
Ｎ５    ノード
Ｎ７    ノード
Ｓｉｇ１    入力端子
Ｓｉｇ２    入力端子
１００    回路
１１０    メモリセル
１１２    トランジスタ
１１４    容量素子
１２０    記憶装置
１３０    メモリセル
１３１    容量素子
１４０    記憶装置
１５０    レジスタ回路
１５１    インバータ
１５２    インバータ
１５３    フリップフロップ回路
１５４    容量素子
１７０    画素
１７１    容量素子
１７２    表示素子
１８０    表示装置
２００    回路
３００    回路
４００    基板
４０１    絶縁体
４０４    導電体
４０６ａ    絶縁体
４０６ｂ    半導体
４０６ｃ    絶縁体
４１１    絶縁体
４１２    絶縁体
４１３    導電体
４１６ａ    導電体
４１６ａ１    導電体
４１６ａ２    導電体
４１６ａ３    導電体
４１８ａ１    導電体
４１８ａ２    導電体
４１８ａ３    導電体
４２１    絶縁体
４３０    導電体
４３０ａ    導電体
４３０ｂ    導電体
４３１    絶縁体
４３２    絶縁体
４３３    絶縁体
４３５ａ    低抵抗領域
４３５ｂ    低抵抗領域
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカ
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    マイク
９１３    外部接続ポート
９１４    操作ボタン
９１６    表示部
９１７    スピーカ
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
４０００    ＲＦタグ
【図１】
2017045991.tif 000003
【図２】
2017045991.tif 000004
【図３】
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【図４】
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【図５】
2017045991.tif 000007
【図６】
2017045991.tif 000008
【図７】
2017045991.tif 000009
【図８】
2017045991.tif 000010
【図９】
2017045991.tif 000011
【図１０】
2017045991.tif 000012
【図１１】
2017045991.tif 000013
【図１２】
2017045991.tif 000014
【図１３】
2017045991.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2017045991.tif 000019
【図２３】
2017045991.tif 000020
【図２４】
2017045991.tif 000021
【図２５】
2017045991.tif 000022
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図１８】
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【図１９】
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【図２０】
2017045991.tif 000030
【図２１】
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【図２２】
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