(57)【要約】【課題】  ストリート領域による輝度むらを抑制した半導体発光装置を提供する。【解決手段】  支持基体２０によって支持された半導体基体１０において、方向の異なるたとえば直交するストリートＳ１、Ｓ２によって区切られたＬＥＤ素子Ｄ１１, Ｄ１２,…；Ｄ２１, Ｄ２２,…を電気的に直列接続して配列する。各ＬＥＤ素子Ｄ１１, Ｄ１２,…；Ｄ２１, Ｄ２２,…内には、非発光領域（暗部）のｎ型電極層のビア領域Ｖが同一サイズで均等に配置される。ＬＥＤ素子Ｄ１１, Ｄ１２,…；Ｄ２１, Ｄ２２,…間のストリート領域Ｓ１、Ｓ２に低反射領域ＬＲを設けると共に、ストリート領域Ｓ１、Ｓ２の交差部Ｘ及びＬＥＤ素子Ｄ１１, Ｄ１２,…；Ｄ２１, Ｄ２２,…の外側に高反射領域ＨＲを設ける。交差部Ｘは４つの隣接するＬＥＤ素子内のもっとも角側に配置されたビア領域Ｖの位置によって規定される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１のストリート領域及び該第１のストリート領域の方向と異なる方向の第２のストリート領域によって区切られマトリクス状に配列された複数の発光素子を具備する半導体発光装置において、
前記第１、第２のストリート領域の交差部を第１の反射領域とし、
前記交差部を除く第１、第２のストリート領域を第２の反射領域とし、
前記第１の反射領域の反射率を前記第２の反射領域の反射率より大きくしたことを特徴とする半導体発光装置。
【請求項２】
前記複数の発光素子を含む半導体基体と、
前記半導体基体を支持する支持基体と
を具備し、
前記支持基体は、
支持基板と、
前記支持基板上に第１の絶縁層を介して設けられ、前記第１の反射率を有する第１の反射層と、
前記第１の反射層上に第２の絶縁層を介して設けられ、前記第２の反射領域に対応し、前記第２の反射率を有する第２の反射層と
を具備する請求項１に記載の半導体発光装置。
【請求項３】
前記各発光素子は均一に配列された複数のビア構造電極層を具備し、
前記交差部は前記各発光素子の最も角側に配置されたビア構造電極層の位置によって規定される請求項１に記載の半導体発光装置。
【請求項４】
前記交差部は前記発光素子のうち隣接する４つの発光素子の最も角側に配置されたビア構造電極層の中心間を結ぶ線によって囲まれたストリート領域の十字状部分である請求項３に記載の半導体発光装置。
【請求項５】
前記複数の発光素子の前記第１又は第２のストリート領域に沿った外側を前記第２の反射領域とした請求項１に記載の半導体発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の発光素子たとえば発光ダイオード（ＬＥＤ）素子をマトリクス状に配列した半導体発光装置に関する。
【背景技術】
【０００２】
最近、車両用ヘッドライトとして複数のＬＥＤ素子をマトリクス状にして配列した半導体発光装置が用いられている。この場合、半導体発光装置内の各ＬＥＤ素子の輝度を異ならせた発光を実現できる。
【０００３】
図１４は従来の半導体発光装置（１チップ）を示す上面図である。
【０００４】
図１４においては、支持基体２０によって支持された半導体基体１０において、方向の異なるたとえば直交するストリートＳ１、Ｓ２によって区切られた２行×６列のＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６を電気的に直列接続して配列し、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の面積を異ならせることにより各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の輝度を調整して高輝度領域、低輝度領域の発光を実現する。この場合、発光順電流Ｉｆが同一であれば、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の面積が小さい程、高輝度となる。また、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６内には、非発光領域（暗部）のｎ型電極層のビア領域Ｖが同一サイズで均等に配置される。つまり、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６内のビア領域Ｖの数は各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の面積に応じた値である。これにより、ビア領域Ｖの非発光領域（暗部）によらず、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６内の輝度を均一できる。また、ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６間のストリート領域Ｓ１、Ｓ２も非発光領域つまり暗部である。さらに、支持基体２０上には、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６のアノードに接続されるパッドＰ１１, Ｐ１２,…, Ｐ１６；Ｐ２１, Ｐ２２,…, Ｐ２６が設けられ、支持基体２０の裏面には、ＬＥＤ素子Ｄ１１, Ｄ２１のカソードに接続される接地端子としての裏面電極層ＧＮＤ（参照：図１６）が設けられている。
【０００５】
図１５は図１４の半導体発光装置の等価回路図である。
【０００６】
図１５において、パッドＰ１１〜Ｐ１５,Ｐ２１〜Ｐ２５をフローティングにし、パッドＰ１６、パッドＰ２６に正の電圧を印加すると、発光順電流がパッドＰ１６、Ｐ２６からＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６を介して裏面電極層ＧＮＤへ流れ、この結果、ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６はこれらの面積に応じた輝度を呈する。他方、パッドＰ１１, Ｐ１２,…, Ｐ１６；Ｐ２１, Ｐ２２,…, Ｐ２６にパルス幅が異なる電圧を印加すると、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６はこれらの順方向電圧に応じた輝度を呈する。このようにして、各ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の輝度を個別的にリアルタイムで制御すれば、アダプティブドライブビーム（ＡＤＢ）及びアダプティブ前照灯システム（ＡＦＳ）を実現できる（参照：特許文献１、２）。
【０００７】
図１６は図１４のＸＶＩ-ＸＶＩ線断面図である。
【０００８】
図１６において、半導体基体１０側では、エピタキシャル結晶構造としてｎ型ＧａＮ層１２−３、ＩｎＧａＮ活性層１２−４及びｐ型ＧａＮ層１２−５が設けられる。また、ｐ型ＧａＮ層１２−５にはｐ型電極層１３が設けられ、その上に絶縁層１４が設けられ、さらに、ｎ型ＧａＮ層１２−３上には絶縁層１４の開口並びにｐ型ＧａＮ層１２−５及びＩｎＧａＮ活性層１２−４のコンタクトホールを介してビア構造のｎ型電極層１５が設けられている。ｎ型電極層１５はビア領域Ｖを規定する。尚、図１６においては、説明を簡略化するために、各ＬＥＤ素子Ｄ１１、Ｄ２１に対して１個のビア領域Ｖ(ｎ型電極層１５)のみを図示する。他方、支持基体２０側では、支持基板２１上に絶縁層２３を介してｐ側配線層２６及びｎ側配線層２９が設けられ、支持基板２１の接地端子としての裏面電極層ＧＮＤが設けられる。半導体基体１０は支持基体２０上に貼り付けられ、ｐ側電極層１３はｐ側配線層２６の接合層に接続され、ｎ側電極層１５はｎ側配線層２９の接合層に接続される。これにより、ＬＥＤ素子は、ｐ側配線層１５及びｎ側配線層２９を介してパッドＰ１１, Ｐ１２,…, Ｐ１６；Ｐ２１, Ｐ２２,…, Ｐ２６及び/又は裏面電極層ＧＮＤに接続される。また、ｎ型ＧａＮ層１２−３上には、ｎ型ＧａＮ層１２−３からの光の一部を長波長変換する波長変換層３０が設けられる。
【０００９】
図１６の半導体発光装置においては、ＬＥＤ素子Ｄ１１, Ｄ２１から光が放出される。このとき、ビア構造のｎ側電極層１５からｎ型ＧａＮ層１２−３へ電流が注入されるが、ビア領域ＶにはＩｎＧａＮ活性層１２−４及びｐ型ＧａＮ層１２−５が存在しないので、ｎ型電極層１５のビア領域Ｖは非発光領域つまり暗部となる。また、ＬＥＤ素子Ｄ１１, Ｄ２１間のストリート領域Ｓ１には、ｎ型ＧａＮ層１２−３、ＩｎＧａＮ活性層１２−４及びｐ型ＧａＮ層１２−５が存在しないので、ストリート領域Ｓ１は非発光領域つまり暗部となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−５４８４９号公報
【特許文献２】特開２０１３−５４９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の図１４、１６の従来の半導体発光装置においては、ストリート領域Ｓ１、Ｓ２による輝度むらが発生するという課題がある。たとえば、車両用ヘッドライトとして図１４、図１６に示す半導体発光装置（１チップ）の２４個をパッケージ基板に実装した場合の輝度分布を図１７に示すように、ＬＥＤ素子内のビア領域Ｖの非発光領域による輝度むらはほとんどないが、ＬＥＤ素子間のストリート領域Ｓ１、Ｓ２において輝度が低下し、特にストリート領域Ｓ１、Ｓ２の交差部Ｘにおいて輝度が著しく低下し、この結果、ストリート領域Ｓ１、Ｓ２による輝度むらが発生する。たとえば、交差部Ｘの輝度はストリート領域Ｓ１、Ｓ２の非交差部の輝度に比較して約１５％低下する。
【００１２】
また、図１８に示すごとく、ストリート領域Ｓ１’、Ｓ２’で区切られた２行×９列のＬＥＤ素子Ｄ１１'、Ｄ１２' 、…、Ｄ１９' ；Ｄ２１' 、Ｄ２２'、…、Ｄ２９'を電気的に直列接続して配列した場合でも、同様の課題が発生する。この場合には、ＬＥＤ素子Ｄ１１'、Ｄ１２' 、…、Ｄ１９' ；Ｄ２１' 、Ｄ２２'、…、Ｄ２９'の面積が同一であるので、発光順電流Ｉｆが同一であれば、ＬＥＤ素子Ｄ１１'、Ｄ１２' 、…、Ｄ１９' ；Ｄ２１' 、Ｄ２２'、…、Ｄ２９'は同一輝度を呈する。
【００１３】
尚、ストリート領域Ｓ１、Ｓ２（Ｓ１'、Ｓ２'）の交差部Ｘの輝度と非交差部の輝度との差を緩和するために、ビア領域ＶをＬＥＤ素子の角部から必要以上に離したり、又は、ビア領域Ｖの断面積を必要以上に小さくすることも考えられるが、この場合には、ＬＥＤ素子内の輝度の均一度が低下したり、又は、電流低下によるＬＥＤ素子の輝度が低下するという別の課題が生ずる。
【課題を解決するための手段】
【００１４】
上述の課題を解決するために、本発明に係る半導体発光装置は、第１のストリート領域及び第１のストリート領域の方向と異なる方向の第２のストリート領域によって区切られマトリクス状に配列された複数の発光素子を具備する半導体発光装置において、第１、第２のストリート領域の交差部を第１の反射領域とし、交差部を除く第１、第２のストリート領域を第２の反射領域とし、第１の反射領域の反射率を第２の反射領域の反射率より大きくしたものである。
【発明の効果】
【００１５】
本発明によれば、ストリート領域の輝度が大きくなると共に、ストリート領域の交差部の輝度とストリート領域の非交差部の輝度との差が小さくなるので、ストリート領域による輝度むらを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体発光装置（１チップ）の第１の実施の形態を示す上面図である。
【図２】図１の半導体発光装置のＩＩ−ＩＩ線断面図である。
【図３】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図４】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図５】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図６】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図７】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図８】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図９】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図１０】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図１１】図１、図２の半導体発光装置の製造方法を説明するための断面図である。
【図１２】本発明に係る半導体発光装置（１チップ）の第２の実施の形態を示す上面図である。
【図１３】図１２の半導体発光装置のＸＩＩＩ−ＸＩＩＩ線断面図である。
【図１４】従来の半導体発光装置（１チップ）を示す上面図である。
【図１５】図１４の半導体発光装置の等価回路図である。
【図１６】図１４の半導体発光装置のＸＶＩ-ＸＶＩ線断面図である。
【図１７】図１４、図１６の半導体発光装置の課題を説明するためのパッケージの輝度分布を示し、（Ａ）は全体輝度図を示し、（Ｂ）は部分拡大輝度図である。
【図１８】他の従来の半導体発光装置（１チップ）を示す上面図である。
【発明を実施するための形態】
【００１７】
図１は本発明に係る半導体発光装置（１チップ）の第１の実施の形態を示す上面図である。
【００１８】
図１においては、図１４の構成要素に対して、ＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６間のストリート領域Ｓ１、Ｓ２に低反射領域ＬＲを設けると共に、ストリート領域Ｓ１、Ｓ２の交差部Ｘ及びＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の外側に高反射領域ＨＲを設ける。ここで、交差部Ｘは４つの隣接するＬＥＤ素子内のもっとも角側に配置されたビア領域Ｖ（ｎ型電極層１５）の位置によって規定される。詳細には、交差部Ｘは上記最も角側に配置された４つのビア領域Ｖの中心間を結ぶ線によって囲まれたストリート領域Ｓ１、Ｓ２の十字状部分である。
【００１９】
図２は図１の半導体発光装置のＩＩ-ＩＩ線断面図である。
【００２０】
図２においては、図１６の構成要素に対して、高反射層２４、光透過性絶縁層２５及び低反射層２７を付加してある。高反射層２４及び光透過性絶縁層２５は絶縁層２３の全面に形成され、他方、低反射層２７は交差部Ｘを除いたストリート領域Ｓ１、Ｓ２の光透過性絶縁層２５上に形成される。従って、低反射層２７は低反射領域ＬＲを形成する。他方、高反射層２４からの光は半導体基体１０及び低反射層２７によって遮断されるので、高反射層２４の半導体基体１０及び低反射層２７の領域を除いた領域すなわちストリート領域Ｓ１、Ｓ２の交差部Ｘ及びＬＥＤ素子Ｄ１１, Ｄ１２,…, Ｄ１６；Ｄ２１, Ｄ２２,…, Ｄ２６の外側領域が高反射領域ＨＲを形成することになる。
【００２１】
低反射領域ＬＲの反射率は低反射層２７たとえばＡｕによって規定され、約４５％であり、他方、高反射領域ＨＲの反射率は高反射層２４たとえばＡｌによって規定され、約９０％である。
【００２２】
上述の第１の実施の形態によれば、ＬＥＤ素子間のストリート領域Ｓ１、Ｓ２の輝度を大きくでき、特に、ストリート領域Ｓ１、Ｓ２の交差部Ｘの輝度を大きくできる。従って、ＬＥＤ素子間のストリート領域Ｓ１、Ｓ２の輝度を大きくできると共に、ストリート領域Ｓ１、Ｓ２の交差部Ｘの輝度と非交差部の輝度との差も小さくできる。この結果、ストリート領域Ｓ１、Ｓ２による輝度むらを小さくできる。
【００２３】
次に、図１、図２の半導体発光装置の製造方法を図３〜図１３を参照して説明する。製造に当たり、図１、図２の半導体発光装置（１チップ）の数１００チップ分に相当するサファイア成長基板１０（ウェハ）及び単結晶シリコンよりなる支持基板（ウェハ）２０を準備する。
【００２４】
半導体基体１０側の製造について図３、図４、図５を参照して説明する。
【００２５】
始めに、図３の（Ａ）の結晶成長工程を参照すると、サファイア成長基板１１上に、低温成長ＧａＮバッファ層１２−１、アンドープＧａＮ層１２−２、Ｓｉドープのｎ型ＧａＮ層１２−３、ＩｎＧａＮ量子井戸層を含む多重量子井戸（ＭＱＷ）活性層１２−４及びＭｇ等ドープのｐ型ＧａＮ層１２−５を有機金属化学気相成長（ＭＯＣＶＤ）法により順次成長させてエピタキシャル結晶構造１２を形成する。低温成長ＧａＮバッファ層１２−１はｎ型ＧａＮ層１２−３、活性層１２−４及びｐ型ＧａＮ層１２−５の結晶品質を向上させるためのものであり、アンドープＧａＮ層１２−２はｎ型ＧａＮ層１２−３、活性層１２−４及びｐ型ＧａＮ層１２−５の耐圧を向上させるためのものである。尚、サファイア成長基板１１はＳｉＣ基板又はＺｎＯ基板でもよい。また、活性層１２−４は単一量子井戸（ＳＱＷ）層又は単一層でもよい。その後、真空又は不活性ガス雰囲気中で４００℃以上でアニールし、エピタキシャル結晶構造１２、特に、ｐ型ＧａＮ層１２−５の活性化を行う。
【００２６】
次に、図３の（Ｂ）のｐ側電極層形成工程を参照すると、ｐ型ＧａＮ層１２−５上にインディウム錫酸化物（ＩＴＯ）層１３−１をＲＦスパッタ／フォトリソグラフィ／ドライエッチング法で形成し、ＩＴＯ層１３−１上にＡｇよりなる反射層１３−２をＲＦスパッタ／フォトリソグラフィ／ドライエッチング法で形成し、反射層１３−２上に高融点金属Ｔｉ／ＴｉＷよりなるｐ側キャップ層１３−３をＲＦスパッタ／フォトリソグラフィ／ドライエッチング法で形成する。ＩＴＯ層１３−１、反射層１３−２及びｐ側キャップ層１３−３はｐ側電極層１３を形成する。この場合、ＩＴＯ層１３−１は反射層１３−２の反射率を向上させ、ｐ側キャップ層１３−３は反射層１３−２のＡｇのマイグレーションを抑制する。
【００２７】
次に、図３の（Ｃ）のコンタクトホール形成工程を参照すると、ｐ型ＧａＮ層１２−５及び活性層１２−４を通過してｎ型ＧａＮ層１２−３に到達するコンタクトホールＣＯＮＴ１をフォトリソグラフィ／反応性イオンエッチング（ＲＩＥ）法によって開口する。コンタクトホールＣＯＮＴ１はビア構造のｎ側電極層１５を形成するためのものである。
【００２８】
次に、図４の（Ａ）の絶縁層形成工程を参照すると、コンタクトホールＣＯＮＴ１の側面を含む全面に酸化シリコンよりなる絶縁層１４をＲＦスパッタ法を用いて基板温度２００℃の状態で形成する。
【００２９】
次に、図４の（Ｂ）のコンタクトホール形成工程を参照すると、ｐ側電極層及びｎ側電極層を形成するためのコンタクトホールＣＯＮＴ２ｐ及びＣＯＮＴ２ｎをフォトリソグラフィ／反応性イオンエッチング（ＲＩＥ）法によって開口する。
【００３０】
次に、図４の（Ｃ）のｎ側電極層形成工程を参照すると、コンタクトホールＣＯＮＴ２ｎにｎ側電極層１５をフォトリソグラフィ／ＲＦスパッタ／ＲＩＥエッチング法によって形成する。
【００３１】
次に、図５の（Ａ）の接合層形成工程を参照すると、ｐ側電極層１３上に表面にＡｕを有する接合層１６ｐを形成し、他方、ｎ側電極層１５上に表面にＡｕを有する接合層１６ｎを形成する。
【００３２】
最後に、図５の（Ｂ）の素子分離工程を参照すると、後述のレーザリフトオフ処理を行うために、溝Ｇ１、Ｇ２をフォトリソグラフィ／ＲＩＥドライエッチング法によって予め形成する。尚、溝Ｇ１はストリート領域Ｓ１、Ｓ２の形成用、溝Ｇ２はチップ間切断用である。
【００３３】
一方、支持基体２０側の製造について図６、図７、図８を参照して説明する。
【００３４】
始めに、図６の（Ａ）の熱酸化工程を参照すると、単結晶シリコン基板２１の両面を熱酸化して熱酸化シリコン層２２、２３を形成する。
【００３５】
次に、図６の（Ｂ）の高反射層形成工程を参照すると、熱酸化シリコン層２３上に厚さ約２０００ÅのＡｌよりなる高反射層２４をＲＦスパッタ法により形成する。
【００３６】
次に、図６の（Ｃ）の光透過性絶縁層形成工程を参照すると、高反射層２４上にたとえば酸化シリコンよりなる光透過性絶縁層２５を基板温度約２００℃でＲＦスパッタ法により形成する。
【００３７】
次に、図６の（Ｄ）のｐ側配線層形成工程を参照すると、光透過性絶縁層２５上にｐ側配線層２６をフォトリソグラフィ／ＲＦスパッタ／ＲＩＥエッチング法によって形成する。
【００３８】
次に、図７の（Ａ）の低反射層形成工程を参照すると、ストリート領域Ｓ１、Ｓ２の非交差部領域に、厚さ約１００ÅのＴｉ及びその上の厚さ約２０００ÅのＡｕよりなる低反射層２７をフォトリソグラフィ／ＲＦスパッタ／ＲＩＥエッチング法により形成する。
【００３９】
次に、図７の（Ｂ）の光透過性絶縁層形成工程を参照すると、ｐ側配線層２６及び低反射層２７上にたとえば酸化シリコンよりなる光透過性絶縁層２８を基板温度約２００℃でＲＦスパッタ法により形成する。
【００４０】
次に、図８の（Ａ）のコンタクトホール形成工程を参照すると、ｐ側接合層のために、光透過性絶縁層２８を通過してｐ側配線層２６に到達するコンタクトホールＣＯＮＴ３をフォトリソグラフィ／ＲＩＥドライエッチング法により形成し、他方、ｎ側接合層のために、光透過性絶縁層２８、２５、高反射層２４及び熱酸化シリコン層２３を通過して単結晶シリコン基板２１に到達するコンタクトホールＣＯＮＴ４をフォトリソグラフィ／ＲＩＥドライエッチング法により形成する。
【００４１】
最後に、図８の（Ｂ）の接合層形成工程を参照すると、ｐ側配線層２６上に表面にＡｕを有する接合層２９ｐを形成し、他方、光透過性絶縁層２８上に表面にＡｕを有するｎ側配線層兼接合層２９ｎを形成する。
【００４２】
次に、半導体基体（ウェハ）１０と支持基体（ウェハ）２０との貼合せ以降の製造について図９、図１０、図１１を参照して説明する。
【００４３】
始めに、図９のウェハボンディング工程を参照すると、図５の（Ｂ）に示す半導体基体（ウェハ）１０を裏返して２００℃に加熱しながら加重をかけて図８の（Ｂ）に示す支持基体（ウェハ）２０に貼り付ける。このとき、図１０の（Ａ）に示すごとく、半導体基体１０のｐ側接合層１６ｐのＡｕと支持基体２０のｐ側接合層２９ｐのＡｕとが接合し、また同時に、半導体基体１０のｎ側接合層１６ｎのＡｕと支持基体２０のｎ側接合層２９ｎのＡｕとが接合する。
【００４４】
次に、図１０の（Ｂ）のレーザリフトオフによるサファイア成長基板除去工程を参照すると、紫外線（ＵＶ）エキシマレーザ光をサファイア成長基板１１の裏面側から照射し、ＧａＮバッファ層１２−１及びアンドープＧａＮ層１２−２を加熱分解してサファイア成長基板１１を剥離する。次いで、レーザリフトオフによって発生したＧａを熱水等で除去する。これにより、ｎ型ＧａＮ層１２−３が露出する。
【００４５】
次に、図１１の（Ａ）のマイクロコーン加工工程を参照すると、露出したｎ型ＧａＮ層１２−３の表面をＫＯＨ等のアルカリ溶液に浸してｎ型ＧａＮ層１２−３の表面を凹凸表面１２−３ａとし、これにより、光取出し効率を向上せしめる。次いで、図示しないが、上面全体を酸化シリコン等よりなる保護層を化学気相堆積（ＣＶＤ）法等によって形成する。
【００４６】
次に、図１１の（Ｂ）の裏面電極層形成工程を参照すると、熱酸化シリコン層２２をウェットエッチング法又はドライエッチング法によって除去する。次いで、フォトリソグラフィ法によってレジストパターンを形成し、全面にＴｉ／Ｐｔ／Ａｕ層をＲＦスパッタ法で形成し、リフトオフによって裏面電極層ＧＮＤを形成する。この段階で、チップ毎にテストを行い、良品、不良品に分ける。
【００４７】
次に、図示しないが、ダイシング工程において、裏面電極層ＧＮＤを上側にして、ブレードダイシング法、レーザダイシング法、ウェットエッチング法、ドライエッチング法等を用いてチップ化を行う。
【００４８】
次に、図示しないが、ダイボンディング工程において、たとえば車両用ヘッドライトとして２４個の良品チップをパッケージ基板上にＡｕＳｎ等の接着剤を用いて実装する。この場合、パッケージ基板の実装する部分は各チップの裏面電極層ＧＮＤとほぼ同一の面積を有する。
【００４９】
次に、図示しないワイヤボンディング工程において、各チップのｐ側配線層２６、ｎ側配線層２９ｎとパッケージ基板の給電パッドとをＡｕワイヤで接続する。
【００５０】
最後に、図示しない樹脂封止工程において、白色化のための蛍光体粉末を混合した樹脂で封止し、硬化させて樹脂封止層（波長変換層）を形成する。たとえば、ＬＥＤ素子が青色光ＬＥＤ素子の場合、樹脂に黄色発光の蛍光体ＹＡＧを入れる。また、封止剤として樹脂バインダを用い、蛍光体と混合した後に、スプレー塗布してもよい。
【００５１】
図１２は本発明に係る半導体発光装置（１チップ）の第２の実施の形態を示す上面図である。
【００５２】
図１２においては、図１において、ストリート領域Ｓ１に沿ったＬＥＤ素子Ｄ１１、Ｄ１２、…、Ｄ１６；Ｄ２１、Ｄ２２、…、Ｄ２６の外側も低反射領域ＬＲとしている。
【００５３】
図１３は図１２の光半導体発光装置のＸＩＩＩ−ＸＩＩＩ線断面図である。
【００５４】
図１３に示すように、ストリート領域Ｓ１に沿ったＬＥＤ素子Ｄ１１、Ｄ１２、…、Ｄ１６；Ｄ２１、Ｄ２２、…、Ｄ２６の外側にも低反射層２７を設ける。
【００５５】
図１２、図１３に示す第２の実施の形態によれば、半導体発光装置（１チップ）をたとえば２４チップパッケージ基板に搭載した場合、パッケージのチップ間の輝度は第１の実施の形態に比較して低くなる。
【００５６】
図１２、図１３の半導体発光装置の製造方法は図３〜図１１に示す製造方法とほぼ同一であり、図７の（Ａ）において低反射層２７をチップ間に対応しても形成する点で異なる。
【００５７】
尚、上述の実施の形態は図１８に示すような同一サイズのＬＥＤ素子Ｄ１１’、Ｄ１２’、…、Ｄ１９’；Ｄ２１’、Ｄ２２’、…、Ｄ２９’の場合にも適用できる。
【００５８】
また、上述の実施の形態においては、発光素子はＬＥＤ素子であるが、本発明は他の発光素子たとえばレーザダイオード（ＬＤ）素子にも適用できる。
【００５９】
さらに、本発明は上述の実施の形態の自明の範囲内のいかなる変更も適用し得る。
【符号の説明】
【００６０】
１０：半導体基体
１１：サファイア成長基板
１２：エピタキシャル結晶構造
１２−１：低温成長ＧａＮバッファ層
１２−２：アンドープＧａＮ層
１２−３：ｎ型ＧａＮ層
１２−３ａ：凹凸表面
１２−４：ＩｎＧａＮ活性層
１２−５：ｐ型ＧａＮ層
１３：ｐ側電極層
１３−１：ＩＴＯ層
１３−２：反射層
１３−３：ｐ側キャップ層
１４：絶縁層
１５：ｎ側電極層（ビア構造）
１６ｐ、１６ｎ：接合層
２０：支持基体
２１：単結晶シリコン支持基板
２２、２３：熱酸化シリコン層
２４：高反射層
２５：光透過性絶縁層
２６：ｐ側配線層
２７：低反射層
２８：光透過性絶縁層
２９ｐ：ｐ側接合層
２９ｎ：ｎ側配線層兼接合層
３０：波長変換層
Ｄ１１、Ｄ１２、…、Ｄ１６；Ｄ２１、Ｄ２２、…、Ｄ２６；Ｄ１１’、Ｄ１２’、…、Ｄ１９’；Ｄ２１’、Ｄ２２’、…、Ｄ２９’：ＬＥＤ素子
Ｖ：ビア領域
Ｓ１、Ｓ２、Ｓ１’、Ｓ２’：ストリート領域
ＨＲ：高反射領域
ＬＲ：低反射領域
ＣＯＮＴ１、ＣＯＮＴ２ｐ、ＣＯＮＴ２ｎ、ＣＯＮＴ３、ＣＯＮＴ４：コンタクトホール
Ｇ１、Ｇ２：溝
ＧＮＤ：裏面電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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