(57)【要約】【課題】オフ時のリーク電流を抑制することが可能なＴＦＥＴを提供する。【解決手段】本発明の実施形態によれば、半導体装置が提供される。半導体装置は、第１ソース領域と、第２ソース領域と、ドレイン領域とを備える。第１ソース領域は、半導体層に形成された、第１導電型の領域である。第２ソース領域は、ゲート領域に隣接し、前記第１ソース領域に形成された第２導電体の領域であって、前記第１ソース領域と電気的に接続し、当該第２ソース領域の第１面の一端が前記ゲート領域に形成されたゲート絶縁膜と接しており、当該第１面と反対側の第２面の少なくとも一部が前記第１ソース領域と接している。ドレイン領域は、前記第２ソース領域と前記ゲート領域を挟むように、前記ゲート領域に隣接して前記半導体層に形成された、第１導電型の領域である。【選択図】図１
2017162920.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された、第１導電型の第１ソース領域と、
ゲート領域に隣接し、前記第１ソース領域に形成された第２導電体の第２ソース領域であって、前記第１ソース領域と電気的に接続し、当該第２ソース領域の第１面の一端が前記ゲート領域に形成されたゲート絶縁膜と接しており、当該第１面と反対側の第２面の少なくとも一部が前記第１ソース領域と接している、第２ソース領域と、
前記第２ソース領域と前記ゲート領域を挟むように、前記ゲート領域に隣接して前記半導体層に形成された、第１導電型のドレイン領域と、
を備える半導体装置。
【請求項２】
前記ドレイン領域と対向する前記第２ソース領域の第３面の少なくとも一部は、前記第１ソース領域を介さずに前記半導体層と接する、請求項１に記載の半導体装置。
【請求項３】
前記第３面の前記半導体層と接する面の幅は、前記ゲート領域に所定以下の電圧が印加された場合に前記半導体層に生じる空乏層の幅よりも小さい、請求項１又は２に記載の半導体装置。
【請求項４】
前記第２ソース領域は、前記第２面が前記第１ソース領域に覆われるように配置されている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１ソース領域と前記第２ソース領域を電気的に接続する、シリサイド層をさらに備える、請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
基板に、第１半導体層を形成するステップと、
前記第１半導体層上に、絶縁膜を介して第１電極を形成するステップと、
前記第１電極の側面に、絶縁性の第１側壁を形成するステップと、
前記第１電極により二分された前記第１半導体層の一方の領域の表面側に、第１導電型の第２半導体層を形成するステップと、
前記第１半導体層に、前記第２半導体層を部分的に覆う第２導電型の第３半導体層を形成するステップと、
前記第１側壁の側面に、絶縁性の第２側壁を形成するステップと、
前記第１電極により二分された前記第１半導体層の他方の領域の表面側に、第１導電型の第４半導体層を形成するステップと、
前記第３半導体層に、第１導電型の第５半導体層を形成するステップと、
前記第２側壁を薄膜化し、前記第３半導体層の一部を露出するステップと、
前記第４半導体層上に、第２電極を形成し、前記第３半導体層の露出した部分と前記第５半導体層上に、前記第３半導体層と前記第５半導体層とを電気的に接続する第３電極を形成するステップと、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を超える高性能化や低消費電力化の要求から、ＴＦＥＴ（トンネルトランジスタ：Tunnel Field-Effect Transistor）の研究が活発に行われている。このＴＦＥＴは、サブスレショルド領域におけるゲート電圧に対するドレイン電流の勾配（サブスレショルドスロープ：Subthreshold slope）を、ＭＯＳＦＥＴのサブスレショルドスロープの理論値を超える急峻な勾配とすることが可能である。すなわち、ＴＦＥＴのゲートとＭＯＳＦＥＴのゲートに同じ電圧を印加した場合に、ＴＦＥＴは、ＭＯＳＦＥＴと比較して大きいドレイン電流を流すことが可能であり、低消費電力化が期待される。
【０００３】
しかしながら、ＴＦＥＴは、ソースとドレインが逆極性（ＰＮ接合）で接続されるため、ソース−ドレイン間の電位状態によってはＰＮ接合が順方向にバイアスされる。この結果、オフ状態においてもソース−ドレイン間に大きな電流が流れることがある。この電流は、ゲートで制御ができないため、オフ状態のトランジスタのリーク電流となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−９５４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、リーク電流を抑制することが可能なＴＦＥＴを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、半導体装置が提供される。半導体装置は、第１ソース領域と、第２ソース領域と、ドレイン領域とを備える。第１ソース領域は、半導体層に形成された、第１導電型の領域である。第２ソース領域は、ゲート領域に隣接し、前記第１ソース領域に形成された第２導電体の領域であって、前記第１ソース領域と電気的に接続し、当該第２ソース領域の第１面の一端が前記ゲート領域に形成されたゲート絶縁膜と接しており、当該第１面と反対側の第２面の少なくとも一部が前記第１ソース領域と接している領域である。ドレイン領域は、前記第２ソース領域と前記ゲート領域を挟むように、前記ゲート領域に隣接して前記半導体層に形成された、第１導電型の領域である。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を模式的に示す図。
【図２】実施形態に係る半導体装置のプロセスを模式的に示す図。
【図３】実施形態に係る半導体装置のゲート電極形成プロセスを模式的に示す図。
【図４】実施形態に係る半導体装置の第２ソース領域形成プロセスを模式的に示す図。
【図５】実施形態に係る半導体装置の第２ソース領域形成後のプロセスを模式的に示す図。
【図６】実施形態に係る半導体装置のシミュレーション結果を示す図。
【図７】実施形態に係る半導体装置の電流に係るシミュレーション結果を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
【０００９】
本実施形態に係る半導体装置は、第１導電型のドレイン領域と、バリア層を構成する第１導電型の第１ソース領域に覆われる、第２導電型の第２ソース領域を有するトンネルトランジスタであり、第２ソース領域とドレイン領域間でドレイン電流を発生させ、一方で、ゲート電圧が掛かっていないオフ時におけるリーク電流を抑制しようとするものである。より詳しく、以下に説明する。
【００１０】
図１は、本実施形態に係る半導体装置１を示す断面図である。この図１に示すように、半導体装置１は、半導体基板２と、素子分離領域３と、トンネルトランジスタ４とを備えて構成される。
【００１１】
半導体基板２は、所謂ウエハであり、トンネルトランジスタ４を形成する基板である。この半導体基板２は、例えば、シリコンにより構成される。素子分離領域３は、トンネルトランジスタ４を他の領域から電気的に分離するように半導体基板２内に形成される。この素子分離領域３は、例えば、シリコン酸化膜（ＳｉＯ２）であり、本実施形態においては、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００１２】
トンネルトランジスタ４は、半導体基板２上に形成されたトランジスタである。トンネルトランジスタ４は、例えば、Ｎ型（第１導電型）のドレイン領域と、Ｐ型（第２導電型）のソース領域とを備え、ゲートとソース間の電位差、及び、ドレインとソース間の電位差に基づいてソース−ドレイン間にドレイン電流を流すＮ型のトンネルトランジスタである。図１に示すように、トンネルトランジスタ４は、ウェル領域１０と、ゲート絶縁膜１２と、ゲート電極１４と、第１側壁１６と、第２側壁１８と、第１ソース領域２０と、第２ソース領域２２と、ドレイン領域２４と、シリサイド層２６ａ、２６ｂ、２６ｃとを備えて構成される。
【００１３】
本実施形態においては、半導体層であるウェル領域１０上に、ゲート絶縁膜１２とゲート電極１４と、第１側壁１６と、第２側壁１８を備えるゲート領域が形成される。第１ソース領域２０は、ウェル領域１０に形成された、Ｎ型のソース領域であり、第２ソース領域２２のバリア層として構成される。第２ソース領域２２は、ゲート領域に隣接し、第１ソース領域２０に形成される。この第２ソース領域２２は、第１ソース領域２０と電気的に接続し、第１面２２ａの一端がゲート領域に形成されたゲート絶縁膜１４と接しており、この第１面２２ａの反対側に位置する第２面２２ｂは、第１ソース領域２０により覆われている。そして、ドレイン領域２４は、第１ソース領域２０及び第２ソース領域２２とゲート領域を挟むように、かつ、ゲート領域に隣接してウェル領域１０に形成される。図１を用いてこのトンネルトランジスタ４の構成について詳しく説明する。
【００１４】
ウェル領域１０は、トランジスタ同士を電気的に分離するように半導体基板２内に形成されている層である。ウェル領域１０は、例えば、低濃度のＰ型（Ｐ−）領域であるが、所謂真性半導体層である１０１６／ｃｍ３以下の不純物濃度を有する半導体層であってもよいし、低濃度のＮ型（Ｎ−）領域であってもよい。なお、トンネルトランジスタのしきい値電圧を調整するために、ウェル領域１０に濃度や極性の異なる半導体層であるチャネル領域（図示しない）が形成され、このチャネル領域にトンネルトランジスタ４が構成されるようにしてもよい。
【００１５】
ゲート絶縁膜１２は、ゲート電極１４とウェル領域１０との間に配置される絶縁膜である。このゲート絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯ２）や、シリコン酸窒化膜（ＳｉＯＮ）、または、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ）などの高誘電率絶縁膜により形成される。
【００１６】
ゲート電極１４は、ウェル領域１０の上層部にトンネル電流を発生させるための電圧が印加される電極である。このゲート電極１４は、例えば、ポリシリコンやメタル材料で構成され、ゲート絶縁膜１２を介して半導体基板２上に形成される。
【００１７】
第１側壁１６は、所謂オフセットスペーサーであり、第１ソース領域２０の位置を制御するためにゲート電極１４の側面を接するように形成される。この第１側壁１６は、例えば、シリコン窒化膜（ＳｉＮ）により形成される。第２側壁１８は、ゲート電極１４の両側に、第１側壁１６を介して形成される絶縁膜である。この第２側壁１８は、例えばシリコン酸化膜（ＳｉＯ２）により形成される。
【００１８】
第１ソース領域２０は、半導体基板２内に、第２ソース領域２２と接触し、かつ、第２ソース領域２２の下部まで覆うように形成されている。この第１ソース領域２０は、例えば、１０１９〜２０／ｃｍ３程度の高濃度のＮ型（Ｎ＋）領域である。
【００１９】
第２ソース領域２２は、所謂ソースエクステンション領域であり、半導体基板２から第１面２２ａが選択的に露出されるように、第１ソース領域２０と隣接し、この第１面２２ａの一端がゲート絶縁膜１２と接するように形成される。さらに、第１面２２ａの反対側の第２面２２ｂが、その少なくとも一部において第１ソース領域２０を介するようにしてウェル領域１０内に形成され、第１面２２ａと第２面２２ｂとの間の面でありゲート絶縁膜１２の直下にある第３面２２ｃが、少なくとも一部においてウェル領域１０と接するように形成される。この第２ソース領域２２と、ゲート電極１６と、ドレイン領域２４とに印加される電圧により、第２ソース領域２２とドレイン領域２４間にドレイン電流が流れる。第２ソース領域２２は、例えば、１０１９〜２０／ｃｍ３程度の高濃度のＰ型（Ｐ＋）領域である。
【００２０】
この第２ソース領域２２は、好ましくは、リーク電流の抑制効果を高めるため、第２面２２ｂがウェル領域１０と接する面積が小さい方がよく、より好ましくは図１に示すように、第２面２２ｂが第１ソース領域２０に覆われるように形成される。また、第３面２２ｃは、少なくとも一部においてウェル領域１０と接するが、好ましくは、ゲート電極１４にしきい値電圧以下の電圧が印加されている場合（トランジスタのオフ状態）に、ウェル領域１０内の空乏層Ｄを形成していない領域と接する面積が小さい方がよい。より好ましくは、第３面２２ｃとウェル領域１０との接する領域の幅ｗ１がこの空乏層Ｄの幅ｗ２よりも小さく、例えば、２０ｎｍ以下の幅で形成される。
【００２１】
ドレイン領域２４は、半導体基板２内に、ゲート電極１４を挟んで第１ソース領域２０及び第２ソース領域２２と反対側にゲート領域と隣接して形成されている。すなわち、ドレイン領域２４は、ウェル領域１０を介して第２ソース領域２２の第３面２２ｃと面するようにウェル領域１０に形成されている。このドレイン領域２４は、例えば、１０１９〜２０／ｃｍ３程度の高濃度のＮ型（Ｎ＋）領域である。
【００２２】
シリサイド層２６ａ、２６ｂ、２６ｃは、ゲート電極１４と、第１ソース領域２０と、第２ソース領域２２と、ドレイン領域２４の上にそれぞれ形成されている。特に、第１ソース領域２０及び第２ソース領域２２上に形成されたシリサイド層２６ｂは、第１ソース領域２０及び第２ソース領域２２を電気的に接続するソース電極として形成されている。すなわち、第１ソース領域２０と第２ソース領域２２は、その上にあるシリサイド層２６ｂを介して同電位に保たれる。ゲート電極１４にはシリサイド層２６ａを介してゲート電圧が印加され、第１ソース領域２０及び第２ソース領域２２にはシリサイド層２６ｂを介してソース電圧が印加され、そして、ドレイン領域２４にはシリサイド層２６ｃを介してドレイン電圧が印加される。
【００２３】
なお、上記の説明においては、トンネルトランジスタ４は、Ｎ型のトランジスタであるとして説明したが、Ｐ型のトランジスタを構成するものとしてもよい。この場合、第１ソース領域２０及びドレイン領域２４は、Ｐ型（第１導電型）領域として形成され、第２ソース領域２２は、Ｎ型（第２導電型）領域として形成される。以下に説明する半導体装置１のプロセスについても同様である。すなわち、本実施形態においてはＮ型のトンネルトランジスタに係るプロセスについて説明するが、イオン種を状況に応じて、適宜入れ替えたり、変更したりすることにより、Ｐ型のトンネルトランジスタのプロセスとすることも可能である。
【００２４】
次に、本実施形態に係るトンネルトランジスタ４を備える半導体装置の製造方法について説明する。図２（ａ）乃至図５（ｂ）は、本実施形態に係る半導体装置の製造方法の製造過程を示す図である。
【００２５】
まず、図２（ａ）に示すように、半導体基板２に、他のトランジスタの領域と電気的に接続されないように素子分離領域３を形成する。例えば、半導体基板２に対してＳＴＩプロセスにより絶縁体である素子分離領域３を形成する。この工程により、半導体基板２の他の部分から電気的に独立した領域を形成する。
【００２６】
次に、図２（ｂ）に示すように、素子分離領域３により電気的に独立した領域に、リソグラフィとイオン注入法によりＰ型不純物を導入することにより、ウェル領域１０となる半導体層を形成する。注入するイオン種としては、例えばＢ（ホウ素）イオンを使用するが、Ｎ型のウェル領域を形成する場合にはＰ（リン）イオンを使用する。
【００２７】
次に、図２（ｃ）に示すように、素子分離領域３の間の半導体基板２上に、ゲート領域を形成する。まず、ウェル領域１０となる半導体層上に、熱酸化法によりゲート絶縁膜１２となるゲート絶縁膜材３０を形成する。このゲート絶縁膜材３０は、例えば、シリコン酸化膜で形成されている。続いてＣＶＤ（Chemical Vapor Deposition）法により、半導体基板２上の全面に、ゲート電極１４となるゲート電極材３２を形成する。このゲート電極材３２は、例えば、ポリシリコンを堆積することにより形成され、ポリシリコンの形成後に、イオン注入法によりゲート電極材中にＮ型不純物を導入する。注入するイオン種としては、例えば、Ｐイオンを使用する。続いて、再びＣＶＤ法により、ゲート電極材３２上の全面に、ゲートハードマスク材３４を堆積する。このゲートハードマスク材３４は、例えば、ＳｉＮにより形成される。
【００２８】
次に、図３（ａ）に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）により、ハードマスク材３４とゲート電極材３２をパターニングする。さらに、例えばＤＨＦ（希釈フッ化水素酸）などのＷｅｔエッチングによりゲート絶縁膜材３０を加工する。この工程により、ゲート絶縁膜１２を介してゲート電極１４が形成され、このゲート電極１４の上面がゲートハードマスク３６によりマスキングされている状態となる。
【００２９】
次に、図３（ｂ）に示すように、ゲート電極１４の側面に、第１側壁１６を形成する。第１側壁１６は、絶縁膜であり、例えば、ＣＶＤ法により半導体基板２上の全面に第１側壁１６用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることにより形成される。第１側壁１６は、例えば、数ｎｍの厚さを有している。
【００３０】
次に、図３（ｃ）に示すように、後の工程においてドレイン領域２４を形成する領域をレジスト膜３８で覆う。続いて、このレジスト膜３８をマスクとして、後に第１ソース領域２０となる半導体層を形成するためのイオン注入を行う。このイオン注入では、例えば、イオン種としてＡｓ（ヒ素）イオンやＰイオンを使用する。
【００３１】
次に、図４（ａ）に示すように、レジスト膜３８をマスクとして、ソースエクステンション領域、すなわち、第２ソース領域２２となる半導体層を形成するためにイオン注入を行う。このイオン注入では、例えば、イオン種としてＢイオンを使用する。また、既に形成されている第１ソース領域２０となる半導体層の不純物濃度よりも不純物濃度が高くなるようにドーズ量を調整し、かつ、イオン注入の加速電圧を調整することにより、前工程で形成されている第１ソース領域２０となる半導体層よりも浅い位置に形成されるようにする。このイオン注入では、例えば、イオン種としてＢイオンを使用する。
【００３２】
次に、図４（ｂ）に示すように、レジスト膜３８を除去した後、ゲート電極１４の側面に第１側壁１６を介して絶縁体の第２側壁１８を形成する。この第２側壁１８は、例えば、ＣＶＤ法により半導体基板２上の全面に第２側壁１８用の絶縁膜を堆積し、ＲＩＥによりこの絶縁膜を異方的にエッチングすることにより形成される。この第２側壁１８の膜厚は、例えば、数十ｎｍである。
【００３３】
次に、図４（ｃ）に示すように、第２側壁１８をスペーサーとして、第１ソース領域２０となる半導体層と、ドレイン領域２４となる半導体層と、を形成するためのイオン注入を行う。このイオン注入では、例えば、イオン種として、ＡｓイオンやＰイオンを使用する。この際、ドーズ量を調整することにより第２ソース領域２２の不純物濃度よりも不純物濃度が十分に高くなるように設定し、第２側壁１８を介してゲート電極１４の外側にある領域にイオン注入を行う。このように不純物濃度を高くすることにより、第２ソース領域２２を形成する半導体層を補償する。これら２つの半導体層を形成する工程は、それぞれの領域上にレジストを設けマスキングを行うことにより別々の工程とすることも可能であるが、同一のタイミングで行うことにより、半導体製造プロセスの工程を省くことも可能である。
【００３４】
次に、図５（ａ）に示すように、ゲートハードマスク３６を除去した後に、イオン注入によって導入した不純物をアニール工程により活性化する。例えば、ゲートハードマスク３６を熱リン酸により除去した後に、１０００℃のスパイクアニールを実行する。
【００３５】
次に、図５（ｂ）に示すように、第２ソース領域２２が第２側壁１８の外側に露出されるように、第２側壁１８の厚さを調整する。例えば、ＤＨＦなどのＷｅｔエッチングで薄膜化することにより、第２側壁１８の厚さの調整を行う。
【００３６】
そして、最後に、ウエハ全面にＮｉ（ニッケル）などの金属を堆積しアニールすることによりＳｉ基板及びポリシリコンゲート電極とのシリサイド反応を発生させ、シリサイド層２６ａ、２６ｂ、２６ｃを自己整合的に形成する。この工程により、図１に示すように、ゲート電極１４上にシリサイド層２６ａが形成され、第１ソース領域２０及び第２ソース領域２２上にシリサイド層２６ｂが形成され、ドレイン領域２４上にシリサイド層２６ｃが形成される。
【００３７】
図６、図７（ａ）及び図７（ｂ）は、ＴＣＡＤ（Technology Computer Aided Design）により、本実施形態に係る半導体装置１のシミュレーションをした結果である。図６は、本実施形態に係る半導体装置１の半導体層の不純物濃度をグレースケールで示したものである。図６の右側に描画されたグレースケールの示す通り、Ｎ型の不純物濃度が高いほど明るく、逆に、Ｐ型の不純物濃度が高いほど暗くなるように描画されている。縦軸と横軸は、それぞれ、半導体装置を断面から示した場合におけるＹ軸、Ｘ軸を表しており、その単位はｕｍである。この図６の示すように、第１ソース領域２０と、ドレイン領域２４は、第１導電型であるＮ型の高濃度の半導体層となっており、第２ソース領域２２は、第２導電型であるＰ型の高濃度の半導体層となっている。
【００３８】
図７（ａ）は、図６に示した半導体装置１のオフ時のリーク電流を示すグラフである。例えば、ゲート電圧及びドレイン電圧を０Ｖとし、ソース電圧として所定の正電圧を印加した場合に流れるリーク電流を示すグラフである。比較例として、第１ソース領域２０が存在しないもの（比較例１：グレーの実線）と、第１ソース領域２０が存在せず、かつ、第２ソース領域２２の下にＮ型のＨａｌｏを導入したもの（比較例２：破線）を示すグラフである。比較例１と比較例２に比べ、本実施形態に係る半導体装置１では、リーク電流が約１／１００となっている。
【００３９】
図７（ｂ）は、同様に、図６に示した半導体装置１のオン電流を示すグラフである。図７（ａ）と同様に、比較例１と比較例２、そして、本実施形態に係る半導体装置１の結果を示している。この図７（ｂ）が示すように、本実施形態に係る半導体装置１は、オン状態において、比較例１及び比較例２と同程度のドレイン電流を出力することが可能である。
【００４０】
以上のように、本実施形態によれば、トンネルトランジスタを構成する第１導電型のドレイン領域と第２導電型のソース領域において、第２導電型のソース領域の少なくとも一部がウェル領域と接するように、第２導電型のソース領域を覆うように第１導電型のソース領域を形成することにより、図７（ｂ）に示すように望ましいオン電流が得られるのとともに、図７（ａ）に示すように、オフ状態におけるトランジスタのリーク電流を抑制することが可能となる。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
【符号の説明】
【００４２】
１：半導体装置、２：半導体基板、３：素子分離領域、４：トンネルトランジスタ、１０：ウェル領域、１２：ゲート絶縁膜、１４：ゲート電極、１６：第１側壁、１８：第２側壁、２０：第１ソース領域、２２：第２ソース領域、２４：ドレイン領域、２６：シリサイド層、３０：絶縁膜材、３２：ゲート電極材、３４：ゲートハードマスク材、３６：ゲートハードマスク、３８：レジスト膜
【図１】
2017162920.tif 000003
【図２】
2017162920.tif 000004
【図３】
2017162920.tif 000005
【図４】
2017162920.tif 000006
【図５】
2017162920.tif 000007
【図６】
2017162920.tif 000008
【図７】
2017162920.tif 000009