(57)【要約】【課題】半導体基板上に形成する際に必要面積を小さくすることができる送信装置を提供する。【解決手段】送信装置１は、出力ドライバ１０、複製ドライバ２０、基準電圧生成部３０、第１選択部４０、第２選択部５０、比較部６０および制御部７０を備える。複製ドライバ２０は、出力ドライバ１０の複製であり、設定された抵抗値に応じた第１試験電圧Ｖ２１および第２試験電圧Ｖ２２を出力する。比較部６０は、第１選択部４０により選択された第１試験電圧Ｖ２１と第２選択部５０により選択された第１基準電圧Ｖ３１とを大小比較し、第１選択部４０により選択された第２試験電圧Ｖ２２と第２選択部５０により選択された第２基準電圧Ｖ３２とを大小比較する。【選択図】図３
2017123606.tif 000002
【特許請求の範囲】
【請求項１】
第１電位端と出力端との間に設けられ抵抗値が可変である第１出力回路と、第２電位端と前記出力端との間に設けられ抵抗値が可変である第２出力回路とを含み、前記出力端から信号を出力する出力ドライバと、
前記第１出力回路の複製である第１複製回路と、前記第２出力回路の複製である第２複製回路とを含み、前記第１複製回路において設定された抵抗値に応じた第１試験電圧を出力し、前記第２複製回路において設定された抵抗値に応じた第２試験電圧を出力する複製ドライバと、
複数の基準電圧を出力する基準電圧生成部と、
前記複製ドライバから出力される第１試験電圧および第２試験電圧のうちの一方を選択して出力する第１選択部と、
前記基準電圧生成部から出力される複数の基準電圧のうちの何れかの基準電圧を選択して出力する第２選択部と、
前記第１選択部により選択されて出力された第１試験電圧と前記第２選択部により選択されて出力された第１基準電圧とを大小比較して当該比較結果を表す第１比較結果信号を出力し、前記第１選択部により選択されて出力された第２試験電圧と前記第２選択部により選択されて出力された第２基準電圧とを大小比較して当該比較結果を表す第２比較結果信号を出力する比較部と、
前記比較部から出力される第１比較結果信号および第２比較結果信号に基づいて、前記第１複製回路および前記第２複製回路それぞれの抵抗値を調整して、前記第１試験電圧を前記第１基準電圧に応じた目標値または目標範囲内とするとともに、前記第２試験電圧を前記第２基準電圧に応じた目標値または目標範囲内とする制御を行い、前記第１出力回路および前記第２出力回路それぞれの抵抗値を調整する制御部と、
を備える送信装置。
【請求項２】
前記複製ドライバは、前記第１複製回路と前記第２複製回路との間に基準抵抗器が設けられ、前記第１複製回路と前記基準抵抗器との接続点から前記第１試験電圧を出力し、前記第２複製回路と前記基準抵抗器との接続点から前記第２試験電圧を出力する、請求項１に記載の送信装置。
【請求項３】
請求項１または２に記載の送信装置と、この送信装置から出力された信号を受信する受信装置と、を備える送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置に関するものである。
【背景技術】
【０００２】
ＳＳＴ（Source Series Termination）は、送信装置側の出力ドライバと終端抵抗と信号線とが直列的に接続されていて、大振幅（例えば１０００ｍＶｄｐｐ）の信号を高速（例えば１０Ｇｂｐｓ以上）で送信することができる。ＳＳＴを採用する送信装置は、各々抵抗値が可変である第１出力回路と第２出力回路との接続点から信号を出力する出力ドライバを備えており、この出力ドライバの出力インピーダンスが可変である。
【０００３】
また、この送信装置は複製ドライバをも備える。この複製ドライバは、第１出力回路の複製である第１複製回路と、第２出力回路の複製である第２複製回路とを含んでおり、第１複製回路において設定された抵抗値に応じた第１試験電圧を出力することができ、また、第２複製回路において設定された抵抗値に応じた第２試験電圧を出力することができる。
【０００４】
そして、この送信装置は、第１複製回路および第２複製回路それぞれの抵抗値を調整して、第１試験電圧および第２試験電圧それぞれを目標値または目標範囲内とする制御を行い、第１出力回路および第２出力回路それぞれの抵抗値を調整する。これにより、出力ドライバの出力インピーダンスを目標値または目標範囲内とすることができる（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】欧州特許第１４７１７０２号明細書
【特許文献２】特開２００７−１２１２８８号公報
【非特許文献】
【０００６】
【非特許文献１】Dan Froelich、“PCI Express2.0 Electrical Specification Overview”、［online］、２００６年、PCI-SIG December PCIeTechnical Seminar、［平成２８年１月８日検索］、インターネット<http://kavi.pcisig.com/developers/main/training_materials/get_document?doc_id=702b61353658afc7f66d880868b6b70f6d11e759>
【非特許文献２】鈴木克彦、“PCI Expressの規格動向と測定ソリューション”、［online］、２０１５年６月２４日、［平成２８年１月８日検索］、インターネット<http://info.tek.com/rs/584-WPH-840/images/F-3_TIF2015_PCIe.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、ＳＳＴにおいて通信の高速化を図ろうとしたときに、ＳＳＴを採用する送信装置を半導体基板上に形成する際に必要面積が大きくなりコスト高となる場合があることを見出した。本発明は、上記問題点を解消する為になされたものであり、半導体基板上に形成する際に必要面積を小さくすることができる送信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の送信装置は、(1) 第１電位端と出力端との間に設けられ抵抗値が可変である第１出力回路と、第２電位端と出力端との間に設けられ抵抗値が可変である第２出力回路とを含み、出力端から信号を出力する出力ドライバと、(2) 第１出力回路の複製である第１複製回路と、第２出力回路の複製である第２複製回路とを含み、第１複製回路において設定された抵抗値に応じた第１試験電圧を出力し、第２複製回路において設定された抵抗値に応じた第２試験電圧を出力する複製ドライバと、(3) 複数の基準電圧を出力する基準電圧生成部と、(4) 複製ドライバから出力される第１試験電圧および第２試験電圧のうちの一方を選択して出力する第１選択部と、(5) 基準電圧生成部から出力される複数の基準電圧のうちの何れかの基準電圧を選択して出力する第２選択部と、(6) 第１選択部により選択されて出力された第１試験電圧と第２選択部により選択されて出力された第１基準電圧とを大小比較して当該比較結果を表す第１比較結果信号を出力し、第１選択部により選択されて出力された第２試験電圧と第２選択部により選択されて出力された第２基準電圧とを大小比較して当該比較結果を表す第２比較結果信号を出力する比較部と、(7) 比較部から出力される第１比較結果信号および第２比較結果信号に基づいて、第１複製回路および第２複製回路それぞれの抵抗値を調整して、第１試験電圧を第１基準電圧に応じた目標値または目標範囲内とするとともに、第２試験電圧を第２基準電圧に応じた目標値または目標範囲内とする制御を行い、第１出力回路および第２出力回路それぞれの抵抗値を調整する制御部と、を備える。
【０００９】
本発明の送信装置において、複製ドライバは、第１複製回路と第２複製回路との間に基準抵抗器が設けられ、第１複製回路と基準抵抗器との接続点から第１試験電圧を出力し、第２複製回路と基準抵抗器との接続点から第２試験電圧を出力するのが好適である。
【００１０】
本発明の送受信システムは、上記の本発明の送信装置と、この送信装置から出力された信号を受信する受信装置と、を備える。
【発明の効果】
【００１１】
本発明の送信装置は、半導体基板上に形成する際に必要面積を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、出力ドライバ１０の構成を示す図である。
【図２】図２は、複製ドライバ２０の構成を示す図である。
【図３】図３は、送信装置１および受信装置２を備える送受信システム１の構成を示す図である。
【図４】図４は、出力ドライバ１０のスライス１５の第１構成例を示す図である。
【図５】図５は、出力ドライバ１０のスライス１５の第２構成例を示す図である。
【図６】図６は、複製ドライバ２０のスライス２５の構成例を示す図である。
【図７】図７は、出力ドライバ１０のスライス１５の第３構成例を示す図である。
【図８】図８は、出力ドライバ１０のスライス１５の第４構成例を示す図である。
【図９】図９は、複製ドライバ２０のスライス２５の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１４】
先ず、本発明者が本発明を想到するに至った経緯について説明し、その後に実施形態の送信装置の構成について説明する。
【００１５】
図１は、出力ドライバ１０の構成を示す図である。ＳＳＴによる送信装置の出力ドライバ１０は、第１単位回路１３および第２単位回路１４を含む構成を１つの単位（スライス１５）として、複数のスライス１５が互いに並列的に接続されている。複数のスライス１５それぞれにおいて、第１単位回路１３は第１電位端（電源電位端Ｖdd）と出力端１６との間に設けられ、第２単位回路１４は第２電位端（接地電位端Ｖss）と出力端１６との間に設けられている。第１単位回路１３および第２単位回路１４は一部回路を共有する場合がある。出力ドライバ１０は、出力端１６から信号を出力することができる。
【００１６】
第１出力回路１１は、複数のスライス１５それぞれの第１単位回路１３を含んで構成され、電源電位端Ｖddと出力端１６との間に設けられており、複数の第１単位回路１３のうち駆動される第１単位回路１３の数が調整されることで抵抗値が可変である。また、第２出力回路１２は、複数のスライス１５それぞれの第２単位回路１４を含んで構成され、接地電位端Ｖssと出力端１６との間に設けられており、複数の第２単位回路１４のうち駆動される第２単位回路１４の数が調整されることで抵抗値が可変である。すなわち、複数のスライス１５のうち駆動されるスライス１５の数が調整されることで、出力ドライバ１０の出力インピーダンスが調整され得る。
【００１７】
図２は、複製ドライバ２０の構成を示す図である。複製ドライバ２０は、出力ドライバ１０の出力インピーダンスを校正する為に用いられる。複製ドライバ２０は、第１単位回路２３および第２単位回路２４を含む構成を１つの単位（スライス２５）として、複数のスライス２５が互いに並列的に接続されている。複製ドライバ２０の第１単位回路２３は、出力ドライバ１０の第１単位回路１３の複製である。複製ドライバ２０の第２単位回路２４は、出力ドライバ１０の第２単位回路１４の複製である。
【００１８】
第１複製回路２１は、複数のスライス２５それぞれの第１単位回路２３を含んで構成され、複数の第１単位回路２３のうち駆動される第１単位回路２３の数が調整されることで抵抗値が可変である。複製ドライバ２０の第１複製回路２１は、出力ドライバ１０の第１出力回路１１の複製である。
【００１９】
第２複製回路２２は、複数のスライス２５それぞれの第２単位回路２４を含んで構成され、複数の第２単位回路２４のうち駆動される第２単位回路２４の数が調整されることで抵抗値が可変である。複製ドライバ２０の第２複製回路２２は、出力ドライバ１０の第２出力回路１２の複製である。
【００２０】
第１複製回路２１と第２複製回路２２との間に基準抵抗器２６が設けられる。第１複製回路２１と基準抵抗器２６との接続点の電圧を第１試験電圧Ｖ２１とし、第２複製回路２２と基準抵抗器２６との接続点の電圧を第２試験電圧Ｖ２２とする。これら第１試験電圧Ｖ２１および第２試験電圧Ｖ２２は、第１複製回路２１および第２複製回路２２それぞれの抵抗値に応じた値であり、複数のスライス２５のうち駆動されるスライス２５の数に応じた値である。
【００２１】
そこで、ＳＳＴによる送信装置では、複製ドライバ２０の第１複製回路２１および第２複製回路２２それぞれの抵抗値を調整して、第１試験電圧Ｖ２１および第２試験電圧Ｖ２２それぞれを目標値または目標範囲内とする制御を行う。そして、出力ドライバ１０の第１出力回路１１および第２出力回路１２それぞれの抵抗値を同様に調整することにより、出力ドライバ１０の出力インピーダンスを目標値または目標範囲内とすることができる。
【００２２】
特許文献１，２に開示された従来の送信装置は、複製ドライバ２０から出力される第１試験電圧Ｖ２１および第２試験電圧Ｖ２２それぞれを目標値または目標範囲内とする制御を行うために、第１試験電圧Ｖ２１を第１基準電圧と大小比較する第１比較部と、第２試験電圧Ｖ２２を第２基準電圧と大小比較する第２比較部とを備える。すなわち、従来の送信装置は２つの比較部を備える。
【００２３】
ところで、ＳＳＴによる送信装置においてPCI Express（登録商標）のGen3以上に対応しようとすると、出力ドライバは、約４０種類ものＦＦＥ（Feed ForwardEqualizer）強度を実現する必要がある。ＦＦＥ強度は、出力ドライバの出力端に接続される伝送路の歪を予め補償するための前置歪を与えた出力電圧の強度を指し、プリエンファシスまたはデエンファシスとプリシュートとを組み合わせることで実現される（非特許文献１，２参照）。
【００２４】
それ故、PCI ExpressのGen3以上に対応する出力ドライバは、多くの種類の出力電圧を出せるようにするとともに、出力インピーダンスを目標値または目標範囲内とするために、スライス数が増える傾向にある。
【００２５】
その一方で、PCI Expressの次世代のGen4に対応するには、出力ドライバは、１６Ｇｂｐｓという高速で動作する必要があり（非特許文献２参照）、負荷容量が大きくなりがちである。それ故、負荷容量の増加を抑制するために、出力ドライバおよび複製ドライバそれぞれのスライス数の増加の抑制が望まれる。
【００２６】
スライス数を少なくすると、送信装置を半導体基板上に形成する際に出力ドライバおよび複製ドライバそれぞれの必要面積が小さくなるから、コスト安となることが期待されるところである。しかし、本発明者の知見によれば、全体の必要面積が大きくなり、コスト高になることが明らかとなった。このことについて以下に更に説明する。
【００２７】
出力ドライバおよび複製ドライバそれぞれのスライス数が少ないと、出力ドライバの設定可能な出力インピーダンスの分解能が粗くならざるを得ず、また、複製ドライバから出力される試験電圧の分解能も粗くならざるを得ない。このような場合において、複製ドライバから出力される試験電圧と基準電圧とを比較部により大小比較するときに、基準電圧が１つのみであると、試験電圧が基準電圧より大きいか否かの判断しかできず、出力ドライバの出力インピーダンスが要求仕様を満たさない場合がある。
【００２８】
これに対して、基準電圧が２つであると、これら２つの基準電圧の間に試験電圧が位置するか否かを比較部により判断することができるので、この点では好ましい。しかし、複製ドライバから出力される試験電圧の分解能が粗いので、２つの基準電圧の間の差を大きくする必要がある。そうすると、出力ドライバの出力インピーダンスの要求仕様の上限値および下限値と２つの基準電圧との間のマージンが小さくなるので、比較部は高精度であること（すなわち、ばらつきが小さく、分解能が高いこと）が要求される。
【００２９】
このような高精度の比較部は、半導体基板上に形成する際の必要面積が大きい。例えば、特許文献１に開示された３Ｇｂｐｓ程度の送信レートが想定された送信装置と比べると、１６Ｇｂｐｓの送信レートで動作する送信装置では比較部の必要面積は飛躍的に大きくならざるを得ない。本発明者による実際の設計例では、複製ドライバの面積より比較部の面積が大きくなる場合があった。
【００３０】
以上のように、PCI ExpressのGen4等に対応する為に高速化を図ろうとすると、負荷容量の増加を抑制するために、出力ドライバおよび複製ドライバそれぞれのスライス数の増加の抑制が望まれる。この点では、送信装置を半導体基板上に形成する際に出力ドライバおよび複製ドライバそれぞれの必要面積が小さくなる点で好ましい。しかし、出力ドライバの設定可能な出力インピーダンスの分解能が粗くならざるを得ず、また、複製ドライバから出力される試験電圧の分解能も粗くならざるを得ないことから、比較部は高精度であることが要求され、比較部の必要面積は大きくなる。したがって、これら出力ドライバ，複製ドライバおよび比較部等を備える送信装置を半導体基板上に形成する際に全体の必要面積が大きくなりコスト高となる場合がある。半導体製造プロセスの微細化が進むほど、このような問題は顕著になる。
【００３１】
本発明は、以上のような本発明者の知見に基づいて為されたものである。図３は、送信装置１および受信装置２を備える送受信システム１００の構成を示す図である。本実施形態の送信装置１は、出力ドライバ１０、複製ドライバ２０、基準電圧生成部３０、第１選択部４０、第２選択部５０、比較部６０および制御部７０を備える。
【００３２】
出力ドライバ１０は、図１に示された構成を有し、受信装置２へ送出すべき信号Tx_dataを出力端１６から出力する。複製ドライバ２０は、図２に示された構成を有し、基準抵抗器２６とともに出力ドライバ１０の出力インピーダンスを校正する為に用いられる。
【００３３】
基準電圧生成部３０は複数の基準電圧を出力する。基準電圧生成部３０は、電源電位端Ｖddと接地電位端Ｖssとの間に直列的に設けられた複数の抵抗器を含む構成とすることができ、これらの複数の抵抗器により抵抗分割されて生成される基準電位を出力することができる。
【００３４】
第１選択部４０は、複製ドライバ２０から出力される第１試験電圧Ｖ２１および第２試験電圧Ｖ２２のうちの一方を選択して比較部６０へ出力する。第２選択部５０は、基準電圧生成部３０から出力される複数の基準電圧のうちの何れかの基準電圧を選択して比較部６０へ出力する。
【００３５】
比較部６０は、第１選択部４０により選択されて出力された第１試験電圧Ｖ２１と、第２選択部５０により選択されて出力された第１基準電圧Ｖ３１とを大小比較して、当該比較結果を表す第１選択結果信号を出力する。また、比較部６０は、第１選択部４０により選択されて出力された第２試験電圧Ｖ２２と、第２選択部５０により選択されて出力された第２基準電圧Ｖ３２とを大小比較して、当該比較結果を表す第２選択結果信号を出力する。
【００３６】
比較部６０は、１つのみ設けられている。比較部６０は、第１試験電圧Ｖ２１と第１基準電圧Ｖ３１との大小比較と、第２試験電圧Ｖ２２と第２基準電圧Ｖ３２との大小比較とを、時分割で行う。なお、第１試験電圧Ｖ２１と比較される第１基準電圧Ｖ３１は、１つの値であってもよいが、２つの値であってもよい。第２試験電圧Ｖ２２と比較される第２基準電圧Ｖ３２も、１つの値であってもよいが、２つの値であってもよい。各試験電圧と比較される基準電圧が２つであると、これら２つの基準電圧の間に試験電圧が位置するか否かを比較部により判断することができるので好ましい。
【００３７】
制御部７０は、第１選択部４０、第２選択部５０および比較部６０それぞれの動作を制御する。また、制御部７０は、比較部６０から出力される第１比較結果信号および第２比較結果信号に基づいて、複製ドライバ２０の第１複製回路２１および第２複製回路２２それぞれの抵抗値を調整して、第１試験電圧Ｖ２１を第１基準電圧Ｖ３１に応じた目標値または目標範囲内とするとともに、第２試験電圧Ｖ２２を第２基準電圧Ｖ３２に応じた目標値または目標範囲内とする制御を行う。そして、制御部７０は、出力ドライバ１０の第１出力回路１１および第２出力回路１２それぞれの抵抗値を同様に調整することにより、出力ドライバ１０の出力インピーダンスを目標値または目標範囲内とすることができる。
【００３８】
次に、出力ドライバ１０のスライス１５および複製ドライバ２０のスライス２５それぞれの構成例について説明する。なお、出力ドライバ１０および複製ドライバ２０それぞれの構成は、以下に説明するものに限定されるものではなく、他の態様も可能である。
【００３９】
図４は、出力ドライバ１０のスライス１５の第１構成例を示す図である。図５は、出力ドライバ１０のスライス１５の第２構成例を示す図である。図６は、複製ドライバ２０のスライス２５の構成例を示す図である。図６に示される複製ドライバ２０のスライス２５は、出力ドライバ１０のスライス１５の第１構成例および第２構成例の複製である。
【００４０】
図４に示される出力ドライバ１０のスライス１５の第１構成例では、第１単位回路１３は、第１電位端（電源電位端Ｖdd）と出力端１６との間に、スイッチ８５、ＰＭＯＳトランジスタ８３および抵抗器８１が直列的に設けられている。第２単位回路１４は、第２電位端（接地電位端Ｖss）と出力端１６との間に、スイッチ８６、ＮＭＯＳトランジスタ８４および抵抗器８２が直列的に設けられている。
【００４１】
図５に示される出力ドライバ１０のスライス１５の第２構成例では、第１単位回路１３は、第１電位端（電源電位端Ｖdd）と出力端１６との間に、スイッチ８５、ＰＭＯＳトランジスタ８３および抵抗器８０が直列的に設けられている。第２単位回路１４は、第２電位端（接地電位端Ｖss）と出力端１６との間に、スイッチ８６、ＮＭＯＳトランジスタ８４および抵抗器８０が直列的に設けられている。すなわち、第１構成例では第１単位回路１３および第２単位回路１４それぞれが別個に抵抗器８１，８２を含むのに対して、第２構成例では第１単位回路１３および第２単位回路１４は抵抗器８０を共有している。
【００４２】
第１構成例および第２構成例の双方において、スイッチ８５は、制御部７０からスライス毎に与えられる制御信号CTL1のレベルに応じて開閉状態が設定される。スイッチ８６は、制御部７０からスライス毎に与えられる制御信号CTL2のレベルに応じて開閉状態が設定される。スイッチ８５，８６は、単一のＭＯＳトランジスタにより構成することができ、また、トランスファーゲートにより構成することもできる。ＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８４それぞれのゲートには、受信装置２へ送出すべき信号Tx_dataが入力される。
【００４３】
出力ドライバ１０に含まれる複数のスライス１５のうち、制御部７０から与えられる制御信号CTL1，CTL2によりスイッチ８５，８６が閉じているスライス１５は、信号Tx_dataを出力することができる。一方、スイッチ８５，８６が開いているスライス１５は、信号Tx_dataを出力することができず、第１単位回路１３と第２単位回路１４との接続点がハイインピーダンス状態となる。このように、出力ドライバ１０に含まれる複数のスライス１５それぞれのスイッチ８５，８６に与える制御信号CTL1，CTL2のレベルによって、複数のスライス１５のうち駆動されるスライス１５の数が調整され、出力ドライバ１０の出力インピーダンスが調整され得る。
【００４４】
図６に示される複製ドライバ２０のスライス２５の構成例では、第１単位回路１３の複製である第１単位回路２３、および、第２単位回路１４の複製である第２単位回路２４が設けられている。スイッチ８５は、制御部７０からスライス毎に与えられる制御信号CTL1のレベルに応じて開閉状態が設定される。スイッチ８６は、制御部７０からスライス毎に与えられる制御信号CTL2のレベルに応じて開閉状態が設定される。ＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８４の双方はオン状態とされている。第１単位回路２３と第２単位回路２４との間に基準抵抗器２６が設けられる。
【００４５】
複製ドライバ２０に含まれる複数のスライス２５のうち、制御部７０から与えられる制御信号CTL1，CTL2によりスイッチ８５，８６が閉じているスライス２５は、電源電位端Ｖddから基準抵抗器２６を経て接地電位端Ｖssへ電流が流れる。一方、スイッチ８５，８６が開いているスライス２５は、電流が流れず、第１単位回路２３と第２単位回路２４との接続点がハイインピーダンス状態となる。このように、複製ドライバ２０に含まれる複数のスライス２５それぞれのスイッチ８５，８６に与える制御信号CTL1，CTL2のレベルによって、複数のスライス２５のうち駆動されるスライス２５の数が調整され、第１試験電圧Ｖ２１および第２試験電圧Ｖ２２が変化する。
【００４６】
図７は、出力ドライバ１０のスライス１５の第３構成例を示す図である。図８は、出力ドライバ１０のスライス１５の第４構成例を示す図である。図９は、複製ドライバ２０のスライス２５の構成例を示す図である。図９に示される複製ドライバ２０のスライス２５は、出力ドライバ１０のスライス１５の第３構成例および第４構成例の複製である。
【００４７】
前述の図４〜図６の構成例では、制御信号CTL1，CTL2のレベルに基づくスイッチ８５，８６の開閉状態により、各スライス１５，２５を駆動するか否かが設定された。これに対して、図７〜図９の構成例では、制御信号CTL1，CTL2のレベルに基づくゲート回路８７，８８の出力レベルにより、各スライス１５，２５を駆動するか否かが設定される。
【００４８】
図７または図８に示される出力ドライバ１０のスライス１５においては、第１ゲート回路８７は、制御信号CTL1のレベルによって、ＰＭＯＳトランジスタ８３のゲートに与えられる信号を送信信号Tx_dataおよびハイレベルの何れかとすることができる。第２ゲート回路８８は、制御信号CTL2のレベルによって、ＮＭＯＳトランジスタ８４のゲートに与えられる信号を送信信号Tx_dataおよびローレベルの何れかとすることができる。
【００４９】
出力ドライバ１０に含まれる複数のスライス１５のうち、制御部７０から与えられる制御信号CTL1，CTL2によりＰＭＯＳトランジスタ８３およびＮＭＯＳトランジスタ８４それぞれのゲートに信号Tx_dataが入力されるスライス１５は、信号Tx_dataを出力することができる。一方、ＰＭＯＳトランジスタ８３のゲートにハイレベルが与えられ且つＮＭＯＳトランジスタ８４のゲートにローレベルが与えられるスライス１５は、信号Tx_dataを出力することができず、第１単位回路１３と第２単位回路１４との接続点がハイインピーダンス状態となる。このように、出力ドライバ１０に含まれる複数のスライス１５それぞれの第１ゲート回路８７および第２ゲート回路８８に与える制御信号CTL1，CTL2のレベルによって、複数のスライス１５のうち駆動されるスライス１５の数が調整され、出力ドライバ１０の出力インピーダンスが調整され得る。
【００５０】
図９に示される複製ドライバ２０のスライス２５においては、第１ゲート回路８７は、制御信号CTL1のレベルによって、ＰＭＯＳトランジスタ８３のゲートに与えられる信号をローレベルおよびハイレベルの何れかとすることができる。第２ゲート回路８８は、制御信号CTL2のレベルによって、ＮＭＯＳトランジスタ８４のゲートに与えられる信号をハイレベルおよびローレベルの何れかとすることができる。
【００５１】
複製ドライバ２０に含まれる複数のスライス２５のうち、制御部７０から与えられる制御信号CTL1，CTL2によりＰＭＯＳトランジスタ８３のゲートにローレベルが与えられ且つＮＭＯＳトランジスタ８４のゲートにハイレベルが与えられるスライス２５は、電源電位端Ｖddから基準抵抗器２６を経て接地電位端Ｖssへ電流が流れる。一方、ＰＭＯＳトランジスタ８３のゲートにハイレベルが与えられ且つＮＭＯＳトランジスタ８４のゲートにローレベルが与えられるスライス２５は、電流が流れず、第１単位回路２３と第２単位回路２４との接続点がハイインピーダンス状態となる。このように、複製ドライバ２０に含まれる複数のスライス２５それぞれの第１ゲート回路８７および第２ゲート回路８８に与える制御信号CTL1，CTL2のレベルによって、複数のスライス２５のうち駆動されるスライス２５の数が調整され、第１試験電圧Ｖ２１および第２試験電圧Ｖ２２が変化する。
【００５２】
従来例では、高速化を図ろうとしたときに、負荷容量の増加を抑制するために、出力ドライバおよび複製ドライバそれぞれのスライス数を少なくすると、比較部の面積が大きくなり、送信装置の全体としても面積が大きくなる問題点があった。これに対して、比較部を１つのみ設ければよいので、面積を小さくすることができ、また、コストや消費電力を低減することもできる。
【符号の説明】
【００５３】
１…送信装置、２…受信装置、１０…出力ドライバ、１１…第１出力回路、１２…第２出力回路、１３…第１単位回路、１４…第２単位回路、１５…スライス、１６…出力端、２０…複製ドライバ、２１…第１複製回路、２２…第２複製回路、２３…第１単位回路、２４…第２単位回路、２５…スライス、２６…基準抵抗器、３０…基準電圧生成部、４０…第１選択部、５０…第２選択部、６０…比較部、７０…制御部、８０〜８２…抵抗器、８３…ＰＭＯＳトランジスタ、８４…ＮＭＯＳトランジスタ、８５，８６…スイッチ、８７…第１ゲート回路、８８…第２ゲート回路、１００…送受信システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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