(57)【要約】【課題】回路基板上に実装される電子部品の発熱に起因する不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。【解決手段】本発明の回路基板１０は、金属ブロック１７とＭＬＣＣ１８を内蔵するコア基板１１の表裏に積層されたビルドアップ層２０に、金属ブロック１７に接続される第１ビア導体５１ＳとＭＬＣＣ１８の電極３１に接続される第２ビア導体５１Ｌとを備える。第１ビア導体５１Ｓの径φ１は、第２ビア導体５１Ｌの径φ２よりも小さく、且つ、第１ビア導体５１Ｓの数Ｎ１の金属ブロック１７の面積Ｓ１に対する比の値Ｎ１／Ｓ１は、第２ビア導体５１Ｌの数Ｎ２のＭＬＣＣ１８の電極面積Ｓ２に対する比の値Ｎ２／Ｓ２より大きくなっている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１電子部品が収容されるキャビティと金属ブロックが収容されるキャビティとを有するコア基板と、
前記コア基板の表裏に積層され、且つ、前記金属ブロックに接続される第１ビア導体と前記第１電子部品の電極に接続される第２ビア導体とを有するビルドアップ層と、
前記コア基板の表側に積層される前記ビルドアップ層の最外部に設けられて、第２電子部品が実装される実装部と、を有する回路基板であって、
前記第１ビア導体の径φ１が前記第２ビア導体の径φ２よりも小さく、且つ、前記第１ビア導体の数Ｎ１と前記金属ブロックの面積Ｓ１との比の値Ｎ１／Ｓ１が、前記第２ビア導体の数Ｎ２と前記第１電子部品の電極面積Ｓ２との比の値Ｎ２／Ｓ２よりも大きい。
【請求項２】
請求項１に記載の回路基板であって、
前記コア基板には、電子部品が収容されるキャビティが複数設けられ、さらに、複数の前記電子部品のうち前記金属ブロックに最も近い前記電子部品が前記第１電子部品となっている。
【請求項３】
請求項２に記載の回路基板であって、
複数の前記電子部品の全てが前記第１電子部品となっている。
【請求項４】
請求項１乃至３のうち何れか１の請求項に記載の回路基板であって、
前記金属ブロックと複数の前記第１ビア導体との接続面積の合計が、前記第１電子部品と複数の前記第２ビア導体との接続面積の合計よりも大きい。
【請求項５】
請求項１乃至４のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体の数Ｎ１は、前記第２ビア導体の数Ｎ２よりも多い。
【請求項６】
請求項１乃至５のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体の径φ１は、１０〜３０μｍであって、
前記第２ビア導体の径φ２は、４０〜７０μｍである。
【請求項７】
請求項１乃至６のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体は円柱形状を有し、前記第２ビア導体は前記コア基板側へ向かうに従って縮径されるテーパー形状を有している。
【請求項８】
請求項１乃至７のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体の数Ｎ１の前記金属ブロックの面積Ｓ１に対する比の値Ｎ１／Ｓ１は、１０〜３８個／ｍｍ２であって、
前記第２ビア導体の数Ｎ２の電極面積Ｓ２に対する比の値Ｎ２／Ｓ２は８〜２０個／ｍｍ２である。
【請求項９】
請求項１乃至８のうち何れか１の請求項に記載の回路基板であって、
前記第１ビア導体のピッチは、前記第２ビア導体のピッチより狭い。
【請求項１０】
請求項９に記載の回路基板であって、
前記第１ビア導体のピッチは、４５〜５５μｍであって、
前記第２ビア導体のピッチは、１３０〜１７０μｍである。
【請求項１１】
請求項１乃至１０のうち何れか１の請求項に記載の回路基板であって、
前記金属ブロックの表裏の両面が粗面になっている。
【請求項１２】
請求項１乃至１１のうち何れか１の請求項に記載の回路基板であって、
前記第１電子部品は、積層セラミックコンデンサである。
【請求項１３】
第１電子部品が収容されるキャビティと、金属ブロックが収容されるキャビティと、を有するコア基板を準備することと、
前記コア基板の表裏にビルドアップ層を積層することと、
前記ビルドアップ層に、前記金属ブロックに接続される第１ビア導体と、前記第１電子部品の電極に接続される第２ビア導体と、を形成することと、
前記コア基板の表側に積層される前記ビルドアップ層の最外部に、第２電子部品が実装される実装部を設けることと、を行う回路基板の製造方法であって、
前記コア基板の表側と裏側の両方において、前記金属ブロックに接続される前記第１ビア導体の径φ１を、前記第１電子部品に接続される前記第２ビア導体の径φ２よりも小さくし、且つ、前記金属ブロックに接続される前記第１ビア導体の数Ｎ１の前記金属ブロックの面積Ｓ１に対する比の値Ｎ１／Ｓ１を、前記第１電子部品に接続される前記第２ビア導体の数Ｎ２の前記第１電子部品の電極面積Ｓ２に対する比の値Ｎ２／Ｓ２よりも、大きくする。
【請求項１４】
請求項１３に記載の回路基板の製造方法であって、
前記ビルドアップ層にレーザー加工を施して前記金属ブロック上に配置される第１ビアホールを形成し、その第１ビアホール内にめっきを充填して前記第１ビア導体を形成すると共に、
前記ビルドアップ層にレーザー加工を施して前記第１電子部品上に配置される第２ビアホールを形成し、その第２ビアホール内にめっきを充填して前記第２ビア導体を形成し、
前記第１ビアホールを形成するためのレーザーの波長を、前記第２ビアホールを形成するためのレーザーの波長より短くする。
【請求項１５】
請求項１４に記載の回路基板の製造方法であって、
前記第１ビアホールを紫外レーザーで形成し、前記第２ビアホールを赤外レーザーで形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コア基板のキャビティに電子部品が収容されている回路基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の回路基板として、キャビティに収容されている電子部品（例えば、積層セラミックコンデンサ（ＭＬＣＣ））が、回路基板上に実装されている電子部品（例えば、半導体素子）と、ビア導体等を介して接続されているものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６０１４４号（段落［００３２］〜［００３５］、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の回路基板では、回路基板上に実装されている電子部品の発熱がたまると、熱による回路基板の反り等が発生し、断線等の問題が生じると考えられる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、回路基板上に実装される電子部品の発熱に起因する不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る回路基板は、第１電子部品が収容されるキャビティと金属ブロックが収容されるキャビティとを有するコア基板と、前記コア基板の表裏に積層され、且つ、前記金属ブロックに接続される第１ビア導体と前記第１電子部品の電極に接続される第２ビア導体とを有するビルドアップ層と、前記コア基板の表側に積層される前記ビルドアップ層の最外部に設けられて、第２電子部品が実装される実装部と、を有する回路基板であって、前記第１ビア導体の径φ１が前記第２ビア導体の径φ２よりも小さく、且つ、前記第１ビア導体の数Ｎ１と前記金属ブロックの面積Ｓ１との比の値Ｎ１／Ｓ１が、前記第２ビア導体の数Ｎ２と前記第１電子部品の電極面積Ｓ２との比の値Ｎ２／Ｓ２よりも大きい。
【０００７】
また、本発明に係る回路基板の製造方法は、第１電子部品が収容されるキャビティと、金属ブロックが収容されるキャビティと、を有するコア基板を準備することと、前記コア基板の表裏にビルドアップ層を積層することと、前記ビルドアップ層に、前記金属ブロックに接続される第１ビア導体と、前記第１電子部品の電極に接続される第２ビア導体と、を形成することと、前記コア基板の表側に積層される前記ビルドアップ層の最外部に、第２電子部品が実装される実装部を設けることと、を行う回路基板の製造方法であって、
前記コア基板の表側と裏側の両方において、前記金属ブロックに接続される前記第１ビア導体の径φ１を、前記第１電子部品に接続される前記第２ビア導体の径φ２よりも小さくし、且つ、前記金属ブロックに接続される前記第１ビア導体の数Ｎ１の前記金属ブロックの面積Ｓ１に対する比の値Ｎ１／Ｓ１を、前記第１電子部品に接続される前記第２ビア導体の数Ｎ２の前記第１電子部品の電極面積Ｓ２に対する比の値Ｎ２／Ｓ２よりも、大きくする。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る回路基板の平面図
【図２】回路基板における製品領域の平面図
【図３】図２のＡ−Ａ切断面における回路基板の側断面図
【図４】図３おける金属ブロックとＭＬＣＣ周辺の拡大図
【図５】（Ａ）ＭＬＣＣとビア導体の配置を示す平面図、（Ｂ）金属ブロックとビア導体の配置を示す平面図
【図６】コア基板の部分平面図
【図７】回路基板の製造工程を示す側断面図
【図８】回路基板の製造工程を示す側断面図
【図９】回路基板の製造工程を示す側断面図
【図１０】回路基板の製造工程を示す側断面図
【図１１】回路基板の製造工程を示す側断面図
【図１２】回路基板の製造工程を示す側断面図
【図１３】回路基板を含むＰｏＰの側断面図
【図１４】他の実施形態のコア基板の部分平面図
【図１５】他の実施形態のコア基板の部分平面図
【図１６】他の実施形態の回路基板の側断面図
【図１７】他の実施形態の回路基板の側断面図
【図１８】他の実施形態の回路基板の側断面図
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態を図１〜図１３に基づいて説明する。本実施形態の回路基板１０は、図１の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域Ｒ１を有し、その捨て領域Ｒ１の内側が正方形の複数の製品領域Ｒ２に区画されている。図２には、１つの製品領域Ｒ２が拡大して示され、その製品領域Ｒ２を図２に示すＡ−Ａ線に沿って切断した回路基板１０の断面構造が図３に拡大して示されている。
【００１０】
図３に示すように、回路基板１０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性基材１１Ｋの表側の面であるＦ面１１Ｆと裏側の面であるＢ面１１Ｂとに導体回路層１２，１２を有する構造をなしている。また、絶縁性基材１１Ｋには、キャビティ１６と複数の導電用貫通孔１４が形成されている。なお、以下では、絶縁性基材１１ＫのＦ面１１Ｆ、Ｂ面１１Ｂを、適宜、コア基板１１のＦ面１１Ｆ、Ｂ面１１Ｂと呼ぶことにする。
【００１１】
導電用貫通孔１４は、絶縁性基材１１ＫのＦ面１１Ｆ及びＢ面１１Ｂの両面からそれぞれ穿孔されかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２との間が接続されている。
【００１２】
図６に示されるように、本実施形態の回路基板１０では、大きさの異なる２種類のキャビティ１６が備えられている。以下、適宜、２種類のキャビティのうち大きい方を「第１キャビティ１６Ａ」といい、小さい方を「第２キャビティ１６Ｂ」という。そして、第２キャビティ１６Ｂには積層セラミックコンデンサ１８（以下、「ＭＬＣＣ１８」という。本発明の「第１電子部品」に相当する。）が収容され、第１キャビティ１６Ａには金属ブロック１７が収容されている。なお、図６の例では、キャビティ１６が、直方体状の空間を有する形状をなしているが、例えば、コア基板１１側が幅狭となるテーパー形状になっていてもよい。
【００１３】
ＭＬＣＣ１８は、セラミックス製の角柱体の両端部を１対の電極３１，３１で覆った構造になっていて、ＭＬＣＣ１８の平面形状は第２キャビティ１６Ｂの平面形状より一回り小さくなっている。また、図３に示すように、ＭＬＣＣ１８の厚さ（即ち、ＭＬＣＣ１８の電極３１の表裏の一方の面である第１主面３１Ｆと、表裏の他方の面である第２主面３１Ｂとの間の距離）は、コア基板１１の板厚より大きくなっていて、ＭＬＣＣ１８の各電極３１，３１の第１主面３１Ｆ，３１Ｆがコア基板１１のＦ面１１Ｆ側の導体回路層１２における最外面と面一になる一方、ＭＬＣＣ１８の各電極３１，３１の第２主面３１Ｂ，３１Ｂがコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面より僅かに外方に位置している。また、ＭＬＣＣ１８の厚さ方向の熱膨張係数は１３ｐｐｍ／℃程度である。
【００１４】
金属ブロック１７は、例えば銅製の直方体であって、金属ブロック１７の平面形状は、ＭＬＣＣ１８の平面形状より大きくかつ、第１キャビティ１６Ａの平面形状より一回り小さくなっている。また、金属ブロック１７の厚さ（即ち、金属ブロック１７の表裏の一方の面である第１主面１７Ｆと、表裏の他方の面である第２主面１７Ｂとの間の距離）は、コア基板１１の厚さより僅かに大きく、かつ、ＭＬＣＣ１８の板厚よりも僅かに小さくなっていて、金属ブロック１７の第１主面１７Ｆがコア基板１１のＦ面１１Ｆにおける導体回路層１２の最外面及びＭＬＣＣ１８の第１主面３１Ｆと略面一になる一方、金属ブロック１７の第２主面１７Ｂがコア基板１１のＢ面１１Ｂより外方でかつコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面よりも内側となる位置に配されている。金属ブロック１７の厚さ方向の熱膨張係数は１６ｐｐｍ／℃程度である。また、金属ブロック１７の熱伝導率は３９５Ｗ／ｍＫ程度であり、ＭＬＣＣ１８の熱伝導率よりも高い。
【００１５】
また、金属ブロック１７の第１主面１７Ｆ及び第２主面１７Ｂ（即ち、金属ブロック１７の表裏の両面）は、算術平均粗さＲａが０．１［μｍ］〜３．０［μｍ］の粗面になっている（ＪＩＳ  Ｂ  ０６０１−１９９４の定義による）。
【００１６】
なお、金属ブロック１７と第１キャビティ１６Ａの内面との間の隙間及びＭＬＣＣ１８と第２キャビティ１６Ｂの内面との間の隙間には、充填樹脂１６Ｊが充填されている。また、本実施形態の回路基板１０では、コア基板１１の絶縁性基材１１Ｋの厚さが１５０μｍ、導体回路層１２の厚さが１５μｍ（即ち、コア基板１１の表裏の導体回路層１２，１２の最外面間の距離は１８０μｍ）、金属ブロック１７の厚さが１７７μｍ、ＭＬＣＣ１８の厚さが１８３μｍとなっている。
【００１７】
図３に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｂ面１１Ｂ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１、第１導体層２２、第２絶縁樹脂層２３、第２導体層２４とを積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。また、第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール５２，５４が形成されている。さらに、これらビアホール５２，５４内にめっきが充填されて複数のビア導体５１，５３が形成されている。そして、第１絶縁樹脂層２１のビア導体５１によって、導体回路層１２と第１導体層２２との間、ＭＬＣＣ１８の各電極３１，３１と第１導体層２２との間及び金属ブロック１７と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体５３によって、第１導体層２２と第２導体層２４の間が接続されている。
【００１８】
ビア導体５１は、金属ブロック１７に接続される第１ビア導体５１Ｓと、ＭＬＣＣ１８又は導体回路層１２に接続される第２ビア導体５１Ｌと、から構成されている。第１ビア導体５１Ｓは、第２ビア導体５１Ｌより小径となっている。一方、ビア導体５３は、第２ビア導体５１Ｌと略同径の第２ビア導体５３Ｌのみからなる。第２ビア導体５１Ｌ，５３Ｌは、コア基板１１側が縮径されたテーパー形状になっている。また、図４に示すように、第１ビア導体５１Ｓは、第２ビア導体５１Ｌ，５３Ｌよりもテーパー角が小さいテーパー形状か又は円柱状になっている。なお、第２ビア導体５１Ｌ，５１Ｌの径φ２は、コア基板１１から遠い側で４０〜７０μｍ（トップ径）、コア基板１１に近い側で３０〜６０μｍ（ボトム径）となっている。また、第１ビア導体５１Ｓの径φ１は１０〜３０μｍとなっている。
【００１９】
図５（Ａ）及び図５（Ｂ）には、コア基板１１のＦ面１１Ｆ側から見たときの第１ビア導体５１ＳとＭＬＣＣ１８に接続される第２ビア導体５１Ｌの配置が示されている。図５（Ａ）に示されるように、第２ビア導体５１Ｌは、ＭＬＣＣ１８における１対の電極３１，３１の第１主面３１Ｆ，３１Ｆに、例えば、１つずつ接続されている。図５（Ｂ）に示されるように、第１ビア導体５１Ｓは、例えば、３行４列に並べられて金属ブロック１７の第１主面１７Ｆに接続されている。このように、本実施形態では、ＭＬＣＣ１８に接続される第２ビア導体５１Ｌの個数Ｎ２が２個となっていて、金属ブロック１７に接続される第１ビア導体５１Ｓの数Ｎ１が１２個となっている。ここで、コア基板１１のＦ面１１Ｆ側から見たときの１対の電極３１，３１の第１主面３１Ｆ，３１Ｆの面積の合計、即ち、ＭＬＣＣ１８のうちＦ面１１Ｆ側の電極面積をＳ２とし、金属ブロック１７の第１主面１７Ｆの面積をＳ１とすると、第１ビア導体５１Ｓの数Ｎ１の第１主面１７Ｆの面積Ｓ１に対する比の値Ｎ１／Ｓ１は、ＭＬＣＣ１８に接続される第２ビア導体５１Ｌの数Ｎ２のＦ面１１Ｆ側の電極面積Ｓ２に対する比の値Ｎ２／Ｓ２よりも大きくなっている。
【００２０】
また、図５（Ａ）及び図５（Ｂ）に示されるように、第１ビア導体５１Ｓ，５１Ｓ同士の間隔（第１ビア導体５１Ｓのピッチ）は、第２ビア導体５１Ｌ，５１Ｌ同士の間隔（第２ビア導体５１Ｌのピッチ）よりも狭くなっている。具体的には、第２ビア導体５１Ｌのピッチは１３０〜１７０μｍになっていて、第１ビア導体５１Ｓのピッチは４５〜５５μｍになっている。そして、本実施形態の回路基板１０では、コア基板１１のＦ面１１Ｆ側において、金属ブロック１７と複数の第１ビア導体５１Ｓとの接続面積の合計の方が、ＭＬＣＣ１８と複数の第２ビア導体５１Ｌとの接続面積の合計よりも大きくなっている。
【００２１】
なお、コア基板１１のＢ面１１Ｂ側の第１ビア導体５１Ｓ及び第２ビア導体５１Ｌは、Ｆ面１Ｆ側の第１ビア導体５１Ｓ及び第２ビア導体５１Ｌと同じ配置になっている。また、本実施形態の回路基板１０では、複数の第１ビア導体５１Ｓのうち少なくとも一部複数の第１ビア導体５１Ｓは、第１導体層２２を介して１つのビア導体５３Ｌに接続されている。
【００２２】
図３に示すように、ソルダーレジスト層２５には、複数のバンプ用の開口部が形成され、第２導体層２４の一部が開口部内に位置してパッド２６になっている。なお、各パッド２６上には、ニッケル層、パラジウム層、金層からなる３層構造の金属膜４１が形成されている。
【００２３】
図２に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０の最外面である回路基板１０のＦ面１０Ｆにおいては、複数のパッド２６が、製品領域Ｒ２の外縁部に沿って２列に並べられた第２パッド２６ＦＡ群と、それら第２パッド２６ＦＡ群に囲まれた内側の領域に並べられた第１パッド２６ＦＢ群とから構成されている。第１パッド２６ＦＢ群は、本発明に係る第２電子部品の実装部２６Ｊを構成する。また、図２に示すように、第１パッド２６ＦＢの下側に金属ブロック１７が配置され、金属ブロック１７の側方にＭＬＣＣ１８が配置されている。そして、金属ブロック１７の直上に位置する第１パッド２６ＦＢ群が、図３に示すように、ビア導体５１，５３を介して金属ブロック１７に接続されると共に、ＭＬＣＣ１８の直上に位置する２つの第１パッド２６ＦＢがビア導体５１，５３を介してＭＬＣＣ１８に接続されている。
【００２４】
コア基板１１のＢ面１１Ｂ側のビルドアップ層２０の最外面である回路基板１０のＢ面１０Ｂでは、上述の第２パッド２６ＦＡと略同径の第２パッド２６ＢＡ群が形成されている。第２パッド２６ＢＡ群のうち一部の第２パッド２６ＢＡは、ビア導体５１，５３を介して金属ブロック１７又はＭＬＣＣ１８に接続されている。
【００２５】
なお、図４に示すように、本実施形態の回路基板１０では、コア基板１１と金属ブロック１７とＭＬＣＣ１８との厚さの違いから、Ｂ面１０Ｂ側では、金属ブロック１７に接続されているビア導体５１が導体回路層１２に接続されているビア導体５１よりも僅かに長くなっていて、ＭＬＣＣ１８に接続されているビア導体５１が導体回路層１２に接続されているビア導体５１よりも僅かに短くなっている。
【００２６】
本実施形態の回路基板１０は、以下のようにして製造される。
（１）図７（Ａ）に示すように、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされている銅張積層板１１Ｚが用意される。
【００２７】
（２）図７（Ｂ）に示すように、銅張積層板１１Ｚに絶縁性基材１１ＫのＦ面１１Ｆ側から例えばＣＯ２レーザーが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。
【００２８】
（３）図７（Ｃ）に示すように、銅張積層板１１Ｚのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザーが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。
【００２９】
（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。
【００３０】
（５）図７（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
【００３１】
（６）電解めっき処理が行われ、図８（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。
【００３２】
（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図８（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、絶縁性基材１１ＫのＦ面１１Ｆ上に導体回路層１２が形成されると共に、絶縁性基材１１ＫのＢ面１１Ｂ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆ側の導体回路層１２とＢ面１１Ｂ側の導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。これにより、コア基板１１が得られる。
【００３３】
（８）図８（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザーによってキャビティ１６が形成される。
【００３４】
（９）図８（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。
【００３５】
（１０）ＭＬＣＣ１８及び金属ブロック１７が用意される。金属ブロック１７は、銅の板材又は銅の角材が酸液（例えば、硫酸と過酸化水素を主成分とした酸）に所定時間浸されて粗化された後、切断されて形成される。
【００３６】
（１１）図９（Ａ）に示すように、ＭＬＣＣ１８及び金属ブロック１７がマウンター（図示せず）によってキャビティ１６に収められる。
【００３７】
（１２）図９（Ｂ）に示すように、コア基板１１のＢ面１１Ｂ上の導体回路層１２上に、第１絶縁樹脂層２１として、無機フィラーを含有するプリプレグ（心材に無機フィラーを含有する樹脂を含浸してなるＢステージの樹脂シート）が積層されると共に、銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＢ面１１Ｂの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填される。
【００３８】
（１３）図９（Ｃ）に示すように、テープ９０が除去される。
【００３９】
（１４）図９（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填される。そして、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂのプリプレグから染み出てキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填された熱硬化性樹脂によって前述の充填樹脂１６Ｊが形成される。
【００４０】
なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まず且つ無機フィラーを含有する樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
【００４１】
（１５）図１０（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にレーザーが照射されて、複数のビアホール５２が形成される。複数のビアホール５２は、導体回路層１２上、金属ブロック１７上及びＭＬＣＣ１８上に配置される。このとき、ビアホール５２の奥側に位置する金属ブロック１７の粗面の凹凸はレーザー光照射または、照射後のデスミア処理で排除されてもよい。
【００４２】
金属ブロック１７上に配置されるビアホール５２の形成に用いられるレーザーの波長は、導体回路層１２上及びＭＬＣＣ１８上に配置されるビアホール５２の形成に用いられるレーザーの波長よりも短くなっている。具体的には、金属ブロック１７上のビアホール５２の形成には紫外レーザー（例えば、ＹＡＧレーザー）が用いられ、導体回路層１２及びＭＬＣＣ１８上のビアホール５２の形成には赤外レーザー（例えば、ＣＯ２レーザー）が用いられる。これにより、金属ブロック１７上に第１ビアホール５２Ｓが形成され、ＭＬＣＣ１８上及び導体回路層１２上に第２ビアホール５２Ｌが形成される。
【００４３】
ここで、第１ビアホール５２Ｓと第２ビアホール５２Ｌの数は、金属ブロック１７上の第１ビア導体５１Ｓの数Ｎ１とＭＬＣＣ１８上の第２ビア導体５１Ｌの数Ｎ２としたときに、金属ブロック１７の第１主面１７Ｆの面積Ｓ１と、ＭＬＣＣ１８の１対の電極３１，３１の第１主面３１Ｆ，３１Ｆの面積の合計Ｓ２とを考慮して、Ｎ２／Ｓ２＜Ｎ１／Ｓ１の関係が成立する数に設定される。このとき、第１ビア導体５１Ｓ，５１Ｓ同士の間隔（ピッチ）を、第２ビア導体５１Ｌ，５１Ｌ同士の間隔（ピッチ）よりも狭くする。
【００４４】
（１６）第１絶縁樹脂層２１，２１に複数のビアホール５２が形成されると、無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、複数のビアホール５２内とに無電解めっき膜（図示せず）が形成される。
【００４５】
（１７）図１０（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。
【００４６】
（１８）電解めっき処理が行われ、図１０（Ｃ）に示すように、電解めっきがビアホール５２，５２内に充填されてビア導体５１，５１が形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。なお、このとき、第１ビアホール５２Ｓ内に第１ビア導体５１Ｓが形成され、第２ビアホール５２Ｌ内に第２ビア導体５１Ｌが形成される。
【００４７】
（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図１１（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体５１によって接続されると共に、各第１導体層２２の他の一部と金属ブロック１７又はＭＬＣＣ１８とがビア導体５１によって接続された状態になる。
【００４８】
（２０）上記した（１２）〜（１９）と同様の処理により、図１１（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体５３によって接続された状態になる。ここで、ビア導体５３を形成するためのビアホール５４は、赤外レーザーを用いて形成され、全てのビアホール５４は、第２ビアホール５２Ｌと略同じ大きさの第２ビアホール５４Ｌとなっている。そして、ビア導体５３として、第２ビア導体５１Ｌと略同じ大きさの第２ビア導体５３Ｌが形成される。
【００４９】
（２１）図１２（Ａ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。
【００５０】
（２２）図１２（Ｂ）に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にバンプ用の開口部が形成され、コア基板１１の表裏の各第２導体層２４のうち開口部から露出した部分がパッド２６になる。
【００５１】
（２３）パッド２６上にニッケル層、パラジウム層、金層が順に積層されて、パッド２６上に図３に示した金属膜４１が形成される。以上で回路基板１０が完成する。なお、金属膜４１の代わりに、ＯＳＰ（プリフラックス）による表面処理をおこなっても良い。
【００５２】
本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、例えば、以下のようにして使用される。即ち、図１３に示すように、回路基板１０のＦ面１０Ｆ側で、上述の第１パッド２６ＦＢ及び第２パッド２６ＦＡ上に、第１半田バンプ２７ＦＢ及び第２半田バンプ２７ＦＡが形成される。そして、例えば、第１パッド２６ＦＢ群と同様の配置のパッド群を下面に有するＣＰＵ８０（本発明の「第２電子部品」に相当する）が、各製品領域Ｒ２の第１半田バンプ２７ＦＢ群上に搭載されて、第１パッケージ基板１０Ｐが形成される。このときＣＰＵ８０が、第１パッド２６ＦＢに接続するビア導体５１，５３を介して回路基板１０のＭＬＣＣ１及び金属ブロック１７に接続される。
【００５３】
次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配置されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＢ面８２Ｂに備えるパッドに第１パッケージ基板１０Ｐにおける回路基板１０の第２半田バンプ２７ＦＡが半田付けされてＰｏＰ８３（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における回路基板１０，８２の間には図示しない樹脂が充填される。
【００５４】
次いで、ＰｏＰ８３における回路基板１０のＢ面１０Ｂ側で、上述の第２パッド２６ＢＡ上に大半田バンプ２７ＢＡが形成される。そして、ＰｏＰ８３がマザーボード８４上に配置されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における回路基板１０の第２半田バンプ２７ＢＡが半田付けされる。このとき、マザーボード８４が有するパッドの一部が回路基板１０のうちＭＬＣＣ１８に接続されているパッド２６と半田付けされ、例えばグランド用のパッドが回路基板１０のうち金属ブロック１７に接続されているパッド２６と半田付けされる。
【００５５】
次に、本実施形態の回路基板１０の作用効果について説明する。ＰｏＰ８３が発熱した熱がＣＰＵ８０にこもり、下側の回路基板１０が異常に加熱されると、熱により回路基板１０の反りが発生し、回路基板１０のキャビティ１６に収容されているＭＬＣＣ１８の断線等の問題が生じると考えられる。これに対して、本実施形態の回路基板１０では、金属ブロック１７が内蔵されているため、ＣＰＵ８０からの熱がＭＬＣＣ１８と金属ブロック１７に分散される。ここで、本実施形態の回路基板１０では、ＣＰＵ８０側（コア基板１１のＦ面１１Ｆ側）とマザーボード８４側（コア基板１１のＢ面１１Ｂ側）の両方のビルドアップ層２０において、金属ブロック１７に接続されるビア導体５１（第１ビア導体５１Ｓ）の径φ１は、ＭＬＣＣ１８に接続されるビア導体５１（第２ビア導体５１Ｌ）の径φ２よりも小さく、且つ、金属ブロック１７に接続される第１ビア導体５１Ｓの数Ｎ１の金属ブロック１７の面積Ｓ１に対する比の値Ｎ１／Ｓ１は、ＭＬＣＣ１８に接続される第２ビア導体５１Ｌの数Ｎ２のＭＬＣＣ１８の電極面積Ｓ２（１対の電極３１，３１における第１主面３１Ｆ，３１Ｆの面積の合計）に対する比の値Ｎ２／Ｓ２よりも大きくなっているので、ＣＰＵ８０側とマザーボード８４側の両方で、金属ブロック１７に接続されるビア導体５１の数をＭＬＣＣ１８に接続されるビア導体５１の数よりも多くすることが可能となる。これにより、ＣＰＵ８０からの熱がＭＬＣＣ１８よりも金属ブロック１７に伝わり易くなり、金属ブロック１７に伝えられた熱がマザーボード８４へ伝わり易くなる。即ち、本実施形態の回路基板１０によれば、金属ブロック１７を通る放熱ルートを確保することが可能となり、これにより、発熱による回路基板１０の反り及びＭＬＣＣ１８の断線等を抑制することが可能となる。
【００５６】
しかも、本実施形態の回路基板１０では、第１ビア導体５１Ｓのピッチが第２ビア導体５１Ｌのピッチよりも狭くなっているので、金属ブロック１７に接続されるビア導体５１をＭＬＣＣ１８に接続されるビア導体５１よりも密に配置することが可能となり、金属ブロック１７に接続されるビア導体５１の総面積をＭＬＣＣ１８に接続されるビア導体５１の総面積より大きくして、金属ブロック１７に接触する第１ビア導体５１Ｓの接続総面積が大きくなるほど放熱の効率が高くなる。これにより、ＣＰＵ８０からの熱を金属ブロック１７に伝え易くすることが可能となる。
【００５７】
ところで、回路基板１０は、ＣＰＵ８０の使用、不使用により熱伸縮を繰り返す。そして、金属ブロック１７とビルドアップ層２０の第１絶縁樹脂層２１との熱伸縮率の相違から、クラックが発生し、第１絶縁樹脂層２１と共にビア導体５１が金属ブロック１７から剥離することがある。しかしながら、本実施形態の回路基板１０では、金属ブロック１７のうち第１絶縁樹脂層２１，２１で覆われている表裏の両面（第１主面１７Ｆ及び第２主面１７Ｂ）が粗面になっているので、金属ブロック１７と第１絶縁樹脂層２１，２１との剥離を抑えることができ、回路基板１０における金属ブロック１７の固定が安定する。さらに、金属ブロック１７の表面を粗面にすることで、金属ブロック１７と第１絶縁樹脂層２１，２１及びキャビティ１６内の充填樹脂１６Ｊとの接触面積が増し、金属ブロック１７から回路基板１０への放熱効率が上がる。
【００５８】
［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００５９】
（１）上記実施形態のビア導体５１は、ビア導体５３によって回路基板１０の最外面に露出したパッド２６まで接続された状態になっていたが、例えば、ビア導体５３が接続されていない、パッド２６が設けられていない、など、ビア導体５１に接続された導体が回路基板１０の最外面に露出した部分に接続されていない状態であってもよい。
【００６０】
（２）上記実施形態では、金属ブロック１７が収容されているキャビティ１６とＭＬＣＣ１８が収容されているキャビティ１６とが異なる大きさであったが、同じ大きさであってもよい。
【００６１】
（３）上記実施形態では、第２キャビティ１６Ｂに収容されているのがＭＬＣＣ１８であったが、ＭＬＣＣ１８ではなく、他の電子部品、例えば、コンデンサ、抵抗、サーミスタ、コイル等の受動部品のほか、ＩＣ回路等の能動部品など、であってもよい。
【００６２】
（４）上記実施形態では、金属ブロック１７とＭＬＣＣ１８とが別個のキャビティ１６に収容されていたが、図１４（Ａ），（Ｂ）に示すように１つのキャビティ１６にまとめて収容されていてもよい。このとき、図１４（Ｂ）に示すように、キャビティ１６内に金属ブロック１７とＭＬＣＣ１８との接触を防ぐ突起１６Ｔが形成されていてもよい。
【００６３】
（５）上記実施形態の金属ブロック１７は、その平面形状が長方形であったが、他の多角形状であってもよいし、円形、楕円形又は長円形であってもよい。
【００６４】
（６）上記実施形態の金属ブロック１７は銅製であったが、これに限られるものではなく、例えば、銅にモリブデンやタングステンを混ぜたものや、アルミニウム等であってもよい。
【００６５】
（７）上記実施形態の金属ブロック１７の表裏の面は、銅板５０を切断する前に粗化されていたが、切断後に粗化されてもよい。その場合は、金属ブロック１７の表面すべてが粗化されている状態になる。
【００６６】
（８）上記実施形態では、キャビティ１６の平面形状が金属ブロック１７及びＭＬＣＣ１８の平面形状に対応した四角形をなしていたが、キャビティ１６の平面形状と金属ブロック１７及びＭＬＣＣ１８の平面形状とが異なっていてもよい。例えば、キャビティ１６の平面形状が楕円形等であってもよい。
【００６７】
（９）上記実施形態では、金属ブロック１７とＭＬＣＣ１８との配置が、短辺同士が対向する配置になっていたが、図１５（Ａ）に示すように長辺同士が対向する配置であってもよいし、図１５（Ｂ）に示すように、一方（例えば、ＭＬＣＣ１８）の長辺と他方（例えば、金属ブロック１７）の短辺とが対向する配置であってもよいし、その他の配置であってもよい。
【００６８】
（１０）上記実施形態では、金属ブロック１７の厚さとＭＬＣＣ１８の厚さとが異なっていたが、同一であってもよい。
【００６９】
（１１）上記実施形態では、収容されている金属ブロック１７が１つであったが複数あってもよい。
【００７０】
（１２）上記実施形態では、収容されているＭＬＣＣ１８が１つであったが複数あってもよい。この場合、複数のＭＬＣＣ１８のうちの一部のＭＬＣＣ１８のみが、本発明の「第１電子部品」となっている。なお、金属ブロック１７に最も近いＭＬＣＣ１８が「第１電子部品」であることが好ましい。
【００７１】
（１３）上記（１３）の構成において、複数のＭＬＣＣ１８の全てが、「第１電子部品」になっていてもよい。この場合、図１６に示すように、金属ブロック１７に接続されるビア導体５１の総面積がＭＬＣＣ１８に接続されるビア導体５１の総面積よりも大きくなっていることが好ましい。なお、図１６にはＭＬＣＣ１８が２つの例が示されているが、無論のこと、ＭＬＣＣ１８が３つ以上あっても構わない。
【００７２】
（１４）上記実施形態において、図１７に示すように、第１ビア導体５１Ｓに接続されるビア導体５３が、第１ビア導体５１Ｓと略同じ大きさの第１ビア導体５３Ｓであってもよい。第１ビア導体５３Ｓは、第２絶縁樹脂層２３に、例えば、紫外レーザーを用いて第１ビアホール５４Ｓが形成され、その第１ビアホール５４Ｓ内にめっきが充填されることで形成される。なお、コア基板１１のＦ面１１Ｆ側では、複数の第１ビア導体５３Ｓのうち少なくとも一部複数の第１ビア導体５３Ｓが、第２導体層２４を介して、第１パッド２６ＦＢに接続される。
【００７３】
（１５）上記実施形態において、図１８に示すように、ビルドアップ層２０が、第１絶縁樹脂層２１と第１導体層２２のみを積層してなる構造であってもよい。この場合、１又は複数の第１ビア導体５１Ｓに接続される第１導体層２２の一部が第１パッド２６ＦＢとして露出する。なお、図１８に示す回路基板１０は以下のようにして得られる。即ち、上記第１実施形態の製造方法において、図１１（Ａ）に示す工程が行われた後、図１２（Ａ）及び図１２（Ｂ）で示した工程と同様に、第１導体層２２上にソルダーレジスト層２５が積層され、ソルダーレジスト層２５の所定箇所に開口部が形成されてパッド２６が形成される。これにより、図１８に示す回路基板１０が完成する。
【００７４】
（１６）上記実施形態では、紫外レーザーを用いて第１ビア導体５１Ｓを形成し、赤外レーザーを用いて第２ビア導体５１Ｌ，５３Ｌを形成していたが、第１ビア導体５１Ｓを形成するためのレーザーは、第２ビア導体５１Ｌ，５３Ｌを形成するためのレーザーよりも短波長であればよく、例えば、第１ビア導体５１Ｓを可視レーザーで形成し、第２ビア導体５１Ｌ，５３Ｌを赤外レーザーで形成してもよい。
【符号の説明】
【００７５】
１０    回路基板
１１    コア基板
１６    キャビティ
１７    金属ブロック
１８    ＭＬＣＣ（第１電子部品）
２０    ビルドアップ層
２６Ｊ    実装部
３１    電極
５１    ビア導体
５１Ｓ    第１ビア導体
５１Ｌ    第２ビア導体
【図１】
2017084842.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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