(57)【要約】【課題】各画素における素子形成面積の拡大を図ることが可能な固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、フォトダイオードと画素分離部とを備える。フォトダイオードは、半導体層内の一方の面側に２次元に複数配置される。画素分離部は、フォトダイオードを画素毎に分離して半導体層の一方の面から他方の面へ向けて延在する導電性部材と、導電性部材の他方の面側の一部を除く周面を被覆する絶縁膜とからなる。かかる画素分離部は、導電性部材の端部がグランドに接続され、導電性部材の絶縁膜が被覆されていない部分が前記半導体層に接する。【選択図】図３
2017054890.tif 000002
【特許請求の範囲】
【請求項１】
半導体層内の一方の面側に２次元に配置される複数のフォトダイオードと、
前記フォトダイオードを画素毎に分離して前記半導体層の一方の面から他方の面へ向けて延在する導電性部材と、前記導電性部材の前記他方の面側の一部を除く周面を被覆する絶縁膜とからなる画素分離部とを備え、
前記画素分離部は、
前記導電性部材の端部がグランドに接続され、前記導電性部材の前記絶縁膜が被覆されていない部分が前記半導体層に接する
ことを特徴とする固体撮像装置。
【請求項２】
前記半導体層は、
前記一方の面側に設けられる第１導電型の不純物層と、前記他方の面側に設けられる第２導電型のウェル層とを備え、
前記導電性部材は前記ウェル層に接する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記画素分離部は、
一端が前記半導体層の一方の面側で前記導電性部材に接し、他端が前記半導体層の一方の面から突出する金属製の遮光部材を有し、
前記導電性部材は
前記遮光部材を介して前記グランドに接続される
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記導電性部材は、
ポリシリコンまたは金属材料のいずれかを含む
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
半導体層内の一方の面側に複数のフォトダイオードを２次元に形成する工程と、
前記フォトダイオードを画素毎に分離する位置に、前記半導体層の一方の面から他方の面まで貫通する貫通溝を形成する工程と、
前記貫通溝内に、周面が絶縁膜によって被覆された第１導電性部材を形成する工程と、
前記半導体層の一方の面から前記絶縁膜の一部を除去する工程と、
前記絶縁膜が除去された部分に、第２導電性部材を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置に設けられるＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサは、フォトダイオードおよびトランジスタなどの素子を画素毎に備える。
【０００３】
また、ＣＭＯＳイメージセンサは、各画素の間に隣接する画素を電気的に分離するＤＴＩ（Deep  Trench  Isolation）と、画素に帯電した静電気を画素外部へアースするサブコンタクトとを備える。
【０００４】
したがって、各画素では、ＤＴＩによって各画素面積が所定の大きさに制約される中で、各画素にサブコンタクトが設けられるため、各画素における素子形成面積が狭くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−９６４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態は、各画素における素子形成面積の拡大を図ることが可能な固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、フォトダイオードと画素分離部とを備える。フォトダイオードは、半導体層内の一方の面側に２次元に複数配置される。画素分離部は、フォトダイオードを画素毎に分離して半導体層の一方の面から他方の面へ向けて延在する導電性部材と、導電性部材の他方の面側の一部を除く周面を被覆する絶縁膜とからなる。かかる画素分離部は、導電性部材の端部がグランドに接続され、導電性部材の絶縁膜が被覆されていない部分が前記半導体層に接する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係るデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、実施形態に係る固体撮像装置が備える画素アレイの模式的な断面を示す説明図である。
【図４】図４は、実施形態に係る一般的な固体撮像装置が備える画素アレイの模式的な断面を示す説明図である。
【図５】図５は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図６】図６は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図７】図７は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図８】図８は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図９】図９は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１０】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１１】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１２】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１３】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１４】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１５】
次に、図２を参照しながらカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１６】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。
【００１７】
なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１８】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。
【００１９】
画素アレイ２３は、イメージセンサ２０の撮像光学系１３からの光が入射する領域に設けられる。固体撮像装置１４では、画素アレイ２３が撮像領域となる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数のフォトダイオードである光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置される。
【００２０】
各光電変換素子は、半導体層に設けられ、各光電変換素子に対応して半導体層の光が入射する側に積層されたカラーフィルタ、およびマイクロレンズを介して入射する光を受光量に応じた量の電荷へ光電変換し、各画素の輝度を示す信号電荷として蓄積する。
【００２１】
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２２】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２３】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２４】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２５】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２６】
また、イメージセンサ２０は、画素アレイ２３における各光電変換素子の間にＤＴＩ（Deep  Trench  Isolation）を備える。かかるＤＴＩは、半導体層の受光面側から受光面とは逆側の面まで貫通して形成され、各光電変換素子を画素毎に電気的に絶縁分離する。
【００２７】
かかるイメージセンサ２０では、半導体層に帯電した静電気が光電変換素子へ移動して蓄積されるのを防ぐため、静電気を画素外部へアースする必要がある。
【００２８】
ここで、一般的なアース方法としては、各画素に対応する半導体層面にサブコンタクトを設けて、かかるサブコンタクトを介して半導体層に帯電した静電気を画素外部へアースする手法がある。かかる手法では、ＤＴＩによって各画素面積が所定の大きさに制約される中で、各画素に対応する半導体層面にサブコンタクトを設けるため、各画素における素子形成面積が狭くなる。
【００２９】
そこで、本実施形態に係る画素アレイ２３は、半導体層に帯電した静電気を各光電変換素子の間に設けられたＤＴＩを用いてアースすることで、各画素における素子形成面積の拡大を可能とした。次に、図３を参照して、本実施形態に係る画素アレイ２３について説明する。
【００３０】
図３は、本実施形態に係る固体撮像装置１４が備える画素アレイ２３の断面視による模式的な構成を示す説明図である。なお、図３では、本実施形態の画素アレイ２３が備える画素分離部２の説明に必要な構成要素を示しており、画素アレイ２３の詳細な構造については、後述する画素アレイ２３の形成方法を含む固体撮像装置１４の製造方法で説明する。また、ここでは、便宜上、画素アレイ２３の光が入射する側とは逆側を上とし、画素アレイ２３の光が入射する側を下として説明する。
【００３１】
図３に示すように、画素アレイ２３は、半導体層３における下層にデバイス層となるＮ型エピタキシャル層４１を備え、上層にＰウェル層４０を備える。つまり、半導体層３は、Ｎ型エピタキシャル層４１とＮ型エピタキシャル層４１の光が入射する側の面（以下、受光面）とは逆側の面に形成されたＰウェル層４０とを含む。
【００３２】
Ｐウェル層４０は、Ｐウェル層４０における表層部に、増幅トランジスタＡＭＰのソース領域３０およびドレイン領域３１と、ソース・ドレイン領域３０，３１に隣接してその外側に設けられた素子分離部ＳＴＩとを備える。また、Ｐウェル層４０の上面には、ソース領域３０とドレイン領域３１との間に位置する増幅トランジスタＡＭＰのゲートＧがゲート絶縁膜４を介して設けられる。なお、図３では、半導体層３の上面に設けられるゲートＧなどを含む多層配線層を省略している。
【００３３】
Ｎ型エピタキシャル層４１は、かかるエピタキシャル層４１よりも不純物濃度が高いＮ＋型の電荷蓄積領域４２を備える。Ｎ＋型の電荷蓄積領域４２は、Ｎ型エピタキシャル層４１の内部における光電変換素子５の形成位置に設けられる。なお、図３では、便宜上Ｐ型領域が図示されていないが、Ｐ型領域とＮ＋型の電荷蓄積領域４２とのＰＮ接合によって形成されるフォトダイオードが、光電変換素子５となる。
【００３４】
かかる光電変換素子５は、Ｎ型エピタキシャル層４１内にアレイ（行列）状に２次元配列される。また、光電変換素子５は、半導体層３の受光面（図３では、下面）から入射する光を信号電荷へ光電変換してＮ＋型の電荷蓄積領域４２に蓄積する。
【００３５】
また、Ｎ型エピタキシャル層４１の下面には、反射防止膜６０が設けられる。反射防止膜６０は、例えば、ＳｉＮ（窒化シリコン）を含む。かかる反射防止膜６０は、光電変換素子５に入射した光の反射を防止する膜である。なお、図３では、反射防止膜６０の下面に設けられる平坦化層、カラーフィルタ、およびマイクロレンズの図示を省略している。
【００３６】
また、図３に示すように、画素アレイ２３は、光電変換素子５の受光面の周りを囲み、半導体層３の上面から下面まで貫通して形成された画素分離部２を備える。具体的には、画素分離部２は、各画素に対応する光電変換素子５の受光面を平面視矩形状に囲み、半導体層３の上面から下面まで貫通するＤＴＩ（Deep  Trench  Isolation）構造である。かかる画素分離部２は、金属製の遮光部材７０、導電性部材７１、および絶縁膜７２を備える。
【００３７】
遮光部材７０は、Ｎ型エピタキシャル層４１に形成された光電変換素子５の受光面側の側周面を囲むように半導体層３に設けられる。遮光部材７０の下端面は、半導体層３の下面側の端面から所定の長さだけ突出する。また、遮光部材７０の上端面は、光電変換素子５の受光面側とは逆側の面よりも下に位置する。
【００３８】
遮光部材７０は、例えば、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、およびＨｆ（ハフニウム）のうちのいずれか１つか、もしくはこれらを少なくとも２つ以上組み合わせた材料を含む。
【００３９】
かかる遮光部材７０は、カラーフィルタを通過した光がそのカラーフィルタに対応した光電変換素子５側から隣接した光電変換素子５へ入射することを防止する。つまり、遮光部材７０は、光学的混色の発生を抑制するためのものである。
【００４０】
また、遮光部材７０は、反射防止膜６０に帯電した静電気を外部へアースするため、配線９を介してグランドに接続される。
【００４１】
導電性部材７１は、Ｎ型エピタキシャル層４１に形成された光電変換素子５の受光面側とは逆側の側周面、およびＰウェル層４０の表層部に形成された素子分離部ＳＴＩの側周面を囲むように半導体層３に設けられる。具体的には、導電性部材７１の上端面はゲートＧなどを含む多層配線層の下端面に当接し、導電性部材７１の下端面は遮光部材７０の上端面に当接する。
【００４２】
また、導電性部材７１は、上端のドレイン領域３１側の一部が半導体層３の厚さ方向に対して垂直な方向（半導体層３の表面に沿う方向）へ張り出しており、その張出部８がＰウェル層４０と当接する。
【００４３】
導電性部材７１は、例えば、導電型の不純物（例えば、ボロンなど）をドープしたポリシリコン、あるいは、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｃｕ（銅）などの金属材料を含む。
【００４４】
かかる導電性部材７１は、半導体層３におけるＰウェル層４０と金属製の遮光部材７０とを電気的に接続する。したがって、導電性部材７１は、Ｐウェル層４０に帯電した静電気を遮光部材７０へ導く役割を有する。これにより、遮光部材７０まで導かれた静電気は、配線９を通ってグランドに流される。
【００４５】
絶縁膜７２は、遮光部材７０の外周面、および張出部８を除く導電性部材７１の外周面に設けられる。具体的には、絶縁膜７２は、Ｎ型エピタキシャル層４１に沿う遮光部材７０の外周面、Ｎ型エピタキシャル層４１に沿う導電性部材７１の外周面、および張出部８とＰウェル層４０とが当接する部分を除くＰウェル層４０に沿う導電性部材７１の外周面に設けられる。
【００４６】
絶縁膜７２は、例えば、ＳｉＯ２（二酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉ（シリコン）のうちのいずれか１つか、もしくはこれらを少なくとも２つ以上組み合わせた材料を含む。
【００４７】
かかる絶縁膜７２は、光電変換素子５に蓄積された信号電荷が隣接する光電変換素子５へ漏出することを防止する。つまり、絶縁膜７２は、電気的混色の発生を抑制するためのものである。
【００４８】
上述した画素アレイ２３では、増幅トランジスタＡＭＰなどの素子が形成されたＰウェル層４０に帯電した静電気を画素分離部２が備える導電性部材７１および遮光部材７０を介してＮ型エピタキシャル層４１の下面側から外部へアースする。
【００４９】
ここで、図４を参照して、一般的に、Ｐウェル層４０に帯電した静電気をＰウェル層４０の上面に設けられたサブコンタクト９０を用いて外部へアースする画素アレイ２３ａについて説明する。図４は、本実施形態に係る一般的な固体撮像装置が備える画素アレイの模式的な断面を示す説明図である。なお、図４に示す構成要素のうち、図３に示す構成要素と同一の構成要素については、図３に示す構成要素と同一の符号を付すことにより、その詳細な説明を省略する。
【００５０】
図４に示すように、一般的な画素アレイ２３ａにおいては、Ｐウェル層４０の上面にサブコンタクト９０が設けられ、Ｐウェル層４０に帯電した静電気がサブコンタクト９０を通ってグランドに流される。なお、かかる画素アレイ２３ａは、周面全体が絶縁膜７２によって被覆された絶縁部材７３を有する画素分離部２ａを備える。
【００５１】
また、画素分離部２ａは、上端部が絶縁部材７３の下端部に当接し、下端部が半導体層３の受光面から突出する遮光部材７０を備える。かかる遮光部材７０は、配線９を介してグランドに接続されており、反射防止膜６０に帯電した静電気をアースするために用いられる。
【００５２】
このような画素アレイ２３ａでは、Ｐウェル層４０の上面にサブコンタクト９０が設けられるため、Ｐウェル層４０における素子形成面積が狭くなる。したがって、増幅トランジスタＡＭＰのゲートＧのゲート長Ｌ２（図４参照）は、長さの制約を受ける。ここで、ゲート長とは、チャンネル長方向、すなわち、ソース領域３０とドレイン領域３１とを結ぶ方向の長さを表す。
【００５３】
一方、上述した本実施形態に係る画素アレイ２３においては、Ｐウェル層４０の上面にサブコンタクト９０を設ける必要がないため、Ｐウェル層４０における素子形成面積が広くなる。したがって、増幅トランジスタＡＭＰのゲートＧのゲート長Ｌ１（図３参照）は、Ｐウェル層４０の上面にサブコンタクト９０を設けた場合における増幅トランジスタＡＭＰのゲートＧのゲート長Ｌ２の長さよりも長く（Ｌ１＞Ｌ２）することができる。
【００５４】
このように、画素アレイ２３は、Ｐウェル層４０の上面に設けられる増幅トランジスタＡＭＰのゲートＧのゲート長Ｌ１が長くなっているため、ゲート長が短い場合に比べて、増幅トランジスタＡＭＰのゲートＧに印加する駆動電圧を低く抑えることができる。
【００５５】
上述の実施形態に係る画素アレイ２３は、半導体層３の上面から下面まで達し、半導体層３の上面側の一部を除く周面が絶縁膜７２によって被覆された導電性部材７１における下面側の端部が遮光部材７０を介してグランドに接続され、絶縁膜７２が被覆されていない部分がＰウェル層４０に当接する画素分離部２を備える。
【００５６】
これにより、画素アレイ２３は、増幅トランジスタＡＭＰなどの素子が形成されたＰウェル層４０に帯電した静電気を画素分離部２が備える導電性部材７１および遮光部材７０を介してＮ型エピタキシャル層４１の下面側から外部へアースすることができる。
【００５７】
したがって、画素アレイ２３は、Ｐウェル層４０の上面に、Ｐウェル層４０に帯電した静電気を外部へアースするサブコンタクト９０を設ける必要がないため、Ｐウェル層４０における素子形成面積の拡大を図ることができる。
【００５８】
次に、上述した画像アレイ２３の形成方法を含む固体撮像装置１４の製造方法について、図５〜図９を参照して説明する。なお、固体撮像装置１４における画素アレイ２３以外の部分の製造方法は、一般的なＣＭＯＳイメージセンサと同様である。このため、以下では、固体撮像装置１４における画素アレイ２３部分の製造方法について説明する。
【００５９】
図５〜図９は、実施形態に係る固体撮像装置１４の製造工程を示す断面模式図である。なお、図５〜図９には、画素アレイ２３の製造工程を選択的に示すとともに、図３で省略した構成要素についても示している。
【００６０】
図５（ａ）に示すように、画素アレイ２３を製造する場合には、まず、Ｎ型エピタキシャル層４１が上面に形成されたＳｉウェハなどの半導体基板６を準備する。ここで、Ｎ型エピタキシャル層４１は、例えば、半導体基板６の上面にリンなどのＮ型の低濃度の不純物がドープされたＳｉ層をエピタキシャル成長させることによって形成される。
【００６１】
その後、Ｎ型エピタキシャル層４１の上面における所定位置から内部へ、例えば、ボロンなどのＰ型の高濃度の不純物をイオン注入してアニール処理を行うことにより、Ｐウェル層４０を形成する。こうして、Ｎ型エピタキシャル層４１の上面にＰウェル層４０が設けられた半導体層３が形成される。
【００６２】
次に、図５（ｂ）に示すように、半導体層３の上面に、例えば、レジスト９１を塗布して、フォトリソグラフィーによって画素分離部２の形成位置となる部分（図３参照）のレジスト９１を除去し、それ以外のレジスト９１を残す。
【００６３】
かかるレジスト９１をマスクとして使用して、例えば、ＲＩＥ（Reactive  Ion  Etching）を行い、レジスト９１に覆われていない部分の半導体層３を半導体基板６の上面まで除去して貫通溝８０を形成する。具体的には、貫通溝８０は、光電変換素子５の受光面（図３参照）の周りを囲む平面視格子状に形成される。その後、マスクとして使用したレジスト９１を除去する。
【００６４】
続いて、図５（ｃ）に示すように、貫通溝８０の内周面および底面に、例えば、ＣＶＤ（Chemical  Vapor  Deposition）を用いて、例えば、ＳｉＯ２（二酸化シリコン）などの絶縁膜７２を形成する。
【００６５】
そして、図５（ｄ）に示すように、絶縁膜７２によって内周面および底面が被覆された貫通溝８０の内部へ、例えば、ＣＶＤを用いて、ポリシリコンなどの導電性部材７１を形成する。なお、かかる導電性部材７１は、第１導電性部材に相当する。
【００６６】
なお、導電性部材７１として、例えば、Ｗ（タングステン）などの金属材料を用いる場合には、貫通溝８０の内部へ導電性部材７１を形成する前に、貫通溝８０の内周面および底面に、例えば、ＴｉＮ（窒化チタン）などのバリアメタル膜を形成する。
【００６７】
次に、図６（ａ）に示すように、半導体層３の上面に、例えば、レジスト９２を塗布して、フォトリソグラフィーによって張出部８の形成位置となる部分（図３参照）のレジスト９２を除去し、それ以外のレジスト９２を残す。
【００６８】
そして、図６（ｂ）に示すように、かかるレジスト９２をマスクとして使用して、例えば、希フッ酸などによるウェット処理を行い、貫通溝８０の内周面に形成された絶縁膜７２をＮ型エピタキシャル層４１の上面位置に達しない所定の位置まで除去して溝８１を形成する。かかる溝８１の深さは、絶縁膜７２に対するウェットエッチング時間を制御することで制御される。
【００６９】
続いて、図６（ｃ）に示すように、引き続きレジスト９２をマスクとして使用して、溝８１内に、例えば、ＣＶＤを用いて、ポリシリコンなどの導電性部材７１を追加形成する。なお、かかる導電性部材７１は、第２導電性部材に相当する。これにより、導電性部材７１における絶縁膜７２が被覆されていない部分がＰウェル層４０に当接することになる。その後、マスクとして使用したレジスト９２を除去する。
【００７０】
そして、図６（ｄ）に示すように、Ｎ型エピタキシャル層４１における光電変換素子５の形成位置へ、例えば、リンなどＮ型の高濃度の不純物をイオン注入してアニール処理を行うことによって、Ｎ＋型の電荷蓄積領域４２を行列状に２次元配列する。これにより、Ｎ型エピタキシャル層４１には、フォトダイオードである光電変換素子５のＮ＋型の電荷蓄積領域４２が形成される。
【００７１】
その後、図７（ａ）に示すように、Ｐウェル層４０の上面における導電性部材７１の周縁に沿う領域に素子分離部ＳＴＩを形成する。また、素子分離部ＳＴＩは、Ｐウェル層４０の上面から導電性部材７１における絶縁膜７２が被覆されていない部分が覆われる位置まで形成される。これにより、Ｐウェル層４０に形成されるドレイン領域３１からＰウェル層４０に当接する導電性部材７１へのリークを抑制することができる。
【００７２】
そして、Ｐウェル層４０における素子分離部ＳＴＩで囲まれた領域の上面に、ゲート絶縁膜４を介してゲート長Ｌ１の長いゲートＧを形成する。さらに、ゲートＧをマスクにしたセルフアラインでＰウェル層４０の表層部にソース領域３０およびドレイン領域３１を形成する。
【００７３】
次に、図７（ｂ）に示すように、半導体層３の上面に多層配線層６３を形成する。多層配線層６３を形成する工程では、半導体層３の上面にゲートＧなどを覆う層間絶縁膜を形成する。そして、層間絶縁膜に配線パターンのパターンニングを行い、形成された配線パターンへ、例えば、銅などの金属を埋め込むことによって多層配線を形成するという一連の工程を繰り返す。これにより、多層配線層６３が形成される。そして、多層配線層６３の上面に、例えば、Ｓｉウェハなどの支持基板６４を直接貼着する。
【００７４】
この後、図７（ｂ）に示す構造体の天地を反転させた後、半導体基板６の裏面（ここでは、上面側）を研削および研磨し、半導体基板６を所定の厚さになるまで薄化する。そして、図７（ｃ）に示すように、受光面となる半導体層３の裏面（ここでは、上面）を露出させる。
【００７５】
続いて、図８（ａ）に示すように、半導体層３の上面に、例えば、ＣＶＤを用いて、ＳｉＮ（窒化シリコン）などの反射防止膜６０を形成する。そして、反射防止膜６０の上面に、例えば、レジスト９３を塗布して、フォトリソグラフィーによって、遮光部材７０の形成位置となる部分（図３参照）のレジスト９３を除去し、それ以外のレジスト９３を残す。
【００７６】
そして、図８（ｂ）に示すように、かかるレジスト９３をマスクとして使用して、例えば、希フッ酸などによるウェット処理を行い、貫通溝８０内の導電性部材７１を光電変換素子５の受光面よりも下の所定の位置まで除去して溝８２を形成する。かかる溝８２の深さは、導電性部材７１に対するウェットエッチング時間を制御することで制御される。その後、マスクとして使用したレジスト９３を除去する。
【００７７】
こうして、ウェット処理を行って溝８２を形成することで、貫通溝８０における光が入射する側とは逆側の内部に埋め込まれた導電性部材７１が形成される。かかる導電性部材７１の上端面は光電変換素子５の受光面よりも少し下がったところに位置し、導電性部材７１の下端面は多層配線層６３の上端面に当接する。
【００７８】
次に、図８（ｃ）に示すように、反射防止膜６０の上面および溝８２内に、例えば、ＣＶＤを用いて、タングステン膜６５を形成する。そして、タングステン膜６５の上面に、例えば、レジスト９４を塗布して、遮光部材７０の形成位置となる部分（図３参照）のレジスト９４を残し、それ以外のレジスト９４を除去する。
【００７９】
かかるレジスト９４をマスクとして使用して、例えば、ＲＩＥ（Reactive  Ion  Etching）を行い、図９（ａ）に示すように、レジスト９４に覆われていない部分のタングステン膜６５を除去する。その後、マスクとして使用したレジスト９４を除去する。
【００８０】
こうして、貫通溝８０における光が入射する側の内部に埋め込まれた遮光部材７０が形成される。かかる遮光部材７０の上端面は反射防止膜６０の受光面から堆積させたタングステン膜６５の厚さ分だけ突出し、遮光部材７０の下端面は導電性部材７１の上端面に当接する。
【００８１】
そして、遮光部材７０の上端部に、Ｐウェル層４０に帯電した静電気および反射防止膜６０に帯電した静電気をアースするための配線９を接続する。こうして、本実施形態に係るＤＴＩ構造の画素分離部２が形成される。
【００８２】
その後、図９（ｂ）に示すように、遮光部材７０で囲まれた開口部へ、例えば、ＣＶＤを用いて、例えば、窒化シリコンを積層することによって、導波路となる平坦化層６７を形成する。
【００８３】
そして、図９（ｃ）に示すように、平坦化層６７の上面における遮光部材７０の開口部に対応する位置に赤、緑、青、もしくは白のいずれかの色光を選択的に透過させるカラーフィルタ６８を形成する。その後、各カラーフィルタ６８の上面にマイクロレンズ６９を形成することで、画素アレイ２３が製造される。
【００８４】
上述したように、実施形態に係る画素アレイ２３は、半導体層３の上面から下面まで達し、半導体層３の上面側の一部を除く周面が絶縁膜７２によって被覆された導電性部材７１における下面側の端部が遮光部材７０を介してグランドに接続され、絶縁膜７２が被覆されていない部分がＰウェル層４０に当接する画素分離部２を備える。
【００８５】
これにより、画素アレイ２３は、増幅トランジスタＡＭＰなどの素子が形成されたＰウェル層４０に帯電した静電気を画素分離部２が備える導電性部材７１および遮光部材７０を介してＮ型エピタキシャル層４１の下面側から外部へアースすることができる。
【００８６】
したがって、画素アレイ２３は、Ｐウェル層４０の上面に、Ｐウェル層４０に帯電した静電気を外部へアースするサブコンタクト９０などを設ける必要がないため、Ｐウェル層４０における素子形成面積の拡大を図ることができる。
【００８７】
なお、上述した実施形態に係る画素アレイ２３は、１画素毎に導電性部材７１における絶縁膜７２が被覆されていない部分が画素のＰウェル層４０に当接しているが、この形態に限られない。
【００８８】
他の形態としては、画素分離部２に隣接する各画素に、導電性部材７１における絶縁膜７２が被覆されていない各部分が各画素のＰウェル層４０に当接してもよい。
【００８９】
このような形態では、画素分離部２に隣接する各画素のＰウェル層４０に帯電した静電気を、各画素が共用する画素分離部２が備える導電性部材７１および遮光部材７０を介してＮ型エピタキシャル層４１の下面側から外部へアースすることができる。
【００９０】
また、上述した実施形態に係る画素アレイ２３は、画素分離部２における遮光部材７０にアースするための配線９が接続されているが、この形態に限られず、導電性部材７１に配線９を接続してもよい。
【００９１】
このような形態では、多層配線層６３を形成する際に、導電性部材７１に接続する配線９が形成されるため、画素アレイ２３の製造工程の簡略化を図ることができる。
【００９２】
また、上述の実施形態では、エピタキシャル層４１および電荷蓄積領域４２をＮ型、ウェル層４０をＰ型としているが、エピタキシャル層４１および電荷蓄積領域４２をＰ型、ウェル層４０をＮ型として画素アレイ２３を構成するようにしてもよい。また、エピタキシャル層をＰ（Ｎ）型、電荷蓄積領域およびウェル層をＮ（Ｐ）型として画素アレイ２３を構成するようにしてもよい。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２  画素分離部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３  半導体層、  ３０  ソース領域、  ３１  ドレイン領域、  ４  ゲート絶縁膜、  ４０  Ｐウェル層、  ４１  Ｐ型エピタキシャル層、  ４２  Ｎ型の電荷蓄積領域、  ５  光電変換素子、  ６  半導体基板、  ６０  反射防止膜、  ６３  多層配線層、  ６４  支持基板、  ６５  タングステン膜、  ６７  平坦化層、  ６８  カラーフィルタ、  ６９  マイクロレンズ、  ７０  遮光部材、  ７１  導電性部材、  ８  張出部、  ８０  貫通溝、  ８１，８２  溝、  ９  配線、  ９０  サブコンタクト、  ９１，９２，９３，９４  レジスト、  ＡＭＰ  増幅トランジスタ、  Ｇ  ゲート、  ＳＴＩ  素子分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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