(57)【要約】【課題】小規模でPID(Plasma Induced Damage)影響を精度良く測定することができるようにする。【解決手段】半導体装置は、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続されたNMOSFETと、NMOSFETとリングオシレータとの接続を制御するPMOSFETとを備える。本開示は、例えば、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続されたNMOSFETと、NMOSFETとリングオシレータとの接続を制御するPMOSFETとを備えるTEG(Test Element Group)が形成された半導体装置等に適用することができる。【選択図】図４
2017123422.tif 000002
【特許請求の範囲】
【請求項１】
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、
前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタと
を備える半導体装置。
【請求項２】
前記測定用トランジスタの前記ゲートは、前記アンテナ部を介してゲート端子に接続され、
前記アンテナ部と前記ゲート端子の間の配線は、前記アンテナ部の上層の配線層に形成される
ように構成された
請求項１に記載の半導体装置。
【請求項３】
前記配線には、プラズマプロセスのダメージから前記配線を保護する保護回路が接続される
ように構成された
請求項２に記載の半導体装置。
【請求項４】
前記測定用トランジスタと前記スイッチトランジスタの数は複数である
ように構成された
請求項１に記載の半導体装置。
【請求項５】
複数の前記測定用トランジスタの前記ゲートは、前記アンテナ部を介して共通のゲート端子に接続され、
前記複数の測定用トランジスタの各アンテナ部と前記共通のゲート端子の間の配線は、前記アンテナ部の上層の配線層に形成される
ように構成された
請求項４に記載の半導体装置。
【請求項６】
前記配線には、プラズマプロセスのダメージから前記配線を保護する保護回路が接続される
ように構成された
請求項５に記載の半導体装置。
【請求項７】
前記測定用トランジスタの一部と前記スイッチトランジスタの一部は、電源と前記リングオシレータとの間に直列に接続され、
前記測定用トランジスタの他部と前記スイッチトランジスタの他部は、グランドと前記リングオシレータとの間に直列に接続される
ように構成された
請求項４に記載の半導体装置。
【請求項８】
前記アンテナ部が前記ゲートに接続されない参照用トランジスタと、
前記参照用トランジスタと前記リングオシレータとの接続を制御する参照用スイッチトランジスタと
をさらに備える
請求項１に記載の半導体装置。
【請求項９】
前記スイッチトランジスタは、パスゲートにより構成される
ように構成された
請求項１に記載の半導体装置。
【請求項１０】
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、
前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、
前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部と
を備える測定装置。
【請求項１１】
前記測定用トランジスタと前記スイッチトランジスタの数は複数であり、
前記スイッチトランジスタ制御部は、複数の前記スイッチトランジスタを順にオンにする
ように構成された
請求項１０に記載の測定装置。
【請求項１２】
測定装置が、
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御ステップと、
前記スイッチトランジスタ制御ステップの処理により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定ステップと、
前記測定ステップの処理により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力ステップと
を含む測定方法。
【請求項１３】
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、
前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタと
を有する半導体装置と、
前記半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、
前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、
前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部と
を有する測定装置と
を備える半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、測定装置および測定方法、並びに半導体システムに関し、特に、小規模で、PID（Plasma Induced Damage）がトランジスタの閾値電圧の特性に及ぼす影響を精度良く測定することができるようにした半導体装置、測定装置および測定方法、並びに半導体システムに関する。
【背景技術】
【０００２】
PIDは、半導体デバイスの配線や配線間を接続するビア（Via）の形成に使用されるプラズマプロセスに起因するダメージである。PIDは、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)の主にゲートに接続された配線やViaがアンテナとして機能してプラズマプロセス中のチャージを集め、それがゲート絶縁膜に流入することにより発生する。
【０００３】
PIDによりMOSFETの閾値電圧Vthが変動し、閾値電圧Vthの特性が設計時に考慮された特性ばらつきの範囲から乖離すると、半導体デバイスの動作を保証することができなくなる。従って、PIDが閾値電圧Vthの特性に及ぼす影響（以下、PID影響という）を正確に測定し、測定結果に基づいて、プロセス条件やデバイス構造の最適化、閾値電圧Vthの変動を考慮した回路設計などを行うことにより、半導体デバイスの動作を保証可能にすることが必要である。
【０００４】
PID影響を正確に測定するためには、半導体チップ内にTEG（Test Element Group）を配置することが望ましい。
【０００５】
PID影響を測定するTEGの構造としては、ゲートに接続するアンテナ部（詳細は後述する）のゲートとの面積比が異なる複数のMOSFETと、各MOSFETのゲート、ソース、ドレイン、および基板の各端子に配線で接続されたパッド（PAD）とを有する構造がある。この構造を用いたPID影響の測定は、例えば、DUT(Device Under Test)としての各MOSFETのドレイン電流のゲート電圧への依存から各MOSFETの閾値電圧Vthを直接求めることにより行われる。
【０００６】
しかしながら、この構造では、MOSFETのゲート、ソース、ドレイン、および基板の各端子にパッドを接続するため、DUTあたりの面積が大きくなる。従って、半導体チップ内に配置することは困難である。なお、アンテナ部とは、プラズマプロセスにおいてアンテナとして機能する配線やビアである。
【０００７】
一方、リングオシレータのVcc端子とVcc配線間およびVss端子とVss配線間に複数のDUTとしてのMOSFETを並列に挿入することにより、リングオシレータの発振周波数からDUTの特性をモニタリングする構造が考案されている（例えば、非特許文献１参照）。この構造は、複数のDUTが並列に接続され、そのうちの１つが選択される構造であるため、DUTあたりの面積が小さい。従って、非特許文献１に記載されている発明では、この構造を半導体チップ内に複数配置させることにより、半導体チップ内やウエハ面内でのMOSFETの特性のばらつきが評価されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Kelin J. Kuhn etc. ,“Process Technology Variation” IEEE TRANSACTIONS ON ELECTRON DEVICES VOL. 58 NO. 8, AUGAST 2011
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、PID影響を測定するTEGの構造として、非特許文献１の構造を用いることにより、TEG面積を削減することは考えられていない。また、PID影響を測定するTEGの構造として非特許文献１の構造が単に用いられる場合、PID影響を精度良く測定することは困難である。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、小規模でPID影響を精度良く測定することができるようにするものである。
【課題を解決するための手段】
【００１１】
本開示の第１の側面の半導体装置は、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置である。
【００１２】
本開示の第１の側面においては、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとが備えられる。
【００１３】
本開示の第２の側面の測定装置は、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部とを備える測定装置である。
【００１４】
本開示の第２の側面の測定方法は、本開示の第２の側面の測定装置に対応する。
【００１５】
本開示の第２の側面においては、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタがオンにされ、前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数が測定され、測定された前記発振周波数と、前記発振周波数の理想値との差分が出力される。
【００１６】
本開示の第３の側面の半導体システムは、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを有する半導体装置と、前記半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部とを有する測定装置とを備える半導体システムである。
【００１７】
本開示の第３の側面においては、半導体装置が、プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを有し、測定装置が、前記半導体装置の前記スイッチトランジスタをオンにし、前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定し、測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する。
【発明の効果】
【００１８】
本開示の第１乃至第３の側面によれば、小規模でPID影響を精度良く測定することができる。
【００１９】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２０】
【図１】TEGの回路構成の一例を示す図である。
【図２】図１のNMOSFETのオン時の動作を説明する図である。
【図３】本開示を適用した半導体システムの一実施の形態の構成例を示すブロック図である。
【図４】図３の半導体装置のTEGの回路構成例を示す図である。
【図５】図３の測定装置の構成例を示すブロック図である。
【図６】図５の測定装置の測定処理を説明するフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本開示の前提および本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
０．本開示の前提（図１および図２）
１．一実施の形態：半導体システム（図３乃至図６）
【００２２】
＜本開示の前提＞
（TEGの回路構成の一例）
図１は、PID影響を測定するTEGの構造として非特許文献１の構造が単に用いられる場合のTEGの回路構成の一例を示す図である。
【００２３】
図１のTEG１０では、リングオシレータ（ＲＯ）１１のVcc端子とVccに接続する配線との間にDUTとして同一のNMOSFET１２−１乃至１２−Ｎ（Ｎは１より大きい整数）が並列に挿入される。また、TEG１０では、リングオシレータ１１のVss端子とVssに接続する配線との間にDUTとして同一のPMOSFET１３−１乃至１３−Ｎが並列に挿入される。
【００２４】
また、NMOSFET１２−１乃至１２−Ｎのゲートには、それぞれ、DUT選択回路１４に含まれる出力回路２０−１乃至２０−Ｎが接続され、PMOSFET１３−１乃至１３−Ｎのゲートには、それぞれ、出力回路３０−１乃至３０−Ｎが接続される。なお、以下では、NMOSFET１２−１乃至１２−Ｎを特に区別する必要がない場合、それらをまとめてNMOSFET１２という。同様に、PMOSFET１３−１乃至１３−Ｎ、出力回路２０−１乃至２０−Ｎ、出力回路３０−１乃至３０−Ｎのそれぞれをまとめて、PMOSFET１３、出力回路２０、出力回路３０という。
【００２５】
DUT選択回路１４の出力回路２０は、PMOSFET２１とNMOSFET２２が直列に接続されることにより構成され、PMOSFET２１とNMOSFET２２の間にNMOSFET１２のゲートが接続される。出力回路２０は、NMOSFET１２のゲートをオンにすることにより、そのNMOSFET１２をリングオシレータ１１に接続させるDUTとして選択する。
【００２６】
また、DUT選択回路１４の出力回路３０は、NMOSFET３１とPMOSFET３２が直列に接続されることにより構成され、NMOSFET３１とPMOSFET３２の間にPMOSFET１３のゲートが接続される。出力回路３０は、PMOSFET１３のゲートをオンにすることにより、そのPMOSFET１３をリングオシレータ１１に接続させるDUTとして選択する。
【００２７】
NMOSFET１２−２乃至１２−Ｎのゲートにはまた、それぞれ、プラズマプロセスにおいてアンテナとして機能するアンテナ部１６−２乃至１６−Ｎが接続される。PMOSFET１３−２乃至１３−Ｎのゲートにはまた、それぞれ、アンテナ部１７−２乃至１７−Ｎが接続される。
【００２８】
以下では、アンテナ部１６−２乃至１６−Ｎを特に区別する必要がない場合、それらをまとめてアンテナ部１６という。同様に、アンテナ部１７−２乃至１７−Ｎをまとめてアンテナ部１７という。
【００２９】
アンテナ部１６およびアンテナ部１７は、例えば、Poly-Si配線、金属配線、ビアなどのコンタクトホールなどにより構成される。TEG１０が形成される半導体装置が、積層型イメージセンサやWLCSP(Wafer Level Chip-Scale Package)などである場合、アンテナ部１６およびアンテナ部１７は、TSV（Through-Silicon Via）などにより構成されてもよい。
【００３０】
各アンテナ部１６の条件(NMOSFET１２のゲートとの面積比など)および各アンテナ部１７の条件（PMOSFET１３のゲートとの面積比など)は異なっている。
【００３１】
以上のように構成されるTEG１０では、NMOSFET１２の閾値電圧Vthに応じてリングオシレータ１１のVcc端子に印加される電圧が変動し、リングオシレータ１１の発振周波数Freqが変動する。従って、NMOSFET１２のゲートを１つずつ独立してオンにしてリングオシレータ１１に電圧を印加し、リングオシレータ１１の発振周波数Freqを測定することにより、各NMOSFET１２の閾値電圧Vthを測定することが可能である。
【００３２】
その結果、アンテナ部が接続されていないNMOSFET１２−１の閾値電圧Vthと、アンテナ部１６が接続されたNMOSFET１２−２乃至１２−Ｎの閾値電圧Vthとを比較することにより、各アンテナ部１６によるNMOSFET１２へのPID影響を測定することができる。PMOSFET１３においても、NMOSFET１２と同様に、各アンテナ部１７によるPMOSFET１３へのPID影響を測定することができる。
【００３３】
（NMOSFET１２−２のオン時の動作の説明）
図２は、図１のNMOSFET１２−２のオン時の動作を説明する図である。
【００３４】
図２に示すように、出力回路２０の出力部分はインバータの出力部分となるため、n型の拡散層（PsubまたはPwell上のN+拡散層）とp型の拡散層（Nwell上のP+拡散層）により構成される。従って、NMOSFET１２−２のゲートが、出力回路２０−２とアンテナ部１６−２の両方に接続されると、アンテナ部１６−２は、出力回路２０−２内のn型の拡散層とp型の拡散層に接続されることになる。
【００３５】
その結果、PIDのチャージが正であっても負であっても、n型の拡散層とp型の拡散層のいずれかが順方向にバイアスされるため、いずれかの拡散層がPIDを逃がす経路として作用し、アンテナ部１６−２によるPID影響を正確に測定することが難しい。他のNMOSFET１２−３乃至１２−ＮおよびPMOSFET１３−２および１３−Ｎにおいても同様である。
【００３６】
従って、本開示は、NMOSFET１２およびPMOSFET１３とリングオシレータ１１との接続を制御するスイッチングトランジスタを、NMOSFET１２およびPMOSFET１３とは別に設けることにより、出力回路２０および出力回路３０の拡散層にPIDが逃げることを防止する。これにより、PID影響を精度良く測定することができる。
【００３７】
＜一実施の形態＞
（半導体システムの一実施の形態の構成例）
図３は、本開示を適用した半導体システムの一実施の形態の構成例を示すブロック図である。
【００３８】
図３の半導体システム５０は、半導体装置５１と測定装置５２により構成される。
【００３９】
半導体装置５１は、TEGとMOSFETを有する実回路とが形成された半導体チップにより構成される。測定装置５２は、半導体装置５１のTEGを制御することにより、PID影響を測定する。
【００４０】
（TEGの回路構成例）
図４は、図３の半導体装置５１のTEGの回路構成例を示す図である。
【００４１】
図４に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
【００４２】
図４のTEG６０の構成は、NMOSFET１２−１乃至１２−Ｎの代わりに、NMOSFET６１−１乃至６１−ＮとPMOSFET６２−１乃至６２−Ｎが設けられる点、PMOSFET１３−１乃至１３−Ｎの代わりに、PMOSFET６７−１乃至６７−ＮとNMOSFET６８−１乃至６８−Ｎが設けられる点、配線部６３および配線部６９、配線部６４および配線部７０、PAD６５およびPAD７１、並びに保護回路６６および保護回路７２が新たに設けられる点が、図１のTEG１０の構成と異なる。
【００４３】
なお、以下では、NMOSFET６１−１乃至６１−Ｎを特に区別する必要がない場合、それらをまとめてNMOSFET６１という。同様に、PMOSFET６２−１乃至６２−Ｎ、PMOSFET６７−１乃至６７−Ｎ、NMOSFET６８−１乃至６８−Ｎをまとめて、PMOSFET６２、PMOSFET６７、NMOSFET６８という。
【００４４】
NMOSFET６１は、PID影響を測定するDUTとしての測定用トランジスタであり、PMOSFET６２は、NMOSFET６１とリングオシレータ１１との接続を制御するスイッチトランジスタである。NMOSFET６１とPMOSFET６２は、Vcc（電源）とリングオシレータ１１のVcc端子の間に直列に接続される。
【００４５】
具体的には、NMOSFET６１のドレインは、VCCに接続され、ソースは、PMOSFET６２のソースに接続される。NMOSFET６１−１（参照用トランジスタ）のゲートは、アンテナ部には接続されずに、直接PAD６５に接続される。NMOSFET６１−２乃至６１−Ｎ（測定用トランジスタ）のゲートは、それぞれ、アンテナ部１６−２乃至１６−Ｎ、配線部６３、および配線部６４を介して、PAD６５（ゲート端子）に接続される。
【００４６】
PMOSFET６２のソースは、NMOSFET６１のソースに接続され、ドレインは、リングオシレータ１１のVcc端子と接続する。PMOSFET６２のゲートは、DUT選択回路１４の出力回路２０に接続される。出力回路２０は、PMOSFET６２のゲートをオンにすることにより、そのPMOSFET６２に接続するNMOSFET６１をリングオシレータ１１に接続されるDUTとして選択する。
【００４７】
配線部６３は、アンテナ部１６および配線部６４よりも後に形成される、アンテナ部１６および配線部６４の上層の配線層に形成される配線やビアである。これにより、DUTとしてのNMOSFET６１以外のPAD６５におけるPID影響が最小限となり、PID影響の測定の精度をより向上させることができる。配線部６３には、配線部６４を介して保護回路６６が接続されている。
【００４８】
配線部６４は、アンテナ部１６と同一の層に配置された配線やビアなどであり、アンテナ部１６とPAD６５を接続する。
【００４９】
PAD６５は、NMOSFET６１のゲートに所定の電位を供給する。保護回路６６は、配線部６４を介して配線部６３に接続され、PIDを逃すことによりPIDから配線部６３を保護する。
【００５０】
PMOSFET６７は、PID影響を測定するDUTとしての測定用トランジスタであり、NMOSFET６８は、PMOSFET６７とリングオシレータ１１との接続を制御するスイッチトランジスタである。PMOSFET６７とNMOSFET６８は、VSS（グランド）とリングオシレータ１１のVss端子との間に直列に接続される。
【００５１】
具体的には、PMOSFET６７のドレインは、VSSに接続され、ソースは、NMOSFET６８のソースに接続される。PMOSFET６７−１（参照用トランジスタ）のゲートは、アンテナ部には接続されずに、直接PAD７１に接続される。PMOSFET６７−２乃至６７−Ｎ（測定用トランジスタ）のゲートは、それぞれ、アンテナ部１７−２乃至１７−Ｎ、配線部６９、および配線部７０を介して、PAD７１（ゲート端子）に接続される。
【００５２】
NMOSFET６８のソースは、PMOSFET６７のソースに接続され、ドレインは、リングオシレータ１１のVSS端子と接続する。NMOSFET６８のゲートは、DUT選択回路１４の出力回路３０に接続される。出力回路３０は、NMOSFET６８のゲートをオンにすることにより、そのNMOSFET６８に接続するPMOSFET６７をリングオシレータ１１に接続されるDUTとして選択する。
【００５３】
配線部６９は、アンテナ部１７および配線部７０よりも後に形成される、アンテナ部１７および配線部７０の上層の配線層に形成される配線やビアである。これにより、DUTとしてのPMOSFET６７以外のPAD７１におけるPID影響が最小限となり、PID影響の測定の精度をより向上させることができる。配線部６９には、配線部７０を介して保護回路７２が接続されている。
【００５４】
配線部７０は、アンテナ部１７と同一の層に配置された配線やビアなどであり、配線部７０とPAD７１を接続する。
【００５５】
PAD７１は、PMOSFET６７のゲートに所定の電位を供給する。保護回路７２は、配線部７０を介して配線部６９に接続され、PIDを逃すことによりPIDから配線部６９を保護する。
【００５６】
以上のように構成されるTEG６０では、ゲートがアンテナ部１６に接続される測定用トランジスタとしてのNMOSFET６１（PMOSFET６７）と、ゲートが出力回路２０（３０）に接続されるスイッチトランジスタとしてのPMOSFET６２（NMOSFET６８）が、別々に設けられる。従って、アンテナ部１６（１７）が、出力回路２０（３０）の拡散層に接続されない。よって、アンテナ部１６（１７）で発生するPIDが出力回路２０（３０）の拡散層に逃げることを防止することができる。その結果、アンテナ部１６（１７）によるPID影響を精度良く測定することができる。
【００５７】
なお、スイッチトランジスタは、パスゲートにより構成されるようにしてもよい。この場合、抵抗が小さくなる。また、TEG６０は、リングオシレータ１１のVcc端子とVss端子のいずれか一方にのみ測定用トランジスタおよびスイッチトランジスタが接続されるようにしてもよい。
【００５８】
（測定装置の構成例）
図５は、図３の測定装置５２の構成例を示すブロック図である。
【００５９】
測定装置５２は、スイッチトランジスタ制御部９１、測定部９３、および出力部９４により構成される。
【００６０】
スイッチトランジスタ制御部９１は、スイッチトランジスタとしてのPMOSFET６２およびNMOSFET６８（図４）のゲートに順に電圧を印加してゲートを順にオンにするように、DUT選択回路１４を制御する。
【００６１】
測定部９３は、スイッチトランジスタ制御部９１の制御によりPMOSFET６２またはNMOSFET６８がオンされたときにリングオシレータ１１から出力される発振周波数Freqを測定する。
【００６２】
出力部９４は、PMOSFET６２−１がオンにされたときに測定部９３により測定された発振周波数Freqを、PMOSFET６２−２乃至６２−Ｎがオンにされたときに測定部９３により測定される発振周波数Freqの理想値とする。そして、出力部９４は、PMOSFET６２−２乃至６２−Ｎのそれぞれがオンにされたときに測定部９３により測定された発振周波数Freqと、その発振周波数Freqの理想値との差分を、NMOSFET６１−２乃至６１−ＮそれぞれのPID影響の測定結果として出力する。
【００６３】
出力部９４は、NMOSFET６８−１がオンにされたときに測定部９３により測定された発振周波数Freqを、NMOSFET６８−２乃至６８−Ｎがオンにされたときに測定部９３により測定される発振周波数Freqの理想値とする。そして、出力部９４は、NMOSFET６８−２乃至６８−Ｎのそれぞれがオンにされたときに測定部９３により測定された発振周波数Freqと、その発振周波数Freqの理想値との差分を、PMOSFET６７−２乃至６７−ＮそれぞれのPID影響の測定結果として出力する。
【００６４】
即ち、DUTであるNMOSFET６１（PMOSFET６８）の閾値電圧Vthに応じてリングオシレータ１１のVcc端子（Vss端子）に印加される電圧が変動し、リングオシレータ１１の発振周波数Freqが変動する。従って、測定装置５２は、各PMOSFET６２−２乃至６２−Ｎ（各NMOSFET６８−２乃至６８−Ｎ）がオンにされ、各NMOSFET６１−２乃至６１−Ｎ（各PMOSFET６７−２乃至６７−Ｎ）とリングオシレータ１１のVcc端子（Vss端子）が接続されたときの発振周波数Freqと理想値とのずれを、各NMOSFET６１−２乃至６１−Ｎ（各PMOSFET６７−２乃至６７−Ｎ）のPID影響の測定結果として出力する。
【００６５】
なお、TEG６０には、NMOSFET６１−１,PMOSFET６２−１、および出力回路２０−１、並びに、PMOSFET６７−１,NMOSFET６８−１、および出力回路３０−１が設けられなくてもよい。この場合、予め知られているNMOSFET６１−２乃至６１−Ｎ（PMOSFET６７−２乃至６７−Ｎ）を構成するNMOSFET(PMOSFET)の特性に対応する発振周波数Freqが理想値とされる。
【００６６】
（測定装置の処理の説明）
図６は、図５の測定装置５２のNMOSFET６１−２乃至６１−ＮのPID影響を測定する測定処理を説明するフローチャートである。
【００６７】
図６のステップＳ１１において、測定装置５２のスイッチトランジスタ制御部９１は、カウント値ｉを１に設定する。
【００６８】
ステップＳ１２において、スイッチトランジスタ制御部９１は、DUT選択回路１４を制御し、PMOSFET６２−ｉをオンにさせる。ステップＳ１３において、測定部９３は、リングオシレータ１１から出力される発振周波数Freqを測定する。
【００６９】
ステップＳ１４において、スイッチトランジスタ制御部９１は、カウント値ｉが１であるかどうかを判定する。ステップＳ１４でカウント値ｉが１ではないと判定された場合、処理はステップＳ１５に進む。
【００７０】
ステップＳ１５において、出力部９４は、ステップＳ１３で測定された発振周波数Freqと、その発振周波数Freqの理想値との差分を、NMOSFET６１−ｉのPID影響の測定結果として出力する。
【００７１】
ステップＳ１６において、スイッチトランジスタ制御部９１は、カウント値ｉがＮ以上であるかどうか、即ちPMOSFET６２−１乃至６２−Ｎの全ての発振周波数Freqが測定されたかどうかを判定する。ステップＳ１６でカウント値ｉがＮ以上ではないと判定された場合、即ちまだPMOSFET６２−１乃至６２−Ｎの全ての発振周波数Freqが測定されていない場合、処理はステップＳ１８に進む。
【００７２】
一方、ステップＳ１４でカウント値ｉが１であると判定された場合、ステップＳ１７において、出力部９４は、ステップＳ１３で測定された発振周波数Freqを発振周波数Freqの理想値とする。
【００７３】
ステップＳ１８において、スイッチトランジスタ制御部９１は、カウント値ｉを１だけインクリメントして、処理をステップＳ１２に戻す。そして、カウント値ｉがＮになるまで、ステップＳ１２乃至Ｓ１８の処理が繰り返される。
【００７４】
また、ステップＳ１６でカウント値ｉがＮ以上であると判定された場合、即ちPMOSFET６２−１乃至６２−Ｎの全ての発振周波数Freqが測定された場合、処理は終了する。
【００７５】
PMOSFET６７−２乃至６７−ＮのPID影響を測定する測定処理は、NMOSFET６１がPMOSFET６７に代わり、PMOSFET６２がNMOSFET６８に代わる点を除いて、図６の測定処理と同様であるため、説明は省略する。
【００７６】
以上のように、半導体装置５１では、アンテナ部１６（１７）がゲートに接続されたNMOSFET６１（PMOSFET６７）と、NMOSFET６１（PMOSFET６７）とリングオシレータ１１との接続を制御するPMOSFET６２（NMOSFET６８）とが、Vcc（Vss）とリングオシレータ１１との間に直列に接続される。
【００７７】
従って、アンテナ部１６（１７）と出力回路２０（３０）が接続せず、アンテナ部１６（１７）によるPIDが出力回路２０（３０）に逃げ出すことを防止することができる。よって、PID影響を精度良く測定することができる。その結果、測定されたPID影響に基づいて、プロセス条件やデバイス構造の最適化、閾値電圧Vthの変動を考慮した回路設計などを行うことにより、半導体装置５１の動作保証を確実に行うことができる。
【００７８】
また、DUTとしてのNMOSFET６１（PMOSFET６７）が、Vcc（Vss）とリングオシレータ１１との間に並列に接続される。従って、DUTごとに各MOSFETのゲート、ソース、ドレイン、および基板の各端子に配線で接続されたPADを有し、各DUTの閾値電圧Vthを直接測定する場合に比べて、DUTあたりのTEG６０の面積を削減することができる。
【００７９】
これにより、半導体装置５１を構成する半導体チップ内にTEG６０を配置することができる。その結果、半導体装置５１におけるPID影響の時系列の傾向の管理、正常に動作する半導体装置５１の選別等を行うことができる。また、TEG６０が形成された半導体装置５１のサイズを小さくすることができる。
【００８０】
なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、配線を介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
【００８１】
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【００８２】
さらに、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００８３】
また、本開示は、以下のような構成もとることができる。
【００８４】
（１）
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、
前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタと
を備える半導体装置。
（２）
前記測定用トランジスタの前記ゲートは、前記アンテナ部を介してゲート端子に接続され、
前記アンテナ部と前記ゲート端子の間の配線は、前記アンテナ部の上層の配線層に形成される
ように構成された
前記（１）に記載の半導体装置。
（３）
前記配線には、プラズマプロセスのダメージから前記配線を保護する保護回路が接続される
ように構成された
前記（２）に記載の半導体装置。
（４）
前記測定用トランジスタと前記スイッチトランジスタの数は複数である
ように構成された
前記（１）に記載の半導体装置。
（５）
複数の前記測定用トランジスタの前記ゲートは、前記アンテナ部を介して共通のゲート端子に接続され、
前記複数の測定用トランジスタの各アンテナ部と前記共通のゲート端子の間の配線は、前記アンテナ部の上層の配線層に形成される
ように構成された
前記（４）に記載の半導体装置。
（６）
前記配線には、プラズマプロセスのダメージから前記配線を保護する保護回路が接続される
ように構成された
前記（５）に記載の半導体装置。
（７）
前記測定用トランジスタの一部と前記スイッチトランジスタの一部は、電源と前記リングオシレータとの間に直列に接続され、
前記測定用トランジスタの他部と前記スイッチトランジスタの他部は、グランドと前記リングオシレータとの間に直列に接続される
ように構成された
前記（４）乃至（６）のいずれかに記載の半導体装置。
（８）
前記アンテナ部が前記ゲートに接続されない参照用トランジスタと、
前記参照用トランジスタと前記リングオシレータとの接続を制御する参照用スイッチトランジスタと
をさらに備える
前記（１）乃至（７）のいずれかに記載の半導体装置。
（９）
前記スイッチトランジスタは、パスゲートにより構成される
ように構成された
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、
前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、
前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部と
を備える測定装置。
（１１）
前記測定用トランジスタと前記スイッチトランジスタの数は複数であり、
前記スイッチトランジスタ制御部は、複数の前記スイッチトランジスタを順にオンにする
ように構成された
前記（１０）に記載の測定装置。
（１２）
測定装置が、
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタとを備える半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御ステップと、
前記スイッチトランジスタ制御ステップの処理により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定ステップと、
前記測定ステップの処理により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力ステップと
を含む測定方法。
（１３）
プラズマプロセスにおいてアンテナとして機能するアンテナ部がゲートに接続された測定用トランジスタと、
前記測定用トランジスタとリングオシレータとの接続を制御するスイッチトランジスタと
を有する半導体装置と、
前記半導体装置の前記スイッチトランジスタをオンにするスイッチトランジスタ制御部と、
前記スイッチトランジスタ制御部により前記スイッチトランジスタがオンされたときに前記リングオシレータから出力される発振周波数を測定する測定部と、
前記測定部により測定された前記発振周波数と、前記発振周波数の理想値との差分を出力する出力部と
を有する測定装置と
を備える半導体システム。
【符号の説明】
【００８５】
１１  リングオシレータ,  １６−２乃至１６−Ｎ,１７−２乃至１７−Ｎ  アンテナ部,  ５０  半導体システム,  ５１  半導体装置,  ５２  測定装置,  ６１−１乃至６１−Ｎ  NMOSFET,  ６２−１乃至６２−Ｎ  PMOSFET,  ６３  配線部,  ６５  PAD,  ６６  保護回路,  ６７−１乃至６７−Ｎ  PMOSFET,  ６８−１乃至６８−Ｎ  NMOSFET，  ６９  配線部,  ７１  PAD，  ７２  保護回路，  ９１  スイッチトランジスタ制御部,  ９３  測定部,  ９４  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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