(57)【要約】【課題】高密度化が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、積層体と、半導体ピラーと、メモリ膜と、構造体と、接続部と、を含む。前記積層体は、第１導電層及び第２導電層を含む。前記第２導電層は、前記第１導電層と第１方向において、第１の絶縁領域を介して、離間している。前記半導体ピラーは、前記積層体内を前記第１方向に延びる。前記メモリ膜は、前記積層体と前記半導体ピラーとの間に設けられている。前記第１導電層は、前記第１方向において前記第２導電層と重ならない第１領域と、前記第１方向において前記第２導電層と重なる第２領域と、を含む。前記構造体は、前記第１領域内を前記第１領域の表面の位置まで前記第１方向に延びる。前記接続部は、前記第１導電層と電気的に接続されている。【選択図】図１
2017123450.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、
前記第１導電層と第１方向において第１の絶縁領域を介して離間した第２導電層と、
を含む積層体と、
前記積層体内を前記第１方向に延びる半導体ピラーと、
前記積層体と前記半導体ピラーとの間に設けられたメモリ膜と、
構造体と、
接続部と、
を備え、
前記第１導電層は、前記第１方向において前記第２導電層と重ならない第１領域と、前記第１方向において前記第２導電層と重なる第２領域と、を含み、
前記構造体は、前記第１領域内を前記第１領域の表面の位置まで前記第１方向に延び、
前記接続部は、前記第１導電層と電気的に接続されている、半導体記憶装置。
【請求項２】
前記接続部の少なくとも一部は、前記第１方向において前記構造体と重なる請求項１記載の半導体記憶装置。
【請求項３】
前記積層体は、前記第１導電層及び前記第２導電層と前記第１方向において第２の絶縁領域を介して離間する第３導電層をさらに含み、
前記第１導電層は、前記第１方向と交差する第２方向において前記メモリ膜と離間し前記第２方向と交差する第１端面を含み、
前記第２導電層は、前記第２方向において前記メモリ膜と離間し前記第２方向と交差する第２端面を含み、
前記第３導電層は、前記第２方向において前記メモリ膜と離間し前記第２方向と交差する第３端面を含み、
前記第１端面と前記メモリ膜との間の第１距離は、前記第２端面と前記メモリ膜との間の第２距離よりも長く、
前記第２距離は、前記第３導電層と前記メモリ膜との間の第３距離よりも長い請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２導電層は、前記第１方向において前記第３導電層と重ならない第３領域と、前記第１方向において前記第３導電層と重なる第４領域と、を含み、
前記第１領域は、前記第１端面と前記第２領域との間に位置し、
前記第３領域は、前記２端面と前記第４領域との間に位置する請求項３記載の半導体記憶装置。
【請求項５】
前記接続部は、前記第１方向において前記構造体と重ならない請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記積層体上に設けられた絶縁層をさらに備え、
前記接続部は、前記絶縁層内において前記第１方向に延在する、請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記構造体は、シリコン酸化物を含む第１絶縁部と、シリコン窒化物を含む第２絶縁部と、を含み、
前記第１絶縁部は、前記第２絶縁部と前記第１領域との間に設けられている請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記構造体は、第１膜、第２膜、第３膜、第４膜、及びコア絶縁部を含み、
前記第１膜は、前記コア絶縁部と前記第１領域の間に設けられ、
前記第２膜は、前記コア絶縁部と前記第１膜との間に設けられ、
前記第３膜は、前記コア絶縁部と前記第２膜との間に設けられ、
前記第４膜は、前記コア絶縁部と前記第３膜との間に設けられている請求項１〜６のいずれかに記載の半導体記憶装置。
【請求項９】
メモリ領域及び接続領域が設定された基板上に第１方向に互いに離隔して並ぶ複数の第１層を含む積層体を形成する工程と、
前記メモリ領域において、前記積層体を前記第１方向に貫通するメモリホールを形成し、前記接続領域において、前記積層体を前記第１方向に貫通するホールを形成する工程と、
前記メモリホール内の側壁にメモリ膜を形成し、前記メモリホール内に半導体ピラーを形成し、前記ホール内に構造体を形成する第１工程と、
前記接続領域において、前記積層体の一部及び構造体の一部を除去することにより階段部を形成する工程と、
前記積層体上に絶縁層を形成する工程と、
前記積層体内及び前記絶縁層内を、前記第１方向、及び、前記第１方向と交差する第２方向に広がるスリットを形成すると、
前記スリットに供給されるエッチング液によって前記複数の第１層を除去する工程と、
前記複数の第１層が除去された空間に複数の導電層を形成する工程と、
前記接続領域において、前記絶縁層をＺ方向に貫通し前記複数の導電層の内の１つと電気的に接続される接続部を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１０】
前記第１工程において、前記ホールの側壁に第１絶縁部が形成され、前記ホール内に第２絶縁部が形成されることで前記構造体が形成される請求項９記載の半導体記憶装置。
【請求項１１】
前記第１層は、シリコン窒化物を含む材料によって形成され、前記第１絶縁部は、シリコン酸化物を含む材料によって形成され、前記第２絶縁部は、シリコン窒化物を含む材料によって形成される請求項１０記載の半導体記憶装置。
【請求項１２】
前記第１工程において、前記ホールの側壁に第１膜が形成され、前記第１膜の内壁に第２膜が形成され、前記第２膜の内壁に第３膜が形成され、前記第３膜の内壁に第４膜が形成され、前記ホール内にコア絶縁部が形成されることで前記構造体が形成される請求項９記載の半導体記憶装置。
【請求項１３】
前記第１膜は、シリコン酸化物及びアルミニウム酸化物の少なくとも一方を含む材料を用いて形成され、前記第２膜は、シリコン窒化物を含む材料を用いて形成され、前記第３膜は、シリコン酸化物及びアルミニウム酸化物の少なくとも一方を含む材料を用いて形成され、前記第４膜は、シリコンを含む材料を用いて形成され、前記コア絶縁部は、シリコン酸化物を含む材料を用いて形成される請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元的にメモリセルを集積した３次元積層型の半導体記憶装置が提案されている。このような半導体記憶装置において、高密度化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１３８９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高密度化が可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、積層体と、半導体ピラーと、メモリ膜と、構造体と、接続部と、を含む。前記積層体は、第１導電層及び第２導電層を含む。前記第２導電層は、前記第１導電層と第１方向において第１の絶縁領域を介して離間している。前記半導体ピラーは、前記積層体内を前記第１方向に延びる。前記メモリ膜は、前記積層体と前記半導体ピラーとの間に設けられている。前記第１導電層は、前記第１方向において前記第２導電層と重ならない第１領域と、前記第１方向において前記第２導電層と重なる第２領域と、を含む。前記構造体は、前記第１領域内を前記第１領域の表面の位置まで前記第１方向に延びる。前記接続部は、前記第１導電層と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する断面図である。
【図２】実施形態に係る半導体記憶装置を例示する平面図である。
【図３】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図６】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図１０】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図１３】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、実施形態に係る半導体記憶装置の一部を例示する斜視図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、実施形態に係る半導体記憶装置の一部を例示する平面図である。
【図１６】実施形態に係る半導体記憶装置を例示する断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、実施形態に係る半導体記憶装置の一部を例示する断面図である。
【図１８】実施形態に係る半導体記憶装置を例示する斜視図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、実施形態に係る半導体記憶装置を例示する断面図である。
図２は、実施形態に係る半導体記憶装置を例示する平面図である。
【０００８】
図１に示すように、本実施形態に係る半導体記憶装置１００には、基板１０が設けられている。基板１０上には、半導体ピラーＳＰ、積層体ＭＬ及びメモリ膜ＭＦが設けられている。
【０００９】
積層体ＭＬは、交互に積層された複数の導電層２１及び複数の絶縁層２２を含む。複数の導電層２１及び複数の絶縁層２２の積層方向（第１方向）をＺ方向とする。Ｚ方向に対して垂直な１つの方向をＸ方向とする。Ｚ方向及びＸ方向に対して垂直な方向をＹ方向とする。
【００１０】
積層体ＭＬは、基板１０の面１０ｕ（上面）の上に設けられる。面１０ｕは、例えば、Ｘ−Ｙ平面に沿って広がる。Ｚ方向は、面１０ｕに対して実質的に垂直である。
【００１１】
複数の導電層２１は、例えば、第１導電層２１ａ、第２導電層２１ｂ、第３導電層２１ｃ及び第４導電層２１ｄを含む。第１〜第４導電層２１ａ〜２１ｄは、この順で、Ｚ方向に沿って並ぶ。第１〜第４導電層２１ａ〜２１ｄは、Ｚ方向において、互いに離間している。
【００１２】
例えば、複数の絶縁層２２は、第１絶縁層２２ａ、第２絶縁層２２ｂ、第３絶縁層２２ｃ、第４絶縁層２２ｄ及び第５絶縁層２２ｅを含む。これらの絶縁層は、この順で、Ｚ方向に沿って並ぶ。第１絶縁層２２ａ〜第５絶縁層２２ｅは、Ｚ方向において、互いに離間している。
【００１３】
半導体記憶装置１００には、メモリ領域ＭＲ及び接続領域ＣＲが設定されている。複数の導電層２１は、メモリ領域ＭＲ及び接続領域ＣＲに設けられている。
【００１４】
半導体ピラーＳＰは、メモリ領域ＭＲに設けられている。半導体ピラーＳＰは、積層体ＭＬ内をＺ方向に沿って延びる。半導体ピラーＳＰは、基板１０と電気的に接続されている。
【００１５】
メモリ膜ＭＦは、半導体ピラーＳＰと積層体ＭＬとの間に設けられている。例えば、メモリ膜ＭＦは、電荷蓄積膜を含む。複数の導電層２１と半導体ピラーＳＰとの間の領域は、メモリセルＭＣとなる。
【００１６】
接続領域ＣＲにおいて、複数の接続部ＣＣが設けられている。複数の接続部ＣＣは、Ｚ方向に沿って延びる。例えば、複数の接続部ＣＣの１つは、複数の導電層２１の１つと電気的に接続される。
【００１７】
接続領域ＣＲにおいて、積層体ＭＬは、階段部ＭＢを含む。階段部ＭＢにおいて、複数の導電層２１の端部の位置は、階段状に変化する。すなわち、複数の導電層２１の端部と半導体ピラーＳＰとの間の距離は、基板１０からの距離が長くなるに従って、短くなる。
【００１８】
階段部ＭＢにおいて、複数の絶縁層２２の端部と半導体ピラーＳＰとの間の距離は、基板１０からの距離が長くなるに従って、短くなる。複数の導電層２１の端部を階段状に配置することで、所定の接続部ＣＣと所定の導電層２１との接続が容易になる。
【００１９】
積層体ＭＬ上には、絶縁層３１が設けられている。つまり、接続領域ＣＲにおける階段部ＭＢ上、及び、メモリ領域ＭＲにおける積層体ＭＬ上には、絶縁層３１が設けられている。
【００２０】
接続領域ＣＲにおいて、複数の接続部ＣＣは、絶縁層３１内をＺ方向に延びる。半導体ピラーＳＰ上には、絶縁層３１内をＺ方向に延びるプラグ５１が設けられている。プラグ５１は、半導体ピラーＳＰと電気的に接続されている。
【００２１】
接続領域ＣＲにおいて、積層体ＭＬの階段部ＭＢ内には、複数の構造体ＨＲが設けられている。複数の構造体ＨＲは、積層体ＭＬ内をＺ方向に延びる。
【００２２】
実施形態において、複数の接続部ＣＣのそれぞれは、複数の導電層２１のそれぞれと接続され、例えば、複数の導電層２１のコンタクトプラグとなる。一方、例えば、複数の構造体ＨＲは、複数の導電層２１を支持する。一方、複数の構造体ＨＲは、例えば、複数の導電層２１の機械的な強度を向上する。実施形態においては、Ｚ方向のおいて、接続部ＣＣと重なる領域に、構造体ＨＲの少なくとも一部が設けられている。
【００２３】
例えば、構造体（例えば第２構造体ＨＲ２）は、複数の導電層２１（後述する第３領域ｒ３及び第１領域ｒ１）内をＺ方向に延びる。接続部（第２接続部ＣＣ２）は、第２導電層２１ｂと電気的に接続されており、Ｚ方向において、構造体（ＨＲ２）の少なくとも一部と重なる。
【００２４】
これにより、接続部ＣＣと構造体ＨＲとが重ならない場合に比べて、接続領域ＣＲを狭くできる。これにより、半導体記憶装置の密度を高めることが可能となる。
【００２５】
例えば、複数の接続部ＣＣは、第１接続部ＣＣ１、第２接続部ＣＣ２、第３接続部ＣＣ３及び第４接続部ＣＣ４を含む。
【００２６】
第１導電層２１ａの端部は、第１端面ｅ１を含む。第２導電層２１ｂの端部は、第２端面ｅ２を含む。第３導電層２１ｃの端部は、第３端面ｅ３を含む。第４導電層２１ｄの端部は、第４端面ｅ４を含む。
【００２７】
第１端面ｅ１と半導体ピラーＳＰは、例えば、Ｘ方向において離間している。第２端面ｅ２と半導体ピラーＳＰは、例えば、Ｘ方向において離間している。第３端面ｅ３と半導体ピラーＳＰは、例えば、Ｘ方向において離間している。第４端面ｅ４と半導体ピラーＳＰは、例えば、Ｘ方向において離間している。
【００２８】
第１端面ｅ１と半導体ピラーＳＰとの間の第１距離ｓ１は、第２端面ｅ２と半導体ピラーＳＰとの間の第２距離ｓ２よりも長い。第２距離ｓ２は、第３端面ｅ３と半導体ピラーＳＰとの間の第３距離ｓ３よりも長い。第３距離ｓ３は、第４端面ｅ４と半導体ピラーＳＰとの間の第４距離ｓ４よりも長い。
【００２９】
第１導電層２１ａは、接続領域ＣＲにおいて、第２導電層２１ｂとＺ方向において重ならない第１領域ｒ１を含む。第１導電層２１ａは、接続領域ＣＲにおいて、第２導電層２１ｂとＺ方向において重なる第２領域ｒ２を含む。
【００３０】
第２導電層２１ｂは、接続領域ＣＲにおいて、第３導電層２１ｃとＺ方向において重ならない第３領域ｒ３を含む。第２導電層２１ｂは、接続領域ＣＲにおいて、第３導電層２１ｃとＺ方向において重なる第４領域ｒ４を含む。
【００３１】
第３導電層２１ｃは、接続領域ＣＲにおいて、第４導電層２１ｄとＺ方向において重ならない第５領域ｒ５を含む。第３導電層２１ｃは、接続領域ＣＲにおいて、第４導電層２１ｄとＺ方向において重なる第６領域ｒ６を含む。
【００３２】
第４導電層２１ｃは、接続領域ＣＲにおいて、第７領域ｒ７を含む。
【００３３】
実施形態において、図１に示すように、第１領域ｒ１は、Ｘ方向において、第１端面ｅ１と第２領域ｒ２との間に位置する。第３領域ｒ３は、Ｘ方向において、第２端面ｅ２と第４領域ｒ４との間に位置する。第５領域ｒ５は、Ｘ方向において、第３端面ｅ３と第６領域ｒ６との間に位置する。第７領域ｒ７は、Ｘ方向において、第４端面ｅ４と半導体ピラーＳＰとの間に位置する。
【００３４】
例えば、第１接続部ＣＣ１は、第１導電層２１ａの第１領域ｒ１と電気的に接続される。例えば、第２接続部ＣＣ２は、第２導電層２１ｂの第３領域ｒ３と電気的に接続される。例えば、第３接続部ＣＣ３は、第３導電層２１ｃの第５領域ｒ５と電気的に接続される。例えば、第４接続部ＣＣ４は、第４導電層２１ｄの第７領域ｒ７と電気的に接続される。
【００３５】
複数の構造体ＨＲは、複数の第１構造体ＨＲ１、複数の第２構造体ＨＲ２、複数の第３構造体ＨＲ３及び複数の第４構造体ＨＲ４を含む。
【００３６】
複数の第１構造体ＨＲ１は、Ｚ方向において、第１領域ｒ１の一部と重なる。複数の第２構造体ＨＲ２は、Ｚ方向において、第２領域ｒ２の一部及び第３領域ｒ３の一部と重なる。複数の第３構造体ＨＲ３は、Ｚ方向において、第２領域ｒ２の一部及び第４領域ｒ４の一部及び第５領域ｒ５の一部と重なる。複数の第４構造体は、Ｚ方向において、第２領域ｒ２の一部、第４領域ｒ４の一部、第６領域ｒ６の一部、及び、第７領域の一部と重なる。
【００３７】
複数の第１構造体ＨＲ１は、Ｚ方向において第１領域ｒ１と重なる階段部ＭＢ内をＺ方向に延びる。例えば、複数の第１構造体ＨＲ１は、第１領域ｒ１の上面の表面の位置までＺ方向に延びる。
【００３８】
複数の第２構造体ＨＲ２は、Ｚ方向において第３領域ｒ３と重なる階段部ＭＢ内をＺ方向に延びる。すなわち、複数の第２構造体ＨＲ２は、第１導電層２１ａの第２領域ｒ２内、及び、第２導電層２１ｂの第３領域ｒ３内をＺ方向に延びる。例えば、複数の第２構造体ＨＲ２は、第３領域ｒ３の上面の表面の位置までＺ方向に延びる。
【００３９】
複数の第３構造体ＨＲ３は、Ｚ方向において第５領域ｒ５と重なる階段部ＭＢ内をＺ方向に延びる。すなわち、複数の第３構造体ＨＲ３は、第１導電層２１ａの第２領域ｒ２内、第２導電層２１ｂの第４領域ｒ４内、及び、第３導電層２１ｃの第５領域ｒ５内をＺ方向に延びる。例えば、複数の第３構造体ＨＲ３は、第５領域ｒ５の上面の表面の位置までＺ方向に延びる。
【００４０】
複数の第４構造体ＨＲ４は、階段部ＭＢのＺ方向において第４領域ｒ４と重なる部分内をＺ方向に延びる。すなわち、複数の第４構造体ＨＲ４は、第１導電層２１ａの第２領域ｒ２内、第２導電層２１ｂの第４領域ｒ４内、第３導電層２１ｃの第６領域ｒ６内、及び、第４導電層２１ｄの第７領域ｒ７内をＺ方向に延びる。例えば、複数の第４構造体ＨＲ４は、第７領域ｒ７の上面の表面の位置までＺ方向に延びる。
【００４１】
第１構造体ＨＲ１のＺ方向における長さｈ１は、第２構造体ＨＲのＺ方向における長さｈ２よりも短い。第２構造体ＨＲ２のＺ方向における長さｈ２は、第３構造体ＨＲ３のＺ方向における長さｈ３よりも短い。第３構造体ＨＲ３のＺ方向における長さｈ３は、第４構造体ＨＲ４のＺ方向における長さｈ４よりも短い。
【００４２】
第１接続部ＣＣ１と複数の第１構造体ＨＲ１とは、Ｚ方向に対して垂直な方向（例えば、Ｘ方向及びＹ方向）において重ならない。第２接続部ＣＣ２と複数の第２構造体ＨＲ２とは、Ｚ方向と垂直な方向（例えば、Ｘ方向及びＹ方向）において重ならない。第３接続部ＣＣ３と複数の第３構造体ＨＲ３とは、Ｚ方向と垂直な方向（例えば、Ｘ方向及びＹ方向）において重ならない。第４接続部ＣＣ４と複数の第４構造体ＨＲ４とは、Ｚ方向と垂直な方向（例えば、Ｘ方向及びＹ方向）において重ならない。
【００４３】
図２に示すように、第１接続部ＣＣ１と複数の第１構造体ＨＲ１の少なくとも一部は、Ｚ方向において重なる。第２接続部ＣＣ２と複数の第２構造体ＨＲ２の少なくとも一部は、Ｚ方向において重なる。第３接続部ＣＣ３と複数の第３構造体ＨＲ３の少なくとも一部は、Ｚ方向において重なる。第４接続部ＣＣ４と複数の第４構造体ＨＲ４の少なくとも一部は、Ｚ方向において重なる。
【００４４】
例えば、第１接続部ＣＣ１の一部は、複数の第１構造体ＨＲ１の少なくとも一部と接する。例えば、第１接続部ＣＣ１の他部は、第１導電層２１ａの第１領域ｒ１の一部と接する。例えば、第１接続部ＣＣ１の第１構造体ＨＲ１との接触面積は、第１接続部ＣＣ１の第１導電層２１ａとの接触面積よりも小さい。例えば、第１接続部ＣＣ１における第１構造体ＨＲ１との第１接触面積は、第１接続部ＣＣ１における第１導電層２１ａとの第２接触面積よりも小さい。例えば、第２接触面積は、第１接触面積の５０パーセント以下であり、０パーセントよりも大きい。
【００４５】
例えば、第２接続部ＣＣ２の一部は、第２構造体ＨＲ２の少なくとも一部と接する。例えば、第２接続部ＣＣ２の他部は、第２導電層２１ｂの第３領域ｒ３の一部と接する。例えば、第２接続部ＣＣ２の第２構造体ＨＲ２との接触面積は、第２接続部ＣＣ２の第２導電層２１ｂとの接触面積よりも小さい。例えば、第２接続部ＣＣ２における第２構造体ＨＲ２との第３接触面積は、第２接続部ＣＣ２における第２導電層２１ｂとの第４接触面積よりも小さい。例えば、第４接触面積は、第３接触面積の５０パーセント以下であり、０パーセントよりも大きい。
【００４６】
例えば、第３接続部ＣＣ３の一部は、第３構造体ＨＲ３の少なくとも一部と接する。例えば、第３接続部ＣＣ３の他部は、第３導電層２１ｃの第５領域ｒ５の一部と接する。例えば、第３接続部ＣＣ３の複数の第３構造体ＨＲ３との接触面積は、第３接続部ＣＣ３の第３導電層２１ｃとの接触面積よりも小さい。例えば、第３接続部ＣＣ３における第３構造体ＨＲ３との第５接触面積は、第３接続部ＣＣ３における第３導電層２１ｃとの第６接触面積よりも小さい。例えば、第５接触面積は、第６接触面積の５０パーセント以下であり、０パーセントよりも大きい。
【００４７】
例えば、第４接続部ＣＣ４の一部は、第４構造体ＨＲ４の少なくとも一部と接する。例えば、第４接続部ＣＣ４の他部は、第４導電層２１ｄの第７領域ｒ７の一部と接する。例えば、第４接続部ＣＣ４の複数の第４構造体ＨＲ４との接触面積は、第４接続部ＣＣ４の第４導電層２１ｄとの接触面積よりも小さい。例えば、第４接続部ＣＣ４における第４構造体ＨＲ４との第７接触面積は、第４接続部ＣＣ４における第４導電層２１ｄとの第８接触面積よりも小さい。例えば、第８接触面積は、第７接触面積の５０パーセント以下であり、０パーセントよりも大きい。
【００４８】
第１接続部ＣＣ１のＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第１長さｗ１は、複数の第１構造体ＨＲ１の１つのＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第２長さｗ２よりも長い。
【００４９】
第２接続部ＣＣ２のＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第３長さｗ３は、複数の第３構造体ＨＲ３の１つのＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第４長さｗ４よりも長い。
【００５０】
第３接続部ＣＣ３のＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第５長さｗ５は、複数の第３構造体ＨＲ３の１つのＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第６長さｗ６よりも長い。
【００５１】
第４接続部ＣＣ４のＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第７長さｗ７は、複数の第４構造体ＨＲ４の１つのＺ方向と交差する方向（例えば、Ｘ方向またはＹ方向）における第８長さｗ８よりも長い。
【００５２】
半導体記憶装置１００は、配線部ＬＩを含む。配線部ＬＩは、例えば積層体ＭＬ、及び絶縁層３１内をＹ−Ｚ平面に沿って広がる。配線部ＬＩと積層体ＭＬとの間、及び、配線部ＬＩと絶縁層３１との間には、絶縁部４１が設けられている。図２においては、図を見やすくするため、絶縁層３１及びプラグ５１の図示を省略している。
【００５３】
本実施形態においては、Ｚ方向において、階段部ＭＢの接続部ＣＣと重なる領域を含む部分に複数の構造体ＨＲが設けられている。Ｚ方向のおいて接続部ＣＣと重なる領域にも構造体ＨＲがもうけられているため、階段部ＭＢは密に配置される。これにより、階段部ＭＢの強度が向上し、製造途中における半導体記憶装置の形状変化、膜剥がれ、あるいはクラックの発生等を抑制することができる。
【００５４】
接続部ＣＣの直下の領域も構造体ＨＲの配置箇所とすることにより、少ないスペースで半導体記憶装置の強度の向上が可能となる。これにより、階段部ＭＢを縮小することができる。したがって、半導体記憶装置を高密度化することが可能となる。
【００５５】
本実施形態に係る半導体記憶装置の製造方法について説明する。
図３及び図４は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
図５は、本実施形態に係る半導体記憶装置の製造方法を例示する平面図である。
図６〜図８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
図９は、本実施形態に係る半導体記憶装置の製造方法を例示する平面図である。
図１０及び図１１は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
図１２は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
図１３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００５６】
図３に示すように、基板１０を用意する。基板１０は、例えばシリコンウェーハである。基板１０には、メモリ領域ＭＲと接続領域ＣＲとが設定される。基板１０上に積層体ＭＬａを形成する。積層体ＭＬａは、メモリ領域ＭＲ及び接続領域ＣＲに形成される。
【００５７】
積層体ＭＬａは、Ｚ方向に離隔して並ぶ複数の犠牲層２１ｋを含む。例えば、積層体ＭＬａは、基板１０上に絶縁層２２と犠牲層２１ｋを交互に積層することにより形成される。絶縁層２２は、例えば、シリコン酸化物を含む材料を用いて形成される。犠牲層２１ｋは、例えばシリコン窒化物を含む材料を用いて形成される。
【００５８】
図４に示すように、積層体ＭＬａに反応性イオンエッチング（Reactive Ion Etching; ＲＩＥ）などの異方性エッチングによって、メモリホールＭＨ及び複数のホールＰＨを形成する。メモリホールＭＨは、メモリ領域ＭＲに形成される。メモリホールＭＨは、例えば、略円柱状である。メモリホールＭＨは、積層体ＭＬａをＺ方向に貫通する。メモリホールＭＨの底には、基板１０の面１０ｕ（上面）の一部が露出する。
【００５９】
複数のホールＰＨは、接続領域ＣＲに形成される。複数のホールＰＨは、例えば、略円柱状である。複数のホールＰＨは、積層体ＭＬａをＺ方向に貫通する。例えば、複数のホールＰＨの底には、基板１０の面１０ｕの一部が露出する。
【００６０】
図５に示すように、複数のホールＰＨは、例えば、Ｘ−Ｙ平面においてマトリクス状に形成される。本実施形態においては、接続領域ＣＲに複数のホールＰＨを２行１２列のマトリクス状に形成した例で説明する。
【００６１】
図６に示すように、メモリホールＭＨの側壁にメモリ膜ＭＦを形成する。メモリホールＭＨ内に半導体ピラーＳＰを形成する。半導体ピラーＳＰは、基板１０と電気的に接続される。
【００６２】
ホールＰＨ内に構造体ＨＲを形成する。例えば、構造体ＨＲは、ホールＰＨの側壁に第１絶縁部ＨＲａを形成した後に、ホールＰＨ内に構造体ＨＲｂを形成することで形成される。
【００６３】
図７に示すように、接続領域ＣＲにおいて、積層体ＭＬに階段部ＭＢを形成する。階段部ＭＢは、積層体ＭＬ上にマスクを形成し、マスクを介した積層体ＭＬの加工と、マスクのスリミングと、を交互に繰り返すことにより、形成される。このとき、積層体ＭＬ内に形成した、複数の構造体ＨＲも加工される。
【００６４】
図８に示すように、接続領域ＣＲの階段部ＭＢ上及び積層体ＭＬ上に絶縁層３１を形成する。
【００６５】
図９に示すように、積層体ＭＬ及び絶縁層３１にスリットＳＴを形成する。スリットＳＴは、積層体ＭＬ及び絶縁層３１内をＸ−Ｚ平面に沿って拡がる。
【００６６】
例えば、スリットＳＴにエッチング液を供給する。これにより、図１０に示すように、積層体ＭＬａに含まれる犠牲層２１ｋをウェットエッチングにより除去する。すなわち、スリットＳＴに供給されるエッチング液によって、犠牲層２１ｋを除去する。犠牲層２１ｋが除去された空間は空隙２１ｓｐとなる。このとき、構造体ＨＲは、積層体ＭＬａ内に残る。
【００６７】
例えば、犠牲層２１ｋをエッチングする際に用いるエッチング液は、例えば、熱リン酸を含む。例えば、エッチング後に乾燥工程を実施してもよい。乾燥工程は、例えば、イソプロピルアルコール（ＩＰＡ）を用いて行ってもよい。
【００６８】
このとき、複数の構造体ＨＲは、支柱となる。例えば、犠牲層２１ｋを除去した領域において、複数の構造体ＨＲが絶縁層２２を支えることにより、絶縁層２２が「たわむ」ことが抑制される。犠牲層２１ｋをエッチングする際の歩留まりが向上する。
【００６９】
図１１に示すように、空隙２１ｓｐ内にタングステンなどの導電材料を設ける。導電材料は、例えば、図９に示すスリットＳＴを介した化学気相成長（Chemical vapor deposition；ＣＶＤ)によって、空隙２１ｓｐ内に設けられる。これにより、空隙２１ｓｐ内に導電層２１が形成される。これにより、積層体ＭＬａは、積層体ＭＬとなる。
【００７０】
階段部ＭＢにおいて、導電層２１の端部の位置は、階段状に変化する。すなわち、複数の導電層２１の端部と半導体ピラーＳＰとの間の距離は、基板１０からの距離が長くなるに従って、短くなる。
【００７１】
図１２に示すように、スリットＳＴの側壁に絶縁部４１を形成する。絶縁部４１は、例えば、シリコン酸化物を含む材料によって形成される。スリットＳＴ内に配線部ＬＩを形成する。配線部ＬＩは、例えば、タングステンなどの導電材料によって形成される。
【００７２】
図１３に示すように、接続領域ＣＲに複数のコンタクトホールＣＨを形成する。コンタクトホールＣＨは、絶縁層３１をＺ方向に貫通する。コンタクトホールＣＨの一部は、Ｚ方向において、構造体ＨＲの少なくとも一部と重なる。メモリ領域ＭＲにおいて、半導体ピラーＳＰ上に、ホールＨ１を形成する。ホールＨ１は、絶縁層３１をＺ方向に貫通する。
【００７３】
図１に示すように、コンタクトホールＣＨ内に例えばタングステンなどの導電材料を設ける。これにより、コンタクトホールＣＨ内に接続部ＣＣが形成される。例えば、複数の接続部ＣＣの１つは、複数の導電層２１の１つと電気的に接続される。ホールＨ１内にプラグ５１が形成される。プラグ５１は、半導体ピラーＳＰと電気的に接続される。プラグ５１は、例えば、タングステンなどの導電材料で形成される。
【００７４】
以上の工程を実施することにより、本実施形態に係る半導体記憶装置を製造できる。
【００７５】
構造体ＨＲの構成の具体的な例について説明する。
図１４（ａ）及び図１４（ｂ）は半導体記憶装置の一部を例示する斜視図である。
図１４（ａ）は、構造体ＨＲの構成の例を例示する斜視図である。図１４（ｂ）は、構造体ＨＲの構成の別の例を例示する斜視図である。
図１４（ａ）に示すように、構造体ＨＲは、第１絶縁部ＨＲａ及び第２絶縁部ＨＲｂを含む。第１絶縁部ＨＲａは、例えば、筒状である。第２絶縁部ＨＲは、積層体ＭＬ内をＺ方向に延びる。第１絶縁部ＨＲａは、第２絶縁部ＨＲｂと積層体ＭＬとの間に設けられている。
【００７６】
第１絶縁部ＨＲａは、例えば、シリコン酸化物を含む。第２絶縁部ＨＲｂは、例えば、シリコン窒化物を含む。
【００７７】
図１４（ｂ）に示す構造体ＨＲの別の例においては、構造体ＨＲは、第１膜Ｍ１、第２膜Ｍ２、第３膜Ｍ３、第４膜Ｍ４、及びコア絶縁部Ｃ１を含む。
【００７８】
図１４（ｂ）に示すように、コア絶縁部Ｃ１は、積層体ＭＬ内をＺ方向に延びる。第１膜Ｍ１は、コア絶縁部Ｃ１と積層体ＭＬとの間に設けられている。第２膜Ｍ２は、コア絶縁部Ｃ１と第１膜Ｍ１との間に設けられている。第３膜Ｍ３は、コア絶縁部Ｃ１と第２膜Ｍ２との間に設けられている。第４膜Ｍ４は、コア絶縁部Ｃ１と第３膜Ｍ３との間に設けられている。
【００７９】
第１膜Ｍ１は、例えば、シリコン酸化物及びアルミニウム酸化物の少なくとも一方を含む。第２膜Ｍ２は、例えば、シリコン窒化物を含む。第３膜Ｍ３は、例えば、シリコン酸化物及びアルミニウム酸化物の少なくとも一方を含む。第４膜Ｍ４は、例えば、シリコンなどの半導体材料を含む。コア絶縁部Ｃ１は、例えば、シリコン酸化物などの絶縁材料を含む。
【００８０】
本実施形態においては、接続領域ＣＲにおける積層体ＭＬ内に複数の構造体ＨＲが設けられている。複数の構造体ＨＲは、接続部ＣＣの直下にも設けられている。複数の構造体ＨＲは、例えば支柱となる。これにより、接続領域ＣＲにおける強度が向上する。したがって、積層体ＭＬ（ＭＬａ）及び基板１０の形状変化、膜剥がれ、あるいはクラックの発生等を抑制することができる。これにより、後工程の加工における歩留まりが向上する。
【００８１】
構造体ＨＲ及び接続部ＣＣの配置の別の例について説明する。
第１領域ｒ１における配置を例として説明する。
図１５（ａ）〜図１５（ｃ）は、半導体記憶装置の一部を例示する。
図１６は、実施形態に係る半導体記憶装置を例示する断面図である。
図１５（ａ）は、構造体ＨＲと接続部ＣＣの配置の第１の例を示す平面図である。図１５（ｂ）は、構造体ＨＲと接続部ＣＣの配置の第２の例を示す平面図である。図１５（ｃ）は、構造体ＨＲと接続部ＣＣの位置の第３の例を例示する平面図である。図１６は、図１５（ｃ）に示す第３の例の半導体記憶装置の図２に示すＡ１−Ａ２線による断面に相当する模式的断面図である。
【００８２】
図１５（ａ）〜図１５（ｃ）においては、図を見やすくするために、構造体ＨＲ（第１構造体ＨＲ１）、接続部ＣＣ（接続部ＣＣ１）、及び、導電層２１（第１導電層２１ａ）以外の構成要素を省略して図示している。
【００８３】
図１５（ａ）に示すように、Ｚ方向において、接続部ＣＣ１は、複数の第１構造体ＨＲ１の１つと重なり、さらに複数の第１構造体ＨＲ１の他の１つの一部と重なっていてもよい。例えば、Ｘ−Ｙ平面において、複数の第１構造体ＨＲ１の互いの距離は、５００ｎｍ以下である。
【００８４】
図１５（ｂ）に示すように、Ｘ−Ｙ平面において、複数の第１構造体ＨＲ１は六方晶系状に配置されていてもよい。このとき、例えば、第１接続部ＣＣ１は、複数の第１構造体ＨＲ１のうちの１つとＺ方向において重なる。例えば、Ｘ−Ｙ平面において、複数の第１構造体ＨＲの互いの距離は、５００ｎｍ以下である。
【００８５】
図１５（ｃ）に示すように、第１接続部ＣＣ１は、Ｚ方向において複数の第１構造体ＨＲと重なっていなくても良い。
【００８６】
図１６に示すように、第２接続部ＣＣ２は、Ｚ方向において複数の第２構造体ＨＲ２とは重なっていなくても良い。第３接続部ＣＣ３は、Ｚ方向において複数の第３構造体ＨＲ３とは重なっていなくても良い。第４接続部ＣＣ４は、Ｚ方向において複数の第４構造体ＨＲ４とは重なっていなくても良い。
【００８７】
第１接続部ＣＣ１の少なくとも一部と複数の第１構造体ＨＲ１とは、Ｚ方向に交差する方向において重なっていない。第２接続部ＣＣ２の少なくとも一部と複数の第２構造体ＨＲ２とは、Ｚ方向に交差する方向において重なっていない。第３接続部ＣＣ３の少なくとも一部と複数の第３構造体ＨＲ３とは、Ｚ方向に交差する方向において重なっていない。複数の第４接続部ＣＣ４と第４構造体ＨＲ４とは、Ｚ方向に交差する方向において重なっていない。
【００８８】
半導体記憶装置１００の第３の例においては、接続部ＣＣ（例えば第２接続部ＣＣ２）と構造体ＨＲ（例えば第２構造体ＨＲ２）との間のＸ−Ｙ方向における距離を、最小加工寸法に関わらず、密に配置することができる。したがって、接続領域ＣＲを小さくすることができる。これにより、半導体記憶装置を微細化することができる。
【００８９】
メモリ膜ＭＦ及び半導体ピラーの例について説明する。
図１７（ａ）及び図１７（ｂ）は、半導体記憶装置の一部を例示する模式的な断面図である。
図１７（ｂ）は、図１７（ａ）に示すＢ１−Ｂ２線による断面を例示する断面図である。
図１７（ａ）に示すように、半導体ピラーＳＰは、コア絶縁部８２及び半導体膜８１を含む。コア絶縁部８２は、積層体ＭＬ内をＺ方向に延びる。半導体膜８１は、積層体ＭＬとコア絶縁部８２との間に設けられている。
【００９０】
半導体ピラーＳＰと積層体ＭＬとの間には、メモリ膜ＭＦが設けられている。メモリ膜ＭＦは、例えば、外側膜２３ａ、内側膜２３ｂ及び中間膜２３ｃと、を含む。
【００９１】
外側膜２３ａは、半導体ピラーＳＰと積層体ＭＬとの間に設けられている。内側膜２３ｂは、半導体ピラーＳＰと外側膜２３ａとの間に設けられている。中間膜２３ｃは、外側膜２３ａと内側膜２３ｂとの間に設けられている。
【００９２】
外側膜２３ａは、例えばブロック絶縁膜である。内側膜２３ｂは、例えば、トンネル絶縁膜である。中間膜２３ｃは、例えば、電荷蓄積膜である。
【００９３】
外側膜２３ａは及び内側膜２３ｂは、例えばシリコン酸化物及びアルミニウム酸化物のうちの少なくとも一方を含む。中間膜２３ｃは、例えばシリコン窒化物を含む。
【００９４】
例えば、メモリ膜ＭＦは、メモリホールＭＨ内に外側膜２３ａ、中間膜２３ｃ及び内側膜２３ｂをこの順で積層することにより形成される。
【００９５】
メモリ膜ＭＦ及び半導体ピラーＳＰは、ピラーＨＲと同時に形成されてもよい。この場合、ピラーＨＲの構成は、上述した図１４に示す構成となる。
【００９６】
実施形態に係る半導体記憶装置の例について説明する。
図１８は、実施形態に係る半導体記憶装置を例示する斜視図である。
図１８においては、図示の簡単のため、配線部ＬＩ、複数のピラーＨＲ及び絶縁性の構成要素を省略して図示している。
【００９７】
図１８に示すように、半導体記憶装置１００には、基板１０上に複数の導電層２１を含む積層体ＭＬが設けられている。Ｘ方向において、複数の導電層２１は、基板１０から遠くなるに従って端部が短くなっている。これにより、複数の導電層２１のＸ方向における両端は階段状になっている。この階段状の部分が上述した接続領域ＣＲである。
【００９８】
２つの接続領域ＣＲの間は、メモリ領域ＭＲとなっている。メモリ領域ＭＲには、複数の半導体ピラーＳＰが設けられている。複数の半導体ピラーＳＰは、積層体ＭＬ内をＺ方向に延びる。メモリ領域ＭＲにおいて、積層体ＭＬ上には、Ｙ方向に延びるビット線ＢＬ及びソース線ＳＬが設けられている。図示していないが、ビット線ＢＬと半導体ピラーＳＰとは、プラグ（５１）によって電気的に接続されている。図示しないが、ソース線ＳＬは、例えばプラグを介して配線部ＬＩと電気的に接続されている。
【００９９】
接続領域ＣＲにおいて、積層体ＭＬ上には、例えばＸ方向に延びる配線ＣＬが設けられている。配線ＣＬは、接続部ＣＣを介して複数の導電層２１のうちの１つと電気的に接続されている。
【０１００】
実施形態によれば、高密度化が可能な半導体記憶装置及びその製造方法を実現することができる。
【０１０１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【０１０２】
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも本発明の要旨を包含する限り、本発明の範囲に属する。
【符号の説明】
【０１０３】
１０：基板、１０ｕ：面、２１：導電層、２１ａ：第１導電層、２１ｂ：第２導電層、２１ｃ：第３導電層、２１ｄ：第４導電層、２１ｋ：犠牲層、２１ｓｐ：空隙、２２：絶縁層、２２ａ：第１絶縁層、２２ｂ：第２絶縁層、２２ｃ：第３絶縁層、２２ｄ：第４絶縁層、２２ｅ：第５絶縁層、２３ａ：外側膜、２３ｂ：内側膜、２３ｃ：中間膜、３１：絶縁層、４１：絶縁部、５１：プラグ、８１：半導体膜、８２：コア絶縁部、１００：半導体記憶装置、ＢＬ：ビット線、Ｃ１：コア絶縁部、ＣＣ：接続部、ＣＣ１：第１接続部、ＣＣ２：第２接続部、ＣＣ３：第３接続部、ＣＣ４：第４接続部、ＣＨ：コンタクトホール、ＣＬ：配線、ＣＲ：接続領域、Ｈ１：ホール、ＨＲ：構造体、ＨＲ１：第１構造体、ＨＲ２：第２構造体、ＨＲ３：第３構造体、ＨＲ４：第４構造体、ＨＲａ：第１絶縁部、ＨＲｂ：第２絶縁部、ＬＩ：配線部、Ｍ１：第１膜、Ｍ２：第２膜、Ｍ３：第３膜、Ｍ４：第４膜、ＭＣ：メモリセル、ＭＦ：メモリ膜、ＭＨ：メモリホール、ＭＬ、ＭＬａ：積層体、ＭＲ：メモリ領域、ＰＨ：ホール、ＭＢ：階段部、ＳＬ：ソース線、ＳＰ：半導体ピラー、ＳＴ：スリット、ｅ１：第１端面、ｅ２：第２端面、ｅ３：第３端面、ｅ４：第４端面、ｈ１、ｈ２、ｈ３、ｈ４：長さ、ｒ１：第１領域、ｒ２：第２領域、ｒ３：第３領域、ｒ４：第４領域、ｒ５：第５領域、ｒ６：第６領域、ｒ７：第７領域、ｓ１：第１距離、ｓ２：第２距離、ｓ３：第３距離、ｓ４：第４距離、ｗ１：第１長さ、ｗ２：第２長さ、ｗ３：第３長さ、ｗ４：第４長さ、ｗ５：第５長さ、ｗ６：第６長さ、ｗ７：第７長さ
【図１】
2017123450.tif 000003
【図２】
2017123450.tif 000004
【図３】
2017123450.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2017123450.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2017123450.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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