(57)【要約】【課題】基板電源系統を増やさずに、動作速度の基板電位依存性を抑制し、動作保証しつつ省面積化された半導体セルを提供する。【解決手段】基板に形成された１つのＮ型ウェルＮＷ１と１つのＰ型ウェルＰＷ１とを含むバッファ回路１０１であって、バッファ回路１０１は、Ｎ型ウェルＮＷ１およびＰ型ウェルＰＷ１のいずれかに形成された、Ｐ型トランジスタ１および３ならびにＮ型トランジスタ２および４を備え、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ２の基板ノードとは分離されており、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ４の基板ノードとが接続され、Ｎ型トランジスタ２の基板ノードとＰ型トランジスタ３の基板ノードとが接続されている。【選択図】図１Ａ
2017103310.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された１つのＮ型ウェルと１つのＰ型ウェルとを含む半導体セルであって、
前記半導体セルは、
前記Ｎ型ウェルおよび前記Ｐ型ウェルのいずれかに形成された、第１Ｐ型トランジスタ、第２Ｎ型トランジスタ、第３Ｐ型トランジスタ、および第４Ｎ型トランジスタを備え、
前記第１Ｐ型トランジスタの基板ノードと前記第２Ｎ型トランジスタの基板ノードとは分離されており、
（１）前記第１Ｐ型トランジスタの基板ノードと前記第４Ｎ型トランジスタのゲートもしくは基板ノードとが接続されている、または、
（２）前記第２Ｎ型トランジスタの基板ノードと前記第３Ｐ型トランジスタのゲートもしくは基板ノードとが接続されている
半導体セル。
【請求項２】
（１）前記第１Ｐ型トランジスタの基板ノードと前記第３Ｐ型トランジスタの基板ノードと前記第４Ｎ型トランジスタのゲートもしくは基板ノードとが接続されている、または、
（２）前記第２Ｎ型トランジスタの基板ノードと前記第４Ｎ型トランジスタの基板ノードと前記第３Ｐ型トランジスタのゲートもしくは基板ノードとが接続されている
請求項１に記載の半導体セル。
【請求項３】
前記第１Ｐ型トランジスタと前記第２Ｎ型トランジスタとは、第１インバータを構成し、
前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタとは、第２インバータを構成し、
前記第１インバータの出力ノードが、前記第２インバータの入力ノードに接続されている
請求項１または２に記載の半導体セル。
【請求項４】
前記第１Ｐ型トランジスタと前記第３Ｐ型トランジスタとが直列に接続され、
前記第２Ｎ型トランジスタと前記第４Ｎ型トランジスタが直列に接続されている
請求項１または２に記載の半導体セル。
【請求項５】
前記第３Ｐ型トランジスタおよび前記第４Ｎ型トランジスタは、トランスファゲートを構成している
請求項１または２に記載の半導体セル。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体セルを有し、
前記半導体セルは、前記第１Ｐ型トランジスタ、前記第２Ｎ型トランジスタ、前記第３Ｐ型トランジスタ、および前記第４Ｎ型トランジスタを用いて、信号のパルス幅を規定するインバータを構成している
パルス生成回路。
【請求項７】
請求項６に記載のパルス生成回路と、
前記パルス生成回路で生成された前記信号を共有し、当該信号に基づいてフリップフロップ動作する複数のラッチ部とを備える
フリップフロップ回路。
【請求項８】
請求項１〜４のいずれか１項に記載の半導体セルを有し、
前記半導体セルは、前記第１Ｐ型トランジスタ、前記第２Ｎ型トランジスタ、前記第３Ｐ型トランジスタ、および前記第４Ｎ型トランジスタを用いて、ラッチ動作するラッチ部のフィードバックインバータを構成している
ラッチ回路。
【請求項９】
請求項８に記載のラッチ回路を備える
フリップフロップ回路。
【請求項１０】
２つのラッチ回路または２つのフリップフロップ回路と、
前記２つのラッチ回路の間、または、前記２つのフリップフロップ回路の間に配置された請求項１〜４のいずれか１項に記載の半導体セルとを備える
半導体回路。
【請求項１１】
低電圧と高電圧との間で電圧レベルを変換するレベル変換回路であって、
請求項１または２に記載の半導体セルを有し、
前記第１Ｐ型トランジスタと前記第３Ｐ型トランジスタとは直列接続され、
前記第１Ｐ型トランジスタおよび前記第３Ｐ型トランジスタは高電圧側のトランジスタである
レベル変換回路。
【請求項１２】
前記Ｎ型ウェル上に前記第１Ｐ型トランジスタと前記第４Ｎ型トランジスタとが形成されている、または、前記Ｐ型ウェル上に前記第２Ｎ型トランジスタと前記第３Ｐ型トランジスタとが形成されている
請求項１または２に記載の半導体セル。
【請求項１３】
前記Ｎ型ウェル上に前記第１Ｐ型トランジスタと前記第３Ｐ型トランジスタとが形成されている、または、前記Ｐ型ウェル上に前記第２Ｎ型トランジスタと前記第４Ｎ型トランジスタとが形成されている
請求項１または２に記載の半導体セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体セルおよびそれを用いたパルス生成回路、ラッチ回路、フリップフロップ回路、レベル変換回路および半導体回路に関する。
【背景技術】
【０００２】
従来から半導体装置では、様々な幅や長さを有するトランジスタを自由に配置配線することにより、所望する機能をもつ多種多様な回路単位が実現されている。この回路単位をセルと呼ぶが、当該セルを組み合わせて配置配線することで、大規模集積回路装置（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が実現されている。
【０００３】
特許文献１（図１９）には、セルが行列状に配置された半導体集積回路が示され、これらのセルを配線することにより、所望の機能をもつＬＳＩが実現される。Ｎ型ウェルとＰ型ウェルとが配置され、各セル列は、Ｎ型ウェルとＰ型ウェルとを含むように形成される。上記セルは、例えば、インバータ回路を構成し、Ｎ型ウェル上にＰ型拡散領域とポリシリコンから成るＰ型トランジスタと、Ｐ型ウェル上にＮ型拡散領域とポリシリコンから成るＮ型トランジスタ２とが、ソース電源ＶＤＤ、ＶＳＳ、共通ゲートＩＮ、共通ドレインＯＵＴにコンタクトを介して接続される。Ｐ型トランジスタおよびＮ型トランジスタの基板電位は、複数のセルがＮ型ウェルおよびＰ型ウェルを共有していることから、それぞれ、基板電位を与える特定のセルによって固定される。
【０００４】
上記構成は、パルス型クロック生成器を内蔵したパルス型フリップフロップ（特許文献１参照）、フリップフロップ間のホールドバッファ（特許文献２参照）、レベルシフト回路（特許文献３参照）などに適用される。また、基板電源系統をさらに増やすことで、個別にトランジスタの電流能力を独立で制御することができる（一例として特許文献４および５参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３３４９号公報
【特許文献２】特開２０１５−５３６０２号公報
【特許文献３】特開２０１０−１８７１２２号公報
【特許文献４】国際公開第２００４／０７５２９５号
【特許文献５】米国特許第８９３７５０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術によれば、複数のセルは、上記特定のセルにより共通の基板電位が供給されているため、所定のセルのトランジスタの電流能力を上げるべく基板電位を変化させると、予定していないトランジスタの電流能力まで上がってしまう場合がある。このため、予定していないトランジスタが高速化してしまい、半導体集積回路の動作に不利益を与えるといった問題が発生する。
【０００７】
これに対して、複数のトランジスタ間で個別に基板電位を与えるように複数の基板電源系統を用いることで、予定していないトランジスタの高速化は回避できる。しかしながら、設計が煩雑となり、半導体集積回路の面積が増大するといった副作用が発生する。
【０００８】
上記課題に鑑み、本発明は、基板電源系統を増やさずに、動作速度の基板電位依存性を抑制し、動作保証しつつ省面積化された半導体セルおよびそれを用いた半導体回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様に係る半導体セルは、基板に形成された１つのＮ型ウェルと１つのＰ型ウェルとを含む半導体セルであって、前記半導体セルは、前記Ｎ型ウェルおよび前記Ｐ型ウェルのいずれかに形成された、第１Ｐ型トランジスタ、第２Ｎ型トランジスタ、第３Ｐ型トランジスタ、および第４Ｎ型トランジスタを備え、前記第１Ｐ型トランジスタの基板ノードと前記第２Ｎ型トランジスタの基板ノードとは分離されており、（１）前記第１Ｐ型トランジスタの基板ノードと前記第４Ｎ型トランジスタのゲートもしくは基板ノードとが接続されている、または、（２）前記第２Ｎ型トランジスタの基板ノードと前記第３Ｐ型トランジスタのゲートもしくは基板ノードとが接続されていることを特徴とする。
【００１０】
また、本発明の一態様に係るパルス生成回路は、前記半導体セルを有し、前記半導体セルは、前記第１Ｐ型トランジスタ、前記第２Ｎ型トランジスタ、前記第３Ｐ型トランジスタ、および前記第４Ｎ型トランジスタを用いて、信号のパルス幅を規定するインバータを構成していることを特徴とする。
【００１１】
また、本発明の一態様に係るフリップフロップ回路は、前記パルス生成回路と、前記パルス生成回路で生成された前記信号を共有し、当該信号に基づいてフリップフロップ動作する複数のラッチ部とを備えることを特徴とする。
【００１２】
また、本発明の一態様に係るラッチ回路は、前記半導体セルを有し、前記半導体セルは、前記第１Ｐ型トランジスタ、前記第２Ｎ型トランジスタ、前記第３Ｐ型トランジスタ、および前記第４Ｎ型トランジスタを用いて、ラッチ動作するラッチ部のフィードバックインバータを構成していることを特徴とする。
【００１３】
また、本発明の一態様に係る半導体回路は、２つのラッチ回路または２つのフリップフロップ回路と、前記２つのラッチ回路の間、または、前記２つのフリップフロップ回路の間に配置された前記半導体セルとを備えることを特徴とする。
【００１４】
また、本発明の一態様に係るレベル変換回路は、低電圧と高電圧との間で電圧レベルを変換するレベル変換回路であって、前記半導体セルを有し、前記第１Ｐ型トランジスタと前記第３Ｐ型トランジスタとは直列接続され、前記第１Ｐ型トランジスタおよび前記第３Ｐ型トランジスタは高電圧側のトランジスタであることを特徴とする。
【発明の効果】
【００１５】
本開示の半導体セルによれば、基板電源系統を増やさずに、動作速度の基板電位依存性を抑制し、動作保証しつつ省面積化された半導体セルを提供することが可能となる。
【図面の簡単な説明】
【００１６】
【図１Ａ】実施の形態１に係るバッファ回路の構成レイアウト図である。
【図１Ｂ】実施の形態１に係るバッファ回路の回路図である。
【図２】通常時およびフォワードバイアス時における実施の形態１に係る各トランジスタの電流能力の比較を示したグラフである。
【図３Ａ】実施の形態２に係るバッファ回路の構成レイアウト図である。
【図３Ｂ】実施の形態２に係るバッファ回路の回路図である。
【図４】通常時およびフォワードバイアス時における実施の形態２に係る各トランジスタの電流能力の比較を示したグラフである。
【図５Ａ】実施の形態３に係るインバータ回路の構成レイアウト図である。
【図５Ｂ】実施の形態３に係るインバータ回路の回路図である。
【図６Ａ】実施の形態４に係るインバータ回路の構成レイアウト図である。
【図６Ｂ】実施の形態４に係るインバータ回路の回路図である。
【図７Ａ】実施の形態５に係るインバータ回路の構成レイアウト図である。
【図７Ｂ】実施の形態５に係るインバータ回路の回路図である。
【図８Ａ】実施の形態６に係るフリップフロップ回路の回路図である。
【図８Ｂ】実施の形態６に係るフリップフロップ回路の動作タイミングチャートである。
【図９】実施の形態８に係るフリップフロップ回路の回路図である。
【図１０】実施の形態９に係る半導体回路の回路図である。
【図１１】実施の形態１０に係るレベルシフト回路の回路図である。
【図１２Ａ】複数のセルが配置された一般的な半導体装置の平面レイアウト図である。
【図１２Ｂ】インバータ回路の詳細レイアウト図である。
【図１２Ｃ】インバータ回路の回路図である。
【図１２Ｄ】通常時およびフォワードバイアス時における従来の各トランジスタの電流能力を比較したグラフである。
【発明を実施するための形態】
【００１７】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した半導体集積回路に関し、以下のような問題が生じることを見出した。以下、図面を用いて本問題について説明する。
【００１８】
図１２Ａは、は、複数のセルが配置された一般的な半導体装置の平面レイアウト図である。同図に示すように、縦方向に隣接配置されたセル列Ｒ１、Ｒ２、Ｒ３、Ｒ４、およびＲ５内に、横方向へセルＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、・・・（Ｃ６以降の図示は省略）が配置されている。これらのセルを配線することにより、所望の機能をもつＬＳＩが実現される。Ｎ型ウェルＮＷ１、ＮＷ２、およびＮＷ３と、Ｐ型ウェルＰＷ１、ＰＷ２、およびＰＷ３とは交互に配置され、各セル列は、Ｎ型ウェルとＰ型ウェルを含むように形成される。
【００１９】
図１２Ｂは、セルＣ１およびＣ２で構成されたインバータ回路５００の詳細レイアウト図であり、図１２Ｃは、インバータ回路５００の回路図である。図１２Ｂに示すように、Ｎ型ウェルＮＷ１上に、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ５０１が形成されている。また、Ｐ型ウェルＰＷ１上に、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ５０２が形成されている。Ｐ型トランジスタ５０１およびＮ型トランジスタ５０２は、ソース電源ＶＤＤ、ＶＳＳ、共通ゲートＩＮ、共通ドレインＯＵＴにコンタクトを介して接続され、インバータ機能を有するセルＣ２を構成している。コンタクトは、メタル配線と、拡散領域またはポリシリコンとを接続する。Ｐ型トランジスタ５０１およびＮ型トランジスタ５０２の基板電位は、それぞれ、Ｎ型拡散領域で形成され基板電位ＶＢＰを与える領域５１１、および、Ｐ型拡散領域で形成され基板電位ＶＢＮを与える領域５１２により供給される。領域５１１および領域５１２は、セルＣ１に含まれる。つまり、Ｐ型トランジスタ５０１およびＮ型トランジスタ５０２の基板電位は、セルＣ１により固定される。なぜなら、セルＣ１およびＣ２は、Ｎ型ウェルＮＷ１およびＰ型ウェルＰＷ１を共有しているためである。
【００２０】
上記のセル構成は、インバータ回路に限らず、バッファ回路、ラッチ回路、フリップフロップ回路、およびレベルシフト回路など、トランジスタを用いて実現できる回路であれば、どのような機能のセルであっても適用される。
【００２１】
ここで、基板電源電位ＶＢＰおよびＶＢＮは、通常時は、それぞれ、ＶＤＤ電位および接地電位と同じ電位であるが、基板電源電位ＶＢＰおよびＶＢＮを、それぞれ−αおよび＋αだけ変化させると（以下、フォワードバイアス時）、トランジスタの電流能力が上がりセルの動作速度を上げることができる。
【００２２】
図１２Ｄは、通常時およびフォワードバイアス時における従来のＰ型トランジスタ５０１およびＮ型トランジスタ５０２の電流能力（Ｉｄ）を比較示したグラフである。図１２Ｄに示すように、いずれのトランジスタも、フォワードバイアス時では、通常時よりも電流能力が上がっていることがわかる。一般的に、同一ウェル上に配置されたトランジスタの基板電位は共通となるため、フォワードバイアス時には、それらのトランジスタの電流能力は一律に上がる。
【００２３】
しかしながら、上記従来技術によれば、フォワードバイアス時において以下の課題が発生する。すなわち、パルス型クロック生成器内のパルス幅を決定するインバータのトランジスタまで電流能力が上がって高速動作してしまい、場合によってはパルス幅が極めて小さくなるか、または消失する。その結果、パルス型フリップフロップが動作しなくなる恐れがある。このように、基板電位を一律に変えたために、望ましくない箇所まで高速化してしまい、半導体回路の動作に不利益を与えてしまう。この例として、他に、ホールドバッファの速度向上によるホールドエラー、レベルシフト回路におけるＰ型トランジスタの電流能力向上による動作時のＮ型トランジスタとの信号競合の増大などがある。
【００２４】
これに対して、上記課題が生じうるトランジスタと生じないトランジスタとで別々に基板電位を与えるように複数の基板電源系統を用いることで、望ましくない箇所の高速化は回避できる。しかしながら、設計が煩雑となり半導体装置の面積が増大するといった副作用が発生する。
【００２５】
本発明は、このような課題を解決すべくなされたものであり、基板電源系統を増やさずに、速度の基板電位依存性を抑え、動作保証しつつ省面積化された半導体セル、それを用いたパルス生成回路、ラッチ回路、フリップフロップ回路、レベル変換回路、および半導体回路を提供することにある。
【００２６】
以下、本開示の半導体セル、それを用いたパルス生成回路、ラッチ回路、フリップフロップ回路、レベル変換回路、および半導体回路についての好ましい実施の形態について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定するものではない。
【００２７】
（実施の形態１）
図１Ａは、実施の形態１に係るバッファ回路１０１の構成レイアウト図である。また、図１Ｂは、実施の形態１に係るバッファ回路１０１の回路図である。
【００２８】
図１Ａおよび図１Ｂに示すように、バッファ回路１０１は、Ｐ型トランジスタ１および３と、Ｎ型トランジスタ２および４とを備える。Ｐ型トランジスタ１とＮ型トランジスタ２とは、インバータ１０２ａ（第１インバータ）を構成し、Ｐ型トランジスタ３とＮ型トランジスタ４とは、インバータ１０２ｂ（第２インバータ）を構成している。インバータ１０２ａの出力ノードは、インバータ１０２ｂの入力ノードに接続されている。図１Ａに示すように、基板に形成されたＮ型ウェルＮＷ１上には、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ１（第１Ｐ型トランジスタ）と、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ４（第４Ｎ型トランジスタ）とが形成されている、また、上記基板に形成されたＰ型ウェルＰＷ１上には、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ２（第２Ｎ型トランジスタ）と、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ３（第３Ｐ型トランジスタ）とが形成されている。また、Ｐ型トランジスタ１および３のソースは、ともにソース電源ＶＤＤに接続され、Ｐ型トランジスタ１およびＮ型トランジスタ２のゲートは、ともに共通ゲートＩＮに接続されている。また、Ｎ型トランジスタ２および４のソースは、ともにソース電源ＶＳＳに接続されている。また、Ｐ型トランジスタ１のドレインは、Ｎ型トランジスタ２のドレインと接続され、Ｐ型トランジスタ３およびＮ型トランジスタ４のゲートに接続されている。また、Ｐ型トランジスタ３およびＮ型トランジスタ４のドレインは、ともに共通ドレインＯＵＴに接続されている。
【００２９】
上記配置および配線構成を有する２つのインバータ１０２ａおよび１０２ｂは、バッファ回路を構成する半導体セルＣ２として機能する。
【００３０】
なお、上記構成は、特許文献５に示された、ＦＤＳＯＩ（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ  Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体プロセスにより、同型ウェル上にＰ型トランジスタとＮ型トランジスタとを形成する技術を利用したものである。また、図１Ａおよび図２Ａでは、メタル配線およびコンタクトは、それぞれ、配線および結線点として簡略して示している。
【００３１】
本実施の形態に係るバッファ回路１０１の構成によれば、Ｐ型トランジスタ１およびＮ型トランジスタ４の基板電位は、Ｎ型拡散領域で形成され基板電位ＶＢＰを与える領域１１から供給される。一方、Ｎ型トランジスタ２およびＰ型トランジスタ３の基板電位は、Ｐ型拡散領域で形成され基板電位ＶＢＮを与える領域１２から供給される。つまり、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ２の基板ノードとは分離されており、Ｐ型トランジスタ３の基板ノードとＮ型トランジスタ４の基板ノードとは分離されている。また、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ４の基板ノードとが接続され、Ｎ型トランジスタ２の基板ノードとＰ型トランジスタ３の基板ノードとが接続されている。
【００３２】
なお、半導体セルＣ１は領域１１および１２からなるが、半導体セルＣ１は半導体セルＣ２内に含まれていても構わない。つまり、半導体セルＣ１と半導体Ｃ２とにより、バッファ回路１０１が実現される。
【００３３】
図２は、通常時およびフォワードバイアス時における実施の形態１に係る各トランジスタの電流能力の比較を示したグラフである。同図より、Ｐ型トランジスタ１とＮ型トランジスタ２とは、フォワードバイアス時には通常時より電流能力が上がっていることがわかる。一方、Ｐ型トランジスタ３とＮ型トランジスタ４とは、逆に、フォワードバイアス時には通常時より電流能力が下がっていることがわかる。すなわち、通常時では、基板電源電位ＶＢＰおよびＶＢＮは、それぞれ、ＶＤＤ電位および接地電位と同電位であるが、フォワードバイアス時では、基板電源電位ＶＢＰおよびＶＢＮは、それぞれ、−αおよび＋αだけ変化させている。これにより、Ｐ型トランジスタ３およびＮ型トランジスタ４においては、それぞれ、基板電源電位はＶＢＮおよびＶＢＰに設定されるので、フォワードバイアスとは逆のバイアス（以下、リバースバイアス）がかかっている。したがって、上記４つのトランジスタの電流能力の平均は大きく変化せず、その結果、バッファ回路１０１の速度は大きく変化しない。また、基板電源系統はＶＢＰおよびＶＢＮ（の２種類以下）だけで構成でき、設計が容易である。これにより、基板電源系統を増やさずに、半導体装置を動作保証しつつ省面積化することが可能となる。
【００３４】
なお、本実施の形態において、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ４の基板ノードとが基板電位ＶＢＰで接続され、かつ、Ｎ型トランジスタ２の基板ノードとＰ型トランジスタ３の基板ノードとが基板電位ＶＢＮで接続されている例を示したが、これに限られない。すなわち、（１）Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ４の基板ノードとが接続されている、および、（２）Ｎ型トランジスタ２の基板ノードとＰ型トランジスタ３の基板ノードとが接続されている、の少なくとも一方がなされていることにより、フォワードバイアス時において、上記４つのトランジスタの電流能力の平均の変化を抑制することが可能である。
【００３５】
また、本実施の形態において、（Ａ）Ｎ型ウェルＮＷ１上にＰ型トランジスタ１とＮ型トランジスタ４とが形成されており、（Ｂ）Ｐ型ウェルＰＷ１上にＮ型トランジスタ２とＰ型トランジスタ３とが形成されている例を示したがこれに限られない。上記（Ａ）および（Ｂ）の少なくとも一方が成立していればよい。
【００３６】
（実施の形態２）
図３Ａは、実施の形態２に係るバッファ回路１１１の構成レイアウト図である。また、図３Ｂは、実施の形態２に係るバッファ回路１１１の回路図である。
【００３７】
図３Ａおよび図３Ｂに示すように、バッファ回路１１１は、Ｐ型トランジスタ１および３と、Ｎ型トランジスタ２および４とを備える。Ｐ型トランジスタ１とＮ型トランジスタ２とは、インバータ１１２ａを構成し、Ｐ型トランジスタ３とＮ型トランジスタ４とは、インバータ１１２ｂを構成している。本実施の形態に係るバッファ回路１１１は、実施の形態１に係るバッファ回路１０１と比較して、Ｎ型トランジスタ４の基板電位をＶＢＮに接続している点が構成として異なる。以下、本実施の形態に係るバッファ回路１１１について、実施の形態１に係るバッファ回路１０１と同じ点は説明を省略し、異なる点を中心に説明する。
【００３８】
図３Ａに示すように、Ｎ型ウェルＮＷ１上には、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ１が形成されている、また、Ｐ型ウェルＰＷ１上には、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ２と、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ３と、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ４とが形成されている。上記配置および配線構成を有する２つのインバータ１１２ａおよび１１２ｂは、バッファ回路を構成する半導体セルＣ２として機能する。
【００３９】
つまり、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ２の基板ノードとは分離されている。また、Ｎ型トランジスタ２の基板ノードとＮ型トランジスタ４の基板ノードとＰ型トランジスタ３の基板ノードとが接続されている。
【００４０】
本実施の形態に係るバッファ回路１１１の構成によれば、Ｐ型トランジスタ１の基板電位は、Ｎ型拡散領域で形成され基板電位ＶＢＰを与える領域１１から供給される。一方、Ｎ型トランジスタ２、Ｐ型トランジスタ３、Ｎ型トランジスタ４の基板電位は、Ｐ型拡散領域で形成され基板電位ＶＢＮを与える領域１２から供給される。
【００４１】
図４は、通常時およびフォワードバイアス時における実施の形態２に係る各トランジスタの電流能力の比較を示したグラフである。Ｎ型トランジスタ２と４との電流能力は、同じ基板電位依存性を有する。その他の電流能力の基板電位依存性は、実施の形態１と同じである。つまり、基板電源電位ＶＢＰおよびＶＢＮを、それぞれ、−αおよび＋αだけ変化させると、Ｐ型トランジスタ１、Ｎ型トランジスタ２、およびＮ型トランジスタ４の電流能力は上がるが、Ｐ型トランジスタ３の電流能力は下がる。本実施の形態２に係るバッファ回路１１１は、例えば、特許文献３に示されたレベルシフト回路におけるＰ型トランジスタ３に適用されることが望ましい。これにより、Ｐ型トランジスタ３においては、基板電源電位はＶＢＮに設定されるので、フォワードバイアスとは逆のバイアス（以下、リバースバイアス）がかかっている。したがって、上記４つのトランジスタの電流能力の平均は大きく変化せず、その結果、バッファ回路１１１の速度は大きく変化しない。また、基板電源系統はＶＢＰおよびＶＢＮ（の２種類以下）だけで構成でき、設計が容易である。これにより、基板電源系統を増やさずに、半導体セルで構成された半導体装置を動作保証しつつ省面積化することが可能となる。
【００４２】
なお、本実施の形態において、Ｎ型トランジスタ２の基板ノードとＮ型トランジスタ４の基板ノードとＰ型トランジスタ３の基板ノードとが接続されている例を示したが、Ｐ型トランジスタ１の基板ノードとＰ型トランジスタ３の基板ノードとＮ型トランジスタ４の基板ノードとが接続されていてもよい。
【００４３】
（実施の形態３）
図５Ａは、実施の形態３に係るインバータ回路１２１の構成レイアウト図である。また、図５Ｂは、実施の形態３に係るインバータ回路１２１の回路図である。
【００４４】
図５Ａおよび図５Ｂに示すように、インバータ回路１２１は、Ｐ型トランジスタ１および３と、Ｎ型トランジスタ２および４とを備える。本実施の形態に係るインバータ回路１２１は、実施の形態１に係るバッファ回路１０１と比較して、各トランジスタの接続構成が異なる。以下、本実施の形態に係るインバータ回路１２１について、実施の形態１に係るバッファ回路１０１と同じ点は説明を省略し、異なる点を中心に説明する。
【００４５】
図５Ｂに示すように、直列接続されたＰ型トランジスタ１および３と、直列接続されたＮ型トランジスタ２および４とにより、インバータ回路を構成する半導体セルＣ２として機能する。
【００４６】
また、Ｐ型トランジスタ１および３ならびにＮ型トランジスタ２および４のゲートは、ともに共通ゲートＩＮに接続されている。Ｐ型トランジスタ１のソースは、ソース電源ＶＤＤに接続され、Ｎ型トランジスタ２のソースは、ソース電源ＶＳＳに接続されている。Ｐ型トランジスタ１のドレインとＰ型トランジスタ３のソースとが接続され、Ｎ型トランジスタ４のソースとＮ型トランジスタ２のドレインとが接続されている。また、Ｐ型トランジスタ３のドレインとＮ型トランジスタ４のドレインとが接続され、これらが共通ドレインＯＵＴに接続されている。
【００４７】
また、Ｐ型トランジスタ１およびＮ型トランジスタ４の基板電位は、Ｎ型拡散領域で形成され基板電位ＶＢＰを与える領域１１から供給される。一方、Ｎ型トランジスタ２およびＰ型トランジスタ３の基板電位は、Ｐ型拡散領域で形成され基板電位ＶＢＮを与える領域１２から供給される。
【００４８】
これにより、通常時からフォワードバイアス時に遷移し基板電源電位ＶＢＰおよびＶＢＮが、それぞれ−αおよび＋αだけ変化した場合であっても、上記４つのトランジスタの電流能力の平均は大きく変化せず、その結果、インバータ回路１２１の速度は大きく変化しない。また、基板電源系統はＶＢＰおよびＶＢＮ（の２種類以下）だけで構成でき、設計が容易である。これにより、基板電源系統を増やさずに、半導体セルで構成された半導体装置を動作保証しつつ省面積化することが可能となる。
【００４９】
（実施の形態４）
図６Ａは、実施の形態４に係るインバータ回路１３１の構成レイアウト図である。また、図６Ｂは、実施の形態４に係るインバータ回路１３１の回路図である。
【００５０】
図６Ａおよび図６Ｂに示すように、インバータ回路１３１は、Ｐ型トランジスタ１および３と、Ｎ型トランジスタ２および４とを備える。Ｐ型トランジスタ１とＮ型トランジスタ２とは、インバータ１０２ａ（第１インバータ）を構成し、Ｐ型トランジスタ３とＮ型トランジスタ４とは、トランスファゲート１０３ａ（第２インバータ）を構成している。インバータ１０２ａの出力ノードは、トランスファゲート１０３ａの入力ノードに接続されている。図６Ａに示すように、Ｎ型ウェルＮＷ１上には、Ｐ型拡散領域およびポリシリコンから成るＰ型トランジスタ１および３が形成されている、また、Ｐ型ウェルＰＷ１上には、Ｎ型拡散領域およびポリシリコンから成るＮ型トランジスタ２および４が形成されている。また、Ｐ型トランジスタ１のソースはソース電源ＶＤＤに接続され、Ｎ型トランジスタ２のソースはソース電源ＶＳＳに接続され、Ｐ型トランジスタ１およびＮ型トランジスタ２のゲートは、ともに共通ゲートＩＮに接続されている。Ｐ型トランジスタ１およびＮ型トランジスタ２のドレイン、ならびに、Ｐ型トランジスタ３およびＮ型トランジスタ４のソースが接続され、Ｐ型トランジスタ３およびＮ型トランジスタ４のドレインは、ともに共通ドレインＯＵＴに接続されている。
【００５１】
また、Ｐ型トランジスタ１および３の基板電位ならびにＮ型トランジスタ４のゲートは、Ｎ型拡散領域で形成され基板電位ＶＢＰを与える領域１１に接続されている。また、Ｎ型トランジスタ２および４の基板電位ならびにＰ型トランジスタ３のゲートは、Ｐ型拡散領域で形成され基板電位ＶＢＮを与える領域１２に接続されている。
【００５２】
上記配置および接続構成により、フォワードバイアス時には、Ｐ型トランジスタ１およびＮ型トランジスタ４の電流能力は上がるが、逆に、Ｎ型トランジスタ２およびＰ型トランジスタ３は次第にオフする方向にゲート電位がかかる。このため、インバータ回路１３１全体としては、電流能力は大きく変化しない。すなわち、実施の形態１と同様の効果が得られるが、本実施の形態の方が、図６Ａに示すように、Ｐ型トランジスタ１および３が、または、Ｎ型トランジスタ２および４が、同型ウェル上に形成された同型拡散領域を持つために拡散領域を共有できる。これにより、実施の形態１に係るバッファ回路１０１よりも小面積を実現できる。
【００５３】
なお、本実施の形態において、Ｎ型トランジスタ２の基板ノードとＮ型トランジスタ４の基板ノードとＰ型トランジスタ３のゲートとが接続されている例を示したが、Ｐ型トランジスタ１の基板ノードとＰ型トランジスタ３の基板ノードとＮ型トランジスタ４のゲートとが接続されていてもよい。
【００５４】
また、本実施の形態において、（Ａ）Ｎ型ウェルＮＷ１上にＰ型トランジスタ１および３が形成されており、（Ｂ）Ｐ型ウェルＰＷ１上にＮ型トランジスタ２および４が形成されている例を示したがこれに限られない。上記（Ａ）および（Ｂ）の少なくとも一方が成立していればよい。
【００５５】
（実施の形態５）
図７Ａは、実施の形態５に係るインバータ回路１４１の構成レイアウト図である。また、図７Ｂは、実施の形態５に係るインバータ回路１４１の回路図である。
【００５６】
図７Ａおよび図７Ｂに示すように、インバータ回路１４１は、Ｐ型トランジスタ１および３と、Ｎ型トランジスタ２および４とを備える。本実施の形態に係るインバータ回路１４１は、実施の形態４に係るインバータ回路１３１と比較して、各トランジスタの接続構成が異なる。以下、本実施の形態に係るインバータ回路１４１について、実施の形態４に係るインバータ回路１３１と同じ点は説明を省略し、異なる点を中心に説明する。
【００５７】
図７Ｂに示すように、直列接続されたＰ型トランジスタ１および３と、直列接続されたＮ型トランジスタ２および４とにより、インバータ回路を構成する半導体セルＣ２として機能する。
【００５８】
また、Ｐ型トランジスタ１およびＮ型トランジスタ２のゲートは、ともに共通ゲートＩＮに接続されている。Ｐ型トランジスタ１のソースは、ソース電源ＶＤＤに接続され、Ｎ型トランジスタ２のソースは、ソース電源ＶＳＳに接続されている。Ｐ型トランジスタ１のドレインとＰ型トランジスタ３のソースとが接続され、Ｎ型トランジスタ４のソースとＮ型トランジスタ２のドレインとが接続されている。また、Ｐ型トランジスタ３のドレインとＮ型トランジスタ４のドレインとが接続され、これらが共通ドレインＯＵＴに接続されている。
【００５９】
また、Ｐ型トランジスタ１および３の基板電位ならびにＮ型トランジスタ４のゲートは、基板電位ＶＢＰを与える領域１１に接続され、Ｎ型トランジスタ２および４の基板電位ならびにＰ型トランジスタ３のゲートは、基板電位ＶＢＮを与える領域１２に接続されている。
【００６０】
上記配置および接続構成により、フォワードバイアス時には、Ｐ型トランジスタ１およびＮ型トランジスタ４の電流能力は上がるが、逆に、Ｎ型トランジスタ２およびＰ型トランジスタ３は次第にオフする方向にゲート電位がかかる。このため、インバータ回路１４１全体としては、電流能力は大きく変化しない。すなわち、実施の形態４と同様の効果が得られるが、本実施の形態では、実施の形態４に係るインバータ１０２ａの出力配線が不要であるため、実施の形態４に係るインバータ回路１３１よりも小面積を実現できる。
【００６１】
（実施の形態６）
図８Ａは、実施の形態６に係るフリップフロップ回路１５１の回路図である。図８Ａに示すように、フリップフロップ回路１５１は、ラッチ部１５１Ａとパルス生成回路１５１Ｂとで構成される。ラッチ部１５１Ａは、データ入力信号Ｄを入力とするインバータ１０２ａと、データ入力信号Ｄを遮断または透過させるトランスファゲート１０３ａと、データ保持ラッチを構成するインバータ１０２ｃと、フィードバックインバータであるインバータ１０２ｂと、データ出力信号Ｑを出力するインバータ１０２ｄとを備える。パルス生成回路１５１Ｂは、クロック信号ＣＫを入力とする遅延回路と、クロック信号ＣＫを入力とし遅延回路の遅延分のパルス幅ＰＷを有するクロック内部反転信号ＮＣＫを生成するＮＡＮＤ１０５ａと、クロック内部正転信号ＰＣＫを生成するインバータ１０２ｈとを備える。上記遅延回路は、直列接続されたインバータ１０２e、１０２ｆ、および１０２ｇで構成されている。
【００６２】
図８Ｂは、実施の形態６に係るフリップフロップ回路１５１の動作タイミングチャートである。同図に示すように、各信号は、ハイレベルおよびローレベルの２値をとる。
【００６３】
まず、時刻ｔ０から時刻ｔ１まで、ラッチ部１５１Ａは、ノードｎ１をローレベルに保持している。
【００６４】
次に、時刻ｔ１において、クロック信号ＣＫが立ち上がると、クロック内部反転信号ＮＣＫが立ち下がり、クロック内部正転信号ＰＣＫが立ち上がる。これにより、トランスファゲート１０３ａがインバータ１０２ａから出た信号を透過し、逆にインバータ１０２ｂが遮断することにより、ラッチデータの書き換え、すなわち、ノードｎ１が立ち上がることができる。ラッチデータの書き換えは、クロック信号ＣＫが次に立ち上がるまで、すなわち時刻ｔ１〜時刻ｔ２の期間において１回しか許されない。
【００６５】
次に、遅延回路が作るパルス幅ＰＷを経て、クロック内部反転信号ＮＣＫが立ち上がり、クロック内部正転信号ＰＣＫが立ち下がることによって、トランスファゲート１０３ａが遮断され、逆にインバータ１０２ｂが透過される。これにより、ノードｎ１がハイでラッチ保持される。ここで、パルス幅ＰＷが小さすぎると、トランスファゲート１０３ａが早く遮断され、データ入力をラッチへ伝えることができず、フリップフロップ回路１５１が動作しない。また、パルス幅ＰＷが大きすぎると、その期間はデータ信号が出力まで透過され続けるため、同期間で次のデータ信号の侵入を許すことになり、フリップフロップ回路１５１が正常に機能しない。
【００６６】
時刻ｔ２および時刻ｔ３の状況は、データおよびラッチ信号の状態が逆である以外は、それぞれ、時刻ｔ１および時刻ｔ２の状況と同じである。ここで、上記遅延回路の一部分またはすべてに対し、実施の形態１〜５に係るバッファ回路またはインバータ回路のいずれかを適用する。つまり、パルス生成回路１５１Ｂは、実施の形態１〜５のいずれかに係るＰ型トランジスタ１および３ならびにＮ型トランジスタ２および４を用いて、クロック内部反転信号ＮＣＫおよびクロック内部正転信号ＰＣＫのパルス幅を規定するインバータを構成している。これにより、フォワードバイアス時、遅延回路の速度がさほど大きく変化しないため、パルス幅ＰＷが小さく、または、大きくなりすぎることはない。したがって、フリップフロップ回路１５１をより確実に動作させることが可能となる。
【００６７】
（実施の形態７）
図８Ａおよび図８Ｂに示されたフリップフロップ回路１５１において、時刻ｔ１では、ノードｎ１において、インバータ１０２ａおよびトランスファゲート１０３ａからのハイレベルの信号と、インバータ１０２ｂからのローレベルの信号とが瞬間的に競合する。また、時刻ｔ２でも同様のことが起きる。これは、トランスファゲート１０３ａとインバータ１０２ｂとが、一瞬だけ双方とも透過状態となるためである。双方の電流能力に大きな差がない場合、この競合が激しくなり、例えばノードｎ１の立ち上がりまたは立ち下がりができなくなる、または、その遷移時間が長くなる。
【００６８】
ここで、本実施の形態に係るフリップフロップ回路では、インバータ１０２ｂに、実施の形態１〜５に係るバッファ回路またはインバータ回路のいずれかを適用する。つまり、本実施の形態に係るフリップフロップ回路１５１またはラッチ部１５１Ａは、実施の形態１〜５のいずれかに係る半導体セルＣ２を有し、半導体セルＣ２は、Ｐ型トランジスタ１および３ならびにＮ型トランジスタ２および４を用いて、ラッチ動作するフィードバックインバータ（インバータ１０２ｂ）を構成している。これにより、フォワードバイアス時、トランスファゲート１０３ａの電流能力が大きくなるのに対して、インバータ１０２ｂはさほど大きくならないため、インバータ１０２ｂはトランスファゲート１０３ａより電流能力が相対的に小さくなる。したがって、ノードｎ１における競合が緩和され、本実施の形態に係るフリップフロップ回路をより確実に動作させることが可能となる。
【００６９】
（実施の形態８）
図９は、実施の形態８に係るフリップフロップ回路１６１の回路図である。図９に示すように、フリップフロップ回路１６１は、実施の形態６に係るフリップフロップ回路１５１が備えるラッチ部１５１Ａおよびパルス生成回路１５１Ｂで構成されるのに対して、さらにラッチ部１５２Ａが加えられる。ラッチ部１５２Ａは、データ入力信号Ｄ２を入力としたインバータ１０２ｊと、データ入力信号Ｄ２を遮断または透過させるトランスファゲート１０３ｂと、データ保持ラッチを構成するインバータ１０２ｍおよびフィードバックインバータ１０２ｋと、データ出力信号Ｑ２を出力するインバータ１０２ｎとを備える。本実施の形態に係るフリップフロップ回路１６１は、実施の形態６に係るフリップフロップ回路１５１に対して、１つのパルス生成回路１５１Ｂが２つのラッチ部１５１Ａおよび１５２Ａにクロック信号ＣＫを供給することを特徴としている。つまり、フリップフロップ回路１６１は、パルス生成回路１５１Ｂと、パルス生成回路１５１Ｂで生成された信号を共有し、当該信号に基づいてフリップフロップ動作する２つのラッチ部１５１Ａおよび１５２Ａとを備える。一般的に、１つのクロック入力部分と複数のラッチ部分から成るフリップフロップ回路を、マルチビットのフリップフロップ回路と呼ぶ。本実施の形態に係るフリップフロップ回路１６１は、フォワードバイアス時でも確実に動作可能でありながら、かつ実施の形態６に係るフリップフロップ回路１５１が２つ構成された半導体回路と同等の機能を有するので、半導体回路の電力と面積を削減することが可能となる。
【００７０】
（実施の形態９）
図１０は、実施の形態９に係る半導体回路１７１の回路図である。図１０に示すように、半導体回路１７１は、データ入力信号Ｄが入力されるフリップフロップ回路１０４ａ（またはラッチ回路）と、データ出力信号Ｑが出力されるフリップフロップ回路１０４ｂ（またはラッチ回路）と、フリップフロップ回路１０４ａのデータ出力信号Ｑを入力しフリップフロップ回路１０４ｂのデータ入力信号Ｄへ出力するバッファ回路で構成されている。バッファ回路は、直列接続されたバッファ１０１ａ、１０１ｂ、および１０１ｃで構成されている。
【００７１】
一般的に、フリップフロップ間のデータ伝送速度が速すぎると、ホールドエラーを起こす（特許文献２参照）。ここで、バッファ１０１ａ、１０１ｂ、および１０１ｃの少なくとも１つに対して実施の形態１〜５に係るバッファ回路またはインバータ回路のいずれかを適用する。これにより、フォワードバイアス時、フリップフロップ間のデータ伝送速度が速くなりすぎるのを防ぐことができ、半導体回路を確実に動作させることが可能となる。
【００７２】
（実施の形態１０）
図１１は、実施の形態１０に係るレベルシフト回路１８１の回路図である。同図に示すように、レベルシフト回路１８１は、低電圧と高電圧との間で電圧レベルを変換するレベル変換回路であり、インバータ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、および１０２ｅで構成されている。インバータ１０２ａおよび１０２ｂには低電圧電源ＶＤＤＬが供給され、インバータ１０２ａおよび１０２ｂは、それぞれ、入力信号ＩＮの反転信号および正信号を出力する。インバータ１０２ｄは、直列接続されたＰ型トランジスタ１（第１Ｐ型トランジスタ）、Ｐ型トランジスタ３（第３Ｐ型トランジスタ）、およびＮ型トランジスタ２（第２Ｎ型トランジスタ）で構成され、インバータ１０２ｅは、直列接続されたＰ型トランジスタ５、Ｐ型トランジスタ７、およびＮ型トランジスタ６（第４Ｎ型トランジスタ）で構成されている。ここで、Ｐ型トランジスタ１の基板ノードとＮ型トランジスタ２の基板ノードとは分離されており、Ｎ型トランジスタ２の基板ノードとＰ型トランジスタ３のゲートとが接続されている。インバータ１０２ｃは、インバータ１０２ｅの出力を入力とし出力信号ＯＵＴを出力する。インバータ１０２ｃ、１０２ｄ、および１０２ｅには高電圧電源ＶＤＤＨが供給される。上記構成により、レベルシフト回路１８１は、入力信号ＩＮをレベル昇圧し、出力信号ＯＵＴを出力する。基板電位ＶＢＮはＰ型トランジスタ３および７のゲートと、Ｎ型トランジスタ２および６の基板とに供給されており、その他のＰ型トランジスタの基板には基板電位ＶＢＰが、また、Ｎ型トランジスタの基板には基板電位ＶＢＮが供給される。
【００７３】
通常時、基板電位ＶＢＮはローレベルのため、トランジスタ３および７は常時オンである。例えば、入力信号ＩＮの反転信号がローからハイに立ち上がると、オン状態のＰ型トランジスタ１の電流能力に打ち勝つようにＮ型トランジスタ２がオンとなり、インバータ１０２ｄの出力がローとなる。これにより、Ｐ型トランジスタ５がオンとなって、インバータ１０２ｅの出力がハイとなり、インバータ１０２ｃを経て出力ＯＵＴが変化するとともに、Ｐ型トランジスタ１がオフとなる。上記のように入力信号ＩＮが変化してからＰ型トランジスタ１がオンからオフとなる間では、インバータ１０２ｄに貫通電流が流れる。直列接続され、高電圧側のＰ型トランジスタとして適用したＰ型トランジスタ１および３よりも、Ｎ型トランジスタ２の電流能力の方が勝っていると、貫通電流を抑制することができ、レベルシフト回路１８１の動作保証上望ましい。
【００７４】
上述の動作説明は、入力信号ＩＮの正信号が立ち上がる場合においても同様である。ここで、フォワードバイアス時、Ｐ型トランジスタ３および７以外のトランジスタはすべて電流能力が上がるが、Ｐ型トランジスタ３および７は逆に下がるため、Ｎ型トランジスタ２および６の方が電流能力はますます高くなる。したがって、フォワードバイアス時においても、レベルシフト回路１８１の動作を確実に保証できる。
【００７５】
（その他の実施の形態）
以上、本開示の実施の形態に係る半導体セルおよびそれを用いたパルス生成回路、ラッチ回路、フリップフロップ回路、レベル変換回路および半導体回路について説明したが、本開示は、上記実施の形態１〜１０に限定されるものではない。これらの実施の形態中の構成要素を組み合わせて新たな実施の形態とすることも可能であり、また他にも、半導体回路全体の基板電位を一律に変えたために、望ましくない箇所まで高速化してしまい、半導体回路の動作に不利益を与える場合ならば、本発明を適用することは有効である。
【００７６】
また、ハイレベル／ローレベルにより表される論理レベルは、本開示を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。
【００７７】
また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【００７８】
更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
【産業上の利用可能性】
【００７９】
本発明に係る半導体セルおよびそれを用いたパルス生成回路、ラッチ回路、フリップフロップ回路、レベル変換回路および半導体回路は、基板電位を変化させた場合でも、電流能力の変化を望まない箇所へ適用することで安定動作を保証できるため、モバイル機器等の電子機器に搭載される半導体集積回路等として有用である。
【符号の説明】
【００８０】
１、３、５、７、５０１    Ｐ型トランジスタ
２、４、６、５０２    Ｎ型トランジスタ
１１、１２、５１１、５１２    領域
１０１、１１１    バッファ回路
１０１ａ、１０１ｂ、１０１ｃ    バッファ
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２e、１０２ｆ、１０２ｇ、１０２ｈ、１０２ｊ、１０２ｍ、１０２ｎ、１１２ａ、１１２ｂ    インバータ
１０２ｋ    フィードバックインバータ
１０３ａ、１０３ｂ    トランスファゲート
１０４ａ、１０４ｂ、１５１、１６１    フリップフロップ回路
１０５ａ    ＮＡＮＤ
１２１、１３１、１４１、５００    インバータ回路
１５１Ａ、１５２Ａ    ラッチ部
１５１Ｂ    パルス生成回路
１７１    半導体回路
１８１    レベルシフト回路
【図１Ａ】
2017103310.tif 000003
【図１Ｂ】
2017103310.tif 000004
【図２】
2017103310.tif 000005
【図３Ａ】
2017103310.tif 000006
【図３Ｂ】
2017103310.tif 000007
【図４】
2017103310.tif 000008
【図５Ａ】
2017103310.tif 000009
【図５Ｂ】
2017103310.tif 000010
【図６Ａ】
2017103310.tif 000011
【図６Ｂ】
2017103310.tif 000012
【図７Ａ】
2017103310.tif 000013
【図７Ｂ】
2017103310.tif 000014
【図８Ａ】
2017103310.tif 000015
【図８Ｂ】
2017103310.tif 000016
【図９】
2017103310.tif 000017
【図１０】
2017103310.tif 000018
【図１１】
2017103310.tif 000019
【図１２Ａ】
2017103310.tif 000020
【図１２Ｂ】
2017103310.tif 000021
【図１２Ｃ】
2017103310.tif 000022
【図１２Ｄ】
2017103310.tif 000023