(57)【要約】【課題】本願明細書に開示される技術は、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる技術に関するものである。【解決手段】本技術に関する半導体装置は、複数のセルが設けられる有効領域を有する第１の導電型のドリフト層（９）と、ドリフト層（９）の上面における、有効領域に設けられる電極部とを備え、電極部は、ドリフト層（９）の上面に設けられ、かつ、隙間をあけて設けられる、複数の第１の電極層（１３）と、隙間、および、複数の第１の電極層（１３）の上面を覆って設けられる第２の電極層（１４）とを有するものである。【選択図】図１
2017195292.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルが設けられる有効領域を有する第１の導電型のドリフト層と、
前記ドリフト層の上面における、前記有効領域に設けられる電極部とを備え、
前記電極部は、
前記ドリフト層の上面に設けられ、かつ、隙間をあけて設けられる、複数の第１の電極層と、
前記隙間、および、複数の前記第１の電極層の上面を覆って設けられる第２の電極層とを有する、
半導体装置。
【請求項２】
それぞれの前記第１の電極層は、平面視における面積が等しい、
請求項１に記載の半導体装置。
【請求項３】
前記第２の電極層は、すべての前記第１の電極層を覆って設けられる単一の電極である、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の電極層の厚さが、１μｍ以下であり、
前記第２の電極層の厚さが、１μｍ以上である、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記ドリフト層の表層において互いに離間して複数設けられる、第２の導電型のウェル領域と、
それぞれの前記ウェル領域の表層に設けられる、第１の導電型の半導体領域と、
少なくとも、前記ドリフト層とそれぞれの前記半導体領域とに挟まれるそれぞれの前記ウェル領域の上面を覆って設けられる第１の絶縁膜と、
前記第１の絶縁膜の上面に設けられる制御電極と、
前記第１の絶縁膜と、前記制御電極とを覆って設けられる第２の絶縁膜とを備え、
複数の前記第１の電極層は、前記半導体領域と前記第２の絶縁膜とを覆い、かつ、互いに離間して設けられる、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第２の電極層は、前記第１の電極層が形成されない領域において、前記第２の絶縁膜を直接覆って設けられる、
請求項５に記載の半導体装置。
【請求項７】
前記ドリフト層が、ワイドギャップ半導体を含む、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記ドリフト層が、炭化珪素を含む、
請求項１から請求項７のうちのいずれか１項に記載の半導体装置。
【請求項９】
複数のセルが設けられる有効領域を有する第１の導電型のドリフト層を形成し、
前記ドリフト層の上面に、隙間をあけて複数の第１の電極層を形成し、
それぞれの前記第１の電極層にプローブを当て、かつ、それぞれの前記第１の電極層の電気的特性を評価し、
それぞれの前記第１の電極層の電気的特性の評価の後に、前記隙間、および、複数の前記第１の電極層の上面を覆って第２の電極層を形成し、
前記第２の電極層にプローブを当て、かつ、それぞれの前記第２の電極層の電気的特性を評価し、
評価された前記第１の電極層の電気的特性、および、評価された前記第２の電極層の電気的特性に基づいて、半導体装置の電気的特性を判定する、
半導体装置の製造方法。
【請求項１０】
第１の導電型のドリフト層の表層において、互いに離間する第２の導電型のウェル領域を複数形成し、
それぞれの前記ウェル領域の表層に、第１の導電型の半導体領域を形成し、
少なくとも、前記ドリフト層とそれぞれの前記半導体領域とに挟まれるそれぞれの前記ウェル領域の上面を覆う第１の絶縁膜を形成し、
前記第１の絶縁膜の上面に制御電極を形成し、
前記第１の絶縁膜と、前記制御電極とを覆う第２の絶縁膜を形成し、
複数の前記第１の電極層は、前記半導体領域と前記第２の絶縁膜とを覆い、
それぞれの前記第１の電極層にプローブを当て、かつ、それぞれの前記第１の電極層の電気的特性を評価し、
評価された前記第１の電極層の電気的特性に基づいて、結晶欠陥に起因するリーク電流が検出された前記第１の電極層の位置を記録し、
それぞれの前記第１の電極層の電気的特性の評価の後に、前記第２の電極層を形成し、
前記第２の電極層にプローブを当て、かつ、それぞれの前記第２の電極層の電気的特性を評価し、
結晶欠陥に起因するリーク電流が検出された前記第１の電極層の位置、および、評価された前記第２の電極層の電気的特性に基づいて、半導体装置の電気的特性を判定する、
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコンと比較して絶縁破壊耐量が高いため、シリコン材料よりも半導体基板の不純物濃度を高めて、半導体基板の抵抗を低減することが可能である。
【０００３】
上記の炭化珪素（ＳｉＣ）はワイドギャップ半導体の一種である。ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
【０００４】
半導体基板における抵抗を低下させることによって、パワー素子のスイッチング動作における損失を低減させることができる。また、炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、熱伝導度が高く、かつ、機械的強度にも優れる。そのため、小型、低損失、かつ、高効率なパワーデバイスが実現されると期待される。
【０００５】
たとえば、炭化珪素を用いた金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）、すなわち、ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣ半導体基板の上面に形成される（たとえば、特許文献１を参照）。
【０００６】
ＳｉＣ半導体基板の上面には、ゲートパッドとゲート配線とで構成されるゲート電極と、１つのソース電極とが配置される。また、ＳｉＣ半導体基板の下面には、ドレイン端子が配置される。ソース電極の下方には、トランジスタアレイ構造が均一に敷き詰められる。
【０００７】
具体的には、ｎ型の高濃度のＳｉＣ半導体基板の上面に、ｎ型のドリフト層がエピタキシャル層として形成される。
【０００８】
また、エピタキシャル層の表層に、ｐ型のウェル領域が形成される。また、ウェル領域の表層に、ｐ型のウェルコンタクト領域が形成される。ウェルコンタクト領域は、金属電極と半導体層とのコンタクト抵抗を小さくするための領域である。ウェルコンタクト領域の不純物濃度は、ウェル領域の不純物濃度よりも高い。
【０００９】
また、ウェル領域の表層に、ｎ型のソース領域が形成される。ソース領域は、平面視において、ウェルコンタクト領域の周りを囲んで形成される。
【００１０】
また、ゲート絶縁膜が、少なくとも、エピタキシャル層とソース領域とに挟まれたウェル領域の上面を覆って形成される。
【００１１】
また、ゲート電極は、ゲート絶縁膜の上面に形成される。また、層間絶縁膜は、ゲート絶縁膜とゲート電極とを覆って形成される。
【００１２】
さらに、層間絶縁膜、ソース領域、および、ウェルコンタクト領域を覆って、ソース電極が形成される。ソース電極は、アルミニウムなどの金属配線で形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４５５７５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
炭化珪素（ＳｉＣ）は、熱的、および、機械的に優れた特性を有するものの、ＳｉＣ半導体基板には多くの結晶欠陥が存在する。そのため、ソース−ドレイン間の耐圧リーク不良などで歩留まりが低下する場合がある。また、結晶欠陥に起因する信頼性不良が発生することによって、半導体装置の信頼性、または、パワーモジュールの信頼性を低下させる場合がある。
【００１５】
このような結晶欠陥に起因するリーク成分、すなわち、リーク電流を有する半導体装置は、ウエハチップのウエハ位置テスト、または、チップテストなどのテスト工程で不良品として除去される。
【００１６】
しかしながら、ワイドギャップ半導体に限らず、パワー半導体のソース電極は、大面積の半導体チップになるほど、その大きさにしたがってソース電極のサイズも大きくなる。半導体チップのサイズが増大する結果としてソース電極のサイズが増大すると、正常な半導体チップにおけるソース−ドレイン間の耐圧リーク電流も増大する。
【００１７】
そのため、これまで、結晶欠陥に起因するリーク電流を有する小面積の半導体チップを除去するために用いられていたリーク電流値をそのまま用いて大面積の半導体チップの不良品の判定を行うと、大面積の正常な半導体チップも、不良品と判定される場合がある。その結果として、歩留まりが低下する。
【００１８】
一方で、大面積の半導体チップにおいては、結晶欠陥に起因するリーク成分の、正常なリーク成分に対する比率が低下する。そのため、大面積の半導体チップにおけるソース電極のサイズの大きさに応じて判定に用いるリーク電流値を増加させると、結晶欠陥に起因するリーク成分を有する半導体チップであるにもかかわらず良品と判定されるものが増え、半導体チップの信頼性を低下させてしまう場合がある。
【００１９】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる技術に関するものである。
【課題を解決するための手段】
【００２０】
本願明細書に開示される技術の一の態様は、複数のセルが設けられる有効領域を有する第１の導電型のドリフト層と、前記ドリフト層の上面における、前記有効領域に設けられる電極部とを備え、前記電極部は、前記ドリフト層の上面に設けられ、かつ、隙間をあけて設けられる、複数の第１の電極層と、前記隙間、および、複数の前記第１の電極層の上面を覆って設けられる第２の電極層とを有する。
【００２１】
また、本願明細書に開示される技術の別の態様は、複数のセルが設けられる有効領域を有する第１の導電型のドリフト層を形成し、前記ドリフト層の上面に、隙間をあけて複数の第１の電極層を形成し、それぞれの前記第１の電極層にプローブを当て、かつ、それぞれの前記第１の電極層の電気的特性を評価し、それぞれの前記第１の電極層の電気的特性の評価の後に、前記隙間、および、複数の前記第１の電極層の上面を覆って第２の電極層を形成し、前記第２の電極層にプローブを当て、かつ、それぞれの前記第２の電極層の電気的特性を評価し、評価された前記第１の電極層の電気的特性、および、評価された前記第２の電極層の電気的特性に基づいて、半導体装置の電気的特性を判定する。
【発明の効果】
【００２２】
本願明細書に開示される技術の一の態様は、複数のセルが設けられる有効領域を有する第１の導電型のドリフト層と、前記ドリフト層の上面における、前記有効領域に設けられる電極部とを備え、前記電極部は、前記ドリフト層の上面に設けられ、かつ、隙間をあけて設けられる、複数の第１の電極層と、前記隙間、および、複数の前記第１の電極層の上面を覆って設けられる第２の電極層とを有するものである。このような構成によれば、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる。
【００２３】
また、本願明細書に開示される技術の別の態様は、複数のセルが設けられる有効領域を有する第１の導電型のドリフト層を形成し、前記ドリフト層の上面に、隙間をあけて複数の第１の電極層を形成し、それぞれの前記第１の電極層の電気的特性を評価し、それぞれの前記第１の電極層の電気的特性の評価の後に、前記隙間、および、複数の前記第１の電極層の上面を覆って第２の電極層を形成し、前記第２の電極層の電気的特性を評価し、評価された前記第１の電極層の電気的特性、および、評価された前記第２の電極層の電気的特性に基づいて、半導体装置の電気的特性を判定する。このような構成によれば、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる。
【００２４】
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。
【図２】実施の形態に関する、ソース電極の配置パターンを例示する平面図である。
【図３】実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図４】実施の形態に関する、半導体装置の製造方法を例示するフローチャートである。
【図５】実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。
【図６】実施の形態に関する、ソース電極の配置パターンを例示する平面図である。
【図７】実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図８】実施の形態に関する、ＳｉＣ−ＭＯＳＦＥＴの構造を概略的に例示する平面図である。
【図９】実施の形態に関する、ＳｉＣ−ＭＯＳＦＥＴの構造を概略的に例示する断面図である。
【発明を実施するための形態】
【００２６】
以下、添付される図面を参照しながら実施の形態について説明する。
【００２７】
なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
【００２８】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
【００２９】
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」、または、「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００３０】
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明する。
【００３１】
図８は、ＳｉＣ−ＭＯＳＦＥＴの構造を概略的に例示する平面図である。
【００３２】
図８に例示されるように、ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣ半導体基板３の上面に形成される。ＳｉＣ半導体基板３の上面には、ゲートパッドとゲート配線とで構成されるゲート電極１と、１つのソース電極２とが配置される。また、ＳｉＣ半導体基板３の下面には、ドレイン端子（ここでは、図示しない）が配置される。
【００３３】
図９は、ＳｉＣ−ＭＯＳＦＥＴの構造を概略的に例示する断面図である。図８に例示されたソース電極２の下方には、図９に例示されるように、トランジスタアレイ構造が均一に敷き詰められる。
【００３４】
具体的には、第１の導電型の高濃度のＳｉＣ半導体基板３の上面に、第１の導電型のドリフト層がエピタキシャル層９として形成される。
【００３５】
また、エピタキシャル層９の表層に、第２の導電型のウェル領域１０が形成される。また、ウェル領域１０の表層に、第２の導電型のウェルコンタクト領域１２が形成される。ウェルコンタクト領域１２は、金属電極と半導体層とのコンタクト抵抗を小さくするための領域である。ウェルコンタクト領域１２の不純物濃度は、ウェル領域１０の不純物濃度よりも高い。
【００３６】
また、ウェル領域１０の表層に、第１の導電型のソース領域１１が形成される。ソース領域１１は、平面視において、ウェルコンタクト領域１２の周りを囲んで形成される。
【００３７】
また、ゲート絶縁膜７が、少なくとも、エピタキシャル層９とソース領域１１とに挟まれたウェル領域１０の上面を覆って形成される。
【００３８】
また、ゲート電極６は、ゲート絶縁膜７の上面に形成される。また、層間絶縁膜５は、ゲート絶縁膜７とゲート電極６とを覆って形成される。
【００３９】
さらに、層間絶縁膜５、ソース領域１１、および、ウェルコンタクト領域１２を覆って、ソース電極２が形成される。ソース電極２は、アルミニウムなどの金属配線で形成される。
【００４０】
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
【００４１】
なお、以下では、炭化珪素を用いた半導体装置としてＭＯＳＦＥＴについて説明するが、半導体装置はＭＯＳＦＥＴに限られるものではない。また、半導体についても、ワイドギャップ半導体、さらには、炭化珪素に限られるものではない。ただし、ＳｉＣ半導体基板には多くの結晶欠陥が存在するため、装置の信頼性が低下する。これに対し、以下の実施の形態は、特に有用な効果を発揮する。
【００４２】
炭化珪素を用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）の場合、図１に例示されるように、ゲート電極１は、ゲートパッドと、半導体チップ周辺におけるゲート配線とで構成される場合、または、半導体チップ周辺にはゲート配線が配置されず、半導体チップ中央にゲート配線が配置される場合、さらには、ゲート配線自体が配置されずゲートパッドのみが配置される場合がある。
【００４３】
複数のソース電極１３は、比較的小さい面積で隙間をあけて分割されたソース電極である。ソース電極１３は、半導体チップの有効領域に配列される。半導体チップの有効領域には、複数のセルが設けられる。
【００４４】
ソース電極１４は、ソース電極１３間の隙間、および、分割された複数のソース電極１３の上面を覆って配置される。図１に例示される場合においては、ソース電極１４は、分割されたすべてのソース電極１３の上面に跨って配置される単一の電極である。ソース電極１４は、複数のソース電極１３間を電気的に接続する。
【００４５】
図２は、ソース電極１３の配置パターンを例示する平面図である。
【００４６】
図２に例示されるように、ソース電極１３は、ＭＯＳＦＥＴのチャネル電流が流れる有効領域をすべて覆うように配置される。
【００４７】
また、分割されたそれぞれのソース電極１３の面積は、それぞれのソース電極１３の電流電圧特性が等しくなるように、等しいことが望ましい。ここで、ソース電極１３の面積が「等しい」とは、たとえば、分割されたそれぞれのソース電極１３の面積が±２０％の範囲内、望ましくは、±５％の範囲内であることを指すものとする。さらに、結晶欠陥に起因するリーク電流を検出するためには、ソース電極１３は、１０個以上に分割されていることが望ましい。
【００４８】
また、それぞれのソース電極１３の面積は、プロービングすることを考慮すると、たとえば、２５００μｍ２であることが望ましい。また、その場合の分割間隔は、５０μｍ以上であることが望ましい。
【００４９】
ソース電極１３は、一般にスパッタ法によるアルミニウムなどの単層膜で成膜される。または、ソース電極１３は、アルミニウム配線の下に、Ｔｉ、ＴｉＮ、Ｎｉ、または、Ｗなどの高融点金属のバリアメタルが成膜された後で、アルミニウム配線が積層されることによって成膜される。そして、リソグラフィー工程によってパターンニングされる。ソース電極１３の膜厚は、十分な低抵抗を得るために、たとえば、１μｍ以上である。
【００５０】
ソース電極１４は、分割して形成されたすべてのソース電極１３を電気的に接続するように形成される。ソース電極１４は、分割されたすべてのソース電極１３が配置される領域を覆うように形成されることが望ましい。
【００５１】
ソース電極１４は、たとえば、アルミニウム、銅、ニッケル、金、または、銀などの低抵抗の金属で構成される。また、ソース電極１４は、スパッタ法、蒸着法、または、メッキ法などの方法によって成膜される。ソース電極１４の膜厚は、十分な低抵抗を得るために、たとえば、１μｍ以上である。
【００５２】
ここで、ソース電極１４を用いずに、ボンディングワイヤーなどで分割して形成されたソース電極を接続する方法が、たとえば、特開２０１０−１６１０３号公報に開示されている。しかしながら、ボンディングワイヤーなどで分割して形成されたソース電極を接続する場合は、ボンディングワイヤーのサイズ、または、ボンディングワイヤーの本数などによって、小面積であるソース電極１３の分割方法が制限される。
【００５３】
一方で、本実施の形態では、ボンディングワイヤーの接続に起因するソース電極１３の分割方法に対する制限がない。これによって、より小さな面積のソース電極１３に分割することも可能となる。そのため、より小さい範囲で欠陥性リーク箇所を検出し、当該箇所に対応する不良の半導体装置を除去することによって、半導体装置の信頼性を向上させることができる。
【００５４】
図３は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【００５５】
図３に例示されるように、第１の導電型の高濃度のＳｉＣ半導体基板３の上面に第１の導電型のドリフト層がエピタキシャル層９として形成される。エピタキシャル層９は、複数のセルが設けられる有効領域を有する。
【００５６】
また、エピタキシャル層９の表層に、第２の導電型のウェル領域１０が形成される。ウェル領域１０は、エピタキシャル層９の表層において、互いに離間して複数形成される。また、それぞれのウェル領域１０の表層に、第２の導電型のウェルコンタクト領域１２が形成される。ウェルコンタクト領域１２は、金属電極と半導体層とのコンタクト抵抗を小さくするための領域である。ウェルコンタクト領域１２の不純物濃度は、ウェル領域１０の不純物濃度よりも高い。
【００５７】
また、それぞれのウェル領域１０の表層に、第１の導電型のソース領域１１が形成される。ソース領域１１は、平面視において、ウェルコンタクト領域１２の周りを囲んで形成される。
【００５８】
また、ゲート絶縁膜７が、少なくとも、エピタキシャル層９とソース領域１１とに挟まれたウェル領域１０の上面を覆って形成される。
【００５９】
また、ゲート電極６は、ゲート絶縁膜７の上面に形成される。また、層間絶縁膜５は、ゲート絶縁膜７とゲート電極６とを覆って形成される。
【００６０】
さらに、ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）上の層間絶縁膜５の上面で分割された、ソース電極１３が形成される。ソース電極１３は、少なくとも一部の層間絶縁膜５の上面において形成されず、当該箇所を境界として分割される。
【００６１】
また、ソース電極１３が形成される箇所においては、アルミニウム電極などであるソース電極１３が、層間絶縁膜５、ソース領域１１、および、ウェルコンタクト領域１２を覆って形成される。
【００６２】
本実施の形態では、アルミニウムなどの単層構造が想定される。しかしながら、高融点金属のバリアメタルが下に成膜された、アルミニウムなどの積層構造であってもよい。どちらの場合であっても、ソース電極１３が層間絶縁膜５の上面において分割される。
【００６３】
さらに、ソース電極１３の上面に、ソース電極１４が形成される。ソース電極１４は、分割されたソース電極１３、および、層間絶縁膜５をともに直接覆って形成される。ソース電極１４は、すべてのソース電極１３を電気的に接続するように形成される。
【００６４】
ソース電極１３が分割される領域における層間絶縁膜５には、酸化膜で形成される絶縁膜、または、耐湿性の優れた窒化膜、具体的には、ＳｉＮ膜などが用いられることが望ましい。
【００６５】
ソース電極１３が分割される領域の幅、すなわち、ソース電極１３が形成されない領域のソース電極１３間の幅は、当該箇所における層間絶縁膜５の幅とは異なる幅であってよい。また、ソース電極１３が分割される領域の幅が大きくなると、半導体チップにおける有効領域の面積が小さくなるため、ＯＮ抵抗の増加などを招く。したがって、ソース電極１３が分割される領域の幅は、たとえば、数μｍであることが望ましい。
【００６６】
＜半導体装置のテスト工程について＞
本実施の形態に関する半導体装置のテスト工程について、以下で説明する。
【００６７】
一例として、炭化珪素を用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）の場合の、耐圧リーク電流測定について説明する。当該耐圧リーク電流測定は、ソース−ドレイン間に逆方向バイアスを印加することによって、耐圧リーク電流を測定するものである。
【００６８】
当該耐圧リーク電流測定においては、ソース電極とゲート電極との間にＭＯＳＦＥＴのチャネルがＯＦＦとなる負バイアスを印加し、さらに、ソース−ドレイン間に逆方向バイアスを印加することによって、耐圧リーク電流を測定する。
【００６９】
半導体チップの面積が増大すると、ソース電極の面積もそれに応じて増大する。したがって、ソース−ドレイン間に流れる逆方向バイアス下での耐圧リーク電流も、ソース電極の面積が増加するにしたがって増大することとなる。
【００７０】
また、半導体装置に欠陥があると、ソース−ドレイン間に流れる逆方向電流が増加するため、所望の耐圧特性を満たすことができなくなる。また、半導体装置が実動作を繰り返すと、徐々に特性が劣化し、信頼性故障を引き起こす要因となる。
【００７１】
特に、ＳｉＣ半導体基板には多くの結晶欠陥が含まれることが知られている。ＳｉＣ半導体基板には、ダウンフォール、三角欠陥、キャロット欠陥、マイクロパイプ、螺旋転位、刃状転位などの貫通転位、または、ＳｉＣ半導体基板の表面におけるピットなど様々な結晶欠陥が存在する。これらの結晶欠陥は、ソース−ドレイン間に逆方向バイアスが印加された状況下で、耐圧リーク電流を増加させる。
【００７２】
ダウンフォール、三角欠陥、または、マイクロパイプなどの比較的大きな結晶欠陥は、大きなリーク電流を生じさせる。そのため、半導体チップの面積が増大した場合であっても、ウエハプロセス工程後のウエハテスト、または、チップテストで十分に除去可能である。
【００７３】
一方で、比較的小さな結晶欠陥である、ナノパイプ、螺旋転位、または、刃状転位などの結晶欠陥は、半導体チップの面積が増加すると正常な耐圧リーク電流に埋もれてしまうおそれがある。そのため、欠陥性のリーク電流があるにもかかわらず、テスト工程で正常品と判定されてしまう可能性がある。
【００７４】
このような問題に対し、判定に用いるリーク電流値を下げると、本来良品である半導体装置も不良品と判定される可能性が高まり、結果として、歩留まりの低下を招く。
【００７５】
そこで、半導体装置の歩留まりを低下させずに半導体装置の信頼性を向上させるためには、結晶欠陥に起因するリーク電流を有する半導体装置、すなわち、リーク電流を有する半導体チップだけを、製品化前に取り除くことが必要となる。
【００７６】
図２に例示された本実施の形態に関する半導体装置に対し、ソース−ドレイン間に逆方向バイアスが印加された状況下で耐圧リーク電流測定が行われる場合を想定する。
【００７７】
この場合には、裏面のドレイン電極と、分割されたそれぞれのソース電極１３との間の電流電圧特性が、それぞれ同時に評価されることとなる。
【００７８】
そして、正常な耐圧リーク成分を減らし、かつ、結晶欠陥に起因するリーク成分の正常なリーク成分に対する比率を大きくすることによって、小さいリーク電流値であっても、結晶欠陥に起因するリーク成分を有する欠陥箇所、すなわち、欠陥セルを含むソース電極１３を検出することができる。
【００７９】
以上のように、本実施の形態に関する半導体装置によれば、より小さいリーク電流を有する欠陥箇所であっても検出可能である。したがって、リーク電流を有する半導体チップを効果的に除去することができる。それによって、歩留まりの向上とともに信頼性の向上が可能となる。
【００８０】
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００８１】
＜半導体装置の製造方法について＞
図４は、本実施の形態に関する半導体装置の製造方法を例示するフローチャートである。図４に例示されるように、本実施の形態に関する半導体装置の製造方法では、分割されたソース電極を形成する工程と、分割されたソース電極それぞれの電流電圧特性を評価する工程と、結晶欠陥に起因するリーク成分が検出された半導体チップのウエハ位置を記録する工程と、ソース電極それぞれの電流電圧特性を評価した後に、分割されたソース電極に跨るソース電極を形成する工程と、結晶欠陥に起因するリーク成分が検出された半導体チップを除去する工程とを備える。
【００８２】
まず、分割されたソース電極１３を形成する（図４における、ステップＳＴ１００を参照）。アルミニウムなどである電極を、たとえば、スパッタ法によって形成した後、リソグラフィー工程によって当該電極をパターニングする。そして、当該電極を、たとえば、複数に等分分割することによって、複数のソース電極１３を形成する。
【００８３】
分割されたソース電極１３の数としては、結晶欠陥に起因するリーク電流を精度よく検出する観点から、たとえば、１０個以上であることが望ましい。
【００８４】
次に、分割されたソース電極１３それぞれの電流電圧特性を評価する（図４における、ステップＳＴ１０１を参照）。半導体基板の裏面に形成されたドレイン電極に対して、ソース電極１３それぞれのソース電流が同時に、かつ、個別に記録することができるように、それぞれのソース電極１３の端子に対応させて電流計を設置する。そして、それぞれのソース電極１３のソース電流を評価する。
【００８５】
次に、結晶欠陥に起因するリーク電流が検出された半導体チップのウエハ位置を記録する（図４における、ステップＳＴ１０２を参照）。すなわち、電気的特性、具体的には、電流電圧特性が不良であると判定される半導体チップの、ウエハ座標情報を記録する。
【００８６】
当該工程は、後述するソース電極１４を形成する前、すなわち、通常のウエハテストを実施する前に、分割されたソース電極１３それぞれのソース電流に基づいて、半導体チップの電気的特性を評価する工程である。
【００８７】
電気的特性、具体的には、電流電圧特性の評価方法としては、逆方向電流である耐圧リーク特性を評価する方法の他に、順方向電流を評価する方法であるオン抵抗評価が行われてもよい。
【００８８】
また、逆方向の電圧ストレス、または、順方向の電流ストレスなどの各種の電流ストレス、または、電圧ストレスを、それぞれのソース電極１３にかけた後、耐圧リーク成分の評価、または、オン抵抗の評価を行ってもよい。この場合、それぞれのソース電極１３に電流ストレス、または、電圧ストレスをかける手順としては、それぞれのソース電極１３に同時にストレスがかけられる場合であってもよいし、それぞれのソース電極１３に異なるタイミングでストレスがかけられる場合であってもよい。
【００８９】
次に、分割されたソース電極１３に跨るソース電極１４を形成する（図４における、ステップＳＴ１０３を参照）。
【００９０】
次に、ウエハテストを行う。具体的には、たとえば、半導体基板の裏面に形成されたドレイン電極に対して、ソース電極１４のソース電流が記録することができるように、ソース電極１４の端子に対応させて電流計を設置する。そして、ソース電極１４のソース電流を評価する。
【００９１】
そして、ウエハテストにおいて不良であると判定された半導体チップ、および、図４におけるステップＳＴ１０２において、不良であると判定された半導体チップを除去する（図４における、ステップＳＴ１０４を参照）。なお、図４におけるステップＳＴ１０２において不良であると判定された半導体チップに関しては、図４におけるステップＳＴ１０２の後、かつ、図４におけるステップＳＴ１０３の前、すなわち、ソース電極１４が形成される前に、除去されてもよい。
【００９２】
以上のように、より小さい結晶欠陥に起因するリーク成分が検出される箇所を特定し、さらに、当該箇所を含む構造を除去することによって、歩留まり向上とともに信頼性の向上が可能となる。
【００９３】
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００９４】
＜半導体装置の構成について＞
図５は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
【００９５】
図５に例示されるように、ソース電極１５は、比較的小さい面積で分割されたソース電極である。ソース電極１５は、半導体チップの有効領域に配列される。また、ソース電極１５の膜厚は、たとえば、１μｍ以下である。
【００９６】
ソース電極１６は、分割された複数のソース電極１５の上面に跨って配置される。ソース電極１６は、複数のソース電極１５間を電気的に接続する。また、ソース電極１６の膜厚は、たとえば、１μｍ以上である。
【００９７】
図６は、ソース電極１５の配置パターンを例示する平面図である。
【００９８】
図６に例示されるように、ソース電極１５は、Ｔｉ、または、ＴｉＮなどの通常バリアメタルと呼ばれる、たとえば、１μｍ以下、望ましくは、数１０ｎｍ以上、かつ、数１００ｎｍ以下の膜厚である薄い金属膜で形成される。
【００９９】
ソース電極１５は、Ｔｉ、ＴｉＮ、Ｎｉ、または、Ｗなどの高融点金属のバリアメタルが成膜された後で、リソグラフィー工程によってパターンニングされる。そうすることによって、分割された複数のソース電極１５が形成される。
【０１００】
その後、分割されたソース電極１５の、ソース−ドレイン間に逆方向バイアスが印加された状況下における耐圧リーク電流測定を行う。そして、結晶欠陥に起因するリーク電流を評価することによって、結晶欠陥に起因する不良な半導体チップを検出する。
【０１０１】
次に、ソース電極１５の上面において、ソース電極１６を形成する。具体的には、として、比較的膜厚の厚いアルミニウム配線などを形成する。そして、リソグラフィー工程によってソース電極１６を形成する。ここで、アルミニウム配線は、低抵抗の金属配線である。また、形成されるアルミニウム配線の膜厚は、たとえば、１μｍ以上である。
【０１０２】
図７は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【０１０３】
図７に例示されるように、高濃度のＳｉＣ半導体基板３の上面にドリフト層がエピタキシャル層９として形成される。
【０１０４】
また、エピタキシャル層９の表層に、ウェル領域１０が形成される。また、ウェル領域１０の表層に、ウェルコンタクト領域１２が形成される。
【０１０５】
また、ウェル領域１０の表層に、ソース領域１１が形成される。ソース領域１１は、平面視において、ウェルコンタクト領域１２の周りを囲んで形成される。
【０１０６】
また、ゲート絶縁膜７が、少なくとも、エピタキシャル層９とソース領域１１とに挟まれたウェル領域１０の上面を覆って形成される。
【０１０７】
また、ゲート電極６は、ゲート絶縁膜７の上面に形成される。また、層間絶縁膜５は、ゲート絶縁膜７とゲート電極６とを覆って形成される。
【０１０８】
さらに、ＪＦＥＴ上の層間絶縁膜５の上面で分割された、ソース電極１５が形成される。ソース電極１５は、少なくとも一部の層間絶縁膜５の上面において形成されず、当該箇所を境界として分割される。
【０１０９】
また、ソース電極１５が形成される箇所においては、アルミニウム電極などであるソース電極１５が、層間絶縁膜５、ソース領域１１、および、ウェルコンタクト領域１２を覆って形成される。
【０１１０】
さらに、ソース電極１５の上面に、ソース電極１６が形成される。ソース電極１６は、分割されたソース電極１５、および、層間絶縁膜５を覆って形成される。ソース電極１６は、すべてのソース電極１５を電気的に接続するように形成される。
【０１１１】
以上の構造において、ソース電極１５の膜厚は、たとえば、数１０ｎｍ以上、かつ、数１００ｎｍ以下である。ソース電極１５の膜厚が薄いため、ソース電極１５が分割される領域の幅を小さくすることができる。すなわち、たとえば、ウェットエッチングで電極を形成する場合、電極の膜厚が厚いとエッチングパターンのサイドまで等方的にエッチングされてしまうため、電極が分割される領域の幅は広くなる。これに対し、電極の膜厚が薄いとエッチングパターンのサイドにおけるエッチング量も少なくなるため、電極が分割される領域の幅を狭くすることができる。そのため、有効領域の面積を縮小させる範囲を小さくすることができる。
【０１１２】
＜以上に記載された実施の形態によって生じる効果について＞
以下に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下では、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
【０１１３】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１１４】
以上に記載された実施の形態によれば、半導体装置は、第１の導電型のドリフト層と、電極部とを備える。ここで、エピタキシャル層９は、ドリフト層に対応するものである。エピタキシャル層９は、複数のセルが設けられる有効領域を有する。電極部は、エピタキシャル層９の上面における有効領域に設けられる。電極部は、複数の第１の電極層と、第２の電極層とを有する。ここで、ソース電極１３は、第１の電極層に対応するものである。また、ソース電極１４は、第２の電極層に対応するものである。複数のソース電極１３は、エピタキシャル層９の上面に設けられ、かつ、隙間をあけて設けられる。ソース電極１４は、隙間、および、複数のソース電極１３の上面を覆って設けられるものである。
【０１１５】
このような構成によれば、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる。具体的には、有効領域に形成されるソース電極１３が分割されているため、それぞれのソース電極１３におけるリーク電流の検出を行うことができる。そのため、結晶欠陥に起因するリーク電流の、正常なリーク電流に対する比率が大きくなる。したがって、結晶欠陥に起因するリーク電流の検出が容易となり、結晶欠陥を含む半導体チップを効果的に除去することができる。このように、結晶欠陥を含む半導体チップが除去されることによって、歩留まりを向上させ、また、装置の信頼性を向上させることができる。
【０１１６】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１１７】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１１８】
また、以上に記載された実施の形態によれば、それぞれのソース電極１３は、平面視における面積が等しい。このような構成によれば、それぞれのソース電極１３の電流電圧特性が等しくなるため、結晶欠陥に起因するリーク電流を検出することが容易となる。
【０１１９】
また、以上に記載された実施の形態によれば、ソース電極１４は、すべてのソース電極１３を覆って設けられる単一の電極である。このような構成によれば、ソース電極１３とソース電極１４とを合わせて、ソース電極として機能することができる。
【０１２０】
また、以上に記載された実施の形態によれば、第１の電極層の厚さが、１μｍ以下である。また、第２の電極層の厚さが、１μｍ以上である。ここで、ソース電極１５は、第１の電極層に対応するものである。また、ソース電極１６は、第２の電極層に対応するものである。このような構成によれば、ソース電極１５の膜厚が薄いため、ソース電極１５が分割される領域の幅を小さくすることができる。そのため、有効領域の面積を縮小させる範囲を小さくすることができる。
【０１２１】
また、以上に記載された実施の形態によれば、第２の導電型のウェル領域１０と、第１の導電型の半導体領域と、第１の絶縁膜と、制御電極と、第２の絶縁膜とを備える。ここで、ソース領域１１は、半導体領域に対応するものである。また、ゲート絶縁膜７は、第１の絶縁膜に対応するものである。また、ゲート電極６は、制御電極に対応するものである。また、層間絶縁膜５は、第２の絶縁膜に対応するものである。ウェル領域１０は、エピタキシャル層９の表層において互いに離間して複数設けられる。ソース領域１１は、それぞれのウェル領域１０の表層に設けられる。ゲート絶縁膜７は、少なくとも、エピタキシャル層９とそれぞれのソース領域１１とに挟まれるそれぞれのウェル領域１０の上面を覆って設けられる。ゲート電極６は、ゲート絶縁膜７の上面に設けられる。層間絶縁膜５は、ゲート絶縁膜７と、ゲート電極６とを覆って設けられる。そして、複数のソース電極１３は、ソース領域１１と層間絶縁膜５とを覆い、かつ、互いに離間して設けられる。このような構成によれば、有効領域に形成されるソース電極１３が分割されているため、それぞれのソース電極１３におけるリーク電流の検出を行うことができる。そのため、結晶欠陥に起因するリーク電流の、正常なリーク電流に対する比率が大きくなる。したがって、結晶欠陥に起因するリーク電流の検出が容易となり、結晶欠陥を含む半導体チップを効果的に除去することができる。
【０１２２】
また、以上に記載された実施の形態によれば、ソース電極１４は、ソース電極１３が形成されない領域において、層間絶縁膜５を直接覆って設けられる。有効領域に形成されるソース電極１３が分割されているため、それぞれのソース電極１３におけるリーク電流の検出を行うことができる。
【０１２３】
また、以上に記載された実施の形態によれば、半導体装置の製造方法において、複数のセルが設けられる有効領域を有する第１の導電型のエピタキシャル層９を形成する。そして、エピタキシャル層９の上面に、隙間をあけて複数のソース電極１３を形成する。そして、それぞれのソース電極１３にプローブを当て、かつ、それぞれのソース電極１３の電気的特性を評価する。そして、それぞれのソース電極１３の電気的特性の評価の後に、隙間、および、複数のソース電極１３の上面を覆ってソース電極１４を形成する。そして、ソース電極１４にプローブを当て、かつ、それぞれのソース電極１４の電気的特性を評価する。そして、評価されたソース電極１３の電気的特性、および、評価されたソース電極１４の電気的特性に基づいて、半導体装置の電気的特性を判定する。
【０１２４】
このような構成によれば、大面積の半導体チップであっても、結晶欠陥に起因するリーク成分を有するものを効果的に除去することができる。具体的には、有効領域に形成されるソース電極１３が分割されているため、それぞれのソース電極１３におけるリーク電流の検出を行うことができる。そのため、結晶欠陥に起因するリーク電流の、正常なリーク電流に対する比率が大きくなる。したがって、結晶欠陥に起因するリーク電流の検出が容易となり、結晶欠陥を含む半導体チップを効果的に除去することができる。
【０１２５】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１２６】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１２７】
また、特に制限がない限り、それぞれの処理が行われる順序は変更することができる。
【０１２８】
また、以上に記載された実施の形態によれば、第１の導電型のエピタキシャル層９の表層において、互いに離間する第２の導電型のウェル領域１０を複数形成する。そして、それぞれのウェル領域１０の表層に、第１の導電型のソース領域１１を形成する。そして、少なくとも、エピタキシャル層９とそれぞれのソース領域１１とに挟まれるそれぞれのウェル領域１０の上面を覆うゲート絶縁膜７を形成する。そして、ゲート絶縁膜７の上面にゲート電極６を形成する。そして、ゲート絶縁膜７と、ゲート電極６とを覆う層間絶縁膜５を形成する。ここで、複数のソース電極１３は、ソース領域１１と層間絶縁膜５とを覆う。そして、それぞれのソース電極１３の電気的特性を評価する。そして、評価されたソース電極１３の電気的特性に基づいて、結晶欠陥に起因するリーク電流が検出されたソース電極１３の位置を記録する。そして、それぞれのソース電極１３の電気的特性の評価の後に、ソース電極１４を形成する。そして、ソース電極１４の電気的特性を評価する。そして、結晶欠陥に起因するリーク電流が検出されたソース電極１３の位置、および、評価されたソース電極１４の電気的特性に基づいて、結晶欠陥に起因するリーク電流が検出された半導体チップの電気的特性を判定する。このような構成によれば、有効領域に形成されるソース電極１３が分割されているため、それぞれのソース電極１３におけるリーク電流の検出を行うことができる。そのため、結晶欠陥に起因するリーク電流の、正常なリーク電流に対する比率が大きくなる。したがって、結晶欠陥に起因するリーク電流の検出が容易となり、結晶欠陥を含む半導体チップを効果的に除去することができる。
【０１２９】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
【０１３０】
したがって、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０１３１】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０１３２】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１３３】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０１３４】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１３５】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０１３６】
また、以上に記載された実施の形態では、半導体基板がｎ型とされたが、ｐ型とされる場合であってもよいものとする。すなわち、以上に記載された実施の形態では、炭化珪素半導体装置の例としてＭＯＳＦＥＴが説明されたが、炭化珪素半導体装置の例が絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）、または、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ、すなわち、ＳＢＤ）である場合も想定することができるものとする。
【０１３７】
なお、炭化珪素半導体装置の例がＩＧＢＴである場合には、ソース電極がエミッタ電極に対応し、かつ、ドレイン電極がコレクタ電極に対応するものとする。また、炭化珪素半導体装置の例がＩＧＢＴである場合には、ドリフト層の下面にドリフト層とは逆の導電型の層が位置するが、ドリフト層の下面に位置する層は、ドリフト層の下面に新たに形成される層であってもよいし、以上に記載された実施の形態における場合のようにドリフト層が形成されるための半導体基板であってもよい。
【０１３８】
また、以上に記載された実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明されたが、逆に、第１の導電型がｐ型であり、第２の導電型がｎ型であってもよいものとする。
【０１３９】
また、以上に記載された実施の形態では、プレーナ型のＭＯＳＦＥＴについて説明されたが、ドリフト層の上面にトレンチが形成されたトレンチ型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。トレンチ型のＭＯＳＦＥＴの場合、ドリフト層の上面に溝部（トレンチ）が形成され、当該溝部内のドリフト層の上面、すなわち、トレンチの底面上に、ゲート絶縁膜を介してゲート電極が埋め込まれる。
【符号の説明】
【０１４０】
１，６  ゲート電極、２，１３，１４，１５，１６  ソース電極、３  ＳｉＣ半導体基板、５  層間絶縁膜、７  ゲート絶縁膜、９  エピタキシャル層、１０  ウェル領域、１１  ソース領域、１２  ウェルコンタクト領域。
【図１】
2017195292.tif 000003
【図２】
2017195292.tif 000004
【図３】
2017195292.tif 000005
【図４】
2017195292.tif 000006
【図５】
2017195292.tif 000007
【図６】
2017195292.tif 000008
【図７】
2017195292.tif 000009
【図８】
2017195292.tif 000010
【図９】
2017195292.tif 000011