(57)【要約】【課題】高さが増加したデータストレージ層を有するＲＲＡＭ装置を提供する。【解決手段】本発明は、半導体基板、および、半導体基板上に設置される相互接続構造を有する集積回路に関連する。相互接続構造は、下金属層、下金属層上に設置される中間金属層、および、中間金属層上に設置される上金属層を有する。下金属層の上表面と中間金属層の下表面は、第一距離によって垂直に隔てられる。抵抗変化型メモリ (ＲＲＡＭ)セルが、下金属層と上金属層中に設置される。ＲＲＡＭセルは、可変抵抗を有するデータストレージ層により分離される底部電極と頂部電極を有する。データストレージ層は、第一距離より大きい第二距離で、垂直に延伸する。【選択図】図１
2017195360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設置される相互接続構造であり、下金属層、前記下金属層上に設置される中間金属層、および、前記中間金属層上に設置される上金属層を有し、前記下金属層の上表面と前記中間金属層の下表面が、第一距離で垂直方向に隔てられる相互接続構造、および、
前記下金属層と前記上金属層間に設置される抵抗変化型メモリセルであり、可変抵抗を有するデータストレージ層により隔てられる底部電極と頂部電極を有し、前記データストレージ層が、前記第一距離より大きい第二距離で垂直方向に延伸する抵抗変化型メモリセル、
を備えることを特徴とする集積回路。
【請求項２】
前記底部電極と前記データストレージ層の断面はそれぞれＵ字型断面になっており、
前記データストレージ層が、共形で、前記底部電極の上表面に設置され、
前記頂部電極は、前記データストレージ層の前記Ｕ字型断面を対で結合するＴ字型断面を有することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記頂部電極は、前記中間金属層の上表面と前記上金属層の下表面間で垂直に位置する最上領域を有し、
前記底部電極は、直接、前記下金属層の上表面に位置することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記頂部電極は、前記頂部電極の最外側壁間の幅で表される頂部電極幅を有し、前記底部電極は、前記底部電極の最外側壁間の幅で表される底部電極幅を有し、前記底部電極幅は前記頂部電極幅より大きいことを特徴とする請求項１に記載の集積回路。
【請求項５】
前記中間金属層上に設置されるスペーサ層であり、前記データストレージ層が前記スペーサ層の上表面に設置される上部分を有するスペーサ層、および、
前記スペーサ層上に直接設置されるとともに、前記頂部電極の上表面上で延伸し、前記底部電極が前記スペーサ層中の開口から下方に延伸し、前記スペーサ層と同じ誘電材料で形成される上エッチ停止層、
を有することを特徴とする請求項１に記載の集積回路。
【請求項６】
半導体基板、前記半導体基板上に設置される相互接続構造、及び、抵抗変化型メモリセルを備え、
前記相互接続構造は、
下金属層と、下ＩＬＤ層により前記下金属層から分離される中間金属層と、上ＩＬＤ層により前記中間金属層から隔てられる上金属層とを有し、下ビアが、前記下ＩＬＤ層を貫いて延伸して、前記下金属層の第一金属線と前記中間金属層の第二金属線を結合し、上ビアが、前記上ＩＬＤ層を貫いて延伸して、前記中間金属層の前記第二金属線と前記上金属層の第三金属線を結合し、
前記抵抗変化型メモリセルは、
前記下金属層と前記上金属層間に設置され、可変抵抗を有するデータストレージ層により分離される底部電極と頂部電極を有し、前記データストレージ層が、前記下ビアの高さ、あるいは、前記上ビアの高さより大きい距離で垂直に延伸することを特徴とする集積回路。
【請求項７】
前記データストレージ層と前記頂部電極の側壁周りに設置される側壁スペーサ、及び、
前記下ＩＬＤ層上に設置されるスペーサ層であり、前記底部電極とデータストレージ層が、前記スペーサ層上に延伸する上部分を有し、前記底部電極とデータストレージ層が、前記スペーサ層中の開口により下方に延伸して、前記下金属層に到達するスペーサ層
を有することを特徴とする請求項６に記載の集積回路。
【請求項８】
前記底部電極は、前記下ＩＬＤ層の上表面で上に延伸する上表面領域を有することを特徴とする請求項６に記載の集積回路。
【請求項９】
下金属線を有する下金属層を、半導体基板上に形成する工程と、
層間誘電 (ＩＬＤ)層を前記下金属層上に形成する工程と、
中間金属層を、前記ＩＬＤ層上に形成する工程と、
スペーサ層を、前記中間金属層上に形成する工程と、
前記スペーサ層と前記ＩＬＤ層により下向けに延伸して、前記下金属層の上表面を露出するトレンチを形成する工程と、
共形の底部電極層を、前記下金属層の露出した前記上表面に形成し、前記トレンチの側壁に沿って、且つ、少なくとも一部が前記スペーサ層に延伸する工程と、 
前記底部電極層の上表面にそって、前記トレンチ中に、共形のデータストレージ層を形成する工程と、  
前記トレンチ中の頂部電極を、前記データストレージ層上に形成する工程とを含むことを特徴とする抵抗変化型メモリセルの形成方法。
【請求項１０】
前記頂部電極の側壁に沿って、側壁スペーサを形成する工程、および、
前記側壁スペーサにしたがって、前記底部電極層と前記データストレージ層をパターン化する工程、
を含むことを特徴とする請求項９に記載の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高さが増加したデータストレージ層を有する抵抗変化型メモリ装置に関するものである。
【背景技術】
【０００２】
現代の多くの電子装置は、データを保存する電子メモリを含む。電子メモリは、揮発性、あるいは、不揮発性があり、揮発性メモリは、電源切断後、その保存データを保存せず、不揮発性メモリは、電源が切断後も、その保存データを保存する。その簡潔な構造とＣＭＯＳロジック互換性プロセス技術のため、抵抗変化型メモリ(ＲＲＡＭ：登録商標)は、次世代の不揮発性メモリの有望な候補である。ＲＲＡＭセルは、二個の電極間にある可変抵抗を有する誘電データストレージ層を備える。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、高さが増加したデータストレージ層を有する抵抗変化型メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、半導体基板、および、半導体基板上に設置される相互接続構造を有する集積回路に関連する。相互接続構造は、下金属層、下金属層上に設置される中間金属層、および、中間金属層上に設置される上金属層を有する。下金属層の上表面と中間金属層の下表面は、第一距離によって垂直に隔てられる。抵抗変化型メモリセルが、下金属層と上金属層中に設置される。抵抗変化型メモリセルは、可変抵抗を有するデータストレージ層により分離される底部電極と頂部電極を有する。データストレージ層は、第一距離より大きい第二距離で、垂直に延伸する。
【発明の効果】
【０００５】
必要な電圧が減少する。
【図面の簡単な説明】
【０００６】
【図１】いくつかの実施態様によるＲＲＡＭ(抵抗変化型メモリ)セルの断面図である。
【図２】いくつかの追加の実施態様によるＲＲＡＭセルの断面図である。
【図３】いくつかの追加の実施態様によるＲＲＡＭセルの断面図である。
【図４】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図５】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図６】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図７】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図８】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図９】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図１０】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図１１】いくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【図１２】いくつかの実施態様によるＲＲＡＭセルの形成方法のフローチャートである。
【発明を実施するための形態】
【０００７】
以下の開示は、多くの異なる実施態様や例を提供して、提供される主題の異なる特徴を実行する。コンポーネンツと配置の特定の例が以下で記述されて、本発明を簡潔にする。もちろん、これらは、単なる例であり、これに限定されない。たとえば、記述中における第一特徴を第二特徴上に形成するというのは、第一、および、第二特徴が直接接触して形成される実施態様、および、第一、および、第二特徴間に追加特徴が形成され、第一、および、第二特徴が直接接触しない実施態様も含む。このほか、本発明は、各種例において、参照符号、および／または、文字を繰り返し使用している。これは、説明を簡潔、且つ、はっきりとさせる目的であり、各種実施態様、および／または配置間の関係を決定づけるものではない。
【０００８】
さらに、空間的相関用語、たとえば、“下方” “下” “底” “上部” “上方” 等は、図中の一素子ともう一つの素子との関係を簡潔に説明するために用いられる。空間的相関用語は、図で示される配向に加え、用いられる、あるいは、操作される異なる配向を包含することを意図する。装置は反対に配向することができ (９０度回転、あるいは、別の配向で)、ここで用いられる空間的相対記述は、同様に、適切に解釈される。
【０００９】
そのシンプルな構造とＣＭＯＳロジック互換性プロセスのため、抵抗変化型メモリ(ＲＲＡＭ)が、次世代の電子データ保存の有望な候補として浮上している。二個の垂直に隣接する金属相互接続層間で完全に制約されているＲＲＡＭセルは、誘電データストレージ層により導電頂部電極から分離される導電底部電極を有する。ＲＲＡＭセルのオペレーション期間中、データストレージ層は、１ユニットのデータ、たとえば、１ビットのデータ、あるいは、複数ビットのデータを表す可変抵抗を有する。データストレージ層の抵抗は、データストレージ層中の酸素空孔の存在の程度、“フィラメント”に基づくと考えられる。たとえば、第一データ状態をＲＲＡＭセルに書き込むため (たとえば、論理“1”に“設定”)、第一バイアスが、底部と頂部電極に加えられて、酸素イオンが、データストレージ層中にフィラメントから除去される。これにより、データストレージ層を低抵抗状態にする。反対に、第二データ状態をＲＲＡＭセルに書き込むため (たとえば、論理“0”に“リセット”)、異なる第二バイアスが、底部と頂部電極に加えられて、酸素イオンをフィラメントに戻す。これにより、データストレージ層を高抵抗状態にする。さらに、第三バイアス条件(第一、および、第二バイアス条件と異なる条件)を底部と頂部電極に加えることにより、データストレージ層の抵抗が測定されて、ＲＲＡＭセル中の保存された抵抗(すなわち、データ状態)を決定する。
【００１０】
このようなＲＲＡＭセルを製造するため、底部電極が半導体基板上に形成され、データストレージ層が底部電極上に形成され、頂部電極がデータストレージ層上に形成される。しかし、フィラメントは、製造プロセス中で最初から出現するのではなく、形成プロセスの使用により製造の終端で発生する。 形成プロセス期間中、“形成電圧”がＲＲＡＭセルに加えられて、フィラメントをセルに“印加(imprint)”する。このプロセスにより最初に形成されるフィラメントが形成された後のみ、ＲＲＡＭセルの通常オペレーション中に、設定およびリセット電圧が用いられて、高抵抗状態と低抵抗状態との間で変化させることができる。  
【００１１】
本発明における評価は、歴代の技術世代により縮小につれてＲＲＡＭセル形状が減少し、導電フィラメントの構築に必要な形成電圧もそれに伴い増加することである。これは、セル構造が技術ノードで縮小するにつれて、上下導電電極間のデータストレージ層の面積が減少することによると考えられる。たとえば、横向け装置領域が200nmのＲＲＡＭにおいて、約2.2ボルト(V)の形成電圧はフィラメント形成に十分である。しかし、ＲＲＡＭセルの横向け装置領域が80nmに縮小するとき、2.2Vの形成電圧はもう十分ではなくなり、必要な形成電圧は2.95Vである。歴代の技術ノードがさらに縮小するのに伴い、高い形成電圧は、さらに高いゲート酸化物応力を生じ、信頼性の問題になる。
【００１２】
よって、電圧レベルを減少させるため、本発明の態様は、データストレージ層の高さを増加させることにより、データストレージ層の面積を増加させる。また、その他のＲＲＡＭセルのデータストレージ層は、すでに、隣接する、あるいは、二個の隣接する金属相互接続層の間で、垂直方向で制限され、本発明によるＲＲＡＭセルのデータストレージ層は、二個の隣接する金属相互接続層間の空間より大きい高さを有する。ＲＲＡＭセルの垂直延伸は、ＲＲＡＭセルの横方向面積の増加を抑制しつつ、データストレージ層のためにさらに大きい面積のＲＲＡＭセルを提供する。よって、最初に準備したＲＲＡＭセルを使用するときに比較的低い形成電圧の使用を維持することができる。 
【００１３】
図１は、いくつかの実施態様による高さが増加したＲＲＡＭセルを有する集積回路１００の断面図である。図１に示されるように、集積回路１００は、基板１０１上に設置される相互接続構造１０５を有する。相互接続構造１０５は、下金属層１３８、中間金属層１４０、および、上金属層１４２を有する。これらの各層は、他の層に対して垂直方向に配置される。相互接続構造１０５中、中間金属層１４０は、下金属層１３８と上金属層１４２に隣接する。たとえば、下金属層１３８は第三金属層(metal 3 layer)であり、中間金属層１４０は第四金属層(第四金属層)であり、上金属層１４２は第五金属層(第五金属層)である。下層間誘電 (ＩＬＤ)層１０２は、中間金属層１４０から、下金属層１３８を分離し、上方ＩＬＤ層１１８は、上金属層１４２から、中間金属層１４０を分離する。下金属層１３８の上表面と中間金属層１４０の下表面は、各表面に沿う方向に対して垂直方向に第一距離d1で隔てられる。その他の隣接する金属層は、d1と等しい、あるいは、等しくない各自距離により互いに隔てられる。
【００１４】
ＲＲＡＭセル１３０は、下金属層１３８と上金属層１４２間の相互接続構造１０５中に設置され、且つ、底部電極１０６と頂部電極１１２を有する。誘電データストレージ層１０８は可変抵抗を有し、底部と頂部電極１０６、１１２を分離する。キャッピング層１１０が頂部電極１１２とデータストレージ層１０８間に設置されて、酸素を保存し、データストレージ層１０８中の抵抗変化の促進を助ける。データストレージ層１０８の面積を増加させるため、データストレージ層１０８は、第一距離 d1より大きい第二距離d2で垂直に延伸する。よって、データストレージ層１０８は、二個の隣接する金属相互接続層 (たとえば、下金属層１３８と中間金属層１４０の間の空間)間の垂直空間より大きい高さを有する。データストレージ層１０８の垂直延伸は、データストレージ層１０８の全体面積を増加させるため、ＲＲＡＭセル１３０の横向け面積を増加させなくてもよい。、これにより、その他のこのＲＲＡＭセル１３０と等しい横向け面積を有する短いＲＲＡＭセルと比較すると、さらに低い形成電圧を使用することができる。
【００１５】
いくつかの実施態様において、底部電極１０６、データストレージ層１０８、および、キャッピング層１１０は、それぞれ、Ｕ字型断面を有する。頂部電極１１２は、キャッピング層１１０、および／または、データストレージ層１０８のＵ字型断面を対で結合するＴ字型断面を有する。  
【００１６】
スペーサ１１５は、図１の実施態様中のデータストレージ層１０８の高度を増加させるための構成の１つが、スペーサ１１５である。スペーサ層１１５が、下ＩＬＤ層１０２上、且つ、中間金属層１４０上に設置される。データストレージ層１０８はスペーサ層１１５を覆う。よって、スペーサ層１１５は全ての実施例中に存在しないが、存在するときには、底部電極１０６の上部分１４４、データストレージ層１０８、キャッピング層１１０及び頂部電極１１２が、スペーサ層１１５の内側側壁に沿って下向けに延伸するとともに、スペーサ層１１５の上表面に位置することで高さが増加するように、スペーサ層１１５は、中間金属層１４０の上表面上に追加の高さを提供するいくつかの実施態様において、スペーサ層１１５は誘電層で、且つ、窒化ケイ素 (Si3N4)、酸窒化ケイ素 (SiON)、あるいは、炭化ケイ素 (SiC)から形成される。 
【００１７】
図１の実施態様において、底部電極１０６とデータストレージ層１０８は、互いに並べられた最外側壁を有する。よって、説明される実施態様において、底部電極１０６とデータストレージ層１０８の最外側壁は、第一幅w1により隔てられる（第一幅w1の幅をもって配置されている）。キャッピング層１１０と頂部電極１１２の最外側壁も、互いに並べられ、且つ、第一幅w1 より小さい第二幅w2により隔てられる（第二幅w2の幅をもって配置されている）。
【００１８】
側壁スペーサ１１４が、データストレージ層１０８の周辺領域上に設置される。側壁スペーサ１１４は、キャッピング層１１０と頂部電極１１２の外側壁を被覆するとともに、頂部電極１１２の上表面で延伸する。しかし、別の実施態様において、側壁スペーサ１１４は、頂部電極１１２の上表面と揃えられる上表面を有して、側壁スペーサ１１４は、頂部電極１１２上に延伸しない。上方エッチ停止層１１６はスペーサ層１１５上で延伸し、底部電極１０６の外側側壁に沿い、データストレージ層１０８の外側側壁に沿い、側壁スペーサ１１４の外側壁と上表面に沿う。いくつかの実施態様において、スペーサ層１１５と上方エッチ停止層１１６は、同じ誘電材料、たとえば、窒化ケイ素 (Si3N4)、酸窒化ケイ素 (SiON)、あるいは、炭化ケイ素 (SiC)から形成される。   
【００１９】
図１の実施態様において、底部電極１０６が、下金属層１３８の下金属線１０４上に直接設置される。しかし、別の実施態様において、底部電極１０６と金属線１０４は隔てられ、ビア(図示しない)が下金属線１０４から底部電極１０６に垂直に延伸し、下金属線１０４と底部電極１０６が結合する。説明される実施態様 (底部電極１０６が下金属線１０４と直接接触する)は、所定のＲＲＡＭセル高さのデータストレージ層１０８は、さらに高い高さと面積を有するため、有利である。同様に、図１の実施態様において、頂部電極１１２は、導電ビア１２０により、上金属層１４２の上金属線１２２に結合されるように描写されているが、別の実施態様において、頂部電極１１２は、上金属線１２２と直接結合する上平坦表面を有し、それらの間にビアが存在しなくてもよい。
【００２０】
データストレージ層１０８がどのように高さを増加させるのかを明示する例をさらに提供するため、相互接続構造１０５は、下ＩＬＤ層１０２内の下ビア１２６を有して、下金属層１３８の第一金属線１２４と中間金属層１４０の第二金属線１２８を結合する。上ビア１３１が、上方ＩＬＤ層１１８中に設置されて、中間金属層１４０の第二金属線１２８と上金属層１４２の第三金属線１３２を結合する。データストレージ層１０８の第二距離d2は、下ビア１２６の高さより大きい。第二距離d2は、また、下ビア１２６の高さと同じか、それより大きい上ビア１３１の高さより大きい。
【００２１】
ＲＲＡＭセルの各種層は、各種材料で形成される。たとえば、いくつかの実施態様において、底部電極１０６は、金属、あるいは、合金、たとえば タングステン (W)、チタン (Ti)、タンタル (Ta)、銅(Cu)、窒素、あるいは、酸化物、および、それらの組み合わせから形成される。データストレージ層１０８は、高誘電率誘電体、たとえば、酸化ハフニウム (HfOX)、酸化ジルコニウム (ZrOX)、酸化アルミニウム (AlOX)、酸化ニッケル (NiOX)、酸化タンタル (TaOX)、あるいは、酸化チタン (TiOX)を含む。キャッピング層１１０は、金属、あるいは、金属酸化物を含む。いくつかの実施態様において、キャッピング層１１０は、金属、たとえば チタン (Ti)、ハフニウム(Hf)、プラチナ (Pt)、ルテニウム (Ru)、および／または、アルミニウム (Al)を含む。別の実施態様において、キャッピング層１１０は、金属酸化物、たとえば、酸化チタン (TiOX)、酸化ハフニウム (HfOX)、酸化ジルコニウム (ZrOX)、酸化ゲルマニウム (GeOX)、または、酸化セシウム (CeOX)を含む。頂部電極１１２は、金属窒化物(たとえば、窒化チタン (TiN)、あるいは、窒化タンタル (TaN))、あるいは、金属(たとえば、プラチナ (Pt)、チタン (Ti)、または、タンタル (Ta))を含む。頂部電極１１２は、状況に応じて、底部電極と同じ材料、あるいは、異なる材料から形成される。
【００２２】
ＲＲＡＭセル１３０のオペレーション期間中、底部電極１０６と頂部電極１１２に加えられる電圧は、データストレージ層１０８中に延伸する電界を生成する。電界は、データストレージ層１０８、および／または、キャッピング層１１０中の酸素空孔に作用して、導電パス (たとえば、フィラメントは、酸素空孔を有する)を誘発してデータストレージ層１０８を横切るように形成する。加えられる電圧に基づいて、供給電圧に基づいて、データストレージ層１０８は、第一データ状態 (たとえば、‘0’)に関連する高抵抗状態と第二データ状態 (たとえば、‘1’)に関連する低抵抗状態間の可逆変化を受ける。 
【００２３】
よって、図１の例は、データストレージ層１０８の高さが、下金属層と中間金属層１３８、１４０間の第一垂直距離d1より大きい第二垂直距離d2で延伸する。図１の例は、データストレージ層d2,の高さは、空間d1より大きく、且つ、第三垂直空間d3(d3は、下金属層１３８の上表面から、上金属層１４２の下表面を測定)より小さいが、別の実施態様において、データストレージ層d2の高さは、空間d3より大きい。たとえば、距離d1,d2,およびd3は、技術ノードによって変化する。N40技術ノードのいくつかの実施態様において、d1は約 70 nmである。d2は約 250nmである。d3は約 370 nmである。よって、別の実施態様において、データストレージ層１０８の高さは、複数の隣接する金属相互接続層に広がる。これらのその他の実施態様において、データストレージ層１０８の高さの増加は、さらに、製造に必要な形成電圧を減少させる。
【００２４】
図２は、いくつかの追加の実施態様による高さが増加したＲＲＡＭ(抵抗変化型メモリ)セル１３０Ａを有する集積回路２００の断面図である。
【００２５】
図２に示されるように、相互接続構造１０５は、互いにスタックされ、且つ、基板１０１上に設置される複数の金属層、あるいは、その他の導電層 (たとえば、第一金属層 (M1)１３４、第二金属層(M2)１３６、第三金属層 (M3)１３８、第四金属層 (M4)１４０、および、第五金属層 (M5)１４２を有する。金属層は、金属線から形成され、たとえば、Ｍ３ １３８は、第一金属線１２４と下金属線１０４Ｃを有し、Ｍ５ １４２は、第三金属線１３２と上金属線１２２を有する。金属層は、下ＩＬＤ層１０２、あるいは、上方ＩＬＤ層１１８、たとえば、二酸化ケイ素、あるいは、低誘電率誘電層により互いに隔離される。隣接する金属層中の金属線は、導電ビアにより結合される。たとえば、第一金属線１２４と第二金属線１２８は、下ビア１２６により結合され、第二金属線１２８と第三金属線１３２は、上ビア１３１により結合される。ＲＲＡＭセル１３０Ａは、それらの間に設置される一つ以上の中間金属層を有する二個の金属層間に設置される。たとえば、図２に示されるように、ＲＲＡＭセル１３０Ａは、Ｍ３ １３８とＭ５ １４２の間に、且つ、Ｍ４ １４０を横切って設置される。底部電極１０６とデータストレージ層１０８は、一つ以上の金属層(たとえば、Ｍ４ １４０)を横切って設置される。ＲＲＡＭセル１３０Ａは、Ｍ３ １３８と Ｍ４ １４０間の下ビア１２６の高さより大きい高さを有する。理解できることは、ＲＲＡＭセル１３０Ａは、Ｍ３ １３８とＭ５ １４２の間に結合することに制限されず、且つ、ＲＲＡＭセル１３０Ａは、一つ以上の金属層により分離される任意の二個の可用な（applicable）金属層間に設置される。下金属線１０４Ｃと上金属線１２２の位置は、それぞれ、図のように、底部電極１０６と頂部電極１１２と隣接するような位置に示されているが、通常、任意の下、あるいは、上金属相互接続層に隣接して、ＲＲＡＭセルの高さ(および、対応するデータ保存面積)を増加させることができる。
【００２６】
いくつかの実施態様において、基板１０１は、隔離領域２２４間に設置されるトランジスタを有する。トランジスタは、ソース領域２０２、ドレイン領域２０４、ゲート電極２０６、および、ゲート誘電体２０８を有する。ソースライン２１８(ＳＬ)は、一つ以上のＩＬＤ層、たとえば、下ＩＬＤ層１０２中に設置されるコンタクトプラグ２１２、第一金属相互接続線２１４、および、第一金属ビア２１６により、ソース領域２０２に接続される。メモリセルにアドレスするワードライン(ＷＬ)２１０が、ゲート電極２０６に結合される。メモリセルの底部電極１０６は、コンタクトプラグ２２０、第一、第二、第三、および、第四金属相互接続層１０４Ａ-１０４Ｃ、および、金属ビア２２２Ａ-２２２Ｂにより、ドレイン領域２０４に接続される。いくつかの実施態様において、導電ビア１２０は、メモリセルの頂部電極１１２と上方ＩＬＤ層１１８中に設置される第五金属相互接続層内に設置されるビットラインを接続する。図２に示されるように、データストレージ層１０８は、ＲＲＡＭ誘電層、および、ＲＲＡＭ誘電層上に設置されるキャッピング層１１０を有する。ＲＲＡＭセルは、さらに、頂部電極１１２上に設置され、且つ、導電ビア１２０を囲むハードマスク (図示しない)、および、頂部電極１１２の側壁に沿った側壁スペーサ１１４を有する。スペーサ層１１５と上方エッチ停止層１１６は、ＲＲＡＭセル１３０Ａを囲むように設置され、且つ、上方エッチ停止層１１６は、底部電極１０６の側壁と側壁スペーサ１１４に隣接する。
【００２７】
図３は、いくつかの追加の実施態様によるＲＲＡＭセル１３０Ｂを有する集積回路３００を示す図で、ＲＲＡＭセルの底部電極１０６は、複数の導電層を含む。たとえば、説明される底部電極１０６は、バリア層１０６ａ、および、バリア層１０６ａ上に設置される少なくとも一つの上方の底部電極層１０６ｂを有する。バリア層１０６ａは、下金属線１０４に隣接し、且つ、下金属線１０４が、上方の底部電極層１０６ｂに拡散するのを防止する。いくつかの実施態様において、バリア層１０６ａは、金属、たとえば アルミニウム (Al)、マンガン(Mn)、コバルト(Co)、チタン (Ti)、タンタル (Ta)、タングステン (W)、ニッケル(Ni)、スズ(Sn)、マグネシウム (Mg)、および、これらの組み合わせの導電酸化物、窒化物、あるいは、酸窒化物を含む。上方の底部電極層１０６ｂは、金属、あるいは、合金、タングステン (W)、チタン (Ti)、タンタル (Ta)、銅(Cu)、および、それらの組み合わせから形成される。いくつかの実施態様において、バリア層１０６ａは、たとえば、TaNで形成され、上方の底部電極層１０６ｂはTiNで形成される。
【００２８】
図４〜図１１は、本発明のいくつかの実施態様によるＲＲＡＭセルの形成方法を示す断面図である。
【００２９】
図４の断面図４００に示されるように、相互接続構造は、基板１０１上に形成される。いくつかの実施態様において、基板１０１は、バルクシリコン基板、あるいは、半導体オンインシュレータ (SOI)基板(たとえば、シリコンオンインシュレータ基板)である。基板１０１は、バイナリー半導体基板 (たとえば、GaAs)、第三半導体基板 (たとえば、AlGaAs)、あるいは、高位の半導体基板でもよい。多くの状況下で、基板１０１は、半導体ウェハとして表され、且つ、直径が、１インチ (25 mm)、２インチ (51 mm)、３インチ (76 mm)、４インチ (100 mm)、５インチ (130 mm)、あるいは、125 mm (4.9 インチ)、150 mm (5.9 インチ、通常、"6 インチ"と称される)、200 mm (7.9 インチ、通常、"8 インチ"と称される)、300 mm (11.8 インチ、通常、"12 インチ"と称される)、450 mm (17.7 インチ、通常、"18 インチ"と称される)である。処理完了後、たとえば、ＲＲＡＭセルが形成後、 このようなウェハは、選択的に、その他のウェハ、あるいは、ダイとスタックされ、且つ、その後、個別の集積回路に対応する個別のダイを単一化する。
【００３０】
相互接続構造は、基板１０１上に層間誘電 (ＩＬＤ)層１０３を形成し、ＩＬＤ層１０３中でトレンチ、および／または、ビア開口をエッチングすることにより形成される。その後、金属が、トレンチとビア開口中に形成されて、導電金属線１０４、１２４とビア１２６を構築し、化学機械平坦化 (ＣＭＰ)プロセスが用いられて、過剰な金属を除去するとともに、周囲のＩＬＤ層１０３を有する金属線の上表面を平坦化する。その後、別のＩＬＤ層１０２が形成され、追加のトレンチとビア開口がＩＬＤ層１０２中に形成され、金属ビア１２６とライン１２８が、トレンチとビア開口中に形成される。任意の数量の金属線とビアが、この方式で形成される。いくつかの実施態様において、ＩＬＤ層１０２は、酸化物、低誘電率誘電体、あるいは、超低誘電率誘電体の一つ以上の層を含む。複数の金属層１３８、１４０、および、ビア１２６は、銅、タングステン、および／または、アルミニウムを含む。
【００３１】
底部エッチ停止層としても作用するスペーサ層１１５が、その後、下ＩＬＤ層１０２、および／または、中間金属層１４０の上表面上に形成される。いくつかの実施態様において、気相蒸着技術 (たとえば、物理気相蒸着、化学気相蒸着など)を用いて、スペーサ層１１５が形成される。スペーサ層１１５は、たとえば、窒化ケイ素、あるいは、二酸化ケイ素から形成される。
【００３２】
図５の断面図５００に示されるように、スペーサ層１１５と下ＩＬＤ層１０２が選択的にエッチされ (たとえば、ドライエッチャントを用いる)ディープトレンチ５０２を形成し、これにより、下金属線１０４の上表面が露出する。この選択的エッチを実行するため、マスク (図示しない)は、通常、たとえば、フォトリソグラフィにより、スペーサ層１１５上に形成される。マスクは、フォトレジストから形成されるフォトレジストマスク、あるいは、ハードマスク、たとえば、窒化物ハードマスクであり、且つ、ディープトレンチ５０２の位置に対応する開口を有する。ディープトレンチ５０２は下方に延伸し、且つ、下ビア１２６の高さより大きい総深さを有し、エッチングされて、一つ以上の金属層とビア、たとえば、中間金属層１４０と下ビア１２６を横切る。  
【００３３】
図６の断面図６００に示されるように、底部電極層６０２が、共形で（conformally）、スペーサ層１１５の上表面に形成され、且つ、ディープトレンチ側壁、および、ディープトレンチ５０２の下表面上に沿う。その後、データストレージ層６０４が、底部電極層６０２の横向け位置上に形成され、且つ、ディープトレンチ５０２中の底部電極層６０２の一部に位置する。いくつかの実施態様において、気相蒸着技術 (たとえば、ALD、CVD、PE-CVDなど)を用いて、底部電極層６０２とデータストレージ層６０４が形成される。底部電極層６０２は、導電材、たとえば Ti, TiN, Ta, TaN, W あるいは Cuを含む。データストレージ層６０４は、高誘電率誘電層、たとえば、酸化ハフニウム (HfOX)、酸化ジルコニウム (ZrOX)、酸化アルミニウム (AlOX)、酸化ニッケル (NiOX)、酸化タンタル (TaOX)、あるいは、酸化チタン (TiOX)を含む。 
【００３４】
図７の断面図７００に示されるように、共形（conformal）のキャッピング層７０２がデータストレージ層６０４上に形成され、頂部電極層７０４がデータストレージ層６０４上に形成されて、ディープトレンチの残りを充填する。いくつかの実施態様において、頂部電極層７０４とキャッピング層７０２が、気相蒸着技術 (たとえば、ALD, CVD, PE-CVDなど)を用いて形成される。いくつかの実施態様において、平坦化プロセス、たとえば、ＣＭＰプロセスが実行されて、頂部電極層７０４の平坦な上表面を形成する。いくつかの実施態様において、頂部電極層７０４は、導電材、たとえば Ti, TiN, Ta, TaN, WあるいはCuを含む。いくつかの実施態様において、キャッピング層７０２は、金属、たとえば、チタン (Ti)、ハフ二ウム(Hf)、プラチナ (Pt)、ルテニウム (Ru)、および／または、アルミニウム (Al)を含む。いくつかの実施態様において、キャッピング層７０２は、金属酸化物、たとえば、酸化チタン (TiOX)、酸化ハフニウム (HfOX)、酸化ジルコニウム (ZrOX)、酸化ゲルマニウム (GeOX)、酸化セシウム (CeOX)を含む。 
【００３５】
図８の断面図８００に示されるように、頂部電極層とキャッピング層がパターン化されて、頂部電極１１２をキャッピング層１１０上に形成する。いくつかの実施態様において、マスク (図示しない)、たとえば、フォトレジストマスク、あるいは、SiN、 SiON、あるいは、SiO2のハードマスクが形成されて、頂部電極層７０４のいくつかの部分を被覆し、頂部電極層のその他の部分を露出させる。マスクを配置することにより、頂部電極層７０４とキャッピング層７０２が、マスクにより被覆されない領域で、エッチャント８０２に選択的に晒される。いくつかの実施態様において、エッチャント８０２は、ドライエッチャント (たとえば、プラズマエッチャント、ＲＩＥエッチャントなど)、あるいは、ウェットエッチャント (たとえば、フッ化水素酸 (HF)を含むウェットエッチャント)を含む。 
【００３６】
図９の断面図９００に示されるように、側壁スペーサ１１４が形成されて、頂部電極１１２の側壁とキャッピング層１１０を被覆する。いくつかの実施態様において、共形（conformal）の窒化物を構造の上表面全体に蒸着するとともに、窒化物をエッチバックして、側壁スペーサ１１４が形成される。その後、第二パターン化プロセスが実行されて、データストレージ層１０８と底部電極１０６をパターン化する。いくつかのその他の実施態様において、データストレージ層１０８と底部電極１０６が、追加マスク、たとえば、フォトリソグラフィにより形成されるフォトレジストマスクによりパターン化される。いくつかのさらなる実施態様において、頂部電極層７０４の形成前に、底部電極６０２が平坦化されて、スペーサ層１１５と並ぶ底部電極６０２の上表面を残す。この場合、頂部電極と底部電極間の隔離距離は、頂部電極の辺縁からディープトレンチの辺縁の距離であり、且つ、追加マスクが不要である。
【００３７】
図１０の断面図１０００に示されるように、上方エッチ停止層１１６がスペーサ層１１５上に形成される。上方エッチ停止層１１６は、底部電極１０６、および／または、データストレージ層１０８の側壁に沿って延伸するとともに、上方に延伸して、側壁スペーサ１１４を被覆する。その後、上方ＩＬＤ層１１８が上方エッチ停止層１１６上に形成される。
【００３８】
図１１の断面図１１００に示されるように、上金属層１４０が上方ＩＬＤ層１１８中に形成される。上方ＩＬＤ層１１８と上方エッチ停止層１１６は続けてパターン化されて、頂部電極１１２と上金属層１４０の上金属線１２２を結合する導電ビア１２０を形成する。
【００３９】
図１２は、いくつかの実施態様によるＩＬＤ層のディープトレンチ中に凹入する底部電極を有するＲＲＡＭセルの形成方法１２００のフローチャートである。
【００４０】
開示される方法１２００は、一連の工程や事象として説明および記述されているが、理解できることは、このような工程や事象の説明順序は、制限性の意義として解釈されるべきではない。たとえば、ここで説明、および／または、記述されるその他の工程や事象以外に、いくつかの工程は、異なる順序、および／または、同時に発生する。さらに、説明される全ての工程が、記述される一つ以上の態様や実施例の実行に必要なわけではない。このほか、記述される一つ以上の工程は、一つ以上の別の工程、および／または、段階で実行される。
【００４１】
工程１２０１において、少なくとも二個の金属相互接続層を有する相互接続構造が形成される。よって、工程１２０２〜１２０６が用いられて、図４で説明される下金属線１２４と中間金属線の構造の前の構造を形成する。  
【００４２】
工程１２０８において、スペーサ層が中間金属層上に形成される。よって、工程１２０８は、たとえば、図４の前工程に対応する。
【００４３】
工程１２１０において、スペーサ層と下ＩＬＤ層がエッチされて、ディープトレンチを形成し、下金属線の上表面を露出する。ディープトレンチが下ＩＬＤ層中に形成され、垂直に、二個の金属層と接続する少なくとも一つの金属層とビア層を横切るとともに、下ＩＬＤ層の下方位置の下金属線に到達する。よって、工程１２１０は、たとえば、図５の前工程に対応する。 
【００４４】
工程１２１２において、共形（conformal）の底部電極層と共形（conformal）のデータストレージ層がディープトレンチ中に形成され、下ＩＬＤ層中に位置する。いくつかの実施態様において、底部電極層、および／または、データストレージ層は共形で（conformally）形成される。底部電極層とデータストレージ層が、ディープトレンチの側壁と底部表面に沿って形成されるとともに、ディープトレンチの中央位置の残り空間を残す。よって、工程１２１２は、たとえば、図６の前工程に対応する。
【００４５】
工程１２１４において、キャッピング層と頂部電極層がデータストレージ層上に形成されるとともに、ディープトレンチの残り空間を充填する。よって、工程１２１４は、たとえば、図７に対応する。 
【００４６】
工程１２１６において、頂部電極とキャッピング層がパターン化される。よって、工程１２１６は、たとえば、図８の前工程に対応する。
【００４７】
工程１２１８において、側壁スペーサが、頂部電極とキャッピング層の側壁に沿って形成される。工程１２２０において、側壁スペーサにしたがって、誘電データストレージ層と底部電極層がパターン化されて、底部電極を形成する。よって、工程１２１８と１２２０は、たとえば、図９の前工程に対応する。
【００４８】
工程１２２２において、上エッチ停止層が形成され、ＲＲＡＭセルを、上エッチ停止層上に形成される上ＩＬＤ層から分離する。よって、工程１２２２は、たとえば、図１０の前工程に対応する。
【００４９】
工程１２２４において、導電ビアと上金属層が上ＩＬＤ層中に形成され、且つ、頂部エッチ層を通過して、頂部電極と接触する。よって、工程１２２４は、たとえば、図１１の前工程に対応する。
【００５０】
いくつかの実施態様は、半導体基板、および、半導体基板上に設置される相互接続構造を有する集積回路に関する。相互接続構造は、下金属層、下金属層上に設置される中間金属層、および、中間金属層上に設置される上金属層を有する。下金属層の上表面と中間金属層の下表面は、第一距離により垂直に隔てられる。抵抗変化型メモリ (ＲＲＡＭ)セルが、下金属層と上金属層間に設置される。ＲＲＡＭセルは、可変抵抗を有するデータストレージ層により隔てられる底部電極と頂部電極を有する。データストレージ層は、垂直に、第一距離より大きい第二距離で延伸する。
【００５１】
別の実施態様において、本発明は、半導体基板、および、半導体基板上に設置される相互接続構造を有する集積回路に関連する。相互接続構造は、下金属層、下ＩＬＤ層により下金属層から分離される中間金属層、および、上ＩＬＤ層により中間金属層から分離される上金属層を有する。下ビアは、下ＩＬＤ層を貫いて延伸して、下金属層の第一金属線と中間金属層の第二金属線を結合する。上ビアは、上ＩＬＤ層を貫いて延伸して、中間金属層の第二金属線と上金属層の第三金属線を結合する。抵抗変化型メモリ (ＲＲＡＭ)セルが、下金属層と上金属層間に設置される。ＲＲＡＭセルは、可変抵抗を有するデータストレージ層により分離される底部電極と頂部電極を有する。データストレージ層は、垂直で、下ビアの高さ、あるいは、上ビアの高さより大きい距離で延伸する。
【００５２】
さらに別の実施態様において、本発明は、ＲＲＡＭセルの形成方法に関する。この方法において、下金属線を含む下金属層が半導体基板上に形成される。下層間誘電 (ＩＬＤ)層が下金属層上に形成される。中間金属層がＩＬＤ層上に形成される。スペーサ層が金属層上に形成される。トレンチが形成されて、スペーサ層とＩＬＤ層を貫いて下向けに延伸して、下金属層の上表面を露出する。共形（conformal）の底部電極層が下金属層の露出した上表面上に形成され、トレンチの側壁に沿い、且つ、少なくとも一部がスペーサ層上に位置する。共形（conformal）のデータストレージ層が、底部電極層の上表面にそって、トレンチ中に形成される。頂部電極が、データストレージ層上のトレンチ中に形成される。
【００５３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００５４】
１００…集積回路
１０１…基板
１０２…下ＩＬＤ層
１０３…層間誘電層
１０４…下金属線
１０４Ａ-１０４Ｃ…第一〜第四金属相互接続層
１０５…相互接続構造
１０６…底部電極
１０６ａ…バリア層
１０６ｂ…上底部電極層
１０８…データストレージ層
１１０…キャッピング層
１１２…頂部電極
１１４…側壁スペーサ
１１５…スペーサ層
１１６…上方エッチ停止層
１１８…上ＩＬＤ層
１２０…導電ビア
１２２…上金属線
１２４…第一金属線
１２６…下ビア
１２８…第二金属線
１３０、１３０Ａ、１３０Ｂ…ＲＲＡＭセル
１３１…上ビア
１３２…第三金属線
１３４…第一金属層
１３６…第二金属層
１３８…下金属層(第三金属層)
１４０…中間金属層(第四金属層) 
１４２…上金属層(第五金属層) 
１４４…底部電極の上部分
２０２…ソース領域
２０４…ドレイン領域
２０６…ゲート電極
２０８…ゲート誘電体
２１０…ワードライン
２１２、２２０…コンタクトプラグ
２１４…第一金属相互接続線
２１６…第一金属ビア
２１８…源極線
２２２Ａ-２２２Ｂ…金属ビア
２２４…隔離領域
５０２…ディープトレンチ
６０２…底部電極層
６０４…データストレージ層
７０２…キャッピング層
７０４…頂部電極層
８０２…エッチャント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2017195360.tif 000011
【図１０】
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【図１１】
2017195360.tif 000013
【図１２】
2017195360.tif 000014
【外国語明細書】
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