(57)【要約】【課題】転送トランジスタの転送性能を低下することなく隣接画素への信号電荷の漏れ込みを抑制しうる撮像素子及びその製造方法を提供する。【解決手段】複数の画素を有し、複数の画素のそれぞれは、第１導電型の第１の半導体領域に設けられた光電変換部と、光電変換部で生成された電荷が転送される第２導電型の第２の半導体領域を含む転送トランジスタと、第２の半導体領域よりも深部に設けられ、第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域と、第２の半導体領域の周囲に設けられたカウンタードープ領域と、を有し、平面視において、第３の半導体領域及びカウンタードープ領域の少なくとも一部は、転送トランジスタのゲート電極と重なっており、ゲート電極に対するカウンタードープ領域のオーバーラップ量が、ゲート電極に対する第３の半導体領域のオーバーラップ量よりも大きい。【選択図】図２
2017195215.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配された複数の画素を有する撮像素子であって、
前記複数の画素のそれぞれは、
第１導電型の第１の半導体領域に設けられた光電変換部と、
前記第１の半導体領域に設けられ、前記光電変換部で生成された電荷が転送される第２導電型の第２の半導体領域を含む転送トランジスタと、
前記第２の半導体領域よりも深部に設けられ、前記第１の半導体領域よりも不純物濃度の高い前記第１導電型の第３の半導体領域と、
前記第２の半導体領域の周囲に設けられたカウンタードープ領域と、を有し、
平面視において、前記第３の半導体領域及び前記カウンタードープ領域の少なくとも一部は、前記転送トランジスタのゲート電極と重なっており、前記ゲート電極に対する前記カウンタードープ領域の第１のオーバーラップ量が、前記ゲート電極に対する前記第３の半導体領域の第２のオーバーラップ量よりも大きい
ことを特徴とする撮像素子。
【請求項２】
平面視において前記第３の半導体領域と前記ゲート電極とが重なる領域の、前記カウンタードープ領域が設けられた深さは、前記第２導電型の半導体領域である
ことを特徴とする請求項１記載の撮像素子。
【請求項３】
平面視において前記第３の半導体領域と前記ゲート電極とが重なる領域の、前記カウンタードープ領域が設けられた深さは、前記第１導電型の半導体領域であり、前記第１導電型の半導体領域のキャリア濃度は、前記第３の半導体領域及び前記カウンタードープ領域が設けられていない部分の前記第１の半導体領域の、前記深さにおける前記第１導電型のキャリアの濃度以下である
ことを特徴とする請求項１記載の撮像素子。
【請求項４】
前記カウンタードープ領域は、平面視において、前記光電変換部及び前記転送トランジスタが設けられた活性領域の全体に設けられている
ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
前記第２の半導体領域は、素子分離領域を介して他の画素の光電変換部と隣接しており、
前記第３の半導体領域は、前記第２の半導体領域と前記他の画素の前記光電変換部との間に、前記他の画素の前記光電変換部で生成された電荷に対するポテンシャル障壁を形成する
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項６】
前記転送トランジスタは、前記第２導電型の第４の半導体領域を更に含み、前記光電変換部で生成された電荷を前記第４の半導体領域から前記第２の半導体領域に転送するものであり、
前記カウンタードープ領域は、前記第４の半導体領域よりも浅い領域に配置されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
【請求項７】
前記第１の半導体領域と前記第４の半導体領域との間のＰＮ接合により、前記光電変換部が構成されている
ことを特徴とする請求項６記載の撮像素子。
【請求項８】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
【請求項９】
第１導電型の第１の半導体領域に設けられた光電変換部と、前記第１の半導体領域に設けられ、前記光電変換部で生成された電荷が転送される第２導電型の第２の半導体領域を含む転送トランジスタと、を含む複数の画素を有する撮像素子の製造方法であって、
前記第２の半導体領域が設けられる領域の深部の前記第１の半導体領域に、前記第１の半導体領域よりも不純物濃度の高い前記第１導電型の第３の半導体領域を形成する工程と、
前記第２の半導体領域が設けられる前記領域の前記第１の半導体領域の表面部に、カウンタードープ領域を形成する工程と、
前記転送トランジスタのゲート電極を形成する工程と、を有し、
平面視において、前記第３の半導体領域及び前記カウンタードープ領域の少なくとも一部が前記ゲート電極と重なり、前記ゲート電極に対する前記カウンタードープ領域の第１のオーバーラップ量が、前記ゲート電極に対する前記第３の半導体領域の第２のオーバーラップ量よりも大きくなるように、前記第３の半導体領域及び前記カウンタードープ領域を形成する
ことを特徴とする撮像素子の製造方法。
【請求項１０】
平面視において前記第３の半導体領域と前記ゲート電極とが重なる領域の、前記カウンタードープ領域が設けられた深さにおける前記第１導電型のキャリアの濃度が、前記第３の半導体領域及び前記カウンタードープ領域が設けられていない部分の前記第１の半導体領域の、前記深さにおける前記第１導電型のキャリアの濃度以下になるように、前記カウンタードープ領域を形成する
ことを特徴とする請求項９記載の撮像素子の製造方法。
【請求項１１】
前記第３の半導体領域と前記カウンタードープ領域とは、異なるマスクを用いて形成する
ことを特徴とする請求項９又は１０記載の撮像素子の製造方法。
【請求項１２】
前記カウンタードープ領域は、前記光電変換部及び前記転送トランジスタが設けられる活性領域の全体に形成する
ことを特徴とする請求項９乃至１１のいずれか１項に記載の撮像素子の製造方法。
【請求項１３】
請求項１乃至８のいずれか１項に記載の撮像素子と、
前記撮像素子からの信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
デジタルカメラなどの撮像システムに用いられる撮像素子では、多画素化のために画素の狭ピッチ化が進展しており、それによって増加する隣接画素への信号電荷の漏れ込みを低減することが求められている。隣接画素への信号電荷の漏れ込みを低減する技術としては、例えば、隣接画素間に信号電荷とは逆極性の多数キャリアを有する半導体領域を配置することで、信号電荷に対するポテンシャル障壁を形成する手法が知られている。
【０００３】
特許文献１には、この技術に関連して、隣接画素間にポテンシャル障壁を形成する半導体領域をイオン注入で形成する際に基板表面付近に意図せず注入される不純物の影響を防止するために、基板表面付近にカウンタードーピングを行う技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１７１５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術を用いてカウンタードープ領域を形成しても、ポテンシャル障壁となる半導体領域を形成する際に基板表面付近に意図せず注入される不純物によるキャリアを十分に補償できない場合があることが判明した。特に、転送トランジスタのゲート電極下にこのような領域が発生すると、チャネルを走行するキャリアに対してポテンシャル障壁が生じることとなり、転送トランジスタの転送性能を低下する虞があった。
【０００６】
本発明の目的は、転送トランジスタの転送性能を低下することなく隣接画素への信号電荷の漏れ込みを抑制しうる撮像素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、２次元状に配された複数の画素を有する撮像素子であって、前記複数の画素のそれぞれは、第１導電型の第１の半導体領域に設けられた光電変換部と、前記第１の半導体領域に設けられ、前記光電変換部で生成された電荷が転送される第２導電型の第２の半導体領域を含む転送トランジスタと、前記第１の半導体領域の前記第２の半導体領域よりも深部に設けられ、前記第１の半導体領域よりも不純物濃度の高い前記第１導電型の第３の半導体領域と、前記第１の半導体領域の前記第２の半導体領域の周囲に設けられたカウンタードープ領域と、を有し、平面視において、前記第３の半導体領域及び前記カウンタードープ領域の少なくとも一部は、前記転送トランジスタのゲート電極と重なっており、前記ゲート電極に対する前記カウンタードープ領域の第１のオーバーラップ量が、前記ゲート電極に対する前記第３の半導体領域の第２のオーバーラップ量よりも大きい撮像素子が提供される。
【０００８】
また、本発明の他の一観点によれば、第１導電型の第１の半導体領域に設けられた光電変換部と、前記第１の半導体領域に設けられ、前記光電変換部で生成された電荷が転送される第２導電型の第２の半導体領域を含む転送トランジスタと、を含む複数の画素を有する撮像素子の製造方法であって、前記第２の半導体領域が設けられる領域の深部の前記第１の半導体領域に、前記第１の半導体領域よりも不純物濃度の高い前記第１導電型の第３の半導体領域を形成する工程と、前記第２の半導体領域が設けられる前記領域の前記第１の半導体領域の表面部に、カウンタードープ領域を形成する工程と、前記転送トランジスタのゲート電極を形成する工程と、を有し、平面視において、前記第３の半導体領域及び前記カウンタードープ領域の少なくとも一部が前記ゲート電極と重なり、前記ゲート電極に対する前記カウンタードープ領域の第１のオーバーラップ量が、前記ゲート電極に対する前記第３の半導体領域の第２のオーバーラップ量よりも大きくなるように、前記第３の半導体領域及び前記カウンタードープ領域を形成する撮像素子の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、転送トランジスタの転送性能を低下することなく、隣接画素への信号電荷の漏れ込みを抑制することが可能となる撮像素子及び撮像素子の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による撮像素子の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による撮像素子の画素回路の一例を示す図である。
【図３】本発明の第１実施形態による撮像素子の平面図である。
【図４】本発明の第１実施形態による撮像素子の概略断面図である。
【図５】参考例による撮像素子の製造方法を示す工程断面図である。
【図６】本発明の第１実施形態による撮像素子の製造方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による撮像素子の製造方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による撮像素子の製造方法を示す工程断面図（その３）である。
【図９】本発明の第２実施形態による撮像素子の概略断面図である。
【図１０】本発明の第２実施形態による撮像素子の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第２実施形態による撮像素子の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第３実施形態による撮像システムの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
本発明の第１実施形態による撮像素子及びその製造方法について、図１乃至図８を用いて説明する。
【００１２】
はじめに、本実施形態による撮像素子の構造について、図１乃至図５を用いて説明する。図１は、本実施形態による撮像素子の概略構成を示すブロック図である。図２は、本実施形態による撮像素子の画素回路の一例を示す図である。図３は、本実施形態による撮像素子の平面図である。図４は、本実施形態による撮像素子の概略断面図である。図５は、参考例による撮像素子の製造方法を示す工程断面図である。
【００１３】
本実施形態による撮像素子１００は、図１に示すように、画素領域１０と、垂直走査回路２０と、列読み出し回路３０と、水平走査回路４０と、制御回路５０と、出力回路６０とを有している。
【００１４】
画素領域１０には、複数行及び複数列に渡ってマトリクス状（２次元状）に配された複数の画素１２が設けられている。画素領域１０の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４が配されている。制御信号線１４は、行方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。また、画素領域１０の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、列方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。
【００１５】
各行の制御信号線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御信号線１４を介して画素１２に供給する回路部である。各列の垂直出力線１６の一端は、列読み出し回路３０に接続されている。画素１２から読み出された画素信号は、垂直出力線１６を介して列読み出し回路３０に入力される。列読み出し回路３０は、画素１２から読み出された画素信号に対して所定の信号処理、例えば増幅処理やＡＤ変換処理等の信号処理を実施する回路部である。列読み出し回路３０は、差動増幅回路、サンプル・ホールド回路、ＡＤ変換回路等を含み得る。
【００１６】
水平走査回路４０は、列読み出し回路３０において処理された画素信号を列毎に順次、出力回路６０に転送するための制御信号を、列読み出し回路３０に供給する回路部である。制御回路５０は、垂直走査回路２０、列読み出し回路３０及び水平走査回路４０の動作やそのタイミングを制御する制御信号を供給するための回路部である。出力回路６０は、バッファアンプ、差動増幅器などから構成され、列読み出し回路３０から読み出された画素信号を撮像素子の外部の信号処理部に出力するための回路部である。
【００１７】
それぞれの画素１２は、図２に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを含む。光電変換部ＰＤは、例えばフォトダイオードであり、アノードは接地電圧線に接続され、カソードは転送トランジスタＭ１のドレインに接続されている。転送トランジスタＭ１のソースは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のソース、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆるフローティングディフュージョン領域（ＦＤ）であり、このノードに寄生する容量からなる電荷電圧変換部を構成する。転送トランジスタＭ１は、光電変換部ＰＤで生成された信号電荷をＦＤ領域に転送する機能を備える。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（Ｖｄｄ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線１６に接続されている。垂直出力線１６の他端部には、増幅トランジスタＭ３にバイアス電流を供給してソースフォロワ回路を構成するための電流源１８が接続されている。
【００１８】
制御信号線１４は、図２に示す回路構成の場合、転送ゲート信号線ＴＸ、リセット信号線ＲＥＳ、選択信号線ＳＥＬを含む。転送ゲート信号線ＴＸは、転送トランジスタＭ１のゲートに接続される。リセット信号線ＲＥＳは、リセットトランジスタＭ２のゲートに接続される。選択信号線ＳＥＬは、選択トランジスタＭ４のゲートに接続される。
【００１９】
図３は、図１の画素領域１０から抜き出した４つの画素１２の平面レイアウトの一例を示している。図４は、図３のＡ−Ａ′線に沿った概略断面図である。
【００２０】
半導体基板２１０の表面部には、Ｐウェルを構成するｐ型半導体領域２１８が設けられている。ｐ型半導体領域２１８の表面部には、活性領域２１４，２１６を画定する素子分離領域２１２が設けられている。活性領域２１４は、図２に示す画素１２の構成要素のうち、光電変換部ＰＤと、転送トランジスタＭ１とが配置される領域である。活性領域２１６は、図２に示す画素１２の構成要素のうち、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とが配置される領域である。
【００２１】
活性領域２１４のｐ型半導体領域２１８の表面部には、互いに離間して、ｎ型半導体領域２３６と、ｎ型半導体領域２４６とが設けられている。ｎ型半導体領域２３６は、ｐ型半導体領域２１８との間にＰＮ接合を形成し、光電変換部ＰＤとしてのフォトダイオードを構成している。光電変換部ＰＤは、ｎ型半導体領域２３６の表面部にｐ型半導体領域を更に設けた埋め込みフォトダイオードとしてもよい。ｎ型半導体領域２３６とｎ型半導体領域２４６との間の半導体基板２１０上には、ゲート絶縁膜２３８を介してゲート電極２４０が設けられている。これにより、ｎ型半導体領域２４６をソース、ｎ型半導体領域２３６をドレイン、ゲート電極２４０をゲートとする転送トランジスタＭ１が構成されている。
【００２２】
ｐ型半導体領域２１８のｎ型半導体領域２４６よりも深部には、ｐ型半導体領域２２４が設けられている。ｐ型半導体領域２２４は、隣接する画素１２の光電変換部ＰＤで生じた電荷がｎ型半導体領域２４６に流入するのを防止するポテンシャル障壁として機能する。例えば、図３の平面レイアウトでは、ｎ型半導体領域２３６を囲うようにｐ型半導体領域２２４が網目状に設けられており、ｐ型半導体領域２２４は、ある画素１２で生じた電荷が隣接する他の画素１２へと流入するのを防止する。
【００２３】
ｎ型半導体領域２４６の周囲には、カウンタードープ領域２３０が設けられている。カウンタードープ領域２３０は、半導体基板２１０の表面から、ｎ型半導体領域２４６よりも深い領域に渡って設けられている。カウンタードープ領域２３０は、ｐ型半導体領域２２４を形成する際に半導体基板２１０の表面近傍に注入されるｐ型不純物によるキャリアを補償するためのものである。カウンタードープ領域２３０は、ｐ型半導体領域２２４を形成する際に半導体基板２１０の表面近傍に注入されるｐ型不純物によるｐ型キャリアを補償するに十分な濃度のｎ型不純物を含んでいればよく、正味の導電型はｎ型であってもｐ型であってもよい。
【００２４】
より具体的に言うと、平面視においてｐ型半導体領域２２４とゲート電極２４０とが重なる領域の、カウンタードープ領域２３０が設けられた深さにおけるｐ型キャリア濃度は、同じ深さにおけるｐ型半導体領域２１８のｐ型キャリアの濃度以下である。ここで言うｐ型半導体領域２１８のｐ型キャリアの濃度は、ｐ型半導体領域２２４及びカウンタードープ領域２３０が設けられていない部分におけるｐ型半導体領域２１８のｐ型キャリアの濃度である。
【００２５】
なお、カウンタードーピングとは、特定の導電型を有する半導体領域に、これとは逆導電型の不純物を導入する手法である。本実施形態の例では、ｐ型半導体領域２１８，２２４に対して逆導電型のｎ型不純物を導入した領域が、カウンタードープ領域２３０である。
【００２６】
ｐ型半導体領域２２４は、図３に示すように、平面視においてｎ型半導体領域２３６を囲むように配置されている。また、ｐ型半導体領域２２４及びカウンタードープ領域２３０の少なくとも一部は、平面視において、ゲート電極２４０と重なるように配置されている。具体的には、ｐ型半導体領域２２４は、平面視において、転送トランジスタＭ１のゲート電極２４０に対するオーバーラップ量がＤ１となるように配置されている。また、カウンタードープ領域２３０は、平面視において、転送トランジスタＭ１のゲート電極２４０に対するオーバーラップ量がＤ２となるように配置されている。これらオーバーラップ量の関係は、Ｄ１＜Ｄ２となっている。
【００２７】
活性領域２１６には、ゲート電極２７０を含むリセットトランジスタＭ２と、ゲート電極２７２を含む増幅トランジスタＭ３と、ゲート電極２７４を含む選択トランジスタＭ４とが設けられている。なお、これらトランジスタのうちの１つ又は２つは、それぞれ別々の活性領域に形成されていてもよい。
【００２８】
光電変換部ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４が設けられた半導体基板２１０上には、層間絶縁膜２４８が設けられている。層間絶縁膜２４８上には、コンタクトプラグ２５２を介して転送トランジスタＭ１に接続された第１の配線層２５４が設けられている。第１の配線層２５４が設けられた層間絶縁膜２４８上には、層間絶縁膜２５６が設けられている。層間絶縁膜２５６上には、ビアプラグ２５８を介して第１の配線層２５４に接続された第２の配線層２６０が設けられている。第２の配線層２６０が設けられた層間絶縁膜２５６上には、パッシベーション膜２６２が設けられている。
【００２９】
このように、本実施形態による撮像素子では、平面視において、カウンタードープ領域２３０のゲート電極２４０に対するオーバーラップ量Ｄ２が、ｐ型半導体領域２２４のゲート電極２４０に対するオーバーラップ量Ｄ１よりも大きくなっている。これは、以下の理由によるものである。
【００３０】
ｐ型半導体領域２２４は、前述の通り、隣接する画素１２の光電変換部ＰＤで生じた信号電荷がｎ型半導体領域２４６に流入するのを防止するポテンシャル障壁として機能するものである。この目的のもと、ｐ型半導体領域２２４は、半導体基板２１０のｎ型半導体領域２４６よりも深部に形成されることが望ましい。しかしながら、画素サイズの微細化に伴い、ｐ型半導体領域２２４の形成に用いられるフォトレジスト膜の開口部のアスペクト比が大きくなり、イオン注入の際に開口部の側壁における反射衝突を繰り返して減速する不純物イオンの割合が増加する傾向にある。その結果、不純物イオンの加速エネルギーから想定される不純物プロファイルと比較して、半導体基板２１０の表面付近のｐ型不純物の濃度が高くなる。この現象が転送トランジスタＭ１のゲート電極２４０の近傍において発生した場合、電荷転送時にポテンシャル障壁となることによって転送不良が発生し、画素性能の悪化を引き起こすことになる。
【００３１】
カウンタードープ領域２３０は、ｐ型半導体領域２２４の形成の際に半導体基板２１０の表面付近に導入されるｐ型不純物によるｐ型キャリアを補償してポテンシャル障壁を緩和するために設けられるものである。このカウンタードープ領域２３０は、特許文献１に記載されているように、ｐ型半導体領域２２４を形成する際に用いられるフォトレジスト膜を用いて形成することが可能である。この場合、イオン注入直後において、ゲート電極２４０に対するオーバーラップ量Ｄは、例えば図５（ａ）に示すように、カウンタードープ領域２３０とｐ型半導体領域２２４とにおいてほぼ等しくなる。
【００３２】
しかしながら、ｎ型不純物とｐ型不純物とは一般的に拡散係数が異なるため、製造工程中の熱処理を行った後におけるゲート電極２４０に対するオーバーラップ量は、カウンタードープ領域２３０とｐ型半導体領域２２４とで異なることになる。例えば、ｐ型不純物の拡散係数がｎ型不純物の拡散係数よりも大きい場合、例えば図５（ｂ）に示すように、ｐ型半導体領域２２４のオーバーラップ量Ｄ３は、カウンタードープ領域２３０のオーバーラップ量Ｄ４よりも大きくなる。すなわち、転送トランジスタＭ１のチャネル領域には、ｐ型半導体領域２２４によってｐ型不純物の濃度が局所的に高い領域が発生することになる。
【００３３】
この結果、カウンタードープ領域２３０によりポテンシャル障壁を緩和することはできなくなり、転送トランジスタＭ１の転送不良が発生する原因となる。特に、典型的なｐ型不純物である硼素は、典型的なｎ型不純物である燐や砒素に対してシリコン中における拡散係数が非常に大きいため、この傾向は顕著になる。
【００３４】
一方、本実施形態では、ゲート電極２４０に対するカウンタードープ領域２３０のオーバーラップ量Ｄ２がｐ型半導体領域２２４のオーバーラップ量Ｄ１よりも大きくなるように、ｐ型半導体領域２２４及びカウンタードープ領域２３０を形成している。このようにすることで、ｐ型半導体領域２２４によるポテンシャル障壁をカウンタードープ領域２３０によって十分に緩和することができる。これにより、隣接する画素１２からの信号電荷の流入をｐ型半導体領域２２４によって抑制しつつ、転送トランジスタＭ１の転送性能を維持することができる。
【００３５】
次に、本実施形態による撮像素子の製造方法について、図６乃至図８を用いて説明する。図６乃至図８は、本実施形態による撮像素子の製造方法を示す工程断面図である。なお、ここでは、図３のＡ−Ａ′線断面に現れる構成部分に着目し、撮像素子の製造方法を説明する。
【００３６】
まず、半導体基板２１０、例えばｎ型シリコン基板の表面部に、活性領域２１４を画定する素子分離領域２１２を形成する。素子分離領域２１２は、公知の方法、例えばＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法により形成することができる。
【００３７】
次いで、イオン注入によりｐ型不純物をイオン注入した後、熱処理によって注入した不純物を電気的に活性化し、半導体基板２１０の表面部に、Ｐウェルとなるｐ型半導体領域２１８を形成する（図６（ａ））。
【００３８】
次いで、フォトリソグラフィにより、半導体基板２１０上に、ｐ型半導体領域２２４を形成する予定の領域に開口部２２２を有するフォトレジスト膜２２０を形成する。
【００３９】
次いで、フォトレジスト膜２２０をマスクとしてｐ型不純物イオン、例えば硼素イオンをイオン注入し、開口部２２２内の半導体基板２１０に、ｐ型半導体領域２２４を形成する（図６（ｂ））。ｐ型半導体領域２２４は、深さ方向に連続する１つの半導体領域で構成されてもよいし、異なる深さに配された複数の半導体領域で構成されてもよい。ｐ型半導体領域２２４は、少なくとも隣接画素からの電荷の流入を防止するためのポテンシャル障壁の形成に必要な不純物濃度、例えば１×１０１７ｃｍ−３程度以上の不純物濃度となるように形成する。
【００４０】
なお、ｐ型半導体領域２２４は、厳密には後工程の熱処理によって注入した不純物が電気的に活性化することにより形成されるが、本明細書では説明の複雑化を防止するために、イオン注入直後の状態をも含めてｐ型半導体領域２２４と表記する。イオン注入により形成する他の半導体領域についても同様である。
【００４１】
画素サイズの微細化に伴ってフォトレジスト膜２２０の開口部２２２のアスペクト比が大きくなると、イオン注入の際、開口部２２２の側壁における反射衝突を繰り返して減速する不純物イオンの割合が多くなる。その結果、ｐ型半導体領域２２４は、不純物イオンの加速エネルギーから想定される不純物プロファイルと比較して、半導体基板２１０の表面付近のｐ型不純物の濃度が高くなる。
【００４２】
次いで、例えばアッシングによりフォトレジスト膜２２０を除去した後、フォトリソグラフィにより、半導体基板２１０上に、カウンタードープ領域２３０を形成する予定の領域に開口部２２８を有するフォトレジスト膜２２６を形成する。この際、開口部２２８は、開口部２２２よりもｎ型半導体領域２３６側（図６において左側）に広いパターンとする。開口部２２２及び開口部２２８のパターンは、撮像素子の完成時において、前述のオーバーラップ量Ｄ１，Ｄ２がＤ１＜Ｄ２の関係を満たすように、適宜配置される。
【００４３】
次いで、フォトレジスト膜２２６をマスクとしてｎ型不純物イオン、例えば燐イオン或いは砒素イオンをイオン注入し、開口部２２８内の半導体基板２１０の表面部に、カウンタードープ領域２３０を形成する（図６（ｃ））。カウンタードープ領域２３０は、少なくとも、ｐ型半導体領域２２４の形成の際に開口部２２２の側壁における反射衝突によって半導体基板２１０の表面付近に意図せず注入されたｐ型不純物によるｐ型キャリアを補償するために必要な不純物濃度で形成する。例えば、カウンタードープ領域２３０は、１×１０１6ｃｍ−３程度以上の不純物濃度となるように形成する。
【００４４】
本実施形態では、転送トランジスタＭ１のゲート電極２４０を形成する前に、カウンタードープ領域２３０を形成している。これは、以下のような理由によるものである。
【００４５】
ｐ型半導体領域２２４は光学的に対称な位置に配置することが望ましく、画素サイズによっては、オーバーラップ量Ｄ１を大きく確保することが求められる。この場合、転送トランジスタＭ１のゲート電極２４０を形成した後にカウンタードープ領域２３０を形成すると、Ｄ１＜Ｄ２の関係を満たすことが困難になることがある。このような場合には、転送トランジスタＭ１のゲート電極２４０を形成する前にカウンタードープ領域２３０を形成することが望ましい。
【００４６】
また、カウンタードープ領域２３０は、ｐ型半導体領域２２４の形成の際に転送トランジスタＭ１のチャネル領域に導入されるｐ型不純物によるｐ型キャリアを補償するための領域であり、ｎ型半導体領域２３６よりも浅い領域に形成することが望ましい。
【００４７】
次いで、例えばアッシングによりフォトレジスト膜２２６を除去した後、フォトリソグラフィにより、半導体基板２１０上に、ｎ型半導体領域２３６を形成する予定の領域に開口部２３４を有するフォトレジスト膜２３２を形成する。
【００４８】
次いで、フォトレジスト膜２３２をマスクとしてｎ型不純物イオン、例えば燐イオン或いは砒素イオンをイオン注入し、開口部２３４内の半導体基板２１０の表面部に、ｎ型半導体領域２３６を形成する（図７（ａ））。こうして、活性領域２１４に、ｐ型半導体領域２１８とｎ型半導体領域２３６とのＰＮ接合により構成される光電変換部ＰＤを形成する。
【００４９】
次いで、例えばアッシングによりフォトレジスト膜２３２を除去した後、例えば熱酸化法等により、活性領域２１４の表面部に、例えばシリコン酸化膜等よりなるゲート絶縁膜２３８を形成する。
【００５０】
次いで、ＣＶＤ法等により多結晶シリコン膜等の導電膜を堆積後、フォトリソグラフィ及び異方性ドライエッチングを用いてこの導電膜をパターニングし、ゲート電極２４０を形成する（図７（ｂ））。その際、ｐ型半導体領域２２４とゲート電極２４０とのオーバーラップ量Ｄ１と、カウンタードープ領域２３０とゲート電極２４０とのオーバーラップ量Ｄ２が、Ｄ１＜Ｄ２の関係を満たすようにゲート電極２４０を配置する。
【００５１】
次いで、フォトリソグラフィにより、半導体基板２１０上に、ｎ型半導体領域２４６を形成する予定の領域に開口部２４４を有するフォトレジスト膜２４２を形成する。
【００５２】
次いで、フォトレジスト膜２４２及びゲート電極２４０をマスクとしてｎ型不純物イオン、例えば燐イオン或いは砒素イオンをイオン注入し、開口部２４４内の半導体基板２１０の表面部に、ｎ型半導体領域２４６を形成する（図７（ｃ））。こうして、活性領域２１４に、ｎ型半導体領域２３６をソース、ｎ型半導体領域２４６をドレイン、ゲート電極２４０をゲートとする転送トランジスタＭ１を形成する。
【００５３】
次いで、光電変換部ＰＤ及び転送トランジスタＭ１が形成された半導体基板２１０上に、ＣＶＤ法等により例えばシリコン酸化膜を堆積後、その表面をＣＭＰ法により平坦化し、層間絶縁膜２４８を形成する。
【００５４】
次いで、フォトリソグラフィ及び異方性ドライエッチングを用いて層間絶縁膜２４８をパターニングし、層間絶縁膜２４８に、転送トランジスタＭ１のゲート電極２４０及びｎ型半導体領域２４６に達するコンタクトホール２５０を開口する。
【００５５】
次いで、導電膜を堆積後、層間絶縁膜２４８上の導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２５０に埋め込まれたコンタクトプラグ２５２を形成する。
【００５６】
次いで、コンタクトプラグ２５２が埋め込まれた層間絶縁膜２４８上に、導電膜を堆積してパターニングし、コンタクトプラグ２５２を介してゲート電極２４０或いはｎ型半導体領域２４６に接続された第１の配線層２５４を形成する（図８（ａ））。
【００５７】
次いで、層間絶縁膜２４８、コンタクトプラグ２５２及び第１の配線層２５４と同様にして、層間絶縁膜２４８上に、層間絶縁膜２５６、ビアプラグ２５８、第２の配線層２６０をそれぞれ形成する。
【００５８】
次いで、必要に応じて更に配線層を形成後、パッシベーション膜２６２を形成する（図８（ｂ））。
【００５９】
この後、パッシベーション膜２６２上に、図示しないカラーフィルタやマイクロレンズ等を形成し、本実施形態による撮像素子を完成する。
【００６０】
このように、本実施形態によれば、転送トランジスタＭ１のゲート電極２４０に対するカウンタードープ領域２３０のオーバーラップ量Ｄ２を、ｐ型半導体領域２２４のオーバーラップ量Ｄ１よりも大きくすることができる。これにより、転送トランジスタＭ１の転送性能を低下することなく、隣接画素への信号電荷の漏れ込みを抑制することができる。
【００６１】
［第２実施形態］
本発明の第２実施形態による撮像素子及びその製造方法について、図９乃至図１１を用いて説明する。図１乃至図８に示す第１実施形態による撮像素子及びその製造方法と同様の構成方法には同一の符号を付し説明を省略し或いは簡潔にする。
【００６２】
はじめに、本実施形態による撮像素子の構造について、図９を用いて説明する。図９は、本実施形態による撮像素子の概略断面図である。
【００６３】
本実施形態による撮像素子は、カウンタードープ領域２３０の配置場所が異なるほかは、図４に示す第１実施形態による撮像素子と同様である。すなわち、本実施形態による撮像素子では、カウンタードープ領域２３０が、活性領域２１４の表面部の全体に形成されている。この場合も、カウンタードープ領域２３０のゲート電極２４０に対するオーバーラップ量は、第１実施形態の場合と同様、ｐ型半導体領域２２４のゲート電極２４０に対するオーバーラップ量Ｄ１よりも大きいと言える。
【００６４】
カウンタードープ領域２３０を活性領域２１４の表面部の全体に形成することにより、ｐ型半導体領域２２４がカウンタードープ領域２３０を超えて転送トランジスタＭ１のチャネル領域に形成されることはなくなる。つまり、ｐ型半導体領域２２４のゲート電極２４０に対するオーバーラップ量Ｄ１の製造ばらつきに関わらず、転送トランジスタＭ１のゲート電極２４０下部にポテンシャル障壁が発生することを防止することができる。これにより、製造ばらつきにより強い画素構造を実現することができる。
【００６５】
次に、本実施形態による撮像素子の製造方法について、図１０及び図１１を用いて説明する。図１０及び図１１は、本実施形態による撮像素子の製造方法を示す工程断面図である。
【００６６】
まず、図６（ａ）乃至図６（ｂ）に示す第１実施形態による撮像素子の製造方法と同様にして、半導体基板２１０に、ｐ型半導体領域２１８、素子分離領域２１２及びｐ型半導体領域２２４を形成する。
【００６７】
次いで、少なくとも活性領域２１４の表面部に、イオン注入により、カウンタードープ領域２３０を形成する（図１０（ａ））。カウンタードープ領域２３０は、フォトレジスト膜２２６を用いることなく半導体基板２１０の全面に形成してもよいし、少なくとも活性領域２１４の全体を露出する開口部２２８を有するフォトレジスト膜２２６をマスクとして形成してもよい。
【００６８】
なお、本実施形態による撮像素子においては、転送トランジスタＭ１のチャネル領域の全面にカウンタードープ領域２３０を設けている。このため、カウンタードープ領域２３０の正味の導電型がｎ型に反転してしまうと、転送トランジスタＭ１はデプレッション型となる。典型的なエンハンスメント型の転送トランジスタＭ１として用いる場合には、少なくともチャネル領域の一部がｎ型反転しないように、ｎ型不純物の注入量を適宜調整する。
【００６９】
次いで、図７（ａ）に示す第１実施形態による撮像素子の製造方法と同様にして、半導体基板２１０の表面部に、ｎ型半導体領域２３６を形成する（図１０（ｂ））。
【００７０】
次いで、図７（ｂ）に示す第１実施形態による撮像素子の製造方法と同様にして、ゲート絶縁膜２３８及びゲート電極２４０を形成する（図１０（ｃ））。その際、ｐ型半導体領域２２４とゲート電極２４０とのオーバーラップ量をＤ１とする。
【００７１】
次いで、図７（ｃ）に示す第１実施形態による撮像素子の製造方法と同様にして、半導体基板２１０の表面部に、ｎ型半導体領域２４６を形成する（図１１（ａ））。
【００７２】
次いで、図８（ａ）乃至図８（ｂ）に示す第１実施形態による撮像素子の製造方法と同様にして、層間絶縁膜２４８、コンタクトプラグ２５２、第１の配線層２５４をそれぞれ形成する。
【００７３】
次いで、図８（ｂ）に示す第１実施形態による撮像素子の製造方法と同様にして、層間絶縁膜２５６、ビアプラグ２５８、第２の配線層２６０、パッシベーション膜２６２をそれぞれ形成する（図１１（ｂ））。
【００７４】
この後、図示しないカラーフィルタやマイクロレンズ等を形成し、本実施形態による撮像素子を完成する。
【００７５】
このように、本実施形態によれば、転送トランジスタＭ１のゲート電極２４０に対するカウンタードープ領域２３０のオーバーラップ量を、ｐ型半導体領域２２４のオーバーラップ量Ｄ１よりも大きくすることができる。これにより、転送トランジスタＭ１の転送性能を低下することなく、隣接画素への信号電荷の漏れ込みを抑制することができる。
【００７６】
また、オーバーラップ量Ｄ１に製造ばらつきが生じても転送トランジスタＭ１のゲート電極２４０下部にポテンシャル障壁が発生することを防止することができるため、より製造ばらつきに強い画素構造を実現することができる。
【００７７】
［第３実施形態］
本発明の第３実施形態による撮像システムについて、図１２を用いて説明する。図１２は、本実施形態による撮像システムの構成例を示すブロック図である。
【００７８】
上記第１及び第２実施形態で述べた撮像素子１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像素子とを備えるカメラモジュールも、撮像システムに含まれる。図１２には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【００７９】
図１３に例示した撮像システム１０００は、撮像素子１００、被写体の光学像を撮像素子１００に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００４、レンズ１００２の保護のためのバリア１００６を有する。レンズ１００２及び絞り１００４は、撮像素子１００に光を集光する光学系である。撮像素子１００は、第１又は第２実施形態で説明した撮像素子１００であって、レンズ１００２により結像された光学像を画像データに変換し、画像用信号として出力する。
【００８０】
撮像システム１０００は、また、撮像素子１００から出力される出力信号の処理を行う信号処理部１００８を有する。信号処理部１００８は、撮像素子１００が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部１００８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００８の一部であるＡＤ変換部は、撮像素子１００が設けられた半導体基板に形成されていてもよいし、撮像素子１００とは別の半導体基板に形成されていてもよい。また、撮像素子１００と信号処理部１００８とが同一の半導体基板に形成されていてもよい。
【００８１】
撮像システム１０００は、更に、画像データを一時的に記憶するためのメモリ部１０１４、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１８を有する。撮像システム１０００は、更に、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０２０、記録媒体１０２０に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１６を有する。なお、記録媒体１０２０は、撮像システム１０００に内蔵されていてもよく、着脱可能であってもよい。
【００８２】
撮像システム１０００は、更に、デジタルスチルカメラの全体の駆動や各種の演算処理などを司る全体制御・演算部１０１２、撮像素子１００と信号処理部１００８に各種タイミング信号を出力するタイミング発生部１０１０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム１０００は少なくとも撮像素子１００と、撮像素子１００から出力された出力信号を処理する信号処理部１００８とを有すればよい。
【００８３】
このようにして、第１又は第２実施形態による撮像素子１００を適用した撮像システム１０００を構成することにより、隣接画素への信号電荷の漏れ込みによる混色を抑制した高品質の画像を取得しうる高性能の撮像システムを実現することができる。
【００８４】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ゲート電極２４０の形成前にカウンタードープ領域２３０を形成しているが、オーバーラップ量Ｄ２の値によっては、ゲート電極２４０の形成後にカウンタードープ領域２３０を形成するようにしてもよい。この場合、より大きいオーバーラップ量Ｄ２を確保するために、半導体基板２１０の法線方向に対して傾斜した方向からイオン注入を行うことも有効である。
【００８５】
また、上記実施形態では、ｐ型半導体領域２２４を形成した後にカウンタードープ領域２３０を形成しているが、カウンタードープ領域２３０を形成した後にｐ型半導体領域２２４を形成してもよい。
【００８６】
また、上記実施形態では、ｎ型半導体領域２３６を囲うように網目状にｐ型半導体領域２２４を配置しているが、ｐ型半導体領域２２４の配置場所はこれに限定されるものではない。例えば、図３において、縦方向に隣接する画素１２の光電変換部ＰＤ間の領域を覆うようにｐ型半導体領域２２４をストライプ状に配置してもよい。或いは、ｐ型半導体領域２２４を、ｎ型半導体領域２４６の下部の領域のみに配置してもよい。
【００８７】
また、上記実施形態では、画素１２の読み出し回路がＮ型ＭＯＳトランジスタで構成される場合を例にして説明したが、画素１２の読み出し回路はＰ型ＭＯＳトランジスタで構成することも可能である。この場合、上記実施形態で説明した各半導体領域の導電型は、逆導電型になる。なお、上記実施形態に記載した各トランジスタについてのソース及びドレインの称呼は一例であり、トランジスタの導電型や着目する機能等によっては逆の名称で呼ばれることもある。
【００８８】
また、図２に示した画素回路は一例であり、これに限定されるものではない。例えば、光電変換部ＰＤとＦＤ領域との間に、電荷保持部を挟んで２つの転送トランジスタを設け、グローバル電子シャッタ動作が可能な画素構成としてもよい。この場合、電荷保持部からＦＤ領域に電荷を転送する第２の転送トランジスタに対して、本発明を適用することができる。また、１つの画素１２は、複数の光電変換部ＰＤと、これらに対応する複数の転送トランジスタＭ１を含んでもよい。また、図３に示した画素の平面レイアウトも一例であり、これに限定されるものではない。
【００８９】
また、第３実施形態に示した撮像システムは、本発明の撮像素子を適用しうる撮像システムの一例を示したものであり、本発明の撮像素子を適用可能な撮像システムは図９に示した構成に限定されるものではない。
【００９０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９１】
１０…画素領域
１２…画素
１００…撮像素子
２１０…半導体基板
２１２…素子分離領域
２１４，２１６…活性領域
２１８，２２４…ｐ型半導体領域
２２０，２３２，２４２…フォトレジスト膜
２２２，２３４，２４４…開口部
２３０…カウンタードープ領域
２３６，２４６…ｎ型半導体領域
２３８…ゲート絶縁膜
２４０…ゲート電極
２４８，２５６…層間絶縁膜
２５０…コンタクトプラグ
２５４…第１の配線層
２５８…ビアプラグ
２６０…第２の配線層
２６２…パッシベーション膜
【図１】
2017195215.tif 000003
【図２】
2017195215.tif 000004
【図３】
2017195215.tif 000005
【図４】
2017195215.tif 000006
【図５】
2017195215.tif 000007
【図６】
2017195215.tif 000008
【図７】
2017195215.tif 000009
【図８】
2017195215.tif 000010
【図９】
2017195215.tif 000011
【図１０】
2017195215.tif 000012
【図１１】
2017195215.tif 000013
【図１２】
2017195215.tif 000014