(57)【要約】【課題】熱処理が施されたとしても閾値電圧の変動を抑制できる薄膜トランジスタを提供する。【解決手段】薄膜トランジスタ１は、基板１０と、基板１０の上方に形成された、凹部３を有する凹部絶縁層２と、凹部３に埋め込まれた半導体層（酸化物半導体層４０）と、半導体層の上に形成されたゲート絶縁層５０と、ゲート絶縁層５０の上に形成されたゲート電極層６０と、凹部絶縁層２及び半導体層を覆うように形成された、水素をブロックする機能を有する水素ブロック層７０とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された、凹部を有する凹部絶縁層と、
前記凹部に埋め込まれた半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極層と、
前記凹部絶縁層及び前記半導体層を覆うように形成された、水素をブロックする機能を有する水素ブロック層とを備える
薄膜トランジスタ。
【請求項２】
前記ゲート電極層は、前記半導体層と交差するように形成されている
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記凹部絶縁層は、第１層と、前記第１層の上に形成された第２層とを有し、
前記凹部は、前記第２層から前記第１層にわたって形成されている
請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層の表面は、前記第２層の表面と面一である
請求項３に記載の薄膜トランジスタ。
【請求項５】
前記第２層は、酸化アルミニウムによって構成されている
請求項３又は４に記載の薄膜トランジスタ。
【請求項６】
前記基板の上に形成されたアンダーコート層を有し、
前記アンダーコート層は、第１アンダーコート層と、前記第１アンダーコート層の上に形成された第２アンダーコート層とを有し、
前記凹部絶縁層の前記第１層は、前記第２アンダーコート層である
請求項３〜５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記ゲート絶縁層と前記第２アンダーコート層とは、同じ材料によって構成されている
請求項６に記載の薄膜トランジスタ。
【請求項８】
前記半導体層は、前記ゲート電極層の下方に位置するチャネル領域と、前記チャネル領域の一方の側方側に形成された、前記チャネル領域より抵抗率が低いソース領域と、前記チャネル領域の他方の側方側に形成された、前記チャネル領域より抵抗率が低いドレイン領域とを有し、
前記水素ブロック層は、前記凹部絶縁層、前記ソース領域、前記ドレイン領域、前記ゲート絶縁層及び前記ゲート電極層の各々の表面を覆うように連続して形成されている
請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
前記水素ブロック層は、単層である
請求項１〜８のいずれか１項に記載の薄膜トランジスタ。
【請求項１０】
前記水素ブロック層は、酸化アルミニウムによって構成されている
請求項９に記載の薄膜トランジスタ。
【請求項１１】
前記ゲート絶縁層の側面と前記ゲート電極層の側面とが面一である
請求項１〜１０のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
前記半導体層は、酸化物半導体層である
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１３】
基板の上方に絶縁層を形成する工程と、
前記絶縁層に凹部を形成することで凹部絶縁層を形成する工程と、
前記凹部絶縁層の前記凹部に半導体層を埋め込む工程と、
前記半導体層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上にゲート電極層を形成する工程と、
前記凹部絶縁層、前記半導体層及び前記ゲート電極層を覆うように、水素をブロックする機能を有する水素ブロック層を形成する工程とを含む
薄膜トランジスタの製造方法。
【請求項１４】
前記絶縁層を形成する工程は、第１層を形成する工程と、前記第１層の上に第２層を形成する工程とを含み、
前記絶縁層に凹部を形成する工程では、前記第２層から前記第１層にわたって前記凹部を形成し、
前記凹部に前記半導体層を埋め込む工程は、前記凹部を埋め込むとともに前記凹部からはみ出すように前記第２層の上に前記半導体層を形成する工程と、前記第２層の表面が露出するまで前記凹部からはみ出した前記半導体層を除去する工程とを含む
請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記第２層は、酸化アルミニウムによって構成されている
請求項１４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタの製造方法に関し、より詳しくは、酸化物半導体層をチャネル層とする酸化物半導体薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＴＦＴは、液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス方式の表示装置において、スイッチング素子又は駆動素子として用いられている。
【０００３】
ＴＦＴは、ゲート電極と、ゲート電極に対向して形成された半導体層（チャネル層）と、半導体層に電気的に接続されたソース電極及びドレイン電極とによって構成されている。ＴＦＴの構造には、ゲート電極がチャネル層の下方（基板側）に形成されたボトムゲート構造と、ゲート電極がチャネル層の上方に形成されたトップゲート構造とがある。
【０００４】
近年、次世代のＴＦＴとして、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。例えば、特許文献１には、チャネル層が酸化物半導体層である酸化物半導体ＴＦＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献２】特開２０１０−１６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
有機ＥＬ表示装置では、ＴＦＴが形成されたＴＦＴ基板の上にＥＬ層が形成される。この場合、ＥＬ層を形成する際の熱の影響を受けてＴＦＴの閾値電圧（Ｖｔｈ）が負シフトし、ＴＦＴがデプレッション化することが分かった。このように、従来のＴＦＴでは、熱処理によって閾値電圧が変動するという課題がある。
【０００７】
本開示の技術は、熱処理が施されたとしても閾値電圧の変動を抑制できる薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、薄膜トランジスタの一態様は、基板と、前記基板の上方に形成された、凹部を有する凹部絶縁層と、前記凹部に埋め込まれた半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極層と、前記凹部絶縁層及び前記半導体層を覆うように形成された、水素をブロックする機能を有する水素ブロック層とを備える。
【０００９】
また、薄膜トランジスタの製造方法の一態様は、基板の上方に絶縁層を形成する工程と、前記絶縁層に凹部を形成することで凹部絶縁層を形成する工程と、前記凹部絶縁層の前記凹部に半導体層を埋め込む工程と、前記半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上にゲート電極層を形成する工程と、前記凹部絶縁層、前記半導体層及び前記ゲート電極層を覆うように、水素をブロックする機能を有する水素ブロック層を形成する工程とを含む。
【発明の効果】
【００１０】
熱処理が施されたとしても、薄膜トランジスタの閾値電圧の変動を抑制できる薄膜トランジスタを実現できる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における各画素の画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタの構成を示す断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタの製造方法において基板を準備する工程の断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタの製造方法においてアンダーコート層を形成する工程の断面図である。
【図５Ｃ】実施の形態に係る薄膜トランジスタの製造方法においてストッパ層を形成する工程の断面図である。
【図５Ｄ】実施の形態に係る薄膜トランジスタの製造方法において第１フォトレジストを形成する工程の断面図である。
【図５Ｅ】実施の形態に係る薄膜トランジスタの製造方法においてストッパ層に開口部を形成する工程の断面図である。
【図５Ｆ】実施の形態に係る薄膜トランジスタの製造方法においてアンダーコート層に凹部を形成する工程の断面図である。
【図５Ｇ】実施の形態に係る薄膜トランジスタの製造方法において第１フォトレジストを除去する工程の断面図である。
【図５Ｈ】実施の形態に係る薄膜トランジスタの製造方法において酸化物半導体層を形成する工程の断面図である。
【図５Ｉ】実施の形態に係る薄膜トランジスタの製造方法において酸化物半導体層を研磨する工程の断面図である。
【図５Ｊ】実施の形態に係る薄膜トランジスタの製造方法においてゲート絶縁膜を形成する工程の断面図である。
【図５Ｋ】実施の形態に係る薄膜トランジスタの製造方法においてゲート電極膜を形成する工程の断面図である。
【図５Ｌ】実施の形態に係る薄膜トランジスタの製造方法においてゲート電極膜をパターニングする工程の断面図である。
【図５Ｍ】実施の形態に係る薄膜トランジスタの製造方法においてゲート絶縁膜をパターニングする工程の断面図である。
【図５Ｎ】実施の形態に係る薄膜トランジスタの製造方法において水素ブロック層を形成する工程の断面図である。
【図５Ｏ】実施の形態に係る薄膜トランジスタの製造方法において層間絶縁層を形成する工程の断面図である。
【図５Ｐ】実施の形態に係る薄膜トランジスタの製造方法において層間絶縁層に開口部を形成する工程の断面図である。
【図５Ｑ】実施の形態に係る薄膜トランジスタの製造方法においてソース電極及びドレン電極を形成する工程の断面図である。
【図６】比較例１の薄膜トランジスタの構成を示す断面図である。
【図７Ａ】比較例１の薄膜トランジスタの製造方法において基板を準備する工程の断面図である。
【図７Ｂ】比較例１の薄膜トランジスタの製造方法においてアンダーコート層を形成する工程の断面図である。
【図７Ｃ】比較例１の薄膜トランジスタの製造方法において酸化物半導体層を形成する工程の断面図である。
【図７Ｄ】比較例１の薄膜トランジスタの製造方法においてゲート絶縁膜を形成する工程の断面図である。
【図７Ｅ】比較例１の薄膜トランジスタの製造方法においてゲート電極膜を形成する工程の断面図である。
【図７Ｆ】比較例１の薄膜トランジスタの製造方法においてゲート電極膜をパターニングする工程の断面図である。
【図７Ｇ】比較例１の薄膜トランジスタの製造方法においてゲート絶縁膜をパターニングする工程の断面図である。
【図８】図７Ｇにおける比較例１の薄膜トランジスタの構成を示す断面斜視図である。
【図９】比較例２の薄膜トランジスタの構成を示す断面図である。
【図１０】図５Ｍにおける実施の形態に係る薄膜トランジスタの構成を示す断面斜視図である。
【図１１】変形例に係る薄膜トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１３】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺等は必ずしも一致しない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１４】
（実施の形態）
まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
【００１５】
［有機ＥＬ表示装置］
図１は、実施の形態に係る有機ＥＬ表示装置１００の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置１００のピクセルバンクの例を示す斜視図である。
【００１６】
図１に示すように、有機ＥＬ表示装置１００は、ＴＦＴが形成されたＴＦＴ基板１１０と、ＴＦＴ基板１１０の上方に形成された有機ＥＬ素子１３０とを有する。
【００１７】
有機ＥＬ素子１３０は、下部電極である陽極１３１と、有機ＥＬ層（発光層）１３２と、上部電極である陰極１３３との積層構造である。
【００１８】
本実施の形態におけるＴＦＴ基板１１０は、複数のＴＦＴを有するＴＦＴアレイ基板である。有機ＥＬ素子１３０は、複数のＴＦＴを覆うように形成された層間絶縁膜（平坦化層）の上に形成されている。
【００１９】
有機ＥＬ表示装置１００は、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側とは反対側から出射させるトップエミッション型である。この場合、下部電極である陽極１３１は、金属等からなる反射電極であり、また、上部電極である陰極１３３は、ＩＴＯ等からなる透明電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側から出射させるボトムエミッション型であってもよい。
【００２０】
なお、図１において、有機ＥＬ層１３２及び陽極１３１は、単層で示されているが、後述するように、複数の画素１２０の各々に対応して複数形成されている。また、陰極１３３は、単層であって、複数の画素１２０に共通する共通電極であるが、これに限るものではない。
【００２１】
ＴＦＴ基板１１０は、マトリクス状の複数の画素１２０を有している。複数の画素１２０の各々には、１つ以上のＴＦＴや容量素子等の回路素子によって構成された画素回路が設けられている。複数の画素１２０の各々は、画素１２０毎に設けられた画素回路によって駆動制御される。
【００２２】
有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間に有機ＥＬ層１３２が配置された構成となっている。陽極１３１と有機ＥＬ層１３２との間にはさらに正孔輸送層が設けられ、有機ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が設けられている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。
【００２３】
また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置された複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置された複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置された複数の電源配線１６０（図１では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００２４】
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのゲート電極Ｇ２と行毎に接続されている。ソース配線１５０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのソース電極Ｓ２と列毎に接続されている。電源配線１６０は、各画素回路に含まれる駆動トランジスタＤｒＴｒのドレイン電極Ｄ１と列毎に接続されている。
【００２５】
図２に示すように、有機ＥＬ表示装置１００の各画素１２０は、３色（赤色、緑色、青色）のサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂによって構成されており、これらのサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、バンク１２１によって互いに分離されている。バンク１２１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１２１の開口部）の各々とサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２６】
陽極１３１は、ＴＦＴ基板１１０上の層間絶縁膜（平坦化層）上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に形成されている。同様に、有機ＥＬ層１３２は、陽極１３１上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１２１上で、かつ全ての有機ＥＬ層１３２（全てのサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ）を覆うように、連続的に形成されている。
【００２７】
さらに、画素１２０の画素回路は、各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に設けられており、各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂと、対応する画素回路とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、有機ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
【００２８】
ここで、画素１２０における画素回路の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における各画素１２０の画素回路の構成を示す電気回路図である。
【００２９】
図３に示すように、各画素１２０の画素回路は、駆動トランジスタＤｒＴｒとして形成されたＴＦＴと、スイッチングトランジスタＳｗＴｒとして形成されたＴＦＴと、データ電圧を記憶する蓄積容量（保持容量）として形成された容量素子Ｃｓ（キャパシタ）とで構成される。本実施の形態において、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴであり、スイッチングトランジスタＳｗＴｒは、発光させる画素１２０を選択するためのＴＦＴである。
【００３０】
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ２と、ソース配線１５０に接続されるソース電極Ｓ２と、容量素子Ｃｓの一方の電極及び駆動トランジスタＤｒＴｒのゲート電極Ｇ１に接続されるドレイン電極Ｄ２と、チャネル層として機能する半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されるゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧として容量素子Ｃｓに保持される。
【００３１】
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ２及び容量素子Ｃｓの他方の電極に接続されるゲート電極Ｇ１と、電源配線１６０に接続されるドレイン電極Ｄ１と、有機ＥＬ素子１３０の陽極１３１及び容量素子Ｃｓの他方の電極に接続されるソース電極Ｓ１と、チャネル層として機能する半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、容量素子Ｃｓが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ１を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れて有機ＥＬ層が発光する。
【００３２】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００３３】
［薄膜トランジスタの構成］
次に、実施の形態に係る薄膜トランジスタ１について、図４を用いて説明する。図４は、実施の形態に係る薄膜トランジスタ１の構成を示す断面図である。
【００３４】
薄膜トランジスタ１は、酸化物半導体層４０をチャネル層とするトップゲート構造の酸化物半導体ＴＦＴである。薄膜トランジスタ１は、例えば、図３における駆動トランジスタＤｒＴｒであるが、スイッチングトランジスタＳｗＴｒであってもよい。
【００３５】
図４に示すように、薄膜トランジスタ１は、基板１０と、アンダーコート層２０と、ストッパ層３０と、酸化物半導体層４０と、ゲート絶縁層５０と、ゲート電極層６０と、水素ブロック層７０と、層間絶縁層８０と、ソース電極９０Ｓ及びドレイン電極９０Ｄとを備える。
【００３６】
薄膜トランジスタ１は、基板１０の上方に形成された、凹部３を有する凹部絶縁層２を備える。
【００３７】
具体的には、凹部絶縁層２は、第１層２ａ（第１凹部絶縁層）と、第１層２ａの上に形成された第２層２ｂ（第２凹部絶縁層）とを有する。つまり、凹部絶縁層２は、下層側の第１層２ａと上層側の第２層２ｂとの積層構造である。また、凹部３は、第１層２ａから第２層２ｂにわたって形成された溝である。具体的には、凹部３は、第２層２ｂを貫通して、底部が第１層２ａに位置するように形成されている。
【００３８】
本実施の形態において、凹部絶縁層２は、アンダーコート層２０とストッパ層３０とによって構成されている。より具体的には、凹部絶縁層２は、アンダーコート層２０の第２アンダーコート層２２とストッパ層３０とによって構成されている。つまり、凹部絶縁層２の下側の層である第１層２ａがアンダーコート層２０の上層である第２アンダーコート層２２であり、凹部絶縁層２の上側の層である第２層２ｂがストッパ層３０である。
【００３９】
以下、図４を参照しながら、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳細に説明する。
【００４０】
基板１０は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、又は、ポリイミド等の樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、ポリミイドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成されるフレキシブル基板であってもよい。
【００４１】
アンダーコート層２０は、基板１０の上に形成されている。具体的には、アンダーコート層２０は、基板１０の表面（酸化物半導体層４０が形成される側の面）に形成されている。アンダーコート層２０を形成することによって、基板１０（ガラス基板）中に含まれるナトリウム及びリン等の不純物又は大気中から透過される水分等が、酸化物半導体層４０に侵入することを抑制できる。これにより、酸化物半導体層４０の膜質を安定化させて、ＴＦＴ特性を安定化させることができる。
【００４２】
アンダーコート層２０は、単層構造及び積層構造のいずれであってもよいが、本実施の形態では、アンダーコート層２０は、複数層からなる積層構造である。具体的には、アンダーコート層２０は、２層構造であり、第１アンダーコート層２１と、第１アンダーコート層２１の上に形成された第２アンダーコート層２２とを有する。第１アンダーコート層２１は、基板１０の全面を覆うように基板１０の表面に形成されている。第２アンダーコート層２２は、第１アンダーコート層２１の全面を覆うように第１アンダーコート層２１の表面に形成されている。
【００４３】
アンダーコート層２０は、絶縁材料によって構成された絶縁層であり、例えば、無機絶縁材によって構成されている。一例として、第１アンダーコート層２１及び第２アンダーコート層２２は、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）、酸窒化シリコン（ＳｉＯｙＮｘ）又は酸化アルミニウム（ＡｌＯｘ）等によって構成される。本実施の形態において、下層の第１アンダーコート層２１は、窒化シリコンによって構成され、上層の第２アンダーコート層２２は、酸化シリコンによって構成されている。
【００４４】
第１アンダーコート層２１及び第２アンダーコート層２２の各々の膜厚は、例えば１００ｎｍ〜５００ｎｍであり、本実施の形態では、いずれも２００ｎｍである。
【００４５】
上述のとおり、アンダーコート層２０には、凹部３が形成されている。具体的には、第２アンダーコート層２２が凹部絶縁層２の第１層２ａであるので、凹部３は、第２アンダーコート層２２に形成されている。第２アンダーコート層２２における凹部３の深さは、例えば、３０ｎｍである。
【００４６】
ストッパ層３０は、酸化物半導体層４０を凹部絶縁層２の凹部３のみに埋め込むために凹部３からはみ出した酸化物半導体層４０を除去する際に、アンダーコート層２０（第２アンダーコート層２２）までも除去しないように酸化物半導体層４０の除去を停止するためのストッパとして機能する。
【００４７】
本実施の形態では、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって凹部３からはみ出した酸化物半導体層４０を研磨することで凹部３からはみ出した酸化物半導体層４０を除去している。このとき、ストッパ層３０が露出するまで酸化物半導体層４０を研磨する。
【００４８】
ストッパ層３０は、アンダーコート層２０の上に形成されている。本実施の形態において、ストッパ層３０は、第２アンダーコート層２２の全面を覆うように第２アンダーコート層の表面に形成されている。
【００４９】
上述のとおり、ストッパ層３０には、凹部３が形成されている。具体的には、ストッパ層３０が凹部絶縁層２の第２層２ｂであるので、凹部３は、ストッパ層３０を貫通するように形成されている。
【００５０】
また、本実施の形態において、ストッパ層３０（第２層２ｂ）は、酸化アルミニウムによって構成されている。これにより、ストッパ層３０に、水素をブロックする機能を持たせることができる。つまり、ストッパ層３０を、水素の透過を抑制する水素抑制層として機能させることができる。
【００５１】
なお、ストッパ層３０の材料は、酸化アルミニウムに限らない。また、ストッパ層３０の膜厚は、一例として、２０ｎｍであるが、これに限らない。
【００５２】
酸化物半導体層４０は、薄膜トランジスタ１のチャネル層となる半導体層の一例である。酸化物半導体層４０は、ゲート絶縁層５０を挟んでゲート電極層６０と対向する領域であるチャネル領域４１を有する。本実施の形態において、薄膜トランジスタ１はトップゲート構造であるので、酸化物半導体層４０のチャネル領域４１は、ゲート電極層６０の下方に位置する領域である。
【００５３】
また、酸化物半導体層４０は、ソース領域４２及びドレイン領域４３を有する。ソース領域４２及びドレイン領域４３は、ゲート電極層６０の下方に位置しない。ソース領域４２及びドレイン領域４３の各々は、チャネル領域４１より抵抗率が低い低抵抗化領域（オフセット領域）である。ソース領域４２は、チャネル領域４１の一方の側方側に形成されており、ドレイン領域４３は、チャネル領域４１の他方の側方側に形成されている。ソース領域４２及びドレイン領域４３は、成膜した酸化物半導体層４０の所定の領域に対して酸素欠損を引き起こすことで形成される。
【００５４】
酸化物半導体層４０の材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。酸化物半導体層４０を構成する金属元素には、少なくともインジウム（Ｉｎ）が含まれており、さらに、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の少なくとも一方又は両方が含まれているとよい。
【００５５】
本実施の形態における酸化物半導体層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯｘ（ＩＧＺＯ）によって構成されている。つまり、チャネル領域４１、ソース領域４２及びドレイン領域４３は、同じ材料であり、本実施の形態では、ＩＧＺＯによって構成されている。
【００５６】
酸化物半導体層４０は、凹部３に埋め込まれている。本実施の形態において、酸化物半導体層４０は、凹部３からはみ出さないように凹部３に埋め込まれている。つまり、酸化物半導体層４０の表面は、ストッパ層３０（凹部絶縁層２の第２層２ｂ）の表面と面一である。したがって、酸化物半導体層４０の膜厚は、凹部絶縁層２の凹部３の深さと同じである。本実施の形態において、凹部３の深さは、５０ｎｍ（ストッパ層３０の膜厚が２０ｎｍ、第２アンダーコート層２２における凹部３の深さが３０ｎｍ）であるので、酸化物半導体層４０の膜厚は５０ｎｍである。
【００５７】
ゲート絶縁層５０（絶縁層）は、酸化物半導体層４０の上に所定形状で形成されている。本実施の形態において、ゲート絶縁層５０は、酸化物半導体層４０におけるチャネル領域４１の上に形成されており、ソース領域４２及びドレイン領域４３の上には形成されていない。
【００５８】
また、ゲート絶縁層５０の側面とゲート電極層６０の側面とが面一である。したがって、上面視において、ゲート絶縁層５０の輪郭線とゲート電極層６０の輪郭線とは一致している。なお、本実施の形態において、ゲート絶縁層５０は、酸化物半導体層４０上のみに形成されるようにパターニングされているが、これに限らない。例えば、ゲート絶縁層５０は、基板１０の上方の全面に成膜されたものであってもよい。
【００５９】
ゲート絶縁層５０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。ゲート絶縁層５０としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル又は酸化アルミニウム等の単層膜、あるいは、これらの積層膜等を用いることができる。
【００６０】
本実施の形態において、ゲート絶縁層５０と第２アンダーコート層２２とが同じ材料によって構成されている。具体的には、ゲート絶縁層５０は、酸化シリコンの単層膜（シリコン酸化膜）である。ゲート絶縁層５０の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ〜５００ｎｍである。
【００６１】
ゲート電極層６０は、ゲート絶縁層５０を間に介して酸化物半導体層４０と対向する位置に形成されている。具体的には、ゲート電極層６０は、ゲート絶縁層５０の上方に位置し、例えば、ゲート絶縁層５０の上に所定形状でパターン形成される。
【００６２】
また、ゲート電極層６０は、酸化物半導体層４０と交差するように形成されている。具体的には、ゲート電極層６０は、酸化物半導体層４０のチャネル方向に直交する方向（つまり、紙面垂直方向であるチャネル幅方向）に延設されている。したがって、ゲート電極層６０は、平面視において、酸化物半導体層４０のチャネル領域４１と重なっている領域である電極部と、酸化物半導体層４０のチャネル領域４１と重なっていない領域である延設部とを有する。ゲート電極層６０の電極部は、チャネル領域４１の直上方向に位置し、薄膜トランジスタ１のゲート電極として機能する領域である。ゲート電極層６０の電極部は、チャネル領域４１と平面視形状が同じである。ゲート電極層６０の延設部は、例えば、ゲート電極層６０の電極部の両側に設けられており、電極部に所定の電圧を印加するための配線の一部として機能する。
【００６３】
また、本実施の形態において、ゲート電極層６０は、チャネル方向長さ（ゲート長）がゲート絶縁層５０のチャネル方向長さと同じである。上述のとおり、ゲート電極層６０の側面はゲート絶縁層５０の側面と面一である。
【００６４】
ゲート電極層６０は、金属等の導電性材料又はその合金等の単層構造又は多層構造の電極であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）又はモリブデンタングステン（ＭｏＷ）等で構成することができる。本実施の形態において、ゲート電極層６０は、Ｔｉ／Ａｌ／Ｔｉの３層構造の積層膜である。ゲート電極層６０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
【００６５】
水素ブロック層７０は、水素をブロックする機能を有する。つまり、水素ブロック層７０は、水素の透過を抑制する水素抑制層である。例えば、水素ブロック層７０は、層間絶縁層８０に含まれる水素が酸化物半導体層４０に供給されることを抑制する。
【００６６】
水素ブロック層７０は、凹部絶縁層２及び酸化物半導体層４０を覆うように形成されている。本実施の形態において、水素ブロック層７０は、ストッパ層３０と、酸化物半導体層４０のソース領域４２及びドレイン領域４３と、ゲート電極層６０とを覆うように形成されている。具体的には、水素ブロック層７０は、凹部絶縁層２の第２層２ｂ（ストッパ層３０）、ソース領域４２、ドレイン領域４３、ゲート絶縁層５０及びゲート電極層６０の各々の表面を覆うように連続して形成されている。より具体的には、水素ブロック層７０は、ストッパ層３０の上面と、ソース領域４２の上面と、ドレイン領域４３の上面と、ゲート絶縁層５０の両側面と、ゲート電極層６０の上面及び両側面とに接触しており、これらの面を覆うように形成されている。
【００６７】
本実施の形態において、水素ブロック層７０は、単層である。具体的には、水素ブロック層７０は、酸化アルミニウムによって構成された酸化アルミニウム膜である。なお、水素ブロック層７０は、単層に限らず、複数層であってもよい。また、水素ブロック層７０の材質は、酸化アルミニウムに限らない。
【００６８】
また、水素ブロック層７０は、酸化アルミニウムによって構成されているので、水素ブロック層７０は、酸化物半導体層４０の低抵抗化を促進する機能も有する。本実施の形態では、水素ブロック層７０は、酸化物半導体層４０のソース領域４２及びドレイン領域４３の低抵抗化を促進する。具体的には、水素ブロック層７０は、酸化物半導体層４０のうち水素ブロック層７０に接触する領域の酸素を引き抜くことで、酸素欠損を発生させる。これにより、酸化物半導体層４０の一部が低抵抗化されてソース領域４２及びドレイン領域４３が形成される。
【００６９】
層間絶縁層８０は、水素ブロック層７０の上に形成される。層間絶縁層８０は、有機材料によって構成されている。なお、層間絶縁層８０は、有機材料に限らず、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウム等のような無機材料によって構成されていてもよい。また、層間絶縁層８０は、単層膜であってもよいし、積層膜であってもよい。
【００７０】
また、層間絶縁層８０と水素ブロック層７０とには、当該層間絶縁層８０の一部を貫通するように複数の開口部（コンタクトホール）が形成されている。この層間絶縁層８０の開口部を介して、ソース領域４２とソース電極９０Ｓとが接続されるとともに、ドレイン領域４３とドレイン電極９０Ｄとが接続されている。
【００７１】
ソース電極９０Ｓ及びドレイン電極９０Ｄは、層間絶縁層８０上に所定形状で形成されている。ソース電極９０Ｓ及びドレイン電極９０Ｄの各々は、酸化物半導体層４０と電気的に接続されている。
【００７２】
本実施の形態において、ソース電極９０Ｓは、層間絶縁層８０に形成された開口部を介してソース領域４２と電気的及び物理的に接続されている。一方、ドレイン電極９０Ｄは、層間絶縁層８０に形成された開口部を介してドレイン領域４３と電気的及び物理的に接続されている。
【００７３】
ソース電極９０Ｓ及びドレイン電極９０Ｄは、導電性材料又はその合金等の単層構造又は多層構造の電極である。ソース電極９０Ｓ及びドレイン電極９０Ｄの材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、クロム、モリブデンタングステン合金又は銅マンガン合金等を用いることができる。ソース電極９０Ｓ及びドレイン電極９０Ｄの膜厚は、例えば５０ｎｍ〜３００ｎｍである。
【００７４】
［薄膜トランジスタの製造方法］
次に、実施の形態に係る薄膜トランジスタ１の製造方法について、図５Ａ〜図５Ｑを用いて説明する。図５Ａ〜図５Ｑは、実施の形態に係る薄膜トランジスタ１の製造方法における各工程の断面図である。
【００７５】
まず、図５Ａに示すように、基板１０を準備する。本実施の形態では、基板１０として、ガラス基板を準備した。
【００７６】
次に、図５Ｂに示すように、基板１０の上にアンダーコート層２０を形成する。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって、基板１０の上に、窒化シリコン（ＳｉＮ）からなる第１アンダーコート層２１（シリコン窒化膜）を成膜し、その後、第１アンダーコート層２１の上に、酸化シリコン（ＳｉＯ）からなる第２アンダーコート層２２（シリコン酸化膜）を成膜する。
【００７７】
本実施の形態において、シリコン窒化膜は、プラズマＣＶＤ法によって成膜した。この場合、真空チャンバ内にシランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入し、プラズマを発生させることで、シリコン窒化膜を成膜することができる。また、シリコン酸化膜は、プラズマＣＶＤ法によって成膜した。この場合、真空チャンバ内にシランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入し、プラズマを発生させることで、シリコン酸化膜を成膜することができる。
【００７８】
これにより、基板１０の上に、第１アンダーコート層２１と第２アンダーコート層２２との２層構造のアンダーコート層２０を形成することができる。
【００７９】
次に、図５Ｃに示すように、アンダーコート層２０の上に、ストッパ層３０を形成する。具体的には、第２アンダーコート層２２の上に、ストッパ層３０を形成する。ストッパ層３０は、例えば、ＣＶＤ法、スパッタリング法又はＡＬＤ法等によって形成することができる。本実施の形態では、反応性スパッタリングによって、ストッパ層３０として酸化アルミニウム膜を成膜した。
【００８０】
このように、図５Ａ〜図５Ｃの工程により、基板１０の上方に、絶縁層として第２アンダーコート層２２とストッパ層３０とを形成することができる。つまり、本実施の形態において、この絶縁層を形成する工程は、第１層２ａとして第２アンダーコート層２２を形成する工程と、第１層２ａの上に第２層２ｂとしてストッパ層３０を形成する工程とを含んでいる。
【００８１】
次に、この絶縁層（第２アンダーコート層２２、ストッパ層３０）に凹部３を形成することで凹部絶縁層２を形成する。
【００８２】
具体的には、まず、図５Ｄに示すように、アンダーコート層２０及びストッパ層３０に凹部３を形成する部分に対応する開口部ＰＲ１ａを有する第１フォトレジストＰＲ１を形成する。例えば、第１フォトレジストＰＲ１をストッパ層３０の上の全面に形成し、露光及び現像することで、開口部ＰＲ１ａを有する第１フォトレジストＰＲ１を形成することができる。
【００８３】
続いて、図５Ｅに示すように、第１フォトレジストＰＲ１をマスクとしてストッパ層３０をエッチングすることで、ストッパ層３０に開口部３０ａを形成する。例えば、ドライエッチングによって、酸化アルミニウム膜からなるストッパ層３０に開口部３０ａを形成することができる。開口部３０ａを形成することで、ストッパ層３０の下地層であるアンダーコート層２０が露出する。具体的には、第２アンダーコート層２２の表面が露出する。
【００８４】
続いて、図５Ｆに示すように、引き続き第１フォトレジストＰＲ１をマスクとしてアンダーコート層２０をエッチングすることで、アンダーコート層２０に凹部２０ａを形成する。例えば、ドライエッチングによって、シリコン酸化膜からなる第２アンダーコート層２２に凹部２０ａを形成する。これにより、ストッパ層３０（第２層２ｂ）から第２アンダーコート層２２（第１層２ａ）にわたって連続する凹部３を形成することができる。つまり、凹部３を有する凹部絶縁層２を形成することができる。凹部３は、ストッパ層３０の開口部３０ａと第２アンダーコート層２２の凹部２０ａとによって構成されている。
【００８５】
次に、図５Ｇに示すように、第１フォトレジストＰＲ１を除去する。例えば、アッシング又は剥離液によって第１フォトレジストＰＲ１を除去する。
【００８６】
このように、図５Ｄ〜図５Ｇの工程によって、凹部３を有する凹部絶縁層２を形成することができる。
【００８７】
次に、凹部絶縁層２（第２アンダーコート層２２、ストッパ層３０）の凹部３に酸化物半導体層４０を埋め込む。
【００８８】
具体的には、まず、図５Ｈに示すように、凹部３を埋め込むとともに凹部３からはみ出すようにストッパ層３０（第２層２ｂ）の上に酸化物半導体層４０を形成する。例えば、凹部３及びストッパ層３０を覆うように基板１０の上方の全面に酸化物半導体層４０を形成する。酸化物半導体層４０の材料としては、ＩｎＧａＺｎＯｘの透明アモルファス酸化物半導体を用いることができる。この場合、スパッタ法やレーザー蒸着法等の気相成膜法によってＩｎＧａＺｎＯｘからなる酸化物半導体層４０（ＩｎＧａＺｎＯｘ膜）を成膜する。具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲット材（例えばＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。
【００８９】
続いて、図５Ｉに示すように、ストッパ層３０（第２層２ｂ）の表面が露出するまで凹部３からはみ出した酸化物半導体層４０を除去する。本実施の形態では、ＣＭＰによって酸化物半導体層４０を研磨することで、凹部３からはみ出した酸化物半導体層４０を除去している。このとき、ストッパ層３０が露出するまで酸化物半導体層４０を研磨する。これにより、凹部３からはみ出した酸化物半導体層４０が除去されて、凹部３のみに埋め込まれた酸化物半導体層４０を形成することができる。なお、凹部３からはみ出した部分の酸化物半導体層４０を除去する方法としては、ＣＭＰに限らず、フォトレジストを用いたエッチバック法を用いてもよい。
【００９０】
このように、図５Ｈ及び図５Ｉの工程によって、凹部絶縁層２の凹部３のみに酸化物半導体層４０を埋め込むことができる。
【００９１】
次に、図５Ｊに示すように、酸化物半導体層４０及びストッパ層３０の上に、ゲート絶縁膜５０Ａを形成する。例えば、プラズマＣＶＤ法によって、酸化物半導体層４０及びストッパ層３０を覆うように基板１０の上方の全面に、酸化シリコン（ＳｉＯ）からなるゲート絶縁膜５０Ａ（シリコン酸化膜）を成膜する。
【００９２】
次に、図５Ｋに示すように、ゲート絶縁膜５０Ａの上に、ゲート電極膜６０Ａを形成する。例えば、スパッタリング法等によって、ゲート絶縁膜５０Ａの上の全面に、Ｔｉ／Ａｌ／Ｔｉの積層膜をゲート電極膜６０Ａとして成膜する。
【００９３】
次に、図５Ｌに示すように、ゲート電極膜６０Ａの上に、ゲート電極層６０に対応する形状の第２フォトレジストＰＲ２を形成し、第２フォトレジストＰＲ２をマスクとしてゲート電極膜６０Ａをエッチングしてパターニングすることにより、ゲート絶縁膜５０Ａ上に所定形状のゲート電極層６０を形成する。
【００９４】
Ｔｉ／Ａｌ／Ｔｉの積層膜であるゲート電極膜６０Ａのエッチングは、例えば、三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）の混合ガス、又は、四塩化炭素（ＣＣｌ４）と塩素（Ｃｌ２）の混合ガス等の反応ガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチングによって行うことができる。
【００９５】
次に、図５Ｍに示すように、フォトレジストＰＲ２を残したままマスクとしてゲート絶縁膜５０Ａをエッチングしてパターニングすることで、自己整合的に、ゲート電極層６０と平面視形状が略同じのゲート絶縁層５０を形成する。この場合、シリコン酸化膜であるゲート絶縁膜５０Ａのエッチングは、例えば、四フッ化炭素（ＣＦ４）又は四フッ化炭素（ＣＦ４）と水素（Ｈ２）の混合ガス等の反応ガスを用いたドライエッチングによって行うことができる。
【００９６】
このとき、ゲート絶縁膜５０Ａを加工することにより、酸化物半導体層４０の一部（具体的には、ソース領域４２及びドレイン領域４３となる部分）とストッパ層３０が露出する。
【００９７】
このように、図５Ｊ〜図５Ｍの工程によって、ゲート絶縁層５０の上にゲート電極層６０を形成することができる。
【００９８】
なお、本実施の形態では、フォトレジストＰＲ２を残したままフォトレジストＰＲ２をマスクとしてゲート絶縁膜５０Ａのエッチングを行ったが、フォトレジストＰＲ２を除去した後にゲート電極層６０をマスクとしてゲート絶縁膜５０Ａのエッチングを行ってもよい。また、ゲート電極膜６０Ａとゲート絶縁膜５０Ａとは、ドライエッチングによって加工したが、ウェットエッチングによって加工してもよい。
【００９９】
次に、図５Ｎに示すように、酸化物半導体層４０、ストッパ層３０及びゲート電極層６０を覆うように水素ブロック層７０を形成する。
【０１００】
具体的には、基板１０の上方の全面に、水素ブロック層７０を形成する。水素ブロック層７０は、例えば、ＣＶＤ法、スパッタリング法又はＡＬＤ法等によって形成することができる。本実施の形態では、反応性スパッタリングによって、水素ブロック層７０として膜厚３０ｎｍの酸化アルミニウム膜を成膜した。水素ブロック層７０の膜厚はゲート電極層６０の膜厚よりも薄いので、水素ブロック層７０は、ゲート電極層６０の凸形状に沿って凹凸状に形成される。
【０１０１】
酸化物半導体層４０の上に酸化アルミニウム膜からなる水素ブロック層７０を形成することで、酸化物半導体層４０において水素ブロック層７０が接触する領域は、酸素が引き抜かれて低抵抗化する。一方、酸化物半導体層４０において水素ブロック層７０が接触しない領域は、低抵抗化しない。これにより、酸化物半導体層４０には、低抵抗化されて抵抗率がチャネル領域４１よりも低くなった領域としてソース領域４２及びドレイン領域４３が形成される。
【０１０２】
なお、水素ブロック層７０を形成する前に、加熱（アニール）処理を行ってもよい。これにより、これまでのプロセスによってダメージを受けた酸化物半導体層４０のダメージを回復させることができる。
【０１０３】
また、ゲート絶縁層５０をパターニングした後、水素ブロック層７０を形成する前に、プラズマ照射を行うことで、酸化物半導体層４０の露出部分を低抵抗化してソース領域４２及びドレイン領域４３を予め形成しておいてもよい。この場合、ゲート電極層６０をマスクとして酸化物半導体層４０にプラズマが照射されるので、ゲート電極層６０で被覆されていない酸化物半導体層４０の所定領域がプラズマに曝されて低抵抗化する。これにより、酸化物半導体層４０にソース領域４２及びドレイン領域４３が形成される。なお、プラズマ照射としては、例えばＦプラズマ照射又は水素プラズマ照射を用いることができる。また、プラズマ照射よって酸化物半導体層４０を低抵抗化させるのではなく、加熱で酸素欠損を引き起こすことによって酸化物半導体層４０の露出部分を低抵抗化させてソース領域４２及びドレイン領域４３を形成してもよい。
【０１０４】
次に、図５Ｏに示すように、水素ブロック層７０の上に層間絶縁層８０を形成する。例えば、有機材料からなる有機材料層を層間絶縁層８０として成膜することができる。なお、層間絶縁層８０は、有機材料からなる有機材料層に限らず、酸化シリコン等の無機材料からなる無機材料層等であってもよい。
【０１０５】
次に、図５Ｐに示すように、酸化物半導体層４０のソース領域４２及びドレイン領域４３の各々の一部を露出させるように、層間絶縁層８０に開口部ＣＨ（コンタクトホール）を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって層間絶縁層８０及び水素ブロック層７０の一部をエッチング除去することによって、ソース領域４２及びドレイン領域４３上に開口部ＣＨを形成する。
【０１０６】
次に、図５Ｑに示すように、層間絶縁層８０及び水素ブロック層７０に形成した開口部ＣＨを介して、ソース領域４２にソース電極９０Ｓを電気的及び物理的に接続するとともに、ドレイン領域４３にドレイン電極９０Ｄを電気的及び物理的に接続する。
【０１０７】
本実施の形態では、層間絶縁層８０及び水素ブロック層７０に形成した開口部ＣＨを埋めるようにして層間絶縁層８０上に金属膜（ソースドレイン金属膜）をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のソース電極９０Ｓ及びドレイン電極９０Ｄを形成している。
【０１０８】
なお、その後、図示しないが、例えば熱処理（アニール処理）を行ってもよい。この熱処理によって、酸化物半導体層４０の酸素欠損を修復することができ、酸化物半導体層４０の特性を安定化させることができる。
【０１０９】
以上のようにして、図４に示される薄膜トランジスタ１が形成されたＴＦＴ基板を製造することができる。
【０１１０】
［作用効果等］
次に、本実施の形態に係る薄膜トランジスタ１の作用効果について、本開示の技術に至った経緯も含めて説明する。
【０１１１】
これまで、図６に示すような構造の薄膜トランジスタ１Ｘが検討されている。図６に示される薄膜トランジスタ１Ｘは、例えば、図７Ａ〜図７Ｇに示される工程を経て製造することができる。
【０１１２】
具体的には、まず、図７Ａに示すように、基板１０を準備する。例えば、基板１０として、ガラス基板を準備する。
【０１１３】
次に、図７Ｂに示すように、基板１０の上にアンダーコート層２０を形成する。具体的には、基板１０の上に、窒化シリコン（ＳｉＮ）からなる第１アンダーコート層２１（シリコン窒化膜）を成膜し、その後、第１アンダーコート層２１の上に、酸化シリコン（ＳｉＯ）からなる第２アンダーコート層２２（シリコン酸化膜）を成膜する。
【０１１４】
次に、図７Ｃに示すように、アンダーコート層２０の上に、所定形状の酸化物半導体層４０を形成する。酸化物半導体層４０の材料としては、ＩＧＺＯを用いることができる。この場合、まず、スパッタ法やレーザー蒸着法等の気相成膜法によってＩＧＺＯからなる酸化物半導体膜を成膜し、その後、酸化物半導体膜をフォトリソグラフィ法及びウェットエッチング法を用いてパターニングすることにより、図７Ｃに示すように、所定形状に加工する。
【０１１５】
次に、図７Ｄに示すように、酸化物半導体層４０を覆うようにアンダーコート層２０の上にゲート絶縁膜５０Ａを形成する。例えば、プラズマＣＶＤ等によって、基板１０の上方の全面にゲート絶縁膜５０Ａとしてシリコン酸化膜を成膜する。
【０１１６】
次に、図７Ｅに示すように、ゲート絶縁膜５０Ａの上にゲート電極膜６０Ａを形成する。例えば、スパッタリング法等によって、基板１０の上方の全面にゲート電極膜６０ＡとしてＴｉ／Ａｌ／Ｔｉの積層膜を成膜する。
【０１１７】
次に、図７Ｆに示すように、ゲート電極膜６０Ａの上に、ゲート電極層６０に対応する形状のフォトレジストＰＲを形成し、フォトレジストＰＲをマスクとしてゲート電極膜６０Ａをエッチングしてパターニングすることによりゲート絶縁膜５０Ａ上に所定形状のゲート電極層６０を形成する。
【０１１８】
次に、図７Ｇに示すように、ゲート絶縁膜５０Ａをエッチングしてパターニングすることにより所定形状のゲート絶縁層５０を形成する。シリコン酸化膜であるゲート絶縁膜５０Ａのエッチングは、例えば、四フッ化炭素（ＣＦ４）又は四フッ化炭素（ＣＦ４）と水素（Ｈ２）の混合ガス等の反応ガスを用いたドライエッチングによって行うことができる。
【０１１９】
このとき、ゲート絶縁膜５０Ａのドライエッチングによって、アンダーコート層２０の第２アンダーコート層２２が膜減りする。つまり、ゲート絶縁膜５０Ａの膜厚分だけをエッチング（ジャストエッチング）することにとどまらず、オーバーエッチングによってアンダーコート層２０（第２アンダーコート層２２）までもエッチングしてしまう。
【０１２０】
特に、第２アンダーコート層２２がシリコン酸化膜であってゲート絶縁膜５０Ａと同じ材料によって構成されていると、ゲート絶縁膜５０Ａのドライエッチングによって第２アンダーコート層２２の膜減りが発生しやすい。
【０１２１】
このため、図８に示すように、酸化物半導体層４０の直下のアンダーコート層２０（第２アンダーコート層２２）が露出してアンダーコート層２０に段差が生じる。この場合、次工程において図４に示すような水素ブロック層７０を形成すると、酸化物半導体層４０とゲート電極層６０との交差部分において水素ブロック層７０に段切れが発生し、この水素ブロック層７０の段切れ部分から水素（例えば、層間絶縁層８０を構成する有機物等の水素）がアンダーコート層２０の段差部の露出面から侵入する。アンダーコート層２０に侵入した水素は、第２アンダーコート層２２内を拡散し、酸化物半導体層４０に到達する。この結果、その後、薄膜トランジスタ１Ｘが形成されたＴＦＴ基板にＥＬ層等を形成する際に、熱処理を伴う工程によって、薄膜トランジスタの閾値電圧が負シフトし、薄膜トランジスタがデプレッション化してしまう。例えば、２５０℃以上の熱によって薄膜トランジスタがデプレッション化する。なお、熱処理を伴う工程としては、例えば、平坦化膜の成膜工程（約２７０℃）、有機ＥＬ素子の電極を形成する工程、アニール工程等がある。
【０１２２】
このように、図６に示される構造の薄膜トランジスタ１Ｘでは、熱処理によって閾値電圧が変動するという課題がある。
【０１２３】
そこで、図９に示すように、水素ブロック層７０を３層構造することが提案されている。例えば、水素ブロック層７０を、酸化アルミニウム膜からなる第１層７１と、酸化シリコン膜からなる第２層７２と、酸化アルミニウム膜からなる第３層７３との３層構造にすることが考えられる。これにより、ゲート絶縁膜５０Ａのエッチングによって第２アンダーコート層２２の膜減りが発生してアンダーコート層２０に段差が生じたとしても、水素ブロック層７０の段切れによる水素の侵入を抑制することができる。
【０１２４】
しかしながら、図９に示すように、水素ブロック層７０を複数層によって構成すると、工程数が増加する。例えば、成膜工程の数が増えるとともに、ソース電極９０Ｓ及びドレイン電極９０Ｄと酸化物半導体層４０とを接続するためのコンタクトホールを形成する際に、２回のエッチングが必要になる。具体的には、水素ブロック層７０を形成した後にフォトレジストをマスクにして、第３層７３と第２層７２とをドライエッチングによって開口させる。この段階が１回目のエッチングである。その後、フォトレジストの除去を行い、層間絶縁層８０を形成してフォトリソグラフィ法により層間絶縁層８０に開口部ＣＨを形成する。それをマスクにして、第１層７１をドライエッチングによって開口させる。この段階が２回目のエッチングである。
【０１２５】
そこで、本実施の形態における薄膜トランジスタ１では、凹部３を有する凹部絶縁層２を形成して、この凹部３に酸化物半導体層４０を埋め込んでいる。具体的には、薄膜トランジスタ１は、凹部３を有する凹部絶縁層２と、凹部３に埋め込まれた酸化物半導体層４０と、酸化物半導体層４０の上に形成されたゲート絶縁層５０と、ゲート絶縁層５０の上に形成されたゲート電極層６０と、凹部絶縁層２及び酸化物半導体層４０を覆うように形成された水素ブロック層７０とを備える。
【０１２６】
この構成により、図１０に示すように、ゲート絶縁膜５０Ａをエッチングしたとしても、アンダーコート層２０がエッチングされることを回避できる。つまり、酸化物半導体層４０の直下のアンダーコート層２０（第２アンダーコート層２２）が露出してアンダーコート層２０に段差が生じることを回避できる。これにより、次工程において水素ブロック層７０を形成しても水素ブロック層７０に段切れが発生することを抑制できる。
【０１２７】
特に、図１０に示すように本実施の形態における薄膜トランジスタ１では、図８に示すような薄膜トランジスタ１Ｘのように、直交する二面に囲まれた部分が存在しなくなるので、水素ブロック層７０のカバレッジをキープすることができる。これにより、水素ブロック層７０の段切れの発生を一層抑制できる。
【０１２８】
このように、本実施の形態における薄膜トランジスタ１によれば、水素ブロック層７０の段切れの発生を抑制できるので、水素ブロック層７０の段切れ部分から水素がアンダーコート層２０内に侵入することを抑制できる。この結果、薄膜トランジスタ１が形成されたＴＦＴ基板にＥＬ層等を形成する際の熱処理を行ったとしても、薄膜トランジスタ１の閾値電圧が負シフトして薄膜トランジスタがデプレッション化することを抑制できる。したがって、薄膜トランジスタ１の閾値電圧の変動を抑制できる。
【０１２９】
また、本実施の形態において、ゲート電極層６０は、酸化物半導体層４０と交差するように形成されている。
【０１３０】
図６に示される薄膜トランジスタ１Ｘの構造では、図８に示すようにゲート電極層６０と酸化物半導体層４０とが交差していると、ゲート絶縁膜５０Ａのエッチングによるオーバーエッチングによってアンダーコート層２０に段差が生じやすい。一方、本実施の形態における薄膜トランジスタ１の構造では、図１０に示すようにゲート電極層６０と酸化物半導体層４０とが交差していても、ゲート絶縁膜５０Ａのエッチングによってアンダーコート層２０に段差が生じることがない。したがって、水素ブロック層７０の段切れに伴う水素の侵入によって薄膜トランジスタ１の閾値電圧が変動することを抑制できる。
【０１３１】
また、本実施の形態において、凹部絶縁層２は、第１層２ａと、第１層２ａの上に形成された第２層２ｂとを有し、凹部絶縁層２の凹部３は、第２層２ｂから第１層２ａにわたって形成されている。また、本実施の形態において、酸化物半導体層４０の表面は、第２層２ｂの表面と面一である。
【０１３２】
これにより、凹部絶縁層２の上層の第２層２ｂをストッパ層３０として機能させることができる。つまり、第２層２ｂを設けることで、凹部３からはみ出した酸化物半導体層４０を除去する際にアンダーコート層２０までも除去しないようにすることができる。したがって、凹部３に酸化物半導体層４０が埋め込まれた構造の薄膜トランジスタ１を容易に実現することができる。
【０１３３】
また、本実施の形態において、ストッパ層３０である凹部絶縁層２の第２層２ｂは、酸化アルミニウムによって構成されている。
【０１３４】
これにより、ストッパ層３０に対して、酸化物半導体層４０の除去を停止させる機能だけではなく、水素をブロックする機能を持たせることができる。
【０１３５】
また、本実施の形態において、アンダーコート層２０は、第１アンダーコート層２１と、第１アンダーコート層２１の上に形成された第２アンダーコート層２２とを有しており、凹部絶縁層２の下層の第１層２ａは、第２アンダーコート層２２である。
【０１３６】
これにより、アンダーコート層２０（第２アンダーコート層２２）に凹部３を形成することができる。つまり、アンダーコート層２０に酸化物半導体層４０が埋め込まれた構造の薄膜トランジスタ１を実現できる。
【０１３７】
また、本実施の形態において、ゲート絶縁層５０と第２アンダーコート層２２とは、同じ材料によって構成されている。
【０１３８】
図６に示される薄膜トランジスタ１Ｘの構造において、ゲート絶縁層５０と第２アンダーコート層２２とが同じ材料によって構成されていると、ゲート絶縁膜５０Ａをエッチングする際に第２アンダーコート層２２に膜減りが生じやすい。一方、本実施の形態における薄膜トランジスタ１の構造では、ゲート絶縁層５０と第２アンダーコート層２２とが同じ材料によって構成されていても、ゲート絶縁膜５０Ａのエッチングによって第２アンダーコート層２２には段差が生じないので、薄膜トランジスタ１の閾値電圧が変動することを抑制できる。したがって、本実施の形態では、ゲート絶縁層５０と第２アンダーコート層２２とを同じ材料にすることができるので、薄膜トランジスタの信頼性を向上させることができるとともに、低コスト化を実現できる。
【０１３９】
また、本実施の形態において、酸化物半導体層４０は、ゲート電極層６０の下方に位置するチャネル領域４１と、チャネル領域４１の一方の側方側に形成された、チャネル領域４１より抵抗率が低いソース領域４２と、チャネル領域４１の他方の側方側に形成された、チャネル領域４１より抵抗率が低いドレイン領域４３とを有し、水素ブロック層７０は、凹部絶縁層２、ソース領域４２、ドレイン領域４３、ゲート絶縁層５０及びゲート電極層６０の各々の表面を覆うように連続して形成されている。
【０１４０】
これにより、水素ブロック層７０によって酸化物半導体層４０への水素の侵入を効果的に抑制できる。
【０１４１】
また、本実施の形態において、水素ブロック層７０は、単層である。
【０１４２】
本実施の形態における薄膜トランジスタ１では、ゲート絶縁膜５０Ａのエッチングによってアンダーコート層２０に段差が生じないので、図９のように水素ブロック層７０を３層構造にする必要がなく、単層の水素ブロック層７０であっても酸化物半導体層４０への水素の侵入を効果的に抑制できる。このように、水素ブロック層７０を単層にすることで、複数にする場合と比べて、製造工程数を削減できる。
【０１４３】
また、本実施の形態において、水素ブロック層７０は、酸化アルミニウムによって構成されている。
【０１４４】
これにより、酸化物半導体層４０への水素の侵入を効果的に抑制できる。
【０１４５】
また、本実施の形態において、ゲート絶縁層５０の側面とゲート電極層６０の側面とが面一である。つまり、ゲート絶縁層５０の平面視形状とゲート電極層６０の平面視形状が同じである。
【０１４６】
これにより、自己整合的にゲート絶縁膜５０Ａをエッチングしてゲート電極層６０と同じ形状にすることができる。
【０１４７】
また、本実施の形態における薄膜トランジスタ１の製造方法は、基板１０の上方に絶縁層を形成する工程と、絶縁層に凹部３を形成することで凹部絶縁層２を形成する工程と、凹部絶縁層２の凹部３に酸化物半導体層４０を埋め込む工程と、酸化物半導体層４０の上にゲート絶縁層５０を形成する工程と、ゲート絶縁層５０の上にゲート電極層６０を形成する工程と、凹部絶縁層２、酸化物半導体層４０及びゲート電極層６０を覆うように、水素をブロックする機能を有する水素ブロック層７０を形成する工程とを含む。
【０１４８】
これにより、凹部絶縁層２の凹部３に酸化物半導体層４０を埋め込まれて、凹部絶縁層２、酸化物半導体層４０及びゲート電極層６０が水素ブロック層７０で覆われた構造の薄膜トランジスタ１を製造することができる。つまり、熱処理が施されたとしても閾値電圧の変動を抑制できる薄膜トランジスタを製造することができる。
【０１４９】
また、本実施の形態における薄膜トランジスタ１の製造方法において、絶縁層を形成する工程は、第１層２ａを形成する工程と、第１層２ａの上に第２層２ｂを形成する工程とを含み、絶縁層に凹部３を形成する工程では、第２層２ｂから第１層２ａにわたって凹部３を形成し、凹部３に酸化物半導体層４０を埋め込む工程は、凹部３を埋め込むとともに凹部３からはみ出すように第２層２ｂの上に酸化物半導体層４０を形成する工程と、第２層２ｂの表面が露出するまで凹部３からはみ出した酸化物半導体層４０を除去する工程とを含む。
【０１５０】
これにより、凹部絶縁層２の上層の第２層２ｂをストッパ層３０として機能させることができる。つまり、第２層２ｂの表面が露出するまで凹部３からはみ出した酸化物半導体層４０を除去することで、凹部３のみに酸化物半導体層４０が埋め込まれた構造の薄膜トランジスタ１を容易に製造することができる。
【０１５１】
また、本実施の形態における薄膜トランジスタ１の製造方法において、凹部絶縁層２の第２層２ｂであるストッパ層３０は、酸化アルミニウムによって構成されている。
【０１５２】
これにより、ストッパ層３０に対して、酸化物半導体層４０の除去を停止させる機能を持たせるだけではなく、酸化物半導体層４０への水素の侵入を効果的に抑制できる機能を持たせることもできる。
【０１５３】
（変形例等）
以上、薄膜トランジスタ及び薄膜トランジスタの製造方法について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
【０１５４】
例えば、上記実施の形態では、酸化物半導体層４０はアンダーコート層２０に埋め込んだが、これに限らない。具体的には、図１１に示すように、薄膜トランジスタ１及び容量素子Ｃｓを有するＴＦＴ基板の場合は、容量素子Ｃｓの下部電極４と上部電極５との間に形成される容量絶縁層６に凹部を形成して酸化物半導体層４０を埋め込んでもよい。
【０１５５】
また、上記実施の形態では、酸化物半導体層に用いる酸化物半導体として、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の透明アモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体等のＩｎを含む酸化物半導体を用いることができる。また、ＩｎＷＯやＩｎＷＺｎＯ等の透明アモルファス酸化物半導体を用いてもよい。
【０１５６】
また、上記実施の形態では、薄膜トランジスタ１を用いた表示装置として有機ＥＬ表示装置１００について説明したが、これに限らない。例えば、上記実施の形態における薄膜トランジスタ１は、液晶表示装置等の他の表示装置にも適用することもできる。
【０１５７】
この場合、有機ＥＬ表示装置１００（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置１００は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
【０１５８】
その他、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で上記実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１５９】
本開示の薄膜トランジスタは、有機ＥＬ表示装置等の表示装置（表示パネル）、表示装置を用いた、テレビジョンセット、パーソナルコンピュータ及び携帯電話等、薄膜トランジスタを有する様々な電気機器に広く利用することができる。
【符号の説明】
【０１６０】
１  薄膜トランジスタ
２  凹部絶縁層
２ａ  第１層
２ｂ  第２層
３  凹部
４  容量絶縁層
１０  基板
２０  アンダーコート層
２０ａ  凹部
２１  第１アンダーコート層
２２  第２アンダーコート層
３０  ストッパ層
３０ａ  開口部
４０  酸化物半導体層
４１  チャネル領域
４２  ソース領域
４３  ドレイン領域
５０  ゲート絶縁層
５０Ａ  ゲート絶縁膜
６０  ゲート電極層
６０Ａ  ゲート電極膜
７０  水素ブロック層
７１  第１層
７２  第２層
７３  第３層
８０  層間絶縁層
９０Ｓ  ソース電極
９０Ｄ  ドレイン電極
１００  有機ＥＬ表示装置
１１０  ＴＦＴ基板
１２０  画素
１２０Ｒ、１２０Ｇ、１２０Ｂ  サブ画素
１２１  バンク
１３０  有機ＥＬ素子
１３１  陽極
１３２  有機ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
ＰＲ１  第１フォトレジスト
ＰＲ２  第２フォトレジスト
ＰＲ  フォトレジスト
ＤｒＴｒ  駆動トランジスタ
ＳｗＴｒ  スイッチングトランジスタ
Ｃｓ  容量素子
ＣＨ  開口部
【図１】
2017195349.tif 000003
【図２】
2017195349.tif 000004
【図３】
2017195349.tif 000005
【図４】
2017195349.tif 000006
【図５Ａ】
2017195349.tif 000007
【図５Ｂ】
2017195349.tif 000008
【図５Ｃ】
2017195349.tif 000009
【図５Ｄ】
2017195349.tif 000010
【図５Ｅ】
2017195349.tif 000011
【図５Ｆ】
2017195349.tif 000012
【図５Ｇ】
2017195349.tif 000013
【図５Ｈ】
2017195349.tif 000014
【図５Ｉ】
2017195349.tif 000015
【図５Ｊ】
2017195349.tif 000016
【図５Ｋ】
2017195349.tif 000017
【図５Ｌ】
2017195349.tif 000018
【図５Ｍ】
2017195349.tif 000019
【図５Ｎ】
2017195349.tif 000020
【図５Ｏ】
2017195349.tif 000021
【図５Ｐ】
2017195349.tif 000022
【図５Ｑ】
2017195349.tif 000023
【図６】
2017195349.tif 000024
【図７Ａ】
2017195349.tif 000025
【図７Ｂ】
2017195349.tif 000026
【図７Ｃ】
2017195349.tif 000027
【図７Ｄ】
2017195349.tif 000028
【図７Ｅ】
2017195349.tif 000029
【図７Ｆ】
2017195349.tif 000030
【図７Ｇ】
2017195349.tif 000031
【図８】
2017195349.tif 000032
【図９】
2017195349.tif 000033
【図１０】
2017195349.tif 000034
【図１１】
2017195349.tif 000035