(57)【要約】【課題】セルフアライメント効果を効果的に利用して積層セラミック電子部品の実装時の配置精度を向上する。【解決手段】積層セラミック電子部品１００は、長さ方向Ｌの寸法が、０．１２ｍｍ以上０．２７ｍｍ以下であり、幅方向Ｗの寸法が、０．０６ｍｍ以上０．１４ｍｍ以下であり、積層方向の寸法が、０．０６ｍｍ以上０．１４ｍｍ以下である。第１外部電極１２０および第２外部電極１３０の各々は、積層体１１０の表面上に設けられた下地電極層、下地電極層を覆うＮｉめっき層、およびＮｉめっき層を覆うＳｎめっき層を含む。第１外部電極１２０および第２外部電極１３０の各々のＮｉめっき層の表面粗さは、３μm以上６μm以下である。【選択図】図１０
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【特許請求の範囲】
【請求項１】
積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
前記第１端面上、並びに、前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々の一部上において繋がって位置する第１外部電極と、
前記第２端面上、並びに、前記第１主面、前記第２主面、前記第１側面および前記第２側面の各々の一部上において繋がって位置する第２外部電極とを備える、積層セラミック電子部品であって、
前記積層セラミック電子部品は、
前記長さ方向の寸法が、０．１２ｍｍ以上０．２７ｍｍ以下であり、
前記幅方向の寸法が、０．０６ｍｍ以上０．１４ｍｍ以下であり、
前記積層方向の寸法が、０．０６ｍｍ以上０．１４ｍｍ以下であり、
前記第１外部電極および前記第２外部電極の各々は、前記積層体の表面上に設けられた下地電極層、該下地電極層を覆うＮｉめっき層、および該Ｎｉめっき層を覆うＳｎめっき層を含み、
前記第１外部電極および前記第２外部電極の各々の前記Ｎｉめっき層の表面粗さは、３μm以上６μm以下である、積層セラミック電子部品。
【請求項２】
前記下地電極層の最大厚さが、５μm以上２０μm以下である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記Ｎｉめっき層の厚さが、１μm以上６μm以下である、請求項１または請求項２に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関し、特に、小型の積層セラミック電子部品に関する。
【背景技術】
【０００２】
積層セラミックコンデンサの実装構造を開示した先行文献として、特開２０１４−８６６０６号公報(特許文献１)がある。特許文献１に記載された積層セラミックコンデンサの実装構造においては、積層セラミックコンデンサの１対の外部電極が、半田によって、基板の１対のパッドに接続されている。１対のパッドの各々の幅が、１対の外部電極の各々の幅より僅かに広くなっていることにより、積層セラミックコンデンサを基板に実装する時のセルフアライメント効果の確保を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−８６６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
積層セラミックコンデンサなどの積層セラミック電子部品を基板上に実装する際には、マウンタによって積層セラミック電子部品を基板上に配置する。積層セラミック電子部品は、小型化されてきている。また、小型化された積層セラミック電子部品は、基板上に高密度に実装されるようになってきている。そのため、積層セラミック電子部品の実装時には、積層セラミック電子部品の高い配置精度が要求される。マウンタによる配置精度には限界があるため、積層セラミック電子部品の実装時のセルフアライメント効果を効果的に利用することが望まれる。
【０００５】
本発明は上記の問題点に鑑みてなされたものであって、セルフアライメント効果を利用して積層セラミック電子部品の実装時の配置精度を向上できる、積層セラミック電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に基づく積層セラミック電子部品は、積層体と第１外部電極と第２外部電極とを備える。積層体は、積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む。第１外部電極は、第１端面上、並びに、第１主面、第２主面、第１側面および第２側面の各々の一部上において繋がって位置している。第２外部電極は、第２端面上、並びに、第１主面、第２主面、第１側面および第２側面の各々の一部上において繋がって位置している。積層セラミック電子部品は、上記長さ方向の寸法が、０．１２ｍｍ以上０．２７ｍｍ以下であり、上記幅方向の寸法が、０．０６ｍｍ以上０．１４ｍｍ以下であり、上記積層方向の寸法が、０．０６ｍｍ以上０．１４ｍｍ以下である。第１外部電極および第２外部電極の各々は、積層体の表面上に設けられた下地電極層、下地電極層を覆うＮｉめっき層、およびＮｉめっき層を覆うＳｎめっき層を含む。第１外部電極および第２外部電極の各々のＮｉめっき層の表面粗さは、３μm以上６μm以下である。
【０００７】
本発明の一形態においては、下地電極層の最大厚さが、５μm以上２０μm以下である。
本発明の一形態においては、Ｎｉめっき層の厚さが、１μm以上６μm以下である。
【発明の効果】
【０００８】
本発明によれば、セルフアライメント効果を効果的に利用して積層セラミック電子部品の実装時の配置精度を向上できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る積層セラミック電子部品の外観を示す斜視図である。
【図２】図１の積層セラミック電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。
【図３】図２の積層セラミック電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。
【図４】図２の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。
【図５】図２の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。
【図６】本発明の一実施形態に係る積層セラミック電子部品の製造方法を示すフロー図である。
【図７】実験例１の結果を示すグラフである。
【図８】実験例２の結果を示すグラフである。
【図９】実験例３において用いた基板の構成を示す平面図である。
【図１０】実験例３において基板上に積層セラミック電子部品を実装した状態を示す平面図である。
【図１１】実験例３の結果を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明の一実施形態に係る積層セラミック電子部品について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。本実施形態においては、積層セラミック電子部品として、積層セラミックコンデンサについて説明するが、積層セラミック電子部品は、積層セラミックコンデンサに限られず、積層セラミックインダクタ、または、積層セラミックサーミスタなどであってもよい。
【００１１】
図１は、本発明の一実施形態に係る積層セラミック電子部品の外観を示す斜視図である。図２は、図１の積層セラミック電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図２の積層セラミック電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。図１〜５においては、後述する積層体の長さ方向をＬ、積層体の幅方向をＷ、積層体の積層方向をＴで示している。
【００１２】
図１〜５に示すように、本発明の一実施形態に係る積層セラミック電子部品１００は、積層体１１０と第１外部電極１２０と第２外部電極１３０とを備える。積層体１１０は、略直方体状の外形を有している。積層体１１０は、積層された複数の誘電体層１４０と複数の内部電極層１５０とを含む。積層体１１０は、積層方向Ｔにおいて相対する第１主面１１１および第２主面１１２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する第１側面１１３および第２側面１１４と、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する第１端面１１５および第２端面１１６とを含む。
【００１３】
上記のように積層体１１０は、略直方体状の外形を有しているが、角部および稜線部に丸みがつけられていることが好ましい。角部は、積層体１１０の３面が交わる部分であり、稜線部は、積層体１１０の２面が交わる部分である。第１主面１１１、第２主面１１２、第１側面１１３、第２側面１１４、第１端面１１５および第２端面１１６の少なくともいずれか１つの面に、凹凸が形成されていてもよい。
【００１４】
本実施形態においては、積層体１１０は、長さ方向Ｌの寸法が０．２４ｍｍ以下であり、幅方向Ｗの寸法が０．１５ｍｍ以下であり、積層方向Ｔの寸法が０．１５ｍｍ以下である。
【００１５】
本実施形態においては、積層セラミック電子部品１００は、長さ方向Ｌの寸法が、０．１２ｍｍ以上０．２７ｍｍ以下であり、幅方向Ｗの寸法が、０．０６ｍｍ以上０．１４ｍｍ以下であり、積層方向Ｔの寸法が、０．０６ｍｍ以上０．１４ｍｍ以下である。積層セラミック電子部品１００の外形寸法は、積層セラミック電子部品１００を光学顕微鏡によって観察することにより測定することができる。
【００１６】
図２に示すように、積層体１１０は、積層方向Ｔにおいて、１対の外層部と内層部とに区分けされる。１対の外層部のうちの一方は、積層体１１０の第１主面１１１を含む部分であり、第１主面１１１と第１主面１１１に最も近い後述する第１内部電極層１５１との間に位置する誘電体層１４０で構成されている。１対の外層部のうちの他方は、積層体１１０の第２主面１１２を含む部分であり、第２主面１１２と第２主面１１２に最も近い後述する第２内部電極層１５２との間に位置する誘電体層１４０で構成されている。
【００１７】
内層部は、１対の外層部に挟まれた領域である。すなわち、内層部は、外層部を構成しない複数の誘電体層１４０と、全ての内部電極層１５０とから構成されている。
【００１８】
複数の誘電体層１４０の積層枚数は、２０枚以上１００枚以下であることが好ましい。１対の外層部の各々の厚さは、１０μｍ以上３０μｍ以下であることが好ましい。内層部に含まれる複数の誘電体層１４０の各々の厚さは、０．５μｍ以上３μｍ以下であることが好ましい。
【００１９】
誘電体層１４０は、ＢａまたはＴｉを含むペロブスカイト型化合物で構成されている。誘電体層１４０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。
【００２０】
複数の内部電極層１５０は、第１外部電極１２０に接続された複数の第１内部電極層１５１と、第２外部電極１３０に接続された複数の第２内部電極層１５２とを含む。
【００２１】
複数の内部電極層１５０の積層枚数は、１０枚以上６０枚以下であることが好ましい。複数の内部電極層１５０の各々の厚さは、０．３μｍ以上１．０μｍ以下であることが好ましい。複数の内部電極層１５０の各々が誘電体層１４０を隙間なく覆っている被覆率は、５０％以上９５％以下であることが好ましい。
【００２２】
内部電極層１５０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１５０は、誘電体層１４０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。
【００２３】
図３，４に示すように、第１内部電極層１５１および第２内部電極層１５２の各々は、積層体１１０の積層方向Ｔから見て、略矩形状である。第１内部電極層１５１と第２内部電極層１５２とは、積層体１１０の積層方向Ｔに等間隔に交互に配置されている。また、第１内部電極層１５１と第２内部電極層１５２とは、誘電体層１４０を間に挟んで互いに対向するように配置されている。
【００２４】
第１内部電極層１５１は、第２内部電極層１５２に対向している対向電極部と、対向電極部から積層体１１０の第１端面１１５側に引き出されている引出電極部とから構成されている。第２内部電極層１５２は、第１内部電極層１５１に対向している対向電極部と、対向電極部から積層体１１０の第２端面１１６側に引き出されている引出電極部とから構成されている。第１内部電極層１５１の対向電極部と第２内部電極層１５２の対向電極部との間に誘電体層１４０が位置することにより、静電容量が形成されている。これにより、コンデンサの機能が生ずる。
【００２５】
図２，５に示すように、積層体１１０においては、積層体１１０の積層方向Ｔから見て、対向電極部と第１側面１１３との間の位置が第１サイドマージン１Ｓ、対向電極部と第２側面１１４との間の位置が第２サイドマージン２Ｓ、対向電極部と第１端面１１５との間の位置が第１エンドマージン１Ｅ、対向電極部と第２端面１１６との間の位置が第２エンドマージン２Ｅである。
【００２６】
第１サイドマージン１Ｓおよび第２サイドマージン２Ｓの各々の積層体１１０の幅方向Ｗの厚さは、５μm以上３０μm以下であることが好ましい。第１エンドマージン１Ｅおよび第２エンドマージン２Ｅの各々の積層体１１０の長さ方向Ｌの厚さは、２０μm以上８０μm以下であることが好ましい。
【００２７】
第１エンドマージン１Ｅは、複数の第１内部電極層１５１の各々の引出電極部、および、これらの引出電極部の各々に隣接している複数の誘電体層１４０によって構成されている。第２エンドマージン２Ｅは、複数の第２内部電極層１５２の各々の引出電極部、および、これらの引出電極部の各々に隣接している複数の誘電体層１４０によって構成されている。
【００２８】
第１外部電極１２０は、積層体１１０の第１端面１１５上、並びに、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々の一部上において繋がって位置している。第２外部電極１３０は、積層体１１０の第２端面１１６上、並びに、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々の一部上において繋がって位置している。
【００２９】
第１外部電極１２０は、積層体１１０の表面上に設けられた第１下地電極層１２１、第１下地電極層１２１を覆う第１Ｎｉめっき層１２２、および第１Ｎｉめっき層１２２を覆う第１Ｓｎめっき層１２３を含む。第２外部電極１３０は、積層体１１０の表面上に設けられた第２下地電極層１３１、第２下地電極層１３１を覆う第２Ｎｉめっき層１３２、および第２Ｎｉめっき層１３２を覆う第２Ｓｎめっき層１３３を含む。第１下地電極層１２１および第２下地電極層１３１の各々は、焼付け層、樹脂層および薄膜層の少なくとも１つを含む。
【００３０】
焼付け層は、ガラスと金属とを含む。焼付け層に含まれる金属材料は、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。焼付け層は、積層された複数の層で構成されていてもよい。焼付け層としては、積層体１１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１５０と同時に焼成された層であってもよい。焼付け層の最大厚さは、５μｍ以上２０μｍ以下であることが好ましい。
【００３１】
樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層が設けられる場合は、焼付け層が設けられずに、樹脂層が積層体１１０上に直接設けられてもよい。樹脂層は、積層された複数の層で構成されていてもよい。樹脂層の最大厚さは、５μｍ以上２０μｍ以下であることが好ましい。
【００３２】
薄膜層は、スパッタ法または蒸着法などの薄膜形成法により形成される。薄膜層は、金属粒子が堆積した１μｍ以下の層である。
【００３３】
第１Ｎｉめっき層１２２および第２Ｎｉめっき層１３２の各々は、下地電極層がセラミック電子部品を実装する際の半田によって浸食されることを防止する機能を有する。第１Ｓｎめっき層１２３および第２Ｓｎめっき層１３３の各々は、積層セラミック電子部品１００を実装する際の半田との濡れ性を向上させ、積層セラミック電子部品１００の実装を容易にする機能を有する。第１Ｎｉめっき層１２２、第２Ｎｉめっき層１３２、第１Ｓｎめっき層１２３および第２Ｓｎめっき層１３３の各々の厚さは、１μｍ以上６μｍ以下であることが好ましい。第１Ｎｉめっき層１２２および第２Ｎｉめっき層１３２の各々の表面粗さ(Ｓａ)は、３μm以上６μm以下であることが好ましい。
【００３４】
内層部に含まれる誘電体層１４０および内部電極層１５０の各々の厚さは、以下のように測定される。まず、積層セラミック電子部品１００を研磨し、長さ方向Ｌに直交する断面を露出させる。露出させた断面を走査型電子顕微鏡で観察する。次に、露出させた断面の中心を通過する積層方向Ｔに沿った中心線、およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における誘電体層１４０および内部電極層１５０の各々の厚さを測定する。誘電体層１４０の５つの測定値の平均値を、誘電体層１４０の厚さとする。内部電極層１５０の５つの測定値の平均値を、内部電極層１５０の厚さとする。
【００３５】
なお、露出させた断面の積層方向Ｔの上部、中央部および下部の各々において、上記５本の線上における誘電体層１４０および内部電極層１５０の各々の厚さを測定し、誘電体層１４０の測定値の平均値を誘電体層１４０の厚さとし、内部電極層１５０の測定値の平均値を内部電極層１５０の厚さとしてもよい。
【００３６】
外層部、第１エンドマージン１Ｅ、第２エンドマージン２Ｅ、第１下地電極層１２１および第２下地電極層１３１の各々の厚さは、以下のように測定される。まず、積層セラミック電子部品１００を研磨し、幅方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。測定位置は、外層部については長さ方向Ｌの中央部、第１エンドマージン１Ｅ、第２エンドマージン２Ｅ、第１下地電極層１２１および第２下地電極層１３１の各々については、積層方向Ｔの中央部とする。
【００３７】
第１サイドマージン１Ｓおよび第２サイドマージン２Ｓの各々の厚さは、以下のように測定される。まず、積層セラミック電子部品１００を研磨し、長さ方向Ｌに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。測定位置は、積層方向Ｔの中央部とする。
【００３８】
Ｎｉめっき層およびＳｎめっき層の厚さは、蛍光Ｘ線膜厚計を用いて測定される。Ｎｉめっき層の厚さを測定する際には、エンストリップまたはメルストリップなどの剥離剤を用いてＳｎめっき層を除去して、Ｎｉめっき層を露出させた後で測定を行なう。
【００３９】
以下、本発明の一実施形態に係る積層セラミック電子部品１００の製造方法について図を参照して説明する。図６は、本発明の一実施形態に係る積層セラミック電子部品の製造方法を示すフロー図である。
【００４０】
図６に示すように、本発明の一実施形態に係る積層セラミック電子部品１００を製造するに際して、まず、セラミック誘電体スラリーが調製される(工程Ｓ１)。具体的には、セラミック誘電体粉末、添加粉末、バインダ樹脂および溶剤などが分散混合され、これによりセラミック誘電体スラリーが調製される。セラミック誘電体スラリーは、溶剤系または水系のいずれでもよい。セラミック誘電体スラリーを水系塗料とする場合、水溶性のバインダおよび分散剤などと、誘電体原料とを、混合することによりセラミック誘電体スラリーを調製する。
【００４１】
次に、セラミック誘電体シートが形成される(工程Ｓ２)。具体的には、セラミック誘電体スラリーがキャリアフィルム上においてダイコータ、グラビアコータまたはマイクログラビアコータなどを用いてシート状に成形されて乾燥されることにより、セラミック誘電体シートが形成される。セラミック誘電体シートの厚さは、積層セラミック電子部品１００の小型化および高容量化の観点から、３μｍ以下であることが好ましい。
【００４２】
次に、マザーシートが形成される(工程Ｓ３)。具体的には、セラミック誘電体シートに導電性ペーストが所定のパターンを有するように塗布されることにより、セラミック誘電体シート上に所定の内部電極パターンが設けられたマザーシートが形成される。導電性ペーストの塗布方法としては、スクリーン印刷法、インクジェット法またはグラビア印刷法などを用いることができる。内部電極パターンの厚さは、積層セラミック電子部品１００の小型化および高容量化の観点から、１．５μｍ以下であることが好ましい。なお、マザーシートとしては、内部電極パターンを有するマザーシートの他に、上記工程Ｓ３を経ていないセラミック誘電体シートも準備される。
【００４３】
次に、複数のマザーシートが積層される(工程Ｓ４)。具体的には、内部電極パターンが形成されておらず、セラミック誘電体シートのみからなるマザーシートが、所定枚数積層される。その上に、内部電極パターンが設けられたマザーシートが、所定枚数積層される。さらにその上に、内部電極パターンが形成されておらず、セラミック誘電体シートのみからなるマザーシートが、所定枚数積層される。これにより、マザーシート群が構成される。
【００４４】
次に、マザーシート群が圧着されることで積層ブロックが形成される(工程Ｓ５)。具体的には、静水圧プレスまたは剛体プレスによってマザーシート群が積層方向に加圧されて圧着されることにより、積層ブロックが形成される。
【００４５】
次に、積層ブロックが分断されて積層チップが形成される(工程Ｓ６)。具体的には、押し切り、ダイシングまたはレーザカットによって積層ブロックがマトリックス状に分断され、複数の積層チップに個片化される。
【００４６】
次に、積層チップのバレル研磨が行なわれる(工程Ｓ７)。具体的には、積層チップが、バレルと呼ばれる小箱内に誘電体材料より硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、積層チップの研磨が行なわれる。これにより、積層チップの角部および稜線部に丸みがつけられる。
【００４７】
次に、積層チップの焼成が行なわれる(工程Ｓ８)。具体的には、積層チップが加熱され、これにより積層チップに含まれる誘電体材料および導電性材料が焼成され、積層体１１０が形成される。焼成温度は、誘電体材料および導電性材料に応じて適宜設定され、９００℃以上１３００℃以下であることが好ましい。
【００４８】
次に、積層体１１０の両端部に導電性ペーストが塗布される(工程Ｓ９)。積層体１１０の第１端面１１５を含む端部および第２端面１１６を含む端部の両方に、導電性ペーストが塗布される。
【００４９】
次に、積層体１１０の両端部に塗布された導電性ペーストが焼き付けられる(工程Ｓ１０)。これにより、第１下地電極層１２１および第２下地電極層１３１となる、焼付け層が形成される。本実施形態においては、焼付け温度は、８４０℃である。
【００５０】
次に、第１下地電極層１２１および第２下地電極層１３１が形成された積層体１１０のサンドブラスト処理が行なわれる(工程Ｓ１１)。本実施形態においては、平均粒径が２００μmであるジルコニア粒を用いてサンドブラスト処理を行なう。
【００５１】
次に、第１下地電極層１２１および第２下地電極層１３１が形成された積層体１１０のめっき処理が行なわれる(工程Ｓ１２)。下地電極層にＮｉめっきおよびＳｎめっきがこの順に施されて、Ｎｉめっき層およびＳｎめっき層が形成されることにより、積層体１１０の外表面上に、第１外部電極１２０および第２外部電極１３０が形成される。
【００５２】
上述した一連の工程を経ることにより、積層セラミック電子部品１００を製造することができる。
【００５３】
ここで、第１Ｎｉめっき層１２２および第２Ｎｉめっき層１３２の各々の表面粗さ(Ｓａ)と、サンドブラスト処理に用いるジルコニア粒の平均粒径との関係を検証した実験例１について説明する。
【００５４】
実験例１においては、上記の本実施形態の製造方法により作製した実施例１の積層セラミック電子部品、および、上記の本実施形態の製造方法とは、サンドブラスト処理に用いるジルコニア粒の平均粒径のみを変更して作製した比較例１〜４の積層セラミック電子部品の各々について、Ｎｉめっき層の表面粗さ(Ｓａ)を測定した。
【００５５】
具体的には、ジルコニア粒の平均粒径を、実施例１は２００μm、比較例１は１５０μm、比較例２は１００μm、比較例３は６０μm、比較例４は０μmとした。なお、比較例４は、サンドブラスト処理されていない積層セラミック電子部品である。ジルコニア粒の平均粒径は、光学顕微鏡を用いて１００個のジルコニア粒の粒径を測定した平均値である。
【００５６】
Ｎｉめっき層の表面粗さ(Ｓａ)の測定方法としては、まず、エンストリップまたはメルストリップなどの剥離剤を用いてＳｎめっき層を除去して、Ｎｉめっき層を露出させた。その後、第１端面１１５上または第２端面１１６上に位置する部分のＮｉめっき層の、幅方向Ｗの中央部かつ積層方向Ｔの中央部の位置において、５０μm□(square)以上１００μm□(square)以下の範囲でレーザ顕微鏡を用いて表面粗さ(Ｓａ)を測定した。この範囲内で測定位置を変えて５回測定した測定結果の平均値を、Ｎｉめっき層の表面粗さ(Ｓａ)とした。
【００５７】
図７は、実験例１の結果を示すグラフである。図７においては、縦軸にＮｉめっき層の表面粗さ(μm)、横軸にジルコニア粒の平均粒径(μm)を示している。図７に示すように、サンドブラスト処理されていない比較例４を除いて、ジルコニア粒の平均粒径が大きくなるに従って、Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなる傾向にあった。
【００５８】
サンドブラスト処理されていない比較例４の積層セラミック電子部品に比較して、ジルコニア粒の平均粒径が１００μm以下である比較例２および比較例３の積層セラミック電子部品は、Ｎｉめっき層の表面粗さ(Ｓａ)が小さくなった。一方、サンドブラスト処理されていない比較例４の積層セラミック電子部品に比較して、ジルコニア粒の平均粒径が１５０μm以上である比較例１および実施例１の積層セラミック電子部品は、Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなった。実施例１の積層セラミック電子部品のＮｉめっき層の表面粗さ(Ｓａ)は、４．３μmであり、３μm以上６μm以下であった。
【００５９】
なお、工程Ｓ１１のサンドブラスト処理することなく、工程Ｓ１０の焼付け温度を変更することによって、Ｎｉめっき層の表面粗さ(Ｓａ)を調整することができる。
【００６０】
ここで、第１Ｎｉめっき層１２２および第２Ｎｉめっき層１３２の各々の表面粗さ(Ｓａ)と、焼付け層を形成する際の焼付け温度との関係を検証した実験例２について説明する。
【００６１】
実験例２においては、上記の本実施形態の製造方法とは、サンドブラスト処理を行なわないこと、および、焼付け層を形成する際の焼付け温度のみを変更して作製した、比較例５〜比較例７、実施例２および実施例３の積層セラミック電子部品の各々について、Ｎｉめっき層の表面粗さ(Ｓａ)を測定した。Ｎｉめっき層の表面粗さ(Ｓａ)の測定方法は、実験例１と同一とした。
【００６２】
具体的には、焼付け層を形成する際の焼付け温度を、実施例２は７９０℃、実施例３は８１０℃、比較例５は８３０℃、比較例６は８５０℃および比較例７は８７０℃とした。なお、焼付け温度が７８０℃以下の範囲は、焼付け層を十分に緻密化することができないため不適である。
【００６３】
図８は、実験例２の結果を示すグラフである。図８においては、縦軸にＮｉめっき層の表面粗さ(μm)、横軸に焼付け温度(℃)を示している。図８に示すように、焼付け温度が低くなるに従って、Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなる傾向にあった。
【００６４】
焼付け温度が８１０℃以下である実施例２および実施例３においては、積層セラミック電子部品のＮｉめっき層の表面粗さ(Ｓａ)が、３μm以上６μm以下であった。焼付け温度が８３０℃以上である比較例５〜比較例７においては、積層セラミック電子部品のＮｉめっき層の表面粗さ(Ｓａ)が、３μm未満であった。
【００６５】
ここで、第１Ｎｉめっき層１２２および第２Ｎｉめっき層１３２の各々の表面粗さ(Ｓａ)と、積層セラミック電子部品の実装時のセルフアライメント効果との関係を検証した実験例３について説明する。
【００６６】
実験例３においては、Ｎｉめっき層の表面粗さ(Ｓａ)が３μm以上６μm以下である実施例４〜実施例７、Ｎｉめっき層の表面粗さ(Ｓａ)が３μm未満である比較例８〜比較例１０、並びに、Ｎｉめっき層の表面粗さ(Ｓａ)が６μmより大きい比較例１１、の各々の積層セラミック電子部品を基板に実装した時のセルフアライメント効果の現れ方を確認した。
【００６７】
図９は、実験例３において用いた基板の構成を示す平面図である。図１０は、実験例３において基板上に積層セラミック電子部品を実装した状態を示す平面図である。図９，１０においては、基板１０に実装される積層セラミック電子部品の積層体の長さ方向Ｌおよび幅方向Ｗを図示している。
【００６８】
図９に示すように、実験例３において用いた基板１０の主面上には、第１ランド１１と第２ランド１２とが、長さ方向Ｌにおいて間隔をあけて設けられている。基板１０の主面に垂直な方向から見て、第１ランド１１および第２ランド１２の各々は矩形状である。第１ランド１１および第２ランド１２の各々は、長さ方向Ｌの寸法がＬ10、幅方向Ｗの寸法がＷ10である。第１ランド１１と第２ランド１２との間の長さ方向Ｌの距離はＤ10である。Ｌ10＝０．１０±０．０３(ｍｍ)、Ｗ10＝０．１４±０．０３(ｍｍ)、および、Ｄ10＝０．１０±０．０３(ｍｍ)を満たしている。
【００６９】
実施例４〜実施例７および比較例８〜比較例１１の積層セラミック電子部品の各々は、長さ方向Ｌの寸法が０．２５０±０．０１３(ｍｍ)であり、幅方向Ｗの寸法が０．１２５±０．０１３(ｍｍ)であり、積層方向Ｔの寸法が０．１２５±０．０１３(ｍｍ)を満たしている。
【００７０】
第１ランド１１および第２ランド１２の各々に、無鉛半田(Ｓｎ3Ａｇ0.5Ｃｕ)の半田ペーストを塗布した。第１外部電極１２０を第１ランド１１上に配置し、第２外部電極１３０を第２ランド１２上に配置した。
【００７１】
詳細には、基板１０の主面に垂直な方向から見て、第１ランド１１の中心に対して、第１外部電極１２０の中心が、第１外部電極１２０の幅方向Ｗの寸法の１／２だけ幅方向Ｗの一方にずれて位置するように、第１外部電極１２０を配置した。基板１０の主面に垂直な方向から見て、第２ランド１２の中心に対して、第２外部電極１３０の中心が、第２外部電極１３０の幅方向Ｗの寸法の１／２だけ幅方向Ｗの一方にずれて位置するように、第２外部電極１３０を配置した。
【００７２】
その後、基板１０上に配置された積層セラミック電子部品１００を加熱してリフローした。リフロー後に、基板１０の主面に垂直な方向から見て、第１ランド１１と第２ランド１２との間の中心Ｃ１０と、積層セラミック電子部品の中心Ｃ１００との、中心間距離Ｏｃを測定した。中心Ｃ１０は、第１仮想直線と第２仮想直線との交点である。
【００７３】
第１仮想直線は、基板１０の主面に垂直な方向から見て、第１ランド１１の長さ方向Ｌの一方側かつ幅方向Ｗの一方側の角部と、第２ランド１２の長さ方向Ｌの他方側かつ幅方向Ｗの他方側の角部とを、互いに結ぶ。第２仮想直線は、基板１０の主面に垂直な方向から見て、第１ランド１１の長さ方向Ｌの一方側かつ幅方向Ｗの他方側の角部と、第２ランド１２の長さ方向Ｌの他方側かつ幅方向Ｗの一方側の角部とを、互いに結ぶ。
【００７４】
中心Ｃ１００は、第３仮想直線と第４仮想直線との交点である。第３仮想直線は、基板１０の主面に垂直な方向から見て、第１外部電極１２０の長さ方向Ｌの一方側かつ幅方向Ｗの一方側の角部と、第２外部電極１３０の長さ方向Ｌの他方側かつ幅方向Ｗの他方側の角部とを、互いに結ぶ。第４仮想直線は、基板１０の主面に垂直な方向から見て、第１外部電極１２０の長さ方向Ｌの一方側かつ幅方向Ｗの他方側の角部と、第２外部電極１３０の長さ方向Ｌの他方側かつ幅方向Ｗの一方側の角部とを、互いに結ぶ。なお、角部が丸みを帯びている場合は、角部を構成する辺を延長し、その交点を角部と仮定する。
【００７５】
図１１は、実験例３の結果を示すグラフである。図１１においては、縦軸に中心間距離Ｏｃ(μm)、横軸にＮｉめっき層の表面粗さ(μm)を示している。中心間距離Ｏｃは、マイクロスコープを用いて測定した。図１１に示す中心間距離Ｏｃは、実施例４〜実施例７および比較例８〜比較例１１の積層セラミック電子部品の各々を２００個作製して基板１０上に実装して測定した中心間距離Ｏｃの平均値である。
【００７６】
図１１に示すように、Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなるに従って、中心間距離Ｏｃが小さくなる傾向にあった。中心間距離Ｏｃが小さくなるほど、積層セラミック電子部品の実装時のセルフアライメント効果が大きいことになる。よって、Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなるに従って、積層セラミック電子部品の実装時のセルフアライメント効果が大きくなっていた。
【００７７】
この現象は、以下のメカニズムによると考えられる。Ｎｉめっき層の表面粗さ(Ｓａ)が大きくなることによって、Ｎｉめっき層の表面積が増加する。これにより、Ｎｉめっき層と半田との接合面積が大きくなる。その結果、リフロー時に半田が固化して収縮して積層セラミック電子部品に作用する引張荷重が大きくなり、セルフアライメント効果が顕著になる。
【００７８】
積層セラミック電子部品のＮｉめっき層の表面粗さ(Ｓａ)が３μm以上６μm以下であった、実施例４〜実施例７においては、中心間距離Ｏｃが１０μm以下であり、セルフアライメント効果を効果的に利用して積層セラミック電子部品の実装時の配置精度が向上されていた。積層セラミック電子部品のＮｉめっき層の表面粗さ(Ｓａ)が６μmより大きかった比較例１１においては、中心間距離Ｏｃは１０μm以下であったが、積層体の長さ方向Ｌから見て、積層体の端面が基板１０に対して傾いた状態で積層セラミック電子部品が実装されていた。
【００７９】
実験例３によって、本実施形態に係る積層セラミック電子部品１００は、セルフアライメント効果を効果的に利用して積層セラミック電子部品１００の実装時の配置精度を向上できることが確認できた。よって、本実施形態に係る積層セラミック電子部品１００は、基板１０上に高密度に実装することが可能である。
【００８０】
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
【００８１】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８２】
１Ｅ  第１エンドマージン、１Ｓ  第１サイドマージン、２Ｅ  第２エンドマージン、２Ｓ  第２サイドマージン、１０  基板、１１  第１ランド、１２  第２ランド、１００  積層セラミック電子部品、１１０  積層体、１１１  第１主面、１１２  第２主面、１１３  第１側面、１１４  第２側面、１１５  第１端面、１１６  第２端面、１２０  第１外部電極、１２１  第１下地電極層、１２２，１３２  第１めっき層、１２３，１３３  第２めっき層、１３０  第２外部電極、１３１  第２下地電極層、１４０  誘電体層、１５０  内部電極層、１５１  第１内部電極層、１５２  第２内部電極層、Ｃ１０，Ｃ１００  中心、Ｌ  長さ方向、Ｏｃ  中心間距離、Ｔ  積層方向、Ｗ  幅方向。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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