(57)【要約】【課題】第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができるようにする。【解決手段】スキャンラインドライバは、駆動回路及びバッファ回路を含む。駆動回路は複数の駆動トランジスタ及び複数のリセットトランジスタを含み、スキャン入力信号及び複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する。バッファ回路は複数のバッファトランジスタを含み、第１駆動信号及び第２駆動信号に基づいてスキャン出力信号を提供する。複数の駆動トランジスタ及び複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む。【選択図】図１
2017097325.tif 000002
【特許請求の範囲】
【請求項１】
複数の駆動トランジスタ及び複数のリセットトランジスタを含み、スキャン入力信号及び複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する駆動回路、及び
複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供するバッファ回路を含み、
前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含むことを特徴とする、スキャンラインドライバ。
【請求項２】
前記フローティングゲートトランジスタに含まれるゲートキャパシタは前記フローティングゲートトランジスタのゲート及び前記フローティングゲートを連結し、
前記フローティングゲートは伝達トランジスタの第１段と連結され、
前記第２ロジックローレベルに相応する電圧は前記伝達トランジスタの第２段に提供され、
前記伝達トランジスタはセット信号に基づいてターン−オンされることを特徴とする、請求項１に記載のスキャンラインドライバ。
【請求項３】
前記セット信号がロジックハイレバルの場合、前記伝達トランジスタはターン−オンされ、前記第２ロジックローレベルに相応する電圧は前記フローティングゲートに提供され、
前記フローティングゲートの電圧が前記第２ロジックローレベルに相応する電圧で、前記フローティングゲートトランジスタのゲートの電圧は前記第１ロジックローレベルに相応する電圧の場合、前記フローティングゲートトランジスタはターン−オフされることを特徴とする、請求項２に記載のスキャンラインドライバ。
【請求項４】
前記セット信号が前記第１ロジックローレベル及び前記第２ロジックローレベルと相異する第３ロジックローレベルの場合、前記伝達トランジスタはターン−オフされ、
前記第３ロジックローレベルは前記第２ロジックローレベルより小さいことを特徴とする、請求項２に記載のスキャンラインドライバ。
【請求項５】
前記リセットトランジスタのうち、第１リセットトランジスタの第１段は第１駆動ノードと連結され、
前記第１ロジックローレベルに相応する電圧は前記第１リセットトランジスタの第２段に提供され、
前記セット信号がロジックハイレバルの場合、前記第１リセットトランジスタはターン−オンされ、前記第１ロジックローレベルに相応する電圧は前記第１駆動ノードに提供されることを特徴とする、請求項２に記載のスキャンラインドライバ。
【請求項６】
前記リセットトランジスタのうち、第２リセットトランジスタの第１段は第２駆動ノードと連結され、
前記第１ロジックローレベルに相応する電圧は前記第２リセットトランジスタの第２段に提供され、
前記セット信号がロジックハイレバルの場合、前記第２リセットトランジスタはターン−オンされ、前記第１ロジックローレベルに相応する電圧は前記第２駆動ノードに提供されることを特徴とする、請求項２に記載のスキャンラインドライバ。
【請求項７】
前記スキャンラインドライバの動作区間のうち、セット区間の間、セット信号はロジックハイレバルで、前記複数のクロック信号は前記第１ロジックローレベルであり、
前記スキャンラインドライバの動作区間のうち、リセット区間の間、前記セット信号は前記第２ロジックローレベルより小さい第３ロジックローレベルで、前記複数のクロック信号は前記ロジックハイレバルであり、
前記スキャンラインドライバの動作区間のうち、順次駆動区間の間、前記複数のクロック信号のうち、第１クロック信号が前記ロジックハイレバルの場合、前記複数のクロック信号のうち、第２クロック信号及び第３クロック信号は第１ロジックローレベルであることを特徴とする、請求項１に記載のスキャンラインドライバ。
【請求項８】
複数のクロック信号及びスキャン入力信号に基づいてスキャン出力信号を相応するスキャンラインに提供する複数のスキャンラインドライバ、及び
前記スキャン出力信号に基づいて駆動するピクセルアレイを含み、
前記複数のスキャンラインドライバの各々は、
複数の駆動トランジスタ及び複数のリセットトランジスタを含み、前記スキャン入力信号及び前記複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する駆動回路、及び
複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供するバッファ回路を含み、
前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含むことを特徴とする、ディスプレイ装置。
【請求項９】
前記フローティングゲートは伝達トランジスタの第１段と連結され、
前記第２ロジックローレベルに相応する電圧は前記伝達トランジスタの第２段に提供され、
前記伝達トランジスタはセット信号に基づいてターン−オンされることを特徴とする、請求項８に記載のディスプレイ装置。
【請求項１０】
複数の駆動トランジスタ及び複数のリセットトランジスタを含み、スキャン入力信号及び複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する駆動回路、及び
複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供するバッファ回路を含み、
前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングボディを含むことを特徴とする、スキャンラインドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ装置に関し、より詳しくはディスプレイ装置に含まれるスキャンラインドライバに関する。
【背景技術】
【０００２】
最近、電子装置と関連する技術が発達するにつれて、ディスプレイ装置の高性能化が進められている。ディスプレイ装置に含まれる回路の高性能化のために多様な研究が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一目的は、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができるスキャンラインドライバを提供することにある。
【０００４】
本発明の一目的は、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができるディスプレイ装置を提供することにある。
【０００５】
本発明の一目的は、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングボディを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができるスキャンラインドライバを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一目的を達成するために、本発明の実施形態に係るスキャンラインドライバは駆動回路及びバッファ回路を含む。前記駆動回路は複数の駆動トランジスタ及び複数のリセットトランジスタを含み、スキャン入力信号及び複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する。前記バッファ回路は複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供する。前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む。
【０００７】
例示的な実施形態において、前記フローティングゲートトランジスタに含まれるゲートキャパシタは、前記フローティングゲートトランジスタのゲート及び前記フローティングゲートを連結することができる。
【０００８】
例示的な実施形態において、前記フローティングゲートは伝達トランジスタの第１段と連結され、前記第２ロジックローレベルに相応する電圧は前記伝達トランジスタの第２段に提供できる。
【０００９】
例示的な実施形態において、前記伝達トランジスタはセット信号に基づいてターン−オンできる。
【００１０】
例示的な実施形態において、前記セット信号がロジックハイレバルの場合、前記伝達トランジスタはターン−オンされ、前記第２ロジックローレベルに相応する電圧は前記フローティングゲートに提供できる。
【００１１】
例示的な実施形態において、前記フローティングゲートの電圧が前記第２ロジックローレベルに相応する電圧であり、前記フローティングゲートトランジスタのゲートの電圧は前記第１ロジックローレベルに相応する電圧の場合、前記フローティングゲートトランジスタはターン−オフできる。
【００１２】
例示的な実施形態において、前記セット信号が前記第１ロジックローレベル及び前記第２ロジックローレベルと相異する第３ロジックローレベルの場合、前記伝達トランジスタはターン−オフできる。
【００１３】
例示的な実施形態において、前記第３ロジックローレベルは前記第２ロジックローレベルより小さいことがある。
【００１４】
例示的な実施形態において、前記リセットトランジスタのうち、第１リセットトランジスタの第１段は第１駆動ノードと連結され、前記第１ロジックローレベルに相応する電圧は前記第１リセットトランジスタの第２段に提供できる。
【００１５】
例示的な実施形態において、前記第１リセットトランジスタはセット信号に基づいてターン−オンできる。
【００１６】
例示的な実施形態において、前記セット信号がロジックハイレバルの場合、前記第１リセットトランジスタはターン−オンされ、前記第１ロジックローレベルに相応する電圧は前記第１駆動ノードに提供できる。
【００１７】
例示的な実施形態において、前記リセットトランジスタのうち、第２リセットトランジスタの第１段は第２駆動ノードと連結され、前記第１ロジックローレベルに相応する電圧は前記第２リセットトランジスタの第２段に提供できる。
【００１８】
例示的な実施形態において、前記第２リセットトランジスタはセット信号に基づいてターン−オンできる。
【００１９】
例示的な実施形態において、前記セット信号がロジックハイレバルの場合、前記第２リセットトランジスタはターン−オンされ、前記第１ロジックローレベルに相応する電圧は前記第２駆動ノードに提供できる。
【００２０】
例示的な実施形態において、前記スキャンラインドライバの動作区間のうち、セット区間の間、セット信号はロジックハイレバルであり、前記複数のクロック信号は前記第１ロジックローレベルでありうる。
【００２１】
例示的な実施形態において、前記スキャンラインドライバの動作区間のうち、リセット区間の間、前記セット信号は前記第２ロジックローレベルより小さい第３ロジックローレベルであり、前記複数のクロック信号は前記ロジックハイレバルでありうる。
【００２２】
例示的な実施形態において、前記スキャンラインドライバの動作区間のうち、順次駆動区間の間、前記複数のクロック信号のうち、第１クロック信号が前記ロジックハイレバルの場合、前記複数のクロック信号のうち、第２クロック信号及び第３クロック信号は第１ロジックローレベルでありうる。
【００２３】
本発明の一目的を達成するために、本発明の実施形態に係るディスプレイ装置は、複数のスキャンラインドライバ及びピクセルアレイを含む。前記複数のスキャンラインドライバは複数のクロック信号及びスキャン入力信号に基づいてスキャン出力信号を相応するスキャンラインに提供する。前記ピクセルアレイは前記スキャン出力信号に基づいて駆動する。前記複数のスキャンラインドライバの各々は駆動回路及びバッファ回路を含む。前記駆動回路は複数の駆動トランジスタ及び複数のリセットトランジスタを含み、前記スキャン入力信号及び前記複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する。前記バッファ回路は複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供する。前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む。
【００２４】
例示的な実施形態において、前記フローティングゲートは伝達トランジスタの第１段と連結され、前記第２ロジックローレベルに相応する電圧は前記伝達トランジスタの第２段に提供され、前記伝達トランジスタはセット信号に基づいてターン−オンできる。
【００２５】
本発明の一目的を達成するために、本発明の実施形態に係るディスプレイ装置は、クロック信号提供器、複数のスキャンラインドライバ、及びピクセルアレイを含む。前記クロック信号提供器は、複数のクロック信号を提供する。前記複数のスキャンラインドライバは、前記複数のクロック信号及びスキャン入力信号に基づいてスキャン出力信号を相応するスキャンラインに提供する。前記ピクセルアレイは、前記スキャン出力信号に基づいて駆動することができる。前記複数のスキャンラインドライバの各々は駆動回路及びバッファ回路を含む。前記駆動回路は複数の駆動トランジスタ及び複数のリセットトランジスタを含み、前記スキャン入力信号及び前記複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する。前記バッファ回路は複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供する。前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングゲートトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む。
【００２６】
本発明の一目的を達成するために、本発明の実施形態に係るスキャンラインドライバは駆動回路及びバッファ回路を含む。前記駆動回路は複数の駆動トランジスタ及び複数のリセットトランジスタを含み、スキャン入力信号及び複数のクロック信号に基づいて第１駆動ノードに第１駆動信号を提供し、第２駆動ノードに第２駆動信号を提供する。前記バッファ回路は複数のバッファトランジスタを含み、前記第１駆動信号及び前記第２駆動信号に基づいてスキャン出力信号を提供する。前記複数の駆動トランジスタ及び前記複数のバッファトランジスタの各々に該当するフローティングボディトランジスタは第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングボディを含む。
【００２７】
例示的な実施形態において、前記フローティングボディトランジスタに含まれるボディキャパシタは前記フローティングボディトランジスタのゲート及び前記フローティングボディを連結することができる。
【００２８】
例示的な実施形態において、前記フローティングボディは伝達トランジスタの第１段と連結され、前記第２ロジックローレベルに相応する電圧は前記伝達トランジスタの第２段に提供できる。
【００２９】
例示的な実施形態において、前記伝達トランジスタはセット信号に基づいてターン−オンされ、前記第２ロジックローレベルに相応する電圧は前記フローティングボディに提供できる。
【００３０】
例示的な実施形態において、前記フローティングボディの電圧が前記第２ロジックローレベルに相応する電圧であり、前記フローティングボディトランジスタのゲートの電圧は前記第１ロジックローレベルに相応する電圧の場合、前記フローティングボディトランジスタはターン−オフできる。
【発明の効果】
【００３１】
本発明の実施形態に係るスキャンラインドライバは、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができる。
【００３２】
本発明の実施形態に係るスキャンラインドライバは、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングボディを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係るスキャンラインドライバを表す回路図である。
【図２】一般的なＮＭＯＳトランジスタを示す図である。
【図３】図２の一般的なＮＭＯＳトランジスタのしきい電圧変動を説明するための図である。
【図４】図１のスキャンラインドライバに含まれるフローティングゲートトランジスタを示す回路図である。
【図５】図４のフローティングゲートトランジスタを示す断面図である。
【図６】図１のスキャンラインドライバの動作区間を示すタイミング図である。
【図７】図１のスキャンラインドライバに含まれるフローティングゲートトランジスタを示す回路図である。
【図８】図７のフローティングゲートトランジスタを示す断面図である。
【図９】本発明の一実施形態に係るスキャンラインドライバを示す回路図である。
【図１０】図９のスキャンラインドライバの動作区間を示すタイミング図である。
【図１１】本発明の実施形態に係るディスプレイ装置を示すブロック図である。
【図１２】本発明の実施形態に係るディスプレイ装置を示すブロック図である。
【図１３】本発明の実施形態に係るディスプレイ装置をコンピューティングシステムに応用した例を示すブロック図である。
【発明を実施するための形態】
【００３４】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複説明は省略する。
【００３５】
図１は、本発明の実施形態に係るスキャンラインドライバを示す回路図である。
【００３６】
図１を参照すると、スキャンラインドライバ１０ａは、駆動回路１００ａ及びバッファ回路３００ａを含む。駆動回路１００ａは、複数の駆動トランジスタ１１０乃至１７０及び複数のリセットトランジスタ１８０、１９０を含む。例えば、複数の駆動トランジスタは第１乃至７駆動トランジスタ１１０乃至１７０を含むことができ、複数のリセットトランジスタ１８０、１９０は第１リセットトランジスタ１８０及び第２リセットトランジスタ１９０を含むことができる。
【００３７】
駆動回路１００ａはスキャン入力信号（Ｓ［Ｎ−１］）及び複数のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）に基づいて第１駆動ノードＱＮに第１駆動信号（Ｑ）を提供し、第２駆動ノードＱＢＮに第２駆動信号（ＱＢ）を提供する。
【００３８】
リセットトランジスタ１８０、１９０のうち、第１リセットトランジスタ１８０の第１段は第１駆動ノードＱＮと連結され、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第１リセットトランジスタ１８０の第２段に提供できる。例えば、第１リセットトランジスタ１８０はセット信号（ＳＥＴ）に基づいてターン−オンできる。セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、第１リセットトランジスタ１８０はターン−オンされ、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第１駆動ノードＱＮに提供できる。
【００３９】
リセットトランジスタ１８０、１９０のうち、第２リセットトランジスタ１９０の第１段は第２駆動ノードＱＢＮと連結され、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第２リセットトランジスタ１９０の第２段に提供できる。例えば、第２リセットトランジスタ１９０はセット信号（ＳＥＴ）に基づいてターン−オンできる。セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、第２リセットトランジスタ１９０はターン−オンされ、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第２駆動ノードＱＢＮに提供できる。
【００４０】
バッファ回路３００ａは複数のバッファトランジスタ３１０、３２０を含む。バッファ回路３００ａは第１駆動信号（Ｑ）及び第２駆動信号（ＱＢ）に基づいてスキャン出力信号（Ｓ［Ｎ］）を提供する。例えば、バッファトランジスタは第１バッファトランジスタ３１０及び第２バッファトランジスタ３２０を含むことができる。
【００４１】
第１駆動ノードＱＮに提供される第１駆動信号（Ｑ）がロジックハイレバル（Ｈ）であり、第２駆動ノードＱＢＮに提供される第２駆動信号（ＱＢ）が第１ロジックローレベル（ＶＧＬ）の場合、第１バッファトランジスタ３１０はターン−オンされることができ、第２バッファトランジスタ３２０はターン−オフできる。第１バッファトランジスタ３１０がターン−オンされ、第２バッファトランジスタ３２０がターン−オフされる場合、複数のクロック信号のうち、第３クロック信号（ＣＬＫ３）がスキャン出力信号（Ｓ［Ｎ］）として提供できる。例えば、第２ロジックローレベル（ＶＧＬ′）は第１ロジックローレベル（ＶＧＬ）より小さいことがあり、第３ロジックローレベル（ＶＧＬ″）は第２ロジックローレベル（ＶＧＬ′）より小さいことがある。
【００４２】
また、第１駆動ノードＱＮに提供される第１駆動信号（Ｑ）が第１ロジックローレベル（ＶＧＬ）であり、第２駆動ノードＱＢＮに提供される第２駆動信号（ＱＢ）がロジックハイレバル（Ｈ）の場合、第１バッファトランジスタ３１０はターン−オフされることができ、第２バッファトランジスタ３２０はターン−オンできる。第１バッファトランジスタ３１０がターン−オフされ、第２バッファトランジスタ３２０がターン−オンされる場合、複数のクロック信号のうち、グローバルクロック信号（ＧＣＫ）がスキャン出力信号（Ｓ［Ｎ］）として提供できる。
【００４３】
実施形態において、複数の駆動トランジスタ１１０乃至１７０及び複数のバッファトランジスタ３１０、３２０の各々に該当するフローティングゲートトランジスタ１１０は、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧを含むことができる。
【００４４】
実施形態において、複数の駆動トランジスタ１１０乃至１７０及び複数のバッファトランジスタ３１０、３２０の各々に該当するフローティングボディトランジスタ１２０は、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングボディＦＢを含むことができる。
【００４５】
図２及び３で後述するように、スキャンラインドライバの動作時間が増加するにつれて、スキャンラインドライバに含まれるＮＭＯＳトランジスタ２００のしきい電圧が負の方向に移動できる。ＮＭＯＳトランジスタ２００のしきい電圧が負の方向に移動される場合、ＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧が提供されても、ＮＭＯＳトランジスタ２００はターン−オンできる。ＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧が提供される場合、ＮＭＯＳトランジスタ２００がターン−オンされることを防止するために本発明に従うフローティングゲートトランジスタ１１０（または、フローティングボディゲートトランジスタ１２０は第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含むことができる。
【００４６】
本発明の実施形態に係るスキャンラインドライバ１０ａは、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含む駆動トランジスタ１１０乃至１７０、及びバッファトランジスタ３１０、３２０を提供することによって性能を高めることができる。
【００４７】
図２は一般的なＮＭＯＳトランジスタを示す図であり、図３は図２の一般的なＮＭＯＳトランジスタのしきい電圧変動を説明するための図である。
【００４８】
図２及び３を参照すると、ＮＭＯＳトランジスタ２００のゲートＧとソースＳとの間の電圧（ＶＧＳ）が増加するにつれて、ＮＭＯＳトランジスタ２００のソースＳとドレインＤとの間の電流ＩＤは増加することができる。第１時間（ＴＡ）で、ＮＭＯＳトランジスタ２００のしきい電圧は第１しきい電圧（ＶＴＨ１）でありうる。第１時間（ＴＡ）の以後、第２時間（ＴＢ）でＮＭＯＳトランジスタ２００のしきい電圧は第２しきい電圧（ＶＴＨ２）でありうる。第２しきい電圧（ＶＴＨ２）は第１しきい電圧（ＶＴＨ１）より小さいことがある。スキャンラインドライバの動作時間が増加するにつれて、スキャンラインドライバに含まれるＮＭＯＳトランジスタ２００のしきい電圧が負の方向に移動できる。
【００４９】
例えば、第１時間（ＴＡ）でＮＭＯＳトランジスタ２００のしきい電圧に該当する第１しきい電圧（ＶＴＨ１）は０．５Ｖで、第２時間（ＴＢ）でＮＭＯＳトランジスタ２００のしきい電圧に該当する第２しきい電圧（ＶＴＨ２）は０Ｖでありうる。また、第１ロジックローレベル（ＶＧＬ）に相応する電圧は０Ｖでありうる。第１時間（ＴＡ）にＮＭＯＳトランジスタ２００をターン−オフさせるためにＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが提供できる。第１時間（ＴＡ）にＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが提供される場合、ＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが第１時間（ＴＡ）にＮＭＯＳトランジスタ２００のしきい電圧に該当する０．５Ｖより小さいため、ＮＭＯＳトランジスタ２００はターン−オフできる。
【００５０】
一方、第２時間（ＴＢ）にＮＭＯＳトランジスタ２００をターン−オフさせるためにＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが提供できる。第２時間（ＴＢ）にＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが提供される場合、ＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖは第２時間（ＴＢ）にＮＭＯＳトランジスタ２００のしきい電圧に該当する０Ｖと同一であるので、ＮＭＯＳトランジスタ２００はターン−オンできる。
【００５１】
第２時間（ＴＢ）にＮＭＯＳトランジスタ２００をターン−オフさせるためにＮＭＯＳトランジスタ２００のゲートに第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが提供されるにもかかわらず、ＮＭＯＳトランジスタ２００はターン−オンできる。この場合、ＮＭＯＳトランジスタ２００を含むスキャンラインドライバは誤動作することがある。スキャンラインドライバの誤動作を防止するために、本発明に従うフローティングゲートトランジスタ１１０（または、フローティングボディトランジスタ１２０）は第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含むことができる。
【００５２】
図４は、図１のスキャンラインドライバに含まれるフローティングゲートトランジスタを示す回路図である。
【００５３】
図４を参照すると、フローティングゲートトランジスタ１１０は、ゲートキャパシタＣＦＧ、フローティングゲートＦＧ、及び伝達トランジスタ１１１を含むことができる。フローティングゲートトランジスタ１１０に含まれるゲートキャパシタＣＦＧはフローティングゲートトランジスタ１１０のゲートＧ及びフローティングゲートＦＧを連結することができる。即ち、ゲートキャパシタＣＦＧはフローティングゲートトランジスタ１１０のゲートＧ及びフローティングゲートＦＧの間に配置できる。
【００５４】
例示的な実施形態において、フローティングゲートＦＧは伝達トランジスタ１１１の第１段と連結され、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１の第２段に提供できる。例えば、伝達トランジスタ１１１の第１段は伝達トランジスタ１１１のドレインＤ１で、伝達トランジスタ１１１の第２段は伝達トランジスタ１１１のソースＳ１でありうる。第２ロジックローレベル（ＶＧＬ′）は第１ロジックローレベル（ＶＧＬ）より小さいことがある。フローティングゲートＦＧは伝達トランジスタ１１１のドレインＤ１と連結され、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１のソースＳ１に提供できる。
【００５５】
例示的な実施形態において、伝達トランジスタ１１１はセット信号（ＳＥＴ）に基づいてターン−オンできる。セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧はフローティングゲートＦＧに提供できる。
【００５６】
例えば、第１時間（ＴＡ）で、フローティングゲートトランジスタ１１０のしきい電圧は第１しきい電圧（ＶＴＨ１）でありうる。第１時間（ＴＡ）の以後、第２時間（ＴＢ）でフローティングゲートトランジスタ１１０のしきい電圧は第２しきい電圧（ＶＴＨ２）でありうる。第１時間（ＴＡ）でフローティングゲートトランジスタ１１０のしきい電圧に該当する第１しきい電圧（ＶＴＨ１）は０．５Ｖで、第２時間（ＴＢ）でフローティングゲートトランジスタ１１０のしきい電圧に該当する第２しきい電圧（ＶＴＨ２）は０Ｖでありうる。また、ロジックハイレバル（Ｈ）に相応する電圧は１Ｖで、第１ロジックローレベル（ＶＧＬ）に相応する電圧は０Ｖで、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は−１Ｖでありうる。
【００５７】
第１時間（ＴＡ）でセット信号（ＳＥＴ）が１Ｖの場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧である−１ＶはフローティングゲートＦＧに提供できる。フローティングゲートトランジスタ１１０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖで、フローティングゲートＦＧの電圧が−１Ｖの場合、フローティングゲートＦＧの電圧に該当する−１Ｖは第１しきい電圧（ＶＴＨ１）に該当する０．５Ｖより小さいので、フローティングゲートトランジスタ１１０はターン−オフできる。
【００５８】
また、第２時間（ＴＢ）でセット信号（ＳＥＴ）が１Ｖの場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧である−１ＶはフローティングゲートＦＧに提供できる。フローティングゲートトランジスタ１１０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖで、フローティングゲートＦＧの電圧が−１Ｖの場合、フローティングゲートＦＧの電圧に該当する−１Ｖは第２しきい電圧（ＶＴＨ２）に該当する０Ｖより小さいので、フローティングゲートトランジスタ１１０はターン−オフできる。
【００５９】
一方、図２及び３で説明したように、第１時間（ＴＡ）でＮＭＯＳトランジスタ２００のゲートに提供される第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖが第１時間（ＴＡ）にＮＭＯＳトランジスタ２００のしきい電圧に該当する０．５Ｖより小さいので、ＮＭＯＳトランジスタ２００はターン−オフできる。しかしながら、第２時間（ＴＢ）ではＮＭＯＳトランジスタ２００のゲートに提供される第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖは第２時間（ＴＢ）にＮＭＯＳトランジスタ２００のしきい電圧に該当する０Ｖと同一であるので、ＮＭＯＳトランジスタ２００はターン−オンできる。この場合、ＮＭＯＳトランジスタ２００を含むスキャンラインドライバは誤動作することがある。スキャンラインドライバの誤動作を防止するために、本発明に係るフローティングゲートトランジスタ１１０は、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧを含むことができる。
【００６０】
例示的な実施形態において、フローティングゲートＦＧの電圧が第２ロジックローレベル（ＶＧＬ′）に相応する電圧で、フローティングゲートトランジスタ１１０のゲートＧの電圧は第１ロジックローレベル（ＶＧＬ）に相応する電圧の場合、フローティングゲートトランジスタ１１０はターン−オフできる。
【００６１】
例示的な実施形態において、セット信号（ＳＥＴ）が第１ロジックローレベル（ＶＧＬ）及び第２ロジックローレベル（ＶＧＬ′）と相異する第３ロジックローレベル（ＶＧＬ″）の場合、伝達トランジスタ１１１はターン−オフできる。第３ロジックローレベル（ＶＧＬ″）は第２ロジックローレベル（ＶＧＬ′）より小さいことがある。
【００６２】
例えば、第１ロジックローレベル（ＶＧＬ）に相応する電圧は０Ｖで、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は−１Ｖで、第３ロジックローレベル（ＶＧＬ″）に相応する電圧は−２Ｖでありうる。セット信号（ＳＥＴ）の電圧は−２Ｖで、伝達トランジスタ１１１のソースＳ１の電圧は−１Ｖでありうる。この場合、伝達トランジスタ１１１のゲートＧ１の電圧は伝達トランジスタ１１１のソースＳ１の電圧より小さいことがある。伝達トランジスタ１１１のゲートＧ１の電圧が伝達トランジスタ１１１のソースＳ１の電圧より小さい場合、伝達トランジスタ１１１はターン−オフできる。伝達トランジスタ１１１をターン−オフさせるためにセット信号（ＳＥＴ）の電圧は伝達トランジスタ１１１のソースＳ１の電圧に該当する−１Ｖより小さいことがある。
【００６３】
図５は、図４のフローティングゲートトランジスタを示す断面図である。
【００６４】
図４及び５を参照すると、フローティングゲートトランジスタ１１０は、ゲートキャパシタＣＦＧ、フローティングゲートＦＧ、及び伝達トランジスタ１１１を含むことができる。基板１４１の上にアクティブ領域が配置できる。アクティブ領域は第１アクティブ領域（ＡＣＴＩＶＥ１）及び第２アクティブ領域（ＡＣＴＩＶＥ２）を含むことができる。第１アクティブ領域（ＡＣＴＩＶＥ１）及び第２アクティブ領域（ＡＣＴＩＶＥ２）の上に第１絶縁層１４２が配置できる。第１絶縁層１４２の上に伝達トランジスタ１１１のゲートＧ１及びフローティングゲートＦＧが配置できる。フローティングゲートＦＧの上に第２絶縁層１４３が配置され、第２絶縁層１４３の上にフローティングゲートトランジスタ１１０のゲートＧが配置できる。
【００６５】
伝達トランジスタ１１１のゲートＧ１にロジックハイレバル（Ｈ）に相応する電圧が印加される場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１のソースＳ１から第１アクティブ領域（ＡＣＴＩＶＥ１）を通じて伝達トランジスタ１１１のドレインＤ１に伝達できる。伝達トランジスタ１１１のドレインＤ１はフローティングゲートＦＧと連結できる。第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達トランジスタ１１１のソースＳ１から第１アクティブ領域（ＡＣＴＩＶＥ１）を通じて伝達トランジスタ１１１のドレインＤ１に伝達される場合、フローティングゲートＦＧの電圧は第２ロジックローレベル（ＶＧＬ′）に相応する電圧でありうる。フローティングゲートＦＧの電圧が第２ロジックローレベル（ＶＧＬ′）に相応する電圧で、フローティングゲートトランジスタ１１０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧の場合、フローティングゲートトランジスタ１１０はターン−オフできる。
【００６６】
本発明の実施形態に係るスキャンラインドライバ１０ａは、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧを含む駆動トランジスタ１１０乃至１７０、及びバッファトランジスタ３１０、３２０を提供することによって性能を高めることができる。
【００６７】
図６は、図１のスキャンラインドライバの動作区間を示すタイミング図である。
【００６８】
図１、図４、及び図６を参照すると、スキャンラインドライバ１０ａの動作区間は、セット区間（ＳＩ）、リセット区間（ＲＳＩ）、順次駆動区間（ＳＯＩ）、及び同時駆動区間（ＳＭＯＩ）を含むことができる。
【００６９】
スキャンラインドライバ１０ａの動作区間のうち、セット区間（ＳＩ）の間、セット信号（ＳＥＴ）はロジックハイレバル（Ｈ）で、複数のクロック信号は第１ロジックローレベル（ＶＧＬ）でありうる。
【００７０】
セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、第１リセットトランジスタ１８０はターン−オンできる。第１リセットトランジスタ１８０がターン−オンされる場合、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第１駆動ノードＱＮに提供できる。この場合、第１駆動信号（Ｑ）は第１ロジックローレベル（ＶＧＬ）でありうる。第１ロジックローレベル（ＶＧＬ）は図６のタイミング図に表示されるロジックローレベル（Ｌ）でありうる。
【００７１】
また、セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、第２リセットトランジスタ１９０はターン−オンできる。第２リセットトランジスタ１９０がターン−オンされる場合、第１ロジックローレベル（ＶＧＬ）に相応する電圧は第２駆動ノードＱＢＮに提供できる。この場合、第２駆動信号（ＱＢ）は第１ロジックローレベル（ＶＧＬ）でありうる。
【００７２】
また、フローティングゲートトランジスタ１１０に含まれる伝達トランジスタ１１１はセット信号（ＳＥＴ）に基づいてターン−オンできる。セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧はフローティングゲートＦＧに提供できる。この場合、フローティングゲートトランジスタ１１０のしきい電圧が負の方向に変動しても、フローティングゲートＦＧの電圧が第２ロジックローレベル（ＶＧＬ′）に相応する電圧で、フローティングゲートトランジスタ１１０のゲートＧの電圧は第１ロジックローレベル（ＶＧＬ）に相応する電圧の場合、フローティングゲートトランジスタ１１０はターン−オフできる。
【００７３】
本発明の実施形態に係るスキャンラインドライバ１０ａは、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧを含む駆動トランジスタ１１０乃至１７０、及びバッファトランジスタを提供することによって性能を高めることができる。
【００７４】
スキャンラインドライバ１０ａの動作区間のうち、リセット区間（ＲＳＩ）の間、セット信号（ＳＥＴ）は第２ロジックローレベル（ＶＧＬ′）より小さい第３ロジックローレベル（ＶＧＬ″）で、複数のクロック信号はロジックハイレバル（Ｈ）でありうる。
【００７５】
例えば、複数のクロック信号は第１クロック信号（ＣＬＫ１）、第２クロック信号（ＣＬＫ２）、及び第３クロック信号（ＣＬＫ３）を含むことができる。リセット区間（ＲＳＩ）の間、第１クロック信号（ＣＬＫ１）がロジックハイレバル（Ｈ）で、第２クロック信号（ＣＬＫ２）がロジックハイレバル（Ｈ）で、第３クロック信号（ＣＬＫ３）がロジックハイレバル（Ｈ）でありうる。第１クロック信号（ＣＬＫ１）がロジックハイレバル（Ｈ）の場合、第５駆動トランジスタ１５０はターン−オンできる。第５駆動トランジスタ１５０がターン−オンされる場合、第２駆動ノードＱＢＮには第１クロック信号（ＣＬＫ１）が提供できる。この場合、第２駆動ノードＱＢＮに提供される第１クロック信号（ＣＬＫ１）はロジックハイレバル（Ｈ）でありうる。第２駆動ノードＱＢＮに提供される第１クロック信号（ＣＬＫ１）がロジックハイレバル（Ｈ）の場合、第２駆動信号（ＱＢ）はロジックハイレバル（Ｈ）でありうる。
【００７６】
また、第２クロック信号（ＣＬＫ２）がロジックハイレバル（Ｈ）の場合、第１駆動トランジスタ１１０はターン−オンできる。第１駆動トランジスタ１１０がターン−オンされる場合、第１駆動ノードＱＮにスキャン入力信号（Ｓ［Ｎ−１］）が提供できる。この場合、第１駆動ノードＱＮに提供されるスキャン入力信号（Ｓ［Ｎ−１］）は第１ロジックローレベル（ＶＧＬ）でありうる。第１駆動ノードＱＮに提供されるスキャン入力信号（Ｓ［Ｎ−１］）が第１ロジックローレベル（ＶＧＬ）の場合、第１駆動信号（Ｑ）は第１ロジックローレベル（ＶＧＬ）でありうる。
【００７７】
スキャンラインドライバ１０ａの動作区間のうち、セット区間（ＳＩ）及びリセット区間（ＲＳＩ）はスキャンラインドライバ１０ａを初期化する区間でありうる。セット区間（ＳＩ）及びリセット区間（ＲＳＩ）は毎フレーム毎に遂行できる。
【００７８】
スキャンラインドライバ１０ａの動作区間のうち、順次駆動区間（ＳＯＩ）は第１乃至６区間（Ｔ１からＴ６）を含むことができる。第１区間（Ｔ１）の間、第１クロック信号（ＣＬＫ１）はロジックハイレバル（Ｈ）で、スキャン入力信号（Ｓ［Ｎ−１］）、第２クロック信号（ＣＬＫ２）、及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）は第１ロジックローレベル（ＶＧＬ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）はロジックハイレバル（Ｈ）で、スキャン出力信号（Ｓ［Ｎ］）は第１ロジックローレベル（ＶＧＬ）でありうる。
【００７９】
第２区間（Ｔ２）の間、スキャン入力信号（Ｓ［Ｎ−１］）、第１クロック信号（ＣＬＫ１）、及び第２クロック信号（ＣＬＫ２）はロジックハイレバル（Ｈ）で、第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）はロジックハイレバル（Ｈ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）はロジックハイレバル（Ｈ）で、スキャン出力信号（Ｓ［Ｎ］）はロジックローレベルでありうる。
【００８０】
第３区間（Ｔ３）の間、スキャン入力信号（Ｓ［Ｎ−１］）、第２クロック信号（ＣＬＫ２）、及び第３クロック信号（ＣＬＫ３）はロジックハイレバル（Ｈ）で、第１クロック信号（ＣＬＫ１）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）はロジックハイレバル（Ｈ）より高いブースティングレベル（２Ｈ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）は第１ロジックローレベル（ＶＧＬ）で、スキャン出力信号（Ｓ［Ｎ］）はロジックハイレバル（Ｈ）でありうる。第３区間（Ｔ３）の間、第１バッファトランジスタ３１０がターン−オンされれば第３クロック信号（ＣＬＫ３）がバッファ回路３００ａの出力により伝達できる。この場合、フル−アップキャパシタＣＰＵにより第１駆動ノードＱＮの第１駆動信号（Ｑ）はロジックハイレバル（Ｈ）より高いブースティングレベル（２Ｈ）にブースティングできる。
【００８１】
第４区間（Ｔ４）の間、第３クロック信号（ＣＬＫ３）はロジックハイレバル（Ｈ）で、スキャン入力信号（Ｓ［Ｎ−１］）、第１クロック信号（ＣＬＫ１）、及び第２クロック信号（ＣＬＫ２）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）はロジックハイレバル（Ｈ）より高いブースティングレベル（２Ｈ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）は第１ロジックローレベル（ＶＧＬ）で、スキャン出力信号（Ｓ［Ｎ］）はロジックハイレバル（Ｈ）でありうる。
【００８２】
第５区間（Ｔ５）の間、第１クロック信号（ＣＬＫ１）はロジックハイレバル（Ｈ）で、スキャン入力信号（Ｓ［Ｎ−１］）、第２クロック信号（ＣＬＫ２）、及び第３クロック信号（ＣＬＫ３）は、第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）はロジックハイレバル（Ｈ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）はロジックハイレバル（Ｈ）で、スキャン出力信号（Ｓ［Ｎ］）は第１ロジックローレベル（ＶＧＬ）でありうる。
【００８３】
第６区間（Ｔ６）の間、第１クロック信号（ＣＬＫ１）及び第２クロック信号（ＣＬＫ２）はロジックハイレバル（Ｈ）で、スキャン入力信号（Ｓ［Ｎ−１］）及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、第１駆動ノードＱＮの第１駆動信号（Ｑ）は第１ロジックローレベル（ＶＧＬ）で、第２駆動ノードＱＢＮの第２駆動信号（ＱＢ）はロジックハイレバル（Ｈ）で、スキャン出力信号（Ｓ［Ｎ］）は第１ロジックローレベル（ＶＧＬ）でありうる。
【００８４】
スキャンラインドライバ１０ａの動作区間のうち、同時駆動区間（ＳＭＯＩ）の間、第１クロック信号（ＣＬＫ１）、第２クロック信号（ＣＬＫ２）、及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）で、スキャン入力信号（Ｓ［Ｎ−１］）及びグローバルクロック信号（ＧＣＫ）はロジックハイレバル（Ｈ）でありうる。この場合、スキャン出力信号（Ｓ［Ｎ］）はロジックハイレバル（Ｈ）でありうる。
【００８５】
図７は、図１のスキャンラインドライバに含まれるフローティングボディトランジスタを示す回路図である。
【００８６】
図７を参照すると、フローティングボディトランジスタ１２０は、ボディキャパシタＣＦＢ、フローティングボディＦＢ、及び伝達トランジスタ１１１を含むことができる。フローティングボディトランジスタ１２０に含まれるボディキャパシタＣＦＢは、フローティングボディトランジスタ１２０のゲートＧ及びフローティングボディＦＢを連結することができる。即ち、ボディキャパシタＣＦＢはフローティングボディトランジスタ１２０のゲートＧ及びフローティングボディＦＢの間に配置できる。
【００８７】
例示的な実施形態において、フローティングボディＦＢは伝達トランジスタ１１１の第１段と連結され、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１の第２段に提供できる。例えば、伝達トランジスタ１１１の第１段は伝達トランジスタ１１１のドレインＤ１で、伝達トランジスタ１１１の第２段は伝達トランジスタ１１１のソースＳ１でありうる。第２ロジックローレベル（ＶＧＬ′）は第１ロジックローレベル（ＶＧＬ）より小さいことがある。フローティングボディＦＢは伝達トランジスタ１１１のドレインＤ１と連結され、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１のソースＳ１に提供できる。
【００８８】
例示的な実施形態において、伝達トランジスタ１１１はセット信号（ＳＥＴ）に基づいてターン−オンできる。セット信号（ＳＥＴ）がロジックハイレバル（Ｈ）の場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧はフローティングボディＦＢに提供できる。
【００８９】
例えば、第１時間（ＴＡ）で、フローティングボディトランジスタ１２０のしきい電圧は第１しきい電圧（ＶＴＨ１）でありうる。第１時間（ＴＡ）の以後、第２時間（ＴＢ）でフローティングボディトランジスタ１２０のしきい電圧は第２しきい電圧（ＶＴＨ２）でありうる。第１時間（ＴＡ）でフローティングボディトランジスタ１２０のしきい電圧に該当する第１しきい電圧（ＶＴＨ１）は０．５Ｖで、第２時間（ＴＢ）でフローティングボディトランジスタ１２０のしきい電圧に該当する第２しきい電圧（ＶＴＨ２）は０Ｖでありうる。また、ロジックハイレバル（Ｈ）に相応する電圧は１Ｖで、第１ロジックローレベル（ＶＧＬ）に相応する電圧は０Ｖで、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は−１Ｖでありうる。
【００９０】
第１時間（ＴＡ）でセット信号（ＳＥＴ）が１Ｖの場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧である−１ＶはフローティングボディＦＢに提供できる。フローティングボディトランジスタ１２０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖで、フローティングボディＦＢの電圧が−１Ｖの場合、フローティングボディＦＢの電圧に該当する−１Ｖは第１しきい電圧（ＶＴＨ１）に該当する０．５Ｖより小さいので、フローティングボディトランジスタ１２０はターン−オフできる。
【００９１】
また、第２時間（ＴＢ）でセット信号（ＳＥＴ）が１Ｖの場合、伝達トランジスタ１１１はターン−オンできる。伝達トランジスタ１１１がターン−オンされる場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧である−１ＶはフローティングボディＦＢに提供できる。フローティングボディトランジスタ１２０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧である０Ｖで、フローティングボディＦＢの電圧が−１Ｖの場合、フローティングボディＦＢの電圧に該当する−１Ｖは第２しきい電圧（ＶＴＨ２）に該当する０Ｖより小さいので、フローティングボディトランジスタ１２０はターン−オフできる。
【００９２】
例示的な実施形態において、フローティングボディＦＢの電圧が第２ロジックローレベル（ＶＧＬ′）に相応する電圧で、フローティングボディトランジスタ１２０のゲートＧの電圧は第１ロジックローレベル（ＶＧＬ）に相応する電圧の場合、フローティングボディトランジスタ１２０はターン−オフできる。
【００９３】
伝達トランジスタ１１１の動作は図４を参照して説明した伝達トランジスタ１１１の動作と実質的に同一でありうる。したがって、重複する説明は省略する。
【００９４】
図８は、図７のフローティングボディトランジスタを示す断面図である。
【００９５】
図７及び８を参照すると、フローティングボディトランジスタ１２０は、ボディキャパシタＣＦＢ、フローティングボディＦＢ、及び伝達トランジスタ１１１を含むことができる。基板１４１の上にフローティングボディＦＢが配置できる。フローティングボディＦＢの上に第１絶縁層１４２が配置できる。第１絶縁層１４２の上にアクティブ領域が配置できる。アクティブ領域は第１アクティブ領域（ＡＣＴＩＶＥ１）、第２アクティブ領域（ＡＣＴＩＶＥ２）、及び第３アクティブ領域（ＡＣＴＩＶＥ３）を含むことができる。第１アクティブ領域（ＡＣＴＩＶＥ１）及び第２アクティブ領域（ＡＣＴＩＶＥ２）の上に第２絶縁層１４３が配置できる。第２絶縁層１４３の上に伝達トランジスタ１１１のゲートＧ１及びフローティングボディトランジスタ１２０のゲートＧが配置できる。
【００９６】
伝達トランジスタ１１１のゲートＧ１にロジックハイレバル（Ｈ）に相応する電圧が印加される場合、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１のソースＳ１から第１アクティブ領域（ＡＣＴＩＶＥ１）を通じて伝達トランジスタ１１１のドレインＤ１に伝達できる。伝達トランジスタ１１１のドレインＤ１はフローティングボディＦＢと連結できる。第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達トランジスタ１１１のソースＳ１から第１アクティブ領域（ＡＣＴＩＶＥ１）を通じて伝達トランジスタ１１１のドレインＤ１に伝達される場合、フローティングボディＦＢの電圧は第２ロジックローレベル（ＶＧＬ′）に相応する電圧でありうる。フローティングボディＦＢの電圧が第２ロジックローレベル（ＶＧＬ′）に相応する電圧で、フローティングボディトランジスタ１２０のゲートＧの電圧が第１ロジックローレベル（ＶＧＬ）に相応する電圧の場合、フローティングボディトランジスタ１２０はターン−オフできる。
【００９７】
本発明の実施形態に係るスキャンラインドライバ１０ａは、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングボディＦＢを含む駆動トランジスタ１１０乃至１７０、及びバッファトランジスタ３１０、３２０を提供することによって性能を高めることができる。
【００９８】
図９は本発明の一実施形態に係るスキャンラインドライバを示す回路図であり、図１０は図９のスキャンラインドライバの動作区間を示すタイミング図である。
【００９９】
図９及び１０を参照すると、スキャンラインドライバ１０ｂは、駆動回路１００ｂ及びバッファ回路３００ｂを含む。駆動回路１００ｂは複数の駆動トランジスタ１１０乃至１５０、及び複数のリセットトランジスタ１８０、１９０を含む。例えば、複数の駆動トランジスタは第１乃至５駆動トランジスタ１１０乃至１５０を含むことができ、複数のリセットトランジスタ１８０、１９０は第１リセットトランジスタ１８０及び第２リセットトランジスタ１９０を含むことができる。
【０１００】
駆動回路１００ｂはスキャン入力信号（Ｓ［Ｎ−１］）及び複数のクロック信号に基づいて第１駆動ノードＱＮに第１駆動信号（Ｑ）を提供し、第２駆動ノードＱＢＮに第２駆動信号（ＱＢ）を提供する。バッファ回路３００ｂは複数のバッファトランジスタ３１０、３２０を含む。バッファ回路３００ｂは第１駆動信号（Ｑ）及び第２駆動信号（ＱＢ）に基づいてスキャン出力信号（Ｓ［Ｎ］）を提供する。例えば、バッファトランジスタは第１バッファトランジスタ３１０及び第２バッファトランジスタ３２０を含むことができる。
【０１０１】
スキャンラインドライバ１０ｂの動作区間は、セット区間（ＳＩ）、リセット区間（ＲＳＩ）、順次駆動区間（ＳＯＩ）、及び同時駆動区間（ＳＭＯＩ）を含むことができる。
【０１０２】
スキャンラインドライバ１０ｂの動作区間のうち、セット区間（ＳＩ）、リセット区間（ＲＳＩ）、及び同時駆動区間（ＳＭＯＩ）の間、スキャンラインドライバ１０ｂは図６で説明したものと類似するように動作できる。
【０１０３】
スキャンラインドライバ１０ｂの動作区間のうち、順次駆動区間（ＳＯＩ）の間、複数のクロック信号のうちの第１クロック信号（ＣＬＫ１）がロジックハイレバル（Ｈ）の場合、複数のクロック信号のうちの第２クロック信号（ＣＬＫ２）及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。
【０１０４】
例えば、順次駆動区間（ＳＯＩ）は第１乃至６区間Ｔ１からＴ６を含むことができる。第１区間Ｔ１の間、第１クロック信号（ＣＬＫ１）はロジックハイレバル（Ｈ）で、第２クロック信号（ＣＬＫ２）及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。また、第２区間Ｔ２の間、第２クロック信号（ＣＬＫ２）はロジックハイレバル（Ｈ）で、第１クロック信号（ＣＬＫ１）及び第３クロック信号（ＣＬＫ３）は第１ロジックローレベル（ＶＧＬ）でありうる。また、第３区間（Ｔ３）の間、第３クロック信号（ＣＬＫ３）はロジックハイレバル（Ｈ）で、第１クロック信号及び第２クロック信号（ＣＬＫ２）は第１ロジックローレベル（ＶＧＬ）でありうる。この場合、順次駆動区間（ＳＯＩ）の間、複数のクロック信号のうち、２つのクロック信号が同時にロジックハイレバル（Ｈ）の場合は発生しない。
【０１０５】
図１１は、本発明の実施形態に係るディスプレイ装置を示すブロック図である。
【０１０６】
図１及び１１を参照すると、ディスプレイ装置２０は、複数のスキャンラインドライバ２１及びピクセルアレイ２２を含む。例えば、複数のスキャンラインドライバ２１は第１乃至Ｎスキャンラインドライバ１１、１２、１３を含む。複数のスキャンラインドライバ２１は複数のクロック信号及びスキャン入力信号（Ｓ［Ｎ−１］）に基づいてスキャン出力信号（Ｓ［Ｎ］）を相応するスキャンラインに提供する。スキャン開始パルス（Ｓ［０］）はスキャンラインドライバ２１に含まれる第１スキャンラインドライバ１１に提供できる。ピクセルアレイ２２はスキャン出力信号（Ｓ［Ｎ］）に基づいて駆動する。
【０１０７】
複数のスキャンラインドライバ２１の各々は、駆動回路１００ａ及びバッファ回路３００ａを含む。駆動回路１００ａは複数の駆動トランジスタ１１０乃至１７０及び複数のリセットトランジスタ１８０、１９０を含み、スキャン入力信号（Ｓ［Ｎ−１］）及び複数のクロック信号に基づいて第１駆動ノードＱＮに第１駆動信号（Ｑ）を提供し、第２駆動ノードＱＢＮに第２駆動信号（ＱＢ）を提供する。バッファ回路３００ａは複数のバッファトランジスタ３１０、３２０を含み、第１駆動信号（Ｑ）及び第２駆動信号（ＱＢ）に基づいてスキャン出力信号（Ｓ［Ｎ］）を提供する。複数の駆動トランジスタ１１０乃至１７０及び複数のバッファトランジスタ３１０、３２０の各々に該当するフローティングゲートトランジスタ１１０（または、フローティングボディトランジスタ１２０）は、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含む。
【０１０８】
フローティングゲートＦＧ（または、フローティングボディＦＢ）は伝達トランジスタ１１１の第１段と連結され、第２ロジックローレベル（ＶＧＬ′）に相応する電圧は伝達トランジスタ１１１の第２段に提供され、伝達トランジスタ１１１はセット信号（ＳＥＴ）に基づいてターン−オンできる。
【０１０９】
本発明の実施形態に係るスキャンラインドライバ１０ａは、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含む駆動トランジスタ１１０乃至１７０、及びバッファトランジスタ３１０、３２０を提供することによって性能を高めることができる。
【０１１０】
図１２は、本発明の実施形態に係るディスプレイ装置を示すブロック図である。
【０１１１】
図１及び１２を参照すると、ディスプレイ装置３０は、クロック信号提供器３１、複数のスキャンラインドライバ２１、及びピクセルアレイ２２を含む。クロック信号提供器３１は複数のクロック信号（ＣＬＫＳ、ＧＣＫ）を提供する。複数のスキャンラインドライバ２１は、複数のクロック信号及びスキャン入力信号（Ｓ［Ｎ−１］）に基づいてスキャン出力信号（Ｓ［Ｎ］）を相応するスキャンラインに提供する。スキャン開始パルス（Ｓ［０］）はスキャンラインドライバ２１に提供できる。ピクセルアレイ２２は、スキャン出力信号（Ｓ［Ｎ］）に基づいて駆動することができる。複数のスキャンラインドライバ２１の各々は駆動回路１００ａ及びバッファ回路３００ａを含む。駆動回路１００ａは、複数の駆動トランジスタ１１０乃至１７０及び複数のリセットトランジスタ１８０、１９０を含み、スキャン入力信号（Ｓ［Ｎ−１］）及び複数のクロック信号に基づいて第１駆動ノードＱＮに第１駆動信号（Ｑ）を提供し、第２駆動ノードＱＢＮに第２駆動信号（ＱＢ）を提供する。バッファ回路３００ａは、複数のバッファトランジスタを含み、第１駆動信号（Ｑ）及び第２駆動信号（ＱＢ）に基づいてスキャン出力信号（Ｓ［Ｎ］）を提供する。複数の駆動トランジスタ１１０乃至１７０及び複数のバッファトランジスタ３１０、３２０の各々に該当するフローティングゲートトランジスタ１１０（または、フローティングボディトランジスタ１２０）は、第１ロジックローレベル（ＶＧＬ）より小さい第２ロジックローレベル（ＶＧＬ′）に相応する電圧が伝達されるフローティングゲートＦＧ（または、フローティングボディＦＢ）を含む。
【０１１２】
図１３は、本発明の実施形態に係るディスプレイ装置をコンピューティングシステムに応用した例を示すブロック図である。
【０１１３】
図１３を参照すると、コンピューティングシステム７００は、プロセッサ７１０、メモリ装置７２０、格納装置７３０、入出力装置７４０、パワーサプライ７５０、及びディスプレイ装置７６０を含むことができる。コンピューティングシステム７００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するか、または他のシステムと通信できるさまざまなポート（port）をさらに含むことができる。
【０１１４】
プロセッサ７１０は特定計算またはタスク（task）を遂行することができる。実施形態に従って、プロセッサ７１０はマイクロプロセッサ（microprocessor）、中央処理装置（ＣＰＵ）などでありうる。プロセッサ７１０は、アドレスバス（address bus）、制御バス（control bus）、及びデータバス（data bus）などを通じて他の構成要素に連結できる。実施形態に従って、プロセッサ７１０は周辺構成要素相互連結（Peripheral Component Interconnect；ＰＣＩ）バスのような拡張バスにも連結できる。
【０１１５】
メモリ装置７２０はコンピューティングシステム７００の動作に必要なデータを格納することができる。例えば、メモリ装置７２０はＥＰＲＯＭ（Erasable Programmable Read-Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、フラッシュメモリ（Flash Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、ＲＲＡＭ（登録商標）（Resistance Random Access Memory）、ＮＦＧＭ（Nano Floating Gate Memory）、ＰｏＲＡＭ（Polymer Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＦＲＡＭ（登録商標）（Ferroelectric Random Access Memory）などの不揮発性メモリ装置及び／又はＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、モバイルＤＲＡＭなどの揮発性メモリ装置を含むことができる。
【０１１６】
格納装置７３０はソリッドステートドライブ（Solid State Drive；ＳＳＤ）、ハードディスクドライブ（Hard Disk Drive；ＨＤＤ）、ＣＤ−ＲＯＭなどを含むことができる。入出力装置７４０は、キーボード、キーパッド、タッチパッド、タッチスクリーン、マウスなどの入力手段、及びスピーカー、プリンタなどの出力手段を含むことができる。パワーサプライ７５０は、コンピューティングシステム７００の動作に必要なパワーを供給することができる。ディスプレイ装置７６０は、前記バスまたは他の通信リンクを通じて他の構成要素に連結できる。
【０１１７】
実施形態に従って、コンピューティングシステム７００は、ディジタルＴＶ（Digital Television）、３Ｄ ＴＶ、個人用コンピュータ（Personal Computer；ＰＣ）、家庭用電子機器、ノートブックコンピュータ（Laptop Computer）、タブレットコンピュータ（Table Computer）、携帯電話（Mobile Phone）、スマートフォン（Smart Phone）、個人情報端末機（personal digital assistant；ＰＤＡ）、携帯型マルチメディアプレイヤー（portable multimedia player；ＰＭＰ）、ディジタルカメラ（Digital Camera）、音楽再生機（Music Player）、携帯用ゲームコンソール（portable game console）、ナビゲーション（Navigation）などのディスプレイ装置７６０を含む任意の電子機器でありうる。
【産業上の利用可能性】
【０１１８】
本発明の実施形態に係るスキャンラインドライバは、第１ロジックローレベルより小さい第２ロジックローレベルに相応する電圧が伝達されるフローティングゲートを含む駆動トランジスタ及びバッファトランジスタを提供することによって性能を高めることができるので、多様なディスプレイシステムに適用できる。
【０１１９】
以上、本発明の実施形態を参照して説明したが、該当技術分野の熟練した当業者は特許請求範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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