(57)【要約】【課題】ＰＬＬ回路を用いることなく画素データを読み出す。【解決手段】実施形態によれば、撮像素子は、複数の画素がアレイ状に配置された画素アレイを含む。画素アレイは、それぞれ複数の画素を含む複数のサブアレイへと分割可能である。サブアレイは、当該サブアレイにおける入射光強度に対応する多値の画素データを生成する。画素は、入射光強度に対応する画素電圧を発生する光検出器を含む。光検出器は、画素電圧を基準電圧と比較して比較結果を示す２値情報を生成する比較器に接続される。多値の画素データは、対応するサブアレイ内の複数の光検出器に接続された比較器によって生成される２値情報に含まれる「０」または「１」の総数に依存する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素がアレイ状に配置された画素アレイを具備し、
前記画素アレイは、それぞれ複数の画素を含む複数のサブアレイへと分割可能であり、
前記サブアレイは、当該サブアレイにおける入射光強度に対応する多値の画素データを生成し、
前記画素は、入射光強度に対応する画素電圧を発生する光検出器を含み、
前記光検出器は、前記画素電圧を基準電圧と比較して比較結果を示す２値情報を生成する比較器に接続され、
前記多値の画素データは、対応するサブアレイ内の複数の光検出器に接続された比較器によって生成される２値情報に含まれる「０」または「１」の総数に依存する、
撮像素子。
【請求項２】
前記「０」または「１」の総数は、前記画素電圧と、前記基準電圧と、前記比較器のオフセット電圧の確率密度分布とに依存する、請求項１記載の撮像素子。
【請求項３】
前記画素は、当該画素に含まれる光検出器に接続された比較器を内蔵する、請求項１または請求項２に記載の撮像素子。
【請求項４】
前記画素アレイにおいて同じ列に配置された複数の画素に含まれる光検出器が、共通の比較器に接続される、請求項１または請求項２に記載の撮像素子。
【請求項５】
前記「０」または「１」の総数を算出する計算回路をさらに具備する、請求項１乃至請求項４のいずれか１項記載の撮像素子。
【請求項６】
前記画素電圧と前記多値の画素データとの関係が略線形となるように、前記「０」または「１」の総数を補正する補正回路をさらに具備する、請求項１乃至請求項５のいずれか１項記載の撮像素子。
【請求項７】
前記多値の画素データが飽和している場合に前記光検出器の露光時間を短縮する制御回路をさらに具備する、請求項１乃至請求項６のいずれか１項記載の撮像素子。
【請求項８】
前記基準電圧を生成する生成回路をさらに具備し、
前記生成回路は、前記画素電圧の中間値から前記比較器のオフセット電圧の平均値を減じた値に近づくように前記基準電圧を調整する、
請求項１乃至請求項７のいずれか１項記載の撮像素子。
【請求項９】
前記多値の画素データは、対応するサブアレイ内の複数の光検出器に接続された比較器に第１の基準電圧を印加した場合に生成される２値情報に含まれる「０」または「１」の第１の総数と、当該比較器に前記第１の基準電圧とは異なる第２の基準電圧を印加した場合に生成される２値情報に含まれる「０」または「１」の第２の総数とに依存する、請求項１乃至請求項８のいずれか１項記載の撮像素子。
【請求項１０】
前記画素アレイは、第１の分割法を用いて複数の第１のサブアレイへと分割され、前記第１の分割法とは垂直方向および水平方向の少なくとも一方の分割位置において異なる第２の分割法を用いて複数の第２のサブアレイへと分割され、
前記第１のサブアレイは、当該第１のサブアレイにおける入射光強度に対応する多値の画素データを生成し、
前記第２のサブアレイは、当該第２のサブアレイにおける入射光強度に対応する多値の画素データを生成する、
請求項１乃至請求項９のいずれか１項記載の撮像素子。
【請求項１１】
前記画素電圧または当該画素電圧に対応する時間情報を、前記画素における入射光強度に対応する多値の画素データへと変換する変換器をさらに具備し、
前記比較器は、前記光検出器および前記変換器によって共用される、
請求項１乃至請求項１０のいずれか１項記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、撮像素子に関する。
【背景技術】
【０００２】
従来の撮像素子では、各画素はパルス幅変調を用いて当該画素における入射光強度（入射光量）を時間情報へと変換する。この時間情報を持つパルス信号は、２値の電圧で表現することができるので、雑音耐性に優れると共に、低電源電圧の利用を可能とするので撮像素子の低消費電力化に貢献する。
【０００３】
画素アレイの列毎に配置されたＴＤＣ（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）は、このパルス信号を多値のディジタル信号（画素データ）へと変換する。ＴＤＣは、基準クロック信号を用いて動作するカウンタ回路に相当する。故に、画素データの読み出しには、この基準クロック信号を生成するためのＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が必要となる。
【０００４】
ＰＬＬ回路は、画素アレイ全体で共有することが可能である。このため、１つのイメージセンサＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）につき通常は１つのＰＬＬ回路が配置される。他の条件を無視すれば、イメージセンサＩＣの画素数が増加するほど、画素アレイならびにＴＤＣ（カウンタ回路）による消費電力は増大する。故に、イメージセンサＩＣの解像度が高い場合には、ＰＬＬ回路による消費電力はイメージセンサＩＣ全体の消費電力のうちの僅かな割合を占めるに過ぎないからあまり問題とはならない。他方、イメージセンサＩＣの解像度が低い場合には、ＰＬＬ回路による消費電力がイメージセンサＩＣ全体の消費電力のうちの大きな割合を占めるから低消費電力化の妨げとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５８−１７９０６８号公報
【特許文献２】特許第２８７９６７０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｓｋｙｌｅｒ  Ｗｅａｖｅｒ，  Ｂｅｎｊａｍｉｎ  Ｈｅｒｓｈｂｅｒｇ，  Ｐｅｔｅｒ  Ｋｕｒａｈａｓｈｉ，  Ｄａｎｉｅｌ  Ｋｎｉｅｒｉｍ，  Ｕｎ−Ｋｕ  Ｍｏｏｎ，  “Ｓｔｏｃｈａｓｔｉｃ  Ｆｌａｓｈ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ“，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−Ｉ，  Ｖｏｌ．５７，  Ｎｏ．１１，  Ｎｏｖ．  ２０１０，  ｐｐ．  ２８２５−２８３３．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、ＰＬＬ回路を用いることなく画素データを読み出すことを目的とする。
【課題を解決するための手段】
【０００８】
実施形態によれば、撮像素子は、複数の画素がアレイ状に配置された画素アレイを含む。画素アレイは、それぞれ複数の画素を含む複数のサブアレイへと分割可能である。サブアレイは、当該サブアレイにおける入射光強度に対応する多値の画素データを生成する。画素は、入射光強度に対応する画素電圧を発生する光検出器を含む。光検出器は、画素電圧を基準電圧と比較して比較結果を示す２値情報を生成する比較器に接続される。多値の画素データは、対応するサブアレイ内の複数の光検出器に接続された比較器によって生成される２値情報に含まれる「０」または「１」の総数に依存する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る撮像素子に含まれるサブアレイを例示するブロック図。
【図２】比較器のオフセット電圧の分布を例示するグラフ。
【図３】画素電圧および基準電圧の間の差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図４】第１の実施形態に係る撮像素子を例示するブロック図。
【図５】画素の回路構成を例示する図。
【図６】図５の画素の動作を例示するタイミングチャート。
【図７】画素の回路構成を例示する図。
【図８】図７の画素の動作を例示するタイミングチャート。
【図９】画素の回路構成を例示する図。
【図１０】第２の実施形態に係る撮像素子に含まれる画素を例示する図。
【図１１】図９および図１０の画素の動作を例示するタイミングチャート。
【図１２】第３の実施形態に係る撮像素子を例示するブロック図。
【図１３】第１の実施形態に係る撮像素子に含まれる加算回路を例示するブロック図。
【図１４】図１３の加算回路の動作を例示するタイミングチャート。
【図１５】第３の実施形態に係る撮像素子に含まれる加算回路を例示するブロック図。
【図１６】図１５の加算回路の動作を例示するタイミングチャート。
【図１７】第４の実施形態に係る撮像素子を例示するブロック図。
【図１８】第５の実施形態に係る撮像素子を例示するブロック図。
【図１９】露光時間が短すぎる場合における、画素電圧および基準電圧の間の差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２０】露光時間が適切である場合における、画素電圧および基準電圧の間の差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２１】露光時間が長すぎる場合における、画素電圧および基準電圧の間の差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２２】第６の実施形態に係る撮像素子を例示するブロック図。
【図２３】比較器のオフセット電圧の平均値が０の場合における画素電圧および基準電圧の間の差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２４】比較器のオフセット電圧の平均値が０より大きい場合における差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２５】基準電圧を比較器のオフセット電圧の平均値を相殺するように調整した場合における差分電圧と「１」を出力する比較器の総数との関係を例示するグラフ。
【図２６】第７の実施形態に係る撮像素子を例示するブロック図。
【図２７】互いに異なる複数の基準電圧を中心とする確率密度関数を例示するグラフ。
【図２８】図２７の複数の確率密度関数を合成することによって得られる確率密度関数を例示するグラフ。
【図２９】図２８の確率密度関数を用いた場合における、画素電圧および基準電圧の間の差分電圧と画素データとの関係を例示するグラフ。
【図３０Ａ】第１のサブアレイ分割法の説明図。
【図３０Ｂ】第２のサブアレイ分割法の説明図。
【図３０Ｃ】第３のサブアレイ分割法の説明図。
【図３０Ｄ】第４のサブアレイ分割法の説明図。
【図３１】第８の実施形態に係る撮像素子に含まれる加算回路を例示するブロック図。
【図３２】第９の実施形態に係る撮像素子に含まれる画素と当該画素と比較器を共有するＳＳＡＤＣを例示する図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。例えば、複数の同一または類似の要素が存在する場合に、各要素を区別せずに説明するために共通の符号を用いることがあるし、各要素を区別して説明するために当該共通の符号に加えて枝番号を用いることもある。
【００１１】
（第１の実施形態）  
一般的な撮像素子は、画素毎に、当該画素における入射光強度に対応する多値の画素データを生成する。他方、第１の実施形態に係る撮像素子は、図４に例示されるように、複数の画素１００を含むサブアレイ３１０を１つ以上含み、サブアレイ３１０毎に当該サブアレイ３１０における入射光強度に対応する多値の画素データを生成する。
【００１２】
図４の撮像素子は、複数の画素１００がアレイ状に配置された画素アレイ３００と、複数の加算回路２００と、基準電圧生成回路３２０と、垂直選択レジスタ３３０と、水平転送レジスタ３４０とを含む。
【００１３】
画素アレイ３００は、複数のサブアレイ３１０へと分割可能である。すなわち、サブアレイ３１０は、この画素アレイ３００のサブセットに相当する。以降の説明において、サブアレイ３１０は、Ｎ行×Ｎ列（Ｎは２以上の整数）の正方形状に配置されたＮ２個の画素１００であるとするが、これには限定されない。
【００１４】
基準電圧生成回路３２０は、基準電圧を生成して各画素１００に印加する。垂直選択レジスタ３３０は、画素アレイ３００のうち読み出しの対象となる行を順番に選択する。垂直選択レジスタ３３０によって選択された行に配置された複数の画素１００は、２値情報を加算回路２００へと出力する。水平転送レジスタ３４０は、加算回路２００から出力される多値の画素データを順番に読み出すことで、サブアレイ３１０毎の多値の画素データを得る。
【００１５】
各画素１００は、図１に例示されるように、フォトダイオード１１０および比較器１２０を含む。なお、フォトダイオード１１０は、光を検出することのできる他の種別の光検出器であってもよい。フォトダイオード１１０は光を検出し、その入射光強度に対応する画素電圧（ＶＰＤ）を比較器１２０に印加する。比較器１２０は、画素電圧（ＶＰＤ）を基準電圧生成回路３２０からの基準電圧（ＶＲＥＦ）と比較して比較結果に応じた２値情報（ＣＯＵＴ）を生成する。そして、撮像素子は、サブアレイ３１０毎に、当該サブアレイ３１０に含まれる複数の画素１００において生成された２値情報（ＣＯＵＴ）を組み合わせて計算を行うことで、当該サブアレイ３１０全体で１つの多値の画素データ（ＤＯＵＴ）を生成する。
【００１６】
なお、厳密には、サブアレイ３１０に含まれる複数の画素１００における入射光強度は必ずしも完全に一様ではない。しかしながら、以降の説明では、これらの入射光強度は一様であることが仮定される。すなわち、サブアレイ３１０に含まれる複数（通常は全て）の画素１００に含まれるフォトダイオード１１０が、同じ大きさの画素電圧（ＶＰＤ）を比較器１２０へと供給する。
【００１７】
仮に、サブアレイ３１０に含まれる複数の画素１００の間で、比較器１２０の特性および基準電圧（ＶＲＥＦ）が完全に同じであるならば、これらの比較器１２０から出力される２値情報（ＣＯＵＴ）は全て「１」若しくは全て「０」となるであろう。しかしながら、実際の比較器１２０は、素子ばらつきによるランダムなオフセット電圧（ＶＯＳ＿ＣＭＰ）を持っている。そして、これらのオフセット電圧（ＶＯＳ＿ＣＭＰ）が互いに一致することは、極めて稀である。故に、各比較器１２０によって出力される２値情報（ＣＯＵＴ）は、画素電圧（ＶＰＤ）および基準電圧（ＶＲＥＦ）の間の差分電圧（ＶＰＤ−ＶＲＥＦ）とオフセット電圧（ＶＯＳ＿ＣＭＰ）との大小関係に依存して、図１に例示されるようにばらつくことになる。
【００１８】
比較器１２０のオフセット電圧（ＶＯＳ＿ＣＭＰ）は、一般的には、例えば平均値＝０の正規分布に従って分布する。故に、サブアレイ３１０によって使用される比較器１２０の総数（すなわち、サブアレイ３１０に含まれる画素数）が十分に多いならば、オフセット電圧（ＶＯＳ＿ＣＭＰ）は図２に例示されるように分布する。そして、差分電圧（ＶＰＤ−ＶＲＥＦ）よりも低いオフセット電圧（ＶＯＳ＿ＣＭＰ）を持つ比較器１２０（図２の斜線部で示される）は「１」を出力し、差分電圧（ＶＰＤ−ＶＲＥＦ）よりも高いオフセット電圧（ＶＯＳ＿ＣＭＰ）を持つ比較器１２０は「０」を出力する。
【００１９】
従って、「１」を出力する比較器１２０の総数は、下記数式（１）に示されるように、図２の分布（平均値０の正規分布）を−∞からＶＰＤ−ＶＲＥＦまで積分することによって算出することができる。
【００２０】
【数１】
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【００２１】
ここで、Ｎ１は「１」を出力する比較器１２０の総数を表し、Ｎはサブアレイ３１０の水平方向および垂直方向の画素数を表し、Ｎ２はサブアレイ３１０の画素数を表し、σは比較器１２０のオフセット電圧（ＶＯＳ＿ＣＭＰ）の標準偏差を表す。
【００２２】
「１」を出力する比較器１２０の総数（Ｎ１）を縦軸とし、差分電圧（ＶＰＤ−ＶＲＥＦ）を横軸とすると、図３に例示されるグラフを描くことができる。図３より、Ｎ１がＶＰＤ−ＶＲＥＦに対して単調増加することが読み取れる。故に、このような関係を利用すれば、「１」を出力する比較器１２０の総数（Ｎ１）を、画素電圧（ＶＰＤ）に対応する多値の画素データとして扱うことができる。
【００２３】
具体的には、図１に例示されるように、各画素１００の比較器１２０によって生成した２値情報（ＣＯＵＴ）は加算回路２００へと供給され、加算回路２００がこれらの２値情報（ＣＯＵＴ）の総和を計算することで、「１」を出力する比較器１２０の総数（Ｎ１）が求められる。加算回路２００は、この総和（Ｎ１）を、多値の画素データ（ＤＯＵＴ）として出力する。なお、加算回路２００は、「１」ではなく「０」を出力する比較器１２０の総数を計算してもよい。さらに、加算回路２００は、他の計算を行う計算回路に置き換えられてもよい。
【００２４】
加算回路２００の具体例が図１３に示される。加算回路２００は、画素アレイ３００の同一の列に配置された複数のサブアレイ３１０によって共有される。従って、画素アレイ３００の第１列から第Ｎ列を占めるサブアレイ３１０は加算回路２００−１に接続され、第Ｎ＋１列から第２Ｎ列を占めるサブアレイ３１０は加算回路２００−２に接続され、第Ｍ−Ｎ＋１列から第Ｍ列を占めるサブアレイ３１０は加算回路２００−Ｍ／Ｎに接続される。なお、Ｍは画素アレイ３００の水平方向の画素数を表す。
【００２５】
各加算回路２００は、マルチプレクサ２１０、ＡＮＤゲート２２０およびカウンタ２３０を含む。また、加算回路２００−１，２００−２，・・・，２００−Ｍ／Ｎは、制御回路２４０、発振回路２５０およびカウンタ２６０を共有できる。
【００２６】
制御回路２４０は、カウンタ２３０およびカウンタ２６０にリセット信号ＲＳＴ１およびリセット信号ＲＳＴ２をそれぞれ与えてリセットしたり、発振回路２５０にイネーブル信号ＥＮを与えて動作／非動作を制御したりする。
【００２７】
発振回路２５０は、制御回路２４０からのイネーブル信号ＥＮに応じて発振し、クロック信号ＣＬＫを発生する。発振回路２５０は、クロック信号ＣＬＫを、ＡＮＤゲート２２０およびカウンタ２６０へと出力する。
【００２８】
カウンタ２６０は、発振回路２５０からクロック信号ＣＬＫを受け取り、当該クロック信号ＣＬＫに応じて１ずつカウントアップをする。カウンタ２６０は、カウント値を示す選択制御信号ＳＥＬを、各加算回路２００のマルチプレクサ２１０へと出力し、制御回路２４０にもフィードバックする。
【００２９】
マルチプレクサ２１０−１は、カウンタ２６０からの選択制御信号ＳＥＬを受け取る。さらに、マルチプレクサ２１０−１は、サブアレイ３１０に属する画素１００のうち垂直選択レジスタ３３０によって選択されている行に配置されたＮ個の画素１００から２値情報ＣＯＵＴ１，ＣＯＵＴ２・・・，ＣＯＵＴＮを受け取る。マルチプレクサ２１０−１は、選択制御信号ＳＥＬに従って、２値情報ＣＯＵＴ１，ＣＯＵＴ２・・・，ＣＯＵＴＮのうちの１つを選択し、選択信号ＭＯＵＴＮをＡＮＤゲート２２０−１へと導く。
【００３０】
ＡＮＤゲート２２０−１は、マルチプレクサ２１０−１から選択信号ＭＯＵＴＮを受け取り、発振回路２５０からクロック信号ＣＬＫを受け取る。ＡＮＤゲート２２０−１は、選択信号ＭＯＵＴＮおよびクロック信号ＣＬＫの論理積演算を行って、演算結果信号を得る。ＡＮＤゲート２２０−１は、演算結果信号をカウンタ２３０−１へと出力する。カウンタ２３０−１は、演算結果信号に応じて１ずつカウントアップをする。
【００３１】
選択信号ＭＯＵＴＮが「１」の場合には、演算結果信号はクロック信号ＣＬＫと一致するので、カウンタ２３０−１はカウントアップをする。他方、選択信号ＭＯＵＴＮが「０」の場合には、演算結果信号も「０」のままとなるので、カウンタ２３０−１はカウントアップをしない。そして、選択制御信号ＳＥＬの示す値は、１ずつカウントアップされるので、２値情報ＣＯＵＴ１，ＣＯＵＴ２・・・，ＣＯＵＴＮの全てが順番に選択信号ＭＯＵＴＮとして選択される。
【００３２】
従って、カウンタ２３０−１は、図１４に例示される１サイクルの動作で、サブアレイ３１０の１行分の画素１００によって生成された２値情報ＣＯＵＴ１，ＣＯＵＴ２・・・，ＣＯＵＴＮに含まれる「１」の総数をカウントできる。そして、残りのＮ−１行分の画素１００のために同様の動作をＮ−１サイクルに亘って繰り返すことで、カウンタ２３０−１は、サブアレイ３１０の全ての画素１００によって生成された２値情報に含まれる「１」の総数を示す総和信号ＤＯＵＴＮを得ることができる。
【００３３】
以下、図５、図６、図７、図８および図９を用いて画素１００の回路構成の具体例が説明される。
【００３４】
図５の画素１００は、１つのフォトダイオード１１０と、３つのＮＭＯＳ（Ｎ−ｔｙｐｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＴＸ、ＭＲＳＴおよびＭＳＦとを含む。図５の画素１００は、入射光強度に対応する画素電圧を出力する一般的な画素回路に相当する。図５の回路構成では、図７および図９の回路構成に比べて、１つの画素１００に配置されるトランジスタ数が少ないので、画素１００の微細化、ならびに、画素１００全体のうちフォトダイオード１１０の占める面積の割合の向上に有用である。
【００３５】
図６に例示されるように、図５の画素１００の動作サイクルはリセットフェーズ、電荷蓄積フェーズおよび０／１変換フェーズに大別される。リセットフェーズでは、最初にＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴがオンにされる。そして、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）およびフォトダイオード１１０のカソード端子の電位（ＶＰＤ）がリセットされる。
【００３６】
具体的には、ＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴのゲートに電源電圧（ＶＤＤ）が印加されると、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）が上昇し始める。そして、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）がＶＤＤ−ＶＴＨＮ（ＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴの閾値電圧）に到達した時点で、ＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴがオフとなる。故に、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）は、ＶＤＤ−ＶＴＨＮにリセットされる。なお、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）をＶＤＤにリセットする必要がある場合には、リセットフェーズ中にＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴのゲートに印加する電圧をＶＤＤ＋ＶＴＨＮに調整すればよい。
【００３７】
リセットフェーズに続く電荷蓄積フェーズでは、ＮＭＯＳトランジスタＭＴＸおよびＭＲＳＴがオフにされる。そして、フォトダイオード１１０で発生した電荷が蓄積されることにより、当該フォトダイオード１１０のカソード電位（ＶＰＤ）は時間経過に伴って低下する。入射光強度が大きい（明るい）場合にはフォトダイオード１１０のカソード電位（ＶＰＤ）は大きく減少し、入射光強度が小さい（暗い）場合には当該カソード電位（ＶＰＤ）はあまり減少しない。電荷蓄積フェーズの開始から所定時間が経過すると、ＮＭＯＳトランジスタＭＴＸのゲートに基準電圧（ＶＲＥＦ）が印加され、０／１変換フェーズが開始する。
【００３８】
０／１変換フェーズの開始時におけるフォトダイオード１１０のカソード電位（ＶＰＤ）が、基準電圧（ＶＲＥＦ）と比較される。具体的には、ＶＲＥＦ−ＶＰＤ≧ＶＴＨＮの場合には、ＮＭＯＳトランジスタＭＴＸはオンとなり、フォトダイオードＰＤ１１０の電荷がＮＭＯＳトランジスタＭＴＸのチャネルを通過するので、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）は低下する。他方、ＶＲＥＦ−ＶＰＤ＜ＶＴＨＮの場合には、ＮＭＯＳトランジスタＭＴＸはオフのままとなり、フォトダイオードＰＤ１１０の電荷はＮＭＯＳトランジスタＭＴＸによって遮られるので、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）は変化しない。
【００３９】
このようなＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）の変化の有無を利用すれば、以降に説明するように、０／１の２値情報を信号読み出し線ＢＬを介して読み出すことができる。
【００４０】
具体的には、ＮＭＯＳトランジスタＭＴＸがオンとなった場合のＶＦＤの低下幅をΔＶＦＤとすると、この場合のＶＦＤは、ＶＤＤ−ＶＴＨＮ−ΔＶＦＤである。他方、ＮＭＯＳトランジスタＭＴＸがオフのままとなった場合のＶＦＤは、ＶＤＤ−ＶＴＨＮである。そして、０／１変換フェーズの途中でＮＭＯＳトランジスタＭＰＲＥがオンとなり、信号読み出し線ＢＬはＶＤＤ−２×ＶＴＨＮ−ΔＶＡに充電される。ここで、ΔＶＡは、信号読み出し線ＢＬの充電電位を調整するために用いられる値であって、適切な範囲（例えば、ΔＶＡ＜ΔＶＦＤ）に設定される。
【００４１】
それから、ＮＭＯＳトランジスタＭＰＲＥは再びオフに戻る。ＶＦＤがＶＤＤ−ＶＴＨＮである場合には、ＮＭＯＳトランジスタＭＳＦのゲート−ソース間電位はＶＴＨＮ＋ΔＶＡとなるので、ＮＭＯＳトランジスタＭＳＦはオンとなって信号読み出し線ＢＬを充電する。故に、信号読み出し線ＢＬの電位は、ＶＤＤ−ＶＴＨＮまで上昇する。他方、ＶＦＤがＶＤＤ−ＶＴＨＮ−ΔＶＦＤである場合には、ＮＭＯＳトランジスタＭＳＦのゲート−ソース間電位はＶＴＨＮ＋ΔＶＡ−ΔＶＦＤとなる。ここで、ΔＶＡ＜ΔＶＦＤであれば、ＶＴＨＮ＋ΔＶａ−ΔＶＦＤ＜ＶＴＨＮ、すなわち、ＮＭＯＳトランジスタＭＳＦはオフとなるので信号読み出し線ＢＬの電位はＶＤＤ−２×ＶＴＨＮ−ΔＶＡのままとなる。
【００４２】
信号読み出し線ＢＬは、例えばインバータ回路などの整形回路に接続される。この整形回路は、信号読み出し線ＢＬの電位がＶＤＤ−ＶＴＨＮの場合には「１」を出力し、当該電位がＶＤＤ−２×ＶＴＨＮ−ΔＶＡの場合には「０」を出力する。そして、加算回路２００は各整形回路の出力信号（２値情報（ＣＯＵＴ））を集めて、これらの総和を多値の画素データ（ＤＯＵＴ）として出力する。
【００４３】
図５および図６の例では、ＮＭＯＳトランジスタＭＴＸが比較器１２０として機能しており、このＮＭＯＳトランジスタＭＴＸの閾値電圧（ＶＴＨＮ）のばらつきが比較器１２０のオフセット電圧（ＶＯＳ＿ＣＭＰ）のばらつきを生じさせる。
【００４４】
図７の画素１００では、ＮＭＯＳトランジスタＭＣＭＰＮおよびＰＭＯＳ（Ｐ−ｔｙｐｅ  ＭＯＳ）トランジスタＭＣＭＰＰがシングルエンド型の比較器１２０として機能する。図８に例示されるように、図７の画素１００の動作サイクルもリセットフェーズ、電荷蓄積フェーズおよび０／１変換フェーズに大別される。
【００４５】
リセットフェーズでは、最初にＮＭＯＳトランジスタＭＲＳＴがオンにされる。そして、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）がリセットされる。リセットフェーズに続く電荷蓄積フェーズでは、ＮＭＯＳトランジスタＭＲＳＴがオフにされる。そして、フォトダイオード１１０で発生した電荷が蓄積されることにより、当該フォトダイオード１１０のカソード電位（ＶＰＤ）は時間経過に伴って低下する。電荷蓄積フェーズの開始から所定時間が経過すると、入射光強度に関わらずＮＭＯＳトランジスタＭＴＸがオンとなり、０／１変換フェーズが開始する。すなわち、入射光強度に関わらず、フォトダイオードＰＤ１１０の電荷は、ＮＭＯＳトランジスタＭＴＸのチャネルを通過してＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）を低下させる。ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）は、入射光強度が大きいほど大きく低下する。
【００４６】
図７の画素１００に含まれる比較器１２０の一部を形成するＮＭＯＳトランジスタＭＣＭＰＮのドレイン電流ＩＣＭＰＮは、当該ＮＭＯＳトランジスタＭＣＭＰＮの出力抵抗が十分に高いと仮定すれば、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）によって決まる。他方、同じく図７の画素１００に含まれる比較器１２０の一部を形成するＰＭＯＳトランジスタＭＣＭＰＰのドレイン電流ＩＣＭＰＰは、当該ＰＭＯＳトランジスタＭＣＭＰＰの出力抵抗が十分に高いと仮定すれば、そのゲートに印加される基準電圧（ＶＲＥＦ）によって決まる。
【００４７】
ＩＣＭＰＰ＞ＩＣＭＰＮの場合には比較器１２０の出力電圧は上昇し、ＩＣＭＰＰ＜ＩＣＭＰＮの場合には比較器１２０の出力電圧は下降する。比較器１２０の出力抵抗が十分に高いと仮定すれば、当該比較器１２０の出力電圧はＶＤＤまたは０となる。信号読み出し線ＢＬの電位は事前（例えば、リセットフェーズ中）にＰＭＯＳトランジスタＭＰＲＥを介した放電により０にリセットされている。故に、比較器１２０の出力電圧がＶＤＤの場合に信号読み出し線ＢＬの電位はＶＤＤ−ＶＴＨＮとなり、比較器１２０の出力電圧が０の場合に信号読み出し線ＢＬの電位は０のままとなる。
【００４８】
信号読み出し線ＢＬは、例えばインバータ回路などの整形回路に接続される。この整形回路は、信号読み出し線ＢＬの電位がＶＤＤ−ＶＴＨＮの場合には「１」を出力し、当該電位が０の場合には「０」を出力する。そして、加算回路２００は各整形回路の出力信号（２値情報（ＣＯＵＴ））を集めて、これらの総和を多値の画素データ（ＤＯＵＴ）として出力する。
【００４９】
前述のように、図７および図８の例では、ＮＭＯＳトランジスタＭＣＭＰＮおよびＰＭＯＳトランジスタＭＣＭＰＰがシングルエンド型の比較器１２０として機能しており、これらのＮＭＯＳトランジスタＭＣＭＰＮおよびＰＭＯＳトランジスタＭＣＭＰＰの閾値電圧のばらつきが比較器１２０のオフセット電圧（ＶＯＳ＿ＣＭＰ）のばらつきを生じさせる。
【００５０】
図７の回路構成では、図５の回路構成に比べて、１つの画素１００に配置されるトランジスタ数は多いものの、比較器１２０の出力電圧および信号読み出し線ＢＬの電位の振幅が大きい。故に、例えば整形回路におけるばらつきやノイズが問題となりにくい。
【００５１】
図９の画素１００では、各画素１００に含まれる１つのＮＭＯＳトランジスタと、同じ列に配置された他の画素１００との間で共有される１つのＮＭＯＳトランジスタおよび２つのＰＭＯＳトランジスタとの計４個のトランジスタが、差動増幅器型の比較器１２０として機能する。図１１に例示されるように、図９の画素１００の動作サイクルもリセットフェーズ、電荷蓄積フェーズおよび０／１変換フェーズに大別される。
【００５２】
リセットフェーズでは、最初にＮＭＯＳトランジスタＭＲＳＴがオンにされる。そして、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）がリセットされる。これにより、ＶＦＤ＞ＶＲＥＦとなると、整形回路の出力信号（２値情報（ＣＯＵＴ））は「０」から「１」へと反転する。リセットフェーズに続く電荷蓄積フェーズでは、ＮＭＯＳトランジスタＭＲＳＴがオフにされる。そして、フォトダイオード１１０で発生した電荷が蓄積されることにより、当該フォトダイオード１１０のカソード電位（ＶＰＤ）は時間経過に伴って低下する。電荷蓄積フェーズの開始から所定時間が経過すると、入射光強度に関わらずＮＭＯＳトランジスタＭＴＸがオンとなり、０／１変換フェーズが開始する。すなわち、入射光強度に関わらず、フォトダイオードＰＤ１１０の電荷は、ＮＭＯＳトランジスタＭＴＸのチャネルを通過してＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）を低下させる。ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）は、入射光強度が大きいほど大きく低下する。
【００５３】
ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）が基準電圧（ＶＲＥＦ）を下回れば、整形回路の出力信号（２値情報（ＣＯＵＴ））は「１」から「０」へと戻る。他方、ＮＭＯＳトランジスタＭＳＦのゲート電位（ＶＦＤ）が基準電圧（ＶＲＥＦ）を下回らなければ、整形回路の出力信号（２値情報（ＣＯＵＴ））は「１」のままとなる。そして、加算回路２００は各整形回路の出力信号（２値情報（ＣＯＵＴ））を集めて、これらの総和を多値の画素データ（ＤＯＵＴ）として出力する。
【００５４】
図９の回路構成では、図５の回路構成に比べて、１つの画素１００に配置されるトランジスタ数は同一であるが、比較器１２０の出力電圧および信号読み出し線の電位の振幅が大きい。故に、例えば整形回路におけるばらつきやノイズが問題となりにくい。
【００５５】
反面、図９の回路構成は、図５の回路構成に比べて信号読み出し線の数が多い。一般に、光を配線層側の面から照射する表面照射型の撮像素子では、配線により入射光の一部が遮られてしまうので信号読み出し線の数は少ない方がよい。他方、光を配線層と反対側の面から照射する裏面照射型の撮像素子では、配線による入射光への影響は小さい。
【００５６】
以上説明したように、第１の実施形態に係る撮像素子は、複数の画素を含むサブアレイ毎に多値の画素データを生成する。具体的には、比較器は、画素毎に画素電圧および基準電圧の比較を行うが、比較結果は比較器のオフセット電圧の影響でばらつく。従って、この撮像素子によれば、サブアレイ毎に「１」を出力する比較器の総数をカウントすることによって、当該サブアレイにおける入射光強度に対応する多値の画素データを計算することができる。
【００５７】
なお、「１」を出力する比較器の総数のカウントは、例えば加算回路を用いて実現できるので高精度な基準クロックは不要である。故に、この撮像素子は、ＰＬＬ回路を省略することで低消費電力化が可能である。さらに、比較器よりも後段の信号処理はディジタル回路で（すなわち、アナログ回路なしで）実現することができるので、低電源電圧を利用することによる低消費電力化が可能である。
【００５８】
（第２の実施形態）  
前述の第１の実施形態では、各画素が１つの比較器を内蔵している。しかしながら、画素アレイにおいて同じ列に配置された複数の画素が１つの比較器を共有してもよい。
【００５９】
第２の実施形態に係る撮像素子に含まれる画素１００の具体例が、図１０に示されている。図１０の例では、画素アレイ３００において同じ列に配置された複数の画素１００によって発生した画素電圧は、信号読み出し線ＳＩＧを介して順番に読み出され、比較器１２０に印加される。
【００６０】
例えばサブアレイ３１０が１６行×１６列の２５６個の画素１００に相当する場合に、このサブアレイ３１０に必要とされる比較器１２０の総数は、第１の実施形態によれば同じく２５６個となるが、第２の実施形態によれば１６個となる。
【００６１】
なお、仮に、同一の列に配置された１６個の画素１００の全てが同一の画素電圧を比較器１２０に印加したとすれば、当該比較器１２０が出力する１６個の２値情報は全て同じとなってしまう。しかしながら、実際には、画素電圧は、画素１００に内蔵されるソースフォロワアンプを介して出力され、このソースフォロワアンプのオフセット電圧を加えられる。そして、比較器１２０が出力する１６個の２値情報は、このオフセット電圧の影響でばらつくことになる。従って、サブアレイ３１０は、第１の実施形態と同様に、最大２５６値の画素データを生成することができる。
【００６２】
以上説明したように、第２の実施形態に係る撮像素子は、画素アレイにおいて同じ列に配置された複数の画素が１つの比較器を共有する。従って、この撮像素子によれば、画素毎に比較器を用意する場合に比べて、比較器の総数が削減されるので回路面積を抑制することができる。
【００６３】
（第３の実施形態）  
前述の第１の実施形態では、加算回路は画素アレイの同一の列に配置された複数のサブアレイによって共有されている。換言すれば、加算回路はサブアレイ１列につき１つ配置されている。しかしながら、画素アレイ全体で１つの加算回路を共有することもできる。
【００６４】
第３の実施形態に係る撮像素子が図１２に例示される。図１２の撮像素子は、画素アレイ３００と、基準電圧生成回路３２０と、垂直選択レジスタ３３０と、水平転送レジスタ４４０と、加算回路５００とを含む。
【００６５】
水平転送レジスタ４４０は、各サブアレイ３１０によって生成された２値情報を順番に読み出し、加算回路５００へと転送する。加算回路５００の具体例が図１５に示される。
【００６６】
図１５の加算回路５００は、制御回路５１０と、発振回路５２０と、１／Ｎ分周回路５３０と、カウンタ５４０と、デマルチプレクサ５５０と、カウンタ５６０−１，５６０−２，・・・，５６０−Ｍ／Ｎと、ＡＮＤゲート５７０とを含む。
【００６７】
制御回路５１０は、１／Ｎ分周回路５３０およびカウンタ５４０にリセット信号ＲＳＴ２を与えてリセットしたり、カウンタ５６０にリセット信号ＲＳＴ１を与えてリセットしたり、発振回路５２０にイネーブル信号ＥＮを与えて動作／非動作を制御したりする。
【００６８】
発振回路５２０は、制御回路５１０からのイネーブル信号ＥＮに応じて発振し、クロック信号ＣＬＫを発生する。発振回路５２０は、クロック信号ＣＬＫを、水平転送レジスタ４４０、１／Ｎ分周回路５３０およびＡＮＤゲート５７０へと出力する。
【００６９】
１／Ｎ分周回路５３０は、発振回路５２０からクロック信号ＣＬＫを受け取り、その周波数を１／Ｎ倍にする。１／Ｎ分周回路５３０は、分周クロック信号をカウンタ５４０へと出力する。
【００７０】
カウンタ５４０は、１／Ｎ分周回路５３０から分周クロック信号を受け取り、当該分周クロック信号に応じて１ずつカウントアップをする。カウンタ５４０は、カウント値を示す選択制御信号ＳＥＬを、デマルチプレクサ５５０へと出力する。
【００７１】
水平転送レジスタ４４０は、垂直選択レジスタ３３０によって選択されている行に配置されたＭ個の画素１００から２値情報ＣＯＵＴ１，ＣＯＵＴ２，・・・，ＣＯＵＴＭを受け取ってこれらを保持する。そして、水平転送レジスタ４４０は、発振回路５２０からクロック信号ＣＬＫに同期して、２値情報ＣＯＵＴ１，ＣＯＵＴ２，・・・，ＣＯＵＴＭを順番にＡＮＤゲート５７０へと転送する。
【００７２】
ＡＮＤゲート５７０は、水平転送レジスタ４４０からの転送信号ＭＯＵＴと発振回路５２０からのクロック信号ＣＬＫとを受け取る。ＡＮＤゲート５７０は、転送信号ＭＯＵＴおよびクロック信号ＣＬＫの論理積演算を行って、演算結果信号を得る。ＡＮＤゲート５７０は、演算結果信号をデマルチプレクサ５５０へと出力する。
【００７３】
デマルチプレクサ５５０は、カウンタ５４０から選択制御信号ＳＥＬを受け取り、ＡＮＤゲート５７０から演算結果信号を受け取る。デマルチプレクサ５５０は、選択制御信号ＳＥＬに従って、カウンタ５６０−１，５６０−２，・・・，５６０−Ｍ／Ｎのいずれかを選択し、選択されたカウンタ５６０へと演算結果信号を出力する。カウンタ５６０は、演算結果信号に応じて１ずつカウントアップをする。
【００７４】
転送信号ＭＯＵＴが「１」の場合には、演算結果信号はクロック信号ＣＬＫと一致するので、選択されたカウンタ５６０はカウントアップをする。他方、転送信号ＭＯＵＴが「０」の場合には、演算結果信号も「０」のままとなるので、選択されたカウンタ５６０はカウントアップをしない。そして、選択制御信号ＳＥＬの示す値は、１ずつカウントアップされるので、カウンタ５６０−１，５６０−２，・・・，５６０−Ｍ／Ｎの全てが順番にそれぞれ対応するサブアレイ３１０の１行分の２値情報に基づく演算結果信号を与えられる。
【００７５】
従って、カウンタ５６０−１，５６０−２，・・・，５６０−Ｍ／Ｎは、図１６に例示される１サイクルの動作で、それぞれ対応するサブアレイ３１０の１行分の画素１００によって生成された２値情報に含まれる「１」の総数をカウントできる。そして、残りのＮ−１行分の画素１００のために同様の動作をＮ−１サイクルに亘って繰り返すことで、カウンタ５６０−１，５６０−２，・・・，５６０−Ｍ／Ｎは、それぞれ対応するサブアレイ３１０の全ての画素１００によって生成された２値情報に含まれる「１」の総数を示す総和信号ＤＯＵＴＮ，ＤＯＵＴ２Ｎ，・・・，ＤＯＵＴＭを得ることができる。
【００７６】
以上説明したように、第３の実施形態に係る撮像素子は、画素アレイ全体で１つの加算回路を共有する。従って、この撮像素子によれば、画素アレイの列数に関わらず１個のデマルチプレクサを用いて加算回路を実現できるので、回路面積を抑制することができる。
【００７７】
（第４の実施形態）  
前述のように、比較器１２０のオフセット電圧は例えば平均値＝０の正規分布に従い、それ故に使用される比較器１２０の総数が十分に多いならば、「１」を出力する比較器１２０の総数（Ｎ１）を多値の画素データとして扱うことができる。しかしながら、画素電圧と「１」を出力する比較器１２０の総数（Ｎ１）との関係は、上記数式（１）および図３から分かるように、完全に線形ではなく特にＮ１の上限および下限付近で歪んでいる。
【００７８】
そこで、第４の実施形態に係る撮像素子は、上記正規分布を積分した関数の逆関数を用いて、サブアレイ３１０内で「１」を出力する比較器１２０の総数を補正することによって、上記関係を線形に近づける。或いは、上記正規分布を積分した関数を折れ線関数によって近似し、この折れ線関数を用いて補正を行うこともできる。後者の補正は、前者の補正に比べて誤差は大きくなるが計算は簡単になる。このような補正処理は、例えば図１７に示されるように加算回路２００の後段に配置される補正回路６５０によって行うことができる。
【００７９】
以上説明したように、第４の実施形態に係る撮像素子は、サブアレイ内で「１」を出力する比較器の総数を、正規分布を積分した関数の逆関数または当該関数を近似する折れ線関数を用いて補正する。従って、この撮像素子によれば、画素電圧と多値の画素データとの関係を略線形にすることができる。
【００８０】
（第５の実施形態）  
一般に、フォトダイオードの出力する画素電圧の範囲は、当該フォトダイオードにおいて生じた電荷を蓄積する露光時間の長さに依存する。例えば、入射光強度が同じであっても、露光時間が長ければより多くの電荷がフォトダイオードに蓄積されるので画素電圧は大きくなる。
【００８１】
各実施形態に係る撮像素子における画素電圧の許容範囲は、基準電圧を中心として、比較器１２０のオフセット電圧の標準偏差によって決まる幅を持つ。例えば、露光時間が長すぎると、図２１に示されるように、画素電圧が上記許容範囲の上限を超過して画素データは飽和するかもしれない。他方、露光時間が短すぎると、図１９に例示されるように、画素電圧は上記許容範囲のうち僅かな部分で変化するので、画素データのダイナミックレンジが狭くなる。
【００８２】
そこで、第５の実施形態に係る撮像素子は、露光時間を適切な長さに制御することで、図２０に例示されるように、画素データの飽和を回避しつつ大きなダイナミックレンジを確保する。換言すれば、この撮像素子は、画素電圧が変化する範囲を、許容範囲に近づける。
【００８３】
第５の実施形態に係る撮像素子は、図１８に例示されるように、画素アレイ３００と、基準電圧生成回路３２０と、垂直選択レジスタ３３０と、水平転送レジスタ３４０と、カラム回路７６０と、露光時間制御回路７７０と、タイミング制御回路７８０とを含む。
【００８４】
カラム回路７６０は、例えば、前述の比較器１２０、加算回路２００、補正回路６５０などを含むことができる。
【００８５】
露光時間制御回路７７０は、水平転送レジスタ３４０から出力される各サブアレイ３１０の画素データを検査する。いずれかのサブアレイ３１０の画素データが飽和している場合には、露光時間制御回路７７０は露光時間を短縮させ、図１８の撮像素子は改めて撮像を行う。例えば、初期設定では露光時間が最大の長さに設定されていて、露光時間制御回路７７０は露光時間が適切な長さに短縮されるまで（全てのサブアレイ３１０の画素データが飽和しなくなるまで）繰り返し動作をしてもよい。
【００８６】
タイミング制御回路７８０は、例えば、加算回路２００に対する制御、シフトレジスタなどを用いて加算回路２００の出力をシリアル転送する水平転送レジスタ３４０に対する制御、画素アレイ３００の読み出し行の選択制御などを行う。
【００８７】
以上説明したように、第５の実施形態に係る撮像素子は、露光時間を適切な長さに制御する。従って、この撮像素子によれば、画素データの飽和を回避しつつ大きなダイナミックレンジを確保することができる。
【００８８】
（第６の実施形態）  
前述のように、比較器１２０のオフセット電圧は例えば平均値＝０の正規分布に従い、上記数式（１）を用いて、画素電圧と「１」を出力する比較器１２０の総数（Ｎ１）との関係を記述することができる。
【００８９】
しかしながら、実際には、比較器１２０のオフセット電圧の平均値は、当該比較器１２０の回路構成に依存し、必ずしも０ではない。例えば、図９に例示される差動増幅器型の比較器１２０のオフセット電圧の平均値は略０となる。しかしながら、図５のような１個のトランジスタで構成される比較器１２０、ならびに、図７のようなシングルエンド型の比較器１２０のオフセット電圧は、トランジスタの閾値電圧の平均値に影響される。従って、これらの比較器１２０のオフセット電圧の平均値は、プロセスばらつきによって変動する。
【００９０】
オフセット電圧の平均値をμで表すと、上記数式（１）は下記数式（２）に書き換えることができる。
【００９１】
【数２】
2017103544.tif 000004
【００９２】
μ＝０の場合における差分電圧（ＶＰＤ−ＶＲＥＦ）と「１」を出力する比較器１２０の総数（Ｎ１）との関係が図２３に例示される。図２３のグラフでは、画素電圧の最小値ＶＰＤ＿Ｍｉｎから最大値ＶＰＤ＿ＭＡＸまで上記関係は概ね線形である。他方、μ＞０の場合における差分電圧（ＶＰＤ−ＶＲＥＦ）と「１」を出力する比較器１２０の総数（Ｎ１）との関係が図２４に例示される。図２３のグラフと比べて、図２４のグラフは、画素電圧の最小値ＶＰＤ＿Ｍｉｎ付近での歪みが大きく、上記関係が線形となる範囲が狭くなっている。
【００９３】
そこで、第６の実施形態に係る撮像素子は、μを相殺するように基準電圧の大きさを調整する。換言すれば、この撮像素子は、基準電圧とオフセット電圧の平均値との和が画素電圧の中間値（最大値および最小値の平均値）に近づくように、当該基準電圧を調整する。故に、この撮像素子によれば、図２５に例示されるように、μの大きさに関わらず、上記関係が線形となる範囲をμ＝０の場合と同じ程度に確保することができる。
【００９４】
第６の実施形態に係る撮像素子は、図２２に例示されるように、画素アレイ３００と、基準電圧生成回路８２０と、垂直選択レジスタ３３０と、水平転送レジスタ３４０と、カラム回路７６０と、タイミング制御回路８８０とを含む。
【００９５】
オフセット電圧の平均値が既知であるならば、基準電圧生成回路８２０は、基準電圧の大きさを例えば画素電圧の中間値から当該平均値を減じた値に設定してもよい。或いは、基準電圧生成回路８２０は、水平転送レジスタ３４０から出力される各サブアレイ３１０の画素データに基づいて基準電圧の大きさを負帰還制御してもよい。すなわち、いずれかのサブアレイ３１０の画素データが飽和している場合には、基準電圧生成回路８２０は基準電圧を増加（画素データが上限で飽和している場合）または減少（画素データが下限で飽和している場合）させ、図２２の撮像素子は改めて撮像を行う。例えば、初期設定では基準電圧が所定の（例えば、画素電圧の中間値と同じ）大きさに設定されていて、基準電圧生成回路８２０は基準電圧が適切な大きさに調整されるまで（全てのサブアレイ３１０の画素データが飽和しなくなるまで）繰り返し動作をしてもよい。
【００９６】
以上説明したように、第６の実施形態に係る撮像素子は、基準電圧を適切な大きさに制御する。従って、この撮像素子によれば、比較器のオフセット電圧の平均値が０でない場合であっても、画素電圧と「１」を出力する比較器１２０の総数との関係が線形となる範囲を上記平均値が０の場合と同じ程度に確保することができる。
【００９７】
（第７の実施形態）  
前述のように、各実施形態に係る撮像素子における画素電圧の許容範囲は、基準電圧を中心として、比較器のオフセット電圧の標準偏差によって決まる幅を持つ。この許容範囲内では、画素電圧の変化に応じて「１」を出力する比較器の総数が増減する。他方、この許容範囲外では、「１」を出力する比較器の総数は、飽和するので画素電圧の変化に関わらず変化しない。
【００９８】
具体的には、画素電圧の許容範囲は、基準電圧を中心として比較器のオフセット電圧の標準偏差の±２〜３倍程度である。ここで、比較器のオフセット電圧の標準偏差は当該比較器の回路構成に依存するので、許容範囲の幅そのものを拡張することは容易でない。他方、基準電圧の大きさを変更することで、許容範囲の中心をシフトさせることはできる。一例として、第１の基準電圧を中心とする許容範囲の上限を超過する画素電圧を、当該第１の基準電圧よりも大きな第２の基準電圧を中心とする許容範囲に収めることは可能である。
【００９９】
そこで、第７の実施形態に係る撮像素子は、大きさの異なる複数の基準電圧を用意し、各比較器１２０において当該複数の基準電圧と画素電圧との比較を行う。そして、この撮像素子は、基準電圧毎に、「１」を出力する比較器１２０の総数を算出し、これらの総数を平均化することによって、画素データを得る。複数の基準電圧の使用は、例えば図２６に例示されるように、大きさの異なる基準電圧を生成する基準電圧生成回路９２１および基準電圧生成回路９２２をスイッチ９２３を用いて切り替えることで実現可能である。この撮像素子によれば、以下に説明されるように、複数の基準電圧のそれぞれを中心とする複数の確率密度分布が合成されるので、画素電圧の許容範囲を実質的に拡張することができる。
【０１００】
まず、上記数式（１）は下記数式（３）に書き換えることができる。
【０１０１】
【数３】
2017103544.tif 000005
【０１０２】
ここで、簡単化のために、上記数式（３）において積分される確率密度関数に、Ｎ２＝１、σ＝１をそれぞれ代入すると、下記数式（４）が得られる。
【０１０３】
【数４】
2017103544.tif 000006
【０１０４】
ＶＲＥＦ＝０，±１，±３の場合の確率密度関数が図２７に例示される。
【０１０５】
例えば、ＶＲＥＦ＝±１の２つの基準電圧を用意して、これら基準電圧のそれぞれを中心とする２つの確率密度関数を合成（平均化）すると、下記数式（５）が得られる。
【０１０６】
【数５】
2017103544.tif 000007
【０１０７】
また、ＶＲＥＦ＝±１、±３の４つの基準電圧を用意して、これら基準電圧のそれぞれを中心とする４つの確率密度関数を合成（平均化）すると、下記数式（６）が得られる。
【０１０８】
【数６】
2017103544.tif 000008
【０１０９】
これら合成された確率密度関数ｆ２（ｘ）およびｆ３（ｘ）が、確率密度関数ｆ１（ｘ，０）との比較のため図２８にプロットされている。
【０１１０】
図２８にプロットされた確率密度関数ｆ１（ｘ，０）、ｆ２（ｘ）およびｆ３（ｘ）を用いた場合における、画素データｈ１（ＶＰＤ），ｈ２（ＶＰＤ）およびｈ３（ＶＰＤ）は下記数式（７）によって算出することができる。
【０１１１】
【数７】
2017103544.tif 000009
【０１１２】
画素データｈ１（ＶＰＤ），ｈ２（ＶＰＤ）およびｈ３（ＶＰＤ）はそれぞれ図２９にプロットされている。図２９に示されるように、より多くの基準電圧を用いることで、画素電圧の許容範囲を拡張することができる。なお、ここで説明されたよりも多くの基準電圧を用いて、画素電圧の許容範囲をさらに拡張することも可能である。
【０１１３】
以上説明したように、第７の実施形態に係る撮像素子は、複数の基準電圧を用いて画素電圧との比較を行い、基準電圧毎に、「１」を出力する比較器の総数を算出してこれらの総数を平均化することによって画素データを算出する。従って、この撮像素子によれば、複数の基準電圧のそれぞれを中心とする複数の確率密度分布が合成されるので、画素電圧の許容範囲を実質的に拡張することができる。
【０１１４】
（第８の実施形態）  
前述の各実施形態に係る撮像素子は、複数の画素を含むサブアレイ毎に多値の画素データを生成する。故に、この撮像素子から読み出される出力画像の解像度は、画素アレイの総画素数に比べて低くなる。例えば、画素アレイが垂直３８４０画素×水平５１２０画素であって、サブアレイが１６画素×１６画素であるとすると、撮像素子から読み出される出力画像の解像度は垂直２４０画素×水平３２０画素となる。これらの関係は、下記数式（８）によって一般化することができる。
【０１１５】
【数８】
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【０１１６】
数式（８）において、Ｎｉｍａｇｅは撮像素子から読み出すことのできる出力画像の総画素数を表し、ＨおよびＶは画素アレイの水平方向および垂直方向の画素数をそれぞれ表し、Ｎ２はサブアレイの総画素数を表す。
【０１１７】
数式（８）によれば、サブアレイの総画素数を削減することで、撮像素子から読み出すことのできる出力画像の総画素数を向上させることはできる。しかしながら、サブアレイの総画素数を削減すると、当該サブアレイによって用いられる比較器の総数も減少するので、画素データの諧調は粗くなる。さらに、比較器の総数が減少するほど、比較器のオフセット電圧の分布が正規分布から乖離するので、画素電圧と画素データとの関係の線形性が損なわれやすい。
【０１１８】
非特許文献１を参酌すると、有効分解能ＥＮＯＢとサブアレイによって用いられる比較器の総数ｎｃとの間には下記数式（９）が成立する。
【０１１９】
【数９】
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【０１２０】
ここでｎｃ＝Ｎ２であるから、上記数式（８）および数式（９）から下記数式（１０）を導出することができる。
【０１２１】
【数１０】
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【０１２２】
数式（１０）によれば、有効分解能ＥＮＯＢを高くするほど、撮像素子から読み出すことのできる出力画像の総画素数Ｎｉｍａｇｅは減少する。例えば、有効分解能５．５ビットを実現するためには、上記数式（９）によれば４０９６個の比較器が各サブアレイによって用いられる。すなわち、サブアレイは、４０９６画素を含む必要があり、例えば垂直６４画素×水平６４画素となる。このサブアレイを使用すると、画素アレイが垂直３８４０画素×水平５１２０画素の場合に、撮像素子から読み出される出力画像の解像度は垂直６０画素×水平８０画素となる。
【０１２３】
そこで、第８の実施形態に係る撮像素子は、画素アレイが複数のサブアレイ分割法を用いて分割されることを許容する。例えば、図３０Ａ、図３０Ｂ、図３０Ｃおよび図３０Ｄに示されるように４種類のサブアレイ分割法を用いて画素アレイを分割すれば、単一のサブアレイ分割法が採用される場合に比べて、サブアレイの総数は４倍弱に増加するので、撮像素子から読み出される出力画像の解像度も４倍弱向上する。
【０１２４】
図３０Ａに例示される第１のサブアレイ分割法では、画素アレイは左端および上端からそれぞれ垂直および水平にＮ画素ずつ分割される。図３０Ｂに例示される第２のサブアレイ分割法では、画素アレイの垂直方向の分割位置が図３０Ａに比べて右にＮ／２画素ずつずれている。図３０Ｃに例示される第３のサブアレイ分割法では、画素アレイの水平方向の分割位置が図３０Ａに比べて下にＮ／２画素ずつずれている。図３０Ｄに例示される第４のサブアレイ分割法では、画素アレイの垂直方向および水平方向の分割位置がそれぞれ右にＮ／２画素および下にＮ／２画素ずつずれている。
【０１２５】
なお、図３０Ａ、図３０Ｂ、図３０Ｃおよび図３０Ｄに例示されるような４種類のサブアレイ分割法を採用する場合には、図１３の加算回路は図３１に例示される加算回路に変形することができる。
【０１２６】
図３１では、第１のサブアレイ分割法によって得られるサブアレイと垂直方向の分割位置において異なるサブアレイ（図３０Ｂおよび図３０Ｄ）からの２値情報の総和を計算するために、加算回路２００−１．５，２００−２．５，・・・が追加される。すなわち、画素アレイ３００の第Ｎ／２＋１列から第３Ｎ／２列を占めるサブアレイは加算回路２００−１．５に接続され、第３Ｎ／２＋１列から第５Ｎ／２列を占めるサブアレイは加算回路２００−２．５に接続される。
【０１２７】
また、第１のサブアレイ分割法によって得られるサブアレイと水平方向の分割位置において異なるサブアレイ（図３０Ｃおよび図３０Ｄ）については、図４の垂直選択レジスタ３３０の動作タイミングと加算回路２００の動作タイミングとを適宜変形することで、適切に２値情報の総和を計算することができる。
【０１２８】
以上説明したように、第８の実施形態に係る撮像素子は、画素アレイを複数の異なるサブアレイ分割法を用いて分割して、サブアレイを縮小することなく当該画素アレイ内で利用可能なサブアレイの数を実質的に増加させる。従って、この撮像素子によれば、有効分解能を犠牲とせずに、出力画像の解像度を向上させることができる。
【０１２９】
（第９の実施形態）  
前述の第８の実施形態に係る撮像素子は、複数の異なるサブアレイ分割法を利用して、出力画像の解像度の向上を達成する。しかしながら、それでもなお、画素毎に多値の画素データを生成する方式に比べると、サブアレイ毎に画素データを生成する場合の出力画像の解像度は低い。
【０１３０】
そこで、第９の実施形態に係る撮像素子は、前述の第１の実施形態乃至第８の実施形態に係る撮像素子に加えて、画素毎に多値の画素データを生成するための追加の読み出し回路を備える。すなわち、この撮像素子は、低消費電力な撮影モードと高解像度な撮影モードとを選択可能に提供することができる。故に、ユーザは、解像度の向上よりも消費電力の削減を望む場合にはサブアレイ毎に画素データを生成する撮影モードを選択し、消費電力の削減よりも解像度の向上を望む場合には画素毎に画素データを生成する撮影モードを選択すればよい。
【０１３１】
追加の読み出し回路は、例えば、画素電圧をアナログ／ディジタル変換することによって画素毎の画素データを生成するアナログ／ディジタル変換器（ＡＤＣ）を含んでいてもよいし、画素電圧に対応する時間情報を時間／ディジタル変換することによって画素毎の画素データを生成する時間ディジタル変換器（ＴＤＣ）を含んでいてもよい。
【０１３２】
なお、特定の種別のＡＤＣおよびＴＤＣは、比較器を用いて変換を実現する。追加の読み出し回路が係る変換器を含む場合には、図３２に例示されるように、当該変換器と画素１００に含まれるフォトダイオード１１０とが比較器１２０を共用してもよい。変換器およびフォトダイオード１１０が比較器１２０を共用することで回路面積の削減が可能となる。
【０１３３】
図３２の例では、追加の読み出し回路は、シングルスロープ型ＡＤＣ（ＳＳＡＤＣ）を含んでいる。しかしながら、追加の読み出し回路は、ＳＳＡＤＣに限らず、比較器を用いる他の種別のＡＤＣ（例えば、逐次比較型ＡＤＣ、サイクリックＡＤＣなど）を含むことができる。
【０１３４】
以上説明したように、第９の実施形態に係る撮像素子は、前述の第１の実施形態乃至第８の実施形態のようなサブアレイ毎に画素データを生成する撮影モードに加えて、画素毎に画素データを生成する撮影モードを提供する。従って、この撮像素子によれば、ユーザの要求により合致した撮影が可能となる。また、画素毎に画素データを生成する撮影モードを実現する追加の読み出し回路が比較器を用いるＡＤＣまたはＴＤＣを含む場合には、このＡＤＣまたはＴＤＣと画素に含まれるフォトダイオードとが比較器を共用する。比較器を共用することで、回路面積の削減が可能となる。
【０１３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
１００・・・画素
１１０・・・フォトダイオード
１２０・・・比較器
２００，５００・・・加算回路
２１０・・・マルチプレクサ
２２０，５７０，１１１０・・・ＡＮＤゲート
２３０，２６０，５４０，５６０，１１２０・・・カウンタ
２４０，５１０・・・制御回路
２５０，５２０・・・発振回路
３００・・・画素アレイ
３１０・・・サブアレイ
３２０，８２０，９２１，９２２・・・基準電圧生成回路
３３０・・・垂直選択レジスタ
３４０，４４０・・・水平転送レジスタ
５３０・・・１／Ｎ分周回路
５５０・・・デマルチプレクサ
６５０・・・補正回路
７６０・・・カラム回路
７７０・・・露光時間制御回路
７８０，８８０，９８０・・・タイミング制御回路
９２３・・・スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３１】
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【図３２】
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