(57)【要約】【課題】製造コストを削減できる半導体装置及び製造方法を提供すること。【解決手段】  実施形態に係る半導体装置の製造方法は、半導体基板の上方に導電材料を含む第１膜２１を形成する工程と、第１膜２１の上にシリコン及び窒素を含む第２膜２２を形成する工程と、第２膜の上に導電材料を含む第３膜２１を形成する工程と、第２膜２２の一部を露出する工程と、第２膜２２をウエットエッチングする工程とを備える。ウエットエッチング工程において、第１及び第３膜２１の側面にそれぞれシリコンを含む第１及び第２絶縁膜２３を析出し、第１及び第３膜２１の間の一部を第１及び第２絶縁膜２３によって閉塞することにより第１及び第３膜の間に空隙ＡＧを形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の上方に導電材料を含む第１膜を形成する工程と、
前記第１膜の上にシリコン及び窒素を含む第２膜を形成する工程と、
前記第２膜の上に導電材料を含む第３膜を形成する工程と、
前記第２膜の一部を露出する工程と、
前記第２膜をウエットエッチングする工程と
を備え、
前記ウエットエッチング工程において、前記第１及び第３膜の側面にそれぞれシリコンを含む第１及び第２絶縁膜を析出し、前記第１及び第３膜の間の一部を前記第１及び第２絶縁膜によって閉塞することにより前記第１及び第３膜の間に空隙を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上方に導電材料を含む第１膜を形成する工程と、
前記第１膜の上にシリコン及び窒素を含む第２膜を形成する工程と、
前記第２膜の上に導電材料を含む第３膜を形成する工程と、
前記第２膜の一部を露出する工程と、
前記第２膜をウエットエッチングし、前記第１及び第３膜の側面にそれぞれシリコンを含む第１及び第２絶縁膜を析出する工程と、
前記第１及び第２絶縁膜の間に第３絶縁膜を埋め込み、前記第１及び第３膜の間の一部を前記第１、第２、及び第３絶縁膜によって閉塞することにより前記第１及び第３膜の間に空隙を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記ウエットエッチング工程は、燐酸を含むエッチング溶液を前記第２膜に供給することにより前記第２膜をエッチングすることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ウエットエッチング工程において、エッチング溶液に浸された前記半導体基板の揺動速度、揺動幅、揺動向き、及び揺動時間の少なくとも１つを制御することにより、前記空隙の大きさを制御する
ことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に設けられた第１の配線層と、
前記第１の配線層の上方に前記第１の配線層と離間して設けられた第２の配線層と、
前記第１の配線層表面の一部を被覆する絶縁性の第１のシリコン析出膜と、
前記第２の配線層表面の一部を被覆する絶縁性の第２のシリコン析出膜と
前記第１及び第２の配線層の間の一部が前記第１及び第２のシリコン析出膜により閉塞されて前記第１及び第２の配線層の間に形成された空隙と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８９５８７号公報
【特許文献２】特開２０１２−１７４８８７号公報
【特許文献３】特開２００９−２２４４６５号公報
【特許文献４】特開平１０−６４８７８号公報
【特許文献５】特開平０９−２７５０９１号公報
【特許文献６】特開２０１４−７２３８９号公報
【特許文献７】特開２０１４−９９４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造コストを低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体基板の上方に導電材料を含む第１膜を形成する工程と、第１膜の上にシリコン及び窒素を含む第２膜を形成する工程と、第２膜の上に導電材料を含む第３膜を形成する工程と、第２膜の一部を露出する工程と、第２膜をウエットエッチングする工程とを備える。ウエットエッチング工程において、第１及び第３膜の側面にそれぞれシリコンを含む第１及び第２絶縁膜を析出し、第１及び第３膜の間の一部を第１及び第２絶縁膜によって閉塞することにより第１及び第３膜の間に空隙を形成する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置におけるブロック図である。
【図２】図２は、第１実施形態に係る半導体装置におけるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体装置におけるメモリセルアレイの断面図である。
【図４】図４は、第１実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図５】図５は、第１実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図６】図６は、第１実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図７】図７は、第１実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図８】図８は、第１実施形態に係る半導体装置の製造方法におけるシリコン窒化膜のウエットエッチング条件と、シリコン酸化膜の析出速度との関係を示すテーブルである。
【図９】図９は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１０】図１０は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１１】図１１は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１２】図１２は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１３】図１３は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１４】図１４は、第２実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１５】図１５は、第３実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【図１６】図１６は、第３実施形態に係る半導体装置の製造方法における製造工程を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体装置及びその製造方法について説明する。以下では半導体装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について
１．１．１  半導体装置の全体構成について
まず、半導体装置の全体構成について説明する。図１は、ＮＡＮＤ型フラッシュメモリ１００の全体構成を示すブロック図である。
【００１０】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
【００１１】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
【００１２】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
【００１３】
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。そして、各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１５を含む。ＮＡＮＤストリング１１５内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリング１１５の数は任意である。
【００１４】
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線を選択する。
【００１５】
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１６】
ソース線ドライバ１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を印加する。
【００１７】
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を備える。
【００１８】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００１９】
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
【００２０】
１．１．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１１１の構成について説明する。図２は、メモリセルアレイ１１１の回路図である。
【００２１】
図２に示すように、ＮＡＮＤストリング１１５の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に選択トランジスタＳＴ１及びＳＴ２の各個数は任意である。
【００２２】
メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２３】
同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に共通に接続される。
【００２４】
同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＳＧＳに共通に接続される。
【００２５】
同一のブロックＢＬＫ内にある各ＮＡＮＤストリング１１５のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。
【００２６】
メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に接続され、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。
【００２７】
次に、メモリセルアレイ１１１の構造の詳細について説明する。図３は、ストリングユニットＳＵ０及びＳＵ１の断面図である。
【００２８】
図３に示すように、半導体基板１０に平行な第２方向Ｄ２に沿って、ストリングユニットＳＵとソース線コンタクトＬＩとが周期的に配置されている。各ストリングユニットＳＵにおいて、半導体基板１０に垂直な第３方向Ｄ３に沿ってＮＡＮＤストリング１１５が形成されている。そして、ストリングユニットＳＵ内の複数のＮＡＮＤストリング１１５は、第１方向Ｄ１に沿って１列に配置されている。ソース線コンタクトＬＩは、例えば第１方向Ｄ１に延びるライン形状をしている。
【００２９】
次に、ＮＡＮＤストリング１１５の構造について詳細に説明する。半導体基板１０の表面領域には、ｐ型ウェル１１が設けられている。ｐ型ウェル１１の表面領域には、ｎ＋型拡散層１２が設けられている。そして半導体基板１０上には、絶縁層２０が形成され、その上にセレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＤとして機能する配線層２１が互いに間隔を空けて順次積層されている。絶縁層２０としては、例えばシリコン酸化膜が用いられる。配線層２１は導電材料から構成され、例えばタングステンを用いて形成される。また各配線層２１を被覆するように絶縁膜２３が形成され、隣接する配線層２１の間には、隣接する絶縁膜２３に挟まれたエアギャップＡＧ（空隙）が形成されている。絶縁膜２３としては、例えばシリコン酸化膜が用いられる。図３の例では、絶縁膜２３とメモリホールＭＨの側面によりエアギャップＡＧが三角形状を有している。なお、この場合の三角形状には、三角形の辺が彎曲している場合、あるいは、角が丸まっている場合も含まれる。
【００３０】
これらの配線層及び絶縁膜を貫通してｐ型ウェル１１に達するメモリホールＭＨが形成されている。メモリホールＭＨの側面にはブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順次形成され、メモリホールＭＨの内部は半導体層１６により埋め込まれている。ブロック絶縁膜１３及びトンネル絶縁膜１５としては、例えばシリコン酸化膜が用いられる。電荷蓄積層１４としては、例えばシリコン窒化膜が用いられる。半導体層１６としては、例えば多結晶シリコンが用いられる。メモリホールＭＨ内の半導体層１６は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。以下、メモリホールＭＨ内に埋め込まれたブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６により形成される柱を「メモリピラーＭＰ」と呼ぶ。各ストリングユニットＳＵに含まれる複数のメモリピラーＭＰは、その上面に図示せぬコンタクトプラグが形成され、それぞれ異なるビット線ＢＬに接続される。
【００３１】
このメモリピラーＭＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が構成される。同様に、このメモリピラーＭＰとセレクトゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が構成される。
【００３２】
なお、セレクトゲート線ＳＧＤ及びＳＧＳは２層以上設けられていても良く、その数は限定されるものではない。更に、ＮＡＮＤストリング１１５には、ダミーのメモリセルトランジスタＭＴが含まれても良い。この場合、ダミーワード線ＷＬが例えばセレクトゲート線ＳＧＳとワード線ＷＬ０の間、あるいはセレクトゲート線ＳＧＤとワード線ＷＬ７の間に設けられても良い。
【００３３】
更に、各ストリングユニットＳＵに含まれる複数のＮＡＮＤストリング１１５は、第１方向Ｄ１に沿って１列に配置された構成に限られず、２列以上の並列に配置されても良く、千鳥状に配置されても良い。
【００３４】
また、ソース線コンタクトＬＩは、底面がｎ＋型拡散層１２に接続され、上面が図示せぬソース線ＳＬに接続される。ソース線コンタクトＬＩとしては、例えば多結晶シリコンが用いられる。ソース線コンタクトＬＩの側面には、絶縁層２４が形成されている。具体的には、絶縁層２４は、第１方向Ｄ１両側からソース線コンタクトＬＩを挟むように形成される。絶縁層２４としては、例えばシリコン酸化膜が用いられる。なお、絶縁層２４は省略されても良い。
【００３５】
１．２  エアギャップの形成方法について
次に、エアギャップＡＧの形成方法について説明する。図４乃至図７は、半導体装置の製造工程におけるメモリセルアレイの断面図である。本実施形態では、隣接する配線層２１の間に形成された絶縁層をウエットエッチングする際、エッチングと同時に絶縁膜２３を析出させ、この絶縁膜２３により配線層２１の空隙の封をしてエアギャップＡＧを形成するようにしている。
【００３６】
まず図４に示すように、ストリングユニットＳＵは、配線層２１と絶縁層２２とが交互に複数層積層されており、ストリングユニットＳＵ全体が絶縁層２０で被覆されている。すなわち、ワード線ＷＬ、並びにセレクトゲート線ＳＧＤ及びＳＧＳの隣接する配線層２１の間には、絶縁層２２が形成されている。
【００３７】
以下では、絶縁層２２としてシリコン窒化膜が用いられ、絶縁膜２３がシリコン酸化膜である場合を例に挙げて説明する。
【００３８】
なお、絶縁層２２は、シリコン窒化膜に限定されず、構成元素としてシリコンと窒素を含み、Ｓｉ−Ｎ結合を有する絶縁材料、例えばシリコン酸窒化膜が用いられても良い。更には、絶縁層２２は、シリコンと窒素を含む絶縁材料に限定されず、配線層２１とウエットエッチングによる必要な選択比が得られ、反応生成物（絶縁膜２３）を析出可能な材料であれば良い。
【００３９】
次に図５に示すように、各ストリングユニットＳＵの絶縁層２２の端部（側面）を露出するように、第１方向Ｄ１に沿って、スリットＳＴを形成する。すなわち第２方向Ｄ２に向かってスリットＳＴとストリングユニットＳＵを交互に配置する。
【００４０】
次に図６に示すように、絶縁層２２をウエットエッチングする。この時、エッチング溶液から析出した絶縁膜２３が、絶縁層２０の上面、スリットＳＴの側面（絶縁層２０の側面）及び底面（半導体基板１０の表面）、並びに配線層２１を被覆する。これによりウエットエッチングにより形成された配線層２１の間の空隙の一部を隣接する絶縁膜２３が閉塞してエアギャップＡＧを形成する。より具体的には、半導体基板１０をシリコン窒化膜のエッチング溶液に浸漬すると、スリットＳＴ内において、露出した絶縁層２２（シリコン窒化膜）がウエットエッチングされ、隣接する配線層２１の間に空隙が形成される。この時、例えばエッチング溶液を撹拌しないと、半導体基板１０の近傍、より具体的には絶縁層２２（シリコン窒化膜）がエッチングされた領域付近において、エッチング溶液中のシリコン濃度が上昇する。そして、シリコン濃度がエッチング溶液の飽和溶解度を超えると絶縁膜２３（シリコン酸化膜）が析出する。絶縁膜２３（シリコン酸化膜）は、配線層２１の端部において厚く形成されるため、空隙が封をされる。これにより、上下に隣接する絶縁膜２３（シリコン酸化膜）とブロック絶縁膜１３とに囲まれたエアギャップＡＧを形成する。
【００４１】
次に図７に示すように、スリットＳＴ内に例えばシリコン酸化膜からなる絶縁層２４による側壁を形成し、絶縁膜２３を被覆する。より具体的には、スリットＳＴ内及び絶縁層２０の上面の全面を被覆するように絶縁層２４を成膜した後、絶縁層２０の上面及びスリットＳＴの底部に形成された絶縁膜２３及び絶縁層２４をエッチングにより除去することにより、スリットＳＴ内に絶縁層２４による側壁が形成される。
【００４２】
そして、図３に示すように、スリットＳＴ内を半導体層で埋め込むことにより、ソース線コンタクトＬＩが形成される。
【００４３】
なお、絶縁層２２をウエットエッチングした後に、熱処理を行っても良い。これによりエアギャップＡＧ内及び絶縁膜２３内の水分の除去、あるいは絶縁膜２３の改質を行っても良い。
【００４４】
更に、隣接する配線層２１の間において絶縁層２２は完全に除去されず、例えばメモリピラーＭＰの近傍に残存していても良い。
【００４５】
更に、絶縁層２２として例えばシリコン窒化膜を用いた場合、シリコン窒化膜の成膜後、あるいは、スリットＳＴを形成してシリコン窒化膜が露出している段階で、窒素雰囲気による熱処理を行っても良い。熱処理によりシリコン窒化膜の膜質を改質する（例えば膜密度、あるいは窒素含有率（Ｎ／Ｓｉ比）を高くする）ことにより、シリコン窒化膜のウエットエッチングレートを制御しても良い。
【００４６】
１．３  シリコン窒化膜のウエットエッチングについて
次に、シリコン窒化膜のウエットエッチングについて詳細に説明する。
【００４７】
シリコン窒化膜（絶縁層２２）のウエットエッチングには、燐酸（Ｈ３ＰＯ４）を含むエッチング溶液が用いられる。そして、例えば１００℃〜２００℃程度に加熱されたエッチング溶液に半導体基板１０が浸漬されることにより、ウエットエッチングが実行される。シリコン窒化膜と燐酸の反応式は、
３Ｓｉ３Ｎ４+３６Ｈ２Ｏ+４Ｈ３ＰＯ４→９Ｓｉ（ＯＨ）４+４（ＮＨ４）３ＰＯ４
で表され、エッチング溶液中には反応生成物の１つとしてオルトケイ酸が溶解している。
【００４８】
そして、シリコン窒化膜のエッチングが進行し、エッチング溶液中のオルトケイ酸濃度（すなわちシリコン濃度）が飽和溶解度（例えば１００ｐｐｍ＠１００℃）を超えると脱水縮合反応によりシリコン酸化膜（絶縁膜２３）が析出する。なお、析出したシリコン酸化膜の膜密度は、プラズマＣＶＤを用いて成膜したシリコン酸化膜の膜密度と同等かそれ以下となる。
【００４９】
本実施形態では、前述のウエットエッチング条件とシリコン酸化膜の析出との関係に着目して、半導体基板１０の近傍においてエッチング溶液中のシリコン濃度を高くすることにより、シリコン酸化膜を析出させている。そして、ウエットエッチング条件及びウエットエッチング時間によりシリコン酸化膜の析出量を制御して、配線層２１の間の空隙の閉塞率（エアギャップＡＧの大きさ）を制御している。より具体的には、例えば半導体基板１０をエッチング溶液中に静置して浸漬した場合、すなわちエッチング溶液がほとんど撹拌されていない場合、隣接する配線層２１の間においては、シリコン窒化膜（絶縁層２２）がエッチングされることによりエッチング溶液中のシリコン濃度が上昇し、シリコン酸化膜（絶縁膜２３）が析出する。エッチングされるシリコン窒化膜の量が多い方がエッチング溶液中に溶解するシリコンの量が多くなる。このため、シリコン酸化膜の析出量が増えるので、例えば空隙の閉塞率は高くなる。すなわちエアギャップは小さくなる傾向にある。また、絶縁層２０の上面や側面にはエッチング対象となるシリコン窒化膜が存在しないが、スリットＳＴ内部から排出された溶解したシリコン（オルトケイ酸）が半導体基板１０の近傍に滞留しているため、スリットＳＴ内部同様にシリコン酸化膜（絶縁膜２３）が析出する。
【００５０】
次に、ウエットエッチング条件と析出速度との関係について詳細に説明する。図８は、ウエットエッチング条件と析出速度との関係を示すテーブルである。
【００５１】
図８に示すように、シリコン濃度の高いエッチング溶液を用いると、シリコン酸化膜の析出速度は速くなる。
【００５２】
また、エッチング溶液中の燐酸濃度を高くすると、エッチング溶液中のシリコン飽和溶解度が上昇するため、シリコン酸化膜は析出しにくくなり、析出速度は遅くなる。
【００５３】
また、燐酸温度（エッチング溶液の温度）を高くすると、エッチング溶液中のシリコンの許容飽和溶解度が上昇するため、シリコン酸化膜は析出しにくくなり、析出速度は遅くなる。
【００５４】
また、半導体基板１０の表面におけるエッチング溶液の流速を上昇させると、エッチング溶液がより撹拌されるため、半導体基板１０の近傍におけるエッチング溶液中のシリコン濃度が上昇しにくくなる。よって、シリコン酸化膜は析出しにくくなり、析出速度は遅くなる。なお、シリコン窒化膜のエッチングレートは、エッチング溶液の流速にほとんど依存しない。
【００５５】
従って、例えばシリコン酸化膜の析出速度を低減させたい場合は、エッチング溶液のシリコン濃度を下げる、燐酸濃度を上げる、エッチング溶液の温度を高くする、あるいはエッチング溶液の流速を上げれば良い。
【００５６】
次に、エッチング溶液の流速について、より具体的に説明する。例えばエッチング溶液の循環速度、並びに浸漬した半導体基板１０の揺動速度、及び揺動幅のいずれかを増加させることにより、半導体基板１０の表面におけるエッチング溶液の流速を増加させることができる。また、半導体基板１０の揺動向きを変えると、エッチング溶液の撹拌の状況が異なってくる。
【００５７】
例えば半導体基板１０は、半導体基板１０と平行な向きに揺動させると、半導体基板１０と垂直な向きに揺動させた場合より、半導体基板１０の表面において、よりエッチング溶液が撹拌される。このためシリコン酸化膜の析出速度が遅くなる。また、半導体基板１０をエッチング溶液に浸漬している際、揺動時間を長くすると、エッチング溶液はより撹拌されるため、シリコン酸化膜の析出速度が遅くなる。
【００５８】
本実施形態におけるシリコン窒化膜のウエットエッチングは、前述のシリコン濃度、燐酸濃度、燐酸温度（エッチング溶液の温度）、エッチング溶液の循環速度、半導体基板１０の揺動速度、揺動幅、揺動向き、及び揺動時間のいずれかを制御可能なウエットエッチング装置で実行される。
【００５９】
なお、エッチング溶液内において半導体基板１０を揺動させる場合について説明したが、例えば超音波振動装置等を用いてエッチング溶液を撹拌しても良い。
【００６０】
更に、エッチング溶液の流速は、ウエットエッチング中に任意に変更可能である。例えば、エッチング溶液に半導体基板１０を静置浸漬した状態からある一定時間経過後、半導体基板１０を揺動させて、シリコン酸化膜の析出を抑制しても良い。
【００６１】
１．４  本実施形態に係る効果について
次に、本実施形態に係る効果について説明する。
【００６２】
一般的に隣接する配線層の間にエアギャップを形成する場合、配線層の間にスリットを形成後、例えばプラズマＣＶＤ（chemical vapor deposition）を用いて成膜レートの速い（ステップカバレッジの悪い）シリコン酸化膜を成膜することにより、配線端部において隣接する配線層の間に封をして、エアギャップを形成する方法が知られている。但し、この場合、半導体基板の上面におけるシリコン酸化膜の成膜レートが最も速くなるため、例えばスリット内部に積層された配線層の端部がそれぞれ露出し、隣接する配線層の間に空隙を有する構造では、先にスリットの間口部が封をされてしまう。あるいは、積層の配線層において、上層に位置する２つ配線層の間（空隙）ほど先に封をされてしまい、上層と下層にそれぞれ位置する配線層の間ではエアギャップの形状が異なるといった問題が生じる。これに対して、配線層の端部に凸部を設けて２つの配線層の間の間口を狭くした構造を形成し、ステップカバレッジの良い成膜条件でシリコン酸化膜を成膜することにより、エアギャップを形成する方法がある。但し、この場合、製造工程数が大幅に増加し、製造コストが増加する問題がある。
【００６３】
これに対し、本実施形態に係る構成では、隣接する配線層２１の間に絶縁層２２を有する構造において、絶縁層２２のウエットエッチング時に、絶縁層２２がエッチングされた領域（空隙）の近辺で絶縁膜２３を析出させることにより、空隙に封をしてエアギャップＡＧを形成することができる。よって、新たなエッチング工程あるいは成膜工程等を追加することなくエアギャップＡＧを形成できる。従って、エアギャップＡＧ形成による製造工程数及び製造コストの増加を抑制できる。
【００６４】
更に本実施形態では、絶縁層２２のウエットエッチング時に、半導体基板１０の表面におけるエッチング溶液の流速を低下させることにより、半導体基板１０の近傍、すなわち絶縁層２２がエッチングされた領域近傍におけるエッチング溶液中のシリコン濃度を高くして、絶縁膜２３を析出させている。よって、絶縁膜２３を析出したい場所を絶縁層２２で形成することにより、析出場所を制御することができる。これにより、スリット内部に積層の配線層が露出したような複雑な構造においても、エアギャップを形成することができる。
【００６５】
更に本実施形態では、隣接する配線層の間にエアギャップＡＧを形成することにより、配線間容量を低減することができる。よって配線間容量による信号の遅延が低減され、処理速度を向上することができる。さらに配線間容量を低減できるため、配線間隔を狭くすることができ、半導体装置の微細化ができる。
【００６６】
更に本実施形態では、析出した絶縁膜２３を用いることにより、配線間容量をより低減することができる。例えば析出したシリコン酸化膜（絶縁膜２３）は、ＴＥＯＳ（tetraethyl orthosilicate）やＳｉＨ４を用いたプラズマＣＶＤにより成膜されたシリコン酸化膜よりも膜密度が低い傾向がある。このため、析出したシリコン酸化膜は、プラズマＣＶＤにより成膜されたシリコン酸化膜よりも比誘電率が低い。従って、配線間容量をより低減することができる。
【００６７】
更に本実施形態では、絶縁層２２のウエットエッチングにおいて、エッチング溶液の循環速度、並びに半導体基板１０の揺動速度、及び揺動幅を制御して、エッチング溶液の流速を低下させることにより、絶縁層２２がエッチングされた領域近傍におけるエッチング溶液のシリコン濃度を高くすることができる。よって、これらの制御により、シリコン酸化膜の析出量を制御し、空隙の閉塞率（エアギャップＡＧの大きさ）を制御することができる。
【００６８】
更に本実施形態では、絶縁層２２のウエットエッチングにおいて、半導体基板１０の揺動向き、及び揺動時間を制御して、エッチング溶液の撹拌を制御することにより、絶縁層２２がエッチングされた領域近傍におけるエッチング溶液のシリコン濃度を制御することができる。よって、空隙の閉塞率を制御することができる。
【００６９】
更に本実施形態では、絶縁層２２のウエットエッチングにおいて、エッチング溶液中のシリコン濃度を上昇させることにより、絶縁膜２３の析出速度を速くできる。よって、絶縁膜２３の析出速度を制御することにより、空隙の閉塞率を制御することができる。
【００７０】
更に本実施形態では、燐酸濃度、燐酸温度（エッチング溶液の温度）を制御して、エッチング溶液中のシリコンの許容飽和溶解度を制御することにより、絶縁膜２３の析出速度を制御できる。これにより、空隙の閉塞率を制御することができる。
【００７１】
更に本実施形態では、例えば熱処理等により絶縁層２２の膜質を改質することにより、絶縁層２２のウエットエッチングレートを変化させ、空隙の閉塞率を変化させることができる。より具体的には、例えばシリコン窒化膜（絶縁層２２）を窒素雰囲気で熱処理すると、シリコン窒化膜の窒素含有率（Ｎ／Ｓｉ比）が高くなり、膜密度が高くなる。この結果、シリコン窒化膜のウエットエッチングレートが低下するため、シリコン酸化膜の析出速度が遅くなる。よって、ウエットエッチングを同じ時間行った場合、熱処理をおこなったシリコン窒化膜の方が、空隙の閉塞率は低くなる。
【００７２】
２．第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第１実施形態とは、配線層の形成方法が異なる。以下では、第１実施形態と異なる点についてのみ説明する。
【００７３】
２．１  エアギャップの形成方法について
エアギャップＡＧの形成方法について説明する。図９乃至図１４は、半導体装置の製造工程におけるメモリセルアレイの断面図である。
【００７４】
まず図９に示すように、ストリングユニットＳＵは、犠牲膜２５と絶縁層２２（シリコン窒化膜）とが交互に複数層積層されており、ストリングユニットＳＵ全体が絶縁層２０で被覆されている。犠牲膜２５は、絶縁層２０及び絶縁層２２に対して、ウエットエッチングレートが十分に速い材料で形成される。
【００７５】
より具体的には、例えば絶縁層２０がプラズマＣＶＤにより形成されたシリコン酸化膜である場合、例えば膜密度が低い無機ＳＯＧ（spin on glass）膜を犠牲膜２５に用いると、プラズマＣＶＤにより形成されたシリコン酸化膜２０より、弗酸系のエッチング溶液によるウエットエッチングレートを高くすることができる。
【００７６】
次に図１０に示すように、各ストリングユニットＳＵの犠牲膜２５及び絶縁層２２の端部（側面）が露出するように、スリットＳＴが形成される。
【００７７】
次に図１１に示すように、犠牲膜２５がウエットエッチングされ、絶縁層２０と絶縁層２２の間及び隣接する絶縁層２２の間に空隙が形成される。
【００７８】
次に図１２に示すように、半導体基板１０上方全面を被覆するように、例えばバリアメタルとして窒化チタン２６がＣＶＤにより成膜される。次に、例えばタングステン２７がＣＶＤにより成膜される。これらにより、絶縁層２０と絶縁層２２の間及び隣接する絶縁層２２の間に形成された空隙が埋め込まれる。
【００７９】
次に図１３に示すように、絶縁層２０の上面及びスリットＳＴ側壁のタングステン２７及び窒化チタン２６がエッチングにより除去される。これにより、配線層２１が窒化チタン２６及びタングステン２７が形成される。よって、タングステン２７は、上下面が窒化チタン２６により覆われている。
【００８０】
次に図１４に示すように、絶縁層２２がウエットエッチングされ、この時、絶縁膜２３（シリコン酸化膜）及びエアギャップＡＧが形成される。
【００８１】
なお、ここではバリアメタルとして窒化チタン２６を用いた場合について説明したが、絶縁層２２のウエットエッチング溶液に対してエッチング耐性が高い材料あれば良く、タングステン２７も導電性の金属膜であれば良い。更に、配線層２１の上下面が例えばシリコン酸化膜の薄膜により被覆されていても良い。
【００８２】
２．２  本実施形態に係る効果について
本実施形態に係る構成では、上記第１実施形態と同様の効果を得ることができる。
【００８３】
更に本実施形態では、配線層２１の上下面を絶縁層２２のウエットエッチング溶液に対してエッチング耐性が高い材料を用いて被覆することができる。これによりウエットエッチング時に、配線層２１がエッチングされ、配線層の厚みが減少することを抑制することができる。
【００８４】
３．第３実施形態
次に、第３実施形態に係る半導体装置について説明する。第１及び第２実施形態とは、隣接する配線層の間の空隙の封止方法が異なる。以下では、第１実施形態と異なる点についてのみ説明する。
【００８５】
３．１  エアギャップの形成方法について
エアギャップＡＧの形成方法について説明する。図１５及び図１６は、半導体装置の製造工程におけるメモリセルアレイの断面図である。
【００８６】
まず図１５に示すように、絶縁層２２（シリコン窒化膜）のウエットエッチングを行い、同時に絶縁膜２３（シリコン酸化膜）を形成する。このとき、第１及び第２実施形態よりも析出する絶縁膜２３の量を少なくし、配線層２１の間の空隙が、絶縁膜２３により封をされないようにする。
【００８７】
次に図１６に示すように、絶縁層２４を成膜する。このとき絶縁膜２３及び空隙が絶縁層２４により被覆され、配線層２１の空隙が封をされる。これによりエアギャップＡＧが形成される。次に絶縁層２４がエッチバックされることにより、スリットＳＴ内において絶縁層２４による側壁が形成される。
【００８８】
３．２  本実施形態に係る効果について
本実施形態に係る構成では、上記第１及び第２実施形態と同様の効果を得ることができる。
【００８９】
更に本実施形態では、配線層２１の間の空隙を絶縁膜２３及び絶縁層２４を用いて封をすることによりエアギャップＡＧを形成することができる。よって、絶縁層２２のウエットエッチング時には空隙が封をされていないため、空隙内へのエッチング溶液の残留を抑制することができる。
【００９０】
更には本実施形態では、絶縁層２４により空隙が封をされる。このため、例えば隣接する配線層２１の間の幅にばらつきがある場合、あるいは絶縁膜２３の析出速度にばらつきが生じた場合においても、絶縁層２４により、より確実に空隙の封をすることができる。
【００９１】
４．変形例等
上記実施形態に係る半導体装置の製造方法は、半導体基板の上方に第１膜(21@図4)を形成する工程と、第１膜の上にシリコン及び窒素を含む第２膜(22@図4)を形成する工程と、第２膜の上に導電材料を含む第３膜(21@図4)を形成する工程と、第２膜の一部を露出する工程と、第２膜をウエットエッチングする工程(図6)とを備える。ウエットエッチング工程において、第１及び第３膜の側面にそれぞれシリコンを含む第１及び第２絶縁膜(23@図6)を析出し、第１及び第３膜の間の一部を第１及び第２絶縁膜によって閉塞することにより第１及び第３膜の間に空隙(AG@図6)を形成する。
【００９２】
上記実施形態を適用することにより、製造コストを低減できるエアギャップ構造を有する半導体装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【００９３】
例えば上記実施形態において、スリットＳＴが形成されたが、配線層２１とシリコン窒化膜２２を貫通するホールが形成されても良い。
【００９４】
例えば上記実施形態において、配線層２１とシリコン窒化膜２２を貫通するメモリホールＭＨが形成された後に、このメモリホールＭＨを用いてエアギャップＡＧが形成されても良い。
【００９５】
更に上記実施形態において、半導体基板１０とセレクトゲート線ＳＧＳの間にエアギャップＡＧが形成されても良く、セレクトゲート線ＳＧＤと図示せぬ上方の配線層との間にエアギャップが形成されても良い。
【００９６】
更に上記実施形態は、第１乃至第３実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリにも適用できる。例えば、ＮＡＮＤストリング１１５の半導体層が半導体基板上方に向かってＵ字型をした構成でも良い。更には、ＮＡＮＤ型フラッシュメモリに限定されず、他の記憶素子を用いた半導体記憶装置においても適用できる。更には、半導体記憶装置に限定されず、配線層が積層された半導体装置においても適用できる。
【００９７】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９９】
１０…半導体基板、１１…ｐ型ウェル、１２…ｎ＋型拡散層、１３、１５、２０、２２、２４、２５…絶縁層、１４…電荷蓄積層、１６…半導体層、２１…配線層、２３…絶縁膜、２６…窒化チタン、２７…タングステン、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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