(57)【要約】【課題】１ビットのみの冗長信号の追加で、移動平均偏差が入力ビット数の過半数となるように動作を行う。【解決手段】本発明は、本発明は移動平均偏差調整回と移動平均偏差状態確認回路によって、移動平均偏差状態の確認を行い、移動平均偏差が入力信号のＮビットの過半数となるように動作を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎビットの入力信号に対して、”０”値であるＭＳＢが追加されたＮ＋１ビットの信号が第１の入力端子に入力されるＮ＋１個の第１の２入力排他的論理和群と、前記第１の２入力排他的論理和回路のＮ＋１ビットの出力から、その中に含まれる”１”値の数がＮ＋１ビットに対して、過半数であるかどうかを判定する過半数判定回路と、前記の過半数判定回路の１ビットの出力を第１の入力とし、累計の出力信号と入力信号の移動平均偏差によって定まる移動平均偏差状態判定信号を第２の入力とする、入力信号と出力信号の移動平均偏差を均等に保つための信号の生成と移動平均偏差状態の確認を行う移動平均偏差調整回路と、前記の移動平均偏差調整回路のＮ／２ビットの移動平均偏差状態判定信号を入力とし、現在の移動平均偏差状態判定信号の値が入力信号のＮビットに対し、過半数以上かどうかを判定する移動平均偏差状態確認回路と、前記の移動平均偏差調整回路の１ビットの出力を第１の入力とし、Ｎビットの入力信号に対して、”０”値であるＭＳＢが追加されたＮ＋１ビットの信号を第２の入力とする第２の２入力排他的論理和群と、前記第２のＸＯＲのＮ＋１ビットの出力を入力とするフリップフロップ回路群からなり、フリップフロップ回路の出力が、第１の２入力排他的論理和回路の第２の入力端子に接続され、前記第１のフリップフロップ回路の出力が出力信号となる信号変換回路であって、第１の移動平均偏差調整回路と第１の移動平均偏差状態確認回路によって、移動平均偏差状態の確認を行い、移動平均偏差がＮビットの過半数となるように動作を行う符号変換回路。
【請求項２】
前記の請求項１の符号変換回路と、請求項１の符号変換回路から受け取ったＮ＋１ビットの入力信号に対して、Ｎビットの入力を第１の入力、１ビットのＭＳＢを第２の入力とする排他的論理和から構成される信号変換送受信システム。
【請求項３】
Ｎ個の前記の請求項２の信号変換送受信システムから構成される信号変換送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１ビットのみの冗長ビットの追加で、移動平均偏差が入力ビット数の過半数となるように動作を行う符号変換回路に関するものである。
【背景技術】
【０００２】
図５は従来技術である８Ｂ／１０Ｂトグル変換回路を示す説明図である。本方式は８Ｂ／１０Ｂ変換テーブルを利用したものである。８Ｂ／１０Ｂ変換は変換テーブルに従い８ビットのデータを３ビットと５ビットに分け、それぞれに１ビットの信号を付加し、１０ビットのデータに変換する方式である。その際、２値の移動平均偏差状態確認により、出力信号の制御を行い、出力信号の１の数が４、５もしくは６になるように選択される。したがって、トグル変換回路によりひとつ前の出力信号との排他的論理和をとることにより、スイッチング数を４、５もしくは６ビットに保つことで、移動平均偏差の安定化を図る符号変換回路である。図６は電源スタック構造の回路を示す説明図である。従来技術である８Ｂ／１０Ｂトグル変換回路を用い、電源スタック構造の回路システムを構成することにより、中間電位の安定化を図ることで、上下の回路において電源電圧の半分の電圧で回路を動作させることが可能となる。
【０００３】
しかし、８Ｂ／１０Ｂトグル方式を用いた場合、８Ｂｉｔを１０Ｂｉｔに変換する方式であるため、２ビットの冗長信号が必要であるという問題点があった。図７は前記の従来技術を使用し構成した信号変換送受信システムを示す説明図である。３２Ｂｉｔの入力信号に対し、４０本の伝送路が必要であり、８Ｂｉｔにつき２つの冗長信号が必要である。
【０００４】
本発明は、１ビットのみの冗長ビットの追加で、移動平均偏差が入力ビット数の過半数となるように動作を行い、電源スタック構造の回路システムにおける中間電位の安定化を図る符号変換回路に関するものである。
【０００５】
特許文献１（特開２０１１−１８７１５３）に移動平均偏差の安定化を図る符号変換システムの代表例、特許文献２（特開２００８−２９５０３６）に電源スタック構造の回路の代表例を示す。
【０００６】
特許文献１はコアブロックからデータグループを受信後、シードを用いてデータグループの０と１のビット数がランダム、もしくは類似ランダムに分布するようにデータグループを変換する構成である。特許文献１に開示の発明では、シードを用い、ランダムなデータパターンを生成するため、これまでの入力信号の推移に依存した中間電位の安定化は測れない。
【０００７】
特許文献２ではスタック内の各ブロックに電源装置を有しており、それによって発生させる内部バイアスと各ブロックに配置された差動電源回路により、中間電位を調整する回路方式である。特許文献２に開示の発明では入力電位の移動平均差の安定化を図ることはできない。
【０００８】
非特許文献１に移動平均偏差の安定化を図り、電源スタックシステムにおける中間電位の安定化を図るシステムの代表例を示す。
【０００９】
非特許文献１は８Ｂ／１０Ｂトグル方式を用い、電源スタックシステムにおける中間電位の安定化を図るシステムである。だが、このシステムでは、入力信号に依存することなく、電源スタックシステム内の中間電位の安定化を実現することは可能であるが、２ビットの冗長信号が必要となる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Ａ  Ｓｔａｂｉｌｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｐｏｗｅｒ  Ｌｅｖｅｌ  ｉｎ  Ｓｔａｃｋｅｄ−Ｖｄｄ  ＩＣｓ  ｕｓｉｎｇ  Ｐａｒａｌｌｅｌ  Ｉ／Ｏ  Ｓｉｇｎａｌ  Ｃｏｄｉｎｇ、Ｔ．  Ｎｉｓｈｉｙａｍａ，  Ｔ．  Ｋｏｉｚｕｋａ，  Ｈ．  Ｏｋａｍｕｒａ，  Ｔ．  Ｙａｍａｎｏｋｕｃｈｉ，  Ｋ．  Ｎａｋａｍｕｒａ著、  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅ  ａｎｄ  ｍａｔｅｒｉａｌｓ、２０１３年  ｐ．１２０
【特許文献】
【００１１】
【特許文献１】特開２０１１−１８７１５３
【特許文献２】特開２００８−２９５０３６
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以上、非特許文献１に示した従来の符号変換回路では、８ビットにつき２ビットの冗長信号が必要である。それにともない、従来の符号変換回路で構成した信号変換送受信システムでは、バッファの数が増加してしまい、面積が大きくなるという問題を有していた。
【００１３】
本発明は、入力信号のビット数に依存することなく、１ビットのみの冗長信号の追加で入力信号と出力信号の移動平均偏差の安定化を実現し、出力信号のスイッチング数の遷移、中間電位の安定化を図る。
【課題を解決するための手段】
【００１４】
本発明における、第１の発明は、Ｎビットの入力信号に対して、”０”値であるＭＳＢが追加されたＮ＋１ビットの信号が第１の入力端子に入力されるＮ＋１個の第１の２入力排他的論理和群と、前記第１の２入力排他的論理和回路のＮ＋１ビットの出力から、その中に含まれる”１”値の数がＮ＋１ビットに対して、過半数であるかどうかを判定する過半数判定回路と、前記の過半数判定回路の１ビットの出力を第１の入力とし、累計の出力信号と入力信号の移動平均偏差によって定まる移動平均偏差状態判定信号を第２の入力とする、入力信号と出力信号の移動平均偏差を均等に保つための信号の生成と移動平均偏差状態の確認を行う移動平均偏差調整回路と、    前記の移動平均偏差調整回路のＮ／２ビットの移動平均偏差状態判定信号を入力とし、現在の移動平均偏差状態判定信号の値が入力信号のＮビットに対し、過半数以上かどうかを判定する移動平均偏差状態確認回路と、前記の移動平均偏差調整回路の１ビットの出力を第１の入力とし、Ｎビットの入力信号に対して、”０”値であるＭＳＢが追加されたＮ＋１ビットの信号を第２の入力とする第２の２入力排他的論理和群と、前記第２のＸＯＲのＮ＋１ビットの出力を入力とするフリップフロップ回路群からなり、フリップフロップ回路の出力が、第１の２入力排他的論理和回路の第２の入力端子に接続され、前記第１のフリップフロップ回路の出力が出力信号となる信号変換回路であって、第１の移動平均偏差調整回路と第１の移動平均偏差状態確認回路によって、移動平均偏差状態の確認を行い、移動平均偏差がＮビットの過半数となるように動作を行う符号変換回路である。
【００１５】
本発明における、第２の発明は、第１の発明の符号変換回路と、請求項１の符号変換回路から受け取ったＮ＋１ビットの入力信号に対して、Ｎビットの入力を第１の入力、１ビットのＭＳＢを第２の入力とする排他的論理和から構成される信号変換送受信システムである。
【００１６】
本発明における、第３の発明は、Ｎ個の第２の発明の信号変換送受信システムから構成される信号変換送受信システムである。
【発明の作用と効果】
【００１７】
本発明によれば、複数の冗長ビットの追加を行うことなく、安定した移動平均偏差を実現し、信号数の削減、底面積化が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、詳細に説明する。移動平均偏差調整回路、移動平均偏差状態確認回路、過半数判定回路、フリップフロップ、排他的論理和回路、出力バッファで構成された入力信号に対する移動平均偏差の安定化を実現するための符号変換回路と、排他的論理和回路、入力バッファから構成された符号化された信号を複合化するための複合化回路を回路ブロックとし、それらを複数段スタックすることで、本発明を実現可能である。
【実施例】
【００１９】
以下、本発明を実施例により詳細に説明するが、本発明はこれらに限定されるものではない。
【００２０】
図２は８ビット入力の場合の本発明の基本回路を示す説明図である。１実施例を示す。本発明は移動平均偏差調整回路（２６）と移動平均偏差状態確認回路（２５）によって、移動平均偏差状態の確認を行い、移動平均偏差が入力信号のＮビットの過半数となるように動作を行う符号変換方式である。
【００２１】
入力信号（２１）にＭＳＢが付加され、９ｂｉｔの信号線（３０）となり、排他的論理和回路（２２）の入力となる。この排他的論理和にはフリップフロップ（３６）で保持していた一つ前の符号変換後の信号（３７）も入力される。排他的論理和回路から出力された９ｂｉｔの信号線（３２）は過半数判定回路（２３）へと入力される。９からの出力は１ｂｉｔの信号線ＳＩＧＮ（３３）となり、移動平均偏差調整回路（２６）への入力となる。２６の出力は４ｂｉｔの信号線（２７）となり、２５の移動平均偏差状態確認回路へと入力される。移動平均偏差状態確認回路の出力（２４）は再度、２６へと入力される。２５と２６にて移動平均偏差状態による重み付けを行う。重み付けを行い、変換された信号は２６の回路から３４の信号線を通じて、３５の排他的論理和回路へと入力される。この３５の排他的論理和回路へは、入力信号にＭＳＢを付加した信号（３１）も入力される。３５の排他的論理和回路からの出力は２８の信号線を通じ、フリップフロップ（３６）へと入力され、クロックと同期して、出力信号（２９）となる。先にも示したようにこのフリップフロップで保持している信号が３７を通じて２２の排他的論理和への入力となる。
【００２２】
図３は第１の発明の基本動作をフローチャートで示した説明図である。本発明は、初めにＮビットの入力信号に対し、“０”のＭＳＢ信号を付加する（Ｓ１）。本変換回路では入力信号に対し、出力信号を反転する場合はＭＳＢ＝“１”、出力信号を反転させずにそのまま出力する場合にはＭＳＢ＝“０”となる。このＭＳＢは本変換回路で変換した信号を復号回路で復号した際に必要となる信号である。ＭＳＢが付加された信号はＳ２にて一つ前の出力信号（Ａ）と比較しスイッチング数（ＮＳ）を比較する。その後、Ｓ３にて実際にスイッチング数が行われたビット数をカウントし、Ｓ３後の信号は“１“ｂｉｔのＳＩＧＮ信号となる。このＳＩＧＮ信号は、”１“の数がＮ／２以上であれば“１“、Ｎ／２未満であれば”０“となる信号である。ＳＩＧＮの値を決定したあと、Ｓ１３のブロックにて移動平均偏差状態の確認を行う。Ｓ１３のブロックはＳ４とＳ５の２つのステージで構成される。Ｓ４では現在の移動平均偏差状態の値が入力信号の過半数以上かの判定を行う。ここで移動平均偏差状態が過半数以上であれば、何も行わずにＳ１３の移動平均偏差状態の確認を終了する。一方で移動平均偏差状態の値が過半数未満であれば、Ｓ３で決定したＳＩＧＮの値を反転し、移動平均偏差状態の確認を修了する。移動平均偏差状態の確認後はＳＩＧＮの値によって出力信号を決定する。Ｓ６でＳＩＧＮの値を判定し、ＳＩＧＮ＝０であれば、初めに入力された信号が出力信号となる（Ｓ７）。一方でＳＩＧＮ＝１であれば、Ｓ８にて出力信号を反転する。この際、上述したようにＭＳＢの値も反転している。最後にＳ１２にて移動平均偏差状態の値の更新を行う。出力信号を反転しなかった場合には移動平均偏差状態の値は現在の移動平均偏差状態確認＋（ＮＳ―Ｎ／２）となる（Ｓ１０）。反対に出力信号を反転した場合にはＳ９にてＮＳの値がＮ＋１−ＮＳに更新された後に、Ｓ１０にて移動平均偏差状態の値が更新される。本アルゴリズムを新たな入力信号が入力される都度実行し、出力信号のスイッチング数の遷移の平滑化を行う。
【００２３】
図３に、本発明の第２の発明に相当する実施例を示す。第１の発明における符号変換方式を送信機とした３２ビット構成の信号変換送受信システムの例である。３２ビットの入力信号（４１）が４２の第１の発明にあたる符号変換回路に入力され、１ビットのＭＳＢが付加され、３３ビットの出力信号として出力される（４３）。出力された信号はバス（４８）を通じて４４の復号回路へと入力される。復号回路内では４９のバッファを通じ、ＭＳＢ（５０）とそれ以外の３２ビットの信号（４５）に分割され、４７の排他的論理和回路を通ることにより、元の入力信号と同じ信号（４１）へと復号される。
【００２４】
図４は、本発明の第３の発明に相当する実施例を示す。第２の発明における信号変換送受信システムをＮ段スタックした信号変換送受信システムの例である。本発明はＮ個の変換ＣＨＩＰ（６１、６２、６３）とＮ個の復号ＣＨＩＰ（６４、６５、６６）で構成されている。変換回路、複合回路ともにＮ個のＣＨＩＰがスタックされており、スタックされたＣＨＩＰ全体の供給電源はＥｘ―ＶＤＤ（６７、６９）である。本発明１における符号変換を行うことで、移動平均偏差を入力信号のビット数の過半数に平均化させ、各ＣＨＩＰでのスイッチングによる消費電流の差をなくすことにより、各回路ブロックを安定的に、Ｅｘ―ＶＤＤ／Ｎで駆動させることが可能である。
【図面の簡単な説明】
【００２５】
【図１】８ビット入力の場合の本発明の基本回路を示す説明図である。
【図２】本発明の基本回路の動作をフローチャートで示した説明図である。
【図３】本発明の第２の発明の信号変換送受信システムの構成を示す説明図である。
【図４】本発明の第３の発明のＮ段積み構成の信号変換送受信システムの構成を示す説明図である。
【図５】従来技術である８Ｂ／１０Ｂトグル変換回路を示す説明図である。
【図６】本発明の基本となる電源スタック構造の回路を示す説明図である。
【図７】従来技術を使用し構成した信号変換送受信システムを示す説明図である。
【符号の説明】
【００２６】
１１  回路ブロック
１２  出力バッファ
１３  符号変換回路
１４  バイパスコンデンサ
１５  電源電圧
１６  下部スタック回路
１７  上部スタック回路
２１  入力端子
２２  第１の排他的論理和
２３  過半数判定回路
２４  移動平均偏差状態確認信号
２５  移動平均偏差状態確認回路
２６  移動平均偏差調整回路
２７  移動平均偏差調整用信号
２８  第２の排他的論理和の出力
２９  出力端子
３０  ＭＳＢ付加信号１
３１  ＭＳＢ付加信号２
３２  第１の排他的論理和の出力
３３  過半数判定回路の出力
３４  移動平均偏差調整後の信号
３５  第２の排他的論理和
３６  フリップフロップ
３７  フィードバック出力信号
４１  入力信号
４２  第１の発明の符号変換回路
４３  符号変換回路からの出力
４４  符号複合回路
４５  符号変換後の信号
４６  出力信号
４７  排他的論理和
４８  信号バス
４９  バッファ
５０  符号化ＭＳＢ
６１  スタック符号変換回路１
６２  スタック符号変換回路２
６３  スタック符号変換回路３
６４  スタック符号複合回路１
６５  スタック符号複合回路２
６６  スタック符号複合回路３
６７  符号回路用電源電圧
６８  符号回路用ＧＮＤ
６９  複合回路用電源電圧
７０  複合回路用ＧＮＤ
ＶＤＤ  電源端子
ＧＮＤ    グランド端子
Ｉ／Ｏ    出力バッファ
Ｉｎｐｕｔ  入力端子
Ｏｕｔｐｕｔ  出力端子
ＣＬＫ  クロック信号
８Ｂ／１０Ｂ  従来技術の８Ｂ／１０Ｂ符号変換を実現するための回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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