(57)【要約】【課題】パラレル変換後の各データの位相を簡単に揃えることができること。【解決手段】受信回路１００は、入力データを、パラレルデータに変換する光モジュール１０１と、パラレルデータの一つのデータをクロック信号ＣＬＫ＃０に同期したパラレルデータＤＡＴＡ＃０に変換するＳｅｒＤｅｓ１０２ａと、パラレルデータのうちの他のデータをパラレルデータＤＡＴＡ＃１〜＃９に変換する複数のＳｅｒＤｅｓ１０２ｂ〜１０２ｊと、パラレルデータＤＡＴＡ＃０〜＃９を受信する受信部１０４と、を備える。受信部１０４は、パラレルデータ＃１〜＃９をクロック信号ＣＬＫ＃０に基づいて受信し、データが受信できないパラレルデータＤＡＴＡ＃１〜＃９を出力するＳｅｒＤｅｓ１０２ｂ〜１０２ｊを再起動する。【選択図】図１
2017103668.tif 000002
【特許請求の範囲】
【請求項１】
入力データを、第１のクロック信号に同期した第１のパラレルデータに変換する前段シリアル−パラレル変換部と、
前記第１のパラレルデータのうちのいずれか一つのデータを第２のクロック信号に同期した第２のパラレルデータに変換する第１の後段シリアル−パラレル変換部と、
前記第１のパラレルデータのうちの他のデータを第３のクロック信号に同期した第３のパラレルデータに変換する複数の第２の後段シリアル−パラレル変換部と、
前記第２のパラレルデータおよび前記第３のパラレルデータを受信する受信部と、を備え、
前記受信部は、前記第３のパラレルデータを前記第２のクロック信号に基づいて受信し、受信できない前記第３のパラレルデータを出力する前記第２の後段シリアル−パラレル変換部を再起動することを特徴とする受信回路。
【請求項２】
前記受信部は、前記第２のパラレルデータのフレームを検出した際に受信した前記第３のパラレルデータのフレームを検出し、前記第３のパラレルデータのフレームが認識できない前記第２の後段シリアル−パラレル変換部に対し、再起動のリセットパルスを出力するフレーム検出部を含むことを特徴とする請求項１に記載の受信回路。
【請求項３】
前記受信部は、前記第２の後段シリアル−パラレル変換部の再起動のタイミングを変更自在な遅延部を含み、前記遅延部は、前記再起動毎に当該再起動のタイミングを変更することを特徴とする請求項１または２に記載の受信回路。
【請求項４】
前記遅延部は、前記リセットパルスを生成するパルス生成部と、
カスケード接続され、前記リセットパルスが入力される複数の遅延回路と、
前記再起動の回数をカウントするカウンタと、前記カウンタのカウント値に基づき、複数の前記遅延回路の出力のいずれを選択して前記第２の後段シリアル−パラレル変換部に出力するセレクタと、
前記フレームが認識できない場合に前記セレクタの出力を許可するゲートと、
を含むことを特徴とする請求項３に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを受信する受信回路に関する。
【背景技術】
【０００２】
伝送速度が高速なデータを分割して受信する受信回路がある。例えば、データの分割は、外部入力されるシリアルデータ（例えば１００Ｇｂｐｓ）を、パラレルデータ（例えば１０Ｇｂｐｓ×１０分割）に変換する。分割された各データをＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）に入力することで、さらに多数のパラレルデータ（例えば６２５Ｍｂｐｓ×１６分割）に変換できる。ＳｅｒＤｅｓの後段に配置された受信部は、複数のＳｅｒＤｅｓから出力されるパラレルデータを取り込むことによって、外部入力される高速なデータの受信処理を行う。
【０００３】
従来、複数の入力データの位相をクロックに同期させる制御を行う技術が開示されている（例えば、下記特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−２７８７１６号公報
【特許文献２】特開２００１−３４５７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数のＳｅｒＤｅｓが出力するクロックは同期しているが、位相が異なるクロックとなる。このため、ＳｅｒＤｅｓ後段と受信部との間に位相調整デバイス（ＥＳ：Ｅｎｇｉｎｅｅｒｉｎｇ  Ｓａｍｐｌｅ）を設け、ＥＳによって複数のＳｅｒＤｅｓの位相を揃えてデータの取り込みを行う必要があった。ＥＳは、ＳｅｒＤｅｓの個数に対応して複数設ける必要があり、高速クロックのパターン配線が増加し、受信回路の実装面積が増大するとともに、製造コストの増大を招く。
【０００６】
一つの側面では、本発明は、パラレル変換後の各データの位相を簡単に揃えることができることを目的とする。
【課題を解決するための手段】
【０００７】
一つの案では、受信回路は、入力データを、第１のクロック信号に同期した第１のパラレルデータに変換する前段シリアル−パラレル変換部と、前記第１のパラレルデータのうちのいずれか一つのデータを第２のクロック信号に同期した第２のパラレルデータに変換する第１の後段シリアル−パラレル変換部と、前記第１のパラレルデータのうちの他のデータを第３のクロック信号に同期した第３のパラレルデータに変換する複数の第２の後段シリアル−パラレル変換部と、前記第２のパラレルデータおよび前記第３のパラレルデータを受信する受信部と、を備え、前記受信部は、前記第３のパラレルデータを前記第２のクロック信号に基づいて受信し、受信できない前記第３のパラレルデータを出力する前記第２の後段シリアル−パラレル変換部を再起動することを要件とする。
【発明の効果】
【０００８】
一つの実施形態によれば、パラレル変換後の各データの位相を簡単に揃えることができる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１にかかる受信回路の構成例を示す図である。
【図２】図２は、実施の形態１にかかる受信装置の内部機能を示す図である。
【図３】図３は、実施の形態１にかかる受信装置のフレーム同期制御例を示すフローチャートである。
【図４Ａ】図４Ａは、実施の形態１にかかる受信装置のフレーム監視部の監視動作を示すタイミングチャートである。（その１）
【図４Ｂ】図４Ｂは、実施の形態１にかかる受信装置のフレーム監視部の監視動作を示すタイミングチャートである。（その２）
【図５Ａ】図５Ａは、実施の形態１にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。（その１）
【図５Ｂ】図５Ｂは、実施の形態１にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。（その２）
【図５Ｃ】図５Ｃは、実施の形態１にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。（その３）
【図６】図６は、実施の形態２にかかる受信装置の内部機能を示す図である。
【図７】図７は、実施の形態２にかかる受信装置のフレーム同期制御例を示すフローチャートである。
【図８】図８は、実施の形態２にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。
【図９】図９は、既存の技術による受信回路の構成例を示す図である。
【図１０Ａ】図１０Ａは、既存の技術による受信装置のフレーム同期制御例を示すタイミングチャートである。（その１）
【図１０Ｂ】図１０Ｂは、既存の技術による受信装置のフレーム同期制御例を示すタイミングチャートである。（その２）
【発明を実施するための形態】
【００１０】
（実施の形態１）
図１は、実施の形態１にかかる受信回路の構成例を示す図である。受信回路１００は、光モジュール１０１と、ＳｅｒＤｅｓ１０２と、フレーム監視部１０３と、受信部１０４と、を含む。
【００１１】
光モジュール１０１は、外部入力されるシリアルデータ（例えば１００Ｇｂｐｓ）を、所定のクロック信号（第１のクロック信号）に同期した複数のパラレルデータ（例えば１０Ｇｂｐｓ×１０分割、第１のパラレルデータ）を出力する。
【００１２】
実施の形態１では、光モジュール１０１を用いることで光伝送路から伝送される光信号を電気信号に変換する機能を有する。但し、入力信号は光信号に限らず電気信号であってもよい。光モジュール１０１は、前段シリアル−パラレル変換部として機能する。
【００１３】
ＳｅｒＤｅｓ１０２は、後段シリアル−パラレル変換部として機能する。ＳｅｒＤｅｓ１０２は、光モジュール１０１の分割数（例えば１０）に対応する複数個（１０個）が並列配置され、各分割後のデータが入力され、それぞれが多数のパラレルデータ（例えば６２５Ｍｂｐｓ×１６分割）に変換する。
【００１４】
各ＳｅｒＤｅｓ１０２は、クロック信号（ＣＬＫ）と、データ（ＤＡＴＡ）を出力する。ＳｅｒＤｅｓ１０２は、複数個のうち一つ（ＳｅｒＤｅｓ（＃０））が基準用として用いられ、他の複数個（ＳｅｒＤｅｓ（＃１〜＃９））が基準用に同期する同期用として用いられる。基準用のＳｅｒＤｅｓ（＃０）１０２ａは、第１の後段シリアル−パラレル変換部として機能し、同期用のＳｅｒＤｅｓ（＃１〜＃９）１０２ｂ〜１０２ｊは、第２の後段シリアル−パラレル変換部として機能する。
【００１５】
基準用のＳｅｒＤｅｓ（＃０）１０２ａは、所定のクロック信号（第２のクロック信号、ＣＬＫ＃０）に同期してデータ（第２のパラレルデータ、ＤＡＴＡ＃０）を出力する。同期用のＳｅｒＤｅｓ（＃１〜＃９）は、それぞれ所定のクロック信号（第３のクロック信号、ＣＬＫ＃１〜＃９、図示略）に同期してデータ（第３のパラレルデータ、ＤＡＴＡ＃１〜＃９）を出力する。
【００１６】
受信部１０４は、ＳｅｒＤｅｓ１０２の後段に配置され、複数のＳｅｒＤｅｓ１０２から出力されるパラレルデータ（ＤＡＴＡ＃０〜＃９）を取り込み、データの受信処理を行った後、出力する。この受信部１０４は、基準用のＳｅｒＤｅｓ（＃０）１０２ａが出力する第２のクロック信号ＣＬＫ＃０に基づき、複数のＳｅｒＤｅｓ１０２（＃０〜＃９）が出力するデータ（ＤＡＴＡ＃０〜＃９）を受信処理する。
【００１７】
フレーム監視部１０３は、ＳｅｒＤｅｓ１０２と受信部１０４との間に設けられる。図１に示すように、フレーム監視部１０３は、ＳｅｒＤｅｓ１０２の個数に対応した個数（１０個）が設けられ、各ＳｅｒＤｅｓ（＃０〜＃９）１０２ａ〜１０２ｊが出力するデータ（ＤＡＴＡ＃０〜＃９）をそれぞれフレーム監視する。
【００１８】
フレーム監視部１０３ａは、基準用のＳｅｒＤｅｓ（＃０）１０２ａが出力する第２のクロック信号ＣＬＫ＃０に基づくデータ（ＤＡＴＡ＃０）のフレーム監視を行う。複数のフレーム監視部１０３ｂ〜１０３ｊには、それぞれ基準用のＳｅｒＤｅｓ（＃０）１０２ａが出力する第２のクロック信号ＣＬＫ＃０が入力され、このクロック信号ＣＬＫ＃０を基準としてデータ（ＤＡＴＡ＃１〜＃９）のフレーム監視を行う。
【００１９】
実施の形態１では、フレーム監視部（＃０）１０３ａは、基準用のクロック（例えば、ＣＬＫ＃０）を選択し、データ（ＤＡＴＡ＃０）に対してフレームが認識できるタイミングを確定する。他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊは、フレーム監視部（＃０）１０３ａがデータ（ＤＡＴＡ＃０）でフレームを認識したタイミングで、それぞれ対応するデータ（ＤＡＴＡ＃１〜＃９）に対するフレームの監視を行う。
【００２０】
フレーム監視部（＃０）１０３ａは、他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊに対して、フレームパルスを供給可能である。そして、フレーム監視部（＃０）１０３ａは、データ（ＤＡＴＡ＃０）でフレームを認識したタイミングで、他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊに対し、フレームパルス＃０を出力する。
【００２１】
他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊは、フレームが認識できた（フレーム同期が確立した）データ（ＤＡＴＡ＃１〜＃９）に対する処理は行わない。一方、フレームが認識できなかった（フレーム同期が確立しなかった）データ（ＤＡＴＡ＃１〜＃９）に対して、データ（ＤＡＴＡ＃１〜＃９）の出力元であるＳｅｒＤｅｓ（＃１〜＃９）１０２ｂ〜１０２ｊの再起動を行う。
【００２２】
ＳｅｒＤｅｓ（＃１〜＃９）１０２ｂ〜１０２ｊの再起動は、リセット制御となる再起動パルス（リセットパルス）を出力することによって制御される。そして、各フレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊは、基準となるデータ（ＤＡＴＡ＃０）のフレームが認識できたタイミングで、フレームが認識できるまで、対応するＳｅｒＤｅｓ（＃１〜＃９）１０２ｂ〜１０２ｊの再起動を繰り返し行う。
【００２３】
フレーム監視部１０３および受信部１０４は、同一のＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）内にＦＰＧＡ言語を用いた論理素子のプログラミングにより組み込み可能である。例えば、図１に示すように、受信部１０４は、同一のＦＰＧＡ内にフレーム監視部１０３の機能を有して構成できる。
【００２４】
図１の構成では、複数のフレーム監視部１０３ａ〜１０３ｊのうち、便宜上、ＳｅｒＤｅｓ（＃０）１０２ａに対応するフレーム監視部１０３ａを基準としている。そして、他のフレーム監視部１０３ｂ〜１０３ｊは、基準用のフレーム監視部１０３ａがフレーム監視するデータ（ＤＡＴＡ＃０）のフレームを認識したタイミングで、フレーム認識を行う。このように、基準用のフレーム監視部は、全体のフレーム監視部１０３ａ〜１０３ｊのうち任意の一つとすればよい。
【００２５】
図２は、実施の形態１にかかる受信装置の内部機能を示す図である。フレーム監視部１０３（１０３ａ〜１０３ｊ）は、フレーム検出部２０１を含む。フレーム検出部２０１には、基準用のクロック（ＣＬＫ＃０）が入力される。また、フレーム監視部１０３（１０３ａ〜１０３ｊ）には、対応するＳｅｒＤｅｓ１０２（１０２ａ〜１０２ｊ）からデータが入力される。
【００２６】
基準用のフレーム監視部１０３ａのフレーム検出部２０１は、データ（ＤＡＴＡ＃０）でフレームを認識したタイミングで、他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊのフレーム検出部２０１に対し、フレームパルス＃０を出力する。なお、基準用のフレーム監視部１０３ａは、ＳｅｒＤｅｓ１０２に対する再起動（リセットパルス）の出力は不要である。
【００２７】
他のフレーム監視部（例えば＃１）１０３ｂのフレーム検出部２０１には、フレーム監視部（＃０）１０３ａがデータ（ＤＡＴＡ＃０）でフレームを認識したタイミングでフレームパルス＃０が入力される。フレーム検出部２０１は、フレームパルス＃０の入力タイミングで対応するデータ（ＤＡＴＡ＃１）が入力されているかフレーム検出する。そして、フレーム検出部２０１は、フレームが認識できなかった（フレーム同期が確立しなかった）場合、データ（ＤＡＴＡ＃１）の出力元であるＳｅｒＤｅｓ（＃１）１０２ｂに再起動のリセットパルスを出力する。フレームが認識できた（フレーム同期が確立した）場合には、再起動させない（リセットパルスは出力しない）。
【００２８】
他のフレーム監視部（＃２〜９）１０３ｃ〜１０３ｊのフレーム検出部２０１も、フレーム監視部（＃１）１０３ｂのフレーム検出部２０１と同様の動作を行う。
【００２９】
図３は、実施の形態１にかかる受信装置のフレーム同期制御例を示すフローチャートである。受信回路１００のフレーム監視部１０３が行う制御例を示す。
【００３０】
はじめに、基準用のフレーム監視部（＃０）１０３ａのフレーム検出部２０１が保護段数を取って基準用のＤＡＴＡ（＃０）のフレーム同期を確立する（ステップＳ３０１）。この際、基準用のフレーム監視部（＃０）１０３ａのフレーム検出部２０１は、フレーム同期のフレームタイミングを示すフレームパルス＃０を生成する（ステップＳ３０２）。
【００３１】
次に、複数の他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊのフレーム検出部２０１は、フレームパルス＃０の入力タイミングでＤＡＴＡ（＃１〜＃９）の監視をそれぞれ行う。そして、フレームパターンの検出（フレーム同期の有無）を判断する（ステップＳ３０３）。
【００３２】
フレーム同期が確立した場合（ステップＳ３０３：Ｙｅｓ）、フレーム監視部１０３（フレーム検出部２０１）は、対応するＳｅｒＤｅｓ１０２に対して再起動のリセットパルスを出力せず（ステップＳ３０４）、ステップＳ３０７に移行する。例えば、データ（ＤＡＴＡ＃１，２）のフレーム同期が確立した場合、フレーム監視部１０３ｂ，１０３ｃのフレーム検出部２０１は、対応するＳｅｒＤｅｓ１０２ｂ，１０２ｃに対して再起動のリセットパルスを出力しない。
【００３３】
一方、フレーム同期が確立しない場合（ステップＳ３０３：Ｎｏ）、フレーム監視部１０３（フレーム検出部２０１）は、対応するＳｅｒＤｅｓ１０２に対して再起動を行うリセットパルスの出力を行う（ステップＳ３０５）。リセットパルスが入力されたＳｅｒＤｅｓ１０２は再起動し（ステップＳ３０６）、フレーム監視部１０３は、ステップＳ３０３の処理に戻る。
【００３４】
例えば、データ（ＤＡＴＡ＃３，４）のフレーム同期が確立しない場合、フレーム監視部１０３ｄ，１０３ｅのフレーム検出部２０１は、対応するＳｅｒＤｅｓ１０２ｄ，１０２ｅに対して再起動のリセットパルスを出力する。ＳｅｒＤｅｓ１０２ｄ，１０２ｅは、再起動する。
【００３５】
ステップＳ３０７では、フレーム監視部１０３（フレーム検出部２０１）は、ＤＡＴＡ（＃１〜＃９）全てのフレームパターンを検出できたか判断する（ステップＳ３０７）。ＤＡＴＡ（＃１〜＃９）全てのフレームパターンを検出できれば（ステップＳ３０７：Ｙｅｓ）、以上の処理を終了する。ＤＡＴＡ（＃１〜＃９）のうち、いずれかのフレームパターンを検出できなければ（ステップＳ３０７：Ｎｏ）、ステップＳ３０３に戻り、フレームパターンを検出できなかったＤＡＴＡに対するステップＳ３０３以降の処理を継続する。
【００３６】
図４Ａ，図４Ｂは、実施の形態１にかかる受信装置のフレーム監視部の監視動作を示すタイミングチャートである。フレーム監視部１０３に設けられるフレーム検出部２０１が行う監視動作例を説明する。
【００３７】
図４Ａに示すように、受信回路１００には、１００Ｇｂｐｓのシリアルデータが入力され、光モジュール１０１は、１０分割した各１０Ｇｐｂｓのパラレルデータ（ＤＡＴＡ＃０〜＃９）を出力する。ＳｅｒＤｅｓ１０２は、１０分割後のパラレルデータをさらに１６分割したパラレルデータ（６２５Ｍｂｐｓ×１６）を出力する。
【００３８】
各ＳｅｒＤｅｓ１０２は、データ（例えばＤＡＴＡ＃０）は、１フレーム毎にクロック（ＣＬＫ＃０）に同期して出力される。フレームデータ（Ｆ１〜Ｆ１６）は、例えば、１フレーム毎に０ｘＦ６Ｆ６と、０ｘ２８２８の繰り返しであり、フレーム検出部２０１は、１フレーム毎の監視を行い、保護段数を取って同期確立とする。
【００３９】
図４Ｂ（ａ）に示すように、フレーム監視部１０３は、動作開始時には、基準用のＤＡＴＡ＃０のフレーム監視部＃０（１０３ａ）内のフレーム検出部２０１がフレーム検出を行う。このフレーム検出部２０１が保護段数を取ってフレーム同期が確立すると、フレームタイミングを示すフレームパルス＃０を生成し、他のフレーム検出部にフレームパルス＃０を出力する（時期Ｔｘ）。
【００４０】
図４Ｂ（ｂ）に示すように、他のＤＡＴＡ＃１〜＃９のフレーム監視部＃１〜＃９（１０３ｂ〜１０３ｊ）のフレーム検出部２０１は、基準用のフレーム監視部＃０（１０３ａ）からの最初のフレームパルス＃０が時期Ｔｘで入力された時点より動作を開始する。
【００４１】
他のＤＡＴＡ＃１〜＃９のフレーム監視部＃１〜＃９（１０３ｂ〜１０３ｊ）のフレーム検出部２０１は、それぞれフレームパルス＃０入力のタイミングで、対応するＤＡＴＡ＃１〜＃９の監視を行い、フレームパターンが検出できるかを確認する。そして、フレーム検出部２０１は、フレームパターンが検出でき、フレーム同期が確立した場合、再起動は行わず、対応するＳｅｒＤｅｓ＃１〜＃９（１０２ａ〜１０２ｊ）に対してリセットパルスを出力しない。
【００４２】
一方、図４Ｂ（ｃ）に示すように、フレーム検出部２０１は、フレーム同期が確立しない場合は、対応するＳｅｒＤｅｓ＃１〜＃９（１０２ｂ〜１０２ｊ）の再起動を行うため、リセットパルスの出力を行う。
【００４３】
図５Ａ〜図５Ｃは、実施の形態１にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。フレーム監視部１０３が行うフレーム同期制御例を説明する。横軸は時間、縦軸には、ＳｅｒＤｅｓ１０２＃０〜＃９（１０２ａ〜１０２ｊ）が出力し、フレーム監視部＃０〜＃９（１０３ａ〜１０３ｊ）に入力されるクロック（ＣＬＫ＃０〜＃９）とデータ（ＤＡＴＡ＃０〜＃９）を示す。
【００４４】
図５Ａに示すように、ＳｅｒＤｅｓ１０２は１０Ｇクロックで動作するが、複数のＳｅｒＤｅｓ＃０〜＃９（１０２ａ〜１０２ｊ）は、起動のタイミング等が異なる等の要因により、データ（ＤＡＴＡ＃０〜＃９）の出力タイミングは揃っていない。
【００４５】
そして、基準用のＳｅｒＤｅｓ＃０（１０２ａ）が、クロック（ＣＬＫ＃０）出力に基づく時期Ｔｘのタイミングでデータ（ＤＡＴＡ＃０）を取り込んだとする。この時期Ｔｘにおいて、他のＳｅｒＤｅｓ＃１〜＃９（１０２ｂ〜１０２ｊ）は、ＳｅｒＤｅｓ＃０が出力するクロック（ＣＬＫ＃０）出力の時期Ｔｘのタイミングでデータ（ＤＡＴＡ＃１〜＃９）を取り込む処理を行う。
【００４６】
しかしながら、データ（ＤＡＴＡ＃１，＃９）は、フレームを受信していない。このため、フレーム監視部＃１（１０３ｂ）は、フレーム検出不可な状態である。なお、時期Ｔｘにおいて、ＳｅｒＤＥＳ＃２（１０２ｃ）が出力するデータ（ＤＡＴＡ＃２）は、フレーム監視部＃２（１０３ｃ）がフレーム検出可能なタイミングで出力されている。
【００４７】
図５Ａに示す状態の場合、フレーム監視部１０３は、フレーム検出不可となったフレーム監視部＃１，＃９（１０３ｂ，１０３ｊ）が対応するＳｅｒＤｅｓ＃１，＃９（１０２ｂ，１０２ｊ）に対して再起動の制御を行う。
【００４８】
この後、図５Ｂに示すように、ＳｅｒＤｅｓ＃１，＃９（１０２ｂ，１０２ｊ）の再起動により、ＳｅｒＤｅｓ＃１，＃９（１０２ｂ，１０２ｊ）が出力するデータ（ＤＡＴＡ＃１，＃９）の出力位相が変更される。図５Ｂの例では、ＳｅｒＤｅｓ＃１（１０２ｂ）が出力するデータ（ＤＡＴＡ＃１）は、フレーム監視部＃１（１０３ｂ）がフレーム検出可能なタイミングで出力されている。但し、ＳｅｒＤｅｓ＃９（１０２ｊ）が出力するデータ（ＤＡＴＡ＃９）については、ＳｅｒＤｅｓ＃９（１０２ｊ）が再起動したものの、フレーム監視部＃９（１０３ｊ）がフレーム検出不可な状態である。
【００４９】
図５Ｂに示す状態の場合、フレーム監視部１０３は、フレーム検出不可となったフレーム監視部＃９（１０３ｊ）が対応するＳｅｒＤｅｓ＃９（１０２ｊ）に対して再起動の制御を行う。
【００５０】
この後、図５Ｃに示すように、ＳｅｒＤｅｓ＃９（１０２ｊ）の再起動により、ＳｅｒＤｅｓ＃９（１０２ｊ）が出力するデータ（ＤＡＴＡ＃９）の出力位相が変更される。図５Ｃの例では、ＳｅｒＤｅｓ＃９（１０２ｊ）が出力するデータ（ＤＡＴＡ＃９）は、フレーム監視部＃９（１０３ｊ）がフレーム検出可能なタイミングで出力されている。
【００５１】
以上のようにして、フレーム監視部１０３は、フレーム検出不可の状態が解消されるまで、フレーム検出不可のデータを出力するＳｅｒＤｅｓ１０２の再起動を繰り返す。フレーム監視部１０３は、全てのデータ（ＤＡＴＡ＃１〜＃９）を全てフレーム検出できる状態になれば、フレーム監視部１０３は、ＳｅｒＤｅｓ１０２の再起動を行わない。
【００５２】
これにより、ＳｅｒＤｅｓ１０２の全てのデータ（ＤＡＴＡ＃０〜＃９）について、基準用のデータ（ＤＡＴＡ＃０）を取り込む所定の時期Ｔｘのタイミングで、他のデータ（ＤＡＴＡ＃１〜＃９）についても取り込むことができる。すなわち、受信部１０４は所定の時期Ｔｘのタイミングでパラレルデータ（ＤＡＴＡ＃０〜＃９）を全て取り込み、受信処理できるようになる。
【００５３】
以上説明したように、実施の形態１では、フレーム監視部は、基準用のＤＡＴＡ＃０のクロックを選択し、基準用のＤＡＴＡ＃０に対してフレームが認識できるタイミングを確定させる。そして、フレーム監視部は、ＤＡＴＡ＃０でフレームを認識したタイミングで他のデータ（ＤＡＴＡ＃１〜＃９）に対してフレームの監視を行う。このとき、フレームが認識できたデータに対してはそのままとし、フレームが認識できなかった都度、データの出力元であるＳｅｒＤｅｓを個別に再起動する。再起動パルスを出力する毎にＳｅｒＤｅｓがリセットされて再起動し、再起動でデータが位相変化した後のフレームが認識できれば、再起動は行わない。そして、全てのデータに対してフレームの認識ができるまで該当するＳｅｒＤｅｓの再起動を繰り返す。
【００５４】
このように、ＳｅｒＤｅｓが出力する複数のデータ（ＤＡＴＡ＃０〜＃９）について、基準用のデータ（ＤＡＴＡ＃０）のフレーム認識を行うタイミングで他のデータ（ＤＡＴＡ＃１〜＃９）の全てがフレーム認識できるかを判断する。そして、他のデータ（ＤＡＴＡ＃１〜＃９）の全てがフレーム認識できるまで対応するＳｅｒＤｅｓ（＃１〜＃９）をリセットすることで、データ（ＤＡＴＡ＃１〜＃９）の出力タイミング（位相）を変化させる。そして、実施の形態１によれば、簡単な構成でＥＳデバイスを用いることなく、受信部に入力されるパラレルデータの位相を揃えることができるようになる。
【００５５】
（実施の形態２）
図６は、実施の形態２にかかる受信装置の内部機能を示す図である。実施の形態２においても、受信装置の全体構成は、実施の形態１同様である（図１参照）。実施の形態２では、フレーム監視部１０３の内部構成が異なり、ＳｅｒＤｅｓ１０２に対するリセットパルスの出力タイミングを再起動の頻度に応じて変化（例えば遅延）させる。
【００５６】
実施の形態２において、基準用のデータ（ＤＡＴＡ＃０）に配置されるフレーム監視部＃０（１０３ａ）の構成は、実施の形態１（図２参照）と同様である。すなわち、基準用のフレーム監視部１０３ａのフレーム検出部２０１は、データ（ＤＡＴＡ＃０）でフレームを認識したタイミングで、他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊのフレーム検出部２０１に対し、フレームパルス＃０を出力する。なお、図２に示した構成において、実施の形態２のフレーム監視部＃０（１０３ａ）は、フレームパルス＃０を出力するが、リセットパルスは出力しない。
【００５７】
そして、図６は、他のデータ（ＤＡＴＡ＃１〜＃９）に対応するフレーム監視部１０３ｂ〜１０３ｊの構成例を示す。フレーム検出部２０１には、基準用のデータ（ＤＡＴＡ＃０）に配置されるフレーム監視部＃０（１０３ａ）からフレームパルス＃０が入力される。
【００５８】
他のデータ（ＤＡＴＡ＃１〜＃９）に対応するフレーム監視部１０３ｂ〜１０３ｊは、フレーム検出部２０１と、パルス生成部６０１と、遅延部６０２と、を含む。遅延部６０２は、複数の遅延回路（ディレイ回路）６０２ａ〜６０２ｎと、カウンタ６０３と、セレクタ６０４と、ゲート６０５と、を含む。
【００５９】
フレーム検出部２０１は、フレームパルス＃０の入力タイミングで対応するデータ（例えば、ＤＡＴＡ＃１）が入力されているかフレーム検出する。そして、フレーム検出部２０１は、フレームが認識できなかった（フレーム同期が確立しなかった）場合、データ（ＤＡＴＡ＃１）の出力元であるＳｅｒＤｅｓ（＃１）１０２ｂに再起動のリセットパルスを出力する。フレームが認識できた（フレーム同期が確立した）場合には、再起動させない（リセットパルスは出力しない）。
【００６０】
そして、実施の形態２では、フレーム検出部２０１は、フレームパターンが検出でき、フレーム同期が確立した場合、フレーム検出部２０１で生成されるフレーム同期確立信号をゲート６０５に出力する。ゲート６０５は、フレーム同期確立信号の出力時にはＤｉｓａｂｌｅとなり、リセットパルスを出力しない。一方、フレーム同期が確立しない場合は、ＳｅｒＤｅｓ１０２の再起動を行うリセットパルスの出力を行う（ゲート６０５がＥｎａｂｌｅとなり、リセットパルスの出力を許可する）。
【００６１】
フレーム検出部２０１によるフレーム検出は、リセット解除後、所定期間（例えば、１ｍｓ間）の監視を行い、期間経過後にフレーム同期が確立しない場合に、フレーム検出不可と判断し、フレーム同期外れとする。図６に示す他のデータ（ＤＡＴＡ＃１〜＃９）のフレーム監視部１０３ｂ〜１０３ｊでは、パルス生成部６０１によりＣＬＫ＃０に同期した所定長（例えば、１００ｎｓ）のパルスを生成する。生成されたパルスは、遅延部６０２に出力され、遅延部６０２は、１００ｐｓ遅延させたパルスを生成する。
【００６２】
遅延部６０２は、例えば、複数の遅延回路（ディレイ回路）６０２ａ〜６０２ｎが１５個カスケード接続され、１段あたり１００ｐｓの遅延時間（Ｄｅｌａｙ値）を持ったパルスを１６通り（１００ｐｓ〜１５００ｐｓ）生成する。１６通りの遅延時間を有して遅延された１００ｎｓパルスは、セレクタ６０４によりいずれか１パルスが選択され、再起動パルスとして対応するＳｅｒＤｅｓ１０２に出力される。
【００６３】
カウンタ６０３は、ＳｅｒＤｅｓ１０２の再起動の回数をカウントする。カウンタ６０３のカウント値（例えば４ビット）はセレクタ６０４に出力される。セレクタ６０４は、カウンタ６０３のカウント値に対応して再起動毎に、遅延回路６０２ａ〜６０２ｎの出力を変更することで、１００ｎｓパルス（リセットパルス）の出力タイミングを変えてＳｅｒＤｅｓ１０２に出力する。これにより、ＳｅｒＤｅｓ１０２の再起動毎に（例えば回数に応じて）、ＳｅｒＤｅｓ１０２の起動タイミングを変更させることができる。
【００６４】
図７は、実施の形態２にかかる受信装置のフレーム同期制御例を示すフローチャートである。受信回路１００のフレーム監視部１０３が行う制御例を示す。
【００６５】
はじめに、基準用のフレーム監視部（＃０）１０３ａのフレーム検出部２０１が保護段数を取って基準用のＤＡＴＡ（＃０）のフレーム同期を確立する（ステップＳ７０１）。この際、基準用のフレーム監視部（＃０）１０３ａのフレーム検出部２０１は、フレーム同期のフレームタイミングを示すフレームパルス＃０を生成する（ステップＳ７０２）。
【００６６】
次に、複数の他のフレーム監視部（＃１〜＃９）１０３ｂ〜１０３ｊのフレーム検出部２０１は、フレームパルス＃０の入力タイミングでＤＡＴＡ（＃１〜＃９）の監視をそれぞれ行う。そして、フレームパターンの検出（フレーム同期の有無）を判断する（ステップＳ７０３）。
【００６７】
フレーム同期が確立した場合（ステップＳ７０３：Ｙｅｓ）、フレーム監視部１０３（フレーム検出部２０１）は、対応するＳｅｒＤｅｓ１０２に対して再起動のリセットパルスを出力せず（ステップＳ７０４）、ステップＳ７１１に移行する。例えば、データ（ＤＡＴＡ＃１，２）のフレーム同期が確立した場合、フレーム監視部１０３ｂ，１０３ｃのフレーム検出部２０１は、対応するＳｅｒＤｅｓ１０２ｂ，１０２ｃに対して再起動のリセットパルスを出力しない。
【００６８】
ステップＳ７１１では、フレーム監視部１０３（フレーム検出部２０１）は、ＤＡＴＡ（＃１〜＃９）全てのフレームパターンを検出できたか判断する（ステップＳ７１１）。ＤＡＴＡ（＃１〜＃９）全てのフレームパターンを検出できれば（ステップＳ７１１：Ｙｅｓ）、以上の処理を終了する。ＤＡＴＡ（＃１〜＃９）のうち、いずれかのフレームパターンを検出できなければ（ステップＳ７１１：Ｎｏ）、ステップＳ７０３に戻り、フレームパターンを検出できなかったＤＡＴＡに対するステップＳ７０３以降の処理を継続する。
【００６９】
そして、ステップＳ７０３において、フレーム同期が確立しない場合（ステップＳ７０３：Ｎｏ）、フレーム監視部１０３（フレーム検出部２０１）は、対応するＳｅｒＤｅｓ１０２の再起動を行うリセットパルスを生成する（ステップＳ７０５）。生成されたリセットパルスは、遅延部６０２に出力し、１段の遅延部６０２あたり所定遅延時間（１００ｐｓ）を有して遅延させたパルスが生成される（ステップＳ７０６）。
【００７０】
そして、フレーム監視部１０３（フレーム検出部２０１）は、フレーム同期が確立できなかった回数を判断する（ステップＳ７０７）。具体的には、フレーム同期外れ（ＳｅｒＤｅｓの再起動）の回数をカウンタ６０３のカウント値を用いて判断する。例えば、フレーム同期が確立できなかったのが１回目であれば（ステップＳ７０７：Ｙｅｓ）、セレクタ６０４は、１段の遅延部６０２の出力を選択する。これにより、１００ｎｓのパルス＋１回分の遅延時間（１００ｐｓ）のリセットパルスが生成される（ステップＳ７０８）。そして、生成した遅延時間（１００ｐｓ）で遅延された１００ｐｓのリセットパルス分の時間、ＳｅｒＤｅｓ１０２の再起動を行う（ステップＳ７１０）。
【００７１】
リセットパルスが入力されたＳｅｒＤｅｓ１０２は再起動し、フレーム監視部１０３は、ステップＳ７０１の処理に戻る。
【００７２】
例えば、データ（ＤＡＴＡ＃３，４）のフレーム同期が確立しない場合、フレーム監視部１０３ｄ，１０３ｅのフレーム検出部２０１は、対応するＳｅｒＤｅｓ１０２ｄ，１０２ｅに対して１回目の再起動のリセットパルスを出力する。このリセットパルスは、１００ｐｓ遅延した１００ｎｓのパルスである。ＳｅｒＤｅｓ１０２ｄ，１０２ｅはリセットパルスの入力により再起動する。
【００７３】
一方、ステップＳ７０７でフレーム同期が確立できなかったのが２回目以降であれば（ステップＳ７０７：Ｎｏ）、フレーム監視部１０３は、確立できなかった回数分だけ遅延時間（１００ｐｓ）を加算したリセットパルスを生成する（ステップＳ７０９）。この後、ステップＳ７１０に移行する。リセットパルスの出力タイミングは、「１００ｎｓ＋１００ｐｓ×確立できなかった回数」となる。
【００７４】
例えば、フレーム同期が確立できなかったのが２回目であれば、セレクタ６０４は、２段の遅延部６０２の出力を選択する。これにより、１００ｎｓのパルス＋２回分の遅延時間（２００ｐｓ）のリセットパルスが生成され、ステップＳ７１０に移行する。
【００７５】
図８は、実施の形態２にかかる受信装置のフレーム同期制御例を示すタイミングチャートである。実施の形態２においても、フレーム同期確立できた場合の動作は、実施の形態１（図４Ｂ（ａ），（ｂ））と同様である。
【００７６】
図８には、フレーム同期確立できなかった場合の動作を示す。フレーム監視部１０３は、フレーム検出不可となったデータを出力するＳｅｒＤｅｓ１０２に対して再起動の制御を行う。
【００７７】
図８に示すように、フレーム監視部１０３は、フレームパルス＃０の入力に基づき、所定期間（１００ｎｓ）のパルスを生成する。所定期間のパルスは、遅延部６０２による遅延時間（１００ｐｓ〜１５００ｐｓ）を有してＳｅｒＤｅｓ１０２に再起動パルス（リセットパルス）として出力される。遅延時間は、カウンタ６０３のカウント値に基づき、ＳｅｒＤｅｓ１０２に対する再起動毎に１００ｐｓずつ加算される。
【００７８】
以上のようにして、フレーム監視部１０３は、フレーム検出不可の状態が解消されるまで、フレーム検出不可のデータを出力するＳｅｒＤｅｓ１０２の再起動を繰り返す。
【００７９】
この際、フレーム監視部１０３は、ＳｅｒＤｅｓ１０２の再起動の回数が増える毎に再起動の時期、すなわちリセットパルスの出力時期を１００ｐｓずつずらす。フレーム監視部１０３は、全てのデータ（ＤＡＴＡ＃１〜＃９）を全てフレーム検出できる状態になれば、フレーム監視部１０３は、ＳｅｒＤｅｓ１０２の再起動を行わない。ここで、再起動の回数が増える毎に再起動の時期が変化するため、フレーム監視する対象のデータに対するフレーム同期の確立が早い時期に行えるようになる。
【００８０】
これにより、ＳｅｒＤｅｓ１０２の全てのデータ（ＤＡＴＡ＃０〜＃９）について、できるだけ早い時期に全てのフレーム同期を確立できるようになる。すなわち、受信部１０４は所定の時期Ｔｘのタイミングでパラレルデータ（ＤＡＴＡ＃０〜＃９）を全て取り込み、受信処理できるようになる。
【００８１】
実施の形態２によれば、実施の形態１同様の作用効果を得ることができる。さらに、実施の形態２では、リセットパルスの出力時期をＳｅｒＤｅｓの再起動の回数が増える毎に遅延により積極的に変化させている。このリセットパルスの出力時期を変化させることで、ＳｅｒＤｅｓが再起動後に出力するデータのタイミングが変化するため、フレーム同期の確立を早め、再起動の回数を低減することができるようになる。
【００８２】
（既存の技術によるフレーム同期制御例）
図９は、既存の技術による受信回路の構成例を示す図である。既存の技術によるフレーム同期制御例について説明しておく。受信装置９００は、光モジュール９０１と、ＳｅｒＤｅｓ９０２と、位相調整デバイス（ＥＳ）９０３と、受信部９０４と、を有している。光モジュール９０１、ＳｅｒＤｅｓ９０２、受信部９０４は、上記実施の形態で説明した構成と同じである。
【００８３】
光モジュール９０１は、１０Ｇ×１０本のデータに分割し、ＳｅｒＤｅｓ９０２を通して６２５Ｍ×１６のパラレルデータにさらに変換する。受信部９０４では、１０個のＳｅｒＤｅｓ９０２から出力される合計１６０本（６２５Ｍ）のパラレルデータを取り込むことによって１００Ｇ−Ｅｔｈｅｒのデータ受信を行う。
【００８４】
ＳｅｒＤｅｓ９０２は、１０Ｇのシリアルデータを１／１６の６２５Ｍパラレルデータに変換して出力する。したがって、ＳｅｒＤｅｓ９０２から出力されるクロックは入力の１０Ｇに同期した１／１６の６２５Ｍクロックとなる。
【００８５】
図１０Ａ，図１０Ｂは、既存の技術による受信装置のフレーム同期制御例を示すタイミングチャートである。６２５Ｍクロックは、図１０Ａに示すように、１０Ｇクロックに対して、どの位相で生成されるかは保証されておらず、ＳｅｒＤｅｓ９０２が起動されるタイミングに依存している。すなわち、１０個のＳｅｒＤｅｓ９０２から出力されるクロックは、互いに同期しているが、位相が異なるクロックとなる。したがって、ＳｅｒＤｅｓ９０２後段の受信部９０４は、ＳｅｒＤｅｓ９０２が出力するクロックをそのまま使用したデータのうち、一部を取り込むことができない場合が生じた。例えば、図５Ｂに示したように、一つのクロックで時期Ｔｘに取り込むときフレームが検出できないＤＡＴＡ＃９が発生した。
【００８６】
後段の受信部９０４は、受信処理のために、全てのデータ（ＤＡＴＡ＃０〜＃９）の位相を揃えて取り込む必要がある。このため、既存の技術では、図１０Ｂに示すように、ＳｅｒＤｅｓ９０２と、後段の受信部９０４との間に分割数（１０個）分のＥＳ９０３を配置し、ＥＳ９０３によって全てのデータ（ＤＡＴＡ＃０〜＃９）の位相を揃えている。このように、受信部９０４の入力端でのパラレルデータの位相を揃えるため、分割数に対応する複数のＥＳ９０３が必要となるため、コストが増加し、さらに、基板上の実装面積が増加し、高速クロックのパターン配線が増加した。
【００８７】
これに対し、上述した各実施の形態によれば、パラレルデータをデータ取り込みするための位相調整用のＥＳを設ける必要がなく不要にでき、コストダウンおよび実装面積の削減を図ることができるようになる。また、高速クロックのデータバスの配線を削減できるため、各構成部（回路素子）が実装されるプリント基板の層数の削減や、サイズ縮小が行え、受信装置全体の小型化および低コスト化が図れるようになる。
【００８８】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００８９】
（付記１）入力データを、第１のクロック信号に同期した第１のパラレルデータに変換する前段シリアル−パラレル変換部と、
前記第１のパラレルデータのうちのいずれか一つのデータを第２のクロック信号に同期した第２のパラレルデータに変換する第１の後段シリアル−パラレル変換部と、
前記第１のパラレルデータのうちの他のデータを第３のクロック信号に同期した第３のパラレルデータに変換する複数の第２の後段シリアル−パラレル変換部と、
前記第２のパラレルデータおよび前記第３のパラレルデータを受信する受信部と、を備え、
前記受信部は、前記第３のパラレルデータを前記第２のクロック信号に基づいて受信し、受信できない前記第３のパラレルデータを出力する前記第２の後段シリアル−パラレル変換部を再起動することを特徴とする受信回路。
【００９０】
（付記２）前記受信部は、前記第２のパラレルデータのフレームを検出した際に受信した前記第３のパラレルデータのフレームを検出し、前記第３のパラレルデータのフレームが認識できない前記第２の後段シリアル−パラレル変換部に対し、再起動のリセットパルスを出力するフレーム検出部を含むことを特徴とする付記１に記載の受信回路。
【００９１】
（付記３）前記受信部は、前記第２の後段シリアル−パラレル変換部の再起動のタイミングを変更自在な遅延部を含み、前記遅延部は、前記再起動毎に当該再起動のタイミングを変更することを特徴とする付記１または２に記載の受信回路。
【００９２】
（付記４）前記遅延部は、前記再起動毎に当該再起動のタイミングを遅延させることを特徴とする付記３に記載の受信回路。
【００９３】
（付記５）前記遅延部は、前記リセットパルスを生成するパルス生成部と、
カスケード接続され、前記リセットパルスが入力される複数の遅延回路と、
前記再起動の回数をカウントするカウンタと、前記カウンタのカウント値に基づき、複数の前記遅延回路の出力のいずれを選択して前記第２の後段シリアル−パラレル変換部に出力するセレクタと、
前記フレームが認識できない場合に前記セレクタの出力を許可するゲートと、
を含むことを特徴とする付記３または４に記載の受信回路。
【００９４】
（付記６）前記受信部は、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）によりなることを特徴とする付記１〜５のいずれか一つに記載の受信回路。
【符号の説明】
【００９５】
１００  受信回路
１０１  光モジュール
１０３（１０３ａ〜１０３ｊ）  フレーム監視部
１０４  受信部
２０１  フレーム検出部
６０１  パルス生成部
６０２  遅延部
６０２ａ〜６０２ｎ  遅延回路
６０３  カウンタ
６０４  セレクタ
６０５  ゲート
【図１】
2017103668.tif 000003
【図２】
2017103668.tif 000004
【図３】
2017103668.tif 000005
【図４Ａ】
2017103668.tif 000006
【図４Ｂ】
2017103668.tif 000007
【図５Ａ】
2017103668.tif 000008
【図５Ｂ】
2017103668.tif 000009
【図５Ｃ】
2017103668.tif 000010
【図６】
2017103668.tif 000011
【図７】
2017103668.tif 000012
【図８】
2017103668.tif 000013
【図９】
2017103668.tif 000014
【図１０Ａ】
2017103668.tif 000015
【図１０Ｂ】
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