(57)【要約】      （修正有）【課題】開口領域低下の抑制、ひいては表示品位を向上可能な表示装置を提供する。【解決手段】アレイ基板が、第１方向に間隔をおいて配置される複数のソース配線Ｓと、第２方向に間隔を置いて配置される複数のゲート配線Ｇと、ゲート配線とソース配線で区画される複数の画素と、第1ゲート配線に接続される第１、第２スイッチング素子、第１ゲート配線から第２方向一方側に形成された第１コンタクトホールを介して第１スイッチング素子と接続した第１画素電極を備える第１画素と、第1ゲート配線から第２方向他方側に形成された第２コンタクトホールを介して第２スイッチング素子と接続した第２画素電極を備える第２画素とを備える。対向基板が、第1ゲート配線と第１コンタクトホールに対向する第１遮光層と、第1ゲート配線と第２コンタクトホールに対向し第１遮光部と一体的に形成された第２遮光部とを備え、スペーサが、アレイ基板と対向基板間に存在する。【選択図】図４
2017097195.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に並んで形成される複数のソース配線と、第２方向に並んで形成される複数のゲート配線と、第１ゲート配線に接続される第１スイッチング素子と第２スイッチング素子と、前記ゲート配線から第２方向一方側に形成された第１コンタクトホールを介して前記第１スイッチング素子と電気的に接続され前記第２方向一方側に延出する第１画素電極と、前記ゲート配線から第２方向他方側に形成された第２コンタクトホールを介して前記第２スイッチング素子と電気的に接続され前記ゲート配線を越えて前記第２方向一方側に延出する第２画素電極と、を備える第１基板と、
前記第１基板に対向する第２基板と、
を備える表示装置。
【請求項２】
前記第１スイッチング素子に電気的に接続される第１ソース配線と、前記第２スイッチング素子に電気的に接続される第２ソース配線と、前記第１スイッチング素子と前記第１ソース配線とを接続し前記第２方向一方側に形成される第３コンタクトホールと、前記第２スイッチング素子と前記第２ソース配線とを接続し前記第２方向他方側に形成される第４コンタクトホールと、
を備える請求項１記載の表示装置。
【請求項３】
前記第１スイッチング素子は前記第１ゲート配線と交差する第１形状の第１半導体層と、前記第２スイッチング素子は前記第１ゲート配線と交差する第２形状の第２半導体層と、
を備える請求項２記載の表示装置。
【請求項４】
前記第２基板に形成され、前記第１ゲート配線と前記第１コンタクトホールに対向する第１幅の第１遮光部と、
前記第２基板に形成され、前記第１ゲート配線と前記第２コンタクトホールに対向し、前記第１幅と実質的に同等幅を有する第２遮光部と、
を備える請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記第１基板に形成された第１スペーサと、前記第２基板に形成され前記第１スペーサと当接する第２スペーサを備え、
前記第１スペーサの一端は前記第１遮光部に重なる領域に形成されると共に、前記第１スペーサの他端は前記第２遮光部に重なる領域に形成され、
前記第２スペーサの一端は第１遮光層に重なる領域に形成されると共に、前記第２スペーサの他端は第２遮光層に重なる領域に形成され、
前記第１スペーサと前記第２スペーサの交差角度は０度より大きく９０度よりも小さい、
請求項４記載の表示装置。
【請求項６】
前記第１基板に形成された第１スペーサと第２スペーサと、前記第２基板に形成され前記第１スペーサ及び前記第２スペーサと当接する第３スペーサと、
前記第１スペーサは第１遮光層に重なる領域に形成されると共に、前記第２スペーサは第２遮光層に重なる領域に形成され、
前記第３スペーサの一端は前記第１遮光層に重なる領域で前記第１スペーサに当接し、前記第３スペーサの他端は前記第２遮光層に重なる領域に形成され前記第２スペーサに当接する、
請求項４記載の表示装置。
【請求項７】
第１方向に実質的に等間隔に配置される複数のソース配線と、第２方向に実質的に等間隔に配置される複数のゲート配線と、前記複数のゲート配線と前記複数のソース配線により区画される複数の画素と、第1ゲート配線に接続される第１スイッチング素子と第２スイッチング素子と、前記第１ゲート配線から第２方向一方側に形成された第１コンタクトホールを介して前記第１スイッチング素子と接続される第１画素電極を備える第１画素と、前記第1ゲート配線から第２方向他方側に形成された第２コンタクトホールを介して前記第２スイッチング素子と接続される第２画素電極を備え前記第１画素の前記第１方向に隣接する第２画素と、を備えたアレイ基板と、
前記第1ゲート配線と前記第１コンタクトホールに対向し第１幅で延出する第１遮光層と、前記第1ゲート配線と前記第２コンタクトホールに対向し第１幅と実質的に同等幅で延出する第１遮光部と一体的に形成された第２遮光部と、を備える対向基板と、
前記アレイ基板と前記対向基板と間にスペーサと、
を備えた表示装置。
【請求項８】
前記第２画素は、前記第１画素に前記第１方向に隣接すると共に、さらに前記第２方向他方側に前記第１スイッチング素子及び前記第１遮光部と同じ構成を備えた第３画素と隣接している
請求項７記載の表示装置。
【請求項９】
前記対向基板は前記複数のソース配線に対向する第３遮光部を備え、前記第１遮光部乃至第３遮光部により前記複数の画素の開口領域を形成する、
請求項８の表示装置。
【請求項１０】
前記第１画素の開口領域は、前記第２画素の開口領域よりも小であり、前記第３画素の開口領域よりも大である、
請求項９の表示装置。
【請求項１１】
前記スペーサは隣接する２つのソース配線の間に形成され、前記第２画素の前記第２方向一方側に隣接する第４画素に位置する、
請求項７乃至９のいずれか１項に記載の表示装置。
【請求項１２】
前記スペーサは前記対向基板に形成され、前記スペーサの周囲を覆う前記第１幅よりも大きいスペーサ用遮光部をさらに備え、前記スペーサ用遮光部は前記スペーサの配置される前記第４画素を含め、前記第４画素の第１方向に隣接する２つの画素と前記第１画素のそれぞれ一部を覆う、
請求項１１記載の表示装置。
【請求項１３】
前記スペーサは前記アレイ基板に配置された第１スペーサと、対向基板に配置され前記第１スペーサに当接する第２スペーサとで構成され、
前記第１スペーサの一端は第２遮光層に重なる領域に形成されると共に、前記第１スペーサの他端は前記第１遮光層に重なる領域に形成され、
前記第２スペーサの一端は前記第２遮光層に重なる領域に形成されると共に、前記第２スペーサの他端は前記第１遮光層に重なる領域に形成され、
前記第１スペーサと前記第２スペーサの交差角度は０度より大きく９０度よりも小さい、
請求項７乃至１０のいずれか１項に記載の表示装置。
【請求項１４】
前記スペーサはアレイ基板側に形成された前記第１画素に配置された第１スペーサと前記第２画素に配置された第２スペーサと、対向基板側に配置され前記第１スペーサ及び第２スペーサに当接する第３スペーサとで構成され、
前記第１スペーサは第２遮光層に重なる領域に形成されると共に、前記第２スペーサは第１遮光層に重なる領域に形成され、
前記第３スペーサの一端は前記第２遮光層に重なる領域で前記第１スペーサに当接し、前記第３スペーサの他端は前記第１遮光層に重なる領域に形成され前記第２スペーサに当接する、
請求項７乃至１０のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、横電界モードの液晶表示装置において、各色の画素を隣接するソース配線間の間隔を変えることにより色毎に異なる画素面積を有する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１４６７０号公報
【特許文献２】特開２０１５−９９２９６号公報
【特許文献３】特開２０１５−７９２０７号公報
【特許文献４】特開２０１５−１５５０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、特に高精細化製品を実現するための画素構造において、開口領域低下の抑制、ひいては表示品位を向上することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、第１方向に実質的に等間隔に配置される複数のソース配線と、第２方向に実質的に等間隔に配置される複数のゲート配線と、前記複数のゲート配線と前記複数のソース配線により区画される複数の画素と、第1ゲート配線に接続される第１スイッチング素子と第２スイッチング素子と、前記第１ゲート配線から第２方向一方側に形成された第１コンタクトホールを介して前記第１スイッチング素子と接続される第１画素電極を備える第１画素と、前記第1ゲート配線から第２方向他方側に形成された第２コンタクトホールを介して前記第２スイッチング素子と接続される第２画素電極を備え前記第１画素の前記第１方向に隣接する第２画素と、を備えたアレイ基板と、前記第1ゲート配線と前記第１コンタクトホールに対向し第１幅で延出する第１遮光層と、前記第1ゲート配線と前記第２コンタクトホールに対向し第１幅と実質的に同等幅で延出する前記第１遮光部と一体的に形成された第２遮光部と、を備える対向基板と、前記アレイ基板と前記対向基板と間にスペーサと、を備えた表示装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の液晶表示装置ＬＰＮの構成及び等価回路を概略的に示す図である。
【図２】図２は、第1構成例のアレイ基板ＡＲにおける画素を対向基板側から見た概略図である。
【図３】図３は、第1構成例であり、図２に示したアレイ基板ＡＲに対向基板ＣＴ側の遮光層の構成を重ねあわせた概略図である。
【図４】図４は、第１構成例の画素ＰＸ４及びＰＸ５に関する拡大図である。
【図５】図５は、図４のＡ−Ｂ断面図である。
【図６】図６は、図４のＣ−Ｄ断面図である。
【図７】図７は、第２構成例のアレイ基板ＡＲ対向基板側から見た概略図である。
【図８】図８は、第２構成例であり、図７に示したアレイ基板ＡＲに対向基板ＣＦの遮光層とスペーサの構成を重ねあわせた概略図である。
【図９】図９は、図８のＥ−Ｆ断面図である。
【図１０】図１０は、第２構成例の第１変形例であり、アレイ基板ＡＲにおける画素と対向基板ＣＴ側に形成された遮光層とスペーサとを重ねあわせた概略図である。
【図１１】図１１は、第３構成例のアレイ基板ＡＲにおける画素を対向基板ＣＴ側から見た概略図である。
【図１２】図１２は、第３構成例であり、図１１に示したアレイ基板ＡＲに対向基板ＣＴ側の遮光層とスペーサの構成を重ねあわせた概略図である。
【図１３】図１３は、図１２のＧ−Ｈ断面図である。
【図１４】図１４は、第３構成例の変形例であり、アレイ基板ＡＲと対向基板ＣＴ側の遮光層とスペーサとを重ねあわせた概略図である。
【図１５】図１５は、図１４のＫ−Ｌ断面図である。
【図１６】図１６は、第２構成例のスペーサ配置の分布を示す概略図である。
【図１７】図１７は、本実施例中の第１画素パターンを示す図である。
【図１８】図１８は、本実施例中の第２画素パターンを示す図である。
【図１９】図１９は、本実施例中の第３画素パターンを示す図である。
【図２０】図２０は、画素パターンのその他の半導体層形状を示す図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成には同一の参照符号を付し、重複する説明は省略する。
【０００８】
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【０００９】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱとを備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＡＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１０】
アレイ基板ＡＲは、アクティブマトリクスタイプの液晶表示パネルＬＰＮにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。ゲート配線Ｇ（Ｇ１〜Ｇｎ）は、それぞれ概ね第１方向Ｘに沿って延出し、第１方向Ｘに交差する第２方向Ｙに沿って並んでいる。ソース配線Ｓ（Ｓ１〜Ｓｍ）は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。なお、ゲート配線Ｇ及びソース配線Ｓは、後述するように、画素レイアウトあるいは画素電極形状に合わせて屈曲していても良い。スイッチング素子ＳＷは、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極は、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。蓄積容量ＣＳは、例えば、共通電極ＣＥと画素電極ＰＥとの間に形成される。
【００１１】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、アクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳに接続されている。給電部ＶＳは、共通電極ＣＥに対してコモン電位を供給する。
【００１２】
本発明の第１構成例について、図１乃至図６に基づき説明する。ここでは、横電解モードを適用した画素構造を例に説明するが、図中には説明に必要な主要部のみを図示している。
【００１３】
図２は、第１構成例のアレイ基板ARの画素について、対向基板側から見た概略図である。図２において、アレイ基板ARは、第１遮光部ＢＭ１（ＢＭ１１乃至ＢＭＢＭ１９）、半導体層ＳＣ（ＳＣ１乃至ＳＣ９）、ゲート配線Ｇ（Ｇ１乃至Ｇ５）、ソース配線Ｓ（Ｓ１乃至Ｓ４）、スイッチング素子ＳＷ（SW１乃至SW９）、画素ＰＸ（ＰＸ１乃至ＰＸ９）を備える。
図２においては、特にわかりやすさのためスイッチング素子構造を中心に記載しており、画素電極については省略している。本構成において画素電極は後述するように、それぞれの画素ＰＸ１乃至ＰＸ９において第２方向同一側に延出するものである。
【００１４】
ゲート配線Ｇ１乃至Ｇ５は第１方向Ｘに沿って延出し、第１方向Ｘに交差する第２方向Ｙに実質的に等間隔に配置される。ソース配線Ｓ１乃至Ｓ４は第２方向Ｙに沿って延出し、第１方向Xに実質的に等間隔に配置される。実質的に等間隔とは、例えば間隔が０．８倍から１．２倍、好ましくは０．９倍から１．１倍程度の範囲である。図示した例ではソース配線Ｓはゲート配線Ｇとの交差部における直線部とゲート配線Ｇ間の斜線部により形成され総じて第２方向に沿って延出しているが、第２方向Ｙに沿って直線部のみによって形成されていてもよい。ゲート配線Ｇ及びソース配線Sは金属配線であり、例えばモリブデンもしくはアルミニウム等の金属材料により形成される。またゲート配線Ｇ及びソース配線Ｓの金属材料は他の金属材料との積層構造を有していてもよい。
【００１５】
画素ＰＸ１はゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２により区画された領域である。同様にゲート配線Ｇ１及びＧ２と、ソース配線Ｓ２乃至Ｓ４によりそれぞれ区画された領域を画素ＰＸ２，ＰＸ３とし、画素ＰＸ１の第１方向に順に形成される。画素ＰＸ４乃至ＰＸ６はゲート配線Ｇ２及びＧ３とソース配線Ｓ１乃至Ｓ４によりそれぞれ区画された領域であり、画素ＰＸ１乃至ＰＸ３の第２方向に隣接して形成される。画素ＰＸ７乃至ＰＸ９はゲート配線Ｇ３及びＧ４とソース配線Ｓ１乃至Ｓ４によりそれぞれ区画された領域であり、画素ＰＸ４乃至ＰＸ７の第２方向Ｙに隣接して形成される。スイッチング素子ＳＷ１は画素ＰＸ１のスイッチング素子であり、同様にスイッチング素子ＳＷ２乃至ＳＷ９は画素ＰＸ２乃至ＰＸ９のそれぞれのスイッチング素子である。また、ソース配線Ｓ１乃至Ｓ４は実質的に等間隔に第１方向Ｘに配置されており、画素ＰＸ１乃至ＰＸ９の第一方向の幅は実質的に均等となり、また、ゲート配線Ｇ１乃至Ｇ５は実質的に等間隔に第２方向に配置されており、画素ＰＸ１乃至ＰＸ９の第２方向の幅は実質的に均等である。本構成においては、ゲート配線Ｇ間の幅は、ソース配線間の幅より大きく、画素は第２方向に長い矩形状である。また、一例では、ゲート配線Ｇ間の幅を３０μｍとし、ソース線Ｓ間の幅を１５μｍとし、アスペクト比２：１の画素である。ただし、このアスペクト比については一例にすぎず、例えばアスペクト比３：１となる画素であっても良い。
【００１６】
以下、スイッチング素子ＳＷ及びアレイ基板ＡＲの層構造の概略について図４乃至図６を参考に説明する。図４は画素ＰＸ４及びＰＸ５の拡大図である。図５は図４のＡ−Ｂ断面図である。図６は図４のＣ−Ｄ断面図である。
【００１７】
図５及び図６を参考に、アレイ基板ＡＲの層構造を説明する。ここでは、アレイ基板ＡＲにおいて方向を示す「上」とは液晶層ＬＱ側であり、「下」とは第１絶縁基板ＳＵＢ１側とする。アレイ基板ＡＲは第１絶縁基板ＳＵＢ１を備える。第１絶縁基板ＳＵＢ１は例えばガラス基板もしくはプラスチック基板である。第１絶縁基板ＳＵＢ１上には第１遮光層ＢＭ１（ＢＭ１５、図４のＣ−Ｄライン、図６参照）を備える。第１遮光層ＢＭ１は例えば、黒色の樹脂材料や遮光性の金属材料によって形成される。第１絶縁膜ＩＮＦ１は第１遮光層ＢＭ１及び第１絶縁基板ＳＵＢ１を覆い、例えば酸化シリコン膜や窒化シリコン膜のような無機材料によって形成さる。第１絶縁膜ＩＮＦ１上には半導体層ＳＣが形成され、第１絶縁膜ＩＮＦ１及び半導体層ＳＣを覆う第２絶縁膜ＩＮＦ２が形成される。半導体層ＳＣは例えば多結晶シリコン（p-Si）により形成されるが、アモルファスシリコン（a-Si）や酸化物半導体などによって形成されてもよい。第２絶縁膜ＩＮＦ２は例えば、酸化シリコン等の無機材料により形成される。第２絶縁膜ＩＮＦ２上には、ゲート配線Ｇが配置され、ゲート配線Ｇ及び第２絶縁基板ＩＮＦ２を覆う第３絶縁膜ＩＮＦ３が形成される。第３絶縁膜ＩＮＦ３は例えば、酸化シリコンもしくは窒化シリコン等の無機材料によって形成される。第３絶縁膜ＩＮＦ３上には、ソース配線Ｓ及び中継電極ＤＥが形成され、ソース配線Ｓ、中継電極ＤＥ及び第３絶縁膜ＩＮＦ３を覆う第４絶縁膜ＩＮＦ４が形成される。第４絶縁膜ＩＮＦ４は例えば有機材料により形成される。第４絶縁膜ＩＮＦ４上には、コモン電極ＣＥが形成され、コモン電極ＣＥ及び第４絶縁膜ＩＮＦ４を覆う第５絶縁膜ＩＮＦ５が形成される。コモン電極ＣＥは例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明導電材料により形成される。第５絶縁膜ＩＮＦ５は例えば酸化シリコン膜もしくは窒化シリコン膜等の無機材料により形成される。第５絶縁膜ＩＮＦ５上には画素電極ＰＥが形成され、画素電極ＰＥを覆う第１配向膜ＰＩ１が形成される。画素電極ＰＥは例えばインジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明導電材料により形成される。配向膜ＰＩ１は例えばポリイミドなどの有機材料により形成される。また第１絶縁膜ＩＮＦ１乃至第５絶縁膜ＩＮＦ５は必ずしも１層である必要はなく、２層の積層構造を成していてもよい。
【００１８】
図５及び図６を参考に、対向基板ＣＴの層構造を説明する。ここでは、対向基板ＣＴにおいて方向を示す「上」とは液晶層ＬＱ側であり、「下」とは第２絶縁基板ＳＵＢ２側とする。対向基板ＣＴは第２絶縁基板ＳＵＢ２を備える。第２絶縁基板ＳＵＢ２は例えばガラス基板もしくはプラスチック基板である。第２絶縁基板ＳＵＢ２上には、第２遮光層ＢＭ２が形成され、第２遮光層ＢＭ２及び第２絶縁基板ＳＵＢ２を覆うカラーフィルタＣＦが形成される。第２遮光層ＢＭ２は例えば、黒色の樹脂材料や遮光性の金属材料によって形成される。カラーフィルタＣＦは例えば赤・青・緑・白色等に着色された樹脂材料によって形成される。またカラーフィルタＣＦを白色とする場合、無色彩のカラーフィルタであってもよいし、例えば淡く色づいた（例えば薄黄色あるいは薄青色に色づいた）カラーフィルタを利用することや、カラーフィルタそのものが無い場合もある。カラーフィルタＣＦ上を覆うオーバーコート層ＯＣが形成され、オーバーコート層ＯＣを覆う第２配向膜ＰＩ２が順次積層されている。また、上記の第２絶縁基板ＳＵＢ２、第２遮光層ＢＭ２、カラーフィルタＣＦの順次積層構造に代わり、例えば第２絶縁基板ＳＵＢ２、カラーフィルタＣＦ、第２遮光層ＢＭ２、オーバーコート層ＯＣ、第２配向膜ＰＩ２の順次積層構造であってもよい。また、第２絶縁基板ＳＵＢ２、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２遮光層ＢＭ２、第２配向膜ＰＩ２の順次積層構造であってもよい。
【００１９】
図５及び図６に示すように、第１配向膜ＰＩ１と第２配向膜ＰＩ２間に液晶層ＬＱが挟持されている。また、図２乃至図６に図示せず、図７以降の構成において説明する液晶層ＬＱのセルギャップを調整するスペーサは対向基板ＣＴ、アレイ基板ＡＲのいずれか一方もしくは両方に形成される。
【００２０】
図２及び図４を参考に、第１構成例のスイッチング素子ＳＷ及び第１遮光層ＢＭ１について説明する。図４は図２の画素ＰＸ４及びＰＸ５の拡大図である。画素ＰＸ４に形成されるスイッチング素子ＳＷ４の半導体層ＳＣ４は、ゲート配線Ｇ２とゲート配線Ｇ３間に形成されるコンタクトホールＣＨ１（図６も参照）を介してソース配線Ｓ２と接続され、ソース配線Ｓ２の下層に配置されている。半導体層ＳＣ４は例えばＵ字もしくはＪ字形状を成し、ソース配線Ｓ２に沿ってゲート配線Ｇ２に向かって延出し、ゲート配線Ｇ２を超えた位置においてソース配線Ｓ１側に屈曲し第１方向に延出し、画素ＰＸ４の短辺を構成するゲート配線Ｇ２の略中央においてゲート配線Ｇ３側にゲート配線Ｇ２を超えて第２方向に延出する。また、画素ＰＸ４のゲート配線Ｇ２と半導体層ＳＣ４の交差部に第１遮光層ＢＭ１４が形成される。第１遮光層BM１は本構成において、ソース配線Ｓ１とソース配線Ｓ２の間に島状に形成されている。ゲート配線Ｇ２とソース配線Ｓ２の交差領域においても半導体層と交差する領域があり、この領域における半導体層ＳＣ４の下層には第１遮光層ＢＭ１は形成されていないが、第１遮光層ＢＭ１がソース配線Ｓ２，ゲート配線Ｇ２、半導体層ＳＣ４の交差する領域にも形成される構成であってもよい。半導体層ＳＣ４は、画素ＰＸ４内において中継電極ＤＥ４とコンタクトホールＣＨ２（図６も参照）を介して接続されており、中継電極ＤＥ４はコンタクトホールＣＨ２からゲート配線Ｇ２側に延出しており、コンタクトホールＣＨ２とゲート配線Ｇ２との間においてコンタクトホールＣＨ３（図６も参照）を介して画素電極ＰＥ４と接続されている。画素電極PE４はコンタクトホールCH３からゲート配線G３側に延びている。スイッチング素子ＳＷ４は半導体層ＳＣ４と、半導体層ＳＣ４のソース領域に接続されたソース配線Ｓ２に一体的に形成されたソース電極と、半導体層ＳＣ４のチャネル領域に対向するゲート配線と一体的に形成された２つのゲート電極と、半導体層ＳＣ４のドレイン領域に接続された中継電極ＤＥ４を有する、いわゆるダブルゲート構造のスイッチング素子である。
画素ＰＸ５におけるスイッチング素子ＳＷ５はスイッチング素子ＳＷ４をゲート配線Ｇ２に対して線対称とした形状であり、ゲート配線Ｇ１側に半導体層ＳＣとソース配線Ｓと接続するためのコンタクトホールＣＨ１、画素電極ＰＥと中継電極ＤＥを接続するためのコンタクトホールＣＨ３が形成される。また、半導体層ＳＣとドレイン電極ＤＥを接続するコンタクトホールＣＨ２もゲート配線Ｇ２とコンタクトホールＣＨ３の間に形成される。
半導体層ＳＣを含めスイッチング素子ＳＷは画素ＰＸ４と画素ＰＸ５において必ずしも線対称である必要は無く、コンタクトホールＣＨ１が少なくともゲート配線Ｇを挟んだ領域に形成されていればよい。
画素ＰＸ１乃至ＰＸ３、画素ＰＸ６乃至ＰＸ９のそれぞれのスイッチング素子ＳＷ１乃至ＳＷ３、ＳＷ６乃至ＳＷ９もソース配線Ｓの傾斜方向が相違するものがあるが、基本的にはスイッチング素子ＳＷ４と同様の構造である。すなわちスイッチング素子ＳＷ４及びＳＷ６のコンタクトホールＣＨ３が第１方向に実質的に同一直線状に形成されるのに対し、スイッチング素子ＳＷ５のコンタクトホールＣＨ３はゲート配線Ｇ２を挟んで反対側に位置する構成となる。なおスイッチング素子ＳＷ１乃至ＳＷ３のコンタクトホールＣＨ３は第１方向に実質的に同一直線状に位置し、またスイッチング素子ＳＷ７乃至ＳＷ９のコンタクトホールＣＨ３も第１方向に実質的に同一直線状に位置する。
スイッチング素子ＳＷ１乃至ＳＷ４、ＳＷ６乃至ＳＷ９のコンタクトホールＣＨ３はそれぞれの画素ＰＸ１乃至ＰＸ４、ＰＸ６乃至ＳＷ９内に形成されるのに対し、画素ＰＸ５のスイッチング素子ＳＷ５のコンタクトホールＣＨ３は画素ＰＸ２内に形成される。
図６に示すように、コンタクトホールＣＨ１はソース配線Ｓと半導体層ＳＣのコンタクトホールであり、第２絶縁膜ＩＮＦ２及び第３絶縁膜ＩＮＦ３に形成される。またコンタクトホールＣＨ２は半導体層ＳＣと中継電極ＤＥのコンタクトホールであり、第２絶縁膜ＩＮＦ２及び第３絶縁膜ＩＮＦ３に形成される。コンタクトホールＣＨ３は中継電極ＤＥと画素電極ＰＥのコンタクトホールであり、第４絶縁膜ＩＮＧ４及び第５絶縁膜ＩＮＧ５に形成される。
【００２１】
図２においては画素電極ＰＥを省略しており、画素電極ＰＥ（ＰＥ４、ＰＥ５）については図４に示している。画素ＰＸ４の画素電極ＰＥ４は画素ＰＸ４内に形成されたコンタクトホールＣＨ３における中継電極ＤＥとのコンタクト部と、ソース配線Ｓにほぼ平行に延出する２つの主画素電極、２つの主画素電極の先端を接続する副画素電極を有する。
画素ＰＸ５の画素電極ＰＥ５は、画素ＰＸ２内に形成されたスイッチング素子ＳＷ５のコンタクトホールＣＨ３において中継電極ＤＥ６と接続するコンタクト部と、ゲート配線Ｇ２を超えて画素ＰＸ５内でソース配線Ｓにほぼ平行に延出する２つの主画素電極と、２つの主画素電極を接続する副画素電極を有する。本構成においては、画素電極ＰＥ５は画素電極ＰＥ４より第２方向に長い画素電極形状である。
【００２２】
また、図２に示すように、画素ＰＸ５のスイッチング素子ＳＷ５が画素ＰＸ２内に形成されるため、画素ＰＸ２の画素電極ＰＥ２が形成される領域が他の画素に比べ小さくなる。そのため、画素ＰＸ２の画素電極ＰＥ２は他の画素電極に比べ短くなる。
【００２３】
以下、図２乃至図４を参考に、第１構成例のアレイ基板ＡＲに対向基板ＣＴの第２遮光層ＢＭ２（図３を参照）を重ね合わせ、第２遮光層ＢＭ２の形状について説明する。第２遮光層ＢＭ２はゲート配線Ｇ及びソース配線Ｓにそれぞれ対向する形状を有し、ゲート配線Ｇに対向する領域にはゲート配線Ｇの近辺に形成されたコンタクトホールＣＨ３を覆うように第２方向に延出した延出部ＢＭＥ１（図３を参照）を備える。画素ＰＸ１、ＰＸ２、ＰＸ３においては、それぞれのスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３のコンタクトホールＣＨ３が第１方向に略同一直線状に並び、第２遮光層ＢＭの延出部ＢＭＥ１は、ゲート配線Ｇ１からゲート配線Ｇ２側に向かい延出し、画素ＰＸ１，ＰＸ２，ＰＸ３のそれぞれのコンタクトホールＣＨ３に対向する。この時第２遮光層ＢＭ２のゲート配線Ｇ１領域においては、第１方向に同一の第２方向幅を有した略直線状に形成されることになる。
ゲート配線Ｇ３，Ｇ４に対向する第２遮光層ＢＭ２の構成も、ゲート配線Ｇ１に対向する構成と同様であり、画素ＰＸ６，ＰＸ７，ＰＸ８のコンタクトホールＣＨ３が第１方向に略同一直線状に並ぶため、第２遮光層ＢＭ２の延出部ＢＭＥ１は第１方向に同一の第２方向幅を有した略直線状に形成されることになる。
また、画素ＰＸ５のコンタクトホールＣＨ３がゲート配線Ｇ２近辺であって画素ＰＸ２内に形成される一方、画素ＰＸ４，ＰＸ６のコンタクトホールＣＨ３はゲート配線Ｇ２の近辺であって画素ＰＸ４，ＰＸ６内に形成される。そのため、ゲート配線Ｇ２に対向する第２遮光層ＢＭ２は画素ＰＸ４，ＰＸ６においてゲート配線Ｇ３側に延出し画素ＰＸ４，ＰＸ６のコンタクトホールＣＨ３を遮光する延出部ＢＭＥ１と、画素ＰＸ５においてゲート配線Ｇ１側に延出し画素ＰＸ２内に形成された画素ＰＸ５のコンタクトホールＣＨ３を遮光する延出部ＢＭＥ２を有することになる。
ゲート配線Ｇ２に対向し、ゲート配線Ｇ３側に延出しコンタクトホールＣＨ３を覆う延在部ＢＭＥ１を含む第２遮光層ＢＭ２の第２方向幅Ｌ１は例えば１３．５μｍから１６μｍであり、画素のゲート線間のピッチに対して半分近い幅となる。同様に、ゲート配線Ｇ２に対向し、ゲート配線Ｇ１側に延出しコンタクトホールＣＨ３を覆う延在部ＢＭＥ２を含む第２遮光層ＢＭ２の第２方向幅Ｌ２もＬ１と実質的に同等の幅である。そのため、ゲート配線Ｇに対向して第１方向に延出する第２遮光層ＢＭ２は、直線形状から一部画素において第２方向にずれた屈折形状もしくはジグザグ形状となる。
【００２４】
上記第２遮光層ＢＭ２により囲まれた画素の領域が、それぞれの画素の開口領域である。図３に示すように、画素ＰＸ１，ＰＸ３，ＰＸ４，ＰＸ６，ＰＸ７，ＰＸ８，ＰＸ９の開口領域は略同等であるのに対し、画素ＰＸ２においてはゲート配線２に対向しゲート配線Ｇ１側に延出する第２遮光層ＢＭ２の延出部ＢＭＥ１により開口領域が他の画素に比べ小さく設定される。一方画素ＰＸ５においては、ゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ１側への延出しているため、画素ＰＸ５の開口領域を他の画素に比べ大きく確保することができる。
【００２５】
次に、カラーフィルタの色の配置について説明する。第１構成例においては、赤・緑・青・白の４色のカラーフィルタの配置について例をあげる。例えば画素ＰＸ１、ＰＸ４は緑色に着色されたカラーフィルタであり、画素ＰＸ２は白色を表示するカラーフィルタであり、画素ＰＸ３，画素ＰＸ６は赤色に着色されたカラーフィルタであり、画素ＰＸ５は青色に着色されたカラーフィルタが配置される。青色カラーフィルタは赤・緑・白に比べ視認者に対する輝度が一番低く、また白表示カラーフィルタは赤・緑・青に比べ視認者に対する輝度が一番高く、製品仕様に基づく最適なカラーバランスを考慮し、青色画素の開口領域を他の画素に比べ大きく設定し、白表示画素の開口領域を他の画素に比べ小さく設定しておくことができる。第１構成例においては、開口領域の大きい画素ＰＸ５に青色カラーフィルタを配置し、開口領域の小さい画素ＰＸ２に白表示カラーフィルタを配置することで、最適なカラーバランスを実現することが可能となる。
【００２６】
高精細化の要望が高まるにつれ、画素の大きさはますます小さくなり、ソース配線間のピッチをある程度以上狭くすることが困難となる。本構成によれば、アレイ基板ＡＲ側のスイッチング素子ＳＷのコンタクトホールＣＨ３の位置を隣接画素と異ならせ、対向基板ＣＴ側の第２遮光層は一定幅を有しつつそれぞれの画素のコンタクトホールＣＨ３を遮光することで画素毎の開口領域に変化を与えることができる。
【００２７】
以下、図７乃至図９を参考に第２構成例について説明する。図７は第２構成例のアレイ基板ＡＲにおける画素を対向基板側から見た概略図である。図８は、図７に示したアレイ基板ＡＲに対向基板ＣＴの第２遮光層ＢＭ２とスペーサＳＳの構成を重ねあわせた概略図である。図９は、図８のＥ−Ｆ断面図である。
図７に示すように画素ＰＸ１乃至ＰＸ７及び画素ＰＸ９の構成については、第１構成例の図２及び上記説明にあるような構成と概ね同一であり詳細は省略するが、相違点としては画素ＰＸ８のスイッチング素子ＳＷ８の構造が異なる点とスペーサSSを配置した点である。スイッチング素子ＳＷ８の半導体層ＳＣ８は、ソース配線Ｓ３とコンタクトホールＣＨ１を介して接続され、ソース配線Ｓ３に沿ってゲート配線Ｇ３側に延出し、ゲート配線Ｇ３を超えたところで、ソース配線Ｓ２側に屈曲し、第１方向に向け延出し、画素ＰＸ８の短辺側（ゲート配線Ｇ３）の略中央部においてゲート配線Ｇ３側に屈曲し、ゲート配線Ｇ３を超えるところまで延出される。画素ＰＸ８の中継電極は、画素ＰＸ８内をゲート配線Ｇ４側に向かって略画素中央部まで延出しており、ゲート配線Ｇ３近辺の半導体層ＳＣ８の先端部分にてコンタクトホールＣＨ２を介して接続され、画素中央部においてコンタクトホールＣＨ３を介して画素電極ＰＥ８に接続される。画素ＰＸ１乃至ＰＸ７及びＰＸ９のコンタクトホールＣＨ３はコンタクトホールＣＨ２とゲート配線Ｇとの間に形成されるに対し、画素ＰＸ８のコンタクトホールＣＨ２はゲート配線ＧとコンタクトホールＣＨ３との間に形成される点で異なる。
【００２８】
図８、図９に示すように、セルギャップを規定するスペーサＳＳは対向基板ＣＴのオーバーコート層ＯＣ上に形成され、アレイ基板ＡＲ側の第１配向膜ＰＩ１に当接している。スペーサＳＳの形状は例えば柱状のスペーサである。スペーサＳＳの配置される箇所は、本実施例においては画素ＰＸ８の中継電極ＤＥ８の上方であり、より詳しくはゲート配線Ｇ３とコンタクトホールＣＨ３との間である。コンタクトホールＣＨ２は第４絶縁膜ＩＮＦ４により平坦化されており、スペーサＳＳの当接部はゲート配線Ｇ３及びコンタクトホールＣＨ２上方であってもよい。また、スペーサＳＳは画素電極ＰＥ８のコンタクト部に一部重畳していても良い。
スペーサＳＳはオーバーコート層ＯＣの形成工程においてハーフトーン露光等によりオーバーコート層ＯＣと一体的に形成されても良いし、オーバーコート層ＯＣとは別個にスペーサ材料を用いて形成しても良い。また、第２遮光層ＢＭ２がカラーフィルタＣＦ上に形成さる構成の場合、第２遮光層ＢＭ２と同じ材料で一体的に形成されることも可能である。
【００２９】
スペーサＳＳはアレイ基板ＡＲの第１配向膜ＰＩ１に当接しており、利用者による押圧によるセルギャップの変化を抑制するが、押圧によりスペーサと第１配向膜ＰＩ１が擦れ、スペーサ周囲の光漏れの一因となり得る。またスペーサＳＳ周囲のラビング不良も光漏れの一因となり得る。そのため、スペーサＳＳの周囲には、光漏れ防止のため、第２遮光層ＢＭ２と同層で一体的に形成されたスペーサ用遮光部ＢＭＥ３を設けることが望ましい。スペーサ用遮光部ＢＭＥ３は、例えば直径３３μｍ程度の円形状に形成されており、画素ＰＸ８のコンタクトホールＣＨ３を覆うと共に、スペーサＳＳの周囲の画素ＰＸ４乃至ＰＸ９のそれぞれ一部を覆う。またスペーサ用遮光部ＢＭＥ３は円形に限らず八角形状等他の多角形状であってもよい。
【００３０】
第２遮光部ＢＭ２とアレイ基板ＡＲとの重ねあわせについては画素ＰＸ５のコンタクトホールＣＨ３が画素ＰＸ２に形成されることにより、ゲート配線Ｇ２に対向する第２遮光層ＢＭ２の一部を屈曲させた構成は第１構成例の図３同様であるが、スペーサ用遮光部ＢＭＥ３が設けられている点が異なる。これにより、第２遮光部ＢＭ３により形成される開口率も第１構成例と異なることになる。例えば、スペーサ用遮光部ＢＭＥ３に覆われていない画素ＰＸ１，ＰＸ３の開口領域は大きく、一部スペーサ用遮光部ＢＭＥ３に覆われた画素ＰＸ４，ＰＸ６，ＰＸ７，ＰＸ９は画素ＰＸ１及びＰＸ２に比べ小さい開口領域となる。画素ＰＸ２の開口領域は画素ＰＸ８のコンタクトホールＣＨ３を内部に備えるため、それを遮光するゲート配線Ｇ２に対向する第２遮光層ＢＭ２の画素ＰＸ２への延出部ＢＭＥ２により第１構成例同様に小さな開口領域となる。一方画素ＰＸ８においては、スペーサ用遮光部ＢＭＥ３により広く画素領域を覆われているため、小さな開口領域となる。第１構成例において比較的大きな開口領域を有していた画素ＰＸ５は、第２構成例においてはスペーサ用遮光部ＢＭＥ３に広く覆われることで開口領域は総じて小さくなるが、画素ＰＸ２及びＰＸ８に比べると大きい開口領域である。
【００３１】
第２構成例におけるカラーフィルタの配色について説明する。第２構成例においては、赤・緑・青の３色のカラーフィルタの利用について例をあげる。例えば画素ＰＸ１、ＰＸ６、ＰＸ７は緑色に着色されたカラーフィルタであり、画素ＰＸ２、ＰＸ８は青色を表示するカラーフィルタであり、画素ＰＸ３，画素ＰＸ５、ＰＸ９は赤色に着色されたカラーフィルタである。第１構成例においては赤・緑・青の３色画素に白画素を追加し、カラーバランスを設定しているのに対し、第２構成例では、赤・緑・青の３色画素を利用し、青色画素が小さな開口率を有する画素ＰＸ２及びＰＸ８に配置されることで、全体のカラーバランスを設定している。赤色、緑色、青色の３原色のうち、最も比視感度が高い色は緑色である。スペーサＳＳが輝度の高い緑色画素に対応した領域に形成される場合、スペーサ用遮光部ＢＭＥ２は画素に比べ大きくスペーサ用遮光部ＢＭＥ３のパターン筋が目立ち表示品位を下げることになる可能性がある。本第２構成例によれば、第1構成例同様にソース配線間の距離を変えることなく画素毎に任意の開口領域を設定できると共に、スペーサＳＳは比較的目立たない２色の画素に対応した領域を遮光するスペーサ用遮光部ＢＭＥ３に配置されることで、表示品位への影響を低減するとともにカラーバランスを最適化することが可能となる。
カラーフィルタの配置は上記配置に限らず、スペーサ用遮光部ＢＭＥ３のパターン筋抑制のためスペーサ遮光部ＢＭＥ３は目立たない２色の画素に対応した領域に配置することが望ましく、例えば、画素ＰＸ８を赤色とし、画素ＰＸ５を青色とすることもできる。
【００３２】
図１０は、第２構成例の変形例である。第２構成例の変形例では、第２構成例の画素ＰＸ１乃至画素ＰＸ９に加え、ゲート配線Ｇ４とゲート配線Ｇ５とソース配線Ｓ１乃至Ｓ４でそれぞれ区画される画素ＰＸ１０乃至ＰＸ１２を備える。
画素ＰＸ１０は、画素ＰＸ７の第２方向に隣接しており、画素ＰＸ１０のスイッチング素子ＳＷ１０の構造は第２構成例におけるスイッチング素子ＳＷ４と同一である。画素ＰＸ１２は画素ＰＸ９の第２方向に隣接しており、画素ＰＸ１２のスイッチング素子は画素ＰＸ１０と同一の構成である。  
また、第２構成例おける画素ＰＸ８に形成したスイッチング素子ＳＷ８、スペーサＳＳ及びスペーサ用遮光部ＢＭＥ２を第２構成例の変形例では画素ＰＸ１１に形成される。第２構成例の変形例の画素ＰＸ５及び画素ＰＸ８のスイッチング素子ＳＷ５及びＳＷ８については、第２構成例の画素ＰＸ８のスイッチング素子ＳＷ８と同一の構成である。  
すなわち第２構成例の変形例では、画素ＰＸ１、ＰＸ２，ＰＸ３、ＰＸ４、ＰＸ６，ＰＸ７、ＰＸ９、ＰＸ１０、ＰＸ１１、ＰＸ１２はそれぞれのコンタクトホールＣＨ３がそれぞれの画素内に形成される一方、画素ＰＸ５のコンタクトホールＣＨ３は画素ＰＸ２内に形成され、画素ＰＸ８のコンタクトホールＣＨ３は画素ＰＸ５内に形成される。
【００３３】
第２構成例の変形例の第２遮光層ＢＭ２の構成を説明する。ゲート配線Ｇ１に対向する第２遮光層ＢＭ２は画素ＰＸ１乃至ＰＸ３のコンタクトホールＣＨ３を覆うべくゲート配線Ｇ２方向に延在部ＢＭＥ１を有する略直線形状となる。ゲート配線Ｇ２に対向する遮光層は画素ＰＸ４、ＰＸ６においてそれぞれのコンタクトホールＣＨ３を覆うべくゲート配線Ｇ３側に延在部ＢＭＥ１を設ける一方、画素ＰＸ５においては画素ＰＸ５のコンタクトホールＣＨ３が画素ＰＸ２内に形成されるためゲート配線Ｇ１側に延在部ＢＭＥ２を有する屈折形状もしくはジグザグである。ゲート配線Ｇ３に対向する遮光層ＢＭ２は画素ＰＸ７、ＰＸ９においてそれぞれのコンタクトホールＣＨ３を覆うべくゲート配線Ｇ４側に延在部ＢＭＥ１を設ける一方、画素ＰＸ８においては画素ＰＸ８のコンタクトホールＣＨ３が画素ＰＸ５内に形成されるためゲート配線Ｇ２側に延在部ＢＭＥ２を有する屈折形状である。ゲート配線Ｇ４に対向する第２遮光層ＢＭ２は画素ＰＸ１１のスペーサ用遮光部ＢＭＥ２と一体的に形成されており、画素ＰＸ１０，１２においてはそれぞれのコンタクトホールＣＨ３を覆うべく延在部ＢＭＥ１はゲート配線Ｇ５側に設けられる。スペーサ用遮光部ＢＭＥ３は画素ＰＸ１１のスペーサ周囲に形成され画素ＰＸ１１のコンタクトホールＣＨ３と、画素ＰＸ７乃至ＰＸ１２のそれぞれ一部を覆い、画素ＰＸ１０及び１２の第２遮光層ＢＭ２と接続される。
【００３４】
第２構成例の変形例の画素ＰＸ１乃至ＰＸ１２の開口領域については、図１０に示すように、スペーサＳＳ及びスペーサ遮光部ＢＭＥ３の配置されるＰＸ１１、第２遮光層ＢＭ２のゲート配線Ｇ１側に延出する延在部ＢＭＥ２で覆われるＰＸ２が他の画素に比べ開口領域は小となる。画素ＰＸ１，ＰＸ３，ＰＸ４，ＰＸ５，ＰＸ６については変形例で記載する１２画素中では一番大きい開口領域を有する。画素ＰＸ９についてはゲート配線Ｇ３に対向する第２遮光領域ＢＭ２の延在部ＢＭＥ２がゲート配線Ｇ２側に形成されるため、比較的開口領域は広がる構成であるが、スペーサ用遮光部ＢＭにその大半を覆われているため、ＰＸ１の開口領域よりも小となるが、ＰＸ２，ＰＸ１１に比べると大である。画素ＰＸ７，ＰＸ９、ＰＸ１０，ＰＸ１２はその一部がスペーサ用遮光部ＢＭＥ３に覆われているため、画素ＰＸ１の開口領域に比べ小となるが、画素ＰＸ２，ＰＸ１１に比べると大である。
【００３５】
次に第２構成例の変形例のカラーフィルタ配列について説明する。第２構成例の変形例においては、第２構成例同様に、赤・青・緑の3色のカラーフィルタを用い、開口領域の一番小となる画素には青色カラーフィルタを配置する。例えば、赤色カラーフィルタを画素ＰＸ３，ＰＸ４，ＰＸ８，ＰＸ１２に配置し、緑色カラーフィルタを画素ＰＸ１，ＰＸ４，ＰＸ９，ＰＸ１０に配置し、青色カラーフィルタを画素ＰＸ２，ＰＸ６，ＰＸ７，ＰＸ１１を配置する。
【００３６】
本第２構成例の変形例によれば、第1構成例同様にソース配線間の距離を変えることなく画素毎に任意の開口領域を設定できると共に、スペーサＳＳは比較的目立たない２色の画素に対応した領域を遮光する遮光部ＳＬに配置されることで、表示品位への影響を低減するとともにカラーバランスを最適化することが可能となる。  
【００３７】
以下、第３構成例について図１１、図１２、図１３を参考に説明する。第３構成例は第１構成例と略同じ構成であるが、アレイ基板ＡＲ側に形成された第１スペーサＳＳＡと、対向基板ＣＴ側に形成され第１スペーサＳＳＡに当接する第２スペーサＳＳＣとを備える。第１スペーサＳＳＡと第２スペーサＳＳＣとの当接により液晶層のセルギャップが設定される。
図１１は第３構成例のアレイ基板ＡＲを対向基板ＣＴ側から見た概略図である。図１１は第１構成例のアレイ基板側構造を示した図２に第１スペーサＳＳＡを配置している。
図１１、図１２に示すスイッチング素子を含めた画素構造及び遮光層との関係については、図４記載のスイッチング素子を含めた画素構造及び遮光層と同じ構成である。
図１２は第３構成例のアレイ基板ＡＲに対向基板ＣＴに形成さる第２遮光層ＢＭ２と第２スペーサとを重ね合わせた図である。第２スペーサＳＳＣは第１スペーサＳＳと交差する位置に形成される。
第１スペーサＳＳＡは、その一端が画素ＰＸ２においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され、他端は画素ＰＸ６においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域に配置される。
第２スペーサＳＳＣは、その一端が画素ＰＸ２においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され、他端は画素ＰＸ６においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域に配置される。また、第１スペーサＳＳＡと第２スペーサＳＳＣの交差角度は０度より大きく９０度未満の角度αを有する。
【００３８】
図１３は図１２のＧ−Ｈ断面図であり、図１３に図示はないが、第１スペーサＳＳＡは第５絶縁膜ＩＮＦ５上に形成される。第１配向膜ＰＩ１は第１スペーサＳＳＡを覆うように形成されてもよいし、第１スペーサＳＳＡの側面を覆い頂面は覆わない構成であってもよい。また第１スペーサＳＳＡは第１配向膜ＰＩ１上に形成される構成であってもよい。本構成においては第５絶縁膜上に第１スペーサＳＳＡを配置する構成であるが、第４絶縁膜と一体的に形成される構成であってもよい。また、画素電極ＰＥ上に第１スペーサＳＳＡが形成される構成であっても良いし、第１スペーサＳＳＡの一部が画素電極ＰＥに重なる構成であっても良い。  
第２スペーサＳＳＣはオーバーコート層ＯＣ上に形成される。第２配向膜ＰＩ２は第２スペーサＳＳＣを覆うように形成されてもよいし、第２スペーサＳＳＣの側面を覆い頂面は覆わない構成であってもよい。また第２スペーサＳＳＣは第２配向膜ＰＩ２上に形成される構成であってもよい。本構成においてはオーバーコート層ＯＣ上に第２スペーサＳＳＣを配置する構成であるが、オーバーコート層ＯＣと一体的に形成される構成であってもよい。また、第２遮光層ＢＭ２がカラーフィルタ上に形成される構成である場合、第２スペーサＳＳＣは第２遮光層ＢＭ２と同じ材料で形成されるものであってもよい。  
【００３９】
図１１乃至図１３に示すように、第１スペーサＳＳＡは画素電極ＰＥと同層に形成されるものであり、コンタクトホールＣＨ３と接触しないように配置されている。  
図１１に示した第１スペーサＳＳＡは上記構成に加え、例えば、第１スペーサＳＳＡの一端が画素ＰＸ２においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され、他端は画素ＰＸ４においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域に配置された２つめの第１スペーサＳＳＡを更に備えても良い。同様に、図１１に示した第１スペーサＳＳＣは上記構成に加え、その一端が画素ＰＸ２においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され、他端は画素ＰＸ４においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域に配置された２つめの第２スペーサＳＳＣを更に備えても良い。
【００４０】
以下、第３構成例の変形例を図１４、図１５を参考に説明する。図１４は第３構成例の変形例のアレイ基板ＡＲに対向基板ＣＴの第２遮光層ＢＭ２及びスペーサを重ね合わせた図である。アレイ基板ＡＲ側の構成において、第３構成例とは第１スペーサＳＳＡの配置箇所が異なる。  
アレイ基板ＡＲ側の第１スペーサＳＳＡは画素ＰＸ２及び画素ＰＸ６にそれぞれ分割して形成され、コンタクトホールＣＨ２とゲート配線Ｇ２の間で画素電極ＰＥ５上に形成される。また、第１スペーサＳＳＡ１はゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され、第１スペーサＳＳＡ２は画素ＰＸ６においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２のゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域にそれぞれ配置される。
対向基板側ＣＴの第２スペーサＳＳＣは、その一端が画素ＰＸ２においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ１側に延出する延在部ＢＭＥ２と重なる領域に配置され画素ＰＸ２の第１スペーサＳＳＡ１に当接し、他端は画素ＰＸ６においてゲート配線Ｇ２に対向する第２遮光層ＢＭ２及びそのゲート配線Ｇ３側に延出する延在部ＢＭＥ１と重なる領域に配置され画素ＰＸ６の第１スペーサＳＳＡ２に当接する。画素ＰＸ２において第１スペーサＳＳＡ１と第２スペーサＳＳＣの交差角度は０度より大きく９０度未満の角度αを有する。また、画素ＰＸ６において第１スペーサＳＳＡ２と第２スペーサＳＳＣの交差角度は０度より大きく９０度未満の角度αを有する。画素ＰＸ２におけるスペーサ同士の交差角度と画素ＰＸ６におけるスペーサ同士の交差角度は同じであっても良いし、異なる交差角度であっても良い。
【００４１】
第３構成例及び第３構成例の第１・第２変形例におけるカラーフィルタの配置について例を紹介する。例えば、第１構成例同様に緑色カラーフィルタを画素ＰＸ１，ＰＸ４に、赤色カラーフィルタを画素ＰＸ３、ＰＸ６に配置し、開口領域が小となる画素ＰＸ５に白表示カラーフィルタを配置し、開口領域が大となる画素ＰＸ８に青色カラーフィルタを配置する。また、白表示カラーフィルタを用いず、例えば緑色カラーフィルタを画素ＰＸ１，ＰＸ４に配置し、青色カラーフィルタを画素ＰＸ２、ＰＸ５に配置し、赤色カラーフィルタを画素ＰＸ３、ＰＸ６に配置する構成であっても良い。
【００４２】
アレイ基板と対向基板にそれぞれ形成したスペーサ同士を交差する構成は知られている。その場合、第２構成例で示したスペーサ用遮光部のように、スペーサ周囲を遮光するように第２遮光層ＢＭ２を広げる必要がある。また、アレイ基板と対向基板を貼り合わせる際の組ずれを考慮し、スペーサ用遮光部を広めに確保する必要もある。そのため、画素の開口領域は小さくなり、アレイ基板側のスペーサ及び対向基板側のスペーサは出来るだけ小さい方が望ましいが、小さいと組ずれによりスペーサ同士の当接が出来ない場合があり得る。
本第３構成例及び変形例によれば、第１スペーサＳＳＡ及び第２スペーサＳＳＣはそれぞれのスペーサ周囲を広く第２遮光層ＢＭ２及びその延在部で囲われる構成であり、別途スペーサ用遮光部を設ける必要が無く、開口領域を広く確保することができる。また、スペーサ自体を長めに形成することが可能となり、また、第１スペーサと第２スペーサの交差角度を０度より大きく９０度未満と小さく設定するため、アレイ基板と対向基板の組ずれが生じたとしてもスペーサが当接するためのマージンを大きく確保することができる。
【００４３】
以上構成例１に説明した、特に画素ＰＸ４及びＰＸ５のスイッチング素子構造及びその第２遮光層ＢＭ２の組合せを第２構成例及びその変形例、第３構成例及びその変形例として説明したが、これらの実施形態は、これに限るものではない。例えば、第１構成例もしくは第３構成例の画素ＰＸ４〜ＰＸ６のスイッチング素子構造及びその第２遮光層ＢＭ２を一画素単位、もしくは第２構成例の画素ＰＸ４〜ＰＸ９を一画素単位とし、アクティブエリア内の複数個所に配置しても良いし、スペーサ配置箇所のみに配置することも良いし、一画素単位の第１方向及び第２方向に連続して規則的に配置することも可能である。
【００４４】
図１６は第２構成例のスペーサ配置の分布を示す概略図である。
第２構成例では図１６に示すように、スペーサＳＳに加え、サブスペーサＳｕｂＳＳを備える。サブスペーサＳｕｂＳＳはスペーサＳＳ高さよりも低く設定され、スペーサＳＳ同様に対向基板ＣＴに形成されたものである。スペーサＳＳは例えば図１６中の破線で囲った６０画素中に、１個配置され、サブスペーサＳｕｂＳＳは１９個配置される。図１６はスペーサＳＳ及びサブスペーサＳｕｂＳＳの配置のみを示すものであり、第２遮光層ＢＭ２については記載していないが、スペーサＳＳの配置される箇所には、図８に示す構成となる。図８にはサブスペーサの記載は無いが、図１６に示すように、スペーサＳＳが隣接するソース配線との間に配置されるのに対し、サブスペーサＳｕｂＳＳはソース配線とゲート配線の交差部に配置される。また、サブスペーサＳｕｂＳＳもスペーサＳＳ同様にスペーサ用遮光部を備えるものであるが、サブスペーサＳｕｂＳＳのスペーサ用遮光部はスペーサＳＳのスペーサ用遮光部ＢＭＥ２よりも小さいものとなる。
【００４５】
また、本発明は構成例１乃至３及びその変形例に限らず、図１７の第１画素パターン、図１８の第２画素パターン、図１９の第３画素パターンを任意に組み合わせるものであっても良い。  
図１７に示す第１画素パターンは図４の画素ＰＸ４のスイッチング素子ＳＷ４のように、ゲート配線Ｇの第２方向一方側に形成された画素電極ＰＥと半導体層ＳＣを電気的に接続するコンタクトホールＣＨ３と、コンタクトホールＣＨ３より第２方向一方側に延出する画素電極ＰＥを備える画素パターンである。
図１８に示す第２画素パターンは図４の画素電極ＰＸ５のスイッチング素子ＳＷ５のように、ゲート配線Ｇの第２方向他方側に形成された画素電極ＰＥと半導体層ＳＣを電気的に接続するコンタクトホールＣＨ３と、コンタクトホールＣＨ３より第２方向一方側にゲート配線Ｇを越えて延出する画素電極ＰＥを備える画素パターンである。  
図１９に示すように第３画素パターンは図８の画素ＰＸ８のスイッチング素子ＳＷ８のように、ゲート配線Ｇの第２方向一方側に形成された中継電極ＤＥと半導体層ＳＣを電気的に接続するコンタクトホールＣＨ２と、中継電極ＤＥと画素電極ＰＥを電気石に接続するコンタクトホールＣＨ３と、コンタクトホールＣＨ３から第２方向一方側に延出する画素電極ＰＥを備え、コンタクトホールＣＨ２はゲート配線ＧとコンタクトホールＣＨ３の間に形成される画素パターンである。  
上記第１乃至第３画素パターンにおける半導体層ＳＣはそれぞれ異なる形状を有していても良い。ゲート配線ＧにＵ字形状若しくはＪ字形状の半導体層ＳＣを用いて２か所で交差するダブルゲートの形状を説明してきたが、例えば、図２０に示すようなＬ字形状を用いてダブルゲート構造を形成するものであっても良い。図２０（a）では第１画素パターンの半導体層ＳＣの形状を示すものであり、図２０（b）では第２画素パターンの半導体層ＳＣの形状を示すものである。また、これらを組み合わせて第１画素パターンの半導体層ＳＣの形状と、第２画素パターンの半導体層ＳＣの形状とがそれぞれ異なる形状であっても良い。これまでの説明では第１画素パターンと第２画素パターンは実質的に対向となる形状を有していたが、例えばＬ字形状の半導体層とＵ字形状の半導体層との組合せであってもよい。  
上記第１画素パターン、第２画素パターンに対応する対向基板ＣＴの遮光層ＢＭ２は基本的にそれぞれのゲート配線ＧとコンタクトホールＣＨ３を遮光し、第１画素パターンと第２画素パターンのコンタクトホールＣＨ３はゲート配線Ｇを挟んで第２方向一方側と第２方向他方側に配置されるため、遮光層ＢＭ２の中心軸は第１画素パターンと第２画素パターンとで異なる構成となる。  
スペーサを形成する箇所については第３画素パターンを利用し、コンタクトホールＣＨ３と重ならないゲート配線Ｇ近傍に柱状スペーサを形成することができる。この場合スペーサ用遮光部ＢＭＥ３を用い第３画素パターンのゲート配線Ｇ及びコンタクトホールＣＨ３を遮光することができる。  
また、第１画素パターン及び第２画素パターンに対向する遮光層ＢＭ２を利用すれば、第３構成例及び第３構成例の変形例に示すアレイ基板ＡＲと対向基板ＣＴにそれぞれ形成されたスペーサを用いて、開口率を落とすことなくセルギャップを形成することが可能となる。  
本発明においては、上記画素パターン及び画素パターンに対向する遮光層とスペーサを任意に組み合わせ、必要に応じたカラーバランスを設定することができる。  
【００４６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
ＬＰＮ：液晶表示装置
ＡＲ：アレイ基板
ＣＴ：対向基板
ＡＣＴ：アクティブエリア
ＧＤ：第１駆動回路
ＳＤ：第２駆動回路
ＳＵＢ１：第１絶縁基板
ＳＵＢ２：第２絶縁基板
ＩＮＦ１：第１絶縁膜
ＩＮＦ２：第２絶縁膜
ＩＮＦ３：第３絶縁膜
ＩＮＦ４：第４絶縁膜
ＩＮＦ５：第５絶縁膜
ＰＩ１：第１配向膜
ＰＩ２：第２配向膜
ＣＦ：カラーフィルタ
ＬＱ：液晶層
ＰＸ：画素
Ｇ：ゲート配線
Ｓ：ソース配線
ＳＷ：スイッチング素子
ＣＥ：共通電極
ＤＥ：中継電極
ＰＥ：画素電極
ＣＳ：蓄積容量
２：駆動ＩＣチップ
ＶＳ：給電部
ＢＭ１：第１遮光部
ＢＭ２：第2遮光部
ＢＭＥ１：延出部
ＢＭＥ２：延出部
ＢＭＥ３：スペーサ用遮光部
ＳＣ：半導体層
ＣＨ１：コンタクトホール（ソース配線と半導体層とのコンタクト）
ＣＨ２：コンタクトホール（半導体層と中継電極とのコンタクト）
ＣＨ３：コンタクトホール（中継電極と画素電極とのコンタクト）
ＳＳ：スペーサ
ＳＳＡ：第１スペーサ
ＳＳＣ：第２スペーサ
ＳｕｂＳＳ：サブスペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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