(57)【要約】【課題】電力変換装置において、スイッチング時に発生するノイズ（過渡的振動）の周波数を分散させる。【解決手段】上アームまたは下アームのうち一方のスイッチング素子のゲート信号のデッドタイムは、他方のアームのゲート信号がＯＦＦとなってから一方のアームのダイオードによる電流の還流中に一方のアームのゲート信号がＯＮとなるように設定する。また、上アームまたは下アームのうち他方のスイッチング素子のゲート信号のデッドタイムは、一方のアームのゲート信号がＯＦＦとなってから他方のアームのダイオードによる電流の還流後に他方のアームのゲート信号がＯＮとなるように設定する。【選択図】図８
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【特許請求の範囲】
【請求項１】
スイッチング素子と、前記スイッチング素子に逆並列に接続されたダイオードと、を有する上アームの半導体デバイスと、
スイッチング素子と、前記スイッチング素子に逆並列に接続されたダイオードと、を有する下アームの半導体デバイスと、を直列接続したものをアームとし、
アームを１つまたは複数備え、直流電力を交流電力に変換、または、交流電力を直流電力に変換する電力変換装置であって、
前記上アームまたは下アームのうち一方のスイッチング素子のゲート信号のデッドタイムは、他方のアームのゲート信号がＯＦＦとなってから一方のアームのダイオードによる電流の還流中に一方のアームのゲート信号がＯＮとなるように設定され、
前記上アームまたは下アームのうち他方のスイッチング素子のゲート信号のデッドタイムは、一方のアームのゲート信号がＯＦＦとなってから他方のアームのダイオードによる電流の還流後に他方のアームのゲート信号がＯＮとなるように設定されていることを特徴とする電力変換装置。
【請求項２】
前記上アームの半導体デバイスと前記下アームの半導体デバイスのうち何れか一方の半導体デバイスに対し、逆並列に還流ダイオードを接続し、
前記上アームの半導体デバイスおよび前記下アームの半導体デバイスのうち他方の半導体デバイスに対し、逆並列に還流ダイオードを配置しないことを特徴とする請求項１記載の電力変換装置。
【請求項３】
前記アームを３つ備え、直流電力を交流電力に変換する３相インバータを構成したことを特徴とする請求項１または２記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種産業で用いられる電力変換装置（インバータ、コンバータ）に設けられたパワーモジュール内の半導体 デバイスが発する高周波の電圧および電流の振動（ノイズ）の周囲機器への伝導および放射を抑制し、装置の電磁環境適合性を高める技術に関する。
【背景技術】
【０００２】
近年、パワーモジュール内で用いられる半導体デバイスは、スイッチング素子のゲート制御の高速化や、ＳｉＣやＧａＮ等ワイドバンドギャップ材料から成る新デバイスの採用等により、ますますスイッチング時間の短縮化、スイッチング時の電圧波形の急峻化が進んでいる。
【０００３】
これに伴い、スイッチング時の瞬間的な電圧振動（サージ電圧）や、ダイオードが発する逆回復電流等のノイズ発生源の発生レベルが増大している。ノイズは、インピーダンスが低いループ、特にグランドとの容量（対地容量）の大きい箇所を介してグランドに漏れ、グランドラインを経由して近接する他機器に影響を及ぼす。
【０００４】
インバータ、コンバータ等の電力変換装置からグランドに漏れるノイズ電流を低減する技術として、特許文献１が開示されている。特許文献１では、インバータ内におけるパワーモジュールの絶緑基板のインピーダンスを高めるため、誘電損失が大きい材料から成る絶緑基板を用いている。
【０００５】
また、特許文献２には、パワーモジュールの絶緑基板を２層構造にし、そのうち１層に絶緑基板容量に対し並列にインダクタンスとして寄与する配線層等を設けたものが開示されている。その結果、ＬＣ並列共振により、特定の周波数でのインピーダンスを高め、グランドヘの漏れ電流を軽減している。
【０００６】
一方、特許文献３では、インバータの出力ケーブルとグランドパターン間の容量（電気的結合）を高めることで、入力ケーブルと出力ケーブル間の電気的結合を低減し、出力ケーブルに重畳する高周波ノイズ信号が入力ケーブル、電源側に伝達、誘導されることを抑制している。
【０００７】
また、特許文献４では、主なノイズ源であるインバータのスイッチング素子とヒートシンク（＝グランド電位）間の電気的結合（容量）を広い周波数で高めるために、コンデンサとして働く容量素子（インピーダンス回路）をヒートシンク上に配置し、高周波ノイズ電流をヒートシンクを介してグランドに積極的に逃がすことで、電源側に高周波電流が流れることを抑制している。
【０００８】
また、特許文献５においては、三相インバータにおいて、Ｕ相，Ｖ相，Ｗ相の高圧側ダイオード素子とＸ相，Ｙ相，Ｚ相の低圧側ダイオード素子の接合容量、およびそれぞれのダイオードに寄生する配線インダクタンスの値を変えることで接合容量と配線インダクタンスの直列共振で生ずるノイズの共振周波数を分散させ、ノイズを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−３５６５７号公報
【特許文献２】特開２０１１−１７２３２９号公報
【特許文献３】特開２０１２−１１００９２号公報
【特許文献４】特開２０１２−１９６１１３号公報
【特許文献５】特開２０１２−１９５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献２で開示されている技術は、パワーモジュール内の絶縁基板を従来の単純な１層の絶縁層ではなく多層基板にするものであり、モジュール製造のコストアップにつながる。また、絶縁層内に配線パターンを設けることや、チップインダクタを配置することなどが必要となり、製造工程が複雑化する。また、所望のインピーダンス特性を得るためには、配線パターンの長さ、太さ、位置等に細かい制約が生ずる。
【００１１】
また、パワーモジュール内の半導体デバイス（例えば、ＩＧＢＴ）のゲート制御条件により発生するノイズの周波数も異なり、半導体デバイスの使用条件ごとに、インピーダンスを高めるべき周波数帯も本来変動するものである。すなわち、絶縁回路基板の設計を、半導体デバイスの特性、使用条件（ゲート制御、動作温度等）ごと設計しなおすことが必要となり、コストアップにつながる。
【００１２】
特許文献３、特許文献４は、システムの大型化、コストアップにつながるノイズ部品（例えば、フェライトコアやノイズ抑制シート、ＬＣフィルタ等）の使用を最小限にするため、システム内の各部位間の電気的、磁気的結合を制御することで、ノイズの伝搬ルートを制御するものである。
【００１３】
特許文献３においては、以下のような問題点がある。すなわち、出力ケーブルとグランド間の容量は、Ｕ相，Ｖ相，Ｗ相の各出力電線とグランド電位パターン間の絶縁部材の厚み、ケーブル内の対向表面積（最近接で向かい合った部位の表面積）等で決まる。しかしながら、通常の絶縁材料（比誘電率：３程度以下）を用いた場合、両者間の結合容量は大きくても１００ｐＦ以下であり、１０ＭＨｚ以下の周波数のノイズ成分を逃がす伝搬ルートとしては十分に低いインピーダンスとはなっていない。
【００１４】
また、特許文献４においては、以下のような問題点がある。スイッチング素子前後のＰアーム，Ｎアーム，Ｕ相，Ｖ相，Ｗ相の各主回路電位とグランド間の容量は各電位で異なるため、Ｐアーム，Ｎアーム，Ｕ相，Ｖ相，Ｗ相の各主回路電位からグランドヘ漏れるルート間で、インピーダンス特性（インピーダンスが低下する共振周波数）が異なる。すなわち、広い周波数帯において全電位からグランドまでのインピーダンスを低下させるには、Ｐアーム，Ｎアーム，Ｕ相，Ｖ相，Ｗ相の各主回路電位とグランド間の容量（インピーダンス）のばらつきを考慮した上で、最適な定数（容量）を持つ複数の容量素子を設ける必要がある。
【００１５】
特許文献５において、半導体デバイスにおけるスイッチング素子と逆並列に設けられたダイオードの接合容量Ｃおよび上下アーム貫通閉回路のインダクタンスＬによる直列共振周波数を各Ｕ相，Ｖ相，Ｗ相，Ｘ相，Ｙ相，Ｚ相ごとに変化させることで、ノイズの発生周波数を分散させいている。ただし、上記ダイオードのスイッチング時の電流振動が原因のノイズ（主に放射ノイズ）だけでなく、半導体デバイス（ＩＧＢＴやＭＯＳＦＥＴ）のスイッチング時の電圧振動が原因の伝導性ノイズもシステムが発するノイズの要因となるため、上記対策だけでは十分ではない。
【００１６】
以上示したようなことから、電力変換装置において、スイッチング時に発生するノイズ（過渡的振動）の周波数を分散させることが課題となる。
【課題を解決するための手段】
【００１７】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、スイッチング素子と、前記スイッチング素子に逆並列に接続されたダイオードと、を有する上アームの半導体デバイスと、スイッチング素子と、前記スイッチング素子に逆並列に接続されたダイオードと、を有する下アームの半導体デバイスと、を直列接続したものをアームとし、アームを１つまたは複数備え、直流電力を交流電力に変換、または、交流電力を直流電力に変換する電力変換装置であって、前記上アームまたは下アームのうち一方のスイッチング素子のゲート信号のデッドタイムは、他方のアームのゲート信号がＯＦＦとなってから一方のアームのダイオードによる電流の還流中に一方のアームのゲート信号がＯＮとなるように設定され、前記上アームまたは下アームのうち他方のスイッチング素子のゲート信号のデッドタイムは、一方のアームのゲート信号がＯＦＦとなってから他方のアームのダイオードによる電流の還流後に他方のアームのゲート信号がＯＮとなるように設定されていることを特徴とする。
【００１８】
また、その一態様として、前記上アームの半導体デバイスと前記下アームの半導体デバイスのうち何れか一方の半導体デバイスに対し、逆並列に還流ダイオードを接続し、前記上アームの半導体デバイスおよび前記下アームの半導体デバイスのうち他方の半導体デバイスに対し、逆並列に還流ダイオードを配置しないことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、電力変換装置において、スイッチング時に発生するノイズ（過渡的振動）の周波数を分散させることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】一般的な電力変換装置の構成を示す図。
【図２】ノイズ源とノイズ伝搬ルートの等価回路を示す図。
【図３】スイッチング時に発生する電流および電圧の振動を示すタイムチャート。
【図４】スイッチング時に発生する電圧，電流振動の周波数を示す図。
【図５】実施形態１における電圧振動とデッドタイムを示す図。
【図６】実施形態１の動作例を示す図。
【図７】実施形態２のアームを示す概略図。
【図８】実施形態１と実施形態２を組み合わせた回路構成を示す図。
【発明を実施するための形態】
【００２１】
図１に一般的な電力変換装置の概略図を示し、図２に電力変換装置が発するノイズ源、高周波ノイズ電流の伝搬ルートを等価回路として表したものを示す。
【００２２】
図１に示すように、電力変換装置８は、コンバータＣＯＮＶと、電圧型のインバータＩＮＶと、を備える。三相交流の商用電源４とコンバータＣＯＮＶは入力配線５により接続される。コンバータＣＯＮＶとインバータＩＮＶはＰアームとＮアームから成るＤＣ配線部６により接続される。インバータＩＮＶと誘導機ＭはＵ相，Ｖ相，Ｗ相から成る出力配線部７により接続される。
【００２３】
インバータＩＮＶの交流側のＵ相，Ｖ相，Ｗ相の出力配線部７の電位がＰＷＭ制御等により時間的にＬＯＷ側電位（Ｎアームの電位）、ＨＩＧＨ側電位（Ｐアームの電位）にパルス的に変動することが主な原因となり、グランド電位を介したループを高周波電流が循環する。１ＭＨｚ以上の周波数ではＰアームとＮアームの電位は短絡とみなせる。
【００２４】
図２に示すように、電力変換装置８の出力側、入力側（電源側）に、コア１等のノイズ対策部品を配置し、外部へ漏れるルートのインピーダンス（高周波）を高め、装置外部に高周波電流（零相電流、コモンモード電流）が漏れることがないよう対策を施す。また、発生ノイズレベルをできるだけ低減するため、スイッチング素子の選定、スイッチング速度の調整を行い、スイッチング損失の増大とのトレードオフの最適化を行う。
【００２５】
最初に、Ｓｉ−ＭＯＳＦＥＴ、あるいは、ＳｉＣ等のワイドバンドギャップ材料から成るＭＯＳＦＥＴを用いた場合のスイッチング時のノイズ発生のメカニズムに関して以下に説明する。本願発明では、ＩＧＢＴ等の逆導通できない半導体デバイスではなく、逆導通可能なＭＯＳＦＥＴ等の半導体デバイスが適用される。半導体デバイスは、スイッチング素子と、そのスイッチング素子に逆並列に接続されたダイオードと、を備える。
【００２６】
図３に、半導体デバイスのスイッチング素子をターンオンおよびターンオフした時の半導体デバイスのドレイン−ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄを示す。
【００２７】
図３（ａ）に示すように、スイッチング素子がターンオンするタイミングにおいては、上下アームの貫通インダクタンスの直列共振が原因で電流振動が発生する。
【００２８】
上下アームの貫通インダクタンスは、図４に示すように、ターンオンするスイッチング素子に対向するアームの半導体デバイスに逆並列に設けられた還流ダイオードの直流電圧時のアノード−カソード間の接合容量とスナバ回路１７のコンデンサ（フィルムコンデンサ、あるいは、電解コンデンサ）までのインダクタンスを示す。例えば、スイッチングする半導体デバイスが下アームの半導体デバイス１２の場合、上アームの半導体デバイス１１に逆並列に接続された還流ダイオード１８ａの直流電圧時のアノード−カソード間の接合容量とスナバ回路１７のコンデンサまでのインダクタンスが貫通インダクタンスとなる
この電流振動により、電流が流れるループの面積に応じて磁束が発生し、外部には放射性ノイズが発生する。また、電磁誘導により制御機器（ゲートドライバ）等の誤動作を引き起こす原因となる。
【００２９】
また、電流振動により、ノイズ伝搬部の各部に存在する相互インダクタンスを介して各部に電圧振動が発生し、新たな伝導性ノイズ（高周波電流）が発生する原因となる。そのため、この電流振動のレベルはできるだけ低減する必要がある。
【００３０】
一方、スイッチング素子がターンオフするタイミングにおいては、図３（ｂ）および図４に示すように、上下アーム貫通インダクタンスとＰアーム−Ｎアーム間定常電圧時の半導体デバイスのドレイン−ソース間容量の直列共振を起こす周波数において、ドレイン−ソース間電圧Ｖｄｓが振動する。本周波数の電圧振動も装置内外の各部に存在する寄生容量を介して各部にノイズ電流が漏れる原因となるため、低減することが求められる。
【００３１】
以下の実施形態１，２では、スイッチング時の電圧、電流の振動の発生周波数を分散させることで、電力変換装置が発するノイズレベルを低減するものである。以下、本願発明の電力変換装置の実施形態１，２を説明する。
【００３２】
［実施形態１］
図５に実施形態１のゲート信号のタイムチャート、図６に実施形態１の動作例を示す。本実施形態１は、３相のインバータＩＮＶを構成する各アーム、特に上アーム，下アームの半導体デバイス１１，１２のスイッチング素子ＳP，ＳNを制御するゲート信号のデッドタイムを個別に制御することを特徴とする。ここで、デッドタイムは上下短絡を防止するために上下アームのスイッチング素子ＳP，ＳNを同時にＯＦＦする期間とする。
【００３３】
図５（ａ），（ｂ）に示すように、特定のアーム（図５では下アーム）の制御信号がＯＮからＯＦＦに遷移するタイミングから一定の時間経過後、ＯＦＦしたアーム（図５では下アーム）の半導体デバイスのドレイン−ソース間電圧Ｖｄｓが振動する。
【００３４】
図５（ｂ）に示すように、デッドタイムを短く設定し、ドレイン−ソース間電圧Ｖｄｓの振動期間中にデッドタイムが終了していた場合、対向アームのスイッチング素子ＳPのゲート信号がＯＮとなり、上アームの半導体デバイス１１が還流期間中の通電ルートとして利用できる。
【００３５】
この場合には、下アームの半導体デバイス１２のドレイン−ソース間電圧Ｖｄｓの振動の周波数は、貫通インダクタンスＬ２とスイッチング素子のドレイン−ソース間の容量Ｃの積で決まる。すなわち、振動周波数＝１／２π×（Ｌ２・ＣＭＯＳＦＥＴ）＾(-0.5)である。ここで、Ｌ２は、デッドタイムが短く、ダイオード還流中半導体デバイス１１が逆導通許容である場合の貫通インダクタンスを示す。
【００３６】
一方、図５（ａ）に示すように、デッドタイムを長く設定し、ドレイン−ソース間電圧Ｖｄｓの振動期間中にデッドタイムが終了していない場合、対向アームのスイッチング素子ＳPのゲート信号はオフのままであり、上アームの半導体デバイス１１が還流期間中の通電ルートとして利用できない。
【００３７】
この場合、下アームの半導体デバイス１２のドレイン−ソース間電圧Ｖｄｓの振動の周波数は、貫通インダクタンスＬ１とスイッチング素子のドレイン−ソース間容量Ｃの積で決まる。すなわち、振動周波数＝１／２π（Ｌ１・ＣＭＯＳＦＥＴ）＾(-0.5)である。ここで、Ｌ１はデッドタイムが長く、ダイオード還流中半導体デバイス１１が逆導通禁止である場合の貫通インダクタンスを示す。
【００３８】
貫通インダクタンスＬ２は、上アームの半導体デバイス１１と還流ダイオード１８ａの実装状態（両チップの配置、両チップ間の配線状態）にもよるが、貫通インダクタンスＬ１に比べ低下する。このように、デッドタイムを上下アームのうち一方を長く設定し、他方を短く設定することにより、貫通インダクタンスＬ１＞貫通インダクタンスＬ２となる。そのため、半導体デバイス１１，１２の電圧振動の共振周波数を変えることができる。
【００３９】
図６に示すように、上アームのゲート信号がＯＦＦ直後の時間帯において、デッドタイムを上アームのゲート信号がＯＦＦとなってからドレインソース間電圧Ｖｄｓの振動が収束したとみなすまでの期間よりも短く設定し、ドレイン−ソース間電圧Ｖｄｓの振動期間中にデッドタイムが終了し、下アームのスイッチング素子ＳNのターンオンが完了している状態にする。
【００４０】
一方で、下アームのゲート信号がＯＦＦ直後の時間帯において、デッドタイムを下アームのゲート信号がＯＦＦとなってからドレインソース間電圧Ｖｄｓの振動が収束したとみなすまでの期間よりも長く設定し、デッドタイム中に電圧振動が収束し、ドレイン−ソース間電圧Ｖｄｓの振動期間中に、上アームのスイッチング素子のターンオンがまだ起きていない状態にする。
【００４１】
すなわち、下アームのスイッチング素子ＳNのゲート信号のデッドタイムは、上アームのゲート信号がＯＦＦとなってから下アームのダイオードＤNによる電流の還流中に下アームのゲート信号がＯＮとなるように設定する。
【００４２】
また、上アームのスイッチング素子ＳPのゲート信号のデッドタイムは、下アームのゲート信号がＯＦＦとなってから上アームのダイオードＤPによる電流の還流後に上アームのゲート信号がＯＮとなるように設定する。
【００４３】
デッドタイムをこのように設定することにより、図６の右側に示すように、上アームターンオフ時と下アームターンオフ時とで貫通インダクタンスが異なる値となる。その結果、上アームターンオフ時と下アームターンオフ時とで、ドレイン−ソース間電圧Ｖｄｓの振動の周波数をずらすことができ、発生ノイズの周波数を分散させることができる。
【００４４】
具体的には、回路の定格電流にもよるが一方のデッドタイムを１μｓより大きな値、好ましくは５００ｎｓ、より好ましくは３００ｎｓより大きな値に設定すると良い。他方のデッドタイムはそれより短い値、安全を考慮すると好ましくは１００ｎｓ以上の範囲で設定すると良い。分散の効果が得られるようにするため他方のデッドタイムは一方のデッドタイムより少なくとも２００ｎｓ小さな値にする。 
【００４５】
本実施形態１によれば、制御（各相のゲート信号、デッドタイム）の調整のみでノイズの低減が実現でき、ダイオード，コンデンサ，インダクタ等新たな外部部品を追加することなく、電力変換装置が発するノイズを分散，低減することができる。
【００４６】
また、スイッチングを遅くしてノイズを低減できる程度にゲート抵抗を大きくすれば良いため、必要以上にゲート抵抗を大きくする必要はなく、インバータの損失増大（効率低下）を抑えることができる。
【００４７】
さらに、２ｉｎ１（上下アーム）あるいは６ｉｎ１（３相の上下アーム）の形で樹脂モールドされたモジュール形態であっても、そのまま用いることができ、モジュールの実装状態に特別な改良を施す必要がない。
【００４８】
［実施形態２］
図７に本実施形態２の概略図を示す。本実施形態２においては、上アームと下アームに設けられた半導体デバイス１１，１２のうち、一方のアームに設けられた半導体デバイス（図７では上アームの半導体デバイス１１）のみ、外点けで逆並列に還流ダイオード１８を設けている。還流ダイオード１８がないアームにおいては、スイッチング素子ＳNに寄生するボディダイオードＤNが還流ダイオードとして機能する。
【００４９】
このような構成により、上アームのスイッチング素子ＳPがスイッチングするタイミングと、下アームのスイッチング素子ＳNがスイッチングするタイミングと、で半導体デバイスのドレイン−ソース間電圧Ｖｄｓの振動の共振周波数を決める貫通インダクタンスの値が異なる。図７において、上アームのスイッチング素子ＳPのスイッチング時における貫通インダクタンスＬは下アームのスイッチング素子ＳNのスイッチング時における貫通インダクタンスＬよりも小さくなる。これにより、実施形態１と同様に半導体デバイス１１，１２のドレイン−ソース間電圧Ｖｄｓの共振の周波数が分散する。
【００５０】
また、この効果に加え、スイッチング素子ターンオン時における電流振動の周波数を決める対向アームのダイオードの接合容量が変わることで、ターンオン時の電流ノイズの振動の周波数（周期）も、上アームターンオンとした時に分離することができる。
【００５１】
すなわち、下アームのスイッチング素子ＳNのターンオン時には、上アームの外付けの還流ダイオード１８の接合容量が影響する一方、上アームのスイッチング素子ＳPのターンオン時は、下アームのスイッチング素子ＳNに寄生するダイオード（ボディダイオード）ＤNの接合容量が共振周波数に影響する。例えば、図７において、上アームのスイッチング素子ＳPのスイッチング時における接合容量は、下アームのスイッチング素子ＳNのスイッチング時における接合容量よりも小さい。
【００５２】
両者の接合容量が異なることで、上アームターンオン時と下アームターンオン時で発生する電流振動の周波数が異なる。よって、ターンオン時の発生ノイズ周波数も分散させることができる。
【００５３】
本実施形態２によれば、実施形態１と同様の作用効果を奏する。また、上アームと下アームの半導体デバイスのターンオン時、ターンオフ時両方のタイミングにおいて、上アームと下アームのスイッチングに伴うノイズの周波数を分離することができる。そのため、ターンオフ時のノイズ周波数を分離する実施形態１に比べ、さらにノイズ分散効果を高めることができる。
【００５４】
また、図８に示すように、実施形態１と実施形態２を組み合わせ、３相インバータを構成する各Ｕ相，Ｖ相，Ｗ相，Ｘ相，Ｙ相，Ｚ相のうち、特定の相のみ半導体デバイスに逆並列に還流ダイオード１８を取り付けること、さらに各相の半導体デバイス１１〜１６の制御において、デッドタイムの時間を変えることにより、電力変換装置が発生するノイズを低減することができる。なお、図８では、Ｕ相，Ｗ相，Ｙ相の半導体デバイス１１，１４，１５に還流ダイオード１８を設けている。
【００５５】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【００５６】
１１〜１６…半導体デバイス
ＤP，ＤN…ダイオード
ＳP，ＳN…スイッチング素子
ＣＯＮＶ…コンバータ
ＩＮＶ…インバータ
１８…還流ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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