(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】素子分離部ＳＴＩに囲まれた半導体基板ＳＢにしきい値制御用のｎ型不純物をイオン注入する工程において、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆うように、レジストパターンＲＮ１を形成する。これにより、ディボットＤＩにｎ型不純物がイオン注入されないので、洗浄工程などにおけるディボットＤＩのエッチングレートが加速されずに、エッチングを抑制することができる。その結果、ＢＯＸ層ＢＸの薄膜化を防止することができるので、ＢＯＸ層ＢＸのＴＤＤＢ特性の劣化を防止することができる。【選択図】図９
2017195272.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板、前記半導体基板上の第１絶縁膜および前記第１絶縁膜上の第１半導体層を有するＳＯＩ基板を準備する工程、
（ｂ）前記第１半導体層および前記第１絶縁膜に開口部を形成した後、前記開口部下の前記半導体基板に溝を形成する工程、
（ｃ）前記開口部および前記溝の内部に埋め込まれた第２絶縁膜からなる素子分離部を形成する工程、
（ｄ）レジストパターンをマスクとして、前記素子分離部に囲まれた前記半導体基板に、前記第１半導体層および前記第１絶縁膜を介して第１不純物をイオン注入し、前記半導体基板に半導体領域を形成する工程、
（ｅ）前記レジストパターンを除去した後、前記第１半導体層上にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記レジストパターンは、前記素子分離部の上面および前記素子分離部と前記第１半導体層との境界を覆うように形成されている、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記レジストパターンは、前記境界から前記第１半導体層方向に０ｎｍ以上、かつ、５ｎｍ以下の範囲で、前記第１半導体層を覆うように形成される、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記レジストパターンをマスクとして、前記第１不純物をイオン注入して、平面視において前記素子分離部に囲まれた前記半導体基板の中央部に第１半導体領域を形成する工程、
（ｄ２）前記レジストパターンをマスクとして、前記第１不純物を斜め方向にイオン注入して、平面視において前記素子分離部に囲まれた前記半導体基板の端部に第２半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記レジストパターンは、前記境界から前記第１半導体層方向に５ｎｍ以上離れて、前記第１半導体層を覆うように形成される、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１不純物は、砒素またはリンである、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜の厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下であり、前記第１半導体層の厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下である、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記境界における前記素子分離部の前記第２絶縁膜の上面は、前記第１絶縁膜の上面よりも高い位置にある、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｇ）前記第１半導体層の露出した上面および側面に、エピタキシャル成長法により第２半導体層を形成する工程、
（ｈ）前記素子分離部の上面に位置する前記第２半導体層を除去する工程、
（ｉ）前記第２半導体層および前記第２半導体層下の前記第１半導体層に第２不純物をイオン注入して、ソース・ドレインを形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１半導体層の側面に形成された前記第２半導体層が除去される、半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板、前記半導体基板上の第１絶縁膜および前記第１絶縁膜上の第１半導体層を有するＳＯＩ基板を準備する工程、
（ｂ）前記第１半導体層および前記第１絶縁膜に開口部を形成した後、前記開口部下の前記半導体基板に溝を形成する工程、
（ｃ）前記開口部および前記溝の内部に埋め込まれた第２絶縁膜からなる素子分離部を形成する工程、
（ｄ）前記素子分離部に囲まれた前記半導体基板に、前記第１半導体層および前記第１絶縁膜を介して第１不純物をイオン注入し、前記半導体基板に半導体領域を形成する工程、
（ｅ）前記第１半導体層上にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｇ）前記第１半導体層の露出した上面および側面に、エピタキシャル成長法により第２半導体層を形成する工程、
（ｈ）前記素子分離部の上面に位置する前記第２半導体層を除去する工程、
（ｉ）前記第２半導体層および前記第２半導体層下の前記第１半導体層に第２不純物をイオン注入して、ソース・ドレインを形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１半導体層の側面に形成された前記第２半導体層が除去される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、例えばＳＯＴＢ（Silicon on Thin Buried Oxide）基板を用いた半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）基板上部のＳＯＩ層上に形成するエピタキシャル層を、ＳＯＩ層に隣接する素子分離領域の上面の端部を覆うように広い幅で形成する技術が特開２０１４−２３６０９７号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２３６０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＴＢ基板は、半導体基板、半導体基板上に形成されたＢＯＸ（Buried Oxide）層およびＢＯＸ層上に形成されたＳＯＩ層から構成される。しかし、ＢＯＸ層およびＳＯＩ層の厚さがそれぞれ、例えば１０〜２０ｎｍであることから、素子分離部のＳＯＩ層との境界部においてディボット（窪み）が形成されると、ＢＯＸ層が薄膜化して、ＢＯＸ層の端部で電界集中が起こり、ＢＯＸ層のＴＤＤＢ（Time Dependent Dielectric Breakdown）特性が劣化するという問題がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置の製造方法は、半導体基板、半導体基板上のＢＯＸ層、ＢＯＸ層上のＳＯＩ層を有するＳＯＩ基板を準備する工程と、ＳＯＩ層およびＢＯＸ層に開口部を形成した後、開口部下の半導体基板に溝を形成する工程と、開口部および溝の内部に埋め込まれた絶縁膜からなる素子分離部を形成する工程と、を有する。さらに、レジストパターンをマスクとして、素子分離部に囲まれた半導体基板に不純物をイオン注入し、半導体基板にしきい値制御用の半導体領域を形成する工程と、レジストパターンを除去した後、ＳＯＩ層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を有する。そして、上記レジストパターンは、素子分離部の上面および素子分離部とＳＯＩ層との境界を覆うように形成されている。
【発明の効果】
【０００７】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１における半導体装置の製造工程を示す断面図である。
【図２】図１に続く、半導体装置の製造工程を示す断面図である。
【図３】図２に続く、半導体装置の製造工程を示す断面図である。
【図４】図３に続く、半導体装置の製造工程を示す断面図である。
【図５】図４に続く、半導体装置の製造工程を示す断面図である。
【図６】図５に続く、半導体装置の製造工程を示す断面図である。
【図７】（ａ）および（ｂ）は、しきい値電圧制御用イオン注入を行う際に用いるレジストパターンの平面図である。
【図８】図６に続く、半導体装置の製造工程を示す断面図である。
【図９】図８に続く、半導体装置の製造工程を示す断面図である。
【図１０】図９に続く、半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く、半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く、半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く、半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く、半導体装置の製造工程を示す断面図である。
【図１５】図１３に続く、半導体装置の製造工程を示す平面図である。
【図１６】図１４および図１５に続く、半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く、半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く、半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く、半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く、半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２２】（ａ）および（ｂ）は、しきい値電圧制御用イオン注入を行う際に用いるレジストパターンの平面図である。
【図２３】図２１に続く、半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く、半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く、半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く、半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く、半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く、半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く、半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
以下、本実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
本実施の形態１による半導体装置の製造方法を図１〜図２０を用いて工程順に説明する。本実施の形態１では、半導体装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示する。ＣＭＯＳデバイスを構成するｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をそれぞれｎＭＯＳおよびｐＭＯＳと略す。
【００１６】
図１〜図６、図８〜図１４および図１６〜図２０は、ＳＯＩ基板上のＣＭＯＳデバイスの製造工程を示す断面図であり、図中、符号ＮＡで示す領域はｎＭＯＳが形成される領域であり、符号ＰＡで示す領域は、ｐＭＯＳが形成される領域である。図７（ａ）および（ｂ）は、しきい値電圧制御用イオン注入を行う際に用いるレジストパターンの平面図である。図１５は、ＳＯＩ基板上のＣＭＯＳデバイスの製造工程を示す平面図である。
【００１７】
まず、図１に示すように、上方にＢＯＸ層ＢＸおよびＳＯＩ層ＳＬが積層された半導体基板ＳＢを準備する。半導体基板ＳＢは、単結晶シリコン（Ｓｉ）からなる支持基板である。半導体基板ＳＢ上のＢＯＸ層ＢＸは、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１０〜２０ｎｍ程度である。ＢＯＸ層ＢＸ上のＳＯＩ層ＳＬは、例えば単結晶シリコン（Ｓｉ）からなり、その厚さは、例えば６０ｎｍ程度、その抵抗は、例えば１〜１０Ωｃｍ程度である。なお、ＳＯＩ層ＳＬの厚さはその後の工程によって薄くなる。
【００１８】
本願明細書では、半導体基板ＳＢと、ＢＯＸ層ＢＸと、ＳＯＩ層ＳＬとをまとめてＳＯＩ基板と呼ぶ。また、半導体基板ＳＢの上面がＢＯＸ層ＢＸおよびＳＯＩ層ＳＬに覆われた領域であって、ＣＭＯＳデバイスが形成される領域をＳＯＩ領域と呼ぶ。
【００１９】
ＳＯＩ基板は、例えば以下の手順により形成することができる。まず、単結晶シリコン（Ｓｉ）からなる半導体基板の主面に高エネルギーで酸素（Ｏ２）をイオン注入し、その後の熱処理でシリコン（Ｓｉ）と酸素（Ｏ）とを結合させ、半導体基板の主面よりも少し深い位置に埋め込み酸化膜を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で、ＳＯＩ基板を形成することができる。
【００２０】
また、主面に酸化シリコン膜を形成した単結晶シリコン（Ｓｉ）からなる半導体基板と、もう一枚の単結晶シリコン（Ｓｉ）からなる半導体基板とを準備し、酸化シリコン膜を挟んで両半導体基板を高熱および圧力を加えることで接着して貼り合わせた後、一方の半導体基板を研磨して薄膜化することにより、ＳＯＩ基板を形成することができる。
【００２１】
次に、図２に示すように、ＳＯＩ層ＳＬ上に、酸化シリコン膜Ｈ１および窒化シリコン膜Ｈ２を順次堆積する。酸化シリコン膜Ｈ１の厚さは、例えば１０〜２０ｎｍ程度、窒化シリコン膜Ｈ２の厚さは、例えば１００ｎｍ程度である。
【００２２】
次に、素子分離部を形成する領域の酸化シリコン膜Ｈ１および窒化シリコン膜Ｈ２を除去して、酸化シリコン膜Ｈ１および窒化シリコン膜Ｈ２からなるハードマスクパターンＨＭを形成する。続いて、ハードマスクパターンＨＭをマスクとしたドライエッチング法により、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを除去し、さらに、半導体基板ＳＢに分離溝ＴＲを形成する。
【００２３】
次に、図３に示すように、分離溝ＴＲの内部を埋め込むように、ＳＯＩ基板上に、例えばＣＶＤ（Chemical Vapor Veposition）法を用いて酸化シリコン膜ＴＯを形成した後、この酸化シリコン膜ＴＯの上面をＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨する。
【００２４】
次に、図４に示すように、窒化シリコン膜Ｈ２を、例えば熱リン酸で除去し、酸化シリコン膜Ｈ１を、例えばフッ化水素（ＨＦ）を含む水溶液（以下、単にフッ酸と称する。）を用いたウエットエッチング法で除去する。これにより、分離溝ＴＲの内部に埋め込まれた酸化シリコン膜ＴＯからなる素子分離部ＳＴＩが形成され、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬに覆われたＳＯＩ領域が形成される。
【００２５】
素子分離部ＳＴＩが形成される領域は、ＳＯＩ領域を分離する不活性領域である。すなわち、ＳＯＩ領域の平面視における形状は、素子分離部ＳＴＩに囲まれることによって規定されている。
【００２６】
ところで、酸化シリコン膜Ｈ１を、ウエットエッチング法で除去する際には、分離溝ＴＲの内部に埋め込まれた酸化シリコン膜ＴＯの表面もエッチングされる。そのため、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部、言い換えると、素子分離部ＳＴＩの上面の端部におけるＳＯＩ層ＳＬと酸化シリコン膜ＴＯとの界面近傍において、酸化シリコン膜ＴＯが削られて、ディボットＤＩが形成される。
【００２７】
これは、素子分離部ＳＴＩの端部は、素子分離部ＳＴＩの中央部よりも酸化シリコン膜ＴＯの密度が低くなる場合があり、また、ウエットエッチングにより酸化シリコン膜ＴＯが除去されやすい位置にあるためである。なお、ディボットＤＩの上面は、ＳＯＩ層ＳＬの上面よりも低い位置にあるが、ＢＯＸ層ＢＸの上面よりも高い位置にある。
【００２８】
次に、図５に示すように、イオン注入法により、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｎＭＯＳ形成領域ＮＡの半導体基板ＳＢに、選択的にｐ型不純物を導入して、ｐ型ウェルＰＷを形成する。同様に、イオン注入法により、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｐＭＯＳ形成領域ＰＡの半導体基板ＳＢに、選択的にｎ型不純物を導入して、ｎ型ウェルＮＷを形成する。
【００２９】
次に、ｎＭＯＳ形成領域ＮＡおよびｐＭＯＳ形成領域ＰＡのそれぞれの半導体基板ＳＢに、しきい値電圧を制御するための不純物を導入する。
【００３０】
まず、図６に示すように、ｐＭＯＳ形成領域ＰＡおよび素子分離部ＳＴＩを覆うように、レジストパターンＲＰ１を形成する。図７（ａ）に、レジストパターンＲＰ１の平面図を示す。図７（ａ）では、レジストパターンＲＰ１に覆われたＳＯＩ層ＳＬの上面の輪郭、すなわち、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界を破線で示している。
【００３１】
レジストパターンＲＰ１は、ｎＭＯＳ形成領域ＮＡのＳＯＩ層ＳＬが露出し、かつ、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆うように形成されている。実際には、ＳＯＩ層ＳＬの上面にはイオン注入の保護膜として薄い絶縁膜が形成されている。
【００３２】
具体的には、素子分離部ＳＴＩ（素子分離部ＳＴＩを構成する溝部ＴＲの側面）とＳＯＩ層ＳＬとの境界からＳＯＩ層ＳＬ方向に０ｎｍ以上、かつ、５ｎｍ以下の範囲で、ＳＯＩ層ＳＬ上を覆うように、レジストパターンＲＰ１は形成されている。言い換えれば、レジストパターンＲＰ１は素子分離部ＳＴＩを覆い、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界に対して直交する方向において、ＳＯＩ層ＳＬ上における当該境界近傍のレジストパターンＲＰ１の端部と当該境界との間の距離は、０ｎｍ以上、かつ、５ｎｍ以下である。
【００３３】
次に、イオン注入法により、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｎＭＯＳ形成領域ＮＡの半導体基板ＳＢ（ｐ型ウェルＰＷ）に、選択的にｐ型不純物を導入して、しきい値電圧制御領域ＰＶを形成する。イオン注入条件の一例として、ｐ型不純物はボロン（Ｂ）、打込みエネルギーは２０〜４０ｋｅＶ、ドーズ量は１０１３〜１０１４ｃｍ−２を挙げることができる。
【００３４】
レジストパターンＲＰ１が、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆っていることから、ディボットＤＩが形成された酸化シリコン膜ＴＯには、上記ｐ型不純物はイオン注入されない。
【００３５】
次に、図８に示すように、レジストパターンＲＰ１を除去し、素子分離部ＳＴＩおよびＳＯＩ領域の上面を、例えばフッ酸により洗浄する。ディボットＤＩが形成された酸化シリコン膜ＴＯには、上記ｐ型不純物はイオン注入されていないので、この洗浄の際、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【００３６】
次に、図９に示すように、ｎＭＯＳ形成領域ＮＡおよび素子分離部ＳＴＩを覆うように、レジストパターンＲＮ１を形成する。図７（ｂ）に、レジストパターンＲＮ１の平面図を示す。図７（ｂ）では、レジストパターンＲＮ１に覆われたＳＯＩ層ＳＬの上面の輪郭、すなわち、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界を破線で示している。
【００３７】
レジストパターンＲＮ１は、ｐＭＯＳ形成領域ＰＡのＳＯＩ層ＳＬが露出し、かつ、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆うように形成されている。実際には、ＳＯＩ層ＳＬの上面にはイオン注入の保護膜として薄い絶縁膜が形成されている。
【００３８】
具体的には、素子分離部ＳＴＩ（素子分離部ＳＴＩを構成する溝部ＴＲの側面）とＳＯＩ層ＳＬとの境界からＳＯＩ層ＳＬ方向に０ｎｍ以上、かつ、５ｎｍ以下の範囲で、ＳＯＩ層ＳＬ上を覆うように、レジストパターンＲＮ１は形成されている。言い換えれば、レジストパターンＲＮ１は素子分離部ＳＴＩを覆い、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界に対して直交する方向において、ＳＯＩ層ＳＬ上における当該境界近傍のレジストパターンＲＮ１の端部と当該境界との間の距離は、０ｎｍ以上、かつ、５ｎｍ以下である。
【００３９】
次に、イオン注入法により、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｐＭＯＳ形成領域ＰＡの半導体基板ＳＢ（ｎ型ウェルＮＷ）に、選択的にｎ型不純物を導入して、しきい値電圧制御領域ＮＶを形成する。イオン注入条件の一例として、ｎ型不純物は砒素（Ａｓ）またはリン（Ｐ）、打込みエネルギーは６０〜９０ｋｅＶ、ドーズ量は１０１３〜１０１４ｃｍ−２を挙げることができる。
【００４０】
レジストパターンＲＮ１が、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆っていることから、ディボットＤＩが形成された酸化シリコン膜ＴＯには、上記ｎ型不純物はイオン注入されない。
【００４１】
次に、図１０に示すように、レジストパターンＲＮ１を除去し、素子分離部ＳＴＩおよびＳＯＩ領域の上面を、例えばフッ酸により洗浄する。ディボットＤＩが形成された酸化シリコン膜ＴＯには、上記ｎ型不純物はイオン注入されていないので、この洗浄の際、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【００４２】
次に、図１１に示すように、例えば熱酸化法を用いて、ＳＯＩ層ＳＬの露出面に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば２ｎｍ程度である。ここで、ＳＯＩ層ＳＬの成膜時の厚さ（初期膜厚）は、６０ｎｍ程度であるが、犠牲酸化膜（保護膜）の形成および除去などによりＳＯＩ層ＳＬの厚さが調整され、１０〜２０ｎｍ程度となっている。
【００４３】
次に、ＳＯＩ基板上に、例えばＣＶＤ法を用いて、多結晶シリコン膜ＰＳを形成する。多結晶シリコン膜ＰＳの厚さは、例えば１００ｎｍ程度である。
【００４４】
次に、図１２に示すように、レジストパターンをマスクとしたドライエッチング法により、多結晶シリコン膜ＰＳを加工して、多結晶シリコン膜ＰＳからなるゲート電極ＧＥを形成する。この際、多結晶シリコン膜ＰＳがエッチングされることにより露出したゲート絶縁膜ＧＩおよび素子分離部ＳＴＩの酸化シリコン膜ＴＯの上面も僅かにエッチングされる。
【００４５】
その後、レジストパターンを除去し、素子分離部ＳＴＩおよびＳＯＩ領域の上面を、例えばフッ酸により洗浄する。
【００４６】
前述したしきい値電圧制御用のイオン打込みの工程において（図６〜図１０参照）、ディボットＤＩが形成された酸化シリコン膜ＴＯに、しきい値電圧調整用のｎ型不純物またはｐ型不純物がイオン注入されると、レジストパターンの除去後の洗浄などにおいて、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されて、ディボットＤＩは深くなりやすい。
【００４７】
ディボットＤＩが深くなると、ＳＯＩ層ＳＬの厚さが薄いため、ディボットＤＩがＢＯＸ層ＢＸに達する可能性がある。すなわち、ディボットＤＩの上面が、ＢＯＸ層ＢＸの上面よりも低くなることがある。この場合、ＢＯＸ層ＢＸの厚さが１０〜２０ｎｍ程度と薄いため、ＢＯＸ層ＢＸの端部において電界集中が起こりやすくなり、ＴＤＤＢ特性の劣化が生じてしまう。
【００４８】
しかし、本実施の形態１では、前述したしきい値電圧制御用のイオン打込みの工程において（図６〜図１０参照）、ディボットＤＩが形成された酸化シリコン膜ＴＯに、しきい値電圧調整用のｎ型不純物またはｐ型不純物はイオン注入されていない。従って、レジストパターンの除去後の洗浄などにおいて、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【００４９】
従って、ディボットＤＩがＢＯＸ層ＢＸに達しないので、ディボットＤＩの上面は、ＢＯＸ層ＢＸの上面よりも高い位置に維持することができる。これにより、ＢＯＸ層ＢＸの端部において電界集中が起こり難く、ＴＤＤＢ特性の劣化を防止することができる。
【００５０】
次に、図１３に示すように、ＳＯＩ基板上に酸化シリコン膜Ｓ１および窒化シリコン膜Ｓ２を、例えばＣＶＤ法を用いて順に堆積する。続いて、酸化シリコン膜Ｓ１をストッパーとして窒化シリコン膜Ｓ２を選択的に異方性エッチングした後、露出している酸化シリコン膜Ｓ１を、例えばフッ酸を用いたウエットエッチング法により除去する。これにより、酸化シリコン膜Ｓ１および窒化シリコン膜Ｓ２からなるサイドウォールＳＷ１をゲート電極ＧＥの側面に形成する。
【００５１】
次に、図１４に示すように、例えば選択エピタキシャル成長法を用いて、露出したＳＯＩ層ＳＬ上にシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）からなる積み上げ単結晶層（以下、エピタキシャル層と称する。）ＥＰを選択的に形成する。エピタキシャル層ＥＰの厚さは、例えば３０ｎｍ程度である。
【００５２】
エピタキシャル成長は、例えばバッチ式の縦型エピタキシャル成長装置を用い、複数の半導体基板を配置したボートを、反応室である炉内において処理することにより行う。このとき、炉内には成膜ガスとして、例えばシラン（ＳｉＨ４）ガスを供給すると共に、エッチングガスとして塩素（Ｃｌ）原子含有ガス供給することで、エピタキシャル成長を行う。エッチングガスである塩素（Ｃｌ）原子含有ガスには、例えば塩酸（ＨＣｌ）ガスまたは塩素（Ｃｌ）ガスなどを用いることができる。
【００５３】
上記成膜ガスは、エピタキシャル層ＥＰを主に構成するシリコン（Ｓｉ）原子含有ガスである。また、上記エッチングガスは、素子分離部ＳＴＩの上面が、過度に形成されたエピタキシャル層ＥＰにより覆われることを防ぐために用いられるガスである。つまり、エピタキシャル成長を行うと共にエッチングガスを用いることで、エピタキシャル層ＥＰが過度に大きく形成されることを防いでいる。
【００５４】
しかし、図１４および図１５に示すように、エピタキシャル層ＥＰは、ＳＯＩ層ＳＬの上面の端部から、当該端部に隣接する素子分離部ＳＴＩ方向にはみ出すように形成される。すなわち、エピタキシャル層ＥＰは、ＳＯＩ層ＳＬの直上のみに形成されるのではなく、素子分離部ＳＴＩの端部の上面（ディボットＤＩの上面を含む）に乗り上げるように、広い幅で形成される。従って、エピタキシャル層ＥＰは、ディボットＤＩを埋め込むように形成される。
【００５５】
図１５では、エピタキシャル層ＥＰに覆われたＳＯＩ層ＳＬの上面の輪郭、すなわち、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界を破線で示している。
【００５６】
次に、図１６に示すように、ＳＯＩ基板上を覆うように、レジストパターンＲＰ０を形成し、レジストパターンＲＰ０から露出した、素子分離部ＳＴＩの端部の上面（ディボットＤＩの上面を含む）に形成されたエピタキシャル層ＥＰを、例えばドライエッチング法を用いて選択的に除去する。
【００５７】
ディボットＤＩを埋め込むエピタキシャル層ＥＰが形成された状態で、エピタキシャル層ＥＰに電圧が印加されると、ＢＯＸ層ＢＸの端部において電界集中が起こりやすくなり、ＴＤＤＢ特性の劣化が生じてしまう。
【００５８】
しかし、本実施の形態１では、ディボットＤＩに埋め込まれたエピタキシャル層ＥＰは除去されるので、ＢＯＸ層ＢＸの端部には電界が印加されない。従って、ディボットＤＩの上面がＢＯＸ層ＢＸの上面よりも低くなった場合であっても、ＴＤＤＢ特性の劣化を防止することができる。
【００５９】
次に、図１７に示すように、レジストパターンＲＰ０を除去した後、ｎＭＯＳ形成領域ＮＡのエピタキシャル層ＥＰおよびその下のＳＯＩ層ＳＬにｎ型不純物をイオン注入して、自己整合的にｎＭＯＳのソース・ドレインの一部を構成する相対的に高濃度の第１ｎ型領域Ｎ１を形成する。
【００６０】
同様に、ｐＭＯＳ形成領域ＰＡのエピタキシャル層ＥＰおよびその下のＳＯＩ層ＳＬにｐ型不純物をイオン注入して、自己整合的にｐＭＯＳのソース・ドレインの一部を構成する相対的に高濃度の第１ｐ型領域Ｐ１を形成する。
【００６１】
なお、第１ｎ型領域Ｎ１および第１ｐ型領域Ｐ１を形成する工程は、以降の図１９に示されるシリサイド形成工程の直前に行ってもよい。
【００６２】
次に、図１８に示すように、窒化シリコン膜Ｓ２を選択的に除去した後、ｎＭＯＳ形成領域ＮＡのＳＯＩ層ＳＬにｎ型不純物をイオン注入して、自己整合的にｎＭＯＳのソース・ドレインの他の一部を構成し、かつ、相対的に第１ｎ型領域Ｎ１よりも低濃度の第２ｎ型領域Ｎ２を形成する。
【００６３】
同様に、ｐＭＯＳ形成領域ＰＡのＳＯＩ層ＳＬにｐ型不純物をイオン注入して、自己整合的にｐＭＯＳのソース・ドレインの他の一部を構成し、かつ、相対的に第１ｐ型領域Ｐ１よりも低濃度の第２ｐ型領域Ｐ２を形成する。
【００６４】
その後、イオン注入されたｎ型不純物およびｐ型不純物を熱処理により活性化させ、拡散させることにより、第１ｎ型領域Ｎ１および第２ｎ型領域Ｎ２からなるｎＭＯＳのソース・ドレインＮＳＤを形成し、第１ｐ型領域Ｐ１および第２ｐ型領域Ｐ２からなるｐＭＯＳのソース・ドレインＰＳＤを形成する。
【００６５】
次に、図１９に示すように、ＳＯＩ基板上に窒化シリコン膜Ｓ３を堆積した後、窒化シリコン膜Ｓ３を選択的に異方性エッチングして、酸化シリコン膜Ｓ１および窒化シリコン膜Ｓ３からなるサイドウォールＳＷ２をゲート電極ＧＥの側面に形成する。
【００６６】
なお、ここで、上述した第１ｎ型領域Ｎ１および第１ｐ型領域Ｐ１を形成する工程を行い、熱処理による活性化を行ってもよい。
【００６７】
次に、ＳＯＩ基板上に金属膜、例えばニッケル膜を堆積した後、熱処理を行い、ニッケル（Ｎｉ）とゲート電極ＧＥを構成する多結晶シリコン（Ｓｉ）およびエピタキシャル層ＥＰを構成する単結晶シリコン（Ｓｉ）とを反応させて、シリサイド層ＳＣを形成する。続いて、未反応のニッケル（Ｎｉ）を、例えば塩酸（ＨＣｌ）と過酸化水素水（Ｈ２Ｏ２）の混合水溶液により除去した後、さらに、熱処理を行い、シリサイド層ＳＣの位相を制御する。
【００６８】
これにより、ゲート電極ＧＥの上面およびエピタキシャル層ＥＰ（ソース・ドレインＮＳＤ，ＰＳＤ）の上面に、低抵抗のシリサイド層ＳＣが形成される。
【００６９】
次に、図２０に示すように、ＳＯＩ基板上に層間絶縁膜ＩＬを堆積し、層間絶縁膜ＩＬの上面を平坦化する。
【００７０】
次に、ゲート電極ＧＥおよびソース・ドレインＮＳＤ，ＰＳＤなどに達する接続孔ＣＮを層間絶縁膜ＩＬに形成した後、接続孔ＣＮの内部にプラグＰＬを埋め込む。プラグＰＬは、例えばチタン（Ｔｉ）からなるバリア層とタングステン（Ｗ）からなる導体層とを、接続孔ＣＮの内部を埋め込むように層間絶縁膜ＩＬ上に形成した後、層間絶縁膜ＩＬ上のバリア層および導体層を研磨することにより、接続孔ＣＮの内部に形成される。
【００７１】
次に、ＳＯＩ基板上に金属膜、例えばアルミニウム膜または銅膜を堆積した後、金属膜を加工することにより、プラグＰＬと電気的に接続する配線ＭＬを形成する。
【００７２】
以上の工程により、ＣＭＯＳデバイスが略完成する。
【００７３】
このように、本実施の形態１によれば、素子分離部ＳＴＩの上面の端部に形成されるディボットＤＩが、ＢＯＸ層ＢＸに達するまで深く形成されず、かつ、ディボットＤＩには、エピタキシャル層ＥＰが形成されないことから、ＢＯＸ層ＢＸの端部において電界集中が起こり難くなり、ＢＯＸ層ＢＸのＴＤＤＢ特性の劣化を防止することができる。これにより、半導体装置の信頼性を向上することができる。
【００７４】
なお、本実施の形態１では、ディボットＤＩが、ＢＯＸ層ＢＸに達するまで深く形成されず、かつ、ディボットＤＩには、エピタキシャル層ＥＰが形成されないという２つの特徴を有するＣＭＯＳデバイスを例示した。しかし、ディボットＤＩが、ＢＯＸ層ＢＸに達するまで深く形成されないという特徴を有するＣＭＯＳデバイス、または、ディボットＤＩには、エピタキシャル層ＥＰが形成されないという特徴を有するＣＭＯＳデバイスであっても、それぞれＢＯＸ層ＢＸの端部における電界集中は緩和されるので、ＢＯＸ層ＢＸのＴＤＤＢ特性の劣化を防止することができる。
【００７５】
すなわち、図６〜図１０に示したイオン注入に対する解決策と、図１６に示したエピタキシャル層ＥＰを選択的に除去する解決策の両方を行うことが最も効果が高いが、いずれか一方でもＴＤＤＢ特性の劣化を防止することができる。
【００７６】
（実施の形態２）
本実施の形態２が前述の実施の形態１と相違する点は、ｎＭＯＳ形成領域ＮＡおよびｐＭＯＳ形成領域ＰＡのそれぞれの半導体基板ＳＢに、しきい値電圧を制御するための不純物を導入する方法である。以下、前述の実施の形態１と相違する点について主に説明する。
【００７７】
本実施の形態２による半導体装置の製造方法を図２１〜図２９を用いて工程順に説明する。図２１および図２３〜図２９は、ＳＯＩ基板上のＣＭＯＳデバイスの製造工程を示す断面図であり、図中、符号ＮＡで示す領域はｎＭＯＳが形成される領域であり、符号ＰＡで示す領域は、ｐＭＯＳが形成される領域である。図２２（ａ）および（ｂ）は、しきい値電圧制御用イオン注入を行う際に用いるレジストパターンの平面図である。
【００７８】
まず、前述の実施の形態１に記載した製造過程と同様に、ＳＯＩ基板に素子分離部ＳＴＩを形成し、さらに、ｎＭＯＳ形成領域ＮＡにｐ型ウェルＰＷを形成し、ｐＭＯＳ形成領域ＰＡにｎ型ウェルＮＷを形成する。
【００７９】
次に、ｎＭＯＳ形成領域ＮＡおよびｐＭＯＳ形成領域ＰＡのそれぞれの半導体基板ＳＢ（ｐ型ウェルＰＷ、ｎ型ウェルＮＷ）に、しきい値電圧を制御するための不純物を導入する。
【００８０】
まず、図２１に示すように、ｐＭＯＳ形成領域ＰＡおよび素子分離部ＳＴＩを覆うように、レジストパターンＲＰ２を形成する。図２２（ａ）に、レジストパターンＲＰ２の平面図を示す。図２２（ａ）では、レジストパターンＲＰ２に覆われたＳＯＩ層ＳＬの上面の輪郭、すなわち、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界を破線で示している。
【００８１】
レジストパターンＲＰ２は、ｎＭＯＳ形成領域ＮＡのＳＯＩ層ＳＬの中央部が露出し、かつ、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆うように形成されている。実際には、ＳＯＩ層ＳＬの上面にはイオン注入の保護膜として薄い絶縁膜が形成されている。
【００８２】
具体的には、素子分離部ＳＴＩ（素子分離部ＳＴＩを構成する溝部ＴＲの側面）とＳＯＩ層ＳＬとの境界からＳＯＩ層ＳＬ方向に５ｎｍ以上離れて、ＳＯＩ層ＳＬ上を覆うように、レジストパターンＲＰ２は形成されている。言い換えれば、レジストパターンＲＰ２は素子分離部ＳＴＩを覆い、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界に対して直交する方向において、ＳＯＩ層ＳＬ上における当該境界近傍のレジストパターンＲＰ２の端部と当該境界との間の距離は、５ｎｍ以上離れている。
【００８３】
次に、レジストパターンＲＰ２をマスクとしたイオン注入法により、半導体基板ＳＢの主面に対して垂直方向にｐ型不純物を導入し、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｎＭＯＳ形成領域ＮＡの半導体基板ＳＢ（ｐ型ウェルＰＷ）に、選択的にしきい値電圧制御領域ＰＶ１を形成する。
【００８４】
レジストパターンＲＰ２直下の半導体基板ＳＢに、ｐ型不純物をイオン注入しないことにより、ディボットＤＩが形成された酸化シリコン膜ＴＯには、ｐ型不純物はイオン注入されない。なお、ここでは、ｐ型不純物は、半導体基板ＳＢの主面に対して垂直方向にイオン注入したが、垂直方向に限定されるものではなく、半導体基板ＳＢの主面に対して斜め方向にｐ型不純物をイオン注入してもよい。
【００８５】
次に、図２３に示すように、レジストパターンＲＰ２をマスクとしたイオン注入法により、半導体基板ＳＢの主面に対して斜め方向にｐ型不純物を導入し、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｎＭＯＳ形成領域ＮＡの半導体基板ＳＢ（ｐ型ウェルＰＷ）に、選択的にしきい値電圧制御領域ＰＶ２を形成する。図２２（ａ）中の矢印で示すように、注入角度を斜めにして４方向からｐ型不純物をイオン注入することにより、ＳＯＩ領域の端部に均一にｐ型不純物を導入することができる。
【００８６】
ここでは、注入角度を斜めにすることにより、レジストパターンＲＰ２直下の半導体基板ＳＢ（ｐ型ウェルＰＷ）に、ｐ型不純物がイオン注入される。
【００８７】
従って、図２１に示す１回目のｐ型不純物のイオン注入と図２３に示す２回目のｐ型不純物のイオン注入とによって、ＢＯＸ層ＢＸ下の半導体基板ＳＢ（ｐ型ウェルＰＷ）に、実質的に均一な不純物濃度を有するしきい値電圧制御領域ＰＶが形成される。実質的に均一な不純物濃度を有するしきい値電圧制御領域ＰＶを形成することができれば、１回目のｐ型不純物のイオン注入条件と２回目のｐ型不純物のイオン注入条件とは、同じであってもよく、または、異なっていてもよい。
【００８８】
このように、レジストパターンＲＰ２で確実にディボットＤＩを覆うことにより、ディボットＤＩが形成された酸化シリコン膜ＴＯへのｐ型不純物のイオン注入を抑制することができる。このような場合であっても、斜め方向からｐ型不純物をイオン注入することにより、レジストパターンＲＰ２直下の半導体基板ＳＢにもｐ型不純物は導入されるので、所望する濃度および深さを有するしきい値電圧制御領域ＰＶを形成することができる。
【００８９】
次に、図２４に示すように、レジストパターンＲＰ２を除去し、素子分離部ＳＴＩおよびＳＯＩ領域の上面を、例えばフッ酸により洗浄する。ディボットＤＩが形成された酸化シリコン膜ＴＯには、ｐ型不純物はイオン注入されていないので、この洗浄の際、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【００９０】
次に、図２５に示すように、ｎＭＯＳ形成領域ＮＡおよび素子分離部ＳＴＩを覆うように、レジストパターンＲＮ２を形成する。図２２（ｂ）に、レジストパターンＲＮ２の平面図を示す。図２２（ｂ）では、レジストパターンＲＮ２に覆われたＳＯＩ層ＳＬの上面の輪郭、すなわち、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界を破線で示している。
【００９１】
レジストパターンＲＮ２は、ｐＭＯＳ形成領域ＰＡのＳＯＩ層ＳＬ（実際には、ＳＯＩ層ＳＬの上面には薄い絶縁膜が形成されている。）の中央部が露出し、かつ、素子分離部ＳＴＩのＳＯＩ層ＳＬとの境界部に形成されたディボットＤＩを覆うように形成されている。
【００９２】
具体的には、素子分離部ＳＴＩ（素子分離部ＳＴＩを構成する溝部ＴＲの側面）とＳＯＩ層ＳＬとの境界からＳＯＩ層ＳＬ方向に５ｎｍ以上離れて、ＳＯＩ層ＳＬ上を覆うように、レジストパターンＲＮ２は形成されている。言い換えれば、レジストパターンＲＮ２は素子分離部ＳＴＩを覆い、素子分離部ＳＴＩとＳＯＩ層ＳＬとの境界に対して直交する方向において、ＳＯＩ層ＳＬ上における当該境界近傍のレジストパターンＲＮ２の端部と当該境界との間の距離は、５ｎｍ以上離れている。
【００９３】
次に、レジストパターンＲＮ２をマスクとしたイオン注入法により、半導体基板ＳＢの主面に対して垂直方向にｎ型不純物を導入し、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｐＭＯＳ形成領域ＰＡの半導体基板ＳＢ（ｎ型ウェルＮＷ）に、選択的にしきい値電圧制御領域ＮＶ１を形成する。
【００９４】
レジストパターンＲＮ２直下の半導体基板ＳＢに、ｎ型不純物をイオン注入しないことにより、ディボットＤＩが形成された酸化シリコン膜ＴＯには、ｎ型不純物はイオン注入されない。なお、ここでは、ｎ型不純物は、半導体基板ＳＢの主面に対して垂直方向にイオン注入したが、垂直方向に限定されるものではなく、半導体基板ＳＢの主面に対して斜め方向にｎ型不純物をイオン注入してもよい。
【００９５】
次に、図２６に示すように、レジストパターンＲＮ２をマスクとしたイオン注入法により、半導体基板ＳＢの主面に対して斜め方向にｎ型不純物を導入し、ＳＯＩ層ＳＬおよびＢＯＸ層ＢＸを介して、ｐＭＯＳ形成領域ＰＡの半導体基板ＳＢ（ｎ型ウェルＮＷ）に、選択的にしきい値電圧制御領域ＮＶ２を形成する。図２２（ｂ）中の矢印で示すように、注入角度を斜めにして４方向からｎ型不純物をイオン注入することにより、ＳＯＩ領域の端部に均一にｎ型不純物を導入することができる。
【００９６】
ここでは、注入角度を斜めにすることにより、レジストパターンＲＮ２直下の半導体基板ＳＢ（ｎ型ウェルＮＷ）に、ｎ型不純物がイオン注入される。
【００９７】
従って、図２５に示す１回目のｎ型不純物のイオン注入と図２６に示す２回目のｎ型不純物のイオン注入とによって、ＢＯＸ層ＢＸ下の半導体基板ＳＢ（ｎ型ウェルＮＷ）に、実質的に均一な不純物濃度を有するしきい値電圧制御領域ＮＶが形成される。実質的に均一な不純物濃度を有するしきい値電圧制御領域ＮＶを形成することができれば、１回目のｎ型不純物のイオン注入条件と２回目のｎ型不純物のイオン注入条件とは、同じであってもよく、または、異なっていてもよい。
【００９８】
このように、レジストパターンＲＮ２で確実にディボットＤＩを覆うことにより、ディボットＤＩが形成された酸化シリコン膜ＴＯへのｎ型不純物のイオン注入を抑制することができる。このような場合であっても、斜め方向からｎ型不純物をイオン注入することにより、レジストパターンＲＮ２直下の半導体基板ＳＢにもｎ型不純物は導入されるので、所望する濃度および深さを有するしきい値電圧制御領域ＮＶを形成することができる。
【００９９】
次に、図２７に示すように、レジストパターンＲＮ２を除去し、素子分離部ＳＴＩおよびＳＯＩ領域の上面を、例えばフッ酸により洗浄する。ディボットＤＩが形成された酸化シリコン膜ＴＯには、ｎ型不純物はイオン注入されていないので、この洗浄の際、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【０１００】
次に、前述の実施の形態１と同様にして、図２８に示すように、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜ＧＩを形成し、さらに、多結晶シリコン（Ｓｉ）からなるゲート電極ＧＥを形成する。
【０１０１】
本実施の形態２では、前述したしきい値電圧制御用のイオン打込みの工程において（図２１〜図２７参照）、ディボットＤＩが形成された酸化シリコン膜ＴＯに、しきい値電圧調整用のｎ型不純物またはｐ型不純物はイオン注入されていない。従って、レジストパターンの除去後の洗浄などにおいて、ディボットＤＩが形成された酸化シリコン膜ＴＯのエッチングレートは加速されず、ディボットＤＩは深くなり難い。
【０１０２】
従って、ディボットＤＩがＢＯＸ層ＢＸに達しないので、ディボットＤＩの上面は、ＢＯＸ層ＢＸの上面よりも高い位置に維持することができる。これにより、ＢＯＸ層ＢＸの端部において電界集中が起こり難く、ＴＤＤＢ特性の劣化を防止することができる。
【０１０３】
その後、前述の実施の形態１と同様にして、図２９に示すように、ソース・ドレインＮＳＤ，ＰＳＮ、シリサイド層ＳＣ、プラグＰＬおよび配線ＭＬなどを形成することにより、ＣＭＯＳデバイスが略完成する。
【０１０４】
このように、本実施の形態２によれば、素子分離部ＳＴＩの上面の端部に形成されるディボットＤＩが、ＢＯＸ層ＢＸに達するまで深く形成されないことから、ＢＯＸ層ＢＸの端部において電界集中が起こり難くなり、ＢＯＸ層ＢＸのＴＤＤＢ特性の劣化を防止することができる。これにより、半導体装置の信頼性を向上することができる。
【０１０５】
なお、前述の実施の形態１において説明したように、本実施の形態２による半導体装置の製造過程に、ディボットＤＩに形成されるエピタキシャル層ＥＰを選択的に除去する工程を実施してもよい。これにより、さらに、ＢＯＸ層ＢＸの端部における電界集中は緩和されて、ＢＯＸ層ＢＸのＴＤＤＢ特性の劣化を防止することができる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０７】
ＢＸ  ＢＯＸ層
ＣＮ  接続孔
ＤＩ  ディボット
ＥＰ  エピタキシャル層
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
Ｈ１  酸化シリコン膜
Ｈ２  窒化シリコン膜
ＨＭ  ハードマスクパターン
ＩＬ  層間絶縁膜
ＭＬ  配線
Ｎ１  第１ｎ型領域
Ｎ２  第２ｎ型領域
ＮＡ  ｎＭＯＳ形成領域
ＮＳＤ  ソース・ドレイン
ＮＶ，ＮＶ１，ＮＶ２  しきい値電圧制御領域
ＮＷ  ｎ型ウェル
Ｐ１  第１ｐ型領域
Ｐ２  第２ｎ型領域
ＰＡ  ｐＭＯＳ形成領域
ＰＬ  プラグ
ＰＳ  多結晶シリコン膜
ＰＳＤ  ソース・ドレイン
ＰＶ，ＰＶ１，ＰＶ２  しきい値電圧制御領域
ＰＷ  ｐ型ウェル
ＲＮ１，ＲＮ２  レジストパターン
ＲＰ０，ＲＰ１，ＲＰ２  レジストパターン
Ｓ１  酸化シリコン膜
Ｓ２，Ｓ３  窒化シリコン膜
ＳＢ  半導体基板
ＳＣ  シリサイド層
ＳＬ  ＳＯＩ層
ＳＴＩ  素子分離部
ＳＷ１，ＳＷ２  サイドウォール
ＴＯ  酸化シリコン膜
ＴＲ  分離溝
【図１】
2017195272.tif 000003
【図２】
2017195272.tif 000004
【図３】
2017195272.tif 000005
【図４】
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【図５】
2017195272.tif 000007
【図６】
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【図７】
2017195272.tif 000009
【図８】
2017195272.tif 000010
【図９】
2017195272.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2017195272.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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