(57)【要約】【課題】電歪現象に起因するクラックの発生を抑制した積層セラミックコンデンサを提供する。【解決手段】この発明に係る積層セラミックコンデンサ１０は、複数のセラミック層４０と複数の第１および第２の内部電極５０ａ、５０ｂとにより形成された積層体２０と、第１および第２の外部電極６０ａ、６０ｂとを備え、積層体２０は、積層方向において、第１の主面２２ａ側に位置する第１の端部３２ａと、第２の主面２２ｂ側に位置する第２の端部３２ｂと、第１の端部３２ａと第２の端部３２ｂの間に挟まれた中央部３４とを含み、中央部３４に位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率が、第１および第２の端部３２ａ、３２ｂに位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率よりも低いことを特徴とする。【選択図】図２
2017103262.tif 000002
【特許請求の範囲】
【請求項１】
複数のセラミック層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されることにより直方体状に形成され、互いに相対する第１の主面および第２の主面、互いに相対する第１の側面および第２の側面、並びに互いに相対する第１の端面および第２の端面を含む積層体と、
前記第１の端面に形成された第１の外部電極、および前記第２の端面に形成された第２の外部電極とを備えた積層セラミックコンデンサであって、
前記第１の内部電極は、前記セラミック層の界面を平板状に延びる対向部と、前記第１の端面に露出する引出し部とを有し、
前記第２の内部電極は、前記セラミック層を介して前記第１の内部電極の対向部と対向するように前記セラミック層の界面を平板状に延びる対向部と、前記第２の端面に露出する引出し部とを有し、
前記第１の外部電極は、前記第１の端面において前記第１の内部電極と電気的に接続され、
前記第２の外部電極は、前記第２の端面において前記第２の内部電極と電気的に接続され、
前記積層体は、
前記第１の主面と前記第２の主面を結ぶ方向において、前記第１の主面側に位置する第１の端部と、前記第２の主面側に位置する第２の端部と、前記第１の端部と前記第２の端部の間に挟まれた中央部とを含み、
前記中央部に位置する前記第１の内部電極および前記第２の内部電極の前記セラミック層に対する被覆率が、前記第１の端部および前記第２の端部に位置する前記第１の内部電極および前記第２の内部電極の前記セラミック層に対する被覆率よりも低いことを特徴とする、積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミックコンデンサに関する。
【背景技術】
【０００２】
近年、電子部品の高性能化に対する要求が高まっている。例えば、電子部品の一例である積層セラミックコンデンサは、小型化や大容量化などの高性能化が急速に進んでおり、これに伴って用途も拡大している。その結果、積層セラミックコンデンサには様々な特性が要求されている。積層セラミックコンデンサの一例が特許文献１に開示されている。
【０００３】
特許文献１の積層セラミックコンデンサは、誘電体層と内部電極層とが交互に積層された構成のコンデンサ素子本体を有する。コンデンサ素子本体の両端部には、素子本体の内部で交互に配置された内部電極層と各々導通する一対の外部電極が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１８０９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のような積層セラミックコンデンサは、セラミック材料に高誘電率系誘電体を用いた場合、電圧を印加した際に電歪現象（逆圧電現象）が生じる。図４は、積層セラミックコンデンサに電圧を印加した際に生じる電歪現象を示す模式図である。図４では、電圧を印加する前の積層セラミックコンデンサ１を実線で示し、電圧を印加した後の積層セラミックコンデンサ１を二点鎖線で示してある。すなわち、電歪現象とは、積層セラミックコンデンサ１に電圧が印加されることにより、積層体２が電界の印加方向（図４中白抜き矢印で示す方向）に膨張し、機械的変位が生じる現象である。電歪現象が生じるとき、積層体２の内部で応力が発生する。また、例えば、大容量化を図るためにセラミック層並びに第１および第２の内部電極５ａ、５ｂの積層数を増やした場合、積層セラミックコンデンサ１の全体にかかる応力が大きくなる。その結果、例えば、密着力が比較的弱いセラミック層と第１および第２の内部電極５ａ、５ｂとの間などにクラックが発生し、破壊電圧や耐電圧の低下を招いてしまうという問題があった。
【０００６】
それゆえに、この発明の主たる目的は、電歪現象に起因するクラックの発生を抑制した積層セラミックコンデンサを提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る積層セラミックコンデンサは、複数のセラミック層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されることにより直方体状に形成され、互いに相対する第１の主面および第２の主面、互いに相対する第１の側面および第２の側面、並びに互いに相対する第１の端面および第２の端面を含む積層体と、第１の端面に形成された第１の外部電極、および第２の端面に形成された第２の外部電極とを備えた積層セラミックコンデンサであって、第１の内部電極は、セラミック層の界面を平板状に延びる対向部と、第１の端面に露出する引出し部とを有し、第２の内部電極は、セラミック層を介して第１の内部電極の対向部と対向するようにセラミック層の界面を平板状に延びる対向部と、第２の端面に露出する引出し部とを有し、第１の外部電極は、第１の端面において第１の内部電極と電気的に接続され、第２の外部電極は、第２の端面において第２の内部電極と電気的に接続され、積層体は、第１の主面と第２の主面を結ぶ方向において、第１の主面側に位置する第１の端部と、第２の主面側に位置する第２の端部と、第１の端部と第２の端部の間に挟まれた中央部とを含み、中央部に位置する第１の内部電極および第２の内部電極のセラミック層に対する被覆率が、第１の端部および第２の端部に位置する第１の内部電極および第２の内部電極のセラミック層に対する被覆率よりも低いことを特徴とする。
【０００８】
発明者は、図４に示すような電歪現象が生じる際、積層体２の内部において、第１の内部電極５ａと第２の内部電極５ｂとが対向する有効部３（図４中一点鎖線で囲まれた部分）は電界が印加されて膨張するのに対し、第１の内部電極５ａと第２の内部電極５ｂとが対向しないギャップ部４などは電界が印加されず膨張しないため、有効部３とギャップ部４の境界部分およびその近傍で応力が大きくなることに着目した。さらに、積層体２の積層方向における中央部（特に、ギャップ部４の積層方向における中央部）になるほど、他の層からの歪みの影響を受けることにより当該応力が集中して蓄積されるため、クラックの発生が懸念されるという課題を見出した。そして、発明者は、鋭意検討した結果、積層体２の積層方向における中央部に位置する第１および第２の内部電極５ａ、５ｂのセラミック層に対する被覆率を、積層体２の積層方向における第１および第２の端部に位置する第１および第２の内部電極５ａ、５ｂのセラミック層に対する被覆率よりも低くすることに想到した。この発明に係る積層セラミックコンデンサは、前述した構成を有することにより、電歪現象に起因した応力が集中して蓄積される積層体の積層方向における中央部（特に、ギャップ部の積層方向における中央部）において、当該応力を小さくすることができるため、クラックの発生を抑制することができる。
【発明の効果】
【０００９】
この発明によれば、電歪現象に起因するクラックの発生を抑制した積層セラミックコンデンサを提供し得る。
【００１０】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施の形態に係る積層セラミックコンデンサを示す外観斜視図である。
【図２】この発明の一実施の形態に係る積層セラミックコンデンサを示す図１のＩＩ−ＩＩ断面図である。
【図３】この発明に係る積層セラミックコンデンサの効果を確かめるために発明者らが行ったシミュレーション結果を示すグラフである。
【図４】積層セラミックコンデンサに電圧を印加した際に生じる電歪現象を示す模式図である。
【発明を実施するための形態】
【００１２】
１．積層セラミックコンデンサ
以下、図面を参照して、この発明の一実施の形態に係る積層セラミックコンデンサについて説明する。図１は、この発明の一実施の形態に係る積層セラミックコンデンサを示す外観斜視図である。図２は、この発明の一実施の形態に係る積層セラミックコンデンサを示す図１のＩＩ−ＩＩ断面図である。
【００１３】
この実施の形態に係る積層セラミックコンデンサ１０は、積層体２０と、積層体２０の表面に形成された第１の外部電極６０ａおよび第２の外部電極６０ｂとを備える。
【００１４】
（積層体２０）
積層体２０は、複数のセラミック層３０と、複数の第１の内部電極５０ａと、複数の第２の内部電極５０ｂとが積層されることにより直方体状に形成される。すなわち、積層体２０は、積層方向（Ｔ方向）において相対する第１の主面２２ａおよび第２の主面２２ｂと、Ｔ方向に直交する幅方向（Ｗ方向）において相対する第１の側面２４ａおよび第２の側面２４ｂと、Ｔ方向およびＷ方向に直交する長さ方向（Ｌ方向）において相対する第１の端面２６ａおよび第２の端面２６ｂとを含む。積層体２０は、その角部および稜部に丸みを形成されることが好ましい。また、第１および第２の主面２２ａ、２２ｂ、第１および第２の側面２４ａ、２４ｂ並びに第１および第２の端面２６ａ、２６ｂの一部または全部に凹凸などが形成されてもよい。
【００１５】
積層体２０は、第１および第２の内部電極５０ａ、５０ｂがセラミック層４０を介して互いに対向する有効部３６（図２中一点鎖線で囲まれた部分）と、第１および第２の内部電極５０ａ、５０ｂが対向しない第１および第２のＬギャップ部３８ａ、３８ｂ、並びに第１および第２のＷギャップ部（図示せず）とを有する。
【００１６】
積層体２０は、Ｔ方向（第１の主面２２ａと第２の主面２２ｂを結ぶ方向）において、第１の主面２２ａ側に位置する第１の端部３２ａと、第２の主面２２ｂ側に位置する第２の端部３２ｂと、第１の端部３２ａと第２の端部３２ｂの間に挟まれた中央部３４とを含む。
【００１７】
（セラミック層４０）
セラミック層４０は、第１の内部電極５０ａと第２の内部電極５０ｂとの間に挟まれてＴ方向に積層される。セラミック層４０のセラミック材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加してもよい。なお、セラミック層４０の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
【００１８】
（第１および第２の内部電極５０ａ、５０ｂ）
第１および第２の内部電極５０ａ、５０ｂは、積層体２０の内部に配置される。第１の内部電極５０ａは、セラミック層４０の界面を平板状に延び、その端部が積層体２０の第１の端面２６ａに露出する。一方、第２の内部電極５０ｂは、セラミック層４０を介して第１の内部電極５０ａと対向するようにセラミック層４０の界面を平板状に延び、その端部が積層体２０の第２の端面２６ｂに露出する。したがって、第１および第２の内部電極５０ａ、５０ｂは、セラミック層４０を介して互いに対向する対向部と、第１および第２の端面２６ａ、２６ｂに引き出された引出し部とを有する。第１および第２の内部電極５０ａ、５０ｂがセラミック層４０を介して互いに対向することにより有効部３６が形成され、静電容量が発生する。
【００１９】
第１の内部電極５０ａは、その引出し部と相対する側のＬ方向における端辺が、積層体２０の第２の端面２６ｂと第２のＬギャップ部３８ｂを介して相対する。同様に、第２の内部電極５０ｂは、その引出し部と相対する側のＬ方向における端辺が、積層体２０の第１の端面２６ａと第１のＬギャップ部３８ａを介して相対する。また、第１および第２の内部電極５０ａ、５０ｂのそれぞれは、積層体２０の第１の側面２４ａと第１のＷギャップ部（図示せず）を介して相対し、且つ積層体２０の第２の側面２４ｂと第２のＷギャップ部（図示せず）を介して相対する。
【００２０】
第１および第２の内部電極５０ａ、５０ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。第１および第２の内部電極５０ａ、５０ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金（例えば、Ａｇ−Ｐｄ合金）などの適宜の導電材料により構成することができる。
【００２１】
積層体２０のＴ方向における中央部３４に位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率は、積層体２０のＴ方向における第１および第２の端部３２ａ、３２ｂに位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率よりも低い。
【００２２】
（第１および第２の外部電極６０ａ、６０ｂ）
第１の外部電極６０ａは、第１の内部電極５０ａと電気的に接続されるように積層体２０の第１の端面２６ａに形成される。第１の外部電極６０ａは、積層体２０の第１の端面２６ａから、第１および第２の主面２２ａ、２２ｂそれぞれの一部並びに第１および第２の側面２４ａ、２４ｂそれぞれの一部まで形成されることが好ましい。なお、第１の外部電極６０ａは、積層体２０の第１の端面２６ａにのみ形成されてもよい。第２の外部電極６０ｂは、第２の内部電極５０ｂと電気的に接続されるように積層体２０の第２の端面２６ｂに形成される。第２の外部電極６０ｂは、積層体２０の第２の端面２６ｂから、第１および第２の主面２２ａ、２２ｂそれぞれの一部並びに第１および第２の側面２４ａ、２４ｂそれぞれの一部まで形成されることが好ましい。なお、第２の外部電極６０ｂは、積層体２０の第２の端面２６ｂにのみ形成されてもよい。
【００２３】
第１および第２の外部電極６０ａ、６０ｂは、下地電極層と、下地電極層の表面に形成されためっき層とを含む。
【００２４】
下地電極層は、焼付け層、樹脂層および薄膜層などから選ばれる少なくとも１層を含む。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体２０に塗布して焼き付けることにより形成される。焼付け層は、第１および第２の内部電極５０ａ、５０ｂと同時に焼成することで形成されてもよいし、第１および第２の内部電極５０ａ、５０ｂを焼成した後に焼き付けることで形成されてもよい。焼付け層の最も厚い部分の厚みは、１０μｍ以上５０μｍ以下であることが好ましい。なお、焼付け層は複数層であってもよい。焼付け層は、ガラスおよび金属を含む。焼付け層の金属は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。焼付け層のガラスは、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉなどを含む。樹脂層は、導電性粒子と熱硬化性樹脂を含んでもよい。樹脂層の最も厚い部分の厚みは、１０μｍ以上１５０μｍ以下であることが好ましい。なお、樹脂層は複数層であってもよい。また、樹脂層は、例えば焼付け層が形成されない場合、積層体２０の表面に直接形成されてもよい。薄膜層は、スパッタ法または蒸着法などの薄膜形成法により形成される金属粒子が堆積した層である。薄膜層の厚みは、１μｍ以下であることが好ましい。
【００２５】
めっき層は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金およびＡｕなどから選ばれる少なくとも１つを含む。めっき層は、ＮｉめっきおよびＳｎめっきを含む２層構造であることが好ましい。下地電極層を覆うようにＮｉめっきを形成することにより、はんだバリア性を向上させることができる。また、Ｎｉめっきの表面にＳｎめっきを形成することにより、はんだ濡れ性を向上させることができ、これにより実装を容易にすることができる。なお、めっき層は単層構造であってもよいし、３層以上の複数層構造であってもよい。めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
【００２６】
（効果）
この実施の形態に係る積層セラミックコンデンサ１０は、積層体２０のＴ方向における中央部３４に位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率が、積層体２０のＴ方向における第１および第２の端部３２ａ、３２ｂに位置する第１および第２の内部電極５０ａ、５０ｂのセラミック層４０に対する被覆率よりも低い。これにより、電歪現象に起因した応力が集中して蓄積される積層体２０の中央部３４（特に、第１および第２のＬギャップ部３８ａ、３８ｂ、並びに第１および第２のＷギャップ部（図示せず）のそれぞれのＴ方向における中央部）において、当該応力を小さくすることができるため、クラックの発生を抑制することができる。
【００２７】
２．積層セラミックコンデンサの製造方法
この発明に係る積層セラミックコンデンサの製造方法について、上記した実施の形態に係る積層セラミックコンデンサ１０を例にして説明する。
【００２８】
まず、セラミックシートと、内部電極用の導電性ペーストとを準備する。セラミックシートおよび内部電極用の導電性ペーストは、公知の有機バインダなどのバインダと、有機溶剤などの溶剤とを含む。
【００２９】
次に、セラミックシートの表面に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストを印刷し、内部電極パターンを形成する。このようにして、内部電極パターンが印刷されたセラミックシートを作製する。なお、内部電極用の導電性ペーストの塗布厚を薄くしたり、内部電極用の導電性ペーストに含有されるＮｉを減らしたりすることにより、積層体のＴ方向における中央部に位置する第１および第２の内部電極のセラミック層に対する被覆率を、積層体のＴ方向における第１および第２の端部に位置する第１および第２の内部電極のセラミック層に対する被覆率よりも低くする。
【００３０】
そして、内部電極パターンが印刷されていない外層用のセラミックシートを所定枚数積層し、その表面に内部電極パターンが印刷されたセラミックシートを順次積層し、その表面に外層用のセラミックシートを所定枚数積層し、積層シートを作製する。
【００３１】
さらに、積層シートを静水圧プレスなどの手段により積層方向にプレスし、積層ブロックを作製する。
【００３２】
次に、積層ブロックを所定のサイズにカットすることで、積層チップを作製する。このとき、バレル研磨などにより積層チップの角部および稜部に丸みを形成してもよい。
【００３３】
そして、積層チップを焼成することにより積層体を作製する。焼成温度は、誘電体や内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。
【００３４】
最後に、積層体の両端面に外部電極用の導電性ペーストを塗布して焼き付けることにより、外部電極の焼き付け層を形成する。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。また、必要に応じて、焼付け層の表面にめっき電極を形成する。
【００３５】
なお、焼付け層を形成せず、積層体の表面に直接めっき電極を形成してもよい。このようにする場合、まず、めっき処理を施すことにより、内部電極の引出し部上に下地めっき膜を形成する。めっき処理を施すにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。なお、無電解めっきは、めっき析出速度を向上させるために触媒などによる前処理が必要であるため、工程が複雑化するというデメリットがある。したがって、通常は電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。なお、表面導体を形成する場合、あらかじめ最外層のセラミックグリーンシートの表面に表面導体パターンを印刷し、積層チップと同時焼成してもよい。また、積層体（焼成後の積層チップ）の主面に表面導体を印刷してから焼き付けてもよい。さらに、必要に応じて、めっき電極の表面にめっき層を形成する。
【００３６】
上記のようにして、この発明の一実施の形態に係る積層セラミックコンデンサを製造する。
【００３７】
３．実験例
以下、この発明の効果を確認するために発明者らが行った実験例について説明する。実験例では、上記した製造方法にしたがって、実施例１および２並びに比較例１の試料（積層セラミックコンデンサ）を作製し、クラックの発生数を確認した。
【００３８】
（実施例および比較例）
実施例１および２の試料は、積層体のＴ方向における中央部に位置する第１および第２の内部電極のセラミック層に対する被覆率が、積層体のＴ方向における第１および第２の端部に位置する第１および第２の内部電極のセラミック層に対する被覆率よりも低くなるように作製した。一方、比較例１の試料は、当該中央部に位置する第１および第２の内部電極のセラミック層に対する被覆率が、当該第１および第２の端部に位置する第１および第２の内部電極のセラミック層に対する被覆率と同じまたはほぼ同じであるように作製した。
【００３９】
具体的には、内部電極のセラミック層に対する被覆率を１００％としたものを比較例１とし、比較例１から積層体のＴ方向における中央部の１０層分に当たる内部電極１１枚分のセラミック層に対する被覆率を５０％としたものを実施例１とし、比較例１から積層体のＴ方向における中央部の５０層分に当たる内部電極５１枚分のセラミック層に対する被覆率を５０％としたものを実施例２とした。
【００４０】
実施例１および２並びに比較例１の試料（積層セラミックコンデンサ）のスペックは以下の通りである。
・サイズ（設計値）Ｌ×Ｗ×Ｔ：３．２ｍｍ×２．５ｍｍ×２．５ｍｍ
・定格電圧：５０Ｖ
・外部電極を除いたＴ寸法：２４６５μｍ
・外部電極を除いたＷ寸法：２．４５ｍｍ
・外部電極を除いたＬ寸法：３．１５ｍｍ
・Ｌギャップ部の厚み：８００μｍ
・Ｗギャップ部の厚み：２００μｍ
・セラミック層の厚み：４μｍ
・内部電極の厚み：１μｍ
・内部電極の積層枚数：４５１枚
・外層の厚み：１０７μｍ
・セラミック層のセラミック材料：ＢａＴｉＯ3
・内部電極：Ｎｉ
・外部電極の構造
下地電極層（焼付け層）：Ｃｕ
めっき層：ＮｉめっきおよびＳｎめっきの２層構造
【００４１】
（測定方法）
積層体のＴ方向における中央部に位置する第１および第２の内部電極のセラミック層に対する被覆率についての測定方法は次の通りである。まず、積層体のＴ方向における中央部に位置する内部電極とセラミック層とを電界剥離などにより引き剥がす。次に、露出した内部電極の中央部（Ｗ方向の１／２且つＬ方向の１／２の位置）付近を、顕微鏡を用いて倍率１００倍程度で観察する。そして、得られた画像を解析することにより、露出した部分において内部電極が占める面積の割合を求めた。試料数は５個とし、５個それぞれの当該割合の平均を内部電極のセラミック層に対する被覆率とした。
【００４２】
なお、積層体のＴ方向における第１および第２の端部に位置する内部電極のセラミック層に対する被覆率につても同様に測定した。
【００４３】
（評価方法）
実施例１および２並びに比較例１それぞれについて、電歪現象に起因した応力をシミュレーションにより求めて比較した。シミュレーションでは、積層セラミックコンデンサの１／２Ｌの長さ位置における、複数の内部電極の縁端と第１および第２の側面との間のＷギャップ部分における応力を測定した。シミュレーションの条件は次の通りである。
【００４４】
シミュレーションソフト：Ｆｅｍｔｅｔ  Ｖｅｒｓｉｏｎ  ２０１５．０．１．５１８４６（有限要素法によるシミュレーションソフト（ムラタソフトウェア株式会社））
電場／圧電解析定数  比誘電率：２０００
電歪定数Ｑ１１［ｍ4／Ｃ2］：０．１１
電歪定数Ｑ１２［ｍ4／Ｃ2］：−０．０４５
圧電ｄ３３定数［ｐＣ／Ｎ］：１９１
圧電ｄ３１定数［ｐＣ／Ｎ］：−７９
【００４５】
（評価結果）
図３は、この発明に係る積層セラミックコンデンサの効果を確かめるために発明者らが行ったシミュレーション結果を示すグラフである。図３に示すように、比較例１は、積層体のＴ方向における第１および第２の端部それぞれから中央部になるほど応力が大きくなっていき、当該中央部で応力が最大になった。一方、実施例１および２は、積層体のＴ方向における第１および第２の端部それぞれから中央部になるほど応力が大きくなっていくが、当該中央部およびその近傍において、その周辺部よりも応力が小さくなった。すなわち、実施例１および２は、積層体の第１および第２の内部電極のセラミック層に対する被覆率を５０％とした部分が、その周辺部に比べて応力が小さくなった。
【００４６】
上記の通りであるため、積層体のＴ方向における中央部に位置する内部電極のセラミック層に対する被覆率が、積層体のＴ方向における第１および第２の端部に位置する内部電極のセラミック層に対する被覆率よりも低いことにより、電歪現象に起因した応力が集中して蓄積される積層体のＴ方向における中央部において、当該応力を小さくできることが確認できた。したがって、この発明に係る積層セラミックコンデンサは、電歪現象に起因したクラックを抑制することができる。
【００４７】
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。
【符号の説明】
【００４８】
１０  積層セラミックコンデンサ
２０  積層体
２２ａ  第１の主面
２２ｂ  第２の主面
２４ａ  第１の側面
２４ｂ  第２の側面
２６ａ  第１の端面
２６ｂ  第２の端面
３２ａ  第１の端部
３２ｂ  第２の端部
３６  有効部
３８ａ  第１のＬギャップ部
３８ｂ  第２のＬギャップ部
３４  中央部
４０  セラミック層
５０ａ  第１の内部電極
５０ｂ  第２の内部電極
６０ａ  第１の外部電極
６０ｂ  第２の外部電極
【図１】
2017103262.tif 000003
【図２】
2017103262.tif 000004
【図３】
2017103262.tif 000005
【図４】
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