(57)【要約】【課題】  ＥＭＩを考慮しつつ、広い帯域幅をカバーし、ノイズの影響が低く応答性が良好で、ジッタを抑制し得るクロック生成回路を提供する。【解決手段】  発振器により生成された基準クロックに対して周波数変調を行うスペクトラム拡散クロック発振器と、周波数変調された前記基準クロックに従って出力クロックを生成し出力するＰＬＬ回路とを備えるクロック生成回路である。かかるクロック生成回路は、前記ＰＬＬ回路が、入力される駆動電流の値に応じて前記出力クロックの発振周波数を制御する発振周波数制御部を備え、前記基準クロックに対する周波数変調を行うための所定のカウント信号に基づいて、前記発振周波数制御部に対する前記駆動電流の値を変化させる。【選択図】  図５
2017169109.tif 000002
【特許請求の範囲】
【請求項１】
発振器により生成された標準クロックに対して周波数変調を行い、基準クロックを生成するスペクトラム拡散クロック発振器と、
前記基準クロックに従って出力クロックを生成し出力するＰＬＬ回路とを備えるクロック生成回路であって、
前記ＰＬＬ回路は、入力される駆動電流の値に応じて前記出力クロックの発振周波数を制御する発振周波数制御部を備え、
前記駆動電流は、
前記基準クロックと、前記出力クロックを分周した帰還クロックとの位相差に基づく信号により駆動される第１チャージポンプから出力される電流の累積に基づき制御される第１出力電流と、
前記第１チャージポンプと同様に駆動される第２チャージポンプから出力される電流を、前記標準クロックに対する周波数変調を行うための所定のカウント信号に基づいて変化させるオフセット電流から減じた第２出力電流と、
を含む、
クロック生成回路。
【請求項２】
前記オフセット電流は、前記基準クロックの周波数の増加に伴い増加し、減少に伴い減少する、請求項１記載のクロック生成回路。
【請求項３】
前記オフセット電流を生成するオフセット電流生成部、を含み、
前記オフセット電流生成部は、
複数のミラートランジスタを含む多段式のカレントミラー回路を含むカレントミラー部と、
前記カウント信号に応じて、前記多段式のカレントミラー回路のミラー比を決定し、前記オフセット電流の値を変化させるデコード回路と、を備える
請求項２記載のクロック生成回路。
【請求項４】
前記ＰＬＬ回路は、
前記第１チャージポンプを含み、前記第１出力電流を生成する積分部と、
前記第２チャージポンプを含み、前記第２出力電流を生成する比例部と、
を備える請求項１記載のクロック生成回路。
【請求項５】
前記オフセット電流生成部は、
前記カレントミラー部の出力を較正するキャリブレーション部、を含み、
前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った場合における、前記基準クロックと前記帰還クロックとの位相差に基づく信号に応じて、前記デコード回路が前記カウント信号の値が１つ変化するごとに動作を変更する前記ミラートランジスタの個数である変更係数を定める、
請求項３記載のクロック生成回路。
【請求項６】
前記ＰＬＬ回路は、
前記基準クロックに対して前記帰還クロックの位相が遅れている場合にアップ信号を出力し、前記基準クロックに対して前記帰還クロックの位相が進んでいるときにダウン信号を出力する位相検出回路、を含み、
前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った際の前記ダウン信号の数が、前記アップ信号の数を上回るまで、前記変更係数の値を初期値から所定の値ずつ増加させ、前記ダウン信号の数が前記アップ信号の数を上回った後に、現状の前記変更係数の値から前記所定の値を差し引くことで、最終的な前記変更係数の値を定める、
請求項５記載のクロック生成回路。
【請求項７】
前記ＰＬＬ回路は、
前記基準クロックに対して前記帰還クロックの位相が遅れている場合にアップ信号を出力し、前記基準クロックに対して前記帰還クロックの位相が進んでいるときにダウン信号を出力する位相検出回路、を含み、
前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った際の前記ダウン信号の数が、前記アップ信号の数を上回るまで、前記変更係数の値を初期値から所定の値ずつ増加させ、前記ダウン信号の数が前記アップ信号の数を上回った後に、所定の手法を用いて、現状の前記変更係数の値から小数点以下の値を算出することで、最終的な前記変更係数の値を定める、
請求項５記載のクロック生成回路。
【請求項８】
発振器により生成された標準クロックに対して周波数変調を行い、基準クロックを生成するスペクトラム拡散クロック発振器と、前記基準クロックにしたがって出力クロックを生成し出力するＰＬＬ回路とを用いたクロック生成方法であって、
駆動電流を、前記基準クロックと前記基準クロックを分周した帰還クロックとの位相差に基づく信号により駆動される第１チャージポンプから出力される電流の累積に基づき制御される第１出力電流と、前記第１チャージポンプと同様に駆動される第２チャージポンプから出力される電流を、前記標準クロックに対する周波数変調を行うための所定のカウント信号に基づいて変化させるオフセット電流から減じた第２出力電流とにより生成することと、
前記駆動電流を、前記ＰＬＬが備えて、入力される電流値に応じて前記出力クロックの発振周波数を制御する発振周波数制御部に入力することと、
を含むクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成技術に関し、特に、スペクトラム拡散機能を適応したクロック生成回路及びこれを用いたクロック生成方法に関する。
【背景技術】
【０００２】
クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号（以下「クロック」という。）を生成する回路であり、典型的には、ＰＬＬ（Phase Locked Loop）回路を含み構成される。
【０００３】
ＰＬＬ回路は、典型的には、基準周波数を持つクロック（基準クロック）に基づいて逓倍した出力クロックを生成し、出力する回路であって、該出力クロックをフィードバックしたクロック（帰還クロック）の位相が該基準クロックの位相に同期するように、該出力クロックを生成する周波数負帰還回路である。ＰＬＬ回路は、典型的には、位相検出回路、チャージポンプ、ループフィルタ、及び電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）を含み構成される。このようなＰＬＬ回路では、チャージポンプからの出力信号（電流信号又は電圧信号）によりループフィルタのコンデンサが充放電され、この積分値の変化に応じてＶＣＯで生成される出力クロックの発振周波数が決定される。
【０００４】
また、このような従前のＰＬＬ回路の改良として、２つのチャージポンプを備え、各チャージポンプの出力を異なる動作特性に従って制御することによって出力クロックの発振周波数を決定するＰＬＬ回路が知られている。
【０００５】
例えば、下記特許文献１は、チャージポンプ部を積分部と位相制御部との２つに分けたＰＬＬ回路を開示する。具体的には、特許文献１のＰＬＬ回路は、外部からの入力信号と帰還信号との位相及び周波数を比較する位相周波数比較器と、該位相周波数比較器からの比較結果に応じて出力信号の発振周波数を制御するための電流を生成する積分部と、該位相周波数比較器からの比較結果に応じて該出力信号の位相を、該入力信号との位相差が減少するように制御するための位相制御部と、該積分部で生成された電流に該位相制御部で生成された電流を加えた電流の値に応じた周波数で発振する該出力信号を生成する電流制御発振器と、該電流制御発振器からの出力信号を分周して該位相周波数比較器に前記帰還信号としてフィードバックするフィードバック分周器とを備える。
【０００６】
ところで、電子デバイスの高速化への要求に基づくクロックの高周波数化は、ＬＳＩ自体やその周辺回路、他の電子デバイス等に対して電磁妨害（ＥＭＩ：Electromagnetic Interference）の影響を与えることから、ＥＭＩを効果的に低減するＳＳＣＧ（Spread Spectrum Clock Generator）技術がＰＬＬ回路に適応され得る。
【０００７】
ＳＳＣＧ技術は、スペクトラム拡散機能を付加したクロック生成技術である。具体的には、ＳＳＣＧ技術は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロックの周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散し、そのピーク値を抑圧する。スペクトラム拡散機能は、例えば、遅延回路を用いたデジタル回路により実現される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１１９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一般に、ＰＬＬ回路において、出力クロック上のジッタの抑制を考慮して、ループフィルタの帯域幅を狭くなるように選択すると、ＶＣＯの応答性が、位相検出器及びチャージポンプに対して遅くなり、位相同期への追従性が低下するという問題がある。一方、ＶＣＯの応答性を考慮して広い帯域幅のループフィルタを選択すると、ジッタの抑制を望めないため、その代わりに、周波数精度の高い基準クロックを用いることでコストがかかるという問題がある。とりわけ、広い帯域幅（例えば１〜４ＧＨｚ又はそれ以上）をカバーするためには、ＶＣＯのゲインを大きくする必要があるが、これにより、ＶＣＯは、僅かなノイズによっても発振周波数を変化させてしまうため、ジッタの問題をより考慮する必要がある。
【００１０】
かかる状況において、上述した特許文献１に開示されるＰＬＬ回路は、２つのチャージポンプの出力をそれぞれ別々のループフィルタに入力する構成であるところ、ループフィルタの帯域幅については何ら考慮するものでなく、ジッタの改善を図るものではなかった。
【００１１】
また、ＥＭＩを考慮してＰＬＬ回路にスペクトラム拡散機能を適応した場合、基準クロックの周波数が逐次変化することになるため、ＶＣＯには高い応答性が求められ、したがって、広い帯域幅のループフィルタを選択することになり、結局、上述のように、ジッタの抑制を望めない。
【００１２】
このため、ＥＭＩを考慮しつつ、広い帯域幅をカバーし、ノイズの影響が低く応答性が良好で、ジッタを抑制し得るＰＬＬ回路乃至はクロック生成回路が望まれている。
【００１３】
そこで、本発明は、ＥＭＩを考慮しつつ、広い帯域幅をカバーし、ノイズの影響が低く応答性が良好で、ジッタを抑制し得るクロック生成回路及びクロック生成方法を提供することを目的とする。
【００１４】
より具体的には、本発明は、スペクトラム拡散機能を適応しつつ、ＰＬＬ回路における帯域幅とゲインとをバランス良く分離制御可能なクロック生成回路及びクロック生成方法を提供することを目的とする。
【００１５】
また、本発明は、かかる分離制御可能なクロック生成回路にスペクトラム拡散機能を適応した場合に生じる基準クロックと帰還クロックとの間の位相のずれを抑制し、これにより、ジッタを抑制し得るクロック生成回路及びクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。
【００１７】
すなわち、ある観点に従う発明は、発振器により生成された標準クロックに対して周波数変調を行い、基準クロックを生成するスペクトラム拡散クロック発振器と、前記基準クロックに従って出力クロックを生成し出力するＰＬＬ回路とを備えるクロック生成回路である。かかるクロック生成回路は、前記ＰＬＬ回路が、入力される駆動電流の値に応じて前記出力クロックの発振周波数を制御する発振周波数制御部を備え、前記駆動電流は、前記基準クロックと、前記出力クロックを分周した帰還クロックとの位相差に基づく信号により駆動される第１チャージポンプから出力される電流の累積に基づき制御される第１出力電流と、前記第１チャージポンプと同様に駆動される第２チャージポンプから出力される電流を、前記標準クロックに対する周波数変調を行うための所定のカウント信号に基づいて変化させるオフセット電流から減じた第２出力電流と、を含む。
【００１８】
ここで、前記オフセット電流は、前記基準クロックの周波数の増加に伴い増加し、減少に伴い減少し得る。
【００１９】
また、前記オフセット電流を生成するオフセット電流生成部、を含み、前記オフセット電流生成部は、複数のミラートランジスタを含む多段式のカレントミラー回路を含むカレントミラー部と、前記カウント信号に応じて、前記多段式のカレントミラー回路のミラー比を決定し、前記オフセット電流の値を変化させるデコード回路と、を備え得る。
【００２０】
また、前記ＰＬＬ回路は、前記第１チャージポンプを含み、前記第１出力電流を生成する積分部と、前記第２チャージポンプを含み、前記第２出力電流を生成する比例部と、を備え得る。
【００２１】
また、前記オフセット電流生成部は、前記カレントミラー部の出力を較正するキャリブレーション部、を含み、前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った場合における、前記基準クロックと前記帰還クロックとの位相差に基づく信号に応じて、前記デコード回路が前記カウント信号の値が１つ変化するごとに動作を変更する前記ミラートランジスタの個数である変更係数を定め得る。
【００２２】
また、前記ＰＬＬ回路は、前記基準クロックに対して前記帰還クロックの位相が遅れている場合にアップ信号を出力し、前記基準クロックに対して前記帰還クロックの位相が進んでいるときにダウン信号を出力する位相検出回路、を含み、前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った際の前記ダウン信号の数が、前記アップ信号の数を上回るまで、前記変更係数の値を初期値から所定の値ずつ増加させ、前記ダウン信号の数が前記アップ信号の数を上回った後に、現状の前記変更係数の値から前記所定の値を差し引くことで、最終的な前記変更係数の値を定めうる。
【００２３】
また、前記ＰＬＬ回路は、前記基準クロックに対して前記帰還クロックの位相が遅れている場合にアップ信号を出力し、前記基準クロックに対して前記帰還クロックの位相が進んでいるときにダウン信号を出力する位相検出回路、を含み、前記キャリブレーション部は、前記ＰＬＬ回路が前記基準クロックを受け取った際の前記ダウン信号の数が、前記アップ信号の数を上回るまで、前記変更係数の値を初期値から所定の値ずつ増加させ、前記ダウン信号の数が前記アップ信号の数を上回った後に、所定の手法を用いて、現状の前記変更係数の値から小数点以下の値を算出することで、最終的な前記変更係数の値を定め得る。
【００２４】
また、ある観点に従う発明は、発振器により生成された標準クロックに対して周波数変調を行い、基準クロックを生成するスペクトラム拡散クロック発振器と、前記基準クロックにしたがって出力クロックを生成し出力するＰＬＬ回路とを用いたクロック生成方法である。かかるクロック生成方法は、駆動電流を、前記基準クロックと前記基準クロックを分周した帰還クロックとの位相差に基づく信号により駆動される第１チャージポンプから出力される電流の累積に基づき制御される第１出力電流と、前記第１チャージポンプと同様に駆動される第２チャージポンプから出力される電流を、前記標準クロックに対する周波数変調を行うための所定のカウント信号に基づいて変化させるオフセット電流から減じた第２出力電流とにより生成することと、前記駆動電流を、前記ＰＬＬが備えて、入力される電流値に応じて前記出力クロックの発振周波数を制御する発振周波数制御部に入力することと、を含む。
【発明の効果】
【００２５】
本発明によれば、ＥＭＩを考慮しつつ、広い帯域幅をカバーし、ノイズの影響が低く応答性が良好で、ジッタを抑制し得るようになる。
【図面の簡単な説明】
【００２６】
【図１】スプリット・チューン型ＰＬＬ回路を説明するためのブロックダイアグラムである。
【図２】スプリット・チューン型ＰＬＬ回路にＳＳＣＧを適用したクロック生成回路を説明するためのブロックダイアグラムである。
【図３】本発明の一実施形態に係るＳＳＣＧの構成の一例を示すブロックダイアグラムである。
【図４】スプリット・チューン型ＰＬＬ回路にＳＳＣＧを適用したクロック生成回路のＰＰＬ回路における各種の信号のタイミングチャートである。
【図５】本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。
【図６】本発明の一実施形態に係るクロック生成回路のオフセット電流生成部を説明するためのブロックダイアグラムである。
【図７Ａ】本発明の一実施形態に係るクロック生成回路におけるキャリブレーション部によるデコード回路のキャリブレーション方法を示すフローチャートである。
【図７Ｂ】本発明の一実施形態に係るクロック生成回路におけるデコード回路のキャリブレーション時の基準クロックと帰還クロックとの関係の一例を示す図である。
【図８Ａ】本発明の一実施形態に係るクロック生成回路におけるカウント信号と基準クロックの周波数との関係の一例を示す図である。
【図８Ｂ】本発明の一実施形態に係るクロック生成回路におけるカウント信号と動作させる補助ミラートランジスタの個数との関係の一例を示す図である。
【図９】本発明の一実施形態に係るクロック生成回路におけるデコード回路が生成する選択信号ＳＥＬの一例を説明するテーブルである。
【図１０】本発明の一実施形態に係るクロック生成方法を説明するフローチャートである。
【図１１】本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【００２８】
まず、本発明に係るクロック生成回路に用いられるスプリット・チューン（Split Tune）型ＰＬＬ回路（以降、ＳＴ型ＰＬＬ回路）の基本原理について説明する。図１は、ＳＴ型ＰＬＬ回路の構成の一例を説明するためのブロックダイアグラムである。ＳＴ型ＰＬＬ回路は、一般に、２つのチャージポンプを備え、各チャージポンプの出力を異なる動作特性に従って制御することによって出力クロックの発振周波数を決定するＰＬＬ回路である。以下では、ＳＴ型ＰＬＬ回路を、特に区別を要しない限り、単に、ＰＬＬ回路と呼ぶものとする。
【００２９】
すなわち、同図に示すように、ＰＬＬ回路２０は、例えば、位相検出回路（ＰＦＤ）２１と、積分部２２と、比例部２３と、オフセット電流生成部２４と、発振周波数制御部２５と、バッファ２６と、分周器２７とを備える。なお、ＰＬＬ回路２０には、図示しない発振源から基準周波数を有する基準クロックＲＥＦＣＬＫが供給される。
【００３０】
位相検出回路２１は、図示しない所定の発振器から供給される基準クロックＲＥＦＣＬＫと分周器２７から供給される帰還クロックＦＢＣＬＫとを比較してその位相差を検出し、該位相差に応じた位相差信号を出力する。具体的には、位相検出回路２１は、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が遅れている場合、その位相差に応じたパルス幅を有するアップ信号ＵＰを生成する。一方、位相検出回路２１は、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が進んでいる場合、その位相差に応じたパルス幅を有するダウン信号ＤＮを生成する。生成されたアップ信号ＵＰ又はダウン信号ＤＮは、積分部２２の第１チャージポンプ２２１及び比例部２３の第２チャージポンプ２３１にそれぞれ供給される。
【００３１】
積分部２２は、例えば、第１チャージポンプ２２１と、ループフィルタ２２２と、トランジスタ２２３とを含む。積分部２２は、位相検出回路２１からのアップ信号ＵＰ及びダウン信号ＤＮのいずれかに基づいてチャージポンプ電流を生成し、該チャージポンプ電流の累積値に基づいて制御される第１出力電流ＩＩＮＴを発振周波数制御部２５に出力する。
【００３２】
第１チャージポンプ２２１は、位相検出回路２１から供給されるアップ信号ＵＰ及びダウン信号ＤＮに応じた電流を出力する。具体的には、第１チャージポンプ２２１は、位相検出回路２１からアップ信号ＵＰが供給される場合、単位電流値分大きな値を有する第１チャージポンプ電流Ｉｃｐ＿Ｉを出力する一方、位相検出回路２１からダウン信号ＤＮが供給される場合、単位電流値分小さな値を有する第１チャージポンプ電流Ｉｃｐ＿Ｉを出力する。
【００３３】
ループフィルタ２２２は、ＰＬＬ回路２０の動作を安定させ、そのループ帯域幅を決定するローパスフィルタ回路であり、例えばコンデンサ２２２ａを含み構成される。例えば、コンデンサ２２２ａの一方端子は、チャージポンプに接続され、その他方端子は接地される。これにより、コンデンサ２２２ａには、第１チャージポンプ２２１から出力される第１チャージポンプ電流Ｉｃｐ＿Ｉが供給され、したがって、コンデンサ２２２ａの出力電圧は、第１チャージポンプ電流Ｉｃｐ＿Ｉの増減に応じて変化することとなる。
【００３４】
トランジスタ２２３は、例えばＰチャネルＭＯＳＦＥＴであり、そのゲート端子はループフィルタ２２２の出力端子に接続され、そのドレイン端子は電源に接続され、そのソース端子は発振周波数制御部２５に接続される。これにより、トランジスタ２２３は、コンデンサ２２２ａの出力電圧に応じた第１出力電流ＩＩＮＴを出力する。
【００３５】
比例部２３は、例えば、第２チャージポンプ２３１と、トランジスタ２３２と、トランジスタ２３３とを含み構成される。比例部２３は、オフセット電流生成部２４によって生成される一定のオフセット電流ＩＯＦＦＳＥＴと位相検出回路２１からの位相差信号に応じた第２チャージポンプ電流Ｉｃｐ＿ｐとの差分に応じた第２出力電流ＩＰを出力する。つまり、比例部２３は、位相検出回路２１からの位相差信号によって第２チャージポンプ２３１が動作した場合のみ、該位相差信号に比例した第２チャージポンプ電流Ｉｃｐ＿ｐに基づく第２出力電流ＩＰを発振周波数制御部２５に出力する。
【００３６】
第２チャージポンプ２３１は、第１チャージポンプ２２１と同様に、位相検出回路２１から供給されるアップ信号ＵＰ及びダウン信号ＤＮのいずれかに応じた電流を出力する。具体的には、第２チャージポンプ２３１は、位相検出回路２１からアップ信号ＵＰが供給される場合、単位電流値分大きな値を有する第２チャージポンプ電流Ｉｃｐ＿ｐを出力する一方、位相検出回路２１からダウン信号ＤＮが供給される場合、単位電流値分小さな値を有する第２チャージポンプ電流Ｉｃｐ＿ｐを出力する。
【００３７】
トランジスタ２３２は、例えばＰチャネルＭＯＳＦＥＴであり、そのゲート端子は第２チャージポンプ２３１に接続され、そのドレイン端子は電源に接続され、そのソース端子はオフセット電流生成部２４（すなわち、トランジスタ２４３のドレイン端子）に接続される。さらに、トランジスタ２３２のゲート端子とソース端子とは接続されている。したがって、トランジスタ２３２のソース端子には、オフセット電流生成部２４によって引き込まれるオフセット電流ＩＯＦＦＳＥＴと第２チャージポンプ電流Ｉｃｐ＿ｐとの差分電流が流れることになる。
【００３８】
トランジスタ２３３は、例えばＰチャネルＭＯＳＦＥＴであり、そのゲート端子はトランジスタ２３２のゲート端子に接続され、ドレイン端子は電源に接続され、ソース端子は発振周波数制御部２５に接続される。また、トランジスタ２３３のゲート端子はトランジスタ２３２のゲート端子に接続されている。すなわち、トランジスタ２３３は、トランジスタ２３２と相俟って、カレントミラー回路として機能する。これにより、トランジスタ２３３は、トランジスタ２３２に流れる差分電流に対応する第２出力電流ＩＰを出力する。
【００３９】
オフセット電流生成部２４は、例えば、電流源２４１と、トランジスタ２４２と、トランジスタ２４３とを含み構成されるカレントミラー回路を含む。すなわち、オフセット電流生成部２４は、電流源２４１から供給される電流ＩＲＥＦのミラー電流をオフセット電流ＩＯＦＦＳＥＴとして比例部２３から引き込むように動作する。トランジスタ２４２及び２４３は、例えばＮチャネルＭＯＳＦＥＴである。
【００４０】
発振周波数制御部２５は、入力電流に応じて出力信号の発振周波数を制御する回路である。本例では、発振周波数制御部２５は、複数段のインバータ素子を環状に接続したリングオシレータであるが、これに限られない。すなわち、発振周波数制御部２５は、積分部２２から出力される第１出力電流ＩＩＮＴと比例部２３から出力される第２出力電流ＩＰとの合成電流の値に基づいて、出力信号の発振周波数を制御する。例えば、発振周波数制御部２５は、入力される電流値が大きくなれば、発振周波数も高くなるように設計される。発振周波数制御部２５は、発振周波数を制御した信号を、例えば、バッファ２６に出力する。
【００４１】
バッファ２６は、例えば回路の動作安定性の観点から、発振周波数制御部２５の出力段に設けられるバッファ回路である。発振周波数制御部２５から出力される出力信号は、バッファ２６を介して、出力クロックＣＬＫとして、外部に出力されるとともに分周器２７に出力される。
【００４２】
分周器２７は、出力クロックＣＬＫの周波数を所定の分周比Ｎで分周する周波数分周回路である。すなわち、分周器２７は、所定の分周比Ｎで分周した出力クロックを、帰還クロックＦＢＣＬＫとして、位相検出回路２１に出力する。これにより、ＰＬＬ回路２０は、周波数シンセサイザとして機能し得る。分周器２７は、所定の分周比Ｎを任意の値に設定できるように、構成されても良い。
【００４３】
以上のようなＳＴ型ＰＬＬ回路２０において、積分部２２は、ＰＬＬ回路２０のゲインが大きく、かつ、その帯域幅が小さくなるように設定され得る一方、比例部２３は、そのゲインが小さく、かつ、その帯域幅が大きくなるように設定され得るため、ゲインと帯域幅とを別々に制御することができ、通常のＰＬＬ回路に比べて、ジッタの改善が期待される。
【００４４】
図２は、上記説明したＰＬＬ回路にスペクトラム拡散クロック発振器を適応したクロック生成回路の構成の一例を示すブロックダイアグラムである。すなわち、同図に示すように、ＰＬＬ回路２０の前段には、スペクトラム拡散のために基準クロックＲＥＦＣＬＫを周波数変調しながら出力するスペクトラム拡散クロック発振器（以下「ＳＳＣＧ」という。）１０が設けられている。
【００４５】
図３は、本発明の一実施形態に係るＳＳＣＧの構成の一例を示すブロックダイアグラムである。同図に示すように、ＳＳＣＧ１０は、例えば、発振器１１と、カウンタ１２と、可変遅延制御回路１３とを含み構成される。本実施形態のＳＳＣＧ１０は、例えば、三角波形状の変調プロファイルに従った周波数変調を行うように構成される。
【００４６】
発振器１１は、例えば水晶振動子を含み構成される基準発振回路であり、固定の基準発振周波数を有する標準クロックＳＣＬＫを生成する。カウンタ１２は、例えば、発振器１１から供給される標準クロックＳＣＬＫの交番による立ち上がりエッジをカウントし、そのカウント値に応じた選択信号を生成し、可変遅延制御回路１３に出力する。可変遅延制御回路１３は、例えば、直列接続された複数段の遅延素子１３１とセレクタ１３２とを含む。遅延素子１３１は、入力される標準クロックＳＣＬＫを例えば１/２クロック分だけ遅延させる。セレクタ１３２は、各段の遅延素子１３１の出力を入力としてそれぞれ受け、カウンタ１２から出力される選択信号に従って、一の入力を選択し、基準クロックＲＥＦＣＬＫとして出力する。すなわち、カウンタ１２は、変調プロファイルに従ってカウント値に応じた段数の遅延素子を選択するための選択信号に生成し、可変遅延制御回路は、選択信号に従って、所定の遅延時間が与えられた標準クロックＳＣＬＫを選択し、基準クロックＲＥＦＣＬＫとして出力する。なお、ここでは、中央段の遅延素子１３１による遅延時間を与えられた標準クロックＳＣＬＫの周期を、その基準周期Ｔとする。
【００４７】
以上のような構成により、ＳＳＣＧ１０は、生成した標準クロックＳＣＬＫに対して、標準クロックＳＣＬＫの交番回数に応じた所定の遅延量を与えることにより、出力する基準クロックＲＥＦＣＬＫの周波数変調（周期変調）を実現する。
【００４８】
図４は、図２に示したクロック生成回路のＰＬＬ回路２０における各種の信号のタイミングチャートである。より具体的には、同図は、スペクトラム拡散のための周波数変調が行われる基準クロックＲＥＦＣＬＫに基づいて動作するＰＬＬ回路２０において発生するジッタを示している。同図に示すように、ある時点ｔ０において、基準周期Ｔである基準クロックＲＥＦＣＬＫは、１周期ごとに遅延時間Ｄだけ長くなるように、周波数変調されている。
【００４９】
図２に示したクロック生成回路の場合、ＰＬＬ回路２０において、積分部２２の帯域幅が狭いことに起因して、積分部２２は、基準クロックＲＥＦＣＬＫの周波数変調にほとんど追従することができない。一方、帯域幅が広い比例部２３は、基準クロックＲＥＦＣＬＫの周波数変調に追従しようとして動作する。かように、発振周波数制御部２５は、比例部２３による第２出力電流ＩＰの値に基づいて発振周波数を制御するが、結局、基準クロックＲＥＦＣＬＫの周波数変調に対する追従は十分でなく、基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間に位相ずれ（本例では位相進み）が生じる。
【００５０】
基準クロックＲＥＦＣＬＫと帰還クロックＦＢＣＬＫとの間のこのような位相ずれは、位相検出回路２１により検出され、位相検出回路２１からダウン信号ＤＮが出力される。上述したように、比例部２３では、位相検出回路２１から位相差信号が出力されている期間のみ、第２チャージポンプ電流Ｉｃｐ＿ｐが出力され、これによって、発振周波数制御部２５に供給される第２出力電流ＩＰの大きさが決定される。さらに、発振周波数制御部２５では、このような第２出力電流ＩＰの値に従って出力クロックＣＬＫを生成する。つまり、位相検出回路２１からダウン信号ＤＮが出力されている期間について、発振周波数制御部２５は、出力クロックＣＬＫを調整することにより、基準クロックＲＥＦＣＬＫの１周期に対して時間ΔＴずつその位相を遅らせようとする。比例部２３の追従動作に起因するこのような時間ΔＴ分の位相のずれは、結局、出力クロックＣＬＫに対して無視できないジッタとして現れる。
【００５１】
このように、ＰＬＬ回路２０の前段にＳＳＣＧ１０を単に適用したクロック生成回路では、出力クロックＣＬＫに無視できないジッタが重畳されてしまうという課題に直面する。
【００５２】
そこで、以下の実施形態では、出力クロックＣＬＫに重畳されるジッタを低減し得る、ＳＴ型ＰＬＬ回路の前段にＳＳＣＧを適用したクロック生成回路及びクロック生成方法が提案される。
【００５３】
すなわち、本実施形態は、ＳＴ型ＰＬＬ回路の前段にＳＳＣＧを適用したクロック生成回路において、ＳＴ型ＰＬＬ回路の比例部におけるオフセット電流を、基準クロックＲＥＦＣＬＫに対する周波数変調に合わせて動的に制御するように構成したクロック生成回路及びクロック生成方法を開示する。
【００５４】
図５は、本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。なお、同図中、上述した構成要素と同じ構成要素には、同じ符号を付している。
【００５５】
同図に示すように、クロック生成回路５００は、ＳＳＣＧ１０と、ＰＬＬ回路５１０とを含み構成される。
【００５６】
ＳＳＣＧ１０は、図３に示したものと同じ構成であり得るが、カウンタ１２によるカウント値を示すカウント信号ＣＯＵＮＴを、ＰＬＬ回路５１０に出力する点が異なる。なお、カウント信号ＣＯＵＮＴは、例えば、標準クロックＳＣＬＫの１クロックあたり、１ずつカウントアップされ、４ｎに到達すると０にリセットされる。
【００５７】
ＰＬＬ回路５１０は、スプリット・チューン型のＰＬＬ回路であり、例えば、位相検出回路２１、積分部２２と、比例部２３と、オフセット電流生成部５１２と、発振周波数制御部２５と、バッファ２６と、分周器２７とを含み構成される。なお、ＰＬＬ回路５１０の各構成要素は、オフセット電流生成部５１２を除き、上述したＰＬＬ回路２０のものと同じであるため、その説明を省略する。
【００５８】
オフセット電流生成部５１２は、ＳＳＣＧ１０から出力される基準クロックＲＥＦＣＬＫと、ＳＳＣＧ１０のカウンタ１２から出力されるカウント信号ＣＯＵＮＴと、位相検出回路２１からの位相差信号（すなわち、アップ信号ＵＰ又はダウン信号ＤＮ）に基づいて、オフセット電流ＩＯＦＦＳＥＴ（ｎ）を生成する。また、オフセット電流生成部５１２は、生成したオフセット電流ＩＯＦＦＳＥＴ（ｎ）を比例部２３（すなわち、トランジスタ２３２のソース端子）に供給して、比例部２３にオフセット電流ＩＯＦＦＳＥＴ（ｎ）から第２チャージポンプ電流Ｉｃｐ＿ｐを減じた第２出力電流ＩＰを出力させる。なお、オフセット電流生成部５１２についての詳細は後述する。
【００５９】
図６は、本発明の一実施形態に係るクロック生成回路のオフセット電流生成部を説明するためのブロックダイアグラムである。同図に示すように、オフセット電流生成部５１２は、例えば、フリップフロップ回路５１２１と、デコード回路５１２２と、カレントミラー部５１２３と、キャリブレーション部５１２４とを含む。
【００６０】
フリップフロップ回路５１２１は、いわゆるＤ型フリップフロップであり、基準クロックＲＥＦＣＬＫに従って、カウント信号ＣＯＵＮＴをラッチし、出力する。
【００６１】
デコード回路５１２２は、フリップフロップ回路５１２１から出力されるカウント信号ＣＯＵＮＴをデコードし、それにより、カレントミラー部５１２３のスイッチ６０５のオン／オフを制御するための所定の選択信号ＳＥＬを生成し、出力する。
【００６２】
カレントミラー部５１２３は、例えば、電流源６０１と、トランジスタ６０２と、メインミラートランジスタ６０３と、複数の補助ミラートランジスタ６０４と、複数のスイッチ６０５とを含み構成される多段式カレントミラー回路である。すなわち、カレントミラー部５１２３は、電流源６０１から供給される電流ＩＲＥＦに対してメインミラートランジスタ６０３及び動作する補助ミラートランジスタ６０４の総数で決定されるミラー電流を、オフセット電流ＩＯＦＦＳＥＴ（ｎ）として、比例部２３から引き込むように動作する。トランジスタ６０２、メインミラートランジスタ６０３及び補助ミラートランジスタ６０４は、例えばＮチャネルＭＯＳＦＥＴである。また、個々のスイッチ６０５は、トランジスタ６０２のゲート端子と、個々の補助ミラートランジスタ６０４のゲート端子の間に配置される。
【００６３】
キャリブレーション部５１２４は、例えば初回動作時に、カレントミラー部５１２３を較正するための較正値を求める。具体的には、キャリブレーション部５１２４は、例えば、フリップフロップ回路５１２１から出力されるカウント信号ＣＯＵＮＴ、基準クロックＲＥＦＣＬＫ、アップ信号ＵＰ、及びダウン信号ＤＮに基づき、キャリブレーション信号ＣＡＬを生成すし、これをデコード回路５１２２へ出力する。
【００６４】
図７Ａは、本発明の一実施形態に係るクロック生成回路におけるキャリブレーション部によるデコード回路のキャリブレーション方法を示すフローチャートである。なお、キャリブレーション部５１２４によるデコード回路５１２２のキャリブレーションは、オフセット電流生成部５１２において生成するオフセット電流ＩＯＦＦＳＥＴ（ｎ）の値を適正な値とするために、例えば、クロック生成回路５００の初回動作時などに実行される。
【００６５】
同図に示すように、キャリブレーション部５１２４は、デコード回路５１２２における変更係数αの値を初期値（例えば“１”）に設定するキャリブレーション信号ＣＡＬを生成し、デコード回路５１２２に出力する（Ｓ７０１）。ここで、変更係数αは、デコード回路５１２２が、カウント信号ＣＯＵＮＴの値の１つあたりに（すなわち、基準クロックＲＥＦＣＬＫの１クロックあたりに）、動作状態を変更する補助ミラートランジスタ６０４の個数を示す。すなわち、デコード回路５１２２は、変更係数αの値が１である場合、カウント信号ＣＯＵＮＴの値が１つ変化した際に、動作する補助ミラートランジスタ６０４の個数が１つ変化するように選択信号ＳＥＬを生成し、カレントミラー部５１２３を動作させる。なお、デコード回路５１２２は、基準クロックＲＥＦＣＬＫの周期が長くなっていく際に、カウント信号ＣＯＵＮＴの値が１つ変化するごとに動作する補助ミラートランジスタ６０４の個数を変更係数αの値だけ減少させる。また、デコード回路５１２２は、基準クロックＲＥＦＣＬＫの周期が短くなっていく際に、カウント信号ＣＯＵＮＴの値が１つ変化するごとに動作する補助ミラートランジスタ６０４の個数を変更係数αの値だけ増加させる。
【００６６】
続いて、ＳＳＣＧ１０は、基準クロックＲＥＦＣＬＫを作成して、ＰＬＬ回路５１０に供給する（Ｓ７０２）。なお、このキャリブレーション実行時、ＳＳＣＧ１０は、基準周期Ｔから、１周期ごとに時間Ｄだけ長くなるように基準クロックＲＥＦＣＬＫを作成する。ＳＳＣＧ１０が作成する基準クロックＲＥＦＣＬＫの作成数は、例えば図１１に示すように５つとされる。これは、図８Ａに示すウント信号ＣＯＵＮＴの値が２ｎから２ｎ＋４の期間に相当する。
【００６７】
図７に戻り、キャリブレーション部５１２４は、上述の基準クロックＲＥＦＣＬＫにより、ＰＬＬ回路５１０が動作されている間のアップ信号ＵＰ及びダウン信号ＤＮの各々の数をカウントする（Ｓ７０３）。
【００６８】
キャリブレーション部５１２４は、カウントしたアップ信号ＵＰ及びダウン信号ＤＮの各々の数を比較する（Ｓ７０４）。ダウン信号ＤＮの数がアップ信号ＵＰより多い場合（Ｓ７０４のＹｅｓ）、キャリブレーション部５１２４は、デコード回路５１２２における変更係数αの値を１つ増加させるキャリブレーション信号ＣＡＬを作成し、デコード回路５１２２に出力する（Ｓ７０５）。これにより、デコード回路５１２２は、カウント信号ＣＯＵＮＴ信号の値が１つ変化した際に、動作する補助ミラートランジスタ６０４の個数が、従前より１つ多く変化するように選択信号ＳＥＬを生成し、カレントミラー部５１２３を動作させる。ここで、ダウン信号ＤＮの数がアップ信号ＵＰより多いということは、帰還クロックＦＢＣＬＫの周期が基準クロックＲＥＦＣＬＫより短いことを意味する。この状態は、例えば、図７Ｂに示す変更係数αを１とした場合であり、図示するように、帰還クロックＦＢＣＬＫは、基準クロックＲＥＦＣＬＫに比べて、大幅に周期が短くなっている。この状態を解消するため、キャリブレーション部５１２４は、上述のように、デコード回路５１２２における変更係数αの値を１つ増加させる。これにより、デコード回路５１２２は、カウント信号ＣＯＵＮＴの値が１つ変化するごとに、従前より１つ多く補助ミラートランジスタ６０４の動作状態を変更するので、その分、カウント信号ＣＯＵＮＴの値が１つ変化するごとのオフセット電流ＩＯＦＦＳＥＴ（ｎ）の変化量を大きくし、帰還クロックＦＢＣＬＫの周期を長くできる。なお、図７Ｂは、図７ＡのＳ７０２でＰＬＬ回路５１０に供給した基準クロックＲＥＦＣＬＫの周期と、その際の帰還クロックＦＢＣＬＫの周期の一例を表すグラフである。
【００６９】
図７Ａに戻り、キャリブレーション部５１２４は、上述したＳ７０５の処理を行ったのち、キャリブレーションを継続するため、Ｓ７０２に戻る。
【００７０】
一方、ダウン信号ＤＮの数がアップ信号ＵＰより少ない場合（Ｓ７０４のＮｏ）、キャリブレーション部５１２４は、デコード回路５１２２における変更係数αの値を１つ減少させるキャリブレーション信号ＣＡＬを作成し、デコード回路５１２２に出力する（Ｓ７０６）。これにより、デコード回路５１２２は、カウント信号ＣＯＵＮＴ信号の値が１つ変化した際に、動作する補助ミラートランジスタ６０４の個数が、従前より１つ少なく変化するように選択信号ＳＥＬを生成し、カレントミラー部５１２３を動作させる。ここで、キャリブレーション部５１２４がこのような動作を行う理由は、ダウン信号ＤＮの数がアップ信号ＵＰより少ない場合は、図７Ｂに示す変更係数αの値を４とした場合のように、基準クロックＲＥＦＣＬＫに比べて帰還クロックＦＢＣＬＫの周期が長くなった状態となっている。すなわち、変更係数αの値を増加させ過ぎた状態であり、キャリブレーション部５１２４は、それを解消するために上述の動作を行う。なお、キャリブレーション部５１２４がＳ７０６の処理を行うことで、基準クロックＲＥＦＣＬＫに比べて帰還クロックＦＢＣＬＫの周期が若干短くなった状態となるが、クロック生成回路５００は、このような状態の方が実動作時に安定しやすくなる。以上により、キャリブレーション部５１２４によるデコード回路５１２２のキャリブレーションは終了する。
【００７１】
図８Ａは、本発明の一実施形態に係るクロック生成回路のＳＳＣＧによる周波数変調を説明するための図であり、具体的には、カウント信号ＣＯＵＮＴの値と基準クロックＲＥＦＣＬＫの周波数との関係の一例を示している。図中、縦軸は、基準クロックＲＥＦＣＬＫの周波数を示し、横軸は、カウント信号ＣＯＵＮＴの値を示す。
【００７２】
同図に示すように、基準クロックＲＥＦＣＬＫの周波数は、カウント信号ＣＯＵＮＴの値が１つ増分するごとに、所定の周波数Δｆだけ変化する。言い換えれば、基準クロックＲＥＦＣＬＫが０Δｆ（基準周波数）からｎΔｆまで増加することに対応して、カウント信号ＣＯＵＮＴの値は０からｎまで変化する。また、基準クロックＲＥＦＣＬＫがｎΔｆから０Δｆまで減少することに対応して、カウント信号ＣＯＵＮＴの値はｎから２ｎまで変化する。
【００７３】
さらに、基準クロックＲＥＦＣＬＫが０Δｆから−ｎΔｆまで減少することに対応して、カウント信号ＣＯＵＮＴの値は２ｎから３ｎまで変化する。また、基準クロックＲＥＦＣＬＫが−ｎΔｆから０Δｆまで増加することに対応して、カウント信号ＣＯＵＮＴの値は３ｎから４ｎまで変化する。つまり、基準クロックＲＥＦＣＬＫの周波数と、カウント信号ＣＯＵＮＴの値とは、対応関係を有している。なお、カウント信号ＣＯＵＮＴの値は、４ｎに到達すると０にリセットされる。
【００７４】
図８Ｂは、本発明の一実施形態に係るクロック生成回路におけるカウント信号ＣＯＵＮＴの値と動作させる補助ミラートランジスタ６０４の個数との関係を示す図である。図中、縦軸は、動作させる補助ミラートランジスタ６０４の個数であり、横軸は、カウント信号ＣＯＵＮＴの値を示す。なお、以下では、カレントミラー部５１２３における補助ミラートランジスタ６０４とスイッチ６０５は、２ｍ個ずつ設けられていると仮定して説明する。
【００７５】
同図に示すように、動作させる補助ミラートランジスタ６０４の個数は、基準クロックＲＥＦＣＬＫの基準周波数のときのｍ個を中心にして、カウント信号ＣＯＵＮＴの値に応じて変化する。具体的には、動作させる補助ミラートランジスタ６０４の個数は、カウント信号ＣＯＵＮＴの値が０からｎまでの間、ｍ個からｍ＋ｎα個まで順次増加し、カウント信号ＣＯＵＮＴの値がｎから２ｎまでの間、ｍ＋ｎα個からｍ個まで順次減少する。
【００７６】
さらに、動作させる補助ミラートランジスタ６０４の個数は、カウント信号ＣＯＵＮＴの値が２ｎから３ｎまでの間、ｍ個からｍ−ｎα個まで順次減少し、カウント信号ＣＯＵＮＴの値が３ｎから４ｎまでの間、ｍ−ｎα個からｍ個まで順次増加する。ここで、変更係数αは、上述の通り、デコード回路５１２２が、カウント信号ＣＯＵＮＴの値の１つあたりに、動作状態を変更する補助ミラートランジスタ６０４の個数を示し、ｍ／ｎ以下の値となる。
【００７７】
以上説明した図８Ａ及び図８Ｂに基づけば、動作させる補助ミラートランジスタ６０４の数は、カウント信号ＣＯＵＮＴを参照することで、基準クロックＲＥＦＣＬＫの周波数の増減に対応して増減できることとなる。
【００７８】
デコード回路５１２２は、カウント信号ＣＯＵＮＴをデコードして、動作させる補助ミラートランジスタ６０４の個数を決定し、対応する選択信号ＳＥＬを生成し、これをスイッチ６０５に出力する。選択信号ＳＥＬは、例えば、２ｍビット列（［２ｍ：１］）からなる。
【００７９】
図９は、本発明の一実施形態に係るクロック生成回路におけるデコード回路が生成する選択信号ＳＥＬの一例を説明するテーブルであり、変更係数αを１とし、かつ、ｎ及びｍを同じ値とした場合を示している。同図に示すように、動作させるべき補助ミラートランジスタ６０４の個数は、選択信号ＳＥＬのイネーブルなビットの数で示されている。例えば、基準クロックＲＥＦＣＬＫの基準周波数では、ｍ個の補助ミラートランジスタ６０４が動作するように、下位ｍビットの全てが“１”となる選択信号ＳＥＬが生成される。選択信号ＳＥＬの各ビットに対応するスイッチ６０５は、その値に応じて、オン又はオフ動作を行い、これにより、補助ミラートランジスタ６０４の動作が制御される。なお、以下では、ｍ個目の補助ミラートランジスタ６０４は補助ミラートランジスタ６０４［ｍ］と表すことがあり、ｍ個目のスイッチ６０５はスイッチ６０５［ｍ］と表すことがある。
【００８０】
例えば、図８Ｂに示すように、カウント信号ＣＯＵＮＴの値がｎである場合、動作させるべき補助ミラートランジスタ６０４の個数はｍ＋ｎα個であるため、デコード回路５１２２は、補助ミラートランジスタ６０４［１］〜６０４［ｍ＋ｎα］を動作させるべく、ビット［ｍ＋ｎα：１］を“１”とする選択信号ＳＥＬを生成する。これにより、スイッチ６０５［１］〜６０５［ｍ＋ｎα］はオンとなり、補助ミラートランジスタ６０４［１］〜６０４［ｍ＋ｎα］が動作する。
【００８１】
また、例えば、カウント信号ＣＯＵＮＴの値が２ｎ＋２である場合、動作させるべき補助ミラートランジスタ６０４の個数はｍ−２α個となるため、デコード回路５１２２は、補助ミラートランジスタ６０４［１］〜６０４［ｍ−２α］を動作させるべく、ビット［ｍ−２α：１］を“１”とする選択信号ＳＥＬを生成する。これにより、スイッチ６０５［１］〜６０５［ｍ−２α］はオンとなり、補助ミラートランジスタ６０４［１］〜６０４［ｍ−２α］が動作する。
【００８２】
以上のように、クロック生成回路５００では、オフセット電流生成部５１２において、デコード回路５１２２が、ＳＳＣＧ１０で生成する基準クロックＲＥＦＣＬＫの周波数変調を示すカウント信号ＣＯＵＮＴ信号をデコードし、基準クロックＲＥＦＣＬＫの周波数に対応するために動作させることが必要な補助ミラートランジスタ６０４の個数に応じて、スイッチ６０５をオンオフ制御する選択信号ＳＥＬを生成する。これにより、クロック生成回路５００では、オフセット電流生成部５１２のカレントミラー部５１２３におけるミラー比が変化し、基準クロックＲＥＦＣＬＫの周波数に応じた値のオフセット電流ＩＯＦＦＳＥＴ（ｎ）を生成できる。
【００８３】
クロック生成回路５００では、比例部２３から発振周波数制御部２５へ出力する第２出力電流ＩＰを、上記のように生成されたオフセット電流ＩＯＦＦＳＥＴ（ｎ）から第２チャージポンプ電流Ｉｃｐ＿ｐを減じた第２出力電流ＩＰとするので、基準クロックＲＥＦＣＬＫの周波数変調に追従した出力クロックＣＬＫを出力することができる。
【００８４】
図１０は、本発明の一実施形態に係るクロック生成方法を説明するフローチャートである。かかるクロック生成方法は、クロック生成回路５００において実行される処理である。
【００８５】
同図に示すように、ＳＳＣＧ１０は、基準クロックＲＥＦＣＬＫを生成し、位相検出回路２１及びオフセット電流生成部５１２に出力するとともに、カウント信号ＣＯＵＮＴを生成してオフセット電流生成部５１２に出力する（Ｓ１００１）。続いて、オフセット電流生成部５１２は、デコード回路５１２２において、カウント信号ＣＯＵＮＴの値に基づく選択信号ＳＥＬ信号を生成する（Ｓ１００２）。
【００８６】
そして、デコード回路５１２２は、生成した選択信号ＳＥＬをカレントミラー部５１２３のスイッチ６０５に送ることで、該スイッチ６０５をオンオフ制御する。これにより、カレントミラー部５１２３のミラー比が変化し、基準クロックＲＥＦＣＬＫの周波数に応じた値のオフセット電流ＩＯＦＦＳＥＴ（ｎ）を生成される（Ｓ１００３）。
【００８７】
続いて、比例部２３は、生成されたオフセット電流ＩＯＦＦＳＥＴ（ｎ）を引き込み、第２チャージポンプ電流Ｉｃｐ＿ｐを減じて第２出力電流ＩＰを生成して、積分部２２が生成した第１出力電流ＩＩＮＴとともに、発振周波数制御部２５に出力し、発振周波数制御部２５にバッファ２６を介して出力クロックＣＬＫを生成させる（Ｓ１００４）。なお、発振周波数制御部２５で生成される出力クロックＣＬＫは、基準クロックＲＥＦＣＬＫの周波数変調に追従したものとなる。
【００８８】
続いて、ＳＳＣＧ１０による基準クロックＲＥＦＣＬＫ及びカウント信号ＣＯＵＮＴの生成が終了している場合には（Ｓ１００５のＹｅｓ）、クロック生成回路５００によるクロック生成を終了する。一方、ＳＳＣＧ１０による基準クロックＲＥＦＣＬＫ及びカウント信号ＣＯＵＮＴの生成が終了していない場合には（Ｓ１００５のＮｏ）、Ｓ１００２に戻り処理を続行する。
【００８９】
図１１は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、同図は、クロック生成回路５００において発生し得るジッタを示している。
【００９０】
同図に示すように、ある時点ｔ０において、基準周期Ｔである基準クロックＲＥＦＣＬＫは、１周期ごとに時間Ｄだけ長くなるように、周波数変調されている。
【００９１】
クロック生成回路５００では、上述のように、基準クロックＲＥＦＣＬＫの周波数変調に追従した出力クロックＣＬＫを生成できるので、基準クロックＲＥＦＣＬＫと、帰還クロックＦＢＣＬＫとの間に位相ずれが生じない。したがって、位相検出回路２１よりダウン信号ＤＮ信号は出力されない。クロック生成回路５００では、基準クロックＲＥＦＣＬＫの周波数変調に追従して、出力クロックＣＬＫの周期が変化し、この変化量がジッタとなる。このジッタは、図４に示したような大きなジッタと異なり大幅に小さい。すなわち、クロック生成回路５００では、大幅なジッタの低減を実現できる。
【００９２】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００９３】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００９４】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【００９５】
例えば、上記実施形態においては、キャリブレーション部５１２４におけるデコード回路５１２２のキャリブレーションにおいて、ダウン信号ＤＮの数がアップ信号ＵＰより少ない場合（図７におけるＳ７０４のＮｏ）、キャリブレーション部５１２４は、デコード回路５１２２における変更係数αの値を１つ減少させるキャリブレーション信号ＣＡＬを作成し、デコード回路５１２２に出力するとしたが、バイナリーサーチなどの手法を用いて、変更係数αの小数点以下の値を算出してキャリブレーション信号ＣＡＬを作成し、デコード回路５１２２に出力するとしてよい。このようにすることで、キャリブレーション部５１２４は、一層高精度にデコード回路５１２２をキャリブレーションできる。
【００９６】
なお、例えば、上述のようなキャリブレーション部５１２４の動作の結果、デコード回路５１２２における変更係数αの値を３．５としたならば、デコード回路５１２２は、変更係数αの値を４、３、４、３、・・・・と、平均３．５となるように変化させつつ動作する。
【産業上の利用可能性】
【００９７】
本発明は、クロック生成回路を備える電子デバイスの分野に広く利用することができる。
【符号の説明】
【００９８】
１０…ＳＳＣＧ
１１…発振器
１２…カウンタ
１３…可変遅延制御回路
１３１…遅延素子
１３２…セレクタ
２０…ＰＬＬ回路
２１…位相検出回路
２２…積分部
２２１…第１チャージポンプ
２２２…ループフィルタ
２２２ａ…コンデンサ
２２３…トランジスタ
２３…比例部
２３１…第２チャージポンプ
２３２…トランジスタ
２３３…トランジスタ
２４…オフセット電流生成部
２４１…電流源
２４２…トランジスタ
２４３…トランジスタ
２５…発振周波数制御部
２６…バッファ
２７…分周器
５００…クロック生成回路
５１０…ＰＬＬ回路
５１２…オフセット電流生成部
５１２１…フリップフロップ回路
５１２２…デコード回路
５１２３…カレントミラー部
６０１…電流源
６０２…トランジスタ
６０３…メインミラートランジスタ
６０４…補助ミラートランジスタ
６０５…スイッチ
５１２４…キャリブレーション部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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