(57)【要約】【課題】ＭＩＰＩ  Ｄ−ＰＨＹによる通信とＭＩＰＩ  Ｃ−ＰＨＹによる通信との両方に対応した半導体装置を提供する。【解決手段】  半導体装置が、第１及び第２外部接続端子に接続された第１レシーバと、第３及び第４外部接続端子に接続された第２レシーバと、第５及び第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１乃至第３レシーバから受け取った信号に対してＭＩＰＩ  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されている。Ｄ−ＰＨＹブロックは、第１乃至第３レシーバから受け取った信号に対してＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されている。主処理部は、第１受信データと第２受信データとを選択的に受け取って所望の処理を行うように構成されている。【選択図】図２
2017026936.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成された主処理部
とを具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第１レシーバから出力される第１出力信号をクロック信号として用いて前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
更に、
第７外部接続端子及び第８外部接続端子に接続された第４レシーバを具備し、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第４レシーバから出力される第１出力信号をクロック信号として用いて前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第２共通接続ノードとの間に接続された第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第３共通接続ノードとの間に接続された第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第７スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第８スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第９スイッチ
とを具備する
半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第２外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第１共通接続ノードとの間に接続された第３スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第３外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第２共通接続ノードとの間に接続された第５スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第４外部接続端子と第４ノードとの間に接続された第７抵抗素子と、
前記第４ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第８抵抗素子及び第８スイッチと、
前記第５外部接続端子と第５ノードとの間に接続された第９抵抗素子と、
前記第５ノードと前記第３共通接続ノードとの間に接続された第９スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１０抵抗素子及び第１０スイッチと、
前記第６外部接続端子と第６ノードとの間に接続された第１１抵抗素子と、
前記第６ノードと前記第３共通接続ノードとの間に接続された第１１スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１２抵抗素子及び第１２スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第１３スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第１４スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第１５スイッチと、
前記第４ノードと前記第４共通接続ノードの間に接続された第１６スイッチと、
前記第５ノードと前記第４共通接続ノードの間に接続された第１７スイッチと、
前記第６ノードと前記第４共通接続ノードの間に接続された第１８スイッチ
とを具備する
半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
更に、
前記第１外部接続端子と前記第１レシーバの第１入力の間に接続された第１入力側スイッチと、
前記第２外部接続端子と前記第１レシーバの第２入力の間に接続された第２入力側スイッチと、
前記第３外部接続端子と前記第２レシーバの第１入力の間に接続された第３入力側スイッチと、
前記第４外部接続端子と前記第２レシーバの第２入力の間に接続された第４入力側スイッチと、
前記第５外部接続端子と前記第３レシーバの第１入力の間に接続された第５入力側スイッチと、
前記第６外部接続端子と前記第３レシーバの第２入力の間に接続された第６入力側スイッチと、
前記第３外部接続端子と前記第１レシーバの前記第２入力の間に接続された第７入力側スイッチと、
前記第５外部接続端子と前記第２レシーバの前記第２入力の間に接続された第８入力側スイッチと、
前記第１外部接続端子と前記第３レシーバの前記第２入力の間に接続された第９入力側スイッチ
とを具備する
半導体装置。
【請求項７】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１レシーバは、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１入力段と、
前記第１外部接続端子及び前記第３外部接続端子に接続された第２入力段と、
第１出力段と、
前記第１入力段の出力と前記第１出力段の入力の間に接続された第１出力選択スイッチと、
前記第２入力段の出力と前記第１出力段の入力の間に接続された第２出力選択スイッチ
とを備え、
前記第２レシーバは、
前記第３外部接続端子及び前記第４外部接続端子に接続された第３入力段と、
前記第３外部接続端子及び前記第５外部接続端子に接続された第４入力段と、
第２出力段と、
前記第３入力段の出力と前記第２出力段の入力の間に接続された第３出力選択スイッチと、
前記第４入力段の出力と前記第２出力段の入力の間に接続された第４出力選択スイッチ
とを備え、
前記第３レシーバは、
前記第５外部接続端子及び前記第６外部接続端子に接続された第５入力段と、
前記第５外部接続端子及び前記第１外部接続端子に接続された第６入力段と、
第３出力段と、
前記第５入力段の出力と前記第３出力段の入力の間に接続された第５出力選択スイッチと、
前記第６入力段の出力と前記第３出力段の入力の間に接続された第６出力選択スイッチ
とを備える
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第１抵抗素子及び第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第３抵抗素子及び第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第５抵抗素子及び第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第１共通接続ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第２共通接続ノードと前記第３共通接続ノードとの間に接続された第８スイッチ
とを備えた
半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置と、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備える配線基板
とを具備し、
前記半導体装置の前記主処理部は、前記第１受信データを受け取って動作する
半導体デバイスモジュール。
【請求項１０】
請求項９に記載の半導体デバイスモジュールであって、
前記第１伝送線が、前記第２外部接続端子に電気的に接続され、
前記第２伝送線が、前記第４外部接続端子に電気的に接続され、
前記第３伝送線が、前記第６外部接続端子に電気的に接続された
半導体デバイスモジュール。
【請求項１１】
請求項１乃至８のいずれかに記載の半導体装置と、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板
を具備し、
前記半導体装置の前記主処理部は、前記第２受信データを受け取って動作する
半導体デバイスモジュール。
【請求項１２】
表示パネルを駆動する表示パネルドライバであって、
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する主処理部
とを具備する
表示パネルドライバ。
【請求項１３】
請求項１２に記載の表示パネルドライバと、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備えるフレキシブル配線基板
とを具備し、
前記表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する
表示モジュール。
【請求項１４】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
第１乃至第３伝送線を備えるフレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に形成された第７乃至第９接続端子と、
前記第１接続端子と前記第７接続端子とを接続する第１配線と、
前記第３接続端子と前記第８接続端子とを接続する第２配線と、
前記第５接続端子と前記第９接続端子とを接続する第３配線と、
前記第１接続端子と前記第６接続端子とを接続する第４配線と、
前記第２接続端子と前記第３接続端子とを接続する第５配線と、
前記第４接続端子と前記第５接続端子とを接続する第６配線
とを備え、
前記フレキシブル配線基板の前記第１乃至第３伝送線が、それぞれ、前記表示パネルの前記第７乃至第９接続端子に電気的に接続される
表示モジュール。
【請求項１５】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
フレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に所定方向に並んで配置された第７乃至第１２接続端子と、
前記第１乃至第６接続端子を、それぞれ、前記第７乃至第１２接続端子に接続する第１乃至第６配線
とを備え、
前記フレキシブル配線基板は、
前記所定の方向に並んで配置され、前記表示パネルの前記第７乃至第１２接続端子に接続される第１３乃至第１８接続端子と、
第１乃至第３伝送線と、
第７乃至第９配線
とを備え、
前記第１伝送線、前記第２伝送線及び前記第３伝送線は、それぞれ、前記第１３接続端子、前記第１５接続端子及び前記第１７接続端子に電気的に接続され、
前記第１３接続端子と前記第１８接続端子は、前記第１３乃至第１８接続端子の列の両端に位置し、
前記第７配線は、前記第１３接続端子と前記第１８接続端子とを接続し、
前記第８配線は、前記第１４接続端子と前記第１５接続端子とを接続し、
前記第９配線は、前記第１６接続端子と前記第１７接続端子とを接続し、
前記第７配線は、前記第１３乃至第１８接続端子の列を挟んで前記第１乃至第３伝送線が形成される領域と反対に位置している
表示モジュール。
【請求項１６】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備えるフレキシブル配線基板
を具備し、
前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する
表示モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示パネルドライバ及び表示モジュールに関し、特に、半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュールの通信インターフェースに関する。
【背景技術】
【０００２】
ＭＩＰＩ（Mobile Industry Processor Interface）アライアンスは、通信インターフェースの規格を確定する組織であり、ＭＩＰＩによって確定された規格（MIPI specifications）は、ホストと周辺機器との間の通信に広く用いられている。
【０００３】
ＭＩＰＩ規格のうち、携帯端末におけるアプリケーションプロセッサと表示モジュールの間の通信に最も典型的に用いられてきたのが、ＭＩＰＩ  Ｄ−ＰＨＹである。ＭＩＰＩ  Ｄ−ＰＨＹでは、１本のクロックレーンと１本以上４本以下のデータレーンを用いて通信が行われる。各レーンは、小振幅の差動信号を伝送する１対の信号線を含んでいる。クロックレーンは、差動クロック信号を伝送するために用いられ、各データレーンは、差動データ信号を伝送するために用いられる。高速通信が行われるモード（ＨＳ（high speed）モードと呼ばれる）に通信インターフェースが設定されると、送信側は、クロックレーンで伝送された差動クロック信号を伝送し、データレーンで差動データ信号を伝送する。受信側は、クロックレーンで伝送された差動クロック信号に同期してデータレーンで伝送された差動データ信号をラッチしてデータ受信を行う。なお、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を行うシステムについては、例えば、特開２０１４−１６８１９５号公報に開示されている。
【０００４】
近年の表示パネルの高精細化により、画像データをより高速に伝送する必要が生じており、このため、より高速な通信インターフェースが要求されている。このような要求に応じるために新たに規定された規格が、ＭＩＰＩ  Ｃ−ＰＨＹである。ＭＩＰＩ  Ｃ−ＰＨＹでは、３本の信号線を用いて通信が行われる。各信号線では、小振幅の３値信号（high, low, middleの３値の信号）が伝送され、受信側では、該３値信号が２値の論理信号に変換される。ＭＩＰＩ  Ｃ−ＰＨＹの一つの特徴は、クロック信号がデータ信号に埋め込まれることであり、受信側では、データ信号の受信においてクロック再生を行う。
【０００５】
ＭＩＰＩ  Ｃ−ＰＨＹを用いれば高速通信を実現できるが、その一方で、新たな通信規格を採用することは、ユーザに必ずしも容易なことではない。このため、ＭＩＰＩ  Ｄ−ＰＨＹの使用を希望するユーザと、ＭＩＰＩ  Ｃ−ＰＨＹの使用を希望するユーザとがいることが想定される。半導体装置のベンダーは、これらの２つの規格に対応する半導体装置を提供することが望ましい。
【０００６】
最も単純な手法としては、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を行う通信インターフェースと、ＭＩＰＩ  Ｃ−ＰＨＹによる通信を行う通信インターフェースとの両方を半導体装置に集積化することが考えられる。しかしながら、独立した複数の通信インターフェースを単純に半導体装置に集積化することは、回路規模の増大を招く。
【０００７】
したがって、回路規模を低減しながら、ＭＩＰＩ  Ｄ−ＰＨＹによる通信とＭＩＰＩ  Ｃ−ＰＨＹによる通信との両方に対応した半導体装置を提供することには技術的なニーズが存在する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−１６８１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的の一つは、回路規模を低減しながら、ＭＩＰＩ  Ｄ−ＰＨＹによる通信とＭＩＰＩ  Ｃ−ＰＨＹによる通信との両方に対応した半導体装置、表示パネルドライバ及び表示モジュールを提供することにある。
【００１０】
本発明の他の目的及び新規な特徴は、下記の開示から当業者には理解されるであろう。
【課題を解決するための手段】
【００１１】
本発明の一の観点では、半導体装置が、第１乃至第６外部接続端子と、第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成される。一方、Ｄ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成される。主処理部は、第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成されている。
【００１２】
本発明の他の観点では、半導体デバイスモジュールが、上記の半導体装置と、第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備える配線基板とを具備する。このような構成は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信に対応しており、この場合、該半導体装置の主処理部は、前記第１受信データを受け取って動作する。
【００１３】
本発明の更に他の観点では、半導体デバイスモジュールが、上記の半導体装置と、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板を具備する。このような構成は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に対応しており、この場合、半導体装置の前記主処理部は、前記第２受信データを受け取って動作する。
【００１４】
本発明の更に他の観点では、表示パネルを駆動する表示パネルドライバが提供される。該表示パネルドライバは、第１乃至第６外部接続端子と、第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成される。Ｄ−ＰＨＹブロックは、前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成される。主処理部は、第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する。
【００１５】
本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備えている。このような構成は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信に対応しており、この場合、表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する。
【００１６】
本発明の更に他の観点では、表示パネルを駆動する表示パネルドライバが提供される。該表示パネルドライバは、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える。このような構成は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に対応しており、この場合、前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する。
【発明の効果】
【００１７】
本発明によれば、回路規模を低減しながら、ＭＩＰＩ  Ｄ−ＰＨＹによる通信とＭＩＰＩ  Ｃ−ＰＨＹによる通信との両方に対応した半導体装置、表示パネルドライバ及び表示モジュールを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】一実施形態における表示モジュールの構成を示す概念図である。
【図２】本実施形態におけるドライバＩＣの構成を示すブロック図である。
【図３Ａ】図２のドライバＩＣをＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。
【図３Ｂ】図２のドライバＩＣをＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。
【図４】本実施形態におけるドライバＩＣの構成の変形例を示すブロック図である。
【図５】図４のドライバＩＣをＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。
【図６】双方向通信に対応した構成のドライバＩＣの構成を部分的に示すブロック図である。
【図７Ａ】図６のドライバＩＣをＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。
【図７Ｂ】図６のドライバＩＣをＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。
【図８】一実施形態における終端抵抗回路の構成を示す回路図である。
【図９Ａ】図８に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。
【図９Ｂ】図８に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。
【図１０】他の実施形態における終端抵抗回路の構成を示す回路図である。
【図１１Ａ】図１０に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。
【図１１Ｂ】図１０に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。
【図１２Ａ】フレキシブル配線基板における配線の交差を避けるように構成された表示モジュールの構成の一例を示す概念図である。
【図１２Ｂ】液晶表示パネルとドライバＩＣとの接続部、及び、液晶表示パネルとフレキシブル配線基板との接続部の構造の一例を概念的に示す断面図である。
【図１２Ｃ】液晶表示パネルに形成される配線の形状を示す平面図である。
【図１３Ａ】フレキシブル配線基板における配線の交差を避けるように構成された表示モジュールの構成の一例を示す概念図である。
【図１３Ｂ】液晶表示パネルとドライバＩＣとの接続部、及び、液晶表示パネルとフレキシブル配線基板との接続部の構造の一例を概念的に示す断面図である。
【図１３Ｃ】フレキシブル配線基板に形成される配線の形状を示す平面図である。
【図１３Ｄ】液晶表示パネルに形成される配線の形状を示す平面図である。
【図１４】内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の一例を示す回路図である。
【図１５Ａ】図１４に図示されたドライバＩＣの、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【図１５Ｂ】図１４に図示されたドライバＩＣの、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【図１６】内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の他の例を示す回路図である。
【図１７Ａ】図１６に図示されたドライバＩＣの、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【図１７Ｂ】図１６に図示されたドライバＩＣの、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【図１８】内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の更に他の例を示す回路図である。
【図１９Ａ】図１８に図示されたドライバＩＣの、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【図１９Ｂ】図１８に図示されたドライバＩＣの、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合における他の設定を示す図である。
【図１９Ｃ】図１８に図示されたドライバＩＣの、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の様々な実施形態について説明する。なお、以下の説明において、同一又は対応する構成要素は、同一又は対応する参照符号で参照され得ることに留意されたい。また、添付図面においては、発明の理解を容易にするために、部材の寸法が実際の寸法の比率とは異なる比率で図示されることがあることにも留意されたい。
【００２０】
（全体構成と動作）
図１は、本発明の一実施形態における表示モジュール１０の構成を示す概念図である。表示モジュール１０は、液晶表示パネル１と、ドライバＩＣ２と、フレキシブル配線基板３とを備えている。液晶表示パネル１は、画像が表示される表示領域４を備えており、表示領域４には、画素と、ゲート線（走査線、ディジット線とも呼ばれる）及びソース線（信号線、データ線とも呼ばれる）が設けられている。
【００２１】
ドライバＩＣ２は、液晶表示パネル１の駆動に用いられる半導体装置である。より具体的には、ドライバＩＣ２は、液晶表示パネル１のソース線を駆動する。加えて、ドライバＩＣ２は、液晶表示パネル１にゲート線を駆動するゲート線駆動回路（ＧＩＰ（gate in panel）回路と呼ばれる）が集積化される場合には、該ゲート線駆動回路を制御する制御信号を供給する。液晶表示パネル１に該ゲート線駆動回路が集積化されない場合には、ドライバＩＣ２は、ゲート線を駆動するように形成されていてもよい。ドライバＩＣ２は、例えば、液晶表示パネル１にＣＯＧ（chip on glass）技術のような表面実装技術によって搭載される。
【００２２】
フレキシブル配線基板３は、ホスト（図示されない）とドライバＩＣ２との間の通信に用いられる配線を備えている。後述のように、ドライバＩＣ２の外部接続端子は、液晶表示パネル１のガラス基板の上に形成された配線を介してフレキシブル配線基板３に集積化された配線に接続されている。
【００２３】
図２は、ドライバＩＣ２の構成を示すブロック図である。ドライバＩＣ２は、外部接続端子２１１〜２１６と、終端抵抗回路２２と、レシーバ２３１〜２３３と、Ｃ−ＰＨＹブロック２４と、Ｄ−ＰＨＹブロック２５と、セレクタ２６と、論理ブロック２７と、駆動ブロック２８とを備えている。
【００２４】
外部接続端子２１１〜２１６は、ホストとの通信において、ホストから送られた信号をドライバＩＣ２に入力するために用いられる端子である。本実施形態では、ＣＯＧ技術によって外部接続端子２１１〜２１６のそれぞれは、パッドとバンプとで構成される。外部接続端子２１１〜２１６は、それぞれ、液晶表示パネル１のガラス基板上に形成された配線１１１〜１１６に接続されている。ここで、配線１１１〜１１６は、それぞれ、フレキシブル配線基板３の配線に接続される接続端子１２１〜１２６に接続されており、よって、外部接続端子２１１〜２１６は、配線１１１〜１１６及び接続端子１２１〜１２６を介してフレキシブル配線基板３の配線に接続されることになる。
【００２５】
終端抵抗回路２２は、外部接続端子２１１〜２１６のそれぞれに必要な終端抵抗を提供する。図２では、終端抵抗回路２２の構成は簡略化して図示されており、終端抵抗回路２２の構成の詳細は後述する。
【００２６】
レシーバ２３１、２３２、２３３は、ホストから送られた信号を受け取る。図２の構成では、レシーバ２３１、２３２、２３３は、それぞれ、正転入力（＋）と反転入力（−）とを備えた差動アンプとして構成されており、その正転入力、反転入力に入力された差動信号をシングルエンド信号に変換する。レシーバ２３１の正転入力は、外部接続端子２１１に接続され、反転入力は、外部接続端子２１２に接続されている。同様に、レシーバ２３２の正転入力は、外部接続端子２１３に接続され、反転入力は、外部接続端子２１４に接続されており、また、レシーバ２３３の正転入力は、外部接続端子２１５に接続され、反転入力は、外部接続端子２１６に接続されている。
【００２７】
Ｃ−ＰＨＹブロック２４は、レシーバ２３１、２３２、２３３から出力される信号に対してＭＩＰＩ  Ｃ−ＰＨＹに規定された信号処理を行ってホストから送られてくる各種のデータ（例えば、制御データ及び画像データ）を取り出す。詳細には、Ｃ−ＰＨＹブロック２４は、クロック再生回路３１と、フリップフロップ３２、３３、３４と、デシリアライザ３５と、Ｃ−ＰＨＹプロトコル処理回路３６とを備えている。
【００２８】
クロック再生回路３１は、レシーバ２３１、２３２、２３３から出力される信号に対してクロック再生を行ってクロック信号ＣＬＫ１を生成する。フリップフロップ３２、３３、３４は、レシーバ２３１、２３２、２３３から出力される信号をラッチするラッチ回路を構成しており、フリップフロップ３２、３３、３４は、それぞれ、レシーバ２３１、２３２、２３３から出力される信号をクロック信号ＣＬＫ１に同期してラッチすることでデータ列を生成する。デシリアライザ３５とＣ−ＰＨＹプロトコル処理回路３６とは、フリップフロップ３２、３３、３４から出力されるデータ列から受信データを取り出すデータ処理部を構成している。詳細には、デシリアライザ３５は、フリップフロップ３２、３３、３４から出力されるデータ列をデシリアライズ（deserialize）する。Ｃ−ＰＨＹプロトコル処理回路３６は、デシリアライザ３５から出力されるデータに対してＭＩＰＩ  Ｃ−ＰＨＹに従ったデータ処理を行い、所望の受信データ（例えば、制御データ及び画像データ）を取り出す。以下では、上述のように構成されたＣ−ＰＨＹブロック２４によって得られる受信データ（即ち、Ｃ−ＰＨＹプロトコル処理回路３６から出力される受信データ）を、受信データＤＣ−ＰＨＹと記載することがある。
【００２９】
Ｄ−ＰＨＹブロック２５は、レシーバ２３１、２３２、２３３から出力される信号に対してＭＩＰＩ  Ｄ−ＰＨＹに規定された信号処理を行ってホストから送られてくる各種のデータ（例えば、制御データ及び画像データ）を取り出す。詳細には、Ｄ−ＰＨＹブロック２５は、フリップフロップ４１、４２と、デシリアライザ４４と、Ｄ−ＰＨＹプロトコル処理回路４５とを備えている。
【００３０】
Ｄ−ＰＨＹブロック２５は、レシーバ２３３から出力される信号をクロック信号ＣＬＫ２として用いてレシーバ２３１、２３２から出力される信号をラッチするように構成されている。フリップフロップ４１、４２は、レシーバ２３１、２３２から出力される信号をラッチするラッチ部を構成しており、フリップフロップ４１、４２は、それぞれ、レシーバ２３１、２３２から出力される信号をクロック信号ＣＬＫ２（即ち、レシーバ２３３から出力される信号）に同期してラッチすることでデータ列を生成する。デシリアライザ４４とＤ−ＰＨＹプロトコル処理回路４５とは、フリップフロップ４１、４２から出力されるデータ列から受信データを取り出す処理部を構成している。詳細には、デシリアライザ４４は、フリップフロップ４１、４２から出力されるデータ列をデシリアライズする。Ｄ−ＰＨＹプロトコル処理回路４５は、デシリアライザ４４から出力されるデータに対してＭＩＰＩ  Ｄ−ＰＨＹに従ったデータ処理を行い、所望の受信データ（例えば、制御データ及び画像データ）を取り出す。以下では、上述のように構成されたＤ−ＰＨＹブロック２５によって得られる受信データ（即ち、Ｄ−ＰＨＹプロトコル処理回路４５から出力される受信データ）を、受信データＤＤ−ＰＨＹと記載することがある。
【００３１】
セレクタ２６は、Ｃ−ＰＨＹブロック２４とＤ−ＰＨＹブロック２５のうちの一方を選択し、選択したブロックから受け取った受信データを論理ブロック２７に転送する。Ｃ−ＰＨＹブロック２４が選択される場合、セレクタ２６は、Ｃ−ＰＨＹブロック２４から受け取った受信データＤＣ−ＰＨＹを論理ブロック２７に転送し、Ｄ−ＰＨＹブロック２５が選択される場合、セレクタ２６は、Ｄ−ＰＨＹブロック２５から受け取った受信データＤＤ−ＰＨＹを論理ブロック２７に転送する。
【００３２】
論理ブロック２７及び駆動ブロック２８は、セレクタ２６から受け取った受信データに対して所望の処理を行う主処理部として動作する。詳細には、論理ブロック２７は、受信データに含まれている制御データに応じてドライバＩＣ２の各回路の制御を行い、更に、画像データに対して所望の画像処理を行う。駆動ブロック２８は、画像データ及び制御データに応じて液晶表示パネル１を駆動する。
【００３３】
図２の構成のドライバＩＣ２は、フレキシブル配線基板３の配線を変更することで、ＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信の両方に対応可能である。ここで、外部接続端子２１１〜２１６とレシーバ２３１〜２３３とが、ＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信の両方に兼用されていることに留意されたい。これは、回路規模の低減に有効である。
【００３４】
図３Ａは、図２のドライバＩＣ２をＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ａには、ＭＩＰＩ  Ｃ−ＰＨＹによる通信に用いられる３本の伝送線５１、５２、５３が設けられている。伝送線５１、５２、５３は、それぞれ、トランスミッタ５４、５５、５６から出力される信号を伝送する。伝送線５１は、液晶表示パネル１に設けられた接続端子１２１、１２４に接続されている。また、伝送線５２は、接続端子１２２、１２５に接続され、伝送線５３は、接続端子１２３、１２６に接続されている。言い換えれば、伝送線５１は、レシーバ２３１の正転入力（＋）及びレシーバ２３２の反転入力（−）に接続され、伝送線５２は、レシーバ２３１の反転入力及びレシーバ２３３の正転入力に接続され、伝送線５３は、レシーバ２３２の正転入力及びレシーバ２３３の反転入力に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３１〜２３３を用いて２値のシングルエンド信号に変換することができる。
【００３５】
更に、クロック再生回路３１によるクロック再生で生成されたクロック信号ＣＬＫ１に同期してレシーバ２３１〜２３３から出力されるシングルエンド信号がフリップフロップ３２〜３４によってラッチされ、フリップフロップ３２〜３４から出力されるデータ列が、デシリアライザ３５、Ｃ−ＰＨＹプロトコル処理回路３６によって処理されて受信データＤＣ−ＰＨＹが生成される。セレクタ２６によってＣ−ＰＨＹブロック２４が選択され、これにより、Ｃ−ＰＨＹブロック２４によって生成された受信データＤＣ−ＰＨＹが論理ブロック２７に供給される。このような動作により、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が実現される。
【００３６】
図３Ｂは、図２のドライバＩＣ２をＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に用いられる伝送線５７１〜５７６が設けられている。伝送線５７１〜５７６は、それぞれ、トランスミッタ５８１〜５８６が接続される。ここで、伝送線５７１、５７２は、データレーン＃０として用いられ、伝送線５７３、５７４は、データレーン＃１として用いられる。また、伝送線５７５、５７６は、クロックレーンとして用いられる。伝送線５７１〜５７６は、それぞれ、液晶表示パネル１の接続端子１２１〜１２６に接続される。言い換えれば、伝送線５７１は、レシーバ２３１の正転入力（＋）に接続され、伝送線５７２は、レシーバ２３１の反転入力（−）に接続される。また、伝送線５７３は、レシーバ２３２の正転入力（＋）に接続され、伝送線５７４は、レシーバ２３２の反転入力（−）に接続される。更に、伝送線５７５は、レシーバ２３３の正転入力（＋）に接続され、伝送線５７６は、レシーバ２３３の反転入力（−）に接続される。
【００３７】
このような接続では、伝送線５７５、５７６、即ち、クロックレーンで伝送された差動クロック信号がレシーバ２３３に入力され、レシーバ２３３により、シングルエンド信号であるクロック信号ＣＬＫ２が生成される。加えて、伝送線５７１、５７２、即ち、データレーン＃０で伝送された差動データ信号がレシーバ２３１に入力され、伝送線５７３、５７４、即ち、データレーン＃１で伝送された差動データ信号がレシーバ２３２に入力される。データレーン＃０、＃１で伝送された差動データ信号は、レシーバ２３１、２３２により２値のシングルエンド信号に変換される。更に、レシーバ２３３によって生成されたクロック信号ＣＬＫ２に同期してレシーバ２３１、２３２から出力されるシングルエンド信号がフリップフロップ４１、４２によってラッチされ、フリップフロップ４１、４２から出力されるデータ列が、デシリアライザ４４、Ｄ−ＰＨＹプロトコル処理回路４５によって処理されて受信データＤＤ−ＰＨＹが生成される。セレクタ２６によってＤ−ＰＨＹブロック２５が選択され、これにより、Ｄ−ＰＨＹブロック２５によって生成された受信データＤＤ−ＰＨＹが論理ブロック２７に供給される。このような動作により、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が実現される。
【００３８】
なお、図３Ｂには２つのデータレーンしか図示されていないが、ドライバＩＣ２に追加のレシーバを設け、フレキシブル配線基板３Ｂに該レシーバに接続される追加の伝送線を設けることで、データレーンの数を増やすこともできる。ＭＩＰＩ  Ｄ−ＰＨＹでは、最高で４本までのデータレーンが許容されていることは上述した通りである。
【００３９】
図２の構成では、Ｃ−ＰＨＹブロック２４、Ｄ−ＰＨＹブロック２５の両方に接続されているレシーバ２３３がＤ−ＰＨＹブロック２５で用いられるクロック信号ＣＬＫ２の生成に用いられているが、クロック信号ＣＬＫ２は、Ｄ−ＰＨＹブロック２５のみに接続されているレシーバによって生成されてもよい。
【００４０】
図４は、このような構成のドライバＩＣ２の構成を示すブロック図である。図４に図示されているドライバＩＣ２の構成は、図２に図示されている構成とほぼ同様である。ただし、図４のドライバＩＣ２では、レシーバ２３４が設けられる。レシーバ２３４は、正転入力（＋）が外部接続端子２１７に接続され、反転入力（−）が外部接続端子２１８に接続される。液晶表示パネル１には、配線１１７、１１８と接続端子１２７、１２８が設けられ、外部接続端子２１７は、配線１１７を介して接続端子１２７に接続され、外部接続端子２１８は、配線１１８を介して接続端子１２８に接続される。更に、Ｄ−ＰＨＹブロック２５にフリップフロップ４３が設けられる。フリップフロップ４１〜４３は、レシーバ２３４から出力される信号をクロック信号ＣＬＫ２として用いてレシーバ２３１〜２３３から出力される信号をラッチする。
【００４１】
図５は、図４の構成のドライバＩＣ２をＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に用いられる伝送線５７１〜５７６が設けられている。ここで、伝送線５７１、５７２は、データレーン＃０として用いられ、伝送線５７３、５７４は、データレーン＃１として用いられる。また、伝送線５７５、５７６は、データレーン＃２として用いられ、伝送線５７７、５７８は、クロックレーンとして用いられる。伝送線５７１〜５７８は、それぞれ、液晶表示パネル１の接続端子１２１〜１２８に接続される。
【００４２】
データレーン＃０〜＃２で伝送された差動データ信号は、それぞれ、レシーバ２３１〜２３３により２値のシングルエンド信号に変換される。更に、レシーバ２３４によって生成されたクロック信号ＣＬＫ２に同期してレシーバ２３１〜２３３から出力されるシングルエンド信号がフリップフロップ４１〜４３によってラッチされ、フリップフロップ４１〜４３から出力されるデータ列が、デシリアライザ４４、Ｄ−ＰＨＹプロトコル処理回路４５によって処理されて受信データＤＤ−ＰＨＹが生成される。セレクタ２６によってＤ−ＰＨＹブロック２５が選択され、これにより、Ｄ−ＰＨＹブロック２５によって生成された受信データＤＤ−ＰＨＹが論理ブロック２７に供給される。このような動作により、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が実現される。
【００４３】
なお、図４の構成のドライバＩＣ２がＭＩＰＩ  Ｃ−ＰＨＹによる通信を行う表示モジュールに適用される場合には、図３Ａと同様に、伝送線５１が接続端子１２１、１２４に接続され、伝送線５２が接続端子１２２、１２５に接続され、伝送線５３が接続端子１２３、１２６に接続される。
【００４４】
ＭＩＰＩ  Ｄ−ＰＨＹによる通信においては、データレーンにおいて双方向通信が行われる場合があり、この場合には、データレーンに接続される外部接続端子にトランスミッタが接続される。図６は、このような構成のドライバＩＣ２の構成を部分的に示す図である。図６のドライバＩＣ２は、図４に図示されているドライバＩＣ２と同様に、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合、レシーバ２３１〜２３３がデータレーンに接続され、レシーバ２３４がクロックレーンに接続される構成を有している。データレーンにおける双方向通信を行うために、外部接続端子２１１〜２１６には、それぞれ、トランスミッタ２９１〜２９６が接続されている。
【００４５】
図６の構成のドライバＩＣ２をＭＩＰＩ  Ｃ−ＰＨＹによる通信を行う表示モジュールに適用する場合、トランスミッタ２９１〜２９６のうちの３つを双方向通信のために用いてもよい。図７Ａは、図６の構成のドライバＩＣ２をＭＩＰＩ  Ｃ−ＰＨＹによる通信を行う表示モジュールに適用する実施例を図示している。伝送線５１は、外部接続端子２１１、２１４に接続されており、外部接続端子２１１、２１４は、それぞれ、トランスミッタ２９１、２９４に接続されている。同様に、伝送線５２は、外部接続端子２１２、２１５に接続されており、外部接続端子２１２、２１５は、それぞれ、トランスミッタ２９２、２９５に接続されている。更に、伝送線５３は、外部接続端子２１３、２１６に接続されており、外部接続端子２１３、２１６は、それぞれ、トランスミッタ２９３、２９６に接続されている。ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合、トランスミッタ２９１、２９４のうちの一方が活性化され、トランスミッタ２９２、２９５のうちの一方が活性化され、トランスミッタ２９３、２９６のうちの一方が活性化される。活性化された３つのトランスミッタにより、ドライバＩＣ２から外部に信号が送信される。
【００４６】
一方、図７Ｂは、図６の構成のドライバＩＣ２をＭＩＰＩ  Ｄ−ＰＨＹによる通信を行う表示モジュールに適用する実施例を図示している。伝送線５７１〜５７８は、それぞれ、外部接続端子２１１〜２１８に接続される。伝送線５７１、５７２は、データレーン＃０として用いられ、伝送線５７３、５７４は、データレーン＃１として用いられる。また、伝送線５７５、５７６は、データレーン＃２として用いられ、伝送線５７７、５７８は、クロックレーンとして用いられる。ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合、トランスミッタ２９１〜２９６により、データレーン＃０〜＃２を介してドライバＩＣ２から外部に信号が送信される。
【００４７】
（終端抵抗回路の構成と動作）
上述されたドライバＩＣ２をＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールとＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールの両方に用いる場合における一つの問題は、ＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨される終端抵抗の接続と、ＭＩＰＩ  Ｄ−ＰＨＹにおいて推奨される終端抵抗の接続とが相違することである。ＭＩＰＩ  Ｃ−ＰＨＹでは、各伝送線に５０Ωの終端抵抗がＹ結線で接続されることが推奨され、ＭＩＰＩ  Ｄ−ＰＨＹにおいては、各レーンの一対の伝送線が１００Ωの終端抵抗で接続されることが推奨されている。外部接続端子２１１〜２１６に接続される終端抵抗回路２２は、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨とＭＩＰＩ  Ｄ−ＰＨＹにおける推奨の両方を満たすように構成されることが好ましい。以下では、終端抵抗回路２２の好適な構成と動作について詳細に説明する。
【００４８】
図８は、一実施形態における終端抵抗回路２２の構成を示す回路図である。図８の終端抵抗回路２２は、抵抗素子６１１、６１３、６１５と、スイッチ６２１、６２３、６２５と、抵抗素子６３２、６３４、６３６と、スイッチ６４２、６４４、６４６と、キャパシタ６５１、６５２、６５３と、スイッチ６６１、６６３、６６５と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１１、６１３、６１５、抵抗素子６３２、６３４、６３６の抵抗値は、いずれも、５０Ωである。
【００４９】
キャパシタ６５１、６５２、６５３は、それぞれ、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３と回路接地の間に接続されている。キャパシタ６５１、６５２、６５３により、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３は、交流的に接地されることになる。また、Ｃ−ＰＨＹキャパシタ６７は、共通接続ノードＮＣＯＭ４と回路接地の間に接続されている。Ｃ−ＰＨＹキャパシタ６７により、共通接続ノードＮＣＯＭ４は、交流的に接地されることになる。
【００５０】
抵抗素子６１１は、外部接続端子２１１とノードＮ１の間に接続されており、スイッチ６２１は、ノードＮ１と共通接続ノードＮＣＯＭ１の間に接続されている。更に、抵抗素子６３２とスイッチ６４２は、外部接続端子２１２と共通接続ノードＮＣＯＭ１の間に直列に接続されている。抵抗素子６１３は、外部接続端子２１３とノードＮ３の間に接続されており、スイッチ６２３は、ノードＮ３と共通接続ノードＮＣＯＭ２の間に接続されている。更に、抵抗素子６３４とスイッチ６４４は、外部接続端子２１４と共通接続ノードＮＣＯＭ２の間に直列に接続されている。更に、抵抗素子６１５は、外部接続端子２１５とノードＮ５の間に接続されており、スイッチ６２５は、ノードＮ５と共通接続ノードＮＣＯＭ３の間に接続されている。更に、抵抗素子６３６とスイッチ６４６は、外部接続端子２１６と共通接続ノードＮＣＯＭ３の間に直列に接続されている。
【００５１】
更に、スイッチ６６１、６６３、６６５は、それぞれ、ノードＮ１、Ｎ３、Ｎ５と共通接続ノードＮＣＯＭ４の間に接続されている。
【００５２】
このような構成の終端抵抗回路２２は、スイッチ６２１、６２３、６２５、スイッチ６４２、６４４、６４６、及び、スイッチ６６１、６６３、６６５のオンオフを適切に設定することにより、ＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨される終端抵抗の接続と、ＭＩＰＩ  Ｄ−ＰＨＹにおいて推奨される終端抵抗の接続の両方に対応可能である。
【００５３】
図９Ａは、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合における図８に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１１、２１４に接続され、伝送線５２が外部接続端子２１２、２１５に接続され、伝送線５３が外部接続端子２１３、２１６に接続される。
【００５４】
ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合、スイッチ６６１、６６３、６６５がオンされると共に、スイッチ６２１、６２３、６２５、スイッチ６４２、６４４、６４６がオフされる。このような設定によれば、抵抗素子６１１、６１３、６１５が共通接続ノードＮＣＯＭ４に共通に接続される。即ち、抵抗素子６１１、６１３、６１５が、伝送線５１、５２、５３にＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１１、６１３、６１５の抵抗値が５０Ωであれば、５０Ωの終端抵抗がＹ結線によって接続され、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。
【００５５】
一方、図９Ｂは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。
【００５６】
ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合、スイッチ６２１、６２３、６２５、スイッチ６４２、６４４、６４６がオンされると共に、スイッチ６６１、６６３、６６５がオフされる。このような設定によれば、外部接続端子２１１、２１２が抵抗素子６１１、６３２を介して接続され、外部接続端子２１３、２１４が抵抗素子６１３、６３４を介して接続され、外部接続端子２１５、２１６が抵抗素子６１５、６３６を介して接続される。即ち、伝送線５７１、５７２が抵抗素子６１１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６３６を介して接続される。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１１、６１３、６１５、６３２、６３４、６３６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１１、６１３、６１５の抵抗値が５０Ωであれば、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。
【００５７】
図８の回路構成では、レシーバ２３１、２３２、２３３の正転入力（＋）と反転入力（−）とで、回路素子の接続態様が異なっており、正転入力（＋）と反転入力（−）の間のバランスが崩れている。これは、差動信号の受信のために好ましくない。
【００５８】
図１０は、正転入力（＋）と反転入力（−）の間のバランスの問題に対応する終端抵抗回路２２の構成の一例を示す回路図である。図１０の終端抵抗回路２２は、抵抗素子６１１〜６１６と、スイッチ６２１〜６２５と、抵抗素子６３１〜６３６と、スイッチ６４１〜６４６と、キャパシタ６５１〜６５３と、スイッチ６６１〜６６６と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１１〜６１６、抵抗素子６３１〜６３６の抵抗値は、いずれも、１００Ωである。
【００５９】
キャパシタ６５１、６５２、６５３は、それぞれ、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３と回路接地の間に接続されている。キャパシタ６５１、６５２、６５３により、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３は、交流的に接地されることになる。また、Ｃ−ＰＨＹキャパシタ６７は、共通接続ノードＮＣＯＭ４と回路接地の間に接続されている。Ｃ−ＰＨＹキャパシタ６７により、共通接続ノードＮＣＯＭ４は、交流的に接地されることになる。
【００６０】
外部接続端子２１１には、回路素子が下記のように接続されている。抵抗素子６１１は、外部接続端子２１１とノードＮ１の間に接続されており、スイッチ６２１は、ノードＮ１と共通接続ノードＮＣＯＭ１の間に接続されている。更に、抵抗素子６３１とスイッチ６４１が、外部接続端子２１１と共通接続ノードＮＣＯＭ１の間に直列に接続されている。ここで、抵抗素子６３１、スイッチ６４１は、抵抗素子６１１、スイッチ６２１と並列に接続されていることに留意されたい。
【００６１】
他の外部接続端子２１についても同様である。抵抗素子６１２は、外部接続端子２１２とノードＮ２の間に接続されており、スイッチ６２２は、ノードＮ２と共通接続ノードＮＣＯＭ１の間に接続されている。更に、抵抗素子６３２とスイッチ６４２が、外部接続端子２１２と共通接続ノードＮＣＯＭ１の間に直列に接続されている。ここで、抵抗素子６３２、スイッチ６４２は、抵抗素子６１２、スイッチ６２２と並列に接続されていることに留意されたい。
【００６２】
また、抵抗素子６１３は、外部接続端子２１３とノードＮ３の間に接続されており、スイッチ６２３は、ノードＮ３と共通接続ノードＮＣＯＭ２の間に接続されている。更に、抵抗素子６３３とスイッチ６４３が、外部接続端子２１３と共通接続ノードＮＣＯＭ２の間に直列に接続されている。
【００６３】
更に、抵抗素子６１４は、外部接続端子２１４とノードＮ４の間に接続されており、スイッチ６２４は、ノードＮ４と共通接続ノードＮＣＯＭ２の間に接続されている。更に、抵抗素子６３４とスイッチ６４４が、外部接続端子２１４と共通接続ノードＮＣＯＭ２の間に直列に接続されている。
【００６４】
また、抵抗素子６１５は、外部接続端子２１５とノードＮ５の間に接続されており、スイッチ６２５は、ノードＮ５と共通接続ノードＮＣＯＭ３の間に接続されている。更に、抵抗素子６３５とスイッチ６４５が、外部接続端子２１５と共通接続ノードＮＣＯＭ３の間に直列に接続されている。
【００６５】
更に、抵抗素子６１６は、外部接続端子２１６とノードＮ６の間に接続されており、スイッチ６２６は、ノードＮ６と共通接続ノードＮＣＯＭ３の間に接続されている。更に、抵抗素子６３６とスイッチ６４６が、外部接続端子２１６と共通接続ノードＮＣＯＭ３の間に直列に接続されている。
【００６６】
更に、スイッチ６６１〜６６６が、それぞれ、ノードＮ１〜Ｎ６と共通接続ノードＮＣＯＭ４の間に接続されている。
【００６７】
図１１Ａは、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合における図１０に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１１、２１４に接続され、伝送線５２が外部接続端子２１２、２１５に接続され、伝送線５３が外部接続端子２１３、２１６に接続される。
【００６８】
ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合、スイッチ６６１〜６６６がオンされると共に、スイッチ６２１〜６２６、スイッチ６４１〜６４６がオフされる。このような設定によれば、抵抗素子６１１〜６１６が共通接続ノードＮＣＯＭ４に共通に接続される。ここで、抵抗素子６１１、６１４は、伝送線５１と共通接続ノードＮＣＯＭ４の間に電気的に並列に接続されることに留意されたい。同様に、抵抗素子６１２、６１５は、伝送線５２と共通接続ノードＮＣＯＭ４の間に電気的に並列に接続され、抵抗素子６１３、６１６は、伝送線５３と共通接続ノードＮＣＯＭ４の間に電気的に並列に接続される。よって、伝送線５１、５２、５３に、終端抵抗がＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１１〜６１６の抵抗値が１００Ωであれば、伝送線５１、５２、５３と共通接続ノードＮＣＯＭ４の間に５０Ωの終端抵抗がＹ結線によって接続されることになり、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。
【００６９】
図１１Ｂは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合における図１０に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ、外部接続端子２１１〜２１６に接続される。
【００７０】
ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合、スイッチ６２１〜６２６、スイッチ６４１〜６４６がオンされると共に、スイッチ６６１〜６６６がオフされる。このような設定によれば、外部接続端子２１１、２１２が抵抗素子６１１、６１２、６３１、６３２を介して接続され、外部接続端子２１３、２１４が抵抗素子６１３、６１４、６３３、６３４を介して接続され、外部接続端子２１５、２１６が抵抗素子６１５、６１６、６３５、６３６を介して接続される。言い換えれば、伝送線５７１、５７２が抵抗素子６１１、６１２、６３１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６１４、６３３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６１６、６３５、６３６を介して接続されることになる。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１１〜６１６、６３１〜６３６の抵抗値がそれぞれ１００Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１１〜６１６の抵抗値が１００Ωであれば、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。
【００７１】
（液晶表示パネル及びフレキシブル配線基板における配線）
例えば図３Ａに図示されているように、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合には、各伝送線（５１、５２、５３）が、液晶表示パネル１の２つの接続端子１２に接続される。このとき、フレキシブル配線基板３Ａにおいて、例えば、図３Ａに図示されているような配線がなされると、各伝送線（５１、５２、５３）を液晶表示パネル１の２つの接続端子１２に接続する配線が交差する。この交差は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信の特性の劣化をもたらす可能性がある。以下に議論するように、このような問題は、液晶表示パネルとフレキシブル配線基板に形成される配線を適切に設計することで解消可能である。
【００７２】
図１２Ａ〜図１２Ｃは、フレキシブル配線基板３Ａにおける配線の交差を避けるように構成された表示モジュール１０の構成の一例を示す概念図である。図１２Ａ〜図１２Ｃに図示されている構造の一つの特徴は、伝送線５１、５２、５３に接続される接続端子１２のそれぞれが、液晶表示パネル１に形成された配線を介してドライバＩＣ２の２つの外部接続端子２１に接続されていることである。伝送線５１、５２、５３のそれぞれを、液晶表示パネル１の単一の接続端子１２（１２１、１２３、１２５）に接続すると、伝送線５１、５２、５３のそれぞれが、液晶表示パネル１に形成された配線を通じて必要な２つの外部接続端子２１に接続されるので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。以下、図１２Ａ〜図１２Ｃに図示されている表示モジュール１０の構成について説明する。
【００７３】
図１２Ｂは、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３との接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１、１４と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１２Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３の樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）が形成される。
【００７４】
ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３の配線５０は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。
【００７５】
図１２Ｃは、液晶表示パネル１に形成される配線の形状を示す平面図である。図１２Ｃにおいて、符号２ａで示されている破線で描かれた矩形は、ドライバＩＣ２が配置される領域を示している。ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュール１０に適用される場合、液晶表示パネル１には、配線１１１、１１３、１１５と、接続端子１２１、１２３、１２５と、接続端子１３１〜１３６と、配線１４１〜１４３とが形成される。接続端子１２１、１２３、１２５は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる際に、フレキシブル配線基板３Ａに形成される伝送線５１、５２、５３に接続される端子である。一方、接続端子１３１〜１３６は、ドライバＩＣ２の外部接続端子２１１〜２１６に接続される端子である。配線１１１、１１３、１１５は、それぞれ、接続端子１２１、１２３、１２５と接続端子１３１、１３２、１３５とを接続するように形成されている。一方、配線１４１は、接続端子１３１と接続端子１３６とを接続するように形成されており、配線１４２は、接続端子１３２と接続端子１３３とを接続するように形成されており、配線１４３は、接続端子１３４と接続端子１３５とを接続するように形成されている。
【００７６】
このような構成の液晶表示パネル１を用いれば、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に、フレキシブル配線基板３Ａにおける配線の交差を避けながら伝送線５１、５２、５３をドライバＩＣ２のレシーバ２３１〜２３３に電気的に接続することができる。より具体的には、図１２Ａに図示されているように、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合、フレキシブル配線基板３Ａに形成された伝送線５１、５２、５３が、それぞれ、液晶表示パネル１の接続端子１２１、１２３、１２５に接続される一方で、ドライバＩＣ２の外部接続端子２１１〜２１６が、それぞれ、液晶表示パネル１の接続端子１３１〜１３６に接続される。
【００７７】
ここで、図１２Ｃに図示されているように、液晶表示パネル１に形成された接続端子１３１、１３６が配線１４１によって接続されているので、結果として、伝送線５１は、外部接続端子２１１を介してレシーバ２３１の正転入力（＋）に接続され、更に、配線１４１及び外部接続端子２１６を介してレシーバ２３３の反転入力（−）に接続される。同様に、接続端子１３２、１３３が配線１４２によって接続されているので、伝送線５２は、外部接続端子２１３を介してレシーバ２３２の正転入力（＋）に接続され、更に、配線１４２及び外部接続端子２１２を介してレシーバ２３１の反転入力（−）に接続される。また、接続端子１３４、１３５が配線１４３によって接続されているので、伝送線５３は、外部接続端子２１５を介してレシーバ２３３の正転入力（＋）に接続され、更に、配線１４３及び外部接続端子２１４を介してレシーバ２３２の反転入力（−）に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３１〜２３３を用いて２値のシングルエンド信号に変換することができる。その一方で、伝送線５１、５２、５３が、それぞれ、単一の接続端子（１２１、１２３、１２５）にしか接続されないので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。
【００７８】
なお、図１２Ａ〜図１２Ｃに図示された構成では、フレキシブル配線基板３Ａの伝送線５１が、液晶表示パネル１に形成された接続端子１２１、配線１１１、接続端子１３１を介してドライバＩＣ２の外部接続端子２１１に接続されているが、伝送線５１は、外部接続端子２１１の代わりに外部接続端子２１６に接続されてもよい。この場合、配線１１１、接続端子１２１が形成される位置が変更され、配線１１１、接続端子１２１が、接続端子１３１の代わりに接続端子１３６に接続される。この場合でも、第１伝送線５１は、配線１４１を介して外部接続端子２１１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。
【００７９】
同様に、伝送線５２は、外部接続端子２１３の代わりに外部接続端子２１２に接続されてもよい。この場合、配線１１３、接続端子１２３が形成される位置が変更され、配線１１３、接続端子１２３は、接続端子１３３の代わりに接続端子１３２に接続される。また、伝送線５３は、外部接続端子２１５の代わりに外部接続端子２１４に接続されてもよい。この場合、配線１１５、接続端子１２５の位置が変更され、配線１１５、接続端子１２５は、接続端子１３５の代わりに接続端子１３４に接続される。
【００８０】
図１３Ａ〜図１３Ｄは、フレキシブル配線基板３Ａにおける配線の交差を避けるように構成された表示モジュール１０の構成の他の例を示す概念図である。図１３Ａ〜図１３Ｄに図示されている構造においては、フレキシブル配線基板３Ａの構造に工夫がされることで、フレキシブル配線基板３Ａにおける配線の交差が回避されている。以下、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０の構成について説明する。
【００８１】
図１３Ｂは、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０における、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１３Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３の樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）と、接続端子７１と、配線７２とが形成される。
【００８２】
ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３の接続端子７１は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。
【００８３】
図１３Ｃは、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に用いられるフレキシブル配線基板３Ａに形成される配線の形状を示す平面図である。フレキシブル配線基板３Ａには、伝送線５１、５２、５３と、接続端子７１１〜７１６と、配線７２１〜７２３とが形成される。接続端子７１１〜７１６は、それぞれ、液晶表示パネル１の接続端子１２１〜１２６に接続される端子である。ここで、６つの接続端子７１のうち接続端子７１１、７１３、７１５が、それぞれ、伝送線５１、５２、５３に接続されている。更に、接続端子７１１、７１６が、配線７２１によって接続されている。また、接続端子７１２、７１３が、配線７２２によって接続されており、接続端子７１４、７１５が、配線７２３によって接続されている。
【００８４】
ここで、図１３Ｃに図示されている構造では、接続端子７１１、７１６（即ち、接続端子７１１〜７１６のうち両端に位置する接続端子）を接続する配線７２１が、伝送線５１、５２、５３が形成される領域に対して接続端子７１１〜７１６の列を挟んで反対に位置していることに留意されたい。より具体的には、配線７２１は、接続端子７１１から伝送線５１、５２、５３が形成される領域と反対の方向に延伸する配線部分７３と、接続端子７１６から伝送線５１、５２、５３が形成される領域と反対方向に延伸する配線部分７４と、配線部分７３、７４を接続する配線部分７５を備えている。このような配置によれば、フレキシブル配線基板３Ａにおいて配線７２１が伝送線５１、５２、５３と交差することを避けることができる。
【００８５】
なお、図１３Ｃに図示されている配置では、接続端子７１２、７１３を接続する配線７２２と接続端子７１４、７１５を接続する配線７２３も、接続端子７１１〜７１６の列を挟んで伝送線５１、５２、５３が形成される領域と反対に位置しているが、配線７２２、７２３は、伝送線５１、５２、５３と交差しなければ、どのような配置であってもよい。例えば、配線７２２が接続する接続端子７１２、７１３は隣接しているので、配線７２２は、接続端子７１２、７１３を最短で結ぶように配置してもよい。配線７２３についても同様に、接続端子７１４、７１５を最短で結ぶように配置してもよい。
【００８６】
一方、図１３Ｄに図示されているように、液晶表示パネル１には、配線１１１〜１１６と、接続端子１２１〜１２６と、接続端子１３１〜１３６とが形成される。上述のように、接続端子１２１〜１２６は、フレキシブル配線基板３Ａの接続端子７１１〜７１６に接続される端子であり、接続端子１３１〜１３６は、ドライバＩＣ２の外部接続端子２１１〜２１６に接続される端子である。
【００８７】
このような構成の表示モジュール１０でも、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に、フレキシブル配線基板３Ａにおける配線の交差を避けながら伝送線５１、５２、５３をドライバＩＣ２のレシーバ２３１〜２３３に電気的に接続することができる。より具体的には、図１３Ａに図示されているように、フレキシブル配線基板３Ａでは、伝送線５１、５２、５３が接続端子７１１、７１３、７１５に接続され、更に、接続端子７１１、７１３、７１５が配線７２１、７２２、７２３を介してそれぞれ接続端子７１６、７１２、７１４に接続されている。更に、接続端子７１１〜７１６が、液晶表示パネル１の接続端子１２１〜１２６に接続される一方で、ドライバＩＣ２の外部接続端子２１１〜２１６が、それぞれ、液晶表示パネル１の接続端子１３１〜１３６に接続される。
【００８８】
このような接続によれば、伝送線５１は、接続端子７１１、接続端子１２１、配線１１１及び外部接続端子２１１を介してレシーバ２３１の正転入力（＋）に接続され、更に、配線７２１、接続端子７１６、接続端子１２６、配線１１６及び外部接続端子２１６を介してレシーバ２３３の反転入力（−）に接続される。同様に、伝送線５２は、接続端子７１３、接続端子１２３、配線１１３及び外部接続端子２１３を介してレシーバ２３２の正転入力（＋）に接続され、更に、配線７２２、接続端子７１２、接続端子１２２、配線１１２及び外部接続端子２１２を介してレシーバ２３１の反転入力（−）に接続される。また、伝送線５３は、接続端子７１５、接続端子１２５、配線１１５及び外部接続端子２１５を介してレシーバ２３３の正転入力（＋）に接続され、更に、配線７２３、接続端子７１４、接続端子１２４、配線１１４及び外部接続端子２１４を介してレシーバ２３２の反転入力（−）に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３１〜２３３を用いて２値のシングルエンド信号に変換することができる。その一方で、伝送線５１、５２、５３が、それぞれ、単一の接続端子（７１１、７１３、７１５）にしか接続されないので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。
【００８９】
なお、図１３Ａ〜図１３Ｄに図示されている構成では、フレキシブル配線基板３Ａにおいて、伝送線５１が接続端子７１１に接続されているが、伝送線５１は、接続端子７１６に接続されていてもよい。この場合でも、伝送線５１が配線７２１を介して接続端子７１１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。同様に、伝送線５２は、接続端子７１３の代わりに接続端子７１２に接続されてもよい。この場合でも、伝送線５２は、配線７２２を介して接続端子７１３に電気的に接続される。更に、同様に、伝送線５３は、接続端子７１５の代わりに接続端子７１４に接続されてもよい。この場合でも、伝送線５２は、配線７２３を介して接続端子７１５に電気的に接続される。
【００９０】
（ドライバＩＣの内部におけるＭＩＰＩ  Ｃ−ＰＨＹ及びＭＩＰＩ  Ｄ−ＰＨＹの切り換え）
上述されている実施形態では、フレキシブル配線基板３及び／又は液晶表示パネル１の配線を、ＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信のいずれを行うかに応じて設計することが求められる。しかしながら、液晶表示パネル１及びフレキシブル配線基板３に形成される配線を特殊な設計にすることは、ユーザにとって好ましくないことがある。
【００９１】
このような問題に対処するために、以下に述べられる実施形態では、液晶表示パネル１及びフレキシブル配線基板３に形成される配線の設計を単純化しながら、ドライバＩＣ２の内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替える構成が採用される。
【００９２】
図１４は、その内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣ２の構成の一例を示す回路図である。図１４に図示されているドライバＩＣ２では、外部接続端子２１１〜２１６とレシーバ２３１〜２３３の入力の間の接続関係を切り替える入力側スイッチを備えるスイッチ回路８１が追加される。
【００９３】
スイッチ回路８１は、スイッチ８２１〜８２６と、スイッチ８３１〜８３３とを備えている。スイッチ８２１は、レシーバ２３１の正転入力（＋）と外部接続端子２１１の間に接続され、スイッチ８２２は、レシーバ２３１の反転入力（−）と外部接続端子２１２の間に接続されている。スイッチ８２３は、レシーバ２３２の正転入力と外部接続端子２１３の間に接続され、スイッチ８２４は、レシーバ２３２の反転入力と外部接続端子２１４の間に接続されている。スイッチ８２５は、レシーバ２３３の正転入力と外部接続端子２１５の間に接続され、スイッチ８２６は、レシーバ２３３の反転入力と外部接続端子２１６の間に接続されている。
【００９４】
スイッチ８３１〜８３３は、レシーバ２３１、２３２、２３３の正転入力に接続されている外部接続端子２１１、２１３、２１５を、更に、レシーバ２３３、２３１、２３２の反転入力に接続するために用いられる。スイッチ８３１は、レシーバ２３１の反転入力と外部接続端子２１３の間に接続され、スイッチ８３２は、レシーバ２３２の反転入力と外部接続端子２１５の間に接続され、スイッチ８３３は、レシーバ２３３の反転入力と外部接続端子２１１の間に接続される。
【００９５】
なお、図１４では、図８に図示されている終端抵抗回路２２が使用されているドライバＩＣ２の構成が図示されているが、他の構成の終端抵抗回路２２（例えば、図１０に図示されている終端抵抗回路２２）が用いられてもよい。
【００９６】
図１５Ａは、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合における図１４に図示されているドライバＩＣ２の設定を示す図である。本実施形態では、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１１に接続され、伝送線５２が外部接続端子２１３に接続され、伝送線５３が外部接続端子２１５に接続される。
【００９７】
ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合、スイッチ８２１、８２３、８２５及びスイッチ８３１、８３２、８３３がオンされると共に、スイッチ８２２、８２４、８２６がオフされる。このような設定によれば、伝送線５１が、レシーバ２３１の正転入力（＋）とレシーバ２３３の反転入力（−）に接続され、伝送線５２が、レシーバ２３２の正転入力（＋）とレシーバ２３１の反転入力（−）に接続され、伝送線５３が、レシーバ２３３の正転入力（＋）とレシーバ２３２の反転入力（−）に接続される。したがって、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３１〜２３３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３１〜２３３から出力される信号はＣ−ＰＨＹブロック２４に供給され、Ｃ−ＰＨＹブロック２４では、レシーバ２３１〜２３３から出力される信号に対してＭＩＰＩ  Ｃ−ＰＨＹに従った信号処理が行われ、受信データＤＣ−ＰＨＹが生成される。
【００９８】
なお、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６６１、６６３、６６５がオンされ、スイッチ６２１、６２３、６２５及び６４２、６４４、６４６がオフされる。これにより抵抗素子６１１、６１３、６１５が、ＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨されているようにＹ結線によって接続されることは上述されている通りである。
【００９９】
一方、図１５Ｂは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。
【０１００】
ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合、スイッチ８２１〜８２６がオンされると共に、スイッチ８３１〜８３３がオフされる。このような設定によれば、伝送線５７１、５７２が、それぞれ、レシーバ２３１の正転入力（＋）及び反転入力（−）に接続され、伝送線５７３、５７４が、それぞれ、レシーバ２３２の正転入力及び反転入力に接続され、伝送線５７５、５７６が、それぞれ、レシーバ２３３の正転入力及び反転入力に接続される。したがって、伝送線５７１、５７２で伝送される差動信号、伝送線５７３、５７４で伝送される差動信号、伝送線５７５、５７６で伝送される差動信号をレシーバ２３１〜２３３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３１〜２３３から出力される信号はＤ−ＰＨＹブロック２５に供給され、Ｄ−ＰＨＹブロック２５では、レシーバ２３１〜２３３から出力される信号に対してＭＩＰＩ  Ｄ−ＰＨＹに従った信号処理が行われ、受信データＤＤ−ＰＨＹが生成される。
【０１０１】
なお、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６２１、６２３、６２５及び６４２、６４４、６４６がオンされ、スイッチ６６１、６６３、６６５がオフされる。これにより、伝送線５７１、５７２が抵抗素子６１１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６３６を介して接続されることになる。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。
【０１０２】
このように、図１４に図示されているドライバＩＣ２の構成によれば、ドライバＩＣ２の内部においてＭＩＰＩ  Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ  Ｄ−ＰＨＹによる通信を切り替えることができる。
【０１０３】
レシーバ２３１、２３２、２３３の入力と外部接続端子２１１〜２１６の間にスイッチ回路８１を設ける代わりに、各レシーバが、ＭＩＰＩ  Ｃ−ＰＨＹによる通信のための入力段と、ＭＩＰＩ  Ｄ−ＰＨＹによる通信のための入力段とを備えており、それらの入力段を選択するように構成されてもよい。図１６は、このような構成のドライバＩＣ２の構成を示す回路図である。
【０１０４】
図１６に図示されているドライバＩＣ２は、レシーバ２３Ａ１、２３Ａ２、２３Ａ３を備えている。レシーバ２３Ａ１は、入力段９１１、９２１と、出力選択スイッチ９３１、９４１と、出力段９５１とを備えている。入力段９１１は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１１に接続され、反転入力（−）が外部接続端子２１２に接続されている。入力段９２１は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１１に接続され、反転入力（−）が外部接続端子２１３に接続されている。出力選択スイッチ９３１は、入力段９１１の出力と出力段９５１の入力の間に接続されており、出力選択スイッチ９４１は、入力段９２１の出力と出力段９５１の入力の間に接続されている。出力段９５１は、入力段９１１、９２１のうち、出力選択スイッチ９３１、９４１によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１１、９２１としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。
【０１０５】
レシーバ２３Ａ２、２３Ａ３も同様の構成を有している。レシーバ２３Ａ２は、入力段９１２、９２２と、出力選択スイッチ９３２、９４２と、出力段９５２とを備えている。入力段９１２は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１３に接続され、反転入力（−）が外部接続端子２１４に接続されている。入力段９２２は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１３に接続され、反転入力（−）が外部接続端子２１５に接続されている。出力選択スイッチ９３２は、入力段９１２の出力と出力段９５２の入力の間に接続されており、出力選択スイッチ９４２は、入力段９２２の出力と出力段９５２の入力の間に接続されている。出力段９５２は、入力段９１２、９２２のうち、出力選択スイッチ９３２、９４２によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１２、９２２としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。
【０１０６】
同様に、レシーバ２３Ａ３は、入力段９１３、９２３と、出力選択スイッチ９３３、９４３と、出力段９５３とを備えている。入力段９１３は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１５に接続され、反転入力（−）が外部接続端子２１６に接続されている。入力段９２３は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１５に接続され、反転入力（−）が外部接続端子２１１に接続されている。出力選択スイッチ９３３は、入力段９１３の出力と出力段９５３の入力の間に接続されており、出力選択スイッチ９４３は、入力段９２３の出力と出力段９５３の入力の間に接続されている。出力段９５３は、入力段９１３、９２３のうち、出力選択スイッチ９３３、９４３によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１３、９２３としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。
【０１０７】
図１７Ａは、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合における図１６に図示されているドライバＩＣ２の設定を示す図である。本実施形態では、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合、フレキシブル配線基板３Ａに設けられた伝送線５１、５２、５３がそれぞれ、外部接続端子２１１、２１３、２１５に接続される。
【０１０８】
ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合、レシーバ２３Ａ１では、出力選択スイッチ９３１がオフされると共に出力選択スイッチ９４１がオンされて、入力段９２１が選択される。同様に、レシーバ２３Ａ２では、出力選択スイッチ９３２がオフされると共に出力選択スイッチ９４２がオンされて、入力段９２２が選択され、また、レシーバ２３Ａ３では、出力選択スイッチ９３３がオフされると共に出力選択スイッチ９４３がオンされて、入力段９２３が選択される。ここで、伝送線５１が、レシーバ２３Ａ１の入力段９２１の正転入力（＋）とレシーバ２３Ａ３の入力段９２３の反転入力（−）に接続され、伝送線５２が、レシーバ２３Ａ２の入力段９２２の正転入力（＋）とレシーバ２３Ａ１の入力段９２１の反転入力（−）に接続され、伝送線５３が、レシーバ２３Ａ３の入力段９２３の正転入力（＋）及びレシーバ２３Ａ２の入力段９２２の反転入力（−）に接続されていることに留意されたい。このような接続により、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３Ａ１〜２３Ａ３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３Ａ１〜２３Ａ３から出力される信号はＣ−ＰＨＹブロック２４に供給され、Ｃ−ＰＨＹブロック２４では、レシーバ２３Ａ１〜２３Ａ３から出力される信号に対してＭＩＰＩ  Ｃ−ＰＨＹに従った信号処理が行われ、受信データＤＣ−ＰＨＹが生成される。
【０１０９】
なお、ＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６６１、６６３、６６５がオンされ、スイッチ６２１、６２３、６２５及び６４２、６４４、６４６がオフされる。これにより抵抗素子６１１、６１３、６１５が、ＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨されているようにＹ結線によって接続されることは上述されている通りである。
【０１１０】
一方、図１７Ｂは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合のドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。
【０１１１】
ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合、レシーバ２３Ａ１では、出力選択スイッチ９４１がオフされると共に出力選択スイッチ９３１がオンされて、入力段９１１が選択される。同様に、レシーバ２３Ａ２では、出力選択スイッチ９４２がオフされると共に出力選択スイッチ９３２がオンされて、入力段９１２が選択され、また、レシーバ２３Ａ３では、出力選択スイッチ９４３がオフされると共に出力選択スイッチ９３３がオンされて、入力段９１３が選択される。
【０１１２】
ここで、伝送線５７１、５７２が、レシーバ２３Ａ１の入力段９１１の正転入力（＋）、反転入力（−）にそれぞれ接続され、伝送線５７３、５７４が、レシーバ２３Ａ２の入力段９１２の正転入力（＋）、反転入力（−）にそれぞれ接続され、伝送線５７５、５７６が、レシーバ２３Ａ３の入力段９１３の正転入力（＋）、反転入力（−）にそれぞれ接続されていることに留意されたい。このような接続により、伝送線５７１、５７２によって伝送される差動信号をレシーバ２３Ａ１によってシングルエンド信号に変換し、伝送線５７３、５７４によって伝送される差動信号をレシーバ２３Ａ２によってシングルエンド信号に変換し、伝送線５７５、５７６によって伝送される差動信号をレシーバ２３Ａ３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３Ａ１〜２３Ａ３から出力される信号はＤ−ＰＨＹブロック２５に供給され、Ｄ−ＰＨＹブロック２５では、レシーバ２３Ａ１〜２３Ａ３から出力される信号に対してＭＩＰＩ  Ｄ−ＰＨＹに従った信号処理が行われ、受信データＤＤ−ＰＨＹが生成される。
【０１１３】
なお、ＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６２１、６２３、６２５及び６４２、６４４、６４６がオンされ、スイッチ６６１、６６３、６６５がオフされる。これにより、伝送線５７１、５７２が抵抗素子６１１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６３６を介して接続されることになる。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。
【０１１４】
図１６では、図８に図示されている終端抵抗回路２２を備えたドライバＩＣ２の構成が図示されているが、終端抵抗回路２２の構成は様々に変更され得る。例えば、図１０に図示されている終端抵抗回路２２が、代わりに用いられてもよい。
【０１１５】
ここで、図１６に図示されているように、各レシーバ２３Ａが、ＭＩＰＩ  Ｄ−ＰＨＹによる通信の際に伝送される差動信号を受信する入力段９１と、ＭＩＰＩ  Ｃ−ＰＨＹによる通信の際に伝送される３値信号を受信する入力段９２とを別々に有する構成が採用される場合には、回路素子の数が少ない簡略な構成の終端抵抗回路２２を用いることができる。図１８は、回路素子の数が少ない終端抵抗回路２２が用いられる場合のドライバＩＣ２の構成の一例を示す回路図である。
【０１１６】
図１８のドライバＩＣ２では、終端抵抗回路２２が、抵抗素子６１１、６１３、６１５と、スイッチ６２１、６２３、６２５と、抵抗素子６３２、６３４、６３６と、スイッチ６４２、６４４、６４６と、キャパシタ６５１、６５２、６５３と、スイッチ６８１、６８２とを備えている。好適な一実施形態では、抵抗素子６１１、６１３、６１５、抵抗素子６３２、６３４、６３６の抵抗値は、いずれも、５０Ωである。
【０１１７】
キャパシタ６５１、６５２、６５３は、それぞれ、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３と回路接地の間に接続されている。キャパシタ６５１、６５２、６５３により、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２、ＮＣＯＭ３は、交流的に接地されることになる。
【０１１８】
抵抗素子６１１とスイッチ６２１とは、外部接続端子２１１と共通接続ノードＮＣＯＭ１の間に直列に接続されており、更に、抵抗素子６３２とスイッチ６４２は、外部接続端子２１２と共通接続ノードＮＣＯＭ１の間に直列に接続されている。抵抗素子６１３とスイッチ６２３とは、外部接続端子２１３と共通接続ノードＮＣＯＭ２の間に直列に接続されており、更に、抵抗素子６３４とスイッチ６４４は、外部接続端子２１４と共通接続ノードＮＣＯＭ２の間に直列に接続されている。また、抵抗素子６１５とスイッチ６２５とは、外部接続端子２１５と共通接続ノードＮＣＯＭ３の間に直列に接続されており、更に、抵抗素子６３６とスイッチ６４６は、外部接続端子２１６と共通接続ノードＮＣＯＭ３の間に直列に接続されている。
【０１１９】
更に、スイッチ６８１は、共通接続ノードＮＣＯＭ１、ＮＣＯＭ２の間に接続され、スイッチ６８２は、共通接続ノードＮＣＯＭ２、ＮＣＯＭ３の間に接続される。
【０１２０】
図１９Ａは、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合における図１８に図示されているドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ａに設けられた伝送線５１、５２、５３が、それぞれ、外部接続端子２１１、２１３、２１５に接続される。
【０１２１】
ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合には、上述の通り、レシーバ２３Ａ１では、出力選択スイッチ９３１がオフされると共に出力選択スイッチ９４１がオンされて、入力段９２１が選択される。同様に、レシーバ２３Ａ２では、出力選択スイッチ９３２がオフされると共に出力選択スイッチ９４２がオンされて、入力段９２２が選択され、また、レシーバ２３Ａ３では、出力選択スイッチ９３３がオフされると共に出力選択スイッチ９４３がオンされて、入力段９２３が選択される。このような接続により、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３Ａ１〜２３Ａ３によってシングルエンド信号に変換することができる。
【０１２２】
一方、終端抵抗回路２２では、スイッチ６２１、６２３、６２５及びスイッチ６８１、６８２がオンされ、スイッチ６４２、６４４、６４６がオフされる。スイッチ６８１、６８２がオンされるので、共通接続ノードＮＣＯＭ１〜ＮＣＯＭ３が電気的に接続される。電気的に接続された共通接続ノードＮＣＯＭ１〜ＮＣＯＭ３は、電気的に一つのノードと考えてよいので、以下では、電気的に接続された共通接続ノードＮＣＯＭ１〜ＮＣＯＭ３を共通接続ノードＮＣＯＭ１−３と記載する。更に、スイッチ６２１、６２３、６２５がオンされるので、抵抗素子６１１、６１３、６１５が共通接続ノードＮＣＯＭ１−３に共通に接続される。この結果、伝送線５１は、抵抗素子６１１を介して共通接続ノードＮＣＯＭ１−３に接続され、伝送線５２は、抵抗素子６１２を介して共通接続ノードＮＣＯＭ１−３に接続され、伝送線５３は、抵抗素子６１３を介して共通接続ノードＮＣＯＭ１−３に接続される。即ち、抵抗素子６１１、６１３、６１５が、伝送線５１、５２、５３にＭＩＰＩ  Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１１、６１３、６１５の抵抗値が５０Ωであれば、５０Ωの終端抵抗がＹ結線によって接続されることになり、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。
【０１２３】
図１９Ａに図示されている終端抵抗回路２２の設定では、外部接続端子２１２、２１４、２１６及びそれらに電気的に接続されているノードが電気的にフローティングになる。外部接続端子２１２、２１４、２１６及びそれらに電気的に接続されているノードが電気的にフローティングになると、信号クロストークにより、レシーバ２３Ａ１、２３Ａ２、２３Ａ３の入力段９２１、９２２、９２３に入力される信号にノイズが発生し得るため、好ましくない。
【０１２４】
このような問題に対処するためには、図１９Ｂに図示されているように、ドライバＩＣ２との通信がＭＩＰＩ  Ｃ−ＰＨＹによって行われる場合に、スイッチ６２１、６２３、６２５及びスイッチ６８１、６８２に加え、スイッチ６４２、６４４、６４６をオンすればよい。これにより、外部接続端子２１２、２１４、２１６が抵抗素子６３２、６３４、６３６及びスイッチ６４２、６４４、６４６を通じて共通接続ノードＮＣＯＭ１−３に接続されるので、外部接続端子２１２、２１４、２１６がフローティングにならず、信号クロストークを低減することができる。
【０１２５】
一方、図１９Ｃは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３に設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。このような接続により、伝送線５７１、５７２によって伝送される差動信号をレシーバ２３Ａ１によってシングルエンド信号に変換し、伝送線５７３、５７４によって伝送される差動信号をレシーバ２３Ａ２によってシングルエンド信号に変換し、伝送線５７５、５７６によって伝送される差動信号をレシーバ２３Ａ３によってシングルエンド信号に変換することができる。
【０１２６】
ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、上述の通り、レシーバ２３Ａ１では、出力選択スイッチ９３１がオンされると共に出力選択スイッチ９４１がオフされて、入力段９１１が選択される。同様に、レシーバ２３Ａ２では、出力選択スイッチ９３２がオンされると共に出力選択スイッチ９４２がオフされて、入力段９１２が選択され、また、レシーバ２３Ａ３では、出力選択スイッチ９３３がオンされると共に出力選択スイッチ９４３がオフされて、入力段９１３が選択される。このような接続により、伝送線５７１、５７２によって伝送される差動信号をレシーバ２３Ａ１によってシングルエンド信号に変換し、伝送線５７３、５７４によって伝送される差動信号をレシーバ２３Ａ２によってシングルエンド信号に変換し、伝送線５７５、５７６によって伝送される差動信号をレシーバ２３Ａ３によってシングルエンド信号に変換することができる。
【０１２７】
一方、終端抵抗回路２２では、スイッチ６２１、６２３、６２５、スイッチ６４２、６４４、６４６がオンされると共に、スイッチ６８１、６６２がオフされる。このような設定によれば、伝送線５７１、５７２が抵抗素子６１１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６３６を介して接続される。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１１、６１３、６１５、６３２、６３４、６３６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１１、６１３、６１５の抵抗値が５０Ωであれば、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。
【０１２８】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上記では、本発明が液晶表示パネルを備える表示モジュール装置に適用されている実施形態が記載されているが、本発明は、他の表示パネルを備える表示モジュール（例えば、ＯＬＥＤ（organic light emitting diode）表示パネルを備える表示モジュール）にも適用可能である。
【０１２９】
また、本発明は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信又はＭＩＰＩ  Ｃ−ＰＨＹによる通信を行うシステムで用いられる半導体デバイスモジュールに一般に適用可能である。この場合、表示パネル（上述の実施形態では、液晶表示パネル１）に設けられた配線を介さずに半導体装置（上述の実施形態では、ドライバＩＣ２）に設けられた外部接続端子に、フレキシブル配線基板に設けられた配線が接続されてもよい。
【０１３０】
また、上記の実施形態は、技術的な矛盾がない限り、組み合わせて実施され得ることにも留意されたい。
【符号の説明】
【０１３１】
１０      ：表示モジュール
１        ：液晶表示パネル
１ａ      ：ガラス基板
２        ：ドライバＩＣ
２ａ      ：半導体チップ
３、３Ａ、３Ｂ：フレキシブル配線基板
３ａ      ：樹脂基板
４        ：表示領域
１１      ：配線
１２、１３：接続端子
１４      ：配線
１５、１６：コンタクト
２１      ：外部接続端子
２１ａ    ：パッド
２１ｂ    ：バンプ
２２      ：終端抵抗回路
２３、２３Ａ：レシーバ
２４      ：Ｃ−ＰＨＹブロック
２５      ：Ｄ−ＰＨＹブロック
２６      ：セレクタ
２７      ：論理ブロック
２８      ：駆動ブロック
２９      ：トランスミッタ
３１      ：クロック再生回路
３２、３３、３４：フリップフロップ
３５      ：デシリアライザ
３６      ：Ｃ−ＰＨＹプロトコル処理回路
４１、４２、４３：フリップフロップ
４４      ：デシリアライザ
４５      ：Ｄ−ＰＨＹプロトコル処理回路
５０      ：配線
５１、５２、５３：伝送線
５４、５５、５６：トランスミッタ
５７      ：伝送線
５８      ：トランスミッタ
６１、６３：抵抗素子
６２、６４：スイッチ
６５      ：キャパシタ
６６      ：スイッチ
６７      ：Ｃ−ＰＨＹキャパシタ
７１      ：接続端子
７２      ：配線
７３、７４、７５：配線部分
８１      ：スイッチ回路
８２、８３：スイッチ
９１、９２：入力段
９３、９４：出力選択スイッチ
９５      ：出力段
Ｎ１〜Ｎ６  ：ノード
ＮＣＯＭ１〜ＮＣＯＭ４、ＮＣＯＭ１−３：共通接続ノード
【図１】
2017026936.tif 000003
【図２】
2017026936.tif 000004
【図３Ａ】
2017026936.tif 000005
【図３Ｂ】
2017026936.tif 000006
【図４】
2017026936.tif 000007
【図５】
2017026936.tif 000008
【図６】
2017026936.tif 000009
【図７Ａ】
2017026936.tif 000010
【図７Ｂ】
2017026936.tif 000011
【図８】
2017026936.tif 000012
【図９Ａ】
2017026936.tif 000013
【図９Ｂ】
2017026936.tif 000014
【図１０】
2017026936.tif 000015
【図１１Ａ】
2017026936.tif 000016
【図１１Ｂ】
2017026936.tif 000017
【図１２Ａ】
2017026936.tif 000018
【図１２Ｂ】
2017026936.tif 000019
【図１２Ｃ】
2017026936.tif 000020
【図１３Ａ】
2017026936.tif 000021
【図１３Ｂ】
2017026936.tif 000022
【図１３Ｃ】
2017026936.tif 000023
【図１３Ｄ】
2017026936.tif 000024
【図１４】
2017026936.tif 000025
【図１５Ａ】
2017026936.tif 000026
【図１５Ｂ】
2017026936.tif 000027
【図１６】
2017026936.tif 000028
【図１７Ａ】
2017026936.tif 000029
【図１７Ｂ】
2017026936.tif 000030
【図１８】
2017026936.tif 000031
【図１９Ａ】
2017026936.tif 000032
【図１９Ｂ】
2017026936.tif 000033
【図１９Ｃ】
2017026936.tif 000034
【手続補正書】
【提出日】平成28年8月31日(2016.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成された主処理部
とを具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第１レシーバから出力される第１出力信号をクロック信号として用いて前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
更に、
第７外部接続端子及び第８外部接続端子に接続された第４レシーバを具備し、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第４レシーバから出力される第１出力信号をクロック信号として用いて前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第２共通接続ノードとの間に接続された第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第３共通接続ノードとの間に接続された第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第７スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第８スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第９スイッチ
とを具備する
半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第２外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第１共通接続ノードとの間に接続された第３スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第３外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第２共通接続ノードとの間に接続された第５スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第４外部接続端子と第４ノードとの間に接続された第７抵抗素子と、
前記第４ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第８抵抗素子及び第８スイッチと、
前記第５外部接続端子と第５ノードとの間に接続された第９抵抗素子と、
前記第５ノードと前記第３共通接続ノードとの間に接続された第９スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１０抵抗素子及び第１０スイッチと、
前記第６外部接続端子と第６ノードとの間に接続された第１１抵抗素子と、
前記第６ノードと前記第３共通接続ノードとの間に接続された第１１スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１２抵抗素子及び第１２スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第１３スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第１４スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第１５スイッチと、
前記第４ノードと前記第４共通接続ノードの間に接続された第１６スイッチと、
前記第５ノードと前記第４共通接続ノードの間に接続された第１７スイッチと、
前記第６ノードと前記第４共通接続ノードの間に接続された第１８スイッチ
とを具備する
半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
更に、
前記第１外部接続端子と前記第１レシーバの第１入力の間に接続された第１入力側スイッチと、
前記第２外部接続端子と前記第１レシーバの第２入力の間に接続された第２入力側スイッチと、
前記第３外部接続端子と前記第２レシーバの第１入力の間に接続された第３入力側スイッチと、
前記第４外部接続端子と前記第２レシーバの第２入力の間に接続された第４入力側スイッチと、
前記第５外部接続端子と前記第３レシーバの第１入力の間に接続された第５入力側スイッチと、
前記第６外部接続端子と前記第３レシーバの第２入力の間に接続された第６入力側スイッチと、
前記第３外部接続端子と前記第１レシーバの前記第２入力の間に接続された第７入力側スイッチと、
前記第５外部接続端子と前記第２レシーバの前記第２入力の間に接続された第８入力側スイッチと、
前記第１外部接続端子と前記第３レシーバの前記第２入力の間に接続された第９入力側スイッチ
とを具備する
半導体装置。
【請求項７】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１レシーバは、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１入力段と、
前記第１外部接続端子及び前記第３外部接続端子に接続された第２入力段と、
第１出力段と、
前記第１入力段の出力と前記第１出力段の入力の間に接続された第１出力選択スイッチと、
前記第２入力段の出力と前記第１出力段の入力の間に接続された第２出力選択スイッチ
とを備え、
前記第２レシーバは、
前記第３外部接続端子及び前記第４外部接続端子に接続された第３入力段と、
前記第３外部接続端子及び前記第５外部接続端子に接続された第４入力段と、
第２出力段と、
前記第３入力段の出力と前記第２出力段の入力の間に接続された第３出力選択スイッチと、
前記第４入力段の出力と前記第２出力段の入力の間に接続された第４出力選択スイッチ
とを備え、
前記第３レシーバは、
前記第５外部接続端子及び前記第６外部接続端子に接続された第５入力段と、
前記第５外部接続端子及び前記第１外部接続端子に接続された第６入力段と、
第３出力段と、
前記第５入力段の出力と前記第３出力段の入力の間に接続された第５出力選択スイッチと、
前記第６入力段の出力と前記第３出力段の入力の間に接続された第６出力選択スイッチ
とを備える
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第１抵抗素子及び第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第３抵抗素子及び第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第５抵抗素子及び第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第１共通接続ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第２共通接続ノードと前記第３共通接続ノードとの間に接続された第８スイッチ
とを備えた
半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置と、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備える配線基板
とを具備し、
前記半導体装置の前記主処理部は、前記第１受信データを受け取って動作する
半導体デバイスモジュール。
【請求項１０】
請求項９に記載の半導体デバイスモジュールであって、
前記第１伝送線が、前記第４外部接続端子に電気的に接続され、
前記第２伝送線が、前記第２外部接続端子に電気的に接続され、
前記第３伝送線が、前記第６外部接続端子に電気的に接続された
半導体デバイスモジュール。
【請求項１１】
請求項１乃至８のいずれかに記載の半導体装置と、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板
を具備し、
前記半導体装置の前記主処理部は、前記第２受信データを受け取って動作する
半導体デバイスモジュール。
【請求項１２】
表示パネルを駆動する表示パネルドライバであって、
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface）  Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ  Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する主処理部
とを具備する
表示パネルドライバ。
【請求項１３】
請求項１２に記載の表示パネルドライバと、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備えるフレキシブル配線基板
とを具備し、
前記表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する
表示モジュール。
【請求項１４】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
第１乃至第３伝送線を備えるフレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に形成された第７乃至第９接続端子と、
前記第１接続端子と前記第７接続端子とを接続する第１配線と、
前記第３接続端子と前記第８接続端子とを接続する第２配線と、
前記第５接続端子と前記第９接続端子とを接続する第３配線と、
前記第１接続端子と前記第６接続端子とを接続する第４配線と、
前記第２接続端子と前記第３接続端子とを接続する第５配線と、
前記第４接続端子と前記第５接続端子とを接続する第６配線
とを備え、
前記フレキシブル配線基板の前記第１乃至第３伝送線が、それぞれ、前記表示パネルの前記第７乃至第９接続端子に電気的に接続される
表示モジュール。
【請求項１５】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
フレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に所定方向に並んで配置された第７乃至第１２接続端子と、
前記第１乃至第６接続端子を、それぞれ、前記第７乃至第１２接続端子に接続する第１乃至第６配線
とを備え、
前記フレキシブル配線基板は、
前記所定の方向に並んで配置され、前記表示パネルの前記第７乃至第１２接続端子に接続される第１３乃至第１８接続端子と、
第１乃至第３伝送線と、
第７乃至第９配線
とを備え、
前記第１伝送線、前記第２伝送線及び前記第３伝送線は、それぞれ、前記第１３接続端子、前記第１５接続端子及び前記第１７接続端子に電気的に接続され、
前記第１３接続端子と前記第１８接続端子は、前記第１３乃至第１８接続端子の列の両端に位置し、
前記第７配線は、前記第１３接続端子と前記第１８接続端子とを接続し、
前記第８配線は、前記第１４接続端子と前記第１５接続端子とを接続し、
前記第９配線は、前記第１６接続端子と前記第１７接続端子とを接続し、
前記第７配線は、前記第１３乃至第１８接続端子の列を挟んで前記第１乃至第３伝送線が形成される領域と反対に位置している
表示モジュール。
【請求項１６】
表示パネルと、
請求項１２に記載の表示パネルドライバと、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備えるフレキシブル配線基板
を具備し、
前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する
表示モジュール。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備えている。このような構成は、ＭＩＰＩ  Ｃ−ＰＨＹによる通信に対応しており、この場合、表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える。このような構成は、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に対応しており、この場合、前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図３Ａは、図２のドライバＩＣ２をＭＩＰＩ  Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ａには、ＭＩＰＩ  Ｃ−ＰＨＹによる通信に用いられる３本の伝送線５１、５２、５３が設けられている。伝送線５１、５２、５３は、それぞれ、トランスミッタ５４、５５、５６から出力される信号を伝送する。伝送線５１は、液晶表示パネル１に設けられた接続端子１２１、１２４に接続されている。また、伝送線５２は、接続端子１２２、１２５に接続され、伝送線５３は、接続端子１２３、１２６に接続されている。言い換えれば、伝送線５１は、レシーバ２３１の正転入力（＋）及びレシーバ２３２の反転入力（−）に接続され、伝送線５２は、レシーバ２３１の反転入力及びレシーバ２３３の正転入力に接続され、伝送線５３は、レシーバ２３３の正転入力及びレシーバ２３１の反転入力に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３１〜２３３を用いて２値のシングルエンド信号に変換することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図５は、図４の構成のドライバＩＣ２をＭＩＰＩ  Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ  Ｄ−ＰＨＹによる通信に用いられる伝送線５７１〜５７８が設けられている。ここで、伝送線５７１、５７２は、データレーン＃０として用いられ、伝送線５７３、５７４は、データレーン＃１として用いられる。また、伝送線５７５、５７６は、データレーン＃２として用いられ、伝送線５７７、５７８は、クロックレーンとして用いられる。伝送線５７１〜５７８は、それぞれ、液晶表示パネル１の接続端子１２１〜１２８に接続される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図１０は、正転入力（＋）と反転入力（−）の間のバランスの問題に対応する終端抵抗回路２２の構成の一例を示す回路図である。図１０の終端抵抗回路２２は、抵抗素子６１１〜６１６と、スイッチ６２１〜６２６と、抵抗素子６３１〜６３６と、スイッチ６４１〜６４６と、キャパシタ６５１〜６５３と、スイッチ６６１〜６６６と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１１〜６１６、抵抗素子６３１〜６３６の抵抗値は、いずれも、１００Ωである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
図１２Ｂは、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１、１４と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１２Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３Ａの樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）が形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３Ａの配線５０は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
なお、図１２Ａ〜図１２Ｃに図示された構成では、フレキシブル配線基板３Ａの伝送線５１が、液晶表示パネル１に形成された接続端子１２１、配線１１１、接続端子１３１を介してドライバＩＣ２の外部接続端子２１１に接続されているが、伝送線５１は、外部接続端子２１１の代わりに外部接続端子２１６に接続されてもよい。この場合、配線１１１、接続端子１２１が形成される位置が変更され、配線１１１、接続端子１２１が、接続端子１３１の代わりに接続端子１３６に接続される。この場合でも、伝送線５１は、配線１４１を介して外部接続端子２１１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
図１３Ｂは、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０における、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１３Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３Ａの樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）と、接続端子７１と、配線７２とが形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
一方、図１５Ｂは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合のドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
一方、図１９Ｃは、ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ  Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７１〜５７６が、それぞれ外部接続端子２１１〜２１６に接続される。このような接続により、伝送線５７１、５７２によって伝送される差動信号をレシーバ２３Ａ１によってシングルエンド信号に変換し、伝送線５７３、５７４によって伝送される差動信号をレシーバ２３Ａ２によってシングルエンド信号に変換し、伝送線５７５、５７６によって伝送される差動信号をレシーバ２３Ａ３によってシングルエンド信号に変換することができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
一方、終端抵抗回路２２では、スイッチ６２１、６２３、６２５、スイッチ６４２、６４４、６４６がオンされると共に、スイッチ６８１、６８２がオフされる。このような設定によれば、伝送線５７１、５７２が抵抗素子６１１、６３２を介して接続され、伝送線５７３、５７４が抵抗素子６１３、６３４を介して接続され、伝送線５７５、５７６が抵抗素子６１５、６３６を介して接続される。このような接続は、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１１、６１３、６１５、６３２、６３４、６３６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ  Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１１、６１３、６１５の抵抗値が５０Ωであれば、ＭＩＰＩ  Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。