(57)【要約】【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。【解決手段】走査線と、第１中継電極を備えた第１スイッチング素子と、第２中継電極を備えた第２スイッチング素子と、前記第１中継電極と対向する第１コンタクト部を有する第１画素電極と、前記第２中継電極と対向する第２コンタクト部を有する第２画素電極と、を備えた第１基板と、前記第１基板と対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記第１基板と前記第２基板との間に位置するスペーサと、を備え、前記第１中継電極と前記第１コンタクト部とを接続するための第１コンタクトホールは、前記走査線に対して一方の側に位置し、前記第２中継電極と前記第２コンタクト部とを接続するための第２コンタクトホールは、前記走査線に対して他方の側に位置し、前記スペーサは、前記第１コンタクトホールと前記第２コンタクトホールとの間に位置する、液晶表示装置。【選択図】図６
2017097281.tif 000002
【特許請求の範囲】
【請求項１】
走査線と、前記走査線と交差する第１信号線及び第２信号線と、第１中継電極を備え前記第１信号線と電気的に接続された第１スイッチング素子と、第２中継電極を備え前記第２信号線と電気的に接続された第２スイッチング素子と、前記第１中継電極と対向する第１コンタクト部を有する第１画素電極と、前記第２中継電極と対向する第２コンタクト部を有する第２画素電極と、を備えた第１基板と、
前記第１基板と対向する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記第１基板と前記第２基板との間に位置するスペーサと、を備え、
前記第１中継電極と前記第１コンタクト部とを接続するための第１コンタクトホールは、前記走査線に対して一方の側に位置し、
前記第２中継電極と前記第２コンタクト部とを接続するための第２コンタクトホールは、前記走査線に対して他方の側に位置し、
前記スペーサは、前記第１コンタクトホールと前記第２コンタクトホールとの間に位置する、液晶表示装置。
【請求項２】
前記第１基板は、さらに、第３中継電極を備えた第３スイッチング素子と、前記第３中継電極と対向する第３コンタクト部を有する第３画素電極と、を備え、
前記第３中継電極と前記第３コンタクト部とを接続するための第３コンタクトホールは、前記第２コンタクトホールと同一直線上に並び、
前記第１コンタクトホールは、前記第２コンタクトホール及び前記第３コンタクトホールが並ぶ同一直線上からずれた位置に設けられている、請求項１に記載の液晶表示装置。
【請求項３】
前記第２コンタクトホールと前記第３コンタクトホールとの間には、スペーサが配置されていない、請求項２に記載の液晶表示装置。
【請求項４】
前記第１スイッチング素子は、前記第１信号線と接続された第１端部及び前記第１中継電極と接続された第２端部を有する第１半導体層を備え、
前記第２スイッチング素子は、前記第２信号線と接続された第３端部及び前記第２中継電極と接続された第４端部を有する第２半導体層を備え、
前記第１半導体層及び前記第２半導体層の各々は、前記走査線と２か所で交差し、
前記第１端部及び前記第２端部は、いずれも前記走査線に対して一方の側に位置し、
前記第３端部及び前記第４端部は、いずれも前記走査線に対して他方の側に位置している、請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第１スイッチング素子は、前記第１信号線と接続された第１端部及び前記第１中継電極と接続された第２端部を有する第１半導体層を備え、
前記第２スイッチング素子は、前記第２信号線と接続された第３端部及び前記第２中継電極と接続された第４端部を有する第２半導体層を備え、
前記第１半導体層及び前記第２半導体層の各々は、前記走査線と２か所で交差し、
前記第２端部及び前記第３端部は、いずれも前記走査線に対して一方の側に位置し、
前記第１端部及び前記第４端部は、いずれも前記走査線に対して他方の側に位置している、請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項６】
前記第１画素電極は、前記第１コンタクト部から延出した帯状の第１電極部を有し、
前記第２画素電極は、前記第２コンタクト部から延出した帯状の第２電極部を有し、
前記第１電極部及び前記第２電極部は、いずれも前記走査線に対して他方の側に向かって延出している、請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
前記第１基板は、さらに、共通電極と、前記第２信号線の直上において前記共通電極に重なる金属層を備え、
前記第１信号線の直上において、前記共通電極と前記スペーサとの間に前記金属層が介在していない、請求項１乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記スペーサは、前記第２基板に設けられ、前記第１基板に接触するメインスペーサ、または、前記第１基板から離間したサブスペーサである、請求項１乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
さらに、遮光層と、前記第１画素電極と対向する第１カラーフィルタと、前記第２画素電極と対向する第２カラーフィルタと、を備え、
前記遮光層は、前記走査線及び前記第１信号線と対向するとともに、前記スペーサ、前記第１コンタクト部、及び、前記第２コンタクト部と対向する位置に延出している、請求項１乃至８のいずれか１項に記載の液晶表示装置。
【請求項１０】
前記第１カラーフィルタ及び前記第２カラーフィルタは、それぞれ青色カラーフィルタ及び赤色カラーフィルタである、請求項９に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、横電界方式の液晶表示装置が実用化されている。横電界方式では、液晶層に含まれる液晶分子は、同一基板に設けられた画素電極と共通電極との間に形成される電界を利用して駆動される。横電界方式を適用した液晶表示装置の一例として、スイッチング素子のドレイン電極と重なる位置において、コンタクトホール近傍に設けられた第１スペーサと、第１スペーサとは異なる位置に設けられた第２スペーサとを備えた液晶表示装置が提案されている。
【０００３】
近年、さらなる高精細化の要望が高まり、画素ピッチが小さくなる傾向にある。このため、各画素に設けられるコンタクトホールのピッチも小さくなりつつある。一方の基板にコンタクトホールが設けられ、他方の基板に設けられたスペーサがコンタクトホールの近傍に位置する仕様においては、一対の基板間に合せずれが生じた際に、スペーサがコンタクトホールに嵌り、所望のセルギャップを維持できなくなり、表示品位の劣化を招く恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５１４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
走査線と、前記走査線と交差する第１信号線及び第２信号線と、第１中継電極を備え前記第１信号線と電気的に接続された第１スイッチング素子と、第２中継電極を備え前記第２信号線と電気的に接続された第２スイッチング素子と、前記第１中継電極と対向する第１コンタクト部を有する第１画素電極と、前記第２中継電極と対向する第２コンタクト部を有する第２画素電極と、を備えた第１基板と、前記第１基板と対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記第１基板と前記第２基板との間に位置するスペーサと、を備え、前記第１中継電極と前記第１コンタクト部とを接続するための第１コンタクトホールは、前記走査線に対して一方の側に位置し、前記第２中継電極と前記第２コンタクト部とを接続するための第２コンタクトホールは、前記走査線に対して他方の側に位置し、前記スペーサは、前記第１コンタクトホールと前記第２コンタクトホールとの間に位置する、液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態の液晶表示装置ＤＳＰの構成を示す平面図である。
【図２】図２は、図１に示した第１基板ＳＵＢ１の構成例を示す平面図である。
【図３】図３は、図２に示した第１基板ＳＵＢ１と対向する第２基板ＳＵＢの構成例を示す平面図である。
【図４】図４は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの構成例を示す断面図である。
【図５】図５は、スイッチング素子ＳＷ１乃至ＳＷ３の構成例を示す平面図である。
【図６】図６は、スイッチング素子ＳＷ１乃至ＳＷ３と画素電極ＰＥ１乃至ＰＥ３との各々の接続構造例を示す平面図である。
【図７】図７は、図６に示したスイッチング素子ＳＷ１を含む第１基板ＳＵＢ１をＣ−Ｄ線で切断した構成例を示す断面図である。
【図８】図８は、図６に示したスペーサＳＰを含む表示パネルＰＮＬをＥ−Ｆ線で切断した構成例を示す断面図である。
【図９】図９は、図６に示したスペーサＳＰを含む表示パネルＰＮＬをＥ−Ｆ線で切断した他の構成例を示す断面図である。
【図１０】図１０は、スイッチング素子ＳＷ１乃至ＳＷ３の他の構成例を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００９】
図１は、本実施形態の液晶表示装置ＤＳＰの構成を示す平面図である。  
すなわち、液晶表示装置ＤＳＰを構成する表示パネルＰＮＬは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向する第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持された液晶層ＬＣと、を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、これらの間に所定のセルギャップを形成した状態でシール材ＳＥによって接着されている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間のセルギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示する表示領域ＤＡを備えている。表示領域ＤＡは、複数の画素ＰＸによって構成されている。図示した例では、表示領域ＤＡは、四角形状に形成されているが、他の多角形状に形成されても良いし、円形状あるいは楕円形状などの他の形状に形成されても良い。
【００１０】
第１基板ＳＵＢ１は、表示領域ＤＡにおいて、走査線Ｇ、信号線Ｓ、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。走査線Ｇは、例えば第１方向Ｘに沿って延出している。信号線Ｓは、第１方向Ｘに交差する第２方向Ｙに沿って延出している。図示した例では、第１方向Ｘ及び第２方向Ｙは、互いに直交している。なお、走査線Ｇは第１方向Ｘに平行な直線状に形成されていなくても良いし、信号線Ｓは第２方向Ｙに平行な直線状に形成されていなくても良い。例えば、走査線Ｇ及び信号線Ｓは、屈曲していても良いし、一部が分岐していても良い。
【００１１】
スイッチング素子ＳＷは、各画素ＰＸにおいて走査線Ｇ及び信号線Ｓと電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷと電気的に接続されている。共通電極ＣＥは、複数の画素ＰＸに対して共通に設けられ、コモン電位に設定される。
【００１２】
駆動ＩＣチップＣＰ及びＦＰＣ（フレキシブル・プリンテッド・サーキット）基板ＦＬなどの表示パネルＰＮＬの駆動に必要な信号供給源は、表示領域ＤＡよりも外側の非表示領域ＮＤＡに位置している。図示した例では、駆動ＩＣチップＣＰ及びＦＰＣ基板ＦＬは、第２基板ＳＵＢ２よりも外側に延出した第１基板ＳＵＢ１の実装部ＭＴに実装されている。
【００１３】
なお、表示パネルＰＮＬは、例えば、後述するバックライトユニットＢＬからの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型であるが、これに限定されるものではない。例えば、表示パネルＰＮＬは、外光やフロントライトユニットからの補助光といった表示面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型であっても良い。また、表示パネルＰＮＬは、透過表示機能及び反射表示機能を備えた半透過型であっても良い。
【００１４】
また、ここでは、表示パネルＰＮＬの詳細な構成については説明を省略するが、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面、あるいは、基板主面に沿った横電界を利用する表示モードでは、画素電極ＰＥ及び共通電極ＣＥの双方が第１基板ＳＵＢ１に備えられる。また、Ｘ−Ｙ平面の法線に沿った縦電界を利用する表示モード、あるいは、Ｘ−Ｙ平面に対して斜め方向に傾斜した傾斜電界を利用する表示モードでは、画素電極ＰＥが第１基板ＳＵＢ１に備えられる一方で、共通電極ＣＥが第２基板ＳＵＢ２に備えられる。また、表示パネルＰＮＬは、上記の縦電界、横電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応した構成を有していても良い。
【００１５】
図２は、図１に示した第１基板ＳＵＢ１の構成例を示す平面図である。ここでは、表示モードの一例として、横電界を利用する表示モードを適用した第１基板ＳＵＢ１の構成例について説明する。なお、図中には、説明に必要な主要部のみを図示している。図中において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。
【００１６】
第１基板ＳＵＢ１は、走査線Ｇ１乃至Ｇ３、信号線Ｓ１乃至Ｓ４、スイッチング素子ＳＷ１乃至ＳＷ３、画素電極ＰＥ１乃至ＰＥ３、共通電極ＣＥ、金属層ＭＬなどを備えている。
【００１７】
走査線Ｇ１乃至Ｇ３は、第１方向Ｘに沿ってそれぞれ延出し、第２方向Ｙに等ピッチで並んでいる。なお、図中では、走査線Ｇ２と走査線Ｇ３との間の図示を省略しているが、走査線Ｇ２と走査線Ｇ３とのピッチは、走査線Ｇ１と走査線Ｇ２のピッチと等しい。信号線Ｓ１乃至Ｓ４は、概ね第２方向Ｙに沿ってそれぞれ延出し、第１方向Ｘに等ピッチで並んでいる。図示した例では、信号線Ｓ１乃至Ｓ４は、走査線Ｇ１と走査線Ｇ２との間においては方向Ｄ１に延出し、走査線Ｇ２と走査線Ｇ３との間においては方向Ｄ２に延出している。これらの走査線Ｇ１乃至Ｇ３と、信号線Ｓ１乃至Ｓ４とは、Ｘ−Ｙ平面において互いに交差している。
【００１８】
スイッチング素子ＳＷ１は、走査線Ｇ２と信号線Ｓ２との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ２と電気的に接続されている。スイッチング素子ＳＷ２は、走査線Ｇ２と信号線Ｓ３との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ３と電気的に接続されている。スイッチング素子ＳＷ３は、走査線Ｇ２と信号線Ｓ４との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ４と電気的に接続されている。なお、ここでは、スイッチング素子ＳＷ１乃至ＳＷ３は簡略化して図示しているが、後に詳述する。
【００１９】
画素電極ＰＥ１乃至ＰＥ３は、第１方向Ｘに間隔をおいて並んでいる。画素電極ＰＥ１は、信号線Ｓ１及びＳ２の間に位置し、スイッチング素子ＳＷ１と電気的に接続されている。画素電極ＰＥ１は、コンタクト部ＰＡ１、電極部ＰＢ１、及び、連結部ＰＣ１を有している。コンタクト部ＰＡ１は、走査線Ｇ２に対して一方の側である走査線Ｇ３に近接する側に位置し、スイッチング素子ＳＷ１と電気的に接続される。電極部ＰＢ１は、コンタクト部ＰＡ１から、走査線Ｇ２に対して他方の側である走査線Ｇ１に近接する側に延出している。電極部ＰＢ１は、帯状電極、線状電極、櫛歯電極などと称される場合もある。図示した例では、１つの画素電極ＰＥ１は、２本の電極部ＰＢ１を有している。２本の電極部ＰＢ１は、走査線Ｇ２上でコンタクト部ＰＡ１に接続され、２本の電極部ＰＢ１の間隙から走査線Ｇ２の一部が露出する。これにより、画素電極と走査線の重畳領域を減らすことで、画素電極と走査線間の容量を減らすようにしている。これらの電極部ＰＢ１は、第１方向Ｘに間隔をおいて並んでいる。連結部ＰＣ１は、２本の電極部ＰＢ１の端部に繋がっている。
【００２０】
なお、画素電極ＰＥ１の形状は、図示した例に限らず、例えば、連結部ＰＣ１を省略しても良いし、電極部ＰＢ１の本数が２本でなくても良い。但し、図示したように、コンタクト部ＰＡ１、２本の電極部ＰＢ１、及び、連結部ＰＣ１によって画素電極ＰＥ１がループ状に形成されている場合には、高精細化に伴って画素電極ＰＥ１の第１方向Ｘの幅が小さくなったり、電極部ＰＢ１の第１方向Ｘの幅が小さくなったりしても、冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥ１の一部分で断線が発生したとしても、他の部分を介したパスによっていずれの部分にも画素電位を供給することが可能となる。
【００２１】
画素電極ＰＥ２及び画素電極ＰＥ３も、画素電極ＰＥ１と略同一の形状に形成されている。以下、画素電極ＰＥ２及び画素電極ＰＥ３について簡単に説明する。  
画素電極ＰＥ２は、信号線Ｓ２及びＳ３の間に位置し、スイッチング素子ＳＷ２と電気的に接続されている。画素電極ＰＥ２は、コンタクト部ＰＡ２、電極部ＰＢ２、及び、連結部ＰＣ２を有している。コンタクト部ＰＡ２は、走査線Ｇ２に対して走査線Ｇ１に近接する側に位置し、スイッチング素子ＳＷ２と電気的に接続される。電極部ＰＢ２は、コンタクト部ＰＡ２から走査線Ｇ１に向かって延出している。  
画素電極ＰＥ３は、信号線Ｓ３及びＳ４の間に位置し、スイッチング素子ＳＷ３と電気的に接続されている。画素電極ＰＥ３は、コンタクト部ＰＡ３、電極部ＰＢ３、及び、連結部ＰＣ３を有している。コンタクト部ＰＡ３は、走査線Ｇ２に対して走査線Ｇ１に近接する側に位置し、スイッチング素子ＳＷ３と電気的に接続される。電極部ＰＢ３は、コンタクト部ＰＡ３から走査線Ｇ１に向かって延出している。つまり、電極部ＰＢ１乃至ＰＢ３は、いずれも同一方向に延出しており、図示した例では、方向Ｄ１と平行な方向に延出している。電極部ＰＢ１乃至ＰＢ３は、いずれも各コンタクト部から走査線Ｇ１に向かって延出している。
【００２２】
共通電極ＣＥは、第１基板ＳＵＢ１の略全域に亘って延在している。すなわち、Ｘ−Ｙ平面において、共通電極ＣＥは、画素電極ＰＥ１乃至ＰＥ３と重なるとともに、走査線Ｇ１乃至Ｇ３と重なり、第２方向Ｙに延在している。図示した例は、表示パネル内にタッチパネルの回路構造を兼用するインセルタッチパネル型液晶表示パネルを前提としている。このため、共通電極ＣＥは、信号線Ｓ１、Ｓ３及びＳ４と重なり、第１方向Ｘに延在し、信号線Ｓ２と対向する位置にスリットＳＬを有している。スリットＳＬは、共通電極ＣＥに、信号線と平行な方向に所定間隔で設けられ、分割された共通電極ＣＥがタッチパネルの検出電極の片方を兼用する。
【００２３】
金属層ＭＬは、Ｘ−Ｙ平面において、信号線Ｓ１、Ｓ３及びＳ４と重なり、これらの信号線と平行に延出している。なお、金属層ＭＬは、スリットＳＬが形成されている位置の信号線Ｓ２と対向する位置には配置されていない。
【００２４】
図中に破線で示したスペーサＳＰは、走査線Ｇ１及び信号線Ｓ２の交差部や、走査線Ｇ２及び信号線Ｓ２の交差部などに位置している。後述するが、スペーサＳＰは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間のセルギャップを保持するメインスペーサと、一方の基板に設けられた方の基板から離間したサブスペーサと、を含む。一例では、走査線Ｇ１及び信号線Ｓ２の交差部にはサブスペーサが位置し、走査線Ｇ２及び信号線Ｓ２の交差部にはメインスペーサが位置する。これらのメインスペーサ及びサブスペーサは、同一の樹脂材料を用いて、一括して形成することができる。例えば、感光性樹脂材料の一種であるポジ型の透明樹脂材料を塗布した後に、局所的に透過率が異なるハーフトーンマスクを介して樹脂材料を露光し、この樹脂材料を現像するフォトリソグラフィプロセスを利用することで、高さの異なるメインスペーサ及びサブスペーサを一括して形成することができる。
【００２５】
走査線Ｇ２及び信号線Ｓ２の交差部に位置するスペーサＳＰに着目すると、このスペーサＳＰは、スイッチング素子ＳＷ１と画素電極ＰＥ１とを電気的に接続するためのコンタクトホールＣＨ１と、スイッチング素子ＳＷ２と画素電極ＰＥ２とを電気的に接続するためのコンタクトホールＣＨ２との間に位置している。コンタクトホールＣＨ１は走査線Ｇ２に対して一方の側に位置し、コンタクトホールＣＨ２は走査線Ｇ２に対して他方の側に位置している。このようなスペーサＳＰとコンタクトホールＣＨ１及びＣＨ２との位置関係については、後に詳述する。
【００２６】
図３は、図２に示した第１基板ＳＵＢ１と対向する第２基板ＳＵＢの構成例を示す平面図である。
【００２７】
第２基板ＳＵＢ２は、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ３などを備えている。
【００２８】
遮光層ＢＭは、図２に示した走査線Ｇ１及びＧ２、信号線Ｓ１乃至Ｓ４、コンタクト部ＰＡ１乃至ＰＡ３、スイッチング素子ＳＷ１乃至ＳＷ３などの配線部と対向する領域に配置されている。なお、走査線Ｇ１及びＧ２は図中に一点鎖線で示し、信号線Ｓ１乃至Ｓ４は図中に二点鎖線で示している。遮光層ＢＭは、開口部ＡＰ１乃至ＡＰ３を規定している。開口部ＡＰ１乃至ＡＰ３は、それぞれ図２に示した電極部ＰＢ１乃至ＰＢ３と対向する領域に相当する。
【００２９】
ここで、図中の走査線Ｇ２と信号線Ｓ２との交差部付近の領域に着目する。遮光層ＢＭは、拡張部Ｂ１乃至Ｂ４を有している。拡張部Ｂ１及びＢ４は、信号線Ｓ２と対向する領域を挟んで第１方向Ｘに並んでいる。拡張部Ｂ２及びＢ３は、信号線Ｓ２と対向する領域を挟んで第１方向Ｘに並び、且つ、走査線Ｇ２と対向する領域を挟んで拡張部Ｂ１及びＢ４の反対側に位置している。拡張部Ｂ１及びＢ２は、それぞれ図２に示したコンタクト部ＰＡ１及びＰＡ２と対向する領域に相当する。これらの拡張部Ｂ１乃至Ｂ４は、スペーサＳＰと対向する領域に相当する。
【００３０】
カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ開口部ＡＰ１乃至ＡＰ３に配置されている。また、カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ第２方向Ｙに沿って延出した帯状に形成され、第１方向Ｘに沿って交互に繰り返し配置されている。一例では、カラーフィルタ（第１カラーフィルタ）ＣＦ１は青色（Ｂ）のカラーフィルタであり、カラーフィルタ（第２カラーフィルタ）ＣＦ２は赤色（Ｒ）カラーフィルタであり、カラーフィルタＣＦ３は緑色（Ｇ）カラーフィルタである。カラーフィルタＣＦ１乃至ＣＦ３は、それぞれの互いに隣接する端部が遮光層ＢＭに重なっている。
【００３１】
なお、図示した例では、第２基板ＳＵＢ２は、３色のカラーフィルタＣＦ１乃至ＣＦ３を備えていたが、青色、赤色、及び、緑色とは異なる他の色、例えば白色や透明などのカラーフィルタを含む４色以上のカラーフィルタを備えていても良い。また、これらのカラーフィルタＣＦ１乃至ＣＦ３は、第１基板ＳＵＢ１に備えられていても良い。
【００３２】
図４は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの構成例を示す断面図である。ここでは、説明に必要な主要部のみを図示している。なお、以下の説明において、第１基板ＳＵＢ１から第２基板ＳＵＢ２に向かう方向を上方、あるいは、単に上と称する。
【００３３】
第１基板ＳＵＢ１は、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて構成されている。第１基板ＳＵＢ１は、第１絶縁基板１０の第２基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、信号線Ｓ１乃至Ｓ４、画素電極ＰＥ１乃至ＰＥ３、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。
【００３４】
第１絶縁膜１１は、第１絶縁基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線Ｓ１乃至Ｓ４は、第３絶縁膜１３の上に位置している。第４絶縁膜１４は、第３絶縁膜１３の上に位置し、信号線Ｓ１乃至Ｓ４を覆っている。
【００３５】
共通電極ＣＥは、第４絶縁膜１４の上に位置している。また、共通電極ＣＥは、第４絶縁膜１４を介して信号線Ｓ１、Ｓ３、Ｓ４と対向している。共通電極ＣＥのスリットＳＬは、信号線Ｓ２の直上に位置している。金属層ＭＬは、信号線Ｓ１、Ｓ３、Ｓ４の直上において共通電極ＣＥの上に重なっている。共通電極ＣＥ及び金属層ＭＬは、第５絶縁膜１５によって覆われている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、例えば、シリコン酸化物やシリコン窒化物などの透明な無機系材料によって形成されている。第４絶縁膜１４は、透明な樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。
【００３６】
画素電極ＰＥ１乃至ＰＥ３は、第５絶縁膜１５の上に位置し、第５絶縁膜１５を介して共通電極ＣＥと対向している。画素電極ＰＥ１乃至ＰＥ３、及び、共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）やインジウム・ジンク・オキサイド（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透明な導電材料によって形成されている。画素電極ＰＥ１乃至ＰＥ３は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第５絶縁膜１５も覆っている。
【００３７】
第２基板ＳＵＢ２は、ガラス基板や樹脂基板などの透明な第２絶縁基板２０を用いて構成されている。第２基板ＳＵＢ２は、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ３、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【００３８】
遮光層ＢＭは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、画素電極ＰＥ１乃至３とそれぞれ対向する開口部ＡＰ１乃至ＡＰ３を規定している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００３９】
カラーフィルタＣＦ１乃至ＣＦ３のそれぞれは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。カラーフィルタＣＦ１は、開口部ＡＰ１に位置し、画素電極ＰＥ１と対向している。カラーフィルタＣＦ２は、開口部ＡＰ２に位置し、画素電極ＰＥ２と対向している。カラーフィルタＣＦ３は、開口部ＡＰ３に位置し、画素電極ＰＥ３と対向している。一例では、カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。
【００４０】
オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ３を覆っている。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。
【００４１】
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。
【００４２】
このような構成の表示パネルＰＮＬは、第１基板ＳＵＢ１がバックライトユニットＢＬと対向し、第２基板ＳＵＢ２が表示面側に位置する。バックライトユニットＢＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。
【００４３】
第１偏光板ＰＬ１を含む第１光学素子ＯＤ１は、第１絶縁基板１０の外面、あるいは、バックライトユニットＢＬと対向する面に配置される。第２偏光板ＰＬ２を含む第２光学素子ＯＤ２は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。第１偏光板ＰＬ１の第１偏光軸及び第２偏光板ＰＬ２の第２偏光軸は、例えばＸ−Ｙ平面においてクロスニコルの位置関係にある。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学機能素子を含んでいても良い。
【００４４】
次に、上記構成の液晶表示装置の動作例について説明する。ここでは、液晶層ＬＣがネガ型液晶材料によって構成された場合について、図２及び図４を参照しながら説明する。
【００４５】
液晶層ＬＣに電圧が印加されていない状態、つまり、画素電極ＰＥ１乃至ＰＥ３と共通電極ＣＥとの間に電界が形成されていないオフ時において、液晶分子ＬＭは、図中に拡大して破線で示したように、Ｘ−Ｙ平面内において、その長軸が第１方向Ｘと平行な方向に初期配向している。このようなオフ時が初期配向状態に相当し、オフ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。初期配向状態は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の双方を第１方向Ｘに配向処理することで実現される。配向処理の手法については、ラビング処理であっても良いし、光配向処理などの他の手法であっても良い。  
オフ時において、バックライトユニットＢＬからの光の一部は、第１偏光板ＰＬ１を透過し、表示パネルＰＮＬに入射する。表示パネルＰＮＬに入射した光は、第１偏光板ＰＬ１の第１偏光軸あるいは吸収軸と直交する直線偏光である。直線偏光の偏光状態は、オフ時の液晶層ＬＣを通過した際にほとんど変化しない。このため、表示パネルＰＮＬを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される。これにより、暗状態、あるいは、黒表示状態が得られる。
【００４６】
一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥ１乃至ＰＥ３と共通電極ＣＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化し、図中に拡大して実線で示したように、初期配向方向とは異なる方向に配向している。電界は、Ｘ−Ｙ平面において、主に電極部ＰＢのエッジと直交する方向に形成される。図中において、矢印は液晶分子ＬＭの初期配向方向に対する回転方向を示している。ネガ型の液晶材料の場合、液晶分子ＬＭは、その長軸が電界と略垂直な方向を向くように配向する。  
オン時において、表示パネルＰＮＬに入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、オン時においては、液晶層ＬＣを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する。これにより、明状態、あるいは、白表示状態が得られる。
【００４７】
なお、液晶層ＬＣがポジ型液晶材料によって構成された場合については詳細な説明を省略するが、オフ時において、液晶分子ＬＭは、例えば第２方向Ｙと平行な方向に初期配向している。オン時において、液晶分子ＬＭは、その長軸が電界と略平行な方向を向くように配向する。このため、表示パネルＰＮＬに入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化し、少なくとも一部の光は、第２偏光板ＰＬ２を透過する。
【００４８】
次に、図２に示したスイッチング素子ＳＷ１乃至ＳＷ３の構造についてより詳細に説明する。
【００４９】
図５は、スイッチング素子ＳＷ１乃至ＳＷ３の構成例を示す平面図である。ここでは、第１基板ＳＵＢ１における説明に必要な主要部のみを図示し、共通電極ＣＥ、画素電極ＰＥ１乃至ＰＥ３、金属層ＭＬなどの図示を省略している。
【００５０】
スイッチング素子ＳＷ１乃至ＳＷ３は、第１方向Ｘに並んでいる。スイッチング素子ＳＷ１は、遮光体ＳＬ１、半導体層ＳＣ１、及び、中継電極ＲＥ１を備えている。スイッチング素子ＳＷ２は、遮光体ＳＬ２、半導体層ＳＣ２、及び、中継電極ＲＥ２を備えている。スイッチング素子ＳＷ３は、遮光体ＳＬ３、半導体層ＳＣ３、及び、中継電極ＲＥ３を備えている。半導体層ＳＣ１乃至ＣＳ３は、いずれも略Ｕ字状に形成され、走査線Ｇ２と２か所で交差している。但し、半導体層ＳＣ１は、走査線Ｇ２よりも走査線Ｇ１側に折り返し部を有するのに対して、半導体層ＳＣ２及びＳＣ３は、走査線Ｇ２よりも走査線Ｇ３側に折り返し部を有する。以下に、スイッチング素子ＳＷ１乃至ＳＷ３の各々の構造について説明する。
【００５１】
スイッチング素子（第１スイッチング素子）ＳＷ１において、半導体層（第１半導体層）ＳＣ１は、端部（第１端部）Ｅ１１及び端部（第２端部）Ｅ１２を有する。端部Ｅ１１は、コンタクトホールＣＨ１１を介して信号線（第１信号線）Ｓ２と電気的に接続されている。端部Ｅ１２は、コンタクトホールＣＨ１２を介して中継電極（第１中継電極）ＲＥ１と電気的に接続されている。中継電極ＲＥ１は、信号線Ｓ１及びＳ２の間に位置している。また、中継電極ＲＥ１、及び、端部Ｅ１１及びＥ１２は、いずれも走査線Ｇ２に対して走査線Ｇ３側に位置している。  
走査線Ｇ２において、半導体層ＳＣ１と交差する２つの部分は、それぞれゲート電極ＷＧ１１及びＷＧ１２として機能する。遮光体ＳＬ１は、半導体層ＳＣ１のうち、ゲート電極ＷＧ１２と交差する部分の直下に位置している。
【００５２】
スイッチング素子（第２スイッチング素子）ＳＷ２において、半導体層（第２半導体層）ＳＣ２は、端部（第３端部）Ｅ２１及び端部（第４端部）Ｅ２２を有する。端部Ｅ２１は、コンタクトホールＣＨ２１を介して信号線（第２信号線）Ｓ３と電気的に接続されている。端部Ｅ２２は、コンタクトホールＣＨ２２を介して中継電極（第２中継電極）ＲＥ２と電気的に接続されている。中継電極ＲＥ２は、信号線Ｓ２及びＳ３の間に位置している。また、中継電極ＲＥ２、及び、端部Ｅ２１及びＥ２２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。  
走査線Ｇ２において、半導体層ＳＣ２と交差する２つの部分は、それぞれゲート電極ＷＧ２１及びＷＧ２２として機能する。遮光体ＳＬ２は、半導体層ＳＣ２のうち、ゲート電極ＷＧ２２と交差する部分の直下に位置している。
【００５３】
スイッチング素子ＳＷ３については、スイッチング素子ＳＷ２と同一構成であり、詳細な説明は省略するが、中継電極ＲＥ３、及び、半導体層ＳＣ３の端部Ｅ３１及びＥ３２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。
【００５４】
中継電極ＲＥ１乃至ＲＥ３の位置に着目すると、中継電極ＲＥ２及びＲＥ３は、第１方向Ｘに沿った同一直線上に位置している。中継電極ＲＥ１は、中継電極ＲＥ２及びＲＥ３が並ぶ位置から、走査線Ｇ２を挟んで反対側にずれている。なお、中継電極ＲＥ１乃至ＲＥ３は、それぞれの一部が走査線Ｇ２と重なっているが、それぞれの全体が走査線Ｇ２と重なる位置から離間していても良い。
【００５５】
図６は、スイッチング素子ＳＷ１乃至ＳＷ３と画素電極ＰＥ１乃至ＰＥ３との各々の接続構造例を示す平面図である。
【００５６】
画素電極（第１画素電極）ＰＥ１のコンタクト部（第１コンタクト部）ＰＡ１は、中継電極（第１中継電極）ＲＥ１と対向し、共通電極ＣＥの開口部ＯＰ１に位置するコンタクトホール（第１コンタクトホール）ＣＨ１を介して中継電極ＲＥ１と電気的に接続されている。コンタクトホールＣＨ１は、後述するように、第４絶縁膜１４に形成されたコンタクトホールＣＨ１３、及び、第５絶縁膜１５に形成されたコンタクトホールＣＨ１４を含む。開口部ＯＰ１及びコンタクトホールＣＨ１は、いずれも走査線Ｇ２に対して走査線Ｇ３側に位置している。電極部（第１電極部）ＰＢ１は、コンタクト部ＰＡ１から走査線Ｇ２を超えて走査線Ｇ１に向かって延出している。
【００５７】
画素電極（第２画素電極）ＰＥ２のコンタクト部（第２コンタクト部）ＰＡ２は、中継電極（第２中継電極）ＲＥ２と対向し、共通電極ＣＥの開口部ＯＰ２に位置するコンタクトホール（第２コンタクトホール）ＣＨ２を介して中継電極ＲＥ２と電気的に接続されている。コンタクトホールＣＨ２は、第４絶縁膜１４に形成されたコンタクトホールＣＨ２３、及び、第５絶縁膜１５に形成されたコンタクトホールＣＨ２４を含む。開口部ＯＰ２及びコンタクトホールＣＨ２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。電極部（第２電極部）ＰＢ２は、コンタクト部ＰＡ２から走査線Ｇ１に向かって延出している。
【００５８】
画素電極（第３画素電極）ＰＥ３については、画素電極ＰＥ２と同一構成であり、詳細な説明は省略するが、コンタクト部（第３コンタクト部）ＰＡ３と中継電極（第３中継電極）ＲＥ３とを接続するための開口部ＯＰ３、及び、コンタクトホール（第３コンタクトホール）ＣＨ３は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。つまり、コンタクトホールＣＨ２及びＣＨ３は、第１方向Ｘに沿った同一直線上に並んでいる。これに対して、コンタクトホールＣＨ１及びＣＨ２は、第１方向Ｘと交差する斜め方向に並んでいる。つまり、コンタクトホールＣＨ１は、コンタクトホールＣＨ２及びＣＨ３が並ぶ同一直線上からずれた位置に設けられている。
【００５９】
スペーサＳＰは、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間に位置している。図示した例では、Ｘ−Ｙ平面において、スペーサＳＰの断面形状は、略円形であり、その中心は走査線Ｇ２と信号線Ｓ２との交差部に位置している。一方で、コンタクトホールＣＨ２とコンタクトホールＣＨ３との間には、いずれのスペーサも配置されていない。
【００６０】
図７は、図６に示したスイッチング素子ＳＷ１を含む第１基板ＳＵＢ１をＣ−Ｄ線で切断した構成例を示す断面図である。なお、図示した例では、スイッチング素子ＳＷ１は、トップゲート型であるが、ボトムゲート型であっても良い。
【００６１】
遮光体ＳＬ１は、第１絶縁基板１０と第１絶縁膜１１との間に位置している。半導体層ＳＣ１は、第１絶縁膜１１と第２絶縁膜１２との間に位置している。半導体層ＳＣ１は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや、酸化物半導体などによって形成されていても良い。
【００６２】
ゲート電極ＷＧ１１及びＷＧ１２は、走査線Ｇ２の一部であり、第２絶縁膜１２と第３絶縁膜１３との間に位置し、第２絶縁膜１２を介して半導体層ＳＣ１と対向している。ゲート電極ＷＧ１２は、遮光体ＳＬ１の直上に位置している。信号線Ｓ２及び中継電極ＲＥ１は、第３絶縁膜１３と第４絶縁膜１４との間に位置している。信号線Ｓ２は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１１を介して半導体層ＳＣ１にコンタクトしている。中継電極ＲＥ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１２を介して半導体層ＳＣ１にコンタクトしている。
【００６３】
共通電極ＣＥは、第４絶縁膜１４と第５絶縁膜１５との間に位置している。画素電極ＰＥ１は、第５絶縁膜１５と第１配向膜ＡＬ１との間に位置している。画素電極ＰＥ１は、第４絶縁膜１４を貫通するコンタクトホールＣＨ１３、共通電極ＣＥに形成された開口部ＯＰ１、及び、第５絶縁膜１５を貫通するコンタクトホールＣＨ１４を介して、中継電極ＲＥ１にコンタクトしている。コンタクトホールＣＨ２３及びＣＨ１４は、上記の通り、コンタクトホールＣＨ１に含まれる。なお、コンタクトホールＣＨ１２は、コンタクトホールＣＨ１３及び１４の直下に位置していても良く、この場合、コンタクトホールＣＨ１２は、コンタクトホールＣＨ１に含まれる。
【００６４】
図８は、図６に示したスペーサＳＰを含む表示パネルＰＮＬをＥ−Ｆ線で切断した構成例を示す断面図である。
【００６５】
スペーサＳＰは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に位置している。図示した例のスペーサＳＰは、第２基板ＳＵＢ２に設けられ、第１基板ＳＵＢ１に接触するメインスペーサＭＳＰに相当し、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に所定のセルギャップを形成している。より具体的には、スペーサＳＰは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置し、第１配向膜ＡＬ１に接触している。なお、スペーサＳＰは、オーバーコート層ＯＣと同一の樹脂材料によって形成することができ、また、オーバーコート層ＯＣと一括して形成することが可能である。
【００６６】
スペーサＳＰが接触する領域は、コンタクトホールＣＨ１及びＣＨ２の間に位置し、第４絶縁膜１４によってその表面がほぼ平坦化され、第４絶縁膜１４とスペーサＳＰとの間には、それぞれ略一定の膜厚を有する共通電極ＣＥ、第５絶縁膜１５、及び、第１配向膜ＡＬ１が介在している。しかも、共通電極ＣＥとスペーサＳＰとの間には、金属層ＭＬが介在していない。
【００６７】
以上説明したように、本実施形態によれば、スペーサＳＰは、走査線Ｇ２と信号線Ｓ２との交差部を中心として、第１方向に延出した走査線Ｇ２の一方の側（つまり、走査線Ｇ３に近接する側）に位置するコンタクトホールＣＨ１と、走査線Ｇ２の他方の側（つまり、走査線Ｇ１に近接する側）に位置するコンタクトホールＣＨ２と、の間に位置している。
【００６８】
スペーサＳＰを配置する領域は、各画素ＰＸの表示に寄与する開口部の面積を低減しないように、走査線と信号線との交差部付近に設けられる。一方で、スイッチング素子と画素電極とを電気的に接続するためのコンタクトホールも、走査線と信号線との交差部付近に設けられる。近年では、高精細化に伴って画素ＰＸの第１方向Ｘに沿ったピッチが縮小する傾向にあるため、第１方向Ｘに隣り合う画素ＰＸのそれぞれのコンタクトホールも接近している。本実施形態では、スペーサＳＰを配置する領域は、上記の通り、第１方向Ｘと交差する方向に並んだコンタクトホールＣＨ１及びＣＨ２の間に設けるものである。つまり、コンタクトホールＣＨ１とコンタクトホールＣＨ２とは、第１方向Ｘと交差する斜め方向に並んでいるため、これらの間には、スペーサＳＰを配置するための平坦な領域を十分に広く確保することができる。一方で、本実施形態では、スペーサＳＰを配置する領域は、第１方向Ｘに並んだコンタクトホールＣＨ２及びＣＨ３の間には設けられていない。つまり、上記の例では、コンタクトホールＣＨ２とコンタクトホールＣＨ３とは、第１方向Ｘに並んでいるが、両者が接近しているため、これらの間に平坦な領域を確保しにくく、スペーサＳＰを配置する領域は設けられていない。
【００６９】
このため、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に、第１方向Ｘ及び第２方向Ｙに合せずれが生じたとしても、スペーサＳＰのコンタクトホールへの落下を抑制することが可能となる。したがって、所望のセルギャップを得ることができ、表示品位の劣化を抑制することが可能となる。
【００７０】
また、図５などに示したように、各スイッチング素子ＳＷの半導体層ＳＣが略Ｕ字状に形成され、その両端部が走査線に対して一方の側に位置し、その折り返し部が走査線に対して他方の側に位置している。このため、スイッチング素子ＳＷの第１方向Ｘへの拡張を抑制することができ、しかも、画素ＰＸの面積に対してスイッチング素子ＳＷの設置面積が占める割合の増大を抑制することができる。したがって、高精細化に伴って画素サイズが縮小した場合であっても、開口部の面積の低減を抑制することが可能となる。
【００７１】
また、図８などに示したように、第１基板ＳＵＢ１において、スペーサＳＰが接触する領域には、金属層ＭＬが配置されていない。このため、信号線Ｓ１や信号線Ｓ３の直上のように金属層ＭＬが配置された領域と比較して、信号線Ｓ２の直上の領域はより平坦化されている。したがって、スペーサＳＰが第１基板ＳＵＢ１に接触した際に、金属層ＭＬの段差に起因したセルギャップのばらつきの発生を抑制することが可能となる。
【００７２】
また、第１基板ＳＵＢ１において、共通電極ＣＥは、走査線Ｇ及び信号線Ｓと対向しているため、走査線Ｇ及び信号線Ｓから液晶層ＬＣに向かう不所望な電界の発生を抑制することができる。これにより、走査線Ｇ及び信号線Ｓの近傍における液晶分子ＬＭの配向不良の発生を抑制することができ、光漏れなどの表示品位の劣化を抑制することが可能となる。なお、共通電極ＣＥは、信号線Ｓ２と対向するスリットＳＬを有しているが、信号線Ｓ２は、赤色画素と青色画素との間に位置している。赤色画素及び青色画素は、緑色画素と比較して、比視感度の低い色の画素である。このため、たとえ信号線Ｓ２から液晶層ＬＣに向かう不所望な電界が発生したとしても、赤色画素及び青色画素での光漏れの影響はほとんどなく、表示品位の劣化を抑制することが可能である。
【００７３】
次に、他の構成例について説明する。なお、上記の構成例と同一構成については同一の参照符号を付して詳細な説明を省略する。
【００７４】
図９は、図６に示したスペーサＳＰを含む表示パネルＰＮＬをＥ−Ｆ線で切断した他の構成例を示す断面図である。  
図示した構成例は、図８に示した構成例と比較して、スペーサＳＰが第１基板ＳＵＢ１から離間したサブスペーサＳＳＰである点で相違している。すなわち、サブスペーサＳＳＰと第１配向膜ＡＬ１との間には、液晶層ＬＣが介在している。このようなサブスペーサＳＳＰは、図示したように、定常状態では、第１基板ＳＵＢ１から離間しているが、表示パネルＰＮＬに対して外部から局所的な衝撃が加わった際に第１基板ＳＵＢ１に接触することで衝撃を吸収する。これにより、外部から衝撃を加えた場合の圧縮変形に対する耐性を向上することが可能となる。  
このような構成例においても、上記構成例と同様の効果が得られる。
【００７５】
図１０は、スイッチング素子ＳＷ１乃至ＳＷ３の他の構成例を示す平面図である。  
図示した構成例は、図５に示した構成例と比較して、半導体層ＳＣ１乃至ＣＳ３がいずれも略Ｌ字状に形成された点、及び、走査線Ｇ２が分岐部ＧＡ１乃至ＧＡ３を有する点で相違している。分岐部ＧＡ１は、信号線Ｓ１及びＳ２の間において走査線Ｇ３に向かって延出している。分岐部ＧＡ２は、信号線Ｓ２及びＳ３の間において走査線Ｇ１に向かって延出している。分岐部ＧＡ３は、信号線Ｓ３及びＳ４の間において走査線Ｇ１に向かって延出している。半導体層ＳＣ１乃至ＣＳ３の各々は、分岐部ＧＡ１乃至ＧＡ３を含む走査線Ｇ２と２か所で交差している。以下に、スイッチング素子ＳＷ１乃至ＳＷ３の各々の構造について説明する。
【００７６】
スイッチング素子（第１スイッチング素子）ＳＷ１において、半導体層（第１半導体層）ＳＣ１の端部（第１端部）Ｅ１１は、走査線Ｇ２に対して走査線Ｇ１側に位置し、コンタクトホールＣＨ１１を介して信号線（第１信号線）Ｓ２と電気的に接続されている。半導体層ＳＣ１の端部（第２端部）Ｅ１２、及び、中継電極（第１中継電極）ＲＥ１は、いずれも走査線Ｇ２に対して走査線Ｇ３側に位置し、両者はコンタクトホールＣＨ１２を介して電気的に接続されている。
【００７７】
スイッチング素子（第２スイッチング素子）ＳＷ２において、半導体層（第２半導体層）ＳＣ２の端部（第３端部）Ｅ２１は、走査線Ｇ２に対して走査線Ｇ３側に位置し、コンタクトホールＣＨ２１を介して信号線（第２信号線）Ｓ３と電気的に接続されている。半導体層ＳＣ２の端部（第４端部）Ｅ２２、及び、中継電極（第２中継電極）ＲＥ２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置し、両者はコンタクトホールＣＨ２２を介して電気的に接続されている。
【００７８】
スイッチング素子ＳＷ３については、スイッチング素子ＳＷ２と同一構成であり、詳細な説明は省略するが、半導体層ＳＣ３の端部Ｅ３１は、走査線Ｇ２に対して走査線Ｇ３側に位置し、中継電極ＲＥ３及び半導体層ＳＣ３の端部Ｅ３２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。
【００７９】
このような構成例においても、図６に示した接続構造例を適用することができ、また、スペーサＳＰは、第１方向Ｘに交差する方向に並んだコンタクトホールＣＨ１及びＣＨ２の間に配置される。このため、上記構成例と同様の効果が得られる。
【００８０】
以上の各構成例では、第１絶縁基板１０と画素電極ＰＥ１乃至ＰＥ３との間に共通電極ＣＥを備えた第１基板ＳＵＢ１が適用されたが、これに限定されるものではない。例えば、第１絶縁基板１０と共通電極ＣＥとの間に画素電極ＰＥ１乃至ＰＥ３を備えた第１基板ＳＵＢ１が適用されても良い。この場合、画素電極ＰＥ１乃至ＰＥ３がいずれも平板状に形成され、且つ、共通電極ＣＥが画素電極ＰＥ１乃至ＰＥ３と対向するスリット状の開口を有する構成が適用可能である。
【００８１】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することができる。
【００８２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
ＰＮＬ…表示パネル  ＳＵＢ１…第１基板  ＳＵＢ２…第２基板  ＬＣ…液晶層
Ｇ…走査線  Ｓ…信号線  ＭＬ…金属層
ＳＷ…スイッチング素子  ＳＣ…半導体層  ＲＥ…中継電極
ＰＥ…画素電極  ＰＡ…コンタクト部  ＰＢ…電極部
ＣＨ…コンタクトホール
ＣＥ…共通電極  
ＳＰ…スペーサ  
ＣＦ…カラーフィルタ
【図１】
2017097281.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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