(57)【要約】【課題】ユニット間の信号線を削減する。【解決手段】第１ユニット２０１は、第１フレームパルス信号を生成し、第１フレームパルス信号と第２ユニット２０２が送信する第２フレームパルス信号とを比較し位相差を表す位相差情報を検出し、第２ユニット２０２を制御する制御信号２０４に、検出部２０８により取得された位相差情報を含めて送信する。第２ユニット２０２は、第２ユニット２０２より制御信号を受信し、制御信号に含まれる位相差に基づいて第２ユニット２０２内のクロック信号の位相を制御し、クロック信号に基づいて第２フレームパルス信号を生成し、第１ユニット２０１へ前記第２フレームパルス信号を送信する。【選択図】図２
2017103610.tif 000002
【特許請求の範囲】
【請求項１】
第１ユニットと第２ユニットとを備える伝送装置であって、
前記第１ユニットは、
クロック信号を生成するクロック生成部と、
前記クロック信号に基づいて第１フレームパルス信号を生成する第１フレームパルス生成部と、
前記第１フレームパルス信号と前記第２ユニットが送信する第２フレームパルス信号とを比較し、前記第１フレームパルス信号と前記第２フレームパルス信号との位相差情報を検出する検出部と、
前記第２ユニットを制御する制御信号に、前記検出部により検出された位相差情報を含めて送信する第１送信部と
を備え、
前記第２ユニットは、
前記第１ユニットより前記制御信号を受信する受信部と、
前記制御信号に含まれる位相差情報に基づいて前記第２ユニットが生成するクロック信号の位相を制御する制御部と、
前記第２ユニットが生成するクロック信号に基づいて第２フレームパルス信号を生成する第２フレームパルス生成部と、
前記第１ユニットへ前記第２フレームパルス信号を送信する第２送信部と
を備える伝送装置。
【請求項２】
前記第１ユニットの第１送信部は、前記位相差情報をコード化して前記制御信号に含める、請求項１に記載の伝送装置。
【請求項３】
前記第１ユニットの検出部は、
前記第１フレームパルス信号のパルスの発生から前記第２フレームパルス信号のパルスの発生までの時間長を計測する第１カウンタと、
前記第１フレームパルス信号の続いて発生する２パルス間に発生する前記第２フレームパルス信号のパルスの数を計測する第２カウンタと、
を備え、
前記第１カウンタが計測した時間長と前記第２カウンタが計測したパルス数に基づいて前記位相差情報を検出する、請求項１または２に記載の伝送装置。
【請求項４】
前記第２ユニットの制御部は、前記受信部が受信した前記制御信号に含まれる前記第２カウンタが計測したパルスの数が２以上であれば、前記第２ユニット内のクロック信号の周波数を小さくする、請求項３に記載の伝送装置。
【請求項５】
前記第２ユニットの制御部は、前記受信部が受信した前記制御信号に含まれる前記第２カウンタが計測したパルスの数が０または１であるとき、前記第１カウンタが計測した時間長が大きくなる傾向にあれば、前記第２ユニット内のクロック信号の周波数を大きくする、請求項３に記載の伝送装置。
【請求項６】
前記第２ユニットの制御部は、前記受信部が受信した前記制御信号に含まれる前記第２カウンタが計測したパルスの数が０または１であるとき、前記第１カウンタが計測した時間長が小さくなる傾向にあれば、前記第２ユニット内のクロック信号の周波数を小さくする、請求項３に記載の伝送装置。
【請求項７】
前記第２ユニットの第２フレームパルス生成部は、前記受信部が受信した制御信号に含まれる前記第２カウンタの値を用いて算出される数値に応じた周波数の第２フレームパルス信号を生成し、
前記第２ユニットの制御部は、前記受信部が受信した制御信号に含まれる前記第２カウンタの値を前記数値に加算または減算する、請求項３から６のいずれか一に記載の伝送装置。
【請求項８】
前記第１フレームパルス信号と前記第２フレームパルス信号の位相が一致したことを前記検出部が検出すると、
前記第１ユニットの第１フレームパルス生成部は、第１フレームパルス信号の周波数を前記検出前より小さくし、
前記第２フレームパルス生成部は、第２フレームパルス信号の周波数を前記検出の前より小さくする、請求項１から７のいずれか一に記載の伝送装置。
【請求項９】
他ユニットの生成する第１フレームパルス信号の位相を制御するユニットであり、
クロック信号を生成するクロック生成部と、
前記クロック信号に基づいて第２フレームパルス信号を生成するフレームパルス生成部と、
前記第２フレームパルス信号と前記第１フレームパルス信号とを比較し、前記第２フレームパルス信号と前記第１フレームパルス信号との位相差情報を検出する検出部と、
前記他ユニットを制御する制御信号に、前記検出部により検出された位相差情報を含めて送信する送信部と
を備えるユニット。
【請求項１０】
前記送信部は、前記位相差情報をコード化して前記制御信号に含める、請求項９に記載のユニット。
【請求項１１】
前記検出部は、
前記第２フレームパルス信号のパルスの発生から前記第２フレームパルス信号のパルスの発生までの時間長を計測する第１カウンタと、
前記第２フレームパルス信号の続いて発生する２パルス間に発生する前記第１フレームパルス信号のパルスの数を計測する第２カウンタと、
を備え、
前記第１カウンタが計測した時間長と前記第２カウンタが計測したパルス数とに基づいて前記位相差情報を検出する、請求項９または１０に記載のユニット。
【請求項１２】
前記第２フレームパルス信号と前記第１フレームパルス信号の位相の一致を前記検出部が検出すると、前記フレームパルス生成部は、第２フレームパルス信号の周波数を、前記検出の前より、小さくする、請求項９から１１のいずれか一に記載のユニット。
【請求項１３】
クロック信号を生成するクロック生成部を有し、前記クロック生成部が生成するクロック信号の位相が他ユニットにより制御されるユニットであり、
前記他ユニットが生成する第１フレームパルス信号と、前記他ユニットに送信した第２フレームパルス信号との位相差情報が含まれる制御信号を前記他ユニットより受信する受信部と、
前記制御信号に含まれる位相差情報に基づいて前記クロック生成部が生成するクロック信号の位相を制御する制御部と、
前記クロック生成部が生成するクロック信号に基づいて第２フレームパルス信号を生成するフレームパルス生成部と、
を備えるユニット。
【請求項１４】
前記位相差情報は、コード化されている、請求項１３に記載のユニット。
【請求項１５】
前記他ユニットは、前記第１フレームパルス信号のパルスの発生から前記フレームパルス信号のパルスの発生までの時間長を計測する第１カウンタと、
前記第１フレームパルス信号の続いて発生する２パルス間に発生する前記フレームパルス生成部が生成する前記第２フレームパルス信号のパルスの数を計測する第２カウンタと、
を備え、
前記位相差情報には、前記第１カウンタが計測した時間長と前記第２カウンタが計測したパルス数が含まれ、
前記制御部は、前記受信部が受信した前記制御信号に含まれる、前記第２カウンタが計測したパルスの数が２以上であれば、前記クロック生成部が生成するクロック信号の周波数を小さくする、請求項１３または１４に記載のユニット。
【請求項１６】
前記制御部は、前記受信部が受信した前記制御信号に含まれる、前記第２カウンタが計測したパルスの数が０または１であるとき、前記第１カウンタが計測した時間長が大きくなる傾向にあれば、前記クロック生成部が生成するクロック信号の周波数を大きくする、請求項１５に記載のユニット。
【請求項１７】
前記制御部は、前記受信部が受信した前記制御信号に含まれる、前記第２カウンタが計測したパルスの数が０または１であるとき、前記第１カウンタが計測した時間長が小さくなる傾向にあれば、前記クロック生成部が生成するクロック信号の周波数を小さくする、請求項１５に記載のユニット。
【請求項１８】
前記フレームパルス生成部は、前記受信部が受信した制御信号に含まれる、前記第２カウンタの値、を用いて算出される数値に応じた周波数のフレームパルス信号を生成し、
前記制御部は、前記受信部が受信した制御信号に含まれる前記第２カウンタの値を前記数値に加算または減算する、請求項１５から１７のいずれか一に記載のユニット。
【請求項１９】
前記第１フレームパルス信号と前記第２フレームパルス信号の同期が検出されると、前記フレームパルス生成部は、生成するフレームパルス信号の周波数が、前記検出の前より、小さくする、請求項１３から１８のいずれか一に記載のユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
開示は、伝送装置およびユニットに関する。
【背景技術】
【０００２】
伝送装置は、複数のユニットを含む。これらの複数のユニット間において、信号を欠落させることなく送受信するために、各ユニットにおいて使用されるクロック信号およびフレームパルス信号それぞれの同期の確立が行われる。
【０００３】
複数のユニット間においてクロック信号の同期を確立する手法として、次の手法が知られている。例えば、複数のユニットの中の第１ユニットから第１ユニットとは別のユニットである第２ユニットに基準となる基準クロック信号を送信し、第２ユニットが生成するクロック信号を第１ユニットに返送する。第１ユニットにおいては、返送されたクロック信号と基準クロック信号との位相の比較を行ない、第２ユニットに比較の結果をフィードバックする。第２ユニットは、フィードバックされた比較の結果に基づいてクロック信号の位相を補正する。
【０００４】
また、クロックの同期に関連し、位相比較に演算回路を用いて、クロックの変動量の制御を行なう手法も知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５２８２４号公報
【特許文献２】特開平１０−２００５１５号公報
【特許文献３】特開平１０−２５７０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、伝送装置の大容量化が進められ、伝送装置に収容するユニットの数が増加している。このため、ユニットに接続する信号線の数が増加している。
【０００７】
上述した手法においては、１クロック信号に対して、少なくとも２本の信号線が必要である。これは、第１ユニットから第２ユニットへ基準クロック信号を送信するための少なくとも１本の信号線および第２ユニットから第１ユニットへクロック信号を返送するための少なくとも１本が必要となるからである。
【０００８】
クロック信号の同期に加え、フレームパルスの同期を第１ユニットおよび第２ユニット間で行なうとすれば、更に少なくとも２本の信号線が必要となる。
【０００９】
したがって、ユニット数の増加とともに、ユニットに接続する信号線の数が増加する。
【００１０】
以上の状況に鑑み、本開示の目的の一つは、ユニットに接続する信号線の数を削減することである。
【課題を解決するための手段】
【００１１】
そこで、一つの側面において、第１ユニットと第２ユニットとを備える伝送装置を提供する。第１ユニットは、クロック信号を生成するクロック生成部と、クロック信号に基づいて第１フレームパルス信号を生成する第１フレームパルス生成部と、第１フレームパルス信号と第２ユニットが送信する第２フレームパルス信号とを比較し前記第１フレームパルス信号と第２フレームパルス信号との位相差を表す位相差情報を取得する比較部と、第２ユニットを制御する制御信号に、比較部により取得された位相差情報を含めて送信する第１送信部とを備える。第２ユニットは、第１ユニットより制御信号を受信する第２受信部と、制御信号に含まれる位相差に基づいて第２ユニット内のクロック信号の位相を制御する制御部と、第２ユニット内のクロック信号に基づいて第２フレームパルス信号を生成する第２フレームパルス生成部と、第１ユニットへ前記第２フレームパルス信号を送信する第２送信部とを備える。
【発明の効果】
【００１２】
一つの側面において、ユニットに接続する信号線の数を削減することができる。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に係る伝送装置の本体（筐体）の正面図である。
【図２】一実施形態に係る伝送装置の機能ブロック図である。
【図３】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスの一例を示す図である。
【図４】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスおよび第２ユニットにおいて生成されるフレームパルスを比較する一例を示す図である。
【図５】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスおよび第２ユニットにおいて生成されるフレームパルスを比較して説明するための図である。
【図６】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスおよび第２ユニットにおいて生成されるフレームパルスを比較して説明するための図である。
【図７】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスおよび第２ユニットにおいて生成されるフレームパルスを比較して説明するための図である。
【図８】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号のフォーマットの一例を示す図である。
【図９】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号の一例を示す図である。
【図１０】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号の一例を示す図である。
【図１１】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号の一例を示す図である。
【図１２】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号のフォーマットの一例を示す図である。
【図１３】一実施形態に係る伝送装置の第１ユニットから第２ユニットに伝送される制御信号のフォーマットの一例を示す図である。
【図１４】一実施形態に係る伝送装置の第２ユニットが生成するクロックの制御を説明するための図である。
【図１５】一実施形態に係る伝送装置の第１ユニットにおいて生成されるフレームパルスおよび第２ユニットにおいて生成されるフレームパルスを比較して説明するための図である。
【図１６】一実施形態に係る伝送装置の第１ユニットにおける処理の一例を示す図である。
【図１７】一実施形態に係る伝送装置の第１ユニットが備える周波数差分検出回路の構成の一例を示す図である。
【図１８】一実施形態に係る伝送装置の第２ユニットが備える周波数差分コード値変換回路の構成の一例を示す図である。
【図１９】一実施形態に係る伝送装置の第１ユニットが備える周波数差分検出回路の構成の一例を示す図である。
【図２０】比較例に係る伝送装置の機能ブロック図である。
【発明を実施するための形態】
【００１４】
以下、実施形態について図面を参照しながら説明する。
【００１５】
図１は、一実施形態に係る伝送装置の本体（筐体１００）の正面図である。筐体１００は、図に対して上方に位置する上段１０１と下方に位置する下段１０２とを有し、それぞれの段の複数のスロット１０３、…、１０４、…に複数のユニットが装着可能となっている。各スロットには、複数のコネクタ１０５が配置されている。また、各スロットには、ユニットが挿抜可能に装着され、装着時には各ユニットのコネクタとスロットのコネクタとが互いに対向し接続される。この接続により、スロットおよびユニットのコネクタのピンが電気的に接続されるとともに、スロットにユニットが物理的にも接続される。必要に応じて、ユニットの筐体１００へのネジ止めなどもされる。筐体１００は、コネクタのピンを介して各ユニットを接続する配線などを収容している。筐体１００は、バックワイアリングボード（ＢＷＢ）としての機能を有する。
【００１６】
図１においては、筐体１００は、４コネクタが配置されているスロット、１２コネクタが配置されているスロット、１０コネクタが配置されているスロットを有している。配置されているスロットの数の違いは、スロットに装着可能なユニットの種類に対応させることができる。例えば、４コネクタが配置されているスロットには、光ファイバ通信のＯＮＵ（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）の機能を有するユニットが装着可能である。ＯＮＵの機能を有するユニットの筐体のコネクタと接続する反対側には、光ケーブルなどのコネクタが配置される。また、１２コネクタが配置されているスロットには、他のユニット間のスイッチ機能を有するユニットが装着可能である。また、１０コネクタが配置されているスロットには、管理制御ユニット（Ｍａｎａｇｅｍｅｎｔ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ（ＭＣＵ））が装着可能となっている。なお、伝送装置は、光ファイバ通信に限らず、他の通信に使用することができる。例えば、伝送装置は、携帯無線通信の基地局を構成する装置としても使用することができる。
【００１７】
管理制御ユニットは、他のユニットの動作状況を管理する機能を有する。すなわち、管理制御ユニットには、制御用の端末装置などが接続され、端末装置などから入力されるコマンドなどにしたがって、他のユニットの動作状況の設定を行なう。例えば、他のユニットに対してネットワークアドレスを設定したり、ネットマスクを設定したりする。また、管理制御ユニットは、他のユニットの稼働状況を監視し、その結果を端末装置などに表示する。例えば、管理制御ユニットは、他のユニットが処理したパケット数などをユニットに問い合わせて取得する。また、管理制御ユニットは、他のユニットに故障などが発生していないかどうかの監視も行ない、故障時の対応を行なう。このために、管理制御ユニットは、他のユニットとデータ通信を行ない制御信号の送受信を行なうことができる。
【００１８】
また、管理制御ユニットは、筐体１００に装着されている他のユニットが生成するフレームパルスを管理制御ユニットが生成するフレームパルスに同期させる機能を有する。このために、以下に説明するように他のユニットが発生するフレームパルスが筐体１００を介して管理制御ユニットに送信される。管理制御ユニットは、他のユニットが生成するフレームパルスを自身が生成するフレームパルスに同期させるためのフィードバック情報を他のユニットに送信する。ここに、管理制御ユニットは、送信する制御信号にフィードバック情報を含めることができる。この場合、管理制御ユニットは、制御信号にフィードバック情報をコード化して含めて送信することができる。「含めて送信する」とはフィードバック情報を他の情報とともに送信することを意味する。他の情報としては、他のユニットに設定するネットワークアドレスなどのネットワーク情報や通信フレームに設定するオーバヘッド情報などがある。このようにフィードバック情報をコード化することにより、フィードバック情報をデジタル情報として表現可能となる。これにより、上述のような他の情報とともに送信することが可能となる。また、コード化により、必要なビット数を削減することも可能となる。
【００１９】
以下の説明において、管理制御ユニットを「第１ユニット」あるいは「ＭＣＵ」と称し、他のユニットを「第２ユニット」あるいは「ＰＩＵ」と称して、フレームパルスの同期について説明する。なお、ＰＩＵは、Ｐｌｕｇ  Ｉｎ  Ｕｎｉｔの略である。
【００２０】
図２は、一実施形態に係る伝送装置の機能ブロック図を示す。伝送装置２００は、ＭＣＵ２０１と、ＰＩＵ２０２と、ＢＷＢ２０３と、を有する。上述のように、ＭＣＵ２０１およびＰＩＵ２０２はＢＷＢ２０３の機能を提供する筐体１００のスロットに装着される。ＭＣＵ２０１およびＰＩＵ２０２は、ＢＷＢ２０３を介して信号を送受信することができる。また、ＭＣＵ２０１は、ＰＩＵ２０２からＢＷＢ２０３を介して、ＰＩＵ２０２が生成するフレームパルス信号２０５を受信することが可能となっている。なお、フレームパルス信号２０５を比較フレームパルス信号２０５または第２フレームパルス信号２０５と称する場合があり、フレームパルス信号２０５に含まれるパルスを比較フレームパルスまたは第２フレームパルスと称する場合がある。また、図には示していないが、ＢＷＢ２０３は、ＭＣＵ２０１およびＰＩＵ２０２に電源を供給することが可能となっていてもよい。
【００２１】
ＭＣＵ２０１およびＰＩＵ２０２の動作の一例は次の通りである。ＭＣＵ２０１とＰＩＵ２０２とのそれぞれがパルスの同期した（あるいは、ＭＣＵ２０１およびＰＩＵ２０２のパルスの同期が確立した）フレームパルス信号を生成するために、ＰＩＵ２０２は、生成した比較フレームパルス信号２０５をＭＣＵ２０１に送信する。ＭＣＵ２０１は、自身が生成したフレームパルス信号と比較フレームパルス信号との位相差を検出し、検出した結果をコード化した情報として制御信号２０４に含めてＰＩＵ２０２に送信しフィードバックする。位相差には、ＭＣＵ２０１が生成したフレームパルス信号とＰＩＵ２０２が生成したフレームパルス信号との周波数の差が含まれる。また、位相差には、ＭＣＵ２０１が生成したフレームパルス信号に含まれるパルスとＰＩＵ２０２が生成したフレームパルス信号に含まれるパルスとの間における同期の確立の有無が含まれる。また、何パルスの同期により同期が確立したと検出されたかの情報も位相差に含まれ得る。
【００２２】
ＰＩＵ２０２においては、制御信号２０４に含まれている位相差をコード化して表わす情報に応じて、比較フレームパルス信号を生成するためのクロック信号の発振を制御する。例えば、比較フレームパルス信号の周波数が、ＭＣＵ２０１の生成するフレームパルス信号（以下、基準フレームパルス信号あるいは第１フレームパルス信号という。）の周波数より小さければ、クロック信号の発振の周波数を大きくする。また、比較フレームパルス信号の周波数が、基準フレームパルス信号の周波数より大きければ、クロック信号の発振の周波数を小さくする。また、比較フレームパルス信号の周波数と基準フレームパルス信号の周波数とが同じであるが、比較フレームパルス信号のパルスと基準フレームパルス信号のパルスが同期していなければ、同期するようにクロック信号を制御する。これにより、比較フレームパルス信号が基準フレームパルス信号と同期する制御が行われる。また、ＰＩＵ２０２内で生成されるクロック信号がＭＣＵ２０１内で生成されるクロック信号と同期する制御が行われる。なお、基準フレームパルス信号に含まれるパルスを基準フレームパルスあるいは第１フレームパルスという。
【００２３】
より具体的には、ＭＣＵ２０１は、内部にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備え、所定のクロック信号に同期したクロック信号（以下、「基準クロック信号」と称する場合がある。）を生成し、クロック信号を分周して基準フレームパルス信号を生成する。また、ＰＩＵ２０２は、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）２３０の出力値により印加される電圧が変化するＶＣＸＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｘｔａｌ  Ｏｓｃｉｌｌａｔｏｒ）２３１を有するＰＩＵ内基準クロック生成部を備え、ＰＩＵ内基準クロック生成部が生成するクロック信号を分周して比較フレームパルス信号を生成する。生成された比較フレームパルス信号はＭＣＵ２０１に送信される。ＭＣＵ２０１は基準フレームパルス信号に対する比較フレームパルス信号の位相差を検出する。
【００２４】
ＰＩＵ２０２は、ＭＣＵ２０１から送信される制御信号２０４に含まれている位相差をコード化して表わす情報であるデジタルデータをＤＡＣ２３０に出力する。このとき、制御信号２０４に含まれている位相差をコード化して表わす情報により、基準フレームパルス信号と比較フレームパルス信号との位相が同じであれば、ＰＩＵ２０２はＤＡＣ２３０に入力する値を維持する。基準フレームパルス信号に対して比較フレームパルス信号の周波数が大きい場合には、ＤＡＣ２３０に入力する値を減少させる。例えば、現在の値から、コード化された情報が表わす値を減じた値をＤＡＣ２３０に出力する。また、基準フレームパルス信号に対して比較フレームパルス信号の周波数が小さければ、ＤＡＣ２３０に入力する値を増加させる。例えば、現在の値から、コード化された情報が表わす値を加えた値をＤＡＣ２３０に出力する。したがって、コード化された情報には、基準フレームパルス信号と比較フレームパルス信号との周波数の差に応じて変化する値を含めることができる。このような値がコード化された情報を含めることにより、基準フレームパルス信号と比較フレームパルス信号との周波数が大きければ、比較フレームパルス信号の周波数を大きく変動させることができる。したがって、より短時間にて基準フレームパルス信号と比較フレームパルス信号との位相を同じにすることができる。
【００２５】
まず、ＭＣＵ２０１について説明する。ＭＣＵ２０１は、装置内基準クロック生成部２０６と、装置内フレームパルス生成部２０７と、周波数差分検出回路２０８と、制御信号生成回路２０９とを備える。
【００２６】
装置内基準クロック生成部２０６は、筐体１００に装着されたＭＣＵ２０１が基準フレームパルスを生成するための基準となる基準クロック信号を生成する。装置内基準クロック生成部２０６を単に「第１クロック生成部２０６」と称する場合がある。装置内基準クロック生成部２０６は、選択器２１０と、位相比較器２１１と、ラグリードフィルタ２１２と、ＶＣＸＯ２１３と、分周回路２１４と、位相比較周波数生成器２１５とを備える。
【００２７】
選択器２１０は、装置内基準クロック生成部２０６が生成するクロック信号の基準となるクロック信号の選択を行なう。図２においては、選択器２１０は、外部同期クロック信号、ＬＩＮＥ抽出クロック信号および内部クロック信号から装置内基準クロック生成部２０６が生成するクロック信号の基準となる信号を選択することができる。外部同期クロック信号は、伝送装置の外部に設置されたクロック信号生成装置から供給されるクロック信号である。ＬＩＮＥ抽出クロック信号は、他の伝送装置から受信される通信信号から抽出されるクロック信号である。内部クロック信号は、伝送装置の筐体１００内部に設置されたクロック生成装置が生成するクロック信号である。
【００２８】
伝送装置２００が他の伝送装置に対する主局となる場合には、選択器２１０は、内部クロック信号を選択する。また、伝送装置２００が他の伝送装置に対する従局となる場合には、選択器２１０は、外部クロック信号またはＬＩＮＥ抽出クロック信号を選択する。
【００２９】
選択器２１０により選択されたクロック信号は、位相比較器２１１に出力される。
【００３０】
位相比較器２１１は、選択器２１０が出力するクロック信号の位相と位相比較周波数生成器２１５が出力するクロック信号の位相とを比較し、比較結果をラグリードフィルタ２１２に出力する。
【００３１】
ラグリードフィルタ２１２は、位相比較器２１１が出力する位相の比較結果に応じてＶＣＸＯ２１３の発振周波数を補正する電圧信号を生成し、ＶＣＸＯ２１３に発振周波数を補正する電圧信号を出力する。
【００３２】
ＶＣＸＯ２１３は、ラグリードフィルタ２１２が出力する電圧信号により周波数を補正した発振信号を生成し、分周回路２１４に出力する。
【００３３】
分周回路２１４は、ＶＣＸＯ２１３が生成した発振信号を分周し、基準クロック信号を生成する。分周回路２１４は、生成した基準クロック信号を、位相比較周波数生成器２１５と装置内フレームパルス生成部２０７とに出力する。
【００３４】
位相比較周波数生成器２１５は、分周回路２１４が出力した基準クロック信号を、選択器２１０により選択されたクロック信号と位相の比較が可能となるように変換する。例えば、分周回路２１４により分周されたクロック信号を逓倍し、周波数を上げたクロック信号を生成し、位相比較器２１１に出力する。
【００３５】
したがって、位相比較器２１１と、ラグリードフィルタ２１２と、ＶＣＸＯ２１３と、分周回路２１４と、位相比較周波数生成器２１５とにより、ＰＬＬ回路が形成される。このＰＬＬ回路により、選択器２１０により選択されたクロック信号に同期した基準クロック信号が生成される。
【００３６】
装置内フレームパルス生成部２０７は、装置内基準クロック生成部２０６が生成した基準クロック信号に基づいて、装置内の他のユニット（ＰＩＵ２０２）が生成するフレームパルスの基準となる基準フレームパルスを生成する。装置内フレームパルス生成部２０７を「第１フレームパルス生成部２０７」と称する場合がある。
【００３７】
装置内フレームパルス生成部２０７は、分周回路２１６と、デコーダ２１７とを有する。
【００３８】
分周回路２１６は、装置内基準クロック生成部２０６が生成した基準クロック信号を分周する。例えば、分周回路２１６は、カウンタを用いて分周を行なう。分周回路２１６は、分周した基準クロック信号をデコーダ２１７に出力する。基準クロック信号が例えば３８．８８ＭＨｚである場合には、４８６０ビットのカウンタにより分周を行ない、８ＫＨｚのクロック信号に分周し、デコーダ２１７に出力する。
【００３９】
デコーダ２１７は、分周回路２１６が出力するクロック信号を基準フレームパルス信号に変換し、周波数差分検出回路２０８に出力する。例えば、分周回路２１６が上述のように４８６０ビットのカウンタであれば、デコーダ２１７は、カウンタの出力が４８５９となったときに１（あるいはＨ）を出力し、他の出力において０（あるいはＬ）を出力する。これにより、基準クロック信号が３８．８８ＭＨｚである場合には、デコーダ２１７は、図３に示す８ＫＨｚの基準フレームパルス信号を生成する。
【００４０】
周波数差分検出回路２０８は、装置内フレームパルス生成部２０７が出力する基準フレームパルス信号と、ＰＩＵ２０２からＢＷＢ２０３を介して送信される比較フレームパルス信号２０５との位相差を検出する。例えば、周波数差分検出回路２０８は、基準フレームパルス信号と比較フレームパルス信号との周波数の差を検出することにより位相差を検出する。また、基準フレームパルスの発生から比較フレームパルスの発生までの置換長を計測し、位相差を検出する。
【００４１】
周波数差分検出回路２０８は、検出した位相差を表す信号を、制御信号生成回路２０９に出力する。あるいは、周波数差分検出回路２０８は取得した位相差から計算される情報を表す信号を制御信号生成回路２０９に出力する。なお、基準フレームパルス信号と比較フレームパルス信号との位相差または位相差から計算される値を表わす情報を位相差情報という場合がある。なお、周波数差分検出回路２０８を「検出部２０８」と称する場合がある。
【００４２】
図４は、装置内フレームパルス生成部２０７が出力する基準フレームパルス信号４０１と、ＰＩＵ２０２からＢＷＢ２０３を介して送信される比較フレームパルス信号４０２、４０３および４０４との比較の一例を説明する図である。基準フレームパルス信号４０１と比較フレームパルス信号４０２とを比較すると、比較フレームパルス信号４０２の方が基準フレームパルス信号４０１に対して周波数が小さい。また、基準フレームパルス信号４０１と比較フレームパルス信号４０２とは同期していない。このため、周波数差分検出回路２０８は、比較フレームパルス信号が、基準フレームパルス信号に対して周波数が低いことと、基準パルス信号と同期しているかいないこと、とを表す信号を制御信号生成回路２０９に出力する。具体的には、同期しているかいないことを表す信号として、同期していれば１、同期していなければ０となる論理値信号を用いることができる。例えば、周波数差分検出回路２０８は比較フレームパルス信号４０２の周波数から基準フレームパルス信号４０１の周波数を減算した結果である負の値を出力する。また、周波数差分検出回路２０８は、比較フレームパルスと基準フレームパルスとが同期していないことを表す論理値信号として０を出力する。
【００４３】
なお、基準フレームパルス信号は、伝送装置２００内の同期タイミングを表わしているので、図４において「装置内同期タイミング」と表記している。同様に、比較フレームパルス信号は、ＰＩＵ２０２における同期タイミングを表わしているので、「ＰＩＵ同期タイミング」と表記している。
【００４４】
次に、基準フレームパルス信号４０１と比較フレームパルス信号４０３とを比較すると、比較フレームパルス信号４０３は、基準フレームパルス信号４０１と同じ周波数であるか近似周波数であり、かつ、基準フレームパルス信号４０１と同期している。このため、周波数差分検出回路２０８は、比較フレームパルス信号４０２が基準フレームパルス信号４０１と同じ周波数であるか近似周波数であり、同期していることを表す信号を制御信号生成回路２０９に出力する。このとき、周波数差分検出回路２０８は、比較フレームパルス信号の周波数から基準パルス信号の周波数を減算した結果である０および論理値信号として１を出力する。ここに同期しているとは、二つの信号のパルスのＡＮＤ演算の結果が０にならないことをいう。
【００４５】
基準フレームパルス信号４０１と比較フレームパルス信号４０４とを比較すると、比較フレームパルス信号４０４の方が基準フレームパルス信号４０１より周波数が大きい。また、基準フレームパルス信号４０１と比較フレームパルス信号４０４とは同期していない。このため、周波数差分検出回路２０８は、比較フレームパルス信号４０４が基準フレームパルス信号４０１に対して周波数が大きいことと、基準パルスと同期していないこととを表す信号を制御信号生成回路２０９に出力する。具体的には、周波数差分検出回路２０８は、比較フレームパルス信号の周波数から基準フレームパルス信号の周波数を減算した結果である正の値および論理値信号として０を出力する。
【００４６】
また、周波数差分検出回路２０８は、基準パルス信号と比較フレームパルスとの位相差を検出するために、位相カウンタとフレームカウンタとを備えていてもよい。
【００４７】
位相カウンタは、２つの基準フレームパルス間において、基準フレームパルスが発生してから比較フレームパルスの発生までの時間長を計測する。ここに２つの基準フレームパルスとは、時間的に続けて発生し、時間的に隣接している基準フレームパルスをいう。このために位相カウンタは、例えば、基準パルス信号および比較フレームパルス信号よりも大きい周波数を有するパルス信号のパルスをカウントする。例えば、分周回路２１４の出力する信号と同じ周波数のパルスをカウントする。また、位相カウンタは、分周回路２１４の出力する信号の立下りをカウントし、基準フレームパルスの立下り時に値がリセットされ、比較フレームパルスの立下り時のカウント値が保持される。
【００４８】
以下、上述の例である分周回路２１４が３８．８８ＭＨｚの信号を出力し、基準フレームパルス信号の周波数が８ＫＨｚである場合について説明する。この場合、位相カウンタは、０から４８５９までをカウントすることになる。
【００４９】
フレームカウンタは、２つの基準フレームパルス間に発生するフレームパルスの数をカウントする。フレームカウンタは、基準パルスにより値がリセットされる。例えば、フレームカウンタは、比較フレームパルスの立下りをカウントし、基準パルスの立下りによりリセットされる。
【００５０】
周波数差分検出回路２０８は、基準フレームパルスの発生時に、位相カウンタの値とフレームカウンタの値とを読み取る。周波数差分検出回路２０８は、例えば、基準パルスの立下り時直前の位相カウンタの値とフレームカウンタの値とを読み取る。
【００５１】
図５は、比較フレームパルス信号の方が基準パルス信号に対して周波数が小さい場合の位相カウンタの動作とフレームカウンタの動作とを説明する図である。図５においては、比較フレームパルス信号の周波数が基準パルス信号の周波数よりも小さいので、図５においては、基準フレームパルス５０２および基準フレームパルス５０３の間には、フレームパルスの立下りは存在していない。言い換えると、比較フレームパルス５０１と比較フレームパルス５０４との間に基準フレームパルス５０２と基準フレームパルス５０３とが存在する。
【００５２】
このため、基準フレームパルス５０２により位相カウンタがリセットされ、次の基準フレームパルス５０３においては、位相フレームのカウンタ値は再び０にリセットされ、その後、比較フレームパルス５０４が発生している。したがって、基準フレームパルス５０３の次の基準フレームパルスにおいては、位相カウンタの値として、４９５９よりも小さい値が読み取られることになる。比較フレームパルス信号の周波数が基準パルス信号の周波数に対して大きい場合（比較フレームパルス信号の周期が小さい場合）には、連続する２つの基準フレームパルスのときに読み取られる位相カウンタの値は、通常は、増加する傾向にあるといえる。一実施形態においては、このような傾向を検出することにより、周波数の大小を検出することができる。例外は、図５のように、比較フレームパルス間に基準フレームパルスが２つ存在する場合である。この場合は、連続する２つの基準パルスのときに読み取られる位相カウンタの値は、一時的に減少する。
【００５３】
また、フレームカウンタは、基準フレームパルス５０３によりリセットされ、比較フレームパルス５０４によりカウントアップされる。また、周波数差分検出回路２０８は、基準フレームパルス５０３の次の基準フレームパルスによりフレームカウンタの値を読み取る。この結果、１が読み取られることになる。比較フレームパルス信号２０５の周波数が基準パルス信号の周波数に対して低い場合には、フレームカウンタの値は０または１が読み取られる。したがって、少ないビット数の比較により検出が可能であり、回路規模を小さくすることができる。
【００５４】
次に、図６に、基準フレームパルス信号と比較フレームパルス信号との周波数が等しく、また、同期している場合を示す。この場合、基準フレームパルス信号のパルス６０１と比較フレームパルス６０２とが一致し、また、基準フレームパルス６０３と比較フレームパルス６０４とが一致する。例えば、比較フレームパルス６０４の立下り時には、周波数差分検出回路２０８は、位相カウンタの値として４８５９を読み取り、フレームカウンタの値として、０を読み取る。
【００５５】
図７は、比較フレームパルス信号の方が基準フレームパルス信号に対して高周波数である場合の位相カウンタの動作とフレームカウンタの動作とを説明する図である。図７においては、比較フレームパルス信号の周波数が基準フレームパルス信号よりも高いので、基準フレームパルス７０１および７０４の間に２つの比較フレームパルス７０２および７０３が存在する。このため、フレームカウンタの値が２以上であれば、比較フレームパルス信号の方が基準フレームパルス信号に対して高周波数であることを検出することができる。また、フレームカウンタの値が０または１であるときには、連続する２つの基準パルスのときに読み取られる位相カウンタの値は、減少する傾向にあるといえる。
【００５６】
なお、位相カウンタを「第１カウンタ」と称し、フレームカウンタを「第２カウンタ」と称する場合がある。
【００５７】
制御信号生成回路２０９は、周波数差分検出回路２０８により出力される基準フレームパルス信号と比較フレームパルスとの位相の差を表す信号を受信し、ＰＩＵ２０２にフレームパルスの補正を行なうためのデータを含む制御信号を生成する。また、制御信号生成回路２０９は、制御信号をＰＩＵ２０２に送信する。この意味において、制御信号生成回路２０９を「送信部２０９」あるいは「第１送信部２０９」と称することがある。制御信号は、フレームパルスの補正を行なうためのデータに加えて、ＰＩＵのクロック信号およびフレームパルス信号の生成に関係しない他の部の設定などのためのデータ（例えば、コマンドおよび必要な引数）を含むことができる。
【００５８】
制御信号生成回路２０９は、制御レジスタ２１９と、フレームカウンタ２２０と、制御フレーム生成器２２２とを有する。制御レジスタ２１９は、周波数差分検出回路２０８により出力された基準フレームパルス信号と比較フレームパルス信号との周波数の差および同期の有無を表す信号をコード化したデータとして記憶する。また、制御レジスタ２１９は、ＰＩＵ２０２の設定などのためのコマンドなどを記憶することもできる。フレームカウンタ２２０は、発振器２２１により発振される信号に応じて、制御信号に付与されるフレーム番号をカウントする。制御フレーム生成器２２２は、制御レジスタ２１９に記憶されたデータと、フレームカウンタ２２０の値とを用いて制御信号２０４を生成し、ＰＩＵ２０２に送信する。
【００５９】
図８に、制御信号生成回路２０９が、周波数差分検出回路２０８により出力される位相の差を表す信号をコード化したフォーマットの例を示す。図８に一例を示すフォーマットは、基準フレームパルス信号と比較フレームパルス信号との周波数の差および同期の有無を表す信号をコード化したデータを表わす。例えば、位相カウンタの値が、Ｄ００−Ｄ１５の１６ビットに２進数を表すビット列として格納され、フレームカウンタの値が、Ｄ１６−Ｄ２３の８ビットに２進数を表すビット列として格納される。また、Ｄ２４−Ｄ２７の４ビットに、基準フレームパルスと比較フレームパルスとが一致したかどうかを表す値（同期タイミング一致・不一致信号の値）が２進数を表すビット列として格納される。また、Ｄ２８−Ｄ３１には、基準フレームパルスと比較フレームパルスとが、連続したパルス（例えば、３連続パルス）において一致したかどうかを表す値（同期保護信号の値）が２進数を表すビット列として格納される。
【００６０】
図９は、図５に示すように、比較フレームパルス信号５００−２の方が基準フレームパルス信号５００−１よりも周波数が小さい場合の基準フレームパルス信号５００−１と比較フレームパルス信号５００−２との周波数の差および同期の有無を表す信号をコード化したデータの一例を示す図である。この場合、位相カウンタの値を２進数によりコード化した０でない値を表すビット列がＤ００−Ｄ１５に格納され、フレームカウンタの値を２進数によりコード化した０または１を表すビット列がＤ１６−Ｄ２３に格納される。また、基準フレームパルス５０２、５０３と比較フレームパルス５０１、５０４とが一致したかどうかを表す０をコード化したビット列がＤ２４−Ｄ２７に格納される。基準フレームパルス５０２、５０３と比較フレームパルス５０１、５０４とが、続く複数パルスにおいて一致したかどうかを表す０をコード化したビット列がＤ２８−Ｄ３１に格納されている。
【００６１】
図１０は、図６に示すように、比較フレームパルス信号６００−２と基準フレームパルス信号６００−１とが同じ周波数であり、かつ、同期している場合の基準フレームパルス信号６００−１と比較フレームパルス信号６００−２との周波数の差および同期の有無を表す信号をコード化したデータの一例を示す図である。図１０の場合には、比較フレームパルス６０２、６０４と基準パルス６０１、６０３とが同期し一致している場合の基準フレームパルス信号６００−１と比較フレームパルス信号６００−２との周波数とが一致しかつ同期している。このため、Ｄ２４−Ｄ２７にはコード化した１が格納され、Ｄ２８−Ｄ３１にもコード化した１が格納されている。
【００６２】
図１１は、図７に示すように、比較フレームパルス信号７００−２が基準パルス信号７００−１に対して周波数が大きい場合の基準フレームパルス信号７００−１と比較フレームパルス信号７００−２との周波数の差および同期の有無を表す信号をコード化したデータの一例を示す図である。この場合、位相カウンタの値を２進数によりコード化した０でない値を表すビット列がＤ００−Ｄ１５に格納され、フレームカウンタの値である１以上の値を２進数によりコード化したビット列がＤ１６−Ｄ２３に格納される。また、基準フレームパルス７０１、７０４と比較フレームパルス７０１、７０４とが一致したかどうかを表す０を２進数によりコード化したビット列がＤ２４−Ｄ２７に格納される。基準フレームパルス７０１、７０４と比較フレームパルス７０１、７０４とが、続く複数のパルスにおいて一致したかどうかを表す０を２進数によりコード化したビット列がＤ２８−Ｄ３１に格納されている。
【００６３】
図１２は、制御信号生成回路２０９がＰＩＵ２０２へ送信する制御信号のフォーマットの一例を示す図である。図１２に示すように、制御信号は、フレーム同期信号を表わすプリアンブル、送信先のユニットのアドレスを表すＤＡ（Ｄｅｓｔｉｎａｔｉｏｎ  Ａｄｄｒｅｓｓ）、送信元のユニットのアドレスを表すＳＡ（Ｓｏｕｒｃｅ  Ａｄｄｒｅｓｓ）、制御信号が含むデータの意味（タイプ）を表すＴｙｐｅフィールドを含む。また、制御信号は、Ｄａｔａ（ペイロードデータ）として、図８のフォーマットの基準フレームパルス信号と比較フレームパルス信号との周波数の差および同期の有無を表す信号をコード化したデータを含む。ペイロードデータには、ＰＩＵ２０２の図示しない部に対する設定や問合せを行なうコマンドなどを含めることができる。これにより、ＭＣＵ２０１とＰＩＵ２０２との通信量を減らすことができる。ペイロードデータの後には、ＦＣＳ（Ｆｒａｍｅ  Ｃｈｅｃｋ  Ｓｅｑｕｅｎｃｅ）が配置される。なお、図示していないフレーム番号が制御信号に含まれる。ＦＣＳとして、図１３に示すＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）を用いてもよい。
【００６４】
図１３は、制御信号生成回路２０９がＰＩＵ２０２へ送信する制御信号の別のフォーマットの一例を示す図である。図１２は、制御信号がシリアルデータとして送信される場合を示しているのに対し、図１３は、制御信号がパラレルデータとして送信される場合を示している。図１３に示すように、最初にプリアンブルに相当する同期パターンが配置され、その後に、ペイロードデータが配置される。ペイロードデータには、図８のフォーマットの、基準フレームパルス信号と比較フレームパルス信号との周波数の差および同期の有無を表す信号をコード化したデータを含む。また、ペイロードデータには、ＰＩＵ２０２の図示しない部に対する設定や問合せを行なうコマンドなどを含めることができる。ペイロードデータの後に、チェックサムなどを表すＣＲＣが配置されている。
【００６５】
なお、図８〜図１３においては、ＭＣＵ２０１の位相カウンタの値とフレームカウンタの値とがそのまま制御信号２０４に含まれるとして説明した。しかし、本開示はこれに限定されない。例えば、ＭＣＵ２０１が、位相カウンタの値とフレームカウンタの値とに基づいて算出される補正値をコード化して制御信号２０４に含めてもよい。補正値をコード化した値は、ＰＩＵ２０２が生成する比較フレームパルス信号の周波数の補正値をコード化した情報である。例えば、ＭＣＵ２０１が位相カウンタおよびフレームカウンタを用いて、基準フレームパルス信号の周波数に対する比較フレームパルス信号の周波数の相違を検出して、補正値をコード化してもよい。具体的には、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が大きければ、プラスの値をコード化する。また、基準フレームパルス信号の周波数と比較フレームパルス信号の周波数とが同じであれば、０をコード化する。また、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が小さければ、マイナスの値をコード化する。ここで、プラスの値およびマイナスの値のそれぞれは、定数であってもよいし、基準フレームパルス信号の周波数と比較フレームパルス信号の周波数との差に応じて変化する値であってもよい。このようにすることにより、基準フレームパルス信号の周波数と比較フレームパルス信号の周波数との差が大きいときには、比較フレームパルス信号の変動を大きくすることができる。したがって、同期に要する時間を短縮することが可能である。
【００６６】
図２に説明を戻し、次に、ＰＩＵ２０２について説明する。ＰＩＵ２０２は、制御信号受信回路２２３と、周波数差分コード値変換回路２２４と、ＰＩＵ内基準クロック生成部２２５と、ＰＩＵ内フレームパルス生成部２２６と、を備える。
【００６７】
制御信号受信回路２２３は、ＭＣＵ２０１から送信される制御信号を受信し、フレームパルスの位相を制御する信号を抽出し、周波数差分コード値変換回路２２４へ出力する。また、制御信号受信回路２２３は、ＭＣＵ２０１から送信される制御信号を受信し、ＰＩＵ２０２の設定などの制御情報を抽出して、ＰＩＵ２０２の各部へ出力する。制御信号受信回路２２３を「受信部」と称する場合がある。
【００６８】
制御信号受信回路２２３は、制御フレーム受信器２２７と、制御レジスタ２２８とを有する。制御フレーム受信器２２７は、制御信号２０４を受信する。制御レジスタ２２８は、制御信号２０４から抽出される位相差情報を記憶する。
【００６９】
なお、制御信号受信回路２２３は、発振器２２９により発振されるパルス信号を用いて、制御信号生成回路２０９と同期を取り、制御信号を受信するように構成されていてもよい。また、発振器２２９は、ＰＩＵ２０２から他のユニットにフレームを送信するときにフレームに付与するフレーム番号を生成するために使用することもできる。例えば、ＰＩＵ２０２がＭＣＵ２０１から制御信号を受信した場合に、その応答情報を含むフレームに付与するフレーム番号に発振器２２９によりパルス信号をカウントした値を用いることができる。
【００７０】
周波数差分コード値変換回路２２４は、制御レジスタ２２８に記憶された位相差情報を、ＰＩＵ２０２内で発振するクロック周波数を制御するデータに変換し、ＰＩＵ内基準クロック生成部２２５に出力する。例えば、制御信号に含まれた比較フレームパルス信号の周波数を制御するデータを、ＰＩＵ内基準クロック生成部２２５により生成されるクロックの位相を制御する信号に変換し、ＰＩＵ内基準クロック生成部２２５に出力する。比較フレームパルス信号の周波数を制御するデータには、同期保護信号、同期タイミング一致／不一致信号、フレームカウンタの値および位相カウンタの値が含まれる。同期タイミング一致／不一致信号は、同期タイミングが一致しているか不一致であるかを示す信号である。
【００７１】
周波数差分コード値変換回路２２４は、同期保護信号が１になっていれば、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号の現在の周波数を維持するデータを生成する。周波数差分コード値変換回路２２４は、同期保護信号が１になっていなければ、基準フレームパルスと比較フレームパルスとが一致している場合には、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号を調整するデータを生成する。クロック信号を調整するデータは、フレームカウンタの値と位相カウンタの値とに基づいて生成される。例えば、フレームカウンタの値が０でなければ、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号の周波数を大きくするデータを生成する。フレームカウンタの値が０であれば、続けて送信される２つの制御信号において、位相カウンタの値が増大している場合には、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号の周波数を大きくするデータを生成する。また、続けて送信される２つの制御信号において、位相カウンタの値が減少しまたは同じであれば、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号の周波数を小さくするデータを生成する。なお、周波数差分コード値変換回路２２４は、ＰＩＵ内基準クロック生成部２２５が生成するクロック信号の周波数を制御するので、周波数差分コード値変換回路２２４を「制御部２２４」と称する場合がある。
【００７２】
ＰＩＵ内基準クロック生成部２２５は、上述のようにＰＩＵ２０２において使用される基準クロック信号（ＰＩＵ内基準クロック信号）を生成する。ＰＩＵ内基準クロック生成部２２５は、ＰＩＵ内基準クロック信号を生成するときに、周波数差分コード値変換回路２２４により出力される位相を制御する信号に応じて、ＰＩＵ基準クロック信号の周波数を制御する。具体的には、ＰＩＵ内基準クロック生成部２２５は、ＤＡＣ２３０と、ＶＣＸＯ２３１と、分周回路２３２とを有する。
【００７３】
ＤＡＣ２３０は、周波数差分コード値変換回路２２４が出力するデータをアナログデータに変換する。具体的には、ＤＡＣ２３０は、周波数差分コード値変換回路２２４が出力するデジタルデータの表わす値に応じた電圧信号を生成し、ＶＣＸＯ２３１に出力する。
【００７４】
ＶＣＸＯ２３１は、ＤＡＣ２３０の出力する電圧信号に応じた周波数で発振し、信号を分周回路２３２に出力する。
【００７５】
分周回路２３２は、ＶＣＸＯ２３１が出力した信号を分周する。分周された信号は、ＰＩＵ内基準クロック信号として、ＰＩＵ内フレームパルス生成部２２６とＰＩＵ内の各部とに出力される。
【００７６】
例えば、周波数差分コード値変換回路２２４は、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が小さい場合には、ＤＡＣ２３０に出力する値を現在の値よりも大きくする。また、周波数差分コード値変換回路２２４は、フレームパルス信号の周波数を維持する場合には、ＤＡＣ２３０に出力する値を現在の値とする。また、周波数差分コード値変換回路２２４は、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が大きい場合には、ＤＡＣ２３０に出力する値を現在の値よりも小さくする。
【００７７】
より具体的には、周波数差分コード値変換回路２２４は図１４に示されるように動作する。周波数差分値コード変換回路２２４が、０ｘ００００から０ｘＦＦＦＦまでのコードを出力し、ＤＡＣ２３０は、０ｘ００００から０ｘＦＦＦＦの値に応じた電圧信号をＶＣＸＯ２３１に出力すると仮定する。この場合、ＰＩＵ２０２が動作を開始し、ＭＣＵ２０１から制御信号を受信するまでの初期状態においては、周波数差分値コード変換回路２２４は、例えば０ｘ００００から０ｘＦＦＦＦのほぼ中間の値である０ｘ８０００を出力する。これにより、ＤＡＣ２３０は、０Ｖと３．３Ｖとの中間の１．６５Ｖの電圧信号をＶＣＸＯ２３１に印加する。ＶＣＸＯ２３１は、０Ｖと３．３Ｖとの中間の１．６５Ｖの電圧信号が印加されると、所定の周波数で発振する。この所定の周波数は、ＶＣＸＯ２１３の発振する周波数と同じであるか近似させることができる。
【００７８】
この後、ＭＣＵ２０１から制御信号が受信されると、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が小さい場合には、周波数差分値コード変換回路２２４は、出力する値を増加させる。例えば、現在の出力値に正の値を加えた値を出力値とする。また、逆に、基準フレームパルス信号の周波数に対して比較フレームパルス信号の周波数が大きい場合には現在の出力値から正の値を減算した値を出力値とする。このようにＤＡＣ２３０への出力値を制御することにより、比較フレームパルス信号を基準フレームパルス信号に対して同期させることができる。
【００７９】
なお、ここでいう正の値は定数である必要はない。例えば基準フレームパルス信号の周波数に対する比較フレームパルス信号の周波数の大小に応じて、ＭＣＵ２０１またはＰＩＵ２０２が上述の正の値を変化させてもよい。例えば、基準フレームパルス信号の周波数に対する比較フレームパルス信号の周波数が近似している場合には、基準フレームパルス信号の周波数に対する比較フレームパルス信号の周波数が大きく異なっている場合よりも、正の値を小さくする。これにより、基準フレームパルス信号の周波数に対する比較フレームパルス信号の周波数が近似している場合の比較フレームパルス信号の周波数の変動を小さくすることができる。したがって、同期に要する時間を短縮することが可能である。
【００８０】
ＰＩＵ内フレームパルス生成部２２６は、ＰＩＵ内基準クロック信号から比較フレームパルス信号を生成する。生成された比較フレームパルス信号は、ＰＩＵ内の各部に出力されるとともに、ＭＣＵ２０１にＢＷＢ２０３を介して送信される。なお、ＰＩＵ内フレームパルス生成部２２６を「第２フレームパルス生成部２２６」と称する場合がある。また、生成された比較フレームパルス信号をＭＣＵ２０１にＢＷＢ２０３を介して送信する部を「第２送信部」と称する場合がある。
【００８１】
ＰＩＵ内フレームパルス生成部２２６は、分周回路２３３と、デコーダ２３４とを有する。
【００８２】
分周回路２３３は、ＰＩＵ内基準クロック信号を分周し、その結果である分周信号をデコーダ２３４に出力する。
【００８３】
デコーダ２３４は、分周回路２３３から出力される分周信号から比較フレームパルス信号を生成し、ＰＩＵ２０２内の各部およびＭＣＵ２０１に出力する。
【００８４】
以上のように、一実施形態においては、ＭＣＵ２０１及びＰＩＵ２０２のそれぞれは、フレームパルスを生成する。ＰＩＵ２０２が生成した比較フレームパルスは、ＭＣＵ２０１に送信され、ＭＣＵ２０１が生成した基準フレームパルスと比較される。比較の結果は、ＭＣＵ２０１からＰＩＵ２０２に出力される制御信号にコード化して含められ、ＰＩＵ２０２にフィードバックされる。ＰＩＵ２０２は、フィードバックに応じて、ＰＩＵ内基準クロックの周波数を補正する。これにより、ＭＣＵ２０１とＰＩＵ２０２とのそれぞれにおいて生成されるクロック信号が同期するとともに、フレームパルスも同期することになる。
【００８５】
以上の構成においては、ＰＩＵ２０２からフレームパルスがＭＣＵ２０１に出力され、また、ＭＣＵ２０１とＰＩＵ２０２との双方向に制御信号の送受信が行われる。したがって、ＰＩＵ２０２の生成するクロック信号やフレームパルスの位相を制御するための別途の信号線を不要にすることができる。結果として、ＭＣＵ２０１とＰＩＵ２０２との間の信号線の数を削減することができる。また、コネクタのピン数を削減でき、コネクタの小型化が実現できる。したがって、ユニットの小型化および伝送装置の小型化を実現することができる。
【００８６】
なお、以上の実施形態において、基準フレームパルス信号と比較フレームパルス信号との周波数は可変であってもよい。例えば、基準フレームパルス信号と比較フレームパルス信号とが同期していない状態から同期している状態になったことが検出されると、基準フレームパルス信号と比較フレームパルス信号との周波数を小さくする。例えば、１／２または１／４とする。同期している状態になったことが検出されると、基準フレームパルス信号と比較フレームパルス信号との周波数を小さくすることにより、同期が検出される前においては、基準フレームパルス信号と比較フレームパルス信号との周波数を大きくすることができる。これにより、基準フレームパルス信号と比較フレームパルス信号との位相差を検出する回数を増加させることができる。したがって、同期に要する時間を短縮することができる。
【００８７】
図１５は、基準フレームパルス信号と比較フレームパルス信号とが同期していない状態から同期していることが検出されると、基準フレームパルスと比較フレームパルスの周波数を１／２にする一例を示す図である。図１５に示すように、基準フレームパルスと比較フレームパルスとが一致していない間は、基準フレームパルス信号の周波数を１６ＫＨｚとしている。３つの時間的に続いて発生する基準フレームパルスが３つの時間的に続いて発生する比較フレームパルスが一致すると、基準フレームパルス信号と比較フレームパルス信号との周波数を１／２の８ＫＨｚとしている。
【００８８】
このような基準フレームパルス信号の周波数の変更は、周波数差分検出回路２０８が同期の確立を検出すると、デコーダ２１７の設定を変更することにより実現することができる。また、比較フレームパルス信号の周波数の変更は、周波数差分コード値変換回路２２４が同期の確立を検出すると、デコーダ２３４の設定を変更することにより実現することができる。
【００８９】
（実施例）
図１６は、開示に係る一実施例における周波数差分値コード変換回路２２４の動作を説明するフローチャートである。図１６のフローチャートの処理は、同期保護信号が１でない場合に実行される。
【００９０】
ステップＳ１６０１の処理として、同期タイミング一致／不一致信号の値により、基準フレームパルス信号と比較フレームパルス信号とのパルスのタイミングが一致しているかどうかを判断する。もし、一致していれば（ステップＳ１６０１においてＹＥＳの場合）、ステップＳ１６０２に処理が移行し、一致していなければ（ステップＳ１６０１においてＮＯの場合）、ステップＳ１６０５に処理が移行する。
【００９１】
Ｓ１６０１においてＹＥＳの場合のステップＳ１６０２の処理として、位相カウンタの値が例えば４８５９であり、フレームカウンタの値が０であるかどうか判断する。ステップＳ１６０２においてＹＥＳの場合には、ステップＳ１６０３へ処理が移行し、ステップＳ１６０２においてＮＯの場合には、ステップＳ１６０４へ処理が移行する。
【００９２】
ステップＳ１６０２においてＹＥＳの場合のステップＳ１６０３の処理においては、ＤＡＣ２３０へ出力する値を保持する設定とする。なぜならば、ステップＳ１６０３の場合には、基準フレームパルス信号と比較フレームパルス信号とが同期している場合があり得るからである。なお、基準フレームパルス信号と比較フレームパルス信号とが同期していない場合には、次回の図１６のフローチャートの実行時に、ステップＳ１６０１の処理においてＮＯの場合として分岐し、ステップＳ１６０５へ処理が移行することになる。
【００９３】
ステップＳ１６０２においてＮＯの場合のステップＳ１６０４の処理においては、比較フレームパルス信号の周波数が基準フレームパルス信号よりも大きい場合があるので、ＤＡＣ２３０へ出力する値を所定の値（例えば、制御ステップ値）減少させる。なお、比較フレームパルス信号の周波数が基準フレームパルス信号よりも大きくない場合には、次回の図１６のフローチャートの実行時に、ステップＳ１６０１の処理においてＮＯの場合として分岐し、ステップＳ１６０５へ処理が移行することになる。また、制御ステップ値とは、例えば位相フレームカウンタの値である。したがって、一実施形態においては、位相フレームカウンタの値をそのまま使用することができ、回路の構成が簡略化できる。
【００９４】
ステップＳ１６０５の処理においては、フレームカウンタの値が２以上であるかどうかを判断する。フレームカウンタが２以上であれば（ステップＳ１６０５においてＹＥＳの場合）、比較フレームパルス信号の周波数が大きいことになる。そこで、ステップＳ１６０６へ処理が移行する。また、フレームカウンタの値が２未満であれば（ステップＳ１６０５においてＮＯの場合）、ステップＳ１６０７へ処理が移行する。
【００９５】
ステップＳ１６０５においてＹＥＳの場合のステップＳ１６０６の処理においては、ＤＡＣ２３０へ出力する値を所定の値（例えば、制御ステップ値）減少させる。
【００９６】
ステップＳ１６０５においてＮＯの場合のステップＳ１６０７の処理においては、フレームカウンタの値が０であるかどうかを判断する。フレームカウンタの値が０であれば（ステップＳ１６０７においてＹＥＳの場合）、ステップＳ１６０８へ処理が移行する。フレームカウンタの値が０でなければ（ステップＳ１６０７においてＮＯの場合）、ステップＳ１６０９へ処理が移行する。
【００９７】
ステップＳ１６０７においてＹＥＳの場合のステップＳ１６０８の処理においては、ＤＡＣ２３０へ出力する値を所定の値（例えば、制御ステップ値）増加させる。
【００９８】
ステップＳ１６０７においてＮＯの場合のステップＳ１６０９の処理において、前のフレームカウンタの値（直前の図１６のフローチャートの処理を終えたときのフレームカウンタの値）と現在のフレームカウンタの値とを比較する。もし、前のフレームカウンタの値の方が小さければ（ステップＳ１６０９においてＹＥＳの場合）、ステップＳ１６１１へ処理が移行する。前のフレームカウンタの値の方が小さくなければ（ステップＳ１６０９においてＮＯの場合）、ステップＳ１６１０へ処理が移行する。
【００９９】
ステップＳ１６０９においてＮＯの場合のステップＳ１６１０の処理においては、ＤＡＣ２３０へ出力する値を所定の値（例えば、制御ステップ値）増加させる。
【０１００】
ステップＳ１６０９においてＹＥＳの場合のステップＳ１６１１の処理においては、ＤＡＣ２３０へ出力する値を所定の値（例えば、制御ステップ値）減少させる。
【０１０１】
図１７は、位相カウンタとフレームカウンタとの実施例を示す図である。
【０１０２】
位相カウンタ１７０１には、基準フレームパルス信号が入力され、基準フレームパルス信号のパルスの立下りによりリセットされる。また、位相カウンタ１７０１は、基準フレームパルス信号のパルスの出現から比較フレームパルス信号のパルスの出現までの時間を計測する。このために、ＳＲフリップフロップ１７０２に基準フレームパルス信号と比較フレームパルス信号とを入力して得られる信号を位相カウンタ１７０１に入力する。ＳＲフリップフロップ１７０２は、基準フレームパルス信号によりリセットされ、比較フレームパルス信号によりセットされる。これにより、基準フレームパルス信号のパルスの出現から比較フレームパルス信号のパルスの出現までの時間長に比例した数のパルスを出力することができる。
【０１０３】
フレームカウンタ１７０３には、基準フレームパルス信号が入力され、基準フレームパルス信号のパルスの立下りによりリセットされる。また、フレームカウンタ１７０３は、基準フレームパルスの出現以降の比較フレームパルスの数をカウントする。
【０１０４】
ＳＲフリップフロップ１７０４は、基準フレームパルス信号の連続する３パルスが、比較フレームパルス信号の連続する３パルスと一致し、同期が存在するかどうかを出力する。すなわち、ＳＲフリップフロップ１７０４は、同期保護信号を出力する。
【０１０５】
ＳＲフリップフロップ１７０４への入力を形成するために、ＡＮＤ回路１７０５は、基準フレームパルス信号のパルスと比較フレームパルス信号のパルスとが同時に出現した場合に１を出力する。すなわち、ＡＮＤ回路１７０５は、同期タイミング一致／不一致信号を出力する。また、ＡＮＤ回路１７０５の出力は、基準フレームパルス信号のパルスと比較フレームパルス信号のパルスとが同時に出現したことを記憶するフリップフロップ１７０６に入力される。フリップフロップ１７０６の一方の出力は、基準フレームパルス信号のパルスと比較フレームパルス信号のパルスとが同時に２回連続して出現したことを記憶するフリップフロップ１７０７に入力される。ＡＮＤ回路１７０５、フリップフロップ１７０６およびフリップフロップ１７０７の出力はＡＮＤ回路１７０８に入力される。これにより、基準フレームパルス信号の連続する３パルスが、比較フレームパルス信号の連続する３パルスと一致したことを検出するＡＮＤ回路１７０８に出力される。ＡＮＤ回路１７０８は、ＳＲフリップフロップ１７０４へ出力する。
【０１０６】
また、基準フレームパルス信号の連続する３パルスが、比較フレームパルス信号の連続する３パルスと一致しなかった場合を検出する。このために、基準フレームパルスのパルス信号と、否定回路１７０９による比較フレームパルス信号の否定がＡＮＤ回路１７１０に入力される。フリップフロップ１７０７の出力ＸＱ、フリップフロップ１７０６の出力ＸＱおよびＡＮＤ回路１７１０の出力がＡＮＤ回路１７１１に入力される。ＡＮＤ回路１７１１の出力がＳＲフリップフロップ１７０４のリセット信号となる。これにより、基準フレームパルス信号の連続する３パルスが、比較フレームパルス信号の連続する３パルスの少なくとも１つと一致しなかった場合に、ＳＲフリップフロップ１７０４がリセットされる。
【０１０７】
図１８は、図１６に示すフローチャートの処理を実現するための回路図の一例である。
【０１０８】
選択回路１８０３は、ステップＳ１６０１における処理を実現する。基準フレームパルス信号のパルスと比較フレームパルス信号のパルスとが一致していれば、入力０が出力Ｑとして出力され、基準フレームパルス信号のパルスと比較フレームパルス信号のパルスとが一致していなければ、入力１が出力Ｑとして出力される。
【０１０９】
選択回路１８０２は、ステップＳ１６０２における処理を実現する。位相カウンタの値が４８５９でありかつフレームカウンタの値が０であれば、入力０がＱ値として選択され、位相カウンタの値が４８５９でありかつフレームカウンタの値が０でなければ、入力１がＱ値として選択される。入力０は、選択回路１８０３の出力Ｑであり、現在の値が維持される。なお、位相カウンタの値が４８５９でありかつフレームカウンタの値が０であるかどうかは、比較回路１８０１により検出される。
【０１１０】
選択回路１８０２の入力１には、減算回路１８０５の出力が入力される。減算回路１８０５は、選択回路１８０３の現在の出力Ｑから、位相カウンタの値を減じた値を出力する。したがって、ステップＳ１６０４における処理が実現される。
【０１１１】
選択回路１８１０は、ステップＳ１６０５における処理を実現する。フレームカウンタの値が２以上であれば、入力０が出力Ｑとして出力され、フレームカウンタの値が２未満であれば、入力１が出力Ｑとなる。選択回路１８１０の入力０は、減算回路１８０５に接続されているので、ステップＳ１６０６における処理を実現する。フレームカウンタの値が２以上であるかどうかは、比較回路１８０９により検出される。
【０１１２】
選択回路１８０８は、ステップＳ１６０７における処理を実現し、フレームカウンタが０であれば、入力０が出力Ｑとして出力され、フレームカウンタが０でなければ、入力１が出力される。選択回路１８０８の入力０には、加算回路１８０４の出力が入力される。加算回路１８０４は、現在の選択回路１８０３の出力Ｑに位相カウンタの値を加算する。したがって、加算回路１８０４は、ステップＳ１６０８の処理を実現する。フレームカウンタが０であるかどうかは、比較回路１８０９によって検出される。
【０１１３】
選択回路１８０６は、ステップＳ１６０９における処理を実現し、前のフレームカウンタの値が現在のフレームカウンタの値以上であれば、入力０を出力Ｑとして出力し、選択回路１８０８の入力１に入力される。前のフレームカウンタの値が現在のフレームカウンタの値以上であるかどうかは、比較回路１８０７により検出される。選択回路１８０６の入力０は、加算回路１８０４の出力が入力され、ステップＳ１６１０の処理を実現する。また、選択回路１８０６の入力１は、減算回路１８０５の出力が入力され、ステップＳ１６１１の処理を実現する。
【０１１４】
なお、１つのＭＣＵ２０１に複数のＰＩＵ２０２を接続することが可能である。
【０１１５】
図１９は、１つのＭＣＵ２０１に、複数のＰＩＵ２０２を接続する場合を説明するための図である。この場合、Ｎ個のＰＩＵ２０２に対応するＮ個の周波数差分検出回路１９０２−１、１９０２−２、…、１９０２−Ｎが用いられる。Ｎ個の周波数差分検出回路１９０２−１、１９０２−２、…、１９０２−Ｎのそれぞれの出力は、コード値ＭＵＸ回路１９０１により多重化されて、図２に示す制御レジスタ２１９により構成されるレジスタブロックに出力される。また、Ｎ個の周波数差分検出回路１９０２−１、１９０２−２、…、１９０２−Ｎのそれぞれには、基準フレームパルス信号が入力され、また、Ｎ個のＰＩＵ２０２のそれぞれからの比較フレームパルス信号が入力される。これにより、Ｎ個の周波数差分検出回路１９０２−１、１９０２−２、…、１９０２−Ｎそれぞれを、並列に動作させることができ、１つのＭＣＵ２０１に複数のＰＩＵ２０２を接続することが可能となる。
【０１１６】
（比較例）
図２０は、比較例に係る伝送装置２０００の機能ブロック図である。伝送装置２０００は、ＭＣＵ２０１と、ＰＩＵ２０２と、ＢＷＢ２０３とのそれぞれに対応するＭＣＵ２００１と、ＰＩＵ２００２と、ＢＷＢ２００３とを備える。
【０１１７】
ＭＣＵ２００１は、装置内基準クロック生成部２０６に対応して装置内基準クロック生成部２００６を備える。また、ＭＣＵ２００１は、装置内フレームパルス生成部２０７に対応して、装置内フレームパルス生成部２００７を備える。
【０１１８】
ただし、ＭＣＵ２０１が周波数差分検出回路２０８を備えるのに対し、ＭＣＵ２００１は、周波数差分検出回路２０８の代わりに装置内フレームパルス分配部２００８を有する。装置内フレームパルス分配部２００８は、ＰＩＵ２００２に基準フレームパルス信号を送信する。このため、制御信号生成回路２００９は、周波数差分検出回路２０８に相当する回路から信号入力を受け付けないことになる。
【０１１９】
また、ＭＣＵ２００１は、装置内基準クロック分配部２０３０−１を備え、装置内基準クロック生成部２００６が生成する基準クロック信号をＰＩＵ２００２に送信する。
【０１２０】
同様に、制御信号受信回路２２３および発振器２２９それぞれに対応し、ＰＩＵ２００２は、制御信号受信回路２０２９と発振器２０３２とを有する。しかし、制御信号受信回路２０２９の受信する制御信号２００４は、フレームパルスに関する情報を含まないことになる。
【０１２１】
このため、ＰＩＵ２００２は、同期クロック受信回路２０３０−２により、装置内基準クロック分配部２０３０−１の送信する基準クロック信号を受信する。受信した基準クロック信号は、位相比較部２０２３、ラグリードフィルタ２０２４、ＶＣＸＯ２０２５、分周回路２０２６および位相比較周波数生成部２０２７により形成されるＰＬＬ回路に入力される。これにより、基準クロック信号に同期したクロック信号が生成される。
【０１２２】
また、ＰＩＵ２００２は、ＰＩＵ内フレームパルス生成部２２６の代わりに同期フレームパルス受信回路２０２８を備えている。同期フレームパルス受信回路２０２８は、基準クロック信号に同期したクロック信号のタイミングで、基準フレームパルス信号と同期したフレームパルス信号を生成する。
【０１２３】
以上のように、本比較例においては、一実施形態と比較して、基準クロック信号をＭＣＵ２００１からＰＩＵ２００２にさらに送信する必要があり、信号線が一実施形態と比較して多くなる。
【符号の説明】
【０１２４】
１００  筐体
１０１  上段
１０２  下段
１０３  スロット
１０４  スロット
１０５  コネクタ
２００  伝送装置
２０１  第１ユニット
２０２  第２ユニット
２０３  ＢＷＢ
２０４  制御信号
２０５  第２フレームパルス
２０６  第１クロック生成部
２０７  第１フレームパルス生成部
２０８  検出部
２０９  第１送信部
２１０  選択器
２１１  位相比較器
２１２  ラグリードフィルタ
２１３  ＶＣＸＯ
２１４  分周回路
２１５  位相比較周波数生成器
２１６  分周回路
２１７  デコーダ
２１９  制御レジスタ
２２０  フレームカウンタ
２２１  発振器
２２２  制御フレーム生成器
２２３  第２受信部
２２４  制御部
２２５  第２クロック生成部
２２６  第２フレームパルス生成部
２２７  制御フレーム受信器
２２８  制御レジスタ
２２９  発振器
２３０  ＤＡＣ
２３１  ＶＣＸＯ
２３２  分周回路
２３３  分周回路
２３４  デコーダ
４０１  第１フレームパルス信号
４０２  第２フレームパルス信号
４０３  第２フレームパルス信号
４０４  第２フレームパルス信号
５００−１  基準フレームパルス信号
５００−２  比較フレームパルス信号
５０１  第２フレームパルス
５０２  第１フレームパルス
５０３  第１フレームパルス
５０４  第２フレームパルス
６００−１  基準フレームパルス信号
６００−２  比較フレームパルス信号
６０１  第１フレームパルス
６０２  第２フレームパルス
６０３  第１フレームパルス
６０４  第２フレームパルス
７００−１  基準フレームパルス信号
７００−２  比較フレームパルス信号
７０１  第１フレームパルス
７０２  第２フレームパルス
７０３  第２フレームパルス
７０４  第１フレームパルス
１７０１  第１カウンタ
１７０２  ＳＲフリップフロップ
１７０３  第２カウンタ
１７０４  ＳＲフロップフロップ
１７０５  ＡＮＤ回路
１７０６  フリップフロップ
１７０７  フリップフロップ
１７０８  ＡＮＤ回路
１７０９  否定回路
１７１０  ＡＮＤ回路
１７１１  ＡＮＤ回路
１８０１  比較回路
１８０２  選択回路
１８０３  選択回路
１８０４  加算器
１８０５  減算器
１８０６  選択回路
１８０７  比較回路
１８０８  選択回路
１８０９  比較回路
１８１０  選択回路
１９０１  マルチプレクサ
１９０２−１  検出部
１９０３−２  検出部
１９０３−Ｎ  検出部
【図１】
2017103610.tif 000003
【図２】
2017103610.tif 000004
【図３】
2017103610.tif 000005
【図４】
2017103610.tif 000006
【図５】
2017103610.tif 000007
【図６】
2017103610.tif 000008
【図７】
2017103610.tif 000009
【図８】
2017103610.tif 000010
【図９】
2017103610.tif 000011
【図１０】
2017103610.tif 000012
【図１１】
2017103610.tif 000013
【図１２】
2017103610.tif 000014
【図１３】
2017103610.tif 000015
【図１４】
2017103610.tif 000016
【図１５】
2017103610.tif 000017
【図１６】
2017103610.tif 000018
【図１７】
2017103610.tif 000019
【図１８】
2017103610.tif 000020
【図１９】
2017103610.tif 000021
【図２０】
2017103610.tif 000022