(57)【要約】【課題】出力変化のタイミングを維持しつつ、入力信号の立上り又は立下り時のノイズ耐性を強くする。【解決手段】少なくとも立上り変化が緩やかな入力信号を取り込んで、それよりも立上り変化が急峻な信号を出力する半導体回路装置において、第一の閾値高電圧側シフト回路１１によって、入力信号Ｉ１の立上りに対して出力信号Ｏ１の反転閾値を高電圧側にシフトさせる。入力立上り検出回路１３によって入力信号Ｉ１の立上りを検出し、入力立上り後タイミング規定回路１４によって、入力立上り検出回路１３に検出される入力信号の立上りタイミングから出力が反転する手前までの期間を規定し、それによって規定された期間だけ、第二の閾値高電圧側シフト回路１２が出力信号Ｏ１の反転閾値をさらに高電圧側にシフトさせる。【選択図】    図１
2017169153.tif 000002
【特許請求の範囲】
【請求項１】
立上り変化が緩やかな入力信号を取り込んで、それよりも立上り変化が急峻な信号を出力する半導体回路装置であって、
入力信号の立上りに対して出力信号の反転閾値を高電圧側にシフトさせる第一の閾値高電圧側シフト回路と、
入力信号の立上りを検出する入力立上り検出回路と、
該回路によって検出される入力信号の立上りタイミングから出力が反転する手前までの期間を規定する入力立上り後タイミング規定回路と、
該回路によって規定された期間だけ、前記出力信号の反転閾値をさらに高電圧側にシフトさせる第二の閾値高電圧側シフト回路と、
を備えたことを特徴とする半導体回路装置。
【請求項２】
立下り変化が緩やかな入力信号を取り込んで、それよりも立下り変化が急峻な信号を出力する半導体回路装置であって、
入力信号の立下りに対して出力信号の反転閾値を低電圧側にシフトさせる第一の閾値低電圧側シフト回路と、
入力信号の立下りを検出する入力立下り検出回路と、
該回路によって検出される入力信号の立下りタイミングから出力が反転する手前までの期間を規定する入力立下り後タイミング規定回路と、
該回路によって規定された期間だけ、前記出力信号の反転閾値をさらに低電圧側にシフトさせる第二の閾値低電圧側シフト回路と、
を備えたことを特徴とする半導体回路装置。
【請求項３】
立上り及び立下り変化が緩やかな入力信号を取り込んで、それよりも立上り及び立下り変化が急峻な信号を出力する半導体回路装置であって、
入力信号の立上りに対して出力信号の反転閾値を高電圧側にシフトさせる第一の閾値高電圧側シフト回路と、
入力信号の立上りを検出する入力立上り検出回路と、
該回路によって検出される入力信号の立上りタイミングから出力が反転する手前までの期間を規定する入力立上り後タイミング規定回路と、
該回路によって規定された期間だけ、前記出力信号の反転閾値をさらに高電圧側にシフトさせる第二の閾値高電圧側シフト回路とを備え、かつ、
入力信号の立下りに対して出力信号の反転閾値を低電圧側にシフトさせる第一の閾値低電圧側シフト回路と、
入力信号の立下りを検出する入力立下り検出回路と、
該回路によって検出される入力信号の立下りタイミングから出力が反転する手前までの期間を規定する入力立下り後タイミング規定回路と、
該回路によって規定された期間だけ、前記出力信号の反転閾値をさらに低電圧側にシフトさせる第二の閾値低電圧側シフト回路と、
を備えたことを特徴とする半導体回路装置。
【請求項４】
前記入力立上り検出回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータであって、反転閾値を低電圧側にシフトしたインバータで構成され、
前記入力立上り後タイミング規定回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータであって、反転閾値を高電圧側にシフトしたインバータと、該インバータの出力と、前記入力立上り検出回路のインバータの出力との排他的論理和をとる排他的論理和回路とで構成されていることを特徴とする請求項１又は３に記載の半導体回路装置。
【請求項５】
前記入力立下り検出回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータであって、反転閾値を高電圧側にシフトしたインバータで構成され、
前記入力立下り後タイミング規定回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータであって、反転閾値を低電圧側にシフトしたインバータと、該インバータの出力と、前記入力立下り検出回路のインバータの出力との排他的論理和をとる排他的論理和回路とで構成されていることを特徴とする請求項２又は３に記載の半導体回路装置。
【請求項６】
前記第二の閾値高電圧側シフト回路が、前記第一の閾値高電圧側シフト回路と並列に設けた該第一の閾値高電圧側シフト回路と同等の回路と、該回路を前記入力立上り後タイミング規定回路によって規定された期間だけ動作させる回路とによって構成されていることを特徴とする請求項１又は３に記載の半導体回路装置。
【請求項７】
前記第二の閾値低電圧側シフト回路が、前記第一の閾値低電圧側シフト回路と並列に設けた該第一の閾値低電圧側シフト回路と同等の回路と、該回路を前記入力立下り後タイミング規定回路によって規定された期間だけ動作させる回路とによって構成されていることを特徴とする請求項２又は３に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路装置に関する。
【背景技術】
【０００２】
入力信号を取り込む半導体回路装置として、入力信号の立上りあるいは立下りの途中でノイズが入ることにより、予期せぬタイミングで出力が変化する場合がある。
これを防ぐために、入力が立上る場合は出力の反転閾値を高電圧側にシフトさせ、入力が立下る場合は出力の反転閾値を低電圧側にシフトさせることにより、ノイズの影響を受けにくくした、シュミットトリガ回路がある（例えば、特許文献１を参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、このような従来の半導体回路装置は、入力信号の立上り又は立下りの際に、シフトさせた反転閾値を超えるノイズが入った場合には、やはり出力が予期せぬタイミングで変化してしまう。これを回避するために、閾値のシフト量を大きくしてノイズ耐性をさらに強くすると、出力変化のタイミングが遅くなってしまうという問題があった。
【０００４】
この発明は上記の問題を解決するためになされたものであり、入力信号を取り込む半導体回路装置において、出力変化のタイミングを維持しつつ、入力信号の立上り又は立下り時のノイズ耐性を強くすることを目的とする。
【課題を解決するための手段】
【０００５】
この発明による半導体回路装置は、立上り変化が緩やかな入力信号を取り込んで、それよりも立上り変化が急峻な信号を出力する半導体回路装置であって、上記の目的を達成するため、入力信号の立上りに対して出力信号の反転閾値を高電圧側にシフトさせる第一の閾値高電圧側シフト回路と、入力信号の立上りを検出する入力立上り検出回路と、その回路によって検出される入力信号の立上りタイミングから出力が反転する手前までの期間を規定する入力立上り後タイミング規定回路と、その回路によって規定された期間だけ、上記出力信号の反転閾値をさらに高電圧側にシフトさせる第二の閾値高電圧側シフト回路とを備えたものである。
【発明の効果】
【０００６】
この発明による半導体回路装置は、出力変化のタイミングを維持しつつ、入力信号の立上り又は立下り時のノイズ耐性を強くすることができる。
【図面の簡単な説明】
【０００７】
【図１】この発明による半導体回路装置の第１の実施形態の回路図である。
【図２】図１の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。
【図３】この発明による半導体回路装置の第２の実施形態の回路図である。
【図４】図３の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。
【図５】この発明による半導体回路装置の第３の実施形態の回路図である。
【図６】図５の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。
【図７】この発明による半導体回路装置の第４の実施形態の回路図である。
【図８】ＣＭＯＳインバータの基本構成を示す回路図である。
【図９】図７の半導体回路装置における入力立上り検出回路１３と入力立上り後タイミング規定回路１４の機能を説明するための波形図である。
【図１０】この発明による半導体回路装置の第５の実施形態の回路図である。
【図１１】図１０の半導体回路装置における入力立下り検出回路１７と入力立下り後タイミング規定回路１８の機能を説明するための波形図である。
【図１２】この発明による半導体回路装置の第６の実施形態の回路図である。
【図１３】この発明による半導体回路装置の第７の実施形態の回路図である。
【図１４】この発明の基礎となる半導体回路装置の異なる回路例を示す図である。
【図１５】図１４（ａ）〜（ｃ）の各半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１の波形図である。
【図１６】シフトした反転閾値を超える大きなレベルのノイズが入った場合の図１５と同様な波形図である。
【図１７】反転閾値をさらに高電圧側あるいは低電圧側へシフトした場合の図１６と同様な波形図である
【発明を実施するための形態】
【０００８】
以下、この発明を実施するための形態を図面に基づいて具体的に説明するが、それに先立って、この発明の基礎となる半導体回路装置について説明する。
〔この発明の基礎となる半導体回路装置〕
図１４（ａ）〜（ｃ）は、その半導体回路装置の異なる回路例を示す図である。また、図１５（ａ）〜（ｃ）は、その図１４（ａ）〜（ｃ）の各半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１の波形図である。
ここでは、出力信号Ｏ１が入力信号Ｉ１の正転波形となる回路の例で説明する。図１５（ａ）〜（ｃ）において、入力信号Ｉ１を破線で示し、出力信号Ｏ１を太い実線で示している。
【０００９】
図１４（ａ）〜（ｃ）に示す半導体回路装置は、立上り及び／又は立下り変化が緩やかな入力信号を取り込んで、それよりも立上り及び／又は立下り変化が急峻な信号を出力する半導体回路装置である。
そのため、直列に接続した２個のＰＭＯＳトランジスタＱ１，Ｑ２と、直列に接続した２個のＮＭＯＳトランジスタＱ３，Ｑ４とを、電圧ＶＤＤの電源と接地Ｇとの間に直列に接続している。すなわち、ＰＭＯＳトランジスタＱ１のソースを電源に接続し、ＰＭＯＳトランジスタＱ２のドレインとＮＭＯＳトランジスタＱ３のドレインとを接続点Ｐ２で接続し、ＮＭＯＳトランジスタＱ４のソースを接地Ｇに接続している。
【００１０】
そして、ＰＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ３，Ｑ４の各ゲートを共通接続した接続点Ｐ１に入力信号Ｉ１を入力させ、前述した接続点Ｐ２からインバータ１０を通して出力信号Ｏ１に出力させる。
さらに、図１４（ａ）及び（ｃ）に示す回路では、ソースを電圧ＶＤＤの電源に接続したＰＭＯＳトランジスタＱ５のドレインを、ＮＭＯＳトランジスタＱ４のドレインに接続（接続点Ｐ３）し、そのゲートをインバータ１０の出力端子に接続している。
このＰＭＯＳトランジスタＱ５は、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の反転閾値を高電圧側へシフトさせる閾値高電圧側シフト回路を構成している。
【００１１】
また、図１４（ｂ）及び（ｃ）に示す回路では、ソースを接地Ｇに接続したＮＭＯＳトランジスタＱ６のドレインを、ＰＭＯＳトランジスタＱ１のドレインに接続（接続点Ｐ４）し、そのゲートをインバータ１０の出力端子に接続している。
このＮＭＯＳトランジスタＱ６は、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の反転閾値を低電圧側へシフトさせる閾値低電圧側シフト回路を構成している。
【００１２】
これらの各回路は、図１５に示すように、立上り及び立下りの電圧レベル変化が緩やかなパルス信号である入力信号Ｉ１を、立上り及び立下りの電圧レベル変化が急峻なパルス信号の出力信号Ｏ１にする。
図１４（ａ）の回路では、入力信号Ｉ１がローレベル（０Ｖ）の時は初段のＰＭＯＳトランジスタＱ１，Ｑ２がＯＮ、ＮＭＯＳトランジスタＱ３，Ｑ４がＯＦＦになっている。したがって、インバータ１０の入力はハイレベル（ＶＤＤ）であるから、その出力である出力信号Ｏ１はローレベルになっている。
【００１３】
入力信号Ｉ１が立上り始めると、初段のＰＭＯＳトランジスタＱ１，Ｑ２がＯＦＦ、ＮＭＯＳトランジスタＱ３，Ｑ４がＯＮになり始める。しかし、ＰＭＯＳトランジスタＱ５のドレインが、初段の接地側のＮＭＯＳトランジスタＱ４のドレインに接続されており、出力信号Ｏ１がローレベルになっている関係で、接続点Ｐ３の電位がローレベルになりにくくなる。その結果、図１５（ａ）に示すように、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の波形がローレベルからハイレベルに反転する際の反転閾値が、ＶＤＤ／２より高電圧側へシフトする。
【００１４】
図１４（ｂ）の回路では、入力信号Ｉ１がハイレベル（ＶＤＤ）の時は初段のＰＭＯＳトランジスタＱ１，Ｑ２がＯＦＦ、ＮＭＯＳトランジスタＱ３，Ｑ４がＯＮになっている。したがって、インバータ１０の入力はローレベル（０Ｖ）であるから、その出力である出力信号Ｏ１はハイレベルになっている。
【００１５】
入力信号Ｉ１が立下り始めると、初段のＰＭＯＳトランジスタＱ１，Ｑ２はＯＮ、ＮＭＯＳトランジスタＱ３，Ｑ４はＯＦＦになり始める。しかし、ＮＭＯＳランジスタＱ６のドレインが、初段の電源側のＰＭＯＳランジスタＱ１のドレインに接続されており、出力信号Ｏ１がハイレベルになっているので、接続点Ｐ４の電位がハイレベルになりにくくなる。その結果、図１５（ｂ）に示すように、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の波形がハイレベルからローレベルに反転する際の反転閾値が、ＶＤＤ／２より低電圧側へシフトする。
【００１６】
図１４（ｃ）の回路では、閾値高電圧側シフト回路を構成するＰＭＯＳトランジスタＱ５と、閾値低電圧側シフト回路を構成するＮＭＯＳトランジスタＱ６の両方を設けている。
そのため、図１５（ｃ）に示すように、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の波形がローレベルからハイレベルに反転する際の反転閾値が、ＶＤＤ／２より高電圧側にシフトする。また、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の波形がハイレベルからローレベルに反転する際の反転閾値が、ＶＤＤ／２より低電圧側にシフトする。
【００１７】
このようにした回路は、反転閾値をシフトする前の回路に比べるとノイズの耐性を持つが、図１６に示すように大きなノイズが入り、シフトした反転閾値を超えるレベルのノイズに対してはやはり影響を受ける。
図１６（ａ）は、入力信号の立上り中にノイズが入った場合で、最初のノイズでは影響を受けないが、２回目のノイズはシフト後の反転閾値を超えたため出力が早めに立ち上がってしまう状態を示している。
図１６（ｂ）は、入力信号の立下り中にノイズが入った場合で、最初のノイズでは影響を受けないが、２回目のノイズはシフト後の反転閾値を超えたため出力が早めに立ち下がってしまう状態を示している。
【００１８】
このノイズの影響を回避するには、図１４に示したＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６のトランジスタサイズを調整して、反転閾値をより高電圧側あるいは低電圧側にシフトすることによって対応可能である。
図１７（ａ）は図１４（ａ）におけるＰＭＯＳトランジスタＱ５のトランジスタサイズを調整して、反転閾値をさらに高電圧側へシフトした場合の波形図である。
図１７（ｂ）は図１４（ｂ）におけるＮＭＯＳトランジスタＱ６のトランジスタサイズを調整して、反転閾値をさらに低電圧側へシフトした場合の波形図である。
【００１９】
しかし、これらの波形図に示すように、閾値調整後の出力信号Ｏ１は、閾値調整前の出力信号Ｏ１よりも、立上りタイミングあるいは立下りタイミングが遅くなって（右へシフトして）しまう。
この発明では、この問題を解決するため、ノイズ耐性が強く、かつ出力のタイミングに影響を与えない半導体回路装置を提供する。
【００２０】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
〔第１の実施形態〕
図１は、この発明による半導体回路装置の第１の実施形態の回路図である。この図１において図１４に示した各部と対応する部分には同一の符号を付してあり、それらの説明は省略する。後述する他の実施形態の回路図に関しても同様である。
図２は、その図１の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。入力信号Ｉ１を破線で、出力信号Ｏ１を太い実線で、反転閾値を細い実線でそれぞれ示している。他の実施形態の波形図に関しても同様である。
【００２１】
この実施形態の半導体回路装置は、少なくとも立上り変化が緩やかな入力信信号を取り込んで、それよりも立上り変化が急峻な信号を出力する。
図１に示す半導体回路装置において、第一の閾値高電圧側シフト回路１１は、ＰＭＯＳトランジスタＱ５によって、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の反転閾値を高電圧側へシフトさせる閾値高電圧側シフト回路である。これは、図１４（ａ）に示した閾値高電圧側シフト回路と同じである。
この第１の実施形態の半導体回路装置には、この第一の閾値高電圧側シフト回路１１に加えて、第二の閾値高電圧側シフト回路図１２、入力立上り検出回路１３、および入力立上り後タイミング規定回路１４を設けている。
【００２２】
入力立上り検出回路１３は、入力信号Ｉ１の立上りを検出する。入力立上り後タイミング規定回路１４は、入力立上り検出回路１３が入力信号Ｉ１の立上りを検出した時点から出力信号Ｏ１が反転する手前までの期間を規定する。
第二の閾値高電圧側シフト回路１２は、入力立上り後タイミング規定回路１４に規定された期間だけ、出力信号の反転閾値をさらに高電圧側へシフトさせる。
それによって、この第１の実施形態の半導体回路装置おいては、反転閾値が図２に細い実線で示すように、高電圧側へ２段階にシフトされることができる。
【００２３】
すなわち、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の波形がローレベルからハイレベルに反転する際の反転閾値が、第一の閾値高電圧側シフト回路１１によってＶＤＤ／２より高電圧側へシフトされる。また、入力立上り検出回路１３が入力信号Ｉ１の立上りを検出した時点から出力信号Ｏ１が反転する手前までの期間だけ、第二の閾値高電圧側シフト回路１２によって、反転閾値がさらに高電圧側へシフトされる。
したがって、入力信号Ｉ１の立上り期間におけるにノイズ耐性が強くなるとともに、出力信号Ｏ１の立上りタイミングがより遅くなるのを防ぐことができる。
【００２４】
〔第２の実施形態〕
図３は、この発明による半導体回路装置の第２の実施形態の回路図である。図４は、その図３の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。
この実施形態の半導体回路装置は、少なくとも立下り変化が緩やかな入力信号を取り込んで、それよりも立下り変化が急峻な信号を出力する。
図３に示す半導体回路装置において、第一の閾値低電圧側シフト回路１５は、ＮＭＯＳトランジスタＱ６によって、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の反転閾値を低電圧側へシフトさせる閾値低電圧側シフト回路である。これは、図１４（ｂ）に示した閾値低電圧側シフト回路と同じである。
【００２５】
この第２の実施形態の半導体回路装置には、この第一の閾値低電圧側シフト回路１５に加えて、第二の閾値低電圧側シフト回路図１６、入力立下り検出回路１７、および入力立下り後タイミング規定回路１８を設けている。
【００２６】
入力立下り検出回路１７は、入力信号Ｉ１の立下りを検出する。入力立下り後タイミング規定回路１８は、入力立下り検出回路１７が入力信号Ｉ１の立下りを検出した時点から出力信号Ｏ１が反転する手前までの期間を規定する。
第二の閾値低電圧側シフト回路１６は、入力立下り後タイミング規定回路１８に規定された期間だけ、出力信号の反転閾値をさらに低電圧側へシフトさせる。
それによって、この第２の実施形態の半導体回路装置おいては、反転閾値が図４に細い実線で示すように、低電圧側へ２段階にシフトさせることができる。
【００２７】
すなわち、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の波形がハイレベルからローレベルに反転する際の反転閾値が、第一の閾値低電圧側シフト回路１５によってＶＤＤ／２より低電圧側にシフトされる。また、入力立下り検出回路１７が入力信号Ｉ１の立下りを検出した時点から出力信号Ｏ１が反転する手前までの期間だけ、第二の閾値低電圧側シフト回路１６によって、反転閾値がさらに低電圧側へシフトされる。
したがって、入力信号Ｉ１の立下り期間におけるにノイズ耐性が強くなるとともに、出力信号Ｏ１の立下りタイミングがより遅くなるのを防ぐことができる。
【００２８】
〔第３の実施形態〕
図５は、この発明による半導体回路装置の第３の実施形態の回路図である。図６は、その図５の半導体回路装置に入力された入力信号Ｉ１に対する出力信号Ｏ１と反転閾値を示す波形図である。
この実施形態の半導体回路装置は、立上り及び立下り変化が緩やかな入力信号を取り込んで、それよりも立上り及び立下り変化が急峻な信号を出力する。
図５に示す半導体回路装置は、図１に示した第１の実施形態と図３に示した第２の実施形態を組み合わせたものである。
【００２９】
これは、図１４（ｃ）に示した半導体回路装置におけるＰＭＯＳトランジスタＱ５による閾値高電圧側シフト回路を、第一の閾値高電圧側シフト回路１１としている。また、ＮＭＯＳトランジスタＱ６による閾値低電圧側シフト回路を、第一の閾値低電圧側シフト回路１５としている。
それに加えて、第二の閾値高電圧側シフト回路図１２、入力立上り検出回路１３、入力立上り後タイミング規定回路１４、第二の閾値低電圧側シフト回路図１６、入力立下り検出回路１７、および入力立下り後タイミング規定回路１８を設けている。
【００３０】
したがって、入力信号Ｉ１の立上りに対して、出力信号Ｏ１の波形がローレベルからハイレベルに反転する際の反転閾値が、第一の閾値高電圧側シフト回路１１によってＶＤＤ／２より高電圧側へシフトされる。また、入力立上り検出回路１３が入力信号Ｉ１の立上りを検出した時点から出力信号Ｏ１が反転する手前までの期間だけ、第二の閾値高電圧側シフト回路図１２によって、反転閾値がさらに高電圧側へシフトされる。
【００３１】
さらに、入力信号Ｉ１の立下りに対して、出力信号Ｏ１の波形がハイレベルからローレベルに反転する際の反転閾値が、第一の閾値低電圧側シフト回路１５によってＶＤＤ／２より低高電圧側にシフトされる。また、入力立下り検出回路１７が入力信号Ｉ１の立下りを検出した時点から出力信号Ｏ１が反転する手前までの期間だけ、第二の閾値低電圧側シフト回路１６によって、反転閾値がさらに低電圧側へシフトされる。
【００３２】
それによって、この第３の実施形態の半導体回路装置おいては、反転閾値が図６に細い実線で示すように、４段階にシフトする。
したがって、入力信号Ｉ１の立上がり期間及び立下り期間におけるにノイズ耐性が強くなるとともに、出力信号Ｏ１の立上がり及び立下りタイミングがより遅くなるのを防ぐことができる。
【００３３】
〔第４の実施形態〕
図７は、この発明による半導体回路装置の第４の実施形態の回路図である。図９は、その図７の半導体回路装置における入力立上り検出回路１３と入力立上り後タイミング規定回路１４の機能を説明するための波形図である。
この第４の実施形態は、図１で説明した第１の実施形態における入力立上り検出回路１３と入力立上り後タイミング規定回路１４を、具体的な回路例にしたものである。
【００３４】
図７に示す半導体回路装置は、入力立上り検出回路１３を反転閾値を低電圧側にシフトしたインバータ（以下「ＬＶインバータ」と称す）１３１で構成している。
また、入力立上り後タイミング規定回路１４を、反転閾値を高電圧側にシフトしたインバータ（以下「ＨＶインバータ」と称す）１４１と、排他的論理和回路１４２で構成している。
【００３５】
そして、入力立上り検出回路１３のＬＶインバータ１３１は、入力信号Ｉ１を入力し、それを反転した出力信号ＯＬＶを入力立上り後タイミング規定回路１４へ入力させる。
入力立上り後タイミング規定回路１４のＨＶインバータ１４１は、入力信号Ｉ１を反転した出力信号ＯＨＶを出力する。排他的論理和回路１４２は、ＬＶインバータ１３１の出力信号ＯＬＶとＨＶインバータ１４１の出力信号ＯＨＶの排他的論理和をとり、出力信号Ｅａを第二の閾値高電圧側シフト回路１２へ出力する。
【００３６】
インバータとしては、図８に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを互いのドレイン同士及びゲート同士をそれぞれ接続して、電源と接地間に接続した、ＣＭＯＳインバータが多用されている。そのゲート同士の接続点を入力端子とし、ドレイン同士の接続点を出力端子として、その入力端子にパルス波形の電圧信号Ｖｉｎを入力させると、出力端子から反転波形の電圧信号Ｖｏｕｔを出力する。
このようなインバータにおいて、ＰＭＯＳトランジスタのゲート幅とＮＭＯＳトランジスタのゲート幅を調整することによって、入力信号の立上がり及び立下がりに対する反転閾値を電源電圧ＶＤＤの１／２に設定することができる。
【００３７】
反転閾値が電源電圧ＶＤＤの１／２に設定されたインバータに対して、ＰＭＯＳトランジスタのゲート幅を小さくするか、あるいはＮＭＯＳトランジスタのゲート幅を大きくしたＬＶインバータでは、反転閾値が低電圧側にシフトする。逆に、ＰＭＯＳのゲート幅を大きくするか、あるいはＮＭＯＳのゲート幅を小さくしたＨＶインバータでは、反転閾値が高電圧側にシフトする。
この第４の実施形態で使用するＬＶインバータ１３１とＨＶインバータ１４１は、このようなインバータである。
【００３８】
そこで、図７に示した入力立上り検出回路１３と入力立上り後タイミング規定回路１４の機能を、図９を参照して説明する。
入力立上り検出回路１３のＬＶインバータ１３１の出力ＯＬＶは、入力信号Ｉ１の立上りに対して図９（ａ）に一点鎖線で示すように、反転閾値が低電圧側にシフトした波形になる。これによって、入力信号Ｉ１の立上りを検出する。
【００３９】
また、入力立上り後タイミング規定回路１４におけるＨＶインバータ１４１の出力ＯＨＶは、入力信号Ｉ１の立上りに対して図９（ｂ）に点線で示すように、反転閾値が高電圧側にシフトした波形になる。
そして、排他的論理和回路１４２が、そのＬＶインバータ１３１の出力ＯＬＶとＨＶインバータ１４１の出力ＯＨＶの排他的論理和をとると、その出力信号Ｅａは図９（ｃ）に太い実線で示すような波形になる。その出力信号ＥａがＶＤＤ／２以上の期間Ｔａが、入力信号Ｉ１の立上りを検出した時点からインバータ１０の出力信号Ｏ１が反転する手前までの期間に相当する。
【００４０】
この出力信号Ｅａによって第二の閾値高電圧側シフト回路１２を制御することにより、期間Ｔａだけ第二の閾値高電圧側シフト回路１２を動作させる。それによって、入力信号Ｉ１の立上がりに対して、第一の閾値高電圧側シフト回路１１によって高電圧側へシフトされた出力信号の反転閾値を、期間Ｔａだけさらに高電圧側へシフトさせることができる。
したがって、第１の実施形態について図２によって説明したように、入力信号Ｉ１の立上がりに対する出力信号の反転閾値を、高電圧側へ２段階にシフトさせることができ、前述した効果を得ることができる。
なお、第二の閾値高電圧側シフト回路１２の回路構成によっては、出力信号Ｅａを反転した信号によって制御してもよい。
【００４１】
〔第５の実施形態〕
図１０は、この発明による半導体回路装置の第５の実施形態の回路図である。図１１は、その図１０の半導体回路装置における入力立下り検出回路１７と入力立下り後タイミング規定回路１８の機能を説明するための波形図である。
この第５の実施形態は、図３で説明した第２の実施形態における入力立下り検出回路１７と入力立下り後タイミング規定回路１８を、具体的な回路例にしたものである。
【００４２】
図１０に示す半導体回路装置は、入力立下り検出回路１７を反転閾値を高電圧側にシフトしたＨＶインバータ１７１で構成している。また、入力立下り後タイミング規定回路１８を、反転閾値を低電圧側にシフトしたＬＶインバータ１８１と、排他的論理和回路１８２で構成している。ＨＶインバータ１７１及びＬＶインバータ１８１は、第４の実施形態で使用したＨＶインバータ１４１及びＬＶインバータ１３１と同様のインバータである。
【００４３】
そして、入力立下り検出回路１７のＨＶインバータ１７１は、入力信号Ｉ１を入力し、それを反転した出力信号ＯＨＶを入力立下り後タイミング規定回路１８へ入力させる。
入力立下り後タイミング規定回路１８のＬＶインバータ１８１は、入力信号Ｉ１を反転した出力信号ＯＬＶを出力する。排他的論理和回路１８２は、ＨＶインバータ１７１の出力信号ＯＨＶとＬＶインバータ１８１の出力信号ＯＬＶの排他的論理和をとり、出力信号Ｅｂを第二の閾値低電圧側シフト回路１６へ出力する。
【００４４】
そこで、図１０に示した入力立下り検出回路１７と入力立下り後タイミング規定回路１８の機能を、図１１を参照して説明する。
入力立下り検出回路１７のＨＶインバータ１７１の出力ＯＨＶは、入力信号Ｉ１の立下りに対して図１１（ａ）に点線で示すように、反転閾値が高電圧側にシフトした波形になる。これによって、入力信号Ｉ１の立下りを検出する。
【００４５】
また、入力立下り後タイミング規定回路１８におけるＬＶインバータ１８１の出力ＯＬＶは、入力信号Ｉ１の立下りに対して図１１（ｂ）に一点鎖線で示すように、反転閾値が低電圧側にシフトした波形になる。
そして、排他的論理和回路１８２が、そのＨＶインバータ１７１の出力ＯＨＶとＬＶインバータ１８１の出力ＯＬＶの排他的論理和をとると、その出力信号Ｅｂは図１１（ｃ）に太い実線で示すような波形になる。その出力信号ＥｂがＶＤＤ／２以上の期間Ｔｂが、入力信号Ｉ１の立下りを検出した時点からインバータ１０の出力信号Ｏ１が反転する手前までの期間に相当する。
【００４６】
この出力信号Ｅｂによって第二の閾値低電圧側シフト回路１６を制御することにより、期間Ｔｂだけ第二の閾値低電圧側シフト回路１６を動作させる。それによって、入力信号Ｉ１の立下がりに対して、第一の閾値低電圧側シフト回路１５によって低電圧側へシフトされた出力信号の反転閾値を、期間Ｔｂだけさらに低電圧側へシフトさせることができる。
したがって、第２の実施形態について図４によって説明したように、入力信号Ｉ１の立下がりに対する出力信号の反転閾値を、低電圧側へ２段階にシフトさせることができ、前述した効果を得ることができる。
【００４７】
上述した第４の実施形態と第５の実施形態を組み合わせれば、図５及び図６によって説明した第３の実施形態と同様な半導体回路装置を構成することができ、入力信号の立上り及び立下りの両方に対して有効なものとなる。
なお、第二の閾値低電圧側シフト回路１６の回路構成によっては、出力信号Ｅｂを反転した信号によって制御してもよい。
【００４８】
〔第６の実施形態〕
図１２は、この発明による半導体回路装置の第６の実施形態の回路図である。
この第６の実施形態は、図７で説明した第４の実施形態における第二の閾値高電圧側シフト回路１２を、具体的な回路例にしたものである。
この実施形態における第二の閾値高電圧側シフト回路１２は、第一の閾値高電圧側シフト回路１１と並列に設けたそれと同等の回路と、その回路を入力立上り後タイミング規定回路１４によって規定された期間だけ動作させる回路とによって構成されている。
【００４９】
具体的に説明すると、第二の閾値高電圧側シフト回路１２は、第一の閾値高電圧側シフト回路１１のＰＭＯＳトランジスタＱ５と並列に、それと同じ特性のＰＭＯＳトランジスタＱ７を、接続点Ｐ３と電圧ＶＤＤの電源との間に接続している。そのＰＭＯＳトランジスタＱ７のゲートをインバータ１０の出力ラインに接続するラインに、ＮＭＯＳトランジスタＱ８を介挿し、そのゲートに入力立上り後タイミング規定回路１４からの前述した出力信号Ｅａを印加する。
【００５０】
それによって、出力信号Ｅａがハイレベルの期間Ｔａだけ、ＮＭＯＳトランジスタＱ８がＯＮになり、ＰＭＯＳトランジスタＱ７のゲートがインバータ１０の出力ラインに接続され、ＰＭＯＳトランジスタＱ７が有効に機能する。そのため、入力信号Ｉ１の立上りに対して、第一の閾値高電圧側シフト回路１１によって高電圧側へシフトされた出力信号の反転閾値を、期間Ｔａだけさらに高電圧側へシフトさせることができる。
このように、第二の閾値高電圧側シフト回路１２を、第一の閾値高電圧側シフト回路１１と同じＰＭＯＳトランジスタによる簡単な回路で構成することができる。
【００５１】
〔第７の実施形態〕
図１３は、この発明による半導体回路装置の第７の実施形態の回路図である。
この第７の実施形態は、図１０で説明した第５の実施形態における第二の閾値低電圧側シフト回路１６を、具体的な回路例にしたものである。
この実施形態における第二の閾値低電圧側シフト回路１６は、第一の閾値低電圧側シフト回路１５と並列に設けたそれと同等の回路と、その回路を入力立下り後タイミング規定回路１８によって規定された期間だけ動作させる回路とによって構成されている。
【００５２】
具体的に説明すると、第二の閾値低電圧側シフト回路１６は、第一の閾値低電圧側シフト回路１５のＮＭＯＳトランジスタＱ６と並列に、それと同じ特性のＮＭＯＳトランジスタＱ９を、接続点Ｐ４と接地Ｇとの間に接続している。そのＮＭＯＳトランジスタＱ９のゲートをインバータ１０の出力ラインに接続するラインに、ＮＭＯＳトランジスタＱ１０を介挿し、そのゲートに入力立下り後タイミング規定回路１８からの前述した出力信号Ｅｂを印加する。
【００５３】
それによって、出力信号Ｅｂがハイレベルの期間Ｔｂだけ、ＮＭＯＳトランジスタＱ１０がＯＮになり、ＮＭＯＳトランジスタＱ９のゲートがインバータ１０の出力ラインに接続され、ＮＭＯＳトランジスタＱ９が有効に機能する。そのため、入力信号Ｉ１の立下りに対して、第一の閾値低電圧側シフト回路１５によって低電圧側へシフトされた出力信号の反転閾値を、期間Ｔｂだけさらに低電圧側へシフトさせることができる。
このように、第二の閾値低電圧側シフト回路１６を、第一の閾値低電圧側シフト回路１５と同じＮＭＯＳトランジスタによる簡単な回路で構成することができる。
【００５４】
上述した第６の実施形態と第７の実施形態を組み合わせれば、図５及び図６によって説明した第３の実施形態と同様な半導体回路装置を構成することができ、入力信号の立上り及び立下りの両方に対して有効なものとなる。
【００５５】
上述してきたこの発明の各実施形態の半導体回路装置では、入力信号の立上り開始後所定のタイミングで、出力が反転する閾値を高電圧側へさらにシフトさせる第二の閾値高電圧側シフト回路１２をＯＮにする。それにより、従来よりも入力信号立上り中のノイズへの耐性を強くする。そして、従来の出力が反転するタイミングより手前で、第二の閾値高電圧側シフト回路１２をＯＦＦにすることにより、出力信号の反転タイミングを従来通りに維持することができる。
【００５６】
また、入力信号の立下り開始後所定のタイミングで、出力が反転する閾値を低電圧側へさらにシフトさせる第二の閾値低電圧側シフト回路１６をＯＮにする。それにより、従来よりも入力信号立下り中のノイズへの耐性を強くする。そして、従来の出力が反転するタイミングより手前で、第二の閾値低電圧側シフト回路１６をＯＦＦにすることにより、出力信号が反転するタイミングを従来通りに維持することができる。
【００５７】
以上、この発明の実施形態について説明してきたが、その各実施形態の各部の具体的な構成や処理の内容等は、そこに記載したものに限るものではない。
また、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲の各請求項に記載された技術的特徴を有する以外は、何ら限定されないことは言うまでもない。
さらに、以上説明してきた実施形態の構成例、動作例及び変形例等は、適宜変更又は追加あるいは一部を削除してもよく、相互に矛盾しない限り任意に組み合わせて実施することも可能である。
【符号の説明】
【００５８】
１０：インバータ      １１：第一の閾値高電圧側シフト回路    
１２：第二の閾値高電圧側シフト回路    １３：入力立上り検出回路    
１４：入力立上り後タイミング規定回路    １５：第一の閾値低電圧側シフト回路    
１６：第二の閾値低電圧側シフト回路    １７：入力立下り検出回路    
１８：入力立下り後タイミング規定回路    
１３１，１８１：ＬＶインバータ    １４１，１７１：ＨＶインバータ    
１４２，１８２：排他的論理和回路    
Ｑ１，Ｑ２，Ｑ５，Ｑ７：ＰＭＯＳトランジスタ    
Ｑ３，Ｑ４，Ｑ６，Ｑ８、Ｑ９，Ｑ１０：ＮＭＯＳトランジスタ    
Ｉ１：入力信号    Ｏ１：出力信号
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特開２００１−１８５９９６号公報
【図１】
2017169153.tif 000003
【図２】
2017169153.tif 000004
【図３】
2017169153.tif 000005
【図４】
2017169153.tif 000006
【図５】
2017169153.tif 000007
【図６】
2017169153.tif 000008
【図７】
2017169153.tif 000009
【図８】
2017169153.tif 000010
【図９】
2017169153.tif 000011
【図１０】
2017169153.tif 000012
【図１１】
2017169153.tif 000013
【図１２】
2017169153.tif 000014
【図１３】
2017169153.tif 000015
【図１４】
2017169153.tif 000016
【図１５】
2017169153.tif 000017
【図１６】
2017169153.tif 000018
【図１７】
2017169153.tif 000019