(57)【要約】【課題】受電効率の低減を防止することができる、全波整流回路を提供する。【解決手段】アンテナコイルL1に供給された電力を整流する全波整流回路であって、検出閾値電圧にヒステリシスを有するコンパレータ３１、３２と、ハイサイド同期整流用トランジスタM1、M3と、コンパレータ３１、３２の検出閾値電圧を閾値としてオン／オフの切り替えが行われるローサイド同期整流用トランジスタM2、M4と、ローサイド同期整流用トランジスタM2、M4に並列に接続されたサブローサイド同期整流用トランジスタM5、M6と、コンパレータ３１、３２の検出閾値電圧よりも高くGNDより低い電圧を閾値として、同期整流用トランジスタM5、M6をオンからオフに切り替える、SRラッチ４１、４２を有する。【選択図】図１
2017169268.tif 000002
【特許請求の範囲】
【請求項１】
コイルに供給された交流電流を整流してコンデンサに充電する全波整流回路であって、
検出閾値電圧にヒステリシスを有する第一及び第二のコンパレータと、
前記コイルの一端と前記コンデンサの一端との間に接続された第一のハイサイドMOSトランジスタと
前記コイルの他端と前記コンデンサの一端との間に接続された第二のハイサイドMOSトランジスタと、
前記コイルの他端と固定電位との間に接続され、前記第一のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第一のローサイドMOSトランジスタと、
前記コイルの一端と前記固定電位との間に接続され、前記第二のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第二のローサイドMOSトランジスタと、
前記コイルの他端と前記固定電位との間に、前記第一のローサイドMOSトランジスタと並列に接続された第一のサブローサイドMOSトランジスタと、
前記コイルの一端と前記固定電位との間に、前記第二のローサイドMOSトランジスタと並列に接続された第二のサブローサイドMOSトランジスタと、
前記検出閾値電圧よりも高く前記固定電位より低い電圧を閾値として、前記第一及び前記第二のサブローサイドMOSトランジスタをオンからオフに切り替える、第一及び第二の制御部と、
を有する、全波整流回路。
【請求項２】
前記検出閾値電圧よりも高い第二の検出閾値電圧を有し、前記第一及び第二のハイサイドMOSトランジスタのオン／オフの切り替えを行う、第三及び第四のコンパレータを更に有し、前記第一及び第二の制御部は、前記第三及び第四のコンパレータの出力に従って、前記第一及び前記第二のサブローサイドMOSトランジスタをオンからオフに切り替えることを特徴とする、請求項１に記載の全波整流回路。
【請求項３】
前記第一及び第二のローサイドMOSトランジスタのゲートのオン抵抗値は、前記第一及び第二のサブローサイドMOSトランジスタのオン抵抗値よりも小さいことを特徴とする、請求項１又は請求項２に記載の全波整流回路。
【請求項４】
ヒステリシスを有する前記検出閾値電圧の低位側の電圧を高位側の電圧で除した値は、前記第一及び第二のサブローサイドMOSトランジスタのオン抵抗を前記第一及び第二のローサイドMOSトランジスタのゲートのオン抵抗値で除した値よりも、大きいことを特徴とする、請求項１乃至請求項３のいずれか一項に記載の全波整流回路。
【請求項５】
コイルに供給された交流電流を整流してコンデンサに充電する全波整流回路であって、
検出閾値電圧にヒステリシスを有する第一及び第二のコンパレータと、
前記コイルの一端と前記コンデンサの一端との間に接続された第一のハイサイドMOSトランジスタと
前記コイルの他端と前記コンデンサの一端との間に接続された第二のハイサイドMOSトランジスタと、
前記コイルの他端と固定電位との間に接続され、前記第一のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第一のローサイドMOSトランジスタと、
前記コイルの一端と前記固定電位との間に接続され、前記第二のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第二のローサイドMOSトランジスタと、
前記コイルの他端と前記固定電位との間に、前記第一のローサイドMOSトランジスタと並列に接続された第一のサブローサイドMOSトランジスタと、
前記コイルの一端と前記固定電位との間に、前記第二のローサイドMOSトランジスタと並列に接続された第二のサブローサイドMOSトランジスタと、
を有し、前記第一又は前記第二のローサイドMOSトランジスタがオンからオフに切り替わった時点から、前記第一又は前記第二のローサイドMOSトランジスタと前記コイルとの接続部の電位が前記固定電位を超えるまでの間に、前記第三又は前記第四のサブローサイドMOSトランジスタがオンからオフに切り替わることを特徴とする、全波整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、全波整流回路に関する。
【背景技術】
【０００２】
近年、例えば無線給電システムにおいて、受電側アンテナコイルに誘起される交流電流を全波整流するために、MOSトランジスタを用いたフルブリッジ回路が提案されている。MOSトランジスタはダイオードに比べてオン抵抗が小さいため、従来のダイオードを用いたフルブリッジ回路に比べてMOSトランジスタを用いたフルブリッジ回路は電力損失を低減させ、受電効率を向上させることができる。
【０００３】
同期整流用のスイッチとしてMOSトランジスタを用いる場合、ローサイド側のMOSトランジスタのオン／オフの切り替え制御がとても重要となる。なぜなら、ローサイド側のMOSトランジスタと、これに接続されているハイサイド側のMOSトランジスタとが同時にオンになってしまうと、全波整流され平滑容量に蓄積された電荷が、ローサイド側のMOSトランジスタを介してグランド(GND)に引き抜かれてしまい、受電効率が大きく損なわれるからである。
【０００４】
これを防止するために、ローサイド側のMOSトランジスタがGNDを超えて駆動しないように、通常は、GNDよりもある程度低い電圧値を閾値として設定し、ハイサイド側のMOSトランジスタとローサイド側のMOSトランジスタとの接続点の電圧値が閾値を超えると、ローサイド側のMOSトランジスタが駆動しないように制御する。
【０００５】
しかしながら、接続点の電圧値が閾値を超えてローサイド側のMOSトランジスタがオンからオフに切り替わった時点では、接続点の電圧値は未だGNDを下回っているため、ローサイド側のMOSトランジスタのボディダイオードを通じて電流を供給し続ける。このため、接続点の電圧値がボディダイオードの順方向電圧（VF）だけ低下する。すると、接続点の電圧値が再び閾値を下回るため、ローサイド側のMOSトランジスタがオフからオンに切り替わる。
【０００６】
このように、従来の全波整流回路では、接続点の電圧値が閾値を超えてからGNDに達するまでの間、ローサイド側のMOSトランジスタがオンとオフとを繰り返すチャタリングが発生するため、無駄なゲート駆動損失が発生し、受電効率が低減してしまうという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１５２９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、受電効率の低減を防止することができる、全波整流回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本実施形態の全波整流回路は、コイルに供給された交流電流を整流してコンデンサに充電する全波整流回路であって、検出閾値電圧にヒステリシスを有する第一及び第二のコンパレータと、前記コイルの一端と前記コンデンサの一端との間に接続された第一のハイサイドMOSトランジスタと、前記コイルの他端と前記コンデンサの一端との間に接続された第二のハイサイドMOSトランジスタとを有する。また、前記コイルの他端と固定電位との間に接続され、前記第一のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第一のローサイドMOSトランジスタと、前記コイルの一端と前記固定電位との間に接続され、前記第二のコンパレータの前記検出閾値電圧を閾値としてオン／オフの切り替えが行われる、第二のローサイドMOSトランジスタとも有する。更に、前記コイルの他端と前記固定電位との間に、前記第一のローサイドMOSトランジスタと並列に接続された第一のサブローサイドMOSトランジスタと、前記コイルの一端と前記固定電位との間に、前記第二のローサイドMOSトランジスタと並列に接続された第二のサブローサイドMOSトランジスタと、前記検出閾値電圧よりも高く前記固定電位より低い電圧を閾値として、前記第一及び前記第二のサブローサイドMOSトランジスタをオンからオフに切り替える、第一及び第二の制御部とも有する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係わる全波整流回路の構成を説明する概略ブロック図。
【図２】図１に示す全波整流回路の各点における信号波形を示す図。
【図３】比較例の全波整流回路における信号波形を示す図。
【図４】第２の実施形態に係わる全波整流回路の構成を説明する概略ブロック図。
【図５】第２の実施形態に係わる全波整流回路の別の構成を説明する概略ブロック図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる全波整流回路の構成を説明する概略ブロック図である。図１に示す全波整流回路は、受電アンテナコイルL1で受信する交流電圧の負側の電圧を反転させ、入力電圧の絶対値を出力して全波整流平滑容量C3に充電する回路である。全波整流平滑容量C3は、同期整流回路によって全波整流された脈流電圧の脈動成分を減らし、直流電圧を取り出すための容量である。
【００１２】
受電アンテナコイルL1の一端は、全波整流回路の一方の入力端子LX1に接続されている。また、受電アンテナコイルL1の他端は、直列共振容量C1を介して全波整流回路の他方の入力端子LX2に接続されている。また、並列負荷容量C2は、直列接続された受電アンテナコイルL1と直列共振容量C1に並列に接続されている。すなわち、並列負荷容量C2の一端は入力端子LX1に接続されており、他端は入力端子LX2に接続されている。
【００１３】
本実施形態の全波整流回路は、４つの同期整流用トランジスタM1、M2、M3、M4と、４つのコンパレータ２１、２２、３１、３２と、２つのバッファBUF1、BUF2と、２つのインバータINV1、INV2と、２つのレベルシフト回路１１、１２から構成される、フルブリッジ同期整流回路を有する。ハイサイドスイッチである同期整流用トランジスタM1、M3はP型のMOSトランジスタで構成され、ローサイドスイッチである同期整流用トランジスタM2、M4はN型のMOSトランジスタで構成されている。
【００１４】
ハイサイドMOSトランジスタ、及び、ローサイドMOSトランジスタである同期整流用トランジスタM1、M2は、それぞれのドレインが入力端子LX1に接続されている。ハイサイドMOSトランジスタ、及び、ローサイドMOSトランジスタである同期整流用トランジスタM3、M4は、それぞれのドレインが入力端子LX2に接続されている。また、同期整流用トランジスタM1、M3は、それぞれのソースが全波整流平滑容量C3の一端に接続されている。同期整流用トランジスタM2、M4は、それぞれのソースがGND（グランド）に接続されている。なお、同期整流用トランジスタM2、M4のソースは固定電位に接続されていればよく、図１では、固定電位の具体的な一例として、GND（グランド）に接続されている場合を示している。
【００１５】
コンパレータ２１は、反転入力に全波整流回路の一方の入力端子LX1が接続されている。また、非反転入力に基準電圧VTH2が入力されている。なお、基準電位VTH2はGNDよりも若干低く設定されている。また、コンパレータ２１の出力は、レベルシフト回路１２、インバータINV2を介して同期整流用トランジスタM3のゲートに入力される。すなわち、同期整流用トランジスタM3は、入力端子LX1の電位がVTH2より低下した場合にオンになるよう、コンパレータ２１により制御される。
【００１６】
コンパレータ２２は、反転入力に全波整流回路の他方の入力端子LX2が接続されている。また、非反転入力に基準電圧VTH2が入力されている。また、コンパレータ２２の出力は、レベルシフト回路１１、インバータINV1を介して同期整流用トランジスタM1のゲートに入力される。すなわち、同期整流用トランジスタM1は、入力端子LX2の電位がVTH2より低下した場合にオンになるよう、コンパレータ２２により制御される。
【００１７】
第一のコンパレータであるコンパレータ３１は、反転入力に全波整流回路の一方の入力端子LX1が接続されている。また、非反転入力に基準電圧VTH1が入力されている。なお、基準電圧VTH1は、基準電位VTH2よりも低く設定されている。基準電位VTH2が基準電圧VTH1より高い値（より0Vに近い値）に設定されている理由は次の通りである。すなわち、仮に入力端子LX1に電流が流入している際に、同期整流用トランジスタM3がオン状態になったとしても、同期整流用トランジスタM2がオフ状態であれば、全波整流平滑容量C3に蓄積されている電流はGNDに流れず、同期整流用トランジスタM1を介して全波整流平滑容量C3に戻るルートが確保されているため、電力の損失が小さいからである。
【００１８】
コンパレータ３１の出力は、BUF1を介して同期整流用トランジスタM2のゲートに入力される。なお、コンパレータ３１はヒステリシスを有している。従って、同期整流用トランジスタM2は、入力端子LX1の電位がVTH1(fall)より低下した場合にオンになり、VTH1(fall)よりもヒステリシス分だけ高い電圧であるVTH1(rise)より入力端子LX1の電位が上昇した場合にオフになるよう、コンパレータ３１により制御される。
【００１９】
第二のコンパレータであるコンパレータ３２は、反転入力に全波整流回路の他方の入力端子LX2が接続されている。また、非反転入力に基準電圧VTH1が入力されている。コンパレータ３２の出力は、BUF2を介して同期整流用トランジスタM4のゲートに入力される。なお、コンパレータ３２は、コンパレータ３１と同様のヒステリシスを有している。従って、同期整流用トランジスタM4は、入力端子LX2の電位がVTH1(fall)より低下した場合にオンになり、VTH1(fall)よりもヒステリシス分だけ高い電圧であるVTH1(rise)より入力端子LX2の電位が上昇した場合にオフになるよう、コンパレータ３２により制御される。
【００２０】
このように、コンパレータ２１、２２、３１、３２は、入力端子LX1とLX2の電位を比較し、GNDから受電アンテナコイルL1を通り全波整流平滑容量C3に達する経路のうち、受電アンテナコイルL1で受信した交流電流の流れの向きに沿った経路のインピーダンスが最も小さくなるように、同期整流用トランジスタM1、M2、M3、M4のオン・オフのタイミングを制御する。
【００２１】
すなわち、入力端子LX1の電位が入力端子LX2の電位よりも高い場合、同期整流用トランジスタM1、M4をオンに、同期整流用トランジスタM2、M3をオフに制御することで、同期整流用トランジスタM4のソースに接続されたGNDから、同期整流用トランジスタM4、直列共振容量C1、受電アンテナコイルL1、同期整流用トランジスタM1を介して全波整流平滑容量C3に電荷を蓄積させる。また、入力端子LX2の電位が入力端子LX1の電位よりも高い場合、同期整流用トランジスタM2、M3をオンに、同期整流用トランジスタM1、M4をオフに制御することで、同期整流用トランジスタM2のソースに接続されたGNDから、同期整流用トランジスタM2、受電アンテナコイルL1、直列共振容量C1、同期整流用トランジスタM3を介して全波整流平滑容量C3に電荷を蓄積させる。
【００２２】
全波整流平滑容量C3の一端は、同期整流用トランジスタM1、M3のソースが接続されており、他端はGNDが接続されている。受電アンテナコイルL1に誘起された交流電流が全波整流回路によって全波整流され、全波整流平滑容量C3に蓄電される。
【００２３】
また、本実施形態の全波整流回路は、サブローサイドスイッチである同期整流用トランジスタM5、M6と、２つのSRラッチ４１、４２と、２つのバッファBUF3、BUF4と、２つのインバータINV3、INV4も有する。同期整流用トランジスタM5、M6は、メインローサイドスイッチである同期整流用トランジスタM2、M4よりもオン抵抗が大きい（サイズが小さい）N型のMOSトランジスタで構成されている。
【００２４】
コンパレータ３１の出力は、バッファBUF1を介してSRラッチ４１のセット入力端子に入力される。SRラッチ４１のリセット入力端子には、コンパレータ２１の出力がインバータINV3を介して入力される。SRラッチ４１のQ出力は、バッファBUF3を介して、同期整流用トランジスタM5のゲートに入力される。すなわち、第一のサブローサイドMOSトランジスタである同期整流用トランジスタM5は、メインのローサイドスイッチである同期整流用トランジスタM2と並列に接続されており、第一の制御部であるSRラッチ４１によって同期整流用トランジスタM2と異なるタイミングでオン・オフの切り替えがなされるよう制御されている。
【００２５】
コンパレータ３２の出力は、バッファBUF2を介してSRラッチ４２のセット入力端子に入力される。SRラッチ４２のリセット入力端子には、コンパレータ２２の出力がインバータINV4を介して入力される。SRラッチ４２のQ出力は、バッファBUF4を介して同期整流用トランジスタM6のゲートに入力される。すなわち、第二のサブローサイドMOSトランジスタである同期整流用トランジスタM6は、メインのローサイドスイッチである同期整流用トランジスタM4と並列に接続されており、第二の制御部であるSRラッチ４２によって同期整流用トランジスタM4と異なるタイミングでオン・オフの切り替えがなされるよう制御されている。
【００２６】
次に、全波整流時において、LX1端子への流入電流の方向が、正（流入）→負（流出）→正（流入）に変化した場合の、同期整流用トランジスタM2、M5の同期整流動作について説明する。なお、LX2端子への流入電流と同期整流用トランジスタM4、M6の同期整流動作は、電流方向が逆であるだけで、LX1端子への流入電流と同期整流用トランジスタM2、M5の同期整流動作と同一であるので、説明を省略する。
【００２７】
図２は、図１に示す全波整流回路の各点における信号波形を示す図である。図２には、入力端子LX1の流入電流、入力端子LX1の電圧、コンパレータ３１の出力信号、同期整流用トランジスタM2のゲートの入力信号、コンパレータ２１の出力信号、同期整流用トランジスタM5のゲートの入力信号、の各波形を示している。また、図３は、比較例の全波整流回路における信号波形を示す図である。なお、比較例の全波整流回路は、図１に示す全波整流回路から、サブローサイドスイッチである同期整流用トランジスタM5、M6と、同期整流用トランジスタM5、M6のゲートのオン・オフの切り替えを制御するための２つのSRラッチ４１、４２と、２つのバッファBUF3、BUF4と、２つのインバータINV3、INV4を除去した構成である。図３には、入力端子LX1の流入電流、入力端子LX1の電圧、コンパレータ３１の出力信号、同期整流用トランジスタM2のゲートの入力信号、の各波形を示している。
【００２８】
図２に示すように、入力端子LX1への流入電流が減少し、0Aを下回って電流が流出し始めた直後、入力端子LX2の電圧はGNDであり、基準電圧VTH2よりも高い。よって、コンパレータ２２の制御によって同期整流用トランジスタM1のゲート信号は”H”（＝オフ状態）であるため、入力端子LX1の電圧は降下する。
【００２９】
入力端子LX1の電圧が基準電圧VTH2を下回ると、コンパレータ２１の出力値が”L”→”H”に切り替わる。この時点では、入力端子LX1の電圧は基準電圧VTH1(fall)より高いので、コンパレータ３１の出力値は”L”のままである。従って、SRラッチ４１へのセット入力は”L”、リセット入力は” H”→” L”に変化するので、Q出力は”L”を保持する。すなわち、同期整流用トランジスタM2、M5共にゲートはオフ状態を保っている。
【００３０】
入力端子LX1の電圧が更に低下し、基準電圧VTH1(fall)を下回ると、コンパレータ３１の出力値が”L”→”H”に切り替わる。コンパレータ３１の出力信号が同期整流用トランジスタM2のゲートに到達するまでの時間（遅延時間Td1）の間、同期整流用トランジスタM2のゲート信号は”L”でありオフ状態であるため、入力端子LX1の流出電流は、同期整流用トランジスタM2のボディダイオードで供給される。従って、同期整流用トランジスタM2のボディダイオードの順方向電圧をVFとすると、入力端子LX1の電圧は−VFまで降下する。
【００３１】
なお、同期整流用トランジスタM5のボディダイオードからも入力端子LX1に電流が供給されるが、同期整流用トランジスタM2に対して同期整流用トランジスタM5のサイズが非常に小さく形成されているため、Td1のボディダイオードの影響は無視できるものとする。
【００３２】
遅延時間Td1が経過した後に、同期整流用トランジスタM2のゲート信号が”L”→”H”に切り替わり、オン状態になる。これにより、入力端子LX1の電圧は、ILX1×Ron2となる。（ここで、ILX1は入力端子LX1への流入電流、Ron2は同期整流用トランジスタM2のオン抵抗を表すものとする。）
コンパレータ３１の出力信号”H”は、同期整流用トランジスタM2のゲートに到達すると同時に、SRラッチ４１へセット入力される。SRラッチ４１のリセット入力は” L”であるので、Q出力は”L”→”H”に変化する。SRラッチ４１からQ出力から同期整流用トランジスタM5までの伝搬遅延時間をTd2とすると、同期整流用トランジスタM2がオン状態に切り替わってから遅延時間Td2後に、同期整流用トランジスタM5のゲート信号が”L”→”H”に切り替わり、同期整流用トランジスタM5もオン状態になる。なお、同期整流用トランジスタM5がオン状態になると、入力端子LX1の電圧は同期整流用トランジスタM5のオン抵抗Ron5によって変化するが、同期整流用トランジスタM5のサイズは同期整流用トランジスタM2のサイズよりも非常に小さいため、入力端子LX1の電圧への影響は無視できるものとする。
【００３３】
Ron5がRon2に比べて大きな値であるため、同期整流用トランジスタM2がオンする前に同期整流用トランジスタM5がオンしてしまうと、導通損失が大きくなってしまう。しかしながら、本実施形態の全波整流回路では、SRラッチ４１を介してコンパレータ３１の出力信号を同期整流用トランジスタM5に入力することで、同期整流用トランジスタM2がオン状態に切り替わる前に、同期整流用トランジスタM5がオン状態に切り替わることを回避することができる。
【００３４】
同期整流用トランジスタM2、M5が共にオン状態に切り替わった後、入力端子LX1からの流出電流が減少すると、入力端子LX1の電圧は上昇し、GNDに近づいていく。入力端子LX1からの流出電流が0Aに近づき、入力端子LX1の電圧が基準電圧VTH1(rise)を上回ると、コンパレータ３１の出力値が” H”→” L”に切り替わる。遅延時間Td1が経過した後に、同期整流用トランジスタM2のゲート信号が” H”→” L”に切り替わり、オフ状態になる。
【００３５】
ここまでの入力端子LX1の電圧の変化は、図２に示す本実施形態の全波整流回路も、図３に示す比較例の全波整流回路も同じ挙動を示すが、この後の挙動は大きく異なる。図３に示すように、比較例の全波整流回路の場合、同期整流用トランジスタM2がオフに切り替わった時点において、入力端子LX1の電圧はいまだGNDを下回っているため、入力端子LX1の流出電流は同期整流用トランジスタM2のボディダイオードで供給される。従って、入力端子LX1の電圧は−VFまで降下する。
【００３６】
入力端子LX1の電圧が基準電圧VTH1(fall)を下回った時点で、コンパレータ３１の出力値が” L”→” H ”に切り替わる。遅延時間Td1が経過した後に、同期整流用トランジスタM2のゲート信号が” L”→” H”に切り替わるので、同期整流用トランジスタM2は再びオン状態になる。この時点で、入力端子LX1からの流出電流は更に減少しているので、入力端子LX1の電圧は上昇し、GNDにより近づいていく。すなわち、入力端子LX1の電圧は基準電圧VTH1(rise)を上回るため、コンパレータ３１の出力値が” H”→” L”に切り替わる。そして、遅延時間Td1が経過した後に、同期整流用トランジスタM2のゲート信号が” H”→” L”に切り替わり、オフ状態になる。
【００３７】
この時点で、入力端子LX1の電圧が未だGNDを下回っている場合、入力端子LX1の流出電流は同期整流用トランジスタM2のボディダイオードで供給され、入力端子LX1の電圧は−VFまで降下する。そして、コンパレータ３１の出力値が” L”→” H ”に切り替わる→遅延時間Td1が経過した後に、同期整流用トランジスタM2がオンする→コンパレータ３１の出力値が” H”→” L”に切り替わる→遅延時間Td1が経過した後に、同期整流用トランジスタM2がオフする、という動作が繰り返し行われる。この一連の動作は、同期整流用トランジスタM2がオフに切り替わった時点で、入力端子LX1の電圧がGNDを上回るまで繰り返される。
【００３８】
同期整流用トランジスタM2がオフに切り替わった時点で、入力端子LX1の電圧がGNDを上回っている場合、入力端子LX1には電流が流入している状態であるため、入力端子LX1の電圧は更に上昇する。すなわち、入力端子LX1に流入する電流が低下し、0Aを下回るまでの間、コンパレータ３１の出力値は” L”で安定し、同期整流用トランジスタM2はオフの状態を保持する。
【００３９】
このように、比較例の同期整流回路では、入力端子LX1から流出する電流が減少し、入力端子LX1の電圧が基準電圧VTH1(rise)を上回ると、入力端子LX1の電圧がGNDを上回るまでの間、同期整流用トランジスタM2がオンとオフとを何度も繰り返すチャタリングが発生していた。
【００４０】
一方、本実施形態の全波整流回路の場合、図２に示すように、同期整流用トランジスタM2がオフに切り替わった時点で、コンパレータ３１の出力信号” L”は、SRラッチ４１へセット入力される。従って、SRラッチ４１のセット入力は” H”→” L”に変化するが、リセット入力が” L”であるので、Q出力は” H”を保持する。これにより、同期整流用トランジスタM2がオフ状態、同期整流用トランジスタM5がオン状態となるので、入力端子LX1の電圧はILX1×Ron5となる。  
【００４１】
ここで、ILX1×Ron5がVTH1(fall)より高い電圧となるように、Ron5とVTH1(fall)の値は調整されている。換言すれば、VTH1(fall)とVTH1(rise)とが以下の（１）式の関係を満たすように、Ron2とRon5との値が調整されている。
【００４２】
｜VTH1(fall)｜／｜VTH1(rise) ｜＞Ron5／Ron2                ……  （１）式
例えば、VTH1(rise)×10＝VTH1(fall)の場合、Ron2×10＞Ron5となるように調整されている。このため、同期整流用トランジスタM2がオンからオフに切り替わっても、入力端子LX1の電圧がVTH1(fall)を下回らないため、コンパレータ３１の出力値は” L”を保持し続ける。従って、同期整流用トランジスタM2が再びオンになることを防止することができる。
【００４３】
入力端子LX1からの流出電流が更に減少し、入力端子LX1の電圧が基準電圧VTH2を上回ると、コンパレータ２１の出力値が” H”→” L”に切り替わる。すなわち、SRラッチ４１へのセット入力は”L”であり、リセット入力は” L”→” H”に変化するので、Q出力は” H”→” L”に切り替わる。従って、遅延時間Td2が経過した後に、同期整流用トランジスタM5のゲート信号が” H”→” L”に切り替わるので、同期整流用トランジスタM5のゲートはオフ状態になる。
【００４４】
ここで、基準電圧VTH2はGNDに近い値に設定されているので、同期整流用トランジスタM5がオフに切り替わる時点で入力端子LX1の電圧はGNDを上回る。すなわち、入力端子LX1には電流が流入している状態であるため、入力端子LX1の電圧は更に上昇する。従って、入力端子LX1に流入する電流が低下して0Aを下回るまでの間、コンパレータ２１、３１の出力値は” L”で安定するので、同期整流用トランジスタM2、M5はオフの状態を保持する。
【００４５】
このように、本実施形態によれば、入力端子LX1から流出する電流が減少し、入力端子LX1の電圧が基準電圧VTH1(rise)を上回って同期整流用トランジスタM2がオンからオフに切り替わっても、同期整流用トランジスタM2と並列に挿入されている同期整流用トランジスタM5がオンの状態を保持する。このとき、入力端子LX1の電圧（＝ILX1×Ron5）
がVTH1(fall)より高い電圧となるように調整されているので、コンパレータ３１の出力値は” L”を保持し続けることができ、同期整流用トランジスタM2が再びオンになることを防止することができる。従って、同期整流用トランジスタM2がオンとオフとを何度も繰り返すチャタリングの発生を防止することができるため、無駄なゲート駆動損失を抑制し、受電効率の低減を防止することができる。
（第２の実施形態）
第１の実施形態の全波整流回路は、ハイサイドスイッチである同期整流用トランジスタM1、M3のオン・オフの切り替えと、サブローサイドスイッチである同期整流用トランジスタM5、M6のオン・オフの切り替えとを、共に、コンパレータ２１、２２の出力値を用いて制御していた。これに対し、第２の実施形態の全波整流回路は、同期整流用トランジスタM1、M3のオン・オフの切り替え制御と、同期整流用トランジスタM5、M6のオン・オフの切り替え制御とを、独立した回路で行う点が異なっている。
【００４６】
図４は、第２の実施形態に係わる全波整流回路の構成を説明する概略ブロック図である。図４に示すように、コンパレータ２１からの出力値は、インバータINV3を介してSRラッチ４１のリセット入力端子に入力される。同期整流用トランジスタM3のゲートには、コンパレータ２１からの出力値でなく、ハイサイド制御回路５２からの制御信号が入力される。ハイサイド制御回路５２は、入力端子LX1の電位が所定の基準電位VTH3（図示せず、0V近傍であって0Vを超えない値）より低下／上昇した場合に同期整流用トランジスタM3がオン／オフに切り替わるように、制御信号を出力する。
【００４７】
コンパレータ２２からの出力値は、インバータINV4を介してSRラッチ４２のリセット入力端子に入力される。同期整流用トランジスタM1のゲートには、コンパレータ２２からの出力値でなく、ハイサイド制御回路５１からの制御信号が入力される。ハイサイド制御回路５１は、入力端子LX2の電位が所定の基準電位VTH3（0V近傍であって0Vを超えない値）より低下／上昇した場合に同期整流用トランジスタM1がオン／オフに切り替わるように、制御信号を出力する。
【００４８】
このように、本実施形態では、サブローサイドスイッチである同期整流用トランジスタM5、M6のオン・オフの切り替えの制御をコンパレータ２１、２２で行い、ハイサイドスイッチである同期整流用トランジスタM1、M3のオン・オフの切り替えをハイサイド制御回路５１、５２で行っている。このため、同期整流用トランジスタM5、M6のオン・オフの切り替えを行う基準電位VTH2と、同期整流用トランジスタM1、M3のオン・オフの切り替えを行う基準電位VTH3とを別の値に設定することができる。
【００４９】
また、同期整流用トランジスタM5、M6のオン・オフの切り替えのタイミングの調整と、同期整流用トランジスタM1、M3のオン・オフの切り替えのタイミングの調整とが別回路で独立して行うことができる。従って、同期整流用トランジスタM5、M6のオン・オフの制御が簡便になり、チャタリングの発生をより確実に防止することができる。
【００５０】
なお、同期整流用トランジスタM5、M6のオン・オフの切り替えは、同期整流用トランジスタM5、M6がオンからオフに切り替わった直後に入力端子LX1がGNDを上回るように制御すればよい。従って、上述したように、GND近傍であってGNDを超えない程度の基準電位VTH2と入力端子LX1の電位との比較によりタイミングの制御を行うかわりに、同期整流用トランジスタM2、M4がオンからオフに切り替わった時点からの経過時間によって、同期整流用トランジスタM5、M6のオン・オフの切り替えタイミングを制御してもよい。
【００５１】
図５は、第２の実施形態に係わる全波整流回路の別の構成を説明する概略ブロック図である。図５に示すように、同期整流用トランジスタM5のゲートには、コンパレータ３１からの出力値が、バッファBUF1、遅延回路６１、バッファBUF3を介して入力される。同期整流用トランジスタM6のゲートには、コンパレータ３２からの出力値が、バッファBUF2、遅延回路６２、バッファBUF4を介して入力される。
【００５２】
すなわち、図５に示す構成によれば、遅延回路６１、６２からの信号の出力時間を調整することにより、同期整流用トランジスタM2、M4がオンからオフに切り替わった時点から同期整流用トランジスタM5、M6のオン・オフを切り替えるまでの遅延時間を制御することができる。従って、コンパレータ２１、２２やSRラッチ４１、４２が不要になるため、回路規模を縮小できることができ、装置の小型化を図ることができる。
【００５３】
本明細書における各「部」は、実施の形態の各機能に対応する概念的なもので、必ずしも特定のハードウェアやソフトウエア・ルーチンに１対１には対応しない。従って、本明細書では、実施の形態の各機能を有する仮想的回路ブロック（部）を想定して説明した。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１１、１２…レベルシフト回路、２１、２２、３１、３２…コンパレータ、４１、４２…SRラッチ、５１、５２…ハイサイド制御回路、６１、６２…遅延回路、BUF1、BUF2、BUF3、BUF4…バッファ、C1…直列共振容量、C2…並列負荷容量、C3…全波整流平滑容量、INV1、INV2、INV3、INV4…インバータ、L1…受電アンテナコイル、LX1、LX2…入力端子、M1、M2、M3、M4、M5、M6…同期整流用トランジスタ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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