(57)【要約】      （修正有）【課題】酸化物半導体を用いたときの電気的特性を改善したトランジスタと、その製造法を提供する。【解決手段】トランジスタは、ゲート電極ＧＥの上に設けられた第１絶縁層Ｌ１と、第１絶縁層Ｌ１を介してゲート電極ＧＥ上に配置され、第１コンタクト部ＣＴ１と、第２コンタクト部ＣＴ２と、第１コンタクト部ＣＴ１と第２コンタクト部ＣＴ２との間に配置されたチャネル部ＣＮＬとを含み、チャネル部ＣＮＬの膜厚が第１コンタクト部ＣＴ１および第２コンタクト部ＣＴ２の膜厚Ｈよりも小さい半導体層ＳＣ（ＩｎＧａＺｎＯ）と、第１コンタクト部ＣＴ１および第２コンタクト部ＣＴ２上に設けられた開口を備えたチャネル保護膜Ｌ２と、チャネル保護膜Ｌ２の開口において第１コンタクト部ＣＴ１と電気的に接続したソース電極ＳＥと、チャネル保護膜Ｌ２の開口において第２コンタクト部と電気的に接続したドレイン電極ＤＥを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極と、
ゲート電極の上に設けられた第１絶縁層と、
前記第１絶縁層を介して前記ゲート電極上に配置され、第１コンタクト部と、第２コンタクト部と、前記第１コンタクト部と前記第２コンタクト部との間に配置されたチャネル部とを含み、前記チャネル部の膜厚が前記第１コンタクト部および前記第２コンタクト部の膜厚よりも小さい半導体層と、
前記半導体層を覆うとともに、前記第１コンタクト部および前記第２コンタクト部上に設けられた開口を備えたチャネル保護膜と、
前記チャネル保護膜の前記開口において前記第１コンタクト部と電気的に接続したソース電極と、
前記チャネル保護膜の前記開口において前記第２コンタクト部と電気的に接続したドレイン電極と、を備え、
前記半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくとも１つの材料を含む酸化物半導体である、トランジスタ。
【請求項２】
前記半導体層は、前記チャネル部における膜厚が１０ｎｍ未満である請求項１記載のトランジスタ。
【請求項３】
前記半導体層は、前記第１コンタクト部および前記第２コンタクト部における膜厚が、１０ｎｍ以上である請求項１記載のトランジスタ。
【請求項４】
前記第１絶縁層の膜厚が１０ｎｍ以下である、請求項２または請求項３に記載のトランジスタ。
【請求項５】
前記半導体層は、前記第１コンタクト部および前記第２コンタクト部における抵抗が前記チャネル部よりも低い請求項１乃至請求項４のいずれか１項記載のトランジスタ。
【請求項６】
導電性材料を用いてゲート電極を形成し、
前記ゲート電極上を用いてゲート絶縁膜を形成し、
前記ゲート絶縁膜上にＩｎ、Ｇａ、Ｚｎの少なくとも１つを含む酸化物半導体材料を成膜およびパターンニングして、第１コンタクト部および第２コンタクト部に配置された第１層を形成し、
前記第１層上に、Ｉｎ、Ｇａ、Ｚｎの少なくとも１つを含む酸化物半導体材料を成膜およびパターンニングして、第１コンタクト部、第２コンタクト部、および、チャネル部に配置された第２層を形成し、
前記第２層上に絶縁性材料を成膜するとともに、前記第１コンタクト部および前記第２コンタクト部上に開口を形成してチャネル保護膜を形成し、
前記チャネル保護膜上に導電性材料を成膜およびパターンニングして、前記開口において前記第１コンタクト部と電気的に接続したソース電極と、前記開口において前記ドレイン電極と電気的に接続したドレイン電極を形成する、トランジスタの製造方法。
【請求項７】
前記第１層の形成後であって前記第２層を形成する前に、不活性雰囲気において前記第１層の加熱処理を行う請求項６記載のトランジスタの製造方法。
【請求項８】
前記加熱処理は３５０℃以上で行う請求項７記載のトランジスタの製造方法。
【請求項９】
前記第１層の形成後であって前記第２層を形成する前に、水素ガス雰囲気で前記第１層の加熱処理を行う請求項６記載のトランジスタの製造方法。
【請求項１０】
前記第１層の形成後であって前記第２層を形成する前に、前記第１層の水素プラズマ処理を行う請求項６記載のトランジスタの製造方法。
【請求項１１】
前記第１層の形成後であって前記第２層を形成する前に、前記第１層のＡｒプラズマ処理を行う請求項６記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタ、および、トランジスタの製造方法に関する。
【背景技術】
【０００２】
トランジスタは、例えば、表示装置、イメージセンサ、半導体メモリ等、半導体回路を含む種々の電子機器を含む半導体装置に用いられている。
【０００３】
近年、撮像素子として、ＣＭＯＳプロセスを用いたＣＭＯＳイメージセンサが開発されている。撮像素子は高画素化、高速化、高ダイナミックレンジ化を軸とした開発が行われおり、回路の微細化や裏面照射などの開発が進められてきた。しかしながら、回路の微細化が進むと、フォトダイオードの受光面積が減少し、Ｓ／Ｎ比が悪くなってしまう。
【０００４】
そこで、画素内にあるアンプやリセットのトランジスタをフォトダイオード上の配線層に形成する積層型ＣＭＯＳイメージセンサを用いることによって、微細化とＳ／Ｎ比の確保を両立できる。ＣＭＯＳプロセスで形成したフォトダイオードの上層に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を積層する場合、ＣＭＯＳプロセスよりも比較的低温で形成できる半導体材料が必要となる。
【０００５】
そこで、次世代ＴＦＴの半導体層材料として、酸化物半導体が近年注目されている。中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩＧＺＯ）などのアモルファス酸化物半導体を用いたＴＦＴが注目されている。上記酸化物半導体は、スパッタリング法によって、室温で大面積に均一に成膜でき、３００℃〜４００℃の比較的低温なプロセス温度で高信頼性、高均一なＴＦＴを形成することができる。さらには、電界効果移動度がアモルファスシリコンに対して１０倍程度と、高移動度な特性が得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２１３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
回路の微細化を実現するためには、ＴＦＴのチャネル長を短くすることが望ましい。しかしながら、酸化物半導体を用いたＴＦＴのチャネル長を短くすると、閾値電圧が負側へシフトする傾向を本願発明者らは見出した。この閾値電圧のシフトは、酸化物半導体の膜厚が厚くなる程顕著であることも見出した。閾値電圧が負側へシフトするとＴＦＴがノーマリオフとならないため、このＴＦＴを搭載した半導体装置の信頼性が低下する可能性があった。
【０００８】
本発明の実施形態は、酸化物半導体を用いたときの電気的特性を改善したトランジスタ、および、トランジスタの製造法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態によれば、トランジスタは、ゲート電極と、ゲート電極の上に設けられた第１絶縁層と、前記第１絶縁層を介して前記ゲート電極上に配置され、第１コンタクト部と、第２コンタクト部と、前記第１コンタクト部と前記第２コンタクト部との間に配置されたチャネル部とを含み、前記チャネル部の膜厚が前記第１コンタクト部および前記第２コンタクト部の膜厚よりも小さい半導体層と、前記半導体層を覆うとともに、前記第１コンタクト部および前記第２コンタクト部上に設けられた開口を備えたチャネル保護膜と、前記チャネル保護膜の前記開口において前記第１コンタクト部と電気的に接続したソース電極と、前記チャネル保護膜の前記開口において前記第２コンタクト部と電気的に接続したドレイン電極と、を備え、前記半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくとも１つの材料を含む酸化物半導体である。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態のトランジスタの構成例を説明するための断面図である。
【図２】図２は、酸化物半導体を用いたトランジスタのチャネル長に依存する電気的特性の一例を説明するための図である。
【図３】図３は、酸化物半導体を用いたトランジスタの酸化物半導体層の膜厚に依存する電気的特性の一例を説明するための図である。
【図４】図４は、酸化物半導体を用いたトランジスタのチャネル長および酸化物半導体層の膜厚に依存する電気的特性の一例を説明するための図である。
【図５】図５は、トランジスタがオンのときとオフのときとの酸化物半導体層のキャリア濃度分布の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態のトランジスタ、および、トランジスタの製造方法について、図面を参照して説明する。  
図１は、実施形態のトランジスタの構成例を説明するための断面図である。  
本実施形態のトランジスタは、例えばＣＭＯＳプロセスで形成されたフォトダイオードを用いた撮像素子に搭載されてもよくよく、表示画素等のスイッチング素子として採用した表示装置に搭載されてもよい。本実施形態のトランジスタが搭載される半導体装置は上記に限定されるものではなく、酸化物半導体を用いたトランジスタを含む種々の電子機器である。
【００１２】
本実施形態のトランジスタは、ゲート電極ＧＥと、ゲート絶縁膜Ｌ１と、酸化物半導体層ＳＣと、チャネル保護膜Ｌ２と、ソース電極ＳＥと、ドレイン電極ＤＥと、を備えている。
【００１３】
ゲート電極ＧＥは、下地としての絶縁体上に配置されている。ゲート電極ＧＥは、例えば銅配線やバリアメタルと同じ材料により形成されている。ゲート電極ＧＥは、図示しないゲート配線と電気的に接続され（あるいは一体に形成され）、ゲート配線を介して所定の駆動電圧が印加される。
【００１４】
ゲート絶縁膜Ｌ１は、ゲート電極ＧＥ上に配置されゲート電極ＧＥを覆っている。ゲート絶縁膜Ｌ１は、例えばＳｉＮｘ膜であってもよく、ＳｉＮｘ膜上に形成したＳｉＯｘ膜、もしくはＡｌＯｘ膜、ＴａＯｘ膜、ＨｆＯｘ膜、ＴｉＯｘ膜などのＨｉｇｈ−ｋ膜を積層構造のゲート絶縁膜として用いても良い。ゲート絶縁膜Ｌ１は、その膜厚が例えば略１０乃至２０ｎｍに形成されている。ゲート電極ＧＥは、第１種面とこの第１主面に対向する第２主面とを有する。
【００１５】
酸化物半導体層ＳＣは、酸化物半導体層ＳＣは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩｎＧａＺｎＯ）などのアモルファス酸化物半導体である。酸化物半導体層ＳＣは、ＩｎＧａＺｎＯに限定されるものではなく、Ｉｎ、Ｇａ、Ｚｎの少なくとも１つを含む酸化物半導体であればよい。
【００１６】
本実施形態では、酸化物半導体層ＳＣは、反応性スパッタリング法で形成する。スパッタ時の成膜雰囲気はアルゴンと酸素の混合雰囲気である。酸化物半導体層ＳＣのキャリア密度は、スパッタ時のアルゴンと酸素の比率で制御することができる。
【００１７】
なお、酸化物半導体層ＳＣの形成方法として、例えば、ＰＬＤ法、反応性スパッタリング法、ＣＶＤ法、スピンコート法など各種薄膜形成方法を用いることが可能である。
【００１８】
酸化物半導体層ＳＣは、酸化構造を有し、多結晶構造を有している。各種薄膜構造は高倍率ＴＥＭで観察し、確認することができる。
【００１９】
酸化物半導体層ＳＣは、チャネル部ＣＮＬとコンタクト部ＣＴとを有している。チャネル部ＣＮＬは一対のコンタクト部ＣＴ間に配置されている。チャネル部ＣＮＬの厚さ（第１主面に略垂直な方向Ｙにおける膜厚）は略５ｎｍである。チャネル部ＣＮＬの第１主面に略平行な方向Ｘにおける幅（チャネル長）Ｌは、１０ｎｍ以上１００μｍ以下、好ましくは１０ｎｍ以上５μｍ以下、さらに好ましくは１０ｎｍ以上１μｍ以下である。なお、チャネル部ＣＮＬの厚さは２ｎｍ以上１０ｎｍ以下であることが望ましい。チャネル長ＣＮＬは一対のコンタクト部ＣＴの距離を示す。
【００２０】
コンタクト部ＣＴは、第１コンタクト部ＣＴ１と第２コンタクト部ＣＴ２とを備え、基板面と略平行な方向Ｘにおいてチャネル部ＣＮＬの両側に配置されている。コンタクト部ＣＴの厚さは略２５ｎｍである。なお、コンタクト部ＣＴの膜厚Ｈは、少なくともチャネル部ＣＮＬの膜厚よりも大きいことが望ましく、１０ｎｍ以上１００ｎｍ以下とすることが望ましい。ここで、コンタクト部ＣＴの膜厚Ｈはコンタクト部ＣＴの方向Ｙにおける幅の最大値であって、コンタクト部ＣＴの穴が設けられた部分の膜厚とは異なる。また、コンタクト部ＣＴの方向Ｘにおける幅は略０．２μｍ以上１０μｍ以下である。
【００２１】
コンタクト部ＣＴは、方向Ｘにおいてチャネル部ＣＮＬの一方側と他方側とにそれぞれ設けられた穴を有している。コンタクト部ＣＴに設けられた穴の径は方向Ｘにおいて略０．１μｍ以上５μｍ以下である。コンタクト部ＣＴに設けられた穴は、後述するチャネル保護膜Ｌ２の開口とつながり、それぞれにソース電極ＳＥとドレイン電極ＤＥとの一部が配置される。換言すると、酸化物半導体層ＳＣは、コンタクト部ＣＴの一方（第１コンタクト部ＣＴ１）に設けられた穴においてソース電極ＳＥと電気的に接続するとともに、コンタクト部ＣＴの他方（第２コンタクト部ＣＴ２）に設けられた穴においてドレイン電極ＤＥと電気的に接続している。
【００２２】
上記の酸化物半導体層ＳＣを形成する工程は、第１層ＳＣ１を形成する工程と、第２層ＳＣ２を形成する工程と、を有している。
【００２３】
第１層ＳＣ１は、ＩｎＧａＺｎＯ等の酸化物半導体材料を成膜およびパターニングすることにより形成される。第１層ＳＣ１は、第１コンタクト部ＣＴ１および第２コンタクト部ＣＴ２のみに形成され、チャネル部ＣＮＬにおいて除去されるように所定のマスクを用いてパターンニングされる。
【００２４】
第１層ＳＣ１を形成した後に、不活性雰囲気で３５０℃の加熱処理（不活性雰囲気アニール）を行った。ここで、第１層ＳＣ１の成膜およびパターンニング後の加熱処理は好ましくは２００℃以上、更に好ましくは３５０℃以上で行う。
【００２５】
なお、第１層ＳＣ１を形成した後に、水素を含有した雰囲気中での加熱処理を行ってもよい。例えば、パターンニングにより第１層ＳＣ１を形成した後に、水素雰囲気中において２００℃で加熱処理を行うことにより、第１層ＳＣ１の抵抗値を第２層ＳＣ２よりも低くすることができる。
【００２６】
また、第１層ＳＣ１を形成した後に、水素プラズマ処理あるいはＡｒプラズマ処理を行ってもよい。例えば、パターンニングにより第１層ＳＣ１を形成した後に、水素プラズマ処理あるいはＡｒプラズマ処理を行うことにより、第１層ＳＣ１の抵抗値を第２層ＳＣ２よりも低くすることができる。
【００２７】
すなわち、酸化物半導体層ＳＣは、前記第１コンタクト部および前記第２コンタクト部における抵抗が前記チャネル部よりも低くなる。
【００２８】
続けて、ＩｎＧａＺｎＯ等の酸化物半導体材料を成膜およびパターニングして第２層ＳＣ２を形成する。第２層ＳＣ２は、チャネル部ＣＮＬおよびコンタクト部（第１コンタクト部ＣＴ１および第２コンタクト部ＣＴ２）ＣＴの両方に形成されるように所定のマスクを用いてパターンニングされる。
【００２９】
チャネル保護膜Ｌ２は、酸化物半導体層ＳＣ上にコンタクト部ＣＴおよびチャネル部ＣＮＬを覆うように配置されている。チャネル保護膜Ｌ２は、一対のコンタクト部ＣＴの穴それぞれとつながる一対の開口を有している。
【００３０】
チャネル保護膜Ｌ２は保護膜として機能する層間絶縁膜（ＳｉＯｘ膜等）であって、例えばＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法で形成される。チャネル保護膜Ｌ２の成膜雰囲気は、例えばシランと一酸化二窒素の混合雰囲気である。
【００３１】
続いて、クリーンオーブンもしくは石英炉で加熱処理を行う。ここで行う加熱処理は、２００℃〜５００℃、好ましくは３５０〜５００℃で行い、雰囲気は大気および窒素雰囲気で行う。
【００３２】
続いて、酸化物半導体層ＳＣの一部を露出するようにチャネル保護膜Ｌ２に一対の開口を形成する。チャネル保護膜Ｌ２に開口を形成するには、反応性イオンエッチングで形成する。このとき、酸化物半導体層ＳＣの一部にも穴が形成される。
【００３３】
ソース電極ＳＥおよびドレイン電極ＤＥは、チャネル保護膜Ｌ２上に配置されている。ソース電極ＳＥおよびドレイン電極は、例えば、Ｍｏ、Ｔｉ、Ａｌ、ＩＴＯ、ＩＺＯ、ＴｉＮ、ＴａＮ、あるいは、これらの積層体などにより形成されている。ソース電極ＳＥはチャネル保護膜Ｌ２の一方の開口上に配置され、ドレイン電極ＤＥはチャネル保護膜Ｌ２の他方の開口上に配置され、それぞれ酸化物半導体層ＳＣのコンタクト部ＣＴと電気的に接続している。
【００３４】
ソース電極ＳＥおよびドレイン電極ＤＥは、金属材料を成膜し、所定の形状にパターンニングして形成される。具体的には、まず、ソース電極ＳＥおよびドレイン電極ＤＥとなる金属材料を例えばマグネトロンスパッタリング法により成膜する。金属材料を成膜後、誘導型反応性イオンエッチングで所定の形状にパターニングしてソース電極ＳＥおよびドレイン電極ＤＥを形成する。
【００３５】
次にクリーンオーブンもしくは石英炉で加熱処理を行う。加熱処理は２００℃〜４５０℃、好ましくは３５０〜４００℃で行う。雰囲気は大気および窒素雰囲気で行う。
【００３６】
ソース電極ＳＥおよびドレイン電極ＤＥはパッシベーション膜Ｌ３によって覆われている。パッシベーション膜Ｌ３は、例えば窒化シリコン（Ｓｉ３Ｎ４）等により形成されている。
【００３７】
図２は、酸化物半導体を用いたトランジスタのチャネル長に依存する電気的特性の一例を説明するための図である。  
図２に示すグラフの横軸は、酸化物半導体を用いたトランジスタのチャネル長Ｌ［μｍ］であり、縦軸はトランジスタを形成した後に例えば２００℃以下で加熱処理を行った場合の閾値電圧と、高温（例えば４００℃程度）で加熱処理を行った場合の閾値電圧との変化ΔＶｔｈ［Ｖ］である。
【００３８】
図２に示すトランジスタの電気的特性によれば、トランジスタのチャネル長Ｌが大きい程、高温の熱処理に依る閾値電圧の変化ΔＶｔｈが小さく、チャネル長Ｌが小さい程、閾値電圧の変化ΔＶｔｈが大きくなる傾向があることが分かる。
【００３９】
また、高温で加熱処理を行った場合の閾値電圧が、トランジスタ形成後の加熱処理を行った場合の閾値電圧よりも小さくなっている。
【００４０】
上記のことから、半導体回路の微細化が進むことによりチャネル長Ｌが小さくなり、かつ、トランジスタ形成後の加熱処理温度が高くなると、トランジスタの閾値電圧Ｖｔｈが負側へシフトする傾向がみられる。
【００４１】
これは、トランジスタ形成後の加熱処理においてソース電極ＳＥおよびドレイン電極ＤＥから酸化物半導体層へ不純物が拡散して酸化物半導体の特性が劣化するためと考えられる。したがって、チャネル長Ｌが小さくなると実質的にチャネルとして機能する部分の長さが短くなり、トランジスタの電気的特性が劣化することとなる。
【００４２】
図３は、酸化物半導体を用いたトランジスタの酸化物半導体層の膜厚に依存する電気的特性の一例を説明するための図である。
【００４３】
図３に示すグラフの横軸は、チャネル部ＣＮＬにおける酸化物半導体層の厚さ［ｎｍ］であり、縦軸はトランジスタを形成した後の加熱処理を行った場合の閾値電圧と、高温で加熱処理を行った場合の閾値電圧との変化ΔＶｔｈ［Ｖ］である。
【００４４】
図３に示すトランジスタの電気的特性によれば、トランジスタのチャネル部ＣＮＬにおける酸化物半導体層の膜厚が小さい程、閾値電圧の変化ΔＶｔｈが小さく、トランジスタのチャネル部ＣＮＬにおける酸化物半導体層の膜厚が大きい程、閾値電圧の変化ΔＶｔｈが大きくなる傾向があることが分かる。
【００４５】
上記のことから、酸化物半導体層の膜厚が大きくなり、かつ、かつ、トランジスタ形成後の加熱処理温度が高くなると、トランジスタの閾値電圧Ｖｔｈが負側へシフトする傾向がみられる。
【００４６】
図４は、酸化物半導体を用いたトランジスタの酸化物半導体層の膜厚Ｈに依存する電気的特性の一例を説明するための図である。
【００４７】
図４に示すグラフの横軸はゲート電極ＧＥに印加されるゲート電圧Ｖｇ［Ｖ］であり、縦軸はソース電極ＳＥとドレイン電極ＤＥとの間に流れる電流Ｉｄ［Ａ］である。図４には、酸化物半導体層の厚さＨが２０ｎｍ、５０ｎｍ、１００ｎｍの場合の電気的特性を示している。
【００４８】
図４に示すグラフによれば、酸化物半導体層の厚さＨが薄い程トランジスタがオンするときのゲート電圧Ｖｇがゼロに近い値となり、酸化物半導体層の厚さＨが厚くなる程トランジスタがオンするときのゲート電圧Ｖｇが負側へシフトする傾向がみられる。
【００４９】
すなわち、酸化物半導体層の厚さＨが大きくなるとトランジスタがノーマリオフとならず、トランジスタをオフするためには所定の電圧を印加しなければならなくなる。
【００５０】
図５は、トランジスタがオンのときとオフのときとの酸化物半導体層のキャリア濃度分布の一例を示す図である。ここでは、酸化物半導体層の厚さが略５０ｎｍの場合のキャリア濃度分布のシミュレーション結果を示している。
【００５１】
図５に示すキャリア濃度分布では、酸化物半導体層における色が濃い部分でキャリア濃度が高く、色が薄い部分でキャリア濃度が低くなるようにグラデーションで表示している。ここで示す例（ｂ）では、ゲート電圧Ｖｇが２０Ｖであり、トランジスタがオンされている状態であって、酸化物半導体層のキャリア濃度は十分に高い状態となっている。ここで示す例（ａ）では、ゲート電圧Ｖｇが−４Ｖであり、酸化物半導体層は空乏化されキャリア濃度が低くなっている。このとき、酸化物半導体層の厚さが大きいと、ゲート電極ＧＥによる負バイアスが十分に大きくなければ酸化物半導体層の膜全体を空乏化できないため、酸化物半導体層の厚さが大きくなるほどトランジスタをオフするためのゲート電圧Ｖｇが負側へシフトすることとなる。
【００５２】
上記のことから、酸化物半導体層の膜厚を小さくすることにより、トランジスタの閾値電圧Ｖｔｈが負側へシフトすることを抑制することができる。しかしながら、コンタクト部ＣＴにおいて酸化物半導体層の膜厚が小さくなると、チャネル保護膜Ｌ２に開口を設ける際に精度が高度となり、開口が酸化物半導体層を貫通してしまうと、コンタクト抵抗が増加するだけでなく、ゲート電極とソース電極あるいはゲート電極とドレイン電極がショートし、歩留りも低下することとなる。本構造は、特にボトムゲート型のトランジスタにおいてゲート絶縁膜を薄くする場合に有効となる。エッチング加工によるダメージなく、極薄のチャネル部を形成できるため、プロセスマージンが広く、特性を制御し易い。
【００５３】
そこで、本実施形態では、チャネル部ＣＮＬにおいて膜厚を小さくし、コンタクト部ＣＴはチャネル部ＣＮＬよりも膜厚が大きくなるように酸化物半導体層ＳＣを形成することにより、歩留りを低下させることなくトランジスタの電気的特性の劣化を抑制している。
【００５４】
すなわち、本実施形態のトランジスタ、および、トランジスタの製造方法によれば、チャネル部ＣＮＬの酸化物半導体層は薄膜化により加熱処理（アニール）耐性が改善され、かつ、コンタクト部ＣＴの酸化物半導体層は低いコンタクト抵抗を実現することができる。さらに、トランジスタのチャネル長Ｌの増加なく、ソース電極ＳＥおよびドレイン電極ＤＥからチャネル部ＣＮＬを遠ざけることができ、拡散種による影響を低減することができるため、トランジスタの微細化を実現することができる。
【００５５】
上記のことから、本実施形態によれば、酸化物半導体を用いたときの電気的特性を改善したトランジスタ、および、トランジスタの製造法を提供することができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
Ｌ１…ゲート絶縁膜、Ｌ２…チャネル保護膜、Ｌ３…パッシベーション膜、ＧＥ…ゲート電極、ＳＥ…ソース電極、ＤＥ…ドレイン電極、ＳＣ…酸化物半導体層、ＣＮＬ…チャネル部、ＣＴ…コンタクト部、ＣＴ１…第１コンタクト部、ＣＴ２…第２コンタクト部、Ｌ…チャネル長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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