(57)【要約】【課題】ばらつきを制御する半導体装置を提供する。【解決手段】デジタル信号をアナログ信号に変換する機能を有する半導体装置であって、デジタルアナログ変換回路と、増幅回路と、第１、第２、第３、および第４のスイッチと、第１の出力端子と、第２の出力端子と電源とを有する。第１のスイッチと第４のスイッチとが導通し、第２のスイッチと第３のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有する。第１のスイッチと、第４のスイッチとが非導通し、第２のスイッチと、第３のスイッチとが導通することによって、増幅回路は比較制御を行い、デジタルアナログ変換回路および増幅回路のばらつきを制御する。【選択図】図１
2017169196.tif 000002
【特許請求の範囲】
【請求項１】
デジタルアナログ変換回路と、増幅回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第１の出力端子と、第２の出力端子と、第１の入力端子と、を有し、
前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子に電気的に接続され、
前記第１のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第１のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第２のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第２のスイッチの他方の端子は、前記第１の入力端子に電気的に接続され、
前記第３のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第３のスイッチの他方の端子は、前記第２の出力端子に電気的に接続され、
前記第４のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第４のスイッチの他方の端子は、前記第１の出力端子に電気的に接続され、
前記第１のスイッチと、前記第４のスイッチとを導通にし、前記第２のスイッチと、前記第３のスイッチとを非導通にすることで、前記増幅回路は、帰還制御を行う機能を有し、
前記第１のスイッチと、前記第４のスイッチとを非導通にし、前記第２のスイッチと、前記第３のスイッチとを導通にすることによって、前記増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置。
【請求項２】
デジタルアナログ変換回路と、増幅回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１の出力端子と、第２の出力端子と、第１の入力端子と、を有し、
前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子に電気的に接続され、
前記第１のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第１のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第２のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第２のスイッチの他方の端子は、前記第１の入力端子に電気的に接続され、
前記第３のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第３のスイッチの他方の端子は、前記第２の出力端子に電気的に接続され、
前記増幅回路の出力端子は、前記第１の出力端子に電気的に接続され、
前記第１のスイッチを導通にし、前記第２のスイッチと、前記第３のスイッチとを非導通にすることで、前記増幅回路は、帰還制御を行う機能を有し、
前記第１のスイッチを非導通にし、前記第２のスイッチと、前記第３のスイッチとを導通にすることによって、前記増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置。
【請求項３】
デジタルアナログ変換回路と、増幅回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第１の入力端子と、第２の入力端子と、第１の出力端子と、第２の出力端子と、を有し、
前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子に電気的に接続され、
前記第１のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第１のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第２のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、
前記第２のスイッチの他方の端子は、前記第１の入力端子に電気的に接続され、
前記第３のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第３のスイッチの他方の端子は、前記第２の出力端子に電気的に接続され、
前記第４のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、
前記第４のスイッチの他方の端子は、前記第１の出力端子に電気的に接続され、
前記第５のスイッチの一方の端子は、前記第１の出力端子に電気的に接続され、
前記第５のスイッチの他方の端子は、前記第２の入力端子に電気的に接続され、
前記第１のスイッチと、前記第４のスイッチとが導通し、前記第２のスイッチと、前記第３のスイッチと、前記第５のスイッチとが非導通にすることによって、前記増幅回路は、帰還制御を行う機能を有し、
前記第１のスイッチと、前記第４のスイッチとが非導通となり、前記第２のスイッチと、前記第３のスイッチと、前記第５のスイッチとが導通することによって、前記増幅回路は、比較制御を行う機能を有し、
前記第２のスイッチと、前記第３のスイッチと、前記第５のスイッチとが導通することで、前記第２の入力端子の入力を、前記第１の出力端子に出力することを特徴とする半導体装置。
【請求項４】
請求項１乃至３の何れか１項に記載の半導体装置と、さらに、
シフトレジスタ回路、データラッチ回路、およびラッチ回路の少なくとも一と、
を有する半導体装置。
【請求項５】
請求項１乃至３の何れか１項に記載の半導体装置と、さらに、
アンテナを有し、
電磁結合方式、電磁誘導方式、電波方式のいずれか一によってエネルギーを生成する機能を有する半導体装置。
【請求項６】
請求項１乃至３の何れか１項に記載の半導体装置と、さらに
表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体の少なくとも一と、
を有する電子機器。
【請求項７】
複数の第１領域、およびダイシング用の領域を有する半導体ウエハであって、
前記複数の第１領域には、それぞれ、請求項１乃至３のいずれか１項に記載の半導体装置が設けられている半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示装置、および電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる装置、回路、又は素子等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
表示装置は、表示データの高階調化、および表示領域の解像度が高精細化の傾向にある。高精細化に対応するため、表示装置の駆動回路、特に信号線駆動回路（ソースドライバー）は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）化されている。ドライバーＩＣとは、ＩＣ化されたドライバー回路のことである。
【０００５】
ドライバーＩＣは、階調電圧生成回路を有する。この階調電圧生成回路は、画像データであるデジタル信号から、画素に与えるアナログ信号を生成する。階調電圧生成回路は、いわゆるデジタルアナログ変換回路（Ｄ／Ａ変換回路）の機能を有する。
【０００６】
ドライバーＩＣでは、Ｄ／Ａ変換回路の他、出力用の増幅回路を有する。ここで、Ｄ／Ａ変換回路および増幅回路を有する回路をＤ／Ａ変換モジュールとする。階調数の増加により一階調分に相当する電圧幅が小さくなる。
【０００７】
Ｄ／Ａ変換モジュールは、画素数の増加に伴い、規定の期間でデジタル信号をアナログ信号に変換することが求められる。さらにＤ／Ａ変換モジュールは、ドライバーＩＣの面積を小さくするため、回路の小型化が求められる。
【０００８】
非特許文献１では、抵抗ラダー方式を用いるＤ／Ａ変換回路が提案されている。
【０００９】
特許文献１では、上位ビットのデジタル信号と下位ビットのデジタル信号を、それぞれ抵抗ラダー方式と電流制御方式と組み合わせてアナログ信号に変換するＤ／Ａ変換回路が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特開２０１５−０１４１４９３号公報
【非特許文献】
【００１１】
【非特許文献１】Ｌｅｅ．Ｓ  ｅｔ  ａｌ．，“６．２：  Ａ  １０  Ｂｉｔｓ  Ｍｏｄｉｆｉｅｄ  ＶＣＣ  Ｉｎｔｅｒｐｏｌａｔｉｏｎ  ａｎｄ  ＤＶＯ  Ｃｏｒｒｅｃｔｉｏｎ  ｂｙ  Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ  Ｉｎｊｅｃｔｉｏｎ”  ，ＳＩＤ  ２０１０  Ｄｉｇｅｓｔ：ＳＩＤ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，２０１０，Ｐ５８−６１．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
Ｄ／Ａ変換回路はスイッチや抵抗などの素子を有し、これらの素子間には素子ばらつきおよび特性ばらつきが存在する。Ｄ／Ａ変換回路における素子間の素子ばらつきおよび特性ばらつきは、デジタル信号からアナログ信号に変換するときの誤差の原因となる。
【００１３】
増幅回路は、トランジスタなどの素子を有し、これらの素子間にも素子ばらつきおよび特性ばらつきが存在する。つまり増幅回路の出力信号は、Ｄ／Ａ変換回路が有する誤差に加えて、増幅回路が有する素子間の素子ばらつきおよび特性ばらつきによる誤差が含まれる。そのため、Ｄ／Ａ変換モジュールから出力されるアナログ信号は、理想的に変換されたアナログ信号に対して誤差が大きく増大するといった問題がある。アナログ信号の誤差によって、出力される電圧値の変化が一階調分に相当する電圧幅を超えると、画素において階調のずれや階調反転が発生してしまい、良好な表示が得られないといった問題がある。
【００１４】
上述した素子ばらつきとは、形状のばらつきおよび組成のばらつきに起因するばらつきのことである。特性のばらつきとは、半導体素子のしきい値ばらつきなどの特性のばらつきのことである。
【００１５】
または、複数のＤ／Ａ変換モジュールを使用しているドライバーＩＣでは、Ｄ／Ａ変換モジュール同士の素子ばらつきおよび特性ばらつきにより、駆動する信号にばらつきが生じる問題がある。
【００１６】
または、複数のドライバーＩＣを使用する表示装置では、ドライバーＩＣごとに出力するアナログ信号のばらつきが発生する問題がある。
【００１７】
ドライバーＩＣなどは、温度などの環境変数が変化すると信号と雑音比（ＳＮＲ：Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）が悪化する問題がある。
【００１８】
上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置、表示装置、および電子機器等を提供することを課題の一とする。または、本発明の一態様は、半導体装置、表示装置、および電子機器等に用いられるトランジスタなどの素子ばらつきと、温度などの環境変数の影響によるばらつきを抑制して正確なアナログ信号の出力を得られることができる、新規な構成の半導体装置、表示装置、および電子機器等を提供することを課題の一とする。
【００１９】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００２０】
本発明の一態様は、デジタルアナログ変換回路と、増幅回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第１の出力端子と、第２の出力端子と、第１の入力端子とを有し、デジタルアナログ変換回路の出力端子は、増幅回路の非反転入力端子に電気的に接続され、第１のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第１のスイッチの他方の端子は、増幅回路の出力端子に電気的に接続され、第２のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第２のスイッチの他方の端子は、第１の入力端子に電気的に接続され、第３のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第３のスイッチの他方の端子は、第２の出力端子に電気的に接続され、第４のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第４のスイッチの他方の端子は、第１の出力端子に電気的に接続され、第１のスイッチと、第４のスイッチとが導通し、第２のスイッチと、第３のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有し、第１のスイッチと、第４のスイッチとが非導通し、第２のスイッチと、第３のスイッチが導通することによって、増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置である。
【００２１】
本発明の一態様は、デジタルアナログ変換回路と、増幅回路と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第１の出力端子と、第２の出力端子と、第１の入力端子と、第２の入力端子とを有し、デジタルアナログ変換回路の出力端子は、増幅回路の非反転入力端子に電気的に接続され、第１のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第１のスイッチの他方の端子は、増幅回路の出力端子に電気的に接続され、第２のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第２のスイッチの他方の端子は、第１の入力端子に電気的に接続され、第３のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第３のスイッチの他方の端子は、第２の出力端子に電気的に接続され、第４のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第４のスイッチの他方の端子は、第１の出力端子に電気的に接続され、第５のスイッチの一方の端子は、第１の出力端子に電気的に接続され、第５のスイッチの他方の端子は、第２の入力端子に電気的に接続され、第１のスイッチと、第４のスイッチとが導通し、第２のスイッチと、第３のスイッチと、第５のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有し、第１のスイッチと、第４のスイッチとが非導通し、第２のスイッチと、第３のスイッチと、第５のスイッチとが導通することによって、増幅回路は、比較制御を行う機能を有し、第２のスイッチと、第３のスイッチと、第５のスイッチとが導通することによって、第２の入力端子の入力を、第１の出力端子に出力することを特徴とする半導体装置である。
【発明の効果】
【００２２】
本発明の一態様は、新規な構成の半導体装置、表示装置、および電子機器等を提供することができる。または、本発明の一態様は、半導体装置、表示装置、および電子機器等に用いられるトランジスタなどの素子ばらつきと、温度などの環境変数の影響によるばらつきを抑制して正確なアナログ信号の出力を得られることができる、新規な構成の半導体装置、表示装置、および電子機器等を提供することができる。
【００２３】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２４】
【図１】半導体装置を説明する回路図。
【図２】半導体装置の構成例を示す回路図。
【図３】半導体装置の構成例を示す回路図。
【図４】（Ａ）：半導体装置を説明する回路図。（Ｂ）：半導体装置を説明する回路図。
【図５】半導体装置を説明する回路図。
【図６】（Ａ）：フローチャート。（Ｂ）：判定処理の略図。
【図７】フローチャート。
【図８】フローチャート。
【図９】（Ａ）：半導体装置を説明するブロック図。（Ｂ）：判定処理の略図。
【図１０】（Ａ）：半導体装置を説明する回路図。（Ｂ）：動作の略図。
【図１１】表示パネルの構成例を示す回路ブロック図。
【図１２】信号線駆動回路の構成例を示す回路ブロック図。
【図１３】（Ａ）：画素の構成例を示す回路図、（Ｂ）：画素の動作例を示すタイミングチャート。
【図１４】画素の構成例を示す回路図。
【図１５】（Ａ）：画素の構成例を示す回路図。（Ｂ）：画素の構成例を示す回路図。
【図１６】表示パネルの構成例を示す上面図。
【図１７】表示パネルの構成例を示す上面図。
【図１８】表示パネルの構成例を示す断面図。
【図１９】表示パネルの構成例を示す断面図。
【図２０】表示パネルの構成例を示す断面図。
【図２１】表示モジュールの例を示す図。
【図２２】タッチパネルの構成例を示す模式図。
【図２３】（Ａ）：電子部品の作製方法例を示すフローチャート。（Ｂ）：半導体ウエハの上面図。（Ｃ）：図２３（Ｂ）の部分拡大図。（Ｄ）：チップの構成例を示す模式図。（Ｅ）：電子部品の構成例を示す斜視模式図。
【図２４】（Ａ）−（Ｃ）：電子機器の構成例を示す図。
【図２５】（Ａ）−（Ｅ）：電子機器の構成例を示す図。
【発明を実施するための形態】
【００２５】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
【００２７】
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２８】
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２９】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソース・ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３０】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３１】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３２】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００３３】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３４】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００３５】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【００３６】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００３７】
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【００３８】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００３９】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００４０】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００４１】
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００４２】
（実施の形態１）
本実施の形態では、ばらつきを制御する半導体装置について、図１乃至図６を用いて説明する。本実施の形態で説明する半導体装置は、デジタル信号をアナログ信号に変換し、増幅回路によって出力インピーダンスの低い信号に変換する機能を有する。
【００４３】
図１は、半導体装置の構成を示すブロック図である。半導体装置１００は、デジタルアナログ変換回路１０（Ｄ／Ａ変換回路）と、増幅回路２０と、第１のスイッチ３１と、第２のスイッチ３２と、第３のスイッチ３３と、第４のスイッチ３４と、第１の入力端子４０と、第１の出力端子４１と、第２の出力端子４２とを有する。
【００４４】
第１のスイッチ３１と、第２のスイッチ３２と、第３のスイッチ３３と、第４のスイッチ３４とを切り替えることで、増幅回路２０の接続を切り替える機能を有する。表１にＭＯＤＥ１とＭＯＤＥ２のスイッチ条件を示す。
【００４５】
【表１】
2017169196.tif 000003
【００４６】
表１に示すＭＯＤＥ１は、第１のスイッチ３１および第４のスイッチ３４を導通、かつ第２のスイッチ３２および第３のスイッチ３３を非導通にする期間である。当該期間では、増幅回路２０が帰還制御を行う機能を有する。言い換えれば、ＭＯＤＥ１のとき増幅回路２０は、ボルテージフォロワ回路として機能する。
【００４７】
半導体装置１００は、Ｄ／Ａ変換回路１０によって、デジタル信号（ＤＤＡＣ）をアナログ信号（ＶＤＡＣ）に変換し、ボルテージフォロワ回路によって、インピーダンスの低い信号として、第１の出力端子４１へ出力する。任意のデータ値Ａを示すとき、デジタル信号で示す時はＤＤＡＣ［Ａ］とし、アナログ信号で示す時はＶＤＡＣ［Ａ］とする。
【００４８】
表１に示すＭＯＤＥ２は、第１のスイッチ３１および第４のスイッチ３４を非導通、かつ第２のスイッチ３２および第３のスイッチ３３を導通にする期間である。当該期間では、増幅回路２０が比較制御を行う機能を有する。言い換えれば、ＭＯＤＥ２のとき増幅回路２０は、コンパレータ回路として機能する。
【００４９】
コンパレータ回路として機能する増幅回路２０の反転入力端子には、第１の入力端子４０より第２のスイッチ３２を介して電圧が与えられる。反転入力端子に与えられた電圧を基準電圧（ＶＲＥＦ）とする。ＶＲＥＦは、固定の電圧値でもよいし、設定できてもよい。コンパレータ回路として機能する増幅回路２０の非反転入力端子には、ＶＤＡＣが与えられる。アナログ信号のＶＲＥＦを、デジタル信号で表すときＤＲＥＦとする。
【００５０】
コンパレータ回路として機能する増幅回路２０の反転入力端子に与えられたＶＲＥＦと、非反転入力端子のＶＤＡＣとを比較した結果が、増幅回路２０の出力端子から、第３のスイッチ３３を介して、第２の出力端子４２に出力される。第２の出力端子４２に与えられる出力信号は、モニター信号（ＭＯＮＩ）とする。ＭＯＮＩの出力はＨｉｇｈまたはＬｏｗ（図中では、Ｈ、Ｌとする）を出力する。
【００５１】
コンパレータ回路として機能する増幅回路２０では、反転入力端子に与えられたＶＲＥＦと、非反転入力端子に与えられたＶＤＡＣとを比較する。ＶＤＡＣ＞ＶＲＥＦのときは、コンパレータ回路として機能する増幅回路２０はＨｉｇｈを第３のスイッチ３３を介して第２の出力端子４２に出力する。ＶＲＥＦ＞ＶＤＡＣのときは、増幅回路２０は第３のスイッチ３３を介して第２の出力端子４２にＬｏｗを出力する。説明を簡略化するため、ＭＯＤＥ２で動作するとき、コンパレータ回路として動作する増幅回路２０の出力をＭＯＮＩとする。
【００５２】
スイッチ制御する制御信号ＴＭについて説明する。第２のスイッチ３２、第３のスイッチ３３は、制御信号ＴＭで制御される。第１のスイッチ３１、第４のスイッチ３４は、制御信号ＴＭＢで制御される。反転回路３６を用いて制御信号ＴＭを反転させ、制御信号ＴＭＢを生成してもよい。
【００５３】
図４（Ａ）では、図１の半導体装置１００における増幅回路２０がボルテージフォロワ回路として動作する。表１のＭＯＤＥ１のとき、制御信号ＴＭをＬｏｗとすることで、第１のスイッチ３１および第４のスイッチ３４が導通、かつ第２のスイッチ３２および第３のスイッチ３３が非導通となる。なお、以下の説明において、スイッチ３１乃至３４をｎチャネル型トランジスタとして説明を行う。
【００５４】
図４（Ｂ）では、図１の半導体装置１００における増幅回路２０がコンパレータ回路として動作する。表１のＭＯＤＥ２のとき、制御信号ＴＭをＨｉｇｈとすることで、第１のスイッチ３１および第４のスイッチ３４が非導通、かつ第２のスイッチ３２および第３のスイッチ３３が導通となる。
【００５５】
図４（Ａ）および図４（Ｂ）では、スイッチの動作を示す。別の一例として第１のスイッチ３１、第４のスイッチ３４をｎチャネル型トランジスタ、第２のスイッチ３２、第３のスイッチ３３をｐチャネル型トランジスタとすることで、反転回路３６を用いなくてもよい。また、スイッチ３１乃至３４をｐチャネル型トランジスタとしてもよい。その場合、制御信号ＴＭの極性を反転させればよい。
【００５６】
図２で示す半導体装置１０１は、図１の実施形態の一例である。半導体装置１０１は、Ｄ／Ａ変換回路１０と、増幅回路２０と、第１のスイッチ３１、第２のスイッチ３２、第３のスイッチ３３と、第４のスイッチ３４と、反転回路３６と、入力端子４０と、第１の出力端子４１と、第２の出力端子４２とを有する。
【００５７】
Ｄ／Ａ変換回路１０は、Ｎビットのデータ幅をもつ。上位ビット［Ｎ：Ｍ＋１］の階調電圧を生成する抵抗ラダー方式のＤ／Ａ変換回路（Ｒ−ＤＡＣ１１）と、下位ビット［Ｍ：０］の階調電圧を生成する電流制御回路１２と、増幅回路１３と、下位［Ｍ：０］の入力切り替えを行う、スイッチＳ１と、スイッチＳ２と、スイッチＳ３と、スイッチＳ４とを有する。Ｍは１以上の整数、ＮはＭ＋１より大きい整数とする。
【００５８】
増幅回路２０は、増幅回路２１と、出力バッファ２２とを有する。
【００５９】
増幅回路２１の反転入力端子は、第２のスイッチ３２を介して、Ｒ−ＤＡＣ１１の直列に接続された抵抗によって分割されたいずれかの分割点と電気的に接続されている。
【００６０】
制御信号ＴＭは、ＭＯＤＥ１とＭＯＤＥ２の接続を切り替える信号である。制御信号ＴＭが与えられる配線は、第２のスイッチ３２と、第３のスイッチ３３に接続されている。制御信号ＴＭは反転回路３６を介して、第１のスイッチ３１および第４のスイッチ３４に供給される。制御信号ＴＭがＬｏｗの期間はＭＯＤＥ１が選択され、増幅回路２０はボルテージフォロワ回路として動作している。制御信号ＴＭがＨｉｇｈの期間はＭＯＤＥ２が選択され、増幅回路２０はコンパレータ回路として動作している。
【００６１】
図３で示す半導体装置１０１は、図２の実施形態を１２ｂｉｔ（ＤＤＡＣ［１１：０］）のＤ／Ａ変換回路１０に適用した一例である。
【００６２】
Ｄ／Ａ変換回路１０のＲ−ＤＡＣ１１は、基準電圧としてＶＲＥＦＨとＶＲＥＦＬが与えられ、抵抗分割によってＶＨＩとＶＬＯを生成する。ＶＨＩと、ＶＬＯとは、ＤＤＡＣ［１１：０］の上位９ｂｉｔにより生成される。
【００６３】
Ｒ−ＤＡＣ１１が９ｂｉｔ（５１２階調）で構成されたときの分解能を以下に示す。
【００６４】
ＶＨＩと、ＶＬＯとの差を表すΔＶは式（１）で表される。任意のデータ値Ａを示すとき、ＶＨＩは式（２）で表される。ＶＬＯは式（３）で表される。
【００６５】
ΔＶ＝ＶＨＩ−ＶＬＯ＝（ＶＲＥＦＨ−ＶＲＥＦＬ）／５１２    （１）
【００６６】
ＶＨＩ＝ＶＤＡＣ［Ａ］    （２）
【００６７】
ＶＬＯ＝ＶＤＡＣ［Ａ］−ΔＶ    （３）
【００６８】
下位ビットの階調電圧を生成する方法を説明する。電流制御回路１２にＤＤＡＣ［１１：０］の下位３ｂｉｔを与え電流制御により下位３ｂｉｔの階調電圧に応じた電流を生成する。増幅回路１３と、スイッチＳ１と、スイッチＳ２と、スイッチＳ３と、スイッチＳ４は電流を電圧に変換する機能を有する。
【００６９】
図４（Ｂ）の半導体装置１００において、Ｄ／Ａ変換回路１０と、増幅回路２０は、形状および組成などによる素子ばらつきや、トランジスタのしきい値などによる特性のばらつきなどを含んでいる。一例としてＲ−ＤＡＣ１１の抵抗値などによるばらつきや、増幅回路のトランジスタの特性などによるばらつき等によって、デジタル信号がアナログ信号に変換されたときに、変換誤差が発生する。半導体装置１００は、階調電圧に変換誤差を含んで出力される。理想的に変換されたときの電圧値と、ばらつきなどを含んだ出力との差をオフセット量とし、アナログ信号ではＶＯＦＦとし、デジタル信号ではＤＯＦＦとする。
【００７０】
図５の半導体装置１０２には、図４の半導体装置１００とは異なる回路を示す。図５の半導体装置１０２は、スイッチ３４を有さない点で、図４の半導体装置１００と異なる。
【００７１】
図５に示す回路では、増幅回路２０の出力は第１の出力端子４１に接続される。増幅回路２０の出力インピーダンスをより小さくすることができる。
【００７２】
図６（Ａ）は、図４（Ｂ）の半導体装置１００において、Ｄ／Ａ変換回路１０と、増幅回路２０のばらつきによって発生したＶＯＦＦを検出するためのフローチャートを示す。ＶＯＦＦを検出するためには、ＭＯＤＥ２の条件として制御信号ＴＭにＨｉｇｈを設定し、増幅回路２０を、コンパレータ回路として動作させる。コンパレータ回路はアナログ信号（ＶＤＡＣ）で比較を行うが、以下で説明する処理フローでは、Ｄ／Ａ変換回路１０によってデジタル信号（ＤＤＡＣ）によって処理を行う。ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）はデジタル信号の最少単位とする。
【００７３】
図６（Ａ）のＳＴＡＲＴは、図４（Ｂ）の制御信号ＴＭにＨｉｇｈのデータが設定され、ＭＯＤＥ２が選択されたときの処理を示す。ＭＯＤＥ２の期間は、第１のスイッチ３１と、第４のスイッチ３４は非導通の状態であり、かつ、第２のスイッチ３２と、第３のスイッチ３３は導通の状態である。第１の入力端子４０には、基準電圧のＶＲＥＦが与えられ、第２のスイッチ３２を介して反転入力端子に与えられる。
【００７４】
第１のステップＳＴ３０００は、コンパレータ回路として機能する増幅回路２０の非反転入力端子が、ＶＲＥＦと同じ電圧値になるように、Ｄ／Ａ変換回路１０にＤＤＡＣが与えられる。
【００７５】
フローチャートで使用するパラメータとして、処理回数をカウントするループカウンタのカウント数をｎとする。ｎの初期値は０が設定される。
【００７６】
第２のステップＳＴ３００１は、コンパレータ回路として機能する増幅回路２０の反転入力端子に与えられた基準電圧ＶＲＥＦと、非反転入力端子に与えられたＶＤＡＣの大小を比較する。コンパレータ回路として機能する増幅回路２０が比較した結果を、第３のスイッチ３３を介してＭＯＮＩに出力しＨまたはＬを判定する。ＭＯＮＩの出力結果によって、処理はプラス側へのオフセット検出（プラスオフセット検出）と、マイナス側へのオフセット検出（マイナスオフセット検出）とに分かれる。
【００７７】
まずプラスオフセット処理について示す。ＭＯＮＩ＝Ｈであったとき、ＶＯＦＦはプラス側である。
【００７８】
第３のステップＳＴ３００２は、Ｄ／Ａ変換回路１０に与えられているＤＤＡＣのデジタル信号をマイナスに１ＬＳＢデクリメントする。
【００７９】
第４のステップＳＴ３００３は、再び、コンパレータ回路によってＶＲＥＦとＶＤＡＣを比較する。比較した結果がＭＯＮＩ＝ＨのときはＳＴ３００５によりｎをインクリメントし、ＳＴ３００２へ進む。
【００８０】
第５のステップＳＴ３００４は、ステップＳＴ３００３においてＭＯＮＩ＝Ｌを検出したことで、出力が反転し、ＶＲＥＦとＶＤＡＣの電位差が１ＬＳＢ以下になったと判断される。コンパレータ回路として機能する増幅回路２０によって検出されたＶＯＦＦは、式（４）によってデジタル信号として算出される。
【００８１】
ＤＯＦＦ＝ＤＲＥＦ−ＤＤＡＣ    （４）
【００８２】
次にマイナスオフセット検出について示す。ＭＯＮＩ＝ＬであったのでＶＯＦＦはマイナス側である。
【００８３】
第６のステップＳＴ３０１２は、Ｄ／Ａ変換回路１０に与えるＤＤＡＣをプラスに１ＬＳＢインクリメントする。
【００８４】
第７のステップＳＴ３０１３は、再び、コンパレータ回路として機能する増幅回路２０によってＶＲＥＦとＶＤＡＣを比較する。比較した結果、ＭＯＮＩ＝ＬのときはＳＴ３００６によりｎをインクリメントし、ＳＴ３０１２へ進む。
【００８５】
第８のステップＳＴ３００４は、ステップＳＴ３０１３においてＭＯＮＩ＝Ｈを検出したことで、出力が反転し、ＶＲＥＦとＶＤＡＣの電位差が１ＬＳＢ以下になったと判断される。コンパレータ回路として機能する増幅回路２０によって検出されたＶＯＦＦは、式（４）によってデジタル信号として算出される。
【００８６】
図６（Ｂ）は、図６（Ａ）の一例として、オフセット検出処理を示す。ＶＤＡＣの変換誤差が発生しオフセット電圧が発生している。図６（Ａ）におけるマイナスオフセット処理が実行され、ＤＤＡＣが５回インクリメント加算されたときに、ＭＯＮＩ＝Ｈが検出される。ＤＯＦＦは式（５）によって計算される。
【００８７】
ＤＯＦＦ＝ＤＲＥＦ−ＤＤＡＣ＝ＤＲＥＦ−（ＤＲＥＦ＋ｎ）    （５）
【００８８】
上記のシーケンスにより、変換誤差ＤＯＦＦは、−５ＬＳＢであることが検出できる。変換誤差には、Ｄ／Ａ変換回路１０と、コンパレータ回路として機能する増幅回路２０のばらつきによる誤差も含まれている。ＤＤＡＣから検出された変換誤差ＤＯＦＦを演算処理によって補正することで、ばらつきの影響を抑えた品質の高い画像がえられる。
【００８９】
変換誤差ＶＯＦＦを用いて、Ｄ／Ａ変換回路Ｒ−ＤＡＣ１１によって補正する方法を説明する。ここで補正する範囲は、Ｒ−ＤＡＣ１１の分解能に適用される。
【００９０】
図２に示す、Ｒ−ＤＡＣ１１のアナログ信号の最大出力電圧をＶＲＥＦＨとし、最小出力電圧をＶＲＥＦＬとする。Ｒ−ＤＡＣ１１の９ｂｉｔ（５１２階調）の分解能は、ＶＲＥＦＨとＶＲＥＦＬの電位差を抵抗で分割することで生成される。
【００９１】
一例としてＶＯＦＦ＞０の場合、ＶＲＥＦＬにＶＯＦＦを加算することでＶＲＥＦＬの電圧を補正する。
【００９２】
一例としてＶＯＦＦ＜０の場合、ＶＲＥＦＨにＶＯＦＦを減算することでＶＲＥＦＨの電圧を補正する。
【００９３】
Ｒ−ＤＡＣ１１のＶＲＥＦＨとＶＲＥＦＬをＶＯＦＦによって補正することで、ＶＲＥＦＨとＶＲＥＦＬの間に与えられた抵抗分割によって、ＶＯＦＦも均等に分割される。さらに下位ビットのデジタル信号に対して演算処理をすることで、ＶＯＦＦの補正を行う。分解能の大きなＤ／Ａ変換回路１０のＲ−ＤＡＣ１１と、分解能の小さな電流制御回路１２で、それぞれ上位ビットと下位ビットを分離して補正することで、増幅回路の影響を低減した補正をかけることができる。ばらつきの原因が抵抗素子や、トランジスタなど異なる場合でも、ばらつきの影響を抑えた品質の高い画像がえられる。
【００９４】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【００９５】
（実施の形態２）
本実施の形態では、ばらつきを制御する半導体装置について、図７および図８を用いて説明する。
【００９６】
図４（Ａ）において、半導体装置１００の、Ｄ／Ａ変換回路１０と、増幅回路２０は、形状および組成などによる素子ばらつきや、トランジスタのしきい値などによる特性のばらつきなどを含んでいる。さらに温度やその他の条件下において受けた影響などにより、ばらつきなどはより大きくなることがある。一例として、温度が大きく変化するとき、変換誤差であるＶＯＦＦも、温度と共にばらつきの範囲が変わる。
【００９７】
図７または図８では、検出範囲として指定した範囲であれば、変換誤差のＶＯＦＦを均一な処理時間で検出する方法を示す。
【００９８】
図７または図８でＤＯＦＦの検出範囲を指定するパラメータはＳＥＴ（正の整数）とする。ＳＥＴで指定される検出範囲は、＋２ＳＥＴ＋ＳＥＴから−２ＳＥＴ−ＳＥＴになる。図７では＋２ＳＥＴから−２ＳＥＴの範囲内を検出の対象範囲とする。図８では、＋２ＳＥＴから＋ＳＥＴまでの範囲と、−２ＳＥＴから−ＳＥＴまでの範囲とを検出することができる。
【００９９】
図７または図８でＶＯＦＦを検出するためのフローチャートを示す。フローチャートで使用するパラメータを説明する。処理回数をカウントするループカウンタのカウント数をｎとする。プラス側またはマイナス側などのＶＯＦＦが存在する極性を示す変数をｐｏｌとする。演算結果を一時的に格納するための変数をｔｍｐとする。
【０１００】
コンパレータ回路として機能する増幅回路２０の反転入力端子に基準電圧としてＶＲＥＦが与えられ、コンパレータ回路として機能する増幅回路２０の非反転入力端子にＶＤＡＣが与えられる。ＶＲＥＦは、固定の電圧値でもよいし、設定できてもよい。
【０１０１】
図７で、検出範囲内を検出する方法をフローチャートで示す。図４（Ｂ）における半導体装置１００のＤ／Ａ変換回路１０と、増幅回路２０のばらつきによって発生したＶＯＦＦを検出するため、ＭＯＤＥ２の条件を選択し、増幅回路２０をコンパレータ回路として動作させる。
【０１０２】
図７のＳＴＡＲＴは、図４（Ｂ）の制御信号ＴＭにＨｉｇｈのデータが設定され、ＭＯＤＥ２が選択されたときである。ＭＯＤＥ２の期間は、第１のスイッチ３１と、第４のスイッチ３４は非導通の状態であり、かつ、第２のスイッチ３２と、第３のスイッチ３３は導通の状態である。第１の入力端子４０には、ＶＲＥＦが与えられ、第２のスイッチ３２を介して反転入力端子に与えられる。
【０１０３】
第１のステップＳＴ３１００は、ループカウンタとしてｎの値を１に初期化する。極性を示すｐｏｌをプラスの極性を意味する１に初期化する。演算結果を一時的に格納するためのｔｍｐの値を０に初期化する。
【０１０４】
第２のステップＳＴ３１０１は、コンパレータ回路として機能する増幅回路２０の非反転入力端子がＶＲＥＦと同じ電圧値になるように、Ｄ／Ａ変換回路１０にＤＤＡＣが与えられる。
【０１０５】
第３のステップＳＴ３１０２は、コンパレータ回路として機能する増幅回路２０の反転入力端子に与えられた基準電圧ＶＲＥＦと、非反転入力端子に与えられたＶＤＡＣの大小を比較する。コンパレータ回路として機能する増幅回路２０が比較した結果を、第３のスイッチ３３を介してＭＯＮＩに出力しＨまたはＬを判定する。
【０１０６】
第４のステップＳＴ３１０３はＭＯＮＩの出力結果によって、極性変数ｐｏｌに値が設定される。ステップＳＴ３１０２においてＭＯＮＩ＝Ｌの場合は、ＶＯＦＦはＶＲＥＦに対してマイナス側に存在しているため、ｐｏｌ＝−１に設定し、マイナスオフセット検出動作となる。ＭＯＮＩ＝Ｈの場合は、ＶＯＦＦがプラス側に存在するので、処理はプラスオフセット検出となる。
【０１０７】
プラスオフセット処理について示す。ステップＳＴ３１０２においてＭＯＮＩ＝Ｈのとき、ＶＯＦＦはプラス側である。
【０１０８】
第５のステップＳＴ３１０４は、ＤＤＡＣに次の比較条件を設定する。設定するＤＤＡＣのデジタル信号は式（６）で算出する。
【０１０９】
ＤＤＡＣ＝ＤＲＥＦ＋（ｐｏｌ×２ＳＥＴ×ｔｍｐ）    （６）
【０１１０】
第６のステップＳＴ３１０５でｐｏｌ＝１であるならば、プラスオフセット処理のためＳＴ３１０６に進む。
【０１１１】
第７−ＡのステップＳＴ３１０６は、コンパレータ回路として機能する増幅回路２０の出力が、ＭＯＮＩ＝Ｈであるならば、ＳＴ３１０７に進む。ＭＯＮＩ＝Ｌであるならば、ＳＴ３１０７ａに進む。
【０１１２】
第７−ＢのステップＳＴ３１１６は、コンパレータ回路として機能する増幅回路２０の出力が、ＭＯＮＩ＝Ｈであるならば、ＳＴ３１０７に進む。ＭＯＮＩ＝Ｌであるならば、ＳＴ３１０７ｂに進む。
【０１１３】
第８のステップＳＴ３１０７は、ＶＤＡＣの次の比較条件を設定する。式（７）によって設定値の算出を行う。
【０１１４】
ｔｍｐ＝ｔｍｐ＋１／２ｎ    （７）
【０１１５】
第８−ＡのステップＳＴ３１０７ａおよび第８−ＢのステップＳＴ３１０７ｂは、ＶＤＡＣの次の比較条件を設定する。式（１４）によって設定値の算出を行う。
【０１１６】
ｔｍｐ＝ｔｍｐ−１／２ｎ    （１４）
【０１１７】
第９のステップＳＴ３１０８は、ループカウンタの数値ｎと検出範囲ＳＥＴが等しくなったか判断する。検出範囲が大きい場合は、ＳＴ３１０９にてループカウンタをインクリメントする。
【０１１８】
第１０のステップＳＴ３１２０は、ＤＯＦＦを式（８）で算出する。
【０１１９】
ＤＯＦＦ＝ｐｏｌ×２ＳＥＴ×ｔｍｐ    （８）
【０１２０】
オフセット電圧は、検出範囲ＳＥＴで設定した数を用いて検出することができる。
【０１２１】
図８では、ＶＯＦＦが設定範囲外に存在している場合について示す。ＶＯＦＦは、デジタル信号でＤＯＦＦと表すことができる。よって、オフセット電圧ＤＯＦＦは、検出範囲が最大値２ＳＥＴから最小値−２ＳＥＴまでの範囲を検出することができる。ここで示す一例は、図７で設定されたＳＥＴと同じ回数まで検索し、ＤＯＦＦが検出されない場合は、ＤＤＡＣの値がプラス側であればＤＯＦＦをオーバーフロー（ＤＯＦ）、ＤＤＡＣの値がマイナス側であればＤＯＦＦをアンダーフロー（ＤＵＦ）として示すことができる。条件によっては、検出範囲を、Ｄ／Ａ変換回路１０の最大値（ＭＳＢ：ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）もしくは最小値まで対応することができる。
【０１２２】
図８は、検出範囲内を検出する方法をフローチャートで示す。図４（Ｂ）における半導体装置１００のＤ／Ａ変換回路１０と、増幅回路２０のばらつきによって発生したＶＯＦＦを検出するため、ＭＯＤＥ２の条件を選択し、増幅回路２０を、コンパレータ回路として動作させる。
【０１２３】
図８のＳＴＡＲＴは、図４（Ｂ）の制御信号ＴＭにＨｉｇｈのデータが設定され、ＭＯＤＥ２が選択されたときの処理である。ＭＯＤＥ２の期間は、第１のスイッチ３１と、第４のスイッチ３４は非導通の状態であり、第２のスイッチ３２と、第３のスイッチ３３は導通の状態である。第１の入力端子４０には、基準電圧のＶＲＥＦが与えられ、第２のスイッチ３２を介して反転入力端子に与えられる。
【０１２４】
第１のステップＳＴ３２００において、ループカウンタとしてｎを１に初期化する。極性を示す変数ｐｏｌをプラスの極性を意味する１に初期化する。演算結果を一時的に格納するための変数ｔｍｐを１に初期化する。
【０１２５】
第２のステップＳＴ３２０１は、コンパレータ回路として機能する増幅回路２０の非反転入力端子が、Ｄ／Ａ変換回路１０によって、反転入力端子と同じ電圧値になるように、Ｄ／Ａ変換回路１０にＤＤＡＣが与えられる。
【０１２６】
第３のステップＳＴ３２０２において、コンパレータ回路として機能する増幅回路２０の反転入力端子に与えられた基準電圧ＶＲＥＦと、非反転入力端子に与えられたＶＤＡＣの大小を比較する。コンパレータ回路として機能する増幅回路２０が比較した結果を、第３のスイッチ３３を介してＭＯＮＩに出力しＨまたはＬを判定する。
【０１２７】
第４のステップＳＴ３２０３はＭＯＮＩの出力結果によって、極性変数ｐｏｌに値が設定される。ステップＳＴ３２０２においてＭＯＮＩ＝Ｌの場合は、ＶＯＦＦはＶＲＥＦに対してマイナス側に存在しているため、ｐｏｌ＝−１に設定し、マイナスオフセット検出動作となる。ＭＯＮＩ＝Ｈの場合は、ＶＯＦＦがプラス側に存在するので、処理はプラスオフセット検出となる。
【０１２８】
プラスオフセット処理について示す。ステップＳＴ３２０２においてＭＯＮＩ＝Ｈのとき、ＶＯＦＦはプラス側である。
【０１２９】
第５のステップＳＴ３２０４は、ＤＤＡＣに次の比較条件を設定する。設定するＤＤＡＣは式（９）で算出する。
【０１３０】
ＶＤＡＣ＝ＶＲＥＦ＋（ｐｏｌ×２ＳＥＴ）    （９）
【０１３１】
第６のステップＳＴ３２０５でｐｏｌ＝１であるならば、プラスオフセット処理のためＳＴ３２０６に進む。
【０１３２】
第７−ＡのステップＳＴ３２０６は、コンパレータ回路の出力が、ＭＯＮＩ＝Ｈであるならば、ステップＳＴ３２０７に進む。ＭＯＮＩ＝Ｌであるならば、ステップＳＴ３２１７ａに進む。
【０１３３】
第８−ＡのステップＳＴ３２０７は、ＤＤＡＣの値をマイナスにデクリメント後に、ステップＳＴ３２０８に進む。第８−ＢのステップＳＴ３２１７ａは、ＤＤＡＣの値をプラスにインクリメント後に、ステップＳＴ３２０８ａに進む。
【０１３４】
第６のステップＳＴ３２０５でｐｏｌ＝−１であるならば、マイナスオフセット処理のためＳＴ３２１６に進む。
【０１３５】
第７−ＢのステップＳＴ３２１６は、コンパレータ回路の出力が、ＭＯＮＩ＝Ｈであるならば、ＳＴ３２０７に進む。ＭＯＮＩ＝Ｌであるならば、ステップＳＴ３２１７ｂに進む。
【０１３６】
第８−ＣのステップＳＴ３２１７ｂは、ＤＤＡＣの値をプラスにインクリメント後に、ステップＳＴ３２０８ｂに進む。
【０１３７】
第９のステップＳＴ３２０８、ステップＳＴ３２０８ａ、及びステップＳＴ３２０８ｂは、ループカウンタの数値ｎと検出範囲ＳＥＴが等しくなったか判断する。ステップＳＴ３２０８にてＳＥＴ＝ｎの場合、ステップＳＴ３２２０へ進む。ステップＳＴ３２０８ａにてＳＥＴ＝ｎの場合、ステップＳＴ３２２１へ進む。ステップＳＴ３２０８ｂにてＳＥＴ＝ｎの場合、ステップＳＴ３２２２へ進む。ステップＳＴ３２０８、ステップＳＴ３２０８ａ、及びステップＳＴ３２０８ｂのそれぞれにおいて、ＳＥＴ＞ｎの場合は、ＳＴ３２０９にてループカウンタの数値ｎをインクリメントし、ＳＴ３２０４に進む。
【０１３８】
第１０−ＡのステップＳＴ３２２０は、ＶＯＦＦを検出した結果を式（４）で算出する。
【０１３９】
第１０−ＢのステップＳＴ３２２１は、ＶＯＦＦがプラス側で検出できなかったため、結果をオーバーフローしたと考え、ＤＯＦＦ＝ＤＯＦとする。ＤＯＦは特定の決められた出力コードで示してもよいし、別のアラーム信号を出力してもよい。
【０１４０】
第１０−ＣのステップＳＴ３２２２は、ＶＯＦＦがマイナス側で検出できなかったため、結果はアンダーフローしたと考え、ＤＯＦＦ＝ＤＵＦとする。ＤＵＦは特定の決められた出力コードで示してもよいし、別のアラーム信号を出力してもよい。
【０１４１】
ＤＯＦＦは、検出範囲ＳＥＴで設定した数の範囲で検出することができるが、検出範囲ＳＥＴで設定した数で検出されないとき、ＤＤＡＣの値がプラス側であればＤＯＦＦにオーバーフロー（ＤＯＦ）が出力され、ＤＤＡＣの値がマイナス側であればＤＯＦＦにアンダーフロー（ＤＵＦ）を出力する。
【０１４２】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０１４３】
（実施の形態３）
本実施の形態では、ばらつきを制御する表示装置５０について、図９を用いて説明する。半導体装置１０１は、実施の形態１でデジタル信号をアナログ信号に変換し、増幅回路によってインピーダンスの低い信号に変換する機能を有することを説明した。
【０１４４】
実施の形態１および実施の形態２で検出したＶＯＦＦを、ソースドライバに出力するデータに適用する方法を示す。図９（Ａ）の表示装置５０は、図３で示した１２ビットのＤ／Ａ変換回路を含むソースドライバ５１と演算回路５２と、フレームメモリ５３と、検出したＤＯＦＦを保存するメモリ５４と、ディスプレイ５５を有している。
【０１４５】
ソースドライバ５１は、シフトレジスタ回路５６と、データラッチ回路５７と、ラッチ回路５８と、半導体装置１０１を有している。
【０１４６】
一例として、ＤＯＦＦメモリは８ビットのデータ幅とする。演算回路５２は二つのメモリ値を加算回路または減算回路によって演算する。一例として演算回路としたが、プログラムで演算処理しても同じ結果が得られる。
【０１４７】
オフセット電圧ＶＯＦＦは、デジタル信号ＤＯＦＦとしてメモリ５４に格納されている。演算回路５２は、フレームメモリ５３のデータと、メモリ５４のデータを演算し、オフセット補正したデータを、ソースドライバ５１へ出力し、ディスプレイ５５にて表示する。ソースドライバ５１が含む、図３のＤ／Ａ変換回路１０と、増幅回路２０とが有するＶＯＦＦを、フレームメモリ５３のデジタル信号をＤＯＦＦを用いて演算することで、補正された正しい階調電圧に変換する。
【０１４８】
図９（Ｂ）は、図９（Ａ）で示した回路の演算処理方法の一例を示す。Ｄ／Ａ変換回路１０によるアナログ信号の最大出力電圧をＶＲＥＦＨとし、最小出力電圧をＶＲＥＦＬとする。ＶＯＦＦにより、デジタル信号ＤＤＡＣが補正された場合、出力範囲は、最大設定値をＣｌｉｐ＿Ｌｅｖｅｌ＿Ｈとし、最小設定値をＣｌｉｐ＿Ｌｅｖｅｌ＿Ｌとする。ＶＯＦＦによって補正された出力範囲は、ＶＲＥＦＨと、ＶＲＥＦＬとの電圧出力範囲を超えられない。出力電圧は、最大値Ｃｌｉｐ＿Ｌｅｖｅｌ＿Ｈでクリップされ、最小値Ｃｌｉｐ＿Ｌｅｖｅｌ＿Ｌでクリップされる。
【０１４９】
ＶＯＦＦ＞０のとき、ＤＡＣの出力はプラス側に補正され、式（１０）と、式（１１）とで表すことができる。
【０１５０】
ＤＡＣＣｌｉｐ＿Ｌ＝ＤＯＦＦ    （１０）
【０１５１】
ＤＡＣＣｌｉｐ＿Ｈ＝Ｃｌｉｐ＿Ｌｅｖｅｌ＿Ｈ    （１１）
【０１５２】
ＶＯＦＦ＜０のとき、ＤＡＣの出力はマイナス側に補正され、式（１２）と、式（１３）とで表すことができる。
【０１５３】
ＤＡＣＣｌｉｐ＿Ｌ＝Ｃｌｉｐ＿Ｌｅｖｅｌ＿Ｌ    （１２）
【０１５４】
ＤＡＣＣｌｉｐ＿Ｈ＝Ｃｌｉｐ＿Ｌｅｖｅｌ＿Ｈ−ＤＯＦＦ    （１３）
【０１５５】
図９（Ａ）で示した回路の演算処理方法によりＤＯＦＦの影響を補正して、正しいデジタル信号をソースドライバ５１に与えることができる。
【０１５６】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０１５７】
（実施の形態４）
本実施の形態では、ばらつきを制御する半導体装置１０３について、図１０を用いて説明する。
【０１５８】
図１０（Ａ）が、図４（Ｂ）と異なる点について示す。第５のスイッチ３５の一方の端子は、第４のスイッチ３４と、第１の出力端子４１と、接続されている。第５のスイッチ３５の他方の端子は、第２の入力端子４３が接続されている。なお、以下において特に断りがない限り、スイッチ３５をｎチャネル型トランジスタとして説明を行う。
【０１５９】
表２では、ＭＯＤＥ３について示す。
【表２】
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【０１６０】
半導体装置１０３の制御信号ＴＭにＨｉｇｈが信号として与えられた期間は、ＭＯＤＥ３が選択される。増幅回路２０は、コンパレータ回路として動作している。ＭＯＤＥ３の期間は、第１のスイッチ３１と、第４のスイッチ３４が非導通となり、かつ、第２のスイッチ３２と、第３のスイッチ３３と、第５のスイッチ３５とが導通になるように、制御信号ＴＭをＨｉｇｈとすることで動作させる。
【０１６１】
第２の入力端子４３には、任意の電圧値（Ｖｄａｔａ）が与えられる。第５のスイッチ３５は、制御信号ＴＭがＨｉｇｈのときに導通する機能を有し、第２の入力端子４３に与えられたＶｄａｔａが、第５のスイッチ３５を介して、第１の出力端子４１に出力される。
【０１６２】
図１０（Ｂ）に、パネルが駆動しているときのＶＯＦＦを検出する方法の一例を示す。１秒間に６０フレームで駆動している表示装置がある。ｎ番目のフレームのデータを処理する期間に、制御信号ＴＭをＨｉｇｈにすることで、ＭＯＤＥ３の接続状態に移行する。ｎ番目のフレーム処理期間を用いて、ＶＯＦＦの検出を行い、ＶＯＦＦメモリの情報を更新する。ＶＯＦＦの検出中は、第２の入力端子４３に与えられたＶｄａｔａが、第５のスイッチ３５を介して第１の出力端子４１に出力信号ＶＯとして出力される。
【０１６３】
表示装置の場合は、出力信号ＶＯを出力する端子は信号線に接続され、表示データとしてＶｄａｔａが供給される。一例として、データ範囲の最小電圧値が供給された場合、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイであれば、表示フレーム間に黒表示のフレームが挿入されたことになり、コントラストの向上などの効果を得ることができる。液晶ディスプレイであれば、液晶の種類によってＶｄａｔａは適切な電圧値を与えることによって、黒表示のフレームの挿入と同じ効果が与えられる。
【０１６４】
表示の品質を劣化させる要因であるばらつきが補正される期間に、黒表示のフレームを挿入し、表示の品質を向上させることができる。従って、ばらつきによる影響を抑えた品質の高い画像がえられる。
【０１６５】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０１６６】
（実施の形態５）
本実施の形態では、半導体装置１００、半導体装置１０１、半導体装置１０２、または半導体装置１０３の何れかを含む表示パネルについて説明を行う。
【０１６７】
図１１の回路ブロック図に示す表示パネルは、信号線駆動回路４００、走査線駆動回路４０１、および画素部４０２を有する。また、画素部４０２中にマトリクス状に配置された複数の画素４０３を示している。なお、画素部４０２を表示部と呼ぶ場合もある。
【０１６８】
信号線駆動回路４００は、複数の信号線ＳＬにアナログ信号に変換された画像信号を出力する機能を有する回路である。
【０１６９】
信号線駆動回路４００を構成する回路は、ＩＣ化してもよいし、画素部４０２の画素４０３が有するトランジスタと同じトランジスタを用いて形成してもよい。なお信号線駆動回路４００を複数設け、複数の信号線駆動回路４００により、複数の信号線ＳＬを分割して制御してもよい。
【０１７０】
走査線駆動回路４０１は、複数の走査線ＧＬに走査信号を出力する機能を有する回路である。走査線駆動回路４０１は、一例としては、シフトレジスタ、バッファ等を有する。走査線駆動回路４０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号を出力する機能を有する。
【０１７１】
走査線駆動回路４０１を構成する回路は、ＩＣ化してもよいし、画素部４０２の画素４０３が有するトランジスタと同じトランジスタを用いて形成してもよい。なお、走査線駆動回路４０１を複数設け、複数の走査線駆動回路４０１により、複数の走査線ＧＬを分割して制御してもよい。
【０１７２】
画素部４０２は、複数の走査線ＧＬ、および複数の信号線ＳＬが直交するように設けられている。走査線ＧＬと信号線ＳＬの交差部には、画素４０３が設けられる。なお画素部４０２における画素４０３の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等、適宜用いることができる。またＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。
【０１７３】
次に、図１２を用いて信号線駆動回路４００の詳細について説明を行う。図１２に示す回路ブロック図は、Ｎビットの画像信号を処理することが可能な信号線駆動回路４００の構成例を示している。
【０１７４】
信号線駆動回路４００は、端子４５０、端子４５１、端子４５２、ＬＶＤＳレシーバ４１８（ＬＶＤＳ：小振幅差動信号）、ロジック回路４１９、シフトレジスタ４１１、ラッチ回路４１２、レベルシフタ４１３、Ｄ／Ａ変換回路４１４、増幅回路４１５を有する。
【０１７５】
端子４５０は、アナログ信号に変換された画像信号用の出力端子であって、信号線ＳＬと電気的に接続される。端子４５１、４５２は、差動信号用の入力端子である。例えば、端子４５２＜１＞には、端子４５１＜１＞の入力信号の論理を反転した信号が入力される。例えば、端子４５１＜１＞−４５１＜Ｎ＞にはそれぞれ画像信号ＤＰ［１］−ＤＰ［Ｎ］がそれぞれ入力され、端子４５２＜１＞−４５２＜Ｎ＞には画像信号ＤＮ［１］−ＤＮ［Ｎ］がそれぞれ入力される。
【０１７６】
端子４５１、４５２は画像信号ＤＰ［１：Ｎ］、ＤＮ［１：Ｎ］の入力だけでなく、コマンド信号の入力にも用いられる。信号線駆動回路４００には、端子４５０−４５２の他に、電源電圧の入力端子、各種信号の入力端子、各種信号の出力端子等が設けられている。
【０１７７】
ＬＶＤＳレシーバ４１８は、入力された差動信号をシングルエンド方式の信号に変換する機能を有する。ＬＶＤＳレシーバ４１８によって、画像信号ＤＰ［１：Ｎ］、ＤＮ［１：Ｎ］は、シングルエンド方式の画像信号ＤＳＥに変換される。
【０１７８】
ロジック回路４１９は、外部から入力されるコマンド信号等に従い、信号線駆動回路４００に含まれる回路を制御する機能を有する。具体的には、ロジック回路４１９は信号ＳＳＰ、ＳＣＬＫ、ＬＴＳ等を生成する。信号ＳＳＰ、ＳＣＬＫは、シフトレジスタ４１１の制御信号である。信号ＬＴＳはラッチ回路４１２の制御信号である。
【０１７９】
ロジック回路４１９は、シリアル形式の画像信号ＤＳＥをパラレル形式の画像信号ＤＯＵＴに変換する機能（シリアル−パラレル変換機能）を有する。
【０１８０】
シフトレジスタ４１１は、複数段のフリップフロップ（ＦＦ）回路を有する。１段目のＦＦ回路に信号ＳＳＰ（スタートパルス信号）を入力することで、各段のＦＦ回路から所定のタイミングでサンプリング信号が出力される。各段のＦＦ回路がサンプリング信号を出力するタイミングは、信号ＳＣＬＫ（クロック信号）によって制御される。
【０１８１】
先述のサンプリング信号に従い、ラッチ回路４１２は画像信号ＤＯＵＴをサンプリングし、記憶する。ラッチ回路４１２に記憶された画像信号の出力のタイミングは、信号ＬＴＳによって制御される。
【０１８２】
レベルシフタ４１３は、ラッチ回路４１２から出力された画像信号を昇圧して出力する機能を有する。
【０１８３】
Ｄ／Ａ変換回路４１４は上記実施の形態１での半導体装置１００の構成を有する。当該構成とすることで、回路面積の小面積化、表示品質の向上を図ることができる。
【０１８４】
増幅回路４１５は、Ｄ／Ａ変換回路４１４から出力される画像信号（アナログ信号）を増幅して、信号線ＳＬに出力する機能を有する。なお、増幅回路４１５を出力回路という場合もある。
【０１８５】
次に画素４０３に用いることができる回路構成例について説明を行う。
【０１８６】
図１３（Ａ）は発光素子を有するパネルに用いることができる画素４０３の一例を示す。図１３（Ｂ）は図１３（Ａ）に示す画素４０３の動作例を示すタイミングチャートである。
【０１８７】
画素４０３は、走査線ＧＬ、信号線ＳＬ、配線ＭＬ、配線ＣＴＬおよび配線ＡＮＬと電気的に接続されている。また、画素４０３は、トランジスタ４２０乃至４２２、容量素子４２３、および発光素子４２６を有する。
【０１８８】
発光素子４２６は一対の端子（アノードおよびカソード）を有する。発光素子４２６としては、電流または電圧によって輝度を制御することが可能な素子を用いることができる。発光素子４２６として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、後者は無機ＥＬ素子と呼ばれている。
【０１８９】
図１３（Ａ）ではトランジスタ４２０乃至４２２はｎ型トランジスタであるが、これらの一部または全てをｐ型トランジスタとしてもよい。また、トランジスタ４２０乃至４２２はゲートに電気的に接続されているバックゲートを有する。このようなデバイス構造とすることで、トランジスタ４２０乃至４２２の電流駆動能力を向上させることができる。トランジスタ４２０乃至４２２の一部または全てがバックゲートを有さないトランジスタでもよい。
【０１９０】
トランジスタ４２０は、トランジスタ４２１のゲート（ノード４２４）と信号線ＳＬと間を接続するパストランジスタである。トランジスタ４２２は、配線ＭＬと発光素子４２６のアノード（ノード４２５）との間を接続するパストランジスタである。トランジスタ４２１は駆動トランジスタであり、発光素子４２６に供給される電流源として機能する。トランジスタ４２１のドレイン電流の大きさによって、発光素子４２６の輝度が調節される。容量素子４２３は、ノード４２５とノード４２４間の電圧を保持する保持容量である。
【０１９１】
トランジスタ４２１の駆動能力にばらつきが発生すると、画素４０３ごとに発光素子４２６の輝度にばらつきが発生し、表示品位を低下させてしまう。図１３（Ａ）に示す画素４０３は、トランジスタ４２１のドレイン電流をモニターすることで、発光素子４２６の輝度ばらつきを補正する機能を有する。
【０１９２】
図１３（Ｂ）に、図１３（Ａ）に示す走査線ＧＬの電位と、信号線ＳＬに供給される画像信号のタイミングチャートを例示する。なお、図１３（Ｂ）に示すタイミングチャートは、画素４０３に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
【０１９３】
期間Ｐ１は書き込み動作期間であり、発光素子４２６は発光させない。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ４２０およびトランジスタ４２２がオンとなる。信号線ＳＬには、画像信号として電位Ｖｄａｔａが与えられる。電位Ｖｄａｔａは、トランジスタ４２０を介してノード４２４に与えられる。
【０１９４】
トランジスタ４２１がｎチャネル型である場合、期間Ｐ１では、配線ＭＬの電位が、配線ＣＴＬの電位に発光素子４２６の閾値電圧Ｖｔｈｅを加算した電位よりも低いことが望ましい。上記構成により、トランジスタ４２１のドレイン電流を、発光素子４２６ではなく配線ＭＬの方に優先的に流すことができる。
【０１９５】
期間Ｐ２は発光期間であり、発光素子４２６は発光する。走査線ＧＬにローレベルの電位が与えられ、トランジスタ４２０およびトランジスタ４２２がオフとなる。トランジスタ４２０がオフになることで、ノード４２４において、電位Ｖｄａｔａが保持される。また、配線ＡＮＬには電位Ｖａｎｏが与えられ、配線ＣＴＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖｃａｔに発光素子４２６の閾値電圧Ｖｔｈｅを加算した電位よりも高くすることが望ましい。配線ＡＮＬと配線ＣＴＬとの間に上記電位差が設けられることにより、トランジスタ４２１のドレイン電流が発光素子４２６に供給され、発光素子４２６が発光する。
【０１９６】
次いで、期間Ｐ３は、トランジスタ４２１のドレイン電流を取得するモニター期間である。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ４２０およびトランジスタ４２２がオンとなる。信号線ＳＬには、トランジスタ４２１のゲート電圧が閾値電圧Ｖｔｈよりも大きくなるような電位が与えられる。配線ＭＬの電位は、配線ＣＴＬの電位に発光素子４２６の閾値電圧Ｖｔｈｅを加算した電位よりも低くすることが望ましい。上記構成により、トランジスタ４２１のドレイン電流を、発光素子４２６ではなく配線ＭＬの方に優先的に流すことができる。
【０１９７】
期間Ｐ３で画素４０３から配線ＭＬに出力される電流ＩＭＯＮは、発光期間にトランジスタ４２１に流れるドレイン電流に相当する。電流ＩＭＯＮはモニター回路に供給される。モニター回路は、電流ＩＭＯＮを解析し、解析結果に基づいて、補正信号を生成する。以上の動作によって、画素４０３は輝度のずれを補正することができる。
【０１９８】
上記モニター動作を発光動作の後に常に行う必要はない。例えば、画素４０３において、データの書き込み動作と発光動作のサイクルを複数回繰り返した後に、モニター動作を行うようにすることができる。また、モニター動作させた後、最小の階調値［０］に対応するデータ信号を画素４０３に書き込むことで、発光素子４２６を非発光状態にするようにしてもよい。
【０１９９】
図１３（Ａ）に示す画素４０３は、複数の走査線に接続されていてもよい、その場合の回路図を図１４（Ａ）に示す。図１４（Ａ）に示す画素４０３において、トランジスタ４２０のゲートは走査線ＧＬ１に電気的に接続され、トランジスタ４２２のゲートは走査線ＧＬ２に電気的に接続されている。このように、トランジスタ４２０とトランジスタ４２２のオン・オフを個別に制御することで、モニター動作のタイミングをより自由に制御することができる。
【０２００】
図１３（Ａ）に示す画素４０３において、トランジスタ４２０乃至４２２は、バックゲートを設けなくてもよい。その場合の回路図を図１４（Ｂ）に示す。図１４（Ｂ）に示す構成にすることで、画素４０３は製造工程を容易にすることができる。
【０２０１】
図１５（Ａ）に、液晶素子を有するパネルに用いることができる画素回路の一例を示す。図１５（Ａ）に示す画素４０３は、トランジスタ４３１と、容量素子４３３と、表示素子として機能できる液晶素子４３４とを有する。
【０２０２】
トランジスタ４３１のゲートは走査線ＧＬに電気的に接続され、トランジスタ４３１の第１端子は信号線ＳＬに電気的に接続され、トランジスタ４３１の第２端子は容量素子４３３の第１端子および液晶素子４３４の第１端子に電気的に接続される。なお、トランジスタ４３１の第２端子、容量素子４３３の第１端子および液晶素子４３４の第１端子の結節点をノード４３２と呼称する。トランジスタ４３１は、ノード４３２へのデータ信号の書き込みを制御する機能を有する。図１５（Ｂ）のトランジスタ４３１のゲートは、トランジスタ４３１のバックゲートに電気的に接続されている。本明細書では第１のゲートを単に「ゲート」、第２のゲートを「バックゲート」と呼ぶ場合がある。トランジスタ４３１のゲートとバックゲートとは、チャネル形成領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタ４３１は、ゲート電極（第１のゲート電極）およびバックゲート電極（第２のゲート電極）の電界により、チャネル形成領域を電気的に取り囲むトランジスタのデバイス構造とすることができる。このようなデバイス構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。
【０２０３】
容量素子４３３の第２端子は、特定の電位が供給される配線（以下、「容量線ＣＬ」ともいう。）に電気的に接続される。なお、容量線ＣＬの電位の値は、画素４０３の仕様に応じて適宜設定される。容量素子４３３は、ノード４３２に書き込まれたデータを保持する保持容量としての機能を有する。
【０２０４】
液晶素子４３４の第２端子の電位は、画素４０３の仕様に応じて適宜設定される。液晶素子４３４に含まれる液晶は、ノード４３２に書き込まれるデータにより配向状態が設定される。なお、複数の画素４０３のそれぞれが有する液晶素子４３４の第２端子に、共通の電位（コモン電位）を与えてもよい。
【０２０５】
液晶素子４３４のモードとしては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ‐ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
【０２０６】
ここで、図１５（Ａ）の画素４０３を有する表示パネルの動作例について説明しておく。まず、走査線駆動回路４０１により各行の画素４０３を順次選択し、トランジスタ４３１をオン状態にしてノード４３２にデータ信号を書き込む。
【０２０７】
次に、トランジスタ４３１をオフ状態としてノード４３２に書き込まれたデータ信号を保持する。ノード４３２に書き込まれたデータ信号に応じて、液晶素子４３４の透過光量が決まる。これを行毎に順次行うことにより、表示領域に画像を表示できる。
【０２０８】
（実施の形態６）
本実施の形態では、上記実施の形態に示す表示パネルのより具体的な構成例について、図１６乃至図２０を用いて説明を行う。なお、本実施の形態では、表示パネルの一例として、液晶素子を用いた表示パネルおよび発光素子を用いた表示パネルについて説明する。
【０２０９】
図１６（Ａ）乃至（Ｃ）は、表示パネルの構成例を示す上面図である。
【０２１０】
図１６（Ａ）において、第１の基板４００１上に設けられた画素部４０２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１６（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００、および走査線駆動回路４０１が設けられている。また、信号線駆動回路４００、走査線駆動回路４０１、または画素部４０２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
【０２１１】
図１６（Ｂ）および図１６（Ｃ）において、第１の基板４００１上に設けられた画素部４０２と、走査線駆動回路４０１とを囲むようにして、シール材４００５が設けられている。また画素部４０２と、走査線駆動回路４０１の上に第２の基板４００６が設けられている。よって画素部４０２と、走査線駆動回路４０１とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１６（Ｂ）および図１６（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００が設けられている。図１６（Ｂ）および図１６（Ｃ）においては、信号線駆動回路４００、走査線駆動回路４０１、または画素部４０２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
【０２１２】
また図１６（Ｂ）および図１６（Ｃ）は、信号線駆動回路４００として、ＩＣなどで、画素部４０２とは異なる工程で形成した回路を第１の基板４００１に設けている例を示しているが、この構成に限定されない。走査線駆動回路４０１をＩＣなどで形成しても良いし、信号線駆動回路４００の一部または走査線駆動回路４０１の一部のみをＩＣなどで形成して設けても良い。
【０２１３】
なお、ＩＣなどで形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤーボンディング、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを用いることができる。図１６（Ａ）は、ＣＯＧにより信号線駆動回路４００、走査線駆動回路４０１を設けている例であり、図１６（Ｂ）は、ＣＯＧにより信号線駆動回路４００を設けている例であり、図１６（Ｃ）は、ＴＣＰにより信号線駆動回路４００を設けている例である。
【０２１４】
信号線駆動回路４００をＩＣで形成する場合、ＩＣの数は１つとは限らず、複数のＩＣで信号線駆動回路４００を構成してもよい。同様に、走査線駆動回路４０１をＩＣで形成する場合、ＩＣの数は１つとは限らず、複数のＩＣで走査線駆動回路４０１を構成してもよい。図１７（Ａ）は、一例として、信号線駆動回路４００を６個のＩＣで構成している。複数のＩＣで信号線駆動回路を構成することで、画素部４０２の高精細化に対応することができる。
【０２１５】
走査線駆動回路４０１は、画素部４０２の左右両端に設けてもよい。図１７（Ｂ）は、画素部４０２の両端に走査線駆動回路４０１ａおよび走査線駆動回路４０１ｂを設けた場合の構成例である。
【０２１６】
信号線駆動回路４００は、画素部４０２の上下両端に設けてもよい。図１７（Ｃ）は信号線駆動回路４００ａおよび信号線駆動回路４００ｂを、画素部４０２の上下両端に設けた場合の構成例である。それぞれの信号線駆動回路は６個のＩＣで構成されている。図１８（Ａ）および図１８（Ｂ）は、図１６（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。
【０２１７】
図１８（Ａ）および図１８（Ｂ）に示す表示パネルは電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。電極４０１５は、第１の電極層４０３０と同じ導電層から形成されている。
【０２１８】
また第１の基板４００１上に設けられた画素部４０２と走査線駆動回路４０１は、トランジスタを複数有しており、図１８（Ａ）および図１８（Ｂ）では、画素部４０２に含まれるトランジスタ４０１０と、走査線駆動回路４０１に含まれるトランジスタ４０１１とを例示している。図１８（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２が設けられ、図１８（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
【０２１９】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極５１７を有し、電極５１７上に絶縁層４１０３が形成されている。絶縁層４１０３上に半導体層５１２が形成されている。半導体層５１２上に電極５１０および電極５１１が形成され、電極５１０および電極５１１上に絶縁層４１１０および絶縁層４１１１が形成され、絶縁層４１１０および絶縁層４１１１上に電極５１６が形成されている。電極５１０および電極５１１は、配線４０１４と同じ導電層で形成されている。
【０２２０】
トランジスタ４０１０およびトランジスタ４０１１において、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有し、電極５１６はバックゲート電極としての機能を有する。
【０２２１】
トランジスタ４０１０およびトランジスタ４０１１はボトムゲートおよびバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。
【０２２２】
トランジスタ４０１０およびトランジスタ４０１１において、半導体層５１２はチャネル形成領域としての機能を有する。半導体層５１２として、結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体、などを用いればよい。また、必要に応じて、半導体層５１２の導電率を高めるため、または、トランジスタの閾値を制御するために、半導体層５１２に不純物を導入してもよい。
【０２２３】
半導体層５１２として酸化物半導体を用いた場合、半導体層５１２はインジウム（Ｉｎ）を含むことが好ましい。半導体層５１２がインジウムを含む酸化物半導体の場合、半導体層５１２はキャリア移動度（電子移動度）が高くなる。また、半導体層５１２は、元素Ｍを含む酸化物半導体であると好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。また、半導体層５１２は、亜鉛（Ｚｎ）を含む酸化物半導体であると好ましい。亜鉛を含む酸化物半導体は結晶化しやすくなる場合がある。
【０２２４】
ただし、半導体層５１２は、インジウムを含む酸化物半導体に限定されない。半導体層５１２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０２２５】
また、図１８（Ａ）および図１８（Ｂ）に示す表示パネルは、容量素子４０２０を有する。容量素子４０２０は、電極５１１と電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極５１７と同じ導電層で形成されている。
【０２２６】
図１８（Ａ）は、表示素子として液晶素子を用いた液晶表示パネルの一例である。図１８（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【０２２７】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
【０２２８】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２２９】
また、配向膜を用いないブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示パネルの不良や破損を軽減することができる。よって液晶表示パネルの生産性を向上させることが可能となる。
【０２３０】
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【０２３１】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【０２３２】
トランジスタ４０１０に酸化物半導体トランジスタを用いた場合、トランジスタ４０１０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０２３３】
また、表示パネルにおいて、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２３４】
図１８（Ｂ）は、表示素子としてＥＬ素子などの発光素子を用いた表示パネルの一例である。ＥＬ素子は有機ＥＬ素子と無機ＥＬ素子に区別される。
【０２３５】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【０２３６】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【０２３７】
図１８（Ｂ）は、発光素子４５１３として有機ＥＬ素子を用いた例を説明する。
【０２３８】
図１８（Ｂ）において、発光素子４５１３は、画素部４０２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
【０２３９】
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２４０】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０２４１】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２４２】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０２４３】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０２４４】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２４５】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０２４６】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０２４７】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【０２４８】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
【０２４９】
発光素子４５１３が光を外部に取り出すため、少なくとも第１の電極層４０３０または第２の電極層４０３１の一方が透明であればよい。表示パネルは、光の取り出し方によって、上面射出（トップエミッション）構造と、下面射出（ボトムエミッション）構造と、両面射出（デュアルエミッション）構造に分類される。上面射出構造は、トランジスタおよび発光素子が形成された基板とは逆側の面（上面）から光を取り出す場合をいう。下面射出構造は、トランジスタおよび発光素子が形成された基板の面（下面）から光を取り出す場合をいう。両面射出構造は、上面と下面の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、第２の電極層４０３１を透明にすればよい。例えば、下面射出構造の場合、第１の電極層４０３０を透明にすればよい。例えば、両面射出構造の場合、第１の電極層４０３０および第２の電極層４０３１を透明にすればよい。
【０２５０】
図１９（Ａ）は、図１８（Ａ）に示すトランジスタ４０１１および４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図１９（Ｂ）は、図１８（Ｂ）に示すトランジスタ４０１１および４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。
【０２５１】
図１９（Ａ）、（Ｂ）のトランジスタ４０１０、４０１１において、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有する。
【０２５２】
図１９（Ａ）、（Ｂ）のその他の構成要素の詳細については、図１８（Ａ）、（Ｂ）の記載を参照すればよい。
【０２５３】
図２０（Ａ）は、図１９（Ａ）に示すトランジスタ４０１１およびトランジスタ４０１０に、バックゲートとして機能する電極５１６を設けた場合の断面図を示している。同様に、図２０（Ｂ）は、図１９（Ｂ）に示すトランジスタ４０１１およびトランジスタ４０１０に、バックゲートとして機能する電極５１６を設けた場合の断面図を示している。
【０２５４】
トランジスタ４０１０およびトランジスタ４０１１はトップゲートおよびバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。
【０２５５】
図２０（Ａ）、（Ｂ）のその他の構成要素の詳細については、図１８（Ａ）、（Ｂ）の記載を参照すればよい。
【０２５６】
（実施の形態７）
次いで上記実施の形態に示す表示パネルを用いた表示モジュールの応用例について、図２１を用いて説明を行う。
【０２５７】
図２１に示す表示モジュール８００は、上部カバー８０１と下部カバー８０２との間に、ＦＰＣ８０３に接続されたタッチパネル８０４、ＦＰＣ８０５に接続された表示パネル８０６、バックライトユニット８０７、フレーム８０９、プリント基板８１０、バッテリ８１１を有する。なお、バックライトユニット８０７、バッテリ８１１、タッチパネル８０４などは、設けられない場合もある。
【０２５８】
上記実施の形態で説明した表示パネルは、図２１における表示パネル８０６に用いることができる。
【０２５９】
上部カバー８０１および下部カバー８０２は、タッチパネル８０４および表示パネル８０６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２６０】
タッチパネル８０４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８０６に重畳して用いることができる。また、表示パネル８０６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８０６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８０６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。この場合、タッチパネル８０４を省略することも可能である。
【０２６１】
図２２（Ａ）は、タッチパネル８０４の一例として相互容量方式のタッチセンサを用いた場合の構成例を示す模式図である。なお図２２（Ａ）では、一例として、パルス電圧が与えられる配線ＣＬｘをＸ１−Ｘ６の６本の配線、電流の変化を検知する配線ＣＬｙをＹ１−Ｙ６の６本の配線として示している。なお、配線の数は、これに限定されない。また図２２（Ａ）は、配線ＣＬｘおよび配線ＣＬｙが重畳すること、または、配線ＣＬｘおよび配線ＣＬｙが近接して配置されることで形成される容量２０４を図示している。
【０２６２】
配線ＣＬｘおよび配線ＣＬｙはＩＣ２００に電気的に接続されている。ＩＣ２００は、駆動回路２０１および検出回路２０２を含む。
【０２６３】
駆動回路２０１は、一例としては、Ｘ１−Ｘ６の配線に順にパルスを印加するための回路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２０４を形成する配線ＣＬｘおよび配線ＣＬｙの間に電界が生じる。そしてパルス電圧によって容量２０４に電流が流れる。この配線間に生じる電界が、指やペンなどのタッチによる遮蔽等により変化する。つまり、指やペンなどのタッチなどにより、容量２０４の容量値が変化する。このように、指やペンなどのタッチなどにより、容量値に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。
【０２６４】
検出回路２０２は、容量２０４での容量値の変化による、Ｙ１−Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接または接触がないと検出される電流値に変化はないが、検出する被検知体の近接または接触により容量値が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、電流量の総和を検出してもよい。その場合には、積分回路等を用いて検出を行えばよい。または、電流のピーク値を検出してもよい。その場合には、電流を電圧に変換して、電圧値のピーク値を検出してもよい。
【０２６５】
図２２（Ａ）において、駆動回路２０１と検出回路２０２は同一のＩＣで形成されているが、それぞれの回路を異なるＩＣに形成してもよい。検出回路２０２は、ノイズの影響を受けて誤動作し易い。一方で、駆動回路２０１はノイズの発生源になり得る。駆動回路２０１と検出回路２０２を異なるＩＣで形成することで、検出回路２０２の誤動作を防ぐことができる。
【０２６６】
また、駆動回路２０１、検出回路２０２および表示パネル８０６の駆動回路を１つのＩＣで形成してもよい。その場合、表示モジュール全体に占めるＩＣのコストを低減させることができる。
【０２６７】
図２２（Ａ）においてＩＣ２００はタッチパネル８０４に配置されているが、ＩＣ２００はＦＰＣ８０３に配置されてもよい。その場合の模式図を図２２（Ｂ）に示す。
【０２６８】
再び、図２１に戻る。
【０２６９】
バックライトユニット８０７は、光源８０８を有する。光源８０８をバックライトユニット８０７の端部に設け、光拡散板を用いる構成としてもよい。
【０２７０】
フレーム８０９は、表示パネル８０６の保護機能の他、プリント基板８１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８０９は、放熱板としての機能を有していてもよい。
【０２７１】
プリント基板８１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８１１による電源であってもよい。バッテリ８１１は、商用電源を用いる場合には、省略可能である。
【０２７２】
また、表示モジュール８００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０２７３】
（実施の形態８）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０２７４】
＜電子部品の作製方法例＞
図２３（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２７５】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２３（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【０２７６】
図２３（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図２３（Ｃ）は、図２３（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置（例えば、記憶装置、撮像装置、ＭＣＵ等）が設けられている。
【０２７７】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ステップＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図２３（Ｄ）にチップ７１１０の拡大図を示す。
【０２７８】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０２７９】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０２８０】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０２８１】
完成した電子部品の斜視模式図を図２３（Ｅ）に示す。図２３（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２３（Ｅ）に示すように、電子部品７０００は、リード７００１およびチップ７１１０を有する。
【０２８２】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０２８３】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０２８４】
以下に、図２４（Ａ）−図２５（Ｅ）を参照して、電子機器の構成例を示す。図２４（Ａ）等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０２８５】
図２４（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０２８６】
図２４（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０２８７】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０２８８】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０２８９】
図２４（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
【０２９０】
無線信号を用いた通信を行う情報端末などは、通信に用いるアンテナによって、電磁結合方式、電磁誘導方式、電波方式のいずれか一によってエネルギーを生成する機能を有することができる。
【０２９１】
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知することで、情報端末２０４０を操作することができる。
【０２９２】
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
【０２９３】
図２５（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０２９４】
図２５（Ｂ）示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０２９５】
図２５（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０２９６】
図２５（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０２９７】
図２５（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。
【符号の説明】
【０２９８】
１０    デジタルアナログ変換回路
１１    Ｒ−ＤＡＣ
１２    電流制御回路
１３    増幅回路
２０    増幅回路
２１    増幅回路
２２    出力バッファ
３１    スイッチ
３２    スイッチ
３３    スイッチ
３４    スイッチ
３５    スイッチ
３６    反転回路
４０    入力端子
４１    出力端子
４２    出力端子
４３    入力端子
５０    表示装置
５１    ソースドライバ
５２    演算回路
５３    フレームメモリ
５４    メモリ
１００    半導体装置
１０１    半導体装置
１０２    半導体装置
１０３    半導体装置
２００    ＩＣ
２０１    駆動回路
２０２    検出回路
２０４    容量
４００    信号線駆動回路
４００ａ    信号線駆動回路
４００ｂ    信号線駆動回路
４０１    走査線駆動回路
４０１ａ    走査線駆動回路
４０１ｂ    走査線駆動回路
４０２    画素部
４０３    画素
４１１    シフトレジスタ
４１２    ラッチ回路
４１３    レベルシフタ
４１４    Ｄ／Ａ変換回路
４１５    増幅回路
４１８    ＬＶＤＳレシーバ
４１９    ロジック回路
４２０    トランジスタ
４２１    トランジスタ
４２２    トランジスタ
４２３    容量素子
４２４    ノード
４２５    ノード
４２６    発光素子
４３１    トランジスタ
４３２    ノード
４３３    容量素子
４３４    液晶素子
４５０    端子
４５１    端子
４５２    端子
５１０    電極
５１１    電極
５１２    半導体層
５１６    電極
５１７    電極
８００    表示モジュール
８０１    上部カバー
８０２    下部カバー
８０３    ＦＰＣ
８０４    タッチパネル
８０５    ＦＰＣ
８０６    表示パネル
８０７    バックライトユニット
８０８    光源
８０９    フレーム
８１０    プリント基板
８１１    バッテリ
２０１０    情報端末
２０１１    筐体
２０１２    表示部
２０１３    操作ボタン
２０１４    外部接続ポート
２０１５    スピーカ
２０１６    マイクロフォン
２０２０    無線信号
２０２１    無線信号
２０３０    情報端末
２０３１    筐体
２０３２    表示部
２０３３    リュウズ
２０３４    ベルト
２０３５    検知部
２０４０    情報端末
２０４１    装着部
２０４２    筐体
２０４５    ケーブル
２０４６    バッテリ
２０４７    表示部
２０５１    筐体
２０５２    表示部
２０５３    キーボード
２０５４    ポインティングデバイス
２０７０    ビデオカメラ
２０７１    筐体
２０７２    表示部
２０７３    筐体
２０７４    操作キー
２０７５    レンズ
２０７６    接続部
２１１０    携帯型遊技機
２１１１    筐体
２１１２    表示部
２１１３    スピーカ
２１１４    ＬＥＤランプ
２１１５    操作キーボタン
２１１６    接続端子
２１１７    カメラ
２１１８    マイクロフォン
２１１９    記録媒体読込部
２１５０    電気冷凍冷蔵庫
２１５１    筐体
２１５２    冷蔵室用扉
２１５３    冷凍室用扉
２１７０    自動車
２１７１    車体
２１７２    車輪
２１７３    ダッシュボード
２１７４    ライト
４００１    基板
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    トランジスタ
４０１１    トランジスタ
４０１３    液晶素子
４０１４    配線
４０１５    電極
４０１８    ＦＰＣ
４０１８ｂ    ＦＰＣ
４０１９    異方性導電層
４０２０    容量素子
４０２１    電極
４０３０    電極層
４０３１    電極層
４０３２    絶縁層
４０３３    絶縁層
４０３５    スペーサ
４１０２    絶縁層
４１０３    絶縁層
４１１０    絶縁層
４１１１    絶縁層
４１１２    絶縁層
４５１０    隔壁
４５１１    発光層
４５１３    発光素子
４５１４    充填材
７０００    電子部品
７００１    リード
７００２    プリント基板
７００４    回路基板
７１００    半導体ウエハ
７１０２    回路領域
７１０４    分離領域
７１０６    分離線
７１１０    チップ
【図１】
2017169196.tif 000005
【図２】
2017169196.tif 000006
【図３】
2017169196.tif 000007
【図４】
2017169196.tif 000008
【図５】
2017169196.tif 000009
【図６】
2017169196.tif 000010
【図７】
2017169196.tif 000011
【図８】
2017169196.tif 000012
【図９】
2017169196.tif 000013
【図１０】
2017169196.tif 000014
【図１１】
2017169196.tif 000015
【図１２】
2017169196.tif 000016
【図１３】
2017169196.tif 000017
【図１４】
2017169196.tif 000018
【図１５】
2017169196.tif 000019
【図１６】
2017169196.tif 000020
【図１７】
2017169196.tif 000021
【図１８】
2017169196.tif 000022
【図１９】
2017169196.tif 000023
【図２０】
2017169196.tif 000024
【図２１】
2017169196.tif 000025
【図２２】
2017169196.tif 000026
【図２３】
2017169196.tif 000027
【図２４】
2017169196.tif 000028
【図２５】
2017169196.tif 000029