(57)【要約】      （修正有）【課題】小型化を図るのに適する半導体装置を提供する。【解決手段】電子装置Ａ１は、厚さ方向において反対側を向く主面１１および裏面１２、ならびに主面１１から凹む素子配置用凹部１４を有する基板１と、素子配置用凹部１４に収容された電子素子７１，７２と、電子素子７１，７２に導通する導電層３と、を備える。素子配置用凹部１４は、凹部底面１４１と、凹部底面１４１よりも主面１１寄りに位置し、厚さ方向視において、厚さ方向に対して直角であるｙ方向に凹部底面１４１と隣り合う凹部中間面１４２と、凹部底面１４１および凹部中間面１４２それぞれにつながり、厚さ方向に対して傾斜する凹部第１傾斜面１４３と、を有する。電子素子は、凹部底面１４１に支持される第１電子素子７１と、凹部中間面１４２に支持される第２電子素子７２と、を含み、厚さ方向視において第２電子素子７２の一部が凹部第１傾斜面１４３と重なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面、ならびに上記主面から凹む素子配置用凹部を有し、半導体材料よりなる基板と、
上記素子配置用凹部に収容された複数の電子素子と、
上記複数の電子素子に導通する導電層と、を備えた電子装置であって、
上記素子配置用凹部は、上記主面と同じ側を向く凹部底面と、上記凹部底面よりも上記主面寄りに位置し、上記厚さ方向視において、上記厚さ方向に対して直角である第１方向に上記凹部底面と隣り合う凹部中間面と、上記凹部底面および上記凹部中間面それぞれにつながり、上記厚さ方向に対して傾斜する凹部第１傾斜面と、を有し、
上記複数の電子素子は、上記凹部底面に支持される第１電子素子と、上記凹部中間面に支持される第２電子素子と、を含み、
上記厚さ方向視において上記第２電子素子の一部が上記凹部第１傾斜面と重なっている、電子装置。
【請求項２】
上記凹部中間面は、上記主面と同じ側を向く、請求項１に記載の電子装置。
【請求項３】
上記主面に設けられた電極パッドを備える、請求項１または２に記載の電子装置。
【請求項４】
上記主面は、上記凹部底面を挟んで、上記厚さ方向および上記第１方向のいずれにも直角である第２方向において上記凹部底面を挟んで離間する２つの帯状部位を有し、
上記電極パッドは、上記各帯状部位に設けられている、請求項３に記載の電子装置。
【請求項５】
上記電極パッドは、上記各帯状部位において、上記第１方向において間隔を隔てて複数並ぶ、請求項４に記載の電子装置。
【請求項６】
上記素子配置用凹部は、上記凹部底面を挟んで上記第２方向に離間し、かつ上記凹部底面につながり、上記厚さ方向に対して傾斜する２つの凹部第２傾斜面を有する、請求項４または５に記載の電子装置。
【請求項７】
上記素子配置用凹部は、上記第１方向において上記凹部底面を挟んで上記凹部第１傾斜面と反対側に位置し、上記凹部底面および２つの上記凹部第２傾斜面それぞれにつながる凹部第３傾斜面を有する、請求項６に記載の電子装置。
【請求項８】
上記導電層は、上記複数の電子素子を搭載するための素子用パッドと、上記主面に形成され、上記電極パッドによって覆われた主面側パッドと、上記素子用パッドおよび上記主面側パッドにつながり、上記凹部第１傾斜面および上記凹部第２傾斜面に一部が形成された凹部連絡部と、を有する、請求項６または７に記載の電子装置。
【請求項９】
上記凹部中間面の上記第２方向における寸法は、上記凹部底面の上記第２方向における寸法よりも大きい、請求項６ないし８のいずれかに記載の電子装置。
【請求項１０】
上記第２電子素子の上記第２方向における寸法は、上記凹部底面の上記第２方向における寸法よりも大きい、請求項９に記載の電子装置。
【請求項１１】
上記厚さ方向視において上記第２電子素子の一部が上記凹部第２傾斜面と重なっている、請求項１０に記載の電子装置。
【請求項１２】
上記第２電子素子は、上記厚さ方向視において上記第１電子素子と重なっていない、請求項１ないし１１のいずれかに記載の電子装置。
【請求項１３】
上記第１方向視において上記第２電子素子の少なくとも一部が上記第１電子素子と重なっている、請求項１ないし１２のいずれかに記載の電子装置。
【請求項１４】
上記基板は、上記厚さ方向視において上記主面および上記裏面を囲み、かつ上記主面および上記裏面それぞれにつながる外側面を有する、請求項１ないし１３のいずれかに記載の電子装置。
【請求項１５】
上記凹部中間面は、上記外側面につながっている、請求項１４に記載の電子装置。
【請求項１６】
上記第１電子素子は、上記主面と同じ側を向く素子主面および上記裏面と同じ側を向く素子裏面を有し、上記素子主面および上記素子裏面のうち少なくとも一方は外部に露出している、請求項１ないし１５のいずれかに記載の電子装置。
【請求項１７】
上記第１電子素子は、圧力センサ素子である、請求項１６に記載の電子装置。
【請求項１８】
上記基板は、半導体材料の単結晶よりなる、請求項１ないし１７のいずれかに記載の電子装置。
【請求項１９】
上記半導体材料は、Ｓｉである、請求項１８に記載の電子装置。
【請求項２０】
上記主面および上記裏面は、上記基板の厚さ方向に直交し、かつ、平坦である、請求項１９に記載の電子装置。
【請求項２１】
上記主面は、（１００）面である、請求項２０に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の電子素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。なお、電子装置に関する文献としては、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記した事情のもとで考え出されたものであって、小型化を図るのに適する電子装置を提供することを主たる課題とする。
【課題を解決するための手段】
【０００５】
本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面、ならびに上記主面から凹む素子配置用凹部を有し、半導体材料よりなる基板と、上記素子配置用凹部に収容された複数の電子素子と、上記複数の電子素子に導通する導電層と、を備えた電子装置であって、上記素子配置用凹部は、上記主面と同じ側を向く凹部底面と、上記凹部底面よりも上記主面寄りに位置し、上記厚さ方向視において、上記厚さ方向に対して直角である第１方向に上記凹部底面と隣り合う凹部中間面と、上記凹部底面および上記凹部中間面それぞれにつながり、上記厚さ方向に対して傾斜する凹部第１傾斜面と、を有し、上記複数の電子素子は、上記凹部底面に支持される第１電子素子と、上記凹部中間面に支持される第２電子素子と、を含み、上記厚さ方向視において上記第２電子素子の一部が上記凹部第１傾斜面と重なっている。
【０００６】
好ましい実施の形態においては、上記凹部中間面は、上記主面と同じ側を向く。
【０００７】
好ましい実施の形態においては、上記主面に設けられた電極パッドを備える。
【０００８】
好ましい実施の形態においては、上記主面は、上記凹部底面を挟んで、上記厚さ方向および上記第１方向のいずれにも直角である第２方向において上記凹部底面を挟んで離間する２つの帯状部位を有し、上記電極パッドは、上記各帯状部位に設けられている。
【０００９】
好ましい実施の形態においては、上記電極パッドは、上記各帯状部位において、上記第１方向において間隔を隔てて複数並ぶ。
【００１０】
好ましい実施の形態においては、上記素子配置用凹部は、上記凹部底面を挟んで上記第２方向に離間し、かつ上記凹部底面につながり、上記厚さ方向に対して傾斜する２つの凹部第２傾斜面を有する。
【００１１】
好ましい実施の形態においては、上記素子配置用凹部は、上記第１方向において上記凹部底面を挟んで上記凹部第１傾斜面と反対側に位置し、上記凹部底面および２つの上記凹部第２傾斜面それぞれにつながる凹部第３傾斜面を有する。
【００１２】
好ましい実施の形態においては、上記導電層は、上記複数の電子素子を搭載するための素子用パッドと、上記主面に形成され、上記電極パッドによって覆われた主面側パッドと、上記素子用パッドおよび上記主面側パッドにつながり、上記凹部第１傾斜面および上記凹部第２傾斜面に一部が形成された凹部連絡部と、を有する。
【００１３】
好ましい実施の形態においては、上記凹部中間面の上記第２方向における寸法は、上記凹部底面の上記第２方向における寸法よりも大きい。
【００１４】
好ましい実施の形態においては、上記第２電子素子の上記第２方向における寸法は、上記凹部底面の上記第２方向における寸法よりも大きい。
【００１５】
好ましい実施の形態においては、上記厚さ方向視において上記第２電子素子の一部が上記凹部第２傾斜面と重なっている。
【００１６】
好ましい実施の形態においては、上記第２電子素子は、上記厚さ方向視において上記第１電子素子と重なっていない。
【００１７】
好ましい実施の形態においては、上記第１方向視において上記第２電子素子の少なくとも一部が上記第１電子素子と重なっている。
【００１８】
好ましい実施の形態においては、上記基板は、上記厚さ方向視において上記主面および上記裏面を囲み、かつ上記主面および上記裏面それぞれにつながる外側面を有する。
【００１９】
好ましい実施の形態においては、上記凹部中間面は、上記外側面につながっている。
【００２０】
好ましい実施の形態においては、上記第１電子素子は、上記主面と同じ側を向く素子主面および上記裏面と同じ側を向く素子裏面を有し、上記素子主面および上記素子裏面のうち少なくとも一方は外部に露出している。
【００２１】
好ましい実施の形態においては、上記第１電子素子は、圧力センサ素子である。
【００２２】
好ましい実施の形態においては、上記基板は、半導体材料の単結晶よりなる。
【００２３】
好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
【００２４】
好ましい実施の形態においては、上記主面および上記裏面は、上記基板の厚さ方向に直交し、かつ、平坦である。
【００２５】
好ましい実施の形態においては、上記主面は、（１００）面である。
【００２６】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に基づく電子装置を示す平面図である。
【図２】図１に示す電子装置の要部斜視図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図１のＩＶ−ＩＶ線に沿う断面図である。
【図５】図３の部分拡大図である。
【図６】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図７】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図８】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図９】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図１０】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図１１】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図１２】図１の電子装置の製造方法の一工程を示す要部断面図である。
【図１３】本発明の第２実施形態に基づく電子装置を示す平面図である。
【図１４】図１３に示す電子装置の要部斜視図である。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１３のＸＶＩ−ＸＶＩ線に沿う断面図である。
【図１７】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図１８】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図１９】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図２０】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図２１】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図２２】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【図２３】図１３の電子装置の製造方法の一工程を示す要部断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００２９】
図１〜図４は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、複数の電極パッド５１、電子素子７１および電子素子７２を備えている。なお、図２においては、理解の便宜上、電子素子７１，７２を仮想線で示している。また、図２においては、導電層３を省略している。
【００３０】
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００μｍ〜５５０μｍである。基板１には、電子素子７１，７２が配置されている。
【００３１】
基板１は、主面１１と、裏面１２と、を有する。
【００３２】
主面１１は、厚さ方向（図１等における図中ｚ方向）の一方を向く。主面１１は平坦である。主面１１は厚さ方向に直交する。主面１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１は、（１００）面である。
【００３３】
裏面１２は、厚さ方向（ｚ方向）の他方を向く。すなわち、裏面１２および主面１１は互いに反対側を向く。裏面１２は平坦である。裏面１２は厚さ方向に直交する。
【００３４】
基板１には、素子配置用凹部１４が形成されている。素子配置用凹部１４は、主面１１から凹んでいる。素子配置用凹部１４には、電子素子７１および電子素子７２が配置されている。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１として（１００）面を採用したことに依存している。
【００３５】
素子配置用凹部１４は、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、２つの凹部第２傾斜面１４４、凹部第３傾斜面１４５および凹部第４傾斜面１４６を有している。
【００３６】
凹部底面１４１は、基板１の厚さ方向において主面１１と同じ側を向く。凹部底面１４１は、厚さ方向視において矩形状である。凹部底面１４１には、電子素子７１が配置されている。凹部底面１４１は、厚さ方向に直交する面である。
【００３７】
凹部第１傾斜面１４３は、凹部底面１４１から起立する。凹部第１傾斜面１４３は、凹部底面１４１につながっている。凹部第１傾斜面１４３は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する凹部第１傾斜面１４３の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００３８】
凹部中間面１４２は、凹部第１傾斜面１４３につながっている。凹部中間面１４２は、厚さ方向視において、厚さ方向に対して直角であるｙ方向（第１方向）に、凹部第１傾斜面１４３を挟んで凹部底面１４１と隣り合う。凹部中間面１４２は、厚さ方向において主面１１と同じ側を向いている。凹部中間面１４２は、厚さ方向視矩形状であり、平坦面である。
【００３９】
２つの凹部第２傾斜面１４４は、凹部底面１４１から起立する。各凹部第２傾斜面１４４は、凹部底面１４１および主面１１につながっている。２つの凹部第２傾斜面１４４は、厚さ方向（ｚ方向）およびｙ方向のいずれにも直角であるｘ方向（第２方向）において凹部底面１４１を挟んで離間している。本実施形態においてはまた、凹部第２傾斜面１４４は、凹部中間面１４２にもつながっている。凹部第２傾斜面１４４は、厚さ方向に対し傾斜している。厚さ方向に直交する平面（ｘｙ平面）に対する凹部第２傾斜面１４４の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００４０】
凹部第３傾斜面１４５は、凹部底面１４１から起立する。凹部第３傾斜面１４５は、凹部底面１４１および２つの凹部第２傾斜面１４４につながっている。本実施形態においてはまた、凹部第３傾斜面１４５は、主面１１にもつながっている。凹部第３傾斜面１４５は、厚さ方向に対し傾斜している。厚さ方向に直交するｘｙ平面に対する凹部第３傾斜面１４５の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００４１】
凹部第４傾斜面１４６は、凹部中間面１４２から起立する。凹部第４傾斜面１４６は、凹部中間面１４２および主面１１につながっている。凹部第４傾斜面１４６は、厚さ方向に対し傾斜している。厚さ方向に直交するｘｙ平面に対する凹部第３傾斜面１４５の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００４２】
素子配置用凹部１４の各部の寸法の一例を挙げると、凹部底面１４１の深さ（主面１１と凹部底面１４１との、厚さ方向における離間寸法）は、たとえば、２００μｍ〜４００μｍである。凹部底面１４１のｘ方向における寸法は、たとえば、０．８ｍｍ〜１．２ｍｍである。凹部底面１４１のｙ方向における寸法は、たとえば、０．６ｍｍ〜１．０ｍｍである。凹部中間面１４２の深さ（主面１１と凹部中間面１４２との、厚さ方向における離間寸法）は、たとえば、８０μｍ〜１５０μｍである。凹部中間面１４２のｘ方向における寸法は、たとえば、１．２ｍｍ〜１．６ｍｍである。凹部中間面１４２のｘ方向における寸法は、凹部底面１４１のｘ方向における寸法よりも大きい。凹部中間面１４２のｙ方向における寸法は、たとえば、０．４ｍｍ〜０．８ｍｍである。
【００４３】
基板１は、外側面１５を有する。外側面１５は、主面１１および裏面１２に交差している。外側面１５は、厚さ方向視において主面１１を囲み、かつ矩形環状をなしており、４つの平坦面を有している。本実施形態において、外側面１５は、主面１１に対して直角であり、ｘ方向を向く一対の平坦面およびｙ方向を向く一対の平坦面を有する。
【００４４】
本実施形態において、主面１１は、厚さ方向視矩形環状であり、２つの帯状部位１１１を有している。これら帯状部位１１１は、ｘ方向において凹部底面１４１を挟んで離間している。各帯状部位１１１は、一定幅でｙ方向に沿って延びている。
【００４５】
絶縁層２は、基板１上に形成されている。絶縁層２は、基板１のうち裏面１２とは反対側から臨む部分を覆っている。より具体的には、絶縁層２は、主面１１、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５、および凹部第４傾斜面１４６を覆っている。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえばＳｉＯ2あるいはＳｉＮよりなる。
【００４６】
導電層３は、電子素子７１および電子素子７２に導通する。導電層３は、電子素子７１および電子素子７２に入出力する電流経路を構成するためのものである。導電層３は、主面１１、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５に形成されている。
【００４７】
図５に示すように、導電層３は、たとえばシード層３１およびメッキ層３２を含む。
【００４８】
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＴｉやＣｕなどからなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
【００４９】
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
【００５０】
図１、図３、図４に示すように、導電層３は、素子用パッド３３、主面側パッド３４および凹部連絡部３５を含む。
【００５１】
素子用パッド３３は、素子配置用凹部１４に形成されており、特に凹部底面１４１および凹部中間面１４２に形成されたものを含む。凹部底面１４１に形成された素子用パッド３３は、電子素子７１を凹部底面１４１に搭載するために用いられる。凹部中間面１４２に形成された素子用パッド３３は、電子素子７２を凹部中間面１４２に搭載するために用いられる。
【００５２】
主面側パッド３４は、主面１１に形成されている。主面側パッド３４は、後述の電極パッド５１を形成する土台となる部位である。本実施形態では、主面側パッド３４は、複数の電極パッド５１に対応するように複数設けられている。
【００５３】
凹部連絡部３５は、素子配置用凹部１４に形成されている。凹部連絡部３５は、凹部第１傾斜面１４３および凹部第２傾斜面１４４に形成された部分を含む。本実施形態では、凹部連絡部３５は、凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５に形成された部分を含む。凹部連絡部３５は、素子用パッド３３および主面側パッド３４の両方につながっている。
【００５４】
複数の電極パッド５１は、主面１１に形成されている。電極パッド５１は、導電層３の主面側パッド３４に接しており、かつ、電子素子７１および電子素子７２に導通している。電極パッド５１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、本実施形態においては、電極パッド５１は、主面１１の帯状部位１１１に複数ずつ形成されている。具体的には、図１、図２に示すように、２つの帯状部位１１１それぞれにおいて、ｙ方向に間隔を隔てて４つの電極パッド５１が設けられている。
【００５５】
電子素子７１は、凹部底面１４１に搭載されている。電子素子７１の一例としては、たとえば圧力センサ素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。電子素子７１の厚さは、たとえば、１６０μｍ〜３８０μｍである。電子素子７１のｘ方向における寸法は、たとえば、０．６ｍｍ〜１．１ｍｍである。電子素子７１のｙ方向における寸法は、たとえば、０．４ｍｍ〜０．９ｍｍである。
【００５６】
図１、図３、図５に示すように、電子素子７１は、素子主面７１１、素子裏面７１２、圧力検出部７１３および電極７１４を有する。素子主面７１１は、基板１の主面１１と同じ側を向く面である。素子裏面７１２は、基板１の裏面１２と同じ側を向く面である。本実施形態において、素子主面７１１および素子裏面７１２は、外部に露出している。圧力検出部７１３は、外部に露出するように形成されており、圧力を電気的な出力に変換する部位である。圧力検出部７１３は、電子素子７１の素子主面７１１側に設けられている。
【００５７】
図５に示すように、電極７１４は、電子素子７１の素子裏面７１２に形成されている。電極７１４は、ハンダ３３１を介して素子用パッド３３に接合されている。
【００５８】
電子素子７２は、凹部中間面１４２に搭載されている。電子素子７２の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７２の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
【００５９】
電子素子７２の厚さは、たとえば、６０μｍ〜１４０μｍである。電子素子７２のｘ方向における寸法は、たとえば、１．０ｍｍ〜１．５ｍｍである。電子素子７２のｘ方向における寸法は、凹部底面１４１のｘ方向における寸法よりも大きい。電子素子７２のｙ方向における寸法は、たとえば、０．５ｍｍ〜１．０ｍｍである。
【００６０】
図１〜図３に示すように、電子素子７２は、ｙ方向において凹部中間面１４２から凹部底面１４１側に突出している。そして、厚さ方向視において、電子素子７２の一部が凹部第１傾斜面１４３と重なっている。本実施形態では、図１に示すように、厚さ方向視において、電子素子７２の一部が凹部第２傾斜面１４４と重なっている。その一方、電子素子７２は、厚さ方向視において電子素子７１と重なっていない。また、本実施形態においては、図４に示すように、ｙ方向視において電子素子７２の少なくとも一部が電子素子７１と重なっている。
【００６１】
次に、電子装置Ａ１の製造方法の一例について、図６〜図１２を参照しつつ、以下に説明する。
【００６２】
まず、図６に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
【００６３】
基板１は、互いに反対側を向く主面１１および裏面１２を有している。本実施形態においては、主面１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
【００６４】
次いで、主面１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
【００６５】
次いで、上記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、上記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
【００６６】
次いで、基板１に凹部を形成する。当該凹部の形成は、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および傾斜面を有する。上記底面は、基板１の厚さ方向に対して直角である。上記傾斜面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。
【００６７】
次いで、上記マスク層の開口を拡大する。続いて、上述したＫＯＨを用いた異方性エッチングにより、凹部を形成する。そして、上記マスク層を除去する。この２段階のエッチングを行うことにより、図７に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５および凹部第４傾斜面１４６を有しており、主面１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。
【００６８】
次いで、図８に示すように、熱酸化させることにより、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５および凹部第４傾斜面１４６に、絶縁層２を形成する。
【００６９】
次いで、図９に示すように、導電層３（シード層３１およびメッキ層３２）を形成する。シード層３１は、たとえばＴｉやＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子用パッド３３、主面側パッド３４および凹部連絡部３５を含む形状とされている。
【００７０】
次いで、図１０に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を凹部底面１４１に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子用パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
【００７１】
次いで、図１１に示すように、電子素子７２を素子配置用凹部１４に配置する。より具体的には、電子素子７２を凹部中間面１４２に搭載する。電子素子７２には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７２を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７２の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子用パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
【００７２】
次いで、図１２に示すように、電極パッド５１を形成する。電極パッド５１は、導電層３の主面側パッド３４を覆うように形成される。電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
【００７３】
そして、基板１を、たとえばダイサーＤｃによって切断する。ここで、基板１の切断は、素子配置用凹部１４を避けた位置において厚さ方向に垂直な平面に沿って行う。これにより、図１〜図４に示した電子装置Ａ１が得られる。
【００７４】
次に、電子装置Ａ１の作用について説明する。
【００７５】
本実施形態において、素子配置用凹部１４に収容された電子素子７１，７２のうち、電子素子７１は凹部底面１４１に搭載されており、電子素子７２は凹部中間面１４２に搭載されている。凹部底面１４１および凹部中間面１４２は、厚さ方向視において、厚さ方向に対して直角であるｙ方向に凹部第１傾斜面１４３を挟んで隣り合っている。そして、凹部中間面１４２に搭載された電子素子７２は、ｙ方向において凹部中間面１４２から電子素子７１側に突き出ており、厚さ方向視において電子素子７２の一部が凹部第１傾斜面１４３と重なっている。このような構成によれば、電子素子７２は凹部第１傾斜面１４３上にオーバーハングして電子素子７１に近接しており、素子配置用凹部１４の空間内に複数の電子素子７１，７２が密集した状態で配置されている。したがって、本実施形態によれば、複数の電子素子７１，７２を含んで構成された電子装置Ａ１の小型化を図ることができる。
【００７６】
電子素子７２の少なくとも一部は、ｙ方向視において電子素子７１と重なっている。このような構成によれば、電子素子７１については、素子配置用凹部１４の厚さ方向における略全域を占めるように配置することができる。したがって、電子素子７１の厚さ方向の寸法に対しての基板１（電子装置Ａ１）の厚さ方向寸法を小さくすることができる。このことは、電子装置Ａ１の小型化子を図るうえでより好ましい。
【００７７】
本実施形態においては、導電層３のうち、素子用パッド３３と主面側パッド３４とをつなぐ凹部連絡部３５は、凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５に跨って形成されている。これら凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５は、厚さ方向に対して傾斜しており、比較的に平坦に形成されている。このような構成によれば、凹部連絡部３５（導電層３）を形成しやすくなるといった利点を享受できる。したがって、凹部連絡部３５を介して、素子用パッド３３と主面側パッド３４（電極パッド５１）との導通を適確に維持することができる。
【００７８】
電子素子７１は、素子主面７１１および素子裏面７１２のうち少なくとも一方が外部に露出している。したがって、電子素子７１と外部との通気を確保することにより、外部の情報を取得することが可能である。
【００７９】
電子素子７１が圧力センサ素子であることにより、外部の圧力を電子素子７１によって検出することができる。なお、電子素子７１は、圧力センサ素子に限定されず、たとえば温度センサ素子であってもよい。このような構成の場合、電子装置Ａ１は、外気温を計測することができる。
【００８０】
図１３〜図１６は、本発明の第２実施形態に基づく電子装置の一例を示している。本実施形態の電子装置Ａ２は、基板１、絶縁層２、導電層３、複数の電極パッド５１、電子素子７１および電子素子７２を備えている。なお、図１４においては、理解の便宜上、電子素子７１，７２を仮想線で示している。また、図１４においては、導電層３を省略している。
【００８１】
基板１は、主面１１と、裏面１２と、を有する。
【００８２】
主面１１は、厚さ方向（図１３等における図中ｚ方向）の一方を向く。主面１１は平坦である。主面１１は厚さ方向に直交する。主面１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１は、（１００）面である。
【００８３】
裏面１２は、厚さ方向（ｚ方向）の他方を向く。すなわち、裏面１２および主面１１は互いに反対側を向く。裏面１２は平坦である。裏面１２は厚さ方向に直交する。
【００８４】
基板１には、素子配置用凹部１４が形成されている。素子配置用凹部１４は、主面１１から凹んでいる。素子配置用凹部１４には、電子素子７１および電子素子７２が配置されている。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１として（１００）面を採用したことに依存している。
【００８５】
素子配置用凹部１４は、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、２つの凹部第２傾斜面１４４、凹部第３傾斜面１４５および凹部平坦面１４７を有している。
【００８６】
凹部底面１４１は、基板１の厚さ方向において主面１１と同じ側を向く。凹部底面１４１は、厚さ方向視において矩形状である。凹部底面１４１には、電子素子７１が配置されている。凹部底面１４１は、厚さ方向に直交する面である。
【００８７】
凹部第１傾斜面１４３は、凹部底面１４１から起立する。凹部第１傾斜面１４３は、凹部底面１４１につながっている。凹部第１傾斜面１４３は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する凹部第１傾斜面１４３の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００８８】
凹部中間面１４２は、凹部第１傾斜面１４３につながっている。凹部中間面１４２は、厚さ方向視において、厚さ方向に対して直角であるｙ方向（第１方向）に、凹部第１傾斜面１４３を挟んで凹部底面１４１と隣り合う。凹部中間面１４２は、厚さ方向において主面１１と同じ側を向いている。凹部中間面１４２は、厚さ方向視矩形状であり、平坦面である。
【００８９】
２つの凹部第２傾斜面１４４は、凹部底面１４１から起立する。各凹部第２傾斜面１４４は、凹部底面１４１および主面１１につながっている。２つの凹部第２傾斜面１４４は、厚さ方向（ｚ方向）およびｙ方向のいずれにも直角であるｘ方向（第２方向）において凹部底面１４１を挟んで離間している。本実施形態においてはまた、凹部第２傾斜面１４４は、凹部中間面１４２にもつながっている。凹部第２傾斜面１４４は、厚さ方向に対し傾斜している。厚さ方向に直交する平面（ｘｙ平面）に対する凹部第２傾斜面１４４の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００９０】
凹部第３傾斜面１４５は、凹部底面１４１から起立する。凹部第３傾斜面１４５は、凹部底面１４１および２つの凹部第２傾斜面１４４につながっている。凹部第３傾斜面１４５は、厚さ方向に対し傾斜している。厚さ方向に直交するｘｙ平面に対する凹部第３傾斜面１４５の角度は、５５度である。これは、主面１１として（１００）面を採用したことに由来している。
【００９１】
凹部平坦面１４７は、凹部第３傾斜面１４５につながっている。凹部平坦面１４７は、厚さ方向において主面１１と同じ側を向いている。凹部平坦面１４７は、厚さ方向視矩形状である。
【００９２】
素子配置用凹部１４の各部の寸法の一例を挙げると、凹部底面１４１の深さ（主面１１と凹部底面１４１との、厚さ方向における離間寸法）は、たとえば、２００μｍ〜４００μｍである。凹部底面１４１のｘ方向における寸法は、たとえば、０．８ｍｍ〜１．２ｍｍである。凹部底面１４１のｙ方向における寸法は、たとえば、０．６ｍｍ〜１．０ｍｍである。凹部中間面１４２の深さ（主面１１と凹部中間面１４２との、厚さ方向における離間寸法）は、たとえば、８０μｍ〜１５０μｍである。凹部中間面１４２のｘ方向における寸法は、たとえば、１．２ｍｍ〜１．６ｍｍである。凹部中間面１４２のｘ方向における寸法は、凹部底面１４１のｘ方向における寸法よりも大きい。凹部中間面１４２のｙ方向における寸法は、たとえば、０．４ｍｍ〜０．８ｍｍである。凹部平坦面１４７の深さ（主面１１と凹部平坦面１４７との、厚さ方向における離間寸法）は、凹部中間面１４２の深さと実質的に同一である。凹部平坦面１４７の深さは、たとえば、８０μｍ〜１５０μｍである。
【００９３】
基板１は、外側面１５を有する。外側面１５は、主面１１および裏面１２に交差している。外側面１５は、厚さ方向視において主面１１を囲み、かつ矩形環状をなしており、４つの平坦面を有している。本実施形態において、外側面１５は、主面１１に対して直角であり、ｘ方向を向く一対の平坦面およびｙ方向を向く一対の平坦面を有する。
【００９４】
本実施形態において、主面１１は、２つの帯状部位１１１を有している。これら帯状部位１１１は、ｘ方向において凹部底面１４１を挟んで離間している。各帯状部位１１１は、一定幅でｙ方向に沿って延びている。
【００９５】
本実施形態においては、凹部中間面１４２は、外側面１５につながっている。また、凹部平坦面１４７も外側面１５につながっている。
【００９６】
絶縁層２は、基板１上に形成されている。絶縁層２は、基板１のうち裏面１２とは反対側から臨む部分を覆っている。より具体的には、絶縁層２は、主面１１、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５、および凹部平坦面１４７を覆っている。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえばＳｉＯ2あるいはＳｉＮよりなる。
【００９７】
導電層３は、電子素子７１および電子素子７２に導通する。導電層３は、電子素子７１および電子素子７２に入出力する電流経路を構成するためのものである。導電層３は、主面１１、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５に形成されている。
【００９８】
導電層３は、たとえばシード層３１およびメッキ層３２を含む（図５参照）。
【００９９】
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＴｉやＣｕなどからなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
【０１００】
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
【０１０１】
図１３、図１５、図１６に示すように、導電層３は、素子用パッド３３、主面側パッド３４および凹部連絡部３５を含む。
【０１０２】
素子用パッド３３は、素子配置用凹部１４に形成されており、特に凹部底面１４１および凹部中間面１４２に形成されたものを含む。凹部底面１４１に形成された素子用パッド３３は、電子素子７１を凹部底面１４１に搭載するために用いられる。凹部中間面１４２に形成された素子用パッド３３は、電子素子７２を凹部中間面１４２に搭載するために用いられる。
【０１０３】
主面側パッド３４は、主面１１に形成されている。主面側パッド３４は、後述の電極パッド５１を形成する土台となる部位である。本実施形態では、主面側パッド３４は、複数の電極パッド５１に対応するように複数設けられている。
【０１０４】
凹部連絡部３５は、素子配置用凹部１４に形成されている。凹部連絡部３５は、凹部第１傾斜面１４３および凹部第２傾斜面１４４に形成された部分を含む。本実施形態では、凹部連絡部３５は、凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５に形成された部分を含む。凹部連絡部３５は、素子用パッド３３および主面側パッド３４の両方につながっている。
【０１０５】
複数の電極パッド５１は、主面１１に形成されている。電極パッド５１は、導電層３の主面側パッド３４に接しており、かつ、電子素子７１および電子素子７２に導通している。電極パッド５１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、本実施形態においては、電極パッド５１は、主面１１の帯状部位１１１に複数ずつ形成されている。具体的には、図１３、図１４に示すように、２つの帯状部位１１１それぞれにおいて、ｙ方向に間隔を隔てて５つの電極パッド５１が設けられている。
【０１０６】
電子素子７１は、凹部底面１４１に搭載されている。電子素子７１の一例としては、たとえば圧力センサ素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。電子素子７１の厚さは、たとえば、１６０μｍ〜３８０μｍである。電子素子７１のｘ方向における寸法は、たとえば、０．６ｍｍ〜１．１ｍｍである。電子素子７１のｙ方向における寸法は、たとえば、０．４ｍｍ〜０．９ｍｍである。
【０１０７】
電子素子７１は、素子主面７１１、素子裏面７１２、圧力検出部７１３および電極７１４を有する（電極７１４については図５参照）。素子主面７１１は、基板１の主面１１と同じ側を向く面である。素子裏面７１２は、基板１の裏面１２と同じ側を向く面である。本実施形態において、素子主面７１１および素子裏面７１２は、外部に露出している。圧力検出部７１３は、外部に露出するように形成されており、圧力を電気的な出力に変換する部位である。圧力検出部７１３は、電子素子７１の素子主面７１１側に設けられている。
【０１０８】
電極７１４は、電子素子７１の素子裏面７１２に形成されている。電極７１４は、ハンダ３３１を介して素子用パッド３３に接合されている。
【０１０９】
電子素子７２は、凹部中間面１４２に搭載されている。電子素子７２の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７２の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
【０１１０】
電子素子７２の厚さは、たとえば、６０μｍ〜１４０μｍである。電子素子７２のｘ方向における寸法は、たとえば、１．０ｍｍ〜１．５ｍｍである。電子素子７２のｘ方向における寸法は、凹部底面１４１のｘ方向における寸法よりも大きい。電子素子７２のｙ方向における寸法は、たとえば、０．５ｍｍ〜１．０ｍｍである。
【０１１１】
図１３〜図１５に示すように、電子素子７２は、ｙ方向において凹部中間面１４２から凹部底面１４１側に突出している。そして、厚さ方向視において、電子素子７２の一部が凹部第１傾斜面１４３と重なっている。その一方、電子素子７２は、厚さ方向視において電子素子７１と重なっていない。また、本実施形態においては、図１６に示すように、ｙ方向視において電子素子７２の少なくとも一部が電子素子７１と重なっている。
【０１１２】
次に、電子装置Ａ２の製造方法の一例について、図１７〜図２３を参照しつつ、以下に説明する。
【０１１３】
まず、図１７に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ２の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ２を一括して製造する手法を前提としている。１つの電子装置Ａ２を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ２を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ２における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
【０１１４】
基板１は、互いに反対側を向く主面１１および裏面１２を有している。本実施形態においては、主面１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
【０１１５】
次いで、主面１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
【０１１６】
次いで、上記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、上記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
【０１１７】
次いで、基板１に凹部を形成する。当該凹部の形成は、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および傾斜面を有する。上記底面は、基板１の厚さ方向に対して直角である。上記傾斜面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。
【０１１８】
次いで、上記マスク層の開口を拡大する。続いて、上述したＫＯＨを用いた異方性エッチングにより、凹部を形成する。そして、上記マスク層を除去する。この２段階のエッチングを行うことにより、図１８に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５、凹部平坦面１４７、傾斜面１４８および傾斜面１４９を有しており、主面１１から凹んでいる。傾斜面１４８および傾斜面１４９は、凹部中間面１４２および凹部平坦面１４７につながって起立しており、かつ、主面１１にもつながっている。素子配置用凹部１４は、厚さ方向視矩形状である。
【０１１９】
次いで、図１９に示すように、熱酸化させることにより、凹部底面１４１、凹部中間面１４２、凹部第１傾斜面１４３、凹部第２傾斜面１４４、凹部第３傾斜面１４５、凹部平坦面１４７、傾斜面１４８および傾斜面１４９に、絶縁層２を形成する。
【０１２０】
次いで、図２０に示すように、導電層３（シード層３１およびメッキ層３２）を形成する。シード層３１は、たとえばＴｉやＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子用パッド３３、主面側パッド３４および凹部連絡部３５を含む形状とされている。
【０１２１】
次いで、図２１に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を凹部底面１４１に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子用パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
【０１２２】
次いで、図２２に示すように、電子素子７２を素子配置用凹部１４に配置する。より具体的には、電子素子７２を凹部中間面１４２に搭載する。電子素子７２には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７２を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７２の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子用パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
【０１２３】
次いで、図２３に示すように、電極パッド５１を形成する。電極パッド５１は、導電層３の主面側パッド３４を覆うように形成される。電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
【０１２４】
そして、基板１を、たとえばダイサーＤｃによって切断する。ここで、基板１の切断は、傾斜面１４８および傾斜面１４９の全体を跨ぐように、厚さ方向に垂直な平面に沿って行う。これにより、図１３〜図１６に示した電子装置Ａ２が得られる。
【０１２５】
次に、電子装置Ａ２の作用について説明する。
【０１２６】
本実施形態において、素子配置用凹部１４に収容された電子素子７１，７２のうち、電子素子７１は凹部底面１４１に搭載されており、電子素子７２は凹部中間面１４２に搭載されている。凹部底面１４１および凹部中間面１４２は、厚さ方向視において、厚さ方向に対して直角であるｙ方向に凹部第１傾斜面１４３を挟んで隣り合っている。そして、凹部中間面１４２に搭載された電子素子７２は、ｙ方向において凹部中間面１４２から電子素子７１側に突き出ており、厚さ方向視において電子素子７２の一部が凹部第１傾斜面１４３と重なっている。このような構成によれば、電子素子７２は凹部第１傾斜面１４３上にオーバーハングして電子素子７１に近接しており、素子配置用凹部１４の空間内に複数の電子素子７１，７２が密集した状態で配置されている。したがって、本実施形態によれば、複数の電子素子７１，７２を含んで構成された電子装置Ａ２の小型化を図ることができる。
【０１２７】
電子素子７２の少なくとも一部は、ｙ方向視において電子素子７１と重なっている。このような構成によれば、電子素子７１については、素子配置用凹部１４の厚さ方向における略全域を占めるように配置することができる。したがって、電子素子７１の厚さ方向の寸法に対しての基板１（電子装置Ａ２）の厚さ方向寸法を小さくすることができる。このことは、電子装置Ａ２の小型化子を図るうえでより好ましい。
【０１２８】
本実施形態においては、電子素子７２が搭載される凹部中間面１４２は、基板１の外側面１５につながっている。このような構成によれば、図１３、図１５によく表れているように、電子素子７２を外側面１５に近づけて配置することができる。したがって、厚さ方向視における基板１のサイズをより小さくすることが可能であり、電子装置Ａ２の小型化を図るうえでより好ましい。
【０１２９】
本実施形態においては、導電層３のうち、素子用パッド３３と主面側パッド３４とをつなぐ凹部連絡部３５は、凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５に跨って形成されている。これら凹部第１傾斜面１４３、凹部第２傾斜面１４４および凹部第３傾斜面１４５は、厚さ方向に対して傾斜しており、比較的に平坦に形成されている。このような構成によれば、凹部連絡部３５（導電層３）を形成しやすくなるといった利点を享受できる。したがって、凹部連絡部３５を介して、素子用パッド３３と主面側パッド３４（電極パッド５１）との導通を適確に維持することができる。
【０１３０】
電子素子７１は、素子主面７１１および素子裏面７１２のうち少なくとも一方が外部に露出している。したがって、電子素子７１と外部との通気を確保することにより、外部の情報を取得することが可能である。
【０１３１】
電子素子７１が圧力センサ素子であることにより、外部の圧力を電子素子７１によって検出することができる。なお、電子素子７１は、圧力センサ素子に限定されず、たとえば温度センサ素子であってもよい。このような構成の場合、電子装置Ａ２は、外気温を計測することができる。
【０１３２】
本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【０１３３】
Ａ１，Ａ２    電子装置
１        基板
１１      主面
１１１    帯状部位
１２      裏面
１４      素子配置用凹部
１４１    凹部底面
１４２    凹部中間面
１４３    凹部第１傾斜面
１４４    凹部第２傾斜面
１４５    凹部第３傾斜面
１４６    凹部第４傾斜面
１４７    凹部平坦面
１４８，１４９    傾斜面
１５      外側面
２        絶縁層
３        導電層
３１      シード層
３２      メッキ層
３３      素子用パッド
３３１    ハンダ
３４      主面側パッド
３５      凹部連絡部
５１      電極パッド
７１      電子素子（第１電子素子）
７１１    素子主面
７１２    素子裏面
７１３    圧力検出部
７１４    電極
７２      電子素子（第２電子素子）
ｘ        方向（第２方向）
ｙ        方向（第１方向）
ｚ        厚さ方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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