(57)【要約】【課題】ドレイン領域の下方に電界緩和用の半導体領域を備える半導体装置において、ターンオン損失の増加を抑える技術を提供する。【解決手段】半導体装置１は、絶縁制御部４０を備える。絶縁制御部４０は、制御絶縁膜４２と制御電極４８を有しており、制御電極４８がボディ領域２４とｐ型半導体領域２７の間に位置するドリフト領域２３に制御絶縁膜４２を介して対向するように構成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に設けられているドレイン電極と、
前記半導体基板の表面上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記半導体基板の表面上に設けられており、前記ドレイン電極と前記ソース電極の間に配置されている絶縁ゲート部と、
前記半導体基板の一部に対向する絶縁制御部と、を備えており、
前記半導体基板は、
前記半導体基板の前記表面に露出しており、前記ドレイン電極に接する第１導電型のドレイン領域と、
前記半導体基板の前記表面に露出しており、前記ソース電極に接する第１導電型のソース領域と、
前記ドレイン領域と前記ソース領域の間に配置されており、前記ドレイン領域の不純物濃度よりも薄い不純物濃度の第１導電型のドリフト領域と、
前記半導体基板の前記表面に露出しており、前記ソース領域と前記ドリフト領域の間に配置されている第２導電型のボディ領域と、
前記ドレイン領域の下方に配置されている第２導電型の第２導電型半導体領域と、を有しており、
前記絶縁ゲート部は、ゲート絶縁膜とゲート電極を有しており、前記ゲート電極が前記ソース領域と前記ドリフト領域の間に位置する前記ボディ領域に前記ゲート絶縁膜を介して対向するように構成されており、
前記絶縁制御部は、制御絶縁膜と制御電極を有しており、前記制御電極が前記ボディ領域と前記第２導電型半導体領域の間に位置する前記ドリフト領域に前記制御絶縁膜を介して対向するように構成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、ドレイン領域の下方に配置されているｐ型の半導体領域を備える半導体装置を開示する。ｐ型半導体領域は、半導体装置がオフしたときに、ｐ型半導体領域の周辺に空乏層を伸ばし、ドレイン領域の下方の電界を緩和する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐ型半導体領域は、半導体装置がオフしたときに、正孔を排出することで空乏化する。特許文献１の半導体装置では、ｐ型半導体領域がｎ型の半導体領域で囲まれており、その電位がフローティングである。このため、半導体装置がターンオンしたときに、ｐ型半導体装置への正孔の供給源がないことから、ｐ型半導体領域の周辺及びｐ型半導体領域内に形成されている空乏層がすぐに消滅することができない。これにより、スイッチング速度が低下し、半導体装置のターンオン損失が増加する。本明細書は、ドレイン領域の下方に電界緩和用の半導体領域を備える半導体装置において、ターンオン損失の増加を抑える技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書で開示する半導体装置の一実施形態は、半導体基板、ドレイン電極、ソース電極、絶縁ゲート部及び絶縁制御部を備える。ドレイン電極は、半導体基板の表面上に設けられている。ソース電極は、半導体基板の表面上に設けられており、ドレイン電極から離れて配置されている。絶縁ゲート部は、半導体基板の表面上に設けられており、ドレイン電極とソース電極の間に配置されている。絶縁制御部は、半導体基板の一部に対向する。半導体基板は、第１導電型のドレイン領域、第１導電型のソース領域、第１導電型のドリフト領域、第２導電型のボディ領域及び第２導電型の第２導電型半導体領域を有する。ドレイン領域は、半導体基板の表面に露出しており、ドレイン電極に接する。ソース領域は、半導体基板の表面に露出しており、ソース電極に接する。ドリフト領域は、ドレイン領域とソース領域の間に配置されており、ドレイン領域の不純物濃度よりも薄い不純物濃度である。ボディ領域は、半導体基板の表面に露出しており、ソース領域とドリフト領域の間に配置されている。第２導電型半導体領域は、ドレイン領域の下方に配置されている。絶縁ゲート部は、ゲート絶縁膜とゲート電極を有しており、ゲート電極がソース領域とドリフト領域の間に位置するボディ領域にゲート絶縁膜を介して対向するように構成されている。絶縁制御部は、制御絶縁膜と制御電極を有しており、制御電極がボディ領域と第２導電型半導体領域の間に位置するドリフト領域に制御絶縁膜を介して対向するように構成されている。
【０００６】
上記実施形態の半導体装置は、絶縁制御部を備えることを１つの特徴とする。絶縁制御部は、ボディ領域と第２導電型半導体領域を隔てる位置にあるドリフト領域に対向するように構成されている。このため、半導体装置がターンオンしたときに、絶縁制御部の制御電極に所定の電位を印加すると、絶縁制御部に対向する位置にあるドリフト領域が反転し、ボディ領域からその反転層を介して第２導電型半導体領域にキャリアが注入される。これにより、半導体装置がターンオンしたときに、第２導電型半導体領域の周辺及び第２導電型半導体領域内に形成されていた空乏層はすぐに消滅することができる。これにより、上記実施形態の半導体装置では、ターンオンのときのスイッチング速度の低下が抑えられ、ターンオン損失の増加が抑えられる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の要部断面図を模式的に示しており、図２及び図３のI-I線に対応する断面である。
【図２】半導体装置の要部断面図を模式的に示しており、図１のII-II線に対応する断面である。
【図３】半導体装置の要部断面図を模式的に示しており、図１のIII-III線に対応する断面である。
【図４】半導体装置に接続される駆動回路の概要を示す。
【図５】半導体装置がターンオンしたときの反転層が形成される様子を示しており、図３の要部断面図に対応する。
【図６】変形例の半導体装置の要部断面図を模式的に示す。
【発明を実施するための形態】
【０００８】
図１に示されるように、半導体装置１は、ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)であり、半導体基板１０を備える。半導体基板１０は、ＳＯＩ基板として構成されており、支持基板１２、埋込み酸化膜１４及び活性層１６を有する。支持基板１２は単結晶シリコンであり、埋込み酸化膜１４は酸化シリコンであり、活性層１６は単結晶シリコンである。
【０００９】
活性層１６は、ｎ+型の高濃度ドレイン領域２１、ｎ型の低濃度ドレイン領域２２、ｎ-型のドリフト領域２３、ｐ型のボディ領域２４、ｎ+型のソース領域２５、ｐ+型のボディコンタクト領域２６及びｐ型の半導体領域２７を有する。高濃度ドレイン領域２１、低濃度ドレイン領域２２、ドリフト領域２３、ボディ領域２４、ソース領域２５及びボディコンタクト領域２６は、活性層１６の表面に露出するとともにこの順で一方向に沿って並んでいる。
【００１０】
高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、合わせてドレイン領域とも称される。高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、活性層１６の表層部の一部に設けられている。低濃度ドレイン領域２２は、高濃度ドレイン領域２１を取り囲む。高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、イオン注入技術を利用して、活性層１６の表面にリンを注入することで形成される。
【００１１】
ドリフト領域２３は、低濃度ドレイン領域２２とボディ領域２４の間に設けられており、両者を隔てる。また、ドリフト領域２３は、低濃度ドレイン領域２２及びｐ型半導体領域２７を取り囲むとともに、ボディ領域２４も取り囲む。ドリフト領域２３は、活性層１６に他の半導体領域を形成した残部として形成される。
【００１２】
ボディ領域２４は、活性層１６の表層部の一部に設けられており、ドリフト領域２３とソース領域２５の間に設けられており、両者を隔てる。また、ボディ領域２４は、ソース領域２５及びボディコンタクト領域２６を取り囲む。ボディ領域２４は、イオン注入技術を利用して、活性層１６の表面にボロンを注入することで形成される。
【００１３】
ソース領域２５は、活性層１６の表層部の一部に設けられている。ソース領域２５は、イオン注入技術を利用して、活性層１６の表面にリンを注入することで形成される。
【００１４】
ボディコンタクト領域２６は、活性層１６の表層部の一部に設けられている。ボディコンタクト領域２６は、イオン注入技術を利用して、活性層１６の表面にボロンを注入することで形成される。
【００１５】
ｐ型半導体領域２７は、活性層１６の内部に設けられており、低濃度ドレイン領域２２の下方に配置されており、低濃度ドレイン領域２２の下面の一部に接する。ｐ型半導体領域２７は、イオン注入技術を利用して、活性層１６の表面から活性層１６内にボロンを注入することで形成される。
【００１６】
半導体装置１はさらに、ドレイン電極３１、プレーナー型の絶縁ゲート部３４及びソース電極３５を備える。ドレイン電極３１は、ドレイン配線に接続されており、活性層１６の表面の一部に設けられており、高濃度ドレイン領域２１にオーミック接触する。ソース電極３５は、ソース配線に接続されており、活性層１６の表面の一部に設けられており、ソース領域２５及びボディコンタクト領域２６の両者にオーミック接触する。ドレイン電極３１とソース電極３５は、所定距離を隔てて配置されており、これらの間に位置する活性層１６内に上述した各種の半導体領域が形成されている。
【００１７】
絶縁ゲート部３４は、活性層１６の表面の一部に設けられており、ドレイン電極３１とソース電極３５の間に配置されている。絶縁ゲート部３４は、ゲート絶縁膜３２及びゲート電極３３を有する。
【００１８】
ゲート絶縁膜３２は、活性層１６の表面の一部を被覆しており、ドリフト領域２３及びボディ領域２４に接する。特に、ゲート絶縁膜３２は、ドリフト領域２３とソース領域２５の間に位置するボディ領域２４上を延びるように構成されている。また、ゲート絶縁膜３２は、ＬＯＣＯＳ酸化膜上にも延設されている。
【００１９】
ゲート電極３３は、ゲート配線に接続されており、ゲート絶縁膜３２上に設けられており、ゲート絶縁膜３２を介して活性層１６に対向する。特に、ゲート電極３３は、ドリフト領域２３とソース領域２５の間に位置するボディ領域２４にゲート絶縁膜３２を介して対向するように構成されている。また、ゲート電極３３は、ＬＯＣＯＳ酸化膜上にも延設されており、フィールドプレートとしても機能する。
【００２０】
半導体装置１はさらに、絶縁制御部４０を備える。絶縁制御部４０は、活性層１６の表面から活性層１６を貫通して埋込み酸化膜１４に達するように構成されており、一対の制御絶縁膜４２と制御電極４８を有する。一対の制御絶縁膜４２は、活性層１６の表面から活性層１６を貫通して埋込み酸化膜１４に達する一対のトレンチ４２Ｔの各々に充填されている。制御電極４８は、一対の制御絶縁膜４２の間に設けられており、ｎ+型の高濃度制御電極４４及びｎ-型の低濃度制御電極４６を有する。高濃度制御電極４４は、活性層１６の表層部の一部に設けられており、活性層１６の表面に露出しており、不純物濃度が低濃度制御電極４６の不純物濃度よりも濃い。低濃度制御電極４６は、活性層１６の内部に設けられており、不純物濃度が高濃度制御電極４４よりも薄い。高濃度制御電極４４は、イオン注入技術を利用して、活性層１６の表面にリンを注入することで形成される。低濃度制御電極４６は、一対の制御絶縁膜４２に囲まれた活性層１６に高濃度制御電極４４を形成した残部として形成される。なお、制御電極４８は、導電体であればよく、上記態様に限られない。例えば、制御電極４８は、ｐ+型／ｐ型で構成されていてもよく、ｐ+型のポリシリコンで構成されていてもよく、ｎ+型のポリシリコンで構成されていてもよく、金属で構成されていてもよい。
【００２１】
図２及び図３に示されるように、絶縁制御部４０は、半導体装置１を構成する各種の半導体領域を活性層１６内において周囲から島状に絶縁分離するための絶縁分離壁として機能する。図２及び図３では、絶縁制御部４０の一部を図示するが、絶縁制御部４０は、半導体装置１を構成する各種の半導体領域が形成されている活性層１６の一部を取り囲むように一巡して構成されている。内側の制御絶縁膜４２が各種の半導体領域が形成されている島領域を一巡しており、外側の制御絶縁膜４２が内側の制御絶縁膜４２よりも外側においてその島領域を一巡する。
【００２２】
図２及び図３に示されるように、ボディ領域２４は、絶縁制御部４０の内側の制御絶縁膜４２に接する。図３に示されるように、ｐ型半導体領域２７は、絶縁制御部４０の内側の制御絶縁膜４２に接する。ボディ領域２４とｐ型半導体領域２７は、ドリフト領域２３で隔てられている。このような位置関係により、絶縁制御部４０は、ボディ領域２４とｐ型半導体領域２７の間に位置するドリフト領域２３に対向する。
【００２３】
図４に、半導体装置１に接続される駆動回路５０を示す。駆動回路５０は、ゲート配線に接続されており、絶縁ゲート部３４のゲート電極３３にゲート電圧Ｖｇを印加可能に構成されている。駆動回路５０はさらに、制御配線に接続されており、絶縁制御部４０の制御電極４８に制御電圧Ｖｃを印加可能に構成されている。
【００２４】
次に、半導体装置１の動作を説明する。ドレイン電極３１が接地電位に対して正電位（例えば、１００Ｖ）であり、ソース電極３５が接地電位であり、絶縁ゲート部３４のゲート電極３３に印加されるゲート電圧Ｖｇが接地電位のとき、半導体装置１はオフ状態である。このとき、絶縁制御部４０の制御電極４８に印加される制御電圧Ｖｃは、接地電位である。このため、ｐ型半導体領域２７の電位がフローティングであり、ｐ型半導体領域２７は、正孔を排出することで空乏化するとともに、周辺の低濃度ドレイン領域２２及びドリフト領域２３にも空乏層を伸ばす。これにより、ｐ型半導体領域２７は、低濃度ドレイン領域２２の下方の電界を緩和することができる。
【００２５】
ドレイン電極３１が接地電位に対して正電位（例えば、０．５Ｖ）であり、ソース電極３５が接地電位であり、絶縁ゲート部３４のゲート電極３３に印加されるゲート電圧Ｖｇが接地電位に対して正電位（例えば、６Ｖ）のとき、半導体装置１はオン状態である。このとき、絶縁制御部４０の制御電極４８に印加される制御電圧Ｖｃは、接地電位に対して負電位（例えば、−１０Ｖ）である。即ち、駆動回路５０は、ゲート電圧Ｖｇと制御電圧Ｖｃを同期して制御しており、ゲート電圧Ｖｇが接地電位（ゲートオフ）のときに制御電圧Ｖｃを接地電位に制御し、ゲート電圧Ｖｇが正電位（ゲートオン）のときに制御電圧Ｖｃを負電位に制御する。このように、半導体装置１がターンオンすると、絶縁制御部４０の制御電極４８に印加される制御電圧Ｖｃが負電位に制御される。このため、図３及び図５に示されるように、ボディ領域２４とｐ型半導体領域２７の間に位置するドリフト領域２３に反転層ＩＶ（図中に黒丸で示す）が形成され、ボディ領域２４から反転層ＩＶを介してｐ型半導体領域２７に正孔が注入される。したがって、ｐ型半導体領域２７の周辺及びｐ型半導体領域２７内に形成されていた空乏層がすぐに消滅することができる。これにより、半導体装置１では、ターンオンのときのスイッチング速度の低下が抑えられ、ターンオン損失の増加が抑えられる。
【００２６】
図６に、変形例の半導体装置２を示す。半導体装置２では、ボディ領域２４が埋込み酸化膜１４に接するように構成されており、ｐ型半導体領域２７も埋込み酸化膜１４に接するように構成されている。半導体装置２では、駆動回路５０（図４参照）が支持基板１２に制御電圧Ｖｃを印加可能に構成されている。半導体装置２では、支持基板１２と埋込み酸化膜１４が絶縁制御部を構成しており、支持基板１２が制御電極に対応し、埋込み酸化膜１４が制御絶縁膜に対応する。半導体装置２でも、ターンオンするときに、支持基板１２に印加される制御電圧Ｖｃが負電位に制御される。このため、ボディ領域２４とｐ型半導体領域２７の間に位置するドリフト領域２３（ドリフト領域２３と埋込み酸化膜１４の接合面近傍）に反転層が形成され、ボディ領域２４から反転層を介してｐ型半導体領域２７に正孔が注入される。これにより、半導体装置２でも、ターンオンのときのスイッチング速度の低下が抑えられ、ターンオン損失の増加が抑えられる。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２８】
１：半導体装置
１０：半導体基板
１２：支持基板
１４：埋込み酸化膜
１６：活性層
２１：高濃度ドレイン領域
２２：低濃度ドレイン領域
２３：ドリフト領域
２４：ボディ領域
２５：ソース領域
２６：ボディコンタクト領域
２７：ｐ型半導体領域
３１：ドレイン電極
３２：ゲート絶縁膜
３３：ゲート電極
３４：絶縁ゲート部
３５：ソース電極
４０：絶縁制御部
４２：制御絶縁膜
４４：高濃度制御電極
４６：低濃度制御電極
４８：制御電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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