(57)【要約】【課題】各ＤＤＲ３メモリーモジュールの消費電力を抑制し、且つ、データ信号の反射を適切に抑制する。【解決手段】ＤＩＭＭソケット３は信号線Ｌ１に設けられた分岐点ＤＰ１に接続され、制御回路４は、クロック周波数が基準周波数より小さい場合、第一及び第二ＤＤＲ３メモリーモジュール２、３１のうちデータ信号の出力先であるアクセスモジュール２（３１）のＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定し、クロック周波数が基準周波数以上の場合、アクセスモジュール２（３１）のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する配線回路１１。【選択図】図２
2017027638.tif 000002
【特許請求の範囲】
【請求項１】
一ランク構成の第一ＤＤＲ３メモリーモジュールと、
一ランク構成の第二ＤＤＲ３メモリーモジュールを搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、
前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールに対して、所定のクロック周波数のクロック信号及びデータ信号を出力する制御回路と、
前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、
を備え、
前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、
前記制御回路は、前記クロック周波数が所定の基準周波数より小さい場合、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、前記データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定し、
前記クロック周波数が前記基準周波数以上の場合、前記アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値の終端抵抗を用いるように設定し、前記非アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する配線回路。
【請求項２】
前記基準周波数は、８００ＭＨｚである請求項１に記載の配線回路。
【請求項３】
前記第一抵抗値は、１２０Ωであり、前記第二抵抗値は、２０Ωである請求項１又は２に記載の配線回路。
【請求項４】
前記制御回路の出力インピーダンスは、３４Ωであり、
前記制御回路から前記第一ＤＤＲ３メモリーモジュールまでの配線長は、７０ｍｍ以上８５ｍｍ以下であり、
前記制御回路から前記第二ＤＤＲ３メモリーモジュールまでの配線長は、５５ｍｍ以上８０ｍｍ以下であり、
前記データ信号の配線インピーダンスは、６０Ωであり、
前記データ信号が示すデータの書き込みタイミングを示すデータストローブ信号の配線インピーダンスは、８８Ωである請求項１から３の何れか一項に記載の配線回路。
【請求項５】
請求項１から４の何れか一項に記載の配線回路が配置された制御基板を備える制御装置。
【請求項６】
請求項５に記載の制御装置と、
前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、
を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路、制御装置、及び画像処理装置に関し、特に、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の歪みを抑制する技術に関する。
【背景技術】
【０００２】
従来から、複合機等の画像処理装置では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路と、一ランク構成のＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュールと、一ランク構成のＤＤＲ３メモリーモジュールを搭載したＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）が装着可能なＤＩＭＭソケットと、を配置した制御基板を備えた制御装置が用いられている。
【０００３】
当該制御基板には、制御回路と各ＤＤＲ３メモリーモジュールとの間で一ランク単位でデータ信号を入出力するため、制御回路と制御基板上のＤＤＲ３メモリーモジュールとを接続する一ランクのデータ信号を伝送可能な信号線と、当該信号線に設けられた分岐点とＤＩＭＭソケットとを接続する一ランクのデータ信号を伝送可能な信号線と、が配線されている。
【０００４】
このため、ＤＤＲ３メモリーモジュールの入力端でデータ信号が反射し、当該反射した反射信号が上記分岐点を介して他のＤＤＲ３メモリーモジュールに入力される虞がある。これにより、例えば図４における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。
【０００５】
また、反射信号が入力されない場合、図４の実線波形に示すように、クロック信号の半周期に同期した各タイミング（データストローブ信号の立ち上がり及び立ち下がりのタイミング、時刻ｔ１〜ｔ５）において、データ信号がそれぞれデータ「０」「１」「１」「１」「０」を示すことを識別することができる。しかし、反射信号が入力された場合、時刻ｔ１から時刻ｔ２までの破線波形に示すように、データ信号のスルーレートが小さくなり、上記各タイミングよりも遅くデータ信号の信号レベルが変化する虞がある。その結果、例えば、時刻ｔ２、ｔ３、ｔ５に示すように、上記各タイミングでデータ信号が示すデータを正常通りに識別できなくなり、所謂ＡＣ仕様を満たさなくなる虞がある。
【０００６】
このため、一般的には、上記分岐点から制御基板上のＤＤＲ３メモリーモジュールまでの配線長と、上記分岐点からＤＩＭＭソケットを介してＤＩＭＭ上のＤＤＲメモリーモジュールに至るまでの配線長と、が等長になるように上記信号線を配線する。これにより、各ＤＤＲ３メモリーモジュールの入力端で反射した信号を上記分岐点において相殺させ、反射信号が他のＤＤＲ３メモリーモジュールに入力されることを抑制する。
【０００７】
しかし、近年、制御基板は小型化される傾向にあり、信号線を配線するためのスペースが小さくなってきている。このため、このように、上記分岐点から各ＤＤＲメモリーモジュールまでの配線長を等長にすることは困難になってきている。
【０００８】
そこで、下記特許文献１等に記載の技術を適用して、上記分岐点とＤＤＲ３メモリーモジュールとの間に信号の波形を整形するためのダンピング抵抗を設けることがある。これにより、上記分岐点を介して入力される反射信号の影響を受けて、各ＤＤＲ３メモリーモジュールに入力されるデータ信号の信号レベルが低下したり、スルーレートが低下する（データ信号の波形の立ち上がりと立ち下がりがなまる）ことを抑制することがある。
【０００９】
また、近年では、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）機能を有効にするよう制御基板を構成することある。これにより、データ信号の出力時に各ＤＤＲ３メモリーモジュールの入力端で反射した信号を各モジュール内でＯＤＴ機能によって終端させ、反射信号が他のＤＤＲ３メモリーモジュールへ伝送されないようにすることがある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２７２５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上述のように、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にするよう制御基板を構成した場合、各ＤＤＲ３メモリーモジュールは、反射信号を終端させることで反射信号のエネルギーを消費する。このため、各ＤＤＲ３メモリーモジュールの消費電力が大きくなり、当該消費電力を省エネの基準として規定された上限値より小さくするのが困難になる虞があった。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、各ＤＤＲ３メモリーモジュールの消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる配線回路、制御基板、及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による配線回路は、一ランク構成の第一ＤＤＲ３メモリーモジュールと、一ランク構成の第二ＤＤＲ３メモリーモジュールを搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールに対して、所定のクロック周波数のクロック信号及びデータ信号を出力する制御回路と、前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、を備え、前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、前記制御回路は、前記クロック周波数が所定の基準周波数より小さい場合、前記第一ＤＤＲ３メモリーモジュール及び前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、前記データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定し、前記クロック周波数が前記基準周波数以上の場合、前記アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値の終端抵抗を用いるように設定し、前記非アクセスモジュールのＯＤＴ機能を有効且つ前記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する。
【００１４】
また、前記基準周波数は、８００ＭＨｚであることが好ましい。
【００１５】
また、前記第一抵抗値は、１２０Ωであり、前記第二抵抗値は、２０Ωであることが好ましい。
【００１６】
また、前記制御回路の出力インピーダンスは、３４Ωであり、前記制御回路から前記第一ＤＤＲ３メモリーモジュールまでの配線長は、７０ｍｍ以上８５ｍｍ以下であり、前記制御回路から前記第二ＤＤＲ３メモリーモジュールまでの配線長は、５５ｍｍ以上８０ｍｍ以下であり、前記データ信号の配線インピーダンスは、６０Ωであり、前記データ信号が示すデータの書き込みタイミングを示すデータストローブ信号の配線インピーダンスは、８８Ωであることが好ましい。
【００１７】
また、本発明による制御装置は、前記配線回路が配置された制御基板を備える。
【００１８】
また、本発明による画像処理装置は、前記制御装置と、前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、を備える。
【発明の効果】
【００１９】
この発明によれば、各ＤＤＲ３メモリーモジュールの消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる配線回路、制御基板、及び画像処理装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】複合機の電気的構成を示すブロック図である。
【図２】制御部の概略構成図である。
【図３】変形実施形態における制御部の概略構成図である。
【図４】反射信号が入力されなかった場合及び入力された場合のそれぞれにおいて、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る配線回路、制御装置及び画像処理装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、本発明に係る画像処理装置の一実施形態として複合機を例に説明する。しかし、これに限らず、本発明に係る画像処理装置は、例えば、ファクシミリ装置、コピー機、プリンター、スキャナー等であってもよい。
【００２２】
図１に示すように、複合機１は、画像読取部２００（画像処理部）と画像形成部３００と操作部４００と記憶部５００と通信部６００と制御部１００（制御装置）とを備えている。
【００２３】
画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００によって出力された画像データが入力されると、当該画像データを後述の二個のＤＤＲ３メモリーモジュール２、３１のうちの何れかに一時的に記憶させる（書き込ませる）。
【００２４】
画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。例えば、制御部１００は、後述の二個のＤＤＲ３メモリーモジュール２、３１のうちの何れかに画像読取部２００により生成された画像データを読み出させ、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００２５】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキー等の各種キーを備えている。
【００２６】
記憶部５００は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の記憶装置である。通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等を介して通信を行うための通信インターフェイス回路である。
【００２７】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データを示すデータ信号や各部の動作を制御するための制御信号を各部に対して入出力することにより、各部の動作を制御する。
【００２８】
具体的には、図２に示すように、制御部１００は、配線回路１１が配置された制御基板１０を備えている。
【００２９】
配線回路１１には、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュール２（第一ＤＤＲ３メモリーモジュール）、信号線Ｌ１、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）ソケット３、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路４、及びこれらの周辺回路（不図示）等が含まれる。
【００３０】
ＤＤＲ３メモリーモジュール２は、不図示の一以上のＤＤＲ３メモリーチップを備え、当該一以上のＤＤＲ３メモリーチップに同時にデータを読み書き可能な一ランク構成のＤＤＲ３メモリーモジュールである。
【００３１】
ＤＤＲ３メモリーモジュール２は、制御回路４から入力される制御信号及びデータの読み書きタイミングを示すデータストローブ信号に基づいて、制御回路４から入力されるデータ信号が示すデータの読み書き動作を行う公知の構成を有している。尚、制御信号には、所定のクロック周波数のクロック信号、データの読み出し又は書き込みを指示するコマンド信号、及び、データの読み出し先又は書き込み先の記憶領域を示すアドレス信号等が含まれる。
【００３２】
信号線Ｌ１は、制御回路４とＤＤＲ３メモリーモジュール２との間、及び、制御回路４と後述のＤＩＭＭ３に搭載されたＤＤＲ３メモリーモジュール３１との間で、一ランクのデータ信号及びデータストローブ信号を伝送するために設けられている。
【００３３】
尚、信号線Ｌ１に含まれるデータ信号を伝送するための信号線の配線インピーダンス（データ信号の配線インピーダンス）は「６０Ω」である。信号線Ｌ１に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンス（データストローブ信号の配線インピーダンス）は「８８Ω」である。
【００３４】
信号線Ｌ１の一端は、制御回路４に接続されている。信号線Ｌ１は、分岐点ＤＰ１で二方向に分岐し、二つの他端がそれぞれＤＤＲ３メモリーモジュール２とＤＩＭＭソケット３とに接続されている。信号線Ｌ１には、ＤＤＲ３メモリーモジュール２と分岐点ＤＰ１との間にダンピング抵抗Ｒ２が設けられている。ダンピング抵抗Ｒ２の抵抗値は、ＪＥＤＥＣ（ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）により規定されている「２２Ω」である。
【００３５】
尚、制御回路４から分岐点ＤＰ１、ダンピング抵抗Ｒ２及びＤＩＭＭソケット３を介してＤＤＲ３メモリーモジュール２に至るまでの配線長は、「７０ｍｍ」以上「８５ｍｍ」以下に制限されている。
【００３６】
配線回路１１には、制御回路４からＤＤＲ３メモリーモジュール２及びＤＩＭＭソケット３が備える後述の制御信号用端子へ上記制御信号を伝送するための不図示の制御信号用信号線も配線されている。
【００３７】
ＤＩＭＭソケット３は、ＤＤＲ３メモリーモジュール２と同様の一ランク構成のＤＤＲ３メモリーモジュール３１（第二ＤＤＲ３メモリーモジュール）を搭載したＤＩＭＭ３０が装着可能な公知の構成を有している。
【００３８】
ＤＩＭＭソケット３は、一ランクのデータ信号及びデータストローブ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は信号線Ｌ１に接続されている。また、ＤＩＭＭソケット３は、制御回路４が出力した制御信号を入力するための不図示の制御信号用端子を備えている。当該制御信号用端子は、上記不図示の制御信号用の信号線に接続されている。
【００３９】
ＤＩＭＭ３０には、ＤＩＭＭソケット３のデータ信号用端子とＤＤＲ３メモリーモジュール３１との間で、一ランクのデータ信号及びデータストローブ信号を伝送するための信号線Ｌ３が設けられている。
【００４０】
尚、信号線Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンス（データ信号の配線インピーダンス）は「６０Ω」である。信号線Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンス（データストローブ信号の配線インピーダンス）は「８８Ω」である。
【００４１】
信号線Ｌ３の一端は、ＤＩＭＭソケット３のデータ信号用端子に接続され、信号線Ｌ３の他端は、ＤＤＲ３メモリーモジュール３１に接続されている。信号線Ｌ３には、ＤＩＭＭソケット３のデータ信号用端子と分岐点ＤＰ３との間にダンピング抵抗Ｒ３が設けられている。ダンピング抵抗Ｒ３の抵抗値は、ＪＥＤＥＣにより規定されている「１５Ω」である。
【００４２】
尚、制御回路４から分岐点ＤＰ１、ＤＩＭＭソケット３及びダンピング抵抗Ｒ３を介してＤＤＲ３メモリーモジュール３１に至るまでの配線長は、「５５ｍｍ」以上「８０ｍｍ」以下に制限されている。
【００４３】
ＤＩＭＭ３０には、ＤＩＭＭソケット３の制御信号用端子に入力された制御信号をＤＤＲ３メモリーモジュール３１へ伝送するための不図示の制御信号用の信号線も配線されている。
【００４４】
制御回路４は、所謂ＤＤＲ３メモリーコントローラーと同様の機能を有し、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１によるデータの読み書き動作を制御する。
【００４５】
具体的には、制御回路４は、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１との間で、読み書き対象の一ランクのデータ信号及びデータストローブ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は、信号線Ｌ１の一端に接続されている。また、制御回路４は、ＤＤＲ３メモリーモジュール２、３１へクロック信号、アドレス信号及びコマンド信号等を含む制御信号を出力するための不図示の制御信号用端子を備えている。当該制御用端子は、配線回路１１に設けられた上述の不図示の制御信号用の信号線の一端に接続されている。尚、制御回路４の出力インピーダンス（ドライブ能力）は、ＪＥＤＥＣにより規定されている「３４Ω」である。
【００４６】
例えば、制御回路４は、ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる場合、上記制御信号用端子からクロック信号を出力するとともに、データの書き込み指示を示すコマンド信号及びデータの書き込み先の記憶領域を示すアドレス信号を出力する。このとき、制御回路４は、当該コマンド信号及びアドレス信号を、クロック信号の立ち上がり又は立ち下がりのタイミングで、つまり、クロック信号の周期（＝１／クロック周波数）に同期するようにして出力する。以下、クロック信号の周期をクロック周期と記載する。
【００４７】
そして、制御回路４は、上記コマンド信号及びアドレス信号と同様に、上記データ信号用端子からデータストローブ信号をクロック周期に同期するようにして出力し、当該データストローブ信号の立ち上がり及び立ち下がりのタイミングで、上記データ信号用端子から書き込み対象のデータを示すデータ信号を出力する。
【００４８】
これにより、ＤＤＲ３メモリーモジュール２（３１）には、クロック信号とともに、当該クロック信号の周期（クロック周期）に同期してコマンド信号及びアドレス信号が入力される。ＤＤＲ３メモリーモジュール２（３１）は、書き込み指示を示すコマンド信号が入力されると、入力されたデータストローブ信号の立ち上がり及び立ち下がりのタイミングで、つまり、クロック周期の半周期に同期したタイミングで、入力されたデータ信号が示すデータを入力されたアドレス信号が示す記憶領域へ書き込む。
【００４９】
また、制御回路４は、所謂ＤＤＲ３メモリーコントローラーと同様の機能を有し、ＤＤＲ３メモリーモジュール２及びＤＤＲ３メモリーモジュール３１のＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）機能を同時に有効にすることが可能な構成となっている。ＯＤＴ機能とは、ＤＤＲ３メモリーモジュール２（３１）に内蔵された終端抵抗によって、当該ＤＤＲ３メモリーモジュール２（３１）の入力端で反射した信号を終端させる機能である。
【００５０】
尚、各ＤＤＲ３メモリーモジュール２、３１は、外部から入力されたモードレジスタ設定用の制御信号の信号値に応じて、ＯＤＴ機能において用いる終端抵抗の抵抗値を動的に設定可能な構成となっている。これに合わせて、制御回路４は、各ＤＤＲ３メモリーモジュール２、３１のＯＤＴ機能を有効にする場合に、各ＤＤＲ３メモリーモジュール２、３１へ個別にモードレジスタ設定用の制御信号を出力し、ＯＤＴ機能において用いる終端抵抗の抵抗値を個別に設定可能な構成となっている。
【００５１】
ただし、本実施形態では、制御回路４は、クロック周波数が所定の基準周波数より小さい場合、ＤＤＲ３メモリーモジュール２、３１のうち、データ信号の出力先であるアクセスモジュールのＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュールのＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定する。
【００５２】
一方、制御回路４は、クロック周波数が基準周波数以上の場合、アクセスモジュールのＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、非アクセスモジュールのＯＤＴ機能を有効且つ第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する。
【００５３】
尚、基準周波数は、実験結果に基づいて「８００ＭＨｚ」に定められている。また、第一抵抗値は、実験結果に基づいて、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最大値である「１２０Ω」に定められている。また、第二抵抗値は、実験結果に基づいて、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最小値である「２０Ω」に定められている。また、ＤＤＲ３メモリーモジュール２（３１）を動作させる場合に使用可能なクロック周波数として、６個の周波数「４００ＭＨｚ」、「５３３ＭＨｚ」、「６６７ＭＨｚ」、「８００ＭＨｚ」、「９３３ＭＨｚ」、「１０６６ＭＨｚ」がＪＥＤＥＣにより規定されている。
【００５４】
例えば、制御回路４が、基準周波数「８００ＭＨｚ」より小さいクロック周波数「４００ＭＨｚ」のクロック信号を用いてＤＤＲ３メモリーモジュール２（３１）にデータの書き込み動作を行わせるとする。この場合、制御回路４は、ＤＤＲ３メモリーモジュール２、３１のうち、データ信号の出力先であるアクセスモジュール２（３１）のＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ第一抵抗値「１２０Ω」の終端抵抗を用いるように設定する。
【００５５】
一方、制御回路４が、基準周波数「８００ＭＨｚ」以上のクロック周波数「９３３ＭＨｚ」のクロック信号を用いてＤＤＲ３メモリーモジュール２（３１）にデータの書き込み動作を行わせるとする。この場合、制御回路４は、アクセスモジュール２（３１）のＯＤＴ機能を有効且つ第一抵抗値「１２０Ω」の終端抵抗を用いるように設定し、非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ第二抵抗値「２０Ω」の終端抵抗を用いるように設定する。
【００５６】
以下、本実施形態の構成により得られる効果について説明する。
【００５７】
各ＤＤＲ３メモリーモジュール２（３１）の入力端においてデータ信号が反射した場合、当該反射した反射信号は、分岐点ＤＰ１を介して他のＤＤＲ３メモリーモジュール３１（２）に入力される虞がある。
【００５８】
これにより、例えば図４における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。
【００５９】
また、反射信号が入力されない場合、図４の実線波形に示すように、クロック信号の半周期に同期した各タイミング（データストローブ信号の立ち上がり及び立ち下がりのタイミング、時刻ｔ１〜ｔ５）において、データ信号がそれぞれデータ「０」「１」「１」「１」「０」を示すことを識別することができる。しかし、反射信号が入力された場合、時刻ｔ１から時刻ｔ２までの破線波形に示すように、データ信号のスルーレートが小さくなり、上記各タイミングよりも遅くデータ信号の信号レベルが変化する虞がある。その結果、例えば、時刻ｔ２、ｔ３、ｔ５に示すように、上記各タイミングでデータ信号が示すデータを正常通りに識別できなくなり、所謂ＡＣ仕様を満たさなくなる虞がある。
【００６０】
このため、一般的には、分岐点ＤＰ１からＤＤＲ３メモリーモジュール２までの配線長と、分岐点ＤＰ１からＤＩＭＭソケット３を介してＤＤＲメモリーモジュール３１に至るまでの配線長と、が等長になるように信号線Ｌ１を配線する。これにより、各ＤＤＲ３メモリーモジュール２（３１）の入力端で反射した信号を分岐点ＤＰ１において相殺させ、反射信号が他のＤＤＲ３メモリーモジュール３１（２）に入力されることを抑制する。
【００６１】
しかし、近年、制御基板１０は小型化される傾向にあり、信号線Ｌ１を配線するためのスペースが小さくなってきている。このため、分岐点ＤＰ１から各ＤＤＲメモリーモジュール２、３１までの配線長を等長にすることは困難になってきている。
【００６２】
そこで、発明者は、分岐点ＤＰ１から各ＤＤＲメモリーモジュール２、３１までの配線長が等長にできない場合を考慮し、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を抑制できる構成を検討した。
【００６３】
具体的には、発明者は、制御回路４を、所定の基準周波数よりも小さいクロック周波数のクロック信号を出力するように構成した。また、当該制御回路４を、データ信号の出力先であるアクセスモジュール２（３１）のＯＤＴ機能を無効に設定し、データ信号の出力先ではない非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ所定の第一抵抗値の終端抵抗を用いるように設定する構成とした。そして、当該制御回路４に各ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる制御を行わせ、当該制御時に各ＤＤＲ３メモリーモジュール２（３１）に入力されるデータ信号の波形を測定する実験を行った。当該実験の結果から、発明者は、当該制御回路４の構成によれば、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制できることを知見した。
【００６４】
次に、発明者は、制御回路４を、上記基準周波数以上のクロック周波数のクロック信号を出力するように構成した。また、当該制御回路４を、アクセスモジュール２（３１）のＯＤＴ機能を有効且つ上記第一抵抗値の終端抵抗を用いるように設定し、非アクセスモジュール３１（２）のＯＤＴ機能を有効且つ上記第一抵抗値よりも小さい第二抵抗値の終端抵抗を用いるように設定する構成とした。そして、当該制御回路４に各ＤＤＲ３メモリーモジュール２（３１）にデータを書き込ませる制御を行わせ、当該制御時に各ＤＤＲ３メモリーモジュール２（３１）に入力されるデータ信号の波形を測定する実験を行った。当該実験の結果から、発明者は、当該制御回路４の構成によれば、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制できることを知見した。
【００６５】
つまり、本実施形態の制御回路４は、発明者が上記知見を得たときの実験における制御回路４と同じ構成となっている。このため、本実施形態の構成によれば、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形がＤＣ仕様及びＡＣ仕様を満たすよう、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。
【００６６】
また、本実施形態の構成によれば、クロック周波数が基準周波数より小さい場合、非アクセスモジュールのＯＤＴ機能のみを有効に設定するので、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にする場合に比して、各ＤＤＲ３メモリーモジュール２、３１内でデータ信号の反射信号を終端させる機会を軽減することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュール２、３１の消費電力が大きくなる虞を軽減することができる。
【００６７】
また、本実施形態の構成によれば、クロック周波数が基準周波数以上の場合、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にする。ただし、非アクセスモジュール３１（２）のＯＤＴ機能に用いる終端抵抗の抵抗値を、アクセスモジュール２（３１）のＯＤＴ機能に用いる終端抵抗の抵抗値である第一抵抗値よりも小さい第二抵抗値に設定する。また、ＯＤＴ機能によって反射信号を終端させる場合に反射信号のエネルギーを消費する量は、終端抵抗の抵抗値が大きいほど大きいことが知られている。
【００６８】
このため、本実施形態の構成によれば、アクセスモジュール２（３１）及び非アクセスモジュール３１（２）のＯＤＴ機能を共に有効にし、且つ、ＯＤＴ機能に用いる終端抵抗の抵抗値を共に第一抵抗値に設定する場合に比して、各ＤＤＲ３メモリーモジュール２、３１内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュール２、３１の消費電力が大きくなる虞を軽減することができる。
【００６９】
以上の通り、本実施形態の構成によれば、各ＤＤＲ３メモリーモジュール２、３１の消費電力を抑制し、且つ、データ信号の反射を適切に抑制することができる。
【００７０】
また、発明者は、上記実験において基準周波数を「８００ＭＨｚ」とした場合に上記知見を得た。つまり、本実施形態の構成によれば、基準周波数が「８００ＭＨｚ」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。
【００７１】
また、発明者は、上記実験において第一抵抗値を「１２０Ω」とし、第二抵抗値を「２０Ω」とした場合に、上記知見を得た。つまり、本実施形態の構成によれば、第一抵抗値が「１２０Ω」であり、第二抵抗値が「２０Ω」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。
【００７２】
また、発明者は、上記実験において、制御回路４の出力インピーダンスを「３４Ω」とし、制御回路４からＤＤＲ３メモリーモジュール２までの配線長を「７０ｍｍ」以上「８５ｍｍ」以下とし、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長を「５５ｍｍ」以上「８０ｍｍ」以下とした。また、上記実験において、信号線Ｌ１、Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンスを「６０Ω」とし、信号線Ｌ１、Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンスを「８８Ω」とした。そして、発明者は、当該実験結果から上記知見を得た。
【００７３】
つまり、本実施形態の構成によれば、制御回路４の出力インピーダンスが「３４Ω」であり、制御回路４からＤＤＲ３メモリーモジュール２までの配線長が「７０ｍｍ」以上「８５ｍｍ」以下であり、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長が「５５ｍｍ」以上「８０ｍｍ」以下であり、信号線Ｌ１、Ｌ３に含まれるデータ信号を伝送するための信号線の配線インピーダンスが「６０Ω」であり、信号線Ｌ１、Ｌ３に含まれるデータストローブ信号を伝送するための信号線の配線インピーダンスが「８８Ω」であるので、上記知見の通り、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。
【００７４】
また、制御部１００は、配線回路１１が配置された制御基板１０を備えているので、各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１に入力されるデータ信号の波形の歪みが抑制されるので、当該波形の歪みが抑制されたデータ信号が示す適切なデータを、各ＤＤＲ３メモリーモジュール２、３１に記憶させることができる。
【００７５】
また、複合機１は、制御部１００と、制御回路４に出力させる画像を表すデータ信号を制御回路４へ出力する画像読取部２００と、を備えている。また、制御部１００が各ＤＤＲ３メモリーモジュール２、３１におけるデータ信号の反射を適切に抑制することにより、各ＤＤＲ３メモリーモジュール２、３１に入力される画像を表すデータ信号の波形の歪みが抑制される。このため、当該波形の歪みが抑制されたデータ信号が示す適切な画像データを、各ＤＤＲ３メモリーモジュール２、３１に記憶させることができる。
【００７６】
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
【００７７】
（１）制御回路４の出力インピーダンスは、ＪＥＤＥＣにより規定されている「４０Ω」であってもよい。また、制御回路４からＤＤＲ３メモリーモジュール２までの配線長は、「７０ｍｍ」以上「８５ｍｍ」以下でなくてもよく、制御回路４からＤＤＲ３メモリーモジュール３１までの配線長は、「５５ｍｍ」以上「８０ｍｍ」以下でなくてもよい。また、信号線Ｌ１、Ｌ３に含まれる、データ信号を伝送するための信号線の配線インピーダンスは「６０Ω」に限らず、データストローブ信号を伝送するための信号線の配線インピーダンスも「８８Ω」に限らない。
【００７８】
（２）第一抵抗値は、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最大値「１２０Ω」に限らず、当該規定されている抵抗値のうちの最大値ではない抵抗値であってもよい。また、第二抵抗値は、ＪＥＤＥＣによりＯＤＴ機能において使用可能な終端抵抗の抵抗値として規定されている抵抗値のうちの最小値「２０Ω」に限らず、当該規定されている抵抗値のうち、第一抵抗値よりも小さく、且つ、最小値ではない抵抗値であってもよい。
【００７９】
（３）基準周波数は、「８００ＭＨｚ」より小さい周波数であってもよい。
【００８０】
（４）図３に示すように、ＤＩＭＭソケット３は、ＤＤＲ３メモリーモジュール３１と同構成のＤＤＲ３メモリーモジュール３１ａとを備えたＤＩＭＭ３０ａを装着可能な構成であってもよい。そして、ＤＩＭＭ３０ａにおいて、信号線Ｌ３に分岐点ＤＰ３を設け、信号線Ｌ３の他端をＤＤＲ３メモリーモジュール３１、３１ａにそれぞれ接続するようにしてもよい。分岐点ＤＰ３は、ＤＩＭＭソケット３から当該分岐点ＤＰ３までの配線長に比して、当該分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長が十分に短くなる位置に設ければよい。
【００８１】
また、配線回路１１がＤＤＲ３メモリーモジュール２と同構成のＤＤＲ３メモリーモジュール２ａを更に備えるようにしてもよい。そして、信号線Ｌ１に分岐点ＤＰ２を設け、信号線Ｌ１の他端をＤＤＲ３メモリーモジュール２、２ａにそれぞれ接続するようにしてもよい。分岐点ＤＰ２は、分岐点ＤＰ１から当該分岐点ＤＰ２までの配線長に比して、当該分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長が十分に短くなる位置に設ければよい。
【００８２】
この場合、クロック周波数が基準周波数より小さい場合にアクセスモジュールが配線回路１１上のＤＤＲ３メモリーモジュール２（２ａ）であるとき（以下、ケースＡのときと記載する）は、配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのＯＤＴ機能を共に無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＡのときに、非アクセスモジュールであるＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。
【００８３】
このように、分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長をＤＩＭＭソケット３から分岐点ＤＰ３までの配線長に比して十分に短くすることで、ＤＩＭＭ３０上の上記他方のＤＤＲ３メモリーモジュール３１ａ（３１）の入力端で反射した反射信号を、ＤＩＭＭ３０上の上記一方のＤＤＲ３メモリーモジュール３１（３１ａ）のＯＤＴ機能によって終端させてもよい。
【００８４】
同様に、クロック周波数が基準周波数より小さい場合にアクセスモジュールがＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１（３１ａ）であるとき（以下、ケースＢのときと記載する）は、ＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのＯＤＴ機能を共に無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＢのときに、非アクセスモジュールである配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。
【００８５】
このように、分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長を分岐点ＤＰ１から分岐点ＤＰ２までの配線長に比して十分に短くすることで、配線回路１１上の上記他方のＤＤＲ３メモリーモジュール２ａ（２）の入力端で反射した反射信号を、配線回路１１上の上記一方のＤＤＲ３メモリーモジュール２（２ａ）のＯＤＴ機能によって終端させてもよい。
【００８６】
また、クロック周波数が基準周波数以上の場合にアクセスモジュールが配線回路１１上のＤＤＲ３メモリーモジュール２（２ａ）であるとき（以下、ケースＣのときと記載する）は、配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＣのときに、非アクセスモジュールであるＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第二抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。
【００８７】
同様に、クロック周波数が基準周波数以上の場合にアクセスモジュールがＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１（３１ａ）であるとき（以下、ケースＤのときと記載する）は、ＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１、３１ａのうち、一方のＯＤＴ機能を有効且つ第一抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。これに合わせて、ケースＤのときに、非アクセスモジュールである配線回路１１上のＤＤＲ３メモリーモジュール２、２ａのうち、一方のＯＤＴ機能を有効且つ第二抵抗値の終端抵抗を用いるように設定し、他方のＯＤＴ機能を無効に設定するように制御回路４を構成してもよい。
【００８８】
このようにして、分岐点ＤＰ２から各ＤＤＲ３メモリーモジュール２、２ａまでの配線長を分岐点ＤＰ１から分岐点ＤＰ２までの配線長に比して十分に短くし、また、分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１、３１ａまでの配線長をＤＩＭＭソケット３から分岐点ＤＰ３までの配線長に比して十分に短くすることで、制御基板１０及びＤＩＭＭ３０上の上記他方のＤＤＲ３メモリーモジュールの入力端で反射した反射信号を、制御基板１０及びＤＩＭＭ３０上の上記一方のＤＤＲ３メモリーモジュールのＯＤＴ機能によって終端させてもよい。
【符号の説明】
【００８９】
１  複合機（画像処理装置）
２  ＤＤＲ３メモリーモジュール（第一ＤＤＲ３メモリーモジュール）
３  ＤＩＭＭソケット
３１  ＤＤＲ３メモリーモジュール（第二ＤＤＲ３メモリーモジュール）
４  制御回路
１０  制御基板
１１  配線回路
１００  制御部（制御装置）
２００  画像読取部（画像処理部）
Ｌ１  信号線
ＤＰ１  分岐点
【図１】
2017027638.tif 000003
【図２】
2017027638.tif 000004
【図３】
2017027638.tif 000005
【図４】
2017027638.tif 000006