(57)【要約】【課題】複数の基板を積層するに際して、省面積、且つ、寄生抵抗を生じさせることなく基板間の電気的な接続を確立する。【解決手段】本開示の第１の側面である固体撮像素子は、画素基板と、前記画素基板に積層された論理基板と、前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部とを備え、前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する。本開示は、CMOSイメージセンサに適用できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
光電変換素子を含む複数の画素が縦横に配置されている画素基板と、
前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、
前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部と
を備え、
前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、
前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する
固体撮像素子。
【請求項２】
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で所定の信号配線を接続する１または複数の第３の接合点を有する
請求項１に記載の固体撮像素子。
【請求項３】
前記接合部における前記所定の信号配線は、前記電源配線または前記グラウンド配線の少なくとも一方によってシールドされている
請求項２に記載の固体撮像素子。
【請求項４】
前記第１乃至第３の接合点は、前記画素基板と前記論理基板それぞれの最上層メタルが１：１、１:複数、複数：１、または複数：複数の接点で接合されている
請求項２に記載の固体撮像素子。
【請求項５】
前記最上層メタルは、Ｃｕである
請求項２に記載の固体撮像素子。
【請求項６】
前記画素基板における前記電源配線または前記グラウンド配線の一方と、前記論理基板における前記電源配線または前記グラウンド配線の他方とは、部分的に並走するように配置されている
請求項２に記載の固体撮像素子。
【請求項７】
前記論理基板は、前記所定の信号配線としての垂直信号線を介して、前記画素基板から画素信号となる電気信号を読み出してＡＤ変換を行う読み出し部を含む
請求項２に記載の固体撮像素子。
【請求項８】
前記論理基板には、前記画素基板の前記画素ブロック毎に１の前記読み出し部が形成されている
請求項７に記載の固体撮像素子。
【請求項９】
前記論理基板は、前記光電変換素子の電荷の転送タイミングを制御する画素制御信号を生成し、生成した前記画素制御信号を画素制御配線を介して前記画素基板に出力する画素制御部を含み、
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記画素制御配線を接続する第４の接合点を有する
請求項２に記載の固体撮像素子。
【請求項１０】
前記論理基板は、前記画素基板上のＦＤを初期化するためのＦＤ初期化電圧を生成し、生成したＦＤ初期化電圧をＦＤ初期化電圧配線を介して前記画素基板に出力する電圧生成部を含み、
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記ＦＤ初期化電圧配線を接続する第５の接合点を有する
請求項２に記載の固体撮像素子。
【請求項１１】
固体撮像素子が搭載されている電子装置において、
前記固体撮像素子は、
光電変換素子を含む複数の画素が縦横に配置されている画素基板と、
前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、
前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部と
を備え、
前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、
前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する
電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子装置に関し、特に、複数の基板を積層して構成するようにした固体撮像素子および電子装置に関する。
【背景技術】
【０００２】
従来、固体撮像素子の構成として、ＰＤ（フォトダイオード）等の光電変換素子を含む画素が縦横に配置されている画素基板と、画素信号となる電気信号を画素基板から読み出してＡＤ変換を行う回路などが搭載されている論理基板とを積層する構成が知られている（例えば、特許文献１参照）。
【０００３】
積層された画素基板と論理基板は、両基板に形成されている導電性材料から成るマイクロバンプ同士を接触させたり、両基板を貫くTCV（シリコン貫通電極）を形成したりすることによって電気的に接続されており、マイクロバンプやTCVを介して画素信号などが通信される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４４３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層する基板間の電気的な接続にマイクロバンプを用いた場合、その断面積（例えば、１５×１５μｍ程）が広いため、基板を占めるマイクロバンプの面積が大きくなり、画素の微細化や固体撮像素子の小型化の妨げとなってしまう。また、積層する基板間の距離がマイクロバンプの分だけ空いてしまうことから、基板間の容量結合が弱くなってしまい、積層する基板の配線をデカップリング容量として用いる場合の効果が減少する。
【０００６】
積層する基板間の電気的な接続にTCVを用いた場合、TCVの配置は、その構造上、ＰＤなど光電変換素子が配置されていない位置に限定されてしまうため、寄生抵抗を無視することができずに、接続されている両基板を同一ノードとみなすことができないことがあった。
【０００７】
本開示はこのような状況に鑑みてなされたものであり、複数の基板を積層するに際して、省面積、且つ、寄生抵抗を生じさせることなく基板間の電気的な接続を確立できるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の第１の側面である固体撮像素子は、光電変換素子を含む複数の画素が縦横に配置されている画素基板と、前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部とを備え、前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する。
【０００９】
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で所定の信号配線を接続する１または複数の第３の接合点を有することができる。
【００１０】
前記接合部における前記所定の信号配線は、前記電源配線または前記グラウンド配線の少なくとも一方によってシールドされているようにすることができる。
【００１１】
前記第１乃至第３の接合点は、前記画素基板と前記論理基板それぞれの最上層メタルが１：１、１:複数、複数：１、または複数：複数の接点で接合されているようにすることができる。
【００１２】
前記最上層メタルは、Ｃｕとすることができる。
【００１３】
前記画素基板における前記電源配線または前記グラウンド配線の一方と、前記論理基板における前記電源配線または前記グラウンド配線の他方とは、部分的に並走するように配置されているようにすることができる。
【００１４】
前記論理基板は、前記所定の信号配線としての垂直信号線を介して、前記画素基板から画素信号となる電気信号を読み出してＡＤ変換を行う読み出し部を含むことができる。
【００１５】
前記論理基板には、前記画素基板の前記画素ブロック毎に１の前記読み出し部が形成されているようにすることができる。
【００１６】
前記論理基板は、前記光電変換素子の電荷の転送タイミングを制御する画素制御信号を生成し、生成した前記画素制御信号を画素制御配線を介して前記画素基板に出力する画素制御部を含むことができ、前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記画素制御配線を接続する第４の接合点を有することができる。
【００１７】
前記論理基板は、前記画素基板上のＦＤを初期化するためのＦＤ初期化電圧を生成し、生成したＦＤ初期化電圧をＦＤ初期化電圧配線を介して前記画素基板に出力する電圧生成部を含むことができ、前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記ＦＤ初期化電圧配線を接続する第５の接合点を有することができる。
【００１８】
本開示の第２の側面である電子装置は、固体撮像素子が搭載されている電子装置において、前記固体撮像素子が、光電変換素子を含む複数の画素が縦横に配置されている画素基板と、前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部とを備え、前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する。
【００１９】
本開示の第１および第２の側面においては、接合部により、画素ブロックと画素ブロックに対応する論理基板の領域との間で、電源配線またはグラウンド配線の少なくとも一方が電気的に接続される。
【発明の効果】
【００２０】
本開示の第１および第２の側面によれば、複数の基板を積層するに際して、省面積、且つ、寄生抵抗を生じさせることなく基板間の電気的な接続を確立することができる。
【図面の簡単な説明】
【００２１】
【図１】本開示を適用した固体撮像素子の上面図である。
【図２】固体撮像素子の第１の構成例を示す回路図である。
【図３】固体撮像素子の第２の構成例を示す回路図である。
【図４】固体撮像素子の第３の構成例を示す回路図である。
【図５】Cu-Cu接合部の接続例を示す図である。
【図６】本開示を適用した電子装置の使用例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
【００２３】
＜本開示の実施の形態である固体撮像素子の構成例＞
図１は、本開示の実施の形態である固体撮像素子の構成例を示す上面図である。
【００２４】
この固体撮像素子は、画素基板１０と論理基板３０とが積層されて構成されており、両基板は、それぞれの最上層に配置されている配線用メタル（例えば、Ｃｕ）同士が接続されたCu-Cu接合部２０により電気的な接続が確立されている。Cu-Cu接合部２０が占める面積（例えば、２×２μｍ程）は、マイクロバンプに要する面積（例えば、１５×１５μｍ程）に比較して狭いものとなる。
【００２５】
なお、画素基板１０と論理基板３０それぞれの最上層の配置されている配線用メタルはＣｕに限られず、例えばＡｕなどの導電性材料が用いられていることがある。その場合、Cu-Cu接合部２０の代わりにAu-Au接合部を形成すればよい。
【００２６】
画素基板１０には、Ｎ×Ｍ画素から成る複数の画素ブロック１１が配置されている。論理基板３０には、画素基板１０の各画素ブロック１１に対応して、画素ブロック１１のＮ×Ｍ画素からの画素信号を読み出して所定の処理を行う１つの読み出し回路３３（図２）等が配置されている。
【００２７】
＜固体撮像素子の第１の構成例＞
図２は、該固体撮像素子の第１の構成例を示す回路図である。ただし、同図の画素基板１０は、１画素分の回路構成のみ示しており、論理回路３０は、画素基板１０の画素ブロック１１に対応する回路構成を示している。
【００２８】
画素基板１０には、１画素分の回路構成として、ＰＤ１１、ＴＧトランジスタ１２、ＦＤ（フローティングデュフージョン）１３、AMPトランジスタ１４、SELトランジスタ１５、およびRSTトランジスタ１６が形成されている。
【００２９】
ＰＤ１１は、光電変換素子の一例であり、光電変換によって入射光に応じた電荷を発生、蓄積する。ＰＤ１１は、そのアノードがVSS（グラウンド配線）２２に接続され、そのカソードがＴＧトランジスタ１２のソースに接続されている。ここで、VSS２２は、動作状態において両基板の外部から電圧を印可し、平均的に電流が流出する配線を指すものとする。
【００３０】
ＴＧトランジスタ１２は、ＰＤ１１に蓄積された電荷をＦＤ（フローティングデュフージョン）１３に転送するためのトランジスタである。ＴＧトランジスタ１２は、そのソースがＰＤ１１のカソードに接続され、そのドレインがＦＤ１３を介して、AMPトランジスタ１４のゲートに接続されている。ＦＤ１３は、ＰＤ１１から転送された電荷を電圧に変換する。
【００３１】
AMPトランジスタ１４は、ＦＤ１３の電圧を入力として、画素基板１０のソースフォロアとして作用するトランジスタである。AMPトランジスタ１４は、そのゲートがＦＤ１３に接続され、そのドレインがVDD（電源配線）２１に接続されている。また、AMPトランジスタ１４のソースは、SELトランジスタ１５のドレインに接続されている。ここで、VDD２１は、動作状態において両基板の外部から電圧を印可し平均的に電流が流入する配線を指すものとする。
【００３２】
SELトランジスタ１５は、VSL（垂直信号線）２３に対する電気信号（電圧）の出力を選択するためのトランジスタである。SELトランジスタ１５のソースは、VSL２３に接続されている。
【００３３】
RSTトランジスタ１６は、ＦＤ１３に蓄積された電荷（電圧（電位））をリセットするためのトランジスタである。RSTトランジスタ１６は、そのドレインがVDD２１に接続され、そのソースがＦＤ１３に接続されている。
【００３４】
一方、論理基板３０には、トランジスタ３１、VSL駆動用電流電源３２、および読み出し回路３３が形成されている。
【００３５】
トランジスタ３１は、論理基板３０のソースフォロアであり、VSL２３の電位の下がり過ぎを防ぐクランプ回路として動作する。以下、クランプ回路３１とも称する。
【００３６】
読み出し回路３３は、Cu-Cu接合部２０−４の直下に配置されてVSL２３に接続されており、画素基板１０から画素信号としても電気信号を読み出してAD変換を行い、その結果を後段に出力する。
【００３７】
画素基板１０と論理基板３０の両基板間のVDD２１はCu-Cu接合部２０−１を介して接続されている。また、両基板間のVSS２２はCu-Cu接合部２０−２および２０−３を介して接続されている。さらに、両基板間のVSL２３はCu-Cu接合部２０−４を介して接続されている。
【００３８】
Cu-Cu接合部２０−４の周囲は、両基板間のVSS２２を接続するCu-Cu接合部２０−２および２０−３によって囲まれているので、両基板間におけるVSL２３は、VSS２２によってシールドされているとみなすことができる。なお、図示は省略するが、Cu-Cu接合部２０−４の周囲を、両基板間のVDD２１を接続する複数のCu-Cu接合部２０−１によって囲むことにより、両基板間におけるVSL２３を、VDD２１によってシールドするようにしてもよい。
【００３９】
画素基板１０におけるVSS２２の一部と、論理基板３０におけるVDD２１の一部は、Cu-Cu接合部２０付近を並走しているものとする。または、図示は省略するが、VDD２１またはVSS２２の少なくとも一方は、両基板で互いに直交する方向に配線されているようにしてもよい。
【００４０】
＜固体撮像素子の第１の構成例の作用＞
該第１の構成例においては、ＦＤ１３により電荷から変換された電位が極端に大きい場合、VSL２３が許容できない急激な電圧降下が発生し得る。そして、これを防ぐために論理基板３０のソースフォロア（クランプ回路３１）が動作すると、画素基板１０のソースフォロア（AMPトランジスタ１４）が電流供給しないことにより電圧が低下し、逆に論理基板３０の電圧降下が増加してしまうことになる。このような状態になると、VSL２３に接続している読み出し回路３３が電圧降下の影響を受け、本来出力すべきＡＤ変換結果に対して誤差があるＡＤ変換結果を出力してしまうことになる。
【００４１】
ただし、該第１の構成例では、読み出し回路３３の上方に配置されているCu-Cu接合部２０−４が、基板間の電圧変動を高い周波数特性で平均化する作用を生じさせるので、電圧降下量の変化による読み出し回路３３の出力に誤差が生じることを抑止できる。
【００４２】
両基板間におけるVSL２３がVSS２２によってシールドされていることにより、VSL２３は、隣接するVSLや近接している他の信号線からの容量を介して結合による相互干渉を防ぐことができる。
【００４３】
画素基板１０におけるVSS２２の一部と、論理基板３０におけるVDD２１の一部がCu-Cu接合部２０付近を並走していることにより、両基板間で並走するVSS２２とVDD２１との間の寄生容量で構成されたデカップリング容量３５の周波数特性を高周波まで良好に保つことができる。これにより、両基板の電源ノイズ体制を向上させることができる。
【００４４】
両基板間のVDD２１をCu-Cu接合部２０−１によって接続するので、画素基板１０側の配線幅が十分でなくても、多層配線が容易な論理基板３０側に多層配線を配置すれば、低インピーダンスで必要な電流を供給することが可能となる。
【００４５】
＜固体撮像素子の第２の構成例＞
図３は、該固体撮像素子の第２の構成例を示す回路図である。ただし、同図の画素基板１０は、１画素分の回路構成のみ示しており、論理回路３０は、画素基板１０の画素ブロック１１に対応する回路構成を示している。また、図２に示された第１の構成例と共通する構成要素については、同一の符号を付しているので、その説明は適宜省略する。
【００４６】
第２の構成例における画素基板１０には、１画素分の回路構成として、ＰＤ１１、ＴＧトランジスタ１２、ＦＤ１３、AMPトランジスタ１４、SELトランジスタ１５、およびRSTトランジスタ１６が形成されている。
【００４７】
ＴＧトランジスタ１２のゲートには画素制御配線４２が接続されている。
【００４８】
一方、論理基板３０には、VSL駆動用電流電源３２、読み出し回路３３、および任意機能回路４１が形成されている。
【００４９】
任意機能回路４１は、画素制御配線４２が接続されており、例えば、各画素の露光タイミングを制御する画素制御信号を生成し、画素制御配線４２を介してＴＧトランジスタ１２のゲートに供給することができる。
【００５０】
画素基板１０と論理基板３０の両基板間のVDD２１はCu-Cu接合部２０−１を介して接続されている。また、両基板間のVSS２２はCu-Cu接合部２０−２および２０−３を介して接続されている。さらに、両基板間のVSL２３はCu-Cu接合部２０−４を介して接続されている。またさらに、両基板間の画素制御配線４２はCu-Cu接合部２０−５を介して接続されている。
【００５１】
＜固体撮像素子の第２の構成例の作用＞
画素基板１０上の回路と論理基板３０上の回路の動作に同時性が求められる場合、画素制御配線４２に生じ得る寄生RCのばらつきによる画素制御信号の到達遅延や誤差が問題となり得る。第２の構成例の場合、非共通な配線部分が短いため遅延誤差を無視することができるので、同時性などのタイミング制約が求められる動作が可能となる。
【００５２】
第２の構成例においては、論理基板３０側の多層配線を利用して画素制御信号を画素ブロック１１毎に供給すれば、複雑な画素制御が可能となる。
【００５３】
両基板間におけるVSL２３がVSS２２によってシールドされていることにより、VSL２３は、隣接するVSLや近接している他の信号線からの容量を介して結合による相互干渉を防ぐことができる。
【００５４】
画素基板１０におけるVSS２２の一部と、論理基板３０におけるVDD２１の一部がCu-Cu接合部２０付近を並走していることにより、両基板間で並走するVSS２２とVDD２１との間の寄生容量で構成されたデカップリング容量３５の周波数特性を高周波まで良好に保つことができる。これにより、両基板の電源ノイズ体制を向上させることができる。
【００５５】
両基板間のVDD２１をCu-Cu接合部２０−１によって接続するので、画素基板１０側の配線幅が十分でなくても、多層配線が容易な論理基板３０側に多層配線を配置すれば、低インピーダンスで必要な電流を供給することが可能となる。
【００５６】
＜固体撮像素子の第３の構成例＞
図４は、該固体撮像素子の第３の構成例を示す回路図である。ただし、同図の画素基板１０は、１画素分の回路構成のみ示しており、論理回路３０は、画素基板１０の画素ブロック１１に対応する回路構成を示している。また、図２に示された第１の構成例と共通する構成要素については、同一の符号を付しているので、その説明は適宜省略する。
【００５７】
第３の構成例における画素基板１０には、１画素分の回路構成として、ＰＤ１１、ＴＧトランジスタ１２、ＦＤ１３、AMPトランジスタ１４、SELトランジスタ１５、およびRSTトランジスタ１６が形成されている。
【００５８】
第２の構成例におけるRSTトランジスタ１６は、そのドレインがＦＤ初期化電圧配線５２に接続され、そのソースがＦＤ１３に接続されている。
【００５９】
一方、論理基板３０には、VSL駆動用電流電源３２、読み出し回路３３、および任意ＤＣ電圧生成回路５１が形成されている。
【００６０】
任意ＤＣ電圧生成回路５１は、ＦＤ初期化電圧配線５２に接続されており、任意のＦＤ初期化電圧をRSTトランジスタ１６のドレインに供給する。
【００６１】
画素基板１０と論理基板３０の両基板間のVDD２１はCu-Cu接合部２０−１を介して接続されている。また、両基板間のVSS２２はCu-Cu接合部２０−２および２０−３を介して接続されている。さらに、両基板間のVSL２３はCu-Cu接合部２０−４を介して接続されている。またさらに、両基板間のＦＤ初期化電圧配線５２はCu-Cu接合部２０−６を介して接続されている。
【００６２】
＜固体撮像素子の第３の構成例の作用＞
該第３の構成例では、論理基板３０の任意ＤＣ電圧生成回路５１が、画素ブロック１１毎の特性ばらつきに応じたＦＤ初期化電圧を生成することができる。これにより、画素ブロック１１毎の特性ばらつきを相殺することができ、読み出し時の画素間での撮像特性ばらつきを抑制することができる。なお、論理基板３０は、画素基板１０と比較して使用可能素子の制約が少ないので、より複雑な制御を行う回路を形成することもできる。
【００６３】
両基板間におけるVSL２３がVSS２２によってシールドされていることにより、VSL２３は、隣接するVSLや近接している他の信号線からの容量を介して結合による相互干渉を防ぐことができる。
【００６４】
画素基板１０におけるVSS２２の一部と、論理基板３０におけるVDD２１の一部がCu-Cu接合部２０付近を並走していることにより、両基板間で並走するVSS２２とVDD２１との間の寄生容量で構成されたデカップリング容量３５の周波数特性を高周波まで良好に保つことができる。これにより、両基板の電源ノイズ体制を向上させることができる。
【００６５】
両基板間のVDD２１をCu-Cu接合部２０−１によって接続するので、画素基板１０側の配線幅が十分でなくても、多層配線が容易な論理基板３０側に多層配線を配置すれば、低インピーダンスで必要な電流を供給することが可能となる。
【００６６】
＜Cu-Cu接合部２０の接合例＞
次に、図５は、画素基板１０と論理基板３０の両基板間でVDD２１、VSS２２、VSL２３、画素制御配線４２、またはＦＤ初期化電圧配線５２などの配線を接続するCu-Cu接合部２０の接合例を示している。
【００６７】
同図Ａは、両基板の最上層メタル（本実施の形態の場合、Ｃｕ）どうしが１:１で接合されている場合を示している。同図Ｂは、両基板の最上層メタルが複数（いまの場合、３）：１で接合されている場合を示している。なお、画素基板１０の接合部位の数が１、論理基板３０の接合部位の数が複数であってもよい。同図Ｃは、両基板の最上層メタルが複数:複数（いまの場合、３：２）で接合されている場合を示している。なお、両基板それぞれの接合部位の数が同値の複数（例えば、３：３）であってもよい。
【００６８】
Cu-Cu接合部２０の接合は、同図Ａ乃至同図Ｃのいずれの接合例を採用してもよい。また、同一基板内に同図Ａ乃至同図Ｃの接合例が混在してもよい。
【００６９】
＜変形例＞
図示は省略するが、上述した固体撮像素子の第１乃至第３の構成例は、任意に組合せることが可能である。
【００７０】
また、本開示の適用は、固体撮像素子に限らず、複数の基板を積層し、基板間を電気的に接続する必要がある電子部品や電子装置に適用できる。
【００７１】
＜固体撮像素子の使用例＞
図６は、本実施の形態である固体撮像素子を使用する使用例を示す図である。
【００７２】
該固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【００７３】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【００７４】
なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００７５】
本開示は以下のような構成も取ることができる。
（１）
光電変換素子を含む複数の画素が縦横に配置されている画素基板と、
前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、
前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部と
を備え、
前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、
前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する
固体撮像素子。
（２）
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で所定の信号配線を接続する１または複数の第３の接合点を有する
前記（１）に記載の固体撮像素子。
（３）
前記接合部における前記所定の信号配線は、前記電源配線または前記グラウンド配線の少なくとも一方によってシールドされている
前記（２）に記載の固体撮像素子。
（４）
前記第１乃至第３の接合点は、前記画素基板と前記論理基板それぞれの最上層メタルが１：１、１:複数、複数：１、または複数：複数の接点で接合されている
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）
前記最上層メタルは、Ｃｕである
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）
前記画素基板における前記電源配線または前記グラウンド配線の一方と、前記論理基板における前記電源配線または前記グラウンド配線の他方とは、部分的に並走するように配置されている
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）
前記論理基板は、前記所定の信号配線としての垂直信号線を介して、前記画素基板から画素信号となる電気信号を読み出してＡＤ変換を行う読み出し部を含む
前記（２）から（６）のいずれかに記載の固体撮像素子。
（８）
前記論理基板には、前記画素基板の前記画素ブロック毎に１の前記読み出し部が形成されている
前記（７）に記載の固体撮像素子。
（９）
前記論理基板は、前記光電変換素子の電荷の転送タイミングを制御する画素制御信号を生成し、生成した前記画素制御信号を画素制御配線を介して前記画素基板に出力する画素制御部を含み、
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記画素制御配線を接続する第４の接合点を有する
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）
前記論理基板は、前記画素基板上のＦＤを初期化するためのＦＤ初期化電圧を生成し、生成したＦＤ初期化電圧をＦＤ初期化電圧配線を介して前記画素基板に出力する電圧生成部を含み、
前記接合部は、さらに、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で前記ＦＤ初期化電圧配線を接続する第５の接合点を有する
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）
固体撮像素子が搭載されている電子装置において、
前記固体撮像素子は、
光電変換素子を含む複数の画素が縦横に配置されている画素基板と、
前記画素基板に積層され、前記画素基板から画素信号となる電気信号を読み出して所定の処理を行う論理基板と、
前記画素基板と前記論理基板それぞれの最上層メタルが接合された、前記画素基板と前記論理基板とを電気的に接続する接合部と
を備え、
前記画素基板は、所定の数の画素毎に画素ブロックに区分けられており、
前記接合部は、前記画素ブロックと前記画素ブロックに対応する前記論理基板の領域との間で、電源配線を接続する第１の接合点またはグラウンド配線を接続する第２の接合点の少なくとも一方を有する
電子装置。
【符号の説明】
【００７６】
１０  画素基板，  １１  画素ブロック，  ２０  Cu-Cu接合部，  ３０  論理基板，  ２１  VDD，  ２２  VSS，  ２３  VSL，  ３１  クランプ回路，  ３３  読み出し回路，  ４１  任意機能ブロック回路，  ４２  画素制御配線，  ５１  任意ＤＣ電圧回路，  ５２  ＦＤ初期化電圧配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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