(57)【要約】【課題】絶縁素子を使用することなく、負荷の動作状態が待機状態のときに出力電圧を切り換えることができるスイッチング電源装置を提供する。【解決手段】出力電圧を検出して出力電圧検出値を出力する出力電圧検出部２４を備え、制御回路１１は、負荷への出力電圧を設定する設定電圧値を生成する目標電圧生成部１３と、設定電圧値と出力電圧検出値との誤差をデジタル信号に変換して出力するＡ／Ｄ変換部１４と、この出力信号から制御量を演算するデジタル補償部１５と、この出力信号からスイッチング素子に対するＰＷＭ信号を生成して出力するＰＷＭ信号生成部１６とを備え、目標電圧生成部は、出力電圧検出値と、Ａ／Ｄ変換部の出力信号と、デジタル補償部の出力信号とから負荷の待機状態を検出し、待機状態を検出したときに設定電圧を待機状態以外の状態の第１設定電圧値より低い第２設定電圧値に切換える。【選択図】図１
2017099066.tif 000002
【特許請求の範囲】
【請求項１】
直流電力が供給されるトランスの一次巻線に接続したスイッチング素子と、該スイッチング素子をスイッチング制御する制御回路と、前記トランスの二次側に接続されて整流回路を介して出力電圧が供給される負荷とを備えるスイッチング電源装置であって、
前記出力電圧を検出して出力電圧検出値を出力する出力電圧検出部を備え、
前記制御回路は、
前記負荷への出力電圧を設定する設定電圧値を生成する目標電圧生成部と、
前記設定電圧値と前記出力電圧検出値との誤差をデジタル信号に変換して出力するＡ／Ｄ変換部と、
該Ａ／Ｄ変換部の出力信号から制御量を演算するデジタル補償部と、
該デジタル補償部の出力信号から前記スイッチング素子に対するＰＷＭ信号を生成して出力するＰＷＭ信号生成部とを備え、
前記目標電圧生成部は、前記出力電圧検出値と、前記Ａ／Ｄ変換部の出力信号と、前記デジタル補償部の出力信号とから待機状態を検出し、当該待機状態を検出したときに前記設定電圧値を前記待機状態以外の状態の第１設定電圧より低い第２設定電圧に切換えることを特徴とするスイッチング電源装置。
【請求項２】
前記制御回路は、前記トランスの一次側に配置されて当該トランスの一次側から動作電源が供給され、前記出力電圧検出部は、前記トランスに巻装された補助巻線を有し、該補助巻線の両端電圧から前記出力電圧を検出することを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記出力電圧検出部は、前記補助巻線の一端と接地との間に接続された分圧回路を有し、当該分圧回路の分圧電圧を前記出力電圧検出値として出力することを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
前記目標電圧生成部は、
前記出力電圧検出部から入力される出力電圧検出値を異なる第１閾値及び第２閾値とそれぞれ比較する第１比較器及び第２比較器と、
前記デジタル補償部の出力信号を異なる第３閾値及び第４閾値とそれぞれ比較する第３比較器及び第４比較器と、
前記出力電圧検出値が前記設定電圧値と等しいことを判定する電圧判定回路と、
前記第１比較器及び前記第３比較器の比較結果と前記電圧判定回路の判定結果に基づいて前記ＰＷＭ信号を計数するカウンタと、
該カウンタの計数値に基づいて継続時間を判定する時間判定回路と、
該時間判定回路の判定結果に基づいて前記第１設定電圧値と前記第２設定電圧値とを選択する選択回路と
を備えたことを特徴とする請求項１から３の何れか１項に記載のスイッチング電源装置。
【請求項５】
前記カウンタは、前記第１比較器、前記第３比較器及び前記電圧判定回路の出力信号の論理積信号で前記ＰＷＭ信号の計数を開始し、前記第２比較器、前記第４比較器及び前記時間判定回路の出力信号の論理積信号で計数を停止することを特徴とする請求項４に記載のスイッチング電源装置。
【請求項６】
前記カウンタは、前記第１比較器が前記出力電圧検出値が第１閾値圧値以上と判定し、前記第３比較器が前記デジタル補償部の出力信号が前記第３閾値以下と判定し、前記電圧判定回路が前記出力電圧検出値と前記設定電圧と等しいと判定したときに前記ＰＷＭ信号の計数を開始し、前記電圧判定回路が前記出力電圧検出値と前記設定電圧値とが異なると判定したときに計数を停止することを特徴とする請求項４に記載のスイッチング電源装置。
【請求項７】
前記時間判定回路は、前記カウンタの計数値が設定時間に相当する値に達したときに前記第１設定電圧値から前記第２設定電圧値に切り換える第１切換信号を出力し、第２比較器が前記出力電圧検出値が前記第２閾値以下と判定し、前記第４比較器が前記デジタル補償部の出力信号が前記第４閾値以上と判定し、当該時間判定回路が前記第１切換信号を出力しているときに、前記第２設定電圧値から前記第１設定電圧値に切り換える第２切換信号を出力することを特徴とする請求項４又は５に記載のスイッチング電源装置。
【請求項８】
前記第３比較器及び前記第４比較器は、前記第３閾値及び前記第４閾値を設定する第１補償器レジスタ及び第２補償器レジスタを備えていることを特徴とする請求項４から６の何れか１項に記載のスイッチング電源装置。
【請求項９】
前記制御回路は、前記トランスの一次巻線側の直流入力電圧を検出する入力電圧検出部を有し、該入力電圧検出部で検出した直流入力電圧に基づいて前記第１補償器レジスタ及び前記第２補償器レジスタの値を変更することを特徴とする請求項７に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷が待機状態のときに出力電圧設定値を低下させるスイッチング電源装置に関する。
【背景技術】
【０００２】
この種のスイッチング電源装置としては、図７に示す一次側制御フライバック方式のスイッチング電源装置が提案されている。このスイッチング電源装置は、入力端子１０１に入力される単相交流をＡＣ−ＤＣ変換回路１０２で直流に変換し、平滑コンデンサ１０３で平滑化してトランス１０４の一次巻線Ｌ１１の一端側に供給する。この一次巻線Ｌ１１の他端側は、スイッチング素子１０５及び抵抗１０６を介して接地されている。
トランス１０４の二次巻線Ｌ２に誘起される交流電圧は、整流ダイオード１０７で直流に変換され、出力コンデンサ１０８で平滑化されて出力電圧Ｖｏｕｔとして出力端子１０９に出力される。この出力端子１０９には、負荷１１０が接続されている。
【０００３】
また、トランス１０４に設けられた補助巻線Ｌ１２には、2次巻線電圧に対応する交流電圧が誘起される。この交流電圧は、整流ダイオード１１５で整流され、平滑コンデンサ１１６で平滑化されて一次側制御部１１７のＶＣＣ端子に供給される。さらに、補助巻線Ｌ１２の両端電圧が抵抗１１９，１２０で分圧されて一次側制御部１１７のＶＳ端子に供給される。
一次側制御部１１７は、二次側の整流ダイオード１０７が導通している期間のＶＳ端子電圧が出力電圧Ｖｏｕｔに比例することを利用して出力電圧Ｖｏｕｔを所望の電圧値Ｖｒｅｆに安定化させる。具体的には一次側制御部１１７は、誤差電圧増幅器１１７ａとＰＷＭ制御部１１７ｂとで出力される矩形波信号ＰＷＭの周波数又はデューティ比を制御して出力電圧を安定化させる。この矩形波信号ＰＷＭは駆動回路１１８に供給され、この駆動回路１１８でスイッチング素子１０５をスイッチング動作させる。
【０００４】
この回路方式は、出力電圧Ｖｏｕｔをフィードバック制御するためのフォトカプラ等の絶縁素子が不要であり、部品点数を削減できる利点を持つことが知られている。
この回路方式では、一次側制御部１１７でＶＳ端子電圧を検出するため、定期的にスイッチング動作を行い、二次側の整流ダイオード１０７を導通させることで出力電圧Ｖｏｕｔの状態を監視する。しかしながら、スイッチング電源装置が無負荷の場合には、スイッチング動作により整流ダイオード１０７が導通期間では出力コンデンサ１０８が充電されるのに対し、非導通期間では理想的には損失経路がないため、出力コンデンサ１０８に充電されたエネルギーは放電されず出力電圧Ｖｏｕｔが上昇し続けてしまう問題がある。
【０００５】
そのため、図７に示すように、出力コンデンサ１０８と並列に放電用抵抗１２１を接続することで、出力電圧Ｖｏｕｔの上昇を抑制している。しかし、この放電用抵抗１２１の抵抗値Ｒｄによる損失（Ｖｏｕｔ２／Ｒｄ）は負荷電流が流れていない待機時にも発生する。このため、低待機電力の観点から放電用抵抗１２１の抵抗値Ｒｄを極力大きくすることが求められる。
放電用抵抗１２１の抵抗値Ｒｄを大きくしても出力電圧Ｖｏｕｔの上昇を抑えるには、出力コンデンサ１０８の放電期間に相当する整流ダイオード１０７の非導通期間を十分長くする必要がある。この場合、出力電圧の状態を監視する間隔も長くなり、入力変動や負荷変動などの外乱発生時に出力電圧制御が遅れる問題が生じる。一方では、スイッチング素子のオン時間を短くすることで整流ダイオード１０７の導通期間も短くして出力電圧Ｖｏｕｔの上昇を抑える手段もある。この手段では、スイッチング素子の制御端子電圧は閾値まで上昇せずスイッチング素子が導通しないという新たな問題が生じ得る。
【０００６】
そこで、待機電力削減の別の手段として待機時に出力電圧Ｖｏｕｔを低下させる方法がとられる。この手段では、放電用抵抗１２１の抵抗値Ｒｄの損失（Ｖｏｕｔ２／Ｒｄ）を低減することができる。更には、図７のように補助巻線Ｌ１２から整流ダイオード１１５を介して一次側制御部１１７の電源電圧Ｖｃｃを供給する構成においては電源電圧Ｖｃｃも低下するため、一次側制御部１１７の消費電流がＩｃｃである場合に、一次側制御部１１７の損失（Ｖｃｃ×Ｉｃｃ）が低減できる。
この出力電圧を低下させる従来技術として、例えば特許文献１に記載された電源供給回路が提案されている。この特許文献１に記載された電源供給回路では、トランスの二次側に接続された二次整流部の出力をフィードバック部に供給し、このフィードバック部に制御部からフードバック定数を切り換える切り換え信号を供給することにより、シャントレギュレータの分圧抵抗の抵抗値を変化させている。
【０００７】
前記電源供給回路は、負荷が動作状態であるとき、二次整流部側の２つの抵抗と接地側の１つの抵抗との３つの抵抗を使用してシャントレギュレータに供給する電圧を低い値に制御する。一方、待機状態またはスリープ状態であるときには二次整流部側の１つの抵抗をバイパスしてシャントレギュレータに供給する電圧を高い値に制御する。すると、トランスの一次側巻線に接続されたスイッチング素子のスイッチング周波数が低下し、トランスの二次側の二次整流部から出力される出力電圧が低下する。
また、特許文献２には、フィードバック回路のフィードバック信号を生成するための電流経路として第１の電流経路と第２の電流経路との２つの電流経路を設けたスイッチング電源回路が開示される。この電源回路は、Ｐ−ＯＮ時にフィードバック回路へ入力されるＰ−ＯＮ−Ｈ信号がオン状態となり、第１の電流経路の電流を使用せず、第２の電流経路の電流でスイッチング素子を駆動する。このとき低レベルのフィードバック信号が生成され、このフィードバック信号がフォトカプラを介して一次側の制御回路に供給されることでトランスの二次側の出力電圧を高電圧に制御する。一方、スタンバイ時にはＰ−ＯＮ−Ｈ信号を入力させないで、第１の電流経路と第２の電流経路の双方に電流を流し、双方の電流経路の電流でスイッチング素子を駆動する。このとき高レベルのフィードバック信号が生成され、このフィードバック信号をフォトカプラを介して１一次側の制御回路に供給することでトランスの二次側の出力電圧を低電圧に切り換える。
【０００８】
さらに、特許文献３に記載のスイッチング電源装置は、トランスの二次巻線に発生するパルス電圧のデューティをデューティ検出回路で検出する。この電源装置は、パルス信号のデューティが予め定められたデューティ未満になった場合に、フォトカプラを介して一次側の制御回路に供給するフィードバック信号を変化させて、トランスの二次側の出力電圧を低下させるようにしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−９７７９２号公報
【特許文献２】特開２０１２−２３５６１８号公報
【特許文献３】特開２０１３−４６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献１〜３に記載されたスイッチング電源装置は、トランスの二次側の出力電圧を検出して生成されるフィードバック信号がフォトカプラを介してトランスの一次側に接続された制御回路に供給されている。つまり、この種の電源装置は、一次側と二次側とを絶縁するためフォトカプラ等の絶縁素子が必要となるという課題がある。
そこで、本発明は、上記従来例の課題に着目してなされたものであり、絶縁素子を使用することなく、負荷の動作状態が待機状態であるときに出力電圧を切り換えることができるスイッチング電源装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係るスイッチング電源装置の一態様は、直流電力が供給されるトランスの一次巻線に接続したスイッチング素子と、このスイッチング素子をスイッチング制御する制御回路と、トランスの二次側に接続されて整流回路を介して出力電圧が供給される負荷とを備えるスイッチング電源装置であって、制御回路は、出力電圧を検出して出力電圧検出値を出力する出力電圧検出部と、負荷への出力電圧を設定する目標電圧値を生成する目標電圧生成部と、目標電圧値と出力電圧検出値との誤差をデジタル信号に変換して出力するＡ／Ｄ変換部と、このＡ／Ｄ変換部の出力信号から制御量を演算するデジタル補償部と、このデジタル補償部の出力信号からスイッチング素子に対するＰＷＭ信号を生成して出力するＰＷＭ信号生成部とを備え、目標電圧生成部は、出力電圧検出値と、Ａ／Ｄ変換部の出力信号と、デジタル補償部の出力信号とから負荷の待機状態を検出し、待機状態を検出したときに目標電圧値を待機状態以外の状態の第１設定電圧値より低い第２設定電圧値に切換えるようにしている。
【発明の効果】
【００１２】
本発明の一態様によれば、出力電圧検出値と、Ａ／Ｄ変換部の出力信号と、デジタル補償部の出力信号とから負荷の待機状態を検出することができ、絶縁素子を使用したフィードバック信号系を設けることなくトランス二次側の出力電圧を切り換えて制御することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るスイッチング電源装置の第１の実施形態を示すブロック図である。
【図２】図１の目標電圧生成部の具体的構成を示すブロック図である。
【図３】図２の目標電圧生成部の動作を示すタイミングチャートである。
【図４】本発明に係るスイッチング電源装置の第２の実施形態を示すブロック図である。
【図５】図４の目標電圧生成部の具体的構成を示すブロック図である。
【図６】本発明に係るスイッチング電源装置の第３の実施形態を示すブロック図である。
【図７】従来のスイッチング電源装置を示すブロック図である。
【図８】二次側出力電圧検出部を示すブロック図である。
【図９】二次側出力電圧検出部の他の例を示すブロック図である。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下、本発明の一の実施の形態に係るスイッチング電源御装置について図面を参照して説明する。
【００１５】
スイッチング電源装置の全体構成は、図１に示すように、外部の交流電源に接続される交流入力端子１を有し、この交流入力端子１が交流電力を直流電力に変換するＡＣ−ＤＣ変換回路２に接続されている。このＡＣ−ＤＣ変換回路２の正極出力端子及び負極出力端子間に平滑コンデンサ３が接続されている。平滑コンデンサ３の正極側がフライバックトランス４の一次巻線Ｌ１１の一端に接続されている。一次巻線Ｌ１１の他端は例えばＰチャネルの接合形ＦＥＴ（Field-Effect Transistor）で構成されるスイッチング素子５のソースに接続されている。スイッチング素子５のドレインは、抵抗６を介して接地されている。
【００１６】
スイッチング素子５のゲートは、駆動回路１０に接続され、この駆動回路１０は制御回路１１のＰＷＭ端子に接続されている。駆動回路１０は、制御回路１１のＰＷＭ端子から出力されるＰＷＭ信号ＳＰＷＭによってスイッチング素子５をスイッチング動作するゲート信号を出力する。
制御回路１１は、集積回路により構成され、ＰＷＭ端子の他、ＶＨ端子、内部電源生成用のＶＣＣ端子、出力電圧検出用のＶＳ端子、ＧＮＤ端子などを備えている。
制御回路１１のＶＨ端子は、交流入力端子１及びＡＣ−ＤＣ変換回路２間に整流用ダイオード１７，１８及び電流制限抵抗１９を介して接続されている。
【００１７】
制御回路１１のＶＣＣ端子は、コンデンサ２１の正極端子およびダイオード２２のカソード端子に接続され、コンデンサ２１の負極端子は接地されている。ダイオード２２のアノード端子は、トランス４に巻装された補助巻線Ｌ１２の一端に接続され、補助巻線Ｌ１２の他端は接地されている。コンデンサ２１、ダイオード２２および補助巻線Ｌ１２は、補助巻線Ｌ１２に生起された交流電圧を直流電源電圧に変換する制御回路１１の電源回路２３を構成している。
制御回路１１のＶＳ端子は、トランス４の二次側の出力電圧Ｖｏｕｔに相当する信号を入力するように、補助巻線Ｌ１２の端子間電圧が入力される出力電圧検出部２４に接続されている。この出力電圧検出部２４は、補助巻線Ｌ１２の一端と接地との間に直列に接続された分圧抵抗２５及び２６を有し、分圧抵抗２５及び２６の中間接続点の出力電圧検出値Ｖｄｏｕｔが制御回路１１のＶＳ端子に入力される。
【００１８】
トランス４は、二次巻線Ｌ２を有し、その一端は、整流ダイオード３１のアノード端子に接続されている。整流ダイオード３１のカソード端子は、平滑コンデンサ３２の正極端子に接続され、平滑コンデンサ３２の負極端子は、二次巻線Ｌ２の他端に接続され、かつ接地されている。二次巻線Ｌ２、整流ダイオード３１および平滑コンデンサ３２は、二次巻線Ｌ２に生起された交流電圧を直流電圧に変換する回路を構成し、スイッチング電源装置の出力回路を構成している。平滑コンデンサ３２の正極端子は、出力端子３４を介して負荷３５に接続されている。
【００１９】
また、平滑コンデンサ３２と並列に放電用抵抗３３が接続され、この放電用抵抗３３と並列に待機状態検出用抵抗３６及びスイッチ３７を直列に接続した動作時放電回路３８が接続されている。スイッチ３７は負荷３５から出力される負荷状態信号Ｓｔｂによって動作状態でオン状態に、待機状態でオフ状態に制御される。ここで、スイッチ３７をオフ状態としたときの出力電流Ｉｏｕｔは、抵抗３３を流れる電流Ｉｒｄ１と負荷３５の待機電流Ｉｓｔｂとの加算値（Ｉｏｕｔ＝Ｉｒｄ１＋Ｉｓｔｂ）である。後述するようにデジタル補償部１５のデジタル出力Ｄｎ(n)は待機判定値となる第３閾値Ｄｎ＿ｓｔｂ１以下まで低下する。この判定での誤動作を防止するために、Ｉｒｄ１≪（Ｉｒｄ１＋Ｉｒｄ２）とすべきで、動作時放電回路３８の抵抗３６の抵抗値Ｒｄ２は、放電用抵抗３３の抵抗値Ｒｄ１に対して１桁以上低い抵抗値とすることが望ましい。
【００２０】
次に、制御回路１１の具体的構成について説明する。制御回路１１は、サンプルホールド（Ｓ／Ｈ）回路１２、目標電圧生成部１３、Ａ／Ｄ変換部１４、デジタル補償部１５及びＰＷＭ信号生成部１６を備えている。
サンプルホールド回路１２は、ＶＳ端子から入力される出力電圧検出値Ｖｄｏｕｔを所定周期でサンプリングして保持し、保持したサンプルホールド電圧ＶＳＨをＡ／Ｄ変換部１４に出力する。
目標電圧生成部１３は、トランス４の二次側から出力される出力電圧Ｖｏｕｔの目標値を設定するものである。目標電圧生成部１３には、サンプルホールド回路１２から出力されるサンプルホールド電圧ＶＳＨ、Ａ／Ｄ変換部１４から出力される誤差電圧ｅ(n)、デジタル補償部１５から出力されるデジタル出力Ｄｎ(n)及びＰＷＭ信号生成部１６から出力されるＰＷＭ信号ＳＰＷＭが入力される。目標電圧生成部１３は、これらの信号に基づいて第１設定電圧値Ｖｒｅｆ１及び第２設定電圧値Ｖｒｅｆ２を選択して出力電圧設定値ＶｒｅｆとしてＡ／Ｄ変換部１４に出力する。
【００２１】
Ａ／Ｄ変換部１４は、サンプルホールド回路１２から入力されるサンプルホールド電圧ＶＳＨと目標電圧生成部１３から入力される出力電圧設定値Ｖｒｅｆとの誤差をデジタル変換したデジタル出力ｅ(n)をデジタル補償部１５に出力する。
デジタル補償部１５は、Ａ／Ｄ変換部１４から入力されるデジタル出力ｅ(n)に基づいて例えば下記（１）式で表されるＰＩ（比例・積分）制御演算を行って制御量Ｄｎ(n)を演算する。演算した制御量Ｄｎ(n)（n）は、ＰＷＭ信号生成部１６へ出力される。
Ｄｎ(n)＝Ｄｎ(n-1)＋Ｃ０＊ｅ(n)−Ｃ１＊ｅ(n-1)    ・・・（１）
Ｄｎ(n)：現在のスイッチング周期でのデジタル補償部出力
Ｄｎ(n-1)：前回のスイッチング周期でのデジタル補償部出力
ｅ(n)：現在のスイッチング周期でのデジタル誤差を表すデジタル出力
ｅ(n-1)：前回のスイッチング周期でのデジタル誤差を表すデジタル出力
Ｃ０：演算係数１
Ｃ１：演算係数２
【００２２】
ＰＷＭ信号生成部１６は、デジタル補償部１５から入力されるデジタル出力に基づくデューティ比のＰＷＭ信号ＳＰＷＭを生成し、生成したＰＷＭ信号ＳＰＷＭを駆動回路１０に出力する。
したがって、駆動回路１０によって、スイッチング素子５がＰＷＭ信号ＳＰＷＭに応じてオン・オフ制御される。
【００２３】
次に、目標電圧生成部１３の具体的構成について図２を伴って説明する。目標電圧生成部１３は、サンプルホールド回路１２からサンプルホールド電圧Ｖｓｈが入力される第１比較器４１及び第２比較器４２と、デジタル補償部１５のデジタル出力Ｄｎ(n)が入力される第３比較器４３及び第４比較器４４と、Ａ／Ｄ変換部１４のデジタル出力ｅ(n)が入力されるゼロ判定回路４５とを備えている。
第１比較器４１の非反転入力端子にはサンプルホールド電圧Ｖｓｈが入力され、反転入力端子には第１閾値電圧Ｖｓｈ＿ｓｔｂ１が入力される。第１比較器４１は、Ｖｓｈ＜Ｖｓｈ＿ｓｔｂ１であるときに低レベルとなり、Ｖｓｈ≧Ｖｓｈ＿ｓｔｂ１であるときに高レベルとなる比較判定信号Ｓａ１を出力する。
【００２４】
第２比較器４２の非反転入力端子には第１閾値電圧Ｖｓｈ＿ｓｔｂ１より低い第２閾値電圧Ｖｓｈ＿ｓｔｂ２が入力され、反転入力端子にはサンプルホールド電圧Ｖｓｈが入力される。第２比較器４は、Ｖｓｈ＞Ｖｓｈ＿ｓｔｂ２であるときに低レベルとなり、Ｖｓｈ≦Ｖｓｈ＿ｓｔｂ２であるときに高レベルとなる比較判定信号Ｓａ２を出力する。
第３比較器４３の非反転入力端子には待機状態判定値となる第３閾値Ｄｎ＿ｓｔｂ１が入力され、反転入力端子にはデジタル出力Ｄｎ(n)が入力される。第３比較器４３は、Ｄｎ(n)＞Ｄｎ＿ｓｔｂ１であるときに低レベルとなり、Ｄｎ(n)≦Ｄｎ＿ｓｔｂ１であるときに高レベルとなる比較判定信号Ｓａ３を出力する。
【００２５】
第４比較器４４の非反転入力端子にはデジタル出力Ｄｎ(n)が入力され、反転入力端子には待機状態判定値となる第４閾値Ｄｎ＿ｓｔｂ２が入力される。第４比較器４４は、Ｄｎ(n)≧Ｄｎ＿ｓｔｂ２であるときに高レベルとなり、Ｄｎ(n)＜Ｄｎ＿ｓｔｂ１であるときに低レベルとなる比較判定信号Ｓａ４を出力する。
ゼロ判定回路４５には、Ａ／Ｄ変換部１４のデジタル出力ｅ(n)が入力され、このデジタル出力ｅ(n)がゼロであるときに高レベルとなり、ゼロ以外であるときに低レベルとなる判定信号Ｓｂを出力する。
【００２６】
また、目標電圧生成部１３は、第１論理積回路４６ａ、第２論理積回路４６ｂ、遅延回路４７、カウンタ４８、時間判定回路４９及びスイッチ回路５０を備えている。
第１論理積回路４６ａには、第１比較器４１の比較判定信号Ｓａ１、第３比較器４３の比較判定信号Ｓａ３及びゼロ判定回路４５の判定信号Ｓｂが入力される。第１論理積回路４６ａは、これら信号Ｓａ１、Ｓａ３及びＳｂの全てが高レベルであるときに高レベルとなり、それ以外のときに低レベルとなる第１論理積信号Ｓｃ１を出力する。
第２論理積回路４６ｂには、第２比較器４２の比較判定信号Ｓａ２、第４比較器４４の比較判定信号Ｓａ４及び時間判定回路４９の判定信号Ｓｅが入力される。第２論理積回路４６ｂは、これら信号Ｓａ２、Ｓａ３及びＳｅの全てが高レベルであるときに高レベルとなり、それ以外のときに低レベルとなる第２論理積信号Ｓｃ２を出力する。
【００２７】
遅延回路４７には、ＰＷＭ信号生成部１６から出力されるＰＷＭ信号ＳＰＷＭが入力される。遅延回路４７は、このＰＷＭ信号ＳＰＷＭを所定時間遅延させた遅延パルス信号Ｓｐｄを出力する。
カウンタ４８のＩＮ端子には、第１論理積回路４６ａから出力される第１論理積信号Ｓｃ１が入力され、ＣＬＫ端子には遅延回路４７の遅延パルス信号Ｓｐｄが入力され、負論理のＲＢ端子にはゼロ判定回路４５の判定信号Ｓｂが入力される。このカウンタ４８は、第１論理積信号Ｓｃ１が高レベルであるとき、遅延パルス信号Ｓｂｄのパルスが入力される毎にカウントアップした計数値をＯＵＴ端子から出力し、判定信号Ｓｂが低レベルとなると計数を停止して計数値をリセットする。
【００２８】
時間判定回路４９には、カウンタ４８の計数値Ｓｄが入力される。時間判定回路４９は、この計数値Ｓｄが予め設定した設定時間に対応する設定値Ｔｃｎｔ未満であるときに低レベルとなり、計数値Ｓｄが設定値Ｔｃｎｔに達すると高レベルとなる判定信号Ｓｅを出力する。
スイッチ回路５０に入力側に所定値の第１設定電圧値Ｖｒｅｆ１とこの第１設定電圧値Ｖｒｅｆ１より低い電圧の第２設定電圧値Ｖｒｅｆ２とが入力される。スイッチ回路５０には、時間判定回路４９の判定信号Ｓｅが入力される。スイッチ回路５０は、判定信号Ｓｅが低レベルであるときに第１設定電圧値Ｖｒｅｆ１を選択し、出力端子から設定電圧値ＶｒｅｆとしてＡ／Ｄ変換部１４に出力する。一方、スイッチ回路５０は、判定信号Ｓｅが高レベルであるときに第２設定電圧値Ｖｒｅｆ２を選択して出力端子から設定電圧値ＶｒｅｆとしてＡ／Ｄ変換部１４に出力する。
【００２９】
この目標電圧生成部１３では、負荷３５が動作状態であるか待機状態であるかをデジタル補償部１５のデジタル出力Ｄｎ(n)に基づいて判別する。目標電圧生成部１３は、待機状態で、Ａ／Ｄ変換部１４のデジタル出力ｅ(n)がゼロとなる状態を所定時間継続したときに、トランス４の二次側の出力電圧Ｖｏｕｔの目標値とする出力設定電圧値Ｖｒｅｆを高い第１設定電圧値Ｖｒｅｆ１から低い第２設定電圧値Ｖｒｅｆ２に切り換える。一方、負荷３５が動作状態に復帰すると目標電圧生成部１３は、設定電圧値Ｖｒｅｆを第１設定電圧値Ｖｒｅｆ１に復帰させる。
【００３０】
次に、上記第１の実施形態の動作を図３に示すタイミングチャートを使用して説明する。
今、時点ｔ１で、負荷３５が安定動作状態であり、負荷３５から出力される状態信号Ｓｔｂが図３（ａ）に示すように高レベルである状態では、トランス４の二次側の動作時放電回路３８のスイッチ３７がオン状態となっている。このため、トランス４の二次側から出力される出力電流Ｉｏｕｔは、図３（ｂ）に示すように、抵抗３３を通る電流Ｉｒｄ１と、抵抗３６を通る電流Ｉｒｄ２と、負荷３５に流れる負荷電流Ｉｌｏａｄとを加算した下記（２）式で表される電流となる。
【００３１】
Ｉｏｕｔ＝Ｉｒｄ１＋Ｉｒｄ２＋Ｉｌｏａｄ  ・・・（２）
この負荷３５の安定動作状態では、スイッチング素子５が比較的高周波数でスイッチング動作されて出力端子３４から出力される出力電圧Ｖｏｕｔは、図３（ｄ）に示すように比較的高い安定動作電圧Ｖｏｕｔ＿ｓｔｄに制御されている。
このため、出力電圧検出部２４で検出した出力電圧検出値Ｖｄｏｕｔは、出力電圧Ｖｏｕｔに比例したものとなる。この出力電圧検出値Ｖｄｏｕｔを制御回路１１のサンプルホールド回路１２でサンプルホールドしたサンプルホールド電圧Ｖｓｈも図３（ｅ）に示すように第１閾値Ｖｓｈ＿ｓｔｂ１より高い電圧となる。
【００３２】
このとき、目標電圧生成部１３のから出力される設定電圧値Ｖｒｅｆが図３（ｃ）に示すようにサンプルホールド電圧Ｖｓｈに相当する高電圧の第１設定電圧値Ｖｒｅｆ１となっており、Ａ／Ｄ変換部１４から出力されるデジタル出力ｅ(n)が図３（ｌ）に示すようにゼロとなっており、デジタル補償部１５から出力されるデジタル出力Ｄｎ(n)が図３（ｍ）に示すように第３閾値Ｄｎ＿ｓｔｂ１より高い値となっているものとする。
この状態では、目標電圧生成部１３の第１比較器４１からは図３（ｆ）に示すように高レベルの比較判定信号Ｓａ１が出力される。また、ゼロ判定回路４５からも図３（ｈ）に示すように高レベルの判定信号Ｓｂが出力される。さらに第３比較器４３からは図３（ｇ）に示すように低レベルの比較判定信号Ｓａ３が出力される。このため、第１論理積回路４６ａから出力される第１論理積信号Ｓｃ１は図３（ｉ）に示すように低レベルとなる。また、カウンタ４８のカウント値は図３（ｊ）に示すようにゼロを維持する。
【００３３】
したがって、時間判定回路４９の判定信号Ｓｅも図３（ｋ）に示すように、低レベルとなる。したがって、スイッチ回路５０で図３（ｃ）に示すようにサンプルホールド電圧Ｖｓｈに相当する高い電圧の第１設定電圧値Ｖｒｅｆ１が選択される。この第１設定電圧値Ｖｒｅｆ１が出力電圧Ｖｏｕｔの目標値となる設定電圧値ＶｒｅｆとしてＡ／Ｄ変換部１４に出力される。
この負荷３５の安定動作状態から時点ｔ２で負荷電流Ｉｌｏａｄが図３（ｂ）に示すように減少し、時点ｔ３で待機状態となると、出力電流Ｉｏｕｔが図３（ｂ）に示すように、抵抗３３を通る電流Ｉｒｄ１、抵抗３６及びスイッチ３７を通る電流Ｉｒｄ２及び負荷３５の待機電流Ｉｓｔｂを加算した低電流となる。
【００３４】
その後、時点ｔ４で、負荷３５がスイッチング電源装置に対して待機状態への切替を指令する状態信号ｓｔｄを図３（ａ）に示すように高レベルから低レベルに切り換えると、動作時放電回路３８のスイッチ３７がオフ状態となる。このため抵抗３６を流れる電流Ｉｒｄ２が遮断される。また、出力電流Ｉｏｕｔは図３（ｂ）に示すように抵抗３３を流れるＩｒｄ１と負荷３５の待機電流Ｉｓｔｂとを加算した最小電流値となる。
この時点ｔ４では、出力端子３４の出力電圧Ｖｏｕｔは、図３（ｄ）に示すように僅かに上昇する。これに応じて、サンプルホールド回路１２のサンプルホールド電圧Ｖｓｈは図３（ｅ）に示すように僅かに上昇する。このとき目標電圧生成部１３から出力される設定電圧値Ｖｒｅｆは図３（ｃ）に示すように高い第１設定電圧値Ｖｒｅｆ１を維持しているので、Ａ／Ｄ変換部１４から出力される両者の差電圧であるデジタル出力ｅ(n)が図３（ｌ）に示すように０よりも低い値となる。
【００３５】
このため、第１論理積回路４６ａの第１論理積信号Ｓｃ１は図３（ｉ）に示すように低レベルを維持し、カウンタ４８はリセット状態を維持し、時間判定回路４９もリセット状態を維持してスイッチ回路５０で第１設定電圧値Ｖｒｅｆ１を選択する状態が維持される。
その後、時点ｔ５で、デジタル補償部１５のデジタル出力Ｄｎ(n)が図３（ｍ）に示すように第３閾値Ｄｎ＿ｓｔｂ１以下に低下すると、第３比較器４３の比較判定信号Ｓａ３が図３（ｇ）に示すように、低レベルから高レベルに反転する。この状態では、ゼロ判定回路４５の判定信号が低レベルを維持しているので、第１論理積回路４６ａの第１論理積信号Ｓｃ１は図３（ｉ）に示すように低レベルを維持する。
【００３６】
ところが、時点ｔ６で出力電圧Ｖｏｕｔが図３（ｄ）に示すように安定出力電圧Ｖｏｕｔ＿ｓｔｄに復帰すると、サンプルホールド回路１２のサンプルホールド電圧Ｖｓｈも図３（ｅ）に示すように、時点ｔ４以前の値に復帰する。このため、Ａ／Ｄ変換部１４のデジタル出力ｅ(n)は図３（ｌ）に示すようにゼロとなり、第１論理積回路４６ａの第１論理積信号Ｓｃ１が図３（ｉ）に示すように低レベルから高レベルに反転する。
カウンタ４８は、遅延回路４７から入力される遅延パルス信号Ｓｐｄのカウントを開始し、以後カウンタ４８の計数値Ｓｄがカウントアップされる。しかしながら、時間判定回路４９では計数値Ｓｄが所定時間に対応する設定値Ｔｃｎｔに達するまでは判定信号Ｓｅが図３（ｋ）に示すように低レベルを維持する。このためスイッチ回路５０は高い第１設定電圧値Ｖｒｅｆ１を選択した状態を維持する。
【００３７】
その後、時点ｔ７で、カウンタ４８の計数値Ｓｄが時間判定回路４９の設定値Ｔｃｎｔに達すると、時間判定回路４９の判定信号Ｓｅが図３（ｋ）に示すように低レベルから高レベルに反転する。これによって、スイッチ回路５０は図３（ｃ）に示すように第１設定電圧値Ｖｒｅｆ１より低い第２設定電圧値Ｖｒｅｆ２を選択する。この第２設定電圧値Ｖｒｅｆ２が設定電圧値ＶｒｅｆとしてＡ／Ｄ変換部１４に出力される。
このため、Ａ／Ｄ変換部１４から出力されるデジタル出力ｅ(n)が図３（ｌ）に示すように最小出力値まで大きく減少する。また、ゼロ判定回路４５の判定信号は図３（ｈ）に示すように低レベルとなる。このため第１論理積回路４６ａの第１論理積信号Ｓｃ１は図３（ｉ）に示すように高レベルから低レベルに反転する。
【００３８】
これと同時に、ゼロ判定回路４５の判定信号ＳｂがカウンタのＲＢ端子に入力されるので、カウンタ４８がリセットされる。
この状態では、トランス４の二次側の出力端子３４の出力電圧Ｖｏｕｔが減少し、これに応じてサンプルホールド電圧Ｖｓｈも図３（ｅ）に示すように減少する。一方、第２閾値電圧Ｖｓｈ＿ｓｔｂ２よりは高い状態を維持し、第２比較器４２の比較判定信号Ｓａ２は図３（ｎ）に示すように低レベルを維持している。
その後、時点ｔ８で、サンプルホールド電圧Ｖｓｈが図３（ｅ）に示すように第１閾値電圧Ｖｓｈ＿ｓｔｂ１以下になると、第１比較器４１から出力される比較判定信号Ｓａ１が図３（ｆ）に示すように高レベルから低レベルに反転する。
【００３９】
さらに、時点ｔ９で、サンプルホールド電圧Ｖｓｈが図３（ｅ）に示すように第２閾値電圧Ｖｓｈ＿ｓｔｂ２以下になると、第２比較器４２から出力される比較判定信号Ｓａ２が図３（ｎ）に示すように低レベルから高レベルに反転する。この時点ｔ９では、第４比較器４４から出力される比較判定信号Ｓａ４が図３（ｏ）に示すように低レベルである。このため第２論理積回路４６ｂの第２論理積信号Ｓｃ１は図３（ｐ）に示すように低レベルを維持する。また、時間判定回路４９はリセットされることなく判定信号Ｓｅが高レベルを維持し、スイッチ回路５０で第２設定電圧値Ｖｒｅｆ２の選択を継続する。
【００４０】
その後、時点ｔ１０でＡ／Ｄ変換部１４のデジタル出力ｅ(n)がゼロに戻って、ゼロ判定回路４５の判定信号Ｓｂが図３（ｈ）に示すように高レベルに復帰する。このとき、第１比較器４１の比較判定信号Ｓａ１は図３（ｆ）に示すように低レベルを維持する。このため、第１論理積回路４６ａの第１論理積信号Ｓｃ１は図３（ｉ）に示すように低レベルを維持する。
その後、時点ｔ１１で負荷３５が動作状態に移行し、状態信号ｓｔｄを図３（ａ）に示すように低レベルから高レベルに反転すると、これに応じてトランス４の二次側の動作時放電回路３８のスイッチ３７がオン状態に復帰する。
【００４１】
このため、トランス４の二次側の出力電流Ｉｏｕｔが図３（ｂ）に示すように抵抗３６及びスイッチ３７を流れる電流Ｉｒｄ２分ステップ状に増加する。その後、時点ｔ１２でトランス４の二次側の出力端子３４の出力電圧Ｖｏｕｔが図３（ｄ）に示すように増加を開始する。したがって、サンプルホールド回路１２のサンプルホールド電圧Ｖｓｈも図３（ｅ）に示すように増加を開始する。
このため、デジタル補償部１５から出力されるデジタル出力Ｄｎ(n)も図３（ｍ）に示すように増加を開始する。
【００４２】
その後、時点ｔ１２で、デジタル補償部１５から出力されるデジタル出力Ｄｎ(n)が図３（ｍ）に示すように第４閾値Ｄｎ＿ｓｔｂ２以上となると、第４比較器４４の比較判定信号Ｓａ４が図（ｏ）に示すように低レベルから高レベルに反転する。この時点ｔ１２では、第２比較器４２の比較判定信号Ｓａ２が図３（ｎ）に示すように高レベルを維持している。また、時間判定回路４９の判定信号Ｓｅは図３（ｋ）に示すように高レベルを維持している。このため、第２論理積回路４６ｂの第２論理積信号Ｓｃ２は図３（ｐ）に示すように低レベルから高レベルに反転する。
【００４３】
すると時間判定回路４９がリセットされて、判定信号Ｓｅが図３（ｋ）に示すように、高レベルから低レベルに反転する。これに応じてスイッチ回路５０で図３（ｃ）に示すように第２設定電圧値Ｖｒｅｆ２に代えて高い第１設定電圧値Ｖｒｅｆ１が選択される。このため、Ａ／Ｄ変換部１４のデジタル出力ｅ(n)が図３（ｌ）に示すように最大出力値まで増加する。またデジタル補償部１５のデジタル出力Ｄｎ(n)も図３（ｍ）に示すように増加を継続する。これに応じてＰＷＭ信号生成部１６から出力されるＰＷＭ信号ＳＰＷＭのデューティ比が増加して出力電圧Ｖｏｕｔが図３（ｄ）に示すように増加する。
【００４４】
また、第２論理積回路４６ｂの第２論理積信号Ｓｃ２は図３（ｐ）に示すように瞬間的に低レベルに復帰する。
その後、時点ｔ１３でサンプルホールド電圧Ｖｓｈが図３（ｅ）に示すように第２閾値電圧Ｖｓｈ＿ｓｔｂ２以上となる。このため、第２比較器４２の比較判定信号Ｓａ２が図３（ｎ）に示すように低レベルに復帰する。次いで時点ｔ１４で、デジタル補償部１５のデジタル出力Ｄｎ(n)が図３（ｍ）に示すように第３閾値Ｄｎ＿ｓｔｂ１以上となる。このため、第３比較器４３の比較判定信号Ｓａ３は図３（ｇ）に示すように低レベルに復帰する。
【００４５】
その後、出力電圧Ｖｏｕｔが増加してサンプルホールド電圧Ｖｓｈが時点ｔ１５で第１閾値電圧Ｖｓｈ＿ｓｔｂを以上となると第１比較器４１の比較判定信号Ｓａ１が図３（ｆ）に示すように高レベルに復帰する。
その後、時点ｔ１６でＡ／Ｄ変換部１４のデジタル出力ｅ(n)がゼロに復帰すると、ゼロ判定回路４５の判定信号Ｓｂが図３（ｈ）に示すように高レベルに復帰する。このとき、第１論理積回路４６ａの第１論理積信号は低レベルを維持している。また、カウンタ４８は計時停止状態を維持する。時間判定回路４９の判定信号Ｓｅも図３（ｋ）に示すように低レベルを維持する。このためスイッチ回路５０は高い第１設定電圧値Ｖｒｅｆ１を選択する状態を維持する。
【００４６】
その後、時点ｔ１７で負荷電流Ｉｌｏａｄが増加することにより出力電流Ｉｏｕｔが増加する。次いで時点ｔ１８で負荷電流Ｉｌｏａｄが最大となって時点ｔ１の状態に復帰する。
なお、負荷３５が動作状態から待機状態となった後にカウンタ４８の計数値が時間判定回路４９の設定値Ｔｃｎｔに達しない状態で、動作状態に移行した場合には、時間判定回路４９の判定信号Ｓｅが低レベルを維持する。このため、高い第１設定電圧値Ｖｒｅｆ１から低い第２設定電圧値Ｖｒｅｆ２への切り換えは行なわれない。
【００４７】
このように、第１の実施形態によると、トランス４の二次側の出力電圧Ｖｏｕｔに対応する電圧をトランス４の補助巻線Ｌ１２に誘起される電圧として出力電圧検出部２４で分圧して検出する。また、トランス４の二次側に動作時放電回路３８を設け、トランス４の二次側の平滑コンデンサ３２の放電電流路を形成する。負荷３５は、自身で待機状態に移行する際に、動作時放電回路３８を平滑コンデンサ３２から切り離して非作動状態とする。一方、出力電圧検出部２４から出力される出力電圧検出値Ｖｄｏｕｔをサンプルホールドしたサンプルホールド電圧Ｖｓｈと、このサンプルホールド電圧Ｖｓｈと出力電圧設定値Ｖｒｅｆとの差をデジタル値に変換するＡ／Ｄ変換部１４のデジタル出力ｅ(n)と、このデジタル出力ｅ(n)を補償するデジタル補償部１５のデジタル出力Ｄｎ(n)とを目標電圧生成部１３に入力する。この目標電圧生成部１３で、負荷３５の動作状態と待機状態とを判別して出力電圧設定値Ｖｒｅｆを高い第１設定電圧から低い第２設定電圧に切り換える。
【００４８】
したがって、トランス二次側の負荷３５の状態を、フォトカプラ等の絶縁素子を使用することなく、トランスの補助巻線の端子間電圧によって判断して出力電圧設定値Ｖｒｅｆを切り換えることができ、部品点数を少なくすることができるとともに、簡易な構成を有するスイッチング電源装置を提供することができる。
ちなみに、出力電圧設定値を切り換える目標電圧生成部１３を設けない場合には、前述した図７の従来例の構成において、図８及び図９に示すように、フィードバック制御系にフォトカプラを設ける必要がある。
【００４９】
すなわち、図８の場合には、前述した特許文献１に記載されたスイッチング電源装置に対応するものであり、図７の抵抗１２１を省略し、これに代えて出力コンデンサ１０８の正極側と接地との間に分圧抵抗Ｒ１、Ｒ２及びＲ３を直列に接続し、抵抗Ｒ３と並列にスイッチＳＷを並列に接続した分圧回路１３０と、この分圧回路１３０で検出した出力電圧を比較器１３１で閾値電圧と比較し、比較器１３１の比較判定信号をフォトカプラ１３２を介して一次側制御部１１７のＶＳ端子に供給するようにしている。
この構成を有することにより、動作時の出力電圧Ｖｏｕｔ＿ｓｔｄ及び待機時の出力電圧Ｖｏｕｔ＿ｓｔｂは、以下のように設定することができ、待機時に出力電圧を下げることができる。
【００５０】
Ｖｏｕｔ＿ｓｔｄ＝（Ｒ１／Ｒ２＋１）＊Ｖｒｅｆ
Ｖｏｕｔ＿ｓｔｂ＝｛Ｒ１／（Ｒ２＋Ｒ３）＋１）＊Ｖｒｅｆ
この場合には、補助巻線Ｌ１２による出力電圧検出機能を設けることができないとともに、フィードバック制御系にフォトカプラ１３２を必要とし、部品点数の削減効果を発揮することはできない。
また、図９の場合には、補助巻線Ｌ１２の端子電圧を検出する分圧抵抗１１９，１２０の接地側に第３の抵抗１４１を接続し、この抵抗１４１と並列にスイッチ１４２を接続し、このスイッチ１４２をフォトカプラ１４３を介して負荷１１０から駆動する必要がある。したがって、補助巻線Ｌ１２による出力電圧検出機能を設けた場合でも、フィードバック制御用の絶縁素子としてのフォトカプラ１４３を削減することはできず、部品点数削減効果が薄くなるという問題がある。
【００５１】
しかしながら、本実施形態では、フィードバック制御用の絶縁素子を設けることなく、トランスの補助巻線による出力電圧検出機能を発揮して動作状態と待機状態とで正確な電圧切り換えを行なうことができ、大きな部品点数削減効果を発揮することができる。
しかも、本実施形態は目標電圧生成部１３を４つの比較器４１〜４４と、ゼロ判定回路４５、第１論理積回路４６ａ、第２論理積回路４６ｂ、カウンタ４８、時間判定回路４９及びスイッチ回路５０を設けるだけの簡易な構成で、負荷の状態を検出して出力電圧設定値Ｖｒｅｆを切り換えることができる。
【００５２】
さらに本実施形態は、負荷の待機状態を、サンプルホールド電圧Ｖｓｈ（出力電圧検出値）が第１閾値電圧Ｖｓｈ＿ｓｔｂ１以上であることを検出する。そして本実施形態では、Ａ／Ｄ変換部１４のサンプルホールド電圧Ｖｓｈと出力電圧設定値Ｖｒｅｆとの差をデジタル変換したデジタル出力ｅ(n)がゼロすなわち、サンプルホールド電圧Ｖｓｈが出力電圧設定値Ｖｒｅｆと一致したことを検出する。さらに本実施形態は、デジタル補償部１５のデジタル出力Ｄｎ(n)が第３閾値Ｄｎ＿ｓｔｂ１以下であることを検出した状態が一定時間継続したときに、負荷が待機状態であると判断して出力電圧設定値を低下させる。このため、負荷が動作状態から待機状態に移行してから一定時間経過する前に動作状態に復帰した場合には、出力電圧設定値を高い状態に維持することができる。また、不用意に出力電圧設定値を低下させる誤動作の発生を防止することができる。さらに本実施形態は、出力電圧設定値の切り換え制御を負荷に影響を与えることなく正確に行なうことができる。
また本実施形態は、カウンタ４８を制御回路１１の出力となるＰＷＭ信号ＳＰＷＭのパルスを計数するようにしている。このため本実施形態は、スイッチング周期ごとに待機状態の判定を行なうことができる。また、制御回路１１は出力電圧が定格電圧Ｖｏｕｔ＿ｓｔｄよりも低い待機時電圧Ｖｏｕｔ＿ｓｔｂとなるようにすることができる。
【００５３】
次に、本発明に係るスイッチング電源装置の第２の実施形態について図４及び図５を伴って説明する。
この第２の実施形態では、第１の実施形態における待機状態と動作状態とを判定するデジタル補償部１５は、出力電流だけでなく、入力電圧に応じても変化するよう構成している。このため第２の実施形態では、入力電圧が高い動作条件においては、待機状態から動作状態に復帰するためにスイッチ回路５０を切り換えてもデジタル補償部出力が待機判定値Ｄｎ＿ｓｔｂ２を上回らず、出力電圧値を動作状態の値に戻せない誤動作を防止することができる。
【００５４】
すなわち、第２の実施形態では、図４に示すように、平滑コンデンサ３とトランス４の一次巻線Ｌ１１との接続点と接地との間に２つの抵抗Ｒ１１及びＲ１２を直列に接続した分圧回路で構成される入力電圧検出部６０が接続されている。この入力電圧検出部６０で検出した入力電圧ＶｉｎｄｃがＡ／Ｄ変換器６１でデジタル値に変換され、このＡ／Ｄ変換器６１のデジタル出力Ｄｎ＿ｖｉｎが目標電圧生成部１３に入力されている。その他の構成は図１と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。
また、目標電圧生成部１３は、図５に示すように、Ａ／Ｄ変換器６１から入力されるデジタル出力Ｄｎ＿ｖｉｎが第１選択回路７１及び第２選択回路７２に入力されている。
【００５５】
第１選択回路７１には、入力されるデジタル出力Ｄｎ＿ｖｉｎの値に応じた複数の待機判定値となる第３閾値Ｄｎ＿ｓｔｂ１１〜Ｄｎ＿ｓｔｂ１ｎが記憶されており、デジタル出力Ｄｎ＿ｖｉｎが入力されたときに、その値に応じた第３閾値Ｄｎ＿ｓｔｂ１ｉ（ｉ＝１〜ｎ）を選択して出力する。
第２選択回路７２には、入力されるデジタル出力Ｄｎ＿ｖｉｎの値に応じた複数の待機判定値となる第４閾値Ｄｎ＿ｓｔｂ２１〜Ｄｎ＿ｓｔｂ２ｎが記憶されている。第２選択回路７２は、デジタル出力Ｄｎ＿ｖｉｎが入力されたときに、その値に応じた第３閾値Ｄｎ＿ｓｔｂ２ｉ（ｉ＝１〜ｎ）を選択して出力する。
【００５６】
第１選択回路７１の出力は第１補償器レジスタ７３に入力されて第３閾値Ｄｎ＿ｓｔｂ１として格納されている。また、第２選択回路７２の出力は第２補償器レジスタ７４に入力されて第４閾値Ｄｎ＿ｓｔｂ２として格納される。
そして、第１補償器レジスタ７３の出力が第１実施形態における第３比較器４３の非反転入力側に供給されている。また、第２補償器レジスタ７３の出力が第１実施形態における第４比較器４４の反転入力端子に供給されている。その他の構成については第１実施形態の図２と同様の構成を有し、図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００５７】
この第２の実施形態によると、トランス４の一次巻線Ｌ１１に入力される入力直流電圧Ｖｉｎが入力電圧検出部６０によって検出される。抵抗Ｒ１１及びＲ１２の接続点から出力される入力電圧検出電圧Ｖｉｎｄｃは、Ａ／Ｄ変換器６１でデジタル信号Ｄｎ＿ｖｉｎに変換されて目標電圧生成部１３に入力される。
この目標電圧生成部１３では、入力される入力直流電圧Ｖｉｎに応じたデジタル出力Ｄｎ＿ｖｉｎが第１選択回路７１及び第２選択回路７２に入力される。これにより、これら第１選択回路７１及び第２選択回路７２で、入力直流電圧Ｖｉｎの値に応じた最適な待機判定値となる第３閾値Ｄｎ＿ｓｔｂ１ｉ及び第４閾値Ｄｎ＿ｓｔｂ２ｉを選択する。目標電圧生成部１３は、選択した第３閾値Ｄｎ＿ｓｔｂ１ｉ及び第４閾値Ｄｎ＿ｓｔｂ２ｉを第１補償器レジスタ７３及び第２補償器レジスタ７４に格納し、格納された第３閾値Ｄｎ＿ｓｔｂ１ｉ及び第４閾値Ｄｎ＿ｓｔｂ２ｉをそれぞれ第３閾値Ｄｎ＿ｓｔｂ１及び第４閾値Ｄｎ＿ｓｔｂ２として第３比較器４３及び第４比較器４４に供給する。
【００５８】
このため、第３比較器４３及び第４比較器４４に基準値として入力される第３閾値Ｄｎ＿ｓｔｂ１及び第４閾値Ｄｎ＿ｓｔｂ２が入力直流電圧Ｖｉｎに応じて最適値に選択されることになる。このため、入力直流電圧Ｖｉｎが高い動作条件で、待機状態から動作状態に復帰する。したがって、トランス二次側の動作時放電回路３８のスイッチ３７をオン状態に切り換えたときに、デジタル補償部１５のデジタル出力Ｄｎ(n)が待機判定値となる第４閾値Ｄｎ＿ｓｔｂ２を上回らない。このため本実施形態では、出力電圧Ｖｏｕｔが動作状態の第１設定電圧値Ｖｒｅｆ１に戻らない誤動作を確実に防止することができる。
【００５９】
次に、本発明に係るスイッチング電源装置の第３の実施形態を図６について説明する。
この第３の実施形態は、第２の実施形態におけるトランス二次側の放電用抵抗３３と並列に設けた動作時放電回路３８を省略し、これに代えて負荷の内部に動作時放電回路を設けるようにしたものである。
すなわち、第３の実施形態では、図６に示すように、前述した第２の実施形態の構成において、放電用抵抗３３と出力端子３４との間に接続された動作時放電回路３８を省略している。そして動作時放電回路３８に代えて、負荷３５の内部に出力端子３４の正極側と接地との間に接続された抵抗８１とスイッチ８２の直列回路で構成される動作時放電回路８３を設けている。この動作時放電回路８３のスイッチ８２は、負荷３５の内部に設けられたＣＰＵ等の制御部８４によって動作時にはオン状態とされ、待機時にはオフ状態とされるようにしている。その他の構成については前述した第２の実施形態と同様の構成を有し、第２の実施形態との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００６０】
この第３の実施形態によると、負荷３５の内部に動作時放電回路８３を設け、この動作時放電回路８３のスイッチ８２を動作時にオン状態に制御し、待機時にオフ状態に制御する。このため第３の実施形態は、出力電流Ｉｏｕｔに対する動作時の放電電流Ｉｒｄ２を負荷３５の内部で抵抗８１及びスイッチ８２を流れる電流Ｉｒｄ２を形成することができ、前述した第２の実施形態と同様の作用効果を得ることができる。しかも、第３の実施形態は、トランス二次側と負荷３５との間の状態信号ｓｔｄの配線を削減することができ、より大きな部品点数削減効果を発揮することができる。
【００６１】
なお、上記第３の実施形態においては、第２の実施形態を対象として動作時放電回路の設置位置を変更した場合について説明したが、前述した第１の実施形態を対象として動作時放電回路の設置位置を変更するようにしてもよい。
なお、上記第１〜第３の実施形態においては、スイッチング素子５を駆動する駆動回路１０を制御回路１１の外部に設けた場合について説明したが、これに限定されるものではなく、制御回路１１内に駆動回路１０を配置するようにしてもよい。
また、目標電圧生成部１３の構成は図２又は図５の構成に限定されるものではなく、サンプルホールド回路１２の出力をＡ／Ｄ変換器でデジタル信号に変換してマイクロコンピュータ等の演算処理装置に入力し、演算処理装置で、目標電圧生成部１３、Ａ／Ｄ変換部１４、デジタル補償部１５及びＰＷＭ信号生成部１６に対応する制御処理を記述したプログラムを実行するようにしてもよい。
【符号の説明】
【００６２】
１…入力端子、２…ＡＣ−ＤＣ変換回路、３…平滑コンデンサ、４…フライバックトランス、Ｌ１１…一次巻線、Ｌ１２…補助巻線、Ｌ２…二次巻線、５…スイッチング素子、１０…駆動回路、１１…制御回路、１２…サンプルホールド回路、１３…目標電圧生成部、１４…Ａ／Ｄ変換部、１５…デジタル補償部、１６…ＰＷＭ信号生成部、２３…電源回路、２４…出力電圧検出部、３１…整流ダイオード、３２…平滑コンデンサ、３３…放電用抵抗、３４…出力端子、３５…負荷、３８…動作時放電回路、４１…第１比較器、４２…第２比較器、４３…第３比較器、４４…第４比較器、４５…ゼロ判定回路、４６ａ…第１論理積回路、４６ｂ…第２論理積回路、４７…遅延回路、４８…カウンタ、４９…時間判定回路、５０…スイッチ回路、６０…入力電圧検出部、７１…第１選択回路、７２…第２選択回路、７３…第１補償器レジスタ、７４…第２補償器レジスタ、８３…動作時放電回路、８４…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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