(57)【要約】【課題】マトリクス状に形成された配線の数が多くても、可撓性を制限することが無く、かつ設計自由度が高い感圧センサを低コストで提供する。【解決手段】ゲートドライバは、複数のステージを備え、各ステージにおいて、ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、第１薄膜トランジスタのソースまたはドレインの他方とステージの出力との間の充電ノードをゲート入力とするとともにクロック入力とステージの出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、充電ノードと電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、電圧源とステージの出力との間をドレイン・ソース間で接続するとともにゲートがステージの出力に接続された第４薄膜トランジスタとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のステージを備え、各ステージにおいて、
前記ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタのソースまたはドレインの他方と前記ステージの出力との間の充電ノードをゲート入力とするとともにクロック入力と前記ステージの出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、
前記充電ノードと電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、
前記電圧源と前記ステージの出力との間をドレイン・ソース間で接続するとともにゲートが前記ステージの出力に接続された第４薄膜トランジスタとを有する、ゲートドライバ。
【請求項２】
感圧可変抵抗と前記感圧可変抵抗に接続された第５薄膜トランジスタとを有する感圧センサセルがマトリクス状に複数並び、少なくとも一部の前記トランジスタのゲート電極どうしを接続するゲート線を複数備える、アクティブマトリクス構造を有する感圧センサセルアレイと、
前記ステージが前記ゲート線の各々に接続された請求項１に記載のゲートドライバとを備える、感圧センサ。
【請求項３】
複数のステージを備え、各ステージにおいて、
前記ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタのソースまたはドレインの他方と前記ステージの第１出力との間の充電ノードをゲート入力とするとともにクロック入力と前記ステージの前記第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、
前記充電ノードと電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、
前記電圧源と前記ステージの前記第１出力との間をドレイン・ソース間で接続するとともにゲートが前記ステージの前記第１出力に接続された第４薄膜トランジスタと、
前記第１出力をゲート入力として前記データ線と第２出力との間をドレイン・ソース間で接続する第５薄膜トランジスタとを有する、データセレクタ。
【請求項４】
感圧可変抵抗と前記感圧可変抵抗に接続されたトランジスタとを有する感圧センサセルがマトリクス状に複数並び、少なくとも一部の前記トランジスタのソース又はドレイン電極どうしを接続するデータ線を複数備える感圧センサセルアレイと、
前記ステージが前記データ線の各々に接続された請求項３に記載のデータセレクタとを備える、感圧センサ。
【請求項５】
前記感圧センサセルアレイは、少なくとも一部の前記薄膜トランジスタのソース又はドレイン電極どうしを接続するデータ線を複数備え、
前記データ線の各々にそれぞれ接続された複数のステージを含み、各ステージにおいて、
前記ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第６薄膜トランジスタと、
前記第６薄膜トランジスタのソースまたはドレインの他方と前記ステージの第１出力との間の充電ノードをゲート入力とするとともにクロック入力と前記ステージの前記第１出力との間をドレイン・ソース間で接続する第７薄膜トランジスタと、
前記充電ノードと電圧源との間をドレイン・ソース間で接続する第８薄膜トランジスタと、
前記電圧源と前記ステージの前記第１出力との間をドレイン・ソース間で接続するとともにゲートが前記ステージの前記第１出力に接続された第９薄膜トランジスタと、
前記第１出力をゲート入力として前記データ線と第２出力との間をドレイン・ソース間で接続する第１０薄膜トランジスタとを有する、データセレクタをさらに備える、請求項２に記載の感圧センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力を測定する感圧センサに関するものである。
【背景技術】
【０００２】
可撓（フレキシブル）性を有する２枚のフィルム基材の相互間に、導電層が塗布された複数の行・列電極が交差する態様（パッシブマトリクス構造）で配置された感圧センサが知られている（例えば特許文献１参照）。この種の感圧センサは、圧力が加えられると、交差する態様で配置された導電層同士が接触し、これにより抵抗値が変化する。そして、この抵抗値の変化を検知することにより、加えられた圧力の面内分布を測定することができる。
【０００３】
また近年、印刷プロセスで作製する薄膜トランジスタ（印刷ＴＦＴ）が注目を集めている（例えば非特許文献１参照）。ここで印刷プロセスとは、コーティングや印刷法（インクジェット、凸版、凹版、平版、孔版等）により、真空工程を用いずに半導体素子を作製する方法を指す。真空工程を多用するエレクトロニクス分野において、印刷プロセスは生産方式の革新技術として有望である。また、印刷ＴＦＴは大面積、低コスト、低環境負荷、低温形成、フレキシブルといった可能性を持っていることが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５７９９２号公報
【非特許文献】
【０００５】
【非特許文献１】月刊ＯＰＴＲＯＮＩＣＳ、２０１１年５月号、第３０巻、第３５３号、「特集  次世代ディスプレイを実現するフレキシブル有機エレクトロニクス」
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１を例とする従来の感圧センサでは、コスト的な理由や、可撓性を制限してしまう等の理由から、駆動回路ＩＣや検出回路ＩＣをフィルム上に実装できなかった。故にマトリクス状に形成した行・列電極配線をフィルム外部に全て引出し、外部回路（駆動、検出機能を有する）と接続する必要があったため、配線数の多いセンサを設計すると、接続端子や配線レイアウトのスペースが膨大となり、センサ設計の自由度を著しく低下させてしまうという問題が生じ、用途拡大の妨げとなっていた。
【０００７】
本発明は上記課題に鑑みてなされたものであり、マトリクス状に形成された配線の数が多くても、可撓性を制限することが無く、かつ設計自由度が高い感圧センサを低コストで提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明において、以下の特徴は単独で、若しくは、適宜組合わされて備えられている。
【０００９】
前記の目的を達成するための本発明の一局面は、複数のステージを備え、各ステージにおいて、ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、第１薄膜トランジスタのソースまたはドレインの他方とステージの出力との間の充電ノードをゲート入力とするとともにクロック入力とステージの出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、充電ノードと電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、電圧源とステージの出力との間をドレイン・ソース間で接続するとともにゲートがステージの出力に接続された第４薄膜トランジスタとを有する、ゲートドライバである。
【００１０】
また、本発明の他の局面は、感圧可変抵抗と感圧可変抵抗に接続された第５薄膜トランジスタとを有する感圧センサセルがマトリクス状に複数並び、少なくとも一部のトランジスタのゲート電極どうしを接続するゲート線を複数備える、アクティブマトリクス構造を有する感圧センサセルアレイと、ステージがゲート線の各々に接続された上述のゲートドライバとを備える、感圧センサである。
【００１１】
また、本発明の他の局面は、複数のステージを備え、各ステージにおいて、ステージへの入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードをゲート入力とするとともにクロック入力とステージの第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、充電ノードと電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、電圧源とステージの第１出力との間をドレイン・ソース間で接続するとともにゲートがステージの第１出力に接続された第４薄膜トランジスタと、第１出力をゲート入力としてデータ線と第２出力との間をドレイン・ソース間で接続する第５薄膜トランジスタとを有する、データセレクタである。
【００１２】
また、本発明の他の局面は、感圧可変抵抗と感圧可変抵抗に接続されたトランジスタとを有する感圧センサセルがマトリクス状に複数並び、少なくとも一部のトランジスタのソース又はドレイン電極どうしを接続するデータ線を複数備える感圧センサセルアレイと、ステージがデータ線の各々に接続された上述のデータセレクタとを備える、感圧センサである。
【００１３】
また、感圧センサは、上述のゲートドライバとデータセレクタとをともに備えてもよい。
【発明の効果】
【００１４】
本発明により、外部への引出配線数を削減することができ、接続端子や配線レイアウトのスペースを削減できるので、ゲート線及びデータ線の本数を増やすことが容易となり、設計自由度の高い感圧センサを提供できる。
【００１５】
また、感圧センサの可撓性を制限する駆動回路ＩＣや検出回路ＩＣの一部を省けるので、よりフレキシブルな形態で感圧センサを提供できる。
【００１６】
また、比較的高コストとなりがちな駆動回路ＩＣや検出回路ＩＣの一部を省けるので、感圧センサを安価に作製することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る感圧センサの回路構成図
【図２】本発明の実施形態に係る感圧センサセルの層構造の説明図
【図３】本発明の実施形態に係る引出し配線削減の概念説明図
【図４】本発明の実施形態に係るゲートドライバ１段分の回路説明図
【図５】入力信号ＣＫ１±の位相関係を説明した図
【図６】本発明の実施形態に係るデータセレクタ１段分の回路説明図
【図７】入力信号ＣＫ２±の位相関係を説明した図
【図８】入力信号ＣＫ１±、ＣＫ２±のタイミングを説明した図
【発明を実施するための形態】
【００１８】
本発明の一実施形態に係る感圧センサ１００を、図面を参照して詳細に説明する。
【００１９】
図１は、感圧センサ１００の回路構成を示す図である。感圧センサ１００は、感圧センサセルアレイ１と、ゲートドライバ２と、データセレクタ３とを備える。また、浮遊ゲートＴＦＴ型保護素子である静電気保護素子４が、ゲートドライバ２、データセレクタ３、各々に備えられている。また、センサ回路を構成する全てのノードがＴＦＴを介してＣＯＭ電極に接続されている。
【００２０】
感圧センサセルアレイ１はマトリクス状に配置された感圧センサセルから構成され、各感圧センサセルは、感圧可変抵抗５と、それに接続された、スイッチング機能を有するｐ型の印刷ＴＦＴであるセルＴＦＴ６とを備える。
【００２１】
図２は、感圧センサセルアレイ１を構成する感圧センサセルの層構造を説明する図である。この感圧センサセルは、可撓性を有する２枚のフィルム基材７、１７と、ゲート電極配線８と、ゲート絶縁層９と、ソース・ドレイン電極配線１０と、半導体層１１と、半導体保護層１２と、層間絶縁層１３と、セル電極層１４と、感圧導電層１５と、共通電極（ＣＯＭ電極）１６とを備える。ゲート電極配線８と、ゲート絶縁層９と、ソース・ドレイン電極配線１０と、半導体層１１と、半導体保護層１２とでセルＴＦＴ６を構成し、セル電極層１４と、感圧導電層１５と、共通電極（ＣＯＭ電極）１６とで感圧可変抵抗５を構成している。感圧センサセルアレイ１の構造は、印刷プロセスを用いて形成される。感圧センサ１００を構成する他のＴＦＴも全てゲート電極配線８と、ゲート絶縁層９と、ソース・ドレイン電極配線１０と、半導体層１１と、半導体保護層１２とで構成される。感圧センサセルアレイ１の同じ行に配置された各感圧センサセルを構成するセルＴＦＴ６のゲート電極配線８は同一のゲート線に接続される。また、同じ列に配置された各感圧センサセルを構成するセルＴＦＴ６の感圧可変抵抗５に接続されない方のソース・ドレイン電極配線１０は同一のデータ線に接続される。
【００２２】
図３は、本実施形態に係る引出し配線削減の概念を説明する図である。図３の左に示す従来の配線引出し形態では、ｍ行ｎ列マトリクスの場合、ｍ＋ｎ本の配線を外部へ引出す必要があった。
【００２３】
図３の右に示す本実施形態に係る感圧センサ１００では、同じくｍ行ｎ列マトリクスの場合、引出し配線数は９本になる（ゲートドライバ２が３本、データセレクタ３が４本、共用配線が２本）。したがって、感圧センサ１００は、ｍ、ｎの数が大きくなる程、引出し配線削減において有利になる。
【００２４】
ゲートドライバ２は、感圧センサセルアレイ１の各ゲート線に順次走査パルス電圧を印加し、各ゲート線に接続されたセルＴＦＴ６を順次選択する機能を有する。選択されたセルＴＦＴ６は導通状態になり、ＣＯＭ電極から感圧可変抵抗５、セルＴＦＴ６を介して接続されたデータ線へ出力電流が流れる。感圧センサ１００では、この出力電流を検出することにより、圧力分布を測定する。
【００２５】
図４は、ゲートドライバ２の１段分の回路であるステージ４０の構成と動作とを説明する図である。図４の左に示すように、ゲートドライバ２の各ステージ４０は、入力ＴＦＴ１８と、出力ＴＦＴ１９と、リセットＴＦＴ２０と、シャントＴＦＴ２１と、保持容量２２、２３とを備える。なお、保持容量２２、２３は、ゲート電極配線８と、ゲート絶縁層９と、ソース・ドレイン電極配線１０とを用いて形成する。各ＴＦＴや保持容量の接続は、ゲート絶縁層９や層間絶縁層１３にスルーホールを形成し、セル電極層１４を用いて接続する。
【００２６】
図４の右に示すように、ゲートドライバ２の各ステージ４０にはクロック信号ＣＫ１が出力ＴＦＴ１９に、ハイレベル定電圧源ＶＨがリセットＴＦＴ２０に接続されており、ＣＫ１がハイレベルのタイミングで入力信号ＩＮ１のローレベルパルスが入力ＴＦＴ１８に入力されると、ＩＮ１からＣＫ１の半周期分遅れたローレベルパルス信号ＯＵＴ１を出力ＴＦＴ１９より出力する。ＯＵＴ１パルスを出力した直後には、ＲＳＴ１パルスをリセットＴＦＴ２０に入力し、ノードＮＡ１で保持していたローレベル電位をハイレベルにリセットする必要がある。
【００２７】
シャントＴＦＴ２１は、非導通状態時の出力ＴＦＴ１９を介してＣＫ１からＯＵＴ１に漏れる電荷をハイレベル定電圧源ＶＨに排出する働きをする。シャントＴＦＴ２１は、出力ＴＦＴ１９に比べて、サイズ（チャネル幅／チャネル長）を１／１０以下程度に小さく設計することが望ましい。
【００２８】
図４に示したゲートドライバ２のステージ４０を図１に示す様に直列多段に接続（隣接する前段ＯＵＴ１と後段ＩＮ１とを接続し、後段ＯＵＴ１を前段ＲＳＴ１にも接続し、各ステージ４０のＯＵＴ１を各ゲート線に接続）し、奇数段と偶数段との各々に図５に示す位相が反転しているクロック信号ＣＫ１＋とＣＫ１−とを接続し、初段ＩＮ１と終段ＲＳＴ１とにトリガパルス信号ＳＴ１を入力することにより（初段ＩＮ１と終段ＲＳＴ１とのパルスタイミングが同時になるように、総段数に応じてパルス周期を調節する必要がある）、各ゲート線に順次走査パルスを印加する回路が実現できる。
【００２９】
ゲートドライバ２は印刷プロセスを用いて形成することができる。湿式成膜が原則である印刷プロセスでは、真空工程とフォトリソグラフィを用いる他の半導体製造プロセスと比較して、微細形状のパターニング制約が厳しい。従って、多数のＴＦＴが複雑に接続する回路を作製することは比較的不向きといえる。この事情を鑑み、図４に示したゲートドライバ２のステージ４０では、必要最小限の構成素子（入力ＴＦＴ１８、出力ＴＦＴ１９、リセットＴＦＴ２０、シャントＴＦＴ２１）に保持容量２２、２３を追加したシンプルな回路構成としている。また、回路構成がシンプルなので製造歩留に優れ、印刷プロセスで安価に作製することができる。
【００３０】
データセレクタ３は、感圧センサセルアレイ１の各データ線から順次に出力を取得する機能を有する。ＣＯＭ電極から感圧可変抵抗５、ゲートドライバ２により選択されたセルＴＦＴ６、データセレクタ３により選択されたデータ線、データセレクタ３を介して外部の検出回路へ出力電流が流れる。感圧センサ１００では、この出力電流を検出することにより、圧力分布を測定する。
【００３１】
図６は、本発明によるデータセレクタ３の１段分の回路であるステージ５０の構成と動作を説明する図である。図６の左に示すようにデータセレクタ３の各ステージ５０は、入力ＴＦＴ２４と、転送ＴＦＴ２５と、リセットＴＦＴ２６と、シャントＴＦＴ２７と、出力ＴＦＴ２８と、保持容量２９、３０とを備える。なお保持容量２９、３０は、ゲート電極配線８と、ゲート絶縁層９と、ソース・ドレイン電極配線１０を用いて形成する。各ＴＦＴや保持容量の接続は、ゲート絶縁層９や層間絶縁層１３にスルーホールを形成し、セル電極層１４を用いて接続する。
【００３２】
図６の右に示すように、データセレクタ３の各ステージ５０にはクロック信号ＣＫ２が転送ＴＦＴ２５に、ハイレベル定電圧源ＶＨがリセットＴＦＴ２６に接続されており、ＣＫ２がハイレベルのタイミングで入力信号ＩＮ２のローレベルパルスが入力ＴＦＴ２４に入力されると、ＩＮ２からＣＫ２の半周期分遅れたローレベルパルス信号ＴＲＮを転送ＴＦＴ２５より出力する。ＴＲＮパルスを出力した直後には、ＲＳＴ２パルスをリセットＴＦＴ２６に入力し、ノードＮＡ２で保持していたローレベル電位をハイレベルにリセットする必要がある。
【００３３】
シャントＴＦＴ２７は、非導通状態時の転送ＴＦＴ２５を介してＣＫ２からＴＲＮに漏れる電荷をハイレベル定電圧源ＶＨに排出する働きをする。シャントＴＦＴ２７は、転送ＴＦＴ２５に比べて、サイズ（チャネル幅／チャネル長）を１／１０以下程度に小さく設計することが望ましい。
【００３４】
データ線に接続された出力ＴＦＴ２８は、ＴＲＮパルスにより導通状態となり、データ線から外部の検出回路へ出力電流を通す働きをする。
【００３５】
図６に示したデータセレクタ３のステージ５０を図１に示す様に直列多段に接続（隣接する前段ＴＲＮと後段ＩＮ２を接続し、後段ＴＲＮを前段ＲＳＴ２にも接続し、各ステージ５０のＤａｔａを各ゲート線に接続）し、奇数段と偶数段との各々に図７に示す位相が反転しているクロック信号ＣＫ２＋とＣＫ２−とを接続し、初段ＩＮ２と終段ＲＳＴ２とにトリガパルス信号ＳＴ２を入力することにより（初段ＩＮ２と終段ＲＳＴ２とのパルスタイミングが同時になるように、総段数に応じてパルス周期を調節する必要がある）、各データ線から順次に出力を取得する回路が実現できる。
【００３６】
データセレクタ３は印刷プロセスを用いて形成することができる。湿式成膜が原則である印刷プロセスでは、真空工程とフォトリソグラフィを用いる他の半導体製造プロセスと比較して、微細形状のパターニング制約が厳しい。従って、多数のＴＦＴが複雑に接続する回路を作製することは比較的不向きといえる。この事情を鑑み、図６に示したデータセレクタ３のステージ５０では、必要最小限の構成素子（入力ＴＦＴ２４、転送ＴＦＴ２５、リセットＴＦＴ２６、シャントＴＦＴ２７、出力ＴＦＴ２８）に保持容量２９、３０を追加したシンプルな回路構成としている。また、回路構成がシンプルなので製造歩留に優れ、印刷プロセスで安価に作製することができる。
【００３７】
図８に入力信号ＣＫ１±、ＣＫ２±のタイミングを示す。
【００３８】
以上のように、本発明によれば、外部への引出配線数を削減することができ、接続端子や配線レイアウトのスペースを削減できるので、ゲート線及びデータ線の本数を増やすことが容易となり、設計自由度の高い感圧センサを提供できる。
【００３９】
また、感圧センサの可撓性を制限する駆動回路ＩＣや検出回路ＩＣの一部を省けるので、よりフレキシブルな形態で感圧センサを提供できる。
【００４０】
また、比較的高コストとなりがちな駆動回路ＩＣや検出回路ＩＣの一部を省けるので、感圧センサを安価に作製することができる。
【産業上の利用可能性】
【００４１】
本発明は、エレクトロニクス、ロボテクス、機械工学等の分野への応用が期待できる。
【符号の説明】
【００４２】
１    感圧センサセルアレイ
２    ゲートドライバ
３    データセレクタ
４    静電気保護素子（浮遊ゲートＴＦＴ型）
５    感圧可変抵抗
６    セルＴＦＴ
７    下部フィルム基材
８    ゲート電極配線
９    ゲート絶縁層
１０    ソース・ドレイン電極配線
１１    半導体層
１２    半導体保護層
１３    層間絶縁層
１４    セル電極層
１５    感圧導電層
１６    共通電極（ＣＯＭ電極）
１７    上部フィルム基材
１８    入力ＴＦＴ
１９    出力ＴＦＴ
２０    リセットＴＦＴ
２１    シャントＴＦＴ
２２    保持容量
２３    保持容量
２４    入力ＴＦＴ
２５    転送ＴＦＴ
２６    リセットＴＦＴ
２７    シャントＴＦＴ
２８    出力ＴＦＴ
２９    保持容量
３０    保持容量
４０    ゲートドライバのステージ
５０    データセレクタのステージ
１００    感圧センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017116484.tif 000009
【図８】
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