(57)【要約】【課題】故障を予測するのに適した半導体装置を提供する。【解決手段】半導体基板に形成された複数の第１スタティック型メモリセルを有するスタティック型メモリと論理回路を備えた半導体装置は、半導体基板に形成された第２スタティック型メモリセルを有するモニター用メモリ回路ＭＯＮ−Ｓを備え、半導体装置が動作している期間において、第２スタティック型メモリセルにストレスを印加し、第２スタティック型メモリセルの状態を通知することが可能なモニター回路ＭＯＮを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成された複数の第１スタティック型メモリセルを有する記憶回路と論理回路を備えた半導体装置であって、
前記半導体基板に形成された第２スタティック型メモリセルを有し、前記半導体装置が動作している期間において、前記第２スタティック型メモリセルにストレスを印加し、前記第２スタティック型メモリセルの状態を通知することが可能なモニター回路を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の第１スタティック型メモリセルのそれぞれは、第１電圧ノードと基準電圧ノードとの間に接続され、互いに入力と出力が交差接続された１対のインバータ回路を備え、
前記第２スタティック型メモリセルは、第２電圧ノードと基準電圧ノードとの間に接続され、互いに入力と出力が交差接続された１対のインバータ回路を備える、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体装置が動作している期間において、前記第１電圧ノードには、第１電圧が供給され、前記第２電圧ノードには、前記第１電圧とは異なる電圧値を有する第２電圧が供給されることにより、前記ストレスが印加される、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２スタティック型メモリセルに、ストレスを印加するとき、前記第２電圧は、前記第１電圧よりも高い電圧値とされる、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２スタティック型メモリセルを、診断するとき、前記第２電圧は、前記第１電圧よりも低い電圧値とされる、半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記第２スタティック型メモリセルに、ストレスを印加するとき、前記第２電圧は、前記第１電圧の電圧値に対応した電圧値とされ、
前記第２スタティック型メモリセルを診断するとき、前記第２電圧は、前記第１電圧よりも低い電圧値とされる、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記半導体装置が動作している期間において、前記モニター回路によって、前記第２スタティック型メモリセルに印加されるストレスの頻度は、前記記憶回路および前記論理回路に印加されるストレスの頻度よりも高く設定される、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２スタティック型メモリセルに印加されるストレスの頻度は、前記第２スタティック型メモリセルに印加されているストレスの時間で定められる、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記半導体装置は、前記第２スタティック型メモリセルの状態を保持する保持回路を備え、前記保持回路に保持された状態が出力される、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記複数の第１スタティック型メモリセルのそれぞれと、前記第２スタティック型メモリセルと、前記論理回路は、前記半導体基板に形成されたトランジスタを備えている、半導体装置。
【請求項１１】
複数の第１スタティック型メモリセルを有する記憶回路と論理回路を備えた半導体装置が動作する動作工程と、
前記動作工程において、第２スタティック型メモリセルにストレスを印加するテスト工程と、
を備えた、半導体装置の診断方法。
【請求項１２】
請求項１１に記載の半導体装置の診断方法において、
前記テスト工程は、
前記第２スタティック型メモリセルにストレスを印加する第１期間と、
前記第１期間の後、前記第２スタティック型メモリセルの診断を行う診断工程と、
を備えている、半導体装置の診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の診断方法に関し、特にスタティック型メモリを有する半導体装置および半導体装置の診断方法に関する。
【背景技術】
【０００２】
半導体装置として、診断等を行うテスト回路が予め内蔵された半導体装置がある。テスト回路としては、半導体装置内の回路ブロック、例えばユーザーに応じた回路ブロックにテストパターンを入力として供給し、回路ブロックからの出力を出力するスキャンパス等がある。半導体装置をユーザーへ提供する半導体装置提供メーカー（以下、半導体メーカーとも称する）または／およびユーザーは、スキャンパス等のテスト回路を用いることによって、半導体装置に故障が発生しているか否か等の検知を行うことができる。例えば、半導体メーカーは、半導体装置を提供する前に、テスト回路を用いることによって、半導体装置の故障を，テスト工程において検知することが可能である。また、ユーザーは、例えば、提供された半導体装置を用いて電子装置を構成する際に、半導体装置に内蔵されたテスト回路を用いて、半導体装置の故障を検知することが可能である。
【０００３】
このスキャンパス等のテスト回路は、半導体装置に発生した故障を検知するものである。すなわち、故障が発生した後で、故障を検知するものである。そのため、半導体装置または半導体装置を用いた電子装置の交換が容易ではない場合には、半導体装置の故障が検知されたとしても、長い期間、半導体装置または電子装置は、使用不可能となってしまう。また、公共インフラ等に用いられる半導体装置においては、故障が検知されてから交換するまでの期間が短期間であっても、インパクトが大きくなる。
【０００４】
半導体装置の故障に関する技術は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２３５０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
故障が発生した後で、故障を検知することが可能なテスト回路では、上記したように、半導体装置または電子装置の使用不可能な期間が長くなったり、大きなインパクトが発生することになる。そのため、故障が発生する前に、故障を予測することが望ましい。
【０００７】
特許文献１には、実運用回路と同一の構成の故障検出用回路を設け、故障を予測することが記載されている。しかしながら、概念的な記載に止まり、故障を予測するのに適した半導体装置は記載されていない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、同一の半導体基板に形成された複数の第１スタティック型メモリセルと第２スタティック型メモリセルと論理回路を備えている。複数の第１スタティック型メモリセルにより記憶回路が構成されている。また、第２スタティック型メモリセルは、モニター回路に設けられ、半導体装置が動作している期間において、ストレスが印加され、第２スタティック型メモリセルの状態が、通知される。
【００１０】
第１スタティック型メモリセル、第２スタティック型メモリセルおよび論理回路のそれぞれは、互いに同様なトランジスタによって構成される。そのため、ストレスが、例えば第１スタティック型メモリセル、第２スタティック型メモリセルおよび論理回路に印加された場合、それぞれを構成するトランジスタの特性は、互いに同じように変化する。従って、第２スタティック型メモリセルにストレスを印加し、第２スタティック型メモリセルの状態を調べることにより、第１スタティック型メモリセルおよび論理回路にストレスが印加されたときの状態を推定することが可能となる。また、第２スタティック型メモリセルへのストレスは、半導体装置が動作している期間において印加されるため、例えばユーザーが、半導体装置を動作させている期間において、第１スタティック型メモリセルおよび論理回路にストレスが印加された場合の状態を推定することが可能となり、故障の予測を行うことが可能となる。
【００１１】
第２スタティック型メモリセルは、書き込んだデータの論理値“０”または“１”に対応した論理値のデータが読み出される。そのため、ストレスが印加された第２スタティック型メモリセルの状態は、読み出したデータの論理値を判定することにより、調べることが可能となる。
【００１２】
書き込まれたデータを読み出して、読み出したデータの論理値を判定すると言う観点で見た場合、モニター回路に設けるメモリは、スタティック型メモリセルでなく、ダイナミック型メモリセルまたは電気的に書き換え可能な不揮発性メモリセルでもよいと考えられる。ダイナミック型メモリセルにおいては、容量素子によってデータに対応した電荷量を保持することにより、データの格納が行われる。論理回路を構成するトランジスタとダイナミック型メモリを構成する容量素子とでは、ストレスを印加したときの特性の変化が異なるため、ダイナミック型メモリを、故障の予測に用いるのは適していない。
【００１３】
また、電気的に書き換え可能な不揮発性メモリセルにおいては、例えばデータに対応した電子等が特定の絶縁層にトラップされることにより、データの格納が行われる。論理回路を構成するトランジスタは、このような特定の絶縁層を有してない。そのため、ストレスを印加したときの特性の変化は、論理回路と電気的に書き換え可能な不揮発性メモリセルとでは異なる。従って、電気的に書き換え可能な不揮発性メモリセを、故障の予測に用いるのは適していない。
【００１４】
また、一実施の形態による半導体装置の診断方法は、複数の第１スタティック型メモリセルを有する記憶回路と論理回路を備えた半導体装置が動作する動作工程と、動作工程において、第２スタティック型メモリセルにストレスを印加するテスト工程備えている。
【発明の効果】
【００１５】
一実施の形態によれば、故障を予測するのに適した半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係わるモニター回路の構成を示すブロック図である。
【図３】（Ａ）および（Ｂ）は、実施の形態１に係わるスタティック型メモリおよびモニター用メモリ回路の構成を示すブロック図である。
【図４】（Ａ）および（Ｂ）は、実施の形態１に係わる半導体装置に用いられる論理回路およびメモリセルの構成を示す回路図である。
【図５】実施の形態１に係わる半導体装置の動作を示すフローチャート図である。
【図６】実施の形態１に係わる自己診断機能の動作を示すフローチャート図である。
【図７】実施の形態２に係わるモニター回路の構成を示すブロック図である。
【図８】実施の形態３に係わるモニター回路の構成を示すブロック図である。
【図９】実施の形態４に係わるモニター回路の構成を示すブロック図である。
【図１０】（Ａ）および（Ｂ）は、実施の形態１および実施の形態２を説明するための図である。
【図１１】（Ａ）および（Ｂ）は、実施の形態３および実施の形態４を説明するための図である。
【図１２】実施の形態１を説明するための特性図である。
【図１３】実施の形態１を説明するための特性図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１８】
また、本明細書においては、高い信頼性が要求される半導体装置、例えば自動車に搭載される車載用の半導体装置を例として説明する。
【００１９】
（実施の形態１）
＜半導体装置の全体構成＞
図１は、実施の形態１に係わる半導体装置の構成を示すブロック図である。同図において、ＭＣＵは、１個の半導体基板に形成された半導体装置を示している。半導体装置ＭＣＵは、複数の回路ブロックを有しているが、図１には、複数の回路ブロックのうちの一部が描かれている。図１に示した回路ブロックについては、後で説明するが、それぞれの回路ブロックは、同一の半導体基板に、周知の半導体製造技術によって形成された絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴまたは単にトランジスタとも称する）によって構成されている。また、半導体装置ＭＣＵは、半導体装置ＭＣＵの外部と電気的に接続するための複数の外部端子を有している。この複数の外部端子についても、図１には、一部の外部端子が、○印で描かれている。
【００２０】
図１には、半導体装置ＭＣＵを構成する回路ブロックとして、回路ブロックＣＰＵ、ＳＲＡＭ、ＦＬＡＳＨ、ＰＥＰ、ＭＯＮ、Ｉ／Ｏ−ＰおよびＣＮＴが示されている。ここで、ＣＰＵは中央処理回路、ＳＲＡＭはスタティック型メモリ（記憶回路）、ＦＬＡＳＨは電気的に書き換え可能な不揮発性メモリ（以下、不揮発性メモリとも称する）、ＰＥＰはユーザー回路、Ｉ／Ｏ−Ｐは入出力回路、ＭＯＮはモニター回路およびＣＮＴは制御回路を示している。また、図１において、ＢＵＳは、バスを示し、ＴＶｄ、ＴＶｓ、ＴＩＯ、ＴＣＮおよびＴＭＮのそれぞれは、外部端子を示している。特に制限されないが、中央処理回路ＣＰＵ、スタティック型メモリＳＲＡＭ、不揮発性メモリＦＬＡＳＨ、ユーザー回路ＰＥＰおよびモニター回路ＭＯＮは、バスＢＵＳに接続され、バスＢＵＳを介して相互にデータの送受信が行われる。
【００２１】
不揮発性メモリＦＬＡＳＨは、複数の不揮発性メモリセルを備え、プログラム、データ等を格納する。中央処理回路ＣＰＵは、例えば不揮発性メモリＦＬＡＳＨに格納されているプログラムを読み出し、読み出したプログラムに従って動作する。
【００２２】
スタティック型メモリＳＲＡＭは、後で詳しく説明するが、複数のスタティック型メモリセル（第１スタティック型メモリセル）を備えている。このスタティック型メモリＳＲＡＭは、例えば、中央処理回路ＣＰＵがプログラムを実行する際に、データを一次的に格納したり、実行した結果を格納する。
【００２３】
ユーザー回路ＰＥＰは、ユーザーが所望する機能を、この半導体装置ＭＣＵで達成するために設けた回路であり、例えば、タイマ回路、カウンタ回路、シリアル通信回路、アナログ・デジタル変換回路、データ転送回路などがある。すなわち、ユーザー回路ＰＥＰは、ユーザーに対応した回路である。ユーザー回路ＰＥＰは、入出力回路Ｉ／Ｏ−Ｐを介して、外部端子（入出力端子）ＴＩＯに接続されている。例えば入出力端子ＴＩＯに供給された入力信号が、入出力回路Ｉ／Ｏ−Ｐを介して、ユーザー回路ＰＥＰに供給される。供給された入力信号は、ユーザー回路ＰＥＰにおいて、ユーザーが所望する機能に対応した処理が行われ、バスＢＵＳを介して、例えば中央処理回路ＣＰＵへデータとして供給される。中央処理回路ＣＰＵは、供給されたデータに対して、プログラムに従った処理を行う。中央処理回路ＣＰＵにおいて処理されたデータは、例えば、再びユーザー回路ＰＥＰへ供給され、ユーザー回路ＰＥＰは、供給されたデータを、入出力回路Ｉ／Ｏ−Ｐを介して、出力信号として入出力端子ＴＩＯから出力する。
【００２４】
モニター回路ＭＯＮおよび制御回路ＣＮＴについては、後で詳しく説明するので、ここでは概要のみを述べる。モニター回路ＭＯＮは、スタティック型メモリＳＲＡＭに含まれているスタティック型メモリセルと同じ構成を有するスタティック型メモリセル（第２スタティック型メモリセル）を有する。モニター回路ＭＯＮは、制御回路ＣＮＴからの指示に従って、半導体装置ＭＣＵが動作している期間において、モニター回路ＭＯＮが有するスタティック型メモリセルにストレスを印加し、このスタティック型メモリの状態を、外部端子ＴＭＮから出力する。
【００２５】
スタティック型メモリＳＲＡＭを構成する複数のスタティック型メモリセルと、モニター回路ＭＯＮに含まれているスタティック型メモリセルは、同じ構成を有しているが、両者を区別するために、スタティック型メモリＳＲＡＭを構成する複数のスタティック型メモリセルのそれぞれは、第１スタティック型メモリセルまたは単に第１メモリセルと称する。一方、モニター回路ＭＯＮに含まれるスタティック型メモリセルは、第２スタティック型メモリセルまたは単に第２メモリセルと称する。両者を区別する必要がない場合には、両者を含むと言うことで、単にスタティック型メモリセルまたはメモリセルと称する。
【００２６】
なお、処理回路ＣＰＵおよびユーザー回路ＰＥＰのそれぞれは、複数の論理回路を含んでいるため、論理回路と見なすことができる。
【００２７】
図１において、外部端子ＴＶｄは、所定の電源電圧Ｖｄ（第１電圧）が給電される電源端子を示しており、外部端子ＴＶｓは、回路の接地電圧Ｖｓが給電される電源端子を示している。この実施の形態１においては、電源電圧Ｖｄと接地電圧Ｖｓが、中央処理回路ＣＰＵ、スタティック型メモリＳＲＡＭ、不揮発性メモリＦＬＡＳＨ、ユーザー回路ＰＥＰ、入出力回路Ｉ／Ｏ−Ｐ、モニター回路ＭＯＮおよび制御回路ＣＮＴに供給され、これらの回路ブロックは、電源電圧Ｖｄを動作電圧として動作する。勿論、半導体装置ＭＣＵに、電圧変換回路を設け、電源端子ＴＶｄに給電された電源電圧Ｖｄを、電圧変換回路により降圧または昇圧し、降圧または昇圧により得た電源電圧を、電源電圧Ｖｄとして、これらの回路ブロックに供給するようにしてもよい。
【００２８】
また、図１において、外部端子ＴＣＮは、制御データが、供給される外部端子を示しており、外部端子ＴＣＮに供給された制御データは、制御回路ＣＮＴに供給される。例えば、制御回路ＣＮＴは、供給された制御データを、モニター回路ＭＯＮに伝達し、モニター回路ＭＯＮの設定を行う。
【００２９】
＜モニター回路の構成＞
図２は、実施の形態１に係わるモニター回路ＭＯＮの構成を示すブロック図である。なお、図２には、説明の都合上、制御回路ＣＮＴも示されている。また、図面が複雑になるのを避けるために、図２には、モニター回路ＭＯＮおよび制御回路ＣＮＴに供給される接地電圧Ｖｓは、省略されており、共通に供給されている電源電圧Ｖｄのみが明示されている。
【００３０】
モニター回路ＭＯＮは、モニター用メモリ回路ＭＯＮ−Ｓ、ストレス電圧発生回路ＳＴＶＣ、パターン発生回路ＰＴＧ、テスト回路ＢＩＳＴ、セル実力記憶レジスタＭＣＲＧ、ストレス時間レジスタＳＴＲＧ、タイマー回路ＴＭＣおよびモニター制御回路ＭＯＮ−ＣＮを備えている。この実施の形態１においては、ストレス電圧発生回路ＳＴＶＣ、パターン発生回路ＰＴＧ、テスト回路ＢＩＳＴ、セル実力記憶レジスタＭＣＲＧ、ストレス時間レジスタＳＴＲＧ、タイマー回路ＴＭＣおよびモニター制御回路ＭＯＮ−ＣＮに、動作電圧として、電源電圧Ｖｄが供給され、モニター用メモリ回路ＭＯＮ−Ｓには、ストレス電圧発生回路ＳＴＶＣによって発生したストレス電圧Ｖｓｔ（第２電圧）が、動作用の電源電圧として供給される。なお、図２では、図面が複雑になるのを避けるために、例としてモニター制御回路ＭＯＮ−ＣＮおよびストレス電圧発生回路ＳＴＶＣについてのみ、電源電圧Ｖｄの供給が明示されている。
【００３１】
ストレス電圧発生回路ＳＴＶＣは、モニター制御回路ＭＯＮ−ＣＮから電圧制御信号Ｖｃｎｔが供給され、電圧制御信号Ｖｃｎｔに従って、形成するストレス電圧Ｖｓｔの電圧値を変更する。この実施の形態１においては、ストレス電圧発生回路ＳＴＶＣは、電源昇圧回路ＵＶＣと電源降圧回路ＤＶＣを備えており、この電源昇圧回路ＵＶＣと電源高圧回路ＤＶＣは、電圧制御信号Ｖｃｎｔに従って、選択的に動作する。すなわち、モニター制御回路ＭＯＮ−ＣＮは、電圧制御信号Ｖｃｎｔによって、ストレス電圧発生回路ＳＴＶＣに対して、ストレス印加の指示または自己診断の指示を行う。
【００３２】
電圧制御信号Ｖｃｎｔによって、ストレス印加の指示が、ストレス電圧発生回路ＳＴＶＣにされると、ストレス電圧発生回路ＳＴＶＣにおける電源昇圧回路ＵＶＣが動作する。電源昇圧回路ＵＶＣは、電源電圧Ｖｄを昇圧し、電源電圧Ｖｄよりも高い電圧値を有する電圧を形成し、形成した電圧をストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。これに対して、電圧制御信号Ｖｃｎｔによって、自己診断の指示が、ストレス電圧発生回路ＳＴＶＣにされると、ストレス電圧発生回路ＳＴＶＣにおける電源降圧回路ＤＶＣが動作する。電源降圧回路ＤＶＣは、電源電圧Ｖｄを降圧し、電源電圧Ｖｄよりも低い電圧値を有する電圧を形成し、形成した電圧をストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。すなわち、電圧制御信号Ｖｃｎｔに従って、ストレス電圧発生回路ＳＴＶＣは、電源電圧Ｖｄよりも電圧値の高い電圧または電源電圧Ｖｄよりも電圧値の低い電圧を、ストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【００３３】
なお、本明細書においては、電圧値を、「高い」または「低い」と表現するが、ここでの「高い」は、電圧値の絶対値が「大きい」ことを意味し、「低い」は、電圧値の絶対値が「小さい」ことを意味している。
【００３４】
パターン発生回路ＰＴＧは、モニター制御回路ＭＯＮ−ＣＮからのテストパターン制御信号Ｐｃｎｔに従って動作する。モニター制御回路ＭＯＮ−ＣＮは、このテストパターン制御信号Ｐｃｎｔによって、モニター用メモリ回路ＭＯＮ−Ｓのテストを行うか否かの指示を行う。テストパターン制御信号Ｐｃｎｔが、モニター用メモリ回路ＭＯＮ−Ｓのテスト（診断）を指定しているとき、パターン発生回路ＰＴＧは、モニター用メモリ回路ＭＯＮ−Ｓを動作させるテストパターン（テストの際の動作パターン）を発生する。パターン発生回路ＰＴＧによって発生されたテストパターンは、テスト回路ＢＩＳＴに供給される。
【００３５】
テスト回路ＢＩＳＴは、この実施の形態１においては、２つの機能を有している。すなわち、パターン発生回路ＰＴＧから供給されたテストパターンに従って、モニター用メモリ回路ＭＯＮ−Ｓを動作させるストレス印加機能と、モニター用メモリ回路ＭＯＮ−Ｓを診断する自己診断機能を有している。ストレス印加機能と自己診断機能のいずれを動作させるかは、モニター制御回路ＭＯＮ−ＣＮからのテスト制御信号Ｔｃｎｔによって定められる。すなわち、モニター制御回路ＭＯＮ−ＣＮが、テスト制御信号Ｔｃｎｔによって、ストレス印加を指定しているか、自己診断を指定しているかによって、ストレス印加機能または自己診断機能が動作する。
【００３６】
セル実力記憶レジスタＭＣＲＧは、電源降圧回路ＤＶＣによって形成される電圧の電圧値を定めるデータが格納されるレジスタである。このセル実力記憶レジスタＭＣＲＧには、この半導体装置ＭＣＵを、半導体メーカーがユーザーへ提供（出荷）する前に、データが設定される。例えば、半導体メーカーは、出荷前のテスト工程において、モニター用メモリ回路ＭＯＮ−Ｓを構成する第２メモリセルの試験を行い、第２メモリセルが動作可能な下限の動作電圧を求める。求めた動作可能な下限の動作電圧を、第２メモリセルの下限実力の値（データ）として、セル実力記憶レジスタＭＣＲＧに格納する。
【００３７】
このセル実力記憶レジスタＭＣＲＧに格納された下限実力のデータは、モニター制御回路ＭＯＮ−ＣＮに供給される。モニター制御回路ＭＯＮ−ＣＮは、供給された下限実力のデータに基づいて、電源降圧回路ＤＶＣによって形成される電圧値を定める。電源降圧回路ＤＶＣが、電源電圧Ｖｄを降圧して、下限実力のデータに基づいた電圧値を形成するため、この下限実力のデータに基づいた電圧は、図１に示したスタティック型メモリＳＲＡＭ等に供給される電源電圧Ｖｄよりも低い電圧値となる。すなわち、ユーザーが、半導体装置ＭＣＵを動作させるときに、スタティック型メモリＳＲＡＭ等に供給される電源電圧Ｖｄよりも低い電圧値の電圧が、ストレス電圧Ｖｓｔとしてモニター用メモリ回路ＭＯＮ−Ｓに供給されることになる。
【００３８】
セル実力記憶レジスタＭＣＲＧは、揮発性メモリであってもよいが、不揮発性メモリによって構成することが望ましい。例えば、所謂ｅＦＵＳＥのような電気的に書き込みが可能なヒューズ、電気的に書き込みが可能な不揮発性メモリ（例えば、所謂フラッシュメモリ）によって、セル実力記憶レジスタＭＣＲＧは構成される。セル実力記憶レジスタＭＣＲＧへの下限実力のデータの設定は、例えば、半導体メーカーが、求めた下限実力のデータを、外部端子ＴＣＮ（図１）および制御回路ＣＮＴを介して、モニター回路ＭＯＮに供給することによって行う。この場合、供給された下限実力のデータは、制御回路ＣＮＴから、モニター制御回路ＭＯＮ−ＣＮに供給され、さらにモニター制御回路ＭＯＮ−ＣＮから、セル実力記憶レジスタＭＣＲＧへ供給され、設定されることになる。ここでの設定は、セル実力記憶レジスタＭＣＲＧがｅＦＵＳＥまたはフラッシュメモリで構成されている場合、ｅＦＵＳＥまたはフラッシュメモリへのデータのプログラミング（書き込み）に相当する。
【００３９】
モニター制御回路ＭＯＮ−ＣＮは、制御回路ＣＮＴからのトリガー信号Ｔｇに応答して動作を開始する。すなわち、トリガー信号Ｔｇが、制御回路ＣＮＴからモニター制御回路ＭＯＮ−ＣＮへ供給されることにより、モニター用メモリ回路ＭＯＮ−Ｓへのストレスの印加を開始する。
【００４０】
例えば、トリガー信号Ｔｇが供給されることにより、モニター制御回路ＭＯＮ−ＣＮは、電圧制御信号Ｖｃｎｔによって、ストレスの印加をストレス電圧発生回路ＳＴＶＣへ指示する。また、モニター制御回路ＭＯＮ−ＣＮは、テストパターン制御信号Ｐｃｎｔによって、パターン発生回路ＰＴＧに、テストを指定し、さらに、テスト制御信号Ｔｃｎｔによって、テスト回路ＢＩＳＴに、ストレス印加機能を動作させることを指定する。
【００４１】
これにより。電源昇圧回路ＵＶＣが動作し、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが、モニター用メモリ回路ＭＯＮ−Ｓに供給される。このとき、パターン発生回路ＰＴＧは、テストパターンを発生し、テスト回路ＢＩＳＴは、供給されているテストパターンに従って、モニター用メモリ回路ＭＯＮ−Ｓに対してアクセスを行う。そのため、モニター用メモリ回路ＭＯＮ−Ｓは、電源電圧Ｖｄよりも高い電圧値を有するストレス電圧Ｖｓｔを動作電圧として、テスト回路ＢＩＳＴからのアクセスに従って動作する。このときのモニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルを見た場合、第２メモリセルは、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが印加された状態で、テストパターンに従ってデータの書き込みまたは／および読み出し動作が行われることになる。そのため、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルにストレスが印加されることになる。
【００４２】
所定の期間、電源電圧Ｖｄよりも高いストレス電圧Ｖｓｔが供給された状態で、第２メモリセルへのデータの書き込み動作または／および読み出し動作が行われた後、モニター制御回路ＭＯＮ−ＣＮは、電圧制御信号Ｖｃｎｔによって、自己診断をストレス電圧発生回路ＳＴＶＣへ指示する。また、モニター制御回路ＭＯＮ−ＣＮは、テストパターン制御信号Ｐｃｎｔによって、パターン発生回路ＰＴＧにテストを指示し、テスト制御信号Ｔｃｎｔによって、テスト回路ＢＩＳＴに、自己診断機能を動作させることを指定する。
【００４３】
これにより。電源降圧回路ＤＶＣが動作し、電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔが、モニター用メモリ回路ＭＯＮ−Ｓに供給される。このときのストレス電圧Ｖｓｔの電圧値は、セル実力記憶レジスタＭＣＲＧに格納されている下限実力のデータによって定められている。テスト回路ＢＩＳＴは、モニター用メモリ回路ＭＯＮ−Ｓをアクセスし、モニター用メモリ回路ＭＯＮ−Ｓにデータの書き込みとデータの読み出しを行い、モニター用メモリ回路ＭＯＮ−Ｓの診断を行う。この診断は、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルへデータを書き込み、その後データを読み出し、書き込んだデータと読み出したデータとを比較し、一致していれば、診断の結果は良好と判定し、不一致であれば、診断の結果は不良と判定することにより、行われる。
【００４４】
テスト回路ＢＩＳＴによる診断の結果は、モニター制御回路ＭＯＮ−ＣＮに供給される。モニター制御回路ＭＯＮ−ＣＮは、診断結果レジスタ（保持回路）ＭＮＲＧを備えており、テスト回路ＢＩＳＴによる診断の結果は、診断結果レジスタＭＮＲＧに格納される。また、診断結果レジスタＭＮＲＧに格納された診断の結果は、診断結果信号ＴＣＮ−２として、図１に示した外部端子ＴＭＮから出力される。
【００４５】
上記したように、モニター制御回路ＭＯＮ−ＣＮは、トリガー信号Ｔｇが供給されると、モニター用メモリ回路ＭＯＮ−Ｓに対してストレスを印加し、自己診断を実行する。制御回路ＣＮＴは、例えばユーザーが、この半導体装置ＭＣＵに電源電圧Ｖｄを給電したときに、トリガー信号Ｔｇが発生する。すなわち、ユーザーが、この半導体装置ＭＣＵを動作させたときに、トリガー信号Ｔｇが発生する。これにより、半導体装置ＭＣＵが動作を開始すると、半導体装置ＭＣＵが動作している期間、モニター用メモリ回路ＭＯＮ−Ｓに対してストレスの印加と自己診断が、継続的に実行されることになる。
【００４６】
しかしながら、半導体装置ＭＣＵ内の各回路ブロック（例えば、図１に示したユーザー回路ＰＥＰ、スタティック型メモリＳＲＡＭ、中央処理回路ＣＰＵ等）は、ユーザーが半導体装置ＭＣＵを動作させている期間、継続的に動作しているものではない。すなわち、各回路ブロックが動作している期間は、半導体装置ＭＣＵが動作している期間の１００％ではない。例えば、スタティック型メモリＳＲＡＭは、半導体装置ＭＣＵが動作している期間、継続的にデータの書き込みまたは読み出しの動作が行われているものではない。
【００４７】
また、この実施の形態１においては、モニター用メモリ回路ＭＯＮ−Ｓにストレスを印加するとき、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが、モニター用メモリ回路ＭＯＮ−Ｓに、電源電圧として供給される。そのため、例えばスタティック型メモリＳＲＡＭを例にすると、半導体装置ＭＣＵが動作しているときにスタティック型メモリＳＲＡＭが受けるストレスに比べて、モニター用メモリ回路ＭＯＮ−Ｓが受けるストレスは強くなる。言い換えるならば、モニター用メモリ回路ＭＯＮ−Ｓには、ストレスを時間的に加速する加速ストレスが印加されることになる。
【００４８】
そのため、モニター用メモリ回路ＭＯＮ−Ｓに、半導体装置ＭＣＵが動作している期間、継続的に加速ストレスの印加が行われていると、半導体装置ＭＣＵが動作している期間において、スタティック型メモリＳＲＡＭが受けるストレスに比べて過剰すぎるストレスが印加されてしまうことが考えられる。
【００４９】
この実施の形態１においては、特に制限されないが、モニター回路ＭＯＮは、タイマー回路ＴＭＣを備えている。モニター制御回路ＭＯＮ−ＣＮは、トリガー信号Ｔｇに従って、モニター用メモリ回路ＭＯＮ−Ｓにストレスを印加する場合、タイマー回路ＴＭＣによって、所定の期間（ストレス印加時間）、ストレスがモニター用メモリ回路ＭＯＮ−Ｓに印加されるように制御する。例えば、半導体装置ＭＣＵが動作する期間を１００％と仮定し、この期間の半分の５０％の期間、モニター用メモリ回路ＭＯＮ−Ｓにストレスが印加されるように、タイマー回路ＴＭＣによって制御が行われる。
【００５０】
モニター用メモリ回路ＭＯＮ−Ｓにストレスを印加している時間（ストレス印加時間）は、ユーザーに提供する半導体装置の種類毎または／およびユーザー毎に異なる。そのため、半導体装置ＭＣＵの外部からストレス印加時間が供給され、設定される。この実施の形態１においては、モニター回路ＭＯＮに、セル実力記憶レジスタＭＣＲＧと同様な構成を有するストレス時間レジスタＳＴＲＧが設けられる。ストレス印加時間は、例えば、半導体装置ＭＣＵをユーザーに提供する前に、半導体メーカーが予め決め、半導体メーカーは、半導体装置ＭＣＵを出荷する前のテスト工程において、予め決めたストレス印加時間を、外部端子ＴＣＮ、制御回路ＣＮＴおよびモニター制御回路ＭＯＮ−ＣＮを介して、ストレス時間レジスタＳＴＲＧに格納する。タイマー回路ＴＭＣによって計測される時間と、ストレス時間レジスタＳＴＲＧに格納されたストレス印加時間とによって、ストレスを印加している時間が制御される。
【００５１】
テスト回路ＢＩＳＴにおいてストレス印加機能が動作しているとき、モニター用メモリ回路ＭＯＮ−Ｓには、図１に示した他の回路ブロック（ユーザー回路ＰＥＰ、スタティック型メモリ回路ＳＲＡＭ等）を動作させる動作用の電源電圧Ｖｄに比べて、高い電圧値を有するストレス電圧Ｖｓｔが、動作用の電源電圧として供給される。すなわち、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルに対して、電源電圧Ｖｄよりも高い電圧値を有するストレス電圧Ｖｓｔが動作電圧として供給されている状態で、データの書き込みおよび読み出しが行われる。これにより、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルの特性は、他の回路ブロックに比べて、その劣化が時間的に加速されることになる。
【００５２】
一方、テスト回路ＢＩＳＴにおいて自己診断機能が動作しているときに、モニター用メモリ回路ＭＯＮ−Ｓには、図１に示した他の回路ブロックを動作させる動作用の電源電圧Ｖｄに比べて、低い電圧値を有するストレス電圧Ｖｓｔが、動作用の電源電圧として供給される。さらに、このときのストレス電圧Ｖｓｔの値は、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルを動作させることが可能な下限電圧に相当している。すなわち、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルに対して、電源電圧Ｖｄよりも低い電圧値（下限電圧に相当する電圧値）を有するストレス電圧Ｖｓｔが動作電圧として供給されている状態で、データの書き込み動作および読み出し動作が行われる。これにより、自己診断は、第２メモリセルが元々持っていた実力（動作可能な下限電圧）を基準として、診断することが可能となる。すなわち、半導体装置ＭＣＵが動作している期間において、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルには、特性劣化を時間的に加速させる加速ストレスが印加され、元々持っていた実力を基準とした自己診断が行われることになる。
【００５３】
半導体装置ＭＣＵを動作させることにより、特性の経時劣化が生じ、半導体装置ＭＣＵの故障に繋がる。この実施の形態１においては、半導体装置ＭＣＵが動作している時間に応じて、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルには、加速ストレスが印加され、実力に合わせた自己診断が行われることになる。これにより、特性の経時劣化によって半導体装置ＭＣＵが故障する前に、第２メモリセルの特性の経時劣化を精度よく検知することが可能となる。その結果、経時劣化によって半導体装置ＭＣＵが故障する前に、第２メモリセルの特性の経時劣化を精度よく検出できるので、半導体装置ＭＣＵの故障を予測ないし予知することが可能となる。
【００５４】
この実施の形態１において、各回路ブロック、例えば図１に示したユーザー回路ＰＥＰ、スタティック型メモリ回路ＳＲＡＭ、中央処理回路ＣＰＵ等は、ＭＯＳＦＥＴによって構成されている。同様に、モニター用メモリ回路ＭＯＮ−Ｓも、ＭＯＳＦＥＴによって構成されている。ＭＯＳＦＥＴは、その耐圧電圧よりも低い電圧が供給されて、動作している場合でも、時間経過とともに、ＭＯＳＦＥＴの特性は経時変化する。例えば、ＭＯＳＦＥＴのゲート酸化膜は、経時変化によって、劣化する。また、ＭＯＳＦＥＴのしきい値電圧も、経時変化で、変化する。すなわち、ＭＯＳＦＥＴの特性は、経時変化で劣化することになる。このように、ＭＯＳＦＥＴの特性が、劣化することによって、ＭＯＳＦＥＴにより構成された各回路ブロックの特性も劣化し、結果として半導体装置ＭＣＵの特性も、経時変化することになる。
【００５５】
モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルは、他の回路ブロックを構成するＭＯＳＦＥＴと同様なＭＯＳＦＥＴによって、構成されている。実施の形態１では、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセル、すなわちこの第２メモリセルを構成するＭＯＳＦＥＴに対して加速ストレスが印加される。これにより、他の回路ブロックを構成するＭＯＳＦＥＴが、耐圧電圧よりも低い電源電圧Ｖｄが供給された状態下で、長時間において動作している状態を模擬することが可能となる。また、自己診断においては、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルに、動作可能な下限実力の動作電圧を供給した状態下で、診断を行っている。これは、電源電圧Ｖｄの供給下で、長時間動作したＭＯＳＦＥＴが、動作可能な動作電圧で動作するか否かを診断することに相当する。結果として、ＭＯＳＦＥＴによって構成された他の回路ブロックの特性の経時変化を、テスト回路ＢＩＳＴによって、精度よく予測することが可能となり、故障を予測することが可能となる。
【００５６】
なお、この実施の形態１においては、モニター制御回路ＭＯＮ−ＣＮから、制御回路ＣＮＴに、信号ＴＣＮ−１が供給されている。セル実力記憶レジスタＭＣＲＧ、ストレス時間レジスタＳＴＲＧおよび診断結果レジスタＭＮＲＧに格納されたデータは、信号ＴＣＮ−１として、制御回路ＣＮＴに供給される。これにより、セル実力記憶レジスタＭＣＲＧに格納した実力下限のデータ、ストレス時間レジスタＳＴＲＧに格納したストレス印加時間を、図１に示した外部端子ＴＣＮから読み出すことが可能とされている。
【００５７】
＜スタティック型メモリおよびモニター用メモリ回路＞
図３は、実施の形態１に係わるスタティック型メモリＳＲＡＭおよびモニター用メモリ回路ＭＯＮ−Ｓの構成を示すブロック図である。
【００５８】
＜＜スタティック型メモリの構成＞＞
図３（Ａ）は、スタティック型メモリＳＲＡＭの構成を示すブロック図である。図３（Ａ）において、スタティック型メモリＳＲＡＭは、メモリアレイＭＣＡと周辺回路ＭＣ−ＣＮを備えている。メモリアレイＭＣＡは、複数の第１メモリセルＭＣと、複数のデータ線対ｄ０、／ｄ０〜ｄｎ、／ｄｎと、複数のワード線Ｗ０〜Ｗｎを備えている。複数の第１メモリセルＭＣは、行列状に配置されており、それぞれの列にデータ線対ｄ０、／ｄ０〜ｄ０，／ｄｎが配置され、それぞれの行にワード線Ｗ０〜Ｗｎが配置されている。メモリアレイＭＣＡにおいて、それぞれの行に配置された複数の第１メモリセルＭＣは、それぞれの行に配置されたワード線に接続されている。また、メモリアレイＭＣＡにおいて、それぞれの列に配置された複数の第１メモリセルＭＣは、それぞれの列に配置されたデータ線対に接続されている。
【００５９】
図面が複雑になるのを避けるために、図３（Ａ）では、メモリアレイＭＣＡにおいて、行列状に配置された複数の第１メモリセルＭＣのうち、０行、０列目に配置された第１メモリセルＭＣと、０行、ｎ列目に配置された第１メモリセルＭＣと、ｎ行、０列目に配置された第１メモリセルＭＣと、ｎ行、ｎ列目に配置された第１メモリセルＭＣのみが明示されている。これらの明示した第１メモリセルＭＣを例にして、ワード線、データ線対および第１メモリセルＭＣの接続関係を説明すると次のようになる。
【００６０】
メモリアレイＭＣＡにおいては、０行目に配置されたワード線Ｗ０には、同じ０行目に配置された複数の第１メモリセルＭＣが、接続され、ｎ行目に配置されたワード線Ｗｎにも、同じｎ行目に配置された複数の第１メモリセルＭＣが接続されている。また、０列目に配置されたデータ線対ｄ０，／ｄ０には、０列目に配置された複数の第１メモリセルＭＣが接続され、ｎ列目に配置されたデータ線対ｄｎ，／ｄｎには、ｎ列目に配置された複数の第１メモリセルＭＣが接続されている。残りの１行目からｎ−１行目にそれぞれ配置されたワード線Ｗ１〜Ｗｎ−１（図示しない）も、同様に、同じ１行目からｎ−１行目にそれぞれ配置された複数の第１メモリセルＭＣ（図示しない）が接続されている。また、残りの１列目からｎ−１列目にそれぞれ配置されたデータ線対ｄ１、／ｄ１〜ｄｎ−１、／ｄｎ−１（図示しない）も、同様に、同じ１列目からｎ−１列目にそれぞれ配置された複数の第１メモリセルＭＣ（図示しない）が接続されている。
【００６１】
見方を変えると、メモリアレイＭＣＡにおいて、ワード線Ｗ０〜Ｗｎとデータ線対ｄ０、／ｄ０〜ｄｎ、／ｄｎのそれぞれの交点に、第１メモリセルＭＣが配置されている。
【００６２】
ここで、データ線対ｄ０、／ｄ０〜ｄｎ、／ｄｎのそれぞれは、１対のデータ線ｄ０〜ｄｎとデータ線／ｄ０〜／ｄｎを含んでいる。データを第１メモリセルＭＣから読み出すとき、データ線対を構成する１対のデータ線（例えばｄ０、／ｄ０）のうち、一方のデータ線ｄ０は、読み出すデータに従って、電圧電源Ｖｄ方向（または接地電圧Ｖｓ方向）へ変化し、他方のデータ線／ｄ０は、接地電圧Ｖｓ方向（または電源電圧Ｖｄ方向）へ変化する。同様に、データを第１メモリセルＭＣへ書き込むときには、書き込むべきデータに従って、一方のデータ線ｄ０は、電圧電源Ｖｄ方向（または接地電圧Ｖｓ方向）へ変化し、他方のデータ線／ｄ０は、接地電圧Ｖｓ方向（または電源電圧Ｖｄ方向）へ変化する。すなわち、データの読み出しおよび書き込みにおいて、データ線対ｄ０、／ｄ０の電圧は，相補的に変化する。
【００６３】
周辺回路ＭＣ−ＣＮには、アドレス信号Ａｄｄ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥが、図１に示したバスＢＵＳを介して供給される。また、周辺回路ＭＣ−ＣＮには、バスＢＵＳを介してデータが入出力される。図３（Ａ）では、入力されるデータが、入力データＤＩとして示され、出力されるデータが、出力データＤＯとして示されている。また、周辺回路ＭＣ−ＣＮには、電源電圧Ｖｄと回路の接地電圧Ｖｓが供給されている。
【００６４】
周辺回路ＭＣ−ＣＮは、ワード線Ｗ０〜Ｗｎおよびデータ線対ｄ０、／ｄ０〜ｄｎ、／ｄｎに接続されている。
【００６５】
複数の第１メモリセルＭＣは、互いに同じ構成を有している。第１メモリセルＭＣの構成については、後で一例を詳しく説明するので、ここでは概要のみを説明する。第１メモリセルＭＣは、電源電圧ノードＮ１（図示しない）と、接地電圧ノードＮ２（図示しない）を備えており、接地電圧ノードＮ２に、接地電圧Ｖｓが供給され、電源電圧ノードＮ１に、所定の電源電圧が供給される。第１メモリセルＭＣは、この所定の電圧を電源電圧として動作する。上記したように、第１メモリセルＭＣは、この第１メモリセルＭＣが配置された行に配置されているワード線と、この第１メモリセルＭＣが配置された列に配置されているデータ線対に接続されている。
【００６６】
第１メモリセルＭＣからデータを読み出す場合、所定の電源電圧が、電源電圧ノードＮ１に供給されている状態で、この第１メモリセルＭＣに接続されているワード線に、例えばハイレベルの選択信号が、周辺回路ＭＣ−ＣＮから供給される。これにより、この第１メモリセルＭＣに格納されているデータに従って、データ線対の電圧が変化する。一方、第１メモリセルＭＣへデータを書き込む場合には、書き込むべきデータに従って、周辺回路ＭＣ−ＣＮは、例えば、データ線対のうちの一方のデータ線をハイレベル（またはロウレベル）にし、他方のデータ線をロウレベル（またはハイレベル）にする。ワード線をハイレベルにすることにより、一方のデータ線をハイレベルにし、他方のデータ線をロウレベルにする状態に対応したデータが、第１メモリセルＭＣに格納されることになる。
【００６７】
図３（Ａ）に示した、０行目で０列目に配置されている第１メモリセルＭＣを例にして説明すると、データを読み出す場合には、周辺回路ＭＣ−ＣＮは、ワード線Ｗ０にハイレベルの選択信号を供給にする。これにより、第１メモリセルＭＣに格納されているデータに従って、データ線対ｄ０、／ｄ０の電圧が定められる。また、データの書き込みの場合には、書き込むデータに従って、周辺回路ＭＣ−ＣＮは、データ線ｄ０をハイレベルにし、データ線／ｄ０をロウレベルにする。このとき、周辺回路ＭＣ−ＣＮは、ワード線Ｗ０にハイレベルの選択信号を供給することにより、データ線ｄ０をハイレベルにし、データ線／ｄ０をロウレベルにするような状態が、第１メモリセルＭＣに格納される。すなわち、データが第１メモリセルＭＣに書き込まれる。
【００６８】
この実施の形態１において、スタティック型メモリＳＲＡＭのメモリアレイＭＣＡに配置された複数の第１メモリセルＭＣのそれぞれの電源電圧ノードＮ１には、所定の電源電圧として、電源電圧Ｖｄが供給され、それぞれの接地電圧ノードＮ２には、回路の接地電圧Ｖｓが供給される。なお、図３（Ａ）は、周辺回路ＭＣ−ＣＮから、第１メモリセルの電源電圧ノッドＮ１および接地電圧ノードＮ２に、電源電圧Ｖｄ、接地電圧Ｖｓを供給するように描かれているが、これに限定されるものではない。
【００６９】
周辺回路ＭＣ−ＣＮに供給されるアドレス信号Ａｄｄ、ライトイネーブル信号ＷＥおよびリードイネーブル信号ＲＥは、例えば中央処理回路ＣＰＵ（図１）が、スタティック型メモリＳＲＡＭをアクセスする際に、出力する。すなわち、中央処理回路ＣＰＵは、スタティック型メモリＳＲＡＭが有する複数の第１メモリセルＭＣから、データの書き込みまたは読み出しを行いたい１個（または複数個）の第１メモリセルＭＣを指定するアドレス信号Ａｄｄを出力する。ここで、データを書き込む場合、中央処理回路ＣＰＵは、ライトイネーブル信号ＷＥを、例えばハイレベルにし、データを読み出す場合には、リードイネーブル信号ＲＥを例えばハイレベルにする。中央処理回路ＣＰＵから出力されたこれらの信号は、バスＢＵＳを介して、スタティック型メモリＳＲＡＭに供給される。
【００７０】
周辺回路ＭＣ−ＣＮは、複数のワード線Ｗ０〜Ｗｎから、供給されたアドレス信号Ａｄｄによって指定されたワード線を選択し、また複数のデータ線対ｄ０、／ｄ０〜ｄｎ、／ｄｎから、供給されたアドレス信号Ａｄｄによって指定された１個（または複数個）のデータ線対を選択する。周辺回路ＭＣ−ＣＮは、選択したワード線にハイレベルの選択信号を供給する。ライトイネーブル信号ＷＥがハイレベルの場合には、周辺回路ＭＣ−ＣＮは、バスＢＵＳにおけるデータを入力データＤＩとして、選択したデータ線対に供給する。これによって、バスＢＵＳにおけるデータが、第１メモリセルＭＣに書き込まれることになる。
【００７１】
これに対して、リードイネーブル信号ＲＥが、ハイレベルの場合には、周辺回路ＭＣ−ＣＮは、アドレス信号Ａｄｄによって指定されたワード線を選択する選択信号をハイレベルにし、アドレス信号Ａｄｄによって指定されたデータ線対を選択し、選択したデータ線対におけるデータを、出力データＤＯとして、バスＢＵＳへ供給する。これにより、第１メモリセルＭＣからデータが読み出されることになる。
【００７２】
＜＜モニター用メモリ回路の構成＞＞
図３（Ｂ）は、モニター用メモリ回路ＭＯＮ−Ｓの構成を示すブロック図である。図３（Ｂ）において、モニター用メモリ回路ＭＯＮ−Ｓは、第２メモリセルＭＣ−Ｓと、周辺回路ＭＣＳ−ＣＮを備えている。第２メモリセルＭＣ−Ｓは、スタティック型メモリＳＲＡＭが有する第１メモリセルＭＣと同じ構成を有している。周辺回路ＭＣＳ−ＣＮは、スタティック型メモリＳＲＡＭが有する周辺回路ＭＣ−ＣＮと類似した構成を有している。ここでは、スタティック型メモリＳＲＡＭとの相違点を主に説明する。
【００７３】
先ず、第２メモリセルＭＣ−Ｓについて説明する。第２メモリセルＭＣ−Ｓの構成は、第１メモリセルＭＣと同じ構成を有しているが、電源電圧ノードＮ１に供給される所定の電圧が、第１メモリセルＭＣとは異なっている。すなわち、第２メモリセルＭＣ−Ｓの電源電圧ノードＮ１には、所定の電圧として、電源電圧Ｖｄの代わりに、ストレス電圧Ｖｓｔが供給される。なお、第２メモリセルＭＣ−Ｓの接地電圧ノードＮ２には、第１メモリセルＭＣと同様に、接地電圧Ｖｓが供給される。図３（Ｂ）においても、周辺回路ＭＣＳ−ＣＮを介して、第２メモリセルＭＣ−Ｓにストレス電圧Ｖｓｔおよび接地電圧Ｖｓが供給されるように描かれているが、これに限定されるものではない。
【００７４】
周辺回路ＭＣＳ−ＣＮは、周辺回路ＭＣ−ＣＮと同様に、接地電圧Ｖｓが供給されている。一方、電源電圧としては、周辺回路ＭＣＳ−ＣＮには、周辺回路ＭＣ−ＣＮと異なり、電源電圧Ｖｄの代わりに、ストレス電圧Ｖｓｔが供給されている。そのため、周辺回路ＭＣＳ−ＣＮは、ストレス電圧Ｖｓｔを電源電圧として動作する。また、この実施の形態１においては、特に制限されないが、モニター用メモリ回路ＭＯＮ−Ｓは、メモリセルとして１個の第２メモリセルＭＣ−Ｓのみを有している。そのため、周辺回路ＭＣＳ−ＣＮには、周辺回路ＭＣ−ＣＮと異なり、アドレス信号Ａｄｄは供給されず、ライトイネーブル信号（モニター用ライトイネーブル信号）ＷＥＳとリードイネーブル信号（モニター用リードイネーブル信号）ＲＥＳが供給されている。また、図３（Ｂ）において、ＤＩＳは、モニター用メモリ回路ＭＯＮ−Ｓに供給される入力データ（モニター用入力データ）を示し、ＤＯＳは、モニター用メモリ回路ＭＯＮ−Ｓから出力される出力データ（モニター用出力データ）を示している。図３（Ｂ）において、ｄｓ、／ｄｓは、メモリセルＭＣ−Ｓに接続されたデータ線対を示し、ＷＳは、メモリセルＭＣ−Ｓに接続されたワード線を示している。
【００７５】
周辺回路ＭＣＳ−ＣＮおよびメモリセルＭＣ−Ｓに供給されるストレス電圧Ｖｓｔは、図２で示したストレス電圧発生回路ＳＴＶＣから供給される。また、ライトイネーブル信号ＷＥＳ、リードイネーブル信号ＲＥＳおよび入力データＤＩＳは、図２に示したテスト回路ＢＩＳＴから供給され、出力データＤＯＳは、テスト回路ＢＩＳＴへ供給される。
【００７６】
次に、モニター用メモリ回路ＭＯＮ−Ｓの動作を説明する。
【００７７】
モニター制御回路ＭＯＮ−ＣＮ（図２）からの指示によって、テスト回路ＢＩＳＴ（図２）がストレス印加機能を実行しているとき、テスト回路ＢＩＳＴから、パターン発生回路ＰＴＧによって形成されたテストパターンに従ったデータが、入力データＤＩＳとして、モニター用メモリ回路ＭＯＮ−Ｓに供給される。このとき、テスト回路ＢＩＳＴは、上記したテストパターンに従ってライトイネーブル信号ＷＥＳをハイレベルにする。例えば、テストパターンに従って、テスト回路ＢＩＳＴは、周期的にライトイネーブル信号ＷＥＳをハイレベルにする。
【００７８】
このとき、モニター制御回路ＭＯＮ−ＣＮからの指示によって、ストレス電圧発生回路ＳＴＶＣにおける電源昇圧回路ＵＶＣが動作する。電源昇圧回路ＵＶＣが動作することにより、この電源昇圧回路ＵＶＣによって電源電圧Ｖｄが昇圧され、電源電圧Ｖｄよりも高い電圧値の電圧が形成され、ストレス電圧Ｖｓｔとしてモニター用メモリ回路ＭＯＮ−Ｓにおける周辺回路ＭＣＳ−ＣＮおよび第２メモリセルＭＣ−Ｓに、それぞれの動作電圧として供給される。
【００７９】
周辺回路ＭＣＳ−ＣＮは、ハイレベルのライトイネーブル信号ＷＥＳに応答して、ワード線ＷＳをハイレベルにし、そのとき供給されているテストパターンに従った入力データＤＩＳに対応した電圧を、データ線対ｄｓ、／ｄｓに供給する。これにより、第２メモリセルＭＣ−Ｓは、ストレス電圧Ｖｓｔが動作電圧として供給されている状態で、入力データＤＩＳに対応したデータの書き込みが行われる。このようにして、テストパターンに従って、周辺回路ＭＣ−ＣＮに供給されるライトイネーブル信号ＷＥＳが、ハイレベルに変化する度に、そのときの入力データＤＩＳに対応したデータが、ストレス電圧Ｖｓｔが供給されている状態の第２メモリセルＭＣ−Ｓに書き込まれる。
【００８０】
また、テスト回路ＢＩＳＴはストレス印加機能を実行しているとき、リードイネーブル信号ＲＥＳをハイレベルにする。例えば、上記したように周期的にライトイネーブル信号ＷＥＳをハイレベルにした後、テスト回路ＢＩＳＴは、リードイネーブル信号ＲＥＳを周期的にハイレベルにする。勿論、これに限定されるものではなく、テスト回路ＢＩＳＴは、例えば、リードイネーブル信号ＲＥＳとライトイネーブル信号ＷＥＳを交互にハイレベルにするようにしてもよい。
【００８１】
電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが、モニター用メモリ回路ＭＯＮ−Ｓにおける周辺回路ＭＣＳ−ＣＮおよび第２メモリセルＭＣ−Ｓに、それぞれの動作電圧として供給されている。
【００８２】
周辺回路ＭＣＳ−ＣＮは、ハイレベルのリードイネーブル信号ＲＥＳに応答して、ワード線ＷＳをハイレベルにする。これにより、第２メモリセルＭＣ−Ｓは、ストレス電圧Ｖｓｔが動作電圧として供給されている状態で、データ線対ｄｓ、／ｄｓの電圧を第２メモリセルＭＣ−Ｓに格納されているデータに従った値にする。周辺回路ＭＣＳ−ＣＮは、データ線対ｄｓ、／ｄｓの電圧に対応した出力データを出力する。このようにして、周辺回路ＭＣＳ−ＣＮは、リードイネーブル信号ＲＥＳがハイレベルに変化する度に、ストレス電圧Ｖｓｔが供給されている状態の第２メモリセルＭＣ−Ｓからデータを読み出す。
【００８３】
モニター制御回路ＭＯＮ−ＣＮ（図２）からの指示によって、テスト回路ＢＩＳＴ（図２）が自己診断機能を実行しているとき、テスト回路ＢＩＳＴは、パターン発生回路ＰＴＧによって形成されたテストパターンに従った入力データＤＩＳを、モニター用メモリ回路ＭＯＮ−Ｓへ供給し、テストパターンに従ってライトイネーブル信号ＷＥＳをハイレベルにする。このとき、モニター制御回路ＭＯＮ−ＣＮからの指示に従って、ストレス電圧発生回路ＳＴＶＣ（図２）内の電源降圧回路ＤＶＣが動作する。電源降圧回路ＤＶＣは、図２で説明したように、電源電圧Ｖｄを降圧し、降圧によって得られた電圧をストレス電圧Ｖｓｔとして出力する。このときのストレス電圧Ｖｓｔの電圧値は、電源電圧Ｖｄよりも低い値であって、セル実行記憶レジスタＭＣＲＧに格納されている下限実力のデータにより定められた値である。
【００８４】
周辺回路ＭＣＳ−ＣＮおよび第２メモリセルＭＣ−Ｓには、下限実力のデータにより定められた電圧値を有するストレス電圧Ｖｓｔが、動作電圧として供給される。すなわち、電圧値の低いストレス電圧Ｖｓｔを電源電圧とした状態下で、周辺回路ＭＣＳ−ＣＮおよびメモリセルＭＣ−Ｓが動作することになる。
【００８５】
周辺回路ＭＣＳ−ＣＮは、ハイレベルのライトイネーブル信号ＷＥＳが供給されると、このハイレベルのライトイネーブル信号ＷＥＳに応答して、ワード線ＷＳをハイレベルにし、ストレス印加機能のときと同様に、テストパターンを入力データＤＩＳとして第２メモリセルＭＣ−Ｓへ書き込む。
【００８６】
入力データＤＩＳを第２メモリセルＭＣ−Ｓへ書き込んだ後、テスト回路ＢＩＳＴは、リードイネーブル信号ＲＥＳをハイレベルにする。これに応答して、周辺回路ＭＣＳ−ＣＮは、ワード線ＷＳをハイレベルにし、データ線対ｄｓ、／ｄｓの電圧に応じた出力データＤＯＳを出力する。
【００８７】
第２メモリセルＭＣ−Ｓを構成するＭＯＳＦＥＴの特性の劣化が進んでいなければ、第２メモリセルＭＣ−Ｓの特性も劣化が進んでいないため、自己診断機能において、書き込んだ入力データＤＩＳと同じ値のデータが、出力データＤＯＳとして出力されることになる。
【００８８】
テスト回路ＢＩＳＴは、モニター用メモリＭＯＮ−Ｓから供給された出力データＤＯＳと、先に書き込んだ入力データＤＩＳとが一致しているか否かを判定して、判定の結果を診断結果レジスタＭＮＲＧへ供給し、診断結果レジスタＭＮＲＧに格納する。判断結果レジスタＭＮＲＧに格納さえた判定の結果は、外部端子ＴＭＮ（図１）を介して、半導体装置ＭＣＵ（図１）の外部へ、診断結果信号ＴＣＮ−２として出力される。
【００８９】
第２メモリセルＭＣ−Ｓの特性の劣化が進んでいなければ、自己診断機能において第２メモリセルＭＣ−Ｓに書き込んだデータＤＩＳと同じデータが、出力データＤＯＳとして出力されることになる。この場合には、入力データＤＩＳと出力データＤＯＳが一致するため、良好であることを示すデータが、テスト回路ＢＩＳＴから、診断結果レジスタＭＮＲＧへ供給される。このときは、良好であることを信号が、診断結果信号ＴＣＮ−２として出力される。
【００９０】
一方、第２メモリセルＭＣ−Ｓを構成するＭＯＳＦＥＴの特性の劣化が進んでいれば、第２メモリセルＭＣ−Ｓの特性の劣化も進んでいるため、ワード線ＷＳがハイレベルになったとき、データ線対ｄｓ、／ｄｓの電圧は、先に書き込んだ入力データＤＩＳとは無関係な電圧値になる。周辺回路ＭＣＳ−ＣＮは、データ線対ｄｓ、／ｄｓの電圧に従ったデータを、出力データＤＯＳとして出力するため、テスト回路ＢＩＳＴには、先に書き込んだ入力データＤＩＳとは無関係な出力データＤＯＳが供給されることになる。
【００９１】
この出力データＤＯＳと、入力データＤＩＳとが、テスト回路ＢＩＳＴによって比較され、不一致と判定されることになる。不一致と判定すると、テスト回路ＢＩＳＴは、不良であることを示す結果を診断結果レジスタＭＮＲＧへ供給し、診断結果レジスタＭＮＲＧに格納する。判断結果レジスタＭＮＲＧに格納さえた判定の結果は、外部端子ＴＭＮ（図１）を介して、半導体装置ＭＣＵ（図１）の外部へ、診断結果信号ＴＣＮ−２として出力される。
【００９２】
ここでは、モニター用メモリ回路ＭＯＮ−Ｓは、１個の第２メモリセルＭＣ−Ｓを備えている場合を説明したが、これに限定されるものではない。すなわち、モニター用メモリ回路ＭＯＮ−Ｓに、スタティック型メモリＳＲＡＭと同様に、複数の第２メモリセルＭＣ−Ｓが行列配置されたメモリアレイＭＣＡを設けるようにしてもよい。この場合も、複数の第２メモリセルＭＣ−Ｓによって構成された配列のそれぞれの行にワード線を設け、それぞれの列にデータ線対を設ける。
【００９３】
また、この場合、周辺回路ＭＣＳ−ＣＮは、複数の第２メモリセルＭＣ−Ｓから１個または複数個の第２メモリセルＭＣ−Ｓを指定するアドレス信号を受けるようにし、スタティック型メモリＳＲＡＭと同様に、アドレス信号に従って、ワード線とデータ線対を選択するようにする。ストレス印加の際には、アレス信号によって指定された第２メモリセルＭＣ−Ｓに、テストパターンに基づいた入力データＤＩＳが書き込まれ、出力データＤＩＳとして読み出されるようにする。一方、自己診断の際には、アドレス信号によって指定された第２メモリセルＭＣ−Ｓに対して、書き込みと読み出しを行い、テスト回路ＢＩＳＴにおいて、書き込んだ入力データＤＩＳと読み出した出力データＤＯＳを比較するようにすればよい。
【００９４】
この場合、ストレス印加の際、テスト回路ＢＩＳＴは、パターン発生回路ＰＴＧによって形成されたテストパターンに従って、モニター用メモリ回路ＭＯＮ−Ｓに供給されるアドレス信号と、入力データＤＩＳとして供給されるデータを形成する。一方、自己診断の際には、テスト回路ＢＩＳＴは、パターン発生回路ＰＴＧによって形成されたテストパターンに従って、モニター用メモリ回路ＭＯＮ−Ｓに供給されるアドレス信号と入力データＤＩＳを形成し、書き込み動作を実行させる。その後、テスト回路ＢＩＳＴは、アドレス信号を形成し、読み出し動作を実行させる。この読み出し動作で、モニター用メモリ回路ＭＯＮ−Ｓから読み出された出力データＤＯＳと、書き込んだ入力データＤＩＳまたはテストパターンとを、テスト回路ＢＩＳＴは、比較する。この比較の結果が、診断結果レジスタＭＮＲＧへ供給され、診断結果レジスタＭＮＲＧに格納されることになる。
【００９５】
＜半導体装置の回路＞
図４は、実施の形態１に係わる半導体装置ＭＣＵに含まれる回路ブロックを構成する回路の構成を示す回路図である。図４（Ａ）は、図３に示したスタティック型メモリセル（メモリセル）の構成を示す回路図である。また、図４（Ｂ）は、図１に示した中央処理回路ＣＰＵ、スタティック型メモリＳＲＡＭ、不揮発性メモリＦＬＡＳＨおよびユーザー回路ＰＥＰ等に含まれる論理回路の一例を示す回路図である。
【００９６】
図１に示した中央処理回路ＣＰＵ、スタティック型メモリＳＲＡＭ、不揮発性メモリＦＬＡＳＨおよびユーザー回路ＰＥＰ等は、それぞれ複数の論理回路を含んでいる。図４（Ｂ）には、これらの論理回路の一例として、インバータ回路が示されている。インバータ回路は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）ＴＰ１と、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）ＴＮ１を備えている。ＰＭＯＳＴＰ１のソースは電源電圧Ｖｄに接続され、ＮＭＯＳＴＮ１のソースは接地電圧Ｖｓに接続されている。ＰＭＯＳＴＰ１のドレインとＮＭＯＳＴＮ１のドレインが共通に接続されており。出力ノードＯ１に接続に接続されている。また、ＰＭＯＳＴＰ１のゲートとＮＭＯＳＴＮ１のゲートが共通に接続されており。入力ノードＩ１に接続されている。このＰＭＯＳＴＰ１およびＮＭＯＳＴＮ１により構成されたインバータ回路は、入力ノードＩ１に供給された信号を位相反転し、出力ノードＯ１から反転信号を出力する。
【００９７】
ＮＭＯＳＴＮ１は、例えば半導体基板に形成された互いに隔離された１対のＮ型半導体領域と、この１対のＮ型半導体領域間であって、半導体基板の主面に配置されたゲート酸化膜と、ゲート酸化膜上に配置されたゲート電極とを備えている。ここで、１対のＮ型半導体領域が、ソースおよびドレインとして機能し、ゲート電極がゲートとして機能する。また、ＰＭＯＳＴＰ１は、上記した半導体基板に形成されたウェル領域に、互いに隔離されて形成された１対のＰ型半導体領域と、この１対のＰ型半導体領域間であって、ウェルの主面に配置されたゲート酸化膜と、ゲート酸化膜上に配置されたゲート電極とを備えている。ここでも、１対のＰ型半導体領域が、ソースおよびドレインとして機能し、ゲート電極がゲートとして機能する。
【００９８】
入力ノードＩ１に、例えば周期的な信号が供給されると、ＮＭＯＳＴＮ１とＰＭＯＳＴＰ１が相互にオン／オフ状態となる。ＮＭＯＳＴＮ１およびＰＭＯＳＴＰ１をオン／オフさせるような動作を行うと、時間の経過とともに、例えばそれぞれのゲート酸化膜の特性の劣化が進む。ゲート酸化膜が劣化すると、ＰＭＯＳＴＰ１およびＮＭＯＳＴＮ１の例えばしきい値電圧がシフトする。
【００９９】
ＰＭＯＳＴＰ１およびＮＭＯＳＴＮ１のしきい値電圧が変化すると、インバータ回路の論理しきい値電圧が変化することになる。すなわち、インバータ回路の特性も劣化することになる。インバータ回路の特性が劣化して、論理しきい値電圧が変化すると、入力ノードＩ１に供給された信号の変化に対して、例えば出力ノードＯ１から出力される出力信号は、適切なタイミングで変化しなくなる。これにより、半導体装置ＭＣＵの性能の低下あるいは故障となる。
【０１００】
この実施の形態１においては、図３で説明したように、スタティック型メモリＳＲＡＭを構成する第１メモリセルＭＣと、モニター用メモリ回路ＭＯＮ−Ｓを構成する第２メモリセルＭＣ−Ｓが、同じ構成にされており、その回路構成が、図４（Ａ）に示されている。図４において、（）内の符号は、図３（Ｂ）に示した第２メモリセルＭＣ−Ｓの符号を示し、（）の前に示した符号は、図３（Ａ）に示した第１メモリセルＭＣの符号を示している。
【０１０１】
図４（Ａ）において、メモリセルＭＣ（ＭＣ−Ｓ）は、ＰＭＯＳＴＰ２、ＴＰ３およびＮＭＯＳＴＮ２〜ＴＮ５を備えている。
【０１０２】
ＰＭＯＳＴＰ２およびＴＰ３のそれぞれのソースは、電源電圧ノードＮ１に接続され、ＮＭＯＳＴＮ２およびＴＮ３のそれぞれのソースは、接地電圧ノードＮ２に接続されている。ＰＭＯＳＴＰ２およびＮＭＯＳＴＮ２のそれぞれのドレインは、入出力ノード／ＩＯに共通に接続され、ＰＭＯＳＴＰ３およびＮＭＯＳＴＮ３のそれぞれのドレインは、入出力ノードＩＯに共通に接続されている。また、ＰＭＯＳＴＰ２およびＮＭＯＳＴＮ２のそれぞれのゲートは、入出力ノードＩＯに共通に接続され、ＰＭＯＳＴＰ３およびＮＭＯＳＴＮ３のそれぞれのゲートは、入出力ノード／ＩＯに共通に接続されている。
【０１０３】
ＰＭＯＳＴＰ２およびＮＭＯＳＴＮ２によって、電源電圧ノードＮ１と接地電圧ノードＮ２との間に接続された第１インバータ回路が構成されていると見なすことができる。同様に、ＰＭＯＳＴＰ３およびＮＭＯＳＴＮ３によって、電源電圧ノードＮ１と接地電圧ノードＮ２との間に接続された第２インバータ回路が構成されていると見なすことができる。このように見なした場合、１対のインバータ回路（第１インバータ回路と第２インバータ回路）の入力と出力が、交差接続され、所謂フリップフロップ回路が構成されていると見なすことができる。この場合、第１インバータ回路、第２インバータ回路およびフリップフロップ回路は、電源電圧ノードＮ１に供給される所定の電圧を動作電圧として動作することになる。
【０１０４】
ＮＭＯＳＴＮ４は、入出力ノード／ＩＯと、このメモリセルＭＣ（ＭＣ−Ｓ）と同じ列に配置されたデータ線／ｄ０（／ｄｓ）との間に、そのソースドレイン経路が接続され、ゲートが、ワード線Ｗ０（ＷＳ）に接続されている。このワード線Ｗ０は、このメモリセルＭＣ（ＭＣ−Ｓ）と同じ行に配置されたワード線である。同様に、ＮＭＯＳＴＮ５は、入出力ノードＩＯと、このメモリセルＭＣ（ＭＣ−Ｓ）と同じ列に配置されたデータ線ｄ０（ｄｓ）との間に、そのソースドレイン経路が接続され、ゲートが、ワード線Ｗ０（ＷＳ）に接続されている。ＮＭＯＳＴＮ４、ＴＮ５は、ワード線Ｗ０（ＷＳ）における電圧によって、オン／オフが制御され、ワード線Ｗ０（ＷＳ）がハイレベルのとき、オン状態となり、入出力ノードＩＯ、／ＩＯと、データ線ｄ０（ｄｓ）、／ｄ０（／ｄｓ）間を電気的に接続する。
【０１０５】
電源電圧ノードＮ１に所定の電圧が供給された状態で、ワード線Ｗ０（ＷＳ）にハイレベルが供給されることにより、データ線対ｄ０（ｄｓ）、／ｄ０（／ｄｓ）と入出力ノードＩＯ、／ＩＯとが電気的に接続されるため、データの書き込みの際には、データ線対ｄ０（ｄｓ）、／ｄ０（／ｄｓ）に、書き込むべきデータに従った相補的な電圧を供給することにより、この相補的な電圧が、フリップフロップ回路の入出力ノードＩＯ，／ＩＯに伝達され、フリップフロップ回路は、データに従った状態にセットされる。すなわち、データが、メモリセルＭＣ（ＭＣ−Ｓ）に書き込まれる。ワード線Ｗ０（ＷＳ）をロウレベルにすることにより、ＮＭＯＳＴＮ４、ＴＮ５はオフ状態となり、フリップフロップ回路は、状態を保持することになる。一方、ワード線Ｗ０（ＷＳ）にハイレベルを供給し、データ線対ｄ０（ｄｓ）、／ｄ０（／ｄｓ）の電圧を検出することにより、そのときのフリップフロップ回路の状態に応じた電圧を知ることができる。すなわち、メモリセルＭＣ（ＭＣ−Ｓ）に格納（記憶）されているデータを読み出すことができる。
【０１０６】
この実施の形態１においては、スタティック型メモリＳＲＡＭに含まれる第１メモリセルＭＣ（複数のメモリセルＭＣ）の電源電圧ノードＮ１に、所定の電圧として電源電圧Ｖｄが供給される。なお、接地電圧ノードＮ２には、接地電圧Ｖｓが供給される。
【０１０７】
これに対して、モニター用メモリ回路ＭＯＮ−Ｓに含まれる第２メモリセルＭＣ−Ｓの電源電圧ノードＮ１には、テスト回路ＢＩＳＴにおいてストレス印加機能が動作している期間、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが、所定の電圧として供給される。また、テスト回路ＢＩＳＴにおいて自己診断機能が動作している期間では、第２メモリセルＭＣ−Ｓの電源電圧ノードＮ１に、電源電圧Ｖｄよりも低い電圧値であって、セル実力記憶レジスタに格納されている下限実力の値によって定まる電圧値のストレス電圧Ｖｓｔが、所定の電圧として供給される。
【０１０８】
なお、モニター用メモリ回路ＭＯＮ−Ｓに含まれる第２メモリセルＭＣ−Ｓの接地電圧ノードＮ２には、特に制限されないが、電源電圧ノードＮ１に供給されるストレス電圧Ｖｓｔの電圧値とは無関係に、接地電圧Ｖｓが供給されている。また、本明細書においては、第１メモリセルＭＣにおける電源電圧ノードＮ１を、第１電圧ノードと称し、第２メモリセルＭＣ−Ｓにおける電源電圧ノードＮ１を、第２電圧ノードと称し、メモリセルにおける接地電圧ノードＮ２を基準電圧ノードとも称することがある。
【０１０９】
スタティック型メモリＳＲＡＭに含まれる周辺回路ＭＣ−ＣＮには、動作電圧として電源電圧Ｖｄが供給されている。そのため、特に制限されないが、周辺回路ＭＣ−ＣＮは、電源電圧Ｖｄを、ワード線Ｗ０〜Ｗｎに供給するハイレベルとする。すなわち、スタティック型メモリＳＲＡＭにおいては、ワード線に供給されるハイレベルは電源電圧Ｖｄである。
【０１１０】
また、データを第１メモリセルＭＣに書き込むとき、周辺回路ＭＣ−ＣＮは、書き込むべきデータに従って、データ線ｄ０（または／ｄ０）に電源電圧Ｖｄを供給し、データ線／ｄ０（またはｄ０）に接地電圧Ｖｓを供給する。一方、第１メモリセルＭＣからデータを読み出すときには、データ線ｄ０、／ｄ０は、読み出すデータに従って電源電圧Ｖｄと接地電圧Ｖｓとの間で変化する。
【０１１１】
一方、モニター用メモリ回路ＭＯＮ−Ｓに含まれる周辺回路ＭＣＳ−ＣＮには、動作電圧としてストレス電圧Ｖｓｔが供給されている。そのため、特に制限されないが、テスト回路ＢＩＳＴにおいてストレス印加機能が動作しているとき、ワード線ＷＳに供給されるハイレベルは、電源昇圧回路ＵＶＣによって形成された電源電圧Ｖｄよりも高い電圧値を有するストレス電圧Ｖｓｔとなる。これに対して、テスト回路ＢＩＳＴにおいて自己診断機能が動作しているとき、ワード線ＷＳに供給されるハイレベルは、電源降圧回路ＤＶＣによって形成された電源電圧Ｖｄよりも低い電圧値を有するストレス電圧Ｖｓｔとなる。
【０１１２】
また、ストレス印加機能が動作している期間では、データを第２メモリセルＭＣ−Ｓに書き込むとき、周辺回路ＭＣＳ−ＣＮは、書き込むべきデータに従って、データ線ｄ０（または／ｄ０）にストレス電圧Ｖｓを供給し、データ線／ｄ０（またはｄ０）に接地電圧Ｖｓを供給する。このときのストレス電圧Ｖｓは、電源電圧Ｖｄよりも高い電圧値を有している。一方、自己診断機能が動作している期間では、データを第２メモリセルＭＣ−Ｓに書き込むとき、周辺回路ＭＣＳ−ＣＮは、書き込むべきデータに従って、データ線ｄ０（または／ｄ０）にストレス電圧Ｖｓを供給し、データ線／ｄ０（またはｄ０）に接地電圧Ｖｓを供給する。このときのストレス電圧Ｖｓｔは、電源電圧Ｖｄよりも低い電圧値である。
【０１１３】
メモリセルＭＣ（ＭＣ−Ｓ）を構成するＰＭＯＳＴＰ２、ＴＰ３およびＮＭＯＳＴＮ２〜ＴＮ５は、図４（Ｂ）に示したＰＭＯＳＴＰ１およびＴＮ１と同じ構造を有している。すなわち、ＮＭＯＳＴＮ２〜ＴＮ５のそれぞれは、ＮＭＯＳＴＮ１が形成された半導体基板に形成された１対のＮ型半導体領域と、この１対のＮ型半導体領域間であって、半導体基板の主面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有している。同様に、ＰＭＯＳＴＰ２、ＴＰ３のそれぞれは、ＮＭＯＳＴＮ１が形成された半導体基板に形成されたウェルに形成された１対のＰ型半導体領域と、この１対のＰ型半導体領域間であって、ウェルの主面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有している。
【０１１４】
そのため、論理回路に含まれるＮＭＯＳＴＮ１と、第１メモリセルＭＣに含まれるＮＭＯＳＴＮ２〜ＴＮ５と、第２メモリセルＭＣ−Ｓに含まれるＮＭＯＳＴＮ２〜ＴＮ５は、互いに類似した特性を有することになる。同様に、論理回路に含まれるＰＭＯＳＴＰ１と、第１メモリセルＭＣに含まれるＰＭＯＳＴＰ２、ＴＰ３と、第２メモリセルＭＣ−Ｓに含まれるＰＭＯＳＴＰ２、ＴＰ３も、互いに類似した特性を有することになる。
【０１１５】
これにより、電源電圧Ｖｄよりも高い電圧値を有するストレス電圧Ｖｓｔを、第２メモリセルＭＣ−Ｓに供給した状態で、第２メモリセルＭＣ−Ｓに書き込みおよび読み出し動作を行うことで、電源電圧Ｖｄで論理回路および第１メモリセルＭＣが長時間に渡って動作したときのＭＯＳＦＥＴ（ＰＭＯＳおよびＮＭＯＳ）の特性の劣化を、短時間で模擬することが可能となる。
【０１１６】
また、この実施の形態１では、ストレス電圧Ｖｓｔを電源電圧Ｖｄよりも低く、下限実力の値に対応した電圧が、メモリセルＭＣ−Ｓに供給される。これにより、論理回路および第１メモリセルＭＣが故障するよりも、より早いタイミングで故障を予測することが可能となる。
【０１１７】
＜半導体装置の動作＞
図５は、実施の形態１に係わる半導体装置ＭＣＵの動作を示すフローチャート図である。図１に示したモニター回路ＭＯＮは、半導体装置ＭＣＵに内蔵された他の回路ブロックと、時間的に平行して動作する。ここで述べている他の回路ブロックとしては、モニター回路ＭＯＮを除いて、図１に示した中央処理回路ＣＰＵ、スタティック型メモリＳＲＡＭおよびユーザー回路ＰＥＰ等である。
【０１１８】
これらの他の回路ブロックは、図５において、一点鎖線の左側に描いたフローチャートＳＮに従って動作し、モニター回路ＭＯＮは、一点鎖線の右側に描いたフローチャートＳＳに従って動作する。フローチャートＳＮは、次に述べるステップＳＮ０〜ＳＮ４を備えており、フローチャートＳＳは、次に述べるステップＳＳ０〜ＳＳ６を備えている。
【０１１９】
半導体メーカーからユーザーに提供された半導体装置ＭＣＵは、ユーザーが、その半導体装置ＭＣＵの機能を実現させるために、半導体装置ＭＣＵの外部に設置された電源装置（半導体装置用電源装置）から、図１に示した外部端子（電源端子）ＴＶｄおよびＴＶｓに電源電圧Ｖｄおよび接地電圧Ｖｓを給電する。これは、図５においてステップＳＮ０（半導体装置の電源ＯＮ）に相当する。半導体装置ＭＣＵは、電源電圧Ｖｄおよび接地電圧Ｖｓが給電されることにより、ステップＳＮ１において、動作を開始する（図５では、動作開始）。動作を開始すると、図２に示した制御回路ＣＮＴが、モニター回路ＭＯＮ−ＣＮを起動するように、トリガー信号Ｔｇを発生する（トリガー信号Ｔｇをアサート）。
【０１２０】
一方、他の回路ブロックである中央処理回路ＣＰＵ、不揮発性メモリＦＬＡＳＨ、スタティック型メモリおよびユーザー回路ＰＥＰ等は、ステップＳＮ１で動作を開始し、ステップＳＮ２において，ユーザーが所望する機能を達成するように、動作を行う。このステップＳＮ２においては、ユーザーが所望する機能を達成するために、その他の回路ブロックは、継続的に動作する。そのため、図５では、ステップＳＮ２は動作中と記載されている。
【０１２１】
ユーザーが所望する機能が達成されると、その他の回路ブロックは、ステップＳＮ３において動作を終了する。このとき、制御回路ＣＮＴは、モニター回路ＭＯＮ−ＣＮを停止するように、トリガー信号Ｔｇを発生する（トリガー信号Ｔｇをネゲート）。その後、ユーザーが、ステップＳＮ４で、外部端子ＴＶｄおよびＴＶｓへの電源電圧Ｖｄおよび接地電圧Ｖｓの給電を停止する（図５では、半導体装置の電源ＯＦＦ）。
【０１２２】
このように、この実施の形態１では、ユーザーが所望する機能を達成するために、その他の回路ブロックが動作を開始したタイミングに同期して、トリガー信号Ｔｇがアサートされ、所望の機能が達成されると、トリガー信号Ｔｇがネゲートされる。
【０１２３】
トリガー信号Ｔｇがアサートされることにより、他の回路ブロックの動作と平行して、モニター回路ＭＯＮが動作を開始し、ステップＳＳ０〜ＳＳ５を実行し、トリガー信号Ｔｇがネゲートすることにより、モニター回路ＭＯＮは動作を停止する。すなわち、半導体装置ＭＣＵに電源電圧Ｖｄが給電されると、他の回路ブロックが動作し、これと平行してモニター回路ＭＯＮも動作することになる。
【０１２４】
先ず、トリガー信号Ｔｇがアサートすると、モニター制御回路ＭＯＮ−ＣＮ（図２）が動作を開始する。動作を開始すると、モニター制御回路ＭＯＮ−ＣＮは、タイマー回路ＴＭＣの動作を開始させる（ステップＳＳ０）。
【０１２５】
この実施の形態１においては、ストレス時間レジスタＳＴＲＧ（図２）に格納されるストレス印加時間として２個のストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂが格納される。この２個のストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂは、半導体メーカーが予めストレス時間レジスタＳＴＲＧに格納している。ここで、ストレス時間データＴＩＭ−Ａは、モニター回路ＭＯＮにおいて、トリガー信号Ｔｇがアサートされてからストレスの印加を開始するまでの時間を定めるデータであり、ストレス時間データＴＩＭ−Ｂは、ストレスを印加している時間を定めるデータである。
【０１２６】
この２個のストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂによって、ストレスの印加を開始する時刻と、ストレスを印加している時間を定めることが可能となる。半導体装置ＭＣＵに給電が行われ、半導体装置ＭＣＵが動作している期間を１００％として、他の回路ブロック（ＳＲＡＭ、ＣＰＵ等）が動作している期間を、例えば半導体装置ＭＣＵが動作している期間（１００％）の半分（５０％）の期間と仮定する。実施の形態１においては、この期間の半分（５０％）の期間、すなわち、半導体装置ＭＣＵに給電が行われている期間（１００％）に対して、他の回路ブロックが動作している期間（５０％）と同じ期間、モニター用メモリ回路ＭＯＮ−Ｓにストレスが印加されるように、ストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂが設定されている。勿論、ストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂを変更することにより、５０％の期間に限定されず、ストレスが印加される期間は任意に設定することが可能である。
【０１２７】
モニター制御回路ＭＯＮ−ＣＮは、ステップＳＳ１において、ストレス時間レジスタＳＴＲＧに格納されているストレス時間データＴＩＭ−Ａによって表される時間と、タイマー回路ＴＭＣにより計測されている計測時間（Ｔｉｍｅｒ）とを比較する。計測時間（Ｔｉｍｅｒ）が、ストレス時間データＴＩＭ−Ａによって表される時間に到達するまで、ステップＳＳ１が繰り返される。すなわち、タイマー回路ＴＭＣによる時間の計測のみが行われる。この期間においては、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに対して、読み出し動作および書き込み動作は実行されない。
【０１２８】
これに対して、計測時間が、ストレス時間データＴＩＭ−Ａによって表される時間に到達すると（Ｙｅｓ）、次にステップＳＳ２を、モニター制御回路ＭＯＮ−ＣＮは実行する。
【０１２９】
すなわち、モニター制御回路ＭＯＮ−ＣＮは、電圧制御信号Ｖｃｎｔによって、電源昇圧回路ＵＶＣを動作させ、テストパターン制御信号Ｐｃｎｔによって、パターン発生回路ＰＴＧを動作させ、テスト制御信号Ｔｃｎｔによって、テスト回路ＢＩＳＴにおいてストレス印加機能を動作させる。これにより、モニター用メモリ回路ＭＯＮ−Ｓには、動作電圧として、電源電圧Ｖｄよりも高い電圧値を有するストレス電圧Ｖｓｔが供給され、パターン発生回路ＰＴＧにより形成されたテストパターンに従った入力データＤＩＳ（図３）とライトイネーブル信号ＷＥＳ（図３）が供給され、入力データＤＩＳが、モニター用メモリ回路ＭＯＮ−Ｓに書き込まれる。また、テストパターンに従って、リードイネーブル信号ＲＥＳ（図３）がモニター用メモリ回路ＭＯＮ−Ｓに供給され、モニター用メモリ回路ＭＯＮ−Ｓから出力データＤＯＳが読み出される。その結果、モニター用メモリ回路ＭＯＮ−Ｓ内のメモリセルＭＣ−Ｓには、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが供給された状態で、書き込みおよび読み出し動作が行われることになり、第２メモリセルＭＣ−Ｓにストレスが印加される。
【０１３０】
ステップＳＳ２に続いて、モニター制御回路ＭＯＮ−ＣＮは、ステップＳＳ３を実行する。ステップＳＳ３では、モニター制御回路ＭＯＮ−ＣＮは、ストレス時間レジスタＳＴＲＧに格納されているストレス時間データＴＩＭ−Ｂによって表される時間と、タイマー回路ＴＭＣにより計測されている計測時間（Ｔｉｍｅｒ）とを比較する。計測時間（Ｔｉｍｅｒ）が、ストレス時間データＴＩＭ−Ｂによって表される時間に到達するまで、ステップＳＳ２およびＳＳ３が繰り返される。すなわち、ストレス時間データＴＩＭ−Ｂによって表される時間に到達するまで、メモリセルＭＣ−Ｓは、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔが供給された状態で、書き込みおよび読み出し動作が行われることになり、ストレスが継続的に印加されることになる。
【０１３１】
これに対して、ステップＳＳ３において、計測時間が、ストレス時間データＴＩＭ−Ｂによって表される時間に到達すると（Ｙｅｓ）、次にステップＳＳ４を、モニター制御回路ＭＯＮ−ＣＮは実行する。
【０１３２】
ステップＳＳ４において、モニター制御回路は、電圧制御信号Ｖｃｎｔによって、電源降圧回路ＤＶＣを動作させ、テストパターン制御信号Ｐｃｎｔによって、パターン発生回路ＰＴＧを動作させ、テスト制御信号Ｔｃｎｔによって、テスト回路ＢＩＳＴにおいて自己診断機能を動作させる。これにより、モニター用メモリ回路ＭＯＮ−Ｓには、動作電圧として、電源電圧Ｖｄよりも低い電圧値を有するストレス電圧Ｖｓｔが供給される。このとき、テスト回路ＢＩＳＴから、ライトイネーブル信号ＷＥＳ（図３）が、モニター用メモリ回路ＭＯＮ−Ｓに供給される。その結果、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに、電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔが供給された状態で、書き込み動作が行われる。その後で、テスト回路ＢＩＳＴから、リードイネーブル信号ＲＥＳ（図３）が、モニター用メモリ回路ＭＯＮ−Ｓに供給される。その結果、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに、電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔが供給された状態で、読み出し動作が行われることになる。読出されたデータは、出力データＤＯＳ（図３）として、テスト回路ＢＩＳＴに供給され、先に書き込んだ入力データＤＩＳとの比較が行われる。比較の結果は、モニター制御回路ＭＯＮ−ＣＮ内の診断結果レジスタＭＮＲＧに格納される。
【０１３３】
ステップＳＳ５において、モニター制御回路ＭＯＮ−ＣＮは、診断結果レジスタＭＮＲＧに格納された結果を判定する。判定の結果が、良好（ＯＫ）であれば、タイマー回路ＴＭＣをリセットし、ステップＳＳ１を実行し、判定の結果が、不良（ＮＧ）であれば、診断結果信号ＴＣＮ−２によって、不良を、半導体装置ＭＣＵの外部に通知する。
【０１３４】
判定の結果が、良好であれば、上記したステップＳＳ１〜ＳＳ５が繰り返し実行される。そのため、ストレス時間データＴＩＭ−Ａで表される時間を周期として、ストレス印加と自己診断が繰り返されることになる。また、それぞれの周期において、ストレスを印加する時間が、ストレス時間データＴＩＭ−Ｂによって指定されることになる。これにより、他の回路ブロックが動作している期間において、任意の時間、ストレスを印加し、自己診断を行うことが可能となる。
【０１３５】
トリガー信号Ｔｇがネゲートされると、モニター制御回路ＭＯＮ−ＣＮは、ステップＳＳ６において、動作を停止する。また、このとき、タイマー回路ＴＭＣも動作を停止する。すなわち、ステップＳＳ５において、判定の結果が良好となっている場合には、半導体装置ＭＣＵの動作が終了するまで、所定の周期（ストレス時間データＴＩＭ−Ａ＋ＴＩＭ−Ｂ）で、ストレス印加と自己診断が繰り返されることになる。
【０１３６】
なお、制御回路ＣＮＴ（図１、図２）は、所謂ＪＴＡＧの機能を有する。このＪＴＡＧの機能を用いて、半導体メーカーから半導体装置ＭＣＵを出荷する前、例えばテスト工程において、半導体メーカーが、ストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂおよび下限実力の値（下限実力データ）を、ストレス時間レジスタＳＴＲＧおよびセル実力記憶レジスタＭＣＲＧに格納する。そのため、ユーザーは、ストレス時間データＴＩＭ−Ａ、ＴＩＭ−Ｂおよび下限実力データのレジスタへの格納等を意識する必要はない。
【０１３７】
＜自己診断の動作＞
図６は、図５に示したステップＳＳ４を詳しく説明するフローチャート図である。図６において、破線で囲んだステップは、図２に示したテスト回路ＢＩＳＴが、自己診断機能として実行するステップを示している。
【０１３８】
先ず、ステップＳＰ０において、スタートする。次にステップＳＰ１において、モニター制御回路ＭＯＮ−ＣＮは、セル実力記憶レジスタＭＣＲＧからセル実力データである、下限実力データを読み出す。この下限実力データは、先に説明したように、半導体メーカーが予め求めて、セル実力記憶レジスタＭＣＲＧに格納されている。
【０１３９】
つぎに、モニター制御回路ＭＯＮ−ＣＮは、読み出した下限実力データを基にして、電源降圧回路ＤＶＣにおいて、電源電圧Ｖｄから形成するストレス電圧Ｖｓｔの電圧値を定める。ここでは、ＭＯＳＦＥＴ等において特性が劣化したとき、許容することが可能な許容分を考慮して、幾分緩和した電圧値をストレス電圧Ｖｓｔとして定める。勿論、ストレス電圧値Ｖｓｔは、半導体装置ＭＣＵの規格範囲よりも厳しい条件の値である。
【０１４０】
次に、ステップＳＰ３において、モニター制御回路ＭＯＮ−ＣＮはテストパターン制御信号Ｐｃｎｔを発生して、パターン発生回路ＰＴＧにおいてテストパターンを発生させる。このテストパターンは、テスト回路ＢＩＳＴに供給される。テスト回路ＢＩＳＴは、供給されたテストパターンに基づいたデータを、ステップＳＰ４において、モニター用メモリ回路ＭＯＮ−Ｓへ供給し、書き込む。次に、ステップＳＰ５において、テスト回路ＢＩＳＴは、モニター用メモリ回路ＭＯＮ−Ｓからデータを読み出す。その後、ステップＳＰ６において、テスト回路ＢＩＳＴは、ステップＳＰ４で書き込んだデータとステップＳＰ５で読み出したデータを比較し、良好または不良の判定を行う。ステップＳＰ６での判定結果に従って、ステップ７で、次に実行するステップを決定する。すなわち、良好（ＯＫ）であれば、図５で述べたステップＳＳ１へ戻り、不良（ＮＧ）であれば、診断結果を診断結果レジスタＭＮＲＧへ格納する。なお、ステップＳＰ６では、ステップＳＰ５で読み出したデータとステップＳＰ３で発生したテストパターンとを比較するようにしてもよい。
【０１４１】
図１２は、ＭＯＳＦＥＴが動作可能な下限動作電圧を示す特性図である。図１２において、横軸は時間を示し、縦軸は下限電圧のシフト量を示している。同図において、実線は、基準（Ｔｙｐ）の動作電圧ＶｄをＭＯＳＦＥＴに印加した場合の、時間経過に対する下限動作電圧シフト量の変化（経時変化）を示している。また、破線は、基準の動作電圧に対して＋１０％高い電圧を、動作電圧ＶｄとしてＭＯＳＦＥＴに印加した場合の、下限動作電圧シフト量の経時変化を示し、一点鎖線は、基準の動作電圧に対して２０％高い電圧を、動作電圧ＶｄとしてＭＯＳＦＥＴに印加した場合の、下限動作電圧シフト量の経時変化を示している。
【０１４２】
図１２から、ＭＯＳＦＥＴの下限動作電圧シフト量、すなわち特性は、時間の経過とともに劣化することが分かる。また、動作電圧を高くすることにより、劣化が大きくなることが分かる。
【０１４３】
図１３は、半導体装置のバスタブカーブを示す特性図である。半導体装置は、一般的に１０年保証するため、図１３に示したバスタブカーブにおいて、摩耗故障が始まるまでの期間（製品寿命）が１０年以上であることを、半導体装置の信頼性評価において検証することが要求される。図１２に示すように、動作電圧を高くすると、ＭＯＳＦＥＴの特性の劣化を大きくすることが可能である。言い換えるならば、動作電圧を高くすることにより、ＭＯＳＦＥＴの特性の劣化を時間的に加速することが可能である。
【０１４４】
実施の形態１では、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに供給される動作電圧を、他の回路ブロックに動作電圧として供給される電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔとしている。そのため、他の回路ブロックよりも劣化を加速させることが可能となる。図１３に示したバスタブカーブにおいて、実線（Ａ）は、他の回路ブロックを、動作電圧Ｖｄで動作させたときのバスタブカーブを示し、破線（Ｂ）は、実施の形態１で述べたように第２メモリセルＭＣ−Ｓに加速ストレスを印加したときのバスタブカーブを示している。破線（Ｂ）のバスタブカーブでは、右側に発生する摩耗故障が、左側に寄ってきている。すなわち、第２メモリセルＭＣ−Ｓにおいて摩耗故障が発生するタイミングを、他の回路ブロックに対して早くすることが可能である。その結果、他の回路ブロックにおいて摩耗故障が発生する前に、第２メモリセルＭＣ−Ｓの状態を監視することにより、摩耗故障を検知することが可能となる。
【０１４５】
このように、実施の形態１においては、故障を予測するのに適した半導体装置ＭＣＵを提供することができる。
【０１４６】
半導体装置は、用途によっては１０年以上使用される場合もあるが、この場合においても、半導体装置が経時劣化によって故障する前に、事前に予測することが可能となり、ユーザーは、安心して使用することが可能となる。また、仮に１０年未満で、摩耗故障が発生するような場合であっても、故障が発生する前に予測できる。そのため、メーカーは、故障を予測した早期の段階で、半導体装置を回収して、修理することが可能となる。
【０１４７】
実施の形態１において、図５および図６は、半導体装置の診断方法を示しているとも見なすことができる。図５において、ステップＳＮ２は、複数の第１スタティック型メモリセルＭＣを有する記憶回路（スタティック型メモリＳＲＭ）と論理回路（中央処理回路ＣＰＵ等）を備えた半導体装置ＭＣＵが動作している動作工程を示していると見なすことができる。この動作工程と時間的に平行してテスト工程が存在する。図５では、テスト工程は、ステップＳＳ１〜ＳＳ５を含んでおり、このテスト工程において、第２スタティック型メモリセルＭＣ−Ｓにストレスが印加される。また、テスト工程において、第２スタティック型メモリセルＭＣ−Ｓには、ストレス時間データＴＩＭ−Ｂによって定められた期間（第１期間）、ストレスが印加され、その後で、第２スタティック型メモリセルの診断が、ステップＳＳ４において実施されることになる（診断工程）。
【０１４８】
（実施の形態２）
図７は、実施の形態２に係わる半導体装置ＭＣＵの構成を示すブロック図である。図７は、図２と類似しているので、ここでは主に相違点のみを説明する。図２では、電源昇圧回路ＵＶＣと電源降圧回路ＤＶＣを有するストレス電圧発生回路ＳＴＶＣが、モニター回路ＭＯＮに設けられていた。これに対して、実施の形態２においては、電源降圧回路ＤＶＣ２が、ストレス電圧発生回路ＳＴＶＣの代わりに、モニター回路ＭＯＮに設けられている。
【０１４９】
この電源降圧回路ＤＶＣ２は、電圧制御信号Ｖｃｎｔが、図２に示した電源昇圧回路ＵＶＣを動作させるように指示をしているとき、ストレス電圧Ｖｓｔとして、電源電圧Ｖｄと同じ電圧値を有する電圧を出力し、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１５０】
一方、電圧制御信号Ｖｃｎｔが、図２に示した電源降圧回路ＵＶＣを動作させるように指示をしているとき、電源降圧回路ＤＶＣ２は、実施の形態１で説明した電源降下回路ＵＶＣと同様に、電源電圧Ｖｄよりも低い電圧値を有する電圧を、ストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。このときのストレス電圧Ｖｓｔの電圧値は、実施の形態１と同様に、セル実力記憶レジスタＭＣＲＧに格納された下限実力のデータに従って定められている。
【０１５１】
これにより、テスト回路ＢＩＳＴにおいてストレス印加機能が動作しているときには、モニター用メモリ回路ＭＯＮ−Ｓは、電源電圧Ｖｄと同じ電圧値のストレス電圧Ｖｓｔを電源電圧として動作することになる。一方、テスト回路ＢＩＳＴにおいて自己診断機能が動作しているときには、モニター用メモリ回路ＭＯＮ−Ｓは、実施の形態１と同様に、電源電圧Ｖｄよりも低い電圧値を有するストレス電圧Ｖｓｔを、動作電圧として動作することになる。
【０１５２】
従って、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに、ストレスを印加するときの動作電圧は、他の回路ブロック、例えばスタティック型メモリＳＲＡＭ内の第１メモリセルＭＣと同じになる。しかしながら、自己診断の際には、電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔが、第２メモリセルＭＣ−Ｓに動作電圧として供給されることになる。これにより、特性の劣化が顕著に表れる低電圧での自己診断により、特性の劣化を、他の回路ブロックよりも早く検知することが可能となり、実施の形態１と同様に、故障を予測することが可能となる。
【０１５３】
また、この実施の形態２においても、ストレス時間レジスタＳＴＲＧに設定するストレス印加時間によって、半導体装置ＭＣＵが動作している期間、すなわち電源電圧Ｖｄが給電されている期間を１００％として、第２メモリセルＭＣ−Ｓにストレスが印加される期間の割合を、任意に変更することができる。実施の形態１では、他の回路ブロックが動作する割合（５０％）に合わせて、第２メモリセルにストレスが印加される期間の割合を５０％としていた。実施の形態２では、ストレス印加のときのストレス電圧Ｖｓｔが，実施の形態１に比べて低いため、この割合を５０％よりも高くすることが望ましい。これにより、他の回路ブロックに対して、第２メモリセルＭＣ−Ｓに印加されるストレスを大きくすることが可能となる。
【０１５４】
実施の形態２では、電源昇圧回路ＵＶＣをモニター回路ＭＯＮに設けなくて済むため、モニター回路ＭＯＮの回路規模を低減することが可能となり、半導体装置ＭＣＵの価格の低減を図ることができる。
【０１５５】
（実施の形態３）
図８は、実施の形態３に係わる半導体装置ＭＣＵの構成を示すブロック図である。図８は、図２と類似しているため、相違点のみを主に説明する。図２では、電源昇圧回路ＵＶＣと電源降圧回路ＤＶＣを有するストレス電圧発生回路ＳＴＶＣが、モニター回路ＭＯＮに設けられていた。これに対して、実施の形態３においては、電源昇圧回路ＵＶＣ２が、ストレス電圧発生回路ＳＴＶＣの代わりに、モニター回路ＭＯＮに設けられている。
【０１５６】
この電源昇圧回路ＵＶＣ２は、電圧制御信号Ｖｃｎｔが、図２に示した電源降圧回路ＤＶＣを動作させるように指示をしているとき、ストレス電圧Ｖｓｔとして、電源電圧Ｖｄと同じ電圧値を有する電圧を出力し、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１５７】
一方、電圧制御信号Ｖｃｎｔが、図２に示した電源昇圧回路ＵＶＣを動作させるように指示をしているとき、電源昇圧回路ＵＶＣ２は、実施の形態１で説明した電源昇圧回路ＵＶＣと同様に、電源電圧Ｖｄよりも高い電圧値を有する電圧を、ストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１５８】
これにより、テスト回路ＢＩＳＴにおいてストレス印加機能が動作しているときに、モニター用メモリ回路ＭＯＮ−Ｓは、実施の形態１と同様に、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔを電源電圧として動作することになる。一方、テスト回路ＢＩＳＴにおいて自己診断機能が動作しているときには、モニター用メモリ回路ＭＯＮ−Ｓは、電源電圧Ｖｄと同じ電圧値を有するストレス電圧Ｖｓｔを、動作電圧として動作することになる。
【０１５９】
従って、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓに、ストレスを印加するときの動作電圧は、他の回路ブロック、例えばスタティック型メモリＳＲＡＭ内の第１メモリセルＭＣの動作電圧よりも高くなる。一方、自己診断の際には、電源電圧Ｖｄと同じ電圧値のストレス電圧Ｖｓｔが、第２メモリセルＭＣ−Ｓに動作電圧として供給されることになる。これにより、第２メモリセルＭＣ−Ｓに印加されるストレスを、他の回路ブロック（例えば、第１メモリセルＭＣ）に比べて大きくすることが可能となる。その結果、第２メモリセルＭＣ−Ｓにおける特性の劣化を、他の回路ブロックにおける特性の劣化に比べて早くすることが可能となり、実施の形態１と同様に、故障を予測することが可能となる。
【０１６０】
また、この実施の形態３においても、ストレス時間レジスタＳＴＲＧに設定するストレス印加時間によって、他の回路ブロックが動作する割合（５０％）に対して、第２メモリセルＭＣ−Ｓにストレスが印加される期間の割合を、任意に変更することができる。ストレス印加時間を変更して、第２メモリセルを動作させる割合を５０％よりも高くして、より強いストレスが、第２メモリセルＭＣ−Ｓに印加されるようにしてもよい。
【０１６１】
実施の形態３では、電源降圧回路ＤＶＣをモニター回路ＭＯＮに設けなくて済むため、モニター回路ＭＯＮの回路規模を低減することが可能となり、半導体装置ＭＣＵの価格の低減を図ることができる。
【０１６２】
（実施の形態４）
図９は、実施の形態４に係わる半導体装置ＭＣＵの構成を示すブロック図である。図９は、図２に類似しているので、相違点を主に説明する。図２では、ストレス電圧発生回路ＳＴＶＣが。モニター回路ＭＯＮに設けられていた。これに対して、実施の形態４では、ストレス電圧発生回路ＳＴＶＣの代わりに、電源印加回路ＳＴＶＣ２が、モニターＭＯＮに設けられている。
【０１６３】
電源印加回路ＳＴＶＣ２は、電圧制御信号Ｖｃｎｔが、図２に示した電源降圧回路ＤＶＣを動作させるように指示しているとき、および電源昇圧回路ＵＶＣを動作させるように指示しているとき、電源電圧Ｖｄと同じ電圧値の電圧をストレス電圧Ｖｓｔとして、モニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１６４】
これにより、テスト回路ＢＩＳＴにおいてストレス印加機能が動作しているとき、および自己診断機能が動作しているとき、モニター用メモリ回路ＭＯＮ−Ｓは、電源電圧Ｖｄと同じ電圧値のストレス電圧Ｖｓｔを動作電圧として動作することになる。
【０１６５】
この実施の形態４においては、ストレス時間レジスタＳＴＲＧに設定するストレス印加時間によって、他の回路ブロックが動作する割合（５０％）に対して、テスト回路ＢＩＳＴにおいてストレス印加機能が動作している期間の割合、すなわち第２メモリセルＭＣ−Ｓにストレスが印加されている期間の割合が、５０％よりも高くされる。その結果、第２メモリ回路ＭＣ−Ｓが動作している期間が長くなり、第２メモリセルＭＣ−Ｓに印加されるストレスを大きくすることが可能となる。印加されるストレスが大きくなることにより、第２メモリセルＭＣ−Ｓの劣化を早くすることが可能となり、実施の形態１と同様に、故障を予測することが可能となる。
【０１６６】
この実施の形態４においては、モニター回路ＭＯＮは、電源昇圧回路ＵＶＣおよび電源降圧回路ＤＶＣを備えていないため、モニター回路ＭＯＮの回路規模を低減することが可能となり、半導体装置ＭＣＵの価格の低減を図ることができる。
【０１６７】
図１０および図１１は、実施の形態１〜実施の形態４において、モニター用メモリ回路ＭＯＮ−Ｓに供給される電圧を説明するための図である。モニター用メモリ回路ＭＯＮ−Ｓに供給される電圧が、モニター用メモリ回路ＭＯＮ−Ｓ内の第２メモリセルＭＣ−Ｓの動作電圧となるため、図１０および図１１は、第２メモリセルＭＣ−Ｓに供給される動作電圧を示していると見なすこともできる。図１０および図１１では、基準として他の回路ブロックに、動作電圧として供給される電源電圧Ｖｄが破線で示されている。また、これらの図において、縦軸は電圧を示している。
【０１６８】
図１０（Ａ）は、実施の形態１において、モニター用メモリ回路ＭＯＮ―Ｓに供給されるストレス電圧Ｖｓｔが示されている。図１０（Ａ）において、Ｖｓｔ（ＳＴ）は、図２に示した電源昇圧回路ＵＶＣにより、電源電圧Ｖｄ（破線）を昇圧することにより形成されたストレス電圧を示している。また、Ｖｓｔ（ＴＳ）は、図２に示した電源降圧回路ＤＶＣにより、電源電圧Ｖｄ（破線）を降圧することにより形成されたストレス電圧を示している。ストレス印加機能が動作しているとき、ストレス電圧Ｖｓｔ（ＳＴ）がモニター用メモリ回路ＭＯＮ−Ｓに供給され、自己診断機能が動作しているとき、ストレス電圧Ｖｓｔ（ＴＳ）がモニター用メモリ回路ＭＯＮ−Ｓに供給される。
【０１６９】
図１０（Ｂ）は、実施の形態２において、モニター用メモリ回路ＭＯＮ―Ｓに供給されるストレス電圧Ｖｓｔが示されている。図１０（Ｂ）において、Ｖｓｔ（ＴＳ）は、図７に示した電源降圧回路ＤＶＣ２により、電源電圧Ｖｄ（破線）を降圧することにより形成されたストレス電圧を示している。
【０１７０】
実施の形態２で説明したように、電源降圧回路ＤＶＣ２は、ストレス印加機能が動作しているとき、電源電圧Ｖｄと同じ電圧値を有するストレス電圧Ｖｓｔ（ＳＴ）をモニター用メモリ回路ＭＯＮ−Ｓに供給する。一方、自己診断機能が動作しているとき、電源降圧回路ＤＶＣ２は、形成したストレス電圧Ｖｓｔ（ＴＳ）をモニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１７１】
図１１（Ａ）は、実施の形態３において、モニター用メモリ回路ＭＯＮ―Ｓに供給されるストレス電圧Ｖｓｔが示されている。図１１（Ａ）において、Ｖｓｔ（ＳＴ）は、図８に示した電源昇圧回路ＵＶＣ２により、電源電圧Ｖｄ（破線）を昇圧することにより形成されたストレス電圧を示している。ストレス印加機能が動作しているときには、このストレス電圧Ｖｓｔ（ＳＴ）が、モニター用メモリ回路ＭＯＮ−Ｓに供給される。一方、自己診断機能が動作しているとき、電源昇圧回路ＵＶＣ２は、電源電圧Ｖｄと同じ電圧値を有するストレス電圧Ｖｓｔ（ＴＳ）をモニター用メモリ回路ＭＯＮ−Ｓへ供給する。
【０１７２】
図１１（Ｂ）は、実施の形態４において、モニター用メモリ回路ＭＯＮ―Ｓに供給されるストレス電圧Ｖｓｔが示されている。図１１（Ｂ）において、Ｖｓｔ（ＳＴ）は、図９に示した電源印加回路ＳＴＶＣ２により、ストレス印加機能が動作しているときに、モニター用メモリ回路ＭＯＮ−Ｓに供給されるストレス電圧を示している。また、Ｖｓｔ（ＴＳ）は、自己診断機能が動作しているとき、電源印加回路ＳＴＶＣ２によって、モニター用メモリ回路ＭＯＮ−Ｓに供給されるストレス電圧を示している。
【０１７３】
図１０および図１１に示すように、実施の形態１では、ストレス電圧発生回路ＳＴＶＣによって、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔ（ＳＴ）と電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔ（ＴＳ）が形成され、モニター用メモリ回路ＭＯＮ−Ｓへ供給される。
【０１７４】
実施の形態２では、電源降圧回路ＤＶＣ２によって、電源電圧Ｖｄよりも低い電圧値のストレス電圧Ｖｓｔ（ＴＳ）が形成され、実施の形態３では、電源昇圧回路ＵＶＣ２によって、電源電圧Ｖｄよりも高い電圧値のストレス電圧Ｖｓｔ（ＳＴ）が形成される。実施の形態２および３においては、電源電圧Ｖｄがストレス電圧Ｖｓｔ（ＳＴ）またはストレス電圧Ｖｓｔ（ＳＴ）として流用することが可能となる。さらに、実施の形態４では、電源電圧Ｖｄをストレス電圧Ｖｓｔ（ＴＳ）およびストレス電圧Ｖｓｔ（ＳＴ）として流用することが可能となる。
【０１７５】
実施の形態１においては、ストレス印加の期間、第２メモリセルＭＣ−Ｓに対して、読み出し動作および書き込み動作を実施する例を説明したが、これに限定されるものではない。例えば、ストレス印加の期間、第２メモリセルＭＣ−Ｓに対して、読み出し動作または書き込み動作のみが繰り返し実施されるようにしてもよい。
【０１７６】
実施の形態１〜４においては、ストレス時間レジスタＳＴＲＧに設定するストレス印加時間ＴＩＭ−Ａ、ＴＩＭ−Ｂによって、半導体装置ＭＣＵが動作している期間、すなわち半導体装置ＭＣＵに電源電圧Ｖｄが給電されている期間に対して、第２メモリセルＭＣ−Ｓにストレスが印加されている期間が設定される。例えば、スタティック型メモリＳＲＡＭを考えた場合、第１メモリセルＭＣは、読み出しまたは書き込み動作が行われることにより、電源電圧Ｖｄを動作電圧として、ストレスが印加されることになる。そのため、半導体装置ＭＣＵが動作している期間に対して、スタティック型メモリＳＲＡＭが動作している期間（読み出しまたは書き込みが行われている期間）は、第１メモリセルＭＣにストレスが印加されている頻度（割合）と見なすことができる。同様に、中央処理回路ＣＰＵ等の他の回路ブロックについても、それが動作している期間は、ストレスが印加されている頻度（割合）と見なすことができる。このストレスの頻度は、ストレス印加時間（ストレスの時間）によって定められる。
【０１７７】
モニター回路ＭＯＮにおいても、テスト回路ＢＩＳＴにおいてストレス印加機能が動作している期間は、第２メモリセルＭＣ−Ｓにストレスが印加されている頻度（割合）と見なすことができる。
【０１７８】
このように見なした場合、実施の形態１では、第２メモリセルＭＣ−Ｓに印加されるストレスの頻度は、他の回路ブロック（ＳＲＡＭ、ＣＰＵ、ＰＥＰ）と同じである。これに対して、実施の形態２および３では、第２メモリセルＭＣ−Ｓに印加されるストレスの頻度が、他の回路ブロックよりも高くされることが望ましい。また、実施の形態４においては、第２メモリセルＭＣ−Ｓに印加されるストレスの頻度が、他の回路ブロックよりも高くされる。
【０１７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８０】
ＢＩＳＴ  テスト回路
ＣＮＴ  制御回路
ＣＰＵ  中央処理回路
ＤＶＣ  電源降圧回路
ＦＬＡＳＨ  不揮発性メモリ
ＭＣＵ  半導体装置
ＭＣＲＧ  セル実力記憶レジスタ
ＭＣ、ＭＣ−Ｓ  スタティック型メモリセル
ＭＮＲＧ  診断結果レジスタ
ＭＯＮ  モニター回路
ＭＯＮ−ＣＮ  モニター制御回路
ＭＯＮ−Ｓ  モニター用メモリ回路
ＳＴＲＧ  ストレス時間レジスタ
ＳＴＶＣ  ストレス電圧発生回路
ＳＲＡＭ  スタティック型メモリ
ＴＭＣ  タイマー回路
ＰＥＰ  ユーザー回路
ＰＴＧ  パターン発生回路
ＵＶＣ  電源昇圧回路
【図１】
2017111483.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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