(57)【要約】【課題】ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの両方に対して簡便な製造方法で低い電気抵抗のコンタクトを形成することを目的とする。【解決手段】被処理体に形成された、ｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層と、ｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層とが露出した状態で、前記ｎ型拡散層及び前記ｐ型拡散層の上に絶縁膜を形成する工程と、前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方の上に形成された前記絶縁膜を残し、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方の上に形成された前記絶縁膜を除去する工程と、前記除去する工程により、前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方は絶縁膜で覆われ、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方は露出した状態で金属膜を形成する工程と、を有する半導体デバイスの製造方法が提供される。【選択図】図８
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【特許請求の範囲】
【請求項１】
被処理体に形成された、ｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層と、ｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層とが露出した状態で、前記ｎ型拡散層及び前記ｐ型拡散層の上に絶縁膜を形成する工程と、
前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方の上に形成された前記絶縁膜を残し、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方の上に形成された前記絶縁膜を除去する工程と、
前記除去する工程により、前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方は絶縁膜で覆われ、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方は露出した状態で金属膜を形成する工程と、
を有する半導体デバイスの製造方法。
【請求項２】
前記絶縁膜を除去する工程は、
前記ｎ型拡散層の上に形成された前記絶縁膜を残し、前記ｐ型拡散層の上に形成された前記絶縁膜を除去して前記ｐ型拡散層を露出させる、
請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記ｎ型拡散層及び前記ｐ型拡散層のうち前記露出した状態の拡散層に形成された前記金属膜は、金属シリサイドを形成する、
請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記絶縁膜は、ＩＶ族の金属を含有する膜である、
請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項５】
前記絶縁膜は、シリコンを含有する膜である、
請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項６】
前記絶縁膜は、酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）から選択される一つである、
請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項７】
前記金属膜は、ＩＶ族の金属、ニッケル（Ｎｉ）、またはコバルト（Ｃｏ）から選択される一つである、
請求項１〜６のいずれか一項に記載の半導体デバイスの製造方法。
【請求項８】
前記金属膜は、チタン（Ｔｉ）、ニッケル（Ｎｉ）及びコバルト（Ｃｏ）から選択される一つである、
請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記ｎＭＩＳＦＥＴのソース・ドレインにてＭＩＳコンタクトを形成し、前記ｐＭＩＳＦＥＴのソース・ドレインにて金属シリサイドによるコンタクトを形成する、
請求項１〜８のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１０】
被処理体に形成された、ｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層と、ｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層のうちの一方の露出した面の上に絶縁膜を挟んで金属膜が形成され、
前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方の露出した面の上に絶縁層を挟まずに前記金属膜が形成された、
半導体デバイス。
【請求項１１】
前記ｎ型拡散層の露出した面の上に絶縁膜を挟んで金属膜が形成され、
前記ｐ型拡散層の露出した面の上に絶縁層を挟まずに金属膜が形成された、
請求項１０に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法及び半導体デバイスに関する。
【背景技術】
【０００２】
ｎＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor）及びｐＭＩＳＦＥＴにてソース、ドレインを構成するｎ型及びｐ型拡散層に同一の金属を接触させ、低い電気抵抗のソース・ドレイン層を形成する方法が知られている（例えば、特許文献１を参照）。
【０００３】
一方、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴにて半導体にフェルミレベルの異なる別種の金属を接触させることが考えられる。これによれば、別種の金属のそれぞれのフェルミレベルによっては、半導体との接触によるエネルギーの障壁（以下、「バリア」という。）を低くすることができ、ソース・ドレイン層に電気的な接続を行うコンタクトにおいて低い電気抵抗を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３０６８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、別種の金属を半導体に接触させて、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴをそれぞれ作製する方法では、製造工程が煩雑になり現状では量産に適しない。
【０００６】
また、この方法を用いた場合、金属と半導体とが接触することで、金属のフェルミレベルの位置が、半導体の禁制帯（バンドギャップ）の中央よりに動く現象（Fermi level pinning）が知られている。このFermi level pinning現象によって、実際にはソース・ドレイン層において低い電気抵抗のコンタクトを形成できないことが、近年の半導体の性能向上の一つの制約要因になっている。
【０００７】
さらに、リーク電流を非常に少なくする必要のあるＭＩＳＦＥＴ、例えば、ＤＲＡＭのセルトランジスタ等では、半導体に接触する金属珪化物が不純物拡散層（ソース・ドレイン層）のｐｎ接合面に近づくことでリーク電流が増える可能性がある。このため、金属珪化物を不純物拡散層上に直接形成することなく、高濃度に不純物をドープした、アモルファスシリコンや多結晶シリコンのバッファー層を不純物拡散層上に形成した後に金属珪化物を形成する方法が行われている。
【０００８】
上記課題に対して、一側面では、本発明は、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの両方に対して簡便な製造方法で低い電気抵抗のコンタクトを形成することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、一の態様によれば、被処理体に形成された、ｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層と、ｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層とが露出した状態で、前記ｎ型拡散層及び前記ｐ型拡散層の上に絶縁膜を形成する工程と、前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方の上に形成された前記絶縁膜を残し、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方の上に形成された前記絶縁膜を除去する工程と、前記除去する工程により、前記ｎ型拡散層及び前記ｐ型拡散層のうちの一方は絶縁膜で覆われ、前記ｎ型拡散層及び前記ｐ型拡散層のうちの他方は露出した状態で金属膜を形成する工程と、を有する半導体デバイスの製造方法が提供される。
【発明の効果】
【００１０】
一の側面によれば、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの両方に対して簡便な製造方法でコンタクト抵抗を低く形成することができる。
【図面の簡単な説明】
【００１１】
【図１】従来技術であるＭＩＳＦＥＴの製造方法の一例を示す図。
【図２】金属と半導体とのバリアハイトの一例を示す図。
【図３】別種の金属と半導体とのバリアハイトの一例を示す図。
【図４】半導体と接触する金属のフェルミレベルを説明するための図。
【図５】絶縁膜を挟んで半導体と接触する金属のフェルミレベルを説明するための図。
【図６】絶縁膜を挟んだときの半導体と金属とのバリアハイトの一例を示す図。
【図７】一実施形態にかかるＭＩＳＦＥＴの製造方法の一例を示す図。
【図８】一実施形態にかかるＭＩＳＦＥＴの製造方法の一例を示す図。
【図９】別種の金属を用いたＭＩＳＦＥＴの製造方法の一例を示す図。
【図１０】別種の金属を用いたＭＩＳＦＥＴの製造方法の一例を示す図。
【図１１】金属酸化膜等の各種金属含有膜のバンドギャップを示す図。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
【００１３】
［ＭＩＳＦＥＴの製造方法］
図１を用いて、従来技術であるＭＩＳＦＥＴの製造方法の一例について説明する。図１（ａ）に示すように、半導体基板２０１上に素子分離２０２とｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層２０３とｎ型エクステンション２０４とｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層２０５とｐ型エクステンション２０６とゲート絶縁膜２０７とゲート電極２０８を形成する。ゲート電極２０８の上部にはＳｉＮなどの絶縁膜からなるキャップ２０９を形成し、ゲート電極２０８の側部にはＳｉＮなどの絶縁膜からなるゲート側壁２１０を形成する。
【００１４】
次に、図１（ｂ）に示すように、半導体基板２０１上にＳｉＯ２等の絶縁膜２１１を形成した後、ｎソース・ドレイン領域及びｐソース・ドレイン領域の一部を露出させるように、絶縁膜２１１をエッチングすることで、コンタクト孔２１２を形成する。
【００１５】
次に、図１（ｃ）に示すように、絶縁膜２１１の表面及びコンタクト孔２１２の内部に、少なくともｎソース・ドレイン領域及びｐソース・ドレイン領域を被覆するように金属膜２１３を形成し、その後、金属膜２１３の上にバリアメタル膜２１４を形成する。金属膜２１３は、半導体基板２０１と反応して金属半導体化合物を形成する金属であり、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等が好適である。以下では、金属膜２１３が半導体基板２０１と反応して形成された金属半導体化合物を「金属シリサイド」ともいう。
【００１６】
次に、図１（ｄ）に示すように、タングステン（Ｗ）等の金属膜２１９を全面に堆積させ、コンタクト孔２１２に金属膜２１９を埋め込む。金属膜２１９の堆積には、ＣＶＤ（chemical vapor deposition）法、ＡＬＤ（Atomic Layer Deposition）法等を用いることができる。コンタクト孔２１２の内部に金属膜２１９を十分に充填することができる場合には、ＰＶＤ（physical vapor deposition）法を用いてもよい。
【００１７】
次に、図１（ｅ）に示すように、金属膜２１９のコンタクト孔２１２の外部に形成された部分をＣＭＰ（chemical mechanical polishing）法等を用いて除去する。また、それと同時に絶縁膜２１１上に形成された金属膜２１３及びバリアメタル膜２１４を除去することで、コンタクトプラグ２１９'が形成される。
【００１８】
このようにｎソース・ドレイン領域及びｐソース・ドレイン領域に電気的な接続を行うコンタクトプラグ２１９'を形成する際、ｎソース・ドレイン領域及びｐソース・ドレイン領域の不純物拡散層と、各不純物拡散層に接するように形成された金属膜２１３とを反応させる。これにより、金属珪化膜等の金属半導体化合物を形成してコンタクトを得る方法が用いられる。
【００１９】
図２（ａ）は、金属と半導体が互いに接触せずに存在する場合の、金属のFermi level Efと半導体の伝導体(conduction band)と価電子帯(valence band)の位置関係を示している。
【００２０】
ｎ型不純物拡散層２０３及びｐ型不純物拡散層２０５と金属膜２１３とを接触させたときに電気抵抗の低いコンタクトを得るためには、ｎ型の半導体であるｎ型不純物拡散層２０３と金属膜２１３との接触の場合、ｎ型不純物拡散層２０３の伝導帯（conduction band）と金属のフェルミレベル（Fermi level）とのエネルギーの位置関係が近いことが好ましい。つまり、図２（ｂ）に示すように、半導体のconduction bandと金属のフェルミレベルとのエネルギーの位置が近いと、バリアハイトΦBnが低くなり、ドナーレベル（Donor level：電子を安定して供給可能なレベル）まで安定するのにかかる空乏層幅ＷＤｎが短くなる。
【００２１】
図２（ｂ）は、この金属とｎ型半導体とを接触させた場合のバンドの状態を、図２（ｃ）は、この金属とｐ型半導体とを接触させた場合のバンドの状態を示している。図２（ｂ）に示すように、金属半導体界面では、半導体側に幅ＷＤｎの空乏層中に正電荷が形成され、ポテンシャルの勾配を生じ、平衡状態では、ｎ型半導体のFermi level Efnは、図の右端でEfと一致する。n型半導体のFermi level Efnは、伝導帯のやや下に位置する。これにより、高さΦBn、幅ＷＤｎのエネルギー障壁が形成される。ΦBnは、金属のFermi levelと半導体の伝導帯とのエネルギー差である。従って、金属とｎ型半導体とを接触させる場合には、金属のFermi levelが半導体の伝導帯に近いもの(n-metal)を選ぶと、エネルギー障壁が低くなり、低いコンタクト抵抗を得ることができる。また、ｐ型半導体の場合は、図２（ｃ）に示すように、金属半導体界面では、半導体側に幅ＷＤｐの空乏層中に負電荷が形成され、n型半導体の場合とは逆のポテンシャルの勾配を生じ、平衡状態では、p型半導体のFermi level Efpは、図の右端でEfと一致する。p型半導体のFermi level Efpは、価電子帯のやや上に位置する。これにより、高さΦBp、幅ＷＤｐのエネルギー障壁が形成される。ΦBpは、金属のFermi levelと半導体の価電子帯とのエネルギー差である。従って、金属とp型半導体とを接触させる場合には、金属のFermi levelが半導体の価電子帯に近いもの(p-metal)を選ぶと、エネルギー障壁が低くなり、低いコンタクト抵抗を得ることができる。
【００２２】
このように、フェルミレベルの異なる別種の金属を用いて、ｎ型不純物拡散層２０３及びｐ型不純物拡散層２０５とのコンタクトを行えば、それぞれのコンタクトにてバリアハイトが低くなる。この結果、各コンタクトプラグにおいて低い電気抵抗のコンタクトを形成することができる。
【００２３】
しかしながら、異なる別種のコンタクト金属を用いてｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴをそれぞれ作製する方法では、製造工程が増え、煩雑になりすぎるため、現状では量産に適しない。
【００２４】
また、この方法では、金属（金属珪化物を含む）と半導体とが接触する（例えば、図４のＭ（Metal）／Ｓｉ）ことで、金属のフェルミレベルの位置が、半導体の禁制帯（バンドギャップ）の中央よりに動く現象（Fermi level pinning）が知られている。例えば、Fermi level pinningの現象については、以下の非特許文献１，２に記載されている。
【００２５】
（非特許文献１）Evidence for strong Fermi-level pinning due to metal-induced gap states at metal/germanium interface, Tomonori Nishimura et al., Applied Physics Letters,91,123123(2007)
（非特許文献２）Band offsets of wide-band-gap oxides and implications for future electronic devices, John Robertson, Journal of Vacuum Science & Technology B, Vol. 18, No.3, May/Jun 2000
なお、図４の出典は、非特許文献１のＦＩＧ．１である。図４の「Metal」の表示の上部に並んだ金属名は、各金属のフェルミレベルを示す。金属とシリコン（Si）を接触（M/Si）させた場合、金属とゲルマニウム（Ge）を接触（M/Ge）させた場合、のそれぞれで金属のフェルミレベルの位置が、半導体の禁制帯（バンドギャップ）の中央よりに動く現象（Fermi level pinning）が発生していることがわかる。
【００２６】
この現象によって、金属と半導体とが接触していない状態から接触した状態になると、金属のフェルミレベルの位置が変化し、コンタクトの電気抵抗が下がらないことが、近年の半導体の性能向上の一つの制約要因になっている。たとえば、本来の金属のFermi levelと半導体の伝導帯、価電子帯の位置が図５（ａ）であるような組を接触させたときに、実効的な位置関係が図５（ｂ）のようにずれることがある。
【００２７】
Fermi level pinningの現象を回避し、低い電気抵抗のコンタクトを形成する方法の一つとして、図５（ｃ）に示すように、金属と半導体との間に極薄い絶縁膜４００を挿入する方法がある。これによれば、図６（ａ）の金属と半導体との間に極薄い絶縁膜４００を挿入しない場合と比べて、図６（ｂ）の金属と半導体との間に極薄い絶縁膜４００を挿入する場合には、バリアハイトΦBnを低くできる。これにより、電気抵抗の低いコンタクトを得ることができる。
【００２８】
以下に説明する、本実施形態にかかるＭＩＳＦＥＴの製造方法の一例では、ｎＭＩＳＦＥＴのｎ型不純物拡散層２０３では金属と半導体との間に極薄い絶縁膜を挿入した構造（以下、「ＭＩＳ（metal-insulator-semiconductor）コンタクト」という。）を有する。また、ｐＭＩＳＦＥＴのｐ型不純物拡散層２０５では金属と半導体とを接触させて金属シリサイドを形成する構造を有する。本実施形態では、このようなｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの両方に対して簡便な方法で低い電気抵抗のコンタクトを形成する半導体の製造方法と半導体デバイスを提供する。
【００２９】
＜本実施形態＞
［半導体の製造方法］
本実施形態にかかる半導体の製造方法の一例について、図７及び図８を参照しながら説明する。まず、図７（ａ）に示すように、半導体基板１０１上に素子分離１０２とｎＭＩＳＦＥＴのソース・ドレインを構成するｎ型拡散層１０３とｎ型エクステンション１０４とｐＭＩＳＦＥＴのソース・ドレインを構成するｐ型拡散層１０５とｐ型エクステンション１０６とゲート絶縁膜１０７とゲート電極１０８を形成する。絶縁膜１０７は、ＳｉＯ２を主体とするものであっても良いし、ＨｆＯ２などの高誘電率絶縁体（high-k絶縁体）を主体とするものであっても良い。また、ゲート電極１０８は、必要に応じてｐ、ｎ異なる構造を有しても良い。ゲート電極の上部にはＳｉＮなどの絶縁膜からなるキャップ１０９を形成し、ゲート電極の側部にはＳｉＮなどの絶縁膜からなるゲート側壁１１０を形成する。
【００３０】
次に、図７（ｂ）に示すように、半導体基板１０１上にＳｉＯ２等の絶縁膜１１１を形成する。次に、ｎソース・ドレイン領域及びｐソース・ドレイン領域の一部を露出させるように、絶縁膜１１１をエッチングすることによりパターンニングする。これにより、コンタクト孔１１２が形成される。
【００３１】
次に、図７（ｃ）に示すように、絶縁膜１１１の表面及びコンタクト孔１１２の内部に、少なくともｎソース・ドレイン領域及びｐソース・ドレイン領域を被覆するように絶縁膜１１４を形成する。
【００３２】
絶縁膜１１４は、酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等の金属酸化膜を主体とするものでもよいし、ＳｉＯ２、ＳｉＮ等のシリコン含有膜であってもよい。
【００３３】
図１１は、各金属酸化膜、シリコン窒化膜等の各種金属含有膜のバンドギャップを示す図である。それぞれの金属含有膜の実線の上端が伝導帯（conduction band）、下端が価電子帯の位置を示している。図１１から、ｎ型シリコンとのコンタクトの場合、絶縁膜１１４は、ＴｉＯ２で形成されることが最も好ましいことがわかる。絶縁膜１１４にＴｉＯ２を用いると、ＴｉＯ２はエネルギーギャップが他の金属酸化膜やシリコン含有膜よりも小さく、伝導体の位置がシリコンのそれと近いため、ｎ型シリコンの伝導電子に対するＴｉＯ２自体が形成するエネルギーバリアが低いためである。
【００３４】
図１１から、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２などはＳｉの伝導帯の位置に比較的近いことから、ｎ型シリコンとのＭＩＳコンタクトに好適で、ＳｉＮ、ＴｉＯ２等はＳｉの価電子帯の位置に比較的近いことから、ｐ型シリコンとのＭＩＳコンタクトに好適であることがわかる。絶縁膜１１４の厚さは、１ｎｍ以下であってもよく、好ましくは、０．３ｎｍ〜０．７ｎｍ間であってもよい。
【００３５】
次に、図７（ｄ）に戻り、フォトリソグラフィ法等でｎＭＩＳＦＥＴに接続するコンタクト領域を被覆するように、レジストマスク１１５を形成する。次に、レジストマスク１１５の外側の領域の絶縁膜１１４をエッチングする。これにより、ｐＭＩＳＦＥＴのコンタクト領域の底面を露出させる。
【００３６】
エッチングは、ｐＭＯＳＦＥＴのソース・ドレイン領域のシリコン（Ｓｉ）及び絶縁膜１１１のエッチングが、絶縁膜１１４の膜厚よりも小さくなる方法を適宜選べばよい。例えば、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３等では、低温で膜が完全に結晶化しない状態においては、フッ化水素（ＨＦ）を主体とする液で絶縁膜１１４を剥離できる。絶縁膜１１４のエッチングには、三塩化ホウ素（ＢＣｌ３）等のガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングを用いてもよい。レジストマスク１１５としては、レジストマスクを用いる他に、適宜他の剥離容易なハードマスクにレジストパターンを転写した後に絶縁膜１１４のエッチングを行ってもよい。
【００３７】
次に、図８（ｅ）に示すように、レジストマスク１１５を剥離した後、基板全面に金属膜１１６を堆積する。金属膜１１６は、半導体基板１０１と反応して金属シリサイドを形成する金属であり、Ｔｉ、Ｎｉ、Ｃｏ等が好適である。これらの金属は、コンタクトを形成する半導体の種類及び導電型を考慮し、絶縁膜１１４を挟んだ領域では、当該半導体のフェルミレベルと金属のフェルミレベルとの差が小さくなるような組み合わせを選択することが好ましい。また、絶縁膜１１４を挟まない領域では、当該金属シリサイドと半導体との接触で前述のFermi level pinningが生じた後にコンタクト抵抗が十分に小さくなるような金属を選択することが好ましい。例えば、ｎＭＩＳＦＥＴのソース・ドレイン領域がｎ型シリコン（Ｓｉ）であり、ｐＭＩＳＦＥＴのソース・ドレイン領域がｐ型シリコンゲルマニウム（ＳｉＧｅ）である場合、絶縁膜１１４にＴｉＯ２を選択し、金属膜１１６にＴｉを選択すると、電気抵抗の低いコンタクトが得られるため好ましい。
【００３８】
次に、図８（ｆ）に示すように、バリアメタル膜１１７を堆積する。バリアメタル膜１１７は、金属膜１１６、絶縁膜１１４、ｎ型不純物拡散層１０３、ｐ型不純物拡散層１０５等と後述する金属膜１１９との密着性を確保し、反応を防ぎ、反応生成物によるバリアメタル膜１１７、絶縁膜１１４、ｎ型不純物拡散層１０３、ｐ型不純物拡散層１０５等の劣化を防ぐ目的で堆積する。バリアメタル膜１１７としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等が好適である。バリアメタル膜１１７の堆積方法としては、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法等が好適である。
【００３９】
次に、図８（ｇ）に示すように、タングステン（Ｗ）等の金属膜１１９を全面に堆積させ、コンタクト孔１１２を埋め込む。金属膜１１９の堆積には、ＣＶＤ法、ＡＬＤ法等を用いることができる。コンタクト孔１１２の内部に金属膜１１９を十分に充填することができる場合には、ＰＶＤ法を用いてもよい。
【００４０】
次に、図８（ｈ）に示すように、金属膜１１９のコンタクト孔１１２の外部に形成された部分をＣＭＰ法等を用いて除去する。また、それと同時に絶縁膜１１１上に形成された絶縁膜１１４、金属膜１１６及びバリアメタル膜１１７を除去する。これにより、コンタクトプラグ１１９'が形成される。
【００４１】
以上に説明したように、本実施形態の半導体の製造方法によれば、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの両方に対して簡便な製造方法で低い電気抵抗のコンタクトを形成することができる。
【００４２】
また、絶縁膜１１４を挟んだソース・ドレイン層とのコンタクトについては、半導体基板１０１と金属膜とが接触することがないため、金属膜が金属半導体化合物を形成することがない。これにより、リーク電流の小さいコンタクトを形成することができる。
【００４３】
本実施形態の半導体の製造方法によれば、ｎＭＩＳＦＥＴのソース・ドレインにてＭＩＳ（metal-insulator-semiconductor）コンタクトを形成し、ｐＭＩＳＦＥＴのソース・ドレインにて金属シリサイドによるコンタクトを形成した。しかしながら、ｐＭＩＳＦＥＴのソース・ドレインにてＭＩＳ（metal-insulator-semiconductor）コンタクトを形成し、ｎＭＩＳＦＥＴのソース・ドレインにて金属シリサイドによるコンタクトを形成してもよい。ただし、ｎＭＩＳＦＥＴのソース・ドレインにてＭＩＳ（metal-insulator-semiconductor）コンタクトを形成し、ｐＭＩＳＦＥＴのソース・ドレインにて金属シリサイドによるコンタクトを形成する方が好ましい。
【００４４】
本実施形態の半導体の製造方法によれば、いずれの場合にも、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのソース・ドレイン領域にてコンタクトを形成する際に、共通の金属膜１１６を使用することができる。このため、本実施形態では、ＭＩＳＦＥＴの製造工程数を減らすことができ、簡便な製造方法で、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのソース・ドレイン領域にて電気抵抗が低いコンタクトを形成することができる。
【００４５】
また、本実施形態の半導体の製造方法によらず、他の方法によって異種の金属シリサイドを形成していく上では、マスクを除去する際のアッシング等の処理に酸素を含むガスを使用する。このため、金属シリサイドを形成する金属膜に対する酸化の問題等が発生する恐れがある。これに対して、本実施形態にかかる半導体の製造方法によれば、そのような金属膜１１６の酸化の問題は生じない。
【００４６】
(別種の金属シリサイドを形成する方法)
本実施形態にかかる半導体の製造方法では、簡便な製造方法で、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの両方に対して電気抵抗の低いコンタクトを形成することができる。これに対して、従来、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのそれぞれに別種の金属シリサイドのコンタクトを形成する場合、製造工程が煩雑であった。
【００４７】
例えば、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのうち、後で金属膜を成膜する方の工程では、既存の金属膜のエッチングのために、ハードマスクを形成したり、ハードマスクの形成のためにレジストマスクを形成したりする工程が増え、本実施形態にかかる半導体の製造方法と比べて、製造工程数がはるかに増える。
【００４８】
これについて、具体的に、図９及び図１０を参照しながら、従来の別種の金属を用いたＭＩＳＦＥＴの製造方法の一例について説明する。まず、図９（ａ）に示すように、素子分離３０２間にｎ型不純物拡散層３０３及びｎ型エクステンション３０４と、ｐ型不純物拡散層３０５及びｐ型エクステンション３０６とを形成する。次に、ｎ型及びｐ型のソース・ドレインにゲート絶縁層３０７を介してゲート電極３０８を形成する。
【００４９】
次に、ゲート電極３０８の上部にキャップ３０９を形成し、側部にゲート側壁３１０を形成する。次に、図９（ｂ）に示すように、半導体基板３０１上にＳｉＯ２等の絶縁膜３１１を形成する。次に、絶縁膜３１１をエッチングし、ｎソース・ドレイン領域及びｐソース・ドレイン領域の一部が露出したコンタクト孔３１２を形成する。
【００５０】
次に、図９（ｃ）に示すように、絶縁膜３１１の表面及びコンタクト孔３１２の内部に、少なくともｎソース・ドレイン領域及びｐソース・ドレイン領域を被覆するように金属膜３１４を形成する。
【００５１】
次に、図９（ｄ）に示すように、フォトリソグラフィ法等でｎＭＩＳＦＥＴに接続するコンタクト領域を被覆するように、レジストマスク３１５を形成する。次に、レジストマスク３１５の外側の領域の金属膜３１４をエッチングする。これにより、ｐＭＩＳＦＥＴのコンタクト領域の底面を露出させる。
【００５２】
次に、図９（ｅ）に示すように、レジストマスク３１５を剥離する。ここで、レジストマスク３１５を剥離する際に、酸素含有プラズマなどにより金属膜３１４が酸化され電気抵抗が上昇してしまう場合がある。なお、図９（ｅ）では、酸化された部分を点線で表しており、金属膜３１４は、表面が酸化された状態で金属シリサイド３１４'として存在する。次に、図９（ｆ）に示すように、金属膜３１４と異なる種類の金属膜３１６を堆積する。
【００５３】
次に、図１０（ｇ）に示すように、フォトリソグラフィ法等でｐＭＩＳＦＥＴに接続するコンタクト領域を被覆するように、レジストマスク３１７を形成する。次に、図１０（ｈ）に示すように、レジストマスク３１７の外側の領域の金属膜３１６をエッチングする。
【００５４】
次に、図１０（ｉ）に示すように、レジストマスク３１７を剥離する。ここで、レジストマスク３１７を剥離する際に、酸素含有プラズマなどにより金属膜３１６が酸化され電気抵抗が上昇してしまう場合がある。なお、図１０（ｉ）では、酸化された部分を点線で表しており、金属膜３１６は、表面が酸化された状態で金属シリサイド３１６'として存在する。次に、図１０（ｊ）に示すように、バリアメタル膜３１８を堆積後、タングステン（Ｗ）等の金属膜３１９を全面に堆積させ、コンタクト孔３１２を埋め込む。
【００５５】
次に、図１０（ｋ）に示すように、金属膜３１９のコンタクト孔３１２の外部に形成された部分をＣＭＰ（chemical mechanical planarization）法等を用いて除去する。これにより、コンタクトプラグ３１９'が形成される。
【００５６】
以上のように、従来の別種の金属を用いたＭＩＳＦＥＴの製造方法では、例えば、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのうち、後で金属膜を成膜する方の工程では、既存の金属膜のエッチングのために、ハードマスクを形成したり、ハードマスクの形成のためにレジストマスクを形成したりする工程が増え、本実施形態にかかる半導体の製造方法と比べて、製造工程数がはるかに増えていることがわかる。
【００５７】
以上、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの両方に対して簡便な製造方法で低い電気抵抗のコンタクトを形成することができる半導体の製造方法について、上記実施形態により説明した。しかしながら、本発明にかかる半導体の製造方法は、上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
【００５８】
例えば、本発明に係る半導体の製造方法は、絶縁膜１１４の成膜と金属膜１１６の成膜とを同一の半導体製造装置で行ってもよいし、別の半導体製造装置で行ってもよい。例えば、絶縁膜１１４をＴｉＯ２、金属膜１１６をＴｉで形成する場合のように、絶縁膜１１４と金属膜１１６とに同一の金属を使用することで、同一の半導体製造装置を用いた両膜の成膜が可能になる。これにより、本発明に係るＭＩＳＦＥＴの半導体デバイスを製造するために使用する半導体製造装置の数を減らすことができる。
【符号の説明】
【００５９】
１０１  半導体基板
１０２  素子分離
１０３  ｎ型不純物拡散層
１０４  ｎ型エクステンション
１０５  ｐ型不純物拡散層
１０６  ｐ型エクステンション
１０７  ゲート絶縁層
１０８  ゲート電極
１０９  キャップ
１１０  ゲート側壁
１１１  絶縁膜
１１２  コンタクト孔
１１４  絶縁膜
１１５  レジストマスク
１１６  金属膜
１１７  バリアメタル膜
１１９  金属膜
１１９'  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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