(57)【要約】【課題】ドリフト領域上にプレーナーゲートが設けられている横型の半導体装置において、オン抵抗と耐圧を両立させることができる技術を提供する。【解決手段】プレーナーゲート３７は、ゲート絶縁膜３２、ゲート絶縁膜３２を介して半導体基板１０の表面に対向するとともに、低濃度ポリシリコン部３３及び高濃度ポリシリコン部３４を含むｐ型のポリシリコン部３５、及び、高濃度ポリシリコン部３４上に設けられている電極部３６、を有する。低濃度ポリシリコン部３３は、半導体基板１０の表面に露出する位置にあるドリフト領域２３にゲート絶縁膜３２を介して対向するとともに高濃度ポリシリコン部３４に接する。高濃度ポリシリコン部３４は、半導体基板１０の表面に露出する位置にあるボディ領域２４にゲート絶縁膜３２を介して対向する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域及び第２導電型のボディ領域を有し、これら半導体領域が一方の主面に露出する半導体基板と、
前記半導体基板の前記一方の主面上に設けられているプレーナーゲートと、を備えており、
前記プレーナーゲートは、
ゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体基板の前記一方の主面に対向するとともに、低濃度ポリシリコン部及び高濃度ポリシリコン部を含む第２導電型のポリシリコン部と、
前記高濃度ポリシリコン部上に設けられている電極部と、を有しており、
前記低濃度ポリシリコン部は、前記半導体基板の前記一方の主面に露出する位置にある前記ドリフト領域に前記ゲート絶縁膜を介して対向するとともに前記高濃度ポリシリコン部に接しており、
前記高濃度ポリシリコン部は、前記半導体基板の前記一方の主面に露出する位置にある前記ボディ領域に前記ゲート絶縁膜を介して対向する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、横型の半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、横型の半導体装置の一例として、ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)を開示する。このような横型の半導体装置は、ｎ型のドレイン領域、ｎ-型のドリフト領域、ｐ型のボディ領域及びｎ+型のソース領域を有する半導体基板を備える。これら半導体領域は、半導体基板の表面に露出するとともに一方向に沿って並んでいる。半導体装置はさらに、プレーナーゲートを備える。プレーナーゲートは、ゲート絶縁膜と導電体部を有する。導電体部は、ゲート絶縁膜を介して半導体基板の表面に対向する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６８５６１号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、プレーナーゲートは、半導体基板の表面に露出する位置にあるボディ領域上に設けられており、ボディ領域に形成される反転チャネルを制御する。プレーナーゲートが半導体基板の表面に露出する位置にあるドリフト領域上にも設けられていると、半導体装置がオンのときに、ドリフト領域にも電子密度が高い高密度チャネルが形成され、ドリフト抵抗が低下し、半導体装置のオン抵抗が低下する。しかしながら、プレーナーゲートがドリフト領域上に設けられていると、半導体装置がオフのときに、ドリフト領域上のゲート絶縁膜に高電界が加わり、半導体装置の耐圧が低下する。このように、横型の半導体装置では、ドリフト領域上にプレーナーゲートが設けられているときに、オン抵抗と耐圧を両立させることが難しい。本明細書は、ドリフト領域上にプレーナーゲートが設けられている横型の半導体装置において、オン抵抗と耐圧を両立させることができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書で開示する半導体装置の一実施形態は、例えばＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)又はＩＧＢＴ(Insulated Gate Bipolar Transistor)であり、半導体基板及びプレーナーゲートを備える。半導体基板は、第１導電型のドリフト領域及び第２導電型のボディ領域を有する。これらドリフト領域及びボディ領域は、半導体基板の一方の主面に露出する。プレーナーゲートは、半導体基板の一方の主面上に設けられている。プレーナーゲートは、ゲート絶縁膜、第２導電型のポリシリコン部及び電極部を有する。ポリシリコン部は、ゲート絶縁膜を介して半導体基板の一方の主面に対向するとともに、低濃度ポリシリコン部及び高濃度ポリシリコン部を含む。ここで、「低濃度」及び「高濃度」という用語は、相対的な濃度関係を特定するために用いられる。したがって、低濃度ポリシリコン部の第２導電型の不純物濃度は、高濃度ポリシリコン部の第２導電型の不純物濃度よりも薄い。電極部は、高濃度ポリシリコン部上に設けられている。低濃度ポリシリコン部は、半導体基板の一方の主面に露出する位置にあるドリフト領域にゲート絶縁膜を介して対向するとともに高濃度ポリシリコン部に接する。高濃度ポリシリコン部は、半導体基板の一方の主面に露出する位置にあるボディ領域にゲート絶縁膜を介して対向する。
【０００６】
上記実施形態の半導体装置は、低濃度ポリシリコン部がドリフト領域に対向する。低濃度ポリシリコン部は、高濃度ポリシリコン部に接する。高濃度ポリシリコン部は、電極部に接する。このため、半導体装置がオンのとき、低濃度ポリシリコン部にはゲートオン電圧が印加される。これにより、低濃度ポリシリコン部が対向するドリフト領域にキャリア密度が高い高密度チャネルが形成され、ドリフト抵抗が低下し、半導体装置のオン抵抗が低下する。一方、半導体装置がオフのとき、低濃度ポリシリコン部の不純物濃度が薄く構成されているので、低濃度ポリシリコン部が空乏化する。これにより、半導体装置がオフのとき、ドリフト領域上のゲート絶縁膜に加わる電界が緩和され、半導体装置の耐圧低下が抑制される。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の要部断面図を模式的に示す。
【図２】半導体装置の要部断面図を模式的に示しており、半導体装置がオンのときにボディ領域に形成される反転チャネル及びドリフト領域に形成される高密度チャネルを示す。
【図３】半導体装置の要部断面図を模式的に示しており、半導体装置がオフのときの等電位線分布を示す。
【発明を実施するための形態】
【０００８】
図１に示されるように、半導体装置１は、ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)であり、半導体基板１０を備える。半導体基板１０は、ＳＯＩ基板として構成されており、支持基板１２、埋込み酸化膜１４及び活性層１６を有する。
【０００９】
活性層１６は、ｎ+型の高濃度ドレイン領域２１、ｎ型の低濃度ドレイン領域２２、ｎ-型のドリフト領域２３、ｐ型のボディ領域２４、ｎ+型のソース領域２５及びｐ+型のボディコンタクト領域２６を有する。これら半導体領域は、活性層１６の表面に露出するとともにこの順で一方向に沿って並んでいる。
【００１０】
高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、合わせてドレイン領域とも称される。高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、活性層１６の表層部の一部に設けられている。低濃度ドレイン領域２２は、高濃度ドレイン領域２１を取り囲む。高濃度ドレイン領域２１及び低濃度ドレイン領域２２は、イオン注入技術を利用して、活性層１６の表面にリンを注入することで形成される。
【００１１】
ドリフト領域２３は、低濃度ドレイン領域２２とボディ領域２４の間に設けられており、両者を隔てる。また、ドリフト領域２３は、低濃度ドレイン領域２２を取り囲むとともに、ボディ領域２４も取り囲む。ドリフト領域２３は、活性層１６に他の半導体領域を形成した残部として形成される。
【００１２】
ボディ領域２４は、活性層１６の表層部の一部に設けられており、ドリフト領域２３とソース領域２５の間に設けられており、両者を隔てる。また、ボディ領域２４は、ソース領域２５及びボディコンタクト領域２６を取り囲む。ボディ領域２４は、イオン注入技術を利用して、活性層１６の表面にボロンを注入することで形成される。
【００１３】
ソース領域２５は、活性層１６の表層部の一部に設けられている。ソース領域２５は、イオン注入技術を利用して、活性層１６の表面にリンを注入することで形成される。
【００１４】
ボディコンタクト領域２６は、活性層１６の表層部の一部に設けられている。ボディコンタクト領域２６は、イオン注入技術を利用して、活性層１６の表面にボロンを注入することで形成される。
【００１５】
半導体装置１はさらに、ドレイン電極３１、プレーナーゲート３７及びソース電極３８を備える。ドレイン電極３１は、ドレイン配線に接続されており、活性層１６の表面の一部に設けられており、高濃度ドレイン領域２１にオーミック接触する。ソース電極３８は、ソース配線に接続されており、活性層１６の表面の一部に設けられており、ソース領域２５及びボディコンタクト領域２６の両者にオーミック接触する。ドレイン電極３１とソース電極３８は、所定距離を隔てて配置されており、これらの間に位置する活性層１６内に上述した各種の半導体領域が形成されている。
【００１６】
プレーナーゲート３７は、活性層１６の表面の一部に設けられており、ドレイン電極３１とソース電極３８の間に配置されている。プレーナーゲート３７は、ゲート絶縁膜３２、ポリシリコン部３５及び電極部３６を有する。
【００１７】
ゲート絶縁膜３２は、活性層１６の表面を被覆しており、低濃度ドレイン領域２２、ドリフト領域２３及びボディ領域２４に接する。換言すると、ゲート絶縁膜３２は、高濃度ドレイン領域２１とソース領域２５の間を延びるように構成されている。
【００１８】
ポリシリコン部３５は、ゲート絶縁膜３２を介して活性層１６に対向するとともに、低濃度ポリシリコン部３３及び高濃度ポリシリコン部３４を含む。低濃度ポリシリコン部３３は、ボロンを低濃度に含むポリシリコンである。低濃度ポリシリコン部３３のボロンの不純物濃度は、例えば約１×１０15ｃｍ-3以下である。高濃度ポリシリコン部３４は、ボロンを高濃度に含むポリシリコンである。高濃度ポリシリコン部３４のボロンの不純物濃度は、例えば約１×１０18〜１×１０20ｃｍ-3である。ポリシリコン部３５は、低濃度ポリシリコン部３３がドレイン側に配置されており、高濃度ポリシリコン部３４がソース側に配置されており、両者が接するように構成されている。
【００１９】
低濃度ポリシリコン部３３は、活性層１６の表面に露出する位置にあるドリフト領域２３にゲート絶縁膜３２を介して対向するように配置されている。この例では、低濃度ポリシリコン部３３は、低濃度ドレイン領域２２とボディ領域２４の間に位置するドリフト領域２３の全範囲にゲート絶縁膜３２を介して対向する。
【００２０】
高濃度ポリシリコン部３４は、活性層１６の表面に露出する位置にあるボディ領域２４にゲート絶縁膜３２を介して対向するように配置されている。この例では、高濃度ポリシリコン部３４は、ドリフト領域２３とソース領域２５の間に位置するボディ領域２４の全範囲にゲート絶縁膜３２を介して対向する。
【００２１】
電極部３６は、ゲート配線に接続されており、高濃度ポリシリコン部３４上に設けられており、高濃度ポリシリコン部３４にオーミック接触する。電極部３６は、低濃度ポリシリコン部３３には接触していない。
【００２２】
次に、半導体装置１の動作を説明する。ドレイン電極３１が正電位であり、ソース電極が接地電位であり、プレーナーゲート３７の電極部３６が正電位のとき、半導体装置１はオン状態である。このとき、図１及び図２に示されるように、ドリフト領域２３とソース領域２５を隔てるボディ領域２４に反転チャネルＣＨ１が形成され、ドレイン電極３１とソース電極３８の間が導通する。ボディ領域２４に対向する部分に高濃度ポリシリコン部３４が配置されているので、反転チャネルＣＨ１は、電極部３６を介して高濃度ポリシリコン部３４に印加されるゲートオン電圧に対して高速に応答することができる。このため、半導体装置１は、高速なスイッチング速度を有することができる。さらに、半導体装置１がオン状態のとき、低濃度ポリシリコン部３３の電位は、高濃度ポリシリコン部３４を介してゲートオン電圧が印加されるので、正電位である。このため、低濃度ドレイン領域２２とボディ領域２４を隔てるドリフト領域２３に電子密度が高い高密度チャネルＣＨ２が形成される。これにより、ドリフト抵抗が低下するので、半導体装置１は、低オン抵抗な特性を有することができる。
【００２３】
ドレイン電極３１が正電位であり、ソース電極が接地電位であり、プレーナーゲート３７の電極部３６が接地電位のとき、半導体装置１はオフ状態である。このとき、図１及び図３に示されるように、ドリフト領域２３とソース領域２５を隔てるボディ領域２４に反転チャネルＣＨ１が形成されないので、ドレイン電極３１とソース電極３８の間が絶縁される。このとき、低濃度ポリシリコン部３３は、ゲート絶縁膜３２と低濃度ポリシリコン部３３の界面から伸びる空乏層によって空乏化される。これは、半導体装置１がオフ状態のとき、ドリフト領域２３が低濃度ポリシリコン部３３よりも正電位であることから、低濃度ポリシリコン部３３に含まれる正孔がゲート絶縁膜３２の界面側から遠ざけられるからである。このため、低濃度ポリシリコン３３の電位はドレイン側からソース側に向けて傾斜するので、等電位線（図３に破線で示す）は、ドリフト領域２３とゲート絶縁膜３２と低濃度ポリシリコン部３３を通るように半導体基板１０の厚み方向に伸びる。例えば、低濃度ポリシリコン３３が設けられていない場合、即ち、低濃度ポリシリコン３３に代えてｐ型の不純物濃度が高濃度なポリシリコン、ｎ型のポリシリコン又は金属等が設けられているような場合、これらは空乏化されないことから、これらの電位はドレイン側からソース側まで接地電位で一定である。このため、等電位線は、ゲート絶縁膜３２内において、半導体基板１０の表面に対して平行な方向に伸びる。このような場合、ゲート絶縁膜３２に電界が集中してしまう。一方、半導体装置１では、低濃度ポリシリコン部３３が空乏化されることにより、上記したように、ドリフト領域２３上のゲート絶縁膜３２に加わる電界が緩和される。半導体装置１は、高耐圧な特性を有することができる。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２５】
１：半導体装置
１０：半導体基板
１２：支持基板
１４：埋込み酸化膜
１６：活性層
２１：高濃度ドレイン領域
２２：低濃度ドレイン領域
２３：ドリフト領域
２４：ボディ領域
２５：ソース領域
２６：ボディコンタクト領域
３１：ドレイン電極
３２：ゲート絶縁膜
３３：低濃度ポリシリコン部
３４：高濃度ポリシリコン部
３５：ポリシリコン部
３６：電極部
３７：プレーナーゲート
３８：ソース電極
【図１】
2017117896.tif 000003
【図２】
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【図３】
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