(57)【要約】【課題】液晶ディスプレイにおいて、信号の同時動作によるスイッチングノイズの発生を軽減し、回路動作の不具合が発生することを防止することができる出力バッファ回路を提供する。【解決手段】液晶パネルのタイミングコントローラの出力バッファ回路であって、複数の差動出力バッファ群を備える。差動出力バッファ群は、複数のパワーダウン回路と、複数の駆動信号出力回路とを備える。パワーダウン回路は、バッファイネーブル信号に応じて、駆動信号出力回路の動作を制御する制御信号を出力し、駆動信号出力回路は、制御信号に応じて、表示期間中に、画像信号に応じて駆動信号を出力する。パワーダウン回路は、ドレインがグランドに接続され、ゲートにバッファイネーブル信号が入力され、ソースから制御信号を出力し、出力バッファ回路を搭載するLSIチップを設計する時のデザインルールの最小サイズの第１のPMOSトランジスタを備えるソースフォロア回路である。【選択図】  図２
2017111229.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、バッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記パワーダウン回路は、ドレインがグランドに接続され、ゲートに前記バッファイネーブル信号が入力され、ソースから前記制御信号を出力する第１のPMOSトランジスタを備えるソースフォロア回路であり、前記第１のPMOSトランジスタは、前記出力バッファ回路を搭載するLSIチップを設計する時のデザインルールの最小サイズのMOSトランジスタであることを特徴とする出力バッファ回路。
【請求項２】
前記第１のPMOSトランジスタは、トランジスタ長が１３０ｎｍ以下のMOSトランジスタである請求項１に記載の出力バッファ回路。
【請求項３】
液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、バッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記パワーダウン回路は、ドレインが電源に接続され、ゲートに前記バッファイネーブル信号の反転信号が入力され、ソースから前記制御信号を出力する第１のNMOSトランジスタを備えるソースフォロア回路であり、前記第１のNMOSトランジスタは、前記出力バッファ回路を搭載するLSIチップを設計する時のデザインルールの最小サイズのMOSトランジスタであることを特徴とする出力バッファ回路。
【請求項４】
前記第１のNMOSトランジスタは、トランジスタ長が１３０ｎｍ以下のMOSトランジスタである請求項３に記載の出力バッファ回路。
【請求項５】
前記差動出力バッファ群は、さらに、前記バッファイネーブル信号のスルーレートを制御するスルーレート制御回路を備え、
前記パワーダウン回路は、前記スルーレートが制御されたバッファイネーブル信号に応じて前記制御信号を出力する請求項１〜４のいずれか一項に記載の出力バッファ回路。
【請求項６】
液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、バッファイネーブル信号のスルーレートを制御するスルーレート制御回路と、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、前記スルーレートが制御されたバッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記複数の差動出力バッファ群の各々が備えるパワーダウン回路は、前記スルーレートが異なるバッファイネーブル信号に応じて前記制御信号を出力することを特徴とする出力バッファ回路。
【請求項７】
前記スルーレート制御回路は、第１の抵抗素子と、容量素子と、バッファとを備え、
前記第１の抵抗素子の一方の端子には前記バッファイネーブル信号が入力され、前記第１の抵抗素子の他方の端子は、前記バッファの入力端子に接続され、
前記容量素子は、前記第１の抵抗素子の他方の端子と前記バッファの入力端子との間の内部ノードと、グランドとの間に接続され、
前記バッファの出力端子から、前記スルーレートが制御されたバッファイネーブル信号が出力される請求項５または６に記載の出力バッファ回路。
【請求項８】
前記パワーダウン回路は、前記第１のPMOSトランジスタと、第２のPMOSトランジスタと、第２の抵抗素子とを備え、前記第１のPMOSトランジスタのドレインはグランドに接続され、前記第２のPMOSトランジスタのソースは電源に接続され、前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタのゲートに前記スルーレートが制御されたバッファイネーブル信号が入力され、前記第２の抵抗素子は、前記第１のPMOSトランジスタのソースと前記第２のPMOSトランジスタのドレインとの間に接続され、前記第２の抵抗素子と前記第１のPMOSトランジスタのソースとの間の内部ノードから前記制御信号が出力される請求項７に記載の出力バッファ回路。
【請求項９】
前記駆動信号出力回路は、定電流回路と、差動出力回路とを備え、
前記定電流回路は、電流源と、第１のNMOSトランジスタとを備え、前記電流源は、電源と前記第１のNMOSトランジスタのドレインとの間に接続され、前記第１のNMOSトランジスタのソースはグランドに接続され、前記第１のNMOSトランジスタのゲートは、前記第１のNMOSトランジスタのドレインに接続され、前記電流源と前記第１のNMOSトランジスタのドレインとの間の内部ノードから前記定電流回路の出力信号が出力され、
前記差動出力回路は、第３および第４の抵抗素子と、第２および第３のNMOSトランジスタと、第４のNMOSトランジスタとを備え、前記第３および第４の抵抗素子の一方の端子は電源に接続され、前記第３および第４の抵抗素子の他方の端子は、それぞれ、前記第２および第３のNMOSトランジスタのドレインに接続され、前記第２および第３のNMOSトランジスタのソースは前記第４のNMOSトランジスタのドレインに接続され、前記第３および第２のNMOSトランジスタのゲートには、それぞれ、前記画像信号および前記画像信号の反転信号が入力され、前記第４のNMOSトランジスタのソースはグランドに接続され、前記第４のNMOSトランジスタのゲートには、前記定電流回路の出力信号が入力され、前記第３の抵抗素子の他方の端子と前記第２のNMOSトランジスタのドレインとの間の内部ノードから前記駆動信号の反転信号が出力され、前記第４の抵抗素子の他方の端子と前記第３のNMOSトランジスタのドレインとの間の内部ノードから前記駆動信号が出力され、
前記制御信号が、前記第１および第４のNMOSトランジスタのゲートに入力される請求項８に記載の出力バッファ回路。
【請求項１０】
前記スルーレート制御回路は、第１の抵抗素子と、容量素子と、インバータとを備え、
前記第１の抵抗素子の一方の端子には前記バッファイネーブル信号が入力され、前記第１の抵抗素子の他方の端子は、前記インバータの入力端子に接続され、
前記容量素子は、前記第１の抵抗素子の他方の端子と前記インバータの入力端子との間の内部ノードと、グランドとの間に接続され、
前記インバータの出力端子から、前記スルーレートが制御されたバッファイネーブル信号の反転信号が出力される請求項５または６に記載の出力バッファ回路。
【請求項１１】
前記パワーダウン回路は、前記第１のNMOSトランジスタと、第２のNMOSトランジスタと、第２の抵抗素子とを備え、前記第１のNMOSトランジスタのドレインは電源に接続され、前記第２のNMOSトランジスタのソースはグランドに接続され、前記第１のNMOSトランジスタおよび前記第２のNMOSトランジスタのゲートに前記スルーレートが制御されたバッファイネーブル信号の反転信号が入力され、前記第２の抵抗素子は、前記第１のNMOSトランジスタのソースと前記第２のNMOSトランジスタのドレインとの間に接続され、前記第２の抵抗素子と前記第１のNMOSトランジスタのソースとの間の内部ノードから前記制御信号が出力される請求項１０に記載の出力バッファ回路。
【請求項１２】
前記駆動信号出力回路は、定電流回路と、差動出力回路とを備え、
前記定電流回路は、電流源と、第１のPMOSトランジスタとを備え、前記電流源は、グランドと前記第１のPMOSトランジスタのドレインとの間に接続され、前記第１のPMOSトランジスタのソースは電源に接続され、前記第１のPMOSトランジスタのゲートは、前記第１のPMOSトランジスタのドレインに接続され、前記電流源と前記第１のPMOSトランジスタのドレインとの間の内部ノードから前記定電流回路の出力信号が出力され、
前記差動出力回路は、第３および第４の抵抗素子と、第２および第３のPMOSトランジスタと、第４のPMOSトランジスタとを備え、前記第３および第４の抵抗素子の一方の端子はグランドに接続され、前記第３および第４の抵抗素子の他方の端子は、それぞれ、前記第２および第３のPMOSトランジスタのドレインに接続され、前記第２および第３のPMOSトランジスタのソースは前記第４のPMOSトランジスタのドレインに接続され、前記第３および第２のPMOSトランジスタのゲートには、それぞれ、前記画像信号および前記画像信号の反転信号が入力され、前記第４のPMOSトランジスタのソースは電源に接続され、前記第４のPMOSトランジスタのゲートには、前記定電流回路の出力信号が入力され、前記第３の抵抗素子の他方の端子と前記第２のPMOSトランジスタのドレインとの間の内部ノードから前記駆動信号の反転信号が出力され、前記第４の抵抗素子の他方の端子と前記第３のPMOSトランジスタのドレインとの間の内部ノードから前記駆動信号が出力され、
前記制御信号が、前記第１および第４のPMOSトランジスタのゲートに入力される請求項１１に記載の出力バッファ回路。
【請求項１３】
前記第１の抵抗素子は、可変抵抗素子であり、前記可変抵抗素子の抵抗値に応じて前記バッファイネーブル信号のスルーレートを制御する請求項７〜１２のいずれか一項に記載の出力バッファ回路。
【請求項１４】
前記容量素子は、可変容量素子であり、前記可変容量素子の容量値に応じて前記バッファイネーブル信号のスルーレートを制御する請求項７〜１３のいずれか一項に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイの動作を制御するタイミングコントローラの出力バッファ回路に関するものである。
【背景技術】
【０００２】
図１１は、液晶ディスプレイの構成を表す一例の概念図である。同図に示す液晶ディスプレイ６０は、液晶パネル６２と、液晶パネル６２を構成する薄膜トランジスタのゲートおよびソースを駆動して液晶ディスプレイ６０に画像を表示させるゲートドライバ６４およびソースドライバ６６と、画像信号に応じてゲートドライバ６４およびソースドライバ６６の動作を制御するタイミングコントローラ６８と、各部位に電力を供給するパワーIC（集積回路）７０とによって構成されている。但し、各デバイス間の接続は図示していない。
【０００３】
続いて、図１２は、タイミングコントローラの主要な信号の動作を表す一例のタイミングチャートである。このタイミングチャートには、電源と、液晶パネルに表示される有効な画像信号がある表示期間と有効な画像信号がないブランキング期間とを表すデータイネーブル信号DEと、液晶パネル６２のラインの切り替えタイミングを表すSTV信号と、フレームの切り替えタイミングを表すSTB信号とが表されている。
【０００４】
液晶ディスプレイ６０では、表示期間とブランキング期間とが交互に現れる。この例では、データイネーブル信号DEがハイレベルの期間が表示期間であり、ローレベルの期間がブランキング期間である。また、データイネーブル信号DEの短いローレベルの期間およびハイレベルの期間がそれぞれライン毎のブランキング期間および表示期間であり、データイネーブル信号DEの長いローレベルの期間およびそれ以外の期間がフレーム毎のブランキング期間および表示期間である。
【０００５】
データイネーブル信号DE、STB信号およびSTV信号がハイレベルとなるタイミングでフレームの１ライン目の表示期間が始まり、続いて、データイネーブル信号DEがローレベルとなるタイミングで１ライン目のブランキング期間が始まる。
続いて、データイネーブル信号DEおよびSTV信号がハイレベルとなるタイミングで２ライン目の表示期間が始まり、続いて、データイネーブル信号DEがローレベルとなるタイミングで２ライン目のブランキング期間が始まる。
以後同様にして、フレームの表示期間の間、１ライン毎に表示期間とブランキング期間とが交互に繰り返される。
【０００６】
そして、データイネーブル信号DEが長いローレベルとなるタイミングでフレームのブランキング期間が始まり、続いて、前述のように、データイネーブル信号DE、STB信号およびSTV信号がハイレベルとなるタイミングで次のフレームの１ライン目の表示期間が始まる。
以後同様にして、１フレーム毎に表示期間とブランキング期間とが交互に繰り返される。
【０００７】
液晶ディスプレイ６０では、データイネーブル信号DEがローレベルの期間、ソースドライバ６６をオフ状態として消費電流を低減する場合がある。この場合、データイネーブル信号DEがハイレベルとなるタイミングで全てのソースドライバ６６が同時にオン状態となり、図１２のタイミングチャートに示すように、信号の同時動作によるスイッチングノイズが電源に発生する。ソースドライバ６６は一般に多数搭載されるため、スイッチングノイズが大きくなり、回路動作に影響を与えるケースが多々ある。
【０００８】
また、データイネーブル信号DEがハイレベルとなるタイミングで多数のソースドライバ６６が同時に動作を開始するため、消費電流が急増する。図１１に示すように、液晶ディスプレイ６０のシステムボード上にはパワーIC７０が搭載されているが、パワーIC７０の性能によっては、電流の供給が間に合わず回路動作に不具合を与えるケースもある。このため、データイネーブル信号DEがハイレベルに変化するタイミングでソースドライバの同時動作を軽減させる手法が望まれている。
【０００９】
これに対し、信号の同時動作によるスイッチングノイズを抑制するために、特許文献１には、各々のソースドライバに設けられた信号遅延回路により、各々のソースドライバにおける出力イネーブル信号の遅延時間が相互に異なるように設定することが記載されている。
【００１０】
また、特許文献２には、クロック発生回路により、互いに異なる位相を有する複数のクロックを発生し、これら複数のクロック信号をゲート選択信号として順次出力させることが記載されている。
【００１１】
特許文献３では、クロック信号の立ち上がり、立ち下がりに同期して画像信号線上に高周波ノイズが発生する期間に画像信号がサンプリングされないように、画像信号をサンプリングするイネーブル信号を遅延または歪ませることが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−３３０４２３号公報
【特許文献２】特開２０１１−１７５１８３号公報
【特許文献３】特開２００５−２４９９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１の手法では、遅延させる出力イネーブル信号の本数分の信号遅延回路が必要である。また、各出力イネーブル信号の遅延値を制御する場合も含め、追加される信号遅延回路のレイアウト面積や、回路規模に対するインパクトが大きい。
【００１４】
特許文献２の手法では、多相のクロックをインピーダンスと等長性に注意しながら精度よく配線しなければならない。また、多相のクロックの本数によって、遅延することができるゲート選択信号の本数も決まるため、拡張性が小さいという問題がある。
【００１５】
特許文献３の手法は、確かに回路動作の不良回避に有効であるが、信号の同時動作そのものを軽減させることはできない。そのため、特許文献３の手法では、前述のように、信号の同時動作によって消費電流が急増する場合に、システムボード上のパワーICの種類によっては、電流の供給が間に合わず回路動作に不具合を与えるケースに対応することができない。
【００１６】
また、特許文献１〜３では、遅延調整のための回路を、液晶パネルのソースドライバまたはゲートドライバ側にしか配置できず、タイミングコントローラ側に配置することができない。従って、タイミングコントローラの出力ドライバ回路自体のオン状態、オフ状態が切り替えられる場合に、信号の同時動作によって発生するスイッチングノイズを解消することはできない。
【００１７】
また、特許文献１〜３では、液晶素子を駆動するため、液晶素子を構成するキャパシタを充放電する必要があるため、消費電力量も大きく、そのための時間も長くなる。
【００１８】
つまり、一般に、液晶パネル側のソースドライバおよびゲートドライバは、液晶素子を駆動するため、その電源電圧はタイミングコントローラ側と比べると高い。例えば、タイミングコントローラ側の電源電圧が１．２Vであるのに対して、液晶パネル側のドライバの電源電圧は１０Vである。そのため、特許文献１〜３のように、液晶パネル側のソースドライバおよびゲートドライバへの回路の付加は、消費電力の増大という観点でのインパクトが大きい。
【００１９】
また、液晶パネル側のソースドライバおよびゲートドライバにおいて、信号の同時動作によるスイッチングノイズの発生を防ぐ場合、前述のように、キャパシタを充放電する必要があるため、タイミングコントローラ側において行う場合よりも、遅延素子によって信号を遅延させる時間を長くしたり、クロックの位相を大きくずらしたりする必要があり、高速動作させることが難しい。
【００２０】
本発明の目的は、従来技術の問題点を解消し、液晶ディスプレイにおいて、信号の同時動作によるスイッチングノイズの発生を軽減し、回路動作の不具合が発生することを防止することができる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、バッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記パワーダウン回路は、ドレインがグランドに接続され、ゲートに前記バッファイネーブル信号が入力され、ソースから前記制御信号を出力する第１のPMOSトランジスタを備えるソースフォロア回路であり、前記第１のPMOSトランジスタは、前記出力バッファ回路を搭載するLSIチップを設計する時のデザインルールの最小サイズのMOSトランジスタであることを特徴とする出力バッファ回路を提供するものである。
【００２２】
ここで、前記第１のPMOSトランジスタは、トランジスタ長が１３０ｎｍ以下のMOSトランジスタであることが好ましい。
【００２３】
また、本発明は、液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、バッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記パワーダウン回路は、ドレインが電源に接続され、ゲートに前記バッファイネーブル信号の反転信号が入力され、ソースから前記制御信号を出力する第１のNMOSトランジスタを備えるソースフォロア回路であり、前記第１のNMOSトランジスタは、前記出力バッファ回路を搭載するLSIチップを設計する時のデザインルールの最小サイズのMOSトランジスタであることを特徴とする出力バッファ回路を提供する。
【００２４】
ここで、前記第１のNMOSトランジスタは、トランジスタ長が１３０ｎｍ以下のMOSトランジスタであることが好ましい。
【００２５】
また、前記差動出力バッファ群は、さらに、前記バッファイネーブル信号のスルーレートを制御するスルーレート制御回路を備え、
前記パワーダウン回路は、前記スルーレートが制御されたバッファイネーブル信号に応じて前記制御信号を出力することが好ましい。
【００２６】
また、本発明は、液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路であって、
複数の差動出力バッファ群を備え、
前記差動出力バッファ群は、バッファイネーブル信号のスルーレートを制御するスルーレート制御回路と、複数のパワーダウン回路と、複数の駆動信号出力回路とを備え、前記複数のパワーダウン回路の各々は、前記複数の駆動信号出力回路の各々に対応して設けられ、
前記パワーダウン回路は、前記スルーレートが制御されたバッファイネーブル信号に応じて、対応する前記駆動信号出力回路の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力し、
前記駆動信号出力回路は、対応する前記パワーダウン回路から出力される制御信号に応じて、前記表示期間中に、前記液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号に応じて前記ソースドライバの動作を制御する駆動信号を出力し、
前記複数の差動出力バッファ群の各々が備えるパワーダウン回路は、前記スルーレートが異なるバッファイネーブル信号に応じて前記制御信号を出力することを特徴とする出力バッファ回路を提供する。
【００２７】
ここで、前記スルーレート制御回路は、第１の抵抗素子と、容量素子と、バッファとを備え、
前記第１の抵抗素子の一方の端子には前記バッファイネーブル信号が入力され、前記第１の抵抗素子の他方の端子は、前記バッファの入力端子に接続され、
前記容量素子は、前記第１の抵抗素子の他方の端子と前記バッファの入力端子との間の内部ノードと、グランドとの間に接続され、
前記バッファの出力端子から、前記スルーレートが制御されたバッファイネーブル信号が出力されることが好ましい。
【００２８】
また、前記パワーダウン回路は、前記第１のPMOSトランジスタと、第２のPMOSトランジスタと、第２の抵抗素子とを備え、前記第１のPMOSトランジスタのドレインはグランドに接続され、前記第２のPMOSトランジスタのソースは電源に接続され、前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタのゲートに前記スルーレートが制御されたバッファイネーブル信号が入力され、前記第２の抵抗素子は、前記第１のPMOSトランジスタのソースと前記第２のPMOSトランジスタのドレインとの間に接続され、前記第２の抵抗素子と前記第１のPMOSトランジスタのソースとの間の内部ノードから前記制御信号が出力されることが好ましい。
【００２９】
また、前記駆動信号出力回路は、定電流回路と、差動出力回路とを備え、
前記定電流回路は、電流源と、第１のNMOSトランジスタとを備え、前記電流源は、電源と前記第１のNMOSトランジスタのドレインとの間に接続され、前記第１のNMOSトランジスタのソースはグランドに接続され、前記第１のNMOSトランジスタのゲートは、前記第１のNMOSトランジスタのドレインに接続され、前記電流源と前記第１のNMOSトランジスタのドレインとの間の内部ノードから前記定電流回路の出力信号が出力され、
前記差動出力回路は、第３および第４の抵抗素子と、第２および第３のNMOSトランジスタと、第４のNMOSトランジスタとを備え、前記第３および第４の抵抗素子の一方の端子は電源に接続され、前記第３および第４の抵抗素子の他方の端子は、それぞれ、前記第２および第３のNMOSトランジスタのドレインに接続され、前記第２および第３のNMOSトランジスタのソースは前記第４のNMOSトランジスタのドレインに接続され、前記第３および第２のNMOSトランジスタのゲートには、それぞれ、前記画像信号および前記画像信号の反転信号が入力され、前記第４のNMOSトランジスタのソースはグランドに接続され、前記第４のNMOSトランジスタのゲートには、前記定電流回路の出力信号が入力され、前記第３の抵抗素子の他方の端子と前記第２のNMOSトランジスタのドレインとの間の内部ノードから前記駆動信号の反転信号が出力され、前記第４の抵抗素子の他方の端子と前記第３のNMOSトランジスタのドレインとの間の内部ノードから前記駆動信号が出力され、
前記制御信号が、前記第１および第４のNMOSトランジスタのゲートに入力されることが好ましい。
【００３０】
また、前記スルーレート制御回路は、第１の抵抗素子と、容量素子と、インバータとを備え、
前記第１の抵抗素子の一方の端子には前記バッファイネーブル信号が入力され、前記第１の抵抗素子の他方の端子は、前記インバータの入力端子に接続され、
前記容量素子は、前記第１の抵抗素子の他方の端子と前記インバータの入力端子との間の内部ノードと、グランドとの間に接続され、
前記インバータの出力端子から、前記スルーレートが制御されたバッファイネーブル信号の反転信号が出力されることが好ましい。
【００３１】
また、前記パワーダウン回路は、前記第１のNMOSトランジスタと、第２のNMOSトランジスタと、第２の抵抗素子とを備え、前記第１のNMOSトランジスタのドレインは電源に接続され、前記第２のNMOSトランジスタのソースはグランドに接続され、前記第１のNMOSトランジスタおよび前記第２のNMOSトランジスタのゲートに前記スルーレートが制御されたバッファイネーブル信号の反転信号が入力され、前記第２の抵抗素子は、前記第１のNMOSトランジスタのソースと前記第２のNMOSトランジスタのドレインとの間に接続され、前記第２の抵抗素子と前記第１のNMOSトランジスタのソースとの間の内部ノードから前記制御信号が出力されることが好ましい。
【００３２】
また、前記駆動信号出力回路は、定電流回路と、差動出力回路とを備え、
前記定電流回路は、電流源と、第１のPMOSトランジスタとを備え、前記電流源は、グランドと前記第１のPMOSトランジスタのドレインとの間に接続され、前記第１のPMOSトランジスタのソースは電源に接続され、前記第１のPMOSトランジスタのゲートは、前記第１のPMOSトランジスタのドレインに接続され、前記電流源と前記第１のPMOSトランジスタのドレインとの間の内部ノードから前記定電流回路の出力信号が出力され、
前記差動出力回路は、第３および第４の抵抗素子と、第２および第３のPMOSトランジスタと、第４のPMOSトランジスタとを備え、前記第３および第４の抵抗素子の一方の端子はグランドに接続され、前記第３および第４の抵抗素子の他方の端子は、それぞれ、前記第２および第３のPMOSトランジスタのドレインに接続され、前記第２および第３のPMOSトランジスタのソースは前記第４のPMOSトランジスタのドレインに接続され、前記第３および第２のPMOSトランジスタのゲートには、それぞれ、前記画像信号および前記画像信号の反転信号が入力され、前記第４のPMOSトランジスタのソースは電源に接続され、前記第４のPMOSトランジスタのゲートには、前記定電流回路の出力信号が入力され、前記第３の抵抗素子の他方の端子と前記第２のPMOSトランジスタのドレインとの間の内部ノードから前記駆動信号の反転信号が出力され、前記第４の抵抗素子の他方の端子と前記第３のPMOSトランジスタのドレインとの間の内部ノードから前記駆動信号が出力され、
前記制御信号が、前記第１および第４のPMOSトランジスタのゲートに入力されることが好ましい。
【００３３】
また、前記第１の抵抗素子は、可変抵抗素子であり、前記可変抵抗素子の抵抗値に応じて前記バッファイネーブル信号のスルーレートを制御することが好ましい。
【００３４】
また、前記容量素子は、可変容量素子であり、前記可変容量素子の容量値に応じて前記バッファイネーブル信号のスルーレートを制御することが好ましい。
【発明の効果】
【００３５】
本発明によれば、パワーダウン回路となるソースフォロア回路のMOSトランジスタとして、サイズが十分に小さいものを使用するか、もしくは、バッファイネーブル信号のスルーレートを制御することにより、ソースフォロア回路のMOSトランジスタのしきい値電圧をばらつかせることができる。そのため、液晶ディスプレイにおいて、信号の同時動作によるスイッチングノイズの発生を軽減し、回路動作の不具合が発生することを防止することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の出力バッファ回路の構成を表す一実施形態の概念図である。
【図２】図１に示す出力バッファ回路の具体的な構成を表す一実施形態の回路図である。
【図３】ペルグロムプロットを表す一例のグラフである。
【図４】ペルグロムプロットを表す一例のグラフである。
【図５】同一LSIチップ内に配置された同一サイズの多数のNMOSトランジスタのしきい値電圧Vthをプロットした一例のグラフである。
【図６】（A）は、ソースフォロア回路の構成を表す一例の回路図、（B）は、図６（A）に示すソースフォロア回路の動作を表す一例のグラフである。
【図７】（A）および（B）は、３つのソースフォロア回路において、それぞれ、入力信号のスルーレートが大きい場合および入力信号のスルーレートが小さい場合の出力信号が変化するタイミングのばらつきを表す一例のグラフである。
【図８】（A）および（B）は、それぞれ、差動出力回路から出力される駆動信号OUTPおよびその反転信号OUTNのシミュレーション波形を表す一実施形態の概念図である。
【図９】バッファイネーブル信号BEと、差動出力回路から出力される駆動信号OUTPおよびその反転信号OUTNとの関係を表す一実施形態のタイミングチャートである。
【図１０】図１に示す出力バッファ回路の具体的な構成を表す別の実施形態の回路図である。
【図１１】液晶ディスプレイの構成を表す一例の概念図である。
【図１２】タイミングコントローラの主要な信号の動作を表す一例のタイミングチャートである。
【発明を実施するための形態】
【００３７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路を詳細に説明する。
【００３８】
図１は、本発明の出力バッファ回路の構成を表す一実施形態の概念図である。同図は、液晶パネルを駆動するソースドライバの動作を制御するタイミングコントローラの出力バッファ回路１０を概念的に表したものであり、複数の差動出力バッファ群を備えている。ただし、図１には、複数の差動出力バッファ群のうちの１つの差動出力バッファ群のみが示されている。各々の差動出力バッファ群は、複数の差動出力バッファ１２を含む。
【００３９】
各々の差動出力バッファ１２の一方の入力端子には、液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号が入力されている。また、全ての差動出力バッファ１２の他方の入力端子には、同一のバッファイネーブル信号BEが入力されている。そして、各々の差動出力バッファ１２の出力端子から、各々の画像信号に対応してソースドライバを駆動するする駆動信号（差動信号）が出力されている。
【００４０】
バッファイネーブル信号BEは、データイネーブル信号DEから生成され、データイネーブル信号DEと同様のタイミングで変化する信号であるが、後述するように、そのスルーレートが制御される。
【００４１】
続いて、図２は、図１に示す出力バッファ回路の具体的な構成を表す一実施形態の回路図である。同図に示す出力バッファ回路１０も、同一のバッファイネーブル信号BEが入力される複数の差動出力バッファ群のうち、１つの差動出力バッファ群のみの具体的な構成を表したものであり、スルーレート制御回路１４と、パワーダウン回路１６と、駆動信号出力回路１８とを備えている。
【００４２】
スルーレート制御回路１４は、バッファイネーブル信号BEのスルーレートを制御するものであり、可変抵抗素子２０と、容量素子２２と、バッファ２４とを備えている。
【００４３】
可変抵抗素子２０の一方の端子にはバッファイネーブル信号BEが入力され、その他方の端子は、バッファ２４の入力端子に接続されている。
容量素子２２は、可変抵抗素子２０の他方の端子とバッファ２４の入力端子との間の内部ノードと、グランドとの間に接続されている。
そして、バッファ２４の出力端子から、スルーレートが制御されたバッファイネーブル信号BEが出力されている。
【００４４】
続いて、パワーダウン回路１６は、スルーレート制御回路１４から入力される、スルーレートが制御されたバッファイネーブル信号BEに応じて、駆動信号出力回路１８の動作をブランキング期間中に停止させ、表示期間中に開始させる制御信号を出力するものであり、PMOS（P型MOS）トランジスタ２６，２８と、抵抗素子３０とを備えている。
【００４５】
PMOSトランジスタ２６のソースは電源に接続され、PMOSトランジスタ２８のドレインは、グランドに接続されている。PMOSトランジスタ２６，２８のゲートには、スルーレート制御回路１４から、スルーレートが制御されたバッファイネーブル信号BEが入力されている。
抵抗素子３０は、PMOSトランジスタ２６のドレインとPMOSトランジスタ２８のソースとの間に接続されている。
そして、抵抗素子３０とPMOSトランジスタ２８のソースとの間の内部ノードから、前述の制御信号が出力されている。
【００４６】
つまり、パワーダウン回路１６は、ソースフォロア回路を構成する。
【００４７】
続いて、駆動信号出力回路１８は、パワーダウン回路１６から入力される制御信号に応じて、表示期間中に、液晶パネルの１カラムを構成する複数の画素のうち、各々対応する画素の画像信号INPおよびその反転信号INN（差動信号）に応じてソースドライバの動作を制御する駆動信号OUTPおよびその反転信号OUTN（差動信号）を出力するものであり、定電流回路３２と、差動出力回路３４とを備えている。
【００４８】
定電流回路３２は、電流源３６と、NMOS（N型MOS）トランジスタ３８とを備えている。
【００４９】
電流源３６は、電源とNMOSトランジスタ３８のドレインとの間に接続されている。
NMOSトランジスタ３８のソースはグランドに接続され、そのゲートは、自分自身のドレインに接続されている。
そして、電流源３６とNMOSトランジスタ３８のドレインとの間の内部ノードから、定電流回路３２の出力信号が出力されている。
【００５０】
差動出力回路３４（図１の差動出力バッファ１２に相当）は、抵抗素子４０，４２と、NMOSトランジスタ４４，４６と、NMOSトランジスタ４８とを備えている。
【００５１】
抵抗素子４０，４２の一方の端子は電源に接続され、その他方の端子は、それぞれ、NMOSトランジスタ４４，４６のドレインに接続されている。NMOSトランジスタ４４，４６のソースはNMOSトランジスタ４８のドレインに接続され、NMOSトランジスタ４６，４４のゲートには、それぞれ、画像信号INPおよびその反転信号INNが入力されている。
NMOSトランジスタ４８のソースはグランドに接続され、そのゲートには、定電流回路３２の出力信号が入力されている。
そして、抵抗素子４０の他方の端子とNMOSトランジスタ４４のドレインとの間の内部ノードから、駆動信号の反転信号OUTNが出力され、抵抗素子４２の他方の端子とNMOSトランジスタ４６のドレインとの間の内部ノードから、駆動信号OUTPが出力されている。
【００５２】
また、パワーダウン回路１６から入力される制御信号が、定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８のゲートに接続入力されている。
【００５３】
つまり、定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８は、カレントミラー回路を構成する。
【００５４】
図示省略しているが、差動出力バッファ群は、１つのスルーレート制御回路１４と、図１に示す複数の差動出力バッファ１２に対応する複数のパワーダウン回路１６および複数の駆動信号出力回路１８を備えている。また、複数のパワーダウン回路１６の各々は、複数の駆動信号出力回路１８の各々に１対１に対応して設けられている。そして、各々対応するパワーダウン回路１６から出力される制御信号が、各々対応する駆動信号出力回路１８へ入力される。
【００５５】
次に、出力バッファ回路１０の動作を説明する前に、ペルグロムプロット（Pelgrom Plot）について説明する。
【００５６】
ペルグロムプロットは、ペルグロム等によって、"IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 24, NO. 5, OCTOBER 1989"の論文で発表されたものであって、MOSトランジスタのスケーリングファクタとなる（１／√（WL））（LはMOSトランジスタ長、WはMOSトランジスタ幅）と、MOSトランジスタのローカルなしきい値電圧Vthのばらつきとの関係をプロットしたものである。
【００５７】
図３および図４は、ペルグロムプロットを表す一例のグラフである。これらのグラフの横軸はスケーリングファクタの（１／√（WL））を表し、縦軸は、MOSトランジスタのしきい値電圧Vthの標準偏差σVth（ｍV）を表す。図３は、前述のペルグロム等によって発表されたものであり、図４は、"WIMNACT WS & IEEE EDS Mini-colloquim on Nano-CMOS Technology January 30, 2012, TITECH, Japan"の論文で発表されたものである。
【００５８】
ペルグロム等によってペルグロムプロットの論文が発表された当初、MOSトランジスタのしきい値電圧Vthの標準偏差σVthは、MOSトランジスタのサイズ（トランジスタ長Lおよびトランジスタ幅W）が比較的大きいため、図３のグラフに示すように、数ｍV程度であり、無視できるレベルであった。
しかし、LSI（大規模集積回路）製造プロセスの微細化の進展により、MOSトランジスタのサイズが小さくなって、その酸化膜厚Toxが数ｎｍのオーダになってくると、MOSトランジスタのしきい値電圧Vthの標準偏差σVthは、図４のグラフに示すように、数１０ｍVとなり、無視できないレベルとなってきた。
【００５９】
図５は、同一LSIチップ内に配置された同一サイズの多数のNMOSトランジスタのしきい値電圧Vthをプロットした一例のグラフである。このグラフは、平本俊郎等によって、「電子情報通信学会誌  Vol.92, No.6, 2009」の論文で発表されたものであり、そのｘ軸およびｙ軸は、６５ｎｍ技術のLSI製造プロセスにより、トランジスタ長L＝６０ｎｍ、トランジスタ幅W＝１４０ｎｍ、６４×１２８＝８１９２個のNMOSトランジスタを規則的に並べて配置した配置平面を表し、高さ方向の軸は、NMOSトランジスタのしきい値電圧Vth（V）を表す。
【００６０】
図５の上部のグラフに示すように、同一LSIチップ内に同一サイズのMOSトランジスタを多数配置した場合、隣り合うMOSトランジスタであっても、しきい値電圧Vthのばらつきが見られることが分かっている。また、同一LSIチップ内に配置されたMOSトランジスタのしきい値電圧Vthのばらつきには、図５の下部左側のグラフに示すように、MOSトランジスタの配置平面内でうねるようにばらつくシステマティック成分と、図５の下部右側のグラフに示すように、ランダム成分が存在することも分かっている。
【００６１】
つまり、同一LSIチップ内に同一サイズのMOSトランジスタを多数配置すると、MOSトランジスタのサイズが一定のサイズよりも小さい場合に、ペルグロムプロットに従ってMOSトランジスタのしきい値電圧Vthに無視できない程度のばらつきが生じる。また、このしきい値電圧Vthのばらつきは、MOSトランジスタのサイズが小さくなるに従って大きくなる。
【００６２】
次に、図２に示すパワーダウン回路１６を構成するソースフォロア回路について説明する。
【００６３】
図６（A）は、ソースフォロア回路の構成を表す一例の回路図である。同図に示すソースフォロア回路５０は、PMOSトランジスタ５２と、抵抗素子５４とを備えている。
【００６４】
抵抗素子５４は、電源とPMOSトランジスタ５２のソースとの間に接続されている。
PMOSトランジスタ５２のドレインはグランドに接続され、そのゲートには、入力信号Vinが入力されている。
そして、抵抗素子５４とPMOSトランジスタ５２のソースとの間の内部ノードから、ソースフォロア回路５０の出力信号Voutが出力されている。
【００６５】
図６（B）は、同図（A）に示すソースフォロア回路の動作を表す一例のグラフである。同図に示すグラフの横軸は入力信号Vin、縦軸は出力信号Voutを表す。
【００６６】
ソースフォロア回路５０では、図６（B）のグラフに示すように、入力信号Vinがローレベル、つまり、PMOSトランジスタ５２のしきい値電圧Vthよりも低い場合、PMOSトランジスタ５２がオン状態となり、出力信号Voutはローレベルとなる。一方、入力信号Vinがハイレベル、つまり、PMOSトランジスタ５２のしきい値電圧Vthを超えると、PMOSトランジスタ５２がオフ状態となり、出力信号Voutはハイレベルとなる。
【００６７】
このように、ソースフォロア回路５０では、入力信号Vinが、PMOSトランジスタ５２のしきい値電圧Vthよりも低いか、そのしきい値電圧Vthを超えているかに応じて、出力信号Voutのレベルが変化する。
【００６８】
続いて、図７（A）および（B）は、３つのソースフォロア回路において、それぞれ、入力信号のスルーレートが大きい場合、および、入力信号のスルーレートが小さい場合の出力信号が変化するタイミングのばらつきを表す一例のグラフである。これらのグラフの横軸は時間の経過を表し、縦軸は、３つのソースフォロア回路の入力信号および出力信号の電圧を表す。
【００６９】
ソースフォロア回路を構成するPMOSトランジスタのサイズを小さくしていくと、前述のペルグロムプロットで予測される通りのしきい値電圧Vthのばらつきが生じる。図７（A）および（B）のグラフは、PMOSトランジスタのしきい値電圧Vthがペルグロムプロットに従ってばらつく３つのソースフォロア回路に同一の入力信号を入力した場合の出力信号の変化タイミングを表したものである。
【００７０】
図７（A）に示すように、入力信号のスルーレートが大きい場合、つまり、入力信号が緩やかに変化する場合、入力信号の電圧が、３つのソースフォロア回路のそれぞれを構成するPMOSトランジスタのしきい値電圧Vthに到達するまでの時間が長くなり（増幅され）、３つのソースフォロア回路のそれぞれの出力信号が変化するタイミングが遅くなるため、出力信号が変化するタイミングのばらつきは大きくなる。
【００７１】
一方、図７（B）に示すように、入力信号のスルーレートが小さい場合、つまり、入力信号が急峻に変化する場合、逆に、入力信号の電圧が、３つのソースフォロア回路のそれぞれを構成するPMOSトランジスタのしきい値電圧Vthに到達するまでの時間が短くなり、３つのソースフォロア回路のそれぞれの出力信号が変化するタイミングが早くなるため、出力信号が変化するタイミングのばらつきは小さくなる。
【００７２】
このように、ソースフォロア回路の入力信号のスルーレートを変えることによって、３つのソースフォロア回路の出力信号が変化するタイミングを大きくばらつかせることや、逆に、ばらつきを小さくして揃えることができる。
【００７３】
従来の出力バッファ回路では、パワーダウン回路１６のPMOSトランジスタ２８に相当するPMOSトランジスタは、ペルグロムプロットに従ってしきい値電圧Vthがばらつくことを防止するために、サイズが十分大きいものが使用されている。これにより、ペルグロムプロットに従ってしきい値電圧Vthがばらつくことを低減することができるが、既に述べたように、信号の同時動作によるスイッチングノイズの影響が無視できない程度に大きくなる場合がある。
【００７４】
これに対し、本実施形態の出力バッファ回路１０では、パワーダウン回路１６のPMOSトランジスタ２８は、ペルグロムプロットに従って、無視できない程度のしきい値電圧Vthのばらつきが発生するように、サイズが十分に小さいものが使用されている。言い換えると、ペルグロムプロットに従って発生するしきい値電圧Vthのばらつきが、信号の同時動作によるスイッチングノイズの影響を無視できる程度とすることができるサイズのPMOSトランジスタ２８が使用されている。
【００７５】
出力バッファ回路１０では、PMOSトランジスタ２８は、最適実施形態として、出力バッファ回路１０を搭載するLSIチップを設計する時のデザインルールの最小サイズのMOSトランジスタ、例えば、トランジスタ長Lが最も短いMOSトランジスタとされている。これは、言い換えると、そのLSIチップに搭載されているMOSトランジスタのうち、最小サイズのMOSトランジスタである。
【００７６】
なお、PMOSトランジスタ２８のトランジスタ幅Wが短くなるに従って、ペルグロムプロットに従って発生するしきい値電圧Vthのばらつきが大きくなる。従って、PMOSトランジスタ２８のトランジスタ幅Wもサイズが十分に小さいもの、例えば、最小サイズとすることが望ましい。
【００７７】
あるいは、PMOSトランジスタ２８のトランジスタ長Lを１３０ｎｍ以下としてもよい。図４のペルグロムプロットから分かるように、PMOSトランジスタ２８のトランジスタ長Lが１３０ｎｍ以下の場合、ペルグロムプロットに従って発生するしきい値電圧Vthのばらつきは十分大きくなり、信号の同時動作によるスイッチングノイズの影響を無視できる程度とすることができる。
【００７８】
つまり、パワーダウン回路１６として、PMOSトランジスタ２８のしきい値電圧Vthがペルグロムプロットに従ってばらつくソースフォロア回路を使用することにより、複数のパワーダウン回路１６から出力される制御信号が変化するタイミングをばらつかせることができる。その結果、差動出力回路３４から出力される複数の駆動信号OUTPおよびその反転信号OUTNの出力タイミングをばらつかせることができ、信号の同時動作によるスイッチングノイズを低減することができる。
【００７９】
また、パワーダウン回路１６として、PMOSトランジスタ２８のサイズを大きくして、PMOSトランジスタ２８のしきい値電圧Vthのばらつきが低減されたソースフォロア回路を使用する場合であっても、それぞれスルーレートが異なるバッファイネーブル信号BEを複数のソースフォロア回路に入力することによって、同様に、複数のパワーダウン回路１６から出力される制御信号が変化するタイミングをばらつかせることや、複数のパワーダウン回路１６から出力される制御信号が変化するタイミングを揃えることができる。
【００８０】
次に、出力バッファ回路１０の動作を説明する。
【００８１】
出力バッファ回路１０では、まず、スルーレート制御回路１４において、バッファイネーブル信号BEのスルーレートが制御される。
【００８２】
図２の例の場合、可変抵抗素子２０の抵抗値が大きくなると、バッファイネーブル信号BEのスルーレートは抵抗値に応じて大きくなり、スルーレートが制御されたバッファイネーブル信号BEは緩やかに変化する。
逆に、可変抵抗素子２０の抵抗値が小さくなると、バッファイネーブル信号BEのスルーレートは抵抗値に応じて小さくなり、スルーレートが制御されたバッファイネーブル信号BEは急峻に変化する。
【００８３】
バッファイネーブル信号BEのスルーレートに対応する出力バッファ回路１０の動作については後述する。
【００８４】
ブランキング期間中、バッファイネーブル信号BE、つまり、スルーレートが制御されたバッファイネーブル信号BEがローレベルとなる。この場合、パワーダウン回路１６では、PMOSトランジスタ２６，２８がオン状態となり、パワーダウン回路１６から出力される制御信号はローレベルとなる。
パワーダウン回路１６から出力される制御信号がローレベルの期間、駆動信号出力回路１８では、定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８がオフ状態となり、駆動信号出力回路１８は停止される。
【００８５】
このように、ブランキング期間中は、パワーダウン回路１６により駆動信号出力回路１８が停止され、定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８を介して電流が流れないため、消費電力を削減することができる。
【００８６】
一方、表示期間になると、バッファイネーブル信号BE、つまり、スルーレートが制御されたバッファイネーブル信号BEがハイレベルに変化する。この場合、パワーダウン回路１６では、PMOSトランジスタ２６，２８はオフ状態となり、パワーダウン回路１６から出力される制御信号はハイインピーダンスとなる。
パワーダウン回路１６から出力される制御信号がハイインピーダンスになると、駆動信号出力回路１８では、カレントミラー回路を構成する定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８がオン状態となる。
【００８７】
定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８がオン状態になると、駆動信号出力回路１８では、定電流回路３２の電流源３６から定電流、例えば、３５０μAがNMOSトランジスタ３８を介してグランドへ流れ、定電流回路３２のNMOSトランジスタ３８に流れる定電流に比例した電流、例えば、定電流回路３２のNMOSトランジスタ３８に流れる定電流の１０倍の３．５ｍAが差動出力回路３４のNMOSトランジスタ４８を介してグランドへ流れる。
【００８８】
表示期間中は、画像信号INPおよびその反転信号INNに応じて、差動出力回路３４のNMOSトランジスタ４４，４６の一方がオン状態、他方がオフ状態となる。例えば、画像信号INPおよびその反転信号INNがそれぞれローレベル、ハイレベルの場合、NMOSトランジスタ４４，４６がそれぞれオン状態、オフ状態となり、電源から抵抗素子４０、NMOSトランジスタ４４，４８を介してグランドに電流が流れ、駆動信号OUTPおよびその反転信号OUTNは、それぞれハイレベル、ローレベルとなる。
【００８９】
バッファイネーブル信号BEのスルーレートが小さく、スルーレートが制御されたバッファイネーブル信号BEが急峻に変化する場合、複数の差動出力バッファ群のパワーダウン回路１６を構成するPMOSトランジスタ２８のしきい値電圧Vthのばらつきが無視できる程度に小さくなる。このため、複数の差動出力バッファ群の駆動信号出力回路１８の定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８が同時にオン状態となり、既に述べたように、信号の同時動作によるスイッチングノイズが大きくなる。
【００９０】
一方、バッファイネーブル信号BEのスルーレートが大きく、スルーレートが制御されたバッファイネーブル信号BEが緩やかに変化する場合、複数の差動出力バッファ群のパワーダウン回路１６を構成するPMOSトランジスタ２８のしきい値電圧Vthのばらつきが無視できない程度に大きくなる。このため、複数の差動出力バッファ群の駆動信号出力回路１８の定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８がオン状態となるタイミングがばらつき、信号の同時動作によるスイッチングノイズを低減することができる。
【００９１】
図８（A）および（B）は、それぞれ、差動出力回路から出力される駆動信号OUTPおよびその反転信号OUTNのシミュレーション波形を表す一実施形態の概念図である。これらのシミュレーション波形は、図２に示す出力バッファ回路１０のSPICE（Simulation Program with Integrated Circuit Emphasis）シミュレーションを実施して、１００対の駆動信号OUTPおよびその反転信号OUTNの出力タイミングのばらつきを確認したものである。これらのグラフの横軸は時間（ｎｓ）の経過を表し、縦軸は、駆動信号OUTPおよびその反転信号OUTNの電圧（V）を表す。
【００９２】
バッファイネーブル信号BEのスルーレートが大きい場合、つまり、スルーレートが制御されたバッファイネーブル信号BEが緩やかに変化する場合、図８（A）に示すように、１００本の駆動信号OUTPがハイレベルからローレベルに変化する波形はぶれていることから、その変化タイミングがばらついていることが分かる。また、１００本の駆動信号の反転信号OUTNがハイレベルからローレベルへ変化する波形はぶれていないことから、その変化タイミングがばらついていないことが分かる。
【００９３】
一方、バッファイネーブル信号BEのスルーレートが小さい場合、つまり、スルーレートが制御されたバッファイネーブル信号BEが急峻に変化する場合、図８（B）に示すように、１００本の駆動信号OUTPがハイレベルからローレベルに変化する波形はぶれていないことから、その変化タイミングがばらついていないことが分かる。同様に、１００本の駆動信号の反転信号OUTNがハイレベルからローレベルへ変化する波形はぶれていないことから、その変化タイミングがばらついていないことが分かる。
【００９４】
図９は、バッファイネーブル信号BEと、差動出力回路から出力される３つの駆動信号A, B, Cとの関係を表す一実施形態のタイミングチャートである。このタイミングチャートは、３つの差動出力バッファ群の駆動信号出力回路１８の差動出力回路３４から出力される３つの駆動信号A, B, Cの変化タイミングを表したものである。このタイミングチャートの横軸は時間の経過を表し、縦軸は各信号の電圧を表す。
【００９５】
このタイミングチャートに示すように、バッファイネーブル信号BEは、データイネーブル信号DEから生成され、ほぼ同じタイミングで変化するが、この例では、スルーレート制御回路１４によってスルーレートが大きくされている。
【００９６】
バッファイネーブル信号BEのスルーレートが大きい、つまり、スルーレートが制御されたバッファイネーブル信号BEが緩やかに変化する場合、バッファイネーブル信号BEがローレベルからハイレベルに変化すると、３つの差動出力バッファ群のパワーダウン回路１６のPMOSトランジスタ２８のしきい値電圧Vthのばらつきによって、３つの差動出力バッファ群のパワーダウン回路１６のPMOSトランジスタ２８がオン状態からオフ状態に変化するタイミングがばらつく。
【００９７】
そのため、それぞれの差動出力バッファ群のパワーダウン回路１６から出力される制御信号がローレベルからハイインピーダンスに変化するタイミングがばらつき、３つの差動出力バッファ群の駆動信号出力回路１８の定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８がオフ状態からオン状態に変化するタイミングがばらつく。その結果、差動出力回路３４から出力される駆動信号A, B, Cが変化するタイミングがばらつく。
【００９８】
これ以後、表示期間中は、定電流回路３２のNMOSトランジスタ３８および差動出力回路３４のNMOSトランジスタ４８はオン状態であるため、駆動信号A, B, Cの変化タイミングはばらつかない。つまり、差動出力回路３４から出力される駆動信号A, B, Cは、バッファイネーブル信号BEがローレベルからハイレベルとなってから駆動信号A, B, Cのレベルが最初に変化する場合にだけ、その変化タイミングがばらつき、これ以後の駆動信号A, B, Cの変化タイミングはばらつかない。
【００９９】
一方、バッファイネーブル信号BEのスルーレートが小さい、つまり、スルーレートが制御されたバッファイネーブル信号BEが急峻に変化する場合、バッファイネーブル信号BEがローレベルからハイレベルに変化すると、３つの差動出力バッファ群のパワーダウン回路１６のPMOSトランジスタ２８がオン状態からオフ状態に変化するタイミングはばらつかない。そのため、バッファイネーブル信号BEのレベルに関わらず駆動信号A, B, Cはばらつかない。
【０１００】
このように、本実施形態の出力バッファ回路１０では、パワーダウン回路１６となるソースフォロア回路のPMOSトランジスタ２８として、サイズが十分に小さいものを使用するか、もしくは、バッファイネーブル信号BEのスルーレートを制御することにより、PMOSトランジスタ２８のしきい値電圧Vthをばらつかせることができる。そのため、液晶ディスプレイにおいて、信号の同時動作によるスイッチングノイズの発生を軽減し、回路動作の不具合が発生することを防止することができる。
【０１０１】
なお、パワーダウン回路１６のPMOSトランジスタ２８をサイズが十分に小さいもので構成して、そのしきい値電圧Vthがペルグロムプロットに従って無視できない程度にばらつく場合、スルーレート制御回路１４は必須の構成要件ではない。この場合、パワーダウン回路１６には、スルーレートが制御されていないバッファイネーブル信号BEが入力される。
【０１０２】
一方、スルーレート制御回路１４を設ける場合、PMOSトランジスタ２８をサイズが十分に小さいもので構成して、そのしきい値電圧Vthをペルグロムプロットに従って無視できない程度にばらつかせることは必須ではない。この場合、従来の出力バッファ回路と同じように、PMOSトランジスタ２８をサイズが十分に大きいもので構成して、そのしきい値電圧Vthがペルグロムプロットに従ってばらつかないようにしてもよい。
【０１０３】
スルーレート制御回路１４は、バッファイネーブル信号BEのスルーレートを制御することができれば、図２の構成に限定されず、各種構成のものを利用することができる。例えば、容量素子２２として可変容量素子の容量値を変えることにより、バッファイネーブル信号BEのスルーレートを制御する構成としてもよいし、可変抵抗素子２０の抵抗値および可変容量素子の容量値の両方を変えることにより、バッファイネーブル信号BEのスルーレートを制御する構成としてもよい。
【０１０４】
パワーダウン回路１６を構成するソースフォロア回路は、図２のものに限定されず、駆動信号出力回路１８の構成に対応する各種のソースフォロア回路を利用することができる。
駆動信号出力回路１８も図２のものに限定されず、各種の構成のものを利用することができる。
【０１０５】
例えば、出力バッファ回路１０は、図１０に示すように、スルーレート制御回路１４のバッファ２４をインバータとし、パワーダウン回路１６のPMOSトランジスタ２６，２８をNMOSトランジスタとし、駆動信号出力回路１８のNMOSトランジスタ３８，４４，４６，４８をPMOSトランジスタとし、パワーダウン回路１６および駆動信号出力回路１８の電源とグランドとを入れ替えることによっても実現可能である。
【０１０６】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１０７】
１０  出力バッファ回路
１２  差動出力バッファ
１４  スルーレート制御回路
１６  パワーダウン回路
１８  駆動信号出力回路
２０  可変抵抗素子
２２  容量素子
２４  バッファ
２６，２８，５２  PMOSトランジスタ
３０  抵抗素子
３２  定電流回路
３４  差動出力回路
３６  電流源
３８，４４，４６，４８  NMOSトランジスタ
４０，４２，５４  抵抗素子
５０  ソースフォロア回路
６０  液晶ディスプレイ
６２  液晶パネル
６４  ゲートドライバ
６６  ソースドライバ
６８  タイミングコントローラ
７０  パワーIC
【図１】
2017111229.tif 000003
【図２】
2017111229.tif 000004
【図３】
2017111229.tif 000005
【図４】
2017111229.tif 000006
【図５】
2017111229.tif 000007
【図６】
2017111229.tif 000008
【図７】
2017111229.tif 000009
【図８】
2017111229.tif 000010
【図９】
2017111229.tif 000011
【図１０】
2017111229.tif 000012
【図１１】
2017111229.tif 000013
【図１２】
2017111229.tif 000014