(57)【要約】【課題】消費電力を低減出来る半導体記憶装置を提供する。【解決手段】一実施形態のメモリシステムは、第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線とを備える。第１メモリセルには第１データ(A-level)が書き込まれ、第２メモリセルには第２データ(B-level)が書き込まれる。書き込み動作の第１セット(1-2回目のループ in 図7-8)において、プログラム動作時には第１ビット線に第１電圧(0V)が印加され、第２ビット線は電気的にフローティングの状態とされ、ベリファイ動作時には、第２データ(B-level)に関するベリファイ動作が行われずに第１データ(A-level)に関するベリファイ動作が行われる。【選択図】図８
2017111847.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層を備えた第１及び第２メモリセルと、
前記第１メモリセルに接続された第１ビット線と、
前記第２メモリセルに接続された第２ビット線と、
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセットを繰り返し、
前記書き込み動作により、前記第１メモリセルには第１データが書き込まれ、前記第２メモリセルに前記第１データと異なる第２データが書き込まれ、
前記書き込み動作の第１セットにおいて、前記プログラム動作時には、前記第１ビット線に第１電圧が印加され、前記第２ビット線は電気的にフローティングの状態とされ、前記ベリファイ動作時には、前記第２データに関するベリファイ動作が行われずに前記第１データに関するベリファイ動作が行われる
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２メモリセルのゲートに接続された第１ワード線を更に備え、
前記第１セットにおける前記ベリファイ動作時に、前記第１ワード線には、前記第１データに対応した第２電圧が印加され、前記第２データに対応した第３電圧は印加されない
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１セットの後に実行される第２セットにおけるプログラム動作時に、前記第２ビット線に第３電圧が印加され、ベリファイ動作時に、前記第１ワード線に前記第３電圧が印加されることにより、前記第２データに関するベリファイ動作が行われる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２データを保持するメモリセルの閾値は、前記第１データを保持するメモリセルの閾値よりも高い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
電荷蓄積層を備えた第３メモリセルと、
前記第１メモリセルと前記第１ビット線との間に接続された第１選択トランジスタと、
前記第３メモリセルと前記第１ビット線との間に接続された第２選択トランジスタと
を具備し、前記書き込み動作の第１セットのプログラム動作時において、前記第１選択トランジスタのゲートには第２電圧が与えられ、前記第２選択トランジスタのゲートには前記第２電圧より小さい第３電圧が与えられ、
前記第１セットの後に実行される第２セットのプログラム動作時において、前記第１選択トランジスタのゲートには前記第３電圧より高い第４電圧が与えられ、前記第２選択トランジスタのゲートには前記第３電圧より高く、前記第２電圧及び第４電圧より低い第５電圧が与えられる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第３電圧及び前記第５電圧は、前記第１選択トランジスタをオフ状態とさせる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
電荷蓄積層を備えた第１メモリセルと、
前記第１メモリセルに接続された第１ビット線と、
前記第１ビット線に電圧を印加するセンスアンプと
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセットを繰り返し、
前記第１ビット線は、前記繰り返しの第１セットのプログラム動作時において電気的にフローティングとされて第１電位とされ、
前記第１セットの後の第２セットのプログラム動作時において、前記センスアンプにより第２電圧が印加されることにより、前記第１電位より低い第２電位とされ、
前記第２セットの後の第３セットのプログラム動作時において、前記センスアンプにより第３電圧が印加されることにより、前記第１電位及び第２電位より高い第３電位とされる
ことを特徴とする半導体記憶装置。
【請求項８】
前記第１セットは、前記繰り返しの最初のセットである
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記第３セットは、ベリファイにパスした後に実行される
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記第２セットと前記第３セットの間に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位及び第２電位より高い第４電位とされる
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１１】
前記第２セットと前記第３セットの間に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位より低い第４電位とされる
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１２】
前記第１セットの前に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位より低い第４電位とされる
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１３】
前記第１セットの前に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位及び第２電位より高い第４電位とされる
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１４】
電荷蓄積層を備えた第１乃至第３メモリセルと、
前記第１メモリセルに接続された第１ビット線と、
前記第２メモリセルに接続された第２ビット線と、
前記第３メモリセルに接続された第３ビット線と、
前記第１乃至第３メモリセルに電圧を印加するセンスアンプと
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセットを繰り返し、
前記書き込み動作のいずれかのセットにおいて、前記プログラム動作時には、前記センスアンプにより前記第１ビット線に第１電圧が印加され、前記第２ビット線に前記第１電圧より小さい第２電圧が印加され、前記第３ビット線に前記第１電圧より小さく前記第２電圧より大きい第３電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項１５】
前記第２ビット線は、前記書き込み動作の第１セットにおいて前記第２電圧が印加され、
前記第１セットより前に実行される第２セットにおいて前記センスアンプにより前記第３電圧が印加され、
前記第１セットの後に実行される第３セットにおいて前記センスアンプにより前記第１電圧が印加される
ことを特徴とする請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５０７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、電荷蓄積層を備えた第１及び第２メモリセルと、第１メモリセルに接続された第１ビット線と、第２メモリセルに接続された第２ビット線とを備える。データの書き込み動作は、プログラム動作とベリファイ動作とのセットを繰り返す。書き込み動作により、第１メモリセルには第１データが書き込まれ、第２メモリセルに第１データと異なる第２データが書き込まれる。書き込み動作の第１セットにおいて、プログラム動作時には、第１ビット線に第１電圧が印加され、第２ビット線は電気的にフローティングの状態とされ、ベリファイ動作時には、第２データに関するベリファイ動作が行われずに第１データに関するベリファイ動作が行われる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるブロックの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるブロックの断面図である。
【図４】図４は、第１実施形態に係るメモリセルトランジスタの閾値分布を示すグラフである。
【図５】図５は、第１実施形態に係る半導体記憶装置の書き込み動作時における各種配線の電圧を示すタイミングチャートである。
【図６】図６は、第１実施形態に係る半導体記憶装置の書き込み動作時の様子を示す回路図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とプログラムベリファイとの関係を示すダイアグラムである。
【図８】図８は、第１実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図９】図９は、第１実施形態に係る半導体記憶装置の書き込み時における選択ワード線及びビット線の電圧を示すタイミングチャートである。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の書き込み時における選択ワード線及びビット線の電圧を示すタイミングチャートである。
【図１１】図１１は、第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
【図１２】図１２は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるラッチ回路ＳＤＬとバスＬＢＵＳの状態を示すダイアグラムである。
【図１３】図１３は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットの回路図である。
【図１４】図１４は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットの回路図である。
【図１５】図１５は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットの回路図である。
【図１６】図１６は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図１７】図１７は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図１８】図１８は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図１９】図１９は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図２０】図２０は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図２１】図２１は、第２実施形態に係る半導体記憶装置の書き込み動作時におけるセンスアンプユニットのブロック図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２３】図２３は、第３実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２４】図２４は、第３実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２５】図２５は、第３実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２６】図２６は、第３実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２７】図２７は、第４実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数とビット線電圧との関係を示すダイアグラムである。
【図２８】図２８は、第４実施形態に係る半導体記憶装置のプログラム動作時におけるビット線電圧の変化を示す模式図である。
【図２９】図２９は、第４実施形態に係る半導体記憶装置の書き込み動作時における、消費電流、ワード線電圧、及びビット線電圧の変化を示す模式図である。
【図３０】図３０は、第４実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数に対する“０”書き込み対象メモリセル数を示すグラフである。
【図３１】図３１は、第４実施形態に係る半導体記憶装置の書き込み動作時における、ループ回数に対する閾値電圧及び充電電荷量の変化を示すグラフである。
【図３２】図３２は、第５実施形態に係る半導体記憶装置の書き込み動作時における各種配線の電圧を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  半導体記憶装置の全体構成について  
まず、本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１０】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、及び制御回路５を備えている。
【００１１】
メモリセルアレイ２は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。メモリセルアレイ２内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ２の詳細については後述する。
【００１２】
ロウデコーダ３は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御するコントローラから与えられる。
【００１３】
センスアンプ４は、データの読み出し時には、メモリセルアレイ２から読み出されたデータをセンスする。そして、読み出しデータをコントローラに出力する。データの書き込み時には、コントローラから受信した書き込みデータをメモリセルアレイ２に転送する。
【００１４】
制御回路５は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【００１５】
１．１．２  ブロックＢＬＫの構成について  
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリング６を含む。
【００１６】
ＮＡＮＤストリング６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００１７】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
【００１８】
また、メモリセルアレイ２内において同一列にあるＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【００１９】
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング６の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２０】
図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域１０上に、複数のＮＡＮＤストリング６が形成されている。すなわち、ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００２１】
そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング６の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。
【００２２】
ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。
【００２３】
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング６の集合によってストリングユニットＳＵが形成される。
【００２４】
またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２５】
更に、メモリセルアレイ２の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ２の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２６】
１．１．３  メモリセルトランジスタの閾値分布について  
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図４を用いて説明する。
【００２７】
図示するように、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。
【００２８】
“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値は電圧ＶfyＡよりも小さく、正または負の値を有する。
【００２９】
“Ａ”〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値は例えば正の値を有する。“Ａ”レベルに含まれる閾値は、電圧ＶfyＡ以上であり、且つ電圧ＶfyＢ未満である（但し、ＶfyＢ＞ＶfyＡ）。“Ｂ”レベルに含まれる閾値は、電圧ＶfyＢ以上であり、且つ電圧ＶfyＣ未満である（但し、ＶfyＣ＞ＶfyＢ）。“Ｃ”レベルに含まれる閾値は、電圧ＶfyＣ以上であり、且つ電圧ＶfyＤ未満である（但し、ＶfyＤ＞ＶfyＣ）。“Ｄ”レベルに含まれる閾値は、電圧ＶfyＤ以上であり、且つ電圧ＶfyＥ未満である（但し、ＶfyＥ＞ＶfyＤ）。“Ｅ”レベルに含まれる閾値は、電圧ＶfyＥ以上であり、且つ電圧ＶfyＦ未満である（但し、ＶfyＦ＞ＶfyＥ）。“Ｆ”レベルに含まれる閾値は、電圧ＶfyＦ以上であり、且つ電圧ＶfyＧ未満である（但し、ＶfyＧ＞ＶfyＦ）。そして、“Ｇ”レベルに含まれる閾値は、電圧ＶfyＧ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（但し、ＶＲＥＡＤ＞ＶfyＧ）。なお、ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読み出し時及び書き込み時に非選択ワード線に印加される電圧である。
【００３０】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることが出来る。これらの状態を、２進数表記で“０００”〜“１１１”に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持出来る。
【００３１】
また、この３ビットデータの各ビットをそれぞれ、上位ビット、中位ビット、及び下位ビットと呼ぶことがある。更に、詳細は後述するが、データは、いずれかのワード線に接続された複数のメモリセルトランジスタ（例えば全ビット線に接続されたＬ個のメモリセルトランジスタ）に対して一括して書き込まれる。この単位をページと呼ぶ。そして、一括して書き込まれる上位ビットの集合を上位ページ、中位ビットの集合を中位ページ、下位ビットの集合を下位ページと呼ぶことがある。
【００３２】
なお、図４では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータの書き込み後、ディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術等を用いてデータが訂正される。
【００３３】
１．２  書き込み動作について  
次に、本実施形態に係るデータの書き込み動作について説明する。
【００３４】
１．２．１  書き込み動作の概念について  
まず、本実施形態に係る書き込み動作について簡単に説明する。まず、書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。
【００３５】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる（または注入を禁止することで閾値を維持させる）動作のことである。以下では、閾値を上昇させる動作を「“０”プログラム」または「“０”書き込み」と呼び、“０”プログラム対象とされたビット線ＢＬには“０”データが与えられる。他方で、閾値を維持させる動作を「“１”プログラム」、「“１”書き込み」、または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには“１”データが与えられる。また本実施形態では、“１”プログラム対象では無いが、“０”プログラムも行わないメモリセルトランジスタＭＴに対応するビット線ＢＬをフローティングにする。これについては後に詳細に説明する。
【００３６】
ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【００３７】
以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで上昇される。
【００３８】
図５は、プログラム動作時における各配線の電位変化を示している。図示するように、まずセンスアンプ４が各ビット線ＢＬにプログラムデータを転送する。“０”データが与えられたビット線ＢＬには“Ｌ”レベル、例えば０Ｖが印加される。“１”データが与えられたビット線ＢＬには“Ｈ”レベル、例えば２．５Ｖが印加される。フローティングとされたビット線ＢＬの電位は、周囲の配線との容量カップリングにより、例えば１Ｖ程度まで上昇する。
【００３９】
またロウデコーダ３は、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに例えば５Ｖを印加して、選択トランジスタＳＴ１をオン状態とさせる。他方で、セレクトゲート線ＳＧＳに０Ｖを印加することで、選択トランジスタＳＴ２をオフ状態とさせる。
【００４０】
更にロウデコーダ３は、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵ及び非選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ及びＳＧＳを０Ｖとして、選択トランジスタＳＴ１及びＳＴ２をオフ状態とさせる。
【００４１】
またソース線ＳＬは、例えば１Ｖ（セレクトゲート線ＳＧＳの電位よりも高い電位）とされる。
【００４２】
その後、ロウデコーダ３は、選択ブロックＢＬＫにおける選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤの電位を、例えば２．５Ｖとする。この電位は、“０”データ（０Ｖ）が与えられたビット線ＢＬに対応する選択トランジスタＳＴ１はオンさせるが、“１”データ（２．５Ｖ）が与えられたビット線ＢＬに対応する選択トランジスタＳＴ１はカットオフさせる電圧である。
【００４３】
そしてロウデコーダ３は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。この際のストリングユニットＳＵの様子を図６に示す。
【００４４】
図６では、“０”書き込み対象のビット線ＢＬ、“１”書き込み対象のビット線ＢＬ、及びフローティングとされたビット線ＢＬに対応する３つのＮＡＮＤストリングを図示している。また、ワード線ＷＬ３が選択された際の様子を示している。
【００４５】
図示するように、選択ワード線ＷＬ３には電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７には電圧ＶＰＡＳＳが印加される。
【００４６】
そして、“０”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネル電位Ｖchは０Ｖとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴ３の閾値が上昇される。
【００４７】
“１”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖchは電圧ＶＰＧＭ近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタＭＴ３の閾値は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値は変動しない）。
【００４８】
ビット線ＢＬがフローティングとされたＮＡＮＤストリングの選択トランジスタＳＴ１は、ビット線ＢＬの電位に応じてオンまたはオフ状態となる。また、オンまたはオフ状態であっても、ビット線ＢＬの電位によって強いオン状態または弱いオン状態、あるいは強いオフ状態または弱いオフ状態となる。この状態によって、ＮＡＮＤストリングのチャネル電位が決まり、メモリセルトランジスタＭＴ３の閾値は、少しだけ上昇されるか、またはほぼ維持される。
【００４９】
１．２．２  書き込み動作の具体例について  
本実施形態の書き込み動作につき、図７及び図８を用いて、より具体的に説明する。図７及び図８では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。
【００５０】
図７には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、１回目及び２回目のループでは、ベリファイは“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡが印加され、電圧ＶfyＢ〜ＶfyＧは印加されない。引き続き３回目及び４回目のループでは、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡ及びＶfyＢが順次印加され、電圧ＶfyＣ〜ＶfyＧは印加されない。
【００５１】
５回目及び６回目のループでは、ベリファイ動作は“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡ、ＶfyＢ、及びＶfyＣが順次印加され、電圧ＶfyＤ〜ＶfyＧは印加されない。そして、“Ａ”レベルを対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”レベルへのプログラムはほぼ完了するということが統計的に求められるからである。
【００５２】
また、７回目及び８回目のループでは、ベリファイ動作は“Ｂ”レベル、“Ｃ”レベル、及び“Ｄ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＢ、ＶfyＣ、及びＶfyＤが順次印加される。そして、“Ｂ”レベルを対象としたベリファイ動作は、８回目の書き込み動作で完了する。更に、９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”レベル、“Ｄ”レベル、及び“Ｅ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＣ、ＶfyＤ、及びＶfyＥが順次印加される。そして、“Ｃ”レベルを対象としたベリファイ動作は、１０回目のループで完了する。
【００５３】
以降、同様にして“Ｇ”レベルの書き込みまで行われ、ループは最大で１９回、繰り返される。
【００５４】
図８は図７に対応し、各ループにおける、閾値のターゲットレベルに応じたビット線の状態を示している。図８において、“１”なる表記は、対応するビット線ＢＬに“１”データが与えられることを意味し、“０”なる表記は、“０”データが与えられることを意味し、“ＦＬ”なる表記は、ビット線ＢＬがフローティングとされることを意味している。
【００５５】
図示するように、メモリセルトランジスタＭＴの閾値を“Ｅｒ”レベルに維持しておくべき場合には、全ループにわたってビット線ＢＬに“１”データが与えられる。すなわち、書き込み動作の期間、常に選択トランジスタＳＴ１がカットオフ状態とされる。
【００５６】
閾値のターゲットレベルが“Ａ”レベルの場合、つまり、閾値を“Ｅｒ”レベル内の値から“Ａ”レベル内の値へ上昇させるべきメモリセルトランジスタＭＴに対しては、１回目から６回目のループにおいて“０”プログラム動作が行われ得る。これは、“Ａ”レベルに対するベリファイ動作が行われるループに対応している。ベリファイにパスするまではビット線ＢＬには“０”データが与えられ、パスした後は“１”データが与えられる。また、プログラム動作が完了した７回目以降のループにおいても、ビット線ＢＬには“１”データが与えられ、書き込み禁止とされる。
【００５７】
ターゲットレベルが“Ｂ”レベルの場合、つまり、閾値を“Ｅｒ”レベル内の値から“Ｂ”レベル内の値へ上昇させるべきメモリセルトランジスタＭＴに対しては、３回目から８回目のループにおいて“０”プログラム動作が行われ得る。これは、“Ｂ”レベルに対するベリファイ動作が行われるループに対応している。１回目及び２回目のループでは、ビット線ＢＬはフローティングとされる。その後の３回目から８回目のループでは、ビット線ＢＬには、ベリファイにパスするまで“０”データが与えられ、パスした後は“１”データが与えられる。また、プログラム動作が完了した９回目以降のループにおいても、ビット線ＢＬには“１”データが与えられ、書き込み禁止とされる。
【００５８】
ターゲットレベルが“Ｃ”レベルの場合、５回目から１０回目のループにおいて“０”プログラム動作が行われ得る。１回目から４回目のループでは、ビット線ＢＬはフローティングとされる。その後の５回目から１０回目のループでは、ビット線ＢＬには、ベリファイにパスするまで“０”データが与えられ、パスした後は“１”データが与えられる。また、プログラム動作が完了した１１回目以降のループにおいても、ビット線ＢＬには“１”データが与えられ、書き込み禁止とされる。
【００５９】
その後は同様にして、“Ｇ”レベルまでのプログラム動作が行われる。
【００６０】
以上の動作時における各配線の電位の様子を図９及び図１０に示す。図９及び図１０は、１回目から１２回目のループにおける、選択ワード線ＷＬの電位、“Ｅｒ”レベルを維持すべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図９及び図１０ではＢＬ（“Ｅｒ”）と表記）の電位、及び“Ａ”〜“Ｃ”レベル内の値に閾値を上昇させるべきメモリセルトランジスタＭＴに対応するビット線ＢＬ（図９ではそれぞれＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）と表記）の電位の時間変化を示している。
【００６１】
図示するように、１回目のループでは、ビット線ＢＬ（“Ａ”）に対して“０”プログラムが行われ、ビット線ＢＬ（“Ｂ”）及びＢＬ（“Ｃ”）はフローティングとされる。そして、“Ａ”レベルについてのみベリファイ動作が行われる。すなわち、ビット線ビット線ＢＬ（“Ａ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬにはベリファイ電圧ＶfyＡが印加される。その他のビット線ＢＬ（“Ｅｒ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。２回目のループでは、電圧ＶＰＧＭがステップアップされて、１回目のループと同様の動作が行われる。
【００６２】
３回目のループでは、ビット線ＢＬ（“Ａ”）及びＢＬ（“Ｂ”）に対して“０”プログラムが行われ、ビット線ＢＬ（“Ｃ”）はフローティングとされる。そして、“Ａ”レベル及び“Ｂ”レベルについてベリファイ動作が行われる。すなわち、ビット線ＢＬ（“Ａ”）及びＢＬ（“Ｂ”）が例えば０．７Ｖにプリチャージされ、選択ワード線ＷＬにはベリファイ電圧ＶfyＡ及びＶfyＢが順次印加される。その他のビット線ＢＬ（“Ｅｒ”）及びＢＬ（“Ｃ”）は、例えば０Ｖ等に固定され、ベリファイ対象から外される。４回目のループでは、電圧ＶＰＧＭがステップアップされて、３回目のループと同様の動作が行われる。
【００６３】
５回目のループでは、ビット線ＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）に対して“０”プログラムが行われる。そして、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルについてベリファイ動作が行われる。６回目のループでは、電圧ＶＰＧＭがステップアップされて、５回目のループと同様の動作が行われる。
【００６４】
以下同様にして書き込み動作が行われ、１１回目のループにおいて、ビット線ＢＬ（“Ａ”）、ＢＬ（“Ｂ”）、及びＢＬ（“Ｃ”）の全てが書き込み禁止とされる。
【００６５】
なお、“０”データまたは“１”データに対応する電圧がビット線ＢＬに印加されるタイミングと、ビット線ＢＬがフローティングにされるタイミングとは、ほぼ同時である。但し、この「同時」なる用語には、例えば最大で２μｓの誤差を許容する。
【００６６】
１．３  本実施形態に係る効果  
以上のように、本実施形態に係る半導体記憶装置であると、消費電力を低減出来る。本効果につき、以下、説明する。
【００６７】
本実施形態に係る構成であると、プログラム動作時において、一部のビット線ＢＬを電気的にフローティングの状態にしている。フローティングとされるビット線ＢＬは、プログラム動作がデータの書き込みに実質的に寄与していないものである。実質的に寄与していない、という意味は次の通りである。
【００６８】
例えば図８において、ビット線ＢＬ（“Ｇ”）に着目する。“Ｇ”レベルは、３ビットを保持するメモリセルトランジスタＭＴの取り得る閾値のうちで、最も高い閾値である。従って、比較的高い電圧ＶＰＧＭを印加して大量の電子を電荷蓄積層に注入する必要がある。この点、１回目や２回目のループ等の初期のループでは、電圧ＶＰＧＭは低めに設定されている。これは、プログラムによるターゲットレベルが、“Ａ”レベルや“Ｂ”レベル等の、比較的電圧の低い閾値分布だからである。このような低い電圧ＶＰＧＭを用いたプログラムによる閾値変動は、“Ｅｒ”レベルから“Ｇ”レベルへの変動幅に比べるとほとんど無視出来る程度のものである。そして“Ｇ”レベルへの閾値変動は、電圧ＶＰＧＭが十分に高くされた例えば１４回目以降のループによって実質的に行われる。これが、上記の「書き込みに実質的に寄与していない」の意味である。
【００６９】
そこで本実施形態では、ほとんど無視出来る程度の閾値変動しか生じさせない１回目から１３回目のループでは、ビット線ＢＬ（“Ｇ”）をフローティングの状態としている。その他のビット線ＢＬ（“Ｂ”）〜ＢＬ（“Ｆ”）も同様である（図８参照）。フローティングとされたビット線ＢＬの電位は、周囲の配線、特にビット線ＢＬとの容量カップリングにより上昇する。
【００７０】
その結果、ベリファイにパスしていないビット線ＢＬの全てに“０”データを与える場合に比べて、“０”データが与えられるビット線ＢＬの本数を削減出来る。つまり、“０”データが与えられたビット線ＢＬと“１”データが与えられたビット線ＢＬとが隣接する箇所を減らすことが出来る。言い換えれば、ビット線間の電位差を小さく出来る。そのため、ビット線ＢＬを充電するための消費電力を低減出来る。更に、書き込み禁止とされるビット線ＢＬを増やすことが出来るため、非選択ワード線ＷＬを電圧ＶＰＡＳＳに充電する際の充電電流を低減出来る。
【００７１】
以上のように、ビット線ＢＬ及びワード線ＷＬを充電する際の消費電力を低減出来る結果、これらの配線の充電速度も向上出来、ＮＡＮＤ型フラッシュメモリの書き込み動作を高速化させることも出来る。
【００７２】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態におけるセンスアンプ４の詳細に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００７３】
２．１  センスアンプ４の構成について  
センスアンプ４は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵを備えている。図１１は、１つのセンスアンプユニットＳＡＵの回路図である。
【００７４】
図示するようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、４つのラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬ、プリチャージ回路３０、並びにバススイッチ３２を備えている。
【００７５】
センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンスし、またプログラムデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。更に、ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬ内のデータを用いた演算を行うモジュールである。ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬ相互間でのデータの送受信は、センスアンプ部ＳＡを介して行われる。
【００７６】
図示するようにセンスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜４９、低耐圧ｐチャネルＭＯＳトランジスタ５０、及びキャパシタ素子５１を備えている。
【００７７】
トランジスタ４０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ４１は、電流経路の一端がトランジスタ４０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
【００７８】
トランジスタ４４は、電流経路の一端がトランジスタ４０、４１の接続ノードに接続され、他端に電圧ＶＬＳＡが与えられ、ゲートに信号ＮＬＯが与えられる。トランジスタ４２は、電流経路の一端がノードＳＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ５０は、電流経路の一端がトランジスタ４２の電流経路の他端に接続され、他端に電源電圧ＶＨＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４３は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。キャパシタ素子５２は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。トランジスタ４６は、電流経路の一端にクロックＣＬＫが入力され、ゲートがノードＳＥＮに接続される。トランジスタ４７は、電流経路の一端がトランジスタ４６の電流経路の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。
【００７９】
トランジスタ４５は、電流経路の一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。トランジスタ４９は、電流経路の一端が接地され、ゲートがバスＬＢＵＳに接続される。トランジスタ４８は、電流経路の一端がトランジスタ４９の電流経路の他端に接続され、他端がノードＳＥＮに接続され、ゲートに信号ＬＳＬが入力される。
【００８０】
ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、データを一時的に保持する。データの書き込み時には、この３つのラッチ回路のうちのラッチ回路ＳＤＬの保持データに応じて、センスアンプ部ＳＡはビット線ＢＬを制御する。その他のラッチ回路ＵＤＬ及びＬＤＬは、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作用、あるいは、いわゆるQuick pass write動作を行うために使用される。
【００８１】
ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６０〜６３及び低耐圧のｐチャネルＭＯＳトランジスタ６４〜６７を備えている。
【００８２】
トランジスタ６０は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＬＡＴ＿Ｓに接続され、ゲートに制御信号ＳＴＬが入力される。トランジスタ６１は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＩＮＶ＿Ｓに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ６２は、電流経路の一端が接地され、他端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、電流経路の一端が接地され、他端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、電流経路の一端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、電流経路の一端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、電流経路の一端がトランジスタ６４の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに信号ＳＬＬが入力される。トランジスタ６７は、電流経路の一端がトランジスタ６５の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＩが入力される。
【００８３】
ラッチ回路ＳＤＬでは、トランジスタ６２、６４で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。
【００８４】
ラッチ回路ＬＤＬ及びＵＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照番号及び信号名は、図１１の通りラッチ回路ＳＤＬのものとは区別して以下説明する。そして各センスアンプユニットＳＡＵにおいて、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。
【００８５】
プリチャージ回路３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３０は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３１を含み、電流経路の一端がバスＬＢＵＳに接続され、他端に電圧ＶＨＬＢが与えられ、ゲートには制御信号ＬＰＣが与えられる。そしてプリチャージ回路３０は、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
【００８６】
バススイッチ３２は、バスＬＢＵＳとバスＤＢＵＳとを接続する。すなわちバススイッチ３２は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３３を含み、電流経路の一端がバスＬＢＵＳに接続され、他端がバスＤＢＵＳに接続され、ゲートには制御信号ＤＳＷが与えられる。
【００８７】
ラッチ回路ＸＤＬは、バスＤＢＵＳに接続され、センスアンプユニットＳＡＵと外部との間のデータの送受信に使用される。すなわち、例えばコントローラ等から送信されたデータは、まずラッチ回路ＸＤＬに保持され、その後、バスＤＢＵＳ及びＬＢＵＳを介してラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに転送される。逆もまた同じである。ラッチ回路ＸＤＬの構成は、上述したラッチ回路ＳＤＬとほぼ同様であるので、説明は省略する。
【００８８】
なお、上記構成のセンスアンプユニットＳＡＵにおける各種信号は、例えば制御回路５によって与えられる。
【００８９】
２．２  センスアンプユニットＳＡＵの動作について  
次に、データ書き込み時におけるセンスアンプユニットＳＡＵの動作について説明する。図１２は、“１”書き込みの場合、“０”書き込みの場合、ビット線をフローティングにする場合、及びクイック・パス・ライト（quick pass write）動作の場合の、ラッチ回路ＳＤＬの保持するデータ及びバスＬＢＵＳに与えられるデータを示している。
【００９０】
＜“１”書き込みの場合＞  
まず“１”書き込みの場合について説明する。図１２に示すように、“１”書き込みを行う場合には、ラッチ回路ＳＤＬに“１”データが保持される。すなわち、ノードＬＡＴ＿Ｓ＝“Ｈ”レベル、ＩＮＶ＿Ｓ＝“Ｌ”レベルとされる。また、バスＬＢＵＳには“０”データが与えられる。すなわち、ＬＢＵＳ＝“Ｌ”レベルとされる。
【００９１】
この際のセンスアンプ部ＳＡの動作を図１３に示す。図示するように、トランジスタ４１〜４３、４８、５０がオン状態とされ、トランジスタ４９がオフ状態とされる。従って、トランジスタ５０からビット線ＢＬに至る経路によって、ビット線ＢＬは例えば正電圧ＶＤＤ（第１実施形態において図５で説明した例えば２．５Ｖ）に充電される。
【００９２】
＜“０”書き込みの場合＞  
次に“０”書き込みの場合について説明する。図１２に示すように、“０”書き込みを行う場合には、ラッチ回路ＳＤＬには“０”データが保持される。すなわち、ノードＬＡＴ＿Ｓ＝“Ｌ”レベル、ＩＮＶ＿Ｓ＝“Ｈ”レベルとされる。また、バスＬＢＵＳには“１”データが与えられる。すなわち、ＬＢＵＳ＝“Ｈ”レベルとされる。
【００９３】
この際のセンスアンプ部ＳＡの動作を図１４に示す。図１３と異なるのは、トランジスタ５０がオフ状態となり、トランジスタ４９がオン状態となる点である。従って、トランジスタ４９からビット線ＢＬに至る経路によって、ビット線ＢＬの電位は例えばＶＳＳ（第１実施形態において図５で説明した例えば０Ｖ）とされる。
【００９４】
＜Quick pass write動作の場合＞  
次にquick pass write動作の場合について説明する。Quick pass write動作とは、書き込み対象となるメモリセルトランジスタＭＴの閾値がターゲットレベルよりも十分に低い場合、つまり第１のベリファイ電圧未満の間は、図１４で説明したように“０”書き込みを行う。そして第１のベリファイ電圧以上に達した後は、ビット線ＢＬの電圧を上昇させ、且つ最終的な目標となるターゲットレベルに相当する第２のベリファイ電圧を用いて書き込みを行う方法である。ビット線ＢＬの電圧を上昇させることで、メモリセルトランジスタＭＴの閾値の変動幅を小さくして、閾値分布を高精度に制御出来る。以下では便宜上、メモリセルトランジスタＭＴの閾値が第１のベリファイ電圧以上に達した後の動作をquick pass write動作として説明する。
【００９５】
図１２に示すように、quick pass write動作では、ラッチ回路ＳＤＬには“０”データが保持され、バスＬＢＵＳには“１”データが与えられる。この条件は、“０”書き込み時と同様である。
【００９６】
Quick pass write動作が“０”書き込みと異なる点は、信号ＢＬＣの電位である。すなわち、quick pass write動作時の信号ＢＬＣの電位は、“０”書き込み時に比べて低く設定される。これにより、ビット線ＢＬからトランジスタ４９に流れる電流量が抑えられ、ビット線ＢＬの電位は、例えばＶＤＤ（例えば２．５Ｖ）とＶＳＳ（例えば０Ｖ）との間の値とされる。
【００９７】
＜ビット線をフローティングにする場合＞  
次に、ビット線ＢＬをフローティングにする場合について説明する。この場合、図１２に示すように、ラッチ回路ＳＤＬには“０”データが保持され、ノードＬＡＴ＿Ｓ＝“Ｌ”レベル、ＩＮＶ＿Ｓ＝“Ｈ”レベルとされる。また、バスＬＢＵＳにも“０”データが与えられ、ＬＢＵＳ＝“Ｌ”レベルとされる。
【００９８】
この際のセンスアンプ部ＳＡの動作を図１５に示す。図１５に示すように、この場合、トランジスタ４９、５０の両方がオフ状態となる。すなわち、ノードＳＣＯＭは、電源電位にも接地電位にも接続されず、電気的にフローティングの状態となる。この結果、ビット線ＢＬも電気的にフローティングの状態とされる。
【００９９】
２．４  センスアンプユニットＳＡＵの動作の具体例について  
次に、データ書き込み時におけるセンスアンプユニットＳＡＵの動作の具体例について、特に図１２の条件を得るための動作に着目して、図１６乃至図２１を用いて説明する（quick pass write動作に関しては省略する）。図１６乃至図２１はセンスアンプユニットＳＡＵのブロック図である。
【０１００】
以下では説明の簡単化のため、各々のメモリセルトランジスタＭＴが２ビットデータを保持する場合を例に説明する。２ビットデータを保持するメモリセルトランジスタＭＴの閾値分布は、低いものから順に“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである。そして、４本のビット線ＢＬ０〜ＢＬ３の書き込みターゲットレベルがそれぞれ“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである場合を例に説明する。また、ビット線ＢＬ０〜ＢＬ３に対応するセンスアンプユニットＳＡＵを、それぞれＳＡＵ０〜ＳＡＵ３と表記する。
【０１０１】
まず図１６に示すように、コントローラから、センスアンプユニットＳＡＵ０〜ＳＡＵ３のラッチ回路ＸＤＬにプログラムデータ（２ビットデータ）が転送される。そして、ラッチ回路ＸＤＬ内のプログラムデータの上位ビットが、バスＬＢＵＳを介してラッチ回路ＵＤＬに転送され、下位ビットがラッチ回路ＬＤＬに転送される。この結果、センスアンプユニットＳＡＵ０のラッチ回路ＵＤＬ及びＬＤＬには“１”データが保持される。またセンスアンプユニットＳＡＵ１のラッチ回路ＵＤＬには“０”データが保持され、ＬＤＬには“１”データが保持される。更にセンスアンプユニットＳＡＵ２のラッチ回路ＵＤＬ及びＬＤＬには“０”データが保持される。そして、センスアンプユニットＳＡＵ３のラッチ回路ＵＤＬには“１”データが保持され、ＬＤＬには“０”データが保持される。
【０１０２】
次に、１回目の書き込みループを実行するための準備が行われる。本例では、１回目のループでは、ＢＬ（“Ａ”）が“０”書き込み対象とされ、ＢＬ（“Ｂ”）及びＢＬ（“Ｃ”）がフローティングとされる。すなわち図１７に示すように、各センスアンプユニットＳＡＵ０〜ＳＡＵ３のセンスアンプ部ＳＡにおいて、ラッチ回路ＬＤＬの保持データとラッチ回路ＵＤＬの保持データとの論理積（ＡＮＤ）演算が行われ、これがラッチ回路ＳＤＬに転送される。
【０１０３】
より具体的には、バスＬＢＵＳはプリチャージ回路３０によって“Ｈ”レベルにプリチャージされる。その後、信号ＬＴＬ及びＵＴＬが“Ｈ”レベルとされてトランジスタ７０及び８０がオン状態とされる。この結果、ノードＬＡＴ＿Ｌ及びＬＡＴ＿Ｕの電位がバスＬＢＵＳに出力される。すると、ノードＬＡＴ＿Ｌ及びＬＡＴ＿Ｕの両方が“Ｈ”レベルであれば、バスＬＢＵＳは“Ｈ”レベルを維持する。他方で、ノードＬＡＴ＿Ｌ及びＬＡＴ＿Ｕのいずれかが“Ｌ”レベルであると、トランジスタ７２または８２によって、バスＬＢＵＳの電位は“Ｌ”レベルに低下する。これにより、ＡＮＤ演算が行われる。このバスＬＢＵＳの電位は、一旦、センスアンプ部ＳＡに転送され、センスアンプ部ＳＡからラッチ回路ＳＤＬに転送される。この結果、センスアンプユニットＳＡＵ０のラッチ回路ＳＤＬには“１”データが保持され、センスアンプユニットＳＡＵ１〜ＳＡＵ３のラッチ回路ＳＤＬには“０”データが保持される。
【０１０４】
次に、図１８に示すように、各センスアンプユニットＳＡＵ０〜ＳＡＵ３において、ラッチ回路ＬＤＬの保持データとラッチ回路ＵＤＬの保持データの反転データとのＡＮＤ演算が行われ、これがバスＬＢＵＳに出力される。
【０１０５】
この演算方法が図１７の場合と異なるのは、ラッチ回路ＵＤＬにおいて、信号ＵＴＬではなく信号ＵＴＩが“Ｈ”レベルとされることで、トランジスタ８１がオン状態とされる点である。これにより、“Ｈ”レベルにプリチャージされたバスＬＢＵＳには、ノードＬＡＴ＿Ｌの電位とノードＩＮＶ＿Ｕの電位が出力され、バスＬＢＵＳのレベルは、両者のレベルのＡＮＤ演算結果となる。また、バスＬＢＵＳのデータは、他のラッチ回路に転送する必要が無いので、センスアンプ部ＳＡは本動作に寄与しなくて良い。
【０１０６】
以上の結果、センスアンプユニットＳＡＵ０ではＳＤＬ＝１、ＬＢＵＳ＝“０”となり、ビット線ＢＬ０は書き込み禁止とされる。また、センスアンプユニットＳＡＵ１ではＳＤＬ＝０、ＬＢＵＳ＝“１”となり、ビット線ＢＬ０は“０”書き込み対象とされる。そしてセンスアンプユニットＳＡＵ２及びＳＡＵ３ではＳＤＬ＝０、ＬＢＵＳ＝“０”となり、ビット線ＢＬ２及びＢＬ３はフローティングの状態とされる。
【０１０７】
図１９は、図１８の結果に基づいてプログラム動作が行われ、引き続き“Ａ”レベルについてのベリファイ動作が行われた後の様子を示している。図示するように、ベリファイ対象となるのは、ビット線ＢＬ１である。従ってセンスアンプユニットＳＡＵ１では、センスアンプ部ＳＡにおけるベリファイ結果がラッチ回路ＳＤＬに転送される。すなわち、ベリファイにパスすればＳＤＬ＝“１”とされ、フェイルすればＳＤＬ＝“０”とされる。また、書き込み禁止とされたビット線ＢＬ０に対応するセンスアンプユニットＳＡＵ０では、ＳＤＬ＝“１”を維持する。また、ベリファイ対象とならないセンスアンプユニットＳＡＵ２及びＳＡＵ３では、ＳＤＬ＝“０”を維持する。なお、ラッチ回路ＬＤＬ及びＵＤＬは、図１８で説明した状態を保持している。
【０１０８】
次に、２回目の書き込みループを実行するための準備が行われる。本例では、１回目のループでは、ＢＬ（“Ａ”）がベリファイ結果に応じて“０”書き込み対象とされ、ＢＬ（“Ｂ”）及びＢＬ（“Ｃ”）がフローティングとされる場合を例に説明する。すなわち図２０に示すように、各センスアンプユニットＳＡＵ０〜ＳＡＵ３のセンスアンプ部ＳＡにおいて、ラッチ回路ＬＤＬの保持データとラッチ回路ＳＤＬの保持データの反転データとのＡＮＤ演算が行われ、これがバスＬＢＵＳに保持される。
【０１０９】
本動作は図１８とほぼ同様であるが、異なる点は、図２０では信号ＳＴＩが“Ｈ”レベルとされて、ノードＩＮＶ＿Ｓの電位がバスＬＢＵＳに出力される点である。この結果、センスアンプユニットＳＡＵ０ではＳＤＬ＝１、ＬＢＵＳ＝“０”となり、ビット線ＢＬ０は書き込み禁止とされる。また、センスアンプユニットＳＡＵ１ではＳＤＬ＝０、ＬＢＵＳ＝“１”または“０”となり、ビット線ＢＬ０は、ベリファイにパスしていれば書き込み禁止、フェイルしていれば“０”書き込み対象とされる。そしてセンスアンプユニットＳＡＵ２及びＳＡＵ３ではＳＤＬ＝０、ＬＢＵＳ＝“０”となり、ビット線ＢＬ２及びＢＬ３はフローティングの状態とされる。
【０１１０】
その後、プログラム動作及びベリファイ動作が行われ、図１９と同様にしてベリファイ結果がラッチ回路ＳＤＬに転送される。３回目のループでは、ビット線ＢＬ（“Ａ”）だけでなくビット線ＢＬ（“Ｂ”）も“０”書き込み対象とされる。この際には、ラッチ回路ＵＤＬの保持データの反転データと、ＳＤＬの保持データの反転データとのＡＮＤ演算結果がバスＬＢＵＳに出力される。そして、この状態におけるＳＤＬ及びＬＢＵＳのデータに基づいてプログラム動作が行われる。その後、図２１に示すように、“Ａ”ベリファイ及び“Ｂ”ベリファイの結果がラッチ回路ＳＤＬに転送される。
【０１１１】
以下、同様にして、“Ｃ”レベルの書き込みが行われる。
【０１１２】
２．４  本実施形態に係る効果  
上記のように、第１実施形態で説明した書き込み動作は、本実施形態で説明したセンスアンプ４の動作によって実現出来る。なお、本実施形態で説明した各センスアンプユニットＳＡＵにおける具体的な動作は一例に過ぎず、図１２で説明した条件を達成出来れば、その演算方法は限定されるものではない。
【０１１３】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した図８の変形例に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１１４】
３．１  第１の例  
図２２は、第１実施形態で説明した図８に対応し、各ループにおける、閾値のターゲットレベルに応じたビット線の状態を示している。
【０１１５】
本例が図８のパターンと異なる点は、閾値のターゲットレベルが“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルであるメモリセルトランジスタＭＴに対応するビット線ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”）が、“０”プログラムが行われる前に、一時的に書き込み禁止（“１”プログラム）対象とされる点である。
【０１１６】
すなわち、ビット線ＢＬ（“Ｅ”）は、１回目から６回目のループではフローティングの状態とされ、７回目及び８回目のループでは書き込み禁止とされる。ビット線ＢＬ（“Ｆ”）は、１回目から６回目のループではフローティングの状態とされ、７回目から１０回目のループでは書き込み禁止とされる。そしてビット線ＢＬ（“Ｇ”）は、１回目から６回目のループではフローティングの状態とされ、７回目から１３回目のループで書き込み禁止とされる。
【０１１７】
３．２  第２の例  
図２３は第２の例を示している。図示するように本例では、図２２において７回目から１３回目のループにおいて書き込み禁止とされたビット線ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”）が“０”プログラム対象とされる。
【０１１８】
３．３  第３の例  
図２４は第３の例を示している。図示するように本例は、図２３で説明した第２の例において、ビット線ＢＬがフローティングとされる条件と“０”書き込み対象とされる条件とを入れ替えたものである。
【０１１９】
すなわち、ビット線ＢＬ（“Ｂ”）は、１回目及び２回目のループにおいて“０”書き込み対象とされ、ビット線ＢＬ（“Ｃ”）は、１回目から４回目のループにおいて“０”書き込み対象とされ、ビット線ＢＬ（“Ｄ”）は、１回目から６回目のループにおいて“０”書き込み対象とされる。また、ビット線ＢＬ（“Ｅ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目及び８回目のループにおいてフローティングとされ、ビット線ＢＬ（“Ｆ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目から１０回目のループにおいてフローティングとされ、ビット線ＢＬ（“Ｇ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目から及び１３回目のループにおいてフローティングとされる。
【０１２０】
３．４  第４の例  
図２５は第４の例を示している。図示するように本例では、図２４において１回目から６回目のループにおいて“０”書き込み対象とされたビット線ＢＬ（“Ｂ”）、ＢＬ（“Ｃ”）、ＢＬ（“Ｄ”）、ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”）が書き込み禁止とされる。
【０１２１】
３．５  第５の例  
図２６は第５の例を示している。図示するように本例は、第１の実施形態で説明した図８において、ビット線ＢＬをフローティングとする代わりに、中間電圧Ｖmidをビット線ＢＬに印加するものである。Ｖmidは、例えば“０”データに対応する電圧ＶＳＳ（例えば０Ｖ）と、“１”データに対応する電圧ＶＤＤ（例えば２．５Ｖ）との中間の値を有する電圧である。
【０１２２】
なお、この第５の例は、上記した第１乃至第４の例にも適用出来る。すなわち、図２２乃至図２５において、ビット線ＢＬをフローティングにする代わりに、中間電圧Ｖmidを印加しても良い。
【０１２３】
３．６  本実施形態に係る効果  
本実施形態では、第１実施形態で説明した図８と異なるいくつかのデータパターンを説明したが、本実施形態に係るデータパターンであっても、第１実施形態と同様の効果が得られる。
【０１２４】
例えば図２２を用いて説明した第１の例では、７回目から１３回目のループにおいて、多くのビット線ＢＬに“１”データを与えることで、“０”データが与えられるビット線ＢＬの本数を相対的に減らすことが出来る。第２の例は逆であり、７回目から１３回目のループにおいて、多くのビット線ＢＬに“０”データを与えることで、“１”データが与えられるビット線ＢＬの本数を相対的に減らすことが出来る。
【０１２５】
また図２４を用いて説明した第３の例では、１回目から６回目のループにおいて、多くのビット線ＢＬに“０”データを与えることで、“１”データが与えられるビット線ＢＬの本数を相対的に減らすことが出来る。第４の例は逆であり、１回目から６回目のループにおいて、多くのビット線ＢＬに“１”データを与えることで、“０”データが与えられるビット線ＢＬの本数を相対的に減らすことが出来る。
【０１２６】
更に図２６を用いて説明した第５の例では、ビット線ＢＬに中間電圧Ｖmidを与えることで、ビット線間に生じる電位差を小さく出来る。
【０１２７】
なお、本実施形態で説明したデータパターンを得るためのセンスアンプ４の動作は、第２の実施形態で説明した方法を適用出来るため、詳細な説明は省略する。
【０１２８】
４．第４実施形態  
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３実施形態と同様に第１実施形態で説明した図８の変形例に関するものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
【０１２９】
４．１  データパターンについて  
本実施形態に係るデータパターンを図２７に示す。図２７は、第１実施形態で説明した図２２及び第３実施形態で説明した図２２乃至図２６に対応するものである。
【０１３０】
図示するように本例では、第１実施形態で説明した図８のパターンにおいて、フローティング対象のビット線ＢＬに、１回目から６回目のループでは“０”データを与え、７回目から１３回目のループでは“１”データを与える（書き込み禁止）ものである。
【０１３１】
すなわち、ビット線ＢＬ（“Ｂ”）は、１回目及び２回目のループにおいて“０”書き込み対象とされ、ビット線ＢＬ（“Ｃ”）は、１回目から４回目のループにおいて“０”書き込み対象とされ、ビット線ＢＬ（“Ｄ”）は、１回目から６回目のループにおいて“０”書き込み対象とされる。また、ビット線ＢＬ（“Ｅ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目及び８回目のループにおいて“１”書き込み対象とされ、ビット線ＢＬ（“Ｆ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目から１０回目のループにおいて“１”書き込み対象とされ、ビット線ＢＬ（“Ｇ”）は、１回目から６回目のループにおいて“０”書き込み対象とされ、７回目から及び１３回目のループにおいて“１”書き込み対象とされる。
【０１３２】
つまり、閾値レベルを高いレベルまで上げるべきメモリセルトランジスタＭＴに対応するビット線ＢＬは、書き込みループの初期段階で“０”書き込みが行われ、ある段階で書き込みが禁止され、その後再び“０”書き込みが行われ、その後、ベリファイにパスして書き込み禁止とされる。つまり、書き込み禁止期間を挟んで２回の“０”書き込み動作が行われる。このうち、実質的には２回目の書き込み動作によって閾値が変動され、ターゲットとなる閾値レベルに設定される。この様子を図２８に示す。図２８は、プログラム動作時のビット線ＢＬ（“Ｆ”）の電位変動を示している（ベリファイ動作期間の図示は省略している）。
【０１３３】
図示するよう に、１回目から６回目のループでは、ビット線ＢＬ（“Ｆ”）の電位は０Ｖに維持され、“０”データが書き込まれる。つまり、電荷蓄積層に電荷が注入され る。この段階では、”F”レベルに書き込みされるメモリセルの閾値は、他の閾値レベルに書き込みされるメモリセルと同様にシフトしているため、ターゲット の閾値よりも遠く及ばない。したがって、“Ｆ”レベルに関するベリファイ動作は不要である。
【０１３４】
その後、７回目から１０回目のループで、ビット 線ＢＬ（“Ｆ”）の電位はＶＤＤとされ、書き込みが禁止される。これは、セルアレイ全体のビット線に充電する電荷量を抑制するための制御である。“Ｆ”レ ベルに書き込まれるメモリセルについては、例えば、３ループ程度を書き込み禁止状態に切り替えても、その後の書き込みスピードに大きな影響を与えないこと を前提として設定される。
【０１３５】
その後、７回目から１０回目のループで、ビット線ＢＬ（“Ｆ”）の電位はＶＤＤとされ、書き込みが禁止される。
【０１３６】
その後、１１回目のループから再びビット線ＢＬ（“Ｆ”）の電位は０Ｖとされ、“０”データが書き込まれる。この期間は、プログラム動作の後に“Ｆ”レベルに関するベリファイ動作も行われ、実際に“Ｆ”レベルをターゲットとした書き込み動作が行われる。
【０１３７】
図２８の例では、１６回目のループでベリファイにパスする。従って、１７回目以降のループ以降は、ビット線ＢＬ（“Ｆ”）には再びＶＤＤが印加され、書き込み禁止対象とされる。
【０１３８】
４．２  本実施形態に係る効果  
本実施形態に係る構成によれば、第１の実施形態と同様に、半導体記憶装置の消費電力を低減出来る。本効果につき、以下詳細に説明する。
【０１３９】
図２９は、３種類のデータパターンと、これらのデータパターンを書き込む際のプログラム時及びベリファイ時に半導体記憶装置に流れる電流ＩＣＣ、選択ワード線ＷＬの電圧、及びビット線ＢＬの電圧を模式的に示すタイミングチャートである。電流ＩＣＣは、例えば半導体記憶装置に設けられた電源電圧発生回路の出力端子に流れる電流である。
【０１４０】
データパターンが“００００”の場合、つまり、全ビット線ＢＬに同一のデータが与えられる場合には、ビット線間での電位差はほとんど生じない。従って、電流ＩＣＣは小さい。一方で、データパターンが”１１１１“の場合、つまりほとんどすべてのＢＬに”１“データが与えられた場合には、ビット線にＶＤＤを充電するため、書き込み時のビット線充電電流は増加するが、ビット線間に電位差がないため著しく大きなピーク電流にはならない。そしてデータパターンが“０１０１”の場合、つまり、“０”データと“１”データとが与えられるビット線ＢＬの本数が半々の場合、ビット線間での充電容量が最も大きくなり、消費電流が非常に大きくなる（図２９において「電流ピーク」と記載した点で最大となる）。
【０１４１】
しかし本実施形態によれば、“０１０１”のようなデータパターンの際には、図２８で説明したように、ビット線ＢＬの一部を書き込み禁止とする。例えば、図２９において“０１０１”を“１１０１”とする。これにより、データパターンにおける“０”データの割合が低減される。これにより、図２９に破線で示すように、消費電流を低減出来る。
【０１４２】
図３０は、ループ回数に対する“０”書き込み対象のメモリセル数の関係を示すグラフである。図３０において、太い実線は本実施形態の場合を示し、太い破線は、ビット線ＢＬを“０”書き込みの前に書き込み禁止にしない場合（図２８における７回目から１０回目のループにおいても“０”書き込みを行う場合）を示す。
【０１４３】
図示するように、ループ初期の段階では、選択ワード線ＷＬに接続されたほぼ全てのメモリセルトランジスタＭＴが“０”書き込み対象である。そしてループ回数を重ねるにつれて、“０”書き込み対象のメモリセルトランジスタ数は減少する。すると、あるループ期間で、“０”書き込みされるメモリセルトランジスタ数と、“１”書き込みされるメモリセルトランジスタ数とが、ほぼ同数となる。図２９で説明したように、この期間が、消費電流が特に大きくなる期間である。
【０１４４】
そこで本実施形態では、図３０の例では７回目のループから、一部のビット線ＢＬ（図２７の例では、ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”））の書き込みを禁止する。つまり、図３０に示すように、７回目のループで、“０”書き込み対象となるメモリセルトランジスタ数が急激に減少する。その後は、ループ９回目で“Ｅ”への書き込みセルを“０”書き込み対象に戻し、ループ１１回目で“Ｆ”への書き込みセルを“０”書き込み対象に戻し、ループ１４回目で“Ｇ”書き込みセルを“０”書き込み対象に戻す。この時点では、既にベリファイにパスしたメモリセルトランジスタＭＴも多く、“０”書き込み対象のメモリセルトランジスタ数は僅かである。
【０１４５】
このように、メモリセルアレイに含まれるビット線ＢＬの本数に着目すれば、データの書き込み動作の過程において、“０”書き込み対象のメモリセルトランジスタ数と“１”書き込み対象のメモリセルトランジスタ数とがほぼ同数になるデータパターンが生じることを避けることにより、消費電流を低減出来る。
【０１４６】
同様に、ある１つのメモリセルトランジスタＭＴに着目した際の、ループ回数に対する閾値電圧の変化と、充電電荷量の変化を図３１に示す。図３１では、一例として図２７におけるビット線ＢＬ（“Ｇ”）に接続されたメモリセルトランジスタＭＴの場合を示している。
【０１４７】
図示するように、７回目のループで、ビット線ＢＬ（“Ｇ”）には“１”データが与えられる。従って、メモリセルトランジスタＭＴの閾値はほぼ一定を保つ。その後、１４回目のループから“０”プログラムが再開される。このとき、プログラム電圧ＶＰＧＭは十分に高い値に設定されているため、メモリセルトランジスタＭＴの閾値は、ターゲットとなる“Ｇ”レベル近くまで急激に上昇する。そして、書き込みが禁止される７回目から１３回目のループでは、必要とされる充電電荷量も削減される。
【０１４８】
以上のように、本実施形態によれば、書き込みループを繰り返す過程において、“０”と“１”とがほぼ同数またはある一定の比率の範囲内になるように、データパターンを制御する。より具体的には、あるループにおいて、“０”書き込み対象のメモリセルトランジスタＭＴを書き込み禁止としている。これにより、データパターンに含まれる“０”の数と“１”の数の差を一定以上とし、常に“１”が一定程度多いか、または“０”が一定程度多い状態を保つことが出来る。その結果、半導体記憶装置の消費電力を低減出来る。
【０１４９】
なお、本実施形態で説明したデータパターンを得るためのセンスアンプ４の動作も、第２の実施形態で説明した方法を適用出来るため、詳細な説明は省略する。
【０１５０】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４実施形態において、書き込みループの終盤における非選択のセレクトゲート線ＳＧＤの電位をＶＳＳよりも高い電位に設定するものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１５１】
５．１  プログラム動作時の電位について  
図３２は、書き込みループ終盤における、プログラム動作時の各配線の電位変化を示している。図示するように、第１実施形態で説明した図５と異なる点は、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ、及び非選択ブロックにおけるセレクトゲート線ＳＧＤの電位が、例えば１Ｖ程度とされている点である。この値は一例に過ぎず、これらのセレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ１がカットオフする電圧であれば良い。
【０１５２】
５．２  本実施形態に係る効果  
書き込みループが終盤になってくると、かなりの割合のメモリセルトランジスタＭＴがベリファイにパスする。その結果、これらのメモリセルトランジスタＭＴに対応するビット線ＢＬには“１”データが与えられる。すると、このビット線ＢＬと、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤとの間の充電容量が、ループの初期に比べて増大する。
【０１５３】
従って本実施形態では、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤを、選択トランジスタＳＴ１をカットオフ出来る範囲内で上昇させる。これにより充電容量を低減し、消費電力を更に削減出来る。
【０１５４】
６．変形例等  
以上のように、上記実施形態に係る半導体記憶装置によれば、配線間における充電容量を低減し、データの書き込み動作時における消費電力を低減出来る。
【０１５５】
なお、上記実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば第１実施形態で説明した図７のベリファイタイミングは一例に過ぎず、どのループ回数においてどのレベルについてのベリファイを行うかは任意である。これは、プログラム電圧ＶＰＧＭの大きさや、メモリセルトランジスタＭＴの特性等によって決定することが出来る。また第１実施形態の図５や図９において、フローティングとされたビット線ＢＬの電位が１Ｖ程度の場合を例に説明したが、これも一例に過ぎず、周囲の配線の電位によって変化する。しかしながら、フローティングとされたビット線ＢＬの電位は、“０”データに対応する電位と“１”データに対応する電位との間の値とされる。
【０１５６】
また、第２実施形態で説明したセンスアンプ４の構成も一例に過ぎず、その他の構成を有していても良い。また第２実施形態でも述べたように、センスアンプユニットＳＡＵ内におけるデータの演算方法は、種々の方法を用いることが出来る。そして、図１２で説明したように“１”データ及び“０”データと、“Ｌ”レベル及び“Ｈ”レベルとの対応関係も一例に過ぎず、適宜選択出来る。つまり、図１２の例であると、ノードＩＮＶに“Ｌ”が保持され、ノードＬＡＴに“Ｈ”レベルが保持される場合を、「ラッチ回路が“１”を保持する」と定義したが、逆の関係であっても良い。また、ビット線ＢＬをフローティングにする方法も、上記第２実施形態で説明した方法に限らず、例えば信号ＢＬＣやＢＬＳの電位を制御してトランジスタ４１、４０をカットオフしても良い。
【０１５７】
更に、第３実施形態で説明した図２２乃至図２５において、フローティングとされたビット線ＢＬに“１”データまたは“０”データが与えられるタイミング、及び“１”データまたは“０”データが与えられたビット線ＢＬがフローティングとされるタイミングが７回目のループである場合を例に説明した。しかし、これも一例に過ぎず、どのタイミングでビット線ＢＬの状態を切り替えるかは任意である。しかし、図３１上図に示すように、ループ回数と閾値電圧の変動量との間には、統計的な相関関係がある。従って、この相関関係に基づいて、消費電力を低減出来る適切なタイミングでビット線ＢＬの状態を切り替えれば良い。更に、上記第３実施形態では、ターゲットレベルに関わらず、ループ回数によってビット線ＢＬの状態が切り替わる場合を例に説明した。しかし、ターゲットレベルによって切り替わるタイミングを変えても良い。例えば図２２において、ビット線ＢＬ（“Ｅ”）を７回目のループから書き込み禁止とし、ビット線ＢＬ（“Ｆ”）を９回目のループから書き込み禁止とし、ビット線ＢＬ（“Ｇ”）を１１回目のループから書き込み禁止としても良い。図２３乃至図２５の場合も同様である。また以上のことは、ビット線ＢＬをフローティングにする代わりに中間電圧Ｖmidを与える場合も同様である。更に、上記は、第４実施形態で説明した図２７の場合も同様である。すなわち、図２７の場合も、７回目のループにおいて、ビット線ＢＬに与えられるデータが“０”から“１”に切り替えられている。しかし、７回目のループに限らず、また書き込みターゲットレベルによって切り替えタイミングを変えても良い。
【０１５８】
また、第５実施形態は、第１乃至第４実施形態とは独立して実施しても良い。その場合であっても、ビット線ＢＬとセレクトゲート線ＳＧＤとの間の充電容量を低減し、消費電力を削減出来る。また、何回目のループからセレクトゲート線ＳＧＤの電位を上昇させるかは任意である。制御回路５は、ループ毎に“１”書き込み対象のビット線数を認識出来る。よって、例えば制御回路５が内部のレジスタ等に閾値を有し、“１”書き込み対象のビット線数がこの閾値を超えた際に、セレクトゲート線ＳＧＤの電位を上げるようにしても良い。または、例えば図２２、図２４、及び図２７の場合には、ビット線ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”）に“１”データが与えられるタイミング、またはフローティングとされるタイミングで、セレクトゲート線ＳＧＤの電位を上げても良い。または、図２５の場合には、ループの終盤では無く、ループの初期（１回目から６回目のループ）において、セレクトゲート線ＳＧＤの電位を上げても良い。なぜなら、図２５の例であると、ループの初期において、多数のビット線（ビット線ＢＬ（“Ｂ”）、ＢＬ（“Ｃ”）、ＢＬ（“Ｄ”）、ＢＬ（“Ｅ”）、ＢＬ（“Ｆ”）、及びＢＬ（“Ｇ”））に“１”データが与えられるからである。もちろん、この場合においても、例えば１４回目以降のループ等、ループの終盤においてセレクトゲート線ＳＧＤの電位を上げても良い。すなわち、第５実施形態は、ループの終盤においてセレクトゲート線ＳＧＤの電位を上げる場合に限らず、逆に序盤において上げても良いし、序盤において上げ、中盤において下げ、終盤において再度上げても良い。もちろん、これらの組み合わせは、ビット線ＢＬの状態において任意に選択出来る。
【０１５９】
更に、上記実施形態ではメモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、メモリセルが半導体基板上に二次元に配列された平面型ＮＡＮＤ型フラッシュメモリに適用することも可能である。更に、電荷蓄積層が絶縁膜で形成されたＭＯＮＯＳ型に限らず、電荷蓄積層が導電膜で形成されたＦＧ型にも適用出来る。
【０１６０】
また、１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１６１】
書き込み動作は、プログラムとプログラムベリファイとを含む。書き込み動作においては、プログラム時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１６２】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１６３】
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１６４】
なお上記実施形態は、下記の態様を含む。
【０１６５】
[1]第1実施形態：図32  
実施形態に係る半導体記憶装置は、電荷蓄積層を備えた第１及び第２メモリセルと、  
前記第１メモリセルに接続された第１ビット線と、  
前記第２メモリセルに接続された第２ビット線と、  
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセット(プログラムループ)を繰り返し、  
前記書き込み動作により、前記第１メモリセルには第１データ(A-level)が書き込まれ、前記第２メモリセルに前記第１データと異なる第２データ(B-level)が書き込まれ、  
前記書き込み動作の第１セット(1-2回目のループ in 図7-8)において、前記プログラム動作時には、前記第１ビット線に第１電圧(0V)が印加され、前記第２ビット線は電気的にフローティングの状態とされ、前記ベリファイ動作時には、前記第２データ(B-level)に関するベリファイ動作が行われずに前記第１データ(A-level)に関するベリファイ動作が行われる。  
[2]上記[1]において、前記第１及び第２メモリセルのゲートに接続された第１ワード線を更に備え、  
前記第１セットにおける前記ベリファイ動作時に、前記第１ワード線には、前記第１データ(A-level)に対応した第２電圧(VfyA in 図7)が印加され、前記第２データ(B-level)に対応した第３電圧(VfyB)は印加されない。  
[3]上記[2]において、前記第１セットの後に実行される第２セット(3-8回目のループ in 図7-8)におけるプログラム動作時に、前記第２ビット線に第３電圧(0V)が印加され、ベリファイ動作時に、前記第１ワード線に前記第３電圧(VfyB)が印加されることにより、前記第２データに関するベリファイ動作が行われる。  
[4]上記[1]において、前記第２データ(B-level)を保持するメモリセルの閾値は、前記第１データ(A-level)を保持するメモリセルの閾値よりも高い。  
[5]上記[1]において、電荷蓄積層を備えた第３メモリセルと、  
前記第１メモリセルと前記第１ビット線との間に接続された第１選択トランジスタと、  
前記第３メモリセルと前記第１ビット線との間に接続された第２選択トランジスタと  
を具備し、前記書き込み動作の第１セットのプログラム動作時において、前記第１選択トランジスタ(選択ストリングユニット)のゲートには第２電圧(2.5V in 図8)が与えられ、前記第２選択トランジスタ(非選択ストリングユニット)のゲートには前記第２電圧より小さい第３電圧(0V in 図8)が与えられ、  
前記第１セットの後に実行される第２セットのプログラム動作時において、前記第１選択トランジスタのゲートには前記第３電圧より高い第４電圧(2.5V in 図32)が与えられ、前記第２選択トランジスタのゲートには前記第３電圧(0V)より高く、前記第２電圧及び第４電圧(2.5V)より低い第５電圧(1V in 図32)が与えられる。  
[6]上記[5]において、前記第３電圧(0V)及び前記第５電圧(1V)は、前記第１選択トランジスタをオフ状態とさせる。  
[7]更に、上記実施形態に係る半導体記憶装置は、電荷蓄積層を備えた第１メモリセルと、  
前記第１メモリセルに接続された第１ビット線と、  
前記第１ビット線に電圧を印加するセンスアンプと  
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセット(プログラムループ)を繰り返し、  
前記第１ビット線は、前記繰り返しの第１セットのプログラム動作時において電気的にフローティングとされて第１電位とされ、  
前記第１セットの後の第２セットのプログラム動作時において、前記センスアンプにより第２電圧が印加されることにより、前記第１電位より低い第２電位(0V)とされ、  
前記第２セットの後の第３セットのプログラム動作時において、前記センスアンプにより第３電圧が印加されることにより、前記第１電位及び第２電位より高い第３電位(VDD)とされる。  
[8]上記[7]において、前記第１セットは、前記繰り返しの最初のセットである。  
[9]上記[7]において、前記第３セットは、ベリファイにパスした後に実行される(書き込み禁止電圧)。  
[10]上記[7]において、前記第２セットと前記第３セットの間に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位及び第２電位より高い第４電位(VDD)とされる(図22)。  
[11]上記[7]において、前記第２セットと前記第３セットの間に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位より低い第４電位(0V)とされる(図23)。  
[12]上記[7]において、前記第１セットの前に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位より低い第４電位(0V)とされる(図24)。  
[13]上記[7]において、前記第１セットの前に実行される第４セットのプログラム動作時において、前記第１ビット線は、前記センスアンプにより第４電圧が印加されることにより、前記第１電位及び第２電位より高い第４電位(VDD)とされる(図25)。  
[14]更に上記実施形態に係る半導体記憶装置は、電荷蓄積層を備えた第１乃至第３メモリセルと、  
前記第１メモリセルに接続された第１ビット線と、  
前記第２メモリセルに接続された第２ビット線と、  
前記第３メモリセルに接続された第３ビット線と、  
前記第１乃至第３メモリセルに電圧を印加するセンスアンプと  
を具備し、データの書き込み動作は、プログラム動作とベリファイ動作とのセット(プログラムループ)を繰り返し、  
前記書き込み動作のいずれかのセットにおいて、前記プログラム動作時には、前記センスアンプにより前記第１ビット線に第１電圧(VDD)が印加され、前記第２ビット線に前記第１電圧より小さい第２電圧(0V)が印加され、前記第３ビット線に前記第１電圧より小さく前記第２電圧より大きい第３電圧(Vmid)が印加される(図26)。  
[15]上記[14]において、前記第２ビット線は、前記書き込み動作の第１セットにおいて前記第２電圧(Vmid)が印加され、  
前記第１セットより前に実行される第２セットにおいて前記センスアンプにより前記第３電圧(Vmid)が印加され、  
前記第１セットの後に実行される第３セットにおいて前記センスアンプにより前記第１電圧(VDD)が印加される(図26: 1本のBLに着目した時、電位変化がVmid→0V→VDD)。  
[16]第5実施形態：図32  
上記実施形態に係る半導体記憶装置は、電荷蓄積層を備えた第１及び第２メモリセルと、  
前記第１メモリセルに接続された第１選択トランジスタと、  
前記第２メモリセルに接続された第２選択トランジスタと、  
前記第１及び第２選択トランジスタに接続された第１ビット線と  
を具備し、前記第１メモリセルへのデータの書き込み動作は、それぞれがプログラム動作とベリファイ動作とを含む第１及び第２書き込み動作を含み(初期ループと終盤ループ)、  
前記第１書き込み動作のプログラム動作時において、前記第１選択トランジスタ(選択ストリングユニット)のゲート電位は第１電位(2.5V in 図8)とされ、前記第２選択トランジスタ(非選択ストリングユニット)のゲート電位は前記第１電位より小さい第２電位(0V in 図8)とされ、  
前記第１書き込み動作後の前記第２書き込み動作のプログラム動作時において、前記第１選択トランジスタのゲート電位は前記第２電位より高い第３電位(2.5V in 図32)とされ、前記第２選択トランジスタのゲート電位は前記第２電位(0V)より高く、前記第１電位及び第３電位(2.5V)より低い第４電位(1V in 図32)とされる。  
[17]上記[16]において、前記第２電位(0V)及び前記第４電位(1V)は、前記第１選択トランジスタをオフ状態とさせる。  
[18]上記[16]において、前記プログラム動作時において、前記第１ビット線の電位と、前記第２及び前記第４電位(0V, 1V)との電位差は、前記第１選択トランジスタの閾値よりも小さい(ST1: cut-off)。  
[19]上記[16]において、前記第１書き込み動作ではＮ個のメモリセルが書き込み禁止状態とされ、  
前記第２書き込み動作ではＭ個のメモリセルが書き込み禁止状態とされ、  
Ｎは１以上の自然数であり、Ｍは２以上の自然数であり、  
Ｍ＞Ｎである。  
[20]第4実施形態：図27-28  
更に、上記実施形態に係る半導体記憶装置は、電荷蓄積層を備えた第１メモリセルと、  
前記第１メモリセルに接続された第１ビット線と  
を具備し、前記第１メモリセルへのデータの書き込み動作は、それぞれがプログラム動作とベリファイ動作とを含む第１乃至第４書き込み動作(ループ回数1,7,11,17 in 図28)を含み、  
前記第１書き込み動作のプログラム動作時において(ループ回数1 in 図28)、前記第１ビット線の電位は第１電位(0V in 図28)とされ、  
前記第１書き込み動作後の第２書き込み動作のプログラム動作時において(ループ回数7 in 図28)、前記第１ビット線の電位は前記第１電位より高い第２電位(VDD in 図28)とされ、  
前記第２書き込み動作後の第３書き込み動作のプログラム動作時において(ループ回数11 in 図28)、前記第１ビット線の電位は前記第２電位よりも低い第３電位(0V in 図28)とされ、  
前記第３書き込み動作後の第４書き込み動作のプログラム動作時において(ループ回数17 in 図28)、前記第１ビット線の電位は前記第１電位及び第３電位より高い第４電位(VDD in 図28)とされる。  
[21]上記[20]において、前記第１電位及び第３電位(0V)は、前記第１メモリセルに対するデータプログラムを許容し、  
前記第２電位及び第４電位(VDD)は、前記第１メモリセルに対するデータプログラムを禁止する。  
[22]上記[20]において、前記第１メモリセルと前記第１ビット線との間に接続された第１選択トランジスタ(ST1)を更に備え、  
前記第１ビット線の電位が前記第１電位または第３電位(0V)とされた際には、前記第１選択トランジスタはオン状態とされ、  
前記第１ビット線の電位が前記第２電位または第４電位(VDD)とされた際には、前記第１選択トランジスタはカットオフ状態となる。  
[23]上記[20]において、前記第１メモリセルと前記第１ビット線との間に接続された第１選択トランジスタ(ST1)を更に備え、  
前記プログラム動作時において、前記第１選択トランジスタのゲートの電位は第５電位(2.5V in 図5)とされ、  
前記第１電位及び第３電位(0V)と前記第５電位との電位差は、前記第１選択トランジスタの閾値よりも大きく(ST1: on)、  
前記第２電位及び第４電位(VDD)と前記第５電位との電位差は、前記第１選択トランジスタの閾値よりも小さい(ST1: cut-off)。  
[24]上記[20]において、前記第１電位と前記第３電位とは等しく(0V)、  
前記第２電位と前記第４電位とは等しい(VDD)。
【０１６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６７】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…制御回路、１０…半導体基板、１１〜１４…導電層、１５〜１７…絶縁膜、１８、２１、２４…金属配線層、１９、２２…不純物拡散層、２０、２３…コンタクトプラグ
【図１】
2017111847.tif 000003
【図２】
2017111847.tif 000004
【図３】
2017111847.tif 000005
【図４】
2017111847.tif 000006
【図５】
2017111847.tif 000007
【図６】
2017111847.tif 000008
【図７】
2017111847.tif 000009
【図８】
2017111847.tif 000010
【図９】
2017111847.tif 000011
【図１０】
2017111847.tif 000012
【図１１】
2017111847.tif 000013
【図１２】
2017111847.tif 000014
【図１３】
2017111847.tif 000015
【図１４】
2017111847.tif 000016
【図１５】
2017111847.tif 000017
【図１６】
2017111847.tif 000018
【図１７】
2017111847.tif 000019
【図１８】
2017111847.tif 000020
【図１９】
2017111847.tif 000021
【図２０】
2017111847.tif 000022
【図２１】
2017111847.tif 000023
【図２２】
2017111847.tif 000024
【図２３】
2017111847.tif 000025
【図２４】
2017111847.tif 000026
【図２５】
2017111847.tif 000027
【図２６】
2017111847.tif 000028
【図２７】
2017111847.tif 000029
【図２８】
2017111847.tif 000030
【図２９】
2017111847.tif 000031
【図３０】
2017111847.tif 000032
【図３１】
2017111847.tif 000033
【図３２】
2017111847.tif 000034