(57)【要約】【課題】縦型ＭＩＳＦＥＴの提供【解決手段】Ｓｉ基板１上に一部に導電膜３が埋め込まれた絶縁膜２が設けられ、絶縁膜２上に絶縁膜（４、６）により絶縁分離されたＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層５上に幅が狭い柱状構造のＳｉ層（第２の半導体層）９が設けられ、Ｓｉ層５の不純物領域１４及びＳｉ層９の下部の不純物領域（１４、１５）を包囲する導電体７からなるソース領域が設けられ、Ｓｉ層９の上部の不純物領域（１６、１７）を包囲する導電体８からなるドレイン領域が設けられ、Ｓｉ層９の中間部にチャネル領域が設けられ、Ｓｉ層９の中間部の側面にゲート酸化膜１１を介して横方向ゲート電極配線１３を有する包囲型ゲート電極１２が設けられ、ソース領域には下層配線３が、ドレイン領域及び包囲型ゲート電極１２には上層配線２４が接続されている縦型ＭＩＳＦＥＴ。【選択図】図１
2017117962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第１の半導体層と、前記第１の半導体層上に選択的に設けられた柱状構造の第２の半導体層と、前記第１の半導体層に設けられた第１の不純物領域及び前記第２の半導体層の下部に設けられた第２の不純物領域を包囲する構造に設けられた第１の導電体からなるソース領域（あるいはドレイン領域）と、前記第２の半導体層の上部に設けられた第３の不純物領域を包囲する構造に設けられた第２の導電体からなるドレイン領域（あるいはソース領域）と、前記第２の半導体層の中間部に設けられたチャネル領域と、前記第２の半導体層の中間部の側面にゲート絶縁膜を介して、前記第１の導電体及び前記第２の導電体間に絶縁されて設けられた包囲型ゲート電極と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを備えてなることを特徴とする半導体装置。
【請求項２】
前記第２の不純物領域を包囲する前記第１の導電体の幅と前記第３の不純物領域を包囲する前記第２の導電体の幅が等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層の側面からの長さを一致させて前記第１の導電体及び前記第２の導電体が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の導電体が配線体の一部をなしていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ソース領域（あるいはドレイン領域）への接続は前記第１の半導体層の下面に設けられた配線体によりなされ、前記ドレイン領域（あるいはソース領域）への接続は前記第２の半導体層の上面に設けられた配線体によりなされ、前記包囲型ゲート電極への接続は前記包囲型ゲート電極の側面に設けられた配線体によりなされていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に絶縁膜を介して第１の半導体層が選択的に設けられ、前記第１の半導体層上に、第１の導電体、第１の絶縁膜及び第２の導電体が積層された半導体装置において、選択的に形成された第１のフォトレジストをマスク層として、前記第２の導電体、前記第１の絶縁膜及び前記第１の導電体を順次異方性ドライエッチングして前記第１の半導体層の一部表面を露出する開孔部を形成する工程と、前記第１のフォトレジストを除去し、露出した前記第１の半導体層から前記開孔部を埋める第２の半導体層をエピタキシャル成長する工程をおこなって後、形成された前記第２の半導体層及びその周囲を覆う第２のフォトレジストをマスク層として、前記第２の導電体、前記第１の絶縁膜及び前記第１の導電体を順次異方性ドライエッチングすることにより、前記第２の半導体層の下部側面及び上部側面をそれぞれ包囲する前記第１及び第２の導電体の製造方法。
【請求項７】
半導体基板上に絶縁膜を介して第１の半導体層が選択的に設けられ、前記第１の半導体層上に、第１の導電体、第１の絶縁膜及び第２の導電体が積層された半導体装置において、前記第２の導電体上に第２の絶縁膜を成長し、選択的に形成されたフォトレジストをマスク層として、前記第２の絶縁膜を異方性ドライエッチングして第１の開孔部を形成する工程と、前記フォトレジストを除去して後、前記第１の開孔部の前記第２の絶縁膜の側壁にマスク材を形成し、前記第１の開孔部内に小さい第２の開孔部を形成する工程とをおこない、前記マスク材をマスク層として、前記第２の開孔部直下の前記第２の導電体、前記第１の絶縁膜及び前記第１の導電体を順次異方性ドライエッチングして前記第１の半導体層の一部表面を露出し、露出した前記第１の半導体層から前記開孔部を埋める第２の半導体層をエピタキシャル成長することにより、柱状構造の第２の半導体層を形成し、前記第１の開孔部外の前記第２の絶縁膜、前記第２の導電体、前記第１の絶縁膜及び前記第１の導電体を順次異方性ドライエッチングすることにより、前記第２の半導体層の下部側面及び上部側面をそれぞれ側面から同じ長さを有して包囲する前記第１及び第２の導電体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３３は本出願人により以前に出願された従来の半導体装置の模式側断面図で、シリコン基板を使用し、選択的３段階エピタキシャル成長法（ＳＴＥ）により形成した横（水平）方向エピタキシャルシリコン層及び縦（垂直）方向エピタキシャルシリコン層からなるＳＯＩ基板に形成した縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２はＳＯＩ用兼素子分離領域のシリコン酸化膜、５３はｐ型の横（水平）方向エピタキシャルシリコン層、５４は素子分離領域形成用の埋め込み絶縁膜、５５はシリコン酸化膜、５６はシリコン窒化膜、５７はｐ型の縦（垂直）方向エピタキシャルシリコン層、５８はｎ＋型ソース領域、５９はｎ型ドレイン領域、６０はｎ＋型ドレイン領域、６１はゲート酸化膜、６２はゲート電極、６３はゲート電極配線形成用のマスク層、６４は燐珪酸ガラス（ＰＳＧ）膜、６５はシリコン窒化膜、６６はシリコン酸化膜、６７はエッチングストッパー膜、６８はバリアメタル、６９は導電プラグ、７０は層間絶縁膜、７１はバリアメタル、７２はＣｕ配線、７３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上にシリコン酸化膜５２を介して、ｐ型の横（水平）方向エピタキシャルシリコン層５３が設けられ、このｐ型の横方向エピタキシャルシリコン層５３は素子分離領域形成用の埋め込み絶縁膜５４及びＳＯＩ用兼素子分離領域のシリコン酸化膜５２により、島状に絶縁分離されている。この絶縁分離されたｐ型の横方向エピタキシャルシリコン層５３上に選択的にｐ型の縦（垂直）方向エピタキシャルシリコン層５７が設けられ、このｐ型の縦方向エピタキシャルシリコン層５７の上部にはｎ＋型ドレイン領域６０及びｎ型ドレイン領域５９が設けられ、ｐ型の横方向エピタキシャルシリコン層５３全体及びｐ型の縦方向エピタキシャルシリコン層５７の下部にはｎ＋型ソース領域５８が設けられ、ｐ型の縦方向エピタキシャルシリコン層５７の側面にはゲート酸化膜６１を介してゲート電極６２が設けられ、ｎ＋型ドレイン領域６０、ｎ＋型ソース領域５８及びゲート電極６２には、それぞれバリアメタル６８を有する導電プラグ６９を介してバリアメタル７１を有するＣｕ配線７２が接続されているＳＯＩ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
したがって、貼り合わせＳＯＩ構造の半導体基板（シリコンウエハーコストが高い）を使用することなく、あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板（プロセス時間の増大によるコスト高）を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をＳＯＩ基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能であった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができた。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることが可能であった。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することも可能であった。
しかしチャネル領域に対向する領域のみにゲート電極を形成できなかったため、比較的浮遊容量が大きかったので、高速化が難しかった。
また柱状構造の縦方向エピタキシャル半導体層にチャネル領域、ドレイン領域及びソース領域（ソース領域の一部は延在して横方向エピタキシャル半導体層にも形成）を形成するため、縦方向エピタキシャル半導体層の幅を狭く形成すればドレイン領域の抵抗が増大すること及びドレイン領域に接続する配線体のコンタクト抵抗が増大することから高速化に難があったこと、逆に縦方向エピタキシャル半導体層を完全空乏化させる範囲で、幅を広げれば、キャリアの散乱が大きくなり、移動度が低下するため、やはり高速化が難しかったこと等より、現状においても高速化が難しく、さらに高集積化させた場合、さらなる高速化に対応できる技術が見当たらなかったことである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ほぼチャネル領域のすべてに対向して、微細な包囲構造のゲート電極およびゲート電極配線を形成できなかったため、浮遊容量を低減できなかったこと。
（２）ソースドレイン領域の抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（３）ドレイン領域（あるいはソース領域）への配線体のコンタクト抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（４）キャリア（電子）の散乱が極めて小さく、移動度を向上させた完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、微細なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び低電力化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第１の半導体層と、前記第１の半導体層上に選択的に設けられた柱状構造の第２の半導体層と、前記第１の半導体層に設けられた第１の不純物領域及び前記第２の半導体層の下部に設けられた第２の不純物領域を包囲する構造に設けられた第１の導電体からなるソース領域（あるいはドレイン領域）と、前記第２の半導体層の上部に設けられた第３の不純物領域を包囲する構造に設けられた第２の導電体からなるドレイン領域（あるいはソース領域）と、前記第２の半導体層の中間部に設けられたチャネル領域と、前記第２の半導体層の中間部の側面にゲート絶縁膜を介して、前記第１の導電体及び前記第２の導電体間に絶縁されて設けられた包囲型ゲート電極と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用し、単結晶半導体層の成長が容易な、選択エピタキシャル半導体層成長技術を利用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、第２の半導体層の中間部の側面にゲート酸化膜を介して包囲する構造の包囲型ゲート電極を設け、第２の半導体層の下部に導電体により側面を包囲されたソース領域を形成し、延在して第１の半導体層にもソース領域を形成し、第２の半導体層の上部に導電体により側面を包囲されたドレイン領域を形成し、第２の半導体層の中間部にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第２の半導体層の中間部に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また第２の半導体層の中間部の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また導電体により側面を包囲された構造のドレイン領域あるいはソース領域を形成できるため、ソースドレイン領域の抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域の直上あるいは幅の広い、導電体により側面を包囲されたソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する幅の狭い第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、ソース領域及びドレイン領域をそれぞれ包囲する導電体、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また不純物からなるソース領域あるいはドレイン領域を包囲する導電体を配線体として利用することも可能で、配線の自由度を増すことができることによる高集積化を可能にすることもできる。
また不純物からなるソース領域あるいはドレイン領域をサリサイド層（いわゆるメタルソースドレイン）に形成することも可能で、さらなる高速化を達成することもできる。
またＳＯＩ構造を形成することなく、半導体基板に直接本構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。
本発明者は当該技術を，導電体に包囲された積層３領域を有する絶縁膜上の縦型のＭＩＳ電界効果トランジスタ（ｖｅｒｔｉｃａｌ  ＭＩＳＦＥＴ  ｗｉｔｈ  Ａｃｃｕｍｕｌａｔｅｄ  Ｔｒｉｐｌｅ  Ｒｅｇｉｏｎｓ  Ｓｕｒｒｏｕｎｄｅｄ  ｂｙ  Ｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と命名し、以後ＡＴＲＳＣ（エーティアールエスシー）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図
【図２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図３】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１３】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図１９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図２０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図２１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図
【図２２】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２３】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２４】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２５】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２６】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２７】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２８】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図
【図２９】本発明の半導体装置における第２の実施例の模式側断面図
【図３０】本発明の半導体装置における第３の実施例の模式側断面図
【図３１】本発明の半導体装置における第４の実施例の模式側断面図
【図３２】本発明の半導体装置における第５の実施例の模式側断面図
【図３３】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなるＳｉ基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャルＳｉ層の選択成長による第１及び第２の半導体層の形成。
（２）第２の半導体層の下部側面及び第２の半導体層上部側面を、それぞれ包囲する導電体の形成。
（３）上下の導電体間の第２の半導体層の中間部側面を、ゲート絶縁膜を介して包囲する包囲型ゲート電極の埋め込み形成。
（４）それぞれ導電体に包囲された第２の半導体層下部及び上部への不純物ソース領域あるいはドレイン領域の形成。
（５）埋め込み包囲型ゲート電極の側面の一部及びゲート電極配線形成用の導電体パッドを接続するゲート電極配線の選択形成。
等の技術を使用し、
半導体基板上に絶縁膜が設けられ、絶縁膜上に第１の半導体層が選択的に設けられ、第１の半導体層上に幅の狭い柱状構造の第２の半導体層が選択的に設けられ、第２の半導体層の下部側面を包囲する導電体が設けられ、第２の半導体層の中間部側面を、ゲート絶縁膜を介して包囲する包囲型ゲート電極が設けられ、第２の半導体層の上部側面を包囲する導電体が設けられ、第１の半導体層及び導電体に包囲された第２の半導体層の下部にソース領域（あるいはドレイン領域）が設けられ、導電体に包囲された第２の半導体層の上部にドレイン領域（あるいはソース領域）が設けられ、第２の半導体層の中間部にチャネル領域が設けられ、包囲型ゲート電極の側面の一部及びゲート電極配線形成用の導電体パッドを接続するゲート電極配線が選択形成され、包囲型ゲート電極、ソース領域及びドレイン領域にそれぞれ配線体が設けられている縦型（垂直方向動作）のＭＩＳ電界効果トランジスタからなる半導体装置を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２８は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図２１は第１の製造方法の工程断面図、図２２〜図２８は第２の製造方法の工程断面図の一部である。
【００１０】
図１はシリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１００ｎｍ程度の導電膜（ＷＳｉ、下層配線）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）、６は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、７は５０ｎｍ程度のソース領域の包囲型導電体（ＷＳｉ）、８は９０ｎｍ程度のドレイン領域の包囲型導電体（ＷＳｉ）、９は１８０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）、１０は５０ｎｍ程度のゲート電極配線形成用の導電体パッド（ＷＳｉ）、１１は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１２は３０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１３は横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）、１４は１０２０ｃｍ−３程度のｎ＋型ソース領域、１５は５×１０１７ｃｍ−３程度のｎ型ソース領域、１６は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１７は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１８は５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１９は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２０は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２１は導電プラグ（Ｗ）、２２は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２３は１０ｎｍ程度のバリアメタル（ＴａＮ）、２４は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２５は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
同図においては、ｐ型のシリコン基板1上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部には導電膜（ＷＳｉ、下層配線）３が平坦に埋め込まれ、シリコン酸化膜（ＳｉＯ２）２及び導電膜（ＷＳｉ、下層配線）３上には、底部の一部を導電膜（ＷＳｉ、下層配線）３に接してｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層（第１の半導体層）５はシリコン窒化膜（Ｓｉ３Ｎ４）４及び埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）６により島状に絶縁分離されている。Ｓｉ層（第１の半導体層）５上には、極めて狭い幅のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）９が選択的に設けられ、Ｓｉ層（第２の半導体層）９の下部には、導電体７により側面を包囲されたｎ＋型及びｎ型ソース領域（１４、１５）が設けられ、延在してＳｉ層（第１の半導体層）５にもｎ＋型ソース領域１４が設けられ、Ｓｉ層（第２の半導体層）９の中間部には、側面をゲート酸化膜（ＳｉＯ２）１１を介して包囲する構造の包囲型ゲート電極（ＷＳｉ）１２が設けられ、チャネル領域を形成し、Ｓｉ層（第２の半導体層）９の上部には、導電体８により側面を包囲されたｎ型及びｎ＋型ドレイン領域（１６、１７）が設けられ、また包囲型ゲート電極（ＷＳｉ）１２の一部側面とゲート電極配線形成用の導電体（ＷＳｉ）１０上面には横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）１３が設けられ、ｎ＋型ソース領域１４が設けられたＳｉ層（第１の半導体層）５の下面には導電膜（ＷＳｉ、下層配線）３が接続され、ｎ＋型ドレイン領域１７が設けられたＳｉ層（第２の半導体層）９の上部と包囲型ゲート電極に接続されたゲート電極配線１３の上面にはそれぞれバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４が接続されているＳＯＩ構造の縦型（垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
【００１２】
したがって、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、第２の半導体層の中間部の側面にゲート酸化膜を介して包囲する構造の包囲型ゲート電極を設け、第２の半導体層の下部に導電体により側面を包囲されたソース領域を形成し、延在して第１の半導体層にもソース領域を形成し、第２の半導体層の上部に導電体により側面を包囲されたドレイン領域を形成し、第２の半導体層の中間部にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第２の半導体層の中間部に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また第２の半導体層の中間部の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また導電体により側面を包囲された構造のドレイン領域あるいはソース領域を形成できるため、ソースドレイン領域の抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域の直上あるいは幅の広い、導電体により側面を包囲されたソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する幅の狭い第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、ソース領域及びドレイン領域をそれぞれ包囲する導電体、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について、図２〜図２１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１４】
図２
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２を１００ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１５】
図３
次いで化学気相成長により、１００ｎｍ程度の導電膜（ＷＳｉ）３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、開孔部に導電膜（ＷＳｉ）３を平坦に埋め込み下層配線体を形成する。
【００１６】
図４
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図５
次いで露出したｐ型のシリコン基板１上に５５０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層２６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２６を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２７を成長する。
【００１８】
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２６の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図７
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２６の側面からｐ型の横（水平）方向エピタキシャルＳｉ層５（第１の半導体層）を成長し、開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
【００２０】
図８
次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。次いでシリコン酸化膜（ＳｉＯ２）２８及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２７及び縦（垂直）方向エピタキシャルＳｉ層２６を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
【００２１】
図９
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）６を成長する。次いで横（水平）方向エピタキシャルＳｉ層５の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）６及びシリコン酸化膜（ＳｉＯ２）２８を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）６を開孔部（最大幅は１００ｎｍ程度）に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００２２】
図１０
次いで化学気相成長により、５０ｎｍ程度の導電体（ＷＳｉ）７を成長する。次いで化学気相成長により、４０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２９を成長する。次いで化学気相成長により、９０ｎｍ程度の導電体（ＷＳｉ）８を成長する。
【００２３】
図１１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、導電体（ＷＳｉ）８、シリコン酸化膜（ＳｉＯ２）２９及び導電体（ＷＳｉ）７を順次異方性ドライエッチングし、横（水平）方向エピタキシャルＳｉ層５の表面の一部を露出する微細な開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２４】
図１２
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）を成長する。次いで化学的機械研磨（ＣＭＰ）し、導電体（ＷＳｉ）８の平坦面より突出したエピタキシャルＳｉ層９を平坦化する。
【００２５】
図１３
次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、導電体（ＷＳｉ）８及びシリコン酸化膜（ＳｉＯ２）２９を順次異方性ドライエッチングする。
【００２６】
図１４
次いで第１のレジスト（図示せず）はそのままにして、露光描画装置による通常のリソグラフィー技術を利用し、第２のレジスト（図示せず）を第１のレジスト（図示せず）の近くに設け、第１及び第２のレジスト（図示せず）をマスク層として、導電体（ＷＳｉ）７を異方性ドライエッチングする。こうして上部を導電体（ＷＳｉ）８に包囲され、中間部をシリコン酸化膜（ＳｉＯ２）２９に包囲され、下部を導電体（ＷＳｉ）７に包囲された構造の縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を形成する。次いで第１及び第２のレジスト（図示せず）を除去する。
【００２７】
図１５
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いでＳｉ層９（第２の半導体層）に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、Ｓｉ層９（第２の半導体層）の濃度を制御する。次いでＳｉ層９（第２の半導体層）及びＳｉ層５（第１の半導体層）にｎ型ソースドレイン領域形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いで残されたシリコン酸化膜（ＳｉＯ２）２９を等方性ドライエッチングし、導電体（ＷＳｉ）７と導電体（ＷＳｉ）８間に空孔部を形成する。この際、イオン注入用のシリコン酸化膜（ＳｉＯ２）（図示せず）もエッチング除去される。
【００２８】
図１６
次いで化学気相成長により、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いで化学気相成長により、３０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いでタングステンシリサイド膜（ＷＳｉ）を全面異方性ドライエッチングし、ゲート酸化膜（ＳｉＯ２）１１を介して、導電体（ＷＳｉ）７と導電体（ＷＳｉ）８間の空孔部にタングステンシリサイド膜（ＷＳｉ）を埋め込み、包囲型ゲート電極（ＷＳｉ）１２を形成する。
【００２９】
図１７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ゲート電極配線形成用の導電体パッド（ＷＳｉ）１０上に形成されたゲート酸化膜（ＳｉＯ２）１１を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００３０】
図１８
次いで選択化学気相成長により、露出している包囲型ゲート電極（ＷＳｉ）１２の側面及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０の上面にタングステンシリサイド膜（ＷＳｉ）を選択成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）を異方性ドライエッチングし、ゲート電極配線１３を形成する。
【００３１】
図１９
次いで化学気相成長により、５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、不純物を拡散させて、Ｓｉ層９（第２の半導体層）の上部にｎ＋型ドレイン領域１７及びｎ型ドレイン領域１６を、対向してＳｉ層９（第２の半導体層）の下部にｎ型ソース領域１５及びｎ＋型ソース領域１４を、延在してＳｉ層５（第１の半導体層）にｎ＋型ソース領域１４を形成する。
【００３２】
図２０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１９、ＰＳＧ膜１８及びゲート酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３３】
図２１
次いで化学気相成長により、バリアメタルとなるＴｉＮ２０を成長する。次いで化学気相成長により、タングステン（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を形成する。
【００３４】
図１
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２２を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１９がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２３を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長し、本願発明のＡＴＲＳＣ構造の半導体装置を完成する。
【００３５】
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について図２２〜図２８を参照して説明する。
第１の実施例の第１の製造方法に示される図２〜図１０の工程をおこなった後、次の図２２の工程をおこなう。
【００３６】
図２２
次いで化学気相成長により、４０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３０を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００３７】
図２３
次いで化学気相成長により、４０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１を全面異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）３０の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）３１を残す。
【００３８】
図２４
次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）３０をマスク層として、導電体（ＷＳｉ）８を異方性ドライエッチングする。連続してシリコン窒化膜（Ｓｉ３Ｎ４）３１をマスク層として、シリコン酸化膜（ＳｉＯ２）２９及び導電体（ＷＳｉ）７を順次異方性ドライエッチングする。その際、シリコン酸化膜（ＳｉＯ２）３０及びシリコン酸化膜（ＳｉＯ２）３０直下の導電体（ＷＳｉ）８も順次エッチング除去される。次いで露出したシリコン酸化膜（ＳｉＯ２）２９を異方性ドライエッチングする。
【００３９】
図２５
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）を成長する。
【００４０】
図２６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、シリコン窒化膜（Ｓｉ３Ｎ４）３１及びＳｉ層９（第２の半導体層）をマスク層として、導電体（ＷＳｉ）７を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００４１】
図２７
次いで化学気相成長により、１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３２を成長する。次いで化学的機械研磨（ＣＭＰ）し、導電体（ＷＳｉ）８の平坦面より上に成長したＳｉ層９、シリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）３２を除去し、平坦化する。
【００４２】
図２８
次いで残されたシリコン酸化膜（ＳｉＯ２）３２を異方性ドライエッチングする。こうして上部を導電体（ＷＳｉ）８に包囲され、中間部をシリコン酸化膜（ＳｉＯ２）２９に包囲され、下部を導電体（ＷＳｉ）７に包囲された構造の縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を形成する。
【００４３】
次いで第１の製造方法の図１５〜図２１及び図１をおこない、本願発明のＡＴＲＳＣ構造の半導体装置を完成する。
【００４４】
第２の製造方法においては、第１の製造方法に比較し、やや製造工程は複雑になるが、Ｓｉ層９（第２の半導体層）に自己整合して導電体７及び導電体８を形成することができ、より特性の安定したＭＩＳ電界効果トランジスタを得ることが可能である。
【実施例２】
【００４５】
図２９は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２５は図１と同じ物を示している。
同図においては、横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）１３上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成せずに、ゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を延在させ配線体として使用していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また配線の自由度を増すことが可能である。
【実施例３】
【００４６】
図３０は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜２５は図１と同じ物を示している。
同図においては、ソース領域への接続として下層配線体３を形成せずに、ソース領域の包囲型導電体（ＷＳｉ）７を延在させ、一部上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、集積度はやや低下するが、工程の簡略化が可能である。
【実施例４】
【００４７】
図３１は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２５は図１と同じ物を、３３はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ドレイン領域の包囲型導電体（ＷＳｉ）８により包囲されたＳｉ層（第２の半導体層）９の上部及びソース領域の一部を形成するＳｉ層（第１の半導体層）５の上部の一部にサリサイド層（ＣｏＳｉ２）３３が形成され、いわゆるメタルソースドレインを形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またソースドレイン領域の抵抗をさらに低減できるため、より高速化が可能である。
【実施例５】
【００４８】
図３２は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、７〜２５は図１と同じ物を、３４はトレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、３５はｐ＋型チャネルストッパー領域を示している。
同図においては、ＳＯＩ構造に形成されずにシリコン基板１に直接ソース領域の包囲型導電体（ＷＳｉ）７に包囲されたＳｉ層（第２の半導体層）９が形成されていること、底部にｐ＋型チャネルストッパー領域を有するトレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）３４により素子分離がなされていること及びシリコン基板１の表面に形成された不純物ソース領域上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ソース領域の接合容量の低減及びソース領域の微細化以外の第１の実施例と同様の効果を得ることができ、また工程の簡略化が可能である。
【００４９】
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板に限らず、化合物半導体基板を使用し、化合物半導体層を成長させてもよい。
また単結晶半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、不純物ソース領域及び不純物ドレイン領域を包囲する導電体として、同じ材料からなる導電体を形成しているが、異なる材料からなる導電体を形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電体等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべては縦方向エピタキシャル半導体層の上部にドレイン領域を形成し、下部及び横方向エピタキシャル半導体層にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００５０】
本願発明は、特に極めて高速で、高集積なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタに利用できる可能性がある。
【符号の説明】
【００５１】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    下層配線（ＷＳｉ）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
６    埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
７    ソース領域の包囲型導電体（ＷＳｉ）
８    ドレイン領域の包囲型導電体（ＷＳｉ）
９    ｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）
１０  ゲート電極配線形成用の導電体パッド（ＷＳｉ、ソース領域の包囲型導電体７と同じ物）
１１  ゲート酸化膜（ＳｉＯ２）
１２  包囲型ゲート電極（ＷＳｉ）
１３  横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）
１４  ｎ＋型ソース領域
１５  ｎ型ソース領域
１６  ｎ型ドレイン領域
１７  ｎ＋型ドレイン領域
１８  燐珪酸ガラス（ＰＳＧ）膜
１９  シリコン窒化膜（Ｓｉ３Ｎ４）
２０  バリアメタル（ＴｉＮ）
２１  導電プラグ（Ｗ）
２２  層間絶縁膜（ＳｉＯＣ）
２３  バリアメタル（ＴａＮ）
２４  Ｃｕ配線（Ｃｕシード層含む）
２５  バリア絶縁膜（Ｓｉ３Ｎ４）
２６  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２７  選択化学気相成長導電膜（Ｗ）
２８  シリコン酸化膜（ＳｉＯ２）
２９  シリコン酸化膜（ＳｉＯ２）
３０  シリコン酸化膜（ＳｉＯ２）
３１  シリコン窒化膜（Ｓｉ３Ｎ４）
３２  シリコン酸化膜（ＳｉＯ２）
３３  サリサイド層（ＣｏＳｉ２）
３４  トレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
３５  ｐ＋型チャネルストッパー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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