(57)【要約】      （修正有）【課題】性能を向上させた半導体装置を提供する。【解決手段】基体ＳＢ１と、基体上に形成された多結晶シリコン層ＰＳと、多結晶シリコン層上に形成された絶縁層ＢＯＸと、絶縁層上に形成された半導体層Ｌ１と、を有するＳＯＩ基板ＳＢの半導体層Ｌ１に光導波路ＷＯ１、ＷＯ２、ＷＯ３を設ける。このように、絶縁層ＢＯＸの下に多結晶シリコン層ＰＳを配置することで、絶縁層ＢＯＸを薄くすることができる。多結晶シリコン層ＰＳは、複数のグレイン（単結晶Ｓｉよりなる粒子の塊）を有するため、絶縁層ＢＯＸを超えて光のしみだしが生じた場合でも、光の反射（拡散）を抑制することができる。また、絶縁層ＢＯＸの下に多結晶シリコン層ＰＳを配置することで、絶縁層ＢＯＸを薄くすることができ、基板の歪みを抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体と、
前記基体上に形成された多結晶シリコン層と、
前記多結晶シリコン層上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された光導波路と、を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記光導波路の両側に配置され、前記半導体層に形成された第１半導体部および第２半導体部を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記多結晶シリコン層は、前記光導波路、前記第１半導体部および前記第２半導体部の下方に配置されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記多結晶シリコン層は、前記光導波路の下方に配置され、前記第１半導体部および前記第２半導体部の下方に配置されていない、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記光導波路の下方の前記絶縁層の膜厚は、前記第１半導体部および前記第２半導体部の下方の前記絶縁層の膜厚より小さい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体層に形成され、第１導電型である第３半導体部と、
前記第３半導体部上に形成され、前記第１導電型と逆導電型である第２導電型である第４半導体部と、を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体層は、Ｓｉよりなり、
前記第４半導体部は、Ｇｅよりなる、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記多結晶シリコン層は、前記光導波路および前記第３半導体部の下方に配置されている、半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記多結晶シリコン層は、前記光導波路の下方に配置され、前記第３半導体部の下方に配置されていない、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記光導波路の下方の前記絶縁層の膜厚は、前記第３半導体部の下方の前記絶縁層の膜厚より小さい、半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記多結晶シリコン層は、前記光導波路の下方に配置され、
前記第３半導体部の下方には、前記多結晶シリコン層と同層に位置する単結晶シリコン層が配置されている、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記多結晶シリコン層の膜厚は、前記単結晶シリコン層の膜厚と同程度である、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記多結晶シリコン層の膜厚は、前記単結晶シリコン層の膜厚より小さい、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記単結晶シリコン層の下に前記多結晶シリコン層が配置されている、半導体装置。
【請求項１５】
基体と、
前記基体上に形成されたアモルファスシリコン層と、
前記アモルファスシリコン層上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された光導波路と、を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、光導波路を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、光デバイスと電子デバイスとの間をシリコンを材料とした光導波路を用いた光回路により接続する技術である。このように光デバイスと電子デバイスとを光回路を用いて接続し、これらを実装した半導体装置は、光通信用モジュールと呼ばれる。
【０００３】
このような半導体装置の中には、光信号用の伝送線路として、基体上に絶縁層を介して形成された半導体層からなる光導波路と、光導波路を覆うように形成された絶縁膜と、を有するものがある。このとき、光導波路は、コア層として機能し、絶縁層および絶縁膜は、クラッド層として機能する。
【０００４】
特開２０１２−２７１９８号公報（特許文献１）には、基板上に形成された真性半導体の半導体層と、この半導体層の一部である光導波路と、を有する光半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２７１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコンを材料とする光導波路では、光導波路中を伝搬する光の一部が、波長程度の範囲で周囲にしみだしながら伝搬している。この光のしみだしによる伝搬損失を低減するために、光導波路の周囲（上下左右）は酸化シリコンからなる絶縁膜によって覆われている。
【０００７】
このため、いわゆるＳＯＩ基板を用いることで、光導波路の下側を厚い絶縁層で覆う構成が検討されている。
【０００８】
しかしながら、厚い絶縁層はその形成が困難であり、コスト高の要因となる。また、半導体装置の形成工程においては、厚い絶縁層の加工が困難となる。また、絶縁層が厚いと、基板の歪みが生じやすく、半導体装置の形成工程において、種々の不具合の要因となり得る。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、基体と、基体上に形成された多結晶シリコン層と、多結晶シリコン層上に形成された絶縁層と、絶縁層上に形成された半導体層と、半導体層に形成された光導波路と、を有する。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】比較例の半導体装置の構成を示す断面図である。
【図１２】実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。
【図１３】実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。
【図１４】実施の形態１のＳＯＩ基板の製造方法の第２例を示す断面図である。
【図１５】実施の形態１のＳＯＩ基板の製造方法の第２例を示す断面図である。
【図１６】実施の形態２の応用例１の半導体装置の構成を示す断面図である。
【図１７】実施の形態２の応用例１の半導体装置の構成を示す断面図である。
【図１８】実施の形態２の応用例１の半導体装置の構成を示す平面図である。
【図１９】応用例１のＳＯＩ基板の製造方法を示す断面図である。
【図２０】応用例１のＳＯＩ基板の製造方法を示す断面図である。
【図２１】実施の形態２の応用例２の半導体装置の構成を示す断面図である。
【図２２】応用例２のＳＯＩ基板の製造方法を示す断面図である。
【図２３】応用例２のＳＯＩ基板の製造方法を示す断面図である。
【図２４】実施の形態２の応用例３の半導体装置の構成を示す断面図である。
【図２５】応用例３のＳＯＩ基板の製造方法を示す断面図である。
【図２６】応用例３のＳＯＩ基板の製造方法を示す断面図である。
【図２７】他の実施の形態の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２０】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、半導体層からなる光導波路を有する半導体装置（光半導体装置）である。
【００２１】
図１に示すように、本実施の形態の半導体装置は、ＳＯＩ（Silicon on Insulator）基板ＳＢの領域ＡＲ１、ＡＲ２およびＡＲ３にそれぞれ形成された光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３とを有する。ＳＯＩ基板ＳＢは、基体ＳＢ１と、基体ＳＢ１上に形成された多結晶シリコン層（ポリシリコン層）ＰＳと、多結晶シリコン層ＰＳ上に形成された絶縁層（Buried Oxide）ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層Ｌ１と、からなる。
【００２２】
基体（支持基板ともいう）ＳＢ１としては、例えば、シリコン（Ｓｉ）の単結晶基板を用いることができる。例えば、面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のＳｉの単結晶基板を基体ＳＢ１として用いることができる。
【００２３】
多結晶シリコン層ＰＳは、例えば、基体ＳＢ１上に、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。多結晶シリコン層ＰＳの膜厚は、例えば１μｍ程度である。
【００２４】
絶縁層ＢＯＸとしては、例えば、酸化シリコン（ＳｉＯ２）膜を用いることができる。絶縁層ＢＯＸの膜厚は、例えば１〜１．５μｍ程度である。
【００２５】
この多結晶シリコン層ＰＳと絶縁層ＢＯＸとは、後述する光導波路（コア層）の周囲を覆うクラッド層ＣＬとして機能する。
【００２６】
以下に、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の各部について、構成を説明する。
【００２７】
＜光信号用伝送線路部＞
光信号用伝送線路部ＰＲ１は、領域ＡＲ１に形成されている（図１）。この領域ＡＲ１には、光導波路ＷＯ１が形成されている。光導波路ＷＯ１は、半導体層Ｌ１に形成されている。
【００２８】
具体的に、光導波路ＷＯ１は、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。なお、光導波路ＷＯ１には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ１は、真性半導体、すなわちｉ（intrinsic）型の領域からなる。光導波路ＷＯ１は、例えば、Ｘ方向にライン状（Ｘ方向に長辺を有する矩形状）に形成されている。
【００２９】
ここで、半導体層（例えば、シリコン）を材料とする光導波路では、光導波路中を伝搬する光の一部が、光の波長程度の範囲で周囲にしみだしながら伝搬しているところ、この光のしみだしは、光信号の伝搬損失を生じ得る。このような光信号の伝搬損失を低減するために、光導波路の周囲（上下左右）は、屈折率の低い層（ここでは、クラッド層ＣＬ）で覆う必要がある。このため、光導波路の上下には、例えば、厚い酸化シリコンが配置される。また、光導波路間は、光の干渉を防ぐため、例えば、５μｍ程度の間隔を確保する。光導波路間には、酸化シリコンが配置される。酸化シリコンの屈折率ｎは、１．４５程度である。
【００３０】
しかしながら、本実施の形態においては、絶縁層ＢＯＸの下に多結晶シリコン層ＰＳを配置することで、絶縁層ＢＯＸを薄くすることができる。多結晶シリコン層ＰＳは、複数のグレイン（単結晶Ｓｉよりなる粒子の塊）を有するため、絶縁層ＢＯＸを超えて光のしみだしが生じた場合でも、光の反射を抑制することができる。また、絶縁層ＢＯＸを超えて光のしみだし（浸透、エバネッセント）が生じた場合でも、グレイン間の隙間において、入射した光が乱反射し、光の反射（拡散）を抑制することができる。後述するように、絶縁層ＢＯＸを単層でクラッド層として用いた場合（図１１参照）には、絶縁層ＢＯＸを２〜３μｍの膜厚で形成する必要がある。このような、厚い絶縁層ＢＯＸを形成する場合には、長時間の酸化工程が必要であり、ＳＯＩ基板の形成に、時間とコストを要する。これに対し、本実施の形態においては、絶縁層ＢＯＸの下に多結晶シリコン層ＰＳを配置することで、絶縁層ＢＯＸを薄く、例えば、例えば１〜１．５μｍ程度の膜厚とすることができる。
【００３１】
また、厚い絶縁層ＢＯＸを設けた場合、膜応力が大きくなり、基板の歪みが生じやすい。これに対し、絶縁層ＢＯＸの一部を多結晶シリコン層ＰＳとすることで、絶縁層ＢＯＸによる膜応力を緩和することができ、基板の歪みを抑制することができる。このため、基板の歪みによる素子の破壊や露光不良を抑制することができる。
【００３２】
光導波路ＷＯ１上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３および保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜（ＳｉＯＮ膜）からなる。
【００３３】
＜光変調部＞
光変調部ＰＲ２は、領域ＡＲ２に形成されている（図１）。この領域ＡＲ２には、光の位相を変化させる素子が形成される。ここでは、一例としてｐｉｎ構造の素子について説明するが、これに限定されるものではない。
【００３４】
領域ＡＲ２には、光導波路ＷＯ２、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲが形成されている（図１）。これらにより、ｐｉｎ構造の素子（ｐｉｎ構造のダイオード）が構成される。
【００３５】
光導波路ＷＯ２は、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。光導波路ＷＯ２は、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
【００３６】
この光導波路ＷＯ２の両側には、半導体部（ＰＲ、ＮＲ）が設けられている。ここでは、光導波路ＷＯ２の一方の側（図１においては、左側）には、ｐ型の半導体部ＰＲが設けられている。また、光導波路ＷＯ２の他方の側（図１においては、右側）には、ｎ型の半導体部ＮＲが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ１の端部に、半導体部（ＰＲ、ＮＲ）が設けられている。なお、光導波路ＷＯ２には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ２は、真性半導体、すなわちｉ型の領域からなる。
【００３７】
このように、光導波路ＷＯ２と、その両側のｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲからなる構造部（ｐｉｎ構造のダイオード、リブ型の素子）を設けることにより、光の位相を変化させることができる。なお、ｐ型の半導体部ＰＲおよび後述するｎ型の半導体部ＮＲ上には、それぞれ、プラグ（図示せず）が形成されている。このプラグ（Ｐ１）には、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して電位が印加される。
【００３８】
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ２にキャリアが注入される。光導波路ＷＯ２にキャリアが注入されると、光導波路ＷＯ２においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ２における光の屈折率が変化する。光導波路ＷＯ２における光の屈折率が変化すると、光導波路ＷＯ２を進行する光の波長が変化するので、光導波路ＷＯ２を進行する過程で光の位相を変化させることができる。
【００３９】
ここで、上記構造部は、リブ型（凸型）に加工されている。光導波路ＷＯ２は、ｐ型の半導体部ＰＲおよび後述するｎ型の半導体部ＮＲより厚い膜厚Ｔ１の半導体層Ｌ１からなる。これに対し、ｐ型の半導体部ＰＲは、ｐ型の不純物を含有した膜厚Ｔｐの半導体層Ｌ１からなる。また、ｎ型の半導体部ＮＲは、ｎ型の不純物を含有した膜厚Ｔｐの半導体層Ｌ１からなる。即ち、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐより大きい。また、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎより大きい。Ｔ１＞Ｔｐ≒Ｔｎの関係にある。
【００４０】
光導波路ＷＯ３は、光導波路ＷＯ２と同様に、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。光導波路ＷＯ３も、光導波路ＷＯ２と同様に、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
【００４１】
前述したように、この光導波路ＷＯ３の両側には、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。ここでは、光導波路ＷＯ３の一方の側（図１においては、左側）には、ｐ型の半導体部ＰＲＳが設けられている。また、光導波路ＷＯ２の他方の側（図１においては、右側）には、ｎ型の半導体部ＮＲＳが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ３の端部に、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。なお、光導波路ＷＯ３には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ３は、真性半導体、すなわちｉ型の領域からなる。
【００４２】
このように、光導波路ＷＯ３と、その両側のｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳからなる構造部（ｐｉｎ構造のダイオード）を設けることにより、光の位相を変化させることができる。
【００４３】
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ３にキャリアが注入される。光導波路ＷＯ３にキャリアが注入されると、光導波路ＷＯ３においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ３における光の屈折率が変化する。光導波路ＷＯ３における光の屈折率が変化すると、光導波路ＷＯ３を進行する光の波長が変化するので、光導波路ＷＯ３を進行する過程で光の位相を変化させることができる。
【００４４】
ここで、上記構造部のうち、光導波路ＷＯ３は、膜厚Ｔ１Ｓの半導体層Ｌ１からなる。また、ｐ型の半導体部ＰＲＳは、ｐ型の不純物を含有した膜厚ＴｐＳの半導体層Ｌ１からなる。また、ｎ型の半導体部ＮＲＳは、ｎ型の不純物を含有した膜厚ＴｎＳの半導体層Ｌ１からなる。この場合、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｐ型の半導体部ＰＲＳの膜厚（高さ）ＴｐＳと同程度である。また、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｎ型の半導体部ＮＲＳの膜厚（高さ）ＴｎＳと同程度である。Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。
【００４５】
そして、ｐ型の半導体部ＰＲＳ上には、プラグＰ１が形成されている。このプラグＰ１を介して、ｐ型の半導体部ＰＲＳに電位が印加される。また、ｎ型の半導体部ＮＲＳ上には、プラグＰ１が形成されている。このプラグＰ１を介して、ｎ型の半導体部ＮＲＳに電位が印加される。
【００４６】
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００４７】
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。また、配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００４８】
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
【００４９】
＜光電変換部＞
図１に示すように、領域ＡＲ３には、光電変換部ＰＲ３が形成されている。光電変換部ＰＲ３は、光信号を電気信号に変える。ここでは、一例としてｐｎ接合構造の素子（フォトダイオード）について説明するが、これに限定されるものではない。
【００５０】
領域ＡＲ３には、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが形成されている。これらにより、ｐｎ接合構造の素子（ｐｎ構造のダイオード）が構成される。
【００５１】
ｐ型の半導体部ＰＲＯは、ｐ型の不純物を含有した半導体層Ｌ１からなる。なお、ｐ型の半導体部ＰＲＯの膜厚（高さ）Ｔ１Ｏは、光導波路ＷＯ１、ＷＯ２、ＷＯ３の膜厚（高さ）や、ｐ型の半導体部ＰＲＳやｎ型の半導体部ＮＲＳの膜厚（高さ）と、同程度である。例えば、Ｔ１Ｏ≒Ｔ１≒Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。これらの膜厚は、比較的大きく、膜厚部を構成する。
【００５２】
ｎ型の半導体部ＮＲＯは、ｐ型の半導体部ＰＲＯ上に形成されている。ｎ型の半導体部ＮＲＯは、ｎ型の不純物が導入されたゲルマニウム（Ｇｅ）からなる。また、ｎ型の半導体部ＮＲＯ上には、キャップ層ＣＡＰが形成されている。キャップ層ＣＡＰは、シリコンからなり、ｎ型の半導体部ＮＲＯに含まれるゲルマニウムの表面荒れを改善し、層厚を補填するために形成する。
【００５３】
そして、ｐ型の半導体部ＰＲＯ上には、プラグＰ１が形成されている。また、ｎ型の半導体部ＮＲＯ上のキャップ層ＣＡＰ上には、プラグＰ１が形成されている。これらのプラグＰ１により、ｐｎ接合部における光起電力効果により流れる直流電流を、外部に取り出すことができる。即ち、光信号を電気信号として取り出すことができる。
【００５４】
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００５５】
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。なお、配線Ｍ１、Ｍ２間には、寄生容量の低減のため、例えば、２〜３μｍの絶縁膜（例えば、酸化シリコン）を配置することが好ましい。
【００５６】
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２およびＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。酸窒化シリコン膜（ＳｉＯＮ膜）の屈折率ｎは、１．８２程度である。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
【００５７】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
【００５８】
図２〜図１０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００５９】
まず、図２に示すように、基体ＳＢ１上に形成された多結晶シリコン層（ポリシリコン層）ＰＳと、多結晶シリコン層ＰＳ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層Ｌ１と、を有するＳＯＩ基板ＳＢを準備する。例えば、面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコンの単結晶基板からなる基体ＳＢ１上に、例えば１μｍ程度の多結晶シリコン層（ポリシリコン層）ＰＳと、例えば１μｍ程度の酸化シリコン（ＳｉＯ２）膜を介して、半導体層Ｌ１が形成されたＳＯＩ基板ＳＢを準備する。半導体層Ｌ１は、例えば、基体ＳＢ１上に形成された３００ｎｍ程度の膜厚のシリコンよりなる。
【００６０】
このように、絶縁層ＢＯＸの下に多結晶シリコン層ＰＳを配置することで、絶縁層ＢＯＸを薄くしたＳＯＩ基板ＳＢを用いることができる。このようなＳＯＩ基板ＳＢを用いた場合、多結晶シリコン層ＰＳが有する複数のグレインにより、絶縁層ＢＯＸを超えてしみだした光の反射（拡散）を抑制することができる。
【００６１】
また、厚い絶縁層ＢＯＸを設けた場合、膜応力が大きくなり、基板の歪みが生じやすい。これに対し、絶縁層ＢＯＸの一部を多結晶シリコン層ＰＳとしたＳＯＩ基板ＳＢは、絶縁層ＢＯＸにより膜応力が緩和され、歪みが少なく、内部応力が小さくなる。このため、後述する露光精度が向上する。また、素子への内部応力の影響を緩和することができる。
【００６２】
次いで、図３に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する厚膜部（半導体層Ｌ１）を形成する。まず、ＳＯＩ基板ＳＢの全面に、フォトレレジスト膜Ｒ１を塗布等により形成し、フォトリソグラフィ（露光・現像）により、ｐ型の半導体部ＰＲＯ、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳの形成領域にフォトレレジスト膜Ｒ１を残存させる。ここで、前述したように、絶縁層ＢＯＸの一部を多結晶シリコン層ＰＳとしたＳＯＩ基板ＳＢは、絶縁層ＢＯＸにより膜応力が緩和され、歪みが少ないため、フォトレレジスト膜Ｒ１のパターニング精度を向上させることができる。以降のフォトレレジスト膜Ｒ２〜Ｒ４などについても同様である。
【００６３】
次いで、フォトレレジスト膜Ｒ１をアッシングなどにより除去した後、図４に示すように、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する半導体層Ｌ１を形成する。まず、ＳＯＩ基板ＳＢの全面に、フォトレレジスト膜Ｒ２を塗布等により形成し、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯの形成領域にフォトレジスト膜Ｒ２を残存させる。次いで、フォトレレジスト膜Ｒ２をマスクとして、半導体層Ｌ１を絶縁層ＢＯＸの表面が露出するまでドライエッチングする。
【００６４】
以上の工程により、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯを構成する半導体層Ｌ１を形成することができる。なお、この段階では、半導体層Ｌ１は、真性（ｉ型）のままの状態である。
【００６５】
次いで、図５および図６に示すように、光導波路ＷＯ２の両側の半導体層Ｌ１に、不純物イオンを注入し、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲを形成する。また、光導波路ＷＯ３の両側の半導体層Ｌ１に、不純物イオンを注入し、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳを形成する。また、領域ＡＲ３に、不純物イオンを注入し、ｐ型の半導体部ＰＲＯを形成する。
【００６６】
まず、図５に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の一方の側（例えば、図５中右側）の半導体層Ｌ１上および光導波路ＷＯ３の一方の側の半導体層Ｌ１上に開口を有するフォトレレジスト膜Ｒ３を形成する。次いで、フォトレレジスト膜Ｒ３をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ｎ型の半導体部ＮＲ、ＮＲＳが形成される。
【００６７】
次いで、フォトレレジスト膜Ｒ３をアッシングなどにより除去し、図６に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の他方の側（例えば、図６中左側）の半導体層Ｌ１上、光導波路ＷＯ３の他方の側の半導体層Ｌ１上および光電変換部ＡＲ３の半導体層Ｌ１上に開口を有するフォトレレジスト膜Ｒ４を形成する。次いで、フォトレレジスト膜Ｒ４をマスクとして、ｐ型の不純物イオンをイオン注入する。これにより、ｐ型の半導体部ＰＲ、ｐ型の半導体部ＰＲＳおよびｐ型の半導体部ＰＲＯが形成される。
【００６８】
なお、ｐ型不純物およびｎ型不純物が導入された後、熱処理を行って、導入された不純物イオンを活性化してもよい。
【００６９】
次いで、図７に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、層間絶縁膜ＩＬ１を形成する。例えば、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、ＣＶＤ法により、酸化シリコン膜を形成する。次いで、必要に応じて、層間絶縁膜ＩＬ１の上面を平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、層間絶縁膜ＩＬ１の表面部を研磨することにより平坦化する。
【００７０】
次いで、図８に示すように、ｐ型の半導体部ＰＲＯ上に、ｎ型の半導体部ＮＲＯおよびキャップ層ＣＡＰを形成する。
【００７１】
まず、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＯ上の層間絶縁膜ＩＬ１を除去することにより、ｐ型の半導体部ＰＲＯ上に開口部ＯＡ２を形成する。この開口部ＯＡ２の底部には、シリコンからなるｐ型の半導体部ＰＲＯが露出する。次いで、ｐ型の半導体部ＰＲＯの露出面上に、Ｇｅからなるｎ型の半導体部ＮＲＯを形成する。ｐ型の半導体部ＰＲＯ上に、ｎ型の不純物を導入しつつ、Ｇｅからなる半導体層をエピタキシャル成長させる。なお、Ｇｅからなる真性の半導体層をエピタキシャル成長させた後、イオン注入法などを用いてｎ型の不純物を導入してもよい。これにより、ｐ型の半導体部ＰＲＯと、Ｇｅからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
【００７２】
次いで、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰを形成する。前述したように、キャップ層ＣＡＰは、ｎ型の半導体部ＮＲＯを構成するＧｅの表面荒れを是正し、または、層厚を補填するために形成する。例えば、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰとして、ｎ型のシリコン膜を形成する。例えば、ｎ型の半導体部ＮＲＯ上に、シリコンからなる半導体膜をエピタキシャル成長させた後、その半導体膜にイオン注入法によりｎ型の不純物を導入することにより、キャップ層ＣＡＰを形成する。
【００７３】
次いで、図９に示すように、層間絶縁膜ＩＬ２、プラグＰ１および配線Ｍ１を形成する。まず、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２として、ＣＶＤ法を用いて酸化シリコン膜を形成する。これにより、領域ＡＲ１、ＡＲ２およびＡＲ３において、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが、層間絶縁膜ＩＬ１、ＩＬ２、絶縁層ＢＯＸおよび多結晶シリコン層ＰＳにより囲まれる。
【００７４】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびキャップ層ＣＡＰ上の層間絶縁膜ＩＬ１、ＩＬ２を除去することにより、これらの上にコンタクトホールＣ１を形成する。なお、図９には示していないが、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲ上にもコンタクトホールを形成してもよい。
【００７５】
次いで、コンタクトホールＣ１の内部に導電性膜を埋め込むことによりプラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む、層間絶縁膜ＩＬ２上に、スパッタリング法によりタングステン膜を形成する。次いで、層間絶縁膜ＩＬ２上のタングステン膜をＣＭＰ法などにより除去することにより、コンタクトホールＣ１の内部にタングステン膜を埋め込むことができる。
【００７６】
次いで、プラグＰ１上に、導電性膜を形成し、パターニングすることにより、配線Ｍ１を形成する。例えば、プラグＰ１および層間絶縁膜ＩＬ２上に、スパッタリング法によりアルミニウム−銅合金膜を形成する。このアルミニウム−銅合金膜をパターニングすることにより、配線Ｍ１を形成することができる。なお、ここでは、配線Ｍ１をパターニングにより形成したが、配線Ｍ１をいわゆる“ダマシン法”により形成してもよい。この場合、プラグＰ１上に開口部（配線溝）を有する絶縁膜を形成し、開口部内に導電性膜を埋め込むことにより配線Ｍ１を形成する。
【００７７】
次いで、図１０に示すように、層間絶縁膜ＩＬ３、プラグＰ２および配線Ｍ２を形成する。まず、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３を形成する。例えば、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３として、ＣＶＤ法を用いて酸化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ１上の層間絶縁膜ＩＬ３を除去することにより、配線Ｍ１上にコンタクトホールＣ２を形成する。次いで、コンタクトホールＣ２の内部に導電性膜を埋め込むことによりプラグＰ２を形成する。例えば、プラグＰ１の場合と同様にして、プラグＰ２を形成することができる。次いで、プラグＰ２上に、配線Ｍ２を形成する。例えば、配線Ｍ１の場合と同様にして、配線Ｍ２を形成することができる。配線Ｍ２をいわゆる“ダマシン法”により形成してもよい。この場合、コンタクトホールと配線溝を同時に埋め込む、いわゆる、“デュアルダマシン法”により、プラグＰ２と配線Ｍ２とを同時に形成してもよい。
【００７８】
この後、配線Ｍ２上に、保護膜ＴＣを形成し、さらに、パッド部を形成する。例えば、まず、層間絶縁膜ＩＬ３および配線Ｍ２上に、保護膜ＴＣとして、ＣＶＤ法を用いて酸窒化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ２上の保護膜ＴＣを除去することにより、配線Ｍ２の表面を露出させる。この配線Ｍ２の露出領域がパッド部（外部接続領域）ＯＡ１となる（図１）。なお、ここでは、保護膜ＴＣの下に２層の配線（Ｍ１、Ｍ２）を有する構成を例に説明したが、さらに、多層の配線を形成してもよい。
【００７９】
また、保護膜ＴＣ形成後、ウエハ状態のＳＯＩ基板ＳＢを、略矩形のチップ領域毎に切り出す。
【００８０】
図１１は、比較例の半導体装置の構成を示す断面図である。図１１のように、絶縁層ＢＯＸを２〜３μｍと厚くした場合、膜応力が大きくなり、基板の歪みが生じやすい。これに対し、絶縁層ＢＯＸの一部を多結晶シリコン層ＰＳとしたＳＯＩ基板ＳＢは、絶縁層ＢＯＸにより膜応力が緩和され、歪みが少なくなる。このため、前述したフォトリソグラフィ（露光・現像）工程において、露光精度が向上する。また、素子への内部応力の影響を緩和することができ、種々の素子、例えば、前述のｐｉｎ構造のダイオードやｐｎ接合構造の素子の内部応力による特性劣化や破壊を抑制することができる。
【００８１】
一方、絶縁層ＢＯＸを薄くした場合の、光のしみだしについては、多結晶シリコン層ＰＳを絶縁層ＢＯＸの下に配置することで、光の反射（拡散）を抑制し、光のしみだしによる悪影響を回避することができる。例えば、光信号の拡散や干渉を抑制し、光信号の伝送特性を維持することができる。
【００８２】
（ＳＯＩ基板の製造方法）
図２に示すＳＯＩ基板ＳＢの形成方法に制限はないが、例えば、以下のようにして形成することができる。
【００８３】
（第１例）
図１２および図１３は、本実施の形態のＳＯＩ基板の製造方法の第１例を示す断面図である。
【００８４】
図１２（Ａ）に示す第１シリコン基板Ｓ１を準備し、その表面上に、ＣＶＤ法などを用いて多結晶シリコン層ＰＳを形成する（図１２（Ｂ））。多結晶シリコン層ＰＳの膜厚は、例えば、２μｍ程度である。次いで、図１２（Ｃ）に示すように、多結晶シリコン層ＰＳの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、１μｍ程度である。なお、シリコンの酸化時には、体積膨張が伴うため、この体積膨張を考慮し、絶縁層ＢＯＸが１μｍ程度と、その下層に残存する多結晶シリコン層ＰＳの膜厚が１μｍ程度となるように、酸化前の多結晶シリコン層ＰＳの膜厚を調整してもよい。
【００８５】
次いで、図１３（Ａ）に示すように、第１シリコン基板Ｓ１の表面側に、多結晶シリコン層ＰＳおよび絶縁層ＢＯＸを介して、第２シリコン基板Ｓ２を高温下で圧着する。この後、図１３（Ｂ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板Ｓ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
【００８６】
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、多結晶シリコン層ＰＳと、第１シリコン基板Ｓ１との積層体からなるＳＯＩ基板ＳＢを形成することができる。
【００８７】
（第２例）
上記第１例においては、多結晶シリコン層ＰＳの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成したが、第２シリコン基板Ｓ２側に酸化シリコン膜からなる絶縁層ＢＯＸを形成してもよい。図１４および図１５は、本実施の形態のＳＯＩ基板の製造方法の第２例を示す断面図である。
【００８８】
図１４（Ａ）に示す第１シリコン基板Ｓ１を準備し、その表面上に、ＣＶＤ法などを用いて多結晶シリコン層ＰＳを形成する（図１４（Ｂ））。多結晶シリコン層ＰＳの膜厚は、例えば、１μｍ程度である。次いで、図１４（Ｃ）に示すように、第２シリコン基板Ｓ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、１μｍ程度である。
【００８９】
次いで、図１５（Ａ）に示すように、第１シリコン基板Ｓ１の表面側の多結晶シリコン層ＰＳと、第２シリコン基板Ｓ２の表面側の絶縁層ＢＯＸとを高温下で圧着する。この後、図１５（Ｂ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板Ｓ２の薄膜が残存し、半導体層Ｌ１となる。この第２シリコン基板Ｓ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
【００９０】
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、多結晶シリコン層ＰＳと、第１シリコン基板Ｓ１との積層体からなるＳＯＩ基板ＳＢを形成することができる。
【００９１】
（実施の形態２）
本実施の形態においては、実施の形態１の半導体装置の構成の各種応用例について説明する。
【００９２】
（応用例１）
実施の形態１（図１）においては、基体ＳＢ１の全面に多結晶シリコン層ＰＳを設けたが、基体ＳＢ１上において、部分的（選択的）に多結晶シリコン層ＰＳを設けてもよい。
【００９３】
図１６および図１７は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。図１８は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。
【００９４】
図１６に示す半導体装置においては、基体ＳＢ１上において、部分的（選択的）に多結晶シリコン層ＰＳが設けられている。ここでは、基体ＳＢ１上のうち、領域ＡＲ１と、ＡＲ２、即ち、光導波路ＷＯ１、ＷＯ２、ＷＯ３が形成される光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２の下方には、多結晶シリコン層ＰＳが設けられているが、光導波路が形成されていない、領域ＡＲ３、即ち、光電変換部ＰＲ３の下方には、多結晶シリコン層ＰＳが設けられていない。このため、領域ＡＲ３、即ち、光電変換部ＰＲ３の下方においては、他の領域（領域ＡＲ１、ＡＲ２）より絶縁層ＢＯＸの膜厚が大きくなっている。
【００９５】
図１７に示す半導体装置においては、基体ＳＢ１上のうち、光導波路ＷＯ１、ＷＯ２、ＷＯ３の下部にのみ多結晶シリコン層ＰＳが設けられている。例えば、多結晶シリコン層ＰＳの平面形状は、光導波路ＷＯ１、ＷＯ２、ＷＯ３の平面形状とほぼ同じ形状とすることができる。また、この場合、光導波路（ＷＯ２、ＷＯ３）の下方には、多結晶シリコン層ＰＳが配置され、半導体部（ＰＲ、ＮＲ、ＰＲＳ、ＮＲＳ）の下方には、多結晶シリコン層ＰＳが配置されていない。多結晶シリコン層ＰＳが配置されていない領域においては、絶縁層ＢＯＸが厚く形成されている。
【００９６】
また、図１８に示すように、多結晶シリコン層ＰＳの平面形状を、光導波路ＷＯ１、ＷＯ２、ＷＯ３の平面形状より一回り大きくしてもよい。
【００９７】
このように、多結晶シリコン層ＰＳを必要な箇所（特に、光導波路ＷＯ１、ＷＯ２、ＷＯ３の下方）に設けることにより、実施の形態１と同様に、絶縁層ＢＯＸを超えてしみだした光の反射（拡散）を抑制することができる。また、多結晶シリコン層ＰＳの形成領域を調整することで、多結晶シリコン層ＰＳと絶縁層ＢＯＸの積層体による膜応力を調整することができる。
【００９８】
（ＳＯＩ基板の製造方法）
部分的に多結晶シリコン層ＰＳを有するＳＯＩ基板ＳＢの形成方法に制限はないが、例えば、以下のようにして形成することができる。
【００９９】
図１９および図２０は、本応用例のＳＯＩ基板の製造方法を示す断面図である。
【０１００】
図１９（Ａ）に示す第１シリコン基板Ｓ１を準備し、その表面上に、ＣＶＤ法などを用いて多結晶シリコン層ＰＳを形成する。多結晶シリコン層ＰＳの膜厚は、例えば、１μｍ程度である。次いで、図１９（Ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、多結晶シリコン層ＰＳを選択的に除去する。多結晶シリコン層ＰＳが除去された部分は、開口部ＯＡ３となる。
【０１０１】
次いで、この開口部ＯＡ３の内部に絶縁膜ＯＸを埋め込む。例えば、開口部ＯＡ３の内部を含む、多結晶シリコン層ＰＳ上に、ＣＶＤ法により酸化シリコン膜を形成する。次いで、多結晶シリコン層ＰＳ上の酸化シリコン膜をＣＭＰ法などにより除去することにより、開口部ＯＡ３の内部に絶縁膜ＯＸを埋め込むことができる（図１９（Ｃ））。また、第２シリコン基板Ｓ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する（図１４（Ｃ）参照）。絶縁層ＢＯＸの膜厚は、例えば、１μｍ程度である。
【０１０２】
次いで、図２０（Ａ）に示すように、第１シリコン基板Ｓ１の表面側の多結晶シリコン層ＰＳと、第２シリコン基板Ｓ２の表面側の絶縁層ＢＯＸとを高温下で圧着する。この後、図２０（Ｂ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板Ｓ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
【０１０３】
このようにして、部分的に多結晶シリコン層ＰＳを有するＳＯＩ基板ＳＢを形成することができる。
【０１０４】
また、このＳＯＩ基板ＳＢの半導体層Ｌ１に形成される、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の構成や製造工程は、実施の形態１の場合と同様であるため、ここでは、その説明を省略する。
【０１０５】
（応用例２）
応用例１（図１６、図１７等）においては、光電変換部ＰＲ３の下方に、多結晶シリコン層ＰＳを設けず、厚い絶縁層ＢＯＸを配置したが、光電変換部ＰＲ３の下方には、反射率の高い単結晶シリコン膜（単結晶シリコン層）ＣＳを設けてもよい。
【０１０６】
図２１は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。
【０１０７】
図２１に示す半導体装置においては、基体ＳＢ１の全面にシリコン層が設けられているが、多結晶シリコン層ＰＳが設けられた領域と、単結晶シリコン膜ＣＳが設けられた領域とが存在する。
【０１０８】
ここでは、基体ＳＢ１上のうち、領域ＡＲ１と、ＡＲ２、即ち、光導波路ＷＯ１、ＷＯ２、ＷＯ３が形成される光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２には、多結晶シリコン層ＰＳが設けられているが、領域ＡＲ３、即ち、光電変換部ＰＲ３には、多結晶シリコン層ＰＳが設けられておらず、代わりに、単結晶シリコン膜ＣＳが設けられている。この単結晶シリコン膜ＣＳは、多結晶シリコン層ＰＳと同層に位置する。別の言い方をすれば、単結晶シリコン膜ＣＳは、多結晶シリコン層ＰＳと同程度の高さに位置し、同程度の膜厚である。
【０１０９】
このように、多結晶シリコン層ＰＳを必要な箇所（特に、光導波路ＷＯ１、ＷＯ２、ＷＯ３の下方）に設けることにより、応用例２と同様に、絶縁層ＢＯＸを超えてしみだした光の反射（拡散）を抑制することができる。さらに、光電変換部ＰＲ３の下方に、反射率の高い単結晶シリコン膜ＣＳを設けることにより、絶縁層ＢＯＸを超えた光のしみだしを利用し、これを反射させ、光電変換部ＰＲ３に再入射させることにより、光電変換効率を向上させることができる。即ち、単結晶シリコン膜ＣＳは、反射膜として機能する。
【０１１０】
特に、ｐｎ接合構造の素子対し、ＳＯＩ基板ＳＢの上方向から光が入射する場合には、反射光を利用しやすく、光電変換効率を向上させることができる。
【０１１１】
（ＳＯＩ基板の製造方法）
多結晶シリコン層ＰＳと単結晶シリコン膜ＣＳとを有するＳＯＩ基板ＳＢの形成方法に制限はないが、例えば、以下のようにして形成することができる。
【０１１２】
図２２および図２３は、本応用例のＳＯＩ基板の製造方法を示す断面図である。
【０１１３】
図２２（Ａ）に示す第１シリコン基板Ｓ１を準備し、その表面上に、ＣＶＤ法などを用いて多結晶シリコン層ＰＳを形成する。多結晶シリコン層ＰＳの膜厚は、例えば、１μｍ程度である。次いで、図２２（Ｂ）に示すように、選択的にレーザーなどのエネルギー線を照射し、多結晶シリコン層ＰＳの一部を単結晶化する。これにより、部分的に、単結晶シリコン膜ＣＳを形成することができる（図２２（Ｃ））。この単結晶シリコン膜ＣＳの膜厚は、例えば、１μｍ程度である。
【０１１４】
また、第２シリコン基板Ｓ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する（図１４（Ｃ）参照）。絶縁層ＢＯＸの膜厚は、例えば、１μｍ程度である。
【０１１５】
次いで、図２３（Ａ）に示すように、第１シリコン基板Ｓ１の表面側の多結晶シリコン層ＰＳおよび単結晶シリコン膜ＣＳを、第２シリコン基板Ｓ２の表面側の絶縁層ＢＯＸと高温下で圧着する。この後、図２３（Ｂ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板Ｓ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
【０１１６】
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、シリコン層（多結晶シリコン層ＰＳおよび単結晶シリコン膜ＣＳ）と、第１シリコン基板Ｓ１との積層体からなるＳＯＩ基板ＳＢを形成することができる。
【０１１７】
また、このＳＯＩ基板ＳＢの半導体層Ｌ１に形成される、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の構成や製造工程は、実施の形態１の場合と同様であるため、ここでは、その説明を省略する。
【０１１８】
なお、本応用例においては、エネルギー線を用いて単結晶化したが、キュア（熱処理）などにより、単結晶化を行ってもよい。例えば、単結晶化が不要な領域を絶縁膜などで覆い、キュアすることにより、所望の領域を単結晶化する。
【０１１９】
なお、上記応用例１の図１７や図１８に示す多結晶シリコン層ＰＳの構成と、本応用例の単結晶シリコン膜ＣＳの構成を組み合わせてもよい。この場合、図２２（Ｃ）に示す工程の後、図１９（Ｂ）、（Ｃ）に示すように、シリコン層（ＰＳ、ＣＳ）を選択的に除去し、開口部の内部に絶縁膜を埋め込む。このように、シリコン層（ＰＳ、ＣＳ）の形成領域を調整することで、シリコン層（ＰＳ、ＣＳ）と絶縁層ＢＯＸの積層体による膜応力を調整することができる。
【０１２０】
（応用例３）
応用例２（図２１〜図２３）においては、光電変換部ＰＲ３の下方の多結晶シリコン層ＰＳの厚さ方向のすべて領域を単結晶化したが、多結晶シリコン層ＰＳの表面部のみを単結晶化してもよい。
【０１２１】
図２４は、本実施の形態の応用例３の半導体装置の構成を示す断面図である。
【０１２２】
図２４に示す半導体装置においては、基体ＳＢ１上においては、基体ＳＢ１の全面にシリコン層が設けられているが、多結晶シリコン層ＰＳが設けられた領域と、単結晶シリコン膜ＣＳが設けられた領域とが存在する。
【０１２３】
ここでは、基体ＳＢ１上のうち、領域ＡＲ１と、ＡＲ２、即ち、光導波路ＷＯ１、ＷＯ２、ＷＯ３が形成される光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２には、多結晶シリコン層ＰＳが設けられているが、領域ＡＲ３、即ち、光電変換部ＰＲ３には、多結晶シリコン層ＰＳの表面部において、単結晶シリコン膜ＣＳが設けられている。光電変換部ＰＲ３の下方の単結晶シリコン膜ＣＳの膜厚は、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２の下方の多結晶シリコン層ＰＳの膜厚より小さい。また、単結晶シリコン膜ＣＳと基体ＳＢ１との間には、多結晶シリコン層ＰＳが存在する。
【０１２４】
このように、多結晶シリコン層ＰＳを必要な箇所（特に、光導波路ＷＯ１、ＷＯ２、ＷＯ３の下方）に設けることにより、応用例２と同様に、絶縁層ＢＯＸを超えてしみだした光の反射（拡散）を抑制することができる。さらに、光電変換部ＰＲ３の下方においては、反射率の高い単結晶シリコン膜ＣＳを多結晶シリコン層ＰＳの表面部に設けることにより、絶縁層ＢＯＸを超えた光のしみだしを利用し、これを反射させることができる。これにより、反射光が、光電変換部ＰＲ３に再入射させるため、光電変換効率を向上させることができる。
【０１２５】
特に、ｐｎ接合構造の素子対し、ＳＯＩ基板ＳＢの上方向から光が入射する場合には、反射光を利用しやすく、光電変換効率を向上させることができる。
【０１２６】
（ＳＯＩ基板の製造方法）
多結晶シリコン層ＰＳと単結晶シリコン膜ＣＳとを有するＳＯＩ基板ＳＢの形成方法に制限はないが、例えば、以下のようにして形成することができる。
【０１２７】
図２５および図２６は、本応用例のＳＯＩ基板の製造方法を示す断面図である。
【０１２８】
図２５（Ａ）に示すように、第１シリコン基板Ｓ１を準備し、その表面上に、ＣＶＤ法などを用いて多結晶シリコン層ＰＳを形成する。多結晶シリコン層ＰＳの膜厚は、例えば、１μｍ程度である。次いで、選択的にレーザーなどのエネルギー線を照射し、多結晶シリコン層ＰＳの表面の一部を単結晶化する。これにより、多結晶シリコン層ＰＳの表面のみを、単結晶化することができる（図２５（Ｂ））。この単結晶シリコン膜ＣＳの膜厚は、例えば、０．５μｍ程度である。
【０１２９】
また、第２シリコン基板Ｓ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する（図１４（Ｃ）参照）。絶縁層ＢＯＸの膜厚は、例えば、１μｍ程度である。
【０１３０】
次いで、図２６（Ａ）に示すように、第１シリコン基板Ｓ１の表面側の多結晶シリコン層ＰＳおよび単結晶シリコン膜ＣＳを、第２シリコン基板Ｓ２の表面側の絶縁層ＢＯＸと高温下で圧着する。この後、図２６（Ｂ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板Ｓ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
【０１３１】
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、シリコン層（多結晶シリコン層ＰＳおよび単結晶シリコン膜ＣＳ）と、第１シリコン基板Ｓ１との積層体からなるＳＯＩ基板ＳＢを形成することができる。
【０１３２】
また、このＳＯＩ基板ＳＢの半導体層Ｌ１に形成される、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の構成や製造工程は、実施の形態１の場合と同様であるため、ここでは、その説明を省略する。
【０１３３】
なお、上記応用例１の図１７や図１８に示す多結晶シリコン層ＰＳの構成と、本応用例の単結晶シリコン膜ＣＳの構成を組み合わせてもよい。この場合、図２５（Ｂ）に示す工程の後、図１９（Ｂ）、（Ｃ）に示すように、シリコン層（ＰＳ、ＣＳ）を選択的に除去し、開口部の内部に絶縁膜を埋め込む。このように、シリコン層（ＰＳ、ＣＳ）の形成領域を調整することで、シリコン層（ＰＳ、ＣＳ）と絶縁層ＢＯＸの積層体による膜応力を調整することができる。
【０１３４】
ここで、上記実施の形態１においては、絶縁層ＢＯＸを超えてしみだした光の反射（拡散）を抑制するため、多結晶シリコン層ＰＳを用いたが、これに変えて、アモルファスシリコン層ＡＳを用いてもよい。図２７は、他の実施の形態の半導体装置の構成を示す断面図である。図２７に示すように、多結晶シリコン層ＰＳをアモルファスシリコン層ＡＳとしても、実施の形態１と同様の効果を奏する。また、実施の形態２の各応用例において、多結晶シリコン層ＰＳをアモルファスシリコン層ＡＳとしてもよい。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３６】
ＡＲ１、ＡＲ２、ＡＲ３  領域
ＡＳ  アモルファスシリコン層
ＢＯＸ  絶縁層
Ｃ１、Ｃ２  コンタクトホール
ＣＡＰ  キャップ層
ＣＬ  クラッド層
ＣＳ  単結晶シリコン膜
ＩＬ１、ＩＬ２、ＩＬ３  層間絶縁膜
Ｌ１  半導体層
Ｍ１、Ｍ２  配線
ＮＲ、ＮＲＯ、ＮＲＳ  ｎ型の半導体部
ＯＡ１  開口部
ＯＡ２  開口部
ＯＡ３  開口部
ＯＸ  絶縁膜
Ｐ１、Ｐ２  プラグ
ＰＲ、ＰＲＯ、ＰＲＳ  ｐ型の半導体部
ＰＲ１  光信号用伝送線路部
ＰＲ２  光変調部
ＰＲ３  光電変換部
ＰＳ  多結晶シリコン層
Ｒ１〜Ｒ４  フォトレジスト膜
Ｓ１  第１シリコン基板
Ｓ２  第２シリコン基板
ＳＢ  ＳＯＩ基板
ＳＢ１  基体
ＴＣ  保護膜
Ｔ１、Ｔ１Ｏ、Ｔ１Ｓ、Ｔｎ、Ｔｐ、ＴｎＳ、ＴｐＳ  膜厚
ＷＯ１〜ＷＯ３  光導波路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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