(57)【要約】【課題】新規な構成の半導体装置を提供すること。ノイズに強い半導体装置を提供すること。チップ面積の縮小された半導体装置を提供すること。低消費電力化が図られた半導体装置を提供すること。【解決手段】フレームメモリが有するメモリセルにおいて、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタとを組み合わせて電荷を保持することによりデータを保持する構成とする。当該構成とすることで、酸化物半導体を用いたトランジスタを非導通状態とすることで、配線を介した電源ノイズが生じてもデータの変動を抑制することができる。【選択図】図１
2017117508.tif 000002
【特許請求の範囲】
【請求項１】
フレームメモリと、ソースドライバと、を有し、
前記フレームメモリは、メモリセルを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
前記ソースドライバは、バッファ回路を有し、
前記バッファ回路は、正電源電圧および負電源電圧が与えられるオペアンプを有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタは、非導通状態とすることで前記第２のトランジスタのゲートにデータに応じた電荷を保持させる機能を有し、
前記第１のトランジスタを非導通状態とするために前記第１のトランジスタのゲートに与えられる電圧は、前記負電源電圧より小さいことを特徴とする半導体装置。
【請求項２】
フレームメモリと、ソースドライバと、を有し、
前記フレームメモリは、メモリセルを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
前記ソースドライバは、バッファ回路を有し、
前記バッファ回路は、正電源電圧および負電源電圧が与えられるオペアンプを有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタは、非導通状態とすることで前記第２のトランジスタのゲートにデータに応じた電荷を保持させる機能を有し、
前記第１のトランジスタを非導通状態とするために前記第１のトランジスタのゲートに与えられる第１の電圧は、前記負電源電圧より小さく、
前記第１のトランジスタを導通状態とするために前記第１のトランジスタのゲートに与えられる第２の電圧は、前記正電源電圧より小さいことを特徴とする半導体装置。
【請求項３】
請求項２において、
電圧生成回路を有し、
前記電圧生成回路は、前記正電源電圧、前記負電源電圧、前記第１の電圧および前記第２の電圧を生成する機能を有することを特徴とする半導体装置。
【請求項４】
請求項２または３において、
表示コントローラを有し、
前記表示コントローラは、１ゲート走査期間における、前記バッファ回路の出力電圧が安定する期間で前記フレームメモリに保持した前記データを前記ソースドライバに転送する機能を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２のトランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第１のトランジスタを有する層は、前記第２のトランジスタを有する層の上層に設けられることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一に記載の半導体装置と、
表示装置と、を有することを特徴とする表示パネル。
【請求項９】
請求項８に記載の表示パネルと、
操作部と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示パネル、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。別の一例としては、半導体素子を有する回路は、半導体装置である。別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
フレームメモリとソースドライバとをＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の内部に混載したソースドライバＩＣが知られている（例えば、特許文献１を参照）。フレームメモリには、一般的にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００８／０１８６２６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＲＡＭは、電源が入っていればデータを保持できる。一方で、表示装置の高精細化に伴って、ＳＲＡＭに保持するデータ量が増大している。このデータ量の増加に対応するため、セル面積の縮小を図るべく、ＳＲＡＭを構成するトランジスタの微細化が進んでいる。トランジスタの微細化によって、リーク電流が増大する問題といった別の問題が生じる。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、消費電力が増加するといった問題が生じる。
【０００７】
またＳＲＡＭのリーク電流は、電源電圧を小さくすることで、ある程度抑制できるものの、流れる電流量が小さくなる。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、読み出し速度が低下するといった問題が生じる。
【０００８】
またＳＲＡＭの電源電圧を小さくすることで、ＳＲＡＭで保持するデータが電源電圧を与える配線からのノイズの影響を受ける。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、電源のノイズに弱いといった問題が生じる。
【０００９】
またＳＲＡＭは、トランジスタ数が多く、セル面積が大きい。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、チップ面積の増加を招くといった問題が生じる。
【００１０】
本発明の一態様は、既存のソースドライバＩＣとして機能する半導体装置とは異なる構成を有する、新規な半導体装置、表示パネル、及び電子機器を提供することを課題の一とする。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、低消費電力化が図られた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、読み出し速度の低下を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、電源のノイズに強い、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、チップ面積の縮小が図られた、新規な構成の半導体装置等を提供することを課題の一とする。
【００１１】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１２】
本発明の一態様は、フレームメモリと、ソースドライバと、を有し、フレームメモリは、メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタは、非導通状態とすることで第２のトランジスタのゲートにデータに応じた電荷を保持させる機能を有する半導体装置である。
【００１３】
本発明の一態様は、フレームメモリと、ソースドライバと、を有し、フレームメモリは、メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、ソースドライバは、バッファ回路を有し、バッファ回路は、正電源電圧および負電源電圧が与えられるオペアンプを有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタは、非導通状態とすることで第２のトランジスタのゲートにデータに応じた電荷を保持させる機能を有し、第１のトランジスタを非導通状態とするために第１のトランジスタのゲートに与えられる電圧は、負電源電圧より小さい半導体装置である。
【００１４】
本発明の一態様において、電圧生成回路を有し、電圧生成回路は、正電源電圧、負電源電圧および第１のトランジスタのゲートに与えられる電圧を生成する機能を有す半導体装置が好ましい。
【００１５】
本発明の一態様において、表示コントローラを有し、表示コントローラは、１ゲート走査期間における、バッファ回路の出力電圧が安定する期間でフレームメモリに保持したデータをソースドライバに転送する機能を有する半導体装置が好ましい。
【００１６】
本発明の一態様において、第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置が好ましい。
【００１７】
本発明の一態様において、第２のトランジスタのチャネル形成領域は、シリコンを有する半導体装置が好ましい。
【００１８】
本発明の一態様において、第１のトランジスタを有する層は、第２のトランジスタを有する層の上層に設けられる半導体装置が好ましい。
【００１９】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２０】
本発明の一態様は、新規な半導体装置、表示パネル、及び電子機器を提供することができる。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、低消費電力化が図られた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、読み出し速度の低下を抑制できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、電源のノイズに強い、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、フレームメモリを混載したソースドライバＩＣとして機能する半導体装置において、チップ面積の縮小が図られた、新規な構成の半導体装置等を提供することができる。
【００２１】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２２】
【図１】ブロック図および回路図の一例を説明する図。
【図２】回路図の一例を説明する図。
【図３】回路図の一例を説明する図。
【図４】タイミングチャートの一例を説明する図。
【図５】回路図の一例を説明する図。
【図６】ブロック図および回路図の一例を説明する図。
【図７】電圧の大小関係を説明する図。
【図８】タイミングチャートの一例を説明する図。
【図９】ブロック図および回路図の一例を説明する図。
【図１０】電圧の大小関係を説明する図。
【図１１】回路図の一例を説明する図。
【図１２】回路図の一例を説明する図。
【図１３】ブロック図の一例を説明する図。
【図１４】回路図の一例を説明する図。
【図１５】タイミングチャートの一例を説明する図。
【図１６】ブロック図の一例を説明する図。
【図１７】ブロック図の一例を説明する図。
【図１８】ブロック図の一例を説明する図。
【図１９】ブロック図の一例を説明する図。
【図２０】ブロック図の一例を説明する図。
【図２１】ブロック図および回路図の一例を説明する図。
【図２２】回路図の一例を説明する図。
【図２３】断面模式図の一例を説明する図。
【図２４】半導体装置の構成例。
【図２５】半導体装置の構成例。
【図２６】酸化物半導体の原子数比の範囲を説明する図。
【図２７】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２８】酸化物半導体の積層構造におけるバンド図。
【図２９】半導体装置の作製方法例を説明する図。
【図３０】半導体装置の作製方法例を説明する図。
【図３１】半導体装置の作製方法例を説明する図。
【図３２】半導体装置の作製方法例を説明する図。
【図３３】半導体装置の作製方法例を説明する図。
【図３４】半導体装置の作製方法例を説明する図。
【図３５】半導体装置の作製方法例を説明する図。
【図３６】表示パネルの一例を説明する図。
【図３７】表示モジュールの一例を説明する図。
【図３８】電子機器の一例を説明する図。
【発明を実施するための形態】
【００２３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２５】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２６】
（実施の形態１）
本実施の形態では、ソースドライバＩＣとしての機能を有する半導体装置の一例について説明する。
【００２７】
図１（Ａ）は半導体装置の構成を模式的に表したブロック図の一例である。
【００２８】
図１（Ａ）に示す半導体装置１００は、フレームメモリ１１０（図中、Ｆｒａｍｅ  Ｍｅｍｏｒｙと図示）、表示コントローラ１２０（図中、Ｃｏｎｔｒｏｌｌｅｒと図示）、電圧生成回路１３０（図中、Ｖ−ＧＥＮと図示）、ソースドライバ１４０（図中、Ｓｏｕｒｃｅ  Ｄｒｉｖｅｒと図示）、およびゲートドライバ１５０（図中、Ｇａｔｅ  Ｄｒｉｖｅｒと図示）を有する。フレームメモリ１１０は、メモリセルＭＣを有する。
【００２９】
フレームメモリ１１０は、表示装置１６０（図中、Ｄｉｓｐｌａｙと図示）で表示するための表示データＤＡＴＡを保持する。フレームメモリ１１０は、表示コントローラ１２０の制御によって、メモリセルＭＣへの表示データＤＡＴＡの書き込みおよび読み出しを行う。フレームメモリ１１０は、電圧生成回路１３０から電圧ＶＦＭが与えられる。
【００３０】
表示コントローラ１２０は、ホストプロセッサ１７０（図中、Ｈｏｓｔと図示）から出力されるデジタル信号ＳＤＩＧがインターフェースを介して入力される。表示コントローラ１２０は、デジタル信号ＳＤＩＧをもとに、ソースドライバ１４０およびゲートドライバ１５０の制御信号、および表示データＤＡＴＡのフレームメモリ１１０への書き込みまたは読み出しを制御する。ソースドライバ１４０の制御信号は、たとえば、クロック信号ＳＣＬＫ、スタートパルスＳＳＰ、ラッチ信号ＳＬＡＴＣＨである。ゲートドライバ１５０の制御信号は、たとえば、クロック信号ＧＣＬＫ、スタートパルスＧＳＰである。
【００３１】
電圧生成回路１３０は、電源１７１（図中、Ｐｏｗｅｒ  Ｓｕｐｐｌｙと図示）から出力される基準となる電圧ＶＤＤ、電圧ＶＳＳが入力される。なお電圧ＶＳＳはグラウンド電圧ＧＮＤであることが好ましい。電圧生成回路１３０は、電圧ＶＤＤ、電圧ＶＳＳをもとに、フレームメモリ１１０、ソースドライバ１４０およびゲートドライバ１５０を駆動するための電圧を生成する。フレームメモリ１１０に出力する電圧は、たとえば、電圧ＶＦＭである。ソースドライバ１４０に出力する電圧は、たとえば、電圧ＶＤＡＣおよび電圧ＶＳ−ＢＵＦである。ゲートドライバ１５０に出力する電圧は、たとえば、電圧ＶＧ−ＢＵＦである。
【００３２】
ソースドライバ１４０は、電圧ＶＤＡＣ、電圧ＶＳ−ＢＵＦおよび制御信号（クロック信号ＳＣＬＫ、スタートパルスＳＳＰ、ラッチ信号ＳＬＡＴＣＨ）によって表示データＤＡＴＡをデータ電圧ＶＤＡＴＡとして表示装置１６０に出力する。
【００３３】
ゲートドライバ１５０は、電圧ＶＧ−ＢＵＦおよび制御信号（クロック信号ＧＣＬＫ、スタートパルスＧＳＰ）によって走査電圧ＶＳＣＡＮを表示装置１６０に出力する。
【００３４】
図１（Ｂ）はフレームメモリ１１０が有するメモリセルＭＣの回路図の一例である。
【００３５】
図１（Ｂ）に示すメモリセルＭＣは、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３およびキャパシタ１１４を有する。図１（Ｂ）では、トランジスタ１１１乃至１１３をｎチャネル型として図示しているが、ｐチャネル型としてもよい。
【００３６】
トランジスタ１１１のゲートは、書き込みワード線ＷＷＬに接続される。トランジスタ１１１のソースまたはドレインの一方は、ビット線ＢＬに接続され、他方はトランジスタ１１２のゲート、およびキャパシタ１１４の一方の電極に接続される。トランジスタ１１２のソースまたはドレインの一方は、ソース線ＳＬに接続され、他方はトランジスタ１１３のソースまたはドレインの一方に接続される。トランジスタ１１３のゲートは、読み出しワード線ＲＷＬに接続される。トランジスタ１１３のソースまたはドレインの他方は、ビット線ＢＬに接続される。キャパシタ１１４の他方の電極は、ソース線ＳＬに接続される。
【００３７】
なお図１（Ｂ）において、トランジスタ１１１のソースまたはドレインの一方、キャパシタ１１４の一方の電極、およびトランジスタ１１２のゲートが接続されるノードは、トランジスタ１１１を非導通状態とすることで、電気的に浮遊状態（フローティング）となる。そのため、図１（Ｂ）に図示するように当該ノードをフローティングノードＦＮという。
【００３８】
図１（Ｂ）に示すメモリセルＭＣへのデータの書き込みは、例えば、ビット線ＢＬに”１”または”０”に相当する電圧を与えた状態でトランジスタ１１１を導通状態とし、ビット線ＢＬとフローティングノードＦＮを等電位とする。その後、トランジスタ１１１を非導通状態とする。フローティングノードＦＮには、書き込んだ電圧に相当する電荷が保持されて、データの保持を行うことができる。
【００３９】
図１（Ｂ）に示すメモリセルＭＣからのデータの読み出しは、トランジスタ１１３を導通状態として行う。フローティングノードＦＮに保持された”１”または”０”に相当する電圧に応じて、トランジスタ１１２の導通状態が切り替わる。トランジスタ１１２および１１３がともに導通状態でビット線ＢＬの電圧が変動し、例えば”１”が読み出される。トランジスタ１１２が非導通状態、トランジスタ１１３が導通状態でビット線ＢＬの電圧が変動せず”０”が読み出される。
【００４０】
上述のようなデータの保持を行うことのできるメモリセルＭＣでは、電源のノイズが生じ、ビット線ＢＬおよび／またはソース線ＳＬの電圧が変動しても、フローティングノードＦＮで電荷の出入りが生じないため、フローティングノードＦＮも同じように変動する。そのためメモリセルＭＣは、電源のノイズが生じても保持するデータが壊れにくくすることができる。
【００４１】
またメモリセルＭＣでは、フローティングノードＦＮの電圧がソース線ＳＬの電圧と同じように変動するため、トランジスタ１１２のゲート−ソース間電圧（ＶＧＳ）が変わらない。データをメモリセルＭＣから読み出す際に流れる電流は変化しない。つまりメモリセルＭＣの回路構成を有するフレームメモリ１１０を搭載した半導体装置１００は、データの読み出し速度を一定にすることができる。
【００４２】
またメモリセルＭＣでは、ＳＲＡＭに比べてインバータ回路を有しない構成として、データを保持することができる。そのため、インバータ回路を流れるリーク電流に起因する消費電力をなくすことができる。つまりメモリセルＭＣの回路構成を有するフレームメモリ１１０を搭載した半導体装置１００は、低消費電力化を図ることができる。
【００４３】
またメモリセルＭＣでは、ＳＲＡＭに比べてメモリセル一つ当たりのトランジスタ数が小さい。そのため、セル面積を小さくすることができる。つまりメモリセルＭＣの回路構成を有するフレームメモリ１１０を搭載した半導体装置１００は、チップ面積の増加を抑制することができる。
【００４４】
なおトランジスタ１１１は、非導通状態時において流れる電流（オフ電流）が小さいトランジスタが好ましい。オフ電流が低いトランジスタとしては、例えばチャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタを有する層は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する層の上層に設けることで、メモリセルのセル面積を縮小することができるため、好ましい。つまりメモリセルＭＣの回路構成を有するフレームメモリ１１０を搭載した半導体装置１００は、ＯＳトランジスタを有することで、チップ面積の増加を抑制することができる。
【００４５】
図２はフレームメモリ１１０が有するメモリセルＭＣの他に、メモリセルＭＣを駆動するための周辺回路を図示した回路図の一例である。図２では、２行２列のメモリセルＭＣを図示しており、ビット線ＢＬ＿ｎ、ＢＬ＿ｎ＋１、ソース線ＳＬ、書き込みワード線ＷＷＬ＿ｍ、ＷＷＬ＿ｍ＋１、および読み出しワード線ＲＷＬ＿ｍ、ＲＷＬ＿ｍ＋１（ｍ、ｎはともに自然数）を図示している。
【００４６】
図２では、書き込みワード線ＷＷＬ＿ｍ、ＷＷＬ＿ｍ＋１、および読み出しワード線ＲＷＬ＿ｍ、ＲＷＬ＿ｍ＋１を駆動するロードライバ１１５（図中、Ｒｏｗ  Ｄｒｉｖｅｒと図示）、ビット線ＢＬ＿ｎ、ＢＬ＿ｎ＋１、およびソース線ＳＬを駆動するカラムドライバ１１６（図中、Ｃｏｌｕｍｎ  Ｄｒｉｖｅｒと図示）を示している。
【００４７】
ロードライバ１１５は、トランジスタ１１１およびトランジスタ１１３の導通状態を制御する信号を生成し、書き込みワード線ＷＷＬ＿ｍ、ＷＷＬ＿ｍ＋１、および読み出しワード線ＲＷＬ＿ｍ、ＲＷＬ＿ｍ＋１に与える。カラムドライバ１１６は、データの書き込み、および読み出しを行うための信号を生成し、ビット線ＢＬ＿ｎ、ＢＬ＿ｎ＋１、およびソース線ＳＬに与える。
【００４８】
図３は、カラムドライバ１１６において、データの書き込みおよび読み出しを行うための信号をビット線ＢＬに伝えるための回路の一例を示す図である。
【００４９】
図３では、インバータ回路１２１、インバータ回路１２２、インバータ回路１２３、インバータ回路１２４、セレクタ回路１２５、ＮＡＮＤ回路１２６、トランジスタ１２７、トランジスタ１２８、およびラッチ回路１２９を図示している。トランジスタ１２７およびトランジスタ１２８は、ｎチャネル型である。
【００５０】
図３に示す回路は、書き込むデータに応じた信号ＩＮを与え、読み出したデータに応じた信号ＯＵＴを得る。ラッチ回路１２９は、書き込むデータおよび読み出したデータを保持する。ラッチ回路１２９に与える電圧ＶＨは、メモリセルＭＣに保持される電圧であり、電圧ＶＤＤよりも高い電圧が好ましい。ラッチ回路１２９に与える電圧ＶＬは、電圧ＶＳＳつまりグラウンド電圧ＧＮＤが好ましい。信号ＬＡＴＢは、ラッチ回路１２９を制御する信号である。信号ＷＥＢは、書き込むデータをラッチ回路１２９に与える制御をする信号である。信号ＰＷＥＢは、ラッチ回路１２９に保持したデータをセレクタ回路１２５を介してビット線ＢＬに与える制御をする信号である。
【００５１】
図４（Ａ）、（Ｂ）は、図２および図３に示す回路の動作を説明するためのタイミングチャートの一例である。図４（Ａ）はデータの書き込み時、図４（Ｂ）はデータの読み出し時のタイミングチャートである。なおメモリセルＭＣのフローティングノードＦＮに書き込まれる電圧は、データ”１”をＨレベル、データ”０”をＬレベルとして説明する。
【００５２】
電圧生成回路１３０からフレームメモリ１１０に供給される電圧ＶＦＭは、ロードライバ１１５のバッファ回路に用いられる。つまり書き込みワード線ＷＷＬの振幅電圧は、電圧ＶＦＭである。電圧ＶＦＭのＨレベルの電圧は電圧ＶＨ＿ＦＭ、電圧ＶＦＭのＬレベルの電圧は電圧ＶＬ＿ＦＭとする。
【００５３】
図５では、ロードライバ１１５のバッファ回路に用いる電圧ＶＨ＿ＦＭおよび電圧ＶＬ＿ＦＭについて説明するためにロードライバ１１５周辺の回路を図示している。図５において、バッファ回路１３１には、電圧ＶＦＭを与える電圧ＶＨ＿ＦＭおよび電圧ＶＬ＿ＦＭが供給される。バッファ回路１３１に接続される書き込みワード線ＷＷＬ＿ｍおよびＷＷＬ＿ｍ＋１は、電圧ＶＨ＿ＦＭまたは電圧ＶＬ＿ＦＭとなり、メモリセルＭＣのトランジスタ１１１のゲートに与えられる。
【００５４】
図４（Ａ）のデータ書き込み動作においては、まず信号ＬＡＴＢをＨレベルにし、ラッチ回路１２９の機能を停止する。この状態で信号ＷＥＢをＨレベルにし、信号ＩＮにデータとしてＨレベルまたはＬレベルの信号を与える。信号ＩＮを与えた後、ラッチ回路１２９の機能を復帰するため、信号ＬＡＴＢをＬレベルにする。信号ＩＮがラッチ回路１２９に保持される。ラッチ回路１２９に保持した信号は、信号ＰＷＥＢをＨレベルとすることでビット線ＢＬに供給される。書き込みワード線ＷＷＬをＨレベルとすることで、メモリセルＭＣのトランジスタ１１１が導通状態となり、フローティングノードＦＮにデータに応じた電圧が書き込まれる。メモリセルＭＣへのデータの書き込みが完了した後、書き込みワード線ＷＷＬをＬレベルにする。なおソース線ＳＬおよび読み出しワード線ＲＷＬは、Ｌレベルのままとする。
【００５５】
図４（Ａ）に図示するように、書き込みワード線ＷＷＬのＬレベルの電圧ＶＬ＿ＦＭは、グラウンド電圧よりも低くする。つまり、グラウンド電圧とは別系統の配線に与えた電圧を基にして、書き込みワード線ＷＷＬのＬレベルの電圧をメモリセルＭＣのトランジスタ１１１に供給する構成とする。当該構成とすることにより、書き込みワード線ＷＷＬのＬレベルの電圧を安定した電圧レベルにできるとともに、トランジスタ１１１をより確実に非導通状態とすることができる。
【００５６】
図４（Ｂ）のデータ読み出し動作においては、読み出しワード線ＲＷＬをＨレベルにし、トランジスタ１１３を導通状態にする。またビット線ＢＬはＬレベルの電圧でフローティングにし、ソース線ＳＬを電圧ＶＨに設定する。メモリセルＭＣでデータ”０”、つまりＬレベルの電圧を保持する場合、トランジスタ１１２のＶＧＳは閾値電圧以下になるため、トランジスタ１１２は非導通状態となる。そのため、ソース線ＳＬとビット線ＢＬとの間で電流が流れず、ビット線ＢＬの電圧は、Ｌレベルのままとなる。逆に、メモリセルＭＣでデータ”１”、つまりＨレベルの電圧を保持する場合、トランジスタ１１２のＶＧＳは閾値電圧を超えるため、トランジスタ１１２は導通状態となる。そのため、ソース線ＳＬとビット線ＢＬとの間で電流が流れ、ビット線ＢＬの電圧は、Ｈレベルとなる。ビット線ＢＬの電圧の変化は信号ＬＡＴＢをＨレベルとして、ラッチ回路１２９に保持し、信号ＯＵＴとして出力する。
【００５７】
図６（Ａ）はソースドライバのブロック図の一例である。
【００５８】
図６（Ａ）に示すソースドライバ１４０は、シフトレジスタ１４１（図中、ＳＲと図示）、データレジスタ１４２（図中、ＤＡＴＡ  ＲＥＧＩＳＴＥＲと図示）、ラッチ回路１４３（図中、ＬＡＴＣＨと図示）、デジタルアナログ変換回路１４４（図中、ＤＡＣと図示）、およびバッファ回路１４５（図中、ＢＵＦＦＥＲと図示）を有する。図１（Ａ）で示したクロック信号ＳＣＬＫおよびスタートパルスＳＳＰは、シフトレジスタ１４１を駆動するための信号である。図１（Ａ）で示したデータＤＡＴＡは、データレジスタ１４２で保持される信号である。図１（Ａ）で示したラッチ信号ＳＬＡＴＣＨは、ラッチ回路１４３を駆動するための信号である。図１（Ａ）で示した電圧ＶＤＡＣは、デジタルアナログ変換回路１４４で階調電圧であるデータ電圧（ＶＤＡＴＡ）を生成するための電圧である。図１（Ａ）で示した電圧ＶＳ−ＢＵＦは、バッファ回路１４５のオペアンプの電源として与えられる電圧である。
【００５９】
図６（Ｂ）はバッファ回路１４５が有するオペアンプの回路図の一例である。
【００６０】
図６（Ｂ）に示すバッファ回路１４５が有するオペアンプ１４６は、電圧ＶＳ−ＢＵＦが与えられ、データ電圧ＶＤＡＴＡを出力する。電圧ＶＳ−ＢＵＦのＬレベルの電圧はグラウンド電圧ＧＮＤ、電圧ＶＳ−ＢＵＦのＨレベルの電圧は電圧ＶＳ−ＢＵＦとする。
【００６１】
図７は、図５で説明したメモリセルＭＣの書き込みワード線ＷＷＬに与える、ロードライバ１１５のバッファ回路に用いる正電源電圧である電圧ＶＨ＿ＦＭおよび負電源電圧である電圧ＶＬ＿ＦＭ、および図６で説明したソースドライバ１４０のバッファ回路１４５におけるオペアンプに与える、正電源電圧である電圧ＶＳ−ＢＵＦおよび負電源電圧である電圧ＧＮＤの、電圧の大小関係を説明する図である。
【００６２】
図７に示すように、書き込みワード線ＷＷＬに与える電圧ＶＬ＿ＦＭは、ソースドライバ１４０のバッファ回路１４５におけるオペアンプに与える負電源電圧であるグラウンド電圧ＧＮＤとは異なる電圧とする。加えて、書き込みワード線ＷＷＬに与える電圧ＶＬ＿ＦＭは、グラウンド電圧ＧＮＤよりも小さい電圧とする。
【００６３】
バッファ回路１４５におけるオペアンプは、データ電圧ＶＤＡＴＡの振幅電圧に追随して電荷を供給する必要がある。そのためオペアンプの負電源電圧であるグラウンド電圧ＧＮＤを与えるグラウンド線では、充放電による電荷の流出入が大きくなり、電圧が変動してノイズの発生源となる。そのため、データを保持するための電圧である電圧ＶＬ＿ＦＭとは別系統とすることで、メモリセルＭＣへの電源ノイズの影響をほとんどなくすことができる。加えて電圧ＶＬ＿ＦＭをグラウンド電圧ＧＮＤより小さい電圧にすることで、書き込みワード線ＷＷＬのＬレベルの電圧を安定した電圧レベルにできるとともに、トランジスタ１１１をより確実に非導通状態とすることができる。
【００６４】
図８は、表示装置１６０での一走査選択期間における、バッファ回路１４５のオペアンプでの電流量を模式的に表したタイミングチャートである。
【００６５】
図８では上段に表示装置の走査線の信号、下段にバッファ回路１４５のオペアンプに流れる電流量を模式的に図示している。図８に図示する一走査選択期間ＰＳＣＡＮにおいて走査線がＨレベルになると、画素のトランジスタが導通状態となるため、画素に電荷が流入する（期間Ｐ１）。この電荷の流入によってバッファ回路１４５のオペアンプでは、電荷の流出入が瞬間的に大きくなり大きな電流が流れる。大きな電流がオペアンプに流れた後は、信号線の電圧の変化が小さくなるため、オペアンプに流れる電流量は小さくなる（期間Ｐ２）。そのため、期間Ｐ２では電源ノイズが小さくなる。この期間Ｐ２において、フレームメモリ１１０のデータの書き込みまたは読み出しを行うことで、フレームメモリ１１０での電源ノイズの影響をより小さくすることができる。
【００６６】
図９（Ａ）はゲートドライバのブロック図の一例である。
【００６７】
図９（Ａ）に示すゲートドライバ１５０は、シフトレジスタ１５１（図中、ＳＲと図示）およびバッファ回路１５２（図中、ＢＵＦＦＥＲと図示）を有する。図１（Ａ）で示したクロック信号ＧＣＬＫおよびスタートパルスＧＳＰは、シフトレジスタ１５１を駆動するための信号である。図１（Ａ）で示した電圧ＶＧ−ＢＵＦは、バッファ回路１５２のオペアンプの電源として与えられる電圧である。
【００６８】
図９（Ｂ）はバッファ回路１５２が有するオペアンプの回路図の一例である。
【００６９】
図９（Ｂ）に示すバッファ回路１５２が有するオペアンプ１５３は、電圧ＶＧ−ＢＵＦが与えられ、走査電圧ＶＳＣＡＮを出力する。電圧ＶＧ−ＢＵＦのＬレベルの電圧はグラウンド電圧ＧＮＤ、電圧ＶＧ−ＢＵＦのＨレベルの電圧は電圧ＶＧ−ＢＵＦとする。
【００７０】
図１０（Ａ）、（Ｂ）は、図５で説明したメモリセルＭＣの書き込みワード線ＷＷＬに与える、ロードライバ１１５のバッファ回路に用いる正電源電圧である電圧ＶＨ＿ＦＭおよび負電源電圧である電圧ＶＬ＿ＦＭ、そして図６で説明したソースドライバ１４０のバッファ回路１４５におけるオペアンプに与える、正電源電圧である電圧ＶＳ−ＢＵＦおよび負電源電圧である電圧ＧＮＤ、そして図９で説明したゲートドライバ１５０のバッファ回路１５２におけるオペアンプに与える、正電源電圧である電圧ＶＧ−ＢＵＦおよび負電源電圧である電圧ＧＮＤの、電圧の大小関係を説明する図である。
【００７１】
図１０（Ａ）、（Ｂ）に示すように、書き込みワード線ＷＷＬに与える電圧ＶＬ＿ＦＭは、ゲートドライバ１５０のバッファ回路１５２におけるオペアンプに与える負電源電圧であるグラウンド電圧ＧＮＤとは異なる電圧とすることもできる。具体的には、ゲートドライバ１５０のバッファ回路１５２におけるオペアンプに与える負電源電圧は、図１０（Ａ）に図示するように、フレームメモリ１１０に与える電圧ＶＬ＿ＦＭと同じ電圧とし、電圧ＶＧ−ＢＵＦとの間で電圧ＶＧ−ＢＵＦＡとすることができる。または、ゲートドライバ１５０のバッファ回路１５２におけるオペアンプに与える負電源電圧は、図１０（Ｂ）に図示するように、フレームメモリ１１０に与える電圧ＶＬ＿ＦＭよりも小さい電圧ＶＬ＿Ｇ−ＢＵＦとし、電圧ＶＧ−ＢＵＦとの間で電圧ＶＧ−ＢＵＦＢとすることができる。
【００７２】
図１１（Ａ）、（Ｂ）は電圧生成回路１３０において基準となる電圧ＶＤＤ、電圧ＶＳＳから、さらに高い電圧あるいは低い電圧を生成するための回路の一例を示す図である。
【００７３】
図１１（Ａ）に示す電圧生成回路１３０Ａは、電圧ＶＰＯＧを生成する回路である。電圧生成回路１３０Ａは、外部の電源１７１から与えられる電圧ＶＤＤ、電圧ＶＳＳを基に電圧ＶＰＯＧを生成できる。そのため、半導体装置１００は、外部から与えられる単一の電源電圧を基に動作することができる。
【００７４】
図１１（Ａ）に示す電圧生成回路１３０Ａは、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＤＤと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＤＤの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【００７５】
図１１（Ｂ）に示す電圧生成回路１３０Ｂは、電圧ＶＮＥＧを生成する回路である。電圧生成回路１３０Ｂは、外部の電源１７１から与えられる電圧ＶＤＤ、電圧ＶＳＳを基に電圧ＶＮＥＧを生成できる。そのため、半導体装置１００は、外部から与えられる単一の電源電圧を基に動作することができる。
【００７６】
図１１（Ｂ）に示す電圧生成回路１３０Ｂは、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＤＤと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＳＳから電圧ＶＤＤの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【００７７】
図１２（Ａ）乃至（Ｄ）は、図１（Ｂ）で示したメモリセルＭＣとは異なるメモリセルの回路構成の一例を示す図である。
【００７８】
図１２（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１１と、トランジスタ１１２Ａと、キャパシタ１１４と、を有する。トランジスタ１１２Ａは、ｐチャネルトランジスタである。トランジスタ１１１を非導通状態にすることで、フローティングノードＦＮにデータに応じた電荷を保持することができる。図１２（Ａ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００７９】
図１２（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１１と、トランジスタ１１２Ｂと、キャパシタ１１４と、を有する。トランジスタ１１２Ｂは、ｎチャネルトランジスタである。トランジスタ１１１を非導通状態にすることで、フローティングノードＦＮにデータに応じた電荷を保持することができる。図１２（Ｂ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００８０】
図１２（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１１１＿Ｂと、トランジスタ１１２Ａと、キャパシタ１１４と、を有する。トランジスタ１１１＿Ｂはバックゲートを有し、バックゲート制御線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１１１＿Ｂの閾値電圧を制御可能な構成とすることができる。トランジスタ１１１＿Ｂを非導通状態にすることで、フローティングノードＦＮにデータに応じた電荷を保持することができる。図１２（Ｃ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００８１】
図１２（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１１１と、トランジスタ１１２Ａと、キャパシタ１１４と、を有する。トランジスタ１１１は、書き込みビット線ＷＢＬに接続され、トランジスタ１１２Ａは、読み出しビット線ＲＢＬに接続される。トランジスタ１１１を非導通状態にすることで、フローティングノードＦＮにデータに応じた電荷を保持することができる。図１２（Ｄ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００８２】
図１３は、図１（Ａ）とは異なる半導体装置のブロック図の一例を示す図である。
【００８３】
図１３に示す半導体装置１００Ａでは、図１（Ａ）に示す半導体装置１００と異なり、ゲートドライバ１５０を外部に設ける構成とする。ゲートドライバ１５０は、例えば、表示装置１６０の画素が有するトランジスタと同じ基板上に形成したトランジスタを用いて構成することもできる。
【００８４】
図１４に示すメモリセルＭＣでは、図１２（Ｃ）で図示したようにバックゲートを有するトランジスタ１１１＿Ｂを有する。図１４ではトランジスタ１１１＿Ｂのバックゲートを制御するバックゲート制御線ＢＧＬとして、バックゲート制御線ＢＧＬ＿ｍ、バックゲート制御線ＢＧＬ＿ｍ＋１を図示している。バックゲート制御線ＢＧＬは、バックゲートドライバ１１７（図中、ＢＧ  Ｄｒｉｖｅｒと図示）に接続される。
【００８５】
図１５（Ａ）、（Ｂ）は、バックゲートドライバ１１７の動作について説明するためのタイミングチャートである。図１５（Ａ）はデータの書き込み時の動作、図１５（Ｂ）はデータを保持する際の動作である。
【００８６】
図１５（Ａ）において、バックゲートドライバ１１７は、バックゲート制御線ＢＧＬ＿ｍ、バックゲート制御線ＢＧＬ＿ｍ＋１を書き込みワード線ＷＷＬ＿ｍ、書き込みワード線ＷＷＬ＿ｍ＋１と同様に順に走査するよう動作する。図１５（Ａ）では、トランジスタ１１１＿Ｂを導通状態とする際、バックゲート制御線の信号をＨレベルとし、トランジスタ１１１＿Ｂの閾値電圧をマイナスシフトさせて電流量を大きくする。それ以外の期間では、図１５（Ｂ）に示すように、トランジスタ１１１＿Ｂを非導通状態とする際、バックゲート制御線の信号をＬレベルとし、トランジスタ１１１＿Ｂの閾値電圧をプラスシフトさせて電流量を小さくする。
【００８７】
トランジスタ１１１＿Ｂのバックゲートに書き込みワード線ＷＷＬと同じ信号を与える場合、書き込みワード線ＷＷＬとバックゲートを接続する際にメモリセルＭＣ内に開口部を設けて接続する構成も考えられる。このような構成では、メモリセルＭＣ内に開口部があるため、メモリセルのセル面積が大きくなってしまう。一方、図１４、１５の構成では、書き込みワード線ＷＷＬとバックゲートとを別々の制御回路によって同じ動作で制御する。当該構成によってメモリセルＭＣ内に開口部を設けることなく、バックゲートに印加する信号を書き込みワード線ＷＷＬと同じ信号とすることができる。そのため、セル面積を大きくすることなく、オン電流の増加およびオフ電流の低減をすることが可能となる。
【００８８】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した、ソースドライバＩＣとして機能する半導体装置と、当該半導体装置によって動作する表示装置、およびその変形例について説明する。
【００８９】
図１６のブロック図では、半導体装置１００Ａ、ホストプロセッサ１７０、電源１７１、ゲートドライバ１５０および表示装置１６０を図示している。図１６では、表示装置１６０中に走査線ＸＬ［１］乃至ＸＬ［ｍ］、信号線ＹＬ［１］乃至ＹＬ［ｎ］、および画素１６２を示している。半導体装置１００Ａは、実施の形態１の図１３で説明した構成と同様である。
【００９０】
表示装置１６０は、走査線ＸＬ［１］乃至ＸＬ［ｍ］、及び信号線ＹＬ［１］乃至ＹＬ［ｎ］が概略直交するように設けられている。走査線と信号線の交差部には、画素１６２が設けられる。なお画素１６２の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。ＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。
【００９１】
なお表示装置１６０にタッチセンサの機能を付加する場合、図１７に示すようにタッチセンサ１８０を追加する構成とすればよい。なおタッチセンサ１８０を表示装置１６０と組み合わせてインセル型のタッチパネルとすることも可能である。なおタッチセンサ１８０で得られる信号は、半導体装置１００Ａの構成にタッチセンサ駆動回路１８１を加えた半導体装置１００Ｂで処理する構成とすることができる。なお図１７の構成において、タッチセンサの駆動と、表示装置の駆動とを異なるタイミングで制御することで、ノイズによるタッチセンサの誤作動を低減することができる。
【００９２】
図１８のブロック図は、図１６のブロック図における半導体装置１００Ａを半導体装置１００Ｃに置き換えている。半導体装置１００Ｃは、複数のフレームメモリ１１０Ａ、１１０Ｂを有する。複数のフレームメモリ１１０Ａ、１１０Ｂを有する半導体装置１００Ｃは、異なるフレームのデータを保持することができる。当該構成とすることで、異なるフレームのデータを保持したフレームメモリ１１０Ａ、１１０Ｂのデータを比較し、異なるデータであれば表示するデータの更新を行い、同じデータであれば表示するデータの更新を行わないといった、表示を行うことができる。このような表示方法によってソースドライバ１４０を駆動させる頻度を低減できるため、低消費電力化に有効である。
【００９３】
図１９のブロック図は、図１６のブロック図における半導体装置１００Ａを半導体装置１００Ｄに置き換えている。半導体装置１００Ｄは、ラインメモリ１１０Ｃを有する。ラインメモリ１１０Ｃを有する半導体装置１００Ｄは、フレームメモリよりも小さいデータを保持することができる。ラインメモリ１１０ＣにメモリセルＭＣを適用する構成とすることで、チップ面積の縮小が図られた半導体装置とすることができる。
【００９４】
図２０のブロック図は、図１６のブロック図における半導体装置１００Ａを半導体装置１００Ｅに置き換えている。半導体装置１００Ｅは、演算装置１８２を有する。演算装置１８２は、データを演算処理する機能を有する。演算処理の一例としては、画像の回転処理、バックライトの点灯制御、または超解像処理等を行うことができる。半導体装置１００Ｅに演算装置１８２を搭載する構成とすることで、より高性能な半導体装置とすることができる。
【００９５】
図２１（Ａ）のブロック図は、図１６のブロック図における半導体装置１００Ａを半導体装置１００Ｆに置き換えている。半導体装置１００Ｆは、ＦＰＧＡ１８３を有する。ＦＰＧＡ１８３は、コンフィギュレーションデータに応じてデータを演算処理する機能を有する。演算処理の一例としては、上述した演算装置１８２と同様に、画像の回転処理、バックライトの点灯制御、または超解像処理等を行うことができる。
【００９６】
図２１（Ｂ）は、コンフィギュレーションデータを記憶するコンフィギュレーションメモリを説明するためのブロック図である。例えば、ロジックエレメント１８５間の接続を制御する切り替えスイッチ１８４の導通状態は、コンフィギュレーションメモリ１８６によって制御される。図２１（Ｃ）には、コンフィギュレーションメモリ１８６に適用可能な回路構成の一例を示す。コンフィギュレーションメモリ１８６は、トランジスタ１８７、１８８を有し、フローティングノードＦＮにコンフィギュレーションデータに応じた電荷を保持させる。フローティングノードＦＮの電圧にしたがって、トランジスタ１８８の導通状態を切り替えて、切り替えスイッチ１８４の機能を実現することができる。図２１（Ｃ）の回路構成は、上記実施の形態１で説明したメモリセルＭＣと同様にすることができ、この場合酸化物半導体を有するトランジスタ１８７とすることが有効である。当該構成とすることで、メモリセルＭＣと同じ工程で、ＦＰＧＡ１８３のコンフィギュレーションメモリ１８６を作製することができる。
【００９７】
次いで画素１６２の構成例について、図２２（Ａ）、（Ｂ）に一例を示し説明する。
【００９８】
図２２（Ａ）の画素１６２Ａは、液晶表示装置が有する画素の一例であり、トランジスタ１９１、キャパシタ１９２、及び液晶素子１９３を有する。
【００９９】
トランジスタ１９１は、液晶素子１９３と信号線ＹＬとの接続を制御するスイッチング素子としての機能を有する。トランジスタ１９１は、走査線ＸＬを介して、そのゲートから入力される走査電圧により導通状態が制御される。
【０１００】
キャパシタ１９２は、一例として、導電層を積層して形成される素子である。
【０１０１】
液晶素子１９３は、一例として、共通電極、画素電極及び液晶層で構成される素子である。共通電極と画素電極間に形成される電界の作用により液晶層の液晶材料の配向が変化される。
【０１０２】
図２２（Ｂ）の画素１６２Ｂは、ＥＬ表示装置が有する画素の一例であり、トランジスタ１９４、トランジスタ１９５、及びＥＬ素子１９６を有する。なお図２２（Ｂ）では、走査線ＸＬ及び信号線ＹＬに加えて、電流供給線ＺＬを図示している。電流供給線ＺＬは、ＥＬ素子１９６に電流を供給するための配線である。
【０１０３】
トランジスタ１９４は、トランジスタ１９５のゲートと信号線ＹＬとの接続を制御するスイッチング素子としての機能を有する。トランジスタ１９４は、走査線ＸＬを介して、そのゲートから入力される走査電圧により導通状態が制御される。
【０１０４】
トランジスタ１９５は、ゲートに印加される電圧に従って、電流供給線ＺＬとＥＬ素子１９６との間に流れる電流を制御する機能を有する。
【０１０５】
ＥＬ素子１９６は、一例として、電極に挟持された発光層で構成される素子である。ＥＬ素子１９６は、発光層を流れる電流量に従って輝度を制御することができる。
【０１０６】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の断面構造の一例について、図２３乃至図３５を参照して説明する。
【０１０７】
先の実施の形態に示す半導体装置は、シリコンを用いたトランジスタ（Ｓｉトランジスタ）を有する層、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）を有する層、および配線層を積層して設けることで形成することができる。
【０１０８】
＜半導体装置の層構造について＞
図２３には、半導体装置の層構造の模式図を示す。トランジスタ層１０、配線層２０、トランジスタ層３０、および配線層４０が順に重なって設けられる。一例として示す配線層２０は、配線層２０Ａ、配線層２０Ｂを有する。また配線層４０は、配線層４０Ａ、配線層４０Ｂを有する。配線層２０および／または配線層４０は、絶縁体を挟んで導電体を配置することでキャパシタを形成することができる。
【０１０９】
トランジスタ層１０は、複数のトランジスタ１２を有する。トランジスタ１２は、半導体層１４およびゲート電極１６を有する。半導体層１４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極１６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。
【０１１０】
配線層２０Ａおよび配線層２０Ｂは、絶縁層２４に設けられた開口に埋め込んだ配線２２を有する。配線２２は、トランジスタ等の素子間を接続するための配線としての機能を有する。
【０１１１】
トランジスタ層３０は、複数のトランジスタ３２を有する。トランジスタ３２は、半導体層３４およびゲート電極３６を有する。半導体層３４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極３６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。
【０１１２】
配線層４０Ａおよび配線層４０Ｂは、絶縁層４４に設けられた開口に埋め込んだ配線４２を有する。配線４２は、トランジスタ等の素子間を接続するための配線としての機能を有する。
【０１１３】
半導体層１４は、半導体層３４とは異なる半導体材料である。一例としては、トランジスタ１２はＳｉトランジスタであり、トランジスタ３２はＯＳトランジスタであるとすると、半導体層１４の半導体材料はシリコンであり、半導体層３４の半導体材料は、酸化物半導体である。
【０１１４】
［構成例］
半導体装置の断面図の一例を図２４（Ａ）に示す。図２４（Ｂ）は、図２４（Ａ）の構成の一部を拡大したものである。
【０１１５】
図２４（Ａ）に示す半導体装置は、キャパシタ３００と、トランジスタ４００と、トランジスタ５００と、を有している。
【０１１６】
キャパシタ３００は、絶縁体６０２上に設けられ、導電体６０４と、絶縁体６１２と、導電体６１６とを有する。
【０１１７】
導電体６０４は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、プラグや配線などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０１１８】
絶縁体６１２は、導電体６０４の側面および上面を覆うように設けられる。絶縁体６１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
【０１１９】
導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆うように設けられる。
【０１２０】
なお、導電体６１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、プラグや配線などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０１２１】
キャパシタ３００が有する導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆う構成とすることで、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
【０１２２】
トランジスタ５００は、基板３０１上に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａおよび低抵抗領域３０８ｂを有する。
【０１２３】
トランジスタ５００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０１２４】
半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０１２５】
低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０１２６】
ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０１２７】
なお、導電体の材料により、ゲート電極の仕事関数を定めることで、トランジスタ５００のしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０１２８】
また、図２４（Ａ）に示すトランジスタ５００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ５００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【０１２９】
なお、図２４（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図２５（Ａ）に示すようにトランジスタ５００Ａの構成を、プレーナ型として設けてもよい。
【０１３０】
トランジスタ５００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。
【０１３１】
絶縁体３２２はその下方に設けられるトランジスタ５００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０１３２】
絶縁体３２４は、基板３０１、またはトランジスタ５００などから、トランジスタ４００が設けられる領域に、水素や不純物が拡散しないように、バリア膜として機能する。例えば、絶縁体３２４には、窒化シリコンなどの窒化物を用いればよい。
【０１３３】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはキャパシタ３００、またはトランジスタ４００と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０１３４】
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。
【０１３５】
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２４（Ａ）において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６、および導電体３５８が埋め込まれている。導電体３５６、および導電体３５８はプラグ、または配線として機能を有する。
【０１３６】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６および導電体３５８は、水素に対するバリア性を有する導電体を用いることが好ましい。水素に対するバリア性を有する絶縁体３５０が有する開口部には、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５００とトランジスタ４００とは、バリア層により分離することができ、トランジスタ５００からトランジスタ４００への水素の拡散を抑制することができる。
【０１３７】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５００からの水素の拡散を抑制することができる。
【０１３８】
絶縁体３５４の上方には、トランジスタ４００が設けられている。なお、トランジスタ４００の拡大図を図２４（Ｂ）に示す。なお、図２４（Ｂ）に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０１３９】
トランジスタ４００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ４００は、オフ電流が小さいため、これを半導体装置のフレームメモリに用いることにより長期にわたり記憶内容を保持することが可能である。
【０１４０】
絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及び導電体２０５等が埋め込まれている。なお、導電体２１８は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線としての機能を有する。導電体２０５は、トランジスタ４００のゲート電極としての機能を有する。
【０１４１】
絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかに、酸素や水素に対してバリア性のある物質を用いることが好ましい。特に、トランジスタ４００に酸化物半導体を用いる場合、トランジスタ４００近傍の層間膜などに、酸素過剰領域を有する絶縁体を設けることで、トランジスタ４００の信頼性を向上させることができる。従って、トランジスタ４００近傍の層間膜から、効率的に酸素をトランジスタ４００へ拡散させるために、トランジスタ４００と層間膜の上下を、水素及び酸素に対するバリア性を有する層で挟む構造とするとよい。
【０１４２】
例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを用いるとよい。なお、バリア性を有する膜を積層することで、当該機能をより確実にすることができる。
【０１４３】
絶縁体２１６上には、絶縁体２２０、絶縁体２２２、および絶縁体２２４が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、および絶縁体２２４には導電体２４４の一部が埋め込まれている。
【０１４４】
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ４００のチャネル領域が形成される酸化物２３０に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０１４５】
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１４６】
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０１４７】
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
【０１４８】
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、酸化物２３０から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
【０１４９】
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０１５０】
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース電極あるいはドレイン電極に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
【０１５１】
また、絶縁体２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
【０１５２】
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃとして、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。
【０１５３】
以下に、本発明に係る酸化物２３０について説明する。
【０１５４】
酸化物２３０に用いる酸化物としては、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１５５】
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１５６】
まず、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２６には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１５７】
図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１５８】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１５９】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
【０１６０】
図２６（Ａ）および図２６（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１６１】
一例として、図２７に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２７に示す元素Ｍ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０１６２】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２７に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０１６３】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０１６４】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０１６５】
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０１６６】
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０１６７】
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０１６８】
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
【０１６９】
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２６（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１７０】
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２６（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１７１】
また、図２６（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
【０１７２】
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１７３】
続いて、上記酸化物をトランジスタに用いる場合について説明する。
【０１７４】
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１７５】
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１７６】
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１７７】
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１７８】
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１７９】
ここで、酸化物中における各不純物の影響について説明する。
【０１８０】
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８１】
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１８２】
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい。例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８３】
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１８４】
不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０１８５】
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物Ｓ１および酸化物Ｓ２の積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２８を用いて説明する。
【０１８６】
図２８（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０１８７】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０１８８】
図２８（Ａ）、図２８（Ｂ）、および図２８（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１８９】
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０１９０】
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１９１】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０１９２】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図２６（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２６（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
【０１９３】
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
【０１９４】
導電体２４０ａ、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０１９５】
導電体２４０ａ、および導電体２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、タンタル膜または窒化タンタル膜上にアルミニウム膜を積層する二層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１９６】
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１９７】
また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。
【０１９８】
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ４００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０１９９】
ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２００】
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０２０１】
絶縁体２８０は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
【０２０２】
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０２０３】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０２０４】
また、トランジスタ４００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２０５】
また、導電体２６０を覆うように、絶縁体２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。当該構成とすることで、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。
【０２０６】
絶縁体２８０上には、絶縁体２８２、および絶縁体２８４が順に積層して設けられている。また、絶縁体２８０、絶縁体２８２、および絶縁体２８４には、導電体２４４、導電体２４６ａ、及び導電体２４６ｂ等が埋め込まれている。なお、導電体２４４は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６ａ、及び導電体２４６ｂは、キャパシタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能を有する。
【０２０７】
絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。当該構成とすることで、トランジスタ４００近傍の層間膜から脱離する酸素を、効率的にトランジスタ４００へ、拡散させることができる。
【０２０８】
絶縁体２８４の上方には、キャパシタ３００が設けられている。
【０２０９】
絶縁体６０２上には、導電体６０４、および導電体６２４が設けられている。なお、導電体６２４は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。
【０２１０】
導電体６０４上に絶縁体６１２、絶縁体６１２上に導電体６１６が設けられている。また、導電体６１６は、絶縁体６１２を介して、導電体６０４の側面を覆っている。つまり、導電体６０４の側面においても、容量として機能するため、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
【０２１１】
なお、絶縁体６０２は、少なくとも導電体６０４、と重畳する領域に設けられていればよい。例えば、図２５（Ｂ）に示すキャパシタ３００Ａのように、絶縁体６０２を、導電体６０４、及び導電体６２４と重畳する領域にのみ設け、絶縁体６０２と、絶縁体６１２とが接する構造としてもよい。
【０２１２】
導電体６１６上には、絶縁体６２０、および絶縁体６２２が順に積層して設けられている。また、絶縁体６２０、絶縁体６２２、および絶縁体６０２には導電体６２６、および導電体６２８が埋め込まれている。なお、導電体６２６、および導電体６２８は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。
【０２１３】
また、キャパシタ３００を覆う絶縁体６２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２１４】
以上が構成例についての説明である。
【０２１５】
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図２９乃至図３５を用いて説明する。
【０２１６】
まず、基板３０１を準備する。基板３０１としては、半導体基板を用いる。例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、基板３０１として、ＳＯＩ基板を用いてもよい。以下では、基板３０１として単結晶シリコン基板を用いた場合について説明する。
【０２１７】
続いて、基板３０１に素子分離層を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
【０２１８】
なお、同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、基板３０１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の基板３０１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
【０２１９】
続いて、基板３０１上に絶縁体３０４となる絶縁体を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。
【０２２０】
当該絶縁体は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
【０２２１】
続いて、導電体３０６となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体３０６の仕事関数を定めることで、トランジスタ５００のしきい値電圧を調整することができるため、導電膜の材料は、トランジスタ５００に求められる特性に応じて、適宜選択するとよい。
【０２２２】
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２２３】
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、導電体３０６を形成することができる。
【０２２４】
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
【０２２５】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【０２２６】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【０２２７】
導電体３０６の形成後、導電体３０６の側面を覆うサイドウォールを形成してもよい。サイドウォールは、導電体３０６の厚さよりも厚い絶縁体を成膜した後に、異方性エッチングを施し、導電体３０６の側面部分のみ当該絶縁体を残存させることにより形成できる。
【０２２８】
サイドウォールの形成時に絶縁体３０４となる絶縁体も同時にエッチングされることにより、導電体３０６およびサイドウォールの下部に絶縁体３０４が形成される。または、導電体３０６を形成した後に導電体３０６、または導電体３０６を加工するためのレジストマスクをエッチングマスクとして当該絶縁体をエッチングすることにより絶縁体３０４を形成してもよい。この場合、導電体３０６の下部に絶縁体３０４が形成される。または、当該絶縁体に対してエッチングによる加工を行わずに、そのまま絶縁体３０４として用いることもできる。
【０２２９】
続いて、基板３０１の導電体３０６（およびサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。
【０２３０】
続いて、絶縁体３２０を形成した後、上述した導電性を付与する元素の活性化のための加熱処理を行う。
【０２３１】
絶縁体３２０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。
【０２３２】
絶縁体３２０は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２３３】
加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。
【０２３４】
この段階でトランジスタ５００が形成される。
【０２３５】
続いて、絶縁体３２０上に絶縁体３２２を形成する。絶縁体３２２は、絶縁体３２０と同様の材料および方法で作成することができる。また、絶縁体３２２の上面を、ＣＭＰ法等を用いて平坦化する（図２９（Ａ））。
【０２３６】
続いて、絶縁体３２０、および絶縁体３２２に、低抵抗領域３０８ａ、低抵抗領域３０８ｂおよび導電体３０６等に達する開口部を形成する（図２９（Ｂ））。その後、開口部を埋めるように導電膜を形成する（図２９（Ｃ））。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０２３７】
続いて、絶縁体３２２の上面が露出するように該導電膜に平坦化処理を施すことにより、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃ等を形成する（図２９（Ｄ））。なお、図中の矢印は、ＣＭＰ処理を表す。また、明細書中、及び図中において、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃは、プラグ、または配線として機能を有し、まとめて導電体３２８と付記する場合もある。なお、本明細書中において、プラグ、または配線として機能を有する場合は、同様に取り扱うものとする。
【０２３８】
続いて、絶縁体３２２上に絶縁体３２４を形成した後、ダマシン法などを用いて導電体３３０ａ、導電体３３０ｂ、および導電体３３０ｃを形成する（図３０（Ａ））。絶縁体３２４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３３０となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。
【０２３９】
次に、絶縁体３５２、および絶縁体３５４を形成した後、デュアルダマシン法などを用いて、絶縁体３５２、および絶縁体３５４に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃを形成する（図３０（Ｂ））。絶縁体３５２、および絶縁体３５４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３５８となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。
【０２４０】
次に、トランジスタ４００を形成する。絶縁体２１０を形成した後、水素または酸素に対してバリア性を有する絶縁体２１２、および絶縁体２１４を形成する。絶縁体２１０は、絶縁体３２０と同様の材料および方法で作成することができる。
【０２４１】
また、絶縁体２１２、および絶縁体２１４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体のいずれかを、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
【０２４２】
続いて、絶縁体２１４上に絶縁体２１６を形成する。絶縁体２１６は、絶縁体２１０と同様の材料および方法で作成することができる（図３０（Ｃ））。
【０２４３】
次に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃ等に達する開口部を形成する（図３１（Ａ））。
【０２４４】
続いて、絶縁体２１６に、トランジスタ４００のゲート電極となる領域に開口部を形成する。この時、絶縁体２１６に形成された開口部を広げてもよい（図３１（Ｂ））。絶縁体２１６に形成された開口部を広くすることで、後の工程で形成されるプラグ、または配線に対し、十分な設計マージンを確保することができる。
【０２４５】
その後、開口部を埋めるように導電膜を形成する（図３１（Ｃ））。導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、および導電体２０５を形成する（図３２（Ａ））。なお、図中の矢印は、ＣＭＰ処理を表す。
【０２４６】
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を形成する。絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体２１０と同様の材料および方法で作成することができる。特に、絶縁体２２２にはｈｉｇｈ−ｋ材料を用いることが好ましい。
【０２４７】
続いて、酸化物２３０ａとなる酸化物と、酸化物２３０ｂとなる酸化物を順に成膜する。当該酸化物は、大気に触れさせることなく連続して成膜することが好ましい。
【０２４８】
酸化物２３０ｂとなる酸化物を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物２３０ｂとなる酸化物を成膜した直後に行ってもよいし、酸化物２３０ｂとなる酸化物を加工して島状の酸化物２３０ｂを形成した後に行ってもよい。加熱処理により、酸化物２３０ａの下方に形成された絶縁体から、酸化物２３０ａ、および酸化物２３０ｂに酸素が供給され、酸化物中の酸素欠損を低減することができる。
【０２４９】
その後、酸化物２３０ｂとなる酸化物上に、導電体２４０ａ、および導電体２４０ｂとなる導電膜を形成する。続いて、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、および島状の導電膜の積層構造を形成することができる。
【０２５０】
次に、島状の導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体２４０ａ、および導電体２４０ｂを形成する。
【０２５１】
続いて、酸化物２３０ｃとなる酸化物、絶縁体２５０となる絶縁体、および導電体２６０となる導電膜を順に成膜する。続いて、当該導電膜上に、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去することで、導電体２６０を形成する。
【０２５２】
次に、絶縁体２５０となる絶縁体、および導電体２６０上に絶縁体２７０となる絶縁体を形成する。絶縁体２７０となる絶縁体は、水素および酸素に対するバリア性を有する材料を用いることが好ましい。続いて、当該絶縁体上に上記と同様の方法によりレジストマスクを形成し、絶縁体２７０となる絶縁体、絶縁体２５０となる絶縁体、および酸化物２３０ｃとなる酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、トランジスタ４００が形成される。
【０２５３】
次に、絶縁体２８０を形成する。絶縁体２８０は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。また、絶縁体２８０となる絶縁体を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２５４】
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０２５５】
例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０２５６】
また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
【０２５７】
また、酸素導入処理として、絶縁体２８０上に、スパッタリング装置を用いて、酸化物を積層する方法がある。例えば、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。
【０２５８】
続いて、絶縁体２８４を形成する。絶縁体２８４は、絶縁体２１０と、同様の材料および方法で作成することができる。また、絶縁体２８４は、酸素や水素に対してバリア性のある酸化アルミニウムなどを用いることが好ましい。特に、絶縁体２８４を、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
【０２５９】
絶縁体２８２に、緻密な膜質の絶縁体２８４を積層することで、絶縁体２８０に導入した過剰酸素を、トランジスタ４００側に、効果的に封じ込めることができる（図３２（Ｂ））。
【０２６０】
次に、キャパシタ３００を形成する。まず、絶縁体２８４上に、絶縁体６０２を形成する。絶縁体６０２は、絶縁体２１０と同様の材料および方法で作成することができる。
【０２６１】
次に、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８４に、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、導電体２４０ａ、および導電体２４０ｂ等に達する開口部を形成する。
【０２６２】
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２４４ａ、導電体２４４ｂ、導電体２４４ｃ、導電体２４６ａ、および導電体２４６ｂを形成する。なお、導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。
【０２６３】
次に、絶縁体６０２上に導電膜６０４Ａを成膜する。なお、導電膜６０４Ａの形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜６０４Ａ上に、レジストマスク６９０を形成する（図３３（Ａ））。
【０２６４】
導電膜６０４Ａをエッチングすることで、導電体６２４ａ、導電体６２４ｂ、導電体６２４ｃ、および導電体６０４を形成する。当該エッチング処理を、オーバーエッチング処理とすることで、絶縁体６０２の一部も同時に除去することができる（図３３（Ｂ））。絶縁体６０２は、後に形成する絶縁体６１２の膜厚よりも、深く除去されていればよい。また、導電体６０４をオーバーエッチング処理により形成することで、エッチング残渣を残すことなくエッチングすることができる。
【０２６５】
また、当該エッチング処理の途中で、エッチングガスの種類を切り替えることにより、効率よく絶縁体６０２の一部を除去することができる。
【０２６６】
また、例えば、導電体６０４を形成した後、レジストマスク６９０を除去し、導電体６０４をハードマスクとして、絶縁体６０２の一部を除去してもよい。
【０２６７】
また、導電体６０４を形成した後、導電体６０４の表面を、クリーニング処理してもよい。クリーニング処理をすることで、エッチング残渣等を除去することができる。
【０２６８】
さらに、絶縁体６０２及び絶縁体２８４の膜種が異なる場合、絶縁体２８４をエッチングストッパ膜としてもよい。その場合、図２５（Ｂ）に示すように、導電体６２４、および導電体６０４と重畳する領域に絶縁体６０２が形成される構造となる。
【０２６９】
続いて、導電体６０４の側面、および上面を覆う絶縁体６１２を成膜する（図３４（Ａ））。絶縁体６１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
【０２７０】
例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、キャパシタ３００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、キャパシタ３００の静電破壊を抑制し、キャパシタ３００の信頼性を向上させることができる。
【０２７１】
続いて、絶縁体６１２上に導電膜６１６Ａを成膜する（図３４（Ａ））。なお、導電膜６１６Ａの形成は、導電体６０４と同様の材料および方法で作成することができる。続いて、導電膜６１６Ａ上に、レジストマスクを形成し、導電膜６１６Ａの不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体６１６を形成する。
【０２７２】
続いて、キャパシタ３００を覆う絶縁体６２０を成膜する（図３４（Ｂ））。絶縁体６２０は、絶縁体６０２等と同様の材料および方法により形成することができる。
【０２７３】
次に、絶縁体６２０に、導電体６２４ａ、導電体６２４ｂ、導電体６２４ｃ、および導電体６０４等に達する開口部を形成する。
【０２７４】
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体６２０の上面を露出させ、導電体６２６ａ、導電体６２６ｂ、導電体６２６ｃ、および導電体６２６ｄを形成する。なお、導電膜の形成は、導電体２４４と同様の材料および方法で作成することができる。
【０２７５】
続いて、導電体６２６となる導電膜を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該導電膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２７６】
導電体６２６となる導電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２７７】
次に、導電体６２６となる導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体６２６ａ、導電体６２６ｂ、導電体６２６ｃ、および導電体６２６ｄを形成する。
【０２７８】
続いて、絶縁体６２０上に、絶縁体６２２を成膜する（図３５）。絶縁体６２２は、絶縁体６０２等と同様の材料および方法により形成することができる。
【０２７９】
次に、絶縁体６２２に、導電体６２６ａ、導電体６２６ｂ、導電体６２６ｃ、および導電体６２６ｄに達する開口部を形成する。
【０２８０】
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体６２２の上面を露出させ、導電体６２８ａ、導電体６２８ｂ、導電体６２８ｃ、および導電体６２８ｄを形成する。なお、導電膜の形成は、導電体２４４と同様の材料および方法で作成することができる。
【０２８１】
以上の工程により、本発明の一態様の半導体装置を作製することができる。
【０２８２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を用いた応用例として、表示パネルに適用する例、表示モジュールの応用例、及び電子機器への応用例について、図３６乃至図３８を用いて説明する。
【０２８４】
＜表示パネルへの実装例＞
ソースドライバＩＣとして機能する半導体装置を、表示パネルに適用する例について、図３６（Ａ）、（Ｂ）を用いて説明する。
【０２８５】
図３６（Ａ）の場合には、表示パネルが有する表示部７１１の周辺にソースドライバ７１２、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２として基板７１３上に半導体装置を有するソースドライバＩＣ７１４が実装される例を示している。
【０２８６】
ソースドライバＩＣ７１４は、異方性導電接着剤、及び異方性導電フィルムを用いて基板７１３上に実装される。
【０２８７】
なおソースドライバＩＣ７１４は、ＦＰＣ７１５を介して、外部回路基板７１６と接続される。
【０２８８】
図３６（Ｂ）の場合には、表示部７１１の周辺にソースドライバ７１２、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２としてＦＰＣ７１５上にソースドライバＩＣ７１４が実装される例を示している。
【０２８９】
ソースドライバＩＣ７１４をＦＰＣ７１５上に実装することで、基板７１３に表示部７１１を大きく設けることができ、狭額縁化を達成することができる。
【０２９０】
＜表示モジュールの応用例＞
次いで図３６（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、図３７を用いて説明を行う。
【０２９１】
図３７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０２９２】
上記図３６（Ａ）、（Ｂ）で説明した表示パネルは、図３７における表示パネル８００６に用いることができる。
【０２９３】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状および／または寸法を適宜変更することができる。
【０２９４】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。この場合、タッチパネル８００４を省略することも可能である。
【０２９５】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。フレーム８００９は、放熱板としての機能を有していてもよい。
【０２９６】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
【０２９７】
表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０２９８】
＜電子機器への応用例＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器の表示パネルを、上述の表示モジュールを適用した表示パネルとする場合について説明する。
【０２９９】
図３８（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られた携帯型の情報端末が実現される。
【０３００】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３８（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図３８（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０３０１】
図３８（Ａ）に示す携帯型の情報端末は、図３８（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０３０２】
図３８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。筐体の裏面または側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３０３】
図３８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３０４】
更に、図３８（Ａ）に示す筐体９０２にアンテナ、マイク機能、および／または無線機能を持たせ、携帯電話として用いてもよい。
【０３０５】
図３８（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られた電子書籍端末が実現される。
【０３０６】
図３８（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチおよび／またはリモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する表示モジュールが搭載されている。そのため、回路面積の縮小が図られたテレビジョン装置が実現される。
【０３０７】
図３８（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため回路面積の縮小が図られたスマートフォンが実現される。
【０３０８】
図３８（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られたデジタルカメラが実現される。
【０３０９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に示す半導体装置を有する表示モジュールが搭載されている。そのため、回路面積の縮小が図られた電子機器が実現される。
【０３１０】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０３１１】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０３１２】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０３１３】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０３１４】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０３１５】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０３１６】
「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０３１７】
本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または、複数の回路にわたって一つの機能が関わる場合、があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０３１８】
図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０３１９】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０３２０】
本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
【０３２１】
本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０３２２】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０３２３】
なお本明細書等において、１つの画素に１つのトランジスタ及び１つの容量素子を備えた１Ｔ−１Ｃの回路構成、あるいは１つの画素に２つのトランジスタ及び１つの容量素子を備えた２Ｔ−１Ｃ構造の回路構成を示しているが、本発明の一形態はこれに限定されない。１つの画素に３つ以上のトランジスタ及び２つ以上の容量素子を有する回路構成とすることもでき、別途の配線がさらに形成されて、多様な回路構成としてもよい。
【０３２４】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０３２５】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０３２６】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０３２７】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０３２８】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０３２９】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０３３０】
＜＜画素について＞＞
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
【０３３１】
なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）とすることもできるし、または、ＲＧＢに、イエロー、シアン、マゼンタを追加することもできる。
【０３３２】
＜＜表示素子について＞＞
本明細書等において、表示素子とは、電気的作用または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものである。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットを用いた表示素子など、がある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイまたは反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極または窒化物半導体の下に、グラフェンまたはグラファイトを配置してもよい。グラフェンまたはグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンまたはグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンまたはグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体��は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなること、および／または、劣化しやすくなることを防止すること、ができる。
【０３３３】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０３３４】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合、またはトランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０３３５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３３６】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３３７】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０３３８】
１００    半導体装置
１１０    フレームメモリ
１２０    表示コントローラ
１３０    電圧生成回路
１４０    ソースドライバ
１５０    ゲートドライバ
１６０    表示装置
１７０    ホストプロセッサ
１７１    電源
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１４    キャパシタ
１１５    ロードライバ
１１６    カラムドライバ
１１７    バックゲートドライバ
ＭＣ    メモリセル
ＳＬ    ソース線
ＢＬ    ビット線
ＷＷＬ    書き込みワード線
ＲＷＬ    読み出しワード線
ＦＮ    フローティングノード
１２１    インバータ回路
１２２    インバータ回路
１２３    インバータ回路
１２４    インバータ回路
１２５    セレクタ回路
１２６    ＮＡＮＤ回路
１２７    トランジスタ
１２８    トランジスタ
１２９    ラッチ回路
１３１    バッファ回路
１４１    シフトレジスタ
１４２    データレジスタ
１４３    ラッチ回路
１４４    デジタルアナログ変換回路
１４５    バッファ回路
１４６    オペアンプ
１５１    シフトレジスタ
１５２    バッファ回路
１５３    オペアンプ
ＭＣ＿Ａ    メモリセル
ＭＣ＿Ｂ    メモリセル
ＭＣ＿Ｃ    メモリセル
ＭＣ＿Ｄ    メモリセル
１１２Ａ    トランジスタ
１１２Ｂ    トランジスタ
１１１＿Ｂ    トランジスタ
ＷＢＬ    書き込みビット線
ＲＢＬ    読み出しビット線
１３０Ａ    電圧生成回路
１３０Ｂ    電圧生成回路
１００Ａ    半導体装置
１６２  画素
ＢＧＬ    バックゲート制御線
１８０    タッチセンサ
１８１    タッチセンサ駆動回路
１１０Ａ    フレームメモリ
１１０Ｂ    フレームメモリ
１１０Ｃ    ラインメモリ
１８２    演算装置
１８３    ＦＰＧＡ
１８４    切り替えスイッチ
１８５    ロジックエレメント
１８６    コンフィギュレーションメモリ
１８７    トランジスタ
１８８    トランジスタ
１００Ｂ    半導体装置
１００Ｃ    半導体装置
１００Ｄ    半導体装置
１００Ｅ    半導体装置
１００Ｆ    半導体装置
１６２Ａ    画素
１６２Ｂ    画素
ＸＬ    走査線
ＹＬ    信号線
ＺＬ    電流供給線
１９１    トランジスタ
１９２    キャパシタ
１９３    液晶素子
１９４    トランジスタ
１９５    トランジスタ
１９６    ＥＬ素子
１０    トランジスタ層
１２    トランジスタ
１４    半導体層
１６    ゲート電極
２０    配線層
２２    配線
２４    絶縁層
２０Ａ    配線層
２０Ｂ    配線層
３０    トランジスタ層
３２    トランジスタ
３４    半導体層
３６    ゲート電極
４０    配線層
４０Ａ    配線層
４０Ｂ    配線層
４２    配線
４４    絶縁層
３００    キャパシタ
６０２    絶縁体
６０４    導電体
６０４Ａ    導電体
６１２    絶縁体
６１６    導電体
６２０    絶縁体
６２２    絶縁体
６２４    導電体
６２４ａ    導電体
６２４ｂ    導電体
６２４ｃ    導電体
６２６    導電体
６２６ａ    導電体
６２６ｂ    導電体
６２６ｃ    導電体
６２６ｄ    導電体
６２８    導電体
６２８ａ    導電体
６２８ｂ    導電体
６２８ｃ    導電体
６２８ｄ    導電体
６９０    レジストマスク
４００    トランジスタ
２０５    導電体
２１０    絶縁体
２１２    絶縁体
２１４    絶縁体
２１６    絶縁体
２１８    導電体
２１８ａ    導電体
２１８ｂ    導電体
２１８ｃ    導電体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０    酸化物
２３０ａ    酸化物
２３０ｂ    酸化物
２３０ｃ    酸化物
２４０ａ    導電体
２４０ｂ    導電体
２４４    導電体
２４４ａ    導電体
２４４ｂ    導電体
２４４ｃ    導電体
２４６ａ    導電体
２４６ｂ    導電体
２５０    絶縁体
２６０    導電体
２７０    絶縁体
２８０    絶縁体
２８２    絶縁体
２８４    絶縁体
５００    トランジスタ
５００Ａ    トランジスタ
３０１    基板
３０２    半導体領域
３０４    絶縁体
３０６    導電体
３０８ａ    低抵抗領域
３０８ｂ    低抵抗領域
３２０    絶縁体
３２２    絶縁体
３２４    絶縁体
３２６    絶縁体
３２８    導電体
３３０    導電体
３５０    絶縁体
３５２    絶縁体
３５４    絶縁体
３５６    導電体
３５８    導電体
３５８ａ    導電体
３５８ｂ    導電体
３５８ｃ    導電体
７１１    表示部
７１２    ソースドライバ
７１２Ａ    ゲートドライバ
７１２Ｂ    ゲートドライバ
７１３    基板
７１４    ソースドライバＩＣ
７１５    ＦＰＣ
７１６    外部回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2017117508.tif 000003
【図２】
2017117508.tif 000004
【図３】
2017117508.tif 000005
【図４】
2017117508.tif 000006
【図５】
2017117508.tif 000007
【図６】
2017117508.tif 000008
【図７】
2017117508.tif 000009
【図８】
2017117508.tif 000010
【図９】
2017117508.tif 000011
【図１０】
2017117508.tif 000012
【図１１】
2017117508.tif 000013
【図１２】
2017117508.tif 000014
【図１３】
2017117508.tif 000015
【図１４】
2017117508.tif 000016
【図１５】
2017117508.tif 000017
【図１６】
2017117508.tif 000018
【図１７】
2017117508.tif 000019
【図１８】
2017117508.tif 000020
【図１９】
2017117508.tif 000021
【図２０】
2017117508.tif 000022
【図２１】
2017117508.tif 000023
【図２２】
2017117508.tif 000024
【図２３】
2017117508.tif 000025
【図２４】
2017117508.tif 000026
【図２５】
2017117508.tif 000027
【図２６】
2017117508.tif 000028
【図２７】
2017117508.tif 000029
【図２８】
2017117508.tif 000030
【図２９】
2017117508.tif 000031
【図３０】
2017117508.tif 000032
【図３１】
2017117508.tif 000033
【図３２】
2017117508.tif 000034
【図３３】
2017117508.tif 000035
【図３４】
2017117508.tif 000036
【図３５】
2017117508.tif 000037
【図３６】
2017117508.tif 000038
【図３７】
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【図３８】
2017117508.tif 000040