(57)【要約】【課題】中空構造を有する歪み半導体層にＳＯＩ構造のＭＩＳ電界効果トランジスタを形成すること。【解決手段】Ｓｉ基板１上にシリコン窒化膜２が設けられ、シリコン窒化膜２上にシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上に中空構造の一対の極薄ＳｉＧｅ層６（中空部９）が設けられ、ＳｉＧｅ層６間に、対向する側面をそれぞれ接して中空構造の極薄歪みＳｉ層７が挟まれた構造に設けられ、歪みＳｉ層７の周囲にはゲート酸化膜１０を介して包囲型ゲート電極１１がシリコン窒化膜２上に設けられ、包囲型ゲート電極１１の上面部の側壁にサイドウォール１２が設けられ、ＳｉＧｅ層６にソースドレイン領域（１３〜１６）が設けられ、歪みＳｉ層７にリング状のチャネル領域が設けられ、歪みＳｉ層７の中空部にストレス膜８が埋め込まれているＳＯＩ構造のＭＩＳ電界効果トランジスタ。【選択図】図１
2017117820.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた一対の中空構造の第１の半導体層と、前記中空構造の第１の半導体層間に、対向する側面をそれぞれ接して設けられた、前記中空構造の第１の半導体層とは異なる半導体からなる中空構造の第２の半導体層と、前記中空構造の第２の半導体層の周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記中空構造の第１の半導体層に設けられたソースドレイン領域と、前記中空構造の第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記中空構造の第１及び第２の半導体層は、中空部を等膜厚の半導体層が包囲している構造からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記中空構造の第１あるいは第２の半導体層の中空部には、絶縁膜（ストレス膜）あるいは導電膜が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記中空構造の第１の半導体層の格子定数が、前記中空構造の第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に複数の下層絶縁膜を介して積層された、第２段目の半導体層の周囲を第１段目の半導体層及び第３段目の半導体層で包囲した３段構造半導体層において、前記３段構造半導体層の側面に側面絶縁膜を及び上面に上面絶縁膜を形成し、選択的に前記上面絶縁膜、前記３段構造半導体層、前記側面絶縁膜及び前記下層絶縁膜の一部を順次異方性エッチング除去して開孔部を形成し、露出した前記第２段目の半導体層を等方性エッチング除去して形成した間隙部に導電膜を埋め込んで後、側面が露出している前記第１段目及び第３段目の半導体層から横（水平）方向に中空構造の第２の半導体層をエピタキシャル成長させ、前記中空構造の第２の半導体層の周囲にゲート絶縁膜を介して、前記開孔部に包囲型ゲート電極を埋め込んで後、前記包囲型ゲート電極に自己整合して前記上面絶縁膜及び前記導電膜が埋め込まれた前記３段構造半導体層を異方性エッチング除去し、露出した前記中空構造の第２の半導体層の中空部にストレス膜を埋め込み、しかる後に露出した前記中空構造の第２の半導体層の両側面から横（水平）方向に中空構造の第１の半導体層をエピタキシャル成長させることにより、中空構造の半導体層（ＳＯＩ基板）を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、極薄の歪みＳＯＩ基板を形成し、この極薄の歪みＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３７は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし完全空乏型の薄いＳＯＩ基板に不純物領域からなるソースドレイン領域を形成するため、ソースドレイン領域の抵抗の低減が難しくなってきた。
また均一な膜厚からなる極薄の歪み半導体層の形成が難しく、キャリアの散乱を十分に抑制できなかった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度保障が難しかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しようとする課題は、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、貼り合わせＳＯＩウエハーを使用しても、あるいは従来例に示されるように、半導体層の選択エピタキシャル成長法によりＳＯＩ基板を形成しても、
（１）ソースドレイン領域の抵抗を薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域により確定しているため、さらなる低減化ができなかったこと。
（２）キャリアの散乱を十分に抑制したチャネル領域を得るための均一な膜厚を有する極薄の歪みＳＯＩ基板の形成が難しかったこと。
（３）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた一対の中空構造の第１半導体層と、前記中空構造の第１半導体層間に、対向する側面をそれぞれ接して設けられた、前記中空構造の第１半導体層とは異なる半導体からなる中空構造の第２半導体層と、前記中空構造の第２半導体層の周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記中空構造の第１半導体層に設けられたソースドレイン領域と、前記中空構造の第２半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなる本発明の半導体装置によって解決される。
なお本願発明の中空構造半導体層とは、絶縁膜上において、中空部の周囲を薄膜の半導体層で包囲する構造（すべて半導体層で充満されている半導体層ではなく、中央部が空になっている半導体層であり、また中央部に導電膜あるいは絶縁膜が埋め込まれている半導体層を含む）に形成されたＳＯＩ基板を意味するものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長及び異なる半導体からなる半導体層のエッチング耐性を利用して、半導体基板上に絶縁膜を介して、異なる半導体からなる中空構造の第２の半導体層（歪みＳｉ層）を左右から挟んだ中空構造の一対の第１の半導体層（ＳｉＧｅ層）を有する構造からなる完全空乏型の歪み半導体層（歪みＳＯＩ基板）を設け、中空部にストレス膜（Ｓｉ３Ｎ４）が埋め込まれた、中空構造の第２の半導体層（歪みＳｉ層）の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、中空構造の一対の第１の半導体層（ＳｉＧｅ層）にソースドレイン領域を設け、中空構造の第２の半導体層（歪みＳｉ層）にチャネル領域を設けた歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またチャネル領域を形成する中空構造の第２の半導体層（歪みＳｉ層）を極薄に形成できるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また格子定数の小さな中空構造の第２の半導体層（歪みＳｉ層）を、左右から格子定数の大きな中空構造の一対の第１の半導体層（ＳｉＧｅ層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右の第１の半導体層（ＳｉＧｅ層）から第２の半導体層（歪みＳｉ層）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらに高速化が可能である。
また中空部にストレス膜を埋め込んだ第２の半導体層（歪みＳｉ層）を形成できるため、歪み度を増加させることが可能で、キャリアの移動度をさらに向上させることができるので、さらなる高速化が可能である。
また極薄の平板型半導体層にソースドレイン領域を設ける場合に比較し、極薄の中空構造を有する第１の半導体層にソースドレイン領域を設けられるため、半導体層全体を厚く形成できるため、不純物によるソースドレイン領域の抵抗の低減が可能で、高速化が可能である。
また中空構造を有する第１の半導体層にリング状のソースドレイン領域を設けられるため、中空部を放熱用の空孔に利用することが可能で、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な中空構造の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（中空構造の極薄の第１の半導体層、低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、チャネル領域の中空部埋め込みストレス膜）を微細に形成することも可能である。
また絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また中空部に低抵抗の導電体が埋め込まれた第１の半導体層にソースドレイン領域を形成することも可能で、ソースドレイン領域の抵抗をさらに低減できるので、より高速化が可能である。
また第１の半導体層及び第２の半導体層に延在した広い中空部を設けることも可能で、放熱効果をさらに向上できることにより、速度特性の改善が見込め、より高速化を可能にすることもできる。
またソースドレイン領域と半導体基板間に空孔を形成することも可能で、ソースドレイン領域と半導体基板間の容量を低減できること及びさらに放熱効果を改善できること等よりさらなる高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は、本願発明を中空構造歪み半導体層に形成した極薄包囲型チャネル及び包囲型ゲート電極を有する絶縁膜上のＭＩＳ電界効果トランジスタと命名し、当該主要技術を、絶縁膜上中空歪み半導体層構造（Ｓｔｒａｉｎｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌａｙｅｒ  ｗｉｔｈ  Ｈｏｌｌｏｗ  Ｓｔｒｕｃｔｕｒｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と称し、ＳＳＬＨＳ（エスエスエルエッチエス）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図３２】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３３】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図３４】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図３５】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図３７】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長による、第１及び第２の絶縁膜上に積層された異なる半導体からなる２段構造半導体層（１段目半導体層及び２段目半導体層）の形成。
（２）２段構造半導体層（１段目半導体層及び２段目半導体層）の側面及び上面への１段目半導体層の同膜厚エピタキシャル成長。（２段目半導体層を１段目半導体層で包囲した３段構造半導体層の形成）
（３）３段構造半導体層の素子分離領域の形成。
（４）３段構造半導体層上への上層絶縁膜形成。
（５）上層絶縁膜、３段構造半導体層、素子分離絶縁膜及び第２の絶縁膜の異方性エッチングによる選択開孔部の形成。
（６）３段構造半導体層のエッチング耐性を利用した等方性エッチングにより２段目半導体層の除去による間隙部の形成。
（７）間隙部へのダミー層（中空部形成用導電膜あるいは絶縁膜）埋め込み。
（８）露出した２段目半導体層がなく、ダミー層が埋め込まれた３段構造半導体層の側面間横（水平）方向エピタキシャル半導体層の選択成長による中空構造の第２の半導体層（格子定数が小さい半導体層）の形成。
（９）第２の半導体層（中空構造半導体層）の外周にゲート絶縁膜を介した包囲型ゲート電極の形成。
（１０）包囲型ゲート電極（実際には包囲型ゲート電極上の絶縁膜）をマスク層とした上層絶縁膜及びダミー層が埋め込まれた３段構造半導体層のエッチング除去。
（１１）露出した第２の半導体層の中空部へのストレス膜の埋め込み。
（１２）露出した第２の半導体層の両側面から横（水平）方向エピタキシャル半導体層の選択成長による中空構造の第１の半導体層（格子定数が大きい半導体層）の形成。
（１３）包囲型ゲート電極あるいは包囲型ゲート電極の側壁に形成したサイドウォールに自己整合された第１の半導体層への低濃度あるいは高濃度ソースドレイン領域の形成。
（１４）低濃度あるいは高濃度ソースドレイン領域のＲＴＰ法による活性化及び深さ制御。
（１５）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
半導体基板上に、第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に一対の中空構造の第１の半導体層（格子定数が大きい）が選択的に設けられ、一対の第１の半導体層間に、第１の半導体層とは異なる半導体からなり、同膜厚の中空構造の第２の歪み半導体層（格子定数が小さい）が挟まれた構造に設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が第１の絶縁膜上に設けられ、包囲型ゲート電極の上面部の側壁にサイドウォールが設けられ、第１の半導体層に高濃度及び低濃度のソースドレイン領域が設けられ、第２の半導体層の中空部にストレス膜が埋め込まれ、第２の半導体層にチャネル領域が設けられ、高濃度のソースドレイン領域及び包囲型ゲート電極にはそれぞれ配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載（ただしドットは中空構造半導体層の中空部を示す）し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３０は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル領域部の模式側断面図、図３はチャネル幅方向のドレイン領域部の模式側断面図、図４〜図３０は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は９０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、５は２００ｎｍ程度の素子分離領域の一部を形成するシリコン酸化膜（ＳｉＯ２）、６は濃度１０１７ｃｍ−３程度、９０ｎｍ程度のｐ型のエピタキシャルＳｉＧｅ層（中空構造の第１の半導体層、ソースドレイン領域形成部）、７は濃度１０１７ｃｍ−３程度、９０ｎｍ程度のｐ型のエピタキシャル歪みＳｉ層（中空構造の第２の半導体層、チャネル領域形成部）、８は中空部埋め込みストレス膜（Ｓｉ３Ｎ４）、９は中空部（高さ５０ｎｍ程度）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１２は１５ｎｍ程度のサイドウォール（ＳｉＯ２）、１３は１０２０ｃｍ−３程度のｎ＋型ソース領域、１４は５×１０１７ｃｍ−３程度のｎ型ソース領域、１５は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１７は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２０は導電プラグ（Ｗ）、２１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２２は１０ｎｍ程度のバリアメタル（ＴａＮ）、２３は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２４は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的に中空構造（中空部９）のｐ型の一対のＳｉＧｅ層６が設けられ、一対のＳｉＧｅ層６間には、対向する側面をそれぞれ接して中空構造のｐ型の歪みＳｉ層７が挟まれて設けられ、一対のＳｉＧｅ層６及び歪みＳｉ層７からなる中空構造の半導体層（ＳＯＩ基板）が形成されている。歪みＳｉ層７の中空部にはストレス膜（Ｓｉ３Ｎ４）８が埋め込まれ、歪みＳｉ層７の周囲にはゲート酸化膜（ＳｉＯ２）１０を介して包囲型ゲート電極（ＷＳｉ）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、包囲型ゲート電極１１の上面部の側壁にはサイドウォール１２が設けられ、ＳｉＧｅ層６にはｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）が設けられ、歪みＳｉ層７にはチャネル領域が設けられ（実際にはｎ型ソースドレイン領域（１４、１５）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（１３、１６）には、それぞれバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＬＤＤ構造からなるＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。
【００１２】
図２（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には中空構造の歪みＳｉ層７をゲート酸化膜（ＳｉＯ２）１０を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１１が選択的に設けられ、歪みＳｉ層７の中空部にはストレス膜（Ｓｉ３Ｎ４）８が埋め込まれ、包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にはサイドウォール１２が設けられ、包囲型ゲート電極１１にはバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上にはｎ＋型ドレイン領域１６が形成された中空構造（中空部９）のＳｉＧｅ層６が設けられ、ｎ＋型ドレイン領域１６にはバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。
【００１４】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長及び異なる半導体からなる半導体層のエッチング耐性を利用して、半導体基板上に絶縁膜を介して、異なる半導体からなる中空構造の第２の半導体層（歪みＳｉ層）を左右から挟んだ中空構造の一対の第１の半導体層（ＳｉＧｅ層）を有する構造からなる完全空乏型の歪み半導体層（歪みＳＯＩ基板）を設け、中空部にストレス膜（Ｓｉ３Ｎ４）が埋め込まれた、中空構造の第２の半導体層（歪みＳｉ層）の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、中空構造の一対の第１の半導体層（ＳｉＧｅ層）にソースドレイン領域を設け、中空構造の第２の半導体層（歪みＳｉ層）にチャネル領域を設けた歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またチャネル領域を形成する中空構造の第２の半導体層（歪みＳｉ層）を極薄に形成できるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また格子定数の小さな中空構造の第２の半導体層（歪みＳｉ層）を、左右から格子定数の大きな中空構造の一対の第１の半導体層（ＳｉＧｅ層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右の第１の半導体層（ＳｉＧｅ層）から第２の半導体層（歪みＳｉ層）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらに高速化が可能である。
また中空部にストレス膜を埋め込んだ第２の半導体層（歪みＳｉ層）を形成できるため、歪み度を増加させることが可能で、キャリアの移動度をさらに向上させることができるので、さらなる高速化が可能である。
また極薄の平板型半導体層にソースドレイン領域を設ける場合に比較し、極薄の中空構造を有する第１の半導体層にソースドレイン領域を設けられるため、半導体層全体を厚く形成できるため、不純物によるソースドレイン領域の抵抗の低減が可能で、高速化が可能である。
また中空構造を有する第１の半導体層にリング状のソースドレイン領域を設けられるため、中空部を放熱用の空孔に利用することが可能で、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な中空構造の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（中空構造の極薄の第１の半導体層、低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、チャネル領域の中空部埋め込みストレス膜）を微細に形成することも可能である。
また絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図３０を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１６】
図４（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。
【００１７】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２６、シリコン窒化膜（Ｓｉ３Ｎ４）２５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１８】
図６（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７（Ｇｅ濃度２０％程度）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン酸化膜（ＳｉＯ２）２６の平坦面より突出したＳｉＧｅ層２７を平坦化する。
【００１９】
図７（チャネル長方向）
次いでＳｉＧｅ層２７を５０ｎｍ程度エッチング除去し、開孔部を形成する。
【００２０】
図８（チャネル長方向）
次いでＳｉＧｅ層２７上に選択化学気相成長法により６０ｎｍ程度のタングステン膜２８を成長する。
【００２１】
図９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２６及びシリコン窒化膜（Ｓｉ３Ｎ４）２５を順次異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２２】
図１０（チャネル長方向）
次いで露出したＳｉＧｅ層２７の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９（Ｇｅ濃度２０％程度）を成長する。（膜厚はシリコン窒化膜（Ｓｉ３Ｎ４）２５と同じ２０ｎｍ程度となる）
【００２３】
図１１（チャネル長方向）
次いでＳｉＧｅ層２９上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２６の平坦面より突出したＳｉ層３０及びタングステン膜２８を平坦化する。（Ｓｉ層３０の膜厚はシリコン酸化膜（ＳｉＯ２）２６と同じ５０ｎｍ程度となる）
【００２４】
図１２（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）２６及びＳｉ層３０をマスク層として、タングステン膜２８及びＳｉＧｅ層２７を順次異方性ドライエッチングし、開孔部を形成する。
【００２５】
図１３（チャネル長方向）
次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層３０の平坦面より上のシリコン酸化膜（ＳｉＯ２）５を除去し、開孔部をシリコン酸化膜（ＳｉＯ２）５により平坦に埋め込む。（開孔部幅は１００ｎｍ程度なので十分埋め込み可能である。）
【００２６】
図１４（チャネル長方向）
次いでＳｉ層３０をマスク層として、シリコン酸化膜（ＳｉＯ２）２６及びシリコン酸化膜（ＳｉＯ２）５を７０ｎｍ程度異方性ドライエッチングする。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２５を異方性ドライエッチングする。
【００２７】
図１５（チャネル長方向）
次いで露出しているＳｉ層３０及びＳｉＧｅ層２９の上面及び側面に２０ｎｍ程度のｐ型のエピタキシャルＳｉＧｅ層３１（Ｇｅ濃度２０％程度）を成長する。こうして積層されたシリコン窒化膜（Ｓｉ３Ｎ４）２及びシリコン酸化膜（ＳｉＯ２）３上にＳｉ層３０の周囲がＳｉＧｅ層２９及びＳｉＧｅ層３１で包囲された構造の半導体層（ＳＯＩ基板）が形成される。
【００２８】
図１６（チャネル長方向）
次いで化学気相成長により、９０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＳｉＧｅ層３１の平坦面より上のシリコン酸化膜（ＳｉＯ２）４を除去し、平坦化する。
【００２９】
図１７（チャネル長方向）
次いで化学気相成長により、１１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。
【００３０】
図１８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、ＳｉＧｅ層３１、Ｓｉ層３０、ＳｉＧｅ層２９、シリコン酸化膜（ＳｉＯ２）４及びシリコン酸化膜（ＳｉＯ２）３を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図１９（チャネル長方向）
次いで開孔部を介して露出したＳｉ層３０を等方性ドライエッチングし、高さ５０ｎｍ程度の間隙部を形成する。
【００３２】
図２０（チャネル長方向）
次いで化学気相成長により、２５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）３３を成長する。次いでタングステンシリサイド膜（ＷＳｉ）３３を全面異方性ドライエッチングし、間隙部にのみタングステンシリサイド膜（ＷＳｉ）３３を埋め込む。
【００３３】
図２１（チャネル長方向）
次いで露出したＳｉＧｅ層３３及びＳｉＧｅ層２９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長する。この際Ｓｉ層７は中空構造（中空部９の周囲を極薄のＳｉ層７が包囲している構造）に形成される。
【００３４】
図２２（チャネル長方向）
次いで露出しているＳｉ層７の全周囲を９００℃で熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで熱処理しＳｉ層７の濃度を調整する。次いで化学気相成長により、１１０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１１を形成する。
【００３５】
図２３（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３２をマスク層として、包囲型ゲート電極（ＷＳｉ）１１の上面部を１０ｎｍ程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２の平坦面より上のシリコン酸化膜（ＳｉＯ２）を除去し、浅い開孔部にシリコン酸化膜（ＳｉＯ２）３４を平坦に埋め込む。（このシリコン酸化膜（ＳｉＯ２）３４は後の工程で埋め込みタングステンシリサイド膜（ＷＳｉ）３３をエッチング除去する際のマスク層となる。）
【００３６】
図２４（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）３４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２を異方性ドライエッチングする。
【００３７】
図２５（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）３４及びシリコン酸化膜（ＳｉＯ２）４をマスク層として、ＳｉＧｅ層３１、タングステンシリサイド膜（ＷＳｉ）３３及びＳｉＧｅ層２９を順次異方性ドライエッチングし、開孔部を形成する。
【００３８】
図２６（チャネル長方向）
次いで化学気相成長により、２５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）８を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）８を全面異方性ドライエッチングし、間隙部（Ｓｉ層７の中空部９）にのみシリコン窒化膜（Ｓｉ３Ｎ４）８（ストレス膜）を埋め込む。
【００３９】
図２７（チャネル長方向）
次いで露出したＳｉ層７の両側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）６を成長する。この際ＳｉＧｅ層６は中空構造（中空部９の周囲を極薄のＳｉＧｅ層６が包囲している構造）に形成され、Ｓｉ層７は歪みＳｉ層７となる。
【００４０】
図２８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）１１をマスク層として、Ｓｉ層６にｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）１２を形成する。（この際シリコン酸化膜（ＳｉＯ２）３４もエッチング除去される。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及び包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。
【００４１】
図２９（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１８を成長する。
【００４２】
図３０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８及びＰＳＧ膜１７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ１９を成長する。次いで化学気相成長により、タングステン（Ｗ）２０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を形成する。
【００４３】
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）、図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明のＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板にＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００４４】
図３１は本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、ＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２４は図１と同じ物を示している。
同図においては、チャネル領域を形成する中空構造の第２の半導体層（歪みＳｉ層７）において、中空部埋め込みストレス膜（Ｓｉ３Ｎ４）８が極薄に形成され、中空部が残されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、さらに広い中空部が形成されているため、放熱効果を向上できることにより、速度特性の改善が見込め、より高速化が可能である。
【実施例３】
【００４５】
図３２は本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、ＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜８、１０〜２４は図１と同じ物を、３５は中空部埋め込み導電膜（ＷＳｉ）を示している。
同図においては、ソースドレイン領域を形成する中空構造の第１の半導体層（ＳｉＧｅ層６）において、中空部埋め込み導電膜（ＷＳｉ）３５が設けられていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、さらにソースドレイン領域の抵抗を低減できるので、さらなる高速化が可能である。
【実施例４】
【００４６】
図３３は本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、ＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２４は図１と同じ物を、３６は空孔を示している。
同図においては、ソースドレイン領域を形成する中空構造の第１の半導体層（ＳｉＧｅ層６）の一部直下に空孔３６が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、製造工程はやや増加するが、ソースドレイン領域と半導体基板間に空孔を形成できるため、ソースドレイン領域と半導体基板間の容量を低減できること及びさらに放熱効果を改善できること等よりさらなる高速化が可能である。
【００４７】
次いで本発明に係る半導体装置における第４の実施例の製造方法について図３３〜図３５を参照して説明する。
第１の実施例に示される図４〜図２６の工程をおこなった後、図３４の工程をおこなう。
【００４８】
図３４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００４９】
図３５（チャネル長方向）
次いで露出したＳｉ層７の両側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６を成長する。この際ＳｉＧｅ層６は中空構造（中空部９の周囲を極薄のＳｉＧｅ層６が包囲している構造）に形成され、Ｓｉ層７は歪みＳｉ層７となる。この際開孔部は空孔３６となる。
【００５０】
次いで第１の実施例に示される図２８〜図３０及び図１（チャネル長方向）の工程をおこない、本願発明のＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板にＮチャネルのＭＩＳ電界効果トランジスタを完成する。（完成図、図３３）
【実施例５】
【００５１】
図３６は本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、ＳＳＬＨＳ（中空構造歪み半導体層）のＳＯＩ基板に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜７、９〜２４は図１と同じ物を、３３は中空部埋め込み導電膜（ＷＳｉ）を示している。
同図においては、チャネル領域を形成する中空構造の第２の半導体層（歪みＳｉ層７）において、中空部埋め込みストレス膜（Ｓｉ３Ｎ４）８が設けられずに中空部９が形成されていること及びソースドレイン領域を形成する中空構造の第１の半導体層（ＳｉＧｅ層６）において、中空部埋め込み導電膜（ＷＳｉ）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、製造工程は極めて簡単であるが（図４〜図２２、図２４（ただし包囲型ゲート電極の上面上にはシリコン酸化膜（ＳｉＯ２）３４は必要ない）、図２８〜図３０及び図１の工程をおこなう）、中空部埋め込み導電膜（ＷＳｉ）３３によりソースドレイン領域の抵抗を低減できるが、反面、中空部埋め込みストレス膜（Ｓｉ３Ｎ４）８が存在しないため、若干高速性に劣る可能性がある。
【００５２】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、中空部埋め込み導電膜、中空部埋め込みストレス膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、中空構造歪み半導体層として膜厚が２０ｎｍ程度を使用しているが、これに限定されず、さらに薄い１０ｎｍ以下の半導体層を使用することも可能である。
また上記実施例においては、中空構造半導体層の中空部の高さとして５０ｎｍ程度を使用しているが、これに限定されず、さらに低い中空部あるいはさらに高い中空部を形成してもよい。
また中空構造歪み半導体層としてはシリコン層に限らず、ゲルマニウム層であっても、あるいは化合物半導体層であってもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００５３】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００５４】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン酸化膜（ＳｉＯ２）
５    シリコン酸化膜（ＳｉＯ２）
６    ｐ型のエピタキシャルＳｉＧｅ層（中空構造の極薄の第１の半導体層、ソースドレイン領域形成部）
７    ｐ型のエピタキシャル歪みＳｉ層（中空構造の極薄の第２の半導体層、チャネル領域形成部）
８    中空部埋め込みストレス膜（Ｓｉ３Ｎ４）
９    中空部
１０  ゲート酸化膜（ＳｉＯ２）
１１  包囲型ゲート電極（ＷＳｉ）
１２  サイドウォール（ＳｉＯ２）
１３  ｎ＋型ソース領域
１４  ｎ型ソース領域
１５  ｎ型ドレイン領域
１６  ｎ＋型ドレイン領域
１７  燐珪酸ガラス（ＰＳＧ）膜
１８  シリコン窒化膜（Ｓｉ３Ｎ４）
１９  バリアメタル（ＴｉＮ）
２０  導電プラグ（Ｗ）
２１  層間絶縁膜（ＳｉＯＣ）
２２  バリアメタル（ＴａＮ）
２３  Ｃｕ配線（Ｃｕシード層含む）
２４  バリア絶縁膜（Ｓｉ３Ｎ４）
２５  シリコン窒化膜（Ｓｉ３Ｎ４）
２６  シリコン酸化膜（ＳｉＯ２）
２７  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２８  選択化学気相成長導電膜（Ｗ）
２９  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３０  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３１  ｐ型の縦（垂直）及び横（水平）方向エピタキシャルＳｉＧｅ層
３２  シリコン窒化膜（Ｓｉ３Ｎ４）
３３  中空部埋め込み導電膜（ＷＳｉ）
３４  シリコン酸化膜（ＳｉＯ２）
３５  中空部埋め込み導電膜（ＷＳｉ）
３６  空孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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