(57)【要約】      （修正有）【課題】６Ｔ−ＳＲＡＭに比べて面積が小さく、かつ、ＮＯＲ、１Ｔ１Ｒ、１Ｔ１Ｃメモリセルよりアクセス速度の速いメモリセルを提供する。【解決手段】メモリセル１００は、第一のトランジスタ１１０、第二のトランジスタ１２０および差動センスアンプ１３０を含む。第一のトランジスタは、しきい値電圧可変のｎチャネルトランジスタであり、第二のトランジスタは、しきい値電圧可変のｐチャネルトランジスタであって、両方のトランジスタは、第一および第二の主電極を有する。第一および第二のトランジスタの第一の主電極は互いに接続される。差動センスアンプ１３０は、第一のトランジスタ１１０および第二のトランジスタ１２０の第二の主電極に接続され、第一のトランジスタ１１０と第二のトランジスタ１２０との間の電流差を感知するように構成される。【選択図】図１
2017117509.tif 000002
【特許請求の範囲】
【請求項１】
第一のトランジスタ（１１０）、第二のトランジスタ（１２０）および差動センスアンプ（１３０）を含むメモリセル（１００）であって、
第一のトランジスタは、第一および第二の主電極を有するＶｔ可変のｎチャネルトランジスタであり、
第二のトランジスタは、第一および第二の主電極を有するＶｔ可変のｐチャネルトランジスタであり、
第一および第二のトランジスタの第一の主電極は互いに接続され、
差動センスアンプ（１３０）は、第一（１１０）および第二のトランジスタ（１２０）の第二の主電極に接続され、
この差動センスアンプは、第一のトランジスタ（１１０）と第二のトランジスタ（１２０）との間の電流差を感知するように構成されるメモリセル（１００）。
【請求項２】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）は、直接トンネルデバイスである、請求項１に記載のメモリセル（１００）。
【請求項３】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）は、フローティングゲート型トランジスタである、請求項２に記載のメモリセル（１００）。
【請求項４】
第一のトランジスタおよび第二のトランジスタのゲートスタックは、第一の酸化層（２１０）、第二の金属および／またはドープされた多結晶層（２２０）、ＨｆＯ２層（２５０）、および金属ゲート（２６０）を含む、請求項３に記載のメモリセル（１００）。
【請求項５】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）は、電荷トラップデバイスである、請求項２に記載のメモリセル（１００）。
【請求項６】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）のゲートスタックは、第一の酸化層（２１０）、選択的に第二の窒化層（２２０）、ＨｆＯ２層（２５０）、および金属ゲート（２６０）を含む、請求項５に記載のメモリセル（１００）。
【請求項７】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）は、強誘電体電界効果トランジスタである、請求項１に記載のメモリセル（１００）。
【請求項８】
第一のトランジスタ（１１０）および第二のトランジスタ（１２０）のゲートスタックは、ドープされたＨｆＯ２から成る第一の強誘電体層（３１０）、第二のＨｆＯ２層（２５０）、および金属ゲート（２６０）を含む、請求項７に記載のメモリセル（１００）。
【請求項９】
トランジスタは制御電極を有し、第一のトランジスタ（１１０）の制御電極が第二のトランジスタ（１２０）の制御電極に接続されている、請求項１〜８のいずれか１つに記載のメモリセル（１００）。
【請求項１０】
メモリセル（１００）は第三のトランジスタ（７１０）を含み、第三のトランジスタ（７１０）の主電極は、第一のトランジスタ（１１０）および第二のトランジスタ（１２０）の第一の主電極に接続されている、請求項１〜９のいずれか１つに記載のメモリセル（１００）。
【請求項１１】
請求項１〜１０のいずれか１つに記載のメモリセルを含み、キャッシュメモリとして使用されるメモリアレイ。
【請求項１２】
第一のトランジスタの制御電極と第二のトランジスタの制御電極に同じ消去電圧を加えることによってメモリセルを消去する第一の工程と、
第一のトランジスタの制御電極と第二のトランジスタの制御電極に同じ書込電圧を加えることによってメモリセルに書き込む第二の工程と、を含む請求項１〜１０のいずれかに記載のメモリセルに書き込む方法。
【請求項１３】
書込電圧が供給電圧の２倍以下である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに関する。特に、本発明は、伝統的なＳＲＡＭセルの代替品として使用されるメモリセルに関する。
【背景技術】
【０００２】
静的ＲＡＭ（静的ランダムアクセスメモリ）は、オンチップのキャッシュメモリに役立つものとして、現在の集積回路の至る所にある。しかしながら、ＳＲＡＭセルは大きく、適切にスケーリングされていない（セルサイズはＦ２を単位としてますます大きくなり、スタティックリーク（the static leakage）も増えている）。特に、高いキャッシュレベル（Ｌ３およびＬ４）においては、この面積の不利益はかなりのものとなる。
【０００３】
最先端のＳＲＡＭセルは、通常、６個のトランジスタを含む。このことは、ＳＲＡＭセルのサイズと、ＳＲＡＭセルの電力消費の結果に影響を与える。２次元平面構造の場合、６個のトランジスタを含む典型的なＳＲＡＭセルのサイズは、１５０Ｆ２より大きくなる。ここで、Ｆは、最小線幅を指す。このサイズは、スケーリングにより更に増えている。
【０００４】
それゆえ、他のメモリセル概念を使用すべきという強い要請がある。しかしながら、提案されている最先端のメモリセルは、ＳＲＡＭに比べてアクセス速度が著しく小さい。ＮＯＲ、１Ｔ１Ｒ、１Ｔ１Ｃがその一例である。
【０００５】
ＳＲＡＭの面積と電力消費を減少させる代替案が模索されている。可能な代替品は、スピン注入磁化反転型磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である。しかしながら、ＳＴＴ−ＭＲＡＭには、異なる解決すべき問題（例えば、加工の問題）がまだある。ＳＴＴ−ＭＲＡＭはＳＲＡＭに代替可能な候補ではあるが、代替には長期間を要する。
【０００６】
したがって、セル毎の面積がＳＲＡＭより小さいＳＲＡＭの代替品の余地はまだある。
【発明の概要】
【０００７】
本発明の具体例の目的は、６Ｔ−ＳＲＡＭに比べて面積が小さく、かつ、ＮＯＲ、１Ｔ１Ｒ、１Ｔ１Ｃメモリセルよりアクセス速度の速いメモリセルを準備することである。
【０００８】
上記の目的は、本発明の具体例に記載のデバイスと方法により達成される。
【０００９】
第一の態様では、本発明は、第一のトランジスタ、第二のトランジスタおよび差動センスアンプ回路を含むメモリセルを準備する。第一のトランジスタは、第一および第二の主電極を有するＶｔ可変ｎチャネルトランジスタであり、第二のトランジスタは、第一および第二の主電極を有するＶｔ可変ｐチャネルトランジスタであって、第一および第二のトランジスタの第一の主電極は共に接続されていて、差動センスアンプ回路は第一および第二のトランジスタの第二の主電極に接続されている。差動センスアンプは、第一のトランジスタと第二のトランジスタとの間の電流差を感知するように構成されている。
【００１０】
本発明の具体例に記載のメモリセルは、行および列によって論理的に組織されたメモリセルを含むメモリアレイの中で使用されてもよい。同じ列にあるメモリセルは、単一のセンスアンプ回路を共有することができる。
【００１１】
本発明の具体例の長所は、速度においてＳＲＡＭに匹敵するものが、通常６個のトランジスタを使用するＳＲＡＭより少ないトランジスタにより得られることである。本発明の具体例の長所は、しきい値電圧Ｖｔを変えることによってビットを記憶させて、直接的にチャネルの電流を低くすることである。
【００１２】
本発明の具体例の長所は、シングルエンド構造のメモリセルに比べて高速度が得られることである。この速度増加は、相補信号が得られるようにｎチャネルとｐチャネルのトランジスタを並行に使用すること、および、差動センスアンプを使用することにより電流差を感知することによる結果である。
【００１３】
本発明の具体例の長所は、２個のトランジスタのみで相補信号を得るのに十分であることである。相補信号の長所は、以下の通りである。
【００１４】
０基準電流Ｉｒｅｆは、読込みウィンドウを開く。シングルエンドセルには、電流が流れているか流れていないかのどちらかである。シングルエンドセルを作動させるためには、電流は、０から既定の電流レベルまで増加する必要がある。相補セルへ、電流は、ｐチャネルトランジスタ（第二のトランジスタ）またはｎチャネルトランジスタ（第一のトランジスタ）から流れる。したがって、本発明の具体例の長所は、基準レベルが０とオンにされた場合のトランジスタが作動する電流レベルとの間にあるシングルエンドセルと比較して、基準電流レベル０が使用できることである。
【００１５】
シングルエンドトランジスタの読込みウィンドウを増加させるためには、通常、トランジスタの幅を増加させる。しかしながら、この方法にはいくつかの欠点がある。例えば、シングルエンドトランジスタの幅を２倍にした場合、作動電流は、本発明の具体例による相補セルへの＋／−Ｉreadと比較して、２倍のＩreadに変化する。しかしながら、シングルエンドトランジスタの幅を２倍にした場合、センスアンプに見られるように、キャパシタンスも増加する。シングルエンドトランジスタの幅を増加させることによって電流は増加するが、充電される必要があるキャパシタンスのサイズも増加し、したがって、メモリセルの動作が遅くなる。本発明の具体例では、メモリセルは、１つの分岐（ｎチャネルまたはｐチャネル）に電流を必要とするのみである。したがって、差動センスアンプはＯＮトランジスタのキャパシタンスのみを見る。
【００１６】
（本発明の具体例の場合のような）対称セルは、同相信号除去（common mode rejection）の結果をもたらすビット線のねじり（twisting）を可能にする。このビット線のねじりは、シングルエンドトランジスタでは、非対称であるから（１つのビット線しか持たない）、不可能である。
【００１７】
本発明の具体例の長所は、低コストで実施可能なことである。２Ｖｃｃが書込みのために十分である場合、ブートストラップがこの２Ｖｃｃを作り出すのに十分である。ＣＭＯＳチップのＩ／Ｏトランジスタも書込みと消去のために使用され得るため、この「高い」電圧のために更に追加される製造コストはない。
【００１８】
本発明の具体例の長所は、既存の製造過程が再使用できることである。したがって、本発明に従って製造されるメモリセルは安価である。  
【００１９】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタは、直接トンネルデバイス（direct tunnelling devices）である。
【００２０】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタは、フローティングゲート型トランジスタである。
【００２１】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタのゲートスタックは、第一の酸化層、第二の金属および／またはドープされた多結晶層、ＨｆＯ２層、および金属ゲートを含む。
【００２２】
本発明の具体例の長所は、スタックが、ＣＭＯＳと互換性があることである。
【００２３】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタは、電荷トラップデバイスである。
【００２４】
本発明の具体例の長所は、フローティングゲート型トランジスタの代わりに電荷トラップトランジスタを使用することにより、必要なゲート電圧を減少させることができることである。
【００２５】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタのゲートスタックは、第一の酸化層、第二の窒化膜、ＨｆＯ２層、および金属ゲートを含む。
【００２６】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタは、強誘電体電界効果トランジスタである。
【００２７】
本発明の具体例の長所は、保持と低い書込電圧との間のトレードオフが回避されることである。脱分極電場（the depolarization field）を取り除くために測定は必要ない。
【００２８】
本発明の具体例では、第一のトランジスタおよび第二のトランジスタのゲートスタックは、ドープされたＨｆＯ２で作製された第一の強誘電体層、選択的に第二のＨｆＯ２層、および金属ゲートを含む。
【００２９】
本発明の具体例の長所は、強誘電状態はＨｆＯ２から成ることである。このことにより、ドープされている事実を除けば、ＣＭＯＳに関しては、同じゲート誘電材料を使用することが許される。
【００３０】
本発明の具体例では、トランジスタは制御電極を有し、第一のトランジスタの制御電極は第二のトランジスタの制御電極に接続される。
【００３１】
本発明の長所は、１つのメモリセルのトランジスタに係る制御電極が、１つのワード線によって作動可能なことである。例えば、セルに書き込むために、正電圧が第一のトランジスタの制御電極および第二のトランジスタの制御電極に加えられた場合、両方のトランジスタのしきい値電圧が増加する。強誘電体電界効果トランジスタの場合、しきい値電圧Ｖｔの増加は、ｎチャネルトランジスタのスイッチをオンにする原因となり、また、ｐチャネルトランジスタのスイッチをオフにする原因となる。電荷トラップデバイスおよびフローティングゲート型トランジスタの場合、しきい値電圧Ｖｔの増加は、ｎチャネルトランジスタのスイッチをオフにする原因となり、また、ｐチャネルトランジスタのスイッチをオンにする原因となる。電荷トラップデバイスおよびフローティングゲート型トランジスタの場合、しきい値電圧Ｖｔの増加は、ｎチャネルトランジスタのスイッチをオフにする原因となり、また、ｐチャネルトランジスタのスイッチをオンにする原因となる。このように、本発明の具体例では、同時に両方を動作するために１つのワード線だけが必要であって、４個の端子のみを持つ２個のセルから成る非常に小さな構造が可能となる。
【００３２】
本発明の具体例では、メモリセルは、第三のトランジスタの主電極が第一および第二のトランジスタの第一の主電極に接続される第三のトランジスタを含む。
【００３３】
本発明の具体例の長所は、セルは読込み前に選択されることである。したがって、読込みディスターブ問題（read disturb problems）は回避される。
【００３４】
第二の態様では、本発明は、キャッシュメモリとして使用される、本発明の第一の態様の具体例に記載のメモリセルを含むメモリアレイを提供する。
【００３５】
本発明の具体例の長所は、最先端の６ＴのＳＲＡＭセルを使用したキャッシュメモリに比べて、キャッシュメモリの面積を小さくできることである。
【００３６】
第三の態様では、本発明は、第一のトランジスタの制御電極と第二のトランジスタの制御電極とに同じ消去電圧を加えることによってメモリセルを消去する第一の工程と、第一のトランジスタの制御電極と第二のトランジスタの制御電極とに同じ書込電圧を加えることによってメモリセルに書き込む第二の工程とを含む、本発明の第一の態様の具体例に記載のメモリセルに書き込む方法を提供する。
【００３７】
本発明の具体例の長所は、消去時および書込時において、第一のトランジスタおよび第二のトランジスタの制御電極を同時に作動させることができることにある。
【００３８】
本発明の具体例では、書込電圧は供給電圧の２倍以下である。
【００３９】
本発明の具体例では、電圧と保持の間のトレードオフを克服するために、リフレッシュ方法が実装されている。
【００４０】
本発明の特有かつ推奨される態様は、添付の独立および従属する請求項に記載されている。従属する請求項の特徴は、適切に、また、単に明確に請求項に記載されているもののみならず、独立する請求項の特徴および他の従属する請求項の特徴と組み合わせることができる。
【００４１】
本発明のこれらおよびその他の態様は、以下に記載の態様を参照すれば明らかであり、解明される。
【図面の簡単な説明】
【００４２】
【図１】本発明の具体例による２Ｔメモリセルの回路図を示す。
【図２】本発明の具体例で使用され得る電荷トラップトランジスタのまたはフローティングゲート型トランジスタのゲートスタックを示す。
【図３】本発明の具体例で使用され得る強誘電体トランジスタのゲートスタックを示す。
【図４】本発明の具体例で使用され得る電荷トラップトランジスタのゲートスタックを示す。
【図５】本発明の具体例に記載のメモリセルの基本的な配置を示す。
【図６】格子状に配置された、本発明の具体例に記載の２個のメモリセルを示す。
【図７】本発明の具体例に記載の３Ｔメモリセルの回路図を示す。
【図８】本発明の具体例に記載の、別々に制御可能なゲートを含む２Ｔメモリセルの回路図を示す。
【図９】本発明の具体例に記載の、図１に示す２Ｔメモリを作動するための動作表を示す。
【図１０】本発明の具体例に記載の、図７に示す３Ｔメモリを作動するための動作表を示す。
【図１１】本発明の具体例に記載の、図８に示す２Ｔメモリを作動するための動作表を示す。
【図１２】本発明の具体例で使用され得る直接トンネルトランジスタの誘電体の厚さの関数としてのプログラムゲートパルス電圧を示す。
【００４３】
これらの図は単なる概略であり、限定的なものではない。図面においては、図示の目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
請求項中のどの参照符号も、請求の範囲を制限するものとして解釈されるべきではない。異なる図において、同じ参照符号が同一または類似の要素を指すことがある。
【発明を実施するための形態】
【００４４】
本発明は、特定の具体例についておよび限定された図面を参照して説明されるが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は単なる概略であり、限定的なものではない。図面においては、図示の目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法および相対寸法は、本発明の実施の実際の縮図には対応していない。
【００４５】
説明や請求項中の、第一、第二等の用語は、類似の要素を区別するために使用されるものであって、必ずしも時間的、空間的、順位付けまたは他の何らかの方法による順序を説明するために使用されるものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された本発明の具体例は、ここに記載されまたは図示されたものと異なる順序であっても操作できるものと理解されなければならない。
【００４６】
更に、説明や請求項中の、上、下等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された本発明の具体例は、ここに記載されまたは図示されたものと異なる位置にあっても操作できるものと理解されなければならない。
【００４７】
請求項で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定されるものと解釈すべきではなく、他の要素や工程を排除するものではない。このように、この用語は、言及された特徴、整数（integers）、工程、または述べられた構成要素の存在を明記されたように解釈され、１またはそれ以上の他の特徴、整数、工程または構成要素、またはそれらの組の存在や追加を排除するものではない。このように、「手段ＡおよびＢを含む装置」の表現の範囲は、構成要素ＡとＢのみを含む装置に限定されるべきではない。本発明では、単に装置に関連した構成要素がＡとＢであることを意味する。
【００４８】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴が本発明の少なくとも１つの具体例に含まれていることを意味する。このように、この明細書の多くの場所にある「一の具体例で（in one embodiment）」または「ある具体例で（in an embodiment）」の語句の表現は、必ずしも同じ具体例を表すものではないが、表しても構わないものである。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中において適当な方法で組み合わせることができる。
【００４９】
同様に、本発明の多くの長所は、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、時には１つの具体例、図面、またはその記載中にまとめられていると評価されるべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈されるべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例のすべての長所より少なくなる。このように、詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００５０】
更に、ここで記載されたいくつかの具体例は、他の具体例に含まれる特徴以外のいくつかの特徴を含み、異なった具体例の長所の組合せは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組合せにおいても使用することができる。
【００５１】
ここで与えられる記載において、多くの特別な詳細が示される。しかしながら、本発明の具体例は、それらの特別な詳細無しに実施できるものと理解される。他の例では、公知の方法、構造、および技術は、この記載の理解を不明瞭にしないために、詳細には示されない。
【００５２】
本発明の具体例では、Ｖｔ可変のトランジスタ、しきい値電圧が電気的に変更可能なトランジスタについて説明する。
【００５３】
第一の態様では、本発明の具体例は、図１に示されているようなメモリセル１００に関するものである。すなわち、本発明の具体例では、メモリセルの回路概念が想定されている。本発明の具体例に記載のメモリセル１００は、第一のトランジスタ１１０、第二のトランジスタ１２０、および差動センスアンプ１３０を含む。第一のトランジスタはＶｔ可変なｎチャンネルトランジスタであり、第二のトランジスタはＶｔ可変なｐチャンネルトランジスタである。これらのトランジスタは、ソースやドレインのような第一の主電極および第二の主電極、並びに第一の主電極と第二の主電極との間の電化の流れを制御するためのゲートのような制御電極を含む、三端子のデバイスである。
【００５４】
差動センスアンプ１３０は、第一のトランジスタ１１０と第二のトランジスタ１２０との間の電流差を感知するように構成されている。
【００５５】
第一のトランジスタ１１０の第一の主電極は、第二のトランジスタ１２０の第一の主電極に接続され、かつ、その両方がビット線ＢＬに接続される。差動センスアンプ１３０は、第一のトランジスタ１１０の第二の主電極、および第二のトランジスタ１２０の第二の主電極に接続される。第一および第二のトランジスタ１１０、１２０の制御電極は、ワード線ＷＬに接続される。
【００５６】
２個の相補的なＶｔ可変のトランジスタ１１０、１２０（ｎチャネルとｐチャネル）を採用してそれらを並列に設置し、両トランジスタの間の電流差を感知することにより、差動メモリセルが得られる。言い換えれば、本発明の具体例に記載の回路構造にこれらを設置することにより、シングルエンドセルが相補的に作られるということである。
【００５７】
本発明の具体例では、Ｖｔ可変のトランジスタが使用される。これらは、しきい値電圧Ｖｔを変えることによって調整されるトランジスタである。その例は、薄い酸化フローティングゲート（ＦＧ）セルや、電荷トラッピング（ＣＴ）セルのような直接トンネルデバイスである。Ｖｔ可変のトランジスタは、強誘電体ＦＥＴ（ＦＥ）であってもよい。直接トンネルデバイスのためのプログラミングは、ゲートとも呼ばれる制御電極とチャネルとの間の電荷を持ってくることによってされる。
【００５８】
フローティングゲート型セルのゲートスタックは、トンネルアイソレータ（a tunnelling isolator）、制御誘電体および制御ゲートを含むゲートスタックを含む。フローティングゲートは、例えば、金属ゲートまたはドープされた多結晶シリコンゲートであってもよい。
【００５９】
電荷トラップデバイスは、フローティングゲートの代わりに、例えば、窒化層のような電荷トラップ層を有する。
【００６０】
本発明の具体例では、Ｖｔ可変のトランジスタは、強誘電体電界効果トランジスタである。ゲートとチャネルとの間の電荷の代わりに、強誘電体（ferroelectricum）が使用される。強誘電体（ferroelectricum）は、いかなる電荷も保持しないが、分極する（polarise）ことができる。ゲートとチャネルとの間の分極電荷は、しきい値電圧Ｖｔの変化をも生じさせる。
【００６１】
本発明は技術独立である。本発明の具体例に記載のメモリセルは、例えばプレーナ技術、ｆｉｎＦＥＴ技術、ＳＯＩ（Silicon On Insulator）のような、異なる類型の技術に組み込むことができる。
【００６２】
図２は、本発明の具体例に記載のメモリセル１００の中で使用されるトランジスタ１１０、１２０（直接トンネルデバイス）のゲートスタックを示す。この例においては、ゲートスタックは、例えばトンネル酸化層のようなトンネル誘電体層２１０である第一の層（チャネルに最も近い層）を含む。この層の厚さは、書込みのためのゲート電圧を減少させるために２ｎｍ以下であることが好ましい。トンネル誘電体層の厚さは例えば１ｎｍと１．５ｎｍとの間であってもよい。
【００６３】
トンネル誘電体層２１０の上には、フローティングゲートや電荷チャージ層となり得る非常に薄い第二の層２２０がある。本発明の具体例では、例えば電荷トラップ層の場合、第二の層２２０の厚さは１ｎｍと１０ｎｍとの間であるが、好適には３ｎｍと５ｎｍとの間である。フローティングゲートデバイスに関しては、厚さの値は非常に異なり得る。第二の層２２０は、フローティングゲートを形成するつもりであれば、例えば金属やドープされた多結晶シリコンゲートのような、適した導電性の材料で作製され得る。混成のフローティングゲート（多結晶と組み合わされた金属）であってもよい。第二の層２２０は、電荷トラップ層を形成するつもりであれば、例えば窒化層であってもよい。この例においては、第二の層２２０は、２ｎｍの厚さで、Ｓｉ３Ｎ４か金属で作製される。第二の層２２０の上には、ＨｆＯ２はＣＭＯＳと相性がよいから、例えば最良の誘電体としてのＨｆＯ２層のような制御誘電体２５０が準備される。ＨｆＯ２の代わりに、その他の十分な質の絶縁体が使用されてもよい。そのような絶縁体は、好適には、例えば１０〜１００程度の高いｋ値（k value）を有する。制御誘電体２５０の上には、例えば金属ゲートや多結晶ゲートのような、伝導ゲート２６０が準備される。
【００６４】
トンネル誘電体層２１０の厚さが制限されているため、保持期間は短い。直接トンネルトランジスタのための誘電体の厚さ（ｎｍ単位の）の関数としてのプログラムゲートパルス電圧は図１２に示されている。プログラミングパルスは、１０ｎｓの持続時間を有する。グラフ中の上段の曲線１２１０は、トンネル酸化物がＨｆＳｉＯＮ（Ｈｆが２３％）で作製されるトンネルデバイスに対応する。トンネル誘電体の厚さ１．３ｎｍに対して１００ｓのリフレッシュ期間が必要である一方で、トンネル誘電体層の厚さが１．２ｎｍである場合は、６４ｍｓのリフレッシュ期間が必要である。したがって、本発明に記載のメモリセルに直接トンネルトランジスタを使用する場合は、定期的なリフレッシュ（regular refresh）が必要である。ここでのトレードオフは、厚さが増加することによってプログラミング電圧も増加することである。グラフ中の中段の曲線１２２０は、トンネル誘電体層がＳｉＯ２で作製されるトンネルデバイスに対応する。グラフ中の下段の曲線１２３０は、トンネル酸化物がＳｉＯＮで作製されるトンネルデバイスに対応する。この材料では、１．４ｎｍの厚さにおいて６４ｍｓのリフレッシュ期間が必要である一方で、１．３ｎｍの厚さにおいては２００μｓのリフレッシュ期間が必要である。
【００６５】
他方で、ＦｅＦＥＴを基礎とする不揮発性メモリの書込電圧は、直接トンネルトランジスタを基礎とするメモリ書込みのための書込電圧ほど高くない。
【００６６】
図３は、本発明の具体例に記載のメモリセル１００の中で使われ得るトランジスタ１１０、１２０（ＦｅＦＥＴ版）のゲートスタックを示す。このスタックは、強誘電体である第一の層３１０を含む。強誘電体は、例えばドープされたＨｆＯ２であってもよい。そのドーパントは、例えばアルミニウムやイットリウムやストロンチウムであってもよい。本発明の具体例では、強誘電体は、ダミーゲートと接合が注入された（implants）後に活性化された、ＡｌがドープされたＨｆＯ２層である。本発明の具体例では、第一の層の厚さは、３ｎｍと１０ｎｍとの間であるが、好適には３ｎｍと５ｎｍとの間、好適には約５ｎｍである。第一の層３１０の上には、制御誘電体２５０が準備され得る。直接トンネルセルとは対照的に、制御誘電体はＦｅＦＥＴｓのために不可欠なものではない。しかしながら、制御誘電体２５０の存在は、例えば上部の誘電体がＣＭＯＳゲートである場合、互換性を増加させ得る。ＨｆＯ２層２５０は、ＣＭＯＳとの互換性のため、とりわけ適切である。ＨｆＯ２層２５０の上には、例えば金属ゲートのような、ゲート２６０が準備される。不活性メモリの先行技術であるＦｅＦＥＴでは、脱分極電場（the depolarisation field）を取り除く必要があるのに対し、ＦｅＦＥＴトランジスタの中における長期間のデータ保持は必要とされないので、本発明の具体例に記載のメモリの中のＦｅＦＥＴトランジスタについては、この限りでない。
【００６７】
図４は、本発明の具体例に記載のメモリセル１００の中で使用されうる代替的なトランジスタ１１０、１２０のゲートスタックを示す。このスタックは、トンネル誘電体層として使用される第一の誘電体層４１０（例えば、約２ｎｍ以下の厚さのＳｉＯ２層のような酸化層）、電荷トラップ層（例えば、約５ｎｍの厚さのＳｉ３Ｎ４層のような窒化層）である第二の層４２０、および誘電体層（例えば、約５ｎｍの厚さのＳｉＯ２のような酸化層）である第三の層４３０を含む。第三の層４３０の上には、薄いエッチング停止層４４０（例えばＡｌ２Ｏ３のような）が存在する。その上には、高いｋ値を有する材料（high-k material）２５０（例えばＨｆＯ２）および、例えば金属ゲートのようなゲート２６０がある。例えばＨｆＯ２のような高いｋ値を有する材料２５０および、例えば金属ゲートのようなゲート２６０は、ＣＭＯＳプロセスに共に使用され得る。本発明の具体例の長所は、これが追加マスクなしでまたは多くとも１つの追加マスクにより適用できることである。後者は、ゲートエッチングを別々に行わなければならないのであれば生じる。追加のマスクは、選択されたフラッシュコンセプトを理由としてではなく、例えば、高電圧トランジスタのために必要である。代替のゲートプロセスフローが使用されてもよい。
【００６８】
本発明の具体例に記載のメモリセル１００の一部であるトランジスタに書き込むために必要なゲート電圧は、２Ｖと４Ｖとの間、例えば３Ｖである。トンネル誘電体層２１０、３１０、４１０の厚さが薄くなればなるほど、メモリセル１００をプログラミングするために必要なゲート電圧も小さくなる。必要なゲート電圧は、例えば（電荷トラッピングトランジスタの中の）窒化層のような電荷トラッピング層２２０、４２０を使用することによって、または、性能（消去と書込みに必要な電圧）と保持の間のトレードオフに対処する必要のないＦｅＦＥＴ技術を使用することによって、減少し得る。
【００６９】
図５は、本発明の具体例に記載のメモリセル１００の基本的な配置図（上面図）を示す。すべての層が図示されているわけではないように、この配置は非常に基本的なものである。例えば、ウェルは、必要であるが図示されていない。ソース線ＳＬＡおよびＳＬＢは図示され、ビット線ＢＬは図示され、ワード線ＷＬは図示され、そしてアクティブ領域５１０は図示されている。この配置図の目的は、本発明の具体例に記載のセル１００の大きさの目安をつけることにある。実際には、ウェルおよび要求される面積ルールのため、セルサイズはわずかに大きいこともあり得る。この例では、セルの面積は、Ｆが加工寸法（the feature size）を示すものとすると、６Ｆ×５Ｆである。この計算には、以下の式が使用された。すなわち、
（３ＭＬ１層＝６Ｆ）×（１ＣＮＴ＋１ゲート＋２ＣＮＴ間隔＋１ＡＡ間隔＝５Ｆ）＝３０Ｆ２
これは、一次計算（a first order calculation）である。ここで、ＭＬ１層は金属層＃１であり、ＣＮＴはコンタクト面を表し、そしてＡＡはアクティブ領域である。
【００７０】
本発明の具体例に記載のメモリセル１００に書き込むため、第一のトランジスタ１１０および第二のトランジスタ１２０のゲートに同じ正電圧が加えられてもよい。以下の段落は、直接トンネルトランジスタにも当てはまるが、本発明はこれに限定されない。正電圧がｎチャネルのゲートに加えられた場合、ｎチャネルは反転状態になり、正電圧がｐチャネルのゲートに加えられた場合、ｐチャネルは蓄積状態になる。正電圧を両方のゲートに加えた場合、ｎチャネルトランジスタもｐチャネルトランジスタも電圧が増加してしきい値電圧Ｖｔとなる。ｎチャネルトランジスタのしきい値電圧Ｖｔが増加することにより、ｎチャネルのスイッチはオフになり、ｐチャネルトランジスタのしきい値電圧Ｖｔが増加することにより、ｐチャネルのスイッチはオンになる。更に、本発明の具体例の長所は、書込みが自己制限される（すなわち、ｎＭＯＳのフローティングゲートの電圧がしきい値電圧Ｖｔで止まり、ｐＭＯＳのフローティングゲートの電圧がフラットバンド電圧Ｖｆｂで止まる）ことである。
【００７１】
第一および第二のトランジスタ１１０、１２０のゲートは、１つの、かつ同じワード線によって一緒に作動することができ、あるいは別々に作動することができる。ゲートが同じワード線に接続されている複数のセルを作動する場合、「１」になる必要があるセルは、他のビット線を抑止しながらワード線に高電圧を加えることによって書き込むことができる。両方のゲートを同時に作動する１つのワード線の使用法は、４個の端子のみを持つ２個のセルから成る非常に小さな構造を生み出す。
【００７２】
書き込む前に、最初に、すべての本発明の具体例に記載のメモリセルは消去される必要がある。したがって、本発明の具体例では、１つは消去のための、もう１つは書込みのための、２サイクルが必要である。
【００７３】
消去は、第一のトランジスタ１１０のゲートおよび第二のトランジスタ１２０のゲートに同じ負のゲート電圧を加えることにより行うことができる。消去のために、ｎチャンネルの蓄積の消去と、ｐチャネルの反転の消去とを組み合わせることができる。更に、本発明の具体例の長所は、消去が自己制限される（すなわち、ｎＭＯＳのフローティングゲートの電圧がフラットバンド電圧Ｖｆｂで止まり、ｐＭＯＳの電圧がしきい値電圧Ｖｔで止まる）ことである。
【００７４】
代わりに、ウェルに正バイアスを加えることを消去するために用いてもよい。この方法は、負電圧を必要としないという長所を有する。しかしながら、充電されるための大きなコンデンサが必要である。
【００７５】
強誘電体トランジスタの場合、以下のルールが適用される。すなわち、ＦｅＦＥＴは、負バイアスを加えると高いしきい値電圧Ｖｔになり、正バイアスを加えると低いしきい値電圧Ｖｔになる。したがって、トンネルセルと比べると、プログラム／消去の定義は逆となる。自然なウィンドウ（通常のウィンドウは、自己制限されたプログラム／消去作業のため、与えられた構造に関係する）は、３つの場合（フローティングゲート、電荷トラップデバイス、ＦｅＦＥＴ）を区別するために計算されるべきである。通常、フローティングゲート型トランジスタおよび電荷トラップデバイスにおいては、保持は、低電圧および優れた耐久性と交換で得られる。
【００７６】
本発明の具体例に記載のメモリセルに書き込む場合、トンネル効果を得るためにまたは強誘電分極を得るために（使用されるトランジスタの類型による）、ゲート電圧は十分に高くなければならない。直接トンネルトランジスタの通常の書込みゲート電圧は、供給電圧の２倍以上である。低電圧では、このことは小さなウィンドウにつながる。一般的に、保持は、より小さなＶｔウィンドウの方が優れている。しかしながら、あまりに小さな電圧では、Ｖｔウィンドウが小さすぎるので、差動センスアンプによって検出される信号は小さくなりすぎる。Ｖｔウィンドウまたはメモリウィンドウは、高いＶｔと低いＶｔとの間の差であって、センスアンプへの実際の信号は、このＶｔの変化により生み出される電流差である。オプションとして、トンネル誘電体の厚さを減らすことが考えられる。しかしながら、２Ｖｃｃを下回る電圧では、トンネル誘電体を非常に薄く作ることが必要であるから、保持は非常に小さく、電荷は直ちに（例えば、１秒以下の後のように、数秒未満の後に）消える。
【００７７】
書き込むための電圧は、２Ｖｃｃより高くてもよい。しかしながら、これは面積増加および消費電力の増加という犠牲を伴うものである。ブートストラップ回路を使用することにより、チップの供給電圧は増加する。これは供給電圧を増加させる容量性の回路である。この回路の欠点は、セルの領域を占領することである。供給電圧の２倍である書込電圧を制限することによって、このブートストラップ回路は、たった１つのコンデンサによって実現することができる。
【００７８】
本発明の具体例に従えば、ゲートに供給される読込電圧は、０と書込電圧の間に位置する。最適な読込電圧は、構造に依存し、高いオン電流と、メモリセルを読み込んでいる間メモリセルに書き込むことを防ぐこととの間のトレードオフ関係にある。もし読込電圧が高すぎると、メモリセルは読み込んでいるときに書き込まれる。もし読込電圧が低すぎると、読込電流は、感知するには低すぎることになる。読込時、電圧はビット線に加えられる。この電圧は、ディスターブ問題を引き起こさないように選択される。例えば、Ｖｃｃがビット線に加えられてもよい。ゲートにおける通常の読込電圧は、供給電圧それ自体か、供給電圧の半分である。
【００７９】
本発明に記載のメモリセルが一定の期間内にアドレス指定されなかった場合は、再書込みされる必要がある（例えば、ＤＲＡＭのように）。本発明の具体例に記載のメモリセルのリフレッシュのために、最先端のリフレッシュ技術を使用することができる。
【００８０】
本発明の具体例は、ＳＲＡＭのように相補的に動作し、ＤＲＡＭのようにリフレッシュされる必要がある。本発明の具体例に記載のセルの密度は、ＳＲＡＭの密度とＤＲＡＭの密度の間にある。
【００８１】
図９は、本発明の具体例に記載のメモリセル１００を作動するための動作表を示す。図９の動作表は、例えば図１に示されたメモリセルを作動するのに適している。書き込む前に、消去手順が実行される。
【００８２】
メモリセルを消去するためには、ビット線ＢＬ、ソース線Ａ（ＳＬＡ）およびソース線Ｂ（ＳＬＢ）を０ボルトに保ちながら、ワード線ＷＬに−２Ｖｃｃが加えられる。
【００８３】
メモリセル１００に書き込むためには、ＳＬＡおよびＳＬＢをオープンにしたまま、ワード線ＷＬを２Ｖｃｃに設定する。セルの選択は、ビット線ＢＬに０電圧を加えることによって行うことができる。セルの選択解除は、ビット線ＢＬにＶｃｃと２Ｖｃｃとの間の電圧を加えることによって行うことができる。ビット線のこの電圧は、ＷＬとＢＬの間の差、したがってゲート・ドレイン間電圧Ｖｇｄをも減少させる。ソースがオープンであるから、この電圧Ｖｇｄはチャネルの全長を超えて、プログラミングを阻止する。２Ｖｃｃがワード線に加えられることが必要であるから、ブートストラップがワード線デコーダにおいて必要である。ブートストラップは、Ｖｃｃから２Ｖｃｃの電圧を生成することができるべきである。
【００８４】
セル１００を読み込むために、ワード線ＷＬにＶｃｃ／２が加えられ、ビット線ＢＬにＶｃｃが加えられる。電流差は、センスアンプ１３０を用いて計測される。
【００８５】
読込時のしきい値電圧Ｖｔとゲート電圧との差は、放出可能な電流を決める。しきい値ウィンドウは、高いＶｔと低いＶｔとの間の差である。
【００８６】
同じ動作表を、強誘電体ＦＥＴに基づく２Ｔメモリセルを消去し／プログラミングし／読み込むのと同様に、フローティングゲート／電荷トラッピングトランジスタに基づく２Ｔメモリセルを消去し／プログラミングし／読み込むために使用することができる。
【００８７】
図６は、格子状に整列された本発明の具体例に記載の２個のメモリセル１００、６００を示す。格子状のメモリセルは、行および列によって論理的に組織されている。この説明を通じて、「水平な（horizontal）」、および「垂直な（vertical）」の用語（それぞれ「行（row）」および「列（column）」に関連する）は、座標系を準備するためおよび説明しやすくするためだけに使用される。これらの用語は、装置の実際の物理的な方向を示す必要はないが、示してもよい。更に、「行（row）」および「列（column）」の用語は、互いに連結される配列の要素（メモリセルで形成される）の一組を記述するために使用される。この連結は、行と列から成るデカルト配列によって形成され得るが、本発明はそれに限定されない。当業者に理解されるように、行と列は容易に入替ることができ、この開示では、これらの用語は交換可能であることが意図されている。非デカルト配列が構成されてもよいし、本発明の範囲に含まれる。したがって、「行（row）」および「列（column）」の用語は、広義に解釈されるべきである。この広義の解釈を促すため、本発明では、メモリセルが「行および列によって論理的に組織されている」という。これによって、メモリセルの組は、位相線形に交差させる方法で（in a topologically linear intersecting manner）互いに連結されることになる。しかしながら、物理的なまたは地理的な配置はそうである必要はない。例えば、行は円であって、列はこれらの円の半径であり、その円と半径は本発明において行および列によって「論理的に組織されている」ものとして説明されるものであってもよい。ワード線やビット線のような様々な線の固有の名前は、説明を容易にするため、および特定の機能を表すために使用される一般的な名前を意図するものであって、この言葉の固有の選択は、決して本発明に限定することを意味してはいない。すべてのこれらの用語は、説明された特定の構造の理解を容易にするためのみに使用され、本発明を限定するものではないことが理解されるべきである。
【００８８】
図６に示されている配列は、説明しやすくするために、２個のメモリセル１００、６００のみを含むものであるが、実際には、メモリアレイはより多くのメモリセルを含む。図６に示されているメモリアレイは、１つが他の上に垂直に配置されている２個のメモリセルを含む。したがって、メモリセルは２つの行と１つの列を有する。第一のメモリセル１００は、ｎチャネルトランジスタ１１０およびｐチャネルトランジスタ１２０を含む。第二のメモリセル６００は、ｎチャネルトランジスタ６１０およびｐチャネルトランジスタ６２０を含む。
【００８９】
両方のセル１００、６００のソース線Ａは、互いに点ＳＬＡで接続され、両方のセル１００、６００のソース線Ｂは、互いに点ＳＬＢで接続される。ビット線は、メモリアレイの列方向に沿って垂直に伸びていて、両方のメモリセルの第一の主電極および両方のセルのｐチャネルトランジスタ１２０、６２０のバルクに接続される。ワード線は、メモリアレイの行方向に沿って平行に伸びていて、行方向上のメモリセルのゲートに接続される（ワード線は、ビット線には接続されない）。
【００９０】
読込みまたは書込みのために特定のセルを選択する場合、電圧は、その特定のセルの位置の交差点にあるアレイのワード線とビット線の両方に加えられる。１つのビット線に電圧が加えられると、その電圧はこのビット線に接続されているすべてのセルに加えられることになり、１つのワード線に電圧が加えられると、その電圧はこのワード線に接続されているすべてのセルに加えられることになる。
【００９１】
ディスターブ問題は、例えば第一のメモリセル１００のようなメモリセルを読み込む場合に起こる。この場合、読み込まれるメモリセルが配置されている行に対応するワード線、例えば第一のメモリセル１００に対応するワード線に電圧Ｖｃｃ／２が加えられ、他の行のワード線、例えば図６に示された具体例において第二のメモリセル６００に対応するワード線は０ボルトに設定される。読み込まれるメモリセルが配置されている列に対応するビット線、例えば第一のメモリセル１００に対応するビット線に電圧Ｖｃｃが加えられ、他の列のビット線（図６に示された具体例にはない）は０ボルトに設定される。ディスターブ問題は、第二のメモリセル６００のトランジスタ６２０で発生する。このトランジスタのＶＧＳ電圧は−Ｖｃｃであって、同じビット線上の（書き込まれる）ｐチャネルトランジスタは、読込時に、アドレス指定されたセルよりも多くの電流を引き込む。セル１００が読み込まれ、セル６００のワード線が０ボルトになれば、ｐチャネルトランジスタ６２０はオンになる。したがって、電流はこのトランジスタ６２０へ流れる。この電流は、読み込まれているセルのソース線と同じソース線上を流れる。ソース線上のこの信号を受け取るセンスアンプは、電流がどちらのセルから流れて来ているのか区別することができないので、読み取りエラーの結果が起こり得る。
【００９２】
本発明の具体例では、この問題は、ｎチャネルトランジスタに個々のワード線を、ｐチャネルトランジスタに個々のワード線を準備することによって解決される。そのようなセルの例は、図８に示されている。この解決法は、ｎおよびｐトランジスタが異なる電圧（ＮＭＯＳに−Ｖｃｃ、ｐＭＯＳに＋Ｖｃｃ）で同じＢＬ上にあるという事態を抑制することを可能にする。図１１は、本発明の具体例に記載の、ｎチャネルトランジスタに個々のワード線を、ｐチャネルトランジスタに個々のワード線を持つ２Ｔメモリを作動するための動作表を示す。
【００９３】
本発明の具体例では、読込みディスターブ問題は、第一のセル１００を読み込んでいる間に第二のセル６００のワード線に負電圧を加えることによって解決することができる。その長所は、第三のトランジスタや、ｎチャネルおよびｐチャネルのための個々のワード線が必要ないことである。しかしながら、欠点は、周辺長を増加させる負電圧が必要なことである。アドレス指定されていないすべてのワード線が負電圧に設定されなければならず、オーバーヘッドが増加する。とはいえ、負の消去電圧はデコーダにすでに存在するので、この電圧を読込みにも用いることができる。
【００９４】
読込みディスターブ問題および例えば図８に示すようなデュアルセル構造が過剰消去に反応しないものではないという問題を解決するために、本発明の具体例では、図７のように、選択トランジスタ７１０をビット線とメモリセルの間に追加してもよい。したがって、３Ｔメモリセルとなる。選択トランジスタはｎＭＯＳトランジスタであってもよい。ワード線は、同じ行に論理的に配置されたセル中の選択トランジスタのゲートに接続される。これらの具体例では、ｎチャネルおよびｐチャネルトランジスタ１１０、１２０のゲートを０Ｖにすることによってセルを読み込むことができる（振れ幅＝１＋Ｖｃｃ）。図１０は、本発明の具体例に記載の３Ｔメモリセル（図７のセル）を作動させるための動作表を示す。これらの具体例では、セルは、ワード線（ＷＬ）が接続された選択トランジスタのゲートを通してアドレス指定される。セルのプログラミングは、第一のトランジスタ１１０および第二のトランジスタ１２０のゲートに接続されたプログラミング線（ＰＬ）に電圧を加えることによって行うことができる。
【００９５】
本発明の具体例では、読込みディスターブ問題は、ウィンドウを正に保つことによって解決でき、負の電圧は必要ない。同じＢＬ上のセルの選択を解除するためには、これらのセルを通る電流を遮断する必要がある。ウィンドウが対称であれば、このことは、負のゲートバイアスを意味する。ウィンドウが正（低いＶｔも高いＶｔも０以上）であれば、セルは０ボルトで選択解除することができる。この場合、必要な周辺長は少なくなるが、書込みのために必要なゲート電圧は高くなる。ウィンドウは、−１Ｖと＋１Ｖとの間である代わりに、例えば０．５Ｖと２．５Ｖとの間でよい。
【００９６】
本発明に記載のメモリセルは、キャッシュメモリとして使用されてもよい。好適には、本発明に記載のメモリセルは、Ｌ１およびより高いレベルにおいて使用されてもよい。レジスタレベルおよびＬ０レベルにおいては、セルの面積はそれほど危機的ではないが、プロセッサの速度はマッチしなければならない。これは、最先端のＳＲＡＭによって実行することができる。
【００９７】
しかしながら、高いレベル（Ｌ１およびより高いレベル）においては、ビットレベルではそのような高速度は必要でない。より高いキャッシュレベルにおいては、バンド幅が重要である。したがって、これらのＳＲＡＭを、本発明の具体例に記載のメモリセルに置き換えてもよい。本発明の具体例の長所は、これらのＳＲＡＭセルを本発明の具体例に記載のメモリセルに置き換えることによって、（セル単位で、６Ｔから３Ｔさらには２Ｔになることによって）全体の面積を減らすことができることである。２Ｔの場合においては、ファクター４あるいはファクター５においても、面積削減につながる（１５０Ｆ２に比べて３０Ｆ２）。
【００９８】
本発明の具体例に記載のメモリセルは、（ｅ−）ＤＲＡＭに置き換わることができる。
【００９９】
本発明の具体例に記載のメモリセルは、ＦＰＧＡセルとして使用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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