(57)【要約】【課題】本実施形態は、ドライバＩＣチップの消費電力を低減可能であり、画素数を増加させ表示画像の高精細化を行うのに有用な表示装置を提供することを目的とする。【解決手段】本実施形態によれば、表示エリア内にマトリックス状に画素を配列した表示装置において、前記画素は、表示素子と、前記表示素子ＬＱに対して並列に接続された、少なくとも第１と第２の容量素子Ｃ１、Ｃ２の容量素子直列回路とを有する。そして、前記容量素子直列回路の電位をブーストするために、入力ソース信号の１パルス期間内にゲート信号により制御され、前記１パルス期間の前半でオン又はオフし、後半でオフ又はオンする複数のスイッチを有したブースト回路と、を備える。【選択図】図２Ａ
2017027012.tif 000002
【特許請求の範囲】
【請求項１】
表示エリア内にマトリックス状に画素を配列した表示装置において、
前記画素は、
表示素子と、
前記表示素子に対して並列に接続された、少なくとも第１と第２の容量素子の容量素子直列回路と、
前記容量素子直列回路の電位をブーストするために、入力ソース信号の１パルス期間内にゲート信号により制御され、前記１パルス期間の前半でオン又はオフし、後半でオフ又はオンする複数のスイッチを有したブースト制御回路と、を備える表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記表示素子は、一方の端子と他方の端子間に電圧信号が印加されることで映像の表示状態を制御し、
前記容量素子直列回路に含まれる前記第１の容量素子の一方の端子は、前記表示素子の前記一方の端子に接続され、
前記複数のスイッチに含まれる第１のスイッチの一方の端子は、前記表示素子の前記一方の端子に接続され、
前記複数のスイッチに含まれる第２のスイッチの一方の端子は、前記第1の容量素子の他方の端子に接続され、
前記第1のスイッチ及び前記第２のスイッチの各他方の端子は、前記ソース信号が入力する信号線に接続され、
前記容量素子直列回路に含まれる第２の容量素子の一方の端子は、前記第1の容量素子の他方の端子に接続され、前記第２の容量素子の他方の端子は、前記表示素子の前記他方の端子に接続され、
前記複数のスイッチに含まれる第３のスイッチの一方の端子は、前記第1の容量素子の他方の端子に接続され、この第３のスイッチの他方の端子は、前記表示素子の前記他方の端子に接続されている。
【請求項３】
請求項２に記載の表示装置において、
前記第１、第２及び第３のスイッチは、同じチャンネル型のトランジスタにより構成され、前記第１と第３のスイッチは、第１のゲート線からの第１のゲート信号により制御され、前記第２のスイッチは、第２のゲート線からの第２のゲート信号により制御される。
【請求項４】
請求項２に記載の表示装置において、
前記第１及び第３のスイッチは、同じチャンネル型のトランジスタにより構成され、前記第２のスイッチは、前記第１及び第３のスイッチとは異なるチャンネル型のトランジスタにより構成され、前記第１、第２及び第３のスイッチは、同一のゲート線からのゲート信号により制御される。
【請求項５】
請求項２に記載の表示装置において、
前記第１と前記第３のスイッチがペアとなるか、又は前記第１と前記第２のスイッチがペアとなり、ペアとなった２つのトランジスタにおいて、一方のトランジスタがトップゲート型、他方がボトムゲート型として構成されている。
【請求項６】
請求項５に記載の表示装置において、
前記トップゲート型と前記ボトムゲート型のトランジスタのチャンネル部分の少なくとも一部は、重層構造として構成されている。
【請求項７】
請求項２に記載の表示装置において、
前記第１と第２の容量素子は、少なくともいずれかの電極の一部が二層以上の透明電極により形成されている。
【請求項８】
請求項１記載の表示装置において、
前記表示素子は、液晶表示素子である。
【請求項９】
請求項１記載の表示装置において、
前記表示素子は、有機ＥＬ素子である。
【請求項１０】
請求項１記載の表示装置において、前記表示素子は有機ＥＬ素子を駆動する前記ブースト制御回路への信号入力部には、前記有機ＥＬ素子を制御する内蔵回路からの制御信号が供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
この実施形態は、表示装置に関する。
【背景技術】
【０００２】
最近は、携帯端末（パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、タブレットコンピュータ等）が普及し、表示画像の高精細化も進んでいる。高精細化した携帯端末は、その表示部としての液晶表示装置の画素数が非常に増加している。液晶表示装置は、ドライバＩＣチップにより駆動される。このドラバＩＣチップは、シリコン半導体素子による集積回路で構成されており、上記したように表示画像が高精細化したために、前記集積回路からの出力ライン数も増大している。
【０００３】
この結果、高精細化した液晶表示装置においては、ドライバＩＣチップの消費電力は従来に比べて格段と大きくなっている。ドライバＩＣチップの消費電力が大きくなると、携帯端末を長時間に渡りバッテリで駆動することが困難となる。
電力消費を低減するための考え方として、液晶表示装置に印加される電圧振幅を抑圧し、低電圧振幅で液晶表示装置を駆動する方法がある。そこでこの方法を実現するためには、低電圧振幅で動作可能な新しい液晶材料を実現する必要がある。しかしながら、低電圧振幅で動作可能な新しい液晶材料であって、安価に実現可能な液晶材料は、現在のところ実現がなされていない。
【０００４】
また低消費電力が期待可能な低温ポリシリコン素子を用いて、画素内の増幅器を製造することも検討されていた。しかしながら低温ポリシリコン素子を用いた増幅器をガラス基板上に構成すると、低温ポリシリコン素子の特性のばらつきが大きい、増幅器としての十分な増幅特性を得にくい等の問題があり、実現に至っていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２８２１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、液晶表示装置において、表示画像が高精細化したために集積回路からの出力数も増大している。このためにドライバＩＣチップ（液晶ドライバと称される場合もある）の消費電力は従来に比べて格段と大きくなり、ドライバＩＣチップの消費電力が大きくなっている。
【０００７】
そこで本実施形態は、ドライバＩＣチップの消費電力を低減可能であり、画素数を増加させ表示画像の高精細化を行うのに有用な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本実施形態によれば、表示エリア内にマトリックス状に画素を配列した表示装置において、前記画素は、表示素子と、前記表示素子ＬＱに対して並列に接続された、少なくとも第１と第２の容量素子Ｃ１，Ｃ２の容量素子直列回路とを備える。そして、前記容量素子直列回路の電位をブーストするために、入力ソース信号の１パルス期間内にゲート信号により制御され、前記１パルス期間の前半でオン又はオフし、後半でオフ又はオンする複数のスイッチを有したブースト制御回路を備える。
【図面の簡単な説明】
【０００９】
【図１】図１は一実施形態に係る液晶表示装置に用いられた液晶表示パネルの構成及びその等価回路を概略的に示す図である。
【図２Ａ】図２Ａは一実施形態における画素回路を示しており、該画素回路の基本構成とその正極性動作の第１段階の例を説明するために示した図である。
【図２Ｂ】図２Ｂは一実施形態における画素回路を示しており、該画素回路の基本構成とその正極性動作の第２段階の例を説明するために示した図である。
【図２Ｃ】図２Ｃは一実施形態における画素回路を示しており、該画素回路の基本構成とその表示（電圧保持）状態としての第３段階の例を説明するために示した図である。
【図２Ｄ】図２Ｄは一実施形態における画素回路を示しており、該画素回路の基本構成とその負極性動作の第１段階の例を説明するために示した図である。
【図２Ｅ】図２Ｅは一実施形態における画素回路を示しており、該画素回路の基本構成とその負極性動作の第２段階の例を説明するために示した図である。
【図３Ａ】図３Ａは一実施形態における画素回路の第１段階の動作例を説明するために示した動作特性図である。
【図３Ｂ】図３Ｂは一実施形態における画素回路の第２段階の動作例を説明するために示した動作特性図である。
【図４Ａ】図４Ａは他の実施形態における画素回路を示しており、該画素回路の基本構成とその正極性動作の第１段階の例を説明するために示した図である。
【図４Ｂ】図４Ｂは他の実施形態における画素回路を示しており、該画素回路の基本構成とその正極性動作の第２段階の例を説明するために示した図である。
【図４Ｃ】図４Ｃは他の実施形態における画素回路を示しており、該画素回路の基本構成とその負極性動作の第１段階の例を説明するために示した図である。
【図４Ｄ】図４Ｄは他の実施形態における画素回路を示しており、該画素回路の基本構成とその負極性動作の第２段階の例を説明するために示した図である。
【図５】図５は図４Ａ−図４Ｄに示した画素回路の動作を説明するために示した半導体スイッチング特性図と駆動信号（ゲート信号）の一例を示す図である。
【図６Ａ】図６Ａはさらに他の実施形態における画素回路を示した図である。
【図６Ｂ】図６Ｂは図６Ａの画素回路の動作を説明するために示したゲート信号の例である。
【図７】図７は、図４Ａの実施形態において第1基板ＳＵＢ１に形成されている半導体素子による第１のスイッチＳＷ１と第３のスイッチＳＷ３の構成例を示す概略断面図である。
【図８】図８は図７に示した構成例において第１のスイッチＳＷ１、第２のスイッチＳＷ２及び第３のスイッチＳＷ３を平面視した場合の概略配置を説明する図である。
【図９】図９はさらに他の実施形態であり、第1基板ＳＵＢ１に形成されている半導体素子による第１のスイッチＳＷ１と第２のスイッチＳＷ２の構成例を示す概略断面図である。
【図１０】図１０は第1基板ＳＵＢ１に形成されている半導体素子による第１のスイッチＳＷ１、第２のスイッチＳＷ２及び第３のスイッチＳＷ３を平面視した場合の概略配置を説明する図である。
【図１１】図１１はさらに他の実施形態において第1基板ＳＵＢ１に形成されている半導体素子による第１のスイッチＳＷ１と第２のスイッチＳＷ２の構成例を示す概略断面図である。
【図１２】図１２はさらにまた他の実施形態において、第1基板ＳＵＢ１に形成されている半導体素子による第２のスイッチＳＷ２の構成例を示す概略断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態を説明する。なお、開示は一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【００１１】
図１において、一実施形態に係る液晶表示装置に用いられたアクティブマトリクスタイプの液晶表示パネルＰＮＬの構成及びその等価回路を説明する。なお実施形態の要部は、液晶表示装置に限定されるものでなく、有機エレクトロルミネッセンス（有機ＥＬ）素子を用いた発光体（有機発光ダイオード（Organic light-emitting diode：OLED）ともいう）を用いてもよい。図１では液晶表示装置を代表して示している。
【００１２】
液晶表示パネルＰＮＬは、平板状の第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された平板状の第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持された液晶層と、を備えている。なお、液晶層は、液晶表示パネルＰＮＬの厚みに比べて極めて薄く、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを貼り合せるシール材の内側に位置している。なお第２基板ＳＵＢ２は色フィルタを備えるが、図では示していない。
【００１３】
液晶表示パネルＰＮＬは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが対向する領域に画像を表示する表示エリアＤＡを有している。図示した例では、表示エリアＤＡは、長方形状に形成されておりアクティブエリアと称される場合もある。
液晶表示パネルＰＮＬは、外光を選択的に画素電極で反射することで画像を表示する反射型、或いはバックライト（図示せず）からの光を選択的に透過することで画像を表示する透過型のいずれでもよい。液晶表示パネルＰＮＬは、液晶を駆動するモードとして、主として基板主面に略平行な横電界を利用する横電界モードに対応した構成である。バックライトを使用するタイプの表示パネルの画素電極は、透明電極で構成さる。
【００１４】
図１の例は、横電界モードであって、バックライトを使用する液晶表示装置の液晶表示パネルＰＮＬを示している。この液晶表示パネルＰＮＬを駆動するのに必要な信号を供給する信号供給源として、デバイス駆動集積回路（液晶ドライバと称してもよい）ＩＣＩが第１基板ＳＵＢ１に実装されている。
【００１５】
上記の表示エリアＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸ（ＰＸ１１，ＰＸ１２，・・・ＰＸ２１，ＰＸ２２，・・・ＰＸ３１，ＰＸ３２，ＰＸ３３，・・・・）によって構成されている。
【００１６】
第１基板ＳＵＢ１は、表示エリアＤＡにおいて、第１方向Ｘに沿って延出した複数のゲート線Ｇ（Ｇ１、Ｇ２，Ｇ３，Ｇ４、〜Ｇｎ）、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース線Ｓ（Ｓ１、Ｓ２，Ｓ３，Ｓ４，〜Ｓｍ）を備えている。
【００１７】
また各画素（画素回路と称してもよい）ＰＸは、図１の右側に１つを代表して示す（一点鎖線で囲まれた領域）ように構成されている。この図は画素ＰＸの基本的な構成を示すものであり、必ずしもこの図に示すような構成に限定されるものではない。画素ＰＸは、ゲート線Ｇ１及びソース線Ｓ５と電気的に接続された第１乃至第３のスイッチＳＷ１、ＳＷ２，ＳＷ３を有する。また画素ＰＸは、第１のスイッチＳＷ１に電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。さらに画素ＰＸは、直列接続された第1、第２の容量素子Ｃ１，Ｃ２を含む。この第1、第２の容量素子Ｃ１，Ｃ２の直列回路は、電気的に液晶層ＬＱと並列である。ここで液晶層ＬＱは、画素単位での視点からは、単独で駆動されるので表示素子と称してもよい。またスイッチは、半導体スイッチと称してもよい。
【００１８】
表示素子（液晶層）ＬＱの一方の端子に、第1の容量素子Ｃ１の一方の端子が接続されている。また表示素子ＬＱの前記一方の端子に、第1のスイッチＳＷ１の一方の端子が接続されている。第1の容量素子Ｃ１の他方の端子に、第２のスイッチＳＷ２の一方の端子が接続されている。なおここでは表示素子ＬＱは、記号として示すもので、この記号は後述する共通電極と画素電極間の容量も含んでいるものとする。
【００１９】
前記第1のスイッチＳＷ１及び前記第２のスイッチＳＷ２の他方の端子は、ソース線Ｓ５に接続されている。さらに、前記第1の容量素子Ｃ１の他方の端子に、第２の容量素子Ｃ２の一方の端子が接続され、この第２の容量素子Ｃ２他方の端子は、前記表示素子ＬＱの他方の端子に接続されている。
そして、前記第３のスイッチＳＷ３の一方の端子が、前記第1の容量素子Ｃ１の他方の端子に接続され、前記前記第３のスイッチＳＷ３の一方の端子が、前記表示素子ＬＱの他方の端子に接続されている。
【００２０】
すなわち、表示素子ＬＱに対して少なくとも第１と第２の容量素子Ｃ１，Ｃ２の容量素子直列回路（容量素子は、２個示しているがその数が限定されるものではない）が並列に接続される。そして、前記容量素子Ｃ１，Ｃ２による容量素子直列回路の電位をブーストするために、ゲート信号により、入力ソース信号の１パルス期間内（１入力期間内、１信号期間内或いは１入力信号期間内、１映像信号期間内等と称してもよい）に、オンとオフする複数のスイッチを有したブースト制御回路を備える。なおゲート信号を与えるゲート線は１つに限定する必要はない。前記ブースト制御回路は、例えば、前記第１、第２、第３のスイッチＳＷ１、ＳＷ２，ＳＷ３で構成される。ブースト制御回路のスイッチ数は、３個に限定される必要はない。容量素子Ｃ１、Ｃ２による容量素子直列回路及び前記第１、第２、第３のスイッチＳＷ１、ＳＷ２，ＳＷ３で構成される。ブースト制御回路は、表示素子ＬＱに係る電位を昇圧するブースト回路を構成している。このブースト回路の動作については、後述する。このように各画素回路は、ソース信号が導かれる複数のソース線と、スイッチ（半導体素子）をオンオフするためのゲート信号が供給される複数のゲート線とで区画された区画領域に構成されている。
【００２１】
各画素ＰＸは上記したように構成されている。各ゲート線Ｇ（Ｇ１〜Ｇｎ）は、表示エリアＤＡの外側に引き出され、ゲート駆動回路（第１駆動回路と称してもよい）ＧＤに接続されている。各ソース線Ｓ（Ｓ１〜Ｓｍ）は、表示エリアＤＡの外側に引き出され、ソース駆動回路（第２駆動回路と称してもよい）ＳＤに接続されている。ゲート駆動回路ＧＤ及びソース駆動回路ＳＤは、例えばその少なくとも一部が第１基板ＳＵＢ１上に形成され、デバイス駆動集積回路ＩＣＩと接続されている。
【００２２】
ソース駆動回路ＳＤは、カラム反転駆動方法を実現するために、隣り合う列のソース線に対して画素信号を出力する場合、異なる極性の画素信号を出力することができる。
デバイス駆動集積回路ＩＣＩは、ゲート駆動回路ＧＤ及びソース駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例ではデバイス駆動集積回路ＩＣＩは、液晶表示パネルＬＰＮの表示エリアＤＡの外側において、第１基板ＳＵＢ１上に実装されている。
【００２３】
デバイス駆動集積回路ＩＣＩは、種々のタイミングパルスを生成してゲート駆動回路ＧＤ及びソース駆動回路ＳＤに与えるために、タイミングパルス発生部を備える。またデバイス駆動集積回路ＩＣＩは、種々の電源電圧を生成して、出力するために、内部に電源回路、昇圧回路などを含む。したがって、ソース線Ｓ、ゲート線Ｇの電位、共通電極ＣＥの電位などもデバイス駆動集積回路ＩＣ１で生成される各種の電圧に依存している。
【００２４】
共通電極ＣＥは、表示エリアＤＡの全域に亘って延在しており、複数の画素ＰＸに対して共通に形成されている。共通電極ＣＥは、表示エリアＤＡの外側に引き出され、例えば、デバイス駆動集積回路ＩＣＩ内の給電部に接続されている。なお共通電極ＣＥは、インジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）やインジウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）などの透明な導電材料によって形成されている。
【００２５】
図２Ａと図２Ｂは、本実施形態の一例である画素の動作例を説明するために示している。今、ゲート線Ｇ１にハイレベル（正極性ゲート電圧）のパルス状ゲート信号が与えられ、このゲート信号に同期して、ソース線Ｓ５に書き込み信号が与えられたとする。すると、正極性ゲート電圧に基づいて、第１、第３のスイッチＳＷ１，ＳＷ３がオンし、第２のスイッチＳＷ２がオフする。これにより、ソース線Ｓ５からの書き込み信号に基づいて、第１のスイッチＳＷ１を介して、容量素子Ｃ１及び表示素子ＬＱに電流が供給される。今、書き込み信号（映像信号）が６．５Ｖ、共通電極ＣＥの電圧が５．０Ｖであるとする。表示素子ＬＱの一方と他方の電極間には、１．５Ｖの電圧が供給されることになる。また第３のスイッチＳＷ３がオンしているので、共通電極ＣＥの電圧５．０Ｖが、容量素子Ｃ１と、容量素子Ｃ２の接続点（ノードＮ）にも与えられる。この実施形態は、第１、第２、及び第３のスイッチＳＷ１、ＳＷ２及びＳＷ３が同じチャンネルである、例えばＮチャンネルのトランジスタ（薄膜トランジスタ（ＴＦＴ；Thin Film Transistor））で構成されている。ここで、第１、第３のスイッチＳＷ１、ＳＷ３がオンする場合は、第２のスイッチＳＷ２がオフする必要がある。そして、１つのゲート線Ｇ１からのゲート信号によりすべてのトランジスタを制御するので、トランジスタＳＷ２のゲートには、インバータＩＮＶを介してゲート信号が供給される。
【００２６】
ここで、書き込み信号（映像信号）が６．５Ｖで存在する期間内に、ゲート信号が負極性ゲート電圧に変化したとする。すると、第１、第３のスイッチＳＷ１，ＳＷ３がオフし、第２のスイッチＳＷ２がオンする。これにより、第２のスイッチＳＷ２を通じて、容量素子Ｃ１とＣ２の接続点（ノードＮ）には、６．５Ｖが与えられる。ノードＮは、５．０Ｖであったのに対して６．５Ｖが与えられたために、その差１．５Ｖが、容量素子Ｃ１と表示素子ＬＱとの容量値がほぼ等しければ、容量素子Ｃ１（０．７５Ｖ）と表示素子ＬＱにかかる電圧（０．７５Ｖ）に分散する。このために、容量素子Ｃ１の他方の電極側、つまり、表示素子ＬＱに接続された電極側が、６．５Ｖ＋０．７５Ｖ＝７．２５Ｖに押し上げられる（つまりブーストされる）。その後スイッチＳＷ２がオフされる。これにより表示素子である液晶には、外部から与えられた１．５Ｖから０．７５Ｖ昇圧された正極性の２．２５Ｖの電圧が印加される。つまり共通電極ＣＥと画素電極との間に２．２５Ｖの電圧が印加される。
【００２７】
これにより表示素子ＬＱの駆動電圧が十分な電圧となる。つまり、デバイス駆動集積回路ＩＣ１から出力される画素駆動のための出力電圧が従来よりも低い電圧であっても、表示素子は、十分な駆動電圧で駆動される。    
図２Ｃは、ゲート信号が一時的に正極性に変化し、第２のスイッチＳＷ２をオフ制御した状態を示している。これにより表示素子ＬＱに印加されている電位が維持される。なお半導体素子のスイッチング特性により、必ずしも図３Ｂに示すように、一時的に正極性に変化する波形のゲート信号である必要はない。半導体素子のスイッチング特性により、一時的に正極性に変化させなくても、すべてのスイッチＳＷ１、ＳＷ２、ＳＷ３をオフにすることも可能である。
【００２８】
上記した回路は、次のフレームにおいては表示素子ＬＱの極性が反転駆動される。このために次のフレームでは、スイッチＳＷ１、ＳＷ３がオン、ＳＷ２がオフの状態でソース線Ｓ５（つまり信号線）に、図２Ｄに示すように３．５Ｖの書き込み信号（映像信号）が入力される。画素電極が３．５Ｖ、共通電極が５．０Ｖであるから、このときは、表示素子ＬＱと容量Ｃ１との直列回路には、１．５Ｖの差電圧が印加される。この差電圧１．５Ｖは、容量素子Ｃ１と表示素子ＬＱの容量値がほぼ等しいため、容量Ｃ１（０．７５Ｖ）と表示素子ＬＱ（０．７５Ｖ）に分圧される。    
次に、図２Ｅに示すように、スイッチＳＷ１、ＳＷ３がオフ、ＳＷ２がオンに変化すると、画素電圧のブースト動作が行われる。つまり容量Ｃ１と容量Ｃ２との接続点（ノードＮ）の電位が、５．０Ｖから３．５Ｖに変化する。すると、容量素子Ｃ１の両端子間の電位差が、０．７５Ｖであるから、結局、容量Ｃ１と表示素子ＬＱの画素電極との接続点の電位は、（３．５Ｖ−０．７５）＝２．７５Ｖとなる。そしてスイッチＳＷ２がオフし、保持状態となる。すると、表示素子ＬＱには、共通電極ＣＥと画素電極間の電位差（５．０Ｖ−２．７５Ｖ＝２．２５Ｖ）が印加される。つまり液晶には負極正の方向に２．２５Ｖの電圧が印加されることとなる。    
図３Ａ、図３Ｂは、上記した第１乃至第３のスイッチＳＷ１，ＳＷ２、ＳＷ３とインバータＩＮＶを含めた回路の動作特性の一例を示している。動作特性において、横軸は、ゲート電圧（ゲートソース間電圧）Ｖｇｓ、縦軸は、スイッチの被制御端子間（ソース―ドレイン間）を流れる電流Ｉｄｓを示している。表示素子ＬＱが有機ＥＬ素子である場合、信号線からの書き込み信号が一時的に保持される内蔵回路を備えてもよい。そしてこの内蔵回路からの信号がブースト回路で昇圧されてもよい。
【００２９】
また第１乃至第３のスイッチＳＷ１、ＳＷ２、ＳＷ３は、ゲート電圧が一定の範囲（±ｖ１）（この範囲は保持領域と称される）のときは、その状態を維持する（例えばオフ状態を維持する）。ゲート電圧が＋ｖ１以上の領域であるときは、第１、第３のスイッチＳＷ１，ＳＷ３がオンし、第２のスイッチＳＷ２がオフする領域であり、ゲート電圧が−ｖ１以下の領域であるときは、第２のスイッチＳＷ２がオンし、第１、第３のスイッチＳＷ１，ＳＷ３がオフする領域である。
【００３０】
上記した実施形態は、第１乃至第３のスイッチＳＷ１、ＳＷ２及びＳＷ３を形成する半導体素子がすべて同じチャンネル（例えばＮチャンネル）の場合を説明した。しかし、本発明はこの実施形態に限定されるものではない。例えば第１及び第３のスイッチＳＷ１、ＳＷ２を形成する半導体素子が例えばＮチャンネルであり、第２のスイッチＳＷ２を形成する半導体素子がＰチャンネルでもよい。  
図４Ａは、第１及び第３のスイッチＳＷ１、ＳＷ３がＮチャンネルのトランジスタで構成され、第２のスイッチＳＷ２がＰチャンネルのトランジスタで構成された例を示している。図４Ａの回路の構成で、図２Ａに示した構成とさらに異なる部分は、図２Ａに示したインバータＩＮＶが不要となっている点である。したがって、この実施形態によると、インバータが不要であり、先の実施形態に比べて画素領域の開口率を大きくすることができる。
【００３１】
図４Ａ、図４Ｂは、本実施形態の画素回路が正極性動作する際のスイッチ状態を示している。図４Ａに示すように、スイッチＳＷ１、ＳＷ３が正極性のゲート信号によりオンすると、ソース線Ｓ５から例えば６．５Ｖの映像（画素）信号がスイッチＳＷ１を介して表示素子ＬＱ及び容量素子Ｃ１の一方に供給される。容量素子Ｃ１の他方の端子には、第３のスイッチＳＷ３を介して共通電極ＣＥの電圧５．０Ｖが印加される。この状態で、電圧６．５Ｖと５．０Ｖの電位差１．５Ｖが、容量素子Ｃ１と表示素子ＬＱとで分圧される。両者の容量値はほぼ等しくなるように設計されているので、容量素子Ｃ１の端子間電圧が０．７５Ｖ、表示素子ＬＱの端子間電圧が０．７５Ｖとなるように、１．５Ｖが分圧される。    
次に、ゲート信号が負極性に変化すると、図４Ｂに示すように、第１のスイッチＳＷ１及び第３のスイッチＳＷ３がオフし、第２のスイッチＳＷ２がオンする。このため容量素子Ｃ１の他方の電圧が５．０から６．５Ｖになる。このため容量素子Ｃ１の一方の電圧が（６．６Ｖ＋０．７５Ｖ）＝７．２５Ｖに変化する。その後スイッチＳＷ２がオフとなる。この結果、表示素子ＬＱの端子間電圧（共通電極Ｃと画素電極間の電圧）が０．７５Ｖから２．２５Ｖに変化する。これにより表示素子ＬＱの駆動電圧が十分な電圧となる。つまり、デバイス駆動集積回路ＩＣ１から出力される画素駆動のための出力電圧が従来よりも低い電圧であっても、表示素子は、十分な駆動電圧で駆動される。
【００３２】
上記の回路は、次のフレームにおいては表示素子ＬＱの極性が反転駆動される。このために次のフレームでは、スイッチＳＷ１、ＳＷ３がオン、ＳＷ２がオフの状態でソース線Ｓ５に、図４Ｃに示すように３．５Ｖの書き込み信号（映像信号）が入力される。画素電極が３．５Ｖ、共通電極が５．０Ｖであるから、このときは、表示素子ＬＱと容量Ｃ１との直列回路には、１．５Ｖの差電圧が印加される。そしてこの差電圧１．５Ｖは、容量Ｃ１（０．７５Ｖ）と表示素子ＬＱ（０．７５Ｖ）に分圧される。    
次に、図４Ｄに示すように、スイッチＳＷ１、ＳＷ３がオフ、ＳＷ２がオンに変化すると、画素電圧のブースト動作が行われる。つまり容量Ｃ１と容量Ｃ２との接続点（画素電極）の電位が、５．０Ｖから３．５Ｖに変化する。ここで容量素子Ｃ１と表示素子ＬＱの容量値がほぼ等しい。このため、共通電極ＣＥの電圧（５．０Ｖ）と画素電極の電圧（３．５）の電位差（１．５Ｖ）が、容量素子Ｃ１と表示素子ＬＱに０．７５Ｖずつ分圧される。よって、容量素子Ｃ１の両端子間の電位差が、０．７５Ｖであるから、結局、容量Ｃ１と表示素子ＬＱの画素電極との接続点の電位は、（３．５Ｖ−０．７５）＝２．７５Ｖとなる。この結果、表示素子ＬＱには、共通電極ＣＥと画素電極間の電位差（５．０Ｖ−２．７５Ｖ＝２．２５Ｖ）が印加される。液晶には負又は極正の方向に２．２５Ｖの電圧が印加される。
【００３３】
図５は、図４Ａ−図４Ｄに示した実施形態において、Ｎチャンネルのトランジスタで構成された第１及び第３のスイッチＳＷ１、ＳＷ３の動作特性（図５の（ａ））、Ｐチャンネルのトランジスタで構成された第２のスイッチＳＷ２の動作特性（図５の（ｂ））の例を示している。また図５の（ｃ）には、上記第１乃至第３のスイッチＳＷ１−ＳＷ３をオンオフ制御するためのゲート信号の例を示している。図５の（ａ）、（ｂ）において、縦軸は、半導体素子のドレインソース間の電流、横軸Ｖｇｓは、半導体素子のゲートソース間の電圧を示している。  
図５の（ａ）は、Ｎチャンネル半導体素子（スイッチＳＷ１、ＳＷ３）のスイッチング電圧ＳＷ（＋Ｖ）の例を示している。＋２．２５〜−２．２５Ｖは、映像信号による電圧（ＬＱの電圧）の範囲である。スイッチング電圧ＳＷ（＋Ｖ）（オンオフの切り替わり点の電圧）は、この＋２．２５Ｖよりも深い必要がある。スイッチＳＷ１、ＳＷ３のスレッシュホールド電圧Ｖｔｈは、２．２５Ｖである。よって、スッチング電圧ＳＷ（＋Ｖ）は、
ＳＷ（＋Ｖ）＝映像信号（２．２５Ｖ）＋２．２５Ｖ＝４．５Ｖとなる。
一方、図５の（ｂ）に示すように、Ｐチャンネル半導体素子（スイッチＳＷ２）のスレッシュホールド電圧Ｖｔｈは、−２．２５Ｖである。負極性の映像信号の電圧は−２．２５Ｖである。よって、Ｐチャンネル半導体素子（スイッチＳＷ２）のスッチング電圧ＳＷ（−Ｖ）は、
ＳＷ（−Ｖ）＝映像信号（−２．２５Ｖ）＋（−２．２５Ｖ）＝−４．５Ｖとなる。
上記したゲート信号によるスイッチング電圧は、基準電圧を０として検討した。しかし、図４Ａ−図４Ｄで示したように、画素回路は、共通電極ＣＥの電圧（５．０Ｖ）を基準電圧として動作している。したがって、実際のゲート信号によるスイッチング電圧は、図５の（ｃ）に示すような電位となる。
即ち、ＮチャンネルトランジスタによるスイッチＳＷ１、ＳＷ３の場合、５．０Ｖを基準にして、プラス側へ  
７．２５Ｖ（＝５．０Ｖ＋２．２５Ｖ）＋Ｖｔｈ（２．２５Ｖ）＝９．５Ｖ以上  が必要である。
一方、ＰチャンネルトランジスタによるスイッチＳＷ２の場合、５．０Ｖを基準にして、マイナス側へ  
２．７５Ｖ（＝５．０Ｖ−２．２５Ｖ）＋（−Ｖｔｈ（＝−２．２５Ｖ））＝０．５Ｖ以下  が必要である。  
【００３４】
上記のようにスイッチング電圧が設定されることにより、ゲート信号の電圧が０．５Ｖ〜９．５Ｖの範囲に移行すると、すべてのスイッチＳＷ１、ＳＷ２、ＳＷ３をオフ状態に保持することができる。スイッチＳＷ１、ＳＷ２、ＳＷ３をオフ状態に保つ場合は、実際には、上記したようにゲート電圧を５．０Ｖに保つことが好ましい。
上記したように、スイッチＳＷ１、ＳＷ２、ＳＷ３のすべてをオフするためには、各スイッチのＶｔｈを深くする必要がある。半導体素子のＶｔｈの深さの調整は、製造プロセス上のＶｔｈ制御により実行することができる。すべてのスイッチＳＷ１、ＳＷ２、ＳＷ３をオフするオフ電圧の変動があっても、動作を安定化させるためには、Ｖｔｈをさらに深い方向に制御して製造すると効果的である。このような場合、上記した共通電極の電圧５．０Ｖが変動或いはばらついたとしても画素回路の動作の安定が保証される。
上記の半導体素子の製造プロセスにおいて、仮にＰチャンネル半導体素子、或いはＮチャンネル半導体素子のいずれか一方のＶｔｈしか深さ制御できない場合があるかもしれない。しかしこのような場合は、ＰチャンネルとＮチャンネルの半導体素子のそれぞれのＶｔｈ間のちょうど中間に基準電圧を設定すればよい。
【００３５】
この発明は上記の実施形態に限定されるものではない。上記の実施形態は、スイッチＳＷ１、ＳＷ２、ＳＷ３をオンオフするゲート信号が、１本のゲート線Ｇ１から各スイッチの制御端子に入力した。しかしゲート線は、２本が用いられてもよい。
図６Ａには、他の実施形態における画素回路を示している。この実施形態は、第１乃至第３のスイッチＳＷ１、ＳＷ２及びＳＷ３を形成する半導体素子がすべて同じチャンネル（例えばＮチャンネル）である。そして、第１及び第３のスイッチＳＷ１、ＳＷ３は、ゲート線Ｇ１ａからのゲート信号によりオン又はオフ制御され、第２のスイッチＳＷ２は、ゲート線Ｇ１ｂからのゲート信号によりオン又はオフ制御される。その他の構成は、先の実施形態と同様な構成である。
正極性動作の場合、ゲート線Ｇ１ａからのゲート信号により、スイッチＳＷ１、ＳＷ３がオンされる。すると、信号線Ｓ５から６．５Ｖの書き込み信号（映像信号）が、表示素子ＬＱの画素電極に供給される。これにより、表示素子ＬＱの画素電極は、６．５Ｖとなり、容量素子Ｃ１とＣ２の接続点であるノードＮは、５．０Ｖとなる。そして、容量素子Ｃ１と、表示素子ＬＱにそれぞれ０．７５Ｖの電圧が分配される。次に、スイッチＳＷ１、ＳＷ３がオフし、ゲート線Ｇ１ｂからのゲート信号により、スイッチＳＷ２がオンする。すると、信号線Ｓ５から６．５Ｖの書き込み信号が、ノードＮに供給される。すると表示素子ＬＱの画素電極の電位が６．５Ｖから７．２５Ｖに昇圧される。そして、スイッチＳＷ２がオフされると、表示素子ＬＱの端子間電圧が、０．７５Ｖから２．２５Ｖに上昇し、十分な液晶駆動電圧となる。この動作は、図２Ａ、図２Ｂで説明した正極性動作に類似している。  
負極性動作の場合は、図２Ｃ、図２Ｄで説明した動作とほぼ同様に説明されるので、詳しい説明は省略する。
図６Ｂは、Ｎチャンネル半導体素子により構成されるスイッチＳＷ１、ＳＷ３の動作をオンオフ制御するゲート信号ＧＳ１の例と、同じくＮチャンネル半導体素子により構成されるスイッチＳＷ２の動作をオンオフ制御するゲート信号ＧＳ２の例を示している。この画素回路の正極性動作及び負極性動作も、図２Ａ−図２Ｄで説明した動作とほぼ同様に説明されるので詳しい説明は省略する。
【００３６】
図７は第1基板ＳＵＢ１に形成されている半導体による第１、第３のスイッチＳＷ１、ＳＷ３の構成例を示す図である。なお図においては構成を分かりやすくするために絶縁層、メタル層、ガラス基板などの相対的な厚みや、配線の相対的な長さなどは、現実のものとは異なることを了解されたい。  
１０は、ガラスなどで構成される第１絶縁基板である。第1のスイッチＳＷ１を構成する半導体層ＳＣ１（Ｎチャンネル）は、第1絶縁基板１０上に形成され、第１絶縁層１１によって覆われている。また第１絶縁層１１は、第１絶縁基板１０の上にも配置されている。このような第１絶縁層１１は、例えば酸化珪素や酸化窒素等の無機系材料によって形成されている。
【００３７】
第１のスイッチＳＷ１のゲート電極ＷＧ１３は、第１絶縁層１１の上に形成され、半導体層ＳＣ１の直上に位置している。ゲート電極ＷＧ１３は、対応するゲート線Ｇに電気的に接続され（あるいは、ゲート配線Ｇと一体的に形成され）、第２絶縁層１２によって覆われている。この第２絶縁層１２は、第１絶縁層１１の上にも配置されている。この第２絶縁層１２は、例えば、シリコン窒化物などの無機系材料によって形成されている。
【００３８】
第１のスイッチＳＷ１のソース電極ＷＳ１及びドレイン電極ＷＤ１は、第２絶縁層１２の上に形成されている。また、対応するソース配線Ｓ（図に現れず）も同様に第２絶縁層１２の上に形成されている。ソース電極ＷＳ１は、ソース配線Ｓに電気的に接続されている（あるいは、ソース線Ｓと一体的に形成されている）。ソース電極ＷＳ１及びドレイン電極ＷＤ１は、それぞれ第１絶縁層１１及び第２絶縁層１２を貫通するコンタクトホールＣＨ１、ＣＨ２を通して半導体層ＳＣ１にコンタクトしている。
【００３９】
さらに、第２絶縁層１２上であって、前記ゲート電極ＷＧ１３の真上には、第３のスイッチＳＷ３を構成する半導体層ＳＣ３（Ｎチャンネル）が形成されている。この半導体層ＳＣ３を含む第３のスイッチＳＷ３のソース電極ＷＳ３及びドレイン電極ＷＤ３もまた第２絶縁層１２の上に形成されている。この第３のスイッチＳＷ３は、第３絶縁層１３によって覆われている。第３絶縁層１３は、第２絶縁層１２の上にも配置されている。この第３絶縁層１３は、透明な樹脂材料によって形成されている。
【００４０】
上記した第1のスイッチＳＷ１と第３のスイッチＳＷ３とはゲート電極ＷＧ１３を、共有している。第1のスイッチＳＷ１は、ゲート電極ＷＧ１３を半導体層の上部に備えるためにトップゲート型と称される。これに対して第３のスイッチＳＷ３は、ゲート電極を半導体層の下部に備えるためにボトムゲート型と称される。また第1と第３のスイッチＳＷ１，ＳＷ３は、ゲート電圧に応じて同相でオンオフし、例えばＮチャンネル型の半導体素子である。
【００４１】
図７では第１のスイッチＳＷ１がトップゲート型、第３のスイッチＳＷ３がボトムゲート型として示しているが、この関係は逆でもよい。例えば第３のスイッチＳＷ３がトップゲート型、第１のスイッチＳＷ１がボトムゲート型として構成されてもよい。この構成では、第１のスイッチＳＷ１（トップゲート型トランジスタ）と第３のスイッチＳＷ３（ボトムゲート型トランジスタ）のゲート電極が共通である。したがって、トップゲート型とボトムゲート型のトランジスタのチャンネル部分は、同一の切断面上で縦方向に見た場合、少なくとも一部が重層構造として構成する事が出来る。なおトランジスタの二重構造においては、先の工程で形成されるスイッチＳＷ１の半導体層がポリシリコンを用いて構成され、後の工程で形成されるスイッチスイッチＳＷ３が透明アモルファス酸化物半導体（ＴＡＯＳ：Transparent Amorphous Oxide Semiconductor )を用いて構成される。このＴＡＯＳは、ポリシリコンよりも容易に低温で作成されるので、このＴＡＯＳを用いることが有効である。
【００４２】
第３絶縁層１３の上面に共通電極ＣＥが形成されている。なおこの実施形態では、第1基板ＳＵＢ１から見て液晶層ＬＱ側を上側として説明している。共通電極ＣＥは、この画素部分に対応したソース線の上方をカバーし、隣接する画素に向かって延在している。共通電極ＣＥは、インジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）やインジウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）などの透明な導電材料によって形成されている。共通電極ＣＥは、図１で示したように、第１基板ＳＵＢ１の非表示エリアまで延在し、共通電位供給部に接続されている。共通電極ＣＥの上には、第４絶縁層１４が配置されている。
【００４３】
第３絶縁層１３及び第４絶縁層１４には、第１のスイッチＳＷ１のドレイン電極ＷＤ１まで貫通したコンタクトホールＣＨ３が形成されている。第４絶縁層１４は、第３絶縁層１３と比較して薄い層厚に形成され、例えば、シリコン窒化物などの無機系材料によって形成されている。この第４絶縁層１４は、共通電極ＣＥを覆う層間絶縁層に相当する。
【００４４】
画素電極ＰＥは、第４絶縁層１４の上において例えばスリットを有して形成され、共通電極ＣＥと対向している。画素電極ＰＥは、コンタクトホールＣＨ３を介して第１のスイッチＳＷ１のドレイン電極ＷＤ１に電気的に接続されている。この画素電極ＰＥは、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。画素電極ＰＥは、第１水平配向層（図示せず）によって覆われている。本実施形態は、画素電極ＰＥと共通電極ＣＥとの間で、液晶層ＬＱの液晶分子を駆動する方式として、画素電極ＰＥがスリットを有する構成である、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）方式を採用している。
【００４５】
図７においては、第２のスイッチＳＷ２を示していない。第２のスイッチＳＷ２は、第１のスイッチＳＷ１，第３のスイッチＳＷ３とは異なる箇所に構成されている。    
図８は、第２のスイッチＳＷ２が構成されている位置を平面的に示している。図８に示した線ｘ１−ｘ２で切断した状態が、先の図７である。図８において、ソース線Ｓに第１のスイッチＳＷ１のソース電極ＷＳ１が接続されて、第１のスイッチＳＷ１のドレイン電極ＷＤ１は、コンタクトホールＣＨ３を介して画素電極ＰＥに接続されている。第３のスイッチＳＷ３は、平面視した場合、第１のスイッチＳＷ１に重なるように配置されている。  
第３のスイッチＳＷ３のドレイン電極ＷＤ３は、第２のスイッチＳＷ２のドレイン電極ＷＤ２に多機能電極Ｌａ２３を介して接続されている。第２のスイッチＳＷ２は、第１のスイッチＳＷ１と同じ層に形成され、第１のスイッチＳＷ１と並列に配置されている。したがって、多機能電極Ｌａ２３は、第２のスイッチＳＷ２のドレイン電極ＷＤ２に対してコンタクトホールＣＨ５を介して接続されている。また第２のスイッチＳＷ２のソース電極ＷＳ２は、図６の第１のスイッチＳＷ１と同様にコンタクトホール（ＣＨ４）を介して、ソース線Ｓに接続されている。また第２のスイッチＳＷ２は、第1のスイッチＳＷ１及び第３のスイッチＳＷ３とともにゲート電極ＷＧ１３を、共有している。第２のスイッチＳＷ２は、ゲート電極ＷＧ１３をトップゲートとして有する。なお共通電極ＣＥの形状は、図８に示すパターンである必要はなく、各種のパターンが可能である。以後の説明においても同様なことが言えるもので、共通電極ＣＥは、図２Ａ、図２Ｂに示した回路を形成すればよい。なお多機能電極Ｌａ２３は、透明電極であることが好ましい。多機能電極Ｌａ２３は、第２のスイッチＳＷ２のドレイン電極と第３のスイッチＳＷ３のドレイン電極間を電気的に接続する役割（１）と、共通電極ＣＥの開設された開口部ＣＥ−Ｏを介して、画素電極ＰＥとの間で容量素子Ｃ１を形成する役割（２）と、共通電極ＣＥと対向して容量素子Ｃ２を形成する役割（３）とを備える。
【００４６】
上記した実施形態において、多機能電極Ｌｂ２３及び共通電極ＣＥは、特有な形状及びパターンを形成している。共通電極ＣＥはまず少なくとも多機能電極Ｌｂ２３と重なるように対向する部分に開口部ＣＥ−Ｏを備える。この開口部ＣＥ−Ｏが存在することにより、多機能電極Ｌｂ２３は、画素電極ＰＥと重なるように対向する一部（第１の部分或いは第２の部分）を含む。この一部は、画素電極ＰＥとともに先に説明した容量素子Ｃ１を形成している。さらに、多機能電極Ｌｂ２３は、共通電極ＣＥに対して重なるように対向する一部（第２の部分或いは第１の部分）を有する。この一部は、共通電極ＣＥと共に先に説明した容量素子Ｃ２を形成している。
上記の構成により、容量素子Ｃ１、容量素子Ｃ２が形成されるので、各素子の値を決めるために、多機能電極Ｌｂ２３の面積、及び又は、共通電極ＣＥの開口部ＣＥ−Ｏの面積を調整している。なお第３の絶縁層１３は、上記の容量素子Ｃ１、Ｃ２が形成される領域の厚みが薄くなるように製造工程において制御されてもよい。つまり容量値を稼ぐために、絶縁層１３の一部の領域の厚みが製造工程において制御されてもよい。
【００４７】
上記第２のスイッチＳＷ２は、Ｎチャンネル型トランジスタ、Ｐチャンネル型トランジスタのいずれでもよい。ただし、第２のスイッチＳＷ２は、第１のスイッチＳＷ１と第３のスイッチＳＷ３に対して逆相の関係で動作する必要がある。そこで、第１のスイッチＳＷ１と第３のスイッチＳＷ３と第２のスイッチＳＷ２とが同じ例えばＮチャンネルのトランジスタである場合は、第２のスイッチＳＷ２のゲート電極ＷＧ２に与えられるゲート信号は、第１のスイッチＳＷ１と第３のスイッチＳＷ３のゲート電極ＷＧ１、ＷＧ３に与えられるゲート信号に対して逆相である必要がある。  
したがって、もし第１のスイッチＳＷ１と第３のスイッチＳＷ３のゲート電極ＷＧ１、ＷＧ３に入力するゲート信号が、１つのゲート線Ｇから直接入力する場合は、ゲート線Ｇから第２のスイッチＳＷ２のゲート電極ＷＧ２に入力するゲート信号は、例えば図２Ａ−図２Ｄで説明したようにゲート線ＧからインバータＩＮＶを介して入力する。  
しかし、この場合、同時に動作する第１と第３のスイッチＳＷ１、ＳＷ３のグループと、別のタイミングでオン動作する第２のスイッチＳＷ２の、どちらかが一方がＮチャンネル（Ｎｃｈ）型のトランジスタで構成され、他方がＰチャンネル（Ｐｃｈ）型のトランジスタで構成された場合、次のような設計によりインバータを不要とすることができる。即ち、それぞれのＰｃｈとＮｃｈのＶｔｈ間の電圧差が、画素内に保持される昇圧後の正負電圧値を含めた合計の映像信号振幅よりも大きくなるようにトランジスタの製造工程においてＶｔｈが調整される。この調整により、図２Ａ、図２Ｂにあるようなインバータ回路が用られなくても、オフ動作時のゲート電圧を上記ＮｃｈとＰｃｈのＶｔｈの中間地点に設定する事で、スイッチＳＷ１、ＳＷ３及びＳＷ２のどちらもオフ状態にすることが可能となる。つまり、オフ状態を維持すべき画素回路のスイッチが、信号線に供給される映像信号（他の画素回路に供給される映像信号）により誤ってオンすることはない。この場合、インバータ回路が必要なくなるため、画素回路がよりシンプルになって歩留まりの向上が見込め、さらに透過型液晶表示装置の場合は開口率の向上が見込める。  
しかし、第１のスイッチＳＷ１と第３のスイッチＳＷ３のゲート制御用の専用のゲート線と、第２のスイッチＳＷ２のゲート制御用の専用のゲート線とが、図６Ａに示したように２本用意されている場合は、第１のスイッチＳＷ１、第２のスイッチＳＷ２，及び第３のスイッチＳＷ３の設計自由度が拡大する。例えば、第１のスイッチＳＷ１、第３のスイッチＳＷ３が、同じ例えばＮチャンネルのトランジスタである場合、第２のスイッチＳＷ２はＰチャンネル、或いはＮチャンネルのいずれでもよい。第１乃至第３のスイッチＳＷ１，ＳＷ２，ＳＷ３が同じチャンネルである場合、２本のゲート線に与えるゲートパルスの極性に応じて、第２のスイッチＳＷ２のゲート電極ＷＧ２に与えられるゲート信号は、第１のスイッチＳＷ１と第３のスイッチＳＷ３のゲート電極ＷＧ１，ＷＧ３に与えられるゲート信号に対して容易に逆相とすることができる（構成例は図６Ａに示した）。
【００４８】
図９はさらに他の実施形態を示している。先の図７、図８の実施形態は、第１、第３のスイッチＳＷ１、ＳＷ３は、平面視した場合、重なった状態で構成されていたが、図９の実施形態は、第１のスイッチＳＷ１、第２のスイッチＳＷ２が平面視した場合、重なった状態で構成される例である。この実施例においても、トランジスタの二重構造が利用されている。この構造においては、先の工程で形成されるスイッチＳＷ１の半導体層がポリシリコンを用いて構成され、後の工程で形成されるスイッチスイッチＳＷ２が透明アモルファス酸化物半導体（ＴＡＯＳ）を用いて構成されることが好ましい。このＴＡＯＳは、ポリシリコンよりも容易に低温で作成されるので、このＴＡＯＳを用いることが有効である。
【００４９】
図９において、図７と共通部分には、同一符号を付している。第１のスイッチＳＷ１は、図７で説明した構成と同じである。第２のスイッチＳＷ２について説明する。第２絶縁層１２上であって、ゲート電極ＷＧ１３の真上には、第２のスイッチＳＷ２を構成する半導体層ＳＣ２（Ｐチャンネル）が形成されている。この半導体層ＳＣ２を含むスイッチＳＷ２のソース電極ＷＳ２及びドレイン電極ＷＤ２もまた第２絶縁層１２の上に形成されている。このスイッチＳＷ２は、第３絶縁層１３によって覆われている。第３絶縁層１３は、第２絶縁層１２の上にも配置されている。この第３絶縁層１３は、透明な樹脂材料によって形成されている。
【００５０】
上記した第1のスイッチＳＷ１と第２のスイッチＳＷ３２はゲート電極ＷＧ１３を、共有している。第1のスイッチＳＷ１は、トップゲート型である。これに対して第２のスイッチＳＷ２は、ボトムゲート型である。また第1と第３のスイッチＳＷ１、ＳＷ２は、Ｎチャンネル型とＰチャンネル型半導体スイッチ素子の関係にあるために、ゲート電圧に応じて逆相でオンオフする。
【００５１】
図９では第１のスイッチＳＷ１がトップゲート型、第２のスイッチＳＷ２がボトムゲート型として示しているが、この関係は逆でもよい。例えば第２のスイッチＳＷ２がトップゲート型、第１のスイッチＳＷ１がボトムゲート型として構成されてもよい。  
図９においては、第３のスイッチＳＷ３を示していない。第３のスイッチＳＷ３は、第１、第３のスイッチＳＷ１、ＳＷ３とは異なる箇所に構成されている。
【００５２】
図１０は、第３のスイッチＳＷ３が構成されている位置を平面的に示している。図７に示した線ｘ１−ｘ２で切断した状態が、先の図９である。図１０において、ソース線Ｓに第１のスイッチＳＷ１のソース電極ＷＳ１が接続されて、第１のスイッチＳＷ１のドレイン電極ＷＤ１は、コンタクトホールＣＨ２、ＣＨ３を介して画素電極ＰＥに接続されている。第２のスイッチＳＷ２は、平面視した場合、第１のスイッチＳＷ１に重なるように配置されており、ソース電極ＷＳ２は、第１のスイッチＳＷ１と同様にソース線Ｓに接続されている。このためにソース線Ｓは、第２のスイッチＳＷ２のソース電極ＷＳ２側に突出した凸部を備える。  
そして第２のスイッチＳＷ２のドレイン電極ＷＤ２は、多機能電極Ｌｂ２３を介して第３のスイッチＳＷ３のドレイン電極ＷＤ３に接続される。多機能電極Ｌｂ２３は、第２の絶縁層１２上に形成され、第３のスイッチＳＷ３は、第１のスイッチＳＷ１と同じ層に形成されている。したがって、多機能電極Ｌｂ２３と第３のスイッチＳＷ３のドレイン電極ＳＤ３が接続される場合、両者はコンタクトホールＣＨ６を介して接続される。
第３のスイッチＳＷ３は、第１のスイッチＳＷ１と同じ層に形成され、第１のスイッチＳＷ１と並列に配置されている。したがって、第２のスイッチＳＷ２のソース電極ＳＷ３は、コンタクトホールＣＨ４、ＣＨ５を介して、上部の共通電極ＣＥに接続されている。また第３のスイッチＳＷ３は、第1のスイッチＳＷ１及び第２のスイッチＳＷ２とともにゲート電極ＷＧ１３を、共有している。
【００５３】
上記した実施形態においては、画素電極ＰＥと、第２のスイッチＳＷ２のドレイン電極ＷＤ２との間に第１の容量素子Ｃ１が形成され、共通電極ＣＥと第２のスイッチＳＷ２のドレイン電極ＷＤ２との間に第２の容量素子Ｃ２が形成される。したがって、第２のスイッチのドレイン電極ＷＤ２の面積は設計時に任意に調整される場合がある。  
多機能電極Ｌｂ２３及び共通電極ＣＥは、特有な形状及びパターンを形成している。共通電極ＣＥはまず少なくとも多機能電極Ｌｂ２３と重なるように対向する部分に開口部ＣＥ−Ｏを備える。この開口部ＣＥ−Ｏが存在することにより、多機能電極Ｌｂ２３は、開口部ＣＥ−Ｏを通過して、画素電極ＰＥと重なるように対向する一部（第１の部分或いは第２の部分）を含む。この一部は、画素電極ＰＥとともに先に説明した容量素子Ｃ１を形成している。さらに、多機能電極Ｌｂ２３は、共通電極ＣＥに対して重なるように対向する一部（第２の部分或いは第１の部分）を有する。この一部は、共通電極ＣＥと共に先に説明した容量素子Ｃ２を形成している。
上記の構成により、容量素子Ｃ１、容量素子Ｃ２が形成されるので、各素子の値を決めるために、多機能電極Ｌｂ２３の面積、及び又は、共通電極ＣＥの開口部ＣＥ−Ｏの面積を調整している。このように多機能電極Ｌｂ２３は、半導体電極間の接続とともに、複数の容量素子を構成するための要素として機能する。
【００５４】
図１１は、さらに他の実施形態を示している。図１１は、図９に示した構成に類似しているので、図９と同様な箇所には図９と同じ符合を付している。図９と図１１の実施形態の違いは、図９の構成に比べて、第３絶縁層１３と第４絶縁層１４との間に、透明電極ＳＥと第５絶縁層１５が設けられている点である。透明電極ＳＥは、例えば、透明性を有したインジウムティンオキサイド：ＩＴＯで形成され、第５絶縁層１５と第３絶縁層１３との間に位置する。透明電極ＳＥは、第３絶縁層１３に設けられたコンタクトホールＣＨ４を介して、第２のスイッチＳＷ２のドレイン電極ＷＤ２に接続されている。この透明電極ＳＥは、画素電極ＰＥとの間で容量素子Ｃ１を形成することができ、また共通電極ＣＥとの間で容量素子Ｃ２を形成することができる。したがって、これらの容量素子Ｃ１，Ｃ２の値は、透明電極ＣＥの例えば面積を制御することにより（製造時にその面積を設定することにより）調整されることが可能となる。上記の実施形態においても、先の工程で形成されるスイッチＳＷ１の半導体層がポリシリコンを用いて構成され、後の工程で形成されるスイッチスイッチＳＷ２が透明アモルファス酸化物半導体（ＴＡＯＳ）を用いて構成されることが好ましい。
【００５５】
上記した実施形態によると、第１と第２の容量素子Ｃ１、Ｃ２の少なくともいずれかの電極の一部は、二層以上のＩＴＯ等の透明電極により構成されることになる。  
図１２は、さらにまた他の実施形態を示している。図１２は、図７に示した構成に類似しているので、図７と同様な箇所には図７と同じ符合を付している。図７と図１２の実施形態の違いは、図７の構成に比べて、第３絶縁層１３と第４絶縁層１４との間に、透明電極ＳＥと第５絶縁層１５が設けられている点である。透明電極ＳＥは、例えば、透明性を有したインジウムティンオキサイド：ＩＴＯで形成され、第５絶縁層１５と第３絶縁層１３との間に位置する。透明電極ＳＥは、第３絶縁層１３に設けられたコンタクトホールＣＨ４を介して、第２のスイッチＳＷ２のドレイン電極ＷＤ２に接続されている。
【００５６】
上記した実施形態は、画素電極ＰＥがスリットを有し、画素電極ＰＥと共通電極ＣＥ１との間で、液晶分子を駆動する方式として、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）方式を採用している。
【００５７】
上記した説明では表示素子ＬＱは、液晶表示素子であるものとして説明した。しかし本発明は上記の実施形態に限定されるものではなく、表示素子が有機ＥＬ素子であってもよい。そして、第１の容量素子Ｃ１が有機ＥＬ表示素子を駆動する駆動素子として利用されてもよい。
【００５８】
上記した複数の実施形態は、以下のように多面的な構成を備えている。表示エリア内にマトリックス状に画素を配列した表示装置において、
（１）前記画素は、表示素子ＬＱに対して少なくとも第１と第２の容量素子Ｃ１，Ｃ２の容量素子直列回路が並列に接続される。そして、前記容量素子Ｃ１，Ｃ２による容量素子直列回路の電位をブーストするために、入力ソース信号の１パルス期間内にゲート信号により制御され、前記１パルス期間の前半でオン又はオフし、と後半でオフ又はオンする複数のスイッチを有したブースト制御回路を備える。
上記に記載された前記ブースト制御回路は、例えば、前記第１、第２、第３のスイッチＳＷ１、ＳＷ２，ＳＷ３で構成される。  
（２）（１）に記載された、前記表示素子ＬＱは、一方の端子と他方の端子間に電圧信号が印加されることで映像の表示状態を制御し、
前記容量素子直列回路は、第１と第２の容量素子Ｃ１、Ｃ２を有し、前記第1の容量素子Ｃ１の一方の端子は、前記表示素子ＬＱの前記一方の端子に接続される。前記表示素子ＬＱの前記一方の端子には、第１のスイッチＳＷ１の一方の端子が接続され、前記第1の容量素子Ｃ１の他方の端子に、第２のスイッチＳＷ２の一方の端子が接続される。そして前記第1のスイッチＳＷ１及び前記第２のスイッチＳＷ２の他方の端子に、信号線が接続される、また前記第1の容量素子Ｃ１の他方の端子に、第２の容量素子Ｃ２の一方の端子が接続され、この第２の容量素子の他方の端子が前記表示素子の前記他方の端子に接続されている。さらに前記第1の前記第1の容量素子Ｃ１の他方の端子に、第３のスイッチＳＷ３一方の端子が接続され、この第３のスイッチＳＷ３の他方の端子が前記表示素子の前記他方の端子接続されている。  
（３）上記の（２）に記載の装置において、前記第１、第２及び第３のスイッチは、同じチャンネル型のトランジスタにより構成され、前記第１と第３のスイッチは、第１のゲート線からの第１のゲート信号により制御され、前記第２のスイッチは、第２のゲート線からの第２のゲート信号により制御される。  
（４）上記の（２）に記載の装置において、前記第１及び第３のスイッチは、同じチャンネル型のトランジスタにより構成され、前記第２のスイッチは、前記第１及び第３のスイッチとは異なるチャンネル型のトランジスタにより構成され、前記第１、第２及び第３のスイッチは、同一のゲート線からのゲート信号により制御される。  
（５）上記の（２）に記載の装置において、前記第１と前記第３のスイッチがペアとなるか、又は前記第１と前記第２のスイッチがペアとなり、ペアとなった２つのトランジスタにおいて、一方のトランジスタがトップゲート型、他方がボトムゲート型として構成されている。  
（６）上記の（５）に記載の装置において、前記トップゲート型と前記ボトムゲート型のトランジスタのチャンネル部分の少なくとも一部は、重層構造として構成されている。
（７）上記の（２）に記載の装置において、前記第１と第２の容量素子は、少なくともいずれかの電極の一部が二層以上の透明電極により形成されている。  
（８）上記の（１）記載の装置において、前記表示素子は、液晶表示素子である。  
（９）上記の（１）記載の装置において、前記表示素子は、有機ＥＬ素子である。  
（１０）上記の（１）記載の置において、前記表示素子は有機ＥＬ素子を駆動する前記ブースト制御回路への信号入力部には、前記有機ＥＬ素子を制御する内蔵回路からの制御信号が供給される。
（１１）表示エリア内にマトリックス状に画素を配列した表示装置において、
前記画素は、表示素子ＬＱに対して少なくとも第１と第２の容量素子Ｃ１、Ｃ２の容量素子直列回路が並列に接続される画素であり、  
第１基板上の第１の半導体層ＳＣ１を有しこの第１の半導体層ＳＣ１上に絶縁層を介してゲート電極ＷＧ１３を有する第１のスイッチＳＷ１と、前記第１基板上ＳＵＢ１の第２の半導体層ＳＣ２を有しこの第２の半導体層ＳＣ２上に絶縁層を介して前記ゲート電極ＷＧ１３を有する第２のスイッチＳＷ２と、前記第１の半導体層ＳＣ１と重なり、前記ゲート電極ＷＧ１３上に絶縁層を介して第３の半導体層ＳＣ３を有する第３のスイッチＳＷ３と、前記第３の半導体層ＳＣ３の上に絶縁層を介して配置され、前記表示エリアの外に導かれて共通電圧が供給される共通電極ＣＥと、前記共通電極ＣＥの上に絶縁層を介して対応する前記画素のエリアに配置され、前記第１のスイッチＳＷ１の一方の端子にコンタクトホールを介して接続された画素電極ＰＥと、前記第３のスイッチＳＷ３の一方の端子と、前記第２のスイッチＳＷ２の一方の端子とを接続する多機能電極Ｌａ２３とを有し、前記共通電極ＣＥが一部に開口部ＣＥ−Ｏを備え、この開口部ＣＥ−Ｏを介して前記多機能電極Ｌａ２３と前記画素電極ＰＥとの間で前記第１の容量素子Ｃ１を形成し、前記多機能電極Ｌａ２３とこれに対向する前記共通電極ＣＥとの間で前記第２の容量素子Ｃ２を形成する。
（１２）表示エリア内にマトリックス状に画素を配列した表示装置において、
前記画素は、表示素子ＬＱに対して少なくとも第１と第２の容量素子Ｃ１、Ｃ２の容量素子直列回路が並列に接続される画素であり、  
第１基板上の第１の半導体層ＳＣ１を有しこの第１の半導体層ＳＣ１上に絶縁層を介してゲート電極ＷＧ１３を有する第１のスイッチＳＷ１と、
前記第１の半導体層ＳＣ１と重なり、前記ゲート電極ＷＧ１３上に絶縁層を介して第２の半導体層ＳＣ２を有する第２のスイッチＳＷ２と、前記第１基板上ＳＵＢ１の第３の半導体層ＳＣ３を有しこの第３の半導体層ＳＣ３上に絶縁層を介して前記ゲート電極ＷＧ１３を有する第３のスイッチＳＷ３と、前記第２の半導体層ＳＣ２の上に絶縁層を介して配置され、前記表示エリアの外に導かれて共通電圧が供給される共通電極ＣＥと、前記共通電極ＣＥの上に絶縁層を介して対応する前記画素のエリアに配置され、前記第１のスイッチＳＷ１の一方の端子にコンタクトホールを介して接続された画素電極ＰＥと、前記第２のスイッチＳＷ２の一方の端子と、前記第３のスイッチＳＷ３の一方の端子とを接続する多機能電極Ｌａ２３とを有し、前記共通電極ＣＥが一部に開口部ＣＥ−Ｏを備え、この開口部ＣＥ−Ｏを介して前記多機能電極Ｌａ２３と前記画素電極ＰＥとの間で前記第１の容量素子Ｃ１を形成し、前記多機能電極Ｌａ２３とこれに対向する前記共通電極ＣＥとの間で前記第２の容量素子Ｃ２を形成する。
（１３）上記（１１）又は（１２）において、前記第１と第３のスイッチは、同じチャンネル（Ｎ又はＰチャンネル）の半導体素子を用いており、第２のスイッチは、前記第１及び第３のスイッチとは異なるチャンネルの半導体素子を用いている。
（１４）上記上記（１１）又は（１２）において、前記第１及び第２の容量素子Ｃ１、Ｃ２は、前記第１乃至第３のスイッチと共にブースト回路を構成している。
（１５）第１基板と第２基板との間に液晶層を有した表示装置において、
前記第１基板上に形成され、ソース信号が導かれる複数のソース線と、半導体スイッチをオンオフするためのゲート信号が供給される複数のゲート線と、前記複数のソース線と前記複数のゲート線とで区画された各区画領域に構成される各画素回路とを備え、
前記画素回路は、前記第１基板に構成されており、前記液晶層側に配置された画素電極と、前記画素電極に対して絶縁層を介して前記第１基板側に配置されている共通電極と、
前記ソース線にソース電極が接続され、ドレイン電極が画素電極に接続され、前記ゲート線にゲート電極が接続され、Ｎチャンネル又はＰチャンネルの第１の半導体スイッチと、前記ソース線にソース電極が接続され、前記ゲート線にゲート電極が接続され、前記第１の半導体スイッチと異なるチャンネルの第２のスイッチと、ソース電極が前記共通電極に接続され、前記ゲート線にゲート電極が接続され、前記第１の半導体スイッチと同じチャンネルの第３のスイッチと、前記第２のスイッチのドレイン電極と前記第３のスイッチのドレイン電極とを接続しており、前記共通電極に開設された開口部を通して前記画素電極と対向し第１の容量を形成する第１の対向領域を有するとともに、前記共通電極と対向する第２の対向領域を有し第２の容量を形成する多機能電極とを備える。  
（１６）表示エリア内にマトリックス状に画素を配列した表示装置において、
前記画素は、  
ソース電極がソース線に接続され、ドレイン電極が画素電極に接続された第１の半導体スイッチと、  
ソース電極が前記ソース線に接続された第２の半導体スイッチと、  
ソース線が共通電極に接続された第３の半導体スイッチと、  
前記第２の半導体スイッチと前記第３の半導体スイッチのドレイン電極間を接続する多機能電極であって、前記共通電極に設けられた開口部を介して前記画素電極に対向する領域により第１の容量素子を形成し、前記共通電極と対向する領域により第２の容量素子を形成する共通電極と、前記共通電極と前記画素電極間に形成される電界で駆動される液晶素子とを備える。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。  
【符号の説明】
【００６０】
ＳＵＢ１・・・第１の基板、ＳＵＢ２・・・第２の基板、ＧＤ・・・ゲート駆動回路、ＳＤ・・・ソース駆動回路、ＩＣ１・・・デバイス駆動集積回路、ＰＸ（ＰＸ１１，ＰＸ１２，・・・）・・・画素、ＣＥ・・・、Ｇ（Ｇ１，Ｇ２，・・・）・・・ゲート線、Ｓ（Ｓ１，Ｓ２，・・・）・・・ソース線、ＳＷ１・・・第１のスイッチ、ＳＷ２・・・第２のスイッチ、ＳＷ３・・・第３のスイッチ、Ｃ１・・・第１の容量素子、Ｃ２・・・第２の容量素子、ＰＥ・・・画素電極、Ｌｂ２３…多機能電極。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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