(57)【要約】【課題】本発明の一実施形態は、アクティブバリア構造の専有面積を小さくした半導体装置を提供する。【解決手段】本発明の一実施形態に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成されたノイズ源素子と、半導体基板の主表面に形成された被保護素子と、ノイズ源素子と被保護素子との間に配置されたｎ型領域と、ノイズ源素子と被保護素子との間に配置され、かつｎ型領域に電気的に接続されたｐ型領域とを備え、半導体基板の主表面上においてノイズ源素子から前記被保護素子へ向かう方向に交差する方向にｎ型領域とｐ型領域とが隣り合っている。【選択図】図６
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成されたノイズ源素子と、
前記半導体基板の前記主表面に形成された被保護素子と、
前記ノイズ源素子と前記被保護素子との間に配置されたｎ型領域と、
前記ノイズ源素子と前記被保護素子との間に配置され、かつ前記ｎ型領域に電気的に接続されたｐ型領域とを備え、
前記半導体基板の前記主表面上において、前記ノイズ源素子から前記被保護素子へ向かう方向に交差する方向に前記ｎ型領域と前記ｐ型領域とが隣り合っている、半導体装置。
【請求項２】
前記ｎ型領域と前記ｐ型領域とは、平面視において交互に配列されることにより、前記ノイズ源素子及び前記被保護素子のいずれか一方の周囲を１列で取り囲んでいる、請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、基板領域と、前記基板領域上に形成されたウエル領域とを有し、
前記半導体基板の前記主表面には、前記ウエル領域を貫通して前記基板領域に達する溝が形成されており、
前記溝は、前記ｎ型領域及び前記ｐ型領域の周囲に配置されている、請求項１記載の半導体装置。
【請求項４】
前記ｎ型領域は、前記溝の側壁に沿って配置され、かつ前記基板領域と隣り合っている部分を含んでいる、請求項３記載の半導体装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板に形成された基板領域と、
前記基板領域上に形成されたウエル領域と、
前記半導体基板の前記主表面に形成されたノイズ源素子と、
前記半導体基板の前記主表面に形成された被保護素子と、
前記ノイズ源素子と前記被保護素子との間に配置されたｎ型領域と、
前記ノイズ源素子と前記被保護素子との間に配置され、前記ｎ型領域に電気的に接続されているｐ型領域とを備え、
前記半導体基板の前記主表面には、前記ウエル領域を貫通して前記基板領域に達する溝が形成されており、
前記ｎ型領域及び前記ｐ型領域の少なくとも一方の不純物領域は、前記溝の底部に配置されている、半導体装置。
【請求項６】
前記溝内に配置され、かつ前記一方の不純物領域に電気的に接続された導電体をさらに備える、請求項５記載の半導体装置。
【請求項７】
前記ｎ型領域及び前記ｐ型領域は、前記ノイズ源素子及び前記被保護素子のいずれか一方の周囲を取り囲んでいる、請求項５記載の半導体装置。
【請求項８】
前記ｎ型領域及び前記ｐ型領域は、平面視において交互に配置されることにより、前記ノイズ源素子及び前記被保護素子のいずれか一方の周囲を１列で取り囲んでいる、請求項５記載の半導体装置。
【請求項９】
主表面を有する半導体基板と、
前記半導体基板に形成されたｐ型の基板領域と、
前記基板領域上に形成されたｎ型のウエル領域と、
前記半導体基板の前記主表面に形成されたノイズ源素子と、
前記半導体基板の前記主表面に形成された被保護素子と、
前記ノイズ源素子と前記被保護素子との間に配置され、かつ０Ｖ以上の電位に固定されているｎ型領域とを備え、
前記半導体基板の前記主表面には、前記ウエル領域を貫通して前記基板領域に達する溝が形成されており、
前記ｎ型領域は、前記溝の側壁に沿って配置され、かつ前記基板領域と隣り合っている部分を含んでいる、半導体装置。
【請求項１０】
前記ｎ型領域は、前記ノイズ源素子及び前記被保護素子のいずれか一方の周囲を取り囲んでいる、請求項９記載の半導体装置。
【請求項１１】
前記溝の表面上には、ｎ型不純物を含有する絶縁体が形成されている、請求項１０記載の半導体装置。
【請求項１２】
主表面を有し、基板領域と前記基板領域上に形成されたウエル領域とを有する半導体基板に、ｎ型領域及びｐ型領域を形成する工程と、
前記ｎ型領域及び前記ｐ型領域の周囲に、前記基板領域を貫通し、前記ウエル領域に達する溝を形成する工程と、
前記溝の表面上に、ｎ型不純物を含有する絶縁体を形成する工程と、
前記絶縁体を熱処理する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
自動車、モータ駆動、オーディオアンプなどに使用される半導体装置においては、出力トランジスタと、アナログ回路、ロジック回路などの他の回路とがワンチップに混載されることがある。出力トランジスタ及び他の回路は、一般的に、ｐ型基板上に形成される。このような半導体装置においては、出力トランジスタのドレインに接続されたインダクタンス負荷により、出力トランジスタのドレインが負電位となる場合がある。
【０００３】
出力トランジスタのドレインが負電位となった場合、出力トランジスタのドレインから基板に電子が注入される。基板に注入された電子は、基板を介して、他の回路が形成された領域に移動する。その結果、基板に注入された電子が、他の回路の誤動作を引き起す場合がある。
【０００４】
ドレインから基板に注入された電子が他の回路に影響を与えることを防止するために、出力トランジスタが形成される領域の周囲にアクティブバリア領域を有する半導体装置が提案されている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２４３７７４号公報
【特許文献２】特開２０１３−２４７１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び特許文献２記載の半導体装置のアクティブバリア領域においては、出力用素子（エミッタ領域）から被保護素子（コレクタ領域）に向かう方向に揃って、ｎ型領域とｐ型領域とが並んでいる。そのため、特許文献１及び特許文献２記載の半導体装置のアクティブバリア領域には、アクティブバリア領域の占有面積が大きくなってしまうという問題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成されたノイズ源素子と、半導体基板の主表面に形成された被保護素子と、ノイズ源素子と被保護素子との間に配置されたｎ型領域と、ノイズ源素子と被保護素子との間に配置され、かつｎ型領域に電気的に接続されたｐ型領域とを備え、半導体基板の主表面上においてノイズ源素子から前記被保護素子へ向かう方向に交差する方向にｎ型領域とｐ型領域とが隣り合っている。
【発明の効果】
【０００９】
上記一実施の形態によると、アクティブバリア構造の占有面積を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の概略図である。
【図２】第１の実施形態に係る半導体装置における入出力回路の回路図である。
【図３】第１の実施形態に係る半導体装置における入出力回路の上面図である。
【図４】第１の実施形態に係る半導体装置の断面図である。
【図５】第１の実施形態に係る半導体装置におけるアクティブバリア構造の断面図である。
【図６】第１の実施形態に係る半導体装置におけるアクティブバリア構造の模式的な構成を説明するための上面図である。
【図７】第１の実施形態に係る半導体装置におけるアクティブバリア構造の変形例を示す上面図である。
【図８】第１の実施形態に係る半導体装置の製造工程を示す図である。
【図９】第２の実施形態に係る半導体装置におけるアクティブバリア構造の上面図である。
【図１０】第２の実施形態に係る半導体装置におけるアクティブバリア構造の異なる例を示す上面図である。
【図１１】第２の実施形態に係る半導体装置におけるアクティブバリア構造の断面図である。
【図１２】第２の実施形態に係る半導体装置の製造工程を示す図である。
【図１３】第３の実施形態に係る半導体装置におけるアクティブバリア構造の上面図である。
【図１４】第３の実施形態に係る半導体装置におけるアクティブバリア構造の断面図である。
【図１５】第３の実施形態に係る半導体装置におけるアクティブバリア構造の変形例の上面図である。
【図１６】第３の実施形態に係る半導体装置におけるアクティブバリア構造の変形例の断面図である。
【図１７】第３の実施形態に係る半導体装置の製造工程を示す図である。
【図１８】第４の実施形態に係る半導体装置におけるアクティブバリア構造の上面図である。
【図１９】第４の実施形態に係る半導体装置におけるアクティブバリア構造の断面図である。
【図２０】第４の実施形態に係る半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１２】
（第１の実施形態）
（第１の実施形態に係る半導体装置の全体構造）
以下、第１の実施形態に係る半導体装置の全体構造を図を参照して説明する。図１は、第１の実施形態に係る半導体装置の概略図である。図１に示すように、第１の実施形態に係る半導体装置は、入出力回路領域ＩＯＣと、ロジック回路領域ＬＧＣと、電源回路領域ＰＷＣと、アナログ回路領域ＡＮＣと、プリドライバ回路領域ＰＤＣと、ドライバ回路領域ＤＲＣとを有している。
【００１３】
ノイズ源素子領域は、ノイズ源となる半導体素子（ノイズ源素子）が形成されている領域である。入出力回路領域ＩＯＣは、ノイズ源素子領域の１例である。
【００１４】
被保護素子領域は、ノイズ源素子領域において発生するノイズからの保護が必要となる被保護素子が形成されている領域である。ロジック回路領域ＬＧＣと、電源回路領域ＰＷＣと、アナログ回路領域ＡＮＣと、プリドライバ回路領域ＰＤＣと、ドライバ回路領域ＤＲＣとは、被保護素子領域の１例である。以下に、入出力回路領域ＩＯＣをノイズ源素子領域とし、ロジック回路領域ＬＧＣを被保護素子領域の具体例として説明する。
【００１５】
図２は、入出力回路領域ＩＯＣに形成されるノイズ源素子の回路図である。図２に示すように、入出力回路領域ＩＯＣは、ノイズ源素子である入出力素子を有している。この入力素子は、例えばＨｉｇｈ側ＬＤＭＯＳ（Lateral  Diffused  Metal  Oxide  Semiconductor）トランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲである。Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲのｎ型ドレイン領域ＮＤ１及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲのｎ型ドレイン領域ＮＤ１の各々は、例えば、インダクタＬに接続されている。なお、入出力素子は、ＬＤＭＯＳトランジスタに限られるものではない。
【００１６】
図１に示されるロジック回路領域（被保護素子領域）ＬＧＣは、被保護素子を有している。被保護素子は、図４に示されるように、例えば、ｎ型ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲを有している。
【００１７】
図３は、入出力回路領域ＩＯＣ（ノイズ源素子領域）と、入出力回路領域ＩＯＣの周囲を取り囲むアクティブバリア構造ＡＢとを示す上面図である。図３に示すように、第１の実施形態に係る半導体装置は、アクティブバリア構造ＡＢを有している。アクティブバリア構造ＡＢは、例えば入出力回路領域ＩＯＣを取り囲むように枠状（リング状）に配置されている。アクティブバリア構造ＡＢは、入出力回路領域ＩＯＣの入出力素子ＩＯＤ（ノイズ源素子）から半導体基板ＳＵＢ（図３参照）に注入された電子がロジック回路領域ＬＧＣの被保護素子へ到達することを抑制する。上記においては、アクティブバリア構造ＡＢが入出力回路領域（ノイズ源素子領域）ＩＯＣを取り囲む構成について説明したが、アクティブバリア構造ＡＢは、ロジック回路領域（被保護素子領域）ＬＧＣを取り囲むように配置されていてもよい。
【００１８】
（第１の実施形態に係る半導体装置の断面構造）
図４は、第１の実施形態に係る半導体装置におけるアクティブバリア構造ＡＢ周辺における断面図である。図４は、図１におけるＩＶ−ＩＶ断面に対応している。図４に示すように、第１の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳ及び裏面ＢＳを有している。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。なお、半導体基板ＳＵＢは、例えば接地電位とされている。
【００１９】
以下に、入出力回路領域ＩＯＣに形成されるノイズ源素子である入出力素子の構造について説明する。
【００２０】
図４に示すように、半導体基板ＳＵＢは、ｐ型基板領域ＰＳＵＢと、ｎ型埋め込み領域ＮＴＢＲと、ｎ型ドリフト領域ＮＤＲと、ｐ型ボディ領域ＰＢと、ｎ型ソース領域ＮＳ１と、ｎ型ドレイン領域ＮＤ１とを有している。半導体基板ＳＵＢの主表面ＭＳには、第１の素子分離構造ＩＳＬ１が形成されている。
【００２１】
半導体基板ＳＵＢの主表面ＭＳ側に、ｐ型基板領域ＰＳＵＢと接するようにｎ型埋め込み領域ＮＴＢＲが配置されている。このｎ型埋め込み領域ＮＴＢＲに、入出力素子が形成されている。入出力素子は、例えばＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲを有している。
【００２２】
Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲは、ｎ型ドリフト領域ＮＤＲと、ｐ型ボディ領域ＰＢと、ｎ型ソース領域ＮＳ１と、ｎ型ドレイン領域ＮＤ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１とを有している。
【００２３】
ｎ型ドリフト領域ＮＤＲは、ｎ型埋め込み領域ＮＴＢＲの主表面ＭＳ側に配置されている。好ましくは、ｎ型ドリフト領域ＮＤＲの不純物濃度は、ｎ型埋め込み領域ＮＴＢＲの不純物濃度よりも低い。ｐ型ボディ領域ＰＢは、ｎ型ドリフト領域ＮＤＲの主表面ＭＳ側に、ｎ型ドリフト領域ＮＤＲと接するように配置されている。ｎ型ソース領域ＮＳ１は、ｐ型ボディ領域ＰＢ内の主表面ＭＳに、ｐ型ボディ領域ＰＢと接するように配置されている。ｎ型ドレイン領域ＮＤ１は、ｎ型ドリフト領域ＮＤＲ内の主表面ＭＳに、ｎ型ドリフト領域ＮＤＲと接するように配置されている。ｎ型ソース領域ＮＳ１及びｎ型ドレイン領域ＮＤ１の不純物濃度は、好ましくはｎ型ドリフト領域ＮＤＲの不純物濃度よりも高い。
【００２４】
ｎ型ソース領域ＮＳ１とｎ型ドレイン領域ＮＤ１とは互いに距離をあけて配置されている。ゲート電極ＧＥ１は、ｎ型ソース領域ＮＳ１とｎ型ドレイン領域ＮＤ１とに挟まれる領域上にゲート絶縁膜ＧＩ１を介在して配置されている。具体的には、ゲート電極ＧＥ１は、ｐ型ボディ領域ＰＢ、ｎ型ドリフト領域ＮＤＲおよび第１の素子分離構造ＩＳＬ１上に配置されている。
【００２５】
Ｌｏｗ側ＬＤＭＯＳトランジスタＬＴＲは、Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲと同様の構成を有している。Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲとＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲとは、ｎ型ドレイン領域ＮＤ１とｎ型ドリフト領域ＮＤＲとを互いに共有している。
【００２６】
ゲート絶縁膜ＧＩ１は、例えばＳｉＯ2により形成されている。ゲート電極ＧＥ１として、例えば不純物が導入された多結晶シリコンが用いられる。
【００２７】
第１の素子分離構造ＩＳＬ１は、例えばＳＴＩ（Shallow  Trench  Isolation）構造を有している。但し、第１の素子分離構造ＩＳＬ１は、これに限られるものではない。例えば、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）が第１の素子分離構造ＩＳＬ１であってもよい。
【００２８】
第１の素子分離構造ＩＳＬ１は、主表面ＭＳ上においてｎ型ドレイン領域ＮＤ１の周囲に形成されている。第１の素子分離構造ＩＳＬ１は、主表面ＭＳ側から裏面ＢＳ側に向かって延びる溝ＴＲ１と、溝ＴＲ１を充填している絶縁体ＩＳ１とを有している。好ましくは、溝ＴＲ１はｐ型ボディ領域ＰＢを貫通しておらず、ｎ型ドリフト領域ＮＤＲに達していない。絶縁体ＩＳ１としては、例えば二酸化珪素（ＳｉＯ2）が用いられる。
【００２９】
Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲ上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤとしては、例えばＢＰＳＧ（Boron  Phosphorous  Silicate  Glass）が用いられる。層間絶縁膜ＩＬＤは、平坦な上面を有している。
【００３０】
層間絶縁膜ＩＬＤ中には、コンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、コンタクトホールＣＨと、導電体ＣＤ１を有している。導電体ＣＤ１には、例えばタングステン（Ｗ）が用いられる。コンタクトプラグＣＰは、ｎ型ソース領域ＮＳ１及びｎ型ドレイン領域ＮＤ１に接続されている。
【００３１】
層間絶縁膜ＩＬＤ上には、配線ＷＬが形成されている。配線ＷＬは、コンタクトプラグＣＰと接続している。配線ＷＬには、例えばアルミニウム（Ａｌ）が用いられる。
【００３２】
以下に、被保護素子領域としてのロジック回路領域ＬＧＣの構造について説明する。
図４に示すように、ロジック回路領域ＬＧＣには、被保護素子としてのｎ型ＭＯＳトランジスタＮＴＲとｐ型ＭＯＳトランジスタＰＴＲとが形成されている。
【００３３】
ｎ型ＭＯＳトランジスタＮＴＲは、ｐ型ウエルＰＷ１中に形成されている。ｎ型ＭＯＳトランジスタＮＴＲは、ｎ型ソース領域ＮＳ２と、ｎ型ドレイン領域ＮＤ２と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２とを有している。ｐ型ウエルＰＷ１は、ｐ型基板領域ＰＳＵＢ中の主表面ＭＳ側においてｐ型基板領域ＰＳＵＢと接して形成されている。ｎ型ソース領域ＮＳ２及びｎ型ドレイン領域ＮＤ２は、ｐ型ウエルＰＷ１中の主表面ＭＳ側に形成されている。
【００３４】
ゲート絶縁膜ＧＩ２は、主表面ＭＳ上において、ｎ型ソース領域ＮＳ２とｎ型ドレイン領域ＮＤ２の間にあるｐ型ウエルＰＷ１と重なるように形成されている。ゲート絶縁膜ＧＩ２には、例えばＳｉＯ2が用いられる。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２上に形成されている。ゲート電極ＧＥ２には、例えば不純物が導入された多結晶シリコンが用いられる。
【００３５】
ｐ型ＭＯＳトランジスタＰＴＲは、ｎ型ウエルＮＷ１と、ｐ型ソース領域ＰＳと、ｐ型ドレイン領域ＰＤと、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２とを有している。ｐ型ＭＯＳトランジスタＰＴＲは、ｎ型ウエルＮＷ１、ｐ型ソース領域ＰＳ及びｐ型ドレイン領域ＰＤの導電型が逆である点を除いて、ｎ型ＭＯＳトランジスタＮＴＲと同様の構造を有している。
【００３６】
ｎ型ＭＯＳトランジスタＮＴＲとｐ型ＭＯＳトランジスタＰＴＲの間に、第１の素子分離構造ＩＳＬ１が形成されている。第１の素子分離構造ＩＳＬ１により、ｎ型ＭＯＳトランジスタＮＴＲとｐ型ＭＯＳトランジスタＰＴＲは互いに絶縁分離される。
【００３７】
ｎ型ＭＯＳトランジスタＮＴＲ上及びｐ型ＭＯＳトランジスタＰＴＲ上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤ中には、コンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、ｎ型ソース領域ＮＳ２、ｎ型ドレイン領域ＮＤ２、ｐ型ソース領域ＰＳ及びｐ型ドレイン領域ＰＤの各々に接続されている。
【００３８】
層間絶縁膜ＩＬＤ上には、配線ＷＬが形成されている。配線ＷＬは、コンタクトプラグＣＰと接続している。これにより、ｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲが配線される。
【００３９】
ロジック回路領域ＬＧＣの周囲には、第１の素子分離構造ＩＳＬ１が形成されている。この第１の素子分離構造ＩＳＬ１の下方には、第２の素子分離構造ＩＳＬ２が形成されている。第２の素子分離構造ＩＳＬ２は、例えばＤＴＩ（Deep  Trench  Isolation）構造を有している。
【００４０】
第２の素子分離構造ＩＳＬ２は、主表面ＭＳ側から裏面ＢＳ側に向かって延びる溝ＴＲ２と、溝ＴＲ２を充填している絶縁体ＩＳ２とを有している。溝ＴＲ２は、好ましくはｐ型ウエルＰＷ１及びｎ型ウエルＮＷ１の各々を貫通して、ｐ型基板領域ＰＳＵＢに達している。絶縁体ＩＳ２には、例えばＳｉＯ2が用いられる。
【００４１】
第２の素子分離構造ＩＳＬ２が形成された場合、第２の素子分離構造ＩＳＬ２が形成されない場合と比較して、ｎ型ドレイン領域ＮＤ１からロジック回路領域ＬＧＣまでの経路が長くなる。そのため、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに電子が注入されたとしても、電子がロジック回路領域ＬＧＣに至るまでの間に、ｐ型基板領域ＰＳＵＢ中のホールと再結合して消滅する可能性が高くなる。すなわち、入出力素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴｒからｐ型基板領域ＰＳＵＢに注入された電子によるロジック回路領域ＬＧＣの誤動作が抑制される。なお、第２の素子分離構造ＩＳＬ２は、平面視において、入出力回路領域ＩＯＣ及びロジック回路領域ＬＧＣの各々の周囲を取り囲むように配置されている。
【００４２】
以下に、アクティブバリア構造ＡＢの構成について説明する。
図４に示すように、アクティブバリア構造ＡＢは入出力回路領域（ノイズ源素子領域）ＩＯＣとロジック回路領域（被保護素子領域）ＬＧＣとの間に少なくとも位置している。図５は、第１の実施形態に係る半導体装置におけるアクティブバリア構造ＡＢの断面図である。図５は、図３におけるＶ−Ｖ断面に対応している。図５に示すように、アクティブバリア構造ＡＢはｎ型領域ＮＲと、ｐ型領域ＰＲとを有している。
【００４３】
ｎ型領域ＮＲは、ｎ型ウエルＮＷ２と、ｎ型表面不純物領域ＮＳＲとを有している。ｎ型ウエルＮＷ２は、半導体基板ＳＵＢ中の主表面ＭＳ側に形成されている。ｎ型表面不純物領域ＮＳＲは、ｎ型ウエルＮＷ２中の主表面ＭＳ側に形成されている。
【００４４】
ｐ型領域ＰＲは、ｐ型ウエルＰＷ２と、ｐ型表面不純物領域ＰＳＲとを有している。ｐ型領域ＰＲの構造は、ｐ型ウエルＰＷ２とｐ型表面不純物領域ＰＳＲの導電型が逆である点を除いて、ｎ型領域ＮＲと同様である。
【００４５】
ｎ型領域ＮＲ及びｐ型領域ＰＲ上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤ中には、コンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、ｎ型表面不純物領域ＮＳＲ及びｐ型表面不純物領域ＰＳＲと接続している。層間絶縁膜ＩＬＤ上には、配線ＷＬが形成されている。配線ＷＬは、ｎ型表面不純物領域ＮＳＲ上のコンタクトプラグＣＰ及びｐ型表面不純物領域ＰＳＲ上のコンタクトプラグＣＰと接続している。すなわち、ｎ型領域ＮＲとｐ型領域ＰＲは、コンタクトプラグＣＰ及び配線ＷＬにより短絡されている。
【００４６】
アクティブバリア構造ＡＢは、好ましくは、さらに第１の素子分離構造ＩＳＬ１と第２の素子分離構造ＩＳＬ２とを有している。第１の素子分離構造ＩＳＬ１は、ｎ型領域ＮＲ及びｐ型領域ＰＲの各々の周囲を取り囲んでいる。第２の素子分離構造ＩＳＬ２は、第１の素子分離構造ＩＳＬ１の下方に形成されている。
【００４７】
ｎ型領域ＮＲは、側壁不純物領域ＳＷＲを有していることが好ましい。側壁不純物領域ＳＷＲは、第２の素子分離構造ＩＳＬ２の側壁と沿って形成されている。また、側壁不純物領域ＳＷＲは、ｐ型基板領域ＰＳＵＢと隣り合っている部分を有している。側壁不純物領域ＳＷＲの導電型は、ｎ型である。ｐ型底部不純物領域ＰＢＲは、第２の素子分離構造ＩＳＬ２の溝ＴＲ２の底部に接して形成されている。
【００４８】
第２の素子分離構造ＩＳＬ２の絶縁体ＩＳ２は、好ましくは、ｎ型不純物を含有している。例えば、絶縁体ＩＳ２として、ＰＳＧ（Phosphorus  Silicate  Glass）、ＢＰＳＧ等が好ましい。また、絶縁体ＩＳ２は、溝ＴＲ２の表面と接する部分のみにｎ型不純物を含有していてもよい。
【００４９】
第２の素子分離構造ＩＳＬ２は、主表面ＭＳに垂直な方向から見て、ｎ型領域ＮＲ及びｐ型領域ＰＲの各々を囲むように形成されている。但し、第２の素子分離構造ＩＳＬ２の配置は、これに限定されない。図７は、第１の実施形態に係る半導体装置におけるアクティブバリア構造ＡＢの変形例を示す上面図である。例えば、図７に示すように、第２の素子分離構造ＩＳＬ２は、ｎ型領域ＮＲ及びｐ型領域ＰＲの側方に形成されていてもよい。すなわち、第２の素子分離構造ＩＳＬ２はｎ型領域ＮＲ及びｐ型領域ＰＲの周囲に形成されていればよい。第２の素子分離構造ＩＳＬ２は、ｎ型ウエルＮＷ２を貫通し、ｐ型基板領域ＰＳＵＢに達している。ｎ型領域ＮＲとｐ型領域ＰＲは、図３に示すように、半導体基板ＳＵＢの主表面ＭＳ上において、入出力素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴｒから被保護素子であるｎ型ＭＯＳトランジスタＮＴｒ及びｐ型ＭＯＳトランジスタＰＴｒへ向かう方向と交差する方向に、隣り合って交互に配列されている。これにより、ｎ型領域ＮＲとｐ型領域ＰＲは、主表面ＭＳに垂直な方向から見て、１列で入出力回路領域ＩＯＣを取り囲んでいる。なお、ｎ型領域ＮＲとｐ型領域ＰＲは、１列でロジック回路領域ＬＧＣを取り囲んでいてもよい。
【００５０】
図６は、第１の実施形態に係る半導体装置におけるアクティブバリア構造ＡＢの模式的な構成を説明するための上面図である。図６に示すように、第１の実施形態におけるアクティブバリア構造ＡＢは、平面視において、ノイズ源素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴｒと、被保護素子であるｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲとの間に配置されている。平面視とは、半導体基板ＳＵＢの主表面ＭＳに直交する方向から主表面ＭＳを見た視点を意味する。
【００５１】
アクティブバリア構造ＡＢは、ｎ型領域ＮＲと、ｐ型領域ＰＲとを有している。ｎ型領域ＮＲおよびｐ型領域ＰＲの各々はフローティング電位を有している。ｎ型領域ＮＲと、ｐ型領域ＰＲとは互いに電気的に接続されている。
【００５２】
ｎ型領域ＮＲおよびｐ型領域ＰＲは、半導体基板の主表面ＭＳ上において、ノイズ源素子であるノイズ源素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲから被保護素子であるｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲへ向かう方向（図中矢印Ｘ方向）に交差する方向（図中矢印Ｙ方向）に隣り合っている。
【００５３】
ｎ型領域ＮＲおよびｐ型領域ＰＲが隣り合う方向（Ｙ方向）は、Ｘ方向に例えば直交している。またｎ型領域ＮＲおよびｐ型領域ＰＲが隣り合う方向（Ｙ方向）、Ｘ方向に対して傾斜した方向でもよい。ｎ型領域ＮＲ及びｐ型領域ＰＲが隣り合う方向（Ｙ方向）は、Ｘ方向に対して４５°以上９０°以下であってもよい。
【００５４】
また、アクティブバリア構造ＡＢは、１つのｎ型領域ＮＲと、１つのｐ型領域ＰＲとを有していてもよく、複数のｎ型領域ＮＲと、複数のｐ型領域ＰＲとを有していてもよい。アクティブバリア構造ＡＢは、ノイズ源素子と被保護素子との間に位置していればよく、ノイズ源素子と被保護素子との少なくとも一方の素子の周囲を取り囲んでいればよい。アクティブバリア構造ＡＢの複数のｎ型領域ＮＲと複数のｐ型領域ＰＲとは、平面視において交互に１列に配列されることにより、ノイズ源素子及び被保護素子との少なくとも一方の素子の周囲を取り囲んでいてもよい。
【００５５】
（第１の実施形態に係る半導体装置の製造方法）
以下に、第１の実施形態に係る半導体装置の製造方法について説明する。なお、Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ、Ｌｏｗ側ＬＤＭＯＳトランジスタＬＴＲ、ｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲの製造方法は、従来より一般的に用いられている方法である。そのため、以下においては、アクティブバリア構造ＡＢを形成する工程について説明する。
【００５６】
第１の実施形態に係る半導体装置のアクティブバリア構造ＡＢを形成する工程は、ＳＴＩ形成工程Ｓ１と、不純物領域形成工程Ｓ２と、ＤＴＩ形成工程Ｓ３と、配線工程Ｓ４とを有している。図８は、これらの各工程におけるアクティブバリア構造ＡＢの断面図である。
【００５７】
第１に、ＳＴＩ形成工程Ｓ１が行われる。ＳＴＩ形成工程Ｓ１において、図８（Ａ）に示すように、半導体基板ＳＵＢ上に第１の素子分離構造ＩＳＬ１が形成される。
【００５８】
ＳＴＩ形成工程Ｓ１においては、まず、半導体基板ＳＵＢの主表面ＭＳ上に、溝ＴＲ１の形成が行われる。溝ＴＲ１の形成は、例えばＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより行われる。
【００５９】
次に、溝ＴＲ１上に、絶縁体ＩＳ１の堆積が行われる。絶縁体ＩＳ１の堆積は、例えばＣＶＤ（Chemical  Vapor  Deposition）により行われる。絶縁体ＩＳ１の堆積後、絶縁体ＩＳ１の平坦化が行われる。かかる絶縁体の平坦化は、例えばＣＭＰ（Chemical  Mechanical  Polishing）により行われる。これらにより、第１の素子分離構造ＩＳＬ１が形成される。
【００６０】
第２に、不純物領域形成工程Ｓ２が行われる。不純物領域形成工程Ｓ２において、図８（Ｂ）に示すように、ｎ型領域ＮＲ及びｐ型領域ＰＲが形成される。
【００６１】
ｎ型表面不純物領域ＮＳＲの形成は、例えばリン（Ｐ）等のｎ型不純物をイオン注入することにより行われる。ｐ型表面不純物領域ＰＳＲの形成は、例えばホウ素（Ｂ）等のｐ型不純物をイオン注入することにより行われる。
【００６２】
ｎ型表面不純物領域ＮＳＲ及びｐ型表面不純物領域ＰＳＲが形成された後、熱処理が行われる。熱処理により、ｎ型不純物及びｐ型不純物が、ｎ型表面不純物領域ＮＳＲ及びｐ型表面不純物領域ＰＳＲから、半導体基板ＳＵＢの裏面ＢＳ側に向かって拡散する。その結果、ｎ型ウエルＮＷ２及びｐ型ウエルＰＷ２が形成される。
【００６３】
第３に、ＤＴＩ形成工程Ｓ３が行われる。ＤＴＩ形成工程Ｓ３において、図８（Ｃ）及び図８（Ｄ）に示すように、層間絶縁膜ＩＬＤ、ｐ型底部不純物領域ＰＢＲ、側壁不純物領域ＳＷＲ及び第２の素子分離構造ＩＳＬ２が形成される。
【００６４】
半導体基板ＳＵＢの主表面ＭＳ上に、ＢＰＳＧ等の堆積が行われる。ＢＰＳＧ等の堆積は、例えばＣＶＤ等により行われる。堆積したＢＰＳＧ等は、平坦化される。ＳｉＯ２等の平坦化は、例えばＣＭＰ等により行われる。これらにより、層間絶縁膜ＩＬＤが形成される。
【００６５】
第１の素子分離構造ＩＳＬ１が形成された領域に、例えばＲＩＥ等の異方性エッチングが行われる。これにより、溝ＴＲ２が形成される。
【００６６】
溝ＴＲ２の底部に対し、イオン注入が行われる。イオン注入には、ホウ素等のｐ型不純物が用いられる。これにより、ｐ型底部不純物領域ＰＢＲの形成が行われる。
【００６７】
溝ＴＲ２には、絶縁体ＩＳ２が充填される。絶縁体ＩＳ２の充填は、例えばＣＶＤ等により行われる。これにより、第２の素子分離構造ＩＳＬ２が形成される。
【００６８】
絶縁体ＩＳ２の充填後、熱処理が行われる。熱処理により、絶縁体ＩＳ２に含まれるｎ型不純物が半導体基板ＳＵＢ側に拡散する。これにより、側壁不純物領域ＳＷＲが形成される。
【００６９】
第４に、配線工程Ｓ４が行われる。配線工程Ｓ４において、図８（Ｅ）に示すように、コンタクトプラグＣＰ及び配線ＷＬが形成される。
【００７０】
層間絶縁膜ＩＬＤに対して、ＲＩＥ等の異方性エッチングが行われる。これにより、コンタクトホールＣＨが形成される。コンタクトホールＣＨには、導電体ＣＤ１が充填される。層間絶縁膜ＩＬＤにコンタクトホールＣＨの形成及び導電体ＣＤ１のコンタクトホールＣＨへの充填が行われる。コンタクトホールＣＨへの導電体ＣＤ１の充填は、例えばＣＶＤ等により行われる。これにより、コンタクトプラグＣＰが形成される。
【００７１】
層間絶縁膜ＩＬＤ上において、アルミニウム層の形成が行われる。アルミニウム層の形成は、例えばスパッタ等により行われる。アルミニウム層は、パターンニングされる。アルミ層のパターンニングは、フォトリソグラフィ及びエッチング等を用いて行われる。これらにより、配線ＷＬが形成される。
【００７２】
（第１の実施形態に係る半導体装置の動作）
以下に、第１の実施形態に係る半導体装置の動作を図を参照して説明する。
【００７３】
Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ又はＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲがオン状態からオフ状態に切り替わると、オン状態においてを流れていた電流が遮断される。その際、インダクタＬにより、ｎ型ドレイン領域ＮＤ１に逆起電力が生じる。すなわち、ｎ型ドレイン領域ＮＤ１が負電位が印加される。
【００７４】
負電位が印加されることにより、ｎ型ドレイン領域ＮＤ１と半導体基板ＳＵＢの間のｐｎ接合が順バイアスされる。その結果、ｎ型ドレイン領域ＮＤ１中の電子が、ｐ型基板領域ＰＳＵＢに注入される。
【００７５】
ｎ型ドレイン領域ＮＤ１はｎ型、半導体基板ＳＵＢはｐ型、ｎ型領域ＮＲはｎ型の導電型を有している。すなわち、ｎ型ドレイン領域ＮＤ１をエミッタ、ｐ型基板領域ＰＳＵＢをベース、ｎ型領域ＮＲをコレクタとするバイポーラトランジスタが形成されている。そのため、バイポーラ効果により、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｎ型領域ＮＲに流入する。
【００７６】
ｎ型領域ＮＲとｐ型領域ＰＲは、コンタクトプラグＣＰ及び配線ＷＬにより短絡されている。そのため、ｎ型領域ＮＲに流入した電子は、ｐ型領域ＰＲ中のホールを引き抜く。ホールが引き抜かれたｐ型領域ＰＲは、電位が低下する。すなわち、ｐ型領域ＰＲの直下に、電位障壁が形成される。そのため、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｐ型領域ＰＲ直下の領域を通過しにくくなる。
【００７７】
（第１の実施形態に係る効果）
第１の実施形態に係る半導体装置のアクティブバリア構造ＡＢにおいて、ｎ型領域ＮＲ及びｐ型領域ＰＲが、入出力素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲから被保護素子であるｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲに向かう方向と主表面ＭＳ上において交差する方向に、隣り合って配置されている。そのため、第１の実施形態に係るアクティブバリア構造ＡＢの占有面積は小さい。したがって、第１の実施形態に係る半導体装置は、小さい占有面積で、ノイズ源素子領域から被保護素子領域へのノイズ伝達を抑制することができる。
【００７８】
側壁不純物領域ＳＷＲが形成された場合、ｎ型領域ＮＲが主表面ＭＳ側から裏面ＢＳ側に向かってｐ型基板領域ＰＳＵＢに達する位置まで延びる。そのため、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子が、ｎ型領域ＮＲに流入しやすい。その結果、ノイズ源素子領域から被保護素子領域へのノイズ伝達がより抑制される。
【００７９】
第２の素子分離構造ＩＳＬ２の溝ＴＲ２を充填している絶縁体ＩＳ２がｎ型不純物を含有している場合、熱処理のみで側壁不純物領域ＳＷＲを形成することが可能である。そのため、側壁不純物領域ＳＷＲをイオン注入で形成するためのマスクが不要となる。すなわち、製造工程の簡略化を図ることが可能となる。
【００８０】
（第２の実施形態に係る半導体装置）
以下、図を参照して第２の実施形態について説明する。ここでは、第１の実施形態と異なる点について主に説明する。
【００８１】
（第２の実施形態に係る半導体装置の構造）
第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様に、ノイズ源素子領域である入出力回路領域ＩＯＣと、被保護素子領域であるロジック回路領域ＬＧＣと、アクティブバリア構造ＡＢとを有している。
【００８２】
図９は、アクティブバリア構造ＡＢ周辺の構造を示す上面図である。図１０は、アクティブバリア構造ＡＢ周辺の構造の異なる例を示す上面図である。図９に示すように、アクティブバリア構造ＡＢは、第１の実施形態に係る半導体装置と同様に、ｎ型領域ＮＲとｐ型領域ＰＲとを有している。ｎ型領域ＮＲとｐ型領域ＰＲは、第１の実施形態に係る半導体装置と同様に、主表面ＭＳ上において入出力素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲから被保護素子であるｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲに向かう方向に、隣り合って配置されている。これにより、ｎ型領域ＮＲとｐ型領域ＰＲは、１列で入出力回路領域ＩＯＣを取り囲んでいる。なお、ｎ型領域ＮＲとｐ型領域ＰＲは、１列でロジック回路領域ＬＧＣを取り囲んでいてもよい。
【００８３】
第２の実施形態に係る半導体装置においては、ｎ型領域ＮＲとｐ型領域ＰＲは、交互に配置されることにより、入出力回路領域ＩＯＣを１列で取り囲んでいなくてもよい。例えば、図１０に示すように、ｎ型領域ＮＲで入出力回路領域ＩＯＣを１列で取り囲むように配置するとともに、ｎ型領域ＮＲの側方にｐ型領域ＰＲを配置してもよい。
【００８４】
図１１は、第２の実施形態に係る半導体装置のアクティブバリア構造ＡＢ周辺の断面図である。図１１は、図９におけるＸＩ−ＸＩ断面に対応している。図１１に示すように、ｎ型領域ＮＲは、ｎ型表面不純物領域ＮＳＲとｎ型ウエルＮＷ２とを有している。ｎ型領域ＮＲは、側壁不純物領域ＳＷＲを有していてもよい。
【００８５】
ｎ型領域ＮＲの周囲は、図９に示すように、第２の素子分離構造ＩＳＬ２により囲まれている。側壁不純物領域ＳＷＲは、第２の素子分離構造ＩＳＬ２の側壁に沿って配置されるとともに、ｐ型基板領域ＰＳＵＢと隣り合っている部分を有している。
【００８６】
図１１に示すように、ｐ型領域ＰＲは、ｐ型底部不純物領域ＰＢＲと、埋込領域ＢＲとを有している。埋込領域ＢＲは、第２の素子分離構造ＩＳＬ２中に形成されている。埋込領域ＢＲは、溝ＴＲ３と、溝ＴＲ３を充填している導電体ＣＤ２を有している。
【００８７】
溝ＴＲ３は、第２の素子分離構造ＩＳＬ２内部を半導体基板ＳＵＢの主表面ＭＳからｐ型底部不純物領域ＰＢＲの表面まで延びている。導電体ＣＤ２としては、例えば多結晶シリコン、タングステン等が用いられる。
【００８８】
埋込領域ＢＲは、ｐ型底部不純物領域ＰＢＲと接続している。また、埋込領域ＢＲは、コンタクトプラグＣＰと配線ＷＬにより、ｎ型領域ＮＲと接続されている。そのため、ｐ型底部不純物領域ＰＢＲは、ｎ型領域ＮＲと短絡されている。
【００８９】
なお、上記においては、ｎ型領域ＮＲをｎ型表面不純物領域ＮＳＲ及びｎ型ウエルＮＷ２により形成し、ｐ型領域ＰＲをｐ型底部不純物領域ＰＢＲ及び埋込領域ＢＲにより形成したが、ｎ型領域ＮＲをｎ型底部不純物領域ＮＢＲ及び埋込領域ＢＲによって形成し、ｐ型領域ＰＲをｐ型表面不純物領域ＰＳＲ及びｐ型ウエルＰＷ２により形成してもよい。
【００９０】
（第２の実施形態に係る半導体装置の製造方法）
以下に、第２の実施形態に係る半導体装置の製造方法について説明する。第１の実施形態に係る半導体装置の製造方法と同様に、アクティブバリア構造ＡＢの製造方法を中心に説明する。
【００９１】
第２の実施形態に係る半導体装置のアクティブバリア構造ＡＢを形成する工程は、ＳＴＩ形成工程Ｓ５と、不純物領域形成工程Ｓ６と、ＤＴＩ形成工程Ｓ７と、埋込領域形成工程Ｓ８と、配線工程Ｓ９とを有している。図１２は、これらの各工程における第２の実施形態に係る半導体装置のアクティブバリア構造ＡＢの断面図である。
【００９２】
第１に、ＳＴＩ形成工程Ｓ５が行われる。ＳＴＩ形成工程Ｓ５は、第１の実施形態のＳＴＩ形成工程Ｓ１と同様である。ＳＴＩ形成工程Ｓ５においては、図１２（Ａ）に示す第１の素子分離構造ＩＳＬ１が形成される。
【００９３】
第２に、不純物領域形成工程Ｓ６が行われる。不純物領域形成工程Ｓ６においては、図１２（Ｂ）に示すｎ型領域ＮＲが形成される。不純物領域形成工程Ｓ６は、第１の実施形態のおける不純物領域形成工程Ｓ２と基本的に同様である。しかし、第２の実施形態においては、不純物領域形成工程Ｓ６において、ｐ型領域ＰＲは形成されない。
【００９４】
第３に、ＤＴＩ形成工程Ｓ７が行われる。ＤＴＩ形成工程Ｓ７は、第１の実施形態に係る半導体装置のアクティブバリア構造形成工程におけるＤＴＩ形成工程Ｓ３と、同様である。ＤＴＩ形成工程Ｓ７においては、図１２（Ｃ）に示す層間絶縁膜ＩＬＤ、第２の素子分離構造ＩＳＬ２及びｐ型底部不純物領域ＰＢＲが形成される。
【００９５】
第４に、埋込領域形成工程Ｓ８が行われる。埋込領域形成工程Ｓ８においては、図１２（Ｄ）に示すように、埋込領域ＢＲ及びコンタクトプラグＣＰが形成される。
【００９６】
埋込領域形成工程Ｓ８においては、まず第２の素子分離構造ＩＳＬ２の内部に、溝ＴＲ３の形成が行われる。溝ＴＲ３の形成は、例えばＲＩＥ等の異方性エッチングにより行われる。溝ＴＲ３が形成されることにより、ｐ型底部不純物領域ＰＢＲが露出する。なお、溝ＴＲ３の形成を行う際の異方性エッチングにより、層間絶縁膜ＩＬＤ中に、コンタクトホールＣＨが形成される。その後、導電体ＣＤ２及び導電体ＣＤ１が溝ＴＲ３及びコンタクトホールＣＨに充填される。導電体ＣＤ２及び導電体ＣＤ１の充填は、例えばＣＶＤ等により行われる。これにより、埋込領域ＢＲ及びコンタクトプラグＣＰの形成される。
【００９７】
第５に、配線工程Ｓ９が行われる。配線工程Ｓ９においては、図１２（Ｅ）に示すように、配線ＷＬが形成される。配線ＷＬの形成は、アルミニウム層の形成及びアルミニウム層のパターンニングにより行われる。アルミニウム層の形成は、例えばスパッタ等により行われる。アルミニウム層のパターンニングは、フォトリソグラフィ及びエッチング等を用いて行われる。
【００９８】
（第２の実施形態に係る半導体装置の動作）
第２の実施形態に係る半導体装置の動作は、第１の実施形態に係る半導体装置の動作と同様である。すなわち、Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲのｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｎ型領域ＮＲに流入する。ｎ型領域ＮＲは、ｐ型領域ＰＲのｐ型底部不純物領域ＰＢＲからホールを引き抜く。これにより、ｐ型底部不純物領域ＰＢＲの直下に電位障壁が形成される。以上から、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｐ型領域ＰＲ直下の領域を通過しにくくなる。
【００９９】
（第２の実施形態に係る半導体装置の効果）
第２の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、ｐ型底部不純物領域ＰＢＲの下方に電位障壁が形成される。そのため、第１の実施形態に係る半導体装置と比較して、電位障壁の形成される場所が、半導体基板ＳＵＢ中のより深い位置にある。そのため、第２の実施形態に係る半導体装置においては、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子が、ｐ型領域ＰＲ直下の領域をより通過しにくい。その結果、第２の実施形態に係る半導体装置は、ノイズ源素子領域から被保護素子領域へのノイズの伝達をより抑制することができる。
【０１００】
（第３の実施形態に係る半導体装置）
以下、図を参照して第３の実施形態について説明する。ここでは、第１の実施形態と異なる点について主に説明する。
【０１０１】
（第３の実施形態に係る半導体装置の構造）
第３の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様に、ノイズ源素子領域である入出力回路領域ＩＯＣと、被保護素子領域であるロジック回路領域ＬＧＣと、アクティブバリア構造ＡＢとを有している。
【０１０２】
図１３は、第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢ周辺の構造を示す上面図である。図１４は、第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢ周辺の構造を示す断面図である。図１３に示すように、アクティブバリア構造ＡＢは、ｎ型領域ＮＲと、ｐ型領域ＰＲと、第２の素子分離構造ＩＳＬ２とを有している。ｎ型領域ＮＲとｐ型領域ＰＲは、主表面ＭＳ上において入出力素子であるＨｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲから被保護素子であるｎ型ＭＯＳトランジスタＮＴＲ及びｐ型ＭＯＳトランジスタＰＴＲに向かう方向と交差する方向に交互に配置される。これにより、ｎ型領域ＮＲとｐ型領域ＰＲは入出力回路領域ＩＯＣを１列で取り囲んでいる。なお、ｎ型領域ＮＲとｐ型領域ＰＲは、ロジック回路領域ＬＧＣを１列で取り囲んでいてもよい。
【０１０３】
但し、ｎ型領域ＮＲ及びｐ型領域ＰＲは、このように配置されることは必須ではない。図１５は、アクティブバリア構造ＡＢ周辺の構造の変形例を示す上面図である。図１５に示すように、例えば、入出力回路領域ＩＯＣ側にｎ型領域ＮＲを、ｎ型領域ＮＲの外側にｐ型領域ＰＲを配置してもよい。すなわち、入出力回路領域ＩＯＣをｎ型領域ＮＲ及びｐ型領域ＰＲにより、２列で取り囲んでもよい。
【０１０４】
図１４に示すように、ｎ型領域ＮＲ及びｐ型領域ＰＲは、第２の素子分離構造ＩＳＬ２中に形成されている。ｎ型領域ＮＲは、ｎ型底部不純物領域ＮＢＲと、埋込領域ＢＲとを有している。ｐ型領域ＰＲは、ｐ型底部不純物領域ＰＢＲと、埋込領域ＢＲとを有している。
【０１０５】
ｎ型底部不純物領域ＮＢＲ及びｐ型底部不純物領域ＰＢＲは、埋込領域ＢＲ及び配線ＷＬにより、相互に接続されている。そのため、ｎ型底部不純物領域ＮＢＲとｐ型底部不純物領域ＰＢＲは短絡されている。
【０１０６】
図１４においては、ｎ型底部不純物領域ＮＢＲ及びｐ型底部不純物領域ＰＢＲの各々に対応して埋込領域ＢＲを設けたが、これに限られるものではない。図１６は、アクティブバリア構造ＡＢ周辺の構造の変形例を示す断面図である。図１６に示すように、ｎ型底部不純物領域ＮＢＲ及びｐ型底部不純物領域ＰＢＲに対応して１つの埋込領域ＢＲが形成されていてもよい。このような構成によって、ｎ型底部不純物領域ＮＢＲとｐ型底部不純物領域ＰＢＲは短絡されていてもよい。
【０１０７】
（第３の実施形態に係る半導体装置の動作）
第３の実施形態に係る半導体装置の動作は、第１の実施形態に係る半導体装置の動作と同様である。まず、Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲからｐ型基板領域ＰＳＵＢに注入された電子は、ｎ型底部不純物領域ＮＢＲに流入する。ｎ型底部不純物領域ＮＢＲは、ｐ型底部不純物領域ＰＢＲと短絡されている。そのため、ｎ型底部不純物領域ＮＢＲに流入した電子はｐ型底部不純物領域ＰＢＲからホールを引き抜き、ｐ型底部不純物領域ＰＢＲの電位を低下させる。その結果、ｐ型領域の下方に電位障壁が形成される。以上から、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｐ型領域ＰＲ直下の領域を通過しにくくなる。
【０１０８】
（第３の実施形態に係る半導体装置の製造方法）
以下に、第３の実施形態に係る半導体装置の製造方法について説明する。第１の実施形態に係る半導体装置の製造方法と同様に、アクティブバリア構造ＡＢの製造方法を中心に説明する。図１７は、これらの各工程における第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢの断面図である。
【０１０９】
第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢを形成する工程は、ＤＴＩ形成工程Ｓ１０と、底部不純物領域形成工程Ｓ１１と、埋込領域形成工程Ｓ１２と、配線工程Ｓ１３とを有している。
【０１１０】
第１に、ＤＴＩ形成工程Ｓ１０が行われる。ＤＴＩ形成工程Ｓ１０においては、図１７（Ａ）に示すように、第２の素子分離構造ＩＳＬ２が形成される。
【０１１１】
ＤＴＩ形成工程Ｓ１０においては、第２の素子分離構造ＩＳＬ２が形成される。ＤＴＩ形成工程Ｓ１０においては、まず、半導体基板ＳＵＢを異方性エッチングすることにより溝ＴＲ２を形成する。続いて、溝ＴＲ２に絶縁体ＩＳ２を充填する。
【０１１２】
第２に、底部不純物領域形成工程Ｓ１１が行われる。底部不純物領域形成工程Ｓ１１においては、図１７（Ｂ）に示すように、ｎ型底部不純物領域ＮＢＲ及びｐ型底部不純物領域ＰＢＲが形成される。
【０１１３】
底部不純物領域形成工程Ｓ１１においては、まず溝ＴＲ３の形成が行われる。溝ＴＲ３は、第２の素子分離構造ＩＳＬ２に対し半導体基板ＳＵＢが露出するまでＲＩＥ等の異方性エッチングを行うことにより形成される。
【０１１４】
続いて、ｎ型底部不純物領域ＮＢＲ及びｐ型底部不純物領域ＰＢＲの形成が行われる。ｎ型底部不純物領域ＮＢＲの形成は、ｎ型領域ＮＲとなる部分の溝ＴＲ３の底部に対し、例えばリン等のｎ型不純物をイオン注入することにより行われる。この際、ｐ型領域ＰＲとなる溝ＴＲ３は、ｎ型不純物がイオン注入されないようにマスクされる。
【０１１５】
ｐ型底部不純物領域ＰＢＲの形成は、ｐ型領域ＰＲとなる溝ＴＲ３の底部に対し、例えばホウ素等のｐ型不純物をイオン注入することにより行われる。この際、ｎ型領域ＮＲとなる溝ＴＲ３は、ｐ型不純物がイオン注入されないようにマスクされる。
【０１１６】
第３に、埋込領域形成工程Ｓ１２が行われる。埋込領域形成工程Ｓ１２においては、図１７（Ｃ）に示すように、埋込領域ＢＲの形成が行われる。埋込領域ＢＲの形成は、溝ＴＲ３を、導電体ＣＤ２で充填することにより行われる。導電体ＣＤ２の充填は、例えばＣＶＤ等により行われる。
【０１１７】
第４に、配線工程Ｓ１３が行われる。配線工程Ｓ１３は、図１７（Ｄ）に示すように、配線ＷＬが形成される。配線ＷＬの形成は、アルミニウム層の形成及びアルミニウム層のパターンニングにより行われる。アルミニウム層の形成は、例えばスパッタ等により行われる。アルミニウム層のパターンニングは、フォトリソグラフィ及びエッチング等を用いて行われる。
【０１１８】
（第３の実施形態に係る半導体装置の効果）
第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、ｎ型底部不純物領域ＮＢＲが半導体基板ＳＵＢ中の深い位置にある。そのため、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子が、ｎ型領域ＮＲにより流入しやすい。
【０１１９】
また、第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、ｐ型底部不純物領域ＰＢＲが、半導体基板ＳＵＢ中の深い位置にある。そのため、半導体基板ＳＵＢのより深い位置に電位障壁が形成される。これらの結果、第３の実施形態に係る半導体装置においては、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子が、アクティブバリア構造ＡＢ直下の領域をより通過しにくい。
【０１２０】
さらに、第３の実施形態における半導体装置のアクティブバリア構造ＡＢは、ｎ型領域ＮＲ及びｐ型領域ＰＲが埋込領域ＢＲを用いて形成されているため、ｎ型領域ＮＲ及びｐ型領域ＰＲの抵抗値が小さい。そのため、各々のｎ型領域ＮＲ及びｐ型領域ＰＲの大きさを小さくしたとしても、アクティブバリア構造ＡＢの機能を維持できる。すなわち、第３の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、占有面積を小さくすることができる。
【０１２１】
（第４の実施形態）
以下、図を参照して第４の実施形態について説明する。ここでは、第１の実施形態と異なる点について主に説明する。
【０１２２】
第４の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様に、ノイズ源素子領域である入出力回路領域ＩＯＣと、被保護素子領域であるロジック回路領域ＬＧＣと、アクティブバリア構造ＡＢとを有している。
【０１２３】
図１８は、第４の実施形態に係る半導体装置のアクティブバリア構造ＡＢ周辺の構造を示す上面図である。図１９は、第４の実施形態に係る半導体装置のアクティブバリア構造ＡＢ周辺の構造を示す断面図である。図１９は、図１８におけるＸＩＸ−ＸＩＸ断面に対応している。図１８に示すように、アクティブバリア構造ＡＢは、ｎ型領域ＮＲと、第２の素子分離構造ＩＳＬ２とを有している。第１の実施形態に係る半導体装置のアクティブバリア構造ＡＢと異なり、第４の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、ｐ型領域ＰＲを有していない。
【０１２４】
ｎ型領域ＮＲは、入出力回路領域ＩＯＣを１列で取り囲んでいる。なお、ｎ型領域ＮＲは、ロジック回路領域ＬＧＣを１列で取り囲んでいてもよい。図１９に示すように、ｎ型領域ＮＲは、ｎ型ウエルＮＷ２と、ｎ型表面不純物領域ＮＳＲと、側壁不純物領域ＳＷＲとを有している。
【０１２５】
第２の素子分離構造ＩＳＬ２は、ｎ型領域ＮＲの各々を囲むように形成されている。但し、第２の素子分離構造ＩＳＬ２の配置はこれに限定されない。例えば、第２の素子分離構造ＩＳＬ２は、ｎ型領域ＮＲの側方に形成されていてもよい。すなわち、第２の素子分離構造ＩＳＬ２はｎ型領域ＮＲの周囲に形成されていればよい。第２の素子分離構造ＩＳＬ２の絶縁体ＩＳ２は、好ましくは、ｎ型不純物を含有している。例えば、絶縁体ＩＳ２として、ＰＳＧ（Phosphorus  Silicate  Glass）、ＢＰＳＧ等が好ましい。また、絶縁体ＩＳ２は、溝ＴＲ２の表面と接する部分のみにｎ型不純物を含有していてもよい。
【０１２６】
ｎ型領域ＮＲ上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤ中には、コンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、ｎ型表面不純物領域ＮＳＲと接続している。層間絶縁膜ＩＬＤ上には、配線ＷＬが形成されている。配線ＷＬは、ｎ型表面不純物領域ＮＳＲ上のコンタクトプラグＣＰと接続している。配線ＷＬは、０Ｖ以上の電位に固定されている。例えば、配線ＷＬは接地されている。
【０１２７】
（第４の実施形態に係る半導体装置の製造方法）
第１の実施形態に係る半導体装置のアクティブバリア構造ＡＢを形成する工程は、ＳＴＩ形成工程Ｓ１３と、不純物領域形成工程Ｓ１４と、ＤＴＩ形成工程Ｓ１５と、配線工程Ｓ１６とを有している。図２０は、これらの各工程における第１の実施形態に係る半導体装置のアクティブバリア構造ＡＢの断面図である。
【０１２８】
第１に、ＳＴＩ形成工程Ｓ１３が行われる。ＳＴＩ形成工程Ｓ１３は、第１の実施形態のＳＴＩ形成工程Ｓ１と同様である。ＳＴＩ形成工程Ｓ１３では、図２０（Ａ）に示す第１の素子分離構造ＩＳＬ１が形成される。
【０１２９】
第２に、不純物領域形成工程Ｓ１４が行われる。不純物領域形成工程Ｓ１４では、図２０（Ｂ）に示すｎ型領域ＮＲが形成される。不純物領域形成工程Ｓ１４は、第１の実施形態のおける不純物領域形成工程Ｓ２と基本的に同様である。しかし、第４の実施形態においては、不純物領域形成工程Ｓ６において、ｐ型領域ＰＲは形成されない。
【０１３０】
第３に、ＤＴＩ形成工程Ｓ１５が行われる。ＤＴＩ形成工程Ｓ１５は、第１の実施形態に係る半導体装置のアクティブバリア構造形成工程におけるＤＴＩ形成工程Ｓ３と同様である。ＤＴＩ形成工程Ｓ１５においては、図２０（Ｃ）及び図２０（Ｄ）に示すように、層間絶縁膜ＩＬＤ、第２の素子分離構造ＩＳＬ２、ｐ型底部不純物領域ＰＢＲ、及び側壁不純物領域ＳＷＲが形成される。
【０１３１】
第４に、配線工程Ｓ１６が行われる。配線工程Ｓ１６は、第１の実施形態における配線工程Ｓ４と同様である。配線工程Ｓ１６において、図２０（Ｅ）に示すように、コンタクトプラグＣＰ及び配線ＷＬが形成される。
【０１３２】
（第４の実施形態に係る半導体装置の動作）
ｎ型領域ＮＲは、接地されている。他方、ｎ型ドレイン領域ＮＤ１は逆起電力の影響により、負電位となっている。そのため、Ｈｉｇｈ側ＬＤＭＯＳトランジスタＨＴＲ及びＬｏｗ側ＬＤＭＯＳトランジスタＬＴＲからｐ型基板領域ＰＳＵＢに注入された電子は、電位の高いｎ型領域ＮＲに流入する。その結果、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子は、ｐ型領域ＰＲ直下の領域を通過しにくくなる。
【０１３３】
（第４の実施形態に係る半導体装置の効果）
第４の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、側壁不純物領域ＳＷＲを有しているため、半導体基板ＳＵＢ中の深い位置までｎ型領域ＮＲが延びている。そのため、ｎ型ドレイン領域ＮＤ１からｐ型基板領域ＰＳＵＢに注入された電子が、ｎ型領域ＮＲに流入しやすい。その結果、ｐ型領域ＰＲがなくても、入出力回路領域ＩＯＣから被保護素子領域であるロジック回路領域ＬＧＣへのノイズ伝達を抑制することができる。
【０１３４】
そして、第４の実施形態に係る半導体装置のアクティブバリア構造ＡＢは、ｎ型領域ＮＲを１列上に配置している。そのため、アクティブバリア構造ＡＢの占有面積は小さい。したがって、第４の実施形態に係る半導体装置は、小さい占有面積で、ノイズ源素子領域から被保護素子領域へのノイズ伝達を抑制することができる。
【０１３５】
第２の素子分離構造ＩＳＬ２の溝ＴＲ２を充填している絶縁体ＩＳ２がｎ型不純物を含有している場合、熱処理のみで側壁不純物領域ＳＷＲを形成することが可能である。そのため、側壁不純物領域ＳＷＲをイオン注入で形成するためのマスクが不要となる。すなわち、製造工程の簡略化を図ることが可能となる。
【０１３６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３７】
ＡＢ  アクティブバリア構造、ＡＮＣ  アナログ回路領域、ＢＲ  埋込領域、ＢＳ  裏面、ＣＤ１  導電体、ＣＤ２  導電体、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、ＤＲＣ  ドライバ回路領域、ＧＩ１  ゲート絶縁膜、ＧＩ２  ゲート絶縁膜、ＧＥ１  ゲート電極、ＧＥ２  ゲート電極、ＩＯＣ  入出力回路領域、ＨＴＲ  Ｈｉｇｈ側ＬＤＭＯＳトランジスタ、ＩＬＤ  層間絶縁膜、ＩＳ１  絶縁体、ＩＳ２  絶縁体、ＩＳＬ１  第１の素子分離構造、ＩＳＬ２  第２の素子分離構造、Ｌ  インダクタ、ＬＧＣ  ロジック回路領域、ＬＴＲ  Ｌｏｗ側ＬＤＭＯＳトランジスタ、ＭＳ  表面、ＮＢＲ  ｎ型底部不純物領域、ＮＴＢＲ  ｎ型埋め込み領域、ＮＤ１  ｎ型ドレイン領域、ＮＤ２  ｎ型ドレイン領域、ＮＤＲ  ｎ型ドリフト領域、ＮＲ  ｎ型領域、ＮＳ１  ｎ型ソース領域、ＮＳ２  ｎ型ソース領域、ＮＳＲ  ｎ型表面不純物領域、ＮＴＲ  ｎ型ＭＯＳトランジスタ、ＮＷ１  ｎ型ウエル、ＮＷ２  ｎ型ウエル、ＳＷＲ  側壁不純物領域、ＰＢ  ｐ型ボディ領域、ＰＢＲ  Ｐ型底部不純物領域、ＰＤ  ｐ型ドレイン、ＰＤＣ  プリドライバ回路領域、ＰＲ  ｐ型領域、ＰＳ  ｐ型ソース、ＰＳＲ  ｐ型表面不純物領域、ＰＳＵＢ  ｐ型基板領域、ＰＴＲ  ｐ型ＭＯＳトランジスタ、ＰＷ１  ｐ型ウエル、ＰＷ２  ｐ型ウエル、ＰＷＣ  電源回路領域、Ｓ１  ＳＴＩ形成工程、Ｓ２  不純物領域形成工程、Ｓ３  ＤＴＩ形成工程、Ｓ４  配線工程、Ｓ５  ＳＴＩ形成工程、Ｓ６  不純物領域形成工程、Ｓ７  ＤＴＩ形成工程、Ｓ８  埋込領域形成工程、Ｓ９  配線工程、Ｓ１０  ＤＴＩ形成工程、Ｓ１１  底部不純物領域形成工程、Ｓ１２  配線工程、Ｓ１３  ＳＴＩ形成工程、Ｓ１４  不純物領域形成工程、Ｓ１５  ＤＴＩ形成工程、Ｓ１６  配線工程、ＳＵＢ  半導体基板、ＴＲ１  溝、ＴＲ２  溝、ＴＲ３  溝、ＷＬ  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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