(57)【要約】【課題】不感帯を有する高駆動の第１の増幅回路と、不感帯を有しない高精度の第２の増幅回路を複数用いて表示駆動を行う場合であっても、表示品位を低下させない。【解決手段】階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択する電圧選択回路と、高電位側電圧及び低電位側電圧に基づいて、階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力する第１出力回路ＡＭ１と、第１出力回路ＡＭ１よりも駆動能力が高く、高電位側電圧及び低電位側電圧に基づいて、下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧としてデータ線に出力する第２出力回路ＡＭ２と、第１期間においては、第１出力回路ＡＭ１と第２出力回路ＡＭ２を駆動させ、第２期間においては、第１出力回路ＡＭ１を停止させると共に、第２出力回路ＡＭ２を駆動させる制御回路と、を備える。【選択図】図１１
2017111236.tif 000002
【特許請求の範囲】
【請求項１】
階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択する電圧選択回路と、
前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力する第１出力回路と、
前記第１出力回路よりも駆動能力が高く、前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力する第２出力回路と、
第１期間においては、前記第１出力回路と前記第２出力回路を駆動させ、前記第１期間に続く第２期間においては、前記第２出力回路の出力をオフ状態またはほぼオフ状態とすると共に、前記第１出力回路を駆動させる制御回路と、を備える、
ことを特徴とする電気光学装置。
【請求項２】
前記第２出力回路は、差動対及び電流低減部を備え、
前記制御回路は、前記第２期間において、前記電流低減部により前記差動対を流れる電流を低減させる、
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記制御回路は、前記第２期間の経過後から次の第１期間までのインターバル期間においても、前記第２出力回路を停止させる、
ことを特徴とする請求項１または請求項２に電気光学装置。
【請求項４】
前記制御回路は、前記第２期間の経過後から次の第１期間までのインターバル期間においては、前記第１出力回路も停止させる、
ことを特徴とする請求項３に記載の電気光学装置。
【請求項５】
請求項１ないし請求項４のうちのいずれか一項に記載の電気光学装置を備えた電子機器。
【請求項６】
階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択し、
前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力し、
前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力し、
第１期間においては、前記第１出力電圧と前記第２出力電圧を駆動させ、前記第１期間に続く第２期間においては、前記第１出力電圧の出力をオフ状態またはほぼオフ状態とすると共に、前記第１出力電圧を出力する、
ことを特徴とする電気光学装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置の駆動方法、及び電子機器等に関する。
【背景技術】
【０００２】
従来、有機ＥＬ装置等の電気光学装置の表示制御回路においては、不感帯を有する駆動力の高い第１の出力回路と、不感帯を有しない高精度出力の可能な第２の出力回路とを備えたものがある（例えば、特許文献１）。前記表示制御回路は、表示データに基づいて複数の階調電圧の中から選択した階調電圧で電気光学装置を駆動する際、出力端子の電圧レベルが出力すべき階調電圧付近に達するまでは、第１の出力回路により出力端子を駆動するので、高速に出力端子を充放電することができる。そして、出力端子の電圧レベルが出力すべき階調電圧付近に達すると、不感帯のために第１の出力回路の出力はハイインピーダンスとなる。これ以降は、第２の出力回路により出力端子を駆動することになるが、出力端子は、第１の出力回路により階調電圧付近まで充放電されている。したがって、第２の出力回路は、目的とする電圧までの残りのわずかな電圧を充放電する能力があればよい。ただし、第２の出力回路は高精度の出力が可能であり、必要な階調電圧を精度良く出力することができる。以上のように、階調電圧付近までは、駆動力の高い第１の出力回路により短時間で出力端子を駆動し、その後は高精度の第２の出力回路により出力端子を駆動するので、消費電力を抑えつつ、必要な階調電圧を精度良く出力することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１６０８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、不感帯を有する高駆動の第１の出力回路と、不感帯を有しない高精度の第２の出力回路とにより一つの出力回路を構成し、当該出力回路を複数用いて表示駆動を行ったところ、一つの出力回路ごとに駆動される表示単位に輝度差が表れてしまい、表示品位が低下することがあった。高精度の第２の出力回路は、ばらつきを小さくするために、面積の大きい、即ち、トランジスタ長が長いトランジスタで構成されている。しかし、高駆動の第１の出力回路は、ばらつきを小さくするよりも、動作スピードを上げることを重視しているために、トランジスタ長を短くしている。その結果、第２の出力回路における不感帯の幅がばらつき、前記出力回路の出力電圧が異なるため、輝度差として表れていた。
【０００５】
本発明は上述した事情に鑑みてなされたものであり、その目的は、不感帯を有する高駆動の第１の出力回路と、不感帯を有しない高精度の第２の出力回路を複数用いて表示駆動を行う場合であっても、表示品位を低下させることのない電気光学装置の駆動方法、電気光学装置、及び電子機器を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る電気光学装置は、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択する電圧選択回路と、前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力する第１出力回路と、前記第１出力回路よりも駆動能力が高く、前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力する第２出力回路と、第１期間においては、前記第１出力回路と前記第２出力回路を駆動させ、前記第１期間に続く第２期間においては、前記第２出力回路の出力をオフ状態またはほぼオフ状態とさせると共に、前記第１出力回路を駆動させる制御回路と、を備える、ことを特徴とする。
【０００７】
この態様によれば、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧が、複数の基準電圧の中から選択される。また、第１期間においては、第１出力回路よりも駆動能力が高い第２出力回路により、下位ビットデータの中の上位側ビットデータに対応する電圧が、高電位側電圧及び低電位側電圧に基づいて出力される。次に、第１期間に続く第２期間においては、第２出力回路が停止され、第１出力回路により、階調データの下位ビットデータに対応する電圧が、高電位側電圧及び低電位側電圧に基づいて出力される。このように、第１出力回路により階調データの下位ビットデータに対応する電圧が出力される第２期間においては、第２出力回路の出力がオフ状態またはほぼオフ状態とされているので、第１出力回路の出力は、第２出力回路の出力のばらつきの影響を受けることなく、階調データの下位ビットデータに対応する電圧が出力される。その結果、第１出力回路と第２出力回路とを備えた出力回路を複数備え、複数の表示単位に用いた場合でも、出力回路ごとの出力電圧のばらつきが生じないので、表示単位ごとの輝度差の発生を抑える。
【０００８】
本発明の他の態様に係る電気光学装置は、前記第２出力回路は、差動対及び電流低減部を備え、前記制御回路は、前記第２期間において、前記電流低減部により前記差動対を流れる電流を低減させるようにしてもよい。この態様によれば、第２期間において、差動対を流れる電流が低減されるので、第１出力回路の出力に影響を与えることがなく、かつ、完全に第２出力回路の出力がオフ状態とされていないので、次の第１期間における第２出力回路の立ち上がり時間を短縮できる。
【０００９】
本発明の他の態様に係る電気光学装置は、前記制御回路は、前記第２期間の経過後から次の第１期間までのインターバル期間においても、前記第２出力回路を停止させるようにしてもよい。この態様によれば、第２出力回路が停止されるので、消費電力が低減される。
【００１０】
本発明の他の態様に係る電気光学装置は、前記制御回路は、前記第２期間の経過後から次の第１期間までのインターバル期間においては、前記第１出力回路も停止させるようにしてもよい。この態様によれば、インターバル期間においては、第２出力回路に加えて、第１出力回路も停止されるので、より一層、消費電力が低減される。
【００１１】
本発明は、上述した電気光学装置を備える電子機器としても捉えることができる。本発明の電子機器によれば、輝度ムラのない表示品位の高い電子機器が提供される。
【００１２】
上記目的を達成するために、本発明の一態様に係る電気光学装置の駆動方法は、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択し、前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力し、前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力し、第１期間においては、前記第１出力電圧と前記第２出力電圧を出力させ、第２期間においては、前記第１出力電圧の出力をオフ状態またはほぼオフ状態とさせると共に、前記第１出力電圧を出力させる、ことを特徴とする。
【００１３】
この態様によれば、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧が、複数の基準電圧の中から選択される。また、第１期間においては、下位ビットデータの中の上位側ビットデータに対応する第２出力電圧が、高電位側電圧及び低電位側電圧に基づいて出力される。次に、第１期間に続く第２期間においては、第２出力電圧の出力がオフ状態またはほぼオフ状態とされ、階調データの下位ビットデータに対応する第１出力電圧が、高電位側電圧及び低電位側電圧に基づいて出力される。このように、階調データの下位ビットデータに対応する第１出力電圧が出力される第２期間においては、第２出力電圧の出力がオフ状態またはほぼオフ状態とされているので、第１出力電圧は、第２出力電圧のばらつきの影響を受けることなく、階調データの下位ビットデータに対応する電圧となる。その結果、第１出力電圧と第２出力電圧を複数の表示単位に用いた場合でも、出力電圧のばらつきが生じないので、表示単位ごとの輝度差の発生を抑える。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の駆動回路の構成例を示す図である。
【図２】出力回路の構成例を示す図である。
【図３】駆動回路の動作説明図である。
【図４】出力回路が出力する電圧の時間的な変化を模式的に示す図である。
【図５】階調を１つずつ変えた場合における、第１出力回路及び第２出力回路の出力電圧特性を示す図である。
【図６】電圧選択回路の詳細な構成例を示す図である。
【図７】電圧選択部の詳細な構成例を示す図である。
【図８】第２の電圧選択回路の詳細な構成例を示す図である。
【図９】第１出力回路の詳細な構成例を示す図である。
【図１０】第２出力回路の詳細な構成例を示す図である。
【図１１】本実施形態の駆動回路の動作例を示すタイミングチャートである。
【図１２】本実施形態と比較例における出力回路の出力電圧の分布を示す図である。
【図１３】電気光学装置の構成例を示す図である。
【図１４】ゲートドライバーの詳細な構成例。
【図１５】データドライバーの詳細な構成例。
【図１６】電子機器の構成例を示す図である。
【図１７】電子機器の構成例を示す図である。
【図１８】電子機器の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００１６】
１．駆動回路
図１に、電気光学装置を駆動する本実施形態の駆動回路の構成例を示す。図１の駆動回路は、基準電圧生成回路５６（狭義には階調電圧生成回路）、データラッチＤＬＡＴ１〜ＤＬＡＴＮ（Ｎは２以上の自然数）、電圧選択回路ＤＥＣ１〜ＤＥＣＮ（狭義にはＤ／Ａ変換回路）、第２の電圧選択回路ＯＣＢ１〜ＯＣＢＮ（狭義には第２のＤ／Ａ変換回路）、出力回路ＯＵＴ１〜ＯＵＴＮを含む。
【００１７】
なお以下では、階調データがｊ＋ｋ＝１２（広義には（ｊ＋ｋ））ビットであり、その上位７（ｊ）ビットデータが電圧選択回路に入力され、下位５（ｋ）ビットデータが第２の電圧選択回路に入力される場合を例にとり説明するが、本実施形態はこれに限定されない。ｊ、ｋは自然数である。また以下ではデータ線ＳＬ１に対応する構成及び動作について説明するが、他のデータ線ＳＬ２〜ＳＬＮに対応する構成及び動作についても同様である。
【００１８】
データラッチＤＬＡＴ１は、１画素分の階調データである（ｊ＋ｋ）＝１２ビットの階調データをラッチする。階調データは、例えば図１５に示すラインラッチ５２から入力される。
【００１９】
基準電圧生成回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間を抵抗分割したｊ＝１２８種類の基準電圧（狭義には階調電圧）を出力する。高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨは、例えば図１６に示す電源回路７６０から供給される。
【００２０】
電圧選択回路ＤＥＣ１は、データラッチＤＬＡＴ１からの階調データの上位７（ｊ）ビットデータを受けて、その上位７ビットデータによって特定される低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢとを、１２８種類の基準電圧の中から選択する。低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢは、１２８種類の基準電圧の中の１区間（１刻み）に対応する電圧である。
【００２１】
第２の電圧選択回路ＯＣＢ１は、データラッチＤＬＡＴ１からの階調データの下位５（ｋ）ビットデータを受けて、その下位５ビットデータに基づいて第１〜第５の選択電圧ｐ１〜ｐ５（第１〜第ｋの選択電圧ｐ１〜ｐｋ）を出力する。第１〜第５の選択電圧ｐ１〜ｐ５の各選択電圧は、それぞれ下位５ビットデータの各ビットに対応している。ビットが第１論理値（例えば“０”）である場合には選択電圧として低電位側電圧ＳＥＬＡが選択され、ビットが第２論理値（例えば“１”）である場合には選択電圧として高電位側電圧ＳＥＬＢが選択される。
【００２２】
出力回路ＯＵＴ１は、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を３２（2^ｋ）分割した電圧のうち、階調データに対応する電圧を、第１〜第５の選択電圧ｐ１〜ｐ５に基づいてデータ線ＳＬ１に出力する。このようにして、１２８×３２＝４０９６（2^(ｊ＋ｋ)）階調の出力電圧が得られる。
【００２３】
２．出力回路
図２に、出力回路ＯＵＴ１の構成例を示す。図２の出力回路ＯＵＴ１は、第１出力回路ＡＭ１、第２出力回路ＡＭ２を含む。なお以下では、データ線ＳＬ１に対応する構成及び動作について説明するが、他のデータ線ＳＬ２〜ＳＬＮに対応する構成及び動作についても同様である。
【００２４】
第１出力回路ＡＭ１は、第１〜第５の選択電圧ｐ１〜ｐ５（第１〜第ｋの選択電圧）を受けて、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を３２（2^ｋ）分割した電圧のいずれかを第１出力電圧Ｑ１として出力する。第１出力回路ＡＭ１の詳細な構成例は、図９を用いて後述する。
【００２５】
第２出力回路ＡＭ２は、第１出力回路ＡＭ１よりも駆動能力（例えばスルーレート）が高く、下位５（ｋ）ビットデータＤ１〜Ｄ５の中の上位側ビットデータＤ４、Ｄ５に対応する第４、第５の選択電圧ｐ４、ｐ５を受けて、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間の４種類の電圧のいずれかを、第２出力電圧Ｑ２として出力する。第２出力回路ＡＭ２は、不感帯を有しているが、本実施形態においては、出力電圧が不感帯に到達した際等に第２出力回路ＡＭ２の出力をオフ状態にするように制御する。第２出力回路ＡＭ２の詳細な構成は、図１０を用いて後述する。
【００２６】
図３に、上記出力回路ＯＵＴ１を備える図１の駆動回路の動作説明図を示す。以下では、図１においてｊ＝７ビット、ｋ＝５ビットである場合を例にとり説明する。
【００２７】
図３に示すように、電圧選択回路ＤＥＣ１は、階調データＤ１〜Ｄ１２の上位７（ｊ）ビットデータＤ６〜Ｄ１２に対応する１２８種類の基準電圧の中から、２つの基準電圧ＳＥＬＡ、ＳＥＬＢを選択する。第２の電圧選択回路ＯＣＢ１は、下位５（ｋ）ビットデータＤ１〜Ｄ５に対応する第１〜第５の選択電圧ｐ１〜ｐ５の各々を、基準電圧ＳＥＬＡ、ＳＥＬＢの中から選択する。
【００２８】
第２出力回路ＡＭ２は、上位側ビットデータ（Ｄ５，Ｄ４）＝（Ｌ，Ｌ）、即ち選択電圧（ｐ５，ｐ４）＝（ＳＥＬＡ，ＳＥＬＡ）の場合には、Ｑ２＝ＳＥＬＡを出力し、そのＱ２を中心とする不感帯ＤＺ１を有する。（Ｄ５，Ｄ４）＝（Ｌ，Ｈ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＡ，ＳＥＬＢ）の場合には、Ｑ２＝ＳＥＬＡ＋（１／３）×（ＳＥＬＢ−ＳＥＬＡ）を出力し、そのＱ２を中心とする不感帯ＤＺ２を有する。（Ｄ５，Ｄ４）＝（Ｈ，Ｌ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＢ，ＳＥＬＡ）の場合には、Ｑ２＝ＳＥＬＡ＋（２／３）×（ＳＥＬＢ−ＳＥＬＡ）を出力し、そのＱ２を中心とする不感帯ＤＺ３を有する。（Ｄ５，Ｄ４）＝（Ｈ，Ｈ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＢ，ＳＥＬＢ）の場合には、Ｑ２＝ＳＥＬＢを出力し、そのＱ２を中心とする不感帯ＤＺ４を有する。
【００２９】
第１出力回路ＡＭ１は、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を３２分割した電圧のうち、階調データＤ１〜Ｄ１２の下位５ビットデータＤ１〜Ｄ５に対応する電圧を出力電圧Ｑ１として出力する。
【００３０】
図４に、出力回路ＯＵＴ１が出力する電圧の時間的な変化を模式的に示す。図４に示すように、出力回路ＯＵＴ１が前回の駆動において電圧ＱＰを出力していたとする。データ線ＳＬ１の寄生容量及び画素容量を電圧ＱＰから電圧Ｑ１まで充電する際、電圧ＱＰから不感帯の下端（又は上端）まで（第１期間）は、第２出力回路ＡＭ２及び第１出力回路ＡＭ１がデータ線ＳＬ１を駆動し、不感帯の下端から電圧Ｑ１まで（第２期間）は、第１出力回路ＡＭ１がデータ線を駆動する。第１出力回路ＡＭ１がデータ線を駆動する期間においては、第２出力回路ＡＭ２の出力はオフ状態とされているため、電圧Ｑ１は、第２出力回路ＡＭ２の不感帯のばらつきの影響を受けることがない。
【００３１】
図５に、階調（横軸）を１つずつ変えた場合における、第１出力回路ＡＭ１及び第２出力回路ＡＭ２の出力電圧特性を示す。
【００３２】
図５に示すように、階調が減っていく場合、（Ｄ５，Ｄ４）が変化するのに伴って、第２出力回路ＡＭ２の出力電圧は、不感帯ＤＺ４の上端から不感帯ＤＺ３の上端へ、不感帯ＤＺ３の上端から不感帯ＤＺ２の上端へ、と変化していく。一方、階調が増えていく場合、（Ｄ５，Ｄ４）が変化するのに伴って、第２出力回路ＡＭ２の出力電圧は、不感帯ＤＺ１の下端から不感帯ＤＺ２の下端へ、不感帯ＤＺ２の下端から不感帯ＤＺ３の下端へ、と変化していく。各不感帯では、第２出力回路ＡＭ２の出力は高インピーダンス状態であり、第１出力回路ＡＭ１が、階調データＤ１〜Ｄ１２に対応する階調電圧を出力する。なお、図３では隣り合う不感帯の上端と下端（例えばＤＺ１の上端とＤＺ２の下端）が重なる例を説明したが、本実施形態では、図５に示すように、隣り合う不感帯の上端と下端は必ずしも重なる（又は接する）必要はない。これは、不感帯の端付近では、第２出力回路ＡＭ２の駆動能力が第１出力回路ＡＭ１の駆動能力よりも十分に小さくなっており、不感帯の中でなくても第１出力回路ＡＭ１が階調電圧を出力できるからである。
【００３３】
このようにして、第２出力回路ＡＭ２が、第４、第５の選択電圧ｐ４、ｐ５に基づいて不感帯を順次シフトさせることで、階調が出力されない電圧範囲を無くすことができる。また、不感帯の幅を拡げずに、電圧選択回路ＤＥＣ１のビット数を小さくできるため、高速駆動を保ちながら電圧選択回路ＤＥＣ１のレイアウト面積を削減できる。
【００３４】
なお、本実施形態では、少なくとも２つの選択信号（ｐ４、ｐ５）が第２出力回路ＡＭ２に入力されていればよい。即ち、更に多くの選択信号が第２出力回路ＡＭ２に入力され、より多段階に不感帯がシフトされてもよい。
【００３５】
３．電圧選択回路
図６に、図１の電圧選択回路ＤＥＣ１の詳細な構成例を示す。なお以下では、ｊ＝６、ｋ＝５の場合を例に説明する。また以下では、電圧選択回路ＤＥＣ１を例に説明するが、他の電圧選択回路ＤＥＣ２〜ＤＥＣＮも同様の構成である。
【００３６】
電圧選択回路ＤＥＣ１は、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２（ＶＳＥＬ１〜ＶＳＥＬ２（ｊ−１））を有する。電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２は、それぞれ同様の構成を有する。
【００３７】
電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、基準電圧Ｖ１〜Ｖ６４、上位ビットデータＤ５〜Ｄ１０、上位ビットデータＤ５〜Ｄ１０の反転データＸＤ５〜ＸＤ１０が入力される。反転データ（例えばＸＤ５）は、対応するビットデータ（Ｄ５）がＬレベルのときＨレベルとなり、ＨレベルのときＬレベルとなるデータである。ビットデータＤ５、反転データＸＤ５は、それぞれデータｘｄａ、ｘｄｂとして入力される。
【００３８】
より具体的には、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、それぞれ下記の電圧ＧＲＡＤＡ〜ＧＲＡＤＣが入力される。
電圧選択部  電圧（ＧＲＡＤＡ，ＧＲＡＤＢ，ＧＲＡＤＣ）
ＶＳＥＬ１      （      Ｖ１，      Ｖ２，      Ｖ３）
ＶＳＥＬ２      （      Ｖ３，      Ｖ４，      Ｖ５）
ＶＳＥＬ３      （      Ｖ５，      Ｖ６，      Ｖ７）
・・・                        ・・・
ＶＳＥＬ３２    （    Ｖ６３，    Ｖ６４，    Ｖ６４）
【００３９】
また、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、それぞれ下記のデータｘｄ６〜ｘｄ１０が入力される。
電圧選択部  データ（ｘｄ６，ｘｄ７，ｘｄ８，ｘｄ９，ｘｄ１０）
ＶＳＥＬ１        （ＸＤ６，ＸＤ７，ＸＤ８，ＸＤ９，ＸＤ１０）
ＶＳＥＬ２        （  Ｄ６，ＸＤ７，ＸＤ８，ＸＤ９，ＸＤ１０）
ＶＳＥＬ３        （ＸＤ６，  Ｄ７，ＸＤ８，ＸＤ９，ＸＤ１０）
・・・                            ・・・
ＶＳＥＬ３２      （  Ｄ６，  Ｄ７，  Ｄ８，  Ｄ９，  Ｄ１０）
【００４０】
電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２は、入力されたデータｘｄ６〜ｘｄ１０に基づいて、３種類の基準電圧ＧＲＡＤＡ〜ＧＲＡＤＣの中から、２つの基準電圧ＳＥＬＡ、ＳＥＬＢを出力する。
【００４１】
図７に、上述した電圧選択部の詳細な構成例を示す。図７の電圧選択部は、デコーダー２１０、レベルシフター２２０、セレクター２３０を含む。
【００４２】
デコーダー２１０は、６個のＰ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳと略称する）トランジスタが直列に接続された２組のデコーダー回路を有する。各デコーダー回路の一端には、それぞれ電源電圧ＶＤＤが供給される。また各デコーダー回路の他端には、Ｎ型（第２導電型）のＭＯＳトランジスタが接続される。一方のデコーダー回路のＰ型のＭＯＳトランジスタのゲートには、ｘｄ１０〜ｘｄ６、ｘｄａが供給され、Ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダー回路のＰ型のＭＯＳトランジスタのゲートには、ｘｄ１０〜ｘｄ６、ｘｄｂが供給され、Ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。
【００４３】
電圧ＶＮＬは、Ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりＮ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ１０〜ｘｄ６、ｘｄａのすべてがＬレベル、或いはｘｄ１０〜ｘｄ６、ｘｄｂのすべてがＬレベルのとき、直列に接続されたＰ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフター２２０に対してＨレベルの信号を出力できる。
【００４４】
レベルシフター２２０は、２素子レベルシフターである。更に、レベルシフター２２０は、ゲートに電圧ＶＰＨが供給されるＰ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電源電圧ＶＤＤを基準に、少なくともＰ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このＰ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフター２２０を構成するＮ型のＭＯＳトランジスタがオンとなったときレベルシフター２２０の出力をＨレベル、該Ｎ型のＭＯＳトランジスタがオフとなったときレベルシフター２２０の出力をＬレベルにすることができる。
【００４５】
セレクター２３０は、レベルシフター２２０の出力に基づいて、電圧（ＳＥＬＡ，ＳＥＬＢ）＝（ＧＲＡＤＡ，ＧＲＡＤＢ）、及び電圧（ＳＥＬＡ，ＳＥＬＢ）＝（ＧＲＡＤＢ，ＧＲＡＤＣ）のいずれかを出力する。
【００４６】
４．第２の電圧選択回路
図８に、図１の第２の電圧選択回路ＯＣＢ１の詳細な構成例を示す。なお以下では、ｋ＝５の場合を例に説明する。また以下では、第２の電圧選択回路ＯＣＢ１を例に説明するが、他の第２の電圧選択回路ＯＣＢ２〜ＯＣＢＮも同様の構成である。
【００４７】
第２の電圧選択回路ＯＣＢ１は、下位ビットデータＤ１〜Ｄ５（Ｄ１〜Ｄｋ）の反転データを出力するインバーターＩＮＶ１〜ＩＮＶ５と、下位ビットデータＤ１〜Ｄ５の反転データが入力されるスイッチ回路ＳＡ１〜ＳＡ５と、下位ビットデータＤ１〜Ｄ５が入力されるスイッチ回路ＳＢ１〜ＳＢ５と、を含む。
【００４８】
データＤ１がＬレベルのとき、スイッチ回路ＳＡ１がオンになり、スイッチ回路ＳＢ１がオフになり、電圧ＳＥＬＡが選択電圧ｐ１として出力される。データＤ１がＨレベルのとき、スイッチ回路ＳＡ１がオフになり、スイッチ回路ＳＢ１がオンになり、電圧ＳＥＬＢが選択電圧ｐ１として出力される。同様に、データＤ２〜Ｄ５の論理レベルに応じて、スイッチ回路ＳＡ２〜ＳＡ５、ＳＢ２〜ＳＢ５のオン／オフが制御され、選択電圧ｐ２〜ｐ５として電圧ＳＥＬＡ、ＳＥＬＢのいずれかが出力される。
【００４９】
以上のようにして、スイッチ回路ＳＡ１〜ＳＡ５及びスイッチ回路ＳＢ１〜ＳＢ５により第１〜第５のセレクター（広義には第１〜第ｋのセレクター）を構成でき、第１〜第５の選択電圧ｐ１〜ｐ５（広義には第１〜第ｋの選択電圧）の中の第ｉの選択電圧ｐｉ（ｉはｋ以下の自然数）を、下位５（ｋ）ビットのデータの中の第ｉのビットＤｉの論理値に応じて、ＳＥＬＡ、ＳＥＬＢの中から選択できる。
【００５０】
５．第１出力回路
図９に、図２の第１出力回路ＡＭ１の詳細な構成例を示す。なお以下では、ｋ＝５の場合を例に説明する。
【００５１】
図９の第１出力回路は、差動部ＤＦＡ（差動増幅器）、駆動部ＤＲＡを含むボルテージフォロワー回路である。差動部ＤＦＡは、差動トランジスタ対を有する。駆動部ＤＲＡは、差動部ＤＦＡの出力に基づいてデータ線に出力電圧ＶＯＡを出力する。
【００５２】
具体的には、差動トランジスタ対を構成する入力側トランジスタ群ＴＩＡ及び帰還側トランジスタ群ＴＦＡは、例えば、１：２：４：８：１６という比率でサイズの異なるトランジスタを有する。帰還側トランジスタ群ＴＦＡも同様に、例えば、１：２：４：８：１６という比率でサイズの異なるトランジスタを有する。入力側トランジスタ群ＴＩＡにおける１：２：４：８：１６の比率のトランジスタのゲートには、それぞれ選択信号ｐ１、ｐ２、ｐ３、ｐ４、ｐ５が入力される。即ち、選択信号ｐｉ（ｉは５（ｋ）以下の自然数）が入力されるトランジスタの個数には、２（ｉ−１）の重み付けがされている。また、入力側トランジスタ群ＴＩＡの１個のトランジスタのゲートには、電圧ＳＥＬＡが入力される。仮に電圧ＳＥＬＡが入力されるトランジスタが無いとすると、ｐ１〜ｐ５が全てＳＥＬＡのときＶＯＡ＝ＳＥＬＡとなり、ｐ１〜ｐ５が全てＳＥＬＢのときＶＯＡ＝ＳＥＬＢとなる。この場合、ＳＥＬＡとＳＥＬＢを含めて３２種類の電圧を出力することになり、ＳＥＬＡとＳＥＬＢの間を３１分割したことになってしまう。電圧ＳＥＬＡが入力されるトランジスタを設ければ、ｐ１〜ｐ５が全てＳＥＬＡのときＶＯＡ＝ＳＥＬＡとなり、ｐ１〜ｐ５が全てＳＥＬＢのときＶＯＡ＝ＳＥＬＢ−（１／３２）・（ＳＥＬＢ−ＳＥＬＡ）となる。即ち、ｐ１〜ｐ５が全てＳＥＬＢでもＶＯＡ＝ＳＥＬＢを出力せず、ＳＥＬＡとＳＥＬＢの間を３２分割できる。
【００５３】
また、差動トランジスタ対にリファレンス電流を供給するリファレンス電流供給部ＴＲＮ及びＴＲＰには、それぞれトランジスタＴＮ１〜ＴＮ６とトランジスタＴＰ１〜ＴＰ６が備えられている。トランジスタＴＮ１〜ＴＮ６とトランジスタＴＰ１〜ＴＰ６は、リファレンス電圧ＶＢＮまたはＶＢＰを受けてリファレンス電流を差動トランジスタ対に供給する。トランジスタＴＮ１：ＴＮ３：ＴＮ５、ＴＮ２：ＴＮ４：ＴＮ６のゲートサイズ（Ｗ／ＬのＷ）は１：４：５に設定されている。即ち、制御信号ＩＮ１、ＩＮ２、ＩＮ２がＬレベルになるとトランジスタＴＮ２、ＴＮ４、ＴＮ６がオフになり、リファレンス電流が全てオフされる。その結果、第１出力回路の出力はオフ状態となる。制御信号ＩＮ１がＨレベルになるとトランジスタＴＮ２がオンになり、リファレンス電流の１／１０がオンされる。制御信号ＩＮ２がＨレベルになるとトランジスタＴＮ４がオンになり、リファレンス電流の４／１０がオンされる。また、制御信号ＩＮ３がＨレベルになるとトランジスタＴＮ６がオンになり、リファレンス電流の５／１０がオンされる。このように、制御信号ＩＮ１〜ＩＮ３のオン／オフを制御することにより、リファレンス電流を調整することができる。Ｐチャネル側のトランジスタＴＰ１〜ＴＰ６と、制御信号ＩＰ１〜ＩＰ３についても同様の関係がある。
【００５４】
このように、トランジスタの個数に、下位ビットデータＤ１〜Ｄ５の中の上位側に行くほど大きい２（ｉ−１）の重み付け（２ｉに比例した重み付け）がされていることにより、階調データの下位５ビットデータに対応した出力電圧が出力される。また、本実施形態では、第１出力回路の出力をオフ状態にしたり、あるいは、出力電流を調整することができる。
【００５５】
６．第２出力回路
図１０に、第２出力回路ＡＭ２の詳細な構成例を示す。第２出力回路ＡＭ２は第１の差動部と第２の差動部で構成される差動部と、出力部と、を含む。
【００５６】
第１の差動部は、Ｎ型のＣＭＯＳトランジスタＴＮ１９、ＴＮ２１〜ＴＮ２６と、Ｐ型のＣＭＯＳトランジスタＴＰ２１、ＴＰ２２を有する。トランジスタＴＮ１９、ＴＮ２１、ＴＮ２２、ＴＰ２１、ＴＰ２２は差動対を構成しており、トランジスタＴＮ２４、ＴＮ２６はリファレンス電圧ＶＢＮを受けてリファレンス電流を差動対に供給する。トランジスタＴＮ２４、ＴＮ２６のゲートサイズ（Ｗ／ＬのＷ）は１：１に設定されている。即ち、制御信号ＱＣｂ，ＲＣｂがＬレベルになるとトランジスタＴＮ２３、ＴＮ２５がオフになり、リファレンス電流が全てオフされる。したがって、第２出力回路の出力はオフ状態となる。制御信号ＱＣｂがＨレベルになるとトランジスタＴＮ２３がオンになり、リファレンス電流の１／２がオンされる。
【００５７】
第２の差動部は、Ｎ型のＣＭＯＳトランジスタＴＮ２７、ＴＮ２８と、Ｐ型のＣＭＯＳトランジスタＴＰ２０、ＴＰ２３〜ＴＰ２８を有する。トランジスタＴＮ２７、ＴＮ２８、ＴＰ２０、ＴＰ２７、ＴＰ２８は差動対を構成しており、トランジスタＴＰ２３、ＴＰ２５はリファレンス電圧ＶＢＰを受けてリファレンス電流を差動対に供給する。トランジスタＴＰ２３、ＴＰ２５のゲートサイズ（Ｗ／ＬのＷ）は１：１に設定されている。また、制御信号ＸＱＣｂ、ＸＲＣｂは制御信号ＱＣｂ、ＲＣｂの論理レベルを反転した信号である。即ち、制御信号ＱＣｂ、ＲＣｂがＬレベルになるとトランジスタＴＰ２４、ＴＰ２６がオフになり、リファレンス電流が全てオフされる。したがって、第２出力回路の出力はオフ状態となる。制御信号ＱＣｂがＨレベルになるとトランジスタＴＰ２４がオンになり、リファレンス電流の１／２がオンされる。
【００５８】
例えば正転アンプとして構成する場合、差動部の非反転入力ノードＰＩＢ１に入力電圧ｐ５を供給し、差動部の非反転入力ノードＰＩＢ２に入力電圧ｐ４を供給する。また、抵抗回路等により出力ノードＱＢの電圧を反転入力ノードＮＩＢにフィードバックする。
【００５９】
出力部は、Ｎ型のＣＭＯＳトランジスタＴＮ２９、ＴＮ３０と、Ｐ型のＣＭＯＳトランジスタＴＰ２９、ＴＰ３０を有する。トランジスタＴＰ３０、ＴＮ３０は、それぞれ第１の差動部、第２の差動部の出力を受けて、出力ノードＱＢに出力電圧を出力する。制御信号ＱＣｂがＨレベルになるとトランジスタＴＰ２９、ＴＮ２９がオンになり、トランジスタＴＰ３０、ＴＮ３０オフになり、出力ノードＱＢがハイインピーダンス状態に設定される。
【００６０】
なお、第１出力回路ＡＭ１と第２出力回路ＡＭ２は、差動対や出力のトランジスタのサイズ（Ｗ／Ｌ）が異なっている。即ち、それぞれ必要な駆動力や電圧精度が得られるようにトランジスタのサイズが設計されている。
【００６１】
以上の実施形態によれば、図５で説明したように、第２出力回路ＡＭ２は、下位ビットデータＤ１〜Ｄ５（下位ｋ＝５ビットのデータ）を、第２出力電圧Ｑ２として出力する。
【００６２】
このようにすれば、図５で説明したように、基準電圧ＳＥＬＡ、ＳＥＬＢの間の第２出力電圧を出力できる。
【００６３】
７．出力回路ＯＵＴの出力電圧の分布
図１２に、本実施形態と比較例における出力回路ＯＵＴの出力電圧の分布を示す。図１２に示すように、比較例においては、第２出力回路ＡＭ２は、不感帯において出力電圧Ｑ２を高インピーダンス状態に設定し、その後は第１出力回路ＡＭ１により目的の階調電位をデータ線に出力する。このような回路を複数用いて表示駆動を行ったところ、図１２に示すように１出力回路ごとに出力電圧がばらつき、１出力回路ごとに駆動される表示単位ごとに輝度差が表れて表示品位が低下してしまう。
【００６４】
高精度の第１出力回路ＡＭ１は、ばらつきを小さくするために、面積の大きい、即ち、トランジスタ長が長いトランジスタで構成されている。しかし、高駆動の第２出力回路ＡＭ２は、ばらつきを小さくするよりも、動作スピードを上げることを重視しているために、トランジスタ長を短くしている。その結果、高駆動の第２出力回路ＡＭ２は、入力と出力の電位が近づくと不感帯によりハイインピーダンスになるように設計されているが、この不感帯の幅がばらつき、図１２に示すように出力電圧のばらつきが生じた。その結果、表示に影響を及ぼしていた。
【００６５】
そこで、本実施形態においては、第２出力回路ＡＭ２による所望の電圧値への到達タイミング前に、第２出力回路ＡＭ２の出力をオフ状態とするように制御を行った。その結果、図１２に実線で示すように、出力電圧のばらつきを抑えることができた。
【００６６】
８．駆動方式
次に、本実施形態における駆動方式について詳しく説明する。本実施形態では、図９及び図１０に示すように、第１出力回路ＡＭ１と第２出力回路ＡＭ２のリファレンス電流供給部にスイッチ回路を設け、オン／オフ制御を行えるように構成した。
本実施形態では、１つの出力回路ＯＵＴ１は、１水平期間内に、１８ライン分のデータを書き込む１８マルチ方式の書き込み方式を採用している。このような書込み方式では、図１１に示すようにＳＥＬ信号がＨレベルに立ち上がると、期間Ｔ１後に第２出力回路ＡＭ２の出力と第１出力回路ＡＭ１の出力をオン状態とする。したがって、第１出力回路ＡＭ１の出力をオン状態にしてから、第２出力回路ＡＭ２の出力電圧が、所望の電圧値（例えば、不感帯の下端または上端の電圧値）に到達するタイミングの前までの期間（第１期間Ｔ３）においは、第２出力回路ＡＭ２と第１出力回路ＡＭ１により、データ線への電圧の出力が行われる。
【００６７】
そして、本実施形態においては、第１期間Ｔ３が経過すると、第２出力回路ＡＭ２の出力をオフ状態とし、その後の第２期間Ｔ４においては第１出力回路ＡＭ１のみにより、データ線への電圧の出力が行われる。
【００６８】
このように構成することで、第２出力回路ＡＭ２の不感帯にばらつきがある場合であっても、第２期間Ｔ４においては、第２出力回路ＡＭ２の出力をオフ状態にして、第１出力回路ＡＭ１のみにより電圧の出力を行うので、出力回路ＯＵＴの出力電圧は、第２出力回路ＡＭ２における不感帯のばらつきの影響を受けることがない。
【００６９】
その結果、出力回路ＯＵＴの出力は、図１２に実線で示すように、ばらつくことがなく、出力回路ＯＵＴにより表示される表示単位に輝度差が発生することを抑えることができる。
【００７０】
なお、本実施形態では、ＳＥＬ信号が非アクティブになる期間においても、第２出力回路ＡＭ２の出力をオフ状態としている。これにより、消費電力を低減させることができる。また、ＳＥＬ信号が非アクティブになった後、一定期間においては、第１出力回路ＡＭ１の出力をオフ状態としている。これにより、消費電力をより一層低減させることができる。
【００７１】
９．電気光学装置
図１４に、本実施形態の駆動回路が適用された電気光学装置の構成例を示す。図１４の電気光学装置は、電気光学パネル２０、駆動回路３０、表示コントローラー３８、電源回路１００を含む。
【００７２】
なお以下では、電気光学装置が液晶表示装置である場合を例に説明するが、本実施形態はこれに限定されない。本実施形態の電気光学装置として、液晶表示装置の他にも、例えば電子ペーパー装置（例えば電気泳動を利用した電子ペーパー装置）、ＥＬ（Electro-Luminescence）表示装置等が想定される。
【００７３】
電気光学パネル２０は、液晶表示（LCD: Liquid Crystal Display）パネルにより構成される。電気光学パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列され、それぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列され、それぞれＹ方向に伸びるデータ線（ソース線）ＳＬ１〜ＳＬＮ（Ｎは２以上の自然数）と、が配置されている。Ｙ方向は、Ｘ方向に直交する方向である。また、ゲート線ＧＬｍ（ｍはＭ以下の自然数）とデータ線ＳＬｎ（ｎはＮ以下の自然数）との交差位置に対応して、画素領域（画素）が設けられ、その画素領域にトランジスタＴＲｍｎが配置されている。
【００７４】
トランジスタＴＲｍｎのゲートは、ゲート線ＧＬｍに接続されている。トランジスタＴＲｍｎのソースは、データ線ＳＬｎに接続されている。トランジスタＴＲｍｎのドレインは、画素電極ＰＥｍｎに接続されている。画素電極ＰＥｍｎと、これに対向する対向電極ＣＥｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）ＬＣｍｎが形成される。画素電極ＰＥｍｎと対向電極ＣＥｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極ＣＥｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００７５】
駆動回路３０は、電気光学パネル２０のゲート線ＧＬ１〜ＧＬＭ及びデータ線ＳＬ１〜ＳＬＮを駆動する。具体的には駆動回路３０は、データドライバー３１、ゲートドライバー３２を含む。
【００７６】
データドライバー３１は、（ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて、電気光学パネル２０のデータ線ＳＬ１〜ＳＬＮを駆動する。ゲートドライバー３２は、各垂直走査期間において、電気光学パネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。
【００７７】
電源回路１００は、データ線ＳＬ１〜ＳＬＮの駆動に必要な電圧を生成し、これらをデータドライバー３１に対して供給する。電源回路１００は、例えばデータドライバー３１のデータ線ＳＬ１〜ＳＬＮの駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバー３１のロジック部の電圧を生成する。また電源回路１００は、ゲート線ＧＬ１〜ＧＬＭの走査に必要な電圧を生成し、これをゲートドライバー３２に対して供給する。また、電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。
【００７８】
表示コントローラー３８は、図示しない中央処理装置（CPU: Central Processing Unit）等のホストにより設定された内容に従って、データドライバー３１、ゲートドライバー３２、電源回路１００を制御する。例えば、表示コントローラー３８は、データドライバー３１及びゲートドライバー３２に対し、動作モードの設定や、内部で生成した垂直同期信号や水平同期信号の供給を行う。また、表示コントローラー３８（又はホスト）は、階調データをデータドライバー３１に供給する。
【００７９】
図１４に、図１３のゲートドライバー３２の詳細な構成例を示す。ゲートドライバー３２は、シフトレジスター４０、レベルシフター４２、出力バッファー４４を含む。
【００８０】
シフトレジスター４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスター４０は、クロック信号ＣＰＶ（水平同期信号）に同期してスタートパルス信号ＳＴＶ（垂直同期信号）をフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。レベルシフター４２は、シフトレジスター４０からの電圧のレベルを、電気光学パネル２０の動作電圧のレベルにシフトする。出力バッファー４４は、レベルシフター４２によってシフトされた走査電圧をバッファーリングしてゲート線に出力し、ゲート線を駆動する。
【００８１】
図１５に、図１３のデータドライバー３１の詳細な構成例を示す。データドライバー３１は、シフトレジスター５０、ラインラッチ５２、５４、基準電圧生成回路５６（狭義には階調電圧発生回路）、ＤＡＣ５８（Digital-to-Analog Converter）、データ線駆動回路６０を含む。
【００８２】
シフトレジスター５０は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。そして、クロック信号ＣＬＫに同期して、隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。ラインラッチ５２には、画像データＤＩＯ（階調データ）が入力される。ラインラッチ５２は、ＤＩＯをＥＩＯに同期してラッチする。ラインラッチ５４は、水平同期信号ＬＰに同期して、ラインラッチ５２でラッチされた１水平走査単位の画像データをラッチする。ＣＬＫ、ＥＩＯ、ＤＩＯ、ＬＰは、例えば表示コントローラー３８から入力される。
【００８３】
ＤＡＣ５８は、デジタルの画像データに基づいて、各データ線に供給すべきアナログの階調電圧を生成する。具体的には、ＤＡＣ５８は、ラインラッチ５４からの１水平走査単位の画像データと、基準電圧生成回路５６からの複数の基準電圧（複数の階調電圧）の中から、ラインラッチ５４からの画像データに対応する基準電圧を選択する。データ線駆動回路６０は、ＤＡＣ５８からの階調電圧をバッファーリング（広義にはインピーダンス変換）し、そのバッファーリングした電圧をデータ線ＳＬ１〜ＳＬＮに出力する。
【００８４】
なお、図１５のデータドライバー３１において、ラインラッチ５４は、図１のデータラッチＤＬＡＴ１〜ＤＬＡＴＮに対応し、基準電圧生成回路５６は、図１の基準電圧生成回路５６に対応し、ＤＡＣ５８は、図１の電圧選択回路ＤＥＣ１〜ＤＥＣＮ及び第２の電圧選択回路ＯＣＢ１〜ＯＣＢＮに対応し、データ線駆動回路６０は、図１の出力回路ＯＵＴ１〜ＯＵＴＮに対応する。
【００８５】
ここで、本実施形態では、１つの出力回路により複数のデータ線を時分割に駆動するマルチプレクス駆動や、所定期間毎に画素電極と対向電極の極性を反転する極性反転駆動を行ってもよい。例えばマルチプレクス駆動を行う場合には、ラインラッチ５４とＤＡＣ５８の間に多重化回路を挿入すればよい。
【００８６】
１０．電子機器
図１６に、本実施形態の電気光学装置が適用された電子機器の構成例として、プロジェクターの構成例を示す。なお、本実施形態の電子機器として、プロジェクターの他に、例えばテレビ受像器、カーナビゲーション、携帯電話端末、携帯情報端末、パーソナルコンピューター等が想定される。
【００８７】
プロジェクターは、表示情報出力源７１０、表示情報処理回路７２０、ドライバー７３０（駆動回路）、液晶表示パネル７４０（広義には電気光学パネル）、クロック発生回路７５０、電源回路７６０を含む。
【００８８】
表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバー７３０は、ゲートドライバー（走査ドライバー）及びデータドライバー（ソースドライバー）を含み、液晶表示パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【００８９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また駆動回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【００９０】
１１．変形例
本実施形態では、図１１に示すように、ＳＥＬ信号がＨレベルに立ち上がってから、第２出力回路ＡＭ２の出力がオン状態となるまでの期間Ｔ１の間隔は、電気光学装置の表示状態等に応じて適宜変更することが可能である。
【００９１】
また、図１１に示すように、ＳＥＬ信号がＬレベルに立ち下がってから、第１出力回路ＡＭ１の出力がオフ状態となるまでの期間Ｔ２の間隔についても、電気光学装置の表示状態等に応じて適宜変更することが可能である。
【００９２】
本実施形態では、第１期間の経過後に第２出力回路ＡＭ２の出力をオフ状態とし、期間Ｔ２の経過後に第１出力回路ＡＭ１の出力をオフ状態とするので、消費電力を低減することができる。但し、これらの出力は、完全にオフ状態としなくてもよく、図９及び図１０に示したリファレンス電流供給部を電流低減部として機能させ、出力電流を低減させるようにしてもよい。
【００９３】
１２．応用例
次に、本発明の応用例に係る電気光学装置１を適用した電子機器について説明する。電気光学装置１は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
【００９４】
図１７は、ヘッドマウント・ディスプレイの外観を示す図であり、図１８は、その光学的な構成を示す図である。
まず、図１７に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１８に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
電気光学装置１Ｌの画像表示面は、図１８において左側となるように配置している。これによって電気光学装置１Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対の右側となるように配置している。これによって電気光学装置１Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【００９５】
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、電気光学装置１Ｌ、１Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
【００９６】
なお、電気光学装置１については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
【符号の説明】
【００９７】
２０…電気光学パネル、３０…駆動回路、３１…データドライバー、３２…ゲートドライバー、３８…表示コントローラー、４０…シフトレジスター、４２…レベルシフター、４４…出力バッファー、５０…シフトレジスター、５２…ラインラッチ、５４…ラインラッチ、５６…基準電圧生成回路、６０…データ線駆動回路、１００…電源回路、２１０…デコーダー、２２０…レベルシフター、２３０…セレクター、７１０…表示情報出力源、７２０…表示情報処理回路、７３０…ドライバー、７４０…液晶表示パネル、７５０…クロック発生回路、７６０…電源回路、ＡＭ１…第１出力回路、ＡＭ２…第２出力回路、ＣＥｍｎ…対向電極、ＣＬＫ…クロック信号、ＣＰＶ…クロック信号、Ｄ１〜Ｄ１２…階調データ、ＤＥＣ１…電圧選択回路、ＤＦＡ…差動部、ＤＦＢ１，ＤＦＢ２…差動部、ＤＩＯ…画像データ、ＤＬＡＴ１…データラッチ、ＤＲＡ…駆動部、ＤＲＢ…駆動部、ＤＺ１〜ＤＺ４…不感帯、ＥＩＯ…イネーブル入出力信号、ＧＬ１〜ＧＬＭ…ゲート線、ＩＮ１…インバーター、ＬＰ…水平同期信号、ＯＣＢ１…電圧選択回路、ＯＵＴ１…出力回路、ＰＥｍｎ…画素電極、Ｑ１…第１出力電圧、Ｑ２…第２出力電圧、ＳＡ１，ＳＢ１…スイッチ回路、ＳＥＬＡ…低電位側電圧、ＳＥＬＢ…高電位側電圧、ＳＬ１-ＳＬＮ…データ線、ＳＴＶ…スタートパルス信号、ＴＦＡ…帰還側トランジスタ群、ＴＦＢ１，ＴＦＢ２…帰還側トランジスタ群、ＴＩＡ…入力側トランジスタ群、ＴＩＢ１，ＴＩＢ２…入力側トランジスタ群、ＴＲｍｎ…トランジスタ、ＶＤＤ…電源電圧、ＶＤＤＨ…高電位側電源電圧、ＶＳＥＬ１〜ＶＳＥＬ３２…電圧選択部、ＶＳＳＨ…低電位側電源電圧、Ｖｃｏｍ…対向電極電圧、ｐ１〜ｐ４…選択電圧。
【図１】
2017111236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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