(57)【要約】【課題】磁気トンネル接合の抵抗値の電圧依存性を利用したデータ読み出し動作において十分な動作マージンを実現する磁気トンネル接合素子を提供する。【解決手段】磁気トンネル接合素子は、第１の磁化自由層と第１の方向に磁化が向いた第１の磁化固定層とを含む第１の磁気トンネル接合と、スペーサを挟んで第１の磁化自由層に結合された第２の磁化自由層と第１の方向と反対の第２の方向に磁化が向いた第２の磁化固定層とを含む第２の磁気トンネル接合とを含み、第１の磁化自由層の磁化方向は第１の方向又は第２の方向のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能であり、第２の磁化自由層の磁化の反転し易さが第１の磁化自由層の磁化方向に応じて異なる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の磁化自由層と第１の方向に磁化が向いた第１の磁化固定層とを含む第１の磁気トンネル接合と、
スペーサを挟んで前記第１の磁化自由層に磁気的に結合された第２の磁化自由層と前記第１の方向と反対の第２の方向に磁化が向いた第２の磁化固定層とを含む第２の磁気トンネル接合と、
を含み、前記第１の磁化自由層の磁化方向は前記第１の方向又は前記第２の方向のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能であり、前記第２の磁化自由層の磁化の反転し易さが前記第１の磁化自由層の磁化方向に応じて異なる磁気トンネル接合素子。
【請求項２】
前記第２の磁化自由層の磁化を反転させる印加電圧又は印加磁界の大きさが前記第１の磁化自由層の磁化方向に応じて異なる請求項１記載の磁気トンネル接合素子。
【請求項３】
印加電圧又は印加磁界がゼロの状態においては、前記第１の磁化自由層の磁化方向に関わらず、前記第２の磁化自由層の磁化方向が常に前記第２の方向に向くように、前記第２の磁化自由層の保磁力が設定されている請求項１又は２記載の磁気トンネル接合素子。
【請求項４】
前記第１の磁化自由層の磁化方向が前記第１の方向の場合、第１の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向であり、且つ、前記第１の電圧より大きい第２の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第１の方向であり、前記第１の磁化自由層の磁化方向が前記第２の方向の場合、前記第１の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向であり、且つ、前記第２の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向である請求項１乃至３いずれか一項記載の磁気トンネル接合素子。
【請求項５】
前記第１の磁気トンネル接合、前記スペーサ、及び前記第２の磁気トンネル接合の合計の抵抗値は、前記第１の磁化自由層の磁化方向が前記第１の方向の場合に印加電圧の増加に伴い増加する電圧位置が存在し、前記第１の磁化自由層の磁化方向が前記第２の方向の場合に印加電圧の増加に伴い単調に減少する請求項１乃至４いずれか一項記載の磁気トンネル接合素子。
【請求項６】
前記第１の磁化自由層の磁化方向の反転による前記第１の磁気トンネル接合の抵抗値の変化量は、前記第２の磁化自由層の磁化方向の反転による前記第２の磁気トンネル接合の抵抗値の変化量よりも小さい請求項１乃至５いずれか一項記載の磁気トンネル接合素子。
【請求項７】
前記スペーサの膜厚は１ｎｍ以上且つ１０ｎｍ以下である請求項１乃至６いずれか一項記載の磁気トンネル接合素子。
【請求項８】
磁気トンネル接合素子と、
前記磁気トンネル接合素子の両端電圧が異なる２つの条件間で前記磁気トンネル接合素子の抵抗値に応じた電気変量を比較し、前記電気変量の比較結果に応じて前記磁気トンネル接合素子の記憶データの判定値を出力する回路と
を含み、前記磁気トンネル接合素子は、
第１の磁化自由層と第１の方向に磁化が向いた第１の磁化固定層とを含む第１の磁気トンネル接合と、
スペーサを挟んで前記第１の磁化自由層に磁気的に結合された第２の磁化自由層と前記第１の方向と反対の第２の方向に磁化が向いた第２の磁化固定層とを含む第２の磁気トンネル接合と、
を含み、前記第１の磁化自由層の磁化方向は前記第１の方向又は前記第２の方向のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能であり、前記第２の磁化自由層の磁化の反転し易さが前記第１の磁化自由層の磁化方向に応じて異なる半導体記憶装置。
【請求項９】
前記第２の磁化自由層の磁化が反転する前記磁気トンネル接合素子への印加電圧の大きさが前記第１の磁化自由層の磁化方向に応じて異なる請求項８記載の半導体記憶装置。
【請求項１０】
前記磁気トンネル接合素子への印加電圧がゼロの状態においては、前記第１の磁化自由層の磁化方向に関わらず、前記第２の磁化固定層からの磁界により前記第２の磁化自由層の磁化方向が常に前記第２の方向に向くように、前記第２の磁化自由層の保磁力が設定されている請求項８又は９記載の半導体記憶装置。
【請求項１１】
前記第１の磁化自由層の磁化方向が前記第１の方向の場合、前記磁気トンネル接合素子に第１の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向であり、且つ、前記第１の電圧より大きい第２の電圧を前記磁気トンネル接合素子に印加したときに前記第２の磁化自由層の磁化方向は前記第１の方向であり、前記第１の磁化自由層の磁化方向が前記第２の方向の場合、前記磁気トンネル接合素子に前記第１の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向であり、且つ、前記磁気トンネル接合素子に前記第２の電圧を印加したときに前記第２の磁化自由層の磁化方向は前記第２の方向である請求項８乃至１０いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、磁気トンネル接合素子及び半導体記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗変化メモリ（Magnetoresistive Random Access Memory：以下ＭＲＡＭ）では、各メモリ素子において、トンネル絶縁膜の上下に強磁性金属電極が配置されている。これら強磁性金属電極の相対的な磁化の向きに応じて、磁気トンネル接合（Magnetic Tunnel Junction：以下ＭＴＪ）のトンネル抵抗を変化させることにより、データを記録する。２つの強磁性金属電極のうちの一方は、磁化の方向が固定された磁化固定層（Pinned Layer）であり、他方は磁化の方向が反転可能な磁化自由層（Free Layer）である。ＭＴＪは、磁化固定層の磁化の向きと磁化自由層の磁化の向きとが平行状態（Parallel State）の場合は低抵抗値を示し、反平行状態（Antiparallel State）の場合は高抵抗値を示す。
【０００３】
磁化自由層の磁化の向きは、配線に電流を流すことで誘導される磁場を用いて反転させることができる。この場合、磁化の反転に必要な書き込み電流の量は、磁化自由層の体積に反比例するため、メモリ素子を微細化することが容易ではない。それに対して、スピン偏極した電子のトルク（Spin-Transfer Torque：ＳＴＴ）により磁化自由層の磁化を反転できることが知られている。この場合、書き換えに必要な電流の量がＭＴＪの磁化自由層の体積に比例するために、素子の微細化に伴い書き換えに必要な電流量も減少する。したがって、スピン注入磁化反転方式を用いることで、微細化が可能な不揮発性メモリとしてＭＲＡＭの実用可能性が高まっている。
【０００４】
ＭＲＡＭが抱える課題として、ＭＴＪの低抵抗状態"０"と高抵抗状態"１"との間の抵抗変化量(Magnetoresistance Ratio：以下ＭＲ比)が低いことがあげられる。この課題を解決するための技術として、トンネル絶縁膜にＭｇＯを用い強磁性金属電極にＣｏＦｅＢを用いたＣｏＦｅＢ/ＭｇＯ/ＣｏＦｅＢ構造が、比較的高いＭＲ比を示すことが知られている（例えば特許文献１、２参照）。また、ＭｇＯとＣｏＦｅＢの界面で誘起される界面垂直磁気異方性を利用することで、従来は面内磁化型ＭＴＪであったＣｏＦｅＢ/ＭｇＯ/ＣｏＦｅＢを、垂直磁化型ＭＴＪとして利用できることが知られている（例えば非特許文献１参照）。垂直磁化型ＭＴＪは面内磁化型ＭＴＪに比べてスピン注入磁化反転の効率が良く、ＭＲＡＭを作製した場合には、同等の熱安定性を実現しながらも、より低い書き換え電流での素子の情報書き換えが実現できると期待されている。現在、ＣｏＦｅＢ/ＭｇＯ/ＣｏＦｅＢ構造による界面垂直ＭＴＪを利用した、スピン注入磁化反転方式のＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）の研究開発が活発に行われている（例えば非特許文献２参照）。
【０００５】
前述のようにＳＴＴ−ＭＲＡＭでは、書き換え電流量の観点から、ＭＴＪを微細化することが可能である。しかし一方で、ＭＴＪを微細化すると素子面積の相対的なばらつき（素子面積のばらつき量を素子面積の平均値で規格化した値）が増加し、結果として素子抵抗の相対的なばらつき（素子抵抗のばらつき量を素子抵抗の平均値で規格化した値）も増加する。前述のＭｇＯ/ＣｏＦｅＢ界面の垂直磁気異方性を利用した界面垂直ＭＴＪでは、ＣｏＦｅＢの膜厚を一定量以下に抑える必要があり、その抵抗変化量は２倍（ＭＲ比で１００％）から最大でも３倍（ＭＲ比で２００％）程度である。
【０００６】
上記のような２倍や３倍という値は、他の不揮発性メモリの抵抗変化量と比較すると格段に小さい。そのため、ＭＴＪを微細化することで抵抗値の相対的なばらつきが大きくなると、規模の大きいメモリアレイにおいては"０"のメモリ素子の抵抗分布と"１"のメモリ素子の抵抗分布とが互いにオーバーラップしてしまう。その結果、誤読み出しの問題が生じる。
【０００７】
上記の問題を解決するために読み出し対象のＭＴＪそのものをリファレンスセルとして利用するセルフリファレンス回路が提案されている（例えば非特許文献３参照）。一般的なセルフリファレンス回路の動作シーケンスは、例えば以下のステップから構成される。
１）読み出し電流Ｉ１をＭＴＪに流して現れた電圧Ｖ１をキャパシタＣ１に保存する。
２）ＭＴＪに"０"を書き込む（低抵抗状態への書き込み）。
３）読み出し電流Ｉ２（＞Ｉ１）をＭＴＪに流して現れた電圧Ｖ２をキャパシタＣ２に保存する。
４）Ｃ１の電圧Ｖ１とＣ２の電圧Ｖ２とを比較し、Ｖ１＞Ｖ２であればデータ"１"を検出し、Ｖ１＜Ｖ２であればデータ"０"を検出する。
５）判定結果が"１"であればＭＴＪに"１"を書き戻す。
【０００８】
上記のセルフリファレンス回路を用いることでリファレンスセルは不要となり、素子の抵抗ばらつきが大きくても素子の状態を正しく読み出すことができる。その一方で、セルフリファレンス回路では１つの情報を読み出すために、２回の読み出し動作、及び少なくとも１回の書き込み動作又は多い場合には２回の書き込み動作が必要となり、読み出し時間が遅くなるとともに比較的大きな電力が消費される。
【０００９】
上記のセルフリファレンス回路の問題点を解決するため、読み出し時に書き込み動作が不要な非破壊セルフリファレンス回路が提案されている（例えば非特許文献４参照）。この回路ではＭＴＪの抵抗値の電圧依存性が抵抗状態（データ書き込み状態）に依存することを利用する。ＭＴＪでは一般的に、低抵抗状態における抵抗の電圧依存性が小さく、高抵抗状態における抵抗の電圧依存性が大きい。したがって、例えば以下の動作シーケンスにおいて、読み出し電流Ｉ１とＩ２との比及び分圧回路の比を適切に調整することで、２回の読み出し動作のみにより素子の状態を判別することができる。
１）読み出し電流Ｉ１をＭＴＪに流して現れた電圧Ｖ１をキャパシタＣ１に保存する。
２）Ｉ２（＞Ｉ１）をＭＴＪに流して現れた電圧を分圧して電圧Ｖ２を得る。
３）Ｖ１とＶ２とを比較し、Ｖ１＞Ｖ２であればデータ"１"を検出し、Ｖ１＜Ｖ２であればデータ"０"を検出する。
【００１０】
上記の非破壊セルフリファレンス回路では、読み出し時の書き込み動作が不要であり、従来のセルフリファレンス回路に比べて高速かつ低消費電力な読み出し動作が可能となる。その一方で、"０"の書き込み状態と"１"の書き込み状態とで抵抗の電圧依存性が異なる点を利用して読み出しを行うために、動作マージンが小さい。その結果、読み出し電流の比と分圧回路の比とを精度良く制御しないと、適切なデータ読み出し動作を実現できないという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第ＷＯ２００５０８８７４５号パンフレット
【特許文献２】特開２００６−８０１１６号公報
【特許文献３】国際公開第ＷＯ２０１０１３７６７９号パンフレット
【非特許文献】
【００１２】
【非特許文献１】S. Ikeda, 他９名, "A perpendicular-anisotropy CoFeB-MgO magnetic tunnel junction," Nature Materials, Vol. 9, September 2010, pp 721-724
【非特許文献２】D. C. Worledge, 他９名, "Spin torque switching of perpendicular Ta|CoFeB|MgO-based magnetic tunnel junctions," Applied Physics Letters 98 022501(2011)
【非特許文献３】Gitae Jeong, 他６名, "A 0.24μm 2.0V 1T1MTJ 16kb NV Magnetoresistance RAM with Self Reference Sensing," 2003 IEEE International Solid-State Circuits Conference, Session 16, Paper 16.2
【非特許文献４】Y Chen, その他５名, "A Nondestructive Self-Reference Scheme for Spin-Transfer Torque Random Access Memory (STT-RAM)," DATE '10 Proceedings of the Conference on Design, Automation and Test in Europe, pp 148-153
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以上を鑑みると、ＭＴＪの抵抗値の電圧依存性を利用したデータ読み出し動作において十分な動作マージンを実現するＭＴＪ素子及び半導体記憶装置が望まれる。
【課題を解決するための手段】
【００１４】
磁気トンネル接合素子は、第１の磁化自由層と第１の方向に磁化が向いた第１の磁化固定層とを含む第１の磁気トンネル接合と、スペーサを挟んで前記第１の磁化自由層に磁気的に結合された第２の磁化自由層と前記第１の方向と反対の第２の方向に磁化が向いた第２の磁化固定層とを含む第２の磁気トンネル接合とを含み、前記第１の磁化自由層の磁化方向は前記第１の方向又は前記第２の方向のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能であり、前記第２の磁化自由層の磁化の反転し易さが前記第１の磁化自由層の磁化方向に応じて異なる。
【００１５】
半導体記憶装置は、磁気トンネル接合素子と、前記磁気トンネル接合素子の両端電圧が異なる２つの条件間で前記磁気トンネル接合素子の抵抗値に応じた電気変量を比較し、前記電気変量の比較結果に応じて前記磁気トンネル接合素子の記憶データの判定値を出力する回路とを含み、前記磁気トンネル接合素子は、１の磁化自由層と第１の方向に磁化が向いた第１の磁化固定層とを含む第１の磁気トンネル接合と、スペーサを挟んで前記第１の磁化自由層に磁気的に結合された第２の磁化自由層と前記第１の方向と反対の第２の方向に磁化が向いた第２の磁化固定層とを含む第２の磁気トンネル接合とを含み、前記第１の磁化自由層の磁化方向は前記第１の方向又は前記第２の方向のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能であり、前記第２の磁化自由層の磁化の反転し易さが前記第１の磁化自由層の磁化方向に応じて異なる。
【発明の効果】
【００１６】
少なくとも１つの実施例によれば、ＭＴＪの抵抗値の電圧依存性を利用したデータ読み出し動作において十分な動作マージンを実現するＭＴＪ素子及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】磁気トンネル接合の基本的な構成及び動作を示す図である。
【図２】磁気トンネル接合素子の実施例の構成の一例を示す図である。
【図３】図２に示すＭＴＪ素子の動作の一例を示す図である。
【図４】ＭＴＪ素子の電圧対抵抗特性の一例を示す図である。
【図５】第１のＭＴＪの電圧対抵抗特性と第２のＭＴＪの電圧対抵抗特性とを別々に示す図である。
【図６】試作したＭＴＪ素子の電圧対抵抗特性及び読み出し電圧の一例を示す図である。
【図７】ＭＴＪ素子の読み出し動作時の抵抗値差分の一例を示す図である。
【図８】ＭＴＪ素子の読み出し回路の構成の一例を示す図である。
【図９】半導体記憶装置の構成の一例を示す図である。
【図１０】試作したＭＴＪ素子の構成を示す図である。
【図１１】試作したＭＴＪ素子の磁界対抵抗特性を示す図である。
【図１２】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１３】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１４】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１５】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１６】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１７】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１８】ＭＴＪ素子を製造する工程の一例を示す図である。
【図１９】ＭＴＪ素子を製造する工程の一例を示す図である。
【図２０】磁化固定層の構成の一例を示す図である。
【図２１】磁化自由層の構成の一例を示す図である。
【図２２】磁化自由層の構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお以下の図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１９】
図１は、磁気トンネル接合の基本的な構成及び動作を示す図である。図１（ａ）及び（ｂ）に示す磁気トンネル接合（ＭＴＪ）は、磁化自由層１０、トンネル絶縁膜１１、及び磁化固定層１２を含む。図１（ａ）及び（ｂ）に示すＭＴＪは、垂直磁化型ＭＴＪであり、各層の面に平行な方向ではなく各層の面に垂直な方向（即ち層の厚さ方向）に磁化方向が向いている。
【００２０】
図１（ａ）に示す状態では、磁化自由層１０の磁化方向が層内の矢印で示すように上を向いており、磁化固定層１２の磁化方向が層内の矢印で示すように上を向いている。このように磁化自由層１０の磁化方向と磁化固定層１２の磁化方向とが平行状態（同一の方向を向いている状態）において、ＭＴＪは低抵抗値を示す低抵抗状態となる。図１（ｂ）に示す状態では、磁化自由層１０の磁化方向が層内の矢印で示すように下を向いており、磁化固定層１２の磁化方向が層内の矢印で示すように上を向いている。このように磁化自由層１０の磁化方向と磁化固定層１２の磁化方向とが反平行状態（反対の方向を向いている状態）において、ＭＴＪは高抵抗値を示す高抵抗状態となる。ＭＴＪを低抵抗状態又は高抵抗状態に設定することにより、ＭＴＪに情報を記憶することができる。
【００２１】
前述のように、スピン偏極した電子のトルク（ＳＴＴ）を用いたスピン注入磁化反転により、磁化自由層１０の磁化を反転できる。例えば図１（ｂ）に示される磁化方向の状態において、磁化自由層１０を正極側に接続し、磁化固定層１２を負極側に接続するように電圧を印加する。この電圧印加に伴い、磁化固定層１２側から磁化自由層１０側に電子が流れる（即ち図面上方向に向かい電子が流れる）。磁化固定層１２の磁化方向と逆方向のスピンを有する電子が磁化固定層１２を通過する確率が低い一方で、磁化固定層１２の磁化方向と同方向のスピンを有する電子は高確率で磁化固定層１２を通過し、磁化自由層１０に到達する。この磁化固定層１２の磁化方向と同方向のスピンを有する電子の影響により、磁化自由層１０の磁化方向は反転され、磁化固定層１２の磁化方向と同一の向きの磁化を有する状態（図１（ａ）に示す状態）に磁化自由層１０が設定される。
【００２２】
また図１（ａ）に示される磁化方向の状態において、磁化固定層１２を正極側に接続し、磁化自由層１０を負極側に接続するように電圧を印加する。この電圧印加に伴い、磁化自由層１０側から磁化固定層１２側に電子が流れる（即ち図面下方向に向かい電子が流れる）。磁化固定層１２の磁化方向と同方向のスピンを有する電子は磁化固定層１２を高確率で通過する一方で、磁化固定層１２の磁化方向と逆方向のスピンを有する電子の一部は磁化固定層１２に反射されて磁化自由層１０に影響を与える。磁化固定層１２の磁化方向と逆方向のスピンを有する電子の影響により、磁化自由層１０の磁化方向は反転され、磁化固定層１２の磁化方向と反対向きの磁化を有する状態（図１（ｂ）に示す状態）に磁化自由層１０が設定される。
【００２３】
図２は、磁気トンネル接合素子の実施例の構成の一例を示す図である。図２に示す磁気トンネル接合素子（ＭＴＪ素子）２０は、第１のＭＴＪ１０１と第２のＭＴＪ１０２とを含む。第１のＭＴＪ１０１は、第１の磁化自由層２３と第１の方向（図２の例では図面上向き方向）に磁化が向いた第１の磁化固定層２１とを含む。第１のＭＴＪ１０１において、第１の磁化固定層２１と第１の磁化自由層２３との間にはトンネル絶縁膜２２が設けられている。
【００２４】
第２のＭＴＪ１０２は、スペーサ２４を挟んで第１の磁化自由層２３に結合された第２の磁化自由層２５と、第１の方向と反対の第２の方向（図２の例では図面下向き方向）に磁化が向いた第２の磁化固定層２７とを含む。第２のＭＴＪ１０２において、第２の磁化自由層２５と第２の磁化固定層２７との間にはトンネル絶縁膜２６が設けられている。第２の磁化固定層２７の層内の矢印で示す第２の磁化固定層２７の磁化方向は、第１の磁化固定層２１の層内の矢印で示す第１の磁化固定層２１の磁化方向とは反対の方向を向いている。なお磁化の方向は相対的に反対向きであればよく、第１の磁化固定層２１の磁化方向が図面下向き方向を向いており、第２の磁化固定層２７の磁化方向が図面上向き方向を向いていてもよい。
【００２５】
第１のＭＴＪ１０１は、図１で説明したＭＴＪと同様に不揮発的な情報記憶が可能な素子である。即ち、第１のＭＴＪ１０１において、第１の磁化自由層２３の磁化方向は第１の方向（図面上向き方向）又は第２の方向（図面下向き方向）のうち選択的に設定されたいずれか一方の方向に不揮発的に維持可能である。具体的には、外部からＭＴＪ素子２０に電圧や磁界の印加がない状態において、第１の磁化自由層２３の磁化方向は第１の方向又は第２の方向の何れか一方に安定的に維持される。
【００２６】
第１のＭＴＪ１０１の第１の磁化自由層２３と第２のＭＴＪ１０２の第２の磁化自由層２５とはスペーサ２４を介して磁気的に結合されており、スペーサ２４を介して互いに隣接している。従って、第１の磁化自由層２３の磁化の方向に応じて、第１の磁化自由層２３から第２の磁化自由層２５に影響を与える漏洩磁界の方向が異なることになる。その結果、第１の磁化固定層２１、第１の磁化自由層２３、及び第２の磁化固定層２７が全体として第２の磁化自由層２５に与える漏洩磁界の大きさが、第１の磁化自由層２３の磁化の方向に応じて異なることになる。
【００２７】
上記の構成により、第２のＭＴＪ１０２において、第２の磁化自由層２５の磁化の反転し易さは、第１の磁化自由層２３の磁化方向に応じて異なる。具体的には、ＭＴＪ素子２０に電圧又は磁界を印加したときに、第２の磁化自由層２５の磁化が反転する印加電圧又は印加磁界の大きさが、第１の磁化自由層２３の磁化方向に応じて異なる。なお第２の磁化自由層２５の保磁力は、第１の磁化自由層２３の保磁力に比較して十分に小さくてよい。具体的には、印加電圧又は印加磁界がゼロの状態においては、第１の磁化自由層２３の磁化方向に関わらず、第２の磁化固定層２７からの漏洩磁界により第２の磁化自由層２５の磁化方向が常に第２の方向に向いてよい。
【００２８】
図３は、図２に示すＭＴＪ素子２０の動作の一例を示す図である。ＭＴＪ素子２０は、図３に示すように状態Ｍ００、状態Ｍ１０、及び状態Ｍ０１の３つの状態のうちの何れか１つの状態をとる。文字Ｍの後の第１番目の添え字の"０"又は"１"は第１のＭＴＪ１０１の抵抗状態に対応し、第２番目の添え字の"０"又は"１"は第２のＭＴＪ１０２の抵抗状態に対応する。"０"が低抵抗状態に対応し、"１"が高抵抗状態に対応する。
【００２９】
状態Ｍ００及び状態Ｍ０１において、第１のＭＴＪ１０１の第１の磁化自由層２３は第１の方向（第１の磁化固定層２１の磁化方向と同一の方向）に磁化されている。即ち、第１のＭＴＪ１０１は低抵抗状態に設定されている。状態Ｍ１０において、第１のＭＴＪ１０１の第１の磁化自由層２３は第２の方向（第１の磁化固定層２１の磁化方向と反対の方向）に磁化されている。即ち、第１のＭＴＪ１０１は高抵抗状態に設定されている。
【００３０】
状態Ｍ００及び状態Ｍ１０において、第２のＭＴＪ１０２の第２の磁化自由層２５は第２の方向（第２の磁化固定層２７の磁化方向と同一の方向）に磁化されている。即ち、第２のＭＴＪ１０２は低抵抗状態に設定されている。状態Ｍ０１において、第２のＭＴＪ１０２の第２の磁化自由層２５は第１の方向（第２の磁化固定層２７の磁化方向と反対の方向）に磁化されている。即ち、第２のＭＴＪ１０２は高抵抗状態に設定されている。
【００３１】
外部からＭＴＪ素子２０に電圧や磁界の印加がない状態においては、前述のように、第２のＭＴＪ１０２の第２の磁化自由層２５の磁化方向は、常に、第２の磁化固定層２７の磁化方向と同一の方向である第２の方向に向いていてよい。以下の説明では、初期状態として、電圧や磁界の印加がない状態において、ＭＴＪ素子２０は状態Ｍ００にあるとする。この状態Ｍ００において、第１のＭＴＪ１０１は低抵抗状態にある。なお以下の説明においては、電圧を印加して状態遷移を起こさせる場合について説明するが、原理的には、外部から磁界を印加しても同様の状態遷移を起こさせることができる。
【００３２】
状態Ｍ００において、第１の磁化固定層２１を正極側に接続し、第２の磁化固定層２７を負極側に接続し、電圧を印加する。この印加電圧を十分に大きくすると、図１において説明したのと同様のスピン注入磁化反転により、第１の磁化自由層２３の磁化方向を反転して、第２の方向に向けさせることができる。これにより、ＭＴＪ素子２０は状態Ｍ１０に遷移する。即ち、第１のＭＴＪ１０１が高抵抗状態に書き込まれる。
【００３３】
状態Ｍ１０に遷移した後に、外部からの電圧や磁界の印加がない状態にしても、状態Ｍ１０は保持される。何故ならば、第１のＭＴＪ１０１の第１の磁化自由層２３は十分な保磁力を有しており、不揮発的に安定して現在の磁化方向を維持することができるからである。また更に、第２のＭＴＪ１０２の第２の磁化自由層２５は保磁力が小さく、電圧や磁界の印加がない状態では常に第２の磁化固定層２７の磁化方向と同一の方向を向くからである。
【００３４】
状態Ｍ１０において、第１の磁化固定層２１を負極側に接続し、第２の磁化固定層２７を正極側に接続し、電圧を印加する。この印加電圧を十分に大きくすると、図１において説明したのと同様のスピン注入磁化反転により、第１の磁化自由層２３の磁化方向を反転して、第１の方向に向けさせることができる。また第１のＭＴＪ１０１の第１の磁化自由層２３の磁化方向が反転するのと同時に、第２のＭＴＪ１０２の第２の磁化自由層２５の磁化方向が反転してよい。同時反転するのは、印加電圧に応じた電子のスピンのトルクが第２の磁化自由層２５の磁化を反転させる方向に働いており、それに加え更に第１の磁化自由層２３からの漏洩磁界が当該磁界と同一の方向を向くように第２の磁化自由層２５に働きかけるからである。これにより、ＭＴＪ素子２０は状態Ｍ０１に遷移する。即ち、第１のＭＴＪ１０１が低抵抗状態に書き込まれる。
【００３５】
状態Ｍ０１に遷移した後に、外部からの電圧や磁界の印加がない状態にすると、ＭＴＪ素子２０は状態Ｍ０１から状態Ｍ００に遷移する。何故ならば、第１のＭＴＪ１０１の第１の磁化自由層２３は十分な保磁力を有しており、不揮発的に安定して現在の磁化方向を維持することができるからである。また更に、第２のＭＴＪ１０２の第２の磁化自由層２５は保磁力が小さく、電圧や磁界の印加がない状態では常に第２の磁化固定層２７の磁化方向と同一の方向を向くからである。
【００３６】
上記のようにして、ＭＴＪ素子２０の第１のＭＴＪ１０１を高抵抗状態に書き込んだり、低抵抗状態に書き込んだりし、更には、第１のＭＴＪ１０１に書き込まれた抵抗状態を外部からの電圧や磁界の印加が無い状態において維持することができる。ＭＴＪ素子２０から書き込まれたデータを読み出す際には、第２の磁化自由層２５の磁化の反転し易さが、第１の磁化自由層２３の磁化方向に応じて異なることを利用する。以下にこれについて説明する。
【００３７】
図３において、状態Ｍ００と状態Ｍ０１との間の矢印が両方向を向いていることが示すように、ＭＴＪ素子２０は状態Ｍ００と状態Ｍ０１との間では何れの方向にも遷移することができる。一方、状態Ｍ１０には状態Ｍ００からしか遷移できず、また状態Ｍ１０からは基本的に状態Ｍ０１にしか遷移できない。なお前述のように、外部からの電圧や磁界の印加がない状態では、ＭＴＪ素子２０は状態Ｍ１０又は状態Ｍ００にある。ＭＴＪ素子２０を状態Ｍ１０から状態Ｍ０１に遷移させる、又は状態Ｍ００から状態Ｍ０１に遷移させるためには、第１の磁化固定層２１を負極側に接続し、第２の磁化固定層２７を正極側に接続し、電圧を印加する。
【００３８】
状態Ｍ１０から状態Ｍ０１への遷移については、保磁力が比較的強く磁化状態を不揮発的に保持可能な第１の磁化自由層２３の磁化の方向を反転させる必要があり、比較的高い電圧の印加により状態Ｍ０１への遷移が可能となる。また状態Ｍ１０においては、第２の磁化自由層２５の磁化方向は隣接する第１の磁化自由層２３の磁化方向と同じ向きであるので、第２の磁化自由層２５の磁化状態は比較的安定している。従って、第２の磁化自由層２５を反転させるためには、比較的高い印加電圧が必要となる。
【００３９】
一方、状態Ｍ００から状態Ｍ０１への遷移については、保磁力が比較的弱く磁化状態を不揮発的に保持していない第２の磁化自由層２５の磁化の方向を反転させればよいので、比較的低い電圧の印加により状態Ｍ０１への遷移が可能となる。また状態Ｍ００においては、第２の磁化自由層２５の磁化方向は隣接する第１の磁化自由層２３の磁化方向と逆向きであるので、第２の磁化自由層２５の磁化状態は比較的不安定であり、比較的低い電圧の印加により状態Ｍ０１への遷移が可能となる。
【００４０】
以上を纏めると、状態Ｍ００から状態Ｍ０１への状態遷移のために必要な電圧をＶ１とし、状態Ｍ１０から状態Ｍ０１への状態遷移のために必要な電圧をＶ２とすると、Ｖ１＜Ｖ２である。ここで、ｖｒ１＜Ｖ１＜ｖｒ２＜Ｖ２であるような印加電圧ｖｒ１及びｖｒ２を考える。状態Ｍ１０のＭＴＪ素子２０に対しては、電圧ｖｒ１を印加しても、電圧ｖｒ２を印加しても、状態Ｍ１０が維持される。即ち、第１のＭＴＪ１０１の高抵抗状態と第２のＭＴＪ１０２の低抵抗状態はそのまま維持される。従って、電圧ｖｒ１の条件下でのＭＴＪ素子２０の全体の抵抗値と、電圧ｖｒ２の条件下でのＭＴＪ素子２０の全体の抵抗値とは、同一抵抗状態での抵抗値となる。実際には、各ＭＴＪの抵抗値には電圧依存性があり印加電圧が増大すると抵抗値が減少するので、電圧ｖｒ１の条件下での全体の抵抗値ｒ１よりも、電圧ｖｒ２の条件下での全体の抵抗値ｒ２は減少する。即ち、ｒ１＞ｒ２となる。
【００４１】
一方、状態Ｍ００のＭＴＪ素子２０に対しては、電圧ｖｒ１を印加したときには状態Ｍ００が維持されるが、電圧ｖｒ２を印加すると、状態Ｍ１０への遷移が起こる。即ち、電圧ｖｒ１では第１のＭＴＪ１０１の低抵抗状態と第２のＭＴＪ１０２の低抵抗状態はそのまま維持されるが、電圧ｖｒ２では第１のＭＴＪ１０１は低抵抗状態に維持され第２のＭＴＪ１０２は高抵抗状態に遷移する。従って、電圧ｖｒ１の条件下でのＭＴＪ素子２０の全体の抵抗値と、電圧ｖｒ２の条件下でのＭＴＪ素子２０の全体の抵抗値とは、第２のＭＴＪ１０２が異なる抵抗状態での抵抗値となる。この抵抗状態の変化による第２のＭＴＪ１０２の抵抗値の増大が各ＭＴＪの電圧依存性による抵抗値の減少よりも大きい場合、電圧ｖｒ１の条件下での全体の抵抗値ｒ１よりも、電圧ｖｒ２の条件下での全体の抵抗値ｒ２は増大する。即ち、ｒ１＜ｒ２となる。実際のところ、低抵抗状態でのＭＴＪの抵抗値の電圧依存性は比較的小さいので、ｒ１＜ｒ２という条件は容易に満たされる。
【００４２】
以上のようにして、印加電圧ｖｒ１の条件下での全体の抵抗値ｒ１と印加電圧ｖｒ２の条件下での全体の抵抗値ｒ２とを比較することで、ＭＴＪ素子２０が状態Ｍ１０にあるのか状態Ｍ００にあるのかを判別することができる。即ち、第１のＭＴＪ１０１が高抵抗状態にあるのか低抵抗状態にあるのかを判別することができる。具体的には、ｒ１＞ｒ２であれば、状態Ｍ１０であると判定し、ｒ１＜ｒ２であれば、状態Ｍ００であると判定する。
【００４３】
このように、２つの異なる状態（Ｍ１０とＭ００）において、比較対象の抵抗値ｒ１とｒ２との大小関係が反転するので、十分なマージンを確保した正確なデータ判定を実現することができる。なお従来のように単一のＭＴＪを用いて抵抗値の電圧依存性を利用してデータ判定をする場合には、ＭＴＪが高抵抗状態であるか低抵抗状態であるかに関わらず印加電圧の増大に伴い抵抗値が減少するので、比較対象の抵抗値の大小関係は反転しない。それに対してＭＴＪ素子２０の場合には、第１のＭＴＪ１０１が情報記憶用のＭＴＪとして機能し、第２のＭＴＪ１０２が第１のＭＴＪ１０１の記憶情報に応じて異なる電圧対抵抗特性を提供する読み出し用のＭＴＪとして機能する。このようなデータ読み出し用の第２のＭＴＪ１０２を設けることにより、十分なマージンを確保した正確なデータ判定を実現することができる。
【００４４】
図４は、ＭＴＪ素子２０の電圧対抵抗特性の一例を示す図である。横軸はＭＴＪ素子２０への印加電圧を示し、縦軸はＭＴＪ素子２０の全体の抵抗値を示す。印加電圧が負である領域では、第１の磁化固定層２１が負極側であり、第２の磁化固定層２７が正極側である。印加電圧が正である領域では、第１の磁化固定層２１が正極側であり、第２の磁化固定層２７が負極側である。各電圧値に対してＭＴＪ素子２０の全体が示す抵抗値は、ヒステリシス特性３０で示すような値となる。
【００４５】
電圧及び抵抗条件（以降単に条件と呼ぶ）Ｓ１においては、十分に大きな負電圧が印加されており、ＭＴＪ素子２０は前述の状態Ｍ０１に書き込まれている。負方向の印加電圧を小さくしていくと、抵抗値の電圧依存性に従い僅かに抵抗値が増加していき、条件Ｓ２に到達する。条件Ｓ２よりも印加電圧を小さくすると矢印Ａ１で示される状態遷移が発生し、ＭＴＪ素子２０が状態Ｍ０１から状態Ｍ００に遷移する。この状態遷移では第２のＭＴＪ１０２が高抵抗状態から低抵抗状態に変化するので、図４において条件Ｓ２及び条件Ｓ３の縦軸位置の差として示されるように、全体の抵抗値が大きく減少する。
【００４６】
その後条件Ｓ３から印加電圧をゼロにすると条件Ｓ４となる。この印加電圧ゼロの条件Ｓ４においては、状態Ｍ００が維持されており、全体の抵抗値も小さいままである。その後正の電圧を印加し、正方向の印加電圧を大きくしていくと、条件Ｓ５に到達する。条件Ｓ５よりも印加電圧を大きくすると矢印Ａ２で示される状態遷移が発生し、ＭＴＪ素子２０が状態Ｍ００から状態Ｍ１０に遷移する。この状態遷移では第１のＭＴＪ１０１が低抵抗状態から高抵抗状態に変化するので、図４において条件Ｓ５及び条件Ｓ６の縦軸位置の差として示されるように、全体の抵抗値が大きく増大する。なお第１の磁化自由層２３の磁化方向の反転による第１のＭＴＪ１０１の抵抗値の変化量（Ｓ５とＳ６の縦軸位置の差）は、第２の磁化自由層２５の磁化方向の反転による第２のＭＴＪ１０２の抵抗値の変化量（Ｓ２とＳ３の縦軸位置の差）よりも小さくてよい。データ読み出しには第２のＭＴＪ１０２が重要であり、この条件により、確実なデータ読みだしを実現できる。
【００４７】
その後条件Ｓ６から更に正方向の印加電圧を大きくしていくと、条件Ｓ７に到達し、ＭＴＪ素子２０の第１のＭＴＪ１０１を十分に強い反平行状態に設定することができる。その後条件Ｓ７から正方向の印加電圧を小さくして印加電圧をゼロにすると条件Ｓ８になる。この印加電圧ゼロの条件Ｓ８においては、条件Ｓ６において設定された状態Ｍ１０が維持されており、全体の抵抗値も比較的高い状態が維持される。
【００４８】
その後負の電圧を印加し、負方向の印加電圧を大きくしていくと、条件Ｓ９に到達する。条件Ｓ９よりも印加電圧を大きくすると矢印Ａ３で示される状態遷移が発生し、ＭＴＪ素子２０が状態Ｍ１０から状態Ｍ０１に遷移する。この状態遷移では第１のＭＴＪ１０１が高抵抗状態から低抵抗状態に変化して大きな抵抗値の減少をもたらすと共に、第２のＭＴＪ１０２が低抵抗状態から高抵抗状態に変化して小さな抵抗値の増大をもたらす。その結果、図４において条件Ｓ９及び条件Ｓ１０の縦軸位置の差として示されるように、全体の抵抗値が減少する。
【００４９】
図５は、第１のＭＴＪ１０１の電圧対抵抗特性と第２のＭＴＪ１０２の電圧対抵抗特性とを別々に示す図である。図５において、横軸は各ＭＴＪへの印加電圧を示し、縦軸は各ＭＴＪの抵抗値を示す。図５（ａ）は、図４と同様の図であり、ＭＴＪ素子２０に印加する電圧とＭＴＪ素子２０の全体の抵抗値とを示す。図５（ｂ）は、第２のＭＴＪ１０２に印加する電圧と第２のＭＴＪ１０２の抵抗値とを示す。図５（ｃ）は、第１のＭＴＪ１０１に印加する電圧と第１のＭＴＪ１０１の抵抗値とを示す。なお図４においてＭＴＪ素子２０に印加された電圧と同一の電圧方向が図５においても用いられている。即ち、図５（ｂ）の第２のＭＴＪ１０２の場合は、正の印加電圧方向は、第２の磁化自由層２５が正極側であり第２の磁化固定層２７が負極側である配置に相当する。また図５（ｃ）の第１のＭＴＪ１０１の場合は、正の印加電圧方向は、第１の磁化自由層２３が負極側であり第１の磁化固定層２１が正極側である配置に相当する。
【００５０】
図５（ｃ）に示される第１のＭＴＪ１０１の場合、ヒステリシス特性３２で示されるように、正の印加電圧を大きくすると矢印Ａ７で示す状態遷移が起こり、低抵抗状態から高抵抗状態に遷移する。その後負の印加電圧を大きくすると矢印Ａ６で示す状態遷移が起こり、高抵抗状態から低抵抗状態に遷移する。ヒステリシス特性３２のループ位置が、印加電圧がゼロである位置に重なっているので、印加電圧がゼロである状態において２つの異なる安定状態が存在し、これらの２つの安定状態により"０"又は"１"の情報を記憶することができる。
【００５１】
図５（ｂ）に示される第２のＭＴＪ１０２の場合、ヒステリシス特性３１で示されるように、負の印加電圧を大きくすると矢印Ａ４で示す状態遷移が起こり、低抵抗状態から高抵抗状態に遷移する。その後負の印加電圧を小さくすると矢印Ａ５で示す状態遷移が起こり、高抵抗状態から低抵抗状態に遷移する。ヒステリシス特性３１のループ位置が、印加電圧がゼロである位置によりも左側（負電圧側）に位置しているため、印加電圧がゼロである状態においては１つの安定状態しか存在しない。なお厳密には、第２のＭＴＪ１０２に対する第１のＭＴＪ１０１からの漏洩磁界の影響を考えた場合、ヒステリシス特性３１の矢印Ａ４で示す遷移の位置は、図５（ｃ）に示す第１のＭＴＪ１０１の抵抗状態（記憶状態）に依存して異なることになる。
【００５２】
図５（ａ）は、ＭＴＪ素子２０の電圧対抵抗特性を示し、図５（ｂ）に示す第２のＭＴＪ１０２の電圧対抵抗特性と、図５（ｃ）に示す第１のＭＴＪ１０１の電圧対抵抗特性との和が、ＭＴＪ素子２０の電圧対抵抗特性となる。即ち、図５（ｂ）に示す第２のＭＴＪ１０２のヒステリシス特性３１と、図５（ｃ）に示す第１のＭＴＪ１０１のヒステリシス特性３２との和が、図５（ａ）に示すヒステリシス特性３０となる。図５（ａ）に示すヒステリシス特性３０の矢印Ａ１で示す遷移が、図５（ｂ）の矢印Ａ４及びＡ５で示す遷移に相当する。また図５（ａ）に示すヒステリシス特性３０の矢印Ａ３で示す遷移が、図５（ｃ）の矢印Ａ６で示す遷移及び図５（ｂ）の矢印Ａ４で示す遷移に相当する。更に、図５（ａ）に示すヒステリシス特性３０の矢印Ａ２で示す遷移が、図５（ｃ）の矢印Ａ７で示す遷移に相当する。なお実際には、図５（ａ）に示すヒステリシス特性３０の矢印Ａ１で示す遷移も、図５（ｂ）の矢印Ａ４及びＡ５で示す遷移同様にヒステリシス特性のループを有するが、図示を簡略化して、単なる電圧対抵抗特性のステップ状の変化として遷移を示してある。
【００５３】
図５（ａ）乃至（ｃ）の説明から分かるように、図４に条件Ｓ８及び条件Ｓ４として示す外部からの印加電圧ゼロの場合に存在する状態Ｍ１０と状態Ｍ００との２つの安定状態は、第１のＭＴＪ１０１のヒステリシス特性のループによりもたらされる。また条件Ｓ２及びＳ３として示す状態Ｍ００と状態Ｍ０１との間の状態遷移（矢印Ａ１で示す状態遷移）は、第２のＭＴＪ１０２のヒステリシス特性のループによってもたらされる。仮に第２のＭＴＪ１０２のヒステリシス特性のループが図４（図５（ｂ）参照）に示されるよりも右側に位置すると、印加電圧ゼロの状態において状態Ｍ０１が安定状態となる場合があり得る。
【００５４】
仮に条件Ｓ４において状態Ｍ００ではなく状態Ｍ０１が安定状態であるとすると、状態Ｍ００と状態Ｍ０１との間の全体の抵抗値の変化を検出するためには、２つの異なる印加電圧の少なくとも一方は図４に示す正側の電圧となる。状態Ｍ００に対応する側の読み出し電圧をｖｒ１として状態Ｍ０１に対応する側の読み出し電圧をｖｒ２とすると、ｖｒ１の時の抵抗値ｒ１とｖｒ２の時の抵抗値ｒ２とはｒ１＜ｒ２となる。この場合、これら２つの異なる印加電圧に対してもう一方の安定状態（記憶状態）である状態Ｍ１０が示す抵抗値を考えた場合、ｖｒ１の時の抵抗値ｒ１とｖｒ２の時の抵抗値ｒ２とが、必ずしもｒ１＞ｒ２とはならず、ｒ１＜ｒ２となってしまう可能性がある。即ち、ＭＴＪ素子２０の高抵抗状態の読み出し時と、ＭＴＪ素子２０の低抵抗状態の読み出し時とで、比較対象の抵抗値ｒ１とｒ２との大小関係が反転しない状態となってしまう。従って、比較対象の抵抗値の大小関係を反転させて十分な電圧マージンを確保するためにも、印加電圧ゼロにおいては、第２の磁化自由層２５の磁化方向が常に第２の方向に向くように、第２の磁化自由層の保磁力２５が設定されていることが望ましい。
【００５５】
図６は、試作したＭＴＪ素子２０の電圧対抵抗特性及び読み出し電圧の一例を示す図である。ここまで説明したような特性を有するＭＴＪ素子２０を、後述するような構造（図１０参照）を用いて試作した。図６において、横軸はＭＴＪ素子２０への印加電圧を示し、縦軸はＭＴＪ素子２０の全体の抵抗値を示す。
【００５６】
実際に試作したＭＴＪ素子２０の電圧対抵抗特性は、図６において白丸の各プロットで示すように、図４に模式的に示したヒステリシス特性３０と同様のものとなる。この電圧対抵抗特性を有するＭＴＪ素子２０に対して図６に示す電圧ｖｒ１（約−０．１Ｖ）を印加すると、状態Ｍ００の場合には抵抗値Ｒ０１を示し、状態Ｍ１１の場合には抵抗値Ｒ１１を示す。またＭＴＪ素子２０に対して図６に示す電圧ｖｒ２（約−０．２７Ｖ）を印加すると、状態Ｍ００の場合には抵抗値Ｒ０２を示し、状態Ｍ１０の場合には抵抗値Ｒ１２を示す。
【００５７】
ＭＴＪ素子２０の第１のＭＴＪ１０１が低抵抗状態（平行状態）である状態Ｍ００では、読み出し電圧ｖｒ１及びｖｒ２にそれぞれ対応する２つの抵抗値はＲ０１＜Ｒ０２となる。またＭＴＪ素子２０の第１のＭＴＪ１０１が高抵抗状態（反平行状態）である状態Ｍ１０では、読み出し電圧ｖｒ１及びｖｒ２にそれぞれ対応する２つの抵抗値はＲ１１＞Ｒ１２となる。即ち、第１のＭＴＪ１０１、スペーサ２４、及び第２のＭＴＪ１０２の合計の抵抗値は、第１の磁化自由層２３の磁化方向が第１の方向の場合に印加電圧の増加に伴い増加する電圧位置が存在する。また上記合計の抵抗値は、第１の磁化自由層２３の磁化方向が第２の方向の場合に印加電圧の増加に伴い単調に減少する。このようにＭＴＪ素子２０の書き込み状態に応じて、比較対象の抵抗値の大小関係が反転するので、十分なマージンを確保した正確なデータ読み出しが可能となる。
【００５８】
図７は、ＭＴＪ素子の読み出し動作時の抵抗値差分の一例を示す図である。棒グラフ４１は、図６に示す状態Ｍ００のＭＴＪ素子２０に対して電圧ｖｒ１（約−０．１Ｖ）を印加したときの抵抗値Ｒ０１と電圧ｖｒ２（約−０．２７Ｖ）を印加したときの抵抗値Ｒ０２との差分Ｒ０２−Ｒ０１を示す。棒グラフ４２は、図６に示す状態Ｍ１０のＭＴＪ素子２０に対して電圧ｖｒ１（約−０．１Ｖ）を印加したときの抵抗値Ｒ１１と電圧ｖｒ２（約−０．２７Ｖ）を印加したときの抵抗値Ｒ１２との差分Ｒ１２−Ｒ１１を示す。棒グラフ４３は、状態００時の差分Ｒ０２−Ｒ０１と状態１０時の差分Ｒ１２−Ｒ１１との差を示す。状態００時の差分Ｒ０２−Ｒ０１と状態１０時の差分Ｒ１２−Ｒ１１とは符号が反転しているため、両差分の差は大きな値となっている。
【００５９】
棒グラフ４４は、比較対象である低抵抗状態の単一のＭＴＪに対して、電圧ｖｒ１（約−０．１Ｖ）を印加したときの抵抗値ＲＣ０１と電圧ｖｒ２（約−０．２７Ｖ）を印加したときの抵抗値ＲＣ０２との差分ＲＣ０２−ＲＣ０１を示す。棒グラフ４５は、比較対象である高抵抗状態のＭＴＪに対して電圧ｖｒ１（約−０．１Ｖ）を印加したときの抵抗値ＲＣ１１と電圧ｖｒ２（約−０．２７Ｖ）を印加したときの抵抗値ＲＣ１２との差分ＲＣ１２−ＲＣ１１を示す。棒グラフ４６は、低抵抗状態のときの差分ＲＣ０２−ＲＣ０１と高抵抗状態のときの差分ＲＣ１２−ＲＣ１１との差を示す。前述のように、ＭＴＪの抵抗値には電圧依存性があり印加電圧が増大すると抵抗値が減少する。この抵抗値の減少の度合いは、ＭＴＪが高抵抗状態では強く、ＭＴＪが低抵抗状態では弱い。しかしながら電圧増大と共に抵抗値が減少することには変わりがなく、低抵抗状態のときの差分Ｒ０２−Ｒ０１と高抵抗状態のときの差分Ｒ１２−Ｒ１１とは符号が同一であるため、両差分の差は小さな値となっている。このように通常のＭＴＪでは読み出しマージンの小さな読み出し判定となり、信頼性が低く誤判定する可能性がある。
【００６０】
図８は、ＭＴＪ素子の読み出し回路の構成の一例を示す図である。図８に示す回路は、ＭＴＪ素子５１、ＭＯＳトランジスタ５２乃至５４、電流源５５及び５６、ＭＯＳトランジスタ５７及び５８、容量素子５９、抵抗素子６０及び６１、及びセンスアンプ６２を含む。図８に示す回路では、非破壊型のセルフリファレンス読み出し動作が実現される。ＭＴＪ素子５１は、上記説明したＭＴＪ素子２０であってよい。
【００６１】
データ書き込み時には、ワード線ＷＬが活性化されてＭＯＳトランジスタ５２が導通される。更に、ビット線ＢＬ及びソース線ＳＬを介して、書き込みデータに応じた方向に電流が流れるようにＭＴＪ素子５１に電圧が印加され、ＭＴＪ素子５１に対するデータ書き込みが行われる。
【００６２】
データ読み出し時には、ワード線ＷＬが活性化されてＭＯＳトランジスタ５２が導通されると共に、ビット線ＢＬがグランド電位に接続される。更に制御信号ＩＴ１とＳＴ１とが活性化され、ＭＯＳトランジスタ５３及びＭＯＳトランジスタ５７が導通される。ＭＯＳトランジスタ５３が導通されることにより、電流源５５からの電流量Ｉ１の電流がＭＴＪ素子５１を介してビット線ＢＬのグランド電位に流れる。これにより、ＭＴＪ素子５１の抵抗値と電流量Ｉ１とに応じた電圧ｖｒ１（即ちＭＴＪ素子５１の抵抗値と電流量Ｉ１との積に応じた電圧）がソース線ＳＬに現れる。その結果、ソース線ＳＬにＭＯＳトランジスタ５７を介して接続される容量値Ｃの容量素子５９が、この電圧値ｖｒ１に充電される。その後、制御信号ＩＴ１とＳＴ１とが非活性とされ、ＭＯＳトランジスタ５３及びＭＯＳトランジスタ５７が遮断される。
【００６３】
次に、制御信号ＩＴ２とＳＴ２とが活性化され、ＭＯＳトランジスタ５４及びＭＯＳトランジスタ５８が導通される。ＭＯＳトランジスタ５４が導通されることにより、電流源５５の電流量Ｉ１よりも大きな電流源５６からの電流量Ｉ２の電流がＭＴＪ素子５１を介してビット線ＢＬのグランド電位に流れる。これにより、ＭＴＪ素子５１の抵抗値と電流量Ｉ２とに応じた電圧ｖｒ２（即ちＭＴＪ素子５１の抵抗値と電流量Ｉ２との積に応じた電圧）がソース線ＳＬに現れる。抵抗値ＲＵ及びＲＤをそれぞれ有する抵抗素子６０及び６１が直列接続された分圧回路が、ビット線ＢＬの電圧ｖｒ２を分圧し、当該分圧電圧ｖｄがセンスアンプ６２の一方の端子に印加される。センスアンプ６２のもう一方の端子は容量素子５９に接続されている。センスアンプ６２は、容量素子５９に保持されている電圧ｖｒ１と分圧電圧ｖｄとを比較し、比較結果に応じた出力を生成する。具体的には、センスアンプ６２は、ｖｒ１＜ｖｒ２であれば"０"を出力し、ｖｒ１＞ｖｒ２であれば"１"を出力してよい。
【００６４】
上記のようにして、センスアンプ６２は、ＭＴＪ素子５１の両端電圧が異なる２つの条件間でＭＴＪ素子５１の抵抗値に応じた電気変量（図８の例の場合は電圧）を比較する。センスアンプ６２は、当該電気変量の比較結果に応じてＭＴＪ素子５１の記憶データの判定値を出力する。
【００６５】
図９は、ＭＴＪ素子２０を利用した半導体記憶装置の構成の一例を示す図である。図９に示す半導体記憶装置は、メモリアレイ７０、行デコーダ７１、アドレスバッファ７２、列選択回路７３、列デコーダ７４、ライトドライバ７５、センスアンプ７６、制御回路７７、及び入出力バッファ７８を含む。
【００６６】
図９において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００６７】
制御回路７７は、各種制御信号を外部からコマンド入力として受け取る。制御回路７７は、これら制御信号に基づいて動作して、半導体記憶装置の各部の動作を制御する。
【００６８】
メモリアレイ７０には、図８に示されるＭＴＪ素子５１及びＭＯＳトランジスタ５２を１つのメモリセルとして、複数のメモリセルが縦横にマトリクス状に配置されている。メモリセルの各行に対応してワード線が設けられており、図８と同様にワード線ＷＬがメモリセルに接続されている。またメモリセルの各列に対応してビット線とソース線が設けられており、図８と同様にビット線ＢＬとソース線ＳＬがメモリセルに接続されている。
【００６９】
入出力バッファ７８は、外部からデータを受け取り、このデータをライトドライバ７５に供給する。アドレスバッファ７２は、外部から供給されるアドレス信号を受け取り保持すると共に、このアドレス信号を行デコーダ７１及び列デコーダ７４に供給する。行デコーダ７１は、アドレスバッファ７２から供給されたアドレスをデコードし、メモリアレイ７０に設けられた一本のワード線をデコード結果に応じて選択的に活性化させる。
【００７０】
列デコーダ７４は、アドレスバッファ７２から供給されたアドレスをデコードして、デコードアドレス信号に基づいて指定された列を列選択回路７３により選択させる。これにより列選択回路７３は、メモリアレイ７０のビット線とソース線を選択的にセンスアンプ７６のセンスアンプに接続する。
【００７１】
センスアンプ７６は、非破壊型のセルフリファレンス読み出し動作を行う。具体的には、図８の回路において、ＭＯＳトランジスタ５７及び５８、容量素子５９、抵抗素子６０及び６１、及びセンスアンプ６２がセンスアンプ７６に対応してよい。センスアンプ７６は、行デコーダ７１及び列デコーダ７４によって指定されたメモリアレイ７０中のメモリセルから、ＭＴＪ素子への印加電圧を異ならせた複数の条件下で読み出された複数の電気変量（例えば電圧又は電流）同士を比較する。センスアンプ７６は、この比較結果に応じて、指定されたメモリセルに記憶されたデータが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ７８に供給される。
【００７２】
書き込み動作時には、行デコーダ７１及び列デコーダ７４によって指定されたメモリアレイ７０中のメモリセルに対して、ライトドライバ７５がビット線ＢＬ及びソース線ＳＬを書き込みデータに応じた適当な電位に設定する。これにより、指定されたメモリセルに所望のデータが書き込まれる。
【００７３】
図１０は、試作したＭＴＪ素子の構成を示す図である。試作したＭＴＪ素子は各層の厚さ方向に垂直な断面において直径約５０ｎｍの円形形状を有する。第１の磁化固定層２１は、第１の磁性体層２１Ａ、中間層２１Ｂ、及び第２の磁性体層２１Ｃを含む。第１の磁性体層２１Ａの磁化方向は下向きであり、第２の磁性体層２１Ｃの磁化方向は上向きとなっている。第１の磁性体層２１Ａよりも第２の磁性体層２１Ｃの方が磁化が強く、第１の磁化固定層２１全体では磁化の方向は上向きとなっている。第１の磁化固定層２１を１つの磁性体層で構成してもよいが、第１の磁化固定層２１の磁化が強すぎると相対的に磁化固定層２７の磁化も強くなり、磁化自由層２３における面内方向の漏洩磁界が大きくなりすぎて好ましくなく、第１の磁化固定層２１の磁化が弱すぎると安定的に磁化を保持できないという問題がある。そこで、互いに異なる２つの磁化方向を有する２つの磁性体層を貼り合わせて第１の磁化固定層２１とすることで、安定的に所望の磁化の大きさを実現している。第１の磁性体層２１Ａは厚さ９ｎｍのＣｏＰｔ（厚さ１ｎｍのＣｏ／Ｐｔが９層：以下同様）である。中間層２１Ｂは厚さ１ｎｍのＲｕである。第２の磁性体層２１Ｃは、図面上から順番に厚さ６ｎｍのＣｏＰｔ、厚さ０．４ｎｍのＴａ、及び厚さ１．７ｎｍのＣｏＦｅＢである。前述のように高いＭＲ比を実現するためにＣｏＦｅＢを用いており、更に、互いに結晶構造が異なるＣｏＰｔとＣｏＦｅＢとを１つの磁性体として強磁性的に結合するためにＴａを用いている。
【００７４】
トンネル絶縁膜２２は厚さ０．９ｎｍのＭｇＯである。なおこのＭｇＯは、Ｍｇを０．７ｎｍ成膜し、続いて酸素雰囲気中で６０秒Ｍｇを酸化させ、次に界面の過酸化を防ぐためにＭｇを０．２ｎｍ成膜することにより生成してある。第１の磁化自由層２３は、厚さ０．８ｎｍのＣｏＦｅＢである。
【００７５】
スペーサ２４は、図面上から順番に、厚さ１ｎｍのＴａ、厚さ２ｎｍのＲｕ、及び厚さ１ｎｍのＴａである。スペーサ２４の上下界面はＣｏＦｅＢの垂直磁気異方性を誘起させるためにＴａが有効であり、Ｒｕは第１の磁化自由層２３と第２の磁化自由層２５との間の距離を調整するために用いられる。スペーサ２４の膜厚は、１ｎｍ以上且つ１０ｎｍ以下であると、第１の磁化自由層２３から第２の磁化自由層２５への漏洩磁界強度をより適切に制御することができる。
【００７６】
第２の磁化自由層２５は、厚さ１．７ｎｍのＣｏＦｅＢである。トンネル絶縁膜２６は、厚さ０．９ｎｍのＭｇＯである。第２の磁化固定層２７は、図面上から順番に厚さ０．８５ｎｍのＣｏＦｅＢ、厚さ０．４ｎｍのＴａ、及び厚さ６ｎｍのＣｏＰｔである。前述のように高いＭＲ比を実現するためにＣｏＦｅＢを用いており、更に、互いに結晶構造が異なるＣｏＰｔとＣｏＦｅＢとを１つの磁性体として強磁性的に結合するためにＴａを用いている。
【００７７】
図１１は、試作したＭＴＪ素子の磁界対抵抗特性を示す図である。試作したＭＴＪ素子は前述のように図６に示す電圧対抵抗特性を有し、ヒステリシス特性を示す。試作したＭＴＪ素子の磁界対抵抗特性も同様に、図１１に示すようなヒステリシス特性を示す。図６の負の方向の電圧印加は図１１の負の方向の磁界印加に対応し、図６の正の方向の電圧印加は図１１の正の方向の磁界印加に対応する。図６と図１１との違いは、同一のＭＴＪ素子が示す状態遷移を電圧と磁界との２つの異なる物理量の視点から見ているためであり、基本的には同一の素子の同一の振る舞いを見ているにすぎない。
【００７８】
磁界が負方向に大きく印加された状態では、ＭＴＪ素子は状態Ｍ０１となる。その後印加磁界を小さくしていくと状態Ｍ００に遷移し、印加磁界がゼロのときに状態Ｍ００が維持される。その後正方向に磁界を印加し、磁界を大きくしていくと、状態Ｍ００から状態Ｍ１０に遷移し、正方向の磁界をそれ以上大きくしても状態Ｍ１０の状態が維持される。
【００７９】
その後印加磁界を小さくしていくと、印加磁界がゼロのときに状態Ｍ１０が維持される。その後負方向に磁界を印加し、磁界を大きくしていくと、状態Ｍ１０から状態Ｍ０１に遷移し、負方向の磁界をそれ以上大きくしても状態Ｍ０１の状態が維持される。
【００８０】
図１２乃至図１９は、ＭＴＪ素子を製造する工程の一例を示す図である。図１２において、選択トランジスタとＭＴＪ素子の下部電極とを接続する下層Ｃｕ配線８１がＳｉＯ２等の絶縁膜８０に埋め込まれ、露出している状態から説明する。まず、スパッタ法により下部電極８２となるＴａ（１５）／Ｒｕ（２５）／Ｔａ（３）（記載の順番は図面上部からの位置の順番、カッコ内の数値はｎｍで示した膜厚）を順番に成膜する。下部電極８２の中間Ｒｕはシート抵抗を下げる効果を持ち、Ｔａ単膜で同じシート抵抗を得る場合に比べて表面の平坦性が向上する。Ｒｕ上のＴａはＭＴＪをドライエッチングする際のエッチングストッパ層である。
【００８１】
次に図１３に示すように、スパッタ法によりＭＴＪ８３（図２の第２のＭＴＪ１０２）を成膜する。ＭＴＪ８３の膜構成は、ＣｏＦｅＢ（１．７）／ＭｇＯ（０．９）／ＣｏＦｅＢ（０．８５）／Ｔａ（０．４）／ＣｏＰｔ（６）／Ｒｕ（８）である。ＣｏＰｔ（６）はＣｏＰｔ（１）が６層積層されていることを意味する。ＣｏＦｅＢ（０．８５）とＣｏＰｔ（６）とは、薄いＴａ（０．４）を介して強磁性的に互いに結合している。なおＣｏＦｅＢの組成比はＣｏ：Ｆｅ＝１:３で固定し、Ｂ組成を２０〜２５（ａｔｏｍｉｃ％）で調整してよい。
【００８２】
次に図１４に示すように、スパッタ法によりスペーサ８４を成膜する。スペーサ８４の膜構成は、Ｔａ（１）／Ｒｕ（２）／Ｔａ（１）である。スペーサの上下界面はＣｏＦｅＢの垂直磁気異方性を誘起させるためにＴａが有効であり、Ｒｕは２つのＭＴＪ（図２に示す第１のＭＴＪ１０１と第２のＭＴＪ１０２）の距離を調整するために用いる。
【００８３】
次に図１５に示すように、スパッタ法によりＭＴＪ８５（図２の第１のＭＴＪ１０１）を成膜する。ＭＴＪ８５はトップピン構造でその膜構成はＣｏＰｔ（９）／Ｒｕ（１）／ＣｏＰｔ（６）／Ｔａ（０．４）／ＣｏＦｅＢ（１．７）／ＭｇＯ（０．９）／ＣｏＦｅＢ（０．８）である。ＭＴＪ８５の中で、ＭｇＯの形成のみ自然酸化法を用いてよい。自然酸化法ではＭｇを０．７ｎｍ成膜し、続いて酸素雰囲気中で６０秒Ｍｇを酸化させ、次に界面の過酸化を防ぐためにＭｇを０．２ｎｍ成膜してよい。磁化固定層のＣｏＦｅＢ（１．７）とＣｏＰｔ（６）とは薄いＴａ（０．４）を介して互いに強磁性的に結合している。
【００８４】
次に図１６に示すように、スパッタ法により上部電極８６のエッチングストッパである厚さ７ｎｍのＲｕと上部電極８６である厚さ１００ｎｍのＴａを成膜する。更に、ＣＶＤ（Chemical Vapor Deposition）法により厚さ１００ｎｍのＳｉＯ２であるハードマスク８７を成膜する。
【００８５】
次に図１７に示すように、ＭＴＪのレジストパターンを液浸のＡｒＦリソグラフィと３層レジストプロセスにより直径５０ｎｍの円形に露光し、ドライエッチングにより３層レジスト、ハードマスク８７、上部電極８６、ＭＴＪ素子８３乃至８５までエッチングする。エッチングは下部電極８２のＴａでストップさせる。上部のエッチングストッパからＭＴＪ８３の磁化固定層までのエッチングに関しては、エッチングガスとして例えばメタノールを用いたエッチングを行い、エッチングストッパであるＴａにてエッチングを止めてよい。エッチングが終了した段階で、ハードマスクであるＳｉＯ２はエッチングにより消滅しており、上部電極８６のＴａが露出している。
【００８６】
次に図１８に示すように、層間絶縁膜８８であるＳｉＮを３０ｎｍ成膜し、続けて厚い層間絶縁膜８９であるＳｉＯ２を１００ｎｍ成膜して平坦化を行う。更に、複数のＭＴＪ間（この例では１つのみ示してある）を電気的に分離するために、下部電極８２のレジストパターンを液浸のＡｒＦリソグラフィと３層レジストプロセスによりＭＴＪとＣｕプラグを覆う形で露光する。更にドライエッチングにより３層レジスト、ＳｉＯ２（８９）、ＳｉＮ（８８）、下部電極８２までエッチングして、下部電極８２より下のＳｉＯ２（８０）でエッチングをストップさせる。その後は通常のＣｕデュアルダマシンプロセスとほぼ同様であり、層間絶縁膜であるＳｉＯ２を３００ｎｍ成膜し、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。更に、ビアが必要である部分にはビアを開口し、ＭＴＪの上部は配線部分のエッチングにより上部電極８６を露出させ、露出部分にＣｕを埋め込み、ＣＭＰ法で平坦化することで図１９に示すように上部配線９０を形成する。その後は、更に上部のＣｕ配線およびＡｌパッド等を形成してよい。
【００８７】
なお上記実施例で用いた材料、膜厚、条件などは一例であって限定を意図するものではない。例えば、ＣｏＦｅＢの多くの組成に対してＭｇＯ／ＣｏＦｅＢ界面における界面垂直磁気異方性が誘起されることが知られており、適用可能な組成は特定の組成に限られるものではない。またトンネル絶縁膜であるＭｇＯの成膜方法は、ＭｇＯターゲットを用いたダイレクトスパッタ法でも、金属Ｍｇをスパッタ成膜後に酸化する方法でもよい。磁化固定層のＣｏＦｅＢをアシストするために用いたＣｏＰｔについても、変わりにＣｏ／ＰｄやＣｏ／Ｎｉといった垂直磁化を持つ強磁性体を用いたり、あるいはこれらの強磁性体を適宜組み合わせた構造を用いたりすることが可能である。スペーサの材料としてはＴａ／Ｒｕ／Ｔａを用いたが、２つのＭＴＪの磁化自由層が垂直磁気異方性を維持できる材料であればよい。スペーサの膜厚は２つの磁化自由層間で磁場の干渉が生じる厚さであればよく、１ｎｍ〜１０ｎｍの厚さであることが好ましい。また本実施例では下側のＭＴＪが第２のＭＴＪ１０２であり、上側のＭＴＪが第１のＭＴＪ１０１である構造を用いたが、この上下関係を逆転させた構造でもよい。
【００８８】
また図１０に示す構造では、第１の磁化固定層２１のみが複数層構造であり、第２の磁化固定層２７が単層構造となっている。第１の磁化固定層２１だけでなく第２の磁化固定層２７についても、複数層を含む構成としてよい。
【００８９】
図２０は、磁化固定層の構成の一例を示す図である。図２０に示す磁化固定層は、第１の磁性体層１０１Ａ、中間層１０１Ｂ、及び第２の磁性体層１０１Ｃを含む。第１の磁性体層１０１Ａの磁化方向は下向きであり、第２の磁性体層１０１Ｃの磁化方向は上向きとなっている。第１の磁性体層１０１Ａと第２の磁性体層１０１Ｃとで磁化の大きさが異なり、磁化固定層全体で所望の磁化方向を実現してよい。磁化固定層を１つの磁性体層で構成したのでは、磁化が強すぎると面内方向の漏洩磁界が大きくなりすぎて好ましくなく、逆に磁化が弱すぎると安定的に磁化を保持できないという問題がある。そこで、互いに異なる２つの磁化方向を有する２つの磁性体層をＲｕを介して反強磁性結合して磁化固定層とすることで、安定的に所望の磁化の大きさを実現することができる。
【００９０】
図２１は、磁化自由層の構成の一例を示す図である。上記の図２０に示す構成と同様に、磁化自由層についても、複数層を含む構成としてよい。図２１に示す磁化自由層は、第１の磁性体層１０２Ａ、中間層１０２Ｂ、及び第２の磁性体層１０２Ｃを含む。２つの磁性体層をＲｕを介して反強磁性結合して磁化自由層とすることで、安定的に所望の磁化の大きさを実現することができる。
【００９１】
図２２は、磁化自由層の構成の別の一例を示す図である。図２２に示す磁化自由層は、第１の磁性体層１０３Ａ、中間層１０３Ｂ、及び第２の磁性体層１０３Ｃを含む。２つの磁性体層をＲｕを介して強磁性結合して磁化自由層とすることで、安定的に所望の磁化の大きさを実現することができる。
【００９２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００９３】
１０  磁化自由層
１１  トンネル絶縁膜
１２  磁化固定層
２１  第１の磁化固定層
２２  トンネル絶縁膜
２３  第１の磁化自由層
２４  スペーサ
２５  第２の磁化自由層
２６  トンネル絶縁膜
２７  第２の磁化固定層
７０  メモリアレイ
７１  行デコーダ
７２  アドレスバッファ
７３  列選択回路
７４  列デコーダ
７５  ライトドライバ
７６  センスアンプ
７７  制御回路
７８  入出力バッファ
１０１  第１のＭＴＪ
１０２  第２のＭＴＪ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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