(57)【要約】【課題】異なる電源ドメイン間でデータを伝送するシステムにおいて配線数を削減する。【解決手段】送信側バッファは、複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する。電圧変換部は、保持された送信データに対して電圧変換を行って受信データとして出力する。受信側バッファは、複数の受信側バッファ領域を順に選択して当該選択した領域に受信データを所定時間に亘って保持する処理を所定時間に満たない遅延時間が開始タイミングから経過したときに開始する。【選択図】図３
2017207963.tif 000002
【特許請求の範囲】
【請求項１】
複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファと
を具備するデータ伝送回路。
【請求項２】
前記複数の送信側バッファ領域のそれぞれは、互いに異なる前記受信側バッファ領域に対応付けられ、
前記電圧変換部は、入力端子および出力端子が各々に設けられた複数のレベルシフタを備え、
前記複数のレベルシフタのそれぞれの前記入力端子は、互いに異なる前記送信側バッファ領域に接続されるとともに前記出力端子は、前記接続された送信側バッファ領域に対応する前記受信側バッファ領域に接続され、
前記複数のレベルシフタは、前記入力端子からの前記受信データの電圧を変換して前記出力端子に出力する
請求項１記載のデータ伝送回路。
【請求項３】
前記送信側バッファは、
前記複数の送信側バッファ領域と、
前記複数の送信側バッファ領域を順に選択して当該選択した領域に前記送信データを前記所定時間に亘って保持させる処理を送信側バッファリング処理として前記開始タイミングにおいて開始する送信制御部と
を備える請求項２記載のデータ伝送回路。
【請求項４】
前記受信側バッファは、
前記複数の受信側バッファ領域と、
前記複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持させる処理を受信側バッファリング処理として前記開始タイミングから前記遅延時間が経過したときに開始する送信制御部と
を備える請求項３記載のデータ伝送回路。
【請求項５】
前記送信側バッファは、前記開始タイミングを示すイネーブル信号が入力されると前記送信側バッファリング処理を開始し、
前記送信側バッファは、前記イネーブル信号が入力されると前記受信側バッファリング処理を開始し、
前記受信側バッファは、前記イネーブル信号を遅延させて前記送信側制御部に供給する遅延部をさらに備える
請求項４記載のデータ伝送回路。
【請求項６】
前記複数の受信側バッファ領域を順に選択して当該選択した領域に保持された前記受信データを出力するセレクタをさらに具備する
請求項１記載のデータ伝送回路。
【請求項７】
前記送信データは、垂直同期信号および有効データを含む
請求項１記載のデータ伝送回路。
【請求項８】
複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファと、
前記保持された受信データを処理するデータ受信部と
を具備するデータ伝送システム。
【請求項９】
前記受信データをアナログ信号に変換して出力するアナログ信号出力部をさらに具備する
請求項８記載のデータ伝送システム。
【請求項１０】
複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側手順と、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換手順と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側手順と
を具備するデータ伝送回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、データ伝送回路、データ伝送システムおよびデータ伝送回路の制御方法に関する。詳しくは、互いに異なる電源ドメイン間に配置されるデータ伝送回路、それらデータ伝送回路を備えるデータ伝送システムおよびそれらデータ伝送回路の制御方法に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ（Large Scale Integration）などの回路は、電力を効率的に使用するために、電源電圧が互いに異なる複数の領域（以下、「電源ドメイン」と称する。）に分割して管理されることが多い。これらの電源ドメイン間で相互にデータを送受信する際には、電源ドメイン間に電圧変換を行うレベルシフタが設けられる。また、レベルシフタにより遅延が生じるため、その遅延の影響を軽減する目的で、レベルシフタの前後にバッファが設けられる。例えば、複数のレジスタからなるバッファが、セレクタおよびレベルシフタとともに設けられたデバイスが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１４−５２４６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、バッファが、送信側からのデータを、複数のレジスタに到着順に保持する。レベルシフタは、レジスタごとに設けられ、対応するレジスタに保持されたデータの電圧を変換してセレクタに出力する。セレクタは、レベルシフタからのデータを順に選択して受信側に出力する。しかしながら、上述の従来技術では、バッファ内のレジスタの個数が多くなるほど、そのバッファとセレクタとの間の配線数が多くなるという問題がある。配線数の増大に伴い、レベルシフタの個数やコストも増大するおそれがあるため、配線数は少ないほど望ましい。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、異なる電源ドメイン間でデータを伝送するシステムにおいて配線数を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファとを具備するデータ伝送回路、および、その制御方法である。これにより、送信側バッファに保持された送信データに対して電圧変換が行われるという作用をもたらす。
【０００７】
また、この第１の側面において、前記複数の送信側バッファ領域のそれぞれは、互いに異なる前記受信側バッファ領域に対応付けられ、前記電圧変換部は、入力端子および出力端子が各々に設けられた複数のレベルシフタを備え、前記複数のレベルシフタのそれぞれの前記入力端子は、互いに異なる前記送信側バッファ領域に接続されるとともに前記出力端子は、前記接続された送信側バッファ領域に対応する前記受信側バッファ領域に接続され、前記複数のレベルシフタは、前記入力端子からの前記受信データの電圧を変換して前記出力端子に出力してもよい。これにより、送信側バッファ領域に保持された送信データに対して電圧変換が行われるという作用をもたらす。
【０００８】
また、この第１の側面において、前記送信側バッファは、前記複数の送信側バッファ領域と、前記複数の送信側バッファ領域を順に選択して当該選択した領域に前記送信データを前記所定時間に亘って保持させる処理を送信側バッファリング処理として前記開始タイミングにおいて開始する送信制御部とを備えてもよい。これにより、複数の送信側バッファ領域が順に選択されて送信データが保持されるという作用をもたらす。
【０００９】
また、この第１の側面において、前記受信側バッファは、前記複数の受信側バッファ領域と、前記複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持させる処理を受信側バッファリング処理として前記開始タイミングから前記遅延時間が経過したときに開始する送信制御部とを備えてもよい。これにより、複数の受信側バッファ領域が順に選択されて送信データが保持されるという作用をもたらす。
【００１０】
また、この第１の側面において、前記送信側バッファは、前記開始タイミングを示すイネーブル信号が入力されると前記送信側バッファリング処理を開始し、前記送信側バッファは、前記イネーブル信号が入力されると前記受信側バッファリング処理を開始し、前記受信側バッファは、前記イネーブル信号を遅延させて前記送信側制御部に供給する遅延部をさらに備えてもよい。これにより、遅延したイネーブル信号が送信側制御部に供給されるという作用をもたらす。
【００１１】
また、この第１の側面において、前記複数の受信側バッファ領域を順に選択して当該選択した領域に保持された前記受信データを出力するセレクタをさらに具備してもよい。これにより、複数の受信側バッファ領域に保持された受信データが順に出力されるという作用をもたらす。
【００１２】
また、この第１の側面において、前記送信データは、垂直同期信号および有効データを含んでもよい。これにより、垂直同期信号および有効データに対して電圧変換が行われるという作用をもたらす。
【００１３】
また、本技術の第２の側面は、複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファと、前記保持された受信データを処理するデータ受信部とを具備するデータ伝送システムである。これにより、送信側バッファに保持された送信データに対して電圧変換が行われて処理されるという作用をもたらす。
【００１４】
また、この第２の側面において、前記受信データをアナログ信号に変換して出力するアナログ信号出力部をさらに具備してもよい。これにより、アナログ信号が出力されるという作用をもたらす。
【発明の効果】
【００１５】
本技術によれば、異なる電源ドメイン間でデータを伝送するシステムにおいて配線数を削減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本技術の第１の実施の形態における半導体装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態におけるクロック分配部一構成例を示す回路図である。
【図３】本技術の第１の実施の形態におけるデータ伝送回路の一構成例を示すブロック図である。
【図４】本技術の第１の実施の形態における送信側リングバッファの一構成例を示す回路図である。
【図５】本技術の第１の実施の形態におけるワンホットステートカウンタの動作の一例を示す図である。
【図６】本技術の第１の実施の形態におけるレジスタの動作の一例を示す図である。
【図７】本技術の第１の実施の形態における電圧変換部の一構成例を示す回路図である。
【図８】本技術の第１の実施の形態における受信側リングバッファの一構成例を示す回路図である。
【図９】本技術の第１の実施の形態におけるデータ伝送回路の全体図の一例である。
【図１０】本技術の第１の実施の形態における送信側リングバッファおよび受信側リングバッファのデータ構造の一例を示す図である。
【図１１】本技術の第１の実施の形態における送信側リングバッファの動作を説明するための図である。
【図１２】本技術の第１の実施の形態における受信側リングバッファの動作を説明するための図である。
【図１３】本技術の第１の実施の形態におけるケース０のデータ伝送回路の動作の一例を示すタイミングチャートである。
【図１４】本技術の第１の実施の形態におけるケース１のデータ伝送回路の動作の一例を示すタイミングチャートである。
【図１５】本技術の第１の実施の形態におけるケース２のデータ伝送回路の動作の一例を示すタイミングチャートである。
【図１６】本技術の第１の実施の形態におけるケース３のデータ伝送回路の動作の一例を示すタイミングチャートである。
【図１７】セレクタの前段にレベルシフタを設けた比較例のデータ伝送回路の一構成例を示す回路図である。
【図１８】セレクタの後段にレベルシフタを設けた比較例のデータ伝送回路の一構成例を示す回路図である。
【図１９】本技術の第１の実施の形態におけるデータ伝送回路の動作の一例を示すフローチャートである。
【図２０】本技術の第２の実施の形態における半導体装置の一構成例を示すブロック図である。
【図２１】本技術の第２の実施の形態におけるデータ送信部の一構成例を示すブロック図である。
【図２２】本技術の第２の実施の形態におけるデータ送信部の動作の一例を示すタイミングチャートである。
【図２３】本技術の第２の実施の形態におけるデータ受信部の一構成例を示すブロック図である。
【図２４】本技術の第２の実施の形態におけるデータ受信部の動作の一例を示すタイミングチャートである。
【図２５】本技術の第２の実施の形態の変形例における半導体装置の一構成例を示すブロック図である。
【図２６】本技術の第２の実施の形態の変形例におけるアナログ信号出力部の一構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（送信側のレジスタと受信側のレジスタとの間にレベルシフタを配置した例）
２．第２の実施の形態（送信側のレジスタと受信側のレジスタとの間にレベルシフタを配置して画像データを伝送する例）
３．変形例
【００１８】
＜１．第１の実施の形態＞
［半導体装置の構成例］
図１は、第１の実施の形態における半導体装置１００の一構成例を示すブロック図である。この半導体装置１００は、クロック分配部１１０、データ送信部１２０、データ伝送回路２００およびデータ受信部１３０を備える。
【００１９】
また、半導体装置１００内の領域は、消費電力を節約する観点から、電源電圧の異なる複数の電源ドメイン（例えば、電源ドメインＤ１およびＤ２）に分割される。クロック分配部１１０およびデータ伝送回路２００は、電源ドメインＤ１およびＤ２の境界に配置される。また、データ送信部１２０は、電源ドメインＤ１に配置され、データ受信部１３０は電源ドメインＤ２に配置される。電源ドメインＤ１内の回路には、電源電圧Ｖｄｄ１が供給され、電源ドメインＤ２内の回路には、電源電圧Ｖｄｄ１と異なる電源電圧Ｖｄｄ２が供給される。
【００２０】
クロック分配部１１０は、半導体装置１００内の回路のそれぞれにクロック信号を分配するものである。このクロック分配部１１０は、送信側クロック信号ＣＬＫｔを生成してデータ送信部１２０およびデータ伝送回路２００に信号線１２９および２０７を介して供給する。また、クロック分配部１１０は、受信側クロック信号ＣＬＫｒを生成してデータ伝送回路２００およびデータ受信部１３０に信号線２０８および１３９を介して供給する。
【００２１】
データ送信部１２０は、送信側クロック信号ＣＬＫｔに同期してデータ伝送回路２００に信号線２０６を介してデータを送信するものである。データ受信部１３０は、データ伝送回路２００からのデータを信号線２０９を介して受信側クロック信号ＣＬＫｒに同期して受信するものである。
【００２２】
データ伝送回路２００は、データ送信部１２０からのデータに対して電圧変換を行うとともにバッファリングしてデータ受信部１３０へ信号線２０９を介して転送するものである。ここで、データ伝送回路２００がデータをバッファリングするのは、電圧変換により生じた遅延の影響を緩和して、データを途切れることなく伝送するためである。
【００２３】
なお、半導体装置１００が設けられたシステムは、特許請求の範囲に記載のデータ伝送システムの一例である。
【００２４】
［クロック分配部の構成例］
図２は、第１の実施の形態におけるクロック分配部１１０の一構成例を示す回路図である。このクロック分配部１１０は、クロックツリー１１１および１１３とレベルシフタ１１２とを備える。クロックツリー１１１は、電源ドメインＤ１に配置され、レベルシフタ１１２は、電源ドメインＤ１およびＤ２の境界に配置される。また、クロックツリー１１３は、電源ドメインＤ２に配置される。
【００２５】
クロックツリー１１１は、所定の周波数の原クロック信号ＣＬＫを複数の回路に分配するものである。このクロックツリー１１１は、クロック信号を送信側クロック信号ＣＬＫｔとしてデータ送信部１２０と、データ伝送回路２００とに分配する。
【００２６】
レベルシフタ１１２は、原クロック信号ＣＬＫの電圧をＶｄｄ１からＶｄｄ２に変換するものである。レベルシフタ１１２は、変換後の信号をクロックツリー１１３に供給する。クロックツリー１１３は、レベルシフタ１１２からのクロック信号を複数の回路に分配するものである。このクロックツリー１１３は、クロック信号を受信側クロック信号ＣＬＫｒとしてデータ伝送回路２００とデータ受信部１３０とに分配する。
【００２７】
このように、送信側クロック信号ＣＬＫｔおよび受信側クロック信号ＣＬＫｒは、原クロック信号を分配したものであるため、これらの信号の周波数は同一である。ただし、クロックツリー１１１および１１３とレベルシフタ１１２により、送信側クロック信号ＣＬＫｔと受信側クロック信号ＣＬＫｒとの間に位相差が生じる。
【００２８】
［データ伝送回路の構成例］
図３は、第１の実施の形態におけるデータ伝送回路２００の一構成例を示すブロック図である。このデータ伝送回路２００は、送信側リングバッファ２１０、電圧変換部２２０、受信側リングバッファ２３０およびセレクタ２４０を備える。送信側リングバッファ２１０内には、Ｎ個（Ｎは整数）のバッファ領域が設けられる。また、受信側バッファ領域２３０内にも、同じ個数（Ｎ個）のバッファ領域が設けられる。
【００２９】
送信側リングバッファ２１０は、送信側クロック信号ＣＬＫｔに同期してデータをＮ個のバッファ領域に順に保持するものである。この送信側リングバッファ２１０は、保持したデータを送信データとして電圧変換部２２０に供給する。これらのＮ個のバッファ領域のデータ構造は、リング状である。このため、ｓ（ｓは整数）番目に送信側リングバッファ２１０に入力された送信データは、ｓ＋Ｎ＋１番目のデータが入力されるまでの期間に亘って保持される。なお、送信側リングバッファ２１０は、特許請求の範囲に記載の送信側バッファの一例である。
【００３０】
電圧変換部２２０は、送信側リングバッファ２１０に保持された送信データに対して電圧変換を行うものである。この電圧変換部２２０は、電圧変換後の送信データを受信データとして受信側リングバッファ２３０に出力する。
【００３１】
受信側リングバッファ２３０は、受信側クロック信号ＣＬＫｒに同期して受信データをＮ個のバッファ領域に順に保持するものである。これらのＮ個のバッファ領域のデータ構造も送信側と同様にリング状である。なお、受信側リングバッファ２３０は、特許請求の範囲に記載の受信側バッファの一例である。
【００３２】
セレクタ２４０は、受信側リングバッファ２３０に保持された受信データを順に選択してデータ受信部１３０に出力するものである。
【００３３】
なお、データ伝送回路２００は、電源ドメインＤ１から電源ドメインＤ２への一方向にのみデータを伝送しているが、これらの電源ドメイン間で双方向にデータを伝送してもよい。その場合には、送信側リングバッファ２１０と同様の回路を電源ドメインＤ２に設け、受信側リングバッファ２３０およびセレクタ２４０と同様の回路を電源ドメインＤ１に設け、それらの間に電圧変換部２２０と同様の回路を配置すればよい。
【００３４】
［送信側リングバッファの構成例］
図４は、第１の実施の形態における送信側リングバッファ２１０の一構成例を示す回路図である。この送信側リングバッファ２１０は、送信制御部２１１と、Ｎ個のレジスタ２１４とを備える。
【００３５】
送信制御部２１１は、送信側クロック信号ＣＬＫｔに同期してレジスタ２１４を順に制御して送信データＤＡＴＡｔを保持させるものである。この送信制御部２１１は、フリップフロップ２１２およびワンホットステートカウンタ２１３を備える。
【００３６】
フリップフロップ２１２は、イネーブル信号ＥＮｔを送信側クロック信号ＣＬＫｔに同期して遅延させるものである。ここで、イネーブル信号ＥＮｔは、送信側リングバッファ２１０を有効にするか否かを示す信号である。このイネーブル信号ＥＮｔには、例えば、有効にする場合にハイレベルが設定され、無効にする場合にローレベルが設定される。フリップフロップ２１２は、遅延させたイネーブル信号をレディ信号ＲＥｔとして電圧変換部２２０に供給する。
【００３７】
ワンホットステートカウンタ２１３は、送信側クロック信号ＣＬＫｔに同期してカウンタ値ＳＴＡＴＥｔを計数するものである。このカウンタ値ＳＴＡＴＥｔのビット数は、レジスタ２１４の個数と同じである。すなわち、カウンタ値ＳＴＡＴＥｔは、Ｎビットである。また、ワンホットステートカウンタ２１３は、そのカウンタ値ＳＴＡＴＥｔのｎ（ｎは０乃至Ｎ−１の整数）番目のビットｂｎを、ｎ番目のレジスタ２１４のイネーブル端子ｅｎに入力する。
【００３８】
そして、イネーブル信号ＥＮｔがローレベル（ディセーブル）である場合にワンホットステートカウンタ２１３は、カウンタ値ＳＴＡＴＥｔの全ビットを「０」にする。
【００３９】
一方、イネーブル信号ＥＮｔがハイレベル（イネーブル）である場合にワンホットステートカウンタ２１３は、送信側クロック信号ＣＬＫｔに同期してＮ個のレジスタ２１４のいずれかを順に選択する。このときにワンホットステートカウンタ２１３は、カウンタ値ＳＴＡＴＥｔにおいて、選択したレジスタ２１４に対応するビットのみを「１」にする。
【００４０】
例えば、レジスタ２１４が４個である場合にワンホットステートカウンタ２１３は、４ビットのカウンタ値ＳＴＡＴＥｔを計数する。イネーブル信号ＥＮｔがローレベルである場合にワンホットステートカウンタ２１３は、カウンタ値ＳＴＡＴＥｔを２進数で「００００」にする。
【００４１】
一方、イネーブル信号ＥＮｔがハイレベルの場合に、ワンホットステートカウンタ２１３は、４ｔ（ｔは整数）クロック目にカウンタ値ＳＴＡＴＥｔを「０００１」に変更し、４ｔ＋１クロック目に「００１０」に変更する。また、ワンホットステートカウンタ２１３は、４ｔ＋２クロック目にカウンタ値ＳＴＡＴＥｔを「０１００」に変更し、４ｔ＋３クロック目に「１０００」に変更する。このように、カウンタ値ＳＴＡＴＥｔは循環的に変更される。
【００４２】
レジスタ２１４は、送信側クロック信号ＣＬＫｔに同期してＭ（Ｍは整数）ビットの送信データＤＡＴＡｔを保持するものである。このレジスタ２１４のそれぞれは、送信側リングバッファ２１０におけるバッファ領域として用いられる。
【００４３】
また、レジスタ２１４は、カウンタ値ＳＴＡＴＥｔのうち対応するビットがハイレベルである場合に送信側クロック信号ＣＬＫｔに同期して送信データＤＡＴＡｔを取り込んで保持する。そして、ｎ番目のレジスタ２１４は、保持している送信データＤＡＴＡｔをＤＡＴＡｔｎとして電圧変換部２２０に供給する。
【００４４】
図５は、第１の実施の形態におけるワンホットステートカウンタ２１３の動作の一例を示す図である。イネーブル信号ＥＮｔがローレベル（ディセーブル）である場合にワンホットステートカウンタ２１３は、カウンタ値ＳＴＡＴＥｔの全ビットを「０」に初期化する。
【００４５】
一方、イネーブル信号ＥＮｔがハイレベル（イネーブル）である場合にワンホットステートカウンタ２１３は、送信側クロック信号ＣＬＫｔが立ち上がったタイミングでカウンタ値ＳＴＡＴＥｔを更新する。また、イネーブル信号ＥＮｔがハイレベルで、送信側クロック信号ＣＬＫｔの立上り以外の期間においてワンホットステートカウンタ２１３は、カウンタ値ＳＴＡＴＥｔを更新せずに保持する。
【００４６】
図６は、第１の実施の形態におけるレジスタ２１４の動作の一例を示す図である。このレジスタ２１４は、カウンタ値ＳＴＡＴＥｔの対応するビットｂｎがハイレベルである場合に送信側クロック信号ＣＬＫｔが立ち上がったタイミングでデータを更新する。それ以外の期間においてレジスタ２１４は、データを保持する。
【００４７】
［電圧変換部の構成例］
図７は、第１の実施の形態における電圧変換部２２０の一構成例を示す回路図である。この電圧変換部２２０は、レベルシフタ２２１と、Ｎ個のレベルシフタ２２４とを備える。
【００４８】
レベルシフタ２２１は、レディ信号ＲＥｔの電圧を変換するものである。このレベルシフタ２２１は、レベルシフトバッファ２２２および２２３を備える。
【００４９】
レベルシフトバッファ２２２は、レディ信号ＲＥｔがハイレベルの場合に電源電圧Ｖｄｄ１をレベルシフトバッファ２２３に出力し、レディ信号ＲＥｔがローレベルの場合に所定の接地電圧をレベルシフトバッファ２２３に出力するものである。
【００５０】
レベルシフトバッファ２２３は、レベルシフトバッファ２２２からの信号がハイレベル（Ｖｄｄ１）の場合に電源電圧Ｖｄｄ２を出力し、その信号がローレベルの場合に所定の接地電圧を出力するものである。
【００５１】
これらのレベルシフトバッファ２２２および２２３により、信号の電圧がＶｄｄ１からＶｄｄ２に変換される。レベルシフタ２２１は、電圧変換後の信号をレディ信号ＲＥｒとして受信側リングバッファ２３０に出力する。
【００５２】
レベルシフタ２２４は、送信データの電圧を変換するものである。このレベルシフタ２２４は、それぞれがレベルシフトバッファ２２５および２２６からなるＭ個の回路を備える。レベルシフトバッファ２２５および２２６の構成は、レベルシフトバッファ２２２および２２３と同様である。
【００５３】
また、Ｎ個のうちｎ番目のレベルシフタ２２４の入力端子は、ｎ番目のレジスタ２１４に接続される。また、ｎ番目のレベルシフタ２２４の出力端子は、後述する受信側のｎ番目のレジスタに接続される。
【００５４】
上述のようにＮ個のレベルシフタ２２４のそれぞれに、レベルシフトバッファ２２５および２２６がＭ個ずつ設けられ、送信側および受信側に接続される。したがって、電圧変換部２２０全体で、レベルシフトバッファ２２５および２２６は、Ｎ×Ｍ個ずつ設けられる。また、レベルシフタ２２４と送信側リングバッファ２１０との間の配線数は、Ｎ×Ｍ本である。
【００５５】
［受信側リングバッファの構成例］
図８は、第１の実施の形態における受信側リングバッファ２３０の一構成例を示す回路図である。この受信側リングバッファ２３０は、受信側制御部２３１と、Ｎ個のレジスタ２３６とを備える。
【００５６】
受信側制御部２３１は、フリップフロップ２３２および２３３と、ワンホットステートカウンタ２３４と、レジスタ２３５とを備える。
【００５７】
フリップフロップ２３２および２３３は、受信側クロックＣＬＫｒに同期してレディ信号ＲＥｒを遅延させるものである。フリップフロップ２３３は、遅延させたレディ信号ＲＥｒをイネーブル信号ＥＮｒとしてワンホットステートカウンタ２３４に供給する。なお、フリップフロップ２３２および２３３からなる回路は、特許請求の範囲に記載の遅延部の一例である。
【００５８】
ワンホットステートカウンタ２３４の構成は、送信側のワンホットステートカウンタ２１３と同様である。このワンホットステートカウンタ２３４は、カウンタ値ＳＴＡＴＥｒをレジスタ２３５に入力し、カウンタ値ＳＴＡＴＥｒのｎビット目をｎ番目のレジスタ２３６のイネーブル端子ｅｎに入力する。
【００５９】
レジスタ２３５の構成は、レジスタ２３６と同様である。このレジスタ２３５は、受信側クロックＣＬＫｒに同期してカウンタ値ＳＴＡＴＥｒを遅延させてセレクタ２４０に供給する。
【００６０】
レジスタ２３６の構成は、受信側クロック信号ＣＬＫｒに同期して動作する点以外は、送信側のレジスタ２１４と同様である。
【００６１】
セレクタ２４０は、レジスタ２３５からのカウンタ値ＳＴＡＴＥｒのうち「１」のビットに対応するレジスタ２３６を選択するものである。このセレクタ２４０は、選択したレジスタ２３６に保持された受信データをＤＡＴＡｒとしてデータ受信部１３０に出力する。
【００６２】
図９は、第１の実施の形態におけるデータ伝送回路２００の全体図の一例である。図４乃至図８に例示したように、データ伝送回路２００の送信側である電源ドメインＤ１内にＮ個のレジスタ２１４が配置され、受信側である電源ドメインＤ２内にＮ個のレジスタ２３６が配置される。ｎ番目のレジスタ２１４と、ｎ番目のレジスタ２３６との間には、レベルシフタ２２４が配置される。
【００６３】
また、イネーブル信号ＥＮｔがハイレベル（イネーブル）になるとワンホットステートカウンタ２１３は、Ｎ個のレジスタ２１４を循環的に選択して送信データを保持させる処理を開始する。この送信データは、レベルシフタ２２４により電圧変換されて送信データとしてレジスタ２３６に入力される。
【００６４】
一方、フリップフロップ２１２などにより遅延したイネーブル信号ＥＮｒがハイレベルになるとワンホットステートカウンタ２３４は、Ｎ個のレジスタ２３６を循環的に選択して受信データを保持させる処理を開始する。セレクタ２４０は、Ｎ個の受信データを循環的に選択して出力する。
【００６５】
ここで、送信側のイネーブル信号ＥＮｔに対する、受信側のイネーブル信号ＥＮｒの遅延時間Ｔｄは、次の式で表される範囲内に設定される。
ＴPhase＋ＴShift＜Ｔｄ＜（Ｎ＋１）×Ｐ
上式において、ＴPhaseは、送信側クロック信号ＣＬＫｔの立上りに対する受信側クロック信号ＣＬＫｒの立上りの遅延時間（位相差）である。ＴShiftは、レベルシフタ２２１による遅延時間である。Ｐは、送信側クロック信号ＣＬＫｔの周期である。
【００６６】
また、レジスタ２１４の個数Ｎは、送信側リングバッファ２１０がデータを送出する送出タイミングに対する、受信側リングバッファ２３０がデータを受け取るタイミングの遅延時間に応じて決定される。例えば、Ｎが（Ａ＋２）である場合には、送信側の送出タイミングに対する受信側の遅れは、Ａクロックまで許容される。図９ではＮ＝４であるため、２クロックまでの遅れが許容される。レジスタ２１４の個数Ｎを多くすれば、許容される遅れを大きくすることができるが、その分、配線数およびレベルシフタ２２４の個数が増大する。このため、Ｎの値は、タイミング設計の容易さと、配線数等の増大とを考慮して設定される。
【００６７】
図１０は、第１の実施の形態における送信側リングバッファ２１０および受信側リングバッファ２３０のデータ構造の一例を示す図である。図１０において、リング状に接続された４つのバッファ領域は、図９におけるレジスタ２１４または２３６に対応する。図９のリング状の接続構造は、これらのレジスタの物理的な構造ではなく、論理的なデータ構造を示す。
【００６８】
図１１は、第１の実施の形態における送信側リングバッファ２１０の動作を説明するための図である。イネーブル信号ＥＮｔがハイレベルに設定され、４ｔクロック目でデータＤＡＴＡ０が送信側リングバッファ２１０に入力されたものとする。送信側リングバッファ２１０は、カウンタ値ＳＴＡＴＥｔを「０００１」にし、同図におけるａに例示するように、そのカウンタ値に対応するレジスタ２１４にデータＤＡＴＡ０を保持する。
【００６９】
４ｔ＋１クロック目でデータＤＡＴＡ１が入力されると、送信側リングバッファ２１０は、カウンタ値ＳＴＡＴＥｔを「００１０」にし、図１１におけるｂに例示するように、そのカウンタ値に対応するレジスタ２１４にデータＤＡＴＡ１を保持する。
【００７０】
４ｔ＋２クロック目でデータＤＡＴＡ２が入力されると、送信側リングバッファ２１０は、カウンタ値ＳＴＡＴＥｔを「０１００」にし、図１１におけるｃに例示するように、そのカウンタ値に対応するレジスタ２１４にデータＤＡＴＡ２を保持する。
【００７１】
図１２は、第１の実施の形態における受信側リングバッファ２３０の動作を説明するための図である。
【００７２】
４ｔ＋３クロック目でデータＤＡＴＡ３が入力されると、送信側リングバッファ２１０は、カウンタ値ＳＴＡＴＥｔを「１０００」にし、図１２におけるａに例示するように、そのカウンタ値に対応するレジスタ２１４にデータＤＡＴＡ３を保持する。また、受信側リングバッファ２３０は、カウンタ値ＳＴＡＴＥｒを「０００１」にし、そのカウンタ値に対応するレジスタ２３６にデータＤＡＴＡ０を保持する。
【００７３】
４ｔ＋４クロック目でデータＤＡＴＡ４が入力されると、送信側リングバッファ２１０は、カウンタ値ＳＴＡＴＥｔを「０００１」にし、図１２におけるｂに例示するように、そのカウンタ値に対応するレジスタ２１４にデータＤＡＴＡ４を保持する。また、受信側リングバッファ２３０は、カウンタ値ＳＴＡＴＥｒを「００１０」にし、そのカウンタ値に対応するレジスタ２３６にデータＤＡＴＡ０を保持する。
【００７４】
図１１および図１２に例示したように、Ｎ個の送信データのそれぞれが一定時間に亘って送信側リングバッファ２１０に保持され、その保持されている時間に満たない時間Ｔｄだけ遅延して、それらのデータが受信側リングバッファ２３０に伝送されて保持される。このため、Ｎ個のデータは途切れずに受信側リングバッファ２３０に到着順に整列して保持され、電源ドメイン間の配線数は、Ｎ系統分で済む。また、送信側リングバッファ２１０のカウンタ値ＳＴＡＴＥｔが一巡してデータ（ＤＡＴＡ０等）が更新される前に、そのデータは受信側リングバッファ２３０に保持される。これにより、電源ドメイン間においてデータが途切れることなく伝送される。
【００７５】
図１３は、第１の実施の形態におけるケース０のデータ伝送回路２００の動作の一例を示すタイミングチャートである。このケース０では、送信側クロック信号ＣＬＫｔの立上りに対して受信側クロック信号ＣＬＫｒの立上りがｄＴだけ遅れている。また、受信側のカウンタ値ＳＴＡＴＥｒの計数は、イネーブル信号ＥＮｒがハイレベルになったタイミングＴ４の直後のタイミングＴ４'に開始される。
【００７６】
イネーブル信号ＥＮｔがタイミングＴ１でハイレベルになると、その次のクロックのタイミングＴ２において送信側のカウンタ値ＳＴＡＴＥｔが「０００１」に制御される。そして、その次のクロックのタイミングＴ３においてレディ信号ＲＥｔがハイレベルになり、その次のクロックのタイミングＴ４においてイネーブル信号ＥＮｒがハイレベルとなる。その直後のタイミングＴ４'において、受信側のカウンタ値ＳＴＡＴＥｒが「０００１」に制御される。
【００７７】
最初の送信データＤＡＴＡｔ０は、タイミングＴ３からＴ５までの２クロックにおいて不定であり、タイミングＴ５において受信側リングバッファ２３０へ送出される。斜線の部分は、データが不定であることを示す。２番目以降の送信データＤＡＴＡｔ１、ＤＡＴＡｔ２およびＤＡＴＡｔ３は、タイミングＴ６、Ｔ７およびＴ８に送出される。
【００７８】
図１４は、第１の実施の形態におけるケース１のデータ伝送回路２００の動作の一例を示すタイミングチャートである。このケース１では、送信側クロック信号ＣＬＫｔの立上りに対して受信側クロック信号ＣＬＫｒの立上りがｄＴだけ遅れている。また、受信側のカウンタ値ＳＴＡＴＥｒの計数は、イネーブル信号ＥＮｒがハイレベルになったタイミングＴ４の後のタイミングＴ５'に開始される。
【００７９】
図１５は、第１の実施の形態におけるケース２のデータ伝送回路２００の動作の一例を示すタイミングチャートである。このケース３では、送信側クロック信号ＣＬＫｔの立上りに対して受信側クロック信号ＣＬＫｒの立上りがｄＴだけ進んでいる。また、受信側のカウンタ値ＳＴＡＴＥｒの計数は、イネーブル信号ＥＮｒがハイレベルになったタイミングＴ４の直前のタイミングＴ４''に開始される。
【００８０】
図１６は、第１の実施の形態におけるケース３のデータ伝送回路２００の動作の一例を示すタイミングチャートである。このケース３では、送信側クロック信号ＣＬＫｔの立上りに対して受信側クロック信号ＣＬＫｒの立上りがｄＴだけ進んでいる。受信側のカウンタ値ＳＴＡＴＥｒの計数は、タイミングＴ５の直前のタイミングＴ５''に開始される。
【００８１】
図１７は、セレクタの前段にレベルシフタを設けた比較例のデータ伝送回路２００の一構成例を示す回路図である。この比較例では、レジスタは８段設けられ、これらのレジスタにＦＩＦＯ（First In First Out）方式でデータが保持される。そして、レジスタのそれぞれとセレクタとの間にレベルシフタが配置される。
【００８２】
この比較例では、８段のレジスタにより、送信側の送出タイミングに対する受信側の遅れが１クロックまで許容される。これにより、レベルシフタによる遅延の影響を緩和することができる。しかしながら、レジスタに３３ビットのデータを保持させる際には、３３×８本もの配線がレジスタとセレクタとの間に必要となる。また、レベルシフタも同数（３３×８個）必要である。
【００８３】
ここで、レベルシフタの個数を削減する方法としては、図１８に例示するように、セレクタの後段にレベルシフタを配置する方法が考えられる。しかし、この構成では、受信側の制御部からセレクタへレベルシフタを介して制御信号が伝送され、そのセレクタから後段のレジスタへもレベルシフタを介してデータが伝送される。すなわち、制御信号およびデータがレベルシフタの分だけ遅延する。これらの遅延の影響により、図２に例示したように、電源ドメインＤ２側で生成された受信側クロック信号ＣＬＫｒに同期して、セレクタと、その後段のレジスタとを動作させることが困難となる。
【００８４】
このように図１８の比較例では、レベルシフタの個数を削減することができる一方で、タイミング設計が困難になってしまう。レベルシフタの遅延は、電源ドメインのそれぞれの電圧の関係により変化するため、電圧が可変である場合には、使用する全ての電圧の関係についてタイミング解析を行う必要があり、より設計が困難となる。また、同図の比較例では、セレクタとレジスタとの間の配線数を削減することはできない。
【００８５】
これに対して、図９に例示したデータ伝送回路２００では、前述したように、送信側の送出タイミングに対する受信側の遅れが２クロックまで許容される。このため、タイミング設計は、比較例よりも容易になる。さらに、４個のレジスタ２１４と、４個のレジスタ２３６との間にレベルシフタ２２４を配置している。このため、レジスタ２１４に３３ビットのデータを保持させる際に、配線は３３×４本で済み、比較例と比較して配線数を半分に削減することができる。レベルシフタ２２４の個数も同様に削減することができる。
【００８６】
［データ伝送回路の動作例］
図１９は、第１の実施の形態におけるデータ伝送回路２００の動作の一例を示すフローチャートである。この動作は、例えば、ハイレベルのイネーブル信号ＥＮｔがデータ伝送回路２００に入力されたときに開始する。
【００８７】
データ伝送回路２００は、送信側リングバッファ２１０内のレジスタ２１４に送信データを循環的に順に保持する（ステップＳ９０１）。そして、データ伝送回路２００は、その送信データの電圧変換を行う（ステップＳ９０２）。データ伝送回路２００は、電圧変換した受信データを受信側リングバッファ２３０内のレジスタ２３６に循環的に順に保持する（ステップＳ９０３）。
【００８８】
データ伝送回路２００は、イネーブル信号ＥＮｔがローレベルである（すなわち、伝送終了が指示された）か否かを判断する（ステップＳ９０４）。伝送終了が指示されていない場合に（ステップＳ９０４：Ｎｏ）、データ伝送回路２００は、ステップＳ９０１以降を繰り返す。一方、伝送終了が指示された場合に（ステップＳ９０４：Ｙｅｓ）、データ伝送回路２００は、動作を終了する。
【００８９】
このように、本技術の第１の実施の形態によれば、電源ドメインＤ１の送信側リングバッファと電源ドメインＤ２の受信側リングバッファとの間で同期させてデータを整列して伝送することにより、異なる電源ドメインの間の配線数を削減することができる。
【００９０】
＜第２の実施の形態＞
上述の第１の実施の形態では、データの伝送のみに着目したが、画像データを送信する際には、垂直同期信号も送信する必要が生じる。この第２の実施の形態の半導体装置１００は、垂直同期信号を含む画像データを伝送する点において第１の実施の形態と異なる。
【００９１】
図２０は、第２の実施の形態における半導体装置１００の一構成例を示すブロック図である。この第２の実施の形態の半導体装置１００は、電源ドメインＤ１内にバス１４０、メモリ１５０およびＤＭＡ（Direct Memory Access）コントローラ１６０をさらに備える点において第１の実施の形態と異なる。
【００９２】
また、第２の実施の形態の半導体装置１００は、互いに異なるクロック信号が供給されるクロックドメインｄ１、ｄ２およびｄ３に分割される。クロックドメインｄ１内に、バス１４０、メモリ１５０およびＤＭＡコントローラ１６０が配置される。クロックドメインｄ１およびｄ２の境界にはデータ送信部１２０が配置される。また、クロックドメインｄ２およびｄ３の境界にはデータ伝送回路２００が配置され、クロックドメインｄ３内にデータ受信部１３０が配置される。クロックドメインｄ１、ｄ２およびｄ３のそれぞれのクロック信号は、クロック信号分配部１１０により分配される。図２０では、クロック信号分配部１１０は省略されている。
【００９３】
バス１４０は、メモリ１５０やＤＭＡコントローラ１６０が、互いにデータをやり取りするための共通の経路である。メモリ１５０は、データを保持するものである。例えば、複数の画素データを含む画像データが保持される。
【００９４】
ＤＭＡコントローラ１６０は、ＣＰＵ（Central Processing Unit）などを介さずにメモリ１５０とデータ送信部１２０との間でデータを伝送するものである。このＤＭＡコントローラ１６０は、データの転送を要求する要求信号をデータ送信部１２０から受け取ると、その要求信号に従ってメモリ１５０から複数のデータ（画素データなど）を読み出してデータ送信部１２０に順に転送する。ただし、ＤＭＡコントローラ１６０は、ウェイト信号をデータ送信部１２０から受け取ると、データ送信部１２０内のバッファ領域に空きができるまでデータの転送を待機させる。
【００９５】
図２１は、第２の実施の形態におけるデータ送信部１２０の一構成例を示すブロック図である。このデータ送信部１２０は、タイミング発生部１２１および非同期ＦＩＦＯメモリ１２２を備える。
【００９６】
タイミング発生部１２１は、垂直同期信号ＶＳＹＮＣなどのタイミング信号を生成するものである。このタイミング発生部１２１は、クロックドメインｄ２内のクロック信号に同期して動作する。画像データの転送を開始すべき所定のタイミングにおいてタイミング発生部１２１は、要求信号をＤＭＡコントローラ１６０に供給し、垂直同期信号ＶＳＹＮＣの生成を開始する。また、タイミング発生部１２１は、ハイレベルのイネーブル信号ＥＮｔをデータ伝送回路２００に供給し、垂直同期信号ＶＳＹＮＣのデータ伝送回路２００への供給を開始する。
【００９７】
垂直同期信号ＶＳＹＮＣは、一定の周期が経過するたびに所定のパルス期間に亘ってハイレベル（有効）に制御される。垂直同期信号ＶＳＹＮＣがローレベル（無効）である期間において、タイミング発生部１２１は、データが有効な期間を示すデータイネーブル信号ＤＥＮを非同期ＦＩＦＯメモリ１２２に供給する。例えば、垂直同期信号ＶＳＹＮＣより周波数の高い周期信号がデータイネーブル信号ＤＥＮとして供給される。
【００９８】
非同期ＦＩＦＯメモリ１２２は、ＦＩＦＯ方式でデータを保持するものである。この非同期ＦＩＦＯメモリ１２２は、クロックドメインｄ１内のクロック信号に同期して、ＤＭＡコントローラ１６０からのデータを有効データとして、内部のバッファ領域に保持する。ただし、バッファ領域に空きがない場合に非同期ＦＩＦＯメモリ１２２は、ウェイト信号を生成してＤＭＡコントローラ１６０に供給する。
【００９９】
また、非同期ＦＩＦＯメモリ１２２は、データイネーブル信号ＤＥＮに同期して、ＦＩＦＯ方式で有効データをバッファ領域から取り出してデータ伝送回路２００に供給する。
【０１００】
図２２は、第２の実施の形態におけるデータ送信部１２０の動作の一例を示すタイミングチャートである。タイミング発生部１２１は、タイミングＴ１０などにおいて垂直同期信号ＶＳＹＮＣをハイレベル（有効）にする。また、タイミング発生部１２１は、垂直同期信号ＶＳＹＮＣがローレベル（無効）な期間において、データイネーブル信号ＤＥＮを生成する。
【０１０１】
非同期ＦＩＦＯメモリ１２２は、タイミングＴ１１などにおいて、垂直同期信号ＶＳＹＮＣを送信データの３２ビット目（ＤＡＴＡｔ［３２］）に格納して出力する。また、非同期ＦＩＦＯメモリ１２２は、タイミングＴ１２などにおいて、データイネーブル信号ＤＥＮに同期して有効データを、送信データの０乃至３１ビット（ＤＡＴＡｔ［３１：０］）に格納して出力する。このように、垂直同期信号ＶＳＹＮＣと有効データとからなる画像データが伝送される。
【０１０２】
図２３は、第２の実施の形態におけるデータ受信部１３０の一構成例を示すブロック図である。このデータ受信部１３０は、タイミング発生部１３１および非同期ＦＩＦＯメモリ１３２を備える。
【０１０３】
タイミング発生部１３１は、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣなどのタイミング信号を生成するものである。このタイミング発生部１３１は、垂直同期信号ＶＳＹＮＣをデータ伝送回路２００から受け取ると、その垂直同期信号ＶＳＹＮＣより周波数の高い水平同期信号ＨＳＹＮＣと、データイネーブル信号ＤＥＮとを生成する。垂直同期信号ＶＳＹＮＣは、受信データＤＡＴＡｒの３２ビット目から取り出される。
【０１０４】
そして、タイミング発生部１３１は、垂直同期信号ＶＳＹＮＣをモニタなどの外部の表示装置に出力し、垂直同期信号ＶＳＹＮＣが無効の期間内に水平同期信号ＨＳＹＮＣを表示装置に出力する。また、タイミング発生部１３１は、垂直同期信号ＶＳＹＮＣが無効の期間内に非同期ＦＩＦＯメモリ１３２と表示装置とにデータイネーブル信号ＤＥＮを出力する。非同期ＦＩＦＯメモリ１３２の構成は、送信側の非同期ＦＩＦＯメモリ１２２と同様である。
【０１０５】
図２４は、第２の実施の形態におけるデータ受信部１３０の動作の一例を示すタイミングチャートである。受信データＤＡＴＡｒの３２ビット目（ＤＡＴＡｒ［３２］）から取り出された垂直同期信号ＶＳＹＮＣは、タイミングＴ２０などにおいてハイレベル（有効）になる。また、タイミング発生部１３１は、垂直同期信号ＶＳＹＮＣがローレベル（無効）な期間内にタイミングＴ２１などにおいて水平同期信号ＨＳＹＮＣを生成する。また、タイミング発生部１３１は、垂直同期信号ＶＳＹＮＣがローレベルな期間内にタイミングＴ２２などにおいてデータイネーブル信号ＤＥＮを生成する。
【０１０６】
非同期ＦＩＦＯメモリ１３２は、データイネーブル信号ＤＥＮに同期して、受信データＤＡＴＡｒの０乃至３１ビット（ＤＡＴＡｒ［３１：０］）に格納された有効データを出力する。このように、画像データが表示装置に転送される。
【０１０７】
このように、本技術の第２の実施の形態によれば、データ送信部１２０が垂直同期信号ＶＳＹＮＣを生成してデータ伝送回路２００に供給するため、垂直同期信号を含む画像データをデータ伝送回路２００が伝送することができる。
【０１０８】
［変形例］
上述の第２の実施の形態では、半導体装置１００は、表示装置にデジタルの画像データを出力していたが、表示装置のインターフェースの規格がアナログ信号にしか対応していない場合には、画像データを表示させることができない。この第２の実施の形態の変形例の半導体装置１００は、画像をアナログ出力する点において第２の実施の形態と異なる。
【０１０９】
図２５は、第２の実施の形態の変形例における半導体装置１００の一構成例を示すブロック図である。この第２の実施の形態の変形例の半導体装置１００は、アナログ信号出力部１７０をさらに備える点において第２の実施の形態と異なる。
【０１１０】
アナログ信号出力部１７０は、データ受信部１３０からの画像データをアナログ信号に変換して出力するものである。
【０１１１】
図２６は、第２の実施の形態の変形例におけるアナログ信号出力部１７０の一構成例を示すブロック図である。このアナログ信号出力部１７０は、複数のデジタルアナログ変換部１７１と複数の差動アンプ１７２とを備える。
【０１１２】
デジタルアナログ変換部１７１は、画像データ内のデータを差動のアナログ信号に変換して差動アンプ１７２に出力するものである。変換対象のデータとしては、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥＮや有効データが挙げられる。
【０１１３】
差動アンプ１７２は、デジタルアナログ変換部１７１からのアナログ信号を増幅して表示装置に差動出力するものである。
【０１１４】
このように、本技術の第２の実施の形態の変形例によれば、アナログ信号出力部１７０は、画像データをアナログ信号に変換して表示装置に出力するため、アナログ信号に対応する表示装置に画像を表示させることができる。
【０１１５】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１１７】
なお、本技術は以下のような構成もとることができる。
（１）複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファと
を具備するデータ伝送回路。
（２）前記複数の送信側バッファ領域のそれぞれは、互いに異なる前記受信側バッファ領域に対応付けられ、
前記電圧変換部は、入力端子および出力端子が各々に設けられた複数のレベルシフタを備え、
前記複数のレベルシフタのそれぞれの前記入力端子は、互いに異なる前記送信側バッファ領域に接続されるとともに前記出力端子は、前記接続された送信側バッファ領域に対応する前記受信側バッファ領域に接続され、
前記複数のレベルシフタは、前記入力端子からの前記受信データの電圧を変換して前記出力端子に出力する
前記（１）記載のデータ伝送回路。
（３）前記送信側バッファは、
前記複数の送信側バッファ領域と、
前記複数の送信側バッファ領域を順に選択して当該選択した領域に前記送信データを前記所定時間に亘って保持させる処理を送信側バッファリング処理として前記開始タイミングにおいて開始する送信制御部と
を備える前記（２）記載のデータ伝送回路。
（４）前記受信側バッファは、
前記複数の受信側バッファ領域と、
前記複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持させる処理を受信側バッファリング処理として前記開始タイミングから前記遅延時間が経過したときに開始する送信制御部と
を備える前記（３）記載のデータ伝送回路。
（５）前記送信側バッファは、前記開始タイミングを示すイネーブル信号が入力されると前記送信側バッファリング処理を開始し、
前記送信側バッファは、前記イネーブル信号が入力されると前記受信側バッファリング処理を開始し、
前記受信側バッファは、前記イネーブル信号を遅延させて前記送信側制御部に供給する遅延部をさらに備える
前記（４）記載のデータ伝送回路。
（６）前記複数の受信側バッファ領域を順に選択して当該選択した領域に保持された前記受信データを出力するセレクタをさらに具備する
前記（１）から（５）のいずれかに記載のデータ伝送回路。
（７）前記送信データは、垂直同期信号および有効データを含む
前記（１）から（６）のいずれかに記載のデータ伝送回路。
（８）複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側バッファと、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換部と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側バッファと、
前記保持された受信データを処理するデータ受信部と
を具備するデータ伝送システム。
（９）前記受信データをアナログ信号に変換して出力するアナログ信号出力部をさらに具備する
前記（８）記載のデータ伝送システム。
（１０）複数の送信側バッファ領域を順に選択して当該選択した領域に送信データを所定時間に亘って保持する処理を開始タイミングにおいて開始する送信側手順と、
前記保持された送信データに対して電圧変換を行って受信データとして出力する電圧変換手順と、
複数の受信側バッファ領域を順に選択して当該選択した領域に前記受信データを前記所定時間に亘って保持する処理を前記所定時間に満たない遅延時間が前記開始タイミングから経過したときに開始する受信側手順と
を具備するデータ伝送回路の制御方法。
【符号の説明】
【０１１８】
１００  半導体装置
１１０  クロック分配部
１１１  クロックツリー
１１２、１１３、２２１、２２４  レベルシフタ
１２０  データ送信部
１２１、１３１  タイミング発生部
１２２、１３２  非同期ＦＩＦＯメモリ
１３０  データ受信部
１４０  バス
１５０  メモリ
１６０  ＤＭＡコントローラ
１７０  アナログ信号出力部
１７１  デジタルアナログ変換部
１７２  差動アンプ
２００  データ伝送回路
２１０  送信側リングバッファ
２１１  送信制御部
２１２、２３２、２３３  フリップフロップ
２１３、２３４  ワンホットステートカウンタ
２１４、２３５、２３６  レジスタ
２２０  電圧変換部
２２２、２２３、２２５、２２６  レベルシフトバッファ
２３０  受信側リングバッファ
２３１  受信側制御部
２４０  セレクタ
【図１】
2017207963.tif 000003
【図２】
2017207963.tif 000004
【図３】
2017207963.tif 000005
【図４】
2017207963.tif 000006
【図５】
2017207963.tif 000007
【図６】
2017207963.tif 000008
【図７】
2017207963.tif 000009
【図８】
2017207963.tif 000010
【図９】
2017207963.tif 000011
【図１０】
2017207963.tif 000012
【図１１】
2017207963.tif 000013
【図１２】
2017207963.tif 000014
【図１３】
2017207963.tif 000015
【図１４】
2017207963.tif 000016
【図１５】
2017207963.tif 000017
【図１６】
2017207963.tif 000018
【図１７】
2017207963.tif 000019
【図１８】
2017207963.tif 000020
【図１９】
2017207963.tif 000021
【図２０】
2017207963.tif 000022
【図２１】
2017207963.tif 000023
【図２２】
2017207963.tif 000024
【図２３】
2017207963.tif 000025
【図２４】
2017207963.tif 000026
【図２５】
2017207963.tif 000027
【図２６】
2017207963.tif 000028