(57)【要約】      （修正有）【課題】ビニング読み出し時の画素選択の柔軟性を向上させることが可能な固体撮像装置を提供する。【解決手段】セルＳＥには、フォトダイオードＰＤ１〜ＰＤ８、行選択トランジスタＡＤＲ１、ＡＤＲ２、増幅トランジスタＡＭＰ、リセットトランジスタＲＳおよび読み出しトランジスタＲＤ１〜ＲＤ８が設けられ、行選択トランジスタＡＤＲ１をオン、行選択トランジスタＡＤＲ２をオフさせることにより、セルＳＥから垂直信号線Ｖｌｉｎ１に信号を読み出す。一方、行選択トランジスタＡＤＲ１をオフ、行選択トランジスタＡＤＲ２をオンさせることにより、セルＳＥから垂直信号線Ｖｌｉｎ２に信号を読み出す。【選択図】図２
2017059875.tif 000002
【特許請求の範囲】
【請求項１】
光電変換された電荷を蓄積する画素と、
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部とを備える固体撮像装置。
【請求項２】
前記選択部は、前記Ｎ本のうちのＫ（Ｋは２以上Ｎ以下の整数）本の信号線に別々に接続されたＫ個の選択トランジスタを備える請求項１に記載の固体撮像装置。
【請求項３】
前記画素がロウ方向およびカラム方向にアレイ状に配置された画素アレイ部を備え、
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能である請求項２に記載の固体撮像装置。
【請求項４】
前記選択部は、前記ロウ方向に配置されたＭ（Ｍは２以上の整数）個のセルを前記Ｋ本の信号線のそれぞれ共通に接続可能である請求項３に記載の固体撮像装置。
【請求項５】
前記セルは、
画素が２行２列に配列された第１画素群と隣り合う第２画素群と共有される増幅トランジスタと、
前記第１画素群と、前記第２画素群とで共有されるリセットトランジスタとを備える請求項３に記載の固体撮像装置。
【請求項６】
前記カラム方向に順次配列された第１から第４のセルと、前記第１から前記第４のセルに前記ロウ方向にそれぞれ隣り合い前記カラム方向に順次配列された第５から第８のセルとで１つのブロックをなし、
前記ブロックに対して第１から第４の信号線が割り当てられ、
前記第１から第４のセルの各々の第１出力先は前記第１および第２の信号線を交互に選択可能であり、
前記第１から第４のセルの各々の第２出力先は前記第１から第４の信号線を１つずつ選択可能であり、
前記第５から第６のセルの各々の第１出力先は前記第３および第４の信号線を交互に選択可能であり、
前記第５から第６のセルの各々の第２出力先は前記第１から第４の信号線を１つずつ選択可能である請求項５に記載の固体撮像装置。
【請求項７】
前記カラム方向に順次配列された第１から第１６のセルと、前記第１から前記第１６のセルに前記ロウ方向にそれぞれ隣接して前記カラム方向に順次配列された第１７から第３２のセルと、前記第１７から前記第３２のセルに前記ロウ方向にそれぞれ隣接して前記カラム方向に順次配列された第３３から第４８のセルと、前記第３３から前記第４８のセルに前記ロウ方向にそれぞれ隣接して前記カラム方向に順次配列された第４９から第６４のセルとで１つのブロックをなし、
前記ブロックに対して第１から第８の信号線が割り当てられ、
前記第１から第１６のセルの各々の第１出力先は前記第１および第２の信号線を交互に選択可能であり、
前記第１から第１６のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第１７から第３２のセルの各々の第１出力先は前記第３および第４の信号線を交互に選択可能であり、
前記第１７から第３２のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第３３から第４８のセルの各々の第１出力先は前記第５および第６の信号線を交互に選択可能であり、
前記第３３から第４８のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能であり、
前記第４９から第６４のセルの各々の第１出力先は前記第７および第８の信号線を交互に選択可能であり、
前記第４９から第６４のセルの各々の第２出力先の半々は前記第１から第８の信号線を１つずつ選択可能である請求項５に記載の固体撮像装置。
【請求項８】
光電変換された電荷を蓄積する画素がロウ方向およびカラム方向にアレイ状に配置された画素アレイ部と、
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部と、
前記画素アレイ部に光を集光する光学系とを備え、
前記選択部は、前記Ｎ本のうちのＫ（Ｋは２以上Ｎ以下の整数）本の信号線に別々に接続されたＫ個の選択トランジスタを備え、
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能であるカメラモジュール。
【請求項９】
前記選択部は、前記ロウ方向に配置されたＭ（Ｍは２以上の整数）個のセルを前記Ｋ本の信号線のそれぞれ共通に接続可能である請求項８に記載のカメラモジュール。
【請求項１０】
前記セルは、
画素が２行２列に配列された第１画素群と隣り合う第２画素群と共有される増幅トランジスタと、
前記第１画素群と、前記第２画素群とで共有されるリセットトランジスタとを備える請求項８又は９のいずれか１つに記載のカメラモジュール。
【請求項１１】
光電変換された電荷を蓄積する画素がロウ方向およびカラム方向にアレイ状に配置された画素アレイ部と、
前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、
前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部と、
前記画素アレイ部に光を集光する光学系と、
前記画素信号を信号処理する信号処理部とを備え、
前記選択部は、前記Ｎ本のうちのＫ（Ｋは２以上Ｎ以下の整数）本の信号線に別々に接続されたＫ個の選択トランジスタを備え、
前記画素と前記選択部とでセルが構成され、
前記選択部は、前記カラム方向に配置されたＮ個のセルを前記Ｋ本の信号線に別々に接続可能である電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置、カメラモジュールおよび電子機器に関する。
【背景技術】
【０００２】
固体撮像装置では、感度を向上させたり、読み出し速度を向上させたりするために、ビニング読み出しを行うことがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３００３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、ビニング読み出し時の画素選択の柔軟性を向上させることが可能な固体撮像装置、カメラモジュールおよび電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、光電変換された電荷を蓄積する画素と、前記画素から読み出された画素信号を伝送可能なＮ（Ｎは２以上の整数）本の信号線と、前記画素信号の出力先を前記Ｎ本の信号線の中から選択する選択部とを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１の固体撮像装置の８画素１セル分の構成例を示す回路図、図２（ｂ）は、２セル分の接続例を示す回路図である。
【図３】図３は、図２の８画素１セル分のレイアウト例を示す平面図である。
【図４】図４は、図１の固体撮像装置の８セル分の構成例を示す回路図である。
【図５】図５は、図４の構成における通常読み出し時の信号経路を示す回路図である。
【図６】図６は、図４の構成における２×２ビニング読み出し時の結線方法を示すブロック図である。
【図７】図７は、図４の構成における２×２ビニング読み出し時の信号経路を示す回路図である。
【図８】図８は、図４の切替トランジスタの切替信号の入力方法を示す回路図である。
【図９】図９は、図８の構成における通常読み出し動作を示すタイミングチャートである。
【図１０】図１０は、図４の構成における２×２ビニング読み出し動作を示すタイミングチャートである。
【図１１】図１１は、第２実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図１２】図１２は、第２実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図１３】図１３は、第２実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図１４】図１４は、第２実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図１５】図１５は、図１１から図１４の構成における４×４ビニング読み出し時の結線方法を示す回路図である。
【図１６】図１６は、図１１の構成における４×４ビニング読み出し時の信号経路のうち図１１に相当する１６セル分を示す回路図である。
【図１７】図１７は、第３実施形態に係る固体撮像装置に適用される８画素１セル分の構成例を示す回路図である。
【図１８】図１８は、第３実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図１９】図１９は、第３実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図２０】図２０は、第３実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図２１】図２１は、第３実施形態に係る固体撮像装置に適用される６４セル分のうちの１６セル分を分割して示す回路図である。
【図２２】図２２は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
【図２３】図２３は、第５実施形態に係る固体撮像装置が適用されるカメラモジュールの概略構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＸがロウ方向ＲＤおよびカラム方向ＣＤにアレイ状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＸの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＸから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＸを垂直方向に走査する垂直走査回路２、画素ＰＸとの間でソースフォロア動作を行うことにより、画素ＰＸから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素ＰＸの信号成分をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）にてカラムごとに検出し、ＡＤ変換して出力するカラムＡＤＣ回路４、読み出し対象となる画素ＰＸを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＸの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。水平走査回路５は、カラムＡＤＣ回路４でパラレルに生成されたＡＤ変換値を水平方向にシリアルに転送する水平レジスタを用いることができる。
【００１０】
画素アレイ部１では、撮像画像をカラー化するために、４個の画素Ｐ１〜Ｐ４を１組としたベイヤ配列ＨＰを用いることができる。このベイヤ配列ＨＰでは、ベイヤ配列ＨＰの第１の対角方向に２個の緑色画素Ｇｒ、Ｇｂが配置され、ベイヤ配列ＨＰの第２の対角方向に１個の赤色画素Ｒと１個の青色画素Ｂが配置される。
【００１１】
そして、垂直走査回路２にて画素ＰＸが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＸが選択される。そして、負荷回路３において、その画素ＰＸとの間でソースフォロア動作が行われることにより、画素ＰＸから読み出された信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。カラムＡＤＣ回路４において、画素ＰＸから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われる。その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＸの信号成分がＣＤＳにて検出され、出力信号Ｓｏｕｔとして出力される。
【００１２】
図２（ａ）は、第１実施形態に係る固体撮像装置に適用される縦４画素×横２画素の構成例を示す回路図、図２（ｂ）は、２セル分の接続例を示す回路図である。
図２（ａ）において、１つのセルＳＥは、縦２画素×横２画素を含む第１画素群ＢＹ１と、縦２画素×横２画素を含む第２画素群ＢＹ２とがカラム方向ＣＤに隣り合い配列された構成である。セルＳＥには、各画素に含まれるフォトダイオードＰＤ１〜ＰＤ８、行選択トランジスタＡＤＲ１、ＡＤＲ２、増幅トランジスタＡＭＰ、リセットトランジスタＲＳおよび読み出しトランジスタＲＤ１〜ＲＤ８が設けられている。増幅トランジスタＡＭＰとリセットトランジスタＲＳと読み出しトランジスタＲＤ１〜ＲＤ８との接続点にはフローティングディフュージョンＦＤが設けられている。また、セルＳＥと接続可能な２本の垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が設けられている。
【００１３】
フォトダイオードＰＤ１〜ＰＤ８は読み出しトランジスタＲＤ１〜ＲＤ８をそれぞれ介しフローティングディフュージョンＦＤに接続されている。
行選択トランジスタＡＤＲ１、ＡＤＲ２のドレインは増幅トランジスタＡＭＰを介して電源電位ＶＤＤに接続されている。行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続され、行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２に接続されている。
増幅トランジスタＡＭＰのゲートには、フローティングディフュージョンＦＤが接続されている。
リセット電位ＲＳＴＤとフローティングディフュージョンＦＤとの間には、リセットトランジスタＲＳが接続されている。
【００１４】
行選択トランジスタＡＤＲ１及びＡＤＲ２のドレインが増幅トランジスタＡＭＰと接続されているので、行選択トランジスタＡＤＲ１をオン、行選択トランジスタＡＤＲ２をオフさせた場合、セルＳＥから垂直信号線Ｖｌｉｎ１に信号を読み出すことができる。一方、行選択トランジスタＡＤＲ１をオフ、行選択トランジスタＡＤＲ２をオンさせた場合、セルＳＥから垂直信号線Ｖｌｉｎ２に信号を読み出すことができる。
これにより、セルＳＥから出力される信号の出力先を垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２の中から選択することができる。このため、セルＳＥから出力される信号の出力先が垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２のどちらか一方に固定されている場合に比べて、読み出し順や読み出し速度の柔軟性を向上させることができる。
【００１５】
例えば、図２（ｂ）に示すように、セルＳＥ１、セルＳＥ２がカラム方向ＣＤに隣り合い配置されているものとする。各セルＳＥ１、セルＳＥ２は図２（ａ）のセルＳＥと同様に構成することができる。この時、セルＳＥ１から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とし、セルＳＥ２から出力される信号の出力先を垂直信号線Ｖｌｉｎ２とすることにより、セルＳＥ１から出力される信号と、セルＳＥ２から出力される信号を同時に読み出すことができる。また、セルＳＥ１、ＳＥ２の両方から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とすることにより、各セルＳＥ１、セルＳＥ２から信号をビニングにて同時に読み出すことができる。
【００１６】
これに対して、セルＳＥ１から出力される信号の出力先が垂直信号線Ｖｌｉｎ１、セルＳＥ２から出力される信号の出力先が垂直信号線Ｖｌｉｎ２に固定されている場合は、各セルＳＥ１、セルＳＥ２から出力される信号をビニングにて同時に読み出すことができず、感度の低下を招くことがある。
【００１７】
次に、第１実施形態に係るセルのレイアウトについて図３を用いて説明する。
図３は、図２の回路のレイアウト構成を示す平面図である。
図３において、フォトダイオードＰＤ１〜ＰＤ４を含む各画素Ｐ１〜Ｐ４が正方状に配置されることで第１画素群ＢＹ１が構成されている。フォトダイオードＰＤ５〜ＰＤ８を含む各画素Ｐ５〜Ｐ８が正方状に配置されることで第２画素群ＢＹ２が構成されている。第１画素群に含まれる画素は例えば、ベイヤ配列でもよいし、同色であってもよい。また、第２画素群に含まれる画素においても、例えば、ベイヤ配列でもよいし、同色であってもよい。第１実施形態では第１画素群及び第２画素群に含まれる画素は、ベイヤ配列であるとして説明する。
【００１８】
セルＳＥは、第１画素群ＢＹ１と第２画素群ＢＹ２がカラム方向ＣＤに隣り合い配列されることにより構成される。
リセットトランジスタＲＳおよび増幅トランジスタＡＭＰが、セルＳＥ内の第１画素群ＢＹ１と第２画素群ＢＹ２間に配置されている。リセットトランジスタＲＳおよび増幅トランジスタＡＭＰは、ロウ方向ＲＤに隣り合い配置されている。行選択トランジスタＡＤＲ１、ＡＤＲ２がカラム方向ＣＤに隣り合うセルＳＥ間に配置されている。行選択トランジスタＡＤＲ１、ＡＤＲ２は、ロウ方向ＲＤに隣り合い配置されている。行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１と接続し、ドレインは行選択トランジスタＡＤＲ２と共有している。行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２と接続している。
【００１９】
フローティングディフュージョンＦＤ１はフォトダイオードＰＤ１〜ＰＤ４とで共有している。また、フローティングディフュージョンＦＤ２は、フォトダイオードＰＤ５〜ＰＤ８とで共有している。フローティングディフュージョンＦＤ１とフォトダイオードＰＤ１〜ＰＤ４との間には読み出しトランジスタＲＤ１〜ＲＤ４がそれぞれ配置され、フローティングディフュージョンＦＤ２とフォトダイオードＰＤ５〜ＰＤ８との間には読み出しトランジスタＲＤ５〜ＲＤ８がそれぞれ配置されている。これらのフローティングディフュージョンＦＤはＣＤ方向に配列されており、配線Ｈ１を介して増幅トランジスタＡＭＰのゲートおよびリセットトランジスタＲＳのソースに接続されている。
増幅トランジスタＡＭＰのソースは配線Ｈ２を介して行選択トランジスタＡＤＲ１、ＡＤＲ２のドレインに接続されている。
ここで、リセットトランジスタＲＳおよび増幅トランジスタＡＭＰを第１画素群ＢＹ１と第２画素群ＢＹ２間に配置するとともに、行選択トランジスタＡＤＲ１、ＡＤＲ２をセルＳＥ間に配置することにより、セルＳＥの隙間を有効活用することができ、セルＳＥのレイアウト面積の増大を抑制することができる。
【００２０】
図４は、図１の固体撮像装置の８セル分の構成例を示す回路図である。
なお、図２（ｂ）のセルＳＥ１、ＳＥ２から出力される信号の出力先を垂直信号線Ｖｌｉｎ１とすると、垂直信号線Ｖｌｉｎ２へは信号は出力されない。図４の構成は、この垂直信号線Ｖｌｉｎ２を有効活用するものである。
図４において、８個のセルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂで１ブロックが構成されている。なお、ブロックは、画素から出力された信号を読み出す時に垂直信号線Ｖｌｉｎを共有可能な画素の集合である。各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの構成は、図２（ａ）のセルＳＥと同様である。セルＳＥ１Ａ〜ＳＥ４ＡとセルＳＥ１Ｂ〜ＳＥ４Ｂはロウ方向ＲＤにそれぞれ隣り合って配置される。セルＳＥ１Ａ〜ＳＥ４Ａはカラム方向に順次配列される。また、セルＳＥ１Ｂ〜ＳＥ４Ｂはカラム方向に順次配列されている。セルＳＥ１Ａ〜ＳＥ４Ａには、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ〜ＳＥ４Ｂには、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられている。
【００２１】
ここで、通常読み出し時においては、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第１出力先（図２（ａ）の行選択トランジスタＡＤＲ２のソースの接続先）は、各セルＳＥ１Ａ〜ＳＥ４Ａにて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ〜ＳＥ４Ｂにて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択されるように設定することができる。この時、各セルＳＥ１Ａ、ＳＥ３Ａの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ１に接続することができる。各セルＳＥ２Ａ、ＳＥ４Ａの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ２に接続することができる。各セルＳＥ１Ｂ、ＳＥ３Ｂの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ３に接続することができる。各セルＳＥ２Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２のソースは垂直信号線Ｖｌｉｎ４に接続することができる。
【００２２】
これにより、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂから信号を別個に同時に読み出したり、各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ３Ｂ、ＳＥ４Ｂから信号を別個に同時に読み出したりすることができ、４本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して４セル分の信号を同時に読み出すことができる。例えば、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂから信号を別個に同時に読み出す場合、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂの行選択トランジスタＡＤＲ２をオンする。この時、図５に示すように、セルＳＥ１Ａから出力された信号は垂直信号線Ｖｌｉｎ１に読み出し、セルＳＥ２Ａから出力された信号は垂直信号線Ｖｌｉｎ２に読み出し、セルＳＥ１Ｂから出力された信号は垂直信号線Ｖｌｉｎ３に読み出し、セルＳＥ２Ｂから出力された信号は垂直信号線Ｖｌｉｎ４に読み出すことができる。
【００２３】
一方、２×２ビニング読み出し時においては、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第２出力先（図２（ａ）の行選択トランジスタＡＤＲ１のソースの接続先）は、図６に示すように、セルＳＥ１Ａ、ＳＥ１Ｂにて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ２Ａ、ＳＥ２Ｂにて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ３Ａ、ＳＥ３Ｂにて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ４Ａ、ＳＥ４Ｂにて垂直信号線Ｖｌｉｎ４が選択されるように設定することができる。この時、図４に示すように、セルＳＥ１Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ２に接続し、セルＳＥ２Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続し、セルＳＥ３Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ３に接続し、セルＳＥ４Ａの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ４に接続することができる。セルＳＥ１Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ１に接続し、セルＳＥ２Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ２に接続し、セルＳＥ３Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ４に接続し、セルＳＥ４Ｂの行選択トランジスタＡＤＲ１のソースは垂直信号線Ｖｌｉｎ３に接続することができる。
【００２４】
これにより、セルＳＥ１Ａ、ＳＥ１Ｂのビニングされた信号と、セルＳＥ２Ａ、セルＳＥ２Ｂのビニングされた信号と、セルＳＥ３Ａ、ＳＥ３Ｂのビニングされた信号と、セルＳＥ４Ａ、セルＳＥ４Ｂのビニングされた信号とを別個に同時に読み出すことができ、４本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して８セル分の信号を同時に読み出すことができる。この時、各セルＳＥ１Ｂ、ＳＥ２Ｂ、ＳＥ３Ａ、ＳＥ４Ａの行選択トランジスタＡＤＲ１をオンし、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２をオンする。この場合、図７に示すように、セルＳＥ１Ａ、ＳＥ１Ｂから出力された信号は垂直信号線Ｖｌｉｎ１に読み出し、セルＳＥ２Ａ、ＳＥ２Ｂから出力された信号は垂直信号線Ｖｌｉｎ２に読み出し、セルＳＥ３Ａ、ＳＥ３Ｂから出力された信号は垂直信号線Ｖｌｉｎ３に読み出し、セルＳＥ４Ａ、ＳＥ４Ｂから出力された信号は垂直信号線Ｖｌｉｎ４に読み出すことができる。
【００２５】
なお、図６および図７の例では、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの同色画素のビニングされた信号を各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの信号とした。この時、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４ごとに２×２ビニング読み出しを実現することができ、１画素ずつ読み出す方法に比べて読み出し速度を４倍にすることができる。
【００２６】
なお、図４の構成では、セルＳＥ１Ａ、ＳＥ１Ｂの出力先を垂直信号線Ｖｌｉｎ１とすると、垂直信号線Ｖｌｉｎ２が余る。このため、セルＳＥ２Ａ、ＳＥ２Ｂの出力先を垂直信号線Ｖｌｉｎ２とする。セルＳＥ２Ａ、ＳＥ２Ｂの出力先を垂直信号線Ｖｌｉｎ２とすると、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が余る。このため、セルＳＥ３Ａ、ＳＥ３Ｂの出力先を垂直信号線Ｖｌｉｎ３、セルＳＥ４Ａ、ＳＥ４Ｂの出力先を垂直信号線Ｖｌｉｎ４としたものである。このように、ロウの異なる画素でビニングを行った時に余った垂直信号線Ｖｌｉｎをカラムの異なる画素の読み出しに割り当てることにより、同時に読み出し可能なカラム数を増大させることができ、信号読み出し速度の高速化を図ることができる。
【００２７】
図８は、図４の切替トランジスタの切替信号の入力方法を示す回路図である。なお、図８の例では、簡単のため、読み出しトランジスタＲＤ３〜ＲＤ８のゲートに印加されるリード信号は省略した。
図８において、セルＳＥ１Ａ、ＳＥ１ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ１が印加され、セルＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ２が印加され、セルＳＥ３Ａ、ＳＥ３ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ３が印加され、セルＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳのゲートにはリセット信号Ｄ４が印加される。
セルＳＥ１Ａ、ＳＥ１Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ１＿１１が印加され、セルＳＥ１Ａ、ＳＥ１Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ１＿２１が印加され、セルＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ２＿１１が印加され、セルＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ２＿２１が印加され、セルＳＥ３Ａ、ＳＥ３Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ３＿１１が印加され、セルＳＥ３Ａ、ＳＥ３Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ３＿２１が印加され、セルＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ１のゲートにはリード信号Ｒ４＿１１が印加され、セルＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ２のゲートにはリード信号Ｒ４＿２１が印加される。
【００２８】
セルＳＥ１Ａの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ１Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ１＿１が印加され、セルＳＥ１Ｂの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ１＿２が印加され、セルＳＥ１Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ１＿３が印加される。
セルＳＥ２Ａの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ２Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ２＿１が印加され、セルＳＥ２Ｂの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ２＿２が印加され、セルＳＥ２Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ２＿３が印加される。
セルＳＥ３Ａの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ３＿２が印加され、セルＳＥ３Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ３＿３が印加され、セルＳＥ３Ｂの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ３Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ３＿１が印加される。
セルＳＥ４Ａの行選択トランジスタＡＤＲ１のゲートにはセレクト信号Ｓ４＿２が印加され、セルＳＥ４Ａの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ４＿３が印加され、セルＳＥ４Ｂの行選択トランジスタＡＤＲ１のゲートは接地され、セルＳＥ４Ｂの行選択トランジスタＡＤＲ２のゲートにはセレクト信号Ｓ４＿１が印加される。
【００２９】
次に、第１実施形態に係る固体撮像装置の動作について説明する。
図９は、図８の構成における通常読み出し動作を示すタイミングチャートである。なお、図９では、図８のリセット信号Ｄ１〜Ｄ４、リード信号Ｒ１＿１１〜Ｒ４＿１１、Ｒ１＿２１〜Ｒ４＿２１およびセレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２、Ｓ１＿３〜Ｓ４＿３についてのタイミングを抜粋して示した。
図５、図８および図９において、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿１１、Ｒ２＿１１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ１）。そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿１１、Ｒ２＿１１が立ち下がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
【００３０】
次に、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿２１、Ｒ２＿２１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ２）。そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂのリセット信号Ｄ１、Ｄ２およびリード信号Ｒ１＿２１、Ｒ２＿２１が立ち下がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。
次に、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿１１、Ｒ４＿１１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ３）。そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿１１、Ｒ４＿１１が立ち下がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
【００３１】
次に、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿２１、Ｒ４＿２１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ４）。そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂのリセット信号Ｄ３、Ｄ４およびリード信号Ｒ３＿２１、Ｒ４＿２１が立ち下がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。
【００３２】
次に、セレクト信号Ｓ１＿１、Ｓ１＿３、Ｓ２＿１、Ｓ２＿３が立ち上がることで、各セルＳＥ１Ａ，  ＳＥ１Ｂ，ＳＥ２Ａ，  ＳＥ２Ｂの行選択トランジスタＡＤＲ２がオンされる（ｔ５）。
次に、リード信号Ｒ１＿１１、Ｒ２＿１１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤに転送される（ｔ６）。
そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
【００３３】
次に、リード信号Ｒ１＿２１、Ｒ２＿２１が立ち上がることで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２に蓄積されていた電荷がフローティングディフュージョンＦＤに転送される（ｔ７）。
そして、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ２Ａ、ＳＥ２ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
【００３４】
次に、セレクト信号Ｓ３＿１、Ｓ３＿３、Ｓ４＿１、Ｓ４＿３が立ち上がることで、各セルＳＥ３Ａ，  ＳＥ３Ｂ，ＳＥ４Ａ，  ＳＥ４Ｂの行選択トランジスタＡＤＲ２がオンされる（ｔ８）。
次に、リード信号Ｒ３＿１１、Ｒ４＿１１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ９）。
そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
【００３５】
次に、リード信号Ｒ３＿２１、Ｒ４＿２１が立ち上がることで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１０）。
そして、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、各セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ４Ａ、ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。
【００３６】
図１０は、図４の構成における２×２ビニング読み出し動作を示すタイミングチャートである。なお、図１０では、図８のリセット信号Ｄ１〜Ｄ４、リード信号Ｒ１＿１１〜Ｒ４＿１１、Ｒ１＿２１〜Ｒ４＿２１およびセレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２、Ｓ１＿３〜Ｓ４＿３についてのタイミングを抜粋して示した。また、リセット信号Ｄ５〜Ｄ８、リード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１およびセレクト信号Ｓ５＿１〜Ｓ８＿１、Ｓ５＿２〜Ｓ８＿２、Ｓ５＿３〜Ｓ８＿３は、図４の８セル分の構成にカラム方向ＣＤに隣接する８セル分の構成に印加される信号である。
図７、図８および図１０において、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿１１〜Ｒ４＿１１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が排出される（ｔ１１）。そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿１１〜Ｒ４＿１１が立ち下がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ１がオフされ、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１での電荷の蓄積が開始される。
【００３７】
次に、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿２１〜Ｒ４＿２１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が排出される（ｔ１２）。そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂのリセット信号Ｄ１〜Ｄ４およびリード信号Ｒ１＿２１〜Ｒ４＿２１が立ち下がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのリセットトランジスタＲＳおよび読み出しトランジスタＲＤ２がオフされ、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２での電荷の蓄積が開始される。
図４の構成にカラム方向ＣＤに隣接する８セル分の構成についても、リセット信号Ｄ５〜Ｄ８およびリード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１に基づいて、フォトダイオードＰＤ１、ＰＤ２での電荷の蓄積が開始される（ｔ１３、ｔ１４）。
【００３８】
次に、セレクト信号Ｓ１＿１〜Ｓ４＿１、Ｓ１＿２〜Ｓ４＿２が立ち上がることで、各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ２および各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ１Ｂ、ＳＥ２Ｂの行選択トランジスタＡＤＲ１がオンされる（ｔ１５）。
次に、リード信号Ｒ１＿１１〜Ｒ４＿１１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの読み出しトランジスタＲＤ１がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ１に蓄積されていた電荷が、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１６）。
【００３９】
そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。この時、垂直信号線Ｖｌｉｎ１を介して伝送される画素信号は、セルＳＥ１Ａ、ＳＥ１ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ２を介して伝送される画素信号は、セルＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ３を介して伝送される画素信号は、セルＳＥ３Ａ、ＳＥ３ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ４を介して伝送される画素信号は、セルＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ１のビニングされた画素信号とすることができる。
【００４０】
次に、リード信号Ｒ１＿２１〜Ｒ４＿２１が立ち上がることで、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの読み出しトランジスタＲＤ２がオンされる。この時、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフォトダイオードＰＤ２に蓄積されていた電荷が、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤに転送される（ｔ１７）。
【００４１】
そして、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの増幅トランジスタＡＭＰは、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に応じてソースフォロア動作を行うことで、セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４ＢのフローティングディフュージョンＦＤの電位に対応した画素信号を各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して伝送することができる。この時、垂直信号線Ｖｌｉｎ１を介して伝送される画素信号は、セルＳＥ１Ａ、ＳＥ１ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ２を介して伝送される画素信号は、セルＳＥ２Ａ、ＳＥ２ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ３を介して伝送される画素信号は、セルＳＥ３Ａ、ＳＥ３ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。垂直信号線Ｖｌｉｎ４を介して伝送される画素信号は、セルＳＥ４Ａ、ＳＥ４ＢのフォトダイオードＰＤ２のビニングされた画素信号とすることができる。
【００４２】
図４の構成にカラム方向ＣＤに隣接する８セル分の構成についても、リセット信号Ｄ５〜Ｄ８、リード信号Ｒ５＿１１〜Ｒ８＿１１、Ｒ５＿２１〜Ｒ８＿２１およびセレクト信号Ｓ５＿１〜Ｓ８＿１、Ｓ５＿２〜Ｓ８＿２、Ｓ５＿３〜Ｓ８＿３に基づいて、フォトダイオードＰＤ１、ＰＤ２から各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介して画素信号が読み出される（ｔ１８〜ｔ２０）。
なお、行選択トランジスタＡＤＲ１は２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ２は通常読み出しに使用する場合、図４のセルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ３Ｂ、ＳＥ４Ｂの行選択トランジスタＡＤＲ１のゲートはグラントに接続することができる。
【００４３】
（第２実施形態）
図１１から図１４は、第２実施形態に係る固体撮像装置に適用される６４セル分の構成を示す回路図である。
図１１から図１４において、６４個のセルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄで１ブロックが構成されている。各セルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄは、図２（ａ）のセルＳＥと同様に構成することができる。セルＳＥ１Ａ〜ＳＥ１６ＡとセルＳＥ１Ｂ〜ＳＥ１６ＢとセルＳＥ１Ｃ〜ＳＥ１６ＣとセルＳＥ１Ｄ〜ＳＥ１６Ｄはロウ方向ＲＤに隣接して配置されている。セルＳＥ１Ａ〜ＳＥ１６Ａはカラム方向に順次配列され、セルＳＥ１Ｂ〜ＳＥ１６Ｂはカラム方向に順次配列され、セルＳＥ１Ｃ〜ＳＥ１６Ｃはカラム方向に順次配列され、セルＳＥ１Ｄ〜ＳＥ１６Ｄはカラム方向に順次配列されている。セルＳＥ１Ａ〜ＳＥ１６Ａには、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ〜ＳＥ１６Ｂには、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられ、セルＳＥ１Ｃ〜ＳＥ１６Ｃには、垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が割り当てられ、セルＳＥ１Ｄ〜ＳＥ１６Ｄには、垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が割り当てられている。
【００４４】
ここで、各セルＳＥ１Ａ〜ＳＥ１６Ａ、ＳＥ１Ｂ〜ＳＥ１６Ｂ、ＳＥ１Ｃ〜ＳＥ１６Ｃ、ＳＥ１Ｄ〜ＳＥ１６Ｄの第１出力先（図２（ａ）の行選択トランジスタＡＤＲ２のソースの接続先）は、各セルＳＥ１Ａ〜ＳＥ１６Ａにて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ〜ＳＥ１６Ｂにて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択され、各セルＳＥ１Ｃ〜ＳＥ１６Ｃにて垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が交互に選択され、各セルＳＥ１Ｄ〜ＳＥ１６Ｄにて垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が交互に選択されるように設定することができる。これにより、例えば、図１１の各セルＳＥ１Ａ、ＳＥ２Ａ、ＳＥ１Ｂ、ＳＥ２Ｂ、ＳＥ１Ｃ、ＳＥ２Ｃ、ＳＥ１Ｄ、ＳＥ２Ｄから信号を別個に同時に読み出したり、各セルＳＥ３Ａ、ＳＥ４Ａ、ＳＥ３Ｂ、ＳＥ４Ｂ、ＳＥ３Ｃ、ＳＥ４Ｃ、ＳＥ３Ｄ、ＳＥ４Ｄから信号を別個に同時に読み出したりすることができ、８本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８を介して８セル分の信号を同時に読み出すことができる。
【００４５】
一方、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂの第２出力先（図２（ａ）の行選択トランジスタＡＤＲ１のソースの接続先）は、図１５に示すように、セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ１Ｃ、ＳＥ１Ｄ、ＳＥ２Ａ、ＳＥ２Ｂ、ＳＥ２Ｃ、ＳＥ２Ｄにて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ３Ｃ、ＳＥ３Ｄ、ＳＥ４Ａ、ＳＥ４Ｂ、ＳＥ４Ｃ、ＳＥ４Ｄにて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ５Ａ、ＳＥ５Ｂ、ＳＥ５Ｃ、ＳＥ５Ｄ、ＳＥ６Ａ、ＳＥ６Ｂ、ＳＥ６Ｃ、ＳＥ６Ｄにて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ７Ａ、ＳＥ７Ｂ、ＳＥ７Ｃ、ＳＥ７Ｄ、ＳＥ８Ａ、ＳＥ８Ｂ、ＳＥ８Ｃ、ＳＥ８Ｄにて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ９Ａ、ＳＥ９Ｂ、ＳＥ９Ｃ、ＳＥ９Ｄ、ＳＥ１０Ａ、ＳＥ１０Ｂ、ＳＥ１０Ｃ、ＳＥ１０Ｄにて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１１Ａ、ＳＥ１１Ｂ、ＳＥ１１Ｃ、ＳＥ１１Ｄ、ＳＥ１２Ａ、ＳＥ１２Ｂ、ＳＥ１２Ｃ、ＳＥ１２Ｄにて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ１３Ａ、ＳＥ１３Ｂ、ＳＥ１３Ｃ、ＳＥ１３Ｄ、ＳＥ１４Ａ、ＳＥ１４Ｂ、ＳＥ１４Ｃ、ＳＥ１４Ｄにて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ１５Ａ、ＳＥ１５Ｂ、ＳＥ１５Ｃ、ＳＥ１５Ｄ、ＳＥ１６Ａ、ＳＥ１６Ｂ、ＳＥ１６Ｃ、ＳＥ１６Ｄにて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。なお、図１５において、サブブロックＳＢ１〜ＳＢ４は図１１〜図１４の構成にそれぞれ対応する。また、Ｖ１〜Ｖ８は、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８にそれぞれ接続されたセルを示す。
【００４６】
これにより、図１６に示すように、例えば、図１５のサブブロックＳＢ１では、セルＳＥ１Ａ、ＳＥ１Ｂ、ＳＥ１Ｃ、ＳＥ１Ｄ、ＳＥ２Ａ、ＳＥ２Ｂ、ＳＥ２Ｃ、ＳＥ２Ｄのビニングされた信号と、セルＳＥ３Ａ、ＳＥ３Ｂ、ＳＥ３Ｃ、ＳＥ３Ｄ、ＳＥ４Ａ、ＳＥ４Ｂ、ＳＥ４Ｃ、ＳＥ４Ｄのビニングされた信号とを別個に同時に読み出すことができ、８本の垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８を介して６４セル分の信号を同時に読み出すことができる。なお、図１６の例では、各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂ、ＳＥ１Ｃ〜ＳＥ４Ｃ、ＳＥ１Ｄ〜ＳＥ４Ｄの同色画素のビニングされた信号を各セルＳＥ１Ａ〜ＳＥ４Ａ、ＳＥ１Ｂ〜ＳＥ４Ｂ、ＳＥ１Ｃ〜ＳＥ４Ｃ、ＳＥ１Ｄ〜ＳＥ４Ｄの信号とした。この時、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８ごとに４×４ビニング読み出しを実現することができ、１画素ずつ読み出す方法に比べて読み出し速度を１６倍にすることができる。
【００４７】
このように、ビニングされるセルのロウ数およびカラム数を増やすことで余剰な垂直信号線Ｖｌｉｎの本数を増大させることができる。このため、この余剰な垂直信号線Ｖｌｉｎを介して同時に読み出し可能なカラム数を増大させることにより、信号読み出し速度の高速化を図ることができる。
【００４８】
（第３実施形態）
図１７は、第３実施形態に係る固体撮像装置に適用される８画素１セル分の構成例を示す回路図である。
図１７において、この構成では、図２（ａ）の構成に行選択トランジスタＡＤＲ３が追加されている。行選択トランジスタＡＤＲ３のドレインは増幅トランジスタＡＭＰを介して電源電位ＶＤＤに接続されている。なお、行選択トランジスタＡＤＲ１〜ＡＤＲ３のソースは互いに異なる垂直信号線Ｖｌｉｎに接続することができる。あるいは、セルによっては、行選択トランジスタＡＤＲ１、ＡＤＲ２のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ３のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。あるいは、セルによっては、行選択トランジスタＡＤＲ１、ＡＤＲ３のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ２のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。あるいは、セルによっては、行選択トランジスタＡＤＲ２、ＡＤＲ３のソースを同一の垂直信号線Ｖｌｉｎに接続し、行選択トランジスタＡＤＲ１のソースを別の垂直信号線Ｖｌｉｎに接続してもよい。
この時、行選択トランジスタＡＤＲ１を図５の通常読み出しに使用し、行選択トランジスタＡＤＲ２を図６の２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ３を図１６の４×４ビニング読み出しに使用することができる。ここで、Ｎ（Ｎは２以上の整数）個の行選択トランジスタをセルに設けることにより、１通りの通常読み出しと（Ｎ−１）通りのビニング読み出しに対応させることが可能となる。
【００４９】
図１８から図２１は、第３実施形態に係る固体撮像装置に適用される６４セル分の構成を示す回路図である。
図１８から図２１において、６４個のセルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´で１ブロックが構成されている。各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´は、図１７のセルと同様に構成することができる。セルＳＥ１Ａ´〜ＳＥ１６Ａ´とセルＳＥ１Ｂ´〜ＳＥ１６Ｂ´とセルＳＥ１Ｃ´〜ＳＥ１６Ｃ´とセルＳＥ１Ｄ´〜ＳＥ１６Ｄ´はロウ方向ＲＤに隣接して配置されている。セルＳＥ１Ａ´〜ＳＥ１６Ａ´はカラム方向に順次配列され、セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´はカラム方向に順次配列され、セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´はカラム方向に順次配列され、セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´はカラム方向に順次配列されている。セルＳＥ１Ａ´〜ＳＥ１６Ａ´には、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が割り当てられ、セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´には、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が割り当てられ、セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´には、垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が割り当てられ、セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´には、垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が割り当てられている。
ここで、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´において、行選択トランジスタＡＤＲ３は、図５の通常読み出しに使用し、行選択トランジスタＡＤＲ２は図６の２×２ビニング読み出しに使用し、行選択トランジスタＡＤＲ１を図１６の４×４ビニング読み出しに使用することができる。
【００５０】
すなわち、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第１出力先（図１７の行選択トランジスタＡＤＲ３のソースの接続先）は、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´にて垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が交互に選択され、各セルＳＥ１Ｂ´〜ＳＥ１６Ｂ´にて垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４が交互に選択され、各セルＳＥ１Ｃ´〜ＳＥ１６Ｃ´にて垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６が交互に選択され、各セルＳＥ１Ｄ´〜ＳＥ１６Ｄ´にて垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８が交互に選択されるように設定することができる。
【００５１】
一方、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第２出力先（図１７の行選択トランジスタＡＤＲ２のソースの接続先）は、セルＳＥ２Ａ´、ＳＥ１Ｂ´、ＳＥ６Ａ´、ＳＥ５Ｂ´、ＳＥ１０Ａ´、ＳＥ９Ｂ´、ＳＥ１４Ａ´、ＳＥ１３Ｂ´にて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ１Ａ´、ＳＥ２Ｂ´、ＳＥ５Ａ´、ＳＥ６Ｂ´、ＳＥ９Ａ´、ＳＥ１０Ｂ´、ＳＥ１３Ａ´、ＳＥ１４Ｂ´にて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ３Ａ´、ＳＥ４Ｂ´、ＳＥ７Ａ´、ＳＥ８Ｂ´、ＳＥ１１Ａ´、ＳＥ１２Ｂ´、ＳＥ１５Ａ´、ＳＥ１６Ｂ´にて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ４Ａ´、ＳＥ３Ｂ´、ＳＥ８Ａ´、ＳＥ７Ｂ´、ＳＥ１２Ａ´、ＳＥ１１Ｂ´、ＳＥ１６Ａ´、ＳＥ１５Ｂ´にて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ２Ｃ´、ＳＥ１Ｄ´、ＳＥ６Ｃ´、ＳＥ５Ｄ´、ＳＥ１０Ｃ´、ＳＥ９Ｄ´、ＳＥ１４Ｃ´、ＳＥ１３Ｄ´にて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１Ｃ´、ＳＥ２Ｄ´、ＳＥ５Ｃ´、ＳＥ６Ｄ´、ＳＥ９Ｃ´、ＳＥ１０Ｄ´、ＳＥ１３Ｃ´、ＳＥ１４Ｄ´にて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ３Ｃ´、ＳＥ４Ｄ´、ＳＥ７Ｃ´、ＳＥ８Ｄ´、ＳＥ１１Ｃ´、ＳＥ１２Ｄ´、ＳＥ１５Ｃ´、ＳＥ１６Ｄ´にて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ４Ｃ´、ＳＥ３Ｄ´、ＳＥ８Ｃ´、ＳＥ７Ｄ´、ＳＥ１２Ｃ´、ＳＥ１１Ｄ´、ＳＥ１６Ｃ´、ＳＥ１５Ｄ´にて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。
【００５２】
一方、各セルＳＥ１Ａ´〜ＳＥ１６Ａ´、ＳＥ１Ｂ´〜ＳＥ１６Ｂ´、ＳＥ１Ｃ´〜ＳＥ１６Ｃ´、ＳＥ１Ｄ´〜ＳＥ１６Ｄ´の第３出力先（図１７の行選択トランジスタＡＤＲ１のソースの接続先）は、セルＳＥ２Ａ´、ＳＥ１Ｂ´、ＳＥ１Ｃ´、ＳＥ１Ｄ´、ＳＥ４Ａ´、ＳＥ２Ｂ´、ＳＥ２Ｃ´、ＳＥ２Ｄ´にて垂直信号線Ｖｌｉｎ１が選択され、セルＳＥ１Ａ´、ＳＥ３Ｂ´、ＳＥ３Ｃ´、ＳＥ３Ｄ´、ＳＥ３Ａ´、ＳＥ４Ｂ´、ＳＥ４Ｃ´、ＳＥ４Ｄ´にて垂直信号線Ｖｌｉｎ２が選択され、セルＳＥ５Ａ´、ＳＥ８Ｂ´、ＳＥ５Ｃ´、ＳＥ５Ｄ´、ＳＥ６Ａ´、ＳＥ６Ｂ、ＳＥ６Ｃ´、ＳＥ６Ｄ´にて垂直信号線Ｖｌｉｎ３が選択され、セルＳＥ７Ａ´、ＳＥ７Ｂ´、ＳＥ７Ｃ´、ＳＥ７Ｄ´、ＳＥ８Ａ´、ＳＥ６Ｂ´、ＳＥ８Ｃ´、ＳＥ８Ｄ´にて垂直信号線Ｖｌｉｎ４が選択され、セルＳＥ９Ａ´、ＳＥ９Ｂ´、ＳＥ１２Ｃ´、ＳＥ９Ｄ´、ＳＥ１０Ａ´、ＳＥ１０Ｂ´、ＳＥ１０Ｃ´、ＳＥ１０Ｄ´にて垂直信号線Ｖｌｉｎ５が選択され、セルＳＥ１１Ａ´、ＳＥ１１Ｂ´、ＳＥ１１Ｃ´、ＳＥ１１Ｄ´、ＳＥ１２Ａ´、ＳＥ１２Ｂ´、ＳＥ１０Ｃ´、ＳＥ１２Ｄ´にて垂直信号線Ｖｌｉｎ６が選択され、セルＳＥ１３Ａ´、ＳＥ１３Ｂ´、ＳＥ１３Ｃ´、ＳＥ１６Ｄ´、ＳＥ１４Ａ´、ＳＥ１４Ｂ´、ＳＥ１４Ｃ´、ＳＥ１４Ｄ´にて垂直信号線Ｖｌｉｎ７が選択され、セルＳＥ１５Ａ´、ＳＥ１５Ｂ´、ＳＥ１５Ｃ´、ＳＥ１５Ｄ´、ＳＥ１６Ａ´、ＳＥ１６Ｂ´、ＳＥ１６Ｃ´、ＳＥ１３Ｄ´にて垂直信号線Ｖｌｉｎ８が選択されるように設定することができる。
【００５３】
ここで、ビニング時に同時に選択される画素ＰＸをカラム方向ＣＤに増やすだけでなくロウ方向ＲＤに増やすことで、ビニング時に同時に選択される画素ＰＸの配置を正方化することができる。このため、ビニング時に同時に選択される画素ＰＸのアスペクト比をビニング前と同じに保つことができる。
【００５４】
（第４実施形態）
図２２は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
図２２において、デジタルカメラ５１は、カメラモジュール５２および後段処理部５３を有する。カメラモジュール５２は、撮像光学系５４および固体撮像装置５５を有する。後段処理部５３は、イメージシグナルプロセッサ（ＩＳＰ）５６、記憶部５７および表示部５８を有する。なお、ＩＳＰ５６の少なくとも一部の構成は固体撮像装置５５とともに１チップ化するようにしてもよい。固体撮像装置５５は、図１の構成を用いることができる。
【００５５】
撮像光学系５４は、入射光ＬＩを取り込み、被写体像を結像させる。固体撮像装置５５は、被写体像を撮像する。ＩＳＰ５６は、固体撮像装置５５での撮像により得られた画像信号を信号処理する。記憶部５７は、ＩＳＰ５６での信号処理を経た画像を格納する。記憶部５７は、ユーザの操作等に応じて、表示部５８へ画像信号を出力する。表示部５８は、ＩＳＰ５６あるいは記憶部５７から入力される画像信号に応じて、画像を表示する。表示部５８は、例えば、液晶ディスプレイである。なお、図２２では、カメラモジュール５２をデジタルカメラ５１に適用した場合を示したが、例えばカメラ付き携帯端末、タブレット端末またはスマートフォン等の携帯型電子機器に適用するようにしてもよい。
【００５６】
（第５実施形態）
図２３は、第５実施形態に係る固体撮像装置が適用されるカメラモジュールの概略構成を示す断面図である。
図２３において、レンズＬＪで集光された入射光ＬＩは、メインミラー１０１、サブミラー１０２及びメカシャッタ１０６を経て撮像素子１０７へ進行する。カメラモジュール１００は、撮像素子１０７において被写体像を撮像する。撮像素子１０７は、図１の構成を用いることができる。
サブミラー１０２で反射した光は、オートフォーカス（ＡＦ）センサ１０３へ進行する。カメラモジュール１００は、ＡＦセンサ１０３での検出結果を使用するフォーカス調整を行う。メインミラー１０１で反射した光は、レンズ１０４及びプリズム１０５を経てファインダー１０８へ進行する。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平走査回路、６  基準電圧発生回路、７  タイミング制御回路、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、ＰＸ、Ｐ１〜Ｐ４  画素、ＨＰ  ベイヤ配列、Ｇｒ、Ｇｂ  緑色画素、Ｒ  赤色画素Ｒ、Ｂ  青色画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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