(57)【要約】      （修正有）【課題】変換されたデータを出力するための伝送路数を削減する。【解決手段】信号伝達装置は、Ａビットの入力データを保持し、ｎ個の保持された前記入力データを出力可能な保持回路と、前記入力データおよびｎ個の保持された前記入力データからなる（ｎ＋１）個の前記入力データを、Ａビットよりも少ないＢビットのｍ個の出力データに変換する変換回路とを有する。Ａ、Ｂ、ｍ、ｎは、式（ｎ＋１）×Ａ≦ｍ×Ｂ、ｎ≧１及びｎ＋１＜ｍ＜２×（ｎ＋１）を充足する。【選択図】図１
2017028600.tif 000002
【特許請求の範囲】
【請求項１】
Ａビットの入力データを保持し、ｎ個の保持された前記入力データを出力可能な保持回路と、
前記入力データおよびｎ個の保持された前記入力データからなる（ｎ＋１）個の前記入力データを、Ａビットよりも少ないＢビットのｍ個の出力データに変換する変換回路とを有し、
Ａ、Ｂ、ｍ、ｎは、
（ｎ＋１）×Ａ≦ｍ×Ｂ、
ｎ≧１、
ｎ＋１＜ｍ＜２×（ｎ＋１）、
の式を充足する信号伝達装置。
【請求項２】
前記入力データはＡビットのパラレルデータであり、
ｎ個の前記入力データの伝送路のそれぞれのバス幅はＡビットであり、
ｍ個の前記出力データの伝送路のそれぞれのバス幅はＢビットであることを特徴とする請求項１に記載の信号伝達装置。
【請求項３】
ｍ個の前記出力データの伝送路に接続されたパラレル／シリアル変換回路をさらに備えることを特徴とする請求項１または２に記載の信号伝達装置。
【請求項４】
Ｂは７、ｎは１、ｍは３であることを特徴とする請求項１乃至３のいずれか１項に記載の信号伝達装置。
【請求項５】
前記変換回路は、（ｎ＋１）ビットの前記入力データをｍ個のデータに分割し、ｍ個の前記データのうち、Ｂビットに満たない１個のデータに付加ビットを加えることにより、Ｂビットのｍ個の前記出力データを生成することを特徴とする請求項１乃至４のいずれか１項に記載の信号伝達装置。
【請求項６】
前記出力データは、前記入力データの周波数に（Ｂ／（Ａ×（ｎ＋１）））を乗じた周波数を有することを特徴とする請求項１に記載の信号伝達装置。
【請求項７】
前記出力データは、前記入力データの周波数を（ｎ＋１）分周した周波数を備えることを特徴とする請求項２に記載の信号伝達装置。
【請求項８】
請求項１〜７のいずれか１項に記載の信号伝達装置を備えることを特徴とするアナログフロントエンド回路。
【請求項９】
対象物の画像を読み取る画像読取装置であって、
前記対象物に光を照射する発光部と、
ラインセンサと、
シートから反射した光を前記ラインセンサに導く縮小光学系と、
前記ラインセンサが出力する信号が入力される、請求項８に記載のアナログフロントエンド回路と、
を備えることを特徴とする画像読取装置。
【請求項１０】
請求項９に記載の画像読取装置と
前記画像読取装置が出力する信号を用いて画像を形成する画像形成部と、
を備えることを特徴とする画像形成装置。
【請求項１１】
Ａビットの入力データを保持回路によって保持し、ｎ個の保持された前記入力データを出力するステップと、
前記入力データおよびｎ個の保持された前記入力データからなる（ｎ＋１）個の入力データを、変換回路によってＡビットよりも少ないＢビットのｍ個の出力データに変換するステップとを備え、
Ａ、Ｂ、ｍ、ｎは、
（ｎ＋１）×Ａ≦ｍ×Ｂ、
ｎ≧１、
ｎ＋１＜ｍ＜２×（ｎ＋１）、
の式を充足する信号伝達方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の信号伝達装置および信号伝達方法に関する。
【背景技術】
【０００２】
ラインセンサ、イメージセンサ等を備える画像機器内、または画像機器間には、センサによって形成された画像データをデジタル信号処理回路に伝達する信号伝達装置が設けられている。近年の画像データの高精細化の要求のために、信号伝達装置における入力データのビット数が出力データのビット数より大きくなる場合がある。この場合、確実に信号伝送を行うためには出力データの周波数を制御する必要がある。例えば、特許文献１には、出力データの周波数を制御することにより、入力データを分割し、分割数分の伝送路に出力する装置が開示されている。この装置においては、入力されるｎ個のデータをｎ個の伝送路に送信している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１０５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した信号伝達装置においては、分割されたデータを出力するための伝送路数が多くなるため、装置を小型化することが困難となる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る信号伝達装置は、Ａビットの入力データを保持し、ｎ個の保持された前記入力データを出力可能な保持回路と、前記入力データおよびｎ個の保持された前記入力データからなる（ｎ＋１）個の前記入力データを、Ａビットよりも少ないＢビットのｍ個の出力データに変換する変換回路とを有し、Ａ、Ｂ、ｍ、ｎは、（ｎ＋１）×Ａ≦ｍ×Ｂ、ｎ≧１、ｎ＋１＜ｍ＜２×（ｎ＋１）の式を充足する。
【０００６】
本発明の他の実施形態に係る信号伝達方法は、Ａビットの入力データを保持回路によって保持し、ｎ個の保持された前記入力データを出力するステップと、前記入力データおよびｎ個の保持された前記入力データからなる（ｎ＋１）個の入力データを、変換回路によってＡビットよりも少ないＢビットのｍ個の出力データに変換するステップとを備え、Ａ、Ｂ、ｍ、ｎは、（ｎ＋１）×Ａ≦ｍ×Ｂ、ｎ≧１、ｎ＋１＜ｍ＜２×（ｎ＋１）の式を充足する。
【発明の効果】
【０００７】
本発明によれば、変換されたデータを出力するための伝送路数を削減し、装置の小型化および低コスト化を実現することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る信号伝達装置の回路図
【図２】第１実施形態に係る保持回路の回路図
【図３】第１実施形態に係る信号伝達装置のタイミング図
【図４】第２実施形態に係る信号伝達装置の回路図
【図５】第２実施形態に係る信号伝達装置のタイミング図
【図６】第３実施形態に係る信号伝達装置の回路図
【図７】第４実施形態に係る画像読取装置の内部構成を示す断面図
【図８】第４実施形態に係る画像読取装置、画像処理部のブロック図
【図９】第４実施形態に係る画像読取装置の動作を表すフローチャート
【発明を実施するための形態】
【０００９】
本発明の好ましい実施形態について、図面を参照して説明する。なお、以下の実施形態はあくまで例示であって、本発明の範囲を限定するものではない。
【００１０】
（第１実施形態）
図１は本発明の第１実施形態に係る信号伝達装置１の回路図である。信号伝達装置１はデジタルデータの伝送のために用いられ、入力されたデータＤｉを保持する保持回路２０、ビット数を変換したデータＤｏ１〜Ｄｏｍを出力するデータ変換回路３０を備えて構成されている。保持回路２０は、クロックＣＬＫによって駆動されるラッチまたはシフトレジスタから構成され、データＤｉを保持し、クロックＣＬＫに従って遅延したデータＤＬ１〜ＤＬｎをｎ個の伝送路１０１に出力する。データＤｉはＡビットのデータ単位から構成されたシリアルデータであって、クロックＣＬＫと同一の周波数を有する。データＤｉ、クロックＣＬＫのそれぞれは保持回路２０の入力端子に接続されている。保持回路２０はさらにｎ個の伝送路１０１に接続された出力端子を備え、出力端子からはシリアルのデータＤＬ１〜ＤＬｎが出力される。伝送路１０１はｎ本の信号線と共通のＧＮＤ線から構成されても良く、差動対をなす２×ｎ本の信号線から構成されても良い。なお、以下の説明において、特に断りがない限り、伝送路の数はデータを伝送するための経路数を指すものとする。例えば、１つのシリアルデータにおける伝送路の数は「１」、１つのパラレルデータにおける伝送路の数はバスの数を指すものとする。
【００１１】
データ変換回路３０は、入力端子ＩＮ０、ｎ個の入力端子ＩＮ１〜ＩＮｎ、クロックＣＬＫ、ＣＬＫ１、ＣＬＫ２のための３個の入力端子、ｍ個の出力端子ＯＵＴ１〜ＯＵＴｍを備える。入力端子ＩＮ０にはデータＤｉが入力され、入力端子ＩＮ１〜ＩＮｎには伝送路１０１を介して遅延後のデータＤＬ１〜ＤＬｎが入力される。すなわち、データ変換回路３０には、それぞれ所定時間異なる（ｎ＋１）個のデータＤｉ、ＤＬ１〜ＤＬｎが入力される。出力端子ＯＵＴ１〜ＯＵＴｍからはｍ個のＢビットの出力データＤｏ１〜Ｄｏｍが出力される。出力端子ＯＵＴ１〜ＯＵＴｍのそれぞれは差動対をなす２つの端子を備え、例えばＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）のフォーマットに従ったデータＤｏ１〜Ｄｏｍを出力可能である。なお、共通のＧＮＤ端子とｍ個の端子とを用いて、出力端子ＯＵＴ１〜ＯＵＴｍを構成しても良い。
【００１２】
分周回路３０１、３０２は、クロックを分周するフリップフロップ回路、カウンタ回路を備えて構成されている。分周回路３０１はクロックＣＬＫの周波数の１／ＡのクロックＣＬＫ１を出力する。分周回路３０２は、クロックＣＬＫ１を（Ｂ／（ｎ＋１））倍したクロックＣＬＫ２を出力する。すなわち、データ変換回路３０は、クロックＣＬＫと、クロックＣＬＫをＡ分周したクロックＣＬＫ１（＝ＣＬＫ／Ａ）と、クロックＣＬＫ１を（Ｂ／（ｎ＋１））倍したクロックＣＬＫ２（＝Ｂ×ＣＬＫ／（Ａ×（ｎ＋１）））とに基づき制御される。
【００１３】
図示されていないが、データ変換回路３０は、（ｎ＋１）個のデータＤｉ、ＤＬ１〜ＤＬｎをＢビットのｍ個のデータＤｏ１〜Ｄｏｍに変換するためのＢビットのｍ個のラッチまたはシフトレジスタを備え得る。ラッチまたはシフトレジスタはクロックＣＬＫ、ＣＬＫ１、ＣＬＫ２によって制御され、ＡビットのデータＤｉ、ＤＬ１〜ＤＬｎからなる（ｎ＋１）個のデータをＢビットのｍ個のデータＤｏ１〜Ｄｏｍに変換する。データＤｏ１〜Ｄｏｍのそれぞれは、１単位がＢビットのシリアルデータから構成される。データＤｏ１〜Ｄｏｍは伝送路１０２を介して図示されていない信号処理装置に出力される。
【００１４】
図２は保持回路２０の回路図である。保持回路２０はｎ個のラッチＬ１〜Ｌｎを備え、ラッチＬ１〜ＬｎのそれぞれはＡ個のラッチから構成されている。ラッチＬ１はクロックＣＬＫに従いデータＤｉを保持および出力する。すなわち、データＤｉに対して所定時間だけ遅延したデータＤＬ１がラッチＬ１から出力される。ラッチＬ１から出力されたデータＤＬ１はラッチＬ２に入力されるとともに、データ変換回路３０に入力される。ラッチＬ２は入力されたデータＤＬ１を保持し、データＤＬ１に対して所定時間だけ遅延したデータＤＬ２を出力する。データＤＬ２はラッチＬ３に入力されるとともに、データ変換回路３０に入力される。以下、同様にラッチＬｎにはラッチＬｎ−１からのデータＤＬｎ−１が入力され、遅延後のデータＤＬｎはデータ変換回路３０に入力される。
【００１５】
図３は信号伝達装置１の動作を説明するためのタイミング図である。図３において、データＤｉ、クロックＣＬＫ、データＤＬ１、データＤｏ１〜Ｄｏ３が時間軸とともに示されている。ここで、データＤｉのビット数Ａを「１０」、データＤｏ１〜Ｄｏｍのビット数Ｂを「７」、データＤＬ１〜ＤＬｎの個数ｎを「１」、データＤｏ１〜Ｄｏｍの個数ｍを「３」とする。ｎ＝１であることから、保持回路２０は１個のラッチＬ１から構成され、データＤｉと所定時間遅延したデータＤＬ１との２個のデータがデータ変換回路３０に入力される。すなわち、データ変換回路３０には連続して入力された２個のデータＤｉからなる２０ビットのデータが入力される。さらに、ｍ＝３であることから、データ変換回路３０は２０ビットのデータを３個のデータＤｏ１、Ｄｏ２、Ｄｏ３に分割する。データＤｏ１〜Ｄｏｍのビット数Ｂを「７」とすることにより、本実施形態において７ビットの定型フォーマットであるＬＶＤＳを用いることができる。データＤｉおよびクロックＣＬＫの周波数を５００ＭＨｚとすると、データＤｉの１０ビット単位の周波数、すなわちクロックＣＬＫ１の周波数は５０ＭＨｚとなる。２０ビット単位の周波数は２５ＭＨｚ、２０ビット単位の時間は４０ｎｓｅｃとなる。クロックＣＬＫ２の周波数は、１７５ＭＨｚ（＝７×５００ＭＨｚ／（１０×（１＋１）））となる。データ変換回路３０はクロックＣＬＫ、ＣＬＫ１、ＣＬＫ２に基づき以下のように動作する。
【００１６】
期間Ｔ１において、２個のデータ単位である２０ビットのデータＤｉが信号伝達装置１に入力される。この２０ビットのデータＤｉが、後述する期間Ｔｏ１（＝Ｔ１）においてデータ変換回路３０から出力される。データＤｉは１０ビット毎に信号伝達装置１に入力される。ここで、１回目のデータＤｉの１０ビットを１−１、２−１・・・９−１、１０−１と定義し、２回目のデータＤｉの１０ビットを１−２、２−２・・・９−２、１０−２と定義する。３回目、４回目のデータＤｉについても同様に定義する。図示されていないが、５回目以降のデータＤｉも同様に信号伝達装置１に入力される。保持回路２０に１回目のデータＤｉが入力されると、ラッチＬ１は１回目のデータＤｉの各ビットをクロックＣＬＫの立ち上がりで保持する。データ変換回路３０に１回目のデータＤｉが入力された時点においては、データ変換回路３０は１回目のデータＤｉを空データとして処理する。すなわち、データ変換回路３０は出力データＤｏ１〜Ｄｏ３の各ビットをＮｕｌｌを表す値（例えば０）にする。
【００１７】
ラッチＬ１は、１回目のデータＤｉの最後のビット１０−１を保持後、次のクロックＣＬＫの立下りでビット１−１をデータＤＬ１として出力する。次に、２回目のデータＤｉの最初のビット１−２がラッチＬ１に入力されると、ラッチＬ１はクロックＣＬＫの立ち上がりで２回目のデータＤｉのビット１−２を保持する。このように、２回目のデータＤｉの最後のビット１０−２が入力されるまで、ラッチＬ１は１回目のデータＤｉのビット１−１・・・１０−１を順次出力する。そして、ラッチＬ１は空いた記憶領域に次のビットを保持する。
【００１８】
このとき、データ変換回路３０には２回目のデータＤｉとラッチＬ１から出力されたＤＬ１とが入力される。データＤＬ１は１回目のデータＤｉに相当する。データ変換回路３０は、１回目のデータＤｉと２回目のデータＤｉの合計２０ビットが入力されると、２０ビットをｍ＝３分割する。すなわち、データ変換回路３０は２０ビットのデータＤｉを７ビット、７ビット、６ビットに分割する。データ変換後のデータＤｏ１〜Ｄｏ３のそれぞれが７ビット出力のＬＶＤＳフォーマットに適合するように、データ変換回路３０は６ビットに１ビットを付加し、３個の７ビットのデータＤｏ１〜Ｄｏ３を生成する。すなわち、データＤｏ１は７ビット１−１・・・７−１を含み、データＤｏ２は７ビット８−１・・・４−２を含む。データＤｏ３は６ビット５−２・・・１０−２に付加ビットを加えた７ビットから構成される。このようにして変換されたデータＤｏ１〜Ｄｏ３は期間Ｔｏ１において３本の伝送路１０２にそれぞれ出力される。データＤｏ１〜Ｄｏ３の周波数はクロックＣＬＫ２の１７５ＭＨｚであり、７ビット単位の周波数は２５ＭＨｚ（期間Ｔｏ１＝４０ｎｓｅｃ）である。３回目以降のデータＤｉも同様に処理され、３個のデータＤｏ１〜Ｄｏ３に変換される。
【００１９】
以上述べた例においては、２個の１０ビットのデータＤｉを３個の７ビットの出力データＤｏ１〜Ｄｏ３に変換することにより、３本の伝送路１０２を用いてデータＤｏ１〜Ｄｏ３を出力することができる。ここで、例えば２個のデータＤｉの２０ビットを４等分した５ビットのそれぞれに２個の付加ビットを加え、４個の７ビットの出力データを４本の伝送路に出力する信号伝達装置を比較例として想定する。このような比較例の装置においては、（ｎ＋１）個のデータＤｉがデータ変換回路に入力された場合、データ変換回路からの出力データＤｏ１〜Ｄｏｍの個数ｍは２×（ｎ＋１）となってしまう。本実施形態によれば、ｎ個のデータＤｏ１〜Ｄｏｍのうちの１個のデータにのみ付加ビットを加えることにより、ｎ個のＡビットのデータＤｉをｍ個のＢビットのデータＤｏ１〜Ｄｏｍに分割している。付加ビットの数を最小限に抑えることにより、データＤｏ１〜Ｄｏｍの伝送路の数を削減することが可能となる。例えば、入力されるデータＤｉ、ＤＬ１〜ＤＬｎの個数が（ｎ＋１）である場合、出力されるデータＤｏ１〜Ｄｏｍの個数ｍを２×（ｎ＋１）より少なくすることができる。
【００２０】
上述したように、データ変換回路３０は（ｎ＋１）個のＡビットのデータＤｉ、ＤＬ１〜ＤＬｎを、Ａビットよりも少ないＢビットのｍ個のデータＤｏ１〜Ｄｏｍに変換する。ここで、Ａ、Ｂ、ｍ、ｎの各値は以下の式１〜式３を充足する。
（ｎ＋１）×Ａ≦ｍ×Ｂ      （式１）
ｎ≧１                      （式２）
ｎ＋１＜ｍ＜２×（ｎ＋１）  （式３）
【００２１】
本実施形態によれば、変換後のデータＤｏ１〜Ｄｏｍの個数ｍを上述の比較例における個数２×（ｎ＋１）よりも少なくすることができる（式３参照）。従って、データＤｏ１〜Ｄｏｍを出力するための端子および伝送路の数を削減することができる。このため、ＩＣチップ、ワイヤーハーネス、基板などの部材を含む装置の小型化、および製造コストの削減が可能となる。
【００２２】
上述の説明においては、Ａ＝１０、Ｂ＝７、ｎ＝１、ｍ＝３としたが、Ａ、Ｂ、ｎ、ｍは上述の値に限定されない。なお、保持回路２０はラッチに限定されず、シフトレジスタなどデータを保持できるものであればその構成を問わない。また、本実施形態においては、ＬＶＤＳの出力フォーマットを用いたデータ伝達装置を説明したが、任意の出力フォーマットのデータ伝達装置において本発明を適用可能である。
【００２３】
（第２実施形態）
図４は、本発明の第２実施形態に係る信号伝達装置１の回路図である。本実施形態に係る信号伝達装置１は、それぞれパラレルデータであるデータＤｉ＿ＢＵＳ、データＤＬ１〜ＤＬｎ＿ＢＵＳ、データＤｏ１〜Ｄｏｍ＿ＢＵＳを入出力可能である点において、第１実施形態と異なる。保持回路２１には１本のＡビットバス（伝送路）を介してデータＤｉ＿ＢＵＳが入力される。保持回路２１はデータＤｉ＿ＢＵＳを保持し、クロックＣＬＫに従って所定時間遅延したＡビットパラレルのデータＤＬ１〜ＤＬｎ＿ＢＵＳをｎ本のバス１０３に順次出力する。ｎ本のバス１０３のそれぞれはＡビットのバス幅を有している。データ変換回路３１は入力端子ＩＮ０、ｎ個の入力端子ＩＮ１〜ＩＮｎ、クロックＣＬＫ、ＣＬＫ３のための２個の入力端子、ｍ個の出力端子ＯＵＴ１〜ＯＵＴｍを備える。入力端子ＩＮ０にはデータＤｉ＿ＢＵＳが入力され、入力端子ＩＮ１〜ＩＮｎにはバス１０３を介して遅延後のデータＤＬ１〜ＤＬｎ＿ＢＵＳがそれぞれ入力される。従って、データ変換回路３１には、それぞれ所定時間異なる（ｎ＋１）個のデータＤｉが入力される。出力端子ＯＵＴ１〜ＯＵＴｍはバス幅がＢビットのｍ本のバス１０４に接続されている。データ変換回路３０には分周回路３０３からのクロックＣＬＫ３（＝ＣＬＫ／（ｎ＋１））に基づき制御される。
【００２４】
図５は信号伝達装置１の動作を説明するためのタイミング図である。図５において、データＤｉ＿ＢＵＳ、データＤＬ１＿ＢＵＳ、データＤｏ１〜Ｄｏ３＿ＢＵＳが時間軸とともに示されている。ここで、データＤｉ＿ＢＵＳのビット数Ａを「１０」、データＤｏ１〜Ｄｏｍ＿ＢＵＳのビット数Ｂを「７」、データＤＬ１〜ＤＬｎ＿ＢＵＳの個数ｎを「１」、データＤｏ１〜Ｄｏｍ＿ＢＵＳの個数ｍを「３」とする。また、データＤｉ＿ＢＵＳ、クロックＣＬＫの周波数を５０ＭＨｚとする。ｎ＝１であることから、保持回路２１は１個のラッチＬ１から構成され得る（図２参照）。データＤｉ＿ＢＵＳは１０ビットのパラレルデータとして信号伝達装置１に続けて入力される。図５には、１回目〜４回目のデータＤｉ＿ＢＵＳが示されているが、５回目以降のデータＤｉ＿ＢＵＳも同様に入力される。
【００２５】
期間Ｔ１＿ＢＵＳにおいて、保持回路２１に１回目のデータＤｉ＿ＢＵＳが入力されると、ラッチＬ１は１０ビットのデータＤｉ＿ＢＵＳを保持する。データ変換回路３１の入力端子ＩＮ０には１回目のデータＤｉ＿ＢＵＳが入力される。データ変換回路３１は１回目のデータＤｉ＿ＢＵＳを空データとして処理し、データＤｏ１〜Ｄｏ３＿ＢＵＳの各ビットをＮｕｌｌを表す値（例えば０）とする。次に、２回目のデータＤｉ＿ＢＵＳが保持回路２１に入力されると、ラッチＬ１は２回目のデータＤｉ＿ＢＵＳが入力されるまでに１回目のデータＤｉ＿ＢＵＳを出力する。そして、ラッチＬ１は空いた記憶領域に次のデータＤｉ＿ＢＵＳを保持する。
【００２６】
このとき、ラッチＬ１から１回目のデータＤｉ＿ＢＵＳがデータＤＬ１＿ＢＵＳとして出力され、データ変換回路３１の入力端子ＩＮ１にデータＤＬ１＿ＢＵＳが入力される。入力端子ＩＮ０には２回目のデータＤｉ＿ＢＵＳが入力される。データ変換回路３１は、入力端子ＩＮ１に入力された１回目のデータＤｉ＿ＢＵＳ（ＤＬ１＿ＢＵＳ）と入力端子ＩＮ０に入力された２回目のデータＤｉ＿ＢＵＳとの合計２０ビットのデータをｍ＝３分割する。すなわち、データ変換回路３１は２０ビットのデータＤｉ＿ＢＵＳを７ビット、７ビット、６ビットに分割する。データ変換回路３１の出力端子ＯＵＴ１〜ＯＵＴ３＿ＢＵＳはそれぞれ７ビットのバスであるため、それぞれ７ビットからなるデータＤｏ１〜Ｄｏ３＿ＢＵＳを生成する必要がある。このため、データ変換回路３１は、６ビットに１ビットの付加ビットを加え、７ビットの出力データＤｏ３＿ＢＵＳを生成する。このようにして生成された７ビットの出力データＤｏ１〜Ｄｏ３＿ＢＵＳは７ビットの３本のバス１０４を介して出力される。
【００２７】
データＤｏ１〜Ｄｏ３＿ＢＵＳの周波数はクロックＣＬＫ３の２５ＭＨｚ（＝５０ＭＨｚ／（１＋１））であり、期間Ｔｏ１＿ＢＵＳは４０ｎｓｅｃである。３回目、４回目のデータＤｉ＿ＢＵＳも同様に処理され、期間Ｔｏ１＿ＢＵＳに続いてデータＤｏ１〜Ｄｏ３＿ＢＵＳが出力される。
【００２８】
本実施形態においては、信号伝達装置１の入出力端子をバスによって構成することにより、パラレルデータであるデータＤｉ＿ＢＵＳ、データＤｏ１〜Ｄｏｍ＿ＢＵＳを入出力することが可能となる。伝送路をバスにすることにより、１ビット単位での周波数を低減することができる。また、本実施形態においても、ｍ個のデータＤｏ１〜Ｄｏｍ＿ＢＵＳのうちの１個のデータＤｏｍに付加ビットが加わるように、ｎ個のデータＤｉ＿ＢＵＳをｍ個のデータＤｏ１〜Ｄｏｍ＿ＢＵＳに分割している。これにより、出力データＤｏ１〜Ｄｏｍ＿ＢＵＳのバスの数を削減することが可能となる。例えば、データ変換回路３１からデータＤｏ１〜Ｄｏ３＿ＢＵＳを２１本（＝７ビット×３本）のバスによって出力可能である。上述の比較例と同様に、変換されたｍ個のデータのそれぞれに付加ビットを加えた場合、バスは２８本（＝７ビット×４本）となる。本実施形態によれば、ｍ個のデータの１個にのみ付加ビットを加え、バスの数を２１本に削減することが可能である。なお、本実施形態においても、Ａ、Ｂ、ｎ、ｍの各値は上述した値に限定されるものではない。
【００２９】
（第３実施形態）
図６は、本発明の第３実施形態に係る信号伝達装置の回路図である。本実施形態に係る信号伝達装置１は第１実施形態に係る信号伝達装置において、データ変換回路３０の出力をシリアルに変換するパラレル／シリアル（Ｐ／Ｓ）変換回路４０をさらに有している。パラレル／シリアル変換回路４０はｍ本の伝送路１０２を介してデータ変換回路３０の出力端子ＯＵＴ１〜ＯＵＴｍに接続されている。パラレル／シリアル変換回路４０は分周回路４０１に接続されており、分周回路４０１から出力されたクロックＣＬＫ４に基づき動作する。クロックＣＬＫ４の周波数はクロックＣＬＫ２の周波数をｍ倍した値となる。例えば、クロックＣＬＫ２の周波数が１７５ＭＨｚ、ｍ＝３である場合、クロックＣＬＫ４の周波数は５２５ＭＨｚとなる。パラレル／シリアル変換回路４０はクロックＣＬＫ４に基づきｍ個のデータＤｏ１〜Ｄｏｍをシリアル変換し、データＤｏｕｔを伝送路１０５に送出する。
【００３０】
以下、データＤｉのビット数Ａ＝１０、データＤｏ１〜Ｄｏｍのビット数Ｂ＝７、データＤＬ１〜ＤＬｎの個数ｎ＝１、データＤｏ１〜Ｄｏｍの個数ｍ＝３とした場合における信号伝達装置１の動作を説明する。データＤｉおよびクロックＣＬＫの周波数を５００ＭＨｚとすると、１０ビット単位の周波数は５０ＭＨｚとなる。ｎ＝１であるため、保持回路２０はラッチＬ１から構成される。データ変換回路３０にはデータＤｉ、ＤＬ１の２個（＝ｎ＋１）のデータが入力される。
【００３１】
図３の期間Ｔ１において、２個のデータＤｉが信号伝達装置１に続けて入力される。データ変換回路３０は２個の入力データＤｉからなる２０ビットを、７ビット、７ビット、６ビットに分割する。期間Ｔｏ１において、データ変換回路３０は６ビットに１ビットの付加ビットを加え、それぞれ７ビットの出力データＤｏ１〜Ｄｏ３を生成する。パラレル／シリアル変換回路４０はデータ変換回路３０から出力された３個の７ビットのデータＤｏ１〜Ｄｏ３をシリアル変換し、データＤｏｕｔを伝送路１０５に出力する。パラレル￥／シリアル変換回路４０からのデータＤｏｕｔの周波数はクロックＣＬＫ４の周波数である５２５ＭＨｚであり、１０ビット単位の周波数は７５ＭＨｚである。データＤｏｕｔの周波数は式４によっても表すことができる。
ｆｏｕｔ＝ｍ×ｆｉｎ／（ｎ＋１）      （式４）
【００３２】
ここで、ｆｏｕｔはＢビット単位でのデータＤｏｕｔの周波数であり、ｆｉｎはＡビット単位のデータＤｉの周波数である。本実施形態によれば、シリアルに変換されたデータＤｏｕｔを１本の伝送路１０５を介して出力することにより、伝送路の数をさらに削減することが可能となる。また、式４において、ｎ、ｍの値を適宜、変更することにより、データＤｉの周波数とは異なる周波数のデータＤｏｕｔを生成することができる。
【００３３】
（第４実施形態）
上述した第１〜第３実施形態に係る信号伝達装置１は様々な装置において適用可能である。例えば、画像読取装置において上述の信号伝達装置１を適用することにより、本実施形態の効果がより顕著になる。
【００３４】
図７は第４実施形態に係る信号伝達装置を備えた画像読取装置の内部構成を示す断面図である。画像読取装置５の下には、画像形成部６が設けられ、画像読取装置５と画像形成部６とは画像形成装置を構成している。画像形成部６は例えば電子写真方式を用いて構成され得る。電子写真方式の画像形成部６は、感光ドラムに形成された静電潜像をトナー像に現像し、紙などの記録媒体にトナー像を転写することで画像形成を行う。画像形成装置は、画像読取装置５により読み取られた画像を、画像形成部６により記録媒体に形成することができる。
【００３５】
原稿台ガラス５０１上には、読み取られる対象物として画像が形成されたシート（以下、原稿）５０２が載置される。ユーザによって読取開始ボタン（不図示）が押されると、読取部５００は図中矢印の方向に移動し、原稿５０２を読み取る。読取部５００は、矢印の方向に移動する際に、読取部５００の上部に配置された発光部としての白色のＬＥＤ５０４ａ、５０４ｂを発光させ、原稿５０２に光を照射する。
【００３６】
読取部５００は、ＬＥＤ５０４ａ、５０４ｂ、複数の折り返しミラー５０５ａ、５０５ｂ、５０５ｃ、５０５ｄ、５０５ｅ、集光レンズ５０６、ＣＭＯＳセンサ５０７を備えた縮小光学系の読取ユニットを構成している。ＬＥＤ５０４ａ、５０４ｂによって原稿５０２に照射された光は原稿５０２において反射する。原稿５０２から反射した光は、折り返しミラー５０５ａ、５０５ｂ、５０５ｃ、５０５ｄ、５０５ｅを順に反射した後、集光レンズ５０６によってラインセンサであるＣＭＯＳセンサ５０７に集光される。ＣＭＯＳセンサ５０７は受光素子を備えており、受光素子は入射された光を光電変換し、入射された光量に応じた電気信号を出力する。
【００３７】
図８は読取部５００、画像処理部５２０のブロック図である。ＣＰＵ５１０は、不揮発性メモリ５１１に格納された制御プログラムを読出し、画像読取装置５全体の制御を行う。操作部５１２は、カラーコピー、モノクロコピー、両面コピーなどのコピーモードの設定、コピー開始の指示をユーザが入力するユーザインターフェースである。モータ５１４は読取部５００を副走査方向に移動させる。モータドライバ５１３は、ＣＰＵ５１０からのタイミング信号を受け、モータ５１４を回転制御させるための励磁電流を供給する。
【００３８】
ＬＥＤドライバ５０４は、ＣＰＵ５１０からのタイミング信号を受け、白色ＬＥＤ５０４ａ、５０４ｂを発光させるための電流を供給する。ＡＦＥ（Analog Front End：アナログフロントエンド回路）５０８は、ＣＭＯＳセンサ５０７から出力されるアナログ電圧信号に対し、サンプルホールド処理、オフセット処理、ゲイン処理などのアナログ処理を行い、アナログ処理された電圧信号をデジタルデータ（以下、「読取データ」と称する）に変換する。なお、本実施形態ではこの読取データは８ｂｉｔ（０〜２５５）のデータである。
【００３９】
ＡＦＥ５０８から出力された読取データはデータＤｉとして信号伝達装置１に入力される。なお、図８においては、信号伝達装置１はＡＦＥ５０８内に設けられているが、ＡＦＥ５０８の外部に信号伝達装置１を設けても良い。信号伝達装置１は読取データとしてデータＤｏ１〜Ｄｏｍをラインメモリ５２１に出力する。信号伝達装置１からラインメモリ５２１への伝送路はｍ個となる。第１〜第３実施形態に係る信号伝達装置１を用いることにより、伝送路の数を削減することができ、画像読取装置５の小型化および低コスト化を実現することが可能となる。
【００４０】
ＡＦＥ５０８、信号伝達装置１から出力される読取データはラインメモリ５２１に格納される。このようにして、ラインメモリ５２１は、ＣＭＯＳセンサ５０７からの読取データを保持する。データソート部５２２は、ＲＧＢの読取データを並び替える。例えば、ＣＭＯＳセンサ５０７は千鳥状に配列されたＲＧＢのカラーフィルタを備えている。この場合、ＲＧＢの読取データが１ライン内に混在した状態でラインメモリ５２１に格納されることになる。
【００４１】
画像処理回路５２３は、データソート部５２２にて並び替えられた読取データに対して、シェーディング補正処理、フィルタ処理などの画像処理を施す。なお、画像処理を行うために必要となるフィルタの設定等は電源投入時にＣＰＵ５１０によって画像処理回路５２３内のレジスタに設定される。画像処理回路５２３は画像処理後の読取データをパラレルのデータとして出力する。
【００４２】
パラレル／シリアル変換回路５２４は、パラレルのデータとして出力される画像処理後の読取データをシリアルデータに変換する。シリアルデータに変換された読取データは、画像出力コントローラ５３０に送信される。
【００４３】
図９は本実施形態に係る画像読取装置５の動作を表すフローチャートである。ユーザが画像読取装置５の電源を入れると、ＣＰＵ５１０は、画像読取装置５の起動処理を実行する。すなわち、ＣＰＵ５１０は制御プログラムの起動処理、ＬＥＤ光源の光量調整などの初期動作を行う（Ｓ５００）。
【００４４】
次に、ＣＰＵ５１０は、画像処理の設定に対応するデータを画像処理回路５２３内のレジスタに設定する（Ｓ５０１）。そして、ＣＰＵ５１０は、操作部５１２からの読み取りジョブ開始指令を待つ（Ｓ５０２でＮＯ）。ユーザにより読み取りジョブ開始指令が入力されると（Ｓ５０２でＹＥＳ）、ＣＰＵ５１０は、光源である白色ＬＥＤ５０４ａ、５０４ｂを発光させる（Ｓ５０３）。ＣＰＵ５１０は、ＬＥＤドライバ５０４に制御信号を出力し、ＬＥＤドライバ５０４は、ＬＥＤ５０４ａ、５０４ｂに電流を供給して発光させる。
【００４５】
そして、ＣＰＵ５１０は、モータドライバ５１３に制御信号を出力し、モータドライバ５１３は、モータ５１４を駆動して読取部５００を副走査方向（図７における矢印方向）に移動させる（Ｓ５０４）。読み取りが完了すると（Ｓ５０５でＹＥＳ）、ＣＰＵ５１０は、ＬＥＤ５０４ａ、５０４ｂを消灯し、原稿読み取り装置をジョブ待ち状態にする制御を行う（Ｓ５０６）。
【００４６】
以上述べたように、上述の実施形態に係る信号伝達装置１を画像読取装置５に適用することにより、信号伝達装置１からラインメモリ５２１への伝送路、信号線の数を削減することができる。図８に示されたように、読取部５００、画像処理部５２０がそれぞれ異なる基板に形成されている場合、２つの装置の間の信号線の本数を削減することができる。また、信号伝達装置１の出力端子の数を削減することができ、信号伝達装置１のみならず画像読取装置５が大型化するのを回避することが可能となる。
【００４７】
（他の実施形態）
本発明は上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において変形実施可能である。例えば、信号伝達装置の保持回路、データ変換回路を１個のチップとして構成しても良い。また、保持回路、データ変換回路は上述の機能を有するものであれば、その種類を問わない。例えば、プログラム可能なゲートアレイ、ＤＳＰなどを用いることも可能である。
【符号の説明】
【００４８】
１  信号伝達装置
２０、２１  保持回路
３０、３１  データ変換回路
Ｌ１〜Ｌｎ  ラッチ
４０  パラレル／シリアル変換回路
１０１、１０２  伝送路
１０３、１０４  バス
【図１】
2017028600.tif 000003
【図２】
2017028600.tif 000004
【図３】
2017028600.tif 000005
【図４】
2017028600.tif 000006
【図５】
2017028600.tif 000007
【図６】
2017028600.tif 000008
【図７】
2017028600.tif 000009
【図８】
2017028600.tif 000010
【図９】
2017028600.tif 000011