(57)【要約】【課題】低コストの接合方式で高信頼性を持つ半導体ウエーハを３次元実装することができる半導体ウエーハの３次元実装方法及び半導体ウエーハの接合方法を提供する。【解決手段】第１半導体回路が形成された第１素子ウエーハの前面にＳＯＧ又はＳＯＤの少なくとも一つが塗布されて形成された第１シリコン絶縁膜を持つ第１半導体ウエーハを提供するウエーハ準備工程と、前記第１半導体ウエーハの前面に前記第１シリコン絶縁膜を媒介として支持ウエーハを接合する支持ウエーハ接合工程と、を含むものである。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１半導体回路が形成された第１素子ウエーハの前面にＳＯＧ又はＳＯＤの少なくとも一つが塗布されて形成された第１シリコン絶縁膜を持つ第１半導体ウエーハを提供するウエーハ準備工程と、
前記第１半導体ウエーハの前面に前記第１シリコン絶縁膜を媒介として支持ウエーハを接合する支持ウエーハ接合工程と、
を含む、半導体ウエーハの３次元実装方法。
【請求項２】
請求項１に記載の半導体ウエーハの３次元実装方法において、
前記第１半導体ウエーハの背面に、前記ウエーハ準備工程と同様の工程によって形成された第２シリコン絶縁膜を持つ第２半導体ウエーハを接合するウエーハ積層工程を含む、半導体ウエーハの３次元実装方法。
【請求項３】
請求項１に記載の半導体ウエーハの３次元実装方法において、
前記第１半導体ウエーハの前記背面を薄肉化する第１薄肉化工程をさらに含む、半導体ウエーハの３次元実装方法。
【請求項４】
請求項２に記載の半導体ウエーハの３次元実装方法において、
前記第２半導体ウエーハは、１つの素子ウエーハ、又は２つ以上の素子ウエーハが積層された積層ウエーハのいずれかである、半導体ウエーハの３次元実装方法。
【請求項５】
請求項１に記載の半導体ウエーハの３次元実装方法において、
前記ウエーハ準備工程は、前記第１シリコン絶縁膜に含まれた溶剤を除去するベーキング工程と、
前記第１シリコン絶縁膜をガラス化するキュアリング工程と、
前記第１シリコン絶縁膜を平坦化する平坦化工程と、
をさらに含む、半導体ウエーハの３次元実装方法。
【請求項６】
請求項１に記載の半導体ウエーハの３次元実装方法において、
前記支持ウエーハ接合工程は、臨時接合（ｔｅｍｐｏｒａｒｙ  ｂｏｎｄｉｎｇ）方式又は融合接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）方式のいずれかの方式を利用する、半導体ウエーハの３次元実装方法。
【請求項７】
請求項２に記載の半導体ウエーハの３次元実装方法において、
前記ウエーハ積層工程は、前記第２シリコン絶縁膜を媒介とする融合接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）方式を利用する、半導体ウエーハの３次元実装方法。
【請求項８】
請求項２に記載の半導体ウエーハの３次元実装方法において、
前記ウエーハ積層工程の以後に、前記第２半導体ウエーハの背面を薄肉化する第２薄肉化工程をさらに含む、半導体ウエーハの３次元実装方法。
【請求項９】
請求項８に記載の半導体ウエーハの３次元実装方法において、
前記ウエーハ準備工程から第２薄肉化工程は、所定の回数だけ繰り返して実施される、半導体ウエーハの３次元実装方法。
【請求項１０】
請求項１に記載の半導体ウエーハの３次元実装方法において、
前記支持ウエーハを除去するための支持ウエーハ除去工程をさらに含む、半導体ウエーハの３次元実装方法。
【請求項１１】
複数の半導体ウエーハ同士を接合する半導体ウエーハの接合方法であって、
第１半導体ウエーハの第１半導体回路形成面にＳＯＧ又はＳＯＤの少なくとも一つを塗布する工程と、
熱処理によって前記ＳＯＧ又は前記ＳＯＤの少なくとも一つを加熱して溶媒を除去する工程と、
前記第１半導体ウエーハの前記ＳＯＧ又は前記ＳＯＤの少なくとも一つに接着剤を含有させない条件で、第２半導体ウエーハを接合する工程と、
を含む、半導体ウエーハの接合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエーハの３次元実装方法及び半導体ウエーハの接合方法に関する。
【背景技術】
【０００２】
一般的に、ウエーハとウエーハとの接合は、同種(ｈｏｍｏ)接合と、異種（ｈｅｔｅｒｏ）接合と、に分けることができる。ここで、同種接合は、従来から広く利用されており、例えばシリコンウエーハとシリコンウエーハとの接合がある。
【０００３】
従来のシリコンウエーハとシリコンウエーハとの接合方法として、金属を媒介とするシリコン融合接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）の方法を使用している。
【０００４】
例えば、シリコン融合接合方法では、２枚のウエーハの間に導電性を持った金属を使用して、熱圧着により２枚のウエーハを加圧して金属接合を形成することで接合する。
【０００５】
しかしながら、このような接合方法は、シリコンウエーハと金属との接合強度の問題によって、半導体製造工程の途中で簡単に２枚のウエーハが分離する現象が発生したり、数回の高温プロセスの際、劣化が発生するなどの問題がある。
【０００６】
また、金属を媒介とする接合方法は一般に高価格の工程になるため、かかる接合手段を利用して半導体ウエーハを接合又は積層すると、コストが高くなる問題が発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１２２９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記問題に鑑み、低コストの接合方式で高信頼性を持つ半導体ウエーハを３次元実装することができる半導体ウエーハの３次元実装方法及び半導体ウエーハの接合方法を提供するものである。
【課題を解決するための手段】
【０００９】
第１の発明は、第１半導体回路が形成された第１素子ウエーハの前面にＳＯＧ又はＳＯＤの少なくとも一つが塗布されて形成された第１シリコン絶縁膜を持つ第１半導体ウエーハを提供するウエーハ準備工程と、前記第１半導体ウエーハの前面に前記第１シリコン絶縁膜を媒介として支持ウエーハを接合する支持ウエーハ接合工程と、を含む、半導体ウエーハの３次元実装方法である。
【００１０】
第２の発明は、第１の発明において、前記第１半導体ウエーハの背面に、前記ウエーハ準備工程と同様の工程によって形成された第２シリコン絶縁膜を持つ第２半導体ウエーハを接合するウエーハ積層工程を含む、半導体ウエーハの３次元実装方法である。
【００１１】
第３の発明は、第１の発明において、前記第１半導体ウエーハの前記背面を所定の厚さになるように薄肉化する第１薄肉化工程をさらに含む、半導体ウエーハの３次元実装方法である。
【００１２】
第４の発明は、第２の発明において、前記第２半導体ウエーハは、１つの素子ウエーハ、又は２つ以上の素子ウエーハが積層された積層ウエーハのいずれかである、半導体ウエーハの３次元実装方法である。
【００１３】
第５の発明は、第１の発明において、前記ウエーハ準備工程は、前記第１シリコン絶縁膜に含まれた溶剤を除去するベーキング工程と、前記第１シリコン絶縁膜をガラス化するキュアリング工程と、前記第１シリコン絶縁膜を平坦化する平坦化工程と、をさらに含む、半導体ウエーハの３次元実装方法である。
【００１４】
第６の発明は、第１の発明において、前記支持ウエーハ接合工程は、臨時接合（ｔｅｍｐｏｒａｒｙ  ｂｏｎｄｉｎｇ）方式又は融合接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）方式のいずれかの方式を利用する、半導体ウエーハの３次元実装方法である。
【００１５】
第７の発明は、第２の発明において、前記ウエーハ積層工程は、前記第２シリコン絶縁膜を媒介とする融合接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）方式を利用する、半導体ウエーハの３次元実装方法である。
【００１６】
第８の発明は、第２の発明において、前記ウエーハ積層工程の以後に、前記第２半導体ウエーハの背面を薄肉化する第２薄肉化工程をさらに含む、半導体ウエーハの３次元実装方法である。
【００１７】
第９の発明は、第８の発明において、前記ウエーハ準備工程から第２薄肉化工程は、複数の半導体ウエーハを積層するために所定の回数だけ繰り返して実施される、半導体ウエーハの３次元実装方法である。
【００１８】
第１０の発明は、第１の発明において、前記支持ウエーハを除去するための支持ウエーハ除去工程をさらに含む、半導体ウエーハの３次元実装方法である。
【００１９】
第１１の発明は、複数の半導体ウエーハ同士を接合する半導体ウエーハの接合方法であって、第１半導体ウエーハの第１半導体回路形成面にＳＯＧ又はＳＯＤの少なくとも一つを塗布する工程と、熱処理によって前記ＳＯＧ又は前記ＳＯＤの少なくとも一つを加熱して溶媒を除去する工程と、前記第１半導体ウエーハの前記ＳＯＧ又は前記ＳＯＤの少なくとも一つに接着剤を含有させない条件で、第２半導体ウエーハを接合する工程と、を含む。
【発明の効果】
【００２０】
本発明によれば、シリコン絶縁膜を媒介に半導体ウエーハを接合して積層することで、低コストで半導体ウエーハを３次元実装できる。
【００２１】
また、熱膨張係数の差が少ないシリコン絶縁膜を媒介に半導体ウエーハを積層することができ、半導体ウエーハとの接合強度が強まるとともに劣化が発生せず、信頼性の高い半導体ウエーハの３次元実装方法が得られる。
【００２２】
また、接着剤を使用しない条件で、複数の半導体ウエーハを接合することにより、ウエーハの分離現象及び劣化の発生などの問題を解決することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明による半導体ウエーハの３次元実装方法を図式化した工程断面図である。
【図２】図１の第１半導体ウエーハ（１００）を製造する工程を具体化した工程断面図である。
【図３】図１の半導体ウエーハ（７００）に対して第２薄肉化工程を実施した後、支持ウエーハ除去工程を実施した過程を図式化した工程断面図である。
【発明を実施するための形態】
【００２４】
本発明の一実施形態にかかる半導体ウエーハの３次元実装方法について添付した図面を参照して詳しく説明する。本明細書では互いに異なる実施形態においても同一・類似した符号を付与するとともに、その説明は適宜省略する。
【００２５】
図１は、本発明による半導体ウエーハの３次元実装方法を図式化した工程断面図であり、図２は図１の第１半導体ウエーハ１００を製造する工程を図式化した工程断面図である。
【００２６】
図１及び図２に示すように、半導体ウエーハの３次元実装方法は、例えば、ウエーハ準備工程Ｓ１と、支持ウエーハ接合工程Ｓ３と、第１薄肉化工程Ｓ５と、ウエーハ積層工程Ｓ７と、を含む。
【００２７】
［ウエーハ準備工程Ｓ１］
ウエーハ準備工程Ｓ１は、第1シリコン絶縁膜１３０を持つ第１半導体ウエーハ１００を提供する工程である。ここで、第１半導体ウエーハ１００は、第１素子ウエーハ１１０上に第１シリコン絶縁膜１３０が形成された構成を持つ。
【００２８】
例えば、第1素子ウエーハ１１０は、第１半導体回路１１１が形成された前面と、その反対面に後面（背面ともいう。以下同じ）を有する基板である。ここで、例えば、基板は、シリコンウエーハである。 第１半導体回路１１１は、電子素子や光電子素子を具現するための電気回路又は電子回路を意味する。第１シリコン絶縁膜１３０は、第１半導体回路１１１上に形成される。
【００２９】
第１シリコン絶縁膜１３０は、一般的に、半導体製造工程では、層間絶縁膜などを形成するためによく使われている物質である。例えば、第１シリコン絶縁膜１３０は、ＳＯＧ又はＳＯＤのいずれかで形成される。第１シリコン絶縁膜１３０がＳＯＧで構成される場合、ＳＯＧは、リン（ｐｈｏｓｐｈｏｒｕｓ）が含まれたＳＯＧ又は水素が含まれたＳＯＧである。
【００３０】
ここで、ＳＯＧとは、Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓの略称であり、シリコン（ＳｉＯ２）を溶剤に溶かした溶媒を意味する。
【００３１】
ＳＯＤとは、Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃの略称であり、低屈折率絶縁性材料を含む溶液である。
【００３２】
以下、各工程ではＳＯＧを使用する場合を例示して説明するが、ＳＯＧの替りにＳＯＤを使用する形態、またはＳＯＤとＳＯＧの両方を混合して使用する形態も可能である。
【００３３】
具体的に、ウエーハ準備工程Ｓ１は、図２に示すように、ＳＯＧ塗布工程Ｓ１１と、ベーキング工程Ｓ１３と、キュアリング工程Ｓ１５及び平坦化工程Ｓ１７と、を含む。
【００３４】
（ＳＯＧ塗布工程Ｓ１１）
ＳＯＧ塗布工程Ｓ１１は、図２に示すように、第１半導体ウエーハ１００の前面にＳＯＧ溶液１３０’を塗布している工程である。例えば、ＳＯＧ塗布工程Ｓ１１は、スピンコーティング法によって第１半導体ウエーハ１００の前面に所定量のＳＯＧ溶液１３０’を所定の厚さとなるように塗布する。このとき、ＳＯＧ溶液１３０’の替りにＳＯＤ溶液が塗布されてもよい。
【００３５】
（ベーキング工程Ｓ１３）
ベーキング工程Ｓ１３は、ＳＯＧ溶液１３０’に含まれる溶剤を除去するため、所定の温度で熱処理する工程である。例えば、ベーキング工程Ｓ１３は、８０℃〜２５０℃の温度範囲内で、１〜５分間熱処理する。このとき、第１半導体ウエーハ１００の前面に塗布されたＳＯＧ溶液１３０’の酸化を防止するため、窒素（Ｎ２）雰囲気中で熱処理することも可能である。
【００３６】
（キュアリング工程Ｓ１５）
キュアリング工程Ｓ１５は、ＳＯＧ溶液１３０’をガラス化するために所定の温度で熱処理する工程である。例えば、キュアリング工程Ｓ１５は、窒素(Ｎ２)雰囲気中で、６５０℃〜１０５０℃の温度範囲内で３０分〜２時間実施する。このとき、キュアリング工程Ｓ１５は、焼成炉又はＲＴＰチャンバー内で熱処理が行われる。これにより、第１半導体ウエーハ１００の前面には、ＳＯＧ膜１３０”が形成される。
【００３７】
（平坦化工程Ｓ１７）
平坦化工程Ｓ１７は、第１半導体ウエーハ１００の前面を平坦化するため、ＳＯＧ膜１３０”が所定の厚さになるまでこれを除去する工程である。これは、第１半導体ウエーハ１００の前面に第１半導体回路１１１が形成されていることによって発生された段差を除去するためである。
【００３８】
例えば、平坦化工程Ｓ１７は、グラインディング（Ｇｒｉｎｄｉｎｇ）または機械化学的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を通じて第１半導体ウエーハ１００の前面を研磨する。これにより、第１半導体ウエーハ１００の前面には、平坦化されたＳＯＧ膜１３０”で覆われた第１シリコン絶縁膜１３０が形成される。
【００３９】
［支持ウエーハ接合工程Ｓ３］
支持ウエーハ接合工程Ｓ３は、上述のウエーハ準備工程Ｓ１を実施した第１半導体ウエーハ１００の前面に支持ウエーハ３００を接合する工程である。
【００４０】
ここで、支持ウエーハ３００は、ガラス、石英、シリコン、セラミックのうち、いずれか一つの物質で構成されてもよい。
【００４１】
例えば、支持ウエーハ接合工程Ｓ３は、臨時接合(ｔｅｍｐｏｒａｒｙ ｂｏｎｄｉｎｇ)方式又は融合接合(ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ)方式のいずれかの方式を利用して、支持ウエーハ３００を接合することができる。
【００４２】
具体的に、臨時接合方式を利用する場合、熱または紫外線を使用して硬化させることによって支持ウエーハ３００を接合させることができる。融合接合方式を利用する場合、支持ウエーハ３００をまず水蒸結合で付けた後、加熱処理してＳｉ−Ｏ−Ｓｉ結合によって接合させる。
【００４３】
［第１薄肉化工程Ｓ５］
第１薄肉化工程Ｓ５は、支持ウエーハ３００が接合された第１半導体ウエーハ１００の前面の反対面である後面（背面ともいう）を所定の厚さになるように除去して薄肉化する工程である。例えば、薄肉化工程Ｓ５ではグラインディングまたは機械化学的研磨工程を通じて第１半導体ウエーハ１００の後面を研磨する。
【００４４】
なお、本明細書の「薄肉化」は、「薄膜化」と称することができる。
【００４５】
［ウエーハ積層工程Ｓ７］
ウエーハ積層工程Ｓ７は、薄肉化された第１半導体ウエーハ１００’の背面に、第２半導体ウエーハ５００を接合して積層する工程である。
【００４６】
ここで、第２半導体ウエーハ５００は、第２素子ウエーハ５１０上に第２シリコン絶縁膜５３０が形成された構成を有する。このとき、第２半導体ウエーハ５００は、一つの素子ウエーハ、又は２つ以上の素子ウエーハが積層された積層ウエーハのいずれかで構成され得る。
【００４７】
第２素子ウエーハ５１０は、第２半導体回路５１１が形成された前面と、その反対面である後面（背面ともいう）と、を具備する。例えば、第２素子ウエーハ５１０は、シリコンウエーハである。このとき、第２シリコン絶縁膜５３０は、第２半導体回路５１１上に形成される。
【００４８】
具体的に、ウエーハ積層工程Ｓ７は、融合接合方式によって薄肉化された第１半導体ウエーハ１００’と第２半導体ウエーハ５００とを接合して実施される。 ここで、２つの半導体ウエーハは、第２シリコン絶縁膜５３０を媒介体として結合されている。このとき、第２シリコン絶縁膜５３０は、前述のウエーハ準備工程Ｓ１によって形成されたものである。
【００４９】
例えば、ウエーハ積層工程Ｓ７では、少なくとも５０℃の温度で薄肉化された第１半導体ウエーハ１００’の背面に、第２半導体ウエーハ５００の前面を接合して行われる。このとき、両者の間には圧縮力が加わる。具体的に、６０ＭＰａ未満の圧力が薄肉化された第１半導体ウエーハ１００’と第２半導体ウエーハ５００に加わる。
【００５０】
一方、本発明の半導体ウエーハの３次元実装方法は、積層された半導体ウエーハ７００（積層半導体ウエーハという）の厚さを低減させるために、第２薄肉化工程と、支持ウエーハ３００を除去するための支持ウエーハ除去工程と、をさらに含んでもよい。
【００５１】
積層された半導体ウエーハ７００は、積層半導体ウエーハともいう。
【００５２】
ここで、図３は、図１に示す積層半導体ウエーハ７００に対して第２薄肉化工程Ｓ２１を実施した後、支持ウエーハ除去工程Ｓ２３を実施した工程を図式化した工程断面図である。
【００５３】
（第２薄肉化工程Ｓ２１）
図３に示すように、第２薄肉化工程Ｓ２１では、積層半導体ウエーハ７００で薄肉化された第２半導体ウエーハ５００’の後面あるいは背面の一部の厚みを削減する。
【００５４】
例えば、第２薄肉化工程Ｓ２１は、グラインディングまたは機械化学的研磨工程を通じて薄肉化された第２半導体ウエーハ５００’の後面あるいは背面を研磨する。
【００５５】
（支持ウエーハ除去工程Ｓ２３）
支持ウエーハ除去工程Ｓ２３では、積層半導体ウエーハ７００上の支持ウエーハ３００を除去する工程である。例えば、支持ウエーハ除去工程Ｓ２３は、グラインディングの工程を通じて積層半導体ウエーハ７００上の支持ウエーハ３００を除去する。
【００５６】
これにより、第１半導体ウエーハ１００’と第２半導体ウエーハ５００’との接合処理が終了する。
【００５７】
以上で説明したとおり、本発明の半導体ウエーハの３次元実装方法によれば、ＳＯＧあるいはＳＯＤのいずれかを媒介にして半導体ウエーハ上に他の半導体ウエーハを積層することができる。このため、接着剤を使わず、２つ以上の半導体ウエーハ同士を接合して積層することができる。
【００５８】
ここで、本発明の半導体ウエーハの３次元実装方法は、２つ以上の半導体ウエーハを積層するため、ウエーハ準備工程から第２薄肉化工程を事前に設定された回数だけ繰り返して行うことも可能である。
【００５９】
一方、本発明の半導体ウエーハの接合方法は、複数の半導体ウエーハ同士を接合する半導体ウエーハの接合方法である。例えば、半導体ウエーハの接合方法は、第３半導体ウエーハの第３半導体回路形成面にＳＯＧやＳＯＤの中から少なくとも一つの溶液を塗布する工程、熱処理を通じて塗布されたＳＯＧやＳＯＤの中から少なくとも一つの溶液を加熱して溶媒を除去する工程、及び第３半導体ウエーハの溶媒が除去されたＳＯＧやＳＯＤの中から少なくとも一つからなる表面上に、接着剤を使用せず、第４半導体ウエーハを接合する工程を含むことができる。
【００６０】
ここで、各工程は前述した本発明の半導体ウエーハの３次元実装方法における各工程を通じて処理できるので、具体的な説明は省略する。
【００６１】
このように本発明の半導体ウエーハの接合方法によると、接着剤を使用せず、ＳＯＤやＳＯＧのいずれかを媒介体として複数の半導体ウエーハ同士を接合することができる。
【００６２】
なお、上記半導体ウエーハの３次元実装方法は、本実施形態の構成に限定されるものではない。すなわち、本実施形態の全部又は一部が選択的に組み合わされて、多様な変形が行われるように構成することも可能である。
【符号の説明】
【００６３】
１００    第１半導体ウエーハ
１００’  薄肉化された第１半導体ウエーハ
１１０    第１素子ウエーハ
１１１    第１半導体回路
１３０    第１シリコン絶縁膜
１３０’  ＳＯＧ溶液
１３０”  ＳＯＧ膜
３００    支持ウエーハ
５００    第２半導体ウエーハ
５００’  薄肉化された第２半導体ウエーハ
５１０    第２素子ウエーハ
５１１    第２半導体回路
５３０    第２シリコン絶縁膜
７００    積層された半導体ウエーハ（積層半導体ウエーハ）
【図１】
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【図２】
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【図３】
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