(57)【要約】【課題】複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路において、ＡＤ変換器の変換の同期ずれを抑制する。【解決手段】データレディ出力端子と同期信号入力端子とシリアルクロック入力端子とを有する複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路であって、いずれかのＡＤ変換器のデータレディ出力端子と接続し、データレディ信号が入力されると、各ＡＤ変換器のシリアルクロック入力端子にシリアルクロックを出力し、各ＡＤ変換器のデータレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各ＡＤ変換器の同期信号入力端子に同期信号を出力する演算装置を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データレディ出力端子と同期信号入力端子とシリアルクロック入力端子とを有する複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路であって、
いずれかのＡＤ変換器の前記データレディ出力端子と接続し、データレディ信号が入力されると、各ＡＤ変換器の前記シリアルクロック入力端子にシリアルクロックを出力し、
各ＡＤ変換器の前記データレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各ＡＤ変換器の前記同期信号入力端子に同期信号を出力する演算装置を備えることを特徴とする信号処理回路。
【請求項２】
前記演算装置は、各ＡＤ変換器の前記データレディ出力端子と接続し、各データレディ出力端子がデータレディ信号を出力する時間差に基づいて前記データレディ信号のずれを検出することを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記演算装置は、各ＡＤ変換器の前記データレディ出力端子に接続されたＸＯＲ回路の出力に基づいて前記データレディ信号のずれを検出することを特徴とする請求項１に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路に関する。
【背景技術】
【０００２】
非特許文献１に記載されているように、デイジーチェイン接続に対応したＡＤ変換器が実用化されている。図７は、ＡＤ変換器をデイジーチェイン接続した信号処理回路５００を示す図である。信号処理回路５００では、各ＡＤ変換器が同じタイミングでデジタル変換を行なうことが要求されているものとする。
【０００３】
本図の例では、３つのＡＤ変換器（第１ＡＤＣ、第２ＡＤＣ、第３ＡＤＣ）をデイジーチェイン接続し、ＭＰＵでシリアルデジタルデータを取り込む構成となっている。デイジーチェイン接続することで、複数のアナログデータをデジタル変換してシリアルデータとして取り込む際のシリアルインタフェイスを単純化することができる。
【０００４】
各ＡＤＣは、アナログ入力端子（ＡＩＮＰ）、デジタル出力端子（ＤＯＵＴ）、デジタル入力端子（ＤＩＮ）、同期信号入力端子（ＳＹＮＣ）、シリアルクロック入力端子（ＳＣＬＫ）、データレディ出力端子（ＤＲＤＹ）を備えている。
【０００５】
また、ＭＰＵは、デジタル入力端子（ＤＩＮ）、シリアルクロック出力端子（ＳＣＬＫ）、データレディ入力端子（ＤＲＤＹ）、汎用入出力端子（ＧＰＩＯ）、同期信号出力端子（ＳＹＮＣ）を備えている。
【０００６】
各ＡＤＣは、同期信号入力端子（ＳＹＮＣ）に負パルスが印加されると、リセット状態となる。本図の例では、ＭＰＵの同期信号出力端子（ＳＹＮＣ）が出力する同期信号パルスが、各ＡＤＣの同期信号入力端子（ＳＹＮＣ）に一斉に印加される。ＭＰＵが、電源投入後に同期信号パルスを出力することで、各ＡＤＣが同時にリセットし、変換の同期が取られることになる。
【０００７】
変換の同期が取られた各ＡＤＣは、それぞれのアナログ入力端子（ＡＩＮＰ）に入力されたアナログデータを同じタイミングでデジタルデータに変換し、ＳＣＬＫの立ち下がりエッジでデジタル出力端子（ＤＯＵＴ）からシフトアウトする。なお、ＭＰＵのシリアルクロック出力端子（ＳＣＬＫ）が出力するＳＣＬＫが、各ＡＤＣのシリアルクロック入力端子（ＳＣＬＫ）に一斉に入力されるように接続されている。
【０００８】
また、デイジーチェイン接続されたＡＤＣは、ＳＣＬＫの立ち下がりエッジでデジタル入力端子（ＤＩＮ）からデジタルデータをシフトインする。シフトインされたデータは、変換データをシフトアウトした後にデジタル出力端子（ＤＯＵＴ）からシフトアウトする。
【０００９】
本図の例では、第１ＡＤＣのデジタル出力端子（ＤＯＵＴ）をＭＰＵのデジタル入力端子（ＤＩＮ）に接続し、第２ＡＤＣのデジタル出力端子（ＤＯＵＴ）を第１ＡＤＣのデジタル入力端子（ＤＩＮ）に接続し、第３ＡＤＣのデジタル出力端子（ＤＯＵＴ）を第２ＡＤＣのデジタル入力端子（ＤＩＮ）に接続し、第３ＡＤＣのデジタル入力端子（ＤＩＮ）は接地している。
【００１０】
ＡＤＣは、読み取りに対してデータレディであれば、データレディ出力端子（ＤＲＤＹ）をロウレベルにするが、第１ＡＤＣのデータレディ出力端子（ＤＲＤＹ）のみがＭＰＵのデータレディ入力端子（ＤＲＤＹ）に接続されている。
【００１１】
図８は、信号処理回路５００の動作を説明するタイミングチャートである。本図に示すように、各ＡＤＣは、ある時刻ｔ１で同期信号入力端子（ＳＹＮＣ）にパルスが一斉に印加されると、同時にリセットし、同じタイミングでデジタル変換を行ない、所定期間Ｔ１後の時刻ｔ２にＤＲＤＹ信号を出力する。ただし、ＭＰＵには、第１ＡＤＣが出力するＤＲＤＹ信号のみが入力される。
【００１２】
ＭＰＵは、ＤＲＤＹ信号が入力されると、ＳＣＬＫを各ＡＤＣに出力する。各ＡＤＣは、ＳＣＬＫのエッジでデジタルデータをシフトアウトする。デイジーチェイン接続のため、ＭＰＵは、第１ＡＤＣのデジタル出力端子（ＤＯＵＴ）から第１ＡＤＣの出力データ、第２ＡＤＣの出力データ、第３ＡＤＣの出力データを順次取得する。
【００１３】
その後は、各ＡＤＣが同じタイミングでデジタル変換を行なって、所定期間Ｔ２毎にＤＲＤＹ信号を出力し、ＤＲＤＹ信号に応じてＭＰＵから出力されるＳＣＬＫのエッジで、デジタルデータをシフトアウトする処理を繰り返す。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】テキサス・インスツルメンツ社  24ビット広帯域A/Dコンバータ  ADS1271  データシート Rev.B 翻訳版 2006年11月6日  p.24、［平成27年8月18日検索］インターネット（URL:http://www.tij.co.jp/jp/lit/ds/symlink/ads1271.pdf）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
信号処理回路５００は、使用環境等によりノイズが混入する場合がある。混入したノイズは各信号線に重畳する可能性があるが、仮に、信号処理回路５００のＳＹＮＣ信号線にノイズが重畳した場合には、そのノイズの態様によっては、一部のＡＤ変換器のみに本来不必要なリセットがかかり、他のＡＤ変換器にはリセットがかからないという現象が生じることがある。
【００１６】
図９のタイミングチャートは、ＳＹＮＣ信号線にノイズが重畳し、３つのＡＤ変換器のうち第２ＡＤＣ、第３ＡＤＣが、ノイズの影響を受けて異なるタイミングでリセットした場合を示している。第１ＡＤＣはノイズの影響を受けていないものとする。
【００１７】
この場合、第２ＡＤＣ、第３ＡＤＣは、それぞれのリセット時点を基準としたタイミングで変換処理を行なうため、各ＡＤＣの変換の同期が取れず、ＤＲＤＹ信号もずれて出力される。このため、ＭＰＵが第１ＡＤＣが出力するＤＲＤＹ信号に基づいてデータ取得処理を行なうと、信頼性のないデータを取得したり、データ自体を取得できない状況が生じたりする。このため、変換の同期ずれを抑制する仕組みが要望される。
【００１８】
そこで、本発明は、複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路において、ＡＤ変換器の変換の同期ずれを抑制することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明の信号処理回路は、データレディ出力端子と同期信号入力端子とシリアルクロック入力端子とを有する複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路であって、いずれかのＡＤ変換器の前記データレディ出力端子と接続し、データレディ信号が入力されると、各ＡＤ変換器の前記シリアルクロック入力端子にシリアルクロックを出力し、各ＡＤ変換器の前記データレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各ＡＤ変換器の前記同期信号入力端子に同期信号を出力する演算装置を備えることを特徴とする。
ここで、前記演算装置は、各ＡＤ変換器の前記データレディ出力端子と接続し、各データレディ出力端子がデータレディ信号を出力する時間差に基づいて前記データレディ信号のずれを検出することができる。
あるいは、前記演算装置は、各ＡＤ変換器の前記データレディ出力端子に接続されたＸＯＲ回路の出力に基づいて前記データレディ信号のずれを検出するようにしてもよい。
【発明の効果】
【００２０】
本発明によれば、複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路において、ＡＤ変換器の変換の同期ずれを抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態の信号処理回路の構成を示す図である。
【図２】同期ずれを検出した場合のリセット処理部の動作を説明するフローチャートである。
【図３】本実施形態の信号処理回路においてＳＹＮＣ信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。
【図４】ＡＤ変換器を３つ用いた場合の信号処理回路の構成を示す図である。
【図５】信号処理回路の第１変形例を示す図である。
【図６】信号処理回路の第２変形例を示す図である。
【図７】ＡＤ変換器をデイジーチェイン接続した信号処理回路を示す図である。
【図８】従来の信号処理回路の動作を説明するタイミングチャートである。
【図９】ＳＹＮＣ信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態の信号処理回路１００の構成を示す図である。本図に示すように、信号処理回路１００は、２つのＡＤ変換器（第１ＡＤＣ１０１、第２ＡＤＣ１０２）と演算装置であるＭＰＵ１１０とを備えており、第１ＡＤＣ１０１と第２ＡＤＣ１０２とがデイジーチェイン接続されている。本例では、説明を簡単にするため、２つのＡＤ変換器をデイジーチェイン接続した場合を例にしている。
【００２３】
各ＡＤＣ（１０１、１０２）は、従来のデイジーチェイン接続対応のＡＤ変換器と同様であり、アナログ入力端子（ＡＩＮＰ）、デジタル出力端子（ＤＯＵＴ）、デジタル入力端子（ＤＩＮ）、同期信号入力端子（ＳＹＮＣ）、シリアルクロック入力端子（ＳＣＬＫ）、データレディ出力端子（ＤＲＤＹ）を備えている。
【００２４】
ＭＰＵ１１０は、デジタル入力端子（ＤＩＮ）、シリアルクロック出力端子（ＳＣＬＫ）、データレディ入力端子（ＤＲＤＹ）、汎用入出力端子（ＧＰＩＯ）、同期信号出力端子（ＳＹＮＣ）を備えている。さらに、ＭＰＵ１１０は、カウンタ１１２を含んだリセット処理部１１１を備えている。
【００２５】
各ＡＤＣ（１０１、１０２）は、同期信号入力端子（ＳＹＮＣ）に負パルスが印加されると、リセット状態となる。本図の例では、ＭＰＵ１１０の同期信号出力端子（ＳＹＮＣ）が出力する同期信号パルスが、各ＡＤＣ（１０１、１０２）の同期信号入力端子（ＳＹＮＣ）に一斉に印加される。これにより、第１ＡＤＣ１０１と第２ＡＤＣ１０２とで変換の同期が取られる
各ＡＤＣ（１０１、１０２）は、アナログ入力端子（ＡＩＮＰ）に入力されたアナログデータをデジタルデータに変換し、ＳＣＬＫの立ち下がりエッジでデジタル出力端子（ＤＯＵＴ）からシフトアウトする。なお、ＭＰＵ１１０のシリアルクロック出力端子（ＳＣＬＫ）が出力するＳＣＬＫが、各ＡＤＣ（１０１、１０２）のシリアルクロック入力端子（ＳＣＬＫ）に一斉に入力される。
【００２６】
また、デイジーチェイン接続においては、ＳＣＬＫの立ち下がりエッジでデジタル入力端子（ＤＩＮ）からデジタルデータをシフトインする。シフトインされたデータは、変換データをシフトアウトした後にデジタル出力端子（ＤＯＵＴ）からシフトアウトする。
【００２７】
本図の例では、第１ＡＤＣ１０１のデジタル出力端子（ＤＯＵＴ）をＭＰＵ１１０のデジタル入力端子（ＤＩＮ）に接続し、第２ＡＤＣ１０２のデジタル出力端子（ＤＯＵＴ）を第１ＡＤＣ１０１のデジタル入力端子（ＤＩＮ）に接続し、第２ＡＤＣ１０２のデジタル入力端子（ＤＩＮ）は接地している。ただし、第１ＡＤＣ１０１のデジタル出力端子（ＤＯＵＴ）を別の演算装置のデジタル入力端子（ＤＩＮ）に接続するようにしてもよい。
【００２８】
ＡＤＣ（１０１、１０２）は、読み取りに対してデータレディであれば、データレディ出力端子（ＤＲＤＹ）をロウレベルにするが、ＭＰＵ１１０のデータレディ入力端子（ＤＲＤＹ）には、第１ＡＤＣ１０１のデータレディ出力端子（ＤＲＤＹ）のみが接続されている。ただし、第２ＡＤＣ１０２のデータレディ出力端子（ＤＲＤＹ）のみをＭＰＵ１１０のデータレディ入力端子（ＤＲＤＹ）に接続するようにしてもよい。
【００２９】
ただし、本実施形態では、各ＡＤＣ（１０１、１０２）のデータレディ出力端子（ＤＲＤＹ）がＸＯＲ回路１２０に入力され、ＸＯＲ回路１２０の出力がＭＰＵ１１０の汎用入出力端子（ＧＰＩＯ）に入力されるようになっている。そして、ＭＰＵ１１０が備えるリセット処理部１１１が汎用入出力端子（ＧＰＩＯ）の入力内容に応じた処理を行なう。
【００３０】
ここで、ＸＯＲ回路１２０は、第１ＡＤＣ１０１のＤＲＤＹ信号と第２ＡＤＣ１０２のＤＲＤＹ信号のいずれか一方が出力された場合のみにハイレベルを出力する。ＤＲＤＹ信号のいずれか一方が出力されることは、同期ずれが生じていることを示すため、ＸＯＲ回路１２０の出力を監視することで、第１ＡＤＣ１０１と第２ＡＤＣ１０２の同期ずれを検出することができる。
【００３１】
ＭＰＵ１１０のリセット処理部１１１は、汎用入出力端子（ＧＰＩＯ）に入力されるＸＯＲ回路１２０の出力がハイレベルに変化したことで、同期ずれを検出する。具体的には、汎用入出力端子（ＧＰＩＯ）に入力される信号の立ち上がりエッジあるいは立ち下がりエッジを検知すればよい。
【００３２】
図２は、同期ずれを検出した場合のリセット処理部１１１の動作を説明するフローチャートである。リセット処理部１１１は、汎用入出力端子（ＧＰＩＯ）に入力されるＸＯＲ回路１２０の出力がハイレベルに変化したことで、同期ずれを検出すると、カウンタ１１２のカウント値をアップする（Ｓ１０１）。
【００３３】
カウンタ１１２のカウント値があらかじめ定められた閾値以上であれば（Ｓ１０２：Ｙｅｓ）、同期信号出力端子（ＳＹＮＣ）から同期信号パルスを出力し（Ｓ１０３）、各ＡＤＣ（１０１、１０２）をリセットさせる。これにより、ＡＤＣ（１０１、１０２）の同期ずれ状態が解消される。そして、カウンタ１１２のカウント値をクリアする（Ｓ１０４）。
【００３４】
ここで、閾値は任意の値を設定することができる。例えば、１回でもＸＯＲ回路１２０の出力がハイレベルに変化したら各ＡＤＣ（１０１、１０２）をリセットさせるのであれば、閾値として１を設定しておけばよい。この場合、カウンタ１１２を省いてもよい。一方、ずれの発生の可能性が非常に高い場合に各ＡＤＣ（１０１、１０２）をリセットさせるのであれば、閾値として比較的大きな値を設定しておけばよい。
【００３５】
図３は、本実施形態の信号処理回路１００においてＳＹＮＣ信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。ここでは、閾値として３が設定されているものとする。
【００３６】
本図に示すように、各ＡＤＣ（１０１、１０２）は、ある時刻ｔ１で同期信号入力端子（ＳＹＮＣ）にパルスが印加されると、一斉にリセットし、同じタイミングでデジタル変換を行なって、所定期間Ｔ１後の時刻ｔ２に同時にＤＲＤＹ信号を出力する。ただし、ＭＰＵのデータレディ入力端子（ＤＲＤＹ）には、第１ＡＤＣが出力するＤＲＤＹ信号のみが入力される。ＤＲＤＹ信号が同時に出力されるため、汎用入出力端子（ＧＰＩＯ）に入力されるＸＯＲ回路１２０の出力はロウレベルのままである。
【００３７】
その後、ＳＹＮＣ信号線にノイズが重畳し、第１ＡＤＣ１０１はノイズの影響を受けず、第２ＡＤＣ１０２がノイズの影響を受けてリセットしたものとする。
【００３８】
第１ＡＤＣ１０１、第２ＡＤＣ１０２は、それぞれのリセット時点を基準としたタイミングで変換処理を行なうため、各ＡＤＣの変換の同期が取れず、ＤＲＤＹ信号もずれて出力される。このため、汎用入出力端子（ＧＰＩＯ）に入力されるＸＯＲ回路１２０の出力が、いずれか一方のＤＲＤＹ信号（図３においてはＤＲＤＹ１信号あるいはＤＲＤＹ２信号）が出力されている期間においてハイレベルに変化する。
【００３９】
ＭＰＵ１１０のリセット処理部１１１は、ハイレベルに変化した回数をカウンタ１１２でカウントする。そして、カウント値が、閾値として設定されている３になると同期信号出力端子（ＳＹＮＣ）から同期信号パルスを出力する（時刻ｔ３）。これにより、第１ＡＤＣ１０１、第２ＡＤＣ１０２が同時にリセットされるため、同期ずれ状態が解消され、所定期間Ｔ１後の時刻ｔ４に同時にＤＲＤＹ信号が出力される。
【００４０】
以上説明したように、本実施形態の信号処理回路１００によれば、各ＡＤ変換器が出力するデータレディ信号を監視することで、変換の同期ずれを検出し、変換の同期ずれを検出した場合に、ＡＤ変換をリセットさせるため、複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路において、ＡＤ変換器の変換の同期ずれを抑制することができる。
【００４１】
なお、上述の例では、ＡＤ変換器を２つとしたが、３つ以上とすることもできる。図４は、３つのＡＤ変換器（第１ＡＤＣ１０１、第２ＡＤＣ１０２、第３ＡＤＣ１０３）をデイジーチェイン接続した信号処理回路を示している。本図の例では、第１ＡＤＣ１０１と第２ＡＤＣ１０２のデータレディ出力端子（ＤＲＤＹ）がＸＯＲ回路１２０に入力され、ＸＯＲ回路１２０の出力と第３ＡＤＣ１０３のデータレディ出力端子（ＤＲＤＹ）が第２ＸＯＲ回路１２１に入力され、第２ＸＯＲ回路１２１の出力がＭＰＵ１１０の汎用入出力端子（ＧＰＩＯ）に入力されるようになっている。このように、３つ以上のＡＤ変換器をデイジーチェイン接続する場合には、各ＡＤ変換器からのＤＲＤＹ信号がＸＯＲ回路を通るように、ＸＯＲ回路を多段に接続すればよい。
【００４２】
図５は、図１に示した信号処理回路１００の第１変形例を示す図である。第１変形例では、ＸＯＲ回路１２０のハイレベル変化回数をカウントするカウンタ１２４をＭＰＵ１１０の外部に設けるようにしている。
【００４３】
ＭＰＵ１１０のリセット処理部１１３は、カウンタ１２４のカウント値を監視し、あらかじめ定められた閾値以上となった場合に同期信号出力端子（ＳＹＮＣ）から同期信号パルスを出力する。あるいは、カウンタ１２４に閾値を設定しておき、カウント値が閾値以上になった場合にカウンタ１２４がリセット処理部１１３に通知するようにしてもよい。
【００４４】
図６は、図１に示した信号処理回路１００の第２変形例を示す図である。第２変形例では、ＸＯＲ回路を用いずに、各ＡＤ変換器からのＤＲＤＹ信号を直接ＭＰＵ１１０の汎用入力端子（ＧＰＩＯ１、ＧＰＩＯ２）に入力する。
【００４５】
ＭＰＵ１１０のリセット処理部１１６は、カウンタ１１８に加え、時間差検出部１１７を備えている。時間差検出部１１７は、汎用入力端子（ＧＰＩＯ１、ＧＰＩＯ２）に入力される信号のずれを検出するブロックであり、例えば、入力信号のエッジタイミングをキャプチャする機能を有するタイマを用いて構成することができる。そして、２つの入力信号のエッジタイミングのキャプチャ時刻が異なっていれば同期ずれが発生したと判定する。
【００４６】
すなわち、時間差検出部１１７の検出結果は、ＸＯＲ回路１２０の出力と同じ意味を有することになる。このため、ＭＰＵ１１０は、時間差検出部１１７がずれを検出した回数をカウンタ１１８でカウントし、カウント値が閾値以上になった場合に、同期信号出力端子（ＳＹＮＣ）から同期信号パルスを出力する。
【００４７】
これらの変形例においても、信号処理回路は、各ＡＤ変換器が出力するデータレディ信号を監視することで、変換の同期ずれを検出し、変換の同期ずれを検出した場合に、ＡＤ変換をリセットさせるため、複数個のＡＤ変換器をデイジーチェイン接続した信号処理回路において、ＡＤ変換器の変換の同期ずれを抑制することができる。
【符号の説明】
【００４８】
１００…信号処理回路
１０１…第１ＡＤＣ
１０２…第２ＡＤＣ
１０３…第３ＡＤＣ
１１０…ＭＰＵ
１１１…リセット処理部
１１２…カウンタ
１１３…リセット処理部
１１６…リセット処理部
１１７…時間差検出部
１１８…カウンタ
１２０…ＸＯＲ回路
１２１…第２ＸＯＲ回路
１２４…カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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