(57)【要約】【課題】特性検査と同等のプローブカードの針の本数で、電圧印加試験と特性検査を同時に実施し、ウェハ全面の特性検査分だけ電圧印加試験の時間が稼げるようにした半導体検査回路を提供する。【解決手段】ウエハ１に複数の半導体チップ２が形成される。スクライブ領域に電源ライン４、グランドライン５が配置され、半導体チップ２毎に電源パッド６、グランドパッド７、アナログスイッチ８、９、第１、第２スイッチパッド１０、１２などが配置される。アナログスイッチ８、９は、常時オンとなるようにゲートが接続され、電源ライン４、グランドライン５から半導体チップ２にバーンイン電圧が供給される。スイッチパッド１０、１２にオフ信号が与えられるとアナログスイッチ８、９はオフする。プローブにより対象となる半導体チップ２の電圧を停止して特性検査を実施し、他の半導体チップ２には継続的にバーンイン電圧を印加して試験をする。【選択図】図１
2017041495.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ（１）に設けられた複数の半導体チップ（２、２０、２１）の回路を検査するものであって、
前記複数の半導体チップに共通に設けられた検査電源を供給するための第１電源線（４）および第２電源線（５）と、
前記複数の半導体チップのそれぞれに対応して設けられ、前記第１電源線および前記第２電源線のそれぞれに前記検査電源を与えるための第１電源パッド（６）および第２電源パッド（７）と、
前記第１電源線から前記複数の半導体チップのそれぞれの回路の第１給電端子（２ａ）との間に設けられ、常時オン状態の第１スイッチ（８）と、
前記第２電源線から前記複数の半導体チップのそれぞれの回路の第２給電端子（２ｂ）との間に設けられ、常時オン状態の第２スイッチ（９）と、
前記第１スイッチおよび前記第２スイッチのそれぞれに対応して設けられたオフ動作させるための電圧印加用の第１スイッチパッド（１０）および第２スイッチパッド（１２）と
を備えたことを特徴とする半導体検査回路。
【請求項２】
請求項１に記載の半導体検査回路において、
前記第１スイッチは、前記第１電源線と前記半導体チップの第１給電端子（２ａ）との間に設けられた第１アナログスイッチ（８）からなり、
前記第２スイッチは、前記第２電源線と前記半導体チップの第２給電端子（２ｂ）との間に設けられた第２アナログスイッチ（９）からなり、
前記第１および第２のアナログスイッチは、第１ゲートが第１抵抗（１１）を介して前記第１電源線に接続され、第２ゲートが第２抵抗（１３）を介して前記第２電源線に接続されている
ことを特徴とする半導体検査回路。
【請求項３】
請求項１または２に記載の半導体検査回路において、
前記複数の半導体チップ（２０）は、それぞれ前記第１スイッチ、前記第２スイッチ、前記第１スイッチパッドおよび前記第２スイッチパッドを備えていることを特徴とする半導体検査回路。
【請求項４】
請求項２に記載の半導体検査回路において、
前記複数の半導体チップ（２１）は、それぞれ前記第１アナログスイッチ、前記第２アナログスイッチ、前記第１スイッチパッドおよび前記第２スイッチパッド、前記第１抵抗および前記第２抵抗を備えていることを特徴とする半導体検査回路。
【請求項５】
請求項１から４の何れか一項に記載の半導体検査回路において、
前記第１電源線（４）および第２電源線（５）の間に容量素子（Ｃｘ、Ｃｙ）を設けたことを特徴とする半導体検査回路。
【請求項６】
請求項５に記載の半導体検査回路において、
前記容量素子は、前記第１電源線および前記第２電源線を近接配置することで発生する配線間容量（Ｃｘ）とすることを特徴とする半導体検査回路。
【請求項７】
請求項５に記載の半導体検査回路において、
前記ウエハ（１）は、支持基板（３１）と半導体層（３３）を絶縁膜（３２）で分離した絶縁基板により形成されたものであり、
前記容量素子（Ｃｙ）は、前記支持基板と半導体層とで構成される容量素子であることを特徴とする半導体検査回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査回路に関する。
【背景技術】
【０００２】
半導体ウエハに多数の半導体チップを形成した状態で、ウエハバーンイン試験などの電圧印加試験を実施し、さらに各半導体チップの特性検査を行う工程がある。通常、この工程ではウエハバーンイン試験を実施した後に特性検査を順次行うので、ウエハバーンイン工程と特性検査工程が分かれていることに加えて、ウエハバーンイン試験や特性検査でウエハの全面にプローブを接触させるため、多数のプローブを有する装置が高価であることや、ウエハ全面へのプローブの接触が難しい等の問題がある。
【０００３】
このため、ウェハ全面にプローブを立てない方法として、２個の半導体チップにプローブを立てる方式のものがある。この方法では、一方の半導体チップに対して特性検査を実施し、後で検査する他方の半導体チップに対してウエハバーンイン試験を実施する方法である。しかしながら、この方法では、２個の半導体チップを対象として、特性検査工程とウエハバーンイン試験とを同時に実施することが可能であるが、ウエハバーンイン試験の時間は特性検査工程を実施している期間と同じであるため短時間となる。
【０００４】
これに対して、電源や信号端子を一律に取り出すことにより、ウエハバーンイン試験もしくは特性調整をウェハ全面で同時に行うことができるようにした方法が考えられているが、この場合にはウエハバーンイン試験中に個別に特性調整を行い、ウエハバーンイン試験の終了後にウエハを取り出した状態で別途プロービングにより検査工程を実施している。
【０００５】
このため、ウェハ全面でプローブを接触させることで、プロービングのための構成についての作製費用が高くなり、しかもプローブの接触のための調整や仕様が厳しいという問題がある。また、特性調整ではウエハバーンイン試験と同じ高電圧が印加された状態であるから、特性調整の条件が通常の使用形態と異なる条件となる。さらには、ウエハバーンイン試験では全てのプローブを接触させた状態での長い印加時間が必要となるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２９５１２号公報
【特許文献２】特開２００２−７１５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的は、特性検査と同等のプローブの本数で、個別の半導体チップに対して特性検査を実施しながら、全ての半導体チップに対して電圧印加試験を同時に実施することができ、電圧印加試験を実施している状態でウェハ全面の特性検査を行えるようにした半導体検査回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の半導体検査回路は、ウエハに設けられた複数の半導体チップの回路を検査するものであって、前記複数の半導体チップに共通に設けられた検査電源を供給するための第１電源線および第２電源線と、前記複数の半導体チップのそれぞれに対応して設けられ、前記第１電源線および前記第２電源線のそれぞれに前記検査電源を与えるための第１電源パッドおよび第２電源パッドと、前記第１電源線から前記複数の半導体チップのそれぞれの回路の第１給電端子との間に設けられ、常時オン状態の第１スイッチと、前記第２電源線から前記複数の半導体チップのそれぞれの回路の第２給電端子との間に設けられ、常時オン状態の第２スイッチと、前記第１スイッチおよび前記第２スイッチのそれぞれに対応して設けられたオフ動作させるための電圧印加用の第１スイッチパッドおよび第２スイッチパッドとを備えている。
【０００９】
上記構成を採用することにより、ウエハに設けられた複数の半導体チップの検査を実施する際に、プローブなどの検査装置により、１個の半導体チップに対応する第１電源パッドおよび第２電源パッドの間に検査電源を印加し、第１スイッチパッドおよび第２スイッチパッドに電圧を印加することで第１スイッチおよび第２スイッチをオフ動作させる。これにより、第１電源線および第２電源線の間には検査電源が与えられることから、検査対象の半導体チップを除いた残りの半導体チップに対して第１電源パッドおよび第２電源パッドからそれぞれ第１スイッチ、第２スイッチを介して検査電源が印加される。これにより、検査電源が印加されることで電圧印加試験が実施可能である。
【００１０】
また、検査対象の半導体チップにおいては、第１スイッチおよび第２スイッチがオフすることから検査電源は与えられない状態となる。これにより、他のプローブなどで対象とする半導体チップの検査用パッドに対して必要な特性の検査を独立して実施することができる。以下、ウエハに設けられた他の半導体チップに対応して検査手段を順次移動させることで、複数の半導体チップの特性検査を順次実施しながら個別に行うことができ、他の全ての半導体チップについては電圧印加試験を継続することができる。
【００１１】
この結果、１個の半導体チップの特性検査を実施するための本数のプローブを備えた検査装置を用いることで、ウエハ全体に形成された複数の半導体チップの電圧印加試験を行いながら、個別の半導体チップの特性検査を実施することができる。また、特性検査を高温雰囲気中で実施することで、電圧印加試験を加速させるウエハバーンイン試験を実施することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態を示す半導体チップとその周辺の模式的な平面図
【図２】ウエハ全体の模式的な平面図
【図３】検査時の各部の電圧を示すタイムチャート
【図４】第２実施形態を示す半導体チップとその周辺の模式的な平面図
【図５】第３実施形態を示す半導体チップとその周辺の模式的な平面図
【図６】第４実施形態を示す半導体チップとその周辺の模式的な平面図
【図７】キャパシタを構成する部分の構成を示し、（ａ）第１の例の平面図、（ｂ）第１の例の模式的断面図、（ｃ）第２の例の平面図、（ｄ）第２の例の模式的断面図
【図８】検査時の各部の電圧を示すタイムチャート
【図９】第５実施形態を示す半導体チップとその周辺の模式的な平面図
【図１０】キャパシタを構成する部分の構成を示す（ａ）平面図、（ｂ）模式的断面図
【図１１】第６実施形態を示す半導体チップとその周辺の模式的な平面図
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図３を参照して説明する。ウエハ全体の平面図を示す図２において、シリコン基板などを用いたウエハ１は、例えば円板状をなすもので、一般的にはこの状態で半導体チップの製造工程において取り扱われる。ウエハ１は、各種の半導体製造工程を経て半導体素子や配線パターンなどを作りこまれた複数の半導体チップ２が多数形成されている。
【００１４】
半導体チップ２は、後工程で個別に切り離すことで独立した半導体装置として形成され、樹脂パッケージなどに封入されるものである。図２では、複数の半導体チップ２が、隣接するもの同士が広い隙間を設けて配置された状態に示しているが、実際には、狭い隙間のスクライブ領域を隔てて隣接し、マトリクス状に配置されている。
【００１５】
ウエハ１の半導体チップ２が配置されている周囲のスクライブ領域には、ウエハ状態で各半導体チップ２の特性検査や、電圧印加試験を行うための半導体検査回路３が設けられている。半導体検査回路３には、複数の半導体チップ２の全ての側部に沿うように配置されたウエハバーンイン用の第１電源線としての電源ライン４と、第２電源線としてのグランドライン５が設けられている。また、各半導体チップ２には、その外周部のスクライブ領域に後述する電圧印加試験であるウエハバーンイン試験を行う際に用いる検査用のパッドおよびスイッチなどが配置され検査回路が構成されている。
【００１６】
図１は、半導体チップ２毎に設けられる検査回路の構成を示している。図１中、半導体チップ２を挟んだ上下のスクライブ領域に電源ライン４およびグランドライン５が配置されている。電源ライン４には、各半導体チップ２に対応する位置毎に第１電源パッドとしての電源パッド６が形成されている。グランドライン５には、各半導体チップ２に対応する位置毎に第２電源パッドとしてのグランドパッド７が形成されている。
【００１７】
各半導体チップ２には、検査用のプローブを接触するための検査パッド２ａ、２ｂ、２ｃなど複数の検査パッドが配置形成されている。検査パッド２ａ、２ｂは、第１および第２給電端子であり、検査電源であるバーンイン電圧Ｖｂｉあるいは検査信号などを供給するためのパッドとして設けられている。電源ライン４と半導体チップ２の検査パッド２ａとの間には、第１スイッチとしての第１アナログスイッチ８が配線パターンにより接続されている。グランドライン５と半導体チップ２の検査パッド２ｂとの間には、第２スイッチとしての第２アナログスイッチ９が配線パターンにより接続されている。
【００１８】
第１および第２アナログスイッチ８、９の第１ゲートである正のゲート端子は、共に第１スイッチパッド１０および第１抵抗１１を直列に介して電源ライン４に配線パターンにより接続されている。また、第１および第２アナログスイッチ８、９の第２ゲートである負のゲート端子は、共に第２スイッチパッド１２および第２抵抗１３を直列に介してグランドライン５に配線パターンにより接続されている。
【００１９】
第１アナログスイッチ８および第２アナログスイッチ９は、いずれも正のゲート端子は電源ライン４に接続され、負のゲート端子はグランドライン５に接続されている。したがって、第１および第２アナログスイッチ８、９は、電源ライン４に正の電圧が印加され、グランドライン５がグランドに設定された状態では、共に常時オン状態となる。これにより、第１スイッチパッド１０、第２スイッチパッド１２にオフ動作用の電圧が与えられていない状態では、半導体チップ２の検査パッド２ａには電源ライン４の電圧が印加され、検査パッド２ｂにはグランドライン５の電圧が印加される。
【００２０】
また、上記した電源パッド６、グランドパッド７、第１スイッチパッド１０、第２スイッチパッド１２、検査パッド２ａ、検査パッド２ｂ、検査パッド２ｃは、互いの位置関係が半導体チップ２に対して同じとなるように配置されている。したがって、半導体チップ２毎に繰り返して設けられたものとなるように配置されている。
【００２１】
各半導体チップ２を検査する際には、例えば７本のウエハ検査用のプローブＡ〜Ｇを対応するパッドに電気的に接触させる。この場合、プローブＡは第１スイッチパッド１０、プローブＢは第２スイッチパッド１２、プローブＣは電源パッド６、プローブＤはグランドパッド７に接触させ、プローブＥは半導体チップ２の検査パッド２ａ、プローブＦは半導体チップ２の検査パッド２ｂ、プローブＧは半導体チップ２の検査パッド２ｃに電気的に接触させる。
【００２２】
プローブＣ、Ｄは電源ライン４、グランドライン５の間にバーンイン電圧を印加するためのものである。プローブＡ、Ｂは、対象となる半導体チップ２へのバーンイン電圧をカットするためのオフ電圧を印加するためのものである。プローブＥ〜Ｇは、対象となる半導体チップ２の検査を実施するためのものである。
【００２３】
なお、上記構成のウエハ１に形成された複数の半導体チップ２は、ウエハ状態での作りこみが終了すると、後述するウエハバーンイン試験や特性検査の工程を経た後、半導体製造工程においてスクライブ領域でスクライブすることで分離される。したがって、検査回路３としてスクライブ領域に形成された素子や配線パターンなどは切断あるいは消失することでそれらの機能も無効化される。
【００２４】
次に、上記構成のウエハ１に対して上記したプローブＡ〜Ｇを接触させて電圧印加試験としてのウエハバーンイン試験および特性検査を実施する場合について、図３も参照して説明する。
【００２５】
検査装置は、ウエハバーンイン試験を実施可能な構成とされ、ウエハ１をウエハステージに装着すると、ウエハステージは所定温度に加熱された状態に制御される。あるいはウエハステージの雰囲気が高温雰囲気に設定される。この状態で、ウエハ１内の対象とする半導体チップ２に対して検査を実施しながら、残りの複数の半導体チップ２に対してバーンイン電圧を印加してウエハバーンイン試験を実施する。
【００２６】
まず、時刻ｔ１でプローブＡ〜Ｇを下降させて（ＵＰ→ＤＯＷＮ）、上記したように各プローブＡ〜Ｇをそれぞれ第１スイッチパッド１０、第２スイッチパッド１２、電源パッド６、グランドパッド７、検査パッド２ａ、検査パッド２ｂ、検査パッド２ｃに接触させる。これにより、プローブＣ、Ｄにより与えられるバーンイン電圧Ｖｂｉが電源ライン４とグランドライン５との間に印加され、第１期間（ｔ１〜ｔ６）が開始する。
【００２７】
また、電源ライン４およびグランドライン５は複数の半導体チップ２に共通に接続するように設けられている。このとき、プローブＡ、Ｂが接触されていない各半導体チップ２においては、正負のゲート端子に与えられる電圧によりアナログスイッチ８、９がオン状態に保持されるので、アナログスイッチ８、９を介して半導体チップ２の検査パッド２ａ、２ｂ間にバーンイン電圧Ｖｂｉが印加される。
【００２８】
一方、プローブＡ〜Ｇを接触させた対象となる半導体チップ２は、時刻ｔ１で全プローブを接触させた時点では、プローブＡはバーンイン電圧Ｖｂｉ、プローブＢはグランド電圧を印加している。この後、時刻ｔ２でプローブＡはグランド電位に設定され、プローブＢはバーンイン電圧Ｖｂｉに設定される。これにより、アナログスイッチ８、９は共にオフし、プローブＥ、Ｇを接触させている検査パッド２ａ、２ｂは、電圧の印加がなくなった状態になり第２期間（ｔ２〜ｔ５）が開始する。
【００２９】
この状態では、プローブＡ〜Ｇを接触させた半導体チップ２だけが検査パッド２ａ、２ｂ間にバーンイン電圧Ｖｂｉが与えられない状態つまり、独立して特性検査が可能な状態となり、他の残りの半導体チップ２は検査パッド２ａ、２ｂ間にバーンイン電圧Ｖｂｉが与えられた状態となり、ウエハバーンイン試験が実施された状態となる。
【００３０】
時刻ｔ３になると、第３期間（ｔ３〜ｔ４）となり、プローブＥ〜Ｇにより半導体チップ２の特性検査が実施される。各プローブＥ〜Ｇから検査用の信号を半導体チップ２の検査パッド２ａ〜２ｃに適宜与えると共に、そのとき検査パッド２ａ〜２ｃなどに現れる応答信号をプローブＥ〜Ｇなどにより検出して特性の検査を行う。なお、ここでは３本のプローブＥ〜Ｇによる特性検査を行う場合を示しているが、半導体チップ２の検査パッドの個数に応じて、２本あるいは４本以上のプローブを接触させて特性検査を行うこともできる。
【００３１】
時刻ｔ４で特性検査が終了すると（第３期間終了）、この後、時刻ｔ５でプローブＡの電圧をグランドレベルからバーンイン電圧Ｖｂｉに切り替え設定し、プローブＢの電圧をバーンイン電圧Ｖｂｉからグランドレベルに切り替え設定する。これにより、アナログスイッチ８、９は、オフ期間が終了して導通状態に戻る（第２期間終了）。続いて、時刻ｔ６でプローブＡ〜Ｇを上昇させて各パッドとの接触状態を解除する（ＤＯＷＮ→ＵＰ）。これにより、電源ライン５およびグランドライン６の間へのバーンイン電圧Ｖｂｉが無くなり、ウエハ１のすべての半導体チップ２はバーンイン電圧Ｖｂｉが解除された状態となる（第１期間終了）。
【００３２】
続いて、プローブＡ〜Ｇを上昇させた状態で、隣接する半導体チップ２の各パッドの対応する位置に移動させる。あるいは、ウエハステージを移動させる。移動が完了すると（時刻ｔ７）、再び上記した第１期間からの動作を繰り返し実施する。
【００３３】
以下、同様にしてウエハ１上の全ての半導体チップ２もしくは検査対象となる半導体チップ２について上記した特性検査が終了するまで、上記の動作を繰り返し実施する。これにより、プローブＡ〜Ｇを接触させて特性検査を行う半導体チップ２を除いた他の半導体チップ２は、プローブＡ〜Ｇを下降させている期間中、バーンイン電圧Ｖｂｉが印加された状態となり、断続的ではあるが、ウエハバーンイン試験を実施しながら半導体チップ２の特性検査を実施することができる。
【００３４】
このように上記実施形態では、ウエハ１に検査回路３を設け、電源ライン４およびグランドライン５に、それぞれの半導体チップ２に対応して電源パッド６、グランドパッド７を設けると共に、第１アナログスイッチ８、第２アナログスイッチ９を設けて、対象とする半導体チップ２だけバーンイン電圧Ｖｂｉが印加されない構成とした。また、この状態でプローブＥ〜Ｇにより半導体チップ２の特性検査を実施するようにした。この結果、１個の半導体チップ２について特性検査を実施するための少ない本数のプローブを用いる構成としながら、他の全ての半導体チップ２を同時にウエハバーンイン試験を実施することができる。
【００３５】
なお、上記実施形態では、ウエハ１を高温雰囲気に設定することで電圧を印加してウエハバーンイン試験を実施するようにしたが、通常の温度状態において電圧を印加する電圧印加試験として利用することもできる。
【００３６】
（第２実施形態）
図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で示した半導体チップ２に代えて、ウエハ１に複数の半導体チップ２０を設ける構成としている。検査回路３の構成要素としては同等である。半導体チップ２０は、第１アナログスイッチ８、第２アナログスイッチ９および第１スイッチパッド１０、第２スイッチパッド１２も一体に備えた構成である。
したがって、このような構成によっても、第１実施形態と同様の作用効果を得ることができる。
【００３７】
（第３実施形態）
図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で示した半導体チップ２に代えて、ウエハ１に複数の半導体チップ２１を設ける構成としている。検査回路３の構成要素としては同等である。半導体チップ２１は、第１アナログスイッチ８、第２アナログスイッチ９および第１スイッチパッド１０、第２スイッチパッド１２に加えて第１抵抗１１、第２抵抗１３も一体に備えた構成である。
したがって、このような構成によっても、第１実施形態と同様の作用効果を得ることができる。
【００３８】
（第４実施形態）
図６〜図８は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、電源ライン４とグランドライン５とを近接して並べる構成としている。このため、半導体チップ２を挟んで上下に分けて配置していた電源ライン４およびグランドライン５を、例えば、図６に示すように、半導体チップ２の上側に並べて配置している。電源ライン４とグランドライン５を近接させることで、配線間に分布する容量が大きくなることを利用している。この実施形態では、配線間に分布する容量を、各半導体チップ２に対応して電源ライン４とグランドライン５との間に等価的に形成された配線間容量Ｃｘとして示している。
【００３９】
上記のように電源ライン４およびグランドライン５を配置することで、プローブＣおよびＤにより電源パッド６およびグランドパッド７の間にバーンイン電圧Ｖｂｉが印加されると、バーンイン電圧Ｖｂｉが印加されている期間中に配線間容量Ｃｘに電荷が充電された状態となる。この結果、第１期間が終了してプローブＣ、Ｄが電源パッド６、グランドパッド７から離れたときに、配線間容量Ｃｘの電荷により電源ライン４の電位が保持され、電荷の放電に伴って徐々に低下することになる。
【００４０】
図７は、上記のような電気的構成について、具体的なウエハ１の構成を示している。この図７では２つの例を示している。第１の例を図７（ａ）、（ｂ）に示し、第２の例を図７（ｃ）、（ｄ）に示す。図７（ａ）、（ｃ）は、ウエハ１のスクライブ領域において電源ライン４およびグランドライン５が配置された部分の上面図を模式的に示している。また、図７（ｂ）、（ｄ）は、図７（ａ）、（ｃ）のそれぞれにおいて、破線Ｘ−Ｘで示す部分の縦断面を模式的に示している。
【００４１】
これら図７（ａ）〜（ｄ）において、ウエハ１は、シリコン基板などの半導体基板３１に絶縁膜３２を介して半導体層３３が設けられた構成のもので、いわゆるＳＯＩ（silicon on insulator）とよばれる絶縁基板である。半導体層３３の上面には例えば３層の層間絶縁膜３４〜３６などが積層されている。これらは、絶縁膜として機能させるものや、層間配線を形成するためのものである。
【００４２】
例えば、図７（ａ）、（ｂ）に示す第１の例では、層間絶縁膜３６に導体をパターニングすることで電源ライン４およびグランドライン５が近接して配置されている。これにより、両者の間に配線間容量Ｃｘが形成される。また、図７（ｃ）、（ｄ）に示す第２の例では、層間絶縁膜３５に導体をパターニングしたグランドライン５が形成され、その上部に層間絶縁膜３６内の同じ位置に導体をパターニングした電源ライン４が形成されている。これにより、両者の間に配線間容量Ｃｘが形成される。
【００４３】
次に、上記構成の作用について図８を参照して説明する。初回の特性検査を実施するまでは第１実施形態と同様である。そして、特性検査の第１期間では、電源ライン４とグランドライン５との間の配線間容量Ｃｘは充電により電荷が蓄積されている。この結果、第１期間が終了した時刻ｔ６からプローブを別の半導体チップ２に移動させる間（ｔ６からｔ７の期間）は、配線間容量Ｃｘの電圧が電荷の放電により低下していくことで、電源ライン４の電圧はすぐにグランドレベルに低下するのではなく、徐々に低下していく（図８（ｆ）参照）。
【００４４】
そして、時刻ｔ７になると、再びプローブＡ〜Ｇが下降することで、電源パッド６およびグランドパッド７にバーンイン電圧Ｖｂｉが印加されるので、電源ライン４の電圧は少し低下した状態からバーンイン電圧Ｖｂｉに復帰する。この結果、プローブＡ〜Ｇが接触された対象の半導体チップ２を除いた他の半導体チップ２は、検査パッド２ａ、２ｂ間に継続的にバーンイン電圧Ｖｂｉあるいはその近傍の電圧が印加された状態を保持することができる。
【００４５】
このような第４実施形態によれば、第１実施形態の作用効果に加えて、ウエハバーンイン試験の対象となる複数の半導体チップ２に対して電圧の低下を少なくして継続的にバーンイン電圧Ｖｂｉを印加しながら対象とする半導体チップ２の特性検査を実施することができる。
【００４６】
（第５実施形態）
図９および図１０は第５実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。この実施形態では、電源ライン４の電圧を保持させるための構成として、ウエハ１の構造的な容量を用いている。
【００４７】
図１０に示すように、層間絶縁膜３６に導体をパターニングすることで電源ライン４およびグランドライン５は離間した状態で配置されている。図１０（ｂ）に示すように、半導体チップ２が形成されていないスクライブ領域において、電源ライン４は、例えば各半導体チップ２に近接した位置で半導体層３３に接続するように、層間絶縁膜３５、３４を貫通するプラグ４ａが設けられている。
【００４８】
これにより、スクライブ領域の半導体層３３は電源ライン４と同じ電圧になるので、絶縁膜３２を挟んでグランド（ＳＵＢ）に接続される半導体基板３１との間で容量素子としての基板容量Ｃｙが形成される。図９に示すように、半導体基板３１との間に形成される基板容量Ｃｙは、等価的に基板ラインＳＵＢとの間に接続されたものとして示すことができる。
したがって、このような第５実施形態によっても、第４実施形態と同様の作用効果を得ることができる。
【００４９】
（第６実施形態）
図１１は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態においては、第１実施形態で設けていた第２アナログスイッチ９を省く構成としたところである。すなわち、図１１に示しているように、各半導体チップ２の検査パッド２ｂにはグランドライン５から直接配線により接続される構成である。したがって、この実施形態では、全ての半導体チップ２は、検査パッド２ｂがグランドラインに接続され、グランド電位に保持された状態となる。
【００５０】
上記構成においては、プローブを接触させた半導体チップ２については、バーンイン電圧Ｖｂｉが印加されない状態としてプローブＥ〜Ｇにより特性検査の実施をすることができる。これにより、検査回路の構成を少なくして占有面積を少なくすることができる。この場合、検査パッド２ｂの電位はグランドに固定されるので、特性検査として制約を受ける点がある。例えば、検査パッド２ｂをフローティングにすることや、他の電位に設定することはできないという制約である。換言すれば、そのような検査項目を含まない特性検査を実施する場合には、占有面積の省スペース化を図れる。
【００５１】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００５２】
第１、第２スイッチとして第１、第２アナログスイッチ８、９を用いる構成としたが、常時オン状態が保持でき、スイッチパッドにオフ信号を与えることでオフ状態に切り換えることができるものであれば良い。例えば、ディプレッション型のＭＯＳＦＥＴなどを用いることで常時オン状態で、ゲートにオフ信号を与えることでオフさせることができる。
【００５３】
第１電源線、第２電源線を電源ライン４、グランドライン５とした場合で示したが、両者の間で検査電圧を印加する構成であれば、第１電源線および第２電源線の電位は正負あるいはゼロを問わない。
【００５４】
各半導体チップ２には、３個の検査パッド２ａ〜２ｃを設けて特性検査をするようにしたが、２個あるいは４個以上検査パッドを設ける構成の半導体チップを用いることもできる。この場合には、検査パッドの個数に合わせて対応するプローブを設けることで対応することができる。
【００５５】
第４〜第６実施形態では、第１実施形態の半導体チップ２を用いる例で示したが、第２実施形態で示した半導体チップ２０、あるいは第３実施形態で示した半導体チップ２１を用いることもできる。
【００５６】
第４実施形態、第５実施形態のように配線間容量Ｃｘ、基板容量Ｃｙ以外にも、配線パターンもしくはウエハ１の構造を利用して電源ライン４とグランドライン５との間に容量を持たせる構成ができれば同様の効果を得ることができる。
【符号の説明】
【００５７】
図面中、１はウエハ、２、２０、２１は半導体チップ、２ａは検査パッド（第１給電端子）、２ｂは検査パッド（第２給電端子）、２ｃは検査パッド、３は検査回路、４は電源ライン（第１電源線）、５はグランドライン（第２電源線）、６は電源パッド（第１電源パッド）、７はグランドパッド（第２電源パッド）、８は第１アナログスイッチ（第１スイッチ）、９は第２アナログスイッチ（第２スイッチ）、１０は第１スイッチパッド、１１は第１抵抗、１２は第２スイッチパッド、１３は第２抵抗、Ａ〜Ｇはプローブ、Ｃｘは配線間容量（容量素子）、Ｃｙは基板容量（容量素子）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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