(57)【要約】【課題】一つの実施形態は、出力電圧が供給される負荷の状態に応じた制御性に優れる電源回路とその制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、電源回路は共通のインダクタに時分割で接続される複数の出力端子に夫々接続されるコンデンサを前記インダクタを流れるインダクタ電流で充電して前記複数の出力端子から個々の出力電圧を得る。前記電源回路は、前記個々の出力電圧、または、前記インダクタを流れるインダクタ電流に応じて前記インダクタと前記複数の出力端子の接続順序、あるいは、前記インダクタと前記複数の出力端子の接続時間の割合を制御するスロット割当制御回路を備える。【選択図】図１
2017022965.tif 000002
【特許請求の範囲】
【請求項１】
共通のインダクタに時分割で接続される複数の出力端子に夫々接続されるコンデンサを前記インダクタを流れるインダクタ電流で充電して前記複数の出力端子から個々の出力電圧を得る電源回路において、前記電源回路は、
前記個々の出力電圧、または、前記インダクタを流れるインダクタ電流に応じて前記インダクタと前記複数の出力端子の接続順序、あるいは、前記インダクタと前記複数の出力端子の接続時間の割合を制御するスロット割当制御回路を備えることを特徴とする電源回路。
【請求項２】
前記複数の出力端子の前記個々の出力電圧を所定の参照電圧と比較する複数の比較回路を有することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記個々の出力電圧をデジタル値に変換して前記スロット割当制御回路に供給するＡＤコンバータを有することを特徴とする請求項１に記載の電源回路。
【請求項４】
前記インダクタを流れる電流を検知して前記スロット割当制御回路に出力信号を供給する検知回路を有することを特徴とする請求項１から３のいずれか一項に記載の電源回路。
【請求項５】
入力電圧が印加される入力端子と、前記入力端子と前記インダクタの一端の間に接続されるスイッチングトランジスタを備え、前記スイッチングトランジスタと前記インダクタが接続される接続ノードの電圧を検知して前記スロット割当制御回路に出力信号を供給する検知回路を有することを特徴とする請求項１から３のいずれか一項に記載の電源回路。
【請求項６】
前記検知回路には、前記接続ノードの電圧と所定の基準電圧が供給されることを特徴とする請求項５に記載の電源回路。
【請求項７】
入力電圧が印加される入力端子と、
出力ノードと、
前記入力端子と前記出力ノードとの間に接続されたスイッチングトランジスタと、
スロット割当信号に応答して前記インダクタと前記複数の出力端子のいずれかとを選択的に接続するスイッチ回路と、  
前記スイッチングトランジスタのオン時間を調整するオン時間調整回路と、
を備え、
前記スロット割当制御回路は、所定のタイミングにおける前記個々の出力電圧、または、前記インダクタを流れるインダクタ電流に応じて前記スロット割当信号の時間幅を制御することにより前記接続時間の割合を制御し、
前記オン時間調整回路は前記スロット割当信号の時間幅の制御に合わせて前記スイッチングトランジスタのオン時間の時間幅を調整することを特徴とする請求項１に記載の電源回路。
【請求項８】
共通のインダクタに時分割で接続される複数の出力端子に夫々接続されるコンデンサを前記インダクタを流れるインダクタ電流で充電して前記複数の出力端子から個々の出力電圧を得る電源回路の制御方法において、前記電源回路の制御方法は、
前記個々の出力電圧を検知し、その検知した結果に応じて前記インダクタと前記複数の出力端子の接続順序、あるいは、前記インダクタと前記複数の出力端子との接続時間の割合を制御することを特徴とする電源回路の制御方法。
【請求項９】
前記個々の出力電圧の低下状態を検知し、前記個々の出力電圧の低下の程度に応じて前記インダクタと前記複数の出力端子の接続順序、あるいは、前記インダクタと前記複数の出力端子の接続時間の割合を制御することを特徴とする請求項８に記載の電源回路の制御方法。
【請求項１０】
前記個々の出力電圧の検知は、所定のクロック信号に応答して離散的に行われることを特徴とする請求項８または９に記載の電源回路の制御方法。
【請求項１１】
前記インダクタを介して供給されるインダクタ電流による前記コンデンサの充電が終了した後のタイミングで前記個々の出力電圧を検知することを特徴とする請求項８から１０のいずれか一項に記載の電源回路の制御方法。
【請求項１２】
前記電源回路は入力電圧が印加される入力端子と前記インダクタとの間に接続されるスイッチングトランジスタを備え、前記インダクタと前記複数の出力端子との接続時間の割合を制御すると共に、前記スイッチングトランジスタのオンの期間を調整することを特徴とする請求項８から１１のいずれか一項に記載の電源回路の制御方法。
【請求項１３】
共通のインダクタに時分割で接続される複数の出力端子に夫々接続されるコンデンサを前記インダクタを流れるインダクタ電流で充電して前記複数の出力端子から個々の出力電圧を得る電源回路の制御方法において、前記電源回路の制御方法は、
前記複数の出力端子と前記インダクタの接続を切り替える時の前記インダクタ電流の状態を検知して、その検知結果に応じて前記インダクタと前記複数の出力端子との接続時間の割合を制御することを特徴とする電源回路の制御方法。
【請求項１４】
前記複数の出力端子と前記インダクタの接続を切り替える前の所定のタイミングにおける前記インダクタ電流の状態に応じて前記インダクタと前記複数の出力端子との接続時間の割合を制御することを特徴とする請求項１３に記載の電源回路の制御方法。
【請求項１５】
前記電源回路は入力電圧が印加される入力端子と、前記入力端子と前記インダクタの一端の間に接続されるスイッチングトランジスタを備え、前記スイッチングトランジスタと前記インダクタが接続される接続ノードの電圧を検知することにより前記インダクタ電流の状態を検知することを特徴とする請求項１３または１４に記載の電源回路の制御方法。
【請求項１６】
前記インダクタ電流の波形幅を所定の閾値と比較し、その比較結果に応じて前記インダクタと前記複数の出力端子の接続時間の割合を制御することを特徴とする請求項１３に記載の電源回路の制御方法。
【請求項１７】
前記電源回路は入力電圧が印加される入力端子と前記インダクタとの間に接続されるスイッチングトランジスタを備え、前記インダクタと前記複数の出力端子の接続時間の割合を制御すると共に、前記スイッチングトランジスタのオンの期間を調整することを特徴とする請求項１３から１６のいずれか一項に記載の電源回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、電源回路とその制御方法に関する。
【背景技術】
【０００２】
従来、一つのインダクタを介して複数の出力を得ることが出来る単一インダクタ多出力（Ｓｉｎｇｌｅ  Ｉｎｄｕｃｔｏｒ  Ｍｕｌｔｉｐｌｅ  Ｏｕｔｐｕｔ：ＳＩＭＯ）型電源回路の技術が開示されている。ＳＩＭＯ型電源回路においては、複数の負荷に独立した出力電圧が供給される。出力電圧が供給される負荷の状態に応じた制御性に優れる電源回路とその制御方法が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−９３８６３号公報
【特許文献２】米国特許第５６１７０１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、出力電圧が供給される負荷の状態に応じた制御性に優れる電源回路とその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、電源回路は共通のインダクタに時分割で接続される複数の出力端子に夫々接続されるコンデンサを前記インダクタを流れるインダクタ電流で充電して前記複数の出力端子から個々の出力電圧を得る。前記電源回路は、前記個々の出力電圧、または、前記インダクタを流れるインダクタ電流に応じて前記インダクタと前記複数の出力端子の接続順序、あるいは、前記インダクタと前記複数の出力端子の接続時間の割合を制御するスロット割当制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の電源回路の構成を示す図である。
【図２】図２は、第２の実施形態の電源回路の制御方法を示す図である。
【図３】図３は、電源回路の動作を説明する為の図である。
【図４】図４は、第３の実施形態の電源回路の構成を示す図である。
【図５】図５は、第４の実施形態の電源回路の制御方法を示す図である。
【図６】図６は、第５の実施形態の電源回路の制御方法を示す図である。
【図７】図７は、スロット割当制御回路の一つの実施形態を示す図である。
【図８】図８は、第７の実施形態の電源回路の制御方法を示す図である。
【図９】図９は、第８の実施形態の電源回路の制御方法を示す図である。
【図１０】図１０は、第９の実施形態の電源回路の構成を示す図である。
【図１１】図１１は、第１０の実施形態の電源回路の制御方法を示す図である。
【図１２】図１２は、第１１の実施形態の電源回路の構成を示す図である。
【図１３】図１３は、第１２の実施形態の電源回路の構成を示す図である。
【図１４】図１４は、第１３の実施形態の電源回路の制御方法を示す図である。
【図１５】図１５は、第１４の実施形態の電源回路の構成を示す図である。
【図１６】図１６は、第１５の実施形態の電源回路の制御方法を示す図である。
【図１７】図１７は、第１６の実施形態の電源回路の制御方法を示す図である。
【図１８】図１８は、第１７の実施形態の電源回路の制御方法を示す図である。
【図１９】図１９は、第１８の実施形態の電源回路の制御方法を示す図である。
【図２０】図２０は、第１９の実施形態の電源回路の制御方法を示す図である。
【図２１】図２１は、第２０の実施形態の電源回路の制御方法を示す図である。
【図２２】図２２は、第２１の実施形態の電源回路の制御方法を示す図である。
【図２３】図２３は、第２２の実施形態の電源回路の制御方法を示す図である。
【図２４】図２４は、第２３の実施形態の電源回路の構成を示す図である。
【図２５】図２５は、第２４の実施形態の電源回路の制御方法を示す図である。
【図２６】図２６は、第２５の実施形態の電源回路の制御方法を示す図である。
【図２７】図２７は、第２６の実施形態の電源回路の構成を示す図である。
【図２８】図２８は、第２７の実施形態の電源回路の制御方法を示す図である。
【図２９】図２９は、第２８の実施形態の電源回路の制御方法を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる電源回路とその制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、入力電圧Ｖｉｎが印加される入力端子１０を備える。ハイサイド側のＰＭＯＳスイッチングトランジスタ１２のソースは入力端子１０に接続され、ドレインは出力ノード１３に接続される。ローサイド側のＮＭＯＳスイッチングトランジスタ１４のドレインは出力ノード１３に接続され、ソースには接地電位が供給される。
【０００９】
出力ノード１３には、インダクタ１６の一端が接続される。インダクタ１６の他端１６０は、スイッチ（１７−１〜１７−ｎ）を介して複数の出力端子（２０−１〜２０−ｎ）に接続される。夫々の出力端子（２０−１〜２０−ｎ）は出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を負荷（図示せず）に供給する。コンデンサ（１８−１〜１８−ｎ）の一端が出力端子（２０−１〜２０−ｎ）に接続され、他端は接地される。オン状態のスイッチ（１７−１〜１７−ｎ）を介して対応するコンデンサ（１８−１〜１８−ｎ）がインダクタ電流Ｉｉｎｄによって充電される。コンデンサ（１８−１〜１８−ｎ）がインダクタ電流Ｉｉｎｄによって充電される１期間をスロットと呼ぶ。スロットの１期間は、例えば、別途供給されるクロック信号ＣＬＫの１周期に対応する。
【００１０】
出力ノード１３とインダクタ１６の間には電流センサ６０が接続される。電流センサ６０は、インダクタ１６を流れるインダクタ電流Ｉｉｎｄを検知し、その情報を制御回路４０にフィードバックする。電流センサ６０は、例えば、インダクタ１６に直列に接続された抵抗（図示せず）の両端に入力が接続されたコンパレータ（図示せず）を有する。インダクタ電流Ｉｉｎｄの流れる方向が変わるとコンパレータに入力される電圧の大小関係が変わる。電圧の大小関係が変わることで、コンパレータの出力が切り替わる為、コンパレータの出力の変化を検知することによりインダクタ電流Ｉｉｎｄの情報の検知を行うことが出来る。
【００１１】
出力端子（２０−１〜２０−ｎ）は、制御回路４０に接続される。出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の情報が制御回路４０にフィードバックされる。制御回路４０には、クロック信号ＣＬＫが供給される。
【００１２】
制御回路４０は、スロット割当制御回路４１を有する。スロット割当制御回路４１は、スロット割当信号（φ１〜φｎ）を生成し、インダクタ１６の他端１６０と出力端子（２０−１〜２０−ｎ）の間に接続されたスイッチ（１７−１〜１７−ｎ）に供給する。スイッチ（１７−１〜１７−ｎ）は、スロット割当信号（φ１〜φｎ）によってオン／オフが制御される。すなわち、スロット割当信号（φ１〜φｎ）が供給されオン状態の時に、夫々対応する出力端子（２０−１〜２０−ｎ）がインダクタ１６に時分割で接続される。
【００１３】
本実施形態の電源回路は、駆動制御回路３０を有する。駆動制御回路３０は、パルス生成回路３２を有する。パルス生成回路３２は、例えば、制御回路４０からの信号に応答して、パルス幅が一定のパルス信号を生成する。
【００１４】
パルス生成回路３２の出力は、駆動回路３４に供給される。駆動回路３４はバッファ（３６、３８）を有する。バッファ３６からの駆動信号はＰＭＯＳスイッチングトランジスタ１２のゲートに供給され、バッファ回路３８からの駆動信号がＮＭＯＳスイッチングトランジスタ１４のゲートに供給される。バッファ３６とバッファ３８からの駆動信号により、ＰＭＯＳスイッチングトランジスタ１２とＮＭＯＳスイッチングトランジスタ１４のオン／オフが制御される。例えば、ＰＭＯＳスイッチングトランジスタ１２とＮＭＯＳスイッチングトランジスタ１４が同時にオンして入力端子１０と接地電位間に貫通電流が生じる事態を回避する為、パルス生成回路３２において所定のデッドタイムが生成される。
【００１５】
本実施形態の電源回路は、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）のフィードバック信号、あるいは、インダクタ電流Ｉｉｎｄに応じてスイッチ（１７−１〜１７−ｎ）に供給するスロット割当信号（φ１〜φｎ）の割り当てを制御する。すなわち、一定の順番に従って各スイッチ（１７−１〜１７−ｎ）にスロット割当信号（φ１〜φｎ）を供給するのではなく、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の状態、あるいは、インダクタ電流Ｉｉｎｄの状態に応じてスロット割当信号（φ１〜φｎ）の割り当てを変更する。例えば、スロット割当ての順番、スロット割当ての回数を調整して各出力端子（Ｖｏｕｔ１〜Ｖｏｕｔｎ）がインダクタ１６に接続される時間配分を制御する。インダクタ１６に接続される時間配分を制御することにより、各出力端子（２０−１〜２０−ｎ）に接続された各コンデンサ（１８−１〜１８−ｎ）がインダクタ電流Ｉｉｎｄによって充電される電荷量が制御される為、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を制御することが出来る。インダクタ電流Ｉｉｎｄ、あるいは、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）は、負荷状態に応じて変動する。負荷状態に応じてスロット割当信号（φ１〜φｎ）の割当てを調整することにより、負荷変動に迅速に対応することが出来る。各出力端子（２０−１〜２０−ｎ）を介して負荷（図示せず）に至る経路を、以降、チャンネルとも呼ぶ。
【００１６】
（第２の実施形態）
図２は、第２の実施形態の電源回路の制御方法の一つの実施形態を示す図である。本実施形態の制御方法においては、各スイッチ（１７−１〜１７−ｎ）に所定の順番でスロット割当信号（φ１〜φｎ）を供給する第１の制御状態１００を有する。第１の制御状態１００においては、各スイッチ（１７−１〜１７−ｎ）に、スロット割当信号（φ１〜φｎ）が一定の順番で均等に供給される。
【００１７】
本実施形態の制御方法においては、各スイッチ（１７−１〜１７−ｎ）に所定の優先順位に従ってスロット割当信号（φ１〜φｎ）を供給する第２の制御状態２００を有する。第２の制御状態２００においては、各スイッチ（１７−１〜１７−ｎ）に供給されるスロット割当信号（φ１〜φｎ）の供給の順番、あるいは、供給される時間配分が調整される。例えば、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の内、低下が顕著なチャンネルに対して、他のチャンネルに優先してスロット割当信号（φ１〜φｎ）を供給する。これにより、例えば重負荷の状態になったチャンネルに対するスロット割当回数を増加させることで、そのチャンネルの出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を上昇させることが出来る。負荷変動に対して迅速に対応することが出来る。
【００１８】
負荷変動により優先的に特定のチャンネルに対するスロット割当回数を割り当てる必要が生じた場合には第１の制御状態１００から第２の制御状態２００に移行（１０１）させる。再び、定常状態になり、スロット割当信号（φ１〜φｎ）を一定の順番で均等に割当てる場合には、第２の制御状態２００から第１の制御状態１００に移行させる（２０１）。
【００１９】
本実施形態の電源回路の制御方法によれば、負荷状態によって優先的にスロットを割り当てる必要性が生じた場合に、そのチャンネルに優先的にスロットを割り当てることにより、負荷変動に迅速に対応させることが出来る。
【００２０】
図３は、既述した第１の実施形態の電源回路の動作を説明する為の図である。説明の便宜の為、３つのチャンネルを備える場合の構成について説明する。クロック信号ＣＬＫの立上りのタイミング（ｔ３１〜ｔ３３）に対応してスロット割当信号（φ１〜φ３）が生成される。スロット割当信号（φ１〜φ３）は、スロット割当制御回路４１において生成され、対応するスイッチ（１７−１〜１７−３）に供給される。
【００２１】
スロット割当信号（φ１〜φ３）が供給されたスイッチ（１７−１〜１７−３）が夫々オンとなる。例えば、スロット割当信号φ１によりスイッチ１７−１がオンすると、スロット割当信号φ１に対応する期間においてコンデンサ１８−１がインダクタ電流Ｉｉｎｄにより充電され、出力電圧Ｖｏｕｔ１が上昇する。同様にして、スロット割当信号φ２及びスロット割当信号φ３が供給される期間においてコンデンサ（１８−２、１８−３）が充電されることにより、出力電圧（Ｖｏｕｔ２、Ｖｏｕｔ３）が上昇する。
【００２２】
例えば、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔ３）がスロット割当信号（φ１〜φ３）が供給される一定の順番に従って上昇し、そして時間と共に低下する。この場合は、定常状態で動作していると判断される。
【００２３】
（第３の実施形態）
図４は、第３の実施形態の電源回路の構成を示す図である。既述した実施形態に対応する構成要素には同一符号を付している。本実施形態の電源回路は、各出力端子（２０−１〜２０−ｎ）に一端が接続され、夫々の出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）とを比較するフィードバックコンパレータ（２４−１〜２４−ｎ）を有する。参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）は、例えば、同じ電圧に設定される。各フィードバックコンパレータ（２４−１〜２４−ｎ）には、クロック信号ＣＬＫが印加され、離散時間動作を行う。すなわち、各フィードバックコンパレータ（２４−１〜２４−ｎ）は、クロック信号ＣＬＫがＨｉｇｈレベルの時だけ動作する。これにより、消費電力が抑制される。各フィードバックコンパレータ（２４−１〜２４−ｎ）は、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が、参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）より低い場合に、Ｈｉｇｈレベルの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を出力する。各フィードバックコンパレータ（２４−１〜２４−ｎ）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）は、制御回路４０に供給される。
【００２４】
制御回路４０のスロット割当制御回路４１は、各フィードバックコンパレータ（２４−１〜２４−ｎ）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を検知し、各スイッチ（１７−１〜１７−ｎ）に供給するスロット割当信号（φ１〜φｎ）の割り当て順を決定する。例えば、フィードバックコンパレータ（２４−１〜２４−ｎ）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）が検知された順番で、スロット割当信号（φ１〜φｎ）を生成し、対応するスイッチ（１７−１〜１７−ｎ）に供給する。既述の通り、各フィードバックコンパレータ（２４−１〜２４−ｎ）は、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が参照電圧より低い場合にＨｉｇｈレベルの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を出力する。最初にＨｉｇｈレベルの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を出力したフィードバックコンパレータが接続されている出力端子の出力電圧が最初に参照電圧よりも低下したことを示す。従って、そのフィードバックコンパレータが接続されているチャンネルにスロット割当信号を優先して割り当て、インダクタ電流Ｉｉｎｄを供給することによりそのチャンネルの出力電圧を上昇させることが出来る。すなわち、負荷状態に応じて迅速に出力電圧の制御を行うことが出来る。
【００２５】
（第４の実施形態）
図５は、第４の実施形態の電源回路の制御方法を示す図である。既述した第３の実施形態の電源回路に適用される制御方法である。本実施形態の電源回路の制御方法においては、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較するフィードバックコンパレータ（２４−１〜２４−ｎ）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を検知する（Ｓ４００）。フィードバックコンパレータの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）がスロット割当信号（φ１〜φｎ）を供給した順番で検知できたか否かを判断する（Ｓ４０１）。スロット割当信号（φ１〜φｎ）を供給した順番で出力電圧は上昇し、通常の定常状態の場合、時間と共に出力電圧は低下する。従って、フィードバックコンパレータの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）が検知された順番がスロット割当信号（φ１〜φｎ）の順番通りの場合には、その割り当ての順番を維持する（Ｓ４０２）。フィードバックコンパレータの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）が検知された順番がスロット割当信号（φ１〜φｎ）の順番通りでない場合には、その割り当ての順番を変更する（Ｓ４０３）。すなわち、フィードバックコンパレータがＨｉｇｈレベルの出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を先に出力したチャンネルに接続されているスイッチへ優先してスロット割当信号（φ１〜φｎ）を供給する。出力電圧の低下に対応させてそのチャンネルにインダクタ電流Ｉｉｎｄを優先して供給し、出力電圧を上昇させて負荷変動に迅速に対応させる為である。
【００２６】
本実施形態の電源回路の制御方法によれば、出力電圧の低下に応じてスロット割当信号（φ１〜φｎ）の割当てを変更し、負荷電圧の変動に迅速に対応させることが出来る。
【００２７】
（第５の実施形態）
図６は、第５の実施形態の電源回路の制御方法を示す図である。本実施形態の電源回路の制御方法においては、クロック信号ＣＬＫの１周期に対応してスロット割当信号（φ１、φ２）が生成される。スロット割当信号（φ１、φ２）が立上るタイミング（ｔ６１、ｔ６２）で、ハイサイド側のＰＭＯＳスイッチングトランジスタ１２がオンとなり、インダクタ電流Ｉｉｎｄが供給される。本実施形態においては、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）との比較は、イネーブル信号ＣＯＭＰ＿ｅｎに応答して行われる。すなわち、各フィードバックコンパレータ（２４−１〜２４−ｎ）には既述したクロック信号ＣＬＫに代えてイネーブル信号ＣＯＭＰ＿ｅｎが供給される。イネーブル信号ＣＯＭＰ＿ｅｎがＨｉｇｈレベルの期間Ｔ６０において、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）との比較が行われる。
【００２８】
イネーブル信号ＣＯＭＰ＿ｅｎがＨｉｇｈレベルの期間Ｔ６０は、インダクタ電流Ｉｉｎｄによる充電期間が終了した期間に相当する。インダクタ電流Ｉｉｎｄによりコンデンサが充電される期間においては、コンデンサが充電されることにより、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が上昇する可能性が有る。この為、充電期間が終了した時点における出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の状態を検知することにより、負荷（図示せず）に供給される出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下状態を検知することが出来る。負荷状態に応じた出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下をより適切に検知し、負荷状態に応じた出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の制御が可能となる。インダクタ電流Ｉｉｎｄによる充電期間が終了した期間は、例えば、既述した電流センサ６０により検知することが出来る。電流センサ６０の信号に応じてイネーブル信号ＣＯＭＰ＿ｅｎを生成し、制御回路４０から各フィードバックコンパレータ（２４−１〜２４−ｎ）に供給する構成とすることが出来る。
【００２９】
本実施形態の電源回路の制御方法によれば、インダクタ電流Ｉｉｎｄによる充電が終わった期間Ｔ６０において各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）と比較することにより、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）がさらに上昇する可能性のある期間での比較動作を避けることが出来る。これにより、負荷変動による出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下をより適切に検知することが出来る。また、フィードバックコンパレータ（２４−１〜２４−ｎ）による検知動作の期間をＴ６０の期間に制限することにより、消費電力を抑制することが出来る。
【００３０】
（第６の実施形態）
図７は、スロット割当制御回路４１の一つの実施形態を示す図である。本実施形態においては、出力電圧Ｖｏｕｔ１と参照電圧Ｖｒｅｆ１を比較するフィードバックコンパレータ４０１と出力電圧Ｖｏｕｔ２と参照電圧Ｖｒｅｆ２を比較するフィードバックコンパレータ４０２の出力信号に応答して、２つのチャンネルに対するスロット割当信号（φ１、φ２）の割り当てを制御する実施形態を示す。
【００３１】
フィードバックコンパレータ４０１の出力信号は、インバータ４０３を介してＮＡＮＤ回路４０５の一方の入力端に供給される。ＮＡＮＤ回路４０５の出力は、ラッチ回路４１０に供給される。ラッチ回路４１０は、クロス接続された２つのＮＡＮＤ回路（４１１、４１２）を有する。ラッチ回路４１０の出力は、インバータ４２０を介してインバータ４２２に供給されると共に、チャンネル２側のＮＡＮＤ回路４０６に供給される。インバータ４２２からスロット割当信号φ１が出力される。スロット割当信号φ１は、例えば、既述したスイッチ１７−１に供給される。
【００３２】
フィードバックコンパレータ４０２の出力信号は、インバータ４０４を介してＮＡＮＤ回路４０６の一方の入力端に供給される。ＮＡＮＤ回路４０６の出力は、ラッチ回路４１３に供給される。ラッチ回路４１３は、クロス接続された２つのＮＡＮＤ回路（４１４、４１５）を有する。ラッチ回路４１３の出力は、ＮＡＮＤ回路４２１の一方の入力端に供給されると共に、チャンネル１側のＮＡＮＤ回路４０５の他の入力端に供給される。ＮＡＮＤ回路４２１の他の入力端には、チャンネル１側のインバータ４２０の出力が供給される。ＮＡＮＤ回路４２１の出力は、インバータ４２３に供給される。インバータ４２３からスロット割当信号φ２が出力される。スロット割当信号φ２は、例えば、既述したスイッチ１７−２に供給される。
【００３３】
詳細な動作説明は省略するが、本実施形態のスロット割当制御回路４１においては、フィードバックコンパレータ４０１からＨｉｇｈレベルの出力信号が先に出力されると、インバータ４２２の出力、すなわち、スロット割当信号φ１がＨｉｇｈレベルとなる。一方、フィードバックコンパレータ４０２からＨｉｇｈレベルの出力信号が先に出力されるとインバータ４２３の出力であるスロット割当信号φ２がＨｉｇｈレベルとなる。すなわち、いずれのフィードバックコンパレータからの出力信号が先に供給されるかに応じてスロット割当信号（φ１、φ２）を割り当てることが出来る。
【００３４】
フィードバックコンパレータ（４０１、４０２）の出力信号は、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）が所定の参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）より低下した場合に出力される為、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）が早く低下したチャンネルに対してインダクタ電流Ｉｉｎｄを供給して、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を上昇させる制御を行うことが出来る。尚、フィードバックコンパレータ（４０１、４０２）が同時にＨｉｇｈレベルの信号を出力した場合には、ラッチ回路４１３の後段に設けられたＮＡＮＤ回路４２１の動作により、インバータ４２２の出力信号からのスロット割当信号φ１が優先してＨｉｇｈレベルになる。リセット信号Ｒｅｓｅｔにより、ラッチ状態はリセットされ、以降のスロット割当信号（φ１、φ２）の割り当て順序の決定に備えることが出来る。
【００３５】
便宜的に、２つのチャンネルの場合について説明したが、チャンネルが増えた場合には、同様の構成の段数を増やすことで構成することが出来る。例えば、ラッチ回路（４１０、４１３）の前段に設けられるＮＡＮＤ回路（４０５、４０６）に他のチャンネルの信号を供給し、ラッチ回路４１３の後段に設けられるＮＡＮＤ回路４２１に通常の動作時において優先させるチャンネルの信号を供給する構成を同様に繰り返す構成とすることが出来る。
【００３６】
（第７の実施形態）
図８は、第７の実施形態の電源回路の制御方法を示す図である。例えば、図４の実施形態の電源回路の制御方法に用いることが出来る。説明の便宜上、２つのチャンネルについて説明する。本実施形態においては、クロック信号ＣＬＫからスロット割当信号（φ１、φ２）が生成される。チャンネルを切り替えるタイミング、すなわち、クロック信号ＣＬＫの各立上のタイミング（ｔ６１〜ｔ６３）において、各フィードバックコンパレータ（２４−１〜２４−２）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１、ＦＢＣＭＰ＿ｏｕｔ２）の有無を検知する。例えば、スロット割当信号φ１がチャンネル１に供給されるタイミング（ｔ６１、ｔ６３）において、フィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１を検知する。検知のタイミングｔ６３において、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１より高い場合には、出力信号ＦＢＣＭＰ＿ｏｕｔ１はＬｏｗレベルである。すなわち、パルススキップが生じる。この場合には、チャンネル１の出力電圧Ｖｏｕｔ１は高い状態にある為、スロット割当の回数を減らす制御を行う。
【００３７】
本実施形態の電源回路の制御方法においては、チャンネル切替時の出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の状態をパルススキップの有無で検知し、パルススキップが有る場合にはそのチャンネルの出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）は高い状態にある為、スロットの割当て回数を減らす制御を行う。これにより、出力電圧が下がっていないチャンネルに過剰に与えられている充電の機会を減らすことで、その他のチャンネルの充電の機会を増やして供給能力に余裕を与え、また負荷変動で電圧の下がっているチャンネルへの供給能力を増やすことができる。
【００３８】
（第８の実施形態）
図９は、第８の実施形態の電源回路の制御方法のフローを示す図である。チャンネル切替のタイミングでフィードバックコンパレータ（２４−１〜２４−ｎ）の出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を検知する（Ｓ９００）。出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）よりも高いことを示すパルススキップの有無を検知する（Ｓ９０１）。パルススキップが有る場合には、そのチャンネルへのスロットの割当回数を減らす（Ｓ９０２）。パルススキップが無い場合には、このチャンネルへのスロットの割当回数を維持する（Ｓ９０３）。そのチャンネルにおいては参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）よりも低くなる状態が生じている為、インダクタ電流Ｉｉｎｄによる充電を維持し、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を上昇させる為で有る。
【００３９】
本実施形態の電源回路の制御方法においては、チャンネル切替時の出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の状態をパルススキップの有無で検知し、パルススキップが有る場合には出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が高い状態にある為、スロットの割り当て回数を減らす制御を行う。これにより、出力電圧が下がっていないチャンネルに過剰に与えられている充電の機会を減らすことで、その他のチャンネルの充電の機会を増やして供給能力に余裕を与え、また負荷変動で電圧の下がっているチャンネルへの供給能力を増やすことができる。負荷状態に応じて出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を迅速に制御することが出来る。尚、パルススキップが一定期間の間に所定回数発生した場合に、そのチャンネルへのスロット割当回数を減らす制御とすることも出来る。スロット割当回数を減らした直後にそのチャンネルの出力電圧が低下し、スロット割当回数を増やす必要が生じる事態を回避し、また、スロット割当回数の制御回数を減らすことで回路動作を安定化させることが出来る。
【００４０】
（第９の実施形態）
図１０は、第９の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の電源回路は、出力端子２０−１に接続されるフィードバックコンパレータ２４−１に加え、出力電圧Ｖｏｕｔ１を第２の参照電圧Ｖｒｅｆ１−２と比較する第２のコンパレータ２４−１１を有する。例えば、第２の参照電圧Ｖｒｅｆ１−２は、参照電圧Ｖｒｅｆ１よりも低い電圧である。他のチャンネルについても同様に夫々の出力電圧Ｖｏｕｔを第２の参照電圧と比較する比較回路を備えるが、省略している。
【００４１】
パルスが毎回出ているという状態は、適切な制御が行われている状態と、スロットの割り当て回数が不足していて出力電圧が低下する状態の二つがある。本実施形態の電源回路においては、スロット割当回数が不足していて出力電圧が低下する状態に対応するため、例えば、出力電圧Ｖｏｕｔ１が第２の参照電圧Ｖｒｅｆ１−２よりも低くなった場合には、チャンネル１へのスロットの割当を増やし、出力電圧Ｖｏｕｔ１を上昇させる制御を行うことが出来る。出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下の状態を反映させることで、負荷状態に対応できる制御が可能となる。尚、第２のコンパレータ２４−１１による第２の参照電圧Ｖｒｅｆ１−２との比較は、チャンネル１にスロット割当信号φ１が印加されるタイミングではない状態、すなわち、他のチャンネルへのスロット割当のタイミングで比較しても良いし、常時、監視する構成であっても良い。
【００４２】
（第１０の実施形態）
図１１は、第１０の実施形態の電源回路の制御方法のフローを示す図である。フィードバックコンパレータによる出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）の比較に加え、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を第２の参照電圧Ｖｒｅｆ１−２と比較する第２のコンパレータ２４−１１の出力を検知する（Ｓ１１００）。出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が第２の参照電圧Ｖｒｅｆ１−２よりも低下したことに反応してＨｉｇｈレベルの出力信号を出力した第２のコンパレータが接続されたチャンネルか否かを検知する（Ｓ１１０１）。第２のコンパレータ２４−１１が反応したチャンネルについてはスロットの割当回数を増やす（Ｓ１１０２）。出力電圧が低下したチャンネルに対するスロット割当回数を増やすことでインダクタ電流Ｉｉｎｄによる充電量を増やし、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を上昇させる。第２のコンパレータが反応しないチャンネルについては現状のスロットの割当回数を維持する（Ｓ１１０３）。
【００４３】
本実施形態の電源回路の制御方法においては、第２のコンパレータ２４−１１が反応したチャンネル、すなわち出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下が著しいチャンネルに対するスロットの割当回数を増やす制御を行うことで、負荷状態に応じて迅速に出力電圧を上昇させることが出来る。
【００４４】
（第１１の実施形態）
図１２は、第１１の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の電源回路は、各出力端子（２０−１〜２０−ｎ）に接続されるＡＤコンバータ（１９−１〜１９−ｎ）を有する。各ＡＤコンバータ（１９−１〜１９−ｎ）は、各出力端子（２０−１〜２０−ｎ）の出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）をデジタル値に変換して、制御回路４０に供給する。制御回路４０のスロット割当制御回路４１は、各ＡＤコンバータ（１９−１〜１９−ｎ）のデジタル値に応じてスロット割当信号（φ１〜φｎ）の割当を制御する。例えば、最も小さい値を示すＡＤコンバータが接続されたチャンネルへのスロットの割当を増やす制御を行う。電圧低下が大きいチャンネルに対するスロットの割当を増やし、そのチャンネルの出力電圧を上昇させる為である。
【００４５】
本実施形態の電源回路においては、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）をＡＤコンバータ（１９−１〜１９−ｎ）でデジタル値に変更し、そのデジタル化された値に応じて、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下が大きいチャンネルに対するスロットの割当を増やす制御を行う。これにより負荷状態に応じた出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の制御を迅速に行うことが出来る。尚、各ＡＤコンバータ（１９−１〜１９−ｎ）が所定のサンプリング信号（図示せず）に応答して、離散的に動作する構成とすることが出来る。ＡＤコンバータ（１９−１〜１９−ｎ）を離散動作させることにより消費電力を抑制することが出来る。また、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と夫々のチャンネルにおける目標値としての参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較し、その差分電圧をＡＤコンバータ（１９−１〜１９−ｎ）でデジタル値に変換して、夫々の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）に対して最も電圧低下が大きいチャンネルに対するスロット割当を増やす構成とすることも出来る。
【００４６】
（第１２の実施形態）
図１３は、第１２の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要件には同一の符号を付している。本実施形態の電源回路は、出力ノード１３の電圧ＶＬＸの情報を制御回路４０に供給する構成を有する。
【００４７】
電流不連続状態（ＤＣＭ：Ｄｉｓｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）（以降、ＤＣＭ状態という）と電流連続状態（ＣＣＭ：Ｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）（以降、ＣＣＭ状態という）に応じて出力ノード１３の電圧ＶＬＸは変化する。スロット割当の終了時、すなわちチャンネル切替のタイミングにおける出力ノード１３の電圧ＶＬＸを検知することにより、動作状態がＤＣＭ状態かＣＣＭ状態かを判断することが出来る。ＤＣＭ状態の時には、出力ノード１３の電圧ＶＬＸは接地電位よりも高い。また、ＣＣＭ状態の時には、出力ノード１３の電圧ＶＬＸは接地電位よりも低い。チャンネル切替時のタイミングにおいてＣＣＭ状態の場合には、そのチャンネルは重負荷の状態にある為、そのチャンネルへのスロットの割当回数を増やす制御を行う。
【００４８】
本実施形態の電源回路は、出力ノード１３の電圧ＶＬＸの情報を制御回路４０に供給する構成を有する。チャンネル切替時における出力ノード１３の電圧ＶＬＸを検知し、ＣＣＭ状態の時には、その切替前のチャンネルへのスロットの割当回数を増やす制御を行う。ＣＣＭ状態のチャンネルへのスロットの割当回数を増やすことにより安定動作に有利なＤＣＭ状態を保ちながら充電量を増やすことができる。
【００４９】
（第１３の実施形態）
図１４は、第１３の実施形態の電源回路の制御方法を示す図である。スロット割当信号（φ１、φ２）がクロック信号ＣＬＫから生成される。図１４（Ａ）は、チャンネル切替時の状態がＣＣＭ状態の場合を示す。チャンネル切替時のタイミングｔ１２１における動作がＣＣＭ状態の時、すなわち、インダクタ１６にインダクタ電流Ｉｉｎｄが残っている状態の場合、出力ノード１３の電圧ＶＬＸは、接地電位よりも低い負の電圧を有する。一方、ＤＣＭ状態の場合には、図１４（Ｂ）に示す様に、出力ノード１３の電圧ＶＬＸは正の電圧である。従って、チャンネル切替時における出力ノード１３の電圧ＶＬＸの情報を制御回路４０に供給し、ＣＣＭ状態のチャンネルに対するスロットの割当数を増やす制御を行うことにより、安定動作に有利なＤＣＭ状態を保ちながら充電量を増やすことができる。
【００５０】
（第１４の実施形態）
図１５は、第１４の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要件には同一の符号を付している。本実施形態の電源回路は、出力ノード１３の電圧ＶＬＸと接地電位を比較するコンパレータ５０を有する。コンパレータ５０の出力信号Ｚｃｐは、制御回路４０に供給される。
【００５１】
本実施形態の電源回路においては、チャンネル切替時の出力ノード１３の電圧ＶＬＸと接地電位との比較結果に応じてチャンネルへのスロット割当が制御される。すなわち、既述した通り、チャンネル切替時における動作がＣＣＭ状態の時には、出力ノード１３の電圧ＶＬＸは、接地電位よりも低い。この場合、例えば、コンパレータ５０の出力信号はＬｏｗレベルである。一方、チャンネル切替時の状態がＤＣＭ状態の場合には、出力ノード１３の電圧ＶＬＸは接地電位よりも高くなり、例えば、コンパレータ５０は、Ｈｉｇｈレベルの出力信号Ｚｃｐを出力する。従って、チャンネル切替時の動作状態がＣＣＭ状態であるかＤＣＭ状態であるかを、コンパレータ５０の出力信号Ｚｃｐを検知することで判断することが出来る。ＣＣＭ状態の場合には、そのチャンネルへのスロットの割当回数を増やし、安定動作に有利なＤＣＭ状態を保ちながら充電量を増やす。
【００５２】
本実施形態の電源回路は、出力ノード１３の電圧ＶＬＸと接地電位を比較し、その出力信号を制御回路４０に供給するコンパレータ５０を備える。コンパレータ５０の出力信号ＺｃｐによりＤＣＭ状態かＣＣＭ状態かを判断し、ＣＣＭ状態の場合にはそのチャンネルへのスロットの割当回数を増やすことで安定動作に有利なＤＣＭ状態を保ちながら充電量を増やすことが出来る。
【００５３】
（第１５の実施形態）
図１６は、第１５の実施形態の電源回路の制御方法を説明する図である。クロック信号ＣＬＫからスロット割当信号（φ１、φ２）が生成される。チャンネル切替時のタイミングｔ１４１のコンパレータ５０の出力信号Ｚｃｐを検知する。動作状態がＤＣＭ状態の場合には、図１６（Ａ）に示す様に、コンパレータ５０の出力信号ＺｃｐはＨｉｇｈレベルである。一方、動作状態がＣＣＭ状態の場合には、出力ノード１３の電圧ＶＬＸは接地電位よりも低く、図１６（Ｂ）に示す様に、コンパレータ５０の出力信号ＺｃｐはＬｏｗレベルである。このＣＣＭ状態を検知した場合には、そのチャンネルへのスロットの割当回数を増やす制御を行う。インダクタ電流Ｉｉｎｄによるコンデンサ（１８−１〜１８−ｎ）への充電量を増やし、ＤＣＭ状態を保つ為で有る。
【００５４】
（第１６の実施形態）
図１７は、第１６の実施形態の電源回路の制御方法のフローを示す図である。チャンネル切替時のタイミングでコンパレータ５０の出力信号Ｚｃｐを検知する（Ｓ１７０）。コンパレータ５０の出力信号ＺｃｐがＣＣＭ状態を示すか否かを検知する（Ｓ１７１）。コンパレータ５０の出力信号ＺｃｐがＣＣＭ状態を示す場合には、そのチャンネルへのスロットの割当回数を増やす（Ｓ１７２）。ＣＣＭ状態でない場合、すなわち、ＤＣＭ状態の場合には、そのチャンネルへのスロットの割当回数は現状を維持する（Ｓ１７３）。
【００５５】
本実施形態の電源回路の制御方法においては、チャンネル切替時における動作状態を検知し、ＣＣＭ状態の場合にはそのチャンネルへのスロットの割当回数を増やす制御を行う。ＣＣＭ状態の場合には、そのチャンネルへのスロットの割当回数を増やすことによりコンデンサ（１８−１〜１８−ｎ）の充電電荷量を増やし、ＤＣＭ状態を保つことが可能である。
【００５６】
（第１７の実施形態）
図１８は、第１７の実施形態の電源回路の制御方法を示す図である。本実施形態の電源回路の制御方法においては、コンパレータ５０の出力信号Ｚｃｐをクロック信号ＣＬＫよりも周波数の高い高速クロック信号高速ＣＬＫによって検知する。コンパレータ５０の出力信号Ｚｃｐは、高速クロック信号高速ＣＬＫの立上りのタイミングｔ１６２で検知され、例えば、そのデータがラッチ回路（図示せず）にラッチされる。ラッチ回路にラッチされた信号はチャンネル切替時のタイミングｔ１６１で検知される。チャンネル切替時のタイミングｔ１６１において、ラッチ回路がＨｉｇｈレベルの出力信号Ｚｃｐを検知しなかったと判断した場合には、ＣＣＭ状態と判断してそのチャンネルへのスロットの割当回数を増やす。
【００５７】
本実施形態の電源回路の制御方法においては、高速クロック信号高速ＣＬＫを用いて、チャンネルの切替のタイミングｔ１６１よりも早いタイミングｔ１６２でＣＣＭ状態かＤＣＭ状態かを検知する。すなわち、所定のマージンをもってＣＣＭ状態かＤＣＭ状態かを判断する。仮に、実際はチャンネルの切替時のタイミング１６１においてＤＣＭ状態であったとしても、高速クロック信号高速ＣＬＫによりＨｉｇｈレベルのコンパレータ５０の出力信号Ｚｃｐが検知出来なかった場合には、ＣＣＭ状態であると判断して、スロットの割当回数を増やす制御を行う。すなわち、所定のマージンをもってＣＣＭ状態の判断を行う。ＣＣＭ状態になることを回避する為である。
【００５８】
（第１８の実施形態）
図１９は、第１８の実施形態の電源回路の制御方法を示す図である。本実施形態の電源回路の制御方法においては、クロック信号ＣＬＫからスロット割当信号(φ１、φ２)が生成される。クロック信号ＣＬＫと周波数が等しく、位相が相違する第２のクロック信号ＣＬＫ２が用いられる。コンパレータ５０の出力信号Ｚｃｐは、第２のクロック信号ＣＬＫ２の立上りのタイミングｔ１７２で検知され、ラッチ回路（図示せず）にラッチされる。ラッチ回路にラッチされた信号がチャンネル切替時のタイミングｔ１７１で検知される。チャンネル切替時のタイミングｔ１７１において、ラッチ回路がＨｉｇｈレベルの出力信号Ｚｃｐを検知しなかったと判断した場合には、ＣＣＭ状態と判断してそのチャンネルへのスロットの割当回数を増やす。
【００５９】
本実施形態の電源回路の制御方法においては、位相の相違する第２のクロック信号ＣＬＫ２によって、チャンネル切替時のタイミングｔ１７１よりも早いタイミングｔ１７２でＣＣＭ状態かＤＣＭ状態かを検知する。すなわち、所定のマージンをもってＣＣＭ状態かＤＣＭ状態かを判断する。仮に、実際はチャンネルの切替時のタイミング１７１においてＤＣＭ状態であったとしても、第２のクロック信号ＣＬＫ２によりＨｉｇｈレベルのコンパレータ５０の出力信号Ｚｃｐが検知出来なかった場合には、ＣＣＭ状態であると判断して、スロットの割当回数を増やす制御を行う。すなわち、所定のマージンをもってＣＣＭ状態の判断を行う。ＣＣＭ状態になることを回避する為である。
【００６０】
（第１９の実施形態）
図２０は、第１９の実施形態の電源回路の制御方法を示す図である。本実施形態の電源回路の制御方法においては、コンパレータ５０の出力信号Ｚｃｐを遅延させた遅延出力信号Ｚｃｐ＿ｄｌｙをチャンネル切替時のタイミングｔ１８１で検知する。例えば、コンパレータ５０の出力信号Ｚｃｐを、遅延回路（図示せず）で遅延させて、遅延出力信号Ｚｃｐ＿ｄｌｙとして制御回路４０に供給する。Ｈｉｇｈレベルの遅延出力信号Ｚｃｐ＿ｄｌｙがチャンネル切替時のタイミングｔ１８１で検知されなかった場合には、ＣＣＭ状態と判断して、そのチャンネルへのスロットの割当回数を増やす制御を行う。すなわち、所定のマージンをもってＣＣＭ状態の判断を行う。ＣＣＭ状態になって出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が低下するリスクを回避する為である。コンパレータ５０の出力信号Ｚｃｐを遅延させる遅延回路の遅延時間ｄｅｌａｙの調整によりマージンを任意に設定することが出来る。
【００６１】
本実施形態においては、コンパレータ５０の出力信号Ｚｃｐを遅延させた遅延出力信号Ｚｃｐ＿ｄｌｙをチャンネル切替時のタイミングｔ１８１で検知することにより、所定のマージンをもってＣＣＭ状態の判断を行う。ＣＣＭ状態と判断した場合には、そのチャンネルへのスロット割当回数を増やすことにより、ＣＣＭ状態となるリスクを軽減することが出来る。
【００６２】
（第２０の実施形態）
図２１は、第２０の実施形態の電源回路の制御方法を示す図である。本実施形態の電源回路の制御方法においては、インダクタ電流Ｉｉｎｄの波形幅を検知する。インダクタ電流Ｉｉｎｄの波形幅が所定の値よりも小さい場合にはＤＣＭ状態と判断する。例えば、クロック信号ＣＬＫに対して周波数の高い高速クロック信号高速ＣＬＫを用い、インダクタ電流Ｉｉｎｄの立上りのタイミングｔ１９１とインダクタ電流Ｉｉｎｄがゼロとなるタイミングｔ１９２の間の高速クロック信号高速ＣＬＫの数をカウントすることにより、インダクタ電流Ｉｉｎｄの波形幅Ｔを検知することが出来る。インダクタ電流Ｉｉｎｄがゼロになるタイミングｔ１９２は、出力ノード１３の電圧ＶＬＸを検知するコンパレータ５０の出力信号Ｚｃｐを検知することにより検知することが出来る。
【００６３】
本実施形態の電源回路の制御方法においては、インダクタ電流Ｉｉｎｄの波形幅を検知してＣＣＭ状態かＤＣＭ状態かを判断してスロット割当の回数を制御することが出来る。例えば、チャンネル切替時において、インダクタ電流Ｉｉｎｄの幅が所定の閾値を超える場合、ＣＣＭ状態と判断してそのチャンネルへのスロット割当回数を増やす制御を行うことが出来る。すなわち、ＣＣＭ状態の判断にマージンをもたせ、ＣＣＭ状態になる可能性が高い場合に、そのチャンネルへのスロットの割当回数を増やすことで、ＣＣＭ状態になるリスクを軽減することが可能である。
【００６４】
（第２１の実施形態）
図２２は、第２１の実施形態の電源回路の制御方法のフローを示す図である。インダクタ電流Ｉｉｎｄの波形幅を検知する（Ｓ２１０）。インダクタ電流Ｉｉｎｄの波形幅が所定の閾値以下か否かを検知する（Ｓ２１１）。インダクタ電流Ｉｉｎｄの波形幅が所定の閾値以下の場合には、ＤＣＭ状態と判断してそのチャンネルへのスロットの割当数を減らす（Ｓ２１２）。インダクタ電流Ｉｉｎｄの波形幅が所定の閾値より大きい場合にはＣＣＭ状態と判断して、そのチャンネルへのスロットの割当回数を増やす（Ｓ２１３）。すなわち、ＣＣＭ状態か否かの判断に所定の閾値を設けることでマージンを持たせて判断する。これにより、重負荷状態になって出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が低下するリスクを軽減することが出来る。
【００６５】
スロット割当数を増やす時の閾値とスロット割当数を減らす時の閾値を異ならせても良い。例えば、スロット割当数を減らす時の閾値をスロット割当数を増やす時の閾値よりも小さくする。インダクタ電流Ｉｉｎｄの波形幅が狭いＤＣＭ状態で、回数を減らして単位時間当たりの電荷量が等しくなるようにＴｏｎが大きくなっても、インダクタ電流Ｉｉｎｄの波形幅が回数を増やす時の閾値を超えないように閾値を設けることによりスロット割当回数の制御をより適切に行うことが出来る。
【００６６】
（第２２の実施形態）
図２３は、第２２の実施形態の電源回路の制御方法を示す図である。チャンネル割当回数を制御した直後に、再度、スロット割当回数の調整が必要となる事態を回避する為の制御方法の一つの実施形態を示す。便宜の為、２つのチャンネルの場合を説明する。
【００６７】
図２３（Ａ）は、チャンネル１とチャンネル２に対するスロット割当回数が２回対１回の状態を示す。図２３（Ａ）で示すスロット割当信号φ１は２回分のスロット割当に相当し、チャンネル２へのスロット割当信号φ２に対して２倍の割当時間を有する。チャンネル１に対しては、スロット割当信号φ１が印加されている期間において、インダクタ電流Ｉｉｎｄによりコンデンサが充電される。チャンネル１に対しては、スロット割当信号φ１が印加される期間において、面積Ａに示すインダクタ電流Ｉｉｎｄによって、コンデンサが２回、充電される。
【００６８】
同図２３（Ｂ）は、スロットの割当回数が、１回対１回に変更された後の状態を示す。チャンネル１とチャンネル２に対するスロット割当回数が２回対１回の状態から、１回対１回の比率になった状態を示す。
【００６９】
スロットの割当回数を調整した後のチャンネル１へのスロット割当回数の比率は、調整前に比べて（１／２）／（２／３）倍、すなわち、３／４倍に減少する。
【００７０】
チャンネル１のコンデンサ１８−１に対する同図（Ａ）の面積Ａで示すスロット割当回数変更前の単位時間当たりの電荷量が、同図（Ｂ）の面積Ｂで示すスロット割当回数を変更した後の単位時間当たりの電荷量に等しくなる為、面積Ｂは面積Ａに対して割当回数の減少比率の逆比分だけ増える。すなわち面積Ｂは面積Ａの４／３倍になる。入力電圧、及び出力電圧が一定の場合、インダクタ電流Ｉｉｎｄの波形は、略、相似形となる。
【００７１】
面積Ａと面積Ｂの比は、それぞれ相似形である三角形の底辺の期間（面積Ｂに対しては期間ＹではなくあくまでＢの底辺の期間）の２乗の比である。面積Ｂは面積Ａの４/３倍になるはずであるので、Ｂの底辺の期間はＡの底辺の期間に比べて（４／３）の平方根倍になる。このＢの底辺の期間が期間Ｙより短ければ、スロット割当回数減少制御の直後に、ＣＣＭ状態であると判断して回数増加制御が必要となってしまうことを回避できる。従って、Ｂの底辺がＹより短くなるためには、Ａの底辺ＸがＹに対して、（４／３）の平方根の逆数倍すなわち（３の平方根）／２倍よりも短いときに、回数比が２回対１回から１回対１回に減少させればよい。
【００７２】
スロット割当回数を減らす制御を行う場合に、そのチャンネルへの割当回数の減少比率の平方根の値がαの場合に、１スロットの期間Ｙのα倍よりも前のタイミングでスロット割当回数を減らす判断を行うことにより、スロット割当回数を減らした直後に再度そのチャンネルへのスロット割当回数を増やす制御が必要となる事態を回避することが出来る。１スロットの期間Ｙに対する期間Ｘの比率、すなわちマージンは、スロット割当回数の減少比率の平方根の値αよりも小さい値で有れば、適宜設定しても良い。尚、既述した、夫々所定のマージンを持ってスロット割当回数の増加判断をする実施形態においては、１スロットの期間Ｙの代わりに１スロットの期間Ｙから夫々のマージンを引いた期間のα倍以下の期間でスロットの割当回数を増やす判断をすればよい。
【００７３】
（第２３の実施形態）
図２４は、第２３の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の電源回路は、パルス生成回路３２が生成するパルス信号のパルス幅を調整するＴｏｎ調整回路４３を制御回路４０に備える。パルス生成回路３２が生成するパルス信号のパルス幅を調整することにより、ＰＭＯＳスイッチングトランジスタ１２のオン時間が調整される。ＰＭＯＳスイッチングトランジスタ１２のオン時間を調整することにより、インダクタ電流Ｉｉｎｄの波形幅が調整され、コンデンサ（１８−１〜１８−ｎ）への充電量が調整される為、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を調整することが可能となる。
【００７４】
パルス生成回路３２は、Ｔｏｎ調整回路４３からの信号に応答して、所定の時間幅のパルス信号を生成する。パルス生成回路３２が生成するパルス信号のパルス幅は、Ｔｏｎ調整回路４３からの信号で制御される。例えば、パルス信号の立上りと立下りのタイミングを調整することによりパルス信号のＨｉｇｈレベルの時間幅を調整することが出来る。パルス信号の立上りをクロック信号ＣＬＫに同期させ、立下りのタイミングをＴｏｎ調整回路４３からの信号で調整することによりパルス信号のＨｉｇｈレベルの時間幅を調整することができる。
【００７５】
例えば、パルス生成回路３２はパルス信号の立上りから所定の遅延時間の後に立下がるパルス信号を生成する構成とすることが出来る。その遅延時間を生成する遅延回路（図示せず）を所定の段数のインバータで構成し、インバータの段数を調整する構成とすることによりパルス信号のＨｉｇｈレベルの時間幅を調整することが出来る。遅延回路（図示せず）の段数を増やして遅延時間を長くすることによりパルス信号のＨｉｇｈレベルの時間幅を長くしてハイサイド側のＰＭＯＳスイッチングトランジスタ１２のオン時間を増大させることが出来る。逆にインバータの段数を減らして遅延時間を短くすることによりＰＭＯＳスイッチングトランジスタ１２のオン時間を減少させることが出来る。パルス信号のＨｉｇｈレベルの時間幅の調整により、ＰＭＯＳスイッチングトランジスタ１２のオン時間の調整を行うことが出来る。
【００７６】
本実施形態の電源回路は、スロット割当制御回路４１に加えて、パルス信号のパルス幅を調整してＰＭＯＳスイッチングトランジスタ１２のオン時間を調整するＴｏｎ調整回路４３を有する。スロット割当回数の制御に加え、パルス信号のパルス幅を調整することでインダクタ電流Ｉｉｎｄが調整できる為、コンデンサ（１８−１〜１８−ｎ）への充電量を制御することが出来る。これにより、負荷状態に応じて迅速に出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の制御が可能な電源回路を提供することが出来る。
【００７７】
（第２４の実施形態）
図２５は、第２４の実施形態の電源回路の制御方法を示す図である。現状のスロット割当数を検知する（Ｓ２５０）。既述した、いずれかの実施形態による電源回路の制御方法によりスロットの割当数が相対的に減少したか否かを検知する（Ｓ２５１）。特定のチャンネルに対するスロット割当数を増加させると、スロット割当数を増加させないチャンネルについては、スロット割当数が相対的に減少する。スロット割当数が相対的に減少したチャンネルに対しては、オン時間を増加させる制御を行う（Ｓ２５２）。スロット割当数が相対的に減少したことにより出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が低下することを回避する為である。相対的にスロット割当数が減少しないチャンネルに対しては、現状のオン時間を維持する（Ｓ２５３）。
【００７８】
本実施形態においては、スロット割当制御に加えて、オン時間の制御も行う。相対的な割当数が減少するチャンネルに対するオン時間を増加させることにより出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下を回避することが出来る。
【００７９】
（第２５の実施形態）
図２６は、第２５の実施形態の電源回路の制御方法を示す図である。現状のスロット割当数を検知する（Ｓ２６０）。既述した、いずれかの実施形態による電源回路の制御方法によりスロットの割当数が相対的に増加したか否かを検知する（Ｓ２６１）。特定のチャンネルに対するスロットの割当回数を減少させると、スロット割当数を減少させないチャンネルについては、スロット割当数が相対的に増加する。相対的にスロットの割当数が増加したチャンネルに対しては、オン時間を減少させる制御を行う（Ｓ２６２）。スロット割当数が相対的に増加したチャンネルでの単位時間当たりの充電量を一定に保つ為である。特定のチャンネルに対するスロットの割当回数を増加させると、スロット割当数を増加させないチャンネルについては、スロット割当数が相対的に減少する。スロット割当数が相対的に減少したか否か検知する（Ｓ２６３）。スロットの割当が相対的に減少したチャンネルに対しては、オン時間を増加させる制御を行う（Ｓ２６６）。スロット割当数が相対的に減少したことにより出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）が低下することを回避する為である。相対的にスロットの割当数が増加も減少もしないチャンネルに対しては、オン時間の調整は行わず、現状のオン時間を維持する（Ｓ２６５）。
【００８０】
本実施形態の電源回路の制御方法においては、スロットの割当数の制御に加えてオン時間の制御も行う。これにより、スロット割当回数が相対的に増加、あるいは減少するチャンネルに対するオン時間の調整を行うことにより出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の変動を抑制することが出来る。
【００８１】
例えば、ＤＣＭ状態で動作させる場合、オン時間の制御はスロットの割当回数の相対的な変化比率の逆数の平方根の値を用いてオン時間を調整する。例えば、チャンネル１とチャンネル２の当初のスロット割当回数が、１回対１回で有った状態からチャンネル１のスロット割当回数を増やして２回対１回に変化させる場合の制御については以下となる。この場合には、チャンネル１についてのスロットの割当比率は、当初１／２であった状態から２／３に増加する。すなわちチャンネル１への割当回数の比率が相対的に４／３倍となる。スロットの割当回数の比率が増えることによりそのチャンネルのコンデンサへの充電量が増えると、その出力電圧が上昇する。インダクタ電流Ｉｉｎｄによる充電量は、スロット割当回数、あるいはインダクタ電流Ｉｉｎｄの供給時間の２乗に比例する。従って、相対的にスロット割当回数が４／３倍に増加したチャンネル１に対するオン時間を、その増加した比率の平方根の逆数、すなわち、（３の平方根）／２倍とする制御を行うことによりスロット割当回数の相対的な増加によりそのチャンネル１の単位時間当たりの充電量を一定に保つことが出来る。何らかの誤差により必要な出力電圧を維持するのに必要なオン時間を下回るリスクを回避するため、（３の平方根）／２倍以上、１倍未満とする制御を行うことができる。
【００８２】
スロット割当回数の制御により相対的に減少するチャンネルについては、以下の制御を行う。例えば、チャンネル１へのスロット割当回数を増やしてチャンネル１とチャンネル２のスロット割当回数が１回対１回から２回対１回に変化した場合、チャンネル２についてのスロットの割当比率は、当初１／２であった状態から１／３に減少する。すなわちチャンネル２への割当回数の比率が相対的に２／３倍となる。スロットの割当回数の比率が減少することによりコンデンサへの充電量が減ると、出力電圧が低下する。従って、相対的にスロット割当回数が２／３倍に減少したチャンネル２に対するオン時間を、その減少した比率の平方根の逆数、すなわち、（３の平方根）／（２の平方根）倍以上とする制御を行うことによりスロット割当回数の相対的な減少によりそのチャンネルの出力電圧が低下することを回避することが出来る。
【００８３】
また、例えば、チャンネル2へのスロット割当回数を減らし、チャンネル１とチャンネル２のスロット割当回数が１回対２回から１回対１回に変化した場合、チャンネル２についてのスロットの割当比率は、当初２／３であった状態から１／２に変化する。すなわちチャンネル２への割当回数の相対的な比率が３／４倍に減少する。スロットの割当回数の比率が減少することによりコンデンサへの充電量が減ると、出力電圧が低下する。従って、相対的にスロット割当回数が３／４倍に減少したチャンネル２に対するオン時間を、その減少した比率の平方根の逆数、すなわち、２／（３の平方根）倍以上とする制御を行うことによりスロット割当回数の相対的な減少により出力電圧が低下することを抑制することが出来る。
【００８４】
入力端子とインダクタの間にスイッチングトランジスタを備える、所謂、バック（ｂｕｃｋ）型のＤＣ／ＤＣコンバータを有する電源回路の構成について説明したが、共通のインダクタから複数の出力電圧を得るブースト（ｂｏｏｓｔ）型のＤＣ／ＤＣコンバータを有する電源回路にも適用することが出来る。
【００８５】
（第２６の実施形態）
図２７は、第２６の実施形態の電源回路の構成を示す図である。既述した実施形態に対応する構成要素には同一符号を付している。本実施形態の電源回路においては、制御回路４０にクロック信号ＣＬＫ０が供給される。例えば、クロック信号ＣＬＫ０は、既述したクロック信号ＣＬＫに対して高速のクロックパルス信号である。クロック信号ＣＬＫ０は、制御回路４０に備えられたカウンタ（図示せず）でカウントされる。スロット割当制御回路４１は、クロック信号ＣＬＫ０からスロット割当信号（φ１〜φｎ）と、新たなクロック信号ＣＬＫを生成する。
【００８６】
スロット割当信号（φ１〜φｎ）の時間幅とＰＭＯＳスイッチングトランジスタ１２のオン時間が負荷状態に応じて調整される。例えば、出力ノード１３の電圧ＶＬＸをコンパレータ５０で検知して、チャンネル切替時の状態がＣＣＭ状態であるかＤＣＭ状態であるかによって、スロット割当制御回路４１はスロット割当信号（φ１〜φｎ）の時間幅を制御し、Ｔｏｎ調整回路４３はＰＭＯＳスイッチングトランジスタ１２のオン時間を調整する。ＣＣＭ状態の場合には、例えば、次のサイクルでそのチャンネルに印加するスロット割当信号（φ１〜φｎ）の時間幅を広げてインダクタ１６とそのチャンネルの出力端子（２０−１〜２０−ｎ）の接続時間の割合を増加させると共にＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させて充電電荷量を増大させる。スロット割当信号（φ１〜φｎ）の時間幅を広げた状態でＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させることにより、ＣＣＭ状態になるリスクを軽減して高負荷状態のチャンネルに対する充電電荷量を増やすことが出来る為、クロスレギュレーションを回避することが出来る。
【００８７】
本実施形態においては、例えば、高負荷状態のチャンネルに対するスロット割当信号（φ１〜φｎ）の時間幅を広げると同時に、ＰＭＯＳスイッチングトランジスタ１２のオン時間を長くして、高負荷状態にあるチャンネルに対する充電電荷量を増やす制御を行う。これにより、スロット割当回数を増やしてスロット割当を行う度にＰＭＯＳスイッチングトランジスタ１２をオンさせる制御に比べ、ＰＭＯＳスイッチングトランジスタ１２のスイッチング回数を減らすことが出来る為、ＰＭＯＳスイッチングトランジスタ１２のスイッチングに伴う消費電力を抑制することが出来る。また、スロット割当信号（φ１〜φｎ）の時間幅を広げてＰＭＯＳスイッチングトランジスタ１２のオン時間を増やすことにより、ＣＣＭ状態になるリスクを軽減して、高負荷状態のチャンネルに対する充電電荷量を増やすことが出来る。
【００８８】
（第２７の実施形態）
図２８は、第２７の実施形態の電源回路の制御方法のフローを示す図である。本実施形態の制御方法は、既述した図２７の実施形態の電源回路で実施することが出来る。本実施形態の制御方法においては、スロット割当信号（φ１〜φｎ）の時間幅とＰＭＯＳスイッチングトランジスタ１２のオン時間の制御を行う。チャンネル切替時のタイミングでコンパレータ５０の出力信号Ｚｃｐを検知する（Ｓ２８０）。コンパレータ５０の出力信号ＺｃｐがＣＣＭ状態を示すか否かを検知する（Ｓ２８１）。コンパレータ５０の出力信号ＺｃｐがＣＣＭ状態を示す場合には、次にそのチャンネルに印加するスロットの割当信号（φ１〜φｎ）の時間幅を広げると共にＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させる（Ｓ２８２）。ＣＣＭ状態でない場合、すなわち、ＤＣＭ状態の場合には、次にそのチャンネルに印加するスロット割当信号（φ１〜φｎ）の時間幅とＰＭＯＳスイッチングトランジスタ１２のオン時間は維持する（Ｓ２８３）。
【００８９】
本実施形態の電源回路の制御方法においては、チャンネル切替時における動作状態を検知し、ＣＣＭ状態の場合にはそのチャンネルへの次のスロット割当信号（φ１〜φｎ）の時間幅を広げると共にＰＭＯＳスイッチングトランジスタ１２のオン時間を増加する制御を行う。これにより、そのチャンネルのコンデンサ（１８−１〜１８−ｎ）の充電電荷量を増やすことが出来る。ＣＣＭ状態の負荷に対してスロット割当信号（φ１〜φｎ）の時間幅を広げると共にＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させる制御を行うことにより、ＣＣＭ状態になるリスクを軽減して高負荷状態のチャンネルに対する充電電荷量を増加させる制御を行うことが出来る。
【００９０】
本実施形態の制御方法においては、出力ノード１３の電圧ＶＬＸを検知して負荷状態を検知したが、既述した種々の実施形態の制御方法で負荷状態を検知することが出来る。例えば、夫々の出力端子（２０−１〜２０−ｎ）の出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）をフィードバックコンパレータ（２４−１〜２４−ｎ）により参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）と比較して、負荷状態を検知する構成とすることが出来る。既述した通り、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下の程度、あるいはパルススキップの有無により負荷状態を検知することが出来る。既述したスロット割当回数を増加させる実施形態の制御方法に代えて、本実施形態によるスロット割当信号（φ１〜φｎ）の時間幅を広げると共にＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させる制御を行うことが出来る。
【００９１】
（第２８の実施形態）
図２９は、第２８の実施形態の電源回路の制御方法を示す図である。スロット割当信号（φ１、φ２）の生成と、クロック信号ＣＬＫの生成方法の一例を示す。本実施形態の制御方法は、既述した図２７の実施形態の電源回路で実施することが出来る。便宜上、２つのチャンネルの場合、すなわち、２つのスロット割当信号（φ１、φ２）が生成される場合を例にして説明する。スロット割当信号φ１は、スイッチ１７−１に供給され、Ｈｉｇｈレベルの状態の時にインダクタ１６の他端１６０と出力端子２０−１とを接続する。同様に、スロット割当信号φ２は、スイッチ１７−２に供給され、Ｈｉｇｈレベルの状態の時にインダクタ１６の他端１６０と出力端子２０−２とを接続する。スロット割当信号（φ１、φ２）のＨｉｇｈレベルの時間を調整することにより、インダクタ１６の他端１６０と各出力端子（２０−１、２０−２）との接続時間の割合が調整される。
【００９２】
クロック信号ＣＬＫ０をカウンタ（図示せず）がカウントする。カウンタのカウント数ＣＮＴが「０」のタイミングで、スロット割当信号φ１をＨｉｇｈレベルにする。例えば、カウンタのカウンタ数ＣＮＴが予め設定した設定数になったタイミングにおいて、そのチャンネルのスロット割当信号φ１がＨｉｇｈレベルの時、そのスロット割当信号φ１を立ち下げる。カウンタに予め設定される設定数は、例えば、負荷状態に応じて変更される。カウンタにセットする設定数を変更することにより、スロット割当信号φ１のＨｉｇｈレベルの幅、すなわち、時間幅を変更することが出来る。スロット割当信号φ１を立ち下げると同時にカウンタのカウント数を「０」にリセットする。この時、スロット割当信号φ２をＨｉｇｈレベルに立ち上げる。
【００９３】
スロット割当信号φ１を立ち下げるタイミングｔ２９１におけるインダクタ電流Ｉｉｎｄの状態を検知する。便宜上、図２９においてはチャンネル１に対するインダクタ電流Ｉｉｎｄのみを表示している。既述の通り、インダクタ電流Ｉｉｎｄの状態により出力ノード１３の電圧ＶＬＸが異なる為、出力ノード１３の電圧ＶＬＸを接地電位と比較するコンパレータ５０の出力信号Ｚｃｐを検知することにより、ＣＣＭ状態であるかＤＣＭ状態であるかを検知することが出来る。ＣＣＭ状態の時には、次のサイクルにおけるスロット割当信号φ１のＨｉｇｈレベルの時間を増加させて、出力端子２０−１が接続されるチャンネル１への割当時間を長くする。例えば、スロット割当信号φ１の次のサイクルのＨｉｇｈレベルの幅を、Ｗ１からＷ１＋βに広げる。同時に、ＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させる制御を行い、次のサイクルにおけるＰＭＯＳスイッチングトランジスタ１２のオン時間をＴｏｎからＴｏｎ＋αに増大させる。これにより、ＣＣＭ状態にあるチャンネル１への充電電荷量を増大させることができる。また、スロット割当信号φ１の時間幅を広げた上でＰＭＯＳスイッチングトランジスタ１２のオン時間を増大させる為、ＣＣＭ状態になるリスクを軽減してチャンネル１への充電電荷量を増やすことが出来る。カウンタの設定数を、出力信号Ｚｃｐに応じて、例えば、ＣＣＭ状態の時に設定数を増加させる制御を行うことにより、スロット割当信号φ１のＨｉｇｈレベルの期間を増加させることが出来る。
【００９４】
クロック信号ＣＬＫの時間幅の調整も行う。例えば、スロット割当信号φ１がＨｉｇｈレベルの時間幅Ｗ１に対して、クロック信号ＣＬＫのＨｉｇｈレベルの時間幅は１／２になる様に制御される。例えば、カウンタのカウント数が「０」の時にクロック信号ＣＬＫをＨｉｇｈレベルにし、カウンタのカウンタ数が予め設定された設定数の１／２になった時に、クロック信号ＣＬＫを立ち下げることで、クロック信号ＣＬＫのＨｉｇｈレベルの期間をスロット割当信号φ１の１／２に調整することが出来る。例えば、クロック信号ＣＬＫのＨｉｇｈレベルの幅が、Ｔ１からＴ１＋γに増加する。クロック信号ＣＬＫの幅をスロット割当信号（φ１、φ２）に応じて調整することにより、例えば、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を検知するコンパレータ（２４−１、２４−２）の動作のタイミングと各チャンネル間の切替のタイミングを一致させることが出来る。
【００９５】
本実施形態によれば、クロック信号ＣＬＫ０を用いて、異なる時間幅を有するスロット割当信号（φ１、φ２）とクロック信号ＣＬＫを負荷状態に応じて調整して生成することが出来る。カウンタの設定数を適宜設定することにより、チャンネル数に応じたスロット割当信号（φ１〜φｎ）及びクロック信号ＣＬＫを生成することが出来る。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１０  入力端子、１２  ＰＭＯＳスイッチングトランジスタ、１３  出力ノード、１４  ＮＭＯＳスイッチングトランジスタ、１６  インダクタ、３０  駆動制御回路、３２  パルス生成回路、３４  駆動回路、４０  制御回路、４１  スロット割当制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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