(57)【要約】【課題】多値データを読み出す際、指数関数的なコンダクタンスの変化を読み出すことは困難である。本発明の目的は、容易に読み出すことが可能な多値データを記憶できる強誘電体メモリを提供することである。【解決手段】本発明は、ゲート電極、強誘電体膜、半導体膜、前記半導体膜に接する第一の電極、前記半導体膜に接する第二の電極からなる、強誘電体ゲートトランジスタであって、前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、素子内で一定ではないことを特徴とする。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
ゲート電極、強誘電体膜、半導体膜、前記半導体膜に接する第一の電極、前記半導体膜に接する第二の電極からなる、強誘電体ゲートトランジスタであって、
前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、素子内で一定ではないことを特徴とする。
【請求項２】
請求項１に記載の強誘電体ゲートトランジスタであって、
前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、任意の点を連続的に移動させたときに、連続的に増加または減少することを特徴とする。
【請求項３】
請求項１から２に記載の強誘電体ゲートトランジスタであって、
前記第二の電極が、前記第一の電極周囲を取り囲むように配置されていることを特徴とする。
【請求項４】
請求項３に記載の強誘電体ゲートトランジスタであって、
前記第一の電極が円であることを特徴とする。
【請求項５】
請求項１から２に記載の強誘電体ゲートトランジスタであって、
前記第一の電極と前記第二の電極が対向して構成されることを特徴とする。
【請求項６】
請求項１に記載の強誘電体ゲートトランジスタであって、
前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、一定の領域を複数あることを特徴とする。
【請求項７】
請求項１から６に記載の強誘電体ゲートトランジスタであって、
電圧印可時間に応じて、コンダクタンスが線型に増加することを特徴とする。
【請求項８】
請求項１から７に記載の強誘電体ゲートトランジスタであって、
全ての分極を揃えるリセット動作をしたのちに、
データを書き込むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ型の半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。さらに、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、素子を微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネル層の導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。さらに、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネル層となるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。ＭＦＳＦＥＴの構造の例としては特許文献１に記載の下部ゲート電極を用いた構造が考案されている。
【０００５】
一方、強誘電体を用いた半導体記憶装置では強誘電体の分極の強さを調整することで多値データを記憶できることは周知の事実である。つまり、チャネルに流れる電流は強誘電体に接したゲート電極に印加する電圧、および印加時間によって変化する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７０３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に代表されるＭＦＳＦＥＴは、強誘電体に接するゲート電圧を種々変更することで多値データを記憶する。この場合、書き込み電圧に対して、チャネルコンダクタンスが非線形的に変化してしまう。
【０００８】
また、強誘電体に接するゲート電圧の印加時間を種々変更することでも多値データを記憶する。この場合も、電圧印可時間に応じて、チャネルコンダクタンスが非線形的に変化してしまう。
【０００９】
また、コンダクタンスは指数関数的に変化する。ここで言う指数関数的とはたとえば1pSから1mSへと桁で変化するということである。
【００１０】
図２は特許文献１に記載のＭＦＳＦＥＴと構成を一にするＭＦＳＦＥＴに対して、強誘電体に接するゲート電極に印加する電圧の印加時間を変化させ、データを書き込んだ場合のドレイン電流値である。前述のように書き込み電圧印可時間を線形的に増加させていくと、ドレイン電流は非線形的に変化する。図３は図２の結果を縦軸、横軸共に対数プロットし直したものである。ドレイン電流が指数関数的に増加することがわかる。
【００１１】
一方で、多値データを読み出す際、指数関数的なコンダクタンスの変化を読み出すことは困難であり、多くの部品を要する。
【００１２】
本発明は、かかる点に鑑みなされ、その主な目的は、容易に読み出すことが可能な多値データを記憶できる強誘電体メモリを提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、ゲート電極、強誘電体膜、半導体膜、前記半導体膜に接する第一の電極、前記半導体膜に接する第二の電極からなる、強誘電体ゲートトランジスタであって、
前記第一の電極の任意の点から、最も近い前記第二の電極間の距離が、素子内で一定ではないことを特徴とする。
【発明の効果】
【００１４】
本発明は、電圧印可時間に対し、コンダクタンスが線型に変化する強誘電体メモリを提供する。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、第１実施形態による強誘電体トランジスタ１の断面図を示す。
【図１Ｂ】図１Ｂは、第１実施形態による強誘電体トランジスタ１の上面図を示す。
【図２】図２は、第１実施形態による強誘電体トランジスタ１において、時刻Δｔの間に満たされる低抵抗領域の概念図である。
【図３Ａ】図３Ａは、第２実施形態による強誘電体トランジスタ１の断面図を示す。
【図３Ｂ】図３Ｂは、第２実施形態による強誘電体トランジスタ１の上面図を示す。
【図４】図４は、第２実施形態による強誘電体トランジスタ１において、時刻Δｔの間に満たされる低抵抗領域の概念図である。
【図５Ａ】図５Ａは、第３実施形態による強誘電体トランジスタ１の断面図を示す。
【図５Ｂ】図５Ｂは、第３実施形態による強誘電体トランジスタ１の上面図を示す。
【図６】図６は、第３実施形態による強誘電体トランジスタ１における、抵抗変化の概念図である。
【図７】図７は、第３実施形態による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す概念図である。
【図８Ａ】図８Ａは、第４実施形態による強誘電体トランジスタ１の断面図を示す。
【図８Ｂ】図８Ｂは、第４実施形態による強誘電体トランジスタ１の上面図を示す。
【図９】図９は、第４実施形態による強誘電体トランジスタ１における、抵抗変化の概念図である。
【図１０】図１０は、第４実施形態による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す概念図である。
【図１１Ａ】図１１Ａは、実施例１における強誘電体トランジスタ１の上面図を示す。
【図１１Ｂ】図１１Ｂは、実施例１における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、ソース電極Ｓを中心にした時の角度θの代表例を示したものである。
【図１２】図１２は、実施例１による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。
【図１３Ａ】図１３Ａは、実施例２における強誘電体トランジスタ１の上面図を示す。
【図１３Ｂ】図１３Ｂは、実施例２における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、そのＹ軸方向の位置の代表例を示したものである。
【図１４】図１４は、実施例２による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。
【図１５Ａ】図１５Ａは、実施例３における強誘電体トランジスタ１の上面図を示す。
【図１５Ｂ】図１５Ｂは、実施例３における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、ソース電極Ｓを中心にした時の角度θを示したものである。
【図１６】図１６は、実施例３による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。
【図１７Ａ】図１７Ａは、実施例４における強誘電体トランジスタ１の上面図を示す。
【図１７Ｂ】図１７Ｂは、実施例４における強誘電体トランジスタ１の上面図において、ソース電極Ｓとドレイン電極Ｄの位置を示すために、ソース電極Ｓとドレイン電極Ｄの距離Ｌと、そのＹ軸方向の位置を示したものである。
【図１８】図１８は、実施例４による強誘電体トランジスタ１における、電圧印可時間とコンダクタンス変化の関係を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態が、図面を参照しながら説明される。
【００１７】
（第１実施形態）
図１Ａは、第１実施形態による強誘電体トランジスタ１の断面図を示す。図１Ｂは、強誘電体トランジスタ１の上面図を示す。
【００１８】
図１Ａおよび図１Ｂに示されるように、強誘電体トランジスタ１は、基板１１、基板１１上に形成された電極層１３、電極層１３上に形成された強誘電体層１５、強誘電体層１５上に形成されたゲート電極Ｇ、強誘電体層１５上に形成された半導体層１７、半導体層１７上に形成されたドレイン電極Ｄ、および半導体層１７上に形成されたソース電極Ｓを備えている。ゲート電極Ｇは、強誘電体層１５に形成されたコンタクトホールに充填されたコンタクトプラグ１９を介して電極層５３と電気的に接続されている。ソース電極Ｓおよびドレイン電極Ｄは、所定の間隔をおいて半導体層１７上に配置されている。
【００１９】
次に、このような構造を有する強誘電体トランジスタ１にデータが記憶される仕組みが説明される。以下、「上方向」とは、電極層１３から半導体層１７に向かう方向を意味する。「下方向」とは半導体層１７から電極層１３へ向かう方向を意味する。
【００２０】
ソース電極Ｓに対して負の電圧がゲート電極Ｇを介して電極層１３に印加された場合、強誘電体層１５の一部分に下方向の分極が生じる。そのため、強誘電体層１５のその一部分の上に配置されている部分の半導体層１７は高い抵抗値を有する。言い換えれば、そのような負の電圧が印加された場合、半導体層１７のその部分の状態は、高抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層１７のその部分は高抵抗状態を維持する。
【００２１】
一方、ソース電極Ｓに対して正の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層１５の一部分に上方向の分極が生じる。そのため、強誘電体層１５のその一部分の上に配置されている部分の半導体層１７は低い抵抗値を有する。言い換えれば、そのような正の電圧が印加された場合、半導体層１７のその部分は、低抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層１７のその部分は低抵抗状態を維持する。
【００２２】
ここで前述のソース電極Ｓはドレイン電極Ｄと同様のものであるので、ソース電極Ｓをドレイン電極Ｄと読み替えても何ら問題はない。もしくはソース電極Ｓに対してのゲート電極Ｇへの電圧印加と、ドレイン電極Ｄに対してのゲート電極Ｇへの電圧印可を同時に行ってもよい。
【００２３】
このように抵抗が変化する半導体は一般に低抵抗状態の抵抗値と高抵抗状態の抵抗値の差が３桁以上ある。つまり、ソース電極Ｓとドレイン電極Ｄ間の半導体層１７の一部でも高抵抗領域があれば、ソース電極Ｓとドレイン電極Ｄの間の抵抗は高抵抗になる。言い換えると、ソース電極Ｓとドレイン電極Ｄの間すべて半導体層１７が低抵抗状態になった時のみに、ソース電極Ｓとドレイン電極Ｄの間が低抵抗状態となる。
【００２４】
発明者は、ゲート電極Ｇに電圧を加えた後、どの程度の時間後にソース電極Ｓとドレイン電極Ｄの間がすべて高抵抗状態から低抵抗状態になるかを詳細に調べたところ、ソース電極Ｓとドレイン電極Ｄの間の距離が大きい程、その時間が長くなることを発見した。さらには、その時間は距離の２乗に比例して大きくなることを発見した。
【００２５】
第１実施形態では、ソース電極Ｓとドレイン電極Ｄの距離が場所によって逐次変化する構成としている。
【００２６】
第１実施形態において、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、ソース電極Ｓの下部に位置する半導体層１７からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて徐々につながっていく。つまり、徐々にソース電極Ｓとドレイン電極の抵抗値が変化していく。
【００２７】
この抵抗変化によるコンダクタンスの変化はソース電極Ｓとドレイン電極Ｄの距離の変化を操作することで、所望の変化にすることができる。制御の面を考えると、電圧印加時間に応じて、コンダクタンスを線形に変化させることが望ましい。先ほど述べたようにソース電極Ｓとドレイン電極Ｄの距離Ｌと、その間が低抵抗状態になる時間ｔは、ある定数ａを使うと、発明者により下記の式に従うことがわかった。
【００２８】
Ｌ＝ａ×ｔ２  （式１）
この式を基にコンダクタンスが時間とともに線形に変化するようにソース電極Ｓとドレイン電極Ｄの間隔を変化させる。この距離を変化させることで、低抵抗領域の幅が広がっていく。ここで、一般的に抵抗値はその物体の断面積に反比例し、長さに比例することが知られている。つまり、低抵抗領域の幅が広がることで、抵抗は下がり、コンダクタンスは上がる。
【００２９】
第１実施形態ではソース電極Ｓが円である。ソース電極Ｓとドレイン電極Ｄの距離Ｌは、ソース電極Ｓの中心を基準に時計回りに徐々に大きくなっている。つまり、電圧印加時間ｔが増加するにつれて、低抵抗の半導体層１７はソース電極Ｓを中心として広がっていくため、電圧印加時間ｔが増えることで、ソース電極Ｓとドレイン電極Ｄのコンダクタンスが大きくなっていく。ある時刻ｔからｔ+Δｔの間に増加するコンダクタンスΔＣは、時間Δｔの間に低抵抗領域で満たされたソース電極Ｓとドレイン電極Ｄの間部分から計算されるので、Δｔが十分小さい場合は、図２に示す角度Δθの扇形の一部分２１とみなすことができる。このときのソース電極Ｓの半径をｒ、ｔ+Δｔの時間に低抵抗領域で満たされている最大のソース電極Ｓとドレイン電極Ｄの距離をＬとすると、ΔＣは低抵抗領域のシート抵抗値ρ、低抵抗部分の厚さｄを用いて以下の式であらわされる。
【００３０】
2017059555.tif 000003
【００３１】
前述のようにコンダクタンス変化を線型にしたい場合はΔＣが定数になるようにθとＬを設定する。
【００３２】
なお本実施形態ではソース電極Ｓは円であり、反時計回りにドレイン電極Ｄとの距離が大きくなる構造を記載したが、構造はこれに限るものではない。
【００３３】
（第２実施形態）
図３Ａは、第２実施形態による強誘電体トランジスタ１の断面図を示す。図３Ｂは、強誘電体トランジスタ１の上面図を示す。
【００３４】
本実施形態では紙面下方向に向かって、ソース電極Ｓとドレイン電極Ｄの距離が徐々に大きくなる構造となっている。本実施形態においても、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、ソース電極Ｓの下部に位置する半導体層１７からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて徐々につながっていく。つまり、徐々にソース電極Ｓとドレイン電極の抵抗値が変化していく。
【００３５】
第２実施形態ではソース電極Ｓが長方形である。ソース電極Ｓとドレイン電極Ｄの距離Ｌは、ソース電極Ｓから紙面下向きに向かって徐々に大きくなっている。つまり、電圧印加時間ｔが増加するにつれて、低抵抗の半導体層１７はソース電極Ｓからドレイン電極Ｄに向かって広がっていくため、電圧印加時間ｔが増えることで、ソース電極Ｓとドレイン電極Ｄのコンダクタンスが大きくなっていく。ある時刻ｔからｔ+Δｔの間に増加するコンダクタンスΔＣは、時間Δｔの間に低抵抗領域で満たされたソース電極Ｓとドレイン電極Ｄの間部分から計算されるので、Δｔが十分小さい場合は、図４に示す長方形の部分４２とみなすことができる。Δｔの間に新たに低抵抗領域で満たされるソース電極Ｓとドレイン電極Ｄの幅をΔｘ、ｔ+Δｔの時間に低抵抗領域で満たされている最大のソース電極Ｓとドレイン電極Ｄの距離をＬとすると、ΔＣは低抵抗領域のシート抵抗値ρと、厚さｄを用いて以下の式であらわされる。
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【００３６】
前述のようにコンダクタンス変化を線型にしたい場合はΔＣが定数になるようにΔｘとＬを設定する。
【００３７】
（第３実施形態）
図５Ａは、第３実施形態による強誘電体トランジスタ１の断面図を示す。図５Ｂは、強誘電体トランジスタ１の上面図を示す。
【００３８】
第３実施形態においては、中心に円状のソース電極Ｓがあり、その周囲にドレイン電極Ｄがある。ソース電極Ｓとドレイン電極Ｄの距離は図６に示すように反時計回りに階段状になっており、距離Ｌ１の領域６１、Ｌ２の領域６２、Ｌ３の領域６３、Ｌ４の領域６４に分かれている。ここでＬ１＜Ｌ２＜Ｌ３＜Ｌ４とする。Ｌ１からＬ４の領域はそれぞれソース電極Ｓを中心に角度θ１、θ２、θ３、θ４の扇形の一部を形成している。
【００３９】
すべての強誘電体の分極を下に向けるリセット操作後に、ソース電極Ｓとゲート電極Ｇの間に正電圧を印加すると、これまでの実施例と同様に低抵抗領域がソース電極Ｓからドレイン電極Ｄに向かって広がっていく。その距離と電圧印可時間ｔとの関係は先ほどと同様に式１で表される。つまりｔが大きくなるとまずＬ１の領域が低抵抗領域で満たされ、その後Ｌ２の領域、Ｌ３の領域、Ｌ４の領域と広がっていく。ソース電極Ｓとドレイン電極Ｄの間の全コンダクタンスはＬ１の領域からＬ４までの領域から計算される。この時ある時刻ｔにおけるＬが計算されるので、各々のθを適時設定することで、時刻ｔにおけるソース電極Ｓとドレイン電極Ｄ間のコンダクタンスを任意に設定できる。本実施例では時間を経るごとに一定の間隔で一定の量コンダクタンスが増えるように設定してある。このようにすることで、電圧印可時間ｔとコンダクタンスの関係を図７のようにできる。
【００４０】
本実施例ではＬ１＜Ｌ２＜Ｌ３＜Ｌ４としたが、この順番を入れ替えても同様の思想で構造が形成されていれば問題ない。また、Ｌは４種類としたがそれ以上でもそれ以下でも同様である。
【００４１】
（第４実施形態）
図８Ａは、第４実施形態による強誘電体トランジスタ１の断面図を示す。図８Ｂは、強誘電体トランジスタ１の上面図を示す。
【００４２】
本実施形態では紙面下方向に向かって、ソース電極Ｓとドレイン電極Ｄの距離が階段状に大きくなる構造となっている。ソース電極Ｓとドレイン電極Ｄの距離は図９に示すように、距離Ｌ１の領域９１、Ｌ２の領域９２、Ｌ３の領域９３、Ｌ４の領域９４に分かれている。ここでＬ１＜Ｌ２＜Ｌ３＜Ｌ４とする。
【００４３】
本実施形態においても、リセット動作で強誘電体層１５の分極を全て下向きにした後、ソース電極Ｓに対してゲート電極Ｇに正の電圧を印加すると、電圧印加時間ｔが増加するにつれて、半導体層１７はソース電極Ｓの下部に位置する部分からドレイン電極Ｄに向かって低抵抗状態になっていく。その後、低抵抗状態の半導体層１７の領域はソース電極Ｓとドレイン電極Ｄの距離に応じて順につながっていく。つまり、階段状にソース電極Ｓとドレイン電極のコンダクタンスが変化していく。
その距離と電圧印可時間ｔとの関係は先ほどと同様に式１で表される。図９を用いて詳しく説明すると、ｔが大きくなるとまずＬ１の領域９１が低抵抗領域で満たされ、その後Ｌ２の領域９２、Ｌ３の領域９３、Ｌ４の領域９４と広がっていく。ソース電極Ｓとドレイン電極Ｄの間の全コンダクタンスはＬ１の領域からＬ４までの領域から計算される。この時ある時刻ｔにおけるＬが計算されるので、各々の電極幅Ｗを適時設定することで、時刻ｔにおけるソース電極Ｓとドレイン電極Ｄ間のコンダクタンスを任意に設定できる。本実施例では時間を経るごとに一定の間隔で一定の量コンダクタンスが増えるように設定してある。このようにすることで、電圧印可時間ｔとコンダクタンスの関係を図１０のようにできる。
【００４４】
本実施例ではＬ１＜Ｌ２＜Ｌ３＜Ｌ４としたが、この順番を入れ替えても同様の思想で構造が形成されていれば問題ない。また、Ｌは４種類としたがそれ以上でもそれ以下でも同様である。
【００４５】
（実施例）
以下の実施例を参照しながら、本発明がさらに詳細に説明される。
【００４６】
（実施例１）
実施例１では、強誘電体トランジスタ１を製造する方法が、以下、説明される。
【００４７】
まず、シリコン単結晶から形成される基板が、摂氏１１００度の温度下で酸素雰囲気下に曝された。このようにして、１００ナノメートルの厚みを有する酸化シリコン層が、シリコン単結晶基板の表面に形成された。
【００４８】
次に、基板が摂氏４００度に加熱されながら、白金がスパッタ法により基板上に堆積された。このようにして、白金から形成される電極層５３が形成された。電極層５３は、３０ナノメートルの厚みを有していた。
【００４９】
基板が摂氏７００度に加熱されながら、化学式Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３により表されるジルコニウム酸チタン酸鉛（ＰＺＴ）が、パルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に形成された。このようにして、ＰＺＴから形成される強誘電体層１５が形成された。強誘電体層１５は、４５０ナノメートルの厚みを有していた。
【００５０】
基板が摂氏４００度に加熱されながら、化学式ＺｎＯにより表される酸化亜鉛が、強誘電体層１５の上に形成された。このようにして、酸化亜鉛層が形成された。酸化亜鉛層は、３０ナノメートルの厚みを有していた。さらに、酸化亜鉛層は、硝酸を用いてパターニングされた。このようにして、酸化亜鉛から形成される半導体層１７が形成された。
【００５１】
塩酸を用いて強誘電体層１５をパターニングすることによって、強誘電体層１５を貫通するコンタクトホールが形成された。コンタクトホールの底面では、電極層５３が露出していた。
【００５２】
５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜を含む積層体が、半導体層１７上に蒸着された。積層体をパターニングすることによって、ソース電極Ｓおよびドレイン電極Ｄが形成された。積層体は、コンタクトホールの内部にも蒸着され、チタンおよび白金から形成されたコンタクトプラグ５９が形成された。このようにして、強誘電体トランジスタ５が得られた。このトランジスタでの高抵抗状態での半導体層のシート抵抗値は１５０ＧΩ/□であり、低抵抗状態での半導体層のシート抵抗値は６ｋΩ/□であった。また、高抵抗状態から低抵抗状態になるまでにかかる時間ｔとソース電極ＳとドレインＤ間の距離Ｌとの関係は、ｔがマイクロ秒、Ｌがマイクロメーターの単位を持つときに
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【００５３】
のように表されることが分かった。
【００５４】
実施例１では図１１Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第１実施形態に倣って作製されている。ソース電極Ｓは半径20マイクロメーターの円である。ドレイン電極Ｄはソース電極Ｓの周りを囲んでいる。代表的なθとLの関係を図１１Ｂに示す。
実施例１による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１２である。時間に対して線形で変化していることがわかる。
【００５５】
（実施例２）
実施例１と同じ方法で素子が作製された。
【００５６】
実施例２では図１３Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第２実施形態に倣って作製されている。代表的なＬとＹ軸方向の場所Ｙの関係を図１３Ｂに示す。
【００５７】
実施例２による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１４である。一定時間ごとに同じだけコンダクタンスが増加している。
【００５８】
（実施例３）
実施例１と同じ方法で素子が作製された。
【００５９】
実施例３では図１５Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第３実施形態に倣って作製されている。そのときの角度θとＬの関係を示したのが図１５Ｂである。
【００６０】
実施例３による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１６である。時間に対して線形で変化していることがわかる。
【００６１】
（実施例４）
実施例１と同じ方法で素子が作製された。
【００６２】
実施例４では図１７Ａのようなソース電極Ｓとドレイン電極Ｄの形状をしている。この形状は第２実施形態に倣って作製されている。ＬとＹ軸方向の場所Ｙの関係を図１７Ｂに示す。
【００６３】
実施例４による強誘電体トランジスタ１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して‐５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。言い換えれば、このリセット操作により、半導体層１７は高抵抗状態にされた。この素子のゲート電極に＋５Ｖの電圧を印加した時の電圧印可時間とソース電極Ｓとドレイン電極Ｄの間のコンダクタンスの関係を計算したのが図１８である。一定時間ごとに同じだけコンダクタンスが増加している。
【産業上の利用可能性】
【００６４】
本発明による強誘電体トランジスタ１は、データ記憶素子として各種電子機器に応用される。
【符号の説明】
【００６５】
１  強誘電体トランジスタ
Ｄ  ドレイン電極
Ｓ  ソース電極
Ｇ  ゲート電極
１１  基板
１３  電極層
１５  強誘電体層
１７  半導体層
１９  コンタクトプラグ
２１  第１実施形態において、時刻ｔにおいて初めてソース電極とドレイン電極間が満たされる半導体層
４１  第２実施形態において、すでにソース電極とドレイン電極間が低抵抗領域で満たされている領域
４２  第２実施形態において、時刻ｔにおいて初めてソース電極とドレイン電極間が満たされる半導体層
６１  第３実施形態において、ソース電極とドレイン電極の距離がＬ１である領域
６２  第３実施形態において、ソース電極とドレイン電極の距離がＬ２である領域
６３  第３実施形態において、ソース電極とドレイン電極の距離がＬ３である領域
６４  第３実施形態において、ソース電極とドレイン電極の距離がＬ４である領域
９１  第３実施形態において、ソース電極とドレイン電極の距離がＬ１である領域
９２  第３実施形態において、ソース電極とドレイン電極の距離がＬ２である領域
９３  第３実施形態において、ソース電極とドレイン電極の距離がＬ３である領域
９４  第３実施形態において、ソース電極とドレイン電極の距離がＬ４である領域
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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