(57)【要約】【課題】半導体集積回路に使用されるセルのレイアウト設計時の検証時間の短縮を図る。【解決手段】情報処理装置１０は、設定部１６と、検証部２０と、を備える。設定部１６は、半導体集積回路を構成するパターン領域Ｅを含むレイヤ３２を複数積層してなるスタンダードセル３０における、配置したときに他のスタンダードセル３０に隣接する隣接面に対する不適合規則を設定する。検証部２０は、不適合規則に基づいて、スタンダードセル３０を隣接して配置したときに適合するか否かを検証する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路を構成するパターン領域を含むレイヤを複数積層してなるセルにおける、配置したときに他の前記セルに隣接する隣接面に対する不適合規則を設定する設定部と、
前記不適合規則に基づいて、前記セルを隣接して配置したときに適合するか否かを検証する検証部と、
を備える、情報処理装置。
【請求項２】
前記設定部は、前記レイヤごとに、前記不適合規則を設定する、請求項１に記載の情報処理装置。
【請求項３】
前記設定部は、
前記隣接面から非突出の前記パターン領域を含む前記レイヤの前記不適合規則として、前記パターン領域と前記隣接面との距離が、前記パターン領域と、前記隣接面を介して隣接する他の前記セルにおける同じ階層の前記レイヤに含まれる前記パターン領域と、の最小距離を示す第１の基準値の１／２未満であることを示す規則を設定する、
請求項２に記載の情報処理装置。
【請求項４】
前記設定部は、
複数の前記隣接面から突出した第１突出部を有する前記パターン領域を含む前記レイヤの前記不適合規則として、前記第１突出部の突出方向の長さが、該パターン領域の長さの最小値を示す第２の基準値の１／２と不一致であることを示す規則を設定する、
請求項２または請求項３に記載の情報処理装置。
【請求項５】
前記設定部は、
前記第１突出部を含む前記パターン領域を含む前記レイヤの前記不適合規則として、該パターン領域における前記隣接面より内側の領域の最小長さが、前記第２の基準値の１／２未満であることを示す規則を設定する、請求項４に記載の情報処理装置。
【請求項６】
前記設定部は、
前記隣接面から突出した第２突出部を有する前記パターン領域を含む前記レイヤの前記不適合規則として、前記第２突出部の突出方向の長さが、該パターン領域における該突出方向の長さを示す第３の基準値の１／２と不一致であることを示す規則を設定する、請求項２〜請求項５の何れか１項に記載の情報処理装置。
【請求項７】
前記設定部は、
前記第２突出部を含む前記パターン領域を含む前記レイヤの前記不適合規則として、前記第２突出部と該第２突出部に対して前記突出方向に交差する方向に隣接する前記隣接面との距離が、前記セルにおいて予め定められた単位幅としての第４の基準値の１／２から前記第３の基準値の１／２を減算した減算値と不一致であることを示す規則を設定する、請求項６に記載の情報処理装置。
【請求項８】
半導体集積回路を構成するパターン領域を含むレイヤを複数積層してなるセルにおける、配置したときに他の前記セルに隣接する隣接面に対する不適合規則を設定するステップと、
前記不適合規則に基づいて、前記セルを隣接して配置したときに適合するか否かを検証するステップと、
を含む情報処理方法。
【請求項９】
半導体集積回路を構成するパターン領域を含むレイヤを複数積層してなるセルにおける、配置したときに他の前記セルに隣接する隣接面に対する不適合規則を設定するステップと、
前記不適合規則に基づいて、前記セルを隣接して配置したときに適合するか否かを検証するステップと、
をコンピュータに実行させるための情報処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、情報処理方法、および、情報処理プログラムに関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計時に、セルを配置したときに隣接するセル同士が影響を及ぼさないかを検証することが行われている（ＤＲＣ：Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）。この検証に要する時間を削減する技術が開示されている（例えば、特許文献１〜特許文献３）。
【０００３】
特許文献１および特許文献２には、スタンダードセル全種類に対して、隣接されるすべての組み合わせのレイアウトを作成しＤＲＣ検証を行う方法が開示されている。特許文献３では、セル単体に対して、隣接して起こりうるすべての仮想パターンを生成する。そして、検証対象のセルと仮想パターンセルとで検証を行うことにより、検証時間を削減する方法が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１および特許文献２の技術では、隣接されるすべての組み合わせのレイアウトを作成する必要があった。また、特許文献３の技術では、仮想パターンセルにＤＲＣエラーが含まれる場合があり、検証結果の確認に時間を要する場合があった。このため、従来技術では、検証時間の短縮を図ることは困難であった。
【０００５】
本発明は、上記に鑑みてなされたものであって、半導体集積回路に使用されるセルのレイアウト設計時の検証時間の短縮を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、半導体集積回路を構成するパターン領域を含むレイヤを複数積層してなるセルにおける、配置したときに他の前記セルに隣接する隣接面に対する不適合規則を設定する設定部と、前記不適合規則に基づいて、前記セルを隣接して配置したときに適合するか否かを検証する検証部と、を備える、情報処理装置である。
【発明の効果】
【０００７】
本発明によれば、半導体集積回路に使用されるセルのレイアウト設計時の検証時間の短縮を図ることができる、という効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施の形態の情報処理装置の概略図である。
【図２】図２は、スタンダードセルの一例を示す模式図である。
【図３】図３は、基準値管理ＤＢのデータ構成の一例を示す模式図である。
【図４】図４は、不適合規則の説明図である。
【図５】図５は、情報処理装置で実行する情報処理の手順の一例を示す、フローチャートである。
【図６】図６は、従来の検証方式の一例の説明図である。
【図７】図７は、本実施の形態の情報処理装置のハードウェア構成図の一例である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について説明する。
【００１０】
図１は、本実施の形態の情報処理装置１０の概略図である。情報処理装置１０は、半導体集積回路に使用されるセルのレイアウト設計時に、レイアウトの検証を行う装置である。
【００１１】
まず、検証対象のセルについて説明する。本実施の形態では、検証対象のセルとして、公知のスタンダードセルを用いる場合を説明する。
【００１２】
図２は、検証対象のスタンダードセル３０の一例を示す模式図である。図２（Ａ）は、スタンダードセル３０の断面図である。ただし積層構造の順番については実際の構造とは異なる。図２（Ｂ）は、スタンダードセル３０を上面から視認した平面図である。
【００１３】
スタンダードセル３０は、複数のレイヤ３２を積層してなる。図２に示す例では、レイヤ３２Ａ〜レイヤ３２Ｄの４層のレイヤ３２からなる場合を一例として示した。なお、スタンダードセル３０における、レイヤ３２の積層数は、４層に限定されず、３層以下または５層以上であってもよい。
【００１４】
レイヤ３２の各々には、半導体集積回路を構成するためのパターン領域Ｅ（パターン領域Ｅ１〜パターン領域Ｅ４）が設けられている。パターン領域Ｅは、例えば、拡散領域、ポリシリコン領域、ウェル領域、注入領域、コンタクトホールなどである。なお、パターン領域Ｅは、半導体集積回路を構成する領域であればよく、これらの領域に限定されない。なお、図２に示すパターン領域Ｅの各々の位置は、模式的に示したものである。
【００１５】
レイアウト設計時には、レイヤ３２に含まれるパターン領域Ｅの配置や種類などの異なる複数種類のスタンダードセル３０を隣接して配置する。そして、配置したときに他のスタンダードセル３０（以下、他のスタンダードセル３０については、単に“他のセル”と称する場合がある）に隣接するセル同士が影響を及ぼさないかを検証する。すなわち、スタンダードセル３０は、配置したときに他のセルに隣接する隣接面Ｐ（隣接面Ｐ１〜隣接面Ｐ４）を備える。
【００１６】
図２に示す例では、レイヤ３２Ａは、隣接面Ｐから非突出のパターン領域Ｅ１を含む。レイヤ３２Ｂは、隣接面Ｐから非突出のパターン領域Ｅ２を含む。隣接面Ｐから非突出であるとは、隣接面Ｐ１〜隣接面Ｐ４によって囲まれた矩形状の領域内に、パターン領域Ｅが収まっていることを意味する。このようなパターン領域Ｅ１およびパターン領域Ｅ２は、例えば、拡散領域やポリシリコン領域やメタル領域である。
【００１７】
レイヤ３２Ｃは、パターン領域Ｅ３を含む。パターン領域Ｅ３は、複数の隣接面Ｐから突出した第１突出部Ｅ３ａを有する。図２に示す例では、第１突出部Ｅ３ａは、隣接面Ｐ２、隣接面Ｐ１、隣接面Ｐ３の各々から突出している。言い換えると、パターン領域Ｅ３は、複数の隣接面Ｐ（隣接面Ｐ１、隣接面Ｐ２、および隣接面Ｐ３）にまたがって設けられている。このようなパターン領域Ｅ３は、例えば、ウェル領域や注入領域である。
【００１８】
レイヤ３２Ｄは、パターン領域Ｅ４を含む。パターン領域Ｅ４は、隣接面Ｐから突出した第２突出部Ｅ４ａを有する。図２に示す例では、パターン領域Ｅ４は、１つの隣接面Ｐ（隣接面Ｐ１）から突出している。なお、図２（Ｂ）では隣接面Ｐ１側のみにＥ４を配置しているが、実際にはＰ４側にも同様に配置されている。つまり、パターン領域Ｅ４は、隣接面Ｐ１と隣接面Ｐ４のみにまたがって設けられている。このようなパターン領域Ｅ４は、例えば、コンタクトホールである。
【００１９】
図１に戻り説明を続ける。本実施の形態の情報処理装置１０では、スタンダードセル３０のレイアウト設計時に検証を行う。
【００２０】
情報処理装置１０は、入力部１２と、受付部１４と、設定部１６と、記憶部１８と、検証部２０と、表示制御部２２と、表示部２４と、を備える。受付部１４、設定部１６、検証部２０、および表示制御部２２の一部または全ては、例えば、ＣＰＵなどの処理装置にプログラムを実行させること（すなわちソフトウェア）により実現してもよい。また、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などのハードウェアにより実現してもよいし、併用して実現してもよい。
【００２１】
入力部１２は、ユーザからの各種入力を受付ける。本実施の形態では、検証対象のスタンダードセル３０の指定などを受付ける。入力部１２は、例えば、キーボードやマウスである。
【００２２】
記憶部１８は、各種データを記憶する。本実施の形態では、基準値管理ＤＢ１８Ａを予め記憶する。
【００２３】
基準値管理ＤＢ１８Ａは、検証対象のスタンダードセル３０のレイヤ３２の種類ごとに、検証時に用いる基準値を規定したデータベースである。なお、基準値管理ＤＢ１８Ａのデータ形式は、データベースに限定されず、テーブルなどであってもよい。
【００２４】
図３は、基準値管理ＤＢ１８Ａのデータ構成の一例を示す模式図である。基準値管理ＤＢ１８Ａは、レイヤ種類と、基準値と、を対応づけたものである。レイヤ種類は、レイヤ３２の種類を示す情報である。本実施の形態では、レイヤ種類として、レイヤ３２に含まれるパターン領域Ｅの種類を規定している。
【００２５】
基準値は、対応するレイヤ種類のレイヤ３２の検証を行うときに用いる基準値である。本実施の形態では、基準値として、第１の基準値〜第４の基準値が予め登録されている。
【００２６】
第１の基準値は、隣接面Ｐから非突出のパターン領域Ｅを含むレイヤ３２に対応する基準値である。言い換えると、第１の基準値は、拡散領域やポリシリコン領域をパターン領域Ｅとして含むレイヤ３２に対応する基準値である。第１の基準値は、パターン領域Ｅと、隣接面Ｐを介して隣接する他のセルにおける同じ階層のレイヤ３２に含まれるパターン領域Ｅと、の最小距離を示す。図３に示す例では、第１の基準値として、“２α”が予め登録されている。
【００２７】
第２の基準値は、複数の隣接面Ｐから突出した第１突出部Ｅ３ａを有するパターン領域Ｅ３を含むレイヤ３２に対する基準値である。言い換えると、第２の基準値は、ウェル領域や注入領域をパターン領域Ｅとして含むレイヤ３２に対する基準値である。第２の基準値は、第１突出部Ｅ３ａを有するパターン領域Ｅ３の長さの最小値を示す。詳細には、第２の基準値は、パターン領域Ｅ３における、第１突出部Ｅ３ａの突出方向の最小長さを示す。図３に示す例では、第２の基準値として、“２γ”が予め登録されている。
【００２８】
第３の基準値と第４の基準値は、隣接面Ｐから突出した第２突出部Ｅ４ａを有するパターン領域Ｅ４を含むレイヤ３２に対する基準値である。言い換えると、第３の基準値と第４の基準値は、コンタクトホールをパターン領域Ｅとして含むレイヤ３２に対する基準値である。
【００２９】
第３の基準値は、第２突出部Ｅ４ａを有するパターン領域Ｅ４における、第２突出部Ｅ４ａの突出方向の長さを示す。図３に示す例では、第３の基準値として、“２σ”が予め登録されている。
【００３０】
第４の基準値は、スタンダードセル３０において予め定められた単位幅（グリッド幅と称される場合もある）を示す。ここで、スタンダードセル３０は、機能の異なる複数種類のスタンダードセル３０の全てにおいて、高さが共通で幅が単位幅（グリッド幅）の整数倍の矩形のセル枠内に構成される。第４の基準値は、この単位幅を示す。図３に示す例では、第４の基準値として、“２（σ＋ε）”が予め登録されている。
【００３１】
図１に戻り説明を続ける。設定部１６は、検証対象のスタンダードセル３０について、配置したときに他のセルに隣接する隣接面Ｐに対する不適合規則を設定する。不適合規則とは、配置したときに、物理的、電気的、熱的な影響を他に及ぼすような規則である。言い換えると、不適合規則は、所謂デザインルールに不適合な規則である。この不適合規則に一致する場合、スタンダードセル３０は、エラーとして検証されることとなる。
【００３２】
設定部１６は、隣接面Ｐを基準として、不適合規則を設定する。本実施の形態では、設定部１６は、レイヤ３２ごとに、不適合規則を設定する。
【００３３】
まず、設定部１６は、設定対象のレイヤ３２のレイヤ種類を特定する。そして、設定部１６は、特定したレイヤ種類に対応する基準値を基準値管理ＤＢ１８Ａから読取り、基準値を用いて、隣接面Ｐに対する不適合規則を設定する。
【００３４】
図４を用いて詳細に説明する。図４は、不適合規則の説明図である。
【００３５】
図４（Ａ）は、レイヤ３２Ａへの不適合規則の説明図である。設定部１６は、隣接面Ｐから非突出のパターン領域Ｅ１を含むレイヤ３２Ａに対応する基準値として、第１の基準値“２α”を読取る（図３参照）。
【００３６】
そして、設定部１６は、レイヤ３２Ａの不適合規則として、パターン領域Ｅ１と隣接面Ｐ２との距離Ｌ１が第１の基準値“２α”の１／２未満であることを示す規則を設定する。すなわち、設定部１６は、隣接面Ｐから非突出のパターン領域Ｅ１を含むレイヤ３２Ａの不適合規則として、“α未満”を設定する（Ｌ１＜α）。
【００３７】
図４（Ｂ）は、レイヤ３２Ｂへの不適合規則の説明図である。設定部１６は、隣接面Ｐから非突出のパターン領域Ｅ２を含むレイヤ３２Ｂに対応する基準値として、第１の基準値“２α”を読取る（図３参照）。なお、図３に記載されている２箇所のαは必ずしも同じ値ではない。
【００３８】
そして、設定部１６は、レイヤ３２Ｂの不適合規則として、パターン領域Ｅ２と隣接面Ｐ１との距離Ｌ２が第１の基準値“２α”の１／２未満であることを示す規則を設定する。すなわち、設定部１６は、隣接面Ｐから非突出のパターン領域Ｅ２を含むレイヤ３２Ｂの不適合規則として、“α未満”を設定する（Ｌ２＜α）。
【００３９】
図４（Ｃ）は、レイヤ３２Ｃへの不適合規則の説明図である。設定部１６は、複数の隣接面Ｐから突出した第１突出部Ｅ３ａを有するパターン領域Ｅ３を含むレイヤ３２Ｃに対する基準値として、第２の基準値“２γ”を読取る（図３参照）。なお、図３に記載されている２箇所のγは必ずしも同じ値ではない。
【００４０】
そして、設定部１６は、レイヤ３２Ｃの不適合規則として、第１突出部Ｅ３ａの突出方向の長さＬ３が、該パターン領域Ｅ３の長さの最小値（図４（Ｃ）中、Ｌ３＋Ｌ４）を示す第２の基準値“２γ”の１／２と不一致であることを示す規則を設定する（Ｌ３≠γ）。なお、Ｌ３＜γおよびＬ３＞γを設定してもよい。
【００４１】
さらに、設定部１６は、レイヤ３２Ｃの不適合規則として、パターン領域Ｅ３における隣接面Ｐより内側の領域の最小長さＬ４が、第２の基準値“２γ”の１／２未満であることを示す規則を設定する（Ｌ４＜γ）。
【００４２】
図４（Ｄ）は、レイヤ３２Ｄへの不適合規則の説明図である。設定部１６は、１つの隣接面Ｐから突出した第２突出部Ｅ４ａを有するパターン領域Ｅ４を含むレイヤ３２Ｄに対する基準値として、第３の基準値“２σ”と第４の基準値“２（σ＋ε）”を読取る（図３参照）。なお、図３に記載されている２箇所のσは同じ値になる。
【００４３】
そして、設定部１６は、レイヤ３２Ｄの不適合規則として、第２突出部Ｅ４ａの突出方向の長さＬ５が、該パターン領域Ｅ４における該突出方向の長さを示す第３の基準値“２σ”（図４（Ｄ）中、長さＫ３参照）の１／２と不一致であることを示す規則を設定する（Ｌ５≠σ）。なお、Ｌ５＞σおよびＬ５＜σを設定してもよい。
【００４４】
さらに、設定部１６は、レイヤ３２Ｄの不適合規則として、第２突出部Ｅ４ａと該第２突出部Ｅ４ａに対して突出方向に交差する方向に隣接する隣接面Ｐ２、隣接面Ｐ３との距離Ｌ６、Ｌ８が、第４の基準値“２（σ＋ε）”の１／２から第３の基準値“２σ”の１／２を減算した減算値“ε”と不一致であることを示す規則を設定する（Ｌ６≠ε、Ｌ８≠ε）。なお、Ｌ６＜ε、Ｌ６＞ε、Ｌ８＜ε、Ｌ８＞εを設定してもよい。
【００４５】
さらに、設定部１６は、レイヤ３２Ｄの不適合規則として、一対の第２突出部Ｅ４ａ間の距離Ｌ７が、該減算値“ε”の２倍と不一致であることを示す規則を更に設定してもよい（Ｌ７≠２ε）。なお、Ｌ７＜２ε、Ｌ７＞２εを設定してもよい。
【００４６】
図１に戻り説明を続ける。検証部２０は、設定部１６が設定した不適合規則に基づいて、スタンダードセル３０を他のセルに隣接して配置したときに適合するか否かを検証する。
【００４７】
すなわち、検証部２０は、スタンダードセル３０におけるレイヤ３２の各々について、設定部１６で設定した不適合規則に一致する状態になっているか否か、言い換えると、デザインルールに不適合ではないか否かを検証する。なおこのとき、検証部２０は、更に、公知のＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）を併せて行ってもよい。
【００４８】
そして、検証部２０は、不適合規則に一致するレイヤ３２の有無を検証結果として導出する。すなわち、検証部２０は、不適合規則に一致するレイヤ３２が有る場合、デザインルールに不適合であることを示す検証結果を導出する。一方、検証部２０は、不適合規則に一致するレイヤ３２が無い場合、デザインルールに適合していることを示す検証結果を導出する。
【００４９】
検証部２０は、検証結果を、記憶部１８へ記憶する。また、検証部２０は、検証結果を、表示制御部２２へ出力する。表示制御部２２は、不適合規則に一致する、すなわち、デザインルールに不適合なレイヤ３２の存在を示す情報を、表示部２４へ表示する。ユーザは、入力部１２を操作することで、レイアウトやデザイン変更などを行い、再度、検証の実行指示を入力すればよい。
【００５０】
次に、本実施の形態の情報処理装置１０で実行する情報処理の手順の一例を説明する。図５は、情報処理装置１０で実行する情報処理の手順の一例を示す、フローチャートである。
【００５１】
情報処理装置１０では、検証対象のスタンダードセル３０に含まれる全てのレイヤ３２に対してステップＳ１００〜ステップＳ１０２の処理を行う。
【００５２】
ステップＳ１００では、設定部１６は、レイヤ３２の種類に対応する基準値を、記憶部１８の基準値管理ＤＢ１８Ａから読取る（ステップＳ１００）。次に、設定部１６が、読取った基準値を用いて、隣接面Ｐに対する不適合規則を設定する（ステップＳ１０２）。
【００５３】
次に、検証部２０が、スタンダードセル３０におけるレイヤ３２の各々について、設定部１６で設定した対応する不適合規則に一致する状態になっているか否かを検証する（ステップＳ１０４）。これによって、検証部２０は、スタンダードセル３０を隣接して配置したときに適合するか否かを検証する。
【００５４】
次に、検証部２０は、検証結果を記憶部１８に記憶する（ステップＳ１０６）。表示制御部２２は、検証結果を表示部２４へ表示する（ステップＳ１０８）。そして、本ルーチンを終了する。
【００５５】
以上説明したように、本実施の形態の情報処理装置１０は、設定部１６が、半導体集積回路を構成するパターン領域Ｅを含むレイヤ３２を複数積層してなるスタンダードセル３０における、配置したときに他のスタンダードセル３０に隣接する隣接面に対する不適合規則を設定する。検証部２０は、不適合規則に基づいて、スタンダードセル３０を隣接して配置したときに適合するか否かを検証する。
【００５６】
このように、本実施の形態の情報処理装置１０は、スタンダードセル３０について隣接面Ｐを基準とし、隣接面Ｐに対する不適合規則を設定する。
【００５７】
従って、本実施の形態の情報処理装置１０は、半導体集積回路に使用されるセルのレイアウト設計時の検証時間の短縮を図ることができる。
【００５８】
一方、従来では、検証時間の短縮を図る事は困難であった。図６は、従来の検証方式の一例の説明図である。
【００５９】
図６に示す従来の検証方式は、検証対象のセル３００に対して、隣接して起こりうる全ての仮想パターンセル３０２を配置して検証を行う方式である。図６（Ａ）は、検証対象のスタンダードセル３００と仮想パターンセル３０２から、検証対象のレイヤ３２０Ａにおけるパターン領域Ｅ１Ａ、Ｅ２Ａとセル枠を抜粋した図である。パターン領域Ｅ１Ａ、Ｅ２Ａの最小スペースを２αとした場合、仮想パターンセル３０２の中では、隣接面Ｐ’に対してαだけ離れたパターン領域Ｅ’１Ａ、Ｅ’２Ａが各々必要である。
【００６０】
図６（Ｂ）は、レイヤ３２０Ａとレイヤ３２０Ｂとを併せて示した図である。レイヤ３２０Ｂに含まれるパターン領域Ｅ１Ｂの最小スペースを２βとする。この場合、仮想パターンセル３０２の中では、隣接面Ｐ’に対してβだけ離れたパターン領域Ｅ’１Ｂが必要である。これらによって、スタンダードセル３００の隣接面Ｐ’近傍のチェックは可能となるが、仮想パターンセル３０２の内部のパターン領域Ｅ’１Ａおよびパターン領域Ｅ’２Ａとパターン領域Ｅ’１Ｂに、ＤＲＣエラーを示す領域Ｇが含まれる場合がある。
【００６１】
すなわち、従来の方式では、仮想パターンセル３０２にＤＲＣエラーが含まれる場合があるため、検証時間の短縮を図ることは困難であった。
【００６２】
また、仮想パターンセル３０２のＤＲＣエラーを回避するためには、図６（Ｃ）のような仮想パターンセル３０３を配置する。すると、パターン領域Ｅ’１Ａおよびパターン領域Ｅ’２Ａとパターン領域Ｅ’１ＢにはＤＲＣエラーはなくなる。また、複数の３００を隣接面Ｐ’に配置することで、隣接面Ｐ’近傍の検証も完了する。
【００６３】
しかし、これでは、仮想パターンセルを含む膨大な量のセルが検証対象のレイアウトに含まれることとなり、検証時間としては単一の検証対象セルに対する場合よりも時間がかかってしまうという問題があった。近年ではノーマルの閾値のライブラリだけでセル数が１０００を超えるものもあり、さらに閾値の高低が異なるライブラリ、セルの高さの異なるライブラリなどがあるため、すべてのライブラリを検証する場合、検証時間の差が顕著となってきていた。
【００６４】
一方、本実施の形態の情報処理装置１０では、仮想パターンセルなどを用いることなく、スタンダードセル３０において、該スタンダードセル３０の隣接面Ｐを基準とした検証を行う。従って、本実施の形態の情報処理装置１０は、半導体集積回路に使用されるセルのレイアウト設計時の検証時間の短縮を図ることができる。
【００６５】
また、設定部１６は、レイヤ３２ごとに不適合規則を設定する。
【００６６】
設定部１６は、隣接面Ｐから非突出のパターン領域Ｅ（パターン領域Ｅ１、パターン領域Ｅ２）を含むレイヤ３２（３２Ａ、３２Ｂ）の不適合規則として、パターン領域Ｅと隣接面Ｐとの距離（Ｌ１、Ｌ２）が、パターン領域Ｅと、隣接面Ｐを介して隣接する他のセルにおける同じ階層のレイヤに含まれるパターン領域と、の最小距離を示す第１の基準値の１／２未満であることを示す規則を設定する。
【００６７】
このため、隣接面Ｐ近傍でのレイヤ３２に含まれるパターン領域Ｅのスペースが正しいのかを短時間で検証することができる。
【００６８】
設定部１６は、複数の隣接面Ｐから突出した第１突出部Ｅ３ａを有するパターン領域Ｅ３を含むレイヤ３２Ｃの不適合規則として、第１突出部Ｅ３ａの突出方向の長さＬ３が、該パターン領域Ｅ３の長さの最小値を示す第２の基準値の１／２と不一致であることを示す規則を設定する。
【００６９】
このため隣接面Ｐ近傍での、レイヤ３２に含まれるパターン領域Ｅの幅が正しいのかを検証することができる。
【００７０】
設定部１６は、第１突出部Ｅ３ａを含むパターン領域Ｅ３を含むレイヤ３２Ｃの不適合規則として、該パターン領域Ｅ３における隣接面Ｐより内側の領域の最小長さが、第２の基準値の１／２未満であることを示す規則を設定する。
【００７１】
このため隣接面Ｐ近傍での、レイヤ３２に含まれるパターン領域Ｅの幅が正しいのかを検証することができる。
【００７２】
設定部１６は、隣接面Ｐから突出した第２突出部Ｅ４ａを有するパターン領域Ｅ４を含むレイヤ３２の不適合規則として、第２突出部Ｅ４ａの突出方向の長さＬ５が、該パターン領域Ｅ４における該突出方向の長さを示す第３の基準値の１／２と不一致であることを示す規則を設定する。
【００７３】
このため、隣接面Ｐ近傍での固定値、固定位置を持ったパターン領域Ｅが正しく配置されているかを短時間で検証することができる。
【００７４】
設定部１６は、第２突出部Ｅ４ａを含むパターン領域Ｅ４を含むレイヤ３２Ｄの不適合規則として、第２突出部Ｅ４ａと該第２突出部Ｅ４ａに対して突出方向に交差する方向に隣接する隣接面Ｐとの距離が、セルにおいて予め定められた単位幅としての第４の基準値の１／２から第３の基準値の１／２を減算した減算値と不一致であることを示す規則を設定する。
【００７５】
このため、隣接面Ｐ近傍での固定値、固定位置を持ったパターン領域Ｅが正しく配置されているかを短時間で検証することができる。
【００７６】
本実施の形態の情報処理方法は、半導体集積回路を構成するパターン領域Ｅを含むレイヤ３２を複数積層してなるスタンダードセル３０における、配置したときに他のスタンダードセル３０に隣接する隣接面Ｐに対する不適合規則を設定するステップと、不適合規則に基づいて、スタンダードセル３０を隣接して配置したときに適合するか否かを検証するステップと、を含む情報処理方法である。
【００７７】
本実施の形態の情報処理プログラムは、半導体集積回路を構成するパターン領域Ｅを含むレイヤ３２を複数積層してなるスタンダードセル３０における、配置したときに他のスタンダードセル３０に隣接する隣接面Ｐに対する不適合規則を設定するステップと、不適合規則に基づいて、スタンダードセル３０を隣接して配置したときに適合するか否かを検証するステップと、をコンピュータに実行させるための情報処理プログラムである。
【００７８】
次に、本実施の形態の情報処理装置１０のハードウェア構成の一例を説明する。図７は、本実施の形態の情報処理装置１０のハードウェア構成図の一例である。情報処理装置１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）７０などの制御装置と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）７２やＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７４などの記憶装置と、各種機器とのインターフェースであるＩ／Ｆ７６と、各部を接続するバス７８とを備えており、通常のコンピュータを利用したハードウェア構成となっている。なお、ＣＰＵ７０、ＲＯＭ７２、ＲＡＭ７４、およびＩ／Ｆ７６は、バス７８を介して互いに接続されている。
【００７９】
上記実施の形態の情報処理装置１０では、ＣＰＵ７０が、ＲＯＭ７２からプログラムをＲＡＭ７４上に読み出して実行することにより、上記各機能がコンピュータ上で実現される。
【００８０】
なお、上記実施の形態の情報処理装置１０で実行される上記各処理を実行するためのプログラムは、Ｉ／Ｆ７６を介して接続されたハードディスクに記憶されていてもよい。また、上記実施の形態の情報処理装置１０で実行される上記各処理を実行するためのプログラムは、ＲＯＭ７２に予め組み込まれて提供されていてもよい。
【００８１】
また、上記実施の形態の情報処理装置１０で実行される上記処理を実行するためのプログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、ＣＤ−Ｒ、メモリカード、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）、フレキシブルディスク（ＦＤ）等のコンピュータで読み取り可能な記憶媒体に記憶されてコンピュータプログラムプロダクトとして提供されるようにしてもよい。また、上記実施の形態の情報処理装置１０で実行される上記処理を実行するためのプログラムを、インターネットなどのネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するようにしてもよい。また、上記実施の形態の情報処理装置１０で実行される上記処理を実行するためのプログラムを、インターネットなどのネットワーク経由で提供または配布するようにしてもよい。
【００８２】
なお、上記には、本発明の実施の形態を説明したが、上記実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１０  情報処理装置
１６  設定部
２０  検証部
３０  スタンダードセル
【先行技術文献】
【特許文献】
【００８４】
【特許文献１】特開２００４−１３２６４号公報
【特許文献２】特開平０３−０２２４５９号公報
【特許文献３】特開平０７−１２１６０２号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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