(57)【要約】【課題】応力発生源に対する位置によってトランジスタ特性が劣化してしまうのを抑制する。【解決手段】半導体装置を、半導体基板１と、半導体基板に設けられ、半導体基板に応力を発生させる応力発生源２と、半導体基板に設けられた第１電界効果トランジスタ３及び第２電界効果トランジスタ４とを備え、第１電界効果トランジスタと第２電界効果トランジスタは、応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように配置されているものとする。【選択図】図１
2017041529.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、前記半導体基板に応力を発生させる応力発生源と、
前記半導体基板に設けられた第１電界効果トランジスタ及び第２電界効果トランジスタとを備え、
前記第１電界効果トランジスタと前記第２電界効果トランジスタは、前記応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように配置されていることを特徴とする半導体装置。
【請求項２】
前記第１電界効果トランジスタは、Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、Ｐチャネル型電界効果トランジスタであり、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１電界効果トランジスタは、第１Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｎチャネル型電界効果トランジスタであり、
前記第１Ｎチャネル型電界効果トランジスタと前記第２Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記第１電界効果トランジスタは、第１Ｐチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｐチャネル型電界効果トランジスタであり、
前記第１Ｐチャネル型電界効果トランジスタと前記第２Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第１電界効果トランジスタは、第１Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｎチャネル型電界効果トランジスタであり、
前記第１Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記第２Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ばない領域内に位置し、前記第１Ｎチャネル型電界効果トランジスタと前記第２Ｎチャネル型電界効果トランジスタは、前記チャネル方向が異なるように配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記第１電界効果トランジスタは、第１Ｐチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｐチャネル型電界効果トランジスタであり、
前記第１Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記第２Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ばない領域内に位置し、前記第１Ｐチャネル型電界効果トランジスタと前記第２Ｐチャネル型電界効果トランジスタは、前記チャネル方向が異なるように配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記応力発生源によって発生させられた応力が及ばない領域内に位置する他のＮチャネル型電界効果トランジスタ及び他のＰチャネル型電界効果トランジスタを備え、
前記他のＮチャネル型電界効果トランジスタと前記他のＰチャネル型電界効果トランジスタは、前記チャネル方向が平行になるように配置されていることを特徴とする、請求項２に記載の半導体装置。
【請求項８】
前記Ｎチャネル型電界効果トランジスタは、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように配置されていることを特徴とする、請求項２又は７に記載の半導体装置。
【請求項９】
前記Ｐチャネル型電界効果トランジスタは、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように配置されていることを特徴とする、請求項２、７、８のいずれか１項に記載の半導体装置。
【請求項１０】
前記Ｎチャネル型電界効果トランジスタ及び前記Ｐチャネル型電界効果トランジスタによってインバータが構成されており、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタの最大電流値の差が許容範囲内になっていることを特徴とする、請求項２又は７に記載の半導体装置。
【請求項１１】
半導体基板に、前記半導体基板に応力を発生させる応力発生源を設ける工程と、
前記半導体基板に、第１電界効果トランジスタ及び第２電界効果トランジスタを設ける工程とを含み、
前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを設ける工程において、前記応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを配置することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを配置する工程は、インバータを構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタを配置する工程であり、
前記Ｎチャネル型電界効果トランジスタ及び前記Ｐチャネル型電界効果トランジスタを配置する工程は、
前記応力発生源によって発生させられた応力が及ぶ領域内に、前記Ｎチャネル型電界効果トランジスタを、前記チャネル方向と、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように仮配置するとともに、前記Ｐチャネル型電界効果トランジスタを、前記チャネル方向と、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように仮配置する工程と、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタの最大電流値の差が許容範囲内になるように、前記Ｎチャネル型電界効果トランジスタ又は前記Ｐチャネル型電界効果トランジスタの前記チャネル方向を調整する工程とを含むことを特徴とする、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えばシリコン基板などの半導体基板に、例えばＴＳＶ（Through Silicon Via）などの貫通電極を設け、３次元実装する技術が注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７７６９０号公報
【特許文献２】特開２００６−２６９７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のように、半導体基板に貫通電極を設けると、その周囲に応力を発生させることになる。なお、半導体基板にバンプを設けた場合にも、その周囲に応力を発生させることになる。
このため、半導体基板に複数の電界効果トランジスタをチャネル方向が揃うように配置すると、例えば貫通電極やバンプなどの応力発生源によって発生させられた応力の影響を受ける領域ではトランジスタ特性が劣化してしまう場合がある。この場合、応力発生源によって発生させられた応力の影響を受けない領域に全ての電界効果トランジスタを配置することも考えられるが、これでは高密度化・高集積化を進めるのが難しくなる。
【０００５】
そこで、応力発生源に対する位置によってトランジスタ特性が劣化してしまうのを抑制したい。
【課題を解決するための手段】
【０００６】
本半導体装置は、半導体基板と、半導体基板に設けられ、半導体基板に応力を発生させる応力発生源と、半導体基板に設けられた第１電界効果トランジスタ及び第２電界効果トランジスタとを備え、第１電界効果トランジスタと第２電界効果トランジスタは、応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように配置されている。
【０００７】
本半導体装置の製造方法は、半導体基板に、半導体基板に応力を発生させる応力発生源を設ける工程と、半導体基板に、第１電界効果トランジスタ及び第２電界効果トランジスタを設ける工程とを含み、第１電界効果トランジスタ及び第２電界効果トランジスタを設ける工程において、応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように、第１電界効果トランジスタ及び第２電界効果トランジスタを配置する。
【発明の効果】
【０００８】
したがって、本半導体装置及びその製造方法によれば、応力発生源に対する位置によってトランジスタ特性が劣化してしまうのを抑制できるという利点がある。
【図面の簡単な説明】
【０００９】
【図１】（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式的平面図である。
【図２】（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式的平面図である。
【図３】（Ａ）は、ＮＭＯＳのＶｇ−Ｉｄ特性の配置依存性を解析した結果を示す図であり、（Ｂ）は、ＰＭＯＳのＶｇ−Ｉｄ特性の配置依存性を解析した結果を示す図である。
【図４】本実施形態にかかる半導体装置のＴＳＶによって発生させられた応力が及ぶ領域及び応力が及ばない領域におけるＮＭＯＳ及びＰＭＯＳの配置例を示す模式的平面図である。
【図５】ＮＭＯＳにおけるドレイン電流値とＴＳＶとの距離依存性を解析した結果を示す図である。
【図６】（Ａ）は、従来のＭＯＳＦＥＴの配置可能領域を示す模式的平面図であり、（Ｂ）は、本実施形態の半導体装置におけるＭＯＳＦＥＴの配置可能領域を示す模式的平面図である。
【図７】（Ａ）は、比較例のＣＭＯＳインバータを構成するＮＭＯＳ及びＰＭＯＳの配置を示す模式図であり、（Ｂ）は、比較例のＣＭＯＳインバータの回路構成を示す図であり、（Ｃ）、（Ｄ）は、比較例の場合に、ＴＳＶによって発生させられた応力がインバータ特性（出力電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔ）に与える影響をシミュレーションで解析した結果を示す図である。
【図８】（Ａ）は、上述の実施形態のＣＭＯＳインバータを構成するＮＭＯＳ及びＰＭＯＳの配置を示す模式図であり、（Ｂ）は、上述の実施形態のＣＭＯＳインバータの回路構成を示す図であり、（Ｃ）、（Ｄ）は、上述の実施形態の場合に、ＴＳＶによって発生させられた応力がインバータ特性（出力電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔ）に与える影響をシミュレーションで解析した結果を示す図である。
【図９】一般的なＣＭＯＳインバータを構成するＮＭＯＳ及びＰＭＯＳの配置を示す模式的平面図である。
【図１０】ＣＭＯＳインバータの設計段階におけるＣＭＯＳインバータを構成するＮＭＯＳ又はＰＭＯＳのチャネル方向の調整方法（ゲート角度の調整方法）を説明するためのフローチャートである。
【発明を実施するための形態】
【００１０】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１０を参照しながら説明する。
本実施形態にかかる半導体装置は、図１（Ａ）、図１（Ｂ）に示すように、シリコン基板１と、シリコン基板１に設けられ、シリコン基板１に応力を発生させるＴＳＶ２と、シリコン基板１に設けられたＮチャネル型ＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor；以下、ＮＭＯＳという）３及びＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）４とを備える。
【００１１】
なお、図１（Ａ）は、上方から見て、ＴＳＶ２の右側にＮＭＯＳ３及びＰＭＯＳ４を設ける場合の配置を示しており、図１（Ｂ）は、上方から見て、ＴＳＶ２の上側にＮＭＯＳ３及びＰＭＯＳ４を設ける場合の配置を示している。
また、シリコン基板１を半導体基板ともいう。また、ＴＳＶ２は、シリコン基板１を貫通する電極であるため、貫通電極ともいう。また、ＴＳＶ２は、例えば銅などの金属材料からなり、シリコン基板１の材料であるシリコンと異なる熱膨張係数を有するものであり、シリコン基板１に応力を発生させるものであるため、応力発生源又はシリコンと熱膨張係数が異なる部品ともいう。また、Ｎチャネル型ＭＯＳＦＥＴ３を第１電界効果トランジスタ又はＮチャネル型電界効果トランジスタともいう。また、Ｐチャネル型ＭＯＳＦＥＴ４を第２電界効果トランジスタ又はＰチャネル型電界効果トランジスタともいう。
【００１２】
ここで、ＴＳＶ２は、３次元実装を実現するために使用されるもので、シリコン基板１に複数設けられている。また、ＮＭＯＳ３及びＰＭＯＳ４は、それぞれ、シリコン基板１上に複数設けられており、ＭＯＳＦＥＴ回路を構成している。
本実施形態では、ＮＭＯＳ３とＰＭＯＳ４は、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置し、ソースＳからドレインＤへ向かうチャネル方向（図１（Ａ）、図１（Ｂ）中、矢印で示している）が異なるように配置されている。つまり、ＮＭＯＳ３とＰＭＯＳ４は、チャネル方向が交差するように配置されている。
【００１３】
ここで、ＮＭＯＳ３とＰＭＯＳ４では、ＴＳＶ２との位置関係とチャネル方向で電流値に与える影響が異なる。これは、キャリアが電子か正孔かによってキャリアの移動のメカニズムが異なるからである。
まず、図３（Ａ）は、（１００）Ｓｉ基板１に設けられたＮＭＯＳ３のＶｇ−Ｉｄ特性の配置依存性を解析した結果を示している。
【００１４】
ここで、図３（Ａ）中、実線Ａは、例えば製造工程中に高温から低温になることでＴＳＶ２の周囲に引張応力が生じる場合に、即ち、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＮＭＯＳ３を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）とが一致するように配置（第１方向＝第２方向；図２（Ａ）参照）したときのＶｇ−Ｉｄ特性を示している。
【００１５】
また、図３（Ａ）中、実線Ｂは、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＮＭＯＳ３を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）とが直交するように配置（第１方向⊥第２方向；図２（Ｂ）参照）したときのＶｇ−Ｉｄ特性を示している。
【００１６】
なお、この解析では、Ｖｄ＝１．２Ｖとし、ＴＳＶ２の側面からＮＭＯＳ３のチャネルの中心までの距離を約２μｍとし、ＮＭＯＳ３の奥行き方向のサイズ（ゲート幅）Ｗを約１μｍとしている。また、応力が作用していない場合のＮＭＯＳ３（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３）の最大電流値を三角マークでプロットしている。
【００１７】
図３（Ａ）に示すように、ＮＭＯＳ３の場合、第１方向＝第２方向とすることで、電流値を最も高くすることができる。また、ＮＭＯＳ３の場合、第１方向＝第２方向とすることで、第１方向⊥第２方向とする場合と比べて、最大電流値を約３４％増加させることができる。また、ＮＭＯＳ３の場合、第１方向＝第２方向とすることで、応力が作用していない場合と比べても、電流値を増加させることができる。また、ＮＭＯＳ３の場合、第１方向⊥第２方向になっていると、応力が作用していない場合と比べて、電流値が減少してしまうことになる。
【００１８】
このため、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３は、図２（Ａ）に示すように、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）とが一致するように配置する。つまり、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３は、第１方向に沿って引張応力が生じる場合、第１方向と第２方向とが同一方向又は逆方向になるように配置する。
【００１９】
このようにＮＭＯＳ３が配置されていると、チャネル方向への応力に着目すると引張応力となり、即ち、チャネルに対して引張応力が作用することになり、この引張応力によって電子の移動度が増加する。このため、このようにＮＭＯＳ３を配置することで、ＴＳＶ２によって発生させられた応力の影響によるＮＭＯＳ３の電流値の減少やばらつきを抑制でき、ＮＭＯＳ３の特性が劣化してしまうのを抑制することができる。この場合、ＮＭＯＳ３は、チャネルに対して引張応力が作用するように配置されていることになる。
【００２０】
次に、図３（Ｂ）は、（１００）Ｓｉ基板１に設けられたＰＭＯＳ４のＶｇ−Ｉｄ特性の配置依存性を解析した結果を示している。
ここで、図３（Ｂ）中、実線Ａは、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＰＭＯＳ４を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）とが直交するように配置（第１方向⊥第２方向）したときのＶｇ−Ｉｄ特性を示している。
【００２１】
また、図３（Ｂ）中、実線Ｂは、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＰＭＯＳ４を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）とが一致するように配置（第１方向＝第２方向）したときのＶｇ−Ｉｄ特性を示している。
【００２２】
なお、この解析では、Ｖｄ＝−１．２Ｖとし、ＴＳＶ２の側面からＰＭＯＳ４のチャネルの中心までの距離を約２μｍとし、ＰＭＯＳ４の奥行き方向のサイズ（ゲート幅）Ｗを約１μｍとしている。また、応力が作用していない場合のＰＭＯＳ４（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＰＭＯＳ４）の最大電流値を三角マークでプロットしている。また、図３（Ａ）、図３（Ｂ）に示す解析結果では、最大電流値がＮＭＯＳ３とＰＭＯＳ４で異なるが、例えばトランジスタの奥行きサイズＷを調整するなど、他の設計パラメータを調整することで、ＮＭＯＳ３とＰＭＯＳ４の最大電流値を一致させることができる。
【００２３】
図３（Ｂ）に示すように、ＰＭＯＳ４の場合、第１方向⊥第２方向とすることで、電流値を最も高くすることができる。また、ＰＭＯＳ４の場合、第１方向⊥第２方向とすることで、第１方向＝第２方向とする場合と比べて、最大電流値を約１６％増加させることができる。また、ＰＭＯＳ４の場合、第１方向＝第２方向になっていると、応力が作用していない場合と比べて、電流値が減少してしまうことになる。なお、ここでは、応力が作用していない場合のＰＭＯＳ４の最大電流値が、第１方向⊥第２方向とした場合のＰＭＯＳ４の電流最大値とほぼ一致しているが、設計パラメータを変えれば、第１方向⊥第２方向とすることで、応力が作用していない場合と比べても、電流値を増加させることが可能である。
【００２４】
このため、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＰＭＯＳ４は、図２（Ｂ）に示すように、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）とが直交するように配置する。つまり、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＰＭＯＳ４は、第１方向に沿って引張応力が生じる場合、第１方向と第２方向が垂直になるように配置する。
【００２５】
このようにＰＭＯＳ４が配置されていると、チャネル方向への応力に着目すると圧縮応力となり、即ち、チャネルに対して圧縮応力が作用することになり、この圧縮応力によって正孔の移動度が増加する。このため、このようにＰＭＯＳ４を配置することで、ＴＳＶ２によって発生させられた応力の影響によるＰＭＯＳ４の電流値の減少やばらつきを抑制でき、ＰＭＯＳ４の特性が劣化してしまうのを抑制することができる。この場合、ＰＭＯＳ４は、チャネルに対して圧縮応力が作用するように配置されていることになる。
【００２６】
なお、ＴＳＶ２の中心からＮＭＯＳ３又はＰＭＯＳ４のチャネルの中心へ向かう方向とは、ＴＳＶ２の中心とＮＭＯＳ３又はＰＭＯＳ４のチャネルの中心とを最短距離で結ぶ直線が延びる方向であり、ＴＳＶ２のＮＭＯＳ３又はＰＭＯＳ４に最も近接している側の側面が接するシリコン基板１の表面から、ＮＭＯＳ３又はＰＭＯＳ４のチャネルの中心が位置するシリコン基板１の表面へ向かう方向である。
【００２７】
このように、ＮＭＯＳ３とＰＭＯＳ４は、ＴＳＶ２に対する位置に応じて、チャネル方向が異なるように配置されている。
このように配置しているのは、以下の理由による。
３次元実装を実現するためにＴＳＶが多数使用される。そして、シリコン基板にＴＳＶが存在すると、その周囲に局所的に応力が発生し、シリコン基板に応力分布が生じることになる。
【００２８】
このような応力を発生させるＴＳＶが、シリコン基板に設けられたＭＯＳＦＥＴ回路の周囲に存在すると、例えばトランジスタの電流特性などのトランジスタ特性が劣化してしまうことになる。
例えば、シリコン基板の全面にＮＭＯＳとＰＭＯＳをチャネル方向が揃うように配置すると（例えば図９参照）、ＴＳＶによって発生させられた応力の影響を受ける領域では、応力の影響によるトランジスタの電流値の減少やばらつきが生じ、トランジスタ特性が劣化してしまう場合がある。特に、パッケージサイズやトランジスタの微細化が進む中、トランジスタの電流値の減少やばらつきは、トランジスタやそれを使った回路の特性のばらつきや劣化につながることになる。
【００２９】
この場合、ＴＳＶによって発生させられた応力の影響を受けない領域に全てのＮＭＯＳ及びＰＭＯＳを配置することも考えられるが、これでは高密度化・高集積化を進めるのが難しくなる。
そこで、ＴＳＶ２に対する位置によってトランジスタ特性が劣化してしまうのを抑制すべく、ＮＭＯＳ３及びＰＭＯＳ４を上述のように配置している。
【００３０】
特に、ＴＳＶ２によって発生させられた応力が及ぶ領域内にＮＭＯＳ３及びＰＭＯＳ４を配置する場合であっても、ＴＳＶ２によって発生させられた応力の影響によるトランジスタの電流値の減少やばらつきが生じてしまうのを抑制し、トランジスタ特性が劣化してしまうのを抑制することができる。
このように、トランジスタ特性が劣化してしまうのを抑制できるため、ＴＳＶ２によって発生させられた応力が及ぶ領域内にもＮＭＯＳ３及びＰＭＯＳ４を配置でき、即ち、ＴＳＶ２の直近に近接してＮＭＯＳ３及びＰＭＯＳ４を配置でき、高密度にＮＭＯＳ３及びＰＭＯＳ４を配置して高密度化・高集積化を図ることが可能となる。
【００３１】
ところで、上述の実施形態では、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４を、チャネル方向が異なるように配置する場合を例に挙げて説明しているが、これに限られるものではなく、第１電界効果トランジスタと第２電界効果トランジスタが、ＴＳＶ（応力発生源）に対する位置に応じて、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されていれば良い。
【００３２】
例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＮＭＯＳ３Ａ（３）と他のＮＭＯＳ３Ｂ（３）が、チャネル方向が異なるように配置されていても良い（例えば図１（Ａ）、図１（Ｂ）参照）。なお、一のＮＭＯＳ３Ａを第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタともいう。また、他のＮＭＯＳ３Ｂを第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタともいう。
【００３３】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＮＭＯＳ３Ａは、ＴＳＶ２の中心から一のＮＭＯＳ３Ａのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から一のＮＭＯＳ３Ａのチャネルの中心へ向かう方向（第１方向）とが一致するように配置すれば良い。また、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する他のＮＭＯＳ３Ｂは、ＴＳＶ２の中心から他のＮＭＯＳ３Ｂのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から他のＮＭＯＳ３Ｂのチャネルの中心へ向かう方向（第１方向）とが一致するように配置すれば良い。
【００３４】
また、例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＰＭＯＳ４Ａ（４）と他のＰＭＯＳ４Ｂ（４）が、チャネル方向が異なるように配置されていても良い（例えば図１（Ａ）、図１（Ｂ）参照）。なお、一のＰＭＯＳ４Ａを第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタともいう。また、他のＰＭＯＳ４Ｂを第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタともいう。
【００３５】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＰＭＯＳ４Ａは、ＴＳＶ２の中心から一のＰＭＯＳ４Ａのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から一のＰＭＯＳ４Ａのチャネルの中心へ向かう方向（第１方向）とが直交するように配置すれば良い。また、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する他のＰＭＯＳ４Ｂは、ＴＳＶ２の中心から他のＰＭＯＳ４Ｂのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から他のＰＭＯＳ４Ｂのチャネルの中心へ向かう方向（第１方向）とが直交するように配置すれば良い。
【００３６】
また、例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域（例えば図４中、符号Ｘで示す破線の左側の領域）内に位置する一のＮＭＯＳ３Ｘ（３）と、ＴＳＶ２によって発生させられた応力が及ばない領域（例えば図４中、符号Ｘで示す破線の右側の領域）内に位置する他のＮＭＯＳ３Ｙ（３）とが、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されていても良い（例えば図４参照）。なお、一のＮＭＯＳ３Ｘを第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタともいう。また、他のＮＭＯＳ３Ｙを第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタともいう。なお、図４では、配置関係をわかり易く示すために、ＮＭＯＳ３及びＰＭＯＳ４は、ゲートのみを実線で示しており、このゲートに対して直交する方向がチャネル方向となる。また、図４では、ＮＭＯＳ３とＰＭＯＳ４とが接続されて構成される複数のＣＭＯＳインバータ（ＩＮＶ）５が設けられている場合を例に挙げて図示している。
【００３７】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＮＭＯＳ３Ｘは、ＴＳＶ２の中心から一のＮＭＯＳ３Ｘのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から一のＮＭＯＳ３Ｘのチャネルの中心へ向かう方向（第１方向）とが一致するように配置すれば良い（例えば図４参照）。
【００３８】
また、例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域（例えば図４中、符号Ｘで示す破線の左側の領域）内に位置する一のＰＭＯＳ４Ｘ（４）と、ＴＳＶ２によって発生させられた応力が及ばない領域（例えば図４中、符号Ｘで示す破線の右側の領域）内に位置する他のＰＭＯＳ４Ｙ（４）とが、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されていても良い（例えば図４参照）。なお、一のＰＭＯＳ４Ｘを第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタともいう。また、他のＰＭＯＳ４Ｙを第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタともいう。
【００３９】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＰＭＯＳ４Ｘは、ＴＳＶ２の中心から一のＰＭＯＳ４Ｘのチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合、チャネル方向（第２方向）と、ＴＳＶ２の中心から一のＰＭＯＳ４Ｘのチャネルの中心へ向かう方向（第１方向）とが直交するように配置すれば良い（例えば図４参照）。
【００４０】
また、例えば、上述の実施形態のように、ＴＳＶ２によって発生させられた応力が及ぶ領域（例えば図４中、符号Ｘで示す破線の左側の領域）内に位置するＮＭＯＳ３Ｘ（３）とＰＭＯＳ４Ｘ（４）を、チャネル方向が異なるように（即ち、チャネル方向が交差するように）配置し、さらに、ＴＳＶ２によって発生させられた応力が及ばない領域（例えば図４中、符号Ｘで示す破線の右側の領域）内に位置する他のＮＭＯＳ３Ｙ（３）と他のＰＭＯＳ４Ｙ（４）を、チャネル方向が平行になるように配置しても良い（例えば図４参照）。なお、他のＮＭＯＳ３Ｙを他のＮチャネル型電界効果トランジスタともいう。また、他のＰＭＯＳ４Ｙを他のＰチャネル型電界効果トランジスタともいう。
【００４１】
ところで、上述の実施形態では、ＴＳＶ２によって発生させられた応力が及ぶ領域内で、ＮＭＯＳ３を、第１方向と第２方向とが同一方向又は逆方向になるように配置し、ＰＭＯＳ４を、第１方向と第２方向が直交（垂直）になるように配置し、ＮＭＯＳ３とＰＭＯＳ４のチャネル方向が９０度回転するように配置しているが、これに限られるものではない。
【００４２】
例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＮＭＯＳ３が設けられる場合、複数のＮＭＯＳ３の最大電流値が許容範囲内になるように、複数のＮＭＯＳ３が、それぞれ、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）との関係が調整されて配置されていても良い。
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＮＭＯＳ３と他のＮＭＯＳ３が、チャネル方向が異なるように配置されることになる。また、一のＮＭＯＳ３と他のＮＭＯＳ３の最大電流値が許容範囲内になっていることになる。なお、一のＮＭＯＳ３を第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタともいう。また、他のＮＭＯＳ３を第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタともいう。
【００４３】
ここで、第１方向に沿って引張応力が生じる場合、ＮＭＯＳ３は、第１方向と第２方向とが同一方向又は逆方向になるように配置すると、最大電流値を最も高くすることができ、第１方向と第２方向とが同一方向又は逆方向になる配置から、第１方向と第２方向が直交する配置へ向けて、ＮＭＯＳ３の第１方向と第２方向との関係（即ち、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向に対するＮＭＯＳ３のチャネル方向の角度；ＮＭＯＳ３のゲート角度）を調整すると、最大電流値を低くしていくことができる。
【００４４】
このため、まず、複数のＮＭＯＳ３のすべてを、第１方向と第２方向とが同一方向又は逆方向になるように仮配置し、複数のＮＭＯＳ３のそれぞれについて、最大電流値が許容範囲内になるように、第１方向と第２方向が直交する配置へ向けて、第１方向と第２方向との関係を調整すれば良い。
例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に設けられる複数のＮＭＯＳ３の最大電流値と、応力が作用していない場合のＮＭＯＳ３（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３）の最大電流値との差が許容範囲内になるように、複数のＮＭＯＳ３のそれぞれの第１方向と第２方向との関係を調整すれば良い。
【００４５】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＮＭＯＳ３と、ＴＳＶ２によって発生させられた応力が及ばない領域内に位置する他のＮＭＯＳ３とが、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されることになる。なお、一のＮＭＯＳ３を第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタともいう。また、他のＮＭＯＳ３を第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタともいう。
【００４６】
このように、ＮＭＯＳ３の第１方向と第２方向との関係を調整して、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＮＭＯＳ３を配置することで、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＮＭＯＳ３を配置する場合であっても、ＴＳＶ２によって発生させられた応力の影響によるＮＭＯＳ３の電流値のばらつきが生じてしまうのを抑制し、トランジスタ特性が劣化してしまうのを抑制することができる。
【００４７】
また、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３と、ＴＳＶ２によって発生させられた応力が及ばない領域内に位置するＮＭＯＳ３とで、電流値のばらつきを抑制し、トランジスタ特性が劣化してしまうのを抑制することができる。
このように、トランジスタ特性が劣化してしまうのを抑制できるため、ＴＳＶ２によって発生させられた応力が及ぶ領域内にも複数のＮＭＯＳ３を配置でき、高密度にＮＭＯＳ３を配置して高密度化・高集積化を図ることが可能となる。
【００４８】
ここで、図５は、ＮＭＯＳ３におけるドレイン電流値（Ｖｇ＝Ｖｄ＝１．２Ｖ；最大電流値）とＴＳＶ２との距離依存性を解析した結果を示している。
ここで、図５中、実線Ａは、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＮＭＯＳ３を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）とが一致するように配置（第１方向＝第２方向）したときのＴＳＶ２からの距離に対するドレイン電流値の変化を示している。ここで、ＴＳＶ２からの距離は、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心までの距離、即ち、第１方向の距離である。
【００４９】
また、図５中、実線Ｂは、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）に沿って引張応力が生じる場合に、ＮＭＯＳ３を、チャネル方向（第２方向）と、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心へ向かう方向（第１方向）とが直交するように配置（第１方向⊥第２方向）したときのＴＳＶ２からの距離に対するドレイン電流値の変化を示している。ここで、ＴＳＶ２からの距離は、ＴＳＶ２の中心からＮＭＯＳ３のチャネルの中心までの距離、即ち、第１方向の距離である。
【００５０】
なお、この解析では、ＴＳＶ２からの距離は、ＴＳＶ２の中心からの距離であり、ここでは、ＴＳＶ２の径を約１０μｍとしているため、ＴＳＶ２の側面でＴＳＶ２からの距離が約５μｍになっている。また、ＮＭＯＳ３の奥行き方向のサイズ（ゲート幅）Ｗを約１μｍとしている。また、応力が作用していない場合のＮＭＯＳ３（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３）のドレイン電流値を三角マークでプロットしている。
【００５１】
図５に示すように、約１０μｍ径のＴＳＶ２では、ＴＳＶ２からの距離が約２０μｍ未満の範囲では、ＴＳＶ２によって発生させられた応力の影響があり、ＮＭＯＳ３を第１方向＝第２方向として配置した場合、応力が作用していない場合と比べて、ドレイン電流値が増加し、ＮＭＯＳ３を第１方向⊥第２方向として配置した場合、応力が作用していない場合と比べて、ドレイン電流値が減少している。
【００５２】
一方、ＴＳＶ２からの距離が約２０μｍ以上になると、即ち、ＴＳＶ２から約２０μｍ離れると、ＴＳＶ２によって発生させられた応力の影響はなくなり、ＮＭＯＳ３を第１方向＝第２方向として配置した場合、ＮＭＯＳ３を第１方向⊥第２方向として配置した場合のいずれの場合も、応力が作用していない場合と比べて、ドレイン電流値はそれほど増減せず、そのばらつきは許容範囲内になっている。
【００５３】
この場合、ＴＳＶ２によって発生させられた応力の影響がある領域、即ち、ＴＳＶ２からの距離が約２０μｍ未満のＴＳＶ２の周囲の領域（例えば図６（Ａ）中、符号Ｘで示す領域参照）には、ＮＭＯＳ３を配置しないことが考えられる。しかしながら、このようにすると、例えばＴＳＶ２が約５０μｍピッチで高密度に多数配置される場合などには、ＴＳＶ２の周囲にはほとんどＮＭＯＳ３を配置できないことになる。
【００５４】
これに対し、上述のようにしてＮＭＯＳ３の第１方向と第２方向との関係を調整して配置することで、ＴＳＶ２によって発生させられた応力の影響によるＮＭＯＳ３の電流値のばらつきが生じてしまうのを抑制できるため、ＴＳＶ２によって発生させられた応力が及ぶ領域内にもＮＭＯＳ３を配置でき、高密度にＮＭＯＳ３を配置して高密度化・高集積化を図ることが可能となる。例えば、ＴＳＶ２の側面からの距離が約２μｍの領域（例えば図６（Ｂ）中、符号Ｘで示す領域参照）を除いてＮＭＯＳ３を配置することが可能となり、高密度化・高集積化を図ることができる。
【００５５】
また、例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＰＭＯＳ４が設けられる場合、複数のＰＭＯＳ４の最大電流値が許容範囲内になるように、複数のＰＭＯＳ４が、それぞれ、チャネル方向（第２方向）と、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向（第１方向）との関係が調整されて配置されていても良い。
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＰＭＯＳ４と他のＰＭＯＳ４が、チャネル方向が異なるように配置されることになる。また、一のＰＭＯＳ４と他のＰＭＯＳ４の最大電流値が許容範囲内になっていることになる。なお、一のＰＭＯＳ４を第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタともいう。また、他のＰＭＯＳ４を第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタともいう。
【００５６】
ここで、第１方向に沿って引張応力が生じる場合、ＰＭＯＳ４は、第１方向と第２方向とが直交するように配置すると、最大電流値を最も高くすることができ、第１方向と第２方向とが直交する配置から、第１方向と第２方向が同一方向又は逆方向になる配置へ向けて、ＰＭＯＳ４の第１方向と第２方向との関係（即ち、ＴＳＶ２の中心からＰＭＯＳ４のチャネルの中心へ向かう方向に対するＰＭＯＳ４のチャネル方向の角度；ＰＭＯＳ４のゲート角度）を調整すると、最大電流値を低くしていくことができる。
【００５７】
このため、まず、複数のＰＭＯＳ４のすべてを、第１方向と第２方向とが直交するように仮配置し、複数のＰＭＯＳ４のそれぞれについて、最大電流値が許容範囲内になるように、第１方向と第２方向が同一方向又は逆方向になる配置へ向けて、第１方向と第２方向との関係を調整すれば良い。
例えば、ＴＳＶ２によって発生させられた応力が及ぶ領域内に設けられる複数のＰＭＯＳ４の最大電流値と、応力が作用していない場合のＰＭＯＳ４（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＰＭＯＳ４）の最大電流値との差が許容範囲内になるように、複数のＰＭＯＳ４のそれぞれの第１方向と第２方向との関係を調整すれば良い。
【００５８】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置する一のＰＭＯＳ４と、ＴＳＶ２によって発生させられた応力が及ばない領域内に位置する他のＰＭＯＳ４とが、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されることになる。なお、一のＰＭＯＳ４を第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタともいう。また、他のＰＭＯＳ４を第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタともいう。
【００５９】
このように、ＰＭＯＳ４の第１方向と第２方向との関係を調整して、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＰＭＯＳ４を配置することで、ＴＳＶ２によって発生させられた応力が及ぶ領域内に複数のＰＭＯＳ４を配置する場合であっても、ＴＳＶ２によって発生させられた応力の影響によるＰＭＯＳ４の電流値のばらつきが生じてしまうのを抑制し、トランジスタ特性が劣化してしまうのを抑制することができる。
【００６０】
また、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＰＭＯＳ４と、ＴＳＶ２によって発生させられた応力が及ばない領域内に位置するＰＭＯＳ４とで、電流値のばらつきを抑制し、トランジスタ特性が劣化してしまうのを抑制することができる。
このように、トランジスタ特性が劣化してしまうのを抑制できるため、ＴＳＶ２によって発生させられた応力が及ぶ領域内にも複数のＰＭＯＳ４を配置でき、高密度にＰＭＯＳ４を配置して高密度化・高集積化を図ることが可能となる。
【００６１】
ところで、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４の両ゲートを接続し、ＮＭＯＳ３とＰＭＯＳ４によってＣＭＯＳ（Complementary MOS）インバータ５を構成することもできる（例えば図１、図４参照）。なお、ＣＭＯＳインバータ５を単にインバータともいう。
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４のチャネル方向を調整することで、即ち、ＮＭＯＳ３のチャネル方向とＰＭＯＳ４のチャネル方向の交差する角度を調整することで、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が許容範囲内になっているものとするのが好ましい。特に、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４のチャネル方向を調整することで、ＮＭＯＳ３の最大電流値とＰＭＯＳ４の最大電流値とを合わせるのが、より好ましい。これにより、ＮＭＯＳ３とＰＭＯＳ４の最大電流値のばらつきを抑制し、ＣＭＯＳインバータ５の特性を向上させることが可能となる。なお、このようなＮＭＯＳ３とＰＭＯＳ４のチャネル方向の調整が、設計パラメータに加わることで、より高精度な設計が可能となり、ＣＭＯＳインバータ５の特性を向上させることが可能となる。また、ＮＭＯＳ３のチャネル方向とＰＭＯＳ４のチャネル方向の交差する角度を調整することは、ＮＭＯＳ３のゲートとＰＭＯＳ４のゲートの角度を調整することでもある。
【００６２】
この場合、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４は、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されていることになる。つまり、ＮＭＯＳ３とＰＭＯＳ４は、応力発生源であるＴＳＶ２に対する位置に応じて、チャネル方向が異なるように、即ち、チャネル方向が交差するように、配置されていることになる。
【００６３】
なお、ＣＭＯＳインバータを構成するＮＭＯＳとＰＭＯＳは、ゲートを一方向に直線状に延びるようにして共通化するのが一般的である（図９参照）。この場合、ＮＭＯＳとＰＭＯＳは、チャネル方向が平行になるように配置されることになる。そこで、ＴＳＶによって発生させられた応力が及ぶ領域及びＴＳＶによって発生させられた応力が及ばない領域を含む全領域に設けられるＣＭＯＳインバータを構成するＮＭＯＳとＰＭＯＳをチャネル方向が平行になるように配置することが考えられる。しかしながら、このように配置するとＣＭＯＳインバータの特性のばらつきが生じてしまう。そこで、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられるＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４をチャネル方向が交差するように配置し、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられるＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４をチャネル方向が平行になるように配置することで（例えば図４参照）、ＣＭＯＳインバータ５の特性のばらつきを抑制することができる。
【００６４】
さらに、ＮＭＯＳ３及びＰＭＯＳ４の奥行き方向のサイズ（ゲート幅）Ｗを調整することによって、ＴＳＶ２によって発生させられた応力が及ぶ領域及びＴＳＶ２によって発生させられた応力が及ばない領域の全領域に設けられる複数のＣＭＯＳインバータ５の特性のばらつきを抑制することもできる。つまり、ＮＭＯＳ３及びＰＭＯＳ４の奥行き方向のサイズ（ゲート幅）Ｗを調整することによって、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３及びＰＭＯＳ４の最大電流値を、応力が作用していない場合のＮＭＯＳ３及びＰＭＯＳ４（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３及びＰＭＯＳ４）の最大電流値に合わせる。これにより、ＴＳＶ２によって発生させられた応力が及ぶ領域及びＴＳＶ２によって発生させられた応力が及ばない領域の全領域に設けられる複数のＣＭＯＳインバータ５の特性のばらつきを抑制することもできる。
【００６５】
ここで、上述の実施形態の場合、即ち、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４が、チャネル方向が直交するように配置されている場合、及び、比較例の場合、即ち、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４が、チャネル方向が平行になるように配置されている場合について、ＣＭＯＳインバータ５の特性の配置依存性をシミュレーションで解析したところ、図７、図８に示すような結果が得られた。なお、上述の実施形態の配置は、比較例の配置に対して、ＣＭＯＳインバータ５を構成するＰＭＯＳ４のチャネル方向を９０度回転させた配置になっている。
【００６６】
ここで、図７（Ａ）は、比較例のＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４の配置を示す模式図である。また、図７（Ｂ）は、比較例のＣＭＯＳインバータ５の回路構成を示す図である。また、図７（Ｃ）、図７（Ｄ）は、比較例の場合に、ＴＳＶ２によって発生させられた応力がインバータ特性（出力電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔ）に与える影響をシミュレーションで解析した結果を示している。
【００６７】
このうち、図７（Ｃ）は、ＣＭＯＳインバータ５の入力電圧Ｖｉｎ（ここでは２ＧＨｚの入力波形）に対する出力電流Ｉｏｕｔの変化を示している。
ここで、図７（Ｃ）中、実線ＡはＣＭＯＳインバータ５の入力電圧Ｖｉｎの変化を示しており、実線Ｂ、実線Ｃ、破線Ｄ、破線Ｅは、ＣＭＯＳインバータの出力電流Ｉｏｕｔの変化を示している。また、図７（Ｃ）中、実線Ｂは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３（ここではＴＳＶ２の側面からの距離が約２μｍの位置に設けられたＮＭＯＳ３）の出力電流を示している。また、図７（Ｃ）中、実線Ｃは、応力が作用していないＣＭＯＳインバータ５を構成するＮＭＯＳ３、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流を示している。また、図７（Ｃ）中、破線Ｄは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流を示している。また、図７（Ｃ）中、破線Ｅは、応力が作用していないＣＭＯＳインバータ５を構成するＰＭＯＳ４、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流を示している。
【００６８】
また、図７（Ｄ）は、ＣＭＯＳインバータ５の入力電圧Ｖｉｎ（ここでは２ＧＨｚの入力波形）に対する出力電圧Ｖｏｕｔの変化を示している。
ここで、図７（Ｄ）中、実線ＡはＣＭＯＳインバータ５の入力電圧Ｖｉｎの変化を示している。また、図７（Ｄ）中、破線Ｂは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５（ここではＴＳＶ２の側面からの距離が約２μｍの位置に設けられたＣＭＯＳインバータ５）の出力電圧Ｖｏｕｔの変化を示している。また、図７（Ｄ）中、実線Ｃは、応力が作用していないＣＭＯＳインバータ５、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５の出力電圧Ｖｏｕｔの変化を示している。
【００６９】
また、図８は、上述の実施形態の場合、即ち、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４が、チャネル方向が直交するように配置されている場合に、ＴＳＶ２によって発生させられた応力がインバータ特性（出力電流・出力電圧）に与える影響をシミュレーションで解析した結果を示している。
【００７０】
ここで、図８（Ａ）は、上述の実施形態のＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４の配置を示す模式図である。また、図８（Ｂ）は、上述の実施形態のＣＭＯＳインバータ５の回路構成を示す図である。また、図８（Ｃ）、図８（Ｄ）は、上述の実施形態の場合に、ＴＳＶ２によって発生させられた応力がインバータ特性（出力電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔ）に与える影響をシミュレーションで解析した結果を示している。
【００７１】
このうち、図８（Ｃ）は、ＣＭＯＳインバータ５の入力電圧Ｖｉｎ（ここでは２ＧＨｚの入力波形）に対する出力電流Ｉｏｕｔの変化を示している。
ここで、図８（Ｃ）中、実線ＡはＣＭＯＳインバータ５の入力電圧Ｖｉｎの変化を示しており、実線Ｂ、実線Ｃ、破線Ｄ、破線Ｅは、ＣＭＯＳインバータ５の出力電流Ｉｏｕｔの変化を示している。また、図８（Ｃ）中、実線Ｂは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３（ここではＴＳＶ２の側面からの距離が約２μｍの位置に設けられたＮＭＯＳ３）の出力電流を示している。また、図８（Ｃ）中、実線Ｃは、応力が作用していないＣＭＯＳインバータ５を構成するＮＭＯＳ３、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流を示している。また、図８（Ｃ）中、破線Ｄは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流を示している。また、図８（Ｃ）中、破線Ｅは、応力が作用していないＣＭＯＳインバータ５を構成するＰＭＯＳ４、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流を示している。
【００７２】
また、図８（Ｄ）は、ＣＭＯＳインバータ５の入力電圧Ｖｉｎ（ここでは２ＧＨｚの入力波形）に対する出力電圧Ｖｏｕｔの変化を示している。
ここで、図８（Ｄ）中、実線ＡはＣＭＯＳインバータ５の入力電圧Ｖｉｎの変化を示している。また、図８（Ｄ）中、破線Ｂは、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５（ここではＴＳＶ２の側面からの距離が約２μｍの位置に設けられたＣＭＯＳインバータ５）の出力電圧Ｖｏｕｔの変化を示している。また、図８（Ｄ）中、実線Ｃは、応力が作用していないＣＭＯＳインバータ５、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５の出力電圧Ｖｏｕｔの変化を示している。
【００７３】
まず、比較例の配置では、図７（Ｃ）中、実線Ｂ、実線Ｃで示すように、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流は、応力が作用していないＣＭＯＳインバータ５を構成するＮＭＯＳ３、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流に一致しておらず、ばらついている。
【００７４】
また、図７（Ｃ）中、破線Ｄ、破線Ｅで示すように、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流は、応力が作用していないＣＭＯＳインバータ５を構成するＰＭＯＳ４、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流に一致しておらず、ばらついている。
【００７５】
また、図７（Ｄ）中、破線Ｂ、実線Ｃで示すように、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５の出力電圧は、ＮＭＯＳ３の動作領域及びＰＭＯＳ４の動作領域のいずれの領域においても、応力が作用していないＣＭＯＳインバータ５、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５の出力電圧に一致しておらず、ばらついており、遅延（ここでは図７（Ｄ）中、符号Ｘで示す領域で約１５ｐｓの遅延）が生じている。
【００７６】
このように、ＴＳＶ２によって発生させられた応力が及ぶ領域にＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４を設けると、ＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４の出力電流はいずれもばらついてしまい、出力電圧には遅延が生じてしまう。
これに対し、上述の実施形態の配置では、比較例の配置に対して、ＣＭＯＳインバータ５を構成するＰＭＯＳ４のチャネル方向を９０度回転させて、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＰＭＯＳ４の電流値が最も高くなるようにしている。
【００７７】
ここでは、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＰＭＯＳ４の最大電流値が、応力が作用していない場合のＰＭＯＳ４（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＰＭＯＳ４）の最大電流値に合うように、ＰＭＯＳ４の奥行き方向のサイズ（ゲート幅）Ｗが調整されている。
この結果、上述の実施形態の配置では、図８（Ｃ）中、破線Ｄ、破線Ｅで示すように、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流（出力電流波形）は、応力が作用していないＣＭＯＳインバータ５を構成するＰＭＯＳ４、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５を構成するＰＭＯＳ４の出力電流（出力電流波形）に一致しており、ばらつきが抑制されている。
【００７８】
また、図８（Ｄ）中、破線Ｂ、実線Ｃで示すように、ＴＳＶ２によって発生させられた応力が及ぶ領域に設けられたＣＭＯＳインバータ５の出力電圧（出力電圧波形）は、ＰＭＯＳ４の動作領域において、応力が作用していないＣＭＯＳインバータ５、即ち、ＴＳＶ２によって発生させられた応力が及ばない領域に設けられたＣＭＯＳインバータ５の出力電圧（出力電圧波形）に一致しており、ばらつきが抑制されており、遅延が生じていない。
【００７９】
このように、上述の実施形態の配置では、比較例の配置に対して、ＣＭＯＳインバータ５の特性、即ち、ＣＭＯＳインバータ５の出力電流及び出力電圧のばらつきを抑制することができる。
なお、上述の実施形態の配置及び比較例の配置では、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＣＭＯＳインバータ５を構成するＮＭＯＳ３は、その電流値が最も高くなるように配置されており、上述の実施形態の配置と比較例の配置とで、ＣＭＯＳインバータ５を構成するＮＭＯＳ３の配置は同じにしている。
【００８０】
しかしながら、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３の最大電流値が、応力が作用していない場合のＮＭＯＳ３（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３）の最大電流値に合うように、ＮＭＯＳ３の奥行き方向のサイズ（ゲート幅）Ｗが調整されていない。
このため、ＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流のばらつきは抑制されておらず、ＣＭＯＳインバータ５の出力電圧も、ＮＭＯＳ３の動作領域においてはばらつきが抑制されていない。
【００８１】
したがって、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３の最大電流値が、応力が作用していない場合のＮＭＯＳ３（即ち、ＴＳＶ２によって発生させられた応力が及ばない領域内に設けられるＮＭＯＳ３）の最大電流値に合うように、ＮＭＯＳ３の奥行き方向のサイズ（ゲート幅）Ｗを調整することで、上述のＰＭＯＳ４の場合と同様に、ＣＭＯＳインバータ５を構成するＮＭＯＳ３の出力電流のばらつきが抑制されるようにし、また、ＣＭＯＳインバータ５の出力電圧も、ＮＭＯＳ３の動作領域においてもばらつきが抑制されるようにすることができる。
【００８２】
また、上述の実施形態の配置及び比較例の配置において、さらに、ＴＳＶ２によって発生させられた応力が及ぶ領域内に位置するＮＭＯＳ３とＰＭＯＳ４のチャネル方向を調整することで、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が許容範囲内になるようにすることで、ＣＭＯＳインバータ５を構成するＮＭＯＳ３とＰＭＯＳ４の最大電流値のばらつきを抑制し、ＣＭＯＳインバータ５の特性を向上させるのが好ましい。
【００８３】
次に、本実施形態にかかる半導体装置の製造方法について説明する。
本実施形態にかかる半導体装置の製造方法は、半導体基板１（ここではシリコン基板）に、半導体基板１に応力を発生させる応力発生源（ここではＴＳＶ２）を設ける工程と、半導体基板１に、第１電界効果トランジスタ（ここではＮＭＯＳ３）及び第２電界効果トランジスタ（ここではＰＭＯＳ４）を設ける工程とを含む。
【００８４】
そして、第１電界効果トランジスタ及び第２電界効果トランジスタを設ける工程において、応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように、第１電界効果トランジスタ及び第２電界効果トランジスタを配置する。
特に、第１電界効果トランジスタ及び前記第２電界効果トランジスタを配置する工程は、インバータ（ここではＣＭＯＳインバータ５）を構成するＮチャネル型電界効果トランジスタ（ここではＮＭＯＳ３）及びＰチャネル型電界効果トランジスタ（ここではＰＭＯＳ４）を配置する工程である。
【００８５】
そして、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタを配置する工程は、応力発生源によって発生させられた応力が及ぶ領域内に、Ｎチャネル型電界効果トランジスタを、チャネル方向（第２方向）と、応力発生源の中心からＮチャネル型電界効果トランジスタのチャネルの中心へ向かう方向（第１方向）とが一致するように仮配置するとともに、Ｐチャネル型電界効果トランジスタを、チャネル方向（第２方向）と、応力発生源の中心からＰチャネル型電界効果トランジスタのチャネルの中心へ向かう方向（第１方向）とが直交するように仮配置する工程と、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタの最大電流値の差が許容範囲内になるように、Ｎチャネル型電界効果トランジスタ又はＰチャネル型電界効果トランジスタのチャネル方向を調整する工程とを含む。
【００８６】
具体的には、ＣＭＯＳインバータ５の設計段階において、ＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４を、いずれも、ＴＳＶ２によって発生させられた応力が及ぶ領域で電流値が最も高くなるように仮配置した後に、以下のようにして、ＮＭＯＳ３又はＰＭＯＳ４のチャネル方向を調整すれば良い。
なお、ここでは、ＮＭＯＳ３又はＰＭＯＳ４のゲート角度を調整することによって、ＮＭＯＳ３又はＰＭＯＳ４のチャネル方向を調整する場合を例に挙げて説明する。
【００８７】
まず、図１０に示すように、ＮＭＯＳ３とＰＭＯＳ４の最大電流値（Ｖｇ＝Ｖｄ＝最大電圧）の差（ΔＩ）を求め、この差が一定値（Ｘ）以下であるか否かを判定する（ステップＳ１）。
この判定の結果、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が一定値よりも大きいと判定した場合は、ＮＯルートへ進み、ＮＭＯＳ３の最大電流値がＰＭＯＳ４の最大電流値よりも大きいか否かを判定する（ステップＳ２）。
【００８８】
そして、ＮＭＯＳ３の最大電流値がＰＭＯＳ４の最大電流値よりも大きいと判定した場合、ＹＥＳルートへ進み、ＮＭＯＳ３の最大電流値がＰＭＯＳ４の最大電流値に近づくように、ＮＭＯＳ３のゲート角度を調整（変更）する（ステップＳ３）。
ここでは、ＮＭＯＳ３の第１方向と第２方向とが一致するように仮配置された状態から、第１方向と第２方向とが直交する方向に近づくように、ＮＭＯＳ３のゲート角度を調整することで、ＮＭＯＳ３の最大電流値を下げ、ＮＭＯＳ３の最大電流値をＰＭＯＳ４の最大電流値に近づける。
【００８９】
一方、ＮＭＯＳ３の最大電流値がＰＭＯＳ４の最大電流値よりも大きくないと判定した場合、即ち、ＰＭＯＳ４の最大電流値がＮＭＯＳ３の最大電流値以上であると判定した場合、ＮＯルートへ進み、ＰＭＯＳ４のゲート角度を調整（変更）する（ステップＳ４）。
ここでは、ＰＭＯＳ４の第１方向と第２方向とが直交するように仮配置された状態から、第１方向と第２方向とが一致する方向に近づくように、ＰＭＯＳ４のゲート角度を調整することで、ＰＭＯＳ４の最大電流値を下げ、ＰＭＯＳ４の最大電流値をＮＭＯＳ３の最大電流値に近づける。
【００９０】
以降、ステップＳ１で、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が一定値以下であると判定するまで、ステップＳ１〜Ｓ４の処理を繰り返す。
そして、ステップＳ１で、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が一定値以下であると判定した場合に、ＹＥＳルートへ進み、処理を終了する。
このようにして、ＣＭＯＳインバータ５を設計段階において、ＣＭＯＳインバータ５を構成するＮＭＯＳ３及びＰＭＯＳ４を配置する際に、ＮＭＯＳ３又はＰＭＯＳ４のゲート角度を調整することでＮＭＯＳ３又はＰＭＯＳ４のチャネル方向を調整して、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が許容範囲内になるようにすることができる。これにより、ＮＭＯＳ３とＰＭＯＳ４の最大電流値のばらつきを抑制し、ＣＭＯＳインバータ５の特性を向上させることが可能となる。
【００９１】
なお、ここでは、ＮＭＯＳ３の最大電流値とＰＭＯＳ４の最大電流値のうち、大きい方の電流値を小さい方の電流値に合わせる場合を例に挙げて説明しているが、これに限られるものではなく、例えば、ＮＭＯＳ３の最大電流値とＰＭＯＳ４の最大電流値を、任意の電流値に合わせるようにしても良い。
また、ここでは、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差が許容範囲内になるように調整する場合を例に挙げて説明しているが、これに限られるものではない。理想的には、ＣＭＯＳインバータ５は、ＮＭＯＳ３の最大電流値（電流特性）とＰＭＯＳ４の最大電流値（電流特性）とが同じになるように設計するのが好ましい。このため、ＮＭＯＳ３とＰＭＯＳ４の最大電流値の差がゼロになるように、即ち、ＮＭＯＳ３とＰＭＯＳ４の最大電流値が一致するように調整しても良い。
【００９２】
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、応力発生源であるＴＳＶ２に対する位置によってトランジスタ特性が劣化してしまうのを抑制できるという利点がある。
なお、上述の実施形態では、応力発生源は、半導体基板を貫通する貫通電極（具体的にはＴＳＶ）としているが、これに限られるものではなく、応力発生源は、半導体基板に設けられたバンプであっても良い。この場合、上述の実施形態及び変形例のＴＳＶ（応力発生源）をバンプに読み替えれば良い。これにより、上述の実施形態及び変形例の場合と同様に、応力発生源であるバンプに対する位置によってトランジスタ特性が劣化してしまうのを抑制できることになる。
【００９３】
なお、本発明は、上述した実施形態及び各変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び各変形例に関し、更に、付記を開示する。
（付記１）
半導体基板と、
前記半導体基板に設けられ、前記半導体基板に応力を発生させる応力発生源と、
前記半導体基板に設けられた第１電界効果トランジスタ及び第２電界効果トランジスタとを備え、
前記第１電界効果トランジスタと前記第２電界効果トランジスタは、前記応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように配置されていることを特徴とする半導体装置。
【００９４】
（付記２）
前記第１電界効果トランジスタは、Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、Ｐチャネル型電界効果トランジスタであり、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、付記１に記載の半導体装置。
【００９５】
（付記３）
前記第１電界効果トランジスタは、第１Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｎチャネル型電界効果トランジスタであり、
前記第１Ｎチャネル型電界効果トランジスタと前記第２Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、付記１に記載の半導体装置。
【００９６】
（付記４）
前記第１電界効果トランジスタは、第１Ｐチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｐチャネル型電界効果トランジスタであり、
前記第１Ｐチャネル型電界効果トランジスタと前記第２Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記チャネル方向が異なるように配置されていることを特徴とする、付記１に記載の半導体装置。
【００９７】
（付記５）
前記第１電界効果トランジスタは、第１Ｎチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｎチャネル型電界効果トランジスタであり、
前記第１Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記第２Ｎチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ばない領域内に位置し、前記第１Ｎチャネル型電界効果トランジスタと前記第２Ｎチャネル型電界効果トランジスタは、前記チャネル方向が異なるように配置されていることを特徴とする、付記１に記載の半導体装置。
【００９８】
（付記６）
前記第１電界効果トランジスタは、第１Ｐチャネル型電界効果トランジスタであり、
前記第２電界効果トランジスタは、第２Ｐチャネル型電界効果トランジスタであり、
前記第１Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ぶ領域内に位置し、前記第２Ｐチャネル型電界効果トランジスタは、前記応力発生源によって発生させられた応力が及ばない領域内に位置し、前記第１Ｐチャネル型電界効果トランジスタと前記第２Ｐチャネル型電界効果トランジスタは、前記チャネル方向が異なるように配置されていることを特徴とする、付記１に記載の半導体装置。
【００９９】
（付記７）
前記応力発生源によって発生させられた応力が及ばない領域内に位置する他のＮチャネル型電界効果トランジスタ及び他のＰチャネル型電界効果トランジスタを備え、
前記他のＮチャネル型電界効果トランジスタと前記他のＰチャネル型電界効果トランジスタは、前記チャネル方向が平行になるように配置されていることを特徴とする、付記２に記載の半導体装置。
【０１００】
（付記８）
前記Ｎチャネル型電界効果トランジスタは、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように配置されていることを特徴とする、付記２又は７に記載の半導体装置。
【０１０１】
（付記９）
前記Ｐチャネル型電界効果トランジスタは、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように配置されていることを特徴とする、付記２、７、８のいずれか１項に記載の半導体装置。
【０１０２】
（付記１０）
前記第１Ｎチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第１Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第１Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように配置されており、
前記第２Ｎチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第２Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第２Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように配置されていることを特徴とする、付記３に記載の半導体装置。
【０１０３】
（付記１１）
前記第１Ｐチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第１Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第１Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように配置されており、
前記第２Ｐチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第２Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第２Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように配置されていることを特徴とする、付記４に記載の半導体装置。
【０１０４】
（付記１２）
前記第１Ｎチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第１Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第１Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように配置されていることを特徴とする、付記５に記載の半導体装置。
【０１０５】
（付記１３）
前記第１Ｐチャネル型電界効果トランジスタは、前記応力発生源の中心から前記第１Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向に引張応力が生じる場合、前記チャネル方向と、前記応力発生源の中心から前記第１Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように配置されていることを特徴とする、付記６に記載の半導体装置。
【０１０６】
（付記１４）
前記Ｎチャネル型電界効果トランジスタ及び前記Ｐチャネル型電界効果トランジスタによってインバータが構成されており、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタの最大電流値の差が許容範囲内になっていることを特徴とする、付記２又は７に記載の半導体装置。
【０１０７】
（付記１５）
前記第１Ｎチャネル型電界効果トランジスタ及び前記第２Ｎチャネル型電界効果トランジスタの最大電流値が許容範囲内になっていることを特徴とする、付記３又は５に記載の半導体装置。
（付記１６）
前記第１Ｐチャネル型電界効果トランジスタ及び前記第２Ｐチャネル型電界効果トランジスタの最大電流値が許容範囲内になっていることを特徴とする、付記４又は６に記載の半導体装置。
【０１０８】
（付記１７）
前記応力発生源は、前記半導体基板を貫通する貫通電極又は前記半導体基板に設けられたバンプであることを特徴とする、付記１〜１６のいずれか１項に記載の半導体装置。
（付記１８）
前記半導体基板は、シリコン基板であり、
前記応力発生源は、前記シリコン基板の材料であるシリコンと異なる熱膨張係数を有することを特徴とする、付記１〜１７のいずれか１項に記載の半導体装置。
【０１０９】
（付記１９）
半導体基板に、前記半導体基板に応力を発生させる応力発生源を設ける工程と、
前記半導体基板に、第１電界効果トランジスタ及び第２電界効果トランジスタを設ける工程とを含み、
前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを設ける工程において、前記応力発生源に対する位置に応じて、ソースからドレインへ向かうチャネル方向が異なるように、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを配置することを特徴とする半導体装置の製造方法。
【０１１０】
（付記２０）
前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを配置する工程は、インバータを構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタを配置する工程であり、
前記Ｎチャネル型電界効果トランジスタ及び前記Ｐチャネル型電界効果トランジスタを配置する工程は、
前記応力発生源によって発生させられた応力が及ぶ領域内に、前記Ｎチャネル型電界効果トランジスタを、前記チャネル方向と、前記応力発生源の中心から前記Ｎチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが一致するように仮配置するとともに、前記Ｐチャネル型電界効果トランジスタを、前記チャネル方向と、前記応力発生源の中心から前記Ｐチャネル型電界効果トランジスタのチャネルの中心へ向かう方向とが直交するように仮配置する工程と、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタの最大電流値の差が許容範囲内になるように、前記Ｎチャネル型電界効果トランジスタ又は前記Ｐチャネル型電界効果トランジスタの前記チャネル方向を調整する工程とを含むことを特徴とする、付記１９に記載の半導体装置の製造方法。
【符号の説明】
【０１１１】
１  シリコン基板（半導体基板）
２  ＴＳＶ（貫通電極；応力発生源）
３  ＮＭＯＳ（第１電界効果トランジスタ又はＮチャネル型電界効果トランジスタ）
３Ａ  一のＮＭＯＳ（第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタ）
３Ｂ  他のＮＭＯＳ（第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタ）
３Ｘ  一のＮＭＯＳ（第１電界効果トランジスタ又は第１Ｎチャネル型電界効果トランジスタ）
３Ｙ  他のＮＭＯＳ（第２電界効果トランジスタ又は第２Ｎチャネル型電界効果トランジスタ）
４  ＰＭＯＳ（第２電界効果トランジスタ又はＰチャネル型電界効果トランジスタ）
４Ａ  一のＰＭＯＳ（第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタ）
４Ｂ  他のＰＭＯＳ（第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタ）
４Ｘ  一のＰＭＯＳ（第１電界効果トランジスタ又は第１Ｐチャネル型電界効果トランジスタ）
４Ｙ  他のＰＭＯＳ（第２電界効果トランジスタ又は第２Ｐチャネル型電界効果トランジスタ）
５  ＣＭＯＳインバータ（インバータ）
【図１】
2017041529.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図９】
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