(57)【要約】      （修正有）【課題】セルの占有面積が増大するのを抑制することができる磁気メモリを提供する。【解決手段】磁気メモリは、離間して設けられた第１配線ｗＢＬ３、第２配線ｗＢＬ４、第３配線ｒＢＬ３と、配線間に設けられた導電性の第１非磁性層１０３と、第１配線と第１非磁性層との間に設けられた第１トランジスタ３２2と、第２配線ｗＢＬ４と第１非磁性層との間に設けられた第２トランジスタ３２1と、第１非磁性層と第３配線との間に設けられた磁気抵抗素子２０２であって、磁気抵抗素子は、第１および第２端子を有し、第１端子が第１非磁性層に接続された磁気抵抗素子と、ソースおよびドレインの一方が磁気抵抗素子の第２端子に接続され、ソースおよびドレインの他方が第３配線に接続された第３トランジスタ３６２と、を備える。【選択図】図４
2017059679.tif 000002
【特許請求の範囲】
【請求項１】
離間して設けられた第１配線および第２配線と、
第３配線と、
前記第１および第２配線と前記第３配線との間に設けられ前記第１および第２配線とそれぞれ交差する導電性の第１非磁性層と、
前記第１配線と前記第１非磁性層との間に設けられた第１トランジスタであって、前記第１トランジスタは、ソースおよびドレインの一方が前記第１配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第１トランジスタと、
前記第２配線と前記第１非磁性層との間に設けられた第２トランジスタであって、前記第２トランジスタは、ソースおよびドレインの一方が前記第２配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第２トランジスタと、
前記第１非磁性層と前記第３配線との間に設けられた磁気抵抗素子であって、前記磁気抵抗素子は、第１および第２端子を有し、前記第１端子が前記第１非磁性層に接続された磁気抵抗素子と、
ソースおよびドレインの一方が前記磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が前記第３配線に接続された第３トランジスタと、
を備えた磁気メモリ。
【請求項２】
前記第３配線は前記第１および第２配線が延在する方向に沿って延在する請求項１記載の磁気メモリ。
【請求項３】
前記第３配線は前記第１非磁性層が延在する方向に沿って延在する請求項１記載の磁気メモリ。
【請求項４】
前記第１乃至第３トランジスタが縦型である請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
第１方向に延在し離間して設けられた第１および第２配線と、
第３配線と、
前記第１および第２配線と、前記第３配線との間に設けられた導電性の第１非磁性層と、
前記第１および第２配線の少なくとも一方と前記第１非磁性層との間に設けられた第１トランジスタであって、前記第１トランジスタは、ソースおよびドレインの一方が前記第１および第２配線の前記少なくとも一方に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第１トランジスタと、
前記第１非磁性層と前記第３配線との間に設けられた磁気抵抗素子であって、前記磁気抵抗素子は、第１および第２端子を有し、前記第１端子が前記第１非磁性層に接続された磁気抵抗素子と、
ソースおよびドレインの一方が前記磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が前記第３配線に接続された第２トランジスタと、
を備えた磁気メモリ。
【請求項６】
前記第１および第２配線のうちの他方と前記第１非磁性層との間に設けられた第３トランジスタを更に備え、前記第３トランジスタは、ソースおよびドレインの一方が前記第１および第２配線のうちの前記他方に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された請求項５記載の磁気メモリ。
【請求項７】
前記第１乃至第３トランジスタが縦型である請求項６記載の磁気メモリ。
【請求項８】
前記第１トランジスタのゲートおよび前記第３トランジスタのゲートに接続された第４配線を更に備えている請求項６または７記載の磁気メモリ。
【請求項９】
前記第２トランジスタのゲートに接続された第５配線を更に備え、
前記第４および第５配線は、前記第１方向と交差する第２方向に延在し、
前記第１非磁性層は、前記第２方向に延在する請求項８記載の磁気メモリ。
【請求項１０】
前記第１非磁性層は平面形状が円形であり、前記磁気抵抗素子は平面形状が楕円形である請求項１乃至９のいずれかに記載の磁気メモリ。
【請求項１１】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置された導電性の複数の第１非磁性層であって、前記第１非磁性層のそれぞれは、前記複数の第１配線および前記複数の第２配線に対して交差する、複数の第１非磁性層と、
前記第１階層と前記第３階層との間に互いに離間して配置され、前記第１方向と交差するとともに前記複数の第１非磁性層と交差する第２方向に延在する複数の第３配線と、
前記第３階層と前記第２階層との間に互いに離間して配置され、前記第２方向に延在する複数の第４配線と、
前記複数の第１非磁性層と前記複数の第１配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第３配線の１つに接続された複数の第１トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との交差領域に設けられた複数の磁気抵抗素子であって、各磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の磁気抵抗素子と、
前記複数の磁気抵抗素子に対応して設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第４配線の１つに接続された複数の第２トランジスタと、
を備えた磁気メモリ。
【請求項１２】
前記第１および第２トランジスタが縦型である請求項１１記載の磁気メモリ。
【請求項１３】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向と交差する第２方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置され、前記第２方向に延在する導電性の複数の第１非磁性層であって、前記第１非磁性層のそれぞれは、前記複数の第２配線のいずれかに対応して設けられた複数の第１非磁性層と、
前記第１階層と前記第３階層との間の第４階層に互いに離間して配置され、前記第１方向に延在する複数の第３配線と、
前記第１階層と前記第４階層との間に互いに離間して配置され、前記第１方向および前記第２方向と交差する第３方向に延在する複数の第４配線と、
前記第３階層と前記第４階層との間に互いに離間して配置され、前記第３方向に延在する複数の第５配線と、
前記第２階層と前記第３階層との間に互いに離間して配置され、前記２方向に交差する第４方向に延在する複数の第６配線と、
前記複数の第１非磁性層と前記複数の第３配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第３配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第５配線の１つに接続された複数の第１トランジスタと、
前記複数の第１配線と前記複数の第１非磁性層との交差領域に設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第４配線の１つに接続された複数の第２トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との間に設けられた複数の磁気抵抗素子であって、各磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の磁気抵抗素子と、
前記複数の磁気抵抗素子に対応して設けられた複数の第３トランジスタであって、各第３トランジスタは、ソースおよびドレインの一方が対応する磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第６配線の１つに接続された複数の第３トランジスタと、
を備えた磁気メモリ。
【請求項１４】
前記第１乃至第３トランジスタは縦型である請求項１３記載の磁気メモリ。
【請求項１５】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置され、前記第１方向と交差する第２方向に延在する導電性の複数の第１非磁性層と、
前記第１階層と前記第３階層との間の第４階層に互いに離間して配置され、前記第１方向に延在する複数の第３配線と、
前記第２階層と前記第３階層との間の第５階層に互いに離間して配置され、前記第１方向に延在する複数の第４配線と、
前記第１階層と前記第４階層との間に互いに離間して配置され、前記第１方向および前記第２方向と交差する第３方向に延在する複数の第５配線と、
前記第３階層と前記第４階層との間に互いに離間して配置され、前記第３方向に延在する複数の第６配線と、
前記第２階層と前記第３階層との間に互いに離間して配置され、前記第３方向に延在する複数の第７配線と、
前記第３階層と前記第５階層との間に互いに離間して配置され、前記第３方向に延在する複数の第８配線と、
前記複数の第１非磁性層と前記複数の第３配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第３配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第６配線の１つに接続された複数の第１トランジスタと、
前記複数の第１配線と前記複数の第１非磁性層との交差領域に設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第５配線の１つに接続された複数の第２トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との交差領域に設けられた複数の第１磁気抵抗素子であって、各第１磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の第１磁気抵抗素子と、
前記複数の第１磁気抵抗素子に対応して設けられた複数の第３トランジスタであって、各第３トランジスタは、ソースおよびドレインの一方が対応する第１磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第７配線の１つに接続された複数の第３トランジスタと、
前記複数の第１非磁性層と前記複数の第４配線との交差領域に設けられた複数の第２磁気抵抗素子であって、各第２磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の第２磁気抵抗素子と、
前記複数の第２磁気抵抗素子に対応して設けられた複数の第４トランジスタであって、各第４トランジスタは、ソースおよびドレインの一方が対応する第２磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第４配線に接続され、ゲート電極が前記複数の第８配線の１つに接続された複数の第４トランジスタと、
を備えた磁気メモリ。
【請求項１６】
前記第１乃至第４トランジスタは縦型である請求項１５記載の磁気メモリ。
【請求項１７】
前記磁気抵抗素子は、第１磁性層と、前記第１磁性層と前記第１非磁性層の１つとの間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第２非磁性層を備えている請求項１乃至１６のいずれかに記載の磁気メモリ。  
【請求項１８】
前記第２磁性層は、磁化方向が前記第１磁性層から前記第２磁性層に向かう方向に交差する方向である請求項１７記載の磁気メモリ。
【請求項１９】
前記第１非磁性層は、Ｐｔ、Ｐｄ、Ａｕ、Ｒｕ、Ｗ、Ｈｆ、およびＴａからなる群から選択された少なくとも一つの元素を含む請求項１乃至１８のいずれかに記載の磁気メモリ。
【請求項２０】
前記第２磁性層は、Ｆｅ、Ｃｏ、Ｍｎからなる群から選択された少なくとも１つの元素と、Ｐｔ、Ｐｄ、Ａｕ、Ｒｕ、Ｇａ、Ｇｅからなる群から選択された少なくとも１つの元素を含む磁性材料である請求項１乃至１９のいずれかに記載の磁気メモリ。
【請求項２１】
前記第２磁性層は、短辺方向に磁化容易軸を有する請求項１乃至２０のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気メモリ（以下、ＭＲＡＭ（Magnetoresistive Random Access Memory)とも云う）は、高速動作可能な不揮発性メモリである。このため、この磁気メモリは、従来にはない不揮発なワークメモリとして期待されており、開発が進められている。ＭＲＡＭにおいては、記憶素子として、ＭＴＪ(Magnetic Tunnel Junction)素子が用いられる。このＭＴＪ素子は、第１磁性層と、第２磁性層と、第１磁性層と第２磁性層との間に設けられた非磁性絶縁層と、を有している。第１磁性層および第２磁性層のうちの一方は磁化方向が固定されて参照層とも呼ばれ、他方は磁化方向が可変であって記憶層とも呼ばれる。このＭＴＪ素子の電気抵抗は、参照層と記憶層の磁化方向が互いに平行である場合が低く、互いに反平行である場合に高い。
【０００３】
ＭＲＡＭは、参照層と記憶層の磁化方向が互いに平行である場合および互いに反平行である場合の一方に情報「０」を対応させ、他方に情報「１」を対応させる。磁気抵抗効果を用いて参照層と記憶層の磁化方向が平行であるか、または反平行であるかを読み出す。
【０００４】
ＭＴＪ素子への書込みは、記憶層の磁化を反転させることにより行う。この書き込みの一方式として、スピン注入磁化反転方式(以下、ＳＴＴ(Spin Transfer Torque ))が知られている。このＳＴＴ方式による書込みは、非磁性絶縁層を介して参照層と記憶層との間に電流を流して行うため、書込みの時に非磁性絶縁層が破壊してしまう危険がある。また、情報（データ）の読み出し時にも、電流をＭＴＪ素子に流すため、データを読み出す時にＳＴＴによって記憶層の磁化が反転してしまうリードディスターブの可能性がある。
【０００５】
また、書き込みの他の方式として、スピンホール効果(spin Hall effect)あるいはスピン軌道相互作用（Spin-Obit coupling）を用いて行うことが知られている。スピン軌道相互作用は、非磁性層に電流を流すことにより、互いに逆向きのスピン角運動量（以下、単にスピンとも云う）を有する電子が反対方向に散乱され、スピン流Ｉｓを発生させる現象である。このとき、スピンｓとスピン流Ｉｓおよび電子流Ｉｅ（電流とは逆向き）は、
Ｉｓ∝ｓ×Ｉｅ
の関係を満たしている。すなわち、スピン流Ｉｓは、スピンｓと電子流Ｉｅとの外積に比例する。上記非磁性層にＭＴＪ素子を積層することにより、非磁性層に発生するスピン流によってＭＴＪ素子の記憶層にスピンオービットトルク （ＳＯＴ（Spin Orbit Torque））を与え、磁化方向を反転させることができる。非磁性層に通電する電流の極性（方向）を反転させると、ＭＴＪ素子の記憶層に働くスピンオービットトルク（ＳＯＴ）も反転する。つまり、非磁性層に流す電流を制御することで、記憶層の磁化の方向を、参照層の磁化方向に対して平行あるいは反平行に向けることができる。この原理を使って書込みを行うＭＲＡＭをＳＯＴ−ＭＲＡＭと呼ぶ。
【０００６】
ＳＯＴ−ＭＲＡＭに用いられるメモリセルとしてのＳＯＴセルは、３端子を有するメモリ素子を備えている。読み出しの電流パスと書き込みの電流パスが異なるため、１つのＳＯＴセルに対して２個ないしは３個のトランジスタを有する。このため、メモリセルの占有面積が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−４５１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、メモリセルの占有面積が増大するのを抑制することができる磁気メモリを提供する。
【課題を解決するための手段】
【０００９】
本実施形態による磁気メモリは、離間して設けられた第１配線および第２配線と、第３配線と、前記第１および第２配線と前記第３配線との間に設けられ前記第１および第２配線とそれぞれ交差する導電性の第１非磁性層と、前記第１配線と前記第１非磁性層との間に設けられた第１トランジスタであって、前記第１トランジスタは、ソースおよびドレインの一方が前記第１配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第１トランジスタと、前記第２配線と前記第１非磁性層との間に設けられた第２トランジスタであって、前記第２トランジスタは、ソースおよびドレインの一方が前記第２配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第２トランジスタと、前記第１非磁性層と前記第３配線との間に設けられた磁気抵抗素子であって、前記磁気抵抗素子は、第１および第２端子を有し、前記第１端子が前記第１非磁性層に接続された磁気抵抗素子と、ソースおよびドレインの一方が前記磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が前記第３配線に接続された第３トランジスタと、を備える。
【図面の簡単な説明】
【００１０】
【図１】ＳＯＴ−ＭＲＡＭのメモリセルの一例を示す図。
【図２】スピン軌道相互作用を説明する図。
【図３Ａ】形状異方性を有する磁性層を示す図。
【図３Ｂ】記憶保持エネルギーと形状異方性との関係示す図。
【図４】第１実施形態による磁気メモリを示す断面図。
【図５】第１実施形態の磁気メモリの上面図。
【図６】縦型トランジスタを示す断面図。
【図７】第１実施形態の磁気メモリの書き込み方法を説明する断面図。
【図８】第１実施形態の磁気メモリの書き込み方法を説明する上面図。
【図９】第１実施形態の磁気メモリの読み出し方法を説明する断面図。
【図１０】第１実施形態の磁気メモリの読み出し方法を説明する上面図。
【図１１】第２実施形態による磁気メモリを示す断面図。
【図１２】第２実施形態の磁気メモリの上面図。
【図１３】第３実施形態による磁気メモリを示す断面図。
【図１４】第３実施形態の磁気メモリの上面図。
【図１５】第４実施形態による磁気メモリを示す断面図。
【図１６】第４実施形態の磁気メモリの上面図。
【図１７】第４実施形態の磁気メモリの書き込み方法を説明する断面図。
【図１８】第４実施形態の磁気メモリの書き込み方法を説明する上面図。
【図１９】第４実施形態の磁気メモリの読み出し方法を説明する断面図。
【図２０】第４実施形態の磁気メモリの読み出し方法を説明する上面図。
【図２１】磁性層の記憶保持エネルギーの直径依存性を示す図。
【図２２Ａ】第５実施形態のメモリセルの製造方法を説明する断面図。
【図２２Ｂ】第５実施形態のメモリセルの製造方法を説明する断面図。
【図２３Ａ】第５実施形態のメモリセルの断面図。
【図２３Ｂ】第５実施形態のメモリセルの切断面Ａ−Ａからみた図。
【図２３Ｃ】第５実施形態のメモリセルの上面図。
【図２４】第５実施形態のメモリセルの変形例を示す断面図。
【図２５】第６実施形態の磁気メモリの上面図。
【図２６】第６実施形態の磁気メモリのメモリセルを示す断面図。
【図２７】第６実施形態の磁気メモリの書き込み方法を説明する上面図。
【図２８】第６実施形態の磁気メモリの書き込み方法を説明する断面図。
【図２９】第６実施形態の磁気メモリの読み出し方法を説明する上面図。
【図３０】第６実施形態の磁気メモリの読み出し方法を説明する断面図。
【発明を実施するための形態】
【００１１】
以下に、図面を参照して本発明の実施形態について詳細に説明する。以下の実施形態においては、スピンホール効果(spin Hall effect)あるいはスピン軌道相互作用（Spin-Obit coupling）を利用した磁気メモリ、すなわちスピンオービットトルク （ＳＯＴ（Spin Orbit Torque））により記憶層の磁化方向を反転させるＳＯＴ−ＭＲＡＭが用いられる。
【００１２】
ます、実施形態を説明する前に、ＳＯＴ−ＭＲＡＭの概要について説明する。このＳＯＴ−ＭＲＡＭは、少なくとも１つのメモリセルを有し、図１にこのメモリセル１を示す。このメモリセル１は、第１端子１０ａおよび第２端子１０ｂを有する導電性の非磁性層１０と、非磁性層１０上に設けられた磁気抵抗素子２０と、書き込みトランジスタ３２ａ、３２ｂと、読み出しトランジスタ３６と、を有している。磁気抵抗素子２０は、非磁性層１０上に設けられ、記憶層２２、非磁性層２４、および磁性層２６がこの順序で積層された積層構造を有している。書き込みトランジスタ３２ａは、ソースおよびドレインの一方が非磁性層１０の第１端子１０ａに接続される。書き込みトランジスタ３２ｂは、ソースおよびドレインの一方が非磁性層１０の第２端子１０ｂに接続される。磁性層２６は端子２６ａを有し、この端子２６ａに読み出しトランジスタ３６のソースおよびドレインの一方が接続される。すなわち、メモリセル１は、３つの端子１０ａ、１０ｂ、２６ａを有している。
【００１３】
次に、図１に示すメモリセル１の書き込み動作および読み出し動作について図１および図２を参照して説明する。
【００１４】
（書き込み動作）
書き込み動作は、非磁性層１０の第１端子１０ａと第２端子１０ｂとの間に電流を流すことによって行う。例えば、図２に示すように、非磁性層１０に紙面の左方から右方に向かって電流を流したときに、スピン軌道相互作用によって、アップスピンを有する電子およびダウンスピンを有する電子のうちの一方の電子（例えば、アップスピンを有する電子）が、非磁性層１０の上面に流れ、他方の電子（例えば、ダウンスピンを有する電子）が非磁性層１０の下面に流れる。すなわち、紙面上で左方から右方に向かって非磁性層１０の上面を、アップスピンおよびダウンスピンのうち一方にスピン偏極された電子が流れ、非磁性層１０の下面を他方にスピン偏極された電子が流れる。これにより、非磁性層１０の上面に流れる一方にスピン偏極された電子からのスピントルクが磁性層２２の磁化に作用し、磁性層２２の磁化方向が反転可能となる。非磁性層１０は、スピン軌道相互作用を担う層となる。なお、非磁性層１０に紙面上で右方から左方に電流を流すと、上述した場合と逆に、例えばダウンスピンを有する電子が非磁性層１０の上面に流れ、アップスピンを有する電子が非磁性層１０の下面に流れる。したがって、非磁性層１０に流れる電流の向きによって磁性層２２に磁化方向を反転することができる。
【００１５】
図１に示すメモリセルにおいては、書き込み動作をさせるためには、まず、図示しない第１書き込み回路によって、書き込みを行うメモリセルの書き込みトランジスタ３２ａ、３２ｂをＯＮ状態にする。上記第１書き込み回路によって書き込みトランジスタ３２ａ、３２ｂのゲート電極に加わる電圧を調整することにより書き込みトランジスタ３２ａ、３２ｂをＯＮ状態にすることができる。この状態において、図示しない第２書き込み回路によって、非磁性層１０の第１端子１０ａと第２端子１０ｂとの間に書き込み電流を流す。この書き込み電流が非磁性層１０の面内方向を流れるため、スピン軌道相互作用による効果が発現し、磁性層２２に磁気トルクが作用し、磁性層２２の磁化方向を反転させることが可能となり、書き込み動作を実現することができる。
【００１６】
（読み出し動作）
読み出し動作は、読み出しトランジスタ３６をＯＮにするとともに、書き込みトランジスタ３２ａ、３２ｂのうちの一方の書き込みトランジスタ、例えば書き込みトランジスタ３２ａをＯＮにし、これらのトランジスタを介して非磁性層１０および磁気抵抗素子２０に、図示しない読み出し回路を用いて読み出し電流を流すことにより行う。
【００１７】
図２から分かるように、スピン流Ｉｓの方向とスピンｓの方向は互いに直交しているため、効率よくスピントルクを作用させるためには、参照層２６および記憶層２２としては、磁化方向が磁気抵抗素子の積層方向に垂直な方向、すなわち膜面に平行な方向の磁性層（以下、面内磁性層）を用いることが好ましい。面内磁性層は通常、形状異方性によって磁気異方性を確保している。
【００１８】
図３Ａに示す形状異方性を有する面内磁性層２１の記憶保持エネルギーΔの計算例を図３Ｂに示す。横軸は面内磁性層２１の短軸の長さ（ｎｍ）を表し、縦軸は記憶保持エネルギーΔを示す。なお、計算には、面内磁性層２１の厚さを２ｎｍ、飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃ、ボルツマン定数ｋＢが１．３８×１０−１６ｅｒｇ、絶対温度Ｔが３００Ｋとして計算した。なお、図３Ｂにおいて、アスペクト比は面内磁性層の長軸の長さと短軸の長さとの比を示す。記憶素子として磁気抵抗素子を用いる場合には、記憶保持エネルギーΔが６０程度であることが好ましい。しかし、図３Ｂからわかるように形状異方性を有する面内磁性層は磁気異方性エネルギーＫｕが１０５ｅｒｇ／ｃｍ３オーダーであるので、磁気抵抗素子を微細化していくと、記憶保持エネルギーの確保が困難になる。すなわち、形状異方性によって磁気異方性エネルギーを充分な大きさに維持することが困難になる。
【００１９】
そこで、本発明者達は、鋭意研究に努めた結果、メモリセルの占有面積が大きくなるのを抑制することができる磁気メモリを開発することができた。これを以下の実施形態で説明する。
【００２０】
（第１実施形態）
第１実施形態による磁気メモリについて、図４および図５を参照して説明する。図４は、第１実施形態の磁気メモリを示す断面図、図５は、第１実施形態の磁気メモリの平面図である。図４は、図５に示す切断線Ａ−Ａで切断した断面図である。
【００２１】
この第１実施形態の磁気メモリは、図示しない基板上に並列に配置された複数の書き込みビット線ｗＢＬ１〜ｗＢＬ４を有している。最小加工寸法をＦとしたとき、各書き込みビット線ｗＢＬｉ（ｉ＝１，２，３，４）上には、４Ｆの間隔で複数の書き込みトランジスタ３２が設けられている。例えば、図５において書き込みビット線ｗＢＬ４には、３つの書き込みトランジスタ３２が設けられている。各書き込みトランジスタ３２は縦型トランジスタである。この縦型トランジスタの断面の一例を図６に示す。この縦型トランジスタ３２は、下部電極３２ａ、チャネルとなる半導体層３２ｂ、上部電極３２ｃがこの順序で積層された積層構造を有している。更に、半導体層３２ｂの側面にゲート電極３２ｄが設けられ、半導体層３２ｂとゲート電極３２ｄとの間にゲート絶縁膜３２ｅが設けられた構造を有している。なお、本明細書では、縦型トランジスタとは、積層方向にソースおよびドレインが設けられ、ソースとドレインとの間にチャネルとなる半導体層が設けられた構造を有するトランジスタである。例えば、図６において、ソースおよびドレインの一方が下部電極３２ａであり、ソースおよびドレインの他方が上部電極３２ｃである。
【００２２】
各縦型トランジスタ３２の下部電極と、このトランジスタ３２が設けられている書き込みビット線との間には、図４に示すように、導電層３１が設けられている。例えば、書き込みトランジスタ３２１の下部電極と書き込みビット線ｗＢＬ４との間および書き込みトランジスタ３２２の下部電極と書き込みビット線ｗＢＬ３との間にはそれぞれ、導電層３１が設けられている。
【００２３】
また、書き込みビット線ｗＢＬ１〜ｗＢＬ４にそれぞれ交差する書き込みワード線ｗＷＬ１〜ｗＷＬ５が設けられている。図５においては、書き込みビット線ｗＢＬ１〜ｗＢＬ４はそれぞれ、書き込みワード線ｗＷＬ１〜ｗＷＬ５と直交している。各書き込みワード線ｗＷＬｉ（ｉ＝１，・・・，５）には、４Ｆの間隔で配置された書き込みトランジスタ３２のゲート電極が接続される。例えば、図５において、書き込みワード線ｗＷＬ５には、２つの書き込みトランジスタ３２のゲート電極が接続される。
【００２４】
これらの書き込みビット線ｗＢＬｊ（ｊ＝１，・・・，４）および書き込みワード線ｗＷＬｉ（ｉ＝１，・・・，５）とそれぞれ、４５度の角度で交差する導電性の非磁性層１０１〜１０４が設けられている。各非磁性層１０ｋ（ｋ＝１，・・・，４）は、２（２）１／２Ｆの間隔で配置された書き込みトランジスタ３２の上部電極と、導電層３３を介して接続される。例えば、非磁性層１０２は、書き込みトランジスタ３２１および書き込みトランジスタ３２２のそれぞれの上部電極と導電層３３を介して接続される。これらの書き込みトランジスタ３２１および書き込みトランジスタ３２２は、図４および図５から分かるように、２（２）１／２Ｆの間隔で配置される。
【００２５】
各非磁性層１０ｉ（ｉ＝１，・・・，４）上には、複数の磁気抵抗素子２０１、２０２、・・・が設けられている。これらの磁気抵抗素子２０ｊ（ｊ＝１，２，・・・）は、例えばＭＴＪ素子である。なお、磁気抵抗素子として、ＭＴＪ素子の非磁性絶縁層を非磁性導電層に置き換えたＧＭＲ(Giant Magneto-Resistive)素子を用いてもよい。
【００２６】
各非磁性層１０ｉ（ｉ＝１，・・・，４）上に設けられて隣接する磁気抵抗素子の間の領域と、上記非磁性層１０ｉに対して反対側の領域には、書き込みトランジスタ３２が設けられている。すなわち、各非磁性層１０ｉ（ｉ＝１，・・・，４）上に設けられて隣接する磁気抵抗素子は、書き込みトランジスタ３２を共有する。例えば、図４に示すように、非磁性層１０２上に設けられ隣接する磁気抵抗素子２０１、２０２は、書き込みトランジスタ３２２を共有する。
【００２７】
図４に示すように、各磁気抵抗素子２０ｉ（ｉ＝１，・・・）上にそれぞれ、導電層３５を介して縦型の読み出しトランジスタ３６ｉが設けられている。すなわち、読み出しトランジスタ３６ｉ（ｉ＝１，・・・）の下部電極が導電層３５を介して対応する磁気抵抗素子の参照層と電気的に接続される。また、各読み出しトランジスタ３６ｉ（ｉ＝１，・・・）は、上部電極が導電層３７を介して読み出しビット線ｒＢＬｉに接続される。各読み出しトランジスタ３６ｉ（ｉ＝１，・・・）のゲート電極は読み出しワード線に接続される。例えば、図４に示すように、読み出しトランジスタ３６１のゲート電極は読み出しワード線ｒＷＬ３に接続され、読み出しトランジスタ３６２のゲート電極は読み出しワード線ｒＷＬ４に接続される。これらの読み出しワード線ｒＷＬｊ（ｊ＝１，・・・）は、書き込みワード線ｗＷＬｊと平行に配置される。また、各読み出しビット線ｒＢＬｉ（ｉ＝１，・・・）は、書き込みビット線ｗＢＬｉと平行に配置される。
【００２８】
このような配置にすることで、１つの非磁性層に接続されている複数の書込みトランジスタは互いに異なる書込みビット線に接続される。更にこの１つの非磁性層に接続されている複数の書込みトランジスタは互いに異なる書込みワード線に接続される。
【００２９】
なお、磁気抵抗素子の記憶層の磁化容易軸および参照層の磁化の向きは非磁性層の延在する方向と直交する方向を向いている。記憶層の磁気異方性は、形状磁気異方性、結晶磁気異方性、誘導磁気異方性、磁歪効果等によって与えられる。
【００３０】
読み出しトランジスタの一方の電極は磁気抵抗素子に対して非磁性層の逆側に接続され、もう一方の電極は読み出しビット線に接続される。なお、読み出しトランジスタは磁気抵抗素子と重なっているため図５では省略されている。
【００３１】
このように構成された第１実施形態の磁気メモリにおいては、１ビット当たりのセルサイズを規定するのは、書込みビット線および書き込みワード線のピッチになる。図５では、書込みビット線および書込みワード線の間隔を２Ｆとしてセルサイズが最も小さくなる構造を示している。この場合のセルサイズは図５に示したように２（２）１／２Ｆ×２（２）１／２Ｆ＝８Ｆ２となる。
【００３２】
図５では、磁気抵抗素子２０は平面形状が丸い等方的な形状を有しているが、磁気抵抗素子の平面形状を異方的にしても良い。スピンホール効果によるスピントルクが作用する方向は非磁性層の延在する方向に直交する方向である。このため、磁気抵抗素子の長軸を、非磁性層の延在する方向に直交する方向にした場合には、形状異方性による記憶層の磁化容易軸がこの方向になり、スピンホール効果によるスピントルクを効率よく作用させることができる。また結晶磁気異方性や磁歪等、形状異方性以外の方法で非磁性層の延在する方向に直交する方向を容易軸とする異方性を磁気抵抗素子の記憶層に付与する場合には、磁気抵抗素子の平面形状は等方的でも良いし、非磁性層の延在する方向を長軸とする異方性を与えることも可能である。
【００３３】
（書き込み方法）
次に、本実施形態の磁気メモリに書き込み方法の一例について図７および図８を参照して説明する。非磁性層１０３上に設けられた磁気抵抗素子２０１への書き込みを行う場合を例に取って説明する。図７は、非磁性層１０３の延在する方向に平行な図８に示す切断線Ａ−Ａで切断した断面図である。図７に示す読み出しトランジスタ３６１、３６２および読み出しビット線ｒＢＬ２、ｒＢＬ３は、書き込み時には使用しないため、図８では省略している。
【００３４】
まず、磁気抵抗素子２０１が配置されている非磁性層１０３に接続されている書込みトランジスタの中で選択された磁気抵抗素子２０１に最も近い位置に配置されている２個の書き込みトランジスタ３２１、３２２をＯＮ状態にする。これは、書き込みトランジスタ３２１、３２２にそれぞれ接続されている書込みワード線ｗＷＬ３、ｗＷＬ４を活性化させる。この状態で、書き込みトランジスタ３２１、３２２にそれぞれ接続されている書き込みビット線ｗＢＬ３、ｗＢＬ４の間に電位勾配を発生させる。電位勾配の極性は書込みデータによって決まる。例えば、データ“０”を書き込む時には、書き込みビット線ｗＢＬ４は１Ｖ、書き込みビット線ｗＢＬ３は０Ｖとし、データ“１”を書き込む時には、書き込みビット線ｗＢＬ４は０Ｖ、書き込みビット線ｗＢＬ３は１Ｖとする。図７および図８の矢印に示すように、データ“０”を書き込む場合は、書き込み電流は書き込みビット線ｗＢＬ４から書き込みトランジスタ３２２、非磁性層１０３、書き込みトランジスタ３２１を通り、書き込みビット線ｗＢＬ３へと流れる。この書込み電流によって、非磁性層１０３から偏極されたスピンが選択された磁気抵抗素子２０１の記憶層に注入され、磁化の方向が低抵抗状態に向く。
【００３５】
一方、データ“１”を書き込む場合は、書込みビット線ｗＢＬ３、ｗＢＬ４に印加する電圧を逆にすることにより、書き込み電流が、書き込みビット線ｗＢＬ３から書き込みトランジスタ３２１、非磁性層１０３、書き込みトランジスタ３２２、書き込みビット線ｗＢＬ４へと流れる。これにより、選択された磁気抵抗素子２０１が高抵抗状態になる。なお、このとき、書き込みビット線ｗＢＬ３およびｗＢＬ４以外の書き込みビット線は、例えば０Ｖ等の同じ電位に設定し、活性化された書き込みワード線ｗＷＬ１、ｗＷＬ２に接続されかつ非磁性層１０３以外の非磁性層に電流が流れないようにする。
【００３６】
このように、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線に対して非磁性層を斜めに配置し、１つの非磁性層に接続されている書込みトランジスタを互いに異なる書込みビット線に接続し、更に上記１つの非磁性層に接続されている書込みトランジスタを互いに異なる書込みワード線に接続することにより、非磁性層を複数の磁気抵抗素子で共有するとともに、書き込みトランジスタおよび読み出しトランジスタとして縦型トランジスタを用いたことにより、メモリセルの占有面積を小さくすることができ、かつ任意の磁気抵抗素子に対して書込みを行うことが可能になる。
【００３７】
（読み出し方法）
次に、選択された磁気抵抗素子からデータを読み出す方法の一例について図９および図１０を参照して説明する。非磁性層１０３上に設けられた磁気抵抗素子２０１から読み出しを行う場合を例に取って説明する。図９は、非磁性層１０３の延在する方向に平行な図１０に示す切断線Ａ−Ａで切断した断面図である。
【００３８】
選択された磁気抵抗素子２０１からデータを読み出す場合は、読み出しワード線ｒＷＬ３および書込みワード線ｗＷＬ３に電圧を印加することにより、読みだしトランジスタ３６１と書込みトランジスタ３２１をＯＮ状態にする。この状態で、読み出しビット線ｒＢＬ３と書込みビット線ｗＢＬ３との間に電位勾配を与えることによって、図９および図１０に示すように読み出し電流を流す。例えば、読み出しビット線ｒＢＬ３と書き込みビット線ｗＢＬ３との電位差は０．２Ｖと設定する。なお、上記読み出し方法の説明では、読み出しワード線ｒＷＬ３および書込みワード線ｗＷＬ３に電圧を印加して読みだしトランジスタ３６１と書込みトランジスタ３２１をＯＮ状態にしたが、読み出しワード線ｒＷＬ３および書込みワード線ｗＷＬ４に電圧を印加して読みだしトランジスタ３６１と書込みトランジスタ３２２をＯＮ状態にして読み出しを行ってもよい。
【００３９】
以上説明したように、第１実施形態によれば、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線に対して非磁性層を斜めに配置し、１つの非磁性層に接続されている書込みトランジスタを互いに異なる書込みビット線に接続し、更に上記１つの非磁性層に接続されている書込みトランジスタを互いに異なる書込みワード線に接続することにより、非磁性層を複数の磁気抵抗素子で共有するとともに、書き込みトランジスタおよび読み出しトランジスタとして縦型トランジスタを用いたことにより、メモリセルの占有面積を小さくすることができる。これにより、メモリセルの占有面積が大きくなるのを抑制することができる。
【００４０】
（第２実施形態）
次に、第２実施形態による磁気メモリについて、図１１および図１２を参照して説明する。図１１は、図１２に示す切断線Ａ−Ａで切断した断面図である。
【００４１】
この第２実施形態の磁気メモリは、異なる階層に配置されるとともに互いに並列に配置された第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）および第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，２，・・・）を複数組備えている。図１１では、第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，２，・・・）は、下層に互いに平行に配置されており、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）は上層に互いに平行に配置されている。第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）は、互いに２（２）１／２のピッチで配置され、第２書き込みビット線ＷＢＬ２ｊ（ｊ＝１，２，３，・・・）は、互いに２（２）１／２Ｆのピッチで配置される。また、上方から見たとき、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）と第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，２，・・・）は、互いに一部分でも重ならないように離れて配置される。
【００４２】
これらの第１および第２書き込みビット線に対して傾いた方向に延在するように配置された非磁性層１０ｋ（ｋ＝１，２，３，・・・）と、非磁性層１０ｋの真上に配置された読み出しビット線ｒＢＬｋを更に備えている。すなわち、非磁性層１０ｋ（ｋ＝１，２，３，・・・）は、第１および第２書き込みビット線と交差し、第１および第２書き込みビット線に対して４５度傾いた方向に延在している。非磁性層１０ｋ（ｋ＝１，２，３，・・・）は、２Ｆのピッチで互いに平行に配列される。また、読み出しビット線ｒＢＬｋ（ｋ＝１，２，３，・・・）も２Ｆのピッチで互いに平行に配列され、上方から見たとき対応する非磁性層１０ｋと重なるように配置される。
【００４３】
更に、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）に直交するように第１書き込みワード線ｗＷＬ１ｋ（ｋ＝１，・・・）が設けられる。第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，２，・・・）に直交するように第２書き込みワード線ｗＷＬ２ｋ（ｋ＝１，・・・）が設けられる。読み出しビット線ｒＢＬｋ（ｋ＝１，２，３，・・・）に直交するように、読み出しワード線ｒＷＬｊ（ｊ＝１，・・・）が設けられている。
【００４４】
第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２，３，・・・）と非磁性層１０ｋ（ｋ＝１，２，３，・・・）との間の交差領域に、縦型の第１書き込みトランジスタ３２ａｊ（ｊ＝１，・・・）が設けられている。例えば、非磁性層１０３と、第１書き込みビット線ｗＢＬ１２との間には、第１書き込みトランジスタ３２ａ１が設けられ、非磁性層１０３と、第１書き込みビット線ｗＢＬ１３との間には、第１書き込みトランジスタ３２ａ２が設けられている。第１書き込みトランジスタは、対応する第１書き込みビット線に導電層を介して接続されるとともに、対応する非磁性層に導電層を介して接続される。例えば、第１書き込みトランジスタ３２ａ１は、対応する第１書き込みビット線ｗＢＬ１１に導電層３１ａを介して接続されるとともに、対応する非磁性層１０３に導電層３３ａを介して接続される。また、第１書き込みトランジスタは、ゲート電極が対応する第１書き込みワード線に接続される。例えば、第１書き込みトランジスタ３２ａ１は、第１書き込みワード線ｗＷＬ１１に接続される。第１書き込みワード線ｗＷＬ１ｉ（ｉ＝１，・・・）は、第１および第２書き込みビット線ｗＢＬ１ｋ、ｗＢＬ２ｋ（ｋ＝１，・・・）と直交するように配置される。また、第１書き込みワード線ｗＷＬ１ｉ（ｉ＝１，・・・）は、互いに２（２）１／２Ｆのピッチで平行に配置される。
【００４５】
第２書き込みビット線ｗＢＬ２ｉ（ｉ＝１，２，３，・・・）と非磁性層１０ｋ（ｋ＝１，２，３，・・・）との間の交差領域に、縦型の第２書き込みトランジスタ３２ｂｊ（ｊ＝１，・・・）が設けられている。例えば、非磁性層１０３と、第２書き込みビット線ｗＢＬ２１との間には、第２書き込みトランジスタ３２ｂ１が設けられている。第２書き込みトランジスタは、対応する第２書き込みビット線に導電層を介して接続されるとともに、対応する非磁性層に導電層を介して接続される。例えば、第２書き込みトランジスタ３２ｂ１は、対応する第２書き込みビット線ｗＢＬ２１に導電層３１ｂを介して接続されるとともに、対応する非磁性層１０３に導電層３３ｂを介して接続される。また、第２書き込みトランジスタは、ゲート電極が対応する第２書き込みワード線に接続される。例えば、第２書き込みトランジスタ３２ｂ１は、第２書き込みワード線ｗＷＬ２１に接続される。第２書き込みワード線ｗＷＬ２ｉ（ｉ＝１，・・・）は、第１および第２書き込みビット線ｗＢＬ１ｋ、ｗＢＬ２ｋ（ｋ＝１，・・・）と直交するように配置される。また、第２書き込みワード線ｗＷＬ２ｉ（ｉ＝１，・・・）は、互いに２（２）１／２Ｆのピッチで平行に配置される。なお、第１および第２書き込みワード線は互いに（２）１／２Ｆのピッチで平行に配置される。例えば、第１書き込みワード線ｗＷＬ１２と第１書き込みワード線ｗＷＬ２２は（２）１／２Ｆのピッチで平行に配置される。
【００４６】
非磁性層１０ｋ（ｋ＝１，２，３，・・・）上には、磁気抵抗素子と、この磁気抵抗素子上に設けられた読み出しトランジスタが設けられている。例えば、非磁性層１０３上には、磁気抵抗素子２０１、２０２が設けられている。磁気抵抗素子２０１上に読み出しトランジスタ３６１が設けられている。なお、磁気抵抗素子２０２上にも読み出しトランジスタが設けられているが図示していない。また、図１１においては、磁気抵抗素子２０２およびその上に設けられた読み出しトランジスタは図示していない。読み出しトランジスタは、対応する磁気抵抗素子に導電層を介して接続され、対応する読み出しビット線に導電層を介して接続される。例えば、読み出しトランジスタ３６１は、対応する磁気抵抗素子２０１に導電層３５を介して接続され、対応する読み出しビット線ｒＢＬ３に導電層３７を介して接続される。各非磁性層１０ｋ（ｋ＝１，２，３，・・・）上の隣接する磁気抵抗素子２０ｊ（ｊ＝１，・・・）は、２Ｆのピッチで配置される。例えば、非磁性層１０３上の隣接する磁気抵抗素子２０１、２０２は、２Ｆのピッチで配置される。
【００４７】
各非磁性層の上面には複数の磁気抵抗素子が設けられている。各磁気抵抗素子を挟むように上記非磁性層の下面に接続し対となる第１書き込みトランジスタおよび第２書き込みトランジスタが設けられている。例えば、図１１に示すように、非磁性層１０３の上面には磁気抵抗素子２０１が設けられ、非磁性層１０３の下面に接続され、磁気抵抗素子２０１を挟むように配置され、対となる第１書き込みトランジスタ３２ａ１および第２書き込みトランジスタ３２ｂ１が設けられる。
【００４８】
各読み出しトランジスタは、ゲート電極が対応する読み出しワード線に接続される。例えば、読み出しトランジスタ３６１は、読み出しワード線ｒＷＬ２に接続される。各読み出しワード線ｒＷＬｋ（ｋ＝１，・・・）は、非磁性層１０ｉ（ｉ＝１，・・・）、すなわち読み出しビット線ｒＢＬｉと直交するように配置される。読み出しワード線ｒＷＬｋ（ｋ＝１，・・・）は、互いに２Ｆのピッチで配置される。
【００４９】
すなわち、この第２実施形態においては、隣接する書込みトランジスタ、書込みビット線、書込みワード線を別の階層に移すことにより、書込みビット線、書込みワード線の配線間隔の制限を緩和している。例えば、第１書込みビット線と第２書込みビット線は異なる階層であるため、その間隔は２Ｆよりも小さくすることが可能であり、第１実施形態よりもセルサイズを小さくすることができる。一方、読み出しビット線は非磁性層と並行に配置し、それと直交する方向に読み出しワード線を配置する。このセル構造ではセルのサイズを制限するのは非磁性層、書込みビット線、読み出しビット線のそれぞれ配線の間隔であり、この間隔を２Ｆとすると、１ビットのセルサイズは２Ｆ×２Ｆ＝４Ｆ２になる（図１２）。
【００５０】
このように構成された第２実施形態の磁気メモリにおいては、１ビットのセルのサイズは、２Ｆ×２Ｆ＝４Ｆ２となり、第１実施形態の磁気メモリに比べてセルのサイズを小さくすることができる。
【００５１】
（書き込み方法）
この第２実施形態の磁気メモリの書き込み方法について、非磁性層１０３上に配置された磁気抵抗素子２０１にデータを書き込む場合を例に取って説明する。この場合、まず、磁気抵抗素子２０１を挟むように設けられ、非磁性層１０３に接続する対となる第１書き込みトランジスタ３２ａ１と第２書き込みトランジスタ３２ｂ１をＯＮ状態にする。これは、第１書き込みトランジスタ３２ａ１および第２書き込みトランジスタ３２ｂ１のそれぞれのゲート電極に接続された第１書き込みワード線ｗＷＬ１２と第２書き込みワード線ｗＷＬ１２に電圧を印加することにより行う。
【００５２】
続いて、第１書き込みビット線ｗＢＬ１と第２書き込みビット線ｗＢＬ２１との間に電位勾配を与え、磁気抵抗素子２０１の直下の非磁性層１０３を介して第１書き込みビット線ｗＢＬ１と第２書き込みビット線ｗＢＬ２１との間に書き込み電流を流し、磁気抵抗素子２０１にデータを書き込む。このように、第２実施形態における書き込みは、第１実施形態の書き込みの場合と同様に行うことができる。
【００５３】
（読み出し方法）
次に、第２実施形態の磁気メモリの読み出し方法について図１１および図１２を参照して、磁気抵抗素子２０１からデータを読み出す場合を例にとって説明する。
【００５４】
まず、読み出しトランジスタ３６１と、第１書き込みトランジスタ３２ａ１および第２書き込みトランジスタ３２ｂ１のうちの一方のトランジスタをＯＮ状態にする。例えば、上記一方のトランジスタが第１書き込みトランジスタ３２ａ１である場合は、読み出しトランジスタ３６１のゲート電極に接続される読み出しワード線ｒＷＬ２と、第１書き込みトランジスタ３２ａ１に接続される第１書き込みワード線ｗＷＬ１２に電圧を与えて活性化することによって行うことができる。この状態で、読み出しビット線ｒＢＬ３と第１書き込みワード線ｗＷＬ１２との間に電位勾配を与えことにより、読み出しビット線ｒＢＬ３と第１書き込みワード線ｗＷＬ１２との間に磁気抵抗素子２０１を介して読み出し電流を流す。このとき、読み出しビット線ｒＢＬ３と第１書き込みワード線ｗＷＬ１２との間の電圧を測定することにより、磁気抵抗素子２０１からデータを読み出すことができる。
【００５５】
以上、説明したように、第２実施形態によれば、メモリセルの占有面積が大きくなるのを抑制することができる。
【００５６】
図１１および図１２に示す第２実施形態では、第１および第２書込みビット線を異なる階層に設け、読み出しビット線は１層にしたため、読み出しビット線の配線ピッチを２Ｆ以上にするために、読み出しビット線の方向を書込みビット線に対して交差する方向に配置した。
【００５７】
これに対して、互いに隣接する読み出しビット線も異なる階層に設けることにより、読み出しビット線および読み出しワード線を、書込みビット線および書込みワード線と平行に配置することが可能になる。これを第３実施形態として説明する。
【００５８】
（第３実施形態）
第３実施形態による磁気メモリについて図１３および図１４を参照して説明する。図１３は図１４に示す切断線Ａ−Ａで切断した断面図である。この第３実施形態の磁気メモリは、図１１および図１２に示す第２実施形態の磁気メモリにおいて、読み出しビット線ｒＢＬｉ（ｉ＝１，・・・）の代わりに、第１読み出しビット線ｒＢＬ１ｊ（ｊ＝１，・・・）および第２読み出しビット線ｒＢＬ２ｋ（ｋ＝１，・・・）を設けた構成を有している。更に、隣接する第１および第２読み出しワード線を異なる階層に設けるとともに隣接する第１および第２読み出しビット線を異なる階層に設けた構成を有している。第１読み出しビット線ｒＢＬ１ｊ（ｊ＝１，・・・）および第２読み出しビット線ｒＢＬ２ｋ（ｋ＝１，・・・）は、第１書き込みビット線ｗＢＬ１ｍ（ｍ＝１，・・・）および第２書き込みビット線ｗＢＬ２ｎ（ｎ＝１，・・・）と平行に配置される。また、第１読み出しワード線ｒＷＬ１ｊ（ｊ＝１，・・・）および第２読み出しワード線ｒＷＬ２ｋ（ｋ＝１，・・・）は、第１書き込みワード線ｗＷＬ１ｍ（ｍ＝１，・・・）および第２書き込みワード線ｗＷＬ２ｎ（ｎ＝１，・・・）と平行に配置される。
【００５９】
各非磁性層上の隣接する磁気抵抗素子上に設けられる読み出しトランジスタは異なる階層に設けられる。例えば、図１３に示すように、非磁性層１０３上の磁気抵抗素子２０１は、導電層３５１、読み出しトランジスタ３５１、および導電層３７１を介して第１読み出しビット線ｒＢＬ１１に接続される。非磁性層１０３上で磁気抵抗素子２０１に隣接する磁気抵抗素子２０２は、導電層３４，導電層３５２、読み出しトランジスタ３６２、および導電層３７２を介して第２読み出しビット線ｒＢＬ２１に接続される。
【００６０】
第１読み出しビット線に接続される読み出しトランジスタのゲート電極が第１読み出しワード線に接続され、第２読み出しビット線に接続される読み出しトランジスタのゲート電極が第２読み出しワード線に接続される。例えば、第１読み出しビット線ｒＢＬ１１に接続される読み出しトランジスタ３６１のゲート電極が第１読み出しワード線ｒＷＬ１２に接続され、第２読み出しビット線ｒＢＬ２１に接続される読み出しトランジスタ３６２のゲート電極が第２読み出しワード線ｒＷＬ２２に接続される。なお、図１４において、読み出しトランジスタ３６１および読み出しトランジスタ３６２は磁気抵抗素子２０１、２０２とそれぞれ重なっているため、省略している。
【００６１】
この第３実施形態の磁気メモリの書き込み方法および読み出し方法は、図１１および図１２に示す第２実施形態の磁気メモリと同様に行うことができる。
【００６２】
この第３実施形態においては、図１４に示すように、同じ非磁性層上の隣接する磁気抵抗素子は２Ｆのピッチで配置され、隣接する非磁性層は第２実施形態と同様に、２Ｆのピッチで配置される。このため、１ビットのセルのサイズは、２Ｆ×２Ｆ＝４Ｆ２となり、第１実施形態の磁気メモリに比べてセルのサイズを小さくすることができる。
【００６３】
以上説明したように、第３実施形態によれば、メモリセルの占有面積が大きくなるのを抑制することができる。
【００６４】
（第４実施形態）
第４実施形態による磁気メモリについて図１５および図１６を参照して説明する。ず１６は第４実施形態の磁気メモリの平面図、図１５は、図１６に示す切断線Ａ−Ａで切断した断面図である。この第４実施形態の磁気メモリは、非磁性層が１ビット毎、すなわちメモリセル毎に絶縁分離された構造を有している。
【００６５】
この第４実施形態の磁気メモリにおいては、図１６に示すように、４行２列に配置されたメモリセルＭＣを有している。各メモリセルＭＣは、絶縁分離された非磁性層と、第１書き込みトランジスタと、第２書き込みトランジスタと、磁気抵抗素子と、読み出しトランジスタとを備えている。例えば、図１５に示す右側のメモリセルＭＣは、非磁性層１０１と、第１書き込みトランジスタ３２ａ１と、第２書き込みトランジスタ３２ｂ１と、磁気抵抗素子２０１と、読み出しトランジスタ３６１と、を備えている。図１５に示す左側のメモリセルＭＣは、非磁性層１０２と、第１書き込みトランジスタ３２ａ２と、第２書き込みトランジスタ３２ｂ２と、磁気抵抗素子２０２と、読み出しトランジスタ３６２と、を備えている。これらのメモリセルにおいて、第１書き込みトランジスタ３２ａｉ（ｉ＝１，２）は、ソースおよびドレインの一方が導電層３１ａｉを介して第１書き込みビット線ｗＢＬ１ｉに接続され、他方が導電層３３ａｉを介して非磁性層１０ｉに接続される。非磁性層１０ｉ（ｉ＝１，２）上に磁気抵抗素子２０ｉが設けられ、この磁気抵抗素子２０ｉは第１書き込みトランジスタ３２ａｉと第２書き込みトランジスタ３２ｂｉとの間の非磁性層１０ｉの領域に設けられる。なお、本実施形態においては、各メモリセルの非磁性層１０ｉに対して、第１および第２書き込みトランジスタ３２ａｉ、３２ｂｉは、非磁性層１０ｉの下面側に設けられ、磁気抵抗素子２０ｉは、非磁性層１０ｉの上面側に設けられる。
【００６６】
読み出しトランジスタ３６ｉ（ｉ＝１，２）は、ソースおよびドレインの一方が導電層３５ｉを介して磁気抵抗素子２０ｉに接続され、他方が導電層３７ｉを介して読み出しビット線ｒＢＬｉに接続される。
【００６７】
同一行に配置された複数のメモリセルにおいて、第１および第２書き込みトランジスタのそれぞれのゲート電極は、共通の書き込みワード線に接続される。例えば、第２行に配列されたメモリセルの第１および第２書き込みトランジスタ３２ａ１、３２ｂ１、３２ａ２、３２ｂ２のそれぞれのゲート電極は、書き込みワード線ｗＷＬ２に接続される。
【００６８】
また、同一行に配置された複数のメモリセルにおいて、読み出しトランジスタのそれぞれのゲート電極は、共通の読み出しワード線に接続される。例えば、第２行に配列されたメモリセルの読み出しトランジスタ３６１、３６２のそれぞれのゲート電極は、読み出しワード線ｒＷＬ２に接続される。
【００６９】
同一列に配置された複数のメモリセルにおいて、第１書き込みビット線は共通の配線であり、第２書き込みビット線は共通の配線であり、読み出しビット線は共通の配線である。そして、上から見たとき、図１６からわかるように、同一列に配置された複数のメモリセルにおいて、第１書き込みビット線と第２書き込みビット線との間に読み出しビット線が配置される。例えば、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２）と第２書き込みビット線ｗＢＬ２ｉとの間に読み出しビット線ｒＢＬｉが配置される。したがって、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，２）、第２書き込みビット線ｗＢＬ２ｉ、および読み出しビット線ｒＢＬｉは列方向に延在する。
【００７０】
これに対して、書き込みワード線ｗＷＬｊ（ｊ＝１，・・・）は、読み出しワード線ｒＷＬｊとともに行方向に延在し、かつ上からみたとき、読み出しワード線ｒＷＬｊは、書き込みワード線ｗＷＬｊと重なるように配置される。
【００７１】
このように構成された第４実施形態の磁気メモリにおいては、第１および第２書き込みトランジスタおよび読み出しトランジスタとして、縦型トランジスタが用いたので、メモリセルの占有面積が増大するのを抑制することができる。
【００７２】
（書き込み方法）
第４実施形態の磁気メモリの書き込み方法を図１７および図１８を参照して説明する。図１８は第４実施形態の磁気メモリの平面図で、図１７は、図１８に示す切断線Ａ−Ａで切断した断面図である。この書き込み方法は、第２行のメモリセルの磁気抵抗素子２０２に書き込みを行う場合を例にとって説明する。
【００７３】
この磁気抵抗素子２０２のゲート電極に接続された書き込みワード線ｗＷＬ２に電圧を印加し、第１書き込みトランジスタ３２ａ２および第２書き込みトランジスタ３２ｂ２をＯＮ状態にする。続いて、第１書き込みビット線ｗＢＬ１２と第２書き込みビット線ｗＢＬ２２との間に電位勾配を与える。これにより、第１書き込みビット線ｗＢＬ１２と第２書き込みビット線ｗＢＬ２２との間に非磁性層１０２を介して書き込み電流が流れ、非磁性層１０２上に設けられた磁気抵抗素子２０２の記憶層の磁化方向を反転させることが可能となり、磁気抵抗素子２０２にデータの書き込みを行うことができる。例えば、図１７および図１８に示すように、第１書き込みビット線ｗＢＬ１２から非磁性層１０２を介して第２書き込みビット線ｗＢＬ２２に書き込み電流を流すと、磁気抵抗素子２０２にデータ「０」の書き込みを行うことができる。また、第２書き込みビット線ｗＢＬ２２から非磁性層１０２を介して第１書き込みビット線ｗＢＬ１２に書き込み電流を流すと、磁気抵抗素子２０２にデータ「１」の書き込みを行うことができる。
【００７４】
（読み出し方法）
次に第４実施形態の磁気メモリの読み出し方法について図１７および図１８を参照して説明する。図１８は第４実施形態の磁気メモリの平面図で、図１７は、図１８に示す切断線Ａ−Ａで切断した断面図である。この書き込み方法は、第２行のメモリセルの磁気抵抗素子２０２に書き込みを行う場合を例にとって説明する。
【００７５】
まず、読み出しトランジスタ３６２のゲート電極に接続された読み出しワード線ｒＷＬ２と、書き込みワード線ｗＷＬ２に電圧を印加し、読み出しトランジスタ３６２と、第１および第２書き込みトランジスタ３２ａ２、３２ｂ２をＯＮ状態にする。続いて、読み出しビット線ｒＢＬ２と、第１書き込みビット線ｗＢＬ１２および第２書き込みビット線ｗＢＬ２２のうちの一方との間に電位勾配を与える。これより、磁気抵抗素子２０２に読み出し電流が流れ、このとき、読み出しビット線ｒＢＬ２と、第１書き込みビット線ｗＢＬ１２および第２書き込みビット線ｗＢＬ２２のうちの一方との間の電圧を測定することにより、磁気抵抗素子２０２の抵抗状態を検出することができる。
【００７６】
（第５実施形態）
第５実施形態による磁気メモリについて説明する。
【００７７】
図３Ａ、３Ｂに示したように、形状異方性を利用した面内磁化を有する磁気抵抗素子は微細化すると異方性エネルギーを維持することが難しくなる。この問題を解決した面内磁化を有する磁気抵抗素子を記憶素子として備えたＳＯＴ―ＭＲＡＭを第５実施形態として説明する。
【００７８】
この第５実施形態に磁気メモリは、ＳＯＴ―ＭＲＡＭであって、磁気抵抗素子を記憶素子として有する少なくとも１つのメモリセルを備えて、上記磁気抵抗素子は、記憶層および参照層となる２つの磁性層が面内の結晶磁気異方性を有する。
【００７９】
磁性層が結晶磁気異方性を有することにより、磁気異方性エネルギーＫｕが１０７ｅｒｇ／ｃｍ３〜１０８ｅｒｇ／ｃｍ３の材料を使用することが可能になる。例えば、磁性層として、ＦｅＰｄ、ＭｎＧａ等を用いれば、磁気異方性エネルギーＫｕは１０７ｅｒｇ／ｃｍ３となり、例えば、ＦｅＰｔ等を用いれば、磁気異方性エネルギーＫｕは１０８ｅｒｇ／ｃｍ３となる。その結果、図２１に示すように直径φが１０ｎｍ程度以下の小さい磁性層２１でも記憶保持エネルギーΔが６０以上の値を保持することが可能になる。なお、図２１においては、磁性層２１の厚さは２ｎｍとした。
【００８０】
図２２Ａ、２２Ｂを参照して、第５実施形態の磁気メモリのメモリセルにおける、磁気抵抗素子の作成方法を説明する。
【００８１】
まず、図２２Ａに示すように、（１１０）方位に配向した結晶性のＳｉ基板２００に、非磁性層１０として厚さが例えば１０ｎｍのＰｔを成膜する。このＰｔ層１０上に面内結晶磁気異方性を有する記憶層の一部２２ａとして厚さが例えば２ｎｍのＦｅＰｄを成膜する。この成膜は基板を例えば５００℃に加熱した状態で行う。これらのＰｔ層１０およびＦｅＰｄ層２２ａはＳｉ基板２００の結晶性を反映して、（１１０）方位に配向した結晶性の層になる。ＦｅＰｄ層２２ａは（００１）方位にＫｕが１０７ｅｒｇ／ｃｍ３のオーダー以上の大きな結晶磁気異方性を持つことが可能である。（１１０）方位に配向した結晶層の場合、（１１０）面に対して面内方向となる（００１）方向に大きな結晶磁気異方性を持つ面内磁化膜とすることができる。
【００８２】
続いて、ＦｅＰｄ層２２ａの上に厚さが０．１ｎｍ〜１ｎｍのＴａ層２２ｂを成膜する。このＴａ層２２ｂはＰｔやＰｄ等の原子の拡散を抑制する機能層としての働きと、ＦｅＰｄ層の結晶配向性を分断するための目的を持つ。このＴａ層２２ａはその両側の磁性層の結合が充分強く保たれる程度に薄くする。Ｔａ層２２ｂの上にＣｏＦｅＢ層２２ｃを成膜し、さらにトンネルバリア層２４としてＭｇＯ層、参照層２６としてＣｏＦｅ層、参照層の磁化方向を固着するＩｒＭｎ層２７、キャップ層となるＴａ層２８を、順次成膜し、積層膜を形成する。成膜後、ＣｏＦｅ層の磁化を固着する方向に磁場を印加した状態で３００℃、１時間のアニールを行なう。ＭｇＯ層２４は（００１）方位に配向し、これに接するＣｏＦｅＢ層２２ｃおよびＣｏＦｅ層２６も同じ方向に配向する。なお、記憶層２２として、Ｆｅ、Ｃｏ、Ｍｎからなる群から選択された１つの元素と、Ｐｔ、Ｐｄ、Ａｕ、Ｒｕ、Ｇａ、Ｇｅからなる群から選択された１つの元素を含んでいる磁性材料を用いてもよい。
【００８３】
非磁性層１０は上記に示したＰｔ以外にもＲｕ，Ｐｄ，Ａｕ等を用いることが可能である。また、面内結晶磁気異方性をもつ記憶層２２ａとしては上記ＦｅＰｄ以外に、ＦｅＰｔ、ＭｎＧａ、ＣｏＰｔ等を用いることが可能である。また、Ｔａ層２２ｂの代わりにＷ層、またはＮｂ層等を用いることが可能である。
【００８４】
続いて、このように作成された積層膜を、ＣＭＯＳ回路が形成された回路基板１００上に貼り合わせを行う（図２２Ｂ）。貼り合わせ後にＳｉ基板２００を除去する。その後、積層膜をＩＢＥ(Ion Beam Etching)によりエッチングし、磁気抵抗素子２０のピラーを形成する。そして側壁保護膜２９、層間絶縁膜（図示しない）を形成する。さらに、非磁性層１０であるＰｔ層の厚さの増加する処理を行なう。なお、参照層２６は、例えばＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢからなる積層構造として２つのＣｏＦｅＢからなる強磁性層が反平行に結合するように調整するＳＡＦ(Synthetic Anti-ferromagnetic)構造にしても良い。
【００８５】
面内の結晶磁気異方性を有する磁気抵抗素子を用いることで、図２３Ａ、２３Ｂ、２３Ｃに示すように面内磁化かつ短辺方向が磁化容易軸（結晶磁気異方性）である磁気抵抗素子を作成することが可能になる。これによって、ＳＯＴ−ＭＲＡＭの書込み効率を改善することができる。なお、図２３Ａはメモリセルの断面図、図２３Ｂは図２３Ａに示す切断面Ａ−Ａからみた図、図２３Ｃはメモリセルの上面図である。
【００８６】
磁気抵抗素子の記憶保持エネルギーΔＥは、
ΔＥ＝Ｋｕ×Ｌ×Ｗ×ｔＳＬ
で表される。ここで、Ｋｕは記憶層２２の磁気異方性エネルギー、Ｌは記憶層２２の長さ、Ｗは記憶層２２の幅、ｔＳＬは記憶層２２の厚さである。
【００８７】
一方、記憶層２２の異方性磁界ＨＳＬは、
ＨＳＬ＝２Ｋｕ／Ｍｓ
と表される。ここで、Ｍｓは記憶層２２の飽和磁化を表す。
【００８８】
したがって、非磁性層１０による磁界ＨＳＯＴは、
【数１】
2017059679.tif 000003
と表される。ここで、
スピンオービットトルク（ＳＯＴ）により記憶層２２の磁化が反転するための条件は、
ＨＳＯＴ≧ＨＳＬ
であるので、反転電流Ｉｃは、
【数２】
2017059679.tif 000004
と表される。ここで、ｅは電気素量、ｔＮは非磁性層１０の厚さ、ｈバーはｈをプランク定数とすると、ｈ／（２π）と表され、θＳＨは、スピンホール角を表す。
【００８９】
よって、非磁性層１０による書込み効率は、
ΔＥ／Ｉｃ＝Ｗ／（４ｅ×ｔＮ）
と表される。
【００９０】
つまり、記憶層２２の幅Ｗが大きいほど書込み効率が高くなることになる。しかし、従来の形状異方性を用いた面内磁化を有する記憶層の容易軸を非磁性層１０の配線方向と直交する方向にするためには、幅Ｗを配線幅Ｌよりも小さくする必要があった。
【００９１】
一方、面内の結晶磁気異方性を有する磁気抵抗素子においては、下地の結晶方向によって容易軸が決まるため、Ｗ≧Ｌとしても記憶層の長さＬの方向を容易軸にすることが可能となり、書込み効率を上げることができる。
【００９２】
一方、記憶層２２をＳＡＦ構造にしたメモリセルの変形例を図２４に示す。この例のメモリセルにおいては、非磁性層１０として、Ｔａ、Ｗ、Ｐｔ、Ｒｕ、Ｐｄ、Ａｕ、およびＨｆからなる群から選択された１つの元素の層、あるいは上記元素の層の積層膜、または上記元素を少なくとも１つ含む合金を用いることができる。
【００９３】
非磁性層１０上に、記憶層２２となる、磁性層２２１／Ｒｕ層２２２／磁性層２２３の積層膜２２を成膜する。磁性層２２１、２２３としてはＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。この上下の磁性層が反平行に結合するようにＲｕ層２２２の厚さを調整する。この積層膜２２上にＭｇＯ層２４を成膜し、さらに参照層２６、および反強磁性層２７としてＩｒＭｎあるいはＰｔＭｎを成膜する。その上にキャップ層２８としてＴａ層を成膜する。参照層２６も磁性層２６１／Ｒｕ層２６２／磁性層２６３のＳＡＦ構造としても良い。磁性層２６１、２６３としてはＣｏＦｅあるいはＣｏＦｅＢを用いる。成膜後、参照層２６の磁化を固着する方向に磁場を印加した状態で３００℃、１時間のアニールを行ない、参照層２６の磁性層の磁化を反強磁性層２７と結合させる。ＳＡＦ構造を有する記憶層では非磁性層１０に隣接した側の磁性層２２１の磁化をスピンオービットトルク（ＳＯＴ）によって反転させることで、結合している逆側の磁性層２２３の磁化も反転する。そのため、磁性層が単層からなる記憶層よりも実効的に大きなリテンションエネルギーを確保することができる。
【００９４】
（第６実施形態）
第６実施形態による磁気メモリについて図２５および図２６を参照して説明する。この第６実施形態の磁気メモリの平面図を図２５に示し、図２５に示す切断線Ａ−Ａで切断した断面図を図２６に示す。
【００９５】
この第６実施形態の磁気メモリは、複数のメモリセルＭＣを有し、各メモリセルＭＣは、１つの書き込みトランジスタ３２と、非磁性層１０と、磁気抵抗素子２０と、読み出しトランジスタ３６と、を備えている。各メモリセルＭＣの非磁性層１０は、他のメモリセルの非磁性層と、電気的に絶縁分離されている。なお、図２６は、１つのメモリセルの断面図を示している。
【００９６】
この第６実施形態の磁気メモリは、図２５に示すように、横方向に離間して並列に配置された複数の第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，・・・）と、横方向に離間して並列に配置された複数の第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，・・・）と、を備えている。本実施形態においては、複数の第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，・・・）は同じ階層に設けられる。複数の第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，・・・）は第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，・・・）が設けられた階層よりも上の階層に設けられる。
【００９７】
第６実施形態の磁気メモリを上方から見たとき、図２５に示すように、第１書き込みビット線ｗＢＬ１ｉ（ｉ＝１，・・・）と第２書き込みビット線ｗＢＬ２ｊ（ｊ＝１，・・・）とが交互に配置されるとともに接するように設けられる。すなわち、第２書き込みビット線ｗＢＬ２１、第１書き込みビット線ｗＢＬ１１、第２書き込みビット線ｗＢＬ２２、第１書き込みビット線ｗＢＬ１２、第２書き込みビット線ｗＢＬ２３、第１書き込みビット線ｗＢＬ１３の順に紙面上で上から下の方向に配置されるとともに、接するように配置される。
【００９８】
また、第６実施形態の磁気メモリは、第１書き込みビット線ｗＢＬｉ（ｉ＝１，・・・）が設けられた階層よりも上の階層に、複数の読み出しビット線ｒＢＬｋ（ｋ＝１，・・・）が図２５上で横方向に離間し並列して配置される。第６実施形態の磁気メモリを上方から見たとき、図２５に示すように、読み出しビット線ｒＢＬｋ（ｋ＝１，・・・）は、第２書き込みビット線ｗＢＬ２ｋおよび第１書き込みビット線ｗＢＬ１ｋとそれぞれ、一部分が重なるように配置される。
【００９９】
第６実施形態の磁気メモリは、紙面上で縦方向に離間して並列に配置された複数の書き込みワード線ｗＷＬｍ（ｍ＝１，・・・）と、縦方向に離間して並列に配置された複数の読み出しワード線ｒＷＬｎ（ｎ＝１，・・・）とを更に備えている。読み出しワード線ｒＷＬｎ（ｎ＝１，・・・）は、書き込みワード線ｗＷＬｍ（ｍ＝１，・・・）よりも上の階層に配置される。第６実施形態の磁気メモリを上方から見たとき、図２５に示すように、読み出しワード線ｒＷＬｎ（ｎ＝１，・・・）は、書き込みワード線ｗＷＬｋと、一部分が重なるように配置される。
【０１００】
第２書き込みビット線ｗＢＬ２ｉ（ｉ＝１，・・・）と、書き込みワード線ｗＷＬｊ（ｊ＝１，・・・）との交差領域に、各メモリセルに対応して縦型の書き込みトランジスタ３２が設けられる（図２６）。図２６に示すように、この書き込みトランジスタ３２は、ソースおよびドレインの一方、例えばソースが対応する第２書き込みビット線ｗＢＬ２１と、導電層３１を介して接続され、ドレインが導電層３９および導電層３３ａを介して対応する非磁性層１０と接続される。また、書き込みトランジスタ３２は、ゲート電極が対応する書き込みワード線ｗＷＬ３に接続される。本実施形態においては、この非磁性層１０は、図２５に示すように、平面形状が円形である。
【０１０１】
図２６に示すように、各メモリセルにおいては、非磁性層１０は導電層３３ｂを介して対応する第２書き込みビット線ｗＢＬ２１と一部分が重なる第１書き込みビット線ｗＢＬ１１に接続される。各非磁性層１０上に磁気抵抗素子２０が設けられる。磁気抵抗素子２０は、平面形状が図２５に示すように楕円である。図２５に示すように、磁気抵抗素子２０の楕円の短軸方向に離間して導電層３３ａと導電層３３ｂが配置される。
【０１０２】
また、読み出しビット線ｒＢＬｉ（ｉ＝１，・・・）と読み出しワード線ｒＷＬｊ（ｊ＝１，・・・）との交差領域に、各メモリセルに対応して縦型の読み出しトランジスタ３６が設けられる。図２６に示すように、この読み出しトランジスタ３６は、ゲート電極が対応する読み出しワード線ｒＷＬ３に接続され、ソースおよびドレインの一方、例えばソースが導電層３５を介して磁気抵抗素子２０に接続され、ドレインが導電層３７を介して対応する読み出しビット線ｒＢＬ１に接続される。
【０１０３】
このように構成された第６実施形態の磁気メモリにおいては、書き込みトランジスタおよび読み出しトランジスタとして縦型のＭＯＳトランジスタが用いられるので、メモリセルの占有面積が大きくなるのを抑制することができる。
【０１０４】
（書き込み方法）
次に、第６実施形態の磁気メモリの書き込み方法について図２７および図２８を参照して説明する。図２７は第６実施形態の磁気メモリの上面図、図２８は図２７に矢印で示す後述する書き込み電流に沿いかつ紙面に垂直な面で切断した断面図である。図２７に示す磁気抵抗素子２０２に書き込みを行う場合を例にとって説明する。
【０１０５】
まず、磁気抵抗素子２０２が属するメモリセル内の書き込みトランジスタ３２２をＯＮ状態にする。これは、書き込みワード線ｗＷＬ２に電圧を印加することにより行う。続いて、磁気抵抗素子２０２に接続する、第１書き込みビット線ｗＢＬ１２と第２書き込みビット線ｗＢＬ２２との間に電位勾配を与える。これにより、第１書き込みビット線ｗＢＬ１２と第２書き込みビット線ｗＢＬ２２との間に、導電層３１２、書き込みトランジスタ３２２、導電層３３ａ２、非磁性層１０２、および導電層３３ｂ２を介して、矢印に示す書き込み電流が流れ、非磁性層１０２に接続する磁気抵抗素子２０２に書き込みが行われる。第２書き込みビット線ｗＢＬ２２の電位を第１書き込みビット線ｗＢＬ１２の電位よりも高くすると、例えばデータ“０”の書き込み電流が、第２書き込みビット線ｗＢＬ２２、導電層３１２、書き込みトランジスタ３２２、導電層３９２、導電層３３ａ２、非磁性層１０２、導電層３３ｂ２、および第１書き込みビット線ｗＢＬ１２の順に流れる。また、電位勾配を逆にすると、例えばデータ“１”の書き込み電流が、第１書き込みビット線ｗＢＬ１２、導電層３３ｂ２、非磁性層１０２、導電層３３ａ２、導電層３９２、書き込みトランジスタ３２２、導電層３１２、および第２書き込みビット線ｗＢＬ２２、の順に流れる。
【０１０６】
このようにして書き込みを行うことができる。
【０１０７】
（読み出し方法）
次に、第６実施形態の磁気メモリの読み出し方法について図２９および図３０を参照して説明する。図２９は第６実施形態の磁気メモリの上面図、図３０は図２９に矢印で示す後述する読み出し電流に沿いかつ紙面に垂直な面で切断した断面図である。図２９７に示す磁気抵抗素子２０２に読み出しを行う場合を例にとって説明する。
【０１０８】
まず、磁気抵抗素子２０２が属するメモリセル内の読み出しトランジスタ３６２をＯＮ状態にする。これは、読み出しワード線ｒＷＬ２に電圧を印加することにより行う。続いて、磁気抵抗素子２０２に接続する、読み出しビット線ｒＢＬ２と、第１書き込みビット線ｗＢＬ１２との間に電位勾配を与える。例えば、読み出しビット線ｒＢＬ２の電位を、第１書き込みビット線ｗＢＬ１２の電位よりも高くすると、矢印に示す読み出し電流が、読み出しビット線ｒＢＬ２、導電層３７２、読み出しトランジスタ３６２、導電層３５２、磁気抵抗素子２０２、非磁性層１０２、導電層３３ｂ２，および第１書き込みビット線ｗＢＬ１２の順に流れる。このときの、読み出しビット線ｒＢＬ２と第１書き込みビット線ｗＢＬ１２との間の電圧を測定することにより、磁気抵抗素子２０２の抵抗状態を読み出すことができる。
【０１０９】
なお、第６実施形態おいては、磁気抵抗素子に対して、第２書き込みビット線が設けられるＳｉ基板と反対側に縦型の読み出しトランジスタが設けられる。この場合、一般的には縦型の読み出しトランジスタの作成プロセス過程で７００℃程度の高温アニールプロセスが必要になる。しかし、磁気抵抗素子の耐熱温度は通常４００℃程度以下であるので、高温アニールプロセスによって磁気抵抗素子の特性が劣化してしまう可能性がある。それを回避するため、磁気抵抗素子に対してＳｉ基板と逆側に配置する縦型トランジスタの作成は、図２２Ａおよび図２２Ｂで説明した基板貼り合わせ方法を用いて作成しても良い。即ち、縦型トランジスタは磁気抵抗素子の成膜を行うＳｉウェハとは別のウェハ上でポリシリコンの成膜およびアニールプロセスを行い、その後、磁気抵抗素子を搭載したＳｉウェハに基板貼り合わせプロセスを用いて貼り合わせを行った後、加工することによって作成してもよい。
【０１１０】
また、第６実施形態においては、メモリセルに対して１つの書き込みトランジスタが設けられている。この第６実施形態と同様に、第１乃至第５実施形態においても、２つの書き込みトランジスタの代わりに、メモリセルに対して１つの書き込みトランジスタを設けてもよい。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１１２】
１  メモリセル  
１０、１０１、１０２  非磁性層
２０、２０１、２０２  磁気抵抗素子
２２  磁性層（記憶層）
２４  非磁性層
２６  磁性層（参照層）
３１  導電層
３２ａ  書き込みトランジスタ
３２ｂ  書き込みトランジスタ
３２１、３２２  書き込みトランジスタ
３５  導電層
３６、３６１、３６２  読み出しトランジスタ
３７  導電層
３９  導電層
ｒＢＬ１、ｒＢＬ２、ｒＢＬ３  読み出しビット線
ｗＢＬ１、ｗＢＬ２、ｗＢＬ３  書き込みビット線
ｒＷＬ１、ｒＷＬ２、ｒＷＬ３  読み出しワード線
ｗＷＬ１、ｗＷＬ２、ｗＷＬ３  書き込みワード線
【図１】
2017059679.tif 000005
【図２】
2017059679.tif 000006
【図３Ａ】
2017059679.tif 000007
【図３Ｂ】
2017059679.tif 000008
【図４】
2017059679.tif 000009
【図５】
2017059679.tif 000010
【図６】
2017059679.tif 000011
【図７】
2017059679.tif 000012
【図８】
2017059679.tif 000013
【図９】
2017059679.tif 000014
【図１０】
2017059679.tif 000015
【図１１】
2017059679.tif 000016
【図１２】
2017059679.tif 000017
【図１３】
2017059679.tif 000018
【図１４】
2017059679.tif 000019
【図１５】
2017059679.tif 000020
【図１６】
2017059679.tif 000021
【図１７】
2017059679.tif 000022
【図１８】
2017059679.tif 000023
【図１９】
2017059679.tif 000024
【図２０】
2017059679.tif 000025
【図２１】
2017059679.tif 000026
【図２２Ａ】
2017059679.tif 000027
【図２２Ｂ】
2017059679.tif 000028
【図２３Ａ】
2017059679.tif 000029
【図２３Ｂ】
2017059679.tif 000030
【図２３Ｃ】
2017059679.tif 000031
【図２４】
2017059679.tif 000032
【図２５】
2017059679.tif 000033
【図２６】
2017059679.tif 000034
【図２７】
2017059679.tif 000035
【図２８】
2017059679.tif 000036
【図２９】
2017059679.tif 000037
【図３０】
2017059679.tif 000038
【手続補正書】
【提出日】平成28年9月6日(2016.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１面および前記第１面と反対側の第２面を有する導電性の第１非磁性層と、
前記第１面側に設けられ、前記第１非磁性層とそれぞれ交差する第１配線および第２配線と、
前記第２面側に設けられた第３配線と、
前記第１配線と前記第１非磁性層との間に設けられた第１トランジスタであって、前記第１トランジスタは、ソースおよびドレインの一方が前記第１配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第１トランジスタと、
前記第２配線と前記第１非磁性層との間に設けられた第２トランジスタであって、前記第２トランジスタは、ソースおよびドレインの一方が前記第２配線に接続され、ソースおよびドレインの他方が前記第１非磁性層に接続された第２トランジスタと、
前記第１非磁性層と前記第３配線との間に設けられた磁気抵抗素子であって、前記磁気抵抗素子は、第１および第２端子を有し、前記第１端子が前記第１非磁性層に接続された磁気抵抗素子と、
ソースおよびドレインの一方が前記磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が前記第３配線に接続された第３トランジスタと、
を備えた磁気メモリ。
【請求項２】
前記第３配線は前記第１および第２配線が延在する方向に沿って延在する請求項１記載の磁気メモリ。
【請求項３】
前記第３配線は前記第１非磁性層が延在する方向に沿って延在する請求項１記載の磁気メモリ。
【請求項４】
前記第１乃至第３トランジスタが縦型である請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続された第４配線を更に備えている請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
前記第３トランジスタのゲートに接続された第５配線を更に備え、
前記第４および第５配線はそれぞれ、前記第１および第２配線とそれぞれ交差し、
前記第１非磁性層は、前記第４および第５配線が延在する方向に延在する請求項５記載の磁気メモリ。
【請求項７】
前記磁気抵抗素子は平面形状が楕円形である請求項１乃至６のいずれかに記載の磁気メモリ。
【請求項８】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置された導電性の複数の第１非磁性層であって、前記第１非磁性層のそれぞれは、前記複数の第１配線および前記複数の第２配線に対して交差する、複数の第１非磁性層と、
前記第１階層と前記第３階層との間に互いに離間して配置され、前記第１方向と交差するとともに前記複数の第１非磁性層と交差する第２方向に延在する複数の第３配線と、
前記第３階層と前記第２階層との間に互いに離間して配置され、前記第２方向に延在する複数の第４配線と、
前記複数の第１非磁性層と前記複数の第１配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第３配線の１つに接続された複数の第１トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との交差領域に設けられた複数の磁気抵抗素子であって、各磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の磁気抵抗素子と、
前記複数の磁気抵抗素子に対応して設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第４配線の１つに接続された複数の第２トランジスタと、
を備え、
前記複数の第１非磁性層のうちの１つに接続されかつ互いに隣り合う２つの第１トランジスタ間の前記１つの第１非磁性層の領域に、前記複数の第２トランジスタのうちの１つが接続される磁気メモリ。
【請求項９】
前記第１および第２トランジスタが縦型である請求項８記載の磁気メモリ。
【請求項１０】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向と交差する第２方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置され、前記第２方向に延在する導電性の複数の第１非磁性層であって、前記第１非磁性層のそれぞれは、前記複数の第２配線のいずれかに対応して設けられた複数の第１非磁性層と、
前記第１階層と前記第３階層との間の第４階層に互いに離間して配置され、前記第１方向に延在する複数の第３配線と、
前記第１階層と前記第４階層との間に互いに離間して配置され、前記第１方向および前記第２方向と交差する第３方向に延在する複数の第４配線と、
前記第３階層と前記第４階層との間に互いに離間して配置され、前記第３方向に延在する複数の第５配線と、
前記第２階層と前記第３階層との間に互いに離間して配置され、前記１乃至第３方向にそれぞれ交差する第４方向に延在する複数の第６配線と、
前記複数の第１非磁性層と前記複数の第３配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第３配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第５配線の１つに接続された複数の第１トランジスタと、
前記複数の第１配線と前記複数の第１非磁性層との交差領域に設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第４配線の１つに接続された複数の第２トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との間に設けられた複数の磁気抵抗素子であって、各磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の磁気抵抗素子と、
前記複数の磁気抵抗素子に対応して設けられた複数の第３トランジスタであって、各第３トランジスタは、ソースおよびドレインの一方が対応する磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第６配線の１つに接続された複数の第３トランジスタと、
を備えた磁気メモリ。
【請求項１１】
前記第１乃至第３トランジスタは縦型である請求項１０記載の磁気メモリ。
【請求項１２】
第１階層に互いに離間して配置され、第１方向に延在する複数の第１配線と、
前記第１階層と異なる第２階層に互いに離間して配置され、前記第１方向に延在する複数の第２配線と、
前記第１階層と前記第２階層との間の第３階層に互いに離間して配置され、前記第１方向と交差する第２方向に延在する導電性の複数の第１非磁性層と、
前記第１階層と前記第３階層との間の第４階層に互いに離間して配置され、前記第１方向に延在する複数の第３配線と、
前記第２階層と前記第３階層との間の第５階層に互いに離間して配置され、前記第１方向に延在する複数の第４配線と、
前記第１階層と前記第４階層との間に互いに離間して配置され、前記第１方向および前記第２方向と交差する第３方向に延在する複数の第５配線と、
前記第３階層と前記第４階層との間に互いに離間して配置され、前記第３方向に延在する複数の第６配線と、
前記第２階層と前記第３階層との間の前記第４配線と異なる層に互いに離間して配置され、前記第３方向に延在する複数の第７配線と、
前記第３階層と前記第５階層との間の前記第７配線と異なる層に互いに離間して配置され、前記第３方向に延在する複数の第８配線と、
前記複数の第１非磁性層と前記複数の第３配線との交差領域に設けられた複数の第１トランジスタであって、各第１トランジスタは、ソースおよびドレインの一方が対応する第３配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第６配線の１つに接続された複数の第１トランジスタと、
前記複数の第１配線と前記複数の第１非磁性層との交差領域に設けられた複数の第２トランジスタであって、各第２トランジスタは、ソースおよびドレインの一方が対応する第１配線に接続され、ソースおよびドレインの他方が対応する第１非磁性層に接続され、ゲート電極が前記複数の第５配線の１つに接続された複数の第２トランジスタと、
前記複数の第１非磁性層と前記複数の第２配線との交差領域に設けられた複数の第１磁気抵抗素子であって、各第１磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の第１磁気抵抗素子と、
前記複数の第１磁気抵抗素子に対応して設けられた複数の第３トランジスタであって、各第３トランジスタは、ソースおよびドレインの一方が対応する第１磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第２配線に接続され、ゲート電極が前記複数の第７配線の１つに接続された複数の第３トランジスタと、
前記複数の第１非磁性層と前記複数の第４配線との交差領域に設けられた複数の第２磁気抵抗素子であって、各第２磁気抵抗素子は、第１および第２端子を有し、前記第１端子が対応する第１非磁性層に接続された複数の第２磁気抵抗素子と、
前記複数の第２磁気抵抗素子に対応して設けられた複数の第４トランジスタであって、各第４トランジスタは、ソースおよびドレインの一方が対応する第２磁気抵抗素子の前記第２端子に接続され、ソースおよびドレインの他方が対応する第４配線に接続され、ゲート電極が前記複数の第８配線の１つに接続された複数の第４トランジスタと、
を備えた磁気メモリ。
【請求項１３】
前記第１乃至第４トランジスタは縦型である請求項１２記載の磁気メモリ。
【請求項１４】
前記磁気抵抗素子は、第１磁性層と、前記第１磁性層と前記第１非磁性層の１つとの間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第２非磁性層を備えている請求項１乃至１３のいずれかに記載の磁気メモリ。  
【請求項１５】
前記第２磁性層は、磁化方向が前記第１磁性層から前記第２磁性層に向かう方向に交差する方向である請求項１４記載の磁気メモリ。
【請求項１６】
前記第１非磁性層は、Ｐｔ、Ｐｄ、Ａｕ、Ｒｕ、Ｗ、Ｈｆ、およびＴａからなる群から選択された少なくとも一つの元素を含む請求項１乃至１５のいずれかに記載の磁気メモリ。
【請求項１７】
前記第２磁性層は、Ｆｅ、Ｃｏ、Ｍｎからなる群から選択された少なくとも１つの元素と、Ｐｔ、Ｐｄ、Ａｕ、Ｒｕ、Ｇａ、Ｇｅからなる群から選択された少なくとも１つの元素を含む磁性材料である請求項１乃至１６のいずれかに記載の磁気メモリ。
【請求項１８】
前記第２磁性層は、短辺方向に磁化容易軸を有する請求項１乃至１７のいずれかに記載の磁気メモリ。