(57)【要約】【課題】出力信号が遷移する際の入力回路の閾値の電源電圧依存性を回避した入力回路を提供する。【解決手段】第１の電源と第２の電源との間に直列に接続された入力トランジスタ及び電流源を備え、入力トランジスタのゲートに入力信号が入力され、入力トランジスタと電流源との接続点の信号が出力信号として出力され、出力信号に基づいて電流源の電流値が変化するように構成する。【選択図】図１
2017063300.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源との間に直列に接続された入力トランジスタ及び電流源を備え、
前記入力トランジスタのゲートに入力信号が入力され、
前記入力トランジスタと前記電流源との接続点の信号が出力信号として出力され、
前記出力信号に基づいて前記電流源の電流値が変化することを特徴とする入力回路。
【請求項２】
前記電流源が複数のデプレッション型のトランジスタを含んで構成されることを特徴とする請求項１に記載の入力回路。
【請求項３】
前記複数のデプレッション型のトランジスタのうち、少なくとも一つを有効とするか否かによって前記電流源の電流値が変化することを特徴とする請求項２に記載の入力回路。
【請求項４】
前記第１の電源と前記電流源との間に接続され、ゲートが前記入力トランジスタのゲートと接続された、前記入力トランジスタと異なる導電型のトランジスタをさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を検出する閾値にヒステリシス特性を有する入力回路に関する。
【背景技術】
【０００２】
図５は、従来のヒステリシス特性を有する入力回路の一例を示す回路図である。従来の入力回路５００は、Ｎ型トランジスタ５０１、Ｐ型トランジスタ５０２及び５０３、並びにインバータ５０４を備えている。
【０００３】
トランジスタ５０１とトランジスタ５０２とは、ドレイン同士が接続され、ゲートが共通接続され、該ゲートに入力信号ＩＮが入力される。トランジスタ５０１とトランジスタ５０２のドレインは、インバータ５０４の入力およびトランジスタ５０３のドレインに接続されている。インバータ５０４の出力は、入力回路５００の出力信号ＯＵＴとなり、またこの出力信号ＯＵＴはトランジスタ５０３のゲートに入力される。
入力回路５００は、正の電源電圧（ＶＤＤ）と負の電源電圧（ＶＳＳ）で動作する。
【０００４】
入力信号ＩＮがＬレベルであるときには、トランジスタ５０２がオン、トランジスタ５０１がオフとなるため、トランジスタ５０１とトランジスタ５０２のドレインがＨレベルとなる。したがって、インバータ５０４の出力信号ＯＵＴはＬレベルとなり、トランジスタ５０３のゲートはＬレベルとなる。これにより、トランジスタ５０３は、ゲート・ソースがＶＤＤの大きさでオン制御されるため、オン状態を示す。入力信号ＩＮをＬレベルから上昇させたとき、トランジスタ５０１の電流駆動力と、オン状態を示しているトランジスタ５０２とトランジスタ５０３との正味の電流駆動力との大小関係に基づいて、インバータ５０４の出力信号ＯＵＴがＬレベルからＨレベルに遷移する。出力信号ＯＵＴがＬレベルからＨレベルに遷移する際の入力回路５００の閾値は、以上のようにして決まる。
【０００５】
入力信号ＩＮがＨレベルであるときには、トランジスタ５０１がオン、トランジスタ５０２がオフとなるため、トランジスタ５０１とトランジスタ５０２のドレインがＬレベルとなる。したがって、インバータ５０４の出力信号ＯＵＴはＨレベルとなり、トランジスタ５０３のゲートはＬレベルとなる。これにより、トランジスタ５０３は、ゲート・ソースがオフ制御されるため、オフ状態を示す。入力信号をＨレベルから低下させたとき、トランジスタ５０１の電流駆動力とトランジスタ５０２との電流駆動力との大小関係に基づいて、インバータ５０４の出力信号ＯＵＴがＨレベルからＬレベルに遷移する。出力信号ＯＵＴがＨレベルからＬレベルに遷移する際の入力回路５００の閾値は、以上のようにして決まる。
【０００６】
ＶＤＤの大きさでオン制御されるトランジスタ５０３の電流駆動力のため、出力信号ＯＵＴがＬレベルからＨレベルに遷移する際の入力回路５００の閾値は、出力信号ＯＵＴがＨレベルからＬレベルに遷移する際の入力回路５００の閾値よりも高い。このようにして、従来の入力回路５００では、ヒステリシス特性が得られる。ヒステリシス特性により、外来ノイズ侵入に係るチャタリングによる入力回路にとっての後段回路の不安定動作を回避している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２７０６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の入力回路５００では、トランジスタ５０３がＶＤＤの大きさでオン制御されるため、出力信号ＯＵＴが遷移する際の入力回路５００の閾値が、電源電圧依存性を持ってしまう、といった問題があった。
【０００９】
すなわち、入力信号ＩＮが、低電圧で動作するマイコンにより供給されるケースへの対応ができない。入力回路５００の電源電圧が高いため、マイコンがＨレベルの信号を入力信号ＩＮとして入力回路５００に供給しているにも係わらず、入力信号ＩＮをＬレベルとして誤認してしまう問題が起こり得る。昨今、マイコンの動作電圧が低電圧化する中、この問題の解消は不可欠である。
【００１０】
したがって、本発明の目的は、上記のような課題を解決し、出力信号が遷移する際の閾値の電源電圧依存性を回避したヒステリシス特性を有する入力回路を提供するものである。
【課題を解決するための手段】
【００１１】
従来の問題を解消するために、本発明の入力回路は、第１の電源と第２の電源との間に直列に接続された入力トランジスタ及び電流源を備え、前記入力トランジスタのゲートに入力信号が入力され、前記入力トランジスタと前記電流源との接続点の信号が出力信号として出力され、前記出力信号に基づいて前記電流源の電流値が変化することを特徴とする。
【発明の効果】
【００１２】
本発明の入力回路によれば、入力回路の閾値は、電流源の電流値によって決まることから、電源電圧の影響を積極的に受けることは無い。したがって、出力信号が遷移する際の入力回路の閾値の電源電圧依存性を回避することが出来る。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の入力回路を示す回路図である。
【図２】本発明の第１の実施形態の入力回路の具体例を示す回路図である。
【図３】本発明の第１の実施形態の入力回路の具体例を示す回路図である。
【図４】本発明の第２の実施形態の入力回路を示す回路図である。
【図５】従来の入力回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態の入力回路について、図面を参照して説明する。
図１は、本発明の第１の実施形態のヒステリシス特性を有する入力回路１００を示す回路図である。
本発明の入力回路１００は、Ｎ型の入力トランジスタ１０１及び電流源１０２を備えている。
【００１５】
電流源１０２と入力トランジスタ１０１は、電源ＶＤＤ（正の電源電圧）と電源ＶＳＳ（負の電源電圧）との間に直列に接続されている。入力トランジスタ１０１のゲートに入力信号ＩＮが入力され、入力トランジスタ１０１のドレイン（電流源１０２と入力トランジスタ１０１との接続点）の信号が波形整形回路１０３を介して入力回路１００の出力信号ＯＵＴとして出力される。出力信号ＯＵＴは、電流源１０２へ供給されて、電流源１０２の電流値を制御する。すなわち、電流源１０２は、電流源１０２と入力トランジスタ１０１との接続点の信号に基づいてその電流値が変化するよう構成されている。
なお、波形整形回路１０３は、入力トランジスタ１０１のドレインの電圧波形を整形する目的で設けられた論理回路である。
【００１６】
次に、入力回路１００の動作について説明する。
入力信号ＩＮがＬレベルであるときには、入力トランジスタ１０１がオフとなることから入力トランジスタ１０１のドレインがＨレベルとなる。このとき、波形整形回路１０３の出力信号ＯＵＴに基づき、電流源１０２の電流値は、より大きい値となるよう制御される。入力トランジスタ１０１の電流駆動力と、電流源１０２の電流値との大小関係に基づいて出力信号ＯＵＴのレベルが遷移する際の入力回路１００の閾値が決まるため、この状態における入力回路１００の閾値は、より高い値を示す。
【００１７】
入力信号がＨレベルであるときには、入力トランジスタ１０１のドレインがＬレベルとなる。このとき、波形整形回路１０３の出力信号ＯＵＴに基づき、電流源１０２の電流値は、より小さい値になるよう制御される。入力トランジスタ１０１の電流駆動力と、電流源１０２の電流値との大小関係に基づいて出力信号ＯＵＴのレベルが遷移する際の入力回路１００の閾値が決まるため、この状態における入力回路１００の閾値は、より低い値を示す。
【００１８】
このように、入力トランジスタ１０１と電流源１０２との接続点の信号に基づき、電流源１０２の電流値が変化するよう構成していることにより、入力信号ＩＮがＬレベルであるときには、出力信号ＯＵＴのレベルが遷移する際の入力回路１００の閾値がより高く、入力信号ＩＮがＨレベルであるときには、出力信号ＯＵＴのレベルが遷移する際の入力回路１００の閾値がより低くなるため、ヒステリシス特性が得られる。
【００１９】
本発明の第１の実施形態によれば、入力回路１００の閾値は、電流源１０２の電流値によって決まるため、電源電圧の影響を積極的に受けることは無い。このため、出力信号ＯＵＴが遷移する際の入力回路１００の閾値の電源電圧依存性を回避することが可能となる。
【００２０】
図２は、図１の入力回路１００における電流源１０２と波形整形回路１０３の具体例を示す回路図である。
図２に示すように、電流源１０２は、デプレッション型のＮ型トランジスタ２１１及び２１２と、スイッチ２１３とを備えている。波形整形回路１０３は、インバータ２２１により構成されている。
【００２１】
トランジスタ２１１と２１２は、電源ＶＤＤと入力トランジスタ１０１との間に直列接続され、ゲートが共通接続され、該ゲートは入力トランジスタ１０１のドレインに接続されている。スイッチ２１３は、トランジスタ２１１に並列に接続され、波形整形回路１０３の出力、すなわちインバータ２２１の出力である出力信号ＯＵＴによりオンオフ制御されるように構成されている。
【００２２】
スイッチ２１３がオン状態の時には、トランジスタ２１２のサイズが電流源１０２の実効サイズとなり、それに従った電流が流れる。スイッチ２１３がオフ状態の時には、トランジスタ２１１とトランジスタ２１２との両者のサイズに基づき電流源１０２の実効サイズが決まり、それに従った電流が流れる。
【００２３】
簡単のため、例えばトランジスタ２１１とトランジスタ２１２とが、それらのＷ長がＷ１のサイズで等しく、それらのＬ長がＬ１のサイズで等しいとする。スイッチ２１３がオン状態の時には、電流源１０２の実効サイズは、Ｗ１、Ｌ１で与えられ、スイッチ２１３がオフ状態の時には、電流源１０２の実効サイズは、Ｗ１、Ｌ１×２で与えられ、それぞれに基づく電流値が得られる。すなわち、スイッチ２１３により、トランジスタ２１２のみを有効とするか、トランジスタ２１１を加えて有効とするかが選択的に制御されて、電流源１０２の電流値が決まる。なお、スイッチ２１３がオン状態の時には、実効サイズが与える電流値がより大きくなることから、ヒステリシス特性が獲得される。
【００２４】
図３は、図１の入力回路１００における電流源１０２の他の具体例を示す回路図である。
図３に示す電流源１０２は、デプレッション型のＮ型トランジスタ３１１及び３１２と、スイッチ３１３とを備えている。
【００２５】
トランジスタ３１１は、電源ＶＤＤと入力トランジスタ１０１との間に接続され、ゲートは入力トランジスタ１０１のドレインに接続されている。トランジスタ３１２は、トランジスタ３１１と並列に接続されている。スイッチ３１３は、電源ＶＤＤとトランジスタ３１２のドレインとの間に接続され、出力信号ＯＵＴによりオンオフ制御されるように構成されている。
【００２６】
スイッチ３１３がオン状態の時には、トランジスタ３１１とトランジスタ３１２の両者のサイズに基づき電流源１０２の実効サイズが与えられて、それに従った電流が流れる。スイッチ３１３がオフ状態の時には、トランジスタ３１１のサイズが電流源１０２の実効サイズとなり、それに従った電流が流れる。
【００２７】
簡単のため、例えばトランジスタ３１１とトランジスタ３１２とが、それらのＷ長がＷ１のサイズで等しく、それらのＬ長がＬ１のサイズで等しいとする。スイッチ３１３がオン状態の時には、電流源１０２の実効サイズは、Ｗ１×２、Ｌ１で与えられ、スイッチ３１３がオフ状態の時には、電流源１０２の実効サイズは、Ｗ１、Ｌ１で与えられ、それぞれに基づく電流値が得られる。スイッチ３１３により、トランジスタ３１１のみを有効とするか、トランジスタ３１２を加えて有効とするかが選択的に制御されて、電流源１０２の電流値が決まる。なお、スイッチ３１３がオン状態の時には、実効サイズが与える電流値がより大きくなることから、図２に示す回路と同様、ヒステリシス特性が獲得される。
【００２８】
図４は、本発明の第２の実施形態のヒステリシス特性を有する入力回路２００を示す回路図である。
入力回路２００は、入力トランジスタがオン状態の時の消費電流に配慮したものである。
【００２９】
入力回路２００は、図１に示す入力回路１００に対し、電源ＶＤＤと電流ＶＳＳとの間に、ゲートが入力トランジスタ１０１のゲートに接続されたＰ型トランジスタ２０１をさらに備えている。その他の点は、図１に示す入力回路１００と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００３０】
基本的な動作は、図１の入力回路１００と同様であるが、特に入力信号ＩＮが高い電圧であるときに、トランジス２０１のインピーダンスが高くなるため、入力トランジスタ１０１が属する電流経路の低消費電流化を図ることができる。
【００３１】
入力回路２００も、図１の入力回路１００と同様、入力信号ＩＮの閾値は、電流源１０２の電流値によって決まるため、電源電圧の影響を積極的に受けることは無い。このため、出力信号ＯＵＴが遷移する際の入力回路２００の閾値の電源電圧依存性を回避することが出来る。
【００３２】
入力回路２００では、電源ＶＤＤに供給される正の電源電圧の許容下限値は、トランジスタ２０１とトランジスタ１０１のゲート・ソース間電圧をいかに獲得できるかが、そのオン状態またはオフ状態に影響するため、大きなポイントとなる。ところで入力回路２００では、電流源１０２の両端の電圧が、トランジスタ２０１とトランジスタ１０１のゲート・ソース間電圧と、直列の関係とはなっていない。このため、トランジスタ２０１とトランジスタ１０１のゲート・ソース間電圧を効果的に与えられるから、たとえ電源電圧ＶＤＤが低い電圧であっても入力回路２００は正常に動作することが可能となる。
【００３３】
以上説明したように、本発明の第２の実施形態の入力回路２００によれば、第１の実施形態の入力回路１００と同様、閾値の電源電圧依存性を回避することができることに加え、低い電源電圧のもとでも動作することができる。
【００３４】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、本発明の実施形態の入力回路では、スイッチ２１３、スイッチ３１３は、より具体的には例えばトランジスタにより構成することが可能であるが、その構成に限定される必要はない。
【００３５】
本発明の実施形態の入力回路１００（２００）において、図２及び図３では、電流源１０２を２つのデプレッション型のトランジスタを用いて構成し、その実効サイズを変化させる（制御する）ようにしたが、同様の考え方に基づき、２つ以上のデプレッション型のトランジスタを用いて構成し、その実効サイズを制御することも可能であることは明らかである。
【００３６】
本発明の実施形態の入力回路１００（２００）では、入力トランジスタ１０１はＮ型であるとして説明したが、たとえＰ型であっても相補的な考え方に基づくことにより、出力信号ＯＵＴが遷移する際の入力回路の閾値の電源電圧依存性を回避することが出来ることは明らかである。
【００３７】
本発明の実施形態の入力回路１００（２００）では、波形整形回路１０３は、入力トランジスタ１０１のドレインの電圧波形を整形する目的で備えた論理回路であるとしたが、電圧波形の整形が不要である際には、これを備える必要性は無い。
【００３８】
本発明の実施形態の入力回路１００（２００）では、波形整形回路１０３は、入力トランジスタ１０１のドレインの電圧波形を整形する目的に関する限り、具体的な構成は何ら限定される必要性は無い。すなわち、インバータ２２１に限定される必要は無く、例えば、正帰還の仕組みで波形を整形する具体的な構成であっても全く構わない。波形整形回路１０３が入力トランジスタ１０１のドレインの電圧波形を整形すると、利得が高まることから、入力信号に対する出力信号の優れた応答が得られることは明らかである。
【符号の説明】
【００３９】
１００，２００  入力回路
１０１  入力トランジスタ
１０２  電流源
１０３  波形整形回路
２０１  Ｐ型トランジスタ
【図１】
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【図２】
2017063300.tif 000004
【図３】
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【図４】
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【図５】
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