(57)【要約】【課題】固定型の回路構成における少なくとも１つの処理段階にあるデータに対するデータ処理の回路構成を再構成可能にする。【解決手段】データ処理装置１００が備えるデータ処理部１０は、対象データに対してデータ処理を実行する。データ処理部１０は、固定型データ処理部２０と再構成可能データ処理部３０を備えている。固定型データ処理部２０が備える固定型の回路構成は、対象データに対して段階的なデータ処理を実行することができる。再構成可能データ処理部３０は、固定型データ処理部２０による段階的なデータ処理における複数の処理段階のうちの少なくとも１つの処理段階にあるデータを処理対象とする補助的なデータ処理の回路構成を再構成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
段階的なデータ処理を実行可能な固定型の回路構成を備える固定型処理部と、
前記段階的なデータ処理における複数の処理段階のうちの少なくとも１つの処理段階にあるデータに対する補助的なデータ処理の回路構成を再構成可能な再構成可能処理部と、
を有する、
ことを特徴とするデータ処理装置。
【請求項２】
請求項１に記載のデータ処理装置において、
前記再構成可能処理部により前記補助的なデータ処理を施されたデータを前記固定型処理部に送り、前記複数の処理段階のうちの任意の処理段階から当該データに前記段階的なデータ処理を施す、
ことを特徴とするデータ処理装置。
【請求項３】
請求項１または２に記載のデータ処理装置において、
前記段階的なデータ処理は、複数の単位処理で構成され、
前記補助的なデータ処理には、前記複数の単位処理のうちの少なくとも１つである変更対象処理の代替となる代替処理が含まれ、
前記固定型処理部による前記段階的なデータ処理において前記複数の単位処理を順に実行させるにあたり、前記変更対象処理の処理順において当該変更対象処理に代えて前記再構成可能処理部に前記代替処理を実行させる、
ことを特徴とするデータ処理装置。
【請求項４】
請求項１から３のいずれか１項に記載のデータ処理装置において、
前記補助的なデータ処理には、前記段階的なデータ処理に付け加えられる追加処理が含まれ、
前記固定型処理部に前記段階的なデータ処理を実行させて前記再構成可能処理部に前記追加処理を実行させる、
ことを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関する。
【背景技術】
【０００２】
内部の論理回路構成を再構成（変更）可能なＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などの再構成可能回路（プログラマブル論理回路とも呼ばれる）が普及している。ＰＬＤやＦＰＧＡは、回路起動時に内部の論理回路構成を設定するものが一般的であるが、回路が動作中に論理回路構成を変更可能なものも開発されている。また、内部の論理回路構成を動的に再構成可能な動的再構成可能プロセッサ（ＤＲＰ：Dynamically Reconfigurable Processor）の利用が進んでいる。
【０００３】
一方、プログラマブルではない固定型の回路構成も装置等の設計において必要であり、固定型の回路構成を実現するＡＳＩＣ（Application Specific Integrated Circuit）などのデバイスも依然として多くの装置に利用されている。
【０００４】
例えば、特許文献１と特許文献２には、固定型の回路構成の代表例であるＡＳＩＣと再構成可能な回路構成の代表例であるＦＰＧＡを組みわせた回路構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１７７０５８号公報
【特許文献２】特開２００３−０７８４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、固定型の回路構成における少なくとも１つの処理段階にあるデータに対するデータ処理の回路構成を再構成可能にすることを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、段階的なデータ処理を実行可能な固定型の回路構成を備える固定型処理部と、前記段階的なデータ処理における複数の処理段階のうちの少なくとも１つの処理段階にあるデータに対する補助的なデータ処理の回路構成を再構成可能な再構成可能処理部と、を有することを特徴とするデータ処理装置である。
【０００８】
請求項２に係る発明は、請求項１に記載のデータ処理装置において、前記再構成可能処理部により前記補助的なデータ処理を施されたデータを前記固定型処理部に送り、前記複数の処理段階のうちの任意の処理段階から当該データに前記段階的なデータ処理を施す、ことを特徴とするデータ処理装置である。
【０００９】
請求項３に係る発明は、請求項１または２に記載のデータ処理装置において、前記段階的なデータ処理は、複数の単位処理で構成され、前記補助的なデータ処理には、前記複数の単位処理のうちの少なくとも１つである変更対象処理の代替となる代替処理が含まれ、前記固定型処理部による前記段階的なデータ処理において前記複数の単位処理を順に実行させるにあたり、前記変更対象処理の処理順において当該変更対象処理に代えて前記再構成可能処理部に前記代替処理を実行させる、ことを特徴とするデータ処理装置である。
【００１０】
請求項４に係る発明は、請求項１から３のいずれか１項に記載のデータ処理装置において、前記補助的なデータ処理には、前記段階的なデータ処理に付け加えられる追加処理が含まれ、前記固定型処理部に前記段階的なデータ処理を実行させて前記再構成可能処理部に前記追加処理を実行させる、ことを特徴とするデータ処理装置である。
【発明の効果】
【００１１】
請求項１に係る発明によれば、固定型の回路構成における少なくとも１つの処理段階にあるデータに対するデータ処理の回路構成が再構成可能になる。
【００１２】
請求項２に係る発明によれば、固定型の回路構成における任意の処理段階からデータ処理が実行される。
【００１３】
請求項３に係る発明によれば、固定型の回路構成における変更対象処理に代わる代替処理が実現される。
【００１４】
請求項４に係る発明によれば、固定型の回路構成におけるデータ処理に付け加えられる追加処理が実現される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態として好適なデータ処理装置の具体例を示す図である。
【図２】データ処理部の好適な具体例１を示す図である。
【図３】データ処理部の好適な具体例２を示す図である。
【図４】回路構成例１とデータ処理のタイミングチャートを示す図である。
【図５】回路構成例２とデータ処理のタイミングチャートを示す図である。
【図６】回路構成例３とデータ処理のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１６】
図１は、本発明を実施するための形態として好適なデータ処理装置１００の具体例を示す図である。図１のデータ処理装置１００は、対象データ（処理対象となるデータ）に対してデータ処理を実行するデータ処理部１０を備えている。対象データの好適な具体例は画像データ（文字や数字や記号のみのデータを含む）等であり、例えばコンピュータ等の外部の装置から画像データがデータ処理装置１００に送られる。
【００１７】
また、図１のデータ処理装置１００が、画像読み取り機能（スキャン機能）等を備えた画像処理装置内に組み込まれ、画像読み取り機能を介して紙などの媒体から得られた画像データが対象データとされてもよい。さらに、データ処理装置１００による処理後の画像データに対応した画像が紙などに印刷されてもよいし、処理後の画像データが外部の装置に提供されてもよい。なお、画像処理装置の好適な具体例には、複写機、印刷機、ファクシミリ（ＦＡＸ）などが含まれる。さらに、複写機、印刷機、ファクシミリのうちのいずれか複数の機能を兼ね備えた複合機も画像処理装置の好適な具体例である。
【００１８】
データ処理部１０は、固定型データ処理部２０と再構成可能データ処理部３０を備えている。固定型データ処理部２０は、固定型の（例えばプログラマブルではない）回路構成により対象データに対してデータ処理を実行する。プログラマブルではない回路構成には例えばハードワイヤードロジック等が含まれる。ハードワイヤードロジックは、例えば、演算素子の配置や配線などが固定化された回路である。
【００１９】
一方、再構成可能データ処理部３０は、再構成可能（プログラマブル）な回路構成により対象データに対してデータ処理を実行する。再構成可能な回路構成は、例えば、動的再構成可能プロセッサ（ＤＲＰ：Dynamic Reconfigurable Processor）により実現することができる。もちろん、ＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などのプログラマブル論理回路により、再構成可能な回路構成が実現されてもよい。
【００２０】
固定型データ処理部２０が備える固定型の回路構成は、対象データに対して段階的なデータ処理を実行することができる。再構成可能データ処理部３０は、固定型データ処理部２０による段階的なデータ処理における複数の処理段階のうちの少なくとも１つの処理段階にあるデータを処理対象とする補助的なデータ処理の回路構成を再構成することができる。
【００２１】
なお、固定型データ処理部２０における複数の処理段階には、段階的なデータ処理前の段階（データ処理前段階）、段階的なデータ処理の途中段階（データ処理途中段階）、段階的なデータ処理後の段階（データ処理後段階）が含まれる。また、再構成可能データ処理部３０による補助的なデータ処理には、固定型データ処理部２０による段階的なデータ処理のうちの少なくとも一部の代替となる代替処理と、固定型データ処理部２０による段階的なデータ処理に付け加えられる追加処理などが含まれる。
【００２２】
図２は、データ処理部１０の好適な具体例１を示す図である。ハードワイヤードロジック２２は、固定型データ処理部２０（図１）の好適な具体例であり、再構成可能回路３２は再構成可能データ処理部３０（図１）の好適な具体例である。
【００２３】
ハードワイヤードロジック２２は、段階的なデータ処理を実行可能な固定型の回路構成を備えている。つまりデータ処理（１），データ処理（２），データ処理（３），・・・，データ処理（Ｎ）のＮ個（Ｎは自然数）の単位処理に対応した回路構成を備えている。各単位処理（段階的データ処理の各ステージ又は各機能）の具体例としては、シェーディング補正、色空間変換、解像度変換等の画像処理が好適であるものの、各単位処理はこれらの具体例に限定されない。
【００２４】
再構成可能回路３２は、回路構成を再構成することができるプログラマブルな回路構成部を備えており、データ処理を実行するための回路が回路構成部内に構成される。再構成可能回路３２におけるデータ処理の具体例はデータ圧縮処理等である。例えば、データ圧縮処理の回路を再構成可能とすることにより、固定的な回路構成とする場合に比べ、所望の圧縮率などの変更に柔軟に対応することができる。また、再構成可能回路３２におけるデータ処理として、ハードワイヤードロジック２２におけるデータ処理の少なくとも一部に代わる代替処理が実現されてもよい。これにより、例えば、ハードワイヤードロジック２２におけるデータ処理のバージョンアップ等に柔軟に対応することが可能になる。
【００２５】
ハードワイヤードロジック２２は、データ処理（１），データ処理（２），データ処理（３），・・・，データ処理（Ｎ）の各単位処理に対応した回路構成の他に、複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）を備えている。
【００２６】
ＤＥＭ（１）は、データ処理（１）により処理された対象データをデータ処理（２）又は出力選択マルチプレクサ（ＭＵＸ）に出力する。また、ＤＥＭ（２）は、データ処理（２）により処理された対象データをデータ処理（３）又は出力選択ＭＵＸに出力し、ＤＥＭ（３）は、データ処理（３）により処理された対象データを後段のデータ処理又は出力選択ＭＵＸに出力する。
【００２７】
出力選択マルチプレクサ（ＭＵＸ）は、ハードワイヤードロジック２２が備える複数のデマルチプレクサ（ＤＥＭ）のいずれかから得られる対象データを選択し、再構成可能回路３２に出力する。なお再構成可能回路３２の入力バッファが複数のバッファ領域を備えている場合には、出力選択ＭＵＸからいずれかのバッファ領域に対象データが入力される。出力選択ＭＵＸから出力された対象データは、再構成可能回路３２においてデータ処理される。
【００２８】
再構成可能回路３２において処理された対象データは、入力選択デマルチプレクサ（ＤＥＭ）に出力される。なお、再構成可能回路３２の出力バッファが複数のバッファ領域を備えている場合には、入力選択ＤＥＭがいずれかのバッファ領域から対象データを取得する。例えば、出力選択ＭＵＸにより選択された入力バッファのバッファ領域（番号）に対応した出力バッファのバッファ領域（番号）から対象データが取得される。
【００２９】
そして、入力選択ＤＥＭは、ハードワイヤードロジック２２が備える複数のマルチプレクサ（ＭＵＸ）のいずれかに対象データを出力する。
【００３０】
ＭＵＸ（１）は、入力選択ＤＥＭから得られる対象データ又はデータ処理（１）により処理された対象データのいずれか一方を選択してデータ処理（２）に出力する。また、ＭＵＸ（２）は、入力選択ＤＥＭから得られる対象データ又はデータ処理（２）により処理された対象データのいずれか一方を選択してデータ処理（３）に出力し、ＭＵＸ（３）は入力選択ＤＥＭから得られる対象データ又はデータ処理（３）により処理された対象データのいずれか一方を選択して後段のデータ処理に出力する。
【００３１】
複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）と出力選択マルチプレクサ（ＭＵＸ）と入力選択デマルチプレクサ（ＤＥＭ）は、データ制御部４０による制御に従って、対象データを選択し又は対象データの出力先を選択する。データ制御部４０は、例えば複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）と出力選択マルチプレクサ（ＭＵＸ）と入力選択デマルチプレクサ（ＤＥＭ）に対するレジスタ設定等により、対象データが所望の順で所望のデータ処理を施されるような制御を実現する。
【００３２】
なお、複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）と出力選択マルチプレクサ（ＭＵＸ）と入力選択デマルチプレクサ（ＤＥＭ）のうちの少なくとも一部が省略されてもよいし、少なくとも一部の機能が他の代替構成により実現されてもよい。
【００３３】
また、ハードワイヤードロジック２２のデータ処理（１）の前段にマルチプレクサ（ＭＵＸ）とデマルチプレクサ（ＤＥＭ）を設けて、データ処理（１）を施される前の対象データを再構成可能回路３２で処理できるようにしてもよいし、再構成可能回路３２で処理された対象データをデータ処理（１）で処理できるようにしてもよい。
【００３４】
図３は、データ処理部１０の好適な具体例２を示す図である。ハードワイヤードロジック２２は、固定型データ処理部２０（図１）の好適な具体例であり、再構成可能回路３２は再構成可能データ処理部３０（図１）の好適な具体例である。
【００３５】
ハードワイヤードロジック２２は、段階的なデータ処理を実行可能な固定型の回路構成を備えている。つまりデータ処理（１），データ処理（２），データ処理（３），・・・，データ処理（Ｎ）のＮ個（Ｎは自然数）の単位処理に対応した回路構成を備えている。各単位処理は、例えば図２の具体例１と同じである。また、図３の再構成可能回路３２も、図２の具体例１と同じであり、回路構成を再構成することができるプログラマブルな回路構成部を備えており、回路構成部内にデータ処理の回路が構成される。
【００３６】
図３の具体例２では、複数のバスインターフェイス（バスＩＦ）により、対象データがデータバスを介して転送される。データバスを利用した対象データの転送はアービトレータによって制御される。
【００３７】
ハードワイヤードロジック２２は、データ処理（１），データ処理（２），データ処理（３），・・・，データ処理（Ｎ）の各単位処理に対応した回路構成の他に、複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）を備えている。
【００３８】
ＤＥＭ（１）は、データ処理（１）により処理された対象データをデータ処理（２）又はバスＩＦ（１）に出力する。また、ＤＥＭ（２）は、データ処理（２）により処理された対象データをデータ処理（３）又はバスＩＦ（２）に出力し、ＤＥＭ（３）は、データ処理（３）により処理された対象データを後段のデータ処理又はバスＩＦ（３）に出力する。
【００３９】
ハードワイヤードロジック２２が備える複数のデマルチプレクサ（ＤＥＭ）のいずれかから得られる対象データが、データバスを介してバスＩＦ（Ｐ）に転送され、バスＩＦ（Ｐ）から再構成可能回路３２に送られる。なお、再構成可能回路３２の入力バッファが複数のバッファ領域を備えている場合には、バスＩＦ（Ｐ）からいずれかのバッファ領域に対象データが入力される。バスＩＦ（Ｐ）から出力された対象データは、再構成可能回路３２においてデータ処理される。
【００４０】
再構成可能回路３２において処理された対象データは、バスＩＦ（Ｐ）からデータバスに送られる。なお、再構成可能回路３２の出力バッファが複数のバッファ領域を備えている場合には、バスＩＦ（Ｐ）がいずれかのバッファ領域から対象データを取得する。例えば、対象データが入力された入力バッファのバッファ領域（番号）に対応した出力バッファのバッファ領域（番号）から対象データが取得される。
【００４１】
バスＩＦ（Ｐ）からデータバスに送られた対象データは、バスＩＦ（１）〜（３）を介して、ハードワイヤードロジック２２が備える複数のマルチプレクサ（ＭＵＸ）のいずれかに出力される。
【００４２】
ＭＵＸ（１）は、バスＩＦ（１）から得られる対象データ又はデータ処理（１）により処理された対象データのいずれか一方を選択してデータ処理（２）に出力する。また、ＭＵＸ（２）は、バスＩＦ（２）から得られる対象データ又はデータ処理（２）により処理された対象データのいずれか一方を選択してデータ処理（３）に出力し、ＭＵＸ（３）はバスＩＦ（３）から得られる対象データ又はデータ処理（３）により処理された対象データのいずれか一方を選択して後段のデータ処理に出力する。
【００４３】
複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）と複数のバスインターフェイス（バスＩＦ）は、データ制御部４０による制御に従って、対象データを選択し又は対象データの出力先を選択する。データ制御部４０は、例えば各マルチプレクサ（ＭＵＸ）と各デマルチプレクサ（ＤＥＭ）に対するレジスタ設定等により、対象データが所望の順で所望のデータ処理を施されるような制御を実現する。
【００４４】
なお、複数のマルチプレクサ（ＭＵＸ）と複数のデマルチプレクサ（ＤＥＭ）と複数のバスインターフェイス（バスＩＦ）のうちの少なくとも一部が省略されてもよいし、少なくとも一部の機能が他の代替構成により実現されてもよい。
【００４５】
また、ハードワイヤードロジック２２のデータ処理（１）の前段にマルチプレクサ（ＭＵＸ）とデマルチプレクサ（ＤＥＭ）を設け、さらに、これらのマルチプレクサ（ＭＵＸ）とデマルチプレクサ（ＤＥＭ）にバスインターフェイス（バスＩＦ）を接続することにより、データ処理（１）を施される前の対象データを再構成可能回路３２で処理できるようにしてもよいし、再構成可能回路３２で処理された対象データをデータ処理（１）で処理できるようにしてもよい。
【００４６】
なお、図２，図３の具体例において、ハードワイヤードロジック２２における処理後の対象データがメモリ等に一時的に記憶（バッファリング）され、時間調整されてから再構成可能回路３２に送られてもよいし、再構成可能回路３２における処理後の対象データがメモリ等に一時的に記憶（バッファリング）され、時間調整されてからハードワイヤードロジック２２に送られてもよい。
【００４７】
また、図２，図３のデータ処理部１０は、それぞれ、例えばパケージ部品として実現されてもよい。例えば、ハードワイヤードロジック２２と再構成可能回路３２を混載させた１パッケージ（１チップ）のＡＳＩＣ（Application Specific Integrated Circuit）により図２又は図３のデータ処理部１０が具現化されてもよい。もちろん、複数のパッケージ部品（複数チップ）の組み合わせ、例えばＡＳＩＣ，ＦＰＧＡ，ＤＲＰ等を組み合わせてデータ処理部１０が実現されてもよい。
【００４８】
図４〜図６には、再構成可能回路３２の回路構成例とデータ処理のタイミングチャートが示されている。図４〜図６において、データ処理（Ｐ）の具体例はデータ圧縮処理等であり、データ処理（１），データ処理（２），データ処理（３）の各単位処理の具体例はシェーディング補正、色空間変換、解像度変換等である。また、データ処理は、例えば対象データを構成する構成単位ごとに実行される。図４〜図６の具体例では、対象データが複数のラインで構成され、先頭のライン１から順に各ラインごとにデータ処理が実行される。
【００４９】
図４は、再構成可能回路３２の回路構成例１とデータ処理のタイミングチャートを示す図である。図４の回路構成例１では、再構成可能回路３２（図２，図３）内にデータ処理（Ｐ）の回路が再構成される。また、ハードワイヤードロジック２２（図２，図３）が、データ処理（１），データ処理（２），データ処理（３）の各単位処理に対応した回路構成を備えている。
【００５０】
図４の具体例では、まず、対象データのライン１が、ハードワイヤードロジック２２により、データ処理（１），データ処理（２），データ処理（３）の順にパイプライン処理される。例えば、ライン１は複数データで構成されており、各データはデータ処理（１）を実行された後に後続の他データの処理を待たずに直ちにデータ処理（２）を実行される。図４に示すΔｔはパイプラインディレイであり、データ処理（１），データ処理（２），データ処理（３）の各データ処理に各データが入力されてから出力されるまでの処理時間に対応している。
【００５１】
対象データのライン１は、ハードワイヤードロジック２２によりデータ処理（３）を実行されると、ハードワイヤードロジック２２から再構成可能回路３２に送られ、再構成可能回路３２によりデータ処理（Ｐ）を実行される。こうして、対象データのライン１が、データ処理（１），データ処理（２），データ処理（３），データ処理（Ｐ）の順にパイプライン処理される。
【００５２】
対象データのライン１に続く各ラインもライン１と同様にパイプライン処理される。例えば、対象データのライン１の最終データに引き続き対象データのライン２の先頭データがデータ処理（１）に入力され、ライン２に対するパイプライン処理が開始される。同様に、ライン２以降のライン３，ライン４，・・・に対して次々にパイプライン処理が実行される。
【００５３】
図４に示す具体例によれば、ハードワイヤードロジック２２により実行されるデータ処理（１）とデータ処理（２）とデータ処理（３）に付け加えられる追加処理として、再構成可能回路３２によりデータ処理（Ｐ）が実行される。
【００５４】
図５は、再構成可能回路３２の回路構成例２とデータ処理のタイミングチャートを示す図である。図５の回路構成例２では、再構成可能回路３２（図２，図３）内にデータ処理（Ｐ）の回路とデータ処理（２´）の回路が再構成される。データ処理（２´）は、データ処理（２）の代わりに実行される代替処理である。また、ハードワイヤードロジック２２（図２，図３）が、データ処理（１），データ処理（２），データ処理（３）の各単位処理に対応した回路構成を備えている。但し、図５の具体例では、ハードワイヤードロジック２２においてデータ処理（２）が実行されない。
【００５５】
図５の具体例では、まず、対象データのライン１が、ハードワイヤードロジック２２によりデータ処理（１）を実行されると、ハードワイヤードロジック２２から再構成可能回路３２に送られ、再構成可能回路３２によりデータ処理（２´）を実行される。データ処理（２´）を実行されると、対象データのライン１は、再構成可能回路３２からハードワイヤードロジック２２に戻され、ハードワイヤードロジック２２によりデータ処理（３）を実行される。さらに、データ処理（３）を実行されると、対象データのライン１は、ハードワイヤードロジック２２から再構成可能回路３２に送られ、再構成可能回路３２によりデータ処理（Ｐ）を実行される。こうして、対象データのライン１が、データ処理（１），データ処理（２´），データ処理（３），データ処理（Ｐ）の順にパイプライン処理される。
【００５６】
なお、図５におけるΔｔもパイプラインディレイであり、各データ処理に各データが入力されてから出力されるまでの処理時間に対応している。
【００５７】
対象データのライン１に続く各ラインもライン１と同様にパイプライン処理される。例えば、対象データのライン１の最終データに引き続き対象データのライン２の先頭データがデータ処理（１）に入力され、ライン２に対するパイプライン処理が開始される。同様に、ライン２以降のライン３，ライン４，・・・に対して次々にパイプライン処理が実行される。
【００５８】
図５に示す具体例によれば、ハードワイヤードロジック２２により実行されるデータ処理（１）とデータ処理（２）とデータ処理（３）に付け加えられる追加処理として、再構成可能回路３２によりデータ処理（Ｐ）が実行され、さらに、ハードワイヤードロジック２２により実行されるデータ処理（１）とデータ処理（２）とデータ処理（３）のうちの一部であるデータ処理（２）に代わる代替処理として、再構成可能回路３２によりデータ処理（２´）が実行される。
【００５９】
図５に示す具体例は、例えば、データ処理（２）をデータ処理（２´）にバージョンアップする場合等に好適である。例えば、図５に示す具体例によれば、ハードワイヤードロジック２２と再構成可能回路３２のハードウェア資源を極力維持したまま、望ましくはハードウェア資源の変更なしで、データ処理（２）がデータ処理（２´）にバージョンアップされる。
【００６０】
図６は、再構成可能回路３２の回路構成例３とデータ処理のタイミングチャートを示す図である。
【００６１】
図６の回路構成例３では、再構成可能回路３２（図２，図３）内にデータ処理（Ｐ）の回路とデータ処理（２´）の回路とデータ処理（３´）の回路が再構成される。データ処理（２´）はデータ処理（２）の代わりに実行される代替処理であり、データ処理（３´）はデータ処理（３）の代わりに実行される代替処理である。
【００６２】
また、ハードワイヤードロジック２２（図２，図３）が、データ処理（１），データ処理（２），データ処理（３）の各単位処理に対応した回路構成を備えている。但し、図６の具体例では、ハードワイヤードロジック２２においてデータ処理（２）とデータ処理（３）が実行されない。
【００６３】
図６の具体例では、まず、対象データのライン１が、ハードワイヤードロジック２２によりデータ処理（１）を実行されると、ハードワイヤードロジック２２から再構成可能回路３２に送られ、再構成可能回路３２によりデータ処理（２´）が実行される。
【００６４】
図６の具体例では、ハードワイヤードロジック２２における各データ処理の処理速度に対して、再構成可能回路３２における各データ処理の処理速度が２倍となっている。そこで、再構成可能回路３２による各ラインに対するデータ処理（２´）は、ハードワイヤードロジック２２における各ラインに対する各データ処理の処理時間Ｔの半分である遅延時間Ｔ／２だけ待ってから開始される。例えば、ハードワイヤードロジック２２における処理後の対象データが、メモリ等に一時的に記憶（バッファリング）され、時間調整されてから再構成可能回路３２に送られることが望ましい。
【００６５】
対象データのライン１は、データ処理（２´）を実行されると、引き続き再構成可能回路３２を再構成して、データ処理（３´），データ処理（Ｐ）の順にパイプライン処理される。
【００６６】
対象データのライン１に続く各ラインもライン１と同様にパイプライン処理される。例えば、対象データのライン１の最終データに引き続き対象データのライン２の先頭データがデータ処理（１）に入力され、ライン２に対するパイプライン処理が開始される。同様に、ライン２以降のライン３，ライン４，・・・に対して次々にパイプライン処理が実行される。
【００６７】
図６の具体例では、タイミングチャートに示すように、期間Ａ１において、ライン１に対するデータ処理（Ｐ）と並行してライン２に対するデータ処理（２´）が実行され、期間Ａ２において、ライン２に対するデータ処理（Ｐ）と並行してライン３に対するデータ処理（２´）が実行される。つまり、期間Ａ（Ａ０，Ａ１，Ａ２，・・・）において、再構成可能回路３２内に、データ処理（Ｐ）の回路とデータ処理（２´）の回路が必要とされる。
【００６８】
また、期間Ｂ１において、ライン１に対するデータ処理（３´）が実行され、期間Ｂ２において、ライン２に対するデータ処理（３´）が実行される。つまり、期間Ｂ（Ｂ１，Ｂ２，Ｂ３，・・・）において、再構成可能回路３２内にデータ処理（３´）の回路が必要とされる。
【００６９】
そこで、図６の具体例では、再構成可能回路３２内に、期間Ａにおいてデータ処理（Ｐ）とデータ処理（２´）の２処理（２機能）に対応した回路構成（２機能１コンフィグ型）が再構成され、期間Ｂにおいてデータ処理（３´）の１処理（１機能）に対応した回路構成（１機能１コンフィグ型）が再構成される。
【００７０】
複数ラインで構成される対象データに対するデータ処理の最中に期間Ａと期間Ｂが交互に生じるため、再構成可能回路３２内における回路構成は、データ処理の最中に動的に再構成される。動的な再構成を実現する現存のデバイスで好適な具体例は、動的再構成可能プロセッサ（ＤＲＰ）であり、例えばＤＲＰにより再構成可能回路３２を実現することができる。もちろん、将来的に登場するＤＲＰ以外の動的再構成可能なデバイス（プロセッサ等）を利用して再構成可能回路３２が実現されてもよい。
【００７１】
図６に示す具体例によれば、ハードワイヤードロジック２２により実行されるデータ処理（１）とデータ処理（２）とデータ処理（３）に付け加えられる追加処理として、再構成可能回路３２によりデータ処理（Ｐ）が実行され、さらに、ハードワイヤードロジック２２により実行されるデータ処理（１）とデータ処理（２）とデータ処理（３）のうちの一部であるデータ処理（２）とデータ処理（３）に代わる代替処理として、再構成可能回路３２によりデータ処理（２´）とデータ処理（３´）が実行される。
【００７２】
図６に示す具体例は、例えば、データ処理（２）とデータ処理（３）をそれぞれデータ処理（２´）とデータ処理（３´）にバージョンアップする場合等に好適である。例えば図６に示す具体例によれば、ハードワイヤードロジック２２と再構成可能回路３２のハードウェア資源を極力維持したまま、望ましくはハードウェア資源の変更なしで、データ処理（２）がデータ処理（２´）にバージョンアップされ、データ処理（３）がデータ処理（３´）にバージョンアップされる。
【００７３】
また、図６に示す具体例は、再構成可能回路３２内に、データ処理（２´）とデータ処理（３´）とデータ処理（Ｐ）の回路構成を一度に再構成（３機能１コンフィグ型）できない場合に、有力な解決策の一つとなる。
【００７４】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。本発明は、その本質を逸脱しない範囲で各種の変形形態を包含する。
【符号の説明】
【００７５】
１０  データ処理部、２０  固定型データ処理部、２２  ハードワイヤードロジック、３０  再構成可能データ処理部、３２  再構成可能回路、１００  データ処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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