(57)【要約】【課題】リードディスターブを抑制できる半導体装置を提供する。【解決手段】実施形態によれば、第１、第２メモリストリングと、第１、第２ビット線と、ソース線と、制御回路とを含む。第１ビット線は、第１メモリストリングに接続される。第２ビット線は、第２メモリストリングに接続される。ソース線は、第１、第２メモリストリングに接続される。制御回路は、読み出し動作時に、第１、第２、第３動作を行う。第１動作は、ソース線に第１電位を与え、第１、第２ビット線に第２電位を与え、第１、第２ビット線に、少なくともしきい値電流以上の電流が流れたか否かを検知する。第２動作は、第１動作において、第１ビット線に少なくともしきい値電流以上の電流が流れたとき、第１ビット線の電位を、第１電位に保持する。第３動作は、ソース線に第１電位を与え、第２ビット線に第２電位を与え、第２ビット線に、しきい値電流以上の電流が流れたか否かを検知する。【選択図】図７
2017059287.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン側選択トランジスタと、ソース側選択トランジスタと、前記ドレイン側選択トランジスタと前記ソース側選択トランジスタとの間に直列に接続された複数のメモリセルとを含む、第１、第２メモリストリングと、
前記第１メモリストリングの電流通路の一端に接続された、第１ビット線と、
前記第２メモリストリングの電流通路の一端に接続された、第２ビット線と、
前記第１、第２メモリストリングの電流通路の他端に接続された、ソース線と、
制御回路と、
を備え、
前記制御回路は、読み出し動作時に、
前記ソース線に第１電位を与え、前記第１、第２ビット線に前記第１電位よりも低い第２電位を与え、前記第１、第２ビット線に、少なくともしきい値電流以上の電流が流れたか否か、または第１、第２ビット線の電圧が、少なくともしきい値電圧以上か否かを検知する第１動作と、
前記第１動作において、前記第１ビット線に少なくともしきい値電流以上の電流が流れたとき、または前記第１ビット線の電位が少なくともしきい値電圧以上となったとき、前記第１ビット線の電位を、前記第１電位に保持する第２動作と、
前記ソース線に前記第１電位を与え、前記第２ビット線に前記第２電位を与え、前記第２ビット線に、前記少なくともしきい値電流以上の電流が流れたか否か、または前記第２ビット線の電圧が、少なくともしきい値電圧以上か否かを検知する第３動作と、
を行う、半導体装置。
【請求項２】
前記制御回路は、前記読み出し動作時、
前記ドレイン側選択トランジスタのゲート電極に、前記ドレイン側選択トランジスタが導通する第３電位を与え、
前記ソース側選択トランジスタのゲート電極に、前記ソース側選択トランジスタが導通する第４電位を与え、
前記複数のメモリセルのうち、選択されたメモリセルのゲート電極に、前記選択されたメモリセルが記憶している情報を判別可能な第５電位を与え、
前記選択されたメモリセル以外の非選択メモリセルのゲート電極に、前記非選択メモリセルが導通する第６電位を与える、請求項１記載の半導体装置。
【請求項３】
前記制御回路は、カラム制御回路と、ロウ制御回路と、を含み、
前記ソース線、および前記第１、第２ビット線の電位設定は、前記カラム制御回路が行い、
前記ドレイン側選択トランジスタのゲート電極、前記ソース側選択トランジスタのゲート電極、および前記メモリセルのゲート電極の電位設定は、前記ロウ制御回路が行う、請求項２記載の半導体装置。
【請求項４】
前記第１電位は、回路内接地電位を超える有限値の電位であり、
前記第２電位は、回路内接地電位である、請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記回路内接地電位は、０Ｖである、請求項４記載の半導体装置。
【請求項６】
前記第１電位は、前記回路内接地電位よりも、０．５Ｖ以上０．８Ｖ以下の範囲で高い、請求項４または請求項５に記載の半導体装置。
【請求項７】
前記第１、第２メモリストリングは、基板上に設けられた、絶縁体および電極層を交互に含む積層体内に設けられた、請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１、第２メモリストリングは、基板内に設けられた、請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
前記メモリセルは、２値を超える情報を記憶する、請求項１〜８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。メモリデバイスは、ドレイン側選択トランジスタとソース側選択トランジスタとの間に直列に接続された複数のメモリセルを有する。メモリセルの電荷保持特性を、さらに向上させるために、メモリセルのリードディスターブを抑制することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１２５５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、リードディスターブを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１、第２メモリストリングと、第１ビット線と、第２ビット線と、ソース線と、制御回路とを含む。第１、第２メモリストリングは、ドレイン側選択トランジスタと、ソース側選択トランジスタと、ドレイン側選択トランジスタとソース側選択トランジスタとの間に直列に接続された複数のメモリセルとを含む。第１ビット線は、第１メモリストリングの電流通路の一端に接続される。第２ビット線は、第２メモリストリングの電流通路の一端に接続される。ソース線は、第１、第２メモリストリングの電流通路の他端に接続される。制御回路は、読み出し動作時に、第１動作と、第２動作と、第３動作とを行う。第１動作は、ソース線に第１電位を与え、第１、第２ビット線に第１電位よりも低い第２電位を与え、第１、第２ビット線に、少なくともしきい値電流以上の電流が流れたか否か、または第１、第２ビット線の電圧が、少なくともしきい値電圧以上か否かを検知する。第２動作は、第１動作において、第１ビット線に少なくともしきい値電流以上の電流が流れたとき、または第１ビット線の電位が少なくともしきい値電圧以上となったとき、第１ビット線の電位を、第１電位に保持する。第３動作は、ソース線に第１電位を与え、第２ビット線に第２電位を与え、第２ビット線に、少なくともしきい値電流以上の電流が流れたか否か、または第２ビット線の電圧が、少なくともしきい値電圧以上か否かを検知する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態の半導体装置の模式ブロック図である。
【図２】図２は、実施形態の半導体装置のメモリセルアレイの模式斜視図である。
【図３】図３は、メモリストリングの等価回路図である。
【図４】図４は、実施形態の半導体装置の柱状部の模式断面図である。
【図５】図５は、メモリセルアレイの等価回路図である。
【図６】図６は、電位Ｖｒｅａｄとしきい値Ｖｔｈとの関係を示す図である。
【図７】図７は、実施形態の半導体装置の読み出し動作時におけるフローチャートである。
【図８】図８は、実施形態の半導体装置の読み出し動作時におけるタイミングチャートである。
【図９】図９は、実施形態の半導体装置のメモリセルのしきい値分布を示す図である。
【図１０】図１０は、第１回読み出しを示す等価回路図である。
【図１１】図１１は、第２回読み出しを示す等価回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
【０００８】
図１は、実施形態の半導体装置の模式ブロック図である。
【０００９】
図１に示すように、半導体装置は、メモリセルアレイ１を含む。メモリセルアレイ１には、例えば、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、ソース側選択トランジスタＳＴＳが設けられる。
【００１０】
メモリセルアレイ１の周囲には、カラム制御回路２０１およびロウ制御回路２０２が設けられている。カラム制御回路２０１は、ビット線ＢＬおよびソース線ＳＬを制御し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しを行う。
【００１１】
ロウ制御回路２０２は、ワード線ＷＬを選択し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルからＭＣからのデータ読み出しのために必要な電位を、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、およびソース側選択トランジスタのゲート電極に与える。
【００１２】
データ入出力バッファ２０３は、外部のホスト２０４から、外部Ｉ／Ｏデータを受け取る。データ入出力バッファ２０３は、書き込みデータの受け取り、コマンドデータの受け取り、アドレスデータの受け取り、および読み出しデータの外部への出力を行う。
【００１３】
データ入出力バッファ２０３は、受けた書き込みデータを、カラム制御回路２０１に送る。カラム制御回路２０１は、メモリセルアレイ１からの読み出しデータを、データ入出力バッファ２０３に送る。データ入出力バッファ２０３は、受けた読み出しデータを、外部へと出力する。
【００１４】
データ入出力バッファ２０３は、受けたアドレスデータを、アドレスレジスタ２０５に送る。アドレスレジスタ２０５は、受けたアドレスデータを、カラム制御回路２０１およびロウ制御回路２０２に送る。
【００１５】
コマンドインターフェース（コマンドＩ／Ｆ）２０６は、ホスト２０４からの外部制御信号を受ける。コマンドインターフェース（コマンドＩ／Ｆ）２０６は、受けた外部制御信号に基づいて、データ入出力バッファ２０３が受けたデータが、書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断する。コマンドインターフェース２０６は、データ入出力バッファ２０３が受けたデータが、コマンドデータであれば、コマンド信号として、ステートマシン２０７へと送る。
【００１６】
ステートマシン２０７は、半導体装置の全体の動作を管理する。ホスト２０４からのコマンドデータを、コマンドインターフェース２０７を介して受け付け、内部制御信号を出力する。これにより、例えば、書き込み、読み出し、消去、およびデータの入出力の管理などを行う。電圧生成回路２０８は、内部制御信号に基づいて、書き込み動作、読み出し動作、および消去動作に必要な内部電圧を生成する。ステートマシン２０７は、ステータス情報を管理する。ステータス情報は、ホスト２０４へ送ることもできる。ホスト２０４は、ステータス情報を受け取ることにより、半導体装置の動作状況や、動作結果を判断することができる。
【００１７】
図２は、実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。図３は、メモリストリングＭＳの等価回路図である。
【００１８】
図２に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳを含む。
【００１９】
ソース側選択ゲートＳＧＳは、基板１０上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。
【００２０】
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。積層体１００は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）を交互に含む。
【００２１】
ドレイン側選択トランジスタＳＴＤは、選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
【００２２】
図３に示すように、メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳと、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に直列に接続された複数のメモリセルＭＣを含む。ビット線ＢＬは、メモリストリングＭＳの電流通路の一端に接続され、ソース線ＳＬは、メモリストリングＭＳの電流通路の他端に接続される。メモリストリングＭＳは、図２に示す半導体装置の場合、積層体１００内に設けられる。メモリストリングＭＳは、図２に示す３次元構造の半導体装置ではなく、２次元構造の半導体装置に設けられてもよい。この場合、メモリストリングＭＳは、基板１０内に設けられる。
【００２３】
スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００内を、積層方向（Ｚ方向）およびＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”とよばれる。
【００２４】
スリットＳＴ内には、ソース線ＳＬが配置される。ソース線ＳＬは、導電体である。ソース線ＳＬは、積層体１００から絶縁されており、例えば、Ｚ方向およびＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。
【００２５】
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
【００２６】
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線は、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
【００２７】
図４は、実施形態の半導体装置の柱状部ＣＬの模式断面図である。図４は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。図４は、柱状部ＣＬの中間の部分を抽出して表す。図４には、メモリセルＭＣが示されている。
【００２８】
柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００内に設けられる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、およびコア層５０を含む。
【００２９】
メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、カバー絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。
【００３０】
カバー絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物、またはシリコン酸化物とアルミニウム酸化物とを含む。カバー絶縁膜３１は、ワード線ＷＬを形成するとき、例えば、電荷蓄積膜３２を、エッチングから保護する。
【００３１】
電荷蓄積膜３２は、カバー絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、シリコン窒化物の他、ハフニウム酸化物を含んでいてもよい。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【００３２】
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を拡散させるとき（消去動作）、電荷がトンネリングする。
【００３３】
ワード線ＷＬは、メモリ膜３０上に設けられている。ワード線ＷＬは、例えば、タングステンを含む。
【００３４】
半導体ボディ２０は、ワード線ＷＬとは反対側のメモリ膜３０上に設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
【００３５】
半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。
【００３６】
メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、およびコア層５０によって埋め込まれている。
【００３７】
図５は、メモリセルアレイ１の等価回路図である。  
【００３８】
図５に示すように、メモリセルアレイ１には、複数のメモリストリングＭＳが配置される。複数のビット線ＢＬ１〜ＢＬｍａｘは、複数のメモリストリングＭＳの電流通路の一端各々に、個別に接続される。ソース線ＳＬは、複数のメモリストリングＭＳの電流通路の他端各々に、共通に接続される。ソース線ＳＬは、例えば、図２に示した、基板１０上に設けれた、板状の導電体を含む部分と、基板１０内に設けられた、拡散層を含む部分とを含む。板状の導電体は、例えば、タングステンである。拡散層は、基板１０の導電型がＰ型である場合には、Ｎ型拡散層とされる。ソース線ＳＬにおいて、拡散層の部分が、複数のメモリストリングＭＳの電流通路の他端に接続される。
【００３９】
ソース線ＳＬは、例えば、ソース線ＳＬ（導電体）とソース線ＳＬ（拡散層）とを含む。例えば、ソース線ＳＬ（導電体）とソース線ＳＬ（拡散層）との接続ノードＮ１から、最も遠いメモリストリングＭＳｍａｘにおいては、ノードＮ１に印加された電圧が正しく伝わるまでに時間がかかる。このため、メモリストリングＭＳｍａｘでは、基板バイアス効果によって、メモリセルＭＣが持つ本来のしきい値Ｖｔｈを、正しく判別できない可能性がある。そこで、読み出しを、例えば、２回行う（２段階読み出し）。これにより、メモリストリングＭＳｍａｘのメモリセルＭＣであったとしても、基板バイアス効果が緩和されるようにして、本来のしきい値Ｖｔｈを正しく判別できるようにしている。
【００４０】
読み出し動作において、ソース線ＳＬの電位は、通常、回路内接地電位、例えば、０Ｖとされる。非選択メモリセルＭＣのゲート電極（非選択ワード線）の電位は、メモリセルＭＣのしきい値Ｖｔｈに関わらず、導通する電位Ｖｒｅａｄとされる。選択されたメモリセルには、しきい値に応じて、電流が流れないか、あるいは僅かな電流が流れる。電位Ｖｒｅａｄは、例えば、チャネルに対して、７〜９Ｖの電位差がある。このため、非選択メモリセルＭＣのゲート電極とチャネルとの間に、ゲート電極に“正”、チャネルに“負”の大きな電圧がかかることとなる。非選択メモリセルＭＣのメモリ膜３０にとっては、ストレス電圧である。このため、読み出しを２回行うと、例えば、メモリストリングＭＳｍａｘに含まれた非選択メモリセルＭＣのメモリ膜３０には、ストレス電圧が、長い時間かかることになる。ストレス電圧が長い時間、メモリ膜３０にかかると、電荷蓄積膜３２には、ＦＮ（ファウラー・ノルドハイム）電流が流れ、電荷蓄積膜３２に、例えば、ＦＮトンネル電流に起因した電荷が注入されることとなる。例えば、電荷蓄積膜には、電子が、注入されることとなる。このため、メモリセルＭＣのしきい値Ｖｔｈが上昇する。これは、メモリセルＭＣにとっては“誤書き込み”である。やがて、メモリセルＭＣが保持しているデータが変化し、正しいデータが失われる。いわゆる“リードディスターブ”である。
【００４１】
図６は、電位ＶｒｅａｄとメモリセルＭＣのしきい値Ｖｔｈとの関係を示す図である。図６には、電位Ｖｒｅａｄの変化と、リードディスターブ後のメモリセルＭＣのしきい値Ｖｔｈの変化との関係が示されている。
【００４２】
図６に示すＶｒｅａｄは、メモリ膜３０に与えられるストレス電圧である。Ｖｒｅａｄが“１Ｖ”増加すると、リードディスターブ後のメモリセルＭＣのしきい値は、“１Ｖ”上昇する。そこで、実施形態では、以下のようにして、メモリセルＭＣからデータを読み出す。
【００４３】
図７は、実施形態の半導体装置の読み出し動作時におけるフローチャートである。図８は、実施形態の半導体装置の読み出し動作時におけるタイミングチャートである。図９は、実施形態の半導体装置のメモリセルＭＣのしきい値分布を示す図である。
【００４４】
実施形態の半導体装置の読み出し動作は、２段階読み出しを例示している。２段階読み出しにおいては、第１回読み出し（簡易読み出し）の後、第２回読み出し（詳細読み出し）を行う。２段階のしきい値Ｖｔｈの判定で、メモリセルＭＣのデータを確定する。多値メモリの場合には、２段階のしきい値Ｖｔｈの判定で、メモリセルＭＣのデータの１つが確定する。
【００４５】
図７中のステップ１、および図８中の時刻ｔ１に示すように、ソース線ＳＬの電位を、回路内接地電位、例えば、０Ｖから、電位Ｖ０へと上昇させる。電位Ｖ０は、例えば、０．５〜０．８Ｖである。
【００４６】
ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、オフ（ＯＦＦ）状態からオン状態（ＯＮ）とする。この際、ドレイン側選択トランジスタＳＴＤのゲート電極、およびソース側選択トランジスタＳＴＳのゲート電極には、これらの選択トランジスタが導通する電位が与えられる。
【００４７】
非選択ワード線ＷＬの電位は、例えば、０Ｖから、電位Ｖｒｅａｄへと上昇される。ここで、電位Ｖｒｅａｄは、非選択メモリセルＭＣのしきい値Ｖｔｈに関わらずに、非選択メモリセルＭＣが導通する電位とされる。電位Ｖｒｅａｄは、例えば、７〜９Ｖである。非選択メモリセルＭＣは、選択されたメモリセルＭＣ以外のセルである。
【００４８】
選択されたワード線ＷＬの電位は、例えば、０Ｖから、電位ＶＡとされる。電位ＶＡは、図９に示すように、選択されたメモリセルＭＣのしきい値Ｖｔｈが、消去レベルＥｒか、レベルＡ以上かを判定する電位である。電位ＶＡは、例えば、０Ｖである。図８においては、選択されたワード線として“ＷＬｎ”を示す。
【００４９】
ビット線ＢＬの電位は、例えば、０Ｖとする。図８には、ビット線として“ＢＬ１”、“ＢＬ２”、“ＢＬｍａｘ”を示す。
【００５０】
ソース線ＳＬ、およびビット線ＢＬの電位の設定は、例えば、図１に示したカラム制御回路２０１が行う。ドレイン側選択トランジスタＳＴＤのゲート電極、ソース側選択トランジスタＳＴＳのゲート電極、およびワード線ＷＬの電位の設定は、例えば、図１に示したロウ制御回路２０２が行う。
【００５１】
図１０は、第１回読み出しを示す等価回路図である。  
【００５２】
ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳをオン状態とした上で、ソース線ＳＬ、ワード線ＷＬ、およびビット線ＢＬの電位を図８の時刻ｔ１に示す状態とする。選択されたワード線ＷＬに接続されたメモリセル（選択されたメモリセル）ＭＣが、消去レベルＥｒであったとする。選択されたメモリセルＭＣは、導通する。このため、図１０に示すように、ソース線ＳＬからビット線ＢＬへ電流Ｉｄが流れる。ビット線ＢＬに流れる電流Ｉｄが、データ判別のための、例えば、しきい値電流Ｉｄ０となったとき、またはしきい値電流Ｉｄ０を超えたとき、メモリセルＭＣのしきい値Ｖｔｈが、消去レベルＥｒか、レベルＡ以上かが判定される。
【００５３】
次に、図７中のステップ２、および図８中の時刻ｔ２に示すように、ビット線ＢＬに、しきい値電流Ｉｄ０が流れたか否かを判定する。ビット線ＢＬに、例えば、しきい値電流Ｉｄ０以上の電流が流れた場合（Ｙｅｓ）、図７中のステップ３に示すように、ビット線ＢＬの電位を、例えば、電位Ｖ０で保持する。第１回読み出しにおいて、ビットＢＬに流れた電流がない、または、しきい値電流Ｉｄ０に達しなかった場合（Ｎｏ）、図７中のステップ４に示すように、第２回読み出しへと進む。
【００５４】
第１回読み出しの際、メモリストリングＭＳｍａｘ中の選択されたメモリセルＭＣｎ−ｍａｘのしきい値Ｖｔｈが電位ＶＡに近い、消去レベルＥｒであったとする。この場合、メモリセルＭＣｎ−ｍａｘのしきい値Ｖｔｈは、基板バイアス効果によって、見掛け上、高まった状態にあったとすると、導通すべきメモリセルＭＣｎ−ｍａｘは、導通しない。このため、第１回読み出しで読み出し動作を打ち切ってしまうと、メモリセルＭＣｎ−ｍａｘのしきい値Ｖｔｈは、“消去レベルＥｒではなく、レベルＡ以上である”と判定されてしまう。いわゆる“誤読み出し”である。そこで、第１回読み出しに続いて、第２回読み出しを行う。
【００５５】
第２回読み出しにおいて、ビット線ＢＬに、しきい値電流Ｉｄ０に達したかの判定を行う。第１回読み出し、第２回読み出しにおいて、ビットＢＬに、しきい値電流Ｉｄ０以上の電流が流れた否かの判定は、例えば、図１に示したカラム制御回路２０１が行う。
【００５６】
図８の時刻ｔ２に示すように、第２回読み出しにおいては、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳの状態、ソース線ＳＬ、ワード線ＷＬ、しきい値電流Ｉｄ０以上の電位が流れたビット線ＢＬを除くビット線ＢＬの電位は、第１回読み出しと同じ状態を保つ。
【００５７】
図１１は、第２回読み出しを示す等価回路図である。  
【００５８】
第２回読み出しにおいては、第１回読み出しでは未検出であった、消去レベルＥｒのメモリセルＭＣが検出される。図１１に示すように、ビット線ＢＬｍａｘに、しきい値電流Ｉｄ０以上の電流が流れている状態が示されている。図１１においては、メモリセルＭＣｎ−ｍａｘが、消去レベルＥｒである、と検出された場合が示されている。
【００５９】
また、図１１に示すように、第２回読み出しにおいては、第１回読み出しで“消去レベルＥｒ”と判定されたメモリセルＭＣに接続されたビット線ＢＬについては、電位Ｖ０とされる。このため、ソース線ＳＬの電位と、ビット線ＢＬの電位とが、電位Ｖ０でほぼ等しくなる。このため、電流Ｉｄは流れない。しかも、非選択メモリセルＭＣのゲート電極とチャネルとの間の電位差は“Ｖｒｅａｄ−Ｖ０（例えば、約０．５〜０．８Ｖ）”である。このため、非選択メモリセルＭＣのゲート電極とチャネルとの間の電位差が“Ｖｒｅａｄ−０Ｖ”となる場合に比較して、例えば、メモリ膜３０に与えられるストレス電圧が緩和される。したがって、実施形態によれば、読み出し動作時に発生する“リードディスターブ”を抑制することができる。
【００６０】
実施形態では、読み出し動作時において、非選択メモリセルＭＣのゲート電極とチャネルとの間の電位差が、電位Ｖ０の分、緩和される。例えば、電位Ｖ０は、約０．５〜０．８Ｖである。しかし、図６に示したように、メモリ膜３０のストレス電圧が１Ｖ増えると、リードディスターブ後のしきい値Ｖｔｈが１Ｖ上昇することを考慮すると、メモリ膜３０のストレス電圧を、約０．５〜０．８Ｖ低下できる、実施形態においては、リードディスターブの抑制効果が高い。
【００６１】
以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではない。実施形態は、プレーナ型のメモリデバイスにも適用できる。
【００６２】
また、実施形態では、読み出し動作において、メモリセルＭＣが保持しているデータの判別を、ビット線に流れる「電流を検知すること」で行ったが、ビット線の「電圧を検知」することで行ってもよい。この場合、データの判別は、ビット線の電位が「しきい値電圧」以上か否かで行うことができる。
【００６３】
また、本明細書および特許請求の範囲において、しきい値電流以上、またはしきい値電圧以上は、しきい値電流を超える、またはしきい値電圧を超える、と読み替えてもよい。
【００６４】
実施形態は、上記実施形態が唯一のものではない。  
【００６５】
例えば、図８に示したタイミングチャートにおいては、読み出し動作として、レベルＡ読み出しを例示した。実施形態は、レベルＡ読み出しに限られるものではない。レベルＢ読み出しの場合には、選択されたワード線ＷＬの電位は、例えば、０Ｖから、電位ＶＢとすればよい。レベルＣ読み出しの場合には、選択されたワード線ＷＬの電位は、例えば、０Ｖから、電位ＶＣとすればよい。レベルＢ読み出しは、選択されたメモリセルＭＣのしきい値Ｖｔｈが、レベルＡ以下であるのか、レベルＢ以上であるのかを判別する読み出しである。レベルＣ読み出しは、選択されたメモリセルＭＣのしきい値Ｖｔｈが、レベルＢ以下であるのか、レベルＣであるのかを判別する読み出しである。
【００６６】
また、リードディスターブによるメモリセルＭＣのしきい値Ｖｔｈの上昇を抑制できる実施形態は、１つのメモリセルＭＣに、２値を超える情報を記憶する多値メモリに、特に有効である。
【符号の説明】
【００６７】
１…メモリセルアレイ、１０…基板、２０…半導体ボディ、３０…メモリ膜、３１…カバー絶縁膜、３２…電荷蓄積膜、３３…トンネル絶縁膜、４０…絶縁体、５０…コア層、８０…上層配線、ＳＴ…スリット、ＣＬ…柱状部、Ｃｂ…コンタクト部、ＭＨ…メモリホール、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＴＤ…ドレイン側選択トランジスタ、１００…積層体、２０１…カラム制御回路、２０２…ロウ制御回路、２０３…データ入出力バッファ、２０４…ホスト、２０５…アドレスレジスタ、２０６…コマンドインターフェース、２０７…ステートマシン、２０８…電位生成回路
【図１】
2017059287.tif 000003
【図２】
2017059287.tif 000004
【図３】
2017059287.tif 000005
【図４】
2017059287.tif 000006
【図５】
2017059287.tif 000007
【図７】
2017059287.tif 000008
【図８】
2017059287.tif 000009
【図９】
2017059287.tif 000010
【図１０】
2017059287.tif 000011
【図１１】
2017059287.tif 000012
【図６】
2017059287.tif 000013