(57)【要約】【課題】ＣＭＰが行われる半導体装置の膜の平坦性を向上する。【解決手段】異なる高さを有する複数のダミー酸化膜を適切に配置することによって、膜の平坦性を向上する。第１高さのゲート酸化膜および第１高さより低い第２高さのゲート酸化膜を形成する半導体基板に、第１高さのダミー酸化膜および第２高さのダミー酸化膜を配置する。また、任意の領域において、領域の面積を酸化膜が占有する割合をデータ率と呼ぶとき、それぞれの高さについて、高さのゲート酸化膜のデータ率と、高さのダミー酸化膜のデータ率との和に、高さを乗じた積を、高さごとに加えた総和が、任意の領域において一定となるように、ダミー酸化膜を配置する。【選択図】図８Ｂ
2017041597.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタを構成する、第１高さの第１構造体と、
前記第１高さの第１ダミーパターンと、
第２トランジスタを構成する、前記第１高さより低い第２高さの第２構造体と、
前記第２高さの第２ダミーパターンと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１構造体は、前記第１高さの第１ゲート酸化膜であって、
前記第２構造体は、前記第２高さの第２ゲート酸化膜であって、
前記第１ダミーパターンは、前記第１高さの第１ダミー酸化膜であって、
前記第２ダミーパターンは、前記第２高さの第２ダミー酸化膜であって、
前記第１ダミー酸化膜および前記第２ダミー酸化膜は、前記第１ゲート酸化膜および前記第２ゲート酸化膜の間に配置される
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ダミー酸化膜は、前記第２ゲート酸化膜よりも前記第１ゲート酸化膜の近くに配置され、
前記第２ダミー酸化膜は、前記第１ゲート酸化膜よりも前記第２ゲート酸化膜に近くに配置される
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１高さより低く、かつ、前記第２高さより高い第３高さの第３ダミー酸化膜
をさらに具備し、
前記第３ダミー酸化膜は、前記第１ゲート酸化膜および前記第２ゲート酸化膜の間に配置される
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
任意の領域において、前記領域に形成された構造体が前記領域の面積を占有する割合をデータ率と呼ぶとき、
それぞれの高さにおいて、前記高さのゲート酸化膜のデータ率と、前記高さのダミー酸化膜のデータ率との和に、前記高さを乗じた積を、高さごとに加えた総和が、前記任意の領域において一定である
半導体装置。
【請求項６】
半導体基板の主面に、第１高さの第１構造体、前記第１高さより低い第２高さの第２構造体、前記第１高さの第１ダミーパターンおよび前記第２高さの第２ダミーパターンを配置することと、
前記主面に、前記第１構造体および前記第１ダミーパターンを形成することと、
前記主面に、前記第２構造体および前記第２ダミーパターンを形成することと、
前記主面に、前記第１高さより厚い膜を形成することと、
前記主面に、前記膜を平坦化するＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）加工を行うこと
を具備する
半導体装置製造方法。
【請求項７】
請求項６に記載の半導体装置製造方法において、
前記第１ダミーパターンを配置することは、
前記第１ダミーパターンである第１ダミー酸化膜を、前記第１構造体である第１ゲート酸化膜と、前記第１構造体である第２ゲート酸化膜との間に配置すること
を具備し、
前記第２ダミーパターンを配置することは、
前記第２ダミーパターンである前記第２ダミー酸化膜を、前記第１ゲート酸化膜と、前記第２ゲート酸化膜との間に配置すること
を具備する
半導体装置製造方法。
【請求項８】
請求項７に記載の半導体装置製造方法において、
前記第１ダミー酸化膜を配置することは、
前記第１ダミー酸化膜を、前記第２ゲート酸化膜よりも前記第１ゲート酸化膜の近くに配置すること
を具備し、
前記第２ダミー酸化膜を配置することは、
前記第２ダミー酸化膜を、前記第１ゲート酸化膜よりも前記第２ゲート酸化膜の近くに配置すること
を具備する
半導体装置製造方法。
【請求項９】
請求項７に記載の半導体装置製造方法において、
前記第１高さより低く、かつ、前記第２高さより高い第３高さの第３ダミー酸化膜を、前記第１ゲート酸化膜および前記第２ゲート酸化膜の間に配置すること
をさらに具備する
半導体装置製造方法。
【請求項１０】
請求項６に記載の半導体装置製造方法において、
前記配置することは、
前記主面の任意の領域において、前記領域の面積を酸化膜が占有する割合をデータ率と呼ぶとき、
それぞれの高さについて、前記高さのゲート酸化膜のデータ率と、前記高さのダミー酸化膜のデータ率との和に、前記高さを乗じた積を、高さごとに加えた総和が、前記主面の任意の領域において一定となるように、前記第１ダミー酸化膜および前記第２ダミー酸化膜を配置すること
を具備する
半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびこれを製造する方法に関し、例えば、異なる高さを有する複数種類の構造体を含む半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体製造プロセスの微細化が進むに伴い、膜厚ばらつきの影響が顕著になっている。その要因として、研磨時間や研磨圧力などのＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）プロセスに係る要因が知られている。また、他の要因として、ゲート酸化膜厚が異なる複数の構造体が同一ショット内に配置されていることによって、表面形状が不均一な状態で成膜やＣＭＰ加工を行うことも挙げられる。また、レイアウト密度によっては、ディッシングやエロージョンなどが発生する場合があり、その影響も膜厚ばらつきの要因の一つである。
【０００３】
ＣＭＰダミーパターンを配置する方法として、例えば以下の２つの方法が知られている。第１の方法として、その領域のデータ率に応じてショット内にダミーパターンを配置する。第２の方法として、ウェハ外周部にダミーパターンを配置する。これらの方法は、いずれも、高さが同一のダミーパターンを用いてＣＭＰ時の圧力を均一化することによって、平坦性の向上を狙うものである。
【０００４】
しかし、上記の方法では、酸化膜などの被膜時の表面凹凸が考慮されていない。つまり、高さが異なる複数の構造体を有する領域では、構造体の高さおよび密度に応じた被膜構造の表面凹凸が形成されるが、上記の方法はこれに対応していない。
【０００５】
上記に関連して、特許文献１（特開２００２−１９８４１９号公報）には、半導体装置の製造方法および設計方法に係る記載が開示されている。特許文献１では、複数のトレンチにより区画されるダミーパターンが素子分離領域に配置された半導体基板上に被研磨膜を形成する。これをＣＭＰで平坦化することで、ディッシングおよびエロージョンを抑制し、高い平滑性を実現する。この公知例では、複数のダミーパターンの上面積および複数のトレンチの幅を、被研磨膜の凸部の上面積の総和が周辺領域の平面積に占める割合（周辺領域における被研磨膜の占有密度）に基づいて設定する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１９８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＭＰが行われる半導体装置（１００）の膜（１３、１７）の平坦性を向上する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
一実施の形態によれば、異なる高さを有する複数のダミーパターン（１０３、１０４）を適切に配置することによって、膜（１３、１７）の平坦性を向上する。
【発明の効果】
【００１０】
前記一実施の形態によれば、ＣＭＰ加工の平坦性を向上させ、成膜時の表面均一性を向上させることが出来る。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の半導体装置の一構成例を示す断面図である。
【図２】図２は、本発明を適用可能な第１の半導体製造方法の工程を例示するフローチャートである。
【図３Ａ】図３Ａは、半導体基板の初期状態を示す断面図である。
【図３Ｂ】図３Ｂは、ＳＴＩのトレンチを形成した後の状態を示す断面図である。
【図３Ｃ】図３Ｃは、ＣＭＰ加工を行う前の状態を示す断面図である。
【図３Ｄ】図３Ｄは、ＣＭＰ加工を行った後の状態を示す断面図である。
【図３Ｅ】図３Ｅは、ＳｉＮ層を除去した後の状態を示す断面図である。
【図３Ｆ】図３Ｆは、ＬＶ用酸化膜、ＭＶ用酸化膜およびＨＶ用酸化膜を形成した後の状態を示す断面図である。
【図３Ｇ】図３Ｇは、ポリシリコン層およびサイドウォールを形成した後の状態を示す断面図である。
【図３Ｈ】図３Ｈは、層間膜を形成した後の状態を示す断面図である。
【図３Ｉ】図３Ｉは、層間膜を形成してＣＭＰ加工を行った後の状態を示す断面図である。
【図４】図４は、本発明を適用可能な第２の半導体製造方法の工程を例示するフローチャートである。
【図５Ａ】図５Ａは、半導体基板の初期状態を示す断面図である。
【図５Ｂ】図５Ｂは、ＬＶ用酸化膜、ＭＶ用酸化膜およびＨＶ用酸化膜を形成した後の状態を示す断面図である。
【図５Ｃ】図５Ｃは、ＳＴＩのトレンチを形成した後の状態を示す断面図である。
【図５Ｄ】図５Ｄは、ＣＭＰ加工を行う前の状態を示す断面図である。
【図５Ｅ】図５Ｅは、ＣＭＰ加工を行った後の状態を示す断面図である。
【図５Ｆ】図５Ｆは、ＳｉＮ層を除去した後の状態を示す断面図である。
【図５Ｇ】図５Ｇは、ポリシリコン層およびサイドウォールを形成した後の状態を示す断面図である。
【図５Ｈ】図５Ｈは、層間膜を形成した後、かつ、ＣＭＰ加工を行う前の状態を示す断面図である。
【図５Ｉ】図５Ｉは、層間膜を形成してＣＭＰ加工を行った後の状態を示す断面図である。
【図６】図６は、本発明を適用可能な第３の半導体製造方法の工程を示すフローチャートである。
【図７Ａ】図７Ａは、半導体基板の初期状態を示す断面図である。
【図７Ｂ】図７Ｂは、ＨＶ用酸化膜を形成した後の状態を示す断面図である。
【図７Ｃ】図７Ｃは、ＳＴＩのトレンチを形成した後の状態を示す断面図である。
【図７Ｄ】図７Ｄは、ＣＭＰ加工を行う前の状態を示す断面図である。
【図７Ｅ】図７Ｅは、ＣＭＰ加工を行った後の状態を示す断面図である。
【図７Ｆ】図７Ｆは、ＳｉＮ層を除去した後の状態を示す断面図である。
【図７Ｇ】図７Ｇは、ＬＶ用酸化膜およびＭＶ用酸化膜を形成した後の状態を示す断面図である。
【図７Ｈ】図７Ｈは、ポリシリコン層およびサイドウォールを形成した後の状態を示す断面図である。
【図７Ｉ】図７Ｉは、層間膜を形成した後の状態を示す断面図である。
【図７Ｊ】図７Ｊは、層間膜を形成した後にＣＭＰ加工を行った後の状態を示す断面図である。
【図８Ａ】図８Ａは、従来技術による半導体装置製造方法における、ＳＴＩのトレンチを形成してＣＭＰ加工を行った後の状態を例示する断面図である。
【図８Ｂ】図８Ｂは、本発明の一実施形態による半導体装置製造方法における、ＳＴＩのトレンチを形成してＣＭＰ加工を行った後の状態を例示する断面図である。
【図９Ａ】図９Ａは、従来技術による半導体装置製造方法において、半導体基板の主面に、異なる高さの複数種類のゲート酸化膜と、１種類の高さのダミー酸化膜とを配置した領域の一配置例を示す上面図である。
【図９Ｂ】図９Ｂは、本発明の一実施形態による半導体装置製造方法において、半導体基板１０の主面に、異なる高さの複数種類のゲート酸化膜およびダミー酸化膜を配置した領域の一配置例を示す上面図である。
【図１０】図１０は、ダミーパターンの高さの違いが層間膜の厚さに及ぼす影響を例示する断面図である。
【図１１Ａ】図１１Ａは、構造体の高さは同じでデータ率は異なる複数の領域において形成された層間膜の厚さの違いを例示する断面図である。
【図１１Ｂ】図１１Ｂは、データ率は同じで構造体の高さが異なる複数の領域において形成された層間膜の厚さの違いを例示する断面図である。
【図１２Ａ】図１２Ａは、高さが異なる複数のダミーパターンのデータ率を調整する前の、すなわちダミーパターンを１種類しか用いていない従来の層間膜の表面の状態を例示する断面図である。
【図１２Ｂ】図１２Ｂは、異なる高さの複数のダミーパターンのデータ率を調整した後の、層間膜の表面の状態を例示する断面図である。
【図１３】図１３は、本発明の一実施形態によるレイアウトツールの一構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明による半導体装置および半導体装置の製造方法を実施するための形態を以下に説明する。
【００１３】
本発明では、半導体装置に含まれるトランジスタを構成する構造体を形成すると同時に、ＣＭＰの平坦性を向上させるためのダミーパターンを形成する。この構造体は、トランジスタ自体であっても良いし、これに含まれるゲート酸化膜であっても良い。また、ダミーパターンは、トランジスタ全体に対応する構成であっても良いし、ゲート酸化膜に対応する構成であっても良い。
【００１４】
図１は、本発明の半導体装置１００の一構成例を示す断面図である。図１の半導体装置１００は、半導体基板１０と、第１トランジスタ１０１と、第２トランジスタ１０２と、第１ダミーパターン１０３と、第２ダミーパターン１０４とを含んでいる。ここで、第１トランジスタ１０１と、第２トランジスタは、高さが異なる。また、第１ダミーパターン１０３と、第２ダミーパターン１０４も、高さが異なる。第１トランジスタ１０１と、第１ダミーパターン１０３とは、同じ第１高さを有しており、第２トランジスタ１０２と、第２ダミーパターン１０４とは、同じ第２高さを有している。図１の例では、第２高さは、第１高さより低い。なお、ここでは、半導体装置１００に含まれる各構造体の高さを、半導体基板の厚さ方向における、各構造体の上面の位置として定義する。トランジスタの場合は、そのゲート電極としてのポリシリコン層の上面の位置として定義しても良い。
【００１５】
本発明では、半導体基板１０の上に、異なる高さを有する複数種類の構造体を形成するとともに、同じ高さを有する複数種類のダミーパターンを形成する。高さが異なる複数のダミーパターンを、高さが異なる複数の構造体の配置に応じて、適宜に配置することによって、ＣＭＰの平坦性を向上する。
【００１６】
また、本発明では、半導体装置を製造する際に複数回行うＣＭＰ加工のうち、２つの工程に注目する。２回のＣＭＰ加工は、半導体製造プロセスによって行うタイミングが異なる。そこで、まずは合計３種類の半導体製造プロセスについて、２回のＣＭＰ加工が行われるタイミングを確認する。その後、１回目のＣＭＰ加工に係るダミーパターンの配置方法を、第１実施形態として説明する。さらにその後、２回目のＣＭＰ加工に係るダミーパターンの配置方法を、第２実施形態として説明する。
【００１７】
その前に、異なる高さを有する複数種類の酸化膜を含む半導体装置について説明する。
【００１８】
例えば、液晶ディスプレイドライバの場合は、１．５Ｖ（ボルト）程度の比較的低い電圧で駆動する論理回路と、３０Ｖ程度の比較的高い電圧で駆動する液晶駆動回路と、５Ｖ程度の中間的な電圧で駆動し、論理回路に制御されて液晶駆動回路を制御する昇圧回路とが、同一の半導体基板上に形成されている。
【００１９】
ここで、低電圧で駆動するトランジスタはゲート酸化膜の厚さが薄く、高電圧で駆動するトランジスタはゲート酸化膜の厚さが厚く、中間的な電圧で駆動するトランジスタはゲート酸化膜の厚さが中間的であることが好ましい。なお、これらのゲート酸化膜においては、厚さのみならず、幅や長さも、駆動電圧に応じて異なることが好ましい。
【００２０】
以降、低電圧で駆動するトランジスタをＬＶ（Ｌｏｗ  Ｖｏｌｔａｇｅ：低電圧）用トランジスタと呼び、そのゲート酸化膜をＬＶ用ゲート酸化膜と呼ぶ。高電圧で駆動するトランジスタをＨＶ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ：高電圧）用トランジスタと呼び、そのゲート酸化膜をＨＶ用ゲート酸化膜と呼ぶ。中間的電圧で駆動するトランジスタをＭＶ（Ｍｉｄｄｌｅ  Ｖｏｌｔａｇｅ：中間電圧）用トランジスタと呼び、そのゲート酸化膜をＭＶ用ゲート酸化膜と呼ぶ。
【００２１】
また、ＬＶ用ゲート酸化膜と同時に形成されて同じ高さを有するダミー酸化膜をＬＶ用ダミー酸化膜と呼び、ＬＶ用ダミー酸化膜を含みＬＶ用トランジスタに対応するダミーパターンをＬＶ用ダミーパターンと呼ぶ。ＭＶ用ゲート酸化膜と同時に形成されて同じ高さを有するダミー酸化膜をＭＶ用ダミー酸化膜と呼び、ＭＶ用ダミー酸化膜を含みＭＶ用トランジスタに対応するダミーパターンをＭＶ用ダミーパターンと呼ぶ。ＨＶ用ゲート酸化膜と同時に形成されて同じ高さを有するダミー酸化膜をＨＶ用ダミー酸化膜と呼び、ＨＶ用ダミー酸化膜を含みＨＶ用トランジスタに対応するダミーパターンをＨＶ用ダミーパターンと呼ぶ。
【００２２】
さらに、ＬＶ用ゲート酸化膜およびＬＶ用ダミー酸化膜をまとめてＬＶ用酸化膜と呼び、ＭＶ用ゲート酸化膜およびＭＶ用ダミー酸化膜をまとめてＭＶ用酸化膜と呼び、ＨＶ用ゲート酸化膜およびＨＶ用ダミー酸化膜をまとめてＨＶ用酸化膜と呼ぶ。
【００２３】
次に、異なる高さを有する複数種類の酸化膜を含む半導体装置を製造する３種類の方法について説明する。最初に説明する第１の半導体装置製造方法は、いわゆる標準的なプロセスである。その次に説明する第２、第３の半導体装置製造方法では、ＳＴＩ後作り構造を用いる。第２、第３の半導体装置製造方法で大きく異なる点としては、ダミー酸化膜形成プロセスとＳＴＩ形成プロセスの順番が異なる。
【００２４】
まず、第１の半導体製造方法について説明する。図２は、本発明を適用可能な第１の半導体製造方法の工程を例示するフローチャートである。図２のフローチャートは、第０ステップＳ１００〜第８ステップＳ１０８を含んでいる。図２に例示した各工程における半導体基板の状態について、図３Ａ〜図３Ｉを参照して説明する。
【００２５】
半導体装置１００の製造を始める前の準備として、第０ステップＳ１００において、ダミーパターンの配置を決定する。
【００２６】
図３Ａは、半導体基板１０の初期状態を示す断面図である。この状態において、半導体基板１０の主面は平坦である。その次に、第１ステップＳ１０１において、トレンチ１１の間にＳｉＮ（窒化シリコン）層１２を形成後、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：シャロートレンチアイソレーション）を形成する。図３Ｂは、ＳＴＩのトレンチ１１を形成した後の状態を示す断面図である。
【００２７】
その次に、第２ステップＳ１０２において、ＣＭＰ加工を行う。その前段階として、半導体基板１０の主面全体にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：高密度プラズマ）プロセスによるＨＤＰ膜１３を成膜する。図３Ｃは、ＣＭＰ加工を行う前の状態を示す断面図である。図３Ｄは、ＣＭＰ加工を行った後の状態を示す断面図である。第２ステップＳ１０２のＣＭＰ加工では、ＳｉＮ層１２がストッパ膜として用いられており、半導体基板１０はＳｉＮ層１２の上面が露出するまで研磨される。
【００２８】
その次に、ＳｉＮ層１２が除去される。図３Ｅは、ＳｉＮ層１２を除去した後の状態を示す断面図である。
【００２９】
その次に、第３ステップＳ１０３においてＨＶ用酸化膜２３を成膜し、第４ステップＳ１０４においてＭＶ用酸化膜２２を成膜し、第５ステップＳ１０５においてＬＶ用酸化膜２１を成膜する。ここで、第３ステップＳ１０３ではＨＶ用酸化膜２３に含まれるＨＶ用ゲート酸化膜３３およびＨＶ用ダミー酸化膜４３が同時に成膜される。同様に、第４ステップＳ１０４ではＭＶ用酸化膜２２に含まれるＭＶ用ゲート酸化膜３２およびＭＶ用ダミー酸化膜４２が同時に成膜される。同様に、第５ステップＳ１０５ではＬＶ用酸化膜２１に含まれるＬＶ用ゲート酸化膜３１およびＬＶ用ダミー酸化膜４１が同時に成膜される。図３Ｆは、ＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３を形成した後の状態を示す断面図である。
【００３０】
その次に、第６ステップＳ１０６において、ゲート部を加工する。ここで、ゲート部は、ゲート酸化膜としてのＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３の上面に形成されたポリシリコン層１５と、その周囲に形成されたサイドウォール１６とを含む。図３Ｇは、ポリシリコン層１５およびサイドウォール１６を形成した後の状態を示す断面図である。
【００３１】
その次に、第７ステップＳ１０７において、層間膜１７を形成する。層間膜１７は、半導体基板１０の主面を全体的に覆う。図３Ｈは、層間膜１７を形成した後の状態を示す断面図である。
【００３２】
その次に、第８ステップＳ１０８において、再度のＣＭＰ加工を行う。図３Ｉは、層間膜１７を形成してＣＭＰ加工を行った後の状態を示す断面図である。
【００３３】
次に、第２の半導体製造方法について説明する。図４は、本発明を適用可能な第２の半導体製造方法の工程を例示するフローチャートである。図４のフローチャートは、第０ステップＳ２００〜第８ステップＳ２０８を含んでいる。図２に例示した各工程における半導体基板の状態について、図５Ａ〜図５Ｉを参照して説明する。
【００３４】
半導体装置１００の製造を始める前の準備として、第０ステップＳ２００において、ダミーパターンの配置を決定する。
【００３５】
図５Ａは、半導体基板１０の初期状態を示す断面図である。この状態において、半導体基板１０の主面は平坦である。
【００３６】
その次に、第１ステップＳ２０１としてＨＶ用酸化膜２３を成膜し、第２ステップＳ２０２としてＭＶ用酸化膜２２を成膜し、第３ステップＳ２０３としてＬＶ用酸化膜２１を成膜する。ここで、第１ステップＳ２０１ではＨＶ用酸化膜２３に含まれるＨＶ用ゲート酸化膜３３およびＨＶ用ダミー酸化膜４３が同時に成膜される。同様に、第２ステップＳ２０２ではＭＶ用酸化膜に含まれるＭＶ用ゲート酸化膜３２およびＭＶ用ダミー酸化膜４２が同時に成膜される。同様に、第３ステップＳ２０３ではＬＶ用酸化膜２１に含まれるＬＶ用ゲート酸化膜３１およびＬＶ用ダミー酸化膜４１が同時に成膜される。図５Ｂは、ＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３を形成した後の状態を示す断面図である。ここで、ＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３のそれぞれの上面の高さをなるべく均一化するために、ＬＶ用酸化膜２１の下面およびＭＶ用酸化膜２２の下面が半導体基板１０の主面側表面に乗っている一方で、ＨＶ用酸化膜２３の下面は半導体基板１０の主面側表面より下に位置している。
【００３７】
その次に、第４ステップＳ２０４においてＳＴＩ１４を形成する。図５Ｃは、ＳＴＩ１４のトレンチ１１を形成した後の状態を示す断面図である。トレンチ１１は、ＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３の周囲に形成されている。
【００３８】
その次に、第５ステップＳ２０５においてＣＭＰ加工を行う。その前段階として、ＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３の上面にＳｉＮ層１２を形成し、半導体基板１０の主面全体にＨＤＰ膜１３を成膜する。図５Ｄは、ＣＭＰ加工を行う前の状態を示す断面図である。図５Ｅは、ＣＭＰ加工を行った後の状態を示す断面図である。第５ステップＳ２０５のＣＭＰでは、ＳｉＮ層１２がストッパ膜として用いられており、半導体基板１０はＳｉＮ層１２の上面が露出するまで研磨される。
【００３９】
その次に、ＳｉＮ層１２が除去される。図５Ｆは、ＳｉＮ層１２を除去した後の状態を示す断面図である。
【００４０】
その次に、第６ステップＳ２０６において、ゲート部を加工する。ここでも、ゲート部は、ゲート酸化膜としてのＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３の上面に形成されたポリシリコン層１５と、その周囲に形成されたサイドウォール１６とを含む。図５Ｇは、ポリシリコン層１５およびサイドウォール１６を形成した後の状態を示す断面図である。
【００４１】
その次に、第７ステップＳ２０７において、層間膜１７を形成する。層間膜１７は、半導体基板１０の主面を全体的に覆う。図５Ｈは、層間膜を形成した後の状態を示す断面図である。
【００４２】
その次に、第８ステップＳ２０８において、再度のＣＭＰ加工を行う。図５Ｉは、層間膜１７を形成してＣＭＰ加工を行った後の状態を示す断面図である。
【００４３】
次に、第３の半導体製造方法について説明する。図６は、本発明を適用可能な第３の半導体製造方法の工程を例示するフローチャートである。図６のフローチャートは、第０ステップＳ３００〜第８ステップＳ３０８を含んでいる。図２に例示した各工程における半導体基板の状態について、図７Ａ〜図７Ｊを参照して説明する。
【００４４】
半導体装置１００の製造を始める前の準備として、第０ステップＳ３００において、ダミーパターンの配置を決定する。
【００４５】
図７Ａは、半導体基板１０の初期状態を示す断面図である。この状態において、半導体基板１０の主面は平坦である。その次に、第１ステップＳ３０１において、ＨＶ用酸化膜を成膜する。図７Ｂは、ＨＶ用酸化膜２３を形成した後の状態を示す断面図である。ここで、ＨＶ用酸化膜２３の下面は半導体基板１０の主面側表面より下に位置している。
【００４６】
その次に、第２ステップ３０２において、ＳＴＩ１４を形成する。図７Ｃは、ＳＴＩ１４のトレンチ１１を形成した後の状態を示す断面図である。
【００４７】
その次に、第３ステップＳ３０３において、ＣＭＰ加工を行う。その前段階として、ＨＶ用酸化膜２３の上面と、トレンチ１１の間とにＳｉＮ層１２を形成し、半導体基板１０の主面全体にＨＤＰ膜１３を成膜する。図７Ｄは、ＣＭＰ加工を行う前の状態を示す断面図である。図７Ｅは、ＣＭＰ加工を行った後の状態を示す断面図である。第３ステップＳ３０３のＣＭＰ加工でも、ＳｉＮ層１２がストッパ膜として用いられており、半導体基板１０はＳｉＮ層１２の上面が露出するまで研磨される。
【００４８】
その次に、ＳｉＮ層１２が除去される。図７Ｆは、ＳｉＮ層１２を除去した後の状態を示す断面図である。
【００４９】
その次に、第４ステップＳ３０４においてＭＶ用酸化膜２２を成膜し、第５ステップＳ３０５においてＬＶ用酸化膜２１を成膜する。ここで、第４ステップＳ３０４ではＭＶ用酸化膜２２に含まれるＭＶ用ゲート酸化膜３２およびＭＶ用ダミー酸化膜４２が同時に成膜される。同様に、第５ステップＳ３０５ではＬＶ用酸化膜２１に含まれるＬＶ用ゲート酸化膜３１およびＬＶ用ダミー酸化膜４１が同時に成膜される。図７Ｇは、ＬＶ用酸化膜２１およびＭＶ用酸化膜２２を形成した後の状態を示す断面図である。
【００５０】
その次に、第６ステップＳ３０６において、ゲート部を加工する。ここでも、ゲート部は、ゲート酸化膜としてのＬＶ用酸化膜２１、ＭＶ用酸化膜２２およびＨＶ用酸化膜２３の上面に形成されたポリシリコン層１５と、その周囲に形成されたサイドウォール１６とを含む。図７Ｈは、ポリシリコン層１５およびサイドウォール１６を形成した後の状態を示す断面図である。
【００５１】
その次に、第７ステップＳ３０７において、層間膜１７を形成する。層間膜１７は、半導体基板１０の主面を全体的に覆う。図７Ｉは、層間膜を形成した後の状態を示す断面図である。
【００５２】
その次に、第８ステップＳ３０８において、再度のＣＭＰ加工を行う。図７Ｊは、層間膜を形成した後にＣＭＰ加工を行った後の状態を示す断面図である。
【００５３】
このように、上記に説明した第１〜第３の半導体の製造方法は、いずれの場合も、２種類のＣＭＰ加工を含む。すなわち、第１のＣＭＰ加工はＳＴＩを形成した後に行われ、第２のＣＭＰ加工は層間膜１７を形成した後に行われる。本発明では、これら２種類のＣＭＰ加工のそれぞれについて、平坦性を向上する。
【００５４】
（第１実施形態）
第１実施形態として、第１のＣＭＰ加工における平坦性の向上について説明する。従来技術による半導体装置製造方法では、通常、ＣＭＰ加工用のダミー酸化膜として、ＬＶ用ダミー酸化膜の１種類だけを用いる。その上で、高さが異なる複数種類のゲート酸化膜を形成する場合は、ＣＭＰ加工時にゲート酸化膜およびダミー酸化膜の間で段差が生じる。この段差は、例えば、図４および図５Ａ〜図５Ｉに示した第２の半導体装置製造方法や、図６および図７Ａ〜図７Ｊに示した第３の半導体装置製造方法などで生じる。これは、ＳＴＩ形成後のＣＭＰ加工を行う前に各種の酸化膜またはその一部の形成を行うからである。
【００５５】
なお、このような段差は、図２および図３Ａ〜図３Ｉに示した第１の半導体装置製造方法では発生していない。これは、第１の半導体装置製造方法ではＳＴＩ形成後のＣＭＰ加工を行った後から各種の酸化膜を形成するためである。
【００５６】
図８Ａは、従来技術による半導体装置製造方法における、ＳＴＩのトレンチ１１１を形成してＣＭＰ加工を行った後の状態を例示する断面図である。図８Ｂは、本実施形態による半導体装置製造方法における、ＳＴＩのトレンチ１１を形成してＣＭＰ加工を行った後の状態を例示する断面図である。
【００５７】
図８Ａに示した半導体基板１１０には、ＭＶ用ゲート酸化膜１３２と、ＬＶ用ダミー酸化膜１４１と、ＳｉＮ層１１２と、トレンチ１１１と、ＨＤＰ膜１１３とが形成されている。ここで、３つのＬＶ用ダミー酸化膜１４１は、２つのＭＶ用ゲート酸化膜１３２の間に配置されている。トレンチ１１１は、ＬＶ用ダミー酸化膜１４１またはＭＶ用ゲート酸化膜１３２の周囲に配置されている。ＳｉＮ層１１２は、ＬＶ用ダミー酸化膜１４１およびＭＶ用ゲート酸化膜１３２の上面に配置されている。ＣＭＰ加工はＳｉＮ層１１２の上面で止められており、ＨＤＰ膜１１３の表面１１３Ａは各ＳｉＮ層１１２の上面をつなぐ曲線を描いている。
【００５８】
図８Ａに示したＨＤＰ膜１１３に注目すると、その表面１１３Ａの高さは、ＭＶ用ゲート酸化膜１３２の周囲では高く、ＬＶ用ダミー酸化膜１４１の周囲では低い。つまり、図８Ａに示したＨＤＰ膜表面１１３Ａには段差がある。また、ＣＭＰ加工時にオーバー研磨が発生し、半導体基板１１０の主面側表面の平坦性が低下してしまう。
【００５９】
その一方で、図８Ｂに示した半導体基板１０には、ＭＶ用ゲート酸化膜３２と、ＭＶ用ダミー酸化膜４２と、ＳｉＮ層１２と、トレンチ１１と、ＨＤＰ膜１３とが形成されている。ここでも、３つのＭＶ用ダミー酸化膜４２は、２つのＭＶ用ゲート酸化膜３２の間に配置されている。トレンチ１１は、ＭＶ用ダミー酸化膜４２またはＭＶ用ゲート酸化膜３２の周囲に配置されている。ＳｉＮ層１２は、ＭＶ用ダミー酸化膜４２およびＭＶ用ゲート酸化膜３２の上面に配置されている。ＣＭＰはＳｉＮ層１２の上面で止まっており、ＨＤＰ膜１３の表面１３Ａは各ＳｉＮ層１２の上面をつなぐ曲線を描いている。
【００６０】
図８Ｂに示したＨＤＰ膜１３に注目すると、その表面１３Ａの高さは、ＭＶ用ダミー酸化膜４２の高さが周囲と同等であり、もしくは段差が低減されているため、ほぼ平坦であり、したがってＣＭＰ加工時のオーバー研磨が抑制される。
【００６１】
図８Ｂに示したように、本実施形態によれば、ダミー酸化膜の高さを周囲に応じて適宜に選択することで、ＣＭＰ加工に係る平坦性を向上させることが出来る。
【００６２】
次に、異なる高さの複数種類のゲート酸化膜が混在する領域における、ダミー酸化膜の高さの選び方について説明する。
【００６３】
図９Ａは、従来技術による半導体装置製造方法において、半導体基板１１０の主面に、異なる高さの複数種類のゲート酸化膜１３１、１３２、１３３と、１種類の高さのダミー酸化膜１４１とを配置した領域の一配置例を示す上面図である。
【００６４】
図９Ａに示した半導体基板１１０の主面には、ＬＶ用ゲート酸化膜１３１と、ＭＶ用ゲート酸化膜１３２と、ＨＶ用ゲート酸化膜１３３と、ＬＶ用ダミー酸化膜１４１とが配置されている。ここで、ＬＶ用ゲート酸化膜１３１およびＭＶ用ゲート酸化膜１３２の間の領域にも、ＬＶ用ゲート酸化膜１３１およびＨＶ用ゲート酸化膜１３３の間の領域にも、ＭＶ用ゲート酸化膜１３２およびＨＶ用ゲート酸化膜１３３の間の領域にも、全て、ＬＶ用ダミー酸化膜１４１が配置されている。したがって、異なる高さの複数種類の酸化膜がこのように配置されている半導体基板１１０の表面にはＣＭＰ加工後も段差が生じて、平坦性が低下してしまう。
【００６５】
図９Ｂは、本実施形態による半導体装置製造方法において、半導体基板１０の主面に、異なる高さの複数種類のゲート酸化膜およびダミー酸化膜を配置した領域の一配置例を示す上面図である。
【００６６】
図９Ｂに示した半導体基板１０の主面には、ＬＶ用ゲート酸化膜３１と、ＭＶ用ゲート酸化膜３２と、ＨＶ用ゲート酸化膜３３と、ＬＶ用ダミー酸化膜４１と、ＭＶ用ダミー酸化膜４２と、ＨＶ用ダミー酸化膜４３とが配置されている。ここで、ＬＶ用ダミー酸化膜４１と、ＭＶ用ダミー酸化膜４２と、ＨＶ用ダミー酸化膜４３とは、以下の条件を満たすように配置されている。
【００６７】
条件その１、同じ高さを有する２つのゲート酸化膜の間の領域には、同じ高さのダミー酸化膜を配置する。図９Ｂの例でも、高さが同じである２つのＨＶ用ゲート酸化膜３３の間には、同じ高さのＨＶ用ダミー酸化膜４３が配置されている。
【００６８】
条件その２、異なる高さを有する２つのゲート酸化膜の間の領域には、一方のゲート酸化膜と同じ高さのダミー酸化膜、他方のゲート酸化膜と同じ高さのダミー酸化膜または２つのゲート酸化膜の中間の高さのダミー酸化膜を配置する。図９Ｂの例でも、ＨＶ用ゲート酸化膜３３およびＭＶ用ゲート酸化膜３２の間には、ＨＶ用ダミー酸化膜４３またはＭＶ用ダミー酸化膜４２が配置されている。また、ＭＶ用ゲート酸化膜３２およびＬＶ用ゲート酸化膜３１の間には、ＭＶ用ダミー酸化膜４２またはＬＶ用ダミー酸化膜４１が配置されている。さらに、ＨＶ用ゲート酸化膜３３と、ＬＶ用ゲート酸化膜３１の間の領域には、ＨＶ用ダミー酸化膜４３、ＭＶ用ダミー酸化膜４２またはＬＶ用ダミー酸化膜４１が配置されている。
【００６９】
条件その３、異なる高さを有する２つのゲート酸化膜の間の領域に複数のダミー酸化膜を配置する場合は、一方のゲート酸化膜と同じ高さのダミー酸化膜は他方のゲート酸化膜よりも一方のゲート酸化膜の近くに配置し、他方のゲート酸化膜と同じ高さのダミー酸化膜は一方のゲート酸化膜よりも他方のゲート酸化膜の近くに配置する。図９Ｂの例でも、ＨＶ用ゲート酸化膜３３およびＭＶ用ゲート酸化膜３２の間の領域に配置されたＨＶ用ダミー酸化膜４３およびＭＶ用ダミー酸化膜４２のうち、前者はＨＶ用ゲート酸化膜３３の付近に配置されており、後者はＭＶ用ゲート酸化膜３２の付近に配置されている。また、ＭＶ用ゲート酸化膜３２およびＬＶ用ゲート酸化膜３１の間に配置されたＭＶ用ダミー酸化膜４２およびＬＶ用ダミー酸化膜４１のうち、前者はＭＶ用ゲート酸化膜３２の付近に配置されており、後者はＬＶ用ゲート酸化膜３１の付近に配置されている。さらに、ＨＶ用ゲート酸化膜３３およびＬＶ用ゲート酸化膜３１の間に配置されたＨＶ用ダミー酸化膜４３およびＬＶ用ダミー酸化膜４１のうち、前者はＨＶ用ゲート酸化膜３３の付近に配置されており、後者はＬＶ用ゲート酸化膜３１の付近に配置されている。また、ＨＶ用ゲート酸化膜３３およびＬＶ用ゲート酸化膜３１間の場合、これらの中間のダミー高さのＭＶ用ダミー酸化膜４２をＨＶ用ダミー酸化膜４３とＬＶ用ダミー酸化膜４１の間に配置しても良い。
【００７０】
以上に説明したように、ＳＴＩ形成後のＣＭＰ加工に係る平坦性は、異なる高さを有する複数種類のゲート酸化膜の間に、同じ種類の複数の高さを有するダミー酸化膜を、上記の各条件を満たすように配置することで向上させることが可能となる。なお、上記の各条件を満たすように複数種類の高さを有するダミー酸化膜を配置することは、自動計算によっても実現可能であることは言うまでもない。
【００７１】
（第２実施形態）
第２実施形態として、第２のＣＭＰ加工における平坦性の向上について説明する。前述のとおり、従来技術による半導体装置製造方法では、通常、ＣＭＰ加工用のダミーパターンとして、ＬＶ用ダミーパターンの１種類だけを用いる。その上で、高さが異なる複数種類のトランジスタを形成する場合は、層間膜の形成時に、トランジスタおよびダミーパターンの間で段差が生じる。特に、ダミーパターンの高さが周囲のトランジスタよりも低い領域が多い場合は、層間膜の成膜量が同じであっても、ダミーパターンの高さが低い分だけ成膜後の最表面が低くなる。
【００７２】
図１０は、ダミーパターンの高さの違いが層間膜の厚さに及ぼす影響を例示する断面図である。図１０の左側は、従来技術の半導体装置製造方法において、ＭＶ用トランジスタ１３５が形成される領域に配置されたＬＶ用ダミーパターン１４２の高さがＭＶ用トランジスタ１３５よりも低い分だけ層間膜１１７の表面１１７Ａが低くなることを示している。図１０の右側は、本実施形態による半導体装置製造方法において、ＭＶ用トランジスタ３５が形成される領域には同じ高さのＭＶ用ダミーパターン４５を配置することによって、層間膜１７の表面１７Ｂへの影響を抑制出来ることを示している。
【００７３】
図１０では、ダミーパターンの高さが層間膜１７の厚さに影響することを説明した。同様の影響が、トランジスタおよびダミーパターンのデータ率の分布によってももたらされることについて説明する。
【００７４】
データ率とは、半導体基板１０の主面の任意の領域において、この領域の面積を構造体が占有する割合として定義される。ここで、この領域の面積をトランジスタが占有する割合を、トランジスタのデータ率と呼ぶ。また、この領域の面積をダミーパターンが占有する割合を、ダミーパターンのデータ率と呼ぶ。このとき、上記に定義したデータ率は、トランジスタおよびダミーパターンがその領域の面積を占有する割合であるので、トランジスタのデータ率及びダミーパターンのデータ率の合計に等しい。
【００７５】
図１１Ａは、構造体の高さは同じでデータ率は異なる複数の領域において形成された層間膜の厚さの違いを例示する断面図である。図１１Ａは、ＭＶ用低データ率エリア５１と、ＭＶ用中データ率エリア５２と、ＭＶ用高データ率エリア５３とを示している。ここで、ＭＶ用低データ率エリア５１は、ＭＶ用トランジスタ３５およびＬＶ用ダミーパターン４４が支配的に形成されて、かつ、データ率が低いエリアである。ＭＶ用高データ率エリア５３は、ＭＶ用トランジスタ３５およびＬＶ用ダミーパターン４４が支配的に形成されて、かつ、データ率が高いエリアである。ＭＶ用中データ率エリア５２は、ＭＶ用トランジスタ３５およびＬＶ用ダミーパターン４４が支配的に形成されて、かつ、データ率が中間的なエリアである。このとき、各エリアに形成された層間膜１７の高さを比較すると、ＭＶ用低データ率エリア５１ではＭＶ用中データ率エリア５２より低くなり、ＭＶ用高データ率エリア５３ではＭＶ用中データ率エリア５２より高くなる。つまり、他の条件が同じでも、データ率の違いが層間膜１７の厚さに影響する。
【００７６】
図１１Ｂは、データ率は同じで構造体の高さが異なる複数の領域において形成された層間膜の厚さの違いを例示する断面図である。図１１Ｂは、ＬＶ用中データ率エリア６１と、ＭＶ用中データ率エリア６２と、ＨＶ用中データ率エリア６３とを示している。ここで、ＬＶ用中データ率エリア６１は、ＬＶ用トランジスタ３４およびＬＶ用ダミーパターン４４が支配的に形成されて、かつ、データ率が中くらいのエリアである。ＭＶ用中データ率エリア６２は、ＭＶ用トランジスタ３５およびＭＶ用ダミーパターン４５が支配的に形成されて、かつ、データ率が中くらいのエリアである。ＨＶ用中データ率エリア６３は、ＨＶ用トランジスタ３６およびＨＶ用ダミーパターン４６が支配的に形成されて、かつ、データ率が中くらいのエリアである。このとき、各エリアに形成された層間膜１７の高さを比較すると、ＬＶ用中データ率エリア６１ではＭＶ用中データ率エリア６２より低くなり、ＨＶ用中データ率エリア６３ではＭＶ用中データ率エリア６２より高くなる。つまり、図１０でも説明したとおり、他の条件が同じでも、酸化膜の高さの違いが層間膜１７の厚さに影響する。
【００７７】
以上から、酸化膜が形成されているどの領域においても、以下の値Ｓを一定に保つことで、層間膜１７の厚さを、半導体基板１０の全域において平坦化出来ることが分かる。
Ｓ＝ＨＬ×（ＤＬ＋ＤＬＤ）＋ＨＭ×（ＤＭ＋ＤＭＤ）＋ＨＨ（ＤＨ＋ＤＨＤ）
【００７８】
ここで、ＨＬは、ＬＶ用トランジスタおよびＬＶ用ダミーパターンの高さを示し、ＤＬはその領域におけるＬＶ用トランジスタのデータ率を示し、ＤＬＤはその領域におけるＬＶ用ダミーパターンのデータ率を示す。ＨＭは、ＭＶ用トランジスタおよびＭＶ用ダミーパターンの高さを示し、ＤＭはその領域におけるＭＶ用トランジスタのデータ率を示し、ＤＭＤはその領域におけるＭＶ用ダミーパターンのデータ率を示す。ＨＨは、ＨＶ用トランジスタおよびＨＶ用ダミーパターンの高さを示し、ＤＨはその領域におけるＨＶ用トランジスタのデータ率を示し、ＤＨＤはその領域におけるＨＶ用ダミーパターンのデータ率を示す。
【００７９】
本実施形態では、上記の値Ｓが、半導体基板１０の主面全域で同一の値となるように、各ダミーパターンのデータ率を適宜に調整して、調整されたデータ率にしたがって各ダミーパターンの配置を決定する。
【００８０】
なお、理想的には、値Ｓを全域で完全に同一の値に収めたいが、値Ｓを定義する３種類の高さＨＬ、ＨＭおよびＨＨが離散的である以上、ある程度の幅を持つ範囲内に抑えるに留める手法が現実的である。したがって、値Ｓを一定にすることは、値Ｓをこのような範囲内に収めることと解釈することが好ましい。
【００８１】
図１２Ａは、高さが異なる複数のダミーパターンのデータ率を調整する前の、すなわちダミーパターンを１種類しか用いていない従来の層間膜１７の表面１７Ｂの状態を例示する断面図である。図１２Ｂは、異なる高さの複数のダミーパターンのデータ率を調整した後の、層間膜１７の表面１７Ｃの状態を例示する断面図である。
【００８２】
図１２Ａおよび図１２Ｂのそれぞれにおいて、左側の領域ではデータ率が比較的低く、右側の領域ではデータ率が比較的高い。このような場合において、図１２Ａの左側の領域に配置されたＬＶ用ダミーパターン４４の一部を、図１２ＢではＭＶ用ダミーパターン４５に変更する調整を行っている。その結果、調整前の図１２Ａに示す層間膜１７の表面１７Ｂと比較して、調整後の図１２Ｂに示す層間膜１７の表面１７Ｃは、平坦性が向上していることが読み取れる。
【００８３】
図１２Ａおよび図１２Ｂでは、ダミーパターンの高さを調整することで平坦性を向上したが、ダミーパターンのデータ率を調整することでも同様の効果が得られることは言うまでもない。
【００８４】
第１および第２のＣＭＰ加工における平坦性を向上させるために行う、ダミー酸化膜またはダミーパターンの配置や調整は、半導体装置の構成を決定するレイアウトツールが、各種構造体の配置を読み取った上で、自動的に行うことが好ましい。このようなレイアウトツールは、一般的なコンピュータが所定のプログラムを実行することで実現可能である。
【００８５】
図１３は、本実施形態によるレイアウトツール２００の一構成例を示すブロック図である。図１３に例示したレイアウトツール２００は、バス２０１と、通信装置２０２と、演算装置２０３と、記憶装置２０４と、入力装置２０５と、出力装置２０６と、外部記憶装置２０７とを含んでいる。通信装置２０２と、演算装置２０３と、記憶装置２０４と、入力装置２０５と、出力装置２０６と、外部記憶装置２０７とは、バス２０１を介して接続されており、相互に通信可能である。さらに、通信装置２０２は、所定のネットワーク２０９に接続されている。また、外部記憶装置２０７は、記憶媒体２０８から所定のデータを読み込むことが出来る。この記憶媒体２０８は、情報の書き込みや削除が不可能な非一時的記録媒体であっても良い。
【００８６】
本実施形態による半導体装置製造方法のうち、この製造方法に含まれるダミーパターンの配置方法は、所定のダミーパターン配置プログラムを記憶装置２０４に格納し、演算装置２０３に実行させることで実現可能である。このダミーパターン配置プログラムは、外部記憶装置２０７を介して記憶媒体２０８から読み出されても良い。このとき、ダミーパターン配置プログラムは、トランジスタまたはそのゲート酸化膜の配置情報を読み込むことが好ましい。トランジスタまたはゲート酸化膜の配置情報は、入力装置２０５から入力しても良いし、通信装置２０２およびネットワーク２０９を介して別の計算機から受信しても良い。ダミーパターン配置プログラムの演算結果として得られるダミーパターンまたはそのダミー酸化膜の配置情報は、出力装置２０６から出力されてれ良いし、通信装置２０２およびネットワーク２０９を介して別の計算機に送信されても良い。
【００８７】
ここまで、各構造体の高さが、ＬＶ用で最も低く、ＨＶ用で最も高く、ＭＶ用で両者の中間である前提で説明した。しかしながら、各構造体の高さは、各構造体の厚さとは異なる場合があり、すなわち、高さの順位は入れ替わる場合が考えられる。これは、例えば、図５Ｂなどに示したとおり、ＨＶ用酸化膜２３の下面の位置を、ＬＶ用酸化膜２１の下面の位置や、ＭＶ用酸化膜２２の下面の位置より低くすることが可能あるからである。本発明の各実施形態では、構造体の高さを、半導体基板の厚さ方向における構造体の上面の位置と定義しているので、高さの順位が入れ替わる場合には、各構造体の「ＬＶ用」、「ＭＶ用」および「ＨＶ用」を適宜に読み替えれば良い。
【００８８】
また、ここまで、トランジスタ（またはゲート酸化膜）およびダミーパターン（またはダミー酸化膜）が３種類の高さを有する場合について説明したが、高さの種類が２種類であっても、または４種類以上であっても、同様にＣＭＰに係る平坦性を向上できることは言うまでもない。
【００８９】
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
【符号の説明】
【００９０】
１０  半導体基板
１１  トレンチ
１２  ＳｉＮ層
１３  ＨＤＰ膜
１４  ＳＴＩ
１５  ポリシリコン層
１６  サイドウォール
１７  層間膜
１７Ａ  層間膜表面
１７Ｂ  層間膜表面
１７Ｃ  層間膜表面
２１  ＬＶ用酸化膜
２２  ＭＶ用酸化膜
２３  ＨＶ用酸化膜
３１  ＬＶ用ゲート酸化膜
３２  ＭＶ用ゲート酸化膜
３３  ＨＶ用ゲート酸化膜
３４  ＬＶ用トランジスタ
３５  ＭＶ用トランジスタ
３６  ＨＶ用トランジスタ
４１  ＬＶ用ダミー酸化膜
４２  ＭＶ用ダミー酸化膜
４３  ＨＶ用ダミー酸化膜
４４  ＬＶ用ダミーパターン
４５  ＭＶ用ダミーパターン
４６  ＨＶ用ダミーパターン
５１  ＭＶ用低データ率エリア
５２  ＭＶ用中データ率エリア
５３  ＭＶ用高データ率エリア
６１  ＬＶ用中データ率エリア
６２  ＭＶ用中データ率エリア
６３  ＬＨ用中データ率エリア
１００  半導体装置
１０１  第１構造体
１０２  第２構造体
１０３  第１ダミーパターン
１０４  第２ダミーパターン
１１０  半導体基板
１１１  トレンチ
１１２  ＳｉＮ層
１１３Ａ  ＨＤＰ膜表面
１１４  ＳＴＩ
１１７  層間膜
１１７Ａ  層間膜表面
１３１  ＬＶ用ゲート酸化膜
１３２  ＭＶ用ゲート酸化膜
１３３  ＨＶ用ゲート酸化膜
１３４  ＬＶ用トランジスタ
１３５  ＭＶ用トランジスタ
１３６  ＨＶ用トランジスタ
１４１  ＬＶ用ダミー酸化膜
１４２  ＬＶ用ダミーパターン
１４４  差分体積
２００  レイアウトツール
２０１  バス
２０２  通信装置
２０３  演算装置
２０４  記憶装置
２０５  入力装置
２０６  出力装置
２０７  外部記憶装置
２０８  記憶媒体
２０９  ネットワーク
【図１】
2017041597.tif 000003
【図２】
2017041597.tif 000004
【図３Ａ】
2017041597.tif 000005
【図３Ｂ】
2017041597.tif 000006
【図３Ｃ】
2017041597.tif 000007
【図３Ｄ】
2017041597.tif 000008
【図３Ｅ】
2017041597.tif 000009
【図３Ｆ】
2017041597.tif 000010
【図３Ｇ】
2017041597.tif 000011
【図３Ｈ】
2017041597.tif 000012
【図３Ｉ】
2017041597.tif 000013
【図４】
2017041597.tif 000014
【図５Ａ】
2017041597.tif 000015
【図５Ｂ】
2017041597.tif 000016
【図５Ｃ】
2017041597.tif 000017
【図５Ｄ】
2017041597.tif 000018
【図５Ｅ】
2017041597.tif 000019
【図５Ｆ】
2017041597.tif 000020
【図５Ｇ】
2017041597.tif 000021
【図５Ｈ】
2017041597.tif 000022
【図５Ｉ】
2017041597.tif 000023
【図６】
2017041597.tif 000024
【図７Ａ】
2017041597.tif 000025
【図７Ｂ】
2017041597.tif 000026
【図７Ｃ】
2017041597.tif 000027
【図７Ｄ】
2017041597.tif 000028
【図７Ｅ】
2017041597.tif 000029
【図７Ｆ】
2017041597.tif 000030
【図７Ｇ】
2017041597.tif 000031
【図７Ｈ】
2017041597.tif 000032
【図７Ｉ】
2017041597.tif 000033
【図７Ｊ】
2017041597.tif 000034
【図８Ａ】
2017041597.tif 000035
【図８Ｂ】
2017041597.tif 000036
【図９Ａ】
2017041597.tif 000037
【図９Ｂ】
2017041597.tif 000038
【図１０】
2017041597.tif 000039
【図１１Ａ】
2017041597.tif 000040
【図１１Ｂ】
2017041597.tif 000041
【図１２Ａ】
2017041597.tif 000042
【図１２Ｂ】
2017041597.tif 000043
【図１３】
2017041597.tif 000044