(57)【要約】【課題】画素トランジスタ及び駆動トランジスタの少なくとも一方について、オフ電流を低減し、しきい値電圧を調整し、突き抜け電圧を低減する。【解決手段】複数の表示画素電極と、表示画素電極に対応して設けられた複数の画素トランジスタと、各行に配設され同じ行に属する複数の画素トランジスタのそれぞれに走査信号を与える走査線と、各列に配設され同じ列に属する複数の画素トランジスタに映像信号を与える映像信号線とを含む表示画素部と、１以上の駆動トランジスタを含み走査信号線及び映像信号線の一方又は双方に信号を出力する駆動回路部とを備え、複数の画素トランジスタ及び１以上の駆動トランジスタのぞれぞれは、能動層及び能動層とゲート絶縁膜を介して重なるゲート電極とを有し、複数の画素トランジスタ及び１以上の駆動トランジスタの少なくとも一つは能動層におけるゲート電極と重なる領域以外の領域に絶縁膜を介して制御電圧を印加する特性制御電極が設けられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
行方向及び列方向に配列された複数の表示画素電極と、前記表示画素電極に対応して設けられた複数の画素トランジスタと、各行に配設され同じ行に属する前記複数の画素トランジスタのそれぞれのゲートに走査信号を与える走査線と、各列に配設され同じ列に属する前記複数の画素トランジスタのソース又はドレインに映像信号を与える映像信号線と、を含む表示画素部と、
１以上の駆動トランジスタを含み、前記各行に配設された走査信号線及び前記各列に配設された映像信号線の一方又は双方に信号を出力する駆動回路部と、
を備え、
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのぞれぞれは、能動層及び前記能動層の一部とゲート絶縁膜を介して重なるゲート電極とを有し、かつ同一の基板上に設けられ、
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、前記能動層における前記ゲート電極と重なる領域以外の領域に絶縁膜を介して制御電圧を印加する特性制御電極が設けられていることを特徴とする表示装置。
【請求項２】
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、前記基板側から、前記能動層、前記ゲート絶縁膜、前記ゲート電極がこの順で配置され、
前記特性制御電極は、前記ゲート電極の前記ゲート絶縁膜とは反対側に、前記絶縁膜を介して設けられている、請求項１に記載の表示装置。
【請求項３】
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、前記基板側から、前記ゲート電極、前記ゲート絶縁膜、前記能動層この順で配置され、
前記特性制御電極は、前記ゲート電極の前記ゲート絶縁膜とは反対側に、前記絶縁膜を介して設けられている、請求項１に記載の表示装置。
【請求項４】
前記特性制御電極は、前記複数の画素トランジスタの少なくとも一つに対して配設されている、請求項１に記載の表示装置。
【請求項５】
前記特性制御電極は、前記１以上の駆動トランジスタに対して配設されている、請求項１に記載の表示装置。
【請求項６】
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、Ｎチャネル型であり、
前記特性制御電極に印加される前記制御電圧の値は、０Ｖ以上である、請求項１に記載の表示装置。
【請求項７】
前記複数の画素トランジスタ及び前記１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、Ｐチャネル型であり、
前記特性制御電極に印加される前記制御電圧の値は、０Ｖ以下である、請求項１に記載の表示装置。
【請求項８】
前記特性制御電極は、前記複数の画素トランジスタの前記能動層におけるソース電極側及びドレイン電極側のエッジ部に対し前記制御電圧を印加する、請求項１に記載の表示装置。
【請求項９】
前記特性制御電極は、透明導電膜もしくは遮光性の金属である、請求項１に記載の表示装置。
【請求項１０】
前記制御電圧は、前記画素トランジスタに対して印加される第１の制御電圧と、前記駆動トランジスタに対して印加される第２の制御電圧とを含み、
前記第１の制御電圧の値と前記第２の制御電圧の値とは互いに異なる、請求項１に記載の表示装置。
【請求項１１】
前記特性制御電極の幅は、前記複数の画素トランジスタのうちの１つに対向する部分と、該１つと前記行方向で異なる位置にある他の１つに対向する部分とで異なる、請求項４に記載の表示装置の表示装置。
【請求項１２】
前記制御電圧の値は、対応する前記トランジスタがオンのときとオフのときとで異なる、請求項１に記載の表示装置。
【請求項１３】
走査線と、前記走査線と交差する複数の映像信号線と、前記走査線に隣接して配置される金属配線と、前記走査線と前記金属配線との間の第１絶縁膜と、前記金属配線と前記映像信号線との間の第２の絶縁膜と、を有し、前記金属配線は、前記複数の映像信号線と交差する、ことを特徴とする表示装置。
【請求項１４】
前記複数の映像信号線は、第１映像信号線と前記第１映像信号線に隣接する第２映像信号線を有し、
前記第１映像信号線と前記第２映像信号線との間であって前記第２絶縁膜上のコンタクト台座と、前記走査線と前記第１映像信号線と前記コンタクト台座と電気的に接続された半導体層と、を含み、前記コンタクト台座は平面視において前記金属配線と前記走査線との間に配置される、請求項１３に記載の表示装置。
【請求項１５】
共通電極と、画素電極と、前記第1映像信号線と前記共通電極との間の第3絶縁膜と、前記共通電極と前記画素電極との間の第4絶縁膜と、を更に備え、
前記画素電極は前記第3絶縁膜及び前記第4絶縁膜に形成されたコンタクトホールを介して前記コンタクト部と接続される、請求項１３記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを含む回路によって表示画素が駆動される表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量かつ低消費電力を達成するフラットパネルディスプレイとして注目を集めている。中でも、表示画素毎に薄膜トランジスタ等のスイッチング素子が設けられたアクティブマトリクス型の液晶表示装置は、クロストークのない高精細な表示画像が得られることから、携帯端末の画面用途をはじめ各種ディスプレイ用として利用されている。薄膜トランジスタの能動層としてはアモルファスシリコンやポリシリコンなどの半導体薄膜が用いられている。
【０００３】
このようなアクティブマトリクス型の表示装置の小型化や狭額縁化を達成するために、各表示画素を駆動するための駆動回路部を表示画素部と同一基板上に一体的に形成する表示装置が製造されている。
【０００４】
特許文献１には、アクティブマトリクス型の液晶表示装置の一例が開示されている。この例による液晶表示装置の薄膜トランジスタは、チャネルを構成するアモルファスシリコン層の上下両方にゲート電極が配置されたデュアルゲート構造を有している。下側に位置する第１のゲート電極にはフレーム周期の操作パルス信号が供給され、上側に位置する第２のゲート電極にはフレーム周期で反転するバイアス電位が供給される。特許文献１の記載によれば、この構造を採用したことにより、液晶表示に不可欠な極性反転による薄膜トランジスタのチャネル上部への微少な電圧変動の影響を除去することが可能になり、それによって、画面の全体で均一な高品質表示を実現することが可能になるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０２−３０４５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで近年、ディスプレイに要求される解像度が高まって表示画素パターンのピッチが小さくなっていることから、信号線を通じて書き込まれた電圧を保持するために各表示画素に設けられる保持容量が薄膜トランジスタの保持能力に対して相対的に小さくなる傾向があり、表示画像の劣化や焼き付きの原因になる可能性がある。また、ディスプレイの信号書き込み周波数を下げることによる低消費電力化も行われており、各表示画素が電圧を保持する時間が長くなって電圧の保持がいっそう難しくなっている。
【０００７】
したがって、表示画素パターンのピッチが小さくなり、信号線の書き込み周波数が低くなっても、表示画素内に適切に電荷を保持することのできる表示装置が求められている。
【０００８】
この課題を解決するためのひとつの方法として、何らかの方法で薄膜トランジスタの特性を制御し、それによって薄膜トランジスタのオフ電流を小さくすることが考えられる。薄膜トランジスタのオフ電流が小さくなれば、各表示画素から流出する電荷の量が小さくなるので、各表示画素の保持容量が小さくても、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことが可能になる。
【０００９】
この点、特許文献１のデュアルゲート構造は、薄膜トランジスタの特性を制御するためのひとつの方法であると考えられる。しかしながら、特許文献１の技術では、第２のゲート電極に印加された電圧が薄膜トランジスタのチャネル部分（第１のゲート電極とアモルファスシリコン膜の交差部分）に供給されており、この構造では薄膜トランジスタのオフ電流を低減する効果を十分に得ることはできないと考えられる。
【００１０】
ここで、薄膜トランジスタのオフ電流を低減するという課題は、表示画素内の薄膜トランジスタ（画素トランジスタ）だけでなく、表示画素を駆動するための駆動回路部内の薄膜トランジスタ（駆動トランジスタ）にも共通する。そこで本発明は、画素トランジスタ及び駆動トランジスタの少なくとも一方について、オフ電流を低減できる表示装置を提供することを目的の一つとする。
【００１１】
また、薄膜トランジスタの充電特性と保持特性のバランスは、薄膜トランジスタの端子に供給される電圧と薄膜トランジスタのしきい値の関係で変わるが、求められる最適な特性は画素トランジスタと駆動トランジスタ間、駆動トランジスタの中での機能ブロック間で異なる。画素と駆動回路が一体的に形成される場合、しきい値は同一になるが、個々の機能ブロック毎にしきい値を制御できれば、最適に近い動作点で使う事ができる。
【００１２】
そこで本発明は、画素と駆動回路の機能ブロック毎にしきい値を制御する表示装置を提供することを目的の他の一つとする。
【００１３】
また、表示画素内の薄膜トランジスタの状態がオンからオフに切り替わるときに発生する電荷再配分による突き抜け電圧を低減することは、表示画素のフリッカ（保持フレーム間の輝度差）を改善するための方法として有効である。
【００１４】
そこで本発明は、表示画素の突き抜け電圧を低減できる表示装置を提供することを目的の他の一つとする。
【課題を解決するための手段】
【００１５】
本発明の一実施形態に係る表示装置は、行方向及び列方向に配列された複数の表示画素電極と、表示画素電極に対応して設けられた複数の画素トランジスタと、各行に配設され同じ行に属する複数の画素トランジスタのそれぞれのゲートに走査信号を与える走査線と、各列に配設され同じ列に属する複数の画素トランジスタのソース又はドレインに映像信号を与える映像信号線と、を含む表示画素部と、１以上の駆動トランジスタを含み、各行に配設された走査信号線及び各列に配設された映像信号線の一方又は双方に信号を出力する駆動回路部と、を備え、複数の画素トランジスタ及び１以上の駆動トランジスタのぞれぞれは、能動層及び能動層の一部とゲート絶縁膜を介して重なるゲート電極とを有し、かつ同一の基板上に設けられ、複数の画素トランジスタ及び１以上の駆動トランジスタのうち少なくとも一つのトランジスタは、能動層におけるゲート電極と重なる領域以外の領域に絶縁膜を介して制御電圧を印加する特性制御電極が設けられている。
【００１６】
本発明の一実施形態に係る表示装置は、走査線と、走査線と交差する複数の映像信号線と、走査線に隣接して配置される金属配線と、走査線と金属配線との間の第１絶縁膜と、金属配線と映像信号線との間の第２の絶縁膜とを有し、金属配線は、複数の映像信号線と交差している。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態による表示装置１の回路ブロック図である。
【図２】図１に示した表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図３】図２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図４】図２及び図３に示した構造を有するＮチャネル型トランジスタに対し、５．０５Ｖのドレイン／ソース間電圧Ｖｄｓを印加した状態で特性制御電圧を変化させた場合の、ＶｇＩｄ特性を示す図である。
【図５】図２及び図３に示した構造を有するＮチャネル型トランジスタについて、特性制御電圧によるしきい値電圧の変化を示す図である。
【図６】図２及び図３に示した構造を有するＮチャネル型トランジスタについて、特性制御電圧による電界効果移動度の変化を示す図である。
【図７】図２及び図３に示した構造を有するＰチャネル型トランジスタに対し、−５．０５Ｖのドレイン／ソース間電圧Ｖｄｓを印加した状態で特性制御電圧を変化させた場合の、ＶｇＩｄ特性を示す図である。
【図８】図２及び図３に示した構造を有するＰチャネル型トランジスタについて、特性制御電圧によるしきい値電圧の変化を示す図である。
【図９】図２及び図３に示した構造を有するＰチャネル型トランジスタについて、特性制御電圧による電界効果移動度の変化を示す図である。
【図１０】（ａ）は、特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の特性制御電極幅依存性を示す図であり、（ｂ）は、（ａ）の測定に用いたモデルの構成を示す図である。
【図１１】（ａ）は、特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の「ゲートエッジからの距離」に対する依存性を示す図であり、（ｂ）は、（ａ）の測定に用いたモデルの構成を示す図である。
【図１２】（ａ）は、特性制御電極ＴＬを走査線Ｇのソース側エッジ部を覆う特性制御電極ＴＬ１と走査線Ｇのドレイン側エッジ部を覆う特性制御電極ＴＬ２とに分け、いずれか一方のみに特性制御電圧を印加した状態で特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の変化を示す図であり、（ｂ）は、（ａ）の測定に用いたモデルの構成を示す図である。
【図１３】図２及び図３に示した構造を有するＮチャネル型トランジスタを走査線Ｇの電圧の制御によってオフしたときの、電荷再配分による表示画素電極ＰＥの電位の変動量の測定結果を示す図である。
【図１４】図１に示した走査線駆動回路１５による各走査線Ｇ及び各特性制御電極ＴＬの電圧制御の一例を示す図である。
【図１５】（ａ）（ｂ）はそれぞれ、本発明の第２の実施の形態による表示装置１の表示画素領域１６の互いに異なる一部分について、その平面的な構成を詳細に示す図である。
【図１６】本発明の第３の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図１７】図１６に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図１８】本発明の第４の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図１９】（ａ）は、図１８に示したＡ−Ａ線に対応する表示装置１の模式的な断面図であり、（ｂ）は、図１８に示したＢ−Ｂ線に対応する表示装置１の模式的な断面図である。
【図２０】本発明の第５の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図２１】図２０に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図２２】本発明の第６の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図２３】図２２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図２４】（ａ）は、本発明の第７の実施の形態によるインバータ回路３０の模式的な平面図であり、（ｂ）は、インバータ回路３０の回路図であり、（ｃ）は、（ａ）に示したＡ−Ａ線に対応するインバータ回路３０の断面図である。
【図２５】（ａ）は、本発明の第８の実施の形態による信号線選択スイッチ１４の模式的な平面図であり、（ｂ）は、信号線選択スイッチ１４の回路図であり、（ｃ）は、（ａ）に示したＡ−Ａ線に対応する信号線選択スイッチ１４の断面図である。
【図２６】本発明の第９の実施の形態による保護ダイオード１３の模式的な平面図である。
【図２７】（ａ）は、図２６に示した保護ダイオード１３の回路図であり、（ｂ）は、図２６に示したＡ−Ａ線に対応する保護ダイオード１３の断面図である。
【図２８】本発明の第１０の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図２９】図２８に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図３０】本発明の第１１の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図３１】図３０に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図３２】本発明の第１２の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。
【図３３】図３２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【図３４】は、Ｎチャネル型ダブルゲートトランジスタで特性制御電極が両側のトランジスタを被覆した場合と、特性制御電極が片側のトランジスタを被覆した場合でかつ特性制御電極電圧がソース電位である場合とドレイン電位である場合のそれぞれのオフ電流量の変化を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の表示装置について詳細に説明する。なお、本発明の表示装置は以下の実施形態に限定されることはなく、種々の変形を行ない実施することが可能である。全ての実施形態においては、同じ構成要素には同一符号を付して説明する。また、図面の寸法比率は、説明の都合上、実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。
【００１９】
第１の実施の形態
図１は、本発明の第１の実施の形態による表示装置１の回路ブロック図である。同図に示した各回路ブロックは、マトリクスアレイ基板１０上に一体的に形成されるものである。図示していないが、表示装置１は、マトリクスアレイ基板１０と対向基板との間に、ポリイミドからなる配向膜を介して、例えば水平配向型液晶層が保持された構成を有している。
【００２０】
表示装置１はアクティブマトリクス型の液晶表示装置であり、図１に示すように、信号入力パッド１１、駆動ＩＣ１２、保護ダイオード１３，１７、信号線選択スイッチ１４、走査線駆動回路１５、及び表示画素領域１６を有して構成される。表示画素領域１６は、後述する図２等に示す表示画素電極ＰＥ、走査線Ｇ、映像信号線ＳＬなどを含む表示画素部が配置される領域である。また、保護ダイオード１３及び信号線選択スイッチ１４は表示画素領域１６の下辺に隣接して配置されており、表示画素領域１６内の映像信号線ＳＬを駆動する信号線駆動回路を構成する。これらの駆動回路は、シフトレジスタ、バッファ回路、アナログスイッチ、ラッチ回路等により適宜機能ブロックが構成される。
【００２１】
信号入力パッド１１には、図示しない上位制御装置から論理信号及び電源電圧が供給される。駆動ＩＣ１２はガラス基板上に実装された集積回路であり、信号入力パッド１１に供給された論理信号及び電源電圧に基づき、映像信号及び信号線選択信号を生成する。駆動ＩＣ１２によって生成された映像信号及び信号線選択信号は、保護ダイオード１３を経て信号線選択スイッチ１４に供給される。信号線選択スイッチ１４は、信号線選択信号に応じて複数の映像信号線ＳＬの中の１つを選択し、選択した映像信号線ＳＬに映像信号を供給する。
【００２２】
走査線駆動回路１５は表示画素領域１６の左右辺に隣接して配置されており、図示しない上位制御装置から信号入力パッド１１及び保護ダイオード１７を経て供給された論理信号及び電源電圧に基づき、表示画素領域１６内の走査線Ｇを駆動する。
【００２３】
図２は、図１に示した表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図３は、図２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。
【００２４】
まず図２に示すように、表示画素領域１６には、図示したｘ方向に並行して延在する複数の走査線Ｇと、図示したｙ方向に並行して延在する複数の映像信号線ＳＬとが配置されており、これらの交点ごとに表示画素が配置される。したがって、各表示画素はマトリクス状に配置されている。また、表示画素領域１６には他に、複数の特性制御線ＴＬも配置される。特性制御線ＴＬの構成の詳細については後述する。
【００２５】
各表示画素には、本実施の形態における特性制御の対象となるトランジスタが１つずつ配置される。以下、このように各表示画素に配置されるトランジスタを「画素トランジスタ」と称する。具体的な構成としては、各表示画素は、図２に示した表示画素電極ＰＥ、能動層ＳＣ、遮光層ＳＨ、信号線コンタクトＣ１、コンタクト台座ＰＤ、及び画素コンタクトＣ２，Ｃ３を含む。また、表示画素領域１６の全面にわたって共通電極ＣＥが形成されており、この共通電極ＣＥには、各表示画素に対応する位置に開口部ＣＥａが形成される。
【００２６】
なお、本実施形態において「トランジスタ」というときには、能動層（チャネル領域や、ソース領域及びドレイン領域が形成される半導体層）がアモルファスシリコンやポリシリコンによる半導体薄膜で形成される薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」ともいう）であるものとする。
【００２７】
初めに各構成要素の上下方向（マトリクスアレイ基板１０の法線方向）の位置関係について、図３を参照しながら説明する。同図に示すように、マトリクスアレイ基板１０の上面には、遮光層ＳＨ及び絶縁膜２１が配置される。絶縁膜２１は遮光層ＳＨの上面にも形成されており、遮光層ＳＨの上面及び側面を覆っている。絶縁膜２１の上面には、能動層ＳＣ及び絶縁膜２２が形成される。絶縁膜２２は、上面が能動層ＳＣの上面と同じ高さになるよう平坦化されており、能動層ＳＣ及び絶縁膜２２の上面にはゲート絶縁膜２３が形成される。ゲート絶縁膜２３の上面には、走査線Ｇ及び絶縁膜２４が形成される。絶縁膜２４は走査線Ｇの上面にも形成されており、走査線Ｇの上面及び側面を覆っている。絶縁膜２４の上面には、特性制御線ＴＬ及び絶縁膜２５が形成される。絶縁膜２５は特性制御線ＴＬの上面にも形成されており、特性制御線ＴＬの上面及び側面を覆っている。絶縁膜２５の上面には、映像信号線ＳＬ、コンタクト台座ＰＤ、及び絶縁膜２６が形成される。絶縁膜２６は映像信号線ＳＬ及びコンタクト台座ＰＤの上面にも形成されており、これらの上面及び側面を覆っている。絶縁膜２６の上面には、開口部ＣＥａを有する共通電極ＣＥが形成される。共通電極ＣＥの上面には、絶縁膜２７が形成される。絶縁膜２７は、開口部ＣＥａの内部にも埋め込まれている。絶縁膜２７の上面には、表示画素電極ＰＥが形成される。
【００２８】
図示していないが、マトリクスアレイ基板１０の下側にはバックライト光源が配置される。また、表示画素電極ＰＥの上側には、表示画素電極ＰＥに近い側から順に、ポリイミドからなる配向膜、液晶層、カラーフィルタ、ガラス基板（対向基板）が配置される。
【００２９】
図２を再度参照すると、能動層ＳＣは、ドレイン及びソースに対応する各領域にＮ型又はＰ型の導電型を付与する不純物を含むポリシリコン膜によって形成された半導体層であり、対応する画素トランジスタのチャネル、ドレイン、ソースの各領域を構成する。このうちドレインとソースの各領域は、配線状である能動層ＳＣの延在方向の両端に配置される。ドレイン及びソースの一方を構成する能動層ＳＣの一端は、図３にも示すように、ゲート絶縁膜２３及び絶縁膜２４，２５を貫通する信号線コンタクトＣ１を介して、対応する映像信号線ＳＬに接続される。映像信号線ＳＬは、同じ列内に配列された複数の表示画素のそれぞれに同様に接続される。また、ドレイン及びソースの他方を構成する能動層ＳＣの他端は、ゲート絶縁膜２３及び絶縁膜２４，２５を貫通する画素コンタクトＣ２を介してコンタクト台座ＰＤに接続される。コンタクト台座ＰＤは、開口部ＣＥａを通って絶縁膜２６，２７を貫通する画素コンタクトＣ３を介して表示画素電極ＰＥに接続されており、したがって、能動層ＳＣの他端は表示画素電極ＰＥに接続されている。
【００３０】
画素トランジスタのゲート電極は、図３に示すように、ゲート絶縁膜２３を介して能動層ＳＣと対向する走査線Ｇによって構成される。走査線Ｇは、同じ行内に配列された複数の画素トランジスタに共通のゲート電極を構成する。ゲート電極である走査線Ｇが能動層ＳＣの上層（マトリクスアレイ基板１０から離れた層）に形成されていることから、本実施の形態による画素トランジスタはトップゲート型である。走査線Ｇは、図２に示すように、対応する複数の能動層ＳＣそれぞれの近傍で分岐しており、各能動層ＳＣと２か所で交差している。したがって、本実施の形態による画素トランジスタは、２つのゲート電極を有するダブルゲート型の薄膜トランジスタスイッチ素子となっている。
【００３１】
能動層ＳＣの平面的な形状について詳しく説明すると、能動層ＳＣは英文字の「Ｊ」に似た平面形状を有し、具体的には、それぞれｙ方向に延在する第１及び第３の部分ＳＣａ，ＳＣｃと、ｘ方向に延在する第２の部分ＳＣｂとを有して構成される。第１の部分ＳＣａは、映像信号線ＳＬの真下の領域を、走査線Ｇのｙ方向一方側から他方側にかけてｙ方向に延在する部分である。信号線コンタクトＣ１は第１の部分ＳＣａの一端に接続し、走査線Ｇ及びその分岐線はそれぞれ第１の部分ＳＣａと交差する。また、第２の部分ＳＣｂは、特性制御線ＴＬの真下の領域を、第１の部分ＳＣａの他端から、隣接する２本の映像信号線ＳＬの中間点近傍にかけてｘ方向に延在する部分である。第３の部分ＳＣｃは、第２の部分ＳＣｂの両端のうち隣接する２本の映像信号線ＳＬの中間点近傍に位置する一方の端部から、走査線Ｇの手前に至る地点までｙ方向に延在する部分である。画素コンタクトＣ２は、第３の部分ＳＣｃの他端に接続する。
【００３２】
遮光層ＳＨは、マトリクスアレイ基板１０の法線方向から見て能動層ＳＣと走査線Ｇの交差領域の全体と重なるように形成される不透明な領域である。これにより遮光層ＳＨは、マトリクスアレイ基板１０の下側に位置するバックライト光源からの光が画素トランジスタの動作に影響を及ぼすことを防止する役割を果たす。
【００３３】
特性制御線ＴＬは、走査線Ｇごとに設けられる配線であり、図３を参照して説明したように、能動層ＳＣの上層（マトリクスアレイ基板１０から離れた層）に形成される走査線Ｇのさらに上層（マトリクスアレイ基板１０からさらに離れた層）に形成される。平面的には、特性制御線ＴＬは、マトリクスアレイ基板１０の法線方向から見て制御対象の画素トランジスタそれぞれの能動層ＳＣの少なくとも一部分と重なるように配置される。
【００３４】
より具体的には、特性制御線ＴＬは、対応する走査線Ｇと並行に延在する本線ＴＬａと、この本線ＴＬａから分岐し、対応する走査線Ｇに向かってｙ方向に延在する特性制御電極ＴＬｂとを有して構成される。特性制御電極ＴＬｂは表示画素ごとに設けられており、対応する映像信号線ＳＬの真下の領域を、走査線Ｇを越えて延在している。なお、透過率の低下を抑える観点から、本線ＴＬａと特性制御電極ＴＬは酸化インジウムスズ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：以下「ＩＴＯ」ともいう）などの透明導電膜によって構成することが好ましい。また、特性制御線ＴＬは透明導電膜に変え、アルミニウムやモリブデン等の金属材料を利用した金属線であっても良い。この場合ＩＴＯのような透明導電膜に比べ配線抵抗を低くすることができる。
【００３５】
特性制御線ＴＬの本線ＴＬaと特性制御電極ＴＬｂの一部は図３に示すように、ゲート絶縁膜２３及び絶縁膜２４を挟んで能動層ＳＣと対向している。これにより、特性制御線ＴＬと能動層ＳＣの間には静電容量が形成される。本実施の形態による表示装置１では、この静電容量を表示画素の保持容量として利用している。
【００３６】
特性制御線ＴＬの本線ＴＬaと特性制御電極ＴＬｂは、図２に示すように、能動層ＳＣの中ほどの領域の真上及びその斜め上を覆うように配置される。より具体的に言えば、特性制御配線ＴＬの本線ＴＬaと特性制御電極ＴＬｂは、能動層ＳＣの対応部分の幅よりも広い幅で、能動層ＳＣの幅方向の全体を完全に覆うように形成される。
【００３７】
ここで、走査線Ｇと能動層ＳＣとが重なる部分に、図２及び図３に示した第３乃至第６のエッジ部Ｅ３〜Ｅ６を定義する。具体的には、走査線Ｇと能動層ＳＣとが重なる部分により構成される２つの矩形領域のうち信号線コンタクトＣ１側に位置する（すなわち、電気的に映像信号線ＳＬ側に位置する）一方の矩形領域に対し、信号線コンタクトＣ１側にある（すなわち、電気的に映像信号線ＳＬ側にある）走査線Ｇの一方側面によって構成される１辺である第３のエッジ部Ｅ３と、画素コンタクトＣ２側にある（すなわち、電気的に表示画素電極ＰＥ側にある）走査線Ｇの他方側面によって構成される１辺である第４のエッジ部Ｅ４とを定義する。また、上記２つの矩形領域のうち画素コンタクトＣ２側に位置する（すなわち、電気的に表示画素電極ＰＥ側に位置する）他方の矩形領域に対し、信号線コンタクトＣ１側にある（すなわち、電気的に映像信号線ＳＬ側にある）走査線Ｇ（の分岐線）の一方側面によって構成される１辺である第５のエッジ部Ｅ５と、画素コンタクトＣ２側にある（すなわち、電気的に表示画素電極ＰＥ側にある）走査線Ｇ（の分岐線）の他方側面によって構成される１辺である第６のエッジ部Ｅ６とを定義する。
【００３８】
特性制御電極ＴＬｂを形成する際には、上記第３乃至第６のエッジ部Ｅ３〜Ｅ６を覆うように形成することが重要である。この点についての詳細は後述する。
【００３９】
次に、表示装置１の基本的な動作について説明する。図１に示した信号線選択スイッチ１４から映像信号線ＳＬに供給される映像信号は、信号線コンタクトＣ１を通じて、対応する能動層ＳＣの一端に供給される。なお、映像信号は、例えば振幅のセンター値０Ｖ、振幅±４Ｖで１フレーム毎に交流駆動される信号である。
【００４０】
図１に示した走査線駆動回路１５によって走査線Ｇが活性化されている場合、対応する画素トランジスタはオンの状態となる。したがって、映像信号線ＳＬから供給される映像信号は、画素コンタクトＣ１，Ｃ２を通じて表示画素電極ＰＥに供給されることになる。
【００４１】
共通電極ＣＥには、例えば０Ｖの電圧が固定的に供給される。したがって、表示画素電極ＰＥに供給される映像信号の電圧の変化に応じて、表示画素電極ＰＥと共通電極ＣＥの間の電位差が変化することになる。表示画素電極ＰＥと共通電極ＣＥの間の電位差が変化すると、表示画素電極ＰＥの上層に配置される液晶層の透過率が変化する。表示装置１は、映像信号の電圧を変化させることによってこの透過率を変化させることにより、任意の表示を実現する。
【００４２】
表示画素電極ＰＥと共通電極ＣＥの間の電位差は、対応する走査線Ｇが非活性となった後も暫くの間維持される。これは、上述した保持容量によって表示画素電極ＰＥ内の電荷が一定に保たれることによって実現される。しかしながら、現実には画素トランジスタのオフ電流によって電荷が流出することから、保持容量を設けていても、いつまでも各表示画素内に電荷を保持し続けることは不可能である。本実施の形態による表示装置１は、特性制御電極ＴＬｂを通じて能動層ＳＣに電圧を印加することによって画素トランジスタのオフ電流を低減し、その結果として、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことを実現する。
【００４３】
具体的には、図１に示した走査線駆動回路１５から、例えば＋８．５Ｖの正電源電圧Ｖｇｈが特性制御電極ＴＬｂに供給される。こうして特性制御電極ＴＬｂに供給された電圧（以下、「特性制御電圧」という）は、図３に示した絶縁膜２４等を通じて、真下にある能動層ＳＣに印加される。これにより画素トランジスタの特性が変化し、オフ電流を低減する効果が得られる。特性制御電圧の具体的な値は、特性制御の対象である画素トランジスタをＮチャネル型トランジスタにより構成する場合には、映像信号の振幅のセンター値以上の値（例えば０Ｖ以上）とし、特性制御の対象である画素トランジスタをＰチャネル型トランジスタにより構成する場合には、映像信号の振幅のセンター値以下の値（例えば０Ｖ以下）とすることが好適である。なお、特性制御電圧は直流電圧としてもよいが、走査線Ｇの電圧に連動して変化する電圧であることとしてもよい。この点については、後ほど図１４を参照して詳しく説明する。
【００４４】
以下、本実施の形態による表示装置１における画素トランジスタのオフ電流の低減効果について、実験結果を示しつつ説明する。
【００４５】
図４は、図２及び図３に示した構造を有するＮチャネル型トランジスタに対し、５．０５Ｖのドレイン／ソース間電圧Ｖｄｓを印加した状態で特性制御電圧を変化させた場合の、ＶｇＩｄ特性を示す図である。ただし、Ｎチャネル型トランジスタのＷ／Ｌ比（チャネル幅Ｗとチャネル長Ｌの比）は２．５／３＋３とし、特性制御電極ＴＬｂの幅（以下、「特性制御電極幅」という）は１３．０μｍとした。また、特性制御電圧としては、＋１０Ｖ，０Ｖ，−１０Ｖの３種類を印加した。トランジスタへの光の入射が無い暗状態で測定した。図中に示す「特性制御電圧なし」は特性制御電極を設けない場合であり、比較のために図示したものである。
【００４６】
また、図５及び図６は、図２及び図３に示した構造を有するＮチャネル型トランジスタについて、それぞれ特性制御電圧によるしきい値電圧及び電界効果移動度の変化を示す図である。また、Ｗ／Ｌ比は２．５／３＋３であり、ドレイン／ソース間電圧Ｖｄｓは０．０５Ｖとした。トランジスタへの光の入射が無い暗状態で測定した。
【００４７】
図５から理解されるように、Ｎチャネル型トランジスタのしきい値電圧は、特性制御電圧が大きいほど小さくなる。また特性制御電極幅が大きい程、しきい値電圧の変化が大きくなる。一方で、図４から理解されるように、ゲート電圧Ｖｇｓが十分に小さい領域では、特性制御電圧が大きいほど、小さなドレイン電流ＩＤＳが得られる。特に、特性制御電圧が０Ｖ以上であれば、特性制御電極を設けない場合に比べて小さなドレイン電流ＩＤＳを得ることができる。このことから、画素トランジスタがＮチャネル型トランジスタである場合、特性制御電極にプラスの特性制御電圧を印加することで、画素トランジスタのオフ電流を低減する効果が得られることが理解される。
【００４８】
また、図６から理解されるように、Ｎチャネル型トランジスタの電界効果移動度は特性制御電圧によって変化しない。また特性制御電極幅によっても電界効果移動度は変化しない。このことから、特性制御電極を設けることが表示装置１の表示特性に悪影響を及ぼすことはないと言える。
【００４９】
図７は、図２及び図３に示した構造を有するＰチャネル型トランジスタに対し、−５．０５Ｖのドレイン／ソース間電圧Ｖｄｓを印加した状態で特性制御電圧を変化させた場合の、ＶｇＩｄ特性を示す図である。ただし、図４の例と同様、Ｗ／Ｌ比は２．５／３＋３とし、特性制御電極幅は１３．０μｍとした。また、特性制御電圧としては、＋１０Ｖ，０Ｖ，−１０Ｖの３種類を印加した。トランジスタへの光の入射が無い暗状態で測定した。図中に示す「特性制御電圧なし」の意味は、図４の例と同様である。
【００５０】
また、図８及び図９は、図２及び図３に示した構造を有するＰチャネル型トランジスタについて、それぞれ特性制御電圧によるしきい値電圧及び電界効果移動度の変化を示す図である。また、Ｗ／Ｌ比は２．５／３＋３であり、ドレイン／ソース間電圧Ｖｄｓは０．０５Ｖとした。トランジスタへの光の入射が無い暗状態で測定した。
【００５１】
図８から理解されるように、Ｐチャネル型トランジスタのしきい値電圧は、Ｎチャネル型トランジスタの場合と同様、特性制御電圧が大きいほど小さくなる。また特性制御電極幅が大きい程、しきい値電圧の変化が大きくなる。また、図７から理解されるように、ゲート電圧Ｖｇｓが十分に大きい領域では、特性制御電圧が小さいほど、小さなドレイン電流ＩＤＳが得られる。特に、特性制御電圧が０Ｖであれば、特性制御電極を設けない場合と同等のドレイン電流ＩＤＳを得ることができ、特性制御電圧が−１０Ｖであれば、特性制御電極を設けない場合に比べて小さなドレイン電流ＩＤＳを得ることができる。このことから、画素トランジスタがＰチャネル型トランジスタである場合、特性制御電極にマイナスの特性制御電圧を印加することで、画素トランジスタのオフ電流を低減する効果が得られることが理解される。
【００５２】
また、図９から理解されるように、Ｐチャネル型トランジスタの電界効果移動度も特性制御電圧によって変化しない。また特性制御電極幅によっても電界効果移動度は変化しない。このことから、特性制御電極を設けることが表示装置１の表示特性に悪影響を及ぼすことはないと言える。
【００５３】
次に、図１０（ａ）は、特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の特性制御電極幅依存性を示す図である。図１０（ａ）の実験では、特性制御電極幅の影響を分かりやすくするため、図１０（ｂ）に示すモデルを用いてドレイン電流ＩＤＳの測定を行った。具体的に説明すると、まずｘ方向に延在する走査線Ｇを配置するとともに、それぞれｙ方向に延在するソース電極ＳＥ及びドレイン電極ＤＥをｘ方向の両端に配置し、能動層ＳＣをこれらの間の領域に配置した。能動層ＳＣはｘ方向の中心線に対して線対称な形状とし、ｘ方向の一端でソースコンタクトＣＳを介してソース電極ＳＥに接続するとともに、ｘ方向の他端でドレインコンタクトＣＤを介してドレイン電極ＤＥに接続し、さらに、ｘ方向に延在する部分の途中にそれぞれｙ方向に延在する部分ＳＣ１，ＳＣ２を設けた。そして、この部分ＳＣ１，ＳＣ２の全体を覆うように、それぞれｙ方向に延在する２本の特性制御電極ＴＬｂを設けた。この場合の特性制御電極幅は、各特性制御電極ＴＬｂのｘ方向の幅Ｗとなる。なお、図１０（ｂ）に示すＮチャネル型トランジスタのＷ／Ｌ比は２．５／３＋３とし、トレイン／ソース間電圧Ｖｄｓは１０．０５Ｖとし、ゲート電圧Ｖｇｓは−４．０Ｖとした。また、各特性制御電極ＴＬｂのｘ方向の幅Ｗとしては、２．５μｍ、４．０μｍ、５．５μｍ、７．０μｍ、１３．０μｍの５種類を用いた。トランジスタへの光の入射が無い暗状態で測定した。
【００５４】
図１０（ａ）から理解されるように、Ｎチャネル型トランジスタのオフ電流量は、特性制御電極幅の幅が大きいほどオフ電流量の変化が大きくなる。このことから、特性制御電圧がプラス電圧の場合、特性制御電極幅の幅が大きいほど、画素トランジスタのオフ電流を低減する効果が大きくなると言える。
【００５５】
次に、図１１（ａ）は、特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の「ゲートエッジからの距離」に対する依存性を示す図である。この例は、図２及び図３に示した第３乃至第６のエッジ部Ｅ３〜Ｅ６を覆うように特性制御電極ＴＬｂを形成することの重要性を示すためのもので、「ゲートエッジからの距離」は、特性制御電極ＴＬｂの先端からエッジ部までの距離を意味している。ただし、図２及び図３に示した構成では、ダブルゲート型であるなどエッジ部近傍の構成が複雑で分かりにくいので、図１１（ａ）の実験では、図１１（ｂ）に示すモデルを用いてドレイン電流ＩＤＳの測定を行った。具体的に説明すると、まずｘ方向に延在する走査線Ｇを配置するとともに、それぞれｙ方向に延在するソース電極ＳＥ及びドレイン電極ＤＥをｘ方向の両端に配置し、能動層ＳＣをこれらの間の領域に配置した。能動層ＳＣはｘ方向に延在する配線とし、ｘ方向の一端でソースコンタクトＣＳを介してソース電極ＳＥに接続するとともに、ｘ方向の他端でドレインコンタクトＣＤを介してドレイン電極ＤＥに接続した。走査線Ｇには、能動層ＳＣの中間点を覆うようにｙ方向に延在する分岐線を設けた。さらに、それぞれｙ方向に延在する２本の特性制御電極ＴＬｂを、走査線Ｇの分岐線の両側に、該分岐線からの距離が互いに等しくなるように配置した。そして、この２本の特性制御電極ＴＬｂのそれぞれに、能動層ＳＣ上を走査線Ｇの分岐線に向かって延在する分岐線を設けた。この場合の「ゲートエッジからの距離」は、各特性制御電極ＴＬｂの分岐線の先端から走査線Ｇの側面までのｘ方向の距離Ｄとなる。なお、図１１（ｂ）に示すＮチャネル型トランジスタのＷ／Ｌ比は２．５／４．５とし、トレイン／ソース間電圧Ｖｄｓは１０．０５Ｖとし、ゲート電圧Ｖｇｓは−４．０Ｖとした。また、ゲートエッジからの距離Ｄとしては、マイナスの値、０．５μｍ、１．０μｍ、１．５μｍの４種類を用いた。距離Ｄがマイナスであるとは、各特性制御電極ＴＬｂの分岐線が走査線Ｇの分岐線の真上にまで至っていることを意味する。トランジスタへの光の入射が無い暗状態で測定した。
【００５６】
図１１（ａ）から理解されるように、Ｎチャネル型トランジスタのオフ電流量は、特性制御電極ＴＬｂが走査線Ｇ上を覆っているときに特性制御電圧の値によって大きく変化する一方、特性制御電極ＴＬｂと走査線Ｇの間に隙間が空いていると、特性制御電圧の値による変化が小さくなる。このことは、特性制御電圧によって画素トランジスタのオフ電流を低減するためには、走査線Ｇ上を覆うように特性制御電極ＴＬｂを構成することが好ましいことを意味する。別の言い方をすれば、走査線Ｇのエッジ部を覆うように特性制御電極ＴＬｂを形成することが、特性制御電圧によって画素トランジスタのオフ電流を低減するために重要であるということであり、これを図２及び図３の例に当てはめると、上記第３乃至第６のエッジ部Ｅ３〜Ｅ６を覆うように特性制御電極ＴＬｂを形成することが、特性制御電圧によって画素トランジスタのオフ電流を低減するために重要である、ということになる。ただし図１１（ａ）の結果を見ると、エッジから少し離れた場所からの電界もオフ電流量に対する影響は確実にあり、特性制御電極による被覆の長さが長い程効果が大きいといえる。
【００５７】
次に、図１２（ａ）は、特性制御線ＴＬを走査線Ｇのソース側エッジ部を覆う特性制御電極ＴＬ１と走査線Ｇのドレイン側エッジ部を覆う特性制御電極ＴＬ２とに分け、いずれか一方のみに特性制御電圧を印加した状態で特性制御電圧を−１０Ｖから＋１０Ｖまで５段階で変化させた場合における、Ｎチャネル型トランジスタのオフ電流量の変化を示す図である。この例も、図２及び図３に示した構成では、ダブルゲート型であるなどエッジ部近傍の構成が複雑で分かりにくいので、代わりに図１２（ｂ）に示すモデルを用いてドレイン電流ＩＤＳの測定を行った。図１２（ｂ）の構成は図１１（ｂ）に示したものと基本的に同様であるが、図１１（ｂ）に示した２本の特性制御電極のうち、走査線Ｇのソース電極ＳＥ側のエッジ部を覆うもの（図１２（ｂ）で左側に位置する特性制御電極）を特性制御電極ＴＬ１とし、走査線Ｇのドレイン電極ＤＥ側のエッジ部を覆うもの（図１２（ｂ）で右側に位置する特性制御電極）のものを特性制御電極ＴＬ２とした。なお、特性制御電極ＴＬ２が図１１（ｂ）の例に比べて短くなっているが、これは実験の都合によるものである。また、特性制御電極ＴＬ１，ＴＬ２の分岐線は、いずれも走査線Ｇの分岐線の真上にまで延設した（つまり、図１１（ｂ）に示した距離Ｄをマイナスの値とした）。その他、図１２（ｂ）に示すＮチャネル型トランジスタのＷ／Ｌ比は２．５／４．５とし、ドレイン電極ＤＥ及びソース電極ＳＥに印加する電圧をそれぞれ１０．０５Ｖ及び０Ｖ（したがって、ドレイン／ソース間電圧Ｖｄｓは１０．０５Ｖ）とし、ゲート電圧Ｖｇｓを−５．０Ｖとした。トランジスタへの光の入射が無い暗状態で測定した。
【００５８】
図１２（ａ）から理解されるように、走査線Ｇのソース電極ＳＥ側のエッジ部を覆う特性制御電極ＴＬ１に特性制御電圧を印加した場合に比べ、走査線Ｇのドレイン電極ＤＥ側のエッジ部を覆う特性制御電極ＴＬ２に特性制御電圧を印加した場合、特性制御電圧によってＮチャネル型トランジスタのオフ電流量が大きく変化する。このことは、特性制御電圧によって画素トランジスタのオフ電流を低減するためには、走査線Ｇのソース電極ＳＥ側のエッジ部よりは、走査線Ｇのドレイン電極ＤＥ側のエッジ部を覆うように特性制御電極を構成した方がよい結果が得られるということを意味する。ただし、画素トランジスタの場合には、フレーム周期ごとにソースとドレインが入れ替わるので、すべてのエッジ部を覆うことが好ましい。
【００５９】
次に、図１３は、図２及び図３に示した構造を有するＮチャネル型トランジスタを走査線Ｇの電圧の制御によってオフしたときの、電荷再配分による表示画素電極ＰＥの電位の変動量の測定結果を示す図である。この例では、Ｗ／Ｌ比を２．５／３＋３とし、ドレイン／ソース間電圧Ｖｄｓを７．２８Ｖとし、ゲート電圧Ｖｇｓを−３．３６Ｖとした。また、「正保持」は、表示画素電極ＰＥにプラスの電荷が保持されていた場合の変動量を示し、「負保持」は、表示画素電極ＰＥにマイナスの電荷が保持されている場合の変動量を示し、「正負平均」は、これらの平均値を示している。
【００６０】
図１３の結果から、「正負平均」の値で見た場合、特性制御電圧が＋５Ｖ以上になると、画素トランジスタがオフするときの電荷再配分による画素電位の変動量の絶対値が小さくなると言える。このことは、特性制御電圧が大きいほど、上述した突き抜け電圧が小さくなることを意味する。したがって、表示装置１によれば、上述した画素トランジスタのオフ電流低減効果に加え、特性制御電圧を＋５Ｖ以上とすることにより突き抜け電圧の低減効果を得ることも可能になると言える。
【００６１】
以上説明したように、本実施の形態による表示装置１によれば、能動層ＳＣのうち走査線Ｇに覆われていない部分に電圧を印加する特性制御電極ＴＬｂを設け、その特性制御電極ＴＬに画素トランジスタの特性を制御するための特性制御電圧を印加しているので、画素トランジスタのオフ電流の絶対値を低減する効果が得られる。これによりクロストークや輝度変化を低減する事できる。また特性制御電極により一定の電圧が印加される事と、他の電極から能動層へ入る不要な電界を特性制御電極がカットする効果により、正保持フレームと負保持フレーム間のオフ電流の差が小さくなるので、フリッカや画面焼き付き（長時間同じ画像を表示した時に長時間表示した像が残ってしまう現象）を低減する事ができる。
【００６２】
また、本実施の形態による表示装置１によれば、画素トランジスタの突き抜け電圧を低減するという効果も得られる。突き抜け電圧の絶対値が低減する事により、共通電極の電圧値調整では補正しきれない突き抜け電圧の面内バラツキも減る事になるので、フリッカが改善され、より高い表示特性を示す液晶表示装置を得ることが可能になる。
【００６３】
ところで、図５及び図８に示したように、特性制御電圧は、画素トランジスタのしきい値電圧にも影響を及ぼす。しきい値電圧の変動は表示特性に影響を及ぼすので、しきい値電圧の変動による表示特性への影響を抑えつつ、オフ電流の低減効果を得たいという場合があり得る。そこで、以下、しきい値電圧の変動による表示特性への影響を抑えつつ、オフ電流の低減効果を得るための方法について説明する。
【００６４】
図１４は、図１に示した走査線駆動回路１５による各走査線Ｇ及び各特性制御電極ＴＬｂの電圧制御の一例を示す図である。同図には、１行目〜１０８０行目までの１０８０ラインの走査線Ｇを有する表示装置１の例を示している。
【００６５】
図１４に示すように、走査線駆動回路１５は、表示期間中に、１行目〜１０８０行目までの各走査線Ｇを順次活性化する。各走査線Ｇに対応する画素トランジスタは、対応する走査線Ｇが活性化されている場合にオンとなり、対応する表示画素電極ＰＥを対応する映像信号線ＳＬに接続する。走査線駆動回路１５は、このように各走査線Ｇを順次活性化する表示期間を、垂直帰線消去期間（ＶＢＩ：Ｖｅｒｔｉｃａｌ  Ｂｌａｎｋｉｎｇ  Ｉｎｔｅｒｖａｌ）を挟みつつ、繰り返すよう構成される。
【００６６】
特性制御電極ＴＬｂに対しては、走査線駆動回路１５は、まず原則として＋８．５Ｖの特性制御電圧を供給し続ける。しかし、図１４の例による走査線駆動回路１５は、走査線Ｇを活性化する際に、活性化対象の走査線Ｇに対応する特性制御電極ＴＬｂに対してのみ、特性制御電圧の供給を停止する。別の言い方をすれば、０Ｖの電圧を供給するようにする。これにより、画素トランジスタがオンになるタイミングで、特性制御電圧によるしきい値電圧の変動をなくすことができる。一方で、画素トランジスタがオフになるタイミングでは、＋８．５Ｖの特性制御電圧が特性制御電極ＴＬｂに供給されるので、画素トランジスタのオフ電流を低減することができる。したがって、図１４の例によれば、しきい値電圧の変動による表示特性への影響を抑えつつ、オフ電流の低減効果を得ることが可能になる。
【００６７】
第２の実施の形態
図１５（ａ）（ｂ）はそれぞれ、本発明の第２の実施の形態による表示装置１の表示画素領域１６の互いに異なる一部分について、その平面的な構成を詳細に示す図である。本実施の形態による表示装置１の構成は基本的には第１の実施の形態によるものと同一であり、上述した特性制御電極幅（特性制御電極ＴＬｂの幅）が行方向（走査線Ｇの延在方向）で異なる点のみが第１の実施の形態と異なっている。その他の構成は第１の実施の形態によるものと同一であるので、同一の構成には同一の符号を付し、以下では第１の実施の形態との相違点に着目して説明する。
【００６８】
図１５（ａ）は、表示画素領域１６のうち、相対的に走査線Ｇの給電端に近い領域を示し、図１５（ｂ）は、表示画素領域１６のうち、相対的に走査線Ｇの末端に近い領域を示している。これらの図に示すように、特性制御電極ＴＬｂの幅は、走査線Ｇの給電端に近い領域において、走査線Ｇの末端に近い領域に比べて太くなっている。図示していないが、走査線Ｇの末端に近い領域から走査線Ｇの給電端に近い領域にかけて、徐々に特性制御電極ＴＬｂの幅を太くすることが好ましい。
【００６９】
特性制御電極幅をこのように設計することで、走査線Ｇの給電端に近い領域ほど、能動層ＳＣに対して電界を強く作用させることが可能になる。図１３からも理解されるように、能動層ＳＣにかかる電界が強いほど表示画素の突き抜け電圧が小さくなるので、本実施の形態によれば、走査線Ｇに印加される信号のなまりによる表示領域内の突き抜け電圧差を補正することが可能になる。
【００７０】
第３の実施の形態
図１６は、本発明の第３の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図１７は、図１６に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、主要な点としては、走査線Ｇが分岐線を有しておらず、画素トランジスタがシングルゲート型となっている点、能動層ＳＣが特性制御線ＴＬの本線ＴＬａの下に延在しておらず、したがって保持容量をほとんど構成しない点の２点で第１の実施の形態による表示装置１と異なっている。以下では、第１の実施の形態と同一の構成には同一の符号を付したうえで、第１の実施の形態との相違点に着目して説明する。
【００７１】
本実施の形態による映像信号線ＳＬは、スネーク状の配線により構成される。具体的には、走査線Ｇの近傍ではｙ方向に沿って延在する一方、その他の部分ではｙ方向から少し傾いた方向に沿って延在している。そして、この傾きは、ｙ方向に並ぶ表示画素に対して交互に反対向きとなっている。したがって、全体としての映像信号線ＳＬの延在方向は、第１の実施の形態と同じくｙ方向となる。
【００７２】
本実施の形態による信号線コンタクトＣ１は、映像信号線ＳＬのうちｙ方向から少し傾いて延在する部分に設けられる。能動層ＳＣは、この部分から映像信号線ＳＬに沿って延在する第１の部分ＳＣａと、ｘ方向に延在する第２の部分ＳＣｂとを有して構成される。走査線Ｇは、このうち第１の部分ＳＣａと１か所で交差する。したがって、本実施の形態による画素トランジスタは、１つのゲート電極を有するシングルゲート型の薄膜トランジスタスイッチ素子である。
【００７３】
第１の部分ＳＣａの一端は、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。一方、第１の部分ＳＣａの他端は、信号線コンタクトＣ１から見て走査線Ｇを少し越えたところに位置している。第２の部分ＳＣｂは、この第１の部分ＳＣａの他端から、隣接する２本の映像信号線ＳＬの中間点近傍にかけてｘ方向に延在する。第１の部分ＳＣａは特性制御線ＴＬの本線ＴＬａの下まで到達していないので、第２の部分ＳＣｂは特性制御線ＴＬの真下には存在しない。したがって、本実施の形態においては、第２の部分ＳＣｂと特性制御線ＴＬの間に、第１の実施の形態で形成されていたような保持容量は形成されない。第２の部分ＳＣｂの他端は、画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。
【００７４】
特性制御電極ＴＬｂは、図１６に示すように、能動層ＳＣのうち第１の部分ＳＣａの一部（ｙ方向に延在する部分）の真上及びその斜め上を覆うように配置される。より具体的に言えば、特性制御電極ＴＬｂは、能動層ＳＣの対応部分の幅よりも広い幅で、能動層ＳＣの幅方向の全体を完全に覆うように形成される。
【００７５】
ここで、走査線Ｇと能動層ＳＣとが重なる部分に、図１６及び図１７に示した第１及び第２のエッジ部Ｅ１，Ｅ２を定義する。具体的には、走査線Ｇと能動層ＳＣとが重なる部分により構成される矩形領域に対し、信号線コンタクトＣ１側にある（すなわち、電気的に映像信号線ＳＬ側にある）走査線Ｇの一方側面によって構成される１辺である第１のエッジ部Ｅ１と、画素コンタクトＣ２側にある（すなわち、電気的に表示画素電極ＰＥ側にある）走査線Ｇの他方側面によって構成される１辺である第２のエッジ部Ｅ２とを定義する。
【００７６】
特性制御電極ＴＬｂは、好ましくは、上記第１及び第２のエッジ部Ｅ１，Ｅ２を覆うように形成される。その理由は、図１１を参照して上述したとおりである。
【００７７】
本実施の形態の表示装置１によっても、能動層ＳＣのうち走査線Ｇに覆われていない部分に電圧を印加する特性制御電極ＴＬｂを設けていることから、第１の実施の形態で説明したものと同様、特性制御電極ＴＬｂに特性制御電圧を印加することにより、画素トランジスタのオフ電流を低減する効果を得ることができる。したがって、各表示画素の保持容量が小さくても、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことが可能になるので、高い表示特性を示す液晶表示装置を得ることが可能になる。なお、図１４に示した特性制御電圧の制御方法は、本実施の形態にも好適に適用可能である。
【００７８】
第４の実施の形態
図１８は、本発明の第４の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図１９（ａ）は、図１８に示したＡ−Ａ線に対応する表示装置１の模式的な断面図であり、図１９（ｂ）は、図１８に示したＢ−Ｂ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、画素トランジスタがダブルゲート型であるという点で第１の実施の形態による表示装置１と同じである一方、主要な点として、特性制御線ＴＬの本線ＴＬａ（走査線Ｇと並行に延在する部分）を走査線Ｇと同じ層に設けている点、画素コンタクトＣ２を、走査線Ｇを挟んで本線ＴＬａの反対側に設けている点、信号線コンタクトＣ１を走査線Ｇと本線ＴＬａとの間に設けている点、走査線Ｇの分岐線及び能動層ＳＣの形状が第１の実施の形態のものとは異なる点の４点で第１の実施の形態による表示装置１と異なっている。以下では、第１の実施の形態と同一の構成には同一の符号を付したうえで、第１の実施の形態との相違点に着目して説明する。
【００７９】
本実施の形態による能動層ＳＣは、ｘ方向に延在する第１の部分ＳＣａと、ｙ方向に延在する第２の部分ＳＣｂとを有して構成される。第１の部分ＳＣａの一端は、走査線Ｇと本線ＴＬａとの間の領域において、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、隣接する２本の映像信号線ＳＬの中間点近傍に位置している。第２の部分ＳＣｂは、この第１の部分ＳＣａの他端から、走査線Ｇを越えたところまで延在する。第２の部分ＳＣｂの他端は、画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。
【００８０】
走査線Ｇは、表示画素ごとに、ｙ方向に延在する分岐線を有して構成される。この分岐線は、第１の部分ＳＣａの中ほどで能動層ＳＣと交差する。一方、走査線Ｇの本線は、第２の部分ＳＣｂの中ほどで能動層ＳＣと交差する。したがって、本実施の形態による画素トランジスタはダブルゲート型である。
【００８１】
特性制御線ＴＬのうち本線ＴＬａは、図１９（ｂ）に示すように、走査線Ｇと同じ層（すなわち、ゲート絶縁膜２３上）に位置している。一方、特性制御線ＴＬのうち特性制御電極ＴＬｂは、映像信号線ＳＬと同じ層（すなわち、絶縁膜２４上）に位置している。本線ＴＬａと特性制御電極ＴＬｂの間は、絶縁膜２４を貫通するコンタクトＣ４によって接続される。コンタクトＣ４は、ｘ方向に延在する本線ＴＬａの上面のうち、ｘ方向に見て走査線Ｇの本線と能動層ＳＣの交差位置と概ね同じ位置に配置される。なお、遮光層ＳＨは、マトリクスアレイ基板１０の法線方向から見て能動層ＳＣと走査線Ｇの交差領域の全体と重なるように形成される。これにより遮光層ＳＨは、マトリクスアレイ基板１０の下側に位置するバックライト光源からの光が画素トランジスタの動作に影響を及ぼすことを防止する役割を果たす。
【００８２】
特性制御電極ＴＬｂは、コンタクトＣ４からｙ方向に延在する部分と、その中間点からｘ方向に分岐する部分とを有して構成される。前者は、第１の実施の形態で定義した第５のエッジ部Ｅ５を覆うように形成される。一方、後者は、第１の実施の形態で定義した第３及び第４のエッジ部Ｅ３，Ｅ４を覆うように形成される。本実施の形態では、第６のエッジ部Ｅ６は特性制御電極ＴＬｂによって覆われていない。
【００８３】
本実施の形態の表示装置１によっても、能動層ＳＣのうち走査線Ｇに覆われていない部分に電圧を印加する特性制御電極ＴＬｂを設けていることから、第１の実施の形態で説明したものと同様、特性制御電極ＴＬｂに特性制御電圧を印加することにより、画素トランジスタのオフ電流を低減する効果を得ることができる。したがって、各表示画素の保持容量が小さくても、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことが可能になるので、高い表示特性を示す液晶表示装置を得ることが可能になる。
【００８４】
なお、本実施の形態では、上述したように、第６のエッジ部Ｅ６が特性制御電極ＴＬｂによって覆われていない。これは設置スペースの制約によるもので、第６のエッジ部Ｅ６をも特性制御電極ＴＬｂによって覆う場合に比べれば画素トランジスタのオフ電流の低減効果が小さくなるが、特性制御電極ＴＬｂを全く設けない場合に比べれば、画素トランジスタのオフ電流の低減効果を得ることができる。また、図１４に示した特性制御電圧の制御方法は、本実施の形態にも好適に適用可能である。
【００８５】
第５の実施の形態
図２０は、本発明の第５の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図２１は、図２０に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、画素トランジスタがダブルゲート型であるという点で第１の実施の形態による表示装置１と同じである一方、主要な点として、補助容量線ＣＬを有する点、能動層ＳＣが信号線コンタクトＣ１と画素コンタクトＣ２を結ぶ範囲を超えて補助容量線ＣＬの真下を延在している点、補助容量線ＣＬが特性制御線ＴＬの本線ＴＬａを兼ねている点、走査線Ｇが表示画素ごとに２ルートに分かれて延在している点の４点で第１の実施の形態による表示装置１と異なっている。以下では、第１の実施の形態と同一の構成には同一の符号を付したうえで、第１の実施の形態との相違点に着目して説明する。
【００８６】
本実施の形態による能動層ＳＣは、それぞれｘ方向に延在する第１及び第３の部分ＳＣａ，ＳＣｃと、ｙ方向に延在する第２の部分ＳＣｂと、を有して構成される。第１の部分ＳＣａの一端は、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、隣接する２本の映像信号線ＳＬの中間点近傍に位置している。第２の部分ＳＣｂは、この第１の部分ＳＣａの他端から、走査線Ｇを越えて延在する。また、第２の部分ＳＣｂは、その中間点付近で、画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。第２の部分ＳＣｂの他端は、ｙ方向に隣接する他の能動層ＳＣの第１の部分ＳＣａの近傍に位置している。第３の部分ＳＣｃは、この第２の部分ＳＣｂの他端から、隣接する映像信号線ＳＬを越えて延在する。第３の部分ＳＣｃの他端は、他の配線には接続されていない。
【００８７】
走査線Ｇは、表示画素ごとに、２ルートに分かれて配線される。この２ルートに分かれた部分は、ｙ方向の中心線に対して線対称な楕円型の形状を有している。能動層ＳＣは、これら２ルートのそれぞれと交差する。したがって、本実施の形態による画素トランジスタはダブルゲート型である。
【００８８】
補助容量線ＣＬは、ｘ方向に配列される一連の能動層ＳＣそれぞれの第３の部分ＳＣｃの上をｘ方向に延在する部分と、この部分から表示画素ごとに画素コンタクトＣ２の手前まで延在する部分とによって構成される。補助容量線ＣＬは、図２１に示すように、走査線Ｇと同じ層（すなわち、ゲート絶縁膜２３上）に位置しており、能動層ＳＣの一部分（第３の部分ＳＣｃの全部と第２の部分ＳＣｂの一部）とゲート絶縁膜２３を挟んで対向している。これにより、補助容量線ＣＬと能動層ＳＣの間には静電容量が形成される。本実施の形態による表示装置１では、この静電容量を表示画素の保持容量として利用している。補助容量線ＣＬには、図１に示した走査線駆動回路１５から、例えば＋８．５Ｖの正電源電圧Ｖｇｈが供給される。
【００８９】
特性制御電極ＴＬは、ｘ方向に隣接する能動層ＳＣの第３の部分ＳＣｃの間の領域で、コンタクトＣ４により補助容量線ＣＬと接続される。したがって、特性制御電極ＴＬにも、走査線駆動回路１５から例えば＋８．５Ｖの正電源電圧Ｖｇｈが供給される。特性制御電極ＴＬは、コンタクトＣ４との接続点から隣接する２本の映像信号線ＳＬの中間点までｘ方向に延伸し、そこからさらに、走査線Ｇを超える位置までｙ方向に延伸する。この場合におけるｙ方向の延伸の向きは、同じ位置からｙ方向に延伸する補助容量線ＣＬとは逆向きとなる。
【００９０】
特性制御電極ＴＬのうちｙ方向に延在する部分は、第１の実施の形態で定義した第３乃至第６のエッジ部Ｅ３〜Ｅ６それぞれを完全に覆うことのできる幅で形成される。また、本実施の形態では特に、走査線Ｇと交差する部分における特性制御電極ＴＬの幅を、２ルートに分かれた走査線Ｇによって形成される楕円形部分の内側に区画される略矩形の開口部の全体を覆うことができるように、他の部分に比べて広くしている。
【００９１】
本実施の形態の表示装置１によっても、能動層ＳＣのうち走査線Ｇに覆われていない部分に電圧を印加する特性制御電極ＴＬを設けていることから、第１の実施の形態で説明したものと同様、特性制御電極ＴＬに特性制御電圧を印加することにより、画素トランジスタのオフ電流を低減する効果を得ることができる。したがって、各表示画素の保持容量が小さくても、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことが可能になるので、高い表示特性を示す液晶表示装置を得ることが可能になる。
【００９２】
また、走査線Ｇと同じ層に補助容量線ＣＬを設けているので、例えば第１の実施の形態のように絶縁膜２４の上面に設けた特性制御電極ＴＬによって保持容量を構成する場合に比べ、大きな保持容量を得ることが可能になる。
【００９３】
さらに、走査線Ｇと交差する部分における特性制御電極ＴＬの幅を広げ、２ルートに分かれた走査線Ｇによって形成される開口部の全体を特性制御電極ＴＬによって覆っていることから、共通電極ＣＥによって生ずる電界が能動層ＳＣに届くことを防止できる他、能動層ＳＣに対して斜め上方から引加される電界を強めることができるので、画素トランジスタのオフ電流の低減効果をより高めることが可能になる。
【００９４】
第６の実施の形態
図２２は、本発明の第６の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図２３は、図２２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、画素トランジスタがダブルゲート型であるという点で第１の実施の形態による表示装置１と同じである一方、主要な点として、画素トランジスタが能動層ＳＣの下層（マトリクスアレイ基板１０に近い層）にゲート電極である走査線Ｇを有するボトムゲート型であり、それに伴って特性制御線ＴＬが走査線Ｇの下層（マトリクスアレイ基板１０にさらに近い層）にある点、能動層ＳＣが走査線Ｇの本線と２か所で交差している点で第１の実施の形態による表示装置１と異なっている。以下では、第１の実施の形態と同一の構成には同一の符号を付したうえで、第１の実施の形態との相違点に着目して説明する。
【００９５】
本実施の形態では、図２３に示すように、マトリクスアレイ基板１０の上面に特性制御線ＴＬ及び絶縁膜２１が配置される。絶縁膜２１は特性制御線ＴＬの上面にも形成されており、特性制御線ＴＬの上面及び側面を覆っている。絶縁膜２１の上面には、走査線Ｇ及び絶縁膜２２が形成される。絶縁膜２２は、上面が走査線Ｇの上面と同じ高さになるよう平坦化されており、走査線Ｇ及び絶縁膜２２の上面にはゲート絶縁膜２３が形成される。ゲート絶縁膜２３の上面には、能動層ＳＣ及び絶縁膜２４が形成される。絶縁膜２４は能動層ＳＣの上面にも形成されており、能動層ＳＣの上面及び側面を覆っている。絶縁膜２４の上面には、映像信号線ＳＬ、コンタクト台座ＰＤ、及び絶縁膜２６が形成される。これより上側の構成は、第１の実施の形態と同様である。
【００９６】
本実施の形態による能動層ＳＣは、それぞれｙ方向に延在する第１及び第３の部分ＳＣａ，ＳＣｃと、ｘ方向に延在する第２の部分ＳＣｂと、を有して構成される。第１の部分ＳＣａの一端は、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、一端から見て走査線Ｇを越えたところに位置している。第２の部分ＳＣｂは、この第１の部分ＳＣａの他端から、隣接する２本の映像信号線ＳＬの中間点付近までｘ方向に延在する。第３の部分ＳＣｃは、第２の部分ＳＣｂの両端のうち隣接する２本の映像信号線ＳＬの中間点近傍に位置する一方の端部から、走査線Ｇを越えたところまでｙ方向に延在し、そこで画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。
【００９７】
走査線Ｇは、ｘ方向に直線状に延在しており、能動層ＳＣと第１の部分ＳＣａの中間付近及び第３の部分ＳＣｃの中間付近の２か所で交差する。したがって、本実施の形態による画素トランジスタはダブルゲート型である。
【００９８】
特性制御線ＴＬの本線ＴＬａは、ｘ方向に配列された一連の能動層ＳＣの第２の部分ＳＣｂを覆うよう配置される。一方、本線ＴＬａから分岐する特性制御電極ＴＬｂは、本実施の形態では表示画素ごと及び映像信号線ＳＬごとに設けられる。表示画素に対応する特性制御電極ＴＬｂは、能動層ＳＣの第３の部分ＳＣｃに沿って、第５のエッジ部Ｅ５を越えたところまで延在する。また、映像信号線ＳＬに対応する特性制御電極ＴＬｂは、能動層ＳＣの第１の部分ＳＣａに沿って、第４のエッジ部Ｅ４を越えたところまで延在する。本実施の形態では、第３のエッジ部Ｅ３及び第６のエッジ部Ｅ６は特性制御電極ＴＬｂによって覆われていない。
【００９９】
本実施の形態の表示装置１によっても、能動層ＳＣのうち走査線Ｇに覆われていない部分に電圧を印加する特性制御電極ＴＬｂを設けていることから、第１の実施の形態で説明したものと同様、特性制御電極ＴＬｂに特性制御電圧を印加することにより、画素トランジスタのオフ電流を低減する効果を得ることができる。したがって、各表示画素の保持容量が小さくても、十分に長い時間にわたり、各表示画素内に電荷を保持しておくことが可能になるので、高い表示特性を示す液晶表示装置を得ることが可能になる。
【０１００】
なお、本実施の形態では、上述したように、第３のエッジ部Ｅ３及び第６のエッジ部Ｅ６が特性制御電極ＴＬｂによって覆われていない。これは走査線Ｇと特性制御電極ＴＬｂの交差面積を最小にすることで走査線Ｇの寄生容量の増加をなるべく抑えるための構成であり、第３のエッジ部Ｅ３及び第６のエッジ部Ｅ６をも特性制御電極ＴＬｂによって覆う場合に比べれば画素トランジスタのオフ電流の低減効果が小さくなるが、特性制御電極ＴＬｂを全く設けない場合に比べれば、画素トランジスタのオフ電流の低減効果を得ることができる。また、図１４に示した特性制御電圧の制御方法は、本実施の形態にも好適に適用可能である。
【０１０１】
第７の実施の形態
図２４は、本発明の第７の実施の形態による表示装置１の駆動回路部（図１に示した信号線選択スイッチ１４、走査線駆動回路１５等）に含まれるインバータ回路３０の一例を示す図である。本実施の形態では、このインバータ回路３０を構成するトランジスタ（駆動トランジスタ）を本発明による特性制御の対象とした例について説明する。なお、本発明による特性制御の対象は、表示画素部内の画素トランジスタと駆動回路部内の駆動トランジスタの両方であってもよいし、いずれか一方のみであってもよい。
【０１０２】
図２４（ａ）は、インバータ回路３０の模式的な平面図であり、図２４（ｂ）は、インバータ回路３０の回路図であり、図２４（ｃ）は、図２４（ａ）に示したＡ−Ａ線に対応するインバータ回路３０の断面図である。
【０１０３】
初めに図２４（ｂ）に示すように、インバータ回路３０は２つのＰチャネル型トランジスタＴＰ１，ＴＰ２と、２つのＮチャネル型トランジスタＴＮ１，ＴＮ２と、を有して構成される。トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２は、上述した画素トランジスタと同一のマトリクスアレイ基板１０上に形成される。トランジスタＴＰ１，ＴＰ２はソース電極３４ｐとドレイン電極３３の間にこの順で直列に接続され、トランジスタＴＮ１，ＴＮ２はソース電極３４ｎとドレイン電極３３の間にこの順で直列に接続される。トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のゲート電極は、共通のゲート電極３２によって構成される。
【０１０４】
次に図２４（ａ）（ｃ）を参照すると、インバータ回路３０は直線状に形成された能動層３１を有しており、その一端にソース電極３４ｐ、中央にドレイン電極３３、他端にソース電極３４ｎがそれぞれ設けられる。ソース電極３４ｐはソースコンタクト３５ｐによって能動層３１に接続され、ドレイン電極３３は２本のドレインコンタクト３６ｐ，３６ｎによって能動層３１に接続され、ソース電極３４ｎはソースコンタクト３５ｎによって能動層３１に接続される。
【０１０５】
ゲート電極３２は、能動層３１に平行に形成された直線部３２ａと、そこから能動層３１側に張り出した４つの張出部３２ｂを有して構成される。４つの張出部３２ｂはそれぞれ能動層３１と交差しており、交差部分で、図２４（ｃ）に示すように、ゲート絶縁膜２３を介して能動層３１と対向している。４つの張出部３２ｂのうちの２つはソース電極３４ｐとドレイン電極３３の間に配置されており、それぞれ図２４（ｂ）に示したトランジスタＴＰ１，ＴＰ２のゲート電極を構成する。また、他の２つはソース電極３４ｎとドレイン電極３３の間に配置されており、それぞれ図２４（ｂ）に示したトランジスタＴＮ１，ＴＮ２のゲート電極を構成する。
【０１０６】
インバータ回路３０はさらに、２つの特性制御電極３７ｐ，３７ｎを有して構成される。図２４（ｃ）に示すように、特性制御電極３７ｐは、トランジスタＴＰ１，ＴＰ２のゲート電極を構成する２つの張出部３２ｂの上方に絶縁膜２４を介して配置され、特性制御電極３７ｎは、トランジスタＴＮ１，ＴＮ２のゲート電極を構成する２つの張出部３２ｂの上方に絶縁膜２４を介して配置される。特性制御電極３７ｐ，３７ｎはそれぞれ、対応する２つの張出部３２ｂだけでなく、その間及び両側に位置する能動層３１の上方にもわたって形成されている。したがって、特性制御電極３７ｐ，３７ｎは、各張出部３２ｂと能動層３１の交差部分における各張出部３２ｂのエッジ部を覆っている。
【０１０７】
特性制御電極３７ｐ，３７ｎには、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２の特性を制御するための特性制御電圧として、図示しない電源回路から０Ｖの電圧が固定的に供給される。ここで、こうして駆動トランジスタに印加される特性制御電圧（第２の制御電圧）は、画素トランジスタに印加される特性制御電圧（第１の制御電圧）とは異なる値にする。したがって、駆動トランジスタ用の特性制御電圧を生成し供給する電源回路は、画素トランジスタ用の特性制御電圧を生成し供給する電源回路とは別に設けられる。
【０１０８】
以上説明したように、本実施の形態によるインバータ回路３０によれば、能動層３１のうちゲート電極３２に覆われていない部分に電圧を印加する特性制御電極３７ｐ，３７ｎを設け、その特性制御電極３７ｐ，３７ｎにトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２の特性を制御するための特性制御電圧を印加しているので、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のオフ電流（ＤＣ電流）を低減する効果を得ることが可能になる。また、論理回路を構成するインバータなどのＮチャネル型トランジスタとＰチャネル型トランジスタが相補動作をする部品は、特性制御電極によりしきい値を高めにする事で、論理回路の誤動作が防止され、貫通電流（ＡＣ電流）による消費電流を低減できる。
【０１０９】
第８の実施の形態
図２５は、本発明の第８の実施の形態による表示装置１の信号線選択スイッチ１４（図１参照）の一例を示す図である。本実施の形態では、この信号線選択スイッチ１４を構成するトランジスタ（駆動トランジスタ）を本発明による特性制御の対象とした例について説明する。
【０１１０】
図２５（ａ）は、信号線選択スイッチ１４の模式的な平面図であり、図２５（ｂ）は、信号線選択スイッチ１４の回路図であり、図２５（ｃ）は、図２５（ａ）に示したＡ−Ａ線に対応する信号線選択スイッチ１４の断面図である。
【０１１１】
初めに図２５（ｂ）に示すように、信号線選択スイッチ１４は１つのＰチャネル型トランジスタＴＰ３と、１つのＮチャネル型トランジスタＴＮ３とを有して構成される。トランジスタＴＰ３，ＴＮ３も、上述した画素トランジスタと同一のマトリクスアレイ基板１０上に形成される。トランジスタＴＰ３はソース電極４４ｐとドレイン電極４３の間に接続され、トランジスタＴＮ３はソース電極４４ｎとドレイン電極４３の間に接続される。トランジスタＴＰ３のゲート電極はゲート電極４２ｐによって構成され、トランジスタＴＮ３のゲート電極はゲート電極４２ｎによって構成される。
【０１１２】
次に図２５（ａ）（ｃ）を参照すると、信号線選択スイッチ１４は長方形状に形成された能動層４１を有しており、その長手方向の一端にソース電極４４ｐ、長手方向の中央にドレイン電極４３、長手方向の他端にソース電極４４ｎがそれぞれ設けられる。ソース電極４４ｐは複数のソースコンタクト４５ｐによって能動層４１に接続され、ドレイン電極４３はそれぞれ複数のドレインコンタクト４６ｐ，４６ｎによって能動層４１に接続され、ソース電極４４ｎは複数のソースコンタクト４５ｎによって能動層４１に接続される。
【０１１３】
ゲート電極４２ｐ，４２ｎはそれぞれ能動層４１の長手方向と直行する方向に延在しており、ともに能動層４１の全幅にわたって能動層４１と交差している。この交差部分においてゲート電極４２ｐ，４２ｎと能動層４１とは、図２５（ｃ）に示すように、ゲート絶縁膜２３を介して互いに対向している。
【０１１４】
信号線選択スイッチ１４はさらに、２つの特性制御電極４７ｐ，４７ｎを有して構成される。図２５（ｃ）に示すように、特性制御電極４７ｐはゲート電極４２ｐの上方に絶縁膜２４を介して配置され、特性制御電極４７ｎはゲート電極４２ｎの上方に絶縁膜２４を介して配置される。特性制御電極４７ｐはゲート電極４２ｐよりも太く形成されており、ゲート電極４２ｐと能動層４１の交差部分の全体、該交差部分におけるゲート電極４２ｐのエッジ部の全部、及び、該交差部分の両側にある能動層４１を覆っている。同様に、特性制御電極４７ｎはゲート電極４２ｎよりも太く形成されており、ゲート電極４２ｎと能動層４１の交差部分の全体、該交差部分におけるゲート電極４２ｎのエッジ部の全部、及び、該交差部分の両側にある能動層４１を覆っている。
【０１１５】
信号線選択スイッチ１４は、図２等に示した映像信号線ＳＬごとに設けられるもので、対応する映像信号線ＳＬにドレイン電極４３が接続される。また、ソース電極４４ｐ，４４ｎには、図１に示した駆動ＩＣ１２から映像信号が入力される。さらに、ゲート電極４２ｐには駆動ＩＣ１２から信号線選択信号の反転信号が入力され、ゲート電極４２ｎには駆動ＩＣ１２から信号線選択信号が入力される。
【０１１６】
特性制御電極４７ｐには、トランジスタＴＰ３の特性を制御するための特性制御電圧として、図示しない電源回路から負電源電圧Ｖｇｌ（−６．５Ｖ）が固定的に供給される。一方、特性制御電極４７ｎには、トランジスタＴＮ３の特性を制御するための特性制御電圧として、図示しない電源回路から正電源電圧Ｖｇｈ（＋８．５Ｖ）が固定的に供給される。
【０１１７】
以上説明したように、本実施の形態による信号線選択スイッチ１４によれば、能動層４１のうちゲート電極４２ｐ，４２ｎに覆われていない部分に電圧を印加する特性制御電極４７ｐ，４７ｎを設け、その特性制御電極４７ｐ，４７ｎにトランジスタＴＰ３，ＴＮ３の特性を制御するための特性制御電圧を印加しているので、トランジスタＴＰ３，ＴＮ３のオフ電流を低減する効果を得ることが可能になる。信号線選択スイッチは映像信号の書き込みと保持を行うが、供給する特性制御電圧をＮチャネル型トランジスタには高い電圧、Ｐチャネル型トランジスタには低い電圧にする事で、しきい値を低めにして充電特性を向上させ、オフ電流を低減して保持特性を向上させる。
【０１１８】
第９の実施の形態
図２６及び図２７は、本発明の第９の実施の形態による表示装置１の保護ダイオード１３（図１参照）の一例を示す図である。本実施の形態では、この保護ダイオード１３を構成するトランジスタ（駆動トランジスタ）を本発明による特性制御の対象とした例について説明する。なお、ここでは保護ダイオード１３を取り上げるが、保護ダイオード１７を構成する駆動トランジスタについても同様に本発明を適用できる。
【０１１９】
図２６は、保護ダイオード１３の模式的な平面図であり、図２７（ａ）は、保護ダイオード１３の回路図であり、図２７（ｂ）は、図２６に示したＡ−Ａ線に対応する保護ダイオード１３の断面図である。
【０１２０】
初めに図２７（ａ）に示すように、保護ダイオード１３は２つのＰチャネル型トランジスタＴＰ４，ＴＰ５と、２つのＮチャネル型トランジスタＴＮ４，ＴＮ５と、を有して構成される。トランジスタＴＰ４，ＴＰ５，ＴＮ４，ＴＮ５も、上述した画素トランジスタと同一のマトリクスアレイ基板１０上に形成される。トランジスタＴＰ４，ＴＰ５はソース電極５４ｐとドレイン電極５３の間にこの順で直列に接続され、トランジスタＴＮ４，ＴＮ５はソース電極５４ｎとドレイン電極５３の間にこの順で直列に接続される。トランジスタＴＰ４，ＴＰ５のゲート電極はソース電極５４ｐに接続されており、したがってトランジスタＴＰ４，ＴＰ５はダイオード接続されている。同様に、トランジスタＴＮ４，ＴＮ５のゲート電極はソース電極５４ｎに接続されており、したがってトランジスタＴＮ４，ＴＮ５もダイオード接続されている。
【０１２１】
次に図２６及び図２７（ｂ）を参照すると、保護ダイオード１３は長方形状に形成された能動層５１を有しており、その幅方向の一端にソース電極５４ｐ、幅方向の中央にドレイン電極５３、幅方向の他端にソース電極５４ｎがそれぞれ設けられる。ソース電極５４ｐは複数のソースコンタクト５５ｐによって能動層５１に接続され、ドレイン電極５３はそれぞれ複数のドレインコンタクト５６ｐ，５６ｎによって能動層５１に接続され、ソース電極５４ｎは複数のソースコンタクト５５ｎによって能動層５１に接続される。
【０１２２】
ゲート電極５２ｐ，５２ｎはそれぞれ能動層５１の長手方向と直行する方向に２本に分かれて延在しており、いずれも長手方向の全長にわたって能動層５１と交差している。この交差部分においてゲート電極５２ｐ，５２ｎと能動層５１とは、図２７（ｂ）に示すように、ゲート絶縁膜２３を介して互いに対向している。ゲート電極５２ｐは、長手方向の両端で、ゲートコンタクト５８ｐを介してソース電極５４ｐに接続されている。また、ゲート電極５２ｎは、長手方向の両端で、ゲートコンタクト５８ｎを介してソース電極５４ｎに接続されている。
【０１２３】
保護ダイオード１３はさらに、２つの特性制御電極５７ｐ，５７ｎを有して構成される。図２７（ｂ）に示すように、特性制御電極５７ｐ，５７ｎは、絶縁膜２６上、すなわち図３等に示した共通電極ＣＥと同じ層に形成されており、特性制御電極５７ｐは２本のゲート電極５２ｐの上方に、特性制御電極５７ｎは２本のゲート電極５２ｎの上方に、それぞれ絶縁膜２４，２５を介して配置される。特性制御電極５７ｐは２本のゲート電極５２ｐだけでなく、その間及び両側に位置する能動層５１の上方にもわたって形成されている。したがって、特性制御電極５７ｐは、２本のゲート電極５２ｐと能動層５１の交差部分における各ゲート電極５２ｐのエッジ部を覆っている。同様に、特性制御電極５７ｎは２本のゲート電極５２ｎだけでなく、その間及び両側に位置する能動層５１の上方にもわたって形成されている。したがって、特性制御電極５７ｎは、２本のゲート電極５２ｎと能動層５１の交差部分における各ゲート電極５２ｎのエッジ部を覆っている。
【０１２４】
ドレイン電極５３は、保護対象の端子（図示せず）に接続される。また、ソース電極５４ｐには、図示しない電源回路から正電源電圧Ｖｇｈ（＋８．５Ｖ）が固定的に供給され、ソース電極５４ｎには、図示しない電源回路から負電源電圧Ｖｇｌ（−６．５Ｖ）が固定的に供給される。特性制御電極５７ｐ，５７ｎには、トランジスタＴＰ４，ＴＰ５，ＴＮ４，ＴＮ５の特性を制御するための特性制御電圧として、図示しない電源回路から０Ｖの電圧が固定的に供給される。
【０１２５】
以上説明したように、本実施の形態による保護ダイオード１３によれば、能動層５１のうちゲート電極５２ｐ，５２ｎに覆われていない部分に電圧を印加する特性制御電極５７ｐ，５７ｎを設け、その特性制御電極５７ｐ，５７ｎにトランジスタＴＰ４，ＴＰ５，ＴＮ４，ＴＮ５の特性を制御するための特性制御電圧を印加しているので、トランジスタＴＰ４，ＴＰ５，ＴＮ４，ＴＮ５のオフ電流を低減する効果を得ることが可能になると共にしきい値を高めにできる。
【０１２６】
なお、第７の実施の形態から第９の実施の形態を組み合わせて実施することにより、インバータ回路３０や保護ダイオード１３，１７に比べ、信号線選択スイッチ１４を構成するトランジスタのしきい値電圧を低く設定することも可能になる。そして、そのようにすることで、論理回路の安定動作、低消費電力化、並びに、信号線選択スイッチ１４の好ましい充電特性及び保持特性を実現することが可能になる。
【０１２７】
第１０の実施の形態
図２８は、本発明の第１０の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図２９は、図２８に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、主要な点としては、専用の特性制御電極ＴＬの本線ＴＬａと特性制御電極ＴＬｂに代えて映像信号線ＳＬ及びコンタクト台座ＰＤ（から延設した特性制御電極ＰＤａ）を使用する点で、第１の実施の形態による表示装置１と異なっている。以下では、第１の実施の形態と同一の構成には同一の符号を付したうえで、第１の実施の形態との相違点に着目して説明する。
【０１２８】
本実施の形態による映像信号線ＳＬは、ｙ方向に隣接する表示画素間の領域に屈曲した部分を有しているものの、全体としては、第１の実施の形態と同じくｙ方向に延在している。
【０１２９】
能動層ＳＣは、映像信号線ＳＬに沿って延在する第１の部分ＳＣａと、その他の部分である第２の部分ＳＣｂとを有して構成される。第１の部分ＳＣａの一端は、映像信号線ＳＬのうちｙ方向から傾いて延在している部分において、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、一端から見て走査線Ｇを少し越えた辺りに位置している。第２の部分ＳＣｂの一端は第１の部分ＳＣａの他端に接続され、他端は、隣接する２本の映像信号線ＳＬの中間付近において、画素コンタクトＣ２に接続される。画素コンタクトＣ２は、映像信号線ＳＬと同じ層に配置されるコンタクト台座ＰＤを介して画素コンタクトＣ３の下端に接続され、画素コンタクトＣ３の上端は表示画素電極ＰＥに接続される。
【０１３０】
走査線Ｇは、表示画素ごとに、ｙ方向に延在する分岐線を有して構成される。この分岐線は、第２の部分ＳＣｂの中ほどで能動層ＳＣと交差する。一方、走査線Ｇの本線は、第１の部分ＳＣａの中ほどで能動層ＳＣと交差する。したがって、本実施の形態による画素トランジスタはダブルゲート型である。
【０１３１】
映像信号線ＳＬは第１の部分ＳＣａの上方に位置し、その幅は第１の部分ＳＣａの幅よりも広く形成されている。したがって、走査線Ｇの本線と能動層ＳＣの交差部分は映像信号線ＳＬによって完全に覆われており、第１の実施の形態で定義した第３及び第４のエッジ部Ｅ３，Ｅ４も映像信号線ＳＬによって完全に覆われている。
【０１３２】
一方、走査線Ｇの分岐線と能動層ＳＣの交差部分は、コンタクト台座ＰＤから延設した特性制御電極ＰＤａによって覆われている。特性制御電極ＰＤａは、図２８に示すように、コンタクト台座ＰＤから第２の部分ＳＣｂの上方を通過して走査線Ｇの分岐線を越えた辺りまで延設された配線である。特性制御電極ＰＤａの幅は第２の部分ＳＣｂの幅よりも広く形成されている。したがって、走査線Ｇの分岐線と能動層ＳＣの交差部分は特性制御電極ＰＤａによって完全に覆われており、第１の実施の形態で定義した第５及び第６のエッジ部Ｅ５，Ｅ６も特性制御電極ＰＤａによって完全に覆われている。
【０１３３】
遮光層ＳＨは、マトリクスアレイ基板１０を下から見た場合に、走査線Ｇの本線と能動層ＳＣの交差部分と、走査線Ｇの分岐線と能動層ＳＣの交差部分との両方を完全に隠すように形成される。これは、各交差部分において発生する光リーク電流がアンバランスにならないようにするための構成である。
【０１３４】
本実施の形態の表示装置１によれば、表示画素電極ＰＥが正極性の信号を保持しているフレームと、負極性の信号を保持しているフレームとで、映像信号線ＳＬと特性制御電極ＰＤａによって能動層ＳＣにかかる印加電圧とその電界の強さを、ダブルゲート型の画素トランジスタ全体で見ると同じにできる。第１乃至第９の実施の形態のように専用の特性制御電極ＴＬｂ用いて特性制御電圧を供給するのに比べると、画素トランジスタのオフ電流の低減量は小さくなるが、正極性保持フレームと負極性保持フレームのオフ電流量を近い値にできる為、フリッカ（保持フレーム間の輝度差）を抑え、焼き付きを軽減する事ができる。
【０１３５】
なお、本実施の形態においては、第３のエッジ部Ｅ３上における映像信号線ＳＬの幅と第６のエッジ部Ｅ６上における特性制御電極ＰＤａの幅とを同じ値とし、第４のエッジ部Ｅ４上における映像信号線ＳＬの幅と第５のエッジ部Ｅ５上における特性制御電極ＰＤａの幅とを同じ値とすることが好ましい。こうすることで、映像信号線ＳＬが能動層ＳＣに与える電界の強さと、特性制御電極ＰＤａが能動層ＳＣに与える電界の強さとを揃えることが可能になる。
【０１３６】
また、図２８にも示すように、走査線Ｇの本線と能動層ＳＣの交差部分の真上の領域で映像信号線ＳＬの幅を特に太くし、走査線Ｇの分岐線と能動層ＳＣの交差部分の真上の領域で特性制御電極ＰＤａの幅を特に太くすることが好ましい。こうすることで、上層の共通電極ＣＥからの電界が能動層ＳＣに届くことを防ぐことができる。また走査線Ｇの本線と能動層ＳＣの交差部分の上にある映像信号線ＳＬの広くなった部分の長さと、走査線Ｇの分岐線と能動層ＳＣの交差部分の上にある特性制御電極ＰＤａの広くなった部分の長さを同じ値とすることが好ましい。
【０１３７】
第１１の実施の形態
図３０は、本発明の第１１の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図３１は、図３０に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、主要な点としては、能動層ＳＣの形状の点で、第１０の実施の形態による表示装置１と異なっている。以下では、第１０の実施の形態と同一の構成には同一の符号を付したうえで、第１０の実施の形態との相違点に着目して説明する。
【０１３８】
本実施の形態による映像信号線ＳＬは、第３の実施の形態と同様、全体としてｙ方向に延在するスネーク状の配線により構成される。
【０１３９】
能動層ＳＣは英文字の「Ｊ」の鏡文字に似た平面形状を有し、具体的には、映像信号線ＳＬに沿って延在する第１の部分ＳＣａと、ｘ方向に延在する第２の部分ＳＣｂと、ｙ方向に延在する第３の部分ＳＣｃとを有して構成される。第１の部分ＳＣａの一端は、映像信号線ＳＬのうちｙ方向から少し傾いて延在している部分において、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、一端から見て走査線Ｇを少し越えた辺りに位置している。第２の部分ＳＣｂの一端は第１の部分ＳＣａの他端に接続され、他端は、隣接する２本の映像信号線ＳＬの中間付近に位置している。第３の部分ＳＣｃの一端は第２の部分ＳＣｂの他端に接続され、他端は、一端から見て走査線Ｇを少し越えた辺りにおいて、画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。
【０１４０】
走査線Ｇは、第１の部分ＳＣａ及び第３の部分ＳＣｃにおいて、能動層ＳＣと交差する。したがって、本実施の形態による画素トランジスタはダブルゲート型である。
【０１４１】
映像信号線ＳＬは第１の部分ＳＣａの上方に位置し、その幅は第１の部分ＳＣａの幅よりも広く形成されている。したがって、走査線Ｇと能動層ＳＣの第１の部分ＳＣａとの交差部分は映像信号線ＳＬによって完全に覆われており、第１の実施の形態で定義した第３及び第４のエッジ部Ｅ３，Ｅ４も映像信号線ＳＬによって完全に覆われている。
【０１４２】
一方、走査線Ｇと能動層ＳＣの第３の部分ＳＣｃとの交差部分は、コンタクト台座ＰＤから延設した特性制御電極ＰＤａによって覆われている。本実施の形態による特性制御電極ＰＤａは、図３０に示すように、コンタクト台座ＰＤから第３の部分ＳＣｃの上方を通過して走査線Ｇを越えた辺りまで延設された配線である。特性制御電極ＰＤａの幅は第３の部分ＳＣｃの幅よりも広く形成されている。したがって、走査線Ｇと能動層ＳＣの第３の部分ＳＣｃとの交差部分は特性制御電極ＰＤａによって完全に覆われており、第１の実施の形態で定義した第５及び第６のエッジ部Ｅ５，Ｅ６も特性制御電極ＰＤａによって完全に覆われている。
【０１４３】
本実施の形態の表示装置１によれば、第１０の実施の形態と同様の理由により、フリッカを抑え、焼き付きを軽減する事が可能になる。画素トランジスタのオフ電流の低減効果も、ある程度得ることができる。
【０１４４】
なお、本実施の形態においても、第３のエッジ部Ｅ３上における映像信号線ＳＬの幅と第６のエッジ部Ｅ６上における特性制御電極ＰＤａの幅とを同じ値とし、第４のエッジ部Ｅ４上における映像信号線ＳＬの幅と第５のエッジ部Ｅ５上における特性制御電極ＰＤａの幅とを同じ値とすることで、映像信号線ＳＬが能動層ＳＣに与える電界の強さと、特性制御電極ＰＤａが能動層ＳＣに与える電界の強さとを揃えるようにすることが好ましい。
【０１４５】
第１２の実施の形態
図３２は、本発明の第１２の実施の形態による表示装置１の表示画素領域１６の一部分について、その平面的な構成を詳細に示す図である。また、図３３は、図３２に示したＡ−Ａ線に対応する表示装置１の模式的な断面図である。本実施の形態による表示装置１は、主要な点としては、画素トランジスタがシングルゲート型である点で、第１０の実施の形態による表示装置１と異なっている。以下では、第１０の実施の形態と同一の構成には同一の符号を付したうえで、第１０の実施の形態との相違点に着目して説明する。
【０１４６】
本実施の形態による映像信号線ＳＬは、第１の実施の形態等と同様、ｙ方向に延在する直線状の配線により構成される。
【０１４７】
能動層ＳＣは英文字の「Ｌ」の鏡文字に似た平面形状を有し、具体的には、ｘ方向に延在する第１の部分ＳＣａと、ｙ方向に延在する第２の部分ＳＣｂとを有して構成される。第１の部分ＳＣａの一端は、信号線コンタクトＣ１を介して映像信号線ＳＬに接続される。また、第１の部分ＳＣａの他端は、隣接する２本の映像信号線ＳＬの中間付近に位置している。第２の部分ＳＣｂの一端は第１の部分ＳＣａの他端に接続され、他端は、一端から見て走査線Ｇを少し越えた辺りにおいて、画素コンタクトＣ２等を介して表示画素電極ＰＥに接続される。
【０１４８】
走査線Ｇは、第２の部分ＳＣｂの中ほどにおいてのみ、能動層ＳＣと交差する。したがって、本実施の形態による画素トランジスタはシングルゲート型である。
【０１４９】
走査線Ｇと能動層ＳＣとの交差部分のうち、第３の実施の形態で定義した第１のエッジ部Ｅ１及びその近傍の部分は、映像信号線ＳＬから延設した特性制御電極ＳＬａによって覆われている。特性制御電極ＳＬａは、図３２に示すように、信号線コンタクトＣ１との接続位置から能動層ＳＣに沿って第１のエッジ部Ｅ１を越えた辺りまで延設された配線である。特性制御電極ＳＬａの幅は能動層ＳＣの幅よりも広く形成されている。したがって、能動層ＳＣのうち第１のエッジ部Ｅ１の近傍から信号線コンタクトＣ１に至る部分は、特性制御電極ＳＬａによって完全に覆われている。
【０１５０】
一方、走査線Ｇと能動層ＳＣとの交差部分のうち、第３の実施の形態で定義した第２のエッジ部Ｅ２及びその近傍の部分は、コンタクト台座ＰＤから延設した特性制御電極ＰＤａによって覆われている。特性制御電極ＰＤａは、図３２に示すように、コンタクト台座ＰＤから能動層ＳＣに沿って第２のエッジ部Ｅ２を越えた辺りまで延設された配線である。特性制御電極ＰＤａの幅も能動層ＳＣの幅よりも広く形成されている。したがって、能動層ＳＣのうち第２のエッジ部Ｅ２の近傍から画素コンタクトＣ２に至る部分は、特性制御電極ＰＤａによって完全に覆われている。
【０１５１】
本実施の形態の表示装置１によっても、第１０の実施の形態と同様の理由により、フリッカ（保持フレーム間の輝度差）を抑え、焼き付きを軽減する事が可能になる。画素トランジスタのオフ電流の低減効果も、ある程度得ることができる。
【０１５２】
なお、本実施の形態においては、第１のエッジ部Ｅ１上における特性制御電極ＳＬａの幅と第２のエッジ部Ｅ２上における特性制御電極ＰＤａの幅とを同じ値とすることが好ましい。こうすることで、特性制御電極ＳＬａが能動層ＳＣに与える電界の強さと、特性制御電極ＰＤａが能動層ＳＣに与える電界の強さとを揃えることが可能になる。
【０１５３】
図３４は図２８〜３１に示す第１０、１１の実施の形態の効果を測定した結果である。図３４はＮチャネル型ダブルゲートトランジスタで同じ幅と長さの別の特性制御電極が両側のトランジスタをそれぞれ被覆した場合と、特性制御電極が片側のトランジスタのみを被覆した場合でかつ特性制御電極電圧がソース電位である場合と、特性制御電極が片側のトランジスタのみを被覆した場合でかつ特性制御電極電圧がドレイン電位である場合のオフ電流量を示している。図３４に示す実験結果は、図１０(ｂ)のパターンを使って行った。図１０(ｂ)のＣＳに０V、ＣＤに１０．０５Ｖを印加した。図２８〜３１に示す第１０、１１の実施の形態を模した電圧条件として、ＳＣ１上に配置した特性制御電極ＴＬｂにＣＳと同じ０Ｖ、ＳＣ２上に配置した特性制御電極ＴＬｂにＣＤと同じ１０．０５Ｖを印加した（図３４の特性制御電極ＰＤａありと書いた項目）。
【０１５４】
それとの比較で図２８〜３１の特性制御電極ＰＤａが無く、画素ダブルゲートトランジスタの片方のトランジスタが信号線に被覆され、もう片方のトランジスタに電極が被っていない場合で画素電極が正極性電圧を保持している状態を模した電圧条件として、ＳＣ１上に配置した特性制御電極ＴＬｂにはＣＳと同じ０Ｖを印加し、ＳＣ２上に配置した特性制御電極ＴＬｂはフローティングにした（図３４の特性制御電極ＰＤａ無（正保持）と書いた項目）。図２８〜３１の特性制御電極ＰＤａが無く、画素ダブルゲートトランジスタの片方のトランジスタが信号線に被覆され、もう片方のトランジスタに電極が被っていない場合での画素電極が負極性電圧を保持している状態を模した電圧条件として、ＳＣ１上に配置した特性制御電極ＴＬｂをフローティングし、ＳＣ２上に配置した特性制御電極ＴＬｂにＣＤと同じ１０．０５Ｖを印加した（図３４の特性制御電極ＰＤａ無（負保持）と書いた項目）。図１０（ｂ）に示すＮチャネル型トランジスタのＷ／Ｌ比は２．５／３＋３で、ゲート電圧Ｖｇｓは−４．０Ｖとした。また、特性制御電極ＴＬｂのｘ方向の幅Ｗは、５．５μｍのサンプルを用いた。トランジスタへの光の入射が無い暗状態で測定した。
【０１５５】
図３４から理解されるように、Ｎチャネル型トランジスタのオフ電流量は、実施例１０、１１を用いない場合（特性制御電極ＰＤａが無い）、画素電極が正極性電圧を保持している状態を模した電圧条件の方が、実施例１０、１１を用いない場合の画素電極が負極性電圧を保持している状態を模した電圧条件より大きい。このオフ電流量の差がフリッカとして現れる。実施例１０、１１を用いた場合（特性制御電極ＰＤａがある）、オフ電流量は実施例１０、１１を用いない場合における画素電極が負極性電圧保持に近い量に抑えられている。またＳＣ１とＳＣ２に被覆する特性制御電極の大きさが同じならば、画素電極の保持電圧の正負が入れ替わってもオフ電流量は変化しない。それによりフリッカの発生を抑える事ができる。
【符号の説明】
【０１５６】
１・・・表示装置
１０・・・マトリクスアレイ基板
１１・・・信号入力パッド
１２・・・駆動ＩＣ
１３，１７・・・保護ダイオード
１４・・・信号線選択スイッチ
１５・・・走査線駆動回路
１６・・・表示画素領域
２１，２２，２４〜２７・・・絶縁膜
２３・・・ゲート絶縁膜
３０・・・インバータ回路
３１，４１，５１，ＳＣ・・・能動層
３２，４２ｐ，４２ｎ，５２ｐ，５２ｎ・・・ゲート電極
３２ａ・・・ゲート電極３２の直線部
３２ｂ・・・ゲート電極３２の張出部
３３，４３，５３・・・ドレイン電極
３４ｐ，３４ｎ，４４ｐ，４４ｎ，５４ｐ，５４ｎ・・・ソース電極
３５ｐ，３５ｎ，４５ｐ，４５ｎ，５５ｐ，５５ｎ・・・ソースコンタクト
３６ｐ，３６ｎ，４６ｐ，４６ｎ，５６ｐ，５６ｎ・・・ドレインコンタクト
３７ｐ，３７ｎ，４７ｐ，４７ｎ，５７ｐ，５７ｎ，ＰＤａ，ＳＬａ，ＴＬｂ・・・特性制御電極
５８ｐ，５８ｎ・・・ゲートコンタクト
Ｃ１・・・信号線コンタクト
Ｃ２，Ｃ３・・・画素コンタクト
Ｃ４・・・コンタクト
ＣＤ・・・ドレインコンタクト
ＣＥ・・・共通電極
ＣＥａ・・・開口部
ＣＬ・・・補助容量線
ＣＳ・・・ソースコンタクト
ＤＥ・・・ドレイン電極
Ｅ１〜Ｅ６・・・第１乃至第６のエッジ部
Ｇ・・・走査線
ＩＤＳ・・・ドレイン電流
ＰＤ・・・コンタクト台座
ＰＥ・・・表示画素電極
ＳＣ・・・能動層
ＳＣａ〜ＳＣｃ，ＳＣ１，ＳＣ２・・・能動層ＳＣの部分
ＳＥ・・・ソース電極
ＳＨ・・・遮光層
ＳＬ・・・映像信号線
ＴＮ１〜ＴＮ５・・・Ｎチャネル型トランジスタ
ＴＰ１〜ＴＰ５・・・Ｐチャネル型トランジスタ
ＴＬ，ＴＬ１，ＴＬ２・・・特性制御線
ＴＬａ・・・特性制御線ＴＬの本線
ＴＬｂ・・・特制御線ＴＬの特性制御電極
【図１】
2017167432.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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