(57)【要約】【課題】ＬＤＯの出力電圧の立ち上り時間を制御するＬＤＯ回路を提供すること。【解決手段】本発明のＬＤＯ回路１０は、基準電圧生成回路１１と基準電圧立上制御回路１２とＬＤＯ１３とを備えている。基準電圧生成回路１１は、電源電圧ＶＤＤ１から第１の基準電圧ＶＲＥＦを生成する。基準電圧立上制御回路１２は、基準電圧生成回路１１により生成された第１の基準電圧ＶＲＥＦに基づいて第２の基準電圧ＶＲＥＦＳＴＵＰを生成する。ＬＤＯ１３は、電源電圧ＶＤＤ２が供給され、基準電圧立上制御回路１２により生成された第２の基準電圧ＶＲＥＦＳＴＵＰに基づいて出力電圧ＬＤＯＯＵＴを出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧から第１の基準電圧を生成する基準電圧生成回路と、
前記第１の基準電圧と接地電位との間に接続される電流生成回路及び前記電流生成回路と前記接地電位との間に接続される容量素子を有し、前記電流生成回路と前記容量素子との間のノードから第２の基準電圧を生成する基準電圧立上制御回路と、
前記第２の基準電圧に基づいて出力電圧を出力するＬＤＯと、
を備えているＬＤＯ回路。
【請求項２】
前記電流生成回路が、
参照電流生成回路と、
ソース端子が前記第１の基準電圧に接続され、ドレイン端子が前記参照電流生成回路に接続され、ゲート端子が前記ドレイン端子と接続される第１のＰＭＯＳトランジスタと、
ソース端子が前記第１の基準電圧に接続され、ドレイン端子が前記容量素子に接続され、ゲート端子が前記第１のＰＭＯＳトランジスタの前記ゲート端子と接続される第２のＰＭＯＳトランジスタと、
を有している請求項１に記載のＬＤＯ回路。
【請求項３】
前記参照電流生成回路が、
ドレイン端子が参照電流に接続され、ソース端子が前記接地電位に接続され、ゲート端子が前記ドレイン端子と接続される第１のＮＭＯＳトランジスタと、
ドレイン端子が第１のＰＭＯＳトランジスタのドレイン端子に接続され、ソース端子が前記接地電位に接続され、ゲート端子が前記第１のＮＭＯＳトランジスタのゲート端子と接続される第２のＮＭＯＳトランジスタと、
を有している請求項２に記載のＬＤＯ回路。
【請求項４】
前記第１の基準電圧と、前記電流生成回路と前記容量素子との間のノードとの間に接続されるスイッチをさらに有している請求項２又は３に記載のＬＤＯ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）回路に関し、より詳細には、ＬＤＯの出力電圧の立ち上り時間を制御するＬＤＯ回路に関する。
【背景技術】
【０００２】
従来から、電子回路システムの設計において重要な決定事項の一つは、電源電圧レベルを決定することである。システムごとに最適な電源電圧レベルは異なり、そのため、外部電源電圧を特定値の内部電源電圧に変換する回路が必要である。このような目的のために使用される回路がレギュレータ（ｒｅｇｕｌａｔｏｒ）である。特に、入力電圧と出力電圧との差が小さいレギュレータをＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ  Ｒｅｇｕｌａｔｏｒ；低ドロップアウト電圧レギュレータ）とし、この種のＬＤＯは、入力と出力の電圧差が小さい回路でよく使用されている。
【０００３】
一般的に、ＬＤＯ回路の出力電圧の立ち上がり時間は、出力負荷と駆動電流で決められている。したがって、従来、ＬＤＯなどの出力電圧の立ち上がりを制御するためには、駆動能力である駆動電流を切り替えて制御を行う。
例えば、特許文献１は、入力端子と出力端子との間に比較的電流駆動能力の高い第１のＦＥＴ（電界効果トランジスタ）と、これに並列接続された比較的電流駆動能力の低い第２のＦＥＴを設けている。電源起動直後の所定期間においては、第２のＦＥＴのみを駆動することにより出力電流を絞り、ラッシュ電流を防止する。所定期間経過後に第１のＦＥＴのゲートの接続先を切り替えるスイッチ回路が作動して第１のＦＥＴのゲートに駆動電圧を供給して第１のＦＥＴを駆動する。
【０００４】
図６は、従来のＬＤＯとその周辺回路のブロック構成図で、図７は、従来の駆動能力を切り替える機能を有するＬＤＯの回路構成図である。
図６に示すように、従来のＬＤＯ回路２０は、電源電圧ＶＤＤ１と接地電圧ＧＮＤから基準電圧ＶＲＥＦを出力する基準電圧生成回路２１と、この基準電圧生成回路２１からの基準電圧ＶＲＥＦに基づいてＬＤＯ出力するＬＤＯ２２とを備えている。
従来のＬＤＯは、図７に示すように、非反転入力端子（＋）に基準電圧ＶＲＥＦが入力され、反転入力端子（−）にフィードバック電圧が入力される増幅器２２１と、この増幅器２２１の出力信号がゲートに入力されるＰＭＯＳ１とＰＭＯＳ２と、出力端子ＬＤＯＯＵＴと接地電圧との間に接続される抵抗分部Ｒ１，Ｒ２とを備えている。また、増幅器２２１の出力端子とＰＭＯＳ２のゲート端子との間にスイッチＳが接続されている。
電源立上げ時は、スイッチＳをオフし、駆動能力が低い状態で立上を行い、通常状態においては、スイッチＳをオンして駆動能力を上げる。このように、電源立上げ時と通常時で動作するＰＭＯＳの数を切り替える構成が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＤＯなどの出力電圧を急峻に立ち上げた場合、その出力電圧を電源として使用する外部回路に悪影響を与えてしまう可能性がある。
さらに、ＬＤＯ起動時、ＬＤＯが出力しようとする電圧と出力端子電圧の差が大きいと、駆動能力が大きい場合、ＬＤＯの出力から大電流が流れ、ＬＤＯのＰＭＯＳから出力端子、そして出力端子からＬＤＯ出力を受ける側のＩＣへの急激な変化を伴う電流よる配線破壊の可能性もある。
そのため、出力電圧の急峻な変化を抑制するために、起動時にはＬＤＯの駆動能力などを低下させる切替を行い、先ほど挙げた影響等に関して回避させる場合がある。
【０００７】
しかし、その構成により得られたＬＤＯ出力電圧を外部回路の電源として使用する場合、ＬＤＯには、起動時にその外部回路に流れる電流を駆動するだけの駆動能力を持たせておく必要がある。ＬＤＯの立ち上がり電圧の傾きは、ＬＤＯの駆動能力に依存するため、従来の構成では、ＬＤＯの駆動電流の大きさである駆動能力を下げずに、ＬＤＯの立ち上がり電圧を緩やかにすることは困難であった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＬＤＯの出力電圧の立ち上り時間を制御できるＬＤＯ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、電源電圧から第１の基準電圧を生成する基準電圧生成回路と、前記第１の基準電圧と接地電位との間に接続される電流生成回路及び前記電流生成回路と前記接地電位との間に接続される容量素子を有し、前記電流生成回路と前記容量素子との間のノードから第２の基準電圧を生成する基準電圧立上制御回路と、前記第２の基準電圧に基づいて出力電圧を出力するＬＤＯと、を備えているＬＤＯ回路である。
【発明の効果】
【０００９】
本発明によれば、ＬＤＯの駆動能力を起動時に下げることなく、ＬＤＯの出力電圧を電源として使用する際に必要な駆動能力を確保しつつ、立ち上がり電圧を緩やかにすることが出来る。
【図面の簡単な説明】
【００１０】
【図１】本発明に係るＬＤＯ回路の実施形態１を説明するためのブロック構成図である。
【図２】図１に示した基準電圧立上制御回路の具体的な回路構成図である。
【図３】本発明に係るＬＤＯ回路の実施形態２を説明するためのブロック構成図である。
【図４】図３に示したスイッチ制御回路を付加した場合の基準電圧立上制御回路の具体的な回路構成図である。
【図５】図１に示した実施形態１のＬＤＯ回路や図３に示した実施形態２のＬＤＯ回路で使用する、一般的な駆動能力を切り替える機能がないＬＤＯの回路構成図である。
【図６】従来のＬＤＯとその周辺回路のブロック構成図である。
【図７】従来の駆動能力を切り替える機能を有するＬＤＯの回路構成図である。
【発明を実施するための形態】
【００１１】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
以下、図面を参照して本発明の各実施形態について説明する。  
【００１２】
＜実施形態１＞
図１は、本発明に係るＬＤＯ回路の実施形態１を説明するためのブロック構成図である。本実施形態１のＬＤＯ回路１０は、基準電圧生成回路１１と基準電圧立上制御回路１２とＬＤＯ１３とを備えている。
基準電圧生成回路１１は、電源電圧ＶＤＤ１から第１の基準電圧ＶＲＥＦを生成する。基準電圧立上制御回路１２は、基準電圧生成回路１１により生成された第１の基準電圧ＶＲＥＦに基づいて第２の基準電圧ＶＲＥＦＳＴＵＰを生成する。ＬＤＯ１３は、電源電圧ＶＤＤ２が供給され、基準電圧立上制御回路１２により生成された第２の基準電圧ＶＲＥＦＳＴＵＰに基づいて出力電圧ＬＤＯＯＵＴを出力する。
【００１３】
図２は、図１に示した基準電圧立上制御回路の具体的な回路構成図である。図２に示すように、基準電圧立上制御回路１２は、第１の基準電圧ＶＲＥＦと接地電位ＧＮＤとの間に接続される電流生成回路１２１及びこの電流生成回路１２１と接地電位ＧＮＤとの間に接続される容量素子Ｃを有し、電流生成回路１２１と容量素子Ｃとの間のノードから第２の基準電圧ＶＲＥＦＳＴＵＰを生成する。
また、電流生成回路１２１は、参照電流生成回路１２１ａと第１のＰＭＯＳトランジスタＰＭ１と第２のＰＭＯＳトランジスタＰＭ２とを備えている。
【００１４】
第１のＰＭＯＳトランジスタＰＭ１は、ソース端子ＳＰ１が第１の基準電圧ＶＲＥＦに接続され、ドレイン端子ＤＰ１が参照電流生成回路１２１ａに接続され、ゲート端子ＧＰ１がドレイン端子ＤＰ１と接続されている。また、第２のＰＭＯＳトランジスタＰＭ２は、ソース端子ＳＰ２が第１の基準電圧ＶＲＥＦに接続され、ドレイン端子ＤＰ２が容量素子Ｃに接続され、ゲート端子ＧＰ２が第１のＰＭＯＳトランジスタＰＭ１のゲート端子ＧＰ１と接続されている。
また、参照電流生成回路１２１ａは、参照電流ＩＲＥＦが入力される入力端子と第１のＮＭＯＳトランジスタＮＭ１と第２のＮＭＯＳトランジスタＮＭ２とを備えている。
第１のＮＭＯＳトランジスタＮＭ１は、ドレイン端子ＤＮ１が参照電流ＩＲＥＦに接続され、ソース端子ＳＮ１が接地電位ＧＮＤに接続され、ゲート端子ＧＮ１がドレイン端子ＤＮ１と接続されている。また、第２のＮＭＯＳトランジスタＮＭ２は、ドレイン端子ＤＮ２が第１のＰＭＯＳトランジスタＰＭ１のドレイン端子ＤＰ１に接続され、ソース端子ＳＮ２が接地電位ＧＮＤに接続され、ゲート端子ＧＮ２が第１のＮＭＯＳトランジスタＮＭ１のゲート端子ＧＮ１と接続されている。
【００１５】
つまり、図１には、必要な駆動能力を確保しつつ、立ち上がり電圧を緩やかにするためのＬＤＯとその周辺回路の構成例が示されている。電源電圧ＶＤＤ１を電源とした基準電圧生成回路１１と、その基準電圧生成回路１１の出力を電源とした基準電圧立上制御回路１２と、その基準電圧立上制御回路１２の出力を入力とし、電源電圧ＶＤＤ２を電源としたＬＤＯ１３とから構成されている。なお、ＶＤＤ１＝ＶＤＤ２でもよい。
このような構成により、基準電圧生成回路１１で基準電圧ＶＲＥＦを生成し、基準電圧立上制御回路１２に入力しており、基準電圧ＶＲＥＦを基準電圧制御回路の電源として使用している。基準電圧立上制御回路１２の出力ＶＲＥＦＳＴＵＰをＬＤＯに入力することで、出力ＶＲＥＦＳＴＵＰに準じた出力ＬＤＯＯＵＴがＬＤＯ１３から出力される。
【００１６】
図２には、上述したように、基準電圧を緩やかに起動させる基準電圧立上制御回路１２が示されている。この基準電圧立上制御回路１２は、基準電圧生成回路１１からの基準電圧ＶＲＥＦを電源とした、カレントミラーと出力の容量によって構成されている。また、参照電流ＩＲＥＦが入力される入力端子と、第１のＮＭＯＳトランジスタＮＭ１と第２のＮＭＯＳトランジスタＮＭ２とで参照電流生成回路１２１ａを構成している。
このような構成により、参照電流ＩＲＥＦからカレントミラーで所望の電流である基準電流を生成し、第２のＰＭＯＳトランジスタＰＭ２から電流を出力している。この第２のＰＭＯＳトランジスタＰＭ２からの基準電流を容量に蓄積させることで電圧ＶＲＥＦＳＴＵＰに変換している。出力電圧ＶＲＥＦＳＴＵＰの傾きは、この電流と容量によって決定される。
【００１７】
この基準電圧立上制御回路１２は、基準電圧ＶＲＥＦを電源とすることで、出力電圧ＶＲＥＦＳＴＵＰは電源とした基準電圧ＶＲＥＦとほぼ等しくなると、第２のＰＭＯＳトランジスタＰＭ２のドレイン・ソース電圧Ｖｄｓが取れなくなる。したがって、自動的に第２のＰＭＯＳトランジスタＰＭ２からの電流が止まることで、出力電圧ＶＲＥＦＳＴＵＰ≒基準電圧ＶＲＥＦで安定出力することになる。
図１に示したように、基準電圧立上制御回路１２とＬＤＯ１３を組み合わせることで、ＬＤＯ１３の出力は、ＬＤＯ１３に入力される出力電圧ＶＲＥＦＳＴＵＰに基づいて電圧を出力するため、ＬＤＯ１３の駆動能力ＬＤＯ出力段のＭＯＳサイズによらず、出力の傾きは基準電圧立上制御回路１２の傾きによって決められることになる。つまり、立上げ区間において、ＬＤＯ１３に入力される出力電圧ＶＲＥＦＳＴＵＰの立ち上がりに追随して、ＬＤＯ１３の出力電圧も立ち上がる。なお、出力電圧ＶＲＥＦＳＴＵＰの傾きと、ＬＤＯ１３の出力電圧の傾きとは、同じであっても、異なる値であってもよく、出力電圧ＶＲＥＦＳＴＵＰの傾きに相関して、ＬＤＯ１３の出力電圧が立ち上がる。
【００１８】
したがって、ＬＤＯ１３の出力電圧の起動の傾きは、基準電圧立上制御回路１２のカレントミラー電流と容量によって決められるため、ＬＤＯ１３の駆動能力を損なうことなく、ＬＤＯ１３の出力の傾きは自由度を高く設計することが出来る。
カレントミラー電流を小さく設定することによって、容量を十分小さくできるため、外付け容量ではなく、ＬＳＩチップへの搭載も難なく行うことが出来る。
また、簡単な回路で実現することが出来るため、従来駆動能力を切り替える信号を作るために、ＬＤＯ１３の出力電圧が所望付近の電圧になったことを判定するための回路（例、コンパレータなど）が不要なため、回路規模を縮小することが出来る。
【００１９】
従来のＬＤＯ回路のように、ＬＤＯの駆動能力を小から大に切り替える場合、切り替え直後に駆動能力の大きなＭＯＳのゲート電圧が、瞬間的に下げられることで、ＬＤＯの出力は跳ね上げられ、出力電圧はオーバーシュートする可能性がある。しかし、本発明の回路構成を採ることで、不連続な点は存在せず、駆動能力を切り替える必要が無いため、そのような現象は起こらない。
ＬＤＯは、起動時にその外部回路に流れる電流を駆動するだけの駆動能力は最低限必要となる。しかし、ＬＤＯの出力電圧の傾きは、駆動能力に依存するため、従来の切り替え構成では、出力電圧の傾きを下げるのには、限界があった。本実施形態によれば、ＬＤＯの駆動能力は下げずに、ＬＤＯの出力電圧の傾きを下げることが可能である。結果として、起動時の外部回路を駆動する必要な駆動能力をＬＤＯが保持したまま、外部回路への悪影響を防止することができる。例えば、起動時において、ＬＤＯの出力電圧を電源として使用する外部回路が、急峻な電源立ち上がりによる外部回路内部の貫通電流を防ぐことが出来る。
【００２０】
＜実施形態２＞
図３は、本発明に係るＬＤＯ回路の実施形態２を説明するためのブロック構成図である。図１及び図２に示した実施形態１のＬＤＯ回路の基準電圧立上制御回路１２にスイッチ制御回路１４を設けたブロック構成図である。つまり、図３は、図１に示した実施形態１に、図４で挿入したスイッチ１４１を制御するためのスイッチ制御回路１４を付加している。
【００２１】
図４は、図３に示したスイッチ制御回路を付加した場合の基準電圧立上制御回路の具体的な回路構成図である。出力電圧ＶＲＥＦＳＴＵＰが起動後（≒基準電圧ＶＲＥＦ）ある一定期間を待ち、出力電圧ＶＲＥＦＳＴＵＰと基準電圧ＶＲＥＦを接続するスイッチ１４１を挿入した回路構成図を示している。
つまり、図４の基準電圧立上制御回路１２は、第１の基準電圧ＶＲＥＦと、電流生成回路１２１と容量素子Ｃとの間のノードとの間に接続されるスイッチ１４１を有している。
図４の出力電圧ＶＲＥＦＳＴＵＰと基準電圧ＶＲＥＦを接続するスイッチ１４１は、図２のように、このスイッチ１４１が無い場合と比べて出力電圧ＶＲＥＦＳＴＵＰの電圧をより基準電圧ＶＲＥＦに一致させることが出来る効果がある。
【００２２】
図３に示すスイッチ制御回路１４は、例えば、基準電圧立上制御回路１２のパワーダウン解除信号等を受けて、デジタルカウンタやアナログ遅延回路などで基準電圧立上制御回路１２が十分起動完了する時間以上の遅延時間を待って、スイッチ１４１をＯＮするなど制御を行う。
スイッチ制御回路１４からの制御信号ＳＴＵＰに基づいて、スイッチ１４１は、基準電圧ＶＲＥＦが入力されるノードと、出力電圧ＶＲＥＦＳＴＵＰを出力するノードとが同電位となるように（短絡するように）接続する。
【００２３】
図５は、図１に示した実施形態１のＬＤＯ回路や図３に示した実施形態２のＬＤＯ回路で使用する、一般的な駆動能力を切り替える機能がないＬＤＯの回路構成図である。
ＬＤＯ１３は、非反転入力端子（＋）に基準電圧ＶＲＥＦが入力され、反転入力端子（−）にフィードバック電圧が入力される増幅器１３１と、この増幅器１３１の出力信号がゲートに入力されるＰＭＯＳと、出力端子ＬＤＯＯＵＴと接地電圧ＧＮＤとの間に接続される抵抗分部Ｒ１，Ｒ２とを備えている。
以上、本発明の各実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００２４】
１０，２０  ＬＤＯ回路
１１，２１  基準電圧生成回路
１２  基準電圧立上制御回路
１３，２２  ＬＤＯ
１４  スイッチ制御回路
１２１  電流生成回路
１２１ａ  参照電流生成回路
１３１，２２１  増幅器
１４１  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2017041139.tif 000007
【図６】
2017041139.tif 000008
【図７】
2017041139.tif 000009