(57)【要約】【課題】ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量を得る。【解決手段】この半導体装置１０においては、ｎ型層２２のドナー濃度を高く、かつガードリング４０、ＦＬＲ４１のアクセプタ濃度を大幅に低下させることによって、逆バイアス時の空乏層Ｄをガードリング４０、ＦＬＲ４１側で伸ばすことができる。一方、素子領域Ｒ１における耐圧Ｖ０が低く設定され、この場合のブレークダウンはトレンチＴの下部（素子領域Ｒ１）となる。トレンチＴは素子領域Ｒ１中において狭い間隔で一様に形成されているため、結局、この場合の電流は、広い面積の素子領域Ｒ１中で一様に流れる。【選択図】図４
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【特許請求の範囲】
【請求項１】
ｎ型のシリコンで構成された半導体層と、
当該半導体層の上に設けられ前記半導体層に対してショットキー接触をする第１主電極と、
前記半導体層とオーミック接触をする第２主電極と、
前記第１主電極直下の前記半導体層において形成された複数の溝と、
前記第１主電極と接続され、前記溝の内部において前記溝の内面に形成された絶縁層を介して設けられたシールド電極と、
が、動作電流が流される領域である素子領域において設けられた半導体装置であって、
平面視において前記素子領域の外側に設けられた外周領域において、
平面視において前記素子領域を囲む環状の領域でありｐ型の環状半導体層が前記半導体層の上面側に形成され、
前記半導体層の比抵抗が０．３〜３．５Ω・ｃｍの範囲、前記環状半導体層のドーピング濃度が１×１０１６〜５×１０１７ｃｍ−３の範囲であり、
前記第１主電極と前記第２主電極との間に耐圧を超える逆バイアスが印加された際に、前記溝の直下における前記半導体層において電流が流れる構成とされたことを特徴とする半導体装置。
【請求項２】
前記溝内における前記絶縁層は厚さが５０〜１５０ｎｍのシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の厚さは４〜１３μｍ、前記溝の深さは１．０〜２．５μｍの範囲とされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
平面視における前記溝の間隔は２〜４μｍの範囲とされたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
同心状とされた複数の前記環状半導体層を具備することを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
【請求項６】
前記外周領域において、前記第１主電極は、前記絶縁層よりも厚い層間絶縁層を介して前記半導体層を覆うことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流で動作するショットキーバリアダイオード（ＳＢＤ）の構造に関する。
【背景技術】
【０００２】
順方向電圧降下（ＶＦ）が小さく、高速動作が可能なショットキーバリアダイオード（ＳＢＤ）は、パワー半導体素子として広く用いられている。ＳＢＤにおいては、半導体層（ｎ型層）と、これと直接接するバリア金属層との間のショットキー接合によって整流動作が行われ、バリア電極側がアノード電極とされ、ｎ型層側におけるバリア金属層と反対側にカソード電極が接続される。動作電流は、アノード電極とカソード電極との間に流される。
【０００３】
また、こうしたＳＢＤにおいては、ＶＦを小さくすると同時に、逆方向電流（ＩＲ）を小さくすることが要求される。しかしながら、一般的なショットキー接合においては、ＶＦを小さくすることとＩＲを小さくすることとはトレードオフの関係にある。このため、ＳＢＤとしてこれらを両立させるための構造が提案されている。そのうちの一つとして、例えば、特許文献１に、バリア電極直下のｎ型層（本来はショットキー接合が設けられる領域）に、複数のトレンチ（溝）を形成する構造が知られている。トレンチの中には、薄い酸化膜を介して導電性の多結晶シリコン層が形成され、この多結晶シリコン層は、バリア電極と接続されている。このため、この多結晶シリコン層はアノード電極の電位によって制御されるフィールドプレートとして機能し、これによって、逆バイアス時においては、ｎ型層中でこのトレンチによっても空乏層が広がりやすくなる。この空乏層に電界がかかるため、ショットキー接合自身に加わる電界強度をその分だけ低下させることができ、ＩＲを小さくすることができる。これによって、ＶＦ、ＩＲを共に小さくすることができる。
【０００４】
また、ＳＢＤには、逆バイアス時における高い耐圧も要求される。逆バイアス時に形成される空乏層の幅が狭くなった箇所で局所的に電界強度が高くなることによって、逆バイアス時におけるブレークダウンは発生する。一般的なＳＢＤにおいて大きな逆バイアスが印加された際の空乏層の形状を図５に模式的に示す。ここで、基板となり高濃度にｎ型にドープされたために導電性の高いｎ＋層１２１の上に、ドリフト層となり低濃度にドープされたｎ型層（半導体層）１２２がエピタキシャル成長によって形成されており、図５においては、その厚さ方向の断面が示されている。
【０００５】
ｎ型層１２２の上には、ｎ型層１２２とショットキー接触をするバリア金属層１３０がｎ型層１２２と直接接するように形成される。バリア金属層１３０上にはアノード電極１３１が形成され、これらが組み合わされて一方の主電極（第１主電極）となる。ｎ＋層１２１の裏面側には、ｎ＋層１２１とオーミック接触するカソード電極（第２主電極）１３２が設けられる。
【０００６】
図５において、バリア金属層１３０とカソード電極１３２の間に逆バイアスが印加された場合には、空乏層Ｄはバリア金属層１３０直下周囲のｎ型層１２２中に形成される。空乏層Ｄ中の電界は、空乏層Ｄのｎ型層１２２側の端部とバリア金属層１３０との間に印加される。ここで、空乏層Ｄの幅は、図中の矢印で示されるように、中央部と端部とでは大きく異なり、特に端部で狭くなる。このため、例えば特許文献２に記載されるように、素子領域の外側に、素子領域を囲む環状のｐ型層（ガードリング）を設けることによって、素子領域の端部における空乏層を緩やかに外側に伸ばす構成が用いられている。ガードリングとして、幅の狭い環状のもの（フィールドリミティングリング：ＦＬＲ）を平面視において同心状に複数設ける場合もある。これらに用いられるｐ型層は、その周囲のｎ型層中における空乏層の幅を広くするために、そのドーピング濃度（アクセプタ濃度）はｎ型層のドーピング濃度（ドナー濃度）よりも充分に高く、例えば２桁以上大きく設定される。このため、逆バイアス時には、空乏層は実質的にはｐ型層（ガードリング等）側には形成されず、ガードリング等の下側や周囲のｎ型層側において幅広く形成され、この空乏層は素子領域中の空乏層と連続的に形成される。このように、素子領域の外側には、素子領域を取り囲むように、動作電流自身は流されないが耐圧を向上させるための構造が設けられた外周領域が設けられる。
【０００７】
また、こうした場合において、ガードリングやＦＬＲは外周領域においてのみ形成されるのに対して、ｎ型層は、外周領域と素子領域の両方で共通に用いられる。このため、ｎ型層のドーピング濃度（比抵抗）は、主に素子領域におけるダイオード特性に応じて設定され、一般的に、このドーピング濃度は低く（比抵抗は高く）設定される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−６８６８８号公報
【特許文献２】特開平６−２２４４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の構成によって、ＶＦ、ＩＲを共に小さくし、かつ耐圧を高めることができるものの、パワー半導体素子としては、高い静電気放電（ＥＳＤ）耐量も要求される。ＥＳＤにおいては、耐圧を超える大きな逆バイアスが短時間で印加され、大きな逆方向電流が流れることによって、素子が熱的に破壊される。ＥＳＤ耐量は、ＥＳＤに際して素子が破壊される際の指針となるが、上記のＳＢＤにおいては、静電気放電時に電流がガードリング周辺を集中的に流れるため、特にガードリング周辺が電流集中によって破壊されやすく、高いＥＳＤ耐量を得ることが困難であった。
【００１０】
すなわち、ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量をもつＳＢＤを得ることは困難であった。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ｎ型のシリコンで構成された半導体層と、当該半導体層の上に設けられ前記半導体層に対してショットキー接触をする第１主電極と、前記半導体層とオーミック接触をする第２主電極と、前記第１主電極直下の前記半導体層において形成された複数の溝と、前記第１主電極と接続され、前記溝の内部において前記溝の内面に形成された絶縁層を介して設けられたシールド電極とが、動作電流が流される領域である素子領域において設けられた半導体装置であって、平面視において前記素子領域の外側に設けられた外周領域において、平面視において前記素子領域を囲む環状の領域でありｐ型の環状半導体層が前記半導体層の上面側に形成され、前記半導体層の比抵抗が０．３〜３．５Ω・ｃｍの範囲、前記環状半導体層のドーピング濃度が１×１０１６〜５×１０１７ｃｍ−３の範囲であり、前記第１主電極と前記第２主電極との間に耐圧を超える逆バイアスが印加された際に、前記溝の直下における前記半導体層において電流が流れる構成とされたことを特徴とする。
本発明の半導体装置において、前記溝内における前記絶縁層は厚さが５０〜１５０ｎｍのシリコン酸化膜であることを特徴とする。
本発明の半導体装置において、前記半導体層の厚さは４〜１３μｍ、前記溝の深さは１．０〜２．５μｍの範囲とされたことを特徴とする。
本発明の半導体装置において、平面視における前記溝の間隔は２〜４μｍの範囲とされたことを特徴とする。
本発明の半導体装置は、同心状とされた複数の前記環状半導体層を具備することを特徴とする。
本発明の半導体装置は、前記外周領域において、前記第１主電極は、前記絶縁層よりも厚い層間絶縁層を介して前記半導体層を覆うことを特徴とする。
【発明の効果】
【００１３】
本発明は以上のように構成されているので、ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置におけるトレンチの構造を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置における、トレンチ、ガードリング、ＦＬＲ等の構成を示す上面図である。
【図４】従来の半導体装置（ａ）、本発明の実施の形態に係る半導体装置（ｂ）における逆バイアス時の空乏層の状況を示す図である。
【図５】従来のＳＢＤにおける逆バイアス時の空乏層の状況を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、バリア金属層と、シリコンで構成された半導体層との間で形成されるショットキー接合によって整流特性を発現するＳＢＤである。このＳＢＤの素子領域においては、逆方向電流ＩＲを低下させるために、複数のトレンチが形成されている。一方、素子領域の外周には、耐圧を向上させるためのガードリング、ＦＬＲが形成されている。
【００１６】
図１は、この半導体装置（ＳＢＤ）１０の構造を示す断面図である。この半導体装置１０においては、基板となり高濃度にｎ型にドープされたために導電性の高いｎ＋層２１の上に、ＳＢＤにおけるドリフト層となり低濃度にドープされたｎ型層（半導体層）２２がエピタキシャル成長によって形成されている。ｎ型層２２の上には、ｎ型層２２とショットキー接触をするバリア金属層３０が、素子領域Ｒ１でｎ型層２２と直接接するように形成される。バリア金属層３０の材料としては、ｎ型層２２との間でショットキー接合を形成するパラジウム（Ｐｄ）が用いられる。ただし、Ｐｄは電流を流すための電極材料としては適さないため、アルミニウム（Ａｌ）等で構成されたアノード電極３１が、このバリア金属層３０の上に、バリア金属層３０と直接接するように厚く形成される。このため、アノード電極３１とバリア金属層３０が組み合わされて、動作電流が流される主電極（第１主電極）とされている。アノード電極３１とバリア金属層３０との間には、拡散防止用のチタン（Ｔｉ）層（図示せず）が薄く形成される。
【００１７】
一方、ｎ＋層２１の裏面側には、ｎ＋層２１とオーミック接触するカソード電極（第２主電極）３２が設けられる。このため、この半導体装置１０は、アノード電極３１とカソード電極３２間において動作電流が流されるショットキーバリアダイオード（ＳＢＤ）となる。なお、図１においては、素子領域Ｒ１と、その外側（右側）に設けられた外周領域Ｒ２との境界Ｂ付近の構造が示されており、実際には素子領域Ｒ１は左側にまで広く延伸し、その左側端部には、図１における外周領域Ｒ２と同様の構造が図１とは左右対称に形成されている。素子領域Ｒ１においては、複数のトレンチ（溝）Ｔが等間隔で平行に形成されており、図１においては、トレンチＴの長手方向に垂直な断面が示されている。
【００１８】
図２は、トレンチＴの構造を詳細に示す断面図であり、図１に示された状態が拡大されて示されている。トレンチＴの内面には薄い酸化膜（絶縁層）５１が形成された上で、高濃度にドープされたことによって高い電導率をもつ多結晶シリコン層（シールド電極）５２が、トレンチＴ内を埋め込むように形成されている。多結晶シリコン層５２はその上のバリア金属層３０と直接接するように形成されているため、多結晶シリコン層５２は、アノード電極３１の電位によってトレンチＴの内面と接するｎ型層２２の表面電位を制御するフィールドプレートとして機能する。このため、アノード電極３１に大きな負電圧が印加された場合（ＳＢＤが逆バイアスとされた場合）には、トレンチＴの内面と接するｎ型層２２は空乏化される。これによって、素子領域Ｒ１における空乏層が広がり、電界において空乏層に印加される成分が大きくなり、ショットキー接合界面における電界強度が低下するために、逆方向電流ＩＲを低減することができる。この構成は、特許文献１に記載されたものと同様である。
【００１９】
図１において、素子領域Ｒ１と外周領域Ｒ２の境界Ｂを含む領域において、ｎ型層２２の表面には、ｐ型の拡散層で構成されたガードリング（環状半導体層）４０が形成されている。また、ガードリング４０の外側には、ガードリング４０と同様のｐ型の拡散層で構成されたＦＬＲ（環状半導体層）４１が２つ形成されている。ガードリング４０、２つのＦＬＲ４１は、ｎ型層２２の表面において同時にイオン注入や拡散等によって形成されるため、これらの深さ、アクセプタ濃度は同等である。図３は、トレンチＴ、ガードリング４０、ＦＬＲ４１等の平面形状を示す上面図である。ここで、境界Ｂは、バリア金属層３０の外周と等しい。ガードリング４０、ＦＬＲ４１は、平面視においてそれぞれ境界Ｂ（素子領域Ｒ１）を囲むように環状に形成されており、バリア金属層の端部（バリア金属層端部３０Ａ）は、ガードリング４０上に位置する。このため、これらにより、素子領域Ｒ１の周囲で逆バイアス時に電界集中が発生することが抑制される。この点については、特許文献２に記載の技術と同様である。動作電流は素子領域Ｒ１の面積に比例するため、素子領域Ｒ１の面積あるいは幅は大きく設定される。これに対し、外周領域Ｒ２には動作電流は流されず、耐圧の向上のためにのみ用いられるため、その面積あるいは幅は、効果を奏する限りにおいて小さく設定される。
【００２０】
また、図１に示されるように、アノード電極３１は、素子領域Ｒ１から外周領域Ｒ２にかけて形成されている。バリア金属層３０は、素子領域Ｒ１においてｎ型層２２又は多結晶シリコン層５２と直接接し、アノード電極３１は、素子領域Ｒ１においてはバリア金属層３０を覆うように形成されている。これに対し、外周領域Ｒ２における素子領域Ｒ１から離れた部分（図１における右側）では、バリア金属層３０が形成されず、アノード電極３１とｎ型層２２、ＦＬＲ４１等との間には厚い酸化膜（層間絶縁層）４２が形成され、アノード電極３１と半導体層２０とは直接接さない。これによりこの部分でアノード電極３１を用いたＭＯＳ構造が形成されるため、アノード電極３１は、その電位によってｎ型層２２の表面電位を制御するフィールドプレートとして機能し、逆バイアス時に、外周領域Ｒ２においては、アノード電極３１直下のｎ型層２２の表面を空乏化することができる。これによって、逆バイアス時において外周領域Ｒ２に空乏層が広がりやすくなり、この半導体装置１０の耐圧を向上させることができる。
【００２１】
ここで、図５に示されるように、外周領域Ｒ２が存在しない場合には、逆バイアス時における空乏層Ｄの幅は、素子領域Ｒ１の端部において狭くなるために、この部分で局所的に電界が高くなり、この部分で耐圧が制限される。この場合の耐圧をＶ１とすると、このような端部が仮に存在しない場合における素子領域Ｒ１における耐圧をＶ０として、Ｖ１＜＜Ｖ０となる。この半導体装置１０において、Ｖ０は、ｎ型層２２のドーピング濃度、厚さやトレンチＴの構成（間隔、深さ、径、酸化膜５１の厚さ等）で定まる。前記の通り、上記の構造の外周領域Ｒ２を素子領域Ｒ１の周囲に設けることによって、耐圧をＶ２（Ｖ２＞Ｖ１）とすることができる。
【００２２】
ここで、前記の通り、従来の構造においては、ガードリング、ＦＬＲのアクセプタ濃度は、ｎ型層のドナー濃度よりも大幅に高くされるため、逆バイアス時において、空乏層はｎ型層側において広がる。これに対して、この半導体装置１０においては、こうした従来の構造と比べて、ｎ型層２２のドナー濃度を高く、かつガードリング４０、ＦＬＲ４１のアクセプタ濃度を大幅に低下させることによって、逆バイアス時の空乏層をガードリング４０、ＦＬＲ４１側で伸ばすことができる。これにより、従来の構造と同様に、外周領域Ｒ２における耐圧をＶ２にまで高めることができる。この場合、外周領域Ｒ２では上記の耐圧Ｖ２でブレークダウンが発生する。
【００２３】
一方、ｎ型層２２のドナー濃度を高めたにも関わらず、トレンチＴにおける酸化膜５１を薄くすることによって、トレンチＴ周囲に形成される空乏層の幅、形状を従来と同様とすることができる。このため、ショットキー接合に印加される電界を緩和することができ、ＩＲを低下させることができる。具体的には、ｎ型層２２の熱酸化をすることによって形成されるシリコン酸化膜を酸化膜５１として用いた場合、その膜厚は５０〜１５０ｎｍの範囲とすることが好ましい。
【００２４】
図４は、逆バイアス時における空乏層Ｄの形状を、従来の半導体装置１１０（ａ）、上記の半導体装置１０（ｂ）について模式的に示す図である。前記の通り、従来の半導体装置１１０（図４（ａ））においては、ｎ型層１２２のドナー濃度はｎ型層２２よりも低く、ガードリング１４０、ＦＬＲ１４１のアクセプタ濃度は、ガードリング４０、４１よりも大幅に高く設定されている。この構造では、逆バイアス時に空乏層Ｄは一様にｎ型層１２２において形成される。前記の通り、端部の効果を無視した場合における素子領域Ｒ１における耐圧はＶ０である。この場合、静電気放電（ＥＳＤ）時のように、大きな逆バイアスが印加された場合には、図中の矢印で示されるように、外周領域Ｒ２におけるガードリング１４０、１４１の直下の部分が電流が流れる経路となる。この電流が流れる際の逆バイアス電圧は、前記の耐圧Ｖ２であり、Ｖ２＞Ｖ１（ただしＶ１＜＜Ｖ０）である。
【００２５】
すなわち、逆バイアス電圧がＶ２を超えると、ブレークダウンは外周領域Ｒ２で発生し、この半導体装置１１０においては、ガードリング１４０、１４１の直下を電流が流れる。実際にはガードリング１４０、ＦＬＲ１４１にはわずかな非一様性が存在するために、実際には電流は更にこの領域の一部を集中的に流れる。前記の通り、ガードリング１４０等の面積は小さく設定されるため、結局、この場合に流れる電流密度は大きくなる。このため、ＥＳＤに際しては、ガードリング１４０、ＦＬＲ１４１直下で局所的に電流密度が高くなり、温度が局所的に上昇し、この部分が破壊されやすい。すなわち、ＥＳＤ耐量が低くなる。
【００２６】
一方、図４（ｂ）に示されるように、上記の半導体装置１０においては、トレンチＴの設定によって、逆バイアス時におけるトレンチＴの下部の耐圧が、これによる前記のＶ０＜Ｖ２となるように設定される。すなわち、上記の半導体装置１０においては、素子領域Ｒ１における耐圧Ｖ０が低く設定され、この場合のブレークダウンはトレンチＴの下部（素子領域Ｒ１）となる。トレンチＴは素子領域Ｒ１中において狭い間隔で一様に形成されているため、結局、この場合の電流は、広い面積の素子領域Ｒ１中で一様に流れる。このため、図４（ａ）の場合と比べて、図４（ｂ）の場合には、電流密度を低減することができる。このため、ＥＳＤ耐量を高くすることができる。すなわち、Ｖ０＜Ｖ２（Ｖ１＜Ｖ２）となるように、トレンチＴ（素子領域Ｒ１）、ガードリング４０等（外周領域Ｒ２）を設定し、この半導体装置１０の耐圧をＶ０と設定することにより、ＥＳＤ耐量を高めることができる。
【００２７】
ここで、ｎ型層２２は、素子領域Ｒ１、外周領域Ｒ２において共通に用いられる。上記の半導体装置１０においては、外周領域Ｒ２における空乏層Ｄをｐ型層（ガードリング４０等）側に伸ばすために、図４（ａ）の構成よりもｎ型層２２のドナー濃度を低く、かつ薄くすることができる。
【００２８】
具体的には、ｎ型層２２の比抵抗を１．７Ω・ｃｍ程度（従来は２．５Ω・ｃｍ程度）、厚さを７〜８μｍ程度（従来は１０μｍ程度）とした。この比抵抗に対応するドナー濃度は、２．７×１０１５ｃｍ−３程度となる。ガードリング４０等におけるアクセプタ濃度は、５×１０１６ｃｍ−３とし、深さは１．３μｍとした。また、ガードリング４０の幅は３μｍ、これに隣接するＦＬＲ４１の間隔は３μｍ、図１における２つのＦＬＲ４１間の距離は４μｍとした。
【００２９】
また、トレンチＴの幅は０．７μｍ、間隔は３〜４μｍ、深さは１．３〜１．４μｍとした。トレンチＴ内における酸化膜５１（シリコン酸化膜）を８０〜１００ｎｍとした。この際、トレンチＴが形成されるｎ型層２２の比抵抗が従来よりも低く（ドナー濃度が高く）されるために、この部分でブレークダウンがしやすくなる。これによって、ＥＳＤ時における電流経路を素子領域Ｒ１中にすることができ、ＥＳＤ耐量を高めることができた。更に、ｎ型層２２の比抵抗が低く、かつ薄くされるために、ＶＦを低下させることができる。この際、図４（ｂ）に示されるように、逆バイアス時におけるトレンチＴ周囲の空乏層Ｄの形状は、従来（図４（ａ））と同様とされるため、この空乏層Ｄによって、ショットキー接合に印加される電界を小さくすることができ、ＩＲを低下させることができる。
【００３０】
より一般的には、シリコンで構成されたｎ型層２２の比抵抗は０．３〜３．５Ω・ｃｍの範囲、ガードリング４０、ＦＬＲ４１を構成するｐ型層のドーピング濃度（アクセプタ濃度）は１×１０１６〜５×１０１７ｃｍ−３とすることによって、ガードリング４０、ＦＬＲ４１側に空乏層Ｄが延びるようにすることができる。この際、ｎ型層２２の厚さを４〜１３μｍ、トレンチＴの深さを１．０〜２．５μｍの範囲とすることによって、Ｖ０＜Ｖ２とし、ブレークダウン時に素子領域Ｒ１で電流を流すことができる。また、特にトレンチＴの間隔を２〜４μｍ、幅を０．５〜１．２μｍの範囲とすることによって、素子領域Ｒ１において流れる電流を均一化し、電流密度を低下させることができる。この調整は、ＥＳＤ耐量だけでなく、ＶＦやＩＲの値も考慮して行うことが好ましい。
【００３１】
上記の構成においては、複数の同心の環状半導体（ガードリング、ＦＬＲ）が用いられたが、同様の効果を奏する限りにおいて、これらの数、構成は任意である。トレンチの間隔や構成についても同様である。
【符号の説明】
【００３２】
１０、１１０  半導体装置（ショットキーバリアダイオード：ＳＢＤ）
２１、１２１  ｎ＋層
２２、１２２  ｎ型層（半導体層）
３０、１３０  バリア金属層（第１主電極）
３０Ａ  バリア金属層端部
３１、１３１  アノード電極（第１主電極）
３２、１３２  カソード電極（第２主電極）
４０、１４０  ガードリング（環状半導体層）
４１、１４１  ＦＬＲ（環状半導体層）
４２  酸化膜（層間絶縁層）
５１  酸化膜（絶縁層）
５２  多結晶シリコン層（シールド電極）
Ｂ  境界
Ｄ  空乏層
Ｒ１  素子領域
Ｒ２  外周領域
Ｔ  トレンチ（溝）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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