(57)【要約】【課題】メモリセルの周辺回路のサイズの増加を抑制する。【解決手段】実施形態に係わる不揮発性半導体メモリは、第１及び第２の端子を有する抵抗変化素子Rと、第３及び第４の端子並びに制御端子を有し、第３の端子が第２の端子に電気的に接続されるトランジスタTと、第１及び第４の端子に電気的に接続され、書き込みにおいて、第１の端子に第１の電位を印加し、第４の端子に第２の電位を印加し、読み出しにおいて、第１の端子に第１及び第２の電位の一方を印加し、第４の端子に第１及び第２の電位の他方を印加する、ドライバ19A, 19Bと、を備える。【選択図】図３
2017059282.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の端子を有する抵抗変化素子と、
第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記第２の端子に電気的に接続される、トランジスタと、
前記第１及び第４の端子に電気的に接続され、書き込みにおいて、前記第１の端子に第１の電位を印加し、前記第４の端子に第２の電位を印加し、読み出しにおいて、前記第１の端子に前記第１及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加する、ドライバと、
を具備する不揮発性半導体メモリ。
【請求項２】
前記第１及び第４の端子に電気的に接続され、前記読み出しにおいて、前記第１及び第４の端子の電位を前記第１及び第２の電位の間の第３の電位に変化させる回路をさらに具備する、請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記読み出しにおいて、前記第３の電位を有する前記第１及び第４の端子の一方をディスチャージする回路をさらに具備する、請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記読み出しにおいて、前記第１及び第４の端子の一方がディスチャージされ、前記第１及び第４の端子の他方が前記第３の電位を保持した状態で、前記制御端子に前記トランジスタをオンにする第４の電位を印加するデコーダをさらに具備する、請求項３に記載の不揮発性半導体メモリ。
【請求項５】
前記第１及び第４の端子の一方に電気的に接続され、前記制御端子に前記第４の電位が印加され、前記第１の端子から前記第４の端子に、又は、前記第４の端子から前記第１の端子に流れる電流を検出する、センスアンプをさらに具備する、請求項４に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
STT (Spin Transfer Torque)-MRAM (Magnetic Random Access Memory)などの不揮発性半導体メモリは、例えば、直列接続された抵抗変化素子と選択トランジスタ（Field Effect Transistor: FET）とを含むメモリセルを備える。このような不揮発性半導体メモリにおいて、データ書き込みは、書き込み電流を抵抗変化素子に流すことにより行い、データ読み出しは、読み出し電流を抵抗変化素子に流すことにより行う。
【０００３】
これは、書き込み電流と読み出し電流が同一経路により抵抗変化素子に供給されることを意味する。この場合、データ読み出し時に、リードディスターブ（誤書き込み）を防ぐためには、読み出し電流を書き込み電流よりも小さくしなければならない。
【０００４】
従って、不揮発性半導体メモリは、書き込み電流を生成する書き込みドライバと、読み出し電流を生成する読み出しドライバと、の２種類のドライバを備えるのが一般的である。しかし、不揮発性半導体メモリ内にこのような２種類のドライバを設けることは、メモリセルの周辺回路のサイズを大きくし、かつ、消費電力を増大させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２３７０６号公報
【特許文献２】特表２００３−５２９８７９号公報
【特許文献３】特開平１１−１４９７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、メモリセルの周辺回路のサイズの増加を抑制したドライバの構成に関する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体メモリは、第１及び第２の端子を有する抵抗変化素子と、第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記第２の端子に電気的に接続される、トランジスタと、前記第１及び第４の端子に電気的に接続され、書き込みにおいて、前記第１の端子に第１の電位を印加し、前記第４の端子に第２の電位を印加し、読み出しにおいて、前記第１の端子に前記第１及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加する、ドライバと、を備える。
【図面の簡単な説明】
【０００８】
【図１】不揮発性半導体メモリの例を示すブロック図。
【図２】メモリセルアレイの例を示すブロック図。
【図３】第１の実施例に係わる周辺回路を示す回路図。
【図４Ａ】読み出し／書き込み制御回路の例を示す回路図。
【図４Ｂ】読み出し／書き込み制御回路の例を示す回路図。
【図５】書き込みドライバの例を示す回路図。
【図６】書き込みドライバの例を示す回路図。
【図７】読み出し動作の例を示すフローチャート。
【図８】読み出し動作の例を示す波形図。
【図９】ビット線をチャージするステップの例を示す回路図。
【図１０】ビット線をイコライズするステップの例を示す回路図。
【図１１】ビット線をディスチャージするステップの例を示す回路図。
【図１２】読み出し電流を発生させるステップの例を示す回路図。
【図１３】センスアンプの例を示す回路図。
【図１４】センスアンプの例を示す回路図。
【図１５】第２の実施例に係わる周辺回路を示す回路図。
【図１６】読み出し動作の例を示すフローチャート。
【図１７】読み出し動作の例を示す波形図。
【図１８】ビット線をチャージするステップの例を示す回路図。
【図１９】ビット線をイコライズするステップの例を示す回路図。
【図２０】ビット線をディスチャージするステップの例を示す回路図。
【図２１】読み出し電流を発生させるステップの例を示す回路図。
【図２２】センスアンプの例を示す回路図。
【図２３】センスアンプの例を示す回路図。
【図２４】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図２５】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図２６】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図２７】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図２８】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図２９】第３の実施例に係わる読み出し電位の発生方法を示す図。
【図３０】第４の実施例に係わる読み出し動作を示す図。
【図３１】第４の実施例に係わる読み出し動作を示す図。
【図３２】不揮発キャッシュシステムの例を示す図。
【図３３】磁気抵抗効果素子の例を示す図。
【図３４】磁気抵抗効果素子の例を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施例を説明する。
【００１０】
以下の実施例は、書き込み電流と読み出し電流が同一経路によりメモリセルに供給される不揮発性半導体メモリ、即ち、メモリセルが直列接続された抵抗変化素子と選択トランジスタ（FET）とを含む不揮発性半導体メモリ、例えば、STT-MRAMを対象とする。
【００１１】
ここで、抵抗変化素子とは、２つ又はそれを超える抵抗状態のうちの１つを選択的に記憶可能な素子のことであり、磁気抵抗効果素子、相変化素子など、を含む。また、選択トランジスタとは、抵抗変化素子に書き込み電流又は読み出し電流を選択的に流すための素子であり、アクセストランジスタとも呼ばれる。
【００１２】
このような不揮発性半導体メモリにおいて、以下の実施例では、同一ドライバにより書き込み電流と読み出し電流の双方を生成する技術を説明する。
【００１３】
ここで、同一ドライバとは、データ書き込み時に、書き込み電流を生成するための書き込みドライバのことを意味する。即ち、読み出し電流は、書き込み電流よりも小さいため、書き込みドライバを用いて生成する。
【００１４】
また、読み出し電流の生成を簡易化するため、以下の実施例では、読み出し電流を、ビット線の充放電と、チャージシェアリングと、により生成する技術を説明する。
【００１５】
（全体図）  
図１は、不揮発性半導体メモリの例を示している。
【００１６】
メモリセルアレイ10は、複数のメモリセルのアレイを備える。各メモリセルは、例えば、直列接続された抵抗変化素子と選択トランジスタとを備える。ロウデコーダ11a及びカラムデコーダ11bは、アドレス信号Addrに基づいて、メモリセルアレイ10内の複数のメモリセルをランダムアクセスする。
【００１７】
カラム選択回路12は、カラムデコーダ11bからのカラム選択信号に基づいて、メモリセルアレイ10とセンスアンプ14とを互いに電気的に接続する役割を有する。
【００１８】
読み出し／書き込み制御回路13は、読み出し／書き込み動作を制御する。
【００１９】
読み出し動作では、読み出し／書き込み制御回路13は、メモリセルアレイ10内の選択されたメモリセルに読み出し電流を流すための制御信号を発生する。書き込み動作では、読み出し／書き込み制御回路13は、メモリセルアレイ10内の選択されたメモリセルに書き込み電流を流すための制御信号を発生する。
【００２０】
センスアンプ14は、読み出し動作において、選択されたメモリセルに流れる読み出し電流を検出することにより、その選択されたメモリセルのデータを判定する。
【００２１】
制御回路15は、ロウデコーダ11a、カラムデコーダ11b、読み出し／書き込み制御回路13、及び、センスアンプ14の動作を制御する。
【００２２】
（メモリセルアレイ）  
図２は、メモリセルアレイの例を示している。
【００２３】
ここでは、一例として、階層ビット線構造を有するメモリセルアレイを説明する。
【００２４】
不揮発性半導体メモリは、メモリセルの微細化やメモリ容量の大容量化などが進行すると、ビット線が細くかつ長くなり、ビット線の抵抗値が大きくなる。そこで、メモリセルアレイを複数のブロックに分割し、これら複数のブロック上に、低抵抗のグローバルリードビット線を配置し、グローバルリードビット線と各ブロック内のローカルビット線とを接続する、といったアーキテクチャ（階層ビット線構造）が採用される。
【００２５】
階層ビット線構造によれば、読み出し動作の指示から、センスアンプからデータを読み出せる状態になるまでの時間（レイテンシー）を短くすることができる。このため、不揮発性半導体メモリにおいて階層ビット線構造を採用することは、例えば、これを高速アクセスが要求されるキャッシュメモリに適用するに当たって非常に有効な手段となる。
【００２６】
メモリセルアレイ10は、カラム方向に並ぶ複数のブロックMAT0〜MAT7を備える。本例では、複数のブロックMAT0〜MAT7の数は、8個であるが、これに限られない。例えば、複数のブロックMAT0〜MAT7の数は、4個、16個、32個などであってもよい。
【００２７】
複数のブロックMAT0〜MAT7は、メモリセルMCを含む。メモリセルMCは、直列接続された抵抗変化素子（例えば、磁気抵抗変化素子）と選択トランジスタとを含む。
【００２８】
ロウ／カラムデコーダ11a, 11bは、メモリセルアレイ10のロウ方向の一端に配置される。複数のワード線WL及び複数のカラム選択線CSLは、ロウ／カラムデコーダ11a, 11bからロウ方向に延びる。メモリセルMCは、複数のワード線WL及び複数のカラム選択線CSLにより選択される。例えば、複数のワード線WLのうちの１つが選択され、複数のカラム選択線CSLのうちの１つが選択される。
【００２９】
グローバルリードビット線GRBL, bGRBL及びグローバルビット線GBLは、メモリセルアレイ10上においてカラム方向に延びる。グローバルリードビット線GRBLの一端は、センスアンプ14に接続される。グローバルリードビット線bGRBLの一端及びグローバルビット線GBLの一端は、読み出し／書き込み制御回路13に接続される。
【００３０】
ローカルビット線LBL, bLBLは、複数のブロックMAT0〜MAT7内に配置され、カラム方向に延びる。メモリセルMCは、ローカルビット線LBL, bLBL間に接続される。
【００３１】
センスアンプ14は、メモリセルアレイ10のカラム方向の一端に配置される。センスアンプ14は、例えば、グローバルリードビット線GRBLに流れる読み出し電流に基づいて、メモリセルMC内に記憶されたデータを判定する。
【００３２】
周辺回路（Peri）16は、ローカルビット線LBL, bLBLとグローバルリードビット線GRBL, bGRBLとの間に接続される。周辺回路16は、複数のブロックMAT0〜MAT7間又はその近傍に配置される。
【００３３】
（第１の実施例）  
図３は、第１の実施例に係わる周辺回路を示している。
【００３４】
カラム選択回路12は、ローカルビット線LBL, bLBLに接続されるトランスファゲートを含む。本例では、トランスファゲートは、Nチャネル型トランジスタ（例えば、FET）と、Pチャネル型トランジスタ（例えば、FET）と、を備える。但し、トランスファゲートは、Nチャネル型トランジスタのみを備えていてもよい。
【００３５】
カラム選択回路12内のトランスファゲートは、カラムデコーダ11bからのカラム選択信号CSLが“H（high）”になると、オン状態になる。
【００３６】
イコライズ回路17は、ローカルビット線LBL, bLBL間に接続されるNチャネル型トランジスタ（例えば、FET）を備える。イコライズ回路17は、イコライズ信号EQが“H”になると、オン状態になる。イコライズ信号EQが“H”のとき、ローカルビット線LBL, bLBLの電位は、イコライズされる。
【００３７】
ディスチャージ回路18は、ローカルビット線bLBLに接続されるNチャネル型トランジスタ（例えば、FET）を備える。ディスチャージ回路18は、ディスチャージ信号DISが“H”になると、オン状態になる。ディスチャージ信号DISが“H”のとき、ローカルビット線bLBLは、ディスチャージされる。
【００３８】
本例では、ディスチャージ回路18が接続されるローカルビット線bLBLは、読み出し動作において、ソース線（読み出し電流が流れ込む導電線）として機能する。
【００３９】
この場合、同図に示すように、メモリセルMC内の抵抗変化素子Rは、ローカルビット線（読み出し電流が流れ出す導電線）LBL側に配置し、メモリセルMC内の選択トランジスタTは、ローカルビット線bLBL側に配置するのが望ましい。
【００４０】
なぜなら、読み出し電流Imcがローカルビット線LBLからローカルビット線bLBLに流れるとき、選択トランジスタTのソース(S)を、ローカルビット線bLBLの電位（例えば、接地電位Vss）とすれば、基板バイアス効果による読み出し電流の飽和現象が発生しないからである。
【００４１】
ワード線WLは、メモリセルMC内の選択トランジスタTのゲートに接続される。ロウデコーダ11aからの選択信号VWLが“H”のとき、選択トランジスタTは、オン状態となり、読み出し／書き込み電流が抵抗変化素子Rに流れる。
【００４２】
書き込みドライバ19Aは、グローバルビット線GBL及びローカルビット線LBL間に接続される。書き込みドライバ19Aは、書き込み動作において、活性状態（動作状態）になり、ローカルビット線LBLの電位を、書き込み電位Vwrite（例えば、1.2〜1.4V）又は接地電位Vssに設定する。
【００４３】
書き込みドライバ19Bは、グローバルリードビット線bGRBL及びローカルビット線bLBL間に接続される。書き込みドライバ19Bは、書き込み動作において、活性状態になり、ローカルビット線bLBLの電位を、書き込み電位Vwrite又は接地電位Vssに設定する。
【００４４】
例えば、書き込み動作において、制御信号ACTが“H”になると、書き込みドライバ19A, 19Bは、活性状態になり、制御信号ACTが“L(low)”になると、書き込みドライバ19A, 19Bは、非活性状態（非動作状態）になる。
【００４５】
書き込み動作において、制御信号ACTが“H”であり、かつ、読み出し／書き込み制御回路13が、制御信号Aとして“H”を出力し、制御信号Bとして“L”を出力するとき、書き込みドライバ19Aは、ローカルビット線LBLをVwriteに設定し、書き込みドライバ19Bは、ローカルビット線bLBLをVssに設定する。この時、書き込み電流は、ローカルビット線LBLからローカルビット線bLBLに向かって流れる。
【００４６】
従って、抵抗変化素子Rの抵抗値は、例えば、高抵抗状態（“１”状態）に変化する。
【００４７】
また、書き込み動作において、制御信号ACTが“H”であり、かつ、読み出し／書き込み制御回路13が、制御信号Aとして“L”を出力し、制御信号Bとして“H”を出力するとき、書き込みドライバ19Aは、ローカルビット線LBLをVssに設定し、書き込みドライバ19Bは、ローカルビット線bLBLをVwriteに設定する。この時、書き込み電流は、ローカルビット線bLBLからローカルビット線LBLに向かって流れる。
【００４８】
従って、抵抗変化素子Rの抵抗値は、例えば、低抵抗状態（“０”状態）に変化する。
【００４９】
本例では、書き込みドライバ19A, 19Bは、読み出し動作においても、一時的に活性状態になり、ローカルビット線LBL, bLBLのうちの一方の電位を、書き込み電位Vwriteに設定し、ローカルビット線LBL, bLBLのうちの他方の電位を、接地電位Vssに設定する。
【００５０】
例えば、読み出し動作において、制御信号ACTが“H”になると、書き込みドライバ19A, 19Bは、活性状態になり、制御信号ACTが“L”になると、書き込みドライバ19A, 19Bは、非活性状態になる。
【００５１】
読み出し動作において、制御信号ACTが“H”であり、かつ、読み出し／書き込み制御回路13が、制御信号Aとして“H”を出力し、制御信号Bとして“L”を出力するとき、書き込みドライバ19Aは、ローカルビット線LBLをVwriteに充電し、書き込みドライバ19Bは、ローカルビット線bLBLをVssに充電する。
【００５２】
また、読み出し動作において、制御信号ACTが“H”であり、かつ、読み出し／書き込み制御回路13が、制御信号Aとして“L”を出力し、制御信号Bとして“H”を出力するとき、書き込みドライバ19Aは、ローカルビット線LBLをVssに充電し、書き込みドライバ19Bは、ローカルビット線bLBLをVwriteに充電する。
【００５３】
この後、イコライズ回路17によるイコライズ（チャージシェアリング）動作、及び、ディスチャージ回路18によるディスチャージ動作が行われる。これにより、読み出し電位Vreadが生成され、読み出し電流Imcを発生させるための準備が整う。これについては、読み出し動作の説明で詳しく述べる。
【００５４】
センスアンプ（SA）14は、グローバルリードビット線GRBLに流れる読み出し電流Imcとリファレンス線RLに流れるリファレンス電流Ircとに基づいて、メモリセルMC内の抵抗変化素子Rに記憶されたデータに応じた出力電位Doutを出力する。センスアンプ14は、後述するように、電圧センスタイプであってもよいし、電流センスタイプであってもよい。
【００５５】
尚、本例では、不揮発性半導体メモリは、１つのメモリセルに１ビットを記憶する１セル／１ビットタイプを想定しているが、これに代えて、２つのメモリセルに１ビット（相補データ）を記憶する２セル／１ビットタイプであってもよい。後者の場合、Imcを生成する回路と同じ回路により、Ircを生成すればよい。
【００５６】
図４Ａ及び図４Ｂは、読み出し／書き込み制御回路の例を示している。
【００５７】
図４Ａは、読み出し動作において、書き込みドライバ19Aにより、ローカルビット線LBLをVwriteに充電し、書き込みドライバ19Bにより、ローカルビット線bLBLをVssに充電するための回路例である。
【００５８】
書き込みイネーブル信号WE’及びデータ(書き込みデータ)DATAは、アンドゲート回路20に入力される。アンドゲート回路20の出力信号は、オアゲート回路21に入力される。読み出しイネーブル信号RE’も、オアゲート回路21に入力される。オアゲート回路21の出力信号は、制御信号A（図３の制御信号Aに対応）となる。
【００５９】
また、書き込みイネーブル信号WE’及びデータDATAの反転信号bDATAは、アンドゲート回路22に入力される。アンドゲート回路22の出力信号は、制御信号B（図３の制御信号Bに対応）となる。
【００６０】
書き込み動作では、書き込みイネーブル信号WE’は“H”であり、読み出しイネーブル信号RE’は“L”である。データDATAが“１”(=“H”)のとき、制御信号Aは、“H”となり、制御信号Bは、“L”となる。また、データDATAが“０”(=“L”)のとき、制御信号Aは、“L”となり、制御信号Bは、“H”となる。
【００６１】
読み出し動作では、書き込みイネーブル信号WE’は、“L”であり、読み出しイネーブル信号RE’は、“H”である。従って、制御信号Aは、“H”となり、制御信号Bは、“L”となる。
【００６２】
図４Ｂは、読み出し動作において、書き込みドライバ19Aにより、ローカルビット線LBLをVssに充電し、書き込みドライバ19Bにより、ローカルビット線bLBLをVwriteに充電するための回路例である。
【００６３】
書き込みイネーブル信号WE’及びデータ(書き込みデータ)DATAは、アンドゲート回路23に入力される。アンドゲート回路23の出力信号は、制御信号A（図３の制御信号Aに対応）となる。
【００６４】
また、書き込みイネーブル信号WE’及びデータDATAの反転信号bDATAは、アンドゲート回路24に入力される。アンドゲート回路24の出力信号は、オアゲート回路25に入力される。読み出しイネーブル信号RE’も、オアゲート回路25に入力される。オアゲート回路25の出力信号は、制御信号B（図３の制御信号Bに対応）となる。
【００６５】
書き込み動作では、書き込みイネーブル信号WE’は“H”であり、読み出しイネーブル信号RE’は“L”である。データDATAが“１”(=“H”)のとき、制御信号Aは、“H”となり、制御信号Bは、“L”となる。また、データDATAが“０”(=“L”)のとき、制御信号Aは、“L”となり、制御信号Bは、“H”となる。
【００６６】
読み出し動作では、書き込みイネーブル信号WE’は、“L”であり、読み出しイネーブル信号RE’は、“H”である。従って、制御信号Aは、“L”となり、制御信号Bは、“H”となる。
【００６７】
図５及び図６は、書き込みドライバの例を示している。
【００６８】
図５は、図３の書き込みドライバ19Aに対応し、図６は、図３の書き込みドライバ19Bに対応する。
【００６９】
書き込みドライバ19A, 19Bは、第１の端子（Vwrite）と第２の端子(Vss)との間に直列接続されるPチャネル型トランジスタ（FET）P1, P2、及び、Nチャネル型トランジスタ（FET）N1, N2を備える。入力信号A, Bの反転信号（インバータI1の出力信号）bA, bBは、Pチャネル型トランジスタP1のゲート、及び、Nチャネル型トランジスタN1のゲートに入力され、出力信号OUTは、Pチャネル型トランジスタP1のドレイン、及び、Nチャネル型トランジスタN1のドレインから出力される。
【００７０】
制御信号ACTは、Nチャネル型トランジスタN2のゲートに入力され、制御信号ACTの反転信号（インバータI2の出力信号）は、Pチャネル型トランジスタP2のゲートに入力される。
【００７１】
次に、図７乃至図１２を参照して、読み出し動作の例を説明する。
【００７２】
図７は、読み出し動作のフローチャートを示し、図８は、読み出し動作の波形を示し、図９乃至図１２は、読み出し動作の一ステップでの周辺回路の状態を示している。
【００７３】
読み出し動作は、セットアップ（Setup）、評価（Evaluate）、センス（Sense）、及び、ラッチ（Latch）の４つのステップを備える。
【００７４】
セットアップは、ビット線対LBL, bLBLの電位を設定する動作、即ち、書き込み電位Vwriteから読み出し電位Vreadを生成する動作を含む。
【００７５】
まず、時刻Taにおいて、アドレス信号Addrが有効となり、ロウデコーダ及びカラムデコーダによりアドレス信号Addrをデコードする処理が行われる。
【００７６】
時刻Tbにおいて、アドレス信号Addrに基づくカラムの選択処理が終わり、選択されたカラムでは、カラム選択信号CSLが“H”に設定される。その結果、選択されたカラムでは、書き込みドライバ19Aがローカルビット線LBLに接続され、書き込みドライバ19Bがローカルビット線bLBLに接続される。
【００７７】
また、制御信号ACTが“H”となり、書き込みドライバ19A, 19Bが活性化される。さらに、制御信号Aが“H”となり、制御信号Bが“L”となる（図４Ａの読み出し／書き込み制御回路を使用した場合）。
【００７８】
その結果、図９に示すように、ローカルビット線LBLは、書き込みドライバ19AによりVwriteに充電され、ローカルビット線bLBLは、書き込みドライバ19BによりVssに充電される（図７のステップST11）。
【００７９】
この後、制御信号ACTが“L”になると、書き込みドライバ19A, 19Bが非活性化される。即ち、ローカルビット線LBLは、Vwriteの状態でフローティングとなり、ローカルビット線bLBLは、Vssの状態でフローティングとなる。
【００８０】
次に、時刻Tc〜Tdにおいて、イコライズ信号EQが一時的に“H”になると、図１０に示すように、２つのローカルビット線LBL, bLBLがショートされ、これらローカルビット線LBL, bLBL間でチャージチェアリングが行われる（図７のステップST12）。
【００８１】
即ち、ローカルビット線LBL, bLBLの電位は、キャパシタンスカップリングにより、Vequ (=(Vwrite + Vss)/2)にイコライズされる。例えば、Vssが接地電位（0V）のとき、ローカルビット線LBL, bLBLは、Vwrite/2の状態でフローティングとなる。
【００８２】
次に、時刻Te〜Tfにおいて、ディスチャージ信号DISが一時的に“H”になると、図１１に示すように、２つのローカルビット線LBL, bLBLのうちの一方、本例では、ローカルビット線bLBLが接地電位Vssにディスチャージされる（図７のステップST13）。
【００８３】
その結果、ローカルビット線LBLは、例えば、Vwrite/2の状態でフローティングとなり、ローカルビット線bLBLは、例えば、Vssの状態でフローティングとなる。これにより、書き込み電位Vwriteから読み出し電位Vread（=Vequ）を生成する動作が完了し、読み出し電流を流す準備が整う。
【００８４】
尚、上述のセットアップを行う期間Ta〜Tfは、従来の読み出しドライバを使用して読み出し電位Vreadを生成する場合に比べて、同じ、又は、それよりも短くできる。
【００８５】
なぜなら、従来の読み出しドライバは、書き込みドライバよりも駆動力が小さく、ビット線対を読み出し動作に必要な所定電位に安定させるまでに比較的長い時間を要するからである。これに対し、書き込みドライバは、ビット線対を高速に充電できると共に、チャージチェアリングによる読み出し電位の生成は、短時間で済むからである。
【００８６】
従って、ビット線対LBL, bLBLの充放電や、チャージシェアリングなど、に要する時間は、1nsecよりも短く、これを、アドレス信号Addrに基づきロウの選択処理を行っている時間内に隠蔽することが可能である。
【００８７】
次に、時刻Tf〜Tgにおいて、評価（Evaluate）を行う。
【００８８】
即ち、時刻Tfにワード線WLが“H”に設定されると、図１２に示すように、読み出し電流Imcがローカルビット線LBLからローカルビット線bLBLに向かって流れる。従って、センスアンプ14によりグローバルリードビット線GRBLの電位の評価が可能となる（図７のステップST14〜ST15）。
【００８９】
次に、時刻Tg〜Tiにおいて、センス及びラッチを行う。
【００９０】
センス及びラッチは、センスアンプイネーブル信号SAEを“H”に設定することにより行う（図７のステップST16〜ST17）。
【００９１】
即ち、センスアンプ14が活性化されると、センスアンプ14は、グローバルリードビット線GRBLに流れる読み出し電流Imcとリファレンス線RLに流れるリファレンス電流Ircとに基づいて、メモリセルMC内の抵抗変化素子Rに記憶されたデータに応じた出力電位Doutを出力する。
【００９２】
この後、時刻Tjにおいて、読み出し動作が完了する。
【００９３】
図１３は、センスアンプの第１の例を示している。
【００９４】
このセンスアンプ14は、電圧センスタイプである。
【００９５】
制御信号SAEが“H”になると、センスアンプ14は、活性状態になる。本例では、センスアンプ14が活性状態になる前においても、センスアンプ14は、センスアンプ14内のPチャネル型トランジスタにより、グローバルリードビット線GRBLの電位VGRBL及びリファレンス線RLの電位VRLの評価（evaluate）が可能である。
【００９６】
上述の読み出し動作における評価のステップは、センスアンプイネーブル信号SAEが“H”になる前のセンスアンプ14内のPチャネル型トランジスタによる評価に対応する。
【００９７】
センスアンプ14が活性状態になると、センスアンプ14内のPチャネル型トランジスタ及びNチャネル型トランジスタによるラッチ回路は、図３のメモリセルMCのデータをセンス及びラッチする。また、センスアンプ14は、図３のメモリセルMCのデータに応じた出力電位DOUTを出力する。
【００９８】
プリチャージ／イコライズ回路２３は、センスアンプ14によるセンス及びラッチを行う前に、グローバルリードビット線GRBLの電位VGRBL及びリファレンス線RLの電位VRLをリセットする。制御信号bPEが“L”のとき、グローバルリードビット線GRBL及びリファレンス線RLは、例えば、電源電位Vddに設定される。
【００９９】
図１４は、センスアンプの第２の例を示している。
【０１００】
このセンスアンプ14は、電流センスタイプである。
【０１０１】
制御信号SAEが“H”になると、センスアンプ14は、活性状態になる。
【０１０２】
センスアンプ14が活性状態になると、センスアンプ14内のPチャネル型トランジスタ及びNチャネル型トランジスタによるラッチ回路は、図３のメモリセルMCのデータをセンス及びラッチする。また、センスアンプ14は、図３のメモリセルMCのデータに応じた出力電位DOUTを出力する。
【０１０３】
プリチャージ／イコライズ回路２３は、センスアンプ14によるセンス及びラッチを行う前に、ノードNOUT, NOUT’の電位をリセットする。制御信号bPEが“L”のとき、ノードNOUT, NOUT’は、例えば、電源電位Vddに設定される。
【０１０４】
以上、第１の実施例に係わる不揮発性半導体メモリよれば、同一ドライバにより書き込み電位と読み出し電位の双方を生成することにより、メモリセルの周辺回路のサイズを小さくし、かつ、消費電力を低減することができる。また、書き込み電位から読み出し電位を生成するため、読み出し電位をチップ外部から入力する、書き込み電位とは別に読み出し電位を独立に生成する、などといった動作が不要となる。
【０１０５】
従って、大容量化、低消費電力化、及び、高速読み出しがそれぞれ可能な不揮発性半導体メモリを実現できる。
【０１０６】
（第２の実施例）  
図１５は、第２の実施例に係わる周辺回路を示している。
【０１０７】
第２の実施例は、第１の実施例（図３）の変形例である。
【０１０８】
第２の実施例は、第１の実施例と比べると、読み出し電流Imcの向きが相違する。即ち、第１の実施例では、ローカルビット線LBLからローカルビット線bLBLに向かう方向に読み出し電流を流す。これに対し、第２の実施例では、ローカルビット線bLBLからローカルビット線LBLに向かう方向に読み出し電流を流す。
【０１０９】
カラム選択回路12、読み出し／書き込み制御回路13、イコライズ回路17、及び、書き込みドライバ19A, 19Bは、第１の実施例で説明したカラム選択回路12、読み出し／書き込み制御回路13、イコライズ回路17、及び、書き込みドライバ19A, 19Bと同じであるため、ここでの詳細な説明を省略する。
【０１１０】
読み出し／書き込み制御回路13は、例えば、図４Ａ、図４Ｂなど、の例により実現できる。また、書き込みドライバ19Aは、例えば、図５の例により実現でき、書き込みドライバ19Bは、例えば、図６の例により実現できる。
【０１１１】
本例の周辺回路16では、ディスチャージ回路18は、ローカルビット線LBLに接続されるNチャネル型トランジスタ（例えば、FET）を備える。ディスチャージ回路18は、ディスチャージ信号DISが“H”になると、オン状態になる。ディスチャージ信号DISが“H”のとき、ローカルビット線LBLは、ディスチャージされる。
【０１１２】
ディスチャージ回路18が接続されるローカルビット線LBLは、読み出し動作において、ソース線（読み出し電流が流れ込む導電線）として機能する。
【０１１３】
この場合、同図に示すように、メモリセルMC内の抵抗変化素子Rは、ローカルビット線（読み出し電流が流れ出す導電線）bLBL側に配置し、メモリセルMC内の選択トランジスタTは、ローカルビット線LBL側に配置するのが望ましい。
【０１１４】
なぜなら、読み出し電流Imcがローカルビット線bLBLからローカルビット線LBLに流れるとき、選択トランジスタTのソース(S)を、ローカルビット線LBLの電位（例えば、接地電位Vss）とすれば、基板バイアス効果による読み出し電流の飽和現象が発生しないからである。
【０１１５】
書き込み動作において、書き込みドライバ19A, 19Bは、ローカルビット線LBL, bLBLの一方の電位を、書き込み電位Vwrite（例えば、1.2〜1.4V）に設定し、他方の電位を接地電位Vssに設定する。これは、第１の実施例と同じであるため、ここでの詳細な説明を省略する。
【０１１６】
読み出し動作においても、書き込みドライバ19A, 19Bは、ローカルビット線LBL, bLBLの一方の電位を、書き込み電位Vwriteに設定し、他方の電位を接地電位Vssに設定する。これも、第１の実施例と同じであるため、ここでの詳細な説明を省略する。
【０１１７】
この後、イコライズ回路17によるイコライズ（チャージシェアリング）動作、及び、ディスチャージ回路18によるディスチャージ動作が行われる。これにより、読み出し電位Vreadが生成され、読み出し電流Imcを発生させるための準備が整う。
【０１１８】
但し、第２の実施例では、ローカルビット線LBLがディスチャージされる。このため、読み出し電流Imcは、ローカルビット線bLBLからローカルビット線LBLに向かって流れることになる。
【０１１９】
センスアンプ（SA）14は、グローバルリードビット線GRBLに流れる読み出し電流Imcとリファレンス線RLに流れるリファレンス電流Ircとに基づいて、メモリセルMC内の抵抗変化素子Rに記憶されたデータに応じた出力電位Doutを出力する。
【０１２０】
尚、本例でも、不揮発性半導体メモリは、１つのメモリセルに１ビットを記憶する１セル／１ビットタイプを想定しているが、これに代えて、２つのメモリセルに１ビット（相補データ）を記憶する２セル／１ビットタイプであってもよい。後者の場合、Imcを生成する回路と同じ回路により、Ircを生成すればよい。
【０１２１】
次に、図１６乃至図２１を参照して、読み出し動作の例を説明する。
【０１２２】
図１６は、読み出し動作のフローチャートを示し、図１７は、読み出し動作の波形を示し、図１８乃至図２１は、読み出し動作の一ステップでの周辺回路の状態を示している。
【０１２３】
読み出し動作は、セットアップ（Setup）、評価（Evaluate）、センス（Sense）、及び、ラッチ（Latch）の４つのステップを備える。
【０１２４】
セットアップは、ビット線対LBL, bLBLの電位を設定する動作、即ち、書き込み電位Vwriteから読み出し電位Vreadを生成する動作を含む。
【０１２５】
まず、時刻Taにおいて、アドレス信号Addrが有効となり、ロウデコーダ及びカラムデコーダによりアドレス信号Addrをデコードする処理が行われる。
【０１２６】
時刻Tbにおいて、アドレス信号Addrに基づくカラムの選択処理が終わり、選択されたカラムでは、カラム選択信号CSLが“H”に設定される。その結果、選択されたカラムでは、書き込みドライバ19Aがローカルビット線LBLに接続され、書き込みドライバ19Bがローカルビット線bLBLに接続される。
【０１２７】
また、制御信号ACTが“H”となり、書き込みドライバ19A, 19Bが活性化される。さらに、制御信号Aが“H”となり、制御信号Bが“L”となる（図４Ａの読み出し／書き込み制御回路を使用した場合）。
【０１２８】
その結果、図１８に示すように、ローカルビット線LBLは、書き込みドライバ19AによりVwriteに充電され、ローカルビット線bLBLは、書き込みドライバ19BによりVssに充電される（図１６のステップST21）。
【０１２９】
この後、制御信号ACTが“L”になると、書き込みドライバ19A, 19Bが非活性化される。即ち、ローカルビット線LBLは、Vwriteの状態でフローティングとなり、ローカルビット線bLBLは、Vssの状態でフローティングとなる。
【０１３０】
次に、時刻Tc〜Tdにおいて、イコライズ信号EQが一時的に“H”になると、図１９に示すように、２つのローカルビット線LBL, bLBLがショートされ、これらローカルビット線LBL, bLBL間でチャージチェアリングが行われる（図１６のステップST22）。
【０１３１】
即ち、ローカルビット線LBL, bLBLの電位は、キャパシタンスカップリングにより、Vequ (=(Vwrite + Vss)/2)にイコライズされる。例えば、Vssが接地電位（0V）のとき、ローカルビット線LBL, bLBLは、Vwrite/2の状態でフローティングとなる。
【０１３２】
次に、時刻Te〜Tfにおいて、ディスチャージ信号DISが一時的に“H”になると、図２０に示すように、２つのローカルビット線LBL, bLBLのうちの一方、本例では、ローカルビット線LBLが接地電位Vssにディスチャージされる（図１６のステップST23）。
【０１３３】
その結果、ローカルビット線bLBLは、例えば、Vwrite/2の状態でフローティングとなり、ローカルビット線LBLは、例えば、Vssの状態でフローティングとなる。これにより、書き込み電位Vwriteから読み出し電位Vread（=Vequ）を生成する動作が完了し、読み出し電流を流す準備が整う。
【０１３４】
尚、上述のセットアップを行う期間Ta〜Tfは、第１の実施例と同様に、従来の読み出しドライバを使用して読み出し電位Vreadを生成する場合に比べて、同じ、又は、それよりも短くできる。
【０１３５】
次に、時刻Tf〜Tgにおいて、評価（Evaluate）を行う。
【０１３６】
即ち、時刻Tfにワード線WLが“H”に設定されると、図２１に示すように、読み出し電流Imcがローカルビット線bLBLからローカルビット線LBLに向かって流れる。従って、センスアンプ14によりグローバルリードビット線GRBLの電位の評価が可能となる（図１６のステップST24〜ST25）。
【０１３７】
次に、時刻Tg〜Tiにおいて、センス及びラッチを行う。
【０１３８】
センス及びラッチは、センスアンプイネーブル信号SAEを“H”に設定することにより行う（図１６のステップST26〜ST27）。
【０１３９】
即ち、センスアンプ14が活性化されると、センスアンプ14は、グローバルリードビット線GRBLに流れる読み出し電流Imcとリファレンス線RLに流れるリファレンス電流Ircとに基づいて、メモリセルMC内の抵抗変化素子Rに記憶されたデータに応じた出力電位Doutを出力する。
【０１４０】
この後、時刻Tjにおいて、読み出し動作が完了する。
【０１４１】
図２２は、センスアンプの第１の例を示している。
【０１４２】
このセンスアンプ14は、電圧センスタイプである。
【０１４３】
制御信号bSAEが“L”になると、センスアンプ14は、活性状態になる。本例では、センスアンプ14が活性状態になる前においても、センスアンプ14は、センスアンプ14内のNチャネル型トランジスタにより、グローバルリードビット線GRBLの電位VGRBL及びリファレンス線RLの電位VRLの評価（evaluate）が可能である。
【０１４４】
上述の読み出し動作における評価のステップは、センスアンプイネーブル信号bSAEが“L”になる前のセンスアンプ14内のNチャネル型トランジスタによる評価に対応する。
【０１４５】
センスアンプ14が活性状態になると、センスアンプ14内のPチャネル型トランジスタ及びNチャネル型トランジスタによるラッチ回路は、図１５のメモリセルMCのデータをセンス及びラッチする。また、センスアンプ14は、図１５のメモリセルMCのデータに応じた出力電位DOUTを出力する。
【０１４６】
プリチャージ／イコライズ回路２３は、センスアンプ14によるセンス及びラッチを行う前に、グローバルリードビット線GRBLの電位VGRBL及びリファレンス線RLの電位VRLをリセットする。制御信号PEが“H”のとき、グローバルリードビット線GRBL及びリファレンス線RLは、例えば、接地電位Vssに設定される。
【０１４７】
図２３は、センスアンプの第２の例を示している。
【０１４８】
このセンスアンプ14は、電流センスタイプである。
【０１４９】
制御信号bSAEが“L”になると、センスアンプ14は、活性状態になる。
【０１５０】
センスアンプ14が活性状態になると、センスアンプ14内のPチャネル型トランジスタ及びNチャネル型トランジスタによるラッチ回路は、図１５のメモリセルMCのデータをセンス及びラッチする。また、センスアンプ14は、図１５のメモリセルMCのデータに応じた出力電位DOUTを出力する。
【０１５１】
プリチャージ／イコライズ回路２３は、センスアンプ14によるセンス及びラッチを行う前に、ノードNOUT, NOUT’の電位をリセットする。制御信号PEが“H”のとき、ノードNOUT, NOUT’は、例えば、接地電位Vssに設定される。
【０１５２】
以上、第２の実施例に係わる不揮発性半導体メモリよれば、同一ドライバにより書き込み電位と読み出し電位の双方を生成することにより、メモリセルの周辺回路のサイズを小さくし、かつ、消費電力を低減することができる。また、書き込み電位から読み出し電位を生成するため、読み出し電位をチップ外部から入力する、書き込み電位とは別に読み出し電位を独立に生成する、などといった動作が不要となる。
【０１５３】
従って、大容量化、低消費電力化、及び、高速読み出しがそれぞれ可能な不揮発性半導体メモリを実現できる。
【０１５４】
（第３の実施例）  
第３の実施例は、読み出し電位Vreadの発生方法に関する。
【０１５５】
第１及び第２の実施例では、読み出し電位Vreadは、Vequ (=(Vwrite+Vss)/2)であったが、選択されたカラム内のローカルビット線対LBK, bLBL以外の非選択のカラム内のローカルビット線対LBL, bLBLの充放電、チャージチェアリングなど、を利用することにより、さらに、読み出し電位Vreadを細かく制御可能である。
【０１５６】
また、不揮発性半導体メモリ（チップ）内に、読み出し電位Vreadを調整するための新たなキャパシタンスを搭載しておき、この新たなキャパシタンスの充放電、チャージシェアリングなど、を利用すれば、読み出し電位Vreadのさらなる細かい制御が可能となる。但し、新たなキャパシタンスとは、配線容量ではなく、例えば、MIM (Metal/Insulator/Metal)構造を有するキャパシタを意味する。
【０１５７】
このように、読み出し電位Vreadの細かい制御を可能とすることにより、書き込み電位から読み出し電位を生成するときに生じる読み出し電位のばらつきの問題を解消できる。即ち、書き込み電位のばらつきや、チャージシェアリング時のリークなど、が発生しても、最適な読み出し電流Vreadを生成することができる。
【０１５８】
さらに、読み出し電位Vreadを発生させるために、スイッチドキャパシタを利用すれば、読み出し電位Vreadの安定化も図ることができる。
【０１５９】
図２４は、読み出し電位の発生方法の第１の例を示している。
【０１６０】
本例は、第１及び第２の実施例に対応する。
【０１６１】
ローカルビット線LBLは、Vwriteに充電され、ローカルビット線bLBLは、Vssに充電される。この後、ローカルビット線LBL, bLBLは、イコライズ回路16がオンになることにより、Vequ (=(Vwrite+Vss)/2)に変化する。
【０１６２】
そして、イコライズ回路16がオフになった後、ローカルビット線LBL, bLBLの一方がVssにディスチャージされ、他方が読み出し電位Vread (=Vequ)となる。
【０１６３】
本例では、Vssが接地電位のとき、読み出し電位Vreadは、Vwrite/2となる。
【０１６４】
図２５は、読み出し電位の発生方法の第２の例を示している。
【０１６５】
本例は、Vssが接地電位のとき、読み出し電位Vreadが、Vwrite/3となる例である。
【０１６６】
ローカルビット線LBL0, LBL1は、Vwriteに充電され、ローカルビット線bLBL0, bLBL1は、Vssに充電される。この後、３本のローカルビット線LBL0, bLBL0, bLBL1は、イコライズ回路16がオンになることにより、Vequ (=(Vwrite+2Vss)/3)に変化する。
【０１６７】
そして、イコライズ回路16がオフになった後、ローカルビット線LBL0, bLBL0の一方がVssにディスチャージされ、他方が読み出し電位Vread (=Vequ)となる。
【０１６８】
図２６は、読み出し電位の発生方法の第３の例を示している。
【０１６９】
本例は、Vssが接地電位のとき、読み出し電位Vreadが、2Vwrite/3となる例である。
【０１７０】
ローカルビット線LBL0, LBL1は、Vwriteに充電され、ローカルビット線bLBL0, bLBL1は、Vssに充電される。この後、３本のローカルビット線LBL0, bLBL0, LBL1は、イコライズ回路16がオンになることにより、Vequ (=(2Vwrite+Vss)/3)に変化する。
【０１７１】
そして、イコライズ回路16がオフになった後、ローカルビット線LBL0, bLBL0の一方がVssにディスチャージされ、他方が読み出し電位Vread (=Vequ)となる。
【０１７２】
図２７は、読み出し電位の発生方法の第４の例を示している。
【０１７３】
本例は、新たなキャパシタンス（配線容量を除く）Cxにより読み出し電位Vreadを微調整することが可能な例である。新たなキャパシタンスCxは、例えば、グローバルリードビット線GRBLに接続される。
【０１７４】
ローカルビット線LBLは、Vwriteに充電され、ローカルビット線bLBLは、Vssに充電される。また、新たなキャパシタンスCxは、Vxに充電される。Vxは、任意の値である。この後、ローカルビット線LBL, bLBL及び新たなキャパシタンスCxは、イコライズ回路16がオンになることにより、Vequ (=(Vwrite+Vss+Vx)/3)に変化する。
【０１７５】
そして、イコライズ回路16がオフになった後、ローカルビット線LBL, bLBLの一方がVssにディスチャージされ、他方が読み出し電位Vread (=Vequ)となる。
【０１７６】
本例では、Vssが接地電位のとき、読み出し電位Vreadは、(Vwrite+Vx)/3となる。
【０１７７】
図２８は、読み出し電位の発生方法の第５の例を示している。
【０１７８】
本例は、スイッチドキャパシタ26を用いる例である。
【０１７９】
制御信号CTが“H”のとき、スイッチドキャパシタ26内のスイッチがオンになる。ローカルビット線LBLに接続されるキャパシタCyは、Vwriteに充電され、ローカルビット線bLBLに接続されるキャパシタCzは、Vssに充電される。この後、キャパシタCy, Czは、イコライズ回路16がオンになることにより、ローカルビット線LBL, bLBLを介して、Vequ (=(Vwrite+Vss)/2)に変化する。
【０１８０】
そして、イコライズ回路16がオフになった後、ローカルビット線LBL, bLBLの一方がVssにディスチャージされ、他方が読み出し電位Vread (=Vequ)となる。
【０１８１】
本例では、Vssが接地電位のとき、読み出し電位Vreadは、Vwrite/2となる。
【０１８２】
尚、Vreadを生成した後、読み出し電流を流す前において、制御信号CTは、一時的に“L”に設定される。これにより、スイッチドキャパシタ26内のスイッチをオフにし、読み出し電位Vreadを安定的に保持する。
【０１８３】
図２９は、読み出し電位の発生方法の第６の例を示している。
【０１８４】
本例は、第５の例（図２８）の変形例である。
【０１８５】
スイッチドキャパシタ26は、ローカルビット線LBLに接続される複数のキャパシタCy0, Cy1,… Cynと、ローカルビット線bLBLに接続される複数のキャパシタCz0, Cz1,… Cznと、を備える。
【０１８６】
この場合、例えば、複数のキャパシタCy0, Cy1,… CynをVreadに充電し、ローカルビット線bLBLをVssに充電する。そして、スイッチドキャパシタ26内のスイッチを、順次、オンにすることにより、複数のメモリセルMC0, MC1,… MCnに対して、連続して、読み出し動作を行うことが可能となる。
【０１８７】
（第４の実施例）  
図３０は、読み出し動作の例を示している。
【０１８８】
本例は、２つのメモリセルに１ビットを記憶する２セル／１ビットタイプの不揮発性半導体メモリに関する。
【０１８９】
この不揮発性半導体メモリは、第１及び第２の実施例に対応し、センスアンプ14は、図１３の電圧センスタイプを用いている。読み出し電位Vread（Vequ）は、第１、第２、及び、第３の実施例により生成される。
【０１９０】
メモリセルMC, MC’は、相補データを記憶する。例えば、メモリセルMCは、“１”を記憶し、メモリセルMC’は、“０”を記憶する。
【０１９１】
読み出し電流Imcは、ローカルビット線LBLからローカルビット線bLBLに向かって流れる。読み出し電流Imc’は、ローカルビット線LBL’からローカルビット線bLBL’に向かって流れる。
【０１９２】
センスアンプ14は、グローバルリードビット線GRBLの電位VGRBLと、グローバルリードビット線GRBL’の電位VGRBL’と、を比較することにより、出力データDOUTを出力する。
【０１９３】
図３１は、読み出し動作の例を示している。
【０１９４】
本例も、２つのメモリセルに１ビットを記憶する２セル／１ビットタイプの不揮発性半導体メモリに関する。
【０１９５】
この不揮発性半導体メモリは、第１及び第２の実施例に対応し、センスアンプ14は、図２２の電圧センスタイプを用いている。読み出し電位Vread（Vequ）は、第１、第２、及び、第３の実施例により生成される。
【０１９６】
メモリセルMC, MC’は、相補データを記憶する。例えば、メモリセルMCは、“１”を記憶し、メモリセルMC’は、“０”を記憶する。
【０１９７】
読み出し電流Imcは、ローカルビット線bLBLからローカルビット線LBLに向かって流れる。読み出し電流Imc’は、ローカルビット線bLBL’からローカルビット線LBL’に向かって流れる。
【０１９８】
センスアンプ14は、グローバルリードビット線GRBLの電位VGRBLと、グローバルリードビット線GRBL’の電位VGRBL’と、を比較することにより、出力データDOUTを出力する。
【０１９９】
（適用例）  
携帯情報端末に用いられるプロセッサは、低消費電力であることが求められる。プロセッサの低消費電力化の方法の１つとして、待機電力の大きいSRAM(Static Random Access Memory)ベースのキャッシュメモリを、不揮発性素子を用いた不揮発性半導体メモリで置き換える方法がある。
【０２００】
即ち、SRAMは、トランジスタの微細化に伴い、動作時及びスタンバイ（非動作）時、共に、リーク電力が大きくなる傾向にある。このため、キャッシュメモリを不揮発性半導体メモリで置き換えることにより、スタンバイ時に電源遮断が可能となり、スタンバイ時の消費電力を削減できる。
【０２０１】
そこで、上述の実施例に係わる不揮発性半導体メモリをキャッシュメモリとして使用すれば、低消費電力プロセッサの実現に貢献できることは間違いない。
【０２０２】
以下では、上述の実施例に係わる不揮発性半導体メモリを適用可能な低消費電力プロセッサシステムの例を説明する。
【０２０３】
図３２は、低消費電力プロセッサシステムの例を示している。
【０２０４】
CPU31は、SRAM32、DRAM33、フラッシュメモリ34、ROM35、及び、MRAM（磁気ランダムアクセスメモリ）36を制御する。MRAM36は、上述の実施例に係わる不揮発性半導体メモリに対応する。
【０２０５】
MRAM36は、SRAM32、DRAM33、フラッシュメモリ34、及び、ROM35のいずれの代替として使用することが可能である。これに伴い、SRAM32、DRAM33、フラッシュメモリ34及びROM35の少なくとも１つを省略してもよい。
【０２０６】
MRAM36は、不揮発性キャッシュメモリ（例えば、L2キャッシュ）として使用することが可能である。
【０２０７】
図３３は、磁気抵抗効果素子の基本構造を示している。
【０２０８】
磁気抵抗効果素子MTJは、MRAMのメモリセルとして使用される。磁気抵抗効果素子MTJは、膜面(Film surface)に垂直な方向（垂直方向）に、垂直かつ可変の磁化を持つ記憶層（強磁性層）1、トンネルバリア層（非磁性層）2、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）3の順番で配置される、積層構造を備える。
【０２０９】
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
【０２１０】
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子MTJに流すことにより記憶層1の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
【０２１１】
例えば、スピン注入電流を記憶層1から参照層3に向かって流すとき、参照層3の磁化と同じ向きにスピン偏極された電子が記憶層1内に注入され、記憶層1内の磁化にスピントルクを与えるため、記憶層1の磁化方向は、参照層3の磁化方向と同じ（パラレル状態）になる。
【０２１２】
また、スピン注入電流を参照層3から記憶層1に向かって流すとき、記憶層1から参照層3に向かう電子のうち参照層3の磁化と逆向きにスピン偏極された電子が記憶層1内に戻され、記憶層1内の磁化にスピントルクを与えるため、記憶層1の磁化方向は、参照層3の磁化方向と逆（アンチパラレル状態）になる。
【０２１３】
磁気抵抗効果素子MTJの抵抗値は、磁気抵抗効果により、参照層3と記憶層1の相対的な磁化方向に依存して変化する。即ち、磁気抵抗効果素子MTJの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をR0とし、アンチパラレル状態の抵抗値をR1としたとき、(R1-R0)/R0で定義される値は、MR比（magnetoresistive ratio）と呼ばれる。
【０２１４】
尚、本例では、参照層3の磁化は、記憶層1側を向いた状態で固定されているが、記憶層1とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗効果素子MTJを配置するとき、参照層3と記憶層1の上下関係は、限定されない。
【０２１５】
例えば、参照層3が記憶層1よりも上にあるときは、磁気抵抗効果素子MTJは、トップピン型と呼ばれ、参照層3が記憶層1よりも下にあるときは、磁気抵抗効果素子MTJは、ボトムピン型と呼ばれる。
【０２１６】
図３４は、シフトキャンセル層を有する磁気抵抗効果素子の例を示している。
【０２１７】
磁気抵抗効果素子MTJは、垂直方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）1、トンネルバリア層（非磁性層）2、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）3の順番で配置される、積層構造を備える。
【０２１８】
また、磁気抵抗効果素子MTJは、参照層3側に、垂直かつ不変の磁化を持つシフトキャンセル層（強磁性層）4を備える。参照層3とシフトキャンセル層4の間には、非磁性層（例えば、金属層）5が配置される。
【０２１９】
本例では、参照層3と記憶層1は、垂直磁化を有する。この場合、参照層3からの漏れ磁界(stray magnetic field)は、記憶層1の磁化方向（垂直方向）を向くため、記憶層1に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層1の磁化方向を参照層3の磁化方向と同じ（パラレル状態）にする方向に作用する。
【０２２０】
従って、記憶層1の磁化反転特性（ヒステリシス曲線）がシフトする。
【０２２１】
即ち、磁気抵抗効果素子MTJをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗効果素子MTJに流せば足りるのに対し、磁気抵抗効果素子MTJをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗効果素子MTJに流さなければならない。
【０２２２】
また、アンチパラレル状態は、参照層3からの漏れ磁界のため不安定になる。
【０２２３】
即ち、漏れ磁界が記憶層1の保磁力よりも大きくなると、記憶層1は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層1の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層1の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
【０２２４】
シフトキャンセル層4は、このような問題を解決するために設けられる。
【０２２５】
本例では、参照層3とシフトキャンセル層4は、互いに積層される。この場合、シフトキャンセル層4の磁化方向は、参照層3の磁化方向とは逆向きに設定される。これにより、記憶層1において、参照層3からの漏れ磁界をシフトキャンセル層4からのキャンセル磁界により相殺し、記憶層1のRHカーブのシフトをキャンセルすることが可能になる。
【０２２６】
（むすび）  
以上、実施例によれば、同一ドライバにより書き込み電流と読み出し電流の双方を生成することにより、メモリセルの周辺回路のサイズを小さくし、かつ、消費電力を低減することができる。
【０２２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２８】
10：  メモリセルアレイ、  11a：  ロウデコーダ、  11b：  カラムデコーダ、  12：  カラム選択回路、  13：  読み出し／書き込み制御回路、  14：  センスアンプ、  15：  制御回路、  16：  周辺回路、  17：  ディスチャージ回路、  18, 19：  書き込みドライバ、  20, 22, 23, 24：  アンドゲート回路、  21, 25：  オアゲート回路。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】平成28年12月12日(2016.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２の端子を有する抵抗変化素子と、
第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記第２の端子に電気的に接続される、トランジスタと、
前記第１及び第４の端子に電気的に接続され、書き込みにおいて、前記第１の端子に第１の電位及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加し、読み出しにおいて、前記第１の端子に前記第１及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加する、ドライバと、
前記第１及び第４の端子に電気的に接続され、前記読み出しにおいて、前記第１及び第４の端子の電位を前記第１及び第２の電位の間の第３の電位に変化させる回路と、
を具備する不揮発性半導体メモリ。
【請求項２】
前記読み出しにおいて、前記第３の電位を有する前記第１及び第４の端子の一方をディスチャージする回路をさらに具備する、請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記読み出しにおいて、前記第１及び第４の端子の一方がディスチャージされ、前記第１及び第４の端子の他方が前記第３の電位を保持した状態で、前記制御端子に前記トランジスタをオンにする第４の電位を印加するデコーダをさらに具備する、請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記第１及び第４の端子の一方に電気的に接続され、前記抵抗変化素子に記憶されたデータをセンスする、センスアンプをさらに具備する、請求項３に記載の不揮発性半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
実施形態によれば、不揮発性半導体メモリは、第１及び第２の端子を有する抵抗変化素子と、第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記第２の端子に電気的に接続される、トランジスタと、前記第１及び第４の端子に電気的に接続され、書き込みにおいて、前記第１の端子に第１の電位及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加し、読み出しにおいて、前記第１の端子に前記第１及び第２の電位の一方を印加し、前記第４の端子に前記第１及び第２の電位の他方を印加する、ドライバと、前記第１及び第４の端子に電気的に接続され、前記読み出しにおいて、前記第１及び第４の端子の電位を前記第１及び第２の電位の間の第３の電位に変化させる回路と、を備える。