(57)【要約】【課題】高い電気特性（高いオン電流値、優れたＳ値など）を実現し、信頼性の高い半導体装置を実現することを課題とする。高いオン電流値を実現することでさらなるチャネル幅（Ｗ）の縮小を実現する。【解決手段】ゲート電極として機能する第２の導電層は、チャネル幅方向の断面において、半導体膜の側面側も取り囲み、電気的に包みこむ機能を有すると言える。この構造により、トランジスタのオン電流を増大させることができる。ホットキャリア劣化の少ない半導体装置を実現するため、ゲート電極は、テーパー部を有する構成とする。【選択図】図１
2017022358.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層上に第１の絶縁層と、
前記第１の絶縁層上にチャネル形成領域を有する半導体層と、
前記半導体層上に第２の絶縁層と、
前記第２の絶縁層上に第２の導電層を有し、
前記第２の導電層は、前記第２の絶縁層を介して前記半導体層の側面を覆い、
前記半導体層は、チャネル幅方向の断面において、前記第１の導電層と前記第２の導電層とで囲まれた構造を有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１の導電層と前記第２の導電層は同電位である半導体装置。
【請求項３】
第１の導電層上に第１の絶縁層と、
前記第１の絶縁層上にチャネル形成領域を有する半導体層と、
前記半導体層上に第２の絶縁層と、
前記第２の絶縁層上に第２の導電層を有し、
前記第２の導電層は、前記半導体層の側面及び前記第１の導電層の側面を覆い、
前記半導体層は、チャネル幅方向の断面において、前記第１の導電層と前記第２の導電層とで囲まれた構造を有することを特徴とする半導体装置。
【請求項４】
請求項３において、前記第１の導電層と前記第２の導電層は異なる電位である半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、前記半導体層は、結晶質半導体膜である半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記第１の導電層及び前記第２の導電層は、遮光性を有する半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、前記半導体層は、前記チャネル形成領域に接する低濃度不純物領域と、前記低濃度不純物領域に接する高濃度不純物領域を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至６のいずれか一において、前記半導体層は、前記チャネル形成領域に接する低濃度不純物領域と、前記低濃度不純物領域に接する高濃度不純物領域を有し、
前記低濃度不純物領域は、前記第２の導電層と一部互いに重なることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、前記第２の導電層はテーパー部を有することを特徴とする半導体装置。
【請求項１０】
第１の導電層上に第１の絶縁層と、
前記第１の絶縁層上にチャネル形成領域を有する半導体層と、
前記半導体層上に第２の絶縁層と、
前記第２の絶縁層上に第２の導電層を有し、
前記第２の導電層は、前記半導体層の側面及び前記第１の導電層の側面を覆い、
前記半導体層と前記第１の導電層とが互いに重なっている領域で、前記半導体層と前記第１の導電層との間隔Ｄは、第１の導電層の膜厚ｔと同じ、または膜厚ｔよりも広いことを特徴とする半導体装置。
【請求項１１】
請求項１０において、前記半導体層のチャネル幅方向の断面において、前記第１の導電層の端部は、前記半導体層の端面から突出していることを特徴とする半導体装置。
【請求項１２】
請求項１０において、前記第１の導電層と前記第２の導電層は異なる電位である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面上に設けられた結晶質半導体膜（代表的には、ポリシリコン膜、微結晶シリコン膜など）を活性層に用いたトランジスタで形成された大面積集積回路を有する電気光学装置の開発が進んでいる。ポリシリコン膜を用いたトランジスタは、電界効果移動度が高いことから、いろいろな機能回路を形成することが可能である。
【０００５】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロック毎に画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの集積回路が一枚の基板上に形成される。
【０００６】
それらの回路のうち、スイッチ素子として機能する画素トランジスタと保持容量を有する画素部は、液晶に電圧を印加して駆動させている。液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されている。したがって、要求されるトランジスタの特性はオフ電流（Ｉｏｆｆ：トランジスタがオフ動作時に流れるドレイン電流値）が十分低いというものである。しかし、ポリシリコン膜を用いたトランジスタは、ドレイン接合耐圧が低く、オフ電流が大きくなるという欠点が指摘されている。
【０００７】
そこで、この問題を解決するための手段として低濃度不純物領域（ＬＤＤ領域：Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ領域）を設けるＬＤＤ構造（チャネル形成領域と高濃度に不純物元素が添加されたソース領域またはドレイン領域との間に低濃度の不純物領域を設けた構造）が知られている。
【０００８】
ＬＤＤ構造の場合、シングルドレイン構造に比べ、ドレイン耐圧がかなり向上する反面、低濃度不純物領域（ｎ−領域又はｐ−領域）の抵抗が大きい為、ドレイン電流が減少するという難点を抱えている。
【０００９】
また、ドレイン領域近傍での高電界が生じ、発生したホットキャリアがＬＤＤ領域上のゲート絶縁膜にトラップされ、しきい値電圧など素子特性が大幅に変動し、低下する現象が問題として指摘されている。そのようなホットキャリアによる劣化を防止するために、ＬＤＤ領域がゲート電極とオーバーラップしたトランジスタが開示されている（例えば、特許文献１参照。）。ゲートオーバーラップＬＤＤ構造のトランジスタは、通常のＬＤＤ構造のトランジスタと比較して電流駆動能力が高く、ドレイン領域近傍での高電界を有効に緩和してホットキャリアによる劣化を抑止できる。
【００１０】
一方、バッファ回路は、高い駆動電圧が印加されるため、高電圧がかかっても壊れない程度にまで耐圧を高める必要があり、さらに電流駆動能力を高めるためにオン電流値（Ｉｏｎ：トランジスタがオン動作時に流れるドレイン電流値）を十分確保する必要もある。
【００１１】
トランジスタの高速動作を実現する方法としては、例えば、特許文献２に記載された一対のゲート電極で半導体層を挟むＤｕａｌ  Ｇａｔｅ（デュアルゲート）構造などが考えられている。また、特許文献３に記載されたフィン構造も提案されている。
【００１２】
また、ＯＬＥＤの輝度バラツキを低減するため、チャネル長の長いトランジスタを用いる構造が特許文献４に記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−２９４７８７号公報
【特許文献２】特開２００３−２３１６１号公報
【特許文献３】ＷＯ２０１５／０３７６８６号
【特許文献４】特開２００３−２０８１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅（Ｗ）が縮小するとオン電流が低下する。
【００１５】
そこで、本発明では上述した問題を鑑み、高い電気特性（高いオン電流値など）を実現し、信頼性の高い半導体装置を実現することを課題とする。高いオン電流値を実現することでさらなるチャネル幅（Ｗ）の縮小を実現することができる。
【００１６】
また、高いドレイン電圧でもホットキャリア劣化の少ない半導体装置を提供することも課題の一つである。
【００１７】
また、半導体装置の信頼性を向上させて、表示品質の劣化を抑制することも課題の一つである。
【００１８】
また、表示部を有する半導体装置の電気特性のバラツキを低減し、表示装置の表示品質の向上を図ることも課題の一つである。
【課題を解決するための手段】
【００１９】
本発明の一態様のトランジスタは、第１の導電層上に第１の絶縁層を有し、第１の絶縁層上にチャネル形成領域を有する半導体層を有し、半導体層上に第２の絶縁層を有し、第２の絶縁層上に第２の導電層を有し、第２の導電層は、第２の絶縁層を介して半導体層の側面を覆い、半導体層は、チャネル幅方向の断面において、第１の導電層と第２の導電層とで囲まれた構造を有する。
【００２０】
第１の導電層と第２の導電層は電気的に接続し、同電位としてもよく、その場合には、チャネル幅方向の断面において、同電位の複数の導電層によって半導体層の上下左右を電気的に包みこんだ構造となる。
【００２１】
本発明の一態様のトランジスタにおいて、ゲート電極として機能する第２の導電層は、チャネル幅方向の断面において、半導体膜の側面側も取り囲み、電気的に包みこむ機能を有すると言える。この構造により、トランジスタのオン電流を増大させることができる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は半導体膜の全体（バルク）を流れる。具体的には、ｎ型である場合、即ち蓄積型でチャネル形成領域における不純物密度がＮｄ（Ｎｄは活性化されたドーパント密度）＝１Ｅ１５ｃｍ−３以下ではバルク電流が流れる。また、ｐ型である場合、即ち反転型であっても不純物密度がＮｄ＝１Ｅ１５ｃｍ−３以下ではバルク電流が流れる。半導体膜の内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、半導体膜を厚くすると、オン電流を向上させることができる。また、Ｓ−Ｃｈａｎｎｅｌ構造とすることにより、優れたＳ値を得ることができる。ＶＴＨ近傍またはそれ以下におけるドレイン電流とゲート電圧の関係はサブスレッショルド特性とも呼ばれ、スイッチング素子としてトランジスタの性能を決める重要な特性である。このサブスレッショルド特性の良さを表す定数としてサブスレッショルド係数（以下、Ｓ値と省略して記す）が用いられている。Ｓ値が小さければ小さいほど、トランジスタは高速で低消費電力の動作が可能となる。
【００２２】
非晶質シリコン膜にレーザー光を照射して多結晶シリコン膜とし、多結晶シリコン膜をトランジスタのチャネル形成領域として用いる場合、レーザー光を照射して形成されるグレインバンダリは、多結晶シリコン膜の下方まで到達しているため、半導体膜界面よりも半導体膜のバルクを流れる。従ってＳ−Ｃｈａｎｎｅｌ構造とすることで、レーザー光の照射エネルギーのバラツキによる影響が低減できる。
【００２３】
本発明の一態様のトランジスタにおいては、半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、半導体膜の全体的にゲート電界が印加されることとなり、電流は半導体膜のバルクを流れる。これによって、トランジスタの電界効果移動度の向上を図ることが可能となる。また、Ｓ−Ｃｈａｎｎｅｌ構造とすることで、不純物の分布もバルク全体で平準化されるため、電気特性の変動の抑制を図ることができる。
【００２４】
また、本発明の一態様のトランジスタにおいて、半導体層と第１の導電層とが互いに重なっている領域で、半導体層と第１の導電層との間隔Ｄは、第１の導電層の膜厚ｔと同じ、または膜厚ｔよりも広いことを特徴の一つとしている。また、上記構成における半導体層のチャネル幅方向の断面において、第１の導電層の端部は、前記半導体層の端面から突出している構成とすることが好ましい。半導体層を上記配置とすることで、Ｓ−ｃｈａｎｎｅｌ構造の効果を十分に発揮させることができる。
【００２５】
また、トランジスタをＳ−Ｃｈａｎｎｅｌ構造とすることで、上下からの半導体膜への不純物混入の影響を排除できる効果などを併せて有する。
【００２６】
また、トランジスタをＳ−Ｃｈａｎｎｅｌ構造とすることで、上下からの光が半導体膜に照射されることを遮光でき、光励起を抑えるため、オフ電流の増加を防止できる。
【００２７】
Ｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタのゲート容量が増加し、チャネル部の不純物（ドナー）密度がばらついても基板面内の複数のトランジスタ間におけるしきい値（ＶＴＨ）などの電気特性のバラツキが半分に低減される。
【００２８】
Ｓ−ｃｈａｎｎｅｌ構造は、チャネル部を上下で挟む２つのゲートによって外部電界が遮断されるため、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の抑制ができる。
【００２９】
さらに、トランジスタにＬＤＤ領域を設けることによって、ＤＩＢＬの抑制およびホットキャリア劣化の抑制を実現することができる。ただし、半導体膜の側壁絶縁膜と重畳する領域をオフセット領域としても構わない。トランジスタが、オフセット領域を有することでも、ＤＩＢＬおよびホットキャリア劣化を抑制することができる。
【００３０】
また、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル部を上下で挟む２つのゲートによって外部電界が遮断されるため、Ｉｄ−Ｖｄ特性の飽和性が向上する。
【００３１】
また、ポリシリコン膜を用いるトランジスタは、ドレイン電極にかかる電圧（Ｖｄ）が高電圧になるとき、ポリシリコン膜表面付近においてインパクトイオン化現象によって電子・正孔対が発生する。発生した電子はドレイン領域にかかる電界に加速されてドレイン電極に流れ込む。このようなインパクトイオン化現象により高電圧においてドレイン電極に流れる電流が増加したトランジスタ特性が得られる。
【００３２】
また、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル部を囲む２つのゲートによってチャネルの制御性が向上するため、Ｓ値を小さくすることができる。
【００３３】
また、第１のゲート電極である第１の導電層の電位と、第２のゲート電極である第２の導電層の電位を異ならせる場合には、チャネル幅方向の断面において、第１のゲート電極の側面も第２のゲート電極で覆う構成とすることが好ましい。その構成は、第１の導電層上に第１の絶縁層と、第１の絶縁層上にチャネル形成領域を有する半導体層と、半導体層上に第２の絶縁層と、第２の絶縁層上に第２の導電層を有し、第２の導電層は、半導体層の側面及び第１の導電層の側面を覆い、半導体層は、チャネル幅方向の断面において、第１の導電層と第２の導電層とで囲まれた構造を有することを特徴とする半導体装置である。
【００３４】
第１のゲート電極の電位と、第２のゲート電極の電位を異ならせる構成とすると、両方の電位をそれぞれ独立に制御することができるため、しきい値制御が可能となる。また、両方の電位をそれぞれ独立に制御することができるため、トランジスタのオフ状態において、オフ電流をさらに低減することができる。従って、液晶表示装置の画素部のスイッチング素子として適したトランジスタを実現できる。
【００３５】
また、ホットキャリア劣化の少ない半導体装置を実現するため、ゲート電極は、テーパー部を有する構成とすることが好ましい。
【００３６】
本明細書中では便宜上、導電層の側斜面が水平面となす角度をテーパー角（テーパー角度とも言う）と呼び、このテーパー角を有している側斜面を有する断面形状をテーパー形状と呼び、テーパー形状を有している部分をテーパー部と呼ぶ。
【００３７】
テーパー部を有するゲート電極を用い、半導体層に不純物元素をドーピングして自己整合的に不純物領域を形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さは、そのイオンドーピング時のマスクとなる導電層の形状によって制御される。
【００３８】
本明細書で開示する発明の一つは、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成し、且つ、その長さ（Ｌｏｖ）を必要とする長さに調整することができる。また、ゲート電極とオーバーラップするＬＤＤ領域の長さを正確に制御することができるようになり、ホットキャリア劣化に対する寿命時間を延長し、信頼性の高い半導体装置を歩留まり良く作製できる。
【００３９】
上記各構成において、半導体層は、チャネル形成領域に接する低濃度不純物領域（ＬＤＤ領域）と、低濃度不純物領域に接する高濃度不純物領域を有し、低濃度不純物領域は、第２の導電層と一部互いに重なることも特徴の一つである。
【００４０】
また、アクティブマトリクス型有機ＥＬ表示装置において、定電流源として用いるトランジスタの構造をＳ−Ｃｈａｎｎｅｌ構造とすることで劣化を抑制できるため、特に有効である。
【００４１】
また、アクティブマトリクス型表示装置の駆動回路に用いるトランジスタの構造をＳ−Ｃｈａｎｎｅｌ構造とすることでチャネル幅Ｗを狭くすることができるため、駆動回路の面積を縮小でき、例えば、０．５ｍｍ、好ましくは０．３ｍｍといった幅にまで駆動回路の幅を狭くして、さらなる狭額縁化を実現できる。
【発明の効果】
【００４２】
Ｓ−Ｃｈａｎｎｅｌ構造とすることで高い電気特性（高いオン電流値など）を実現し、信頼性の高い半導体装置を実現することができる。高いオン電流値を実現することでさらなるチャネル幅（Ｗ）の縮小を実現することができる。または、集積度の高い半導体装置を提供することができる。または、動作速度の速い半導体装置を提供することができる。また、Ｓ−Ｃｈａｎｎｅｌ構造とすることで優れたＳ値を実現できる。または、消費電力の小さい半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
【００４３】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一態様を示す上面図、及び断面図である。
【図２】本発明の一態様を示す上面図、及び断面図である。
【図３】本発明の一態様を示す上面図、及び断面図である。
【図４】本発明の一態様を示す上面図、及び断面図である。
【図５】本発明の一態様を示す上面図、及び断面図である。
【図６】本発明の一態様を示す断面図である。
【図７】本発明の一態様を説明するための工程断面図。
【図８】本発明の一態様を説明するための工程断面図。
【図９】本発明の一態様を説明するための工程断面図。
【図１０】実施の形態に係る表示装置の構成例。
【図１１】液晶素子の断面図。
【図１２】実施の形態に係る画素の構成を説明する図。
【図１３】本発明の一態様を説明するための工程断面図。
【図１４】本発明の一態様を説明するための工程断面図。
【図１５】本発明の一態様を説明するための工程断面図。
【図１６】実施の形態に係る画素の構成を説明する上面図。
【図１７】本発明の一態様を説明するためのブロック図。
【図１８】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１９】本発明の一態様を示す上面図、及び断面図である。
【図２０】実施の形態に係る表示モジュールを説明する図。
【図２１】実施の形態に係る電子機器を説明する図。
【図２２】半導体装置の上面及び断面を説明する図。（比較例）
【図２３】半導体装置の上面及び断面を説明する図。
【図２４】トランジスタのＩｄ−Ｖｇ特性の結果を示す図。
【図２５】トランジスタのしきい値の基板面内バラツキを示す図。
【図２６】トランジスタのＩｄ−Ｖｄ特性の結果を示す図。
【図２７】トランジスタのＩｄ−Ｖｇ特性を示す計算結果。
【発明を実施するための形態】
【００４５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４６】
（実施の形態１）図１（Ｂ）に本発明の一態様にかかる薄膜のポリシリコン膜を用いたｎチャネル型のトランジスタ７０Ａの断面図（チャネル長方向）を例示する。図１（Ａ）はトランジスタ７０Ａの上面図、図１（Ｃ）では、チャネル幅Ｗ方向のトランジスタ７０Ａの断面図を示す。
【００４７】
トランジスタ７０Ａは、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜７３と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７と、導電膜７７上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７６、絶縁膜７８および絶縁膜７９に設けられた開口において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０および導電膜８１とを有する。
【００４８】
また、半導体膜７５は、導電膜７７と重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟むように位置する一対のＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域８３と、チャネル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを有する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、ＬＤＤ領域８３、および不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
【００４９】
トランジスタ７０Ａは、第１の導電層（導電膜７３）上に第１の絶縁層（絶縁膜７４）を有し、第１の絶縁層（絶縁膜７４）上にチャネル形成領域８２を有する半導体膜７５を有し、半導体膜７５上に第２の絶縁層（絶縁膜７６）を有し、第２の絶縁層（絶縁膜７６）上に第２の導電層（導電膜７７）を有し、第２の導電層（導電膜７７）は、第２の絶縁層（絶縁膜７６）を介して半導体膜７５の側面を覆い、半導体膜７５は、チャネル幅方向の断面において、第１の導電層（導電膜７３）と第２の導電層（導電膜７７）とで囲まれた構造、即ちＳ−Ｃｈａｎｎｅｌ構造を有する。
【００５０】
図１（Ｃ）に示す構造とすることで、電流は半導体膜７５の全体（バルク）を流れる。半導体膜７５の内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、半導体膜７５を厚くすると、オン電流を向上させることができる。
【００５１】
また、トランジスタ７０Ａにおいては、半導体膜７５に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、半導体膜７５の全体的にゲート電界が印加されることとなり、電流は半導体膜７５のバルクを流れる。これによって、トランジスタ７０Ａの電界効果移動度の向上を図ることが可能となる。また、不純物の分布もバルク全体で平準化されるため、電気特性の変動の抑制を図ることができる。
【００５２】
また、トランジスタをＳ−Ｃｈａｎｎｅｌ構造とすることで、上下からの半導体膜７５への不純物混入の影響を排除できる効果などを併せて有する。また、第１の導電層（導電膜７３）と第２の導電層（導電膜７７）は、上下からの光が半導体膜７５に照射されることを遮光でき、光励起を抑えるため、オフ電流の増加を防止できる。
【００５３】
ここではｎチャネル型のトランジスタの例を示しているが、ｎ型の導電型を半導体膜７５に付与する不純物元素に代えてｐ型の導電型を付与する不純物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を添加すれば、ｐチャネル型のトランジスタを作製することができる。また、ｎチャネル型のトランジスタ７０Ａのチャネル形成領域８２にｐ型の導電型を付与する不純物元素を微量に添加してもよい。
【００５４】
なお、半導体膜７５は、様々な技術により結晶化しても良い。様々な結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
【００５５】
非晶質シリコン膜にレーザー光を照射して多結晶シリコン膜とし、多結晶シリコン膜をトランジスタ７０Ａのチャネル形成領域８２として用いる場合、レーザー光を照射して形成されるグレインバンダリは、多結晶シリコン膜の下方まで到達しているため、半導体膜界面よりも半導体膜のバルクを流れる。従ってレーザー光の照射エネルギーのバラツキによる影響が低減できる。
【００５６】
従来は、チャネル領域に低濃度の不純物元素を添加してしきい値制御を行っていたが、一対のゲート電極で半導体層を挟む構造の場合、半導体層と絶縁膜の界面にキャリアが発生する確率が高く、キャリアが絶縁膜や絶縁膜と半導体層との界面に注入され、しきい値が上昇してしまうという問題があった。また、このチャネル領域のエネルギーバンド構造によると、キャリアの通り道は、半導体層と絶縁膜との界面付近だけである。このため、ドレインに印加された電圧によって加速されたホットキャリアが絶縁膜と半導体層との界面や絶縁膜に注入されることによる移動度やドレイン電流の低下が大きな問題となっていた。
【００５７】
本発明の一態様のトランジスタ７０Ａにおいては、半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、半導体膜の全体的にゲート電界が印加させることとなり、電流は半導体膜のバルクを流れる。これによって、トランジスタの電界効果移動度の向上を図ることが可能となる。また、不純物の分布もバルク全体で平準化されるため、電気特性の変動の抑制を図ることができる。
【００５８】
なお、図１（Ａ）及び図１（Ｂ）では、ゲートとして機能する導電膜７７と、バックゲート電極として機能する導電膜７３を有する構成を示しているが、他の構成でもよい。例えば、用いる回路によっては、バックゲート電極として機能する導電膜７３を省略したトランジスタを部分的に設けてもよい。
【００５９】
また、図１（Ｂ）及び図１（Ｃ）では、ゲートとして機能する導電膜７７は、テーパー部を有する構成としている。テーパー部を有するゲート電極を用い、半導体層に不純物元素をドーピングして自己整合的に不純物領域を形成すると、ホットキャリア劣化の少ない半導体装置を実現できる。
【００６０】
また、図１（Ａ）では、ゲートとして機能する導電膜７７と、バックゲート電極として機能する導電膜７３を電気的に接続する例を示したが、図２（Ａ）に独立にそれぞれ電位を制御できる構成を示す。
【００６１】
また、図２（Ａ）には、トランジスタ７０Ｂの上面図を示す。図２（Ｂ）は、トランジスタ７０Ｂのチャネル長方向を表すＬ１−Ｌ２線による断面図である。図２（Ｃ）は、トランジスタ７０Ｂのチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
【００６２】
また、図２（Ｂ）に示すトランジスタ７０Ｂは、図１（Ｂ）とは絶縁膜７４の種類が異なる。図２（Ｂ）では、絶縁膜７４としてプラズマＣＶＤ法などで得られる絶縁膜を用いる例であり、バックゲート電極として機能する導電膜７３の存在により絶縁膜表面に凸部が形成され、その上に半導体膜が形成されるため、半導体膜表面にも下地の表面形状が反映されている。
【００６３】
図２（Ｃ）において、図１（Ｃ）と同様に、チャネル形成領域が、ゲートとして機能する導電膜７７とバックゲート電極として機能する導電膜７３で囲まれたＳ−ｃｈａｎｎｅｌ構造となっている。
【００６４】
また、図３（Ａ）には、トランジスタ７０Ｃの上面図を示す。図３（Ｂ）は、トランジスタ７０Ｃのチャネル長方向を表すＬ１−Ｌ２線による断面図である。図３（Ｃ）は、トランジスタ７０Ｃのチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
【００６５】
図３（Ａ）では、導電膜７７、導電膜７３、半導体膜７５、導電膜８０、導電膜８１、開口９３、開口９４、開口９５および開口９６を示している。導電膜７７は、ゲートとして機能する。導電膜７３はバックゲートとして機能する。図３（Ａ）での説明において、同じ符号を付した構成の詳細については、図１（Ａ）での説明と同様であるため、ここでは省略する。開口９３、９４は、半導体膜７５と、導電膜８０、導電膜８１とを接続するための開口である。開口９５、９６は、導電膜７７と、導電膜７３と電気的に接続するための開口である。
【００６６】
図３（Ｂ）では、基板７２上に、導電膜７３と、絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７６、絶縁膜７８および絶縁膜７９に設けられた開口９３、９４において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０および導電膜８１とを有する。図３（Ｂ）での説明において、同じ符号を付した構成の詳細については、図１（Ｂ）での説明と同様であるため、ここでは省略する。
【００６７】
図３（Ｃ）では、基板７２上に、導電膜７３と、絶縁膜７４と、チャネル形成領域８２と、絶縁膜７６と、開口９５、９６において導電膜７３に電気的に接続された導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、を有する。半導体膜７５は、チャネル形成領域８２と、ＬＤＤ領域８３と、不純物領域８４とを有する。導電膜７７ａおよび導電膜７７ｂの構成により、導電膜７７ｂと重なっていない導電膜７７ａの領域を介してドーピングすることで自己整合的に不純物領域を形成することができる。導電膜７７ａとオーバーラップするＬＤＤ領域の長さは、そのイオンドーピング時のマスクとなる導電膜７７ｂによって制御される。導電膜７７ａおよび導電膜７７ｂをイオンドーピング時のマスクとして用い、導電膜７７ａとオーバーラップするＬＤＤ領域を自己整合的に形成し、且つ、その長さ（Ｌｏｖ）を必要とする長さに調整することができる。また、導電膜７７ａとオーバーラップするＬＤＤ領域の長さを正確に制御することができるようになり、ホットキャリア劣化に対する寿命時間を延長し、信頼性の高い半導体装置を歩留まり良く作製できる。
【００６８】
図３（Ｃ）での説明において、同じ符号を付した構成の詳細については、図１（Ｃ）での説明と同様であるため、ここでは省略する。
【００６９】
図３（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートである導電膜７７、導電膜７７と電気的に接続されたバックゲートである導電膜７３によって、半導体膜７５のチャネル形成領域８２のチャネル幅方向を電気的に取り囲む構造としている。つまり当該構造は、チャネル形成領域の上面、下面及び側面から、チャネル形成領域を包み込む構造とすることができる。そのため、オン電流を高めることができ、チャネル幅方向のサイズ縮小を図ることができる。また、チャネル形成領域を導電膜で取り囲む構成とするため、チャネル形成領域の遮光を容易に行うことができ、チャネル形成領域に意図しない光が照射されることによる光励起を抑制することができる。
【００７０】
また図３（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、半導体膜７５におけるＷ１−Ｗ２方向での側端部における意図しない導電性の上昇による導通状態を抑制することができる。またＬＤＤ領域８３、及び不純物領域８４に添加した不純物元素の分布ばらつきの影響を小さくすることができる。
【００７１】
また半導体膜７５内に添加した不純物元素の分布ばらつきの影響を小さくすることができる。
【００７２】
また図３（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートとバックゲートとを電気的に接続する構成としたが、図２に一例を示したように、別々の電位とする構成も有効である。当該構成は、特に回路内の全てのトランジスタがｎチャネル型のみで構成されている場合に有効である。つまり、バックゲートに電圧を印加することでトランジスタの閾値電圧を制御できるため、閾値電圧の異なるトランジスタでＥＤ−ＭＯＳでインバータ回路などのロジック回路を構成することができる。このようなロジック回路を、画素を駆動するための駆動回路に適用することで駆動回路が占める面積を縮小することができるため、表示装置の狭額縁化を実現することができる。また、バックゲートの電圧をトランジスタがオフになるような電圧にすることで、トランジスタをオフ状態にした際のオフ電流をより小さくすることができる。そのため、表示装置のリフレッシュレートを大きくしても、書き込んだ電圧を保持し続けさせることができる。そのため、書き込み回数を少なくすることによる表示装置の低消費電力化を見込むことができる。
【００７３】
なお図３（Ａ）乃至（Ｃ）に示す上面図及び断面図は、一例であり他の構成とすることもできる。例えば、図４（Ａ）乃至（Ｃ）に図３（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
【００７４】
図４（Ａ）乃至（Ｃ）に示す構成が、図３（Ａ）乃至（Ｃ）に示す構成と異なる点は、ゲートとなる導電膜７７を単層で形成している点にある。また開口９５，９６の位置を、よりチャネル形成領域８２側に近づけた点にある。このようにすることで、トランジスタ７０Ｄのチャネル形成領域の上面、下面及び側面から、チャネル形成領域に向けて電界をかけやすくすることができる。また、当該構成としても、図３（Ａ）乃至（Ｃ）と同様にＳ−ｃｈａｎｎｅｌ構造であるため、その効果を奏することができる。
【００７５】
また別の構成として、図５（Ａ）乃至（Ｃ）に図３（Ａ）乃至（Ｃ）、及び図４（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
【００７６】
図５（Ａ）乃至（Ｃ）に示す構成が、図３（Ａ）乃至（Ｃ）、及び図４（Ａ）乃至（Ｃ）に示す構成と異なる点は、トランジスタ７０Ｅのバックゲートとなる導電膜７３を導電膜７３ａおよび導電膜７３ｂで構成し、導電膜７３ｂを導電膜７３ａで取り囲む構造としている点にある。当該構成としても、図３（Ａ）乃至（Ｃ）と同様にＳ−ｃｈａｎｎｅｌ構造であるため、その効果を奏することができる。
【００７７】
加えて図５（Ａ）乃至（Ｃ）の構成では、導電膜７３ｂに可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に進入し半導体膜が劣化することを防止できる。
【００７８】
なお配線の被形成面にある、バリア膜として機能する導電膜７３ａの材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン、窒化チタン、窒化タンタル、ＴｉＳｉＮｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。また導電膜７３ｂの材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。導電膜７３ｂを形成する方法としてはスパッタ法が好ましいが、レジストマスクにダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。
【００７９】
（実施の形態２）本実施の形態では、同一基板上にｎチャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１と構成する一例を示す。ｎチャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１を組みわせることでＣＭＯＳ回路などを作製することができる。
【００８０】
図６（Ａ）、（Ｂ）に、本発明の一態様にかかる表示装置に用いることができる、薄膜のシリコン膜を用いたトランジスタの断面図を例示する。図６（Ａ）、（Ｂ）では、ｎチャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１とを示す。
【００８１】
トランジスタ７０は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜７３と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７ａおよび導電膜７７ｂと、導電膜７７ａおよび導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７６、絶縁膜７８および絶縁膜７９に設けられた開口において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０および導電膜８１とを有する。
【００８２】
導電膜７７ｂは、チャネル長方向における幅が導電膜７７ａよりも短く、導電膜７７ａおよび導電膜７７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜７７ｂと重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟むように位置する一対のＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域８３と、チャネル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを有する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、ＬＤＤ領域８３、および不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
【００８３】
また、トランジスタ７１は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜８５と、導電膜８５上の絶縁膜７４と、絶縁膜７４を間に介して導電膜８５と重畳する半導体膜８６と、半導体膜８６上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜８６と重畳し、なおかつゲートとして機能する導電膜８７ａおよび導電膜８７ｂと、導電膜８７ａおよび導電膜８７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７６、絶縁膜７８および絶縁膜７９に設けられた開口において半導体膜８６に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８８および導電膜８９とを有する。
【００８４】
導電膜８７ｂは、チャネル長方向における幅が導電膜８７ａよりも短く、導電膜８７ａおよび導電膜８７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜８７ｂと重畳する位置にチャネル形成領域９０と、チャネル形成領域９０を間に挟むように位置する一対の不純物領域９１とを有する。一対の不純物領域９１はソース領域またはドレイン領域として機能する。また、不純物領域９１は、ｐ型の導電型を半導体膜８６に付与する不純物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されている。
【００８５】
なお図６（Ａ）では、ゲートとして機能する導電膜７７ａ、７７ｂと、バックゲート電極として機能する導電膜７３を有する構成を示しているが、他の構成でもよい。例えば、図６（Ｂ）に図示するように、バックゲート電極として機能する導電膜７３を省略してもよい。また、図６（Ａ）では、ゲートとして機能する導電膜８７ａ、８７ｂと、バックゲート電極として機能する導電膜８５を有する構成を示しているが、他の構成でもよい。例えば、図６（Ｂ）に図示するように、バックゲート電極として機能する導電膜８５を省略してもよい。
【００８６】
図６（Ａ）に示すｎチャネル型のトランジスタ７０は、実施の形態１と同様にＳ−ｃｈａｎｎｅｌ構造であり、図３（Ｂ）のトランジスタ７０Ｃに対応する。また、図６（Ａ）に示すｎチャネル型のトランジスタ７０の上面図は、図３（Ａ）のトランジスタ７０Ｃの上面図に対応する。また、図６（Ａ）に示すｎチャネル型のトランジスタ７０のチャネル幅方向の断面図は、図３（Ｃ）のトランジスタ７０Ｃの断面図に対応する。
【００８７】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００８８】
（実施の形態３）本実施の形態では、図１乃至６で説明したバックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた画素電極の断面図を示して、その作製工程の一例を説明する。なお図７乃至９では、一例として、基板上にｐチャネル型とｎチャネル型のトランジスタを形成する工程を説明しているが、単極性で回路を構成する場合には、一方の極性のトランジスタを作製する工程を採用して行えばよい。
【００８９】
まず図７（Ａ）に示すように、基板５０１の絶縁表面上に、バックゲート電極として機能する導電膜５０２を設ける。導電膜５０２は、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではタングステンを用いたが、窒化タンタルの上にタングステンを積層したものを導電膜５０２として用いても良い。また、単層ではなく複数の層で構成されていても良い。
【００９０】
基板５０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００９１】
次に、導電膜５０２を覆うように絶縁膜５０３を設ける。絶縁膜５０３は、絶縁膜５０３ａ、絶縁膜５０３ｂを積層して設ける。絶縁膜５０３ａは、一例として酸窒化珪素膜を用いる。絶縁膜５０３ｂは、一例として酸化珪素膜又は酸窒化珪素膜を用いる。なお絶縁膜５０３はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。
【００９２】
絶縁膜５０３の表面（ここでは絶縁膜５０３ｂの表面）は、先に形成した導電膜５０２に起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが望ましい。本実施の形態ではＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化を行なう。
【００９３】
次に、絶縁膜５０３の上に、非晶質半導体膜５０４をプラズマＣＶＤ法で形成する。非晶質半導体膜５０４は含有水素量にもよるが、好ましくは４００乃至５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５ａｔｏｍ％以下として、結晶化の工程を行なうことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００９４】
用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１乃至４．５ａｔｏｍｉｃ％程度であることが好ましい。
【００９５】
なお、絶縁膜５０３と非晶質半導体膜５０４をいずれもプラズマＣＶＤ法で作製する場合、これらの２つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することによって、大気による表面の汚染を極力抑え、よって作製されるトランジスタの特性バラツキを低減させることができる。
【００９６】
次に、非晶質半導体膜５０４への触媒の添加を行なう。本実施の形態では、重量換算で１乃至１００ｐｐｍのニッケルを含む酢酸ニッケル溶液をスピナーで塗布した。なお、酢酸ニッケル溶液の馴染みをよくするために、非晶質半導体膜５０４の表面をオゾン含有水溶液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル溶液を均一に塗布することができる。以上が、図７（Ａ）の説明である。
【００９７】
勿論、非晶質半導体膜への触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、プラズマ処理などを用いて添加するようにしても良い。
【００９８】
次に、５００乃至６５０℃で４乃至２４時間、例えば５７０℃、１４時間の加熱処理を行った。加熱処理を施すことで、ニッケル含有層５０５により結晶化が進行し、結晶性の高められた結晶性半導体膜が形成される。
【００９９】
加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いたＲＴＡ法を用いることができる。または、加熱した不活性気体を用いるガス加熱方式のＲＴＡを用いることも可能である。
【０１００】
ＲＴＡ法で行なう場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６０秒点灯させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光強度は任意なものとするが、非晶質半導体膜５０４が瞬間的には６００乃至１０００℃、好ましくは６５０乃至７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板５０１はそれ自身が歪んで変形することはない。
【０１０１】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質半導体膜５０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０℃以上６００℃以下、好ましくは５８０℃で４時間の加熱処理を行い、非晶質半導体膜５０４を結晶化させる。
【０１０２】
なお、本実施の形態では触媒元素としてニッケル（Ｎｉ）を用いているが、その以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。
【０１０３】
次に、結晶性半導体膜５０６内に存在する触媒元素のゲッタリングについて説明する。触媒元素を用いる結晶化により、結晶性半導体膜５０６内には、触媒元素（ここではニッケル）が平均的な濃度として１×１０１９／ｃｍ３を越える程度に残存しているものと考えられる。触媒元素が残留しているとトランジスタの特性に悪影響を及ぼす可能性があるため、触媒元素濃度を低減させる工程を設ける必要がある。
【０１０４】
ゲッタリングの方法は様々であるが、本実施の形態では結晶性半導体膜５０６をパターニングする前に行なうゲッタリングの一例について説明する。まず、図７（Ｂ）に示すように結晶性半導体膜５０６の表面にバリア層５０７を形成する。バリア層５０７は、後にゲッタリングサイトを除去する際に、結晶性半導体膜５０６がエッチングされるのを防ぐために設ける。
【０１０５】
バリア層５０７の厚さは１乃至１０ｎｍ程度とする。オゾン水で処理することにより形成されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、クリーンオーブンを用い、２００乃至３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１乃至５ｎｍ程度の酸化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エッチング液がしみこまない（結晶性半導体膜５０６をエッチング液から保護する）膜、例えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯｘ）、または多孔質膜を用いればよい。
【０１０６】
次いで、バリア層５０７上にスパッタ法でゲッタリングサイト５０８として、膜中に希ガス元素を１×１０２０／ｃｍ３以上の濃度で含むゲッタリング用の半導体膜（代表的には、非晶質シリコン膜）を２５乃至２５０ｎｍの厚さで形成する。後に除去されるゲッタリングサイト５０８は結晶性半導体膜５０６とエッチングの選択比を大きくするため、密度の低い膜を形成することが好ましい。
【０１０７】
なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶性半導体膜５０６に悪影響を及ぼすことはない。また、希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。
【０１０８】
次に、加熱処理を施すことでゲッタリングを行なう（図７（Ｂ））。加熱処理はファーネスアニール法やＲＴＡ法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲気中にて４５０乃至６００℃で０．５乃至１２時間の加熱処理を行なう。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１乃至６０秒、好ましくは３０乃至６０秒点灯させ、それを１乃至１０回、好ましくは２乃至６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００乃至１０００℃、好ましくは７００乃至７５０℃程度にまで加熱されるようにする。
【０１０９】
加熱処理により、結晶性半導体膜５０６にある触媒元素が熱エネルギーにより放出され、拡散により矢印に示すようにゲッタリングサイト５０８に移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
【０１１０】
ゲッタリング工程終了後、ゲッタリングサイト５０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ３によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式  （ＣＨ３）４ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができる。この時バリア層５０７はエッチングストッパーとして機能する。また、バリア層５０７はその後フッ酸により除去する（図７（Ｃ））。
【０１１１】
次に、バリア層５０７除去後の結晶性半導体膜５０６をパターニングし、島状の半導体膜５０９、５１０を形成する（図７（Ｄ））。半導体膜５０９、５１０の膜厚は２５乃至１００ｎｍ（好ましくは３０乃至６０ｎｍ）とする。次に、半導体膜５０９、５１０を覆うように絶縁膜５１１を成膜する。絶縁膜５１１は、後にゲート電極として機能する電極を形成するために行なうドライエッチングにおいて、その膜厚が１０乃至４０ｎｍ程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０乃至１５０ｎｍ（より好ましくは６０乃至１２０ｎｍ）程度の厚さに絶縁膜５１１を成膜する。
【０１１２】
絶縁膜５１１には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。本実施の形態では、絶縁膜５１１を単層の絶縁膜で構成しているが、２層以上の複数の絶縁膜で構成されていても良い。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、プラズマＣＶＤ法を用い、酸化珪素で絶縁膜５１１を成膜する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００乃至４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５乃至０．８Ｗ／ｃｍ２とし、成膜する。
【０１１３】
また窒化アルミニウムを絶縁膜５１１として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものを絶縁膜５１１として用いても良い。
【０１１４】
次に、絶縁膜５１１上に導電膜を成膜する（図７（Ｅ））。本実施の形態では窒化タンタルからなる導電膜５１２ａを２０乃至１００ｎｍの厚さで、タングステンからなる導電膜５１２ｂを１００乃至４００ｎｍの厚さで成膜する。具体的に、導電膜５１２ａに用いる窒化タンタルは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ２の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜した。また第２の導電膜５１２ｂに用いるタングステンは、ターゲットに純度９９．９９％のタングステンを用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜した。
【０１１５】
なお本実施の形態では、２層の導電膜を用いてゲート電極として機能する電極を形成する例について説明するが、導電膜は単層であっても良いし、また３層以上の複数の層で形成されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。
【０１１６】
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。各導電膜のうち、半導体膜と重なる場合は、その導電膜の材料は、半導体膜への光の進入を遮断するために遮光性を有する材料を用いることが好ましい。例えば１層目がタンタルで２層目がタングステン、または１層目が窒化タンタルで２層目がアルミニウム、１層目が窒化タンタルで２層目が銅といった組み合わせも考えられる。また１層目と２層目のいずれか一方に銀とパラジウムと銅の合金を用いても良い。タングステン、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、窒化チタンを順次積層した３層構造としてもよい。タングステンの代わりに窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタンに代えてチタンを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、互いにエッチングの選択比のとれる材料を用いる。
【０１１７】
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。
【０１１８】
次にマスク５１４を形成し、図８（Ａ）に示すように導電膜５１２ａ及び導電膜５１２ｂをエッチングする（第１のエッチング処理）。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行なった。エッチングガスとしてＣｌ２とＣＦ４とＯ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．０Ｐａとする。そして、コイル型の電極に５００Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１５０Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをＣｌ２とＣＦ４に変更し、トータルの圧力を１．０Ｐａとした。またコイル型の電極に５００Ｗの高周波（１３．５６ＭＨｚ）電力を投入し、基板側（試料ステージ）には２０Ｗの高周波（１３．５６ＭＨｚ）電力を投入した。
【０１１９】
ＣＦ４とＣｌ２をエッチングガスとして用いると、導電膜５１２ａである窒化タンタルと、導電膜５１２ｂであるタングステンのエッチングレートがほぼ等しくなり、共に同じ程度エッチングされる。
【０１２０】
この第１のエッチング処理により、下層５１５ａと上層５１５ｂとで構成された第１の形状の導電膜５１５と、下層５１６ａと上層５１６ｂとで構成された第１の形状の導電膜５１６とが形成される。なおこの第１のエッチング処理において、下層５１５ａ、５１６ａと上層５１５ｂ、５１６ｂの側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、第１の形状の導電膜５１５、５１６で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされることがある。
【０１２１】
次に、第１のエッチング処理で表面がエッチングされて幅が小さくなったマスク５１４を用い、第１の形状の導電膜５１５、５１６をエッチング（第２のエッチング処理）する。第２のエッチング処理でも第１のエッチング処理と同じくＩＣＰエッチング法を用いる。エッチングガスはＳＦ６、Ｃｌ２、Ｏ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．３Ｐａとする。そして、コイル型の電極に７００Ｗ、１３．５６ＭＨｚの高周波電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１０Ｗ、１３．５６ＭＨｚの高周波電力を投入し、これにより基板に自己バイアス電圧が印加される。
【０１２２】
ＳＦ６とＣｌ２を混合したガスにＯ２を加えることで、タングステンのエッチングレートが増加し、また第１の形状の導電膜５１５、５１６の下層５１５ａ、５１６ａを形成している窒化タンタルのエッチングレートが極端に低下するため、選択比をとることができる。
【０１２３】
第２のエッチング処理によって、第２の形状の導電膜５１７（下層５１７ａ、上層５１７ｂ）と、第２の形状の導電膜５１８（下層５１８ａ、上層５１８ｂ）が形成される。上層５１７ｂ、５１８ｂのチャネル長方向における幅は、下層５１７ａ、５１８ａの幅よりも短くなっている。なお第２のエッチング処理によって、第２の形状の導電膜５１７、５１８で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされる。
【０１２４】
次に図８（Ｂ）に示すように、第２の形状の導電膜５１７、５１８をマスクとして用い、半導体膜５０９、５１０にｎ型の導電性を付与する不純物を添加する（第１のドーピング処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０１３乃至５×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧を４０乃至８０ｋＶとして行なう。ｎ型を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族原子やＳ、Ｔｅ、Ｓｅ等の６族原子を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自己整合的に不純物領域５２０、５２１が形成される。不純物領域５２０、５２１には１×１０１８乃至１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加されている。
【０１２５】
次に図８（Ｃ）に示すように、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂをマスクとして、第２のドーピング処理を行なう。第２のドーピング処理では、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａを不純物が通過するように、第１のドーピング処理よりも加速電圧を高くする。そして第２のドーピング処理によりＬＤＤ領域を形成するので、第１のドーピング処理よりもｎ型の不純物のドーズ量を下げる。具体的には、加速電圧を６０乃至１２０ｋＶとし、ドーズ量を１×１０１３乃至１×１０１５ａｔｏｍｓ／ｃｍ２とする。
【０１２６】
続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って、図８（Ｃ）の状態を得る。第３のドーピング処理は、加速電圧を５０乃至１００ｋＶとし、ドーズ量を１×１０１５乃至１×１０１７ａｔｏｍｓ／ｃｍ２とする。第２のドーピング処理および第３のドーピング処理により、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる不純物領域５２２、５２３と、不純物領域５２０、５２１に不純物がさらに添加されることで形成される不純物領域５２４、５２５とが形成される。不純物領域５２２、５２３には１×１０１８乃至５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、不純物領域５２４、５２５には１×１０１９乃至５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加される。
【０１２７】
不純物領域５２２、５２３は不純物領域５２４、５２５の内側に形成されており、不純物領域５２２、５２３はＬＤＤ領域、不純物領域５２４、５２５はソース／ドレイン領域として機能する。
【０１２８】
もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピング処理を１回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
【０１２９】
なお、ｐチャネル型のトランジスタが形成される島状の半導体膜５１０には、図８（Ｂ）、図８（Ｃ）に示した第２、第３のドーピング処理によりｎ型の不純物をドーピングする必要はないため、ｎ型の不純物のドーピングの際に、マスクで覆っておいても良い。また、マスク数削減のために敢えてマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導体膜の極性をｐ型に反転させる場合について説明する。
【０１３０】
図８（Ｄ）に示すように、レジストからなるマスク５２６でｎチャネル型トランジスタに用いる島状の半導体膜５０９を覆い、島状の半導体膜５１０にｐ型の導電型を付与する不純物をドーピングする（第４のドーピング処理）。この第４のドーピング処理において、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂがマスクとして機能し、ｐチャネル型トランジスタに用いる島状の半導体膜５１０にｐ型を付与する不純物元素が添加された不純物領域５２７が形成される。本実施の形態ではジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。不純物領域５２７は、実際には第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域とで、ｐ型を付与する不純物元素及びｎ型を付与する不純物領域の濃度が異なっている。しかしいずれの領域においても、ｐ型を付与する不純物元素の濃度が２×１０２０乃至２×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理することで、ｐ型が優勢となるため、ｐチャネル型トランジスタのソース領域およびドレイン領域として機能するのに何ら問題は生じない。
【０１３１】
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。
【０１３２】
次に、島状の半導体膜５０９、５１０と、絶縁膜５１１と、第２の形状の導電膜５１７、５１８と覆って、層間絶縁膜５３０を成膜する（図９（Ａ））。層間絶縁膜５３０は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００乃至２００ｎｍ程度とする。
【０１３３】
次に、島状の半導体膜５０９、５１０に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００乃至７００℃（好ましくは５００乃至６００℃）で行なう。さらに、３乃至１００％の水素を含む雰囲気中で、３００乃至４５０℃で１乃至１２時間の熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こされた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化（プラズマにより励起こされた水素を用いる）を行っても良い。また活性化処理は層間絶縁膜５３０を成膜する前に行っても良い。
【０１３４】
上記一連の工程によって、ｎチャネル型トランジスタ５３１と、ｐチャネル型トランジスタ５３２を形成することができる。また、本実施の形態の説明で用いた図９（Ａ）は、チャネル長方向の断面図を示しており、ｎチャネル型トランジスタ５３１のチャネル幅方向の断面は、図３（Ｃ）に示す断面と対応しており、Ｓ−ｃｈａｎｎｅｌ構造とすることが好ましい。マスク数を１２枚用いて、駆動回路としてＣＭＯＳ回路を形成する場合には、同一工程によって同一基板上にｎチャネル型トランジスタと、ｐチャネル型トランジスタを形成することができる。また、マスク数を低減するために駆動回路としてｎチャネル型トランジスタのみとなる回路構成としてもよく、その場合のマスク数は１０枚となる。
【０１３５】
また本実施の形態では、ＬＤＤ領域として機能する不純物領域５２２全体が、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なっているが、これに限定されない。例えば、第１のエッチング処理と第２のエッチング処理の間にドーピング処理を行なってソース／ドレイン領域を形成し、なおかつ第２のエッチング処理で下層をチャネル長方向において短くなるようにエッチングすることで、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域を、両方形成することができる。
【０１３６】
なお上記プラズマエッチングはＩＣＰエッチング法に限定されない。例えば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）エッチング法、ＲＩＥエッチング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング法、パルス変調エッチング法やその他のプラズマエッチング法を用いていても良い。
【０１３７】
本実施の形態では、触媒元素による結晶化方法のみを用いた例を示したが、これに限定されない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために、パルス発振のレーザ光照射を行なうようにしても良い。また上述したゲッタリング工程は、本実施の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の触媒元素を低減するようにしても良い。
【０１３８】
次に、層間絶縁膜５３０を覆うように、層間絶縁膜５３３と層間絶縁膜５３４を成膜する。本実施の形態では、層間絶縁膜５３３を有機樹脂、例えば非感光性のアクリルを用いて形成する。層間絶縁膜５３４は、代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。
【０１３９】
次いで、絶縁膜５１１、層間絶縁膜５３０、層間絶縁膜５３３及び層間絶縁膜５３４をエッチングし、開口を形成する。そして、島状の半導体膜５０９、５１０とコンタクトを形成する配線５３５乃至５３８を形成する。
【０１４０】
次に、層間絶縁膜５３４及び配線５３５乃至５３８を覆って透明導電膜を成膜し、パターニングすることで、ｎチャネル型トランジスタ５３１の島状の半導体膜５０９に接続されている配線５３８に接続した、画素電極５４０を形成する（図９（Ｂ））。画素電極５４０に用いる透明導電膜は、ＩＴＯのみならず、酸化インジウムに２乃至２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。
【０１４１】
上述した作製方法を用いることで、バックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた画素電極を同一基板上に形成することができる。
【０１４２】
本実施の形態では、画素電極５４０として透明導電膜を用い、透過型液晶表示装置の例を示したが、特に限定されず、画素電極５４０の一部、または、全部が、反射電極としての機能を有する反射型液晶表示装置としてもよい。反射型液晶表示装置とする場合、バックライトを設けなくともよいため、消費電力を低減することができる。反射型液晶表示装置とする場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。反射電極として用いる可視光を反射する材料は、例えば、アルミニウム、金、白金、銀、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、又はこれら金属材料を含む合金を用いることができる。また、上記金属材料や合金に、ランタン、ネオジム、又はゲルマニウム等が添加されていてもよい。また、アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金等のアルミニウムを含む合金（アルミニウム合金）や、銀と銅の合金、銀とパラジウムと銅の合金、銀とマグネシウムの合金等の銀を含む合金を用いて形成することができる。銀と銅を含む合金は、耐熱性が高いため好ましい。さらに、アルミニウム合金膜に接する金属膜又は金属酸化物膜を積層することで、アルミニウム合金膜の酸化を抑制することができる。該金属膜、金属酸化物膜の材料としては、チタン、酸化チタンなどが挙げられる。また、上記可視光を透過する導電膜と金属材料からなる膜とを積層してもよい。例えば、銀とＩＴＯの積層膜、銀とマグネシウムの合金とＩＴＯの積層膜などを用いることができる。
【０１４３】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１４４】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１４５】
（実施の形態４）本実施の形態では、上記実施の形態３で例示した基板、即ち、同一基板上にバックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた画素電極を用いて液晶表示装置とする例について説明する。
【０１４６】
図１０（Ａ）に、表示装置３００の上面概略図を示す。また、図１０（Ｂ）に図１０（Ａ）の切断線Ａ１−Ａ２間、Ａ３−Ａ４間及びＡ５−Ａ６間の断面概略図を示す。なお、図１０（Ａ）には明瞭化のため、構成要素の一部を省略して示している。
【０１４７】
表示装置３００は、基板３０１の上面に、表示部３０２、信号線駆動回路３０３、走査線駆動回路３０４及び外部接続端子３０５を有する。
【０１４８】
表示部３０２には、液晶素子３１４を備える。液晶素子３１４は、基板面に対して横方向に発生する電界により液晶の配向が制御される。
【０１４９】
表示装置３００は、絶縁層３３２、絶縁層３３４、絶縁層３３８、絶縁層３４１、絶縁層３４２、トランジスタ３１１、トランジスタ３１２、液晶素子３１４、第１の電極３４３、第２の電極３５２、液晶３５３、カラーフィルタ３２７、遮光層３２８、シール材３５４、ＦＰＣ３５５、異方性導電接続層３５６等を有している。トランジスタ３１１は、駆動回路に用いられるｐチャネル型のトランジスタであり、具体的には、実施の形態４に示したｐチャネル型のトランジスタ７１を用いればよい。また、図１０（Ｂ）に示すトランジスタ３１１は、チャネル長方向の断面図を示しており、トランジスタ３１１は、チャネル幅方向の断面において、同電位の複数の導電層によって半導体層の上下左右を電気的に包みこんだ構造、即ち、Ｓ−ｃｈａｎｎｅｌ構造とすることが好ましい。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は半導体膜の全体（バルク）を流れる。半導体膜の内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、半導体膜を厚くすると、オン電流を向上させることができる。
【０１５０】
画素には少なくとも一つのスイッチング用のトランジスタ３１２と、図示しない保持容量を有する。またトランジスタ３１２のソース電極またはドレイン電極の一方に電気的に接続するくし形状の第１の電極３４３と、くし形状の第２の電極３５２とが絶縁層３４２上に離間して設けられている。くし形状の第１の電極３４３は画素電極とも呼べる。トランジスタ３１２は、ｎチャネル型トランジスタを用い、具体的には、実施の形態３に示したｎチャネル型トランジスタ５３１を用いればよい。また、図１０（Ｂ）に示すトランジスタ３１２は、チャネル長方向の断面図を示しており、トランジスタ３１２のチャネル幅方向の断面は、図３（Ｃ）に示すｎチャネル型トランジスタ５３１の断面と対応しており、Ｓ−ｃｈａｎｎｅｌ構造とすることが好ましい。トランジスタ３１２をＳ−Ｃｈａｎｎｅｌ構造とすることで、上下からの光が半導体膜に照射されることを遮光でき、光励起を抑えるため、オフ電流の増加を防止できる。また、トランジスタ３１２において第１のゲート電極の電位と、第２のゲート電極の電位を異ならせる構成とすると、両方の電位をそれぞれ独立に制御することができるため、トランジスタのオフ状態において、オフ電流をさらに低減することができる。従って、液晶表示装置の画素部のスイッチング素子として適したトランジスタを実現できる。
【０１５１】
第１の電極３４３と第２の電極３５２の少なくとも一方には、透光性の導電性材料を用いる。これら電極の両方に透光性の導電性材料を用いると、画素の開口率を高めることができるため好ましい。
【０１５２】
カラーフィルタ３２７は、第１の電極３４３及び第２の電極３５２と重なるように設けられる。また遮光層３２８はカラーフィルタ３２７の側面を覆って設けられている。図１０（Ｂ）ではカラーフィルタ３２７が基板３２１上に設けられる構成を示しているが、カラーフィルタの配置はこの位置に限られない。
【０１５３】
基板３０１と基板３２１との間には、液晶３５３が設けられている。第１の電極３４３と第２の電極３５２の間に電圧を印加することにより、概略横方向に電界が生じ、該電界によって液晶３５３の配向が制御され、表示装置の外部に配置されたバックライトからの光の偏光を画素単位で制御することにより、画像を表示することができる。
【０１５４】
液晶３５３と接する面には、液晶３５３の配向を制御するための配向膜が設けられていることが好ましい。配向膜には透光性の材料を用いる。また、ここでは図示しないが、基板３２１及び基板３０１の液晶素子３１４からみて外側の面に偏光板を設ける。
【０１５５】
液晶３５３としては、サーモトロピック液晶、低分子液晶、高分子液晶、強誘電液晶、反強誘電液晶などを用いることができる。また、ブルー相を示す液晶を使用すると、配向膜が不要であり、且つ広い視野角が得られるため好ましい。
【０１５６】
なお、液晶３５３として粘度が高く流動性の低い材料を用いることが好ましい。
【０１５７】
なお、本構成例ではＩＰＳモードが適用された液晶素子３１４について説明するが、液晶素子の構成はこれに限られず、そのほかにもＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０１５８】
図１１（Ａ）、図１１（Ｂ）に、ＶＡモードの液晶素子の、断面構造の一例を示す。
【０１５９】
トランジスタが形成された第１基板２０１と、第２基板２０２との間に、液晶層２００が設けられている。第１基板２０１上には、第１電極２０５が形成されている。第２基板２０２上には、第２電極２０６が形成されている。第１基板２０１の液晶層２００と反対側には、第１偏光板２０３が配置されている。第２基板２０２の液晶層２００と反対側には、第２偏光板２０４が配置されている。なお、第１偏光板２０３と第２偏光板２０４とは、クロスニコルになるように配置されている。
【０１６０】
図１１（Ａ）は、第１電極２０５及び第２電極２０６に電圧が印加（縦電界方式と呼ぶ）された場合の断面の模式図である。液晶分子が横に並んだ状態となるため、バックライトからの光は液晶分子の複屈折の影響を受ける。そして、第１偏光板２０３と第２偏光板２０４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過する。
【０１６１】
図１１（Ｂ）は、第１電極２０５及び第２電極２０６に電圧が印加されていない場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１偏光板２０３と第２偏光板２０４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過しない。
【０１６２】
図１１（Ｃ）、図１１（Ｄ）に、ＭＶＡモードの液晶素子の、断面構造の一例を示す。
【０１６３】
トランジスタが形成された第１基板２１１と、第２基板２１２の間に、液晶層２１０が設けられている。第１基板２１１上には、第１電極２１５が形成されている。第２基板２１２上には、第２電極２１６が形成されている。第１電極２１５上には、配向制御用に第１突起物２１７が形成されている。第２電極２１６上には、配向制御用に第２突起物２１８が形成されている。第１基板２１１の液晶層２１０と反対側には、第１偏光板２１３が配置されている。第２基板２１２の液晶層２１０と反対側には、第２偏光板２１４が配置されている。なお、第１偏光板２１３と第２偏光板２１４とは、クロスニコルになるように配置されている。
【０１６４】
図１１（Ｃ）は、第１電極２１５及び第２電極２１６に電圧が印加（縦電界方式と呼ぶ）された場合の断面の模式図である。液晶分子が第１突起物２１７及び第２突起物２１８に対して倒れて並んだ状態となるため、バックライトからの光は液晶分子の複屈折の影響を受ける。そして、第１偏光板２１３と第２偏光板２１４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過する。
【０１６５】
図１１（Ｄ）は、第１電極２１５及び第２電極２１６に電圧が印加されていない場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１偏光板２１３と第２偏光板２１４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過しない。
【０１６６】
図１１（Ｅ）、図１１（Ｆ）に、ＩＰＳモードの液晶素子の、断面構造の一例を示す。
【０１６７】
トランジスタが形成された第１基板４０１と、第２基板４０２との間に、液晶層４００が設けられている。第２基板４０２上には、第１電極４０５及び第２電極４０６が形成されている。第１基板４０１の液晶層４００と反対側には、第１偏光板４０３が配置されている。第２基板４０２の液晶層４００と反対側には、第２偏光板４０４が配置されている。なお、第１偏光板４０３と第２偏光板４０４とは、クロスニコルになるように配置されている。
【０１６８】
図１１（Ｅ）は、第１電極４０５及び第２電極４０６に電圧が印加（縦電界方式と呼ぶ）された場合の断面の模式図である。液晶分子がラビング方向からずれた電気力線に沿って配向した状態となるため、バックライトからの光は液晶分子の複屈折の影響を受ける。そして、第１偏光板４０３と第２偏光板４０４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過する。
【０１６９】
図１１（Ｆ）は、第１電極４０５及び第２電極４０６に電圧が印加されていない場合の断面の模式図である。液晶分子がラビング方向に沿って横に並んだ状態となるため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１偏光板４０３と第２偏光板４０４とがクロスニコルになるように配置されているため、バックライトからの光は基板を通過しない。したがって、黒色表示が行われる。
【０１７０】
また、本発明の一態様に係る液晶表示装置は、広視野角を得るための光学補償層が設けられていても良い。上記光学補償層は、その屈折率楕円体の光軸がパネルの表面に平行である構造を有していても良いし、その屈折率楕円体の光軸とパネルの表面との間に所定の角度θが設けられた構造を有していても良い。
【０１７１】
表示装置３００に設けられるトランジスタ（トランジスタ３１１、トランジスタ３１２等）は、トップゲート型のトランジスタである。各トランジスタは、ソース領域またはドレイン領域として機能する不純物領域を備える半導体層３３５と、ゲート絶縁層として機能する絶縁層３３４と、ゲート電極３３３と、を有する。またゲート電極３３３を覆う絶縁層３３８及び絶縁層３３９が積層して設けられ、絶縁層３３４、絶縁層３３８及び絶縁層３３９に設けられた開口部を介して半導体層３３５のソース領域またはドレイン領域と接する一対の電極３３６を備える。
【０１７２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１７３】
（実施の形態５）本実施の形態では、本発明の一態様の表示システムに適用可能な表示装置に用いることができる画素の構成について、図１２を参照しながら説明する。
【０１７４】
図１２（Ａ）は、液晶表示素子を画素に用いる場合の画素回路Ｐ（ｉ，ｊ）の一例を説明する回路図である。
【０１７５】
図１２（Ｂ）は、図１２（Ａ）に示す画素回路Ｐ（ｉ，ｊ）とは異なる構成を備える画素回路ＰＢ（ｉ，ｊ）の一例を説明する回路図であり、図１２（Ｃ）は、図１２（Ｂ）に示す画素回路ＰＢ（ｉ，ｊ）のレイアウトの一例を説明する上面図である。
【０１７６】
＜画素回路の構成例１＞
画素回路Ｐ（ｉ，ｊ）は、制御線ＧＬ（ｉ）、信号線ＳＬ（ｊ）および配線ＶＣＯＭと電気的に接続され、画素回路Ｐ（ｉ，ｊ）は、トランジスタＳＷ、液晶素子ＬＣおよび容量Ｃを備える（図１２（Ａ）参照）。
【０１７７】
トランジスタＳＷは、ゲートが制御線ＧＬ（ｉ）と電気的に接続され、第１の電極が信号線ＳＬ（ｊ）と電気的に接続される。
【０１７８】
液晶素子ＬＣは、第１の電極がトランジスタＳＷの第２の電極と電気的に接続され、第２の電極が配線ＶＣＯＭと電気的に接続される。
【０１７９】
容量Ｃは、第１の電極がトランジスタＳＷの第２の電極と電気的に接続され、第２の電極が配線ＶＣＯＭと電気的に接続される。
【０１８０】
なお、画素回路Ｐ（ｉ，ｊ）は基材の上に配設され、基材と、第２の導電膜Ｅ２と、基材と第２の導電膜Ｅ２の間の第１の導電膜Ｅ１と、を備える。
【０１８１】
例えば、透光性を有する導電膜を第１の導電膜または／および第２の導電膜に用いることができる。
【０１８２】
例えば、液晶素子ＬＣの第１の電極に第１の導電膜Ｅ１を用い、第２の電極に第２の導電膜Ｅ２を用いることができる。
【０１８３】
例えば、容量Ｃの第１の電極に第１の導電膜Ｅ１を用い、第２の電極に第２の導電膜Ｅ２を用いることができる。
【０１８４】
＜画素回路の構成例２＞
画素回路ＰＢ（ｉ，ｊ）は、液晶素子ＬＣに代えて、並列に接続された液晶素子ＬＣ１および液晶素子ＬＣ２を備える点が、図１２（Ａ）を参照しながら説明する画素回路Ｐ（ｉ，ｊ）と異なる。ここでは異なる構成について詳細に説明し、同様な構成を用いることができる部分は、上記の説明を援用する（図１２（Ｂ）参照）。
【０１８５】
液晶素子ＬＣ１は、第１の電極がトランジスタＳＷの第２の電極と電気的に接続され、第２の電極が配線ＶＣＯＭと電気的に接続される。
【０１８６】
液晶素子ＬＣ２は、第２の電極がトランジスタＳＷの第２の電極と電気的に接続され、第１の電極が配線ＶＣＯＭと電気的に接続される。
【０１８７】
例えば、液晶素子ＬＣ１の第１の電極に第１の導電膜Ｅ１を用い、第２の電極に第２の導電膜Ｅ２を用いることができる。また、液晶素子ＬＣ２の第１の電極に第１の導電膜Ｅ１を用い、第２の電極に第２の導電膜Ｅ２を用いることができる（図１２（Ｃ）参照）。
【０１８８】
画素回路ＰＢ（ｉ，ｊ）は、トランジスタＳＷの第２の電極に接続する第１の導電膜Ｅ１を第１の電極に備え、配線ＶＣＯＭと電気的に接続する第２の導電膜Ｅ２を第２の電極に備える液晶素子ＬＣ１と、トランジスタＳＷの第２の電極に接続する第２の導電膜Ｅ２を第２の電極に備え、配線ＶＣＯＭと電気的に接続する第１の導電膜Ｅ１を第１の電極に備える液晶素子ＬＣ２と、備える。
【０１８９】
液晶素子ＬＣ１と液晶素子ＬＣ２とを並列に接続する構成により、印加する電圧を反転して液晶素子を駆動する際に認められる、第１の導電膜Ｅ１に対する第２の導電膜Ｅ２の配置に由来する液晶素子の特性の非対称性を、相殺することができる。
【０１９０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１９１】
（実施の形態６）
本実施の形態では、バックゲート電極を有するトランジスタ、及び該トランジスタ上に設けた発光素子の断面図を示して、その作製工程の一例を説明する。なお図１３乃至１５では、一例として、発光素子と電気的に接続するｐチャネル型のトランジスタを形成し、駆動回路にはｎチャネル型のトランジスタを形成する工程を説明しているが、駆動回路にはｎチャネル型のトランジスタとｐチャネル型のトランジスタが形成され、画素においてもｎチャネル型のトランジスタとｐチャネル型のトランジスタを形成するものとする。ここでは簡略化のため、一方のみを図示している。
【０１９２】
まず、基板５０１の絶縁表面上に、バックゲート電極として機能する導電膜５０２を設ける。導電膜５０２は、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではタングステンを用いたが、窒化タンタルの上にタングステンを積層したものを導電膜５０２として用いても良い。また、単層ではなく複数の層で構成されていても良い。
【０１９３】
基板５０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０１９４】
次に、導電膜５０２を覆うように絶縁膜５０３を設ける。絶縁膜５０３は、絶縁膜５０３ａ、絶縁膜５０３ｂを積層して設ける。絶縁膜５０３ａは、一例として酸窒化珪素膜を用いる。絶縁膜５０３ｂは、一例として酸化珪素膜又は酸窒化珪素膜を用いる。なお絶縁膜５０３はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、３層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。
【０１９５】
次に、絶縁膜５０３の上に、非晶質半導体膜５０４をプラズマＣＶＤ法で形成する。非晶質半導体膜５０４は含有水素量にもよるが、好ましくは４００乃至５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５ａｔｏｍ％以下として、結晶化の工程を行なうことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１９６】
用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１乃至４．５ａｔｏｍｉｃ％程度であることが好ましい。
【０１９７】
なお、絶縁膜５０３と非晶質半導体膜５０４をいずれもプラズマＣＶＤ法で作製する場合、これらの２つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することによって、大気による表面の汚染を極力抑え、よって作製されるトランジスタの特性バラツキを低減させることができる。
【０１９８】
次に図１３（Ａ）に示すように、半導体膜をレーザ結晶化して、結晶性半導体膜５０６を形成する。レーザ結晶化には、連続発振のレーザの他、発振周波数が１０ＭＨｚ以上の、パルス発振のレーザを用いることもできる。
【０１９９】
次に、結晶性半導体膜５０６をパターニングし、島状の半導体膜５０９、５１０を形成する（図１３（Ｂ））。半導体膜５０９、５１０の膜厚は２５乃至１００ｎｍ（好ましくは３０乃至６０ｎｍ）とする。次に、半導体膜５０９、５１０を覆うように絶縁膜５１１を成膜する。絶縁膜５１１は、後にゲート電極として機能する電極を形成するために行なうドライエッチングにおいて、その膜厚が１０乃至４０ｎｍ程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０乃至１５０ｎｍ（より好ましくは６０乃至１２０ｎｍ）程度の厚さに絶縁膜５１１を成膜する。
【０２００】
絶縁膜５１１には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。本実施の形態では、絶縁膜５１１を単層の絶縁膜で構成しているが、２層以上の複数の絶縁膜で構成されていても良い。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。
【０２０１】
次に、絶縁膜５１１上に導電膜を成膜する（図１３（Ｃ））。本実施の形態では窒化タンタルからなる導電膜５１２ａを２０乃至１００ｎｍの厚さで、タングステンからなる導電膜５１２ｂを１００乃至４００ｎｍの厚さで成膜する。具体的に、導電膜５１２ａに用いる窒化タンタルは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ２の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜した。また第２の導電膜５１２ｂに用いるタングステンは、ターゲットに純度９９．９９％のタングステンを用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜した。
【０２０２】
なお本実施の形態では、２層の導電膜を用いてゲート電極として機能する電極を形成する例について説明するが、導電膜は単層であっても良いし、また３層以上の複数の層で形成されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。
【０２０３】
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がタンタルで２層目がタングステン、または１層目が窒化タンタルで２層目がアルミニウム、１層目が窒化タンタルで２層目が銅といった組み合わせも考えられる。また１層目と２層目のいずれか一方に銀とパラジウムと銅の合金を用いても良い。タングステン、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、窒化チタンを順次積層した３層構造としてもよい。タングステンの代わりに窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタンに代えてチタンを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、互いにエッチングの選択比のとれる材料を用いる。
【０２０４】
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。
【０２０５】
次にマスク５１４を形成し、図１４（Ａ）に示すように導電膜５１２ａ及び導電膜５１２ｂをエッチングする（第１のエッチング処理）。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行なった。エッチングガスとしてＣｌ２とＣＦ４とＯ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．０Ｐａとする。そして、コイル型の電極に５００Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１５０Ｗ、１３．５６ＭＨｚの高周波（ＲＦ）電力を投入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをＣｌ２とＣＦ４に変更し、トータルの圧力を１．０Ｐａとした。またコイル型の電極に５００Ｗの高周波（１３．５６ＭＨｚ）電力を投入し、基板側（試料ステージ）には２０Ｗの高周波（１３．５６ＭＨｚ）電力を投入した。
【０２０６】
ＣＦ４とＣｌ２をエッチングガスとして用いると、導電膜５１２ａである窒化タンタルと、導電膜５１２ｂであるタングステンのエッチングレートがほぼ等しくなり、共に同じ程度エッチングされる。
【０２０７】
この第１のエッチング処理により、下層５１５ａと上層５１５ｂとで構成された第１の形状の導電膜５１５と、下層５１６ａと上層５１６ｂとで構成された第１の形状の導電膜５１６とが形成される。なおこの第１のエッチング処理において、下層５１５ａ、５１６ａと上層５１５ｂ、５１６ｂの側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、第１の形状の導電膜５１５、５１６で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされることがある。
【０２０８】
次に、第１のエッチング処理で表面がエッチングされて幅が小さくなったマスク５１４を用い、第１の形状の導電膜５１５、５１６をエッチング（第２のエッチング処理）する。第２のエッチング処理でも第１のエッチング処理と同じくＩＣＰエッチング法を用いる。エッチングガスはＳＦ６、Ｃｌ２、Ｏ２を混合したガスを用い、チャンバー内のエッチングガスの圧力を１．３Ｐａとする。そして、コイル型の電極に７００Ｗ、１３．５６ＭＨｚの高周波電力を投入し、プラズマを生成する。また基板が載置されたステージ（下部電極）に１０Ｗ、１３．５６ＭＨｚの高周波電力を投入し、これにより基板に自己バイアス電圧が印加される。
【０２０９】
ＳＦ６とＣｌ２を混合したガスにＯ２を加えることで、タングステンのエッチングレートが増加し、また第１の形状の導電膜５１５、５１６の下層５１５ａ、５１６ａを形成している窒化タンタルのエッチングレートが極端に低下するため、選択比をとることができる。
【０２１０】
第２のエッチング処理によって、第２の形状の導電膜５１７（下層５１７ａ、上層５１７ｂ）と、第２の形状の導電膜５１８（下層５１８ａ、上層５１８ｂ）が形成される。上層５１７ｂ、５１８ｂのチャネル長方向における幅は、下層５１７ａ、５１８ａの幅よりも短くなっている。なお第２のエッチング処理によって、第２の形状の導電膜５１７、５１８で覆われていない絶縁膜５１１の表面が、５乃至１０ｎｍ程度またはそれ以上エッチングされる。
【０２１１】
次に図１４（Ｂ）に示すように、第２の形状の導電膜５１７、５１８をマスクとして用い、半導体膜５０９、５１０にｎ型の導電性を付与する不純物を添加する（第１のドーピング処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０１３乃至５×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧を４０乃至８０ｋＶとして行なう。ｎ型を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族原子やＳ、Ｔｅ、Ｓｅ等の６族原子を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自己整合的に不純物領域５２０、５２１が形成される。不純物領域５２０、５２１には１×１０１８乃至１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加されている。
【０２１２】
次に図１４（Ｃ）に示すように、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂをマスクとして、第２のドーピング処理を行なう。第２のドーピング処理では、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａを不純物が通過するように、第１のドーピング処理よりも加速電圧を高くする。そして第２のドーピング処理によりＬＤＤ領域を形成するので、第１のドーピング処理よりもｎ型の不純物のドーズ量を下げる。具体的には、加速電圧を６０乃至１２０ｋＶとし、ドーズ量を１×１０１３乃至１×１０１５ａｔｏｍｓ／ｃｍ２とする。
【０２１３】
続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って、図１４（Ｄ）の状態を得る。第３のドーピング処理は、加速電圧を５０乃至１００ｋＶとし、ドーズ量を１×１０１５乃至１×１０１７ａｔｏｍｓ／ｃｍ２とする。第２のドーピング処理および第３のドーピング処理により、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる不純物領域５２２、５２３と、不純物領域５２０、５２１に不純物がさらに添加されることで形成される不純物領域５２４、５２５とが形成される。不純物領域５２２、５２３には１×１０１８乃至５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加され、不純物領域５２４、５２５には１×１０１９乃至５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加される。
【０２１４】
不純物領域５２２、５２３は不純物領域５２４、５２５の内側に形成されており、不純物領域５２２、５２３はＬＤＤ領域、不純物領域５２４、５２５はソース／ドレイン領域として機能する。
【０２１５】
もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピング処理を１回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
【０２１６】
なお、ｐチャネル型のトランジスタが形成される島状の半導体膜５１０には、図１４（Ｂ）、図１４（Ｃ）に示した第２、第３のドーピング処理によりｎ型の不純物をドーピングする必要はないため、ｎ型の不純物のドーピングの際に、マスクで覆っておいても良い。また、マスク数削減のために敢えてマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導体膜の極性をｐ型に反転させる場合について説明する。
【０２１７】
図１４（Ｄ）に示すように、レジストからなるマスク５２６でｎチャネル型トランジスタに用いる島状の半導体膜５０９を覆い、島状の半導体膜５１０にｐ型の導電型を付与する不純物をドーピングする（第４のドーピング処理）。この第４のドーピング処理において、第２の形状の導電膜５１７、５１８の上層５１７ｂ、５１８ｂがマスクとして機能し、ｐチャネル型トランジスタに用いる島状の半導体膜５１０にｐ型を付与する不純物元素が添加された不純物領域５２７が形成される。本実施の形態ではジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。不純物領域５２７は、実際には第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域とで、ｐ型を付与する不純物元素及びｎ型を付与する不純物領域の濃度が異なっている。しかしいずれの領域においても、ｐ型を付与する不純物元素の濃度が２×１０２０乃至２×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理することで、ｐ型が優勢となるため、ｐチャネル型トランジスタのソース領域およびドレイン領域として機能するのに何ら問題は生じない。
【０２１８】
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。
【０２１９】
次に、島状の半導体膜５０９、５１０と、絶縁膜５１１と、第２の形状の導電膜５１７、５１８と覆って、層間絶縁膜５３０を成膜する（図１５（Ａ））。層間絶縁膜５３０は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００乃至２００ｎｍ程度とする。
【０２２０】
次に、島状の半導体膜５０９、５１０に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００乃至７００℃（好ましくは５００乃至６００℃）で行なう。さらに、３乃至１００％の水素を含む雰囲気中で、３００乃至４５０℃で１乃至１２時間の熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こされた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化（プラズマにより励起こされた水素を用いる）を行っても良い。また活性化処理は層間絶縁膜５３０を成膜する前に行っても良い。
【０２２１】
上記一連の工程によって、ｎチャネル型トランジスタ５３１と、ｐチャネル型トランジスタ５３２を形成することができる。
【０２２２】
また本実施の形態では、ＬＤＤ領域として機能する不純物領域５２２全体が、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なっているが、これに限定されない。例えば、第１のエッチング処理と第２のエッチング処理の間にドーピング処理を行なってソース／ドレイン領域を形成し、なおかつ第２のエッチング処理で下層をチャネル長方向において短くなるようにエッチングすることで、第２の形状の導電膜５１７、５１８の下層５１７ａ、５１８ａと重なる領域と、それ以外の領域を、両方形成することができる。
【０２２３】
次に、層間絶縁膜５３０を覆うように、層間絶縁膜５３３と層間絶縁膜５３４を成膜する。本実施の形態では、層間絶縁膜５３３を有機樹脂、例えば非感光性のアクリルを用いて形成する。層間絶縁膜５３４は、水分や酸素などのＯＬＥＤの劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。
【０２２４】
次いで、絶縁膜５１１、層間絶縁膜５３０、層間絶縁膜５３３及び層間絶縁膜５３４をエッチングし、開口を形成する。そして、島状の半導体膜５０９、５１０とコンタクトを形成する配線５３５乃至５３８を形成する。
【０２２５】
次に、層間絶縁膜５３４及び配線５３５乃至５３８を覆って透明導電膜を成膜し、パターニングすることで、ｐチャネル型トランジスタ５３２の島状の半導体膜５１０に接続されている配線５３８に接続した、画素電極（陽極）５４０を形成する（図１５（Ｂ））。画素電極５４０に用いる透明導電膜は、ＩＴＯのみならず、酸化インジウムに２乃至２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極５４０は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体を用いた拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極３４０の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
【０２２６】
そして、隔壁として用いる有機樹脂膜５４１を、層間絶縁膜５３４上に形成する。有機樹脂膜５４１は、画素電極５４０と重なる領域において開口を有するようにする。有機樹脂膜５４１は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておく。具体的には、１００℃乃至２００℃、０．５乃至１時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、有機樹脂膜５４１に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。
【０２２７】
有機樹脂膜５４１の開口部における端部は、該端部において後に成膜される電界発光層に穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有機樹脂膜５４１の断面が描いている曲線の曲率半径が、０．２乃至２μｍ程度であることが望ましい。
【０２２８】
図１５（Ｃ）では、有機樹脂膜５４１として、ポジ型の感光性のアクリル樹脂を用いた例を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本実施の形態ではネガ型の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜５４１を形成しても良い。
【０２２９】
ネガ型のアクリルを用いて有機樹脂膜５４１を形成した場合、開口部における端部が、Ｓ字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．２乃至２μｍとすることが望ましい。
【０２３０】
上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることができ、画素電極５４０と陰極が電界発光層に形成された穴においてショートするのを防ぐことができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。
【０２３１】
次に、画素電極５４０上に発光層５４２を成膜する。発光層５４２は、単数または複数の層からなり、有機物のみならず無機物の層が含まれていても良い。
【０２３２】
次に、発光層５４２を覆って、陰極５４３を成膜する。陰極５４３は、仕事関数の小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
【０２３３】
画素電極５４０、発光層５４２、陰極５４３は、有機樹脂膜５４１の開口において重なり合っており、該重なり合っている部分が発光素子５４４に相当する。
【０２３４】
次に、有機樹脂膜５４１及び陰極５４３上に、保護膜５４５が成膜されている。保護膜５４５は層間絶縁膜５３４と同様に、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
【０２３５】
なお図１５（Ｃ）では、発光素子から発せられる光が基板５０１側に照射される構成を示しているが、光が基板とは反対側に向かうような構造の発光素子としても良い。
【０２３６】
なお、実際には図１５（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のカバー材でパッケージング（封入）することが好ましい。その際、カバー材の内部を不活性雰囲気、あるいは内部に吸湿性材料（例えば酸化バリウム）を配置すると発光素子を有する表示装置の信頼性が向上する。
【０２３７】
上述した作製方法を用いることで、バックゲート電極を有するｐチャネル型のトランジスタ、及び該ｐチャネル型のトランジスタ上に設けた発光素子と、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを有する駆動回路を同一基板上に形成することができる。
【０２３８】
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
【０２３９】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０２４０】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０２４１】
電流は、ｐチャネル型トランジスタ５３２のチャネル形成領域を介して発光素子５４４に流れる。したがって、発光素子５４４に流れる駆動電流は、定電流源において定められた信号電流Ｉｃに応じた大きさになる。発光素子は駆動電流の大きさに見合った輝度で発光する。定電流源として用いるトランジスタの構造をＳ−Ｃｈａｎｎｅｌ構造とすることで劣化を抑制できるため、特に有効である。
【０２４２】
また、駆動回路に用いるトランジスタの構造をＳ−Ｃｈａｎｎｅｌ構造とすることでチャネル幅を狭くすることができるため、駆動回路の面積を縮小でき、例えば、０．５ｍｍ、好ましくは０．３ｍｍといった幅にまで駆動回路の幅を狭くして、さらなる狭額縁化を実現できる。
【０２４３】
＜トランジスタを画素に適用したレイアウト＞
次いで図１６は、上記トランジスタを適用できる画素の上面図であり、その一例について説明する。また図１６（Ｂ）には、画素１００Ｃに積層して設ける発光素子１０４について、図１６（Ａ）と分けて示したものである。
【０２４４】
図１６（Ａ）に示す上面図では、トランジスタ１０１Ａ、トランジスタ１０２、キャパシタ１０３、キャパシタ１０５を図示している。また、図１６（Ａ）に示す上面図では、ゲート線ＧＬ、データ線ＤＬ、電流供給線ＰＬ、容量線ＣＳＬを図示している。また、図１６（Ａ）に示す上面図では、開口ＣＨ１、開口ＣＨ２を図示している。
【０２４５】
図１６（Ｂ）に示す上面図では、発光素子のアノード側電極として機能する電極ＰＥ、隔壁層ＲＬを図示している。また発光層、発光素子のカソード側の電極として機能する電極は、省略しているが、隔壁層ＲＬの開口に設けられる。なお電極ＰＥ、発光層、発光素子のカソード側の電極として機能する電極が重なる領域を発光素子１０４として図示している。
【０２４６】
トランジスタ１０１Ａは、ｎチャネル型のトランジスタを用い、トランジスタ１０２は、ｐチャネル型のトランジスタを用いる。どちらのトランジスタもＳ−Ｃｈａｎｎｅｌ構造としている。作製方法は、上述した本実施の形態のトランジスタを用いる。
【０２４７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２４８】
（実施の形態７）
本発明の一態様では、上記実施の形態６の構成を適用可能な発光装置の構成例について、図１７及び図１８を用いて説明する。
【０２４９】
＜発光装置の構成例について＞
図１７は、発光装置の構成を表すブロック図の一例である。
【０２５０】
図１７のブロック図では、ゲート線側駆動回路１１０、データ線側駆動回路１２０、電流供給線制御回路１３０、および画素１００を有する画素部１４０を図示している。
【０２５１】
画素部１４０において、複数の画素１００は、ｘ−ｙ方向にマトリクス状に設けられている。
【０２５２】
画素部１４０では、ｘ方向に、ゲート線側駆動回路１１０に接続されたゲート線ＧＬ１乃至ＧＬｍ（ｍは自然数）を設ける。ゲート線ＧＬ１乃至ＧＬｍは、それぞれ、各画素１００と接続されている。
【０２５３】
画素部１４０では、ｙ方向に、データ線側駆動回路１２０に接続されたデータ線ＤＬ１乃至ＤＬｎ（ｎは自然数）を、設ける。データ線ＤＬ１乃至ＤＬｎは、それぞれ、各画素１００と接続されている。
【０２５４】
電流供給線ＰＬは、図１７に示すようにｘ方向に、電流供給線制御回路１３０に接続された電流供給線ＰＬ１乃至ＰＬｍを、各画素１００に接続されるように設けることができる。電流供給線制御回路１３０は、電流供給線ＰＬ１乃至ＰＬｍを１行づつ走査することができる。
【０２５５】
＜画素の回路構成について＞
発光装置が有する画素１００について説明する。
【０２５６】
図１８（Ａ）には、画素１００の回路構成の一例を示す。画素１００（図中、ＰＩＸと図示）は、トランジスタ１０１、トランジスタ１０２、キャパシタ１０３、および発光素子１０４を有する。
【０２５７】
図１８（Ａ）では、トランジスタ１０２のゲートをノードＮＧとして示している。また図１８（Ａ）では、トランジスタ１０２と発光素子１０４との間のノードをノードＮＳとして示している。
【０２５８】
トランジスタ１０１のゲートは、ゲート線ＧＬに接続される。トランジスタ１０１のソースまたはドレインの一方は、データ線ＤＬに接続される。トランジスタ１０１のソースまたはドレインの他方は、ノードＮＧに接続される。
【０２５９】
ゲート線ＧＬは、スイッチとして機能するトランジスタ１０１のオンまたはオフを制御する信号を与える（または伝える）機能を有する配線である。例えばトランジスタ１０１がｎチャネル型の場合、ゲート線ＧＬがＨレベルでオン状態、Ｌレベルでオフ状態である。
【０２６０】
データ線ＤＬは、初期化期間および閾値電圧取得期間において、初期化電圧を与える（または伝える）機能を有する配線である。またデータ線ＤＬは、一例としては、ビデオ信号書き込み期間および移動度補正期間において、画素１００にビデオ信号（又は映像信号電圧、データ電圧などともいう）を与える（または伝える）機能を有する配線である。
【０２６１】
ビデオ信号は、発光素子１０４を所望の階調値で発光させるための電圧である。ビデオ信号は、ＶＩＮで表す場合がある。
【０２６２】
データ線ＤＬに与える初期化電圧は、キャパシタ１０３の両端の電圧を初期化するための機能を有する電圧である。データ線ＤＬの電圧が、Ｌレベルの際の電圧を初期化電圧とすることができる。
【０２６３】
トランジスタ１０２のゲートは、ノードＮＧに接続される。トランジスタ１０２のソースまたはドレインの一方は、ノードＮＳに接続される。トランジスタ１０２のソースまたはドレインの他方は、電流供給線ＰＬに接続される。
【０２６４】
なお以下の説明においてトランジスタ１０１およびトランジスタ１０２は、ｎチャネル型であると説明する。また以下の説明においては、一例として、トランジスタ１０２の閾値電圧をＶＴＨとして表す。
【０２６５】
またトランジスタ１０１およびトランジスタ１０２は、ともにＳ−Ｃｈａｎｎｅｌ構造である。このような構造とすることで、チャネル幅Ｗを狭くすることができるため、画素の面積を縮小できる。また、トランジスタを流れる電流量を大きくすることができるため、動作の高速化を図ることができる。
【０２６６】
電流供給線ＰＬは、例えば、初期化期間において、キャパシタ１０３の両端の電圧を初期化するための初期化電圧を与える機能を有する配線である。また、電流供給線ＰＬは、閾値電圧取得期間、ビデオ信号書き込み期間、移動度補正期間および発光期間において、トランジスタ１０２のＶＧＳに従って電流を流すための電圧を与える機能を有する配線である。
【０２６７】
電流供給線ＰＬに与える初期化電圧は、キャパシタ１０３の両端の電圧を初期化するための電圧である。電流供給線ＰＬの電圧が、Ｌレベルの際の電圧を初期化電圧とすることができる。
【０２６８】
電流供給線ＰＬに与える、トランジスタ１０２のＶＧＳに従って電流を流すための電圧は、キャパシタ１０３の両端の電極に保持される電圧をトランジスタ１０２の閾値電圧にするため、トランジスタ１０２に電流を流して移動度を補正するため、および発光素子１０４を発光させるため、の電圧である。電流供給線ＰＬの電圧が、Ｈレベルの際の電圧をトランジスタ１０２のＶＧＳに従って電流を流すための電圧とすることができる。
【０２６９】
キャパシタ１０３の一方の電極は、ノードＮＧに接続される。キャパシタ１０３の他方の電極は、ノードＮＳに接続される。
【０２７０】
発光素子１０４の一方の電極は、ノードＮＳに接続される。キャパシタ１０３の他方の電極は、陰極線ＣＬに接続される。なお、キャパシタ１０３は、トランジスタ１０２のゲート容量（寄生容量）を利用することにより、省略することも可能である。
【０２７１】
＜画素の動作＞
次いで、図１８（Ａ）の画素１００の動作の一例について説明する。
【０２７２】
図１８（Ｂ）には、画素１００の動作を説明するタイミングチャートを示す。
【０２７３】
図１８（Ｂ）のタイミングチャートは、発光期間Ｐ１、初期化期間Ｐ２、閾値電圧取得期間Ｐ３、ビデオ信号書き込み期間及び移動度補正期間Ｐ４に分けて示している。
【０２７４】
図１８（Ｂ）のタイミングチャートは、電流供給線ＰＬ、データ線ＤＬ、ノードＮＧ、ノードＮＳ、ゲート線ＧＬの電圧の変化の一例を表している。
【０２７５】
また図１８（Ｂ）中では、トランジスタ１０２の閾値電圧であるＶＴＨ、ビデオ信号の電圧ＶＩＮ、トランジスタ１０２の移動度補正用の電圧ΔＶを図示している。
【０２７６】
まず初期化期間Ｐ２では、前の発光期間Ｐ１にノードＮＧに保持された電圧を初期化する動作を行う。まず例えば、ゲート線ＧＬをＨレベルとして、データ線ＤＬの電圧を初期化電圧とする。トランジスタ１０１をオン状態とすることでデータ線ＤＬの電圧がノードＮＧに伝わり、ノードＮＧの電圧が低下する。また、追従してノードＮＳの電圧も低下する。
【０２７７】
また初期化期間Ｐ２では、ノードＮＳに保持された電圧を初期化する動作を行う。まず例えば、電流供給線ＰＬの電圧を初期化電圧とする。電流供給線ＰＬの電圧が低下することに伴い、トランジスタ１０２に電流が流れ、ノードＮＳの電圧がさらに低下する。その結果、キャパシタ１０３の両端の電圧が初期化される。初期化期間Ｐ２が完了する。
【０２７８】
次いで閾値電圧取得期間Ｐ３では、キャパシタ１０３の両端の電極にＶＴＨを保持させるため、トランジスタ１０２に電流を流し、ノードＮＳの電圧を上昇させる動作を行う。まず、電流供給線ＰＬの電圧は、トランジスタ１０２のＶＧＳに従って電流を流すための電圧とする。電流供給線ＰＬの電圧の上昇によってトランジスタ１０２に電流が流れ、ノードＮＳの電圧が上昇する。つまり、キャパシタ１０３に蓄積されている電荷が放電される。
【０２７９】
このとき、ゲート線ＧＬをＨレベル、つまりトランジスタ１０１はオン状態のため、ノードＮＧの電圧は変化しない。トランジスタ１０２のＶＧＳがＶＴＨとなることでトランジスタ１０２を流れる電流が小さくなって、その結果、電流が止まる。つまりノードＮＳの電圧は、ノードＮＧの電圧からＶＴＨだけ低下した電圧となる。つまり、トランジスタ１０２のＶＴＨを取得できたこととなる。
【０２８０】
次いでビデオ信号書き込み期間及び移動度補正期間Ｐ４では、ゲート線ＧＬをＨレベル、つまりトランジスタ１０１をオン状態としてデータ線ＤＬをＶＩＮとする。ノードＮＧの電圧は、ＶＩＮに変化する。キャパシタ１０３の両端の電圧は、ＶＴＨにＶＩＮが足しあわされるように作用する。ノードＮＳの電圧は、トランジスタ１０２に電流が流れることで、発光素子１０４の寄生容量に電荷が蓄積されるため、ΔＶだけ上昇する。つまり、キャパシタ１０３の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶとなる。
【０２８１】
ノードＮＳの電圧の変化ΔＶは、トランジスタ１０２に流れる電流が大きいほど変化が大きくなる。トランジスタ１０２を流れる電流の大きさは、トランジスタ１０２の移動度に比例する。そのため、ノードＮＳの電圧を変化させることで、画素ごとのトランジスタ１０２の移動度のばらつきの影響を抑えることができる。
【０２８２】
なおビデオ信号書き込み期間及び移動度補正期間Ｐ４において、移動度の補正を行わない構成としてもよい。この場合、トランジスタ１０２を介してノードＮＳの電圧を上昇させる必要がなくなる。従って、ノードＮＳの電圧を上昇させる期間を省略できるため、意図しない発光素子１０４の発光を抑制することができる。
【０２８３】
移動度の補正を行わない構成とする場合、電流供給線ＰＬの電圧は、トランジスタ１０２のＶＧＳに従って電流を流すための電圧としなくてもよい。一例としては、電流供給線ＰＬの電圧をノードＮＳの電圧が上昇しないような電圧、例えば陰極線ＣＬと同じ電圧あるいはそれ以下の電圧とする構成とすることが好ましい。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
【０２８４】
また別の一例としては、電流供給線ＰＬとトランジスタ１０２の間を電気的に浮遊状態とすることも有効である。このような構成は、例えば、トランジスタ１０２と電流供給線ＰＬの間にスイッチを設け、ビデオ信号書き込み期間にスイッチをオフにすることで実現できる。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
【０２８５】
次いで発光期間Ｐ１は、ゲート線ＧＬをＬレベル、つまりトランジスタ１０１をオフにする。ノードＮＧが電気的に浮遊状態となる。前の期間に引き続き、トランジスタ１０２に電流が流れるため、ノードＮＳの電圧が上昇する。ノードＮＧが電気的に浮遊状態のため、キャパシタ１０３の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶを保ったまま、ノードＮＳの電圧の上昇につれてノードＮＧの電圧も上昇する。そのため、発光素子１０４には、ＶＴＨ、ΔＶの大きさに応じた電流が流れる。つまり、発光素子１０４に流れる電流は、ＶＴＨ、ΔＶのばらつきの影響を低減できたこととなる。
【０２８６】
以上説明した構成では、発光素子１０４に流れる電流は、トランジスタ１０２の閾値電圧、及びトランジスタ１０２の移動度を含む大きさとすることができる。このようにすることで、トランジスタの電気特性のばらつきの影響を低減し、画素ごとの発光素子の輝度のばらつきを抑制することができる。
【０２８７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８８】
（実施の形態８）
本実施の形態では、図２と一部異なる例を図１９に示す。
【０２８９】
また、図１９（Ａ）には、トランジスタ７０Ｆの上面図を示す。図１９（Ｂ）は、トランジスタ７０Ｆのチャネル長方向を表すＬ１−Ｌ２線による断面図である。図１９（Ｃ）は、トランジスタ７０Ｆのチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
【０２９０】
図１９（Ｃ）において、図２（Ｃ）と同様に、チャネル形成領域が、ゲートとして機能する導電膜７７とバックゲート電極として機能する導電膜７３で囲まれたＳ−ｃｈａｎｎｅｌ構造となっている。
【０２９１】
図１９に示すトランジスタ７０Ｆにおいては、半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、半導体膜の全体的にゲート電界が印加させることとなり、電流は半導体膜のバルクを流れる。これによって、トランジスタの電界効果移動度の向上を図ることが可能となる。また、不純物の分布もバルク全体で平準化されるため、電気特性の変動の抑制を図ることができる。
【０２９２】
また、図１９（Ｃ）には、半導体膜７５のチャネル形成領域８２の位置関係の概念図が示されている。導電膜７３の膜厚ｔと同じもしくは導電膜７３の膜厚ｔよりもチャネル形成領域８２と導電膜７３との間隔Ｄが広くなるように絶縁膜７４、７６の膜厚及び形状を工夫している。なお、図１９においては絶縁膜７４、及び絶縁膜７６は同じ材料を用いるため、その境界を図示していない。
【０２９３】
また、図１９（Ｃ）に示すようにチャネル形成領域８２の端面よりも導電膜７３の端部が突出している配置としている。
【０２９４】
また、図１９（Ｃ）に示すような配置とすることで、Ｓ−ｃｈａｎｎｅｌ構造の効果を十分に発揮させることができる。
【０２９５】
また、図１９（Ｃ）に示すチャネル幅方向において、チャネル形成領域８２の側面を覆うようにゲートとして機能する導電膜７７が設けられており、低抵抗化して寄生チャネルができやすいところにも導電膜７７が配置される構成となっている。
【０２９６】
導電膜７３と導電膜７７は電気的に接続されており、開口９７は導電膜７７と、導電膜７３と電気的に接続するための開口である。本実施の形態では、導電膜７３と導電膜７７は電気的に接続する例を示したが、互いに接続しない構成としてもよく、その場合には、独立に電圧を制御することでしきい値を制御することができる。
【０２９７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２９８】
（実施の形態９）  本実施の形態では、本発明の一態様の表示装置、または表示システムを有する表示モジュール及び電子機器について、図２０及び図２１を用いて説明を行う。
【０２９９】
図２０に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
【０３００】
本発明の一態様のタッチパネルモジュールは、例えば、タッチパネル８００４に用いることができる。
【０３０１】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３０２】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネルに重畳して用いることができる。また、タッチパネル８００４の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、タッチパネル８００４の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
【０３０３】
また、透過型の液晶素子を用いた場合には、図２０に示すようにバックライト８００７を設けてもよい。バックライト８００７は、光源８００８を有する。なお、図２０において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
【０３０４】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０３０５】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。
【０３０６】
また、タッチパネル８００４は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３０７】
図２１（Ａ）乃至図２１（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０３０８】
図２１（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２１（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図２１（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２１（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２１（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｇ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２１（Ｈ）は腕時計型情報端末であり、上述したもののほかに、バンド５０１８、留め金５０１９、等を有する。ベゼル部分を兼ねる筐体５０００に搭載された表示部５００１は、非矩形状の表示領域を有している。表示部５００１は、時刻を表すアイコン５０２０、その他のアイコン５０２１等を表示することができる。
【０３０９】
図２１（Ａ）乃至図２１（Ｈ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、撮像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２１（Ａ）乃至図２１（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０３１０】
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。該表示部に、上記実施の形態で示した表示装置を適用することができる。
【０３１１】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３１２】
（実施の形態１０）
本実施の形態においては、図２２に示すトランジスタ１３００と、図２３に示すトランジスタ１３５０とを作製し、各トランジスタのＩｄ−Ｖｇ特性の比較を行った。
【０３１３】
なお、本実施の形態においては、試料Ａ１乃至Ａ１４を作製し、試料Ａ１、Ａ２、Ａ５、Ａ６、Ａ９、Ａ１０、Ａ１１をトランジスタ１３００の構造とし、試料Ａ３、Ａ４、Ａ７、Ａ８、Ａ１２、Ａ１３、Ａ１４をトランジスタ１３５０の構造とした。
【０３１４】
図２２に示すトランジスタ１３００について説明する。トランジスタ１３００は、所謂スタガ型構造である。
【０３１５】
トランジスタ１３００は、基板１１０２上の絶縁膜１３０６と、絶縁膜１３０６上の半導体膜１３０８と、絶縁膜１３０６及び半導体膜１３０８上の絶縁膜１３１０と、絶縁膜１３１０上の導電膜１３１２と、絶縁膜１３１０及び導電膜１３１２上の絶縁膜１３１４と、絶縁膜１３１４上の絶縁膜１３１６と、絶縁膜１３１６上の導電膜１３１８ａ、１３１８ｂと、を有する。
【０３１６】
なお、導電膜１３１８ａは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ａを介して、半導体膜１３０８と電気的に接続される。また、導電膜１３１８ｂは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ｂを介して、半導体膜１３０８と電気的に接続される。
【０３１７】
なお、絶縁膜１３０６は、下地絶縁膜としての機能を有する。また、絶縁膜１３１０は、ゲート絶縁膜としての機能を有し、導電膜１３１２は、ゲート電極としての機能を有する。また、絶縁膜１３１４、及び絶縁膜１３１６は、層間絶縁膜としての機能を有する。また、導電膜１３１８ａは、ソース電極としての機能を有し、導電膜１３１８ｂは、ドレイン電極としての機能を有する。なお、図２２において図示しないが、半導体膜１３０８の導電膜１３１２が重ならない領域には、ソース領域及びドレイン領域が形成される。すなわち、トランジスタ１３００は、セルフアライン型の構造である。
【０３１８】
本実施の形態においては、絶縁膜１３０６として、厚さ１４０ｎｍの窒化酸化シリコン膜と、厚さ１００ｎｍの酸化窒化シリコン膜と、を形成した。また、半導体膜１３０８として、厚さ５０ｎｍのポリシリコン膜を形成した。また、絶縁膜１３１０として、厚さ１１０ｎｍの酸化窒化シリコン膜を形成した。また、導電膜１３１２として、厚さ３０ｎｍの窒化タンタル膜と、厚さ３７０ｎｍのタングステン膜と、を形成した。また、絶縁膜１３１４として、厚さ５０ｎｍの酸化窒化シリコン膜と、厚さ１４０ｎｍの窒化酸化シリコン膜と、を形成した。また、絶縁膜１３１６として、厚さ５２０ｎｍの酸化窒化シリコン膜を形成した。また、導電膜１３１８ａ、１３１８ｂとして厚さ１００ｎｍのチタン膜と、厚さ７００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜と、を形成した。
【０３１９】
なお、トランジスタ１３００は、Ｓｉｎｇｌｅ  Ｇａｔｅ構造のトランジスタである。
【０３２０】
次に、図２３に示すトランジスタ１３５０について説明する。トランジスタ１３５０は、所謂スタガ型構造であり、先に説明したトランジスタ１３００にバックゲート電極を設けた構造である。
【０３２１】
トランジスタ１３５０は、基板１１０２上の導電膜１３０４と、基板１１０２及び導電膜１３０４上の絶縁膜１３０６と、絶縁膜１３０６上の半導体膜１３０８と、絶縁膜１３０６及び半導体膜１３０８上の絶縁膜１３１０と、絶縁膜１３１０上の導電膜１３１２と、絶縁膜１３１０及び導電膜１３１２上の絶縁膜１３１４と、絶縁膜１３１４上の絶縁膜１３１６と、絶縁膜１３１６上の導電膜１３１８ａ、１３１８ｂと、を有する。
【０３２２】
なお、導電膜１３１８ａは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ａを介して、半導体膜１３０８と電気的に接続される。また、導電膜１３１８ｂは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ｂを介して、半導体膜１３０８と電気的に接続される。
【０３２３】
なお、導電膜１３０４は、第１のゲート電極としての機能を有する。また、絶縁膜１３０６は、第１のゲート絶縁膜としての機能と、下地絶縁膜としての機能を有する。また、絶縁膜１３１０は、第２のゲート絶縁膜としての機能を有し、導電膜１３１２は、第２のゲート電極としての機能を有する。また、絶縁膜１３１４、及び絶縁膜１３１６は、層間絶縁膜としての機能を有する。また、導電膜１３１８ａは、ソース電極としての機能を有し、導電膜１３１８ｂは、ドレイン電極としての機能を有する。なお、図２３において図示しないが、半導体膜１３０８の導電膜１３１２が重ならない領域には、ソース領域及びドレイン領域が形成される。すなわち、トランジスタ１３５０は、セルフアライン型の構造である。
【０３２４】
本実施の形態においては、導電膜１３０４として、厚さ３０ｎｍのタングステン膜を形成した。また、導電膜１３０４以外の構成については、先に説明したトランジスタ１３００と同様の構成とした。
【０３２５】
なお、トランジスタ１３５０は、先に説明したｓ−ｃｈａｎｎｅｌ構造である。なお、図２３（Ａ）（Ｂ）（Ｃ）においては、図示しないが、導電膜１３０４と、導電膜１３１２とを、電気的に接続させた。
【０３２６】
また、試料Ａ１乃至Ａ４は、チャネル長Ｌを６μｍ、チャネル幅Ｗを５０μｍとした。試料Ａ１、Ａ３はｎチャネル型トランジスタ、試料Ａ２、Ａ４はｐチャネル型トランジスタとする。
【０３２７】
なお、Ｉｄ−Ｖｇ特性の測定は、ゲート電圧（Ｖｇ：［Ｖ］）を−１５Ｖから１０Ｖの範囲で、０．２５Ｖ間隔で掃引した際のドレイン電流（Ｉｄ：［Ａ］）の測定を行った。横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。
【０３２８】
図２４（Ａ）に試料Ａ１のＩｄ−Ｖｇ特性を、図２４（Ｂ）に試料Ａ３のＩｄ−Ｖｇ特性を、図２４（Ｃ）に試料Ａ２のＩｄ−Ｖｇ特性を、図２４（Ｄ）に試料Ａ４のＩｄ−Ｖｇ特性を、それぞれ示す。
【０３２９】
図２４に示すように、図２４（Ａ）、図２４（Ｃ）に示したＳｉｎｇｌｅ  Ｇａｔｅ構造に比べ、図２４（Ｂ）、図２４（Ｄ）に示したｓ−ｃｈａｎｎｅｌ構造とすることで、ゲート容量の増加による電界効果移動度の向上が確認できる。また、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル部を上下で挟む２つのゲートによって外部電界が遮断されるため、ＤＩＢＬの抑制ができることが図２４で示唆されている。
【０３３０】
また、試料Ａ５乃至Ａ８は、チャネル長Ｌを３μｍ、チャネル幅Ｗを５０μｍとした。試料Ａ５、Ａ７はｎチャネル型トランジスタ、試料Ａ６、Ａ８はｐチャネル型トランジスタとする。
【０３３１】
図２５に基板面内の６０ポイントでのトランジスタのしきい値電圧（ＶＴＨ）のバラツキを測定した結果を示す。図２５に示すようにチャネル長Ｌを３μｍとする場合にｓ−ｃｈａｎｎｅｌ構造とすることでバラツキを低減することが実現できている。
【０３３２】
ここで、本明細書におけるしきい値電圧について説明する。しきい値電圧（ＶＴＨ）は、ゲート電圧（Ｖｇ：［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２）［Ａ］）を縦軸としてプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大である点における接線と、Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲート電圧と定義する。なお、ここでは、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。
【０３３３】
また、試料Ａ９は、チャネル長Ｌを６μｍ、チャネル幅Ｗを３μｍとした。試料Ａ１０は、チャネル長Ｌを１０μｍ、チャネル幅Ｗを３μｍとした。試料Ａ１１は、チャネル長Ｌを５０μｍ、チャネル幅Ｗを３μｍとした。試料Ａ９、試料Ａ１０、試料Ａ１１は、Ｓｉｎｇｌｅ  Ｇａｔｅ構造のトランジスタである。
【０３３４】
また、試料Ａ１２は、チャネル長Ｌを６μｍ、チャネル幅Ｗを３μｍとした。試料Ａ１３は、チャネル長Ｌを１０μｍ、チャネル幅Ｗを３μｍとした。試料Ａ１４は、チャネル長Ｌを５０μｍ、チャネル幅Ｗを３μｍとした。試料Ａ１２、試料Ａ１３、試料Ａ１４は、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。
【０３３５】
Ｓ−ｃｈａｎｎｅｌ構造は、Ｓｉｎｇｌｅ  Ｇａｔｅ構造のトランジスタに比べ、チャネル部を上下で挟む２つのゲートによって、しきい値のバラツキが低減することが図２５に示す実験結果から読み取れる。
【０３３６】
図２６にｐチャネルトランジスタの試料Ａ９乃至Ａ１４のＩｄ−Ｖｄ特性を示す。なお、Ｉｄ−Ｖｄ特性の測定は、ゲート電圧をドレイン電流が１００ｎＡ／μｍとなる電圧とし、ドレイン電圧を０Ｖから１５Ｖの範囲で、０．２５Ｖ間隔で掃引することで測定を行った。
【０３３７】
また、ポリシリコン膜を用いるトランジスタは、ドレイン電極にかかる電圧（Ｖｄ）が高電圧になるとき、ポリシリコン膜表面付近においてインパクトイオン化現象によって電子・正孔対が発生する。発生した電子はドレイン領域にかかる電界に加速されてドレイン電極に流れ込む。このようなインパクトイオン化現象により高電圧においてドレイン電極に流れる電流が増加したトランジスタ特性が得られる。
【０３３８】
図２６に示すトランジスタにおいては、チャネル長Ｌが１０μｍを超えないと、十分な定電流性を得られないことが示唆される。従って、有機ＥＬ素子と電気的に接続するトランジスタは、チャネル長１０μｍよりも長いチャネル長とすることが好ましい。
【０３３９】
また、図２６に示すように、Ｓｉｎｇｌｅ  Ｇａｔｅ構造に比べて、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル部を上下で挟む２つのゲートによって外部電界が遮断されるため、Ｉｄ−Ｖｄ特性の飽和性が向上していることが確認できる。
【０３４０】
（実施の形態１１）
本実施の形態においては、モデルＢ１及びモデルＢ２を設定し、Ｓ値の計算を行った。計算に用いた条件を表１に示す。なお、モデルＢ１はＳ−ｃｈａｎｎｅｌ構造のトランジスタとし、モデルＢ２はＳｉｎｇｌｅ  Ｇａｔｅ構造のトランジスタとする。
【０３４１】
【表１】
2017022358.tif 000003
【０３４２】
モデルＢ１のトランジスタのＶｇ−Ｉｄ曲線の結果を図２７（Ａ）に示す。また、モデルＢ２のトランジスタのＶｇ−Ｉｄ曲線の結果を図２７（Ｂ）に示す。
【０３４３】
図２７（Ａ）及び図２７（Ｂ）の結果より、Ｓ−ｃｈａｎｎｅｌ構造とすることでＳ値が改善されることが示唆される。なお、Ｓ値は、サブスレッショルド係数の略であり、Ｖｇ−Ｉｄ曲線の立ち上がり部分における最大傾きの逆数である。
【符号の説明】
【０３４４】
７０Ａ    トランジスタ
７０Ｂ    トランジスタ
７０Ｃ    トランジスタ
７０Ｄ    トランジスタ
７０Ｅ    トランジスタ
７０Ｆ    トランジスタ
７１    トランジスタ
７２    基板
７３    導電膜
７３ａ    導電膜
７３ｂ    導電膜
７４    絶縁膜
７５    半導体膜
７６    絶縁膜
７７    導電膜
７７ａ    導電膜
７７ｂ    導電膜
７８    絶縁膜
７９    絶縁膜
８０    導電膜
８１    導電膜
８２    チャネル形成領域
８３    ＬＤＤ領域
８４    不純物領域
８５    導電膜
８６    半導体膜
８７ａ    導電膜
８７ｂ    導電膜
８８    導電膜
８９    導電膜
９０    チャネル形成領域
９１    不純物領域
９３    開口
９４    開口
９５    開口
９６    開口
９７    開口
１００    画素
１００Ｃ    画素
１０１    トランジスタ
１０１Ａ    トランジスタ
１０２    トランジスタ
１０３    キャパシタ
１０４    発光素子
１０５    キャパシタ
１１０    ゲート線側駆動回路
１２０    データ線側駆動回路
１３０    電流供給線制御回路
１４０    画素部
２００    液晶層
２０１    基板
２０２    基板
２０３    偏光板
２０４    偏光板
２０５    電極
２０６    電極
２１０    液晶層
２１１    基板
２１２    基板
２１３    偏光板
２１４    偏光板
２１５    電極
２１６    電極
２１７    突起物
２１８    突起物
３００    表示装置
３０１    基板
３０２    表示部
３０３    信号線駆動回路
３０４    走査線駆動回路
３０５    外部接続端子
３１１    トランジスタ
３１２    トランジスタ
３１４    液晶素子
３２１    基板
３２７    カラーフィルタ
３２８    遮光層
３３２    絶縁層
３３３    ゲート電極
３３４    絶縁層
３３５    半導体層
３３６    電極
３３８    絶縁層
３３９    絶縁層
３４０    画素電極
３４１    絶縁層
３４２    絶縁層
３４３    電極
３５２    電極
３５３    液晶
３５４    シール材
３５５    ＦＰＣ
３５６    異方性導電接続層
４００    液晶層
４０１    基板
４０２    基板
４０３    偏光板
４０４    偏光板
４０５    電極
４０６    電極
５０１    基板
５０２    導電膜
５０３    絶縁膜
５０３ａ    絶縁膜
５０３ｂ    絶縁膜
５０４    非晶質半導体膜
５０５    ニッケル含有層
５０６    結晶性半導体膜
５０７    バリア層
５０８    ゲッタリングサイト
５０９    半導体膜
５１０    半導体膜
５１１    絶縁膜
５１２ａ    導電膜
５１２ｂ    導電膜
５１４    マスク
５１５    導電膜
５１５ａ    下層
５１５ｂ    上層
５１６    導電膜
５１６ａ    下層
５１６ｂ    上層
５１７    導電膜
５１７ａ    下層
５１７ｂ    上層
５１８    導電膜
５１８ａ    下層
５１８ｂ    上層
５２０    不純物領域
５２１    不純物領域
５２２    不純物領域
５２３    不純物領域
５２４    不純物領域
５２５    不純物領域
５２６    マスク
５２７    不純物領域
５３０    層間絶縁膜
５３１    ｎチャネル型トランジスタ
５３２    ｐチャネル型トランジスタ
５３３    層間絶縁膜
５３４    層間絶縁膜
５３５    配線
５３８    配線
５４０    画素電極
５４１    有機樹脂膜
５４２    発光層
５４３    陰極
５４４    発光素子
５４５    保護膜
５０００    筐体
５００１    表示部
５００２    表示部
５００３    スピーカ
５００４    ＬＥＤランプ
５００５    操作キー
５００６    接続端子
５００７    センサ
５００８    マイクロフォン
５００９    スイッチ
５０１０    赤外線ポート
５０１１    記録媒体読込部
５０１２    支持部
５０１３    イヤホン
５０１４    アンテナ
５０１５    シャッターボタン
５０１６    受像部
５０１７    充電器
５０１８    バンド
５０１９    留め金
５０２０    アイコン
５０２１    アイコン
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００６    表示パネル
８００７    バックライト
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリ
【図１】
2017022358.tif 000004
【図２】
2017022358.tif 000005
【図３】
2017022358.tif 000006
【図４】
2017022358.tif 000007
【図５】
2017022358.tif 000008
【図６】
2017022358.tif 000009
【図７】
2017022358.tif 000010
【図８】
2017022358.tif 000011
【図９】
2017022358.tif 000012
【図１０】
2017022358.tif 000013
【図１１】
2017022358.tif 000014
【図１２】
2017022358.tif 000015
【図１３】
2017022358.tif 000016
【図１４】
2017022358.tif 000017
【図１５】
2017022358.tif 000018
【図１６】
2017022358.tif 000019
【図１７】
2017022358.tif 000020
【図１８】
2017022358.tif 000021
【図１９】
2017022358.tif 000022
【図２０】
2017022358.tif 000023
【図２１】
2017022358.tif 000024
【図２２】
2017022358.tif 000025
【図２３】
2017022358.tif 000026
【図２６】
2017022358.tif 000027
【図２４】
2017022358.tif 000028
【図２５】
2017022358.tif 000029
【図２７】
2017022358.tif 000030