(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置において、互いに隣り合うコントロールゲート電極１５およびメモリゲート電極２６と、コントロールゲート電極１５下に形成されたゲート絶縁膜１３と、メモリゲート電極２６下に形成され、内部に電荷蓄積部を有する絶縁膜２７と、によりメモリセルＭＣが形成される。また、当該半導体装置において、下部電極１６と、上部電極２３と、上部電極２３と下部電極１６との間に形成された容量絶縁膜２７ａと、により容量素子ＣＤ１が形成される。下部電極１６の厚さＴＨ２は、コントロールゲート電極１５の厚さＴＨ１よりも薄い。【選択図】図３
2017041614.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面の第１領域で、前記半導体基板の上方に形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第１領域で、前記半導体基板の上方に形成され、かつ、前記第１ゲート電極と隣り合う第２ゲート電極と、
前記第２ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第１ゲート電極との間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
前記半導体基板の前記主面の第２領域で、前記半導体基板の上方に形成された第１電極と、
前記第１電極の上方に形成された第２電極と、
前記第２電極と前記第１電極との間に形成された第１絶縁膜部と、
を有し、
前記第１ゲート電極と前記第１ゲート絶縁膜と前記第２ゲート電極と前記第２ゲート絶縁膜とにより不揮発性メモリが形成され、
前記第１電極と前記第２電極と前記第１絶縁膜部とにより第１容量素子が形成され、
前記第１電極の厚さは、前記第１ゲート電極の厚さよりも薄い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極は、
前記第１領域で、前記半導体基板の上方に形成された第１導電膜と、
前記第１導電膜上に形成された第２導電膜と、
を含み、
前記第１電極は、前記第２領域で、前記半導体基板の上方に形成された第３導電膜を含む、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第３導電膜は、前記第１導電膜と同層に形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１電極の下方の前記半導体基板からなる第３電極と、
前記第３電極と前記第１電極との間に形成された第２絶縁膜部と、
を有し、
前記第１電極と前記第３電極と前記第２絶縁膜部とにより第２容量素子が形成されている、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１導電膜の厚さは、前記第２導電膜の厚さよりも薄い、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第３導電膜の厚さは、前記第２導電膜の厚さよりも薄い、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第３導電膜の厚さは、前記第１導電膜の厚さよりも厚い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２領域で、前記半導体基板の前記主面に形成された素子分離領域を有し、
前記第１電極は、前記素子分離領域上に形成されている、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１導電膜および前記第３導電膜は、同一の材料からなる、半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記第２導電膜および前記第３導電膜は、同一の材料からなる、半導体装置。
【請求項１１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１領域、および、前記半導体基板の前記主面の第２領域で、前記半導体基板の上方に、前記第１絶縁膜を覆う第１導電膜を形成する工程、
（ｄ）前記第１導電膜上に第２導電膜を形成する工程、
（ｅ）前記第１領域で、前記第２導電膜および前記第１導電膜をパターニングし、前記第１導電膜および前記第２導電膜を含む第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の前記第１絶縁膜を含む第１ゲート絶縁膜を形成し、前記第２領域で、前記第２導電膜を除去し、前記第１導電膜をパターニングし、前記第１導電膜を含む第１電極を形成する工程、
（ｆ）前記第１ゲート電極および前記第１電極を覆い、かつ、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第３導電膜を形成する工程、
（ｈ）前記第１領域で、前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の側面に前記第２絶縁膜を介して前記第３導電膜を残して第２ゲート電極を形成し、前記第２領域で、前記第１電極の上方に、前記第３導電膜をパターニングして第２電極を形成する工程、
を有し、
前記（ｈ）工程では、前記第２ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第１ゲート電極との間の前記第２絶縁膜を含む第２ゲート絶縁膜を形成し、前記第２電極と前記第１電極との間の前記第２絶縁膜を含む第１絶縁膜部を形成し、
前記第１ゲート電極と前記第１ゲート絶縁膜と前記第２ゲート電極と前記第２ゲート絶縁膜とにより不揮発性メモリが形成され、
前記第１電極と前記第２電極と前記第１絶縁膜部とにより第１容量素子が形成され、
前記第１電極の厚さは、前記第１ゲート電極の厚さよりも薄い、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１導電膜上に第３絶縁膜を形成する工程、
（ｄ２）前記第１領域で、前記第３絶縁膜を除去し、前記第２領域で、前記第３絶縁膜をパターニングして第２絶縁膜部を形成する工程、
（ｄ３）前記第１導電膜上に、前記第２絶縁膜部を覆う前記第２導電膜を形成する工程、
を含み、
前記（ｅ）工程では、前記第２領域で、前記第２絶縁膜部をマスクとして前記第１導電膜をパターニングする、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第２領域で、前記半導体基板上に前記第１絶縁膜を形成し、
前記（ｅ）工程では、前記第１電極と前記半導体基板との間の前記第１絶縁膜を含む第３絶縁膜部を形成し、
前記第１電極と、前記第１電極の下方の前記半導体基板と、前記第３絶縁膜部と、により第２容量素子が形成される、半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１領域で、前記第１絶縁膜上に、第１導電膜を形成し、前記半導体基板の前記主面の第２領域で、前記半導体基板の上方に、前記第１導電膜を形成しない工程、
（ｄ）前記第１領域および前記第２領域で、前記半導体基板の上方に、前記第１導電膜を覆う第２導電膜を形成する工程、
（ｅ）前記第１領域で、前記第２導電膜および前記第１導電膜をパターニングし、前記第１導電膜および前記第２導電膜を含む第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の前記第１絶縁膜を含む第１ゲート絶縁膜を形成し、前記第２領域で、前記第２導電膜をパターニングし、前記第２導電膜を含む第１電極を形成する工程、
（ｆ）前記第１ゲート電極および前記第１電極を覆い、かつ、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第３導電膜を形成する工程、
（ｈ）前記第１領域で、前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の側面に前記第２絶縁膜を介して前記第３導電膜を残して第２ゲート電極を形成し、前記第２領域で、前記第１電極の上方に、前記第３導電膜をパターニングして第２電極を形成する工程、
を有し、
前記（ｈ）工程では、前記第２ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第１ゲート電極との間の前記第２絶縁膜を含む第２ゲート絶縁膜を形成し、前記第２電極と前記第１電極との間の前記第２絶縁膜を含む絶縁膜部を形成し、
前記第１ゲート電極と前記第１ゲート絶縁膜と前記第２ゲート電極と前記第２ゲート絶縁膜とにより不揮発性メモリが形成され、
前記第１電極と前記第２電極と前記絶縁膜部とにより容量素子が形成され、
前記第１電極の厚さは、前記第１ゲート電極の厚さよりも薄い、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
（ｉ）前記（ａ）工程の後、前記（ｂ）工程の前に、前記第２領域で、前記半導体基板の前記主面に素子分離領域を形成する工程、
を有し、
前記（ｃ）工程では、前記素子分離領域上に、前記第１導電膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、容量素子を備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置として１つの半導体チップにマイコンを形成しているものがある。このマイコンを形成した半導体チップには、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの論理回路からなる中央演算処理部（Central Processing Unit：ＣＰＵ）、メモリまたはアナログ回路などが形成されている。
【０００３】
このうち、メモリとしては、例えば、電気的に書き換え可能な不揮発性メモリが使用される。また、不揮発性メモリを動作させるために、半導体チップには昇圧回路などの駆動回路またはアナログ回路が形成されているが、この駆動回路またはアナログ回路には高精度の容量素子が必要とされる。したがって、半導体チップには、上述した不揮発性メモリに加えて、容量素子が形成されている。
【０００４】
このような容量素子として、不揮発性メモリのメモリセルを製造する工程を使用して、不揮発性メモリのメモリセルと同時に形成されるものがある。この容量素子は、上部電極および下部電極に多結晶シリコン（ポリシリコン）膜を使用することから、ＰＩＰ（Polysilicon Insulator Polysilicon）容量素子と呼ばれる。
【０００５】
特開２００９−９９６４０号公報（特許文献１）には、半導体装置において、半導体基板上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを有する容量素子を備える技術が開示されている。下部電極はポリシリコン膜から形成され、上部電極は、ポリシリコン膜から形成されている。
【０００６】
また、不揮発性メモリセルに含まれるコントロールゲート電極が、コントロールゲート電極中の結晶粒径（グレインサイズ）が大きくなることを抑制するために、２層の多結晶シリコン膜（ポリシリコン膜）からなる積層膜により構成されるものがある。
【０００７】
特開２０１４−１０３２０４号公報（特許文献２）には、不揮発性メモリを有する半導体装置において、不揮発性メモリが、半導体基板上に第１絶縁膜を介して順に積層された、第１ポリシリコン膜および第２ポリシリコン膜を含む選択用ゲート電極を有する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−９９６４０号公報
【特許文献２】特開２０１４−１０３２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、メモリセルに含まれるコントロールゲート電極が、２層の導電膜としての多結晶シリコン膜（ポリシリコン膜）からなる積層膜により構成され、かつ、容量素子が不揮発性メモリのメモリセルと同時に形成される場合を考える。このような場合、容量素子の下部電極も、２層の導電膜としての多結晶シリコン膜からなる積層膜により構成される。そして、容量素子の下部電極に含まれる１層目の導電膜は、コントロールゲート電極に含まれる１層目の導電膜と同層に形成され、容量素子の下部電極に含まれる２層目の導電膜は、コントロールゲート電極に含まれる２層目の導電膜と同層に形成される。
【００１０】
このような場合、下部電極の厚さが、コントロールゲート電極の厚さと略等しく、容量素子の上面の高さ位置が、メモリセルの上面の高さ位置よりも高くなることがあり、層間絶縁膜の厚さを十分厚くする必要がある。そのため、層間絶縁膜にコンタクトホールを形成する際に、コンタクトホールの底部の位置合わせ精度が低下するおそれがあり、半導体装置の性能が低下する。一方、層間絶縁膜の厚さを十分厚くしない場合には、層間絶縁膜を平坦化する際に、下部電極の上面が露出するおそれがあり、半導体装置の性能が低下する。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置において、互いに隣り合う第１ゲート電極および第２ゲート電極と、第１ゲート電極下に形成された第１ゲート絶縁膜と、第２ゲート電極下に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、により不揮発性メモリが形成される。また、当該半導体装置において、第１電極と、第２電極と、第２電極と第１電極との間に形成された容量絶縁膜と、により容量素子が形成される。第１電極の厚さは、第１ゲート電極の厚さよりも薄い。
【００１３】
また、他の実施の形態によれば、半導体装置の製造方法において、第１導電膜および第２導電膜を順に形成し、第２導電膜および第１導電膜をパターニングする。そして、第１領域で、第１導電膜および第２導電膜を含む第１ゲート電極を形成し、第１ゲート電極下の第１ゲート絶縁膜を形成し、第２領域で、第１導電膜を含む第１電極を形成する。次に、内部に電荷蓄積部を有する第２絶縁膜、および、第３導電膜を順に形成し、第３導電膜をパターニングし、第１ゲート電極の側面に第２絶縁膜を介して第３導電膜を残して第２ゲート電極を形成し、第２領域で、第１電極の上方に第３導電膜をパターニングして第２電極を形成する。
【００１４】
また、他の実施の形態によれば、半導体装置の製造方法において、第１領域で第１導電膜を形成し、第１領域および第２領域で、第１導電膜を覆う第２導電膜を形成し、第２導電膜および第１導電膜をパターニングする。そして、第１領域で、第１導電膜および第２導電膜を含む第１ゲート電極を形成し、第１ゲート電極下の第１ゲート絶縁膜を形成し、第２領域で、第２導電膜を含む第１電極を形成する。次に、内部に電荷蓄積部を有する第２絶縁膜、および、第３導電膜を順に形成し、第３導電膜をパターニングし、第１ゲート電極の側面に第２絶縁膜を介して第３導電膜を残して第２ゲート電極を形成し、第２領域で、第１電極の上方に第３導電膜をパターニングして第２電極を形成する。
【発明の効果】
【００１５】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置としての半導体チップを示す平面図である。
【図２】実施の形態１の半導体装置における容量素子を示す平面図である。
【図３】実施の形態１の半導体装置における容量素子およびメモリセルを示す断面図である。
【図４】実施の形態１における半導体装置の製造工程中の断面図である。
【図５】実施の形態１における半導体装置の製造工程中の断面図である。
【図６】実施の形態１における半導体装置の製造工程中の断面図である。
【図７】実施の形態１における半導体装置の製造工程中の断面図である。
【図８】実施の形態１における半導体装置の製造工程中の断面図である。
【図９】実施の形態１における半導体装置の製造工程中の断面図である。
【図１０】実施の形態１における半導体装置の製造工程中の断面図である。
【図１１】実施の形態１における半導体装置の製造工程中の断面図である。
【図１２】実施の形態１における半導体装置の製造工程中の断面図である。
【図１３】実施の形態１における半導体装置の製造工程中の断面図である。
【図１４】実施の形態１における半導体装置の製造工程中の断面図である。
【図１５】実施の形態１における半導体装置の製造工程中の断面図である。
【図１６】実施の形態１における半導体装置の製造工程中の平面図である。
【図１７】実施の形態１における半導体装置の製造工程中の断面図である。
【図１８】実施の形態１における半導体装置の製造工程中の断面図である。
【図１９】実施の形態１における半導体装置の製造工程中の平面図である。
【図２０】実施の形態１における半導体装置の製造工程中の断面図である。
【図２１】実施の形態１における半導体装置の製造工程中の断面図である。
【図２２】実施の形態１における半導体装置の製造工程中の断面図である。
【図２３】実施の形態１における半導体装置の製造工程中の断面図である。
【図２４】実施の形態１における半導体装置の製造工程中の断面図である。
【図２５】実施の形態１における半導体装置の製造工程中の断面図である。
【図２６】比較例の半導体装置における容量素子およびメモリセルを示す断面図である。
【図２７】実施の形態２の半導体装置における容量素子およびメモリセルを示す断面図である。
【図２８】実施の形態２における半導体装置の製造工程中の断面図である。
【図２９】実施の形態２における半導体装置の製造工程中の断面図である。
【図３０】実施の形態２における半導体装置の製造工程中の断面図である。
【図３１】実施の形態２における半導体装置の製造工程中の断面図である。
【図３２】実施の形態２における半導体装置の製造工程中の断面図である。
【図３３】実施の形態２における半導体装置の製造工程中の断面図である。
【図３４】実施の形態２における半導体装置の製造工程中の断面図である。
【図３５】実施の形態２における半導体装置の製造工程中の断面図である。
【図３６】実施の形態２における半導体装置の製造工程中の断面図である。
【図３７】実施の形態２における半導体装置の製造工程中の断面図である。
【図３８】実施の形態２における半導体装置の製造工程中の断面図である。
【図３９】実施の形態２における半導体装置の製造工程中の断面図である。
【図４０】実施の形態２における半導体装置の製造工程中の平面図である。
【図４１】実施の形態２における半導体装置の製造工程中の断面図である。
【図４２】実施の形態２における半導体装置の製造工程中の断面図である。
【図４３】実施の形態２における半導体装置の製造工程中の平面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００２２】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置としての半導体チップを示す平面図である。図１は、例えば、マイコンを形成した半導体装置としての半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示している。
【００２３】
図１において、半導体装置としての半導体チップＣＨＰは、ＣＰＵ１、ＲＡＭ（Random Access Memory）２、アナログ回路３、および、不揮発性メモリの一種としてのフラッシュメモリ４を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。
【００２４】
ＣＰＵ１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１を構成しているＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴで形成される。
【００２５】
ＲＡＭ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣ（Integrated Circuit）メモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２には動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＡＭ２を構成しているＭＩＳＦＥＴとしては、低耐圧ＭＩＳＦＥＴが使用される。
【００２６】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路または電源回路などから構成されている。これらアナログ回路３を構成しているＭＩＳＦＥＴとしては、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００２７】
フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルは、メモリセル選択用のＭＩＳＦＥＴと、記憶用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）からなる。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。
【００２８】
上述したようなフラッシュメモリ４を動作させるために、半導体チップＣＨＰには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に、容量素子も形成されている。本実施の形態１では、半導体チップＣＨＰに形成されるＰＩＰ容量素子としての容量素子の構造に特徴の１つがある。以下に、半導体チップＣＨＰに形成されるＰＩＰ容量素子としての容量素子の構成について説明する。なお、以下では、ＰＩＰ容量素子を単に容量素子と称する。
【００２９】
＜容量素子およびメモリセルの構成＞
容量素子は、後述するように、フラッシュメモリ４のメモリセルを形成する工程で同時に形成されることがある。このため、以下では、容量素子と、半導体チップＣＨＰに形成されるフラッシュメモリ４のメモリセルと、を図示しながら説明する。
【００３０】
図２は、実施の形態１の半導体装置における容量素子を示す平面図であり、図３は、実施の形態１の半導体装置における容量素子およびメモリセルを示す断面図である。図３のうち、容量素子形成領域ＡＲ２における容量素子の断面図は、図２のＡ−Ａ線に沿った断面図である。
【００３１】
なお、図２の平面図は、層間絶縁膜３４（図３参照）およびサイドウォール２９ｂ（図３参照）を除去して透視した状態を示し、配線ＨＬ２およびＨＬ３を二点鎖線で示し、半導体基板１０（図３参照）および素子分離領域１１（図３参照）の図示も省略している（以下の平面図においても同様）。
【００３２】
まず、容量素子の構成について説明する。
【００３３】
図２および図３に示すように、半導体装置は、下部電極１６と、上部電極２３と、絶縁膜部としての容量絶縁膜２７ａと、を有する。下部電極１６と上部電極２３と容量絶縁膜２７ａとにより容量素子ＣＤ１が形成されている。
【００３４】
下部電極１６と上部電極２３とは異なる矩形形状をしており、下部電極１６と上部電極２３が平面視において重なる重複領域と、下部電極１６と上部電極２３が平面視において重ならない非重複領域が設けられている。すなわち、図２に示すように、平面視において互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とすると、Ｘ軸方向においては、上部電極２３の長さが下部電極１６の長さよりも長く、Ｙ軸方向（Ｘ軸方向と交差する方向）においては、上部電極２３の長さが下部電極１６の長さよりも短くなっている。下部電極１６と上部電極２３が平面視において重なる重複領域に、容量素子ＣＤ１の容量Ｃが形成されている。
【００３５】
なお、本願明細書では、平面視において、とは、半導体基板１０の主面としての上面１０ａに垂直な方向から視た場合を意味する。
【００３６】
下部電極１６の非重複領域には、下部電極１６と電気的に接続されたプラグＰＧ２が形成され、上部電極２３の非重複領域には、上部電極２３と電気的に接続されたプラグＰＧ３が形成されている。下部電極１６と電気的に接続されたプラグＰＧ２は、配線ＨＬ２と接続され、上部電極２３と電気的に接続されたプラグＰＧ３は、配線ＨＬ３と接続されている。
【００３７】
例えば、平面視において上部電極２３が下部電極１６に包含される形状をしている場合、上部電極２３と下部電極１６との間には平面視において重なる重複領域しかない。すると、上部電極２３と電気的に接続されたプラグＰＧ３は、この重複領域上に形成されることになる。つまり、上部電極２３と接続されたプラグＰＧ３は、重複領域に形成されているＰＩＰ容量素子上に形成されることになる。このとき、上部電極２３と接続されたプラグＰＧ３を形成すると、プラグＰＧ３の底面に接する容量絶縁膜２７ａに損傷を与えるおそれがある。容量絶縁膜２７ａは、ＰＩＰ容量素子の特性上重要な役割を有するので、容量絶縁膜２７ａに損傷を与えられると、容量素子ＣＤ１の特性が劣化することになる。
【００３８】
一方、本実施の形態１では、図２に示すように、上部電極２３と下部電極１６とを異なる矩形形状にして、重複領域と非重複領域を形成している。そして、重複領域に、容量素子ＣＤ１の容量Ｃが形成され、上部電極２３の非重複領域が上部電極２３の引き出し領域になる。この非重複領域に形成されている引き出し領域に、上部電極２３と接続されたプラグＰＧ３を形成することにより、重複領域に形成された容量素子ＣＤ１の容量絶縁膜２７ａにダメージを与えることを防止できる。
【００３９】
図３に示すように、半導体装置は、半導体基板１０と、素子分離領域１１とを有する。素子分離領域１１は、半導体基板１０の主面としての上面１０ａに形成されている。半導体基板１０は、例えばシリコン（Ｓｉ）単結晶からなり、素子分離領域１１は、例えば酸化シリコン膜からなる。また、半導体基板１０は、メモリセルＭＣが形成されるメモリセル形成領域ＡＲ１と、容量素子ＣＤ１が形成される容量素子形成領域ＡＲ２と、を有する。メモリセル形成領域ＡＲ１は、半導体基板１０の上面１０ａの領域であり、容量素子形成領域ＡＲ２は、半導体基板１０の上面１０ａの領域であって、メモリセル形成領域ＡＲ１と異なる領域である。
【００４０】
容量素子形成領域ＡＲ２において、２つの素子分離領域１１で挟まれた活性領域、すなわち半導体基板１０上には、絶縁膜部１３ａが形成されている。絶縁膜部１３ａは、例えば酸化シリコン膜などの絶縁膜ＩＦ１を含む。
【００４１】
容量素子形成領域ＡＲ２において、絶縁膜部１３ａ上には、下部電極１６が形成されている。下部電極１６は、１層の導電膜ＣＦ１を含む。下部電極１６に含まれる導電膜ＣＦ１は、容量素子形成領域ＡＲ２で、半導体基板１０の上方に形成されている。導電膜ＣＦ１は、後述するコントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成された導電膜である。導電膜ＣＦ１は、例えば多結晶シリコン（ポリシリコン）膜からなる。具体的には、導電膜ＣＦ１の、半導体基板１０の上面１０ａに垂直な方向における厚さＦＴ１を、例えば３６〜４４ｎｍ程度とすることができる。
【００４２】
下部電極１６上には、容量絶縁膜２７ａが形成されている。また、容量絶縁膜２７ａは、平面視において、下部電極１６と交差するように、すなわち下部電極１６を跨ぐように配置されている。容量絶縁膜２７ａは、絶縁膜ＩＦ５を含む。絶縁膜ＩＦ５は、例えば、酸化シリコン膜１７と、酸化シリコン膜１７上に形成された窒化シリコン膜１８と、窒化シリコン膜１８上に形成されている酸化シリコン膜１９と、を含む。すなわち、絶縁膜ＩＦ５は、例えば、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９の積層膜である。具体的には、絶縁膜ＩＦ５の厚さを例えば１８〜２２ｎｍ程度とすることができる。
【００４３】
容量絶縁膜２７ａ上には、上部電極２３が形成されている。前述したように、容量絶縁膜２７ａは、平面視において、下部電極１６と交差するように、すなわち下部電極１６を跨ぐように配置されているため、容量絶縁膜２７ａ上に形成された上部電極２３も、平面視において、下部電極１６と交差するように、すなわち下部電極１６を跨ぐように配置されている。上部電極２３は、１層の導電膜ＣＦ３を含む。導電膜ＣＦ３は、例えば多結晶シリコン膜からなる。具体的には、導電膜ＣＦ３の厚さを例えば５２〜６４ｎｍ程度とすることができる。
【００４４】
上部電極２３のうち、平面視において下部電極１６と重なる部分は、下部電極１６のうち、平面視において上部電極２３と重なる部分の上方に形成されている。そして、容量絶縁膜２７ａは、上部電極２３のうち、平面視において下部電極１６と重なる部分と、下部電極１６のうち、平面視において上部電極２３と重なる部分との間に形成されている。
【００４５】
また、本実施の形態１における容量素子ＣＤ１は、半導体基板１０を下部電極１０ｂとし、この半導体基板１０上に絶縁膜ＩＦ１を介して形成されている下部電極１６を上部電極１６ａとする容量素子ＣＤ２を備えている。このとき、絶縁膜ＩＦ１を含む絶縁膜部１３ａが、容量素子ＣＤ２の容量絶縁膜となっている。すなわち、下部電極１０ｂと上部電極１６ａと絶縁膜部１３ａとにより容量素子ＣＤ２が形成されている。そして、下部電極１０ｂは、上部電極１６ａの下方の半導体基板１０からなり、絶縁膜部１３ａは、下部電極１０ｂと上部電極１６ａとの間に形成されている。
【００４６】
このように本実施の形態１では、容量素子ＣＤ１およびＣＤ２が、半導体基板１０の上面１０ａに垂直な方向に積層して形成されている。したがって、容量素子ＣＤ１と容量素子ＣＤ２とを並列に接続することにより、容量素子ＣＤ２が形成されない場合に比べ、占有面積を変える容量値の大きな容量素子を形成することができる。容量素子ＣＤ１と容量素子ＣＤ２とを並列に接続するのは、半導体基板１０と上部電極２３とを同電位にすることにより実現できる。
【００４７】
下部電極１６の側壁、すなわち側面には、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール（図示は省略）が形成されている。同様に、上部電極２３および容量絶縁膜２７ａの側壁、すなわち側面には、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール２９ｂが形成されている。サイドウォール２９ｂは、上部電極２３と下部電極１６との絶縁性を向上する機能を有している。なお、下部電極１６の側壁、すなわち側面には、容量絶縁膜２７ａおよび上部電極２３を介して、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール２９ｃが形成されている。言い換えれば、上部電極２３の重複領域と非重複領域の境界にある段差領域で、上部電極２３を覆うサイドウォール２９ｃが形成されている。
【００４８】
Ｙ軸方向では、下部電極１６の長さが上部電極２３の長さに比べて長くなっているので、図２に示すように、下部電極１６が形成されている領域には、上部電極２３と重複する重複領域と、下部電極１６上に上部電極２３が形成されていない非重複領域が存在する。このため、下部電極１６と上部電極２３とが平面視において重なる重複領域に、容量素子ＣＤ１の容量Ｃが形成されている。
【００４９】
上部電極２３に含まれる導電膜ＣＦ３の表面には、例えばコバルトシリサイド膜などの金属シリサイド膜３３が形成されている。金属シリサイド膜３３は、上部電極２３を低抵抗化するためのものである。なお、上部電極２３の重複領域と非重複領域の境界にある段差領域で、上部電極２３をサイドウォール２９ｃを介して覆う酸化シリコン膜３１が形成されている。そのため、金属シリサイド膜３３は、酸化シリコン膜３１から露出した部分の上部電極２３の表面に形成されている。また、図示は省略するが、下部電極１６のうち平面視において上部電極２３と重ならない非重複領域にも、コバルトシリサイド膜が形成されており、このコバルトシリサイド膜によって下部電極１６が低抵抗化されている。
【００５０】
次に、容量素子ＣＤ１と接続する配線構造について説明する。
【００５１】
素子分離領域１１上には、容量素子ＣＤ１を覆うように、例えば酸化シリコン膜からなる層間絶縁膜３４が形成されている。この層間絶縁膜３４には、接続孔としてのコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して、上部電極２３に含まれる導電膜ＣＦ３の表面に形成された金属シリサイド膜３３に達する。なお、図示は省略するが、層間絶縁膜３４を貫通して、下部電極１６に達するコンタクトホールも形成されている。
【００５２】
コンタクトホールＣＨ２には、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、上部電極２３と電気的に接続された、接続電極としてのプラグＰＧ３が形成されている。なお、下部電極１６に達するコンタクトホール（図示は省略）には、当該コンタクトホールに埋め込まれた導電膜からなり、下部電極１６と電気的に接続された、接続電極としてのプラグＰＧ２（図２参照）が形成されている。
【００５３】
この導電膜として、まず、バリア導体膜であるチタン／窒化チタン膜が形成され、次いで、コンタクトホールＣＨ２を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＨ２にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、上部電極２３と電気的に接続されたプラグＰＧ３が形成されている。ここで、チタン／窒化チタン膜は、チタン膜および窒化チタン膜の積層膜、または、チタン部分と窒化チタン部分とが混在する膜を意味する。なお、下部電極１６に達するコンタクトホール（図示は省略）にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、下部電極１６と電気的に接続されたプラグＰＧ２（図２参照）が形成されている。
【００５４】
層間絶縁膜３４上には、配線ＨＬ２（図２参照）および配線ＨＬ３が形成されており、この配線ＨＬ２とプラグＰＧ２とが電気的に接続され、この配線ＨＬ３とプラグＰＧ３とが電気的に接続されている。配線ＨＬ２およびＨＬ３の各々は、例えば、チタン／窒化チタン膜、アルミニウム膜、および、チタン／窒化チタン膜の積層膜からなる。また、層間絶縁膜３４上であって、隣り合う配線ＨＬ１の間には、例えば酸化シリコン膜からなる絶縁膜３５が形成されている。
【００５５】
次に、フラッシュメモリとしてのメモリセルＭＣの構造について説明する。
【００５６】
図３に示すように、半導体装置は、ｐ型ウェル１２と、ゲート絶縁膜１３と、コントロールゲート電極１５と、メモリゲート電極２６と、ゲート絶縁膜としての絶縁膜２７と、ソース領域およびドレイン領域としての低濃度不純物拡散領域２８および高濃度不純物拡散領域３０と、を有する。コントロールゲート電極１５とゲート絶縁膜１３とメモリゲート電極２６と絶縁膜２７とによりメモリセルＭＣが形成されている。
【００５７】
図３に示すように、メモリセル形成領域ＡＲ１において、半導体基板１０の上面１０ａ側にｐ型ウェル１２が形成され、このｐ型ウェル１２上にメモリセルＭＣが形成されている。このメモリセルＭＣは、メモリセルＭＣを選択する選択部と、情報を記憶する記憶部とから構成されている。
【００５８】
まず、メモリセルＭＣを選択する選択部の構成について説明する。
【００５９】
半導体基板１０、すなわちｐ型ウェル１２上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、例えば酸化シリコン膜などの、下部電極１６と半導体基板１０との間の絶縁膜ＩＦ１と同層に形成された絶縁膜ＩＦ１を含む。言い換えれば、容量素子ＣＤ１の絶縁膜部１３ａに含まれる絶縁膜ＩＦ１は、メモリセルＭＣのゲート絶縁膜１３に含まれる絶縁膜ＩＦ１と同層に形成されている。
【００６０】
ゲート絶縁膜１３上には、コントロールゲート電極１５が形成されている。コントロールゲート電極１５は、メモリセルＭＣを選択する機能を有している。つまり、コントロールゲート電極１５によって特定のメモリセルＭＣを選択し、選択したメモリセルＭＣに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。すなわち、コントロールゲート電極１５は、メモリセル形成領域ＡＲ１で、半導体基板１０の上方に形成され、ゲート絶縁膜１３は、コントロールゲート電極１５と半導体基板１０との間に形成されている。
【００６１】
コントロールゲート電極１５は、半導体基板１０の上面１０ａに対して垂直な方向に積層された２層の導電膜ＣＦ１およびＣＦ２を含む。コントロールゲート電極１５に含まれた部分の導電膜ＣＦ１は、メモリセル形成領域ＡＲ１で、半導体基板１０の上方に形成され、導電膜ＣＦ２は、導電膜ＣＦ１上に形成されている。
【００６２】
導電膜ＣＦ１およびＣＦ２の各々は、多結晶シリコン（ポリシリコン）膜からなる。コントロールゲート電極１５が２層の導電膜ＣＦ１およびＣＦ２を含む場合、コントロールゲート電極１５が１層の導電膜のみを含む場合に比べ、導電膜ＣＦ１およびＣＦ２の各々の厚さが薄くなる。そのため、多結晶シリコン膜中の結晶粒の成長の自由度が減り、窒化処理などの高温に晒されても、結晶粒の成長を抑制することができ、結晶粒径（グレインサイズ）を小さくすることができる。
【００６３】
このように、結晶粒径（グレインサイズ）を小さくすることにより、導電膜ＣＦ１およびＣＦ２を含むコントロールゲート電極１５に対するイオン注入の際、および、当該イオン注入により打ち込まれた不純物を熱処理により拡散させる際に、不純物をコントロールゲート電極１５の底部に容易に拡散させることができる。これにより、コントロールゲート電極１５の底部が空乏化することを防ぎ、コントロールゲート電極１５をゲート電極とするＭＩＳＦＥＴの閾値電圧が変動することを防ぐことができるので、半導体装置の信頼性を向上させることができる。
【００６４】
好適には、導電膜ＣＦ１の厚さＦＴ１は、導電膜ＣＦ２の、半導体基板１０の上面１０ａに垂直な方向における厚さＦＴ２よりも薄い。具体的には、導電膜ＣＦ１の厚さＦＴ１を例えば３６〜４４ｎｍ程度とし、導電膜ＣＦ２の厚さＦＴ２を例えば４３ｎｍ〜５３ｎｍ程度とし、かつ、導電膜ＣＦ１の厚さＦＴ１が導電膜ＣＦ２の厚さＦＴ２よりも薄くなるように形成することができる。
【００６５】
これにより、上層の導電膜ＣＦ２における結晶粒径（グレインサイズ）よりも、下層の導電膜ＣＦ１における結晶粒径を小さくすることができる。そのため、コントロールゲート電極１５の底部に、不純物を容易に拡散させることができる。そのため、導電膜ＣＦ１の厚さＦＴ１が導電膜ＣＦ２の厚さＦＴ２と等しい場合に比べて、コントロールゲート電極１５の底部が空乏化することを容易に防ぎ、コントロールゲート電極１５をゲート電極とするＭＩＳＦＥＴの閾値電圧が変動することを防止または抑制することができる。したがって、導電膜ＣＦ１の厚さＦＴ１が、導電膜ＣＦ２の厚さＦＴ２以上である場合に比べて、さらに、半導体装置の信頼性を向上させることができる。
【００６６】
また、コントロールゲート電極１５に含まれる導電膜ＣＦ１は、下部電極１６に含まれる導電膜ＣＦ１と同層に形成されているが、コントロールゲート電極１５に含まれる導電膜ＣＦ２は、下部電極１６に含まれる導電膜と同層に形成されていない。すなわち、コントロールゲート電極１５に含まれる導電膜ＣＦ１は、下部電極１６に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成された導電膜であるが、コントロールゲート電極１５に含まれる導電膜ＣＦ２は、下部電極１６に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成された導電膜ではない。言い換えれば、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ１と同層に形成された導電膜ＣＦ１を含むが、コントロールゲート電極１５に含まれる導電膜ＣＦ２と同層に形成された導電膜を含まない。
【００６７】
したがって、コントロールゲート電極１５の、半導体基板１０の上面１０ａに垂直な方向における厚さを、厚さＴＨ１とし、下部電極１６の、半導体基板１０の上面１０ａに垂直な方向における厚さを、厚さＴＨ２とするとき、厚さＴＨ２は、厚さＴＨ１よりも薄い。また、コントロールゲート電極１５に含まれる導電膜ＣＦ１の厚さＦＴ１を厚さＦＴ１１と称し、下部電極１６に含まれる導電膜ＣＦ１の厚さＦＴ１を厚さＦＴ１２と称するとき、厚さＦＴ１２は、厚さＦＴ１１と等しく、コントロールゲート電極１５に含まれる導電膜ＣＦ２の厚さＦＴ２よりも薄い。また、コントロールゲート電極１５に含まれる導電膜ＣＦ１、および、下部電極１６に含まれる導電膜ＣＦ１は、同一の材料からなる。
【００６８】
なお、厚さＦＴ１２が厚さＦＴ１１と等しい、とは、厚さＦＴ１２と、厚さＦＴ１１との差が、厚さＦＴ１２と厚さＦＴ１１との平均値に対して±１０％の範囲内であることを意味する。
【００６９】
次に、メモリセルの記憶部の構成について説明する。
【００７０】
コントロールゲート電極１５の一方の側面には、絶縁膜２７を介してメモリゲート電極２６が形成されている。メモリゲート電極２６は、コントロールゲート電極１５の一方の側面に形成されたサイドウォール状の形状をしており、例えば多結晶シリコン膜などの導電膜ＣＦ３を含む。すなわち、メモリゲート電極２６は、メモリセル形成領域ＡＲ１で、半導体基板１０の上方に形成され、かつ、コントロールゲート電極１５と隣り合っている。
【００７１】
なお、メモリゲート電極２６に含まれる導電膜ＣＦ３の表面には、例えばコバルトシリサイド膜などの金属シリサイド膜３３が形成されている。金属シリサイド膜３３は、メモリゲート電極２６を低抵抗化するためのものである。
【００７２】
コントロールゲート電極１５とメモリゲート電極２６との間、および、メモリゲート電極２６と半導体基板１０との間には、ゲート絶縁膜としての絶縁膜２７が形成されている。絶縁膜２７は、容量絶縁膜２７ａに含まれる絶縁膜ＩＦ５を形成する工程と同一の工程により形成された絶縁膜ＩＦ５を含む。言い換えれば、容量素子ＣＤ１の容量絶縁膜２７ａに含まれる絶縁膜ＩＦ５は、メモリセルＭＣの絶縁膜２７に含まれる絶縁膜ＩＦ５を形成する工程と同一の工程により形成されている。
【００７３】
絶縁膜ＩＦ５は、例えば、酸化シリコン膜１７と、酸化シリコン膜１７上に形成された電荷蓄積膜２５（窒化シリコン膜１８）と、電荷蓄積膜２５上に形成されている酸化シリコン膜１９と、を含む。すなわち、絶縁膜ＩＦ５は、例えば、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９の積層膜であり、内部に電荷蓄積部としての電荷蓄積膜２５を有する。
【００７４】
酸化シリコン膜１７は、メモリゲート電極２６と半導体基板１０との間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１７からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルＭＣの記憶部は、半導体基板１０から酸化シリコン膜１７を介して電荷蓄積膜２５に電子を注入したり、電荷蓄積膜２５に正孔を注入したりして情報の記憶や消去を行うため、酸化シリコン膜１７は、トンネル絶縁膜として機能する。
【００７５】
電荷蓄積膜２５は、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２５は窒化シリコン膜１８により形成されている。本実施の形態１におけるメモリセルＭＣの記憶部は、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内、すなわちｐ型ウェル１２内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内を流れる電流の閾値電圧が変化することを利用して情報を記憶している。
【００７６】
本実施の形態１では、電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜１８が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）などを使用してもよい。電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００７７】
コントロールゲート電極１５の両側壁のうち一方の側壁、すなわち一方の側面には、メモリゲート電極２６が形成されているが、他方の側壁、すなわち他方の側面には、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール２９ａが形成されている。同様に、メモリゲート電極２６の両側壁のうち一方の側壁、すなわち一方の側面にはコントロールゲート電極１５が形成されており、他方の側壁、すなわち他方の側面には、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール２９ａが形成されている。
【００７８】
サイドウォール２９ａの直下にある半導体基板１０内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２８が形成されており、この一対の浅い低濃度不純物拡散領域２８に接する外側の領域に一対の深い高濃度不純物拡散領域３０が形成されている。この深い高濃度不純物拡散領域３０もｎ型半導体領域であり、高濃度不純物拡散領域３０の表面には、例えばコバルトシリサイド膜からなる金属シリサイド膜３３が形成されている。一対の低濃度不純物拡散領域２８と一対の高濃度不純物拡散領域３０とによって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域とを低濃度不純物拡散領域２８と高濃度不純物拡散領域３０とで形成することにより、ソース領域とドレイン領域とをＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７９】
なお、ソース領域およびドレイン領域は、一方がコントロールゲート電極１５に整合して形成されており、他方がメモリゲート電極２６に整合して形成されている。
【００８０】
ここで、ゲート絶縁膜１３、コントロールゲート電極１５、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、選択トランジスタと呼ぶことにする。一方、絶縁膜２７、メモリゲート電極２６、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、メモリトランジスタと呼ぶことにする。これにより、メモリセルＭＣの選択部は選択トランジスタから構成され、メモリセルＭＣの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルＭＣが構成されている。
【００８１】
次に、メモリセルＭＣと接続する配線構造について説明する。
【００８２】
半導体基板１０上には、メモリセルＭＣを覆うように、例えば酸化シリコン膜からなる層間絶縁膜３４が形成されている。この層間絶縁膜３４には、接続孔としてのコンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、層間絶縁膜３４を貫通して、ソース領域およびドレイン領域の各々を構成する高濃度不純物拡散領域３０の表面に形成された金属シリサイド膜３３に達する。
【００８３】
コンタクトホールＣＨ１には、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、高濃度不純物拡散領域３０の表面に形成された金属シリサイド膜３３と電気的に接続された、接続電極としてのプラグＰＧ１が形成されている。この導電膜として、まず、バリア導体膜であるチタン／窒化チタン膜が形成され、次いで、コンタクトホールＣＨ１を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＨ１にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、ソース領域またはドレイン領域と電気的に接続されたプラグＰＧ１が形成されている。
【００８４】
層間絶縁膜３４上には、配線ＨＬ１が形成されており、この配線ＨＬ１とプラグＰＧ１とが電気的に接続されている。配線ＨＬ１は、例えば、チタン／窒化チタン膜、アルミニウム膜、および、チタン／窒化チタン膜の積層膜からなる。また、層間絶縁膜３４上であって、隣り合う配線ＨＬ１の間、および、隣り合う配線ＨＬ３の間には、絶縁膜３５が形成されている。
【００８５】
次に、メモリセルＭＣの動作について説明する。ここで、コントロールゲート電極１５に印加する電圧をＶｃｇとし、メモリゲート電極２６に印加する電圧をＶｍｇとする。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１０、すなわちｐ型ウェル１２に印加する電圧をＶｂとする。電荷蓄積膜２５である窒化シリコン膜１８への電子の注入を「書き込み」と定義し、窒化シリコン膜１８への正孔（ホール）の注入を「消去」と定義する。
【００８６】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行われる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖとし、メモリゲート電極２６に印加する電圧Ｖｍｇを１２Ｖとし、コントロールゲート電極１５に印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄを、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極１５を有する選択トランジスタの閾値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル１２、すなわち半導体基板１０に印加される電圧Ｖｂは０Ｖである。
【００８７】
このような電圧を印加して書き込み動作を行う際の電荷の動きを説明する。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子が流れる。チャネル領域を流れる電子は、コントロールゲート電極１５とメモリゲート電極２６との境界付近下のチャネル領域で加速されてホットエレクトロンになる。そして、メモリゲート電極２６に印加した正電圧（Ｖｍｇ＝１２Ｖ）による電界で、メモリゲート電極２６下の電荷蓄積膜２５中、すなわち窒化シリコン膜１８中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜１８中のトラップ準位に捕獲され、その結果、窒化シリコン膜１８に電子が蓄積されてメモリトランジスタの閾値電圧が上昇する。このようにして書き込み動作が行われる。
【００８８】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行われる。ＢＴＢＴ消去では、例えば、メモリゲート電極２６に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極１５に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極２６に印加された負電圧に引き寄せられ、窒化シリコン膜１８中に注入される。注入されたホットホールは、窒化シリコン膜１８内のトラップ準位に捕獲され、メモリトランジスタの閾値電圧が低下する。このようにして消去動作が行われる。
【００８９】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）とし、ソース領域に印加する電圧Ｖｓを０Ｖとし、コントロールゲート電極１５に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）とし、メモリゲート電極２６に印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にあり閾値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、閾値電圧が低い場合には、メモリセルに電流が流れる。
【００９０】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００９１】
図４〜図１５、図１７、図１８および図２０〜図２５は、実施の形態１における半導体装置の製造工程中の断面図である。図１６および図１９は、実施の形態１における半導体装置の製造工程中の平面図である。図４〜図１５、図１７、図１８および図２０〜図２５は、図３に対応した断面を示し、図１６および図１９は、図３に対応した平面を示している。
【００９２】
まず、図４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶からなる半導体基板１０を用意する。半導体基板１０は、半導体基板１０の主面としての上面１０ａの領域であるメモリセル形成領域ＡＲ１と、半導体基板１０の主面としての上面１０ａの領域であって、メモリセル形成領域ＡＲ１と異なる領域である容量素子形成領域ＡＲ２と、を有する。そして、半導体基板１０の主面としての上面１０ａに、素子分離領域１１を形成する。素子分離領域１１は、素子が互いに干渉しないようにするために設けられる。この素子分離領域１１は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。
【００９３】
例えば、ＳＴＩ法では、以下のようにして素子分離領域１１を形成している。すなわち、半導体基板１０にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１０上に酸化シリコン膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、半導体基板１０上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域１１を形成することができる。
【００９４】
なお、図４では、半導体基板１０の上面１０ａのメモリセル形成領域ＡＲ１のうち素子分離領域１１が形成されない領域を示している。また、図４では、容量素子形成領域ＡＲ２のうち素子分離領域１１が形成されない領域と、容量素子形成領域ＡＲ２のうち素子分離領域１１が形成される領域とを示している。
【００９５】
次に、半導体基板１０に不純物を導入してｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１０に導入することで形成される。そして、メモリセル形成領域ＡＲ１で、ｐ型ウェル１２の表面領域に選択トランジスタのチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成する閾値電圧を調整するために形成される。
【００９６】
次に、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。
【００９７】
ただし、絶縁膜ＩＦ１は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜ＩＦ１を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、絶縁膜ＩＦ１と半導体基板１０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、絶縁膜ＩＦ１のホットキャリア耐性を向上させることができ、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が拡散しにくい。このため、ゲート絶縁膜１３（後述する図１１参照）に含まれる絶縁膜ＩＦ１に酸窒化シリコン膜を用いることにより、コントロールゲート電極１５（後述する図１１参照）中の不純物が半導体基板１０側に拡散することに起因する閾値電圧の変動を抑制することができる。
【００９８】
酸窒化シリコン膜を形成するためには、例えば、半導体基板１０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０の表面に酸化シリコン膜からなる絶縁膜ＩＦ１を形成した後、窒素を含む雰囲気中で半導体基板１０を熱処理し、絶縁膜ＩＦ１と半導体基板１０との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００９９】
また、絶縁膜ＩＦ１は、例えば窒化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。これにより、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【０１００】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム（ＨｆＯ２）膜が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート（ＨｆＡｌＯ）膜、ハフニウムオキシナイトライド（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様に、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１０１】
次に、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ１上に例えば多結晶シリコン膜からなる導電膜ＣＦ１を形成する。言い換えれば、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０の上方に、絶縁膜ＩＦ１を覆う導電膜ＣＦ１を形成する。この多結晶シリコン膜からなる導電膜ＣＦ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、多結晶シリコン膜からなる導電膜ＣＦ１中に、リンや砒素などのｎ型不純物を導入する。具体的には、導電膜ＣＦ１の厚さＦＴ１を例えば３６〜４４ｎｍ程度とすることができる。なお、導電膜ＣＦ１のうち、メモリセル形成領域ＡＲ１に形成された部分の厚さＦＴ１を、厚さＦＴ１１と称し、導電膜ＣＦ１のうち、容量素子形成領域ＡＲ２に形成された部分の厚さＦＴ１を、厚さＦＴ１２と称する。
【０１０２】
次に、図５に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ１上に、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。ただし、絶縁膜ＩＦ２は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜ＩＦ２を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。
【０１０３】
次に、図６に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ２上に、レジスト膜ＰＲ１を塗布した後、このレジスト膜ＰＲ１に対して露光・現像処理を施すことにより、レジスト膜ＰＲ１をパターニングする。パターニングは、容量素子形成領域ＡＲ２のうち下部電極１６（図１１参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１０４】
次に、図７に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜ＰＲ１をマスクにしたエッチングにより、絶縁膜ＩＦ２を加工、すなわちパターニングする。そして、メモリセル形成領域ＡＲ１で、絶縁膜ＩＦ２を除去し、容量素子形成領域ＡＲ２のうち下部電極１６（図１１参照）が形成される領域で、絶縁膜ＩＦ２を含む絶縁膜部ＩＰ１を形成する。その後、レジスト膜ＰＲ１を除去する。
【０１０５】
次に、図８に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ１上、および、絶縁膜部ＩＰ１上に、例えば多結晶シリコン膜からなる導電膜ＣＦ２を形成する。言い換えれば、導電膜ＣＦ１上に、絶縁膜部ＩＰ１を覆う導電膜ＣＦ２を形成する。この多結晶シリコン膜からなる導電膜ＣＦ２は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、多結晶シリコン膜からなる導電膜ＣＦ２中に、リンや砒素などのｎ型不純物を導入する。具体的には、導電膜ＣＦ２の厚さＦＴ２を例えば４３〜５３ｎｍ程度とすることができる。
【０１０６】
次に、図９に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ２上に、シリコンおよび窒素を含有する絶縁膜ＩＦ４を形成する。例えば窒化シリコン膜からなる絶縁膜ＩＦ４を、例えばＣＶＤ法などを用いて形成することができる。
【０１０７】
なお、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、例えば多結晶シリコン膜からなる導電膜ＣＦ２の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜ＩＦ３を形成してもよい。以下では、導電膜ＣＦ２と絶縁膜ＩＦ４との間に絶縁膜ＩＦ３が形成された例について、説明する。
【０１０８】
次に、図１０に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ４上に、レジスト膜ＰＲ２を塗布した後、このレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、レジスト膜ＰＲ２をパターニングする。パターニングは、メモリセル形成領域ＡＲ１のうちコントロールゲート電極１５（図１１参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１０９】
次に、図１１に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜ＰＲ２をマスクにしたエッチングにより、絶縁膜ＩＦ４、導電膜ＣＦ２およびＣＦ１、ならびに、絶縁膜ＩＦ１を加工、すなわちパターニングする。そして、メモリセル形成領域ＡＲ１で、導電膜ＣＦ１およびＣＦ２を含むコントロールゲート電極１５、コントロールゲート電極１５と半導体基板１０との間の絶縁膜ＩＦ１を含むゲート絶縁膜１３、ならびに、コントロールゲート電極１５の上方の絶縁膜ＩＦ４を含むキャップ絶縁膜ＣＰ２を形成する。一方、容量素子形成領域ＡＲ２で、絶縁膜ＩＦ３および導電膜ＣＦ２を除去し、絶縁膜部ＩＰ１をマスクとして導電膜ＣＦ１をパターニングすることにより、導電膜ＣＦ１を含む下部電極１６を形成する。その後、レジスト膜ＰＲ２を除去する。なお、コントロールゲート電極１５の厚さＴＨ１は、導電膜ＣＦ１の厚さＦＴ１と導電膜ＣＦ２の厚さＦＴ２の和に等しく、下部電極１６の厚さＴＨ２は、導電膜ＣＦ１の厚さＦＴ１に等しい。
【０１１０】
コントロールゲート電極１５は、メモリセルＭＣ（後述する図２２参照）の選択トランジスタのゲート電極である。このように、本実施の形態１では、容量素子ＣＤ１（後述する図１８参照）の下部電極１６に含まれる導電膜ＣＦ１は、メモリセルＭＣ（後述する図２２参照）のコントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成される。そして、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ１と同層に形成された導電膜ＣＦ１を含む。
【０１１１】
前述したように、コントロールゲート電極１５が２層の導電膜ＣＦ１およびＣＦ２を含む場合を考える。このような場合、コントロールゲート電極１５が１層の導電膜のみを含む場合に比べ、導電膜ＣＦ１およびＣＦ２の各々の厚さが薄くなるため、多結晶シリコン膜中の結晶粒の成長の自由度が減り、窒化処理などの高温に晒されても、結晶粒の成長を抑制することができ、結晶粒径（グレインサイズ）を小さくすることができる。
【０１１２】
なお、メモリセル形成領域ＡＲ１で、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、絶縁膜ＩＦ３が形成されている場合には、コントロールゲート電極１５とキャップ絶縁膜ＣＰ２との間の絶縁膜ＩＦ３を含む絶縁膜部としてのキャップ絶縁膜ＣＰ１が形成される。また、容量素子形成領域ＡＲ２で、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、絶縁膜ＩＦ３が形成されている場合には、絶縁膜ＩＦ３は除去される。
【０１１３】
次に、図１２に示すように、メモリセル形成領域ＡＲ１において、半導体基板１０の上面１０ａ、および、コントロールゲート電極１５の側面を酸化し、犠牲酸化膜ＳＯＦ１を形成する。犠牲酸化膜ＳＯＦ１を、例えば熱酸化法もしくはＩＳＳＧ（In Situ Steam Generation）酸化法により、または、熱酸化法とＩＳＳＧ酸化法とを併用することにより、形成することができる。
【０１１４】
次に、キャップ絶縁膜ＣＰ２、および、側面に犠牲酸化膜ＳＯＦ１が形成されたコントロールゲート電極１５をマスクとして、ｐ型ウェル１２に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を、イオン注入法により導入する。これにより、コントロールゲート電極１５に対してメモリゲート電極２６（後述する図１８参照）が配置される側に位置する部分のｐ型ウェル１２の上層部に、ｎ−型半導体領域（図示は省略）が形成される。このｎ−型半導体領域（図示は省略）は、メモリトランジスタの閾値電圧を調整するためのものであり、メモリゲート電極２６を挟んでコントロールゲート電極１５と反対側に形成される低濃度不純物拡散領域２８（後述する図２０参照）に接触するように形成される。また、ｎ−型半導体領域（図示は省略）におけるｎ型不純物の濃度は、この低濃度不純物拡散領域２８におけるｎ型不純物の濃度よりも低い。
【０１１５】
ｐ型ウェル１２の上面に、犠牲酸化膜ＳＯＦ１が形成されている場合、ｐ型ウェル１２に、ｎ型不純物をイオン注入法により導入する際に、ｐ型ウェル１２の上面に損傷が加えられることを防止することができる。
【０１１６】
なお、メモリセル形成領域ＡＲ１で、犠牲酸化膜ＳＯＦ１が形成される際に、容量素子形成領域ＡＲ２でも、下部電極１６の側面に犠牲酸化膜ＳＯＦ１が形成されてもよいが、ここでは、その図示を省略する。
【０１１７】
次に、図１３に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、コントロールゲート電極１５の表面、および、下部電極１６の表面を含めて半導体基板１０上に、絶縁膜ＩＦ５を形成する。言い換えれば、コントロールゲート電極１５および下部電極１６を覆い、かつ、内部に電荷蓄積部を有する絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば、酸化シリコン膜１７と、酸化シリコン膜１７上の窒化シリコン膜１８と、窒化シリコン膜１８上の酸化シリコン膜１９とからなり、いわゆるＯＮＯ膜である。絶縁膜ＩＦ５は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１７の膜厚は５ｎｍであり、窒化シリコン膜１８の膜厚は１０ｎｍであり、酸化シリコン膜１９の膜厚は５ｎｍである。
【０１１８】
この絶縁膜ＩＦ５のうち窒化シリコン膜１８は、メモリセル形成領域ＡＲ１において、メモリトランジスタの電荷蓄積膜２５となる膜である。本実施の形態１では、電荷蓄積膜２５として窒化シリコン膜１８を使用しているが、電荷蓄積膜２５としてトラップ準位を有する他の絶縁膜を使用してもよい。例えば、電荷蓄積膜２５として酸化アルミニウム膜（アルミナ膜）を使用することもできる。
【０１１９】
なお、絶縁膜ＩＦ５を形成する前に、図１３に示すように、犠牲酸化膜ＳＯＦ１および絶縁膜部ＩＰ１が除去されてもよいが、犠牲酸化膜ＳＯＦ１および絶縁膜部ＩＰ１が除去されなくてもよい。
【０１２０】
次に、図１３に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ５上に、例えば多結晶シリコン膜からなる導電膜ＣＦ３を形成する。多結晶シリコン膜からなる導電膜ＣＦ３は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１２１】
次に、図１４に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ３上に、レジスト膜ＰＲ３を塗布した後、このレジスト膜ＰＲ３に対して露光・現像処理を施すことにより、レジスト膜ＰＲ３をパターニングする。パターニングは、容量素子形成領域ＡＲ２のうち上部電極２３（後述する図１５参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１２２】
次に、図１５に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、例えば多結晶シリコン膜からなる導電膜ＣＦ３を異方性エッチングによりエッチバックする。これにより、メモリセル形成領域ＡＲ１で、コントロールゲート電極１５の両側の側壁、すなわち側面に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ａおよびサイドウォール２２ｂを残す。
【０１２３】
一方、容量素子形成領域ＡＲ２では、導電膜ＣＦ１を含む下部電極１６の上方に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含む上部電極２３を形成する。
【０１２４】
また、容量素子形成領域ＡＲ２では、図１６に示すように、導電膜ＣＦ１を含む下部電極１６の周側面に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ｃを残す。
【０１２５】
次に、図１７に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上にレジスト膜（図示は省略）を塗布した後、このレジスト膜（図示は省略）に対して露光・現像処理を施すことにより、レジスト膜（図示は省略）をパターニングする。パターニングは、容量素子形成領域ＡＲ２を完全に覆う一方、メモリセル形成領域ＡＲ１の一部を開口するように行われる。具体的には、メモリセル形成領域ＡＲ１のうち、コントロールゲート電極１５の片側の側壁、すなわち側面に形成されているサイドウォール２２ｂ（図１５参照）が露出するように行われる。
【０１２６】
次に、パターニングされたレジスト膜（図示は省略）をマスクにしたエッチングにより、メモリセル形成領域ＡＲ１で、コントロールゲート電極１５の右側の側壁に露出しているサイドウォール２２ｂ（図１５参照）を除去する。このとき、コントロールゲート電極１５の左側の側壁に形成されているサイドウォール２２ａは、レジスト膜（図示は省略）で覆われているため除去されずに残る。サイドウォール２２ａは、メモリゲート電極２６（後述する図１８参照）となる部分である。
【０１２７】
一方、容量素子形成領域ＡＲ２で、下部電極１６の周側面に露出しているサイドウォール２２ｃ（図１６参照）を除去する。このとき、上部電極２３は、レジスト膜（図示は省略）で保護されているため除去されずに残る。その後、パターニングされたレジスト膜（図示は省略）を除去する。
【０１２８】
次に、図１８に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ５のうち、上部電極２３およびメモリゲート電極２６のいずれにも覆われていない部分の絶縁膜ＩＦ５をエッチングすることにより除去する。このとき、メモリセル形成領域ＡＲ１では、絶縁膜ＩＦ５のうち、コントロールゲート電極１５とメモリゲート電極２６との間の部分、および、メモリゲート電極２６と半導体基板１０との間の部分が残され、それ以外の部分が除去される。また、容量素子形成領域ＡＲ２では、絶縁膜ＩＦ５のうち、下部電極１６と上部電極２３との間の部分、および、上部電極２３と半導体基板１０との間の部分が残され、それ以外の部分が除去される。
【０１２９】
このようにして、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の左側の側壁、すなわち側面にだけ、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ａが残され、サイドウォール形状のメモリゲート電極２６が形成される。また、絶縁膜ＩＦ５のうち、コントロールゲート電極１５とメモリゲート電極２６との間の部分、および、メモリゲート電極２６と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ５を含むゲート絶縁膜としての絶縁膜２７が形成される。このとき、絶縁膜２７を構成する窒化シリコン膜１８が電荷蓄積膜２５となる。
【０１３０】
一方、容量素子形成領域ＡＲ２では、絶縁膜ＩＦ５のうち、下部電極１６と上部電極２３との間の部分、および、上部電極２３と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ５を含む容量絶縁膜２７ａが形成される。容量絶縁膜２７ａは、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９から構成される。そして、下部電極１６と上部電極２３と容量絶縁膜２７ａとにより容量素子ＣＤ１が形成される。なお、図１９に示すように、下部電極１６の周側面に露出した絶縁膜ＩＦ５も除去される。
【０１３１】
一方、半導体基板１０を下部電極１０ｂとし、この半導体基板１０上に絶縁膜ＩＦ１を介して形成されている下部電極１６を上部電極１６ａとする容量素子ＣＤ２が形成される。このとき、絶縁膜ＩＦ１を含む絶縁膜部１３ａが、容量素子ＣＤ２の容量絶縁膜となる。そして、下部電極１０ｂと上部電極１６ａと絶縁膜部１３ａとにより容量素子ＣＤ２が形成される。すなわち、絶縁膜ＩＦ１を形成する際に、容量素子形成領域ＡＲ２では、半導体基板１０上に絶縁膜ＩＦ１を形成し、導電膜ＣＦ１をパターニングする際に、上部電極１６ａと半導体基板１０との間の絶縁膜ＩＦ１を含む絶縁膜部１３ａを形成する。
【０１３２】
次に、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１で、コントロールゲート電極１５とメモリゲート電極２６に整合した浅い低濃度不純物拡散領域２８を形成する。浅い低濃度不純物拡散領域２８は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１３３】
続いて、図２１に示すように、半導体基板１０上に酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜からなる絶縁膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、絶縁膜を異方性エッチングすることにより、サイドウォール２９ａおよび２９ｂを形成する。メモリセル形成領域ＡＲ１においては、コントロールゲート電極１５の右側の側壁、すなわち側面、および、メモリゲート電極２６の左側の側壁、すなわち側面に、絶縁膜からなるサイドウォール２９ａが形成される。一方、容量素子形成領域ＡＲ２において、上部電極２３の側壁、すなわち側面に、絶縁膜からなるサイドウォール２９ｂが形成される。これらのサイドウォール２９ａおよび２９ｂを構成する絶縁膜は、酸化シリコン膜の単層膜により形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜により形成してもよい。なお、下部電極１６の側壁、すなわち側面には、容量絶縁膜２７ａおよび上部電極２３を介して、例えば酸化シリコン膜などの絶縁膜からなるサイドウォール２９ｃが形成される。言い換えれば、上部電極２３の重複領域と非重複領域の境界にある段差領域で、上部電極２３を覆うように、サイドウォール２９ｃが形成される。
【０１３４】
次に、図２２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１において、サイドウォール２９ａに整合した深い高濃度不純物拡散領域３０を形成する。深い高濃度不純物拡散領域３０は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域３０と浅い低濃度不純物拡散領域２８とによってメモリセルのソース領域およびドレイン領域が形成される。このようにソース領域およびドレイン領域を浅い低濃度不純物拡散領域２８と深い高濃度不純物拡散領域３０とで形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができる。このようにして、高濃度不純物拡散領域３０を形成した後、１０００℃程度の熱処理を行う。これにより、導入した不純物の活性化が行われる。そして、コントロールゲート電極１５とゲート絶縁膜１３とメモリゲート電極２６と絶縁膜２７とによりメモリセルＭＣが形成される。
【０１３５】
次に、図２３〜図２５に示すように、コントロールゲート電極１５、メモリゲート電極２６、下部電極１６、上部電極２３、ならびに、ソース領域およびドレイン領域としての高濃度不純物拡散領域３０の表面に、金属シリサイド膜３３を形成する。
【０１３６】
まず、図２３に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に、酸化シリコン膜３１を形成する。そして、酸化シリコン膜３１上にレジスト膜３２を塗布した後、露光・現像することにより、パターニングする。パターニングは、容量素子形成領域ＡＲ２のうち、上部電極２３の重複領域と非重複領域の境界にある段差領域で、上部電極２３をサイドウォール２９ｃを介して覆う部分のレジスト膜３２を残すように、行われる。
【０１３７】
続いて、図２４に示すように、レジスト膜３２をマスクにしたエッチングを行なうことにより、酸化シリコン膜３１をパターニングする。これにより、酸化シリコン膜３１は、容量素子形成領域ＡＲ２のうち、上部電極２３の重複領域と非重複領域の境界にある段差領域で、上部電極２３をサイドウォール２９ｃを介して覆うように、形成される。
【０１３８】
続いて、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に例えばコバルト膜からなる金属膜を形成する。このとき、メモリセル形成領域ＡＲ１では、露出しているメモリゲート電極２６に直接接触するように金属膜が形成される。同様に、高濃度不純物拡散領域３０にも金属膜が直接接触する。一方、容量素子形成領域ＡＲ２では、上部電極２３の一部に金属膜が直接接触する。例えばコバルト膜からなる金属膜は、例えばスパッタリング法を使用して形成することができる。金属膜の膜厚は、例えば１０ｎｍである。
【０１３９】
そして、半導体基板１０に対して１回目の熱処理を実施する。その後、半導体基板１０の表面を洗浄する。この洗浄は、ＡＰＭ（Ammonium hydroxide hydrogen Peroxide Mixture cleaning）洗浄とＨＰＭ洗浄で行われる。ＡＰＭ洗浄は、水酸化アンモニウム（ＮＨ４ＯＨ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、パーティクルや有機物に対する除去効果が大きい洗浄である。一方、ＨＰＭ洗浄は、塩酸（ＨＣｌ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、金属類に対する除去効果が大きい洗浄である。続いて、洗浄後、２回目の熱処理を実施する。
【０１４０】
これにより、図２５に示すように、メモリセル形成領域ＡＲ１で、メモリゲート電極２６の表面において、多結晶シリコン膜からなる導電膜ＣＦ３と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。コバルトシリサイド膜からなる金属シリサイド膜３３は、メモリゲート電極２６の低抵抗化のために形成される。なお、図示は省略するが、金属シリサイド膜３３は、キャップ絶縁膜ＣＰ２およびＣＰ１が除去された部分のコントロールゲート電極１５の表面に形成されてもよい。
【０１４１】
また、同様に、上述した熱処理により、高濃度不純物拡散領域３０の表面においてもシリコンからなる高濃度不純物拡散領域３０と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。このため高濃度不純物拡散領域３０においても低抵抗化を図ることができる。
【０１４２】
一方、容量素子形成領域ＡＲ２では、酸化シリコン膜３１から露出した部分の上部電極２３の表面において、多結晶シリコン膜からなる導電膜ＣＦ３と、コバルト膜からなる金属膜が反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。コバルトシリサイド膜からなる金属シリサイド膜３３は、上部電極２３の低抵抗化のために形成される。なお、図示は省略するが、金属シリサイド膜３３は、下部電極１６の表面に形成されてもよい。
【０１４３】
そして、未反応の金属膜は、半導体基板１０上から除去される。なお、本実施の形態１では、金属シリサイド膜３３としてコバルトシリサイド膜を形成する例を説明しているが、金属シリサイド膜３３として、コバルトシリサイド膜に代えて、例えばニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１４４】
以上のようにして、メモリセル形成領域ＡＲ１にメモリセルＭＣを形成し、容量素子形成領域ＡＲ２に本実施の形態１における容量素子ＣＤ１を形成することができる。
【０１４５】
次に、配線工程について図３を参照しながら説明する。図３に示すように、半導体基板１０の上面１０ａ上に、層間絶縁膜３４を形成する。この層間絶縁膜３４は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜３４の表面を、例えばＣＭＰ法を使用して平坦化する。
【０１４６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３４にコンタクトホールＣＨ１およびＣＨ２を形成する。このとき、メモリセル形成領域ＡＲ１では、層間絶縁膜３４を貫通してソース領域またはドレイン領域に達するコンタクトホールＣＨ１が形成される。また、容量素子形成領域ＡＲ２では、コンタクトホールＣＨ２が形成される。コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して上部電極２３に達する。なお、図示は省略するが、層間絶縁膜３４を貫通して下部電極１６に達するコンタクトホールが形成されてもよい。
【０１４７】
そして、コンタクトホールＣＨ１およびＣＨ２の底面および内壁を含む層間絶縁膜３４上に、チタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４８】
続いて、コンタクトホールＣＨ１およびＣＨ２などを埋め込むように、半導体基板１０の上面１０ａの全面に、導電膜としてのタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜３４上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＧ１、ＰＧ２（図２参照）およびＰＧ３を形成することができる。
【０１４９】
このうち、メモリセル形成領域ＡＲ１では、プラグＰＧ１が形成される。プラグＰＧ１として、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、ソース領域またはドレイン領域に形成された高濃度不純物拡散領域３０と電気的に接続されたプラグＰＧ１が形成される。
【０１５０】
また、容量素子形成領域ＡＲ２では、プラグＰＧ２（図２参照）およびＰＧ３が形成される。プラグＰＧ２として、図示しないコンタクトホールに埋め込まれた導電膜からなり、下部電極１６と電気的に接続されたプラグＰＧ２が形成される。また、プラグＰＧ３として、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、上部電極２３と電気的に接続されたプラグＰＧ３が形成される。
【０１５１】
次に、層間絶縁膜３４およびプラグＰＧ１、ＰＧ２（図２参照）およびＰＧ３上に、例えば、チタン／窒化チタン膜、銅を含有するアルミニウム膜、および、チタン／窒化チタン膜を、順次形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１、ＨＬ２（図２参照）およびＨＬ３を形成する。配線ＨＬ１は、プラグＰＧ１と電気的に接続され、配線ＨＬ２は、プラグＰＧ２と電気的に接続され、配線ＨＬ３は、プラグＰＧ３と電気的に接続される。また、層間絶縁膜３４上であって、隣り合う配線ＨＬ１の間、および、隣り合う配線ＨＬ３の間には、絶縁膜３５が形成される。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１５２】
＜比較例の半導体装置＞
次に、比較例の半導体装置について説明する。図２６は、比較例の半導体装置における容量素子およびメモリセルを示す断面図である。
【０１５３】
図２６に示すように、比較例の半導体装置は、容量素子ＣＤ１０１に含まれる下部電極１１６が、導電膜ＣＦ１と、導電膜ＣＦ１上に形成された導電膜ＣＦ２と、を含む点を除き、実施の形態１の半導体装置と同様である。
【０１５４】
比較例の半導体装置では、下部電極１１６に含まれる導電膜ＣＦ１は、コントロールゲート電極１５に含まれる導電膜ＣＦ１と同層に形成されており、下部電極１１６に含まれる導電膜ＣＦ２は、コントロールゲート電極１５に含まれる導電膜ＣＦ２と同層に形成されている。言い換えれば、比較例では、下部電極１１６に含まれる導電膜ＣＦ１は、コントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成されており、下部電極１１６に含まれる導電膜ＣＦ２は、コントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成されている。
【０１５５】
そのため、比較例の半導体装置において、導電膜ＣＦ１および導電膜ＣＦ２を含む下部電極１１６の厚さＴＨ１０２は、導電膜ＣＦ１および導電膜ＣＦ２を含むコントロールゲート電極１５の厚さＴＨ１と等しい。このような場合、下部電極１１６の上面の高さ位置は、コントロールゲート電極１５の上面の高さ位置と略等しい。したがって、キャップ絶縁膜ＣＰ１およびＣＰ２の厚さ、ならびに、上部電極２３の厚さの関係によっては、上部電極２３の上面の高さ位置、すなわち容量素子ＣＤ１０１の上面の高さ位置が、キャップ絶縁膜ＣＰ２の上面の高さ位置、すなわちメモリセルＭＣの上面の高さ位置よりも高くなる。
【０１５６】
容量素子ＣＤ１０１の上面の高さがメモリセルＭＣの上面の高さ位置よりも高い場合、容量素子ＣＤ１０１の上面の高さがメモリセルＭＣの上面の高さ位置よりも低い場合に比べて、層間絶縁膜３４の上面が容量素子ＣＤ１０１の上面に対して上方に十分離れる必要があるため、層間絶縁膜３４の厚さを十分厚くする必要がある。そして、層間絶縁膜３４の厚さが厚くなるのに伴って、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ２の底部の位置合わせ精度が低下し、プラグＰＧ３が上部電極２３と導通しないおそれがあり、半導体装置の性能が低下する。
【０１５７】
一方、層間絶縁膜３４の厚さを十分厚くしない場合には、層間絶縁膜３４を平坦化する際に、上部電極２３の上面が露出し、容量素子ＣＤ１０１の上方に形成される配線が、上部電極２３と導通して短絡が発生するおそれがあり、半導体装置の性能が低下する。したがって、平面視において容量素子ＣＤ１０１と重なる部分の層間絶縁膜３４上には配線を配置せず、平面視において容量素子ＣＤ１０１と重ならない部分の層間絶縁膜３４上に配線を配置しないことが望ましいが、これにより、半導体装置としての半導体チップＣＨＰの面積が増加するおそれがある。
【０１５８】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置では、下部電極１６に含まれる導電膜ＣＦ１は、コントロールゲート電極１５に含まれる導電膜ＣＦ１と同層に形成されているが、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ２と同層に形成された導電膜を含まない。言い換えれば、本実施の形態１では、下部電極１６に含まれる導電膜ＣＦ１は、コントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成されているが、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成された導電膜を含まない。
【０１５９】
そのため、本実施の形態１の半導体装置において、導電膜ＣＦ１を含むが導電膜ＣＦ２を含まない下部電極１６の厚さＴＨ２は、導電膜ＣＦ１および導電膜ＣＦ２を含むコントロールゲート電極１５の厚さＴＨ１よりも薄い。このような場合、下部電極１６の上面の高さ位置は、コントロールゲート電極１５の上面の高さ位置よりも低くなる。したがって、上部電極２３の上面の高さ位置、すなわち容量素子ＣＤ１の上面の高さ位置を、キャップ絶縁膜ＣＰ２の上面の高さ位置、すなわちメモリセルＭＣの上面の高さ位置よりも低くすることができる。
【０１６０】
絶縁膜ＩＦ１の厚さ（絶縁膜ＩＦ１の厚さと、絶縁膜ＩＦ１の下面と半導体基板１０の上面との間に図示は省略するが介在する素子分離領域１１の厚さと、の和）を例えば４１〜５１ｎｍ程度とし、導電膜ＣＦ１すなわち下部電極１６の厚さＴＨ２を例えば３６〜４４ｎｍ程度とし、絶縁膜ＩＦ５の厚さを例えば１８〜２２ｎｍ程度とし、導電膜ＣＦ３すなわち上部電極２３の厚さを例えば５２〜６４ｎｍ程度とする。一方、導電膜ＣＦ２の厚さＦＴ２を例えば４３〜５３ｎｍ程度とする。このような場合、本実施の形態１では、半導体基板１０の上面１０ａからの上部電極２３の上面の高さは、絶縁膜ＩＦ１、導電膜ＣＦ１、絶縁膜ＩＦ５および導電膜ＣＦ３の各々の厚さを合計することにより例えば１４７〜１８１ｎｍ程度になる。一方、比較例では、半導体基板１０の上面１０ａからの上部電極２３の上面の高さは、同様に例えば１９０〜２３４ｎｍ程度になる。したがって、本実施の形態１の半導体装置では、比較例の半導体装置に比べ、上部電極２３の上面の高さを、導電膜ＣＦ２の厚さＦＴ２分、すなわち例えば４３〜５３ｎｍ程度低くすることができる。
【０１６１】
本実施の形態１では、比較例に比べて、層間絶縁膜３４の厚さを薄くした場合でも、層間絶縁膜３４の上面を容量素子ＣＤ１の上面に対して上方に十分離すことができる。そして、本実施の形態１では、比較例に比べて、層間絶縁膜３４の厚さを薄くすることができるので、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ２の底部の位置合わせ精度を向上させることができ、プラグＰＧ３を上部電極２３と確実に導通させることができ、半導体装置の性能を向上させることができる。
【０１６２】
また、本実施の形態１では、比較例に比べて、層間絶縁膜３４の厚さを薄くした場合でも、層間絶縁膜３４を平坦化する際に、上部電極２３の上面が露出することを防止し、容量素子の上方に形成される配線が、上部電極２３と導通して短絡が発生することを防止することができ、半導体装置の性能を向上させることができる。したがって、平面視において容量素子ＣＤ１と重なる部分の層間絶縁膜３４上にも配線を配置することができ、これにより、半導体装置としての半導体チップＣＨＰ（図１参照）の面積を低減することができる。
【０１６３】
なお、本実施の形態１では、下部電極１６が導電膜ＣＦ１を含むが導電膜ＣＦ２を含まず、後述する実施の形態２では、下部電極１６が導電膜ＣＦ２を含むが導電膜ＣＦ１を含まない。そのため、導電膜ＣＦ１の厚さＦＴ１が導電膜ＣＦ２の厚さＦＴ２よりも薄い場合には、上部電極２３の上面の高さを低くする効果は、実施の形態２よりも、本実施の形態１の方が、大きい。
【０１６４】
また、本実施の形態１の半導体装置の製造工程で用いられるフォトマスクの枚数は、比較例の半導体装置の製造工程で用いられるフォトマスクの枚数に比べて、図６を用いて説明した工程で、レジスト膜ＰＲ１を露光するためのフォトマスクの１枚が増えるだけで足りる。
【０１６５】
（実施の形態２）
実施の形態１では、下部電極１６が導電膜ＣＦ１を含むが導電膜ＣＦ２を含まない例について説明した。一方、実施の形態２では、下部電極１６が導電膜ＣＦ２を含むが導電膜ＣＦ１を含まない例について説明する。なお、本実施の形態２の半導体装置は、下部電極１６が導電膜ＣＦ１に代えて導電膜ＣＦ２を含む点を除き、実施の形態１の半導体装置と同様であるので、以下では、主として容量素子ＣＤ１について説明し、実施の形態１と同様な部分についての説明を省略する。
【０１６６】
＜容量素子およびメモリセルの構成＞
図２７は、実施の形態２の半導体装置における容量素子およびメモリセルを示す断面図である。なお、実施の形態２の半導体装置における容量素子の平面図は、実施の形態１の半導体装置における容量素子の平面図である図２と同様であり、図２７のうち、容量素子形成領域ＡＲ２における容量素子の断面図は、図２のＡ−Ａ線に沿った断面図である。
【０１６７】
図２７に示すように、本実施の形態２でも、実施の形態１と同様に、半導体装置は、下部電極１６と、上部電極２３と、容量絶縁膜２７ａと、を有する。下部電極１６と上部電極２３と容量絶縁膜２７ａとにより容量素子ＣＤ１が形成されている。
【０１６８】
また、図２７に示すように、本実施の形態２でも、実施の形態１と同様に、半導体装置は、半導体基板１０と、素子分離領域１１とを有する。また、半導体基板１０は、メモリセルＭＣが形成されるメモリセル形成領域ＡＲ１と、容量素子ＣＤ１が形成される容量素子形成領域ＡＲ２と、を有する。
【０１６９】
一方、本実施の形態２では、実施の形態１と異なり、容量素子形成領域ＡＲ２において、２つの素子分離領域１１で挟まれた活性領域上ではなく、素子分離領域１１上に、絶縁膜部１３ａが形成されている。絶縁膜部１３ａは、例えば酸化シリコン膜などの絶縁膜ＩＦ１を含む。この素子分離領域１１は、容量素子形成領域ＡＲ２で、半導体基板１０の上面１０ａに形成されている。
【０１７０】
また、容量素子形成領域ＡＲ２において、絶縁膜部１３ａ上には、下部電極１６が形成されている。すなわち、下部電極１６は、素子分離領域１１上に、形成されている。下部電極１６は、１層の導電膜を含むものの、本実施の形態２では、実施の形態１と異なり、下部電極１６は、導電膜ＣＦ１に代え、導電膜ＣＦ２を含む。導電膜ＣＦ２は、例えば多結晶シリコン膜からなる。導電膜ＣＦ２は、後述するコントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成された導電膜である。具体的には、導電膜ＣＦ２の厚さＦＴ２を例えば４３〜５３ｎｍ程度とすることができる。
【０１７１】
本実施の形態２では、実施の形態１と異なり、後述する製造工程において、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２において、導電膜ＣＦ１を形成した後、容量素子形成領域ＡＲ２で導電膜ＣＦ１を除去する。ここで、実施の形態１と同様に、容量素子形成領域ＡＲ２において、２つの素子分離領域１１で挟まれた活性領域、すなわち半導体基板１０上に、容量素子ＣＤ１が形成される場合、容量素子形成領域ＡＲ２で導電膜ＣＦ１をエッチングして除去する際に、半導体基板１０に損傷が与えられるおそれがある。
【０１７２】
一方、本実施の形態２では、実施の形態１と異なり、容量素子形成領域ＡＲ２において、２つの素子分離領域１１で挟まれた活性領域上ではなく、素子分離領域１１上に、容量素子ＣＤ１が形成される。このような場合、容量素子形成領域ＡＲ２で導電膜ＣＦ１をエッチングして除去する際に、導電膜ＣＦ１と半導体基板１０との間に素子分離領域１１が形成されているため、半導体基板１０に損傷が与えられることを防止または抑制することができる。
【０１７３】
下部電極１６上には、容量絶縁膜２７ａが形成され、容量絶縁膜２７ａ上には、上部電極２３が形成されている。容量絶縁膜２７ａおよび上部電極２３については、実施の形態１と同様にすることができる。また、容量素子ＣＤ１と接続する配線構造については、実施の形態１と同様にすることができる。
【０１７４】
一方、フラッシュメモリのメモリセルＭＣの構造については、実施の形態１と同様にすることができる。
【０１７５】
例えば、コントロールゲート電極１５は、半導体基板１０の上面１０ａに対して垂直な方向に積層された２層の導電膜ＣＦ１およびＣＦ２を含む。導電膜ＣＦ１およびＣＦ２の各々は、多結晶シリコン膜からなる。
【０１７６】
好適には、実施の形態１と同様に、導電膜ＣＦ１の厚さＦＴ１は、導電膜ＣＦ２の厚さＦＴ２よりも薄い。具体的には、導電膜ＣＦ１の厚さＦＴ１を例えば３６〜４４ｎｍ程度とし、導電膜ＣＦ２の厚さＦＴ２を例えば４３ｎｍ〜５３ｎｍ程度とし、かつ、導電膜ＣＦ１の厚さＦＴ１が導電膜ＣＦ２の厚さＦＴ２よりも薄くなるように形成することができる。
【０１７７】
本実施の形態２では、コントロールゲート電極１５に含まれる導電膜ＣＦ２は、下部電極１６に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成された導電膜であるが、コントロールゲート電極１５に含まれる導電膜ＣＦ１は、下部電極１６に含まれる導電膜を形成する工程と同一の工程により形成された導電膜ではない。この点は、実施の形態１と異なる。言い換えれば、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成された導電膜ＣＦ２を含むが、コントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成された導電膜を含まない。
【０１７８】
したがって、コントロールゲート電極１５の厚さを厚さＴＨ１とし、下部電極１６の厚さを厚さＴＨ２とするとき、厚さＴＨ２は、厚さＴＨ１よりも薄い。また、コントロールゲート電極１５に含まれる導電膜ＣＦ２の厚さＦＴ２を厚さＦＴ２１と称し、下部電極１６に含まれる導電膜ＣＦ２の厚さＦＴ２を厚さＦＴ２２と称するとき、厚さＦＴ２２は、厚さＦＴ２１と等しく、コントロールゲート電極１５に含まれる導電膜ＣＦ１の厚さＦＴ１よりも厚い。また、コントロールゲート電極１５に含まれる導電膜ＣＦ２、および、下部電極１６に含まれる導電膜ＣＦ２は、同一の材料からなる。
【０１７９】
なお、厚さＦＴ２２が厚さＦＴ２１と等しい、とは、厚さＦＴ２２と、厚さＦＴ２１との差が、厚さＦＴ２２と厚さＦＴ２１との平均値に対して±１０％の範囲内であることを意味する。
【０１８０】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。
【０１８１】
図２８〜図３９、図４１および図４２は、実施の形態２における半導体装置の製造工程中の断面図である。図４０および図４３は、実施の形態２における半導体装置の製造工程中の平面図である。図２８〜図３９、図４１および図４２は、図２７に対応した断面を示し、図４０および図４３は、図２に対応した平面を示している。
【０１８２】
まず、実施の形態１で図４を用いて説明した工程を行って、半導体基板１０を用意し、素子分離領域１１、ｐ型ウェル１２、絶縁膜ＩＦ１および導電膜ＣＦ１を形成する。容量素子形成領域ＡＲ２で、素子分離領域１１は、半導体基板１０の主面としての上面１０ａに形成され、導電膜ＣＦ１は、素子分離領域１１上に形成される。また、具体的には、導電膜ＣＦ１の厚さＦＴ１を例えば３６〜４４ｎｍ程度とすることができる。
【０１８３】
次に、図２８に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ１上に、レジスト膜ＰＲ１１を塗布した後、このレジスト膜ＰＲ１１に対して露光・現像処理を施すことにより、レジスト膜ＰＲ１１をパターニングする。パターニングは、容量素子形成領域ＡＲ２のうち下部電極１６（図３３参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１８４】
次に、図２９に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜ＰＲ１１をマスクにしたエッチングにより、導電膜ＣＦ１を加工、すなわちパターニングする。そして、容量素子形成領域ＡＲ２で、導電膜ＣＦ１を除去し、メモリセル形成領域ＡＲ１で、導電膜ＣＦ１を残す。その後、レジスト膜ＰＲ１１を除去する。この結果、メモリセル形成領域ＡＲ１で、絶縁膜ＩＦ１上に、導電膜ＣＦ１を形成し、容量素子形成領域ＡＲ２で、半導体基板１０の上方に、導電膜ＣＦ１を形成しないことになる。
【０１８５】
次に、図３０に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ１上、および、絶縁膜ＩＦ１上に、例えば多結晶シリコン膜からなる導電膜ＣＦ２を形成する。言い換えれば、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０の上方に、導電膜ＣＦ１を覆う導電膜ＣＦ２を形成する。この多結晶シリコン膜からなる導電膜ＣＦ２は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、多結晶シリコン膜からなる導電膜ＣＦ２中に、リンや砒素などのｎ型不純物を導入する。具体的には、導電膜ＣＦ２の厚さＦＴ２を例えば４３〜５３ｎｍ程度とすることができる。なお、導電膜ＣＦ２のうち、メモリセル形成領域ＡＲ１に形成された部分の厚さＦＴ２を、厚さＦＴ２１と称し、導電膜ＣＦ２のうち、容量素子形成領域ＡＲ２に形成された部分の厚さＦＴ２を、厚さＦＴ２２と称する。
【０１８６】
次に、実施の形態１で図９を用いて説明した工程と同様の工程を行って、図３１に示すように、導電膜ＣＦ２上に、シリコンおよび窒素を含有する絶縁膜ＩＦ４を形成する。なお、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、酸化シリコン膜からなる絶縁膜ＩＦ３を形成してもよく、以下では、導電膜ＣＦ２と絶縁膜ＩＦ４との間に絶縁膜ＩＦ３が形成された例について、説明する。
【０１８７】
次に、図３２に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ４上に、レジスト膜ＰＲ２を塗布した後、このレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、レジスト膜ＰＲ２をパターニングする。パターニングは、メモリセル形成領域ＡＲ１のうちコントロールゲート電極１５（後述する図３３参照）が形成される領域、および、容量素子形成領域ＡＲ２のうち下部電極１６（後述する図３３参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１８８】
次に、図３３に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜ＰＲ２をマスクにしたエッチングにより、絶縁膜ＩＦ３、導電膜ＣＦ２およびＣＦ１、ならびに、絶縁膜ＩＦ１を加工、すなわちパターニングする。そして、メモリセル形成領域ＡＲ１で、導電膜ＣＦ１およびＣＦ２を含むコントロールゲート電極１５、コントロールゲート電極１５と半導体基板１０との間の絶縁膜ＩＦ１を含むゲート絶縁膜１３、ならびに、コントロールゲート電極１５の上方の絶縁膜ＩＦ４を含むキャップ絶縁膜ＣＰ２を形成する。一方、容量素子形成領域ＡＲ２で、導電膜ＣＦ２を含む下部電極１６、下部電極１６と素子分離領域１１との間の絶縁膜ＩＦ１からなる絶縁膜部１３ａ、および、下部電極１６の上方の絶縁膜ＩＦ４を含むキャップ絶縁膜ＣＰ２を形成する。その後、レジスト膜ＰＲ２を除去する。なお、キャップ絶縁膜ＣＰ２とコントロールゲート電極１５との間の絶縁膜ＩＦ３からなるキャップ絶縁膜ＣＰ１が形成されてもよく、キャップ絶縁膜ＣＰ２と下部電極１６との間の絶縁膜ＩＦ３からなるキャップ絶縁膜ＣＰ１が形成されてもよい。
【０１８９】
このように、本実施の形態２では、容量素子ＣＤ１の下部電極１６に含まれる導電膜ＣＦ２は、メモリセルＭＣのコントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成される。
【０１９０】
なお、メモリセル形成領域ＡＲ１で、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、絶縁膜ＩＦ３が形成されている場合には、コントロールゲート電極１５とキャップ絶縁膜ＣＰ２との間の絶縁膜ＩＦ３を含む絶縁膜部としてのキャップ絶縁膜ＣＰ１が形成される。また、容量素子形成領域ＡＲ２で、導電膜ＣＦ２と絶縁膜ＩＦ４との間に、絶縁膜ＩＦ３が形成されている場合には、下部電極１６とキャップ絶縁膜ＣＰ２との間の絶縁膜ＩＦ３を含む絶縁膜部としてのキャップ絶縁膜ＣＰ１が形成される。
【０１９１】
次に、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、図３４に示すように、メモリセル形成領域ＡＲ１で、半導体基板１０の上面１０ａ、および、コントロールゲート電極１５の側面を酸化し、犠牲酸化膜ＳＯＦ１を形成する。また、容量素子形成領域ＡＲ２で、下部電極１６の側面を酸化し、犠牲酸化膜ＳＯＦ１を形成する。そして、キャップ絶縁膜ＣＰ２、および、側面に犠牲酸化膜ＳＯＦ１が形成されたコントロールゲート電極１５をマスクとして、ｐ型ウェル１２に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を、イオン注入法により導入する。
【０１９２】
次に、図３５に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に、レジスト膜ＰＲ２１を塗布した後、このレジスト膜ＰＲ２１に対して露光・現像処理を施すことにより、レジスト膜ＰＲ２１をパターニングする。パターニングは、容量素子形成領域ＡＲ２を露出させ、メモリセル形成領域ＡＲ１を覆うように行われる。
【０１９３】
次に、図３６に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜ＰＲ２１（図３５参照）をマスクにしたエッチングにより、キャップ絶縁膜ＣＰ２を加工、すなわちパターニングする。そして、容量素子形成領域ＡＲ２で、キャップ絶縁膜ＣＰ２を除去する。その後、レジスト膜ＰＲ２１を除去する。
【０１９４】
なお、容量素子形成領域ＡＲ２で、導電膜ＣＦ２とキャップ絶縁膜ＣＰ２との間に、キャップ絶縁膜ＣＰ１が形成されている場合には、キャップ絶縁膜ＣＰ１は除去される。また、容量素子形成領域ＡＲ２で、犠牲酸化膜ＳＯＦ１は除去される。
【０１９５】
次に、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図３７に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、コントロールゲート電極１５の表面、および、下部電極１６の表面を含めて半導体基板１０上に、絶縁膜ＩＦ５を形成する。言い換えれば、コントロールゲート電極１５および下部電極１６を覆い、かつ、内部に電荷蓄積部を有する絶縁膜ＩＦ５を形成する。また、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図３７に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ５上に、例えば多結晶シリコン膜からなる導電膜ＣＦ３を形成する。
【０１９６】
次に、実施の形態１で図１４を用いて説明した工程と同様の工程を行って、図３８に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、導電膜ＣＦ３上に、レジスト膜ＰＲ３を塗布した後、レジスト膜ＰＲ３をパターニングする。パターニングは、容量素子形成領域ＡＲ２のうち上部電極２３（後述する図３９参照）が形成される領域を覆い、その他の領域を露出させるように行われる。
【０１９７】
次に、実施の形態１で図１５を用いて説明した工程と同様の工程を行って、図３９に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、例えば多結晶シリコン膜からなる導電膜ＣＦ３を異方性エッチングによりエッチバックする。これにより、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の両側の側壁、すなわち側面に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ａおよび２２ｂを残す。
【０１９８】
一方、容量素子形成領域ＡＲ２では、導電膜ＣＦ２を含む下部電極１６の上方に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含む上部電極２３を形成する。
【０１９９】
また、容量素子形成領域ＡＲ２では、図３９および図４０に示すように、導電膜ＣＦ２を含む下部電極１６の周側面に、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ｃを残す。
【０２００】
次に、実施の形態１で図１７を用いて説明した工程と同様の工程を行って、図４１に示すように、メモリセル形成領域ＡＲ１で、コントロールゲート電極１５の左側の側壁に露出しているサイドウォール２２ｂ（図３９参照）を除去する。また、容量素子形成領域ＡＲ２で、下部電極１６の周側面に露出したサイドウォール２２ｃ（図４０参照）を除去する。
【０２０１】
次に、実施の形態１で図１８を用いて説明した工程と同様の工程を行って、図４２に示すように、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の左側の側壁にだけ、絶縁膜ＩＦ５を介して導電膜ＣＦ３を含むサイドウォール２２ａが残され、サイドウォール形状のメモリゲート電極２６が形成される。また、絶縁膜ＩＦ５のうち、コントロールゲート電極１５とメモリゲート電極２６との間の部分、および、メモリゲート電極２６と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ５を含むゲート絶縁膜としての絶縁膜２７が形成される。
【０２０２】
一方、容量素子形成領域ＡＲ２では、絶縁膜ＩＦ５のうち、下部電極１６と上部電極２３との間の部分、および、上部電極２３と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ５を含む容量絶縁膜２７ａが形成される。そして、下部電極１６と上部電極２３と容量絶縁膜２７ａとにより容量素子が形成される。なお、図４３に示すように、下部電極１６の周側面に露出した絶縁膜ＩＦ５（図４０参照）も除去される。
【０２０３】
次に、実施の形態１で図２０を用いて説明した工程と同様の工程を行って、図２７に示すように、メモリセル形成領域ＡＲ１で、コントロールゲート電極１５とメモリゲート電極２６に整合した浅い低濃度不純物拡散領域２８を形成する。
【０２０４】
次に、実施の形態１で図２１を用いて説明した工程と同様の工程を行って、図２７に示すように、サイドウォール２９ａ、２９ｂおよび２９ｃを形成する。
【０２０５】
次に、実施の形態１で図２２を用いて説明した工程と同様の工程を行って、図２７に示すように、メモリセル形成領域ＡＲ１で、深い高濃度不純物拡散領域３０を形成する。この深い高濃度不純物拡散領域３０と浅い低濃度不純物拡散領域２８とによってソース領域およびドレイン領域が形成される。そして、コントロールゲート電極１５とゲート絶縁膜１３とメモリゲート電極２６と絶縁膜２７とによりメモリセルＭＣが形成される。
【０２０６】
次に、実施の形態１で図２３〜図２５を用いて説明した工程と同様の工程を行って、図２７に示すように、メモリゲート電極２６、上部電極２３、ならびに、ソース領域およびドレイン領域としての高濃度不純物拡散領域３０の表面に、金属シリサイド膜３３を形成する。
【０２０７】
次に、実施の形態１で図３を用いて説明した工程と同様の工程を行って、層間絶縁膜３４、コンタクトホールＣＨ１およびＣＨ２、プラグＰＧ１、ＰＧ２（図２参照）およびＰＧ３、ならびに、配線ＨＬ１、ＨＬ２（図２参照）およびＨＬ３を形成する。このようにして、最終的に本実施の形態２における半導体装置を形成することができる。
【０２０８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置では、下部電極１６に含まれる導電膜ＣＦ２は、コントロールゲート電極１５に含まれる導電膜ＣＦ２を形成する工程と同一の工程により形成されているが、下部電極１６は、コントロールゲート電極１５に含まれる導電膜ＣＦ１を形成する工程と同一の工程により形成された導電膜を含まない。
【０２０９】
そのため、本実施の形態２の半導体装置において、導電膜ＣＦ２を含むが導電膜ＣＦ１を含まない下部電極１６の厚さＴＨ２は、導電膜ＣＦ１および導電膜ＣＦ２を含むコントロールゲート電極１５の厚さＴＨ１よりも薄い。このような場合も、実施の形態１と同様に、下部電極１６の上面の高さ位置は、コントロールゲート電極１５の上面の高さ位置よりも低くなる。したがって、上部電極２３の上面の高さ位置、すなわち容量素子ＣＤ１の上面の高さ位置を、キャップ絶縁膜ＣＰ２の上面の高さ位置、すなわちメモリセルＭＣの上面の高さ位置よりも低くすることができる。
【０２１０】
絶縁膜ＩＦ１の厚さを例えば４１〜５１ｎｍ程度とし、導電膜ＣＦ２すなわち下部電極１６の厚さＴＨ２を例えば４３〜５３ｎｍ程度とし、絶縁膜ＩＦ５の厚さを例えば１８〜２２ｎｍ程度とし、導電膜ＣＦ３すなわち上部電極２３の厚さを例えば５２〜６４ｎｍ程度とする。一方、導電膜ＣＦ１の厚さＦＴ１を例えば３６〜４４ｎｍ程度とする。このような場合、本実施の形態２では、半導体基板１０の上面１０ａからの上部電極２３の上面の高さは、絶縁膜ＩＦ１、導電膜ＣＦ２、絶縁膜ＩＦ５および導電膜ＣＦ３の各々の厚さを合計することにより例えば１５４〜１９０ｎｍ程度になる。一方、実施の形態１で前述した比較例では、半導体基板１０の上面１０ａからの上部電極２３の上面の高さは、同様に例えば１９０〜２３４ｎｍ程度になる。したがって、本実施の形態２の半導体装置では、比較例の半導体装置に比べ、上部電極２３の上面の高さを、導電膜ＣＦ１の厚さＦＴ１分、すなわち例えば３６〜４４ｎｍ程度低くすることができる。
【０２１１】
本実施の形態２でも、実施の形態１と同様に、比較例に比べて、層間絶縁膜３４の厚さを薄くした場合でも、層間絶縁膜３４の上面を容量素子ＣＤ１の上面に対して上方に十分離すことができる。そして、本実施の形態２でも、実施の形態１と同様に、比較例に比べて、層間絶縁膜３４の厚さを薄くすることができる。そのため、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ２の底部の位置合わせ精度を向上させることができ、プラグＰＧ３を上部電極２３と確実に導通させることができ、半導体装置の性能を向上させることができる。
【０２１２】
また、本実施の形態２でも、実施の形態１と同様に、比較例に比べて、層間絶縁膜３４の厚さを薄くした場合でも、層間絶縁膜３４を平坦化する際に、上部電極２３の上面が露出することを防止することができる。そのため、容量素子ＣＤ１の上方に形成される配線が、上部電極２３と導通して短絡が発生することを防止することができ、半導体装置の性能を向上させることができる。したがって、平面視において容量素子ＣＤ１と重なる部分の層間絶縁膜３４上にも配線を配置することができ、これにより、半導体装置としての半導体チップＣＨＰ（図１参照）の面積を低減することができる。
【０２１３】
ただし、前述したように、容量素子形成領域ＡＲ２で導電膜ＣＦ１を除去する際に、半導体基板１０に損傷が与えられることを防止するためには、容量素子形成領域ＡＲ２において、容量素子ＣＤ１は、２つの素子分離領域１１で挟まれた活性領域上ではなく、素子分離領域１１上に形成される。そのため、容量素子ＣＤ２（図３参照）が設けられない点で、実施の形態２の半導体装置の構成は、実施の形態１の半導体装置の構成に比べ、限られる。
【０２１４】
なお、本実施の形態２では、容量素子形成領域ＡＲ２では、図２９を用いて説明した工程を行って導電膜ＣＦ１を除去し、図３０を用いて説明した工程を行って導電膜ＣＦ２を形成した後、図３１〜図３３を用いて説明した工程を行って、導電膜ＣＦ２を含む下部電極１６を形成した。
【０２１５】
しかし、容量素子形成領域ＡＲ２では、図２９を用いて説明した工程を行う際に、導電膜ＣＦ１を除去せず、導電膜ＣＦ１を薄化し、図３０を用いて説明した工程を行って、薄化された導電膜ＣＦ１上に導電膜ＣＦ２を形成した後、図３１〜図３３を用いて説明した工程を行って、導電膜ＣＦ２および薄化された導電膜ＣＦ１を含む下部電極１６を形成してもよい。
【０２１６】
すなわち、本実施の形態２の半導体装置は、下部電極１６が、コントロールゲート電極１５に含まれる導電膜を形成する工程と同一の工程により形成された導電膜が薄化された導電膜を含むものであってもよい。言い換えれば、本実施の形態２の半導体装置は、下部電極１６が、コントロールゲート電極１５に含まれる導電膜を形成する工程と同一の工程により形成された導電膜の厚さ方向の一部を含むものであってもよい。
【０２１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１８】
１  ＣＰＵ
２  ＲＡＭ
３  アナログ回路
４  フラッシュメモリ
１０  半導体基板
１０ａ  上面
１０ｂ  下部電極
１１  素子分離領域
１２  ｐ型ウェル
１３  ゲート絶縁膜
１３ａ  絶縁膜部
１５  コントロールゲート電極
１６  下部電極
１６ａ  上部電極
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  酸化シリコン膜
２２ａ〜２２ｃ  サイドウォール
２３  上部電極
２５  電荷蓄積膜
２６  メモリゲート電極
２７  絶縁膜
２７ａ  容量絶縁膜
２８  低濃度不純物拡散領域
２９ａ〜２９ｃ  サイドウォール
３０  高濃度不純物拡散領域
３１  酸化シリコン膜
３２  レジスト膜
３３  金属シリサイド膜
３４  層間絶縁膜
３５  絶縁膜
ＡＲ１  メモリセル形成領域
ＡＲ２  容量素子形成領域
ＣＤ１、ＣＤ２  容量素子
ＣＦ１〜ＣＦ３  導電膜
ＣＨ１〜ＣＨ３  コンタクトホール
ＣＨＰ  半導体チップ
ＣＰ１、ＣＰ２  キャップ絶縁膜
ＦＴ１、ＦＴ１１、ＦＴ１２、ＦＴ２、ＦＴ２１、ＦＴ２２  厚さ
ＨＬ１〜ＨＬ３  配線
ＩＦ１〜ＩＦ５  絶縁膜
ＩＰ１  絶縁膜部
ＭＣ  メモリセル
ＰＤ  パッド
ＰＧ１〜ＰＧ３  プラグ
ＰＲ１、ＰＲ１１、ＰＲ２、ＰＲ２１、ＰＲ３  レジスト膜
ＳＯＦ１  犠牲酸化膜
ＴＨ１、ＴＨ２  厚さ
【図１】
2017041614.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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