(57)【要約】【課題】表示ドライバのバッファアンプのオフセット電圧の発生に対処する。【解決手段】表示ドライバが、第１及び第２バッファアンプと、第１及び第２接続スイッチと、制御部とを具備する。第１及び第２バッファアンプは、表示パネルの水平方向に隣接する２つの画素に対応している。第１バッファアンプと第２バッファアンプのそれぞれは、差動トランジスタ対を有する差動入力回路と、差動トランジスタ対のドレインに接続された第１及び第２ドレイン配線と、第１及び第２ドレイン配線の電圧に応答して出力端を駆動する出力段とを備えている。第１接続スイッチは、第１及び第２バッファアンプの出力端の間に接続され、第２接続スイッチは、第１及び第２バッファアンプの第１ドレイン配線の間に接続されている。制御部は、当該２つの画素の画像データに応じて第１及び第２接続スイッチを制御する。【選択図】図５Ａ
2017167284.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動する表示ドライバであって、
前記表示パネルに設けられた第１画素に対応する第１バッファアンプと
前記表示パネルに設けられ、前記第１画素に水平方向で隣接する第２画素に対応する第２バッファアンプと、
第１接続スイッチと、
第２接続スイッチと、
前記第１接続スイッチと前記第２接続スイッチとを制御する制御部
とを具備し、
前記第１バッファアンプと前記第２バッファアンプのそれぞれは、
第１導電型を有し、ソースが共通に接続された第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴを備える差動入力回路と、
前記第１ＭＩＳＦＥＴのドレインに接続された第１ドレイン配線と、
前記第２ＭＩＳＦＥＴのドレインに接続された第２ドレイン配線と、
前記第１ドレイン配線と前記第２ドレイン配線とに接続され、前記差動入力回路の能動負荷として動作する能動負荷回路と、
前記第１ドレイン配線及び前記第２ドレイン配線の電圧に応答して出力端を駆動する出力段
とを備え、
前記第１バッファアンプの前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴの一方のＭＩＳＦＥＴのゲートには、前記第１画素の画像データに基づいて生成された第１階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは前記第１バッファアンプの出力端に接続され、
前記第２バッファアンプの前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴの一方のＭＩＳＦＥＴのゲートには、前記第２画素の画像データに基づいて生成された第２階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは前記第２バッファアンプの出力端に接続され、
前記第１接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記出力端の間に接続され、
前記第２接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第１ドレイン配線の間に接続され、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに基づいて前記第１接続スイッチと前記第２接続スイッチとを制御する
表示ドライバ。
【請求項２】
請求項１に記載の表示ドライバであって、
前記第１画素及び前記第２画素のそれぞれは、第１色を表示する第１副画素を含み、
前記制御部は、前記第１画素と前記第２画素とが選択される水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第１副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第１副画素の階調を示す第１階調データが同一であるときに前記第１接続スイッチと前記第２接続スイッチとをオンする
表示ドライバ。
【請求項３】
請求項２に記載の表示ドライバであって、
前記第１画素及び前記第２画素のそれぞれは、更に、
前記第１色と異なる第２色を表示する第２副画素と、
前記第１色及び前記第２色と異なる第３色を表示する第３副画素
とを含み、
前記制御部は、前記第１画素と前記第２画素とが選択される前記水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第２副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第２副画素の階調を示す第２階調データが同一であるときに前記第１接続スイッチと前記第２接続スイッチとをオンし、
前記制御部は、前記第１画素と前記第２画素とが選択される前記水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第３副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第３副画素の階調を示す第３階調データが同一であるときに前記第１接続スイッチと前記第２接続スイッチとをオンする
表示ドライバ。
【請求項４】
請求項１に記載の表示ドライバであって、
更に、
前記第１バッファアンプと前記第２バッファアンプの前記第２ドレイン配線の間に接続された第３接続スイッチを具備し、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに基づいて前記第３接続スイッチを制御する
表示ドライバ。
【請求項５】
請求項４に記載の表示ドライバであって、
更に、
第４接続スイッチと第５接続スイッチとを具備し、
前記第１バッファアンプと前記第２バッファアンプのそれぞれの前記差動入力回路は、更に、前記第１導電型と相補の第２導電型を有し、ソースが共通に接続された第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴを備えており、
前記第１バッファアンプと前記第２バッファアンプのそれぞれは、
前記第３ＭＩＳＦＥＴのドレインに接続された第３ドレイン配線と、
前記第４ＭＩＳＦＥＴのドレインに接続された第４ドレイン配線
とを備え、
前記能動負荷回路は、前記第３ドレイン配線と前記第４ドレイン配線に接続され、
前記第４接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第３ドレイン配線の間に接続され、
前記第５接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第４ドレイン配線の間に接続され、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに応じて前記第４接続スイッチ及び前記第５接続スイッチを制御する
表示ドライバ。
【請求項６】
請求項５に記載の表示ドライバであって、
前記第１画素及び前記第２画素のそれぞれは、第１色を表示する第１副画素を含み、
前記制御部は、前記第１画素と前記第２画素とが選択される水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第１副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第１副画素の階調を示す第１階調データが同一であるときに、前記第１接続スイッチ、前記第２接続スイッチ、前記第３接続スイッチ、前記第４接続スイッチ及び前記第５接続スイッチをオンする
表示ドライバ。
【請求項７】
表示パネルと、
前記表示パネルを駆動する表示ドライバ
とを具備し、
前記表示ドライバは、
前記表示パネルに設けられた第１画素に対応する第１バッファアンプと
前記表示パネルに設けられ、前記第１画素に水平方向で隣接する第２画素に対応する第２バッファアンプと、
第１接続スイッチと、
第２接続スイッチ
前記第１接続スイッチと前記第２接続スイッチとを制御する制御部
とを具備し、
前記第１バッファアンプと前記第２バッファアンプのそれぞれは、
第１導電型を有し、ソースが共通に接続された第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴを備える差動入力回路と、
前記第１ＭＩＳＦＥＴのドレインに接続された第１ドレイン配線と、
前記第２ＭＩＳＦＥＴのドレインに接続された第２ドレイン配線と、
前記第１ドレイン配線と前記第２ドレイン配線とに接続され、前記差動入力回路の能動負荷として動作する能動負荷回路と、
前記第１ドレイン配線及び前記第２ドレイン配線の電圧に応答して出力端を駆動する出力段
とを備え、
前記第１バッファアンプの前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴの一方のＭＩＳＦＥＴのゲートには、前記第１画素の画像データに基づいて生成された第１階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは前記第１バッファアンプの出力端に接続され、
前記第２バッファアンプの前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴの一方のＭＩＳＦＥＴのゲートには、前記第２画素の画像データに基づいて生成された第２階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは前記第２バッファアンプの出力端に接続され、
前記第１接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記出力端の間に接続され、
前記第２接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第１ドレイン配線の間に接続され、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに基づいて前記第１接続スイッチと前記第２接続スイッチとを制御する
表示装置。
【請求項８】
請求項７に記載の表示装置であって、
前記表示ドライバが、更に、前記第１バッファアンプと前記第２バッファアンプの前記第２ドレイン配線の間に接続された第３接続スイッチを具備し、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに基づいて前記第３接続スイッチを制御する
表示装置。
【請求項９】
請求項８に記載の表示装置であって、
前記表示ドライバが、更に、第４接続スイッチと第５接続スイッチとを具備し、
前記第１バッファアンプと前記第２バッファアンプのそれぞれの前記差動入力回路は、更に、前記第１導電型と相補の第２導電型を有し、ソースが共通に接続された第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴを備えており、
前記第１バッファアンプと前記第２バッファアンプのそれぞれは、
前記第３ＭＩＳＦＥＴのドレインに接続された第３ドレイン配線と、
前記第４ＭＩＳＦＥＴのドレインに接続された第４ドレイン配線
とを備え、
前記能動負荷回路は、前記第３ドレイン配線と前記第４ドレイン配線に接続され、
前記第４接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第３ドレイン配線の間に接続され、
前記第５接続スイッチは、前記第１バッファアンプと前記第２バッファアンプの前記第４ドレイン配線の間に接続され、
前記制御部は、前記第１画素及び前記第２画素の前記画像データに応じて前記第４接続スイッチ及び前記第５接続スイッチを制御する
表示装置。
【請求項１０】
請求項９に記載の表示装置であって、
前記第１画素及び前記第２画素のそれぞれは、第１色を表示する第１副画素を含み、
前記制御部は、前記第１画素と前記第２画素とが選択される水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第１副画素が駆動される表示期間において、前記第１画素及び前記第２画素の前記画像データの前記第１副画素の階調を示す第１階調データが同一であるときに、前記第１接続スイッチ、前記第２接続スイッチ、前記第３接続スイッチ、前記第４接続スイッチ及び前記第５接続スイッチをオンする
表示装置。
【請求項１１】
請求項１０に記載の表示装置であって、
前記第１画素及び前記第２画素のそれぞれは、更に、
前記第１色と異なる第２色を表示する第２副画素と、
前記第１色及び前記第２色と異なる第３色を表示する第３副画素
とを含み、
前記制御部は、前記第１画素と前記第２画素とが選択される前記水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第２副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第２副画素の階調を示す第２階調データが同一であるときに前記第１接続スイッチ、前記第２接続スイッチ、前記第３接続スイッチ、前記第４接続スイッチ及び前記第５接続スイッチをオンし、
前記制御部は、前記第１画素と前記第２画素とが選択される前記水平同期期間における、前記第１画素及び前記第２画素に含まれる前記第３副画素が駆動される期間において、前記第１画素及び前記第２画素の前記画像データの前記第３副画素の階調を示す第３階調データが同一であるときに前記第１接続スイッチ、前記第２接続スイッチ、前記第３接続スイッチ、前記第４接続スイッチ及び前記第５接続スイッチをオンする
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ及び表示装置に関し、特に、画像データに応じて表示パネルのソース線を駆動する駆動部の構成に関する。
【背景技術】
【０００２】
近年の表示装置は、表示パネルのソース線（信号線、データ線とも呼ばれる）に供給される電圧（以下では、単に、「ソース電圧」ということがある。）の高精度化が要求されることがある。例えば、ＯＬＥＤ（organic light emitting diode）表示パネルを用いた表示装置は、ソース電圧に対する輝度の変化が大きく、表示品質の向上のためには、高精度でソース電圧を供給することが好ましい。
【０００３】
ソース電圧の精度が特に問題になるのは、同一色の領域を含む画像の表示である。同一色の領域を含む画像を表示する場合、当該領域に含まれる画素の画像データ（画素の各副画素の階調を示すデータ）として、同一の画像データが供給される。しかしながら、ソース電圧の精度が低いと、同一の画像データに対して異なるソース電圧が出力されることになる。これは、ユーザ側では当該領域におけるムラとして視認されることになり、表示品質を低下させてしまう。
【０００４】
ソース電圧の精度の低下の一つの要因は、バッファアンプのバラツキである。ここでいうバッファアンプとは、ソース線を駆動する出力段として用いられるアンプのことであり、大きな負荷容量を有するソース線を駆動するため、出力インピーダンスが低いという特性を有している。バッファアンプは、それを構成する半導体素子（例えば、ＭＯＳ（metal oxide semiconductor）トランジスタ）のミスマッチ（バラツキ）に起因するランダムオフセット電圧を有している。このランダムオフセット電圧が大きいと、ソース電圧の精度が低下してしまう。
【０００５】
バッファアンプのオフセット電圧の低減には、初段（入力段）を構成する差動入力回路、及び、能動負荷回路の素子のミスマッチを低減することが重要である。オフセット電圧の発生は、初段が支配的であるので、差動入力回路の素子のミスマッチを低減することは特に重要である。差動入力回路、及び、能動負荷回路の素子のミスマッチの低減には、レイアウトの対称性の向上、適切なバイアス電圧、適切なバイアス電流の供給も有効であるが、素子サイズの増大が特に効果的であることが知られている。しかしながら、素子サイズの増大は、寄生容量の増加、動作速度の低下及びコストの増大を招くため好ましくない。
【０００６】
このような背景から、バッファアンプのオフセット電圧の発生に対処するための技術の提供が望まれている。
【０００７】
なお、表示パネルを駆動する表示ドライバのバッファアンプとして用いられる差動増幅回路の構成の一例が、特開２０１５−２１１２６６号公報に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−２１１２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、表示ドライバのバッファアンプのオフセット電圧の発生に対処するための技術を提供することにある。本発明の他の目的、新規な特徴は、以下の開示から当業者には理解されよう。
【課題を解決するための手段】
【００１０】
本発明の一の観点では、表示パネルを駆動する表示ドライバが提供される。当該表示ドライバは、表示パネルに設けられた第１画素に対応する第１バッファアンプと、表示パネルに設けられ、第１画素に水平方向で隣接する第２画素に対応する第２バッファアンプと、第１接続スイッチと、第２接続スイッチと、第１接続スイッチと第２接続スイッチとを制御する制御部とを具備する。第１バッファアンプと第２バッファアンプのそれぞれは、第１導電型を有し、ソースが共通に接続された第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴを備える差動入力回路と、第１ＭＩＳＦＥＴのドレインに接続された第１ドレイン配線と、第２ＭＩＳＦＥＴのドレインに接続された第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線とに接続され、差動入力回路の能動負荷として動作する能動負荷回路と、第１ドレイン配線及び第２ドレイン配線の電圧に応答して出力端を駆動する出力段とを備えている。第１バッファアンプの第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴのうちの一方のＭＩＳＦＥＴのゲートには、第１画素の画像データに基づいて生成された第１階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは第１バッファアンプの出力端に接続される。第２バッファアンプの第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの一方のＭＩＳＦＥＴのゲートには、第２画素の画像データに基づいて生成された第２階調電圧が入力され、他方のＭＩＳＦＥＴのゲートは第２バッファアンプの出力端に接続される。第１接続スイッチは、第１バッファアンプと第２バッファアンプの出力端の間に接続される。第２接続スイッチは、第１バッファアンプと第２バッファアンプの第１ドレイン配線の間に接続される。制御部は、第１画素及び第２画素の画像データに基づいて第１接続スイッチと第２接続スイッチとを制御する。
【００１１】
このような表示ドライバは、表示装置における表示パネルの駆動に好適に使用される。
【発明の効果】
【００１２】
本発明によれば、表示ドライバのバッファアンプのオフセット電圧の発生に対処することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の表示装置の構成を示すブロック図である。
【図２】第１の実施形態における表示パネルの構成を示す概念図である。
【図３】第１の実施形態における表示ドライバの構成を示すブロック図である。
【図４】第１の実施形態における駆動部の構成を示すブロック図である。
【図５Ａ】第１の実施形態における各バッファアンプの構成、及び、隣接するバッファアンプの間の接続スイッチによる接続の一例を図示する回路図である。
【図５Ｂ】第１の実施形態における各バッファアンプの構成、及び、隣接するバッファアンプの間の接続スイッチによる接続の他の例を図示する回路図である。
【図５Ｃ】第１の実施形態における各バッファアンプの構成、及び、隣接するバッファアンプの間の接続スイッチによる接続の他の例を図示する回路図である。
【図５Ｄ】第１の実施形態における各バッファアンプの構成、及び、隣接するバッファアンプの間の接続スイッチによる接続の他の例を図示する回路図である。
【図５Ｅ】第１の実施形態における各バッファアンプの構成、及び、隣接するバッファアンプの間の接続スイッチによる接続の他の例を図示する回路図である。
【図６】第１の実施形態の表示ドライバの動作を示すタイミングチャートである。
【図７】第１の実施形態における駆動部の構成の変形例を示すブロック図である。
【図８】第２の実施形態における表示パネルの構成を示す概念図である。
【図９】第２の実施形態における表示ドライバの構成を示すブロック図である。
【図１０】第２の実施形態における駆動部の構成を示すブロック図である。
【図１１】第２の実施形態における各バッファアンプの構成、及び、バッファアンプの間の接続スイッチによる接続の他の例を図示する回路図である。
【図１２】第２の実施形態の表示ドライバの動作を示すタイミングチャートである。
【図１３】第２の実施形態における駆動部の構成の変形例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら本発明の実施形態を説明する。なお、以下において、同一又は類似の構成要素は、同一又は対応する参照符号で参照することがあり、また、複数の同一の構成要素を互いに区別する場合、参照符号に添字を付することがある。更に、実施形態の理解を容易にするために、添付図面における各構成要素の寸法の比率は、実際とは相違していることがあることに留意されたい。
【００１５】
（第１の実施形態）
図１は、第１の実施形態の表示装置１０の構成を示すブロック図である。表示装置１０は、表示パネル１と、表示パネル１を駆動する表示ドライバ２とを備えている。表示パネル１としては、例えば、ＯＬＥＤ表示パネルや液晶表示パネルが使用され得る。表示装置１０は、ホスト２０（例えば、アプリケーションプロセッサやＣＰＵ（central processing unit））から受け取った画像データ及び制御データに応じて表示パネル１に画像を表示するように構成されている。
【００１６】
図２は、第１の実施形態における表示パネル１の構成を示す概念図である。本実施形態では、表示パネル１は、ゲート線１２と、ソース線１１と、行列に配置された画素１３と、ＧＩＰ（gate in panel）回路１４Ｌ、１４Ｒ、スイッチ回路１５とを備えている。ゲート線１２は、水平方向（図２のＸ軸方向）に延伸するように配置され、ソース線１１は、垂直方向（図２のＹ軸方向）に延伸するように配置されている。
【００１７】
各画素１３は、水平方向に並ぶ３つの副画素：Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂを備えている。Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂは、それぞれ、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を表示する副画素である。以下において、Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂは、それらを区別しない場合には副画素１６と総称することがある。
【００１８】
以下において、同一のゲート線１２にＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂが接続された画素１３を「水平ライン」と呼ぶことがある。各水平同期期間（horizontal sync period）においては、一の水平ラインの画素１３が選択され、選択された画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂが駆動される。
【００１９】
各副画素１６は、画素回路を備えている。表示パネル１がＯＬＥＤ表示パネルである場合、各副画素１６は、一例としては、選択トランジスタと、駆動トランジスタと、保持容量と、ＯＬＥＤ素子を備えている。また、表示パネル１が液晶表示パネルである場合には、各副画素１６は、一例としては、選択トランジスタと、保持容量と、画素電極とを備えている。各画素１３が表示する色は、Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂそれぞれの輝度で決定される。
【００２０】
本実施形態では、表示パネル１は、３ｍ本のソース線１１１〜１１３ｍ（ｍは、２以上の自然数）を有しており、各ソース線１１は、同一色の副画素１６に接続されている。詳細には、（３ｉ−２）番目（ｉは、１以上ｍ以下の任意の整数）のソース線１１３ｉ−２は、Ｒ副画素１６Ｒに接続される。また、（３ｉ−１）番目のソース線１１３ｉ−１は、Ｇ副画素１６Ｇに接続され、３ｉ番目のソース線１１３ｉは、Ｂ副画素１６Ｂに接続される。
【００２１】
ＧＩＰ回路１４Ｌ、１４Ｒは、表示ドライバ２から供給されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｐに応答してゲート線１２を駆動する。本実施形態では、奇数番目のゲート線１２がＧＩＰ回路１４Ｌによって駆動され、偶数番目のゲート線１２がＧＩＰ回路１４Ｒによって駆動される。
【００２２】
スイッチ回路１５は、いわゆる時分割駆動を行うために設けられている。詳細には、スイッチ回路１５は、ソース線１１１〜１１３ｍのうちから駆動すべきソース線１１を選択し、選択したソース線１１をパネル端子１８に接続する。各パネル端子１８ｉは、表示ドライバ２のソース出力Ｓｉに接続されており、表示ドライバ２のソース出力Ｓｉからパネル端子１８ｉにソース電圧が供給されると、該ソース電圧は、スイッチ回路１５ｉによって選択されたソース線１１に供給される。これにより、該選択されたソース線１１が所望のソース電圧に駆動される。
【００２３】
本実施形態では、３本のソース線１１に対して１つのスイッチ回路１５が設けられており、各スイッチ回路１５は、該３本のソース線１１のうちから選択したソース線を対応するパネル端子１８に接続する。詳細には、各スイッチ回路１５ｉは、ソース線１１３ｉ−２とパネル端子１８ｉの間に接続されたスイッチ１７３ｉ−２と、ソース線１１３ｉ−１とパネル端子１８ｉの間に接続されたスイッチ１７３ｉ−１と、ソース線１１３ｉとパネル端子１８ｉの間に接続されたスイッチ１７３ｉとを備えている。スイッチ１７３ｉ−２は、スイッチ制御信号ＳＳＷ１に応答してオンオフする。同様に、スイッチ１７３ｉ−１は、スイッチ制御信号ＳＳＷ２に応答してオンオフし、スイッチ１７３ｉは、スイッチ制御信号ＳＳＷ３に応答してオンオフする。スイッチ回路１５ｉは、スイッチ制御信号ＳＳＷ１〜ＳＳＷ３に応答して、Ｒ副画素１６Ｒに接続されたソース線１１３ｉ−２、Ｇ副画素１６Ｇに接続されたソース線１１３ｉ−１、Ｂ副画素１６Ｂに接続されたソース線１１３ｉ−１のいずれかを、対応するパネル端子１８ｉに接続する機能を有していることになる。
【００２４】
本実施形態の表示パネル１の構成では、いずれの画素１３についても、当該画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに接続されたソース線１１が、同一のスイッチ回路１５を介して同一のパネル端子１８に、即ち、同一のソース出力に接続されていることに留意されたい。後述のように、スイッチ回路１５によってＲ副画素１６Ｒに接続されたソース線１１、Ｇ副画素１６Ｇに接続されたソース線１１、Ｂ副画素１６Ｂに接続されたソース線１１を順次に選択し、その選択に同期してＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに書き込むべきソース電圧を順次に供給することで、選択された水平ラインの画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに、所望のソース電圧が供給される。このような動作により、時分割駆動が実現されている。
【００２５】
図３は、本実施形態における表示ドライバ２の構成を示すブロック図である。表示ドライバ２は、インターフェース２１と、表示メモリ２２と、画像ＩＰコア２３と、駆動部２４と、制御ロジック回路２５と、パネルインターフェース回路２６とを備えている。
【００２６】
インターフェース２１は、ホスト２０と通信して表示装置１０の動作に必要な様々なデータを交換する。具体的には、インターフェース２１は、ホスト２０から画像データを受け取り、受け取った画像データを表示メモリ２２に転送する。また、インターフェース２１は、ホスト２０から制御データを受け取り、受け取った制御データの内容に応じて制御コマンドや制御パラメータを制御ロジック回路２５に供給する。
【００２７】
表示メモリ２２は、インターフェース２１から受け取った画像データを一時的に保存し、画像ＩＰコア２３に転送する。画像ＩＰコア２３は、表示メモリ２２から送られた画像データに対して所望の画像処理を行い、該画像処理によって得られた画像データを駆動部２４に出力する。
【００２８】
駆動部２４は、データバス２７を介して画像ＩＰコア２３に接続されており、画像ＩＰコア２３から受け取った画像データに応答してソース出力Ｓ１〜Ｓｍに接続されたソース線１１を駆動する。駆動部２４の構成については、後に詳細に説明する。
【００２９】
制御ロジック回路２５は、インターフェース２１から受け取った制御コマンドや制御パラメータに応じて表示ドライバ２の各回路の制御を行う。制御ロジック回路２５は、表示ドライバ２の各回路のタイミング制御に用いられるタイミング制御信号（例えば、垂直同期信号や水平同期信号）を生成するタイミングコントローラとしても動作する。
【００３０】
パネルインターフェース回路２６は、ＧＩＰ回路１４Ｌ、１４Ｒを制御するゲート制御信号ＳＯＵＴ１〜ＳＯＵＴＰと、スイッチ回路１５を制御するスイッチ制御信号ＳＳＷ１〜ＳＳＷ３とを生成し、生成したゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｐ及びスイッチ制御信号ＳＳＷ１〜ＳＳＷ３を表示パネル１に供給する。
【００３１】
図４は、本実施形態の駆動部２４の構成を示すブロック図である。駆動部２４は、データラッチ３１と、ＤＡＣ（digital-analog converter）３２と、バッファアンプ３３とを備えている。本実施形態では、１つのソース出力に対して１つのデータラッチ３１、１つのＤＡＣ３２、１つのバッファアンプ３３が設けられている。ここで、各画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂは、スイッチ回路１５を介して同一のソース出力に接続されるから、一の水平同期期間においては、各バッファアンプ３３が、対応する画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂを時分割的に駆動することになる。
【００３２】
各データラッチ３１は、それが対応するソース出力に対応する画素１３の画像データをデータバス２７から受け取り、受け取った画像データを保持する。詳細には、データラッチ３１ｉは、ソース出力Ｓｉに対応する画素１３（即ち、ソース出力Ｓｉに接続されたスイッチ回路１５ｉに接続される画素１３）の画像データＤｉを保持する。ここで、ある画素１３の画像データは、当該画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂそれぞれの階調を示す階調データを含んでおり、ある水平同期期間においては、当該水平同期期間において選択される水平ラインの画素１３の画像データがデータラッチ３１に保存される。
【００３３】
本実施形態では、データラッチ３１は、Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂそれぞれの階調を示す階調データを順次に選択し、選択した階調データをＤＡＣ３２に出力するように構成されている。以下において、画像データＤｉに含まれるＲ副画素１６Ｒの階調データを、Ｒ階調データと記載し、符号“ＤＲｉ”により参照することがある。同様に、画像データＤｉに含まれるＧ副画素１６Ｇの階調データを、Ｇ階調データと記載し、符号“ＤＧｉ”により参照することがある。また、画像データＤｉに含まれるＢ副画素１６Ｂの階調データを、Ｂ階調データと記載し、符号“ＤＢｉ”により参照することがある。更に、データラッチ３１ｉによって選択された階調データを選択階調データＤＳＵＢｉと記載する。
【００３４】
例えば、データラッチ３１ｉは、Ｒ副画素１６Ｒを駆動する期間においては、画像データＤｉのＲ副画素１６Ｒの階調を示すＲ階調データＤＲｉを、選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給する。また、データラッチ３１ｉは、Ｇ副画素１６Ｇを駆動する期間においては、Ｇ階調データＤＧｉを選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給し、Ｂ副画素１６Ｂを駆動する期間においては、Ｂ階調データＤＢｉを選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給する。
【００３５】
ＤＡＣ３２は、参照電圧バス２８から受け取った参照電圧ＶＲＥＦ０〜ＶＲＥＦｑ（ｑは、自然数）を用いてデータラッチ３１から受け取った選択階調データＤＳＵＢｉに対してデジタル−アナログ変換を行う。詳細には、各ＤＡＣ３２ｉは、データラッチ３１ｉから選択階調データＤＳＵＢｉを受け取り、選択階調データＤＳＵＢｉに対応する電圧レベルを有する階調電圧Ｖｉを生成する。ＤＡＣ３２ｉは、生成した階調電圧Ｖｉを、対応するバッファアンプ３３ｉに出力する。
【００３６】
バッファアンプ３３は、対応するＤＡＣ３２から受け取った階調電圧に対応する電圧レベルを有するソース電圧を出力する。本実施形態では、各バッファアンプ３３ｉは、ボルテッジフォロアとして構成されており、バッファアンプ３３ｉは、ＤＡＣ３２ｉから受け取った階調電圧Ｖｉと同一の電圧レベルを有するソース電圧をソース出力Ｓｉに出力するように構成されている。
【００３７】
上述のように、バッファアンプ３３には不可避的にオフセット電圧が発生し、バッファアンプ３３のオフセット電圧は、表示品質の低下を招き得る。このような問題に対処するために、本実施形態では、駆動部２４が、隣接するバッファアンプ３３を接続する接続スイッチ３４〜３８と、データ比較器３９とを備えている。図４において、バッファアンプ３３ｉとバッファアンプ３３ｉ＋１とを接続する接続スイッチ３４〜３８は、符号３４ｉ〜３８ｉとして示されている。
【００３８】
後述のように、接続スイッチ３４ｉ〜３８ｉは、バッファアンプ３３ｉとバッファアンプ３３ｉ＋１の出力端及び内部ノードを相互に電気的に接続するスイッチである。後に詳細に説明するように、本実施形態では、バッファアンプ３３ｉとバッファアンプ３３ｉ＋１の間には５つの接続スイッチ３４ｉ〜３８ｉが設けられるが（図５Ａ参照）、図４においては、バッファアンプ３３ｉとバッファアンプ３３ｉ＋１の間には、接続スイッチ３４ｉ〜３８ｉをまとめて参照するスイッチ記号のみが図示されている。
【００３９】
データ比較器３９は、隣接するバッファアンプ３３に対応する画素１３の画像データに基づいて、当該隣接するバッファアンプ３３の間に接続された接続スイッチ３４〜３８をオンオフする制御を行う。詳細には、データ比較器３９ｉは、選択階調データＤＳＵＢｉをデータラッチ３１ｉから受け取り、更に、選択階調データＤＳＵＢ（ｉ＋１）をデータラッチ３１ｉ＋１から受け取る。データ比較器３９ｉは、受け取った画像データＤｉと画像データＤｉ＋１とを比較し、その比較の結果に基づいて接続スイッチ３４ｉ〜３８ｉをオンオフする。
【００４０】
本実施形態では、データ比較器３９ｉは、データラッチ３１ｉから受け取った選択階調データＤＳＵＢｉとデータラッチ３１ｉ＋１から受け取った選択階調データＤＳＵＢ（ｉ＋１）とが同一である場合、接続スイッチ３４ｉ〜３８ｉをオンし、そうでない場合、接続スイッチ３４ｉ〜３８ｉをオフする。後に詳細に議論するように、本実施形態では、接続スイッチ３４〜３８とデータ比較器３９の動作により、水平方向に隣接する画素１３の同一色の副画素１６が同一の階調になるように駆動されるべき場合に該画素１３に対応する２つのバッファアンプ３３が電気的に接続され、これにより、当該２つのバッファアンプ３３の間のオフセット電圧の相違が解消されている。
【００４１】
図５Ａは、本実施形態における各バッファアンプ３３の構成、及び、隣接するバッファアンプ３３の間の接続スイッチ３４〜３８による接続を図示する回路図である。
【００４２】
本実施形態では、各バッファアンプ３３ｉは、差動入力回路４１と、能動負荷回路４２と、出力段４３とを備えており、入力端４４に入力された階調電圧Ｖｉと同一のソース電圧を出力端４７からソース出力Ｓｉに出力するように構成されている。
【００４３】
差動入力回路４１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、定電流源Ｉ１、Ｉ２とを備えている。なお、当業者には周知であるように、ＮＭＯＳトランジスタは、ＮチャネルＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の一種であり、ＰＭＯＳトランジスタは、ＰチャネルＭＩＳＦＥＴの一種である。
【００４４】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースが共通に接続されており、差動トランジスタ対を構成している。詳細には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、定電流源Ｉ１に共通に接続されている。ＮＭＯＳトランジスタＭＮ１のゲートは、入力端４４に接続されており、ＮＭＯＳトランジスタＭＮ２のゲートは出力端４７に接続されている。また、ＮＭＯＳトランジスタＭＮ１のドレインは、ドレイン配線５１に接続されており、ＮＭＯＳトランジスタＭＮ２のドレインは、ドレイン配線５２に接続されている。
【００４５】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが共通に接続されており、もう一つの差動トランジスタ対を構成している。詳細には、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、定電流源Ｉ２に共通に接続されている。ＰＭＯＳトランジスタＭＰ１のゲートは、入力端４４に接続されており、ＰＭＯＳトランジスタＭＰ２のゲートは出力端４７に接続されている。また、ＰＭＯＳトランジスタＭＰ１のドレインは、ドレイン配線５３に接続されており、ＰＭＯＳトランジスタＭＰ２のドレインは、ドレイン配線５４に接続されている。
【００４６】
定電流源Ｉ１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースと低電位線４５との間に接続されており、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースから低電位線４５に定電流を流す。本実施形態では、低電位線４５の電位は、回路接地電位（ＧＮＤ）に設定される。
【００４７】
定電流源Ｉ２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続ソースと高電位線４６との間に接続されており、高電位線４６からＰＭＯＳトランジスタＭＰ１、ＭＮ２の共通接続ソースに定電流を流す。本実施形態では、高電位線４６の電位は、電位ＶＳＰに設定される。
【００４８】
能動負荷回路４２は、ドレイン配線５１〜５４に接続された能動負荷、即ち、差動入力回路４１の能動負荷として動作する。本実施形態では、能動負荷回路４２は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４と、ＰＭＯＳトランジスタＭＰ３、ＭＰ４と、定電流源Ｉ３、Ｉ４とを備えている。
【００４９】
ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ドレイン配線５３、５４に接続されるカレントミラーを構成している。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ソースが低電位線４５に共通に接続されており、ゲートがＮＭＯＳトランジスタＭＮ４のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレインは、それぞれ、ドレイン配線５３、５４に接続されている。
【００５０】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ドレイン配線５１、５２に接続されるカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ソースが高電位線４６に共通に接続されており、ゲートがＰＭＯＳトランジスタＭＰ４のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインは、それぞれ、ドレイン配線５１、５２に接続されている。
【００５１】
定電流源Ｉ３は、ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインの間に接続されており、ＰＭＯＳトランジスタＭＰ３のドレインからＮＭＯＳトランジスタＭＮ３のドレインに定電流を流す。同様に、定電流源Ｉ４は、ＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ４のドレインの間に接続されており、ＰＭＯＳトランジスタＭＰ４のドレインからＮＭＯＳトランジスタＭＮ４のドレインに定電流を流す。
【００５２】
出力段４３は、ドレイン配線５１〜５４の電圧に応じて出力端４７を駆動する。本実施形態では、能動負荷回路４２のＰＭＯＳトランジスタＭＰ３のドレインがドレイン配線５１に接続され、能動負荷回路４２のＮＭＯＳトランジスタＭＮ３のドレインがドレイン配線５３に接続されており、出力段４３は、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３のドレインから受け取った電圧に応じて出力端４７を駆動するように構成されている。
【００５３】
より具体的には、本実施形態では、出力段４３が、ＰＭＯＳトランジスタＭＰ５と、ＮＭＯＳトランジスタＭＮ５と、位相補償回路４８とを備えている。ＰＭＯＳトランジスタＭＰ５と、ＮＭＯＳトランジスタＭＮ５とは、出力端４７を駆動する出力トランジスタとして動作する。ＰＭＯＳトランジスタＭＰ５は、ソースが高電位線４６に接続され、ドレインが出力端４７に接続され、ゲートがＰＭＯＳトランジスタＭＰ３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ５は、ソースが低電位線４５に接続され、ドレインが出力端４７に接続され、ゲートがＮＭＯＳトランジスタＭＮ３のドレインに接続されている。位相補償回路４８は、ＰＭＯＳトランジスタＭＰ５のゲート、ＮＭＯＳトランジスタＭＮ５のゲート、及び、出力端４７に接続されており、バッファアンプ３３の位相補償を行う。
【００５４】
接続スイッチ３４〜３８は、データ比較器３９による制御の下、隣接するバッファアンプ３３を電気的に接続する。詳細には、接続スイッチ３４ｉは、バッファアンプ３３ｉ、３３ｉ＋１の出力端４７の間に接続されており、バッファアンプ３３ｉ、３３ｉ＋１の出力端４７を電気的に接続する（短絡する）ために用いられる。
【００５５】
更に、接続スイッチ３５ｉは、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５１の間に接続されており、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５１を電気的に接続する（言い換えれば、バッファアンプ３３ｉ、３３ｉ＋１の能動負荷回路４２のＰＭＯＳトランジスタＭＰ３のドレインを電気的に接続する）ために用いられる。また、接続スイッチ３６ｉは、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５２の間に接続されており、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５２を電気的に接続する（言い換えれば、バッファアンプ３３ｉ、３３ｉ＋１の能動負荷回路４２のＰＭＯＳトランジスタＭＰ４のドレインを電気的に接続する）ために用いられる。
【００５６】
更に、接続スイッチ３７ｉは、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５３の間に接続されており、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５３を電気的に接続する（言い換えれば、バッファアンプ３３ｉ、３３ｉ＋１の能動負荷回路４２のＮＭＯＳトランジスタＭＮ３のドレインを電気的に接続する）ために用いられる。また、接続スイッチ３８ｉは、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５４の間に接続されており、バッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５４を電気的に接続する（言い換えれば、バッファアンプ３３ｉ、３３ｉ＋１の能動負荷回路４２のＮＭＯＳトランジスタＭＮ４のドレインを電気的に接続する）ために用いられる。
【００５７】
続いて、本実施形態における表示ドライバ２の動作について説明する。図６は、本実施形態の表示ドライバ２の動作を示すタイミングチャートである。
【００５８】
本実施形態の表示装置１０では、各水平同期期間が、バックポーチ期間（front porch period）、表示期間、フロントポーチ期間（front porch period）を含んでいる。
【００５９】
バックポーチ期間では、駆動しようとする水平ラインが選択され、選択された水平ラインに対応するゲート線１２が活性化される。更に、選択された水平ラインの画素１３の画像データが、データラッチ３１に書き込まれる。詳細には、選択された水平ラインに位置し、且つ、ソース出力Ｓ１〜Ｓｍに対応する画素１３の画像データＤ１〜Ｄｍは、それぞれ、データラッチ３１１〜３１ｍに書き込まれる。
【００６０】
バックポーチ期間に続く表示期間では、選択された水平ラインの画素１３の副画素１６が時分割的に駆動される。表示期間に続くフロントポーチ期間では、次の水平同期期間において画素１３の各副画素１６を駆動するための準備が行われる。
【００６１】
本実施形態では、表示期間は、Ｒ駆動期間と、Ｇ駆動期間と、Ｂ駆動期間とを備えている。Ｒ駆動期間は、Ｒ副画素１６Ｒが駆動される期間である。同様に、Ｇ駆動期間は、Ｇ副画素１６Ｇが駆動される期間であり、Ｂ駆動期間は、Ｂ副画素１６Ｂが駆動される期間である。Ｇ駆動期間は、Ｒ駆動期間に対して時間的に後に位置しており、Ｂ駆動期間は、Ｇ駆動期間に対して時間的に後に位置している。即ち、本実施形態では、選択された水平ラインの各画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂは、この順序に駆動される。
【００６２】
詳細には、Ｒ駆動期間では、各データラッチ３１ｉは、画像データＤｉのうちＲ副画素１６Ｒの階調を示すＲ階調データＤＲｉを選択し、選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給する。ＤＡＣ３２ｉは、Ｒ階調データＤＲｉに対応する階調電圧Ｖｉを生成し、バッファアンプ３３ｉに供給する。各バッファアンプ３３ｉは、ＤＡＣ３２ｉから受け取った階調電圧Ｖｉと同一のソース電圧をソース出力Ｓｉに出力する。
【００６３】
加えて、Ｒ駆動期間においては、スイッチ制御信号ＳＳＷ１が活性化され、表示パネル１の各スイッチ回路１５ｉでは、Ｒ副画素１６Ｒに接続されたソース線１１に接続されたスイッチ１７３ｉ−２がオンされる。このとき、スイッチ制御信号ＳＳＷ２、ＳＳＷ３は非活性化され、スイッチ１７３ｉ−１、１７３ｉはオフされる。即ち、各スイッチ回路１５ｉは、Ｒ副画素１６Ｒに接続されたソース線１１をパネル端子１８ｉに、即ち、ソース出力Ｓｉに接続する。これにより、ソース出力Ｓｉに出力されたソース電圧が、選択された水平ラインのソース出力Ｓｉに対応する画素１３のＲ副画素１６Ｒに供給される。
【００６４】
並行して、各データ比較器３９ｉは、データラッチ３１ｉから受け取った選択階調データＤＳＵＢｉとデータラッチ３１ｉ＋１から受け取った選択階調データＤＳＵＢ（ｉ＋１）とを比較し、選択階調データＤＳＵＢｉと選択階調データＤＳＵＢ（ｉ＋１）とが同一である場合、スイッチ３４ｉ〜３８ｉをオンする。Ｒ駆動期間においては、Ｒ階調データＤＲｉ、ＤＲ（ｉ＋１）が選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）として選択されるから、各データ比較器３９ｉは、Ｒ階調データＤＲｉ、ＤＲ（ｉ＋１）が同一である場合、即ち、バッファアンプ３３ｉ、３３ｉ＋１に対応する画素１３の画素データＤｉ、Ｄｉ＋１に示されたＲ副画素１６Ｒの階調が同一である場合に、スイッチ３４ｉ〜３８ｉがオンされることになる。これにより、隣接するバッファアンプ３３が電気的に接続され、隣接する画素１３のＲ副画素１６Ｒに供給されるソース電圧を同一にすることができる。
【００６５】
一方、選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）が同一でない場合（即ち、Ｒ階調データＤＲｉ、ＤＲ（ｉ＋１）が同一でない場合）、データ比較器３９ｉは、接続スイッチ３４ｉ〜３８ｉをオフにする。この場合には、隣接する画素１３のＲ副画素１６Ｒは、異なる輝度となるように駆動される。
【００６６】
続くＧ駆動期間では、各データラッチ３１ｉは、画像データＤｉのうちＧ副画素１６Ｇの階調を示す階調データを、選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給する。ＤＡＣ３２ｉは、Ｇ副画素１６Ｇの階調を示す階調データに対応する階調電圧Ｖｉを生成し、バッファアンプ３３ｉに供給する。各バッファアンプ３３ｉは、ＤＡＣ３２ｉから受け取った階調電圧Ｖｉと同一のソース電圧をソース出力Ｓｉに出力する。
【００６７】
加えて、Ｇ駆動期間においては、スイッチ制御信号ＳＳＷ２が活性化され、表示パネル１の各スイッチ回路１５ｉでは、Ｇ副画素１６Ｇに接続されたソース線１１に接続されたスイッチ１７３ｉ−１がオンされる。このとき、スイッチ制御信号ＳＳＷ１、ＳＳＷ３は非活性化され、スイッチ１７３ｉ−２、１７３ｉはオフされる。即ち、各スイッチ回路１５ｉは、Ｇ副画素１６Ｇに接続されたソース線１１をパネル端子１８ｉに、即ち、ソース出力Ｓｉに接続する。これにより、ソース出力Ｓｉに出力されたソース電圧が、選択された水平ラインのソース出力Ｓｉに対応する画素１３のＧ副画素１６Ｇに供給される。
【００６８】
並行して、各データ比較器３９ｉは、データラッチ３１ｉから受け取った選択階調データＤＳＵＢｉとデータラッチ３１ｉ＋１から受け取った選択階調データＤＳＵＢ（ｉ＋１）とを比較し、選択階調データＤＳＵＢｉと選択階調データＤＳＵＢ（ｉ＋１）とが同一である場合、スイッチ３４ｉ〜３８ｉをオンする。Ｇ駆動期間においては、Ｇ階調データＤＧｉ、ＤＧ（ｉ＋１）が選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）として選択されるから、各データ比較器３９ｉは、Ｇ階調データＤＧｉ、ＤＧ（ｉ＋１）が同一である場合、即ち、バッファアンプ３３ｉ、３３ｉ＋１に対応する画素１３の画素データＤｉ、Ｄｉ＋１に示されたＧ副画素１６Ｇの階調が同一である場合に、スイッチ３４ｉ〜３８ｉがオンされることになる。
【００６９】
続くＢ駆動期間では、各データラッチ３１ｉは、画像データＤｉのうちＢ副画素１６Ｂの階調を示す階調データを、選択階調データＤＳＵＢｉとしてＤＡＣ３２ｉに供給する。ＤＡＣ３２ｉは、Ｂ副画素１６Ｂの階調を示す階調データに対応する階調電圧Ｖｉを生成し、バッファアンプ３３ｉに供給する。各バッファアンプ３３ｉは、ＤＡＣ３２ｉから受け取った階調電圧Ｖｉと同一のソース電圧をソース出力Ｓｉに出力する。
【００７０】
加えて、Ｂ駆動期間においては、スイッチ制御信号ＳＳＷ３が活性化され、表示パネル１の各スイッチ回路１５ｉでは、Ｂ副画素１６Ｂに接続されたソース線１１に接続されたスイッチ１７３ｉがオンされる。このとき、スイッチ制御信号ＳＳＷ１、ＳＳＷ２は非活性化され、スイッチ１７３ｉ−２、１７３ｉ−１はオフされる。即ち、各スイッチ回路１５ｉは、Ｂ副画素１６Ｂに接続されたソース線１１をパネル端子１８ｉに、即ち、ソース出力Ｓｉに接続する。これにより、ソース出力Ｓｉに出力されたソース電圧が、選択された水平ラインのソース出力Ｓｉに対応する画素１３のＢ副画素１６Ｂに供給される。
【００７１】
並行して、各データ比較器３９ｉは、データラッチ３１ｉから受け取った選択階調データＤＳＵＢｉとデータラッチ３１ｉ＋１から受け取った選択階調データＤＳＵＢ（ｉ＋１）とを比較し、選択階調データＤＳＵＢｉと選択階調データＤＳＵＢ（ｉ＋１）とが同一である場合、スイッチ３４ｉ〜３８ｉをオンする。Ｂ駆動期間においては、Ｂ階調データＤＢｉ、ＤＢ（ｉ＋１）が選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）として選択されるから、各データ比較器３９ｉは、Ｂ階調データＤＧｉ、ＤＧ（ｉ＋１）が同一である場合、即ち、バッファアンプ３３ｉ、３３ｉ＋１に対応する画素１３の画素データＤｉ、Ｄｉ＋１に示されたＢ副画素１６Ｂの階調が同一である場合に、スイッチ３４ｉ〜３８ｉがオンされることになる。
【００７２】
以上に述べられているように、本実施形態では、水平方向に隣接する画素１３の画像データのＲ階調データが同一である場合に隣接するバッファアンプ３３が電気的に接続され、これにより、当該隣接する画素１３のＲ副画素１６Ｒに供給されるソース電圧を同一にすることができる。このような動作によれば、隣接するバッファアンプ３３の間でオフセット電圧が相違しても、水平方向に隣接する画素１３の画像データに示されたＲ副画素１６Ｒの階調が同一である場合に該隣接する画素１３のＲ副画素１６Ｒの輝度を実質的に同一にすることができる。
【００７３】
Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂについても同様である。本実施形態では、水平方向に隣接する画素１３の画像データのＧ階調データが同一である場合に隣接するバッファアンプ３３が電気的に接続され、これにより、当該隣接する画素１３のＧ副画素１６Ｇに供給されるソース電圧を同一にすることができる。このような動作によれば、隣接するバッファアンプ３３の間でオフセット電圧が相違しても、水平方向に隣接する画素１３の画像データに示されているＧ副画素１６Ｇの階調が同一である場合に該隣接する画素１３のＧ副画素１６Ｇの輝度を実質的に同一にすることができる。更に、水平方向に隣接する画素１３の画像データに示されているＢ副画素１６Ｂの階調が同一である場合に隣接するバッファアンプ３３が電気的に接続され、これにより、当該隣接する画素１３のＢ副画素１６Ｂに供給されるソース電圧を同一にすることができる。
【００７４】
本実施形態の駆動部２４の構成において重要なことは、単に、隣接するバッファアンプ３３の出力端４７を接続スイッチ３４によって電気的に接続するだけでは、バッファアンプ３３の出力端４７に出力される電圧が一致しないということである。これは、ソース線１１を駆動するバッファアンプ３３は、その出力インピーダンスが低いように設計されるからである。ソース線１１は大きな容量を有しているので、ソース線１１を高速に駆動するためにはバッファアンプ３３の出力インピーダンスを低くする必要がある。バッファアンプ３３の出力インピーダンスが低い場合、隣接するバッファアンプ３３にオフセット電圧の差が存在すると、接続スイッチ３４における電圧降下が発生するため、該隣接するバッファアンプ３３の出力端４７を接続スイッチ３４によって接続しても出力端４７から出力されるソース電圧は、実際には同一にはならない。
【００７５】
本実施形態の駆動部２４の構成では、水平方向に隣接する画素１３について選択された選択階調データが同一である場合に、接続スイッチ３４によって隣接するバッファアンプ３３の出力端４７が電気的に接続されるのに加え、接続スイッチ３５〜３８により、隣接するバッファアンプ３３のドレイン配線５１〜５４が電気的に接続される。このような動作によれば、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくすることができる。
【００７６】
詳細には、選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）が同一である場合、接続スイッチ３５ｉがオンされ、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５１が電気的に接続される。これにより、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５１の電圧の差が小さくなる。また、選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）が同一である場合、接続スイッチ３６ｉがオンされ、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５２が電気的に接続される。これにより、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５２の電圧の差が小さくなる。
【００７７】
更に、選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）が同一である場合、接続スイッチ３７ｉがオンされ、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５３が電気的に接続される。これにより、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５３の電圧の差が小さくなる。また、選択階調データＤＳＵＢｉ、ＤＳＵＢ（ｉ＋１）が同一である場合、接続スイッチ３８ｉがオンされ、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５４が電気的に接続される。これにより、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５４の電圧の差が小さくなる。
【００７８】
このような動作によれば、隣接するバッファアンプ３３ｉ、３３ｉ＋１について、出力段４３の出力トランジスタ（ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５）のゲート電圧の差を小さくする（理想的には一致させる）ことができるので、隣接するバッファアンプ３３の出力端４７に出力されるソース電圧の差を極めて小さくすることができる。
【００７９】
なお、本実施形態において、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５１のみを電気的に接続するだけでも得られるし、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５２のみを電気的に接続するだけでも得られる。また、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５３のみを電気的に接続するだけでも得られるし、隣接するバッファアンプ３３ｉ、３３ｉ＋１のドレイン配線５４のみを電気的に接続するだけでも得られる。
【００８０】
言い換えれば、本実施形態において、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、接続スイッチ３５のみによっても得られるし、接続スイッチ３６のみによっても得られる。同様に、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、接続スイッチ３７のみによっても得られるし、接続スイッチ３８のみによっても得られる。
【００８１】
したがって、本実施形態において、駆動部２４が、接続スイッチ３５〜３８のうち、接続スイッチ３５のみを有する構成も可能であり、接続スイッチ３６のみを有する構成も可能である。また、駆動部２４が、接続スイッチ３５〜３８のうち、接続スイッチ３７のみを有する構成も可能であり、接続スイッチ３８のみを有する構成も可能である。
【００８２】
また、駆動部２４が、接続スイッチ３５〜３８のうち、接続スイッチ３５、３７のみを有する構成も可能である。この構成では、隣接するバッファアンプ３３の間に接続されている接続スイッチ３５、３７をオンすると、ＰＭＯＳトランジスタＭＰ３のドレインに接続されるドレイン配線５１が、隣接するバッファアンプ３３の間で電気的に短絡されると共に、ＮＭＯＳトランジスタＭＮ３のドレインに接続されるドレイン配線５３が、隣接するバッファアンプ３３の間で電気的に短絡される。図５Ａの構成では、ドレイン配線５１は、出力段４３のＰＭＯＳトランジスタＭＰ５のゲートに（素子を介さずに）接続され、ドレイン配線５３は、ＮＭＯＳトランジスタＭＮ５のゲートに（素子を介さずに）接続されているので、隣接するバッファアンプ３３のドレイン配線５１、５３を短絡することは、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果が大きい。したがって、このような構成によれば、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果を有効に得ることができる。
【００８３】
ただし、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、駆動部２４が接続スイッチ３５〜３８の全てを有している場合に最も大きい。よって、図５Ａに図示されているように、駆動部２４が接続スイッチ３５〜３８の全てを有している構成が好適である。
【００８４】
また、図５Ａにおいては、差動入力回路４１が、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対とを備える構成が図示されているが、差動入力回路４１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対のみを有していてもよい。図５Ｂ、図５Ｃは、このような構成のバッファアンプ３３の構成を示す回路図である。図５Ｂの構成では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対と、定電流源Ｉ２と、ドレイン配線５３、５４とが除去されている。加えて、隣接するバッファアンプ３３の間でドレイン配線５３、５４を短絡する接続スイッチ３７、３８も除去されている。一方、図５Ｃの構成では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対は除去されているが、接続スイッチ３７、３８は除去されずに残されている。上述のように、接続スイッチ３７、３８は、隣接するバッファアンプ３３の能動差動回路４２のＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレインを電気的に接続する機能を有しており、このような構成は、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくするために有用である。
【００８５】
また、差動入力回路４１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対のみを有していてもよい。図５Ｄ、図５Ｅは、このような構成のバッファアンプ３３の構成を示す回路図である。図５Ｃの構成では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対と、定電流源Ｉ１と、ドレイン配線５１、５２とが除去されている。加えて、隣接するバッファアンプ３３の間でドレイン配線５１、５２を短絡する接続スイッチ３５、３６も除去されている。一方、図５Ｅの構成では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対は除去されているが、接続スイッチ３５、３６は除去されずに残されている。上述のように、接続スイッチ３５、３６は、隣接するバッファアンプ３３の能動差動回路４２のＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインを電気的に接続する機能を有しており、このような構成は、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくするために有用である。
【００８６】
以上に述べられているように、本実施形態の表示ドライバ２では、隣接する画素１３を同一色で駆動すべき場合（即ち、画像データが同一である場合）に、該隣接する画素１３に対応する２つのバッファアンプ３３が、接続スイッチ３４〜３８によって電気的に接続される。これにより、該２つのバッファアンプ３３にオフセット電圧の差異が存在しても、該２つのバッファアンプ３３が出力するソース電圧の差を小さくすることができる。このような動作は、表示装置１０の表示品位の向上に有効である。
【００８７】
図７は、本実施形態の駆動部２４の変形例を示すブロック図である。図７に図示されている駆動部２４の構成は、図４に図示されている構成と類似しているが、データ比較部３９１〜３９ｍ−１の代わりにスイッチ制御回路６１とデータ比較器６２とが設けられている点で相違する。なお、バッファアンプ３３の構成及び接続スイッチ３４〜３８の接続としては、図５Ａ〜図５Ｃのいずれに図示されたものを用いてもよい。
【００８８】
スイッチ制御回路６１は、隣接する２つのバッファアンプ３３の組み合わせのそれぞれについて設けられており、データ比較器６２から受け取った制御信号ＳＳＴＲＬに応じて対応する接続スイッチ３４〜３８のオンオフの制御を行う。詳細には、各スイッチ制御回路６１ｉは、制御信号ＳＣＴＲＬによってバッファアンプ３３ｉ、３３ｉ＋１の間に接続されている接続スイッチ３４ｉ〜３８ｉをオンする指示をデータ比較器６２から受け取ると、接続スイッチ３４ｉ〜３８ｉをオンし、オフする指示を受け取ると、接続スイッチ３４ｉ〜３８ｉをオフする。
【００８９】
データ比較器６２は、選択された水平ラインの画素１３の画像データＤ１〜Ｄｍを受け取り、画像データＤ１〜Ｄｍに基づいて、どの接続スイッチ３４〜３８をオンすべきかを判断し、その判断の結果に応じて、スイッチ制御回路６１のそれぞれに、対応する接続スイッチ３４〜３８をオンすべきか否かを指示する制御信号ＳＳＴＲＬを供給する。
【００９０】
詳細には、Ｒ駆動期間においては、選択された水平ラインの隣接する画素１３のＲ階調データが同一である場合、データ比較器６２が、当該隣接する画素１３に対応するバッファアンプ３３の間に接続された接続スイッチ３４〜３８をオンするように、関連するスイッチ制御回路６１に指示する。例えば、Ｒ駆動期間において、ソース出力Ｓｉに対応する画素１３の画像データＤｉのＲ階調データＤＲｉと、ソース出力Ｓ（ｉ＋１）に対応する画素１３の画像データＤｉ＋１のＲ階調データＤＲ（ｉ＋１）とが同一である場合、データ比較器６２は、接続スイッチ３４ｉ〜３８ｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４ｉ〜３８ｉをオンする。
【００９１】
また、Ｇ駆動期間においては、選択された水平ラインの隣接する画素１３のＧ階調データが同一である場合、データ比較器６２が、当該隣接する画素１３に対応するバッファアンプ３３の間に接続された接続スイッチ３４〜３８をオンするように、関連するスイッチ制御回路６１に指示する。例えば、Ｇ駆動期間において、ソース出力Ｓｉに対応する画素１３の画像データＤｉのＧ階調データＤＧｉと、ソース出力Ｓ（ｉ＋１）に対応する画素１３の画像データＤｉ＋１のＧ階調データＤＧ（ｉ＋１）とが同一である場合、データ比較器６２は、接続スイッチ３４ｉ〜３８ｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４ｉ〜３８ｉをオンする。
【００９２】
同様に、Ｂ駆動期間においては、選択された水平ラインの隣接する画素１３のＢ階調データが同一である場合、データ比較器６２は、当該隣接する画素１３に対応するバッファアンプ３３の間に接続された接続スイッチ３４〜３８をオンするように、関連するスイッチ制御回路６１に指示する。例えば、Ｂ駆動期間において、ソース出力Ｓｉに対応する画素１３の画像データＤｉのＢ階調データＤＢｉと、ソース出力Ｓ（ｉ＋１）に対応する画素１３の画像データＤｉ＋１のＢ階調データＤＢ（ｉ＋１）とが同一である場合、データ比較器６２は、接続スイッチ３４ｉ〜３８ｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４ｉ〜３８ｉをオンする。
【００９３】
図７の構成の駆動部２４を備える表示ドライバ２の動作は、データ比較器６２が、水平ラインの隣接する画素１３の組み合わせのそれぞれについて、Ｒ階調データ、Ｇ階調データ、Ｂ階調データが同一であるかの判断を行うことを除けば、図４の構成の駆動部２４を備える表示ドライバ２の動作と同一である。
【００９４】
図７の構成の駆動部２４を備える表示ドライバ２においても、Ｒ駆動期間において、隣接する画素１３の画像データに示されたＲ副画素１６Ｒの階調が同一である場合（即ち、Ｒ階調データが同一である場合）に、該隣接する画素１３に対応する２つのバッファアンプ３３が、接続スイッチ３４〜３８によって電気的に接続される。また、Ｇ駆動期間において、隣接する画素１３の画像データに示されたＧ副画素１６Ｇの階調が同一である場合（即ち、Ｇ階調データが同一である場合）に、該隣接する画素１３に対応する２つのバッファアンプ３３が、接続スイッチ３４〜３８によって電気的に接続される。更に、Ｂ駆動期間において、隣接する画素１３の画像データに示されたＢ副画素１６Ｂの階調が同一である場合（即ち、Ｂ階調データが同一である場合）に、該隣接する画素１３に対応する２つのバッファアンプ３３が、接続スイッチ３４〜３８によって電気的に接続される。これにより、該２つのバッファアンプ３３にオフセット電圧の差異が存在しても、該２つのバッファアンプ３３が出力するソース電圧の差を小さくすることができる。
【００９５】
（第２の実施形態）
図８は、第２の実施形態における表示装置１０の構成、特に、表示パネル１Ａの構成を示す概念図である。第２の実施形態では、表示パネル１Ａの駆動に時分割駆動は使用されない。表示パネル１Ａは、各水平同期期間の表示期間において、各画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂが同時に駆動される動作に対応するように構成されている。
【００９６】
詳細には、図８に図示された表示パネル１Ａの構成は、図２に図示された表示パネル１Ａの構成と類似しているが、スイッチ回路１５が設けられない点で異なる。図８に図示された表示パネル１Ａでは、３ｍ本のソース線１１１〜１１３ｍが、パネル端子１８１〜１８３ｍにそれぞれに接続される。パネル端子１８１〜１８３ｍは、表示ドライバ２Ａのソース出力Ｓ１〜Ｓ（３ｍ）にそれぞれに接続される。ただし、図８の表示パネル１Ａにおいても、図２の表示パネル１と同様に、（３ｉ−２）番目（ｉは、１以上ｍ以下の整数）のソース線１１３ｉ−２は、Ｒ副画素１６Ｒに接続される。また、（３ｉ−１）番目のソース線１１３ｉ−１は、Ｇ副画素１６Ｇに接続され、３ｉ番目のソース線１１３ｉは、Ｂ副画素１６Ｂに接続される。
【００９７】
図９は、第２の実施形態における表示ドライバ２Ａの構成を示すブロック図である。第２の実施形態における表示ドライバ２Ａの構成は、第１の実施形態における表示ドライバ２の構成と類似している。ただし、第２の実施形態における表示ドライバ２Ａは、駆動部２４Ａの構成が、第１の実施形態における表示ドライバ２の駆動部２４の構成と相違している。第２の実施形態では、駆動部２４Ａは、ソース出力Ｓ１〜Ｓ（３ｍ）を駆動する、即ち、３ｍ本のソース線１１１〜１１３ｍを駆動するように構成される。
【００９８】
第２の実施形態では、各画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに供給すべきソース電圧が、対応する３本のソース出力から出力される。例えば、Ｒ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂがそれぞれソース線１１３ｉ−２、１１３ｉ−１、１１３ｉに接続される画素１３については、当該画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに供給すべきソース電圧は、ソース出力Ｓ（３ｉ−２）、Ｓ（３ｉ−１）、Ｓ（３ｉ）から出力されてＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに供給される。
【００９９】
図１０は、第２の実施形態における駆動部２４Ａの構成の例を示すブロック図である。駆動部２４は、データラッチ３１１〜３１ｍと、ＤＡＣ３２Ｒ１〜３２Ｒｍ、３２Ｇ１〜３２Ｇｍ、３２Ｂ１〜３２Ｂｍと、バッファアンプ３３Ｒ１〜３３Ｒｍ、３３Ｇ１〜３３Ｇｍ、３３Ｂ１〜３３Ｂｍとを備えている。本実施形態では、３つのソース出力に対して１つのデータラッチ３１が設けられると共に、１つのソース出力に対して１つのＤＡＣ３２、１つのバッファアンプ３３が設けられる。
【０１００】
各データラッチ３１は、それが対応する３つのソース出力に対応する画素１３の画像データをデータバス２７から受け取り、受け取った画像データを保持する。詳細には、データラッチ３１ｉは、３つのソース出力Ｓ（３ｉ−２）、Ｓ（３ｉ−１）、Ｓ３ｉに対応しており、これらのソース出力に対応する画素１３の画像データＤｉを保持する。ある画素１３の画像データＤｉは、当該画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂの階調をそれぞれに示すＲ階調データＤＲｉ、Ｇ階調データＤＧｉ、Ｂ階調データＤＢｉを含んでおり、ある水平同期期間においては、当該水平同期期間において選択される水平ラインの画素１３の画像データがデータラッチ３１に保存される。
【０１０１】
ＤＡＣ３２Ｒ１〜３２Ｒｍとバッファアンプ３３Ｒ１〜３３Ｒｍとは、Ｒ副画素１６Ｒに接続されているソース線１１（即ち、ソース出力Ｓ１、Ｓ４、Ｓ７、・・・、Ｓ（３ｉ−２）、・・・、Ｓ（３ｍ−２）に接続されているソース線１１）の駆動に用いられる。詳細には、各ＤＡＣ３２Ｒｉは、データラッチ３１ｉからソース出力Ｓ（３ｉ−２）に対応する画素１３の画像データＤｉのＲ階調データＤＲｉを受け取る。ＤＡＣ３２Ｒｉは、受け取ったＲ階調データＤＲｉに対して参照電圧バス２８から受け取った参照電圧ＶＲＥＦ０〜ＶＲＥＦｑを用いてデジタル−アナログ変換を行って階調電圧ＶＲｉを生成する。ＤＡＣ３２Ｒｉは、生成した階調電圧ＶＲｉを、対応するバッファアンプ３３Ｒｉに出力する。各バッファアンプ３３Ｒｉは、対応するＤＡＣ３２Ｒｉから階調電圧ＶＲｉを受け取り、階調電圧ＶＧｉと同一の電圧レベルを有するソース電圧をソース出力Ｓ（３ｉ−２）に出力するように構成されている。
【０１０２】
同様に、ＤＡＣ３２Ｇ１〜３２Ｇｍとバッファアンプ３３Ｇ１〜３３Ｇｍとは、Ｇ副画素１６Ｇに接続されているソース線１１（即ち、ソース出力Ｓ２、Ｓ５、Ｓ６、・・・、Ｓ（３ｉ−１）、・・・、Ｓ（３ｍ−１）に接続されているソース線１１）の駆動に用いられる。詳細には、各ＤＡＣ３２Ｇｉは、データラッチ３１ｉからソース出力Ｓ（３ｉ−１）に対応する画素１３の画像データＤｉのＧ階調データＤＧｉを受け取る。ＤＡＣ３２Ｇｉは、受け取ったＧ階調データＤＧｉに対して参照電圧バス２８から受け取った参照電圧ＶＲＥＦ０〜ＶＲＥＦｑを用いてデジタル−アナログ変換を行って階調電圧ＶＧｉを生成する。ＤＡＣ３２Ｇｉは、生成した階調電圧ＶＧｉを、対応するバッファアンプ３３Ｇｉに出力する。各バッファアンプ３３Ｇｉは、対応するＤＡＣ３２Ｇｉから階調電圧ＶＧｉを受け取り、階調電圧ＶＧｉと同一の電圧レベルを有するソース電圧をソース出力Ｓ（３ｉ−１）に出力するように構成されている。
【０１０３】
更に、ＤＡＣ３２Ｂ１〜３２Ｂｍとバッファアンプ３３Ｂ１〜３３Ｂｍとは、Ｂ副画素１６Ｂに接続されているソース線１１（即ち、ソース出力Ｓ３、Ｓ６、Ｓ９、・・・、Ｓ（３ｉ）、・・・、Ｓ（３ｍ）に接続されているソース線１１）の駆動に用いられる。詳細には、各ＤＡＣ３２Ｂｉは、データラッチ３１ｉからソース出力Ｓ（３ｉ）に対応する画素１３の画像データＤｉのＢ階調データＤＢｉを受け取る。ＤＡＣ３２Ｂｉは、受け取ったＢ階調データＤＢｉに対して参照電圧バス２８から受け取った参照電圧ＶＲＥＦ０〜ＶＲＥＦｑを用いてデジタル−アナログ変換を行って階調電圧ＶＢｉを生成する。ＤＡＣ３２Ｂｉは、生成した階調電圧ＶＢｉを、対応するバッファアンプ３３Ｂｉに出力する。各バッファアンプ３３Ｂｉは、対応するＤＡＣ３２Ｂｉから階調電圧ＶＢｉを受け取り、階調電圧ＶＢｉと同一の電圧レベルを有するソース電圧をソース出力Ｓ（３ｉ）に出力するように構成されている。
【０１０４】
バッファアンプ３３のオフセット電圧による表示品質の低下の問題の軽減のために、本実施形態では、駆動部２４Ａが、接続スイッチ３４Ｒ〜３８Ｒ、３４Ｇ〜３８Ｇ、３４Ｂ〜３８Ｂと、データ比較器３９とを備えている。
【０１０５】
接続スイッチ３４Ｒｉ〜３８Ｒｉは、バッファアンプ３３Ｒｉとバッファアンプ３３Ｒ（ｉ＋１）の出力端及び内部ノードを相互に電気的に接続するスイッチである。後述のように、本実施形態では、バッファアンプ３３Ｒｉとバッファアンプ３３Ｒ（ｉ＋１）の間には５つの接続スイッチ３４Ｒｉ〜３８Ｒｉが設けられるが（図１１参照）、図１０においては、接続スイッチ３４Ｒｉ〜３８Ｒｉをまとめて参照するスイッチ記号のみが図示されている。
【０１０６】
また、接続スイッチ３４Ｇｉ〜３８Ｇｉは、バッファアンプ３３Ｇｉとバッファアンプ３３Ｇ（ｉ＋１）の出力端及び内部ノードを相互に電気的に接続するスイッチである。本実施形態では、バッファアンプ３３Ｇｉとバッファアンプ３３Ｇ（ｉ＋１）の間には５つの接続スイッチ３４Ｇｉ〜３８Ｇｉが設けられるが、図１０においては、接続スイッチ３４Ｇｉ〜３８Ｇｉをまとめて参照するスイッチ記号のみが図示されている。
【０１０７】
更に、接続スイッチ３４Ｂｉ〜３８Ｇｉは、バッファアンプ３３Ｂｉとバッファアンプ３３Ｂ（ｉ＋１）の出力端及び内部ノードを相互に電気的に接続するスイッチである。本実施形態では、バッファアンプ３３Ｂｉとバッファアンプ３３Ｂ（ｉ＋１）の間には５つの接続スイッチ３４Ｂｉ〜３８Ｂｉが設けられるが、図１０においては、接続スイッチ３４Ｂｉ〜３８Ｂｉをまとめて参照するスイッチ記号のみが図示されている。
【０１０８】
ここで、本実施形態では、接続スイッチ３４Ｒ〜３８Ｒ、３４Ｇ〜３８Ｇ、３４Ｂ〜３８Ｂは、全体としては、３本おきのソース線１１に接続されるバッファアンプ３３Ｒ、３３Ｇ、３３Ｂを電気的に接続するように配置されていることに留意されたい。バッファアンプ３３Ｒ１〜３３Ｒｍによって駆動されるソース線１１、即ち、Ｒ副画素１６Ｒに接続されているソース線１１は、表示パネル１Ａの３ｍ本のソース線１１の３本おきに位置している。同様に、バッファアンプ３３Ｇ１〜３３Ｇｍによって駆動されるソース線１１、即ち、Ｇ副画素１６Ｇに接続されているソース線１１は、表示パネル１Ａの３ｍ本のソース線１１の３本おきに位置しており、バッファアンプ３３Ｂ１〜３３Ｂｍによって駆動されるソース線１１、即ち、Ｂ副画素１６Ｂに接続されているソース線１１は、表示パネル１Ａの３ｍ本のソース線１１の３本おきに位置している。
【０１０９】
データ比較器３９は、水平方向に隣接する画素１３の画像データを比較して接続スイッチ３４Ｒ〜３８Ｒ、３４Ｇ〜３８Ｇ、３４Ｂ〜３８Ｂをオンオフする制御を行う。詳細には、データ比較器３９ｉは、データラッチ３１ｉから画像データＤｉを受け取り、画像データＤｉ＋１をデータラッチ３１ｉ＋１から受け取る。データラッチ３１ｉから受け取った画像データＤｉとデータラッチ３１ｉ＋１から受け取った画像データＤｉ＋１は、水平方向に隣接する画素１３の画像データであることに留意されたい。データ比較器３９ｉは、受け取った画像データＤｉと画像データＤｉ＋１とを比較し、その比較の結果に基づいて接続スイッチ３４Ｒｉ〜３８Ｒｉ、３４Ｇｉ〜３８Ｇｉ、３４Ｂｉ〜３８Ｂｉのオンオフの制御を行う。
【０１１０】
本実施形態では、データ比較器３９ｉは、データラッチ３１ｉから受け取った画像データＤｉのＲ階調データＤＲｉとデータラッチ３１ｉ＋１から受け取った画像データＤｉ＋１のＲ階調データＤＲ（ｉ＋１）とが同一である場合、接続スイッチ３４Ｒｉ〜３８Ｒｉをオンし、同一でない場合、接続スイッチ３４Ｒｉ〜３８Ｒｉをオフする。また、データ比較器３９ｉは、データラッチ３１ｉから受け取った画像データＤｉのＧ階調データＤＧｉとデータラッチ３１ｉ＋１から受け取った画像データＤｉ＋１のＧ階調データＤＧ（ｉ＋１）とが同一である場合、接続スイッチ３４Ｇｉ〜３８Ｇｉをオンし、同一でない場合、接続スイッチ３４Ｇｉ〜３８Ｇｉをオフする。同様に、データ比較器３９ｉは、データラッチ３１ｉから受け取った画像データＤｉのＢ階調データＤＢｉとデータラッチ３１ｉ＋１から受け取った画像データＤｉ＋１のＢ階調データＤＢ（ｉ＋１）とが同一である場合、接続スイッチ３４Ｂｉ〜３８Ｂｉをオンし、同一でない場合、接続スイッチ３４Ｂｉ〜３８Ｂｉをオフする。
【０１１１】
このような動作により、本実施形態では、水平方向に隣接する画素１３の画像データに示されたＲ副画素１６Ｒの階調が同一である場合に、該画素１３のＲ副画素１６Ｒに対応する２つのバッファアンプ３３Ｒが電気的に接続され、これにより、当該２つのバッファアンプ３３Ｒの間のオフセット電圧の相違が解消されている。Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂについても同様である。水平方向に隣接する画素１３の画像データに示されたＧ副画素１６Ｇの階調が同一である場合に、該画素１３のＧ副画素１６Ｇに対応する２つのバッファアンプ３３Ｇが電気的に接続され、これにより、当該２つのバッファアンプ３３Ｇの間のオフセット電圧の相違が解消されている。また、水平方向に隣接する画素１３の画像データに示されたＢ副画素１６Ｂの階調が同一である場合に、該画素１３のＢ副画素１６Ｂに対応する２つのバッファアンプ３３Ｂが電気的に接続され、これにより、当該２つのバッファアンプ３３Ｂの間のオフセット電圧の相違が解消されている。
【０１１２】
図１１は、本実施形態におけるバッファアンプ３３Ｒ１〜３３Ｒｍの構成、及び、バッファアンプ３３Ｒ１〜３３Ｒｍのうちの２つのバッファアンプの間に設けられた接続スイッチ３４Ｒ〜３８Ｒによる接続を図示する回路図である。ここで、バッファアンプ３３Ｒ１〜３３Ｒｍは、Ｒ副画素１６Ｒに接続されているソース線１１を駆動するバッファアンプであることに留意されたい。
【０１１３】
第２の実施形態における各バッファアンプ３３Ｒｉの構成は、第１の実施形態における各バッファアンプ３３ｉの構成（図５Ａ参照）と同一である。差動入力回路４１と、能動負荷回路４２と、出力段４３とを備えており、入力端４４に入力された階調電圧ＶＲｉと同一のソース電圧を出力端４７からソース出力Ｓｉに出力するように構成されている。第２の実施形態における各バッファアンプ３３Ｒｉの差動入力回路４１、能動負荷回路４２、出力段４３のそれぞれの構成についても、第１の実施形態における各バッファアンプ３３ｉのものと同一である。
【０１１４】
接続スイッチ３４Ｒ〜３８Ｒは、データ比較器３９による制御の下、バッファアンプ３３Ｒ１〜３３Ｒｍのうちの最近接の２つのバッファアンプを電気的に接続する。ここで、本実施形態では、バッファアンプ３３Ｒ１〜３３Ｒｍによって駆動されるソース線１１、即ち、Ｒ副画素１６Ｒに接続されているソース線１１は、表示パネル１Ａの３ｍ本のソース線１１の３本おきに位置しているから、接続スイッチ３４Ｒ〜３８Ｒは、３本おきのソース線１１に接続されるバッファアンプ３３Ｒを接続するように設けられていることに留意されたい。
【０１１５】
詳細には、接続スイッチ３４Ｒｉは、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）の出力端４７の間に接続されており、データ比較器３９ｉによる制御の下、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）の出力端４７を電気的に接続する。
【０１１６】
更に、接続スイッチ３５Ｒｉは、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５１の間に接続されており、データ比較器３９ｉによる制御の下、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５１を電気的に接続するために用いられる。また、接続スイッチ３６Ｒｉは、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５２の間に接続されており、データ比較器３９ｉによる制御の下、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５２を電気的に接続するために用いられる。
【０１１７】
更に、接続スイッチ３７Ｒｉは、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５３の間に接続されており、データ比較器３９ｉによる制御の下、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５３を電気的に接続するために用いられる。また、接続スイッチ３８Ｒｉは、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５４の間に接続されており、データ比較器３９ｉによる制御の下、バッファアンプ３３Ｒｉ、３３Ｒ（ｉ＋１）のドレイン配線５４を電気的に接続するために用いられる。
【０１１８】
また、図示していないが、バッファアンプ３３Ｇ１〜３３Ｇｍの構成、及び、バッファアンプ３３Ｇ１〜３３Ｇｍのうちの２つのバッファアンプの間に設けられた接続スイッチ３４Ｇ〜３８Ｇによる接続の態様は、バッファアンプ３３Ｒ１〜３３Ｒｍの構成、及び、バッファアンプ３３Ｒ１〜３３Ｒｍのうちの２つのバッファアンプの間に設けられた接続スイッチ３４Ｒ〜３８Ｒによる接続の態様と同様である。接続スイッチ３４Ｇ〜３８Ｇは、３本おきのソース線１１に接続されるバッファアンプ３３Ｇを接続するように設けられていることに留意されたい。
【０１１９】
更に、バッファアンプ３３Ｂ１〜３３Ｂｍの構成、及び、バッファアンプ３３Ｂ１〜３３Ｂｍのうちの２つのバッファアンプの間に設けられた接続スイッチ３４Ｂ〜３８Ｂによる接続の態様も、バッファアンプ３３Ｒ１〜３３Ｒｍの構成、及び、バッファアンプ３３Ｒ１〜３３Ｒｍのうちの２つのバッファアンプの間に設けられた接続スイッチ３４Ｒ〜３８Ｒによる接続の態様と同様である。接続スイッチ３４Ｂ〜３８Ｂは、３本おきのソース線１１に接続されるバッファアンプ３３Ｂを接続するように設けられていることに留意されたい。
【０１２０】
続いて、本実施形態における表示ドライバ２の動作について説明する。図１２は、本実施形態の表示ドライバ２の動作を示すタイミングチャートである。
【０１２１】
本実施形態の表示装置１０においても、各水平同期期間が、バックポーチ期間（front porch period）、表示期間、フロントポーチ期間（front porch period）を含んでいる。ただし、本実施形態では、時分割駆動は行われず、表示期間において、選択された水平ラインの画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂが、同時に駆動される。
【０１２２】
バックポーチ期間では、水平ラインが選択され、選択された水平ラインに対応するゲート線１２が活性化される。更に、選択された水平ラインの画素１３の画像データが、データラッチ３１に書き込まれる。詳細には、選択された水平ラインに位置し、且つ、ソース出力Ｓ１〜Ｓ（３ｍ）に対応する画素１３の画像データＤ１〜Ｄｍは、それぞれ、データラッチ３１１〜３１ｍに書き込まれる。
【０１２３】
バックポーチ期間に続く表示期間では、選択された水平ラインの画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂが駆動される。
【０１２４】
詳細には、各データラッチ３１ｉは、画像データＤｉのうちＲ階調データＤＲｉをＤＡＣ３２Ｒｉに供給し、Ｇ階調データＤＧｉをＤＡＣ３２Ｇｉに供給し、Ｂ階調データＤＢｉをＤＡＣ３２Ｂｉに供給する。
【０１２５】
ＤＡＣ３２Ｒｉは、Ｒ階調データＤＲｉに対応する階調電圧ＶＲｉを生成し、バッファアンプ３３Ｒｉに供給する。同様に、ＤＡＣ３２Ｇｉは、Ｇ階調データＤＧｉに対応する階調電圧ＶＧｉを生成してバッファアンプ３３Ｇｉに供給し、ＤＡＣ３２Ｂｉは、Ｂ階調データＤＢｉに対応する階調電圧ＶＢｉを生成してバッファアンプ３３Ｂｉに供給する。
【０１２６】
バッファアンプ３３Ｒｉは、ＤＡＣ３２Ｒｉから受け取った階調電圧ＶＲｉと同一のソース電圧をソース出力Ｓ（３ｉ−２）に出力する。同様に、バッファアンプ３３Ｇｉは、ＤＡＣ３２Ｇｉから受け取った階調電圧ＶＧｉと同一のソース電圧をソース出力Ｓ（３ｉ−１）に出力し、バッファアンプ３３Ｂｉは、ＤＡＣ３２Ｂｉから受け取った階調電圧ＶＢｉと同一のソース電圧をソース出力Ｓ（３ｉ）に出力する。これにより、ソース出力Ｓ（３ｉ−２）、Ｓ（３ｉ−１）、Ｓ（３ｉ）に出力されたソース電圧が、選択された水平ラインの対応する画素１３のＲ副画素１６Ｒ、Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂに供給される。
【０１２７】
並行して、表示期間では、データ比較器３９によって選択された水平ラインの隣接する画素１３の画像データが比較され、その比較結果に応じて接続スイッチ３４Ｒ〜３８Ｒ、３４Ｇ〜３８Ｇ、３４Ｂ〜３８Ｂがオンオフされる。詳細には、各データ比較器３９ｉは、画像データＤｉ、Ｄｉ＋１のＲ階調データＤＲｉ、ＤＲ（ｉ＋１）が同一である場合、接続スイッチ３４Ｒｉ〜３８Ｒｉをオンにする。
【０１２８】
この動作により、水平方向に隣接する２つの画素１３の画像データに示されたＲ副画素１６Ｒの階調が同一である場合に、該２つの画素１３に対応する２つのバッファアンプ３３Ｒが電気的に接続される。これにより、該２つの画素１３のＲ副画素１６Ｒに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３のオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データに示されたＲ副画素１６Ｒの階調が同一である場合に、該隣接する画素１３のＲ副画素１６Ｒの輝度を実質的に同一にすることができる。
【０１２９】
一方、画像データＤｉ、Ｄｉ＋１のＲ階調データＤＲｉ、ＤＲ（ｉ＋１）が同一でない場合、データ比較器３９ｉは、接続スイッチ３４Ｒｉ〜３８Ｒｉをオフにする。この場合には、隣接する画素１３のＲ副画素１６Ｒは、異なる輝度になるように駆動される。
【０１３０】
Ｇ副画素１６Ｇ、Ｂ副画素１６Ｂについても同様である。各データ比較器３９ｉは、画像データＤｉ、Ｄｉ＋１のＧ階調データＤＧｉ、ＤＧ（ｉ＋１）が同一である場合、接続スイッチ３４Ｇｉ〜３８Ｇｉをオンにする。これにより、該２つの画素１３のＧ副画素１６Ｇに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３のオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データに示されたＧ副画素１６Ｇの階調が同一である場合に、該隣接する画素１３のＧ副画素１６Ｇの輝度を実質的に同一にすることができる。一方、Ｇ階調データＤＧｉ、ＤＧ（ｉ＋１）が同一でない場合、各データ比較器３９ｉは、接続スイッチ３４Ｇｉ〜３８Ｇｉをオフにする。また、各データ比較器３９ｉは、画像データＤｉ、Ｄｉ＋１のＢ階調データＤＢｉ、ＤＢ（ｉ＋１）が同一である場合、接続スイッチ３４Ｂｉ〜３８Ｂｉをオンにする。これにより、該２つの画素１３のＢ副画素１６Ｂに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３のオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データに示されたＢ副画素１６Ｂの階調が同一である場合に、該隣接する画素１３のＢ副画素１６Ｂの輝度を実質的に同一にすることができる。Ｂ階調データＤＢｉ、ＤＢ（ｉ＋１）が同一でない場合、各データ比較器３９ｉは、接続スイッチ３４Ｂｉ〜３８Ｂｉをオフにする。
【０１３１】
なお、第１の実施形態と同様に、第２の実施形態においても、駆動部２４Ａが、接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂのうちの接続スイッチ３５Ｒ、３５Ｇ、３５Ｂのみを有する構成も可能であり、接続スイッチ３６Ｒ、３６Ｇ、３６Ｂのみを有する構成も可能である。更に、駆動部２４Ａが、接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂのうちのうちの、接続スイッチ３７Ｒ、３７Ｇ、３７Ｂのみを有する構成も可能であり、接続スイッチ３８Ｒ、３８Ｇ、３８Ｂのみを有する構成も可能である。
【０１３２】
また、駆動部２４が、接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂのうち、接続スイッチ３５Ｒ、３５Ｇ、３５Ｂ、３７Ｒ、３７Ｇ、３７Ｂのみを有する構成も可能である。
【０１３３】
ただし、隣接するバッファアンプ３３から出力されるソース電圧の差異を小さくする効果は、駆動部２４Ａが接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂの全てを有している場合に最も大きい。よって、図１０、図１１に図示されているように、駆動部２４が接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂの全てを有している構成が好適である。
【０１３４】
また、図１１においては、差動入力回路４１が、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対とを備える構成が図示されているが、差動入力回路４１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対のみを有していてもよい。この場合、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対と、定電流源Ｉ２と、ドレイン配線５３、５４とが除去される。加えて、隣接するバッファアンプ３３の間でドレイン配線５３、５４を短絡する接続スイッチ３７、３８も除去される。
【０１３５】
また、差動入力回路４１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動トランジスタ対のみを有していてもよい。この場合、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動トランジスタ対と、定電流源Ｉ１と、ドレイン配線５１、５２とが除去される。加えて、隣接するバッファアンプ３３の間でドレイン配線５１、５２を短絡する接続スイッチ３５、３６も除去される。
【０１３６】
図１３は、本実施形態の駆動部２４Ａの変形例を示すブロック図である。図１３に図示されている駆動部２４の構成は、図４に図示されている構成と類似しているが、データ比較部３９１〜３９ｍ−１の代わりにスイッチ制御回路６１１〜６１ｍとデータ比較器６２とが設けられている点で相違する。
【０１３７】
スイッチ制御回路６１は、各水平ラインの水平方向に隣接する２つの画素１３の組み合わせのそれぞれについて設けられており、データ比較器６２から受け取った制御信号ＳＳＴＲＬに応じて、対応する接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂのオンオフの制御を行う。詳細には、各スイッチ制御回路６１ｉは、制御信号ＳＣＴＲＬによって接続スイッチ３４Ｒｉ〜３８Ｒｉ、３４Ｇｉ〜３８Ｇｉ、３４Ｂｉ〜３８Ｂｉをオンする指示をデータ比較器６２から受け取ると、接続スイッチ３４Ｒｉ〜３８Ｒｉ、３４Ｇｉ〜３８Ｇｉ、３４Ｂｉ〜３８Ｂｉをオンする。また、各スイッチ制御回路６１ｉは、制御信号ＳＣＴＲＬによって、３４Ｒｉ〜３８Ｒｉ、３４Ｇｉ〜３８Ｇｉ、３４Ｂｉ〜３８Ｂｉをオフする指示を受け取ると、接続スイッチ３４Ｒｉ〜３８Ｒｉ、３４Ｇｉ〜３８Ｇｉ、３４Ｂｉ〜３８Ｂｉをオフする。
【０１３８】
データ比較器６２は、選択された水平ラインの画素１３の画像データＤ１〜Ｄｍを受け取り、画像データＤ１〜Ｄｍに基づいて、接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂのいずれをオンすべきかを判断し、その判断の結果に応じて、スイッチ制御回路６１のそれぞれに、対応する接続スイッチ３５Ｒ〜３８Ｒ、３５Ｇ〜３８Ｇ、３５Ｂ〜３８Ｂをオンすべきか否かを指示する制御信号ＳＳＴＲＬを供給する。
【０１３９】
詳細には、隣接する２つの画素１３の画像データＤｉ、Ｄｉ＋１のＲ階調データＤＲｉ、ＤＲ（ｉ＋１）が同一である場合、データ比較器６２は、接続スイッチ３４Ｒｉ〜３８Ｒｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４Ｒｉ〜３８Ｒｉをオンする。また、隣接する２つの画素１３の画像データＤｉ、Ｄｉ＋１のＧ階調データＤＧｉ、ＤＧ（ｉ＋１）が同一である場合、データ比較器６２は、接続スイッチ３４Ｇｉ〜３８Ｇｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４Ｇｉ〜３８Ｇｉをオンする。更に、隣接する２つの画素１３の画像データＤｉ、Ｄｉ＋１のＢ階調データＤＢｉ、ＤＢ（ｉ＋１）が同一である場合、データ比較器６２は、接続スイッチ３４Ｂｉ〜３８Ｂｉをオンする指示を制御信号ＳＣＴＲＬによってスイッチ制御回路６２ｉに送信する。スイッチ制御回路６２ｉは、制御信号ＳＣＴＲＬに応答して接続スイッチ３４Ｂｉ〜３８Ｂｉをオンする。
【０１４０】
図１３の構成の駆動部２４Ａを備える表示ドライバ２の動作は、データ比較器６２が、水平ラインの隣接する画素１３の組み合わせのそれぞれについて画像データのＲ階調データ、Ｇ階調データ、Ｂ階調データが同一であるかの判断を行うことを除けば、図１０の構成の駆動部２４を備える表示ドライバ２の動作と同一である。
【０１４１】
図１３の構成の駆動部２４を備える表示ドライバ２Ａにおいても、水平方向に隣接する２つの画素１３の画像データに示されたＲ副画素１６の階調が同一である場合に、該２つの画素１３に対応する２つのバッファアンプ３３Ｒが電気的に接続される。これにより、該２つの画素１３のＲ副画素１６Ｒに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３Ｒのオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データのＲ副画素１６Ｒの階調が同一である場合に、該隣接する画素１３のＲ副画素１６Ｒの輝度を実質的に同一にすることができる。
【０１４２】
また、水平方向に隣接する２つの画素１３の画像データに示されたＧ副画素１６Ｇの階調が同一である場合に、該２つの画素１３に対応する２つのバッファアンプ３３Ｇが電気的に接続される。これにより、該２つの画素１３のＧ副画素１６Ｇに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３Ｇのオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データに示されたＧ副画素１６Ｇの階調が同一である場合に、該隣接する画素１３のＧ副画素１６Ｇの輝度を実質的に同一にすることができる。
【０１４３】
更に、水平方向に隣接する２つの画素１３の画像データに示されたＢ副画素１６Ｂの階調が同一である場合に、該２つの画素１３に対応する２つのバッファアンプ３３Ｂが電気的に接続される。これにより、該２つの画素１３のＢ副画素１６Ｂに供給されるソース電圧を同一にすることができる。このような動作によれば、バッファアンプ３３Ｂのオフセット電圧の相違を解消し、水平方向に隣接する２つの画素１３の画像データに示されたＢ副画素１６Ｂの階調が同一である場合に、該隣接する画素１３のＢ副画素１６Ｂの輝度を実質的に同一にすることができる。
【０１４４】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
【符号の説明】
【０１４５】
１０：  表示装置
１、１Ａ  ：表示パネル
２、２Ａ  ：表示ドライバ
１１      ：ソース線
１２      ：ゲート線
１３      ：画素
１４Ｌ、１４Ｒ：ＧＩＰ回路
１５      ：スイッチ回路
１６Ｒ    ：Ｒ副画素
１６Ｇ    ：Ｇ副画素
１６Ｂ    ：Ｂ副画素
１７：スイッチ
１８      ：パネル端子
２０      ：ホスト
２１      ：インターフェース
２２      ：表示メモリ
２３      ：画像ＩＰコア
２４、２４Ａ：駆動部
２５      ：制御ロジック回路
２６      ：パネルインターフェース回路
２７      ：データバス
２８      ：参照電圧バス
３１      ：データラッチ
３２      ：ＤＡＣ
３３、３３Ｒ、３３Ｇ、３３Ｂ：バッファアンプ
３４〜３８、３４Ｒ〜３８Ｒ、３４Ｇ〜３８Ｇ、３４Ｂ〜３８Ｂ：接続スイッチ
３９      ：データ比較器
４１      ：差動入力回路
４２      ：能動負荷回路
４３      ：出力段
４４      ：入力端
４５      ：低電位線
４６      ：高電位線
４７      ：出力端
４８      ：位相補償回路
５１、５２、５３、５４：ドレイン配線
６１      ：スイッチ制御回路
６２      ：データ比較器
ＭＮ１〜ＭＮ５：ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ５：ＰＭＯＳトランジスタ
Ｉ１〜Ｉ４：定電流源
【図１】
2017167284.tif 000003
【図２】
2017167284.tif 000004
【図３】
2017167284.tif 000005
【図４】
2017167284.tif 000006
【図５Ａ】
2017167284.tif 000007
【図５Ｂ】
2017167284.tif 000008
【図５Ｃ】
2017167284.tif 000009
【図５Ｄ】
2017167284.tif 000010
【図５Ｅ】
2017167284.tif 000011
【図６】
2017167284.tif 000012
【図７】
2017167284.tif 000013
【図８】
2017167284.tif 000014
【図９】
2017167284.tif 000015
【図１０】
2017167284.tif 000016
【図１１】
2017167284.tif 000017
【図１２】
2017167284.tif 000018
【図１３】
2017167284.tif 000019