(57)【要約】【課題】電力変換装置および駆動装置において、実装部品数を削減する。【解決手段】ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬのそれぞれは、ＥＧＥ（エミッタ−ゲート−エミッタ）型の構造を備える。ハイサイドドライバＨＤＶは、ハイサイドトランジスタＴＨのエミッタを基準としてゲートに正電圧ＶＰ１を印加するプルアップトランジスタＵＴｈと、ゲートをエミッタに結合するプルダウントランジスタＤＴｈとを備える。ロウサイドドライバＬＤＶは、ロウサイドトランジスタＴＬのエミッタを基準としてゲートに正電圧ＶＰ２を印加するプルアップトランジスタＵＴｌと、ゲートをエミッタに結合するプルダウントランジスタＤＴｌとを備える。【選択図】図３
2017022798.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴで構成されるハイサイドトランジスタと、
ＩＧＢＴで構成され、コレクタが前記ハイサイドトランジスタのエミッタに結合されるロウサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ロウサイドトランジスタを駆動するロウサイドドライバと、
を有する電力変換装置であって、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、
アクティブセル領域内に配置され、ゲートと電気的に接続される第１のトレンチゲート電極と、
前記アクティブセル領域内で、それぞれ、前記第１のトレンチゲート電極の両隣に間隔を空けて配置され、エミッタと電気的に接続される第２のトレンチゲート電極および第３のトレンチゲート電極と、
を備え、
前記ハイサイドドライバは、
前記ハイサイドトランジスタのエミッタを基準としてゲートに正電圧となる第１の電圧を印加する第１のプルアップトランジスタと、
前記ハイサイドトランジスタのゲートをエミッタに結合する第１のプルダウントランジスタと、
を備え、
前記ロウサイドドライバは、
前記ロウサイドトランジスタのエミッタを基準としてゲートに正電圧となる第２の電圧を印加する第２のプルアップトランジスタと、
前記ロウサイドトランジスタのゲートをエミッタに結合する第２のプルダウントランジスタと、
を備える、
電力変換装置。
【請求項２】
請求項１記載の電力変換装置において、さらに、
一次コイルと、第１の二次コイルおよび第２の二次コイルとを含むトランスと、
交流電圧を生成し、当該交流電圧を前記一次コイルに印加する交流電圧生成回路と、
前記第１の二次コイルで生成される交流電圧を整流し、第１の基準ノードを基準として第１のノードに前記第１の電圧を生成する第１の整流回路と、
前記第２の二次コイルで生成される交流電圧を整流し、第２の基準ノードを基準として第２のノードに前記第２の電圧を生成する第２の整流回路と、
を有し、
前記第１の基準ノードは、前記ハイサイドトランジスタのエミッタと、前記第１のプルダウントランジスタの一端とに結合され、
前記第１のノードは、前記第１のプルアップトランジスタの一端に結合され、
前記第２の基準ノードは、前記ロウサイドトランジスタのエミッタと、前記第２のプルダウントランジスタの一端とに結合され、
前記第２のノードは、前記第２のプルアップトランジスタの一端に結合される、
電力変換装置。
【請求項３】
請求項２記載の電力変換装置において、さらに、
前記第１の電圧および前記第２の電圧よりも低い電圧レベルを持つ第１のＰＷＭ信号が入力され、前記第１のＰＷＭ信号の電圧レベルを前記第１の電圧に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号で前記ハイサイドドライバを制御する第１のフォトカプラと、
前記第１の電圧および前記第２の電圧よりも低い電圧レベルを持つ第２のＰＷＭ信号が入力され、前記第２のＰＷＭ信号の電圧レベルを、前記第２の電圧に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号で前記ロウサイドドライバを制御する第２のフォトカプラと、
を有する、
電力変換装置。
【請求項４】
請求項１〜３のいずれか１項に記載の電力変換装置において、
前記第１の電圧および前記第２の電圧のそれぞれは、１５Ｖよりも大きい、
電力変換装置。
【請求項５】
請求項１〜３のいずれか１項に記載の電力変換装置において、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、１２００Ｖ以上の耐圧を備える、
電力変換装置。
【請求項６】
請求項２記載の電力変換装置において、
前記ハイサイドドライバ、前記ロウサイドドライバ、前記トランス、前記交流電圧生成回路、前記第１の整流回路および前記第２の整流回路は、それぞれ、配線基板上に実装される、
電力変換装置。
【請求項７】
請求項１記載の電力変換装置において、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、さらに、
前記第１のトレンチゲート電極と前記第２のトレンチゲート電極との間に配置され、チャネルが形成される第１の半導体領域と、
前記第１のトレンチゲート電極と前記第３のトレンチゲート電極との間に配置され、チャネルが形成される第２の半導体領域と、
前記第２のトレンチゲート電極を挟んで前記第１の半導体領域と対向する側に配置され、フローティングノードとなる第３の半導体領域と、
前記第３のトレンチゲート電極を挟んで前記第２の半導体領域と対向する側に配置され、フローティングノードとなる第４の半導体領域と、
を有する、
電力変換装置。
【請求項８】
請求項１または７記載の電力変換装置において、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、エミッタ電極、ゲート電極およびコレクタ電極を持つ複数の半導体チップで構成され、
前記複数の半導体チップの前記エミッタ電極は共通に結合され、
前記複数の半導体チップの前記コレクタ電極は共通に結合される、
電力変換装置。
【請求項９】
外部から入力される交流電圧を直流電圧に変換するコンバータ部と、
前記コンバータ部で変換される前記直流電圧を保持するコンデンサと、
前記コンデンサで保持される前記直流電圧を所定の電圧および周波数を持つ３相の交流電圧に変換するインバータ部と、
前記インバータ部を制御するドライバ部と、
を有する電力変換装置であって、
前記インバータ部は、前記３相の各相毎に、ＩＧＢＴで構成されるハイサイドトランジスタと、ＩＧＢＴで構成され、コレクタが前記ハイサイドトランジスタのエミッタに結合されるロウサイドトランジスタと、を備え、
前記ドライバ部は、前記３相の各相毎に、前記ハイサイドトランジスタを駆動するハイサイドドライバと、前記ロウサイドトランジスタを駆動するロウサイドドライバと、を備え、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、
アクティブセル領域内に配置され、ゲートと電気的に接続される第１のトレンチゲート電極と、
前記アクティブセル領域内で、それぞれ、前記第１のトレンチゲート電極の両隣に間隔を空けて配置され、エミッタと電気的に接続される第２のトレンチゲート電極および第３のトレンチゲート電極と、
を備え、
前記ハイサイドドライバは、
前記ハイサイドトランジスタのエミッタを基準としてゲートに正電圧となる第１の電圧を印加する第１のプルアップトランジスタと、
前記ハイサイドトランジスタのゲートをエミッタに結合する第１のプルダウントランジスタと、
を備え、
前記ロウサイドドライバは、
前記ロウサイドトランジスタのエミッタを基準としてゲートに正電圧となる第２の電圧を印加する第２のプルアップトランジスタと、
前記ロウサイドトランジスタのゲートをエミッタに結合する第２のプルダウントランジスタと、
を備える、
電力変換装置。
【請求項１０】
請求項９記載の電力変換装置において、
前記ドライバ部は、前記３相の各相毎に、さらに、
一次コイルと、第１の二次コイルおよび第２の二次コイルとを含むトランスと、
交流電圧を生成し、当該交流電圧を前記一次コイルに印加する交流電圧生成回路と、
前記第１の二次コイルで生成される交流電圧を整流し、第１の基準ノードを基準として第１のノードに前記第１の電圧を生成する第１の整流回路と、
前記第２の二次コイルで生成される交流電圧を整流し、第２の基準ノードを基準として第２のノードに前記第２の電圧を生成する第２の整流回路と、
を有し、
前記第１の基準ノードは、前記ハイサイドトランジスタのエミッタと、前記第１のプルダウントランジスタの一端とに結合され、
前記第１のノードは、前記第１のプルアップトランジスタの一端に結合され、
前記第２の基準ノードは、前記ロウサイドトランジスタのエミッタと、前記第２のプルダウントランジスタの一端とに結合され、
前記第２のノードは、前記第２のプルアップトランジスタの一端に結合される、
電力変換装置。
【請求項１１】
請求項１０記載の電力変換装置において、
前記ハイサイドドライバ、前記ロウサイドドライバ、前記トランス、前記交流電圧生成回路、前記第１の整流回路および前記第２の整流回路は、それぞれ、配線基板上に実装される、
電力変換装置。
【請求項１２】
請求項９記載の電力変換装置において、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、さらに、
前記第１のトレンチゲート電極と前記第２のトレンチゲート電極との間に配置され、チャネルが形成される第１の半導体領域と、
前記第１のトレンチゲート電極と前記第３のトレンチゲート電極との間に配置され、チャネルが形成される第２の半導体領域と、
前記第２のトレンチゲート電極を挟んで前記第１の半導体領域と対向する側に配置され、フローティングノードとなる第３の半導体領域と、
前記第３のトレンチゲート電極を挟んで前記第２の半導体領域と対向する側に配置され、フローティングノードとなる第４の半導体領域と、
を有する、
電力変換装置。
【請求項１３】
請求項９〜１２のいずれか１項に記載の電力変換装置において、
前記コンバータ部には、風力発電機からの交流電圧が入力される、
電力変換装置。
【請求項１４】
配線基板で構成される駆動装置であって、
前記配線基板は、
ハーフブリッジ回路のハイサイドトランジスタを駆動するための第１の駆動端子および第２の駆動端子と、
前記ハーフブリッジ回路のロウサイドトランジスタを駆動するための第３の駆動端子および第４の駆動端子と、
前記第２の駆動端子を基準として前記第１の駆動端子に正電圧となる第１の電圧を印加する第１のプルアップトランジスタと、前記第１の駆動端子を前記第２の駆動端子に結合する第１のプルダウントランジスタと、を備えるハイサイドドライバと、
前記第４の駆動端子を基準として前記第３の駆動端子に正電圧となる第２の電圧を印加する第２のプルアップトランジスタと、前記第３の駆動端子を前記第４の駆動端子に結合する第２のプルダウントランジスタと、を備えるロウサイドドライバと、
一次コイルと、第１の二次コイルおよび第２の二次コイルとを含むトランスと、
交流電圧を生成し、当該交流電圧を前記一次コイルに印加する交流電圧生成回路と、
前記第１の二次コイルで生成される電圧を整流し、第１の基準ノードを基準として第１のノードに前記第１の電圧を生成する第１の整流回路と、
前記第２の二次コイルで生成される電圧を整流し、第２の基準ノードを基準として第２のノードに前記第２の電圧を生成する第２の整流回路と、
前記第１の基準ノードを、前記第２の駆動端子と、前記第１のプルダウントランジスタの一端とに結合する第１の配線と、
前記第１のノードを、前記第１のプルアップトランジスタの一端に結合する第２の配線と、
前記第２の基準ノードを、前記第４の駆動端子と、前記第２のプルダウントランジスタの一端とに結合する第３の配線と、
前記第２のノードを、前記第２のプルアップトランジスタの一端に結合する第４の配線と、
を有する、
駆動装置。
【請求項１５】
請求項１４記載の駆動装置において、
前記配線基板は、さらに、
前記第１の電圧および前記第２の電圧よりも低い電圧レベルを持つ第１のＰＷＭ信号が入力され、前記第１のＰＷＭ信号の電圧レベルを前記第１の電圧に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号で前記ハイサイドドライバを制御する第１のフォトカプラと、
前記第１の電圧および前記第２の電圧よりも低い電圧レベルを持つ第２のＰＷＭ信号が入力され、前記第２のＰＷＭ信号の電圧レベルを、前記第２の電圧に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号で前記ロウサイドドライバを制御する第２のフォトカプラと、
を有する、
駆動装置。
【請求項１６】
請求項１５記載の駆動装置において、
前記配線基板は、互いに絶縁された第１の配線領域、第２の配線領域および第３の配線領域を有し、
前記第１の駆動端子および前記第２の駆動端子と、前記ハイサイドドライバと、前記第１の整流回路は、前記第１の配線領域に設けられ、
前記第３の駆動端子および前記第４の駆動端子と、前記ロウサイドドライバと、前記第２の整流回路は、前記第２の配線領域に設けられ、
前記交流電圧生成回路は、前記第３の配線領域に設けられ、
前記トランスは、前記第３の配線領域と前記第１の配線領域および前記第２の配線領域との間に設けられ、
前記第１のフォトカプラは、前記第３の配線領域と前記第１の配線領域との間に設けられ、
前記第２のフォトカプラは、前記第３の配線領域と前記第２の配線領域との間に設けられる、
駆動装置。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の駆動装置において、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのそれぞれは、
アクティブセル領域内に配置され、ゲートと電気的に接続される第１のトレンチゲート電極と、
前記アクティブセル領域内で、それぞれ、前記第１のトレンチゲート電極の両隣に間隔を空けて配置され、エミッタと電気的に接続される第２のトレンチゲート電極および第３のトレンチゲート電極と、
を有するＩＧＢＴである、
駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置および駆動装置に関し、例えば、ハーフブリッジ回路等を含んだ高電力用の電力変換装置、およびハーフブリッジ回路の駆動装置に関する。
【背景技術】
【０００２】
オン抵抗の低いトランジスタとして、トレンチゲートＩＧＢＴが使用され、その一形態として、ＩＥ（Injection Enhancement）効果を利用したＩＥ型トレンチゲートＩＧＢＴが知られている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高め、低オン抵抗化を図るものである。
【０００３】
ＩＥ型トレンチゲートＩＧＢＴでは、例えば、特許文献１および特許文献２に示されるように、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置される。特許文献１では、アクティブセル領域において、順に配置される２個のトレンチゲートが共にゲート電極に結合されるＧＧ型（ゲート−ゲート型）の構成が示される。特許文献２では、アクティブセル領域において、順に配置される３個のトレンチゲートが、順に、エミッタ電極、ゲート電極、エミッタ電極に結合されるＥＧＥ型（エミッタ−ゲート−エミッタ型）の構成が示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５６８３９号公報
【特許文献２】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーエレクトロニクス分野では、ハイサイドトランジスタおよびロウサイドトランジスタからなるハーフブリッジ回路を含んだ電力変換装置が広く使用される。ハーフブリッジ回路は、ＤＣ／ＡＣコンバータ（すなわちインバータ）や、ＤＣ／ＤＣコンバータ等で広く用いられる。例えば、３相分のハーフブリッジ回路を用いてインバータを構成することで、３相の交流電力を生成することができる。
【０００６】
ここで、例えば風力発電システム等のような高電力の分野でインバータを用いる場合、電力の損失を低減するため、特に、インバータにおける各トランジスタの低オン抵抗化が求められる。このような低オン抵抗のトランジスタとして、例えば、特許文献１および特許文献２に示されるようなＩＥ型トレンチゲートＩＧＢＴを用いることが有益となる。
【０００７】
一方、ハーフブリッジ回路では、誤点弧が生じることが知られている。誤点弧とは、例えば、ハイサイドトランジスタがオフの状態でロウサイドトランジスタをターンオンした際に、ハイサイドトランジスタが瞬間的にオンするような現象である。誤点弧が生じると、貫通電流によってスイッチング損失が増大し、電力変換効率の低下等が生じる。また、誤点弧は、高電力の分野でより生じやすくなる。そこで、特に高電力の分野で用いられる電力変換装置内には、通常、このような誤点弧を防止するための部品を実装する必要が生じる。
【０００８】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による電力変換装置は、ＩＧＢＴで構成されるハイサイドトランジスタおよびロウサイドトランジスタと、これらをそれぞれ駆動するハイサイドドライバおよびロウサイドドライバと、を有する。ハイサイドトランジスタおよびロウサイドトランジスタのそれぞれは、ＥＧＥ型の構造を備える。ハイサイドドライバは、ハイサイドトランジスタのエミッタを基準としてゲートに正電圧となる第１の電圧を印加する第１のプルアップトランジスタと、ハイサイドトランジスタのゲートをエミッタに結合する第１のプルダウントランジスタとを備える。ロウサイドドライバは、ロウサイドトランジスタのエミッタを基準としてゲートに正電圧となる第２の電圧を印加する第２のプルアップトランジスタと、ロウサイドトランジスタのゲートをエミッタに結合する第２のプルダウントランジスタとを備える。
【発明の効果】
【００１０】
前記一実施の形態によれば、電力変換装置および駆動装置において、実装部品数の削減が可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１による電力変換装置において、それを適用した風力発電システムの概略構成例を示すブロック図である。
【図２】図１におけるハイサイドアームおよびロウサイドアームの詳細な構成例を示す回路図である。
【図３】図１の電力変換装置において、ドライバ部（駆動装置）の主要部の概略構成例を示す回路図である。
【図４】図２において、ハイサイドトランジスタまたはロウサイドトランジスタを構成する半導体チップの構造例を示す平面図である。
【図５】図４におけるセル形成領域およびゲート配線引き出し領域の主要部の構造例を示す平面図である。
【図６】図５におけるハイブリッドセル領域の詳細な構造例を示す平面図である。
【図７】図６におけるＡ−Ａ’間の構造例を示す断面図である。
【図８】（ａ）は、図７の構造に存在する寄生容量を示す説明図であり、（ｂ）は、（ａ）の等価回路図である。
【図９】本発明の実施の形態２による電力変換装置において、ドライバ部（駆動装置）の主要部の概略構成例を示す回路図である。
【図１０】（ａ）は、図９のドライバ部における基板レイアウトの概略構成例を示す平面図であり、（ｂ）は、（ａ）の比較例となる基板レイアウトの概略構成例を示す平面図である。
【図１１】（ａ）および（ｂ）は、ハーフブリッジ回路における誤点弧のメカニズムの一例を示す説明図である。
【図１２】本発明の比較例として検討したハイサイドトランジスタまたはロウサイドトランジスタにおけるアクティブ領域の構造例を示す断面図である。
【図１３】（ａ）は、図１２の構造に存在する寄生容量を示す説明図であり、（ｂ）は、（ａ）の等価回路図である。
【図１４】本発明の比較例として検討した電力変換装置において、ドライバ部の主要部の概略構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
《電力変換装置の全体構成》
図１は、本発明の実施の形態１による電力変換装置において、それを適用した風力発電システムの概略構成例を示すブロック図である。図１に示す風力発電システムは、産業用のシステムであり、風力タービンＷＴＢと、発電機ＡＣＧと、コンバータ部（整流回路部）ＣＶＵと、昇圧回路部ＢＳＴＵと、インバータ部ＩＶＵと、３個のドライバ部（駆動装置）ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗと、インバータ制御部ＣＴＬＵと、負荷ＬＤとを備える。この中で、電力変換装置ＰＣＥは、例えば、コンバータ部ＣＶＵ、昇圧回路部ＢＳＴＵ、インバータ部ＩＶＵ、ドライバ部ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗおよびインバータ制御部ＣＴＬＵによって構成される。
【００１６】
発電機ＡＣＧは、風力タービンＷＴＢの回転によって得られた電力から、例えば、６００Ｖ等の電圧値を持つ３相（Ｒ相、Ｓ相、Ｔ相）の交流電圧を生成する。コンバータ部ＣＶＵは、当該３相の交流電圧に応じた６個のダイオードＤｒ１，Ｄｒ２，Ｄｓ１，Ｄｓ２，Ｄｔ１，Ｄｔ２を備え、３相の交流電圧を全波整流することで直流電圧に変換する。昇圧回路部ＢＳＴＵは、インダクタＬ１、スイッチＳＷ１、ダイオードＤ１およびコンデンサＣ１を備える。
【００１７】
昇圧回路部ＢＳＴＵは、コンバータ部ＣＶＵで変換された直流電圧をスイッチＳＷ１のスイッチングによって昇圧することで、例えば、１０００Ｖ等の直流電圧（電源電圧ＶＣＣ）を生成し、当該電源電圧ＶＣＣをコンデンサＣ１で保持する。具体的には、昇圧回路部ＢＳＴＵは、スイッチＳＷ１がオンの際にインダクタＬ１に電力を蓄える動作と、当該蓄えた電力をスイッチＳＷ１がオフの際にダイオードＤ１を介してコンデンサＣ１に蓄える動作とを交互に繰り返す。スイッチＳＷ１のオン・オフは、図示しない制御部で制御される。
【００１８】
インバータ部ＩＶＵは、３相（Ｕ相、Ｖ相、Ｗ相）にそれぞれ対応するハイサイドアームＨＡｕ，ＨＡｖ，ＨＡｗと、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応するロウサイドアームＬＡｕ，ＬＡｖ，ＬＡｗとを備える。ハイサイドアームＨＡｕ，ＨＡｖ，ＨＡｗは、それぞれ、Ｕ相出力端子ＵＯ、Ｖ相出力端子ＶＯ、Ｗ相出力端子ＷＯと、電源電圧ＶＣＣとの間に設けられる。ロウサイドアームＬＡｕ，ＬＡｖ，ＬＡｗは、それぞれ、Ｕ相出力端子ＵＯ、Ｖ相出力端子ＶＯ、Ｗ相出力端子ＷＯと、接地電源電圧ＶＳＳとの間に設けられる。
【００１９】
ハイサイドアームＨＡｕ，ＨＡｖ，ＨＡｗのそれぞれは、ＩＧＢＴ等で構成されるハイサイドトランジスタＴＨと、そのエミッタ・コレクタ間に逆並列に接続され、例えばＦＲＤ（Fast Recovery Diode）等で構成される還流ダイオードＤＤｈとを備える。ハイサイドトランジスタＴＨは、対応する相の出力端子にエミッタが結合され、電源電圧ＶＣＣにコレクタが結合される。同様に、ロウサイドアームＬＡｕ，ＬＡｖ，ＬＡｗのそれぞれも、ＩＧＢＴ等で構成されるロウサイドトランジスタＴＬと、そのエミッタ・コレクタ間に逆並列で接続され、例えばＦＲＤ等で構成される還流ダイオードＤＤｌとを備える。ロウサイドトランジスタＴＬは、対応する相の出力端子にコレクタが結合され、接地電源電圧ＶＳＳにエミッタが結合される。
【００２０】
インバータ部ＩＶＵは、各相のハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬのスイッチングによって、コンデンサＣ１で保持される直流電圧を所定の電圧および周波数を持つ３相の交流電圧に変換する。当該交流電圧は、負荷ＬＤに供給される。負荷ＬＤは、例えば、インダクタ等を含んだ変圧器等である。ドライバ部（駆動装置）ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗは、インバータ制御部ＣＴＬＵからの指示に基づき、それぞれ、Ｕ相、Ｖ相、Ｗ相のハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬのスイッチングを制御する。インバータ制御部ＣＴＬＵは、例えば、マイクロコントローラ等で構成される。
【００２１】
図２は、図１におけるハイサイドアームおよびロウサイドアームの詳細な構成例を示す回路図である。ここでは、ロウサイドアームを例に説明するがハイサイドアームに関しても同様である。図１に示した各相のロウサイドアームＬＡは、詳細には、複数（ここでは３個）のロウサイドトランジスタ（ＩＧＢＴ）ＴＬ１，ＴＬ２，ＴＬ３と、これらにそれぞれ逆並列で接続される複数（ここでは３個）の還流ダイオードＤＤｌ１，ＤＤｌ２，ＤＤｌ３とを備える。
【００２２】
ロウサイドトランジスタＴＬ１，ＴＬ２，ＴＬ３は、それぞれ、３個の半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３で構成される。また、還流ダイオードＤＤｌ１，ＤＤｌ２，ＤＤｌ３も、例えば、それぞれ個別の半導体チップで構成される。半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３のそれぞれは、エミッタ電極、コレクタ電極およびゲート電極を備える。半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３のエミッタ電極は、エミッタ端子ＰＮｅに共通に結合され、コレクタ電極はコレクタ端子ＰＮｃに共通に結合され、ゲート電極はそれぞれゲート抵抗Ｒｇ１，Ｒｇ２，Ｒｇ３を介してゲート端子ＰＮｇに共通に結合される。
【００２３】
例えば、図１に示したような高電力用途のシステムでは、各アームのトランジスタは、例えば、数１００Ａ以上や、場合によっては１０００Ａ以上といった大電流を流す必要がある。このような場合、通常、１個の半導体チップ（ＩＧＢＴ）では必要な電流を確保することが困難となり、図２に示したように複数の半導体チップ（ＩＧＢＴ）を並列接続することで必要な電流を確保する必要がある。なお、図２における各半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３および各還流ダイオードＤＤｌ１，ＤＤｌ２，ＤＤｌ３は、様々な形態で実装される。例えば、１個の半導体チップおよび還流ダイオードが１個のパッケージ部品として構成されたものを、３個組合わせて用いたり、あるいは、予め当該３個の組合せが１個のモジュール部品として構成されたものを用いたり等が挙げられる。
【００２４】
《電力変換装置の問題点》
図１１（ａ）および図１１（ｂ）は、ハーフブリッジ回路における誤点弧のメカニズムの一例を示す説明図である。図１１（ａ）には、例えば、図１のインバータ部ＩＶＵを構成する３相分のハーフブリッジ回路の中の１相分の構成例が示される。図１１（ａ）において、ハイサイドトランジスタＴＨ’のエミッタ・コレクタ間に接続されるインダクタＬは、図１の負荷ＬＤを想定したものである。また、実際上、ハイサイドトランジスタＴＨ’（およびロウサイドトランジスタＴＬ’）のゲート・コレクタ間には、帰還容量Ｃｒｅｓと呼ばれる寄生容量が存在し、ゲート・エミッタ間には、入力容量Ｃｉｅｓと呼ばれる寄生容量が存在する。
【００２５】
図１１（ａ）では、まず、ハイサイドトランジスタＴＨ’およびロウサイドトランジスタＴＬ’が共にオフの状態で、インダクタＬを起電力とする電流がハイサイドトランジスタＴＨ’の還流ダイオードＤＤｈを介して還流している場合を想定する。この場合、ハイサイドトランジスタＴＨ’のエミッタ（ロウサイドトランジスタＴＬ’のコレクタ）の電圧Ｖｘは、ほぼ電源電圧ＶＣＣのレベルとなる。次に、この状態から、ロウサイドドライバＬＤＶが、ロウサイドトランジスタＴＬ’のゲート・エミッタ間電圧ＶｇｅＬに所定のオン電圧（例えば＋１５Ｖ）を印加した場合を想定する。
【００２６】
これにより、還流ダイオードＤＤｈが逆回復し、図１１（ｂ）に示すように、電圧Ｖｘが電源電圧ＶＣＣ付近のレベルから０Ｖ付近（詳細には、ロウサイドトランジスタＴＬ’のオン電圧ＶＣＥ（ｓａｔ））のレベルに立ち下がる。この電圧Ｖｘにおける電圧変化率（ｄＶ／ｄｔ）に伴い、図１１（ａ）に示すように、ハイサイドトランジスタＴＨ’の帰還容量Ｃｒｅｓおよび入力容量Ｃｉｅｓに式（１）の変位電流Ｉｄｉｓｐが流れる。
【００２７】
Ｉｄｉｓｐ＝Ｃｒｅｓ×（ｄＶ／ｄｔ）      （１）
この変位電流Ｉｄｉｓｐによって、図１１（ｂ）に示すように、ハイサイドトランジスタＴＨ’のゲート・エミッタ間電圧ＶｇｅＨが瞬間的に上昇する。このゲート・エミッタ間電圧ＶｇｅＨは、式（２）で示され、式（１）を代入すると式（３）で示される。
【００２８】
Ｖｇｅ＝∫（Ｉｄｉｓｐ／Ｃｉｅｓ）ｄｔ      （２）
Ｖｇｅ＝∫（Ｃｒｅｓ／Ｃｉｅｓ）ｄＶ      （３）
そして、当該ゲート・エミッタ間電圧ＶｇｅＨが、ハイサイドトランジスタＴＨ’のしきい値電圧を超えると、図１１（ｂ）に示すように、瞬間的な貫通電流が流れる。このような現象は、誤点弧と呼ばれる。このような誤点弧が生じると、スイッチング損失が増大し、電力変換効率（例えば図１の例では発電効率）が低下する。なお、ここでは、ロウサイドトランジスタがターンオンする際にハイサイドトランジタで生じ得る誤点弧について説明したが、同様にして、ハイサイドトランジスタがターンオンする際にもロウサイドトランジタで誤点弧が生じ得る。
【００２９】
ここで、ＩＧＢＴには、一般的に、複数の耐圧仕様（すなわちエミッタ・コレクタ間電圧ＶＣＥの最大値仕様）が存在する。代表的には、６００Ｖ耐圧、１２００Ｖ耐圧、およびそれを超える耐圧（例えば、１４００Ｖ耐圧、１７００Ｖ耐圧、…）が挙げられる。例えば、図１に示したような高電力用途のシステムでは、高い電源電圧ＶＣＣ（例えば１０００Ｖ等）に伴い、少なくと１２００Ｖ以上の耐圧が必要とされ、サージ等を考慮すると１７００Ｖ以上の耐圧が必要とされる。通常、高耐圧仕様のＩＧＢＴになるほど、帰還容量Ｃｒｅｓは増大する。さらに、図２に示したように、複数のＩＧＢＴを並列接続した場合、帰還容量Ｃｒｅｓは数倍に増大する。そうすると、式（３）から判るように、誤点弧がより生じ易くなる。
【００３０】
そこで、このような誤点弧を防止するため、通常、ＩＧＢＴのオフ時に、ゲート・エミッタ間に負電圧（例えば−１５Ｖ等）を印加する方式が用いられる。図１４は、本発明の比較例として検討した電力変換装置において、ドライバ部の主要部の概略構成例を示す回路図である。
【００３１】
図１４に示すドライバ部ＤＶＵ’は、例えば、図１に示したドライバ部ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗのそれぞれに対応するものである。当該ドライバ部ＤＶＵ’は、例えば、配線基板上に各種部品を実装することで構成される。当該ドライバ部ＤＶＵ’は、電源電圧ＶＤＤ用の外部端子（ＶＤＤ）と、接地電源電圧ＧＮＤ用の外部端子（ＧＮＤ）と、ハイサイド用のゲート駆動端子ＨＧおよびエミッタ駆動端子ＨＥと、ロウサイド用のゲート駆動端子ＬＧおよびエミッタ駆動端子ＬＥとを備える。
【００３２】
外部端子（ＶＤＤ）には、例えば１５Ｖ等の電源電圧ＶＤＤが供給される。ゲート駆動端子ＨＧおよびエミッタ駆動端子ＨＥは、それぞれ、ハイサイドトランジスタＴＨ’のゲート端子ＰＮｇおよびエミッタ端子ＰＮｅに結合される。ゲート駆動端子ＬＧおよびエミッタ駆動端子ＬＥは、それぞれ、ロウサイドトランジスタＴＬ’のゲート端子ＰＮｇおよびエミッタ端子ＰＮｅに結合される。
【００３３】
また、当該ドライバ部ＤＶＵ’は、ＤＣ／ＡＣ変換回路ＤＣＡＣと、トランスＴＲ’と、正電圧生成回路ＰＶＧｈ，ＰＶＧｌと、負電圧生成回路ＮＶＧｈ，ＮＶＧｌと、ハイサイドドライバＨＤＶおよびロウサイドドライバＬＤＶと、各種ゲート抵抗Ｒｈｃ，Ｒｈｄ，Ｒｌｃ，Ｒｌｄとを備える。ＤＣ／ＡＣ変換回路ＤＣＡＣは、外部端子（ＶＤＤ）から供給された例えば１５Ｖ等の電源電圧ＶＤＤから交流電圧を生成する。
【００３４】
トランスＴＲ’は、ハイサイド用の一次コイルＬ１ｈおよび二次コイルＬ２１ｈ，Ｌ２２ｈと、ロウサイド用の一次コイルＬ１ｌおよび二次コイルＬ２１ｌ，Ｌ２２ｌとを備える。ハイサイド用の二次コイルＬ２１ｈ，Ｌ２２ｈは、一端が中点ノードＮ１ｍに共通に結合され、当該中点ノードＮ１ｍは、エミッタ駆動端子ＨＥに結合される。ハイサイドにおいて、一次コイルＬ１ｈには、ＤＣ／ＡＣ変換回路ＤＣＡＣで生成された交流電圧が印加される。これに応じて、二次コイルＬ２１ｈは、一次コイルＬ１ｈと二次コイルＬ２１ｈの巻数比に応じた交流電圧を生成し、二次コイルＬ２２ｈも、一次コイルＬ１ｈと二次コイルＬ２２ｈの巻数比に応じた交流電圧を生成する。
【００３５】
正電圧生成回路ＰＶＧｈは、ハイサイドドライバＨＤＶ用に正電圧を生成する回路であり、一部に前述したトランスＴＲ’の二次コイルＬ２１ｈを含み、これに加えて、ダイオードＤｐおよびコンデンサＣｐからなる半波整流回路を備える。当該半波整流回路は、二次コイルＬ２１ｈで生成された交流電圧の正電圧側をダイオードＤｐによって半波整流し、ノードＮ１ｍ（コンデンサＣｐの一端）を基準としてノードＮ１ｐ（コンデンサＣｐの他端）に例えば＋１５Ｖ等の正電圧ＶＰ１を生成する。
【００３６】
負電圧生成回路ＮＶＧｈは、ハイサイドドライバＨＤＶ用に負電圧を生成する回路であり、一部に前述したトランスＴＲ’の二次コイルＬ２２ｈを含み、これに加えて、ダイオードＤｎおよびコンデンサＣｎからなる半波整流回路を備える。当該半波整流回路は、二次コイルＬ２２ｈで生成された交流電圧の負電圧側をダイオードＤｎによって半波整流し、ノードＮ１ｍ（コンデンサＣｎの一端）を基準としてノードＮ１ｎ（コンデンサＣｎの他端）に例えば−１５Ｖ等の負電圧ＶＮ１を生成する。
【００３７】
ハイサイドの場合と同様に、ロウサイド用の二次コイルＬ２１ｌ，Ｌ２２ｌは、一端が中点ノードＮ２ｍに共通に結合され、当該中点ノードＮ２ｍは、エミッタ駆動端子ＬＥに結合される。ロウサイドにおいて、一次コイルＬ１ｌには、ＤＣ／ＡＣ変換回路ＤＣＡＣで生成された交流電圧が印加される。これに応じて、二次コイルＬ２１ｌは、一次コイルＬ１ｌと二次コイルＬ２１ｌの巻数比に応じた交流電圧を生成し、二次コイルＬ２２ｌも、一次コイルＬ１ｌと二次コイルＬ２２ｌの巻数比に応じた交流電圧を生成する。
【００３８】
正電圧生成回路ＰＶＧｌは、ロウサイドドライバＬＤＶ用に正電圧を生成する回路であり、一部に前述したトランスＴＲ’の二次コイルＬ２１ｌを含み、これに加えて、正電圧生成回路ＰＶＧｈの場合と同様の半波整流回路を備える。当該半波整流回路は、ノードＮ２ｍを基準としてノードＮ２ｐに例えば＋１５Ｖ等の正電圧ＶＰ２を生成する。負電圧生成回路ＮＶＧｌは、ロウサイドドライバＬＤＶ用に負電圧を生成する回路であり、一部に前述したトランスＴＲ’の二次コイルＬ２２ｌを含み、これに加えて、負電圧生成回路ＮＶＧｈの場合と同様の半波整流回路を備える。当該半波整流回路は、ノードＮ２ｍを基準としてノードＮ２ｎに例えば−１５Ｖ等の負電圧ＶＮ２を生成する。
【００３９】
ハイサイドドライバＨＤＶは、プルアップトランジスタＵＴｈおよびプルダウントランジスタＤＴｈを備え、ゲート駆動端子ＨＧおよびエミッタ駆動端子ＨＥを介してハイサイドトランジスタＴＨ’を駆動する。この例では、ハイサイドドライバＨＤＶは、プルアップトランジスタＵＴｈおよびプルダウントランジスタＤＴｈにエミッタフォロワのバイポーラトランジスタを用いたトーテムポール回路となっている。このような回路を用いると、ゲート駆動端子ＨＧに十分な電流を供給することができ、ハイサイドトランジスタＴＨ’のゲート容量を急速に充放電することができる。
【００４０】
プルアップトランジスタＵＴｈは、ハイサイドトランジスタＴＨ’をオンに駆動する際に、エミッタ駆動端子ＨＥ（ノードＮ１ｍ）を基準としてゲート駆動端子ＨＧに、抵抗Ｒｈｃを介して前述した正電圧ＶＰ１を印加する。抵抗Ｒｈｃは、ハイサイドトランジスタＴＨ’のターンオン時間を調整するために設けられる。プルダウントランジスタＤＴｈは、ハイサイドトランジスタＴＨ’をオフに駆動する際に、エミッタ駆動端子ＨＥ（ノードＮ１ｍ）を基準としてゲート駆動端子ＨＧに、抵抗Ｒｈｄを介して前述した負電圧ＶＮ１を印加する。抵抗Ｒｈｄは、ハイサイドトランジスタＴＨ’のターンオフ時間を調整するために設けられる。
【００４１】
ハイサイドドライバＨＤＶの場合と同様に、ロウサイドドライバＬＤＶは、プルアップトランジスタＵＴｌおよびプルダウントランジスタＤＴｌを備えたトーテムポール回路となっており、ゲート駆動端子ＬＧおよびエミッタ駆動端子ＬＥを介してロウサイドトランジスタＴＬ’を駆動する。プルアップトランジスタＵＴｌは、ロウサイドトランジスタＴＬ’をオンに駆動する際に、エミッタ駆動端子ＬＥ（ノードＮ２ｍ）を基準としてゲート駆動端子ＬＧに、抵抗Ｒｌｃを介して前述した正電圧ＶＰ２を印加する。プルダウントランジスタＤＴｌは、ロウサイドトランジスタＴＬ’をオフに駆動する際に、エミッタ駆動端子ＬＥを基準としてゲート駆動端子ＬＧに、抵抗Ｒｌｄを介して前述した負電圧ＶＮ２を印加する。
【００４２】
このように、図１４のドライバ部ＤＶＵ’では、負電圧生成回路ＮＶＧｈ，ＮＶＧｌを設けることで、図１１（ａ）および図１１（ｂ）で述べた誤点弧を防止している。しかし、この場合、負電圧生成回路ＮＶＧｈ，ＮＶＧｌの実装に伴い、ドライバ部ＤＶＵ’（配線基板）（図１の例では、３個の配線基板）における実装部品数が増大する。実装部品数が増大すると、部品コストの増大や実装コストの増大といったコストの増大が生じ得る。さらに、配線基板のサイズも増大し、これに伴うコストの増大も生じ得る。
【００４３】
なお、例えば、ＨＶＩＣ（High Voltage IC）を用いる場合等のような低〜中電力用途では、このような負電圧生成回路を設けずとも、誤点弧を防止できる場合がある。ただし、例えば、１２００Ｖ以上（望ましくは１４００Ｖ以上）の耐圧が必要とされ、また、１００Ａ以上（望ましくは数１００Ａ以上）の電流を流すような高電力用途では、通常、負電圧生成回路が必要とされる。この際に、当該負電圧生成回路は、絶縁状態で十分な電力供給を行うため、図１４に示したように、配線基板上のトランス等を用いて構成されることが望ましい。
【００４４】
《ドライバ部（駆動装置）の構成》
図３は、図１の電力変換装置において、ドライバ部（駆動装置）の主要部の概略構成例を示す回路図である。図３に示すドライバ部（駆動装置）ＤＶＵは、図１に示したドライバ部ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗのそれぞれに該当し、図１４のドライバ部ＤＶＵ’と比較して、図１４の負電圧生成回路ＮＶＧｈ，ＮＶＧｌを備えない構成となっている。
【００４５】
具体的には、トランスＴＲは、図１４の場合と異なり、一次コイルＬ１ｈに対応して１個の二次コイルＬ２１ｈを備え、一次コイルＬ１ｌに対応して１個の二次コイルＬ２１ｌを備える。一次コイルＬ１ｈ，Ｌ１ｌには、図１４の場合と同様に、ＤＣ／ＡＣ変換回路（交流電圧生成回路）ＤＣＡＣからの交流電圧が印加される。
【００４６】
ハイサイド用の正電圧生成回路ＰＶＧｈは、トランスＴＲの二次コイルＬ２１ｈを備え、これに加えて、ダイオードＤｐおよびコンデンサＣｐからなる整流回路（例えば半波整流回路）ＲＣＴ１を備える。整流回路ＲＣＴ１は、図１４で述べたように、ノードＮ１ｍを基準としてノードＮ１ｐに正電圧ＶＰ１を生成する。
【００４７】
ノードＮ１ｐは、図１４の場合と同様に、配線基板上の配線ＬＮ２を介してハイサイドドライバＨＤＶのプルアップトランジスタ（ここではｎｐｎ型バイポーラトランジスタ）ＵＴｈの一端（コレクタ）に結合される。一方、ノードＮ１ｍは、配線基板上の配線ＬＮ１を介してエミッタ駆動端子ＨＥに結合され、これに加えて、図１４の場合と異なり、ハイサイドドライバＨＤＶのプルダウントランジスタ（ここではｐｎｐ型バイポーラトランジスタ）ＤＴｈの一端（コレクタ）にも結合される。
【００４８】
同様に、ロウサイド用の正電圧生成回路ＰＶＧｌは、トランスＴＲの二次コイルＬ２１ｌを備え、これに加えて、ダイオードＤｐおよびコンデンサＣｐからなる整流回路（例えば半波整流回路）ＲＣＴ２を備える。整流回路ＲＣＴ２は、図１４で述べたように、ノードＮ２ｍを基準としてノードＮ２ｐに正電圧ＶＰ２を生成する。
【００４９】
ノードＮ２ｐは、図１４の場合と同様に、配線基板上の配線ＬＮ４を介してロウサイドドライバＬＤＶのプルアップトランジスタ（ここではｎｐｎ型バイポーラトランジスタ）ＵＴｌの一端（コレクタ）に結合される。一方、ノードＮ２ｍは、配線基板上の配線ＬＮ３を介してエミッタ駆動端子ＬＥに結合され、これに加えて、図１４の場合と異なり、ロウサイドドライバＬＤＶのプルダウントランジスタ（ここではｐｎｐ型バイポーラトランジスタ）ＤＴｌの一端（コレクタ）にも結合される。
【００５０】
これにより、ハイサイドドライバＨＤＶのプルダウントランジスタＤＴｈは、ハイサイドトランジスタＴＨをオフに駆動する際に、ゲート駆動端子ＨＧをエミッタ駆動端子ＨＥに結合する。言い換えれば、ハイサイドドライバＨＤＶは、ハイサイドトランジスタＴＨをオフに駆動する際に、ハイサイドトランジスタＴＨに、略０Ｖのゲート・エミッタ間電圧ＶｇｅＨを印加する。同様に、ロウサイドドライバＬＤＶのプルダウントランジスタＤＴｌは、ロウサイドトランジスタＴＬをオフに駆動する際に、ゲート駆動端子ＬＧをエミッタ駆動端子ＬＥに結合する。言い換えれば、ロウサイドドライバＬＤＶは、ロウサイドトランジスタＴＬをオフに駆動する際に、ロウサイドトランジスタＴＬに、略０Ｖのゲート・エミッタ間電圧ＶｇｅＬを印加する。
【００５１】
このように、ドライバ部（駆動装置）ＤＶＵが負電圧生成回路を備えないことで、ドライバ部ＤＶＵ（配線基板）（図１の例では、３個の配線基板）における実装部品数の削減が可能になる。具体的には、トランスＴＲにおける巻数の削減や、ダイオード部品およびコンデンサ部品（図１４のダイオードＤｎおよびコンデンサＣｎ）の削減が可能になる。その結果、部品コストや実装コストといった各種コストを低減することができ、また、配線基板のサイズを小さくすることも可能になる。
【００５２】
なお、ここでは、２個の一次コイルＬ１ｈ，Ｌ１ｌが設けられるが、ハイサイドドライバＨＤＶおよびロウサイドドライバＬＤＶで必要とされる総電力を１個の一次コイルで供給できる場合には、一次コイルＬ１ｈ，Ｌ１ｌを１個に統合することも可能である。また、ハイサイドドライバＨＤＶおよびロウサイドドライバＬＤＶは、ここでは、エミッタフォロワのバイポーラトランジタを用いたが、必ずしもこれに限定されず、例えば、ＭＯＳトランジスタ等を用いて構成することも可能である。さらに、ここでは、整流回路ＲＣＴ１，ＲＣＴ２として、半波整流回路を用いたが、負電圧生成回路の削減によって得られる面積を利用して、より電圧の安定化を図れる全波整流回路を用いることも可能である。
【００５３】
ここで、図３に示したように、負電圧生成回路を用いずに図１１（ａ）および図１１（ｂ）に示したような誤点弧を防止するため、例えば、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬとして、高電力用途に対応し、かつ小さい帰還容量Ｃｒｅｓを持つＩＧＢＴを用いる。帰還容量Ｃｒｅｓが小さいＩＧＢＴを用いることで、式（３）から判るように、瞬間的に上昇するゲート・エミッタ間電圧Ｖｇｅを低減でき、その結果、誤点弧を防止できる。
【００５４】
《ハイサイド／ロウサイドトランジスタの構造》
図４は、図２において、ハイサイドトランジスタまたはロウサイドトランジスタを構成する半導体チップの構造例を示す平面図である。図４に示す半導体チップＣＨＰは、セル形成領域ＡＲ１と、ゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、半導体チップＣＨＰの外周部に設けられ、その内側にセル形成領域ＡＲ１が設けられる。
【００５５】
セル形成領域ＡＲ１には、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。詳細には、エミッタ電極ＥＥ上に形成された絶縁膜に開口部が設けられ、当該開口部から露出した部分がエミッタパッドＥＰとなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
【００５６】
ゲート配線引き出し領域ＡＲ２には、ゲート電極ＧＥ、およびゲート電極ＧＥに接続されるゲート配線ＧＬが設けられる。ゲート電極ＧＥの中央部は、エミッタパッドＥＰの場合と同様に、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
【００５７】
図５は、図４におけるセル形成領域およびゲート配線引き出し領域の主要部の構造例を示す平面図である。図５では、図４におけるセル形成領域ＡＲ１とゲート配線引き出し領域ＡＲ２との境界部分を例として、Ｚ軸において、図４のエミッタ電極ＥＥの下層に配置される部分の構造例が示される。まず、セル形成領域ＡＲ１では、複数の単位セル領域ＬＣがＸ軸方向に並んで配置される。各単位セル領域ＬＣは、アクティブセル領域となるハイブリッドセル領域ＬＣｈと、その両側に配置される２つのインアクティブセル領域ＬＣｉと、を有する。ハイブリッドセル領域ＬＣｈ、および、２つのインアクティブセル領域ＬＣｉのそれぞれは、Ｙ軸方向に延在する。
【００５８】
Ｘ軸方向で隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有する。すなわち、当該２つの単位セル領域ＬＣの一方は、当該１つのインアクティブセル領域ＬＣｉの半分の領域を有し、他方は、残りの半分の領域を有する。ハイブリッドセル領域ＬＣｈは、Ｘ軸において中央に配置されるトレンチゲート電極ＴＧ１と、Ｘ軸においてトレンチゲート電極ＴＧ１の両隣に間隔を空けてそれぞれ配置される２個のトレンチゲート電極ＴＧ２，ＴＧ３と、を有する。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３のそれぞれは、Ｙ軸方向に延在する。また、Ｘ軸において、トレンチゲート電極ＴＧ１と、トレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間には、ｐ型ボディ領域ＰＢが配置される。
【００５９】
一方、Ｘ軸において、トレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３との間の領域は、インアクティブセル領域ＬＣｉとなる。インアクティブセル領域ＬＣｉは、ｐ型フローティング領域ＰＦを有する。また、インアクティブセル領域ＬＣｉは、トレンチゲート電極ＴＧ２，ＴＧ３と同層に形成されるエミッタ接続部ＴＧｘを有する。トレンチゲート電極ＴＧ２，ＴＧ３は、エミッタ接続部ＴＧｘを介して接続され、エミッタ接続部ＴＧｘは、コンタクト層ＣＴ１を介してＺ軸方向の上層に配置されるエミッタ電極ＥＥと電気的に接続される。その結果、トレンチゲート電極ＴＧ２，ＴＧ３は、エミッタ電極ＥＥと電気的に接続される。
【００６０】
なお、トレンチゲート電極ＴＧ２，ＴＧ３は、セル形成領域ＡＲ１とゲート配線引き出し領域ＡＲ２との境界部において、端部トレンチゲート電極ＴＧｐを介して接続される。その結果、トレンチゲート電極ＴＧ２，ＴＧ３と、エミッタ接続部ＴＧｘと、端部トレンチゲート電極ＴＧｐとによって区画されたｐ型フローティング領域ＰＦは、フローティングノードとなる。
【００６１】
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばｐ型領域ＰＦｐが設けられる。ｐ型領域ＰＦｐは、コンタクト層ＣＴ２を介して、上層のエミッタ電極ＥＥと電気的に接続される。また、当該コンタクト層ＣＴ２は、ｐ型ボディ領域ＰＢとエミッタ電極ＥＥとを電気的に接続する。さらに、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬと、ゲート配線ＧＬの下層に配置され、セル形成領域ＡＲ１内のトレンチゲート電極ＴＧ１と同層に形成されるトレンチゲート電極ＴＧｚとが配置される。
【００６２】
トレンチゲート電極ＴＧ１は、このゲート配線ＧＬに向けて延在し、トレンチゲート電極ＴＧｚと接続される。トレンチゲート電極ＴＧｚは、接続電極ＧＴＧを介して、ゲート配線ＧＬと電気的に接続される。その結果、トレンチゲート電極ＴＧ１は、ゲート配線ＧＬを介してゲート電極ＧＥと電気的に接続される。
【００６３】
図６は、図５におけるハイブリッドセル領域の詳細な構造例を示す平面図である。図６には、図５における領域ＡＲ３の構造例が示される。前述したように、ハイブリッドセル領域（アクティブセル領域）ＬＣｈは、ゲート電極ＧＥと電気的に接続されるトレンチゲート電極ＴＧ１と、その両隣に間隔を空けて配置され、エミッタ電極ＥＥと電気的に接続されるトレンチゲート電極ＴＧ２，ＴＧ３とを有する。このように、アクティブセル領域において、Ｘ軸方向で順に配置される３本のトレンチゲート電極ＴＧ２，ＴＧ１，ＴＧ３が、それぞれ、エミッタ電極、ゲート電極、エミッタ電極となる構造を、本明細書では、ＥＧＥ構造と呼ぶ。
【００６４】
トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、詳細には、それぞれ、溝部となる３本のトレンチにそれぞれ埋め込まれる形で配置される。各トレンチの内壁には、それぞれゲート絶縁膜ＧＩが形成され、各トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、当該各ゲート絶縁膜ＧＩに接触する形で埋め込まれる。
【００６５】
また、トレンチゲート電極ＴＧ１と、トレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間には、ｐ型ボディ領域ＰＢが配置される。ｐ型ボディ領域ＰＢは、Ｙ軸方向に沿って、連続して形成される。一方、トレンチゲート電極ＴＧ２を挟んでｐ型ボディ領域ＰＢと対向する側には、フローティングノードとなるｐ型フローティング領域ＰＦが配置される。同様に、トレンチゲート電極ＴＧ３を挟んでｐ型ボディ領域ＰＢと対向する側には、フローティングノードとなるｐ型フローティング領域ＰＦが配置される。ｐ型ボディ領域ＰＢおよびｐ型フローティング領域ＰＦは、共にｐ型の導電型となる半導体領域である。
【００６６】
ｐ型ボディ領域ＰＢには、複数のｎ＋型エミッタ領域ＮＥと、ｐ＋型ボディコンタクト領域ＰＢＣとが形成される。複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置される。ｎ＋型エミッタ領域ＮＥは、ｐ型とは異なるｎ型の導電型となる半導体領域であり、ｎ＋型は、ｎ型よりも不純物濃度が高くなっている。また、ｐ＋型は、ｐ型の導電型であるが、ｐ型よりも不純物濃度が高くなっている。Ｘ軸において、ｎ＋型エミッタ領域ＮＥは、トレンチゲート電極ＴＧ１の両脇に配置される。ｐ＋型ボディコンタクト領域ＰＢＣは、トレンチゲート電極ＴＧ１との間でｎ＋型エミッタ領域ＮＥを挟むように配置される。
【００６７】
図７は、図６におけるＡ−Ａ’間の構造例を示す断面図である。図７に示すハイブリッドセル領域（アクティブセル領域）ＬＣｈでは、図６で述べたように、半導体基板の主面側において、順に配置される３本のトレンチゲート電極ＴＧ２，ＴＧ１，ＴＧ３が形成され、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間にｐ型ボディ領域ＰＢが形成される。
【００６８】
各トレンチゲート電極ＴＧ２，ＴＧ１，ＴＧ３は、各トレンチの内壁に形成されるゲート絶縁膜ＧＩに接触する形で埋め込まれる。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、例えば、ポリシリコン等で形成される。ｐ型ボディ領域ＰＢにおいて、トレンチゲート電極ＴＧ１の両脇には、ｎ＋型エミッタ領域ＮＥが形成され、トレンチゲート電極ＴＧ１との間でｎ＋型エミッタ領域ＮＥを挟むようにｐ＋型ボディコンタクト領域ＰＢＣが形成される。
【００６９】
また、これらの領域の上層には、層間絶縁膜ＩＬを介してエミッタ電極ＥＥが形成され、さらにその上層に絶縁膜ＦＰＦが形成される。ｐ＋型ボディコンタクト領域ＰＢＣは、層間絶縁膜ＩＬに形成されたコンタクト層ＣＴを介してエミッタ電極ＥＥと電気的に接続される。ここでは、ｐ＋型ボディコンタクト領域ＰＢＣは、ｎ＋型エミッタ領域ＮＥよりも下層に形成され、当該コンタクト層ＣＴは、ｎ＋型エミッタ領域ＮＥおよびｐ型ボディ領域ＰＢとも接触する。これにより、ｎ＋型エミッタ領域ＮＥおよびｐ型ボディ領域ＰＢは、コンタクト層ＣＴを介してエミッタ電極ＥＥと電気的に接続される。
【００７０】
トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間の領域において、ｐ型ボディ領域ＰＢの下層には、ＩＥ効果を高めるためのｎ型ホールバリア領域ＮＨＢが形成される。ｐ＋型ボディコンタクト領域ＰＢＣの下層には、それよりも不純物濃度が低く、ｎ型ホールバリア領域ＮＨＢに接触するように配置されるｐ＋型ラッチアップ防止領域ＰＬＰが形成される。
【００７１】
ｎ型ホールバリア領域ＮＨＢの下層には、ｎ−型ドリフト領域ＮＤが形成される。ｎ−型は、ｎ型の導電型であるが、ｎ型よりも不純物濃度が低くなっている。ｎ−型ドリフト領域ＮＤの下層には、電界の広がりを止めるためのｎ型フィールドストップ領域ＮＳが形成され、さらにその下層には、ｐ＋型コレクタ領域ＣＬが形成される。ｐ＋型コレクタ領域ＣＬの下層には、当該ｐ＋型コレクタ領域ＣＬと電気的に接続されるコレクタ電極ＣＥが形成される。なお、トレンチゲート電極ＴＧ２を挟んでｎ型ホールバリア領域ＮＨＢと対向する側と、トレンチゲート電極ＴＧ３を挟んでｎ型ホールバリア領域ＮＨＢと対向する側には、それぞれ、フローティングノードとなるｐ型フローティング領域ＰＦが形成される。
【００７２】
トレンチゲート電極ＴＧ１に所定のゲート電圧を印加すると、ｐ型ボディ領域ＰＢにチャネルが形成され、ｎ＋型エミッタ領域ＮＥからの電子がｎ型ホールバリア領域ＮＨＢを介してｎ−型ドリフト領域ＮＤに注入される。これに応じて、ｐ＋型コレクタ領域ＣＬからｎ−型ドリフト領域ＮＤに正孔が注入される。当該正孔は、ｎ型ホールバリア領域ＮＨＢやｐ型フローティング領域ＰＦが障壁となってｎ−型ドリフト領域ＮＤに蓄積される。これにより、高いＩＥ効果によってｎ−型ドリフト領域ＮＤの低オン抵抗化が図れる。その結果、例えば、図１に示したような高電力用途においても、十分な耐圧と低い導通損失とを両立できる。
【００７３】
《ハイサイド／ロウサイドトランジスタの寄生容量》
図８（ａ）は、図７の構造に存在する寄生容量を示す説明図であり、図８（ｂ）は、図８（ａ）の等価回路図である。図７等に示したＥＧＥ構造のＩＧＢＴには、図８（ｂ）に示すような各種寄生容量Ｃｇｄ，Ｃｇｅ，Ｃｆｐｃ，Ｃｅｆｐ，Ｃｅｄが存在する。寄生容量Ｃｇｄは、ゲート（ゲート電極ＧＥ）・コレクタ（コレクタ電極ＣＥ）間に存在し、図８（ａ）に示すように、主に、トレンチゲート電極ＴＧ１と、ｎ型ホールバリア領域ＮＨＢとの間のゲート絶縁膜ＧＩの容量に該当する。
【００７４】
寄生容量Ｃｇｅは、ゲート・エミッタ（エミッタ電極ＥＥ）間に存在し、図８（ａ）では省略されているが、トレンチゲート電極ＴＧ１とｎ＋型エミッタ領域ＮＥとの間や、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間に適宜存在する。寄生容量Ｃｅｄは、エミッタ・コレクタ間に存在し、図８（ａ）に示すように、主に、トレンチゲート電極ＴＧ２，ＴＧ３のそれぞれと、ｎ型ホールバリア領域ＮＨＢとの間のゲート絶縁膜ＧＩの容量に該当する。
【００７５】
寄生容量Ｃｆｐｃは、図８（ａ）に示すように、主に、ｎ−型ドリフト領域ＮＤとｐ型フローティング領域ＰＦとの間の接合容量に該当する。寄生容量Ｃｅｆｐは、図８（ａ）に示すように、主に、ｐ型フローティング領域ＰＦとトレンチゲート電極ＴＧ２，ＴＧ３のそれぞれとの間のゲート絶縁膜ＧＩの容量に該当する。その結果、コレクタは、寄生容量Ｃｆｐｃと寄生容量Ｃｅｆｐとを介してエミッタに結合される。
【００７６】
《ハイサイド／ロウサイドトランジスタの構造（比較例）》
図１２は、本発明の比較例として検討したハイサイドトランジスタまたはロウサイドトランジスタにおけるアクティブ領域の構造例を示す断面図である。図１２に示すアクティブ領域では、図７の場合と異なり、半導体基板の主面側において、順に配置される２本のトレンチゲート電極ＴＧ１ａ，ＴＧ１ｂが形成され、トレンチゲート電極ＴＧ１ａとトレンチゲート電極ＴＧ１ｂとの間にｐ型ボディ領域ＰＢが形成される。
【００７７】
ｐ型ボディ領域ＰＢでは、トレンチゲート電極ＴＧ１ａ，ＴＧ１ｂのそれぞれに隣接してｎ＋型エミッタ領域ＮＥが形成され、当該２個のｎ＋型エミッタ領域ＮＥの間にｐ＋型ボディコンタクト領域ＰＢＣが形成される。また、トレンチゲート電極ＴＧ１ａ，ＴＧ１ｂのそれぞれを挟んでｎ型ホールバリア領域ＮＨＢと対向する側には、ｐ型フローティング領域ＰＦが形成される。ここで、トレンチゲート電極ＴＧ１ａ，ＴＧ１ｂのそれぞれは、図示しない箇所で共にゲート電極ＧＥに電気的に接続される。本明細書では、このように順に配置される２本のトレンチゲート電極ＴＧ１ａ，ＴＧ１ｂが共にゲート電極ＧＥに接続される構造を、図７のＥＧＥ構造と対比してＧＧ構造と呼ぶ。
【００７８】
《ハイサイド／ロウサイドトランジスタの寄生容量（比較例との対比）》
図１３（ａ）は、図１２の構造に存在する寄生容量を示す説明図であり、図１３（ｂ）は、図１３（ａ）の等価回路図である。図１３（ａ）および図１３（ｂ）に示すように、ＧＧ構造では、図８（ａ）および図８（ｂ）に示したＥＧＥ構造における寄生容量Ｃｆｐｃ，Ｃｅｆｐと同様に、ｐ型フローティング領域ＰＦに伴う寄生容量Ｃｆｐｃ，Ｃｇｆｐが存在する。
【００７９】
ただし、ＥＧＥ構造では、当該寄生容量Ｃｆｐｃ，Ｃｅｆｐがエミッタ・コレクタ間に存在するのに対して、ＧＧ構造では、当該寄生容量Ｃｆｐｃ，Ｃｇｆｐがゲート・コレクタ間に存在する点が大きく異なる。すなわち、ＧＧ構造では、ゲートがｐ型フローティング領域ＰＦ（言い換えればインアクティブセル領域ＬＣｉ）に近接して配置されるのに対して、ＥＧＥ構造では、ゲートがエミッタに挟まれているため、エミッタがｐ型フローティング領域ＰＦに近接して配置される。
【００８０】
これにより、ＥＧＥ構造では、ＧＧ構造と比較して、ゲート・コレクタ間の帰還容量Ｃｒｅｓを大きく低減することができる。具体的には、本発明者等の検証によると、ＥＧＥ構造における（Ｃｒｅｓ／Ｃｉｅｓ）（すなわち式（３））の値は、ＧＧ構造の値の２０％程度となる。その結果、図３のように、負電圧生成回路を備えないドライバ部ＤＶＵを用いた場合であっても誤点弧を防止できる。また、ＥＧＥ構造を用いると、ＧＧ構造と比較して帰還容量Ｃｒｅｓが小さいため、スイッチング速度を速めることができ、スイッチング損失を低減することも可能である。
【００８１】
以上、本実施の形態１の電力変換装置および駆動装置を用いることで、代表的には、実装部品数の低減が可能になる。
【００８２】
（実施の形態２）
《ドライバ部（駆動装置）の構成（応用例）》
図９は、本発明の実施の形態２による電力変換装置において、ドライバ部（駆動装置）の主要部の概略構成例を示す回路図である。図９に示すドライバ部（駆動装置）ＤＶＵ２は、図１に示したドライバ部ＤＶＵｕ，ＤＶＵｖ，ＤＶＵｗのそれぞれに該当する。当該ドライバ部ＤＶＵ２は、図３に示したドライバ部ＤＶＵに対して、ＰＷＭ（Pulse Width Modulation）信号ＰＷＭｈ，ＰＷＭｌ用の各外部端子と、ＤＣ／ＤＣ変換回路ＤＣＤＣと、カプラ制御回路ＣＰＬＣＴと、フォトカプラＣＰＬｈ，ＣＰＬｌとが追加された構成となっている。外部端子（ＰＷＭｈ，ＰＷＭｌ）には、図１に示したインバータ制御部ＣＴＬＵによって生成されたＰＷＭ信号ＰＷＭｈ，ＰＷＭｌが入力される。
【００８３】
ＤＣ／ＤＣ変換回路ＤＣＤＣは、外部端子（ＶＤＤ）から供給される１５Ｖ等の電源電圧ＶＤＤを、例えば５Ｖ等の電源電圧ＶＤＤ２に変換する。カプラ制御回路ＣＰＬＣＴは、電源電圧ＶＤＤ２で動作し、外部端子（ＰＷＭｈ）から入力されたＰＷＭ信号ＰＷＭｈでハイサイド用のフォトカプラＣＰＬｈを制御し、外部端子（ＰＷＭｌ）から入力されたＰＷＭ信号ＰＷＭｌでロウサイド用のフォトカプラＣＰＬｌを制御する。その結果、フォトカプラＣＰＬｈ，ＣＰＬｌには、それぞれ、正電圧ＶＰ１，ＶＰ２よりも低い電圧レベル（例えば５Ｖレベル）を持つＰＷＭ信号ＰＷＭｈ，ＰＷＭｌが入力される。
【００８４】
フォトカプラＣＰＬｈは、ＰＷＭ信号ＰＷＭｈの電圧レベルを正電圧ＶＰ１に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号でハイサイドドライバＨＤＶを制御する。具体的には、入力されたＰＷＭ信号ＰＷＭｈの論理レベルに応じてフォトダイオードＰＤの発光有無が制御され、当該発光有無に応じてフォトトランジスタＰＴＲのオン・オフが制御され、当該オン・オフに応じて図示しない回路を介して正電圧ＶＰ１の電圧レベルを持つＰＷＭ信号が生成される。そして、当該ＰＷＭ信号によって、ハイサイドドライバＨＤＶのプルアップトランジスタＵＴｈおよびプルダウントランジスタＤＴｈのオン・オフが制御される。
【００８５】
同様に、フォトカプラＣＰＬｌは、ＰＷＭ信号ＰＷＭｌの電圧レベルを正電圧ＶＰ２に応じた電圧レベルに変換し、当該変換後のＰＷＭ信号でロウサイドドライバＬＤＶを制御する。具体的には、フォトカプラＣＰＬｌから出力される正電圧ＶＰ２の電圧レベルを持つＰＷＭ信号によって、ロウサイドドライバＬＤＶのプルアップトランジスタＵＴｌおよびプルダウントランジスタＤＴｌのオン・オフが制御される。このようなＰＷＭ信号を用いた制御により、図１のインバータ部ＩＶＵからは、ＰＷＭ信号の周期やデューティに基づき、所定の周波数および電圧を持つ交流電圧が生成される。
【００８６】
このような構成において、図９では、図３の場合と異なり、正電圧ＶＰ１，ＶＰ２の値が１５Ｖよりも大きい値（例えば２０Ｖ等）に設定されている。これにより、図３の場合（すなわち正電圧ＶＰ１，ＶＰ２の値が１５Ｖの場合）と比較して、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬのオン抵抗を低減でき、導通損失を低減すること等が可能になる。
【００８７】
ここで、ＩＧＢＴでは、一般的に、ゲート・エミッタ間電圧の最大値は、±２０Ｖとされ、実用上は、図１４に示したように、±１５Ｖのゲート・エミッタ間電圧が多く使用される。また、フォトカプラＣＰＬｈ，ＣＰＬｌの最大出力電圧は、３０Ｖ程度である場合が多い。こうした中、図９の構成は、実施の形態１で述べたように負電圧生成回路を備えないため、図１４の場合と異なり、フォトカプラＣＰＬｈ，ＣＰＬｌの最大出力電圧に１５Ｖ程度のマージンが得られる。その結果、正電圧ＶＰ１，ＶＰ２の値を大きくすることが可能になる。
【００８８】
《ドライバ部（駆動装置）の基板レイアウト》
図１０（ａ）は、図９のドライバ部における基板レイアウトの概略構成例を示す平面図であり、図１０（ｂ）は、図１０（ａ）の比較例となる基板レイアウトの概略構成例を示す平面図である。図１０（ａ）に示すように、ドライバ部（駆動装置）ＤＶＵ２を構成する配線基板は、絶縁領域ＩＳＯを挟んで互いに絶縁された３個の配線領域ＡＲＥ１，ＡＲＥ２，ＡＲＥ３を備える。各配線領域ＡＲＥ１，ＡＲＥ２，ＡＲＥ３は、代表的には、ガラスエポキシ等の絶縁体上に銅等の導電膜を形成したような構造となっている。
【００８９】
配線領域ＡＲＥ３には、外部コネクタ部ＩＯＢ３と、ＤＣ／ＡＣ変換回路ＤＣＡＣと、カプラ制御回路ＣＰＬＣＴと、ＤＣ／ＤＣ変換回路ＤＣＤＣとが実装される。外部コネクタ部ＩＯＢ３には、４個の外部端子（ＶＤＤ，ＧＮＤ，ＰＷＭｈ，ＰＷＭｌ）が含まれる。配線領域ＡＲＥ１には、外部コネクタ部ＩＯＢ１と、正電圧生成回路ＰＶＧｈと、ハイサイドドライバＨＤＶと、抵抗Ｒｈｃ，Ｒｈｄとが実装される。外部コネクタ部ＩＯＢ１には、ハイサイド用のゲート駆動端子ＨＧおよびエミッタ駆動端子ＨＥが含まれる。
【００９０】
配線領域ＡＲＥ２には、外部コネクタ部ＩＯＢ２と、正電圧生成回路ＰＶＧｌと、ロウサイドドライバＬＤＶと、抵抗Ｒｌｃ，Ｒｌｄとが実装される。外部コネクタ部ＩＯＢ２には、ロウサイド用のゲート駆動端子ＬＧおよびエミッタ駆動端子ＬＥが含まれる。フォトカプラＣＰＬｈは、配線領域ＡＲＥ１と配線領域ＡＲＥ３との間に実装され、フォトカプラＣＰＬｌは、配線領域ＡＲＥ２と配線領域ＡＲＥ３との間に実装される。トランスＴＲは、配線領域ＡＲＥ３と、配線領域ＡＲＥ１および配線領域ＡＲＥ２との間に実装される。
【００９１】
配線領域ＡＲＥ３に実装される各種回路は、接地電源電圧ＧＮＤ（０Ｖ）を基準として動作する。一方、配線領域ＡＲＥ１に実装される各種回路は、エミッタ駆動端子ＨＥの電圧レベルを基準として動作する。ただし、エミッタ駆動端子ＨＥの電圧レベルは、接地電源電圧ＧＮＤと異なり、０Ｖ近辺から電圧電圧ＶＣＣ（例えば１０００Ｖ）近辺の間で推移する。このため、図１０（ａ）では絶縁領域ＩＳＯが設けられ、トランスＴＲおよびフォトカプラＣＰＬｈを用いて、電源供給および信号伝送が行われる。
【００９２】
また、配線領域ＡＲＥ２は、接地電源電圧ＶＳＳ（０Ｖ）を基準として動作するため、場合によっては、配線領域ＡＲＥ３と統合することも可能である。ただし、接地電源電圧ＶＳＳには、接地電源電圧ＧＮＤと異なり大きなノイズが生じ得ることや、配線領域ＡＲＥ３から配線領域ＡＲＥ２に向けた電源供給および信号伝送に、配線領域ＡＲＥ１の場合と同様の方式を用いる観点から、ここでは、配線領域ＡＲＥ２と配線領域ＡＲＥ３とを絶縁領域ＩＳＯで分離している。
【００９３】
一方、図１０（ｂ）には、図１４の構成例に対して図９のフォトカプラ等を追加した場合の基板レイアウトが示される。図１０（ｂ）では、ハイサイド用の配線領域ＡＲＥ１’およびロウサイド用の配線領域ＡＲＥ２’にそれぞれ負電源生成回路ＮＶＧｈ，ＮＶＧｌが実装され、また、トランスＴＲ’のサイズが図１０（ａ）の場合と比較して大きくなっている。その結果、実装部品数が増大し、これに伴い、コストの増大や配線基板のサイズの増大等が生じ得る。そこで、図１０（ａ）の構成例を用いることが有益となる。
【００９４】
以上、本実施の形態２の電力変換装置および駆動装置を用いることで、実施の形態１の場合と同様に、代表的には、実装部品数の削減が可能になる。さらに、ハイサイド／ロウサイドトランジスタの駆動電圧を容易に上げることができ、損失の低減等が図れる。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００９６】
ＡＣＧ  発電機
ＡＲ  領域
ＡＲＥ  配線領域
ＢＳＴＵ  昇圧回路部
Ｃ  コンデンサ
ＣＨＰ  半導体チップ
ＣＬ  ｐ＋型コレクタ領域
ＣＰＬ  フォトカプラ
ＣＰＬＣＴ  カプラ制御回路
ＣＴ  コンタクト層
ＣＴＬＵ  インバータ制御部
ＣＶＵ  コンバータ部
Ｄ  ダイオード
ＤＣＡＣ  ＤＣ／ＡＣ変換回路
ＤＣＤＣ  ＤＣ／ＤＣ変換回路
ＤＤ  還流ダイオード
ＤＴ  プルダウントランジスタ
ＤＶＵ  ドライバ部（駆動装置）
ＥＥ  エミッタ電極
ＥＰ  エミッタパッド
ＦＰＦ  絶縁膜
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート配線
ＧＰ  ゲートパッド
ＧＴＧ  接続電極
ＨＡ  ハイサイドアーム
ＨＤＶ  ハイサイドドライバ
ＨＥ，ＬＥ  エミッタ駆動端子
ＨＧ，ＬＧ  ゲート駆動端子
ＩＬ  層間絶縁膜
ＩＯＢ  外部コネクタ部
ＩＳＯ  絶縁領域
ＩＶＵ  インバータ部
Ｌ  インダクタ（コイル）
ＬＡ  ロウサイドアーム
ＬＣ  単位セル領域
ＬＣｈ  ハイブリッドセル領域（アクティブセル領域）
ＬＣｉ  インアクティブセル領域
ＬＤ  負荷
ＬＤＶ  ロウサイドドライバ
ＬＮ  配線
Ｎ  ノード
ＮＤ  ｎ−型ドリフト領域
ＮＥ  ｎ＋型エミッタ領域
ＮＨＢ  ｎ型ホールバリア領域
ＮＳ  ｎ型フィールドストップ領域
ＮＶＧ  負電圧生成回路
ＰＢ  ｐ型ボディ領域
ＰＢＣ  ｐ＋型ボディコンタクト領域
ＰＣＥ  電力変換装置
ＰＤ  フォトダイオード
ＰＦ  ｐ型フローティング領域
ＰＦｐ  ｐ型領域
ＰＬＰ  ｐ＋型ラッチアップ防止領域
ＰＮ  端子
ＰＴＲ  フォトトランジスタ
ＰＶＧ  正電圧生成回路
Ｒ  抵抗
ＲＣＴ  整流回路
ＳＷ  スイッチ
ＴＧ  トレンチゲート電極
ＴＨ  ハイサイドトランジスタ
ＴＬ  ロウサイドトランジスタ
ＴＲ  トランス
ＵＯ，ＶＯ，ＷＯ  出力端子
ＵＴ  プルアップトランジスタ
ＶＣＣ，ＶＤＤ，ＶＤＤ２  電源電圧
ＶＮ  負電圧
ＶＰ  正電圧
ＶＳＳ，ＧＮＤ  接地電源電圧
ＷＴＢ  風力タービン
【図１】
2017022798.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2017022798.tif 000012
【図１１】
2017022798.tif 000013
【図１２】
2017022798.tif 000014
【図１３】
2017022798.tif 000015
【図１４】
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