(57)【要約】【課題】転送データに発生する異常を簡易な構成で回避すること。【解決手段】複数の転送データ毎に、特定のビットパターンを設定して前記転送データのビットパターンと前記特定のビットパターンとのビット位置を入れ替え、前記転送データに前記特定のビットパターンが設定された設定済データと、その設定済データが転送された転送済データとの組み合わせ毎に、前記設定済データとその前記転送済データとにおける前記特定のビットパターンの値を比較し、その比較の結果、異なる値が検知された場合に、比較対象となった前記設定済データの次以降に転送される前記設定済データである次転送設定済データにおける前記転送データのビットパターンの少なくとも一部が、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替える。【選択図】図１３
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【特許請求の範囲】
【請求項１】
複数の転送されるべきデータである転送前データ毎に特定のビットパターンを設定するビットパターン設定部と、
前記転送前データ毎に、前記転送前データのビットパターンと前記特定のビットパターンとのビット位置を入れ替える第一のビット位置制御部と、
前記転送前データに前記特定のビットパターンが設定されたデータである設定済データと、その設定済データが転送されたデータである転送済データとの組み合わせ毎に、前記設定済データとその設定済データの前記転送済データとにおける前記特定のビットパターンの値を対応するビット同士で比較するビットパターン比較部と、
前記特定のビットパターンの値の比較の結果、前記ビット同士で異なる値が検知された場合に、前記特定のビットパターンの値の比較対象となった前記設定済データの次以降に転送される前記設定済データである次転送設定済データにおける前記転送前データのビットパターンの少なくとも一部のビットが、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替える第二のビット位置制御部と、
を含むことを特徴とする情報処理装置。
【請求項２】
前記第一のビット位置制御部は、
前記転送前データのビットパターンと前記特定のビットパターンとの入れ替えるビット位置を、前記特定のビットパターンのデータ周期で、前記転送前データ毎に所定の順番で変えていくことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記ビットパターン設定部は、
前記転送前データの値が所定の範囲内である場合、前記転送前データの下位、若しくは、上位のビットを前記特定のビットパターンとして設定することを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記転送前データに、前記転送前データのビットパターンと前記特定のビットパターンとは異なるビットパターンである冗長ビットパターンを付加するビットパターン付加部を含み、
前記第二のビット位置制御部は、
前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替えた後、前記次転送設定済データにおける入れ替えられた前記特定のビットパターンのビットと前記冗長ビットパターンのビットとを入れ替えることを特徴とする請求項１ないし３いずれか１項に記載の情報処理装置。
【請求項５】
前記転送前データに、前記転送前データのビットパターンと前記特定のビットパターンとは異なるビットパターンである冗長ビットパターンを付加するビットパターン付加部を含み、
前記第二のビット位置制御部は、
前記特定のビットパターンの値の比較の結果、前記ビット同士で異なる値が検知された場合に、前記少なくとも一部のビットが、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記冗長ビットパターンのビットとを入れ替えることを特徴とする請求項１ないし４いずれか１項に記載の情報処理装置。
【請求項６】
前記特定のビットパターンの値の比較の結果、前記組み合わせ単位で所定の回数だけ連続して前記ビット同士で異なる値が検知された場合に、前記設定済データを転送する転送部に異常が発生していることを検知する異常発生検知部を備えることを特徴とする請求項１ないし５いずれか１項に記載の情報処理装置。
【請求項７】
前記特定のビットパターンの値の比較の結果、前記組み合わせ単位で所定の回数だけ連続して同じ位置に対応するビットにおいて前記ビット同士で異なる値が検知された場合に、前記設定済データを転送する転送部に異常が発生していることを検知する異常発生検知部を備えることを特徴とする請求項１ないし６いずれか１項に記載の情報処理装置。
【請求項８】
前記特定のビットパターンの値の比較の結果、前記組み合わせ単位で所定の回数だけ連続して同じ位置に対応するビットにおいて前記ビット同士で異なる値が検知された場合に、前記設定済データを転送する転送部の前記同じ位置のビットに相当する部分に異常が発生していることを検知する異常発生検知部を備えることを特徴とする請求項１ないし７いずれか１項に記載の情報処理装置。
【請求項９】
複数の転送されるべきデータである転送前データ毎に特定のビットパターンを設定し、
前記転送前データ毎に、前記転送前データのビットパターンと前記特定のビットパターンとのビット位置を入れ替え、
前記転送前データに前記特定のビットパターンが設定されたデータである設定済データと、その設定済データが転送されたデータである転送済データとの組み合わせ毎に、前記設定済データとその設定済データの前記転送済データとにおける前記特定のビットパターンの値を対応するビット同士で比較し、
前記特定のビットパターンの値の比較の結果、前記ビット同士で異なる値が検知された場合に、前記特定のビットパターンの値の比較対象となった前記設定済データの次以降に転送される前記設定済データである次転送設定済データにおける前記転送前データのビットパターンの少なくとも一部のビットが、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替える、
ことを特徴とする情報処理方法。
【請求項１０】
複数の転送されるべきデータである転送前データ毎に特定のビットパターンを設定するステップと、
前記転送前データ毎に、前記転送前データのビットパターンと前記特定のビットパターンとのビット位置を入れ替えるステップと、
前記転送前データに前記特定のビットパターンが設定されたデータである設定済データと、その設定済データが転送されたデータである転送済データとの組み合わせ毎に、前記設定済データとその設定済データの前記転送済データとにおける前記特定のビットパターンの値を対応するビット同士で比較するステップと、
前記特定のビットパターンの値の比較の結果、前記ビット同士で異なる値が検知された場合に、前記特定のビットパターンの値の比較対象となった前記設定済データの次以降に転送される前記設定済データである次転送設定済データにおける前記転送前データのビットパターンの少なくとも一部のビットが、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替えるステップと、
を情報処理装置に実行させることを特徴とする情報処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、情報処理方法、情報処理プログラムに関する。
【背景技術】
【０００２】
車載用、医療用等の特定の用途に用いられる情報処理装置であるＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）においては、近年、データ転送における異常検知の技術が必須となっている。
【０００３】
そこで、情報処理装置を動作させる前に、テストパターンを印加してデータ転送における異常を検知する技術（特許文献１参照）や、特定時間に転送完了割り込み信号の遷移が発生するか否かに基づいて異常検知を行う技術がある。また、情報処理装置が動作している際に転送データにおける異常検知が必要な場合には、同じ情報処理装置を複数実装して夫々の転送データを比較する技術がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示された技術では、情報処理装置が動作している間は、一部のデータに発生した異常を検知することは可能であるものの、異常を回避することが出来ない。また、情報処理装置を複数実装した場合には、回路規模が大きくなってしまうのみならず、どの情報処理装置から得られたデータが正常であるか判断することができない。
【０００５】
本発明は、上記課題を解決するためになされたものであり、転送データに発生する異常を簡易な構成で回避することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様は、複数の転送されるべきデータである転送前データ毎に特定のビットパターンを設定するビットパターン設定部と、前記転送前データ毎に、前記転送前データのビットパターンと前記特定のビットパターンとのビット位置を入れ替える第一のビット位置制御部と、前記転送前データに前記特定のビットパターンが設定されたデータである設定済データと、その設定済データが転送されたデータである転送済データとの組み合わせ毎に、前記設定済データとその設定済データの前記転送済データとにおける前記特定のビットパターンの値を対応するビット同士で比較するビットパターン比較部と、前記特定のビットパターンの値の比較の結果、前記ビット同士で異なる値が検知された場合に、前記特定のビットパターンの値の比較対象となった前記設定済データの次以降に転送される前記設定済データである次転送設定済データにおける前記転送前データのビットパターンの少なくとも一部のビットが、前記ビット同士で異なる値が検知されたビットに対応する位置に配置されている場合、前記次転送設定済データにおける前記少なくとも一部のビットと前記特定のビットパターンのビットとを入れ替える第二のビット位置制御部と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、転送データに発生する異常を簡易な構成で回避することが出来る。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る情報転送システムのハードウェア構成を示すブロック図。
【図２】ＩＣの基本的な構成を示す図。
【図３】本発明の実施形態に係るＩＣを構成する各部が動作するタイミングを示す図。
【図４】本発明の実施形態に係るＩＣの構成を示すブロック図。
【図５】本発明の実施形態に係るＩＣにおいて実行される処理の流れを示すシーケンス図。
【図６】本発明の実施形態に係る転送データの情報構成を示す図。
【図７】本発明の実施形態に係るテストパターンを含む転送データの情報構成を示す図。
【図８】本発明の実施形態に係るテストパターンを含む転送データの他の情報構成を示す図。
【図９】本発明の実施形態に係るテストパターンを含む転送データの他の情報構成を示す図。
【図１０】本発明の実施形態に係るテストパターンを含む転送データの他の情報構成を示す図。
【図１１】本発明の実施形態に係る転送データにおけるビットの位置を切り替えるタイミングを示す図。
【図１２】本発明の実施形態に係る転送データにおける異常が検知されたたビットの位置を示す図。
【図１３】本発明の実施形態に係る転送データにおいてテストパターン及び有効データの位置を変更する態様を示す図。
【図１４】本発明の他の実施形態に係るＩＣの構成を示すブロック図。
【図１５】本発明の他の実施形態に係るＩＣにおいて実行される処理の流れを示すシーケンス図。
【図１６】本発明の他の実施形態に係る転送データに発生したエラーを例示した図。
【図１７】本発明の他の実施形態に係る転送データに冗長ビットパターンを付加する態様を示す図。
【発明を実施するための形態】
【０００９】
実施の形態１．
以下、図面を参照して、本発明の実施の形態について説明する。本実施形態においては、ＦＰＧＡやＡＳＩＣ等が搭載された情報転送システムについて説明する。図１は本実施形態に係る情報転送システム４のハードウェア構成を示すブロック図である。
【００１０】
図１に示すように、本実施形態に係る情報転送システム４は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１、イメージセンサ２、記憶装置３を含む。ＩＣ１は、特定の機能を実現するために複数の回路が一つにまとめられた集積回路であり、ＡＳＩＣやＦＰＧＡ等の情報処理装置が用いられている。
【００１１】
イメージセンサ２は、カメラやスキャナ等に含まれるセンサであり、ＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）やＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等が用いられている。また、イメージセンサ２は、撮像した画像の光学情報に基づいた信号を出力する信号出力部として機能する。記憶装置３は、ＲＡＭ（Ｒｏｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶領域である。
【００１２】
このような構成において、本実施形態に係る情報転送システム４は、ＩＣ１内部の構成に特徴を有する。次に図２を参照して、ＩＣ１の基本構成について説明する。本実施形態に係るＩＣ１は、信号伝達部１０、ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｅｒ）１１、マルチプレクサ（以下、「ｍｕｘ」と記載する）１２を含む。
【００１３】
信号伝達部１０は、イメージセンサ２からＩＣ１に入力された信号をＤＭＡＣ１１に送信する。具体的に信号伝達部１０は、図２に示すように、イメージセンサから入力されたｖ＿ｖａｌｉｄ、ｈ＿ｖａｌｉｄ、ｄａｔａ＿ｉｎ０１、ｄａｔａ＿ｉｎ０２、ｓｅｌ＿ｄａｔａ等の信号をＤＭＡＣ１１に送信する。
【００１４】
ｖ＿ｖａｌｉｄは、画像の縦方向の有効期間を表す信号である。ｈ＿ｖａｌｉｄは、画像の水平方向（１フレーム）の有効期限を表す信号である。ｄａｔａ＿ｉｎ０１は、画像データ１であり、１２ビット幅のデータ長を持つ。ｄａｔａ＿ｉｎ０２は、画像データ２であり、１６ビット幅のデータ長を持つ。ｓｅｌ＿ｄａｔａは、ｄａｔａ＿ｉｎ０１もしくはｄａｔａ＿ｉｎ０２を選択する信号である。
【００１５】
ＤＭＡＣ１１は、イメージセンサ２及び記憶装置３の間に、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を介すことなく直接データ転送を行う。また、ＤＭＡＣ１１は、信号伝達部１０から入力された信号をＡＸＩ（Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ）バスとして出力する。
【００１６】
尚、本実施形態においては、ＡＸＩバスとしてａｘｉ＿ｗｖａｌｉｄとａｘｉ＿ｗｄａｔａとを取り上げて説明する。ａｘｉ＿ｗｖａｌｉｄは、書込みデータが有効であることを示す信号であり、ａｘｉ＿ｗｄａｔａは、書込みデータを示す。
【００１７】
ｍｕｘ１２は、入力される複数のデータからひとつを選択し、ＤＭＡＣ１１に出力する。この時、どのデータを選択するかをｓｅｌ＿ｄａｔａに基づいて切り替えることが出来る。
【００１８】
本実施形態においては、図２に示すように、ＩＣ１に入力される画像データが２種類以上あり、データバス幅が夫々異なる装置において、データバス幅に空きが生じるフレームを転送する場合を例として、以下の説明を行う。すなわち、ｄａｔａ＿ｉｎ０１を転送する場合を例とする。
【００１９】
尚、図２では、転送データにおいて、フレームごとに異なるバス幅のデータが入力されることを示すためにＤＭＡＣ１１よりも上流側にｍｕｘ１２を配置して選択する例を記載している。また、ｍｕｘ１２を設置しない場合に、ＤＭＡＣ１１より上流側に特定のフレームにおいて上位もしくは下位の数ビットを０固定して出力するモジュールを配置する構成であってもよい。
【００２０】
次に図３を参照して、本実施形態に係るＩＣ１を構成する各部が動作するタイミングについて説明する。上述したように、ｖ＿ｖａｌｉｄ＝Ｈ（Ｈｉｇｈ）かつｈ＿ｖａｌｉｄ＝Ｈである区間が画像の有効期間を示す。従って、図３に示す例においては、１フレームあたりｎラインの画像を３フレーム分転送する。
【００２１】
また、ｓｅｌ＿ｄａｔａはＬ（Ｌｏｗ）のときにはｄａｔａ＿ｉｎ０１を、Ｈのときにはｄａｔａ＿ｉｎ０２をそれぞれ選択する。尚、本実施形態においては、１フレームごとにｓｅｌ＿ｄａｔａのＨ／Ｌが切り替わることによってデータが切り替えられているが、システムによって任意のフレームごとにデータを切り替える構成であってもよい。
【００２２】
ｓｅｌ＿ｄａｔａがＬの場合、すなわちｄａｔａ＿ｉｎ０１がｍｕｘ１２によって選択されている場合、ｍｕｘ１２から出力されるデータ（ｄｉｎ）及びａｘｉ＿ｗｄａｔａの上位４ビットは０固定されている。尚、この時、０固定する転送データの位置やビット数は、システムによって任意の値に設定することが可能である。
【００２３】
また、ａｘｉ＿ｗｖａｌｉｄは、必ずしもｈ＿ｖａｌｉｄ＝Ｈの期間（１ラインの期間）、Ｈｉｇｈが維持される信号ではなく特定バースト長ごとに区切られるものの、本実施形態においては、１ライン相当の転送期間を明示するために、ａｘｉ＿ｗｖａｌｉｄとｈ＿ｖａｌｉｄとが共にＨｉｇｈである期間を同じ周期にしている。
【００２４】
本実施形態においては、ＩＣ１において、転送データとテストパターンのビット位置をフレームごとに変動させて、転送データ中の特定ビットにおける異常を検知する。以下、図４を参照して、本実施形態に係るＩＣ１の特徴的な機能について説明する。
【００２５】
図４は、本実施形態に係るＩＣ１の構成を示すブロック図である。本実施形態に係るＩＣ１は、図２で説明した構成に加え、以下の構成を含む。図４に示すように、ＩＣ１は、テストパターン挿入部１３、ビット位置制御部１４、期待値生成部１５、比較部１６を含む。
【００２６】
テストパターン挿入部１３は、ｄａｔａ＿ｉｎ０１に対して、４ビットの「００００」データを付加した後、テストパターンを印加する回路であり、転送データにテストパターンを設定する。テストパターンとは、ハードウェアが正しく動作するかどうかを確認するためにＩＣ１に入力される特定のビットパターンである。従って、テストパターン挿入部１３は、ビットパターン設定部として機能する。
【００２７】
ビット位置制御部１４は、ｄａｔａ＿ｉｎ０１に対して転送データとテストパターンとの位置を変更する制御を行う回路である。また、後述する比較部１６におけるａｘｉ＿ｗｄａｔａと期待値との比較結果に基づいて、異常が発生しているビット位置を有効な転送データに割り当てないように制御する。尚、転送データとテストパターンとの位置を変更する態様及びビット位置を切り替えるタイミングについて、詳細は後述する。
【００２８】
テストパターン挿入部１３から転送データに挿入されたテストパターンの情報及びビット位置制御部１４において変更された転送データに含まれるテストパターンの位置についての情報は、期待値生成部１５に入力される。
【００２９】
期待値生成部１５は、入力された情報に対する期待値、すなわち、入力された情報においてビット異常が発生していないデータを生成する回路であり、生成した期待値を比較部１６に送信する。また、期待値は、テストパターン挿入部１３から転送データに挿入されたテストパターンの情報及びビット位置制御部１４において変更された転送データに含まれるテストパターンの位置の情報を用いてもよい。
【００３０】
比較部１６は、ＤＭＡＣ１１から出力されるデータ（ａｘｉ＿ｗｄａｔａ）と期待値生成部１５から受信した転送データの期待値とを比較するビットパターン比較部として機能する。ａｘｉ＿ｗｄａｔａと期待値とが不一致である場合、エラー信号を出力し、データが不一致である箇所の情報である異常ビット位置情報をビット位置制御部１４に入力する。尚、比較部１６は、ａｘｉ＿ｗｄａｔａと期待値とのデータにおける不一致箇所を、異常が発生しているビット位置（異常ビット位置）として検知する。
【００３１】
本実施形態においては、このような構成を持つＩＣ１に入力される転送データに対して異常ビット位置を検知する。図５は、本実施形態に係るＩＣ１において実行される処理の流れを示すシーケンス図である。
【００３２】
まず、イメージセンサ２から信号伝達部１０に入力された転送データは、信号伝達部１０から、ｓｅｌ＿ｄａｔａがＬである場合に出力される制御信号に従ってｄａｔａ＿ｉｎ０１に出力される。信号伝達部１０は、ｄａｔａ＿ｉｎ０１を介して転送データを出力する（Ｓ５０１）。以後、ＤＭＡＣ１１に入力される前のデータを「転送前データ」と記載する。
【００３３】
テストパターン挿入部１３は、図６に示すように、ｄａｔａ＿ｉｎ０１に入力された転送データに「００００」を付加し、１６ビットのデータ長のデータにする（Ｓ５０２）。そして、１６ビットのデータ長となった転送データにテストパターンを印加し、図７に示すように、転送データにおいて０固定されている位置にテストパターンを挿入する（Ｓ５０３）。そして、テストパターン挿入部１３は、挿入したテストパターンの情報を期待値生成部１５に送信する（Ｓ５０４）。
【００３４】
Ｓ５０３の処理において、テストパターン挿入部１３は、図７に示すように転送データにおいて０固定されていた上位４ビットをテストパターンに置き換える処理を実行する。この時、テストパターンは任意のビット列によって構成されていてもよく、例えば「０１０１」と「１０１０」とを１ラインごとに交互に配置可能な構成であってもよい。テストパターンが設定された転送データは、ｄａｔａ＿ｉｎ０１を介してビット位置制御部１４に送信される。以後、Ｓ５０３の処理によって、テストパターンが設定された転送データを「設定済データ」と記載する。
【００３５】
そして、ビット位置制御部１４は、テストパターンが挿入された箇所のビット位置を示すビット位置情報を期待値生成部１５に送信する（Ｓ５０４）。また、ビット位置制御部１４は、この時、テストパターンと有効データとの位置を変更する構成であってもよい。従って、ビット位置制御部１４は、第一ビット位置制御部として機能する。
【００３６】
図８は、８〜１１ビットにテストパターンの位置が変更された転送データ（設定済データ）、図９は４〜７ビットにテストパターンの位置が変更された転送データ、図１０は、０〜３ビットにテストパターンの位置が変更された転送データを夫々示した図である。
【００３７】
図７〜図１０に示すように、テストパターンの位置を変更することによって、転送データに含まれる１６ビットのデータ全てにおけるデータ異常を検知することが可能になる。尚、以後の説明において、図７のテストパターンの位置を「ビット位置情報：０」、図８のテストパターンの位置を「ビット位置情報：１」、図９のテストパターンの位置を「ビット位置情報：２」、図１０のテストパターンの位置を「ビット位置情報：３」と記載する。
【００３８】
また、ビット位置制御部１４は、図１１に示すように、フレームごと（ｖ＿ｖａｌｉｄ＝Ｌ）のタイミングでビット位置を切り替えてテストパターンの位置を変更する。図１１では、ｖ＿ｖａｌｉｄのタイミングでビット位置の切り替えを行うが、ラインごと（ｈ＿ｖａｌｉｄ＝Ｌ）のタイミングでビット位置を切り替えてテストパターンの位置を変更してもよい。尚、図１１の「ビット位置情報」のチャートに記載されている数字は、夫々のフレームにおける転送データのビット位置情報を示している。
【００３９】
テストパターンが挿入された転送データは、ビット位置制御部１４からＤＭＡＣ１１に転送される（Ｓ５０５）。そして、テストパターンが挿入された転送データは、ｍｕｘ１２を介してＤＭＡＣ１１に入力され、ＤＭＡＣ１１から出力されたデータ（ａｘｉ＿ｗｄａｔａ）は、比較部１６に送信される（Ｓ５０６）。以後、ＤＭＡＣ１１から出力されたデータを「転送済データ」と記載する。
【００４０】
Ｓ５０４の処理においてビット位置情報を取得すると、期待値生成部１５は、データ異常が発生していないデータである期待値を生成し（Ｓ５０７）、生成した期待値を比較部１６に送信する（Ｓ５０８）。尚、Ｓ５０８の処理において、期待値生成部１５は、期待値と共にビット位置情報を送信する。
【００４１】
比較部１６は、ＤＭＡＣ１１から取得したデータと期待値とのビットパターンを比較し（Ｓ５０９）、比較結果をビット位置制御部１４に送信する（Ｓ５１０）。従って、比較部１６は、ビットパターン比較部として機能する。ビット位置制御部１４は、比較結果に基づいて、ビット位置の制御を行う（Ｓ５１１）。
【００４２】
図１２は、図４で説明したＩＣ１において実行される期待値とａｘｉ＿ｗｄａｔａとの比較の態様を示す図である。尚、図１２においては、ビット位置情報：１の位置にテストパターンが挿入されているデータを例に挙げて説明する。
【００４３】
図１２の上段は、テストパターン挿入部１３において、テストパターンとして「０１０１」のビット列が挿入されたデータに基づいて生成された期待値を示す図である。図１２の中段は、ＤＭＡＣ１１から出力されたａｘｉ＿ｗｄａｔａを示す図である。
【００４４】
比較部１６は、期待値生成部１５から受信したビット位置情報に基づいて、テストパターンが挿入されたビット位置において、期待値とａｘｉ＿ｗｄａｔａとの比較を行う。この時、図１２の下段に示すように、１１ビットの位置で期待値とａｘｉ＿ｗｄａｔａとのデータが不一致である場合、比較部１６は、１１ビットの位置に「１」を立てたデータを異常ビット位置情報としてビット位置制御部１４に送信する。
【００４５】
ビット位置制御部１４は、異常ビット位置情報に基づいて、異常ビットが検知された次のフレームから、転送データに対してビット位置の制御を行う。図１３は、本実施形態に係るビット位置の変更態様を示す図である。ビット位置制御部１４は、異常ビット位置情報に基づいて、次のフレームの転送データに対してテストパターン及び有効データの位置を変更する。この次のフレームの転送データが、ＩＣ２に転送されることが設定されている次転送設定済データである。
【００４６】
尚、図１３では、図７で説明した位置にテストパターンが挿入されているデータに異常ビットが検知された場合を例に挙げて説明する。１１ビットの位置に異常が検知された場合、ビット位置制御部１４は、次のフレームにおいて、１１ビットの位置に有効データが割り当てられないようにビット位置の制御を行う。
【００４７】
具体的に、ビット位置制御部１４は、有効データに対して１２ビットの位置のビットが割り当てられるようにし、１１ビットの位置のビットが有効データに割り当てられないようにする。また、テストパターンを４ビットから３ビットに減らして転送データが動作するようにビット位置を制御する。従って、ビット位置制御部１４は、第二ビット位置制御部として機能する。
【００４８】
以上説明したような構成によって、本実施形態に係るＩＣ１は、回路内で生成された期待値とＤＭＡＣ１１から出力されたデータとに基づいて、転送データにおいて異常が発生しているビットを検知する。また、転送データにおいて異常が発生しているビットに有効データが割り当てられないようにビット位置を変更するため、回路規模を抑えて転送データ中の異常箇所を回避することが出来る。
【００４９】
実施の形態２．
図１４は、本実施形態に係るＩＣ１の構成を示すブロック図である。本実施形態に係るＩＣ１は、図４で説明した構成に加え、ビット処理部１７を含む。ビット処理部１７は、転送データの下位４ビットを「０」に固定する処理を実行する。尚、以下の説明においてビット処理部１７は、転送データの下位４ビットに対して処理を行うが、上位４ビットに対して同様の処理を行う構成であってもよい。さらに、本実施形態においては、信号伝達部１０から１６ビットのデータ長の転送データが出力される構成である。
【００５０】
図１５は、本実施形態に係るＩＣ１において実行される処理の流れを示すシーケンス図である。尚、図１５の説明においては、図５と重複する処理について同じ符号を付し、説明を省略する。まず、イメージセンサ２から信号伝達部１０に入力された転送データは、ｓｅｌ＿ｄａｔａがＬである場合に出力される制御信号に従ってｄａｔａ＿ｉｎ０１に入力される。信号伝達部１０は、ｄａｔａ＿ｉｎ０１を介して転送データを出力する（Ｓ５０１）。
【００５１】
ビット処理部１７は、下位４ビットを「０」に変更する（Ｓ１５０１）。以後、図５のＳ５０３から同様の処理を行うため、説明を省略する。
【００５２】
尚、ビット処理部１７が、転送データの値が所定値を超える場合に下位４ビットを「０」に変更する処理を行う構成であってもよい。例えば、信号伝達部１０から出力される転送データが画像の輝度値を示すデータである場合、画像の輝度値が高いことを示すデータ、すなわち転送データの値が大きいデータにおいては、下位数ビットの値は無視できるためである。また、転送データが画像の濃度を示すデータである場合においても同様の処理を行うことが可能である。
【００５３】
その他の実施形態．
以上説明した二つの実施形態においては、一つのラインに対してデータ異常が検知された際に転送データに対して行われるエラー訂正について説明を行ったが、図１６に示すように、転送データ中の二つのラインに連続してデータ異常が検知される場合がある。このような場合、二つの実施形態いずれにおいても、比較部１６によってエラー信号を出力する構成であってもよい。
【００５４】
また、転送データ中、一つのフレームの所定の数以上のラインにおいて連続して転送データとａｘｉ＿ｗｄａｔａとのデータに異常が検知された場合に、比較部１６がエラー信号を出力する構成であってもよい。この時、比較部１６は、ＩＣ２においてデータを転送する転送部に異常が発生していることを検知し、エラー信号を送信する。
【００５５】
また、比較部１６は、転送データ中、一つのフレームの所定の数以上のラインにおいて連続して転送データとａｘｉ＿ｗｄａｔａとのデータに同じビット位置に異常が検知された場合に、ＤＭＡＣ１１に異常が発生していると検知し、エラー信号を送信する。また、比較部１６は、ＤＭＡＣ１１内のモジュールによって異常が検知されたビット位置のデータが出力されている場合には、そのモジュールに異常が発生していることを検知する。従って、比較部１６は、異常発生検知部として機能する。
【００５６】
ＩＣ１においては、このような処理を行うことで、転送データに発生している異常がＩＣ１のノイズによるものなのかもしくはＩＣ１を構成する回路の故障によるものなのかを判断することが出来る。また、ＩＣ１のノイズによって転送データに異常が発生している場合には、一時的なエラーを無効化することが出来る。
【００５７】
さらに、図１７に示すように、転送データに対してテストパターン挿入部１３において、冗長ビットパターン（以後、冗長ビットと記載する）を付加してもよい。従って、テストパターン挿入部１３は、冗長ビットを付加するビットパターン付加部としても機能する。
【００５８】
このような場合、冗長ビットが付加された転送データにおいて異常が検知されたビットに対して、冗長ビットをテストパターンのビットとして使用することが出来る。尚、図１７においては、冗長ビット中の１ビットをテストパターンに追加したが、テストパターンに使用するビットを増やすために２ビット以上の冗長ビットを追加する構成であってもよい。
【００５９】
また、転送データにおいて異常が検知されたビットに対して、冗長ビットを割り当ててもよい。冗長ビットを直接転送データにおいて異常が検知されたビットに対して割り当てる場合、ビット位置制御部１４は、冗長ビットと転送データ中の有効データとが隣り合うようにビット位置を変更し、冗長ビットを異常が検知されたビットに対して割り当てるようにする。
【００６０】
さらに、異常が検知された時と同じビット位置情報に基づいてビット位置制御を行う場合、ビット位置制御部１４は、既に異常が検知されたビットに対してテストパターンが割り当てられないように制御してもよい。このような制御を行うことにより、異常が検知され、無効化されるビットの数を低減することが出来る。
【符号の説明】
【００６１】
１  ＩＣ
２  イメージセンサ
３  記憶装置
４  情報転送システム
１０  信号伝達部
１１  ＤＭＡＣ
１２  マルチプレクサ（ｍｕｘ）
１３  テストパターン挿入部
１４  ビット位置制御部
１５  期待値生成部
１６  比較部
１７  ビット処理部
【先行技術文献】
【特許文献】
【００６２】
【特許文献１】特開２００９−１１１５４６号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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