(57)【要約】【課題】本発明の実施形態は、信頼性の高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、第一面を有し、ホスト装置と接続可能なインターフェース部を備えた第一基板と、前記第一面に実装された半導体メモリと、前記第一面に実装され、前記半導体メモリを制御するコントローラと、前記第一面に実装され、前記コントローラと接続された発振子と、前記半導体メモリ、前記コントローラ、及び前記発振子を纏めて封止する封止部材と、を備え、前記発振子は、第一電極部が設けられた第一板および該第一板と交差する方向に該第一板から延出した第二板を含んだ第二基板と、前記第一板に設けられるとともに第二電極部が設けられた水晶素子と、該水晶素子を前記第二基板とともに覆った第三基板と、を有する。【選択図】図４
2017022241.tif 000002
【特許請求の範囲】
【請求項１】
第一面を有し、ホスト装置と接続可能なインターフェース部を備えた第一基板と、
前記第一面に実装された半導体メモリと、
前記第一面に実装され、前記半導体メモリを制御するコントローラと、
前記第一面に実装され、前記コントローラと接続された発振子と、
前記半導体メモリ、前記コントローラ、及び前記発振子を纏めて封止する封止部材と、
を備え、
前記発振子は、第一電極部が設けられた第一板および該第一板と交差する方向に該第一板から延出した第二板を含んだ第二基板と、前記第一板に設けられるとともに第二電極部が設けられた水晶素子と、該水晶素子を前記第二基板とともに覆った第三基板と、を有した半導体装置。
【請求項２】
前記コントローラは、
前記発振子と前記インターフェース部との間に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一基板は複数のグランドを有し、
前記発振子と前記コントローラとを接続する配線を有し、
前記配線の一部は、前記複数のグランドの間に位置する請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記配線は、
前記封止手段の縁部寄りに設けられることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第一基板は、平面視において長辺と該長辺と交差する短辺とを備え、
前記インターフェース部は、前記第一基板の短辺に設けられ、
前記発振子は、平面視において、前記コントローラの位置から見て前記インターフェース部とは反対側に設けられる請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
第一面を有した第一基板と、
前記第一面に実装された半導体メモリと、
前記第一面に実装されたコントローラと、
前記第一面に実装され、前記コントローラと接続された発振子と、
前記半導体メモリ、前記コントローラ、及び前記発振子を纏めて封止する封止部材と、
を備えた半導体装置。
【請求項７】
筐体と、
前記筐体に収容された表示モジュールと、
前記表示モジュールと重なる位置で前記筐体に収容された回路基板と、
前記表示モジュールと重なる位置で前記筐体に収容され、前記回路基板と電気的に接続された第一基板と、
前記第一基板に実装された半導体メモリと、
前記第一基板実装されたコントローラと、
前記第一基板に実装され、前記コントローラと接続された発振子と、
前記半導体メモリ、前記コントローラ、及び前記発振子を纏めて封止する封止部材と、
を備え、
前記発振子は、第一電極部が設けられた第一板および該第一板と交差する方向に該第一板から延出した第二板を含んだ第二基板と、前記第一板に設けられるとともに第二電極部が設けられた水晶素子と、該水晶素子を前記第二基板とともに覆った第三基板と、を有した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び電子機器に関する。
【背景技術】
【０００２】
コントローラと不揮発性メモリとが一体に封止された半導体装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２２２２２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、信頼性の高い半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第一面を有し、ホスト装置と接続可能なインターフェース部を備えた第一基板と、前記第一面に実装された半導体メモリと、前記第一面に実装され、前記半導体メモリを制御するコントローラと、前記第一面に実装され、前記コントローラと接続された発振子と、前記半導体メモリ、前記コントローラ、及び前記発振子を纏めて封止する封止部材と、を備え、前記発振子は、第一電極部が設けられた第一板および該第一板と交差する方向に該第一板から延出した第二板を含んだ第二基板と、前記第一板に設けられるとともに第二電極部が設けられた水晶素子と、該水晶素子を前記第二基板とともに覆った第三基板と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の使用状態を例示した斜視図。
【図２】第１実施形態に係る半導体装置がホスト装置に搭載された場合を示した一部切欠き斜視図。
【図３】ホスト装置を構成するタブレット部の一部切欠き断面図。
【図４】第１実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。
【図５】第１実施形態に係る半導体装置を構成する半導体パッケージのシステム構成を例示したブロック図。
【図６】第１実施形態に係る半導体装置を例示した断面図。
【図７】発振子の一部を開示した斜視図。
【図８】半導体装置に用いられる発振回路３７の一例を示した回路図。
【図９】半導体パッケージの内部構成を例示した上面図。
【図１０】第１実施形態に係る半導体装置の内部構成のうちコントローラと半導体メモリとの配線接続構成を例示した上面図。
【図１１】コントローラのシステム構成を例示したブロック図。
【図１２】半導体装置の製造工程を示す断面図。
【図１３】半導体装置の製造工程を示す断面図。
【図１４】半導体装置の製造工程を示す断面図。
【図１５】半導体装置の封止過程を示した図。
【図１６】半導体装置の封止過程を示した図。
【図１７】半導体装置の封止過程を示した図。
【図１８】第２実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。
【図１９】第２実施形態に係る半導体装置を例示した断面図。
【図２０】第２実施形態に係る半導体装置の電気的接続間係を模式的に示した断面図。
【図２１】第２実施形態に係る半導体装置のテスト動作の一例を示したフローチャート。
【図２２】第２実施形態に係る半導体装置のテスト装置を模式的に例示した一部断面構成図。
【図２３】第２実施形態に係る半導体装置の第３パッドの周囲を例示した断面図。
【図２４】第２実施形態に係る半導体装置の裏面を例示した斜視図。
【図２５】第２実施形態に係る半導体装置の変形例の第３パッドの周囲を例示した断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。さらに、図面においては説明の便宜上、一部の部品や構成を省略して示すことがある。
【００１０】
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られるものではない。
【００１１】
本実施形態に係る半導体装置１は、例えば比較的小型のモジュールであり、その外形寸法の一例は、Ｍ.２−２２３０と呼ばれるもので、２２ｍｍ×３０ｍｍである。なお半導体装置１の大きさはこれに限られるものではなく、本実施形態の構成は種々の大きさのものに適宜適用可能である。
【００１２】
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置として組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホスト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。
【００１３】
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）のような電子機器のストレージデバイスとして使用されるものでもよい。以下図２及び図３を用いて、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例について説明する。尚、当該デタッチャブルノートＰＣはホスト装置２の一例であるためここでは同様の符号を付して、デタッチャブルノートＰＣ２として説明する。またここでは、半導体装置１が接続されたデタッチャブルノートＰＣ２全体をシステム１００とする。
【００１４】
図２は、半導体装置１がデタッチャブルノートＰＣ２に実装された場合の図である。図３は、図２に示したデタッチャブルノートＰＣ２の表示部１１０（タブレット型ポータブルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣ２は、表示部１１０と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部１３０で接続される。
【００１５】
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣ２の表示部１１０側に実装される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
【００１６】
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って使用できる大きさを有している。
【００１７】
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構成している。
【００１８】
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６との間に第１の実装スペース２１２を規定するとともに、ベース２０７との間に第２の実装スペース２１３を規定している。
【００１９】
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペース２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るように筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
【００２０】
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。タッチパネル２１４は、保護板２０６の裏面に接着されている。
【００２１】
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザーボード２０５と一緒に収容されている。半導体装置１は、基板１１、及び半導体パッケージ１２を備えている。
【００２２】
基板１１は、複数の導体パターンが形成された実装面１１ａを有している。半導体パッケージ１２は、基板１１の実装面１１ａに実装されて、導体パターン（図示しない）に半田付けされている。
【００２３】
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パターンに半田付けに伴い電気的に接続されている。
【００２４】
図３に示す通り本実施形態に係る半導体装置１は、片面実装であり、基板１１の実装面１１ａは表示モジュール２０３とは反対側を向いている。言い換えると、本実施形態の半導体装置は、半導体パッケージ１２等の基板１１表面から突出した部品が実装されていない面１１ｂが表示モジュール２０３側に向いている。このように半導体パッケージ１２と表示モジュール２０３との間に基板１１を介在させるように配置することで、表示モジュール２０３と半導体パッケージ１２との互いの熱干渉を低減できる。以下、本実施形態に係る半導体装置１の詳細構成に関し、図面を用いて説明する。
【００２５】
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。図４に示すように、半導体装置１は、基板１１と半導体パッケージ１２と、を備える。
【００２６】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状のプリント基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。第１面１１ａは、半導体パッケージ１２が実装される部品実装面である。
【００２７】
本実施形態に係る半導体装置１は、上述した通り基板１１とは独立に設けられた複数の部品が、半導体装置１製造時に主に基板１１片面（１１ａ）に其々実装された構成を有する。第１面１１ａに実装された複数の部品は、纏めて樹脂材料に封止され半導体パッケージ１２として見かけ上、一体の実装部品となる。尚ここで、本実施形態の「一体」とは、着脱不可能に接着された状態を指し、「一体の実装部品」とは半導体装置１製造時に１つのモジュール単位として扱われる。
【００２８】
一方で、第２面１１ｂは、部品が実装されない非部品実装面である。このように、基板１１とは独立に設けられた複数の部品を基板１１の一方の面に集中して配置することで、基板１１表面から部品の突出を片面側のみに集めることが出来る。これにより、部品が基板１１の第１面１１ａと第２面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができる。
【００２９】
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部１５（基板インターフェース部、端子部、接続部）を有する。インターフェース部１５は、例えば複数の接続端子１５ａ（金属端子）を有する。インターフェース部１５は、ホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部１５は、該インターフェース部１５とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。
【００３０】
本実施形態に係るインターフェース部１５は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部１５とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部１５は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＵＳＢ（Universal Serial Bus）、ＳＡＳ（Serial Attached SCSI）などの他の規格に則したものでもよい。半導体装置１は、インターフェース部１５を介してホスト装置２から電源の供給を受ける。
【００３１】
なおインターフェース部１５には、基板１１の短手方向に沿った中心位置からずれた位置にスリット１５ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる。
【００３２】
次に、基板１１に搭載される半導体パッケージ１２について、図面を用いて詳しく説明する。本実施形態に係る半導体パッケージ１２は、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。
【００３３】
図５は、半導体パッケージ１２のシステム構成の一例を示す。半導体パッケージ１２は、電源部品２４、コントローラ３１、複数の半導体メモリ３２、ＤＲＡＭ (Dynamic Random Access Memory) ３３、ＥＥＰＲＯＭ (Electrically Erasable and Programmable ROM) ３５、温度センサ３６、発振回路３７、及び図５には図示していない抵抗やコンデンサ等の電子部品を有する。
【００３４】
電源部品２４は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。
【００３５】
コントローラ３１は、複数の半導体メモリ３２の動作を制御する。すなわち、コントローラ３１は、複数の半導体メモリ３２に対するデータの書き込み、読み出し、及び消去を制御する。
【００３６】
複数の半導体メモリ３２は、其々、例えばＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）である。ＮＡＮＤメモリは、不揮発性メモリの一例である。
【００３７】
ＤＲＡＭ３３は、揮発性メモリの一例であり、半導体メモリ３２の管理情報の保管やデータのキャッシュなどに用いられる。
【００３８】
ＥＥＰＲＯＭ３５は、制御プログラム等を固定情報として格納している。温度センサ３６は、半導体パッケージ１２内の温度を検出し、コントローラ３１に通知する。発振回路３７は、所定周波数の動作信号をコントローラ３１に供給する。
【００３９】
図６は、半導体パッケージ１２の断面を示す。基板１１は、例えば多層の配線基板であり、図６には図示しない電源層及びグラウンド層を有する。コントローラ３１は、基板１１の第１面１１ａに載せられ、例えばマウントフィルム４５によって基板１１に固定されている。コントローラ３１は、ボンディングワイヤ４２によって基板１１に電気的に接続されている。
【００４０】
複数の半導体メモリ３２は、基板１１の第１面１１ａに積層されている。複数の半導体メモリ３２は、マウントフィルム４５によって基板１１に固定されるとともに、ボンディングワイヤ４３によって基板１１に電気的に接続されている。半導体メモリ３２は、基板１１を介して、コントローラ３１に電気的に接続されている。
【００４１】
本実施形態において半導体パッケージ１２は、図６には図示されない発振回路３７を含む。図７は、発振回路３７を構成する発振子１７０の一部を開示した斜視図を示す。発振子１７０は、水晶素子１７１、金属基板１７２、金属蓋１７３、第一電極１７４、及び第二電極１７５を含む。尚、図７は説明の便宜上、金属蓋１７３の一部分を省略した図としているが、実際、水晶素子１７１は金属基板１７２、及び金属蓋１７３によって覆われる。
【００４２】
金属基板１７２は、ベース部１７２ａと、側壁部１７２ｂとで構成される。また、ベース部１７２ａには、第一電極１７４が設けられる。尚、金属基板１７２には例えばアルミナが用いられるが、これに限られない。
【００４３】
水晶素子１７１は、例えば導電性接着剤によって金属基板１７２に固定されるとともに、第一電極１７４と電気的に接続される。換言すると、金属基板１７２に設けられた第一電極１７４は、当該導電性接着剤によって、水晶素子１７１に設けられた第二電極１７５と電気的に接続される。
【００４４】
尚、このとき導電性接着剤は、母材としてシリコン樹脂等の弾力性のあるものが用いられているものが望ましい。これにより、水晶素子１７１に対する外部からの応力の緩和が期待できる。
【００４５】
また、金属基板１７２には、図示されない接続部が設けられており、当該接続部と第一電極１７４とは少なくとも一部が電気的に接続されている。発振子１７０は、当該接続部を介して基板１１と電気的に接続され、ひいては基板１１に設けられる配線を介してコントローラ３１と電気的に接続される。
【００４６】
金属蓋１７３は、金属基板１７２の側壁部１７２ｂに接着剤によって接着される。尚、このときの接着剤は例えばエポキシ樹脂であるが、これに限られない。また、金属蓋１７３は一般に、金属基板１７２よりも硬度が低い材料が用いられる。
【００４７】
図８は、本実施形態に係る半導体装置１に用いられる発振回路３７の一例を示した回路図である。発振回路３７は、発振子１７０、コンデンサＣ１、コンデンサＣ２、及び抵抗Ｒ１を有しており、半導体パッケージ１２に含まれる。
【００４８】
発振子１７０、コンデンサＣ１、コンデンサＣ２、及び抵抗Ｒ１は、それぞれ基板１１の第１面１１ａに実装される。尚、発振子１７０、コンデンサＣ１、コンデンサＣ２、及び抵抗Ｒ１を接続する配線は、基板１１の内部配線（図示せず）を用いても良いし、導線等を用いても良い。
【００４９】
尚、基板１１には図示されないグランド層が設けられている。発振子１７０とコントローラ３１とを接続する配線は、基板１１に設けられたグランド層の間に設けられる方が望ましい。これにより、当該配線がグランド層によってシールドされ、発振子１７０の動作安定性を向上させることが可能である。
【００５０】
基板１１の第１面１１ａ上には、封止部４４（モールド材）が設けられている。封止部４４は、電源部品２４、コントローラ３１、複数の半導体メモリ３２、ボンディングワイヤ４２，４３、ＤＲＡＭ３３、ＥＥＰＲＯＭ３５、温度センサ３６、発振回路３７、及び抵抗、コンデンサ等の、基板１１の第１面１１ａに実装される電子部品を纏めて封止する（一体に覆う）。
【００５１】
図９は、半導体装置１を基板１１の第一面１１ａ側から平面視した図である。ただし、半導体パッケージ１２の内部構成を示すため、封止部４４を省略して示す。また図１０は、コントローラ３１及び半導体メモリ３２の周辺領域の配線構成を示す図である。図９及び図１０に示すように、本実施形態におけるコントローラ３１は略矩形状であり、長手方向の第１縁部３１ａと、該第１縁部３１ａの反対側に位置する第２縁部３１ｂと、短手方向の第３縁部３１ｃと、該第３縁部３１ｃの反対側に位置する第４縁部３１ｄとを有する。
【００５２】
尚、第１縁部３１ａは、コントローラ３１と隣り合って基板１１上に搭載された半導体メモリ３２側に位置し、第３縁部３１ｃは、基板１１に設けられたインターフェース部１５側に位置する。
【００５３】
図９に示すように、半導体パッケージ１２内の封止部４４で覆われる領域は、コントローラ３１が実装される第１実装領域３０１と、半導体メモリ３２が実装される第２実装領域３０２と、第１実装領域３０１及び第２実装領域３０２を外れた領域であってコントローラ３１及び半導体メモリ３２以外の部品が実装される第３実装領域３０３とがそれぞれ設けられる。
【００５４】
第３実装領域３０３には抵抗やコンデンサ等の部品、発振回路３７、及びロードスイッチ３８等が実装されるが、これらの部品は互いに離間して実装される。本実施形態において第３実装領域３０３は、基板１１の第３縁部１１ｃ側に位置した箇所と第４縁部１１ｄ側に位置した箇所とに其々設けられ、コネクタとしてのインターフェース部１５に近い方に電源回路２４を構成する電子部品が集められるとともに、温度センサ３６や、ロードスイッチ３８等の他のキャパシタや抵抗等と比較して実装高を有する部品が配置される。尚ここで言う「実装高」とは、基板１１に部品を実装した際の基板１１の厚さ方向の高さを指す。
【００５５】
図９に示すように、本実施形態のコントローラ３１は、例えば第１縁部３１ａを除いた３つの縁部である、第２縁部３１ｂ、第３縁部３１ｃ、第４縁部３１ｄにそれぞれボンディングワイヤ４２が接続された接続端子を有し、これらの接続端子を介してコントローラ３１と基板１１を含む他の様々な電子部品との電気的な接続が行われる。
【００５６】
また、コントローラ３１の第１縁部３１ａに接続端子を設けないことで、隣接する半導体メモリ３２との距離をより小さく設定することが可能になり、半導体装置１を小型化する点で有利になる。また、製造時におけるボンディングワイヤ４２を密集させて設ける際には、作業性が向上する。
【００５７】
さらにコントローラ３１は、一般に半導体メモリ３２を含む他の電子部品より発熱量が大きい。このため本実施形態においてコントローラ３１で発生した熱は、熱伝導率の高いボンディングワイヤ４２を伝って基板１１側へと放熱される。
【００５８】
一方で、半導体メモリ３２は環境温度により動作能力が変化する。特に高温の環境下での継続的駆動を続けることで疲弊が進み、その結果、記憶能力が低減する可能性がある。
【００５９】
図１０に示すように本実施形態では、コントローラ３１の第１縁部３１ａ側にはボンディングワイヤ４２が配置されておらず、第１縁部３１ａの辺部分で基板１１との接続端子を有していない。
【００６０】
このため、コントローラ３１からの熱が密集したボンディングワイヤ４２を通して半導体メモリ３２に伝わることを回避できる。即ち、熱により性能低下が生じる半導体メモリ３２に最も近い第１縁部３１ａ側からの放熱が抑えられ、コントローラ３１で発生した該熱が半導体メモリ３２に及ぼす影響を抑制することが可能である。
【００６１】
図１０に示すように本実施形態は、コントローラ３１の第２縁部３１ｂ側に、配線パターン４１を介して半導体メモリ３２に電気的に接続されるボンディングワイヤ４２が集まっている。このように４つの辺部のうち半導体メモリ３２から最も遠い辺部に接続端子を集中させることで上記コントローラ３１から半導体メモリ３２への伝熱を更に抑制できる。
【００６２】
また本実施形態では、コントローラ３１のボンディングワイヤ４２を第２縁部３１ｂの両端、即ち第３縁部３１ｃまたは第４縁部３１ｄ側に其々集めることで半導体メモリ３２の両端に設けられたボンディングワイヤ４３への距離を近付けるとともに、配線パターン４１の引き回し距離を短くできるとともに、該配線パターン４１が半導体メモリ３２の中央部分を通ることを抑制できる。これにより金属製の配線パターン４１が半導体メモリ３２の中央部分に密集することを抑制でき、半導体メモリ３２への伝熱低減に貢献する。
【００６３】
図１１は、コントローラ３１のシステム構成の一例を示す図である。図１１に示すように、コントローラ３１は、バッファ５１、ＣＰＵ５２(Central Processing Unit)、ホストインターフェース部５３、及びメモリインターフェース部５４を有する。
【００６４】
バッファ５１は、ホスト装置２から送られてくるデータを半導体メモリ３２に書き込む際に、一定量のデータを一時的に記憶したり、半導体メモリ３２から読み出されるデータをホスト装置２へ送信する際に、一定量のデータを一時的に記憶したりする。
【００６５】
ＣＰＵ５２は、半導体パッケージ１２及び半導体装置１の全体の制御を司る。ＣＰＵ５２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けて半導体メモリ３２の該当領域に対するアクセスを実行したり、バッファ５１を通じたデータ転送処理を制御したりする。
【００６６】
ホストインターフェース部５３は、基板１１のインターフェース部１５と、ＣＰＵ５２及びバッファ５１との間に位置する。ホストインターフェース部５３は、コントローラ３１とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部５３とホスト装置２との間には例えばＰＣＩｅ規格に則した高速信号が流れる。
【００６７】
尚、ホストインターフェース部５３は、コントローラ３１内において、第３縁部３１ｃ側に寄せて配置されている。この場合、ホストインターフェース部５３と基板１１のインターフェース部１５との配線を、コントローラからおおよそ最短距離で行うことが可能になる。
【００６８】
例えば前記ホストインターフェース部５３が、コントローラ３１内において、第４縁部３１ｄに寄せて配置されると、コントローラチップの長手方向の長さ分、配線距離も伸びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。
【００６９】
以上の観点から、本実施形態において、ホストインターフェース部５３は、コントローラ３１内において第３縁部３１ｃに寄せて配置されることが望ましく、これによって半導体装置１の動作安定性の向上が図られる。
【００７０】
メモリインターフェース部５４は、半導体メモリ３２と、ＣＰＵ５２及びバッファ５１との間に位置する。ホストインターフェース部５３は、コントローラ３１と半導体メモリ３２との間のインターフェース処理を行う。
【００７１】
次に、本実施形態に係る半導体装置の製造方法について述べる。はじめに、略矩形状のマウントフィルム４５を基板１１の第１面１１ａの所定の位置に貼り付ける。このとき、前記マウントフィルム４５の長辺と基板１１の長辺とが同方向になるように貼られる。
【００７２】
次いで、前記マウントフィルム４５上にコントローラ３１を、ホストインターフェース部５３が基板１１のインターフェース部１５側に位置する様に設置する。コントローラ３１は、マウントフィルム４５によって基板１１の第１面１１ａ上に固定される。
【００７３】
また、図１２に示すようにコントローラ３１は、ボンディングワイヤ４２によって基板１１と電気的に接続される。このとき図９のように、ボンディングワイヤ４２はコントローラ３１の第１縁部３１ａ側から基板１１には接続されない。以上によって、基板１１の第１面１１ａ上にコントローラ３１が実装される。
【００７４】
続いて、マウントフィルム４５をコントローラ３１と所定の距離だけ離間させ、コントローラ３１の第１縁部３１ａ側に貼り付ける。このとき、前記マウントフィルム４５の長辺と基板１１の長辺とが同方向になるように貼られる。なお、この場合の「所定の距離」とは、コントローラ３１の第１縁部３１ａ側にもボンディングワイヤを有する場合に必要となる距離より短いことを意味する。
【００７５】
その後、前記マウントフィルム４５上に半導体メモリ３２を設置する。半導体メモリ３２はマウントフィルム４５によって基板１１の第１面１１ａ上に固定される。また、半導体メモリ３２は基板１１と、ボンディングワイヤ４３によって電気的に接続される。この工程を図１３に示す。
【００７６】
さらに前記半導体メモリ３２上に、新たなマウントフィルム４５を貼り付け、再度半導体メモリ３２を積層する。この繰り返しによって図１４に示すように、複数の半導体メモリ３２が積層され、基板１１の第１面１１ａ上に実装される。
【００７７】
尚、積層された複数の半導体メモリ３２は、それぞれボンディングワイヤ４３によって基板１１と電気的に接続される。また積層された複数の半導体メモリ３２同士も、ボンディングワイヤ４３によって接続される。
【００７８】
また、前述ではマウントフィルム４５を基板１１の第１面１１ａに貼り付ける方法を説明したが、これに限られない。マウントフィルム４５は、例えばコントローラ３１に用いられるウエハに貼り付けられ、当該ウエハをダイシングすることでチップ個片（コントローラ３１）としても良い。半導体メモリ３２の場合も同様である。
【００７９】
これにより、基板１１の第１面１１ａにコントローラ３１及び半導体メモリ３２を実装する際の位置決めが容易となるとともに、製造工程の簡略化にも貢献できる。さらに、半導体メモリ３２を容易に積層可能になる。
【００８０】
続いて、その他の電子部品（電源部品２４、ＤＲＡＭ３３、ＥＥＰＲＯＭ３５、温度センサ３６、発振回路３７、及び抵抗、コンデンサ等）を基板１１の第１面１１ａ上の部品実装領域内にそれぞれ実装する。この時、コントローラ３１のホストインターフェース部５３と、基板１１のインターフェース部１５との間には、電子部品が実装されないことが望ましい。
【００８１】
前述の通り、ホストインターフェース部５３とインターフェース部１５との間の配線距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因になる、などの問題が生じる。よって、ホストインターフェース部５３とインターフェース部１５とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェース部５３とインターフェース部１５との間に電子部品が実装されることは望ましくない。
【００８２】
また、電源部品２４やＤＲＡＭ３３等の電子部品は、動作時にノイズを伴う可能性がある。これらの電子部品がホストインターフェース部５３とインターフェース部１５との間に電源部品が実装されないことで、ホストインターフェース部５３とインターフェース部１５との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図ることができる。
【００８３】
同様の理由により、コントローラ３１のメモリインターフェース部５４と、基板１１上の半導体メモリ３２との間にも、電源部品２４やＤＲＡＭ３３等の電子部品が実装されないことが望ましい。また、一般的にＤＲＡＭ３３はコントローラ３１の近傍に設置することが好ましい。
【００８４】
さらに、前述の通り電源部品２４は、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。したがって、ホスト装置２から供給される電源の損失を抑えるために、電源部品２４はインターフェース部１５の近傍に設置することが望ましい。
【００８５】
また、本実施形態において、発振回路３７はコントローラ３１と接続される。発振回路３７とコントローラ３１との配線距離を短くするために、発振回路３７はコントローラ３１の近傍に設置されることが望ましい。
【００８６】
一方で、発振回路３７の近傍には、電源部品２４やＤＲＡＭ３３等の動作時にノイズを伴う電子部品が実装されない方が望ましい。発振回路３７で扱うクロック信号に外部ノイズが入った場合、コントローラ３１に影響が伝わり、誤動作の原因になり得る。
【００８７】
したがって図９に示すように、本実施形態において発振回路３７は、コントローラ３１の近傍、かつ電源回路２４、及びＤＲＡＭ３３とは離れた位置に実装される。尚、発振回路３７の実装位置は、図９に限定されない。
【００８８】
また、発振回路３７とコントローラ３１とを接続する配線は、図示されない基板１１のグランドによってシールドされるのが望ましい。例えば、基板１１において当該配線がシールドされることで、発振回路３７の動作安定性が向上する。さらに、半導体パッケージ１２の中央部寄りに多くの部品が実装され、縁部側に当該配線を引き回さざるを得ない場合も、外部ノイズの影響を受けにくくすることが可能となる。
【００８９】
尚ここで、本実施形態における「近傍」の範囲は、例えば１つのＢＧＡ（Ball Grid Array）やＬＧＡ（Land Grid Array）等の半導体部品、或いは回路実装が出来る程度の距離を意味し、具体的に所定の構造物・部分の近傍と言った場合は、これら構造物・部分を中心にして、該構造物・部分の外縁から他の半導体部品や回路を1つ分程度に配置・実装できるまで離れた周囲の領域を示す。
【００９０】
従って、例えば本実施形態における「インターフェース部１５の近傍」とは、基板１１におけるインターフェース部１５を構成する部位を中心として電源部品２４を含む領域までを指す。
【００９１】
最後に、基板１１の第１面１１ａに実装された全ての電子部品を封止（モールド）する。本実施形態では、樹脂封止を行う。樹脂封止に用いられる樹脂（モールド材）は、例えば熱硬化性のエポキシ樹脂であるが、これに限られない。
【００９２】
本実施形態に係る半導体装置の製造方法における封止手順を図１５乃至図１７に示す。尚モールド材４４は、本実施形態では、基板１１の第３縁部１１ｅ側から第４縁部１１ｆ側へ向かって流される。これにより、モールド材４４が基板１１のインターフェース部１５と接触して、インターフェース部１５の機能、特性等に影響を及ぼすことを避けることができる。
【００９３】
まず、図１５のように第一の型１０１に基板１１とモールド材４４を載せ、第二の型１０２で挟み込む。尚、第一の型１０１のモールド材を載せた面１０３は上下に稼働させることが可能である。
【００９４】
次に、モールド材４４に熱を加え溶かしながら、面１０３を押し上げ、図１６に示すように基板１１側へモールド材４４を流し込む。この後、型全体にモールド材４４が完全に流れ込んだら、しばらく放置して冷却する。時間を置くことで、モールド材４４が基板１１上に固定され、かつ、流動体状であったモールド材４４が固められる。
【００９５】
最後に、図１７のように型から基板１１を取り出し、不要なモールド材を取り除く（バリ取りを行う）ことで、基板１１上に搭載された全ての部品がモールド材４４によって封止され、半導体パッケージ１２が基板１１上に搭載された半導体装置１が製造される。
【００９６】
図１５乃至図１７に示すように、モールド材４４は、コントローラ３１から、複数枚重ねられることで該コントローラ３１よりも高い実装高を有する積層の半導体メモリ３２側に向いて流れる。また、温度センサ３６やロードスイッチ３８等のキャパシタや抵抗等と比較して実装高を有する部品も基板１１の中心位置から見て基板１１ｆ側に配置される。
【００９７】
このようにモールド材４４が流れる向きで、実装高の低い部品から実装高の高い部品に並ぶことで、基板１１上に塗布されるモールド材４４の流動速度が基板１１ｆに達するまでに落ち難くなる。例えば積層の半導体メモリ３２の側面で構成される立壁にモールド材４４が当たって流動が大幅に減速することを回避できるとともに、ボイドの発生も抑制できる。
【００９８】
なお前述のように、基板１１の第３実装領域３０３に実装された抵抗やコンデンサ等の部品は、互いに所定の距離だけ離間して存在している。これらの部品が密集して存在した場合、モールド材が該部品同士の隙間に入り込まず、ボイドができる可能性がある。ボイドの存在する部分は、モールド材と基板が接着されていない状態となり、実装信頼性に問題が生じるため、本実施形態では抵抗やコンデンサ等の部品は、ボイドができない程度まで互いに離間させて実装することが望ましく、例えばこれらが離間する距離は、ボンディングワイヤ４２、４３の互いの距離や、個々の半田ボールの其々の離間距離よりも長い。
【００９９】
近年、半導体装置１のさらなる小型薄厚化、高密度実装が求められおり、例えば２２ｍｍ×３０ｍｍサイズの外形寸法で、且つ、片面実装が求められている。
【０１００】
ここで、比較のため、コントローラと半導体メモリとが別々に基板に実装された半導体装置について考える。このような半導体装置では、基板のサイズがある程度小さくなる（たとえば、Ｍ.２−２２３０）と、コントローラ及び半導体メモリを個別のパッケージで配置しようとすると、部品実装領域内に収まらない可能性がある。
【０１０１】
そこで本実施形態では、半導体パッケージ１２は、コントローラ３１、半導体メモリ３２、及びＤＲＡＭ３３などのすべての電子部品が封止部４４によって纏めて封止された、いわゆるＳｉＰ部品である。このような構成によれば、基板１１のサイズがある程度小さくなっても、コントローラ３１及び半導体メモリ３２を高密度に配置することができる。
【０１０２】
また本実施形態では、コントローラ３１及び半導体メモリ３２を含んだすべての部品が半導体パッケージ１２によって纏めて封止され、基板搭載部品が第１面１１ａに実装されており、一方で、第２面１１ｂは基板搭載部品が実装されない非部品実装面と設計される。これにより、表面から突出した基板搭載部品が基板１１の両面に実装された実装形態と比較して、本実施形態の半導体装置１では薄型化を図ることができる。
【０１０３】
本実施形態では、基板１１に搭載されたコントローラ３１は、ＢＧＡを用いずに基板１１と電気的に接続されている。ＢＧＡを用いる場合、基板全体に半田ボールが配置されており、コントローラ３１の基板１１に面する底面から半田ボールを介して基板、並びに他の電子部品に伝導するが、実施形態では、基板１１とコントローラ３１との電気的接続はボンディングワイヤ４２によって行われており、コントローラ３１から基板１１への半田ボールを介する伝熱効率が落ち、半導体メモリ３２が、コントローラ３１の放熱による影響を受けにくい構成となっている。
【０１０４】
また本実施形態の基板１１は、前述の通りガラスエポキシ樹脂等の材料で構成されたプリント基板であり温度変化に伴い変形する。本実施形態にＢＧＡを用いる場合、基板１１は、コントローラ３１と対向する表面部分や、半田ボールが接合される部分等の高温となる部位から熱膨張し、コントローラ３１の実装領域を中心に歪みが生じる。また、基板１１と、コントローラ３１のパッケージ基板と、半導体メモリ３２のパッケージ基板とは、其々熱膨張係数が異なるため、これらの間で固定されている半田ボールに対してストレスが集中することで半田ボールの溶解やクラック等が生じる可能性がある。
【０１０５】
一方本実施形態は、パッケージ基板及び半田ボールを用いずに、基板１１とコントローラ３１等の電子部品とがボンディングワイヤを用いて接続される。また、基板１１とコントローラ３１等の電子部品とは、マウントフィルム４５によって固定されている。このため、本実施形態の半導体装置１は半田ボールの溶解やクラック等の問題も無く実装信頼性が向上する。
【０１０６】
また、本実施形態の半導体装置１は例えばＳＳＤであるが、半導体装置１はその可搬性から多様な場所へ持ち出されることが考えられる。また、ホスト装置に接続された状態で放置されることも考えられる。このような場合に、半導体装置１には空気中の埃等が付着する可能性がある。本実施形態の半導体装置１は、基板１１に搭載される電子部品が纏めて封止されるため、各電子部品が埃の影響を受ける可能性を低減できる。
【０１０７】
さらに、本実施形態の半導体装置１では、前述の通り基板１１上に半導体パッケージが直接に接した構造であるため、該半導体パッケージと基板１１とをつなぐ端子が露出されることは無く、そこから信号を読み取ることが困難となる。
【０１０８】
また、本実施形態において発振回路３７は半導体パッケージ１２としてコントローラ３１とともに纏めて封止されている。半導体装置１（半導体パッケージ１２）の製造時に、コントローラ３１と発振回路３７の互換性が取れるように製造し、かつ封止するので、様々な種類のコントローラと発振回路３７との互換性をとる必要が無い。
【０１０９】
発振回路３７が、半導体装置１の外部（すなわち、図２及び図３で示すようなマザーボード２０５等）に実装される場合、ホスト装置２側の発振回路３７と半導体装置１側のコントローラ３１との間で互換性が取れなくなる問題が生じ得る。
【０１１０】
そこで、本実施形態において発振回路３７は、半導体パッケージ１２としてコントローラ３１とともに纏めて封止されているため、コントローラ３１と発振回路３７の互換性の問題を解決可能である。
【０１１１】
さらに発振回路３７が、半導体装置１が接続されるホスト装置２のマザーボード２０５等に実装されないことによって、ホスト装置２の回路規模を縮小できると同時に、ホスト装置２の小型化にも貢献し得る。
【０１１２】
加えて、マザーボード２０５と接続されるインターフェース部１５に、発振回路３７を動作させるための接続端子１５ａを設ける必要が無い。よって半導体装置１とマザーボード２０５とを接続する端子の数を減らすことも可能である。
【０１１３】
また、本実施形態において発振子１７０の金属基板１７２は、図７に示すように側壁部１７２ｂを備える。これにより発振子１７０の物理的な負荷に対する耐久性が向上する。
【０１１４】
ここで、金属基板１７２が側壁部１７２ｂを有さず、金属基板１７２（ベース部１７２ａ）に実装された水晶素子１７１が、金属蓋１７３によって覆われる構成を考える。この場合、図１５乃至図１７に示した封止工程において、金属蓋１７３がモールド材４４によって押しつぶされ得る。
【０１１５】
そこで本実施形態においては、金属基板１７２は側壁部１７２ｂを有した構造である。このため、モールド材４４から水晶素子１７１を保護することが可能となり、半導体パッケージ１２の内部に発振子１７０（発振回路３７）を実装可能となる。
【０１１６】
以上、第１実施形態及び変形例について説明したが、半導体装置１の実施形態はこれらに限られない。次に、第２実施形態に係る半導体装置について説明する。なお、第１実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同一である。
【０１１７】
（第２実施形態）
第１実施形態に係る半導体装置１は、前述の通り基板１１の第１面１１ａのみに部品が実装される。これにより、半導体装置１の薄型化が可能となり省スペース化に繋がる。一方で、第２面１１ｂに部品が実装されていないことは、他の機能を基板裏面に設けることも可能にする。本実施形態では、基板裏面にテスト用のパッドを設ける。これによって、製品の性能確認の容易化を図る。
【０１１８】
本実施形態に係る半導体装置１の具体的な一例を図１８に示す。図１８において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また、図１９は半導体パッケージ１２の断面図である。
【０１１９】
半導体パッケージ１２のボンディングワイヤ４２、４３は、複数のボンディングワイヤを含む。該複数のボンディングワイヤは、ホストインターフェース部５３を介して、コントローラ３１の内部に電気的に接続されている。いくつかのボンディングワイヤ４２には、ホスト装置２からＰＣＩｅ高速信号による制御信号やデータ信号が流れる。また別のいくつかのボンディングワイヤ４２には、電源電流が供給される。
【０１２０】
例えば信号が流れるボンディングワイヤ４２は、コントローラ３１において、基板１１のインターフェース部１５寄り、すなわち第３縁部３１ｃ側に配置される。これにより、ボンディングワイヤ４２と基板１１のインターフェース部１５との間の配線長を短くすることができ、半導体パッケージ１２の高速動作性を向上させることができる。
【０１２１】
一方で、ボンディングワイヤ４３は、ホストインターフェース部５３には接続されていない。いくつかのボンディングワイヤ４３は、ホストインターフェース部５３を介さずに、コントローラ３１の内部に電気的に接続されている。また別のいくつかのボンディングワイヤ４３は、半導体パッケージ１２のテスト用の入力端子に電気的に接続されている。
【０１２２】
詳しく述べると、ボンディングワイヤ４３は、ホストインターフェース部５３を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。すなわち、ボンディングワイヤ４３の少なくとも一つは、例えば半導体パッケージ１２のテスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替えられることで、ホストインターフェース部５３を介さずにメモリインターフェース部５４に電気的に接続される。
【０１２３】
また別の観点では、ボンディングワイヤ４３の少なくとも一つは、ＣＰＵ５２及びバッファ５１を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。すなわち、ボンディングワイヤ４３の少なくとも一つは、例えば半導体パッケージ１２のテスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替えられることで、ＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５４に電気的に接続される。
【０１２４】
図１９に示すように、基板１１の第１面１１ａは、半導体パッケージ１２のボンディングワイヤ４２、４３と電気的に接続される複数のパッド７０を有する。複数のパッド７０は、複数の第１パッド７１と、複数の第２パッド７２とを含む。第１パッド７１は、基板１１のインターフェース部１５に電気的に接続されている。第１パッド７１は、ボンディングワイヤ４２と其々接続される。第２パッド７２は、基板１１のインターフェース部１５とは電気的に絶縁されている。第２パッド７２は、第２ボンディングワイヤ４３と電気的に接続される。
【０１２５】
図１８に示すように、基板１１の第２面１１ｂは、複数の第３パッド７３を有する。複数の第３パッド７３は、複数の第２パッドの配置に対応して配置されている。すなわち、複数の第３パッド７３の大きさ及び配置は、例えば複数の第２パッド７２の大きさ及び配置と略同じである。換言すれば、第３パッド７３は、第２パッド７２が設けられる面の直下に位置する。複数の第３パッド７３は、基板１１において、半導体パッケージ１２に覆われる領域の裏側に位置する。
【０１２６】
図２０は、基板１１及び半導体パッケージ１２の電気的接続間係を模式的に示す。基板１１は、複数の第２パッド７２と複数の第３パッド７３とを１対１で電気的に接続する接続部７４を有する。接続部７４は、例えばスルーホールまたはビアである。これにより、複数の第３パッド７３は、複数の第２パッド７２に其々電気的に接続されている。すなわち、複数の第３パッド７３の各々は、接続部７４、第１パッド７１、及びボンディングワイヤ４２を介して、コントローラ３１に電気的に接続されている。
【０１２７】
第３パッド７３は、「テストパッド」の一例である。すなわち、半導体装置１のテストを行う場合、第３パッド７３を介してコントローラ３１にテストコマンド（テスト信号）を入力する。例えば、第３パッド７３を介してコントローラ３１にテストコマンドを入力し、その応答を第３パッド７３から取得することで、半導体メモリ３２の書き込みや読み出しが正常に行われるかどうかを判定する。
【０１２８】
詳しく述べると、コントローラ３１及び半導体メモリ３２は、例えば其々単体で、第３パッド７３の少なくとも一つから入力されるテストコマンドに基づいて動作可能である。半導体装置１は、第３パッド７３に種々のテストコマンドを入力することで、コントローラ３１が正常に動作するか、半導体メモリ３２が正常に動作するか、半導体パッケージ１２の電源が正常に機能するか、半導体パッケージ１２が全体として正常に機能するか、などの機能チェックや信頼性チェックを行うことができる。
【０１２９】
本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。第３パッド７３は、例えば２０個以上設けられている。これにより、コントローラ３１に多くの種類のテストコマンドが入力可能であり、きめ細かなテストを実施することができる。
【０１３０】
本実施形態では、半導体装置１のテストモードは、例えば第１モードと、第２モードとを含む。第１モードは、コントローラ３１の単体テストが可能な状態である。一方で、第２モードは、例えばコントローラ３１内部の電気的接続が切り替えられ、第３パッド７３の少なくとも一つがＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５４に電気的に接続された状態である。すなわち、第２モードは、第３パッド７３の少なくとも一つから半導体メモリ３２に直接アクセス可能なアクセス経路が設定された状態であり、半導体メモリ３２の単体テストが可能な状態である。
【０１３１】
図２１は、半導体装置１のテスト動作の流れの一例を示す。
【０１３２】
まず、ステップＳＴ１において、コントローラ３１では、半導体メモリ３２の単体テストを実行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステップＳＴ１：ＹＥＳ）、ステップＳＴ２に進む。半導体メモリ３２の単体テストを実行しない場合（ステップＳＴ１：ＮＯ）、ステップＳＴ５に進む。
【０１３３】
ステップＳＴ１において、コントローラ３１は、該コントローラ３１の動作モードを上記第２モードに設定する。コントローラ３１の動作モードが第２モードに設定されると、ステップＳＴ３に進む。ステップＳＴ３において、半導体メモリ３２の単体テストが実行される。半導体メモリ３２の単体テストでは、例えば第３パッド７３から書き込みデータを入力し、同じまたは別の第３パッド７３から読み出しデータを取得し、書き込みデータと読み出しデータの整合性を確認することで半導体メモリ３２に不具合箇所が含まれるかどうかを判定する。
【０１３４】
この結果、半導体メモリ３２において、誤ったデータが保持されるビット（フェイルビット）や、書き込みも読み出しもできないビット（バッドブロック）等の不具合が判定される。
【０１３５】
半導体メモリ３２の単体テストが終わると、ステップＳＴ４に進む。ステップＳＴ４において、コントローラ３１は、該コントローラ３１の動作モードを上記第１モードに戻す。コントローラ３１の動作モードが第１モードに戻されると、ステップＳＴ５に進む。ステップＳＴ５において、コントローラ３１の単体テストを実行するか否かが判定される。コントローラ３１の単体テストを実行する場合（ステップＳＴ５：ＹＥＳ）、ステップＳＴ６に進む。コントローラ３１の単体テストを実行しない場合（ステップＳＴ５：ＮＯ）、ステップＳＴ７に進む。
【０１３６】
ステップＳＴ６において、半導体装置１は、コントローラ３１の単体テストを実行する。その一例では、第３パッド７３からコントローラ３１に任意のコマンドを入力し、コントローラ３１が正常に応答するか、などのテストが実行される。コントローラ３１の単体テストが終わると、ステップＳＴ７に進む。
【０１３７】
ステップＳＴ７において、コントローラ３１では、半導体メモリ３２の単体テストを実行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステップＳＴ７：ＹＥＳ）、ステップＳＴ２に戻る。半導体メモリ３２の単体テストを実行しない場合（ステップＳＴ７：ＮＯ）、テスト動作を終了する。なお、半導体装置１のテストは、上記に限られるものではなく、半導体パッケージ１２の全体としてのテストやその他のテストを行ってもよい。
【０１３８】
なお図２２は、半導体装置１のテストに用いられるテスト装置８１の一例を示す。テスト装置８１は、テスタ８２、ステージ８３、及び複数のテストピン８４（プローブ）を有する。テスタ８２は、ステージ８３に接続されている。複数のテストピン８４は、ステージ８３上に立設され、ステージ８３を介してテスタ８２に接続されている。複数のテストピン８４は、第３パッド７３に対応して配置されている。
【０１３９】
半導体装置１のテストを行う場合、テストピン８４を第３パッド７３に接触させる。そして、テストコマンドをテスタ８２から第３パッド７３を介してコントローラ３１に入力し、コントローラ３１からの応答をテスタ８２にて判定する。半導体装置１は、例えばテスタ８２を交換することで複数種類のテストを行うことができる。半導体装置１は、例えばコントローラ３１のテストと半導体メモリ３２のテストとを分けて行うこともできる。
【０１４０】
図２３は、基板１１の一例を示す。図２２に示すように、第３パッド７３は、基板１１の第２面１１ｂに設けられたソルダーレジスト９１の開口部９１ａから露出していてもよい。ソルダーレジスト９１は、「絶縁層」及び「絶縁部」の其々一例である。
【０１４１】
図２４は、基板１１の第２面１１ｂを示す。図２３に示すように、基板１１の第２面１１ｂには、複数の第３パッド７３を一体に覆うラベル９２が取り付けられてもよい。ラベル９２は、「シート」、「絶縁シート」、及び「絶縁部」の其々一例である。ラベル９２は、例えばソルダーレジスト９１よりも熱伝導性が良い材料で形成される。ラベル９２は、例えばカーボングラファイト製である。
【０１４２】
第３パッド７３は、例えば熱伝導性に優れた接続部７４でコントローラ３１のボンディングワイヤ４２に接続されるため、コントローラ３１から熱の一部が移動してきやすい。そのため、例えばソルダーレジスト９１に比べて熱伝導性が良いラベル９２が設けられると、半導体装置１の放熱性を高めることができる。
【０１４３】
図２５は、基板１１の変形例を示す。図２５に示すように、第３パッド７３は、基板１１の第２面１１ｂに設けられたソルダーレジスト９１によって覆われているとともに、使用時に第３パッド７３を露出させるようにソルダーレジスト９１が取り除かれてもよい。また、第３パッド７３は、例えばテストが終わった後にソルダーレジスト９１によって覆われてもよい。
【０１４４】
なお以上の構成において、説明の便宜上、第２パッド７２を「第１パッド」と称し、第３パッド７３を「第２パッド」と称してもよい。
【０１４５】
このような構成の半導体装置１よれば、該半導体装置１の性能確認及び半導体装置１に含まれる各部品の性能確認の容易化を図ることができる。すなわち、本実施形態に係る半導体装置１は、基板１１と、半導体パッケージ１２と、パッド７２，７３とを備える。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。パッド７２は、基板１１の第１面１１ａに設けられている。半導体パッケージ１２は、コントローラ３１と、パッド７１を介してコントローラ３１に電気的に接続されたボンディングワイヤ４２とを有する。パッド７３は、基板１１の第２面１１ｂに設けられ、パッド７１に電気的に接続されている。
【０１４６】
このような構成によれば、基板１１の第２面１１ｂに設けられたパッド７３を利用して、コントローラ３１の動作確認や、半導体パッケージ１２の動作確認を行うことができる。これにより、半導体装置１の信頼性の向上を図ることができる。
【０１４７】
本実施形態では、半導体装置１は、基板１１に設けられ、ホスト装置２との間で信号が流れるインターフェース部１５を有する。パッド７２，７３は、インターフェース部１５とは電気的に絶縁されている。このような構成によれば、インターフェース部１５を介さずにコントローラ３１に直接にアクセス可能であるため、コントローラ３１のテストを容易に行うことができる。
【０１４８】
本実施形態では、コントローラ３１は、パッド７３から入力されるテストコマンドに基づいて動作可能である。このような構成によれば、種々のテストコマンドをパッド７３に入力することで、半導体装置１のきめ細かなテスト動作を容易に行うことができる。これにより、半導体装置１のテストの容易化と信頼性の向上を図ることができる。
【０１４９】
本実施形態では、パッド７３は、基板１１において半導体パッケージ１２に覆われる領域の裏側に位置する。このような構成によれば、パッド７３と半導体パッケージ１２の半田ボール６２との位置関係を単純化することができる。これは、半導体装置１のテストの容易化に貢献するとともに、テスト装置８１のテストピン８４の配置なども容易になる。
【０１５０】
本実施形態では、パッド７３を覆う絶縁部（ラベル９２またはソルダーレジスト９１）をさらに備える。このような構成によれば、通常使用時にパッド７３から誤って信号が入力されてしまうことに基づく誤動作を防止することができる。
【０１５１】
本実施形態では、基板１１は、片面実装基板であり、第２面１１ｂは、非部品実装面である。すなわち本実施形態では、片面実装基板の非部品実装面を利用してテスト用のパッド７３が配置されている。このような構成によれば、基板１１の第１面１１ａの狭い領域にパッドを設けるための高密度設計のための制約や、第１面１１ａ上に実装された他の部品への実装位置の調整等が必要ない。
【０１５２】
また、第２面１１ｂの比較的大きなエリアを利用してパッド７３を配置することができるので、十分に多い数のパッド７３を配置することが可能であり、半導体装置１のよりきめ細かなテストを行うことができる。さらに、第１面１１ａに実装された各部品の裏にテスト用のパッド電極を設けることが実現するため、引き回しのための配線長を短くすることができ、電気的損失を回避することができる。
【０１５３】
また、比較的大きなエリアを利用することで複数のパッド７３を余裕がある間隔で配置することができるので、テスト装置８１のテストピン８４の配置や、テストピン８４をパッド７３に接触させる作業などの容易化も図ることができる。
【０１５４】
例えば本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。このような構成によれば、半導体装置１のさらにきめ細かなテストを行うことができる。また本実施形態では、複数の第３パッド７３の配置は、複数の第２パッド７２の配置に対応する。このような構成によれば、パッド７３と半導体パッケージ１２のボンディングワイヤ６２との位置関係をさらに単純化することができ、半導体装置１のテストをさらに容易化することができる。
【０１５５】
ここで比較のため、基板１１のインターフェース部１５とコントローラ３１との間の信号ラインの途中からテスト用のパッドに繋がるラインが引き出された半導体装置について考える。このような構成によれば、上記テスト用のラインを設けることで信号ラインのインピーダンスが変化し、例えば高速差動信号が流れる場合などに、その信号の信号品質に影響が生じる可能性がある。
【０１５６】
一方で、本実施形態では、コントローラ３１は、基板１１のインターフェース部１５に接続されるホストインターフェース部５３と、半導体メモリ３２に接続されるメモリインターフェース部５４とを有する。複数の第３パッド７３の少なくとも一つは、ホストインターフェース部５３を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。このような構成によれば、基板１１のインターフェース部１５とコントローラ３１との間の信号ラインのインピーダンスに影響を及ぼさないので、信号ラインに流れる信号の信号品質を高く維持することができる。
【０１５７】
本実施形態では、コントローラ３１は、ＣＰＵ５２と、半導体メモリ３２に電気的に接続されるメモリインターフェース部５４とを有する。複数の第３パッド７３の少なくとも一つは、ＣＰＵ５２を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。このような構成によれば、メモリインターフェース部５４に直接にアクセスすることができるため、半導体メモリ３２の単体テストの容易化を図ることができるとともに、その精度を向上させることができる。
【０１５８】
なお、本実施形態で基板裏面に設けたテストパッドは、それ自体の厚さは比較的薄く、第１実施形態に係る半導体装置と比較しても、装置自体の厚さは大きく変更されない。したがって図２及び図３に示すように、例えばデタッチャブルノートＰＣのスクリーン側に設置しても、タブレット自体の厚さの規格を変更する必要もない。
【０１５９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる。
【符号の説明】
【０１６０】
１…半導体装置、２…ホスト装置、３…コネクタ（スロット）、１１…基板、１１ａ…第１面、１１ｂ…第２面、１１ｃ…第１縁部、１１ｄ…第２縁部、１１ｅ…第３縁部、１１ｆ…第４縁部、１２…半導体パッケージ、１５…インターフェース部、１５ａ…接続端子（金属端子）、２４…電源部品（電源ＩＣ）、３１…コントローラ、３２…半導体メモリ、３３…ＤＲＡＭ、３５…ＥＥＰＲＯＭ、３６…温度センサ、３７…発振回路、３９ｂ…第１接続端子部、４４…封止部、５１…バッファ、５２…ＣＰＵ、５３…ホストインターフェース部、５４…メモリインターフェース部、６１…第１ボンディングワイヤ、６２…第２ボンディングワイヤ、７１…第１パッド、７２…第２パッド、７３…第３パッド、９１…ソルダーレジスト、９２…ラベル、１００…システム、１７０…発振子、１７１…水晶素子、１７２…金属基板、１７３…金属蓋、１７４…第一電極、１７５…第二電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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