(57)【要約】      （修正有）【課題】窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上可能な技術を提供する。【解決手段】電界効果トランジスタ１は、基板１１と、基板１１の上方に形成される第１窒化物半導体層１２と、第１窒化物半導体層１２上に積層され、第１窒化物半導体層１２よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層１３と、第２窒化物半導体層１３上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成されたｐ型半導体層２１と、ｐ型半導体層２１に接続するゲート電極１４と、ゲート電極１４の両側に配置され、第２窒化物半導体層１３にそれぞれ接続するソース電極１５及びドレイン電極１６と、を備える。【選択図】図１
2017028115.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成される第１窒化物半導体層と、
前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層と、
前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成されたｐ型半導体層と、
前記ｐ型半導体層に接続するゲート電極と、
前記ゲート電極の両側に配置され、前記第２窒化物半導体層にそれぞれ接続するソース電極及びドレイン電極と、
を備える、
電界効果トランジスタ。
【請求項２】
前記ｐ型半導体層のｐ型不純物濃度は、１．０×１０19ｃｍ-3以上である、
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ｐ型半導体層はｐ型シリコン層である、
請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記ｐ型シリコン層の両側に配置され、前記第２窒化物半導体層上に異種材料接合によりそれぞれ接合された一対のｎ型シリコン層を更に備え、
前記ソース電極及びドレイン電極はそれぞれ、前記一対のｎ型シリコン層それぞれの上に形成される、
請求項３に記載の電界効果トランジスタ。
【請求項５】
前記基板は、シリコンで構成されたシリコン基板である、
請求項３又は４に記載の電界効果トランジスタ。
【請求項６】
前記第１窒化物半導体層は、窒化ガリウムで構成され、
前記第２窒化物半導体層は、窒化アルミニウムガリウムで構成される、
請求項１から５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
半導体基板上に、窒化物半導体とは他種の半導体で構成され、メサ形状を有するｐ型半導体領域を形成する第１工程と、
基板、前記基板の上方に形成される第１窒化物半導体層、及び、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層、を備える窒化物構造体に前記半導体基板を異種材料接合により貼り合わせる第２工程であって、前記窒化物構造体の第２窒化物半導体層に前記半導体基板のｐ型半導体領域を向けて、当該第２窒化物半導体層上に当該ｐ型半導体領域を接合する第２工程と、
貼り合わせた前記半導体基板を、前記ｐ型半導体領域を残して除去することで、前記第２窒化物半導体層上に接合されたｐ型半導体層を形成する第３工程と、
前記ｐ型半導体層上にゲート電極を形成し、前記第２窒化物半導体層上における当該ｐ型半導体層の両側の領域にそれぞれソース電極及びドレイン電極を形成する第４工程と、
を備える、
電界効果トランジスタの製造方法。
【請求項８】
基板と、
前記基板の上方に形成される第１窒化物半導体層と、
前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層と、
前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成された第１のｎ型半導体層と、
前記第１のｎ型半導体層から離間して配置され、前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成された第２のｎ型半導体層と、
前記第１のｎ型半導体層の上面の一部及び前記第２のｎ型半導体層側の側面を被覆する第１酸化膜と、
前記第２のｎ型半導体層の上面の一部及び前記第１のｎ型半導体層側の側面を被覆する第２酸化膜と、
前記第１のｎ型半導体層の上面上に積層され、前記第１のｎ型半導体層とオーミック接触するソース電極と、
前記第２のｎ型半導体層の上面上に積層され、前記第２のｎ型半導体層とオーミック接触するドレイン電極と、
前記第１のｎ型半導体層及び前記第２のｎ型半導体層の間を埋めるように前記第２の窒化物半導体層上に積層され、前記第２の窒化物半導体層とショットキー接触するゲート電極と、
を備え、
前記ゲート電極は、前記第１酸化膜及び前記第２酸化膜それぞれの上面側の少なくとも一部を被覆するように形成される、
電界効果トランジスタ。
【請求項９】
半導体基板上に、窒化物半導体とは他種の半導体でそれぞれ構成され、互いに離間した位置にそれぞれメサ形状を有する第１のｎ型半導体領域及び第２のｎ型半導体領域を形成する第１工程と、
基板、前記基板の上方に形成される第１窒化物半導体層、及び、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層、を備える窒化物構造体に前記半導体基板を異種材料接合により貼り合わせる第２工程であって、前記窒化物構造体の第２窒化物半導体層に前記半導体基板の第１のｎ型半導体領域及び第２のｎ型半導体領域を向けて、当該第２窒化物半導体層上に当該第１のｎ型半導体領域及び第２のｎ型半導体領域を接合する第２工程と、
貼り合わせた前記半導体基板を、前記第１及び第２のｎ型半導体領域を残して除去することで、前記第２窒化物半導体層上にそれぞれ接合された第１のｎ型半導体層及び第２のｎ型半導体層を形成する第３工程と、
前記第１のｎ型半導体層の上面及び側面を被覆する第１酸化膜を形成し、前記第２のｎ型半導体層の上面及び側面を被覆する第２酸化膜を形成する第４工程と、
前記第１のｎ型半導体層の上面の一部が露出するように前記第１酸化膜の一部を除去し、露出した前記第１のｎ型半導体層の上面の一部にオーミック接触するソース電極を形成し、前記第２のｎ型半導体層の上面の一部が露出するように前記第２酸化膜の一部を除去し、露出した前記第２のｎ型半導体層の上面の一部にオーミック接触するドレイン電極を形成し、前記第１のｎ型半導体層及び前記第２のｎ型半導体層の間を埋めるように、前記第２の窒化物半導体層上にショットキー接触するゲート電極を形成する第５工程と、
を備え、
前記第５工程では、前記第１酸化膜及び前記第２酸化膜それぞれの上面側の少なくとも一部を被覆するように前記ゲート電極を形成する、
電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及び電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、異なるバンドギャップを有する２種類の半導体のヘテロ接合により誘起された二次元電子ガス（２ＤＥＧ）をチャネルとした電界効果トランジスタである高電子移動度トランジスタ（High Electron Mobility Transistor、ＨＥＭＴ）の研究が盛んに行われている。このような電界効果トランジスタの素材は様々存在するが、ＧａＮ（窒化ガリウム）等の窒化物半導体は、シリコン（Ｓｉ）等と比較してバンドギャップエネルギー、絶縁破壊電界及び飽和電子速度が大きいため、高出力動作、高温動作及び高周波動作を可能にする素材として特に注目されている。
【０００３】
例えば、このような窒化物半導体を利用した電界効果トランジスタとして、ＧａＮ等の窒化物半導体を多層構造にし、不純物をドーピングしていないＡｌＧａＮ（窒化アルミニウムガリウム）で構成されたＡｌＧａＮバリア層をその表面に形成した電界効果トランジスタが提案されている（非特許文献１）。具体的には、ＭＯＣＶＤ法（有機金属気相成長法）等によって、不純物をドーピングしていないＡｌＧａＮで構成されたＡｌＧａＮバリア層を表面側に配置した多層構造を有する窒化物半導体層を基板上に形成する。そして、オーム性接触を有する一対の金属層を局所的にＡｌＧａＮバリア層上に堆積し、堆積した一対の金属層を熱処理することで、ソース電極及びドレイン電極を形成する。また、ショットキー性接触を有する金属層をＡｌＧａＮバリア層上に堆積することによりゲート電極を形成する。これによって、多層構造を有する窒化物半導体層上に各電極が形成された電界効果トランジスタが実現される（第１の従来例）。
【０００４】
また、例えば、ゲート電極下方のゲート領域に二次元電子ガスの発生を抑えるために、ゲート電極と上記ＡｌＧａＮバリア層との間にｐ型の不純物をドーピングしたｐ型窒化物半導体層を形成した電界効果トランジスタが提案されている（特許文献１）。具体的には、上記ＡｌＧａＮバリア層上に、更に、ｐ型窒化物半導体層を形成する。そして、形成したｐ型窒化物半導体層をＡｌＧａＮバリア層表面まで局所的にエッチングし、ｐ型窒化物半導体層の残された領域にオーム性接触を有する金属層を局所的に堆積することでゲート電極を形成する。また、エッチングによりＡｌＧａＮバリア層の露出した領域にオーム性接触を有する一対の金属層を局所的に堆積することで、ソース電極及びドレイン電極を形成する。これによって、ゲート電極とＡｌＧａＮバリア層との間にｐ型窒化物半導体層を形成した電界効果トランジスタが実現される。この電界効果トランジスタでは、ｐ型窒化物半導体層によって、チャネルのポテンシャルが持ち上げられる。そのため、ゲート電極下方のヘテロ接合界面における伝導帯下端のエネルギーＥｃが引き上げられ、ゲート領域において二次元電子ガスの発生が抑えられる。これによって、当該電界効果トランジスタでは、ゲート電極にバイアスをかけていないゼロバイアス時に電流を遮断するノーマリオフ化の実現を図っている（第２の従来例）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９５６１号公報
【非特許文献】
【０００６】
【非特許文献１】A.V. Davydov, A. Motayed, W.J. Boettinger, R.S. Gates, Q. Z. Xue, H. C. Lee, and Y. K. Yoo "Combinatorial optimization of Ti/Al/Ti/Au ohmic contacts to n-GaN," phys. stat. sol. (c) 2, No. 7, 2551-2554 (2005) / DOI 10.1002/pssc.200461605
【非特許文献２】S. Arulkumaran, T. Egawa, H. Ishikawa, and T. Jimbo, "Temperature dependence of gate-leakage current in AlGaN/GaN high-electron-mobility transistors," Applied Physics Letters 82, 3110 (2003); doi: 10.1063/1.1571655.
【非特許文献３】S Pookpanratana, R France, R F´elix, R Wilks, L Weinhardt1, T Hofmann, L Tati Bismaths, S Mulcahy, F Kronast, T D Moustakas, M B¨ar and C Heske, "Microstructure of vanadium-based contacts on n-type GaN," J. Phys. D: Appl. Phys. 45 (2012) 105401.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮバリア層とショットキー性接触するゲート電極を形成した上記第１の従来例では、高温での素子動作においてゲート電極からＡｌＧａＮバリア層へのトンネル効果が顕著に発生する。そのため、この電界効果トランジスタを高温で動作させると、ゲートリーク電流が増加してしまい、素子特性が劣化してしまうという問題点があった（非特許文献２）。
【０００８】
一方、ｐ型窒化物半導体層上にゲート電極を形成した上記第２の従来例では、ｐ型窒化物半導体層とＡｌＧａＮバリア層との界面は、優れた熱安定性を有している。そのため、上記のように素子を高温で動作させても、素子特性は殆ど劣化することはない。
【０００９】
しかしながら、窒化物半導体にｐ型不純物を高濃度にドーピングすることは困難であり、ｐ型窒化物半導体層におけるｐ型不純物濃度は、一般的に１．０×１０18ｃｍ-3程度に留まってしまう。そのため、ゲート電極下方のヘテロ接合界面における伝導帯下端のエネルギーＥｃの引き上げ効果がそれほど発揮されず、ゼロバイアス時でもゲート領域に電子が生じてしまうことがあり、ノーマリオフ化を達成することが困難であるという問題点があった。
【００１０】
また、ｐ型不純物濃度が高くないため、ｐ型窒化物半導体層のＡｌＧａＮバリア層側の領域で空乏化が生じてしまい、ゲート電極とヘテロ界面との間のキャパシタンスが増大してしまう。これによって、ゲート電極にかける電圧により制御可能な電気量が低減してしまい、ゲート電極の制御性が劣化してしまうという問題点があった。
【００１１】
加えて、上記第１の従来例及び第２の従来例では、ソース電極とゲート電極との間及びゲート電極とドレイン電極との間が離間している。そのため、これらの領域におけるキャリアの操作性が悪く、ソース・ゲート間及びゲート・ドレイン間の抵抗が高くなってしまう。そのため、電界効果トランジスタの特性が制限されてしまうという問題点があった。
【００１２】
また、ソース電極及びドレイン電極を形成する際には、一般的に、堆積した金属層を７５０℃の高温で加熱する熱処理が行われる。しかしながら、ソース電極及びドレイン電極をこのような高温で熱処理した場合には、当該熱処理によって各電極の表面に凹凸、クラック等が発生してしまい、電界効果トランジスタの長期信頼性が損なわれてしまう（非特許文献３）。一方、熱処理の温度を下げることで、このような問題を避けることができるが、ソース電極及びドレイン電極の抵抗が高くなってしまい、電界効果トランジスタの特性が制限されてしまうという問題点があった。
【００１３】
以上のような事情によって、窒化物半導体のヘテロ接合を利用した従来の電界効果トランジスタでは、その性能が制限されてしまうという問題点があった。
【００１４】
本発明は、一側面では、このような実情を鑑みてなされたものであり、その目的は、窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上可能な技術を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、上述した課題を解決するために、以下の構成を採用する。
【００１６】
すなわち、本発明の一側面に係る電界効果トランジスタは、基板と、前記基板の上方に形成される第１窒化物半導体層と、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層と、前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成されたｐ型半導体層と、前記ｐ型半導体層に接続するゲート電極と、前記ゲート電極の両側に配置され、前記第２窒化物半導体層にそれぞれ接続するソース電極及びドレイン電極と、を備える。
【００１７】
上記構成によれば、第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層を第１窒化物層上に積層することで、２ＤＥＧをチャネルとした電界効果トランジスタが形成される。ここで、上記構成では、第２窒化物半導体層上に、窒化物半導体とは他種の半導体で構成されたｐ型半導体層が異種材料接合により接合される。そして、ゲート電極は、そのｐ型半導体層に接続するように設けられる。
【００１８】
すなわち、従来では、ｐ型窒化物半導体層をゲート領域に用いていたために、窒化物半導体にはｐ型不純物を高濃度にトーピングすることが困難であり、電界効果トランジスタの性能をそれほど向上させることができなかった。これに対して、上記構成では、窒化物半導体と他種の半導体で構成されたｐ型半導体層がゲート領域に用いられる。そのため、上記のような窒化物半導体に起因する性能向上の制限を回避することができる。したがって、上記構成によれば、窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上させることができる。
【００１９】
なお、ｐ型半導体層には、窒化物半導体とは他種の半導体として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等を用いることができる。また、異種材料接合の方法は、実施の形態に応じて適宜選択されてよく、例えば、表面活性化ボンディング法（表面活性化常温接合法とも称される）が用いられてもよい。
【００２０】
また、上記一側面に係る電界効果トランジスタの別の形態として、前記ｐ型半導体層のｐ型不純物濃度は、１．０×１０19ｃｍ-3以上であってもよい。
【００２１】
また、上記一側面に係る電界効果トランジスタの別の形態として、前記ｐ型半導体層はｐ型シリコン層であってもよい。
【００２２】
また、上記一側面に係る電界効果トランジスタの別の形態として、前記電界効果トランジスタは、前記ｐ型シリコン層の両側に配置され、前記第２窒化物半導体層上に異種材料接合によりそれぞれ接合された一対のｎ型シリコン層を更に備えてもよい。そして、前記ソース電極及びドレイン電極はそれぞれ、前記一対のｎ型シリコン層それぞれの上に形成されてもよい。ｎ型シリコン層と窒化物半導体層との接合界面の構造は、オーム性接触を有する金属層と窒化物半導体層との界面よりも高い熱的安定性を有する。そのため、当該構成によれば、耐熱性に優れた電界効果トランジスタを提供することができる。
【００２３】
また、上記一側面に係る電界効果トランジスタの別の形態として、前記基板は、シリコンで構成されたシリコン基板であってよい。当該構成によれば、シリコン層とシリコン基板とは同一の材料で構成されるため、シリコン層の熱膨張係数とシリコン基板の熱膨張係数とが一致する。したがって、高温動作中にシリコン層とシリコン基板とは同一の割合で膨張することになるため、耐熱性に優れた電界効果トランジスタを提供することができる。
【００２４】
また、上記一側面に係る電界効果トランジスタの別の形態として、前記第１窒化物半導体層は、窒化ガリウムで構成され、前記第２窒化物半導体層は、窒化アルミニウムガリウムで構成されてよい。
【００２５】
また、本発明の一側面に係る電界効果トランジスタの製造方法は、導体基板上に、窒化物半導体とは他種の半導体で構成され、メサ形状を有するｐ型半導体領域を形成する第１工程と、基板、前記基板の上方に形成される第１窒化物半導体層、及び、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層、を備える窒化物構造体に前記半導体基板を異種材料接合により貼り合わせる第２工程であって、前記窒化物構造体の第２窒化物半導体層に前記半導体基板のｐ型半導体領域を向けて、当該第２窒化物半導体層上に当該ｐ型半導体領域を接合する第２工程と、貼り合わせた前記半導体基板を、前記ｐ型半導体領域を残して除去することで、前記第２窒化物半導体層上に接合されたｐ型半導体層を形成する第３工程と、前記ｐ型半導体層上にゲート電極を形成し、前記第２窒化物半導体層上における当該ｐ型半導体層の両側の領域にそれぞれソース電極及びドレイン電極を形成する第４工程と、を備える。
【００２６】
また、本発明の一側面に係る電界効果トランジスタは、基板と、前記基板の上方に形成される第１窒化物半導体層と、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層と、前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成された第１のｎ型半導体層と、前記第１のｎ型半導体層から離間して配置され、前記第２窒化物半導体層上に異種材料接合により接合された、窒化物半導体とは他種の半導体で構成された第２のｎ型半導体層と、前記第１のｎ型半導体層の上面の一部及び前記第２のｎ型半導体層側の側面を被覆する第１酸化膜と、前記第２のｎ型半導体層の上面の一部及び前記第１のｎ型半導体層側の側面を被覆する第２酸化膜と、前記第１のｎ型半導体層の上面上に積層され、前記第１のｎ型半導体層とオーミック接触するソース電極と、前記第２のｎ型半導体層の上面上に積層され、前記第２のｎ型半導体層とオーミック接触するドレイン電極と、前記第１のｎ型半導体層及び前記第２のｎ型半導体層の間を埋めるように前記第２の窒化物半導体層上に積層され、前記第２の窒化物半導体層とショットキー接触するゲート電極と、を備え、前記ゲート電極は、前記第１酸化膜及び前記第２酸化膜それぞれの上面側の少なくとも一部を被覆するように形成される。
【００２７】
上記構成によれば、第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層を第１窒化物層上に積層することで、２ＤＥＧをチャネルとした電界効果トランジスタが形成される。ここで、上記構成では、ソース領域となる第１のｎ型半導体層及びドレイン領域となる第２のｎ型半導体層をそれぞれ第１酸化膜及び第２酸化膜で被覆し、その第１酸化膜及び第２酸化膜それぞれの上面側の少なくとも一部をゲート電極で被覆する。これによって、ゲート電極によりキャリアを操作可能な領域をソース・ゲート間及びゲート・ドレイン間に拡げることができ、ソース電極・ゲート電極間及びゲート電極・ドレイン電極間が離間していることに起因する上記問題点を解決することができる。したがって、上記構成によれば、窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上させることができる。
【００２８】
また、本発明の一側面に係る電界効果トランジスタの製造方法は、半導体基板上に、窒化物半導体とは他種の半導体でそれぞれ構成され、互いに離間した位置にそれぞれメサ形状を有する第１のｎ型半導体領域及び第２のｎ型半導体領域を形成する第１工程と、基板、前記基板の上方に形成される第１窒化物半導体層、及び、前記第１窒化物半導体層上に積層され、前記第１窒化物半導体層よりも大きいバンドギャップエネルギーを有する第２窒化物半導体層、を備える窒化物構造体に前記半導体基板を異種材料接合により貼り合わせる第２工程であって、前記窒化物構造体の第２窒化物半導体層に前記半導体基板の第１のｎ型半導体領域及び第２のｎ型半導体領域を向けて、当該第２窒化物半導体層上に当該第１のｎ型半導体領域及び第２のｎ型半導体領域を接合する第２工程と、貼り合わせた前記半導体基板を、前記第１及び第２のｎ型半導体領域を残して除去することで、前記第２窒化物半導体層上にそれぞれ接合された第１のｎ型半導体層及び第２のｎ型半導体層を形成する第３工程と、前記第１のｎ型半導体層の上面及び側面を被覆する第１酸化膜を形成し、前記第２のｎ型半導体層の上面及び側面を被覆する第２酸化膜を形成する第４工程と、前記第１のｎ型半導体層の上面の一部が露出するように前記第１酸化膜の一部を除去し、露出した前記第１のｎ型半導体層の上面の一部にオーミック接触するソース電極を形成し、前記第２のｎ型半導体層の上面の一部が露出するように前記第２酸化膜の一部を除去し、露出した前記第２のｎ型半導体層の上面の一部にオーミック接触するドレイン電極を形成し、前記第１のｎ型半導体層及び前記第２のｎ型半導体層の間を埋めるように、前記第２の窒化物半導体層上にショットキー接触するゲート電極を形成する第５工程と、を備え、前記第５工程では、前記第１酸化膜及び前記第２酸化膜それぞれの上面側の少なくとも一部を被覆するように前記ゲート電極を形成する。
【発明の効果】
【００２９】
本発明によれば、窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上可能な技術を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、実施の形態に係る電界効果トランジスタを模式的に例示する断面図である。
【図２】図２は、実施の形態に係る電界効果トランジスタの製造過程の第１工程を例示する。
【図３】図３は、実施の形態に係る電界効果トランジスタの製造過程の第２工程を例示する。
【図４】図４は、実施の形態に係る電界効果トランジスタの製造過程の第３工程を例示する。
【図５】図５は、実施の形態に係る電界効果トランジスタの製造過程の第４工程における一状態を例示する。
【図６】図６は、実施の形態に係る電界効果トランジスタの製造過程の第４工程における一状態を例示する。
【図７】図７は、変形例に係る電界効果トランジスタを模式的に例示する断面図である。
【図８】図８は、変形例に係る電界効果トランジスタの製造過程の第１工程における一状態を例示する。
【図９】図９は、変形例に係る電界効果トランジスタの製造過程の第１工程における一状態を例示する。
【図１０】図１０は、変形例に係る電界効果トランジスタの製造過程の第２工程を例示する。
【図１１】図１１は、変形例に係る電界効果トランジスタの製造過程の第３工程を例示する。
【図１２】図１２は、変形例に係る電界効果トランジスタの製造過程の第４工程を例示する。
【図１３】図１３は、変形例に係る電界効果トランジスタを模式的に例示する断面図である。
【図１４】図１４は、変形例に係る電界効果トランジスタの製造過程の第１工程を例示する。
【図１５】図１５は、変形例に係る電界効果トランジスタの製造過程の第２工程を例示する。
【図１６】図１６は、変形例に係る電界効果トランジスタの製造過程の第３工程を例示する。
【図１７】図１７は、変形例に係る電界効果トランジスタの製造過程の第４工程を例示する。
【図１８】図１８は、変形例に係る電界効果トランジスタの製造過程の第５工程を例示する。
【図１９】図１９は、ｐ型シリコン基板及びｎ型ＧａＮ層による接合の容量とバイアス電圧との関係の測定結果を示す。
【発明を実施するための形態】
【００３１】
以下、本発明の一側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。ただし、以下で説明する本実施形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本発明の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
【００３２】
§１  構成例
まず、図１を用いて、本実施形態に係る電界効果トランジスタ１の構成を説明する。図１は、本実施形態に係る電界効果トランジスタ１を模式的に例示する断面図である。なお、説明の便宜のため、図１の上下方向を「上下」と、図１の左右方向を「左右」と称することとする。後述する各図面においても同様に、これらの方向の名称を利用する。
【００３３】
図１で例示されるように、本実施形態に係る電界効果トランジスタ１は、下層側から順に、基板１１と、ＧａＮ層１２と、ＡｌＧａＮ層１３と、を備えている。
【００３４】
基板１１は、例えば、シリコン基板である。また、基板１１の形状は適宜設定される。例えば、基板１１の厚みは５２５μｍ程度に設定される。ただし、基板１１の材料及び形状はこのような例に限定されなくてもよく、実施の形態に応じて適宜選択されてよい。基板１１は、例えば、（０００１）サファイア基板、４Ｈ−ＳｉＣ基板、（０００１）ＧａＮ基板であってもよい。
【００３５】
ＧａＮ層１２は、非ドープのＧａＮ（窒化ガリウム）で構成され、基板１１の上方に形成される。ＧａＮ層１２の形状は実施の形態に応じて適宜選択されてよい。例えば、ＧａＮ層１２の厚みは、０．５μｍ〜２μｍの間で設定される。このＧａＮ層１２は、本発明の「第１窒化物半導体層」に相当する。
【００３６】
なお、図１の例では、ＧａＮ層１２は、基板１１の上面に積層している。しかしながら、ＧａＮ層１２の位置はこのような例に限定されなくてもよく、ＧａＮ層１２と基板１１との間に、他の半導体層が設けられてもよい。例えば、ＧａＮ層１２と基板１１との間には、ＡｌＮ（窒化アルミニウム）層が設けられてもよい。このＡｌＮ層の厚みは、例えば、１００ｎｍ程度に設定される。また、ＧａＮ層１２と基板１１との間には、ＡｌＧａＮ層及びＧａＮ層をそれぞれ１層以上交互に積層した多層構造を有する多層窒化物半導体層が設けられてもよい。
【００３７】
ＡｌＧａＮ層１３は、非ドープのＡｌＧａＮ（窒化アルミニウムガリウム）で構成され、ＧａＮ層１２上に積層される。ＡｌＧａＮ層１３の形状は実施の形態に応じて適宜選択されてよい。例えば、ＡｌＧａＮ層１３の厚みは、１０ｎｍ〜３０ｎｍの間で設定される。また、例えば、Ａｌの組成比は、２５％程度である。このＡｌＧａＮ層１３は、本発明の「第２窒化物半導体層」に相当する。
【００３８】
なお、第２窒化物半導体層の材料は、このような例に限定されなくてもよく、第１窒化物半導体層（ＧａＮ層１２）よりも大きいバンドギャップエネルギーを有する材料であれば、実施の形態に応じて適宜選択されてよい。例えば、ＡｌＧａＮ層１３の代わりに、ＧａＮ層１２上には、ＡｌＮ又はＩｎＡｌＮ（窒化インジウムアルミニウム）で構成された窒化物半導体層を積層してもよい。また、例えば、ＡｌＧａＮ層１３の代わりに、ＧａＮ層１２上には、ＡｌＧａＮ／ＡｌＮ又はＩｎＡｌＮ／ＡｌＮで構成された２層構造を有する多層窒化物半導体層を積層してもよい。この場合、多層窒化物半導体層は、ＧａＮ層１２にＡｌＮ層が接するように構成される。
【００３９】
また、図１に例示されるように、本実施形態に係る電界効果トランジスタ１では、ＧａＮ層１２とＡｌＧａＮ層１３とで構成された窒化物構造体上に、ｐ型シリコン層２１が局所的に設けられる。図１の例では、ｐ型シリコン層２１は、左右方向の略中央に配置され、後述する異種材料接合によってＡｌＧａＮ層１３上に接合される。ｐ型シリコン層２１のｐ型不純物濃度は１．０×１０19ｃｍ-3以上が好ましく、１．０×１０20ｃｍ-3以上がより好ましい。ｐ型シリコン層２１のドーピングには、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）が用いられる。また、ｐ型シリコン層２１の形状は実施の形態に応じて適宜選択されてよい。例えば、ｐ型シリコン層２１の厚みは、０．１μｍ〜１μｍの間で設定される。このｐ型シリコン層２１は、本発明の「ｐ型半導体層」に相当する。
【００４０】
なお、ｐ型半導体層の材料は、このような例に限定される訳ではなく、窒化物半導体とは他種の半導体であれば、実施の形態に応じて適宜選択されてよい。ただし、ｐ型半導体層は、１．０×１０19ｃｍ-3以上にｐ型不純物をドーピング可能な半導体で構成されるのが好ましい。このような１．０×１０19ｃｍ-3以上にｐ型不純物をドーピング可能な半導体として、シリコン（Ｓｉ）の他に、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等を挙げることができる。これらの材料のうち、シリコンが、最も耐熱性の優れた材料である。そのため、本実施形態のように、ｐ型半導体層の材料にはシリコンを用いるのが好ましい。
【００４１】
このｐ型シリコン層２１の上面には、ゲート電極１４が設けられている。ゲート電極１４は、ｐ型シリコン層２１とオーミック接触で接続するように構成される。このゲート電極１４の形状、配置及び材料は実施の形態に応じて適宜選択されてよい。例えば、ゲート電極１４には、ニッケル（Ｎｉ）及び金（Ａｕ）が用いられる。この場合、ゲート電極１４は、ｐ型シリコン層２１にはニッケルが接するように構成される。
【００４２】
一方、ＡｌＧａＮ層１３の上面には、このゲート電極１４を挟むように、ソース電極１５及びドレイン電極１６が設けられている。ソース電極１５及びドレイン電極１６は、ゲート電極１４の両側に配置されており、ＡｌＧａＮ層１３とオーミック接触で接続するように構成される。このソース電極１５及びドレイン電極１６の形状、配置及び材料は実施の形態に応じて適宜選択されてよい。例えば、ソース電極１５及びドレイン電極１６には、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ／Ａｕ又はＴｉ／Ａｌ／Ｎｉ／Ａｕで構成された合金が用いられてよい。いずれの場合も、ソース電極１５及びドレイン電極１６は、ＡｌＧａＮ層１３にはチタンが接するように構成される。
【００４３】
なお、ソース電極１５及びドレイン電極１６の形成される窒化物半導体（ＡｌＧａＮ層１３及びＧａＮ層１２）の領域には、ソース抵抗及びドレイン抵抗を低減するため、局所的にｎ型不純物がドーピングされてもよい。窒化物半導体にドーピングするｎ型不純物には、シリコン（Ｓｉ）を用いることができる。例えば、イオン注入により窒化物半導体にシリコンをｎ型不純物濃度が１．０×１０19ｃｍ-3以上となるように導入し、ｎ型不純物をドーピングした窒化物半導体を活性化アニールによって活性化してもよい。これによって、ソース領域及びドレイン領域それぞれにｎ型不純物を局所的にドーピングし、ソース抵抗及びドレイン抵抗を低減することができる。
【００４４】
＜作用・効果＞
以上のように、本実施形態に係る電界効果トランジスタ１では、ＡｌＧａＮ層１３がＧａＮ層１２に積層しており、そのＡｌＧａＮ層１３にｐ型シリコン層２１が接合している。そして、ゲート電極１４が、そのｐ型シリコン層２１とオーミック接触で接続している。そのため、ＧａＮ層１２及びＡｌＧａＮ層１３の界面で形成される２次元電子ガスとｐ型シリコン層２１とによってｐｎ接合がゲート領域に形成され、ゲートリーク電流が生じ難いように構成されている。
【００４５】
ここで、本実施形態では、このｐｎ接合を形成するために、異種材料接合によって、ｐ型シリコン層２１をＡｌＧａＮ層１３に接合している。窒化物半導体と比べ、シリコンは、ｐ型不純物を高濃度にドーピングすることが容易である。特に、シリコンは、ｐ型不純物濃度が１．０×１０20ｃｍ-3以上となるようにｐ型不純物をドーピングすることができる（例えば、Journal of Applied Physics 69, 2135 (1991); doi: 10.1063/1.348740）。そのため、本実施形態によれば、ｐ型不純物濃度が低いことに起因する上記各問題点を解決することができ、これによって、電界効果トランジスタの性能を向上させることができる。
【００４６】
また、本実施形態に係る基板１１には、シリコン基板を用いることができる。すなわち、ｐ型シリコン層２１と基板１１とを同一の材料で構成することができる。そのため、ｐ型シリコン層２１の熱膨張係数と基板１１の熱膨張係数とが一致し、高温動作中にｐ型シリコン層２１と基板１１とが同一の割合で膨張するようにすることができる。したがって、本実施形態によれば、耐熱性に優れた電界効果トランジスタを提供することができる。
【００４７】
§２  製造工程
次に、図２〜図６を用いて、本実施形態に係る電界効果トランジスタ１の製造工程を説明する。図２〜図６は、本実施形態に係る電界効果トランジスタ１の製造過程の各工程を模式的に例示する断面図である。なお、以下で説明する製造工程は、電界効果トランジスタ１を製造する方法の一例に過ぎず、各工程は実施の形態に応じて適宜変更されてもよい。
【００４８】
まず、第１工程として、図２に例示されるように、シリコン基板２上にメサ形状を有するｐ型シリコン領域２１ａを形成する。メサ形状とは、凸状の構造を意味する。そのため、ｐ型シリコン領域２１ａの形状は、図２に例示されるような断面矩形状に限定される訳ではなく、例えば、断面台形状等であってもよい。
【００４９】
このようなメサ形状を有するｐ型シリコン領域２１ａを形成する方法は、実施の形態に応じて適宜選択可能である。例えば、ｐ型不純物濃度が１．０×１０19ｃｍ-3以上のｐ型シリコン基板をシリコン基板２として利用し、このｐ型シリコン基板をエッチングすることによって、メサ形状を有するｐ型シリコン領域２１ａを形成してもよい。
【００５０】
また、例えば、非ドープのシリコンで構成されたシリコン基板２の互いに離間した複数の領域に、イオン注入によりｐ型不純物をドーピングしてもよい。ドーピングに用いられるｐ型不純物は、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）であり、ｐ型不純物濃度が１．０×１０19ｃｍ-3以上になるように、ｐ型不純物をシリコン基板２にドーピングしてもよい。そして、ｐ型不純物をドーピングしたシリコン基板２を活性化アニールにより活性化した後に、ｐ型不純物をドーピングしていないその他の領域をエッチングすることによって、メサ形状を有する複数のｐ型シリコン領域２１ａを形成してもよい。
【００５１】
なお、図２では、ｐ型シリコン領域２１ａが３箇所に形成されている。しかしながら、形成するｐ型シリコン領域２１ａの数は、このような例に限定される訳ではなく、実施の形態に応じて適宜選択されてよい。
【００５２】
ここで、シリコン基板２は、本発明の「半導体基板」に相当し、ｐ型シリコン領域２１ａは、本発明の「ｐ型半導体領域」に相当する。ｐ型シリコン領域２１ａは、後述する第３工程により上記ｐ型シリコン層２１になる領域である。そのため、半導体基板及びｐ型半導体領域の材料は、このような例に限定されなくてもよく、実施の形態に応じて適宜選択可能である。ただし、上記のとおり、ｐ型半導体領域が窒化物半導体とは他種の半導体で構成されるように、各材料は選択される。例えば、半導体基板上には、ｐ型シリコン領域２１ａに代えて、ゲルマニウム（Ｇｅ）又はガリウムヒ素（ＧａＡｓ）で構成されるｐ型半導体領域が形成されてもよい。
【００５３】
次に、第２工程として、図３で例示されるように、上記基板１１、ＧａＮ層１２及びＡｌＧａＮ層１３を備える窒化物構造体１００にシリコン基板２を異種材料接合に貼り合わせる。具体的には、異種材料接合により、窒化物構造体１００のＡｌＧａＮ層１３にシリコン基板２のｐ型シリコン領域２１ａを向けて、ＡｌＧａＮ層１３上に当該ｐ型シリコン領域２１ａを接合する。
【００５４】
異種材料接合の方法として、例えば、表面活性化ボンディング法（表面活性化常温接合法とも称される）が利用されてもよい。表面活性化ボンディング法は、接合する２つの対象物それぞれの表面に、ビーム（例えば、アルゴンビーム）又はプラズマを照射して、各表面を洗浄化及び活性化した後、圧力を付与して表面同士を接合する接合方法である。表面活性化ボンディング法による接合工程は、真空中で行われる。
【００５５】
この表面活性化ボンディング法により接合を行う場合には、まず、真空中で、窒化物構造体１００のＡｌＧａＮ層１３側の面と、シリコン基板２のｐ型シリコン領域２１ａ側の面とに、アルゴンビームを照射する。このとき、窒化物構造体１００及びシリコン基板２は、ＡｌＧａＮ層１３側の面とｐ型シリコン領域２１ａ側の面とが互いに対向するように、真空チャンバー（不図示）内で保持されている。また、真空チャンバーには、アルゴンビームを発生させるビーム発生器（不図示）が設置されており、このビーム発生器によって、各処理対象物の面にアルゴンビームが照射される。
【００５６】
次に、真空中で、所定の圧力（例えば、１０ＭＰａ）を付与して、窒化物構造体１００のＡｌＧａＮ層１３側の面とシリコン基板２のｐ型シリコン領域２１ａ側の面とを接合する。このとき、窒化物構造体１００のＡｌＧａＮ層１３側の面及びシリコン基板２のｐ型シリコン領域２１ａ側の面ではそれぞれ、アルゴンビームの照射により、酸化膜、水、有機物等の汚染物が除去される。また、アルゴンビームの照射によって、窒化物構造体１００のＡｌＧａＮ層１３側の面及びシリコン基板２のｐ型シリコン領域２１ａ側の面はそれぞれ化学結合を形成しやすい活性な状態になっている。更に、当該接合工程は真空中で行われるため、アルゴンビームの照射後に、窒化物構造体１００のＡｌＧａＮ層１３側の面及びシリコン基板２のｐ型シリコン領域２１ａ側の面が汚染物で再び覆われることはない。そのため、所定の圧力を付与して、窒化物構造体１００のＡｌＧａＮ層１３側の面とシリコン基板２のｐ型シリコン領域２１ａ側の面とを接触させることにより、これらの面を強固に接合することができる。
【００５７】
なお、窒化物構造体１００を形成する方法は実施の形態に応じて適宜選択されてよい。例えば、基板１１にシリコン基板を用いた場合には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition，有機金属気相成長）法等によって、このシリコン基板の面方位（１１１）の面上に、ＧａＮ層１２及びＡｌＧａＮ層１３をエピタキシャル成長させる。これによって、窒化物構造体１００を形成することができる。
【００５８】
次に、第３工程として、図３及び図４に例示されるように、貼り合わせたシリコン基板２を、ｐ型シリコン領域２１ａを残して除去することで、ＡｌＧａＮ層１３上に接合されたｐ型シリコン層２１を形成する。例えば、図３に例示される線Ｌに沿って、エッチングを行うことによって、シリコン基板２を除去してもよい。図３に例示されるように、ｐ型シリコン領域２１ａの領域を一部含んで、シリコン基板２を除去してもよい。また、例えば、図３に例示される線Ｌに沿って、イオン注入により水素原子を導入し、更に熱処理を行うことによって、シリコン基板２を線Ｌに沿って切断してもよい（いわゆるスマートカット法）。これによって、図４に例示されるように、ｐ型シリコン領域２１ａを残してシリコン基板２を除去し、ＡｌＧａＮ層１３上にｐ型シリコン層２１を形成することができる。すなわち、シリコン基板２を除去した後にＡｌＧａＮ層１３上に残留したｐ型シリコン領域２１ａが、ｐ型シリコン層２１となる。
【００５９】
最後に、第４工程として、各所定の領域に各電極を形成する。具体的には、図５に例示されるように、ＡｌＧａＮ層１３の所定の領域にチタン等で構成された合金を積層し、積層した合金層に熱処理を行うことによって、ソース電極１５及びドレイン電極１６を形成することができる。また、図６に例示されるように、ｐ型シリコン層２１の上面にニッケル等で構成された合金を積層することによって、ゲート電極１４を形成することができる。ゲート電極１４を形成する際に、熱処理を行ってもよい。更に、図６に例示されるように、１つの基板１１上に複数の電界効果トランジスタ１が形成される場合には、各電界効果トランジスタ１は、所定の素子間分離法によって、電気的に分離される。素子間を分離する方法には、公知の方法が利用可能である。これによって、本実施形態に係る電界効果トランジスタ１を作製することができる。
【００６０】
なお、図５及び図６では、ゲート電極１４よりもソース電極１５及びドレイン電極１６が先に形成されている。しかしながら、ゲート電極１４、ソース電極１５及びドレイン電極１６を形成する順序は、このような例に限定されなくてもよく、実施の形態に応じて適宜選択可能である。また、各電極１４〜１６を同時に形成してもよい。
【００６１】
§３  変形例
以上、本発明の実施の形態を詳細に説明してきたが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。なお、以下の各変形例の説明では、上記実施形態と同様の内容については、適宜説明を省略する。
【００６２】
［第１変形例］
例えば、上記実施形態では、ソース電極１５及びドレイン電極１６は、ＡｌＧａＮ層１３に直接接続している。しかしながら、電界効果トランジスタ１の構成はこのような例に限定されなくてもよく、例えば、ソース電極１５及びドレイン電極１６それぞれとＡｌＧａＮ層１３との間には、ｎ型半導体層が設けられてもよい（第１変形例）。以下、図７〜図１２を用いて、この第１変形例について説明する。
【００６３】
＜構成例＞
まず、図７を用いて、第１変形例に係る電界効果トランジスタ３の構成例について説明する。図７は、第１変形例に係る電界効果トランジスタ３を模式的に例示する断面図である。図７に例示されるように、当該第１変形例に係る電界効果トランジスタ３は、下層側から順に、基板３１、ＧａＮ層３２及びＡｌＧａＮ層３３を備える。この基板３１、ＧａＮ層３２及びＡｌＧａＮ層３３はそれぞれ、上記実施形態における基板１１、ＧａＮ層１２及びＡｌＧａＮ層１３と同様である。
【００６４】
また、第１変形例に係る電界効果トランジスタ３では、ＡｌＧａＮ層３３上にはｐ型シリコン層４１が積層され、ｐ型シリコン層４１上にはゲート電極３４が形成されている。このｐ型シリコン層４１及びゲート電極３４はそれぞれ、上記実施形態におけるｐ型シリコン層２１及びゲート電極１４と同様である。
【００６５】
一方、第１変形例に係る電界効果トランジスタ３では、上記実施形態とは異なり、ｐ型シリコン層４１を挟むように、一対のｎ型シリコン層（４２、４３）が設けられる。一対のｎ型シリコン層（４２、４３）は、ｐ型シリコン層４１の両側に配置され、ｐ型シリコン層４１と同様に、ＡｌＧａＮ層３３上に異種材料接合によりそれぞれ接合される。
【００６６】
各ｎ型シリコン層（４２、４３）のｎ型不純物濃度は１．０×１０19ｃｍ-3以上が好ましく、１．０×１０20ｃｍ-3以上がより好ましい。各ｎ型シリコン層（４２、４３）のドーピングには、例えば、リン（Ｐ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）が用いられる。また、各ｎ型シリコン層（４２、４３）の形状は実施の形態に応じて適宜選択されてよい。例えば、各ｎ型シリコン層（４２、４３）の厚みは、ｐ型シリコン層４１と同様に、０．１μｍ〜１μｍの間で設定される。
【００６７】
そして、ソース電極３５及びドレイン電極３６は、当該一対のｎ型シリコン層（４２、４３）それぞれの上に形成される。図７の例では、ｎ型シリコン層４２上にソース電極３５が形成され、ｎ型シリコン層４３上にドレイン電極３６が形成されている。ソース電極３５及びドレイン電極３６はそれぞれ、各ｎ型シリコン層（４２、４３）とオーミック接触で接続するように構成される。ソース電極３５及びドレイン電極３６は、配置場所を除き、上記実施形態におけるソース電極１５及びドレイン電極１６と同様である。
【００６８】
なお、ソース電極３５及びドレイン電極３６それぞれとＡｌＧａＮ層３３との間に設ける各ｎ型半導体層の材料は、シリコンに限定されなくてもよく、実施の形態に応じて適宜選択されてもよい。例えば、各ｎ型半導体層の材料には、シリコンの他に、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等が用いられてもよい。
【００６９】
＜作用・効果＞
以上のように、第１変形例に係る電界効果トランジスタ３では、上記実施形態に係る電界効果トランジスタ１に加えて、ソース電極３５及びドレイン電極３６それぞれとＡｌＧａＮ層３３との間に、各ｎ型シリコン層（４２、４３）が設けられる。シリコンの融点は１４１２℃であり、各ｎ型シリコン層（４２、４３）とＡｌＧａＮ層３３との間の接合界面の構造は、ＡｌＧａＮ層に直接金属電極を積層した構造よりも高い熱的安定性を有する。そのため、本第１変形例によれば、耐熱性に優れた電界効果トランジスタを提供することができる。
【００７０】
また、窒化物半導体層にソース電極及びドレイン電極をオーミック接触させる場合には、ソース電極及びドレイン電極を構成する金属層を窒化物半導体層に積層した後に、これらの金属層を７５０℃程度の高温で熱処理することになる。これによって、各電極の表面には凹凸、クラック等が発生してしまい、電界効果トランジスタの長期信頼性が損なわれてしまう。
【００７１】
これに対して、本第１変形例では、ソース電極３５及びドレイン電極３６それぞれを各ｎ型シリコン層（４２、４３）にオーミック接触させる。この場合には、ソース電極３５及びドレイン電極３６を構成する金属層に対する熱処理の温度は、室温〜４００℃程度で済む。そのため、ソース電極３５及びドレイン電極３６の表面に凹凸、クラック等が発生するのを防止することができ、電界効果トランジスタの長期信頼性を高めることができる。
【００７２】
＜製造工程＞
次に、図８〜図１２を用いて、本第１変形例に係る電界効果トランジスタ３の製造工程を説明する。図８〜図１２は、本第１変形例に係る電界効果トランジスタ３の製造過程の各工程を模式的に例示する断面図である。なお、以下で説明する製造工程は、電界効果トランジスタ３を製造する方法の一例に過ぎず、各工程は実施の形態に応じて適宜変更されてもよい。
【００７３】
まず、第１工程として、図８及び図９に例示されるように、シリコン基板４上にそれぞれメサ形状を有するｐ型シリコン領域４１ａ及び各ｎ型シリコン領域（４２ａ、４３ａ）を形成する。本第１変形例における第１工程は、上記実施形態における第１工程とほぼ同様に実施可能である。
【００７４】
すなわち、図８に例示されるように、非ドープのシリコンで構成されたシリコン基板４の互いに離間した各領域に、イオン注入によりｐ型不純物をドーピングする。また、ｐ型不純物をドーピングした領域両側の各領域に、イオン注入によりｎ型不純物をドーピングする。そして、ｐ型不純物及びｎ型不純物をドーピングしたシリコン基板４を活性化アニールにより活性化した後に、図９に例示されるように、ｐ型不純物及びｎ型不純物をドーピングしていないその他の領域をエッチングする。これによって、シリコン基板４上にそれぞれメサ形状を有するｐ型シリコン領域４１ａ及び各ｎ型シリコン領域（４２ａ、４３ａ）を形成することができる。
【００７５】
なお、シリコン基板４には、高抵抗のシリコン基板が用いられるのが好ましい。例えば、シリコン基板４には、１Ωｃｍの抵抗率を有するシリコン基板が用いられてもよい。また、シリコン基板４には、３．０×１０15ｃｍ-3以下のｎ型不純物濃度を有するｎ型シリコン基板が用いられてもよい。更に、シリコン基板４には、１．０×１０16ｃｍ-3以下のｐ型不純物濃度を有するｐ型シリコン基板が用いられてもよい。
【００７６】
次に、第２工程として、図１０で例示されるように、上記基板３１、ＧａＮ層３２及びＡｌＧａＮ層３３を備える窒化物構造体３００にシリコン基板４を異種材料接合に貼り合わせる。具体的には、異種材料接合により、窒化物構造体３００のＡｌＧａＮ層３３にシリコン基板４のｐ型シリコン領域４１ａ及び各ｎ型シリコン領域（４２ａ、４３ａ）を向けて、ＡｌＧａＮ層３３上に当該ｐ型シリコン領域４１ａ及び各ｎ型シリコン領域（４２ａ、４３ａ）を接合する。本第１変形例における第２工程は、上記実施形態における第２工程と同様である。
【００７７】
次に、第３工程として、図１１で例示されるように、貼り合わせたシリコン基板４を、ｐ型シリコン領域４１ａ及び各ｎ型シリコン領域（４２ａ、４３ａ）を残して除去することで、ＡｌＧａＮ層３３上に接合されたｐ型シリコン層４１及び各ｎ型シリコン層（４２、４３）を形成する。本第１変形例における第３工程は、上記実施形態における第３工程と同様である。
【００７８】
最後に、第４工程として、図１２で例示されるように、各所定の領域に各電極を形成する。具体的には、図１２に例示されるように、ｐ型シリコン層４１上にゲート電極３４を形成する。ｎ型シリコン層４２上にソース電極３５を形成する。ｎ型シリコン層４３上にドレイン電極３６を形成する。ソース電極３５及びドレイン電極３６の位置を除き、本第１変形例における第４工程は、上記実施形態に係る実施形態における第４工程と同様である。これによって、本第１変形例に係る電界効果トランジスタ３を作製することができる。なお、上記のとおり、本第４工程において、ソース電極３５及びドレイン電極３６を構成する金属層に対する熱処理の温度は、室温〜４００℃程度で済む。なお、ゲート電極３４、ソース電極３５及びドレイン電極３６を形成する順序は、実施の形態に応じて適宜選択されてよい。例えば、ソース電極３５及びドレイン電極３６を形成した後に、ゲート電極３４を形成してもよい。また、各電極３４〜３６を同時に形成してもよい。
【００７９】
［第２変形例］
また、上記第１変形例では、ソース電極３５及びドレイン電極３６それぞれとＡｌＧａＮ層３３との間に、各ｎ型シリコン層（４２、４３）が設けられている。このような場合、ｐ型シリコン層４１を省略し、ゲート電極３４をＡｌＧａＮ層３３に直接接続させてもよい（第２変形例）。以下、図１３〜図１８を用いて、この第２変形例について説明する。
【００８０】
＜構成例＞
まず、図１３を用いて、第２変形例に係る電界効果トランジスタ５の構成例について説明する。図１３は、第２変形例に係る電界効果トランジスタ５を模式的に例示する断面図である。図１３に例示されるように、当該第２変形例に係る電界効果トランジスタ５は、下層側から順に、基板５１、ＧａＮ層５２及びＡｌＧａＮ層５３を備える。この基板５１、ＧａＮ層５２及びＡｌＧａＮ層５３はそれぞれ、上記第１変形例における基板３１、ＧａＮ層３２及びＡｌＧａＮ層３３と同様である。
【００８１】
また、第２変形例に係る電界効果トランジスタ５では、第１のｎ型シリコン層６１及び第２のｎ型シリコン層６２が、ＡｌＧａＮ層５３上に異種材料接合により接合されている。第１のｎ型シリコン層６１と第２のｎ型シリコン層６２とは互いに離間した位置に配置されている。各ｎ型シリコン層（６１、６２）は、上記第１変形例における各ｎ型シリコン層（４２、４３）と同様である。すなわち、第１のｎ型シリコン層６１は、本発明の「第１のｎ型半導体層」に相当し、第２のｎ型シリコン層６２は、本発明の「第２のｎ型半導体層」に相当する。
【００８２】
一方、第２変形例に係る電界効果トランジスタ５では、上記第１変形例とは異なり、第１のｎ型シリコン層６１の上面の一部及び第２のｎ型シリコン層６２側の側面を被覆する第１酸化膜６３が設けられている。図１３の例では、第１酸化膜６３は、第１のｎ型シリコン層６１の上面中央付近から右側の側面下端にかけて形成されている。同様に、本第２変形例では、第２のｎ型シリコン層６２の上面の一部及び第１のｎ型シリコン層６１側の側面を被覆する第２酸化膜６４が設けられている。図１３の例では、第２酸化膜６４は、第２のｎ型シリコン層６２の上面中央付近から左側の側面下端にかけて形成されている。
【００８３】
そして、本第２変形例では、第１のｎ型シリコン層６１の上面上にソース電極５５が形成され、第２のｎ型シリコン層６２の上面上にドレイン電極５６が形成される。具体的には、ソース電極５５は、第１のｎ型シリコン層６１の上面上の、第１酸化膜６３が形成されていない領域に積層され、第１のｎ型シリコン層６１とオーミック接触で接続するように構成される。同様に、ドレイン電極５６は、第２のｎ型シリコン層６２の上面上の、第２酸化膜６４が形成されていない領域に積層され、第２のｎ型シリコン層６２とオーミック接触で接続するように構成される。なお、図１３では不図示であるが、第１酸化膜６３は、ソース電極５５が形成される領域を除く第１のｎ型シリコン層６１の上面全域及び第１のｎ型シリコン層６１の各側面全域を被覆するように形成されてよい。同様に、第２酸化膜６４は、ドレイン電極５６が形成される領域を除く第２のｎ型シリコン層６２の上面全域及び第２のｎ型シリコン層６２の各側面全域を被覆するように形成されてよい。ソース電極５５及びドレイン電極５６のその他の内容については、上記第１変形例におけるソース電極３５及びドレイン電極３６と同様である。
【００８４】
更に、本第２変形例では、第１のｎ型シリコン層６１及び第２のｎ型シリコン層６２の間にゲート電極５４が形成される。具体的には、ゲート電極５４は、図１３に例示されるように、第１のｎ型シリコン層６１及び第２のｎ型シリコン層６２の間を埋めるようにＡｌＧａＮ層５３上に積層され、ＡｌＧａＮ層５３とショットキー接触で接続するように構成される。
【００８５】
このとき、ゲート電極５４は、第１酸化膜６３及び第２酸化膜６４それぞれの上面側の少なくとも一部を被覆するように形成される。図１３の例では、ゲート電極５４は、上端側が左右方向に延びており、断面Ｔ字上に形成されている。これによって、ゲート電極５４は、第１酸化膜６３の上面の右側領域と第２酸化膜６４の上面の左側領域とを被覆するように形成されている。なお、ゲート電極５４のその他の内容については、上記第１変形例におけるゲート電極３４と同様である。
【００８６】
＜作用・効果＞
以上のように、第２変形例に係る電界効果トランジスタ５では、ソース領域となる第１のｎ型シリコン層６１及びドレイン領域となる第２のｎ型シリコン層６２をそれぞれ第１酸化膜６３及び第２酸化膜６４で被覆している。そして、その第１酸化膜６３及び第２酸化膜６４それぞれの上面側の一領域を断面Ｔ字上のゲート電極５４で被覆している。
【００８７】
これによって、ゲート電極５４によりキャリアを操作可能な領域をソース・ゲート間及びゲート・ドレイン間に拡げることができる。すなわち、本第２変形例では、ゲート電極５４の上端側が左右方向に延びており、第１酸化膜６３及び第２酸化膜６４の上面側の一領域を被覆している。そのため、この第１酸化膜６３及び第２酸化膜６４の上面側の一領域を被覆しているゲート電極５４の一部分直下のキャリアを、ゲート電極５４によって操作することができる。したがって、本第２変形例によれば、ソース電極・ゲート電極間及びゲート電極・ドレイン電極間が離間していることに起因する上記問題点を解決することができ、窒化物半導体のヘテロ接合を利用した電界効果トランジスタの性能を向上させることができる。
【００８８】
また、上記第１変形例と同様に、ソース電極５５及びドレイン電極５６はそれぞれ、ＡｌＧａＮ層５３上に形成されるのではなく、各ｎ型シリコン層（６１、６２）上に形成される。そのため、ソース電極３５及びドレイン電極３６の表面に凹凸、クラック等が発生するのを防止することができ、電界効果トランジスタの長期信頼性を高めることができる。
【００８９】
＜製造工程＞
次に、図１４〜図１８を用いて、本第２変形例に係る電界効果トランジスタ５の製造工程を説明する。図１４〜図１８は、本第２変形例に係る電界効果トランジスタ５の製造過程の各工程を模式的に例示する断面図である。なお、以下で説明する製造工程は、電界効果トランジスタ５を製造する方法の一例に過ぎず、各工程は実施の形態に応じて適宜変更されてもよい。
【００９０】
まず、第１工程として、図１４に例示されるように、シリコン基板６上の互いに離間した位置に、それぞれメサ形状を有する第１のｎ型シリコン領域６１ａ及び第２のｎ型シリコン領域６２ａを形成する。メサ形状の形成及び各材料については、上記実施形態及び第１変形例と同様である。
【００９１】
次に、第２工程として、図１５で例示されるように、上記基板５１、ＧａＮ層５２及びＡｌＧａＮ層５３を備える窒化物構造体５００にシリコン基板６を異種材料接合に貼り合わせる。具体的には、異種材料接合により、窒化物構造体５００のＡｌＧａＮ層５３にシリコン基板６の各ｎ型シリコン領域（６１ａ、６２ａ）を向けて、ＡｌＧａＮ層５３上に当該各ｎ型シリコン領域（６１ａ、６２ａ）を接合する。本第２変形例における第２工程は、上記実施形態及び上記第１変形例における第２工程と同様である。
【００９２】
次に、第３工程として、図１６で例示されるように、貼り合わせたシリコン基板６を、各ｎ型シリコン領域（６１ａ、６２ａ）を残して除去することで、ＡｌＧａＮ層５３上に接合された各ｎ型シリコン層（６１、６２）を形成する。本第２変形例における第３工程は、上記実施形態及び上記第１変形例における第３工程と同様である。
【００９３】
次に、第４工程として、図１７で例示されるように、第１のｎ型シリコン層６１の上面及び各側面を被覆する第１酸化膜６３を形成し、第２のｎ型シリコン層６２の上面及び各側面を被覆する第２酸化膜６４を形成する。例えば、各ｎ型シリコン層（６１、６２）の上面及び各側面に公知の熱酸化処理を施すことで、絶縁性の各酸化膜（６３、６４）を形成することができる。
【００９４】
最後に、第５工程として、図１８に例示されるように、各所定の領域に各電極を形成する。具体的には、第１のｎ型シリコン層６１の上面の一部が露出するように第１酸化膜６３の一部を除去し、露出した第１のｎ型シリコン層６１の上面の一部にオーミック接触で接続するようにソース電極５５を形成する。また、第２のｎ型シリコン層６２の上面の一部が露出するように第２酸化膜６４の一部を除去し、露出した第２のｎ型シリコン層６２の上面の一部にオーミック接触で接続するようにドレイン電極５６を形成する。更に、第１のｎ型シリコン層６１及び第２のｎ型シリコン層６２の間を埋めるようにニッケル等で構成された合金を積層することで、ＡｌＧａＮ層５３にショットキー接触で接続するゲート電極５４を形成する。このとき、上記のとおり、各酸化膜（６３、６４）の上面側の少なくとも一部を被覆するようにゲート電極５４を形成する。これによって、本第２変形例に係る電界効果トランジスタ５を作製することができる。なお、ゲート電極５４、ソース電極５５及びドレイン電極５６を形成する順序は、このような例に限定されなくてもよく、実施の形態に応じて適宜選択されてよい。例えば、ゲート電極５４を形成した後に、ソース電極５５及びドレイン電極５６のいずれかを形成してもよい。また、各電極５４〜５６を同時に形成してもよい。
【００９５】
§４  実験例
上記実施形態に係る電界効果トランジスタ１の各効果を検証するため、以下の各シミュレーションを行った。
【００９６】
＜実験例１＞
まず、本実施形態に係る電界効果トランジスタ１の閾値電圧ＶT（Ｖ）を検証するため、次のシミュレーションを行った。すなわち、閾値電圧ＶTは、以下の数１で与えられることが一般的に知られている。
【００９７】
【数１】
2017028115.tif 000003
なお、ｔはＡｌＧａＮ層の厚みを意味し、εはＡｌＧａＮの誘電率を意味する。また、σは、分極差による界面電極密度を意味する。ｑは素電荷である。
【００９８】
ここで、文献「Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures（J. Appl. Phys. 85 No. 6 pp. 3222-3233 (1999）」によると、ショットキー障壁Φは以下の数２のように与えられ、ＡｌＧａＮの誘電率εは以下の数３のように与えられる。
【００９９】
【数２】
2017028115.tif 000004
【数３】
2017028115.tif 000005
なお、ｘはＡｌＧａＮにおけるＡｌ比率を意味し、ε0は、真空の誘電率を意味する。
【０１００】
また、同じく文献「Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures（J. Appl. Phys. 85 No. 6 pp. 3222-3233 (1999）」によると、ＡｌＧａＮ／ＧａＮにおける伝導帯の不連続量は、以下の数４のように計算できる。
【０１０１】
【数４】
2017028115.tif 000006
なお、Ｅｇ（ＡｌＧａＮ）はＡｌＧａＮのバンドギャップエネルギーを意味し、Ｅｇ（ＧａＮ）はＧａＮのバンドギャップエネルギーを意味する。
【０１０２】
更に、文献「Growth and application of Group III-nitrides（J. Phys. D: Appl. Phys. 31 pp.2653-2710(1998)」によると、以下の数５が与えられる。
【０１０３】
【数５】
2017028115.tif 000007
【０１０４】
以上の各関係式に基づいて、上記の第１の従来例の閾値電圧ＶTの関係式を求めた。そして、これによって、上記第１の従来例では、Ａｌ比率ｘが０．２５のときに閾値電圧ＶTが０Ｖ以上であるためには、ＡｌＧａＮの厚みｔ1は４ｎｍ以下でなければならないという計算結果を得た。
【０１０５】
一方、閾値電圧ＶTが０Ｖ以上であるために必要な、上記実施形態におけるＡｌＧａＮ層１３の厚みｔ2を計算するために次のような実験を行った。すなわち、ｐ型不純物濃度が２．６×１０19ｃｍ-3であるｐ型シリコン基板上にｎ型不純物濃度が１．０×１０18ｃｍ-3であるｎ型ＧａＮ層を公知の方法で形成した。そして、ｐ型シリコン基板及びｎ型ＧａＮ層で構成される接合の容量とバイアス電圧との関係を測定した。測定結果を図１９に示す。
【０１０６】
図１９は、ｐ型シリコン基板及びｎ型ＧａＮ層による接合の容量とバイアス電圧との関係の測定結果を示す。図１９の一点鎖線が測定結果を示す。当該測定結果によると、ｐ型シリコン基板及びｎ型ＧａＮ層による接合のフラットバンド電圧は１．２Ｖであることが分かった。これをｐ型シリコン層２１とＡｌＧａＮ層１３との関係に置き換えると、次の数６で与えられる。
【０１０７】
【数６】
2017028115.tif 000008
なお、ＶFBは、上記フラットバンド電圧を意味する。
【０１０８】
以上の関係式に基づいて、上記実施形態の閾値電圧ＶTの関係式を求めた。そして、これによって、上記実施形態では、閾値電圧ＶTが０Ｖ以上であるためには、ＡｌＧａＮ層１３の厚みｔ2は６ｎｍ以下であればよいという計算結果を得た。したがって、当該シミュレーションによれば、上記実施形態では、上記第１の従来例に比べて、ＡｌＧａＮ層１３の厚みを厚くできることが分かった。よって、上記実施形態はより製造が簡単であることが分かった。
【０１０９】
＜実験例２＞
次に、上記ｐ型シリコン層２１のｐ型不純物濃度を１．０×１０19ｃｍ-3以上とした場合の効果を検証するために、次のシミュレーションを行った。すなわち、文献「Gate Injection Transistor (GIT)−A Normally-Off AlGaN/GaN Power Transistor Using Conductivity Modulation (TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 12, DECEMBER 2007 pp. 3393-3399)」では、ｐ−ＡｌＧａＮ／ｉ−ＡｌＧａＮ／ＧａＮ構造を用いたＧＩＴ（Gate Injection Transistor）が開示されている。
【０１１０】
このＧＩＴのＡｌＧａＮのＡｌ比率ｘは０．１５であり、ｉ−ＡｌＧａＮ層の厚みｗｉは２５ｎｍである。ＡｌＧａＮ層とＧａＮ層との界面には、ＡｌＧａＮ及びＧａＮの分極差に対応する正の界面電荷が存在し、その面密度は、ＡｌＧａＮのＡｌ比率ｘに依存する。文献「Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures（J. Appl. Phys. 85 No. 6 pp. 3222-3233 (1999）」によれば、界面電荷密度σは、Ａｌ比率ｘが０．１５のときに８．０×１０12ｃｍ-2となる。
【０１１１】
ここで、ｐ−ＡｌＧａＮ層中の空乏層の広さｗｐは、界面電荷密度σをｐ−ＡｌＧａＮ層中の不純物濃度で割った値に等しい。そのため、上記の第２の従来例におけるｐ型窒化物半導体層（ｐ−ＡｌＧａＮ層）のｐ型不純物濃度が１．０×１０18ｃｍ-3のときのｐ型窒化物半導体層中の空乏層の広さｗｐ1は、「（８．０×１０12ｃｍ-2）÷（１．０×１０18ｃｍ-3）＝８０ｎｍ」であるという計算結果を得た。一方、上記実施形態におけるｐ型シリコン層２１のｐ型不純物濃度が１．０×１０19ｃｍ-3以上のときのｐ型シリコン層２１中の空乏層の広さｗｐ2は８ｎｍ以下であるという計算結果を得た。
【０１１２】
ＧＩＴのスイッチング速度を規定する実効的なバリア厚さは、バリア層の厚みｗｉと空乏層の広さｗｐとの合計で与えられる。したがって、当該シミュレーション結果によって、従来の電界効果トランジスタでは、スイッチング速度が著しく低下してしまうことが分かった。これに対して、上記実施形態では、ｐ型シリコン層２１中の空乏層の発生を抑えることができるため、スイッチング速度を飛躍的に改善できることが分かった。
【符号の説明】
【０１１３】
１…電界効果トランジスタ、
１１…基板、１２…ＧａＮ層（第１窒化物半導体層）、
１３…ＡｌＧａＮ層（第２窒化物半導体層）、
１４…ゲート電極、１５…ソース電極、１６…ドレイン電極、
２１…ｐ型シリコン層（ｐ型半導体層）、
２１ａ…ｐ型シリコン領域（ｐ型半導体領域）、
３…電界効果トランジスタ、
３１…基板、３２…ＧａＮ層（第１窒化物半導体層）、
３３…ＡｌＧａＮ層（第２窒化物半導体層）、
３４…ゲート電極、３５…ソース電極、３６…ドレイン電極、
４１…ｐ型シリコン層、４１ａ…ｐ型シリコン領域、
４２・４３…ｎ型シリコン層、４２ａ・４３ａ…ｎ型シリコン領域、
５…電界効果トランジスタ、
５１…基板、５２…ＧａＮ層（第１窒化物半導体層）、
５３…ＡｌＧａＮ層（第２窒化物半導体層）、
５４…ゲート電極、５５…ソース電極、５６…ドレイン電極、
６１…第１のｎ型シリコン層（第１のｎ型半導体層）、
６１ａ…第１のｎ型シリコン領域（第１のｎ型半導体領域）、
６２…第２のｎ型シリコン層（第２のｎ型半導体層）、
６２ａ…第２のｎ型シリコン領域（第２のｎ型半導体領域）、
６３…第１酸化膜、６４…第２酸化膜
【図１】
2017028115.tif 000009
【図２】
2017028115.tif 000010
【図３】
2017028115.tif 000011
【図４】
2017028115.tif 000012
【図５】
2017028115.tif 000013
【図６】
2017028115.tif 000014
【図７】
2017028115.tif 000015
【図８】
2017028115.tif 000016
【図９】
2017028115.tif 000017
【図１０】
2017028115.tif 000018
【図１１】
2017028115.tif 000019
【図１２】
2017028115.tif 000020
【図１３】
2017028115.tif 000021
【図１４】
2017028115.tif 000022
【図１５】
2017028115.tif 000023
【図１６】
2017028115.tif 000024
【図１７】
2017028115.tif 000025
【図１８】
2017028115.tif 000026
【図１９】
2017028115.tif 000027