(57)【要約】【課題】ユーザの関心を広げるキーワードの提示を支援することができる。【解決手段】本実施形態に係るアナログ／ディジタル変換装置は、第１減算部、アナログ／ディジタル変換部、ディジタル／アナログ変換部、第２減算部及び遅延部を含む。第１減算部は、標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成する。アナログ／ディジタル変換部は、前記入力誤差信号をＡ／Ｄ変換することにより、量子化ディジタル信号を生成する。ディジタル／アナログ変換部は、前記量子化ディジタル信号をＤ／Ａ変換することにより、量子化アナログ信号を生成する。第２減算部は、前記量子化アナログ信号から前記入力誤差信号を減算することにより、量子化誤差信号を生成する。遅延部は、第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する。【選択図】図１
2017022549.tif 000002
【特許請求の範囲】
【請求項１】
標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成する第１減算部と、
前記入力誤差信号をアナログ／ディジタル変換することにより、量子化ディジタル信号を生成するアナログ／ディジタル変換部と、
前記量子化ディジタル信号をディジタル／アナログ変換することにより、量子化アナログ信号を生成するディジタル／アナログ変換部と、
前記量子化アナログ信号から前記入力誤差信号を減算することにより、量子化誤差信号を生成する第２減算部と、
第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する遅延部と、を具備するアナログ／ディジタル変換装置。
【請求項２】
標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差電圧信号を生成する第１減算部と、
前記入力誤差電圧信号を時間情報に変換することにより、入力誤差時間信号を生成する電圧／時間変換部と、
前記入力誤差時間信号をディジタル変換することにより、量子化ディジタル信号を生成する時間／ディジタル変換部と、
量子化ディジタル信号を時間情報に変換することにより、量子化時間信号を生成するディジタル／時間変換部と、
前記量子化時間信号から前記入力誤差時間信号を減算することにより、量子化誤差時間信号を生成する第２減算部と、
前記量子化誤差時間信号を電圧信号に変換することにより、量子化誤差信号を生成する時間／電圧変換部と、
第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する遅延部と、を具備するアナログ／ディジタル変換装置。
【請求項３】
標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成する第１減算部と、
前記入力誤差信号をアナログ／ディジタル変換することにより、量子化ディジタル信号を生成するアナログ／ディジタル変換部と、
前記量子化ディジタル信号から量子化誤差を推定することにより、推定量子化誤差信号を生成する量子化雑音推定部と、
前記推定量子化誤差信号から前記入力誤差信号を減算することにより、量子化誤差信号を生成する第２減算部と、
第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する遅延部と、を具備するアナログ／ディジタル変換装置。
【請求項４】
アナログ信号を標本化することにより、離散時間信号を生成する第１標本化部と、
前記離散時間信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成する第１減算部と、
前記入力誤差信号を標本化することにより、次のサイクルの入力誤差信号である入力誤差遅延信号を生成する第２標本化部と、
前記入力誤差信号をアナログ／ディジタル変換することにより、量子化ディジタル信号を生成するアナログ／ディジタル変換部と、
前記量子化ディジタル信号をディジタル／アナログ変換することにより、量子化アナログ信号を生成するディジタル／アナログ変換部と、
前記量子化アナログ信号から前記入力誤差信号を減算することにより、次のサイクルで用いられる帰還信号を生成する第２減算部と、を具備するアナログ／ディジタル変換装置。
【請求項５】
標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成し、
前記入力誤差信号をアナログ／ディジタル変換することにより、量子化ディジタル信号を生成し、
前記量子化ディジタル信号をディジタル／アナログ変換することにより、量子化アナログ信号を生成し、
前記量子化アナログ信号から前記入力誤差信号を減算することにより、量子化誤差信号を生成し、
第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成するアナログ／ディジタル変換方法。
【請求項６】
マトリクス状に配列されるフォトダイオード群と、
前記フォトダイオード群から信号を読み出すカラムを選択する行選択部と、
前記カラムごとに接続され、前記信号をアナログ／ディジタル変換する請求項１から請求項４のいずれか１項に記載のアナログ／ディジタル変換装置と、を具備するイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アナログ／ディジタル変換装置および変換方法、およびイメージセンサに関する。
【背景技術】
【０００２】
例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに用いられるアナログ／ディジタル変換器（ＡＤＣ）は、小面積設計および低消費電力設計が要求される。さらに、イメージセンサのカラム間利得誤差を小さくしたいという要求もある。  
そのため、ＣＭＯＳイメージセンサに用いられるＡＤＣとしては、シンプルに実装可能なシングルスロープ型ＡＤＣ（ＳＳ−ＡＤＣ）がベースになることが多い。しかし、分解能を上げることが困難であるという欠点がある。さらに、折り返し積分型ＡＤＣは、信号経路に積分器が存在するため、オペアンプの有限利得および容量ミスマッチなどによって、信号利得誤差が生じやすい。結果として、カラム間における信号利得のばらつきが生じる原因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６９５６５１３号
【非特許文献】
【０００４】
【非特許文献１】Min-Woong Seo, et al., “An 80μVrms-Temporal-Noise 82dB-Dynamic-Range CMOS Image Sensor with a 13-to-19b Variable-Resolution Column-Parallel Folding-Integration/Cyclic ADC”, ISSCC 2011
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、小面積及び低消費電力設計でかつ利得誤差を低減することができるアナログ／ディジタル変換装置および変換方法、およびイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態に係るアナログ／ディジタル変換装置は、第１減算部、アナログ／ディジタル変換部、ディジタル／アナログ変換部、第２減算部及び遅延部を含む。第１減算部は、標本化されたアナログ信号から前回のサイクルで得られた帰還信号を減算することにより、入力誤差信号を生成する。アナログ／ディジタル変換部は、前記入力誤差信号をアナログ／ディジタル変換することにより、量子化ディジタル信号を生成する。ディジタル／アナログ変換部は、前記量子化ディジタル信号をディジタル／アナログ変換することにより、量子化アナログ信号を生成する。第２減算部は、前記量子化アナログ信号から前記入力誤差信号を減算することにより、量子化誤差信号を生成する。遅延部は、第１周波数により規定される期間、前記量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るアナログ／ディジタル変換装置を示すブロック図。
【図２】第１の実施形態に係るアナログ／ディジタル変換装置の実装例を示すブロック図。
【図３】図２に示すアナログ／ディジタル変換装置の動作を示すタイミングチャート。
【図４】図２に示すアナログ／ディジタル変換装置において帰還利得誤差を考慮した場合のブロック図。
【図５】アナログ／ディジタル変換装置をシングルスロープ型ＡＤＣとして実装した一例を示すブロック図。
【図６】第３の実施形態に係るアナログ／ディジタル変換装置を示すブロック図。
【図７】量子化雑音推定器を含むアナログ／ディジタル変換装置を示すブロック図。
【図８】図７に示すアナログ／ディジタル変換装置をシングルスロープ型ＡＤＣとして実装した一例を示すブロック図。
【図９】図８に示すアナログ／ディジタル変換装置の動作を示すタイミングチャート。
【図１０】第４の実施形態に係るアナログ／ディジタル変換装置を示すブロック図。
【図１１】第５の実施形態に係るアナログ／ディジタル変換装置を示すブロック図。
【図１２】図１１に示すアナログ／ディジタル変換装置の動作を示すタイミングチャート。
【図１３】図１１に示すアナログ／ディジタル変換装置をシングルスロープ型ＡＤＣとして実装した一例を示すブロック図。
【図１４】第６の実施形態に係るＣＭＯＳイメージセンサを示すブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本実施形態に係るアナログ／ディジタル変換装置および変換方法、およびイメージセンサについて詳細に説明する。なお、以下の実施形態では、同一の参照符号を付した部分は同様の動作をおこなうものとして、重複する説明を適宜省略する。
【０００９】
（第１の実施形態）  
第１の実施形態に係るアナログ／ディジタル変換装置について図１のブロック図を参照して説明する。  
第１の実施形態に係るアナログ／ディジタル変換装置１００は、標本化器１０１、第１減算器１０２、アナログ／ディジタル変換器（ＡＤＣ：analog to digital converter）１０３、ディジタル／アナログ変換器（ＤＡＣ：digital to analog converter）１０４、第２減算器１０５、遅延器１０６、積分器１０７およびデシメーションフィルタ（Decimation Filter）１０８を含む。
【００１０】
標本化器１０１は、入力信号であるアナログ信号を受け取る。標本化器１０１は、周波数ｆＤＡＴに同期してアナログ信号を標本化することにより、離散時間信号を生成する。  
第１減算器１０２は、標本化器１０１から離散時間信号を、後述する遅延器１０６から前回のサイクルで得られた帰還信号をそれぞれ受け取る。第１減算器１０２は、離散時間信号から帰還信号を減算することにより、入力誤差信号を生成する。
【００１１】
ＡＤＣ１０３は、第１減算器１０２から入力誤差信号を受け取る。ＡＤＣ１０３は、周波数ｆＳＡＭＰに同期して入力誤差信号をアナログ／ディジタル変換すること（例えば、任意のビット数でディジタル信号に変換すること）により、量子化ディジタル信号を生成する。  
ＤＡＣ１０４は、ＡＤＣ１０３から量子化ディジタル信号を受け取る。ＤＡＣ１０４は、周波数ｆＳＡＭＰに同期して量子化ディジタル信号をディジタル／アナログ変換することにより、量子化アナログ信号を生成する。
【００１２】
第２減算器１０５は、第１減算器１０２から入力誤差信号を、ＤＡＣ１０４から量子化アナログ信号をそれぞれ受け取る。第２減算器１０５は、量子化アナログ信号から入力誤差信号を減算することにより、量子化誤差信号を生成する。  
遅延器１０６は、第２減算器１０５から量子化誤差信号を受け取る。遅延器１０６は、周波数ｆＳＡＭＰ分の１で規定される期間、量子化誤差信号を遅延させることにより、次のサイクルで用いられる帰還信号を生成する。
【００１３】
積分器１０７は、ＡＤＣ１０３から量子化ディジタル信号を受け取る。積分器１０７は、周波数ｆＳＡＭＰに同期して量子化ディジタル信号を積分することにより、積分信号を生成する。  
デシメーションフィルタ１０８は、積分器１０７から積分信号を受け取る。デシメーションフィルタ１０８は、積分信号に対してダウンサンプリングを行い、積分動作の最終値を出力信号として生成する。なお、標本化器１０１、第１減算器１０２、ＡＤＣ１０３、ＤＡＣ１０４、第２減算器１０５および遅延器１０６は、リセット機能を有し、アナログ／ディジタル変換の開始時に積分信号等をリセットする。
【００１４】
次に、図１に示すアナログ／ディジタル変換装置１００の実装例を図２のブロック図に示す。  
図２に示すアナログ／ディジタル変換装置２００における入出力特性、例えば、ノードＤｘにおける伝達関数は、（１）式で表せる。  
【００１５】
【数１】
2017022549.tif 000003
よって、通常の１次のΔΣ変調器と同じ伝達関数となる。  
また、入力信号Ｖｉｎと出力信号Ｄｏｕｔとの間の伝達関数は、（２）式で表せる。
【００１６】
【数２】
2017022549.tif 000004
これは、従前の折り返し型ＡＤＣと同一の伝達関数となる。
次に、図２に示すアナログ／ディジタル変換装置２００の動作を示すタイミングチャートについて、図３を参照して説明する。  
図３に示すように、ｆＤＡＴが立ち上がったときに入力信号Ｖｉｎ’がサンプルホールドされる。また、周波数ｆＳＡＭＰで規定されるサンプリング間隔に応じて、出力信号Ｄｏｕｔが積分され、出力信号Ｄｏｕｔの値が基準電圧を超えた場合、一定電圧が減算される。
【００１７】
次に、アナログ／ディジタル変換装置２００におけるアナログミスマッチの影響について、図４にブロック図を参照して説明する。  
図４に示すアナログ／ディジタル変換装置４００は、図２に示すアナログ／ディジタル変換装置２００において帰還利得誤差４０１（ＡＦＢ）を含む場合のブロック図である。この場合の入出力特性は、（３）式で表せる。
【００１８】
【数３】
2017022549.tif 000005
（３）式を用いると、出力信号ＤＯＵＴは（４）式で表せる。
【００１９】
【数４】
2017022549.tif 000006
ここで、入力信号ｖｉｎのサンプリングをＭ回行なった場合を仮定すると、伝達関数は（５）式で表せる。
【００２０】
【数５】
2017022549.tif 000007
（５）式に示すように、帰還利得誤差ＡＦＢがある場合でも、入力信号のＤＣ成分Ｖｉｎの利得誤差には現れないため、素子バラツキの影響を受けにくい。一方で、ｚ−１ＥＱのノイズ成分に加えてｚ−２Ｍ（１−ＡＦＢ）ＥＱがあるため、量子化誤差のノイズ低減効果は多少薄れるが、｜１−ＡＦＢ｜＜１であれば、サンプリング回数Ｍが増えるほど、ＳＮ比を改善することができる。つまり、多少の帰還利得のバラツキを許容できる。
【００２１】
以上に示した第１の実施形態によれば、信号経路に伝達関数が含まれないため、利得誤差が生じにくく、高いマッチング特性を得ることができる。また、容量及びアンプなどを使用しないため、小面積および低電力となるように設計することができる。
【００２２】
（第２の実施形態）  
次に、伝達関数における量子化器をシングルスロープ型ＡＤＣに変更した場合の例を、図５のブロック図を参照して説明する。  
第２の実施形態に係るアナログ／ディジタル変換装置５００は、標本化器１０１、第１減算器１０２、遅延器１０６、積分器１０７、非同期コンパレータ５０１、カウンタ５０２、ＤＡＣ５０３および第２減算器５０４を含む。
【００２３】
標本化器１０１、第１減算器１０２、遅延器１０６および積分器１０７については、第１の実施形態と同様であるのでここでの説明は省略する。
【００２４】
非同期コンパレータ５０１は、第１減算器１０２から入力信号Ｖｉｎを、外部からランプ波ＶＲＡＭＰをそれぞれ受け取る。非同期コンパレータ５０１は、入力信号Ｖｉｎとランプ波ＶＲＡＭＰとを比較して、比較信号を出力する。
【００２５】
カウンタ５０２は、非同期コンパレータ５０１から比較信号を受け取る。カウンタ５０２は、比較信号の出力が反転した時点からランプ波ＶＲＡＭＰが終了した時点までを、一定の周波数でカウントし、カウンタ出力信号を生成する。
【００２６】
ＤＡＣ５０３は、カウンタ５０２からカウンタ出力信号を受け取る。ＤＡＣ５０３は、量子化誤差を電圧領域で抽出するため、カウンタ出力信号を電圧信号に変換する。
【００２７】
第２減算器５０４は、非同期コンパレータ５０１から比較信号を、ＤＡＣ５０３から電圧信号をそれぞれ受け取る。第２減算器１０５は、電圧信号から比較信号を減算することにより量子化誤差信号を生成する。
【００２８】
その後、遅延器１０６が量子化誤差信号に遅延をかけることで帰還信号を生成し、第１減算器１０２が入力信号から帰還信号を減算することで、第１の実施形態と同様の伝達関数と実現することができる。
【００２９】
以上に示した第２の実施形態によれば、小面積および低電力を実現しやすいシングルスロープ型ＡＤＣを用いる場合でも、第１の実施形態と同様に、利得誤差が生じにくく、かつ高いマッチング特性を得ることができる。
【００３０】
（第３の実施形態）  
第３の実施形態では、電圧信号を一度時間情報に変換して、量子化処理および量子化誤差抽出処理を時間領域で行なう点が上述の実施形態と異なる。
【００３１】
第３の実施形態に係るアナログ／ディジタル変換装置について図６のブロック図を参照して説明する。  
第３の実施形態に係るアナログ／ディジタル変換装置６００は、標本化器１０１、第１減算器１０２、遅延器１０６、積分器１０７、デシメーションフィルタ１０８、電圧／時間変換器（ＶＴＣ：Voltage to Time Converter）６０１、時間／ディジタル変換器（ＴＤＣ：Time to Digital Converter）６０２、ディジタル／時間変換器（ＤＴＣ： Digital to Time Converter）６０３、第２減算器６０４および時間／電圧変換器（ＴＤＣ：Time to Voltage Converter）６０５を含む。
【００３２】
標本化器１０１、第１減算器１０２、遅延器１０６、積分器１０７およびデシメーションフィルタ１０８については、第１の実施形態と同様であるのでここでの説明は省略する。
【００３３】
ＶＴＣ６０１は、第１減算器１０２から入力誤差電圧信号を受け取る。ＶＴＣ６０１は、入力誤差電圧信号を時間情報に変換することにより、入力誤差時間信号を生成する。
【００３４】
ＴＤＣ６０２は、ＶＴＣ６０１から入力誤差時間信号を受け取る。ＴＤＣ６０２は、入力誤差時間信号をディジタル変換することにより、量子化ディジタル信号を生成する。
【００３５】
ＤＴＣ６０３は、ＴＤＣ６０２から量子化ディジタル信号を受け取る。ＤＴＣ６０３は、量子化ディジタル信号を時間情報に変換することにより、量子化時間信号を生成する。
【００３６】
第２減算器６０４は、ＶＴＣ６０１から入力誤差時間信号を、ＤＴＣ６０３から量子化時間信号をそれぞれ受け取る。第２減算器６０４は、量子化時間信号から入力誤差時間信号を減算することにより、量子化誤差時間信号を生成する。
【００３７】
ＴＶＣ６０５は、第２減算器６０４から量子化誤差時間信号を受け取る。ＴＶＣ６０５は、量子化誤差時間信号を電圧信号に変換することにより、量子化誤差信号を生成する。
【００３８】
次に、量子化雑音を量子化雑音推定器により検出する場合を図７のブロック図を参照して説明する。  
図７に示すアナログ／ディジタル変換装置７００は、標本化器１０１、第１減算器１０２、ＡＤＣ１０３、遅延器１０６、積分器１０７、デシメーションフィルタ（Decimation Filter）１０８、量子化雑音推定器７０１および第２減算器７０２を含む。
標本化器１０１、第１減算器１０２、ＡＤＣ１０３、遅延器１０６、積分器１０７およびデシメーションフィルタ（Decimation Filter）１０８は、第１の実施形態体と同様であるので、ここでの説明を省略する。
【００３９】
量子化雑音推定器７０１は、ＡＤＣ１０３から量子化ディジタル信号を受け取る。量子化雑音推定器７０１は、量子化ディジタル信号から量子化誤差を推定し、推定量子化誤差信号を生成する。なお、量子化雑音推定器７０１による量子化誤差の推定は、一般的な推定処理を用いればよいため、ここでの説明を省略する。
【００４０】
第２減算器７０２は、量子化雑音推定器７０１から推定量子化誤差信号を、第１減算器１０２から入力誤差信号をそれぞれ受け取る。第２減算器７０２は、推定量子化誤差信号から入力誤差信号を減算することにより、量子化誤差信号を生成する。
【００４１】
続いて、第３の実施形態に係るアナログ／ディジタル変換装置７００をシングルスロープ型ＡＤＣで実装した一例について図８を、図８のアナログ／ディジタル変換装置８００のタイミングチャートについて図９を、それぞれ参照して説明する。  
図８に示すアナログ／ディジタル変換装置８００は、標本化器１０１、第１減算器１０２、遅延器１０６、積分器１０７、非同期コンパレータ５０１、カウンタ５０２、Ｄ−フリップフロップ（ＦＦ）８０１およびＡＮＤゲート８０２を含む。
【００４２】
シングルスロープ型ＡＤＣでは、第２の実施形態で示すように、入力信号ＶｉｎとランプＶＲＡＭＰとを非同期コンパレータ５０１で比較し、非同期コンパレータ５０１の出力が反転した時点からランプ波ＶＲＡＭＰの終了までを一定の周波数でカウントする。このときの量子化誤差は、非同期コンパレータ５０１の出力が反転する時点と、カウンタがカウントを開始する時点との差分に比例する。
【００４３】
よって、図９のタイミングチャートのように、非同期コンパレータ５０１（Ｓ−ＣＭＰ）の出力信号と、この出力信号をＤ−ＦＦ８０１にかけることでカウンタ５０２の動作クロックと同期させた信号（すなわち、Ｄ−ＦＦの出力）との時間差を、ロジックで検出する。このようにすることで、量子化雑音に比例したパルスを抽出できる。抽出したパルスのパルス幅に応じた電圧信号を入力信号Ｖｉｎから減算することで、ノイズシェーピングをかけることができる。
【００４４】
以上に示した第３の実施形態によれば、電圧領域の入力信号を一度時間領域に換算してからディジタル化するため、時間領域で演算することが容易である。言い換えれば、量子化処理および量子化誤差抽出処理を時間領域で行なうことで、各演算動作をＡＮＤゲートなどのロジック回路で実装可能であるため、小面積設計に適する。
【００４５】
（第４の実施形態）  
第４の実施形態に係るアナログ／ディジタル変換装置の実装例について図１０のブロック図を参照して説明する。第４の実施形態では、入力信号Ｖｉｎから量子化誤差を減算するフェーズを具体化している。
【００４６】
第４の実施形態に係るアナログ／ディジタル変換装置１０００は、標本化器１０１、遅延器１０６、積分器１０７、非同期コンパレータ５０１、カウンタ５０２、Ｄ−ＦＦ８０１、ＡＮＤゲート８０２、キャパシタ１００１、電流源１００２、スイッチ１００３およびスイッチ１００４を含む。  
アナログ／ディジタル変換装置１０００は、第３の実施形態に係るアナログ／ディジタル変換装置７００と比較して、第１減算器１０２の代わりに、キャパシタ１００１、電流源１００２、スイッチ１００３およびスイッチ１００４を含む点が異なる。
【００４７】
第４の実施形態に係るアナログ／ディジタル変換装置１０００は、標本化動作後にＤＣオフセットキャンセル（ＤＣＯＣ）を行うことで非同期コンパレータ５０１の入力オフセットを低減させるため、キャパシタ１００１とφＤＣＯＣとに同期して動作するスイッチ１００３およびスイッチ１００４を具備する。
【００４８】
スイッチ１００４が閉じられる場合、非同期コンパレータ５０１は動作せずに、キャパシタ１００１に電荷が蓄積される。スイッチ１００４が開かれ、スイッチ１００３が閉じられる場合、非同期コンパレータ５０１が動作する。ここで、第３の実施形態に示すように、量子化雑音に比例したパルス幅を有する信号を帰還信号とすることを想定しているので、電流源１００２によって、パルス幅に応じた電荷をキャパシタ１００１から減算する。これによって、入力信号Ｖｉｎから量子化誤差に応じた電圧を減算することができる。
【００４９】
以上に示した第４の実施形態によれば、減算器の代わりに電流源を含む構成を実装することで、減算機能を実現するために追加される素子が電流源だけとなり、面積のオーバーヘッドを少なくすることができる。
【００５０】
（第５の実施形態）  
第５の実施形態に係るアナログ／ディジタル変換装置について図１１のブロック図を、図１１のアナログ／ディジタル変換装置のタイミングチャートについて図１２を、それぞれ参照して説明する。  
第５の実施形態に示すアナログ／ディジタル変換装置は、遅延素子を実装する代わりに信号経路に標本化器を挿入することで実装している。
【００５１】
図１１に示すアナログ／ディジタル変換装置１１００は、標本化器１０１、第１減算器１０２、ＡＤＣ１０３、ＤＡＣ１０４、第２減算器１０５、積分器１０７および標本化器１１０１（第２標本化器ともいう）を含む。図１１に示すアナログ／ディジタル変換装置１１００は、図１のアナログ／ディジタル変換装置１００と比較して、遅延器１０６の代わりに標本化器１１０１を含む点が異なる。
【００５２】
量子化誤差信号は、量子化雑音の抽出が終了次第、更新される。標本化器１１０１をＡＤＣ１０３の前段に配置することで、標本化器１１０１が次のタイミングまで値をホールドするため、量子化雑音の変化が反映されるのが、次のｆＳＡＭＰのタイミングとなる。言い換えれば、標本化器１１０１は、入力誤差信号を標本化して値をホールドすることにより、次のサイクルの入力誤差信号である入力誤差遅延信号を生成する。
【００５３】
すなわち、図１２のタイミングチャート示すように、Ｎｏｄｅ＿Ａでは、最初のサイクルにおいて、アナログデジタル変換の処理が終了した直後に、値が変化する。一方、Ｎｏｄｅ＿Ｂでは、Ｎｏｄｅ＿Ａの値が変化したタイミングで値をホールドしたまま、次のサイクルの開始時（２番目のｆＳＡＭＰが入力されるタイミング）において、アナログデジタル変換の処理が反映される。これにより、等価的に遅延素子の役割を果たすことができる。
【００５４】
次に、シングルスロープ型ＡＤＣで図１１と同様の処理を実現する一例について図１３を参照して説明する。  
図１３は、非同期コンパレータ５０１の代わりにラッチト・コンパレータ１３０１が実装される以外は、図７と同様である。
【００５５】
ラッチト・コンパレータ１３０１は、１つのサンプリング期間に１度しか反転しない。よって、入力信号から量子化誤差信号を減算することで保持する値が変化しても、アナログ／ディジタル変換の結果に反映されるのは、次のサンプリング期間となる。
【００５６】
以上に示した第５の実施形態によれば、遅延素子の代わりに標本化器またはラッチト・コンパレータを実装することで、高精度な遅延器の実装が不要となり、コスト低減を実現することができる。
【００５７】
（第６の実施形態）  
第６の実施形態では、上述した第１から第５までの実施形態に係るアナログ／ディジタル変換装置がＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに適用される場合を想定する。
【００５８】
第６の実施形態に係るＣＭＯＳイメージセンサの一例を図１４のブロック図を参照して説明する。
【００５９】
第６の実施形態に係るＣＭＯＳイメージセンサ１４００は、行選択回路１４０１、フォトダイオード群１４０２、アナログ／ディジタル変換装置群１４０３および制御信号生成回路１４０４を含む。
【００６０】
行選択回路１４０１は、フォトダイオード群１４０２の行を選択する。
【００６１】
フォトダイオード群１４０２は、フォトダイオードがマトリクス状に配列されており、入射した光を電気信号に変換する。
【００６２】
アナログ／ディジタル変換装置群１４０３は、第１の実施形態から第５の実施形態のいずれか１つに係るアナログ／ディジタル変換装置が複数配置されたものである。アナログ／ディジタル変換装置群１４０３は、それぞれ１つのアナログ／ディジタル変換装置がフォトダイオード群１４０２の配列における１つの列（カラム）に割り当てられる。各アナログ／ディジタル変換装置は、カラムで得られる電気信号をアナログ／ディジタル変換する。
【００６３】
制御信号生成回路１４０４は、アナログ／ディジタル変換装置群１４０３からアナログ／ディジタル変換された電気信号を受け取って集約し、後段の処理のための制御信号を生成する。
【００６４】
以上にしめした第６の実施形態によれば、第１の実施形態の第５の実施形態において説明したアナログ／ディジタル変換装置を複数用いることにより、アナログ／ディジタル変換装置において信号経路に伝達関数が含まれないことから、アナログ／ディジタル変換装置の特性ミスマッチを低減した回路を実現することができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行なうことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１００，２００，４００，５００，６００，７００，８００，１０００，１１００…アナログ／ディジタル変換装置、１０１，１１０１…標本化器、１０２…第１減算器、１０５，５０４，６０４，７０２…第２減算器、１０６…遅延器、１０７…積分器、１０８…デシメーションフィルタ、４０１…帰還利得誤差、５０１…非同期コンパレータ、５０２…カウンタ、７０１…量子化雑音推定器、８０１…フリップフロップ、８０２…ＡＮＤゲート、１００１…キャパシタ、１００２…電流源、１００３，１００４…スイッチ、１３０１…ラッチト・コンパレータ、１４００…ＣＭＯＳイメージセンサ、１４０１…行選択回路、１４０２…フォトダイオード群、１４０３…アナログ／ディジタル変換装置群、１４０４…制御信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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