(57)【要約】【課題】ソフトエラーに対する耐性向上、及び、遅延時間や消費電力の増加を抑制する。【解決手段】フリップフロップ回路（１）は、互いに直列接続されたｐＭＯＳトランジスタｐ３・ｐ４間のノードＮ６に接続された第１の入力線（ＴＧＩｎ１）と、ｐＭＯＳトランジスタ（ｐ４）・ｎＭＯＳトランジスタ（ｎ４）間のノード（Ｎ７）に接続された第２の入力線（ＴＧＩｎ２）とを有するトランスミッションゲート（ＴＧ）を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第１導電型の第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第２導電型の第３のＭＯＳトランジスタと、
上記第１及び第２のＭＯＳトランジスタのソースドレインの接続部である第１のノードに接続された第１の入力線と、上記第２及び第３のＭＯＳトランジスタのソースドレイン間である第２のノードに接続された第２の入力線とを有するトランスミッションゲートとを備えたことを特徴とする入出力回路。
【請求項２】
上記第１〜第３のＭＯＳトランジスタによって論理素子が構成されていることを特徴とする請求項１に記載の入出力回路。
【請求項３】
上記第２及び第３のＭＯＳトランジスタ間に配置され、上記第３のＭＯＳトランジスタに対し、ソースドレインが直接接続されていると共にゲート同士が接続された第２導電型の第４のＭＯＳトランジスタをさらに備え、
上記第２のノードは、上記第３及び第４のＭＯＳトランジスタのソースドレインの接続部であり、
上記第１及び第２のＭＯＳトランジスタのソースドレインは直接接続されており、
上記第１〜第４のＭＯＳトランジスタによってインバータが構成されていることを特徴とする請求項２に記載の入出力回路。
【請求項４】
請求項３に記載の入出力回路と、上記インバータを含む第１のラッチと、上記トランスミッションゲートの出力線と接続されている第２のラッチとを含むことを特徴とするフリップフロップ回路。
【請求項５】
上記第１及び第２のＭＯＳトランジスタのソースドレインは、第１導電型のＭＯＳトランジスタを介して間接的に接続されており、
上記第２及び第３のＭＯＳトランジスタ間に配置され、上記第３のＭＯＳトランジスタに対し、ソースドレインが直接接続されていると共にゲート同士が接続された第２導電型の第４のＭＯＳトランジスタをさらに備え、
上記第２及び第４のＭＯＳトランジスタのソースドレインは直接接続されており、
上記第２のノードは、上記第２及び第４のＭＯＳトランジスタのソースドレインの接続部であり、
上記第１〜第４のＭＯＳトランジスタは、ＮＯＲ回路を構成していることを特徴とする請求項２に記載の入出力回路。
【請求項６】
上記第１及び第２のＭＯＳトランジスタのソースドレインは、第１導電型のＭＯＳトランジスタを介して間接的に接続されており、
上記第２及び第３のＭＯＳトランジスタのソースドレインが直接接続されており、
上記第２のノードは、上記第２及び第３のＭＯＳトランジスタのソースドレインの接続部であり、
上記第１〜第３のＭＯＳトランジスタは、ＮＡＮＤ回路を構成していることを特徴とする請求項２に記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入出力回路、及びフリップフロップ回路に関する。
【背景技術】
【０００２】
集積回路は、微細化及び高集積化により高性能になり、それによって計算機の性能が上がりまた微細化が進むというサイクルを歩んできた。近年、微細化が進むことで、今までは過酷な宇宙線にさらされる宇宙においての問題であったソフトエラーの影響が、地上でも無視できなくなってきている。
【０００３】
ソフトエラーとは、集積回路(ＬＳＩ)に放射線が通過、または衝突することにより電子正孔対が生成され、一時的にメモリの保持値やフリップフロップの論理値が反転するエラーのことである。図１４に、ソフトエラーの発生原理を表す。
【０００４】
図１５及び図１６に示すように、回路を構成しているトランジスタを放射線が通過すると、放射線の電離作用により生じた電荷によって、トランジスタの出力のハイ（ハイレベル）とロウ（ロウレベル）とが一時的に反転する。当該トランジスタの出力が反転した状態で安定すると、回路が誤作動することになる。
【０００５】
このため、高信頼性が必要な医療機器、航空機及び自動車、又は回路規模が大きいサーバーやスーパーコンピュータ等に用いられる集積回路に対しては、特に、ソフトエラーに対する対策が必須となっている。加えて、近年の集積回路の微細化にともなう集積化や電源電圧の低下によって、ソフトエラーの影響が顕在化している。これからの集積回路にとってソフトエラーの対策は不可欠である。
【０００６】
ソフトエラー対策としては、回路レベルで対策する方法と、回路を構成するデバイスレベルで対策する方法とが考えられる。
【０００７】
回路レベルでの対策としては、記憶素子（フリップフロップ回路）を多重化する構造による対策を挙げることができる。
【０００８】
図１７に示すように、フリップフロップ（ＦＦ）回路を三重化し、それぞれのフリップフロップ回路の出力に多数決回路を接続する。当該多重化回路によると、３つのフリップフロップ回路のうち、１つだけがソフトエラーによって出力のハイとロウとが反転しても、他の２つが正しい出力の値を保っていれば、多数決回路は、多数決によって正しい信号を出力する。このように、フリップフロップ回路を多重化することにより、ソフトエラーに対する耐性は強くなる。しかし、フリップフロップ回路を三重化しているため、回路面積は３倍程度に増加する。また、消費電力も３倍程度に増加する。
【０００９】
デバイスレベルでの対策としては、シリコン基板とトランジスタ（表面シリコン）との間に絶縁物の層を設ける、いわゆるＦＤ‐ＳＯＩ構造による対策を挙げることができる。
【００１０】
図１８に示すように、シリコン基板とトランジスタとの間に、ＢＯＸ（Buried OXide）層と呼ばれる絶縁層を設ける。ＢＯＸ層としては、主にＳｉＯ２が用いられる。これによると、電荷の収集をＢＯＸ層で抑制することができるため、ソフトエラーに対する耐性は強くなる。しかし、その耐性の向上は１０倍程度と不十分である。
【００１１】
そこで、ＦＤ‐ＳＯＩ構造を有するトランジスタを多重化してフリップフロップを構成することで、ソフトエラーに対する耐性を向上させる回路が検討されている。
【００１２】
特許文献１には、トランジスタを多重化したインバータが開示されている。図１９は、多重化前の、ＣＭＯＳトランジスタによる構成されているインバータＩＮ２００を表す回路図である。図２０は、トランジスタを多重化したインバータＩＳ２００を表す回路図である。なお、図２０に示すトランジスタはＦＤ‐ＳＯＩ構造を有する。
【００１３】
図１９に示すように、インバータＩＮ２００は、ｐＭＯＳトランジスタｐ２００と、ｎＭＯＳトランジスタｎ２００とが直列に接続されている。ｐＭＯＳトランジスタｐ２００のゲートと、ｎＭＯＳトランジスタｎ２００のゲートとは接続配線により接続されており、当該接続配線に、信号の入力部であるノードＮ２００が設けられている。ｐＭＯＳトランジスタｐ２００とｎＭＯＳトランジスタｎ２００のドレイン同士は接続されており、当該接続部は、信号の出力部であるノードＮ２０１となっている。ｐＭＯＳトランジスタｐ２００のソースは電源電圧に接続されており、ｎＭＯＳトランジスタｎ２００のソースはＧＮＤ（接地レベル）に接続されている。
【００１４】
インバータＩＮ２００によると、ｐＭＯＳトランジスタｐ２００又はｎＭＯＳトランジスタｎ２００の何れか一方が、ソフトエラーにより出力が反転してしまうと、誤った値の出力がノードＮ２０１から出力してしまう。このように、インバータＩＮ２００は、ソフトエラーに対する耐性が低い。
【００１５】
図２０に示すインバータＩＳ２００は、２つのｐＭＯＳトランジスタと、２つのｎＭＯＳトランジスタとを直列に接続した構成である。
【００１６】
なお、本明細書では、ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタを直列に接続すると共にゲート同士を接続することで多重化した構造を、スタック構造と称する。スタック構造は、ＦＤ‐ＳＯＩ構造と組み合わせたソフトエラー対策である。すなわち、スタック構造を構成するＭＯＳトランジスタは、ＦＤ‐ＳＯＩ構造を有するものとする。
【００１７】
インバータＩＳ２００は、電源電圧側からＧＮＤ側へ向けて順に直列に接続されたｐＭＯＳトランジスタｐ２０１、ｐＭＯＳトランジスタｐ２０２、ｎＭＯＳトランジスタｎ２０１、及びｎＭＯＳトランジスタｎ２０２を有する。ｐＭＯＳトランジスタｐ２０１、ｐＭＯＳトランジスタｐ２０２、ｎＭＯＳトランジスタｎ２０１、及びｎＭＯＳトランジスタｎ２０２それぞれのゲートは、接続配線により接続されており、当該接続配線に、信号の入力部であるノードＮ２０２が設けられている。ｐＭＯＳトランジスタｐ２０２とｎＭＯＳトランジスタｎ２０１とのドレイン同士は接続されており、当該接続部分は、信号の出力部であるノードＮ２０３となっている。ｐＭＯＳトランジスタｐ２０１のソースは電源電圧に接続されており、ｎＭＯＳトランジスタｎ２０２のソースはＧＮＤに接続されている。
【００１８】
インタバータＩＳ２００の構成によると、ｎＭＯＳトランジスタｎ２０１とｎＭＯＳトランジスタｎ２０２とが直列接続されることで２重化されているため、ｎＭＯＳトランジスタｎ２０１とｎＭＯＳトランジスタｎ２０２とのうち一方が、放射線による誤作動によりＯＮしても、他方はＯＦＦを保つ。このため、ノードＮ２０３から出力される信号は正しい論理値を保つことができる。このように、インタバータＩＳ２００は、ソフトエラーに対する耐性が向上している。
【００１９】
特許文献２には、スタック構造のインバータを用いたフリップフロップ回路について開示されている。
【００２０】
図２１は、スタック構造のインバータを用いたフリップフロップ回路（Stacked ＦＦと略する）の構成を表す図である。図２１に示すように、フリップフロップ回路２１０は、トライステートインバータＴ２１０と、マスターラッチＬＡ２２０と、トランスミッションゲートＴＧ２１０と、スレイブラッチＬＡ２２１と、インバータＩＮ２１０とを備える。マスターラッチＬＡ２２０は、スタック構造のインバータＩＳ２１０と、トライステートインバータＴ２１１とを有する。スレイブラッチＬＡ２２１は、スタック構造のインバータＩＳ２１１と、トライステートインバータＴ２１２とを有する。
【００２１】
トライステートインバータＴ２１０は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２２１、ｐＭＯＳトランジスタｐ２２２、ｎＭＯＳトランジスタｎ２２１及びｎＭＯＳトランジスタｎ２２１を有する。ｐＭＯＳトランジスタｐ２２２のゲートには、制御用のクロック信号（ＣＬＫ）が入力され、ｎＭＯＳトランジスタｎ２２１のゲートには反転クロック（「上バー付き」のＣＬＫ）信号が入力される。トライステートインバータＴ２１０は出力部であるノードＮ２１１を備えている。
【００２２】
インバータＩＳ２１０は、電源電圧Ｖｄｄ側から基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２２３、ｐＭＯＳトランジスタｐ２２４、ｎＭＯＳトランジスタｎ２２３及びｎＭＯＳトランジスタｎ２２４を有する。ｐＭＯＳトランジスタｐ２２３、ｐＭＯＳトランジスタｐ２２４、ｎＭＯＳトランジスタｎ２２３及びｎＭＯＳトランジスタｎ２２４のゲートは接続されている。インバータＩＳ２１０の入力部であるノードＮ２１２は、ノードＮ２１１と接続されている。インバータＩＳ２１０の出力部であるノードＮ２１３は、ノードＮ２１４・Ｎ２１６と接続されている。
【００２３】
トライステートインバータＴ２１１は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２２５、ｐＭＯＳトランジスタｐ２２６、ｎＭＯＳトランジスタｎ２２５及びｎＭＯＳトランジスタｎ２２６を有する。ｐＭＯＳトランジスタｐ２２６のゲートには、反転クロック信号が入力され、ｎＭＯＳトランジスタｎ２２５のゲートにはクロック信号が入力される。トライステートインバータＴ２１１の入力部であるノードＮ２１４はノードＮ２１３・Ｎ２１６と接続されている。トライステートインバータＴ２１１の出力部であるノードＮ２１５はノードＮ２１１・Ｎ２１２と接続されている。
【００２４】
トランスミッションゲートＴＧ２１０は、ｐＭＯＳトランジスタｐ２２７及びｎＭＯＳトランジスタｎ２２７を有する。ｐＭＯＳトランジスタｐ２２７及びｎＭＯＳトランジスタｎ２２７のソース同士は接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ２１０の入力部であるノードＮ２１６が設けられている。ノードＮ２１６は、ノードＮ２１３・Ｎ２１４と接続されている。ｐＭＯＳトランジスタｐ２２７及びｎＭＯＳトランジスタｎ２２７のドレイン同士は接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ２１０の出力部であるノードＮ２１７が設けられている。ノードＮ２１７は、ノードＮ２１８と接続されている。
【００２５】
インバータＩＳ２１１は、電源電圧Ｖｄｄ側から基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２２８、ｐＭＯＳトランジスタｐ２２９、ｎＭＯＳトランジスタｎ２２８及びｎＭＯＳトランジスタｎ２２９を有する。ｐＭＯＳトランジスタｐ２２８、ｐＭＯＳトランジスタｐ２２９、ｎＭＯＳトランジスタｎ２２８及びｎＭＯＳトランジスタｎ２２９のゲートは接続されている。インバータＩＳ２１１の入力部であるノードＮ２１９は、ノードＮ２１８と接続されている。インバータＩＳ２１１の出力部であるノードＮ２２０は、ノードＮ２２１・Ｎ２２３と接続されている。
【００２６】
トライステートインバータＴ２１２は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２３０、ｐＭＯＳトランジスタｐ２３１、ｎＭＯＳトランジスタｎ２３０及びｎＭＯＳトランジスタｎ２３１を有する。ｐＭＯＳトランジスタｐ２３１のゲートには、クロック信号が入力され、ｎＭＯＳトランジスタｎ２３０のゲートには反転クロック信号が入力される。トライステートインバータＴ２１２の入力部であるノードＮ２２１はノードＮ２２０・Ｎ２２３と接続されている。トライステートインバータＴ２１２の出力部であるノードＮ２２２はノードＮ２１８と接続されている。
【００２７】
インバータＩＮ２１０は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２３２及びｎＭＯＳトランジスタｎ２３２を有する。ｐＭＯＳトランジスタｐ２３２及びｎＭＯＳトランジスタｎ２３２のゲートは接続されている。インバータＩＮ２１０の入力部であるノードＮ２２３はノードＮ２２０・Ｎ２２１と接続されている。インバータＩＮ２１０の出力部は、フリップフロップ回路２１０の出力部であるノードＱ２１０となっている。
【００２８】
図２２は、スタック構造のインバータを用いた別のフリップフロップ回路２５０の構成を表す図である。フリップフロップ回路２５０は、フリップフロップ回路２１０から、トランスミッションゲートＴＧ２１０に換えて、トライステートインバータＴ２４１を備え、インバータＩＮ２１０の後段に、さらにインバータＩＮ２１１を備えた構成である。
【００２９】
トライステートインバータＴ２４１は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２４１、ｐＭＯＳトランジスタｐ２４２、ｎＭＯＳトランジスタｎ２４１及びｎＭＯＳトランジスタｎ２４２を有する。ｐＭＯＳトランジスタｐ２４２のゲートには、反転クロック信号が入力され、ｎＭＯＳトランジスタｎ２４１のゲートにはクロック信号が入力される。トライステートインバータＴ２１３の入力部であるノードＮ２４１はノードＮ２１１・Ｎ２１２・Ｎ２１５と接続されている。トライステートインバータＴ２１３の出力部であるノードＮ２４２はノードＮ２１８と接続されている。
【００３０】
インバータＩＮ２１１は、電源電圧Ｖｄｄ側からＧＮＤである基準電圧Ｖｓｓ側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ２３３及びｎＭＯＳトランジスタｎ２３３を有する。ｐＭＯＳトランジスタｐ２３３及びｎＭＯＳトランジスタｎ２３３のゲートは接続されている。インバータＩＮ２１１の入力部であるノードＮ２２５は、インバータＩＮ２１０の出力部であるノードＮ２２４と接続されている。インバータＩＮ２１１の出力部は、フリップフロップ回路２５０の出力部であるノードＱ２５０となっている。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】米国公開公報ＵＳ２００４／０００７７４３号公報（２００４年１月１５日公開）
【特許文献２】米国公開公報ＵＳ２００９／０１３４９２５号公報（２００９年５月２８日公開）
【発明の概要】
【発明が解決しようとする課題】
【００３２】
図２１を用いて説明したフリップフロップ回路２１０によると、トランスミッションゲートＴＧ２１０が接続されているインバータＩＳ２１０は、ｐＭＯＳトランジスタｐ２２３及びｐＭＯＳトランジスタｐ２２４と、ｎＭＯＳトランジスタｎ２２３及びｎＭＯＳトランジスタｎ２２４とがそれぞれ二重化されている。そして、トランスミッションゲートＴＧ２１０の入力部であるノードＮ２１６は、ｐＭＯＳトランジスタｐ２２４とｎＭＯＳトランジスタｎ２２３との接続部であるノードＮ２１３に接続されている。
【００３３】
このため、電源電圧ＶｄｄからインバータＩＳ２１０に供給された電荷は、矢印Ｚに示すように、ｐＭＯＳトランジスタｐ２２３及びｐＭＯＳトランジスタｐ２２４の両方を通ってからトランスミッションゲートＴＧ２１０の入力部であるノードＮ２１６へ入力されることになる。この結果、フリップフロップ回路２１０は信号を出力する速度が遅く遅延時間が生じる。
【００３４】
このように、スタック構造を適用することで、ソフトエラーに対する耐性を向上させることはできるものの、電源電圧Ｖｄｄからスタック構造のインバータを通ってトランスミッションゲートＴＧ２１０へ入力される電荷が通るＭＯＳトランジスタの個数が倍増してしまうことになり、遅延時間が大きくなる。フリップフロップ回路２１０としては、スタック構造のインバータを用いないフリップフロップ回路と比べて、遅延時間が２倍近く増加することになる。
【００３５】
図２２を用いて説明したフリップフロップ回路２５０は、スレイブラッチへ信号を入力するインバータにスタック構造を用いていないため、フリップフロップ回路２１０と比べて、遅延時間の増加を抑制することができるものの、トランジスタの個数が増加してしまうため、回路面積の増加や、消費電力の増加、製造コストの増加を招来する。
【００３６】
本発明は、前記の問題点に鑑みてなされたものであり、その目的は、ソフトエラーに対する耐性を向上させつつ、遅延時間の増加を抑制した入出力回路を実現することにある。
【課題を解決するための手段】
【００３７】
上記の課題を解決するために、本発明の入出力回路は、第１導電型の第１のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第１導電型の第２のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第２導電型の第３のＭＯＳトランジスタと、上記第１及び第２のＭＯＳトランジスタのソースドレインの接続部である第１のノードに接続された第１の入力線と、上記第２及び第３のＭＯＳトランジスタのソースドレイン間である第２のノードに接続された第２の入力線とを有するトランスミッションゲートとを備えたことを特徴とする。
【発明の効果】
【００３８】
本発明は、ソフトエラーに対する耐性が高く、かつ、遅延時間や消費電力の増加が抑制された入出回路を得るという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１に係るフリップフロップ回路の構成を表す図である。
【図２】上記フリップフロップ回路に入力するクロック信号及び反転クロック信号を生成する回路を表す図である。
【図３】本発明の実施形態１における第１の変形例に係るフリップフロップ回路の構成を表す図である。
【図４】本発明の実施形態１における第２の変形例に係るフリップフロップ回路の構成を表す図である。
【図５】滑降シンプレックス法によるＳＬＣＣＦＦと、stacked ＦＦとのＥＤ積の評価結果を表す図である。
【図６】ＳＬＣＣＦＦと、stacked ＦＦと、ＦＦとの特性を比較した表である。
【図７】実験に使用したテストチップのレイアウトを表す図である。
【図８】(ＤＡＴＡ，ＣＬＫ)＝(０，１)の場合におけるＳＯＴＢプロセスを用いた作成したテストチップの中性子起因ＳＥＲｓを表す図である。
【図９】(ＤＡＴＡ，ＣＬＫ)＝(１，１)の場合におけるＳＯＴＢプロセスを用いた作成したテストチップの中性子起因ＳＥＲｓを表す図である。
【図１０】本発明の実施形態２に係るＳＬＣＣ構造を有するＮＯＲ回路であるＳＬＣＣ‐ＮＯＲ回路の構成を表す図である。
【図１１】本発明の実施形態２の比較例に係るスタック構造を有するＮＯＲ回路であるＳ‐ＮＯＲ回路の構成を表す図である。
【図１２】本発明の実施形態３に係るＳＬＣＣ構造を有するＮＡＮＤ回路であるＳＬＣＣ‐ＮＡＮＤ回路の構成を表す図である。
【図１３】本発明の実施形態３の比較例に係るスタック構造を有するＮＡＮＤ回路であるＳ‐ＮＡＮＤ回路の構成を表す図である。
【図１４】ソフトエラーの発生原理を表す図である。
【図１５】放射線がトランジスタを通過している様子を概略的に表す図である。
【図１６】放射線によって、トランジスタの出力電圧が反転している様子を表す図である。
【図１７】フリップフロップ回路を三重化した回路を概略的に表す図である。
【図１８】ＢＯＸ層が設けられた半導体チップの構成を概略的に表す図である。
【図１９】インバータを表す回路図である。
【図２０】トランジスタが二重化されたインバータを表す回路図である。
【図２１】従来のスタック構造のインバータを用いたフリップフロップ回路の構成を表す図である。
【図２２】従来のスタック構造のインバータを用いた別のフリップフロップ回路の構成を表す図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について、詳細に説明する。
【００４１】
〔実施形態１〕
（フリップフロップ回路１の構成）
図１は、本発明の実施形態１に係るフリップフロップ回路１の構成を表す図である。図２は、図１に示すフリップフロップ回路１に入力するクロック信号及び反転クロック信号を生成する回路を表す図である。
【００４２】
図１に示すように、フリップフロップ回路１は、スタック構造のインバータを有し、当該インバータの内部ノードと、トランスミッションゲートとを接続した構成である。フリップフロップ回路１は、ＳＬＣＣＦＦ(Stacked Leveling Critical Charge Flip-Flop)と称する。以下、フリップフロップ回路１について、具体的に説明する。
【００４３】
フリップフロップ回路１は、トライステートインバータＴ０と、マスターラッチＬＡ１と、トランスミッションゲートＴＧと、スレイブラッチＬＡ２と、インバータＩＮ０と、インバータＩＮ１とを備えている。
【００４４】
なお、各実施形態においても、スタック構造を構成するＭＯＳトランジスタは、シリコン基板とトランジスタ（表面シリコン）との間に絶縁物の層を設ける、いわゆるＦＤ‐ＳＯＩ構造を有するものとする。すなわち、当該ＭＯＳトランジスタは、シリコン基板とトランジスタとの間に、ＢＯＸ（Buried OXide）層と呼ばれる絶縁層を備える。ＢＯＸ層としては、主にＳｉＯ２を用いるものとする。
【００４５】
また、図１に示すフリップフロップ回路１においては、制御用のクロック信号と、当該クロック信号のハイ及びロウを反転させた反転クロック信号とを生成するための回路を省略している。なお、図１及び図２において、制御用のクロック信号を「ＣＬＫ」として示し、反転クロック信号を「上バー付き」の「ＣＬＫ」として示している。
【００４６】
図２を用いて、フリップフロップ回路１に入力するためのクロック信号及び反転クロック信号を生成する回路を説明する。図２に示すように、クロック信号及び反転クロック信号を生成する回路は、２段のインバータＩＮ２１及びインバータＩＮ２２を備えている。
【００４７】
インバータＩＮ２１は、ｐＭＯＳトランジスタｐ２１と、ｎＭＯＳトランジスタｎ２１とを備えている。ｐＭＯＳトランジスタｐ２１のゲートと、ｎＭＯＳトランジスタｎ２１のゲートとは接続配線により接続されており、当該接続配線に、インバータＩＮ２１へのクロック信号の入力部であるノードＮ２１が設けられている。ｐＭＯＳトランジスタｐ２１のソースは電源電圧Ｖｄｄの供給用配線と接続されており、ｐＭＯＳトランジスタｐ２１のドレインは、ｎＭＯＳトランジスタｎ２１のドレインと接続されており、当該接続部分は、インバータＩＮ２１の信号の出力部であるノードＮ２２となっている。ｎＭＯＳトランジスタｎ２１のソースはＧＮＤである基準電圧Ｖｓｓの供給用配線と接続されている。
【００４８】
インバータＩＮ２２は、ｐＭＯＳトランジスタｐ２２と、ｎＭＯＳトランジスタｐ２２とを備えている。ｐＭＯＳトランジスタｐ２２のゲートと、ｎＭＯＳトランジスタｎ２２のゲートとは接続配線により接続されており、当該接続配線に、インバータＩＮ２２への信号の入力部であるノードＮ２３が設けられている。ノードＮ２３はノードＮ２２と接続されている。
【００４９】
ｐＭＯＳトランジスタｐ２２のソースは電源電圧Ｖｄｄの供給用配線と接続されており、ｐＭＯＳトランジスタｐ２２のドレインは、ｎＭＯＳトランジスタｎ２２のドレインと接続されており、当該接続部分は、インバータＩＮ２２の信号の出力部であるノードＮ２５となっている。ｎＭＯＳトランジスタｎ２２のソースは基準電圧Ｖｓｓの供給用配線と接続されている。
【００５０】
ノードＮ２５はノードＡと接続されており、ノードＮ２５からノードＡへクロック信号が出力される。ノードＮ２２からノードＮ２３へ至る配線は分岐しており、ノードＮ２２からノードＮ２３へ至る配線中のノードＮ２４はノードＢと接続されている。ノード２４からノードＢへは反転クロック信号が出力される。
【００５１】
図１に戻り、トライステートインバータＴ０は、２つのｐＭＯＳトランジスタｐ１及びｐＭＯＳトランジスタｐ２と、２つのｎＭＯＳトランジスタｎ１及びｎＭＯＳトランジスタｎ２とを備えている。
【００５２】
電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、順に、ｐＭＯＳトランジスタｐ１、ｐＭＯＳトランジスタｐ２、ｎＭＯＳトランジスタｎ１及びｎＭＯＳトランジスタｎ２が、直列接続されている。
【００５３】
具体的には、ｐＭＯＳトランジスタｐ１は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ２のソースと接続されている。ｐＭＯＳトランジスタｐ２のドレインは、ｎＭＯＳトランジスタｎ１のドレインと接続されており、当該接続部分は、トライステートインバータＴ０の信号の出力部であるノードＮ１となっている。ｎＭＯＳトランジスタｎ１のソースと、ｎＭＯＳトランジスタｎ２のドレインとは接続されている。ｎＭＯＳトランジスタｎ２のソースは基準電圧Ｖｓｓの供給用配線と接続されている。
【００５４】
そして、両端に位置するｐＭＯＳトランジスタｐ１のゲートと、ｎＭＯＳトランジスタｎ２のゲートとは接続配線により接続されており、当該接続配線に、トライステートインバータＴ０への信号の入力部、すなわち、フリップフロップ回路１への入力部であるノードＤが設けられている。
【００５５】
ｐＭＯＳトランジスタｐ２のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ１のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力される。
【００５６】
マスターラッチＬＡ１は、後段のトランスミッションゲートＴＧがＯＦＦのとき、前段のトライステートインバータＴ０から入力された信号が示す論理値を保持するものである。マスターラッチＬＡ１は、スタック構造のインバータＩＳ０と、トライステートインバータＴ１とを備えている。
【００５７】
インバータＩＳ０は、トライステートインバータＴ１と共に電荷を保持することで、前段のトライステートインバータＴ０から入力された信号が示す論理値を保持するものである。また、インバータＩＳ０は、トランスミッションゲートＴＧがＯＮとなると、トライステートインバータＴ１と共に保持していた電荷、すなわちマスターラッチＬＡ１において保持していた信号が示す論理値を、後段のスレイブラッチＬＡ２へ出力するための回路である。
【００５８】
インバータＩＳ０は、２つのｐＭＯＳトランジスタｐ３及びｐＭＯＳトランジスタｐ４と、２つのｎＭＯＳトランジスタｎ３及びｎＭＯＳトランジスタｎ４とを備えている。
【００５９】
ｐＭＯＳトランジスタｐ３、ｐＭＯＳトランジスタｐ４、ｎＭＯＳトランジスタｎ３及びｎＭＯＳトランジスタｎ４は、電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００６０】
具体的には、ｐＭＯＳトランジスタｐ３は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ４のソースと接続されている。ｐＭＯＳトランジスタｐ４のドレインと、ｎＭＯＳトランジスタｎ３のドレイン同士が接続されている。ｎＭＯＳトランジスタｎ４は、ドレインがｎＭＯＳトランジスタｎ３のソースと接続されており、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【００６１】
ｐＭＯＳトランジスタｐ３のドレインとｐＭＯＳトランジスタｐ４のソースとの接続部は、マスターラッチＬＡ１の第１の信号の出力部であるノードＮ６となっている。ｐＭＯＳトランジスタｐ４のドレインとｎＭＯＳトランジスタｎ３のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ３となっている。ｎＭＯＳトランジスタｐ３のソースとｎＭＯＳトランジスタｎ４のドレインとの接続部は、マスターラッチＬＡ１の第２の信号の出力部であるノードＮ７となっている。
【００６２】
ｐＭＯＳトランジスタｐ３、ｐＭＯＳトランジスタｐ４、ｎＭＯＳトランジスタｎ３及びｎＭＯＳトランジスタｎ４のゲートは、それぞれ接続配線により接続されており、当該接続配線に、インバータＩＳ０への信号の入力部であるノードＮ２が設けられている。
【００６３】
インバータＩＳ０は、ｐＭＯＳトランジスタｐ３とｐＭＯＳトランジスタｐ４とが直列接続されると共に互いにゲートが接続されることで、ｐＭＯＳトランジスタが二重化された構成である。また、インバータＩＳ０は、ｎＭＯＳトランジスタｎ３とｎＭＯＳトランジスタｎ４とが直列接続されると共に互いにゲートが接続されることで、ｎＭＯＳトランジスタが二重化された構成である。このように、インバータＩＳ０は、ｐチャネルのＭＯＳトランジスタ及びｎチャネルのＭＯＳトランジスタが多重化されたスタック構造である。
【００６４】
なお、インバータＩＳ０において、直列接続するｐＭＯＳトランジスタ及び直列接続するｎＭＯＳトランジスタは、それぞれ、２つに限定されるものではない。３つ以上のｐチャネルのＭＯＳトランジスタを直列接続すると共に互いにゲートを接続し、さらに、３つ以上のｎＭＯＳトランジスタを直列接続すると共に互いにゲートを接続することで、３重化以上の多重化がなされていてもよい。
【００６５】
トライステートインバータＴ１は、インバータＩＳ０の出力を、再度、インバータＩＳ０へ入力するためのフィードバック用のインバータである。トライステートインバータＴ１は、インバータＩＳ０と共に電荷を保持することで、前段のトライステートインバータＴ０から入力された信号が示す論理値を保持する。なお、トライステートインバータＴ１は、スタック構造ではない。
【００６６】
トライステートインバータＴ１は、２つのｐＭＯＳトランジスタｐ５及びｐＭＯＳトランジスタｐ６と、２つのｎＭＯＳトランジスタｎ５及びｎＭＯＳトランジスタｎ６とを備えている。
【００６７】
ｐＭＯＳトランジスタｐ５、ｐＭＯＳトランジスタｐ６、ｎＭＯＳトランジスタｎ５及びｎＭＯＳトランジスタｎ６は、電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００６８】
具体的には、ｐＭＯＳトランジスタｐ５は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ６のソースと接続されている。ｐＭＯＳトランジスタｐ６のドレインと、ｎＭＯＳトランジスタｎ５のドレイン同士が接続されている。ｎＭＯＳトランジスタｎ６は、ドレインがｎＭＯＳトランジスタｎ５のソースと接続されており、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【００６９】
ｐＭＯＳトランジスタｐ６のドレインとｎＭＯＳトランジスタｎ５のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ５となっている。ノードＮ５は、前段のトライステートインバータＴ０の出力部であるノードＮ１とインバータＩＳ０の入力部であるノードＮ２との接続配線に接続されている。
【００７０】
そして、両端に位置するｐＭＯＳトランジスタｐ５のゲートと、ｎＭＯＳトランジスタｎ６のゲートとは接続配線により接続されており、当該接続配線に、トライステートインバータＴ１への信号の入力部であるノードＮ４が設けられている。ノードＮ４は、インバータＩＳ０のフィードバック用の出力部であるノードＮ３と接続されている。
【００７１】
ｐＭＯＳトランジスタｐ６のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力され、ｎＭＯＳトランジスタｎ５のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力される。
【００７２】
トランスミッションゲートＴＧは、マスターラッチＬＡと、スレイブラッチＬＡ２との導通及び非導通を切り替えるスイッチである。トランスミッションゲートＴＧは、ｐＭＯＳトランジスタｐ７と、ｎＭＯＳトランジスタｎ７とを備えている。
【００７３】
ｐＭＯＳトランジスタｐ７のソースは、第１の入力線ＴＧＩｎ１を介して、マスターラッチＬＡ１の第１の信号の出力部であるノードＮ６と接続されている。
【００７４】
ｎＭＯＳトランジスタｎ７のソースは、第２の入力線ＴＧＩｎ２を介して、マスターラッチＬＡ１の第２の信号の出力部であるノードＮ７と接続されている。
【００７５】
ｐＭＯＳトランジスタｐ７のドレインと、ｎＭＯＳトランジスタｎ７のドレインとは、トランスミッションゲートＴＧの出力用配線である出力線ＴＧＯｕｔと接続されることで互いに接続されている。入力線ＴＧＯｕｔは、後段のスレイブラッチＬＡ２の入力部であるノードＮ８（後述する）と接続されている。
【００７６】
ｐＭＯＳトランジスタｐ７のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力され、ｎＭＯＳトランジスタｎ７のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力される。
【００７７】
このように、インバータＩＳＯの異なる内部ノードＮ６・Ｎ７それぞれに対し、トランスミッションゲートＴＧの異なる２本の第１の入力線ＴＧＩｎ１及び第２の入力線ＴＧＩｎ２それぞれを接続する構成を、ＳＬＣＣ(Stacked Leveling Critical Charge)構造と称する。また、このＳＬＣＣ構造を有するフリップフロップ回路１を、ＳＬＣＣＦＦ(Stacked Leveling Critical Charge Flip-Flop)と称する。
【００７８】
スレイブラッチＬＡ２は、トランスミッションゲートＴＧがＯＮ（導通）状態となると、トランスミッションゲートＴＧを介して、前段のマスターラッチＬＡ１から入力された信号の論理値を保持するものである。スレイブラッチＬＡ２は、スタック構造のインバータＩＳ１と、トライステートインバータＴ２とを備えている。
【００７９】
インバータＩＳ１は、トライステートインバータＴ１と共に電荷を保持することで、トランスミッションゲートＴＧを介して、前段のインバータＩＳ０から入力された信号が示す論理値を保持するものである。
【００８０】
インバータＩＳ１は、２つのｐＭＯＳトランジスタｐ８及びｐＭＯＳトランジスタｐ９と、２つのｎＭＯＳトランジスタｎ８及びｎＭＯＳトランジスタｎ９とを備えている。
【００８１】
ｐＭＯＳトランジスタｐ８、ｐＭＯＳトランジスタｐ９、ｎＭＯＳトランジスタｎ８及びｎＭＯＳトランジスタｎ９は、電源電圧Ｖｄｄの供給用配線側から基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００８２】
具体的には、ｐＭＯＳトランジスタｐ８は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ９のソースと接続されている。ｐＭＯＳトランジスタｐ９のドレインと、ｎＭＯＳトランジスタｎ８のドレイン同士が接続されている。ｎＭＯＳトランジスタｎ９は、ドレインがｎＭＯＳトランジスタｎ８のソースと接続されており、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【００８３】
ｐＭＯＳトランジスタｐ９のドレインとｎＭＯＳトランジスタｎ８のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ１０となっている。ｐＭＯＳトランジスタｐ８、ｐＭＯＳトランジスタｐ９、ｎＭＯＳトランジスタｎ８及びｎＭＯＳトランジスタｎ９のゲートは、それぞれ接続配線により接続されており、当該接続配線に、インバータＩＳ１への信号の入力部であるノードＮ９が設けられている。ノードＮ９は、ノードＮ８を介して、出力線ＴＧＯｕｔ、ノードＮ１２・Ｎ１３（後述する）と接続されている。
【００８４】
インバータＩＳ１は、ｐＭＯＳトランジスタｐ８とｐＭＯＳトランジスタｐ９とが直列接続されると共に互いにゲートが接続されることで、ｐチャネルのＭＯＳトランジスタが二重化された構成である。また、インバータＩＳ１は、ｎＭＯＳトランジスタｎ８とｎＭＯＳトランジスタｎ９とが直列接続されると共に互いにゲートが接続されることで、ｎチャネルのＭＯＳトランジスタが二重化された構成である。このように、インバータＩＳ１は、ｐチャネルのＭＯＳトランジスタ及びｎチャネルのＭＯＳトランジスタが多重化されたスタック構造である。
【００８５】
なお、インバータＩＳ１において、直列接続するｐＭＯＳトランジスタ及び直列接続するｎＭＯＳトランジスタは、それぞれ、２つに限定されるものではない。３つ以上のｐＭＯＳトランジスタを直列接続すると共に互いにゲートを接続し、さらに、３つ以上のｎＭＯＳトランジスタを直列接続すると共に互いにゲートを接続することで、３重化以上の多重化がなされていてもよい。
【００８６】
トライステートインバータＴ２は、インバータＩＳ１の出力を、再度、インバータＩＳ１へ入力するためのフィードバック用のインバータである。トライステートインバータＴ２は、インバータＩＳ１と共に電荷を保持することで、トランスミッションゲートＴＧを介して、前段のインバータＩＳ０から入力された信号の論理値を保持するものである。なお、トライステートインバータＴ２は、スタック構造ではない。
【００８７】
トライステートインバータＴ２は、２つのｐＭＯＳトランジスタｐ１０及びｐＭＯＳトランジスタｐ１１と、２つのｎＭＯＳトランジスタｎ１０及びｎＭＯＳトランジスタｎ１１とを備えている。
【００８８】
ｐＭＯＳトランジスタｐ１０、ｐＭＯＳトランジスタｐ１１、ｎＭＯＳトランジスタｎ１０及びｎＭＯＳトランジスタｎ１１は、電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００８９】
具体的には、ｐＭＯＳトランジスタｐ１０は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ１１のソースと接続されている。ｐＭＯＳトランジスタｐ１１のドレインと、ｎＭＯＳトランジスタｎ１０のドレイン同士が接続されている。ｎＭＯＳトランジスタｎ１１は、ドレインがｎＭＯＳトランジスタｎ１０のソースと接続されており、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【００９０】
ｐＭＯＳトランジスタｐ１１のドレインとｎＭＯＳトランジスタｎ１０のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ１２となっている。ノードＮ１２は、ノードＮ８に接続されている。
【００９１】
そして、両端に位置するｐＭＯＳトランジスタｐ１０のゲートと、ｎＭＯＳトランジスタｎ１１のゲートとは接続配線により接続されており、当該接続配線に、トライステートインバータＴ２への信号の入力部であるノードＮ１１が設けられている。ノードＮ１１は、インバータＩＳ１のフィードバック用の出力部であるノードＮ１０と接続されている。
【００９２】
ｐＭＯＳトランジスタｐ１１のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ１０のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力される。
【００９３】
インバータＩＮ０は、ｐＭＯＳトランジスタｐ１２と、ｎＭＯＳトランジスタｎ１２とを備えている。ｐＭＯＳトランジスタｐ１２及びｎＭＯＳトランジスタｎ１２は、電源電圧Ｖｄｄの供給用配線側から基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００９４】
具体的には、ｐＭＯＳトランジスタｐ１２は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｎＭＯＳトランジスタｎ１２のドレインと接続されている。ｎＭＯＳトランジスタｎ１２のソースは基準電圧Ｖｓｓの供給用配線と接続されている。
【００９５】
ｐＭＯＳトランジスタｐ１２のドレインとｎＭＯＳトランジスタｎ１２のドレインとの接続部は、インバータＩＮ０の出力部であるノードＮ１４となっている。ｐＭＯＳトランジスタｐ１２及びｎＭＯＳトランジスタｎ１２のゲートは、それぞれ接続配線により接続されており、当該接続配線に、インバータＩＮ０への信号の入力部であるノードＮ１３が設けられている。ノードＮ１３は、ノードＮ８と接続されている。
【００９６】
インバータＩＮ１は、ｐチャネルのＭＯＳトランジスタであるｐＭＯＳトランジスタｐ１３と、ｎチャネルのＭＯＳトランジスタであるｎＭＯＳトランジスタｎ１３とを備えている。ｐＭＯＳトランジスタｐ１３及びｎＭＯＳトランジスタｎ１３は、電源電圧Ｖｄｄの供給用配線側から基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【００９７】
具体的には、ｐＭＯＳトランジスタｐ１３は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｎＭＯＳトランジスタｎ１３のドレインと接続されている。ｎＭＯＳトランジスタｎ１３のソースは基準電圧Ｖｓｓの供給用配線と接続されている。
【００９８】
ｐＭＯＳトランジスタｐ１３のドレインとｎＭＯＳトランジスタｎ１３のドレインとの接続部は、インバータＩＮ１の出力部、すなわちフリップフロップ回路１の出力部であるノードＱ１となっている。ノードＱ１から、フリップフロップ回路１としての出力信号が出力される。
【００９９】
ｐＭＯＳトランジスタｐ１３及びｎＭＯＳトランジスタｎ１３のゲートは、それぞれ接続配線により接続されており、当該接続配線に、インバータＩＮ１への信号の入力部であるノードＮ１５が設けられている。ノードＮ１５は、ノードＮ１４と接続されている。
【０１００】
（フリップフロップ回路１の動作）
クロック信号の論理値が「０」のとき、トランスミッションゲートＴＧは、ＯＦＦ（非導通）状態となる。このため、マスターラッチＬＡ１で保持する論理値（すなわち電荷）は、スレイブラッチＬＡ２へ出力されない。このクロック信号の論理値が「０」のとき、ノードＤから入力される信号の論理値が「０」から「１」へ変化すると、トライステートインバータＴ０のノードＮ１から論理値「０」の信号が出力される。そして、インバータＩＳ０のノードＮ３から論理値「１」の信号が出力され、トライステートインバータＴ１のノードＮ５から論理値「０」の信号が出力されることで、マスターラッチＬＡ１全体として、論理値「１」の信号を示す電荷が保持される。
【０１０１】
次いで、クロック信号の論理値が「０」から「１」へ変化すると、トランスミッションゲートＴＧは、ＯＮ（導通）状態となる。これにより、マスターラッチＬＡ１で保持していた論理値「１」の信号を示す電荷が、ノードＮ８を介して、スレイブラッチＬＡ２に入力される。
【０１０２】
具体的には、クロック信号の論理値が「０」から「１」へ変化すると、トランスミッションゲートＴＧを構成するｐＭＯＳトランジスタｐ７及びｎＭＯＳトランジスタｎ７それぞれのソース及びドレイン間が導通状態となる。そして、インバータＩＳ０において、導通状態となっているｐＭＯＳトランジスタｐ３を通じて、第１の入力線ＴＧＩｎ１に電源電圧Ｖｄｄが印加され、さらに、ｐＭＯＳトランジスタｐ７を通じて、出力線ＴＧＯｕｔにも電源電圧Ｖｄｄが印加される。これにより、マスターラッチＬＡ１から、論理値「１」の信号を示す電荷が、ノードＮ８を介して、スレイブラッチＬＡ２における、インバータＩＳ１の入力部であるノードＮ９に入力される。
【０１０３】
そして、インバータＩＳ１のノードＮ１０から論理値「０」の信号が出力され、トライステートインバータＴ２のノードＮ１２から論理値「１」の信号が出力される。これにより、スレイブラッチＬＡ２全体として、論理値「１」の信号を示す電荷が保持される。
【０１０４】
また、ノードＮ８を通じて、スレイブラッチＬＡ２から論理値「１」の信号が出力され、２段のインバータＩＮ０・ＩＮ１を介して、ノードＱ１から、フリップフロップ回路１の出力として、論理値「１」の信号が出力される。
【０１０５】
次いで、クロック信号の論理値が「１」から「０」へ変化し、ノードＤから入力される信号の論理値が「１」から「０」へ変化すると、トライステートインバータＴ０のノードＮ１から論理値「１」の信号が出力される。そして、インバータＩＳ０のノードＮ３から論理値「０」の信号が出力され、トライステートインバータＴ１のノードＮ５から論理値「１」の信号が出力されることで、ノードＮ２に論理値「１」の信号が入力される。これにより、マスターラッチＬＡ１全体として、論理値「０」の信号を示す電荷が保持される。
【０１０６】
次いで、クロック信号の論理値が「０」から「１」へ変化すると、トランスミッションゲートＴＧは、ＯＮ（導通）状態となる。これにより、マスターラッチＬＡ１で保持していた論理値「０」の信号を示す電荷が、ノードＮ８を介して、スレイブラッチＬＡ２に入力される。
【０１０７】
具体的には、クロック信号の論理値が「０」から「１」へ変化すると、トランスミッションゲートＴＧを構成するｐＭＯＳトランジスタｐ７及びｎＭＯＳトランジスタｎ７それぞれのソース及びドレイン間が導通状態となる。そして、インバータＩＳ０において、導通状態となっているｎＭＯＳトランジスタｎ４を通じて、第２の入力線ＴＧＩｎ２に基準電圧Ｖｓｓが印加され、さらに、ｎＭＯＳトランジスタｎ７を通じて、出力線ＴＧＯｕｔにも基準電圧Ｖｓｓが印加される。これにより、マスターラッチＬＡ１から、論理値「０」の信号を示す電荷が、ノードＮ８を介して、スレイブラッチＬＡ２における、インバータＩＳ１の入力部であるノードＮ９に入力される。
【０１０８】
そして、インバータＩＳ１のノードＮ１０から論理値「１」の信号が出力され、トライステートインバータＴ２のノードＮ１２から論理値「０」の信号が出力される。これにより、スレイブラッチＬＡ２全体として、論理値「０」の信号を示す電荷が保持される。
【０１０９】
また、ノードＮ８を通じて、スレイブラッチＬＡ２から論理値「０」の信号が出力され、２段のインバータＩＮ０・ＩＮ１を介して、ノードＱ１から、フリップフロップ回路１の出力として、論理値「０」の信号が出力される。
【０１１０】
なお、クロック信号の論理値が「１」のときは、トライステートインバータＴ０のｐＭＯＳトランジスタｐ２及びｎＭＯＳトランジスタｎ１ともＯＦＦ（非導通）状態となるため、ノードＤへ入力される信号の論理値が変化しても、ノードＮ１へ入力される信号の論理値は変化しない。このため、クロック信号の論理値が「１」のときは、マスターラッチＬＡが既に保持している論理値は、ノードＤへ入力される信号の論理値に関わらず、そのまま保持される。マスターラッチＬＡの論理値の書き換えが可能になるのは、クロック信号の論理値が「０」のときだけである。
【０１１１】
（フリップフロップ回路１の主な利点）
以上のようにフリップフロップ回路１、特に、入出力回路を構成しているインバータＩＳ０及びトランスミッションゲートＴＧは、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）と、ｐＭＯＳトランジスタｐ３のドレインに対しソースが直接接続されていると共に、ゲートがｐＭＯＳトランジスタｐ３のゲートと接続されたｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）と、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）のドレインに対しドレインが、ｎＭＯＳトランジスタｎ３（第２導電型の第４のＭＯＳトランジスタ）を介して間接的に接続されていると共に、ゲートがｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）のゲートと接続されたｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）と、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）のドレイン及びｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）のソースの接続部であるノードＮ６（第１のノード）に接続された第１の入力線ＴＧＩｎ１（第１の入力線）と、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）のドレイン及びｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）のドレイン間に設けられたノードＮ７（第２のノード）に接続された第２の入力線ＴＧＩｎ２（第２の入力線）とを有するトランスミッションゲートＴＧとを備えたインバータＩＳＯ及びトランスミッションゲートＴＧ（入出力回路）を備えている。
【０１１２】
上記構成によると、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）は、ｐＭＯＳトランジスタｐ３のドレインに対しソースが直接接続されていると共に、ゲートがｐＭＯＳトランジスタｐ３のゲートと接続されている。このように、ｐＭＯＳトランジスタｐ３とｐＭＯＳトランジスタｐ４とは、二重化された構造であるため、ｐＭＯＳトランジスタｐ３と、ｐＭＯＳトランジスタｐ４とのうち何れか一方がソフトエラーにより論理値が反転したとしても、他方のトランジスタは正常な論理値を保持しているため、ｐＭＯＳトランジスタｐ３及びｐＭＯＳトランジスタｐ４として、正常な論理値を示す信号をトランスミッションゲートＴＧへ出力することができる。このため、ソフトエラーに対する耐性を向上させることができる。
【０１１３】
ここで、図２１に示したフリップフロップ回路２１０が備えているトランスミッションゲートＴＧ２１０においては、入力部であるノードＮ２１６は、前段のインバータＩＳ２１０の出力部であるノードＮ２１３と１本の配線によって接続されているだけである。このため、トランスミッションゲートＴＧ２１０は、ノードＮ２１６に入力されてきた信号が示す論理値が誤って反転していると、そのまま誤った論理値を示す信号を後段のスレイブラッチＬＡ２２１へ出力してしまう。この点からも、フリップフロップ回路２１０はソフトエラーに対する耐性が弱いといえる。
【０１１４】
一方、本実施形態に係るトランスミッションゲートＴＧは、入力線として、第１の入力線ＴＧＩｎ１と、第２の入力線ＴＧＩｎ２との２本の入力線を有している。このため、第１の入力線ＴＧＩｎ１と、第２の入力線ＴＧＩｎ２とのうち、何れか一方から入力されてくる信号が示す論理値が誤って反転していたとしても、他方の入力線から入力されてくる信号が示す論理値が正常な論理値を示していると、トランスミッションゲートＴＧは、正しい論理値を示す信号を出力線ＴＧＯｕｔから後段のスレイブラッチＬＡ２へ出力できる可能性が高い。この点からも、インバータＩＳＯ及トランスミッションゲートＴＧの構成は、ソフトエラーに対する耐性が高いといえる。
【０１１５】
加えて、電源電圧ＶｄｄからインバータＩＳＯへ供給された電荷は、２重化されたｐＭＯＳトランジスタｐ３・ｐ４のうち、ｐＭＯＳトランジスタｐ３の方だけを通り、第１の入力線ＴＧＩｎ１を介してトランスミッションゲートＴＧへ入力される。このため、図２１に示したフリップフロップ回路２１０のような、電源電圧Ｖｄｄから供給された電荷が２つのｐＭＯＳトランジスタｐ２２３・ｐ２２４を通ってからトランスミッションゲートＴＧ２１０へ入力される場合と比べて、遅延時間が増加することを抑制することができる。さらに、消費電力も少なくて済む。
【０１１６】
なお、Stacked ＦＦと比べて、ＳＬＣＣＦＦの方が、ソフトエラーに対する耐性が向上し、さらに、遅延時間や消費電力の増加を抑制することができる点については、実験結果に基づいて、図５〜図９を用いて後述する。
【０１１７】
また、フリップフロップ回路１は、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）及びｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）によって、論理素子が構成されている。
【０１１８】
具体的には、フリップフロップ回路１は、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）及びｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）間に配置され、ソースがｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）のドレインと直接接続されていると共に、ゲートがｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）のゲートと接続されたｎＭＯＳトランジスタｎ３（第２導電型の第４のＭＯＳトランジスタ）をさらに備えている。
【０１１９】
そして、ノードＮ７（第２のノード）は、ｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）のドレインとｎＭＯＳトランジスタｎ３（第２導電型の第４のＭＯＳトランジスタ）のソースとの接続部であり、トランスミッションゲートＴＧの第２の入力線ＴＧＩｎ２はノードＮ７（第２のノード）と接続されている。さらに、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）のドレインと、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）のソースとは直接接続されており、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）、ｎＭＯＳトランジスタｎ３（第２導電型の第４のＭＯＳトランジスタ）、及びｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）によってインバータＩＳＯが構成されている。
【０１２０】
これにより、ｐＭＯＳトランジスタｐ３（第１導電型の第１のＭＯＳトランジスタ）、ｐＭＯＳトランジスタｐ４（第１導電型の第２のＭＯＳトランジスタ）、ｎＭＯＳトランジスタｎ３（第２導電型の第４のＭＯＳトランジスタ）、及びｎＭＯＳトランジスタｎ４（第２導電型の第３のＭＯＳトランジスタ）によって構成されているインバータＩＳＯのソフトエラーに対する耐性を向上させて、かつ、インバータＩＳＯに起因する遅延時間や消費電力の増加を抑制することができる。
【０１２１】
フリップフロップ回路１は、インバータＩＳＯを含むマスターラッチＬＡ１（第１のラッチ）と、トランスミッションゲートＴＧの出力線ＴＧＯｕｔと接続されているスレイブラッチＬＡ２（第２のラッチ）とを含む。これにより、ソフトエラーに対する耐性が高く、かつ、遅延時間や消費電力の増加が抑制されたフリップフロップ回路１を得ることができる。
【０１２２】
なお、本実施形態にて説明したＳＬＣＣ構造は、スタック構造のインバータＩＳ０と当該インバータＩＳ０に接続されたトランスミッションゲートＴＧとによって構成されるものとして説明したが、ＳＬＣＣ構造は、その他にも、スタック構造を有する種々の論理素子（ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路等）に適用することができる。
【０１２３】
（変形例１）
次に、図３を用いて、フリップフロップ回路１の第１の変形例であるフリップフロップ回路２について説明する。図３は、本発明の実施形態１における第１の変形例に係るフリップフロップ回路２の構成を表す図である。
【０１２４】
図３に示すように、フリップフロップ回路２は、フリップフロップ回路１（図１参照）から、インバータＩＮ１を省略した構成である。フリップフロップ回路２は、さらに、インバータＩＮ０の入力部であるノードＮ１３が、ノードＮ８ではなく、インバータＩＳ１の出力部であるノードＮ１０と、トライステートインバータＴ２の入力部であるノードＮ１１とを接続する配線に設けられたノードＮ１６に接続されている点でも、フリップフロップ回路１と相違する。フリップフロップ回路２の他の構成は、フリップフロップ回路１と同様である。
【０１２５】
フリップフロップ回路２では、インバータＩＮ０の出力部が、フリップフロップ回路２の出力部であるノードＱ２となっている。
【０１２６】
フリップフロップ回路２によると、フリップフロップ回路１よりも、トランジスタの個数を削減することができる。
【０１２７】
（変形例２）
次に、図４を用いて、フリップフロップ回路１の第２の変形例であるフリップフロップ回路３について説明する。図４は、本発明の実施形態１における第２の変形例に係るフリップフロップ回路３の構成を表す図である。
【０１２８】
フリップフロップ回路３は、フリップフロップ回路１（図１参照）のマスターラッチＬＡ１及びスレイブラッチＬＡ２に換えてマスターラッチＬＡ１ａ及びスレイブラッチＬＡ２ａを備えている点でフリップフロップ回路１と相違する。マスターラッチＬＡ１ａは、マスターラッチＬＡ１のトライステートインバータＴ１を、スタック構造のトライステートインバータＴ３１に置き換えた点で、マスターラッチＬＡ１と相違する。また、スレイブラッチＬＡ２ａは、スレイブラッチＬＡ２のトライステートインバータＴ２を、スタック構造のトライステートインバータＴ３２に置き換えた点で、スレイブラッチＬＡ２と相違する。フリップフロップ回路３における他の構成は、フリップフロップ回路１と同様である。
【０１２９】
トライステートインバータＴ３１は、３つのｐＭＯＳトランジスタｐ３１〜ｐ３３と、３つのｎＭＯＳトランジスタｎ３１〜ｎ３１とを備えている。
【０１３０】
ｐＭＯＳトランジスタｐ３１〜ｐ３３、及び、ｎＭＯＳトランジスタｎ３１〜ｎ３３は、電源電圧Ｖｄｄの供給用配線側から基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【０１３１】
具体的には、ｐＭＯＳトランジスタｐ３１は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ３２のソースと接続されている。ｐＭＯＳトランジスタｐ３３は、ソースがｐＭＯＳトランジスタｐ３２のドレインと接続されており、ドレインがｎＭＯＳトランジスタｎ３１のドレインと接続されている。
【０１３２】
ｎＭＯＳトランジスタｎ３２は、ドレインがｎＭＯＳトランジスタｎ３１のソースと接続されており、ソースがｎＭＯＳトランジスタｎ３３のドレインと接続されている。ｎＭＯＳトランジスタｐ３３は、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【０１３３】
ｐＭＯＳトランジスタｐ３３のドレインとｎＭＯＳトランジスタｎ３３のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ３２となっている。ノードＮ３２は、前段のトライステートインバータＴ０の出力部であるノードＮ１とインバータＩＳ０の入力部であるノードＮ２との接続配線に接続されている。
【０１３４】
ｐＭＯＳトランジスタｐ３１、ｐＭＯＳトランジスタｐ３２、ｎＭＯＳトランジスタｎ３２及びｎＭＯＳトランジスタｎ３３のゲートは、それぞれ接続配線により接続されており、当該接続配線に、インバータＩＳ３０への信号の入力部であるノードＮ３１が設けられている。ノードＮ３１は、インバータＩＳ０の出力部であるノードＮ３と接続されている。
【０１３５】
ｐＭＯＳトランジスタｐ３３のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力され、ｎＭＯＳトランジスタｎ３１のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力される。
【０１３６】
トライステートインバータＴ３２は、３つのｐＭＯＳトランジスタｐ３５〜ｐ３７と、３つのｎＭＯＳトランジスタｎ３５〜ｎ３７とを備えている。
【０１３７】
ｐＭＯＳトランジスタｐ３５〜ｐ３７、及び、ｎＭＯＳトランジスタｎ３５〜ｎ３７は、電源電圧Ｖｄｄの供給用配線側から基準電圧Ｖｓｓの供給用配線側へ向けて、順に直列接続されている。
【０１３８】
具体的には、ｐＭＯＳトランジスタｐ３５は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ３６のソースと接続されている。ｐＭＯＳトランジスタｐ３７は、ソースがｐＭＯＳトランジスタｐ３６のドレインと接続されており、ドレインがｎＭＯＳトランジスタｎ３５のドレインと接続されている。
【０１３９】
ｎＭＯＳトランジスタｎ３６は、ドレインがｎＭＯＳトランジスタｎ３５のソースと接続されており、ソースがｎＭＯＳトランジスタｎ３７のドレインと接続されている。ｎＭＯＳトランジスタｐ３７は、ソースが基準電圧Ｖｓｓの供給用配線と接続されている。
【０１４０】
ｐＭＯＳトランジスタｐ３７のドレインとｎＭＯＳトランジスタｎ３７のドレインとの接続部は、フィードバック用の信号の出力部であるノードＮ３４となっている。ノードＮ３４は、ノードＮ８に接続されている。
【０１４１】
ｐＭＯＳトランジスタｐ３５、ｐＭＯＳトランジスタｐ３６、ｎＭＯＳトランジスタｎ３６及びｎＭＯＳトランジスタｎ３７のゲートは、それぞれ接続配線により接続されており、当該接続配線に、トライステートインバータＴ３２への信号の入力部であるノードＮ３３が設けられている。ノードＮ３３は、インバータＩＳ１の出力部であるノードＮ１０と接続されている。
【０１４２】
ｐＭＯＳトランジスタｐ３７のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ３５のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力される。
【０１４３】
トライステートインバータＴ３１は、ｐＭＯＳトランジスタｐ３１とｐＭＯＳトランジスタｐ３２とが直列接続されると共に互いにゲートが接続されることで、ｐＭＯＳトランジスタが二重化された構成である。また、トライステートインバータＴ３１は、ｎＭＯＳトランジスタｎ３２とｎＭＯＳトランジスタｎ３３とが直列接続されると共に互いにゲートが接続されることで、ｎＭＯＳトランジスタが二重化された構成である。このように、トライステートインバータＴ３１は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが多重化されたスタック構造である。
【０１４４】
同様に、トライステートインバータＴ３２は、ｐＭＯＳトランジスタｐ３５とｐＭＯＳトランジスタｐ３６とが直列接続されると共に互いにゲートが接続されることで、ｐＭＯＳトランジスタが二重化された構成である。また、トライステートインバータＴ３２は、ｎＭＯＳトランジスタｎ３６とｎＭＯＳトランジスタｎ３７とが直列接続されると共に互いにゲートが接続されることで、ｎＭＯＳトランジスタが二重化された構成である。このように、トライステートインバータＴ３２は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが多重化されたスタック構造である。
【０１４５】
なお、トライステートインバータＴ３１・Ｔ３２において、スタック構造を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、それぞれ、２つに限定されるものではない。３つ以上のｐＭＯＳトランジスタによりスタック構造が構成され、また、３つ以上のｎＭＯＳトランジスタによりスタック構造が構成されることで、３重化以上の多重化がなされていてもよい。
【０１４６】
このように、フリップフロップ回路３は、マスターラッチＬＡ１ａ・ＬＡ２ａにおいて、フィードバック用のインバータも、スタック構造のトライステートインバータＴ３１・Ｔ３２となっている。このため、フリップフロップ回路１と比べて、フリップフロップ回路３は、さらに、ソフトエラーに対する耐性を向上させることができる。
【０１４７】
また、さらに、フリップフロップ回路３において、トライステートインバータＴ０、及びインバータＩＮ０・ＩＮ１の何れか、又は複数、又は全てをスタック構造のインバータとしてもよい。これにより、さらに、ソフトエラーに対する耐性を向上させることができる。
【０１４８】
（実験結果）
次に、図５〜図９を用いて、ＳＬＣＣＦＦと、スタック構造であるがＳＬＣＣ構造を採用していないstacked ＦＦと、スタック構造を採用していないＦＦとの特性等を比較する実験を行った結果について説明する。
【０１４９】
≪シミュレーション結果≫
まず、図５及び図６を用いて、シミュレーション結果について説明する。図５は、滑降シンプレックス法によるＳＬＣＣＦＦと、stacked ＦＦとのＥＤ積の評価結果を表す図である。
【０１５０】
シミュレーション手法として滑降シンプレックス法を用いた。シミュレーションに用いたＳＬＣＣＦＦの構成は、図１に示したフリップフロップ回路１と同様の構成である。また、stacked ＦＦは、図２２に示したフリップフロップ回路２５０と同様の構成である。また、ＦＦは、図２１に示したフリップフロップ回路２１０のうち、スタック構造のインバータＩＳ２１０・ＩＳ２１１を、スタック構造ではないインバータ（図１９参照）に置き換えた構成と同様の構成である。
【０１５１】
なお、ＳＬＣＣＦＦ、stacked ＦＦ、及びＦＦとも、図１、図２２及び図２１に示した構成に加え、図２に示したクロック信号及び反転クロック信号を生成する回路も備えている。
【０１５２】
図５の横軸は遅延時間を表し、縦軸は消費エネルギーを表している。図５に示す図では、縦軸及び横軸とも、ＦＦを１として正規化している。ＥＤ積とは、消費エネルギーと、遅延時間との積の値である。
【０１５３】
図５に示す「ｖｄｄ」は電源電圧であり、「data activity」は活性化率であり、「load」は出力部のノードに接続された負荷を表している。
【０１５４】
今回の実験では、「ｖｄｄ」を１．２Ｖ、「data activity」を１０％、「load」として１ｘＦＯ４ inv.を用いるものとした。
【０１５５】
なお、data activityとは、入力信号が示す論理値が切り替わる確率のことである。data activityが０％とは、入力信号が示す論理値が切り替わらないことを表し、data activityが１００％とは、毎クロックごとに入力信号が示す論理値が切り替わることを表している。
【０１５６】
図５に示すように、stacked ＦＦ（図５において「×」で表している）と比べて、ＳＬＣＣＦＦ（図５において「＊」で表している）の方が、概ね消費電力が小さく、また、遅延時間が少なくなっていることが分かる。ＳＬＣＣＦＦは、レイアウトを最適化していないため、同図中において特性がばらついているように見えるが、ＳＬＣＣＦＦのレイアウトを最適化することで、図５の矢印Ｃに示すように、消費エネルギー及び遅延時間は小さくなっていく。
【０１５７】
図６は、ＤＦＦ（Ｄ‐フリップフロップ）、stacked ＦＦと、ＳＬＣＣＦＦとの特性を比較した表である。図６に示すように、stacked ＦＦと比べて、ＳＬＣＣＦＦの方が、遅延時間、消費電力、及び、ＥＤ積とも値が小さくなっており、フリップフロップ回路としての特性が向上していることが分かる。ＥＤ積は、stacked ＦＦと比べて、ＳＬＣＣＦＦの方は８６％に削減されている。
【０１５８】
また、ＳＬＣＣＦＦの消費電力は、ＤＦＦと比べると１７％程度増加している。しかし、例えば、ソフトエラー対策のため、図１７に示したフリップフロップ回路を三重化した回路を用いると２００％以上増加することになる。このため、フリップフロップ回路を三重化した回路ではなく、ＳＬＣＣＦＦを用いた方が、ソフトエラー耐性を向上させ、かつ、消費電力の増加を抑制することができることが分かった。
【０１５９】
以上のように、シミュレーション結果から、ＳＬＣＣＦＦの遅延時間、消費エネルギーは、ラッチ部分のインバータのみスタック構造としたstacked ＦＦ（図２２参照）よりも、遅延時間は約１６％、消費エネルギーは約１１％小さくすることができることが分かった。
【０１６０】
≪中性子照射試験の結果≫
次に、図７〜図９を用いて、実際に作成したテストチップに中性子を照射して特性の測定結果について説明する。
【０１６１】
図７は、実験に使用したテストチップ１０のレイアウトを表す図である。６５ｎｍの厚さのシリコン基板から、ＳＯＴＢ（Silicon ON Thin BOX）プロセスを用いた作成したＦＤ‐ＳＯＩ構造を有するテストチップ１０を用意した。
【０１６２】
ＳＯＴＢプロセスを用いた作成したテストチップ１０は、シリコン基板とトランジスタとの間にＢＯＸ層、当該ＢＯＸ層に積層されたＳＯＩ層を含む構成である。
【０１６３】
テストチップ１０には、ＳＬＣＣＦＦを配置したＳＬＣＣＦＦ部１１と、stacked ＦＦを配置したstacked ＦＦ１２と、ＤＦＦを配置したＤＦＦ部１３とを設けた。
【０１６４】
テストチップのＦＦＡＲＲＡＹ部は１．３ｍｍ×５ｍｍであり、計３９０，８１６個のフリップフロップ回路を搭載した。当該フリップフロップ回路の内訳はＤＦＦが１０５，９８４ｂｉｔ、stacked ＦＦが９９，３６０ｂｉｔ、ＳＬＣＣＦＦが１８５，４７２ｂｉｔであった。各フリップフロップ回路はアレイ状に配置し、全てのフリップフロップ回路をシフトレジスタとして接続した。
【０１６５】
中性子照射試験は大阪大学のＲＣＮＰ(Research Center for Nuclear Physics)で行った。中性子線は、白色中性子ビームを用いた。
【０１６６】
中性子線によるソフトエラーは、中性子線がＳｉ原子と核反応を起こすことによって発生した荷電粒子が電子正孔対を生成することにより発生するため、アルファ線に比べソフトエラーが発生しにくい。限られた実験時間内でより多くのソフトエラーを観測するため、複数ボードをスタックすることで測定を行った。
【０１６７】
１ボードに４チップが搭載されたＤＵＴ(Device Under Tests) ボードを６枚積層した。ＳＬＣＣＦＦは、stacked ＦＦのマスターラッチの接続を変更した構造になっているため、マスターラッチがラッチ状態となる(ＤＡＴＡ，ＣＬＫ)＝(０，１)、(１，１)の条件下で測定を行った。なお、ＤＡＴＡは、フリップフロップ回路への入力信号である。
【０１６８】
(ＤＡＴＡ，ＣＬＫ)＝(０，１)ではｎＭＯＳトランジスタｎ６（図２等参照）の位置のトランジスタ、(ＤＡＴＡ，ＣＬＫ)＝(１，１)ではｎＭＯＳトランジスタｎ４（図２等参照）の位置のトランジスタで起こると考えられるエラーを観測した。なお、本実験では、ｎＭＯＳトランジスタトランジスタの方がｐＭＯＳトランジスタトランジスタよりも放射線に脆弱であることを前提とした。
【０１６９】
図８は、(ＤＡＴＡ，ＣＬＫ)＝(０，１)の場合におけるテストチップ１０の中性子起因ＳＥＲｓを表す図である。図９は、(ＤＡＴＡ，ＣＬＫ)＝(１，１)の場合におけるテストチップ１０の中性子起因ＳＥＲｓを表す図である。
【０１７０】
図８及び図９に示すように、ＤＦＦに比べ、ＳＯＴＢプロセスを用いた作成したテストチップのstacked ＦＦと、ＳＬＣＣＦＦのソフトエラー率は、はるかに低いことがわかる。特に(ＤＡＴＡ，ＣＬＫ)＝(１，１)におけるＳＬＣＣＦＦのＳＥＲはいずれの電源電圧においても非常に低く、３ＦＩＴ/Ｍｂｉｔ であり、電源電圧＝０．４Ｖでは、ＦＦのソフトエラー率の約１／２７であった。ＳＬＣＣＦＦは、stacked ＦＦと比較しても同等あるいは低いソフトエラー率を示した。
【０１７１】
しかし、(ＤＡＴＡ，ＣＬＫ)＝(０，１)では、stacked ＦＦと、ＳＬＣＣＦＦとの間に顕著な差はみられなかった。
【０１７２】
今回設計したＳＬＣＣＦＦは、インバータＩＳ０・ＩＳ１（図３等参照）のみスタック構造としたが、トライステートインバータＴ１・Ｔ２もスタック構造とすることで面積、遅延時間、消費電力のオーバーヘッドはあるものの、よりソフトエラー耐性を高めることができる。
【０１７３】
以上より、テストチップに中性子線を照射した試験の結果から、ＳＯＴＢプロセスを用いた作成したテストチップ１０においてＳＬＣＣＦＦは通常のＤＦＦに比べ、ソフトエラー率が約１／２７であり、ソフトエラーに対し強靭であることが分かった。
【０１７４】
〔実施形態２〕
本発明の実施形態２について、図１０及び図１１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１７５】
図１０は、本発明の実施形態２に係るＳＬＣＣ構造を有するＮＯＲ回路であるＳＬＣＣ(Stacked Leveling Critical Charge)‐ＮＯＲ回路４の構成を表す図である。ＳＬＣＣ‐ＮＯＲ回路４は入出力回路を構成している。
【０１７６】
図１０に示すように、ＳＬＣＣ‐ＮＯＲ回路４は、ＮＯＲ回路ＮＯと、トランスミッションゲートＴＧ４とを備えている。ＮＯＲ回路ＮＯは、ＣＭＯＳトランジスタが直列接続された直列部ＮＯ１と、ＣＭＯＳトランジスタが並列接続された並列部ＮＯ２とを備えている。なお、図１等に示したフリップフロップ回路１と同様に、図１０に示すＳＬＣＣ‐ＮＯＲ回路４においても、制御用のクロック信号と、当該クロック信号のハイ及びロウを反転させた反転クロック信号と生成するための回路（図２参照）の記載を省略している。
【０１７７】
直列部ＮＯ１と、並列部ＮＯ２とは、電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、直列に接続されている。
【０１７８】
直列部ＮＯ１は、４つのｐチャネルのＭＯＳトランジスタであるｐＭＯＳトランジスタｐ４１〜ｐ４４が、順に直列接続されている。
【０１７９】
具体的には、ｐＭＯＳトランジスタｐ４１は、ソースが電源電圧Ｖｄｄの供給用配線と接続されており、ドレインがｐＭＯＳトランジスタｐ４２のソースと接続されている。ｐＭＯＳトランジスタｐ４３は、ソースがｐＭＯＳトランジスタｐ４２のドレインと接続されており、ドレインがｐＭＯＳトランジスタｐ４４のソースと接続されている。ｐＭＯＳトランジスタｐ４４のドレインはノードＮ４１を介して、並列部ＮＯ２と接続されている。
【０１８０】
ｐＭＯＳトランジスタｐ４２のドレインとｐＭＯＳトランジスタｐ４３のソースとの接続部は、ＮＯＲ回路ＮＯの第１の信号の出力部であるノードＮ４２となっている。ｐＭＯＳトランジスタｐ４４のドレインと並列部ＮＯ２との接続部は、ＮＯＲ回路ＮＯの第２の信号の出力部であるノードＮ４１となっている。
【０１８１】
ｐＭＯＳトランジスタｐ４１のゲート及びｐＭＯＳトランジスタｐ４３のゲートは接続配線により接続されている。ｐＭＯＳトランジスタｐ４２のゲート及びｐＭＯＳトランジスタｐ４４のゲートは接続配線により接続されている。
【０１８２】
並列部ＮＯ２は、４つのｎチャネルのＭＯＳトランジスタであるｎＭＯＳトランジスタｎ４１〜ｎ４４を備えている。ｎＭＯＳトランジスタｎ４１とｎＭＯＳトランジスタｎ４２とは直列接続されており、ｎＭＯＳトランジスタｎ４３とｎＭＯＳトランジスタｎ４４とは直列接続されており、ｎＭＯＳトランジスタｎ４１及びｎＭＯＳトランジスタｎ４２と、ｎＭＯＳトランジスタｎ４３及びｎＭＯＳトランジスタｎ４４とは並列接続されている。
【０１８３】
具体的には、ｎＭＯＳトランジスタｎ４１のドレインと、ｎＭＯＳトランジスタｎ４３のドレインとが接続配線により接続されており、当該接続配線はノードＮ４１と接続されている。
【０１８４】
ｎＭＯＳトランジスタｐ４１のソースと、ｎＭＯＳトランジスタｎ４２のドレインとは接続されている。ｎＭＯＳトランジスタｎ４３のソースとｎＭＯＳトランジスタｎ４４のドレインとが接続されている。ｎＭＯＳトランジスタｎ４２のソースと、ｎＭＯＳトランジスタｎ４３のソースとが接続配線により接続されており、当該接続配線は基準電圧Ｖｓｓの供給用配線と接続されている。
【０１８５】
ｎＭＯＳトランジスタｎ４１のゲート及びｎＭＯＳトランジスタｎ４２のゲートは接続配線により接続されている。ｎＭＯＳトランジスタｎ４３のゲート及びｎＭＯＳトランジスタｎ４４のゲートは接続配線により接続されている。
【０１８６】
また、ｎＭＯＳトランジスタｎ４１のゲート及びｎＭＯＳトランジスタｎ４２のゲートの接続配線と、ｐＭＯＳトランジスタｐ４１のゲート及びｐＭＯＳトランジスタｐ４３のゲートの接続配線とは接続配線により接続されており、当該接続配線に、第１の入力信号の入力部であるノードＤ１が設けられている。
【０１８７】
ｐＭＯＳトランジスタｐ４３のゲート及びｐＭＯＳトランジスタｐ４４のゲートの接続配線と、ｐＭＯＳトランジスタｐ４２のゲート及びｐＭＯＳトランジスタｐ４４のゲートの接続配線とは接続配線により接続されており、当該接続配線に、第２の入力信号の入力部であるノードＤ２が設けられている。
【０１８８】
直列部ＮＯ１は、ｐＭＯＳトランジスタｐ４１とｐＭＯＳトランジスタｐ４３とが、ｐＭＯＳトランジスタｐ４２を介して直列接続されると共に互いにゲートが接続されることで、二重化された構成である。また、ｐＭＯＳトランジスタｐ４２とｐＭＯＳトランジスタｐ４４とが、ｐＭＯＳトランジスタｐ４３を介して直列接続されると共に互いにゲートが接続されることで、二重化された構成である。このように、直列部ＮＯ１は、ｐＭＯＳトランジスタが二重化された構成である。
【０１８９】
並列部ＮＯ２は、ｎＭＯＳトランジスタｎ４１とｎＭＯＳトランジスタｎ４２とが直列接続されると共に互いにゲートが接続されることで、二重化された構成である。また、ｎＭＯＳトランジスタｎ４３とｎＭＯＳトランジスタｎ４４とが直列接続されると共に互いにゲートが接続されることで、二重化された構成である。
【０１９０】
このように、ＮＯＲ回路ＮＯは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが多重化されたスタック構造である。
【０１９１】
なお、ＮＯＲ回路ＮＯにおいて、直列接続するｐＭＯＳトランジスタ及び直列接続するｎＭＯＳトランジスタは、それぞれ、２つに限定されるものではない。３つ以上のｐチャネルのＭＯＳトランジスタを直列接続すると共に互いにゲートを接続し、さらに、３つ以上のｎチャネルのＭＯＳトランジスタを直列接続すると共に互いにゲートを接続することで、３重化以上の多重化がなされていてもよい。
【０１９２】
トランスミッションゲートＴＧ４は、ＮＯＲ回路ＮＯからの出力及び非出力を切り替えるスイッチである。トランスミッションゲートＴＧ４は、ｐＭＯＳトランジスタｐ４５と、ｎＭＯＳトランジスタｎ４５とを備えている。
【０１９３】
ｐＭＯＳトランジスタｐ４５のソースは、第１の入力線ＴＧＩｎ４１を介して、ＮＯＲ回路ＮＯの第１の信号の出力部であるノードＮ４２と接続されている。
【０１９４】
ｎＭＯＳトランジスタｎ４５のソースは、第２の入力線ＴＧＩｎ４２を介して、ＮＯＲ回路ＮＯの第２の信号の出力部であるノードＮ４１と接続されている。
【０１９５】
ｐＭＯＳトランジスタｐ４５のドレインと、ｎＭＯＳトランジスタｎ４５のドレインとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ４の出力部、すなわち、ＳＬＣＣ‐ＮＯＲ回路４の出力部であるノードＱ４が設けられている。
【０１９６】
ｐＭＯＳトランジスタｐ４５のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ４５のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力される。
【０１９７】
このように、ＳＬＣＣ‐ＮＯＲ回路４は、ＮＯＲ回路ＮＯの異なる内部ノードＮ４２・Ｎ４３それぞれに対し、トランスミッションゲートＴＧ４の異なる２本の第１の入力線ＴＧＩｎ４１及び第２の入力線ＴＧＩｎ４２それぞれを接続する構成を有するＳＬＣＣ(Stacked Leveling Critical Charge)構造を有している。そして、ＳＬＣＣ‐ＮＯＲ回路４はこのスタック構造を有するＮＯＲ回路ＮＯを備えたＳＬＣＣ‐ＮＯＲ(Stacked Leveling Critical Charge ＮＯＲ)回路である。
【０１９８】
図１１は、本発明の実施形態２の比較例に係るスタック構造を有するＮＯＲ回路であるＳ‐ＮＯＲ（Stacked NOR）回路１０４の構成を表す図である。
【０１９９】
Ｓ‐ＮＯＲ１０４は、ＳＬＣＣ構造を有していないスタック構造のＮＯＲ回路である。Ｓ‐ＮＯＲ１０４は、ＮＯＲ回路ＮＯ１４０と、トランスミッションゲートＴＧ１０４とを備えている。ＮＯＲ回路ＮＯ１４０は、直列部ＮＯ１４１と、並列部ＮＯ２とを備えている。
【０２００】
直列部ＮＯ１４１は、直列部ＮＯ１（図１０参照）の構成のうち、ｐＭＯＳトランジスタｐ４２のドレインとｐＭＯＳトランジスタｐ４３のソースとの接続部にノードＮ４２を備えておらず、信号の出力部がノードＮ４１だけである点で、直列部ＮＯ１と相違する。直列部ＮＯ１４１の他の構成は直列部ＮＯ１と同様である。
【０２０１】
トランスミッションゲートＴＧ１０４は、ｐＭＯＳトランジスタｐ４５と、ｎＭＯＳトランジスタｎ４５とを備えている。
【０２０２】
ｐＭＯＳトランジスタｐ４５のソースと、ｎＭＯＳトランジスタｎ４５のソースとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ１０４への入力部であるノードＮ４３が設けられている。ノードＮ４３と、ノードＮ４１とが入力線ＴＧＩｎ１０４により接続されている。
【０２０３】
ｐＭＯＳトランジスタｐ４５のドレインと、ｎＭＯＳトランジスタｎ４５のドレインとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ１０４の出力部、すなわち、Ｓ‐ＮＯＲ１０４の出力部であるノードＱ４が設けられている。
【０２０４】
ｐＭＯＳトランジスタｐ４５のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ４５のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力される。
【０２０５】
以上のように、ＳＬＣＣ‐ＮＯＲ回路４（入出力回路）は、ｐＭＯＳトランジスタｐ４２（第１導電型の第１のＭＯＳトランジスタ）と、ソースが、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）のドレインと、ｐＭＯＳトランジスタｐ４３を介して間接的に接続されていると共に、ゲートが、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）のゲートと接続されたｐＭＯＳトランジスタｐ４４（第１導電型の第２のＭＯＳトランジスタ）と、ドレインが、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のドレインと直接接続されていると共に、ゲートが、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のゲートと接続されたｎＭＯＳトランジスタｎ４４（第２導電型の第３のＭＯＳトランジスタ）と、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）のドレインとｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のソースとの間の接続部であるノードＮ４２（第１のノード）に接続された第１の入力線ＴＧＩｎ４１（第１の入力線）と、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のドレインとｎＭＯＳトランジスタｎ４４（第２導電型の第３のＭＯＳトランジスタ）のドレインとの間の接続部であるノードＮ４１（第２のノード）に接続された第２の入力線ＴＧＩｎ４２（第２の入力線）とを有するトランスミッションゲートＴＧ４とを備えている。
【０２０６】
これにより、ＳＬＣＣ構造を有していないＳ‐ＮＯＲ回路１０４と比べて、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＯＲ回路を得ることができる。
【０２０７】
また、ＳＬＣＣ‐ＮＯＲ回路４は、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）及びｎＭＯＳトランジスタｎ４４（第２導電型の第３のＭＯＳトランジスタ）によって論理素子が構成されている。
【０２０８】
具体的には、ＳＬＣＣ‐ＮＯＲ回路４においては、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）のドレインと、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のソースとは、ｐＭＯＳトランジスタｐ４３（第１導電型のＭＯＳトランジスタ）を介して間接的に接続されており、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）と、ｎＭＯＳトランジスタｎ４４（第２導電型の第３のＭＯＳトランジスタ）との間に配置され、ソースが、ｎＭＯＳトランジスタｎ４４（第３のＭＯＳトランジスタ）のドレインと直接接続されていると共に、ゲートが、ｎＭＯＳトランジスタｎ４４（第３のＭＯＳトランジスタ）のゲートと接続されたｎＭＯＳトランジスタｎ４３（第２導電型の第４のＭＯＳトランジスタ）をさらに備えている。
【０２０９】
そして、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のドレインとｎＭＯＳトランジスタｎ４３（第４のＭＯＳトランジスタ）のドレインとは直接接続されており、ノードＮ４１（第２のノード）は、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）のドレインとｎＭＯＳトランジスタｎ４３（第４のＭＯＳトランジスタ）のドレインとの接続部であり、ｐＭＯＳトランジスタｐ４２（第１のＭＯＳトランジスタ）、ｐＭＯＳトランジスタｐ４４（第２のＭＯＳトランジスタ）、ｎＭＯＳトランジスタｎ４４（第３のＭＯＳトランジスタ）及びｎＭＯＳトランジスタｎ４３（第４のＭＯＳトランジスタ）は、ＮＯＲ回路ＮＯを構成している。
【０２１０】
これにより、ＬＣＣ構造を有していないＳ‐ＮＯＲ回路１０４と比べて、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＯＲ回路を得ることができる。
【０２１１】
〔実施形態３〕
本発明の実施形態３について、図１２及び図１３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施形態１、２にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０２１２】
図１２は、本発明の実施形態３に係るＳＬＣＣ構造を有するＮＡＮＤ回路であるＳＬＣＣ(Stacked Leveling Critical Charge)‐ＮＡＮＤ回路５の構成を表す図である。
【０２１３】
図１２に示すように、ＳＬＣＣ‐ＮＡＮＤ回路５は、ＮＡＮＤ回路ＮＡと、トランスミッションゲートＴＧ５とを備えている。ＮＡＮＤ回路ＮＡは、ＣＭＯＳトランジスタが並列接続された並列部ＮＡ１と、ＣＭＯＳトランジスタが直列接続された直列部ＮＡ２とを備えている。なお、図１等に示したフリップフロップ回路１と同様に、図１２に示すＳＬＣＣ‐ＮＡＮＤ回路５においても、制御用のクロック信号と、当該クロック信号のハイ及びロウを反転させた反転クロック信号と生成するための回路（図２参照）の記載を省略している。
【０２１４】
並列部ＮＡ１と、直列部ＮＡ２とは、電源電圧Ｖｄｄの供給用配線側からＧＮＤである基準電圧Ｖｓｓの供給用配線側へ向けて、直列に接続されている。
【０２１５】
並列部ＮＡ１は、４つのｐＭＯＳトランジスタｐ５１〜ｐ５４を備えている。ｐＭＯＳトランジスタｐ５１とｐＭＯＳトランジスタｐ５２とは直列接続されており、ｐＭＯＳトランジスタｐ５３とｐＭＯＳトランジスタｐ５４とは直列接続されており、ｐＭＯＳトランジスタｐ５１及びｐＭＯＳトランジスタｐ５２と、ｐＭＯＳトランジスタｐ５３及びｎＭＯＳトランジスタｐ５４とは並列接続されている。
【０２１６】
具体的には、ｐＭＯＳトランジスタｐ５１のソースと、ｐＭＯＳトランジスタｐ５３のソースとが接続配線により接続されており、当該接続配線は電源電圧Ｖｄｄの供給用配線と接続されている。
【０２１７】
ｐＭＯＳトランジスタｐ５１のドレインと、ｐＭＯＳトランジスタｐ５２のソースとは接続されている。ｐＭＯＳトランジスタｐ５３のドレインとｐＭＯＳトランジスタｐ５４のソースとが接続されている。ｐＭＯＳトランジスタｐ５２のドレインと、ｐＭＯＳトランジスタｐ５４のドレインとが接続配線により接続されており、当該接続配線にノードＮ５１が設けられている。ノードＮ５１は、ＮＡＮＤ回路ＮＡの第１の信号の出力部である。
【０２１８】
ｐＭＯＳトランジスタｐ５１のゲート及びｐＭＯＳトランジスタｐ５２のゲートは接続配線により接続されている。ｐＭＯＳトランジスタｐ５３のゲート及びｐＭＯＳトランジスタｐ５４のゲートは接続配線により接続されている。直列部ＮＡ２は、４つのｎＭＯＳトランジスタｎ５１〜ｎ５４が、順に直列接続されている。
【０２１９】
具体的には、ｎＭＯＳトランジスタｎ５１は、ドレインがノードＮ５１と接続されており、ソースがｎＭＯＳトランジスタｎ５２のドレインと接続されている。ｎＭＯＳトランジスタｎ５３は、ドレインがｎＭＯＳトランジスタｎ５２のソースと接続されており、ソースがｎＭＯＳトランジスタｎ５４のドレインと接続されている。ｎＭＯＳトランジスタｎ５４のソースは基準電圧Ｖｓｓの供給用配線と接続されている。
【０２２０】
ｎＭＯＳトランジスタｎ５２のソースとｎＭＯＳトランジスタｎ５３のドレインとの接続部は、ＮＡＮＤ回路ＮＡの第２の信号の出力部であるノードＮ５２となっている。
【０２２１】
ｎＭＯＳトランジスタｎ５１のゲート及びｎＭＯＳトランジスタｎ５３のゲートは接続配線により接続されている。ｎＭＯＳトランジスタｎ５２のゲート及びｎＭＯＳトランジスタｎ５４のゲートは接続配線により接続されている。
【０２２２】
また、ｎＭＯＳトランジスタｎ５１のゲート及びｎＭＯＳトランジスタｎ５３のゲートの接続配線と、ｐＭＯＳトランジスタｐ５３のゲート及びｐＭＯＳトランジスタｐ５４のゲートの接続配線とは接続配線により接続されており、当該接続配線に、第１の入力信号の入力部であるノードＤ１が設けられている。
【０２２３】
ｎＭＯＳトランジスタｎ５２のゲート及びｎＭＯＳトランジスタｎ５４のゲートの接続配線と、ｐＭＯＳトランジスタｐ５１のゲート及びｐＭＯＳトランジスタｐ５２のゲートの接続配線とは接続配線により接続されており、当該接続配線に、第２の入力信号の入力部であるノードＤ２が設けられている。
【０２２４】
並列部ＮＡ１は、ｐＭＯＳトランジスタｐ５１とｐＭＯＳトランジスタｐ５２とが、直列接続されると共に互いにゲートが接続されることで、二重化された構成である。また、ｐＭＯＳトランジスタｐ５３とｐＭＯＳトランジスタｐ５４とが、直列接続されると共に互いにゲートが接続されることで、二重化された構成である。このように、並列部ＮＡ１は、ｐチャネルのＭＯＳトランジスタが二重化された構成である。
【０２２５】
直列部ＮＡ２は、ｎＭＯＳトランジスタｎ５１とｎＭＯＳトランジスタｎ５３とが、ｎＭＯＳトランジスタｎ５２を介して直列接続されると共に互いにゲートが接続されることで、二重化された構成である。また、ｎＭＯＳトランジスタｎ５２とｎＭＯＳトランジスタｎ５４とが、ｎＭＯＳトランジスタｎ５３を介して直列接続されると共に互いにゲートが接続されることで、二重化された構成である。
【０２２６】
このように、ＮＡＮＤ回路ＮＡは、ｐチャネルのＭＯＳトランジスタ及びｎチャネルのＭＯＳトランジスタが多重化されたスタック構造である。
【０２２７】
なお、ＮＡＮＤ回路ＮＡにおいて、直列接続するｐチャネルのＭＯＳトランジスタ及び直列接続するｎチャネルのＭＯＳトランジスタは、それぞれ、２つに限定されるものではない。３つ以上のｐチャネルのＭＯＳトランジスタを直列接続すると共に互いにゲートを接続し、さらに、３つ以上のｎチャネルのＭＯＳトランジスタを直列接続すると共に互いにゲートを接続することで、３重化以上の多重化がなされていてもよい。
【０２２８】
トランスミッションゲートＴＧ５は、ＮＡＮＤ回路ＮＡからの出力及び非出力を切り替えるスイッチである。トランスミッションゲートＴＧ５は、ｐＭＯＳトランジスタｐ５５と、ｎＭＯＳトランジスタｎ５５とを備えている。
【０２２９】
ｐＭＯＳトランジスタｐ５５のソースは、第１の入力線ＴＧＩｎ５１を介して、ＮＡＮＤ回路ＮＡの第１の信号の出力部であるノードＮ５１と接続されている。
【０２３０】
ｎＭＯＳトランジスタｎ５５のソースは、第２の入力線ＴＧＩｎ５２を介して、ＮＡＮＤ回路ＮＡの第２の信号の出力部であるノードＮ５２と接続されている。
【０２３１】
ｐＭＯＳトランジスタｐ５５のドレインと、ｎＭＯＳトランジスタｎ５５のドレインとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ５の出力部、すなわち、ＳＬＣＣ‐ＮＡＮＤ回路５の出力部であるノードＱ５が設けられている。
【０２３２】
ｐＭＯＳトランジスタｐ５５のゲートはノードＢ（図２参照）に接続されることでクロック信号が入力され、ｎＭＯＳトランジスタｎ５５のゲートはノードＡ（図２参照）に接続されることで反転クロック信号が入力される。
【０２３３】
このように、ＳＬＣＣ‐ＮＡＮＤ回路５は、ＮＡＮＤ回路ＮＡの異なる内部ノードＮ５１・Ｎ５２それぞれに対し、トランスミッションゲートＴＧ５の異なる２本の第１の入力線ＴＧＩｎ５１及び第２の入力線ＴＧＩｎ５２それぞれを接続する構成を有するＳＬＣＣ(Stacked Leveling Critical Charge)構造を有している。そして、ＳＬＣＣ‐ＮＡＮＤ回路５はこのスタック構造を有するＮＡＮＤ回路ＮＡを備えたＳＬＣＣ‐ＮＡＮＤ(Stacked Leveling Critical Charge ＮＡＮＤ)回路である。
【０２３４】
図１３は、本発明の実施形態３の比較例に係るスタック構造を有するＮＡＮＤ回路であるＳ‐ＮＡＮＤ（Stacked ＮＡＮＤ）回路１０５の構成を表す図である。
【０２３５】
Ｓ‐ＮＡＮＤ回路１０５は、ＳＬＣＣ構造を有していないスタック構造のＮＡＮＤ回路である。Ｓ‐ＮＡＮＤ回路１０５は、ＮＡＮＤ回路ＮＡ１５０と、トランスミッションゲートＴＧ１０５とを備えている。ＮＡＮＤ回路ＮＡ１５０は、並列部ＮＡ１と、直列部ＮＡ１５２とを備えている。
【０２３６】
直列部ＮＡ１５２は、直列部ＮＡ２（図１２参照）の構成のうち、ｎＭＯＳトランジスタｎ５２のソースとｎＭＯＳトランジスタｎ５３のドレインとの接続部にノードＮ５２を備えておらず、信号の出力部がノードＮ５１だけである点で、直列部ＮＡ２と相違する。直列部ＮＡ１５２の他の構成は直列部ＮＡ２と同様である。
【０２３７】
トランスミッションゲートＴＧ１０５は、ｐＭＯＳトランジスタｐ５５と、ｎＭＯＳトランジスタｎ５５とを備えている。
【０２３８】
ｐＭＯＳトランジスタｐ５５のソースと、ｎＭＯＳトランジスタｎ５５のソースとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ１０５への入力部であるノードＮ５３が設けられている。ノードＮ５３と、ノードＮ５１とが入力線ＴＧＩｎ１０５により接続されている。
【０２３９】
ｐＭＯＳトランジスタｐ５５のドレインと、ｎＭＯＳトランジスタｎ５５のドレインとは、接続配線により接続されており、当該接続配線に、トランスミッションゲートＴＧ１０５の出力部、すなわち、Ｓ‐ＮＡＮＤ回路１０５の出力部であるノードＱ５が設けられている。
【０２４０】
ｐＭＯＳトランジスタｐ５５のゲートはノードＢ（図２参照）に接続されることで反転クロック信号が入力され、ｎＭＯＳトランジスタｎ５５のゲートはノードＡ（図２参照）に接続されることでクロック信号が入力される。
【０２４１】
以上のように、ＳＬＣＣ‐ＮＡＮＤ回路５（入出力回路）は、ｎＭＯＳトランジスタｎ５３（第１導電型の第１のＭＯＳトランジスタ）と、ソースが、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）のドレインと、ｎＭＯＳトランジスタｎ５２を介して間接的に接続されていると共に、ゲートが、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）のゲートと接続されたｎＭＯＳトランジスタｎ５１（第１導電型の第２のＭＯＳトランジスタ）と、ドレインが、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のドレインと直接接続されていると共に、ゲートが、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のゲートと接続されたｐＭＯＳトランジスタｐ５４（第２導電型の第３のＭＯＳトランジスタ）と、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）のドレインとｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のソースとの間の接続部であるノードＮ５２（第１のノード）に接続された第２の入力線ＴＧＩｎ５２（第１の入力線）と、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のドレインとｐＭＯＳトランジスタｐ５４（第３のＭＯＳトランジスタ）のドレインとの間であるノードＮ５１（第２のノード）に接続された第１の入力線ＴＧＩｎ５１（第２の入力線）とを有するトランスミッションゲートＴＧとを備える。
【０２４２】
これにより、ＳＬＣＣ構造を有していないＳ‐ＮＡＮＤ回路１０５と比べて、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＡＮＤ回路を得ることができる。
【０２４３】
また、ＳＬＣＣ‐ＮＡＮＤ回路５は、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）、及びｐＭＯＳトランジスタｐ５４（第３のＭＯＳトランジスタ）によって論理素子が構成されている。
【０２４４】
具体的には、ＳＬＣＣ‐ＮＡＮＤ回路５は、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）のドレインと、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のソースとは、ｎＭＯＳトランジスタｎ５２（第１導電型のＭＯＳトランジスタ）を介して間接的に接続されており、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のドレインと、ｐＭＯＳトランジスタｐ５４（第３のＭＯＳトランジスタ）のドレインとが直接接続されており、
ノードＮ５１（第２のノード）は、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）のドレインと、ｐＭＯＳトランジスタｐ５４（第３のＭＯＳトランジスタ）のドレインとの接続部である。そして、ｎＭＯＳトランジスタｎ５３（第１のＭＯＳトランジスタ）、ｎＭＯＳトランジスタｎ５１（第２のＭＯＳトランジスタ）、及びｐＭＯＳトランジスタｐ５４（第３のＭＯＳトランジスタ）は、ＮＡＮＤ回路ＮＡを構成している。
【０２４５】
これにより、ＳＬＣＣ構造を有していないＳ‐ＮＡＮＤ回路１０５と比べて、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＡＮＤ回路ＮＡを得ることができる。
【０２４６】
〔まとめ〕
本発明の態様１に係る入出力回路（インバータＩＳＯ・トランスミッションゲートＴＧ）は、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３）と、上記第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３）に対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第１導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４）と、上記第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４）に対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第２導電型の第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４）と、上記第１及び第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３・ｐＭＯＳトランジスタｐ４）のソースドレインの接続部である第１のノード（ノードＮ６）に接続された第１の入力線（第１の入力線ＴＧＩｎ１）と、上記第２及び第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４・ｎＭＯＳトランジスタｎ４）のソースドレイン間である第２のノード（ノードＮ７）に接続された第２の入力線（第２の入力線ＴＧＩｎ２）とを有するトランスミッションゲートＴＧとを備える。
【０２４７】
上記構成によると、第１導電型の第２のＭＯＳトランジスタは、上記第１のＭＯＳトランジスタのソースドレインに対しソースドレインが直接又は間接的に接続されていると共に、ゲート同士が接続されている。このように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとは、二重化された構造であるため、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとのうち何れか一方がソフトエラーにより論理値が反転したとしても、他方のトランジスタは正常な論理値を保持しているため、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとして、正常な論理値を示す信号をトランスミッションゲートへ出力することができる。このため、ソフトエラーに対する耐性を向上させることができる。
【０２４８】
ここで、図２１に示したフリップフロップ回路２１０が備えているトランスミッションゲートＴＧ２１０においては、入力部であるノードＮ２１６は、前段のインバータＩＳ２１０の出力部であるノードＮ２１３と１本の配線によって接続されている。このため、トランスミッションゲートＴＧ２１０は、ノードＮ２１６に入力されてきた信号が示す論理値が誤って反転していると、そのまま誤った論理値を示す信号を後段のスレイブラッチＬＡ２２１へ出力してしまう。この点からも、フリップフロップ回路２１０はソフトエラーに対する耐性が弱いといえる。
【０２４９】
一方、上記構成によるトランスミッションゲートは、入力線として、第１の入力線と、第２の入力線との２本の入力線を有している。このため、第１の入力線と、第２の入力線とのうち、何れか一方から入力されてくる信号が示す論理値が誤って反転していたとしても、他方の入力線から入力されてくる信号が示す論理値が正常な論理値を示していると、トランスミッションゲートは、正しい論理値を示す信号を出力線から出力できる可能性が高い。この点からも、上記入出力回路の構成は、ソフトエラーに対する耐性が高いといえる。
【０２５０】
加えて、電源電圧Ｖｄｄから上記入出力回路へ供給された電荷は、２重化された第１及び第２のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの方だけを通り、第１の入力線を介してトランスミッションゲートへ入力される。このため、図２１に示したフリップフロップ回路２１０のような、電源電圧Ｖｄｄから供給された電荷が２つのｐＭＯＳトランジスタｐ２２３・ｐ２２４を通ってからトランスミッションゲートＴＧ２１０へ入力される場合と比べて、遅延時間が増加することを抑制することができる。さらに、消費電力も少なくて済む。
【０２５１】
本発明の態様２に係る入出力回路（インバータＩＳＯ・トランスミッションゲートＴＧ）は、上記態様１において、上記第１〜第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３・ｐ４、ｎＭＯＳトランジスタｎ４）によって論理素子が構成されていることが好ましい。
【０２５２】
本発明の態様３に係る入出力回路（インバータＩＳＯ・トランスミッションゲートＴＧ）は、上記態様２において、上記第２及び第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４、ｎＭＯＳトランジスタｎ４）間に配置され、上記第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４）に対し、ソースドレインが直接接続されていると共にゲート同士が接続された第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ３）をさらに備え、上記第２のノード（ノードＮ７）は、上記第３及び第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４・ｎ３）のソースドレインの接続部であり、上記第１及び第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３・ｐ４）のソースドレインは直接接続されており、上記第１〜第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３・ｐ４、ｎＭＯＳトランジスタｎ３・ｎ４）によってインバータＩＳＯが構成されていることが好ましい。
【０２５３】
上記構成によると、第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ３）、第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４）、第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ３）、及び第２導電型の第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４）によって構成されているインバータＩＳＯのソフトエラーに対する耐性を向上させて、かつ、インバータＩＳＯに起因する遅延時間や消費電力の増加を抑制することができる。
【０２５４】
本発明の態様４に係るフリップフロップ回路１は、上記態様３において、上記インバータＩＳＯを含む第１のラッチ（マスターラッチＬＡ１）と、上記トランスミッションゲートＴＧの出力線ＴＧＯｕｔと接続されている第２のラッチ（スレイブラッチＬＡ２）とを含むことが好ましい。上記構成によると、ソフトエラーに対する耐性が高く、かつ、遅延時間や消費電力の増加が抑制されたフリップフロップ回路を得ることができる。
【０２５５】
本発明の態様５に係る入出力回路（ＳＬＣＣ‐ＮＯＲ回路４）は、上記態様２において、上記第１及び第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４２・ｐ４４）のソースドレインは、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４３）を介して間接的に接続されており、上記第２及び第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４４・ｎＭＯＳトランジスタｎ４４）間に配置され、上記第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４４）に対し、ソースドレインが直接接続されていると共にゲート同士が接続された第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ４３）をさらに備え、上記第２及び第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４４・ｎＭＯＳトランジスタｎ４３）のソースドレインは直接接続されており、上記第２のノード（ノードＮ４１）は、上記第２及び第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４４・ｎＭＯＳトランジスタｎ４３）のソースドレインの接続部であり、上記第１〜第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタｐ４２・ｐ４４、ｎＭＯＳトランジスタｎ４４・ｎ４３）は、ＮＯＲ回路ＮＯを構成していることが好ましい。
【０２５６】
上記構成により、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＯＲ回路を得ることができる。
【０２５７】
本発明の態様６に係る入出力回路（ＳＬＣＣ‐ＮＡＮＤ回路５）は、上記態様２において、上記第１及び第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ５３・ｎ５１）のソースドレインは、第１導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ５２）を介して間接的に接続されており、上記第２及び第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ５１・ｐＭＯＳトランジスタｐ５４）のソースドレインが直接接続されており、上記第２のノード（ノードＮ５１）は、上記第２及び第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ５１・ｐＭＯＳトランジスタｐ５４）のソースドレインの接続部であり、上記第１〜第３のＭＯＳトランジスタ（ｎＭＯＳトランジスタｎ５３・ｎ５１、ｐＭＯＳトランジスタｐ５４）は、ＮＡＮＤ回路ＮＡを構成していることが好ましい。
【０２５８】
上記構成により、ソフトエラーに対する耐性が高く、さらに、遅延時間や消費電力の増加を抑制したＮＡＮＤ回路を得ることができる。
【０２５９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０２６０】
１、２、３  フリップフロップ回路
４  ＳＬＣＣ‐ＮＯＲ回路
５  ＳＬＣＣ‐ＮＡＮＤ回路
１０  テストチップ
Ｎ１〜Ｎ１５、Ｎ２１〜Ｎ２５、Ｎ４１・Ｎ４２、Ｎ５１・Ｎ５２  ノード
Ｑ１、Ｑ２、Ｑ４、Ｑ５  ノード
ｐ１〜ｐ１３、ｐ２１・ｐ２２    ｐＭＯＳトランジスタ
ｐ４１〜ｐ４５、ｐ５１〜ｐ５５  ｐＭＯＳトランジスタ
ｎ１〜ｎ１３、ｎ２１・ｎ２２    ｎＭＯＳトランジスタ
ｎ４１〜ｎ４５、ｎ５１〜ｎ５５  ｎＭＯＳトランジスタ
ＴＧ・ＴＧ４・ＴＧ５  トランスミッションゲート
ＩＳ０・ＩＳ１  インバータ
Ｔ０〜Ｔ２  トライステートインバータ
ＩＮ０・ＩＮ１  インバータ
ＬＡ１、ＬＡ１ａ  マスターラッチ
ＬＡ２  スレイブラッチ
ＮＡ１、ＮＯ２  並列部
ＮＡ２、ＮＯ１  直列部
ＴＧＩｎ１、ＴＧＩｎ４１、ＴＧＩｎ５１  第１の入力線
ＴＧＩｎ２、ＴＧＩｎ４２、ＴＧＩｎ５２  第２の入力線
ＴＧＯｕｔ  出力線
Ｖｄｄ  電源電圧
Ｖｓｓ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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