(57)【要約】【課題】メモリセルの劣化を抑制することが可能な記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板１００と、半導体基板の表面領域に設けられた第１導電領域１０１と、半導体基板の表面領域に設けられた第２導電領域１０２と、半導体基板の第１導電領域及び第２導電領域の間の領域上に設けられたゲート構造２と、第１導電領域上に設けられた第１導電層１２と、第１導電層上に設けられた可変抵抗素子１と、可変抵抗素子上に設けられた第２導電層１１と、第２導電領域上に設けられた第３導電層３０と、第１導電層の側面に設けられた第１絶縁層１２０と、可変抵抗素子の側面から第３導電層の側面にわたり設けられた部分を含み、第１絶縁層上に設けられ、第１絶縁層よりも熱伝導率が高い第２絶縁層１３０と、第２絶縁層上、且つ第２導電層の側面に設けられた第３絶縁層１４０と、を備える。【選択図】図３
2017059653.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面領域に設けられた第１導電領域と、
前記半導体基板の表面領域に設けられた第２導電領域と、
前記半導体基板の前記第１導電領域及び前記第２導電領域の間の領域上に設けられたゲート構造と、
前記第１導電領域上に設けられた第１導電層と、
前記第１導電層上に設けられた可変抵抗素子と、
前記可変抵抗素子上に設けられた第２導電層と、
前記第２導電領域上に設けられた第３導電層と、
前記第１導電層の側面に設けられた第１絶縁層と、
前記可変抵抗素子の側面から前記第３導電層の側面にわたり設けられた部分を含み、前記第１絶縁層上に設けられ、前記第１絶縁層よりも熱伝導率が高い第２絶縁層と、  
前記第２絶縁層上、且つ前記第２導電層の側面に設けられた第３絶縁層と、
を備える記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の表面領域に設けられた第１導電領域と、
前記半導体基板の表面領域に設けられた第２導電領域と、
前記半導体基板の前記第１導電領域及び前記第２導電領域の間の領域上に設けられたゲート構造と、
前記第１導電領域上に設けられた第１導電層と、
前記第１導電層上に設けられた可変抵抗素子と、
前記可変抵抗素子上に設けられた第２導電層と、
前記第２導電領域上に設けられた第３導電層と、
前記第１導電層の側面に設けられた第１絶縁層と、
前記可変抵抗素子の側面から前記第３導電層の側面にわたり設けられた部分を含み、前記第１絶縁層上に設けられ、前記第１絶縁層よりも熱伝導率が高い第２絶縁層と、  
を備える記憶装置。
【請求項３】
前記第１絶縁層は、前記半導体基板の表面にも設けられている請求項１または２に記載の記憶装置。
【請求項４】
前記第３導電層は、
側面に前記第１絶縁層が設けられた第４導電層と、
側面に前記第２絶縁層が設けられた第５導電層と、を備える請求項１乃至３のいずれか一項に記載の記憶装置。
【請求項５】
前記第３導電層は、
側面に前記第１絶縁層が設けられた第４導電層と、
側面に前記第２絶縁層、及び前記第３絶縁層が設けられた第５導電層と、を備える請求項１に記載の記憶装置。
【請求項６】
前記第５導電層の熱伝導率は、前記第４導電層の熱伝導率よりも高い請求項４または５に記載の記憶装置。
【請求項７】
互いに隣接する二つの前記可変抵抗素子間に、前記第２絶縁層よりも熱伝導率が低い第４絶縁層を更に備える請求項１乃至６の何れか一項に記載の記憶装置。
【請求項８】
前記第３絶縁層は、前記第２絶縁層よりも熱伝導率が低い、請求項１または５に記載の記憶装置。
【請求項９】
前記可変抵抗素子は、磁気抵抗変化素子である請求項１乃至８の何れか一項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ:Magnetic Random Access Memory)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式の磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列（スピン方向）が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が反平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１３５５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルの劣化を抑制することが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、可変抵抗素子と、前記可変抵抗素子の第１面に設けられた第１プラグと、前記可変抵抗素子の前記第１面に対向する第２面に設けられたに設けられた第２プラグと、前記第１プラグと同一層に設けられる第１絶縁層と、前記可変抵抗素子と同一層に設けられ、前記第１絶縁層よりも熱伝導率が高い第２絶縁層と、前記第２プラグと同一層に設けられる第３絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３】図３は、第１の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図２のＡ１―Ａ２方向に沿った断面図）である。
【図４】図４は、第２の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図２のＡ１―Ａ２方向に沿った断面図）である。
【図５】図５は、第３の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図２のＡ１―Ａ２方向に沿った断面図）である。
【図６】図６は、第４の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図２のＡ１―Ａ２方向に沿った断面図）である。
【図７】図７は、第５の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８】図８は、第５の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図９】図９は、第５の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１０】図１０は、第６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１１】図１１は、第６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１２】図１２は、第６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１３】図１３は、第６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１４】図１４は、第７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１５】図１５は、第７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１６】図１６は、第７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１７】図１７は、第７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１８】図１８は、第８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図１９】図１９は、第８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２０】図２０は、第８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２１】図２１は、第８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２２】図２２は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２３】図２３は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２４】図２４は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２５】図２５は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２６】図２６は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２７】図２７は、第９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２８】図２８は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図２９】図２９は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３０】図３０は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３１】図３１は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３２】図３２は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３３】図３３は、第１０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３４】図３４は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３５】図３５は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３６】図３６は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３７】図３７は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３８】図３８は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図３９】図３９は、第１１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４０】図４０は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４１】図４１は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４２】図４２は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４３】図４３は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４４】図４４は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４５】図４５は、第１２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４６】図４６は、第１３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図４７】図４７は、第１３の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図４６のＡ１―Ａ２方向に沿った断面図）である。
【図４８】図４８は、第１４の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図４６のＡ１―Ａ２方向に沿った断面図）である。
【図４９】図４９は、第１５の実施形態に係る半導体記憶装置のメモリセルアレイの断面図（図４６のＡ１―Ａ２方向に沿った断面図）である。
【図５０】図５０は、第１６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５１】図５１は、第１６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５２】図５２は、第１６の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５３】図５３は、第１７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５４】図５４は、第１７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５５】図５５は、第１７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５６】図５６は、第１７の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５７】図５７は、第１８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５８】図５８は、第１８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図５９】図５９は、第１８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６０】図６０は、第１８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６１】図６１は、第１８の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６２】図６２は、第１９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６３】図６３は、第１９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６４】図６４は、第１９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６５】図６５は、第１９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６６】図６６は、第１９の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６７】図６７は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６８】図６８は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図６９】図６９は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７０】図７０は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７１】図７１は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７２】図７２は、第２０の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７３】図７３は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７４】図７４は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７５】図７５は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７６】図７６は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７７】図７７は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７８】図７８は、第２１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図７９】図７９は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８０】図８０は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８１】図８１は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８２】図８２は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８３】図８３は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８４】図８４は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８５】図８５は、第２２の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８６】図８６は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８７】図８７は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８８】図８８は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図８９】図８９は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図９０】図９０は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図９１】図９１は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【図９２】図９２は、第２３の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトである。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照して説明する。但し、図面は、模式的又は概念的なものであり、各図面の寸法及び比率等は、必ずしも現実のものと同一であるとは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための磁気抵抗素子を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。尚、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
【０００９】
［１］第１の実施形態
［１−１］半導体記憶装置の概要
図１を用いて、第１の実施形態に係る半導体記憶装置の構成について説明する。図１に示すように、第１の実施形態に係る半導体記憶装置は、ＭＲＡＭのメモリセルアレイＭＣＡと、カラム制御回路３Ａ、３Ｂと、ロウ制御回路４と、書込み回路５Ａ、５Ｂと、読み出し回路６Ａと、を備える。
【００１０】
図１に示すように、メモリセルアレイＭＣＡは、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリセルアレイＭＣＡには、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉ：１以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１（ｊ：１以上の整数）、及び複数のソース線ＳＬ０〜ＳＬｊ−１が配設される。尚、ワード線ＷＬ０〜ＷＬｉ−１を区別しない場合は、単にワード線ＷＬと称す。また、ビット線ＢＬ０〜ＢＬｊ−１を区別しない場合は、単にビット線ＢＬと称す。また、ソース線ＳＬ０〜ＳＬｊ−１を区別しない場合は、単にソース線ＳＬと称す。図１に示すように、ビット線ＢＬ及びソース線ＳＬの延伸方向をカラム方向（第１の方向）とし、カラム方向に対してほぼ直交し、且つワード線ＷＬの延伸方向をロウ方向（第２の方向）とする。尚、図１では、ビット線ＢＬ、及びソース線ＳＬはカラム方向に延伸し、ワード線ＷＬはロウ方向に延伸するが、必ずしもこれに限られず、適宜変更可能である。
【００１１】
メモリセルＭＣは、ビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬに接続される。カラム方向に配列される複数のメモリセルＭＣは、それぞれ共通のビット線ＢＬ、及び共通のソース線ＳＬに接続される。ロウ方向に配列される複数のメモリセルＭＣは、それぞれ共通のワード線ＷＬに接続される。
【００１２】
メモリセルＭＣは、ＭＴＪ素子１、及び選択トランジスタ２から構成される。選択トランジスタ２は、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。
【００１３】
ＭＴＪ素子１の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ２のドレイン（ソース）に接続される。選択トランジスタ２のゲートは、ワード線ＷＬに接続され、ソース（ドレイン）はソース線ＳＬに接続される。
【００１４】
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、外部からのアドレス信号に基づいて、ワード線ＷＬの活性化／非活性化を制御する。
【００１５】
ビット線ＢＬ、及びソース線ＳＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、及びソース線ＳＬの活性化／非活性化を制御する。
【００１６】
書込み回路５Ａ、５Ｂは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、及びソース線ＳＬの一端及び他端に接続される。書込み回路５Ａ、５Ｂは、書き込み電流を生成するための電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、それぞれ有する。
【００１７】
書込み回路５Ａ、５Ｂは、データの書き込み時、外部から選択されたメモリセル（以下、選択セル）に対して、書き込み電流を供給する。
【００１８】
書込み回路５Ａ、５Ｂは、ＭＴＪ素子１に対するデータの書き込み時、選択セルに書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１に双方向に流す。即ち、ＭＴＪ素子１に書き込むデータに応じて、ビット線ＢＬからソース線ＳＬに向かう書き込み電流、又は、ソース線ＳＬからビット線ＢＬに向かう書き込み電流が、書込み回路５Ａ、５Ｂから出力される。
【００１９】
読み出し回路６Ａは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、及びソース線ＳＬの一端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流源、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッチ回路などを含んでいる。読み出し回路６Ａは、ＭＴＪ素子１に対するデータの読み出し時、選択セルに対して、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記録層の磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい。
【００２０】
読み出し電流が供給されたＭＴＪ素子１の抵抗値の大きさに応じて、読み出しノードにおける電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、読み出し出力）に基づいて、ＭＴＪ素子１が記憶するデータが判別される。
【００２１】
尚、図１に示される例において、読み出し回路６Ａは、カラム方向の一端側に設けられるが、２つの読み出し回路が、カラム方向の一端及び他端にそれぞれ設けられてもよい。
【００２２】
例えば、メモリセルアレイＭＣＡと同じチップ内に、カラム制御回路３Ａ、３Ｂと、ロウ制御回路４と、書込み回路５Ａ、５Ｂと、読み出し回路６Ａと以外の回路（以下、周辺回路と呼ぶ）が、設けられてもよい。例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、周辺回路としてチップ内に設けられてもよい。
【００２３】
［１−２］メモリセルアレイのレイアウト
図２を用いて、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡのレイアウトについて説明する。図２では、簡単のため、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬはそれぞれ３本のみを示す。また図２では、簡単のため後述する素子分離領域や層間絶縁層等の記載を書略している。尚、後述する他のレイアウトも、同様に簡略化した図面である。
【００２４】
図２に示すように、ワード線ＷＬが第２方向に延伸し、ビット線ＢＬ、ソース線ＳＬ、及びアクティブエリアＡＡは、第１方向に延伸する。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、第２方向に沿って、アクティブエリアＡＡと、互いに隣り合う二つのアクティブエリアＡＡを電気的に分離する素子分離領域（Shallow Trench Isolation；ＳＴＩ）１１０と、が交互に設けられる。
【００２５】
ＭＴＪ素子１は、第３方向（第１方向及び第２方向による平面に直交する方向）において、アクティブエリアＡＡと、ビット線ＢＬと、を接続するように設けられる。ソース線コンタクトＳＬＣは、第３方向において、アクティブエリアＡＡと、ソース線ＳＬと、を接続するように設けられる。また、ワード線ＷＬは、第４方向（第１方向及び第２方向による平面内、且つ第１方向及び第２方向と異なる方向）において、ＭＴＪ素子１、及びソース線コンタクトＳＬＣの間に位置するように設けられる。尚、「コンタクト」と記載する場合は、導電性の材料を含む導電層を意味する。
【００２６】
［１−３］メモリセルアレイの断面
図３に示すように、アクティブエリアＡＡは、半導体基板１００に形成される素子分離領域（ＳＴＩ）１１０によって、区画される。素子分離領域１１０は、例えばシリコン酸化膜によって構成される。
【００２７】
アクティブエリアＡＡの表面上には、ソース／ドレイン拡散領域１０１及びソース／ドレイン拡散領域１０２が設けられる。ソース／ドレイン拡散領域１０１及びソース／ドレイン拡散領域１０２間のアクティブエリアＡＡの表面上には、ゲート絶縁膜２１を介して、ゲート電極２２が設けられる。ゲート電極２２は、ワード線ＷＬとして用いられる。アクティブエリアＡＡ上に設けられたゲート絶縁膜２１及びゲート電極２２の積層構造は、選択トランジスタ２として機能する。尚、選択トランジスタ２は、ゲート電極２２が、アクティブエリアＡＡ内の溝（リセス）内にゲート絶縁膜２１を介して埋め込まれた構造を有しても良い。
【００２８】
ＭＴＪ素子１の上端は、ビット線コンタクト（ＢＬＣ）１１を介してビット線（ＢＬ）３０に接続される。また、ＭＴＪ素子１の下端は、ビット線コンタクト（ＢＬＣ）１２を介して、選択トランジスタ２のソース／ドレイン拡散領域１０１に接続される。選択トランジスタ２のソース／ドレイン拡散領域１０１は、ソース線コンタクト４０を介してソース線（ＳＬ）５０に接続される。ビット線コンタクト１１、１２、及びソース線コンタクト４０は、高熱伝導度の材料で構成されることが望ましい。上記コンタクトは、例えばアルミ（Ａｌ）、またはタングステン（Ｗ）等で構成される。また、ビット線３０及びソース線５０は、例えば銅（Ｃｕ）、またはアルミ（Ａｌ）等で構成される。
【００２９】
ＭＴＪ素子１は、少なくとも、記憶層１Ａ、トンネルバリア層１Ｂ、及び参照層１Ｃを含む。トンネルバリア層１Ｂは、記憶層１Ａと参照層１Ｃとに挟まれる。ＭＴＪ素子１の下部に、下部電極１Ｄが設けられる。下部電極１Ｄは、記憶層１Ａと、ビット線コンタクト１２と、を電気的に接続する。ＭＴＪ素子１の上部に、上部電極１Ｅが設けられる。上部電極１Ｅは、参照層１Ｃと、ビット線コンタクト１１と、を電気的に接続する。
【００３０】
記憶層１Ａ及び参照層１Ｃは、垂直磁気異方性を有する磁性層である。記憶層１Ａ及び参照層１Ｃの磁化（磁化方向）は、層面（膜面）に対してほぼ垂直である。記憶層１Ａの磁化の向きは可変であり、参照層１Ｃの磁化の向きは不変（固定状態）である。
【００３１】
記憶層１Ａの磁化の向きが、参照層１Ｃの磁化の向きと同じである場合（ＭＴＪ素子が、磁化平行配列状態である場合）、ＭＴＪ素子１は、第１の抵抗状態（第１の抵抗値）を有する。記憶層１Ａの磁化の向きが、参照層１Ｃの磁化の向きと異なる場合（ＭＴＪ素子が磁化反平行配列状態である場合）、ＭＴＪ素子１は、第２の抵抗状態（第２の抵抗値）を有する。第１の抵抗状態のＭＴＪ素子１の抵抗値は、第２の抵抗状態のＭＴＪ素子の抵抗値より低い。
【００３２】
記憶層１Ａには、例えば、ＣｏＦｅＢを用いてもよい。
【００３３】
参照層１Ｃには、例えば、ＴｂＣｏＦｅ、ＣｏとＰｔを積層させた人工格子、ＦｅＰｔをＬ１０に規則化させた結晶膜等を用いてもよい。尚、参照層１Ｃとトンネルバリア層１Ｂの間にＣｏＦｅＢを挟むことで、参照層１Ｃの分極率を向上させ、高いＭＲ比（磁気抵抗比）を得ることが可能になる。
【００３４】
トンネルバリア層１Ｂは、非磁性材料からなり、非磁性金属、非磁性半導体、絶縁体等を用いることができる。トンネルバリア層１Ｂには、例えば、ＭｇＯが用いられてもよい。ＭｇＯをトンネルバリア層１Ｂとして用いることで、高いＭＲ比を得ることが可能になる。
【００３５】
下部電極１Ｄは、低電気抵抗及び耐拡散耐性に優れた材料が望まれる。下部電極１Ｄとして、例えば、Ｔａ／Ｃｕ／Ｔａの積層膜を用いてもよい。
【００３６】
上部電極１Ｅは、電極としての機能の他、ＭＴＪ素子１をパターニングする際のマスクとしても用いられる。このため、上部電極１Ｅとしては、低電気抵抗及び耐拡散耐性に優れた材料で、かつ、耐エッチング耐性又は耐ミリング耐性に優れた材料が望まれる。上部電極１Ｅとして、例えば、Ｔａ／Ｒｕの積層膜が用いられる。
【００３７】
尚、ＭＴＪ素子１は、ビット線コンタクト１２の直上に設けられるが、中間配線層を用いて、ビット線コンタクト１２の直上からずれた位置（例えば、選択トランジスタ２のゲート電極２２の上方）に設けられてもよい。
【００３８】
メモリセルアレイＭＣＡでは、層間絶縁層（Inter-Layer Dielectric）ＩＬＤが設けられる。層間絶縁層ＩＬＤは、絶縁層１２０、１３０、及び１４０を備える。
【００３９】
絶縁層１２０は、素子分離領域１１０の上面と、ＭＴＪ素子１の下部電極１Ｄの下面と、の間の領域に設けられる。換言すると、絶縁層１２０は、ビット線コンタクト１２と同一層に設けられている。絶縁層１２０は、ビット線コンタクト１２、ソース線コンタクト４０、及びゲート電極２２をそれぞれ電気的に分離する。尚、本明細書において“同一”とは、完全に同一である必要はなく、おおよそ同一であればよく、製造時に生じる誤差を許容するものとする。
絶縁層１２０は、熱伝導率の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）で構成される。
【００４０】
絶縁層１３０は、ＭＴＪ素子１の下部電極１Ｄの下面と、ＭＴＪ素子１の上部電極１Ｅの上面と、の間の領域に設けられる。換言すると、絶縁層１３０は、ＭＴＪ素子１と同一層に設けられている。絶縁層１３０は、絶縁層１２０よりも熱伝導率の高い材料（例えばシリコン窒化膜（ＳｉＮ）、シリコンカーバイド（ＳｉＣ）、アルミナイトライド（ＡｌＮ）等）で構成される。換言すると、ＭＴＪ素子１の側面は、絶縁層１３０で囲まれる。ＭＴＪ素子１の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばＭＴＪ素子１、及び絶縁層１３０の化合物）などが設けられても良い。絶縁層１３０は、ＭＴＪ素子１、及びソース線コンタクト４０をそれぞれ電気的に分離する。換言すると、ソース線コンタクト４０の側面は、絶縁層１３０で囲まれる。ソース線コンタクト４０の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４０、及び絶縁層１３０の化合物）などが設けられても良い。これにより、ＭＴＪ素子１で発生した熱は、絶縁層１３０、ソース線コンタクト４０、及びソース線５０を介して放熱される。尚、シリコン窒化膜(ＳｉＮ)はシリコン酸化膜（ＳｉＯ２）よりは熱伝導度が大きいものの、シリコンカーバイド（ＳｉＣ）、アルミナイトライド（ＡｌＮ）よりは小さい。そのため、熱伝導率の低い材料としてシリコン酸化膜（ＳｉＯ２）を用いる場合は、熱伝導率の高い材料としてシリコン窒化膜(ＳｉＮ)を用いることができる。また、熱伝導率の高い材料としてシリコンカーバイド（ＳｉＣ）、アルミナイトライド（ＡｌＮ）を用いる場合は、熱伝導率の低い材料としてシリコン窒化膜(ＳｉＮ)を用いることができる。
【００４１】
絶縁層１４０は、ＭＴＪ素子１の上部電極１Ｅの上面よりも上の領域に設けられる。換言すると、絶縁層１４０は、ビット線コンタクト１１及びビット線３０と同一層に設けられている。絶縁層１４０は、絶縁層１３０よりも熱伝導率の低い材料（例えばシリコン酸膜）で構成される。絶縁層１３０は、ビット線コンタクト１１及びビット線３０と、ソース線コンタクト４０及びソース線５０と、を電気的に分離する。
【００４２】
［１−４］作用効果
上述した実施形態によれば、メモリセルアレイＭＣＡにおいて、ＭＴＪ素子１の側面は、絶縁層１３０で囲まれる。
【００４３】
上述したように、メモリセルＭＣにデータを書込む時に、メモリセルＭＣに電流が流れる。ＭＴＪ素子１は高抵抗な抵抗体であるため電流が流れることによって発熱する。この発熱により、ＭＴＪ素子１のリテンションの低下、及びトンネルバリア層１Ｂの劣化などの影響が起きることがある。その結果、ＭＴＪ素子１の性能が劣化してしまう可能性がある。半導体記憶装置を高速に動作させると、より、ＭＴＪ素子１の温度上昇が顕著となる。  
そこで、上述したように、ＭＴＪ素子１の側面に、熱伝導度が大きな絶縁層１３０を設ける。これにより、ＭＴＪ素子１で発生した熱は絶縁層１３０を介して、ソース線コンタクト４０、及びソース線５０へと放熱される。その結果、ＭＴＪ素子１の温度上昇を抑制することができる。これにより、アクセスしたＭＴＪ素子１の周辺の他のＭＴＪ素子１に熱的な悪影響を与えることなく、且つアクセスしたＭＴＪ素子１の温度上昇を抑制することが可能になる。その結果、ＭＴＪ素子１の劣化を抑制することができ、信頼性の高い半導体記憶装置を提供することが可能となる。
【００４４】
［２］第２の実施形態
第２の実施形態は、第１の実施形態で説明したソース線コンタクトＳＬＣを２層化した例である。尚、第２の実施形態では、上記第１の実施形態と同様の点の説明は省略する。
【００４５】
［２−１］メモリセルアレイの断面
図４を用いて、第２の実施形態に係るソース線コンタクトＳＬＣの構成について説明する。
【００４６】
図４に示すように、ソース線コンタクトＳＬＣは、第１のソース線コンタクト４１と、第２のソース線コンタクト４２との２層で構成される。第１のソース線コンタクト４１は、絶縁層１２０の中に設けられ、ソース／ドレイン拡散領域１０２に接続される。第２のソース線コンタクト４２は、絶縁層１３０及び１４０の中に設けられ、ソース線コンタクト４１と、ソース線５０と、を接続する。換言すると、ソース線コンタクト４２の側面は、絶縁層１３０で囲まれる。ソース線コンタクト４２の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４２、及び絶縁層１３０の化合物）などが設けられても良い。
【００４７】
第１のソース線コンタクト４１は、例えばタングステン（Ｗ）で構成される。第２のソース線コンタクト４２は、第１のソース線コンタクト４１よりも熱伝導率が高い材料（例えば銅（Ｃｕ））で構成される。
【００４８】
［２−２］作用効果
上述した実施形態によれば、メモリセルアレイＭＣＡにおいて、第２のソース線コンタクト４２の熱伝導率は、第１のソース線コンタクト４１の熱伝導率よりも高い。そのため、絶縁層１３０に放出された熱を、選択トランジスタ２に伝えることなく、ソース線５０に逃がすことが可能となる。その結果、第１の実施形態と同様の効果を得つつ、選択トランジスタ２の劣化を抑制することが可能となる。
【００４９】
［３］第３の実施形態
第３の実施形態は、第１の実施形態で説明した層間絶縁層ＩＬＤの構成を変更した例である。尚、第３の実施形態では、上記第１、及び第２の実施形態と同様の点の説明は省略する。
【００５０】
［３−１］メモリセルアレイの断面
図５を用いて、第３の実施形態に係る層間絶縁層ＩＬＤの構成について説明する。
【００５１】
図５に示すように、層間絶縁層ＩＬＤは、絶縁層１２０、１３１、及び１４１を備える。
【００５２】
絶縁層１３１は、ＭＴＪ素子１の一部分と同一層に設けられる。具体的には、絶縁層１３１は、下部電極１Ｄの下面と、ＭＴＪ素子１の参照層１Ｃの側面と、の間の領域に設けられる。絶縁層１３１は、絶縁層１２０よりも熱伝導率の高い材料（例えばシリコン窒化膜（ＳｉＮ）、シリコンカーバイド（ＳｉＣ）、アルミナイトライド（ＡｌＮ）等）で構成される。換言すると、記憶層１Ａ、及びトンネルバリア層１Ｂの側面は、絶縁層１３１で囲まれる。記憶層１Ａ、及びトンネルバリア層１Ｂの側面と、絶縁層１３１との間には、熱伝導に影響を与えない物質（例えば記憶層１Ａ、及び絶縁層１３１の化合物、またはトンネルバリア層１Ｂ、及び絶縁層１３１の化合物など）などが設けられても良い。絶縁層１３１は、ＭＴＪ素子１の一部分、及びソース線コンタクト４０をそれぞれ電気的に分離する。換言すると、ソース線コンタクト４０の側面は、絶縁層１３１で囲まれる。ソース線コンタクト４０の側面と、絶縁層１３１との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４０、及び絶縁層１３１の化合物）などが設けられても良い。なお、絶縁層１３１は、ＭＴＪ素子１の一部と同一層に設けられれば良い。
【００５３】
絶縁層１４１は、ＭＴＪ素子１の参照層１Ｃの下面よりも上の領域に設けられる。換言すると、絶縁層１４１は、ＭＴＪ素子１の他の部分と、ビット線コンタクト１１と、ビット線３０と、同一層に設けられる。絶縁層１４１は、絶縁層１３１よりも熱伝導率の低い材料（例えばシリコン酸膜）で構成される。絶縁層１３０は、ＭＴＪ素子１の他の部分、ビット線コンタクト１１及びビット線３０と、ソース線コンタクト４０及びソース線５０と、を電気的に分離する。
【００５４】
［３−２］作用効果
上述した実施形態によれば、第１の実施形態と同様の効果を得ることが可能となる。尚、第３の実施形態は、第２の実施形態のソース線コンタクトＳＬＣと組み合わせる事が可能である。
【００５５】
［４］第４の実施形態
第４の実施形態は、第１の実施形態で説明したソース線コンタクトＳＬＣの構成を変更した例である。尚、第４の実施形態では、上記第１〜第３の実施形態と同様の点の説明は省略する。
【００５６】
［４−１］メモリセルアレイの断面
図６を用いて、第４の実施形態に係るソース線コンタクトＳＬＣの構成について説明する。
【００５７】
図６に示すように、ソース線コンタクト４３は、絶縁層１２０内に設けられる。ソース線５１は、ソース線コンタクト４３上且つ絶縁層１３０内に構成される。ソース線コンタクト４３は、第１のソース線コンタクト４１と同様の材料で構成され、ソース線５１は、ソース線５０と同様の材料で構成される。
【００５８】
［４−２］作用効果
上述した実施形態によれば、ソース線５１の側面が、絶縁層１３０に覆われる。ソース線５１の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばソース線５１、及び絶縁層１３０の化合物）などが設けられても良い。そのため、ソース線５１は、ＭＴＪ素子１から絶縁層１３０の熱を直接受け止めることができるので、第１の実施形態と比較して放熱能力が向上する。尚、第４の実施形態は、第３の実施形態に記載の層間絶縁層ＩＬＤと組み合わせる事が可能である。
【００５９】
［５］第５の実施形態
第５の実施形態は、第１の実施形態に記載のアクティブエリアＡＡのレイアウトを変更した例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、第５の実施形態では、上記第１〜第４の実施形態と同様の点の説明は省略する。
【００６０】
［５−１］メモリセルアレイのレイアウト
図７〜図９を用いて、第５の実施形態に係るアクティブエリアＡＡのレイアウトについて説明する。
【００６１】
図７に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるようにレイアウトされても良い。
【００６２】
また、図８に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるようにレイアウトされても良い。
【００６３】
更に、図９に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるようにレイアウトされても良い。
【００６４】
尚、上述した図７〜図９のアクティブエリアＡＡは一例であり、第１〜第４の実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【００６５】
［５−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。
【００６６】
［６］第６の実施形態
第６の実施形態は、第１、及び第５の実施形態に記載の互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、第６の実施形態では、上記第１及び第５の実施形態のアクティブエリアＡＡを適用可能である。第６の実施形態では、上記第１〜第５の実施形態と同様の点の説明は省略する。
【００６７】
［６−１］メモリセルアレイのレイアウト
図１０を用いて、第６の実施形態に係る絶縁領域１５０について説明する。
【００６８】
図１０に示すように、絶縁領域１５０は、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５０は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５０は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５０は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【００６９】
また、上述した絶縁領域１５０は、図１１〜図１３に示すように、図７〜図９と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【００７０】
［６−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。また、絶縁領域１５０によって、あるＭＴＪ素子１で発生した熱が、隣り合うＭＴＪ素子１に悪影響を及ぼすことを抑制することができる。
【００７１】
［７］第７の実施形態
第７の実施形態は、第１の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、第７の実施形態では、上記第１〜第４の実施形態と同様の点の説明は省略する。
【００７２】
［７−１］メモリセルアレイのレイアウト
図１４を用いて、第７の実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【００７３】
図１４に示すように、ワード線ＷＬは第２方向に延伸し、ビット線ＢＬ、ソース線ＳＬ、及びアクティブエリアＡＡは、第１方向に延伸する。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、第２方向に沿って、アクティブエリアＡＡと、隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【００７４】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第１方向で隣り合う二つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。そして、ソース線コンタクトＳＬＣは、第１方向において、２本のワード線ＷＬの間に設けられる。
【００７５】
具体的には、ビット線ＢＬ０に接続され、ワード線ＷＬ０に第１方向で隣り合うＭＴＪ素子１と、ビット線ＢＬ０に接続され、ワード線ＷＬ１に第１方向で隣り合うＭＴＪ素子１と、は、第１方向においてワード線ＷＬ０及びワード線ＷＬ１の間に位置するソース線コンタクトＳＬＣを共有する。そして、ワード線ＷＬ０またはＷＬ１をオンすることによって、上記二つのＭＴＪ素子１のどちらにアクセスするかを選択することができる。
【００７６】
また、上述したメモリセルアレイＭＣＡは、図１５〜図１７に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【００７７】
具体的には、図１５に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００７８】
また、図１６に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００７９】
また、図１７に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００８０】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【００８１】
［７−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。
【００８２】
［８］第８の実施形態
第８の実施形態は、第７の実施形態に記載の互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１〜第４、及び第７の実施形態と同様の点の説明は省略する。
【００８３】
［８−１］メモリセルアレイのレイアウト
図１８を用いて、第８の実施形態に係る絶縁領域１５１について説明する。
【００８４】
図１８に示すように、絶縁領域１５１は、第１方向で互いに隣り合うＭＴＪ素子１間に設けられ、第２方向に延伸する。絶縁領域１５１は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５１は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５１は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【００８５】
尚、上述した絶縁領域１５１は、図１９〜図２１に示すように、図１５〜図１７と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【００８６】
［８−２］作用効果
上述した実施形態によれば、第１〜第４、第６の実施形態と同様の効果を得ることが可能となる。
【００８７】
［９］第９の実施形態
第９の実施形態は、第１の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１〜第４の実施形態と同様の点の説明は省略する。
【００８８】
［９−１］メモリセルアレイのレイアウト
図２２を用いて、第９の実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【００８９】
図２２に示すように、ワード線ＷＬは第２方向に延伸し、ビット線ＢＬ、ソース線ＳＬ及びアクティブエリアＡＡは、第１方向に延伸する。また、アクティブエリアＡＡは、２本のビット線ＢＬと、第２方向において前記２本のビット線ＢＬの間に設けられるソース線ＳＬと、の下方に設けられる。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、第２方向に沿って、アクティブエリアＡＡと、互いに隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【００９０】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第２方向で隣り合う二つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。
【００９１】
具体的には、ビット線ＢＬ０に接続されるＭＴＪ素子１と、ビット線ＢＬ１に接続され、第１方向で前記ＭＴＪ素子１と隣り合うＭＴＪ素子１と、は、ソース線ＳＬ０に接続され、第１方向においてワード線ＷＬ０に隣り合うソース線コンタクトＳＬＣを共有する。そして、アクセスするＭＴＪ素子１の属するビット線ＢＬを、ソース線ＳＬとは異なる電位にし、それ以外のビット線ＢＬをソース線ＳＬと同じ電位にすることでアクセスするセルを選択する。
【００９２】
また、上述したメモリセルアレイＭＣＡは、図２３〜図２７に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【００９３】
具体的には、図２３に示すように、アクティブエリアＡＡは、第１方向に延伸し、１本のビット線ＢＬと、前記ビット線ＢＬに第２方向で隣り合うソース線ＳＬと、の下方に設けられるように、レイアウトされても良い。
【００９４】
また、図２４に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００９５】
また、図２５に示すように、アクティブエリアＡＡは、一組の選択トランジスタ２と、ソース線コンタクトＳＬＣと、第２方向で互いに隣り合うＭＴＪ素子１と、が設けられるように、レイアウトされても良い。
【００９６】
また、図２６に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００９７】
また、図２７に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【００９８】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【００９９】
［９−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。
【０１００】
［１０］第１０の実施形態
第１０の実施形態は、第９の実施形態に記載の互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１〜第４及び第９の実施形態と同様の点の説明は省略する。
【０１０１】
［１０−１］メモリセルアレイのレイアウト
図２８を用いて、第１０の実施形態に係る絶縁領域１５２及び１５３について説明する。
【０１０２】
図２８に示すように、絶縁領域１５２は、ソース線ＳＬの下方に設けられ、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５３は、第１方向に延伸し、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。また、絶縁領域１５２及び１５３は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５２及び１５３は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５２及び１５３は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【０１０３】
尚、上述した絶縁領域１５２及び１５３は、図２９〜図３３に示すように、図２３〜２７と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１０４】
［１０−２］作用効果
上述した実施形態によれば、第１〜第４、第６の実施形態と同様の効果を得ることが可能となる。
【０１０５】
［１１］第１１の実施形態
第１１の実施形態は、第１の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１〜第４の実施形態と同様の点の説明は省略する。
【０１０６】
［１１−１］メモリセルアレイのレイアウト
図３４を用いて、第９の実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【０１０７】
図３４に示すように、ワード線ＷＬは第２方向に延伸し、ビット線ＢＬ及びソース線ＳＬは、第１方向に延伸する。また、アクティブエリアＡＡは、第１方向に延伸し、２本のビット線ＢＬと、第２方向において前記２本のビット線ＢＬの間に設けられるソース線ＳＬと、の下方に設けられる。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、ロウ方向に沿って、アクティブエリアＡＡと、互いに隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【０１０８】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第１方向で隣り合う二つのＭＴＪ素子１と、第２方向で隣り合う二つのＭＴＪ素子１と、が一つのソース線コンタクトＳＬＣを共有する。換言すると、四つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。そして、ソース線コンタクトＳＬＣは、第１方向において、２本のワード線ＷＬの間に位置する。
【０１０９】
具体的には、ビット線ＢＬ０に接続され、ワード線ＷＬ０に第１方向で隣り合うＭＴＪ素子１と、ビット線ＢＬ０に接続され、ワード線ＷＬ１に第１方向で隣り合うＭＴＪ素子１と、ビット線ＢＬ１に接続され、ワード線ＷＬ０に第１方向で隣り合うＭＴＪ素子１と、ビット線ＢＬ１に接続され、ワード線ＷＬ１に第１方向で隣り合うＭＴＪ素子１と、は第１方向においてワード線ＷＬ０及びワード線ＷＬ１の間に設けられるソース線コンタクトＳＬＣを共有する。そして、ワード線ＷＬ０またはＷＬ１をオンし、アクセスするＭＴＪ素子１の属するビット線ＢＬを、ソース線ＳＬとは異なる電位にし、それ以外のビット線ＢＬをソース線ＳＬと同じ電位にすることでアクセスするセルを選択する。
【０１１０】
また、上述したメモリセルアレイＭＣＡは、図３５〜図３９に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１１１】
具体的には、図３５に示すように、アクティブエリアＡＡは、第１方向に延伸し、１本のビット線ＢＬと、前記ビット線ＢＬに第２方向で隣り合うソース線ＳＬと、の下方に設けられるように、レイアウトされても良い。
【０１１２】
また、図３６に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１１３】
また、図３７に示すように、アクティブエリアＡＡは、一組の選択トランジスタ２と、ソース線コンタクトＳＬＣと、第２方向で互いに隣り合うＭＴＪ素子１と、が設けられるように、レイアウトされても良い。
【０１１４】
また、図３８に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１１５】
また、図３９に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１１６】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【０１１７】
［１１−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。
【０１１８】
［１２］第１２の実施形態
第１２の実施形態は、第１１の実施形態に記載の、互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１〜第４の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１〜第４、及び第１１の実施形態と同様の点の説明は省略する。
【０１１９】
［１２−１］メモリセルアレイのレイアウト
図４０を用いて、第１２の実施形態に係る絶縁領域１５４及び１５５について説明する。
【０１２０】
図４０に示すように、絶縁領域１５４は、ソース線ＳＬの下方に設けられ、第１方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５５は、第１方向に延伸し、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５４及び１５５は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５４及び１５５は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５４及び１５５は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【０１２１】
また、上述した絶縁領域１５４及び１５５は、図４１〜図４５に示すように、図３５〜図３９と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１２２】
また、絶縁領域１５４は、第２方向で互いに隣り合うＭＴＪ素子１間且つソース線ＳＬの下方に設けられても良い。
【０１２３】
［１２−２］作用効果
上述した実施形態によれば、第１〜第４、第６の実施形態と同様の効果を得ることが可能となる。
【０１２４】
［１３］第１３の実施形態
第１３の実施形態は、第１の実施形態に記載のソース線ＳＬのレイアウトを変更した例である。尚、本実施形態では、上記第１〜第４の実施形態と同様の点の説明は省略する。
【０１２５】
［１３−１］メモリセルアレイのレイアウト
図４６を用いて、メモリセルアレイＭＣＡのレイアウトについて説明する。図４６では、簡単のため、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬはそれぞれ３本のみを示す。
【０１２６】
図４６に示すように、ワード線ＷＬ及びソース線ＳＬが第２方向に延伸し、ビット線ＢＬ及びアクティブエリアＡＡは、第１方向に延伸する。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、ロウ方向に沿って、アクティブエリアＡＡと、隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【０１２７】
ＭＴＪ素子１は、第３方向において、アクティブエリアＡＡと、ビット線ＢＬと、の間に設けられる。ソース線コンタクトＳＬＣは、第３方向において、アクティブエリアＡＡと、ソース線ＳＬと、を接続するように設けられる。また、選択トランジスタ２は、第４方向において、ＭＴＪ素子１、及びソース線コンタクトＳＬＣの間に位置するように設けられる。
【０１２８】
［１３−２］メモリセルアレイの断面
図４７に示すように、メモリセルアレイＭＣＡにおいて、ソース線コンタクト（ＳＬＣ）４４の下面は、拡散領域１０２に接続され、上面は、上部電極１Ｅと略同一平面に位置する。そして、ソース線（ＳＬ）５２は、ソース線コンタクト４４の上面に接続される。
【０１２９】
ビット線（ＢＬ）３０と、ソース線（ＳＬ）５２と、は第３方向において、異なる高さに設けられる。ビット線（ＢＬ）３０と、ソース線（ＳＬ）５２と、は立体交差する。
【０１３０】
尚、ソース線コンタクト４４の材料は、ソース線コンタクト４０の材料と同様で良い。また、ソース線５２の材料は、ソース線５０の材料と同様で良い。
【０１３１】
メモリセルアレイＭＣＡでは、層間絶縁層ＩＬＤが設けられる。層間絶縁層ＩＬＤは、絶縁層１２０、１３０、及び１４０を備える。
【０１３２】
絶縁層１２０は、素子分離領域１１０の上面と、ＭＴＪ素子１の下部電極１Ｄの下面と、の間の領域に設けられる。絶縁層１２０は、ビット線コンタクト１２、ソース線コンタクト４０、及びゲート電極２２をそれぞれ電気的に分離する。絶縁層１２０は、熱伝導率の低い材料で構成される。
【０１３３】
絶縁層１３０は、ＭＴＪ素子１の下部電極１Ｄの下面と、ＭＴＪ素子１の上部電極１Ｅの上面及びソース線コンタクト４４の上面と、の間の領域に設けられる。絶縁層１３０は、絶縁層１２０よりも熱伝導率の高い材料で構成される。換言すると、ＭＴＪ素子１の側面は、絶縁層１３０で囲まれる。絶縁層１３０は、ＭＴＪ素子１、及びソース線コンタクト４４をそれぞれ電気的に分離する。換言すると、ソース線コンタクト４４の側面は、絶縁層１３０で囲まれる。ソース線コンタクト４４の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４４、及び絶縁層１３０の化合物）などが設けられても良い。
【０１３４】
絶縁層１４０は、ＭＴＪ素子１の上部電極１Ｅの上面、及びソース線コンタクト４４よりも上の領域に設けられる。絶縁層１４０は、絶縁層１３０よりも熱伝導率の低い材料（例えばシリコン酸膜）で構成される。絶縁層１４０は、ビット線コンタクト１１及びビット線３０と、ソース線５２と、を電気的に分離する。  
［１３−３］作用効果
上述した実施形態によれば、第１の実施形態と同様の効果を得ることが可能となる。
【０１３５】
［１４］第１４の実施形態
第１４の実施形態は、第１３の実施形態に記載したソース線コンタクトＳＬＣを２層化した例である。尚、本実施形態では、上記第１３の実施形態と同様の点の説明は省略する。
【０１３６】
［１４−１］メモリセルアレイの断面
図４８を用いて、第１４の実施形態に係るソース線コンタクトＳＬＣの構成について説明する。
【０１３７】
図４８に示すように、ソース線コンタクトＳＬＣは、第１のソース線コンタクト４５と、第２のソース線コンタクト４６との２層で構成される。第１のソース線コンタクト４５は、絶縁層１２０の中に設けられ、ソース／ドレイン拡散領域１０２に接続される。第２のソース線コンタクト４６は、絶縁層１３０の中に設けられ、ソース線コンタクト４５と、ソース線５２と、を接続する。換言すると、ソース線コンタクト４６の側面は、絶縁層１３０で囲まれる。ソース線コンタクト４６の側面と、絶縁層１３０との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４６、及び絶縁層１３０の化合物）などが設けられても良い。
【０１３８】
第１のソース線コンタクト４５は、第１のソース線コンタクト４１と同様の材料で構成される。第２のソース線コンタクト４６は、第２のソース線コンタクト４２と同様の材料で構成される。
【０１３９】
［１４−２］作用効果
上述した実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【０１４０】
［１５］第１５の実施形態
第１５の実施形態は、第１３の実施形態に記載した層間絶縁層ＩＬＤの構成を変更した例である。尚、本実施形態では、上記第１３の実施形態と同様の点の説明は省略する。
【０１４１】
［１５−１］メモリセルアレイの断面
図４９を用いて、第１５の実施形態に係る層間絶縁層ＩＬＤの構成について説明する。
【０１４２】
図４９に示すように、層間絶縁層ＩＬＤは、絶縁層１２０、１３１、及び１４１を備える。
【０１４３】
絶縁層１３１は、ＭＴＪ素子１の下部電極１Ｄの下面と、ＭＴＪ素子１のトンネルバリア層１Ｂの上面と、の間の領域に設けられる。絶縁層１３１は、絶縁層１２０よりも熱伝導率の高い材料（例えばシリコン窒化膜（ＳｉＮ）、シリコンカーバイド（SiC）、アルミナイトライド（AlN）等）で構成される。換言すると、記憶層１Ａ、及びトンネルバリア層１Ｂの側面は、絶縁層１３１で囲まれる。絶縁層１３１は、ＭＴＪ素子１の一部、及びソース線コンタクト４４をそれぞれ電気的に分離する。なお、絶縁層１３１は、参照層１Ｃの側面に接しても良い。換言すると、ソース線コンタクト４４の側面は、絶縁層１３１で囲まれる。ソース線コンタクト４４の側面と、絶縁層１３１との間には、熱伝導に影響を与えない物質（例えばソース線コンタクト４４、及び絶縁層１３１の化合物）などが設けられても良い。
【０１４４】
絶縁層１４１は、ＭＴＪ素子１の参照層１Ｃの下面よりも上の領域に設けられる。絶縁層１４１は、絶縁層１３１よりも熱伝導率の低い材料（例えばシリコン酸膜）で構成される。絶縁層１３０は、ＭＴＪ素子１の一部、ビット線コンタクト１１及びビット線３０と、ソース線コンタクト４４及びソース線５２と、を電気的に分離する。
【０１４５】
［１５−２］作用効果
上述した実施形態によれば、第１の実施形態と同様の効果を得ることが可能となる。尚、本実施形態は、第１４の実施形態のソース線コンタクトＳＬＣと組み合わせる事が可能である。
【０１４６】
［１６］第１６の実施形態
第１６の実施形態は、第１３の実施形態に記載したアクティブエリアＡＡのレイアウトを変更した例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、第１３〜第１５の実施形態と同様の点の説明は省略する。
【０１４７】
［１６−１］メモリセルアレイのレイアウト
図５０〜図５２を用いて、第１６の実施形態に係るアクティブエリアＡＡのレイアウトについて説明する。
【０１４８】
図５０に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１４９】
また、図５１に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１５０】
更に、図５２に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１５１】
尚、第１３〜第１５の実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【０１５２】
［１６−２］作用効果
上述した実施形態によれば、第１３〜第１５の実施形態と同様の効果を得ることが可能となる。
【０１５３】
［１７］第１７の実施形態
第１７の実施形態は、第１６の実施形態に記載した互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１６の実施形態と同様の点の説明は省略する。
【０１５４】
［１７−１］メモリセルアレイのレイアウト
図５３を用いて、本実施形態に係る絶縁領域１５６について説明する。
【０１５５】
図５３に示すように、絶縁領域１５６は、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５６は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。絶縁領域１５６は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５６は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ）、もしくはエアーギャップなどによって構成される。
【０１５６】
また、上述した絶縁領域１５６は、図５４〜図５６に示すように、図５０〜５２に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１５７】
［１７−２］作用効果
上述した実施形態によれば、第６の実施形態と同様の効果を得ることが可能となる。
【０１５８】
［１８］第１８の実施形態
第１８の実施形態は、第３の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１５、第１７の実施形態と同様の点の説明は省略する。
【０１５９】
［１８−１］メモリセルアレイのレイアウト
図５７を用いて、本実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【０１６０】
図５７に示すように、ワード線ＷＬ及びソース線ＳＬは第２方向に延伸し、ビット線ＢＬ及びアクティブエリアＡＡは、第１方向に延伸する。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、第２方向に沿って、アクティブエリアＡＡと、隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【０１６１】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第１方向で隣り合う二つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。そして、ソース線コンタクトＳＬＣは、第１方向において、２本のワード線ＷＬの間に設けられる。
【０１６２】
また、上述したメモリセルアレイＭＣＡは、図５８〜図６１に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１６３】
具体的には、図５８に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組の選択トランジスタ２、ソース線コンタクトＳＬＣ、及びソース線コンタクトＳＬＣを共有する二つのＭＴＪ素子１が設けられるように、レイアウトされても良い。
【０１６４】
また、図５９に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１６５】
また、図６０に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１６６】
また、図６１に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１６７】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【０１６８】
［１８−２］作用効果
上述した実施形態によれば、第１３〜第１５の実施形態と同様の効果を得ることが可能となる。
【０１６９】
［１９］第１９の実施形態
第１９の実施形態は、第１８の実施形態に記載の、互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１５、及び第１８の実施形態と同様の点の説明は省略する。
【０１７０】
［１９−１］メモリセルアレイのレイアウト
図６２を用いて、本実施形態に係る絶縁領域１５７について説明する。
【０１７１】
図６２に示すように、絶縁領域１５７は、第２方向に延伸し、第１方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５７は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５７は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【０１７２】
また、上述した絶縁領域１５７は、図６３〜図６６に示すように、図５８〜図６１に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１７３】
［１９−２］作用効果
上述した実施形態によれば、第６の実施形態と同様の効果を得ることが可能となる。
【０１７４】
［２０］第２０の実施形態
第２０の実施形態は、第１３の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１９の実施形態と同様の点の説明は省略する。
【０１７５】
［２０−１］メモリセルアレイのレイアウト
図６７を用いて、第２０の実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【０１７６】
図６７に示すように、ワード線ＷＬ及びソース線ＳＬは第２方向に延伸し、ビット線ＢＬ及びアクティブエリアＡＡは、第１方向に延伸する。また、アクティブエリアＡＡは、２本のビット線ＢＬの下方に設けられる。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、ロウ方向に沿って、アクティブエリアＡＡと、互いに隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【０１７７】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第２方向で隣り合う二つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。
【０１７８】
具体的には、ビット線ＢＬ０に接続されるＭＴＪ素子１と、ビット線ＢＬ１に接続され、第１方向で前記ＭＴＪ素子１と隣り合うＭＴＪ素子１と、は、ソース線ＳＬ０に接続され、第１方向においてワード線ＷＬ０に隣り合うソース線コンタクトＳＬＣを共有する。
【０１７９】
また、上述したメモリセルアレイＭＣＡは、図６８〜図７２に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１８０】
具体的には、図６８に示すように、アクティブエリアＡＡは、第１方向に延伸し、１本のビット線ＢＬと、前記ビット線ＢＬに第２方向で隣り合うソース線ＳＬと、の下方に設けられるように、レイアウトされても良い。
【０１８１】
また、図６９に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１８２】
また、図７０に示すように、アクティブエリアＡＡは、一組の選択トランジスタ２と、ソース線コンタクトＳＬＣと、第２方向で互いに隣り合うＭＴＪ素子１と、が設けられるように、レイアウトされても良い。
【０１８３】
また、図７１に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１８４】
また、図７２に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０１８５】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【０１８６】
［２０−２］作用効果
上述した実施形態によれば、第１３〜第１５の実施形態と同様の効果を得ることが可能となる。
【０１８７】
［２１］第２１の実施形態
第２１の実施形態は、第２０の実施形態に記載の、互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１５、及び第２０の実施形態と同様の点の説明は省略する。
【０１８８】
［２１−１］メモリセルアレイのレイアウト
図７３を用いて、本実施形態に係る絶縁領域１５８について説明する。
【０１８９】
図７３に示すように、絶縁領域１５８は、第１方向に延伸し、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５８は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５８は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５８は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【０１９０】
尚、上述した絶縁領域１５８は、図７４〜図７８に示すように、図６８〜図７２と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１９１】
［２１−２］作用効果
上述した実施形態によれば、第１３〜第１５、第６の実施形態と同様の効果を得ることが可能となる。
【０１９２】
［２２］第２２の実施形態
第２２の実施形態は、第１３の実施形態に記載のワード線ＷＬのレイアウトを変更した例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１５の実施形態と同様の点の説明は省略する。
【０１９３】
［２２−１］メモリセルアレイのレイアウト
図７９を用いて、第２２の実施形態に係るメモリセルアレイＭＣＡのレイアウトについて説明する。
【０１９４】
図７９に示すように、ワード線ＷＬ及びソース線ＳＬは第２方向に延伸し、ビット線ＢＬ及びアクティブエリアＡＡは、第１方向に延伸する。また、アクティブエリアＡＡは、２本のビット線ＢＬと、第２方向で前記２本のビット線ＢＬの間に設けられるソース線ＳＬと、の下方に設けられる。ワード線ＷＬとアクティブエリアＡＡとの交点に選択トランジスタ２が設けられる。メモリセルアレイＭＣＡにおいて、半導体基板１００には、ロウ方向に沿って、アクティブエリアＡＡと、互いに隣り合うアクティブエリアＡＡを電気的に分離する素子分離領域（ＳＴＩ）１１０と、が交互に設けられる。
【０１９５】
また、本実施形態に係るメモリセルアレイＭＣＡにおいて、第１方向で隣り合う二つのＭＴＪ素子１と、第２方向で隣り合う二つのＭＴＪ素子１と、が一つのソース線コンタクトＳＬＣを共有する。換言すると、四つのＭＴＪ素子１が一つのソース線コンタクトＳＬＣを共有する。そして、ソース線コンタクトＳＬＣは、第１方向において、２本のワード線ＷＬの間に設けられる。
【０１９６】
また、上述したメモリセルアレイＭＣＡは、図８０〜図８５に示すようなアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０１９７】
具体的には、図８０に示すように、アクティブエリアＡＡは、第１方向に延伸し、１本のビット線ＢＬと、前記ビット線ＢＬに第２方向で隣り合うソース線ＳＬと、の下方に設けられるように、レイアウトされても良い。
【０１９８】
また、図８１に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組の選択トランジスタ２、ソース線コンタクトＳＬＣ、及びソース線コンタクトＳＬＣを共有する二つのＭＴＪ素子１が設けられるように、レイアウトされても良い。
【０１９９】
また、図８２に示すように、アクティブエリアＡＡは、第１方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０２００】
また、図８３に示すように、アクティブエリアＡＡは、一組の選択トランジスタ２と、ソース線コンタクトＳＬＣと、第２方向で互いに隣り合うＭＴＪ素子１と、が設けられるように、レイアウトされても良い。
【０２０１】
また、図８４に示すように、アクティブエリアＡＡは、第４方向に延伸し、ＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０２０２】
また、図８５に示すように、アクティブエリアＡＡは、第４方向に延伸し、一組のＭＴＪ素子１、選択トランジスタ２、及びソース線コンタクトＳＬＣが設けられるように、レイアウトされても良い。
【０２０３】
また、本実施形態を適用する事が可能であれば、上述したアクティブエリアＡＡ以外であっても適用することができる。
【０２０４】
［２２−２］作用効果
上述した実施形態によれば、第１〜第４の実施形態と同様の効果を得ることが可能となる。
【０２０５】
［２３］第２３の実施形態
第２３の実施形態は、第２２の実施形態に記載の、互いに隣り合うＭＴＪ素子の間に、絶縁領域を加えた例である。尚、本実施形態は、第１３〜第１５の実施形態に記載のメモリセルアレイＭＣＡに適用可能である。また、本実施形態では、上記第１３〜第１５、及  び第２２の実施形態と同様の点の説明は省略する。
【０２０６】
［２３−１］メモリセルアレイのレイアウト
図８６を用いて、本実施形態に係る絶縁領域１５９について説明する。
【０２０７】
図８６に示すように、絶縁領域１５９は、第１方向に延伸し、第２方向で互いに隣り合うＭＴＪ素子１間に設けられる。絶縁領域１５９は、少なくとも、絶縁層１３０、または１３１と同一層に設けられれば良い。尚、絶縁領域１５９は、絶縁層１２０、１４０、または１４１と同一層に設けられても良い。絶縁領域１５９は、熱伝導度の低い材料（例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜(ＳｉＮ)）、もしくはエアーギャップなどによって構成される。
【０２０８】
尚、上述した絶縁領域１５９は、図８７〜図９２に示すように、図８０〜図８５と同様なアクティブエリアＡＡを備えるメモリセルアレイＭＣＡにも適用可能である。
【０２０９】
［２３−２］作用効果
上述した実施形態によれば、第１３〜第１５、第６の実施形態と同様の効果を得ることが可能となる。
【０２１０】
［２４］変形例等
なお、上述した各実施形態は、絶縁層１３０及び絶縁層１４０は別の絶縁層として記載しているが、絶縁層１４０は、絶縁層１３０と同じ材料で形成されても良い。また、絶縁層１４１は、絶縁層１３１と同じ材料で構成されても良い。
【０２１１】
また、絶縁領域１５０〜１５９は、絶縁層１４０、または絶縁層１４１と同じ材料で構成されても良い。
【０２１２】
また、上述した各実施形態は、記憶装置としてＭＲＡＭを例に取り説明された。しかしながら、動作時に熱を生じるような可変抵抗素子を用いる記憶装置にも、上述した各実施形態は適用することが可能である。また、上述した実施形態で示したものと同様の要素を有する他の階層構造の抵抗変化型メモリ、例えばＰＣＲＡＭ（phase change random access memory）や、ＲｅＲＡＭ（resistive random access memory）としても実施可能である。
【０２１３】
また、上述した各実施形態において、ビット線対を、便宜上ビット線ＢＬ、及びソース線ＳＬと称したが、これに限らず、例えば、第１のビット線、及び第２のビット線等と称してもよい。
【０２１４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０２１５】
１１、１２…ビット線コンタクト、  ２１…ゲート絶縁膜、  ２２…ゲート電極、
３０…ビット線、  ４０〜４６…ソース線コンタクト、
５０、５１、５２…ソース線、    １００…半導体基板、
１０１、１０２…拡散領域、    １１０…素子分離領域、
１２０、１３０、１３１、１４０、１４１…絶縁層、
１５０〜１５９…絶縁領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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