(57)【要約】      （修正有）【課題】固体撮像装置で、要求されたフレームレートを満たす。【解決手段】カウンタ４ｃは、リセットレベル検出期間に参照電圧の電位レベルが変化し始めてからコンパレータの出力信号が反転するまでのクロック数をカウントする。制御回路は、第１のオートゼロ期間にコンパレータの第１の入力端子及び出力端子を導通させた状態で参照電圧を第１のレベルから第１の傾きで所定の時間変化させて第２のレベルにする。第１のリセットレベル検出期間にコンパレータの第１の入力端子及び出力端子を電気的に遮断させた状態で参照電圧を第１のレベルから第２の傾きで時間的に変化させながらカウンタのカウント値を取得する。取得されたカウント値と目標のカウント値との差分に基づいて、第２のオートゼロ期間に用いるべき参照電圧の傾きである第３の傾きを計算する。【選択図】図５
2017028530.tif 000002
【特許請求の範囲】
【請求項１】
画素と、
前記画素に電気的に接続された信号線と、
前記信号線の電位に応じたレベルが伝達される第１の入力端子と参照電圧が供給される第２の入力端子と出力端子とを有するコンパレータと、
リセットレベル検出期間に前記参照電圧の電位レベルが変化し始めてから前記コンパレータの出力信号が反転するまでのクロック数をカウントするカウンタと、
第１のオートゼロ期間に前記コンパレータの前記第１の入力端子及び前記出力端子を導通させた状態で前記参照電圧を第１のレベルから第１の傾きで所定の時間変化させて第２のレベルにし、第１のリセットレベル検出期間に前記コンパレータの前記第１の入力端子及び前記出力端子を電気的に遮断させた状態で前記参照電圧を前記第１のレベルから第２の傾きで時間的に変化させながら前記カウンタのカウント値を取得し、取得されたカウント値と目標のカウント値との差分に基づいて、第２のオートゼロ期間に用いるべき前記参照電圧の第３の傾きを計算する制御回路と、
を備えた固体撮像装置。
【請求項２】
第２の画素と、
前記第２の画素に接続された第２の信号線と、
前記第２の信号線の電位に応じたレベルが伝達される第１の入力端子と前記参照電圧が供給される第２の入力端子と出力端子とを有する第２のコンパレータと、
リセットレベル検出期間に前記参照電圧の電位レベルが変化し始めてから前記第２のコンパレータの出力信号が反転するまでのクロック数をカウントする第２のカウンタと、
をさらに備え、
前記制御回路は、前記第１のオートゼロ期間に前記コンパレータ及び前記第２のコンパレータのそれぞれの前記第１の入力端子及び前記出力端子を導通させた状態で前記参照電圧を前記第１のレベルから前記第１の傾きで前記所定の時間変化させて前記第２のレベルにし、前記第１のリセットレベル検出期間に前記コンパレータ及び前記第２のコンパレータのそれぞれの前記第１の入力端子及び前記出力端子を電気的に遮断させた状態で前記参照電圧を前記第１のレベルから前記第２の傾きで時間的に変化させながら前記カウンタのカウント値と前記第２のカウンタのカウント値とをそれぞれ取得し、前記カウンタのカウント値と前記第２のカウンタのカウント値とに基づいて平均化されたカウント値を求め、平均化されたカウント値と目標のカウント値との差分に基づいて前記第３の傾きを計算する
請求項１に記載の固体撮像装置。
【請求項３】
前記制御回路は、前記第２のオートゼロ期間に前記コンパレータの前記第１の入力端子及び前記出力端子を導通させた状態で前記参照電圧を前記第１のレベルから前記第３の傾きで前記所定の時間変化させて第３のレベルにする
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記制御回路は、前記差分に対応する時間に前記第２の傾きを乗算し、乗算結果を前記所定の時間の長さで除算し、除算結果に前記第１の傾きを加算して、前記第３の傾きを求める
請求項１から３のいずれか１項に記載の固体撮像装置。
【請求項５】
一端が前記コンパレータの前記第１の入力端子に接続され、他端が前記コンパレータの前記出力端子に接続されたスイッチと、
一端が信号線に接続され、他端が前記第１の入力端子に接続された容量素子と、
をさらに備えた
請求項１から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、時間的に変化する参照電圧の電位と画素からのアナログ信号とをコンパレータで比較し、画素のアナログ信号のレベルを時間に変換し、その時間をカウンタにてカウント（画素カウント）することで、画素のアナログ信号がデジタル値にＡＤ変換される。固体撮像装置では、この画素カウントに先立ち、コンパレータのオフセットの影響をキャンセルするとともにコンパレータの動作点を決めるためのオートゼロ処理を行うことがある。このとき、固体撮像装置では、フレームレートの要求を満たすことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１６５８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、フレームレートの要求を満たすことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、画素と信号線とコンパレータとカウンタと制御回路とを有する固体撮像装置が提供される。信号線は、画素に電気的に接続されている。コンパレータは、第１の入力端子と第２の入力端子と出力端子とを有する。第１の入力端子は、信号線の電位に応じたレベルが伝達される。第２の入力端子は、参照電圧が供給される。カウンタは、リセットレベル検出期間に参照電圧の電位レベルが変化し始めてからコンパレータの出力信号が反転するまでのクロック数をカウントする。制御回路は、第１のオートゼロ期間にコンパレータの第１の入力端子及び出力端子を導通させた状態で参照電圧を第１のレベルから第１の傾きで所定の時間変化させて第２のレベルにする。制御回路は、第１のリセットレベル検出期間にコンパレータの第１の入力端子及び出力端子を電気的に遮断させた状態で参照電圧を第１のレベルから第２の傾きで時間的に変化させながらカウンタのカウント値を取得する。制御回路は、取得されたカウント値と目標のカウント値との差分に基づいて、第３の傾きを計算する。第３の傾きは、第２のオートゼロ期間に用いるべき参照電圧の傾きである。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図２】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図３】実施形態にかかる固体撮像装置の構成を示す図。
【図４】実施形態における画素の構成を示す図。
【図５】実施形態におけるカラムＡＤＣ回路の構成を示す図。
【図６】実施形態にかかる固体撮像装置の動作を示す図。
【図７】実施形態にかかる固体撮像装置の動作を示す図。
【図８】実施形態にかかる固体撮像装置の動作を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる固体撮像装置１について説明する。固体撮像装置１は、例えば、図１及び図２に示す撮像システム９１に適用される。図１及び図２は、撮像システム９１の概略構成を示す図である。
【０００９】
撮像システム９１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム９１は、図２に示すように、撮像部９２及び後段処理部９３を備える。撮像部９２は、例えば、カメラモジュールである。撮像部９２は、撮像光学系９４及び固体撮像装置１を有する。後段処理部９３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）９６、記憶部９７、及び表示部９８を有する。
【００１０】
撮像光学系９４は、撮影レンズ９４７、ハーフミラー９４３、メカシャッタ９４６、レンズ９４４、プリズム９４５、及びファインダー９４８を有する。撮影レンズ９４７は、撮影レンズ９４７ａ，９４７ｂ、絞り（図示せず）、及びレンズ駆動機構９４７ｃを有する。絞りは、撮影レンズ９４７ａと撮影レンズ９４７ｂとの間に配され、撮影レンズ９４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ９４７が２枚の撮影レンズ９４７ａ，９４７ｂを有する場合が例示的に示されているが、撮影レンズ９４７は多数枚の撮影レンズを有していてもよい。
【００１１】
固体撮像装置１は、撮影レンズ９４７の予定結像面に配置されている。例えば、撮影レンズ９４７は、入射した光を屈折させて、ハーフミラー９４３及びメカシャッタ９４６経由で固体撮像装置１の撮像面へ導き、固体撮像装置１の撮像面（画素配列ＰＡ）に被写体の像を形成する。固体撮像装置１は、被写体像に応じた画像信号を生成する。
【００１２】
次に、固体撮像装置１の構成について図３〜図５を用いて説明する。図３は、固体撮像装置１の構成を示す図である。図４は、各画素の構成を示す図である。図５は、各カラムＡＤＣ回路の構成を示す図である。
【００１３】
固体撮像装置１は、図３に示すように、画素配列ＰＡ、タイミング制御回路７、垂直走査回路２、ＡＤ変換ブロック３、及び水平走査回路５を有する。
【００１４】
画素配列ＰＡには、複数の画素ＰＣ（１，１）〜ＰＣ（ｍ，ｎ）が複数行及び複数列を成すように配列されている。例えば、図３では、ｍ，ｎをそれぞれ２以上の整数とすると、複数の画素ＰＣがｍ行及びｎ列を成すように配列されている。
【００１５】
各画素ＰＣは、図４に示すように、例えば、光電変換部ＰＤ、転送部ＴＧ、電荷電圧変換部ＦＤ、リセット部ＲＳＴ、及び出力部ＡＭＰを有する。図４は、画素ＰＣの構成を示す図である。図４では、画素ＰＣ（１，１）の構成を例示的に示しているが、他の画素の構成も同様である。
【００１６】
光電変換部ＰＤは、光電変換を行い、受けた光に応じた電荷を発生させて蓄積する。光電変換部ＰＤは、例えば、フォトダイオードである。
【００１７】
転送部ＴＧは、垂直走査回路２からアクティブレベルの制御信号φＲＥＡＤを受けた場合に、光電変換部ＰＤの電荷を電荷電圧変換部ＦＤへ転送する。転送部ＴＧは、例えば、トランスファーゲートとして機能する転送トランジスタであり、そのゲートにアクティブレベルの制御信号φＲＥＡＤを受けた場合にオンすることにより、光電変換部ＰＤの電荷を電荷電圧変換部ＦＤへ転送する。
【００１８】
電荷電圧変換部ＦＤは、その寄生容量を用いて、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。
【００１９】
リセット部ＲＳＴは、垂直走査回路２からアクティブレベルの制御信号φＲＥＳＥＴを受けた場合に、電荷電圧変換部ＦＤの電位を所定の電位にリセットする。リセット部ＲＳＴは、例えば、リセットトランジスタであり、そのゲートにアクティブレベルの制御信号φＲＥＳＥＴを受けた場合にオンすることにより、電荷電圧変換部ＦＤの電位を所定の電位にリセットする。
【００２０】
リセット部ＲＳＴは、画素ＰＣを選択状態／非選択状態にするための動作を行う。例えば、リセット部ＲＳＴは、垂直走査回路２により電源ＶＤＤがＶＤＤ１（例えば、電源レベル）に制御された際に、電荷電圧変換部ＦＤの電位をＶＤＤ１にリセットすることにより画素ＰＣを選択状態にする。リセット部ＲＳＴは、垂直走査回路２により電源ＶＤＤがＶＤＤ２（出力部ＡＭＰがオフするような電位、例えば、グランドレベル）に制御された際に、電荷電圧変換部ＦＤの電位をＶＤＤ２にリセットすることにより画素ＰＣを非選択状態にしてもよい。また、リセット部ＲＳＴの電源は、画素内の他の構成の電源と別に独立して電位が変えられるように構成されていてもよい。
【００２１】
出力部ＡＭＰは、画素ＰＣが選択状態になった際に、電荷電圧変換部ＦＤの電圧に応じた信号を、選択部ＡＤＲを介して信号線Ｖｌｉｎ−１へ出力する。出力部ＡＭＰは、例えば、アンプトランジスタであり、画素ＰＣが選択状態になった際に、信号線Ｖｌｉｎ−１を介して接続された負荷電流源Ｇとともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を信号線Ｖｌｉｎ−１へ出力する。負荷電流源Ｇは、一端が信号線Ｖｌｉｎに接続され、他端がグランド電位に接続されている。
【００２２】
なお、画素ＰＣは、図４に破線で示すように、選択部ＡＤＲ（図示せず）が追加された構成であってもよい。その場合、電源ＶＤＤがＶＤＤ１（例えば、電源レベル）に維持されていてもよい。そして、選択部ＡＤＲは、垂直走査回路２からアクティブレベルの制御信号φＡＤＤを受けた場合に、画素ＰＣを選択状態にし、垂直走査回路２からノンアクティブレベルの制御信号φＡＤＤを受けた場合に、画素ＰＣを非選択状態にする。選択部ＡＤＲは、例えば、選択トランジスタであり、そのゲートにアクティブレベルの制御信号φＡＤＤを受けた際にオンすることにより、画素ＰＣを選択状態にし、そのゲートにノンアクティブレベルの制御信号φＡＤＤを受けた際にオフすることにより、画素ＰＣを非選択状態にする。
【００２３】
図３に戻って、タイミング制御回路７は、ＩＳＰ９６から受けた制御信号（例えば、水平同期信号φＨ）に応じて、各種のタイミングを制御するためのクロックを生成する。例えば、タイミング制御回路７は、水平同期信号φＨに応じて、垂直走査用のクロックφＶＣＫを生成して垂直走査回路２へ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、参照電圧生成用のクロックφＲＣＫを生成して参照電圧生成回路６へ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、カウンタ用のクロックφＣＣＫを生成して複数のカラムＡＤＣ回路４−１〜４−ｎのそれぞれへ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、水平走査用のクロックφＨＣＫを生成して水平走査回路５へ供給する。
【００２４】
垂直走査回路２は、クロックφＶＣＫに応じて画素配列ＰＡを垂直方向に走査する。これにより、垂直走査回路２は、画素配列ＰＡにおける信号を読み出すべき画素の行を選択する。例えば、垂直走査回路２は、複数の制御線Ｈｌｉｎ−１〜Ｈｌｉｎ−ｍのうち選択行に対応した制御線Ｈｌｉｎ経由で、選択された行の画素へアクティブレベルの制御信号（例えば、図４に示すリセット制御信号φＲＥＳＥＴ）を供給する。これにより、垂直走査回路２は、選択された行の画素から複数列の信号線Ｖｌｉｎ−１〜Ｖｌｉｎ−ｎへ並行して信号が出力されるようにする。
【００２５】
ＡＤ変換ブロック３は、画素配列ＰＡと水平走査回路５との間に配されている。ＡＤ変換ブロック３は、複数のＡＤ変換回路９−１〜９−ｎを有する。各ＡＤ変換回路９−１〜９−ｎは、参照電圧を用いながら、対応する列の信号線Ｖｌｉｎを介して読み出された画素のアナログ信号をデジタル値に変換してＩＳＰ９６（図２参照）へ出力する。各ＡＤ変換回路９は、参照電圧生成回路６、カラムＡＤＣ回路４、及びデジタル信号処理回路（制御回路）８を有する。複数のＡＤ変換回路９−１〜９−ｎでは、図３に示すように、参照電圧生成回路６及びデジタル信号処理回路８が、複数のカラムＡＤＣ回路４−１〜４−ｎに対して共通化されている。
【００２６】
参照電圧生成回路６は、クロックφＲＣＫに応じて所定のタイミングで参照電圧ＶＲＥＦを発生させて複数のカラムＡＤＣ回路４−１〜４−ｎのそれぞれへ供給する。参照電圧ＶＲＥＦは、基準レベルから所定の傾き（＜０）で時間的に変化するランプ状の波形を有する（図６参照）。
【００２７】
図６に示すように、画素ＰＣのリセットレベルをサンプリングするリセットレベル検出期間ＴＰｒにおいて、積分イネーブル信号がアクティブレベルであることに応じて、参照電圧生成回路６は、積分動作を行い、参照電圧ＶＲＥＦのレベルを変化させる。これにより、参照電圧ＶＲＥＦは、レベルＶ１からレベルＶ５まで傾きＳ＿ｒｅｓｅｔ（＜０）で時間的に変化する。また、画素ＰＣの信号レベルをサンプリングする信号レベル検出期間ＴＰｓにおいて、積分イネーブル信号がアクティブレベルであることに応じて、参照電圧生成回路６は、積分動作を行い、参照電圧ＶＲＥＦのレベルを変化させる。これにより、参照電圧ＶＲＥＦは、レベルＶ１からレベルＶ６まで傾きＳ＿ｒｅｓｅｔで時間的に変化する。レベルＶ１及びレベルＶ６の差は、レベルＶ１及びレベルＶ５の差より大きい。レベルＶ５は、レベルＶ１及びレベルＶ６の中間レベルよりもレベルＶ１に近いレベルにすることができる。なお、図６は、固体撮像装置１の動作を示す波形図である。
【００２８】
図３に示すように、複数のカラムＡＤＣ回路４−１〜４−ｎは、画素配列ＰＡの複数列に対応して設けられている。各カラムＡＤＣ回路４−１〜４−ｎは、対応する列の信号線Ｖｌｉｎを介して画素から読み出された信号（アナログ信号）をＡＤ変換してデジタル信号Ｖｏｕｔを生成する。
【００２９】
図５に示すように、各カラムＡＤＣ回路４−１〜４−ｎは、コンパレータ４ａ、エッジ検出回路４ｂ、カウンタ４ｃ、ラッチ回路４ｄ、スイッチ４ｅ、及び容量素子４ｆを有する。カラムＡＤＣ回路４−１の構成を例示するが、他のカラムＡＤＣ回路４−２〜４−ｎの構成も同様である。
【００３０】
コンパレータ４ａは、参照電圧ＶＲＥＦの電位レベルと画素信号（アナログ信号）の電位レベルとを比較して、比較結果をエッジ検出回路４ｂへ出力する。例えば、コンパレータ４ａは、参照電圧ＶＲＥＦの電位レベルが画素信号（アナログ信号）の電位レベルより高い場合、Ｈレベルを出力し、参照電圧ＶＲＥＦの電位レベルが画素信号（アナログ信号）の電位レベルより低い場合、Ｌレベルを出力する。すなわち、コンパレータ４ａは、参照電圧ＶＲＥＦの電位レベルと画素信号（アナログ信号）の電位レベルとの大小関係が反転した際に、その比較結果をＨレベルからＬレベルへ反転させて出力する。
【００３１】
コンパレータ４ａは、反転入力端子（第１の入力端子）４ａ１、非反転入力端子（第２の入力端子）４ａ２、及び出力端子４ａ３を有する。反転入力端子４ａ１は、容量素子４ｆを介して信号線Ｖｌｉｎ−１に接続され、容量素子４ｆを介して信号線Ｖｌｉｎ−１の電位ＶＳＩＧに応じたレベルが伝達される。非反転入力端子４ａ２は、参照電圧生成回路６に接続され、参照電圧ＶＲＥＦが供給される。出力端子４ａ３は、エッジ検出回路４ｂに接続されている。
【００３２】
スイッチ４ｅは、タイミング制御回路７からの制御信号φＳＷに応じて、反転入力端子４ａ１及び出力端子４ａ３を導通させたり電気的に遮断させたりする。スイッチ４ｅは、一端４ｅ１が反転入力端子４ａ１に接続され、他端４ｅ２が出力端子４ａ３に接続され、制御端子４ｅ３に制御信号φＳＷが供給される。スイッチ４ｅは、アクティブレベルの制御信号φＳＷが制御端子４ｅ３に供給された際にオンすることで反転入力端子４ａ１及び出力端子４ａ３を導通させ、アクティブレベルの制御信号φＳＷが制御端子４ｅ３に供給された際にオンすることで反転入力端子４ａ１及び出力端子４ａ３を電気的に遮断させる。
【００３３】
容量素子４ｆは、信号線Ｖｌｉｎ−１と反転入力端子４ａ１との間に電気的に接続されている。容量素子４ｆは、一端４ｆ１が反転入力端子４ａ１及び一端４ｅ１に接続され、他端４ｆ２が信号線Ｖｌｉｎ−１及び負荷電流源Ｇに接続されている。
【００３４】
ここで、コンパレータ４ａからエッジ検出回路４ｂに出力される信号には、コンパレータ４ａのオフセットに応じた成分が含まれ得る。また、コンパレータ４ａの動作点は、カラムＡＤＣ回路４−１の動作マージンを考慮した適切な動作点とする必要がある。そのため、カラムＡＤＣ回路４−１は、コンパレータ４ａのオフセットの影響をキャンセルさせるとともにコンパレータ４ａの動作点を決めるオートゼロ処理を行う。オートゼロ処理の詳細は後述する。
【００３５】
エッジ検出回路４ｂは、比較結果をコンパレータ４ａから受け、コンパレータ４ａの比較結果が反転したことを検出すると、その検出結果をカウンタ４ｃへ供給する。例えば、エッジ検出回路４ｂは、コンパレータ４ａの比較結果が反転したことを示すパルスを検出結果としてカウンタ４ｃへ供給する。
【００３６】
カウンタ４ｃは、参照電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータ４ａの比較結果が反転するまでのクロック数（クロックφＣＣＫのパルス数）をカウントする。例えば、カウンタ４ｃは、参照電圧ＶＲＥＦの電位レベルが変化し始めたらカウント動作を開始し、コンパレータ４ａの比較結果が反転したことを示す検出結果（例えば、パルス）をエッジ検出回路４ｂから受けるとカウント動作を停止するように構成されている。カウンタ４ｃは、カウント値をラッチ回路４ｄに出力する。
【００３７】
カウンタ４ｃは、クロックφＣＣＫの周期及び参照電圧ＶＲＥＦの時間幅に対応したビット数を有する。カウンタ４ｃは、参照電圧ＶＲＥＦの電位レベルがレベルＶ１から変化し始めたタイミングでゼロカウント値からクロックφＣＣＫの数に応じてカウントアップし始め、参照電圧ＶＲＥＦのフル振幅であるレベルＶ６になるタイミングでフルカウント値になるように構成されている。
【００３８】
図６に示すように、画素ＰＣのリセットレベルをサンプリングするリセットレベル検出期間ＴＰｒにおいて、リセット部ＲＳＴにより電荷電圧変換部ＦＤがリセットされた状態で出力部ＡＭＰにより出力されたリセットレベルに応じた電位のレベルＶ４がコンパレータ４ａに入力される。レベルＶ４は、画素ＰＣから出力されたリセットレベルに応じた信号線Ｖｌｉｎの電位より、参照電圧ＶＲＥＦの電位レベルの低下に伴ってオフセット電圧Ｖｏｆｆｓｅｔ分低下した電位レベルであり、カラムＡＤＣ回路４−１では画素ＰＣのリセットレベルＶｒとして扱われる。
【００３９】
なお、オフセット電圧Ｖｏｆｆｓｅｔは、コンパレータ４ａ内部の容量結合の影響による容量性のオフセット電圧である。すなわち、オフセット電圧Ｖｏｆｆｓｅｔは、参照電圧ＶＲＥＦ（非反転入力端子４ａ２の電位）の電位低下に伴って反転入力端子４ａ１の電位も低下してしまう場合における低下量の電圧を意味している（図６参照）。
【００４０】
カウンタ４ｃは、リセットレベルＶｒについて、参照電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータ４ａの比較結果が反転するまでのクロック数をカウントして、リセットレベルＶｒのカウント値Ｎ＿ｒｅｓｅｔをラッチ回路４ｄに出力する。リセットレベルＶｒのカウント値Ｎ＿ｒｅｓｅｔは、レベルＶ１とリセットレベルＶｒとのレベル差（オートゼロ電圧Ｖａｚ’）に対応している。すなわち、カウンタ４ｃは、レベルＶ１とリセットレベルＶｒとのレベル差（オートゼロ電圧Ｖａｚ’）を時間に変換し、その時間をカウント（画素カウント）する。
【００４１】
画素ＰＣの信号レベルをサンプリングする信号レベル検出期間ＴＰｓにおいて、光電変換部ＰＤの電荷が転送部ＴＧにより電荷電圧変換部ＦＤへ転送された状態で出力部ＡＭＰにより出力された信号レベルに応じた電位のレベルＶ７がコンパレータ４ａに入力される。レベルＶ７は、画素ＰＣから出力された信号レベルに応じた信号線Ｖｌｉｎの電位よりオフセット電圧Ｖｏｆｆｓｅｔ分低下した電位レベルであり、カラムＡＤＣ回路４−１では画素ＰＣの信号レベルＶｓとして扱われる。カウンタ４ｃは、信号レベルＶｓについて、参照電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータ４ａの比較結果が反転するまでのクロック数をカウントして、信号レベルＶｓのカウント値Ｎ＿ｓｉｇｎａｌをラッチ回路４ｄに出力する。信号レベルＶｓのカウント値Ｎ＿ｓｉｇｎａｌは、レベルＶ１と信号レベルＶｓとのレベル差（画素信号電圧Ｖｐｓ）に対応している。すなわち、カウンタ４ｃは、レベルＶ１と信号レベルＶｓとのレベル差（画素信号電圧Ｖｐｓ）を時間に変換し、その時間をカウント（画素カウント）する。
【００４２】
なお、図６では、コンパレータ４ａの非反転入力端子４ａ２の電位を「ＣＯＭＰ  ｉｎｐｕｔ（＋）」と示し、コンパレータ４ａの反転入力端子４ａ１の電位を「ＣＯＭＰ  ｉｎｐｕｔ（−）」と示している。また、カウンタ４ｃに供給されるクロックφＣＣＫのうち画素カウントに用いられるクロックを「カウンタクロック」として示している。
【００４３】
ラッチ回路４ｄは、カウント値をカウンタ４ｃから受け、その列の水平期間において、水平走査パルスφＰＨを水平走査回路５から受ける。ラッチ回路４ｄは、水平走査パルスφＰＨがアクティブレベルになったタイミングでカウント値をラッチし、デジタル信号処理回路８へ転送する。
【００４４】
図６に示すように、ラッチ回路４ｄは、画素ＰＣのリセットレベルをサンプリングするリセットレベル検出期間ＴＰｒが完了した後に、リセットレベルＶｒのカウント値をデジタル信号処理回路８へ転送する。ラッチ回路４ｄは、画素ＰＣの信号レベルをサンプリングする信号レベル検出期間ＴＰｓが完了した後に、信号レベルＶｓのカウント値をデジタル信号処理回路８へ転送する。
【００４５】
水平走査回路５は、クロックφＨＣＫに応じて複数のカラムＡＤＣ回路４−１〜４−ｎを水平方向に走査する。すなわち、水平走査回路５は、各列の水平走査信号φＰＨ−１〜φＰＨ−ｎを順次且つ選択的にアクティブレベルにすることで複数のカラムＡＤＣ回路４−１〜４−ｎを順次に選択して、デジタル信号をデジタル信号処理回路８へ転送させる。
【００４６】
デジタル信号処理回路８は、デジタル信号を各列のカラムＡＤＣ回路４−１〜４−ｎから受ける。デジタル信号処理回路８は、各列の水平期間において、カウンタ４ｃのカウント値に応じたデジタル値Ｄａｔａを生成してＩＳＰ９６へ出力する。
【００４７】
デジタル信号処理回路８は、デジタル信号に対して相間二重サンプリング（ＣＤＳ）処理を施してデジタル値Ｄａｔａを生成する。例えば、デジタル信号処理回路８は、リセットレベルＶｒのカウント値Ｎ＿ｒｅｓｅｔに応じたデジタル信号を受けた際に、オートゼロ電圧Ｖａｚ’（図６参照）に相当するデジタル信号を保持する。その後、デジタル信号処理回路８は、信号レベルＶｓのカウント値Ｎ＿ｓｉｇｎａｌに応じたデジタル信号を受けた際に、リセットレベルＶｒのカウント値Ｎ＿ｒｅｓｅｔに応じたデジタル信号と信号レベルＶｓのカウント値Ｎ＿ｓｉｇｎａｌに応じたデジタル信号との差分（カウント値Ｎ＿ｓｉｇｎａｌ’に応じたデジタル信号）を取る。すなわち、デジタル信号処理回路８は、オートゼロ電圧Ｖａｚ’に相当するデジタル信号と画素信号電圧Ｖｐｓ（図６参照）に相当するデジタル信号との差分を取る。デジタル信号処理回路８は、その差分、すなわち処理後の画素信号電圧Ｖｐｓ’（＝Ｖｐｓ−Ｖａｚ’）に相当するデジタル信号をデジタル値Ｄａｔａとして出力する。これにより、画素信号に含まれる画素の固定パターンノイズの影響を除去できるとともにコンパレータ４ａのオフセット電圧Ｖｏｆｆｓｅｔの影響を除去でき、高精度なデジタル値を生成及び出力させることができる。
【００４８】
ここで、図６に示すように、画素ＰＣのリセットレベルをサンプリングするリセットレベル検出期間ＴＰｒと、画素ＰＣの信号レベルをサンプリングする信号レベル検出期間ＴＰｓとに先立ち、オートゼロ処理を行うオートゼロ期間ＴＰａｚが設けられている。リセットレベル検出期間ＴＰｒ中の前半の積分期間Ｔ＿ｚｅｒｏにおいて、積分イネーブル信号がアクティブレベルであることに応じて、参照電圧生成回路６は、積分動作を行い、参照電圧ＶＲＥＦのレベルを変化させる。これにより、参照電圧ＶＲＥＦは、レベルＶ１からレベルＶ２まで傾きＳ＿ｐｒｅｓｅｔ（＜０）で時間的に変化する。レベルＶ２は、カラムＡＤＣ回路４−１の動作マージンを考慮したコンパレータ４ａの適切な動作点として予め決められたレベルであり、例えば、レベルＶ１とレベルＶ５との中間値近傍のレベルである。積分期間Ｔ＿ｚｅｒｏは、参照電圧生成回路６における積分回路が積分動作を行って参照電圧ＶＲＥＦの積分波形（ランプ波）を生成するための積分期間であり、予め定められた略一定の期間である。傾きＳ＿ｐｒｅｓｅｔは、参照電圧生成回路６における積分回路が積分動作を行う際のゲインに相当する積分係数である。傾きＳ＿ｐｒｅｓｅｔは、レベルＶ１から積分期間Ｔ＿ｚｅｒｏで参照電圧ＶＲＥＦを変化させた際に積分期間Ｔ＿ｚｅｒｏの完了タイミングで参照電圧ＶＲＥＦのレベルがＶ２になるように予め調整された傾きである。サンプリングするリセットレベル検出期間ＴＰｒ中の後半の期間Ｔ１において、参照電圧ＶＲＥＦは、レベルＶ２に維持される。
【００４９】
オートゼロ期間ＴＰａｚにおいて、スイッチ４ｅがオン状態に維持され、反転入力端子４ａ１及び出力端子４ａ３を導通されているので、コンパレータ４ａは、ボルテージフォロアにより出力端子４ａ３の電位は非反転入力端子４ａ２の電位に追従して同電位になり、容量素子４ｆにＶ２が充電される。期間Ｔ１の長さは、信号線Ｖｌｉｎ−１の電位及び容量素子４ｆの電圧が安定化するために必要な時間として予め定められた長さである。
【００５０】
オートゼロ期間ＴＰａｚが完了するタイミングｔ１において、スイッチ４ｅがオフされると、コンパレータ４ａの動作点がレベルＶ２に設定される。
【００５１】
参照電圧ＶＲＥＦのレベル、すなわち非反転入力端子４ａ２の電位がレベルＶ１から下がり始めると、コンパレータ４ａ内部の容量結合によりコンパレータ４ａの反転入力端子４ａ１の電位もレベルＶ２から下がり始める。これにより、リセットレベル検出期間ＴＰｒにおけるコンパレータ４ａの動作点が期間Ｔ１で設定された動作点からずれる。リセットレベル検出期間ＴＰｒにおけるコンパレータ４ａの動作点を適切な動作点にするためには、リセットレベル検出期間ＴＰｒにおけるコンパレータ４ａの反転入力端子４ａ１の電位をレベルＶ２近傍にする必要がある。すなわち、オートゼロ期間に調整すべき反転入力端子４ａ１の電位（期間Ｔ１に維持すべきレベル）をレベルＶ２からずれ量、すなわちコンパレータ４ａのオフセット電圧Ｖｏｆｆｓｅｔ分補正する必要がある。オートゼロ処理における積分期間Ｔ＿ｚｅｒｏが略一定に決められているので、レベルＶ１とレベル（Ｖ２＋Ｖｏｆｆｓｅｔ）とのレベル差に応じた適切な傾きＳ＿ａｄｊｕｓｔで参照電圧ＶＲＥＦを発生させるように参照電圧生成回路６を制御する必要がある。このずれ量、すなわちコンパレータ４ａのオフセット電圧Ｖｏｆｆｓｅｔは、固体撮像装置１の動作条件（クロック周波数、基準電圧レベルなど）で変わり得る。
【００５２】
仮に、デジタル信号処理回路８において、オートゼロ処理を行う回路の回路規模を小さく抑えるために、オートゼロ処理中の参照電圧ＶＲＥＦの傾きを一定のステップΔＳずつ調整するプリセット処理を行うように構成された場合を考える。この場合、デジタル信号処理回路８は、プリセット処理において、積分期間Ｔ＿ｚｅｒｏにおける参照電圧ＶＲＥＦの傾きを一定のステップΔＳずつ調整しながら参照電圧ＶＲＥＦの傾きが適切な傾きＳ＿ａｄｊｕｓｔになっているか否かの検証を行う。そして、デジタル信号処理回路８は、プリセット処理において、参照電圧ＶＲＥＦの傾きが適切な傾きＳ＿ａｄｊｕｓｔになっていることの検証に成功するまで、調整及び検証を複数回繰り返す。
【００５３】
例えば、デジタル信号処理回路８は、レベルＶ２に対応する目標のカウント値が動作条件（クロック周波数、基準電圧レベルなど）ごとに予め設定されている。デジタル信号処理回路８は、現在の動作条件に応じた、レベルＶ２に対応する目標のカウント値Ｎ＿ｔａｒｇｅｔを特定する。ここで、画素配列ＰＡにおける１行目〜３行目がオプティカルブラック領域であり、４行目〜ｍ行目が有効画素領域であるとする。１行目〜３行目の各画素は、遮光画素であるので、受光動作を必要としないオートゼロ処理を行うために使用される。
【００５４】
画素配列ＰＡにおける１行目の各画素ＰＣ（１，１）〜ＰＣ（１，ｎ）から各列のカラムＡＤＣ回路４へリセットレベルが読み出される。各列のカラムＡＤＣ回路４は、オートゼロ期間ＴＰａｚに反転入力端子４ａ１の電位をレベルＶ２とさせ、リセットレベル検出期間ＴＰｒにリセットレベルＶｒ（レベルＶ４）の画素カウントを行わせ、カウント値Ｎ＿ｐｒｅｓｅｔを得る。デジタル信号処理回路８は、１行目の各画素ＰＣ（１，１）〜ＰＣ（１，ｎ）についてカウント値Ｎ＿ｐｒｅｓｅｔを平均化し、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）と目標のカウント値Ｎ＿ｔａｒｇｅｔとを比較する。
【００５５】
デジタル信号処理回路８は、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）が目標のカウント値Ｎ＿ｔａｒｇｅｔより大きい場合、積分期間Ｔ＿ｚｅｒｏの参照電圧ＶＲＥＦの傾きをＳ＿ｐｒｅｓｅｔ＋ΔＳに変更するように制御信号φＡＺで参照電圧生成回路６を制御する。例えば、参照電圧生成回路６は、積分回路に流す電流をＩからＩ−ΔＩに減らして、積分回路の積分動作により生成する参照電圧ＶＲＥＦの傾きがＳ＿ｐｒｅｓｅｔからＳ＿ｐｒｅｓｅｔ＋ΔＳになるようにする。
【００５６】
画素配列ＰＡにおける２行目の各画素ＰＣ（２，１）〜ＰＣ（２，ｎ）から各列のカラムＡＤＣ回路４へリセットレベルが読み出される。各列のカラムＡＤＣ回路４は、オートゼロ期間ＴＰａｚに反転入力端子４ａ１の電位をレベルＶ２＋ΔＶとさせ、リセットレベル検出期間ＴＰｒにリセットレベルＶｒ（レベルＶ４＋ΔＶ）の画素カウントを行わせ、カウント値Ｎ＿ｐｒｅｓｅｔ−ΔＮを得る。デジタル信号処理回路８は、２行目の各画素ＰＣ（２，１）〜ＰＣ（２，ｎ）についてカウント値Ｎ＿ｐｒｅｓｅｔ−ΔＮを平均化し、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ−ΔＮ）と目標のカウント値Ｎ＿ｔａｒｇｅｔとを比較する。
【００５７】
デジタル信号処理回路８は、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ−ΔＮ）が目標のカウント値Ｎ＿ｔａｒｇｅｔより大きい場合、積分期間Ｔ＿ｚｅｒｏの参照電圧ＶＲＥＦの傾きをＳ＿ｐｒｅｓｅｔ＋ΔＳ×２に変更するように制御信号φＡＺで参照電圧生成回路６を制御する。例えば、参照電圧生成回路６は、積分回路に流す電流をＩ−ΔＩからＩ−ΔＩ×２に減らして、積分回路の積分動作により生成する参照電圧ＶＲＥＦの傾きがＳ＿ｐｒｅｓｅｔ＋ΔＳからＳ＿ｐｒｅｓｅｔ＋ΔＳ×２になるようにする。
【００５８】
画素配列ＰＡにおける３行目の各画素ＰＣ（３，１）〜ＰＣ（３，ｎ）から各列のカラムＡＤＣ回路４へリセットレベルが読み出される。各列のカラムＡＤＣ回路４は、オートゼロ期間ＴＰａｚに反転入力端子４ａ１の電位をレベルＶ２＋ΔＶ×２とさせ、リセットレベル検出期間ＴＰｒにリセットレベルＶｒ（レベルＶ４＋ΔＶ×２）の画素カウントを行わせ、カウント値Ｎ＿ｐｒｅｓｅｔ−ΔＮ×２を得る。デジタル信号処理回路８は、３行目の各画素ＰＣ（３，１）〜ＰＣ（３，ｎ）についてカウント値Ｎ＿ｐｒｅｓｅｔ−ΔＮ×２を平均化し、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ−ΔＮ×２）と目標のカウント値Ｎ＿ｔａｒｇｅｔとを比較する。
【００５９】
デジタル信号処理回路８は、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ−ΔＮ×２）が目標のカウント値Ｎ＿ｔａｒｇｅｔに略等しい場合、検証に成功したものと判断し、傾きＳ＿ｐｒｅｓｅｔ＋ΔＳ×２を適切な傾きＳ＿ａｄｊｕｓｔとする。これにより、プリセット処理が完了する。その後、通常の読み出し動作（例えば、４行目の画素ＰＣ（４，１）〜ＰＣ（４，ｎ）からの信号の読み出し）が開始される。
【００６０】
このように、参照電圧ＶＲＥＦの傾きを一定のステップΔＳずつ調整するプリセット処理を行うと、調整及び検証を複数回繰り返す必要があり、プリセット処理が完了するまでに多数行（例えば、３行）の画素の読み出し時間が必要となる。しかし、フレームレートの要求が厳しくなった場合（例えば、多画素化しながらフレームレートを維持することが要求されている場合、又は、フレームレートの短縮が要求されている場合）、プリセット処理を行うために多数行分の読み出し時間を確保してしまうと、固体撮像装置１から出力される画像信号のフレームレートが要求される長さを超えてしまう可能性がある。フレームレートが要求される長さを超えると、画像信号により得られる画像が動画像である場合、所定時間内におけるコマ数の確保が困難になり、滑らかな動画像を得ることが困難になる。あるいは、画像信号により得られる画像が静止画像である場合、レリーズタイムラグが増大し、シャッターチャンスをとらえることが困難になる可能性がある。
【００６１】
そこで、実施形態では、固体撮像装置１において、リセットレベル検出期間ＴＰｒにリセットレベルＶｒの画素カウントで取得されたカウント値Ｎ＿ｒｅｓｅｔと目標のカウント値Ｎ＿ｔａｒｇｅｔとの差分に基づいてずれ量（オフセット電圧）を計算し、そのずれ量を補正するように次のオートゼロ期間の参照電圧ＶＲＥＦの傾きを計算して求める。これにより、プリセット処理の調整回数を１回に低減するとともに検証を不要としプリセット処理を行うための時間を短縮化する。
【００６２】
具体的には、図３に示すように、デジタル信号処理回路（制御回路）８は、平均値算出回路８ａ及びオートゼロ電圧演算回路８ｂを有する。各列のカラムＡＤＣ回路４でオートゼロ処理及びリセットレベルの検出処理が行われた後、平均値算出回路８ａは、各列のカラムＡＤＣ回路４のカウント値を取得する。平均値算出回路８ａは、各列のカラムＡＤＣ回路４のカウント値を平均化する。平均値算出回路８ａは、平均化されたカウント値をオートゼロ電圧演算回路８ｂへ供給する。オートゼロ電圧演算回路８ｂは、平均化されたカウント値と目標のカウント値との差分に基づいて、次にオートゼロ処理を行う期間に用いるべき参照電圧の傾きを計算する。
【００６３】
例えば、図７に示すように、デジタル信号処理回路（制御回路）８は、オートゼロ期間ＴＰａｚ１に参照電圧ＶＲＥＦの傾きをＳ＿ｐｒｅｓｅｔにするように制御信号φＡＺで参照電圧生成回路６を制御する。図７は、固体撮像装置１の動作を示す波形図である。傾きＳ＿ｐｒｅｓｅｔは、参照電圧生成回路６における積分回路が積分動作を行う際のゲインに相当する積分係数である。傾きＳ＿ｐｒｅｓｅｔは、レベルＶ１から積分期間Ｔ＿ｚｅｒｏで参照電圧ＶＲＥＦを変化させた際に積分期間Ｔ＿ｚｅｒｏの完了タイミングで参照電圧ＶＲＥＦのレベルがＶ２になるように予め調整された傾きである。
【００６４】
オートゼロ期間ＴＰａｚ１の前において、画素配列ＰＡにおける１行目の各画素ＰＣ（１，１）〜ＰＣ（１，ｎ）から各列のカラムＡＤＣ回路４へリセットレベルが読み出される。
【００６５】
オートゼロ期間ＴＰａｚ１において、各列のカラムＡＤＣ回路４は、反転入力端子４ａ１の電位をレベルＶ２とさせる。オートゼロ期間ＴＰａｚ１では、制御信号φＳＷがアクティブレベルに維持されている。すなわち、各列のカラムＡＤＣ回路４におけるスイッチ４ｅは、オートゼロ期間ＴＰａｚ１において、各列のカラムＡＤＣ回路４のコンパレータ４ａの反転入力端子４ａ１及び出力端子４ａ３を導通させた状態にしている。この状態で、デジタル信号処理回路８は、オートゼロ期間ＴＰａｚ１の前半である略一定の積分期間Ｔ＿ｚｅｒｏにおいて、参照電圧ＶＲＥＦをレベルＶ１から傾きＳ＿ｐｒｅｓｅｔで変化させてレベルＶ２にし、オートゼロ期間ＴＰａｚ１の後半の期間Ｔ１１において、参照電圧ＶＲＥＦをレベルＶ２に維持するように、参照電圧生成回路６を制御する。
【００６６】
オートゼロ期間ＴＰａｚ１が完了するタイミングｔ１’において、各列のカラムＡＤＣ回路４においてスイッチ４ｅがオフされると、コンパレータ４ａの動作点がレベルＶ２に設定される。
【００６７】
リセットレベル検出期間ＴＰｒ１において、デジタル信号処理回路８は、参照電圧ＶＲＥＦをレベルＶ１から傾きＳ＿ｒｅｓｅｔで変化させるように、参照電圧生成回路６を制御する。参照電圧ＶＲＥＦのレベル、すなわち非反転入力端子４ａ２の電位が下がり始めると、コンパレータ４ａ内部の容量結合によりコンパレータ４ａの反転入力端子４ａ１の電位も下がり始める。そして、コンパレータ４ａの反転入力端子４ａ１の電位は、レベルＶ２からオフセット電圧Ｖｏｆｆｓｅｔ分低下したレベルＶ４になる。それとともに、各列のカラムＡＤＣ回路４は、リセットレベルＶｒ（レベルＶ４）の画素カウントを行わせ、カウント値Ｎ＿ｐｒｅｓｅｔを得る。デジタル信号処理回路８は、各列のカラムＡＤＣ回路４からカウント値Ｎ＿ｐｒｅｓｅｔを取得する。デジタル信号処理回路８は、１行目の各画素ＰＣ（１，１）〜ＰＣ（１，ｎ）について、各列のカラムＡＤＣ回路４のカウント値Ｎ＿ｐｒｅｓｅｔを平均化する。デジタル信号処理回路８は、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）と目標のカウント値Ｎ＿ｔａｒｇｅｔとの差分に基づいて、次のオートゼロ期間ＴＰａｚ２に用いるべき参照電圧ＶＲＥＦの傾きＳ＿ａｄｊｕｓｔを計算する。
【００６８】
例えば、平均値算出回路８ａ（図３参照）は、各列のカラムＡＤＣ回路４のカウント値Ｎ＿ｐｒｅｓｅｔを平均化して、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）をオートゼロ電圧演算回路８ｂへ供給する。オートゼロ電圧演算回路８ｂ（図３参照）は、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）と目標のカウント値Ｎ＿ｔａｒｇｅｔとの差分（カウント値の差分）に基づいて、次にオートゼロ処理を行うオートゼロ期間ＴＰａｚ２（図８参照）に用いるべき参照電圧ＶＲＥＦの傾きＳ＿ａｄｊｕｓｔを計算する。オートゼロ電圧演算回路８ｂは、オートゼロ期間ＴＰａｚ１に調整したコンパレータ４ａの反転入力端子４ａ１のレベルＶ２とリセットレベル検出期間ＴＰｒ１におけるコンパレータ４ａの反転入力端子４ａ１のレベルＶ４とのずれ（オフセット電圧Ｖｏｆｆｓｅｔ）を、次のオートゼロ期間ＴＰａｚ２に補正できるように傾きＳ＿ａｄｊｕｓｔを計算する。
【００６９】
例えば、オートゼロ電圧演算回路８ｂは、平均化されたカウント値ＡＶＥ（Ｎ＿ｐｒｅｓｅｔ）にカウンタ用のクロックφＣＣＫの周期をかけて時間Ｔ＿ｐｒｅｓｅｔを求める。オートゼロ電圧演算回路８ｂは、目標のカウント値Ｎ＿ｔａｒｇｅｔにカウンタ用のクロックφＣＣＫの周期をかけて時間Ｔ＿ｔａｒｇｅｔを求める。オートゼロ電圧演算回路８ｂは、時間Ｔ＿ｐｒｅｓｅｔと時間Ｔ＿ｔａｒｇｅｔとの差の時間（Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）を、カウント値の差分に対応した時間として求める。オートゼロ電圧演算回路８ｂは、差の時間（Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）に、参照電圧ＶＲＥＦの傾きＳ＿ｒｅｓｅｔを乗算して、ずれ量Ｖｏｆｆｓｅｔ＝Ｓ＿ｒｅｓｅｔ＊（Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）を求める。
【００７０】
オートゼロ電圧演算回路８ｂは、ずれ量Ｖｏｆｆｓｅｔ＝Ｓ＿ｒｅｓｅｔ＊（Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）を、オートゼロ処理における積分期間Ｔ＿ｚｅｒｏの長さで除算し、傾きの補正量Ｓ＿ｒｅｓｅｔ＊（Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）／Ｔ＿ｚｅｒｏを求める。オートゼロ電圧演算回路８ｂは、オートゼロ期間ＴＰａｚ１における参照電圧ＶＲＥＦの傾きＳ＿ｐｒｅｓｅｔに傾きの補正量を加算して、次のオートゼロ期間ＴＰａｚ２に用いるべき参照電圧ＶＲＥＦの傾きＳ＿ａｄｊｕｓｔを、次の数式１により計算する。
Ｓ＿ａｄｊｕｓｔ  ＝  Ｓ＿ｒｅｓｅｔ  ＊  （Ｔ＿ｔａｒｇｅｔ  −  Ｔ＿ｐｒｅｓｅｔ）  ／  Ｔ＿ｚｅｒｏ  ＋  Ｓ＿ｐｒｅｓｅｔ  ・・・数式１
【００７１】
数式１において、傾きＳ＿ｐｒｅｓｅｔは、レベルＶ１から積分期間Ｔ＿ｚｅｒｏで参照電圧ＶＲＥＦを変化させた際に積分期間Ｔ＿ｚｅｒｏの完了タイミングで参照電圧ＶＲＥＦのレベルがＶ２になるように予め調整された傾きであり、オートゼロ電圧Ｖａｚ（＝Ｖ１−Ｖ２）に対応している。傾きＳ＿ａｄｊｕｓｔは、レベルＶ１から積分期間Ｔ＿ｚｅｒｏで参照電圧ＶＲＥＦを変化させた際に積分期間Ｔ＿ｚｅｒｏの完了タイミングで参照電圧ＶＲＥＦのレベルがＶ３（＝Ｖ２＋Ｖｏｆｆｓｅｔ）になるように計算された傾きである。傾きＳ＿ａｄｊｕｓｔは、オートゼロ電圧Ｖａｚからオフセット電圧Ｖｏｆｆｓｅｔを減算した電圧（Ｖａｚ−Ｖｏｆｆｓｅｔ）に対応している。
【００７２】
その後、デジタル信号処理回路（制御回路）８は、次のオートゼロ期間ＴＰａｚ２に参照電圧ＶＲＥＦの傾きをＳ＿ａｄｊｕｓｔにするように制御信号φＡＺで参照電圧生成回路６を制御する。
【００７３】
例えば、図８に示すように、オートゼロ期間ＴＰａｚ２の前において、画素配列ＰＡにおける４行目の各画素ＰＣ（４，１）〜ＰＣ（４，ｎ）から各列のカラムＡＤＣ回路４へリセットレベルが読み出される。図８は、固体撮像装置１の動作を示す波形図である。
【００７４】
オートゼロ期間ＴＰａｚ２において、各列のカラムＡＤＣ回路４は、反転入力端子４ａ１の電位をレベルＶ３とさせる。オートゼロ期間ＴＰａｚ２では、制御信号φＳＷがアクティブレベルに維持されている。すなわち、各列のカラムＡＤＣ回路４におけるスイッチ４ｅは、オートゼロ期間ＴＰａｚ２において、各列のカラムＡＤＣ回路４のコンパレータ４ａの反転入力端子４ａ１及び出力端子４ａ３を導通させた状態にしている。この状態で、デジタル信号処理回路８は、オートゼロ期間ＴＰａｚ２の前半である略一定の積分期間Ｔ＿ｚｅｒｏにおいて、参照電圧ＶＲＥＦをレベルＶ１から傾きＳ＿ａｄｊｕｓｔで変化させてレベルＶ３にし、オートゼロ期間ＴＰａｚ２の後半の期間Ｔ１２において、参照電圧ＶＲＥＦをレベルＶ３に維持するように、参照電圧生成回路６を制御する。
【００７５】
オートゼロ期間ＴＰａｚ２が完了するタイミングｔ１”において、各列のカラムＡＤＣ回路４においてスイッチ４ｅがオフされると、コンパレータ４ａの動作点がレベルＶ３に設定される。
【００７６】
リセットレベル検出期間ＴＰｒ２において、デジタル信号処理回路８は、参照電圧ＶＲＥＦをレベルＶ１から傾きＳ＿ｒｅｓｅｔで変化させるように、参照電圧生成回路６を制御する。参照電圧ＶＲＥＦのレベル、すなわち非反転入力端子４ａ２の電位が下がり始めると、コンパレータ４ａ内部の容量結合によりコンパレータ４ａの反転入力端子４ａ１の電位も下がり始める。そして、コンパレータ４ａの反転入力端子４ａ１の電位は、レベルＶ３からオフセット電圧Ｖｏｆｆｓｅｔ分低下したレベルＶ２になる。それとともに、各列のカラムＡＤＣ回路４は、リセットレベルＶｒ’（レベルＶ２）の画素カウントを行わせ、カウント値Ｎ＿ｒｅｓｅｔを得る。このカウント値Ｎ＿ｒｅｓｅｔは、目標のカウント値Ｎ＿ｔａｒｇｅｔに略等しい値である。これにより、リセットレベル検出期間ＴＰｒにおけるコンパレータ４ａの動作点が、カラムＡＤＣ回路４の動作マージンを考慮した適切な動作点になっている。
【００７７】
なお、図７、図８では、コンパレータ４ａの非反転入力端子４ａ２の電位を「ＣＯＭＰ  ｉｎｐｕｔ（＋）」と示し、コンパレータ４ａの反転入力端子４ａ１の電位を「ＣＯＭＰ  ｉｎｐｕｔ（−）」と示している。また、カウンタ４ｃに供給されるクロックφＣＣＫのうち画素カウントに用いられるクロックを「カウンタクロック」として示している。
【００７８】
以上のように、実施形態では、固体撮像装置１において、デジタル信号処理回路８は、オートゼロ期間にオートゼロ処理を行わせ、リセットレベル検出期間ＴＰｒにリセットレベルＶｒの画素カウントで取得されたカウント値Ｎ＿ｒｅｓｅｔと目標のカウント値Ｎ＿ｔａｒｇｅｔとの差分に基づいてずれ量（オフセット電圧）を計算し、そのずれ量を補正するように次のオートゼロ期間の参照電圧ＶＲＥＦの傾きを計算して求める。デジタル信号処理回路８は、その計算された傾きで次のオートゼロ期間に参照電圧ＶＲＥＦを変化させる。これにより、リセットレベル検出期間ＴＰｒにおけるコンパレータ４ａの動作点を、カラムＡＤＣ回路４の動作マージンを考慮した適切な動作点にすることができる。すなわち、プリセット処理の調整回数を１回に低減できるとともに検証を不要とすることができ、プリセット処理を行うための時間を短縮化できるので、フレームレートの要求を容易に満たすことができる。
【００７９】
また、実施形態では、固体撮像装置１において、デジタル信号処理回路８は、リセットレベルＶｒの画素カウントで取得されたカウント値Ｎ＿ｒｅｓｅｔを各列のカラムＡＤＣ回路４から取得して平均化する。デジタル信号処理回路８は、平均化されたカウント値ＡＶＥ（Ｎ＿ｒｅｓｅｔ）と目標のカウント値Ｎ＿ｔａｒｇｅｔとの差分に応じてずれ量（オフセット電圧）を計算し、そのずれ量を補正するように次のオートゼロ期間の参照電圧ＶＲＥＦの傾きを計算して求める。これにより、画素配列ＰＡにおける各列について共通に用いられる参照電圧ＶＲＥＦの傾きの調整において、各列のオフセット電圧Ｖｏｆｆｓｅｔのばらつきの影響を低減できる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１  固体撮像装置、ＰＣ  画素、Ｖｌｉｎ  信号線、４ａ  コンパレータ、４ｃ  カウンタ、４ｅ  スイッチ、４ｆ  容量素子、８  デジタル信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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