(57)【要約】【課題】消費電力の低減が可能な撮像装置を提供すること。【解決手段】画素を有する撮像装置であり、画素は第１の光電変換素子および第２の光電変換素子と、第１のトランジスタ乃至第５のトランジスタと、を有する。第１の光電変換素子のカソードは、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の光電変換素子のアノードは、第２のトランジスタのソースまたはドレインの一方と電気的に接続される。該撮像装置では、第１の光電変換素子により基準フレームの撮像データを取得後、第２の光電変換素子により差分検出用フレームの撮像データを取得する。そして、差分検出用フレームの撮像データの取得後に画素から出力される信号の電位である第１の電位と、基準電位である第２の電位とを比較する。第１の電位と第２の電位により、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有るか否かを判定する。【選択図】図１
2017041878.tif 000002
【特許請求の範囲】
【請求項１】
第１の光電変換素子と、第２の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有し、
前記第１の光電変換素子のカソードは、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２の光電変換素子のアノードは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする撮像装置。
【請求項２】
請求項１において、
前記第１乃至第３のトランジスタは活性層に酸化物半導体を有し、
前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
【請求項３】
請求項１または２において、
前記第１の光電変換素子と、前記第２の光電変換素子と、はセレンを含む材料を有することを特徴とする撮像装置。
【請求項４】
第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、
前記第１の光電変換素子のカソードは、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１の光電変換素子のカソードは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１の光電変換素子のアノードは、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１の光電変換素子のアノードは、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方には配線が電気的に接続され、
前記配線は、高電位と低電位を切り替えて供給する機能を有することを特徴とする撮像装置。
【請求項５】
請求項４において、
前記第１乃至第５のトランジスタは活性層に酸化物半導体を有し、
当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
【請求項６】
請求項４または５において、
前記第１の光電変換素子はセレンを含む材料を有することを特徴とする撮像装置。
【請求項７】
請求項１乃至６のいずれか一項において、
容量素子を有し、
前記容量素子の一方の端子は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする撮像装置。
【請求項８】
第１の光電変換素子と、第２の光電変換素子と、を有する画素を有する撮像装置において、
リセット動作により前記画素に電荷を蓄えた後、前記画素に照射された光の照度に応じて、前記第１の光電変換素子を通して前記電荷を放出し、その後前記画素に照射された光の照度に応じて、前記第２の光電変換素子を通して前記電荷を蓄えることを特徴とする撮像装置の動作方法。
【請求項９】
請求項１乃至７のいずれか一項に記載の撮像装置と、表示装置と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像装置およびその動作方法、ならびに電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が特許文献１および特許文献２に開示されている。
【０００４】
また、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が特許文献３に開示されている。
【０００５】
また、アバランシェ増倍現象を利用した撮像装置として、セレンを主体とする非晶質半導体層を光電変換素子として用いた撮像デバイスが特許文献４に開示されている。
【０００６】
また、ＣＭＯＳ回路上に結晶セレン薄膜を用いた光電変換素子を形成した撮像装置が非特許文献１で提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９７１１号公報
【特許文献４】特開２０１３−３３６６４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ．Ｉｍｕｒａ  ｅｔ  ａｌ．，  ”Ｈｉｇｈ  Ｓｅｎｓｉｔｉｖｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｏｖｅｒｌａｉｄ  ｗｉｔｈ  Ｔｈｉｎ−Ｆｉｌｍ  Ｃｒｙｓｔａｌｌｉｎｅ−Ｓｅｌｅｎｉｕｍ−ｂａｓｅｄ  Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｐｈｏｔｏｄｉｏｄｅ，”  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ｐｐ．８８−９１，Ｄｅｃ．２０１４．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
撮像データを表示装置などの外部機器に出力する頻度を減らすことにより、撮像装置における消費電力を低減することができる。これを実現する方法として、例えば、撮像データを前のフレームの撮像データを比較し、両者に差分がみられる場合のみ撮像データを外部機器に出力することが挙げられる。
【００１０】
本発明の一態様では、消費電力を低減した撮像装置を提供することを課題の一とする。または、小型の撮像装置を提供することを課題の一とする。または、光感度を調整することができる撮像装置を提供することを課題の一とする。または、オン電流が大きいトランジスタを有する撮像装置を提供することを課題の一とする。または、オフ電流が小さいトランジスタを有する撮像装置を提供することを課題の一とする。または、高電位を印加することができるトランジスタを有する撮像装置を提供することを課題の一とする。または、ダイナミックレンジが大きい撮像装置を提供することを課題の一とする。または、撮像データの保持時間が長い撮像装置を提供することを課題の一とする。または、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる撮像装置を提供することを課題の一とする。または、広い温度範囲で使用することができる撮像装置を提供することを課題の一とする。または、ノイズの少ない撮像データを得られる撮像装置を提供することを課題の一とする。または、光感度が高い撮像装置を提供することを課題の一とする。または、低価格の撮像装置を提供することを課題の一とする。または、信頼性の高い撮像装置を提供することを課題の一とする。
【００１１】
または、本発明の一態様では、新規な撮像装置、新規な撮像装置の動作方法、新規な電子機器等を提供することを課題の一とする。
【００１２】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の光電変換素子と、第２の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有する撮像装置である。第１の光電変換素子のカソードは、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の光電変換素子のアノードは、第２のトランジスタのソースまたはドレインの一方と電気的に接続されている。また、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの他方、第３のトランジスタのソースまたはドレインの一方および第４のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続されている。
【００１４】
また、第１乃至第３のトランジスタは活性層に酸化物半導体を有していてもよい。当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
【００１５】
また、第１の光電変換素子と、第２の光電変換素子と、はセレンを含む材料を有していてもよい。
【００１６】
第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有する撮像装置も本発明の一態様である。第１の光電変換素子のカソードは、第１のトランジスタのソースまたはドレインの一方および第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の光電変換素子のアノードは、第３のトランジスタのソースまたはドレインの一方および第４のトランジスタのソースまたはドレインの一方と電気的に接続されている。また、第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第４のトランジスタのソースまたはドレインの他方、第５のトランジスタのソースまたはドレインの一方および第６のトランジスタのゲートと電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続されている。また、第２のトランジスタのソースまたはドレインの他方には配線が電気的に接続され、該配線は、高電位と低電位を切り替えて供給する機能を有する。
【００１７】
また、第１乃至第５のトランジスタは活性層に酸化物半導体を有していてもよい。当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
【００１８】
また、第１の光電変換素子はセレンを含む材料を有していてもよい。
【００１９】
また、本発明の一態様の撮像装置は容量素子を有していてもよい。容量素子の一方の端子は、第１のトランジスタのソースまたはドレインの他方と電気的に接続されていてもよい。
【００２０】
また、第１の光電変換素子と、第２の光電変換素子と、を有する画素を有する撮像装置の動作方法も本発明の一態様である。該動作方法では、リセット動作により画素に電荷を蓄えた後、画素に照射された光の照度に応じて、第１の光電変換素子を通して電荷を放出し、その後画素に照射された光の照度に応じて、第２の光電変換素子を通して電荷を蓄える。
【００２１】
本発明の一態様の撮像装置と、表示装置と、を有する電子機器も本発明の一態様である。
【発明の効果】
【００２２】
本発明の一態様では、消費電力を低減した撮像装置を提供することができる。または、小型の撮像装置を提供することができる。または、光感度を調整することができる撮像装置を提供することができる。または、オン電流が大きいトランジスタを有する撮像装置を提供することができる。または、オフ電流が小さいトランジスタを有する撮像装置を提供することができる。または、高電位を印加することができるトランジスタを有する撮像装置を提供することができる。または、ダイナミックレンジが大きい撮像装置を提供することができる。または、撮像データの保持時間が長い撮像装置を提供することができる。または、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる撮像装置を提供することができる。または、広い温度範囲で使用することができる撮像装置を提供することができる。または、ノイズの少ない撮像データを得られる撮像装置を提供することができる。または、光感度が高い撮像装置を提供することができる。または、低価格の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。
【００２３】
または、本発明の一態様では、新規な撮像装置、新規な撮像装置の動作方法、新規な電子機器等を提供することができる。
【００２４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】撮像装置の画素回路を説明する図。
【図２】撮像動作を説明するタイミングチャート。
【図３】撮像動作を説明するタイミングチャート。
【図４】撮像動作を説明するタイミングチャート。
【図５】撮像動作を説明するタイミングチャート。
【図６】撮像装置を説明するブロック図。
【図７】画素回路および差分判定用回路を説明する図。
【図８】撮像装置の動作方法を説明するフローチャート。
【図９】撮像装置の動作方法を説明するフローチャート。
【図１０】撮像装置の画素回路を説明する図。
【図１１】撮像動作を説明するタイミングチャート。
【図１２】撮像動作を説明するタイミングチャート。
【図１３】撮像動作を説明するタイミングチャート。
【図１４】撮像動作を説明するタイミングチャート。
【図１５】撮像装置の画素回路を説明する図。
【図１６】撮像装置の画素回路を説明する図。
【図１７】撮像動作を説明するタイミングチャート。
【図１８】撮像動作を説明するタイミングチャート。
【図１９】撮像動作を説明するタイミングチャート。
【図２０】撮像動作を説明するタイミングチャート。
【図２１】撮像装置の画素回路を説明する図。
【図２２】撮像装置の画素回路を説明する図。
【図２３】撮像装置の画素回路を説明する図。
【図２４】撮像装置の画素回路を説明する図。
【図２５】撮像装置の画素回路を説明する図。
【図２６】ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。
【図２７】撮像装置の画素回路を説明する図。
【図２８】撮像動作を説明するタイミングチャート。
【図２９】撮像装置の画素回路を説明する図。
【図３０】撮像装置の構成を説明する断面図。
【図３１】撮像装置の構成を説明する断面図。
【図３２】撮像装置の構成を説明する断面図。
【図３３】撮像装置の構成を説明する断面図。
【図３４】撮像装置の構成を説明する断面図。
【図３５】撮像装置の構成を説明する断面図および回路図。
【図３６】撮像装置の構成を説明する断面図。
【図３７】撮像装置の構成を説明する断面図。
【図３８】撮像装置の構成を説明する断面図。
【図３９】撮像装置の構成を説明する断面図。
【図４０】撮像装置の構成を説明する断面図。
【図４１】撮像装置の構成を説明する断面図。
【図４２】撮像装置の構成を説明する断面図。
【図４３】撮像装置の構成を説明する断面図。
【図４４】湾曲した撮像装置を説明する図。
【図４５】トランジスタを説明する上面図および断面図。
【図４６】トランジスタを説明する上面図および断面図。
【図４７】トランジスタのチャネル幅方向の断面を説明する図。
【図４８】酸化物半導体層を説明する上面図および断面図。
【図４９】トランジスタを説明する上面図および断面図。
【図５０】トランジスタを説明する上面図および断面図。
【図５１】トランジスタのチャネル幅方向の断面を説明する図。
【図５２】トランジスタのチャネル長方向の断面を説明する図。
【図５３】トランジスタのチャネル長方向の断面を説明する図。
【図５４】トランジスタを説明する上面図および断面図。
【図５５】トランジスタを説明する上面図。
【図５６】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図５７】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図５８】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図５９】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図６０】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図６１】撮像装置を収めたパッケージの斜視図および断面図。
【図６２】撮像装置を収めたパッケージの斜視図および断面図。
【図６３】電子機器を説明する図。
【発明を実施するための形態】
【００２６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２７】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２８】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２９】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、「ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。
【００３０】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３１】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３２】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
【００３３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３７】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３８】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３９】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４０】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
【００４１】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電層が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４２】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００４３】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００４４】
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４５】
（実施の形態１）
本発明の一態様の撮像装置について図面を用いて説明する。
【００４６】
本明細書等において撮像装置とは、撮像機能を有する装置全般を指す。または、撮像機能を有する回路、あるいは該回路を含むシステム全体を撮像装置という。
【００４７】
本発明の一態様は、差分検出機能を有する撮像装置に関する。差分検出機能とは、撮像データを前のフレームの撮像データと比較し、両者に差分があるか否かを検出する機能を意味する。これにより、例えば差分があった場合はフレーム内の物体が動いたとすることにより、物体の動作を検出することができる。差分が検出された場合、つまりフレーム内の物体に動きが見られた場合のみ撮像データを外部機器に出力することにより、全フレームの撮像データを外部機器に出力する場合より例えば消費電力を低減することができる。
【００４８】
本明細書において、撮像装置の外部に設けられた機器のことを外部機器と呼ぶ場合がある。外部機器として、例えば表示装置が挙げられる。
【００４９】
本発明の一態様である撮像装置が有する画素１０の回路図を図１に示す。画素１０は、光電変換素子２０ａと、光電変換素子２０ｂと、トランジスタ３１ａと、トランジスタ３１ｂと、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、容量素子４１と、を有する。なお、図１において、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４はすべてｎチャネル型トランジスタとする。
【００５０】
なお、本明細書ではｎチャネル型トランジスタをｎ−ｃｈ型トランジスタ、ｐチャネル型トランジスタをｐ−ｃｈ型トランジスタと呼ぶことがある。
【００５１】
図１の画素１０において、光電変換素子２０ａのカソードは、トランジスタ３１ａのソースまたはドレインの一方と電気的に接続されている。また、光電変換素子２０ｂのアノードは、トランジスタ３１ｂのソースまたはドレインの一方と電気的に接続されている。また、トランジスタ３１ａのソースまたはドレインの他方は、トランジスタ３１ｂのソースまたはドレインの他方、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方と電気的に接続されている。
【００５２】
また、光電変換素子２０ａのアノードは、配線５１ａ（ＶＰＤａ）と電気的に接続されている。また、光電変換素子２０ｂのカソードは、配線５１ｂ（ＶＰＤｂ）と電気的に接続されている。また、トランジスタ３２のソースまたはドレインの他方は、配線５２（ＶＲ）と電気的に接続されている。また、容量素子４１の他方の端子は、配線５３（ＶＳＳ）と電気的に接続されている。また、トランジスタ３４のソースまたはドレインの他方は、配線５４（ＶＰＩ）と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの他方は、配線５５（ＶＯＵＴ）と電気的に接続されている。
【００５３】
また、トランジスタ３１ａのゲートは、配線６１ａ（ＴＸａ）と電気的に接続されている。また、トランジスタ３１ｂのゲートは、配線６１ｂ（ＴＸｂ）と電気的に接続されている。また、トランジスタ３２のゲートは、配線６２（ＲＥＳ）と電気的に接続されている。また、トランジスタ３４のゲートは、配線６４（ＳＥＬ）と電気的に接続されている。
【００５４】
ここで、配線５１ａ（ＶＰＤａ）、配線５１ｂ（ＶＰＤｂ）、配線５２（ＶＲ）、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）は、電源線として機能させることができる。また、配線６１ａ（ＴＸａ）、配線６１ｂ（ＴＸｂ）、配線６２（ＲＥＳ）および配線６４（ＳＥＬ）は、信号線として機能させることができる。
【００５５】
上記構成において、トランジスタ３１ａのソースまたはドレインの他方、トランジスタ３１ｂのソースまたはドレインの他方、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子が接続されるノードをＦＤとする。
【００５６】
画素１０において、光電変換素子２０ａおよび光電変換素子２０ｂは受光素子であり、画素１０に照射した光の照度に応じた電流を生成する機能を有する。トランジスタ３１ａは、画素１０に照射した光の照度に応じた、ノードＦＤから光電変換素子２０ａへの電荷の放出を制御する機能を有する。トランジスタ３１ｂは、画素１０に照射した光の照度に応じた、光電変換素子２０ｂからノードＦＤへの電荷の蓄積を制御する機能を有する。トランジスタ３２は、ノードＦＤの電位をリセットする機能を有する。トランジスタ３３は、ノードＦＤの電位に応じた信号を出力する、増幅トランジスタとしての機能を有する。トランジスタ３４は、読み出し時に画素１０の選択を制御する、選択トランジスタとしての機能を有する。
【００５７】
また、配線５５（ＶＯＵＴ）を介して、画素１０により取得された撮像データを信号として出力することができる。
【００５８】
前述のように、本発明の一態様の撮像装置が有する画素では、光電変換素子２０ａのカソードがトランジスタ３１ａのソースまたはドレインの一方と電気的に接続されており、光電変換素子２０ｂのアノードがトランジスタ３１ｂのソースまたはドレインの一方と電気的に接続されている。画素を当該構成とすることにより、本発明の一態様の撮像装置は、通常撮像モードまたは差分検出モードにより動作することができる。通常撮像モードは、図１に示す画素１０により取得された撮像データを外部機器に出力するモードである。差分検出モードは、詳細は後述するが、基準フレームの撮像データの取得後に差分検出用フレームの撮像データの取得を行い、差分検出用フレームの撮像データの取得後に出力される信号の電位に応じて基準フレームの撮像データと、差分検出用フレームの撮像データとの間に差分が有るか否かを判定することにより差分検出を行うモードである。差分検出モードでは、例えば差分があった場合はフレーム内の物体が動いたとすることにより、物体の動作を検出することができる。
【００５９】
なお、図１に示す構成の画素１０を、積分型の画素と呼ぶ場合がある。
【００６０】
次に、図１に示す画素１０の動作について、図２乃至図５に示すタイミングチャートを用いて詳細な説明を行う。該タイミングチャートは、配線６１ａ（ＴＸａ）、配線６１ｂ（ＴＸｂ）、配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位を示す。
【００６１】
なお、図２および図３に示すタイミングチャートに基づいて画素１０が動作する場合、配線５１ｂ（ＶＰＤｂ）、配線５２（ＶＲ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５１ａ（ＶＰＤａ）および配線５３（ＶＳＳ）の電位をＬレベルとする。
【００６２】
本明細書において、Ｈレベルは高電位を、Ｌレベルは低電位をそれぞれ示す。また、Ｌレベルは例えば接地電位とすることができる。
【００６３】
通常撮像モードにおける画素１０の動作について、図２に示すタイミングチャートを用いて説明する。時刻Ｔ０１乃至時刻Ｔ０５において１フレーム目の撮像データの取得および読み出しを行い、時刻Ｔ１１乃至時刻Ｔ１５において２フレーム目の撮像データの取得および読み出しを行う。
【００６４】
時刻Ｔ０１において、配線６１ａ（ＴＸａ）および配線６２（ＲＥＳ）の電位をＨレベルとすることにより、トランジスタ３１ａおよびトランジスタ３２をオンとする。また、配線６１ｂ（ＴＸｂ）および配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３１ｂおよびトランジスタ３４をオフとする。これにより、ノードＦＤの電位は配線５２（ＶＲ）の電位ＶＲに設定される。
【００６５】
時刻Ｔ０２において、配線６２（ＲＥＳ）の電位をＬレベルとすることにより、トランジスタ３２をオフとする。これにより、ノードＦＤの電位が低下し始める。ノードＦＤの電位は、画素１０に照射する光の照度が高いほど大きく低下する。
【００６６】
時刻Ｔ０３において、配線６１ａ（ＴＸａ）の電位をＬレベルとすることにより、トランジスタ３１ａをオフとする。これにより、ノードＦＤの電位が保持される。以上の動作により１フレーム目の撮像データを取得する。
【００６７】
時刻Ｔ０４において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて配線５５（ＶＯＵＴ）から信号が出力される。なお、該信号は時刻Ｔ０１乃至時刻Ｔ０３において取得した撮像データに対応する。なお、ノードＦＤの電位が低いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は低くなる。すなわち、画素１０に照射する光の照度が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は低くなる。
【００６８】
時刻Ｔ０５において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により１フレーム目の撮像データが読み出され、外部機器に出力される。
【００６９】
時刻Ｔ１１乃至時刻Ｔ１５における動作は、時刻Ｔ０１乃至時刻Ｔ０５における動作と同様である。このように、時刻Ｔ０１乃至時刻Ｔ０５における動作を繰り返すモードが、通常撮像モードである。
【００７０】
次に、差分検出モードにおける画素１０の動作について、図３に示すタイミングチャートを用いて説明する。
【００７１】
時刻Ｔ１０１乃至時刻Ｔ１０３は、基準フレームの撮像データを取得する期間に相当する。時刻Ｔ１０１乃至時刻Ｔ１０３における動作は、図２に示す時刻Ｔ０１乃至時刻Ｔ０３における動作と同様である。
【００７２】
時刻Ｔ１１１乃至時刻Ｔ１１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が無い場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ１１１乃至時刻Ｔ１１２において画素１０に照射する光の照度は、時刻Ｔ１０２乃至時刻Ｔ１０３において画素１０に照射する光の照度と等しい。
【００７３】
時刻Ｔ１１１において、配線６１ｂ（ＴＸｂ）の電位をＨレベルとすることによりトランジスタ３１ｂをオンとする。また、時刻Ｔ１１２において、配線６１ｂ（ＴＸｂ）の電位をＬレベルとすることによりトランジスタ３１ｂをオフとする。以上の動作により差分検出用フレームの撮像データを取得する。
【００７４】
トランジスタ３１ｂのソースまたはドレインの一方は光電変換素子２０ｂのアノードと電気的に接続されており、光電変換素子２０ｂのカソードにはＨレベル電位が印加されている。したがって、時刻Ｔ１１１乃至時刻Ｔ１１２において画素１０に光を照射すると、ノードＦＤの電位が上昇する。ここで、画素１０に照射される光の照度が同じであれば、トランジスタ３１ａをオンとした場合に光電変換素子２０ａに流れる単位時間当たりの電荷量と、トランジスタ３１ｂをオンとした場合に光電変換素子２０ｂに流れる単位時間当たりの電荷量とがノードＦＤの電位によらず等しいとする。さらに時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と時刻Ｔ１１１乃至時刻Ｔ１１２の間隔が等しいとする。以上の条件下において、時刻Ｔ１１２においてノードＦＤの電位はＶＲまで上昇する。
【００７５】
なお、ここでは時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と時刻Ｔ１１１乃至時刻Ｔ１１２の間隔は等しいとしたが、画素１０に照射される光の照度が等しい場合、時刻Ｔ１０２乃至時刻Ｔ１０３におけるノードＦＤの電位低下と、時刻Ｔ１１１乃至時刻Ｔ１１２におけるノードＦＤの電位上昇が等しくなるように設定することが本発明の一態様の本質である。したがって、上記条件を満たすように、時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と、時刻Ｔ１１１乃至時刻Ｔ１１２の間隔とを適宜調整する構成が好ましい。
【００７６】
時刻Ｔ１１３において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて、配線５５（ＶＯＵＴ）から信号が出力される。当該信号の電位は、ノードＦＤの電位がＶＲである場合に対応する。
【００７７】
時刻Ｔ１１４において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により差分検出用フレームの撮像データが読み出される。
【００７８】
時刻Ｔ２０１乃至時刻Ｔ２０３は、再び基準フレームの撮像データを取得する期間に相当する。時刻Ｔ２０１乃至時刻Ｔ２０３における動作は、時刻Ｔ１０１乃至時刻Ｔ１０３における動作と同様である。
【００７９】
時刻Ｔ２１１乃至時刻Ｔ２１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有る場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ２１１乃至時刻Ｔ２１２において画素１０に照射する光の照度は、時刻Ｔ２０２乃至時刻Ｔ２０３において画素１０に照射する光の照度より高い。
【００８０】
時刻Ｔ２１１乃至時刻Ｔ２１４における動作は、時刻Ｔ１１１乃至時刻Ｔ１１４における動作と同様である。時刻Ｔ２１１乃至時刻Ｔ２１２において画素１０に照射する光の照度は、時刻Ｔ２０２乃至時刻Ｔ２０３において画素１０に照射する光の照度より高い。このため、時刻Ｔ２１２におけるノードＦＤの電位は時刻Ｔ２０２におけるノードＦＤの電位ＶＲよりも高い。したがって、時刻Ｔ２１３乃至時刻Ｔ２１４において配線５５（ＶＯＵＴ）から出力される信号の電位は、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位より高い。
【００８１】
時刻Ｔ３０１乃至時刻Ｔ３０３は、再び基準フレームの撮像データを取得する期間に相当する。時刻Ｔ３０１乃至時刻Ｔ３０３における動作は、時刻Ｔ２０１乃至時刻Ｔ２０３における動作と同様である。
【００８２】
時刻Ｔ３１１乃至時刻Ｔ３１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有る場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ３１１乃至時刻Ｔ３１２において画素１０に照射する光の照度は、時刻Ｔ３０２乃至時刻Ｔ３０３において画素１０に照射する光の照度より低い。
【００８３】
時刻Ｔ３１１乃至時刻Ｔ３１４における動作は、時刻Ｔ２１１乃至時刻Ｔ２１４における動作と同様である。時刻Ｔ３１１乃至時刻Ｔ３１２において画素１０に照射する光の照度が、時刻Ｔ３０２乃至時刻Ｔ３０３において画素１０に照射する光の照度より低い。このため、時刻Ｔ３１２におけるノードＦＤの電位は時刻Ｔ３０２におけるノードＦＤの電位ＶＲよりも低い。したがって、時刻Ｔ３１３乃至時刻Ｔ３１４において配線５５（ＶＯＵＴ）から出力される信号の電位は、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位より低い。
【００８４】
以上のように、差分検出モードでは、基準フレームの撮像データと差分検出用フレームの撮像データを交互に取得する。基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有る場合は、ノードＦＤの電位がＶＲと異なる。したがって、差分検出用フレームの撮像データを取得後に配線５５（ＶＯＵＴ）から出力される信号の電位が、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位と異なる。一方、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が無い場合は、ノードＦＤの電位がＶＲと等しい。したがって、差分検出用フレームの撮像データを取得後に配線５５（ＶＯＵＴ）から出力される信号の電位が、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位と等しい。
【００８５】
以上により、差分検出用フレームの撮像データの取得後に配線５５（ＶＯＵＴ）から出力される信号の電位から、基準フレームの撮像データと差分検出用フレームの撮像データとの間の差分の有無を判定することができる。
【００８６】
なお、図３に示すタイミングチャートでは基準フレームの撮像データは外部機器に出力していないが、基準フレームの撮像データを、通常撮像モードと同様に外部機器に出力してもよい。この場合、時刻Ｔ１０３、時刻Ｔ２０３または時刻Ｔ３０３における動作が終了した後、図２に示す時刻Ｔ０４および時刻Ｔ０５と同様の動作を行う。
【００８７】
図１に示す画素１０は、配線５１ｂ（ＶＰＤｂ）、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５１ａ（ＶＰＤａ）および配線５２（ＶＲ）の電位をＬレベルとして動作させることもできる。この場合における画素１０の動作を図４および図５に示すタイミングチャートを用いて説明する。
【００８８】
図４は通常撮像モードにおける画素１０の動作を示すタイミングチャートである。時刻Ｔ０１乃至時刻Ｔ０５において１フレーム目の撮像データの取得および読み出しを行い、時刻Ｔ１１乃至時刻Ｔ１５において２フレーム目の撮像データの取得および読み出しを行う。
【００８９】
時刻Ｔ０１において、配線６１ｂ（ＴＸｂ）および配線６２（ＲＥＳ）の電位をＨレベルとすることにより、トランジスタ３１ｂおよびトランジスタ３２をオンとする。また、配線６１ａ（ＴＸａ）および配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３１ａおよびトランジスタ３４をオフとする。これにより、ノードＦＤの電位は配線５２（ＶＲ）の電位ＶＲに設定される。
【００９０】
時刻Ｔ０２において、配線６２（ＲＥＳ）の電位をＬレベルとすることにより、トランジスタ３２をオフとする。配線５１ｂ（ＶＰＤｂ）の電位ＶＰＤｂはＨレベルで、配線５２（ＶＲ）の電位ＶＲはＬレベルであるので、ノードＦＤの電位は上昇する。ノードＦＤの電位は、画素１０に照射する光の照度が高いほど大きく上昇する。
【００９１】
時刻Ｔ０３において配線６１ｂ（ＴＸｂ）の電位をＬレベルとすることにより、トランジスタ３１ｂをオフとする。これにより、ノードＦＤの電位が保持される。以上の動作により１フレーム目の撮像データを取得する。
【００９２】
時刻Ｔ０４において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて配線５５（ＶＯＵＴ）から信号が出力される。なお、該信号は時刻Ｔ０１乃至時刻Ｔ０３において取得した撮像データに対応する。なお、ノードＦＤの電位が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は高くなる。すなわち、画素１０に照射する光の照度が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は高くなる。
【００９３】
時刻Ｔ０５において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により１フレーム目の撮像データが読み出され、外部機器に出力される。
【００９４】
時刻Ｔ１１乃至時刻Ｔ１５における動作は、時刻Ｔ０１乃至時刻Ｔ０５における動作と同様である。以上が通常撮像モードにおける動作である。
【００９５】
図５は差分検出モードにおける画素１０の動作を示すタイミングチャートである。時刻Ｔ１０１乃至時刻Ｔ１０３、時刻Ｔ２０１乃至時刻Ｔ２０３および時刻Ｔ３０１乃至時刻Ｔ３０３は、基準フレームの撮像データを取得する期間に相当し、それぞれ図４に示す時刻Ｔ０１乃至時刻Ｔ０３における動作と同様である。
【００９６】
時刻Ｔ１１１乃至時刻Ｔ１１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が無い場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ１１１乃至時刻Ｔ１１２において画素１０に照射する光の照度は、時刻Ｔ１０２乃至時刻Ｔ１０３において画素１０に照射する光の照度と等しい。
【００９７】
時刻Ｔ１１１において、配線６１ａ（ＴＸａ）の電位をＨレベルとすることによりトランジスタ３１ａをオンとする。また、時刻Ｔ１１２において、配線６１ａ（ＴＸａ）の電位をＬレベルとすることによりトランジスタ３１ａをオフとする。以上の動作により差分検出用フレームの撮像データを取得する。
【００９８】
トランジスタ３１ａのソースまたはドレインの一方は光電変換素子２０ａのカソードと電気的に接続されており、光電変換素子２０ａのアノードにはＬレベル電位が印加されている。したがって、時刻Ｔ１１１乃至時刻Ｔ１１２において画素１０に光を照射するとノードＦＤの電位が低下する。ここで、画素１０に照射される光の照度が同じであれば、トランジスタ３１ａをオンとした場合に光電変換素子２０ａに流れる単位時間当たりの電荷量と、トランジスタ３１ｂをオンとした場合に光電変換素子２０ｂに流れる単位時間当たりの電荷量がノードＦＤの電位によらず等しいとする。さらに時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と時刻Ｔ１１１乃至時刻Ｔ１１２の間隔が等しいとする。以上の条件下において、時刻Ｔ１１２においてノードＦＤの電位はＶＲまで低下する。
【００９９】
なお、ここでは時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と時刻Ｔ１１１乃至時刻Ｔ１１２の間隔は等しいとしたが、画素１０に照射される光の照度が等しい場合、時刻Ｔ１０２乃至時刻Ｔ１０３におけるノードＦＤの電位上昇と、時刻Ｔ１１１乃至時刻Ｔ１１２におけるノードＦＤの電位低下が等しくなるように設定することが本発明の一態様の本質である。したがって、上記条件を満たすように時刻Ｔ１０２乃至時刻Ｔ１０３の間隔と、時刻Ｔ１１１乃至時刻Ｔ１１２の間隔とを適宜調整する構成が好ましい。
【０１００】
時刻Ｔ１１３において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて、配線５５（ＶＯＵＴ）から信号が出力される。当該信号の電位は、ノードＦＤの電位がＶＲである場合に対応する。
【０１０１】
時刻Ｔ１１４において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により差分検出用フレームの撮像データが読み出される。
【０１０２】
時刻Ｔ２１１乃至時刻Ｔ２１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有る場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ２１１乃至時刻Ｔ２１２において画素１０に照射する光の照度が、時刻Ｔ２０２乃至時刻Ｔ２０３において画素１０に照射する光の照度より高い。
【０１０３】
時刻Ｔ２１１乃至時刻Ｔ２１４における動作は、時刻Ｔ１１１乃至時刻Ｔ１１４における動作と同様である。時刻Ｔ２１１乃至時刻Ｔ２１２において画素１０に照射する光の照度は、時刻Ｔ２０２乃至時刻Ｔ２０３において画素１０に照射する光の照度より高い。このため、時刻Ｔ２１２におけるノードＦＤの電位は時刻Ｔ２０２におけるノードＦＤの電位ＶＲよりも低い。したがって、時刻Ｔ２１３乃至時刻Ｔ２１４において配線５５（ＶＯＵＴ）から出力される信号の電位は、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位より低い。
【０１０４】
時刻Ｔ３１１乃至時刻Ｔ３１４は、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有る場合に、差分検出用フレームの撮像データの取得および読み出しを行う期間に相当する。なお、時刻Ｔ３１１乃至時刻Ｔ３１２において画素１０に照射する光の照度が、時刻Ｔ３０２乃至時刻Ｔ３０３において画素１０に照射する光の照度より低い。
【０１０５】
時刻Ｔ３１１乃至時刻Ｔ３１４における動作は、時刻Ｔ２１１乃至時刻Ｔ２１４における動作と同様である。時刻Ｔ３１１乃至時刻Ｔ３１２において画素１０に照射する光の照度は、時刻Ｔ３０２乃至時刻Ｔ３０３において画素１０に照射する光の照度より低い。このため、時刻Ｔ３１２におけるノードＦＤの電位は時刻Ｔ３０２におけるノードＦＤの電位ＶＲよりも高い。したがって、時刻Ｔ３１３乃至時刻Ｔ３１４において配線５５（ＶＯＵＴ）から出力される信号の電位は、ノードＦＤの電位がＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位より高い。
【０１０６】
以上が差分検出モードにおける動作である。なお、図５に示すタイミングチャートでは基準フレームの撮像データは外部機器に出力していないが、基準フレームの撮像データを、通常撮像モードと同様に外部機器に出力してもよい。この場合、時刻Ｔ１０３、時刻Ｔ２０３または時刻Ｔ３０３における動作が終了した後、図４に示す時刻Ｔ０４および時刻Ｔ０５と同様の動作を行う。
【０１０７】
本発明の一態様の撮像装置の構成を示すブロック図を図６に示す。撮像装置は、画素１０、回路１２、回路１３、回路１４および回路１５を有する。画素１０はマトリクス状に配置されて画素アレイ１１を構成する。
【０１０８】
なお、図６では回路１５は画素アレイ１１の列ごとに設けられているが、これに限られない。例えば本発明の一態様の撮像装置１個あたり、回路１５を１個だけ設けてもよい。
【０１０９】
画素１０は、回路１２、回路１３、回路１４と電気的に接続されている。また、画素１０は、配線５５（ＶＯＵＴ）を介して回路１３および回路１５と電気的に接続されている。
【０１１０】
回路１２は、画素アレイ１１の行を選択する、行ドライバとしての機能を有する。回路１３は、画素アレイ１１の列を選択する、列ドライバとしての機能を有する。回路１４は、Ａ／Ｄ変換回路としての機能を有する。
【０１１１】
回路１２および回路１３には、様々な回路、例えば、デコーダやシフトレジスタ等が用いられる。
【０１１２】
回路１５は、差分検出モードにおいて、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有るか否かを判定する機能を有する。これは、差分検出モードにおいて配線５５（ＶＯＵＴ）から出力される信号の電位を、図１に示す画素１０が有するノードＦＤの電位が配線５２（ＶＲ）の電位ＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位と比較することにより行うことができる。
【０１１３】
なお、画素１０が有するノードＦＤの電位が配線５２（ＶＲ）の電位ＶＲである場合に配線５５（ＶＯＵＴ）から出力される信号の電位を、基準電位と呼ぶことがある。
【０１１４】
差分検出モードにおいて配線５５（ＶＯＵＴ）から出力される信号の電位と、基準電位とが異なる場合は、回路１５において基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有ると判定することができる。一方、差分検出モードにおいて配線５５（ＶＯＵＴ）から出力される信号の電位と、基準電位とが等しい場合は、差分が無いと判定することができる。
【０１１５】
また、回路１５は、差分判定を行った後、判定信号１６を生成する機能を有する。判定信号１６は、例えば１ビットの出力とすることができ、差分判定の結果を本発明の一態様の撮像装置が有する回路および外部機器に伝達する機能を有する。
【０１１６】
基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有ると判定された場合は判定信号１６をアクティブとし、差分が無いと判定された場合は判定信号１６を非アクティブとすることができる。
【０１１７】
ここで、判定信号１６をアクティブにするとは、例えば判定信号１６の電位をＨレベルとすることをいう。逆に判定信号１６を非アクティブにするとは、例えば判定信号１６の電位をＬレベルとすることをいう。判定信号１６の論理は、逆でもよい。
【０１１８】
なお、差分検出モードでは、回路１４を非アクティブとすることができる。また、通常撮像モードでは、回路１５を非アクティブとすることができる。以上により、消費電力を低減することができる。
【０１１９】
回路１５の構成および、画素１０と回路１５との接続関係を説明する回路図を図７に示す。回路１５は、コンパレータ１７ａと、コンパレータ１７ｂと、ＯＲ回路１８と、バッファ１９と、トランジスタ３５と、を有する。
【０１２０】
なお、図７ではトランジスタ３５はｎ−ｃｈ型としているが、場合によっては、または、状況に応じて、ｐ−ｃｈ型としてもよい。また、トランジスタ３５は、スイッチング特性を有していればトランジスタでなくても構わない。
【０１２１】
図７に示す回路１５において、コンパレータ１７ａの反転入力端子およびコンパレータ１７ｂの非反転入力端子は、配線５５（ＶＯＵＴ）と電気的に接続されている。また、コンパレータ１７ａの出力端子およびコンパレータ１７ｂの出力端子は、ＯＲ回路１８の入力端子と電気的に接続されている。また、ＯＲ回路１８の出力端子は、バッファ１９の入力端子と電気的に接続されている。また、バッファ１９の出力端子は、トランジスタ３５のソースまたはドレインの一方と電気的に接続されている。
【０１２２】
また、コンパレータ１７ａの非反転入力端子は、配線５６（Ｖｒｅｆ＋）と電気的に接続されている。また、コンパレータ１７ｂの反転入力端子は、配線５７（Ｖｒｅｆ−）と電気的に接続されている。また、トランジスタ３５のソースまたはドレインの他方は、配線５８（ＥＯＵＴ）と電気的に接続されている。また、トランジスタ３５のゲートは、配線６５（ＳＷ１）と電気的に接続されている。
【０１２３】
なお、図示しないが、配線６５（ＳＷ１）は図６に示す回路１３と電気的に接続されている。
【０１２４】
配線５６（Ｖｒｅｆ＋）には電位Ｖｒｅｆ＋を、配線５７（Ｖｒｅｆ−）には電位Ｖｒｅｆ−をそれぞれ印加する。なお、電位Ｖｒｅｆ＋は基準電位より低く、電位Ｖｒｅｆ−は基準電位より高い。
【０１２５】
差分検出モードにおいて、差分検出用フレームの撮像データの取得後に配線５５（ＶＯＵＴ）から出力された信号の電位ＶＯＵＴが、コンパレータ１７ａの反転入力端子およびコンパレータ１７ｂの非反転入力端子に印加される。コンパレータ１７ａは、電位ＶＯＵＴが電位Ｖｒｅｆ＋より低い場合はＨレベルの電位の信号を出力し、電位ＶＯＵＴが電位Ｖｒｅｆ＋より高い場合はＬレベルの電位の信号を出力する。また、コンパレータ１７ｂは、電位ＶＯＵＴが電位Ｖｒｅｆ−より高い場合はＨレベルの電位の信号を出力し、電位ＶＯＵＴが電位Ｖｒｅｆ−より低い場合はＬレベルの電位の信号を出力する。
【０１２６】
そして、ＯＲ回路１８は、コンパレータ１７ａとコンパレータ１７ｂの少なくとも一方がＨレベルの電位の信号を出力した場合にＨレベルの電位の信号を出力し、コンパレータ１７ａとコンパレータ１７ｂの両方がＬレベルの電位の信号を出力した場合にＬレベルの電位の信号を出力する。つまり、ＯＲ回路１８は判定信号１６を出力する機能を有する。
【０１２７】
回路１５は、電位ＶＯＵＴ＜電位Ｖｒｅｆ＋または電位ＶＯＵＴ＞電位Ｖｒｅｆ−である場合はＨレベル電位の判定信号１６を出力する。つまり、基準フレームの撮像データと、差分検出用フレームの撮像データとの間に差分が有ると判定する。また、回路１５は、電位Ｖｒｅｆ＋＜電位ＶＯＵＴ＜電位Ｖｒｅｆ−である場合はＬレベル電位の判定信号１６を出力する。つまり、基準フレームの撮像データと、差分検出用フレームの撮像データとの間に差分が無いと判定する。
【０１２８】
なお、電位Ｖｒｅｆ＋および電位Ｖｒｅｆ−は、光電変換素子２０ａおよび光電変換素子２０ｂの特性バラつきなどに起因して発生するオフセット電圧を考慮して設定することが好ましい。
【０１２９】
ＯＲ回路１８から出力された判定信号１６は、誤検出を防ぐためにバッファ１９により論理値を補正する。そして、判定信号１６を外部に出力する場合は、配線６５（ＳＷ１）の電位をＨレベル（トランジスタ３５がｐ−ｃｈ型の場合はＬレベル）とすることによりトランジスタ３５をオンとする。以上により、配線５８（ＥＯＵＴ）を通して判定信号１６を回路１５の外部に出力することができる。
【０１３０】
なお、回路１５はバッファ１９を有さない構成とすることもできる。また、回路１５はＯＲ回路１８を有さない構成とすることもできる。
【０１３１】
また、配線５５（ＶＯＵＴ）、配線５６（Ｖｒｅｆ＋）および配線５７（Ｖｒｅｆ−）を電気的に接続するコンパレータ１７ａおよびコンパレータ１７ｂの入力端子は、適宜変更することができる。さらに、ＯＲ回路１８は適宜、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路などの論理回路を用いることができる。以上により、例えば基準フレームの撮像データと、差分検出用フレームの撮像データとの間で差分が有ると判定された場合は判定信号１６の電位をＬレベルとし、差分が無いと判定された場合は判定信号１６の電位をＨレベルとすることができる。
【０１３２】
次に、本発明の一態様の撮像装置の動作について、図８に示すフローチャートを用いて説明する。
【０１３３】
まず、図２または図４に示すように通常撮像モードにより撮像を行う（Ｓ１）。該モードでは、すべての画素１０で撮像データを取得する。取得した撮像データは、回路１４で順次デジタルデータに変換後、外部機器へ出力する。
【０１３４】
次に、差分検出モードに切り替えるか否かの判定を行う（Ｓ２）。あらかじめ設定した切り替え条件を満たしていない場合、Ｓ１およびＳ２を再度行う。なお、切り替え条件として、例えば指定した時間が経過、あるいは差分検出モードに切り替える信号の入力などが挙げられる。
【０１３５】
切り替え条件を満たしている場合、図３または図５に示すように差分検出モードにより基準フレームの撮像データの取得を行う（Ｓ３）。その後、差分検出用フレームの撮像データを取得し、差分検出用フレームの撮像データを回路１５へ出力する（Ｓ４）。
【０１３６】
次に、基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が有るか否かを回路１５により判定する（Ｓ５）。判定は、判定信号１６がアクティブか非アクティブかで行うことができる。判定信号１６がアクティブである場合は差分が有ると判定され、非アクティブである場合は差分が無いと判定される。
【０１３７】
差分が無い場合はＳ３乃至Ｓ５が繰り返し実行される。一方、差分が有る場合は、通常撮像モードに切り替わり、Ｓ１と同様に撮像を行う。以上が本発明の一態様である撮像装置の動作である。
【０１３８】
なお、Ｓ５により基準フレームの撮像データと差分検出用フレームの撮像データとの間に差分が無いと判定された場合、図９に示すように、通常撮像モードへ切り替えるか否かの判定を行ってもよい（Ｓ６）。あらかじめ設定した切り替え条件を満たしている場合、通常撮像モードに切り替わり、Ｓ１と同様に撮像を行う。また、切り替え条件を満たしていない場合、図８に示す場合と同様にＳ３乃至Ｓ５が繰り返し実行される。切り替え条件として、例えば指定した時間が経過、あるいは通常撮像モードへ切り替える制御信号の入力などが挙げられる。
【０１３９】
本発明の一態様の撮像装置において、差分検出モードではＡ／Ｄ変換などの膨大な電力を消費する処理を行わなくてよく、判定信号１６を生成するなど、最低限の処理を行うだけでよい。このため、差分検出モードを有さず、全フレーム分の撮像データを外部機器に出力する場合と比べて消費電力を低減することができる。
【０１４０】
なお、図１、図６および図７に示す構成は、それぞれ任意に組み合わせることができる。
【０１４１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４２】
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置が有する画素１０の変形例について図面を用いて説明する。
【０１４３】
本発明の一態様の撮像装置が有する画素１０は、図１に示す構成だけでなく、図１０に示す構成とすることもできる。図１０に示す画素１０は、光電変換素子２０と、トランジスタ３６ａと、トランジスタ３６ｂと、トランジスタ３７ａと、トランジスタ３７ｂと、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、容量素子４１と、を有する。なお、図１０において、トランジスタ３６ａ、トランジスタ３６ｂ、トランジスタ３７ａ、トランジスタ３７ｂおよびトランジスタ３２乃至トランジスタ３４はすべてｎ−ｃｈ型トランジスタとする。
【０１４４】
図１０に示す画素１０において、光電変換素子２０のカソードは、トランジスタ３６ａのソースまたはドレインの一方およびトランジスタ３７ａのソースまたはドレインの一方と電気的に接続されている。また、光電変換素子２０のアノードは、トランジスタ３６ｂのソースまたはドレインの一方およびトランジスタ３７ｂのソースまたはドレインの一方と電気的に接続されている。また、トランジスタ３６ａのソースまたはドレインの他方は、トランジスタ３７ｂのソースまたはドレインの他方、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方と電気的に接続されている。
【０１４５】
また、トランジスタ３６ｂのソースまたはドレインの他方およびトランジスタ３７ａのソースまたはドレインの他方は、配線５１（ＶＰＤ）と電気的に接続されている。また、トランジスタ３２のソースまたはドレインの他方は、配線５２（ＶＲ）と電気的に接続されている。また、容量素子４１の他方の端子は、配線５３（ＶＳＳ）と電気的に接続されている。また、トランジスタ３４のソースまたはドレインの他方は、配線５４（ＶＰＩ）と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの他方は、配線５５（ＶＯＵＴ）と電気的に接続されている。
【０１４６】
また、トランジスタ３６ａのゲートは、配線６６ａ（ＴＸ１ａ）と電気的に接続されている。また、トランジスタ３６ｂのゲートは、配線６６ｂ（ＴＸ１ｂ）と電気的に接続されている。また、トランジスタ３７ａのゲートは、配線６７ａ（ＴＸ２ａ）と電気的に接続されている。また、トランジスタ３７ｂのゲートは、配線６７ｂ（ＴＸ２ｂ）と電気的に接続されている。また、トランジスタ３２のゲートは、配線６２（ＲＥＳ）と電気的に接続されている。また、トランジスタ３４のゲートは、配線６４（ＳＥＬ）と電気的に接続されている。
【０１４７】
ここで、配線５１（ＶＰＤ）、配線５２（ＶＲ）、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）は、電源線として機能させることができる。また、配線６６ａ（ＴＸ１ａ）、配線６６ｂ（ＴＸ１ｂ）、配線６７ａ（ＴＸ２ａ）、配線６７ｂ（ＴＸ２ｂ）、配線６２（ＲＥＳ）および配線６４（ＳＥＬ）は、信号線として機能させることができる。
【０１４８】
上記構成において、トランジスタ３６ａのソースまたはドレインの他方、トランジスタ３７ｂのソースまたはドレインの他方、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子が接続されるノードをＦＤとする。
【０１４９】
図１０に示す構成の画素１０において、光電変換素子２０は受光素子であり、画素１０に照射した光の照度に応じた電流を生成する機能を有する。トランジスタ３６ａ、トランジスタ３６ｂ、トランジスタ３７ａおよびトランジスタ３７ｂは、光電変換素子２０からノードＦＤへの電荷の蓄積またはノードＦＤから光電変換素子２０への電荷の放出を制御する機能を有する。なお、トランジスタ３２乃至トランジスタ３４が有する機能は、図１に示す構成の画素１０と同様である。
【０１５０】
また、配線５５（ＶＯＵＴ）を介して、画素１０により取得された撮像データを信号として出力することができる。
【０１５１】
画素１０を図１０に示す構成とすることにより、図１に示す構成より１画素あたりの光電変換素子の数を減らすことができる。これにより、１画素あたりの占有面積を小さくすることができる。したがって、撮像装置の高精細化を図ることができる。
【０１５２】
図１１乃至図１４は、図１０に示す画素１０の動作を示すタイミングチャートである。該タイミングチャートは、配線５１（ＶＰＤ）、配線６６ａ（ＴＸ１ａ）、配線６６ｂ（ＴＸ１ｂ）、配線６７ａ（ＴＸ２ａ）、配線６７ｂ（ＴＸ２ｂ）、配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位を示す。
【０１５３】
なお、図１１および図１２に示すタイミングチャートに基づいて画素１０が動作する場合、配線５２（ＶＲ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５３（ＶＳＳ）の電位をＬレベルとする。
【０１５４】
図１１は、通常撮像モードにおける画素１０の動作を示すタイミングチャートである。また、図１２は、差分検出モードにおける画素１０の動作を示すタイミングチャートである。
【０１５５】
図１１および図１２に示すタイミングチャートにおいて、各時刻における配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位は、それぞれ図２および図３に示す場合と同様である。また、各時刻における配線６６ａ（ＴＸ１ａ）および配線６６ｂ（ＴＸ１ｂ）の電位は、図２および図３に示す配線６１ａ（ＴＸａ）の電位と同様である。さらに、各時刻における配線６７ａ（ＴＸ２ａ）および配線６７ｂ（ＴＸ２ｂ）の電位は、図２および図３に示す配線６１ｂ（ＴＸｂ）の電位と同様である。
【０１５６】
図１１に示すように通常撮像モードで動作する場合は、配線５１（ＶＰＤ）の電位はＬレベルとする。図１２に示すように差分検出モードで動作する場合は、時刻Ｔ１１１、時刻Ｔ２１１および時刻Ｔ３１１の直前の時刻Ｔ１１０、時刻Ｔ２１０および時刻Ｔ３１０において、配線５１（ＶＰＤ）の電位をＨレベルとする。また、時刻Ｔ２０１および時刻Ｔ３０１の直前の時刻Ｔ２００および時刻Ｔ３００において、配線５１（ＶＰＤ）の電位をＬレベルとする。つまり、図１２に示す差分検出モードの動作において、配線５１（ＶＰＤ）の電位は、基準フレームの撮像データの取得の際はＬレベルとなり、差分検出用フレームの撮像データの取得の際はＨレベルとなる。
【０１５７】
図１０に示す画素１０は、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５２（ＶＲ）の電位をＬレベルとして動作させることもできる。この場合における図１０に示す画素１０の動作を図１３および図１４に示す。
【０１５８】
図１３は、通常撮像モードにおける画素１０の動作を示すタイミングチャートである。また、図１４は、差分検出モードにおける画素１０の動作を示すタイミングチャートである。
【０１５９】
図１３および図１４に示すタイミングチャートにおいて、各時刻における配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位は、図４および図５に示す場合と同様である。また、各時刻における配線６６ａ（ＴＸ１ａ）および配線６６ｂ（ＴＸ１ｂ）の電位は、図４および図５に示す配線６１ａ（ＴＸａ）の電位と同様である。さらに、各時刻における配線６７ａ（ＴＸ２ａ）および配線６７ｂ（ＴＸ２ｂ）の電位は、図４および図５に示す配線６１ｂ（ＴＸｂ）の電位と同様である。
【０１６０】
図１３に示すように通常撮像モードで動作する場合は、配線５１（ＶＰＤ）の電位はＨレベルとする。図１４に示すように差分検出モードで動作する場合は、時刻Ｔ１１１、時刻Ｔ２１１および時刻Ｔ３１１の直前の時刻Ｔ１１０、時刻Ｔ２１０および時刻Ｔ３１０において、配線５１（ＶＰＤ）の電位をＬレベルとする。また、時刻Ｔ２０１および時刻Ｔ３０１の直前の時刻Ｔ２００および時刻Ｔ３００において、配線５１（ＶＰＤ）の電位をＨレベルとする。つまり、図１４に示すように差分検出モードで動作する場合、配線５１（ＶＰＤ）の電位は、基準フレームの撮像データの取得の際はＨレベルとなり、差分検出用フレームの撮像データの取得の際はＬレベルとなる。以上が図１０に示す構成の画素１０の動作である。
【０１６１】
なお、図１１乃至図１４に示すように、配線６６ａ（ＴＸ１ａ）と配線６６ｂ（ＴＸ１ｂ）には同じレベルの電位を印加する。例えば、配線６６ａ（ＴＸ１ａ）にＨレベルの電位を印加する場合は配線６６ｂ（ＴＸ１ｂ）にもＨレベルの電位を印加し、配線６６ａ（ＴＸ１ａ）にＬレベルの電位を印加する場合は配線６６ｂ（ＴＸ１ｂ）にもＬレベルの電位を印加する。同様に、配線６７ａ（ＴＸ２ａ）と配線６７ｂ（ＴＸ２ｂ）にも同じレベルの電位を印加する。以上より、図１０に示す構成の画素１０は、図１５に示すように配線６６ａ（ＴＸ１ａ）と配線６６ｂ（ＴＸ１ｂ）を同じ配線とすることができる。また、配線６７ａ（ＴＸ２ａ）と配線６７ｂ（ＴＸ２ｂ）も同じ配線とすることができる。このような構成とすることにより、本発明の一態様の撮像装置が有する配線の数を減らすことができる。したがって、撮像装置の小型化を実現することができる。
【０１６２】
また、画素１０は図１６（Ａ）に示す構成とすることもできる。図１６（Ａ）に示す画素１０は、光電変換素子２０ａと、光電変換素子２０ｂと、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、容量素子４１と、を有する。なお、図１６（Ａ）において、トランジスタ３１乃至トランジスタ３４はすべてｎ−ｃｈ型トランジスタとする。
【０１６３】
図１６（Ａ）に示す画素１０において、光電変換素子２０ａのアノードは、光電変換素子２０ｂのアノードと電気的に接続されている。また、光電変換素子２０ａのカソードは、トランジスタ３１のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方と電気的に接続されている。
【０１６４】
また、光電変換素子２０ｂのカソードは、配線５１（ＶＰＤ）と電気的に接続されている。また、トランジスタ３２のソースまたはドレインの他方は、配線５２（ＶＲ）と電気的に接続されている。また、容量素子４１の他方の端子は、配線５３（ＶＳＳ）と電気的に接続されている。また、トランジスタ３４のソースまたはドレインの他方は、配線５４（ＶＰＩ）と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの他方は、配線５５（ＶＯＵＴ）と電気的に接続されている。
【０１６５】
また、トランジスタ３１のゲートは、配線６１（ＴＸ）と電気的に接続されている。また、トランジスタ３２のゲートは、配線６２（ＲＥＳ）と電気的に接続されている。また、トランジスタ３４のゲートは、配線６４（ＳＥＬ）と電気的に接続されている。
【０１６６】
ここで、配線５１（ＶＰＤ）、配線５２（ＶＲ）、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）は、電源線として機能させることができる。また、配線６１（ＴＸ）、配線６２（ＲＥＳ）および配線６４（ＳＥＬ）は、信号線として機能させることができる。
【０１６７】
上記構成において、トランジスタ３１のソースまたはドレインの他方、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲートおよび容量素子４１の一方の端子が接続されるノードをＦＤとする。
【０１６８】
図１６（Ａ）に示す構成の画素１０において、トランジスタ３１は、光電変換素子２０ａおよび光電変換素子２０ｂからのノードＦＤへの電荷の蓄積またはノードＦＤから光電変換素子２０ａおよび光電変換素子２０ｂへの電荷の放出を制御する機能を有する。なお、光電変換素子２０ａ、光電変換素子２０ｂおよびトランジスタ３２乃至トランジスタ３４が有する機能は、図１に示す構成の画素１０と同様である。
【０１６９】
また、配線５５（ＶＯＵＴ）を介して、画素１０により取得された撮像データを信号として出力することができる。
【０１７０】
なお、画素１０は図１６（Ｂ）に示す構成とすることもできる。該構成は、光電変換素子２０ａのカソードが光電変換素子２０ｂのカソードと電気的に接続され、光電変換素子２０ａのアノードがトランジスタ３１のソースまたはドレインの一方と電気的に接続され、光電変換素子２０ｂのアノードが配線５１（ＶＰＤ）と電気的に接続されている点が図１６（Ａ）に示す構成と異なる。
【０１７１】
画素１０を図１６（Ａ）、（Ｂ）に示す構成とすることにより、１画素あたりのトランジスタの数を減らすことができる。これにより、１画素あたりの占有面積を小さくすることができる。したがって、撮像装置の高精細化を図ることができる。
【０１７２】
図１７乃至図２０は、図１６（Ａ）、（Ｂ）に示す画素１０の動作を示すタイミングチャートである。該タイミングチャートは、配線５１（ＶＰＤ）、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位を示す。
【０１７３】
なお、図１７および図１８に示すタイミングチャートに基づいて画素１０が動作する場合、配線５２（ＶＲ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５３（ＶＳＳ）の電位をＬレベルとする。
【０１７４】
図１７は、通常撮像モードにおける画素１０の動作を示すタイミングチャートである。また、図１８は、差分検出モードにおける画素１０の動作を示すタイミングチャートである。
【０１７５】
図１７および図１８に示すタイミングチャートにおいて、各時刻における配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位は、図２および図３に示すタイミングチャートと同様である。
【０１７６】
また、図１７に示すように通常撮像モードで動作する場合は、各時刻における配線６１（ＴＸ）の電位は、図２に示す配線６１ａ（ＴＸａ）の電位と同様である。なお、配線５１（ＶＰＤ）の電位はＬレベルとする。
【０１７７】
図１８に示すように差分検出モードで動作する場合は、図３に示すタイミングチャートにおいて配線６１ａ（ＴＸａ）および配線６１ｂ（ＴＸｂ）の少なくとも一方の電位がＨレベルである時刻に、配線６１（ＴＸ）の電位をＨレベルとする。図３に示すタイミングチャートでは、配線６１ａ（ＴＸａ）の電位は、時刻Ｔ１０１乃至時刻Ｔ１０３、時刻Ｔ２０１乃至時刻Ｔ２０３および時刻Ｔ３０１乃至時刻Ｔ３０３においてＨレベルであり、配線６１ｂ（ＴＸｂ）の電位は、時刻Ｔ１１１乃至時刻Ｔ１１２、時刻Ｔ２１１乃至時刻Ｔ２１２および時刻Ｔ３１１乃至時刻Ｔ３１２においてＨレベルである。したがって、時刻Ｔ１０１乃至時刻Ｔ１０３、時刻Ｔ１１１乃至時刻Ｔ１１２、時刻Ｔ２０１乃至時刻Ｔ２０３、時刻Ｔ２１１乃至時刻Ｔ２１２、時刻Ｔ３０１乃至時刻Ｔ３０３および時刻Ｔ３１１乃至時刻Ｔ３１２において、配線６１（ＴＸ）の電位をＨレベルとする。なお、以上挙げた時刻以外では配線６１（ＴＸ）の電位はＬレベルとする。
【０１７８】
また、図１８に示すように差分検出モードで動作する場合は、時刻Ｔ１１１、時刻Ｔ２１１および時刻Ｔ３１１の直前の時刻Ｔ１１０、時刻Ｔ２１０および時刻Ｔ３１０において、配線５１（ＶＰＤ）の電位をＨレベルとする。また、時刻Ｔ２０１および時刻Ｔ３０１の直前の時刻Ｔ２００および時刻Ｔ３００において、配線５１（ＶＰＤ）の電位をＬレベルとする。つまり、図１８に示すように差分検出モードで動作する場合において、配線５１（ＶＰＤ）の電位は、基準フレームの撮像データの取得の際はＬレベルとなり、差分検出用フレームの撮像データの取得の際はＨレベルとなる。
【０１７９】
図１６（Ａ）、（Ｂ）に示す画素１０は、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５２（ＶＲ）の電位をＬレベルとして動作させることもできる。この場合における図１６（Ａ）、（Ｂ）に示す画素１０の動作を図１９および図２０に示す。
【０１８０】
図１９は、通常撮像モードにおける画素１０の動作を示すタイミングチャートである。また、図２０は、差分検出モードにおける画素１０の動作を示すタイミングチャートである。
【０１８１】
図１９および図２０に示すタイミングチャートにおいて、各時刻におけるノードＦＤの電位は、図４および図５に示すタイミングチャートと同様である。また、各時刻における配線６１（ＴＸ）、配線６２（ＲＥＳ）および配線６４（ＳＥＬ）の電位は、それぞれ図１７および図１８に示すタイミングチャートと同様である。
【０１８２】
なお、図１９に示すように通常撮像モードで動作する場合は、配線５１（ＶＰＤ）の電位はＨレベルとする。図２０に示すように差分検出モードで動作する場合は、時刻Ｔ１１１、時刻Ｔ２１１および時刻Ｔ３１１の直前の時刻Ｔ１１０、時刻Ｔ２１０および時刻Ｔ３１０において、配線５１（ＶＰＤ）の電位をＬレベルとする。また、時刻Ｔ２０１および時刻Ｔ３０１の直前の時刻Ｔ２００および時刻Ｔ３００において、配線５１（ＶＰＤ）の電位をＨレベルとする。つまり、図２０に示すように差分検出モードで動作する場合において、配線５１（ＶＰＤ）の電位は、基準フレームの撮像データの取得の際はＨレベルとなり、差分検出用フレームの撮像データの取得の際はＬレベルとなる。以上が図１６（Ａ）、（Ｂ）に示す構成の画素１０の動作である。
【０１８３】
図２１は、図１に示すトランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４をすべてｐ−ｃｈ型とした構成である。必要に応じて電位の大小関係を逆にすることなどにより、通常撮像モードにおける動作は図２または図４を、差分検出モードにおける動作は図３または図５をそれぞれ参照することができる。なお、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４のうち、一部のトランジスタをｐ−ｃｈ型に置き換えてもよい。または、ＣＭＯＳ構成にしてもよい。
【０１８４】
また、図１０および図１５に示すトランジスタ３６ａ、トランジスタ３６ｂ、トランジスタ３７ａおよびトランジスタ３７ｂのすべてまたは一部をｐ−ｃｈ型としてもよい。または、ＣＭＯＳ構成にしてもよい。必要に応じて電位の大小関係を逆にすることなどにより、通常撮像モードにおける動作は図１１または図１３を、差分検出モードにおける動作は図１２または図１４をそれぞれ参照することができる。
【０１８５】
さらに、図１６（Ａ）、（Ｂ）に示すトランジスタ３１をｐ−ｃｈ型としてもよい。または、ＣＭＯＳ構成にしてもよい。必要に応じて電位の大小関係を逆にすることなどにより、通常撮像モードにおける動作は図１７または図１９を、差分検出モードにおける動作は図１８または図２０をそれぞれ参照することができる。
【０１８６】
また、図１ではトランジスタ３４はトランジスタ３３と配線５４（ＶＰＩ）の間に配置されているが、図２２に示すようにトランジスタ３３をトランジスタ３４と配線５４（ＶＰＩ）の間に配置する構成としてもよい。
【０１８７】
また、本発明の一態様の撮像装置が有する画素１０は、図２３（Ａ）、（Ｂ）に示す構成であってもよい。
【０１８８】
図２３（Ａ）は、図１に示す画素１０からトランジスタ３２が除かれた構成である。この場合、配線５１ａ（ＶＰＤａ）はＨレベルとＬレベルに変動できる構成とする。ノードＦＤのリセット動作は、トランジスタ３１ａをオンとした状態で配線５１ａ（ＶＰＤａ）をＨレベルとすることで行うことができる。配線５１ａ（ＶＰＤａ）の電位をＨレベルとすることにより、光電変換素子２０ａには順方向バイアスがかかる。したがって、ノードＦＤをＨレベル電位にリセットすることができる。
【０１８９】
なお、ノードＦＤをＬレベル電位にリセットする場合、配線５１ｂ（ＶＰＤｂ）をＨレベルとＬレベルに変動できる構成とすればよい。トランジスタ３１ｂをオンとした状態で配線５１ｂ（ＶＰＤｂ）をＬレベルとすることでノードＦＤのリセット動作を行うことができる。配線５１ｂ（ＶＰＤｂ）の電位をＬレベルとすることにより、光電変換素子２０ｂには順方向バイアスがかかる。したがって、ノードＦＤをＬレベル電位にリセットすることができる。
【０１９０】
また、光を検出する動作を行う場合は、トランジスタ３１ａをオンとする場合は配線５１ａ（ＶＰＤａ）をＬレベルとし、トランジスタ３１ｂをオンとする場合は配線５１ｂ（ＶＰＤｂ）をＨレベルとする。これにより、光電変換素子２０ａおよび光電変換素子２０ｂに逆方向バイアスがかかるため、光の照度に応じた撮像データを取得することができる。
【０１９１】
図２３（Ｂ）は、図１に示す画素１０から容量素子４１を省略した構成である。この場合、トランジスタ３３のゲート容量と、ノードＦＤに電気的に接続された配線が有する寄生容量等により、ノードＦＤに電荷を蓄積する。
【０１９２】
図２３（Ａ）または図２３（Ｂ）に示す構成とすることで、本発明の一態様の撮像装置について、１画素あたりの占有面積を小さくすることができる。これにより、撮像装置の高精細化を図ることができる。
【０１９３】
なお、図２３において、配線の一部を図示していない。
【０１９４】
また、図１では、同じ電位を与える配線であっても異なる配線として図示したが、同じ配線としてもよい。例えば、図２４に示す画素１０のように、Ｈレベル電位を印加する配線５１ｂ（ＶＰＤｂ）、配線５２（ＶＲ）および配線５４（ＶＰＩ）を同じ配線としてもよい。また、図２５に示す画素１０のように、Ｌレベル電位を印加する配線５１ａ（ＶＰＤａ）および配線５３（ＶＳＳ）を同じ配線としてもよい。
【０１９５】
画素１０を図２４および／または図２５に示す構成とすることにより、本発明の一態様の撮像装置が有する配線の数を減らすことができる。したがって、撮像装置の小型化を実現することができる。
【０１９６】
また、図１に示す構成の画素１０において、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４を、活性層または活性領域を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタと呼ぶ）としてもよい。
【０１９７】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流をいう場合がある。
【０１９８】
トランジスタのオフ電流は、電圧Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となる電圧Ｖｇｓの値が存在することをいう場合がある。トランジスタのオフ電流は、所定の電圧Ｖｇｓにおけるオフ状態、所定の範囲内の電圧Ｖｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られる電圧Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【０１９９】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、電圧Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、電圧Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、電圧Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、電圧Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、電圧Ｖｇｓが−０．５Ｖにおいて、または、電圧Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となる電圧Ｖｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
【０２００】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【０２０１】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となる電圧Ｖｇｓの値が存在することを指す場合がある。
【０２０２】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、電圧Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される電圧Ｖｄｓ、または、当該トランジスタが含まれる半導体装置等において使用される電圧Ｖｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、電圧Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証される電圧Ｖｄｓ、または、当該トランジスタが含まれる半導体装置等において使用される電圧Ｖｄｓにおけるトランジスタのオフ電流がＩ以下となる電圧Ｖｇｓの値が存在することを指す場合がある。
【０２０３】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０２０４】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０２０５】
ＯＳトランジスタを画素１０に用いると、撮像のダイナミックレンジを拡大することができる。図１に示す回路構成の画素１０を、図２または図３に示す手順で動作させる場合、画素１０に照射される光の照度が高いときにノードＦＤの電位が低くなる。また、図４または図５に示す手順で動作させる場合、画素１０に照射される光の照度が低いときにノードＦＤの電位が低くなる。ＯＳトランジスタは極めてオフ電流が低いため、ノードＦＤの電位（トランジスタ３３のゲート電位）が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
【０２０６】
また、トランジスタの低いオフ電流特性によってノードＦＤで電荷を保持できる期間を極めて長くすることができる。このため、回路構成や動作方法を複雑にすることなく、全画素で同時に撮像データを取得するグローバルシャッタ方式を適用することができる。
【０２０７】
一般的に、画素がマトリクス状に配置された撮像装置では、図２６（Ａ）に示す、行毎に撮像動作７１、データ保持動作７２、読み出し動作７３を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。したがって、図２６（Ｂ）に示す、全行で同時に撮像動作７１を行い、行毎に順次読み出し動作７３を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。
【０２０８】
また、ＯＳトランジスタは、活性層または活性領域をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
【０２０９】
また、ノードＦＤと接続するトランジスタはノイズが少ないことが求められる。後述する二層または三層の酸化物半導体層を有するトランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を有する。したがって、当該トランジスタを用いることでノイズの少ない画像を得ることができる。
【０２１０】
特に、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４をＯＳトランジスタとすることで、画素をシリコンで形成した光電変換素子と、ＯＳトランジスタと、で構成することができる。このような構成とすることで、画素にＳｉトランジスタを形成する必要が無いため、光電変換素子の有効面積を増大することが容易になる。したがって、光感度を向上することができる。
【０２１１】
また、画素１０だけでなく、回路１２乃至回路１５などの周辺回路をＯＳトランジスタで形成してもよい。周辺回路をＯＳトランジスタのみで形成する構成は、Ｓｉトランジスタの形成工程が不要となるため、撮像装置の低価格化に有効である。また、周辺回路をＯＳトランジスタとｐ−ｃｈ型Ｓｉトランジスタのみで形成する構成は、ｎ−ｃｈ型Ｓｉトランジスタの形成工程が不要となるため、撮像装置の低価格化に有効である。さらに、周辺回路をＣＭＯＳ回路とすることができるので、周辺回路の低消費電力化、すなわち、撮像装置の低消費電力化に有効である。
【０２１２】
また、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２をＯＳトランジスタとし、トランジスタ３３およびトランジスタ３４をＳｉトランジスタとする構成としてもよい。
【０２１３】
Ｓｉトランジスタは、ＯＳトランジスタに比べて優れた電界効果移動度を有するといった特性を有する。そのため、増幅トランジスタや選択トランジスタとして機能するトランジスタに流れる電流値を増やすことができる。例えば、図１に示すノードＦＤに蓄積された電荷に応じて、トランジスタ３３およびトランジスタ３４に流れる電流値を増やすことができる。
【０２１４】
また、図１０および図１５に示すトランジスタ３６ａ、トランジスタ３６ｂ、トランジスタ３７ａおよびトランジスタ３７ｂや、図１６（Ａ）、（Ｂ）に示すトランジスタ３１をＯＳトランジスタとしてもよい。
【０２１５】
また、図１に示す画素１０に用いるトランジスタは、図２７（Ａ）または図２７（Ｂ）に示すように、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２にバックゲートを設けた構成であってもよい。図２７（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図２７（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図２７（Ｃ）または図２７（Ｄ）に示すように、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４にバックゲートを設ける構成であってもよい。
【０２１６】
また、図２７（Ｅ）に示すように、一つの画素に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成を必要に応じて組み合わせた構成であってもよい。さらにバックゲートを設けない構成を必要に応じて任意に組み合わせた構成としてもよい。なお、バックゲートに定電位を印加する構成においては、例えば、図２７（Ｆ）に示すように、全てのバックゲートに同じ電位を印加する構成とすることができる。
【０２１７】
なお、図２７において、配線の一部を図示していない。
【０２１８】
また、図１０および図１５に示すトランジスタ３６ａ、トランジスタ３６ｂ、トランジスタ３７ａおよびトランジスタ３７ｂや、図１６（Ａ）、（Ｂ）に示すトランジスタ３１にバックゲートを設けてもよい。該バックゲートには、各トランジスタのフロントゲートと同じ電位を印加してもよいし、定電位を印加してもよい。
【０２１９】
ＯＳトランジスタはＳｉトランジスタよりもオン電流が低いので、ＯＳトランジスタにはバックゲートを設けることが特に好ましい。例えば、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４にＯＳトランジスタが用いられている場合、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４にバックゲートを設けることが好ましい。また、例えばトランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２にＯＳトランジスタが用いられている場合、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２にバックゲートを設けることが好ましい。
【０２２０】
なお、図１、図１０、図１５、図１６（Ａ）、（Ｂ）、図２１乃至図２５および図２７に示す構成は、それぞれ任意に組み合わせることができる。
【０２２１】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０２２２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２２３】
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置における、差分検出以外の用途について図面を用いて説明する。
【０２２４】
本発明の一態様の撮像装置は、画素の光感度を調整する目的で使用することもできる。本発明の一態様の撮像装置が有する画素の光感度が高い場合、高照度下での撮像において、撮像時の電荷蓄積量の限界によりダイナミックレンジが狭くなる場合がある。そこで、高照度下での撮像では画素の光感度を低下させることにより、ダイナミックレンジを広げることができる。
【０２２５】
また、上記の方法では高照度下での撮像においても長時間露光で撮像することができる。
【０２２６】
本実施の形態において、画素として図１に示す構成の画素１０を用いることができる。光電変換素子２０ａと光電変換素子２０ｂうち、一方の光電変換素子は、他方の光電変換素子より光感度の低いものを用いる。例えば、一方の光電変換素子は、他方の光電変換素子より受光面積を小さくする。または、例えば一方の光電変換素子が有する光電変換層として、他方の光電変換素子が有する光電変換層より量子効率が低い材料を用いる。
【０２２７】
本実施の形態における画素１０の動作について、図２８（Ａ）、（Ｂ）に示すタイミングチャートを用いて詳細な説明を行う。該タイミングチャートは、配線６１ａ（ＴＸａ）、配線６１ｂ（ＴＸｂ）、配線６２（ＲＥＳ）、配線６４（ＳＥＬ）およびノードＦＤの電位を示す。
【０２２８】
なお、図２８（Ａ）に示すタイミングチャートに基づいて画素１０が動作する場合、光電変換素子２０ｂは、光電変換素子２０ａより光感度の低いものを用いる。また、配線５１ｂ（ＶＰＤｂ）、配線５２（ＶＲ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５１ａ（ＶＰＤａ）および配線５３（ＶＳＳ）の電位をＬレベルとする。
【０２２９】
図２８（Ａ）では、時刻Ｔ０１乃至時刻Ｔ０５において１フレーム目の撮像データの取得を行い、時刻Ｔ１１乃至時刻Ｔ１５において２フレーム目の撮像データの取得を行う。なお、２フレーム目の撮像データの取得の際は、１フレーム目の撮像データの取得の際より画素１０の光感度を低下させる。
【０２３０】
まず、１フレーム目の撮像データの取得および読み出しについて説明する。時刻Ｔ０１において、配線６１ａ（ＴＸａ）および配線６２（ＲＥＳ）の電位をＨレベルとすることにより、トランジスタ３１ａおよびトランジスタ３２をオンとする。また、配線６１ｂ（ＴＸｂ）および配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３１ｂおよびトランジスタ３４をオフとする。これにより、ノードＦＤの電位は配線５２（ＶＲ）の電位ＶＲに設定される。
【０２３１】
時刻Ｔ０２において、配線６２（ＲＥＳ）の電位をＬレベルとすることにより、トランジスタ３２をオフとする。これにより、ノードＦＤの電位が低下し始める。ノードＦＤの電位は、画素１０に照射する光の照度が高いほど大きく低下する。
【０２３２】
時刻Ｔ０３において、配線６１ａ（ＴＸａ）の電位をＬレベルとすることにより、トランジスタ３１ａをオフとする。これにより、ノードＦＤの電位が保持される。以上の動作により１フレーム目の撮像データを取得する。
【０２３３】
時刻Ｔ０４において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて配線５５（ＶＯＵＴ）から信号が出力される。なお、該信号は時刻Ｔ０１乃至時刻Ｔ０３において取得した撮像データに対応する。なお、ノードＦＤの電位が低いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は低くなる。すなわち、画素１０に照射する光の照度が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は低くなる。
【０２３４】
時刻Ｔ０５において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により１フレーム目の撮像データが読み出され、外部機器に出力される。
【０２３５】
次に、２フレーム目の撮像データの取得および読み出しについて説明する。時刻Ｔ１１において、配線６１ａ（ＴＸａ）および配線６２（ＲＥＳ）の電位の他、配線６１ｂ（ＴＸｂ）の電位もＨレベルとすることにより、トランジスタ３１ａ、トランジスタ３２およびトランジスタ３１ｂをオンとする。この際、ノードＦＤの電位は配線５２（ＶＲ）の電位ＶＲに設定される。
【０２３６】
時刻Ｔ１２において、配線６２（ＲＥＳ）の電位をＬレベルとすることにより、トランジスタ３２をオフとする。これにより、ノードＦＤの電位が低下し始める。
【０２３７】
時刻Ｔ１３において、配線６１ａ（ＴＸａ）および配線６１ｂ（ＴＸｂ）の電位をＬレベルとすることにより、トランジスタ３１ａおよびトランジスタ３１ｂをオフとする。これにより、ノードＦＤの電位が保持される。以上の動作により２フレーム目の撮像データを取得する。
【０２３８】
ここで、時刻Ｔ１２乃至時刻Ｔ１３において、トランジスタ３１ｂがオン状態となっている。したがって、光電変換素子２０ａによるノードＦＤの電位低下が、光電変換素子２０ｂにより軽減される。つまり、時刻Ｔ０２乃至時刻Ｔ０３の間隔と、時刻Ｔ１２乃至時刻Ｔ１３の間隔がいずれもＴで等しく、さらに画素１０に照射する光の照度も等しい場合、時刻Ｔ１３におけるノードＦＤの電位は、時刻Ｔ０３におけるノードＦＤの電位より高くなる。したがって、画素１０のダイナミックレンジを広げることができる。
【０２３９】
時刻Ｔ１４において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて配線５５（ＶＯＵＴ）から信号が出力される。なお、該信号は時刻Ｔ１１乃至時刻Ｔ１３において取得した撮像データに対応する。
【０２４０】
時刻Ｔ１５において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により２フレーム目の撮像データが読み出される。なお、ノードＦＤの電位が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は高くなる。したがって、時刻Ｔ１４乃至時刻Ｔ１５において配線５５（ＶＯＵＴ）から出力される信号の電位は、時刻Ｔ０４乃至時刻Ｔ０５において配線５５（ＶＯＵＴ）から出力される信号の電位より高くなる。
【０２４１】
なお、本明細書において、１フレーム目の撮像データの取得のように、光感度が高い方の光電変換素子のみを用いて撮像を行うモードを通常感度モードと呼ぶ場合がある。また、２フレーム目の撮像データの取得のように、両方の光電変換素子を用いて撮像を行うモードを低感度モードと呼ぶ場合がある。
【０２４２】
なお、光感度が低い方の光電変換素子である光電変換素子２０ｂのみを用いて撮像を行うこともできる。この場合、配線５２（ＶＲ）の電位をＬレベル、配線５３（ＶＳＳ）の電位をＨレベルとする。
【０２４３】
本実施の形態において、図１に示す画素１０は、光電変換素子２０ｂの光感度が光電変換素子２０ａの光感度より高い場合であっても動作することができる。この場合の画素１０の動作を図２８（Ｂ）に示すタイミングチャートを用いて説明する。
【０２４４】
なお、図２８（Ｂ）に示すタイミングチャートにより画素１０を動作させる場合、配線５１ｂ（ＶＰＤｂ）、配線５３（ＶＳＳ）および配線５４（ＶＰＩ）の電位をＨレベル、配線５１ａ（ＶＰＤａ）および配線５２（ＶＲ）の電位をＬレベルとする。
【０２４５】
図２８（Ｂ）では、時刻Ｔ０１乃至時刻Ｔ０５において１フレーム目の撮像データの取得を行い、時刻Ｔ１１乃至時刻Ｔ１５において２フレーム目の撮像データの取得を行う。なお、２フレーム目の撮像データの取得では、１フレーム目の撮像データの取得より画素１０の光感度を低下させる。
【０２４６】
まず、１フレーム目の撮像データの取得および読み出しについて説明する。時刻Ｔ０１において、配線６１ｂ（ＴＸｂ）および配線６２（ＲＥＳ）の電位をＨレベルとすることにより、トランジスタ３１ｂおよびトランジスタ３２をオンとする。また、配線６１ａ（ＴＸａ）および配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３１ａおよびトランジスタ３４をオフとする。これにより、ノードＦＤの電位は配線５２（ＶＲ）の電位ＶＲに設定される。
【０２４７】
時刻Ｔ０２において、配線６２（ＲＥＳ）の電位をＬレベルとすることにより、トランジスタ３２をオフとする。これにより、ノードＦＤの電位が上昇し始める。ノードＦＤの電位は、画素１０に照射する光の照度が高いほど大きく上昇する。
【０２４８】
時刻Ｔ０３において、配線６１ｂ（ＴＸｂ）の電位をＬレベルとすることにより、トランジスタ３１ｂをオフとする。これにより、ノードＦＤの電位が保持される。以上の動作により１フレーム目の撮像データを取得する。
【０２４９】
時刻Ｔ０４において、配線６４（ＳＥＬ）の電位をＨレベルとすることにより、トランジスタ３４をオンとする。これにより、ノードＦＤの電位に応じて配線５５（ＶＯＵＴ）から信号が出力される。なお、該信号は時刻Ｔ０１乃至時刻Ｔ０３において取得した撮像データに対応する。なお、ノードＦＤの電位が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は高くなる。すなわち、画素１０に照射する光の照度が高いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は高くなる。
【０２５０】
時刻Ｔ０５において、配線６４（ＳＥＬ）の電位をＬレベルとすることによりトランジスタ３４をオフとする。以上の動作により１フレーム目の撮像データが読み出され、外部機器に出力される。
【０２５１】
次に、２フレーム目の撮像データの取得および読み出しについて説明する。時刻Ｔ１１乃至時刻Ｔ１５における配線６１（ＴＸａ）、配線６１ｂ（ＴＸｂ）、配線６２（ＲＥＳ）および配線６４（ＳＥＬ）の電位は、図２８（Ａ）に示すタイミングチャートの時刻Ｔ１１乃至時刻Ｔ１５と同様である。
【０２５２】
図２８（Ｂ）に示す時刻Ｔ１２乃至時刻Ｔ１３において、トランジスタ３１ａがオン状態となっている。したがって、光電変換素子２０ｂによるノードＦＤの電位上昇が、光電変換素子２０ａにより軽減される。つまり、時刻Ｔ０２乃至時刻Ｔ０３の間隔と、時刻Ｔ１２乃至時刻Ｔ１３の間隔がいずれもＴで等しく、さらに画素１０に照射する光の照度も等しい場合、時刻Ｔ１３におけるノードＦＤの電位は、時刻Ｔ０３におけるノードＦＤの電位より低くなる。したがって、画素１０のダイナミックレンジを広げることができる。
【０２５３】
なお、ノードＦＤの電位が低いほど、配線５５（ＶＯＵＴ）から出力される信号の電位は低くなるので、時刻Ｔ１４乃至時刻Ｔ１５において配線５５（ＶＯＵＴ）から出力される信号の電位は、時刻Ｔ０４乃至時刻Ｔ０５において配線５５（ＶＯＵＴ）から出力される信号の電位より低くなる。
【０２５４】
なお、光感度が低い方の光電変換素子である光電変換素子２０ａのみを用いて撮像を行うこともできる。この場合、配線５２（ＶＲ）の電位をＨレベル、配線５３（ＶＳＳ）の電位をＬレベルとする。
【０２５５】
なお、本実施の形態において、画素１０が図２８（Ｂ）に示すタイミングチャートに基づいて動作する場合、図２９（Ａ）に示すように、配線６１ａ（ＴＸａ）と、トランジスタ３１ａのソースまたはドレインの他方と、を電気的に接続することができる。このような構成とすることにより、ノードＦＤの電位が低い場合はトランジスタ３１ａをオフとし、ノードＦＤの電位が高い場合はトランジスタ３１ａをオンとすることができる。つまり、画素１０に照射される光の照度が低い場合はトランジスタ３１ａがオフとなり、通常感度モードにより動作する。一方、画素１０に照射される光の照度が高い場合はトランジスタ３１ａがオンとなり、低感度モードにより動作する。以上により、配線６１ａ（ＴＸａ）の電位を手動で制御しなくとも、画素１０に照射される光の照度に応じて自動的に画素１０の光感度を調整することができる。
【０２５６】
また、画素１０が図２９（Ａ）に示す構成の場合、ダイオード接続されたトランジスタ３１ａのしきい値電圧を調整することにより、通常感度モードと、低感度モードとの境界となる光の照度を調整することができる。例えば、トランジスタ３１ａのしきい値電圧を高くした場合、通常感度モードと、低感度モードとが切り替わる光の照度が高くなる。
【０２５７】
図２９（Ｂ）は、図２９（Ａ）に示す構成の画素１０の変形例である。図２９（Ｂ）は、トランジスタ３８を有する点で図２９（Ａ）と異なる。トランジスタ３８のソースまたはドレインの一方は、配線６１ａ（ＴＸａ）と電気的に接続されている。また、トランジスタ３８のソースまたはドレインの他方は、トランジスタ３１ａのソースまたはドレインの他方と電気的に接続されている。また、トランジスタ３８のゲートは、配線６８（ＳＷ２）と電気的に接続されている。
【０２５８】
トランジスタ３８は、ＯＳトランジスタとすることが好ましいが、Ｓｉトランジスタとしてもよい。また、トランジスタ３８にはバックゲートを設けることが好ましいが、バックゲートを設けなくてもよい。
【０２５９】
なお、図２９（Ｂ）において、トランジスタ３８はｎ−ｃｈ型としているが、ｐ−ｃｈ型としてもよい。
【０２６０】
トランジスタ３８をオンとした場合、画素１０が図２９（Ａ）に示す構成である場合と同様に、配線６１ａ（ＴＸａ）の電位を画素１０に照射される光の照度に応じて制御することができる。つまり、画素１０に照射される光の照度に応じて自動的に画素１０の光感度を調整することができる。一方、トランジスタ３８をオフとした場合、画素１０が図１に示す構成である場合と同様に、配線６１ａ（ＴＸａ）の電位を手動で制御できる。この場合、通常感度モードと、低感度モードとを自由に切り替えることができる。
【０２６１】
以上より、画素１０を図２９（Ｂ）に示す構成とすることにより、配線６１ａ（ＴＸａ）の電位を自動的に制御するか、手動で制御するかを選択することができる。
【０２６２】
なお、画素１０が図２８（Ａ）に示すタイミングチャートに基づいて動作する場合は、トランジスタ３１ｂがｐ−ｃｈ型であれば、配線６１ｂ（ＴＸｂ）と、トランジスタ３１ｂのソースまたはドレインの他方とを電気的に接続することができる。このような構成とすることにより、配線６１ｂ（ＴＸｂ）の電位を手動で制御しなくとも、画素１０に照射される光の照度に応じて自動的に画素１０の光感度を調整することができる。また、ダイオード接続されたトランジスタ３１ｂのしきい値電圧を調整することにより、通常感度モードと、低感度モードとの境界となる光の照度を調整することができる。
【０２６３】
また、トランジスタ３１ｂがｐ−ｃｈ型の場合、図１に示す画素１０について、トランジスタ３８を設け、トランジスタ３８のソースまたはドレインの一方を配線６１ｂと電気的に接続し、トランジスタ３８のソースまたはドレインの他方をトランジスタ３１ｂのソースまたはドレインの他方と電気的に接続した構成とすることもできる。このような構成とすることにより、配線６１ｂ（ＴＸｂ）の電位を自動的に制御するか、手動で制御するかを選択することができる。
【０２６４】
なお、図２９（Ａ）、（Ｂ）に示す構成は、図１、図１０、図１５、図１６（Ａ）、（Ｂ）、図２１乃至図２５および図２７に示す構成とそれぞれ任意に組み合わせることができる。
【０２６５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６６】
（実施の形態４）
本実施の形態では、本発明の一態様の撮像装置の具体的な構成例について、図面を用いて説明する。
【０２６７】
図３０（Ａ）は、本発明の一態様の撮像装置の断面図の一例であり、図１に示す画素１０における光電変換素子２０ａ、光電変換素子２０ｂ、トランジスタ３１ａおよびトランジスタ３１ｂの具体的な接続形態の一例を示している。なお、図３０（Ａ）にはトランジスタ３２乃至トランジスタ３４は図示されていない。当該撮像装置は、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２乃至トランジスタ３４が設けられる層１１００と、光電変換素子２０ａおよび光電変換素子２０ｂと、が設けられる層１２００を有する。
【０２６８】
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体９１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート、ソース、またはドレインが導電体９１を介して各配線と接続される形態は一例であり、トランジスタのゲート、ソース、またはドレインのそれぞれが配線としての機能を有する場合もある。
【０２６９】
また、各要素上には保護膜、層間絶縁層または平坦化膜としての機能を有する絶縁層９２および絶縁層９３等が設けられる。例えば、絶縁層９２および絶縁層９３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層９２および絶縁層９３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０２７０】
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
【０２７１】
なお、図３０（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図３０（Ｂ）に示すように、バックゲートを有さない形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲートの有無に関する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
【０２７２】
層１２００に設けられる光電変換素子２０ａおよび光電変換素子２０ｂは、様々な形態の素子を用いることができる。図３０（Ａ）では、セレン系材料を光電変換層２１に用いた形態を図示している。セレン系材料を用いた光電変換素子２０ａおよび光電変換素子２０ｂは、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層２１を薄くしやすい利点を有する。
【０２７３】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０２７４】
また、光電変換層２１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
【０２７５】
セレン系材料を用いた光電変換素子２０ａおよび光電変換素子２０ｂは、例えば、金属材料などで形成された電極２６と透光性導電層２２との間に光電変換層２１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０２７６】
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
【０２７７】
なお、図３０（Ａ）では、透光性導電層２２と、配線９４との間に配線９５および導電体９１を介する構成を図示しているが、図３０（Ｃ）に示すように透光性導電層２２と配線９４が直接接する形態としてもよい。
【０２７８】
また、電極２６および配線９４等は多層としてもよい。例えば、図３１（Ａ）に示すように、電極２６を導電層２６ａおよび導電層２６ｂの二層とし、配線９４を導電層９４ａおよび導電層９４ｂの二層とすることができる。図３１（Ａ）の構成においては、例えば、導電層２６ａおよび導電層９４ａを低抵抗の金属等を選択して形成し、導電層２６ｂを光電変換層２１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層２２と接触することにより電蝕を起こすことがある。そのような金属を導電層９４ａに用いた場合でも導電層９４ｂを介することによって電蝕を防止することができる。
【０２７９】
導電層２６ａおよび導電層９４ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。また、導電層２６ｂおよび導電層９４ｂには、例えば、モリブデンやタングステンなどを用いることができる。
【０２８０】
また、絶縁層９２等が多層である構成であってもよい。例えば、図３１（Ｂ）に示すように、絶縁層９２が絶縁層９２ａおよび絶縁層９２ｂを有し、かつ絶縁層９２ａと絶縁層９２ｂとのエッチングレート等が異なる場合は、導電体９１は段差を有するようになる。層間絶縁層や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体９１は段差を有するようになる。なお、ここでは絶縁層９２が２層である例を示したが、絶縁層９２およびその他の絶縁層は３層以上の構成であってもよい。
【０２８１】
また、光電変換素子２０ａおよび光電変換素子２０ｂには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
【０２８２】
例えば、図３２は光電変換素子２０ａおよび光電変換素子２０ｂにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｐ型の半導体層２５、ｉ型の半導体層２４、およびｎ型の半導体層２３が順に積層された構成を有している。ｉ型の半導体層２４には非晶質シリコンを用いることが好ましい。また、ｎ型の半導体層２３およびｐ型の半導体層２５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０２８３】
図３２に示す光電変換素子２０ａおよび光電変換素子２０ｂでは、ｐ型の半導体層２５と電極２６が電気的に接続されている。また、ｎ型の半導体層２３は、導電体９１および配線９５を介して配線９４と電気的に接続されている。
【０２８４】
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子２０ａおよび光電変換素子２０ｂの構成、ならびに光電変換素子２０ａおよび光電変換素子２０ｂと、配線との接続形態は、図３３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子２０ａおよび光電変換素子２０ｂの構成、ならびに光電変換素子２０ａおよび光電変換素子２０ｂと、配線との接続形態はこれらに限定されず、他の形態であってもよい。
【０２８５】
図３３（Ａ）は、光電変換素子２０ａおよび光電変換素子２０ｂのｎ型の半導体層２３と接する透光性導電層２２を設けた構成である。透光性導電層２２は電極として作用し、光電変換素子２０ａおよび光電変換素子２０ｂの出力電流を高めることができる。
【０２８６】
透光性導電層２２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層２２は単層に限らず、異なる膜の積層であってもよい。
【０２８７】
図３３（Ｂ）は、光電変換素子２０ａおよび光電変換素子２０ｂのｎ型の半導体層２３と配線９５が直接接続された構成である。
【０２８８】
図３３（Ｃ）は、光電変換素子２０ａおよび光電変換素子２０ｂのｎ型の半導体層２３と接する透光性導電層２２が設けられ、配線９５と透光性導電層２２が電気的に接続されている構成である。
【０２８９】
図３３（Ｄ）は、光電変換素子２０ａおよび光電変換素子２０ｂを覆う絶縁層にｎ型の半導体層２３が露出する開口部が設けられ、当該開口部を覆う透光性導電層２２と配線９５が電気的に接続されている構成である。
【０２９０】
図３３（Ｅ）は、光電変換素子２０ａおよび光電変換素子２０ｂを貫通する導電体９１が設けられた構成である。当該構成では、配線９４は導電体９１を介してｎ型の半導体層２３と電気的に接続されている。なお、図面上では、配線９４と電極２６とは、ｐ型の半導体層２５を介して見かけ上導通してしまう形態を示している。しかしながら、ｐ型の半導体層２５の横方向の電気抵抗が高いため、配線９４と電極２６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子２０ａおよび光電変換素子２０ｂは、アノードとカソードが短絡することなく、ダイオード特性を有する。なお、ｎ型の半導体層２３と電気的に接続されている導電体９１は複数であってもよい。
【０２９１】
図３３（Ｆ）は、図３３（Ｅ）の光電変換素子２０ａおよび光電変換素子２０ｂに対して、ｎ型の半導体層２３と接する透光性導電層２２を設けた構成である。
【０２９２】
なお、図３３（Ｄ）、図３３（Ｅ）、および図３３（Ｆ）に示す光電変換素子２０ａおよび光電変換素子２０ｂでは、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
【０２９３】
また、光電変換素子２０ａおよび光電変換素子２０ｂには、図３４に示すように、シリコン基板１００を光電変換層としたフォトダイオードを用いることもできる。
【０２９４】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子２０ａおよび光電変換素子２０ｂは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板１００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
【０２９５】
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板１０６を含んだ多層構造としてもよい。例えば、図３５（Ａ）に示すようにシリコン基板１０６に活性領域を有するトランジスタ１０１およびトランジスタ１０２を有する層１４００が画素回路と重なる構成とすることができる。なお、図３５（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
【０２９６】
シリコン基板１０６に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図３５（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ１０１（ｎ−ｃｈ型）のゲートとトランジスタ１０２（ｐ−ｃｈ型）のゲートは互いに電気的に接続されている。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続されている。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続されている。
【０２９７】
また、図３４に示すシリコン基板１００および図３５（Ａ）に示すシリコン基板１０６はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
【０２９８】
ここで、図３４および図３５（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層９６が設けられる。
【０２９９】
トランジスタ１０１およびトランジスタ１０２の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ１０１およびトランジスタ１０２の信頼性を向上させる効果がある。一方、トランジスタ３１ａ等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ３１ａ等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層９６を設けることが好ましい。絶縁層９６により、一方の層に水素を閉じ込めることでトランジスタ１０１およびトランジスタ１０２の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタであるトランジスタ３１ａ等の信頼性も向上させることができる。
【０３００】
絶縁層９６としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ：Ｙｔｔｒｉａ−Ｓｔａｂｉｌｉｚｅｄ  Ｚｉｒｃｏｎｉａ）等を用いることができる。
【０３０１】
なお、図３５（Ａ）に示すような構成では、シリコン基板１０６に形成される回路（例えば、駆動回路）と、トランジスタ３１ａ等と、光電変換素子２０ａ等とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用いることが適する。なお、８Ｋ４Ｋの撮像装置は約３千３百万個の画素を有するため、３３Ｍと呼ぶこともできる。また、例えば画素１０が有するトランジスタ３３およびトランジスタ３４をＳｉトランジスタで形成し、トランジスタ３１ａ、トランジスタ３１ｂ、トランジスタ３２、光電変換素子２０ａおよび光電変換素子２０ｂと、トランジスタ３３およびトランジスタ３４と、が重なる領域を有する構成とすることもできる。この場合、トランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２はＯＳトランジスタで形成する。
【０３０２】
また、図３５（Ａ）に示す撮像装置は、シリコン基板１０６には光電変換素子２０ａおよび光電変換素子２０ｂを設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子２０ａおよび光電変換素子２０ｂに対する光路を確保することができ、高開口率の画素を形成することができる。
【０３０３】
なお、図３５（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図３６（Ａ）に示すようにプレーナー型であってもよい。または、図３６（Ｂ）に示すように、シリコン薄膜の活性層１０５を有するトランジスタであってもよい。また、活性層１０５は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
【０３０４】
また、本発明の一態様の撮像装置は、図３７に示す構成とすることができる。
【０３０５】
図３７に示す撮像装置は、図３５（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
【０３０６】
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ１０２はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ１０１はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板１０６に設けることで、ウェル形成やｎ型不純物層形成などの工程を省くことができる。
【０３０７】
なお、図３７に示す撮像装置は、光電変換素子２０ａおよび光電変換素子２０ｂにセレン等を用いた例を示したが、図３２と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
【０３０８】
図３７に示す撮像装置において、トランジスタ１０１は、層１１００に形成するトランジスタ３１ａ、トランジスタ３１ｂおよびトランジスタ３２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
【０３０９】
また、本発明の一態様の撮像装置は、図３８に示すように、シリコン基板１００に形成されたフォトダイオードおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板１０６とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板１００に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板１０６に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
【０３１０】
図３９（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子２０ａおよび光電変換素子２０ｂが形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
【０３１１】
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
【０３１２】
絶縁層２５００および遮光層２５１０上には平坦化膜として樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０３１３】
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
【０３１４】
また、図３９（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０３１５】
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
【０３１６】
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子２０ａおよび光電変換素子２０ｂで検知することにより撮像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０３１７】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
【０３１８】
なお、セレン系材料を用いた光電変換素子２０ａおよび光電変換素子２０ｂにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０３１９】
図３９（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上には、マイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子２０ａおよび光電変換素子２０ｂに照射されるようになる。なお、図３９（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
【０３２０】
なお、図３９において、光電変換素子２０ｂは図示していない。
【０３２１】
図３９（Ｃ）に示す撮像装置の具体的な構成は、図３０（Ａ）に示す撮像装置を例にすると、図４０に示すようになる。また、図３４に示す撮像装置を例にすると、図４１に示すようになる。
【０３２２】
また、本発明の一態様の撮像装置は、図４２および図４３に示すように回折格子１５００と組み合わせてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
【０３２３】
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
【０３２４】
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
【０３２５】
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
【０３２６】
また、本発明の一態様における撮像装置は、図４４（Ａ１）および図４４（Ｂ１）に示すように湾曲させてもよい。図４４（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図４４（Ａ２）は、図４４（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図４４（Ａ３）は、図４４（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
【０３２７】
図４４（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図４４（Ｂ２）は、図４４（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図４４（Ｂ３）は、図４４（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
【０３２８】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
【０３２９】
なお、図１０、図１５、図１６（Ａ）、（Ｂ）および図２９（Ａ）、（Ｂ）に示す構成の画素１０を含め、本明細書に記載したすべての構成の画素１０について本実施の形態の記載内容を適用することができる。
【０３３０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３３１】
（実施の形態５）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０３３２】
図４５（Ａ）は本発明の一態様のトランジスタ４０１の上面図である。また、図４５（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図４５（Ｂ）に相当する。また、図４５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図４７（Ａ）に相当する。なお、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
【０３３３】
トランジスタ４０１は、基板４１５と、絶縁層４２０と、酸化物半導体層４３０と、導電層４４０と、導電層４５０と、絶縁層４６０と、導電層４７０と、絶縁層４７５と、絶縁層４８０と、を有する。
【０３３４】
絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４０および導電層４５０は絶縁層４２０および酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０、酸化物半導体層４３０、導電層４４０および導電層４５０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、導電層４４０、導電層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接する。
【０３３５】
ここで、酸化物半導体層４３０における、導電層４４０と接する領域を領域５３１、導電層４５０と接する領域を領域５３２、絶縁層４６０と接する領域を領域５３３とする。
【０３３６】
また、導電層４４０および導電層４５０は酸化物半導体層４３０と電気的に接続されている。
【０３３７】
導電層４４０はソースまたはドレインの一方、導電層４５０はソースまたはドレインの他方、絶縁層４６０はゲート絶縁層、導電層４７０はゲートとしての機能を有する。
【０３３８】
また、図４５（Ｂ）に示す領域５３１はソース領域またはドレイン領域の一方、領域５３２はソース領域またはドレイン領域の他方、領域５３３はチャネル形成領域としての機能を有する。
【０３３９】
また、導電層４４０および導電層４５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。さらに、導電層４７０は、導電層４７１および導電層４７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０３４０】
なお、必要に応じて絶縁層４８０に平坦化膜としての機能を付加してもよい。
【０３４１】
また、本発明の一態様のトランジスタは、図４５（Ｃ）、（Ｄ）に示す構成であってもよい。図４５（Ｃ）はトランジスタ４０２の上面図である。また、図４５（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図４５（Ｄ）に相当する。また、図４５（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図４７（Ｂ）に相当する。なお、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
【０３４２】
トランジスタ４０２は、絶縁層４６０の端部と導電層４７０の端部を一致させない点が、トランジスタ４０１と異なる。トランジスタ４０２の構造は、導電層４４０および導電層４５０が絶縁層４６０で広く覆われているため、導電層４４０および導電層４５０と、導電層４７０の間の電気抵抗が高く、ゲートリーク電流の少ない特徴を有している。
【０３４３】
トランジスタ４０１およびトランジスタ４０２は、導電層４７０と導電層４４０および導電層４５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層４３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
【０３４４】
また、本発明の一態様のトランジスタは、図４５（Ｅ）、（Ｆ）に示す構成であってもよい。図４５（Ｅ）はトランジスタ４０３の上面図である。また、図４５（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図４５（Ｆ）に相当する。また、図４５（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図４７（Ａ）に相当する。なお、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
【０３４５】
トランジスタ４０３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接し、導電層４４０および導電層４５０は酸化物半導体層４３０および絶縁層４８０と接する。
【０３４６】
絶縁層４７５および絶縁層４８０に開口部が設けられ、当該開口部を通じて導電層４４０および導電層４５０が酸化物半導体層４３０と電気的に接続されている。
【０３４７】
なお、必要に応じて導電層４４０、導電層４５０および絶縁層４８０に接する絶縁層（平坦化膜）などを有していてもよい。
【０３４８】
また、酸化物半導体層４３０において、絶縁層４７５と接し、領域５３１と領域５３３に挟まれた領域を領域５３４とする。また、絶縁層４７５と接し、領域５３２と領域５３３に挟まれた領域を領域５３５とする。
【０３４９】
また、本発明の一態様のトランジスタは、図４６（Ａ）、（Ｂ）に示す構成であってもよい。図４６（Ａ）はトランジスタ４０４の上面図である。また、図４６（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図４６（Ｂ）に相当する。また、図４６（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図４７（Ａ）に相当する。なお、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
【０３５０】
トランジスタ４０４の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４０および導電層４５０は絶縁層４２０および酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０、導電層４４０、導電層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接する。
【０３５１】
トランジスタ４０４は、導電層４４０および導電層４５０が酸化物半導体層４３０の端部を覆うように接している点が、トランジスタ４０３と異なる。
【０３５２】
トランジスタ４０３およびトランジスタ４０４は導電層４７０と、導電層４４０および導電層４５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲートと、ソースおよびドレインと、の寄生容量が極めて小さいため、高速動作用途に適している。
【０３５３】
また、本発明の一態様のトランジスタは、図４６（Ｃ）、（Ｄ）に示す構成であってもよい。図４６（Ｃ）はトランジスタ４０５の上面図である。また、図４６（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図４６（Ｄ）に相当する。また、図４６（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図４７（Ａ）に相当する。なお、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
【０３５４】
トランジスタ４０５は、導電層４４０が導電層４４１と導電層４４２の２層で形成され、導電層４５０が導電層４５１と導電層４５２の２層で形成されている。また、絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４１および導電層４５１は酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０、酸化物半導体層４３０、導電層４４１および導電層４５１と接し、導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、導電層４４１、導電層４５１および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接し、導電層４４２は導電層４４１および絶縁層４８０と接し、導電層４５２は導電層４５１および絶縁層４８０と接する。
【０３５５】
ここで、導電層４４１および導電層４５１は、酸化物半導体層４３０の上面と接し、側面には接しない構成となっている。
【０３５６】
なお、必要に応じて導電層４４２、導電層４５２および絶縁層４８０に接する絶縁層などを有していてもよい。
【０３５７】
また、導電層４４１および導電層４５１が酸化物半導体層４３０と電気的に接続されている。そして、導電層４４２が導電層４４１と、導電層４５２が導電層４５１とそれぞれ電気的に接続されている。
【０３５８】
酸化物半導体層４３０において、導電層４４１と重なる領域がソース領域またはドレイン領域の一方としての機能を有する領域５３１となり、導電層４５１と重なる領域がソース領域またはドレイン領域の他方としての機能を有する領域５３２となる。
【０３５９】
また、本発明の一態様のトランジスタは、図４６（Ｅ）、（Ｆ）に示す構成であってもよい。図４６（Ｅ）はトランジスタ４０６の上面図である。また、図４６（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図４６（Ｆ）に相当する。また、図４６（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図４７（Ａ）に相当する。なお、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
【０３６０】
トランジスタ４０６は、導電層４４０が導電層４４１および導電層４４２の２層で形成され、導電層４５０が導電層４５１および導電層４５２の２層で形成されている点が、トランジスタ４０３と異なる。
【０３６１】
トランジスタ４０５およびトランジスタ４０６の構成では、導電層４４０および導電層４５０が絶縁層４２０と接しない構成であるため、絶縁層４２０中の酸素が導電層４４０および導電層４５０に奪われにくくなり、絶縁層４２０から酸化物半導体層４３０中への酸素の供給を容易とすることができる。
【０３６２】
なお、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６における領域５３４および領域５３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０３６３】
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
【０３６４】
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
【０３６５】
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソースおよびドレインとしての機能を有する導電層との接触はオーミック接触であり、酸化物導電体層と、ソースおよびドレインとしての機能を有する導電層と、の接触抵抗を低減することができる。
【０３６６】
また、図４５乃至図４７におけるトランジスタ４０１乃至トランジスタ４０６では、酸化物半導体層４３０が単層である例を図示したが、酸化物半導体層４３０は積層であってもよい。図４８（Ａ）は酸化物半導体層４３０の上面図であり、図４８（Ｂ）、（Ｃ）は、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂの二層構造を有する酸化物半導体層４３０の断面図である。また、図４８（Ｄ）、（Ｅ）は、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃの三層構造を有する酸化物半導体層４３０の断面図である。
【０３６７】
なお、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、チャネル領域を形成しないため絶縁層と呼ぶこともできる。
【０３６８】
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
【０３６９】
トランジスタ４０１乃至トランジスタ４０６の酸化物半導体層４３０は、図４８（Ｂ）、（Ｃ）または図４８（Ｄ）、（Ｅ）に示す酸化物半導体層４３０と入れ替えることができる。
【０３７０】
また、本発明の一態様のトランジスタは、図４９乃至図５１に示す構成であってもよい。図４９（Ａ）、（Ｃ）、（Ｅ）および図５０（Ａ）、（Ｃ）、（Ｅ）はトランジスタ４０７乃至トランジスタ４１２の上面図である。また、図４９（Ａ）、（Ｃ）、（Ｅ）および図５０（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向の断面が図４９（Ｂ）、（Ｄ）、（Ｆ）および図５０（Ｂ）、（Ｄ）、（Ｆ）に相当する。また、図４９（Ａ）、（Ｅ）および図５０（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ３−Ｈ４およびＪ３−Ｊ４乃至Ｍ３−Ｍ４方向の断面が図５１（Ａ）に相当する。さらに、図４９（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図５１（Ｂ）に相当する。なお、一点鎖線Ｈ１−Ｈ２方向乃至Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向乃至Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
【０３７１】
トランジスタ４０７およびトランジスタ４０８は、領域５３１および領域５３２において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点、および導電層４４０および導電層４５０と、絶縁層４６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ）が介在している点を除き、トランジスタ４０１およびトランジスタ４０２と同様の構成を有する。
【０３７２】
トランジスタ４０９、トランジスタ４１０およびトランジスタ４１２は、領域５３１、領域５３２、領域５３４および領域５３５において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点を除き、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６と同様の構成を有する。
【０３７３】
トランジスタ４１１は、領域５３１および領域５３２において酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点、ならびに導電層４４１および導電層４５１と、絶縁層４６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ）が介在している点を除き、トランジスタ４０５と同様の構成を有する。
【０３７４】
また、本発明の一態様のトランジスタは、図５２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図５３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すトランジスタ４０１乃至トランジスタ４１２のチャネル長方向の断面図、ならびに図４７（Ｃ）に示すトランジスタ４０１乃至トランジスタ４０６のチャネル幅方向の断面図および図５１（Ｃ）に示すトランジスタ４０７乃至トランジスタ４１２のチャネル幅方向の断面図のように、酸化物半導体層４３０と基板４１５との間に導電層４７３を備えていてもよい。導電層４７３を第２のゲート（バックゲートともいう）として用いることで、酸化物半導体層４３０のチャネル形成領域は、導電層４７０と導電層４７３により電気的に取り囲まれる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。これにより、オン電流を増加させることができる。また、しきい値電圧の制御を行うことができる。なお、図５２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）および図５３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層４７３の幅を酸化物半導体層４３０よりも短くしてもよい。さらに、導電層４７３の幅を導電層４７０の幅よりも短くしてもよい。
【０３７５】
オン電流を増加させるには、例えば、導電層４７０と導電層４７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層４７０とは異なる定電位を導電層４７３に供給すればよい。導電層４７０と導電層４７３を同電位とするには、例えば、図４７（Ｄ）および図５１（Ｄ）に示すように、導電層４７０と導電層４７３とをコンタクトホールを介して電気的に接続すればよい。
【０３７６】
また、本発明の一態様のトランジスタは、図５４（Ａ）、（Ｂ）、（Ｃ）に示す構成とすることもできる。図５４（Ａ）は上面図である。また、図５４（Ｂ）は、図５４（Ａ）に示す一点鎖線Ｎ１−Ｎ２に対応する断面図である。また、図５４（Ｃ）は、図５４（Ａ）に示す一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図５４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３７７】
トランジスタ４１３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃ）は絶縁層４２０と接し、導電層４４０および導電層４５０は酸化物半導体層４３０ｂと接し、絶縁層４６０は酸化物半導体層４３０ｃと接し、導電層４７０は絶縁層４６０と接し、絶縁層４８０は絶縁層４２０、導電層４４０および導電層４５０と接する。なお、酸化物半導体層４３０ｃ、絶縁層４６０および導電層４７０は、絶縁層４８０に設けられ、酸化物半導体層４３０ｂに達する開口部に設けられている。
【０３７８】
トランジスタ４１３の構成は、前述したその他のトランジスタの構成と比較して、導電層４４０または導電層４５０と、導電層４７０と、が重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ４１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ４１３の上面は、図５４（Ｂ）、（Ｃ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
【０３７９】
また、本発明の一態様のトランジスタにおける導電層４４０および導電層４５０は、図５５（Ａ）に示す上面図のように酸化物半導体層の幅（ＷＯＳ）よりも導電層４４０および導電層４５０の幅（ＷＳＤ）が長く形成されていてもよいし、図５５（Ｂ）に示す上面図のように短く形成されていてもよい。特に、ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層４３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図５５（Ｃ）に示すように、導電層４４０および導電層４５０が酸化物半導体層４３０と重なる領域のみに形成されていてもよい。
【０３８０】
なお、図５５（Ａ）、（Ｂ）、（Ｃ）において、酸化物半導体層４３０、導電層４４０および導電層４５０のみ図示している。
【０３８１】
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂを有するトランジスタ、ならびに酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃを有するトランジスタにおいては、酸化物半導体層４３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層４３０ｂに電流を流すことができる。酸化物半導体層４３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層４３０ｂを厚くすることでオン電流が向上する場合がある。
【０３８２】
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
【０３８３】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３８４】
（実施の形態６）
本実施の形態では、実施の形態５に示したトランジスタの構成要素について詳細を説明する。
【０３８５】
基板４１５の種類は、特定のものに限定されることはない。その基板４１５の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどからなるフィルムがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
【０３８６】
また、基板４１５として、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとしての機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタのみを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
【０３８７】
また、基板４１５として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の樹脂膜が形成された構成等を用いることができる。
【０３８８】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【０３８９】
絶縁層４２０は、基板４１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層４３０に酸素を供給する役割を担うことができる。したがって、絶縁層４２０は酸素を含む絶縁層であることが好ましく、化学量論組成よりも多い酸素を含む絶縁層であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板４１５が他のデバイスが形成された基板である場合、絶縁層４２０は、層間絶縁層としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
【０３９０】
例えば、絶縁層４２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
【０３９１】
なお、本実施の形態では、トランジスタが有する酸化物半導体層４３０が酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃを絶縁層４２０側から順に積んだ三層構造である場合を主として詳細を説明する。
【０３９２】
なお、酸化物半導体層４３０が単層の場合は、本実施の形態に示す、酸化物半導体層４３０ｂに相当する層を用いればよい。
【０３９３】
また、酸化物半導体層４３０が二層の場合は、本実施の形態に示す、酸化物半導体層４３０ａに相当する層および酸化物半導体層４３０ｂに相当する層を絶縁層４２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層４３０ａと酸化物半導体層４３０ｂとを入れ替えることもできる。
【０３９４】
また、酸化物半導体層４３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層４３０に対して他の酸化物半導体層を付加する構成とすることができる。
【０３９５】
一例としては、酸化物半導体層４３０ｂには、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【０３９６】
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０３９７】
このような構造において、導電層４７０に電界を印加すると、酸化物半導体層４３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４３０ｂにチャネルが形成される。
【０３９８】
また、酸化物半導体層４３０ａは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４３０ｂと絶縁層４２０が接した場合の界面と比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層４３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【０３９９】
また、酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４３０ｂとゲート絶縁層（絶縁層４６０）が接した場合の界面と比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
【０４００】
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂよりも酸素欠損が生じにくいということができる。
【０４０１】
また、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０４０２】
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
【０４０３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０４０４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０４０５】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０４０６】
なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０４０７】
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体層４３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０４０８】
また、酸化物半導体層４３０ｂは、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
【０４０９】
酸化物半導体層４３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層４３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層４３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層４３０ｂは、酸化物半導体層４３０ｃより厚い方が好ましい。
【０４１０】
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、８×１０１１／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、かつ１×１０−９／ｃｍ３以上であることとする。
【０４１１】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０４１２】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４１３】
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
【０４１４】
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０４１５】
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
【０４１６】
したがって、酸化物半導体層４３０を酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃの積層構造とすることで、酸化物半導体層４３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【０４１７】
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
【０４１８】
主成分を共通として積層された酸化物半導体層４３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０４１９】
例えば、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層４３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
【０４２０】
なお、Ｉｎ、ＧａおよびＺｎの原子数比は整数でなくても構わない。
【０４２１】
酸化物半導体層４３０における酸化物半導体層４３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層４３０ｂに形成される。なお、酸化物半導体層４３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０４２２】
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃがあることにより、酸化物半導体層４３０ｂと当該トラップ準位とを遠ざけることができる。
【０４２３】
ただし、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃの伝導帯下端のエネルギーと、酸化物半導体層４３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層４３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０４２４】
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０４２５】
ソースまたはドレインの一方として作用する導電層４４０およびソースまたはドレインの他方として作用する導電層４５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ４０５、トランジスタ４０６、トランジスタ４１１およびトランジスタ４１２においては、例えば、導電層４４１および導電層４５１にＷ、導電層４４２および導電層４５２にＴｉとＡｌとの積層膜などを用いることができる。
【０４２６】
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０４２７】
また、導電層４４０および導電層４５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層４４０および導電層４５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
【０４２８】
ゲート絶縁層として作用する絶縁層４６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、絶縁層４６０は上記材料の積層であってもよい。なお、絶縁層４６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
【０４２９】
また、絶縁層４６０の積層構造の一例について説明する。絶縁層４６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０４３０】
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層４６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０４３１】
また、酸化物半導体層４３０と接する絶縁層４２０および絶縁層４６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。当該窒素酸化物に起因する準位密度は酸化物半導体のエネルギーギャップ内に形成されうる場合がある。絶縁層４２０および絶縁層４６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
【０４３２】
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０４３３】
絶縁層４２０および絶縁層４６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０４３４】
ゲートとして作用する導電層４７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電層を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層４７１に窒化タンタル、導電層４７２にタングステンを用いて導電層４７０を形成する。
【０４３５】
絶縁層４７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。トランジスタ４０３、トランジスタ４０４、トランジスタ４０６、トランジスタ４０９、トランジスタ４１０、およびトランジスタ４１２では酸化物半導体層４３０と絶縁層４７５が一部接しているため、絶縁層４７５として水素を含む絶縁層を用いることで酸化物半導体層４３０の一部をｎ型化することができる。また、窒化絶縁層は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
【０４３６】
また、絶縁層４７５としては酸化アルミニウム膜を用いることもできる。特に、トランジスタ４０１、トランジスタ４０２、トランジスタ４０５、トランジスタ４０７、トランジスタ４０８、およびトランジスタ４１１では絶縁層４７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層４３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層４２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
【０４３７】
また、絶縁層４７５上には絶縁層４８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０４３８】
ここで、絶縁層４８０は絶縁層４２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層４８０から放出される酸素は絶縁層４６０を経由して酸化物半導体層４３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０４３９】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
【０４４０】
本発明の一態様のトランジスタ４０７乃至トランジスタ４１２では、チャネルが形成される酸化物半導体層４３０ｂを覆うように酸化物半導体層４３０ｃが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
【０４４１】
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層４３０のチャネル幅方向を電気的に取り囲むようにゲート（導電層４７０）が形成されているため、酸化物半導体層４３０に対しては上面に対して垂直な方向からのゲート電界に加えて、側面に対して垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
【０４４２】
また、本発明の一態様における酸化物半導体層４３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層４３０ｂを酸化物半導体層４３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層４３０が三層のトランジスタでは、酸化物半導体層４３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
【０４４３】
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【０４４４】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０４４５】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０４４６】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入してもよい。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが第１の層上に吸着・反応する。つまり、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０４４７】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０４４８】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０４４９】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０４５０】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０４５１】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０４５２】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などを形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０４５３】
なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）と呼ぶこともできる。
【０４５４】
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０４５５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４５６】
（実施の形態７）
以下では、本発明の一態様に用いることのできる酸化物半導体層の構造について説明する。
【０４５７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０４５８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０４５９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０４６０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０４６１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０４６２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０４６３】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０４６４】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０４６５】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図５６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０４６６】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図５６（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図５６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０４６７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図５６（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５６（Ｅ）に示す。図５６（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図５６（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図５６（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０４６８】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０４６９】
図５７（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０４７０】
図５７（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳを被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０４７１】
また、図５７（Ｂ）および図５７（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５７（Ｄ）および図５７（Ｅ）は、それぞれ図５７（Ｂ）および図５７（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図５７（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０４７２】
図５７（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０４７３】
図５７（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４７４】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０４７５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０４７６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０４７７】
次に、ｎｃ−ＯＳについて説明する。
【０４７８】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４７９】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図５８（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図５８（Ｂ）に示す。図５８（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４８０】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図５８（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４８１】
図５８（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４８２】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４８３】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４８４】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４８５】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４８６】
図５９に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５９（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図５９（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図５９（Ａ）および図５９（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４８７】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４８８】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４８９】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４９０】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４９１】
図６０は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図６０より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図６０より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図６０より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４９２】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４９３】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０４９４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０４９５】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４９６】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４９７】
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０４９８】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０４９９】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０５００】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０５０１】
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０５０２】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０５０３】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０５０４】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０５０５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５０６】
（実施の形態８）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
【０５０７】
図６１（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
【０５０８】
図６１（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）などであってもよい。
【０５０９】
図６１（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図６１（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
【０５１０】
また、図６２（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０５１１】
図６２（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−  ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
【０５１２】
図６２（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図６２（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
【０５１３】
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
【０５１４】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５１５】
（実施の形態９）
本実施の形態では、本発明の一態様に係る撮像装置を適用できる電子機器の一例について説明する。
【０５１６】
本発明の一態様に係る撮像装置を適用できる電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、ナビゲーションシステム、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
【０５１７】
図６３（Ａ）はロボットアームであり、台座９２１、腕部９２２、関節９２３、アーム９２４、センサ９２５等を有する。センサ９２５により、物体の位置や形状などを判断することができ、アーム９２４で物体をつかむことにより物体の運搬などを行うことができる。センサ９２５として本発明の一態様の撮像装置を用いることができる。
【０５１８】
図６３（Ｂ）は検査装置であり、筐体９３１、センサ９３２等を有する。該検査装置は、例えばベルトコンベア９３３に配置された商品９３４に発生したキズを検出することができる。センサ９３２として本発明の一態様の撮像装置を用いることができる。
【０５１９】
図６３（Ｃ）は眼球であり、網膜９４１、水晶体９４２、視神経９４３等を有する。網膜９４１にはセンサ９４４が埋め込まれており、網膜９４１が視覚情報を電気信号に変換する機能を失った場合に、センサ９４４が網膜９４１と同様の機能を果たすことができる。これにより、視力を回復することができる。センサ９４４として本発明の一態様の撮像装置を用いることができる。
【０５２０】
図６３（Ｄ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【０５２１】
図６３（Ｅ）は腕時計型の情報端末であり、筐体９６１、表示部９６２、リストバンド９６３、操作用のボタン９６５、竜頭９６６、カメラ９６９等を有する。表示部９６２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０５２２】
図６３（Ｆ）は携帯データ端末であり、第１筐体９７１、表示部９７２、カメラ９７９等を有する。表示部９７２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０５２３】
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定されない。
【０５２４】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０５２５】
１０    画素
１１    画素アレイ
１２    回路
１３    回路
１４    回路
１５    回路
１６    判定信号
１７ａ    コンパレータ
１７ｂ    コンパレータ
１８    ＯＲ回路
１９    バッファ
２０    光電変換素子
２０ａ    光電変換素子
２０ｂ    光電変換素子
２１    光電変換層
２２    透光性導電層
２３    半導体層
２４    半導体層
２５    半導体層
２６    電極
２６ａ    導電層
２６ｂ    導電層
３１    トランジスタ
３１ａ    トランジスタ
３１ｂ    トランジスタ
３２    トランジスタ
３３    トランジスタ
３４    トランジスタ
３５    トランジスタ
３６ａ    トランジスタ
３６ｂ    トランジスタ
３７ａ    トランジスタ
３７ｂ    トランジスタ
３８    トランジスタ
４１    容量素子
５１    配線
５１ａ    配線
５１ｂ    配線
５２    配線
５３    配線
５４    配線
５５    配線
５６    配線
５７    配線
５８    配線
６１    配線
６１ａ    配線
６１ｂ    配線
６２    配線
６４    配線
６５    配線
６６ａ    配線
６６ｂ    配線
６７ａ    配線
６７ｂ    配線
６８    配線
７１    撮像動作
７２    データ保持動作
７３    読み出し動作
９１    導電体
９２    絶縁層
９２ａ    絶縁層
９２ｂ    絶縁層
９３    絶縁層
９４    配線
９４ａ    導電層
９４ｂ    導電層
９５    配線
９６    絶縁層
１００    シリコン基板
１０１    トランジスタ
１０２    トランジスタ
１０５    活性層
１０６    シリコン基板
４０１    トランジスタ
４０２    トランジスタ
４０３    トランジスタ
４０４    トランジスタ
４０５    トランジスタ
４０６    トランジスタ
４０７    トランジスタ
４０８    トランジスタ
４０９    トランジスタ
４１０    トランジスタ
４１１    トランジスタ
４１２    トランジスタ
４１３    トランジスタ
４１５    基板
４２０    絶縁層
４３０    酸化物半導体層
４３０ａ    酸化物半導体層
４３０ｂ    酸化物半導体層
４３０ｃ    酸化物半導体層
４４０    導電層
４４１    導電層
４４２    導電層
４５０    導電層
４５１    導電層
４５２    導電層
４６０    絶縁層
４７０    導電層
４７１    導電層
４７２    導電層
４７３    導電層
４７５    絶縁層
４８０    絶縁層
５３１    領域
５３２    領域
５３３    領域
５３４    領域
５３５    領域
８１０    パッケージ基板
８１１    パッケージ基板
８２０    カバーガラス
８２１    レンズカバー
８３０    接着剤
８３５    レンズ
８４０    バンプ
８４１    ランド
８５０    イメージセンサチップ
８５１    イメージセンサチップ
８６０    電極パッド
８６１    電極パッド
８７０    ワイヤ
８７１    ワイヤ
８８０    スルーホール
８８５    ランド
８９０    ＩＣチップ
９２１    台座
９２２    腕部
９２３    関節
９２４    アーム
９２５    センサ
９３１    筐体
９３２    センサ
９３３    ベルトコンベア
９３４    商品
９４１    網膜
９４２    水晶体
９４３    視神経
９４４    センサ
９５１    筐体
９５２    レンズ
９５３    支持部
９６１    筐体
９６２    表示部
９６３    リストバンド
９６５    ボタン
９６６    竜頭
９６９    カメラ
９７１    筐体
９７２    表示部
９７９    カメラ
１１００    層
１２００    層
１４００    層
１５００    回折格子
１６００    層
２５００    絶縁層
２５１０    遮光層
２５２０    樹脂層
２５３０    カラーフィルタ
２５３０ａ    カラーフィルタ
２５３０ｂ    カラーフィルタ
２５３０ｃ    カラーフィルタ
２５４０    マイクロレンズアレイ
２５５０    光学変換層
２５６０    絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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