(57)【要約】【課題】ＡＤ変換時における電源電圧の変動量の違いなどに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得しうる固体撮像装置を提供する。【解決手段】光電変換により生成された電荷に基づく信号を出力する画素部と、画素信号の信号レベルと時間とともに変化する参照信号の信号レベルとを比較する比較器と、比較結果に応じて書き込み信号を出力する書き込み信号生成部と、第１の方向に延在し書き込み信号生成部にクロック信号を出力するクロック信号線と、第１の方向に延在し複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、書き込み信号に応じてカウント信号で示されるカウント値をデジタルデータとして記憶する記憶部とを有し、書き込み信号生成部は比較器と記憶部との間に配置されており、クロック信号線及びカウント信号線は書き込み信号生成部と記憶部との間に配置されている。【選択図】図４
2017028386.tif 000002
【特許請求の範囲】
【請求項１】
画素部と、ＡＤ変換回路部とを有する固体撮像装置であって、
前記画素部は、光電変換により生成された電荷に基づく信号を各々が出力する複数の画素が複数行および複数列に渡って配され、
前記ＡＤ変換回路部は、前記複数列の各々に各々が対応して配された複数の列回路部を有し、
前記複数の列回路部の各々は、
前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、
前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、
記憶部とを有し、
さらに前記固体撮像装置は、
第１の方向に延在し、前記複数の列回路部の各々の前記書き込み信号生成部にクロック信号を出力するクロック信号線と、
前記第１の方向に延在し、複数ビットからなるカウント信号の各ビットに対応する信号を各々が、前記複数の列回路部の各々の前記記憶部に出力する複数のカウント信号線と、
を有し、
前記複数の列回路部の各々において、前記書き込み信号生成部は、前記比較器と前記記憶部との間に配置されており、
前記複数の列回路部の各々において、前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記記憶部との間に配置されている
ことを特徴とする固体撮像装置。
【請求項２】
光電変換により生成された電荷に基づく信号を出力する画素部と、
前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、
前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、
前記書き込み信号生成部にクロック信号を出力するクロック信号線と、
複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、
前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、リセット信号に基づく第１のデジタルデータを記憶する第１の記憶部と、
前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、光信号に基づく第２のデジタルデータを記憶する第２の記憶部とを含み、
前記書き込み信号生成部は、前記第１の記憶部と前記第２の記憶部との間に配置されている
ことを特徴とする固体撮像装置。
【請求項３】
前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記第２の記憶部との間に配置されている
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記複数のカウント信号線の１つと前記第１の記憶部と前記第２の記憶部とが接続された接続ノードを有し、
前記接続ノードと前記第１の記憶部との間の配線長と、前記接続ノードと前記第２の記憶部との間の配線長とが等しい
ことを特徴とする請求項２又は３記載の固体撮像装置。
【請求項５】
前記第１の記憶部及び前記第２の記憶部は、前記カウント信号の前記複数ビットに対応する複数の記憶部をそれぞれ有し、
各々が、前記複数のカウント信号線の１つと、前記第１の記憶部の前記複数の記憶部の１つと、前記第２の記憶部の前記複数の記憶部の１つとが接続された複数の接続ノードを有し、
前記複数の接続ノードの１つと、前記第１の記憶部の前記複数の記憶部の１つとの間の配線長は、上位のビットほど長く
前記複数の接続ノードの１つと、前記第２の記憶部の前記複数の記憶部の１つとの間の配線長は、上位のビットほど長い
ことを特徴とする請求項２乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記クロック信号線及び前記複数のカウント信号線は、同じ配線幅を有し、等間隔に配置されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
互いに位相の異なる複数の前記クロック信号を前記書き込み信号生成部に出力する複数の前記クロック信号線を有する
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数のクロック信号線は、同じ配線幅を有し、等間隔に配置されている
ことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記書き込み信号生成部は、前記クロック信号に同期した前記書き込み信号を生成する
ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置が出力する信号を用いて画像を生成する信号処理部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換回路を有する固体撮像装置に関する。
【背景技術】
【０００２】
特許文献１には、固体撮像装置のＡＤ変換回路において、クロック周波数を上げることなく分解能を向上するための技術が開示されている。特許文献１に記載のＡＤ変換回路では、画素信号と参照信号とを比較する比較器が出力する反転信号を、バッファ回路とインバータ回路とにより構成される遅延回路に入力し、複数の遅延信号を生成する。そして、比較器からの反転信号と遅延回路からの遅延信号とを論理積演算することにより、カウント信号の書き込みタイミングを示す書き込み信号を生成していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５４２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、画素からの信号と参照信号とを比較する比較処理において、一時に出力信号レベルが反転する比較器の数が異なると、駆動電流量の違いに起因して電源電圧の変動量が変化する。電源電圧の変動量に違いが生じると、比較器の反転信号を入力とする遅延回路が生成する書き込み信号に遅延量の差が生じ、これが画像上ではＳＮ比の劣化、固定パターン状或いは横スミア状のノイズなどとなり、画質が低下することがあった。
【０００５】
本発明の目的は、ＡＤ変換時における電源電圧の変動量の違いなどに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得しうる固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、光電変換により生成された電荷に基づく信号を出力する画素部と、前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、第１の方向に延在し、前記書き込み信号生成部にクロック信号を出力するクロック信号線と、第１の方向に延在し、複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、前記書き込み信号に応じて、前記カウント信号によって示されるカウント値をデジタルデータとして記憶する記憶部とを有し、前記書き込み信号生成部は、前記比較器と前記記憶部との間に配置されており、前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記記憶部との間に配置されていることを特徴とする固体撮像装置が提供される。
【０００７】
また、本発明の他の一観点によれば、光電変換により生成された電荷に基づく信号を出力する画素部と、前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、前記書き込み信号生成部にクロック信号を出力するクロック信号線と、複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、リセット信号に基づく第１のデジタルデータを記憶する第１の記憶部と、前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、光信号に基づく第２のデジタルデータを記憶する第２の記憶部とを含み、前記書き込み信号生成部は、前記第１の記憶部と前記第２の記憶部との間に配置されていることを特徴とする固体撮像装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＡＤ変換時における電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態による固体撮像装置の構成を示すブロック図である。
【図２】本発明の第１実施形態による固体撮像装置の画素の一例を示す回路図である。
【図３】本発明の第１実施形態による固体撮像装置のラッチパルス生成部の構成及び動作を説明する図である。
【図４】本発明の第１実施形態による固体撮像装置のＡＤ変換回路部内における信号線の配置を示すブロック図である。
【図５】本発明の第２実施形態による固体撮像装置のＡＤ変換回路部内における信号線の配置を示すブロック図である。
【図６】本発明の第３実施形態による固体撮像装置のラッチパルス生成部の構成を示す回路図である。
【図７】本発明の第３実施形態による固体撮像装置のラッチパルス生成部に用いる論理ゲート回路の一例を示す回路図である。
【図８】本発明の第３実施形態による固体撮像装置のラッチパルス生成部の動作を示すタイミング図である。
【図９】本発明の第４実施形態による撮像システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の好適な実施形態に係る固体撮像装置及び撮像システムについて、図面を
参照して詳細に説明する。
【００１１】
［第１実施形態］
本発明の第１実施形態による固体撮像装置について、図１乃至図４を用いて説明する。図１は、本実施形態による固体撮像装置の構成を示すブロック図である。図２は、本実施形態による固体撮像装置の画素の一例を示す回路図である。図３は、本実施形態による固体撮像装置のラッチパルス生成部の構成及び動作を説明する図である。図４は、本実施形態による固体撮像装置のＡＤ変換回路部内における信号線の配置を示すブロック図である。
【００１２】
はじめに、本実施形態による固体撮像装置の構造について、図１乃至図４を用いて説明する。
【００１３】
本実施形態による固体撮像装置１００は、図１に示すように、画素部１０、垂直走査回路１６、読み出し回路部３０、ＡＤ変換回路部４０、ランプ信号生成部４４、カウンタ回路部４６、水平走査回路部７０及び信号処理回路部８０を有している。画素部１０には、複数行及び複数列に渡って配された複数の画素１２が設けられている。読み出し回路部３０は、画素部１０の画素アレイの各列に対応して、列読み出し回路部３２をそれぞれ有している。また、ＡＤ変換回路部４０は複数の列回路部を有する。複数の列回路部の各々は、画素部１０の画素アレイの各列に対応して、比較器４２、ラッチパルス生成部５０及び記憶部４８をそれぞれ有している。なお、図１では、図面の簡略化のため、各部の動作に必要な駆動パルスやそのタイミングを制御するための一部の回路について図示を省略している。
【００１４】
図２は、それぞれの画素１２を構成する画素回路の一例である。図２に示す画素１２は、フォトダイオードＤ１と、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを有している。フォトダイオードＤ１のアノードは接地電圧線に接続され、フォトダイオードＤ１のカソードは転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、フローティングディフュージョンノード（以下、「ＦＤノード」と表記する）を構成する。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（電圧Ｖｄｄ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。
【００１５】
画素部１０の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４がそれぞれ配置されている。制御信号線１４は、行方向に並ぶ画素１２に共通の信号線をなしている。制御信号線１４は、垂直走査回路１６に接続されている。制御信号線１４には、垂直走査回路１６から所定のタイミングで、画素１２の画素内読み出し回路を駆動するための所定の制御信号が出力される。図１には、各行に１本ずつの制御信号線１４を示しているが、典型的には各行に複数の制御信号線が含まれる。図２の画素回路の場合、制御信号線１４には、転送トランジスタＭ１のゲートに接続された転送ゲート信号線、リセットトランジスタＭ２のゲートに接続されたリセット信号線、選択トランジスタＭ４のゲートに接続された選択信号線が含まれる。転送ゲート信号線には、垂直走査回路１６から、転送トランジスタＭ１の駆動用の転送ゲート信号ＰＴＸが出力される。リセット信号線には、垂直走査回路１６から、リセットトランジスタＭ２の駆動用のリセット信号ＰＲＥＳが出力される。選択信号線には、垂直走査回路１６から、選択トランジスタＭ４の制御用の選択信号ＰＳＥＬが出力される。
【００１６】
画素部１０の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１８が配されている。垂直出力線１８は、列方向に並ぶ画素１２の選択トランジスタＭ４のソースに接続されており、これら画素１２に共通の信号線をなしている。垂直出力線１８は、電流源２０を介して接地電圧線に接続されている。
【００１７】
垂直出力線１８は、また、列読み出し回路部３２の入力端子に接続されている。列読み出し回路部３２の出力端子には、比較器４２が接続されている。比較器４２の２つの入力端子には、列読み出し回路部３２と、ランプ信号生成部４４とが接続されている。列読み出し回路部３２から比較器４２には、画素部１０の画素１２から読み出した信号に基づくアナログ信号が出力される。ランプ信号生成部４４から比較器４２には、参照信号として、時間と共に信号レベルが変化するランプ信号が出力される。比較器４２の出力端子には、ラッチパルス生成部５０が接続されている。比較器４２からラッチパルス生成部５０には、出力信号Ｖｏが出力される。ラッチパルス生成部５０には、記憶部４８が接続されている。ラッチパルス生成部５０から記憶部４８には、書き込み信号Ｐｌａｔｃｈが出力される。なお、ラッチパルス生成部５０は、書き込み信号生成部と表記することもある。
【００１８】
各列のラッチパルス生成部５０及び記憶部４８には、カウンタ回路部４６が接続されている。カウンタ回路部４６からラッチパルス生成部５０には、クロック信号線を介して、クロック信号ＣＬＫが出力される。また、カウンタ回路部４６から記憶部４８には、カウント信号線を介して、カウント信号Ｐｃｏｎｔ＿ｍが出力される。なお、カウンタ回路部４６について、クロック信号に着目して説明するときは、クロック信号生成部と表記することもある。また、カウント信号に着目して説明するときは、カウント信号生成部と表記することもある。各列の記憶部４８には、水平走査回路部７０と、信号処理回路部８０とが接続されている。
【００１９】
ラッチパルス生成部５０は、例えば図３（ａ）に示す回路により構成することができる。図３（ａ）に示すラッチパルス生成部５０は、２つのＤ型フリップフロップ回路（以下、「ＦＦ回路」と表記する）５２，５４と、ＡＮＤゲート回路５５とを含む。ＦＦ回路５２，５４は、それぞれ、入力端子Ｄと、クロック端子ＣＫと、出力端子Ｑ，ＱＢとを含む。出力端子ＱＢは、出力端子Ｑからの出力信号の反転信号を出力する。
【００２０】
ラッチパルス生成部５０の入力端子でもあるＦＦ回路５２の入力端子Ｄは、比較器４２の出力端子に接続される。ＦＦ回路５２の入力端子Ｄには、比較器４２からの出力信号Ｖｏが入力される。ＦＦ回路５２の出力端子Ｑには、ＦＦ回路５４の入力端子Ｄが接続されている。ＦＦ回路５２，５４のクロック端子ＣＫは、カウンタ回路部４６に接続される。ＦＦ回路５２，５４のクロック端子ＣＫには、カウンタ回路部４６からのクロック信号ＣＬＫがそれぞれ入力される。ＦＦ回路５２の出力端子Ｑ及びＦＦ回路５４の出力端子ＱＢは、ＡＮＤゲート回路５５の２つの入力端子にそれぞれ接続されている。ＡＮＤゲート回路５５の出力端子は、ラッチパルス生成部５０の出力端子を構成する。ＡＮＤゲート回路５５の出力信号は、ラッチパルス生成部５０の出力信号である書き込み信号Ｐｌａｔｃｈとなる。
【００２１】
図４は、ＡＤ変換回路部４０内における各部の配置、具体的には、クロック信号ＣＬＫ＿ｎ用の信号線、カウント信号Ｐｃｏｎｔ＿ｍ用の信号線、記憶部４８、ラッチパルス生成部５０の位置関係を示したものである。図４には、後述する実施形態に示す構成をも考慮して、複数のクロック信号線（図４では２本）を含む場合を例示しているが、本実施形態の固体撮像装置の場合、クロック信号ＣＬＫ用の信号線は１本である。
【００２２】
図４に示す配置例では、クロック信号ＣＬＫ＿ｎ用の信号線と、カウント信号Ｐｃｏｎｔ＿ｍ用の信号線とは、ラッチパルス生成部５０と記憶部４８との間の領域に、行方向に延在して平行に配置されている。
【００２３】
クロック信号ＣＬＫ＿ｎの信号線及びカウント信号Ｐｃｏｎｔ＿ｍの信号線は、同じ配線幅で等間隔に配置するのが望ましい。こうすることで、カウント信号Ｐｃｏｎｔ＿ｍの各ビット間の位相関係を維持するとともに、クロック信号ＣＬＫ＿ｎとカウント信号Ｐｃｏｎｔ＿ｍとの間の位相ずれを大幅に低減することができる。カウント信号の各ビット間の位相関係、並びに、クロック信号と最下位ビットのカウント信号との位相関係を維持できる場合は、クロック信号ＣＬＫ＿ｎの信号線とカウント信号Ｐｃｏｎｔ＿ｍの信号線とを必ずしも同じ配線幅で等間隔に配置しなくてもよい。
【００２４】
カウント信号Ｐｃｏｎｔ＿ｍとクロック信号ＣＬＫ＿ｎは、同じクロック発生回路であるカウンタ回路部４６から生成することが望ましい。ただし、カウント信号Ｐｃｏｎｔ＿ｍとクロック信号ＣＬＫ＿ｎとの位相関係を維持できる場合には、カウント信号Ｐｃｏｎｔ＿ｍの生成回路とクロック信号ＣＬＫ＿ｎの生成回路とを分けても構わない。
【００２５】
次に、本実施形態による固体撮像装置の動作について、図１乃至図３を用いて説明する。
【００２６】
画素部１０は、複数の画素に入射した光の量に応じた信号を、行毎に各列の垂直出力線１８へと出力する。具体的には、例えば以下の手順により、画素部１０の各画素１２から、ＦＤノードのリセット電位に応じた信号（リセット信号）と、フォトダイオードＤ１で生成された信号電荷の量に応じた信号（光信号）とを、垂直出力線１８から出力する。
【００２７】
まず、垂直走査回路１６から制御信号線１４を介して画素１２にハイレベルの転送ゲート信号ＰＴＸ及びリセット信号ＰＲＥＳを出力し、転送トランジスタＭ１及びリセットトランジスタＭ２をオンにする。これにより、フォトダイオードＤ１に、転送トランジスタＭ１及びリセットトランジスタＭ２を介して電源電圧Ｖｄｄが印加され、フォトダイオードＤ１の電位がリセットされる。フォトダイオードＤ１のリセット動作を行った後、転送ゲート信号ＰＴＸ及びリセット信号ＰＲＥＳをローレベルとし、フォトダイオードＤ１を電源電圧Ｖｄｄから切り離す。これにより、フォトダイオードＤ１では、光電変換による入射光量に応じた信号電荷の生成と、生成した信号電荷の蓄積とが開始する。
【００２８】
所定の蓄積期間が経過した後、垂直走査回路１６から制御信号線１４を介して画素１２にハイレベルのリセット信号ＰＲＥＳを出力し、リセットトランジスタＭ２をオンにする。これにより、ＦＤノードにリセットトランジスタＭ２を介して電源電圧Ｖｄｄが印加され、ＦＤノードの電位がリセットされる。ＦＤノードのリセット動作を行った後、リセット信号ＰＲＥＳをローレベルとし、ＦＤノードを電源電圧Ｖｄｄから切り離す。これにより、ＦＤノードのリセット動作が完了する。
【００２９】
次いで、垂直走査回路１６から制御信号線１４を介してハイレベルの選択信号ＰＳＥＬを出力し、選択トランジスタＭ４をオンにする。すると、増幅トランジスタＭ３は、選択トランジスタＭ４を介して電流源２０からバイアス電流が供給された状態となり、ソースフォロワ回路を構成する。これにより、垂直出力線１８には、ＦＤノードのリセット電圧に応じた信号（リセット信号）が、選択トランジスタＭ４を介して出力される。
【００３０】
次いで、垂直走査回路１６から制御信号線１４を介してハイレベルの転送ゲート信号ＰＴＸを出力し、転送トランジスタＭ１をオンにする。これにより、フォトダイオードＤ１において生成され、蓄積されていた信号電荷が、転送トランジスタＭ１を介してＦＤノードに転送される。これにより、垂直出力線１８には、ＦＤノードに転送された信号電荷の量に応じた信号（光信号）が、選択トランジスタＭ４を介して出力される。
【００３１】
垂直出力線１８に出力されたリセット信号及び光信号は、列読み出し回路部３２にて所定の処理が施され、比較器４２に入力される。列読み出し回路部３２は、ＣＤＳ回路や増幅器などから構成されており、画素１２から出力される画素信号に対して所定の処理、例えばＣＤＳ処理や増幅処理を行う。
【００３２】
比較器４２では、列読み出し回路部３２の出力信号の信号レベルと、ランプ信号生成部４４から出力されるランプ信号の信号レベルとの比較を行う。列読み出し回路部３２からの出力信号の信号レベルとランプ信号の信号レベルとの大小関係が反転したとき、比較器４２は、出力信号Ｖｏの信号レベルを反転する。ここでは出力信号Ｖｏの信号レベルをローレベルからハイレベルへと遷移する例を示すが、出力信号Ｖｏの信号レベルをハイレベルからローレベルへと遷移するようにしてもよい。
【００３３】
ラッチパルス生成部５０には、比較器４２の出力信号Ｖｏと、カウンタ回路部４６からのクロック信号ＣＬＫとが入力される。クロック信号ＣＬＫのクロック周波数は、後述のカウント信号Ｐｃｏｎｔ＿ｍの最下位ビットに対応した周波数である。ラッチパルス生成部５０において、比較器４２の出力信号Ｖｏは、ＦＦ回路５２の入力端子Ｄに入力される。また、カウンタ回路部４６からのクロック信号ＣＬＫは、ＦＦ回路５２，５４のクロック端子ＣＫにそれぞれ入力される。
【００３４】
Ｄ型ＦＦ回路では、クロック端子ＣＫに入力されるクロック信号ＣＬＫの立ち上がり時における入力端子Ｄへの入力の値が、出力端子Ｑからの出力として保持される。例えば、図３（ｂ）に示すように、時刻ｔ０において、比較器４２からの出力信号Ｖｏが、ローレベルからハイレベルへと遷移したものとする。すると、出力信号Ｖｏの立ち上がりエッジの次に現れるクロック信号ＣＬＫの立ち上がり時（時刻ｔ１）に、ＦＦ回路５２の出力端子Ｑからの出力信号（信号ＦＦ１）が、ローレベルからハイレベルへと遷移する。つまり、ＦＦ回路５２の出力端子Ｑからは、出力信号Ｖｏが、出力信号Ｖｏの立ち上がりエッジとクロック信号ＣＬＫの立ち上がりエッジとの間の時間差分だけ遅延した信号が出力される。出力端子Ｑから出力されるこの信号は、クロック信号ＣＬＫに同期した信号となる。
【００３５】
同様に、このＦＦ回路５２の出力端子Ｑからの出力信号がＦＦ回路５４の入力端子Ｄに入力されると、出力信号Ｖｏが更に１クロック周期分遅延した信号が、ＦＦ回路５４の出力端子Ｑから出力される。ＦＦ回路５４の出力端子Ｑから出力されるこの出力信号は、クロック信号ＣＬＫに同期した信号であるとともに、ＦＦ回路５２の出力端子Ｑから出力される信号に対して位相をずらした信号である。また、ＦＦ回路５４の出力端子ＱＢから出力される出力信号は、クロック信号ＣＬＫに同期した信号であるとともに、ＦＦ回路５２の出力端子Ｑから出力される信号に対して位相をずらした反転信号である。
【００３６】
ＦＦ回路５２の出力端子Ｑから出力される信号ＦＦ１と、ＦＦ回路５４の出力端子ＱＢから出力される信号ＦＦ２とをＡＮＤゲート回路５５にて論理積演算することにより、書き込み信号Ｐｌａｔｃｈが得られる。書き込み信号Ｐｌａｔｃｈは、時刻ｔ１において立ち上がり、時刻ｔ１から１クロック周期分遅れた時刻ｔ２において立ち下がるパルス信号となる。
【００３７】
なお、図３（ａ）には、ＦＦ回路５２，５４を２段直列に接続した例を示したが、ＦＦ回路を３段以上直列に接続するようにしてもよい。この場合、第１段目のＦＦ回路の出力端子Ｑから信号ＦＦ１を取得し、最終段のＦＦ回路の出力端子ＱＢから信号ＦＦ２を取得することができる。
【００３８】
記憶部４８には、ラッチパルス生成部５０からの書き込み信号Ｐｌａｔｃｈと、カウンタ回路部４６からのカウント信号Ｐｃｏｎｔ＿ｍとが入力される。カウンタ回路部４６は、ランプ信号生成部４４からの参照信号の出力開始（ランプの開始）と同期してカウントを開始し、そのカウント値に応じたカウント信号Ｐｃｏｎｔ＿ｍを出力する。カウント信号Ｐｃｏｎｔ＿ｍは、デジタルデータの出力ビット数ｍに応じた複数ビットの信号である。例えば、１２ビットのデジタルデータを出力する場合、カウント信号Ｐｃｏｎｔ＿ｍ用に１２本の信号線を配置する。
【００３９】
記憶部４８は、書き込み信号Ｐｌａｔｃｈがローレベルからハイレベルに遷移するタイミングで、カウンタ回路部４６からのカウント信号Ｐｃｏｎｔ＿ｍに応じたカウント値をビット毎にデジタルデータとして記憶する。
【００４０】
一般的な固体撮像装置では、まず、画素部１０から読み出したリセット信号とランプ信号との比較処理を行い、比較器４２のオフセットに対応するＮデジタル信号を取得する。次いで、画素部１０から読み出した光信号とランプ信号との比較処理を行い、Ｓデジタル信号を取得する。
【００４１】
このようにして、画素部１０から読み出したアナログ信号をデジタル信号に変換し、各列の記憶部４８にデジタル信号として記憶する。
【００４２】
各列の記憶部４８に記憶されたデジタル信号は、水平走査回路部７０が出力する制御信号に応じて、列ごとに信号処理回路部８０へと順次転送される。信号処理回路部８０では、リセット信号或いは比較器４２のオフセット電圧に対応するＮデジタルデータを光信号に対応するＳデジタルデータから減算する信号処理を行う。これにより、デジタルＣＤＳ（デジタル相関二重サンプリング）を実現することができる。
【００４３】
このように、本実施形態による固体撮像装置１００では、クロック信号ＣＬＫに同期した書き込み信号Ｐｌａｔｃｈを生成する。そして、書き込み信号Ｐｌａｔｃｈがローレベルからハイレベルに遷移するタイミングで、カウント信号Ｐｃｏｎｔ＿ｍに応じたカウント値をデジタルデータとして記憶する。クロック信号ＣＬＫに同期した書き込み信号Ｐｌａｔｃｈを用いることには、電源変動による遅延量の差を縮小し、画質の劣化を低減する効果がある。以下に、この理由について説明する。
【００４４】
画素部１０から読み出す画素信号の種類や撮影した画像によっては、多数の画素１２から近似したレベルの信号が出力されることがある。例えば、リセット信号などの基準信号レベルの信号では、その分布範囲は非常に狭い。このため、比較器４２における比較動作において、多数の比較器４２からの出力信号レベルが同時に反転する場合が多くなる。電源電圧の変動量は、比較器４２の反転数に依存し、比較器４２の反転数が多いほど大きくなる。このため、リセット信号の読み出し時には、電源電圧の変動量が大きい。一方、被写体情報に依存する光信号の信号レベルは、画素１２間で異なる場合が多く、比較器４２における比較動作において、多数の比較器４２からの出力信号レベルが同時に反転することは稀である。このため、光信号の読み出し時には、電源電圧の変動量は小さい。
【００４５】
従来の固体撮像装置では、比較器の出力信号から書き込み信号を生成するための遅延回路を、バッファ回路とインバータ回路とにより構成していた。この場合、バッファ回路及びインバータ回路に供給する電源電圧が変動すると、遅延回路における遅延量に差を生じ、ひいては書き込み信号に遅延量の差が生じてしまう。この遅延量の差が結果的に、光信号及びリセット信号のＡＤ変換後のデジタル信号の差分処理によって、デジタル信号の誤差として現れる。このデジタル信号の誤差は小さくても、特に暗い被写体を撮像した場合には小さい画素信号のデジタル信号のＳＮ比が悪化するため、固定パターン状或いは横スミア状のノイズとして目立つものとなり、画質が低下する。
【００４６】
この点、本実施形態の固体撮像装置１００では、ラッチパルス生成部５０で使用するＦＦ回路５２，５４はクロック信号ＣＬＫに同期するため、Ｎデジタル信号の取得時とＳデジタル信号の取得時とで書き込み信号Ｐｌａｔｃｈの遅延バラツキが発生しない。すなわち、ラッチパルス生成部５０おいて、クロック信号ＣＬＫに同期した書き込み信号Ｐｌａｔｃｈを生成することができる。このため、取得したＮデジタル信号とＳデジタル信号とを用いて演算することで、遅延回路の遅延バラツキがほとんどない高精度なデジタル信号を得ることができる。したがって、比較器４２の反転する列数がＮデジタル変換時とＳデジタル変換時とで大きく異なる状況下、或いは、Ｎデジタル信号とＳデジタル信号との値が近い暗時の撮影においても、画質の悪化が抑制され、良好な画像を取得することができる。
【００４７】
このように、本実施形態によれば、ＡＤ変換回路のラッチパルス生成部を同期回路により構成し、クロック信号に同期した書き込み信号を出力するようにしたので、電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制することができる。これにより、ＳＮ比の劣化、固定パターン状或いは横スミア状のノイズなどによる画質の低下を抑制し、より良質の画像を取得することができる。
【００４８】
また、クロック信号線及びカウント信号線を同じ配線幅で等間隔に配置することにより、カウント信号の各ビット間の位相関係を維持するとともに、クロック信号とカウント信号との間の位相ずれを大幅に低減することができる。これにより、書き込み信号の遅延量のバラツキをさらに抑制し、より良好な画像を取得することができる。
【００４９】
［第２実施形態］
本発明の第２実施形態による固体撮像装置について、図５を用いて説明する。図１乃至図４に示す第１実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図５は、本実施形態による固体撮像装置のＡＤ変換回路部内における信号線の配置を示すブロック図である。
【００５０】
本実施形態による固体撮像装置は、ＡＤ変換回路部４０内における各部の配置が異なるほかは、図１乃至図３に示す第１実施形態による固体撮像装置と同様である。
【００５１】
図５は、本実施形態による固体撮像装置におけるクロック信号ＣＬＫ＿ｎ用の信号線、カウント信号Ｐｃｏｎｔ＿ｍ用の信号線、記憶部４８、ラッチパルス生成部５０の位置関係を示したものである。図５には、後述する実施形態に示す構成をも考慮して、複数のクロック信号線（図５では２本）を含む場合を例示しているが、第１実施形態の固体撮像装置に適用する場合、クロック信号ＣＬＫ用の信号線は１本である。
【００５２】
本実施形態による固体撮像装置では、図５に示すように、記憶部４８を、リセット信号の或いは比較器４２のオフセット電圧に対応するデジタルデータを記憶する記憶部４８ｎと、光信号のデジタルデータを記憶する記憶部４８ｓとに分けている。そして、記憶部４８ｎと記憶部４８ｓとの間にラッチパルス生成部５０を配置し、ラッチパルス生成部５０と記憶部４８ｓとの間にクロック信号ＣＬＫ＿ｎの信号線とカウント信号Ｐｃｏｎｔ＿ｍの信号線を配置している。また、記憶部４８ｎ及び記憶部４８ｓにおいて、各ビットの記憶部は、下位ビットから上位ビットの順に、ラッチパルス生成部５０、クロック信号ＣＬＫ＿ｎの信号線及びカウント信号Ｐｃｏｎｔ＿ｍの信号線に対して、近い位置から遠い位置へと配置している。ラッチパルス生成部５０からは、記憶部４８ｎに書き込み信号Ｐｌａｔｃｈ＿Ｎが出力され、記憶部４８ｓには書き込み信号Ｐｌａｔｃｈ＿Ｓが出力される。
【００５３】
本実施形態の配置の場合も、図４に示した第１実施形態の配置の場合と同様、クロック信号ＣＬＫ＿ｎとカウント信号Ｐｃｏｎｔ＿ｍとの間の位相ずれが発生しないようにするのが好ましい。すなわち、クロック信号ＣＬＫ＿ｎの信号線及びカウント信号Ｐｃｏｎｔ＿ｍの信号線は、同じ配線幅で等間隔に配置するのが望ましい。こうすることで、クロック信号ＣＬＫ＿ｎ及びカウント信号Ｐｃｏｎｔ＿ｍの、配線抵抗などによる遅延に起因する位相ずれを抑制することができる。各ビット間のカウント信号の位相関係、並びに、クロック信号と最下位ビットのカウント信号の位相関係を維持できる場合は、クロック信号ＣＬＫ＿ｎの信号線とカウント信号Ｐｃｏｎｔ＿ｍの信号線とを必ずしも同じ配線幅で等間隔に配置しなくてもよい。
【００５４】
カウント信号Ｐｃｏｎｔ＿ｍとクロック信号ＣＬＫ＿ｎとは、同じクロック発生回路であるカウンタ回路部４６から生成することが望ましい。ただし、カウント信号Ｐｃｏｎｔ＿ｍとクロック信号ＣＬＫ＿ｎの位相関係を維持できる場合には、カウント信号Ｐｃｏｎｔ＿ｍの生成回路とクロック信号ＣＬＫ＿ｎの生成回路とを分けても構わない。
【００５５】
また、ラッチパルス生成部５０と記憶部４８ｎとを接続するカウント信号線の配線長と、ラッチパルス生成部５０と記憶部４８ｓとを接続するカウント信号線の配線長とは、同じにするのが好ましい。記憶部４８ｎへ接続されるそれぞれのビットのカウント信号線の配線長は、下位ビットから上位ビットの順に長くなる。同様に、記憶部４８ｓへ接続されるそれぞれのビットのカウント信号線の配線長は、下位ビットから上位ビットの順に長くなる。上位ビットになればなるほどカウント信号線の配線長は長くなるが、記憶部４８ｎと記憶部４８ｓとで、同じビット単位となるカウント信号線の配線長の長さが同じになるように配置する。例えば、１つの列回路部において、記憶部４８ｎと記憶部４８ｓとカウント信号線とが接続される接続ノードを設ける。複数のカウント信号線の１つに対して、１つの接続ノードが設けられる。この接続ノードと記憶部４８ｎとの配線長と、接続ノードと記憶部４８ｓとの配線長を同じにする。これにより、記憶部４８ｎに入力されるカウント信号Ｐｃｏｕｎｔ＿ｍと記憶部４８ｓに入力されるカウント信号Ｐｃｏｕｔ＿ｍとの位相ずれも低減することができ、さらに良好な画像を提供できるようになる。
【００５６】
［第３実施形態］
本発明の第３実施形態による固体撮像装置について、図６乃至図８を用いて説明する。図１乃至図５に示す第１及び第２実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による固体撮像装置のラッチパルス生成部の構成を示す回路図である。図７は、本実施形態による固体撮像装置のラッチパルス生成部に用いる論理ゲート回路の一例を示す回路図である。図８は、本実施形態による固体撮像装置のラッチパルス生成部の動作を示すタイミング図である。
【００５７】
はじめに、本実施形態による固体撮像装置の構造について、図６及び図７を用いて説明する。
【００５８】
本実施形態による固体撮像装置１００は、ラッチパルス生成部５０の構成が異なるほかは、図１及び図２に示す第１実施形態による固体撮像装置１００と同様である。本実施形態による固体撮像装置１００のラッチパルス生成部５０は、図６に示すように、４つのＤ型フリップフロップ回路（ＦＦ回路）５２，５４，５６，５８と、論理ゲート回路６０とを有している。
【００５９】
ＦＦ回路５２，５４，５６，５８の入力端子Ｄは、ラッチパルス生成部５０の入力端子を構成する。ＦＦ回路５２，５４，５６，５８の入力端子Ｄには、比較器４２の出力信号Ｖｏが入力される。ＦＦ回路５２，５４，５６，５８のクロック端子ＣＫには、カウンタ回路部４６から出力されるクロック信号ＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３，ＣＬＫ＿４が、それぞれ入力される。ＦＦ回路５２，５４，５６，５８の出力端子Ｑは、論理ゲート回路６０の４つの入力端子にそれぞれ接続されている。論理ゲート回路６０は、ＦＦ回路５２から出力される信号ＦＦ１、ＦＦ回路５４から出力される信号ＦＦ２、ＦＦ回路５６から出力される信号ＦＦ３及びＦＦ回路５８から出力される信号ＦＦ４の信号レベルに基づき所定の論理演算を実行する。論理ゲート回路６０の出力端子は、ラッチパルス生成部５０の出力端子を構成する。ラッチパルス生成部５０の出力端子からは、書き込み信号Ｐｌａｔｃｈが出力される。
【００６０】
クロック信号ＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３，ＣＬＫ＿４のクロック周波数は、カウント信号Ｐｃｏｎｔ＿ｍの最下位ビットに対応した周波数である。クロック信号ＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３，ＣＬＫ＿４は、互いに位相をずらしたクロック信号である。複数のクロック信号ＣＬＫ＿ｎを用いる場合、これらの信号配線は、カウント信号Ｐｃｏｎｔ＿ｍの場合と同様、同じ配線幅で等間隔に配置することが望ましい。
【００６１】
論理ゲート回路６０は、信号ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４の信号レベルが総て同じ場合にローレベルの信号を出力し、信号ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４の信号レベルが総て同じではない場合にハイレベルの信号を出力する論理回路である。論理ゲート回路６０は、特に限定されるものではないが、例えば図７に示す論理ゲート回路６０を用いることができる。図７に示す論理ゲート回路６０は、ＡＮＤゲート回路６２と、ＮＯＲゲート回路６４，６６とを含む。ＡＮＤゲート回路６２及びＮＯＲゲート回路６４の入力端子に、それぞれ信号ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４が入力される。ＡＮＤゲート回路６２及びＮＯＲゲート回路６４の出力端子は、ＮＯＲゲート回路６６の入力端子に接続されている。ＮＯＲゲート回路６６の出力端子からは、論理ゲート回路６０の出力信号である書き込み信号Ｐｌａｔｃｈが出力される。
【００６２】
なお、ＡＤ変換回路部４０内における各部の配置には、図４に示す第１実施形態による固体撮像装置の配置や、図５に示す第２実施形態による固体撮像装置の配置と同様の配置を適用可能である。
【００６３】
次に、本実施形態による固体撮像装置１００のラッチパルス生成部５０の動作について、図６乃至図８を用いて説明する。
【００６４】
図８に示すような、互いに位相をずらしたクロック信号ＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３，ＣＬＫ＿４をカウンタ回路部４６から出力する場合を想定する。ここで、クロック信号ＣＬＫ＿２は、クロック信号ＣＬＫ＿１に対して位相が９０度（１／４周期）ずれて（遅れて）いるものとする。また、クロック信号ＣＬＫ＿３は、クロック信号ＣＬＫ＿１に対して位相が１８０度（１／２周期）ずれて（遅れて）いるものとする。また、クロック信号ＣＬＫ＿４は、クロック信号ＣＬＫ＿１に対して位相が２７０度（３／４周期）ずれて（遅れて）いるものとする。
【００６５】
クロック信号ＣＬＫ＿１の立ち上がりエッジとクロック信号ＣＬＫ＿２の立ち上がりエッジとの間のタイミングである時刻ｔ０において、比較器４２からの出力信号Ｖｏが、ローレベルからハイレベルへと遷移したものとする。
【００６６】
すると、出力信号Ｖｏの立ち上がりエッジの次に現れるクロック信号ＣＬＫ＿２の立ち上がり時（時刻ｔ１）に、ＦＦ回路５４の出力端子Ｑからの出力信号（信号ＦＦ２）が、ローレベルからハイレベルへと遷移する。信号ＦＦ２は、クロック信号ＣＬＫ＿２に同期した信号となる。
【００６７】
次いで、クロックＣＬＫ＿２の立ち上がりエッジの次に現れるクロック信号ＣＬＫ＿３の立ち上がり時（時刻ｔ２）に、ＦＦ回路５６の出力端子Ｑからの出力信号（信号ＦＦ３）が、ローレベルからハイレベルへと遷移する。信号ＦＦ３は、クロック信号ＣＬＫ＿３に同期した信号となる。
【００６８】
次いで、クロックＣＬＫ＿３の立ち上がりエッジの次に現れるクロック信号ＣＬＫ＿４の立ち上がり時（時刻ｔ３）に、ＦＦ回路５８の出力端子Ｑからの出力信号（信号ＦＦ４）が、ローレベルからハイレベルへと遷移する。信号ＦＦ４は、クロック信号ＣＬＫ＿４に同期した信号となる。
【００６９】
次いで、クロックＣＬＫ＿４の立ち上がりエッジの次に現れるクロック信号ＣＬＫ＿１の立ち上がり時（時刻ｔ４）に、ＦＦ回路５２の出力端子Ｑからの出力信号（信号ＦＦ１）が、ローレベルからハイレベルへと遷移する。信号ＦＦ１は、クロック信号ＣＬＫ＿１に同期した信号となる。
【００７０】
この結果、ラッチパルス生成部５０からは、時刻ｔ１において立ち上がり時刻ｔ４において立ち下がるパルス信号である書き込み信号Ｐｌａｔｃｈが出力される。この書き込み信号Ｐｌａｔｃｈは、クロック信号ＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３，ＣＬＫ＿４に同期した信号となる。
【００７１】
このように、ラッチパルス生成部５０で使用するＦＦ回路５２，５４，５６，５８はクロック信号ＣＬＫ＿ｎに同期するため、Ｎデジタル信号の取得時とＳデジタル信号の取得時とで書き込み信号Ｐｌａｔｃｈの遅延バラツキが発生しない。すなわち、ラッチパルス生成部５０おいて、クロック信号ＣＬＫ＿ｎに同期した書き込み信号Ｐｌａｔｃｈを生成することができる。このため、取得したＮデジタル信号とＳデジタル信号とを用いて演算することで、遅延回路の遅延バラツキがほとんどない高精度なデジタル信号を得ることができる。したがって、比較器４２の反転する列数がＮデジタル変換時とＳデジタル変換時とで大きく異なる状況下、或いは、Ｎデジタル信号とＳデジタル信号との値が近い暗時の撮影においても、画質の悪化が抑制され、良好な画像を取得することができる。
【００７２】
なお、本実施形態では、４つのＦＦ回路及び４つのクロック信号ＣＬＫを用いた例を説明したが、ＦＦ回路及びクロック信号の数は、４つに限定されるものではない。３つ以下或いは５つ以上の複数のＦＦ回路及びクロック信号を使用した場合にも、本実施形態と同様のラッチパルス生成部５０を構成することができる。
【００７３】
このように、本実施形態によれば、ＡＤ変換回路のラッチパルス生成部を同期回路により構成し、クロック信号に同期した書き込み信号を出力するようにしたので、電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制することができる。これにより、ＳＮ比の劣化、固定パターン状或いは横スミア状のノイズなどによる画質の低下を抑制し、より良質の画像を取得することができる。
【００７４】
また、クロック信号線及びカウント信号線を同じ配線幅で等間隔に配置することにより、カウント信号の各ビット間の位相関係を維持するとともに、クロック信号とカウント信号との間の位相ずれを大幅に低減することができる。これにより、書き込み信号の遅延量のバラツキをさらに抑制し、より良好な画像を取得することができる。
【００７５】
［第４実施形態］
本発明の第４実施形態による撮像システムについて、図９を用いて説明する。図１乃至図８に示す第１乃至第３実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による撮像システムの構成を示すブロック図である。
【００７６】
上記第１乃至第３実施形態で述べた固体撮像装置は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、例えば、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどが挙げられる。図９に、上述の実施形態に記載の固体撮像装置を適用したデジタルスチルカメラの例を示す。
【００７７】
図９に例示した撮像システム２００は、固体撮像装置１００、被写体の光学像を固体撮像装置１００に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズの保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、固体撮像装置１００に光を集光する光学系である。固体撮像装置１００は、第１乃至第３実施形態で説明した固体撮像装置１００である。
【００７８】
撮像システム２００は、また、固体撮像装置１００より出力される出力信号の処理を行う出力信号処理部２０８を有する。出力信号処理部２０８は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。出力信号処理部２０８は、第１乃至第３実施形態で説明した固体撮像装置１００のＡＤ変換回路部４０と同様のＡＤ変換処理を実施する機能を備えていてもよい。この場合、固体撮像装置１００は、必ずしもＡＤ変換回路部４０を有する必要はない。
【００７９】
撮像システム２００は、さらに、画像データを一時的に記憶するためのバッファメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。さらに撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
【００８０】
さらに撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、固体撮像装置１００と出力信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも固体撮像装置１００と、固体撮像装置１００から出力された出力信号を処理する出力信号処理部２０８とを有すればよい。
【００８１】
第１乃至第３実施形態による固体撮像装置１００を用いて撮像システムを構成することにより、ＡＤ変換回路部４０における電源電圧の変動に起因する画質の低下を抑制することができる。これにより、より良質な画像を取得可能な撮像システムを実現することができる。
【００８２】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【００８３】
例えば、上記第１乃至第３実施形態の固体撮像装置１００において、画素１２を構成する画素回路は、図２に示すものに限定されるものではなく、固体撮像装置において用いられている種々の構成の画素回路を適用可能である。
【００８４】
また、上記第１乃至第３実施形態の固体撮像装置１００において、画素１２の１つの列に、１つの列回路部が対応して配置されている構成を示した。他の構成として、画素１２の複数の列に、１つの列回路部が対応して配置されていても良い。また、画素１２の１つの列に、複数の列回路部が対応して配置されていても良い。また、画素１２と列回路部の対応関係を９０度回転させても良い。つまり、１行の画素１２に１つの列回路部が対応して設けられていても良い。
【００８５】
また、第４実施形態に示した撮像システムは、本発明の固体撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の固体撮像装置を適用可能な撮像システムは図９に示した構成に限定されるものではない。
【００８６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施形態を種々組み合わせて実施することができる。
【符号の説明】
【００８７】
１０  画素部
４０  ＡＤ変換回路部
４２  比較器
４４  ランプ信号生成部
４６  カウンタ回路部
４８，４８ｎ，４８ｓ  記憶部
５０  ラッチパルス生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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