(57)【要約】【課題】負荷に応じた制御性に優れる電源回路とその制御方法を提供することを目的とする。【解決手段】電源回路は、入力電圧が印加される入力端子と出力ノードとの間に接続されたスイッチングトランジスタをオンさせて前記出力ノードに接続されるコンデンサにインダクタを介して電流を供給し、前記コンデンサに接続される出力端子から出力電圧を得る。電源回路は、前記インダクタを流れる電流の状態に応じた出力信号を出力する検知回路、または、前記出力端子の電圧が所定の参照電圧よりも高いか低いかに応じた出力信号を出力する比較回路の少なくとも一方を備える。所定のタイミングにおける前記検知回路または前記比較回路の出力信号に応じて前記スイッチングトランジスタのオン時間を制御する制御回路を有する。【選択図】図１
2017022889.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加される入力端子と出力ノードとの間に接続されたスイッチングトランジスタをオンさせて前記出力ノードに接続されるコンデンサにインダクタを介して電流を供給し、前記コンデンサに接続される出力端子から出力電圧を得る電源回路であって、前記電源回路は、
前記インダクタを流れる電流の状態に応じた出力信号を出力する検知回路、または、前記出力端子の電圧が所定の参照電圧よりも高いか低いかに応じた出力信号を出力する比較回路の少なくとも一方と、
所定のタイミングにおける前記検知回路または前記比較回路の出力信号に応じて前記スイッチングトランジスタのオン時間を制御する制御回路と
を具備することを特徴とする電源回路。
【請求項２】
前記電源回路は、前記インダクタに時分割で接続される複数の出力端子を有することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記検知回路は、前記出力ノードの電圧と所定の基準電圧とを比較する第２の比較回路を備えることを特徴とする請求項１または２に記載の電源回路。
【請求項４】
前記検知回路は、前記インダクタに流れる電流の方向を検知する電流センサを備えることを特徴とする請求項１または２に記載の電源回路。
【請求項５】
前記比較回路は、前記出力端子の電圧と前記所定の参照電圧を比較する第１の比較回路と、前記出力端子の電圧を前記参照電圧とは異なる第２の参照電圧と比較する第２の比較回路を有することを特徴とする請求項１または２に記載の電源回路。
【請求項６】
前記第１の比較回路は所定周波数のクロック信号に応答して動作し、前記第２の比較回路は、前記クロック信号よりも高い周波数を有する第２のクロック信号に応答して動作することを特徴とする請求項５に記載の電源回路。
【請求項７】
前記検知回路と前記比較回路の両方を備え、前記スイッチングトランジスタのスイッチング周波数に応じて前記検知回路と前記比較回路の一方を選択して前記スイッチングトランジスタのオン時間を制御することを特徴とする請求項１に記載の電源回路。
【請求項８】
入力電圧が印加される入力端子と出力ノードとの間に接続されたスイッチングトランジスタをオンさせて、前記スイッチングトランジスタに接続されるコンデンサにインダクタを介して電流を供給し、前記コンデンサに接続される出力端子から出力電圧を得る電源回路の制御方法であって、前記電源回路の制御方法は、
前記インダクタに流れる電流の変化を所定のタイミングで検知し、その検知結果に応じて前記スイッチングトランジスタのオン時間を調整することを特徴とする電源回路の制御方法。
【請求項９】
前記電源回路は前記インダクタに時分割で接続される複数の出力端子を備え、前記インダクタに流れる電流の変化を検知する所定のタイミングは、前記インダクタに接続される出力端子を切り替えるタイミングであることを特徴とする請求項８に記載の電源回路の制御方法。
【請求項１０】
前記インダクタに流れる電流の変化の検知は、前記出力ノードの電圧を所定の基準電位と比較することにより行われ、前記検知において前記出力ノードの電圧が前記所定の基準電位よりも低い場合には前記スイッチングトランジスタのオン時間を減少させることを特徴とする請求項８または９に記載の電源回路の制御方法。
【請求項１１】
前記電源回路は前記インダクタに時分割で接続される複数の出力端子を備え、前記インダクタに流れる電流の変化を検知する所定のタイミングは、前記インダクタに接続される出力端子を切り替えるタイミングよりも所定の時間だけ早いタイミングであることを特徴とする請求項８に記載の電源回路の制御方法。
【請求項１２】
前記電流の変化を検知したタイミングから前記スイッチングトランジスタのオン時間を減少させる制御までの時間は、前記電流の変化を検知したタイミングから前記スイッチングトランジスタのオン時間を増大させる制御までの時間よりも短いことを特徴とする請求項８から１１のいずれか一項に記載の電源回路の制御方法。
【請求項１３】
入力電圧が印加される入力端子と出力ノードとの間に接続されたスイッチングトランジスタをオンさせて、前記スイッチングトランジスタに接続されるコンデンサにインダクタを介して電流を供給し、前記コンデンサに接続される出力端子から出力電圧を得る電源回路の制御方法であって、前記電源回路の制御方法は、
クロック信号に同期して前記出力電圧と所定の参照電圧を比較し、前記出力電圧と前記所定の参照電圧の比較結果に応じて前記スイッチングトランジスタのオン時間を調整することを特徴とする電源回路の制御方法。
【請求項１４】
前記出力電圧が前記所定の参照電圧よりも高い状態が連続して検知された場合に、前記スイッチングトランジスタのオン時間を減少させることを特徴とする請求項１３に記載の電源回路の制御方法。
【請求項１５】
前記電源回路は前記インダクタに時分割で接続される複数の出力端子を備え、前記出力端子は前記クロック信号の１周期に対応する時間幅を有するスロット割当て信号によって時分割で前記インダクタに接続されることを特徴とする請求項１３または１４に記載の電源回路の制御方法。
【請求項１６】
前記出力電圧と前記所定の参照電圧の比較は、前記インダクタに接続される出力端子を切り替えるタイミングで行われる請求項１５に記載の電源回路の制御方法。
【請求項１７】
前記クロック信号よりも高い周波数を有する高速クロック信号に同期して前記出力電圧と第２の参照電圧とを比較し、前記出力電圧が前記第２の参照電圧よりも低い場合には前記スイッチングトランジスタのオン時間を増大させることを特徴とする請求項１３から１６のいずれか一項に記載の電源回路の制御方法。
【請求項１８】
前記インダクタに接続されていない出力端子の出力電圧を前記所定の参照電圧と比較し、
前記インダクタに接続されていない出力端子の出力電圧が前記所定の参照電圧よりも低い場合には、次に供給されるスロット割当て信号によって前記出力端子が前記インダクタに接続される状態になった時における前記スイッチングトランジスタのオン時間を増大させる制御を行うことを特徴とする請求項１５から１７のいずれか一項に記載の電源回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、電源回路とその制御方法に関する。
【背景技術】
【０００２】
電源回路は、負荷の特性に応じた出力電圧を供給する構成であることが望まれる。従来、一つのインダクタを介して複数の出力を得ることが出来る単一インダクタ多出力（Ｓｉｎｇｌｅ  Ｉｎｄｕｃｔｏｒ  Ｍｕｌｔｉｐｌｅ  Ｏｕｔｐｕｔ：ＳＩＭＯ）型電源回路の技術が開示されている。ＳＩＭＯ型電源回路においては、複数の負荷に独立した出力電圧が供給される。出力電圧が供給される負荷の状態に応じた制御性に優れる電源回路とその制御方法が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−９３８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、出力電圧が供給される負荷の状態に応じた制御性に優れる電源回路とその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、電源回路は入力電圧が印加される入力端子と出力ノードとの間に接続されたスイッチングトランジスタをオンさせて前記出力ノードに接続されるコンデンサにインダクタを介して電流を供給し、前記コンデンサに接続される出力端子から出力電圧を得る。電源回路は、前記インダクタを流れる電流の状態に応じた出力信号を出力する検知回路、または、前記出力端子の電圧が所定の参照電圧よりも高いか低いかに応じた出力信号を出力する比較回路の少なくとも一方を備える。所定のタイミングにおける前記検知回路または前記比較回路の出力信号に応じて前記スイッチングトランジスタのオン時間を制御する制御回路を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の電源回路の構成を示す図である。
【図２】図２は、電源回路の基本的な動作を説明する為の図である。
【図３】図３は、第２の実施形態の電源回路の制御方法を説明する為の図である。
【図４】図４は、第３の実施形態の電源回路の構成を示す図である。
【図５】図５は、第４の実施形態の電源回路の制御方法を説明する為の図である。
【図６】図６は、第５の実施形態の電源回路の構成を示す図である。
【図７】図７は、第６の実施形態の電源回路の制御方法を説明する為の図である。
【図８】図８は、第７の実施形態の電源回路の構成を示す図である。
【図９】図９は、第８の実施形態の電源回路の制御方法を説明する為の図である。
【図１０】図１０は、第９の実施形態の電源回路の構成を示す図である。
【図１１】図１１は、第１０の実施形態の電源回路の制御方法を説明する為の図である。
【図１２】図１２は、第１１の実施形態の電源回路の構成を示す図である。
【図１３】図１３は、第１２の実施形態の電源回路の制御方法を説明する為の図である。
【図１４】図１４は、第１３の実施形態の電源回路の構成を示す図である。
【図１５】図１５は、第１４の実施形態の電源回路の制御方法を説明する為の図である。
【図１６】図１６は、第１５の実施形態の電源回路の構成を示す図である。
【図１７】図１７は、第１６の実施形態の電源回路の制御方法を説明する為の図である。
【図１８】図１８は、第１７の実施形態の電源回路の構成を示す図である。
【図１９】図１９は、第１８の実施形態の電源回路の制御方法を説明する為の図である。
【図２０】図２０は、第１９の実施形態の電源回路の構成を示す図である。
【図２１】図２１は、第２０の実施形態の電源回路の制御方法を説明する為の図である。
【図２２】図２２は、第２１の実施形態の電源回路の制御方法を説明する為の図である。
【図２３】図２３は、第２２の実施形態の電源回路の構成を示す図である。
【図２４】図２４は、第２３の実施形態の電源回路の制御方法を説明する為の図である。
【図２５】図２５は、第２４の実施形態の電源回路の構成を示す図である。
【図２６】図２６は、第２５の実施形態の電源回路の制御方法を説明する為の図である。
【図２７】図２７は、第２６の実施形態の電源回路の制御方法を説明する為の図である。
【図２８】図２８は、第２７の実施形態の電源回路の構成を示す図である。
【図２９】図２９は、第２８の実施形態の電源回路の制御方法を説明する為の図である。
【図３０】図３０は、第２９の実施形態の電源回路の制御方法を説明する為の図である。
【図３１】図３１は、第３０の実施形態の電源回路の制御方法を説明する為の図である。
【図３２】図３２は、第３１の実施形態の電源回路の制御方法を説明する為の図である。
【図３３】図３３は、第３２の実施形態の電源回路の制御方法を説明する為の図である。
【図３４】図３４は、第３３の実施形態の電源回路の制御方法を説明する為の図である。
【図３５】図３５は、第３４の実施形態の電源回路の制御方法を説明する為の図である。
【図３６】図３６は、第３５の実施形態の電源回路の構成を示す図である。
【図３７】図３７は、第３６の実施形態の電源回路の構成を示す図である。
【図３８】図３８は、第３７の実施形態の電源回路の制御方法を説明する為の図である。
【図３９】図３９は、第３８の実施形態の電源回路の制御方法を説明する為の図である。
【図４０】図４０は、第３９の実施形態の電源回路の制御方法を説明する為の図である。
【図４１】図４１は、第４０の実施形態の電源回路の制御方法を説明する為の図である。
【図４２】図４２は、第４１の実施形態の電源回路の制御方法を説明する為の図である。
【図４３】図４３は、第４２の実施形態の電源回路の制御方法を説明する為の図である。
【図４４】図４４は、第４３の実施形態の電源回路の構成を示す図である。
【図４５】図４５は、第４４の実施形態の電源回路の制御方法を説明する為の図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる電源回路とその制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、入力電圧Ｖｉｎが印加される入力端子１０を備える。ハイサイド側のＰＭＯＳスイッチングトランジスタ１２のソースは入力端子１０に接続され、ドレインは出力ノード１３に接続される。ローサイド側のＮＭＯＳスイッチングトランジスタ１４のドレインは出力ノード１３に接続され、ソースには接地電位が供給される。
【０００９】
出力ノード１３には、インダクタ１６の一端が接続される。インダクタ１６の他端は出力端子２０に接続される。出力端子２０は出力電圧Ｖｏｕｔを負荷（図示せず）に供給する。コンデンサ１８の一端は出力端子２０に接続され、他端には接地電位が供給される。
【００１０】
出力端子２０は、フィードバックコンパレータ２４に供給され、参照電圧Ｖｒｅｆと比較される。フィードバックコンパレータ２４にはクロック信号ＣＬＫが供給される。フィードバックコンパレータ２４は、クロック信号ＣＬＫに同期して離散的に出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの比較動作を行い、出力信号ＦＢＣＭＰ＿ｏｕｔを出力し、オン時間制御回路４０に供給する。例えば、フィードバックコンパレータ２４がクロック信号ＣＬＫがＨｉｇｈレベルの期間だけ動作する離散的な動作を行うことにより、フィードバックコンパレータ２４の動作に伴う消費電力が軽減される。
【００１１】
出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低い場合にフィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔはＨｉｇｈレベルになり、参照電圧Ｖｒｅｆが出力電圧Ｖｏｕｔよりも低い場合には出力信号ＦＢＣＭＰ＿ｏｕｔはＬｏｗレベルになる。すなわち、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い場合には、出力信号ＦＢＣＭＰ＿ｏｕｔがＬｏｗレベルとなり、出力信号ＦＢＣＭＰ＿ｏｕｔが出力されない状態、所謂、パルススキップが生じる。
【００１２】
出力ノード１３は、比較回路２２の一つの入力端に接続される。比較回路２２の他の入力端には接地電位が供給される。インダクタ電流の状態により、インダクタ電流が流れない電流不連続状態（ＤＣＭ：Ｄｉｓｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）（以降、ＤＣＭ状態という）とそれ以外の状態、すなわち、電流連続状態（ＣＣＭ：Ｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）（以降、ＣＣＭ状態という）を有する。インダクタ電流の流れる方向に応じて出力ノード１３の電圧ＶＬＸは変化する。従って、比較回路２２により出力ノード１３の電圧ＶＬＸと接地電位を比較することにより、インダクタ１６に流れるインダクタ電流Ｉｉｎｄの流れる方向に応じた出力信号ＺＣＣ＿ｏｕｔを得ることが出来る。
【００１３】
本実施形態の電源回路は、ＰＭＯＳスイッチングトランジスタ１２のオン時間を調整するオン時間制御回路４０を有する。オン時間制御回路４０は、比較回路２２からの出力信号ＺＣＣ＿ｏｕｔを検知するＤＣＭ／ＣＣＭ検知回路４２を有する。出力信号ＺＣＣ＿ｏｕｔがＨｉｇｈレベルの場合、すなわち、ＤＣＭ状態の場合、ＰＭＯＳスイッチングトランジスタ１２のオン時間を増加させる制御信号を駆動回路３０に供給する。第１の制御モード、すなわち、インダクタ電流Ｉｉｎｄに応じてオン時間を制御するモードの場合には、ＤＣＭ／ＣＣＭ検知回路４２の出力信号に応じてオン時間の制御が行われる。
【００１４】
オン時間制御回路４０は、フィードバックコンパレータ２４からの出力信号ＦＢＣＭＰ＿ｏｕｔを受け、パルススキップの有無を検知するパルススキップ検出回路４１を有する。パルススキップ検出回路４１は、パルススキップを検知するとＰＭＯＳスイッチングトランジスタ１２のオン時間を減少させる制御信号を駆動回路３０に供給する。第２の制御モード、すなわち、クロック信号ＣＬＫに同期した出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの比較結果に応じてオン時間を制御するモードにおいてはパルススキップ検出回路４１の出力信号に応じてオン時間が制御される。
【００１５】
駆動回路３０は、パルス生成回路３２を有する。パルス生成回路３２は、オン時間制御回路４０からの信号に応答して、所定の時間幅のパルス信号を生成する。パルス生成回路３２が生成するパルス信号のパルス幅は、オン時間制御回路４０からの信号で制御される。例えば、パルス信号の立上りと立下りのタイミングを調整することによりパルス信号のＨｉｇｈレベルの時間幅を調整することが出来る。パルス信号の立上りをクロック信号ＣＬＫに同期させ、立下りのタイミングをオン時間制御回路４０からの信号で調整することによりパルス信号のＨｉｇｈレベルの時間幅を調整することができる。
【００１６】
例えば、パルス信号の立上りから所定の遅延時間の後に立下がるパルス信号を生成する構成とすることが出来る。その遅延時間を生成する遅延回路（図示せず）を所定の段数のインバータで構成し、インバータの段数を調整する構成とすることによりパルス信号のＨｉｇｈレベルの時間幅を調整することが出来る。遅延回路（図示せず）の段数を増やして遅延時間を長くすることによりパルス信号のＨｉｇｈレベルの時間幅を長くしてハイサイド側のＰＭＯＳスイッチングトランジスタ１２のオン時間を増大させることが出来る。逆にインバータの段数を減らして遅延時間を短くすることによりＰＭＯＳスイッチングトランジスタ１２のオン時間を減少させることが出来る。パルス信号のＨｉｇｈレベルの時間幅の調整により、ＰＭＯＳスイッチングトランジスタ１２のオン時間の調整を行うことが出来る。パルス生成回路３２が生成するパルス信号のＨｉｇｈレベルの時間幅を調整して、ＰＭＯＳスイッチングトランジスタ１２のオン時間を調整する一連の制御を、以降、オン時間の制御と呼ぶ。
【００１７】
パルス生成回路３２の出力は、駆動回路３４に供給される。駆動回路３４はバッファ（３６、３８）を有する。バッファ３６からの駆動信号はＰＭＯＳスイッチングトランジスタ１２のゲートに供給され、バッファ回路３８からの駆動信号がＮＭＯＳスイッチングトランジスタ１４のゲートに供給される。バッファ３６とバッファ３８からの駆動信号により、ＰＭＯＳスイッチングトランジスタ１２とＮＭＯＳスイッチングトランジスタ１４のオン／オフが制御される。例えば、ＰＭＯＳスイッチングトランジスタ１２とＮＭＯＳスイッチングトランジスタ１４が同時にオンして入力端子１０と接地電位間に貫通電流が生じる事態を回避する為、パルス生成回路３２において所定のデッドタイムが生成される。
【００１８】
比較回路２２の出力信号ＺＣＣ＿ｏｕｔが、バッファ３８に供給される。出力ノード１３の電圧ＶＬＸが接地電位より低くなるタイミングで出力される比較回路２２の出力信号ＺＣＣ＿ｏｕｔに応答してバッファ３８を制御し、ＮＭＯＳスイッチングトランジスタ１４をオフさせることでインダクタ電流Ｉｉｎｄが接地電位側に流れる、所謂、インダクタ電流Ｉｉｎｄの逆流状態を回避して、変換効率の低下を回避することが出来る。
【００１９】
本実施形態においては、オン時間制御回路４０には制御モードを切り替えるモード切替信号ｍｏｄｅが供給される。モード切替信号ｍｏｄｅにより、パルス信号のＨｉｇｈレベルの時間幅をＤＣＭ／ＣＣＭ検知回路４２の出力信号に応じて調整してハイサイド側のＰＭＯＳスイッチングトランジスタ１２のオン時間を制御する第１の制御モードと、パルススキップ検出回路４１の出力信号に応じてパルス信号のＨｉｇｈレベルの時間幅を調整してＰＭＯＳスイッチングトランジスタ１２のオン時間を調整する第２の制御モードに切り替える。
【００２０】
次に、図２を用いて第１の実施形態の電源回路の制御方法を説明する。図２（Ａ）は、第１の制御モードを説明する為の図である。第１の制御モードにおいては、クロック信号ＣＬＫの立上りのタイミングｔ０でパルス生成回路３２が出力するパルス信号（図示せず）が立上る。パルス生成回路３２は、所定のデッドタイムの後にＮＭＯＳスイッチングトランジスタ１４をオンさせるパルス信号(図示せず)を生成し、バッファ３８を介してＮＭＯＳスイッチングトランジスタ１４に供給する。
【００２１】
第１の制御モードにおいては、クロック信号ＣＬＫの立上りのタイミングｔ０から次のクロック信号ＣＬＫの立上りのタイミングｔ１までの時間、すなわち、クロック信号ＣＬＫの１周期全体に亘ってインダクタ電流Ｉｉｎｄをインダクタ１６を介して供給し、出力端子２０に接続されるコンデンサ１８を充電する動作を有する。すなわち、タイミングｔ０からタイミングｔ１までのクロック信号ＣＬＫの１周期を最大限利用してコンデンサ１８を充電して出力電圧Ｖｏｕｔを上昇させる制御が行われる。インダクタ電流Ｉｉｎｄがタイミングｔ０からタイミングｔ１までの期間を流れる為、インダクタ電流Ｉｉｎｄによって出力端子２０に接続されるコンデンサ１８に蓄積される電荷が増え、出力電圧Ｖｏｕｔが最大限上昇する。これにより、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなる回数を減らすことが出来る。この為、コンデンサ１８を充電する為のスイッチングトランジスタ（１２、１４）のスイッチング周波数を減らすことが可能となり、スイッチングトランジスタ（１２、１４）のスイッチング動作に伴う消費電力のロスを低減させることが出来る。以降、この第１の制御モードを最大Ｔｏｎ制御モードとも呼ぶ。
【００２２】
図２（Ｂ）は、第２の制御モードを説明する為の図である。第２の制御モードにおいては、クロック信号ＣＬＫの立上りのタイミングｔ１０でパルス生成回路３２が生成するパルス信号（図示せず）が立上り、以降、連続して供給されるクロック信号ＣＬＫがタイミング（ｔ１１〜ｔ１３）で立上る度にスイッチングトランジスタ（１２、１４）のスイッチング動作が行われ、インダクタ電流Ｉｉｎｄがコンデンサ１８に供給される。すなわち、各クロック信号ＣＬＫの立上りに応答してスイッチングトランジスタ（１２、１４）のスイッチング動作が行われる制御モードである。かかる制御モードにおいては、クロック信号ＣＬＫの度にスイッチングトランジスタ（１２、１４）をスイッチング動作させてコンデンサ１８への充電を行う為、インダクタ電流Ｉｉｎｄの最大値を抑えた状態でコンデンサ１８を充電して出力電圧Ｖｏｕｔを所望の電圧に維持することが出来る。以降、この制御モードを最小Ｔｏｎ制御モードとも呼ぶ。また、スイッチングトランジスタ（１２、１４）のスイッチング周波数をクロック信号ＣＬＫの周波数に一致させる制御で有る為、スイッチングトランジスタ（１２、１４）のスイッチング周波数の制御が容易である。
【００２３】
（第２の実施形態）
図３は、第１の制御モードである最大Ｔｏｎ制御モードと第２の制御モードである最小Ｔｏｎ制御モードを切り替える制御方法を説明する為の図である。スイッチングトランジスタ（１２、１４）のスイッチング周波数を上げる必要があるか否かを判断する（Ｓ３０１）。スイッチング周波数を上げる場合には、最小Ｔｏｎ制御モードに切り替える（Ｓ３０２）。最小Ｔｏｎ制御モードにおいては、例えば、クロック信号ＣＬＫが立上る度にスイッチングトランジスタ（１２、１４）のスイッチング動作が行われ、コンデンサ１８にインダクタ電流Ｉｉｎｄが供給されて、出力電圧Ｖｏｕｔが上昇する。すなわち、スイッチング周波数をクロック信号ＣＬＫの周波数に一致させる制御となる為、スイッチング周波数を高める場合に用いることが出来る。
【００２４】
スイッチング周波数を高くする必要がない場合には、最大Ｔｏｎ制御モードに切り替える（Ｓ３０３）。最大Ｔｏｎ制御モードにおいては、高いピーク値のインダクタ電流Ｉｉｎｄをコンデンサ１８に供給して出力電圧Ｖｏｕｔを高めることが出来る為、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い状態を長時間維持することが可能となる。これにより、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い場合に生じるパルススキップを増やすことが可能である為、スイッチング周波数を抑えることが出来る。
【００２５】
最小Ｔｏｎ制御モードと最大Ｔｏｎ制御モードを備える電源回路の構成とすることで、負荷の特性、あるいは、仕様に応じてスイッチング周波数の制御を容易に行うことが出来る。例えば、ＲＦ信号を受信する機能を有する負荷（図示せず）に出力電圧Ｖｏｕｔを供給する場合、負荷が周波数変換後に出力する出力信号の中間周波数とスイッチング周波数を異ならせることにより、スイッチングトランジスタ（１２、１４）のスイッチング動作により発生するノイズと負荷の出力信号との間のノイズ干渉を回避することが出来る。スイッチング周波数を調整する際、スイッチング周波数を高めてノイズ干渉を回避する場合には最小Ｔｏｎ制御モードによる制御を行い、スイッチング周波数を抑制してノイズ干渉を回避する場合には最大Ｔｏｎ制御モードによる制御とすることが出来る。
【００２６】
（第３の実施形態）
図４は、第３の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態は、第１の制御モード、すなわち、最大Ｔｏｎ制御モードの場合の一つの実施形態を示す。第１の制御モードが選択された状態の構成で有る為、オン時間制御回路４０に供給されるモード切替信号ｍｏｄｅは省略している。尚、第１の制御モードのみを有する構成とすることも可能で有る。この場合には、モード切替信号ｍｏｄｅは不要となる。
【００２７】
ＰＭＯＳスイッチングトランジスタ１２のドレインとＮＭＯＳスイッチングトランジスタ１４のドレインが接続された出力ノード１３の電圧ＶＬＸと接地電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔがオン時間制御回路４０のＤＣＭ／ＣＣＭ検知回路４２に供給される。
【００２８】
パルス生成回路３２は、オン時間制御回路４０から供給される信号に応答してパルス信号を生成する。ＤＣＭ／ＣＣＭ検知回路４２は、クロック信号ＣＬＫに応答して比較回路２２の出力信号ＺＣＣ＿ｏｕｔを検知する。動作状態がＣＣＭ状態の場合には、パルス生成回路３２が生成するパルス信号のＨｉｇｈレベルの時間幅を短くしてＰＭＯＳスイッチングトランジスタ１２のオン時間を減少させる制御信号をパルス生成回路３２に供給する。動作状態がＤＣＭ動作の場合には、パルス信号のＨｉｇｈレベルの時間幅を長くしてオン時間を増加させる制御信号をパルス生成回路３２に供給する。
【００２９】
（第４の実施形態）
図５は、既述した第３の実施形態の電源回路の制御方法の一つの例を示す。クロック信号ＣＬＫの立上りのタイミングｔ５１において比較回路２２の出力信号ＺＣＣ＿ｏｕｔを検知する。図５（Ａ）は、動作状態がＣＣＭ状態でインダクタ電流Ｉｉｎｄが出力電圧側に流れる場合を示す。点線の円（ｉ）で示す様にＣＣＭ状態の場合、すなわち、インダクタ電流Ｉｉｎｄがタイミングｔ５１でインダクタ１６側に流れている場合には、出力ノード１３の電圧ＶＬＸが接地電位よりも低くなる。この場合には、比較回路２２の出力信号ＺＣＣ＿ｏｕｔはＬｏｗレベルである為、比較回路２２の出力信号ＺＣＣ＿ｏｕｔを検知することによりＣＣＭ状態かＤＣＭ状態かを検知することが出来る。ＣＣＭ状態の時にはオン時間を減少させる制御を行う。
【００３０】
同図（Ｂ）は、電源回路の動作状態がＤＣＭ状態の場合の制御を示す。点線の円（ｉｉ）で示す様にＤＣＭ状態の場合、インダクタ電流Ｉｉｎｄが流れない状態で、クロック信号ＣＬＫの立上りのタイミングｔ５２において比較回路２２の出力信号ＺＣＣ＿ｏｕｔはＨｉｇｈレベルとなる為、比較回路２２の出力信号ＺＣＣ＿ｏｕｔを検知することによりＣＣＭ状態かＤＣＭ状態かを検知することが出来る。ＤＣＭ状態の場合には、オン時間を増加させる制御を行う。これにより、クロック信号ＣＬＫの１周期の期間を最大限利用してインダクタ電流Ｉｉｎｄをコンデンサ１８に供給して出力電圧Ｖｏｕｔを上昇させる制御、すなわち、最大Ｔｏｎ制御モードによる制御が維持される。
【００３１】
本実施形態の電源回路の制御方法においては、クロック信号ＣＬＫの１周期の終わりのタイミング（ｔ５１、ｔ５２）における状態がＤＣＭ状態であるかＣＣＭ状態であるかによってパルス生成回路３２が生成するパルス信号のＨｉｇｈレベルの時間幅を調整してスイッチングトランジスタのオン時間を調整する。これにより、クロック信号ＣＬＫの１周期の期間を最大限利用してインダクタ電流Ｉｉｎｄをコンデンサ１８に供給して出力電圧Ｖｏｕｔを上昇させる制御、すなわち、最大Ｔｏｎ制御モードによる制御を維持することが出来る。
【００３２】
（第５の実施形態）
図６は、第５の実施形態の電源回路の構成を示す。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、共通のインダクタ１６に時分割で接続される複数の出力端子（２０−１〜２０−ｎ）を有する。各出力端子（２０−１〜２０−ｎ）は、夫々スイッチ（１９−１〜１９−ｎ）を介してインダクタ１６の一端２００に接続される。各出力端子（２０−１〜２０−ｎ）にはコンデンサ（１８−１〜１８−ｎ）が接続される。各スイッチ（１９−１〜１９−ｎ）には、各スイッチ（１９−１〜１９−ｎ）のオン／オフを制御して各出力端子（２０−１〜２０−ｎ）がインダクタ１６に接続される時間を割当てるスロット割当て信号（φ１〜φｎ）がオン時間制御回路４０から供給される。
【００３３】
各出力端子（２０−１〜２０−ｎ）には、フィードバックコンパレータ（２４−１〜２４−ｎ）が接続される。各フィードバックコンパレータ（２４−１〜２４−ｎ）は、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と所定の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）をクロック信号ＣＬＫに同期して比較し、出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）をオン時間制御回路４０に供給する。所定の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）は、同じ電圧であっても良く、また、各出力端子（２０−１〜２０−ｎ）に接続される負荷（図示せず）に応じて異なる電圧であっても良い。
【００３４】
インダクタ１６をスイッチ（１９−１〜１９−ｎ）により時分割で各出力端子（２０−１〜２０−ｎ）に接続することにより、各出力端子（２０−１〜２０−ｎ）から独立した出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を得ることが出来る。
【００３５】
（第６の実施形態）
図７を用いて、既述した第５の実施形態の電源回路の制御方法の一つの実施形態を説明する。説明の便宜の為、出力端子２０−１と出力端子２０−２からの出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を制御する場合の例について説明する。出力端子２０−１を介して負荷（図示せず）に至る経路をチャンネル１、出力端子２０−２を介して負荷（図示せず）に至る経路をチャンネル２とする。また、各出力端子（２０−１、２０−２）がインダクタ１６に時分割で割当てられて、それぞれ対応するコンデンサ（１８−１、１８−２）が充電される期間はスロットとも呼ばれる。スロット割当て信号（φ１、φ２）によりスイッチ（１９−１、１９−２）が順次オンとなり、コンデンサ（１８−１、１８−２）がインダクタ電流Ｉｉｎｄで充電される。
【００３６】
本実施形態においては、スロット割当て信号φ１とスロット割当て信号φ２が切り替えられることにより、チャンネルが切り替えられる。すなわち、クロック信号ＣＬＫが立上るタイミングｔ７１でスロット割当て信号φ２が立上り、スイッチ１９−２に印加されることでインダクタ１６に接続されるチャンネルが出力端子２０−２のチャンネル２に切替えられる。本実施形態においては、チャンネルが切り替わるタイミングｔ７１における動作状態がＣＣＭ状態かＤＣＭ状態かを検知する。ＣＣＭ状態かＤＣＭ状態かは、既述の実施形態において説明した通り、出力ノード１３の電圧ＶＬＸを検知することにより判断することが出来る。
【００３７】
同図（Ａ）に示す様に、例えば、点線の円（ｉｉｉ）で示す様に、タイミングｔ７１における状態がＣＣＭ状態の場合には、比較回路２２の出力信号ＺＣＣ＿ｏｕｔはＬｏｗレベルとなる。この場合には、パルス信号のＨｉｇｈレベルの時間幅を短くして、ハイサイド側のＰＭＯＳスイッチングトランジスタ１２のオン時間を短くする制御を行う。この制御によりインダクタ電流Ｉｉｎｄのピーク値が小さくなり、インダクタ電流Ｉｉｎｄがゼロになるタイミングが早くなる為、ＤＣＭ状態へ移行させることが出来る。
【００３８】
ＣＣＭ状態でチャンネルを切り替えた場合には、インダクタ１６に残されたエネルギーが次のスイッチング周期で他のチャンネルに接続された負荷に放出され、出力電圧が意図せず上昇してしまう。すなわち、クロスレギュレーションが発生する。このため、クロスレギュレーションを避けるためには、スロット割当て信号（φ１、φ２）によってチャンネルが切り替えられるタイミングまでにインダクタ１６に流れるインダクタ電流Ｉｉｎｄをゼロにする必要がある。
【００３９】
この為、タイミングｔ７１における動作状態がＣＣＭ状態の場合には、次のスロット割当て信号φ１が供給される時にパルス生成回路３２が生成するパルス信号のＨｉｇｈレベルの時間幅を短くしてＰＭＯＳスイッチングトランジスタ１２のオン時間を短くする制御を行う。これにより、次のスロット割当て信号φ１が印加されるときのチャンネル１の動作状態をＤＣＭ状態に移行させることが出来る。尚、タイミングｔ７１における動作状態がＣＣＭ状態であることは、オン時間制御回路４０に設けられた記憶回路（図示せず）に記憶され、次にチャンネル１にスロット割当て信号φ１が印加される際のオン時間を調整する際に用いられる。
【００４０】
同図（Ｂ）は、チャンネル切替時のタイミングｔ７２における動作状態がＤＣＭ状態の場合を示す。点線の円（ｉｖ）で示す様に、タイミングｔ７２における状態がＤＣＭ状態の場合には、比較回路２２の出力信号ＺＣＣ＿ｏｕｔはＨｉｇｈレベルとなっている。この場合には、チャンネル１への次のスロット割当て信号φ１が供給される時にパルス生成回路３２が生成するパルス信号のＨｉｇｈレベルの時間幅を長くしてオン時間を増大させる制御を行う。オン時間を増加させることによりスロットの期間を最大限有効利用してインダクタ電流Ｉｉｎｄによりコンデンサ１８を充電し、出力電圧Ｖｏｕｔを上昇させることが出来る。
【００４１】
本実施形態によれば、チャンネル切替時における動作状態がＣＣＭ状態の場合には、次のスロット割当て時のオン時間を減少させてＤＣＭ状態に移行させる制御を行う。これによりクロスレギュレーションを回避することが出来る。チャンネル切替時における動作状態がＤＣＭ状態の場合には、次にそのチャンネルへスロットが割当てられる時のオン時間を増大させる制御を行う。オン時間を増加させることによりスロット期間を最大限有効利用してインダクタ電流Ｉｉｎｄによりコンデンサ１８を充電して出力電圧Ｖｏｕｔを上昇させることが出来る。
【００４２】
（第７の実施形態）
図８は、第７の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、オン時間制御回路４０に周波数の高い高速クロック信号高速ＣＬＫが供給される。例えば、高速クロック信号高速ＣＬＫの立上りのタイミングで比較回路２２の出力信号ＺＣＣ＿ｏｕｔを検知することにより、所定のマージンをもってＤＣＭ状態かＣＣＭ状態かを判断することが出来る。ＣＣＭ状態の場合には、クロスレギュレーションの問題が有る。この為、ＤＣＭ状態かＣＣＭ状態かの判断にマージンを持たせ、ＣＣＭ状態と判断した場合にはオン時間を減少させる制御を行うことにより、クロスレギュレーションをより確実に回避することが可能となる。
【００４３】
（第８の実施形態）
図９は、既述した第７の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。本実施形態の制御方法においては、クロック信号ＣＬＫに対して周波数の高い高速クロック信号高速ＣＬＫがオン時間制御回路４０に供給される。高速クロック信号高速ＣＬＫの各立上りのタイミングで出力信号ＺＣＣ＿ｏｕｔが検知される。高速クロック信号高速ＣＬＫの立上りのタイミングで検知した出力信号ＺＣＣ＿ｏｕｔの状態を、例えばラッチ回路（図示せず）にラッチしておき、スロット割り当て信号φ２によりチャンネルを切り替えるタイミング、すなわちクロック信号ＣＬＫのタイミングｔ９１でそのラッチされた信号を検知する。高速クロック信号高速ＣＬＫのタイミングｔ９２で比較回路２２のＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔが検知されていた場合には、ＤＣＭ状態であると判断する。ＤＣＭ状態の場合には、オン時間を増大させる制御を行う。高速クロック信号高速ＣＬＫのタイミングｔ９２で比較回路２２の出力信号ＺＣＣ＿ｏｕｔが検知されない場合には、ＣＣＭ状態であると判断してオン時間を減少させる制御を行う。
【００４４】
本実施形態においては、ＤＣＭ状態であるかＣＣＭ状態であるかの検知のタイミングをチャンネル切替時のタイミングｔ９１ではなく高速クロック信号高速ＣＬＫの立上りのタイミングｔ９２まで早め、マージンを持ってＣＣＭ状態であるかＤＣＭ状態であるかの判断を行う。ＣＣＭ状態と判断した場合にはオン時間を減少させる制御を行うことにより、上記マージンを持ってＤＣＭ状態へ移行させる制御を行うことが出来る。
【００４５】
インダクタ電流Ｉｉｎｄの電流の向きが変化してＤＣＭ状態になった場合には、比較回路２２はＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔを出力する。本実施形態においては、チャンネルの切替のタイミングｔ９１で仮にＤＣＭ状態になっている場合であっても、チャンネルの切替のタイミングｔ９１までの間に高速クロック信号高速ＣＬＫを用いた検知動作によってＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔが検知出来なかった場合には、ＣＣＭ状態であると判断して、オン時間を減少させる制御を行う。チャンネル切替時のタイミングｔ９１に対してマージンを持ってオン時間の制御を行うことにより、チャンネル切替をＣＣＭ状態で行うことになるクロスレギュレーションの発生を、より確実に回避することが出来る。
【００４６】
（第９の実施形態）
図１０は、第９の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較するフィードバックコンパレータ（２４−１〜２４−ｎ）には、クロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ−ｄｌｙが供給される。すなわち、フィードバックコンパレータ（２４−１〜２４−ｎ）は、遅延クロック信号ＣＬＫ−ｄｌｙに同期して比較動作を行う。オン時間制御回路４０には、クロック信号ＣＬＫと遅延クロック信号ＣＬＫ＿ｄｌｙが供給される。
【００４７】
（第１０の実施形態）
図１１は、既述した第９の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫに対して所定時間だけ遅延された遅延クロック信号ＣＬＫ＿ｄｌｙが用いられる。遅延クロック信号ＣＬＫ＿ｄｌｙからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔは、クロック信号ＣＬＫの立上りのタイミングで検知される。
【００４８】
各チャンネルへのスロットの割当ては、遅延クロック信号ＣＬＫ＿ｄｌｙから生成されたスロット割当て信号（φ１、φ２）によって制御される。クロック信号ＣＬＫの立上りのタイミングｔ１１１を用いた検知において、チャンネルの切替が行われるタイミングｔ１１２でＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔが検知されない場合にはＣＣＭ状態と判断して、オン時間を減少させる制御を行う。クロック信号ＣＬＫのタイミングｔ１１１で検知した信号をラッチし、タイミングｔ１１２でその信号を検知する構成とすることにより、比較回路２２がＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔを出力するタイミングとチャンネル切替時のタイミングｔ１１２の間のマージンを持ってＣＣＭ状態であるかＤＣＭ状態であるかの検知を行うことが出来る。ＤＣＭ状態かＣＣＭ状態かの判断にマージンを持たせ、ＣＣＭ状態と判断した場合にオン時間を減少させる制御を行うことにより、クロスレギュレーションをより確実に回避することが出来る。
【００４９】
（第１１の実施形態）
図１２は、第１１の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較するフィードバックコンパレータ（２４−１〜２４−ｎ）には、クロック信号ＣＬＫが供給される。すなわち、フィードバックコンパレータ（２４−１〜２４−ｎ）は、クロック信号ＣＬＫに同期して比較動作を行う。オン時間制御回路４０には、クロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ＿ｄｌｙが供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔは、遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングで検知される。
【００５０】
（第１２の実施形態）
図１３は、既述した第１１の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫに対して所定時間だけ遅延された遅延クロック信号ＣＬＫ＿ｄｌｙが生成される。クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔは、遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングで検知される。
【００５１】
各チャンネルへのスロットの割当て、すなわちチャンネルの切替は、クロック信号ＣＬＫから生成されたスロット割当て信号（φ１、φ２）のタイミング、すなわち、クロック信号ＣＬＫの立上りのタイミングｔ１３１で行われる。
【００５２】
本実施形態においては、比較回路２２の出力信号ＺＣＣ＿ｏｕｔは、遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングｔ１３２において検知される。すなわち、チャンネルの切替のタイミングであるクロック信号ＣＬＫの立上りのタイミングｔ１３１に対して、タイミングｔ１３２とタイミングｔ１３１の間のマージンを持ってＤＣＭ状態かＣＣＭ状態かの判断が行われる。遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングｔ１３２を用いた検知において、タイミングｔ１３２にＨｉｇｈレベルの出力信号ＺＣＣ＿ｏｕｔが検知されない場合にはＣＣＭ状態と判断して、オン時間を減少させる制御を行う。ＤＣＭ状態かＣＣＭ状態かの判断にマージンを持たせ、ＣＣＭ状態と判断した場合にオン時間を減少させる制御を行うことにより、クロスレギュレーションをより確実に回避することが可能となる。
【００５３】
（第１３の実施形態）
図１４は、第１３の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、出力ノード１３の電圧ＶＬＸと接地電位を比較する比較回路２２の出力端に接続された遅延回路２３を有する。遅延回路２３で遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙがオン時間制御回路４０に供給される。
【００５４】
（第１４の実施形態）
図１５は、既述した第１３の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔが所定時間遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙがクロック信号ＣＬＫのタイミングｔ１５１で検知される。クロック信号ＣＬＫのタイミングｔ１５１までに遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが検出されない場合には、オン時間を減少させる制御を行う。すなわち、タイミングｔ１５２とタイミングｔ１５１の間のマージンをもってＤＣＭ状態であるかＣＣＭ状態であるかの判断を行う。ＤＣＭ状態かＣＣＭ状態かの判断にマージンを持たせ、ＣＣＭ状態と判断した場合にオン時間を減少させる制御を行うことにより、クロスレギュレーションをより確実に回避することが出来る。
【００５５】
（第１５の実施形態）
図１６は、第１５の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、出力ノード１３の電圧ＶＬＸと接地電位を比較する比較回路２２の出力端に接続された遅延回路２３を有する。遅延回路２３で遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙがオン時間制御回路４０に供給される。オン時間制御回路４０には、高速クロック信号高速ＣＬＫが供給される。
【００５６】
（第１６の実施形態）
図１７は、既述した第１５の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫからスロット割当て信号が生成される。図１７においては、便宜的に、２つのスロット割当て信号（φ１、φ２）を示す。各スロット割当て信号（φ１、φ２）が対応する各スイッチ（１９−１〜１９−ｎ）に供給される。
【００５７】
出力ノード１３の電圧ＶＬＸと基準電位である接地電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔの立上りのタイミングｔ１７１から所定時間遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが高速クロック信号高速ＣＬＫの各立上りのタイミングｔ１７３で検知される。例えば、遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙの状態を高速クロック信号高速ＣＬＫの各立上りのタイミングで別途設けられたラッチ回路（図示せず）にラッチすることにより検知する。ラッチ回路がラッチした遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙの状態をチャンネル切替時のタイミングｔ１７１で検知する。
【００５８】
クロック信号ＣＬＫのタイミングｔ１７１までに遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが検出されない場合には、ＣＣＭ状態であると判断してオン時間を減少させる制御を行う。すなわち、ＣＣＭ状態であるかＤＣＭ状態であるかを検知するタイミング、すなわち、遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙを検知するタイミングを出力端子が切り替わるタイミングｔ１７１より早めることにより、ＣＣＭ状態がマージンを持って判断される。ＣＣＭ状態の判断にマージンをもたせ、ＣＣＭ状態と判断した場合にオン時間を減少させる制御を行うことにより、クロスレギュレーションをより確実に回避することが出来る。
【００５９】
（第１７の実施形態）
図１８は、第１７の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較するフィードバックコンパレータ（２４−１〜２４−ｎ）には、クロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ＿ｄｌｙが供給される。すなわち、フィードバックコンパレータ（２４−１〜２４−ｎ）は、遅延クロック信号ＣＬＫ＿ｄｌｙに同期して比較動作を行う。オン時間制御回路４０には、クロック信号ＣＬＫとクロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ＿ｄｌｙが供給される。遅延クロック信号ＣＬＫ＿ｄｌｙからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。
【００６０】
（第１８の実施形態）
図１９は、既述した第１７の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。遅延クロック信号ＣＬＫ＿ｄｌｙからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔが所定時間遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが、クロック信号ＣＬＫの立ち上げりのタイミングｔ１９３で検知される。タイミングｔ１９３までに遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが検出されない場合には、オン時間を減少させる制御を行う。すなわち、比較回路２２の出力信号ＺＣＣ＿ｏｕｔが出力されるタイミングｔ１９２とチャンネル切替のタイミングである遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングｔ１９１との間のマージンをもってＤＣＭ状態であるかＣＣＭ状態であるかの判断を行い、ＣＣＭ状態と判断した場合はオン時間を減少させる制御を行う。この制御により、クロスレギュレーションの発生をより確実に回避することが出来る。
【００６１】
（第１９の実施形態）
図２０は、第１９の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）を比較するフィードバックコンパレータ（２４−１〜２４−ｎ）には、クロック信号ＣＬＫが供給される。すなわち、フィードバックコンパレータ（２４−１〜２４−ｎ）は、クロック信号ＣＬＫに同期して比較動作を行う。オン時間制御回路４０には、出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔが所定時間遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが供給される。オン時間制御回路４０には、クロック信号ＣＬＫと、クロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ＿ｄｌｙが供給される。
【００６２】
（第２０の実施形態）
図２１は、既述した第１９の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成され、各スイッチ（１９−１〜１９−ｎ）に供給される。出力ノード１３の電圧ＶＬＸと基準電位を比較する比較回路２２の出力信号ＺＣＣ＿ｏｕｔが所定時間遅延された遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙがクロック信号ＣＬＫを遅延させた遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングｔ２１３で検知される。タイミングｔ２１３までに遅延出力信号ＺＣＣ＿ｏｕｔ＿ｄｌｙが検出されない場合には、オン時間を減少させる制御を行う。すなわち、比較回路２２の出力信号ＺＣＣ＿ｏｕｔが出力されるタイミングｔ２１２とチャンネル切替のタイミングであるクロック信号ＣＬＫのタイミングｔ２１１との間のマージンをもってＤＣＭ状態であるかＣＣＭ状態であるかの判断を行い、ＣＣＭ状態と判断した場合はオン時間を減少させる制御を行う。マージンを持たせたオン時間の制御を行うことにより、クロスレギュレーションの回避が容易となる。
【００６３】
（第２１の実施形態）
図２２は、電源回路の制御方法の他の一つの実施形態を説明する為の図である。本実施形態においては、クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。チャンネルの切替が行われる前、すなわち、次のクロック信号ＣＬＫが立上るタイミングｔ２２１より前のタイミングｔ２２２でローサイド側のＮＭＯＳスイッチングトランジスタ１４をオフさせる。例えば、高速クロック信号(図示せず)を利用してＮＭＯＳスイッチングトランジスタ１４をオフさせる信号ＰＷＳＷ＿ｏｆｆを生成し、ＮＭＯＳスイッチングトランジスタ１４に駆動信号を供給するバッファ回路３８を制御することによりＮＭＯＳスイッチングトランジスタ１４をオフさせることが出来る。
【００６４】
同図（Ａ）を用いて、ＮＭＯＳスイッチングトランジスタ１４がＯＦＦした時にインダクタ電流Ｉｉｎｄが出力電圧側に流れる場合の制御方法を説明する。ＮＭＯＳスイッチングトランジスタ１４がオフした時にインダクタ電流Ｉｉｎｄが出力電圧側に流れる場合には、点線の円（ｖ）で示す様に、出力ノード１３の電圧ＶＬＸは接地電位よりも低くなる。この場合には、オン時間を減少させる制御を行い、次にスロット割り当て信号φ１が供給されるタイミングにおいては、インダクタ電流Ｉｉｎｄがゼロになるタイミングでチャンネルの切替が行われるように制御する。クロスレギュレーションを回避する為である。
【００６５】
同図（Ｂ）を用いて、ＮＭＯＳスイッチングトランジスタ１４がＯＦＦした時にインダクタ電流Ｉｉｎｄが出力電圧側からＮＭＯＳスイッチングトランジスタ１４に流れる場合の制御方法を説明する。ＮＭＯＳスイッチングトランジスタ１４がオフした時にインダクタ電流Ｉｉｎｄが出力電圧側からＮＭＯＳスイッチングトランジスタ１４に流れる場合には、出力ノード１３の電圧ＶＬＸは接地電位よりも高くなる。すなわち、点線の楕円（ｖi）で示す様に出力ノード１３の電圧ＶＬＸにはリンギングが発生し、接地電位よりも高い電圧になる。この場合には、ＰＭＯＳスイッチングトランジスタ１２のオン時間を増大させる制御を行う。オン時間を増大させることによりスロットの期間を最大限有効利用してインダクタ電流Ｉｉｎｄをコンデンサ１８に供給して出力電圧Ｖｏｕｔを上昇させることが出来る。
【００６６】
本実施形態においては、ローサイド側のＮＭＯＳスイッチングトランジスタ１４をハイサイド側のＰＭＯＳスイッチングトランジスタ１２をオンさせる前のタイミングｔ２２２で強制的にオフさせ、チャネルを切り替えるタイミングｔ２２１における出力ノード１３の電圧ＶＬＸを検知することによりインダクタ電流Ｉｉｎｄの流れている方向の判断を行い、オン時間の制御を行うことにより、比較回路２２を用いずにクロスレギュレーションの発生を回避することが出来る。
【００６７】
（第２２の実施形態）
図２３は、第２２の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、出力ノード１３の電圧ＶＬＸを検知する比較回路２２の他入力端には、接地電位に代えて所定の参照電圧Ｖｒｅｆが印加される。所謂、ｐｓｅｕｄｏＤＣＭの場合の実施形態を示す。例えば、出力ノード１３の電圧ＶＬＸが参照電圧Ｖｒｅｆより高くなると比較回路２２はＨｉｇｈレベルの出力信号ＣＭＰ＿ｏｕｔを出力する。
【００６８】
インダクタ１６の両端に接続されたスイッチ１６０を有する。スイッチ１６０には制御信号ｐｗｓｗ＿ｏｆｆが供給され、そのオン／オフが制御される。すなわち、ローサイド側のＮＭＯＳスイッチングトランジスタ１４をオフさせた時にインダクタ１６に流れていた電流を循環させる為である。
【００６９】
（第２３の実施形態）
図２４は、既述した第２２の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。本実施形態においては、クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。チャンネルが切替られるタイミング、すなわち、次のクロック信号ＣＬＫが立上るタイミングｔ２４１で比較回路２２の出力信号ＣＭＰ＿ｏｕｔを検知する。同図（Ａ）に示す様に、タイミングｔ２４１において比較回路２２の出力信号ＣＭＰ＿ｏｕｔが検知されない場合には基準電流Ａｒｅｆより大きいインダクタ電流Ｉｉｎｄが流れていると判断し、オン時間を減少させる制御を行う。ＤＣＭ状態に移行させ、クロスレギュレーションを回避する為である。
【００７０】
同図（Ｂ）に示す様に、チャンネルが切り替えられるタイミング、すなわち、次のクロック信号ＣＬＫの立上りのタイミングｔ２４１において比較回路２２の出力信号ＣＭＰ＿ｏｕｔが検知された場合にはインダクタ電流Ｉｉｎｄが基準電流Ａｒｅｆ以下であると判断し、オン時間を増大させる制御を行う。オン時間を増大させることによりスロット期間を最大限有効利用してインダクタ電流Ｉｉｎｄをコンデンサに供給して、出力電圧を上昇させることが出来る。
【００７１】
本実施形態のｐｓｅｕｄｏＤＣＭの場合においても、チャンネル切替のタイミングにおける動作状態を検知し、インダクタ電流Ｉｉｎｄが基準電流Ａｒｅｆ以下である状態の場合にはオン時間を増加させる制御を行う。これにより、クロック信号ＣＬＫの１周期の期間を最大限利用してインダクタ電流Ｉｉｎｄをコンデンサ（１８−１〜１８−ｎ）に供給して出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を上昇させる制御、すなわち、最大Ｔｏｎ制御モードによる制御を維持することが出来る。基準電流Ａｒｅｆより大きいインダクタ電流Ｉｉｎｄが流れている状態の時にはオン時間を減少させ、クロスレギュレーションの発生を回避する制御を行う。
【００７２】
（第２４の実施形態）
図２５は、第２４の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、電流センサ２５１とＤＣＭトリガ回路２５０を有する。出力ノード１３の電圧ＶＬＸを検知する構成に代え、インダクタ電流Ｉｉｎｄを検知して、ＤＣＭ状態であるかＣＣＭ状態であるかを検知する実施形態である。
【００７３】
電流センサ２５１は、例えば、インダクタ１６に直列に接続された抵抗（図示せず）の両端に入力が接続されたコンパレータ（図示せず）を有する。インダクタ電流Ｉｉｎｄの流れる方向が変わるとコンパレータに入力される電圧の大小関係が変わる。電圧の大小関係が変わることで、コンパレータの出力が切り替わる為、コンパレータの出力の変化を検知することによりＤＣＭ状態かＣＣＭ状態かの検知を行うことが出来る。
【００７４】
ＤＣＭトリガ回路２５０は、例えば、そのコンパレータの出力の変化に応答してトリガ信号ＤＣＭトリガ信号をオン時間制御回路４０に供給する。オン時間制御回路４０のＤＣＭ／ＣＣＭ検知回路４２がＤＣＭトリガ信号に応答して、パルス信号のＨｉｇｈレベルの期間を調整する信号をパルス生成回路３２に供給する。
【００７５】
本実施形態においては、インダクタ電流Ｉｉｎｄの電流の向きの変化を検知することによりＤＣＭ状態であるかＣＣＭ状態であるかを検知して、パルス信号のＨｉｇｈレベルの時間幅を調整してオン時間を制御することが出来る。
【００７６】
（第２５の実施形態）
図２６は、オン時間を調整するタイミングを制御する制御方法の一つの実施形態を示す図である。本実施形態においては、クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。説明の便宜上、スロット割当て信号φ１が供給されるチャンネル１についての制御のみを説明する。本実施形態の制御方法においては、ＤＣＭ状態と判断した場合には、チャンネル１に次のスロット割当て信号φ１が供給されるタイミングでオン時間の調整が行われる。すなわち、タイミングｔ２６１でＤＣＭ状態と判断した場合には、次のスロット割当て信号φ１が供給されるタイミングでオン時間を増大させる制御が行われ、オン時間がＴｏｎ＋αに増大される。オン時間の調整を早いタイミングで反映させる為である。
【００７７】
クロック信号ＣＬＫのタイミングｔ２６２でＣＣＭ状態と判断した場合には、チャンネル１に次のスロット割当て信号φ１が供給されるスロット割当て時にはオン時間を減少させ、元の時間Ｔｏｎに戻す制御を行う。
【００７８】
ＤＣＭ状態／ＣＣＭ状態の検知結果を即時に次のスロット割当て時のオン時間の調整に反映させることにより、負荷の状態に応じて出力電圧の制御を迅速に行うことが出来る。ＣＣＭ状態と判断した時に迅速にオン時間を減少させてＤＣＭ状態に移行させることにより、クロスレギュレーションが生じる事態を回避することが出来る。
【００７９】
（第２６の実施形態）
図２７は、オン時間を調整するタイミングを制御する制御方法の他の一つの実施形態を示す図である。本実施形態においては、クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。説明の便宜上、スロット割当て信号φ１が供給されるチャンネル１についての制御のみを説明する。本実施形態の制御方法においては、チャンネルが切り替わるタイミングｔ２７１においてＤＣＭ状態と判断した場合には、その判断が行われたスロットから３つ目のスロット割当て時にオン時間の調整が行われる。すなわち、オン時間を増大させる制御を、次のスロット割当て信号φ１が供給されるタイミングではなく、所定時間遅らせてオン時間をＴｏｎ＋αに増大させる。この時、判断するスロットと時間の調整を行うスロット迄の間においてはオン時間の制御の判断に関連する回路の動作を停止させることにより消費電力を低減することができる。また、３スロット連続でＤＣＭ状態であると判断した場合のみオン時間を増大させる制御を行うこともできる。
【００８０】
チャンネル切替時のタイミングｔ２７２でＣＣＭ状態と判断した場合には、オン時間を減少させる制御を行う。オン時間を減少させる制御は次のスロット割当て信号φ１が供給されるタイミングで行う。すなわち、次のスロット割当て信号φ１が印加されるタイミングでは、例えば、オン時間を元の時間Ｔｏｎに戻す制御を行う。本実施形態の制御方法においては、チャンネルが切り替わるタイミングｔ２７２においてＣＣＭ状態と判断した場合には、その判断が行われたスロットから３つ目のスロット割当て時にオン時間の調整が行われる。すなわち、オン時間を減少させる制御を、次のスロット割当て信号φ１が供給されるタイミングではなく、所定時間遅らせてオン時間を減少させる。この時、判断するスロットと時間の調整を行うスロット迄の間においてはオン時間の制御の判断に関連する回路の動作を停止させることにより消費電力を低減することができる。また、３スロット連続でＣＣＭ状態であると判断した場合のみオン時間を減少させる制御を行うこともできる。
【００８１】
本実施形態においては、ＤＣＭ状態と判断した場合にオン時間を増大させる制御は所定の時間遅らせたタイミングで行い、ＣＣＭ状態と判断した場合にオン時間を減らす制御はすぐ次のスロット割当てのタイミングで行う。ＣＣＭ状態と判断した場合にはオン時間を早いタイミングで減少させれば、クロスレギュレーションが生じる事態を回避することができる。すなわち、ＣＣＭ状態と判断してオン時間を減少させる制御とＤＣＭ状態と判断してオン時間を増大させる制御を行うタイミングを異ならせ、異なる時間内における制御とすることが出来る。オン時間を増やす制御を遅らせることによりオン時間の制御の頻度が減る為、回路動作は安定する。尚、オン時間を増大させる制御とオン時間を減少させる制御のタイミングの調整は、例えば、ＣＣＭ状態の検知とＤＣＭ状態の検知結果を記憶する記憶回路（図示せず）を設け、その記憶回路が記憶した情報に基づいて所定のタイミング後にオン時間を制御する構成とすることが出来る。
【００８２】
（第２７の実施形態）
図２８は、第２７の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態は、第２の制御モード、すなわち、最小Ｔｏｎ制御モードの場合の一つの実施形態を示す。第２の制御モードが選択された状態で有る為、オン時間制御回路４０に供給されるモード切替信号ｍｏｄｅは省略している。
【００８３】
本実施形態の電源回路は、出力端子２０の出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆ１をクロック信号ＣＬＫに同期して比較するフィードバックコンパレータ２４を有する。フィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔは、オン時間制御回路４０に供給される。オン時間制御回路４０は、フィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔを検知して、パルススキップの有無を検知するパルススキップ検出回路４１を有する。フィードバックコンパレータ２４は、例えば、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１よりも低い時にＨｉｇｈレベルの出力信号ＦＢＣＭＰ＿ｏｕｔを出力する。
【００８４】
（第２８の実施形態）
図２９は、既述した第２７の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。本実施形態においては、クロック信号ＣＬＫに同期してフィードバクコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔが検知される。フィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔが検知されない状態、すなわち、パルススキップの場合にはオン時間を減少させる制御を行う。例えば、オン時間をＴｏｎ−αに減少させる制御が行われる。パルススキップが発生する状態は、一つのパルスで供給する電荷が一クロック区間で消費される電荷よりも大きい状態で有る為、オン時間を減少させてインダクタ電流Ｉｉｎｄを減らすことにより一つのパルスで供給する電荷を減らし、一クロック区間で消費される電荷と一致させることができる。また、オン時間を減少させることによりパルススキップを回避させることによりスイッチングトランジスタのスイッチング周波数をクロック信号ＣＬＫに一致させる周波数制御を行うことが出来る。
【００８５】
（第２９の実施形態）
図３０は、電源回路の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３１１）。パルススキップが有るか否かをチェックする（Ｓ３１２）。パルススキップが有る場合、すなわち、フィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔが検出されない場合には、オン時間を減少させる（Ｓ３１３）。出力電圧Ｖｏｕｔが高い状態を維持している為、出力電圧Ｖｏｕｔを低下させてパルススキップが無い状態にする為である。パルススキップが無い場合には、オン時間は調整せず、同じオン時間を維持する（Ｓ３１４）。
【００８６】
本実施形態においては、パルススキップの有無を検知してオン時間を調整する制御を行う。パルススキップが生じない状態に制御することにより、クロック信号ＣＬＫの周波数に一致した周波数でスイッチングトランジスタがスイッチング動作を行いコンデンサ１８を充電する最小Ｔｏｎ制御モードによる出力電圧Ｖｏｕｔの制御を行うことが出来る。
【００８７】
（第３０の実施形態）
図３１は、電源回路の他の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３２１）。パルススキップが有るか否かをチェックする（Ｓ３２２）。パルススキップが有る場合、パルススキップが連続して発生したか否かを検知する（Ｓ３２３）。パルススキップが連続して発生した場合には、オン時間を減少させる制御を行う（Ｓ３２４）。パルススキップが連続して発生しない場合には、オン時間を調整せず、現状のオン時間を維持させる（Ｓ３２５）。パルススキップが無い場合、すなわち、フィードバックコンパレータ２４の出力信号ＦＢＣＭＰ＿ｏｕｔがクロック信号ＣＬＫに同期して検出される場合にも、現状のオン時間を維持する（Ｓ３２５）。
【００８８】
本実施形態においては、パルススキップが連続するか否かを検知して、パルススキップが連続して発生する場合にオン時間を減少させる制御を行う。パルススキップの発生の都度オン時間を調整する制御ではなく、パルススキップが連続して発生した場合のみオン時間を調整する制御とすることで制御の頻度を減らし、回路動作を安定化させることが出来る。
【００８９】
（第３１の実施形態）
図３２は、電源回路の他の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３３１）。パルススキップの有無を検知する（Ｓ３３２）。連続して行う検知において、パルススキップが所定回数発生したか否かを検知する（Ｓ３３３）。連続して行う検知においてパルススキップが所定回数発生した場合には、オン時間を減少させる（Ｓ３３４）。例えば、連続して行うＭ回の検知の中で、Ｎ回のパルススキップを検知した場合にオン時間を減少させる。ＭとＮは任意に設定することが出来る。パルススキップが所定回数発生しない場合には、オン時間を維持する（Ｓ３３５）。パルススキップが発生しない場合も、オン時間を維持する（Ｓ３３５）。
【００９０】
本実施形態においては、連続して行う検知において、パルススキップが所定回数発生する場合に、オン時間を減少させる制御を行う。パルススキップの発生の都度オン時間を調整する制御ではなく、連続して行う所定回数の検知においてパルススキップが所定回数発生した場合にのみオン時間を調整する制御とすることでオン時間の制御の頻度を減らし、回路動作を安定化させることが出来る。
【００９１】
（第３２の実施形態）
図３３は、電源回路の他の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３４１）。パルススキップの有無を検知する（Ｓ３４２）。パルススキップが無い状態が連続して発生するか否かを検知する（Ｓ３４３）。パルススキップ無しの状態が連続して発生する場合には、オン時間を増加させる（Ｓ３４４）。パルススキップ無しの状態が連続して発生しない場合にはオン時間は調整せず、現状のオン時間を維持する（Ｓ３４５）。パルススキップが発生する場合には、オン時間を減少させる（Ｓ３４６）。
【００９２】
本実施形態においては、パルススキップ無しの状態が連続して発生する場合にはオン時間を増加させる制御を行う。連続してパルススキップが無い状態が発生している場合には、そのチャンネルへの電流の供給量が不足する可能性が有る為、オン時間を長くして電流を補充することで出力電圧Ｖｏｕｔの低下を抑えることが出来る。
【００９３】
（第３３の実施形態）
図３４は、電源回路の他の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３５１）。パルススキップの有無を検知する（Ｓ３５２）。パルススキップが無い状態の場合には、パルススキップが無い状態が連続して発生したか否かを検知する（Ｓ３５３）。パルススキップ無しの状態が連続して発生した場合には、オン時間を増加させる（Ｓ３５４）。パルススキップ無しの状態が発生しない場合にはオン時間は調整せず、現状のオン時間を維持する（Ｓ３５５）。
【００９４】
本実施形態においては、パルススキップ無しの状態が連続して発生した場合にはオン時間を増加させる制御を行う。パルススキップが無い状態が連続して発生している場合には、そのチャンネルへの電流の供給量が不足する可能性が有る為、オン時間を長くして電流を補充することで出力電圧Ｖｏｕｔの低下を抑えることが出来る。
【００９５】
（第３４の実施形態）
図３５は、電源回路の他の制御方法のフローを示す図である。クロック信号ＣＬＫに同期させて、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較する（Ｓ３６１）。パルススキップの有無を検知する（Ｓ３６２）。パルススキップが無い状態の場合には、パルススキップが無い状態が一定回数発生したか否かを検知する（Ｓ３６３）。パルススキップ無しの状態が一定回数発生した場合には、オン時間を増加させる（Ｓ３６４）。パルススキップ無しの状態が発生しない場合にはオン時間は調整せず、現状のオン時間を維持する（Ｓ３６５）。
【００９６】
本実施形態においては、パルススキップ無しの状態が一定回数発生した場合にはオン時間を増加させる制御を行う。パルススキップが無い状態が一定回数発生した場合には、そのチャンネルへの電流の供給量が不足する可能性が有る為、オン時間を長くして電流を補充することで出力電圧Ｖｏｕｔの低下を抑えることが出来る。尚、パルススキップが有る場合、あるいは、パルススキップが連続、あるいは一定回数発生した場合に、オン時間を減少させる制御と組み合わせる制御を行うことも出来る。
【００９７】
（第３５の実施形態）
図３６は、第３５の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、インダクタ１６の一端２００が、時分割で複数の出力端子（２０−１〜２０−ｎ）に接続される。すなわち、各出力端子（２０−１〜２０−ｎ）は、各スイッチ（１９−１〜１９−ｎ）がオンの時にインダクタ１６に接続される。各スイッチ（１９−１〜１９−ｎ）は、供給されるスロット割当て信号（φ１〜φｎ）によってオン／オフが制御される。各出力端子（２０−１〜２０−ｎ）は、それぞれ独立した出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を夫々の負荷（図示せず）に供給する。
【００９８】
各出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）をクロック信号ＣＬＫに同期して比較するフィードバックコンパレータ（２４−１〜２４−ｎ）を有する。夫々のフードバックコンパレータは、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と夫々の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）の比較結果に応じた出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）を出力し、オン時間制御回路４０に供給する。
【００９９】
本実施形態の電源回路は、共通のインダクタ１６に時分割で接続される複数の出力端子（２０−１〜２０−ｎ）から独立した出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を供給するＳＩＭＯ型の電源回路を構成する。スロット割当て信号（φ１〜φｎ）が供給された状態における各チャンネルにおける出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ〜Ｖｒｅｆｎ）の比較結果を示す出力信号（ＦＢＣＭＰ＿ｏｕｔ１〜ＦＢＣＭＰ＿ｏｕｔｎ）によりパルススキップの有無を検知し、既述した制御方法を用いて各チャンネルへのスロット割当て時におけるオン時間を制御する。この制御により、ＳＩＭＯ型の電源回路において最小Ｔｏｎ制御モードにより出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）を制御することが出来る。
【０１００】
（第３６の実施形態）
図３７は、第３６の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、出力端子２０−１の出力電圧Ｖｏｕｔ１をクロック信号ＣＬＫに同期して参照電圧Ｖｒｅｆ１と比較するフィードバックコンパレータ２４−１に加え、出力電圧Ｖｏｕｔ１を高速クロック信号高速ＣＬＫに同期して参照電圧Ｖｒｅｆ１−２と比較する第２のフィードバックコンパレータ２４−１−２を有する。例えば、参照電圧Ｖｒｅｆ１−２は、参照電圧Ｖｒｅｆ１より低い値に設定される。高速クロック信号高速ＣＬＫは、クロック信号ＣＬＫに対して高い周波数を有する。他の各出力端子（２０−２〜２０−ｎ）にも同様に、２個のフィードバックコンパレータが接続されるが省略する。
【０１０１】
本実施形態の電源回路においては、フィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１を検知することにより、パルススキップの有無を検知する。高速クロック信号高速ＣＬＫが印加される第２のフィードバックコンパレータ２４−１−２の出力信号ＦＢＣＭＰ＿ｏｕｔ１−２を検知することにより、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１−２より低下したか否かを検知する。すなわち、パルススキップの有無の検知に加え、出力電圧Ｖｏｕｔ１の低下の程度を検知する。例えば、パルススキップが無い場合であっても、出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１−２より低下した場合には、オン時間を増加させてインダクタ電流Ｉｉｎｄの供給量を増やし、出力電圧Ｖｏｕｔ１を上昇させる制御を行う。
【０１０２】
本実施形態においては、パルススキップが発生しない場合で有っても出力電圧Ｖｏｕｔの低下が大きい場合には、そのチャンネルにおけるオン時間を増加させる制御を行うことが出来る為、各チャンネルにおける負荷変動に迅速に対応することが出来る。
【０１０３】
（第３７の実施形態）
図３８は、既述した第３６の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。フィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１が、クロック信号ＣＬＫに同期して検知される。図３８で示す場合、スロット割当て信号φ１の立上りのタイミングｔ３６３ではフィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１が存在する為、パルススキップが無い状態を示す。
【０１０４】
高速クロック信号高速ＣＬＫに同期して、第２のフィードバックコンパレータ２４−１−２により出力電圧Ｖｏｕｔ１と参照電圧Ｖｒｅｆ１−２が比較される。高速クロック信号高速ＣＬＫのタイミングｔ３６１においては、出力電圧Ｖｏｕｔ１は、参照電圧Ｖｒｅｆ１−２より低い。すなわち、出力電圧Ｖｏｕｔの低下が生じている。この為、オン時間を増大させてオン時間をＴｏｎ＋αに増大させる制御を行う。
【０１０５】
本実施形態の制御方法においては、パルススキップの有無の検知に加え、出力電圧Ｖｏｕｔの低下の状態が検知される。出力電圧Ｖｏｕｔの低下が大きい場合、パルススキップが無い場合であってもオン時間を増大させて出力電圧Ｖｏｕｔを高める制御を行うことにより、負荷変動に迅速に対応させることが出来る。
【０１０６】
（第３８の実施形態）
図３９は、第３８の実施形態の制御方法のフローを示す図である。クロック信号ＣＬＫに同期してフィードバックコンパレータ２４−１により出力電圧Ｖｏｕｔ１と参照電圧Ｖｒｅｆ１を比較する（Ｓ３７１）。フィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１を検知して、パルススキップが生じているか否かを検知する（Ｓ３７２）。パルススキップが有る場合には、オン時間を減少させる（Ｓ３７３）。
【０１０７】
パルススキップが無い場合には、高速クロック信号高速ＣＬＫに同期して出力電圧Ｖｏｕｔ１を参照電圧Ｖｒｅｆ１−２と比較する（Ｓ３７４）。出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１−２より低下しているか否かを検知する（Ｓ３７５）。出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１−２より低下している場合には、オン時間を増加させる（Ｓ３７６）。出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１−２を下回るまでの電圧低下が無い場合には、オン時間を調整せず、Ｔｏｎを維持する（Ｓ３７７）。
【０１０８】
本実施形態の制御方法においては、パルススキップの有無の検知に加え、出力電圧Ｖｏｕｔの低下の状態が検知される。出力電圧Ｖｏｕｔの低下が大きい場合、パルススキップが無い場合であってもオン時間を増大させて出力電圧Ｖｏｕｔを高める制御を行うことにより、負荷変動に迅速に対応させることが出来る。
【０１０９】
（第３９の実施形態）
図４０は、第３９の実施形態の電源回路の制御方法を説明する為の図である。本実施形態の制御方法は、例えば図１で示す様に単一チャンネルの電源回路の構成において、図３７に示す電源回路の構成の様に、共通の出力端子２０−１に一方の入力端子が接続され、他方の入力端子に第１の参照電圧Ｖｒｅｆが印加される第１のフィードバックコンパレータ２４−１と、出力端子２０−１に一方の入力端が接続され、他方の入力端に第２の参照電圧Ｖｒｅｆ−２が印加される第２のフィードバックコンパレータ２４−１−２を備える構成によって達成される。例えば、第１の参照電圧Ｖｒｅｆは第２の参照電圧Ｖｒｅｆ−２よりも高い電圧に設定される。
【０１１０】
第１と第２のフィードバックコンパレータ（２４−１、２４−１−２）に供給されるクロック信号ＣＬＫの立上りのタイミング（ｔ４０１〜ｔ４０５）において、第１のフィードバックコンパレータ２４−１により出力電圧Ｖｏｕｔと第１の参照電圧Ｖｒｅｆが比較される。出力電圧Ｖｏｕｔが第１の参照電圧Ｖｒｅｆよりも低い状態の時、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。図示の例の場合、各タイミング（ｔ４０１〜ｔ４０５）において、出力電圧Ｖｏｕｔは第１の参照電圧Ｖｒｅｆよりも低い為、ＰＭＯＳトランジスタ１２を駆動する駆動信号が生成される。
【０１１１】
クロック信号ＣＬＫの立上りのタイミング（ｔ４０１、ｔ４０３、ｔ４０５）において、第２のフィードバックコンパレータ２４−１−２により出力電圧Ｖｏｕｔと第２の参照電圧Ｖｒｅｆ−２の比較が行われる。例えば、出力電圧Ｖｏｕｔが第２の参照電圧Ｖｒｅｆ−２より低い場合に、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔが出力される。Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔに応答してオン時間制御回路４０は、オン時間をＴｏｎからＴｏｎ＋αに増大させる制御を行う。
【０１１２】
クロック信号ＣＬＫの立上りのタイミング（ｔ４０２、ｔ４０４）においては、第２のフィードバックコンパレータ２４−１−２による出力電圧Ｖｏｕｔと第２の参照電圧Ｖｒｅｆ−２との比較動作は行われない。例えば、タイミング（ｔ４０２、ｔ４０４）においては、クロック信号ＣＬＫを第２のフィードバックコンパレータに供給しない制御を行うことにより、第２のフィードバックコンパレータ２４−１−２の動作を停止させることが出来る。
【０１１３】
クロック信号ＣＬＫのタイミングｔ４０３において、出力電圧Ｖｏｕｔと第２の参照電圧Ｖｒｅｆ−２が比較される。出力電圧Ｖｏｕｔが第２の参照電圧Ｖｒｅｆ−２より低い場合には、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔが出力される。オン時間制御回路４０は、オン時間をＴｏｎ＋αからＴｏｎ＋２αに増大させる制御を行う。
【０１１４】
本実施形態の電源回路の制御方法においては、共通の出力端子に一方の入力端子が接続される２個のフィードバックコンパレータを設け、一方のフィードバックコンパレータの出力信号によりＰＭＯＳスイッチングトランジスタ１２に駆動信号を供給するか否かの判断を行い、例えば、低い方の第２の参照電圧と出力電圧Ｖｏｕｔを比較する第２のフィードバックコンパレータの出力信号により、オン時間を調整する制御を行う。オン時間の調整を行う為の第２のフィードバックコンパレータの動作を、クロック信号ＣＬＫの毎回の立上りに同期した動作ではなく、例えば、２回に１回の比較動作とすることにより、フィードバックコンパレータの消費電力を削減することが出来る。また、オン時間の制御の回数を減らすことにより、回路動作を安定化させることが出来る。
【０１１５】
（第４０の実施形態）
図４１は、第４０の実施形態の電源回路の制御方法を説明する為の図である。本実施形態の制御方法は、例えば図１で示す様に単一チャンネルの電源回路の構成において、出力端子２０に一方の入力端子が接続され、他方の入力端子に第１の参照電圧Ｖｒｅｆと第２の参照電圧Ｖｒｅｆ−２が切り替えられて供給されるフィードバックコンパレータ２４を備える構成によって達成される。例えば、第２の参照電圧Ｖｒｅｆ−２は第１の参照電圧Ｖｒｅｆよりも低い電圧に設定される。
【０１１６】
フィードバックコンパレータ２４に供給される高速クロック信号高速ＣＬＫの一つ置きの立上りのタイミング（ｔ４１１、ｔ４１３、ｔ４１５、ｔ４１７）において、フィードバックコンパレータ２４により出力電圧Ｖｏｕｔと第１の参照電圧Ｖｒｅｆが比較される。出力電圧Ｖｏｕｔが第１の参照電圧Ｖｒｅｆよりも低い状態の時、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。図示の例の場合、各タイミング（ｔ４１１、ｔ４１３、ｔ４１５、ｔ４１７）において、出力電圧Ｖｏｕｔは第１の参照電圧Ｖｒｅｆよりも低い為、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。
【０１１７】
高速クロック信号高速ＣＬＫの他の一つ置きの立上りのタイミング（ｔ４１２、ｔ４１４、ｔ４１６）で、フィードバックコンパレータ２４に供給される参照電圧を第１の参照電圧Ｖｒｅｆから第２の参照電圧Ｖｒｅ−２に切替えて、出力電圧Ｖｏｕｔと第２の参照電圧Ｖｒｅｆ−２を比較する。例えば、高速クロック信号高速ＣＬＫのタイミングｔ４１２の様に、出力電圧Ｖｏｕｔが第２の参照電圧Ｖｒｅｆ−２より低い場合には、Ｈレベルの出力信号ＦＢＣＭＰ＿ｏｕｔが出力される。オン時間制御回路４０は、Ｈレベルの出力信号ＦＢＣＭＰ＿ｏｕｔに応答してオン時間をＴｏｎからＴｏｎ＋αに増大させる制御を行う。
【０１１８】
本実施形態の電源回路の制御方法においては、高速クロック信号高速ＣＬＫが供給される１個のフィードバックコンパレータ２４に供給する参照電圧を一つ置きに第１の参照電圧Ｖｒｅｆと第２の参照電圧Ｖｒｅｆ−２に切替え、第１の参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの比較によりＰＭＯＳスイッチングトランジスタ１２に駆動信号を供給するか否かの判断を行い、第２の参照電圧Ｖｒｅｆ−２と出力電圧Ｖｏｕｔとの比較によりオン時間の制御を行うことが出来る。一つのフィードバックコンパレータを共有する構成とすることでフィードバックコンパレータの個数の削減が出来る為、消費電力の削減が出来る。
【０１１９】
（第４１の実施形態）
図４２は、第４１の実施形態の電源回路の制御方法を説明する為の図である。本実施形態の制御方法は、例えば図１で示す様に単一チャンネルの電源回路の構成において、図３７に示す電源回路の構成の様に、共通の出力端子２０−１に一方の入力端子が接続され、他方の入力端子に参照電圧Ｖｒｅｆが印加される第１のフィードバックコンパレータ２４−１と、出力端子２０−１に一方の入力端が接続され、他方の入力端に参照電圧Ｖｒｅｆが印加される第２のフィードバックコンパレータ２４−１−２を備える構成によって達成される。第１のフィードバックコンパレータ２４−１はクロック信号ＣＬＫに同期して動作し、第２のフィードバックコンパレータ２４−１−２は、クロック信号ＣＬＫに対して遅延した遅延クロック信号ＣＬＫ＿ｄｌｙに同期して動作する。
【０１２０】
第１のフィードバックコンパレータ２４−１に供給されるクロック信号ＣＬＫの立上りのタイミング（ｔ４２１、ｔ４２３、ｔ４２５、ｔ４２７）において、第１のフィードバックコンパレータ２４−１により出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆが比較される。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い状態の時、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。図示の例の場合、各タイミング（ｔ４２１、ｔ４２３、ｔ４２５、ｔ４２７）において、出力電圧Ｖｏｕｔは参照電圧Ｖｒｅｆよりも低い為、ＰＭＯＳトランジスタ１２を駆動する駆動信号が生成される。
【０１２１】
遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミング（ｔ４２２、ｔ４２４、ｔ４２６）において、第２のフィードバックコンパレータ２４−１−２により出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆが比較される。出力電圧Ｖｏｕｔが遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングにおいて参照電圧Ｖｒｅｆより低い場合には、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔが第２のフィードバックコンパレータ２４−１−２から出力され、オン時間制御回路４０は、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔに応答してオン時間を増大させる制御を行う。例えば、遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングｔ４２２において、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低いため、オン時間をＴｏｎからＴｏｎ＋αに増大させる制御が行われる。また、遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングｔ４２４において、出力電圧Ｖｏｕｔが参照電圧よりも低い為、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔが第２のフィードバックコンパレータ２４−１−２から出力され、オン時間制御回路４０は、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔに応答してオン時間を、Ｔｏｎ＋２αに増大させる。
【０１２２】
本実施形態の電源回路の制御方法においては、共通の出力端子に接続される２個のフィードバックコンパレータを設け、クロック信号ＣＬＫに同期して動作する第１のフィードバックコンパレータ２４−１の出力信号によりＰＭＯＳスイッチングトランジスタ１２に駆動信号を供給するか否かの判断を行い、第１のフィードバックコンパレータ２４−１に供給されるクロック信号ＣＬＫに対して遅延した遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングで参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔを比較し、出力電圧Ｖｏｕｔの減少の程度を検知してオン時間を調整する制御を行うことが出来る。尚、オン時間の調整を行う為の第２のフィードバックコンパレータ２４−１−２の動作を、遅延クロック信号ＣＬＫ＿ｄｌｙの毎回の立上りに同期した動作ではなく、例えば、遅延クロック信号ＣＬＫ＿ｄｌｙの２回に１回の頻度で比較動作をすることにより、第２のフィードバックコンパレータ２４−１−２の消費電力を削減することが出来る。また、オン時間の制御の回数を減らすことにより、回路動作を安定化させることが出来る。
【０１２３】
（第４２の実施形態）
図４３は、第４２の実施形態の電源回路の制御方法を説明する為の図である。本実施形態の制御方法は、例えば図１で示す様に単一チャンネルの電源回路の構成において、図３７に示す電源回路の構成の様に、共通の出力端子２０−１に一方の入力端子が接続され、他方の入力端子に参照電圧Ｖｒｅｆが印加される第１のフィードバックコンパレータ２４−１と、出力端子２０−１に一方の入力端が接続され、他方の入力端に第２の参照電圧Ｖｒｅｆ−２が印加される第２のフィードバックコンパレータ２４−１−２を備える構成によって達成される。例えば、第２の参照電圧Ｖｒｅｆ−２は第１の参照電圧Ｖｒｅｆよりも低い電圧に設定される。第１のフィードバックコンパレータ２４−１はクロック信号ＣＬＫに同期して動作し、第２のフィードバックコンパレータ２４−１−２は、クロック信号ＣＬＫに対して遅延した遅延クロック信号ＣＬＫ＿ｄｌｙに同期して動作する。
【０１２４】
第１のフィードバックコンパレータ２４−１に供給されるクロック信号ＣＬＫの立上りのタイミング（ｔ４３１、ｔ４３３、ｔ４３５、ｔ４３７）において、第１のフィードバックコンパレータ２４−１により出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆが比較される。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い状態の時、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。図示の例の場合、各タイミング（ｔ４３１、ｔ４３３、ｔ４３５、ｔ４３７）において、出力電圧Ｖｏｕｔは参照電圧Ｖｒｅｆよりも低い為、ＰＭＯＳスイッチングトランジスタ１２を駆動する駆動信号が生成される。
【０１２５】
遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミング（ｔ４３２、ｔ４３４、ｔ４３６）において、第２のフィードバックコンパレータ２４−１−２により出力電圧Ｖｏｕｔと第２の参照電圧Ｖｒｅｆ−２が比較される。出力電圧Ｖｏｕｔが遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングにおいて第２の参照電圧Ｖｒｅｆ−２より低い場合には、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔが第２のフィードバックコンパレータ２４−１−２から出力され、オン時間制御回路４０は、Ｈレベルの出力信号ＦＢＣＭＰ−２＿ｏｕｔに応答してオン時間を増大させる制御を行う。例えば、遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングｔ４３２において、出力電圧Ｖｏｕｔが第２の参照電圧Ｖｒｅｆ−２よりも低いため、オン時間をＴｏｎからＴｏｎ＋αに増大させる制御が行われる。遅延クロック信号ＣＬＫ＿ｄｌｙの立上りのタイミングｔ４３４とｔ４３６においては、出力電圧Ｖｏｕｔが第２の参照電圧Ｖｒｅｆ−２よりも高い為、第２のフィードバックコンパレータ２４−１−２からはＨレベルの信号が出力されない為、オン時間は、Ｔｏｎ＋αに維持される。
【０１２６】
本実施形態の電源回路の制御方法においては、共通の出力端子に接続される２個のフィードバックコンパレータを設ける。クロック信号ＣＬＫに同期して動作する第１のフィードバックコンパレータ２４−１の出力信号によりＰＭＯＳスイッチングトランジスタ１２に駆動信号を供給するか否かの判断を行い、第１のフィードバックコンパレータ２４−１に供給されるクロック信号ＣＬＫに対して遅延した遅延クロック信号ＣＬＫ＿ｄｌｙのタイミングで第１の参照電圧Ｖｒｅｆよりも低い第２の参照電圧Ｖｒｅｆ−２と出力電圧Ｖｏｕｔを比較し、出力電圧Ｖｏｕｔの減少の程度を検知して、オン時間を調整する制御を行うことが出来る。尚、オン時間の調整を行う為の第２のフィードバックコンパレータ２４−１−２の動作を、遅延クロック信号ＣＬＫ＿ｄｌｙの毎回の立上りに同期した動作ではなく、例えば、遅延クロック信号ＣＬＫ＿ｄｌｙの２回に１回の頻度で比較動作を行う制御とすることにより、第２のフィードバックコンパレータ２４−１−２の消費電力を削減することが出来る。また、オン時間の制御の回数を減らすことにより、回路動作を安定化させることが出来る。
【０１２７】
尚、図４０乃至４３を用いて説明した実施形態は、出力端子を複数備えたＳＩＭＯ型電源回路に適用することも出来る。
【０１２８】
（第４３の実施形態）
図４４は、第４３の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態においては、オン時間制御回路４０は、チャンネル選択回路４４を有する。チャンネル選択回路４４は、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧Ｖｒｅｆの比較動作を行うチャンネルを任意に選択する。
【０１２９】
本実施形態においては、フィードバックコンパレータ（２４−１〜２４−ｎ）による出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）との比較によってパルススキップの有無を検知する動作に加えて、任意に選択したチャンネルの出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）と参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｎ）とを任意のタイミングでフィードバックコンパレータ（２４−１〜２４−ｎ）を用いて比較することが出来る。すなわち、選択したチャンネルにおけるパルススキップの有無と出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下の状態を検知する動作を併行して行う構成を有する。これにより、パルススキップの有無によるオン時間制御に加え、出力電圧（Ｖｏｕｔ１〜Ｖｏｕｔｎ）の低下を検知した場合にそのチャンネルにおけるオン時間を調整する動作を第２のフィードバックコンパレータ（２４−１−２）を追加することなくフィードバックコンパレータ（２４−１〜２４−ｎ）を用いて行うことが出来る。
【０１３０】
（第４４の実施形態）
図４５は、既述した第４４の実施形態の電源回路の制御方法の一つの実施形態を説明する為の図である。本実施形態においては、クロック信号ＣＬＫからスロット割当て信号（φ１、φ２）が生成される。チャンネル１へのスロット割当てのタイミングｔ３９１とｔ３９３でフィードバックコンパレータ２４−１により出力電圧Ｖｏｕｔ１と参照電圧Ｖｒｆｅｆ１との比較が行われ、パルススキップの有無が検知される。出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１より低下している場合にはフィードバックコンパレータ２４−１からＨｉｇｈレベルの出力信号ＦＢＣＭＰ＿ｏｕｔ１が出力され、パルススキップが検知される。パルススキップが検知されるとオン時間を増大させる制御が行われる。
【０１３１】
本実施形態の制御方法においては、チャンネル１へのスロットの割当てのタイミング、すなわち、スロット割当て信号φ１が供給されていないタイミングｔ３９２において出力電圧Ｖｏｕｔ１を参照電圧Ｖｒｅｆ１と比較する動作を行う。この比較動作においてフィードバックコンパレータ２４−１の出力信号ＦＢＣＭＰ＿ｏｕｔ１が検出された場合には、オン時間を増大させる制御を行う。すなわち、パルススキップの有無によるオン時間の制御に加え、出力電圧Ｖｏｕｔの低下を検知してオン時間の調整を行う制御をフィードバックコンパレータ２４−１を用いて行うことが可能となる。どのスロット割当てのタイミングで出力電圧Ｖｏｕｔの低下を検知するかは、例えばチャンネル選択回路４４で任意に選択する構成とすることが出来る。
【０１３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３３】
１０  入力端子、１２  ＰＭＯＳスイッチングトランジスタ、１３  出力ノード、１４  ＮＭＯＳスイッチングトランジスタ、２２  比較回路、２４  フィードバックコンパレータ、３０  駆動回路、３２  パルス生成回路、３４  駆動回路、４０  オン時間制御回路、４１  パルススキップ検出回路、４２  ＤＣＭ／ＣＣＭ検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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