(57)【要約】      （修正有）【課題】測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ回路を有する測定システムを提供する。【解決手段】デジタルエッジトリガ回路は、それぞれの時間インタリーブされたＡＤＣ１１１から出力された、時間インタリーブされたデジタルデータサンプルを処理してエッジトリガ検出を実行する複数のプロセッサ２１０を備える。プロセッサ２１０は、エッジ検出情報を互いに共有して、エッジトリガ検出が実行される速度を高め、デジタルエッジトリガ回路が測定システムの全信号帯域幅において動作することを可能にする。【選択図】図３
2017167121.tif 000002
【特許請求の範囲】
【請求項１】
時間変動波形をそれぞれ受信してサンプリングし、Ｎ個のデジタルデータセットを生成するＮ個の時間インタリーブされたアナログ／デジタル変換器（ａｄｃ（１１１１））であって、Ｎは２以上の正の整数であり、各デジタルデータセットは、他の該デジタルデータセットのデジタルデータサンプルと時間インタリーブされたデジタルデータサンプルを含む、Ｎ個の時間インタリーブされたアナログ／デジタル変換器と、
Ｎ個のプロセッサ（２１０１）を備えるデジタルエッジトリガシステム（２００）であって、各プロセッサ（１１２）は、それぞれのデジタルデータセットを受信し、該それぞれのデジタルデータセットを処理して、低側閾値ＴＨＬを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、ＴＨＬを下回っているか又は高側閾値ＴＨＨを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、ＴＨＨを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行し、前記プロセッサ（２１０１）は、ＴＨＬを下回っているあらゆる早期時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っているあらゆる遅期時刻のサンプルと、ＴＨＨを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、トリガ閾値レベルの交差が検出されたか否かを判断する、デジタルエッジトリガシステムと
を備える、測定システム（１００）。
【請求項２】
前記プロセッサ（２１０１）のうちの少なくとも１つは、前記共有された情報に基づいて、ＴＨＬを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っている最早時刻のサンプルであるのかを判断し、ＴＨＬを下回っているか又はＴＨＨを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っているか又はＴＨＨを上回っている最遅時刻のサンプルであるのかを判断し、ＴＨＨを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＨを上回っている最早時刻のサンプルであるのかを判断し、前記少なくとも１つのプロセッサ（１１２）は、ＴＨＬを下回っている前記最早時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っている前記最遅時刻のサンプルと、ＴＨＨを上回っており、かつＴＨＬを下回っている前記最早時刻のサンプルの後における前記最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断する、請求項１に記載の測定システム（１００）。
【請求項３】
前記プロセッサ（２１０１）は、各プロセッサ（１１２）が２つの隣接するプロセッサ（２１０１）に接続されるようにデイジーチェーン構成で接続され、前記プロセッサ（２１０１）のうちの前記少なくとも１つは、前記デイジーチェーン構成のマスタプロセッサ（２１０ａ）として機能する、請求項２に記載の測定システム（１００）。
【請求項４】
各プロセッサ（１１２）は、第１及び第２のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）インタフェース（２０１）を備え、該第１及び該第２のＳＥＲＤＥＳインタフェースは、他の前記プロセッサ（２１０ｂ）のうちの少なくとも１つの該第１及び該第２のｓｅｒｄｅｓインタフェース（２０１）にそれぞれに接続されて、前記プロセッサ（２１０１）間の前記デイジーチェーンの相互接続が形成される、請求項３に記載の測定システム（１００）。
【請求項５】
前記少なくとも１つのプロセッサ（１１２）は、マスタプロセッサ（２１０ａ）であり、他の前記プロセッサ（２１０ｂ）の全てに直接接続されている、請求項２に記載の測定システム（１００）。
【請求項６】
各プロセッサ（１１２）は、少なくとも１つのシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）インタフェースを備え、該少なくとも１つのＳＥＲＤＥＳインタフェースは、前記マスタプロセッサ（２１０ａ）のそれぞれのＳＥＲＤＥＳインタフェースに接続されている、請求項５に記載の測定システム（１００）。
【請求項７】
Ｎ個の時間インタリーブされたアナログ／デジタル変換器（ａｄｃ（１１１１））であって、該ａｄｃ（１１１１）は、互いに時間オフセットされた時刻において時間変動波形をサンプリングして、時間インタリーブされたＮ個のそれぞれのデジタルデータセットを生成し、各デジタルデータセットは、デジタルデータサンプルを含み、Ｎは２以上の正の整数である、Ｎ個の時間インタリーブされたアナログ／デジタル変換器と、
Ｎ個のプロセッサ（２１０１）であって、各プロセッサ（１１２）は、それぞれのａｄｃ（１１１）と相互接続されて、前記それぞれのａｄｃ（１１１）からそれぞれのデジタルデータセットを受信し、該プロセッサ（２１０１）はデイジーチェーン構成で接続されて、各プロセッサ（１１２）が該デイジーチェーン構成において少なくとも１つの隣接するプロセッサ（２１０ａ）と通信するようになっており、各プロセッサ（１１２）は、前記それぞれのデジタルデータセットを処理して、低側閾値ＴＨＬを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、ＴＨＬを下回っているか又は高側閾値ＴＨＨを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、ＴＨＨを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行し、前記プロセッサ（２１０１）は、前記デイジーチェーン構成を介して、ＴＨＬを下回っているあらゆる早期時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っているあらゆる遅期時刻のサンプルと、ＴＨＨを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、ＴＨＬを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っている最早時刻のサンプルであるのかを判断し、ＴＨＬを下回っているか又はＴＨＨを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っているか又はＴＨＨを上回っている最遅時刻のサンプルであるのかを判断し、ＴＨＨを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＨを上回っている最早時刻のサンプルであるのかを判断し、前記プロセッサ（２１０１）のうちの少なくとも１つは、ＴＨＬを下回っている前記最早時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っている前記最遅時刻のサンプルと、ＴＨＬを下回っている前記最早時刻のサンプルよりも遅いＴＨＨを上回っている前記最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断するマスタプロセッサ（２１０ａ）として機能する、Ｎ個のプロセッサと
を備える、測定システム（１００）。
【請求項８】
各プロセッサ（１１２）は、第１及び第２のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）インタフェース（２０１）を備え、該第１及び該第２のＳＥＲＤＥＳインタフェースは、他の前記プロセッサのうちの少なくとも１つ（２１０ｂ）の該第１及び該第２のｓｅｒｄｅｓインタフェース（２０１）にそれぞれに接続されて、前記デイジーチェーン構成が形成される、請求項７に記載の測定システム（１００）。
【請求項９】
前記マスタプロセッサ（２１０ａ）は、先行タイムスロット（１）におけるＴＨＬを下回っているか又はＴＨＨを上回っている前記最遅時刻のサンプルが、ＴＨＬを下回っているか否かを判断し、下回っている場合には、ＴＨＨを上回っておりかつ前記先行タイムスロット（１）からのＴＨＬを下回っている最遅サンプルよりも遅い時刻の現在のタイムスロット（１）における最早時刻のサンプルが存在するとき、トリガ閾値レベルの交差が前記現在のタイムスロット（１）において検出されたと判断し、前記マスタプロセッサ（２１０ａ）が、前記先行タイムスロット（１）におけるＴＨＬを下回っているか又はＴＨＨを上回っている前記最遅時刻のサンプルがＴＨＨを上回っていると判断した場合には、前記マスタプロセッサ（２１０ａ）は、ＴＨＨを上回っておりかつ前記現在のタイムスロット（１）においてＴＨＬを下回っている前記最早サンプルよりも遅い時刻の前記現在のタイムスロット（１）における最早時刻のサンプルが存在するとき、トリガ閾値レベルの交差が前記現在のタイムスロット（１）において検出されたと判断し、前記マスタプロセッサ（２１０ａ）が、トリガ閾値の交差が検出されたと判断した場合、前記マスタプロセッサ（２１０ａ）は、前記トリガ閾値レベルの交差が、前記現在のタイムスロット（１）におけるＴＨＨを上回っている前記最早サンプルと、ＴＨＨを上回っている前記最早時刻のサンプルの直前のサンプルとの間の或る時刻に発生したと判定する、請求項６に記載の測定システム（１００）。
【請求項１０】
前記マスタプロセッサ（２１０ａ）が、トリガ閾値レベルの交差が発生したと判断した場合、前記マスタプロセッサ（２１０ａ）は、前記トリガ閾値レベルの交差が、ＴＨＨを上回っている前記最早サンプルが発生した時刻と、ＴＨＨを上回っている前記最早時刻のサンプルの直前の前記サンプルが発生した時刻との間の中点の時刻に発生したものと推定する推定アルゴリズムを実行する、請求項９に記載の測定システム（１００）。
【発明の詳細な説明】
【背景技術】
【０００１】
デジタルオシロスコープ等の測定システムでは、印加波形を連続的にサンプリングした値は、デジタル化され、メモリに記憶され、その後、それらの記憶された値を読み出して処理することによって、波形を表示可能な画像（「トレース」）として表示デバイス上に復元するのに用いられる。記憶されたデジタル値は通常、取得記録（acquisition record）と呼ばれ、その内容は、印加波形の履歴における明確な時間間隔に対応する。この時間間隔の長さは、信号取得に専用化されたアドレス指定可能なメモリロケーションの数と、サンプルが取得されるレートとによって概ね決まる。
【０００２】
オシロスコープを用いて行われる多くのアクティビティは、取得記録の表示された部分が、例えば、波形の立ち上がりエッジ又は立ち下がりエッジ等の波形内の検出されたイベントと或る定義された関係にあることを必要とする。検出されたイベントは、トリガイベント又はトリガと一般に呼ばれる。検出されているトリガイベントが波形自体の状態であるとき、このイベントは内部トリガイベントと呼ばれる。検出されているトリガイベントが、別の波形等の、測定されている波形と或る関係を有するその波形以外の状態であるとき、このイベントは外部トリガイベントと呼ばれる。検出されたトリガに応答して、取得記録の或るサブセットは、通常、トレースのパン及びズームを可能にするために表示される。
【０００３】
図１は、立ち上がりエッジ３及び立ち下がりエッジ４を含む波形２の一部分の時間対電圧のプロットを示している。このプロットは、エッジトリガという用語が本明細書において用いられるとき、この用語が意味するものを定義するのに用いられる。トリガ閾値電圧レベル５は、オシロスコープがトリガすべき電圧レベルである。立ち上がりエッジ３の場合、下側閾値電圧レベル６がヒステリシスバンドを規定する。立ち上がりエッジ３においてトリガを引き起こすには、信号が下側閾値電圧レベル６の下方にあり、その後、トリガ閾値電圧レベル５をその上方に向けて交差しなければならない。立ち下がりエッジ４の場合、上側閾値電圧レベル７がヒステリシスバンドを規定する。立ち下がりエッジ４がトリガを引き起こすには、信号は、上側閾値電圧レベル７の上方からトリガ閾値電圧レベル５の下方へ交差しなければならない。標準的なエッジトリガの場合、信号が下側閾値電圧レベル６とトリガ閾値電圧レベル５との間を交差するのに要する時間、及び上側閾値電圧レベル７とトリガ閾値電圧レベル５との間を交差するのに要する時間に時間制限はない。ただし、特殊なトリガモードは、そのような時間制限を有することができる。
【０００４】
近年まで、オシロスコープトリガは、指定されたトリガ帯域幅において動作するアナログ回路機構（circuitry）によって行われていた。デジタルトリガ回路が開発されているが、ほとんどのオシロスコープトリガ回路は、依然としてアナログ回路（すなわち、連続時間）である。デジタルトリガ回路は、アナログ信号に直接作用するのではなく、アナログ信号がアナログ／デジタル変換器（ＡＤＣ）によってデジタル化された後のデータに作用し、したがって、離散時間領域で動作する。
【０００５】
オシロスコープの帯域幅が高いほど、アナログトリガ回路を開発することがより困難となる。アナログトリガ回路は比較器を備え、この比較器は、本質的に非常に高い利得の増幅器である。高帯域幅の比較器は、利用可能な技術の利得帯域幅積を押し上げ、そのため、トリガ回路の帯域幅は通例、最も高い帯域幅のオシロスコープの信号帯域幅よりもはるかに低い。例えば、６０ギガヘルツ（ＧＨｚ）よりも高い信号帯域幅を有するオシロスコープは、僅か２０ＧＨｚのトリガ回路ＢＷしか有しない場合がある。
【０００６】
最も高い帯域幅のデジタルオシロスコープは、複数のＡＤＣを時間インタリーブして、必要とされるサンプルレートを達成する。既存のデジタルトリガ回路を用いると、信号が高側閾値レベルを上回っているのか、低側閾値レベルを下回っているのか、又は低側閾値レベルと高側閾値レベルとの間にあるのかを判断することによるトリガチャネルのデジタル比較結果の全てを１箇所に集め、その後、オシロスコープのフルサンプルレートで処理しなければならない。非常に高いサンプルレート、例えば、１００ギガサンプル毎秒（ＧＳａ／ｓ）よりも大きなサンプルレートを用いると、これは、特に信号配信及び電力消費の観点から難題を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
測定システムの全信号帯域幅において動作することが可能であるととともに、前述の信号配信及び電力消費の観点からの難題を回避するデジタルエッジトリガ回路を有する高帯域幅測定システムが必要とされている。
【課題を解決するための手段】
【０００８】
本実施の形態は、測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ回路を有する測定システムと、エッジ検出方法とを対象としている。この測定システムは、Ｎ個の時間インタリーブされたＡＤＣ及びＮ個のプロセッサを備える。時間インタリーブされたＡＤＣは、時間変動波形をそれぞれ受信してサンプリングし、Ｎ個のデジタルデータセットを生成する。ここで、Ｎは２以上の正の整数である。各デジタルデータセットは、他のデジタルデータセットのデジタルデータサンプルと時間インタリーブされたデジタルデータサンプルを含む。各プロセッサは、それぞれのデジタルデータセットを受信し、それぞれのデジタルデータセットを処理して、低側閾値ＴＨＬを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、ＴＨＬを下回っているか又は高側閾値ＴＨＨを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、ＴＨＨを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行する。これらのプロセッサは、ＴＨＬを下回っているあらゆる早期時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っているあらゆる遅期時刻のサンプルと、ＴＨＨを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、トリガ閾値レベルの交差が検出されたか否かを判断する。
【０００９】
実施の形態によれば、上記プロセッサは、各プロセッサが少なくとも１つの隣接するプロセッサとデイジーチェーン構成で通信するようにデイジーチェーン構成で接続されている。各プロセッサは、それぞれのデジタルデータセットを処理して、低側閾値ＴＨＬを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、ＴＨＬを下回っているか又は高側閾値ＴＨＨを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、ＴＨＨを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行する。これらのプロセッサは、デイジーチェーン構成を介して、ＴＨＬを下回っているあらゆる早期時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っているあらゆる遅期時刻のサンプルと、ＴＨＨを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、ＴＨＬを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っている最早時刻のサンプルであるのかを判断し、ＴＨＬを下回っているか又はＴＨＨを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがＴＨＬを下回っているか又はＴＨＨを上回っている最遅時刻のサンプルであるのかを判断し、ＴＨＨを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルが、ＴＨＨを上回っており、かつＴＨＬを下回っている最早時刻のサンプルの後における最早時刻のサンプルであるのかを判断する。これらのプロセッサのうちの少なくとも１つは、ＴＨＬを下回っている最早時刻のサンプルと、ＴＨＬを下回っているか又はＴＨＨを上回っている最遅時刻のサンプルと、ＴＨＨを上回っており、かつＴＨＬを下回っている最早時刻のサンプルの後における最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断するマスタプロセッサとして機能する。
【００１０】
上記方法は、一実施の形態によれば、
それぞれの時間インタリーブされたＡＤＣから出力される時間インタリーブされたサンプルを受信する複数のプロセッサにおいて、互いに協働してエッジトリガ検出アルゴリズムの第１のパスプロセスを実行することであって、該第１のパスプロセスは、
低側閾値レベルＴＨＬを下回っている最早時刻のサンプルが複数のタイムスロットのそれぞれに存在するか否かを判断し、存在する場合には、前記最早サンプルを識別することと、
ＴＨＬを下回っているか又は高側閾値レベルＴＨＨを上回っている最遅時刻のサンプルが前記タイムスロットのそれぞれに存在するか否かを判断し、存在する場合には、前記最遅サンプルを識別することと、
前記最遅時刻のサンプルがＴＨＬを下回っているのか又はＴＨＨを上回っているのかを示す表示を生成することと、
を含む、第１のパスプロセスを実行することと、
前記複数のプロセッサにおいて、互いに協働して前記エッジ検出アルゴリズムの第２のパスプロセスを実行することであって、該第２のパスプロセスは、
各タイムスロットについて、前記表示が、前記先行タイムスロットからの前記最遅時刻のサンプルがＴＨＬを下回っていることを示す場合には、ＴＨＨを上回っている最早時刻のサンプルが前記現在のタイムスロットに存在するか否かを判断することによって、トリガ閾値レベルの交差を検出することと、
各タイムスロットについて、前記表示が、前記先行タイムスロットからの前記最遅時刻のサンプルがＴＨＨを上回っていることを示す場合には、ＴＨＨを上回っておりかつＴＨＬを下回っている前記現在のタイムスロット内の前記最早時刻のサンプルよりも遅い時刻にある、最早時刻のサンプルが前記現在のタイムスロットに存在するか否かを判断することによって、トリガ閾値レベルの交差を検出することと、
を含む、第２のパスプロセスを実行することと、
を含む。
【００１１】
これらの特徴及び利点並びに他の特徴及び利点は、以下の説明、特許請求の範囲及び図面から明らかになる。
【００１２】
例示的な実施形態は、以下の詳細な説明を添付図面の図とともに読むことによって最もよく理解される。種々の特徴は必ずしも一律の縮尺で描かれていないことを強調しておく。実際には、寸法は、議論を明瞭にするために任意に増減させることができる。適用可能な箇所及び実際に役立つ箇所であればどの箇所でも、同様の参照符号は同様の要素を参照する。
【図面の簡単な説明】
【００１３】
【図１】立ち上がりエッジ及び立ち下がりエッジを含むとともにエッジトリガを例示する波形の一部分の電圧対時間のトレースを示す図である。
【図２】一例示の実施形態による測定システムのブロック図である。
【図３】一例示の実施形態による、図２に示す測定システムの単一のチャネルに関連付けられた図２に示すトリガシステム２００の構成部分２００ａのブロック図である。
【図４】エッジトリガの位置を特定するために図３に示すプロセッサによって実行されるエッジ検出アルゴリズムを表すフロー図である。
【図５Ａ】一例示の実施形態によるエッジ検出アルゴリズムの２パスのうちの第１のパスのフロー図である。
【図５Ｂ】一例示の実施形態による２パスエッジ検出アルゴリズムの第２のパスのフロー図である。
【図６】図３に示すプロセッサがそれぞれのＡＤＣから出力されたサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の一例を提供するのに用いられる、或る時間期間にわたって図３に示すＡＤＣから出力されたデジタルデータサンプルのプロットを示す図である。
【図７】図３に示すプロセッサがそれぞれのＡＤＣから出力されたサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の別の例を提供するのに用いられる、或る時間期間にわたって図３に示すＡＤＣから出力されたデジタルデータサンプルのプロットを示す図である。
【発明を実施するための形態】
【００１４】
以下の詳細な説明では、限定ではなく説明の目的で、本教示による一実施形態の十分な理解を提供するために、具体的な詳細を開示する例示的な実施形態が明らかにされる。しかしながら、本教示による他の実施形態は、本明細書に開示される具体的な詳細から逸脱しても、添付の特許請求の範囲の範囲内に依然として含まれることが、本開示の利益を有する当業者には明らかであろう。その上、よく知られた装置及び方法の説明は、例示的な実施形態の説明を不明瞭にしないために省略される場合がある。そのような方法及び装置は、明らかに本教示の範囲内にある。
【００１５】
本明細書に用いられる術語は、特定の実施形態を説明するためのものにすぎず、限定することを意図するものではない。定義された用語は、本教示の技術分野において一般に理解されかつ受け入れられているようなこれらの定義された用語の技術的な意味及び科学的な意味に加えられるものである。
【００１６】
「１つの（a, an）」及び「その（the）」という語は、本明細書及び添付の特許請求の範囲において用いられるとき、文脈が明らかにそうでないことを規定している場合を除き、単数の指示対象及び複数の指示対象の双方を含む。したがって、例えば、「デバイス」は、１つのデバイス及び複数のデバイスを含む。
【００１７】
相対語は、添付図面を示すような種々の要素の相互の関係を説明するのに用いることができる。これらの相対語は、図面に示す方位に加えて、デバイス及び／又は要素の様々な方位を包含するように意図されている。
【００１８】
或る要素が別の要素に「接続されている」又は「結合されている」若しくは「電気的に結合されている」というとき、この要素は、直接的に接続又は結合されている可能性もあるし、介在する要素が存在する場合もあることが理解されるであろう。
【００１９】
図２は、デジタルエッジトリガ回路を備えるデータ取得システム１１０を有する一例示の実施形態による測定システム１００の構成部分のブロック図を示している。測定システム１００は、データ取得システム１１０、プローブ１２０、垂直システム１３０、水平システム１４０、表示システム１５０及び表示デバイス１６０、制御パネル１８０、並びにトリガシステム２００も備える。プローブ１２０は、被試験デバイス（ＤＵＴ）１２１から測定システム１００に信号を配信する入力デバイスである。垂直システム１３０は、表示デバイス１６０上の電圧スケールを制御する。水平システム１４０は、表示デバイス１６０上の時間スケールを制御する。表示システム１５０は、表示デバイス１６０上の情報の表示を制御する。制御パネル１８０は、ユーザが、データ取得システム１１０のプロセッサ１１２が認識し、それに従って動作する選択を行うことによって測定システム１００を制御することを可能にする入力デバイスである。
【００２０】
データ取得システム１１０は、ＡＤＣ１１１、メモリコントローラ１１３及びメモリデバイス１１４も備える。プロセッサ１１２は、データ取得システム１１０の動作を制御する。ＡＤＣ１１１から出力されるデジタルデータサンプルは、メモリコントローラ１１３によってメモリデバイス１１４に書き込まれ、メモリデバイス１１４から読み出される。
【００２１】
一例示の実施形態によれば、デジタルトリガ回路機構は、トリガシステム２００の一部である。トリガシステム２００は、トリガイベントを検出し、トリガイベントがいつ検出されたのかをデータ取得システム１１０に知らせる。また、トリガシステム２００は、表示デバイス１６０上に表示されている波形が静的でぐらつかずに見えるように、測定システム１００を安定及び集中させる。
【００２２】
図３は、一例示の実施形態による、図２に示すトリガシステム２００の構成部分２００ａのブロック図を示している。トリガシステム２００は通常、測定システム１００のチャネルごとに、図２に示す構成部分２００ａのうちの１つを有する。この実施形態によれば、トリガシステム構成部分２００ａは、ＡＤＣ１１１ａ〜１１１ｄの出力を受信する４つのプロセッサ２１０ａ〜２１０ｄを備える。ＡＤＣ１１１ａ〜１１１ｄは、データ取得システム１１０の一部であるが、それらの出力は、トリガシステム２００によって用いられる。測定システム１００は、任意の数のＮ個のＡＤＣ１１１１〜１１１Ｎ及びプロセッサ２１０１〜２１０Ｎを有することができ、ここで、Ｎは、２以上の正の整数である。ＡＤＣ１１１ａ〜１１１ｄは、それぞれが、時間のウィンドウ内で測定されている入力波形をサンプリングし、この時間のウィンドウが、他のＡＤＣ１１１ａ〜１１１ｄが波形をサンプリングする時間のウィンドウから僅かにオフセットされているという点で、時間インタリーブされている。各ＡＤＣ１１１ａ〜１１１ｄは、複数のデジタルデータサンプルを含むそれぞれの取得記録を生成する。
【００２３】
ＡＤＣ１１１ａ〜１１１ｄによって出力されたデジタルデータサンプルは、それぞれのプロセッサ２１０ａ〜２１０ｄによって受信される。この例示の実施形態によれば、各プロセッサ２１０ａ〜２１０ｄは、それぞれのＡＤＣ１１１ａ〜１１１ｄから受信されたデジタルデータサンプルを処理してエッジトリガを見つけるエッジトリガ検出アルゴリズムを実行するように構成された個別のＡＳＩＣチップである。一例示の実施形態によれば、各プロセッサ２１０ａ〜２１０ｄは、第１のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）インタフェース２０１及び第２のＳＥＲＤＥＳインタフェース２０２をそれぞれ有し、これらのインタフェースによって、プロセッサ２１０ａ〜２１０ｄは、デイジーチェーン構成で相互接続されている。換言すれば、１番目のプロセッサ２１０ａは２番目のプロセッサ２１０ｂに接続され、２番目のプロセッサ２１０ｂは３番目のプロセッサ２１０ｃに接続され、３番目のプロセッサ２１０ｃは４番目のプロセッサ２１０ｄに接続され、４番目のプロセッサ２１０ｄは１番目のプロセッサ２１０ａに接続されている。
【００２４】
ＳＥＲＤＥＳ技術はよく知られているので、ＳＥＲＤＥＳインタフェース２０１及び２０２の詳細な論述は、簡略にするために本明細書では行わないことにする。一般に、ＳＥＲＤＥＳインタフェース２０１は、並列ビットストリームを、受信側プロセッサ２１０ａ〜２１０ｄによる使用に備えて１つ又は複数の直列ビットストリームに変換し、ＳＥＲＤＥＳインタフェース２０２は、１つ又は複数の直列ビットストリームを、隣接するプロセッサ２１０ａ〜２１０ｄへの送信に備えて並列ビットストリームに変換する。ＳＥＲＤＥＳインタフェース２０１及び２０２によって、特定の限られた量の情報を、デイジーチェーン構成を介して非常に高速に通信することが可能になり、それによって、図４を参照して次に説明するように、プロセッサ２１０ａ〜２１０ｄは、互いに協働してエッジトリガの位置を高速に特定することが可能になる。
【００２５】
図４は、単一のチャンク、すなわちタイムスロット内のエッジトリガの位置を特定する、プロセッサ２１０ａ〜２１０ｄによって実行されるエッジ検出アルゴリズムを表すフロー図を示している。プロセッサ２１０ａ〜２１０ｄは、タイムスロット、すなわちチャンク内のデータを処理する。これらのチャンクは、ＳＥＲＤＥＳインタフェース２０１及び２０２の帯域幅と、ＡＤＣ１１１ａ〜１１１ｄのサンプルレートとによって決まるサイズを有する。各チャンクは、ＡＤＣ１１１ａ〜１１１ｄの全てのものからのサンプルで構成される。上記で示したように、ＡＤＣ１１１ａ〜１１１ｄは、僅かに異なる時刻において波形をサンプリングするという点で、時間においてインタリーブされている。幾つかの場合には、レイテンシを限定するとともに、データを一時的に記憶するプロセッサ２１０ａ〜２１０ｄの内部のバッファ（図示せず）のサイズを限定するために、チャンクを可能な限り小さくすることが望ましい。この例の場合、エッジ検出アルゴリズムは、このアルゴリズムの開始初期に「アームされる（活性化される）（armed）」ことも仮定される。以下でより詳細に説明するように、本アルゴリズムは、低側閾値レベルＴＨＬを下回っている先行チャンク内の最遅時刻のサンプル又は現在のチャンク内の最早時刻のサンプルを検出した時にアームされる。
【００２６】
プロセッサ２１０ａ〜２１０ｄのそれぞれは、ブロック２２１によって示すように、ＡＤＣ１１１ａ〜１１１ｄのそれぞれ１つから受信されたデジタルデータサンプルを処理して、エッジトリガの存在を示すことができるサンプルの位置を特定する。このサンプルは、以下では「エッジトリガサンプル候補」と呼ばれる。「エッジトリガサンプル候補」という用語は、その用語が本明細書において用いられるとき、本アルゴリズムがアームされた後におけるＴＨＨを上回っている最早時刻のサンプルを指す。上記で示したように、本アルゴリズムは、例示として、ＴＨＬを下回っているサンプルの以前の検出に起因してアームされているものと仮定される。プロセッサ２１０ａ〜２１０ｄのいずれもが、ＴＨＨを上回っておりかつ本アルゴリズムがアームされた後に発生したサンプルの位置を特定しない可能性があるが、この例の場合、プロセッサ２１０ａ〜２１０ｄのうちの少なくとも１つがエッジトリガサンプル候補を検出しているものと仮定されることになる。例示として、プロセッサ２１０ａがマスタプロセッサとして動作しているものと仮定すると、他のプロセッサ２１０ｂ〜２１０ｄは、ブロック２２２によって示すように、それらのエッジトリガサンプル候補についての情報を、デイジーチェーン構成を介して当該プロセッサ間で共有するとともに、マスタプロセッサ２１０ａと共有する。マスタプロセッサ２１０ａは、その後、ブロック２２３によって示すように、エッジトリガサンプル候補のうちのいずれが最早時刻に発生したのかをこの共有された情報に基づいて判断する。以下でより詳細に説明するように、プロセッサ２１０ａ〜２１０ｄのうちのいずれがマスタプロセッサとして動作するのかは、エッジトリガ検出アルゴリズムの動作中に変更することができる。
【００２７】
一例示の実施形態によれば、エッジトリガ検出アルゴリズムは、このアルゴリズムをいつアームするのかを決定する第１のパスと、トリガ閾値レベルの交差が発生した箇所を求める第２のパスとを実行するという点で２パスアルゴリズムである。プロセッサ２１０ａ〜２１０ｄのそれぞれは、処理しているサンプルの相対時間オフセットを知っている。例えば、データが、図３に示す４ウェイインタリーブシステムにおいて５ナノ秒（ｎｓ）のチャンク内で処理されている場合、各プロセッサ２１０ａ〜２１０ｄは、サンプリング時間順序が１番目であるのか、２番目であるのか、３番目であるのか、又は４番目であるのかを知っている。また、プロセッサは、処理順序が１番目であるのか、最後であるのか、又はそれ以外であるのかも知っている。幾つかの実施形態では、処理順序が最後から２番目であるか否か等の他の情報が、プロセッサ２１０ａ〜２１０ｄのそれぞれに知られている場合がある。
【００２８】
１番目の処理順序のプロセッサは、第１のパスの間に得られた情報を渡すことを開始し、他のプロセッサは、当該プロセッサの第１のパス情報を次の処理順序のプロセッサに渡す前に、前の処理順序のプロセッサから第１のパス情報を受信するまで待機する。各プロセッサは、図５Ａ及び図５Ｂを参照して以下で説明するように、その後、第１のパス情報を次のプロセッサに伝える前にその情報を変更するか、又はその情報を変更することなく伝える。最後の処理順序のプロセッサは、第１のパスプロセスを完了し、したがって、第２のパスプロセスを開始するためにこのプロセッサに利用可能な完全に解明された第１のパス情報を有する。したがって、第２のパスプロセスは、２番目の処理順序から最後の処理順序に至るプロセッサによって完全に解明することができる。
【００２９】
説明を簡略にするために、本明細書において説明する例示の実施形態の全てにおいて、プロセッサ２１０ａはマスタプロセッサとして説明され、プロセッサ２１０ｂは１番目の処理順序のプロセッサとして説明される。しかしながら、マスタプロセッサは、各パスの後、処理順序が１つ前の位置であるプロセッサが次のパスのマスタプロセッサとなるように変更することがより効率的であるが、通常は、チャンク間でマスタプロセッサを循環させることによって利点は得られない。また、第１のパスプロセス及び第２のパスプロセスは、第２のパスプロセスが現在のチャンクに対して完了すると、第１のパスプロセスが次のチャンクに対して開始するかのように本明細書では説明されるが、これは、通常は当てはまらない。例えば、第１のパスプロセス及び第２のパスプロセスは、第２のパスプロセスがチャンク＃１に対して実行されるのと同時に第１のパスプロセスがチャンク＃５１に対して実行されるように、５０個のチャンクを隔てて処理することができる。
【００３０】
ブロック２２２によって表されるステップにおいて共有される情報は通常、マルチビットインデックスである。例えば、一例示の実施形態によれば、このインデックスは１０ビットインデックスである。このインデックスの下位ビットは、データがＡＤＣ１１１ａ〜１１１ｄのいずれから時間順に出力されたのかを示す。インデックスの上位ビットは、ＡＤＣ１１１ａ〜１１１ｄごとのいずれのサンプルがインデックスによって参照されるのかを示す。例えば、ＡＤＣ１１１ａ〜１１１ｄごとのチャンクに１６０個のサンプルが存在し、４ウェイ時間インタリーブが行われている場合、チャンクには６４０個のサンプルが存在する。上位ビットは、６４０個のサンプルのうちの１６０個のサンプルのいずれがインデックスによって参照されるのかを示す。
【００３１】
図５Ａ及び図５Ｂは、図３に示すトリガシステム構成部分２００ａによって実行されるエッジ検出アルゴリズムの第１のパスプロセス及び第２のパスプロセスのフロー図をそれぞれ示している。本アルゴリズムは、低側閾値電圧レベルＴＨＬ及び高側閾値電圧レベルＴＨＨをヒステリシスに用いる。立ち上がりエッジトリガの場合、トリガ閾値レベルはＴＨＨである。第１のパスにおいて、１番目の処理順序のプロセッサは、ブロック２７１によって示すように、ＴＨＬを下回っている当該プロセッサの最早時刻のサンプルのインデックスを求める。例示として、１番目の処理順序のプロセッサはプロセッサ２１０ｂであり、最後の処理順序のプロセッサはプロセッサ２１０ａであると仮定される。また、プロセッサ２１０ａがマスタプロセッサであると仮定される。第１のパスプロセスの間にＴＨＬを下回っている最早時刻のサンプルを求めることは、本アルゴリズムを可能な限り早期にアームして、トリガ閾値レベルがその後の第２のパスプロセスの間にタイムスロット内で交差することを検出するように本アルゴリズムに準備させることの一部である。
【００３２】
１番目のプロセッサ２１０ｂは、ブロック２７２によって示すように、ＴＨＨを上回っているか又はＴＨＬを下回っているその最遅時刻のサンプルのインデックスも求める。このＴＨＬを下回っているか又はＴＨＨを上回っている最遅時刻のサンプルは、以下では、最遅適格（qualified）サンプルと呼ばれる。第１のパスプロセスの間に最遅適格サンプルを求めることは、本アルゴリズムが次のチャンクの処理を開始する時刻にアームされるか否かを示すのに用いられる開始状態を決定することの一部である。最遅適格サンプルがＴＨＬを下回っている場合、本アルゴリズムは、次のチャンクの処理を開始する前にアームされ、したがって、次のチャンクを処理するとき、第１のパスプロセスは省略することができる。現在のチャンク内の最遅時刻のサンプルがＴＨＨを上回っている場合、本アルゴリズムは、次のチャンクの処理を開始する時刻にアームされず、したがって、第１のパスプロセスが次のチャンクに対して実行され、ＴＨＬを下回っている最早サンプルが求められる。このサンプルは、本アルゴリズムがそのチャンクについてアームされるタイミングを決定する。
【００３３】
１番目のプロセッサ２１０ｂは、次に、ブロック２７３によって示すように、最早サンプル及び最遅サンプルの対応するインデックスを次の処理順序のプロセッサ２１０ｃに送信する。１番目のプロセッサ２１０ｂは、ブロック２７２において求められた最遅適格サンプルがＴＨＨを上回っているのか又はＴＨＬを下回っているのかを示す表示（例えば、ビット）、及びこのサンプルが「有効」であるのか又は「無効」であるのかを示す表示（例えば、ビット）も送信する。この例では、利用可能なインデックスの全てが必要とされるわけではなく、したがって、全てが１である等の通常ならば未使用のインデックスを、無効を示すのに用いることができる。「無効」な表示のうちの１つは、プロセッサ２１０ｂが、ＴＨＬを下回っているサンプルを見つけなかったことを示す。無効な表示のうちの１つは、プロセッサ２１０ｂが最遅適格サンプルを見つけなかったことを示す。「有効」な表示は、無効な表示の逆を示す。論述を簡略にするために、これらの表示の全て及びインデックス自体が「インデックス情報」を含むと仮定される。
【００３４】
ブロック２７４によって表されるステップにおいて、プロセッサ２１０ｃ〜２１０ｄ及び２１０ａのそれぞれは、デイジーチェーン構成における先行プロセッサ２１０ｂ〜２１０ｄからそれぞれ受信されたインデックス情報を解析し、当該プロセッサのインデックス情報又は受信されたインデックス情報が、ＴＨＬを下回っている最早時刻のサンプルに対応するか否かを判断する。上記で示したように、各プロセッサ２１０ｃ〜２１０ｄ及び２１０ａは、当該プロセッサの判断を行う前に、当該プロセッサにそれぞれ先行する処理順序のプロセッサ２１０ｂ〜２１０ｄによって求められたインデックス情報の受信を待機する。レイテンシを低減するために、各プロセッサは、先行する処理順序のプロセッサからインデックス情報を受信する時刻までに、ＴＨＬを下回っているその最早時刻のサンプルを既に求めている。ブロック２７４によって表されるプロセスは、次のようなシーケンスで実行される。すなわち、プロセッサ２１０ｂが、プロセスを実行し、その結果のインデックス情報をプロセッサ２１０ｃに送信する、プロセッサ２１０ｃが、プロセスを実行し、その結果のインデックス情報をプロセッサ２１０ｄに送信する、プロセッサ２１０ｄが、プロセスを実行し、そのインデックス情報をプロセッサ２１０ａに送信する。
【００３５】
ブロック２７５によって表されるステップにおいて、プロセッサ２１０ｃ〜２１０ｄ及び２１０ａのそれぞれは、デイジーチェーンにおける先行プロセッサ２１０ｂ〜２１０ｄからそれぞれ受信されたインデックス情報を解析し、当該プロセッサのインデックス情報又は受信されたインデックス情報が、ＴＨＨを上回っているか又はＴＨＬを下回っている最遅時刻のサンプルに対応するか否かを判断する。ブロック２７４によって表されるプロセスと同様に、ブロック２７５によって表されるプロセスは、処理順序に従ったシーケンスでプロセッサ２１０ｃ〜２１０ｄ及び２１０ａによって実行される。
【００３６】
ブロック２７６によって表されるステップにおいて、プロセッサ２１０ｂ〜２１０ｄのそれぞれは、最早サンプルのインデックス情報及び最遅適格サンプルのインデックス情報を、デイジーチェーン構成における当該プロセッサの後続プロセッサに送信する。上記で示したように、インデックス情報は、最早サンプル及び最遅適格サンプルが有効であるのか又は無効であるのかの表示（例えば、１つ又は複数のビット）と、最遅サンプルがＴＨＬを下回っているか又はＴＨＨを上回っているかの表示（例えば、１つ又は複数のビット）とを含む。プロセッサ２１０ａは、この例では、マスタプロセッサであるとともに最後の処理順序のプロセッサであるので、インデックス情報をプロセッサ２１０ｂに転送しない。マスタプロセッサ２１０ａは、先行チャンクからの最遅適格サンプルの経過を追跡し、この最遅サンプルがＴＨＬを下回っている場合に、現在のチャンクに用いられる開始状態が分かるようにする。例えば、チャンクＮにおける最遅適格サンプルがＴＨＬを上回っており、信号が、多くの後続のチャンク、すなわちタイムスロットについて、ＴＨＬとＴＨＨとの間のヒステリシス領域に入って留まっていたものと仮定すると、マスタプロセッサ２１０ａは、タイムスロットＮ＋１の第１のパス処理を完了すると、インデックス情報とともに送信された対応する無効ビットに基づいて、タイムスロットＮ＋１についてＴＨＬを下回っているか又はＴＨＨを上回っている最遅サンプルが存在しないことを確認することになる。マスタプロセッサ２１０ａは、この情報をタイムスロットＮ＋１の最終状態として保持し、後続のタイムスロットの後続の処理における開始状態を求める際の使用に必要な数のタイムスロットを通じてこの情報を伝達する。その場合、本アルゴリズムは、ＴＨＬを下回っている最早時刻のサンプルを見つけるまでアームしない。
【００３７】
ブロック２７７によって表されるステップにおいて、マスタプロセッサ２１０ａは、デイジーチェーンにおける先行プロセッサ、この例ではプロセッサ２１０ｄから受信されたインデックス情報を解析し、当該マスタプロセッサのインデックス情報又は受信されたインデックス情報がＴＨＬを下回っている最早時刻のサンプルに対応するか否かを判断する。ブロック２７８によって表されるステップにおいて、マスタプロセッサ２１０ａは、プロセッサ２１０ｄから受信されたインデックス情報を解析し、当該マスタプロセッサのインデックス情報又は受信されたインデックス情報が最遅適格サンプルに対応するか否かを判断する。ステップ２７７及び２７８は、有効なビット及び無効なビットを解析することを含み、ステップ２７８は、最遅適格サンプルがＴＨＬを下回っているのか又はＴＨＨを上回っているのかを示すビットを解析することも含む。
【００３８】
ステップ２７７において求められた最早サンプルに対応するインデックス情報は、この例ではプロセッサ２１０ｂである１番目の処理順序のプロセッサによって、第２のパスプロセスを開始するために用いられる基準インデックス情報になる。このインデックス情報は、本アルゴリズムがアームされる時点に対応する。したがって、状態２７７において求められた基準インデックスは、ブロック２７９によって示すように、１番目の処理順序のプロセッサに送信される。基準インデックスが無効である場合、第２のパスプロセスを実行する必要はない。ただし、第２のパスプロセスを実行することもできる。
【００３９】
図５Ｂを参照すると、本アルゴリズムの第２のパスの間、１番目のプロセッサ２１０ｂは、ブロック２８１によって示すように、基準インデックスを用いて、基準インデックスよりも遅くかつＴＨＨを上回っている最早サンプルを求める。１番目のプロセッサ２１０ｂは、次に、ブロック２８２によって示すように、対応するインデックス情報及び基準インデックスを次のプロセッサ２１０ｃに送信する。１番目のプロセッサ以外のプロセッサは、次に、ブロック２８４によって示すように、いずれのインデックスが基準インデックスよりも遅くかつＴＨＨを上回っている最早サンプルに対応するのかを順次求める。「順次」という用語は、プロセッサ２１０ｃが、当該プロセッサの早期のインデックスとプロセッサ２１０ｂによって渡されたインデックスとの間でいずれが最早であるのかを判断し、この最早インデックス情報及び基準インデックスをプロセッサ２１０ｄに転送し、プロセッサ２１０ｄが、その後、当該プロセッサの早期のインデックスと当該プロセッサに渡されたインデックス情報との間でいずれが最早インデックスであるのかを判断し、この最早インデックス及び基準インデックスをプロセッサ２１０ａに転送することを意味する。
【００４０】
ブロック２８５において、マスタプロセッサ２１０ａは、当該マスタプロセッサが受信したインデックス又は当該マスタプロセッサ自身のインデックスが基準インデックスよりも遅くかつＴＨＨを上回っている最早インデックスであるか否かを判断する。これらのインデックスのうちの一方が基準インデックスよりも遅くかつＴＨＨを上回っていると仮定すると、マスタプロセッサ２１０ａは、ブロック２８６において、有効なトリガが発生したと判断する。このインデックスは、信号がＴＨＨと交差した後の最早サンプルに対応する。この情報に基づいて、マスタプロセッサ２１０ａは、トリガ閾値レベルの交差が、ステップ２８５において求められたサンプルと直前のサンプルとの間で発生したことを知る。
【００４１】
図６は、或る時間期間にわたってＡＤＣ１１１ａ〜１１１ｄから出力されたデジタルデータサンプルのプロットを示し、プロセッサ２１０ａ〜２１０ｄがサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の一例を提供するのに用いられる。高いサンプルレートを達成するために、ＡＤＣ１１１ａ〜１１１ｄから出力されるデジタルデータサンプルは時間インタリーブされている。この例の場合、３つのタイムスロット、すなわち、タイムスロット０、タイムスロット１及びタイムスロット２が用いられる。タイムスロット０は最後の部分のみ、及びタイムスロット２は最初の部分のみが示されている。縦の点線は、隣接するタイムスロットの間の境界を表している。横の点線は、ＴＨＬ及びＴＨＨを表している。各タイムスロット内において、トリガ閾値レベルの交差が発生したか否かに関する判断が行われる。この実施形態によれば、次のタイムスロットの開始状態も、上記で説明したように、各タイムスロット内で求められる。この例の場合、プロセッサ２１０ａがマスタプロセッサとして動作し、前述の２パスアルゴリズムが実行されるものと仮定される。
【００４２】
このプロットは、複数のデジタルデータサンプルから構成された５つの波形を示している。プロットにおける最上部の波形３０１は、時間インタリーブされたＡＤＣ１１１ａ〜１１１ｄからの時間インタリーブされたサンプルを示している。最上部の波形３０１は、サンプルの互いの時間関係を明らかに示すために組み合わされたサンプルを示しているが、サンプルは、実際には、プロセッサ２１０ａ〜２００ｄのいずれにおいても組み合わされていない。上記で示したように、既知のデジタルトリガ回路は、トリガ検出を行うために、デジタル比較結果の全てを１つのロケーションに収集することを必要とするが、これは、本明細書で説明する例示の実施形態の要件ではない。
【００４３】
サンプルＡ０〜Ａ６から構成されたプロットの最上部から２番目の波形３０２は、ＡＤＣ１１１ａの出力に対応する。サンプルＢ０〜Ｂ６から構成されたプロットの最上部から３番目の波形３０３は、ＡＤＣ１１１ｂの出力に対応する。サンプルＣ０〜Ｃ６から構成されたプロットの最上部から４番目の波形３０４は、ＡＤＣ１１１ｃの出力に対応する。サンプルＤ０〜Ｄ６から構成されたプロットの最上部から５番目の波形３０５は、ＡＤＣ１１１ｄの出力に対応する。２番目の波形３０２はプロセッサ２１０ａに入力される。３番目の波形３０３はプロセッサ２１０ｂに入力される。４番目の波形３０４はプロセッサ２１０ｃに入力される。５番目の波形３０５はプロセッサ２１０ｄに入力される。
【００４４】
この例の場合、最遅時刻の適格サンプルの位置を特定する本アルゴリズムの第１のパスの部分のみがタイムスロット０について説明される。上記で示したように、第１のパスは、ＴＨＬを下回っている最早時刻のサンプルも求めるが、第１のパスのその部分は、説明を簡略にするためにタイムスロット０について説明されない。第１のパスの間、プロセッサ２１０ａ〜２１０ｄは、それぞれの最遅時刻の適格サンプルの位置を特定する。タイムスロット０では、４つの全てのサンプルＡ０、Ｂ０、Ｃ０及びＤ０が、それらのそれぞれのプロセッサ２１０ａ〜２１０ｄ内において適格である。プロセッサ２１０ｂは、サンプルＢ０のインデックスをプロセッサ２１０ｃに送信する。このサンプルインデックスは、サンプルが発生した時を示す。この情報に基づいて、プロセッサ２１０ｃは、当該プロセッサの最遅時刻のサンプルであるサンプルＣ０がサンプルＢ０よりも遅い時刻であると判断し、したがって、サンプルＣ０のインデックスをプロセッサ２１０ｄに送信する。この情報に基づいて、プロセッサ２１０ｄは、当該プロセッサの最遅時刻のサンプルＤ０が、サンプルＣ０よりも遅い時刻であると判断し、したがって、サンプルＤ０のインデックスをプロセッサ２１０ａに送信する。この情報に基づいて、マスタプロセッサとして動作するプロセッサ２１０ａは、サンプルＤ０がサンプルＡ０よりも遅い時刻であると判断し、したがって、最遅適格サンプルがタイムスロット０に存在すること、及びこのサンプルがＴＨＬを下回っていることを示す情報を保存する。最遅適格サンプルの存在及びこのサンプルがＴＨＬを下回っているのか又はＴＨＨを上回っているのかは、プロセッサ２１０ａが、その後、タイムスロット１内のいずれかのサンプルがＴＨＨを上回っていると判断した場合に、トリガがタイムスロット１に存在すると判断するためにプロセッサ２１０ａによって必要とされる全てのものである。このため、所与のタイムスロットについて第１のパスの間に見つかった最遅適格サンプルは、トリガが、本アルゴリズムをディスアーム（disarms）する後続のタイムスロットのうちの１つにおいて発生しない限り、後続のタイムスロット内のサンプルを処理する開始状態を求めるのに用いられる。
【００４５】
説明を簡略にするためにタイムスロット０の一部分しか示されていないが、タイムスロット０からの第１のパス情報は、最遅時刻の適格サンプルがサンプルＤ０であること、及びこのサンプルがＴＨＬを下回っていることを示す。例えば、サンプルＡ１がＴＨＨを上回っている場合、トリガは、サンプルＤ０とサンプルＡ１との間のどこかに存在する。タイムスロット１の第１のパスは、次のように実行される。プロセッサ２１０ａ〜２１０ｄ内において、プロセッサ２１０ａ〜２１０ｄは、サンプルＡ１、Ｂ１、Ｃ１及びＤ１がそれぞれ、ＴＨＬを下回っている最早時刻のサンプルであると判断する。プロセッサ２１０ｂは、サンプルＢ１のインデックス情報をプロセッサ２１０ｃに送信する。この情報に基づいて、プロセッサ２１０ｃは、当該プロセッサの最早時刻のサンプルＣ１がサンプルＢ１よりも遅い時刻であると判断し、したがって、サンプルＢ１のインデックス情報をプロセッサ２１０ｄに送信する。この情報に基づいて、プロセッサ２１０ｄは、当該プロセッサの最早時刻のサンプルＤ１がサンプルＢ１よりも遅い時刻であると判断し、したがって、サンプルＢ１のインデックス情報をプロセッサ２１０ａに送信する。この情報に基づいて、プロセッサ２１０ａは、サンプルＢ１がサンプルＡ１よりも遅い時刻であると判断し、したがって、サンプルＡ１がタイムスロット１内でＴＨＬを下回っている最早サンプルであると判断する。しかしながら、プロセッサ２１０ａが有するインデックス情報は、ＴＨＬを下回っているより早期のサンプルがタイムスロット０内で見つかっていたことを示すので、プロセッサ２１０ａはサンプルＡ１を無視する。換言すれば、本アルゴリズムは、タイムスロット０内の最遅適格サンプルであるサンプルＤ０がＴＨＬを下回っていることに起因してタイムスロット１の処理を開始した時に既にアームされている。
【００４６】
また、タイムスロット１における第１のパスの間に、プロセッサ２１０ａ〜２１０ｄは、それらのそれぞれの最遅時刻の適格サンプルの位置を特定する。上記で示したように、タイムスロット１内の最遅適格サンプルは、タイムスロット２の開始状態を求めるのに用いられる。タイムスロット１では、サンプルＡ４、Ｂ４、Ｃ４、及びＤ４が、それらのそれぞれのプロセッサ２１０ａ〜２１０ｄ内の最遅適格サンプルである。しかしながら、これらの場合の全てにおいて、それらのサンプルはＴＨＨを上回っている。タイムスロット１内の完全に処理された最終的な適格サンプルはＴＨＨを上回っているので、タイムスロット２の第１のパス処理には、トリガを検出することが可能であるように本アルゴリズムをアームする前にＴＨＬを下回っているサンプルを見つけることが必要となる。
【００４７】
タイムスロット１の本アルゴリズムの第２のパスは、ＴＨＨを上回っており、かつＴＨＬを下回っている最早時刻のサンプルの後における最早時刻のサンプルの位置を特定する。このＴＨＬを下回っている最早時刻のサンプルは、サンプルＤ０である。上記で示したように、この最早サンプルは、先行タイムスロットからのものとすることができ、この先行タイムスロットは、この場合、タイムスロット０である。このため、先行タイムスロットインデックスは、図５Ａのステップ２７９においてマスタプロセッサ２１０ａから１番目のプロセッサ２１０ｂに送信された基準インデックスである。しかしながら、基準インデックス全体を送信する必要はない。先行タイムスロットからの基準インデックスがＴＨＬを下回っている最早サンプルであることを示す単一のビットを送信することで十分である。上述したように、無効な指示子を用いると、一意のビットではなく、通常ならば未使用のインデックスを用いてこの状態を表すことができる。タイムスロット１では、サンプルＡ４、Ｂ４、Ｃ４、及びＤ３が、ＴＨＨを上回っておりかつ時刻がＤ０の後における最早時刻のサンプルとして、それらのそれぞれのプロセッサ２１０ａ〜２１０ｄ内で適格である。プロセッサ２１０ｂは、サンプルＢ４のインデックス情報をプロセッサ２１０ｃに送信する。この情報に基づいて、プロセッサ２１０ｃは、当該プロセッサの最早時刻のサンプルＣ４がサンプルＢ４よりも早い時刻でないと判断し、したがって、サンプルＢ４のインデックス情報をプロセッサ２１０ｄに送信する。この情報に基づいて、プロセッサ２１０ｄは、当該プロセッサの最早時刻のサンプルＤ３がサンプルＢ４よりも早い時刻であると判断し、したがって、サンプルＤ３のインデックス情報をプロセッサ２１０ａに送信する。
【００４８】
この時点において、プロセッサ２１０ａは、トリガがサンプルＤ３とその直前のサンプルとの間で発生したことを知る。この直前のサンプルはサンプルＣ３である。本アルゴリズムは、少なくともサンプルＣ３及びＤ３の実際のサンプル値を取得する追加のパスを実行するように構成することができる。上記で示したように、補間を用いて、トリガ閾値レベルの交差がサンプルＣ３とＤ３との間で発生した時刻を求めることもできるし、サンプルＣ３が発生した時刻とサンプルＤ３が発生した時刻との間の中点の時刻にトリガが発生したと仮定することもできる。本明細書で提供した論述を考慮すると、当業者によって理解されるように、本アルゴリズムは、トリガ閾値レベルの交差の位置を所望の精度内で特定するように多くの方法で変更することができる。
【００４９】
より多くの周囲のサンプルを共有して、より高精度の補間技法を用いることを可能にすることができる。レイテンシとトリガ位置特定精度との間にトレードオフが存在する場合があり、例えば、用いられるＳＥＲＤＥＳの数及びデータレートと、正確なトリガ閾値レベルの交差ロケーションを求める際に遭遇するレイテンシの量との間にトレードオフが存在する場合がある。
【００５０】
「ジッタフリー（Jitter Free）」技術として知られている技術が、米国特許第６，７５３，６７７号において本出願の譲受人に対して特許されている。この米国特許は、引用することによってその全体が本明細書の一部をなすものとする。ジッタフリー技術は、オシロスコープ又は他のデータ取得システムにおいて水平ノイズ及びトリガイベントのアナログ信号経路の不完全な応答によって引き起こされたトリガジッタを補正するのに用いることができる。このジッタフリー法は、標準的なトリガハードウェアに依拠して、或る小さな誤差、例えば１ナノ秒（ｎｓ）以下の範囲内で波形内のトリガイベントの位置を特定する。トリガイベントの位置が特定されると、ジッタフリー法は、次に、トリガイベントの周囲で取得されたデータを処理し、オプションとしてチャネルの信号経路における種々の減損について信号を補正し、その後、そのデータにおいてトリガ閾値交差の時刻を特定する。トリガ閾値交差の時刻は、その後、例えば、プロッティング、測定実行及び更なる信号処理等の他の目的に用いることができる。トリガ閾値レベルの交差が、サンプルＣ３が発生した時刻と、サンプルＤ３が発生した時刻との間の中点の時刻に発生したと仮定する上記場合では、本明細書に開示したシステム及び方法と併せてジッタフリー技術を用いることによって、この仮定は、より満足のいくものとなる。
【００５１】
説明を簡略にするために、タイムスロット０及び２は、一部分しか示されていない。タイムスロット２では、先行タイムスロットが、ＴＨＨを上回っている適格サンプルで終了しており、ＴＨＬを下回っているサンプルはタイムスロット２に存在しない。したがって、図６に示すタイムスロット２の部分には、トリガは存在することはできない。これは、本アルゴリズムの第１のパスにおいて高速に判断される。サンプルＡ６がＴＨＬを下回っている場合、本アルゴリズムは、サンプルＡ６とサンプルＢ６との間でトリガを見つける。その場合、サンプルＡ６は、ＴＨＬを下回っている最初のサンプルであり、サンプルＢ６は、ＴＨＨを上回っているサンプルＡ６の後の最早サンプルである。
【００５２】
本明細書で説明する例示の実施形態によれば、本アルゴリズムは、タイムスロットごとに１つのトリガしか見つけず、この実施形態によれば、本アルゴリズムは、タイムスロットごとに最初のトリガを見つけるが、これで十分である。なぜならば、例えば、オシロスコープ等の測定システムは、１秒当たり限られた数のトリガの処理が可能であるにすぎず、高帯域幅オシロスコープの全信号帯域幅においてトリガすることが可能である、今日利用可能な既存の解決策は存在しないからである。本アルゴリズムは、各タイムスロットにおいて最後のトリガの位置を特定するように容易に構成することができる。
【００５３】
図７は、或る時間期間にわたってＡＤＣ１１１ａ〜１１１ｄから出力されたデジタルデータサンプルのプロットを示し、プロセッサ２１０ａ〜２１０ｄがサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の別の例を提供するのに用いられる。サンプリングされた波形３１１は、この例では、高周波正弦波である。波形３１２〜３１５は、ＡＤＣ１１１ａ〜１１１ｄからそれぞれ出力されて、プロセッサ２１０ａ〜２１０ｄにそれぞれ入力されるデジタルデータサンプルＡ〜Ｄからそれぞれ構成されている。正弦波形３１１は、４つのサンプルの周期を有し、したがって、インタリーブされたサンプルレートの４分の１である周波数を有する。プロセッサ２１０ａ〜２１０ｄのそれぞれには、信号は、ＴＨＬを下回っているＡ及びＤのサンプルと、ＴＨＨを上回っているＢ及びＣのサンプルとを有する直流（ＤＣ）信号のように見える。
【００５４】
タイムスロット０〜２の本アルゴリズムの第１のパスにおいて、プロセッサ２１０ａは、プロセッサ２１０ａ〜２１０ｄのデイジーチェーン構成を介してプロセッサ２１０ａと共有されるインデックス情報に基づいて、ＴＨＬを下回っている最早サンプルがプロセッサ２１０ａからのものであると判断し、最遅適格サンプルがプロセッサ２１０ｄからのものであると判断する。本アルゴリズムの第１のパスにおいて、プロセッサ２１０ｂは、ＴＨＬを下回っているサンプルを有していないことをプロセッサ２１０ｃに知らせる。上記で示したように、無効表示がこの目的で送信される。プロセッサ２１０ｃは、同じ情報をプロセッサ２１０ｄに送信する。プロセッサ２１０ｄは、当該プロセッサの早期のサンプルインデックス及び遅期のサンプルインデックスをプロセッサ２１０ａに送信する。プロセッサ２１０ａは、ＴＨＬを下回っている当該プロセッサの最早サンプルとしてタイムスロット１に用いる基準インデックスが先行タイムスロットからのサンプルＤ０のインデックスであると判断し、最遅適格サンプルがサンプルＤ４であると判断し、サンプルＤ４がＴＨＬを下回っていると判断する。ＴＨＬを下回っている当該プロセッサの最早サンプルとしてタイムスロット２に用いる基準インデックスは、先行タイムスロットからのサンプルＤ４のインデックスである。
【００５５】
本アルゴリズムの第２のパスにおいて、プロセッサ２１０ｃは、プロセッサ２１０ａ〜２１０ｄのデイジーチェーン構成を介してプロセッサ２１０ｃと共有されるインデックス情報を通じて、ＴＨＨを上回っておりかつサンプルＤ０の後におけるタイムスロット１内の最早サンプルがサンプルＢ１であると判断し、ＴＨＨを上回っておりかつサンプルＤ４の後におけるタイムスロット２内の当該プロセッサの最早サンプルがサンプルＢ５であると判断する。本アルゴリズムの第１のパス及び第２のパスの間にプロセッサ２１０ａによって取得されたこの情報の全てに基づいて、プロセッサ２１０ａは、プロセッサ２１０ｂからのサンプルＢ１及びＢ５が、トリガ閾値レベルの交差が、タイムスロット１におけるサンプルＡ１とサンプルＢ１との間、及びタイムスロット２におけるサンプルＡ５とサンプルＢ５との間で発生したことを示すと判断する。
【００５６】
例示の実施形態は、立ち上がりエッジトリガの検出に関して説明されているが、当業者であれば、本明細書に提供した説明を考慮して、プロセッサ２１０ａ〜２１０ｄが、立ち下がりエッジトリガ及びより複雑なエッジトリガを含む他のタイプのエッジトリガを測定システム１００のフルレートで検出する情報を同様に共有することができる方法を理解するであろう。例えば、立ち下がりエッジトリガを検出するために、プロセッサ２１０ａ〜２１０ｄは、マスタプロセッサ、例えばプロセッサ２１０ａが、最遅時刻の適格デジタルデータサンプルと、ＴＨＨを上回っている最早時刻のデジタルデータサンプルとを求めることができる情報を、図３に示すデイジーチェーン構成を介して共有する。「いずれのエッジ」トリガも、同様に検出することができる。
【００５７】
図３に示すデイジーチェーン構成は、プロセッサ２１０ａ〜２１０ｄの間で情報を渡すのに用いることができる複数の構成のうちの１つであることにも留意すべきである。用いることができる別の構成例は、付加的なＳＥＲＤＥＳインタフェースをマスタプロセッサ上で用いて、プロセッサのそれぞれをマスタプロセッサに直接接続することである。その場合、各プロセッサは、当該プロセッサのインデックス情報をマスタプロセッサに直接渡し、マスタプロセッサは、次のパスのインデックス情報を他のプロセッサのそれぞれに直接渡す。
【００５８】
図２〜図７を参照して上記で説明した本アルゴリズムは、プロセッサ２１０ａ〜２１０ｄによって実行されるか又は実行させられる。これらのアルゴリズムの実行に関連付けられたタスクを遂行するために、プロセッサ２１０ａ〜２１０ｄは、ソフトウェア及び／又はファームウェアの形態のコンピュータ命令、すなわちコードを実行するように構成されているか、又はタスクのうちの幾つか若しくは全てをハードウェアのみで実行するように構成されている。ソフトウェア及び／又はファームウェアで実行されるタスクの場合、命令は、測定システム１００の内部又は外部にある１つ又は複数のメモリデバイスに記憶される。そのようなメモリデバイスは、非一時的コンピュータ可読媒体を構成する。例えば、固体記憶デバイス、磁気記憶デバイス及び光記憶デバイスを含む様々な非一時的コンピュータ可読媒体が、本発明とともに用いるのに適している。
【００５９】
本発明は、例示の実施形態又は代表的な実施形態を参照して説明されていること、及び本発明は、開示された実施形態に限定されるものでないことに留意すべきである。本明細書に提供された説明、図面、及び添付の特許請求の範囲を考慮すると当業者によって理解されるように、本発明の範囲から逸脱することなく、開示された実施形態に多くの変形を行うことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【外国語明細書】
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