(57)【要約】【課題】半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることを可能にする「半導体集積回路チップの動作制御方法」を提供することある。【解決手段】消費電力の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップの動作制御方法であって、前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップ（Ｓ１２）と、該温度取得ステップで取得された温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御するダミーアクセス制御ステップ（Ｓ１３、Ｓ１４、Ｓ１５）とを有する構成となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
消費電流の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップの動作制御方法であって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、
該温度取得ステップで取得された温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御するダミーアクセス制御ステップとを有する半導体集積回路チップの動作制御方法。
【請求項２】
前記ダミーアクセス制御ステップは、前記取得された温度に応じて、最も消費電流の小さい機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御する請求項１記載の半導体集積回路チップの動作制御方法。
【請求項３】
前記ダミーアクセス制御ステップは、前記取得された温度が高いほど、前記ダミーアクセスの発生頻度を大きくする請求項１または２記載の半導体集積回路チップの動作制御方法。
【請求項４】
前記ダミーアクセス制御ステップは、
前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、
該温度判定ステップにより前記取得された温度が前記基準温度以上である判定されたときに、前記ダミーアクセスの発生頻度を増大させるダミーアクセス増大制御ステップと、
前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記ダミーアクセスの発生頻度を低減させるダミーアクセス低減制御ステップとを有する請求項１または２記載の半導体集積回路チップの動作制御方法。
【請求項５】
前記共用機能ブロックは、ＤＲＡＭである請求項１乃至４のいずれかに記載の半導体集積回路チップの動作制御方法。
【請求項６】
メモリと、該メモリからの読み出し情報を一時的に保存するキャッシュメモリと、該キャッシュメモリからの情報読み出しを優先させつつ前記メモリから情報を読み出し、所定の処理を行う機能ブロックとを含む半導体集積回路チップの動作制御方法であって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、
該温度取得ステップで取得された温度に応じて、前記キャッシュメモリの情報を消去する頻度を制御するキャッシュ消去制御ステップとを有する半導体集積回路チップの動作制御方法。
【請求項７】
前記キャッシュ消去制御ステップは、前記取得された温度が高いほど、前記キャッシュメモリの情報を消去する頻度を大きくする請求項６記載の半導体集積回路チップの動作制御方法。
【請求項８】
前記キャッシュ消去制御ステップは、
前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、
該温度判定ステップにより前記取得された温度が前記基準温度以上であると判定されたときに、前記キャッシュメモリの情報を消去する頻度を増大させるキャッシュ消去増大制御ステップと、
前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記キャッシュメモリの情報を消去する頻度を低減させるキャッシュ消去低減制御ステップとを有する請求項６記載の半導体集積回路チップの操作制御方法。
【請求項９】
前記メモリは、ＤＲＡＭである請求項６乃至８のいずれかに記載の半導体集積回路チップの動作制御方法。
【請求項１０】
消費電流の異なる複数の機能ブロックと、該複数の機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップの動作制御方法であって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、
該温度取得ステップで取得された温度に応じて、前記複数の機能ブロックの全部または一部の前記共用機能ブロックに対するアクセスの優先度を制御するアクセス優先度制御ステップとを有する半導体集積回路チップの動作制御方法。
【請求項１１】
前記アクセス優先度制御ステップは、前記取得された温度が高いほど、より消費電流の大きい機能ブロックの前記共用機能ブロックに対するアクセスの優先度を低くする請求項１０記載の半導体集積回路チップの動作制御方法。
【請求項１２】
前記アクセス優先度制御ステップは、
前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、
該温度判定ステップにより前記取得された温度が前記基準温度以上であると判定されたときに、前記複数の機能ブロックのうち消費電流が大きいものとして分類される一又は複数の機能ブロックの前記共用機能ブロックに対するアクセスの優先度を下げるアクセス優先度低減制御ステップと、
前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記消費電流が大きいものとして分類される一又は複数の機能ブロックの前記共用ブロックに対するアクセスの優先度を上げるアクセス優先度増加制御ステップとを有する請求項１０記載の半導体集積回路チップの動作制御方法。
【請求項１３】
前記共用機能ブロックは、ＤＲＡＭである請求項１０乃至１２のいずれかに記載の半導体集積回路チップの動作制御方法。
【請求項１４】
消費電流の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路であって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、
該温度取得ステップで取得された温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御するダミーアクセス制御手段とを有する半導体集積回路チップ。
【請求項１５】
メモリと、該メモリからの読み出し情報を一時的に保存するキャッシュメモリと、該キャッシュメモリからの情報読み出しを優先させつつ前記メモリから情報を読み出し、所定の処理を行う機能ブロックとを含む半導体集積回路チップであって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、
該温度取得ステップで取得された温度に応じて、前記キャッシュメモリの情報を消去する頻度を制御するキャッシュ消去制御手段を有する半導体集積回路チップ。
【請求項１６】
消費電流の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップであって、
前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、
該温度取得ステップで取得された温度に応じて、前記複数の機能ブロックの全部または一部の前記共用機能ブロックに対するアクセスの優先度を制御するアクセス優先度制御手段とを有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｏＣ（System on Chip）等のメモリ等の機能ブロックを含む半導体集積回路チップの動作制御方法及び当該半導体集積回路に関する。
【背景技術】
【０００２】
従来、プロセッサ（機能ブロック）を含む半導体集積回路（ＬＳＩ）チップにおいて、当該半導体集積回路チップが高温になったときに、プロセッサの動作周波数を低減して当該プロセッサの処理能力を低減させることが提案されている（特許文献１参照）。そして、この半導体集積回路チップでは、更に、処理の単位時間を、リアルタイム性を保証するための保護帯域とリアルタイム性を保証しない非保護帯域に分割し、上記プロセッサの処理能力が低下したときに、非保護帯域において実行すべきタスクの実行を適宜スキップすることにより、リアルタイム性を保証すべきタスクの当該リアルタイム性を確保している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４６３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したように半導体集積回路チップにおいて温度上昇を抑えるためにプロセッサの動作周波数を単に低減させるのでは高温環境において実行されるタスク自体の処理速度が定常的に低減してしまい、半導体集積回路チップ全体の性能低下を招いてしまう。
【０００５】
本発明は、このような事情に鑑みてなされたもので、半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることを可能にする半導体集積回路チップの動作制御方法及びその半導体集積回路チップを提供するものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体集積回路チップの動作制御方法は、消費電力の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップの動作制御方法であって、前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、該温度取得ステップで取得された温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御するダミーアクセス制御ステップとを有する構成となる。
【０００７】
このような構成によれば、半導体集積回路チップの所定部位の温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる、情報転送に係る帯域幅が制限されている共用機能ブロックに対するダミーアクセスの発生を制御することにより、最も消費電流の大きい機能ブロックによる前記共用機能ブロックに対するアクセスを制限することができる。その結果、半導体集積回路チップ全体での消費電流を低減させることができる。
【０００８】
本発明に係る半導体集積回路チップの動作制御方法において、前記ダミーアクセス制御ステップは、前記取得された温度に応じて、最も消費電流の小さい機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御する。
【０００９】
このような構成によれば、最も消費電流の小さい機能ブロックの共用機能ブロックに対するダミーアクセス発生によって、最も消費電流の大きい機能ブロックの当該共用機能ブロックに対するアクセスが制限されるようになるので、半導体集積回路チップ全体での消費電流を効果的に低減させることができる。
【００１０】
本発明に係る半導体集積回路チップの動作制御方法において、前記ダミーアクセス制御ステップは、前記取得された温度が高いほど、前記ダミーアクセスの発生頻度を大きくする構成とすることができる。
【００１１】
このような構成によれば、半導体集積回路チップの温度が高いほど、より多くのダミーアクセスの発生により、最も消費電流の大きい機能ブロックによる共用機能ブロックに対するより多くのアクセスが制限されるので、半導体集積回路チップの温度がより高い状況において、より効果的に消費電流を低減させることができる。
【００１２】
本発明に係る半導体集積回路チップの動作制御方法において、前記ダミーアクセス制御ステップは、前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、該温度判定ステップにより前記取得された温度が前記基準温度以上である判定されたときに、前記ダミーアクセスの発生頻度を増大させるダミーアクセス増大制御ステップと、前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記ダミーアクセスの発生頻度を低減させるダミーアクセス低減制御ステップとを有する構成となる。
【００１３】
このような構成によれば、半導体集積回路チップの温度が基準温度以上である場合、ダミーアクセスの発生頻度が増大され、当該半導体集積回路チップの温度が基準温度以上でない場合、ダミーアクセスの発生頻度が低減されるので、半導体集積回路チップの温度が前記基準温度程度に維持されつつ、半導体集積回路チップの機能低下を極力抑えることができる。
【００１４】
本発明に係る半導体集積回路チップの動作制御方法において、前記共用機能ブロックは、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である構成とすることができる。
【００１５】
このような構成によれば、半導体集積回路チップの所定部位の温度に応じて制御される、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによるＤＲＡＭに対するダミーアクセスの発生により、最も消費電流の大きい機能ブロックによるＤＲＡＭ対するアクセスが制限されるようになる。その結果、半導体集積回路チップ全体での消費電流が低減されるようになる。
【００１６】
本発明に係る半導体集積回路チップの他の動作制御方法は、メモリと、該メモリからの読み出し情報を一時的に保存するキャッシュメモリと、該キャッシュメモリからの情報読み出しを優先させつつ前記メモリから情報を読み出し、所定の処理を行う機能ブロックとを含む半導体集積回路チップの動作制御方法であって、前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、該温度取得ステップで取得された温度に応じて、前記キャッシュメモリの情報を消去する頻度を制御するキャッシュ消去制御ステップとを有する構成となる。
【００１７】
このような構成によれば、半導体集積回路チップの所定部位の温度に応じて、キャッシュメモリの情報を消去する頻度が制御されるので、当該半導体集積回路チップの温度に応じて、機能ブロックによる前記キャッシュメモリからの情報の読み出しを制限することができる。その結果、機能ブロックによる当該キャッシュメモリよりも情報の読み出しに時間を要するメモリからの情報の読み出しの頻度を多くすることができ、当該機能ブロックでの情報の処理量を低減させることができる。よって、半導体集積回路チップ全体での消費電流を低減させることができる。
【００１８】
本発明に係る半導体集積回路チップの他の動作制御方法において、前記キャッシュ消去制御ステップは、前記取得された温度が高いほど、前記キャッシュメモリの情報を消去する頻度を大きくする構成とすることができる。
【００１９】
このような構成によれば、半導体集積回路チップの温度が高いほど、キャッシュメモリの情報を消去する頻度が大きくなるので、キャッシュメモリよりも情報の読み出しに時間を要するメモリからの情報の読み出しの頻度が多くなり、半導体集積回路チップの温度がより高い状況において、より効果的に消費電流を低減させることができる。
【００２０】
本発明に係る半導体集積回路チップの他の動作制御方法において、前記キャッシュ消去制御ステップは、前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、該温度判定ステップにより前記取得された温度が前記基準温度以上であると判定されたときに、前記キャッシュメモリの情報を消去する頻度を増大させるキャッシュ消去増大制御ステップと、前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記キャッシュメモリの情報を消去する頻度を低減させるキャッシュ消去低減制御ステップとを有する構成とすることができる。
【００２１】
このような構成によれば、半導体集積回路チップの温度が基準温度以上である場合、キャッシュメモリの情報を消去する頻度が増大し、当該半導体集積回路チップの温度が基準温度以上でない場合、前記キャッシュメモリの情報を消去する頻度が低減されるので、半導体集積回路チップの温度が前記基準温度程度に維持されつつ、半導体集積回路チップの機能低下を極力抑えることができる。
【００２２】
本発明に係る半導体集積回路チップの他の動作制御方法において、前記メモリは、ＤＲＡＭである構成とすることができる。
【００２３】
このような構成により、機能ブロックによるキャッシュメモリより情報の読み出しに時間を要するＤＲＡＭからの情報の読み出しの頻度が多くなって、当該機能ブロックでの情報の処理量が低減されるので、半導体集積回路チップ全体での消費電流を低減させることができる。
【００２４】
本発明に係る半導体集積回路チップの更に他の動作制御方法は、消費電流の異なる複数の機能ブロックと、該複数の機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップの動作制御方法であって、前記半導体集積回路チップの所定部位の温度を取得する温度取得ステップと、該温度取得ステップで取得された温度に応じて、前記複数の機能ブロックの全部または一部の前記共用機能ブロックに対するアクセスの優先度を制御するアクセス優先度制御ステップとを有する構成となる。
【００２５】
このような構成によれば、半導体集積回路チップの所定部位の温度に応じて、複数の機能ブロックの全部または一部の共用機能ブロックに対するアクセスの優先度が制御されるので、そのアクセスの優先度の制御により消費電流の大きい機能ブロックの前記共用機能ブロックに対するアクセスを制限することができる。その結果、半導体集積回路チップ全体での消費電流を低減させることができる。
【００２６】
本発明に係る半導体集積回路チップの更に他の動作制御方法において、前記アクセス優先度制御ステップは、前記取得された温度が高いほど、より消費電流の大きい機能ブロックの前記共用機能ブロックに対するアクセスの優先度を低くする構成とすることができる。
【００２７】
このような構成によれば、半導体集積回路の温度が高いほど、より消費電流の大きい機能ブロックの共用機能ブロックに対するアクセスの優先度が低くなるので、半導体集積回路チップの温度がより高い状況において、より効果的に消費電流を低減させることができる。
【００２８】
本発明に係る半導体集積回路チップの更に他の動作制御方法において、前記アクセス優先度制御ステップは、前記取得された温度が基準温度以上であるか否かを判定する温度判定ステップと、該温度判定ステップにより前記取得された温度が前記基準温度以上であると判定されたときに、前記複数の機能ブロックのうち消費電流が大きいものとして分類される一又は複数の機能ブロックの前記共用機能ブロックに対するアクセスの優先度を下げるアクセス優先度低減制御ステップと、前記温度判定ステップにより前記取得された温度が前記基準温度以上でないと判定されたときに、前記消費電流が大きいものとして分類される一又は複数の機能ブロックの前記共用ブロックに対するアクセスの優先度を上げるアクセス優先度増加制御ステップとを有する構成となる。
【００２９】
このような構成によれば、半導体集積回路チップの温度が基準温度以上である場合、消費電流が大きいものとして分類される一又は複数の機能ブロックの共用機能ブロックに対するアクセスの優先度が下げられ、当該半導体集積回路チップの温度が前記基準温度以上でない場合、前記消費電流が大きいものとして分類される一又は複数の機能ブロックの共用機能ブロックに対するアクセスの優先度が上げられるので、半導体集積回路チップの温度が前記基準温度程度に維持されつつ、半導体集積回路チップの機能低下を極力抑えることができる。
【００３０】
本発明に係る半導体集積回路の更に他の動作制御方法において、前記共用機能ブロックは、ＤＲＡＭである構成とすることができる。
【００３１】
このような構成によれば、半導体集積回路チップの所定部位の温度に応じて、複数の機能ブロックの全部または一部のＤＲＡＭに対するアクセスの優先度が制御されるので、そのアクセスの優先によってより消費電流の大きい機能ブロックの前記ＤＲＡＭに対するアクセスを制限することができる。その結果、半導体集積回路チップ全体での消費電流を低減させることができる。
【００３２】
また、本発明に係る半導体集積回路チップは、消費電流の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路であって、前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、該温度取得ステップで取得された温度に応じて、最も消費電流の大きい機能ブロック以外の一又は複数の機能ブロックによる前記共用機能ブロックに対するダミーアクセスの発生を制御するアクセス制御手段とを有する構成となる。
【００３３】
本発明に係る他の半導体集積回路チップは、メモリと、該メモリからの読み出し情報を一時的に保存するキャッシュメモリと、該キャッシュメモリからの情報読み出しを優先させつつ前記メモリから情報を読み出し、所定の処理を行う機能ブロックとを含む半導体集積回路チップであって、前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、該温度取得ステップで取得された温度に応じて、前記キャッシュメモリの情報を消去する頻度を制御するキャッシュ消去制御手段を有する構成となる。
【００３４】
本発明に係る更に他の半導体集積回路チップは、消費電流の異なる複数の機能ブロックと、該機能ブロックにより共用され、情報転送に係る帯域幅が制限されている共用機能ブロックとを含む半導体集積回路チップであって、前記半導体集積回路チップの所定部位の温度を取得する温度取得手段と、該温度取得ステップで取得された温度に応じて、前記複数の機能ブロックの全部または一部の前記共用機能ブロックに対するアクセスの優先度を制御するアクセス優先度制御手段とを有する構成となる。
【発明の効果】
【００３５】
本発明に係る半導体集積回路チップの動作制御方法及び当該半導集積回路チップによれば、半導体集積回路チップの温度に応じて、最も消費電流の大きい機能ブロックによる共用機能ブロックに対するアクセスを制限することにより、半導体集積回路チップ全体での消費電流を低減させることができるので、半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることが可能になる。
【００３６】
本発明に係る半導体集積回路チップの他の動作制御方法及び当該半導体集積回路チップによれば、半導体集積回路チップの温度に応じて、機能ブロックによるキャッシュメモリよりも情報の読み出しに時間を要するメモリからの情報の読み出しの頻度を多くして、当該機能ブロックでの情報の処理量を低減させることにより、半導体集積回路チップ全体での消費電流を低減させることができるので、半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることが可能になる。
【００３７】
本発明に係る半導体集積回路チップの更に他の動作制御方法及び当該半導体集積回路チップによれば、半導体集積回路チップの温度に応じて、複数の機能ブロックの全部または一部の共用機能ブロックに対するアクセスの優先度を制御して、より消費電流の大きい機能ブロックの前記共用機能ブロックに対するアクセスを制限することにより、半導体集積回路チップ全体での消費電流を低減させることができるので、半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることが可能になる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態に係る半導体集積回路チップであるＳｏＣ（システム・オン・チップ）の基本的な構成を示すブロック図である。
【図２】図１に示すＳｏＣｎにおいて実行される消費電流低減に係る処理の流れを示すフローチャートである。
【図３Ａ】図１に示すＳｏＣにおけるＤＲＡＭに対するアクセス状況（通常）の一例を示すタイミングチャートである。
【図３Ｂ】図１に示すＳｏＣにおけるＤＲＡＭに対するアクセス状況（低消費電流時）の一例を示すタイミングチャートである。
【図４】メインＣＰＵの２つの情報の読み出しパス（キャッシュメモリ経由の読み出しパス１、ＤＲＡＭから直接の読み出しパス２）を示す図である。
【図５Ａ】キャッシュメモリの情報が消去（フラッシュ）されない状況での、メインＣＰＵの実行命令群の一例を示す図である。
【図５Ｂ】キャッシュメモリの情報があるタイミングで消去（フラッシュ）された状況での、メインＣＰＵの実行命令群の一例を示す図である。
【図６Ａ】通常時におけるＳｏＣを構成する各機能ブロックの消費電流の大きさ（大、中、小）と、ＤＲＡＭに対するアクセスの優先度（Ａ、Ｂ、Ｃ）との一例を示す図である。
【図６Ｂ】図６Ａに示す優先度が設定されている場合における、実際のＤＲＡＭに対するアクセスの状況の一例を示すタイミングチャートである。
【図７Ａ】低消費電流時におけるＳｏＣを構成する各機能ブロックの消費電流の大きさと、ＤＲＡＭに対するアクセスの優先度との一例を示す図である。
【図７Ｂ】図７Ａに示す優先度が設定されている場合における、実際のＤＲＡＭに対するアクセスの状況の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態について図面に基づいて説明する。
【００４０】
本発明の実施の一形態に係る半導体集積回路チップは、基本的に、図１に示すように構成される。この半導体集積回路チップは、例えば、ＡＶ機能及びナビゲーション機能等を有する車載機器に用いられるＳｏＣ（システム・オン・チップ）である。
【００４１】
図１において、ＳｏＣ１００（半導体集積回路チップ）は、既知のＬＳＩ製造プロセスにより製造され、メインＣＰＵ１１、ビデオ・プロセッサ１２、サブＣＰＵ１３、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）１４、ＤＲＡＭアクセス制御部２０及びＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）２１の複数の機能ブロックを含んでいる。メインＣＰＵ１１、ビデオ・プロセッサ１２、サブＣＰＵ１３及びＤＭＡＣ１４は、バス１８を介して、ＤＲＡＭ２１を共用しており、ＤＲＡＭアクセス制御部２０の制御のもと、ＤＲＡＭ２１をアクセス（リード、ライト）することができる。ＤＲＡＭアクセス制御部２０は、メインＣＰＵ１１、ビデオ・プロセッサ１２、サブＣＰＵ１３及びＤＭＡＣ１４からのＤＲＡＭ２１に対するアクセス要求を調整して、それら機能ブロック１１、１２、１３、１４からのＤＲＡＭ２１に対するアクセスの発行制御を行う。
【００４２】
このＳｏＣ１００は、マルチＶthで設計されており、メインＣＰＵ１１やビデオ・プロセッサ１２は、高速動作を可能にするために、ゲートの閾値Ｖthが低く消費電流の大きいトランジスタで構成されており、全体としての消費電流が大きく、サブＣＰＵ１３やＤＭＡＣ１４は、逆に、ゲートの閾値Ｖthが高く消費電流の小さいトランジスタで構成されており、全体しての消費電流がメインＣＰＵ１１やビデオ・プロセッサ１２に比べて小さい。ＳｏＣ１００のパッケージ内の所定部位、例えば、消費電流が大きく発熱量の大きいメインＣＰＵ１１の近傍に温度センサ１６が設けられている。温度センサ１６は、設置部位の温度に応じた検出信号を出力し、その検出信号に対応した温度を表す温度データが入力回路１７を介してＳｏＣ１００内に構築されるシステムに取り込まれる。前述したＤＲＡＭアクセス制御部２０でのアクセスの発行制御では、後述するように、温度センサ１６からの検出信号に基づいた温度データが考慮される。
【００４３】
例えば、メインＣＰＵ１１が命令を実行するためには、事前に命令コードをフェッチする必要があるが、命令コードを実行し続けるためには、順次ＤＲＡＭ２１をアクセスして新しい命令コード（情報）を読み出す必要がある。このためには、ＤＲＡＭ２１の一定の帯域が必要になる。一方、ＤＲＡＭ２１の帯域は、メインＣＰＵ１１と共にビデオ・プロセッサ１２、サブＣＰＵ１３、ＤＭＡＣ１４の複数の機能ブロックにより共用されている。この複数の機能ブロックによるアクセスに要する帯域の合計が、ＤＲＡＭ２１の周波数、バス幅、実効効率等で決まる有効帯域幅を越えることはできない。
【００４４】
このような条件のもとで、消費電流が大きい（例えば、最大の）メインＣＰＵ１１（大）、消費電流が大きいビデオ・プロセッサ１２（大）、消費電流が中程度であるサブＣＰＵ１３（中）及び消費電流が小さいＤＭＡＣ１４（小）それぞれのＤＲＡＭ２１に対するアクセス要求に基づいて、通常、例えば、図３Ａに示すように、ＤＲＡＭ２１に対するアクセスが発行される。図３Ａに示す例では、時間Δｔの間に、メインＣＰＵ１１からのアクセス数が４回、ビデオ・プロセッサ１２からのアクセス数が３回、サブＣＰＵ１３からのアクセス数が２回、ＤＭＡＣ１４からのアクセス数が３回となっている。
【００４５】
そして、上記のようにして、メインＣＰＵ１１、ビデオ・プロセッサ１２、サブＣＰＵ１３及びＤＭＡＣ１４からＤＲＡＭ２１にアクセスがなされている状況（図３Ａ参照）で、図２に示す手順に従って、ＳｏＣ１００全体の消費電流の制御が行われる。
【００４６】
図２において、ＤＲＡＭアクセス制御部２０は、所定の待ち時間が経過した（Ｓ１１）後に、温度センサ１６からの検出信号に対応した温度データ（Ｔｓ）を取得し（Ｓ１２：温度取得ステップ、温度取得手段）、その温度データが表す温度（以下、検出温度という）Ｔｓが予め決めた基準温度Ｔｏ以上であるか否かを判定する（Ｓ１３）。なお、この基準温度Ｔｏは、ＳｏＣ１００の動作保証温度Ｔｇｔより所定温度（α）だけ低い温度に設定される。ここで、検出温度Ｔｓが基準温度Ｔｏ以上であると（Ｓ１３でＹＥＳ）、消費電流低減化処理が行われる（Ｓ１４）。
【００４７】
この消費電流低減化処理（Ｓ１４）では、前記温度の判定結果（Ｔｓ≧Ｔｏ）に基づくＤＲＡＭアクセス制御部２０の制御に従って、消費電流が最大であるメインＣＰＵ１１以外の一又は複数の機能ブロック、例えば、消費電流が最小であるＤＭＡＣ１４からＤＲＡＭ２１に対するダミーアクセスが所定の頻度で発行される（ダミーアクセス増大制御ステップ、ダミーアクセス制御手段）。なお、ダミーアクセスは、それを発行するＤＭＡＣ１４等の機能ブロックの本来の処理に必要のないアクセスであり、その内容については特に限定されない。このようにダミーアクセスが発行される結果、例えば、図３Ｂに示すように、時間Δｔの間に、メインＣＰＵ１１からのアクセス回数が２回、ビデオ・プロセッサ１２からのアクセス回数が２回、サブＣＰＵ１３からのアクセス回数が２回、ＤＭＡＣ１４からのアクセス回数が、正規のアクセス回数が３回、ダミーアクセス（図３Ｂにおいて斜線部分参照）回数が３回の合計６回となる。
【００４８】
このように消費電力の小さい（最小の）ＤＭＡＣ１４からＤＲＡＭ２１に対するダミーアクセスの発行頻度が増大（図３Ａ、図３Ｂの例では、時間Δｔの間に０回から３回に増大）することにより、ＤＲＡＭ２１の帯域が余分に消費され、他の機能ブロック、例えば、メインＣＰＵ１１、ビデオ・プロセッサ１２及びサブＣＰＵ１３のＤＲＡＭ２１に対するアクセスが発行され難い状態となる。その結果、消費電流の大きいＣＰＵ１１やビデオ・プロセッサ１２のＤＲＡＭ２１に対する所定時間（例えば、Δｔ）内でのアクセス数が低減される（図３Ａ、図３Ｂ参照）。従って、消費電流の少ない（最小の）ＤＭＡＣ１４での処理量が増大するものの、消費電流の大きいメインＣＰＣ１１やビデオ・プロセッサ１２での処理量が低減し、結果としてＳｏＣ１００全体での消費電流が低減される。
【００４９】
また、前述した従来技術のようにメインＣＰＵ１１やビデオ・プロセッサ１２の動作周波数を低減させてそれらメインＣＰＵ１１やビデオ・プロセッサ１２自体の処理能力を低減させるものではないので、ＳｏＣ１００全体としての機能低下は極力抑えられたものとなる。
【００５０】
図２に戻って、検出温度Ｔｓの取得（Ｓ１２）、該検出温度Ｔｓが基準温度Ｔｏ以上であるか否かの判定（Ｓ１３）は、所定時間を待って（Ｓ１１）、繰り返し行われる。その過程で、検出温度Ｔｓが基準温度Ｔｏ以上であると判定される（Ｓ１３でＹＥＳ）毎に、前述したように消費電流の小さい（最小の）ＤＭＡＣ１４からＤＲＡＭ２１に対するダミーアクセスの発行頻度が増大される。当初の検出温度Ｔｓが高いほど、ダミーアクセスの発行頻度を増大させる回数が増え、結果として、ダミーアクセスの発行頻度はより大きくなる。このダミーアクセスの発行頻度の増大により、消費電流の大きいメインＣＰＵ１１やビデオ・プロセッサ１２のＤＲＡＭ２１に対するアクセスが低減され、ＳｏＣ１００全体としての消費電流が低下する結果、検出温度Ｔｓが低下していく。
【００５１】
そして、前記検出温度Ｔｓが低下して基準温度Ｔｏより小さくなると（Ｓ１３でＮＯ）、消費電流増大化処理（Ｓ１５）が行われる。
【００５２】
この消費電流増大化処理（Ｓ１５）では、前記温度の判定結果（Ｔｓ＜Ｔｏ）に基づくＤＲＡＭアクセス制御部２０の制御に従って、消費電流が最小であるＤＭＡＣ１４からＤＲＡＭ２１に対するダミーアクセスの発生頻度が低減される（ダミーアクセス低減制御ステップ、ダミーアクセス制御手段）。これにより、前記ダミーアクセスの発行頻度を増大させた場合とは逆に、他の機能ブロック、例えば、メインＣＰＵ１１、ビデオ・プロセッサ１２及びサブＣＰＵ１３のＤＲＡＭ２１に対するアクセスが発行され難い状態が改善される。その結果、消費電流の大きいＣＰＵ１１やビデオ・プロセッサ１２のＤＲＡＭ２１に対する所定時間（例えば、Δｔ）内でのアクセス数が増加する。従って、消費電流の大きいメインＣＰＣ１１やビデオ・プロセッサ１２での処理量が増加し、結果としてＳｏＣ１００全体での消費電流が増加する。その結果、検出温度Ｔｓが上昇していく。
【００５３】
上述したように検出温度Ｔｓが基準温度Ｔｏ以上である場合に、ＤＭＡＣ１４のＤＲＡＭ２１に対するダミーアクセスの発行頻度を増大して、ＳｏＣ１００全体の消費電流を低減させて検出温度Ｔｓを低下させ、前記検出温度Ｔｓが基準温度Ｔｏより小さい場合に、ＤＭＡＣ１２のＤＲＡＭ２１に対するダミーアクセスの発行頻度を低減させて、ＳｏＣ１００全体の消費電流を増加させて検出温度Ｔｓを増加させることにより、前記検出温度Ｔｓ、即ち、ＳｏＣ１００の温度が前記基準温度Ｔｏ（動作保証温度Ｔｔｇ−α）程度に維持される。
【００５４】
前述した例では、消費電流が最小となるＤＭＡＣ１４のＤＲＡＭ２１に対するダミーアクセスの発行頻度を制御するものであったが、これに限られない。消費電流が最大となる、例えば、メインＣＰＵ１１以外の機能ブロックであれば、ビデオ・プロセッサ１２やサブＣＰＵ１３のＤＭＡＣ２１に対するダミーアクセスの発行頻度を制御するようにしてもよい。更に、消費電流が最大となる機能ブロック以外の複数の機能ブロック（例えば、ＤＭＡＣ１４、サブＣＰＵ１３及びビデオ・プロセッサ１２のうちの２以上の組合せ）のＤＲＡＭ２１に対するダミーアクセスの発行頻度を制御するようにしてもよい。だだし、消費電流ができるだけ小さい（例えば、最小の）機能ブロックのＤＲＡＭ１２に対するダミーアクセスの発行頻度を制御することにより、ＳｏＣ１００全体の消費電流を効率的に低減させることができる。
【００５５】
次に、実際のＳｏＣ１００では、図４に示すように、メインＣＰＵ１１は、過去に実行した命令やデータを繰り返し実行する場合に、ＤＲＡＭ２１から命令やデータを読み出すためのレイテンシを削減する目的で、キャッシュメモリ１９が設けられている。メインＣＰＵ１１は、目的の情報がキャッシュメモリ１９にあれば、レイテンシの小さいキャッシュメモリ１９からの当該情報の読み出し（読み出しパス１）を優先させ、その目的の情報がキャッシュメモリ１９に無ければ、当該情報をＤＲＡＭ２１から読み出す（読み出しパス２）とともにキャッシュメモリ１９に保存させる。このキャッシュメモリ１９の情報を消去するフラッシュの発生頻度を制御することにより、ＳｏＣ１００全体の消費電流を低減させることができる。
【００５６】
この場合、メモリコントローラ（図示略）が、図２に従って、キャッシュメモリ１９のフラッシュの発生頻度を制御する。
【００５７】
図２において、メモリコントローラ（図示略）は、所定の待ち時間が経過した（Ｓ１１）後に、温度センサ１６からの検出信号に対応した温度データ（Ｔｓ）を取得し（Ｓ１２：温度取得ステップ、温度取得手段）、その温度データが表す検出温度Ｔｓが予め決めた基準温度Ｔｏ以上であるか否かを判定する（Ｓ１３）。ここで、前記検出温度Ｔｓが基準温度Ｔｏ以上であると（Ｓ１３でＹＥＳ）、消費電流低減化処理が行われる（Ｓ１４）。
【００５８】
この消費電流低減化処理（Ｓ１４）では、キャッシュメモリ１９の情報を消去するためのフラッシュの頻度が増大される（キャッシュ消去増大制御ステップ、キャッシュ消去制御手段）。例えば、図５Ａに示すように、ある期間において、フラッシュが無く、メインＣＰＵ１１が、より多くの命令群（斜線参照）をレイテンシΔｔ（Ｃ）の小さいキャッシュメモリ１９から読み出して対応する命令を実行する状況が、例えば、図５Ｂに示すように、対応するある期間に、キャッシュメモリ１９のフラッシュがある頻度で行われることにより（図５Ｂの場合、当該期間に２回）、メインＣＰＵ１１が、より多くの命令群をレイテンシΔｔ（Ｍ）の大きいＤＲＡＭ２１から読み出して対応する命令を実行する状況に変わる。このため、メインＣＰＵ１１で所定時間内に実行される命令の数が低減され、その結果、メインＣＰＵ１１の動作率が低減して、メインＣＰＵ１１を含むＳｏＣ１００全体の消費電流が低減する。
【００５９】
検出温度Ｔｓの取得（Ｓ１２）、該検出温度Ｔｓが基準温度Ｔｏ以上であるか否かの判定（Ｓ１３）は、所定時間を待って（Ｓ１１）、繰り返し行われる。その過程で、検出温度Ｔｓが基準温度Ｔｏ以上であると判定される（Ｓ１３でＹＥＳ）毎に、前述したようにキャッシュメモリ１９のフラッシュの発生頻度が増加される。当初の検出温度Ｔｓが高いほど、キャッシュメモリ１９のフラッシュの発生頻度を増加させる回数が増え、結果として、キャッシュメモリ１９のフラッシュの発生頻度はより大きくなる。このキャッシュメモリ１９のフラッシュの発生頻度の増大により、メインＣＰＵ１１を含むＳｏＣ１００全体としての消費電流が低下する結果、検出温度Ｔｓが低下していく。
【００６０】
この場合、前述した従来技術のようにメインＣＰＵ１１の動作周波数を低減させてメインＣＰＵ１１自体の処理能力を低減させるものではないので、メインＣＰＵ１１を含むＳｏＣ１００全体としての機能低下は極力抑えられたものとなる。
【００６１】
そして、前記検出温度Ｔｓが低下して基準温度Ｔｏより小さくなると（Ｓ１３でＮＯ）、消費電流増大化処理（Ｓ１５）が行われる。
【００６２】
この消費電流増大化処理（Ｓ１５）では、前記温度の判定結果（Ｔｓ＜Ｔｏ）に基づくメモリコントローラの制御に従って、キャッシュメモリ１９のフラッシュの発生頻度が低減される（キャッシュ消去低減制御ステップ、キャッシュ消去制御手段）。これにより、ある期間において、メインＣＰＵ１１による、レイテンシの大きい（Δｔ（Ｍ））ＤＲＡＭ２１から読み出される命令群の数が減って、レイテンシの小さい（Δｔ（Ｃ））キャッシュメモリ１９から読み出される命令群の数が増加する（図５Ｂの状態から図５Ａの状態への変化参照）。それにより、メインＣＰＵ１１のある期間において実行される命令の数が増加し、メインＣＰＵ１１の動作率が上昇して、メインＣＰＵ１１を含むＳｏＣ１０全体の消費電流が増大する。その結果、検出温度Ｔｓが上昇していく。
【００６３】
上述したように検出温度Ｔｓが基準温度Ｔｏ以上である場合に、キャッシュメモリ１９のフラッシュの発生頻度を増大させて検出温度Ｔｓを低下させ、検出温度Ｔｓが基準温度Ｔｏより小さい場合に、キャッシュメモリ１９のフラッシュの発生頻度を低減させて検出温度Ｔｓを増加させることにより、前記検出温度Ｔｓ、即ち、メインＣＰＵ１１を含むＳｏＣ１００の温度が前記基準温度Ｔｏ（動作保証温度Ｔｔｇ−α）程度に維持される。
【００６４】
次に、ＳｏＣ１００に含まれる消費電流の異なる複数の機能ブロックそれぞれのＤＲＡＭ２１に対するアクセスの優先度を制御することにより、ＳｏＣ１００全体の消費電流を低減させることができる。
【００６５】
この場合、ＤＲＡＭアクセス制御部２０が、図２に示す手順に従って、ＳｏＣ１００に含まれる機能ブロックのＤＲＡＭ２１に対するアクセスの優先度を制御することにより、ＳｏＣ１００全体の消費電流の制御が行われる。なお、この例では、図６Ａ及び図７Ａに示すように、ＳｏＣ１００には、前述した各機能ブロック１１、１２、１３、１４、２０、２１の他、ＤＳＰ（デジタル・シグナル・プロセッサ）１５を含んでいる。このＳｏＣ１００において、前記機能ブロック１１、１２、１３、１４、１５のうち、消費電流が最大のメインＣＰＵｌ１と消費電流が大きいビデオ・プロセッサ１２は、消費電流が大きいものとして分類され、消費電流が中程度のサブＣＰＵ１３、消費電流が小さいＤＭＡＣ１４及びＤＳＰ１５は、消費電流が小さいものとして分類される。
【００６６】
図２において、ＤＲＡＭアクセス制御部２０は、所定の待ち時間が経過した（Ｓ１１）後に、温度センサ１６からの検出信号に対応した温度データ（Ｔｓ）を取得し（Ｓ１２：温度取得ステップ、温度取得手段）、その温度データが表す検出温度Ｔｓが予め決めた基準温度Ｔｏ以上であるか否かを判定する（Ｓ１３）。ここで、前記検出温度Ｔｓが基準温度Ｔｏ以上であると（Ｓ１３でＹＥＳ）、消費電流低減化処理が行われる（Ｓ１４）。
【００６７】
この消費電流低減化処理（Ｓ１４）では、各機能ブロック１１、１２、１３、１４、１５のＤＲＡＭ２１に対するアクセスの優先度が制御される。具体的には、図６Ａに示すように、メインＣＰＵ１１が優先度Ａ（最大の優先度）、ビデオ・プロセッサ１２が優先度Ａ、サブＣＰＵ１３が優先度Ｂ（中程度の優先度）、ＤＭＡＣ１４が優先度Ｂ、ＤＳＰ１５が優先度Ｃ（最小の優先度）のように設定された優先度が、例えば、図７Ａに示すように、メインＣＰＵ１１が優先度Ｂ、ビデオ・プロセッサ１２が優先度Ｂ、サブＣＰＵ１３が優先度Ａ、ＤＭＡＣ１４が優先度Ａ、ＤＳＰ１５が優先度Ｂに変更される。この例では、消費電流が大きいものとして分類されるメインＣＰＵ１１及びビデオ・プロセッサ１２の優先度が、優先度Ａから優先度Ｂに下げられ、消費電流が小さいものとして分類されるサブＣＰＵ１３及びＤＭＡＣ１４の優先度が優先度Ｂから優先度Ａに上げられるとともに、同様に消費電流が小さいものとして分類されるＤＳＰ１５の優先度が優先度Ｃから優先度Ｂに上げられる。
【００６８】
この優先度の変更（制御）により、当初の優先度（図６Ａ参照）では、図６Ｂに示すように、所定時間Δｔの間に、消費電流の大きいものとして分類されるメインＣＰＵ１１及びビデオ・プロセッサ１２からのアクセスがそれぞれ３回、消費電流の小さいものとして分類されるサブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５からのアクセスが、それぞれ、２回、２回、１回である状況から、変更後の優先度（図７Ａ参照）では、図７Ｂに示すように、所定時間Δｔの間に、メインＣＰＵ１１及びビデオ・プロセッサ１２からのアクセスがそれぞれ２回、サブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５からのアクセスが、それぞれ、３回、３回、１回である状況に変わる。このように、所定時間Δｔの間（単位時間内）での、消費電流が大きいものとして分類されるメインＣＰＵ１１及びビデオ・プロセッサ１２全体のアクセス回数が減る一方、同時関内での消費電力が小さいものとして分類されるサブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５全体のアクセス回数が増える（アクセス優先度低減制御ステップ、アクセス優先度制御手段）。その結果、ＳｏＣ１００全体の消費電流が低減する。
【００６９】
検出温度Ｔｓの取得（Ｓ１２）、該検出温度Ｔｓが基準温度Ｔｏ以上であるか否かの判定（Ｓ１３）は、所定時間を待って（Ｓ１１）、繰り返し行われる。その過程で、検出温度Ｔｓが基準温度Ｔｏ以上であると判定される（Ｓ１３でＹＥＳ）、毎に、前述したように、消費電流が大きいものとして分類されるメインＣＰＵ１１及び又はビデオ・プロセッサ１２の優先度が下げられ、消費電流が小さいものとして分類されるサブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５の少なくとも１つの優先度が上げられる。このとき、検出温度Ｔｓが高いほど、消費電流の低減効果の大きい、より消費電流の大きい機能ブロック（メインＣＰＵ１１やビデオ・プロセッサ１２）の優先度を下げることが好ましい。このような優先度の制御により、ＳｏＣ１００全体の消費電流が低下する結果、検出温度Ｔｓが低下していく。
【００７０】
この場合、前述した従来技術のように消費電流が大きいものとして分類されるメインＣＰＵ１１やビデオ・プロセッサ１２の動作周波数を低減させてそれらメインＣＰＵ１１やビデオ・プロセッサ１２自体の処理能力を低減させるものではないので、メインＣＰＵ１１やビデオ・プロセッサ１２を含むＳｏＣ１００全体としての機能低下は極力抑えられたものとなる。
【００７１】
そして、前記検出温度Ｔｓが低下して基準温度Ｔｏより小さくなると（Ｓ１３でＮＯ），消費電力増大化処理（Ｓ１５）が行われる。
【００７２】
この消費電力増大化処理（Ｓ１５）では、前記温度の判定結果（Ｔｓ＜Ｔｏ）に基づくＤＲＡＭアクセス制御部２０の制御に従って、消費電力低減化処理（Ｓ１４）の場合とは逆に、消費電流が大きいものとして分類されるメインＣＰＵ１１及び又はビデオ・プロセッサ１２の優先度が上げられ、消費電流が小さいものとして分類されるサブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５の少なくとも１つの優先度が下げられる（アクセス優先度増加制御ステップ、アクセス優先度制御手段）。これにより、所定時間Δｔの間における、メインＣＰＵ１１及び又はビデオ・プロセッサ１２からＤＲＡＭ２１に対するアクセスの回数が増える一方、サブＣＰＵ１３、ＤＭＡＣ１４及びＤＳＰ１５の少なくとも１つのＤＲＡＭ２１に対するアクセスの回数が減る（図７Ｂの状態から図６Ｂの状態への変化参照）。よって、ＳｏＣ１００全体の消費電流が増大し、結果として、検出温度Ｔｓが上昇していく。
【００７３】
上述したように検出温度Ｔｓが基準温度Ｔｏ以上である場合に、消費電流が大きいものとして分類されるメインＣＰＵ１１及び又はビデオ・プロセッサ１２のアクセスの優先度を下げて全体の消費電流を低下させることにより検出温度Ｔｓを低下させ、検出温度Ｔｓが基準温度Ｔｏより小さい場合に、消費電流が大きいものとして分類されるメインＣＰＵ１１及び又はビデオ・プロセッサ１２のアクセスの優先度を上げて全体の消費電流を増加させることにより検出温度Ｔｓを増加させることにより、前記検出温度Ｔｓ、即ち、ＳｏＣ１００の温度が前記基準温度Ｔｏ（動作保証温度Ｔｔｇ−α）程度に維持される。
【００７４】
上述した各例では、複数の機能ブロック（メインＣＰＵ１１、ビデオ・プロセッサ１２、サブＣＰＵ１３、ＤＭＡＣ１４、ＤＳＰ１５）によって共用される機能ブロックは、ＤＲＡＭ２１であったがこれに限定されず、他の種類のメモリ等の他の機能ブロックであってもよい。
【産業上の利用可能性】
【００７５】
本発明は、半導体集積回路チップ全体の機能の低減を極力抑えつつ温度上昇を極力抑えることを可能にするとう効果を有し、ＳｏＣ等の機能ブロックを含む半導体集積回路チップの動作制御方法及び当該半導体集積回路チップとして有用である。
【符号の説明】
【００７６】
１１  メインＣＰＵ
１２  ビデオ・プロセッサ
１３  サブＣＰＵ
１４  ＤＭＡＣ
１５  ＤＳＰ
１６  温度センサ
１７  入力回路
１８  バス
２０  ＤＲＡＭアクセス制御部
２１  ＤＲＡＭ
１００  ＳｏＣ
【図１】
2017027299.tif 000003
【図２】
2017027299.tif 000004
【図３Ａ】
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【図３Ｂ】
2017027299.tif 000006
【図４】
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【図５Ａ】
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【図５Ｂ】
2017027299.tif 000009
【図６Ａ】
2017027299.tif 000010
【図６Ｂ】
2017027299.tif 000011
【図７Ａ】
2017027299.tif 000012
【図７Ｂ】
2017027299.tif 000013