(57)【要約】【課題】同一の導電型を有する薄膜トランジスタで構成される差動増幅器により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制する。【解決手段】差動増幅器（１００）は、直列に接続された全差動増幅回路（Ｕ１、Ｕ２）と、全差動増幅回路の動作を制御するためのイネーブル端子（ＶＥＮ）とを備え、全差動増幅回路を構成するトランジスタは全ての差動増幅回路について同一の導電型を有する薄膜トランジスタである。【選択図】図１
2017028444.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の差動増幅回路と、
上記差動増幅回路のオンおよびオフの動作を一括して制御するためのイネーブル端子とを備え、
上記差動増幅回路を構成するトランジスタは全ての上記差動増幅回路について同一の導電型を有する薄膜トランジスタであることを特徴とする差動増幅器。
【請求項２】
上記導電型は、ｎ型であることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
上記差動増幅器は、
導体層と、当該導体層の上に積層されたレジスト層とを有するプリント基板上に配された絶縁基板上の、
上記レジスト層が除去された領域に対応する領域に形成されていることを特徴とする請求項１または２に記載の差動増幅器。
【請求項４】
請求項１から３のいずれか１項に記載の差動増幅器を制御する制御方法であって、
上記差動増幅回路を間欠動作させるように、前記差動増幅器をオフさせる信号とオンさせる信号とを切り換えて上記イネーブル端子に与えることを特徴とする制御方法。
【請求項５】
請求項１から３のいずれか１項に記載の差動増幅器を備え、
プリント基板上に配された絶縁基板上にマトリックスアレイが形成され、
上記プリント基板が有する導体層のうち、上記マトリックスアレイが存在する領域に対応する領域の導体層が除去されていることを特徴とするイメージングセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
イメージングセンサは、受光素子の信号を増幅するためのトランジスタ（増幅用トランジスタ）を、複数の画素内に備えている。特許文献１には、増幅用トランジスタの特性バラツキを補償するため、増幅器を用いた負帰還システムを利用する技術が記載されている。
【０００３】
このような増幅器は、従来、画素のマトリックスアレイが形成されている絶縁基板の外部に形成されていた。具体的には、増幅器は、ＩＣ（Integrated Circuit）として絶縁基板の外部に形成されており、ＦＰＣ（Flexible Printed Circuit）などを経由して絶縁基板に接続されていた。上記ＩＣは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを用いたものであった。
【０００４】
図１６は、従来のイメージングセンサ９０の構成を示す図である。図１６に示すように、イメージングセンサ９０は、絶縁基板１１上に形成されたｍ行×ｎ列の画素を含むマトリックスアレイ１２と、ｎ個の差動増幅器を備える差動増幅器群１３とを有する。差動増幅器群１３は、ＦＰＣ１５を経由して、マトリックスアレイ１２と接続されている。ｎ個の差動増幅器は、マトリックスアレイ１２に含まれるｎ列の画素の列のそれぞれに対応する。
【０００５】
画素からのデータ信号は、データ信号線ｖｄａｔａ（１）〜ｖｄａｔａ（ｎ）およびＦＰＣを経由して、列ごとに差動増幅器へ入力される。また、増幅用トランジスタの特性バラツキ補償のための、差動増幅器からのバイアス信号は、バイアス信号線ｖｂｉａｓ（１）〜ｖｂｉａｓ（ｎ）およびＦＰＣを経由して、列ごとに画素へ入力される。
【０００６】
しかし、一般に薄膜トランジスタを用いたマトリックスアレイの選択スイッチにおけるオン/オフ電位差は高い。このため、マトリックスアレイを構成する薄膜トランジスタの特性バラツキ補償を、ＣＭＯＳプロセスを用いたＩＣで行うには、高耐圧プロセスの選択が必要となる。また一般的なＣＭＯＳプロセスでは、微細化に伴い低電圧化が進んでいることを考慮すると、使用できるＣＭＯＳプロセスの選択肢は少ない。また、そのようなＣＭＯＳプロセスを使用すると、ＩＣのコストが高くなる。
【０００７】
また、マトリックスアレイと外部のＩＣとを、ＦＰＣを用いて接続するため、ＦＰＣのコスト、絶縁基板の配線面積、およびマトリックスアレイとＦＰＣとを接続する端子の面積が増大するという課題も存在する。
【０００８】
さらに、ＦＰＣと接続するための絶縁基板上の領域、外部ＩＣが形成される基板、絶縁基板およびＦＰＣの配線容量により、特性バラツキ補償の応答速度が低下するという問題も生じる。
【０００９】
上記の課題を解決するため、特許文献２には、ディスプレイ用の差動増幅器であって、マトリックスアレイが形成されている絶縁基板上に、ｐ型およびｎ型の薄膜トランジスタを用いて構成された差動増幅器が開示されている。当該差動増幅器のプロセスでは、ｐ型およびｎ型の両方の薄膜トランジスタを用いることができるため、従来の、ＣＭＯＳを用いた差動増幅器に近い回路設計が可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−２５２４４５号公報（１９９３年９月２８日公開）
【特許文献２】特開平９−８１０７８号公報（１９９７年３月２８日公開）
【非特許文献】
【００１１】
【非特許文献１】Yi-Chuan Tarn et. al.，"An Amorphous-Silicon Operational Amplifier and Its Application to a 4-Bit Digital-to-Analog Converter", IEEE Journal of Solid-State Circuits, page(s): 1028 - 1035 Volume: 45, Issue: 5, May 2010
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献２に記載されているように、ｐ型およびｎ型の両方の薄膜トランジスタを用いて差動増幅器を構成する場合、マトリックスアレイと同じプロセスで差動増幅器を形成することができないため、プロセスが複雑化するという問題がある。
【００１３】
プロセスの単純化のため、絶縁基板上に同一の導電型を有する薄膜トランジスタを用いて差動増幅器を構成する場合、（ｉ）薄膜トランジスタの電子移動度がＣＭＯＳと比較して低いこと、および（ｉｉ）同一の導電型を有する薄膜トランジスタしか使えないことにより、当該差動増幅器により高い利得および周波数特性を得ることが困難であるという課題がある。
【００１４】
この課題を解決するためには、差動増幅器の回路構成を、ＣＭＯＳを用いた差動増幅器の回路構成から変更する必要がある。このことについて、非特許文献１には、以下のように記載されている。
【００１５】
“Another limitation imposed on the a-Si process technologies is the lack of complementary FET devices. In consideration of the carrier mobility and reliability issues, only NTFTs are available for most of existing a-Si processes. As a result, the circuit topologies and design techniques developed for CMOS analog integrated circuits are no longer applicable.”
さらに、非特許文献１には、ｎ型の薄膜トランジスタについて、（ｉ）差動増幅器に用いた場合に利得および周波数特性に影響するパラメーターである相互コンダクタンスＧｍが低いこと、および（ｉｉ）負荷として用いた場合に出力抵抗が低いことも記載されている。以上の点から、同一の導電型を有する薄膜トランジスタで構成される差動増幅器について、高い利得および周波数特性を得ることは、従来困難であった。
【００１６】
また、マトリックスアレイが形成されている絶縁基板上に差動増幅器を形成する場合、差動増幅器からの発熱も問題となる。イメージングセンサを高精細化するためには、差動増幅器を多数設ける必要があるため、差動増幅器からの発熱が大きくなる。
【００１７】
本発明は、上記の課題に鑑み、同一の導電型を有する薄膜トランジスタで構成される差動増幅器により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の一態様に係る差動増幅器は、直列に接続された複数の差動増幅回路と、上記差動増幅回路のオンおよびオフの動作を一括して制御するためのイネーブル端子とを備え、上記差動増幅回路を構成するトランジスタは全ての上記差動増幅回路について同一の導電型を有する薄膜トランジスタである。
【発明の効果】
【００１９】
本発明の一態様によれば、同一の導電型を有する薄膜トランジスタで構成される差動増幅器により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係る差動増幅器の概略を示す図である。
【図２】（ａ）は差動増幅器を用いたイメージングセンサの概略を示す図であり、（ｂ）はイメージングセンサが備える１つの画素の構成を示す図である。
【図３】（ａ）は特性バラツキ補償を実行する場合における、画素、差動増幅器および抵抗により構成されるシステムの状態を示す図であり、（ｂ）は、マトリックスアレイのｊ行、ｉ列に対応する画素と、ｊ＋１行、ｉ列に対応する画素との接続関係を示す回路図である。
【図４】差動増幅器における全差動増幅回路の構成を示す回路図である。
【図５】差動増幅器におけるバッファ回路の構成を示す回路図である。
【図６】差動増幅器におけるコモンモード調節回路の構成を示す回路図である。
【図７】差動増幅器におけるバッファ回路の構成を示す回路図である。
【図８】（ａ）は差動増幅器における位相補償容量の構成を示す図であり、（ｂ）は位相補償容量に印加される電圧と容量値との関係を示すグラフである。
【図９】差動増幅器における基準バイアス回路の構成を示す回路図である。
【図１０】（ａ）は１段の差動増幅回路を備える差動増幅器の利得と周波数特性との関係を示すグラフであり、（ｂ）は直列に２段接続された差動増幅回路を備える差動増幅器の利得と周波数特性との関係を示すグラフである。
【図１１】イネーブル端子による差動増幅器のオン／オフ制御の例を示すタイミングチャートである。
【図１２】本発明の実施形態２に係る差動増幅器の概略を示す図である。
【図１３】本発明の実施形態３に係るイメージングセンサを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線における断面図である。
【図１４】絶縁基板上に形成された差動増幅器の、放熱が必要な回路ブロックを示す。
【図１５】本発明の実施形態４に係るイメージングセンサを示す断面図である。
【図１６】従来のイメージングセンサを示す図である。
【発明を実施するための形態】
【００２１】
〔実施形態１〕
以下、本発明の実施の形態について、図１〜図１１を用いて詳細に説明する。本実施形態では、全差動増幅回路（差動増幅回路）が直列に複数段接続されるとともに、オン状態とオフ状態とを一括して切り換え可能なイネーブル端子を備える差動増幅器について説明する。
【００２２】
図２の（ａ）は、本実施形態に係る差動増幅器１００を用いたイメージングセンサ１０の概略を示す図である。図２の（ａ）に示すように、イメージングセンサ１０においては、絶縁基板１１の上に、ｍ行×ｎ列の画素を含むマトリックスアレイ１２、および差動増幅器群１３が形成されている。
【００２３】
差動増幅器群１３は、ｎ個の差動増幅器１００（図２の（ａ）では不図示）を含む。差動増幅器群１３は、上述したとおり、絶縁基板１１上に形成されている。このため、マトリックスアレイ１２と差動増幅器１００とを、ＦＰＣにより接続する必要がない。
【００２４】
図２の（ｂ）は、マトリックスアレイ１２に含まれる画素の１つである、画素１２ａの構成を示す図である。画素１２ａは、マトリックスアレイ１２のｊ行、ｉ列に対応する画素である。図２の（ｂ）に示すように、画素１２ａは、トランジスタＴ０１、Ｔ０２、Ｔ０３、受光素子ＰＤ、電源端子ＶＣＣ、ＶＣＣ＿ＰＤ、データ信号線ｖｄａｔａ（ｉ）、およびバイアス信号線ｖｂｉａｓ（ｉ）を備える。トランジスタＴ０１〜Ｔ０３は、いずれもｎ型の薄膜トランジスタである。
【００２５】
受光素子ＰＤは、画素へ光が入射した場合に信号を出力する受光素子である。受光素子ＰＤのカソード端子は、電源端子ＶＣＣ＿ＰＤに接続されている。
【００２６】
トランジスタＴ０１のゲート端子は、受光素子ＰＤのアノード端子と接続されている。トランジスタＴ０１のドレイン端子は、画素用の電源端子である端子ＶＣＣと接続されている。
【００２７】
トランジスタＴ０２のゲート端子は、ｊ行目の画素に信号ｒｅａｄ（ｊ）を入力するゲートドライバ（不図示）に接続されている。トランジスタＴ０２のドレイン端子は、トランジスタＴ０１のソース端子と接続されている。トランジスタＴ０２のドレイン端子は、ｉ列目のデータを読み出すデータ信号線ｖｄａｔａ（ｉ）に接続されている。
【００２８】
トランジスタＴ０３のゲート端子は、ｊ行目の画素に信号ｒｅｓｅｔ（ｊ）を入力するゲートドライバ（不図示）に接続されている。トランジスタＴ０３のドレイン端子は、トランジスタＴ０１のゲート端子に接続されている。トランジスタＴ０３のソース端子は、バイアス信号線ｖｂｉａｓ（ｉ）に接続されている。
【００２９】
トランジスタＴ０２、Ｔ０３はそれぞれ、図示しないゲートドライバからの信号ｒｅａｄ（ｊ）またはｒｅｓｅｔ（ｊ）により制御される。トランジスタＴ０１の特性バラツキ補償を実行する場合、トランジスタＴ０２、Ｔ０３はともにオン状態とする。
【００３０】
図３の（ａ）は、画素１２ａ内のトランジスタＴ０１の特性バラツキ補償を実行する場合における、画素１２ａ、差動増幅器１００および抵抗Ｒ（ｉ）により構成されるシステムの状態を示す図である。図３の（ａ）において、トランジスタＴ０２、Ｔ０３は、オン状態のスイッチとして記載されている。
【００３１】
差動増幅器１００の正の入力端子には、信号ＡＭＰ＿ＶＲＥＦが入力されている。差動増幅器１００の負の入力端子は、トランジスタＴ０１のソース端子、および抵抗Ｒ（ｉ）の一端が接続されている。差動増幅器１００の出力端子は、トランジスタＴ０３のソース端子に接続されている。また、差動増幅器１００の出力端子は、コンデンサＣｆｂを介して差動増幅器１００の負の入力端子に接続されている。
【００３２】
上記の構成によれば、差動増幅器１００は、正の入力端子に入力される信号ＡＭＰ＿ＶＲＥＦの電圧と、負の入力端子に入力される信号Ｒ＿ＰＬＵＳの電圧とが等しくなるように、トランジスタＴ０１のゲート電圧を調節する負帰還回路となる。ここで、信号Ｒ＿ＰＬＵＳは、抵抗Ｒ（ｉ）の、画素１２ａ側の電圧信号を示す。
【００３３】
差動増幅器１００の利得をＡとすると、差動増幅器１００の出力はＡ×（（信号ＡＭＰ＿ＶＲＥＦの電圧値）−（信号Ｒ＿ＰＬＵＳの電圧値））である。例えば、信号Ｒ＿ＰＬＵＳの電圧値が信号ＡＭＰ＿ＶＲＥＦの電圧値より大きい場合、差動増幅器１００の出力は負になるため、トランジスタＴ０１のゲート電圧を下げる。
【００３４】
最終的には、トランジスタＴ０１のドレイン−ソース間に流れる電流ＩＤＳの電流値は、上記システムの補償範囲内であれば、トランジスタＴ０１の特性バラツキに影響されず、（（信号ＡＭＰ＿ＶＲＥＦの電圧値）／（Ｒ（ｉ）の抵抗値））に調節される。例えば、抵抗Ｒ（ｉ）の抵抗値が１ＭΩであり、電流ＩＤＳの電流値を１μＡに設定する場合、ＡＭＰ＿ＶＲＥＦの電圧値を１Ｖに設定すればよい。
【００３５】
図３の（ｂ）は、マトリックスアレイのｊ行、ｉ列に対応する画素である画素１２ａと、ｊ＋１行、ｉ列に対応する画素である画素１２ｂとの接続関係を示す回路図である。図３の（ｂ）に示すように、画素１２ａおよび画素１２ｂは、それぞれトランジスタＴ０１〜Ｔ０３および受光素子ＰＤを備える。
【００３６】
画素１２ａおよび画素１２ｂのいずれにおいても、トランジスタＴ０２のソース端子は、データ信号線ｖｄａｔａ（ｉ）に接続されている。また、トランジスタＴ０３のバイアス信号線ｖｂｉａｓ（ｉ）は、トランジスタＴ０３を介してトランジスタＴ０１のゲート端子に接続される。このように、マトリックスアレイ１２に含まれる各画素のデータ信号線ｖｄａｔａおよびバイアス信号線ｖｂｉａｓは、行方向に関してトランジスタＴ０２、Ｔ０３を経て並列接続されている。
【００３７】
（差動増幅器１００）
図１は、本実施形態に係る差動増幅器１００の概略を示す図である。図１に示すように、差動増幅器１００は、差動入力端子Ｖ（＋）、Ｖ（−）、シングルエンド出力端子ＶＯＵＴ、全差動増幅回路Ｕ１、Ｕ２、バッファ回路Ｕ３（容量値調節回路）、コモンモード調節回路Ｕ４、Ｕ５、バッファ回路Ｕ６、基準バイアス電圧生成回路Ｕ７、および位相補償容量Ｃｃを備える。
【００３８】
全差動増幅回路Ｕ１、Ｕ２は、直列に接続されている。また、全差動増幅回路Ｕ１、Ｕ２、バッファ回路Ｕ３、コモンモード調節回路Ｕ４、Ｕ５、および基準バイアス電圧生成回路Ｕ７は、それぞれ個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７を備える。個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７は、イネーブル端子ＶＥＮ（図３の（ａ）参照）に入力されたイネーブル信号がそれぞれの回路に入力されるための端子である。なお、個別イネーブル端子ＶＥＮ１〜ＶＥＮ５を記載した各図においては、便宜上「イネーブル端子ＶＥＮ１〜ＶＥＮ５」と記載している。また、個別イネーブル端子ＶＥＮ１〜ＶＥＮ５は、説明の便宜上設けたものであり、実際の回路においては設けなくてもよく、少なくとも、差動増幅器１００がイネーブル端子ＶＥＮを備えていればよい。
【００３９】
差動入力端子Ｖ（＋）、Ｖ（−）は、全差動増幅回路Ｕ１の入力端子に接続される。全差動増幅回路Ｕ１の２つの出力端子は、それぞれ、全差動増幅回路Ｕ２の２つの入力端子、およびコモンモード調節回路Ｕ５の２つの入力端子に接続される。全差動増幅回路Ｕ２の２つの出力端子は、それぞれ、バッファ回路Ｕ３の２つの入力端子、コモンモード調節回路Ｕ４の２つの入力端子、およびバッファ回路Ｕ６の２つの入力端子に接続される。バッファ回路Ｕ３の出力端子は、シングルエンド出力端子ＶＯＵＴに接続される。
【００４０】
基準バイアス電圧生成回路Ｕ７の出力端子は、コモンモード調節回路Ｕ４、Ｕ５の基準バイアス端子、およびバッファ回路Ｕ６の基準バイアス端子に接続される。コモンモード調節回路Ｕ４、Ｕ５の出力端子は、それぞれ全差動増幅回路Ｕ２、Ｕ１の基準バイアス端子に接続される。バッファ回路Ｕ６の２つの出力端子は、それぞれ２つの位相補償容量Ｃｃを介して２つの全差動増幅回路Ｕ２の入力端子に接続される。
【００４１】
（全差動増幅回路Ｕ１、Ｕ２）
図４は、全差動増幅回路Ｕ１の構成を示す回路図である。全差動増幅回路Ｕ２は、全差動増幅回路Ｕ１と同じ構成を有する。
【００４２】
図４に示すように、全差動増幅回路Ｕ１は、５つのトランジスタＴ１１〜Ｔ１５、入力端子ＶＩＮＰ１、ＶＩＮＮ１、出力端子ＶＯＵＴＰ１、ＶＯＵＴＮ１、電源端子ＶＣＣ１、ＶＳＳ１、個別イネーブル端子ＶＥＮ１、および基準バイアス端子ＮＢＩＡＳ１を備える。トランジスタＴ１１〜Ｔ１５は、全て同一の導電型を有する薄膜トランジスタである。本実施形態においては、トランジスタＴ１１〜Ｔ１５は、全てｎ型の薄膜トランジスタである。
【００４３】
トランジスタＴ１１のゲート端子は、入力端子ＶＩＮＰ１に接続されている。トランジスタＴ１１のドレイン端子は、出力端子ＶＯＵＴＮ１に接続されている。
【００４４】
トランジスタＴ１２のゲート端子は、入力端子ＶＩＮＮ１に接続されている。トランジスタＴ１２のドレイン端子は、出力端子ＶＯＵＴＰ１に接続されている。トランジスタＴ１２のソース端子は、トランジスタＴ１１のソース端子に接続されている。
【００４５】
トランジスタＴ１３のゲート端子は、基準バイアス端子ＮＢＩＡＳ１に接続されている。トランジスタＴ１３のドレイン端子は、トランジスタＴ１１のソース端子、およびトランジスタＴ１２のソース端子に接続されている。トランジスタＴ１３のソース端子は、電源端子ＶＳＳ１に接続されている。
【００４６】
トランジスタＴ１４のゲート端子は、個別イネーブル端子ＶＥＮ１に接続されている。トランジスタＴ１４のドレイン端子は、電源端子ＶＣＣ１に接続されている。トランジスタＴ１４のソース端子は、トランジスタＴ１１のドレイン端子、および出力端子ＶＯＵＴＮ１に接続されている。
【００４７】
トランジスタＴ１５のゲート端子は、トランジスタＴ１４のゲート端子、および個別イネーブル端子ＶＥＮ１に接続されている。トランジスタＴ１５のドレイン端子は、トランジスタＴ１４のドレイン端子、および電源端子ＶＣＣ１に接続されている。トランジスタＴ１５のソース端子は、トランジスタＴ１２のドレイン端子、および出力端子ＶＯＵＴＰ１に接続されている。
【００４８】
（バッファ回路Ｕ３）
図５は、バッファ回路Ｕ３の構成を示す回路図である。図５に示すように、バッファ回路Ｕ３は、８個のトランジスタＴ３１〜Ｔ３８、入力端子ＶＩＮＰ３、ＶＩＮＮ３、出力端子ＶＯＵＴ３、電源端子ＶＣＣ３、ＶＳＳ３、および個別イネーブル端子ＶＥＮ３を備える。トランジスタＴ３１〜Ｔ３８は、全て同一の導電型を有する薄膜トランジスタである。本実施形態においては、トランジスタＴ３１〜Ｔ３８は、全てｎ型の薄膜トランジスタである。
【００４９】
トランジスタＴ３１のゲート端子は、入力端子ＶＩＮＮ３に接続されている。トランジスタＴ３１のドレイン端子は、電源端子ＶＣＣ３に接続されている。
【００５０】
トランジスタＴ３２のゲート端子は、入力端子ＶＩＮＰ３に接続されている。トランジスタＴ３２のドレイン端子は、トランジスタＴ３１のドレイン端子、および電源端子ＶＣＣ３に接続されている。トランジスタＴ３２のソース端子は、出力端子ＶＯＵＴ３に接続されている。
【００５１】
トランジスタＴ３３のドレイン端子は、トランジスタＴ３１のソース端子に接続されている。トランジスタＴ３３のソース端子は、電源端子ＶＳＳ３に接続されている。
【００５２】
トランジスタＴ３４のゲート端子は、トランジスタＴ３３のゲート端子に接続されている。トランジスタＴ３４のドレイン端子は、トランジスタＴ３２のソース端子、および出力端子ＶＯＵＴ３に接続されている。トランジスタＴ３４のソース端子は、電源端子ＶＳＳ３に接続されている。
【００５３】
トランジスタＴ３５のゲート端子は、個別イネーブル端子ＶＥＮ３に接続されている。トランジスタＴ３５のドレイン端子は、トランジスタＴ３１のソース端子、およびトランジスタＴ３３のドレイン端子に接続されている。トランジスタＴ３５のソース端子は、トランジスタＴ３３のゲート端子、およびトランジスタＴ３４のゲート端子に接続されている。
【００５４】
トランジスタＴ３６のドレイン端子は、トランジスタＴ３３のゲート端子、トランジスタＴ３４のゲート端子、およびトランジスタＴ３５のソース端子に接続されている。トランジスタＴ３６のソース端子は、電源端子ＶＳＳ３に接続されている。
【００５５】
トランジスタＴ３７のゲート端子は、電源端子ＶＣＣ３に接続されている。トランジスタＴ３７のドレイン端子は、電源端子ＶＣＣ３に接続されている。トランジスタＴ３７のソース端子は、トランジスタＴ３６のゲート端子に接続されている。
【００５６】
トランジスタＴ３８のゲート端子は、個別イネーブル端子ＶＥＮ３に接続されている。トランジスタＴ３８のドレイン端子は、トランジスタＴ３７のソース端子に接続されている。トランジスタＴ３８のソース端子は、電源端子ＶＳＳ３に接続されている。
【００５７】
（コモンモード調節回路Ｕ４、Ｕ５）
図６は、コモンモード調節回路Ｕ４の構成を示す回路図である。また、コモンモード調節回路Ｕ５の構成は、コモンモード調節回路Ｕ４と同じである。図６に示すように、コモンモード調節回路Ｕ４は、９個のトランジスタＴ４１〜Ｔ４９、コンデンサＣ１、Ｃ２、抵抗Ｒ１、Ｒ２、入力端子ＶＩＮＰ４、ＶＩＮＮ４、出力端子ＶＯＵＴ４、電源端子ＶＣＣ４、ＶＳＳ４、基準バイアス端子ＮＢＩＡＳ４、およびコモン電圧端子ＶＣＭ４を備える。トランジスタＴ４１〜Ｔ４９は、全て同一の導電型を有する薄膜トランジスタである。本実施形態においては、トランジスタＴ４１〜Ｔ４９は、全てｎ型の薄膜トランジスタである。
【００５８】
コンデンサＣ１の第１端は、入力端子ＶＩＮＰ４に接続されている。コンデンサＣ２の第１端は、入力端子ＶＩＮＮ４に接続されている。コンデンサＣ２の、第１端とは逆側の第２端は、コンデンサＣ１の、第１端とは逆側の第２端に接続されている。
【００５９】
抵抗Ｒ１の第１端は、コンデンサＣ１の第１端、および入力端子ＶＩＮＰ４に接続されている。抵抗Ｒ２の第１端は、コンデンサＣ２の第１端、および入力端子ＶＩＮＮ４に接続されている。抵抗Ｒ２の、第１端とは逆側の第２端は、抵抗Ｒ１の、第１端とは逆側の第２端、コンデンサＣ１の第２端、およびコンデンサＣ２の第２端に接続されている。
【００６０】
トランジスタＴ４１のゲート端子は、コンデンサＣ１の第２端、コンデンサＣ２の第２端、抵抗Ｒ１の第２端、および抵抗Ｒ２の第２端に接続されている。
【００６１】
トランジスタＴ４２のゲート端子は、コモン電圧端子ＶＣＭ４に接続されている。トランジスタＴ４２のソース端子は、トランジスタＴ４１のソース端子に接続されている。
【００６２】
トランジスタＴ４３のゲート端子は、基準バイアス端子ＮＢＩＡＳ４に接続されている。トランジスタＴ４３のドレイン端子は、トランジスタＴ４１のソース端子、およびトランジスタＴ４２のソース端子に接続されている。トランジスタＴ４３のソース端子は、電源端子ＶＳＳ４に接続されている。
【００６３】
トランジスタＴ４４のゲート端子は、個別イネーブル端子ＶＥＮ４に接続されている。トランジスタＴ４４のドレイン端子は、電源端子ＶＣＣ４に接続されている。トランジスタＴ４４のソース端子は、トランジスタＴ４１のドレイン端子に接続されている。
【００６４】
トランジスタＴ４５のゲート端子は、トランジスタＴ４４のゲート端子、および個別イネーブル端子ＶＥＮ４に接続されている。トランジスタＴ４５のドレイン端子は、電源端子ＶＣＣ４に接続されている。トランジスタＴ４５のソース端子は、トランジスタＴ４２のドレイン端子に接続されている。
【００６５】
トランジスタＴ４６のドレイン端子は、トランジスタＴ４６のゲート端子に接続されている。トランジスタＴ４６のソース端子は、電源端子ＶＳＳ４に接続されている。
【００６６】
トランジスタＴ４７のゲート端子は、トランジスタＴ４６のゲート端子に接続されている。トランジスタＴ４７のドレイン端子は、出力端子ＶＯＵＴ４に接続されている。トランジスタＴ４７のソース端子は、電源端子ＶＳＳ４に接続されている。
【００６７】
トランジスタＴ４８のゲート端子は、トランジスタＴ４１のドレイン端子およびトランジスタＴ４４のソース端子に接続されている。トランジスタＴ４８のドレイン端子は、電源端子ＶＣＣ４に接続されている。トランジスタＴ４８のソース端子は、トランジスタＴ４６のドレイン端子に接続されている。
【００６８】
トランジスタＴ４９のゲート端子は、トランジスタＴ４２のドレイン端子、およびトランジスタＴ４５のソース端子に接続されている。トランジスタＴ４９のドレイン端子は、電源端子ＶＣＣ４に接続されている。トランジスタＴ４９のソース端子は、トランジスタＴ４７のドレイン端子に接続されている。
【００６９】
（バッファ回路Ｕ６）
図７は、バッファ回路Ｕ６の構成を示す回路図である。図７に示すように、バッファ回路Ｕ６は、４個のトランジスタＴ６１〜Ｔ６４、入力端子ＶＩＮＮ６、ＶＩＮＰ６、出力端子ＶＯＵＴＮ６、ＶＯＵＴＰ６、電源端子ＶＣＣ６、ＶＳＳ６、および基準バイアス端子ＮＢＩＡＳ６を備える。トランジスタＴ６１〜Ｔ６４は、全て同一の導電型を有する薄膜トランジスタである。本実施形態においては、トランジスタＴ６１〜Ｔ６４は、全てｎ型の薄膜トランジスタである。
【００７０】
トランジスタＴ６１のゲート端子は、入力端子ＶＩＮＮ６に接続されている。トランジスタＴ６１のドレイン端子は、電源端子ＶＣＣ６に接続されている。トランジスタＴ６１のソース端子は、出力端子ＶＯＵＴＮ６に接続されている。
【００７１】
トランジスタＴ６２のゲート端子は、入力端子ＶＩＮＰ６に接続されている。トランジスタＴ６２のドレイン端子は、電源端子ＶＣＣ６に接続されている。トランジスタＴ６２のソース端子は、出力端子ＶＯＵＴＰ６に接続されている。
【００７２】
トランジスタＴ６３のゲート端子は、基準バイアス端子ＮＢＩＡＳ６に接続されている。トランジスタＴ６３のドレイン端子は、出力端子ＶＯＵＴＮ６に接続されている。トランジスタＴ６３のソース端子は、電源端子ＶＳＳ６に接続されている。
【００７３】
トランジスタＴ６４のゲート端子は、基準バイアス端子ＮＢＩＡＳ６に接続されている。トランジスタＴ６４のドレイン端子は、出力端子ＶＯＵＴＰ６に接続されている。トランジスタＴ６４のソース端子は、電源端子ＶＳＳ６に接続されている。
【００７４】
（位相補償容量Ｃｃ）
図８の（ａ）は、位相補償容量Ｃｃの構成を示す図である。図８の（ａ）に示すように、位相補償容量Ｃｃは、薄膜トランジスタ（ＴＦＴ）のドレイン−ソース間が接続された構成である。本実施形態において、位相補償容量Ｃｃはｎ型の薄膜トランジスタである。
【００７５】
図８の（ｂ）は、位相補償容量Ｃｃの容量値と、ゲート−ソース間電圧Ｖｇｓとの関係を示すグラフである。図８の（ｂ）において、横軸はゲート−ソース間電圧Ｖｇｓの電圧値、縦軸は位相補償容量Ｃｃの容量値である。
【００７６】
また、図８の（ｂ）において、横軸に平行な破線は、位相補償容量Ｃｃがとり得る容量値の最大値である。本実施形態において、位相補償容量Ｃｃは、可変容量域で使用される。図８の（ｂ）において、縦軸に平行な実線は、可変容量域の上限値に対応するゲート−ソース間電圧Ｖｇｓの上限値である。このため、位相補償容量Ｃｃは、ゲート−ソース間電圧Ｖｇｓが上記実線にて示す上限値より小さい領域を使用領域とすることが好ましい。ただし、ゲート−ソース間電圧Ｖｇｓが上記実線にて示す上限値より大きい領域を用いても構わない。
【００７７】
位相補償容量Ｃｃにおいては、ゲート−ソース間電圧Ｖｇｓによって反転層の形成状態、すなわち位相補償容量Ｃｃの容量値が変化する。ゲート−ソース間電圧Ｖｇｓは、バッファ回路Ｕ６により印加される直流電圧である。つまり、バッファ回路は、位相補償容量Ｃｃの容量値を、最適な値に調節する。
【００７８】
位相補償容量Ｃｃの容量値を変化させるため、ゲート−ソース間電圧Ｖｇｓは、常に位相補償容量Ｃｃを構成する薄膜トランジスタの閾値電圧を超える値である。このため、位相補償容量Ｃｃを構成する薄膜トランジスタは、差動増幅器１００が駆動している場合には、常に反転層が形成された状態である。
【００７９】
（基準バイアス電圧生成回路Ｕ７）
図９は、基準バイアス電圧生成回路Ｕ７の構成を示す回路図である。図９に示すように、基準バイアス電圧生成回路Ｕ７は、３つのトランジスタＴ７１〜Ｔ７３、電源端子ＶＣＣ７、ＶＳＳ７、個別イネーブル端子ＶＥＮ７、および基準バイアス出力端子ＮＢＩＡＳ７を備える。トランジスタＴ７１〜Ｔ７３は、全て同一の導電型を有する薄膜トランジスタである。本実施形態においては、トランジスタＴ７１〜Ｔ７３は、全てｎ型の薄膜トランジスタである。
【００８０】
トランジスタＴ７１のゲート端子は、基準バイアス出力端子ＮＢＩＡＳ７に接続されている。トランジスタＴ７１のドレイン端子は、トランジスタＴ７１のゲート端子および基準バイアス出力端子ＮＢＩＡＳ７に接続されている。トランジスタＴ７１のソース端子は、電源端子ＶＳＳ７に接続されている。
【００８１】
トランジスタＴ７２のドレイン端子は、トランジスタＴ７２のゲート端子に接続されている。トランジスタＴ７２のソース端子は、トランジスタＴ７１のドレイン端子に接続されている。
【００８２】
トランジスタＴ７３のゲート端子は、個別イネーブル端子ＶＥＮ７に接続されている。トランジスタＴ７３のドレイン端子は、電源端子ＶＣＣ７に接続されている。トランジスタＴ７３のソース端子は、トランジスタＴ７２のドレイン端子に接続されている。
【００８３】
（差動増幅器１００の動作）
差動増幅器１００において、差動入力端子Ｖ（＋）、Ｖ（−）から入力された差動入力信号は、全差動増幅回路Ｕ１、Ｕ２により差動成分を増幅される。基準バイアス電圧生成回路Ｕ７から出力される基準バイアス電圧は、コモンモード調節回路Ｕ４、Ｕ５、およびバッファ回路Ｕ６へ入力される。
【００８４】
コモンモード調節回路Ｕ４においては、全差動増幅回路Ｕ２からの出力信号が、コモンモード調節回路Ｕ４の入力端子ＶＩＮＰ４、ＶＩＮＮ４に入力される。コモンモード調節回路Ｕ４においては、コンデンサＣ１、Ｃ２、および抵抗Ｒ１、Ｒ２によりローパスフィルタが構成されている。当該ローパスフィルタにより、全差動増幅回路Ｕ２からの出力信号の同相電位が得られる。
【００８５】
上記同相電位は、出力端子ＶＯＵＴＮ２から出力される出力電圧ＶＯＮ２と、出力端子ＶＯＵＴＰ２から出力される出力電圧ＶＯＰ２との平均の電位であり、トランジスタＴ４１〜Ｔ４９で構成される増幅回路に入力される。当該増幅回路において、上記同相電位がコモン電圧端子ＶＣＭ４に入力されるコモン電圧ＶＣＯＭ４と等しくなるように、全差動増幅回路Ｕ２の、トランジスタＴ１３に対応するトランジスタのゲート電圧（コモンモード調節回路Ｕ４の出力端子ＯＵＴ４から出力されるバイアス電圧ＮＢＩＡＳ）がフィードバック制御される。その結果、全差動増幅回路Ｕ２において、出力電圧ＶＯＮ２と出力電圧ＶＯＮＰ２とが、それぞれコモン電圧と等しくなり、同相電位がコモン電圧と等しくなる。
【００８６】
全差動増幅回路Ｕ１、Ｕ２により増幅された差動信号は、バッファ回路Ｕ３によりシングルエンド出力に変換される。
【００８７】
一般に、複数段の増幅回路について、出力から入力へ信号を帰還させると、正帰還となって発振する。そこで、差動増幅器１００においては、位相補償容量Ｃｃにより、全差動増幅回路Ｕ２の出力から入力へ帰還させる信号の位相を補償することで、当該信号の発振を防いでいる。
【００８８】
なお、上記ローパスフィルタは、コンデンサＣ１、Ｃ２、および抵抗Ｒ１、Ｒ２の代わりに薄膜トランジスタで構成されていてもよい。その場合、薄膜トランジスタのオン抵抗と、薄膜トランジスタの容量とにより、ローパスフィルタが構成される。
【００８９】
（イネーブル端子）
上述したとおり、全差動増幅回路Ｕ１、Ｕ２、バッファ回路Ｕ３、コモンモード調節回路Ｕ４、Ｕ５、および基準バイアス電圧生成回路Ｕ７は、それぞれ個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７を備える。差動増幅器１００において、イネーブル端子ＶＥＮから個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７を介して印加される信号は、差動増幅器１００が形成されている絶縁基板１１の外部で生成されてもよく、絶縁基板１１上で生成されてもよい。
【００９０】
イネーブル端子ＶＥＮに差動増幅器１００の電源電圧と同じ電圧を印加することで、個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７と接続されているそれぞれのトランジスタが負荷として機能し、差動増幅器１００が差動増幅器として動作する。一方、イネーブル端子ＶＥＮに、個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７に接続されている特定のトランジスタのゲート（ゲート端子）に閾値電圧より低い電圧、すなわちオフ電圧を印加すると、当該トランジスタがオフ状態となる。
【００９１】
例えば、全差動増幅回路Ｕ１においては、トランジスタＴ１４，Ｔ１５が、イネーブル端子ＶＥＮによる制御の対象となる。バッファ回路Ｕ３においては、トランジスタＴ３５、Ｔ３８が、イネーブル端子ＶＥＮによる制御の対象となる。また、バッファ回路Ｕ３においては、トランジスタＴ３６のゲート端子は、トランジスタＴ３８のドレイン端子に接続されている。このため、トランジスタＴ３６も間接的に、イネーブル端子ＶＥＮによる制御の対象となる。コモンモード調節回路Ｕ４においては、トランジスタＴ４４、Ｔ４５が、イネーブル端子ＶＥＮによる制御の対象となる。基準バイアス電圧生成回路Ｕ７においては、トランジスタＴ７３が、イネーブル端子ＶＥＮによる制御の対象となる。
【００９２】
バッファ回路Ｕ６は、個別イネーブル端子を有していない。しかし、基準バイアス電圧生成回路Ｕ７がオフになると、バッファ回路Ｕ６の基準バイアス端子ＮＢＩＡＳ６に入力される基準バイアス電圧が０になる。このためトランジスタＴ６３、Ｔ６４がオフ状態になり、バッファ回路Ｕ６がオフ状態になる。つまり、個別イネーブル端子ＶＥＮ７によりバッファ回路Ｕ６のオン／オフ状態が間接的に制御される。
【００９３】
バッファ回路Ｕ３においては、トランジスタＴ３３のドレイン端子とゲート端子との間に、個別イネーブル端子ＶＥＮ３により制御されるトランジスタＴ３５が配置されている。このため、トランジスタＴ３５がオフ状態に移行する時の貫通電流が遮断される。
【００９４】
また、バッファ回路Ｕ３は、トランジスタＴ３７、Ｔ３８により構成されるインバータにより個別イネーブル端子ＶＥＮ３に入力される信号の反転信号を生成し、当該反転信号をトランジスタＴ３６のゲート端子へ入力するように構成されている。これにより、個別イネーブル端子ＶＥＮ３からの入力信号によりトランジスタＴ３８がオフ状態に移行する時には、トランジスタＴ３３、Ｔ３４のゲート端子にオフ電圧が印加されるため、トランジスタＴ３３、Ｔ３４がオフ状態となる。
【００９５】
（差動増幅器１００の効果）
一般に、増幅器の周波数特性は、当該増幅器に用いられる薄膜トランジスタのサイズによって決まる。１段の増幅回路での利得を増大させようとする場合、薄膜トランジスタのサイズを大きくする必要がある。しかし、薄膜トランジスタのサイズを大きくすると、増幅段の出力抵抗および薄膜トランジスタの容量が増加するため、増幅器の周波数特性が劣化する。
【００９６】
図１０の（ａ）は、１段の差動増幅回路を備える差動増幅器の利得と周波数特性との関係を示すグラフである。図１０の（ａ）に示すグラフにおいて、横軸は、差動増幅器に入力される信号の角周波数である。また、縦軸は、差動増幅器の利得である。
【００９７】
図１０の（ａ）において下側に示すように、１段の差動増幅回路を備える差動増幅器の利得Ａ１（ω）は、角周波数ωがωｐ１以下である場合にはＡ１（０）である。一方、角周波数ωがωｐ１を超えると、差動増幅器の利得Ａ１（ω）は、一次関数的に低下する。
【００９８】
図１０の（ａ）の上側に示す周波数特性は、このような差動増幅器において、差動増幅回路の利得を増大させることで、角周波数ω＝０における差動増幅器の利得をＡ２（０）（＞Ａ１（０））に増大させた場合の周波数特性である。この場合、利得Ａ２（ω）は、角周波数ω＝ωｐ２（＜ωｐ１）において低下し始める。そして、角周波数ω＞ωｐ１では、角周波数ω＝０における増幅率がＡ１（０）である増幅器と同じ増幅率となる。
【００９９】
このように、差動増幅回路の利得を増大させることで当該差動増幅回路を備える差動増幅器の利得を増大させると、低い周波数で利得が低下し始める。すなわち、差動増幅器の周波数特性が悪くなる。
【０１００】
図１０の（ｂ）は、直列に２段接続された差動増幅回路を備える差動増幅器の利得と周波数特性との関係を示すグラフである。図１０の（ｂ）に示すグラフにおいて、横軸および縦軸は、図１０の（ａ）に示すグラフと同じである。また、図１０の（ｂ）において下側に示すグラフは、図１０の（ａ）において下側に示すグラフと同じである。
【０１０１】
図１０の（ｂ）の上側に示す周波数特性は、差動増幅回路を２段直列に接続することによって、差動増幅器の角周波数ω＝０における利得をＡ´２（０）（＞Ａ１（０））に増大させた場合の周波数特性である。ここで、利得Ａ´２（０）＝Ａ２（０）とする。
【０１０２】
この場合、差動増幅回路の利得を増大させた場合とは異なり、角周波数ωがωｐ２より大きくても、ωｐ１以下であればＡ´２（ω）はＡ´２（０）から低下しない。そして、Ａ１（ω）と同様、角周波数ωがωｐ１を超えるとＡ´２（ω）はＡ´２（０）から低下する。すなわち、差動増幅回路を直列に接続することで差動増幅器の利得を増大させた場合、差動増幅器の周波数特性を維持したまま利得を増大させることができる。
【０１０３】
差動増幅器１００は、上述したとおり、直列に２段接続された全差動増幅回路Ｕ１、Ｕ２を備える。全差動増幅回路Ｕ１、Ｕ２を構成するトランジスタは、全てｎ型の薄膜トランジスタである。このため、全差動増幅回路Ｕ１、Ｕ２の周波数特性は、ＣＭＯＳなどで構成された差動増幅器と比較して悪い。
【０１０４】
そこで、差動増幅器１００は、全差動増幅回路Ｕ１、Ｕ２の１段当たりの増幅率を低くすることで、周波数特性を向上させている。そして、差動増幅器１００は、全差動増幅回路Ｕ１、Ｕ２を２段直列に接続することで、高い利得を実現している。
【０１０５】
なお、本発明の一態様に係る差動増幅器において、差動増幅回路は、３段以上直列に接続されていても構わない。しかし、差動増幅回路の段数を増加させることで、（ｉ）安定性を確保するために必要な位相補償容量が増加する、（ｉｉ）差動増幅回路の利得を増大させる場合ほどではないものの、周波数特性が劣化する、（ｉｉｉ）レイアウト面積が増加する、といった現象が生じる。本実施形態では。上述の現象と、得られる周波数特性および利得とのバランスを考慮し、直列に接続する差動増幅回路の段数を２段としている。
【０１０６】
また、上述したとおり、全差動増幅回路Ｕ１、Ｕ２、バッファ回路Ｕ３、コモンモード調節回路Ｕ４、Ｕ５、および基準バイアス電圧生成回路Ｕ７はそれぞれ、イネーブル端子ＶＥＮに接続されている個別イネーブル端子ＶＥＮ１〜ＶＥＮ５、ＶＥＮ７を備える。したがってイネーブル端子ＶＥＮにより、それぞれの回路のオン／オフ状態、ひいては差動増幅器１００そのもののオン／オフ状態を切り換えることができる。
【０１０７】
一般に、差動増幅器には、イメージングセンサを高精細化することにより発熱量が増加するという問題が生じる。本実施形態においては、差動増幅器１００を間欠動作させるように、差動増幅器１００をオフさせる信号とオンさせる信号とを切り換えてイネーブル端子ＶＥＮに与える制御方法により、差動増幅器１００の発熱を抑制することができる。
【０１０８】
図１１は、イネーブル端子ＶＥＮによる差動増幅器１００のオン／オフ制御の例を示すタイミングチャートである。図１１に示すタイミングチャートの１段目は、差動増幅器１００のイネーブル端子ＶＥＮに入力される信号を示す。図１１に示すタイミングチャートの２段目以降は、イメージングセンサ１０のマトリックスアレイ１２に含まれるｎ行の画素のそれぞれについての、ｒｅａｄ（ｊ）およびｒｅｓｅｔ（ｊ）（ｊ＝１、２、・・・、ｎ）の信号を示す。
【０１０９】
図１１に示すタイミングチャートには、フレーム［１］〜フレーム［４］までの、４つの時間フレームが示されている。フレーム［１］においては、マトリックスアレイ１２に含まれるｍ行の画素のそれぞれについて、トランジスタの特性バラツキ補償が行われる。フレーム［２］からフレーム［４］までのそれぞれにおいては、マトリックスアレイ１２に含まれるｍ行の画素のそれぞれについて、撮像が行われる。各フレームにおいて、ｒｅａｄ（ｊ）およびｒｅｓｅｔ（ｊ）の信号によって、特性バラツキ補償または撮像が行われる画素の行が、１行目からｍ行目まで順に指定される。
【０１１０】
イネーブル端子ＶＥＮによる差動増幅器１００を制御する制御方法の例として、イメージングセンサ１０による撮像が行われる期間に、イネーブル端子ＶＥＮに差動増幅器１００をオフさせる信号を与え、少なくともイメージングセンサ１０による撮像が行われない期間にイネーブル端子ＶＥＮに差動増幅器１００をオンさせる信号を与えることが考えられる。イネーブル端子ＶＥＮにより、差動増幅器１００をそのように制御した場合、画素に含まれるトランジスタの特性バラツキ補償が行われるフレームにおいてのみ差動増幅器１００がオン状態になり、撮像が行われるフレームにおいては差動増幅器１００がオフ状態になる。
【０１１１】
差動増幅器１００のオン／オフ状態をこのように制御すれば、撮像が行われるフレーム、すなわち特性バラツキ補償が行われないフレームにおいて、差動増幅器１００がオフ状態となる。したがって、差動増幅器１００が常にオン状態である場合と比較して、差動増幅器１００がオン状態である時間が短くなるため、差動増幅器１００の消費電力を低減するとともに、発熱を抑制することができる。
【０１１２】
したがって、全ての全差動増幅回路Ｕ１、Ｕ２について同一の導電型を有する薄膜トランジスタで構成される差動増幅器１００により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制することができる。
【０１１３】
〔実施形態２〕
本発明の他の実施形態について、図１２に基づいて説明すれば、以下のとおりである。本実施形態では、位相補償容量の容量値を、コモンモード調節回路により調節する構成について説明する。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１１４】
図１２は、本実施形態に係る差動増幅器２００の概略を示す図である。図１２に示すように、差動増幅器２００は、差動入力端子Ｖ（＋）、Ｖ（−）、シングルエンド出力端子ＶＯＵＴ、全差動増幅回路Ｕ１、Ｕ２、バッファ回路Ｕ３、コモンモード調節回路Ｕ４、Ｕ５（容量値調節回路）、基準バイアス電圧生成回路Ｕ７、および位相補償容量Ｃｃを備える。また、差動増幅器２００は、イネーブル端子（図３の（ｂ）のイネーブル端子ＶＥＮ参照）を備える。
【０１１５】
差動増幅器２００において、位相補償容量Ｃｃは、全差動増幅回路Ｕ１の出力端子と、全差動増幅回路Ｕ２の出力端子との間に設けられている。位相補償容量Ｃｃの両側の電位差は、コモンモード調節回路Ｕ４のコモン電圧端子ＶＣＭ４に入力されるコモン電圧ＶＣＯＭ４と、コモンモード調節回路Ｕ５のコモン電圧端子ＶＣＭ５に入力されるコモン電圧ＶＣＯＭ５との差（ＶＣＯＭ５−ＶＣＯＭ４）になる。したがって、上記の差を調整することで、位相補償容量Ｃｃの容量を所望の値に調節することができる。
【０１１６】
本発明に係る差動増幅器は、位相補償容量の容量値を調節するバッファ回路またはコモンモード調節回路の少なくともいずれかを備えていればよい。本実施形態に係る差動増幅器２００は、実施形態１で説明した差動増幅器１００と比較して、バッファ回路Ｕ６が不要であるため、部品点数を削減できる。
【０１１７】
〔実施形態３〕
本発明の他の実施形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。本実施形態では、イネーブル端子を用いる方法とは別の方法により、差動増幅器の温度上昇を抑制する構成について説明する。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１１８】
図１３の（ａ）は、本実施形態に係るイメージングセンサ２０を示す平面図である。図１３の（ｂ）は、図１３の（ａ）のＡ−Ａ線における断面図である。図１３の（ａ）および（ｂ）に示すように、イメージングセンサ２０は、プリント基板１の上に配された絶縁基板１１の上に、マトリックスアレイ１２および差動増幅器群１３が形成されている。プリント基板１の上には、イネーブル端子により差動増幅器を間欠動作させるための制御回路、イメージングセンサ２０からの出力信号を処理する回路などが実装されている。プリント基板１と絶縁基板１１とは、ＦＰＣ１４により接続されている。
【０１１９】
図１４は、絶縁基板１１上に形成された差動増幅器群１３の、放熱が必要な回路ブロックを示す。図１４に示すように、本実施形態における差動増幅器群１３は、放熱が必要となる回路ブロックの下部において、レジスト層１ａが除去されている。レジスト層１ａが除去された箇所に、熱伝導率の高い材料で構成された熱伝導体１ｃが配されている。熱伝導体１ｃの材料としては、例えば熱伝導ゲルシート、またはシリコーングリスなどを好適に用いることができる。
【０１２０】
また、プリント基板１には、放熱効率を向上させるサーマルビア１ｄ（孔）が設けられている。サーマルビア１ｄは、プリント基板１を貫通している。すなわち、プリント基板１が備える導体層１ｂは、全てサーマルビア１ｄで接続されている。このため、差動増幅器群１３で発生した熱が、サーマルビア１ｄを経由して、プリント基板１の裏面へと効率よく放熱される。したがって、差動増幅器群１３の放熱効率が高まる。
【０１２１】
実施形態１および２では、発熱を抑制することにより、差動増幅器の温度上昇を抑制した。本実施形態のように、差動増幅器の放熱効率を向上させることによって、差動増幅器の温度上昇をさらに抑制することができる。
【０１２２】
〔実施形態４〕
本発明の他の実施形態について、図１５に基づいて説明すれば、以下のとおりである。本実施形態では、放射線撮像装置として使用されるイメージングセンサ３０について説明する。
【０１２３】
図１５は、イメージングセンサ３０の、マトリックスアレイ１２を含む領域の断面図である。図１５に示すように、イメージングセンサ３０は、プリント基板１上に配された絶縁基板１１上に、マトリックスアレイ１２および本発明の一態様に係る差動増幅器（不図示）が形成された構成である。プリント基板１は、レジスト層１ａと、導体層１ｂとを含む。
【０１２４】
イメージングセンサ３０においては、プリント基板１に、導体層１ｂが除去された領域である、導体層除去領域１ｅが形成されている。導体層除去領域１ｅは、マトリックスアレイ１２が形成されている領域に対応する領域に形成されている。
【０１２５】
一般に、放射線撮像装置においては、Ｘ線がプリント基板の導体層で散乱されることにより、Ｘ線のＳＮＲ（Signal to Noise Ratio）が劣化し、当該放射線撮像装置の感度が劣化する。しかし、本実施形態に係るイメージングセンサ３０においては、マトリックスアレイ１２の下側の導体層１ｂが除去されている。したがって、Ｘ線がプリント基板の導体層で散乱されることによる、マトリックスアレイ１２に含まれる画素を構成するトランジスタの、特性の劣化が抑制される。
【０１２６】
〔まとめ〕
本発明の態様１に係る差動増幅器（１００）は、直列に接続された複数の差動増幅回路（全差動増幅回路Ｕ１、Ｕ２）と、上記差動増幅回路のオンおよびオフの動作を制御するためのイネーブル端子（ＶＥＮ）とを備え、上記差動増幅回路を構成するトランジスタは全ての上記差動増幅回路について同一の導電型を有する薄膜トランジスタである。
【０１２７】
上記の構成によれば、差動増幅器は、複数の差動増幅回路とイネーブル端子とを備える。複数の差動増幅回路は、直列に接続されており、同一の導電型を有する薄膜トランジスタで構成されている。また、イネーブル端子により、差動増幅回路のオンおよびオフの動作を制御することで、差動増幅器を間欠動作させることができる。
【０１２８】
したがって、同一の導電型を有する薄膜トランジスタで構成される差動増幅器により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制することができる。
【０１２９】
本発明の態様２に係る差動増幅器は、上記態様１において、上記導電型は、ｎ型であることが好ましい。
【０１３０】
上記の構成によれば、差動増幅回路が、ｎ型の薄膜トランジスタにより構成される。したがって、ｎ型の薄膜トランジスタで構成される差動増幅器により、高い利得および周波数特性を得るとともに、差動増幅器の温度上昇を抑制することができる。
【０１３１】
本発明の態様３に係る差動増幅器は、上記態様１または２において、上記イネーブル端子は、特定の上記トランジスタのゲートに接続されていることが好ましい。
【０１３２】
上述の構成によれば、イネーブル端子は、差動増幅回路を構成するトランジスタのゲート電圧を制御することで差動増幅回路のオンおよびオフの動作を制御することができる。
【０１３３】
本発明の態様４に係る差動増幅器は、上記態様１から３のいずれかにおいて、上記差動増幅回路の出力から入力へ帰還させる信号の位相を補償する位相補償容量（Ｃｃ）と、上記位相補償容量の容量値を調節する容量値調節回路（コモンモード調節回路Ｕ４、Ｕ５、バッファ回路Ｕ６）とを備えることが好ましい。
【０１３４】
上記の構成によれば、差動増幅器は、上記差動増幅回路の出力から入力へ帰還させる信号の位相を補償する位相補償容量を備える。位相補償容量の容量値は、容量値調節回路により、適切な値に調節される。
【０１３５】
本発明の態様５に係る差動増幅器は、上記態様１から４のいずれかにおいて、当該差動増幅器が導体層（１ｂ）と、当該導体層の上に積層されたレジスト層（１ａ）とを有するプリント基板（１）上に配された絶縁基板（１１）上の、上記レジスト層が除去された領域に対応する領域に形成されていることが好ましい。
【０１３６】
上記の構成によれば、差動増幅器は、プリント基板上に配された絶縁基板上の、レジスト層が除去された領域に対応する領域に形成されている。したがって、差動増幅器で生じた熱は、レジスト層を介さずに導体層へ効率よく放熱される。
【０１３７】
本発明の態様６に係る差動増幅器は、上記態様５において、上記レジスト層が除去された領域に熱伝導体（１ｃ）が配されていることが好ましい。
【０１３８】
上記の構成によれば、レジスト層が除去された領域に熱伝導体が配されているため、差動増幅器で生じた熱が、熱伝導体を介してプリント基板へ効率よく放熱される。
【０１３９】
本発明の態様７に係る差動増幅器は、上記態様５または６において、上記プリント基板を貫通する孔（サーマルビア１ｄ）が設けられていることが好ましい。
【０１４０】
上記の構成によれば、差動増幅器で生じた熱は、プリント基板を貫通する孔を経由して、プリント基板の裏面へと効率よく放熱される。
【０１４１】
本発明の態様８に係る制御方法は、上記態様１から７のいずれかの差動増幅器を制御する制御方法であって、上記差動増幅回路を間欠動作させるように、前記差動増幅器をオフさせる信号とオンさせる信号とを切り換えて上記イネーブル端子に与える。
【０１４２】
上記の構成によれば、差動増幅器は、当該差動増幅器をオフさせる信号とオンさせる信号とを切り換えて上記イネーブル端子に与えられることで、間欠動作する。したがって、差動増幅器が動作することによる発熱が抑制される。
【０１４３】
本発明の態様９に係るイメージングセンサ（３０）は、上記態様１から７のいずれかの差動増幅器を備え、プリント基板上に配された絶縁基板上にマトリックスアレイ（１２）が形成され、上記プリント基板が有する導体層のうち、上記マトリックスアレイが存在する領域に対応する領域の導体層が除去されている。
【０１４４】
上記の構成によれば、イメージングセンサのプリント基板は、画素が存在する領域に対応する領域において、導体層が除去されている。したがって、イメージングセンサを放射線撮像装置として用いる場合に、Ｘ線が導体層で散乱されることにより、画素に含まれるトランジスタの特性が劣化することを抑制できる。
【０１４５】
本発明の態様１０に係るイメージングセンサは、上記態様９において、当該差動増幅器が上記絶縁基板上に形成されていることが好ましい。
【０１４６】
上記の構成によれば、差動増幅回路とマトリックスアレイとをＦＰＣで接続する必要がない。
【０１４７】
本発明の態様１１に係る制御方法は、上記態様９または１０のイメージングセンサが備える差動増幅器を制御する制御方法であって、前記イメージングセンサによる撮像が行われる期間に上記イネーブル端子に前記差動増幅器をオフさせる信号を与え、少なくとも撮像が行われない期間に上記イネーブル端子に前記差動増幅器をオンさせる信号を与える。
【０１４８】
上記の構成によれば、差動増幅器は、イメージングセンサによる撮像が行われる期間にはオフし、少なくともイメージングセンサによる撮像が行われない期間にオンする。したがって、特性バラツキ補償が行われない、イメージングセンサによる撮像が行われる期間に差動増幅器がオフし、差動増幅器からの発熱が抑制される。
【０１４９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０１５０】
１  プリント基板
１ａ  レジスト層
１ｂ  導体層
１ｃ  熱伝導体
１ｄ  サーマルビア（孔）
１０、２０、３０  イメージングセンサ
１１  絶縁基板
１００、２００  差動増幅器
Ｃｃ  位相補償容量
Ｕ１、Ｕ２  全差動増幅回路（差動増幅回路）
Ｕ４、Ｕ５  コモンモード調節回路（容量値調節回路）
Ｕ６  バッファ回路（容量値調節回路）
ＶＥＮ  イネーブル端子
【図１】
2017028444.tif 000003
【図２】
2017028444.tif 000004
【図３】
2017028444.tif 000005
【図４】
2017028444.tif 000006
【図５】
2017028444.tif 000007
【図６】
2017028444.tif 000008
【図７】
2017028444.tif 000009
【図８】
2017028444.tif 000010
【図９】
2017028444.tif 000011
【図１０】
2017028444.tif 000012
【図１１】
2017028444.tif 000013
【図１２】
2017028444.tif 000014
【図１３】
2017028444.tif 000015
【図１４】
2017028444.tif 000016
【図１５】
2017028444.tif 000017
【図１６】
2017028444.tif 000018