(57)【要約】【課題】リークによる待機電力が増加するのを抑制することができる集積回路を提供する。【解決手段】本実施形態による集積回路は、第１および第２端子を有するアンチヒューズ素子と、前記第２端子に接続された第３端子と、第４端子とを有するヒューズ素子と、  前記アンチヒューズ素子の前記第１端子に接続された第１配線と、前記第１配線に接続され、前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を供給する駆動回路と、を備えている。【選択図】図６
2017028073.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２端子を有するアンチヒューズ素子と、
前記第２端子に接続された第３端子と、第４端子とを有するヒューズ素子と、
前記アンチヒューズ素子の前記第１端子に接続された第１配線と、
前記第１配線に接続され、前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を供給する駆動回路と、
を備えた集積回路。
【請求項２】
第２乃至第４配線と、
インバータと、
ゲートが前記第２配線に接続され、ソースおよびドレインの一方が前記第３配線に接続され、前記ソースおよび前記ドレインの他方が前記第２端子および前記第３端子に接続された第１トランジスタと、
ゲートが前記第４配線に接続され、ソースおよびドレインの一方が前記第２端子および前記第３端子に接続され、前記ソースおよび前記ドレインの他方が前記インバータの入力端子に接続された第２トランジスタと、
を更に備えた請求項１記載の集積回路。
【請求項３】
第１および第２端子を有する複数のアンチヒューズ素子と、
前記アンチニューズ素子の前記第２端子に接続された第３端子と、第４端子とを有するヒューズ素子と、
前記アンチヒューズ素子に対応して設けられ、対応するアンチヒューズ素子の前記第１端子に接続された第１配線と、
前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を対応する１つの第１配線を介して供給する駆動回路と、
を備えた集積回路。
【請求項４】
第２乃至第４配線と、
インバータと、
ゲートが前記第２配線に接続され、ソースおよびドレインの一方が前記第３配線に接続され、前記ソースおよび前記ドレインの他方が前記第２端子および前記第３端子に接続された第１トランジスタと、
ゲートが前記第４配線に接続され、ソースおよびドレインの一方が前記第２端子および前記第３端子に接続され、前記ソースおよび前記ドレインの他方が前記インバータの入力端子に接続された第２トランジスタと、
を更に備えた請求項３記載の集積回路。
【請求項５】
複数の第１配線と、
前記複数の第１配線に対応して設けられた複数の第２配線と、
第３配線および第４配線と、
前記第１配線に対応して設けられた複数のセルであって、前記セルは、
対応する１つの第１配線に接続された第１端子と、第２端子とを有するアンチヒ
ューズ素子と、
前記第２端子に接続された第３端子と、第４端子とを有するヒューズ素子と、
インバータと、
ゲートが対応する１つの第２配線に接続され、ソースおよびドレインの一方が前
記第３配線に接続され、前記ソースおよび前記ドレインの他方が前記第２端子お
よび前記第３端子に接続された第１トランジスタと、
ゲートが前記第４配線に接続され、ソースおよびドレインの一方が前記第２端子
および前記第３端子に接続され、前記ソースおよび前記ドレインの他方が前記イ
ンバータの入力端子に接続された第２トランジスタと、
を備えた複数のセルと、
前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を対応する１つの第１配線を介して供給する駆動回路と、
入力信号に基づいて前記複数のセルの前記インバータからの出力のうちの１つを選択し、出力する第１マルチプレクサと、
を備えた集積回路。
【請求項６】
前記駆動回路は、前記複数の第１配線に対応して設けられ当該第１配線に接続された出力端子を有する複数の第２マルチプレクサを備える請求項５記載の集積回路。
【請求項７】
複数の第１配線と、
複数の第２配線と、
第３配線と、
前記複数の第２配線に対応して設けられた複数の第４配線と、
前記第２配線に対応して設けられた複数のセルであって、前記セルは、
前記第１配線に対応して設けられた複数のアンチヒューズ素子であって、前記ア
ンチヒューズ素子は対応する１つの第１配線に接続される第１端子と、第２端子
とを有する複数のアンチヒューズ素子と、
前記第２端子に接続される第３端子と、第４端子とを有するヒューズ素子と、
インバータと、
ゲートが対応する１つの第２配線に接続され、ソースおよびドレインの一方が前
記第３配線に接続され、前記ソースおよび前記ドレインの他方が前記第２端子お
よび前記第３端子に接続された第１トランジスタと、
ゲートが対応する１つの第４配線に接続され、ソースおよびドレインの一方が前
記第２端子および前記第３端子に接続され、前記ソースおよび前記ドレインの他
方が前記インバータの入力端子に接続された第２トランジスタと、
を備えた複数のセルと、
前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を対応する１つの第１配線を介して供給する駆動回路と、
を備えた集積回路。
【請求項８】
前記駆動回路は、前記複数の第１配線に対応して設けられ当該第１配線に接続された出力端子を有する複数のマルチプレクサを備える請求項７記載の集積回路。
【請求項９】
前記ヒューズ素子の前記第４端子は接地電源に接続される請求項１乃至８のいずれかに記載の集積回路。
【請求項１０】
前記アンチヒューズ素子は、ソースおよびドレインと、ゲートとを有するトランジスタであり、
前記第１端子は前記ゲートであり前記第２端子は前記ソースおよび前記ドレインの少なくとも一方であるか、または
前記第１端子は前記ソースおよび前記ドレインの少なくとも一方であり前記第２端子は前記ゲートである、請求項１乃至９のいずれかに記載の集積回路。
【請求項１１】
前記アンチヒューズ素子は、ｐｎ接合である請求項１乃至９のいずれかに記載の集積回路。
【請求項１２】
前記ヒューズ素子は、金属である請求項１乃至１１のいずれかに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路に関する。
【背景技術】
【０００２】
ＦＰＧＡ(Field Programmable Gate Array)は任意の論理機能を実現することができる集積回路である。一般に、ＦＰＧＡは、基本的な論理情報を実現する論理ブロックと、論理ブロック間の接続を切り換えるスイッチブロックと、を備えている。これによってＦＰＧＡは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報および接続を切り換えるスイッチブロックのデータは、それぞれのコンフィグレーションメモリに格納され、コンフィグレーションメモリに格納された情報およびデータに基づいて、任意の論理機能が実現される。
【０００３】
一般的なＦＰＧＡにおいては、コンフィグレーションメモリにＳＲＡＭ(Static Random Access Memory)が用いられる。このＳＲＡＭは、６個乃至８個のトランジスタで構成されており、チップに占める面積が大きい。
【０００４】
コンフィグレーションメモリとして、第１および第２配線の交差領域に、第１配線に接続された第１端子と、第２配線に接続された第２端子を有するアンチヒューズ素子をメモリ素子として備えた不揮発性メモリを用いることが知られている。スイッチブロックに用いられるスイッチ回路を例とすると、ＳＲＡＭを用いた一般的なＦＰＧＡでは、コンフィグレーションメモリとしてのＳＲＡＭと、その出力が接続された１つないしは複数のＭＯＳ(Metal-Oxide-Semiconductor)トランジスタによって構成される。一方で、アンチヒューズ素子を用いたＦＰＧＡでは、アンチヒューズ素子そのものがデータを開閉するスイッチとして機能するため、ＳＲＡＭを用いた場合に比べ非常に省面積になる。
【０００５】
しかし、後述するように、このアンチヒューズメモリを用いた場合に、周辺回路のリーク電流による待機電力の増加や、電源電圧が低下するという問題が生じるとともに、電流によって発生するホットキャリアや熱などによって、このメモリの出力端子に接続されるインバータが破壊するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第４，７５８，７４５号明細書
【特許文献２】米国特許第５，２００，６５２号明細書
【特許文献３】特開２０１４−１４３２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、周辺回路のリークによる待機電力が増加するのを抑制することができる集積回路を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による集積回路は、第１および第２端子を有するアンチヒューズ素子と、前記第２端子に接続された第３端子と、第４端子とを有するヒューズ素子と、
前記アンチヒューズ素子の前記第１端子に接続された第１配線と、前記第１配線に接続され、前記アンチヒューズ素子の前記第１端子に互いに異なる複数の電位を供給する駆動回路と、を備えている。
【図面の簡単な説明】
【０００９】
【図１】ＦＰＧＡの構成を示すブロック図。
【図２】アンチヒューズ素子を用いたスイッチブロックの一例を示す図。
【図３Ａ】第１具体例のアンチヒューズ素子を示す図。
【図３Ｂ】第２具体例のアンチヒューズ素子を示す図。
【図３Ｃ】第３具体例のアンチヒューズ素子を示す図。
【図３Ｄ】第４具体例のアンチヒューズ素子を示す図。
【図４】図２に示すスイッチブロックにおける書き込み方法を説明する図。
【図５】図２に示すスイッチブロックにおける問題を説明する図。
【図６】第１実施形態による集積回路を示す回路図。
【図７】第１実施形態による集積回路の初期状態を示す図。
【図８】第１実施形態による集積回路における電源投入時の状態を説明する図。
【図９】第１実施形態による集積回路の書き込みの第１段階を説明する図。
【図１０】第１実施形態による集積回路の書き込みの第２段階を説明する図。
【図１１】第１実施形態による集積回路の通常の動作を説明する図。
【図１２】第２実施形態による集積回路を示す回路図。
【図１３】第２実施形態による集積回路の初期状態を示す図。
【図１４】第２実施形態による集積回路における電源投入時の状態を説明する図。
【図１５】第２実施形態による集積回路の書き込みの第１段階を説明する図。
【図１６】第２実施形態による集積回路の書き込みの第２段階を説明する図。
【図１７】第２実施形態の変形例による集積回路のメモリセルを示す図。
【図１８】第３実施形態による集積回路を示す回路図。
【図１９】第４実施形態による集積回路を示すブロック図。
【発明を実施するための形態】
【００１０】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１１】
まず、一般的なＦＰＧＡの構成について説明する。図１に示すように、一般に、ＦＰＧＡ１００は、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はそれぞれのコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
【００１２】
コンフィグレーションメモリとして、第１および第２配線の交差領域に、第１配線に接続された第１端子と、第２配線に接続された第２端子を有するアンチヒューズ素子をメモリ素子として備えた不揮発性メモリを用いた場合の問題について図２を参照して説明する。図２は、コンフィグレーションメモリとして不揮発性メモリを用いた場合のスイッチブロック１３０の一例を示す回路図である。
【００１３】
図２に示すスイッチブロック１３０は、複数の行配線ＲＬ１、ＲＬ２と、行配線ＲＬ１、ＲＬ２に交差する列配線ＣＬ１、ＣＬ２、ＣＬ３と、行配線ＲＬ１、ＲＬ２に対応して設けられた出力線Ｏｕｔ１、Ｏｕｔ２と、行配線ＲＬｉ（ｉ＝１，２）と列配線ＣＬｊ（ｊ＝１，２，３）と交差領域に設けられたアンチヒューズ素子１０ｉｊと、各行配線ＲＬｉ（ｉ＝１，２）に対応して設けられソースおよびドレインの一方が配線４４に接続されソースおよびドレインの他方が対応する行配線ＲＬｉに接続される高耐圧の選択トランジスタ２０ｉと、各行配線ＲＬｉ（ｉ＝１，２）に対応して設けられたカットオフトランジスタ２２ｉと、カットオフトランジスタ２２ｉ（ｉ＝１，２）と出力線Ｏｕｔｉとの間に設けられたインバータ２４ｉと、列配線ＣＬｊ（ｊ＝１，２、３）に対応して設けられたマルチプレクサ３０ｉと、を備えている。
【００１４】
各アンチヒューズ素子１０ｉｊ（ｉ＝１，２、ｊ＝１，２，３）は、一端が対応する行配線ＲＬｉに接続され、他端が対応する列配線ＣＬｊに接続される。
【００１５】
選択トランジスタ２０ｉ（ｉ＝１，２）は、ゲートが行選択信号ＳＲＬｉを受ける制御線４１ｉに接続されている。カットオフトランジスタ２４ｉ（ｉ＝１，２）は、ゲートが信号Ｖｂｓｔを受ける制御線４２ｉに接続されている。マルチプレクサ３０ｊ（ｊ＝１，２，３）は、書き込みイネーブル線４０からのイネーブル信号に基づいて動作し、他のブロックから入力Ｉｎｊおよび列選択信号ＳＣＬｊのうちから一方の信号を選択し、選択した信号を対応する列配線ＣＬｊに送る。なお、マルチプレクサ３０ｊ（ｊ＝１，２，３）は、対応する列配線ＣＬｊに接続されたアンチヒューズ素子１０ｉｊ（ｉ＝１，２）が書き込まれる（プログラムされる）ときは列選択信号ＳＣＬｊを選択し、通常の動作のときは他のブロックからの入力Ｉｎｊを選択する。
【００１６】
各実施形態に用いられるアンチヒューズ素子の第１乃至第４具体例をそれぞれ図３Ａ乃至図３Ｄに示す。第１具体例のアンチヒューズ素子としては、図３Ａに示すように、ソースおよびドレインが接続されたトランジスタからなるＯＴＰ（One Time Programmable）素子を用いることができる。図３Ａに示すＯＴＰメモリ素子１０Ａは、トランジスタのゲートに接続された端子１５と、トランジスタのソースおよびドレインに接続された端子１６と、を有する。初期状態ではこれらの端子１５、１６間は高抵抗状態であるが、書き込みによってゲート絶縁膜にリークパスを形成し、これらの端子１５、１６間を低抵抗状態にすることができる。すなわち、ゲート絶縁膜が抵抗変化層となり、この抵抗変化層は、高抵抗状態から低抵抗状態に不可逆的に遷移する。
【００１７】
なお、図３Ａに示す第１具体例のアンチヒューズ素子では、ゲートが端子１５に接続され、端子１６がソースおよびドレインの両方に接続されたトランジスタからなるＯＴＰメモリ素子１０Ａであったが、図３Ｂに示す第２具体例のアンチヒューズ素子１０Ｂとして、端子１５がゲートに接続され、端子１６がソースおよびドレインの一方に接続されたトランジスタからなるＯＴＰ素子であってもよい。これらのアンチヒューズ素子は、いずれも電極（端子）を２つ有しており、これらの電極（端子）間の抵抗状態を低抵抗状態あるいは高抵抗状態に設定することができる。
【００１８】
図３Ｃは、アンチヒューズ素子１０Ｃとしてｐｎ接合を用い、ｐｎ接合に大きな逆バイアスを印加して、ｐｎ接合を破壊することによって書き込みを行う第３具体例を示す断面図である。この第３具体例のアンチヒューズ素子１０Ｃは、半導体層３１に設けられたｎウェル３２と、このｎウェル３２に設けられたｐウェル３３とを備え、端子１６を介してｎウェル３２にプログラム電圧（書き込み電圧）を印加し、端子１５を介してｐウェル３３に電圧Ｖｓｓを印加する。なお同様に、ｐウェル３３にｎウェル３２を設けるようにしてｐｎ接合を形成することも可能である。
【００１９】
図３Ｄは、アンチヒューズ素子１０Ｄとしてポリシリコンから形成されたｐｎ接合を用い、ｐｎ接合に大きな逆バイアスを印加して、ｐｎ接合を破壊することによって書き込みを行う第４具体例を示す断面図である。この第４具体例のアンチヒューズ素子１０Ｄは半導体層３４上に絶縁膜３６を設け、この絶縁膜３６上にポリシリコンからなるｎ層３７およびｐ層３８を設けた構成を有している。これらのｎ層３７およびｐ層３８は、ＭＯＳトランジスタのポリシリコンからなるゲートにｎ型不純物およびｐ型不純物を導入することにより形成することができる。ｐｎ接合の接合領域でシリサイドをつけないことにより、ｐｎ接合を実現できる。ｐｎ接合を形成した後は、端子１５および端子１６を介して大きな逆バイアス電圧を印加して、破壊することができる。ポリシリコンを用いてｐｎ接合を形成する場合は、半導体層にウェルを形成するｐｎ接合に比べて小さく作ることができる。
【００２０】
このように構成されたスイッチブロック１３０においては、同一の行配線に接続された複数のアンチヒューズ素子のうち、高々１つのアンチヒューズ素子に書き込みが行われ、他のアンチヒューズ素子には書き込みが行われない。これについて図４を参照して説明する。図４は、アンチヒューズ素子１０１２に書き込みを行う場合を説明する図である。この場合、配線４４に書き込み電圧を行うための電圧Ｖｈｖを印加する。
【００２１】
一方、列配線ＣＬ１、ＣＬ３にＶｈｖとの電位差がアンチヒューズ素子の破壊電圧未満であるハイレベルの電圧（例えば、電圧Ｖｄｄ）を印加し、列配線ＣＬ２にロウレベルの電圧（例えば、Ｖｓｓ）を印加する。ここで、カットオフトランジスタ２２１は、書き込み電圧Ｖｈｖの印加によってインバータ２４１が破壊されないように保護する役割がある。制御線４２１に印加する信号Ｖｂｓｔの電位とＶｈｖの電位差が、カットオフトランジスタ２２１のゲート酸化膜およびインバータ２４１のゲート酸化膜の破壊電圧未満に設定する。ＲＬ１にＶｈｖが印加されると、カットオフトランジスタ２２１のソース/ドレイン電位が上昇するが、カットオフトランジスタ２２１とインバータ２４１の接続端子の電圧がＶｂｓｔの電位に到達したとき、カットオフトランジスタ２２１のゲート電位と接続端子との電位差がゼロになり、カットオフトランジスタ２２１がオフ状態となることで、接続端子の電位のこれ以上の増加が抑制される。これによってインバータ２４１の破壊が抑制される。また、カットオフトランジスタ２２１に関しても、ゲート電位（Ｖｂｓｔ）とＶｈｖの電位差は、ゲート絶縁膜の破壊電圧未満のため破壊されない。この状態において、制御線４１１に電圧Ｖｈｖを印加する。アンチヒューズ素子１０１１、１０１３は両端の電位差が破壊電圧未満であるため、アンチヒューズ素子１０１１、１０１３には書き込みが行われない。しかし、アンチヒューズ素子１０１２は、一方の端子に電圧Ｖｈｖが印加され、他方の端子に電圧Ｖｓｓが印加される。このため、アンチヒューズ素子１０１２に書き込みが行われる。
【００２２】
同一の行配線に接続された複数のアンチヒューズ素子のうちの１つのアンチヒューズ素子、例えばアンチヒューズ素子１０１２に書き込みが行われると、アンチヒューズ素子１０１２が導通状態となるため、他のアンチヒューズ素子１０１１、１０１３の一方（例えばアンチヒューズ素子１０１１）に書き込みを行うとしても、アンチヒューズ素子１０１１の両端子間には、書き込み電圧Ｖｈｖが印加されず、書き込みを行うことができない。
【００２３】
図２に示すスイッチブロック１３０においては、全てのアンチヒューズ素子に書き込みが行われていない初期状態、もしくは少なくとも１つの行配線（例えば、行配線Ｒｌ１，ＲＬ２）に接続される全てのアンチヒューズ素子に書き込みが行われない状態のときに、電源が投入された場合を考える。この場合、図５に示すように、選択トランジスタ２０１、２０２はオフ状態となっているので、行配線Ｒｌ１，ＲＬ２の電位はフローティング状態となる。カットオフトランジスタ２２ｉ（ｉ＝１，２）のゲートに印加される信号Ｖｂｓｔの値と、フローティング状態となっている行配線Ｒｌ１，ＲＬ２の電位とによって、カットオフトランジスタ２２ｉがオンし、インバータ２４ｉの入力側の電位が不定（フローティング状態）となる。すなわち、インバータ２４１、２４２の入力が不定となり、インバータ２４１、２４２を貫通するリーク電流が増加する可能性がある。また、このリーク電流により、待機電力が増加し、それによって電源電圧が低下するという問題が生じる可能性がある。また、インバータ２４１、２４２が貫通電流によって発生する熱、または熱電子（ホットキャリア）によって劣化または破壊されるという問題が生じる可能性がある。
【００２４】
そこで、本発明者達は、鋭意研究に努めた結果、上記問題が生じるのを抑制することのできる集積回路を発明することができた。この集積回路を以下、実施形態として説明する。
【００２５】
（第１実施形態）
第１実施形態による集積回路について図６を参照して説明する。この第１実施形態の集積回路は、スイッチブロックを有し、このスイッチブロックを図６に示す。
【００２６】
第１実施形態に係るスイッチブロック１３０Ａは、複数の行配線ＲＬ１、ＲＬ２と、行配線ＲＬ１、ＲＬ２に交差する列配線ＣＬ１、ＣＬ２、ＣＬ３と、行配線ＲＬ１、ＲＬ２に対応して設けられた出力線Ｏｕｔ１、Ｏｕｔ２と、行配線ＲＬｉ（ｉ＝１，２）と列配線ＣＬｊ（ｊ＝１，２，３）と交差領域に設けられたアンチヒューズ素子１０ｉｊと、各行配線ＲＬｉ（ｉ＝１，２）に対応して設けられたヒューズ素子１２ｉと、各行配線ＲＬｉ（ｉ＝１，２）に対応して設けられソースおよびドレインの一方が配線４４に接続されソースおよびドレインの他方が対応する行配線ＲＬｉに接続される高耐圧の選択トランジスタ２０ｉと、各行配線ＲＬｉ（ｉ＝１，２）に対応して設けられたカットオフトランジスタ２２ｉと、カットオフトランジスタ２２ｉ（ｉ＝１，２）と出力線Ｏｕｔｉとの間に設けられたインバータ２４ｉと、列配線ＣＬｊ（ｊ＝１，２、３）に対応して設けられたマルチプレクサ３０ｉと、を備えている。選択トランジスタ２０ｉ（ｉ＝１，２）は、カットオフトランジスタ２２ｉよりもゲート酸化膜の耐圧が高い。
【００２７】
各アンチヒューズ素子１０ｉｊ（ｉ＝１，２、ｊ＝１，２，３）は、一端が対応する行配線ＲＬｉに接続され、他端が対応する列配線ＣＬｊに接続される。ヒューズ素子１２ｉ（ｉ＝１，２）は、一端が対応する行配線ＲＬｉに接続され、他端が、電圧Ｖｓｓが印加される配線４６ｉに接続される。
【００２８】
選択トランジスタ２０ｉ（ｉ＝１，２）は、ゲートが行選択信号ＳＲＬｉを受ける制御線４１ｉに接続されている。カットオフトランジスタ２４ｉ（ｉ＝１，２）は、ゲートが信号Ｖｂｓｔを受ける制御線４２ｉに接続されている。マルチプレクサ３０ｊ（ｊ＝１，２，３）は、書き込みイネーブル線４０からのイネーブル信号に基づいて動作し、他のブロックからの入力Ｉｎｊおよび列選択信号ＳＣＬｊのうちから一方の信号を選択し、選択した信号を対応する列配線ＣＬｊに送る。なお、マルチプレクサ３０ｊ（ｊ＝１，２，３）は、対応する列配線ＣＬｊに接続されたアンチヒューズ素子１０ｉｊ（ｉ＝１，２）が書き込まれる（プログラムされる）ときは列選択信号ＳＣＬｊを選択し、通常の動作のときは他のブロックからの入力Ｉｎｊを選択する。
【００２９】
すなわち、この第１実施形態のスイッチブロック１３０Ａは、図２に示すスイッチブロック１３０において、各行配線ＲＬｉ（ｉ＝１，２）に対応して、一端が対応する行配線ＲＬｉに接続され、他端に電位Ｖｓｓが印加されるヒューズ素子１２ｉが設けられた構成を有している。
【００３０】
なお、ヒューズ素子１２は、例えば、各種の配線の材料よりも融点の低い金属材料から構成される。ヒューズ素子１２の材料としては、例えばＳｎＳｂ、ＢｉＳｎ、ＳｎＡｇ、ＺｎＡｌ、またはＩｎＳｎ等が挙げられる。
【００３１】
（電源投入時の動作）
次に、第１実施形態のスイッチブロック１３０Ａの電源投入時の動作について図７および図８を参照して説明する。
【００３２】
図７は、第１実施形態のスイッチブロック１３０Ａの１つの行配線ＲＬ１に接続されたアンチヒューズ素子１０１１、１０１２、１０１３のいずれにも書き込みが行われていない状態（初期状態）を示す図である。初期状態では、全てのヒューズ素子１２ｉ（ｉ＝１，２）は破断しておらず導通している。
【００３３】
図８に、行配線ＲＬ１に接続されたアンチヒューズ素子１０１１、１０１２、１０１３の電源投入時の状態を示す。この状態においては、制御線４１１および配線４４、４６１には、ロウレベルの電位（例えば、接地電位もしくはＶｓｓ）が印加される。このとき、ヒューズ素子１２１によって行配線ＲＬ１は、ロウレベルの電位となり、カットオフトランジスタ２２１のゲートが接続される配線４２１に印加される信号Ｖｂｓｔの値が仮に電源電圧Ｖｄｄになっても、インバータ２４１の入力端子には、ロウレベルの電位が印加される。このため、ｎチャネルＭＯＳトランジスタであるカットオフトランジスタ２２ｉはオン状態となり、インバータ２４ｉの入力端子に確実に電位Ｖｓｓが入力される。これにより、インバータ２４ｉ（ｉ＝１，２）の貫通電流を抑制することができる。すなわち、リーク電流によって待機電力が増加するのを抑制することができるとともに、電源電圧が低下するのを抑制することができる。また、出力端子に接続されるインバータ２４１、２４２が破壊するのを防止することができる。なお、カットオフトランジスタがｎチャネルＭＯＳトランジスタであることが好ましい理由については後述する。
【００３４】
（書き込み動作）
次に、第１実施形態のスイッチブロック１３０Ａへの書き込み動作について図９および図１０を参照して説明する。
【００３５】
図９は、アンチヒューズ素子１０１２への書き込みの第１段階を説明する図である。まず、書き込みイネーブル線４０からのイネーブル信号に基づいて、マルチプレクサ３０ｊ（ｊ＝１，２，３）は、カラム選択信号ＳＣＬｊを選択する。このとき、カラム選択信号ＳＣＬ１、ＳＣＬ２、ＳＣＬ３はそれぞれ、ハイレベル（以下、Ｈレベルとも云う）、ロウレベル（以下、Ｌレベルとも云う）、Ｈレベルの値となっている、これにより、列配線ＣＬ１、ＣＬ３にハイレベルの電位Ｖｄｄが印加される。また、制御線４１１および配線４４には書き込みのための高電圧Ｖｈｖが印加され、アンチヒューズ素子１０１２が接続される列配線ＣＬ２にロウレベルの電位Ｖｓｓが印加される。すなわち、カラム選択信号ＳＣＬ１、ＳＣＬ２、ＳＣＬ３には、それぞれ、対応する列配線ＣＬ１、ＣＬ２、ＣＬ３に接続されるアンチヒューズ素子への書き込みに対応した電位が付与される。例えば、書き込みが行われるアンチヒューズ素子に対応するカラム選択信号にはロウレベルの電位が付与され、書き込みが行われないアンチヒューズ素子に対応するカラム選択信号にはハイレベルの電位が付与される。
【００３６】
このとき、選択トランジスタ２０１がオン状態となり、ヒューズ素子１２１に電圧に応じた大きな電流が流れる。このとき、図９において、行配線ＲＬ１とカットオフトランジスタ２２１のソースおよびドレインの一方との接続ノードＱの電位は、選択トランジスタ２０１とヒューズ素子１２１との抵抗比で決まる。一般的にトランジスタの抵抗に対してヒューズ素子の抵抗は非常に小さい。このため、電圧の多くは選択トランジスタ２０１に印加され、ノードＱの電位は、ほぼＶｓｓになる。よって、この段階ではアンチヒューズ素子１０１１、１０１２、１０１３は破壊されない。しかし、ヒューズ素子１２１に大きな電流が流れるため、しばらくすると溶断される。
【００３７】
なお、図９においては、選択トランジスタ２０１は、ｎチャネルＭＯＳトランジスタであったが、ｐチャネルＭＯＳトランジスタであっても良い。この場合、選択トランジスタ２０１のゲートに印加される制御信号の極性が逆になる。
【００３８】
ヒューズ素子１２１が溶断された後の書き込みの第２段階を図１０に示す。ヒューズ素子１２１が溶断することにより断線し、ノードＱに高電圧Ｖｈｖが印加される。これにより、一端にロウレベルの電位Ｖｓｓが印加されたアンチヒューズ素子１０１２が破壊され、導通する。ここで、仮にカットオフトランジスタ２２１がｐチャネルＭＯＳトランジスタである場合は、電源電圧Ｖｄｄよりも大きい高電圧が印加されると、ソースおよびドレインと基板との間はダイオードの順方向の関係になるために、電流が流れ、書き込み電圧が低下してしまう。このような理由により、カットオフトランジスタ２２１はｎチャネルＭＯＳトランジスタであることが望ましい。
【００３９】
また、上述したように、選択トランジスタ２０１が存在することによって、高電圧Ｖｖｈの大部分の分圧が選択トランジスタ２０１に印加される。これにより、ノードＱの電位はほぼロウレベルの電位Ｖｓｓとなり、ヒューズ素子１２１が溶断されるまで、アンチヒューズ素子１０１１、１０１２、１０１３が書き込まれないという動作が可能となる。もし、選択トランジスタが存在しない場合、ヒューズ素子が溶断される以前にアンチヒューズ素子の破壊が起き、アンチヒューズ素子に大部分の電流が流れ、ヒューズ素子側は溶断しない可能性がある。
【００４０】
このようにして、第１実施形態のスイッチブロック１３０Ａにおいては、各行配線ＲＬｉ（ｉ＝１，２）に接続される複数のアンチヒューズ素子のうち、高々１つのアンチヒューズ素子に書き込みを行うことができる。すなわち、同一の行配線に接続された複数のアンチヒューズ素子のうち高々１つのアンチヒューズ素子に書き込みが行われる。
【００４１】
（通常動作）
書き込みが行われた第１実施形態のスイッチブロック１３０Ａにおける通常の動作（読み出し動作）について、図１１を参照して説明する。図１１は、第１実施形態のスイッチブロック１３０Ａにおいて、アンチヒューズ素子１０１２、１０２３に書き込みが行われた状態を示す図である。すなわち、アンチヒューズ素子１０１２、１０２３がそれぞれ導通しているとともに、ヒューズ素子１２１、１２２は破断している。この通常動作時においては、各選択トランジスタ２０ｉ（ｉ＝１，２）はオフ状態で、カットオフトランジスタ２２ｉはオン状態となっている。
【００４２】
この状態において、マルチプレクサ３０ｊ（ｊ＝１，２，３）によって、他のブロックからの入力Ｉｎｊが選択され、この選択された入力Ｉｎｊが対応する列配線ＣＬｊに送られる。入力Ｉｎ１〜Ｉｎ３の値とスイッチブロック１３０Ａのアンチヒューズ素子に書き込まれた情報とに応じた信号が出力線Ｏｕｔ１、Ｏｕｔ２から出力される。例えば、入力Ｉｎ１，Ｉｎ３がＨレベルの信号で入力Ｉｎ２がＬレベルの信号である場合は、出力線Ｏｕｔ１からＨレベルの信号が出力されるが、出力線Ｏｕｔ２からＬレベルの信号が出力される。また、入力Ｉｎ１，Ｉｎ２がＨレベルの信号で入力Ｉｎ３がＬレベルの信号である場合は、出力線Ｏｕｔ２からＨレベルの信号が出力されるが、出力線Ｏｕｔ１からはＬレベルの信号が出力されない。
【００４３】
このようにして、マルチプレクサ３０ｊ（ｊ＝１，２，３）によって選択された入力Ｉｎ１〜Ｉｎ３の値およびスイッチブロック１３０Ａのアンチヒューズ素子に書き込まれた情報に応じた信号が出力線Ｏｕｔ１、Ｏｕｔ２から出力される。なお、図１１においては、異なる列配線に接続されるアンチヒューズ素子１０１２、１０２３に書き込みが行われている。しかし、同一の列配線に接続されたアンチヒューズ素子、例えば、アンチヒューズ素子１０１２、１０２２に書き込みを行ってもよい。この場合、入力Ｉｎ１，Ｉｎ３がＨレベルの信号で入力Ｉｎ２がＬレベルの信号である場合は、出力線Ｏｕｔ１および出力線Ｏｕｔ２からＨレベルの信号が出力される。以上のことより、各マルチプレクサ３０ｊ（ｊ＝１，２，３）は、アンチヒューズ素子の一端に動作に応じた電位を供給する駆動回路を構成する。
【００４４】
以上説明したように、第１実施形態によれば、リーク電流による待機電力が増加するのを抑制することができるとともに、メモリの出力端子に接続されるインバータが破壊するのを抑制することができる。
【００４５】
（第２実施形態）
第２実施形態による集積回路について図１２を参照して説明する。この第２実施形態の集積回路はルックアップテーブル回路を有し、このルックアップテーブル回路を図１２に示す。
【００４６】
第２実施形態のルックアップテーブル回路１４０は、複数のメモリセルＭｉ（ｉ＝１，２）と、各メモリセルＭｉに対応して設けられたマルチプレクサ７０ｉと、マルチプレクサ９０と、インバータ９２１，９２２，９２３と、インバータ９４と、を備えている。
【００４７】
各メモリセルＭｉ（ｉ＝１，２）は、アンチヒューズ素子５０ｉと、ヒューズ素子５２ｉと、高耐圧の選択トランジスタ６０ｉと、ｎチャネルＭＯＳトランジスタからなるカットオフトランジスタ６２ｉと、インバータ６４ｉと、を備えている。選択トランジスタ６０ｉ（ｉ＝１，２）は、カットオフトランジスタ６２ｉよりもゲート酸化膜の耐圧が高い。
【００４８】
アンチヒューズ素子５０ｉ（ｉ＝１，２）は、一端が列配線ＬＣＬｉに接続され、他端がノードＱｉに接続される。ヒューズ素子５２ｉ（ｉ＝１，２）は、一端がノードＱｉに接続され、他端が配線８６に接続される。配線８６は、ロウレベルの電位Ｖｓｓが印加される。
【００４９】
選択トランジスタ６０ｉ（ｉ＝１，２）は、ソースおよびドレインの一方が配線８４に接続され、ソースおよびドレインの他方がノードＱｉに接続され、ゲートが行配線ＬＲＬｉに接続される。カットオフトランジスタ６２ｉ（ｉ＝１，２）は、ソースおよびドレインの一方がノードＱｉに接続され、ソースおよびドレインの他方がインバータ６４ｉの入力端子に接続され、ゲートが制御線７２に接続される。インバータ６４ｉ（ｉ＝１，２）は、出力端子がマルチプレクサ９０の入力端子に接続される。
【００５０】
マルチプレクサ９０は、インバータ９２１，９２２，９２３を介して入力される入力信号ＬＩ１、ＬＩ２、ＬＩ３に基づいて、インバータ６４１、６４２から送られてくる信号のうちの１つの信号を選択し、インバータ９４を介して出力線Ｏｕｔに送出する。
【００５１】
マルチプレクサ７０ｊ（ｊ＝１，２）は、書き込みイネーブル線４０からのイネーブル信号に基づいてロウレベルの電位Ｖｓｓと、ハイレベルの電位Ｖｄｄとのうちの一方を選択し、選択した電位を列配線ＬＣＬｉに送出する。なお、マルチプレクサ７０ｊ（ｊ＝１，２，３）は、列配線ＬＣＬｊに接続されたアンチヒューズ素子１０ｉｊ（ｉ＝１，２）が書き込まれる（プログラムされる）ときはロウレベルの電位Ｖｓｓを選択し、通常の動作のときはハイレベルの電位Ｖｄｄを選択する。
【００５２】
次に、第２実施形態のルックアップテーブル回路１４０の電源投入時の動作について、図１３および図１４を参照して説明する。
【００５３】
（電源投入時の動作）
図１３は、メモリセルＭ１に書き込みが行われていない状態を示す図である。この状態においては、ヒューズ素子５２１は、破断しておらず導通している。
【００５４】
図１４に、電源投入時の状態を示す。この状態においては、行配線ＬＲＬ１および配線８４には、ロウレベルの電位（例えば、接地電位もしくはＶｓｓ）が印加される。このとき、選択トランジスタ６０１は、オフ状態であるので、ヒューズ素子５２１によってノードＱ１は、ロウレベルの電位となり、カットオフトランジスタ６２１のゲートが接続される配線７２に印加される信号Ｖｂｓｔの値が仮に電源電圧Ｖｄｄになっても、インバータ６４１の入力端子には、ロウレベルの電位が印加される。このため、カットオフトランジスタ６２ｉはオン状態となり、インバータ６４ｉの入力端子に確実に電位Ｖｓｓが入力される。これにより、インバータ６４１の貫通電流を抑制することができる。すなわち、リーク電流によって待機電力が増加するのを抑制することができるとともに、電源電圧が低下するのを抑制することができる。また、出力端子に接続されるインバータ６４１、６４２が破壊するのを防止することができる。
【００５５】
（書き込み動作）
次に、第２実施形態のルックアップテーブル回路１４０への書き込み動作について図１５および図１６を参照して説明する。
【００５６】
図１５は、メモリセルＭ１への書き込みの第１段階を説明する図である。まず、書き込みイネーブル線４０からのイネーブル信号に基づいて、各マルチプレクサ７０ｉ（ｉ＝１，２）は、ロウレベルの電位Ｖｓｓを選択する。今、メモリセルＭ１のメモリセルに書き込みが行われる場合は、マルチプレクサ７０１によってロウレベルの電位Ｖｓｓが選択され、マルチプレクサ７０２によってロウレベルの電位Ｖｓｓが選択される。また、行配線ＬＲＬ１および配線８４には書き込みのための高電圧Ｖｈｖが印加される。
【００５７】
このとき、選択トランジスタ６０１がオン状態となり、ヒューズ素子５２１に電圧に応じた大きな電流が流れる。また、図１５において、ノードＱ１の電位は、選択トランジスタ６０１とヒューズ素子５２１との抵抗比で決まる。一般的にトランジスタの抵抗に対してヒューズ素子の抵抗は非常に小さい。このため、電圧の多くは選択トランジスタ６０１に印加され、ノードＱ１の電位は、ほぼＶｓｓになる。よって、この段階ではアンチヒューズ素子５０１は破壊されない。しかし、ヒューズ素子６２１に大きな電流が流れるため、しばらくすると溶断される。
【００５８】
一方、行配線ＬＲＬ２には高電圧Ｖｈｖは印加されず、選択トランジスタ６０２はオフ状態となる。また、列配線ＬＣＬ２にはロウレベルの電位Ｖｓｓが印加されるため、ヒューズ素子５０２には電圧が印加されず、電流が流れない。
【００５９】
なお、図１２においては、選択トランジスタ６０１は、ｎチャネルＭＯＳトランジスタであったが、ｐチャネルＭＯＳトランジスタであっても良い。この場合、選択トランジスタ６０１のゲートに印加される制御信号の極性が逆になる。
【００６０】
ヒューズ素子５２１が溶断された後の書き込みの第２段階を図１６に示す。ヒューズ素子５２１が溶断することにより断線し、ノードＱ１に高電圧Ｖｈｖが印加される。これにより、一端にロウレベルの電位Ｖｓｓが印加されたアンチヒューズ素子５０１が破壊され、導通する。
【００６１】
また、上述したように、選択トランジスタ６０１が存在することによって、高電圧Ｖｖｈの大部分の分圧が選択トランジスタ６０１に印加される。これにより、ノードＱ１の電位はほぼロウレベルの電位Ｖｓｓとなり、ヒューズ素子５２１が溶断されるまで、アンチヒューズ素子５０１が書き込まれないという動作が可能となる。もし、選択トランジスタが存在しない場合、ヒューズ素子が溶断される以前にアンチヒューズ素子の破壊が起き、アンチヒューズ素子に大部分の電流が流れ、ヒューズ素子側は溶断しない可能性がある。
【００６２】
このようにして、第２実施形態のルックアップテーブル回路１４０においては、各メモリセルＭｉ（ｉ＝１，２）に含まれるアンチヒューズ素子５０ｉに書き込みを行うことができる。
【００６３】
（通常動作）
書き込みが行われた第２実施形態のルックアップテーブル回路１４０における通常の動作（読み出し動作）においては、マルチプレクサ７０ｊ（ｊ＝１，２）によって選択されたハイレベルの信号（＝Ｖｄｄ）およびルックアップテーブル回路１４０のアンチヒューズ素子に書き込まれた情報に応じた信号がインバータ６４１、６４２を介してマルチプレクサ９０に送られる。マルチプレクサ９０は、入力信号ＬＩ１、ＬＩ２、ＬＩ３に基づいて、インバータ６４１、６４２から送られてくる信号のうちの１つの信号を選択し、インバータ９４を介して出力線Ｏｕｔに送出する。例えば、メモリセルＭ１に書き込みが行われメモリセルＭ２に書き込みが行われていない場合を考える。この場合、アンチヒューズ素子５０１は導通しヒューズ素子５２１は破断している。しかし、アンチヒューズ素子５０２は導通せずヒューズ素子５２１は破断していない。また、各選択トランジスタ６０ｉ（ｉ＝１，２）はオフ状態であり、各カットオフトランジスタ６２ｉはオン状態となっている。
【００６４】
この状態で、マルチプレクサ７０ｊ（ｊ＝１，２）によって選択された信号の値（＝Ｖｄｄ）が各列配線ＬＣＬｊに印加される。すると、インバータ６４１からＬレベルの信号が、インバータ６４２からＨレベルの信号がマルチプレクサ９０にそれぞれ送られる。このとき、マルチプレクサ９０は、入力信号ＬＩ１、ＬＩ２、ＬＩ３に基づいて、インバータ６４１、６４２から送られてくる信号のうちの１つの信号を選択する。インバータ６４１から送られてくる信号を選択すればＬレベルの信号がインバータ９４に送られ、出力線ＯｕｔにＨレベルの信号が送出される。また、インバータ６４２から送られてくる信号を選択すればＨレベルの信号がインバータ９４に送られ、出力線ＯｕｔにＬレベルの信号が送出される。以上のことより、各マルチプレクサ７０ｊ（ｊ＝１，２）は、アンチヒューズ素子の一端に動作に応じた電位を供給する駆動回路を構成する。
【００６５】
以上説明したように、第２実施形態によれば、リーク電流による待機電力が増加するのを抑制することができるとともに、メモリの出力端子に接続されるインバータが破壊するのを抑制することができる。
【００６６】
（変形例）
第２実施形態の変形例によるルックアップテーブル回路について図１７を参照して説明する。
【００６７】
この変形例のルックアップテーブル回路は、図１２に示す第２実施形態のルックアップテーブル回路１４０において、複数のメモリセルＭ１，Ｍ２を図１７に示すメモリセルＭに置き換えた構成を有している。
【００６８】
この図１７に示すメモリセルにおいては、選択トランジスタ６０、ヒューズ素子５２、アンチヒューズ素子５０が直列に接続された構成を有している。
【００６９】
この変形例においては、初期状態では全ての選択トランジスタ６０をオンの状態にしておき、ヒューズ素子５２より一定電圧を印加する。書き込みは、アンチヒューズ素子５０の破壊後に流れる電流によってヒューズ素子５２を破断する。
【００７０】
しかし、この変形例においては、メモリセルへの書き込み後は、ヒューズ素子５２の破断によってアンチヒューズ素子５０にアクセスが不可能となる。このため、メモリセルが書き込まれているかどうかの確認や、追加書き込みが不可能となってしまう。
【００７１】
これに対して、図１２に示す第２実施形態においては、アンチヒューズ素子の書き込み後に、再度アクセスが可能であり、メモリセルからの読み出し、メモリセルへの追加書き込みが可能となる。
【００７２】
（第３実施形態）
第３実施形態による集積回路を図１８に示す。この第３実施形態の集積回路は、基本ブロック１１０Ａを有し、この基本ブロック１１０Ａは、図６に示す第１実施形態のスイッチブロック１３０Ａと、図１２に示す第２実施形態のルックアップテーブル回路１４０と、を備えている。
【００７３】
この第３実施形態の基本ブロック１１０Ａは、スイッチブロック１３０Ａの配線４４とルックアップテーブル回路１４０の配線８４が接続される。
【００７４】
ルックアップテーブル回路１４０においては、マルチプレクサ７０ｊ（ｊ＝１，２）のそれぞれの一端にロウレベルの電位Ｖｓｓを受け、他端にハイレベルの電位Ｖｄｄを受ける。各マルチプレクサ７０ｊ（ｊ＝１，２）は、書き込みイネーブル線４０からのイネーブル信号に基づいて、ロウレベルの電位Ｖｓｓおよびハイレベルの電位Ｖｄｄのうちの一方を選択する。アンチヒューズ素子５０１、５０２に書き込みを行う場合は、各マルチプレクサ７０ｊ（ｊ＝１，２）によってロウレベルの電位Ｖｓｓが選択される。ルックアップテーブル回路１４０が通常の動作を行う場合は、各マルチプレクサ７０ｊ（ｊ＝１，２）によってハイレベルの電位Ｖｄｄが選択される。
【００７５】
スイッチブロック１３０Ａにおいては、マルチプレクサ３０１は、一端に列選択信号ＳＣＬ１を受け、他端にルックアップテーブル回路１４０のインバータ９４の出力を受ける。マルチプレクサ３０ｊ（ｊ＝２，３）のそれぞれの一端に列選択信号ＳＣＬｊを受け、他端に他の基本ブロックからの入力Ｉｎｊを受ける。各マルチプレクサ３０ｊ（ｊ＝２，３）は、書き込みイネーブル線４０からのイネーブル信号に基づいて、列選択信号ＳＣＬｊおよび他の基本ブロックからの入力Ｉｎｊのうちの一方を選択する。アンチヒューズ素子１０１１〜１０２３のうちの少なくとも１つに書き込みを行う場合は、各マルチプレクサ３０ｊ（ｊ＝１，２，３）によって列選択信号ＳＣＬｊが選択される。スイッチブロック１３０Ａが通常の動作を行う場合は、マルチプレクサ３０１によってルックアップテーブル回路１４０のインバータ９４の出力が選択され、マルチプレクサ３０ｊ（ｊ＝１，２，３）によって他の基本ブロックからの入力Ｉｎｊが選択される。
【００７６】
また、スイッチブロック１３０Ａにおいては、出力線Ｏｕｔ１からの信号は、他の基本ブッロクにおけるルックアップテーブル回路の入力信号のうちの１つとなる。また、出力線Ｏｕｔ２からの信号は、同じ基本ブロック１１０Ａにおけるルックアップテーブル回路１４０の入力信号ＬＩ３となる。なお、ルックアップテーブル回路１４０の入力信号ＬＩ１、ＬＩ２は他の基本ブロックから送出されてくる。
【００７７】
このように構成された第３実施形態の集積回路も、第１実施形態と同様の効果を奏することができるとともに、第２実施形態と同様の効果を奏することができる。したがって、第３実施形態も第１および第２実施形態と同様に、リーク電流によって待機電力が増加するのを抑制することができるとともに、電源電圧が低下するのを抑制することができる。また、インバータ２４１、２４２、６４１、６４２が破壊するのを防止することができる。
【００７８】
（第４実施形態）
第４実施形態による集積回路装置を図１９に示す。この第４実施形態の集積回路装置は、第１乃至第３実施形態のいずれかの集積回路を含む回路３００と、マイクロプロセッサ（以下、ＭＰＵ(Micro-Processing Unit)とも云う）３２０と、メモリ３４０と、インターフェイス（Ｉ／Ｆ）３６０とを備えており、これらの構成要素は、バス線３８０を介して接続されている。
【００７９】
ＭＰＵ３２０はプログラムに従い動作する。メモリ３４０は、ＭＰＵ３２０が動作するためのプログラムが予め記憶される。また、メモリ３４０はＭＰＵ３２０が動作する際のワークメモリとしても用いられる。Ｉ／Ｆ３６０は、ＭＰＵ３２０の制御に従い外部の機器と通信を行う。
【００８０】
この第４実施形態も第１乃至第３実施形態と同様の効果を奏することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８２】
１０Ａ、１０Ｂ、１０１１〜１０２３  アンチヒューズ素子  
１２１、１２２  ヒューズ素子
２０１、２０２  選択トランジスタ
２２１、２２２  カットオフトランジスタ
２４１、２４２  インバータ
３０１、３０２、３０３  マルチプレクサ
４０  書き込みイネーブル線
４１１、４１２  制御線
４２１、４２２  制御線
４４、４６  配線
５０１〜５０２  アンチヒューズ素子
５２１、５２２  ヒューズ素子
６０１、６０２  選択トランジスタ
６２１、６２２  カットオフトランジスタ
６４１、６４２  インバータ
８０  書き込みイネーブル線
７０１、７０２  マルチプレクサ
７２  制御線
８４、８６  配線
９０  マルチプレクサ
９２１、９２２、９２３  インバータ
９４  インバータ
ＣＬ１、ＣＬ２、ＣＬ３  列選択線
Ｉｎ１、Ｉｎ２、Ｉｎ３  入力
ＬＩ１、ＬＩ２、ＬＩ３  入力信号
Ｍ１、Ｍ２  メモリセル
Ｏｕｔ、Ｏｕｔ１、Ｏｕｔ２  出力線
ＲＬ１、ＲＬ２  行選択線
ＳＣＬ１、ＳＣＬ２、ＳＣＬ３  列選択信号
ＳＲＬ１、ＳＲＬ２  行選択信号
【図１】
2017028073.tif 000003
【図２】
2017028073.tif 000004
【図３Ａ】
2017028073.tif 000005
【図３Ｂ】
2017028073.tif 000006
【図３Ｃ】
2017028073.tif 000007
【図３Ｄ】
2017028073.tif 000008
【図４】
2017028073.tif 000009
【図５】
2017028073.tif 000010
【図６】
2017028073.tif 000011
【図７】
2017028073.tif 000012
【図８】
2017028073.tif 000013
【図９】
2017028073.tif 000014
【図１０】
2017028073.tif 000015
【図１１】
2017028073.tif 000016
【図１２】
2017028073.tif 000017
【図１３】
2017028073.tif 000018
【図１４】
2017028073.tif 000019
【図１５】
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【図１６】
2017028073.tif 000021
【図１７】
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【図１８】
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【図１９】
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