(57)【要約】【課題】熱が発生したとしても、確実に冷却効果を得ることができるセラミック配線基板を提供すること。【解決手段】本発明のセラミック配線基板１１は、セラミック部材２３、第１面側表層電極２４及びビアアレイ２８を備える。セラミック部材２３は、セラミック材料を用いて第１面２１及び第２面２２を有する板状に形成される。第１面側表層電極２４は第１面２１上に配置される。ビアアレイ２８は、セラミック部材２３に埋設されるとともに第１面側表層電極２４に接続される複数のビア導体２７からなる。なお、セラミック配線基板１１は、第１面側表層電極２４上に電力用半導体素子１２の出力端子８１が接合可能である。また、第１面側表層電極２４の主体となる導電性材料のゼーベック係数は、ビア導体２７の主体となる導電性材料のゼーベック係数よりも小さくなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
セラミック材料を用いて第１面及び第２面を有する板状に形成されるセラミック部材と、前記第１面上に配置される第１面側表層電極と、前記セラミック部材に埋設されるとともに前記第１面側表層電極に接続される複数のビア導体からなるビアアレイとを備え、前記第１面側表層電極上に電力用半導体素子の出力端子が接合可能なセラミック配線基板であって、
前記第１面側表層電極の主体となる導電性材料のゼーベック係数は、前記ビア導体の主体となる導電性材料のゼーベック係数よりも小さい
ことを特徴とするセラミック配線基板。
【請求項２】
前記第２面上に配置される第２面側表層電極を備え、
前記ビアアレイを構成する複数のビア導体は、前記第１面側表層電極と前記第２面側表層電極との両方に接続され、
前記第２面側表層電極の主体となる導電性材料のゼーベック係数は、前記ビア導体の主体となる導電性材料のゼーベック係数よりも小さい
ことを特徴とする請求項１に記載のセラミック配線基板。
【請求項３】
前記第１面側表層電極は、前記セラミック部材の表面及び前記ビアアレイを構成する複数のビア導体の端面に接合され、タングステン及びモリブデンの少なくとも一方からなるベース層を含んで構成されることを特徴とする請求項１または２に記載のセラミック配線基板。
【請求項４】
前記ビアアレイは、前記電力用半導体素子が搭載される搭載領域の直下に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のセラミック配線基板。
【請求項５】
前記ビアアレイは、前記電力用半導体素子が搭載される搭載領域の直下から外れた位置に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のセラミック配線基板。
【請求項６】
セラミック材料を用いて第１面及び第２面を有する板状に形成されるセラミック部材と、前記第１面上に配置される第１面側表層電極と、前記セラミック部材に埋設されるとともに前記第１面側表層電極に接続される複数のビア導体からなるビアアレイとを備えるセラミック配線基板と、
前記第１面側表層電極上に自身の出力端子が接合される電力用半導体素子と
を備える半導体モジュールであって、
前記第１面側表層電極の主体となる導電性材料のゼーベック係数は、前記ビアアレイを構成するビア導体の主体となる導電性材料のゼーベック係数よりも小さい
ことを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１面側表層電極にビアアレイが接続された構造を有するセラミック配線基板、及び、セラミック配線基板に電力用半導体素子を接合した構造を有する半導体モジュールに関するものである。
【背景技術】
【０００２】
電力変換機器（インバータやＤＣ−ＤＣコンバータ）などの大電流を流す機器には、電力用のパワー半導体素子が用いられている。パワー半導体素子は、例えば、セラミック配線基板に実装された状態（半導体モジュールの状態）で使用されるものである。また、近年、半導体モジュールの小型化や高密度化が望まれている。半導体モジュールの小型化や高密度化を実現する手法としては、例えば、パワー半導体素子の底面に配置された多数の端子を、セラミック配線基板側の導体に対してフリップチップ接続することなどが挙げられる。
【０００３】
しかしながら、フリップチップ接続を行う場合、小型化、高密度化に伴って発熱密度が増大するため、必然的に半導体モジュール全体が高温化し、半導体モジュールを構成する部材、特に樹脂部材の耐熱温度を超えてしまう。そこで、この問題を解決するための構造が種々提案されている（例えば、特許文献１，２参照）。詳述すると、特許文献１では、Ｎ型材料、金属系材料（銅合金）、炭化珪素、窒化アルミニウムのいずれかからなる冷却手段を、半導体素子のドレイン電極またはコレクタ電極に設け、冷却手段をペルチェ効果により冷却させる電源と半導体素子の駆動電源とを共通化した構造が提案されている。また、特許文献２では、特許文献１の改良発明、具体的には、ペルチェ材料を一対の銅板で挟み込んでなる冷却手段を備え、半導体素子を搭載する側の銅板に突設部を形成した構造が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５１５４２３４号公報（図１等）
【特許文献２】特許第５４５３２９６号公報（図５，図６等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１に記載の従来技術では、冷却手段に使用される材料の抵抗値がいずれも高いため、ジュール熱が発生しやすい。よって、電流が流れる際の効率が悪く、回路配線としては不向きである。また、ペルチェ効果による冷却手段の冷却を行ったとしても、ジュール熱の発生によって冷却効果が弱くなるため、冷却性能が低下してしまうという問題もある。
【０００６】
また、特許文献２に記載の従来技術にも同様の問題がある。即ち、特許文献２の図３，図４に記載の構造では、ペルチェ材料の抵抗値が高く、ジュール熱が発生しやすいため、電流が流れる際の効率が悪い。また、ペルチェ効果による冷却を行ったとしても、ジュール熱によって冷却効果が弱くなってしまうという問題もある。特に、特許文献２の図５に記載の構造では、ジュール熱に加えてペルチェモジュール自身の熱も発生するため、冷却効果がよりいっそう弱くなるという問題がある。
【０００７】
本発明は上記の課題に鑑みてなされたものであり、その目的は、熱が発生したとしても、確実に冷却効果を得ることができるセラミック配線基板、及びそのセラミック配線基板を備える半導体モジュールを提供することにある。
【課題を解決するための手段】
【０００８】
そして、上記課題を解決するための手段（手段１）としては、セラミック材料を用いて第１面及び第２面を有する板状に形成されるセラミック部材と、前記第１面上に配置される第１面側表層電極と、前記セラミック部材に埋設されるとともに前記第１面側表層電極に接続される複数のビア導体からなるビアアレイとを備え、前記第１面側表層電極上に電力用半導体素子の出力端子が接合可能なセラミック配線基板であって、前記第１面側表層電極の主体となる導電性材料のゼーベック係数は、前記ビア導体の主体となる導電性材料のゼーベック係数よりも小さいことを特徴とするセラミック配線基板がある。
【０００９】
従って、手段１に記載の発明によると、第１面側表層電極と複数のビア導体（ビアアレイ）とが電気的に接続され、第１面側表層電極の主体となる導電性材料のゼーベック係数が、ビア導体の主体となる導電性材料のゼーベック係数よりも小さくなっている。このため、第１面側表層電極からビア導体に電流が流れると、第１面側表層電極とビア導体との接続部において、ペルチェ効果による第１面側表層電極からビア導体への吸熱が発生する。よって、第１面側表層電極上に電力用半導体素子を接合した場合には、電力用半導体素子で発生した熱がセラミック部材中に導かれることにより、電力用半導体素子が冷却されるようになる。従って、熱が発生したとしても、セラミック配線基板による電力用半導体素子の冷却を確実に行うことができる。
【００１０】
ここで、「ビア導体の主体となる導電性材料」とは、ビア導体を構成する導電性材料のうち最も体積含有量が多い導電性材料をいう。また、「第１面側表層電極の主体となる導電性材料」とは、第１面側表層電極が複数の層からなる場合において、最も厚い層を構成する導電性材料をいう。
【００１１】
セラミック配線基板は、セラミック材料を用いて第１面及び第２面を有する板状に形成されるセラミック部材を備える。セラミック部材を構成するセラミック材料としては、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化ホウ素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用される。また、ホウケイ酸ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体を使用してもよい。
【００１２】
セラミック配線基板は、第１面上に配置される第１面側表層電極を備える。なお、第１面側表層電極は、セラミック部材の表面及びビアアレイを構成する複数のビア導体の端面に接合され、タングステン及びモリブデンの少なくとも一方からなるベース層を含んで構成されるものであってもよい。このようにした場合、セラミック部材及びビア導体との同時焼成によって第１面側表層電極を形成できるため、第１面側表層電極とセラミック部材との密着性、及び、第１面側表層電極とビア導体との密着性を向上させることができる。また、ベース層とは異なる層をタングステンやモリブデンよりも導電性が高い材料で形成することにより、第１面側表層電極の導電性を確保することができる。
【００１３】
また、セラミック配線基板は、セラミック部材に埋設されるとともに第１主面側表層電極に接続される複数のビア導体からなるビアアレイを備えている。なお、「第１面側表層電極の主体となる導電性材料のゼーベック係数（μＶ／Ｋ）が、ビア導体の主体となる導電性材料のゼーベック係数（μＶ／Ｋ）よりも小さい」という関係を満たしているのであれば、第１面側表層電極の主体となる導電性材料及びビア導体の主体となる導電性材料は特に限定される訳ではない。ここで、導電性材料としては、例えば、アンチモニー（４７μＶ／Ｋ）、ニクロム（２５μＶ／Ｋ）、タングステン（７．５μＶ／Ｋ）、モリブデン（１０μＶ／Ｋ）、金（６．５μＶ／Ｋ）、銀（６．５μＶ／Ｋ）、銅（６．５μＶ／Ｋ）、アルミニウム（３．５μＶ／Ｋ）、ニッケル（−１５μＶ／Ｋ）、コンスタンタン（−３５μＶ／Ｋ）、ビスマス（−７２μＶ／Ｋ）などが挙げられる。また、導電性材料として、タングステンとモリブデンとの合金も選択可能である。
【００１４】
なお、セラミック配線基板が備える第１面側表層電極上には、電力用半導体素子の出力端子が接合可能である。ここで、電力用半導体素子としては、例えば、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）などのパワートランジスタを挙げることができる。さらに、電力用半導体素子として、ダイオード（ショットキーバリアダイオード）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ：Gate Turn-Off thyristor ）、トライアック（ＴＲＩＡＣ：Triode AC Switch）などを挙げることもできる。
【００１５】
また、ビアアレイは、電力用半導体素子が搭載される搭載領域の直下に配置されていることがよい。このようにすれば、セラミック部材の平面方向への大型化を防止することができる。なお、ビアアレイは、電力用半導体素子が搭載される搭載領域の直下から外れた位置に配置されていてもよい。このようにした場合、発熱源である電力用半導体素子から離れた位置に熱を輸送して放熱させることができるため、セラミック配線基板の放熱性が向上する。
【００１６】
さらに、セラミック配線基板は、第２面上に配置される第２面側表層電極を備え、ビアアレイを構成する複数のビア導体は、第１面側表層電極と第２面側表層電極との両方に接続され、第２面側表層電極の主体となる導電性材料のゼーベック係数は、ビア導体の主体となる導電性材料のゼーベック係数よりも小さくなっていてもよい。このようにすれば、第１面側表層電極からビア導体に電流が流れる際に、第１面側表層電極とビア導体との接続部において、ペルチェ効果による第１面側表層電極からビア導体への吸熱が発生する。さらに、ビア導体から第２面側表層電極に電流が流れる際に、ビア導体と第２面側表層電極との接続部において、ペルチェ効果によるビア導体から第２面側表層電極への発熱が発生する。よって、第１面側表層電極上に電力用半導体素子を接合した場合には、電力用半導体素子で発生した熱がセラミック部材中を通過して第２面側表層電極に導かれることにより、電力用半導体素子が冷却されるようになる。従って、熱が発生したとしても、セラミック配線基板による電力用半導体素子の冷却を確実に行うことができる。
【００１７】
上記課題を解決するための別の手段（手段２）としては、セラミック材料を用いて第１面及び第２面を有する板状に形成されるセラミック部材と、前記第１面上に配置される第１面側表層電極と、前記セラミック部材に埋設されるとともに前記第１面側表層電極に接続される複数のビア導体からなるビアアレイとを備えるセラミック配線基板と、前記第１面側表層電極上に自身の出力端子が接合される電力用半導体素子とを備える半導体モジュールであって、前記第１面側表層電極の主体となる導電性材料のゼーベック係数は、前記ビアアレイを構成するビア導体の主体となる導電性材料のゼーベック係数よりも小さいことを特徴とする半導体モジュールがある。
【００１８】
従って、手段２に記載の発明によると、第１面側表層電極と複数のビア導体（ビアアレイ）とが電気的に接続され、第１面側表層電極の主体となる導電性材料のゼーベック係数が、ビア導体の主体となる導電性材料のゼーベック係数よりも小さくなっている。このため、第１面側表層電極からビア導体に電流が流れると、第１面側表層電極とビア導体との接続部において、ペルチェ効果による第１面側表層電極からビア導体への吸熱が発生する。よって、第１面側表層電極上に接合された電力用半導体素子で発生した熱は、セラミック部材中に導かれるため、電力用半導体素子が冷却されるようになる。従って、熱が発生したとしても、セラミック配線基板による電力用半導体素子の冷却を確実に行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態における半導体モジュールを示す概略断面図。
【図２】第１面側表層電極及び第２面側表層電極の構成を示す断面図。
【図３】セラミック部材及びビアアレイをブロックに変更した場合の構造を示す断面図。
【図４】他の実施形態における半導体モジュールを示す概略断面図。
【図５】他の実施形態における半導体モジュールを示す概略断面図。
【図６】他の実施形態における半導体モジュールを示す概略断面図。
【発明を実施するための形態】
【００２０】
以下、本発明を具体化した一実施形態を図面に基づき詳細に説明する。
【００２１】
図１に示されるように、半導体モジュール１０は、自動車などにおける電力変換器（例えばインバータ）に用いられるパワーモジュールであり、セラミック配線基板１１、電力用半導体素子１２、放熱基板１３及び放熱器（図示略）等を備えている。
【００２２】
セラミック配線基板１１は、第１面２１（図１では下面）及び第２面２２（図１では上面）を有する板状に形成されるセラミック部材２３と、第１面２１上に配置される第１面側表層電極２４と、第２面２２上に配置される第２面側表層電極２５とを備えている。また、セラミック配線基板１１は、セラミック部材２３に埋設されるとともに表層電極２４，２５に接続される複数のビア導体２７からなる電力用のビアアレイ２８を備えている。本実施形態のセラミック部材２３は、平面視矩形状をなしている。
【００２３】
また、第１面側表層電極２４上には、電力用半導体素子１２のソース端子８１（出力端子）が接合されている。一方、第２面側表層電極２５上には、電力出力用の端子であるＮ端子９２が接合されている。ここで、本実施形態の電力用半導体素子１２としては、パワー半導体素子（パワーデバイス）であるＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor ）が用いられている。この電力用半導体素子１２には、例えば５０Ａ程度の大電流が流れ、この際には２５０℃程度の温度に発熱する。なお、第１面側表層電極２４が配置される領域は、電力用半導体素子１２が搭載される搭載領域２６である。搭載領域２６は、セラミック部材２３の第１面２１に設定されている。
【００２４】
図１に示されるように、放熱基板１３は、セラミックからなる絶縁基板１４を備え、電極１５を介して電力用半導体素子１２のドレイン端子８２に接合されている。なお、電極１５には、電力入力用の端子であるＰ端子９１が接合されている。また、放熱器は、熱伝導性に優れる金属（例えば、アルミニウム）からなり、放熱基板１３の下面に複数のネジ（図示略）を用いて固定されている。この放熱器には、表面積を増すためのフィン（図示略）が複数設けられており、放熱器の放熱性能が高められている。
【００２５】
また、セラミック部材２３は、ビア導体部３１が設けられた複数（本実施形態では２層）のセラミック層３２を積層配置してなる焼結体である。各セラミック層３２は、セラミック材料であるアルミナ（Ａｌ２Ｏ３）を用いて形成されている。また、ビア導体２７は、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されている。各ビア導体部３１は、セラミック層３２の積層方向において同軸上に配置されている。ビア導体２７（ビア導体部３１）は、ゼーベック係数が７．５μＶ／Ｋの導電性材料であるタングステンを主体として構成されている。
【００２６】
図１に示されるように、本実施形態のビアアレイ２８では、下側（第１面２１側）から上側（第２面２２側）に電流が流れるようになっている。ビアアレイ２８は、搭載領域２６の直下（図１では直上）に配置されている。また、ビアアレイ２８を構成する複数のビア導体２７は、セラミック部材２３の厚さ方向に直線的に延設された主電力用のストレートビアである。そして、各ビア導体２７は、第１面側表層電極２４及び第２面側表層電極２５の両方に接続されている。なお、各ビア導体２７は、第１面２１及び第２面２２と平行な断面において略円形状をなしている。
【００２７】
図１，図２に示されるように、各表層電極２４，２５は、平面視略長方形状をなし、厚さが１００μｍ程度となっている。また、各表層電極２４，２５は、ビア導体２７とは異なる導電性材料、具体的には、ゼーベック係数が６．５μＶ／Ｋの導電性材料である銅を主体として構成されている。即ち、第１面側表層電極２４の主体となる導電性材料のゼーベック係数は、ビア導体２７の主体となる導電性材料のゼーベック係数（７．５μＶ／Ｋ）よりも小さくなっている。同様に、第２面側表層電極２５の主体となる導電性材料のゼーベック係数も、ビア導体２７の主体となる導電性材料のゼーベック係数よりも小さくなっている。なお、表層電極２４，２５の主体となる導電性材料のゼーベック係数、及び、ビア導体２７の主体となる導電性材料のゼーベック係数の差は、１．０μＶ／Ｋ以上（本実施形態では１．０μＶ／Ｋ）である。
【００２８】
図２に示されるように、各表層電極２４，２５は、ベース層４１、密着層５１、銅めっき層６１（銅層）及び表面金属層７１をそれぞれ備えている。ベース層４１は、ビア導体２７と同じ種類の導電性材料であるタングステンからなる層であって、厚さが約１０μｍに設定されている。第１面側表層電極２４を構成するベース層４１は、セラミック部材２３の表面（第１面２１）及びビアアレイ２８を構成する各ビア導体２７の第１面２１側の端面に接合されている。また、第２面側表層電極２５を構成するベース層４１は、セラミック部材２３の表面（第２面２２）及びビアアレイ２８を構成する各ビア導体２７の第２面２２側の端面に接合されている。
【００２９】
密着層５１は、ベース層４１と銅めっき層６１との間に配置され、両者を密着させる機能を有している。密着層５１は、ニッケルめっき層５２と、チタン薄膜層５３と、銅薄膜層５４とによって構成されている。ニッケルめっき層５２はベース層４１の表面上に形成され、チタン薄膜層５３はニッケルめっき層５２の表面上に形成され、銅薄膜層５４はチタン薄膜層５３の表面上に形成されている。なお、上記したベース層４１の厚さ（約１０μｍ）は、密着層５１全体の厚さ（本実施形態では、１．０μｍ以上３．０μｍ以下）よりも大きくなっている。
【００３０】
図２に示されるように、銅めっき層６１は、密着層５１の表面上（具体的には、銅薄膜層５４の表面上）に形成され、表層電極２４，２５の主体となる層である。銅めっき層６１は、ベース層４１の表面を覆うように設けられている。本実施形態の銅めっき層６１は、電解銅めっきによって形成されためっき層であり、厚さが１００μｍに設定されている。即ち、銅めっき層６１の厚さは、ベース層４１の厚さ（約１０μｍ）よりも大きくなっている。
【００３１】
表面金属層７１は、厚さ約５．０μｍのニッケルめっき層７２と、厚さ１．０μｍ未満の金めっき層７３とによって構成されている。ニッケルめっき層７２は銅めっき層６１の表面上に形成され、金めっき層７３はニッケルめっき層７２の表面上に形成されている。
【００３２】
次に、半導体モジュール１０の動作について説明する。
【００３３】
半導体モジュール１０のＰ端子９１に電力が入力されると、Ｐ端子９１→電力用半導体素子１２のドレイン端子８２→電力用半導体素子１２のソース端子８１→第１面側表層電極２４→ビアアレイ２８（ビア導体２７）→第２面側表層電極２５→Ｎ端子９２の順に電流が流れる。
【００３４】
そして、第１面側表層電極２４からビアアレイ２８へ電流が流れる際には、ゼーベック係数が小さい導電性材料（第１面側表層電極２４）からゼーベック係数が大きい導電性材料（ビア導体２７）へ電流が流れることになる。この場合、第１面側表層電極２４とビア導体２７との接続部において、ペルチェ効果による第１面側表層電極２４からビア導体２７への吸熱が発生する。その結果、電力用半導体素子１２で発生した熱が、第１面側表層電極２４を介してビア導体２７に移動するようになる。
【００３５】
その後、ビアアレイ２８から第２面側表層電極２５へ電流が流れる際には、ゼーベック係数が大きい導電性材料（ビア導体２７）からゼーベック係数が小さい導電性材料（第２面側表層電極２５）へ電流が流れることになる。この場合、ビア導体２７と第２面側表層電極２５との接続部において、ペルチェ効果によるビア導体２７から第２面側表層電極２５への発熱が発生する。その結果、ビア導体２７に移動した熱が、第２面側表層電極２５を介して外部に放出されるようになる。
【００３６】
なお、本実施形態の表層電極２４，２５は、銅めっき層６１の表面側及び裏面側に、めっき層（ニッケルめっき層５２，７２、金めっき層７３）と、薄膜層（チタン薄膜層５３、銅薄膜層５４）と、ベース層４１（タングステンからなる層）とを有している。これらのめっき層、薄膜層及びベース層４１は異種金属からなるため、理論上は、それぞれの層同士の界面で、ペルチェ効果による吸熱や発熱が生じる。しかしながら、めっき層、薄膜層及びベース層４１は極めて薄く、隣接する層同士の間には温度差がないため、ペルチェ効果による吸熱や発熱を無視することができる。
【００３７】
次に、セラミック配線基板１１の製造方法について説明する。
【００３８】
アルミナ粉末を主成分とするセラミック材料を用いてグリーンシートを２枚形成する。そして、各グリーンシートに対してレーザ加工を行い、所定の位置に複数の貫通孔を形成する。なお、貫通孔の形成は、パンチング加工、ドリル加工等によって行ってもよい。
【００３９】
次に、従来周知のペースト印刷装置（図示略）を用いて、各グリーンシートの貫通孔に導電性ペースト（例えば、タングステンペースト）を充填し、ビア導体２７となる未焼成のビア導体部３１を形成する。さらに、ペースト印刷装置を用いて、各グリーンシートの表面上（または裏面上）に導電性ペーストを印刷し、未焼成のベース層４１を形成する。
【００４０】
そして、導電性ペーストの乾燥後、それら２枚のグリーンシートを積み重ねて配置し、シート積層方向に押圧力を付与することにより、各グリーンシートを圧着、一体化してセラミック積層体を形成する。次に、セラミック積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、グリーンシートのアルミナ及びペースト中のタングステンが同時焼結し、セラミック部材２３、ビア導体２７及びベース層４１が同時焼成によって形成される。
【００４１】
次に、セラミック部材２３の第１面２１に第１面側表層電極２４を形成するとともに、セラミック部材２３の第２面２２に第２面側表層電極２５を形成する。詳述すると、まず、ベース層４１の表面上に密着層５１を形成する。具体的には、第１面２１及び第２面２２に対して厚さ１５０μｍのドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、開口部を有するめっきレジスト（図示略）を形成する。そして、電解ニッケルめっきを行うことにより、開口部内に露出するベース層４１の表面上にニッケルめっき層５２を形成する。次に、チタンのスパッタリングを行い、ニッケルめっき層５２の表面上にチタン薄膜層５３を形成する。さらに、銅のスパッタリングを行い、チタン薄膜層５３の表面上に銅薄膜層５４を形成する。なお、この時点で、密着層５１が形成される。
【００４２】
次に、電解銅めっきを行うことにより、密着層５１の表面上（具体的には、銅薄膜層５４の表面上）に銅めっき層６１を形成する。その後、銅めっき層６１の表面に表面金属層７１を形成する。具体的には、電解ニッケルめっきを行うことにより、銅めっき層６１の表面にニッケルめっき層７２を形成する。さらに、電解金めっきを行うことにより、ニッケルめっき層７２の表面に金めっき層７３を形成する。なお、この時点で、表面金属層７１が形成される。その後、ＮａＯＨ剥離液を用いて、めっきレジストを剥離する。以上の工程によって、セラミック配線基板１１が製造される。
【００４３】
従って、本実施形態によれば以下の効果を得ることができる。
【００４４】
（１）本実施形態の半導体モジュール１０によれば、第１面側表層電極２４とビア導体２７（ビアアレイ２８）とが電気的に接続され、第１面側表層電極２４の主体となる導電性材料のゼーベック係数が、ビア導体２７の主体となる導電性材料のゼーベック係数よりも小さくなっている。このため、第１面側表層電極２４からビア導体２７に電流が流れると、第１面側表層電極２４とビア導体２７との接続部において、ペルチェ効果による第１面側表層電極２４からビア導体２７への吸熱が発生する。さらに、本実施形態では、第２面側表層電極２５とビア導体２７とが電気的に接続され、第２面側表層電極２５の主体となる導電性材料のゼーベック係数が、ビア導体２７の主体となる導電性材料のゼーベック係数よりも小さくなっている。このため、ビア導体２７から第２面側表層電極２５に電流が流れると、ビア導体２７と第２面側表層電極２５との接続部において、ペルチェ効果によるビア導体２７から第２面側表層電極２５への発熱が発生する。以上のことから、電力用半導体素子１２で発生した熱は、セラミック部材２３中を通過して第２面側表層電極２５に導かれた後、外部に放出されるため、電力用半導体素子１２が冷却されるようになる。従って、熱が発生したとしても、セラミック配線基板１１による電力用半導体素子１２の冷却を確実に行うことができる。
【００４５】
（２）本実施形態では、表層電極２４，２５及びビア導体２７の主体となる導電性材料として、抵抗値が比較的低い材料（タングステン）を用いているため、ジュール熱の発生を抑えることができる。その結果、ペルチェ効果による冷却を行う際に、ジュール熱の影響を受けにくくなるため、冷却性能の低下を防止することができる。
【００４６】
（３）本実施形態のセラミック配線基板１１において、セラミック部材２３及びビアアレイ２８を、タングステンまたはモリブデンからなるブロック１０１（厚さ１．０ｍｍ）に変更することが考えられる（図３参照）。このようにしても、ブロック１０１と表層電極１０２，１０３との界面において、理論上は、ペルチェ効果による吸熱や発熱が発生する。しかし、例えば、電流を第１面側表層電極１０２→ブロック１０１→第２面側表層電極１０３の順に流す場合（図３の矢印Ｆ１参照）には、発熱部１０４（ブロック１０１と第２面側表層電極１０３との接続部）の熱がブロック１０１を介して吸熱部１０５（ブロック１０１と第１面側表層電極１０２との接続部）に移動する（図３の矢印Ｆ２参照）。この場合、発熱部１０４と吸熱部１０５との温度差が小さくなるため、ペルチェ効果による吸熱や発熱は極めて小さいものとなる。その結果、電力用半導体素子１２で発生した熱をブロック１０１及び表層電極１０２，１０３を介して外部に放出できないという問題が生じてしまう。
【００４７】
一方、ブロック１０１よりも熱伝導率が小さいセラミック部材２３を備える本実施形態のセラミック配線基板１１であれば、発熱部（セラミック部材２３と第２面側表層電極２５との接続部）から吸熱部（セラミック部材２３と第１面側表層電極２４との接続部）への熱伝導は殆ど生じることがない。この場合、発熱部と吸熱部との温度差が確実に生じるため、ペルチェ効果による吸熱や発熱により、電力用半導体素子１２で発生した熱を確実に外部に放出することができる。
【００４８】
なお、本実施形態を以下のように変更してもよい。
【００４９】
・上記実施形態では、電力用半導体素子１２として、パワー半導体素子（パワーデバイス）であるＭＯＳ−ＦＥＴが用いられていた。しかし、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）などの他のパワー半導体素子を電力用半導体素子として用いてもよい。この場合、ＩＧＢＴのエミッタ端子（出力端子）がセラミック配線基板１１の第１面側表層電極２４上に接合され、ＩＧＢＴのコレクタ端子が放熱基板１３の電極１５に接合される。また、ダイオードなどの素子を電力用半導体素子として用いてもよい。この場合、ダイオードのカソード端子（出力端子）が第１面側表層電極２４上に接合され、ダイオードのアノード端子が放熱基板１３の電極１５に接合される。
【００５０】
・図４の半導体モジュール１１０に示されるように、ビアアレイ１１１は、電力用半導体素子１１２が搭載される搭載領域１１３の直下（図４では直上）から外れた位置に配置されていてもよい。具体的に言うと、セラミック部材１１５に、同セラミック部材１１５の部材側面１１６から張り出した張出部１１７を設け、張出部１１７にビアアレイ１１１を配置してもよい。このようにすれば、発熱源である電力用半導体素子１１２から離れた位置に熱を輸送して放熱させることができるため、セラミック配線基板１１４の放熱性が向上する。
【００５１】
・図５の半導体モジュール１２０に示されるように、電力用半導体素子１２１が搭載される搭載領域１２２の直下（図５では直上）から外れた位置にビアアレイである第１ビアアレイ１２３を配置するとともに、搭載領域１２２の直下にビアアレイである第２ビアアレイ１２４を配置してもよい。なお、第２ビアアレイ１２４を構成する複数のビア導体１２５は、電力用半導体素子１２１で発生した熱を、第１面側表層電極１２６側から第２面側表層電極１２７側に移動させて外部に放出するための貫通導体であり、電流を流すことを想定している訳ではない。よって、第１ビアアレイ１２３に接続された第２面側表層電極１２８上にはＮ端子１２９が接合される一方、第２ビアアレイ１２４に接続された第２面側表層電極１２７上にはＮ端子１２９が接合されないようになっている。従って、この半導体モジュール１２０では、第１ビアアレイ１２３でのペルチェ効果による熱輸送と、第２ビアアレイ１２４での熱伝導とによって放熱が行われるため、セラミック配線基板１３０の放熱性がよりいっそう向上する。
【００５２】
・図６の半導体モジュール１４０に示されるように、電力用半導体素子１４１が搭載される搭載領域１４２の直下（図６では直上）から外れた位置に第１ビアアレイ１４３を配置するとともに、搭載領域１４２の直下に第２ビアアレイ１４４を配置し、かつ、セラミック部材１４５内に形成された配線１４６を介して第１ビアアレイ１４３と第２ビアアレイ１４４とを接続してもよい。なお、第１ビアアレイ１４３には第２面側表層電極１４７が接続され、第２ビアアレイ１４４には第１面側表層電極１４８が接続される。また、配線１４６は、ビアアレイ１４３，１４４と同じ材料（タングステンやモリブデンなど）を用いて形成される。よって、この半導体モジュール１４０では、発熱源である電力用半導体素子１４１から離れた位置に熱を輸送して放熱させることができるため、セラミック配線基板１４９の放熱性が向上する。
【００５３】
・上記実施形態では、第１面側表層電極２４の主体となる導電性材料のゼーベック係数、及び、第２面側表層電極２５の主体となる導電性材料のゼーベック係数の両方が、ビア導体２７の主体となる導電性材料のゼーベック係数よりも小さくなっていた。しかし、第２面側表層電極２５を省略し、第１面側表層電極２４の主体となる導電性材料のゼーベック係数のみを、ビア導体２７の主体となる導電性材料のゼーベック係数より小さくしてもよい。
【００５４】
・上記実施形態の表層電極２４，２５は、タングステンからなるベース層４１を含んで構成されていた。しかし、ベース層４１は、モリブデンからなる層であってもよいし、タングステンとモリブデンとの合金からなる層であってもよい。
【００５５】
・上記実施形態では、ビア導体２７が、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されていた。しかし、ビア導体２７は、セラミック部材２３の第１面２１から第２面２２に延びる１本の導体であってもよい。
【００５６】
・上記実施形態では、ビア導体２７が、導電性材料であるタングステンを主体として構成されていたが、モリブデンなどの他の導電性材料を主体として構成されていてもよい。また、タングステンとモリブデンとの合金を主体としてビア導体２７を構成してもよい。
【００５７】
・上記実施形態では、ビア導体２７が導電性材料であるタングステンを主体として構成されるとともに、表層電極２４，２５が同じく導電性材料である銅を主体として構成されていたが、導電性材料の組み合わせを変更してもよい。例えば、ビア導体２７をタングステンを主体として構成するとともに、表層電極２４，２５を銀またはニッケルを主体として構成してもよい。また、ビア導体２７をモリブデンを主体として構成するとともに、表層電極２４，２５を銀、銅及びニッケルのいずれかを主体として構成してもよい。さらに、ビア導体２７を銅を主体として構成するとともに、表層電極２４，２５をニッケルを主体として構成してもよい。
【００５８】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００５９】
（１）上記手段１において、前記第２面上に配置される第２面側表層電極を備え、前記第１面側表層電極及び前記第２面側表層電極は、前記セラミック部材の表面及び前記ビアアレイを構成する複数のビア導体の端面に接合され、タングステン及びモリブデンの少なくとも一方からなるベース層と、前記ベース層の表面を覆うように設けられた銅層とを含んで構成され、前記ベース層と前記銅層との間に、両者を密着させる密着層が設けられることを特徴とするセラミック配線基板。
【００６０】
（２）技術的思想（１）において、前記ビア導体及び前記ベース層が、同じ種類の導電性材料からなることを特徴とするセラミック配線基板。
【００６１】
（３）技術的思想（１）または（２）において、前記セラミック部材、前記ビア導体及び前記ベース層は、同時焼成によって形成されたものであることを特徴とするセラミック配線基板。
【００６２】
（４）技術的思想（１）乃至（３）のいずれか１つにおいて、前記銅層の厚さが前記ベース層の厚さよりも大きく、前記ベース層の厚さが前記密着層の厚さよりも大きいことを特徴とするセラミック配線基板。
【００６３】
（５）技術的思想（１）乃至（４）のいずれか１つにおいて、前記密着層は、前記ベース層の表面上に設けられたニッケルめっき層と、前記ニッケルめっき層の表面上に設けられたチタン薄膜層と、前記チタン薄膜層の表面上に設けられた銅薄膜層とからなることを特徴とするセラミック配線基板。
【００６４】
（６）上記技術的思想（１）乃至（５）のいずれか１つにおいて、前記第１面側表層電極及び前記第２面側表層電極は、前記銅層の表面上に設けられたニッケルめっき層と、前記ニッケルめっき層の表面上に設けられた金めっき層とを含んで構成されることを特徴とするセラミック配線基板。
【００６５】
（７）上記手段１において、前記第２面上に配置される第２面側表層電極を備え、前記第１面側表層電極及び前記第２面側表層電極の主体となる導電性材料のゼーベック係数と、前記ビア導体の主体となる導電性材料のゼーベック係数との差が、１．０μＶ／Ｋ以上であることを特徴とするセラミック配線基板。
【００６６】
（８）上記手段１において、前記電力用半導体素子は、トランジスタまたはダイオードからなることを特徴とするセラミック配線基板。
【００６７】
（９）上記手段１において、前記第２面上に配置される第２面側表層電極を備え、前記第２面側表層電極上には、電力出力用の端子が接合可能であることを特徴とするセラミック配線基板。
【００６８】
（１０）上記手段１において、前記セラミック配線基板は、前記第２面上に配置される第２面側表層電極を備え、前記電力用半導体素子が搭載される搭載領域の直下から外れた位置に前記ビアアレイである第１ビアアレイが配置されるとともに、前記搭載領域の直下に前記ビアアレイである第２ビアアレイが配置され、前記第１ビアアレイに接続された前記第２面側表層電極上に電力出力用の端子が接合される一方、前記第２ビアアレイに接続された前記第２面側表層電極上には前記電力出力用の端子が接合されないことを特徴とするセラミック配線基板。
【符号の説明】
【００６９】
１０，１１０，１２０，１４０…半導体モジュール
１１，１１４，１３０，１４９…セラミック配線基板
１２，１１２，１２１，１４１…電力用半導体素子
２１…第１面
２２…第２面
２３，１１５，１４５…セラミック部材
２４，１２６，１４８…第１面側表層電極
２５，１２７，１２８，１４７…第２面側表層電極
２６，１１３，１２２，１４２…搭載領域
２７，１２５…ビア導体
２８，１１１…ビアアレイ
１２３，１４３…ビアアレイとしての第１ビアアレイ
１２４，１４４…ビアアレイとしての第２ビアアレイ
４１…ベース層
８１…出力端子としてのソース端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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