(57)【要約】【課題】高分解能の逓倍パルス生成回路を低コストにて実現する。【解決手段】逓倍パルス生成回路１９１では、シリアル−パラレル変換回路３０１が、入力パルス信号８１１をパラレル信号８３２に変換する。エッジ検出回路３１２は、パラレル信号の各ビット列がパルスエッジを含むか否かを検出する。第１レジスタ３２１は、パルスエッジを含む先行ビット列を保持する。第２レジスタ３２２は、パルスエッジを含む後続ビット列を保持する。計数回路３１３は、パルスエッジを含まないビット列の数を計数する。入力パルス間隔演算回路３１４は、入力パルス間隔を求める。パラレル−シリアル変換回路３０２は、パラレル信号８５１から逓倍パルス信号８１２を生成する。論理回路３００の動作周波数は、シリアル−パラレル変換回路３０１におけるサンプリング周波数およびパラレル−シリアル変換回路３０２のシリアル化周波数よりも低い。【選択図】図３
2017063350.tif 000002
【特許請求の範囲】
【請求項１】
パルス間隔取得回路であって、
シリアル信号である入力パルス信号をサンプリングしてパラレル信号に変換するシリアル−パラレル変換回路と、
前記パラレル信号の一周期に対応する各ビット列が、前記入力パルス信号の立ち上がりエッジであるパルスエッジを含むか否かを検出する、または、前記入力パルス信号の立ち下がりエッジであるパルスエッジを含むか否かを検出するエッジ検出回路と、
前記パルスエッジを含む先行ビット列を保持する第１レジスタと、
前記パルスエッジを含むビット列であって前記先行ビット列の次に出現する後続ビット列を保持する第２レジスタと、
前記先行ビット列と前記後続ビット列との間に存在するビット列の数を計数する計数回路と、
前記計数回路にて計数された値、並びに、前記第１レジスタおよび前記第２レジスタに保持された値から、前記入力パルス信号の間隔である入力パルス間隔を求める入力パルス間隔演算回路と、
を備え、
前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路および前記入力パルス間隔演算回路の動作に利用されるクロックの周波数である動作周波数が、前記シリアル−パラレル変換回路におけるサンプリング周波数よりも低いことを特徴とするパルス間隔取得回路。
【請求項２】
請求項１に記載のパルス間隔取得回路であって、
前記シリアル−パラレル変換回路と、前記パルス間隔演算回路との間に、パルスエッジを含むビット列を、前記パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換するパターン変換回路をさらに備えることを特徴とするパルス間隔取得回路。
【請求項３】
請求項１または２に記載のパルス間隔取得回路であって、
前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路および前記入力パルス間隔演算回路がＦＰＧＡデバイスにより実現され、前記シリアル−パラレル変換回路が、前記ＦＰＧＡデバイスに内蔵されることを特徴とするパルス間隔取得回路。
【請求項４】
シリアル信号である入力パルス信号に基づいて前記入力パルス信号の逓倍パルス信号を生成する逓倍パルス生成回路であって、
前記入力パルス信号の入力パルス間隔を取得する請求項１または２に記載のパルス間隔取得回路と、
前記入力パルス間隔から逓倍パルス間隔を求める逓倍パルス間隔演算回路と、
前記逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号を生成するパラレル信号生成回路と、
前記パラレル信号をシリアル信号である逓倍パルス信号に変換するパラレル−シリアル変換回路と、
を備え、
前記逓倍パルス間隔演算回路および前記パラレル信号生成回路が、前記動作周波数にて動作し、前記動作周波数が、前記パラレス−シリアル変換回路におけるシリアル化周波数よりも低いことを特徴とする逓倍パルス生成回路。
【請求項５】
請求項４に記載の逓倍パルス生成回路であって、
前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路、前記入力パルス間隔演算回路、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路がＦＰＧＡデバイスにより実現され、前記シリアル−パラレル変換回路および前記パラレル−シリアル変換回路が、前記ＦＰＧＡデバイスに内蔵されることを特徴とする逓倍パルス生成回路。
【請求項６】
請求項４または５に記載の逓倍パルス生成回路であって、
前記パラレル信号生成回路が、複数のビット生成回路を含み、
前記複数のビット生成回路の数が、ビット列に含まれるビット数に等しく、
前記複数のビット生成回路が、前回の逓倍パルスエッジの位置および前記逓倍パルス間隔に基づいて、前記ビット列に含まれる複数のビット値をそれぞれ算出することを特徴とする逓倍パルス生成回路。
【請求項７】
対象物の位置を検出する位置検出装置であって、
対象物の移動に伴ってパルス信号を出力するエンコーダと、
前記パルス信号が入力パルス信号として入力される請求項４ないし６のいずれかに記載の逓倍パルス生成回路と、
前記逓倍パルス生成回路にて生成される逓倍パルス信号に基づいて前記対象物の位置を検出する位置検出部と、
を備えることを特徴とする位置検出装置。
【請求項８】
直描装置であって、
感光層が形成された対象物を移動する移動機構と、
前記対象物の位置を検出する請求項７に記載の位置検出装置と、
前記位置検出装置から出力される位置信号に同期して空間変調された光を出射する光学ヘッドと、
を備えることを特徴とする直描装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号におけるパルス間隔を取得する回路に関する。好ましくは、パルス間隔を取得する回路は、パルス間隔を逓倍する技術に応用される。
【背景技術】
【０００２】
従来より、パルス信号の周期に相当するパルス間隔を逓倍した信号を生成する際には、ＰＬＬ（Phase Locked  Loop）回路やＤＬＬ（Delay Locked Loop）回路等が用いられる。しかし、ロータリエンコーダや、測長器に用いられるレーザ干渉式のエンコーダ等から出力されるタイミングパルス信号は、ジッタが大きいため、ＰＬＬ回路やＤＬＬ回路により逓倍を行うことはできない。
【０００３】
そこで、まず、パルス信号を高周波数のサンプリングクロックを用いてサンプリングし、パルス間隔が求められる。次に、逓倍されたパルス間隔が求められ、サンプリング時と同じ高周波数のクロックを用いて逓倍されたパルス信号が生成される。
【０００４】
一方、従来より、通信分野において、パラレル信号をシリアル信号に、または、シリアル信号をパラレル信号に高速に変換するＳＥＲＤＥＳ（Serializer/Deserializer）回路が知られている。特許文献１は、ＳＥＲＤＥＳ回路を集積回路の入出力（Ｉ／Ｏ）バンクに設けた構造を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１３−５３１８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年、様々な分野における製造装置の高速化および高精度化に伴い、より高速のパルス信号を高い精度で逓倍することが求められている。高周波数のサンプリングクロックを用いる上述の逓倍回路を一般的なＦＰＧＡ（Field-Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）等で実現する場合、５００ＭＨｚ程度の内部動作およびサンプリングが限界となる。また、５００ＭＨｚにてサンプリングを行う場合であっても、同期回路を適正に動作させることは非常に困難であり、かつ、柔軟な回路設計ができない。
【０００７】
より精度の高い逓倍回路を実現するために、仮に、例えば、１ＧＨｚのクロックにて、高速にサンプリングを行うデバイスが利用可能であったとしても、デバイスの価格の上昇および発熱量の増加が予想される。
【０００８】
本発明は上記課題に鑑みなされたものであり、高分解能にて逓倍パルス信号を生成する回路を低コストにて実現することを目的としている。また、逓倍パルス信号の生成および他の用途に利用することができる高精度のパルス間隔取得回路を低コストにて実現することも目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、パルス間隔取得回路であって、シリアル信号である入力パルス信号をサンプリングしてパラレル信号に変換するシリアル−パラレル変換回路と、前記パラレル信号の一周期に対応する各ビット列が、前記入力パルス信号の立ち上がりエッジであるパルスエッジを含むか否かを検出する、または、前記入力パルス信号の立ち下がりエッジであるパルスエッジを含むか否かを検出するエッジ検出回路と、前記パルスエッジを含む先行ビット列を保持する第１レジスタと、前記パルスエッジを含むビット列であって前記先行ビット列の次に出現する後続ビット列を保持する第２レジスタと、前記先行ビット列と前記後続ビット列との間に存在するビット列の数を計数する計数回路と、前記計数回路にて計数された値、並びに、前記第１レジスタおよび前記第２レジスタに保持された値から、前記入力パルス信号の間隔である入力パルス間隔を求める入力パルス間隔演算回路とを備え、前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路および前記入力パルス間隔演算回路の動作に利用されるクロックの周波数である動作周波数が、前記シリアル−パラレル変換回路におけるサンプリング周波数よりも低い。
【００１０】
請求項２に記載の発明は、請求項１に記載のパルス間隔取得回路であって、前記シリアル−パラレル変換回路と、前記パルス間隔演算回路との間に、パルスエッジを含むビット列を、前記パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換するパターン変換回路をさらに備える。
【００１１】
請求項３に記載の発明は、請求項１または２に記載のパルス間隔取得回路であって、前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路および前記入力パルス間隔演算回路がＦＰＧＡデバイスにより実現され、前記シリアル−パラレル変換回路が、前記ＦＰＧＡデバイスに内蔵される。
【００１２】
請求項４に記載の発明は、シリアル信号である入力パルス信号に基づいて前記入力パルス信号の逓倍パルス信号を生成する逓倍パルス生成回路であって、前記入力パルス信号の入力パルス間隔を取得する請求項１または２に記載のパルス間隔取得回路と、前記入力パルス間隔から逓倍パルス間隔を求める逓倍パルス間隔演算回路と、前記逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号を生成するパラレル信号生成回路と、前記パラレル信号をシリアル信号である逓倍パルス信号に変換するパラレル−シリアル変換回路とを備え、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路が、前記動作周波数にて動作し、前記動作周波数が、前記パラレス−シリアル変換回路におけるシリアル化周波数よりも低い。
【００１３】
請求項５に記載の発明は、請求項４に記載の逓倍パルス生成回路であって、前記エッジ検出回路、前記第１レジスタ、前記第２レジスタ、前記計数回路、前記入力パルス間隔演算回路、前記逓倍パルス間隔演算回路および前記パラレル信号生成回路がＦＰＧＡデバイスにより実現され、前記シリアル−パラレル変換回路および前記パラレル−シリアル変換回路が、前記ＦＰＧＡデバイスに内蔵される。
【００１４】
請求項６に記載の発明は、請求項４または５に記載の逓倍パルス生成回路であって、前記パラレル信号生成回路が、複数のビット生成回路を含み、前記複数のビット生成回路の数が、ビット列に含まれるビット数に等しく、前記複数のビット生成回路が、前回の逓倍パルスエッジの位置および前記逓倍パルス間隔に基づいて、前記ビット列に含まれる複数のビット値をそれぞれ算出する。
【００１５】
請求項７に記載の発明は、対象物の位置を検出する位置検出装置であって、対象物の移動に伴ってパルス信号を出力するエンコーダと、前記パルス信号が入力パルス信号として入力される請求項４ないし６のいずれかに記載の逓倍パルス生成回路と、前記逓倍パルス生成回路にて生成される逓倍パルス信号に基づいて前記対象物の位置を検出する位置検出部とを備える。
【００１６】
請求項８に記載の発明は、直描装置であって、感光層が形成された対象物を移動する移動機構と、前記対象物の位置を検出する請求項７に記載の位置検出装置と、前記位置検出装置から出力される位置信号に同期して空間変調された光を出射する光学ヘッドとを備える。
【発明の効果】
【００１７】
本発明に係るパルス間隔取得回路により、入力パルス信号の入力パルス間隔を高精度にて取得する回路を低コストにて実現することができる。また、本発明に係る逓倍パルス生成回路により、高分解能にて逓倍パルス信号を生成する回路を低コストにて実現することができる。
【図面の簡単な説明】
【００１８】
【図１】直描装置の概略構成を示す図である。
【図２】直描装置の制御に関連する構成の一部を示すブロック図である。
【図３】逓倍パルス生成回路の構成を示すブロック図である。
【図４】入力パルス信号、サンプリングクロック信号および数値列を示す図である。
【図５】動作クロック信号およびパラレル信号を示す図である。
【図６】入力ビット列と共通ビット列との関係を示す図である。
【図７】先行ビット列と後続ビット列と追加クロック数との関係を示す図である。
【図８】追加クロック数を求める構成を示す図である。
【図９】パラレル信号生成回路の構成を示す図である。
【図１０】動作クロック信号およびパラレル信号を示す図である。
【図１１】シリアル化クロック信号、逓倍パルス信号および数値列を示す図である。
【発明を実施するための形態】
【００１９】
図１は、本発明の一の実施の形態に係る直描装置１の概略構成を示す図である。直描装置１は、レジスト等の感光材料の層である感光層が形成された基板９の上面に光を照射してパターンを描画する装置である。基板９は、半導体基板、プリント配線基板、カラーフィルタ用基板、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等のフラットパネル表示装置用ガラス基板、記録ディスク用基板等の様々な基板であってよい。
【００２０】
直描装置１は、ステージ１１、移動機構１２、光源部１３、光学ヘッド１４、搬送ロボット１５、カセット載置部１６、基台１７、カバー１８、制御部１９等を有する。カバー１８は、基台１７およびその上方を覆い、基台１７の上方に基板９が処理される処理空間を形成する。処理空間内には、ステージ１１、移動機構１２、光源部１３、光学ヘッド１４および搬送ロボット１５が配置される。光源部１３は処理空間外に配置されてもよい。直描装置１には、図示省略のアライメントユニットも設けられる。
【００２１】
移動機構１２は、基台１７上に配置される。移動機構１２は、Ｙ方向移動機構１２１と、Ｘ方向移動機構１２２と、回転機構１２３とを含む。ステージ１１は、その上面に基板９を水平姿勢にて保持する。移動機構１２は、ステージ１１と共に基板９を移動する機構である。回転機構１２３は、ステージ１１を上下方向であるＺ方向を向く中心軸を中心に回転する。Ｘ方向移動機構１２２は、回転機構１２３およびステージ１１を、副走査方向であるＸ方向に移動する。Ｘ方向は、Ｚ方向に垂直な水平方向である。Ｙ方向移動機構１２１は、Ｘ方向移動機構１２２、回転機構１２３およびステージ１１を、主走査方向であるＹ方向に移動する。Ｙ方向は、Ｚ方向およびＸ方向に垂直な水平方向である。
【００２２】
Ｙ方向移動機構１２１は、リニアモータと、ガイドレール２１２とを有し、リニアモータによりＸ方向移動機構１２２をガイドレール２１２に沿って移動する。Ｘ方向移動機構１２２も、リニアモータ２２１と、ガイドレール２２２とを有し、リニアモータ２２１により回転機構１２３をガイドレール２２２に沿って移動する。
【００２３】
光源部１３は、基台１７に固定された支柱１３１により支持される。光学ヘッド１４は、光源部１３に接続される。光学ヘッド１４の数は２以上であってもよく、この場合、例えば、光学ヘッド１４はＸ方向に配列される。光源部１３は、レーザ駆動部と、レーザ発振器と、光学系とを含む。光源部１３にて生成された光ビームは光学ヘッド１４へと導かれる。光学ヘッド１４は、空間光変調器を含む。空間光変調器は、例えば、ＧＬＶ（登録商標）（Grating Light Valve）である。光学ヘッド１４は、光源部１３からの光ビームを光束断面が線状である線状光に変換して空間光変調器へと導く光学系と、空間光変調器にて空間変調された光ビームを基板９へと導く光学系とをさらに含む。Ｘ方向は、基板９上においてＧＬＶの変調素子の配列方向に対応する方向である。
【００２４】
未処理の基板９は、カセット９１に収納された状態でカセット載置部１６に載置される。基板９は搬送ロボット１５によりカバー１８の開口を介してカセット９１から取り出され、ステージ１１上に載置される。アライメントユニットのカメラは基板９を撮像し、制御部１９は画像中のアライメントマークの位置に基づいて基板９のＸＹ方向の位置および回転位置を調整する。
【００２５】
ステージ１１はＹ方向移動機構１２１によりＹ方向に移動し、これに並行して光学ヘッド１４から空間変調された光ビームが基板９に向けて出射され、基板９にパターンが描画される。Ｙ方向の移動が完了すると、Ｘ方向移動機構１２２によりステージ１１はＸ方向にステップ移動し、Ｙ方向移動機構１２１により前回とは逆の方向に移動しつつ描画が行われる。上記動作を繰り返して基板９上の描画すべき領域全体に描画が行われると、搬送ロボット１５により基板９はステージ１１からカセット９１へと搬送される。
【００２６】
図２は、直描装置１の制御に関連する構成の一部を示すブロック図である。制御部１９は、逓倍パルス生成回路１９１と、位置検出部１９２と、ヘッド制御部１９３とを含む。Ｙ方向移動機構１２１のリニアモータはエンコーダ２１３を含む。エンコーダ２１３は、レーザ測長器とも呼ばれるリニアエンコーダである。エンコーダ２１３は、他の方式のエンコーダでもよく、例えば、スリットが形成された円板を有するロータリ式エンコーダであってもよい。
【００２７】
エンコーダ２１３は、ステージ１１および基板９の移動に伴ってパルス信号を出力する。パルス信号は、描画タイミングの決定に利用されるタイミング信号である。パルス信号は、逓倍パルス生成回路１９１に入力される。以下、逓倍パルス生成回路１９１に入力されるパルス信号を「入力パルス信号」と呼ぶ。逓倍パルス生成回路１９１は、入力パルス信号におけるパルス間隔を逓倍した逓倍パルス信号を生成する。すなわち、一定時間内のパルスの数が逓倍数の割合で増加する。
【００２８】
ステージ１１の移動速度の変化に応じて、パルス信号におけるパルス間隔は変化する。「パルス間隔」とは、例えば、先行するパルスの立ち上がりエッジと後続のパルスの立ち上がりエッジとの間の時間を指す。パルス間隔は急激には変化しないため、パルス間隔は、変動し得るパルス周期と捉えることができる。すなわち、パルス間隔の逓倍とは、パルス周期の逓倍である。
【００２９】
逓倍パルス信号は、位置検出部１９２に入力される。位置検出部１９２は、逓倍パルス信号に基づいてステージ１１の位置を検出する。ステージ１１の位置の検出は、対象物である基板９の位置の検出でもある。具体的には、位置検出部１９２にはエンコーダ２１３からのパルス信号も入力される。位置検出部１９２はこのパルス信号に基づいてステージ１１の位置を検出する。さらに、逓倍パルス信号に基づいてステージ１１のさらに精度の高い位置を検出する。位置検出は描画タイミングの決定に利用されるため、位置検出は描画タイミングの検出でもある。以上のように、エンコーダ２１３、逓倍パルス生成回路１９１および位置検出部１９２は、対象物の位置を検出する位置検出装置１０を実現する。
【００３０】
位置検出装置１０から出力される位置信号、すなわち、描画タイミング信号は、ヘッド制御部１９３に入力される。ヘッド制御部１９３は、描画位置に描画すべきデータを光学ヘッド１４に送信し、ヘッド制御部１９３の制御により、位置信号に同期して光学ヘッド１４から空間変調された光が出射される。
【００３１】
図３は、逓倍パルス生成回路１９１の構成を示すブロック図である。逓倍パルス生成回路１９１は、シリアル信号である入力パルス信号８１１に基づいて入力パルス信号８１１の逓倍パルス信号８１２を生成する。逓倍パルス生成回路１９１は、入力パルス信号８１１が入力されるシリアル−パラレル変換回路３０１と、逓倍パルス信号８１２を出力するパラレル−シリアル変換回路３０２とを含む。逓倍パルス生成回路１９１は、これらの変換回路３０１，３０２の間に、パターン変換回路３１１と、エッジ検出回路３１２と、計数回路３１３と、入力パルス間隔演算回路３１４と、逓倍パルス間隔演算回路３１５と、パラレル信号生成回路３１６とを含む。逓倍パルス生成回路１９１は、さらに、第１レジスタ３２１と、第２レジスタ３２２とを含む。これらの回路およびレジスタは、ＳＥＲＤＥＳ（Serializer/Deserializer）回路を含むＦＰＧＡ（Field-Programmable Gate Array）デバイスの論理回路３００により実現される。ここでの論理回路とは、プログラムが書き込まれたハードウェアや専用の演算回路等を含むハードウェア回路である。このようなＦＰＧＡデバイスは、高速データ通信用として容易に入手することができる。
【００３２】
シリアル−パラレル変換回路３０１およびパラレル−シリアル変換回路３０２は、ＦＰＧＡデバイスに内蔵されるＳＥＲＤＥＳ回路により実現される。シリアル−パラレル変換回路３０１には、入力パルス信号８１１に加えて、高周波数のサンプリングクロック信号８２１が入力される。本実施の形態では、サンプリングクロックは８００ＭＨｚであるが、異なる周波数であってもよい。シリアル−パラレル変換回路３０１がＰＬＬ等の逓倍回路を含む場合、低周波数のクロック信号が  シリアル−パラレル変換回路３０１に入力され、シリアル−パラレル変換回路３０１内でサンプリングクロック信号が生成されてもよい。
【００３３】
また、クロック・データ・リカバリ（ＣＤＲ）と同様の方式にて、入力パルス信号にクロック信号が重畳されてもよい。この場合、ＦＰＧＡデバイスにて入力パルス信号からクロック信号が取り出され、この信号からサンプリングクロック信号が生成される。
【００３４】
シリアル−パラレル変換回路３０１は、サンプリングクロックにて入力パルス信号８１１をサンプリングする。これにより、図４に示すように、シリアル信号である入力パルス信号８１１が２値の数値列８３１に変換される。シリアル−パラレル変換回路３０１は、数値列を並列化し、図５に示すように、パラレル信号８３２として出力する。本実施の形態では、シリアル−パラレル変換回路３０１は、１：４のＳＥＲＤＥＳ回路であり、パラレル信号を同期させる動作クロック信号８２２の周波数は２００ＭＨｚである。もちろん、並列化の度合い、および、シリアル−パラレル間のクロック比は、他の値であってもよい。
【００３５】
以上のように、シリアル−パラレル変換回路３０１は、シリアル信号である入力パルス信号８１１をパラレル信号８３２に変換する。パラレル信号８３２は、論理回路３００により、２００ＭＨｚの動作クロックにて処理される。
【００３６】
論理回路３００の内部は、シリアル−パラレル変換回路３０１およびパラレル−シリアル変換回路３０２を除いて、２００ＭＨｚにて動作する。２００ＭＨｚの動作クロック信号は、例えば、ＦＰＧＡデバイスが有するＰＬＬ回路等により実現される分周回路３３０により、サンプリングクロック信号８２１から生成される。２００ＭＨｚの動作クロック信号は、別途論理回路３００に入力されてもよい。
【００３７】
図４および図５に示すように、２値の数値列８３１の４つの値、すなわち、４ビットのビット列８４１を一周期として、パラレル信号８３２が生成される。図４の数値列８３１の右から左に並ぶビット列８４１を、図５では上から下に並ぶビット列８４２にて表現している。ビット列８４２は２００ＭＨｚの動作クロックにて処理され、各ビット列８４２は、パラレル信号８３２の一周期に対応する。
【００３８】
次に、各ビット列８４２が図４の入力パルス信号８１１の立ち上がりエッジ８１３を含むか否かを検出する処理が行われる。立ち上がりエッジ８１３の検出は、上述のパルス間隔を取得するために行われる。すなわち、立ち上がりエッジ８１３が検出されてから次の立ち上がりエッジが８３１が検出されるまでのクロック数を低周波数の動作クロックにて計数し、先行する立ち上がりエッジ８１３のビット列８４２内の位置と後続の立ち上がりエッジ８１３のビット列８４２内の位置とから、正確なパルス間隔が取得される。以下、立ち上がりエッジ８１３を単に「パルスエッジ」と呼ぶ。
【００３９】
ビット列８４２内のパルスエッジの有無は、各ビット列８４２において、上から順に見た場合に、「０」の次に「１」が存在するか否かにより判断することができる。例えば、図５の右から５番目のビット列８４２では、上から２番目が「０」であり、３番目が「１」であることから、パルスエッジが存在することが判る。一方、右から２番目のビット列８４２では、上から１番目が「１」であるため、ここにパルスエッジが存在するか否かは、前のビット列８４２の一番下のビットに依存する。図５の場合、一番右のビット列８４２の最後のビットが「０」であるため、２番目のビット列８４２の一番上の「１」がパルスエッジを示すと判断することができる。前のビット列８４２の最後のビットが「１」の場合は、右から２番目のビット列８４２にはパルスエッジは存在しないことになる。
【００４０】
一方、４ビットが示す値は１６通りあり、先行するパルスエッジを含むビット列８４２と後続のパルスエッジを含むビット列８４２との組み合わせは２５６通りとなる。これらの組み合わせを利用してパルス間隔を求めるには、大きなＬＵＴ（Lookup Table）が必要となる。そこで、ＬＵＴを小さくするために、予め、パターン変換回路３１１にて、パルスエッジを含むビット列が、パルスエッジの位置を保持した共通パターンを有する共通ビット列に変換される。このように、パターン変換回路３１１はビット列を共通ビット列に変換するフィルタとして機能する。
【００４１】
図６は、パターン変換回路３１１に入力される入力ビット列と、出力される共通ビット列との関係を示す図である。各ビット列において、左から右に向かう方向が、図４において右から左に向かう方向に対応する。すなわち、左側のビットは右側のビットより数値列８３１内において先行するビットである。
【００４２】
入力ビット列が「００００」の場合、パルスエッジは存在しないため、共通ビット列も「００００」である。入力ビット列が「０００１」の場合、左から４番目の「１」がパルスエッジに対応するため、共通ビット列も「０００１」である。入力ビット列が「００１０」または「００１１」の場合、左から３番目の「１」がパルスエッジに対応するため、左から２番目が「０」であり、３番目が「１」である共通ビット列「００１０」に変換される。以下、同様に、パルスエッジの位置が同一の入力ビット列は、同一の共通ビット列に変換される。
【００４３】
ただし、既述のように、ビット列において先頭のビットが「１」の場合、先行するビット列の最後のビットが「１」であると、先頭のビット「１」はパルスエッジに対応しないため、共通ビット列は「００００」となる。すなわち、先行するビット列の最後のビットが「１」であり、かつ、入力ビット列が「１０００」「１００１」「１０１０」・・・「１１１１」の場合、共通ビット列は「００００」となる。この処理を実現するために、パターン変換回路３１１は、先行するビット列の最後のビットの値を格納するレジスタを有する。なお、本実施の形態では、ビット列に含まれるパルスエッジの数は１または０である。
【００４４】
共通ビット列はエッジ検出回路３１２に入力される。エッジ検出回路３１２は、共通ビット列がパルスエッジの存在を示すか否かを検出する。すなわち、エッジ検出回路３１２は、各入力ビット列がパルスエッジを含むか否かを検出する。本実施の形態の場合、各ビット列は共通ビット列に変換されているため、共通ビット列が「１」を含む場合に元の入力ビット列がパルスエッジを含む。換言すれば、共通ビット列が「００００」以外の場合に入力ビット列がパルスエッジを含む。共通ビット列を利用することにより、エッジ検出回路３１２にて容易にパルスエッジを検出することができる。
【００４５】
エッジ検出回路３１２にてパルスエッジの存在が検出されると、検出を示す信号が第１レジスタ３２１および第２レジスタ３２２に入力される。これにより、第２レジスタ３２１に記憶されているビット列は第１レジスタ３２２に記憶され、パルスエッジを示す共通ビット列は第２レジスタ３２２に記憶される。すなわち、パルスエッジを示す先行する共通ビット列が第１レジスタ３２１に記憶され、後続の共通ビット列が第２レジスタ３２２に記憶される。既述のように、共通ビット列は入力ビット列のパルスエッジの位置を保持したビット列であるため、第１レジスタ３２１は実質的にパルスエッジを含む先行する入力ビット列（以下、「先行ビット列」という。）を記憶し、第２レジスタ３２２は実質的に、パルスエッジを含むビット列であって先行ビット列の次に出現する入力ビット列（以下、「後続ビット列」という。）を保持する。
【００４６】
一方、パルスエッジの検出を示す信号は、計数回路３１３にも入力される。計数回路３１３は、前回のパルスエッジの検出から今回のパルスエッジの検出までの間の動作クロック数を計数する。この動作クロック数から１を減算することにより、先行ビット列と後続ビット列との間に存在するビット列の数を取得することができる。動作クロック数からの１の減算は、計数回路３１３にて行われてもよく、後述の入力パルス間隔演算回路３１４にて行われてもよい。すなわち、計数回路３１３は、実質的に、先行ビット列と後続ビット列との間に存在するビット列の数を計数する。
【００４７】
パルスエッジの検出を示す信号は、入力パルス間隔演算回路３１４にも入力される。これにより、入力パルス間隔演算回路３１４は、第１レジスタ３２１に保持された値である先行ビット列、第２レジスタ３２２に保持された値である後続ビット列、および、計数回路３１３にて計数された値から得られる先行ビット列と後続ビット列との間のビット列数を取得する。入力パルス間隔演算回路３１４はこれらの値から、入力パルス信号におけるパルスの間隔である入力パルス間隔を求める。
【００４８】
入力パルス間隔は、ｉ）先行ビット列のパルスエッジの位置から続くビット数と、ｉｉ）先行ビット列と後続ビット列との間のビット列数に各ビット列を構成するビット数を乗算した値と、ｉｉｉ）後続ビット列のパルスエッジの位置の直前までに存在するビット数との和である。図７は、上記ｉ）とｉｉｉ）との和を得るテーブルを示す図である。例えば、先行ビット列が「０００１」であり、後続ビット列が「０００１」である場合、先行ビット列のパルスエッジの位置である第４ビットの「１」から存在するビット数は第４ビットのみの１である。後続ビット列のパルスエッジの位置である第４ビット「１」の直前まで存在するビット数は、第１ないし第３ビットの３である。したがって、上記ｉ）とｉｉｉ）との和は４となる。
【００４９】
同様に、先行ビット列が「０１００」であり、後続ビット列が「０００１」の場合、先行ビット列の第２ないし第４ビットと、後続ビット列の第１ないし第３ビットとの和は６となる。以下、ｉ）とｉｉｉ）との和を「追加クロック数」という。追加クロック数は、２００ＭＨｚの動作クロックにおける先行ビット列と後続ビット列における端数の和であり、８００ＭＨｚのサンプリングクロックに対応する数である。
【００５０】
図８は追加クロック数を求める構成を示す図である。この構成は入力パルス間隔演算回路３１４に含まれる。入力パルス間隔演算回路３１４は、マルチプレクサ４１と、ＬＵＴ４２とを含む。マルチプレクサ４１には先行ビット列８４５および後続ビット列８４６が入力され、ＬＵＴ４２内のアドレスを出力する。ＬＵＴ４２は、指定されたアドレスに格納された値を追加クロック数８４７として出力する。図８では動作クロック信号８２２の図示を省略している。
【００５１】
入力パルス間隔演算回路３１４は、先行ビット列と後続ビット列との間のビット列数に４を乗算し、さらに追加クロック数を加算することにより、先行するパルスエッジから後続のパルスエッジまでのビット数、すなわち、８００ＭＨｚのサンプリングにおけるパルス間隔を求める。これにより、８００ＭＨｚにてサンプリングされ入力パルス信号のパルス間隔が、２００ＭＨｚの演算にて取得される。
【００５２】
例えば、図５の例では、右から２番目の入力ビット列「１１１０」は共通ビット列「１０００」に変換され、５番目の入力ビット列「００１１」は共通ビット列「００１０」に変換されるため、追加クロック数は６となる。また、先行ビット列と後続ビット列との間には２つのビット列が存在するため、これらのビット列に相当するクロック数は８である。その結果、入力パルス間隔は、８００ＭＨｚのサンプリングクロックにおける１４クロックとなる。すなわち、入力パルス間隔は、１．２５ｎｓ×１４＝１７．５ｎｓである。
【００５３】
入力パルス間隔は逓倍パルス間隔演算回路３１５に入力される。逓倍パルス間隔演算回路３１５では予め逓倍数が定められており、逓倍パルス間隔演算回路３１５は、入力パルス間隔から逓倍パルス間隔を取得する。例えば、逓倍数が２の場合、入力パルス間隔である１４が２で除され、逓倍パルス間隔は７クロックとして求められる。入力パルス間隔が逓倍数で割りきれない場合は、例えば、剰余が次の入力パルス間隔に加算されて逓倍パルス間隔が算出される。
【００５４】
逓倍パルス間隔はパラレル信号生成回路３１６に入力される。図９はパラレル信号生成回路３１６の構成を示す図である。パラレル信号生成回路３１６は、逓倍パルス間隔に基づいて逓倍パルス信号に対応するパラレル信号、すなわち、逓倍パルス間隔にてパルスを有する信号に対応するパラレル信号を生成する。パラレル信号生成回路３１６には、逓倍パルス間隔８４８および２００ＭＨｚの動作クロック信号８２２が入力される。本実施の形態では、パラレル信号は４つの信号である。パラレル信号生成回路３１６は、複数のビット生成回路４５と、１つのレジスタ４６とを含む。ビット生成回路４５の数は、ビット列に含まれるビット数に等しく、本実施の形態では４である。４個のビット生成回路４５により、４ビットのビット列が１動作クロック毎に生成される。
【００５５】
具体的には、逓倍パルス間隔が７サンプリングクロックの場合、図１０に示すように、３個の「１」と４個の「０」が繰り返し並ぶビットの列を、４ビットずつのビット列８５２にしたパラレル信号８５１が生成される。このような動作を実現するために、パラレル信号生成回路３１６は、図示省略の他のレジスタと、動作クロックの計数回路とをさらに含む。レジスタと計数回路とにより、前回の立ち上がりエッジ、すなわち、「０」から「１」への変化位置が記憶される。これにより、各ビット生成回路４５が前回の立ち上がりから何ビット目の値を生成するのかが特定可能となり、各ビット生成回路４５は「０」または「１」を出力する。その結果、２００ＭＨｚの動作クロック信号８２２に従って、パラレル信号８５１であるビット列８５２が順次出力される。
【００５６】
レジスタおよび計数回路には、前回の立ち下がりエッジ、すなわち、「１」から「０」への変化位置が記憶されてもよい。立ち上がりエッジまたは立ち下がりエッジを「逓倍パルスエッジ」と一般的に表現すれば、複数のビット生成回路４５は、前回の逓倍パルスエッジの位置および逓倍パルス間隔に基づいて、ビット列に含まれる複数のビット値をそれぞれ算出する。
【００５７】
パラレル信号８５１は、ビット生成回路４５を用いずに、逓倍パルス間隔毎に予め定められたパターンを出力することにより生成することも可能である。しかし、この方法の場合、全ての逓倍パルス間隔に対応するために多数のパターンを格納する記憶領域が必要となる。また、逓倍パルス信号８１２の精度も低下する。これに対し、本実施の形態では、ビット生成回路４５における演算処理によりパラレル信号８５１をリアルタイムに生成することにより、入力パルス信号８１１の入力パルス間隔が僅かに変化した場合であっても、この変化を正確に逓倍パルス信号８１２に反映することができる。
【００５８】
パラレル信号８５１は、パラレル−シリアル変換回路３０２に入力される。パラレル−シリアル変換回路３０２は、ビット列８５２をシリアル化し、図１１に示すように、数値列８５３を生成する。数値列８５３は、シリアル信号である逓倍パルス信号８１２として出力される。本実施の形態では、パラレル−シリアル変換回路３０２は、４：１のＳＥＲＤＥＳ回路であり、パラレル信号８５１を同期させる動作クロック信号８２２の周波数は、２００ＭＨｚであり、逓倍パルス信号８１２を同期させる動作クロック信号（以下、「シリアル化クロック信号」という。）８２３はサンプリングクロック信号と同様の８００ＭＨｚである。シリアル化クロック信号８２３は、パラレル−シリアル変換回路３０２内のＰＬＬ回路により生成される。シリアル化クロック信号８２３は外部から与えられてもよい。パラレル−シリアル間のクロック比は、他の値であってもよい。以上のように、パラレル−シリアル変換回路３０２は、パラレル信号８５１をシリアル信号である逓倍パルス信号８１２に変換する。
【００５９】
逓倍パルス生成回路１９１では、シリアル−パラレル変換回路３０１およびパラレル−シリアル変換回路３０２以外の構成要素は、２００ＭＨｚの動作周波数のクロックに同期して動作する。一方、シリアル−パラレル変換回路３０１では、８００ＭＨｚにてサンプリングが行われ、パラレル−シリアル変換回路３０２では同周波数にてシリアル化が行われる。エッジ検出回路３１２、第１レジスタ３２１、第２レジスタ３２２、計数回路３１３、入力パルス間隔演算回路３１４、逓倍パルス間隔演算回路３１５およびパラレル信号生成回路３１６の動作周波数は、サンプリング周波数およびシリアル化周波数よりも低いため、低い動作周波数にて逓倍パルス信号８１２を生成することができる。その結果、高分解能の逓倍パルス生成回路１９１を低コストにて実現することができる。
【００６０】
また、エッジ検出回路３１２、第１レジスタ３２１、第２レジスタ３２２、計数回路３１３、入力パルス間隔演算回路３１４、逓倍パルス間隔演算回路３１５およびパラレル信号生成回路３１６がＦＰＧＡデバイスにより実現され、シリアル−パラレル変換回路３０１およびパラレル−シリアル変換回路３０２が、ＦＰＧＡデバイスに内蔵されることから、市販のＳＥＲＤＥＳ回路内蔵ＦＰＧＡデバイスにて逓倍パルス生成回路１９１を容易に実現することができる。
【００６１】
図３において符号３０を付す矩形にて囲む部位は、パルス間隔取得回路として機能する。すなわち、シリアル−パラレル変換回路３０１から入力パルス間隔演算回路３１４までの構成がパルス間隔取得回路３０として製造されてもよい。パルス間隔取得回路３０においても、エッジ検出回路３１２、第１レジスタ３２１、第２レジスタ３２２、計数回路３１３および入力パルス間隔演算回路３１４の動作に利用されるクロックの周波数である動作周波数は、シリアル−パラレル変換回路３０１におけるサンプリング周波数よりも低いため、入力パルス間隔を高精度にて取得するパルス間隔取得回路が低コストにて実現される。
【００６２】
また、パルス間隔取得回路３０においても、好ましくは、エッジ検出回路３１２、第１レジスタ３２１、第２レジスタ３２２、計数回路３１３および入力パルス間隔演算回路３１４がＦＰＧＡデバイスにより実現され、シリアル−パラレル変換回路３０１は、当該ＦＰＧＡデバイスに内蔵される。これにより、市販のＳＥＲＤＥＳ回路内蔵ＦＰＧＡデバイスを用いて安価にパルス間隔取得回路３０を実現することができる。
【００６３】
直描装置１、位置検出装置１０、逓倍パルス生成回路１９１およびパルス間隔取得回路３０は様々な変形が可能である。
【００６４】
上記実施の形態では、エッジ検出回路３１２は、ビット列が立ち上がりエッジを含むか否かを検出するが、立ち上がりエッジに代えて、ビット列が立ち下がりエッジを含むか否かを検出してもよい。すなわち、上記説明におけるパルスエッジは立ち下がりエッジであってもよい。さらには、エッジ検出回路３１２は、立ち上がりエッジおよび立ち下がりエッジの双方を検出してもよい。この場合、例えば、入力パルス間隔演算回路３１４は、立ち上がりエッジから求められたパルス間隔と、立ち下がりエッジから求められたパルス間隔との平均を、入力パルス間隔として取得する。入力パルス間隔演算回路３１４は、立ち上がりエッジと立ち下がりエッジとの間の中央位置の間隔を、入力パルス間隔として取得してもよい。
【００６５】
パターン変換回路３１１は、シリアル−パラレル変換回路３０１と入力パルス間隔演算回路３１４との間であれば、様々な位置に設けることが可能である。例えば、第２レジスタ３２２の直前や直後に設けられてもよく、入力パルス間隔演算回路３１４と第１レジスタ３２１との間および入力パルス間隔演算回路３１４と第２レジスタ３２２との間に設けられてもよい。パターン変換回路３１１がいずれの位置に設けられても入力パルス間隔演算回路３１４における処理の簡素化が実現される。
【００６６】
パターン変換回路３１１は、ビット列のパルスエッジが保持されるのであれば、上記実施の形態にて示したもの以外の共通ビット列が用いられてもよい。例えば、共通ビット列として、「００００」「０００１」「００１１」「０１１１」「１１１１」が用いられてもよい。また、入力パルス間隔演算回路３１４に大きなＬＵＴを設けてパターン変換回路３１１を省略することも可能である。
【００６７】
逓倍パルス信号の元となる数値列は、例えば、「０」の数と「１」の数とがほぼ同じになるように生成される。しかし、「０」の数と「１」の数との比は実質的に１：１である必要はなく、本実施の形態の場合、高周波数のシリアル化クロックを利用することにより、他の比であっても高精度のデューティ比を有する逓倍パルス信号を生成することができる。
【００６８】
パラレル信号のパラレル数、すなわち、ビット列のビット数は４以外の値でもよい。ビット数を増やすことにより、サンプリング分解能をさらに増したり、逓倍パルス生成回路１９１の動作周波数を低下させることができる。
【００６９】
既述のように、エンコーダ２１３は、様々なタイプのものであってよく、対象物の直進移動や回転移動に伴ってパルス信号を発生するものであればどのようなものでもよい。
【００７０】
入力パルス信号はエンコーダからの信号には限定されない。本実施の形態にて説明したパルス間隔取得回路３０および逓倍パルス生成回路１９１は、ジッタが大きい入力パルス信号の処理に適している。
【００７１】
シリアル化クロックはサンプリングクロックと同じでなくてもよい。ただし、サンプリングクロックおよびシリアル化クロックの周波数は演算に用いられる動作クロックの周波数よりも高い。
【００７２】
シリアル−パラレル変換回路３０１およびパラレル−シリアル変換回路３０２は、通信用のＳＥＲＤＥＳ回路でなくてもよく、専用の回路であってもよい。好ましくは、ＳＥＲＤＥＳ回路はハードマクロとして設けられる。ＳＥＲＤＥＳ回路はＦＰＧＡデバイスの外部に存在してもよい。ＳＥＲＤＥＳ回路は１つの素子として設けられてもよく、他の集積回路等のデバイスの一部として設けられてもよい。
【００７３】
直描装置１では、可撓性を有する長尺のフィルム基板が、ロール・トゥ・ロール方式にて搬送されてもよい。光学ヘッド１４には光ビームを２次元に空間変調するデバイスが設けられてもよい。
【００７４】
直描装置１において、感光層が形成された対象物は、上記実施の形態にて例示した基板９には限定されない。対象物は検査の対象となる物体であってもよい。検査の対象物上には、例えば、微細パターンが形成されいている。この場合、対象物が移動機構により移動され、例えば、上述の位置検出装置から出力される位置信号に同期してライン画像の取得が行われる。
【００７５】
上記実施の形態および各変形例における構成は、相互に矛盾しない限り適宜組み合わされてよい。
【符号の説明】
【００７６】
１    直描装置
９    基板
１０    位置検出装置
１２    移動機構
１４    光学ヘッド
３０    パルス間隔取得回路
４５    ビット生成回路
１９１    逓倍パルス生成回路
１９２    位置検出部
２１３    エンコーダ
３０１    シリアル−パラレル変換回路
３０２    パラレル−シリアル変換回路と
３１１    パターン変換回路
３１２    エッジ検出回路
３１３    計数回路
３１４    入力パルス間隔演算回路
３１５    逓倍パルス間隔演算回路
３１６    パラレル信号生成回路
３２１    第１レジスタ
３２２    第２レジスタ
８１１    入力パルス信号
８１２    逓倍パルス信号
８１３    パルスエッジ
８３２，８５１    パラレル信号
８４２    ビット列
【図１】
2017063350.tif 000003
【図２】
2017063350.tif 000004
【図３】
2017063350.tif 000005
【図４】
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【図５】
2017063350.tif 000007
【図６】
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【図７】
2017063350.tif 000009
【図８】
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【図９】
2017063350.tif 000011
【図１０】
2017063350.tif 000012
【図１１】
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