(57)【要約】【課題】メモリセルのリードノイズの影響を効果的に排除する半導体装置を提供する。【解決手段】半導体記憶装置は、第１配線と、第１配線に交差するように延びる第２配線と、第１配線と第２配線との各交差部に配置され可変抵抗素子を含むメモリセルと、メモリセルに印加する電圧を制御する制御回路とを備える。制御回路は、メモリセルに対して読み出し電圧を複数回印加することで、メモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、第１の判定結果の数と第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する。【選択図】図７
2017059285.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線と交差する２配線と、
前記第１配線と前記第２配線との交差部に配置され可変抵抗素子を含むメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記メモリセルに対して読み出し電圧を複数回印加することで前記メモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、
前記第１の判定結果の数と前記第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する半導体記憶装置。
【請求項２】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、前記メモリセルに対して印加される読み出し電圧の値が異なる
請求項１に記載の半導体記憶装置。
【請求項３】
後に行われる前記読み出し動作は、先に行われる読み出し動作よりも前記判定の回数が少ない
請求項２に記載の半導体記憶装置。
【請求項４】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、
メモリセルに流れる電流と、第１の閾値電流または第２の閾値電流との大小関係から前記メモリセルの抵抗状態を判定する際、
前記第２の閾値電流は前記第１の閾値電流と異なっている
請求項１乃至請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の閾値電流は前記第１の閾値電流と同じである
請求項１乃至請求項３に記載の半導体記憶装置。
【請求項６】
最後に行われる前記読み出し動作において、前記第１の判定結果の数と前記第２の判定結果の数の差が、以前の前記読み出し動作における前記所定の条件より小さくとも前記読み出し動作を終了する
請求項１乃至請求項５に記載の半導体記憶装置。
【請求項７】
前記判定により得られた前記判定結果がすべて一致した場合に、前記読み出し動作を終了する
請求項１乃至請求項６に記載の半導体記憶装置。
【請求項８】
前記判定により得られた第１の判定結果の数又は第２の判定結果の数いずれか一方が他方よりも十分多い場合に、前記読み出し動作を終了する
請求項１乃至請求項６に記載の半導体記憶装置。
【請求項９】
第１配線と、前記第１配線に交差する第２配線と、前記第１配線と前記第２配線との交差部に配置され可変抵抗素子を含むメモリセルとを備える半導体記憶装置の制御方法であって、
前記方法は、
前記メモリセルに対して第１の読み出し電圧を複数回印加することで前記メモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、
第１の判定結果の数又は第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する
半導体記憶装置の制御方法。
【請求項１０】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、前記メモリセルに対して印加される読み出し電圧の値が異なる
請求項９に記載の半導体記憶装置の制御方法。
【請求項１１】
後に行われる前記読み出し動作は、先に行われる読み出し動作よりも前記判定の回数が少ない
請求項１０に記載の半導体記憶装置の制御方法。
【請求項１２】
先に行われる前記読み出し動作及び後に行われる前記読み出し動作において、
メモリセルに流れる電流と、第１の閾値電流または第２の閾値電流との大小関係から前記メモリセルの抵抗状態を判定する際、
前記第２の閾値電流は前記第１の閾値電流と異なっている
請求項９乃至請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第２の閾値電流は前記第１の閾値電流と同じである
請求項９乃至請求項１１に記載の半導体記憶装置。
【請求項１４】
最後に行われる前記読み出し動作において、前記第１の判定結果の数と前記第２の判定結果の数の差が、以前の前記読み出し動作における前記所定の条件より小さくとも前記読み出し動作を終了する
請求項９乃至請求項１３に記載の半導体記憶装置の制御方法。
【請求項１５】
前記判定において、前記メモリセルの抵抗状態の判定結果がすべて一致した場合に、前記読み出し動作を終了する
請求項９乃至請求項１４に記載の半導体記憶装置の制御方法。
【請求項１６】
前記判定により得られた低抵抗状態との結果の数又は高抵抗状態との結果の数いずれか一方が他方よりも十分多い場合に、前記読み出し動作を終了する
請求項９乃至請求項１４に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載される実施の形態は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後続候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することで大容量化することもできる。
メモリセルアレイが大容量化すると共に、各メモリセルが動作時に要する電流は低減することが望まれる。しかし、メモリセルの読み出し電流低下と共に、読み出し電流が増減を繰り返すノイズ（リードノイズ）が顕在化している。リードノイズが生じると、高抵抗状態を低抵抗状態と、または低抵抗状態を高抵抗状態と誤判定するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開公報２０１３−８４３２４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセルのリードノイズの影響を効果的に排除する半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
実施の形態に係る半導体記憶装置は、第１配線と、第１配線に交差するように延びる第２配線と、第１配線と第２配線との各交差部に配置され可変抵抗素子を含むメモリセルと、メモリセルに印加する電圧を制御する制御回路とを備える。制御回路は、メモリセルに対して読み出し電圧を複数回印加することでメモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、第１の判定結果の数と第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する。
以下、図面を参照して、半導体記憶装置及びその制御方法の実施の形態について説明する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図の一例である。
【図２】同メモリセルアレイ１１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルの読み出し電流Ｉの時間（サンプリング時間×サンプリング回数）依存性を示す。
【図５】（ＰＳＤ）／Ｉ２の読み出し電圧（Ｖｒｅａｄ）依存性を示すグラフである。
【図６】第１の実施形態に係る読み出し方法の具体例を示すフローチャートである。
【図７】第１の実施形態に係る一般化した読み出し方法を示すフローチャートである。
【図８】第２の実施形態に係る読み出し方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
［第１の実施の形態］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、本実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
【０００８】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（書き込み／消去／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【０００９】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１０】
制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。また、制御回路１６は、前記メモリセルの抵抗状態が判定されるまで、読み出し手順を１種類または複数種類実行する。尚、制御回路１６は、メモリセルアレイ１１から読み出したデータのエラー検出／訂正を行うＥＣＣ回路等を備えていても良い。
【００１１】
［メモリセル及びメモリセルアレイ］
図２は、メモリセルアレイ１１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１２】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望まれ、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲが電極ＥＬ１及びＥＬ２に挟まれた形となっており、電極ＥＬ１及びＥＬ２はそれぞれワード線ＷＬ及びビット線ＢＬに接続している。ビット線ＢＬ、可変抵抗素子ＶＲ及びワード線ＷＬは、それぞれの間に介在する電極ＥＬ１及びＥＬ２によって接続されている。可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギ−等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。電極ＥＬ１及びＥＬ２に用いる材料としては、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、もしくはＴａＳｉｘＮｙを含むものが用いられ、電極ＥＬ１及びＥＬ２は互いに異なる材料でも構わない。
【００１４】
［メモリセルの動作］
選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも低い電圧で導通するセット状態へと変化する。以下、この可変抵抗素子ＶＲをセット状態へ変化させる動作をセット動作という。
【００１５】
一方、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも高い電圧で導通するリセット状態へと変化する。以下、この可変抵抗素子ＶＲをリセット状態へ変化させる動作をリセット動作という。リセット状態は、抵抗変化素子ＶＲ内に形成される伝導フィラメントＦの切断距離が、セット状態よりも長い状態である。
【００１６】
読み出し動作時には、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の読み出し電圧を印加する。これにより、電極ＥＬ１側に向けて伝導フィラメントＦが伸びる。セット状態とリセット状態とでは、伝導フィラメントＦが伸びて電極ＥＬ１に到達するときの電圧が異なる。その違いを利用して、選択メモリセルＭＣの状態を読み出すことができる。
【００１７】
読み出し動作について、より詳細に説明すると、メモリセルＭＣがセット状態の場合、電圧Ｖｔｈ＿ｓ以上の電圧をメモリセルＭＣに印加すると、メモリセルＭＣに電流が多く流れる。一方、メモリセルＭＣがリセット状態の場合、電圧Ｖｔｈ＿ｒ以上の電圧をメモリセルＭＣに印加すると、メモリセルＭＣに電流が多く流れる。
【００１８】
この場合、電圧Ｖｔｈ＿ｓは電圧Ｖｔｈ＿ｒより小さい。Ｖｔｈ＿ｓ≦Ｖｒｅａｄ＜Ｖｔｈ＿ｒを満たす電圧Ｖｒｅａｄを読み出し電圧として設定すれば、セット状態とリセット状態とで読み出し電圧Ｖｒｅａｄ印加時の電流には大きな差が生じる。この電流差に基づき、メモリセルＭＣの抵抗状態をデータとして読み出すことができる。
【００１９】
ここで、読み出し動作時の印加電圧の制御により、読み出し動作時に非選択のメモリセルＭＣには電圧Ｖｔｈ＿ｓより小さい電圧が印加されるようにすることができる。これにより、非選択メモリセルＭＣには非常に小さな電流しか流れず、メモリセルＭＣに選択素子としての機能を持たせることができる。
【００２０】
［半導体記憶装置の動作］
次に、メモリセルＭＣに対する動作の詳細な説明を行う。前述のように、可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。
【００２１】
上記の半導体記憶装置では、大容量化に伴うメモリセルの読み出し電流低下と共に、読み出し電流が増減を繰り返すノイズ（リードノイズ）が深刻となっている。リードノイズが大きくなると、誤読み出しが生じるおそれが高まる。この点について、図４および図５を参照して説明する。
【００２２】
図４は、一例として、可変抵抗素子ＶＲが酸化ハフニウム（ＨｆＯｘ）からなるメモリセル（低抵抗状態）に対し、読み出し動作を繰り返し行った場合における、読み出し電流Ｉと経過時間（読み出し繰り返し回数×読み出し間隔）の関係を示したグラフである。また、図５は、図４に示したIの経過時間依存性に対し高速フーリエン変換を実施することで得たパワースペクトル密度ＰＳＤを読み出し電流Ｉで規格化した規格値ＰＳＤ／Ｉ２と、読み出し電圧Ｖｒｅａｄとの関係を示している。
図４のグラフから明らかなように、低抵抗状態にあるメモリセルに対し所定の読み出し電圧を印加した場合における読み出し電流Ｉは、多くの時間においては略一定値を有しているが、散発的に発生するリードノイズの影響により、ランダムに上記の一定値よりも小さい値を示す。換言すると、読み出し電流Ｉは、高電流状態と低電流状態の２状態間を遷移し続ける、典型的な２値ノイズとして確認されている。
図５に示すように、あるメモリセルＭＣにおいて、規格値ＰＳＤ／Ｉ２は読み出し電圧Ｖｒｅａｄによって大きく変化し、所定の読み出し電圧が与えられた場合においてピーク電圧Ｖｐｅａｋを与える。このピーク電圧Ｖｐｅａｋは、図５（ａ）〜（ｃ）に示すように、メモリセル毎に異なっている。
リードノイズの影響を低減するには、ピーク電圧Ｖｐｅａｋから遠い読み出し電圧Ｖｒｅａｄで読み出し動作を行えばよいと言える。しかし、図５から分かるように、ピーク電圧Ｖｐｅａｋはメモリセル毎に異なっている。全てのメモリセルＭＣにおいてノイズ回避を可能とする読み出し電圧Ｖｒｅａｄは存在しない。
【００２３】
このようなリードノイズの性質を考慮し、第１の実施の形態の半導体記憶装置は、効果的にリードノイズの影響を排除する読み出し方法を実行可能に構成されている。
【００２４】
この第１の実施の形態の読み出し方法は、要約すると、以下のようなものである。
（１）１つの読み出し動作において、複数の読み出し手順Ｒが実行される。
（２）複数の読み出し手順Ｒの中の少なくとも１つの読み出し手順Ｒにおいて、メモリセルＭＣに対して第１の読み出し電圧を印加する判断手順ＲＳを複数回実行し、それぞれの判断手順ＲＳにおいて、メモリセルの抵抗状態を判定する。
（３）１つの読み出し手順において、複数の判断手順ＲＳにおける第１の判定結果の数又は第２の判定結果の数のいずれか一方が他方よりも十分多い場合には、その十分多い判定結果を採用し、読み出し動作を終了する。
（４）それ以外の場合には別の読み出し手順Ｒ’を開始して読み出し動作を継続する。
以下、図６、図７を参照してこの読み出し方法を詳細に説明する。
【００２５】
本実施の形態の半導体記憶装置は、読み出し動作において、複数回の読み出し手順Ｒを実行可能に構成されている。そして、１つの読み出し手順Ｒは、更に判断手順ＲＳを含んでいる。
【００２６】
１つの読み出し手順Ｒに含まれる複数の判断手順ＲＳのそれぞれにおいて、メモリセルＭＣに読み出し電圧Ｖｒｅａｄが印加され、続いてメモリセルＭＣに流れる電流が閾値電流よりも大きいかどうかが判定される。
【００２７】
図６は第１の実施の形態に係る読み出し方法の具体例であり、第１の読み出し手順Ｒ１とそれに続く第２の読み出し手順Ｒ２を示している。図６は、説明の簡単化のため、最も単純化された読み出し方法を説明している。すなわち、図６の読み出し動作は２つの読み出し手順Ｒ１、Ｒ２を含む。そして、読み出し手順Ｒ１は２つの判断手順ＲＳ１１、ＲＳ１２を含み、読み出し手順Ｒ２は１つの判断手順ＲＳ２１を含む。
【００２８】
続いて、各読み出し手順Ｒ１、Ｒ２での動作について説明する。
まず、第１の読み出し手順Ｒ１の動作について説明する。１回目の判断手順ＲＳ１１において、メモリセルＭＣに第１の読み出し電圧Ｖｒｅａｄ１が印加され（ステップＳ１）、続いてメモリセルＭＣに流れる電流Ｉが第１の閾値電流Ｉｔｈ１よりも大きいかどうかが判断される（ステップＳ２）。
【００２９】
第１の判断手順Ｒ１１が終了すると、２回目の判断手順ＲＳ１２に移行する。２回目の判断手順ＲＳ１２では、１回目の判断手順ＲＳ１１と同様に、メモリセルＭＣに第１の読み出し電圧Ｖｒｅａｄ１が印加され（ステップＳ３、又はＳ５）、続いてメモリセルＭＣに流れる電流Ｉが第１の閾値電流Ｉｔｈ１よりも大きいかどうかが判定される（ステップＳ４、又はＳ６）。ステップＳ３及びＳ４は、ステップＳ２での判定結果がＹｅｓであった場合に実行される工程を示し、ステップＳ５及びＳ６は、ステップＳ２での判定結果がＮｏであった場合に実行される工程を示している。ステップＳ５、Ｓ６での動作内容は、ステップＳ３、Ｓ４での動作内容と同一である。
【００３０】
ステップＳ２での判定結果がＹｅｓであり、ステップＳ４での判定結果も同じくＹｅｓであれば、ステップＳ２とステップＳ４での２回の判断手順での判定結果がＹｅｓで一致したことになる。この場合、各判断手順において、結果的にリードノイズの影響を受けない正確な読み出し（ピーク電圧Ｖｐｅａｋと、設定したＶｒｅａｄ１とが大きく異なった状態での読み出し）ができたものと推定される。そこで、本実施の形態では、読み出し対象のメモリセルの抵抗状態が低抵抗状態（ＯＮ）であるとの結果を採用し、別の読み出し動作Ｒ２を新たに実行することなく読み出し動作を終了する。
【００３１】
また、ステップＳ２での判定結果がＮｏであり、ステップＳ６での判定結果も同じくＮｏであれば、ステップＳ２とステップＳ４での２回の判断手順での判定結果がＮｏで一致したことになる。この場合、各判断手順において、結果的にリードノイズの影響を受けない正確な読み出しができたものと推定される。そこで、本実施の形態では、読み出し対象のメモリセルＭＣの抵抗状態が高抵抗状態（ＯＦＦ）であるとの結果を採用し、別の読み出し手順Ｒ２を新たに実行することなく読み出し動作を終了する。
【００３２】
一方、ステップＳ２での判定結果がＹｅｓである一方、ステップＳ４での判定結果がＮｏであった場合は、２回の判断手順における判定結果が異なったことになる。この場合、判断手順ＲＳ１１、ＲＳ１２のいずれかにおいて、リードノイズの影響により誤読み出しがなされたと推測される。そこで、本実施の形態の半導体記憶装置では、第１の読み出し手順Ｒ１を終了し、これとは別の第２の読み出し手順Ｒ２へと移行し、読み出し動作を継続する。
【００３３】
また、ステップＳ２での判定結果がＮｏである一方、ステップＳ６での判定結果がＹｅｓであった場合は、２回の判断手順における判定結果が異なったことになる。この場合、判断手順ＲＳ１１、ＲＳ１２のいずれかにおいて、リードノイズの影響により誤読み出しがなされたと推測される。そこで、本実施の形態の半導体記憶装置では、第１の読み出し手順Ｒ１を終了し、これとは別の第２の読み出し手順Ｒ２へと移行し、読み出し動作を継続する。
【００３４】
第２の読み出し手順Ｒ２では、判断手順ＲＳ２１が１回だけ実行される。その判断手順ＲＳ２１では、まずメモリセルＭＣに第２の読み出し電圧Ｖｒｅａｄ２（Ｖｒｅａｄ２≠Ｖｒｅａｄ１）が印加され（ステップＳ７）、その際に流れる電流が第２の閾値電流Ｉｔｈ２よりも大きいかどうかが判定される（ステップＳ８）。読み出し電圧Ｖｒｅａｄ１が用いられた第１の読み出し手順Ｒ１においては、リードノイズの影響を受けて誤読み出しが生じたが、この読み出し電圧Ｖｒｅａｄ１とは異なる読み出し電圧Ｖｒｅａｄ２が第２の読み出し手順Ｒ２において用いられる。この異なる読み出し電圧ｖｒｅａｄ２が用いられることにより、リードノイズの影響を受ける虞は低くなり、誤読み出しの可能性は抑制される（図５参照）。
ステップＳ８での判定結果がＹｅｓであれば前記メモリセルの抵抗状態が低抵抗状態（ＯＮ）であり、Ｎｏであれば高抵抗状態（ＯＦＦ）であると判定される。この判断手順ＲＳ２１での判定結果が、読み出し手順Ｒ２での判定結果として採用され、その判定結果が読み出し動作での読み出し値として出力され、読み出し動作が終了する。
【００３５】
図６は、読み出し動作に含まれる読み出し手順Ｒの数が最大で２で、読み出し手順Ｒに含まれる判断手順ＲＳが最大２個という、最も単純化された動作を説明したものである。これに対し、図７は、より一般化した形で本実施の形態の読み出し動作を説明したフローチャートである。換言すれば、図６は図７の一形態である。
この図７では、最大でｉ＿ｍａｘ回の読み出し手順Ｒ(ｉ)（ｉ＝１，２・・・ｋ、・・・ｉ＿ｍａｘ）が実施される。
そして、１つの読み出し手順Ｒ(ｉ)においては、判断手順ＲＳｉ（ｊ）が最大でＮ（ｉ）回繰り返される。そして、各読み出し手順Ｒ（ｉ）において、Ｎ（ｉ）回の判断手順ＲＳｉ（ｊ）の判定結果が全て一致した場合は、その判定結果が採用され、読み出し動作が終了する。
一方、１つの読み出し手順Ｒ（ａ）内のある判断手順ＲＳａ（ｂ）の判定結果が、それ以前に実行された判断手順ＲＳａ（ｂ’）（ｂ’＜ｂ）の判定結果と異なった場合は、その時点で読み出し手順Ｒ(ａ)の動作は終了し、次の読み出し手順Ｒ(ａ＋１)へと移行する。
これに代えて、１つの読み出し手順Ｒ（ａ）内のＮ（ａ）回の判断手順ＲＳを全て実行した後、それらＮ（ａ）回の判断手順ＲＳの判定結果の一致・不一致を判定することも可能である。
【００３６】
読み出し手順Ｒ(ａ１)内で用いられる読み出し電圧Ｖｒｅａｄ(ａ１)は、それ以前の読み出し手順Ｒ（ａ０）(ただし、ａ１、ａ０は任意の自然数であり、ａ０＜ａ１)で用いた読み出し電圧Ｖｒｅａｄ(ａ０)とは異なる。このように、読み出し手順毎に異なる読み出し電圧Ｖｒｅａｄを設定するのは、よりリードノイズの影響を低減した読み出し動作を実行可能とするためである（図５参照）。
【００３７】
また、後に実行される読み出し手順Ｒに含まれる判断手順ＲＳの数は、先に実行される読み出し手順Ｒに含まれる判断手順ＲＳの数よりも小さくされる。より具体的に言えば、１つの読み出し手順Ｒ（ａ１）における判断手順ＲＳの回数がＮ(ａ１)であり、それ以降に行われる読み出し手順Ｒ（ａ２）（ａ２＞ａ１、ａ２は任意の自然数）における判断手順ＲＳの回数がＮ（ａ２）である場合、前者と後者は同じとされるか、又は後者は前者よりも小さい値に設定される。その理由は次の通りである。すなわち、可変抵抗素子ＶＲが読み出し電圧Ｖｒｅａｄ(ａ１)とＶｒｅａｄ(ａ２)の両方でノイズのピークを示す確率は低く、言い換えると読み出し電圧Ｖｒｅａｄ(ａ１)においてノイズの影響が大きい場合には、Ｖｒｅａｄ(ａ２)においてはノイズの影響は少ない可能性が高い。その為、読み出し手順Ｒ(ａ２)では判断手順ＲＳの回数が読み出し手順Ｒ(ａ２)より少なくとも、高い判定精度が期待される。
【００３８】
また、読み出し手順Ｒ（ａ１）で使用される閾値電流Ｉｔｈ(ａ１)は、それ以降の読み出し手順Ｒ（ａ２）で使用される閾値電流Ｉｔｈ(ａ２)と同じでもよいし、異なっていてもよい。
最後から２番目の読み出し手順Ｒ(ｉ＿ｍａｘ−１)において、複数の判断手順における判定結果が一致することがなかった場合は、最終読み出し手順Ｒ(ｉ＿ｍａｘ)が実行され、その最終読み出し手順Ｒ（ｉ＿ｍａｘ）での判断手順の判定結果が採用される。最終読み出し手順Ｒ(ｉ＿ｍａｘ)における判断手順の繰り返し回数Ｎ(ｉ＿ｍａｘ)は１でも良いし、複数(２以上)でも良い。判断手順の繰り返し回数Ｎ(ｉ＿ｍａｘ)≧２の場合は、Ｎ(ｉ＿ｍａｘ)回の判定結果のうち、低抵抗状態（ＯＮ）、高抵抗状態（ＯＦＦ）のうち、より多く得られた判定結果を多数決に従い採用する。例えば、Ｎ(ｉ＿ｍａｘ)＝３で、そのうち２回の判定結果は高抵抗状態（ＯＦＦ）、１回の判定結果のみが低抵抗状態（ＯＮ）であった場合には、高抵抗状態（ＯＦＦ）を最終的な判定結果（読み出し結果）とする。Ｎ（ｉ＿ｍａｘ）＝１の場合、すなわち最終読み出し手順Ｒ（ｉ＿ｍａｘ）の判断手順の数が１の場合には、その１の判断手順での判定結果が採用される。
【００３９】
このような単純な多数決方式の代りに、例えば全判断手順のうちの２／３以上の判定結果が一致した場合に、その結果を採用することもできる。全判断手順の中で判定結果が一致する判断手順が全体の２／３未満の場合には、読み出し動作をエラーと判定することも可能である。
なお、１の読み出し手順Ｒ（ｉ）中に含まれる判断手順の数Ｎ(ｉ)は、出荷後に自由に変更出来るようにしてもよい。
【００４０】
［効果］
このように、第１の実施の形態によれば、読み出し動作が複数の読み出し手順に分割され、さらに複数の判断手順に分割される。１つの読み出し手順において複数の判断手順の判定結果に一定の一致（整合性）が認められない場合、次の読み出し手順に移行する。次の読み出し手順では、異なる読み出し電圧により読み出し動作が実行される。これにより、上述のようなリードノイズが生じた場合であっても、その影響を抑制して正確な読み出し動作を実行することができる。
【００４１】
［第２の実施の形態］
続いて、第２の実施の形態に係る半導体記憶装置を、図８を参照して説明する。第２の実施形態における半導体記憶装置の全体構成は、第１の実施の形態と同様（図１〜図３）であるため、その詳細な説明を省略する。
この第２の実施の形態は、読み出し動作の詳細において第１の実施の形態と異なっている。第１の実施の形態では、１つの読み出し手順における複数の判断手順における判定結果が全て一致した場合にのみ、その判定結果を採用して読み出し動作を終了し、それ以外の場合には別の読み出し手順を開始する。これに対し、第２の実施の形態では、読み出し手順において実施される複数回の判断手順の結果がすべて一致しなくとも、いずれか一方の判定結果が他方の判定結果よりも十分に数が多い場合に、その結果を採用する。なお、各判断手順では、第１の実施の形態と同様に、メモリセルＭＣに読み出し電圧Ｖｒｅａｄが印加され、続いてメモリセルＭＣに流れる電流が閾値電流Ｉｔｈよりも大きいかどうかが判定される。
【００４２】
図８では、最大でｉ＿ｍａｘ回の読み出し手順Ｒ（ｉ）（ｉ＝１，２・・・ｋ、・・・ｉ＿ｍａｘ）が実施される。
そして、１つの読み出し手順Ｒ(ｉ)においては、判断手順ＲＳｉ（ｊ）がＮ（ｉ）回繰り返される。そして、各読み出し手順Ｒ（ｉ）において、Ｎ（ｉ）回の判断手順ＲＳｉ（ｊ）の判定結果のうち、いずれか一方の判定結果が他方の判定結果よりも十分に数が多い場合に、その結果を採用し、読み出し動作が終了する。
一方、Ｎ（ｉ）回の判断手順ＲＳｉ（ｊ）の判定結果のうち、いずれか一方の数が他方よりも十分に多く得られなかった場合には、判断手順ＲＳｉ（ｊ）のいずれかにおいて、リードノイズの影響により誤読み出しがなされたと推測される。そこで、本実施の形態の半導体記憶装置では、次の読み出し手順Ｒ(ｉ＋１)へと移行し、読み出し動作を継続する。
【００４３】
この第２の実施の形態においても、第１の実施形態と同様に、ある読み出し手順Ｒ(ａ１)内で用いられる読み出し電圧Ｖｒｅａｄ(ａ１)は、それ以前の読み出し手順Ｒ（ａ０）(ただし、ａ１、ａ０は任意の自然数であり、ａ０＜ａ１)で用いた読み出し電圧Ｖｒｅａｄ(ａ０)とは異なる。このように、読み出し手順毎に異なる読み出し電圧Ｖｒｅａｄを設定するのは、よりリードノイズの影響を低減した読み出し動作を実行可能とするためである（図５参照）。
【００４４】
また、後に実行される読み出し手順Ｒに含まれる判断手順ＲＳの数は、先に実行される読み出し手順Ｒに含まれる判断手順ＲＳの数よりも小さくされる。より具体的に言えば、１つの読み出し手順Ｒ（ａ１）における判断手順ＲＳの回数がＮ(ａ１)であり、それ以降に行われる読み出し手順Ｒ（ａ２）（ａ２＞ａ１、ａ２は任意の自然数）における判断手順ＲＳの回数がＮ（ａ２）である場合、前者と後者は同じとされるか、又は後者は前者よりも小さい値に設定される。その理由は次の通りである。すなわち、可変抵抗素子ＶＲが読み出し電圧Ｖｒｅａｄ(ａ１)とＶｒｅａｄ(ａ２)の両方でノイズのピークを示す確率は低く、言い換えると読み出し電圧Ｖｒｅａｄ(ａ１)においてノイズの影響が大きい場合には、Ｖｒｅａｄ(ａ２)においてはノイズの影響は少ない可能性が高い。その為、読み出し手順Ｒ(ａ２)では判断手順ＲＳの回数が読み出し手順Ｒ(ａ２)より少なくとも、高い判定精度が期待される。
また、読み出し手順Ｒ（ａ１）で使用される閾値電流Ｉｔｈ(ａ１)は、それ以降の読み出し手順Ｒ（ａ２）で使用される閾値電流Ｉｔｈ(ａ２)と同じでもよいし、異なっていてもよい。
【００４５】
最後から２番目の読み出し手順Ｒ(ｉ＿ｍａｘ−１)において、複数の判断手順における判定結果のうちいずれか一方の数が他方よりも十分に多く得られなかった場合は、最終読み出し手順Ｒ(ｉ＿ｍａｘ)が実行され、その最終読み出し手順Ｒ（ｉ＿ｍａｘ）での判断手順の判定結果が採用される。最終読み出し手順Ｒ(ｉ＿ｍａｘ)における判断手順の繰り返し回数Ｎ(ｉ＿ｍａｘ)は１でも良いし、複数(２以上)でも良い。判断手順の繰り返し回数Ｎ(ｉ＿ｍａｘ)≧２の場合は、Ｎ(ｉ＿ｍａｘ)回の判定結果のうち、低抵抗状態（ＯＮ）、高抵抗状態（ＯＦＦ）のうち、より多く得られた判定結果を多数決に従い採用する。
例えば、Ｎ(ｉ＿ｍａｘ)＝３で、そのうち２回の判定結果は高抵抗状態（ＯＦＦ）、１回の判定結果のみが低抵抗状態（ＯＮ）であった場合には、高抵抗状態（ＯＦＦ）を最終的な判定結果（読み出し結果）とする。Ｎ（ｉ＿ｍａｘ）＝１の場合、すなわち最終読み出し手順Ｒ（ｉ＿ｍａｘ）の判断手順の数が１の場合には、その１の判断手順での判定結果が採用される。
【００４６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１１…メモリセルアレイ、１２…行レコーダ、１３…列デコーダ、１４…上位ブロック、１５…電源、１６…制御回路、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＥＬ…電極、ＶＲ…可変抵抗素子
【図１】
2017059285.tif 000003
【図２】
2017059285.tif 000004
【図３】
2017059285.tif 000005
【図４】
2017059285.tif 000006
【図５】
2017059285.tif 000007
【図６】
2017059285.tif 000008
【図７】
2017059285.tif 000009
【図８】
2017059285.tif 000010
【手続補正書】
【提出日】平成27年9月18日(2015.9.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線と交差する２配線と、
前記第１配線と前記第２配線との交差部に配置され可変抵抗素子を含むメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記メモリセルに対して読み出し電圧を複数回印加することで前記メモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、
前記第１の判定結果の数と前記第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する半導体記憶装置。
【請求項２】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、前記メモリセルに対して印加される読み出し電圧の値が異なる
請求項１に記載の半導体記憶装置。
【請求項３】
後に行われる前記読み出し動作は、先に行われる読み出し動作よりも前記判定の回数が少ない
請求項２に記載の半導体記憶装置。
【請求項４】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、
メモリセルに流れる電流と、第１の閾値電流または第２の閾値電流との大小関係から前記メモリセルの抵抗状態を判定する際、
前記第２の閾値電流は前記第１の閾値電流と異なっている
請求項１乃至請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の閾値電流は前記第１の閾値電流と同じである
請求項１乃至請求項３に記載の半導体記憶装置。
【請求項６】
最後に行われる前記読み出し動作において、前記第１の判定結果の数と前記第２の判定結果の数の差が、以前の前記読み出し動作における前記所定の条件より小さくとも前記読み出し動作を終了する
請求項１乃至請求項５に記載の半導体記憶装置。
【請求項７】
前記判定により得られた前記判定結果がすべて一致した場合に、前記読み出し動作を終了する
請求項１乃至請求項６に記載の半導体記憶装置。
【請求項８】
前記判定により得られた第１の判定結果の数又は第２の判定結果の数いずれか一方が他方よりも十分多い場合に、前記読み出し動作を終了する
請求項１乃至請求項６に記載の半導体記憶装置。
【請求項９】
第１配線と、前記第１配線に交差する第２配線と、前記第１配線と前記第２配線との交差部に配置され可変抵抗素子を含むメモリセルとを備える半導体記憶装置の制御方法であって、
前記方法は、
前記メモリセルに対して第１の読み出し電圧を複数回印加することで前記メモリセルの抵抗状態を複数回判定し、これにより第１の判定結果又は第２の判定結果を得て、
第１の判定結果の数又は第２の判定結果の数を比較し、その比較の結果が所定の条件を満たす場合には、読み出し動作を終了し、満たさない場合には再度読み出し動作を開始する
半導体記憶装置の制御方法。
【請求項１０】
先に行われる前記読み出し動作および後に行われる前記読み出し動作において、前記メモリセルに対して印加される読み出し電圧の値が異なる
請求項９に記載の半導体記憶装置の制御方法。
【請求項１１】
後に行われる前記読み出し動作は、先に行われる読み出し動作よりも前記判定の回数が少ない
請求項１０に記載の半導体記憶装置の制御方法。
【請求項１２】
先に行われる前記読み出し動作及び後に行われる前記読み出し動作において、
メモリセルに流れる電流と、第１の閾値電流または第２の閾値電流との大小関係から前記メモリセルの抵抗状態を判定する際、
前記第２の閾値電流は前記第１の閾値電流と異なっている
請求項９乃至請求項１１に記載の半導体記憶装置の制御方法。
【請求項１３】
前記第２の閾値電流は前記第１の閾値電流と同じである
請求項９乃至請求項１１に記載の半導体記憶装置の制御方法。
【請求項１４】
最後に行われる前記読み出し動作において、前記第１の判定結果の数と前記第２の判定結果の数の差が、以前の前記読み出し動作における前記所定の条件より小さくとも前記読み出し動作を終了する
請求項９乃至請求項１３に記載の半導体記憶装置の制御方法。
【請求項１５】
前記判定において、前記メモリセルの抵抗状態の判定結果がすべて一致した場合に、前記読み出し動作を終了する
請求項９乃至請求項１４に記載の半導体記憶装置の制御方法。
【請求項１６】
前記判定により得られた低抵抗状態との結果の数又は高抵抗状態との結果の数いずれか一方が他方よりも十分多い場合に、前記読み出し動作を終了する
請求項９乃至請求項１４に記載の半導体記憶装置の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図４は、一例として、可変抵抗素子ＶＲが酸化ハフニウム（ＨｆＯｘ）からなるメモリセル（低抵抗状態）に対し、読み出し動作を繰り返し行った場合における、読み出し電流Ｉと経過時間（読み出し繰り返し回数×読み出し間隔）の関係を示したグラフである。また、図５は、図４に示したIの経過時間依存性に対し高速フーリエ変換を実施することで得たパワースペクトル密度ＰＳＤを読み出し電流Ｉで規格化した規格値ＰＳＤ／Ｉ２と、読み出し電圧Ｖｒｅａｄとの関係を示している。
図４のグラフから明らかなように、低抵抗状態にあるメモリセルに対し所定の読み出し電圧を印加した場合における読み出し電流Ｉは、多くの時間においては略一定値を有しているが、散発的に発生するリードノイズの影響により、ランダムに上記の一定値よりも小さい値を示す。換言すると、読み出し電流Ｉは、高電流状態と低電流状態の２状態間を遷移し続ける、典型的な２値ノイズとして確認されている。
図５に示すように、あるメモリセルＭＣにおいて、規格値ＰＳＤ／Ｉ２は読み出し電圧Ｖｒｅａｄによって大きく変化し、所定の読み出し電圧が与えられた場合においてピーク電圧Ｖｐｅａｋを与える。このピーク電圧Ｖｐｅａｋは、図５（ａ）〜（ｃ）に示すように、メモリセル毎に異なっている。
リードノイズの影響を低減するには、ピーク電圧Ｖｐｅａｋから遠い読み出し電圧Ｖｒｅａｄで読み出し動作を行えばよいと言える。しかし、図５から分かるように、ピーク電圧Ｖｐｅａｋはメモリセル毎に異なっている。全てのメモリセルＭＣにおいてノイズ回避を可能とする読み出し電圧Ｖｒｅａｄは存在しない。