(57)【要約】【課題】基板コンタクト部と素子コンタクト部とを同時に形成する際に、コンタクト抵抗にばらつきが生じるのを抑制する。【解決手段】第１チャンバ内では前処理が行われる。次に、第２チャンバ内では、四塩化チタンと水素との混合ガスが供給される。このとき、四塩化チタンの分圧が、３Ｐａより高い条件に設定される。四塩化チタンの分圧と供給時間との積が、８００Ｐａ・秒より大きくなる条件に設定される。四塩化チタンが、第２チャンバへ引き続き供給され、所定の温度条件とプラズマのもとで、チタン膜が形成される。温度条件として、チタンシリサイドが形成される温度よりも高く、金属シリサイド膜が凝集する温度よりも低い条件に設定される。第３チャンバ内では、チタンナイトライド膜が形成される。【選択図】図６
2017022302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に金属シリサイド膜を形成する工程と、
前記金属シリサイド膜を覆うように、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記金属シリサイド膜に達する第１深さの第１コンタクトホールを形成する工程と、
前記層間絶縁膜を貫通して前記半導体基板に達する、前記第１深さよりも深い第２深さの第２コンタクトホールを形成する工程と、
前記第１コンタクトホール内および前記第２コンタクトホール内のそれぞれにバリアメタル膜を形成する工程と、
前記第１コンタクトホールおよび前記第２コンタクトホールのそれぞれを埋め込むようにプラグを形成する工程と
を有し、
前記バリアメタル膜を形成する工程は、
第１バリアメタル膜を形成する工程と、
前記第１バリアメタル膜に接するように第２バリアメタル膜を形成する工程と
を含み、
前記第１バリアメタル膜を形成する工程は、
四塩化チタン（ＴｉＣｌ４）と水素（Ｈ２）との混合ガスを、前記四塩化チタンの分圧が３Ｐａ以上であり、前記四塩化チタンの分圧と供給時間との積が８００Ｐａ・秒より大きい条件のもとで供給する工程と、
原料としてチタンの無機ソースを用い、プラズマ中で、前記第１バリアメタル膜としてチタン膜を形成する工程と
を含み、
前記第２バリアメタル膜を形成する工程では、金属窒化膜が形成される、半導体装置の製造方法。
【請求項２】
前記バリアメタル膜を形成する工程は、前記第１バリアメタル膜を形成する前に、前記第１コンタクトホールおよび前記第２コンタクトホールに対し、スパッタエッチおよびケミカルドライクリーニングのいずれかによる前処理を行う工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１バリアメタル膜を形成する工程は、前記チタン膜を、チタンシリサイドが形成される温度よりも高く、前記金属シリサイド膜が凝集する温度よりも低い条件のもとで形成することにより、前記第２コンタクトホールの底に、第３バリアメタル膜として、チタンシリサイド膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２コンタクトホールを形成する工程では、前記第２コンタクトホールの前記第２深さとして、前記第１コンタクトホールの前記第１深さの５倍以上の深さをもって、前記第２コンタクトホールが形成される、請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２コンタクトホールの底の部分の開口寸法に対する前記第２深さの比をアスペクト比とすると、
前記第２コンタクトホールを形成する工程では、前記アスペクト比が１０以上をもって、前記第２コンタクトホールが形成される、請求項１記載の半導体装置の製造方法。
【請求項６】
前記プラグを形成する工程では、タングステンプラグが形成される、請求項１記載の半導体装置の製造方法。
【請求項７】
前記前処理を行う工程は、第１チャンバ内で行われ、
前記第１バリアメタル膜を形成する工程は、前記第１チャンバと異なる第２チャンバ内で行われ、
前記第２バリアメタル膜を形成する工程は、前記第１チャンバおよび前記第２チャンバと異なる第３チャンバ内で行われる、請求項２記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板の上方に形成された金属シリサイド膜と、
前記金属シリサイド膜を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記金属シリサイド膜に達する素子コンタクト部と、
前記層間絶縁膜を貫通して前記半導体基板に達する基板コンタクト部と
を有し、
前記素子コンタクト部は、
前記層間絶縁膜を貫通して前記金属シリサイド膜に達する第１深さの第１コンタクトホール内に形成されて前記金属シリサイド膜に接触するバリアメタル膜第１部と、
前記第１コンタクトホールを埋め込む態様で前記バリアメタル膜第１部に接触するように形成されたプラグ第１部と
を備え、
前記基板コンタクト部は、
前記層間絶縁膜を貫通して前記半導体基板に達する、前記第１深さよりも深い第２深さの第２コンタクトホール内に形成されて、前記半導体基板に接触するバリアメタル膜第２部と、
前記第２コンタクトホールを埋め込む態様で前記バリアメタル膜第２部に接触するように形成されたプラグ第２部と
を備え、
前記第１コンタクトホールの底に位置する前記バリアメタル膜第１部の部分の膜厚を膜厚Ｌ１とし、
前記第１コンタクトホールの側壁に位置する前記バリアメタル膜第１部の部分の膜厚を膜厚Ｌ２とし、
前記第２コンタクトホールの底に位置する前記バリアメタル膜第２部の部分の膜厚を膜厚Ｌ３とし、
前記第２コンタクトホールの側壁に位置する前記バリアメタル膜第２部の部分の膜厚を膜厚Ｌ４とすると、
前記膜厚Ｌ２に対する前記膜厚Ｌ１の比と、前記膜厚Ｌ４に対する前記膜厚Ｌ３の比との関係が、膜厚Ｌ１／膜厚Ｌ２＜膜厚Ｌ３／膜厚Ｌ４である、半導体装置。
【請求項９】
前記第２コンタクトホールの前記第２深さは、前記第１コンタクトホールの前記第１深さの５倍以上の深さである、請求項８記載の半導体装置。
【請求項１０】
前記第２コンタクトホールでは、前記第２コンタクトホールの底の部分の開口寸法に対する前記第２深さの比をアスペクト比とすると、前記アスペクト比は１０以上である、請求項８記載の半導体装置。
【請求項１１】
前記バリアメタル膜第１部は、
前記金属シリサイド膜および前記第１コンタクトホールの側壁に接触する第１バリアメタル膜第１部と、
前記第１バリアメタル膜第１部に接触する第２バリアメタル膜第１部と
を含み、
前記バリアメタル膜第２部は、
前記第２コンタクトホールの側壁に接触する第１バリアメタル膜第２部と、
前記第１バリアメタル膜第２部に接触する第２バリアメタル膜第２部と、
前記第２コンタクトホールの底に位置し、前記半導体基板および前記第２バリアメタル膜第２部に接触する第３バリアメタル膜と
を含む、請求項８記載の半導体装置。
【請求項１２】
前記第１バリアメタル膜第１部および前記第１バリアメタル膜第２部のそれぞれはチタン膜であり、
前記第２バリアメタル膜第１部および前記第２バリアメタル膜第２部のそれぞれはチタンナイトライド膜であり、
前記第３バリアメタル膜はチタンシリサイド膜である、請求項１１記載の半導体装置。
【請求項１３】
前記第１バリアメタル膜第１部および前記第１バリアメタル膜第２部のそれぞれはコバルト膜であり、
前記第２バリアメタル膜第１部および前記第２バリアメタル膜第２部のそれぞれはチタンナイトライド膜であり、
前記第３バリアメタル膜はコバルトシリサイド膜である、請求項１１記載の半導体装置。
【請求項１４】
前記第１バリアメタル膜第１部および前記第１バリアメタル膜第２部のそれぞれはニッケル膜であり、
前記第２バリアメタル膜第１部および前記第２バリアメタル膜第２部のそれぞれはチタンナイトライド膜であり、
前記第３バリアメタル膜はニッケルシリサイド膜である、請求項１１記載の半導体装置。
【請求項１５】
前記プラグ第１部および前記プラグ第２部はタングステンを含む、請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、たとえば、半導体基板へのコンタクト部と金属シリサイド膜へのコンタクト部とを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置には、半導体基板（シリコン）を所定の電位に固定するための基板コンタクト部が形成された半導体装置がある。このような半導体装置では、素子分離領域によって、複数の素子形成領域が規定されており、基板コンタクト部は、その素子形成領域の外側に配置されている。なお、この種の半導体装置を開示した文献として、特許文献１および特許文献２がある。
【０００３】
素子形成領域には、たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ、高耐圧ＮＭＯＳトランジスタおよび高耐圧ＰＭＯＳトランジスタ等の所定の半導体素子が形成されている。ＣＭＯＳトランジスタ等のトランジスタのソース・ドレイン領域およびゲート電極には、金属シリサイド膜が形成されている。
【０００４】
その半導体素子を覆うように層間絶縁膜が形成されている。層間絶縁膜の表面には、複数の配線が形成されている。複数の配線のうち、所定の配線と半導体基板とが、基板コンタクト部を介して電気的に接続されている。また、他の所定の配線と半導体素子の金属シリサイド膜とが、素子コンタクト部を介して電気的に接続されている。
【０００５】
基板コンタクト部では、層間絶縁膜の表面から半導体基板に達する比較的深いコンタクトホール内に、バリアメタル膜を介在させてプラグが形成されている。素子コンタクト部では、層間絶縁膜の表面から金属シリサイド膜に達する比較的浅いコンタクトホール内に、バリアメタル膜を介在させてプラグが形成されている。
【０００６】
基板コンタクト部のバリアメタル膜を形成する際には、深いコンタクトホールに対して、前処理（逆スパッタリング）を行わずにバリアメタル膜が形成される。一方、素子コンタクト部のバリアメタル膜を形成する際には、金属シリサイド膜上の浅いコンタクトホールに対して、前処理を行った後にバリアメタル膜が形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２２２８３８号公報
【特許文献２】特開２０１５−３７０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置では、基板コンタクト部と素子コンタクト部とは、別々の工程において形成されていた。今回、発明者らは、この基板コンタクト部と素子コンタクト部とを同時に形成した。そうしたところ、コンタクト抵抗にばらつきが生じることがわかった。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の上方に金属シリサイド膜を形成する。金属シリサイド膜を覆うように、半導体基板上に層間絶縁膜を形成する。層間絶縁膜を貫通して金属シリサイド膜に達する第１深さの第１コンタクトホールを形成する。層間絶縁膜を貫通して半導体基板に達する、第１深さよりも深い第２深さの第２コンタクトホールを形成する。第１コンタクトホール内および第２コンタクトホール内のそれぞれにバリアメタル膜を形成する。第１コンタクトホールおよび第２コンタクトホールのそれぞれを埋め込むようにプラグを形成する。バリアメタル膜を形成する工程は、第１バリアメタル膜を形成する工程と、第１バリアメタル膜に接するように第２バリアメタル膜を形成する工程とを含む。第１バリアメタル膜を形成する工程は、四塩化チタン（ＴｉＣｌ４）と水素（Ｈ２）との混合ガスを、四塩化チタンの分圧が３Ｐａ以上であり、四塩化チタンの分圧と供給時間との積が８００Ｐａ・秒より大きい条件のもとで供給する工程と、原料としてチタンの無機ソースを用い、プラズマ中で、第１バリアメタル膜としてチタン膜を形成する工程とを含む。第２バリアメタル膜を形成する工程では、金属窒化膜が形成される。
【００１１】
他の実施の形態に係る半導体装置は、半導体基板と金属シリサイド膜と層間絶縁膜と素子コンタクト部と基板コンタクト部とを有している。素子コンタクト部は、層間絶縁膜を貫通して金属シリサイド膜に達する第１深さの第１コンタクトホール内に形成されて金属シリサイド膜に接触するバリアメタル膜第１部と、第１コンタクトホールを埋め込む態様でバリアメタル膜第１部に接触するように形成されたプラグ第１部とを備えている。基板コンタクト部は、層間絶縁膜を貫通して半導体基板に達する、第１深さよりも深い第２深さの第２コンタクトホール内に形成されて、半導体基板に接触するバリアメタル膜第２部と、第２コンタクトホールを埋め込む態様でバリアメタル膜第２部に接触するように形成されたプラグ第２部とを備えている。第１コンタクトホールの底に位置するバリアメタル膜第１部の部分の膜厚を膜厚Ｌ１とする。第１コンタクトホールの側壁に位置するバリアメタル膜第１部の部分の膜厚を膜厚Ｌ２とする。第２コンタクトホールの底に位置するバリアメタル膜第２部の部分の膜厚を膜厚Ｌ３とする。第２コンタクトホールの側壁に位置するバリアメタル膜第２部の部分の膜厚を膜厚Ｌ４とする。膜厚Ｌ２に対する膜厚Ｌ１の比と、膜厚Ｌ４に対する膜厚Ｌ３の比との関係が、膜厚Ｌ１／膜厚Ｌ２＜膜厚Ｌ３／膜厚Ｌ４である。
【発明の効果】
【００１２】
一実施の形態に係る半導体装置の製造方法によれば、コンタクト抵抗のばらつきを抑えながら、素子コンタクト部と基板コンタクト部とを同時に形成することができる。
【００１３】
他の実施の形態に係る半導体装置によれば、素子コンタクト部および基板コンタクト部のそれぞれのコンタクト抵抗のばらつきが抑えられる。
【図面の簡単な説明】
【００１４】
【図１】各実施の形態に係る半導体装置の部分平面図である。
【図２】各実施の形態において、半導体装置の構造を模式的に示す、図１に示す断面線ＩＩ−ＩＩにおける部分断面斜視図である。
【図３】実施の形態１に係る半導体装置の断面図である。
【図４】同実施の形態おいて、基板コンタクト部と素子コンタクト部を示す部分拡大断面図である。
【図５】同実施の形態において、半導体装置の製造工程を説明するための第１フローチャートである。
【図６】同実施の形態において、図５に示す第１フローチャートで示される工程の後に行われる、基板コンタクト部と素子コンタクト部とを形成する工程を示す第２フローチャートである。
【図７】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す部分拡大断面図である。
【図２０】同実施の形態において、図１９に示す工程における断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、基板コンタクト部のコンタクト抵抗と累積確率との関係の評価結果を示すグラフである。
【図２４】同実施の形態において、素子コンタクト部のコンタクト抵抗と累積確率との関係の評価結果を示すグラフである。
【図２５】同実施の形態おいて、バリアメタル膜の特徴を説明するための、基板コンタクト部および素子コンタクト部を示す部分拡大断面図である。
【図２６】実施の形態２に係る半導体装置の製造方法における、基板コンタクト部と素子コンタクト部とを形成する工程を示すフローチャートである。
【図２７】同実施の形態において、半導体装置の製造方法一工程を示す部分拡大断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す部分拡大断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態おいて、バリアメタル膜の特徴を説明するための、基板コンタクト部および素子コンタクト部を示す部分拡大断面図である。
【図３５】実施の形態３に係る半導体装置の製造方法における、基板コンタクト部と素子コンタクト部とを形成する工程を示すフローチャートである。
【図３６】同実施の形態において、半導体装置の製造方法一工程を示す部分拡大断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す部分拡大断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す部分拡大断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す部分拡大断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す部分拡大断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態おいて、バリアメタル膜の特徴を説明するための、基板コンタクト部および素子コンタクト部を示す部分拡大断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
ここでは、基板コンタクト部および素子コンタクト部のバリアメタル膜として、チタン膜等が形成された半導体装置の一例について説明する。
【００１６】
まず、半導体装置の構造の概要について説明する。図１および図２に示すように、半導体基板ＳＵＢ上に形成されたエピタキシャル層ＥＬの表面では、素子分離領域ＤＴＲによって、複数の素子形成領域ＥＦＲが規定されている。その複数の素子形成領域ＥＦＲとして、たとえば、ＣＭＯＳトランジスタ形成領域ＣＭＲ、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲ、高耐圧ＰＭＯＳトランジスタ形成領域ＨＶＰＲ等が規定されている。素子形成領域ＥＦＲでは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ等の半導体素子に形成された金属シリサイド膜（図示せず）に接続される素子コンタクト部ＥＣＮが形成されている。素子分離領域ＤＴＲでは、エピタキシャル層ＥＬを貫通して半導体基板ＳＵＢにおける所定の位置（深さ）に達する比較的深いトレンチＴＲＣ内に絶縁膜（図示せず）が形成されている。
【００１７】
素子形成領域ＥＦＲの外側の領域には、基板電極領域ＳＥＲが規定されている。基板電極領域ＳＥＲにおける所定の位置に、基板コンタクト部ＳＣＮが形成されている。基板コンタクト部ＳＣＮを介して半導体基板ＳＵＢが所定の電位に固定される。半導体基板ＳＵＢの電位が固定されることで、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ等の半導体素子の動作が安定する。基板コンタクト部ＳＣＮは、半導体基板を覆う層間絶縁膜（図示せず）およびエピタキシャル層ＥＬを貫通して半導体基板における所定の位置（深さ）に達する比較的深いコンタクトホールＤＣＨ内に形成されている。半導体装置の構造の概要は以上である。
【００１８】
次に、その半導体装置について詳しく説明する。図３に示すように、半導体基板ＳＵＢの表面から所定の深さにわたりＮ型埋め込み領域ＮＢＬが形成されている。そのＮ型埋め込み領域ＮＢＬの表面上にエピタキシャル層ＥＬ（Ｐ型エピタキシャル層ＰＥおよびＮ型ウェルＮＷ）が形成されている。
【００１９】
ＣＭＯＳトランジスタ形成領域ＣＭＲには、ＮＭＯＳトランジスタＮＭＴとＰＭＯＳトランジスタＰＭＴとが形成されている。高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲには、高耐圧ＮＭＯＳトランジスタＨＶＮが形成されている。高耐圧ＰＭＯＳトランジスタ形成領域ＨＶＰＲには、高耐圧ＰＭＯＳトランジスタＨＶＰが形成されている。
【００２０】
ＮＭＯＳトランジスタＮＭＴ等の各トランジスタのソース・ドレイン領域の表面およびゲート電極の上面には、金属シリサイド膜ＭＳＦが形成されており、たとえば、コバルトシリサイド（ＣｏＳｉ２）膜が形成されている。ＮＭＯＳトランジスタＮＭＴ等を含む半導体素子を覆うように、層間絶縁膜としてＴＥＯＳ（Tetra Ethyl Ortho Silane ）酸化膜ＴＥＳが形成されている。
【００２１】
素子形成領域ＥＦＲでは、ＴＥＯＳ酸化膜ＴＥＳを貫通して金属シリサイド膜ＭＳＦに達するコンタクトホールＣＨ内に、素子コンタクト部ＥＣＮが形成されている。基板電極領域ＳＥＲでは、ＴＥＯＳ酸化膜ＴＥＳ、エピタキシャル層ＥＬおよびＮ型埋め込み領域ＮＢＬを貫通して半導体基板ＳＵＢに達するコンタクトホールＤＣＨ内に、基板コンタクト部ＳＣＮが形成されている。
【００２２】
素子コンタクト部ＥＣＮは、バリアメタル膜ＢＦおよびプラグＰＧから形成されている。基板コンタクト部ＳＣＮは、バリアメタル膜ＢＦおよびプラグＰＧから形成されている。素子コンタクト部ＥＣＮと基板コンタクト部ＳＣＮの詳細な構造について、後述する。
【００２３】
ＴＥＯＳ酸化膜ＴＥＳの表面に、複数の第１の配線ＭＨが形成されている。その複数の第１の配線ＭＨのうち、所定の第１の配線ＭＨが素子コンタクト部ＥＣＮと電気的に接続されている。他の所定の第１の配線ＭＨが基板コンタクト部ＳＣＮと電気的に接続されている。その第１の配線ＭＨを覆うように、層間絶縁膜ＴＥＰが形成されている。
【００２４】
層間絶縁膜ＴＥＰを覆うように、層間絶縁膜ＴＥＰがさらに形成されている。層間絶縁膜ＴＥＰ中には、上層の配線（図示せず）が形成されている。層間絶縁膜ＴＥＰの表面にパッドＰＡＤが形成され、そのパッドＰＡＤを覆うように、パッシベーション膜ＰＦが形成されている。パッシベーション膜ＰＦを覆うようにポリイミド膜ＰＩＸが形成されている。半導体装置の主要部分は上記のように構成される。
【００２５】
次に、素子コンタクト部ＥＣＮおよび基板コンタクト部ＳＣＮの構造について、詳細に説明する。
【００２６】
図３および図４に示すように、素子コンタクト部ＥＣＮは比較的浅いコンタクトホールＣＨ内に形成されている。浅いコンタクトホールＣＨの深さＤ２は、たとえば、約０．５μｍ程度であり、コンタクトホールＣＨの底の部分の開口寸法Ｄ１は、たとえば、約０．０８μｍ程度である。したがって、浅いコンタクトホールＣＨのアスペクト比（Ｄ２／Ｄ１）は、約６．２５となる。
【００２７】
一方、基板コンタクト部ＳＣＮは比較的深いコンタクトホールＤＣＨ内に形成されている。深いコンタクトホールＤＣＨの深さＤ４は、たとえば、約１５μｍ程度であり、コンタクトホールＤＣＨの底の部分の開口寸法Ｄ３は、たとえば、約０．５μｍ程度である。したがって、深いコンタクトホールＤＣＨのアスペクト比（Ｄ４／Ｄ３）は、約３０となる。
【００２８】
特に、図４に示すように、素子コンタクト部ＥＣＮでは、浅いコンタクトホールＣＨ内に、金属シリサイド膜ＭＳＦに接触するようにバリアメタル膜ＢＦ（バリアメタル膜第１部）が形成されている。バリアメタル膜ＢＦは、第１バリアメタル膜ＢＦ１（第１バリアメタル膜第１部）および第２バリアメタル膜ＢＦ２（第２バリアメタル膜第１部）からなる。ここでは、第１バリアメタル膜ＢＦ１としてチタン（Ｔｉ）膜ＴＦが形成され、第２バリアメタル膜ＢＦ２としてチタンナイトライド（ＴｉＮ）膜ＴＮＦが形成されている。
【００２９】
チタン膜ＴＦが金属シリサイド膜ＭＳＦに接触している。チタンナイトライド膜ＴＮＦがチタン膜ＴＦに接触している。コンタクトホールＣＨを埋め込むように、プラグＰＧが形成されている。プラグＰＧは、たとえば、タングステン膜ＷＦから形成されており、チタンナイトライド膜ＴＮＦに接触している。
【００３０】
基板コンタクト部ＳＣＮでは、深いコンタクトホールＤＣＨ内に、半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）に接触するようにバリアメタル膜ＢＦ（バリアメタル膜第２部）が形成されている。バリアメタル膜ＢＦは、第１バリアメタル膜ＢＦ１（第１バリアメタル膜第２部）、第２バリアメタル膜ＢＦ２（第２バリアメタル膜第２部）およびチタンシリサイド（ＴｉＳｉ２）膜ＴＳＦ（第３バリアメタル膜）からなる。第１バリアメタル膜ＢＦ１としてチタン（Ｔｉ）膜ＴＦが形成され、第２バリアメタル膜ＢＦ２としてチタンナイトライド（ＴｉＮ）膜ＴＮＦが形成されている。
【００３１】
後述するように、素子コンタクト部ＥＣＮのチタン膜ＴＦと基板コンタクト部ＳＣＮのチタン膜ＴＦとは、同時に形成される。また、素子コンタクト部ＥＣＮのチタンナイトライド膜ＴＮＦと基板コンタクト部ＳＣＮのチタンナイトライド膜ＴＮＦとは、同時に形成される。基板コンタクト部ＳＣＮのチタンシリサイド膜ＴＳＦは、チタン膜ＴＦを形成する際に、半導体基板ＳＵＢのシリコン（Ｓｉ）とチタン（Ｔｉ）とが反応することによって形成された膜である。
【００３２】
次に、上述した半導体装置の製造方法の一例について説明する。まず、一連の製造フローについて説明する。図５に示すように、まず、ステップＳ１では、半導体基板ＳＵＢに対して、注入処理、写真製版処理、エッチング処理、成膜処理等を行うことにより、素子形成領域にトランジスタ等の各半導体素子が形成される。このとき、トランジスタのソース・ドレイン領域等の表面に金属シリサイド膜が形成される。
【００３３】
次に、ステップＳ２では、開口部とトレンチを形成するためのマスクとなるシリコン窒化膜とＴＥＯＳ膜が形成される。次に、ステップＳ３では、そのＴＥＯＳ膜等をエッチングマスクとして、素子形成領域を規定するための深いトレンチが形成される。基板電極領域では、半導体基板に達する、深いコンタクトホールの一部が形成される。次に、ステップＳ４では、半導体素子等を覆うように、層間絶縁膜としてＴＥＯＳ膜が形成される。
【００３４】
次に、ステップＳ５では、ＴＥＯＳ膜に浅いコンタクトホールが形成される。次に、ステップＳ６では、ＴＥＯＳ膜を貫通して部分的に形成されたコンタクトホールに連通する深いコンタクトホールが形成（開口）される。これにより、素子形成領域では、ＴＥＯＳ膜を貫通して金属シリサイド膜を露出する比較的浅いコンタクトホールが開口する。基板電極領域では、ＴＥＯＳ膜等を貫通して半導体基板を露出する比較的深いコンタクトホールが開口する。
【００３５】
次に、ステップＳ７では、浅いコンタクトホールと深いコンタクトホールとに対して、同時にバリアメタル膜が形成される。このバリアメタル膜の形成工程については、後で図示しながら詳しく説明する。次に、ステップＳ８では、浅いコンタクトホールと深いコンタクトホールにプラグとなるタングステン膜が形成される。次に、ステップＳ９では、ＣＭＰ（Chemical Mechanical Polishing）処理を行うことによって、素子コンタクト部と基板コンタクト部とが形成される。その後、配線および層間絶縁膜を形成する工程等を経て、半導体装置の主要部分が完成する。
【００３６】
次に、半導体装置の製造工程について図示しながら説明する。図７に示すように、ＮＭＯＳトランジスタＮＭＴ、ＰＭＯＳトランジスタＰＭＴ、高耐圧ＮＭＯＳトランジスタＨＶＮ、高耐圧ＰＭＯＳトランジスタＨＶＰ等の半導体素子が形成される（ステップＳ１）。ＮＭＯＳトランジスタＮＭＴ等のソース・ドレイン領域の表面およびゲート電極の上面には、サリサイド（Self-ALIgned siliCIDE）法によって、たとえば、コバルトシリサイド膜等の金属シリサイド膜ＭＳＦが形成される。
【００３７】
次に、図８に示すように、半導体素子を覆うように、エッチングマスクとなるシリコン窒化膜およびＴＥＯＳ膜ＳＳＦが形成される（ステップＳ２）。次に、写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をエッチングマスクとしてＴＥＯＳ膜ＳＳＦ等にエッチング処理を行うことにより、素子形成領域では、Ｐ型エピタキシャル層ＰＥ等に達する開口部ＴＰが形成される。基板電極領域ＳＥＲでは、Ｐ型エピタキシャル層ＰＥに達する開口部ＨＰが形成される。
【００３８】
次に、ＴＥＯＳ膜ＳＳＦ等をエッチングマスクとして、露出したＰ型エピタキシャル層ＰＥにさらにエッチング処理を行うことにより、素子形成領域ＥＦＲでは、半導体基板ＳＵＢに達する深いトレンチＴＲＣが形成される。基板電極領域ＳＥＲでは、半導体基板ＳＵＢに達する深い開口部ＨＰが形成される。次に、図９に示すように、Ｐ型不純物を注入することにより、トレンチＴＲＣおよび開口部ＨＰのそれぞれの底の部分にＰ型不純物領域ＰＩＲが形成される。その後、ＴＥＯＳ膜ＳＳＦ等が除去される。
【００３９】
次に、図１０に示すように、半導体素子等を覆うように、層間絶縁膜としてＴＥＯＳ酸化膜ＴＥＳが形成される（ステップＳ４）。このとき、素子形成領域ＥＦＲでは、トレンチＴＲＣの側面および底面を覆うように、ＴＥＯＳ酸化膜ＴＥＳが形成される。基板電極領域ＳＥＲでは、開口部ＨＰの側面および底面を覆うように、ＴＥＯＳ酸化膜ＴＥＳが形成される。
【００４０】
次に、図１１に示すように、写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、そのフォトレジストパターンＰＲ２をエッチングマスクとしてＴＥＯＳ酸化膜ＴＥＳにエッチング処理を行うことにより、素子形成領域ＥＦＲに、金属シリサイド膜ＭＳＦを露出する浅いコンタクトホールＣＨが形成される（ステップＳ５）。その後、フォトレジストパターンＰＲ２が除去される。
【００４１】
次に、図１２に示すように、写真製版処理を行うことによりフォトレジストパターンＰＲ３が形成される。次に、そのフォトレジストパターンＰＲ３をエッチングマスクとして、ＴＥＯＳ酸化膜ＴＥＳにエッチング処理を行うことによって、開口部ＨＰに連通して半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）を露出する深いコンタクトホールＤＣＨが形成される（ステップＳ６）。その後、フォトレジストパターンＰＲ３が除去される。
【００４２】
これにより、素子形成領域ＥＦＲでは、素子コンタクト部が形成されることになる浅いコンタクトホールＣＨ（Ｄ１：約０．０８μｍ程度、Ｄ２：約０．５μｍ程度）が形成される。基板電極領域ＳＥＲでは、基板コンタクト部が形成されることになる深いコンタクトホールＤＣＨ（Ｄ３：約０．５μｍ程度、Ｄ４：約１５μｍ程度）が形成される（図１３参照）。
【００４３】
次に、浅いコンタクトホールＣＨと深いコンタクトホールＤＣＨとに、同時にバリアメタル膜が形成される（ステップＳ７）。まず、ウェハ（半導体基板）が第１チャンバ（図示せず）内に搬送される。第１チャンバ内では前処理が行われる（図６のステップＳ７Ａ参照）。図１３に示すように、Ａｒイオンによる逆スパッタリングまたはＨＦガス等によるケミカルドライクリーニングが行われる。
【００４４】
このとき、Ａｒイオンによる逆スパッタリングを行う場合には、Ａｒイオンのスパッタエッチによって、半導体基板ＳＵＢがノックオンされない条件に設定される。また、ケミカルドライエッチングを行う場合には、ケミカルドライクリーニングによって、半導体基板ＳＵＢがエッチングされない条件に設定される。
【００４５】
次に、前処理が完了したウェハ（半導体基板）は、第１チャンバから第２チャンバ（図示せず）へ搬送される。第２チャンバ内では、第１バリアメタル膜としてチタン（Ｔｉ）膜が形成される（図６のステップＳ７Ｂ参照）。まず、第２チャンバ内に、無機ソースとして、四塩化チタン（ＴｉＣｌ４）と水素（Ｈ２）との混合ガスが供給される。このとき、四塩化チタンの分圧が、３Ｐａより高い条件に設定される。また、四塩化チタンの分圧と供給時間との積が、８００Ｐａ・秒より大きくなる条件に設定される。
【００４６】
ここで、四塩化チタンの分圧としては、３Ｐａより高く８Ｐａよりも低い分圧に設定されること望ましく、４Ｐａより高く７Ｐａよりも低い分圧に設定されることがより好ましい。また、供給時間としては、９０秒より長く２４０秒より短いことが望ましく、１２０秒より長く１８０秒より短いことがより好ましい。
【００４７】
図１４に示すように、四塩化チタンと水素との混合ガスが供給されることで、深いコンタクトホールＤＣＨの底に露出した半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）の表面には、たとえば、約５ｎｍ程度の薄いチタン膜ＴＦＰが選択的に形成される。一方、浅いコンタクトホールＣＨの底に露出している金属シリサイド膜ＭＳＦの表面では、チタン膜は形成されない。
【００４８】
次に、チタンの無機ソースとして、たとえば、四塩化チタン（ＴｉＣｌ４）が、第２チャンバへ引き続き供給され、所定の温度条件とプラズマのもとで、チタン膜が形成される。温度条件として、チタンシリサイドが形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド）が凝集する温度よりも低い条件に設定される。
【００４９】
こうして、図１５に示すように、浅いコンタクトホールＣＨの側面および金属シリサイド膜ＭＳＦの表面には、たとえば、約１５ｎｍ程度のチタン膜ＴＦが形成される。また、深いコンタクトホールＤＣＨの側面には、約１５ｎｍ程度のチタン膜ＴＦが形成される。
【００５０】
ここで、深いコンタクトホールＤＣＨの底では、シリサイド化が起こらなければ、膜厚約２０ｎｍ（５ｎｍ＋１５ｎｍ）のチタン膜がそのまま位置することになる（図１５参照）。ところが、深いコンタクトホールＤＣＨの底では、成膜されるチタン（Ｔｉ）と半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）とが接している。また、チタンシリサイドが形成される温度よりも高い温度のもとでチタン膜が形成されている。
【００５１】
そのため、図１６に示すように、チタン（Ｔｉ）と半導体基板ＳＵＢ中のシリコン（Ｓｉ）とが反応して、チタンシリサイド（ＴｉＳｉ２）膜が形成されることになる。化学量論的に、膜厚約２０ｎｍのチタン膜ＴＦは、シリサイド化によって膜厚約６０ｎｍ（２０ｎｍ×３）のチタンシリサイド膜ＴＳＦになる。こうして、深いコンタクトホールＤＣＨでは、第１バリアメタル膜としてチタン膜ＴＦが形成され、第３バリアメタル膜としてチタンシリサイド膜ＴＳＦが形成される。
【００５２】
次に、チタン膜ＴＦ等が形成されたウェハ（半導体基板）は、第２チャンバから第３チャンバ（図示せず）へ搬送される。第３チャンバ内では、第２バリアメタル膜としてチタンナイトライド（ＴｉＮ）膜が形成される（図６のステップＳ７Ｃ参照）。第３チャンバ内に、無機ソースとして、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）が供給され、所定の温度条件のもとで、ＣＶＤ（Chemical Vapor Deposition）法によって、チタンナイトライド膜が形成される。温度条件として、チタンナイトライド膜が形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド膜）が凝集する温度よりも低い条件に設定される。
【００５３】
こうして、図１７に示すように、浅いコンタクトホールＣＨ内では、チタン膜ＴＦに接するように、たとえば、膜厚約１０ｎｍ程度のチタンナイトライド膜ＴＮＦが形成される。また、深いコンタクトホールＤＣＨ内では、チタン膜ＴＦおよびチタンシリサイド膜ＴＳＦに接するように、膜厚約１０ｎｍ程度のチタンナイトライド膜ＴＮＦが形成される。
【００５４】
次に、チタンナイトライド膜ＴＮＦが形成されたウェハ（半導体基板）は、第３チャンバからタングステン成膜装置（図示せず）に搬送される。タングステン成膜装置のチャンバ内では、まず、タングステンの核付け膜が形成される。核付け膜は、たとえば、六フッ化タングステン（ＷＦ６）をジボラン（Ｂ２Ｈ６）で還元させる方法か、または、有機ソースによってタングステンナイトライド（ＷＮ）膜を形成する方法によって形成される。
【００５５】
次に、六フッ化タングステン（ＷＦ６）と水素（Ｈ２）が供給されて、バルクとしてのタングステン膜が形成される。これにより、図１８に示すように、浅いコンタクトホールＣＨを埋め込むようにタングステン膜ＷＦが形成されるとともに、深いコンタクトホールＤＣＨを埋め込むようにタングステン膜ＷＦが形成される。
【００５６】
次に、化学的機械研磨処理を行うことにより、ＴＥＯＳ酸化膜ＴＥＳの上面上に位置するチタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分が除去される。これにより、図１９または図２０に示すように、浅いコンタクトホールＣＨでは、残されたチタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、素子コンタクト部ＥＣＮが形成される。深いコンタクトホールＤＣＨでは、残されたチタン膜ＴＦ、チタンシリサイド膜ＴＳＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、基板コンタクト部ＳＣＮが形成される。なお、図２０では、図面の煩雑さを避けるために、基板コンタクト部ＳＣＮに一番近い素子コンタクト部ＥＣＮにだけ参照符号を示す。
【００５７】
次に、図２１に示すように、一般的な手法を用いて複数の第１の配線ＭＨが形成される。複数の第１の配線ＭＨのうち、所定の第１の配線ＭＨが基板コンタクト部ＳＣＮと電気的に接続され、他の所定の第１の配線ＭＨが素子コンタクト部ＥＣＮと電気的に接続される。次に、図２２に示すように、第１の配線ＭＨを覆うように層間絶縁膜ＴＥＰが形成される。その後、必要に応じて、複数の配線（一部省略）と層間絶縁膜ＴＥＰが形成される。さらに、パッドＰＡＤが形成され、そのパッドＰＡＤを覆うように、パッシベーション膜ＰＦが形成される。そのパッシベーション膜ＰＦを覆うようにポリイミド膜ＰＩＸが形成される。こうして、半導体装置の主要部分が完成する。
【００５８】
上述した半導体装置の製造方法では、半導体基板ＳＵＢ（シリコン）を露出する深いコンタクトホールＤＣＨと、金属シリサイド膜ＭＳＦを露出する浅いコンタクトホールＣＨとに対して、バリアメタル膜ＢＦを同時に形成することによって、基板コンタクト部ＳＣＮと素子コンタクト部ＥＣＮとが形成される。この製造方法は、今回、発明者らによって見出された製造方法である。
【００５９】
ここで、発明者らが今回の製造方法を見出すに至った評価結果について説明する。
図２３は、基板コンタクト部のコンタクト抵抗と累積確率（Cumulative probability）との関係の評価結果を示すグラフであり、シリコンと基板コンタクト部とのコンタクト抵抗の分布を表す。図２４は、素子コンタクト部のコンタクト抵抗と累積確率との関係の評価結果を示すグラフであり、金属シリサイドと素子コンタクト部とのコンタクト抵抗の分布を表す。
【００６０】
バリアメタル膜を形成する際の条件（前処理、バイアスパワー）として、５つの条件を設定した。前処理（Ａｒスパッタエッチ）を行わず、かつ、半導体基板に印加するバイアスパワーを無（０Ｗ）とした条件を条件Ｒ（リファレンス）とした。前処理をそれぞれ行い、バイアスパワーを大、中、小に設定した条件を、それぞれ条件Ａ、条件Ｂおよび条件Ｃとした。前処理を行い、バイアスパワーを小に設定し、さらに、少量の水素（Ｈ２）を供給した条件を、条件Ｄとした。
【００６１】
従来、金属シリサイド膜を露出するコンタクトホールに対して、バリアメタル膜を形成する際には、たとえば、条件Ａのように、前処理が行われる。一方、シリコンを露出するコンタクトホールに対して、バリアメタル膜を形成する際には、条件Ｒのように、前処理は行われない。ところが、図２３に示すように、シリコンを露出するコンタクトホールに対して、条件Ａにてバリアメタル膜を形成すると、基板コンタクト部のコンタクト抵抗の値が、大幅に上昇してしまうことがわかった。
【００６２】
一方、図２４に示すように、金属シリサイド膜を露出するコンタクトホールに対して、条件Ｒにてバリアメタル膜を形成すると、素子コンタクト部のコンタクト抵抗の値のばらつきが大きくなってしまうことがわかった。このため、従来の方法では、金属シリサイド膜を露出するコンタクトホールと、シリコンを露出するコンタクトホールとに対して、同時にバリアメタル膜を形成することができなかった。
【００６３】
そこで、発明者らは、同時にバリアメタル膜を形成する方法を見出すべく評価を行った。まず、発明者らは、シリコンを露出するコンタクトホールに対して、前処理を行うことを前提としてバイアスパワ―を徐々に下げて評価を行った（条件Ｂ、条件Ｃ）。そうしたところ、図２３に示すように、コンタクト抵抗の値が徐々に下がっていく傾向を示すとともに、コンタクト抵抗のばらつきの幅も徐々に小さくなっていくことがわかった。
【００６４】
しかしながら、条件Ｃの場合であっても、依然として条件Ｒ（リファレンス）のコンタクト抵抗の値よりも高いことがわかった。さらに、発明者らは、試行錯誤を重ねながら種々の評価を行ったところ、少量の水素（Ｈ２）を添加してバリアメタル膜を形成する方法を見出した（条件Ｄ）。この条件Ｄでは、コンタクト抵抗の値が条件Ｒ（リファレンス）の抵抗値とほぼ同じ値に近づき、しかも、コンタクト抵抗の値のばらつきが、条件Ｒのばらつきよりも小さくできることがわかった。
【００６５】
次に、発明者らは、条件Ｄをもって、金属シリサイド膜を露出するコンタクトホールに対してバリアメタル膜を形成して評価したところ、図２４に示すように、条件Ｂ等と同様に、コンタクト抵抗の値を小さくすることができるとともに、抵抗値のばらつきの幅も小さくできることがわかった。こうして発明者らは、金属シリサイドが露出しているコンタクトホールＣＨと、シリコン（半導体基板ＳＵＢ）が露出しているコンタクトホールＤＣＨとに対して、同一条件のもとで同時にバリアメタル膜ＢＦを形成して、基板コンタクト部ＳＣＮと素子コンタクト部ＥＣＮとを形成する方法を見出した。
【００６６】
次に、このようにして形成された基板コンタクト部ＳＣＮおよび素子コンタクト部ＥＣＮの構造について説明する。
【００６７】
図２５に示すように、素子コンタクト部ＥＣＮ（Ｄ１：約０．０８μｍ程度、Ｄ２：約０．５μｍ程度、アスペクト比（Ｄ２／Ｄ１）：約６．２５）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ１は、約２５ｎｍ（チタン膜ＴＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ２は、約２５ｎｍ（チタン膜ＴＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ２に対する膜厚Ｌ１の比Ａ（膜厚Ｌ１／膜厚Ｌ２）は１になる。
【００６８】
一方、基板コンタクト部ＳＣＮ（Ｄ３：約０．５μｍ程度、Ｄ４：約１５μｍ程度、アスペクト比（Ｄ４／Ｄ３）：約３０）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ３は、約７０ｎｍ（チタンシリサイド膜ＴＳＦ（６０ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ４は、約２５ｎｍ（チタン膜ＴＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ４に対する膜厚Ｌ２の比Ｂ（膜厚Ｌ２／膜厚Ｌ４）は２．８になる。したがって、この場合には、比Ａ（１）＜比Ｂ（２．８）という関係になっていることがわかった。なお、ここで挙げたバリアメタル膜等の膜厚の値は、一例であって、これらの値に限定されるものではない。
【００６９】
実施の形態２
ここでは、基板コンタクト部および素子コンタクト部のバリアメタル膜として、コバルト膜等が形成された半導体装置の一例について説明する。この半導体装置は、バリアメタル膜の形成方法を除いて、前述した製造方法と同様の方法によって製造される。
【００７０】
まず、その製造フローについて説明する。図７〜図１２に示す工程と同様の工程を経て、浅いコンタクトホールと深いコンタクトホールとが形成される。次に、図２６に示すように、ステップＳ７では、浅いコンタクトホールと深いコンタクトホールに対して、同時にバリアメタル膜が形成される。まず、ウェハ（半導体基板）が第１チャンバ（図示せず）内に搬送される。第１チャンバ内では前処理が行われる（図２６のステップＳ７Ｄ参照）。図２７に示すように、Ａｒイオンによる逆スパッタリングまたはＨＦガス等によるケミカルドライクリーニングが行われる。
【００７１】
このとき、Ａｒイオンによる逆スパッタリングを行う場合には、Ａｒイオンのスパッタエッチによって、半導体基板ＳＵＢがノックオンされない条件に設定される。また、ケミカルドライエッチングを行う場合には、ケミカルドライクリーニングによって、半導体基板ＳＵＢがエッチングされない条件に設定される。
【００７２】
次に、前処理が完了したウェハ（半導体基板）は、第１チャンバから第２チャンバ（図示せず）へ搬送される。第２チャンバ内では、第１バリアメタル膜としてコバルト（Ｃｏ）膜が形成される（図２６のステップＳ７Ｅ参照）。
【００７３】
第２チャンバ内に、コバルトの有機ソースとして、たとえば、ビス（シクロペンタジエニル）コバルト（ＩＩ）（bis(cyclopentadienyl)cobalt(II)：Ｃｏ（η５Ｃ５Ｈ５）２）が供給される。所定の温度条件のもとでＣＶＤ法によってコバルト膜が形成される。その温度条件として、コバルトシリサイドが形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド）が凝集する温度よりも低い条件に設定される。
【００７４】
こうして、図２８に示すように、浅いコンタクトホールＣＨの側面および金属シリサイド膜ＭＳＦの表面には、たとえば、膜厚約１５ｎｍ程度のコバルト膜ＣＦが形成される。また、深いコンタクトホールＤＣＨの側面には、膜厚約１５ｎｍ程度のコバルト膜ＣＦが形成される。ここで、深いコンタクトホールＤＣＨの底では、シリサイド化が起こらなければ、膜厚約１５ｎｍのコバルト膜がそのまま位置することになる（図２８参照）。ところが、深いコンタクトホールＤＣＨの底では、成膜されるコバルト（Ｃｏ）と半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）とが接している。また、コバルトシリサイドが形成される温度よりも高い温度のもとでコバルト膜が形成されている。
【００７５】
そのため、図２９に示すように、コバルト（Ｃｏ）と半導体基板ＳＵＢ中のシリコン（Ｓｉ）とが反応して、コバルトシリサイド（ＣｏＳｉ２）膜が形成されることになる。化学量論的に、膜厚約１５ｎｍのコバルト膜ＣＦは、シリサイド化によって膜厚約４５ｎｍ（１５ｎｍ×３）のコバルトシリサイド膜ＣＳＦになる。こうして、深いコンタクトホールＤＣＨでは、第１バリアメタル膜としてコバルト膜ＣＦが形成され、第３バリアメタル膜としてコバルトシリサイド膜ＣＳＦが形成される。
【００７６】
次に、コバルト膜ＣＦ等が形成されたウェハ（半導体基板）は、第２チャンバから第３チャンバ（図示せず）へ搬送される。第３チャンバ内では、第２バリアメタル膜としてチタンナイトライド（ＴｉＮ）膜が形成される（図２６のステップＳ７Ｆ参照）。この場合には、第３チャンバ内に、チタンの有機ソースとして、たとえば、テトラキス（ジメチルアミノチタン）（Tetrakis(dimethylamino)titanium(IV)：Ｔｉ（Ｎ（ＣＨ３）２）４）が供給され、所定の温度条件のもとで、ＣＶＤ（Chemical Vapor Deposition）法によって、チタンナイトライド膜が形成される。温度条件として、チタンナイトライド膜が形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド膜）が凝集する温度よりも低い条件に設定される。
【００７７】
こうして、図３０に示すように、浅いコンタクトホールＣＨ内では、コバルト膜ＣＦに接するように、たとえば、膜厚約１０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜ＴＮＦが形成される。また、深いコンタクトホールＤＣＨ内では、コバルト膜ＣＦおよびコバルトシリサイド膜ＣＳＦに接するように、膜厚約１０ｎｍ程度のチタンナイトライド膜（ＴｉＮ）膜ＴＮＦが形成される。
【００７８】
次に、チタンナイトライド膜ＴＮＦが形成されたウェハ（半導体基板）は、第３チャンバからタングステン成膜装置（図示せず）に搬送されて、図３１に示すように、浅いコンタクトホールＣＨを埋め込むようにタングステン膜ＷＦが形成されるとともに、深いコンタクトホールＤＣＨを埋め込むようにタングステン膜ＷＦが形成される（図２６のステップＳ８参照）。
【００７９】
次に、化学的機械研磨処理を行うことにより、図３２に示すように、浅いコンタクトホールＣＨでは、残されたコバルト膜ＣＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、素子コンタクト部ＥＣＮが形成される。深いコンタクトホールＤＣＨでは、残されたコバルト膜ＣＦ、コバルトシリサイド膜ＣＳＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、基板コンタクト部ＳＣＮが形成される（図２６のステップＳ９参照）。その後、図２２および図２３に示す工程と同様の工程を経て、図３３に示すように、半導体装置の主要部分が完成する。
【００８０】
発明者らは、コバルト膜について、チタン膜の場合と同様に種々の評価を行った結果、金属シリサイドが露出しているコンタクトホールＣＨと、シリコン（半導体基板ＳＵＢ）が露出しているコンタクトホールＤＣＨとに対して、図２６に示すように、同一条件のもとで同時に、コバルト膜ＣＦを含むバリアメタル膜ＢＦを形成して、基板コンタクト部ＳＣＮと素子コンタクト部ＥＣＮとを形成する方法を見出した。
【００８１】
次に、このようにして形成された基板コンタクト部ＳＣＮおよび素子コンタクト部ＥＣＮの構造について説明する。
【００８２】
図３４に示すように、素子コンタクト部ＥＣＮ（Ｄ１：約０．０８μｍ程度、Ｄ２：約０．５μｍ程度、アスペクト比（Ｄ２／Ｄ１）：約６．２５）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ１は、約２５ｎｍ（コバルト膜ＣＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ２は、約２５ｎｍ（コバルト膜ＣＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ２に対する膜厚Ｌ１の比Ａ（膜厚Ｌ１／膜厚Ｌ２）は１になる。
【００８３】
一方、基板コンタクト部ＳＣＮ（Ｄ３：約０．５μｍ程度、Ｄ４：約１５μｍ程度、アスペクト比（Ｄ４／Ｄ３）：約３０）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ３は、約５５ｎｍ（コバルトシリサイド膜ＣＳＦ（４５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ４は、約２５ｎｍ（コバルト膜ＣＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ４に対する膜厚Ｌ２の比Ｂ（膜厚Ｌ２／膜厚Ｌ４）は２．２になる。したがって、この場合には、比Ａ（１）＜比Ｂ（２．２）という関係になっていることがわかった。なお、ここで挙げたバリアメタル膜等の膜厚の値は、一例であって、これらの値に限定されるものではない。
【００８４】
実施の形態３
ここでは、基板コンタクト部および素子コンタクト部のバリアメタル膜として、ニッケル膜等が形成された半導体装置の一例について説明する。この半導体装置は、バリアメタル膜の形成方法を除いて、実施の形態１において説明した製造方法と同様の方法によって製造される。
【００８５】
まず、その製造フローについて説明する。図７〜図１２に示す工程と同様の工程を経て、浅いコンタクトホールと深いコンタクトホールとが形成される。次に、図３５に示すように、ステップＳ７では、浅いコンタクトホールと深いコンタクトホールに対して、同時にバリアメタル膜が形成される。まず、ウェハ（半導体基板）が第１チャンバ（図示せず）内に搬送される。第１チャンバ内では前処理が行われる（図３５のステップＳ７Ｇ参照）。図３６に示すように、Ａｒイオンによる逆スパッタリングまたはＨＦガス等によるケミカルドライクリーニングが行われる。
【００８６】
このとき、Ａｒイオンによる逆スパッタリングを行う場合には、Ａｒイオンのスパッタエッチによって、半導体基板ＳＵＢがノックオンされない条件に設定される。また、ケミカルドライエッチングを行う場合には、ケミカルドライクリーニングによって、半導体基板ＳＵＢがエッチングされない条件に設定される。
【００８７】
次に、前処理が完了したウェハ（半導体基板）は、第１チャンバから第２チャンバ（図示せず）へ搬送される。第２チャンバ内では、第１バリアメタル膜としてニッケル（Ｎｉ）膜が形成される（図３５のステップＳ７Ｈ参照）。
【００８８】
第２チャンバ内に、ニッケルの有機ソースとして、たとえば、ニッケル（ＩＩ）Ｎ，Ｎ’-ジ-ターシャリブチルアミジネート（Ｎｉ（ＩＩ）（ｔＢｕ−ＡＭＤ）２：Ni(II)N,N'-di-tertiarybutylamidinate）が供給される。所定の温度条件のもとでＣＶＤ法によってニッケル膜が形成される。温度条件として、ニッケルシリサイドが形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド）が凝集する温度よりも低い条件に設定される。
【００８９】
こうして、図３７に示すように、浅いコンタクトホールＣＨの側面および金属シリサイド膜ＭＳＦの表面には、たとえば、膜厚約１５ｎｍ程度のニッケル膜ＮＦが形成される。また、深いコンタクトホールＤＣＨの側面には、膜厚約１５ｎｍ程度のニッケル膜ＮＦが形成される。ここで、深いコンタクトホールＤＣＨの底では、シリサイド化が起こらなければ、膜厚約１５ｎｍのニッケル膜がそのまま位置することになる（図３７参照）。ところが、深いコンタクトホールＤＣＨの底では、成膜されるニッケル（Ｎｉ）と半導体基板ＳＵＢ（Ｐ型不純物領域ＰＩＲ）とが接している。また、ニッケルシリサイドが形成される温度よりも高い温度のもとでニッケル膜が形成されている。
【００９０】
そのため、図３８に示すように、ニッケル（Ｎｉ）と半導体基板ＳＵＢ中のシリコン（Ｓｉ）とが反応して、ニッケルシリサイド（ＮｉＳｉ）膜が形成されることになる。化学量論的に、膜厚約１５ｎｍのニッケル膜ＮＦは、シリサイド化によって膜厚約３０ｎｍ（１５ｎｍ×２）のニッケルシリサイド膜ＮＳＦになる。こうして、深いコンタクトホールＤＣＨでは、第１バリアメタル膜としてニッケル膜ＮＦが形成され、第３バリアメタル膜としてニッケルシリサイド膜ＮＳＦが形成される。
【００９１】
次に、ニッケル膜ＮＦ等が形成されたウェハ（半導体基板）は、第２チャンバから第３チャンバ（図示せず）へ搬送される。第３チャンバ内では、第２バリアメタル膜としてチタンナイトライド（ＴｉＮ）膜が形成される（図３５のステップＳ７Ｊ参照）。この場合には、第３チャンバ内に、チタンの有機ソースとして、たとえば、テトラキス（ジメチルアミノチタン）（Tetrakis(dimethylamino)titanium(IV)：Ｔｉ（Ｎ（ＣＨ３）２）４）が供給され、所定の温度条件のもとで、ＣＶＤ（Chemical Vapor Deposition）法によって、チタンナイトライド膜が形成される。温度条件として、チタンナイトライド膜が形成される温度よりも高く、金属シリサイド膜ＭＳＦ（コバルトシリサイド膜）が凝集する温度よりも低い条件に設定される。
【００９２】
こうして、図３９に示すように、浅いコンタクトホールＣＨ内では、ニッケル膜ＮＦに接するように、たとえば、膜厚約１０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜ＴＮＦが形成される。また、深いコンタクトホールＤＣＨ内では、ニッケル膜ＮＦおよびニッケルシリサイド膜ＮＳＦに接するように、膜厚約１０ｎｍ程度のチタンナイトライド膜（ＴｉＮ）膜ＴＮＦが形成される。
【００９３】
次に、チタンナイトライド膜ＴＮＦが形成されたウェハ（半導体基板）は、第３チャンバからタングステン成膜装置（図示せず）に搬送されて、図４０に示すように、浅いコンタクトホールＣＨを埋め込むようにタングステン膜ＷＦが形成されるとともに、深いコンタクトホールＤＣＨを埋め込むようにタングステン膜ＷＦが形成される（図３５のステップＳ８参照）。
【００９４】
次に、化学的機械研磨処理を行うことにより、図４１に示すように、浅いコンタクトホールＣＨでは、残されたニッケル膜ＮＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、素子コンタクト部ＥＣＮが形成される。深いコンタクトホールＤＣＨでは、残されたニッケル膜ＮＦ、ニッケルシリサイド膜ＮＳＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦの部分によって、基板コンタクト部ＳＣＮが形成される（図３５のステップＳ９参照）。その後、図２２および図２３に示す工程と同様の工程を経て、図４２に示すように、半導体装置の主要部分が完成する。
【００９５】
発明者らは、ニッケル膜について、チタン膜の場合と同様に種々の評価を行った結果、金属シリサイドが露出しているコンタクトホールＣＨと、シリコン（半導体基板ＳＵＢ）が露出しているコンタクトホールＤＣＨとに対して、図３５に示すように、同一条件のもとで同時に、ニッケル膜ＮＦを含むバリアメタル膜ＢＦを形成して、基板コンタクト部ＳＣＮと素子コンタクト部ＥＣＮとを形成する方法を見出した。
【００９６】
次に、このようにして形成された基板コンタクト部ＳＣＮおよび素子コンタクト部ＥＣＮの構造について説明する。
【００９７】
図４３に示すように、素子コンタクト部ＥＣＮ（Ｄ１：約０．０８μｍ程度、Ｄ２：約０．５μｍ程度、アスペクト比（Ｄ２／Ｄ１）：約６．２５）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ１は、約２５ｎｍ（ニッケル膜ＮＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ２は、約２５ｎｍ（ニッケル膜ＮＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ２に対する膜厚Ｌ１の比Ａ（膜厚Ｌ１／膜厚Ｌ２）は１になる。
【００９８】
一方、基板コンタクト部ＳＣＮ（Ｄ３：約０．５μｍ程度、Ｄ４：約１５μｍ程度、アスペクト比（Ｄ４／Ｄ３）：約３０）では、底面に位置するバリアメタル膜ＢＦの膜厚Ｌ３は、約４０ｎｍ（ニッケルシリサイド膜ＮＳＦ（３０ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。側面に位置するバリアメタル膜ＢＦの膜厚Ｌ４は、約２５ｎｍ（ニッケル膜ＮＦ（１５ｎｍ）＋チタンナイトライド膜ＴＮＦ（１０ｎｍ））である。これにより、膜厚Ｌ４に対する膜厚Ｌ２の比Ｂ（膜厚Ｌ２／膜厚Ｌ４）は１．６になる。したがって、この場合には、比Ａ（１）＜比Ｂ（１．６）という関係になっていることがわかった。なお、ここで挙げたバリアメタル膜等の膜厚の値は、一例であって、これらの値に限定されるものではない。
【００９９】
上述した各実施の形態では、コンタクトホールの深さとしては、素子コンタクト部ＥＣＮが形成される浅いコンタクトホールＣＨの深さＤ２が約０．５μｍ程度であり、基板コンタクト部ＳＣＮが形成される深いコンタクトホールＤＣＨの深さＤ４が約１５μｍ程度である場合を例に挙げて説明した。
【０１００】
発明者らによれば、深いコンタクトホールＤＣＨの深さが浅いコンタクトホールＣＨの深さの５倍以上の深さ（少なくとも５倍の深さ）を有する半導体装置に対して、上述した各手法を適用して基板コンタクト部と素子コンタクト部とを同時に形成できることがわかった。
【０１０１】
また、コンタクトホールのアスペクト比として、特に、深いコンタクトホールＤＣＨのアスペクト比（Ｄ４／Ｄ３）が約３０の場合を例に挙げて説明した。
【０１０２】
発明者らによれば、深いコンタクトホールＤＣＨのアスペクト比（Ｄ４／Ｄ３）が１０以上（アスペクト比が少なくとも１０）のコンタクトホールを有する半導体装置に対して、上述した各手法を適用して基板コンタクト部と素子コンタクト部とを同時に形成できることがわかった。
【０１０３】
さらに、プラグとして、タングステンプラグを例に挙げて説明したが、銅プラグを適用してもよい。銅プラグを適用する場合、たとえば、第１バリアメタル膜としてチタン膜、第２バリアメタル膜としてタンタルナイトライド（ＴａＮ）膜を適用し、シード層としてルテニウム（Ｒｕ）膜を適用してもよい。
【０１０４】
各実施の形態において説明した半導体装置等については、必要に応じて種々組み合わせることが可能である。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
上述した実施の形態２、３は、以下の態様を含む。
（付記１）
半導体基板上に金属シリサイド膜を形成する工程と、
前記金属シリサイド膜を覆うように、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記金属シリサイド膜に達する第１深さの第１コンタクトホールを形成する工程と、
前記層間絶縁膜を貫通して前記半導体基板に達する、前記第１深さよりも深い第２深さの第２コンタクトホールを形成する工程と、
前記第１コンタクトホール内および前記第２コンタクトホール内のそれぞれに、バリアメタル膜を形成する工程と、
前記第１コンタクトホールおよび前記第２コンタクトホールのそれぞれを埋め込むようにプラグを形成する工程と
を有し、
前記バリアメタル膜を形成する工程は、
第１バリアメタル膜を形成する工程と、
前記第１バリアメタル膜に接するように第２バリアメタル膜を形成する工程と
を含み、
前記第１バリアメタル膜を形成する工程では、原料として有機ソースを用いて金属膜が形成され、
前記第２バリアメタル膜を形成する工程では、金属窒化膜が形成される、半導体装置の製造方法。
【０１０７】
（付記２）
付記１に記載の半導体装置の製造方法であって、
前記バリアメタル膜を形成する工程は、前記第１バリアメタル膜を形成する前に、前記第１コンタクトホールおよび前記第２コンタクトホールに対し、スパッタエッチおよびケミカルドライクリーニングのいずれかによる前処理を行う工程を含む。
【０１０８】
（付記３）
付記１に記載の半導体装置の製造方法であって、
前記第１バリアメタル膜を形成する工程では、前記金属膜としてコバルト膜が形成され、
前記第１バリアメタル膜を形成する工程は、前記コバルト膜を、コバルトシリサイドが形成される温度よりも高く、前記金属シリサイド膜が凝集する温度よりも低い温度条件のもとで形成することにより、前記第２コンタクトホールの底に、第３バリアメタル膜として、コバルトシリサイド膜を形成する工程を含み、
前記第２バリアメタル膜を形成する工程では、前記金属窒化膜としてチタンナイトライド膜が形成される。
【０１０９】
（付記４）
付記１に記載の半導体装置の製造方法であって、
前記第１バリアメタル膜を形成する工程では、前記金属膜としてニッケル膜が形成され、
前記第１バリアメタル膜を形成する工程は、前記ニッケル膜を、ニッケルシリサイドが形成される温度よりも高く、前記金属シリサイド膜が凝集する温度よりも低い温度条件のもとで形成することにより、前記第２コンタクトホールの底に、第３バリアメタル膜として、ニッケルシリサイド膜を形成する工程を含み、
前記第２バリアメタル膜を形成する工程では、前記金属窒化膜としてチタンナイトライド膜が形成される。
【０１１０】
（付記５）
付記１に記載の半導体装置の製造方法であって、
前記第２コンタクトホールを形成する工程では、前記第２コンタクトホールの前記第２深さとして、前記第１コンタクトホールの前記第１深さの５倍以上の深さをもって、前記第２コンタクトホールが形成される。
【０１１１】
（付記６）
付記１に記載の半導体装置の製造方法であって、
前記第２コンタクトホールの底の部分の開口寸法に対する前記第２深さの比をアスペクト比とすると、
前記第２コンタクトホールを形成する工程では、前記アスペクト比が１０以上をもって、前記第２コンタクトホールが形成される。
【０１１２】
（付記７）
付記１に記載の半導体装置の製造方法であって、
前記プラグを形成する工程では、タングステンプラグが形成される。
【符号の説明】
【０１１３】
ＳＤ  半導体装置、ＳＵＢ  半導体基板、ＢＰＦ  裏面保護酸化膜、ＮＢＬ  Ｎ型埋め込み領域、ＥＬ  エピタキシャル層、ＰＥ  Ｐ型エピタキシャル層、ＮＷ  Ｎ型ウェル、ＤＴＲ  素子分離領域、ＴＲＣ  トレンチ、ＥＦＲ  素子形成領域、ＣＭＲ  ＣＭＯＳトランジスタ形成領域、ＮＭＴ  ＮＭＯＳトランジスタ、ＰＭＴ  ＰＭＯＳトランジスタ、ＨＶＮＲ  高耐圧ＮＭＯＳトランジスタ形成領域、ＨＶＮ  高耐圧ＮＭＯＳトランジスタ、ＨＶＰＲ  高耐圧ＰＭＯＳトランジスタ形成領域、ＨＶＰ  高耐圧ＰＭＯＳトランジスタ、ＭＳＦ  コバルトシリサイド膜、ＳＥＲ  基板電極領域、ＳＣＮ  基板コンタクト部、ＤＣＨ  コンタクトホール、ＴＥＳ  ＴＥＯＳ酸化膜、  ＣＨ  コンタクトホール、  ＥＣＮ  素子コンタクト部、ＭＨ  第１の配線、ＴＥＰ  層間絶縁膜、ＰＡＤ  パッド、ＰＦ  パッシベーション膜、ＰＩＸ  ポリイミド膜、ＢＦ  バリアメタル膜、ＢＦ１  第１バリアメタル膜、ＢＦ２  第２バリアメタル膜、ＴＦ  チタン膜、ＴＦＰ  チタン膜（薄い膜）、ＴＮＦ  チタンナイトライド膜、ＴＳＦ  チタンシリサイド膜、ＣＦ  コバルト膜、ＣＳＦ  コバルトシリサイド膜、ＮＦ  ニッケル膜、ＮＳＦ  ニッケルシリサイド膜、ＰＧ  プラグ、ＷＦ  タングステン膜、ＳＳＦ  ＴＥＯＳ膜、ＨＰ、ＴＰ  開口部、ＰＩＲ  Ｐ型不純物領域、ＰＲ１、ＰＲ２、ＰＲ３  フォトレジストパターン。
【図１】
2017022302.tif 000003
【図２】
2017022302.tif 000004
【図３】
2017022302.tif 000005
【図４】
2017022302.tif 000006
【図５】
2017022302.tif 000007
【図６】
2017022302.tif 000008
【図７】
2017022302.tif 000009
【図８】
2017022302.tif 000010
【図９】
2017022302.tif 000011
【図１０】
2017022302.tif 000012
【図１１】
2017022302.tif 000013
【図１２】
2017022302.tif 000014
【図１３】
2017022302.tif 000015
【図１４】
2017022302.tif 000016
【図１５】
2017022302.tif 000017
【図１６】
2017022302.tif 000018
【図１７】
2017022302.tif 000019
【図１８】
2017022302.tif 000020
【図１９】
2017022302.tif 000021
【図２０】
2017022302.tif 000022
【図２１】
2017022302.tif 000023
【図２２】
2017022302.tif 000024
【図２３】
2017022302.tif 000025
【図２４】
2017022302.tif 000026
【図２５】
2017022302.tif 000027
【図２６】
2017022302.tif 000028
【図２７】
2017022302.tif 000029
【図２８】
2017022302.tif 000030
【図２９】
2017022302.tif 000031
【図３０】
2017022302.tif 000032
【図３１】
2017022302.tif 000033
【図３２】
2017022302.tif 000034
【図３３】
2017022302.tif 000035
【図３４】
2017022302.tif 000036
【図３５】
2017022302.tif 000037
【図３６】
2017022302.tif 000038
【図３７】
2017022302.tif 000039
【図３８】
2017022302.tif 000040
【図３９】
2017022302.tif 000041
【図４０】
2017022302.tif 000042
【図４１】
2017022302.tif 000043
【図４２】
2017022302.tif 000044
【図４３】
2017022302.tif 000045