(57)【要約】【課題】低消費電力のシリコンＰＵＦを実現する。【解決手段】半導体装置は、ＰＵＦ素子ＣＥＬＬとして、同じ導電型を有する直列接続されたオフ状態の第１および第２のＭＩＳトランジスタＭＮ１，ＭＮ２を含む。ＰＵＦ素子ＣＥＬＬは、第１および第２のＭＩＳトランジスタＭＮ１，ＭＮ２の接続ノードの電位に応じてハイレベルまたはローレベルの信号を出力する。好ましくは、各ＭＩＳトランジスタＭＮ１，ＭＮ２はフィン型ＦＥＴである。【選択図】図２
2017063096.tif 000002
【特許請求の範囲】
【請求項１】
電源ノードと接地ノードとの間に直列に接続され、それぞれゲートがソースに接続された同じ導電型を有する第１および第２のＭＩＳ（Metal Insulator Semiconductor）トランジスタと、
前記第１および第２のＭＩＳトランジスタの接続ノードの電位を入力信号として受ける論理回路とを備え、
前記第１および第２のＭＩＳトランジスタならびに前記論理回路を構成する各ＭＩＳトランジスタは、フィン型ＦＥＴ（Field Effect Transistor）である、半導体装置。
【請求項２】
複数のセル回路を備え、各前記セル回路は、
電源ノードと接地ノードとの間に直列に接続され、それぞれゲートがソースに接続された同じ導電型を有する第１および第２のＭＩＳトランジスタと、
前記第１および第２のＭＩＳトランジスタの接続ノードの電位を入力信号として受ける論理回路とを含み、
さらに、複数ビットのチャレンジ信号と複数の前記論理回路の出力信号とに基づいて、１または複数ビットの応答信号を生成する応答信号生成回路とを備えた半導体装置。
【請求項３】
前記第１および第２のＭＩＳトランジスタならびに前記論理回路を構成する各ＭＩＳトランジスタは、フィン型ＦＥＴである、請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のＭＩＳトランジスタの各々はＮ型トランジスタであり、
前記第１および第２のＭＩＳトランジスタの各バックゲートは、前記接地ノードに接続されている、請求項３に記載の半導体装置。
【請求項５】
各前記セル回路は、
Ｐ型ウェル上に形成され、各々が第１の方向に延在し、互いに前記第１の方向と交差する第２の方向に並ぶ第１および第２のフィン配線と、
前記第２の方向に延在し、前記第１のフィン配線とゲート絶縁膜を介在して接続された第１のゲート配線と、
前記第２の方向に延在し、前記第２のフィン配線とゲート絶縁膜を介在して接続された第２のゲート配線と、
前記第２の方向に延在し、前記第１および第２のフィン配線の両方と直接接続された第１のローカル配線と、
前記第２の方向に延在し、前記第１のゲート配線を挟んで前記第１のローカル配線と反対側の位置で前記第１のフィン配線と直接接続され、上層の電源配線と接続された第２のローカル配線と、
前記第２の方向に延在し、前記第２のゲート配線を挟んで前記第１のローカル配線と反対側の位置で前記第２のフィン配線と直接接続され、上層の接地配線と接続された第３のローカル配線と、
前記第１のゲート配線および前記第１のローカル配線と直接接続された第４のローカル配線と、
前記第２のゲート配線および前記第３のローカル配線と直接接続された第５のローカル配線とを含み、
前記第１のフィン配線および前記第１のゲート配線は、前記第１のＭＩＳトランジスタを構成し、
前記第２のフィン配線および前記第２のゲート配線は、前記第２のＭＩＳトランジスタを構成する、請求項４に記載の半導体装置。
【請求項６】
前記第１および第２のＭＩＳトランジスタの各々はＰ型トランジスタであり、
前記第１および第２のＭＩＳトランジスタの各バックゲートは、前記電源ノードに接続されている、請求項３に記載の半導体装置。
【請求項７】
各前記セル回路は、
Ｎ型ウェル上に形成され、各々が第１の方向に延在し、互いに前記第１の方向と交差する第２の方向に並ぶ第１および第２のフィン配線と、
前記第２の方向に延在し、前記第１のフィン配線とゲート絶縁膜を介在して接続された第１のゲート配線と、
前記第２の方向に延在し、前記第２のフィン配線とゲート絶縁膜を介在して接続された第２のゲート配線と、
前記第２の方向に延在し、前記第１および第２のフィン配線の両方と直接接続された第１のローカル配線と、
前記第２の方向に延在し、前記第１のゲート配線を挟んで前記第１のローカル配線と反対側の位置で前記第１のフィン配線と直接接続され、上層の電源配線と接続された第２のローカル配線と、
前記第２の方向に延在し、前記第２のゲート配線を挟んで前記第１のローカル配線と反対側の位置で前記第２のフィン配線と直接接続され、上層の接地配線と接続された第３のローカル配線と、
前記第１のゲート配線および前記第２のローカル配線と直接接続された第４のローカル配線と、
前記第２のゲート配線および前記第１のローカル配線と直接接続された第５のローカル配線とを含み、
前記第１のフィン配線および前記第１のゲート配線は、前記第１のＭＩＳトランジスタを構成し、
前記第２のフィン配線および前記第２のゲート配線は、前記第２のＭＩＳトランジスタを構成する、請求項６に記載の半導体装置。
【請求項８】
前記応答信号生成回路は、前記チャレンジ信号に従って、複数の前記論理回路の出力信号のうち選択された１または複数を前記応答信号として出力するセレクタ回路を含む、請求項２に記載の半導体装置。
【請求項９】
前記半導体装置は、Ｎ個（Ｎは偶数）の前記セル回路を含み、
前記応答信号生成回路は、各々が個別の２個の前記セル回路に対応するＮ／２個のセレクタを含み、
各前記セレクタは、Ｎ／２ビットの前記チャレンジ信号のうち対応するビットのチャレンジ信号の値に従って、対応する２個の前記セル回路のうち一方の前記セル回路の出力信号を前記応答信号の対応するビットの値として出力する、請求項２に記載の半導体装置。
【請求項１０】
前記論理回路は、前記入力信号の論理レベルを反転するインバータを含む、請求項２に記載の半導体装置。
【請求項１１】
複数のセル回路と応答信号生成回路とを含む半導体装置を備え、
各前記セル回路は、
電源ノードと接地ノードとの間に直列に接続され、それぞれゲートがソースに接続された同じ導電型を有する第１および第２のＭＩＳトランジスタと、
前記第１および第２のＭＩＳトランジスタの接続ノードの電位を入力信号として受ける論理回路とを含み、
前記応答信号生成回路は、複数ビットのチャレンジ信号と複数の前記論理回路の出力信号とに基づいて、１または複数ビットの応答信号を生成し、
さらに、前記チャレンジ信号を生成し、前記応答信号に基づいて前記半導体装置が正規品か否かを判定するコンピュータシステムとを備えた認証システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、たとえば、ＰＵＦ（Physical Uuclonable Function）を実装した半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
ＰＵＦ（物理的複製困難関数：Physical Uuclonable Function）とは、制御が困難な物質固有の微小な差異を利用して、与えられた入力（チャレンジ信号）に対して固有の値（応答信号）を出力する人工物のことである。このような、ＰＵＦの性質を利用することによって暗号および認証機能などを安価に実現することができる。
【０００３】
半導体素子を利用したＰＵＦ（以下、「シリコンＰＵＦ」と称する）では、個々の半導体素子の特性のばらつきを利用することによって、同一設計の半導体回路から固有の識別情報を出力することができる。
【０００４】
具体的なシリコンＰＵＦとして、Arbiter PUF、Ring Oscillator PUF、Butterfly PUFなどが知られている。Arbiter PUFは、半導体回路を用いた信号伝搬経路における信号遅延のばらつきを利用したものである。Ring Oscillator PUFは、リングオシレータの発振周波数のばらつきを利用したものである。Butterfly PUFは、電源投入時におけるラッチ回路の初期状態のばらつきを利用したものである（たとえば、特開２０１１−１９８３１７号公報（特許文献１）の図４〜図６と関連する記載を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９８３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のシリコンＰＵＦの問題点の１つは、消費電力が比較的大きくなりがちであるという点にある。たとえば、上記のArbiter PUFの場合には信号伝搬のために電力を消費する。Ring Oscillator PUFの場合にはリングオシレータの発振のために電力を消費する。ＰＵＦの消費電力が大きすぎると、ＩＣ（Integrated Circuits）タグなどの小規模な回路への実装が困難になるので、より低消費電力のＰＵＦ技術が望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態による半導体装置は、ＰＵＦ素子として、同じ導電型を有する直列接続されたオフ状態の第１および第２のＭＩＳ（Metal Insulator Semiconductor）トランジスタを含む。ＰＵＦ素子は、第１および第２のＭＩＳトランジスタの接続ノードの電位に応じてハイレベルまたはローレベルの信号を出力する。好ましくは、各ＭＩＳトランジスタはフィン型ＦＥＴ（Field Effect Transistor）である。
【発明の効果】
【０００９】
上記の実施形態によれば、低消費電力のシリコンＰＵＦを実現できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態による認証システムの構成例を示すブロック図である。
【図２】図１の認証回路のより詳細な構成例を示すブロック図である。
【図３】図２の各セル回路の構成の一例を示す回路図である。
【図４】ＦｉｎＦＥＴとして構成されたＮ型ＭＩＳトランジスタの半導体基板上でのレイアウトを示す平面図である。
【図５】図４の切断線Ｖ−Ｖに沿う断面図である。
【図６】図４の切断線ＶＩ−ＶＩに沿う断面図である。
【図７】図３のセル回路の半導体基板上でのレイアウトを示す平面図である。
【図８】図７の切断線ＶＩＩＩ−ＶＩＩＩに沿った断面図である。
【図９】図７の切断線ＩＸ−ＩＸに沿った断面図である。
【図１０】図７のレイアウトの第１の変形例を示す平面図である。
【図１１】図７のレイアウトの第２の変形例を示す平面図である。
【図１２】製造プロセスに起因したＭＩＳトランジスタの特性ばらつきについて説明するための図である。
【図１３】第２の実施形態の半導体装置において、ＰＵＦ回路を構成する各セル回路の回路図である。
【図１４】図１３のセル回路の半導体基板上でのレイアウトを示す平面図である。
【図１５】図１４のレイアウトの変形例を示す平面図である。
【図１６】第３の実施形態の半導体装置において認証回路の構成を示すブロック図である。
【図１７】自動運転システムの構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、各実施形態について図面を参照して詳しく説明する。なお、以下の説明で用いる平面図および断面図は、図解を容易にするために実際のデバイスの各部の寸法に比例しないものとなっている。各図の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。
【００１２】
＜第１の実施形態＞
［認証システムの構成］
図１は、第１の実施形態による認証システムの構成例を示すブロック図である。図１の認証システム１は、コンピュータシステム２０によって半導体装置１０が正規品であるか否かを判定する。
【００１３】
図１に示すように、半導体装置１０は、コンピュータシステム２０との間で認証機能を実現するための認証回路１１と、集積回路として構成された特定の機能を果たすための機能回路１２とを含む。半導体装置１０は、その本来の機能である機能回路１２に、認証回路１１を付加したものであると考えることができる。
【００１４】
半導体装置１０とコンピュータシステム２０とは通信可能に構成されている。コンピュータシステム２０は、たとえば、ネットワーク上に設けられて認証サービスを提供するサーバーと考えることができる。
【００１５】
認証回路１１は、コンピュータシステム２０から受信した複数ビットのチャレンジ信号ＣＨＡＬに基づいて１または複数ビットの応答信号ＲＥＳを生成し、生成した応答信号ＲＥＳをコンピュータシステム２０に出力する。より詳細には、認証回路１１は、ＰＵＦ（Physical Uuclonable Function）回路３０と応答信号生成回路３１とを含む。ＰＵＦ回路３０は、半導体装置１０ごとに固有のＮビットの信号を生成する。本実施形態で用いるＰＵＦ回路３０の具体的構成例については図２〜図９で説明する。
【００１６】
応答信号生成回路３１は、複数ビットのチャレンジ信号ＣＨＡＬとＰＵＦ回路３０の出力信号（Ｎビット）とに基づいて１または複数ビットの応答信号ＲＥＳを生成する。応答信号生成回路３１は、たとえば、チャレンジ信号ＣＨＡＬに従ってＰＵＦ回路３０から出力されるＮビットの信号のうちの一部のビット（１または複数ビット）を選択するセレクタ回路であってもよい。本実施形態では、図３において応答信号生成回路３１がセレクタ回路によって構成される例が示されている。
【００１７】
他の例として、応答信号生成回路３１は、チャレンジ信号ＣＨＡＬとＰＵＦ回路３０の出力信号との入力を受ける組合わせ論理回路として構成することができる。この組合わせ論理回路の出力信号が応答信号ＲＥＳとしてコンピュータシステム２０に出力される。もしくは、応答信号生成回路３１を暗号関数とし、ＰＵＦ回路３０の出力信号を暗号鍵としてもよい。この場合、コンピュータシステム２０から入力された平文としてのチャレンジ信号ＣＨＡＬに対して、暗号文としての応答信号ＲＥＳが応答信号生成回路３１から出力される。応答信号生成回路３１として、上記以外にも種々の回路構成が可能である。
【００１８】
コンピュータシステム２０は、チャレンジ信号ＣＨＡＬを生成して認証回路１１に出力し、そのチャレンジ信号ＣＨＡＬに応答して認証回路１１から出力された応答信号ＲＥＳを受信する。コンピュータシステム２０は、受信した応答信号ＲＥＳがチャレンジ信号ＣＨＡＬに対応した正当なものであるか否かを判定し、正当な応答信号ＲＥＳである場合には他の回路に対する機能回路１２の動作が可能なように制御する。たとえば、コンピュータシステム２０と半導体装置１０の機能回路１２との間で、各種のデータがやりとりされる。
【００１９】
コンピュータシステム２０における認証動作には、大規模なデータベースが必要な場合とそうでない場合とがある。具体的に、応答信号生成回路３１の回路構成が不明の場合（あるいは論理関数として表すことができない場合）には、予め多数のチャレンジ信号ＣＨＡＬに対する応答信号ＲＥＳを測定し、この大量の測定結果をチャレンジ信号ＣＨＡＬに対応付けてデータベースに格納しておく必要がある。この場合、コンピュータシステム２０は、登録された複数のチャレンジ信号ＣＨＡＬのうちの１つを選択して認証回路１１に出力し、認証回路１１から受信した応答信号ＲＥＳとデータベースに格納されている対応の応答信号ＲＥＳとが一致するか否かを確認することで、認証を行う。
【００２０】
応答信号生成回路３１の構成が、チャレンジ信号ＣＨＡＬとＰＵＦ回路３０の出力信号とを変数とする論理関数として表すことができる場合には、それほど大きな容量のデータベースは必要でない。この場合、コンピュータシステム２０には、予め測定されたＰＵＦ回路３０の出力信号を表すデータと上記の論理関数とが格納されている。コンピュータシステム２０は認証時に、チャレンジ信号ＣＨＡＬを生成して認証回路１１に出力し、応答信号ＲＥＳを認証回路１１から受信する。そして、コンピュータシステム２０は、生成したチャレンジ信号ＣＨＡＬと予め測定された正規のＰＵＦ回路３０の出力信号とを上記の論理関数に代入することによって正規の応答信号ＲＥＳを内部生成する。コンピュータシステム２０は、受信した応答信号ＲＥＳと内部生成した正規の応答信号ＲＥＳとが一致するか否かを確認することで、認証を行う。
【００２１】
［ＰＵＦ回路の構成例］
図２は、図１の認証回路のより詳細な構成例を示すブロック図である。図２を参照して、認証回路１１は、ＰＵＦ回路３０と、応答信号生成回路３１としてのセレクタ回路３１Ａとを含む。
【００２２】
ＰＵＦ回路３０は、Ｎ個のセル回路ＣＥＬＬ＿０〜ＣＥＬＬ＿Ｎ−１（ＰＵＦ素子とも称する）を含む。各セル回路ＣＥＬＬは、ハイレベル（Ｈレベル）またはローレベル（Ｌレベル）の信号ＯＵＴを出力する。各セル回路ＣＥＬＬの出力信号ＯＵＴの論理レベルは、各セル回路ＣＥＬＬを構成する半導体素子の特性ばらつきに従って決定される。図３で詳述するように、各セル回路ＣＥＬＬは、電源ノードと接地ノードとの間に直列接続されたオフ状態のＮ型のＭＩＳ（Metal Insulator Semiconductor）トランジスタＭＮ１，ＭＮ２と、ＭＩＳトランジスタＭＮ１，ＭＮ２の接続ノードの論理レベルを反転して出力するインバータＩＮＶ１とを含む。インバータＩＮＶ１の出力信号ＯＵＴがセレクタ回路３１Ａに入力される。
【００２３】
セレクタ回路３１Ａは、Ｎ個のセル回路ＣＥＬＬ＿０〜ＣＥＬＬ＿Ｎ−１の出力信号ＯＵＴ＿０〜ＯＵＴ＿Ｎ−１のうちチャレンジ信号ＣＨＡＬに従って選択された１または複数ビットを出力する。セレクタ回路３１Ａの具体的構成は種々考えられる。たとえば、セレクタ回路３１Ａは、Ｎビットのチャレンジ信号ＣＨＡＬによって、Ｎビットのうちある特定Ｍビット（１≦Ｍ＜Ｎ）を指示することによって、当該特定のＭビットに対応するセル回路ＣＥＬＬの出力信号ＯＵＴを応答信号ＲＥＳとして出力するように構成されていてもよい。もしくは、当該特定のＭビットに対応するセル回路ＣＥＬＬの出力信号ＯＵＴの排他的論理和を応答信号ＲＥＳとして出力するように構成されていてもよい。
【００２４】
［セル回路の構成］
図３は、図２の各セル回路の構成の一例を示す回路図である。図３を参照して、各セル回路は、Ｎ型のＭＩＳ（Metal Insulator Semiconductor）トランジスタＭＮ１，ＭＮ２，ＭＮ３と、Ｐ型のＭＩＳトランジスタＭＰ１とを含む。通常、ＭＩＳトランジスタの絶縁膜として酸化膜（Oxide）が用いられるので、ＭＩＳトランジスタに代えてＭＯＳ（Metal Oxide Semiconductor）トランジスタと称される場合が多い。
【００２５】
図３に示すように、Ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２は、この並び順で電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続される。Ｐ型ＭＩＳトランジスタＭＰ１およびＮ型ＭＩＳトランジスタＭＮ３は、この並び順で電源ノードＶＤＤと接地ノードＶＳＳとの間に直列かつＭＩＳトランジスタＭＮ１，ＭＮ２の全体と並列に接続される。ＭＩＳトランジスタＭＰ１，ＭＮ３のゲートが相互に接続されることによって、ＭＩＳトランジスタＭＰ１，ＭＮ３はインバータＩＮＶ１を構成する。ＭＩＳトランジスタＭＰ１，ＭＮ３の接続ノードＮ２から出力信号ＯＵＴが出力される。
【００２６】
上記のインバータＩＮＶ１に代えてＮＡＮＤゲート（一方の入力はＨレベルに固定されている）またはＮＯＲゲート（一方の入力はＬレベルに固定されている）であってもよい。より一般的には、ＭＩＳトランジスタＭＮ１，ＭＮ２の接続ノードＮ１の電位がＶｄ／２（Ｖｄは電源電位）よりも高いか低いかに応じてＨレベルまたはＬレベルの信号を出力する論理回路であれば、どのような構成であっても構わない。
【００２７】
Ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２の各々は、ゲートとソース（低電位側）とが接続されることによってオフ状態になっている。ＭＩＳトランジスタＭＮ１，ＭＮ２の接続ノードＮ１は、Ｐ型ＭＩＳトランジスタＭＰ１およびＮ型ＭＩＳトランジスタＭＮ３のゲートと接続される。Ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２，ＭＮ３のバックゲート（Ｐウェル、基板またはボディとも称する）は接地ノードＶＳＳに接続され、Ｐ型ＭＩＳトランジスタＭＰ１のバックゲート（Ｎウェルまたはボディとも称する）は電源ノードＶＤＤに接続される。
【００２８】
［セル回路の動作］
次に、上記のセル回路ＣＥＬＬの動作について説明する。Ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２はいずれもオフ状態であるので、接続ノードＮ１の電位は、ＭＩＳトランジスタＭＮ１，ＭＮ２の抵抗比で決定される。そして、ＭＩＳトランジスタＭＮ１，ＭＮ２の抵抗比はオフリーク電流の比で決定される。したがって、ＭＩＳトランジスタＭＮ１，ＭＮ２のオフリーク電流が等しい場合、電源ノードＶＤＤの電位をＶｄとし、接地ノードＶＳＳの電位を０とすれば、接続ノードＮ１の電位はＶｄ／２になる。
【００２９】
しかしながら、実際には、ＭＩＳトランジスタごとに製造プロセスに起因した特性ばらつきが存在するために、ＭＩＳトランジスタＭＮ１とＭＮ２とでオフリーク電流が全く等しくなる可能性は極めて低い。たとえば、ＭＩＳトランジスタＭＮ１のオフリーク電流がＭＩＳトランジスタＭＮ２のオフリーク電流よりも大きい場合、接続ノードＮ１の電位はＶｄ／２よりも大きくなる。このため、ノードＮ２から出力される信号ＯＵＴの電位は０（Ｌレベル）に略等しくなる。逆に、ＭＩＳトランジスタＭＮ１のオフリーク電流がＭＩＳトランジスタＭＮ２のオフリーク電流よりも小さい場合、接続ノードＮ１の電位はＶｄ／２よりも小さくなる。このため、ノードＮ２から出力される信号ＯＵＴの電位はＶｄ（Ｈレベル）に略等しくなる。
【００３０】
このように各セル回路ＣＥＬＬの出力信号ＯＵＴは、製造プロセスに起因したＭＩＳトランジスタの特性ばらつきのために、ＨレベルまたはＬレベルのいずれかにランダムに決まる。よって、各セル回路ＣＥＬＬをＰＵＦ素子として利用することができる。
【００３１】
ただし、上記の回路動作は、Ｎ型ＭＩＳトランジスタＭＮ１の基板バイアス効果がほとんど生じない場合である。図３の回路構成の場合、ＭＩＳトランジスタＭＮ１のソース電位（ノードＮ１の電位）よりもバックゲートの電位（接地ノードＶＳＳの電位）のほうが低くなる。このため、セル回路ＣＥＬＬを構成する各トランジスタを従来のプレーナ構造で作製している場合には、オフ時の空乏層の広がり方がバックゲート電位の影響を受ける。具体的には、ＭＩＳトランジスタＭＮ１の空乏層がより広がるために、ＭＩＳトランジスタＭＮ１の閾値電圧が増加し、これによってＭＩＳトランジスタＭＮ１のオフリーク電流が減少する。結果として、ノードＮ１の電位はＶｄ／２よりも小さくなるので、多くのセル回路ＣＥＬＬの出力はＨレベルに固定されてしまう。すなわち、セル回路ＣＥＬＬ＿０〜ＣＥＬＬ＿Ｎ−１の出力電圧の平均値は、電源電圧Ｖｄに近づいてしまう。
【００３２】
これに対して、ＦｉｎＦＥＴ（フィン型ＦＥＴ（Field Effect Transistor））と呼ばれる構造のＭＩＳトランジスタの場合には、その構造上、オフ時の空乏層がゲート電極の近傍のフィン全体に広がっているため、バックゲート電位の影響によって空乏層の厚みに変化が生じ難い。このため、基板バイアス効果の影響をほとんど受けることがないので、セル回路ＣＥＬＬ＿０〜ＣＥＬＬ＿Ｎ−１の出力電圧の平均値はＶｄ／２に略等しくなる（Ｈレベルの出力とＬレベルの出力がランダムに生じる）。したがって、上記の各セル回路ＣＥＬＬに用いられるＭＩＳトランジスタとしてＦｉｎＦＥＴを利用するのが好ましい。
【００３３】
具体的に、従来のプレーナ型のＭＯＳトランジスタの場合（ゲート長２８ｎｍのプロセスの場合）には、電源電圧が１Ｖで基板バイアスが０．４Ｖのとき、閾値電圧の変動は５０ｍＶ程度ある。これに対して、同等のトランジスタサイズのＦｉｎＦＥＴの場合には、電源電圧が１Ｖで基板バイアスが０．４Ｖのとき、閾値電圧の変動は１０ｍＶ以下とかなり小さくなり、製造プロセスに起因した閾値電圧のばらつきに比べて無視できる。
【００３４】
ところで、図３において、Ｎ型ＭＩＳトランジスタＭＮ１のバックゲートを自身のソースに接続すれば基板バイアス効果が生じないので、従来のプレーナ構造のＭＯＳトランジスタを利用することができる。ただし、この場合には、トリプルウェル内にＭＩＳトランジスタＭＮ１を形成する必要があるため、素子構造が複雑になるというディメリットがある。
【００３５】
［ＦｉｎＦＥＴの構造］
以下、ＦｉｎＦＥＴの構造および製造方法について簡単に説明する。
【００３６】
図４は、ＦｉｎＦＥＴとして構成されたＮ型ＭＩＳトランジスタの半導体基板上でのレイアウトを示す平面図である。図５は、図４の切断線Ｖ−Ｖに沿う断面図である。図６は、図４の切断線ＶＩ−ＶＩに沿う断面図である。
【００３７】
図４〜図６を参照して、ＦｉｎＦＥＴとして構成されたＮ型ＭＩＳトランジスタは、Ｐ型ウェルＰＷ上に形成されたフィン配線４０を含む。フィン配線４０は、基板面のｘ方向に沿って延在し、ｚ方向（基板垂直方向）に突出する部分である。フィン配線４０は、半導体基板ＳＵＢのＰ型ウェルＰＷ部分の表面を選択的にエッチングすることによって形成される。隣り合うフィン配線の間（フィン配線４０が形成されていない部分）には、図６に示すように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されたシリコン酸化膜が素子分離膜９２として設けられている。
【００３８】
ゲート電極Ｇとしてのゲート配線５０は、ゲート絶縁膜（不図示）を介在してフィン配線４０の上面および側面を覆うように形成される。ゲート配線５０は、フィン配線４０と交差する方向であるｙ方向に延在する。ゲート配線５０には、たとえば、多結晶シリコンのような半導体、窒化チタンのような導電性化合物、タングステンなどの単体金属、またはこれらのいずれかの積層膜などが用いられる。
【００３９】
ゲート配線５０の形成後にゲート配線５０をマスクとして不純物をフィン配線４０に注入することによって、ゲート配線５０によって囲まれたチャネル領域以外の部分にソース領域Ｓおよびドレイン領域Ｄが形成される。ここで、Ｎ型ＭＩＳトランジスタを作製する場合には、フィン配線４０がＰ型基板またはＰ型ウェル上に形成されるとともに、フィン配線４０にＮ型不純物が注入される。一方、Ｐ型ＭＩＳトランジスタを作製する場合には、フィン配線４０がＮ型ウェル上に形成されるとともに、フィン配線４０にＰ型不純物が注入される。
【００４０】
フィン配線４０のうち上記の不純物注入工程によって不純物が注入されていない部分、すなわち、ゲート電極Ｇの近傍の部分はオン状態のときチャネル領域として用いられ、オフ状態のとき空乏層ＤＬとなる。図５、図６に示すように、空乏層ＤＬは、ゲート電極Ｇ近傍のフィン全体に広がっている。図５、図６において、破線の円で示した領域９０は、閾値電圧を決定する位置である。ソース領域とチャネル領域の境界にあたり、ソース領域からチャネル領域に流れ込む電荷量で閾値電圧が決定されるためである。ＦｉｎＦＥＴでは、領域９０の状態が基板バイアスで変動しにくいため、閾値電圧の基板バイアス依存性が小さい。
【００４１】
上記のソース領域Ｓおよびドレイン領域Ｄの上面および側面とオーミック接触するように、例えばタングステンなどの単体金属を用いて図示しない第１および第２のローカル配線（ＬＩＣ：Local Inter-Connect）がそれぞれ形成される。これらの第１および第２のローカル配線（不図示）は、それぞれソース電極およびドレイン電極としてそれぞれ機能する。ゲート配線５０および上記の各ローカル配線は、さらに、別のローカル配線（不図示）、または、図示しない層間絶縁層に形成されたビアホールを介して上層の金属配線層（不図示）と接続される。
【００４２】
さらに、図５に示すように、バックゲートＢに相当するＰ型ウェルＰＷに電圧を印加するために、Ｐ型ウェルＰＷ上に形成された他のフィン配線４１が利用される。フィン配線４０，４１間にはシリコン酸化膜が素子分離膜９１として形成されている。
【００４３】
［セル回路のレイアウト例］
以下、半導体基板上での図３のセル回路ＣＥＬＬのレイアウトについて説明する。
【００４４】
図７は、図３のセル回路の半導体基板上でのレイアウトを示す平面図である。図８は、図７の切断線ＶＩＩＩ−ＶＩＩＩに沿った断面図である。図９は、図７の切断線ＩＸ−ＩＸに沿った断面図である。図７〜図９において、基板面内方向をｘ方向およびｙ方向とし、基板に垂直な方向をｚ方向とする。図７において、基板面上に形成された各ＭＩＳトランジスタと層間絶縁層（不図示）を介在して形成された第１の金属配線層を一点鎖線で表し、第１の金属配線層と層間絶縁層（不図示）を介在して形成された第２の金属配線層を二点鎖線で表す。
【００４５】
図７〜図９を参照して、セル回路ＣＥＬＬは、ｘ方向に延在する複数のフィン配線４０，４２，４３，４４と、ｘ方向と交差するｙ方向に延在する複数のゲート配線５０，５１，５２，５３，５４とを含む。図８に示すように、各ゲート配線５０〜５４の側面には素子分離用の絶縁膜９３が形成されている。図９に示すように、隣り合うフィン配線の間（フィン配線４０，４２〜４４が形成されていない部分）には、素子分離用の絶縁膜９２が形成されている。
【００４６】
フィン配線４０，４２，４３，４４はこの順番でｙ方向に並んで形成される。フィン配線４０，４２，４３はＰ型ウェルＰＷ上に形成され、フィン配線４４はＮ型ウェルＮＷ上に形成される。ゲート配線５０は、平面視してフィン配線４０と交差し、フィン配線４０の上面および側面とゲート絶縁膜（不図示）を介在して接続される。ゲート配線５１は、平面視してフィン配線４２と交差し、フィン配線４０の上面および側面とゲート絶縁膜（不図示）を介在して接続される。ゲート配線５２は、平面視してフィン配線４３，４４の両方と交差し、フィン配線４３，４４の各々の上面および側面とゲート絶縁膜（不図示）を介在して接続される。ゲート配線５３，５４は、リソグラフィのパターン精度を確保するために形成されたダミー配線である。
【００４７】
図２のＮ型ＭＩＳトランジスタＭＮ１は、フィン配線４２とゲート配線５１とによって構成される。Ｎ型ＭＩＳトランジスタＭＮ２は、フィン配線４０とゲート配線５０とによって構成される。Ｎ型ＭＩＳトランジスタＭＮ３は、フィン配線４３とゲート配線５２とによって構成される。Ｐ型ＭＩＳトランジスタＭＰ１は、フィン配線４４とゲート配線５２とによって構成される。ゲート配線５２は、ＭＩＳトランジスタＭＮ３，ＭＰ１で共通である。
【００４８】
セル回路ＣＥＬＬは、さらに、ｙ方向に延在する複数のローカル配線６０，６２，６４，６５，６６，６７と、ＭＩＳトランジスタのゲートとソースとを接続するための複数のローカル配線６１，６３とを含む。
【００４９】
ローカル配線６０は、フィン配線４０のソース領域と直接的に接続されることによって、ＭＩＳトランジスタＭＮ２のソース電極として用いられる。ここで、直接的に接続とは、層間絶縁層中に形成されたコンタクトホールを介してでないという意味である（以下についても同様）。ローカル配線６０は、コンタクトホール１１０を介して第１の金属配線層に設けられたｘ方向に延在する金属配線７０（接地配線用、接地ノードＶＳＳに相当する）と接続される。ローカル配線６０は、さらに、ローカル配線６１を介してゲート配線５０と直接的に接続される。
【００５０】
ローカル配線６２は、フィン配線４０のドレイン領域と直接的に接続されることによってＭＩＳトランジスタＭＮ２のドレイン電極として用いられるとともに、フィン配線４２のソース領域と直接的に接続されることによってＭＩＳトランジスタＭＮ１のソース電極として用いられる。ローカル配線６２は、図２の接続ノードＮ１に対応する。ローカル配線６２は、さらに、ローカル配線６３を介してゲート配線５１と直接的に接続される。
【００５１】
ローカル配線６４は、フィン配線４２のドレイン領域と直接的に接続されることによってＭＩＳトランジスタＭＮ１のドレイン電極として用いられる。ローカル配線６４は、コンタクトホール１１２を介して第１の金属配線層に設けられたｘ方向に延在する金属配線７１（電源配線用、電源ノードＶＤＤに相当する）と接続される。
【００５２】
ローカル配線６５は、フィン配線４３のソース領域と直接的に接続されることによってＭＩＳトランジスタＭＮ３のソース電極として用いられる。ローカル配線６４は、コンタクトホール１１３を介して第１の金属配線層に設けられたｘ方向に延在する金属配線７２（接地配線用、接地ノードＶＳＳに相当する）と接続される。
【００５３】
ローカル配線６６は、フィン配線４４のソース領域と直接的に接続されることによってＰ型ＭＩＳトランジスタＭＰ１のソース電極として用いられる。ローカル配線６６は、コンタクトホール１１４を介して第１の金属配線層に設けられたｘ方向に延在する金属配線７３（電源配線用、電源ノードＶＤＤに相当する）と接続される。
【００５４】
ローカル配線６７は、フィン配線４３のドレイン領域と直接的に接続されることによってＭＩＳトランジスタＭＮ３のドレイン電極として用いられるとともに、フィン配線４４のドレイン領域と直接的に接続されることによってＭＩＳトランジスタＭＰ１のドレイン電極として用いられる。ローカル配線６２は、図２の接続ノードＮ２に対応する。ローカル配線６２は、さらに、コンタクトホール１１６を介して第１の金属配線層に設けられた金属配線７６に接続されることによって、金属配線７６に出力信号ＯＵＴが出力される。
【００５５】
第２の金属配線層に設けられたｙ方向に延在する金属配線８０は、ローカル配線６２（接続ノードＮ１）とゲート配線５２とを直流的に接続するために設けられている。具体的に、ローカル配線６２は、コンタクトホール１１１を介して第１の金属配線層に設けられた金属配線７４と接続される。ゲート配線５２は、コンタクトホール１１５を介して第１の金属配線層に設けられた金属配線７５と接続される。金属配線８０は、コンタクトホール１３０を介して金属配線７４と接続されるとともに、コンタクトホール１３１を介して金属配線７５と接続される。
【００５６】
［セル回路のレイアウトの変形例１］
図１０は、図７のレイアウトの第１の変形例を示す平面図である。図１０のレイアウトは、ローカル配線６１，６３に代えて第１の金属配線層に形成された金属配線７７，７８がそれぞれ設けられている点で図７のレイアウトと異なる。
【００５７】
具体的に図１０を参照して、金属配線７７は、コンタクトホール１１７を介してソース電極としてのローカル配線６０と接続されるとともに、コンタクトホール１１８を介してゲート配線５０と接続される。金属配線７８は、コンタクトホール１１９を介してソース電極としてのローカル配線６２（ノードＮ１）と接続されるとともに、コンタクトホール１２０を介してゲート配線５１と接続される。さらに、第２の金属配線層に形成された金属配線８０は、コンタクトホール１３０を介して上記の金属配線７８と接続される。したがって、図１０のレイアウトでは、図７の金属配線７４は設けられていない。
【００５８】
図１０のその他の点は図７の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図１０のレイアウトはプロセス上の制約のために、ローカル配線が１層しかサポートされていない場合に有用である。
【００５９】
［セル回路のレイアウトの変形例２］
図１１は、図７のレイアウトの第２の変形例を示す平面図である。図１１のレイアウトでは、Ｎ型ウェルＮＷの配置が図７の場合と異なる。
【００６０】
具体的に図１１を参照して、Ｎ型ウェルＮＷは、第１のＰ型ウェルＰＷ１と第２のＰ型ウェルＰＷ２との間に配置される。フィン配線４０，４２は第１のＰ型ウェルＰＷ１上に形成され、フィン配線４３はＮ型ウェルＮＷ上に形成され、フィン配線４４は第２のＰ型ウェルＰＷ２上に形成される。金属配線７０に接地電位（ＶＳＳ）が与えられ、金属配線７１に電源電位（ＶＤＤ）が与えられる点は図７の場合と同様である。一方、金属配線７２に電源電位（ＶＤＤ）が与えられ、金属配線７３に接地電位（ＶＳＳ）が与えられる点は図７の場合と逆である。
【００６１】
上記の変更によって、図１１の場合には、図３のＰ型ＭＩＳトランジスタＭＰ１は、フィン配線４３とゲート配線５２とによって構成される。Ｎ型ＭＩＳトランジスタＭＮ３は、フィン配線４４とゲート配線５２とによって構成される。ローカル配線６５はＰ型ＭＩＳトランジスタＭＰ１のソース電極を構成し、ローカル配線６６はＮ型ＭＩＳトランジスタＭＮ３のソース電極を構成する。
【００６２】
図１１のその他の点は図７の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６３】
［第１の実施形態の効果］
以下、上記の構成のＰＵＦ回路の効果について説明する。図１２は、製造プロセスに起因したＭＩＳトランジスタの特性ばらつきについて説明するための図である。
【００６４】
図１２（Ａ）は閾値電圧Ｖｔｈのばらつきの程度を模式的に示すグラフであり、図１２（Ａ）の横軸は閾値電圧Ｖｔｈを示し、縦軸は頻度示す。図１２（Ａ）に示すように、ＭＩＳトランジスタの閾値電圧Ｖｔｈは、製造プロセスに起因して正規分布状にばらつく。図１２（Ｂ）はリーク電流と閾値電圧Ｖｔｈとの関係を示すグラフである。図１２（Ｂ）の横軸は閾値電圧Ｖｔｈを示し、縦軸はリーク電流の大きさをｌｏｇスケールで示したものである。図１２（Ｂ）に示すように、リーク電流は閾値電圧Ｖｔｈの変動に対して指数関数的に増減する。
【００６５】
以上により、図２の接続ノードＮ１の電位は、閾値電圧Ｖｔｈの変化に対して指数関数的に変化する。このことは、セル回路ＣＥＬＬからの出力信号の安定化に有効である。仮にノードＮ１の電位がＶｄ／２に近い場合、使用環境に応じて出力信号ＯＵＴの論理レベルがばらついて動作が不安定になることが考えられる。上記のようにオフリーク電流の大きさは閾値電圧Ｖｔｈの変化に対して指数関数的に変動するので、ノードＮ１の電位がＶｄ／２に近い値になる可能性を低くすることができる。この結果、本実施形態によればＰＵＦ回路の出力を安定化させることが可能になる。
【００６６】
加えて、各セル回路（ＰＵＦ素子）に流れる電流はオフリーク電流のみであるので、低消費電力化が可能になる。電源投入後に各セル回路（ＰＵＦ素子）の出力信号は即座にＨレベルまたはＬレベルに固定され、読出し可能になるので、ＰＵＦ回路の高速動作が可能になる。ＰＵＦ回路の出力ビット数を増加させるには、セル回路数（ＰＵＦ素子数）を増加させればよい。
【００６７】
＜第２の実施形態＞
第２の実施形態の半導体装置では、各セル回路（ＰＵＦ素子）を構成するＭＩＳトランジスタの導電型を変更した例について説明する。
【００６８】
［セル回路の構成］
図１３は、第２の実施形態の半導体装置において、ＰＵＦ回路を構成する各セル回路の回路図である。図１３を参照して、各セル回路は、Ｐ型のＭＩＳトランジスタＭＰ１，ＭＰ２，ＭＰ３と、Ｎ型のＭＩＳトランジスタＭＮ１とを含む。
【００６９】
Ｐ型ＭＩＳトランジスタＭＰ１，ＭＰ２は、この並び順で電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続される。Ｐ型ＭＩＳトランジスタＭＰ３およびＮ型ＭＩＳトランジスタＭＮ１は、この並び順で電源ノードＶＤＤと接地ノードＶＳＳとの間に直列かつＭＩＳトランジスタＭＰ１，ＭＰ２の全体と並列に接続される。ＭＩＳトランジスタＭＰ３，ＭＮ１のゲートが相互に接続されることによって、ＭＩＳトランジスタＭＰ３，ＭＮ１はインバータＩＮＶ１を構成する。ＭＩＳトランジスタＭＰ３，ＭＮ１の接続ノードＮ２から出力信号ＯＵＴが出力される。
【００７０】
上記のインバータＩＮＶ１に代えてＮＡＮＤゲート（一方の入力はＨレベルに固定されている）またはＮＯＲゲート（一方の入力はＬレベルに固定されている）であってもよい。より一般的には、ＭＩＳトランジスタＭＰ１，ＭＰ２の接続ノードＮ１の電位がＶｄ／２（Ｖｄは電源電位）よりも高いか低いかに応じてＨレベルまたはＬレベルの信号を出力する論理回路であれば、どのような構成であっても構わない。
【００７１】
Ｐ型ＭＩＳトランジスタＭＰ１，ＭＰ２の各々は、ゲートとソース（高電位側）とが接続されることによってオフ状態となっている。ＭＩＳトランジスタＭＰ１，ＭＰ２の接続ノードＮ１は、Ｐ型ＭＩＳトランジスタＭＰ３およびＮ型ＭＩＳトランジスタＭＮ１のゲートと接続される。Ｐ型ＭＩＳトランジスタＭＰ１，ＭＰ２，ＭＰ３のバックゲート（Ｎウェル、基板またはボディとも称する）は電源ノードＶＤＤに接続され、Ｎ型ＭＩＳトランジスタＭＮ１のバックゲート（Ｐウェルまたはボディとも称する）は接地ノードＶＳＳに接続される。
【００７２】
［セル回路の動作］
図１３のセル回路の動作は図３の場合と同様であるので、以下に簡単に要約する。図１３において、Ｐ型ＭＩＳトランジスタＭＰ１，ＭＰ２はいずれもオフ状態であるので、接続ノードＮ１の電位は、ＭＩＳトランジスタＭＰ１，ＭＰ２のオフリーク電流の比で決まる。このＭＩＳトランジスタＭＰ１，ＭＰ２のオフリーク電流の比は、製造プロセスに起因してランダムにばらつくので各セル回路をＰＵＦ素子として用いることができる。
【００７３】
図１３の回路構成の場合にも、Ｐ型ＭＩＳトランジスタＭＰ２のソース電位（接続ノードＮ１の電位）は、バックゲートの電位（電源ノードＶＤＤの電位）よりも低くなるので、Ｐ型ＭＩＳトランジスタＭＰ２の基板バイアス効果が問題となり得る。しかしながら、ＭＩＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１をＦｉｎＦＥＴによって形成することによって、基板バイアス効果の影響をほとんど受けないようにすることができる。
【００７４】
一方、各ＭＩＳトランジスタを従来のプレーナ型のＭＯＳトランジスタで構成した場合には、ＭＩＳトランジスタＭＰ２のバックゲートをそのソース（接続ノードＮ１）に接続することによって基板バイアス効果が生じないようにすることができる。ただし、この場合には、ＭＩＳトランジスタＭＰ２をトリプルウェル内に形成する必要がある。
【００７５】
［セル回路のレイアウト例］
以下、半導体基板上での図１３のセル回路ＣＥＬＬのレイアウトについて説明する。
【００７６】
図１４は、図１３のセル回路の半導体基板上でのレイアウトを示す平面図である。図１に示す図１３のセル回路ＣＥＬＬのレイアウトは、図７で説明した図３のセル回路のレイアウトと類似したものであるので、以下では図７と異なる点について主に説明する。
【００７７】
図１４の場合、フィン配線４０，４２，４３はＮ型ウェルＮＷ上に形成され、フィン配線４４はＰ型ウェルＰＷ上に形成される。図１３のＰ型ＭＩＳトランジスタＭＰ１は、フィン配線４２とゲート配線５１とによって構成される。Ｐ型ＭＩＳトランジスタＭＰ２は、フィン配線４０とゲート配線５０とによって構成される。Ｐ型ＭＩＳトランジスタＭＰ３は、フィン配線４３とゲート配線５２とによって構成される。Ｍ型ＭＩＳトランジスタＭＮ１は、フィン配線４４とゲート配線５２とによって構成される。ゲート配線５２は、ＭＩＳトランジスタＭＰ３，ＭＮ１で共通である。
【００７８】
図１４の場合、金属配線７０に接地電位（ＶＳＳ）が与えられ、金属配線７１に電源電位（ＶＤＤ）が与えられる点は図７の場合と同様である。一方、金属配線７２に電源電位（ＶＤＤ）が与えられ、金属配線７３に接地電位（ＶＳＳ）が与えられる点は図７の場合と逆である。
【００７９】
Ｐ型ＭＩＳトランジスタでは、ソースが高電位側になりドレインが低電位側になるので、図１４において、ローカル配線６０はＭＩＳトランジスタＭＰ２のドレイン電極を構成する。同様に、ローカル配線６２はＭＩＳトランジスタＭＰ２のソース電極を構成するとともにＭＩＳトランジスタＭＰ１のドレイン電極を構成する。ローカル配線６４はＭＩＳトランジスタＭＰ２のソース電極を構成する。ローカル配線６５はＰ型のＭＩＳトランジスタＭＰ３のソース電極を構成する。ローカル配線６６はＮ型のＭＩＳトランジスタＭＮ１のソース電極を構成する。ローカル配線６７は、Ｐ型のＭＩＳトランジスタＭＰ３のドレイン電極を構成するとともに、Ｎ型のＭＩＳトランジスタＭＮ１のドレイン電極を構成数する。
【００８０】
さらに、図１４におけるローカル配線６１，６３の配置は、図７の場合と異なっている（ゲート配線を挟んで反対側になっている）。具体的に、ローカル配線６１は、Ｐ型ＭＩＳトランジスタＭＰ２のゲートとソース（高電位側）とが接続されるように、ゲート配線５０とローカル配線６２とを接続する。ローカル配線６３は、Ｐ型ＭＩＳトランジスタＭＰ１のゲートとソース（高電位側）とが接続されるように、ゲート配線５１とローカル配線６４とを接続する。
【００８１】
図１４のその他の点は図７の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８２】
［セル回路のレイアウトの変形例］
図１５は、図１４のレイアウトの変形例を示す平面図である。図１５のレイアウトでは、Ｐ型ウェルＰＷの配置が図１４の場合と異なる。
【００８３】
具体的に図１５を参照して、Ｐ型ウェルＰＷは、第１のＮ型ウェルＮＷ１と第２のＮ型ウェルＮＷ２との間に配置される。フィン配線４０，４２は第１のＮ型ウェルＮＷ１上に形成され、フィン配線４３はＰ型ウェルＰＷ上に形成され、フィン配線４４は第２のＮ型ウェルＮＷ２上に形成される。金属配線７０に接地電位（ＶＳＳ）が与えられ、金属配線７１に電源電位（ＶＤＤ）が与えられる点は図１４の場合と同様である。一方、金属配線７２に接地電位（ＶＳＳ）が与えられ、金属配線７３に電源電位（ＶＤＤ）が与えられる点は図１４の場合と逆である。
【００８４】
上記の変更によって、図１５の場合には、図１３のＮ型ＭＩＳトランジスタＭＮ１は、フィン配線４３とゲート配線５２とによって構成される。Ｐ型ＭＩＳトランジスタＭＰ３は、フィン配線４４とゲート配線５２とによって構成される。ローカル配線６５はＮ型ＭＩＳトランジスタＭＮ１のソース電極を構成し、ローカル配線６６はＰ型ＭＩＳトランジスタＭＰ３のソース電極を構成する。
【００８５】
図１５のその他の点は図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８６】
［第２の実施形態の効果］
上記の第２の実施形態によれば、第１の実施形態の場合と同様に、ＰＵＦ回路の出力の安定化、低消費電力化、高速動作、回路規模の縮小が実現できる。さらに、製造プロセスに起因したＮ型ＭＩＳトランジスタの特性ばらつきよりもＰ型ＭＩＳトランジスタの特性ばらつきが大きい場合には、第２の実施形態の半導体装置におけるＰＵＦ回路のほうが第１の実施形態の半導体装置におけるＰＵＦ回路よりも出力の安定性が増すのでより効果的である。
【００８７】
＜第３の実施形態＞
第３の実施形態の半導体装置は、第１の実施形態の図２で説明した応答信号生成回路３１の構成の一例を示すものである。以下、図面を参照して具体的に説明する。
【００８８】
［認証回路の構成］
図１６は、第３の実施形態の半導体装置において認証回路の構成を示すブロック図である。図１６を参照して、認証回路１１は、ＰＵＦ回路３０と応答信号生成回路３１とを含む。ＰＵＦ回路３０は、Ｎ個のセル回路（ＰＵＦ素子）ＣＥＬＬ＿０〜ＣＥＬＬ＿Ｎ−１を含む（Ｎは偶数とする）。各セル回路ＣＥＬＬの構成は、第１の実施形態の図３の構成と同じであってもよいし、第２の実施形態の図１３の構成と同じであってもよい。
【００８９】
応答信号生成回路３１は、Ｎ／２個のセレクタ回路３２＿０〜３２＿Ｎ／２−１を含む。さらに、応答信号生成回路３１には、Ｎ／２個のセレクタ回路３２＿０〜３２＿Ｎ／２−１にそれぞれ対応するＮ／２ビットのチャレンジ信号ＣＨＡＬ＿０〜ＣＨＡＬ＿Ｎ／２−１が入力される。なお、Ｎ／２個のセレクタ回路３２＿０〜３２＿Ｎ／２−１は、図２のセレクタ回路３１Ａに対応し、セレクタ回路３１Ａの内部構造を示したものと考えることができる。
【００９０】
図１６に示すように、各セレクタ回路３２＿ｉは（ｉ＝０〜Ｎ／２−１）、２個のセル回路ＣＥＬＬ＿２ｉおよびＣＥＬＬ＿２ｉ＋１に対応し、対応するセル回路の出力信号ＯＵＴ＿２ｉおよびＯＵＴ＿２ｉ＋１を受ける。各セレクタ回路３２＿ｉは、対応するチャレンジ信号ＣＨＡＬ＿ｉの論理レベルに応じて、出力信号ＯＵＴ＿２ｉおよびＯＵＴ＿２ｉ＋１のうちの一方を選択し、選択した出力信号を応答信号ＲＥＳ＿ｉとして出力する。
【００９１】
［第３の実施形態の効果］
上記の応答信号生成回路３１の構成によれば、応答信号ＲＥＳのビット数は全体でＮ／２ビットになるので、見かけ上、２のＮ／２乗ビットの種類の応答信号ＲＥＳが得られる。この応答信号を生成するのに必要な回路は、Ｎ／２個のセレクタ回路のみである。
【００９２】
一方、たとえば、従来のRing Oscillator PUFの場合において（特許文献１の図５参照）、Ｎ／２ビットの応答信号を得るためには、Ｎ個のセレクタと、Ｎ個のカウンタ回路と、対応する２個のカウンタ回路の出力を比較するためのＮ／２個の比較器とが必要になる。これらの回路を実装するために回路面積が増大する。
【００９３】
このように、本実施形態によれば、比較的小さな回路面積でＮ／２ビットの応答信号を出力可能なシリコンＰＵＦを実現することができる。
【００９４】
＜第４の実施形態＞
第４の実施形態では、第１〜第３の実施形態で説明した半導体装置を用いた認証システムの具体的として自動運転システムについて説明する。
【００９５】
図１７は、自動運転システムの構成を概略的に示すブロック図である。図１７の自動運転システム２００は、自動運転を行うために、自動車に実装された種々の電子制御ユニットを制御するコントローラＡ（２０１）を含む。図１７では、電子制御ユニットの一例としてブレーキ装置２０３を制御するブレーキ制御ユニット２０２が代表的に示されている。
【００９６】
コントローラＡ（２０１）には、第１〜第３の実施形態で説明した認証回路１１が内蔵されている。コントローラＡ（２０１）の出荷前に測定された、種々のチャレンジ信号とそれに対するコントローラＡ（２０１）からの応答信号との組み合わせがデータベースシステム２０５に格納されている。図１７のデータベースシステム２０５は、図１のコンピュータシステム２０に対応する。
【００９７】
実使用時において、自動車に実装された図１７のブレーキ制御ユニット２０２などの種々の電子制御ニットは、ネットワークを介して自動車の外部に設けられたデータベースシステム２０５に、自動運転用のコントローラＡ（２０１）が正規品であるか否かを問い合わせる。データベースシステム２０１は、コントローラＡ（２０１）が正規品であるか否かの認証を行う。各電子制御ニットは、コントローラＡ（２０１）が正規品であると認証された場合のみ、コントローラＡ（２０１）からの命令に従うように構成され、そうでない場合にはコントローラＡ（２０１）からの命令を拒絶する。以下、実使用時における上記の認証の手順について図１７を参照して詳しく説明する。
【００９８】
まず、コントローラＡ（２０１）は、自動車のブレーキ装置２０３を駆動しようとした場合、ブレーキ制御ユニット２０２にブレーキ装置２０３の駆動命令を送出する（ステップＳ１Ａ）。ブレーキ制御ユニット２０２は、コントローラＡ（２０１）から駆動命令を受けると、コントローラＡが正規品であるか否かを自動車の外部に設けられたデータベースシステム２０５に問い合わせる（ステップＳ２）。
【００９９】
次に、上記の問合せを受けたデータベースシステム２０５は、ネットワークを介してチャレンジ信号をコントローラＡ（２０１）に送出する（ステップＳ３Ａ）。コントローラＡ（２０１）の認証回路（図１、図２、図１６の参照符号１１）は、チャレンジ信号に対応する応答信号を出力する（ステップＳ４Ａ）。データベースシステム２０５は、送出したチャレンジ信号に対応するものとして自身のデータベースに格納されている応答信号と、コントローラＡ（２０１）から受信した応答信号とが一致するか否かを判定する。
【０１００】
データベースシステム２０５は、両応答信号が一致する場合に（すなわち、コントローラＡ（２０１）からの応答信号が正しい場合に）、コントローラＡ（２０１）が正規品であるという認証結果をブレーキ制御ユニット２０２に出力する（ステップＳ５）。この、正規品という認証結果を受けたブレーキ制御ユニット２０２は、コントローラＡ（２０１）からの駆動命令を実行する（すなわち、ブレーキ装置２０３を駆動する）（ステップＳ６Ａ）。
【０１０１】
一方、自動運転システム２００の外部に設けられている偽のコントローラＢ（２１０）が、コントローラＡ（２０１）を偽ってブレーキ制御ユニット２０２にブレーキ装置２０３の駆動命令を送出したとする（ステップＳ１Ｂ）。この場合、ブレーキ制御ユニット２０２から問い合わせ（ステップＳ２）を受けたデータベースシステム２０５は、コントローラＢ（２１０）にチャレンジ信号を送出する（ステップＳ３Ｂ）。しかしながら、コントローラＢ（２１０）から受けた応答信号（ステップＳ４Ｂ）は、データベースに格納されているコントローラＡ（２０１）のための対応する応答信号と一致しない。したがって、データベースシステム２０５は、コントローラＢ（２１０）が正規品でないという認証結果をブレーキ制御ユニット２０２に送出する（Ｓ５）。この結果、ブレーキ制御ユニット２０２は、コントローラＢ（２１０）からのブレーキ装置２０３の駆動命令を実行しない（ステップＳ６Ｂ）。
【０１０２】
このように、ＰＵＦ回路に基づく認証回路を組み込んだ上記の自動運転システム２００は、コントローラＡ（２０１）を偽っている別のコントローラＢ（２１０）からの駆動命令を識別可能である。したがって、自動運転システム２００は、自動車の外にある偽のコントローラＢ（２１０）から無線通信等を介して発行された不正な操作命令（たとえば、ブレーキをかけさせない等）を防ぐことができる。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０４】
１  認証システム、１０  半導体装置、１１  認証回路、２０  コンピュータシステム、３０  ＰＵＦ回路、３１  応答信号生成回路、３１Ａ  セレクタ回路、４０〜４４  フィン配線、５０〜５４  ゲート配線、６０〜６７  ローカル配線、７０〜７８  金属配線（第１の金属配線層）、８０  金属配線（第２の金属配線層）、９１  素子分離膜、９２，９３  絶縁膜、２００  自動運転システム、２０２  ブレーキ制御ユニット、２０３  ブレーキ装置、２０５  データベースシステム、ＣＥＬＬ  セル回路、ＣＨＡＬ  チャレンジ信号、Ｂ  バックゲート、Ｄ  ドレイン領域、Ｇ  ゲート電極、ＩＮＶ１  インバータ、ＭＮ１，ＭＮ２，ＭＮ３  Ｎ型ＭＩＳトランジスタ、ＭＰ１，ＭＰ２，ＭＰ３  Ｐ型ＭＩＳトランジスタ、Ｎ１，Ｎ２  接続ノード、ＮＷ  Ｎ型ウェル、ＯＵＴ  出力信号、ＰＷ  Ｐ型ウェル、ＲＥＳ  応答信号、Ｓ  ソース領域、ＳＵＢ  半導体基板、ＶＤＤ  電源ノード、ＶＳＳ  接地ノード、Ｖｄ  電源電圧、Ｖｔｈ  閾値電圧。
【図１】
2017063096.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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