(57)【要約】【課題】ＩＧＢＴを有する半導体装置の信頼性を向上させる。【解決手段】アクティブセル領域ＬＣａにおいては、トレンチゲート電極ＴＧ１，ＴＧ２が埋め込まれた溝Ｔ１，Ｔ２に挟まれた部分の半導体基板ＳＳに、ｎ＋型エミッタ領域ＮＥと、その下のｐ型ボディ領域ＰＢと、その下のｎ型ホールバリア領域ＨＢ１とが形成されている。ホールコレクタセル領域ＬＣｃにおいては、トレンチゲート電極ＴＧ３，ＴＧ４が埋め込まれた溝Ｔ３，Ｔ４に挟まれた部分の半導体基板ＳＳに、ｐ型ボディ領域ＰＢと、その下のｎ型ホールバリア領域ＨＢ２とが形成されているが、ｎ＋型エミッタ領域ＮＥに相当するｎ型半導体領域は形成されていない。ｎ型ホールバリア領域ＨＢ１，ＨＢ２の下には、それよりも低不純物濃度のｎ−型ドリフト領域ＮＤが存在している。ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高い。【選択図】図５
2017022311.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴを備える半導体装置であって、
第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板内において、前記第２主面側に形成された、第１導電型の第１半導体領域と、
前記半導体基板の前記第２主面上に形成され、前記第１半導体領域と電気的に接続されたコレクタ電極と、
前記半導体基板内において、前記第１半導体領域上に形成された、前記第１導電型とは反対の第２導電型の第２半導体領域と、
前記半導体基板の前記第１主面側に、互いに対向するように形成された、第１溝および第２溝と、
前記半導体基板の前記第１主面側に、互いに対向するように形成された、第３溝および第４溝と、
前記第１溝内に、第１ゲート絶縁膜を介して形成された第１トレンチゲート電極と、
前記第２溝内に、第２ゲート絶縁膜を介して形成された第２トレンチゲート電極と、
前記第３溝内に、第１絶縁膜を介して形成された第１トレンチ電極と、
前記第４溝内に、第２絶縁膜を介して形成された第２トレンチ電極と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第３半導体領域と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第３半導体領域の上部に形成された、前記第２導電型の第４半導体領域と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第３半導体領域の下に形成された、前記第２導電型の第５半導体領域と、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第６半導体領域と、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第６半導体領域の下に形成された、前記第２導電型の第７半導体領域と、
前記半導体基板の前記第１主面の上方に形成され、前記第３半導体領域、前記第４半導体領域および前記第６半導体領域に電気的に接続されたエミッタ電極と、
を有し、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第６半導体領域上には、前記エミッタ電極に電気的に接続された前記第２導電型の半導体領域は形成されておらず、
前記第１トレンチ電極および前記第２トレンチ電極は、前記エミッタ電極に電気的に接続され、
前記第５半導体領域および第７半導体領域の下には、前記第２半導体領域が存在し、
前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
前記第７半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、
前記第７半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第７半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度の２倍以上である、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第７半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度の２５倍以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板において、前記第１半導体領域と前記第２半導体領域の間に介在する、前記第２導電型の第８半導体領域を更に有し、
前記第８半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面上に、前記第１および第２トレンチゲート電極と前記第１および第２トレンチ電極とを覆うように形成された層間絶縁膜と、
平面視において前記第１溝と前記第２溝との間に位置し、前記層間絶縁膜を貫通して、前記半導体基板の一部を掘り込む第１開口部と、
平面視において前記第３溝と前記第４溝との間に位置し、前記層間絶縁膜を貫通して、前記半導体基板の一部を掘り込む第２開口部と、
前記エミッタ電極に電気的に接続され、かつ、前記第１開口部に埋め込まれた第１接続電極と、
前記エミッタ電極に電気的に接続され、かつ、前記第２開口部に埋め込まれた第２接続電極と、
を更に有し、
前記第１接続電極は、前記第３半導体領域および前記第４半導体領域に電気的に接続され、
前記第２接続電極は、前記第６半導体領域に電気的に接続されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１接続電極および前記第２接続電極は、前記エミッタ電極と一体的に形成されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第３半導体領域の底面は、前記第６半導体領域の底面よりも、深い、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第５半導体領域および前記第７半導体領域は、それぞれ、ホールバリア用の半導体領域である、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域とは、単位ＩＧＢＴの構成要素である、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第７半導体領域と前記第６半導体領域とは、キャリア排出用セルの構成要素である、半導体装置。
【請求項１１】
請求項５記載の半導体装置において、
前記第３半導体領域内に形成され、前記第１接続電極の底面に隣接する、前記第１導電型の第９半導体領域を更に有し、
前記第９半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高く、
前記第９半導体領域は、前記第５半導体領域に接している、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第９半導体領域は、前記第１接続電極の底面に隣接する前記第１導電型の第１０半導体領域と、前記第１０半導体領域と前記第５半導体領域との間に介在する前記第１導電型の第１１半導体領域と、を有し、
前記第１１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高く、かつ、前記第１０半導体領域の不純物濃度よりも低い、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第３溝および前記第４溝のそれぞれの深さは、前記第１溝と前記第２溝のそれぞれの深さよりも深い、半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記第３溝と前記第４溝との間の間隔は、前記第１溝と前記第２溝との間の間隔よりも小さい、半導体装置。
【請求項１５】
ＩＧＢＴを備える半導体装置であって、
第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板内において、前記第２主面側に形成された、第１導電型のコレクタ領域と、
前記半導体基板の前記第２主面上に形成され、前記コレクタ領域と電気的に接続されたコレクタ電極と、
前記半導体基板内において、前記コレクタ領域上に形成された、前記第１導電型とは反対の第２導電型のドリフト領域と、
前記半導体基板の前記第１主面側に、互いに対向するように形成された、第１溝および第２溝と、
前記半導体基板の前記第１主面側に、互いに対向するように形成された、第３溝および第４溝と、
前記第１溝内に、第１ゲート絶縁膜を介して形成された第１トレンチゲート電極と、
前記第２溝内に、第２ゲート絶縁膜を介して形成された第２トレンチゲート電極と、
前記第３溝内に、第１絶縁膜を介して形成された第１トレンチ電極と、
前記第４溝内に、第２絶縁膜を介して形成された第２トレンチ電極と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第１ボディ領域と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１ボディ領域の上部に形成された、前記第２導電型の第１エミッタ領域と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１ボディ領域の下に形成された、前記第２導電型の第１ホールバリア領域と、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第２ボディ領域と、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第２ボディ領域の下に形成された、前記第２導電型の第２ホールバリア領域と、
前記半導体基板の前記第１主面の上方に形成され、前記第１ボディ領域、前記第１エミッタ領域および前記第２ボディ領域に電気的に接続されたエミッタ電極と、
を有し、
前記第３溝と前記第４溝とに挟まれた部分の前記半導体基板において、前記第２ボディ領域上には、前記エミッタ電極に電気的に接続された前記第２導電型のエミッタ領域は形成されておらず、
前記第１トレンチ電極および前記第２トレンチ電極は、前記エミッタ電極に電気的に接続され、
前記第１ホールバリア領域および第２ホールバリア領域の下には、前記ドリフト領域が存在し、
前記第１ホールバリア領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高く、
前記第２ホールバリア領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高く、
前記第２ホールバリア領域の不純物濃度は、前記第１ホールバリア領域の不純物濃度よりも高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＩＧＢＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置として、ＩＧＢＴを有する半導体装置がある。
【０００３】
特開２０１３−１４０８８５号公報（特許文献１）には、ＩＧＢＴを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＧＢＴを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置を構成する半導体基板において、単位ＩＧＢＴが形成されるセル領域におけるホールバリア用の半導体領域の不純物濃度よりも、キャリア排出用のセル領域におけるホールバリア用の半導体領域の不純物濃度を高くする。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の上面側の全体平面図である。
【図２】一実施の形態の半導体装置の平面透視図である。
【図３】一実施の形態の半導体装置の裏面側の全体平面図である。
【図４】一実施の形態の半導体装置の要部平面図である。
【図５】一実施の形態の半導体装置の要部断面図である。
【図６】一実施の形態の半導体装置の要部断面図である。
【図７】一実施の形態の半導体装置の要部断面図である。
【図８】ＩＧＢＴの等価回路図である。
【図９】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】検討例の半導体装置の要部断面図である。
【図２８】検討例の半導体装置の説明図である。
【図２９】不純物濃度プロファイルを示すグラフである。
【図３０】不純物濃度プロファイルを示すグラフである。
【図３１】一実施の形態の半導体装置の部分拡大断面図である。
【図３２】ｎ型ホールバリア領域の不純物濃度とオン電圧との相関を示すグラフである。
【図３３】一実施の形態の半導体装置を用いた電子システムの一例を示す説明図である。
【図３４】他の実施の形態の半導体装置の要部断面図である。
【図３５】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】他の実施の形態の半導体装置の要部断面図である。
【図４１】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
【００１４】
図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、半導体装置ＣＰの上面側の全体平面図が示されている。図２は、本実施の形態の半導体装置ＣＰの平面透視図であり、図１において、表面保護膜である絶縁膜ＰＡを透視した平面図が示されている。図３は、本実施の形態の半導体装置ＣＰの全体平面図であり、半導体装置ＣＰの裏面（下面）側の全体平面図が示されている。
【００１５】
図１〜図３に示されるように、本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１および図２には、半導体装置ＣＰの上面側が示され、図３には、半導体装置ＣＰの裏面側が示されている。但し、図２では、絶縁膜ＰＡを透視している。
【００１６】
図２に示されるように、半導体装置ＣＰの主面の外周部には、半導体装置ＣＰの外周に沿って周回する環状のガードリングＧＲが形成されており、そのガードリングＧＲの内側には、ガードリングＧＲに沿って周回する環状のフィールドプレートＦＰが形成されている。図２の場合は、フィールドプレートＦＰは、３本形成されているが、これに限定されず、一本または複数本のフィールドプレートＦＰを形成することができる。フィールドプレートＦＰは、半導体装置ＣＰを構成する半導体基板ＳＳに形成された環状のフローティングフィールドリングに接続されている。フローティングフィールドリングは、環状のｐ型フローティング拡散層からなり、フィールドプレートＦＰの直下に設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、形成することが好ましいが、不要であれば、その一方または両方を省略することもできる。なお、半導体装置ＣＰを構成する半導体基板ＳＳは、図１〜図３では図示されていないが、後述の図５〜図７に示されている。
【００１７】
図２に示されるように、半導体装置ＣＰの主面において、フィールドプレートＦＰの内側に、エミッタ電極（エミッタ用電極）ＥＥとゲート電極（ゲート用電極）ＧＥとゲート配線（ゲート用配線）ＧＬとが形成されている。ガードリングＧＲとフィールドプレートＦＰとエミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとは、互いに同層に形成されており、半導体基板ＳＳ上に形成された層間絶縁膜（後述の層間絶縁膜ＩＬに対応）上に形成されている。ガードリングＧＲとフィールドプレートＦＰとエミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとは、例えば、アルミニウム（Ａｌ）を主成分とする金属膜からなる。すなわち、共通の金属膜をパターニングすることにより、ガードリングＧＲとフィールドプレートＦＰとエミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとを、形成することができる。
【００１８】
平面視において環状のフィールドプレートＦＰの内側であって、半導体装置ＣＰを構成する半導体基板ＳＳの活性部（活性領域）の主要部には、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）が形成されたセル形成領域ＣＲが設けられている。そのセル形成領域ＣＲ上に、セル形成領域ＣＲ全体を覆うように、エミッタ電極ＥＥが配置されている。エミッタ電極ＥＥは、セル形成領域ＣＲに形成されたＩＧＢＴのエミッタに電気的に接続されている。
【００１９】
なお、「平面視」または「平面的に見て」などと言うときは、半導体基板ＳＳの主面に平行な平面で見た場合をいう。
【００２０】
エミッタ電極ＥＥとゲート電極ＧＥとは、互いに分離されており、また、エミッタ電極ＥＥとゲート配線ＧＬとは、互いに分離されている。一方、ゲート電極ＧＥとゲート配線ＧＬとは、一体的に形成されており、従って、ゲート電極ＧＥとゲート配線ＧＬとは、互いに電気に接続されている。ゲート電極ＧＥの幅は、ゲート配線ＧＬの幅よりも大きい。
【００２１】
平面視で環状のフィールドプレートＦＰの内側において、ゲート配線ＧＬは、エミッタ電極ＥＥと離間し、エミッタ電極ＥＥとフィールドプレートＦＰとの間に配置されている。図２の場合は、平面視において、エミッタ電極ＥＥとフィールドプレートＦＰとの間に、エミッタ電極ＥＥの周囲を囲むように、ゲート配線ＧＬが配置されている。ゲート配線ＧＬは、セル形成領域ＣＲに形成されたＩＧＢＴのゲート（後述のトレンチゲート電極ＴＧ１，ＴＧ２に対応）に電気的に接続されており、従って、ゲート電極ＧＥは、ゲート配線ＧＬを介して、セル形成領域ＣＲに形成されたＩＧＢＴのゲートに電気的に接続されている。
【００２２】
半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜（ファイナルパッシベーション膜）ＰＡが形成されている。図１および図２からも分かるように、ガードリングＧＲおよびフィールドプレートＦＰは、全体が絶縁膜ＰＡで覆われているため、露出していない。一方、エミッタ電極ＥＥは、一部（中央部）が絶縁膜ＰＡのエミッタ用開口部ＯＰＥから露出され、エミッタ電極ＥＥの露出部により、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成されている。また、ゲート電極ＧＥは、一部（中央部）が絶縁膜ＰＡのゲート用開口部ＯＰＧから露出され、ゲート電極ＧＥの露出部により、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成されている。また、図３からも分かるように、半導体装置ＣＰの裏面側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
【００２３】
このため、半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのエミッタ用パッドＰＤＥと、制御用端子としてのゲート用パッドＰＤＧとを有し、また、図３に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。エミッタ用パッドＰＤＥとゲート用パッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。半導体装置ＣＰをパッケージ化する際には、半導体装置のゲート用パッドＰＤＧおよびエミッタ用パッドＰＤＥには、ボンディングワイヤまたは金属板などの導電性の接続部材を接続することができる。
【００２４】
半導体装置ＣＰを構成する半導体基板ＳＳには、半導体装置ＣＰの上面側に形成された第１端子（エミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側に形成された第２端子（裏面電極ＢＥ）との間の導通を制御する半導体素子として、ＩＧＢＴが形成されている。このため、半導体装置ＣＰは、半導体基板ＳＳに形成されたＩＧＢＴを制御することにより、上面側の第１端子と裏面側の第２端子との間の導通が制御されて、上面側の第１端子と裏面側の第２端子との間に電流が流れるようになっている。このため、半導体装置ＣＰは、例えば、大電流が流れるスイッチング素子として用いることができる。ゲート用パッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。
【００２５】
＜半導体装置の内部構造について＞
次に、上記半導体装置ＣＰの内部構造について、図面を参照して説明する。
【００２６】
図４は、本実施の形態の半導体装置ＣＰの要部平面図であり、図５〜図７は、本実施の形態の半導体装置ＣＰの要部断面図である。図４には、上記図２に示される領域ＲＧ１を拡大した部分拡大平面図が示されている。また、図５〜図７のうち、図５は、図４のＡ−Ａ線の位置での断面図に対応し、図６は、図４のＢ−Ｂ線の位置での断面図に対応し、図７は、図４のＣ−Ｃ線の位置での断面図に対応している。
【００２７】
図４に示されるように、セル形成領域ＣＲには、単位セル領域（線状単位セル領域）ＬＣが、Ｘ方向に周期的に配列されている。すなわち、単位セル領域ＬＣが、Ｘ方向に複数繰り返されて、セル形成領域ＣＲが構成されている。つまり、単位セル領域ＬＣは、繰り返し単位の単位セルである。
【００２８】
各単位セル領域ＬＣは、単位セル領域（第１線状単位セル領域）ＬＣ１と単位セル領域（第２線状単位セル領域）ＬＣ２とから構成されている。図４の場合は、単位セル領域ＬＣ１の幅Ｗ１と単位セル領域ＬＣ２の幅Ｗ２とは、ほぼ同じである。ここで、幅Ｗ１，Ｗ２は、いずれもＸ方向の幅（寸法）である。単位セル領域ＬＣ１の幅Ｗ１と単位セル領域ＬＣ２の幅Ｗ２との合計が、単位セル領域ＬＣの幅（Ｘ方向の寸法）に対応している。
【００２９】
各単位セル領域ＬＣ１は、中央のアクティブセル領域（線状アクティブセル領域、トランジスタセル領域）ＬＣａとこれを囲む一対の半幅のインアクティブセル領域（線状インアクティブセル領域）ＬＣｉとから構成されている。アクティブセル領域ＬＣａとインアクティブセル領域ＬＣｉとの間（境界）には、上記ゲート配線ＧＬと電気的に接続されたトレンチゲート電極（第１線状トレンチゲート電極）ＴＧ１またはトレンチゲート電極（第２線状トレンチゲート電極）ＴＧ２が配置されている。すなわち、各アクティブセル領域ＬＣａにおいて、Ｘ方向の一方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ１が配置され、Ｘ方向の他方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ２が配置されている。各アクティブセル領域ＬＣａにおいて、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とは、Ｘ方向に対向している。
【００３０】
一方、各単位セル領域ＬＣ２は、中央のホールコレクタセル領域（線状ホールコレクタセル領域、ホール排出用セル領域）ＬＣｃとこれを囲む一対の半幅のインアクティブセル領域ＬＣｉとから構成されている。ホールコレクタセル領域ＬＣｃとインアクティブセル領域ＬＣｉとの間（境界）には、上記エミッタ電極ＥＥと電気的に接続されたトレンチゲート電極（第３線状トレンチゲート電極）ＴＧ３またはトレンチゲート電極（第４線状トレンチゲート電極）ＴＧ４が配置されている。すなわち、各ホールコレクタセル領域ＬＣｃにおいて、Ｘ方向の一方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ３が配置され、Ｘ方向の他方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ４が配置されている。各ホールコレクタセル領域ＬＣｃにおいて、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とは、Ｘ方向に対向している。
【００３１】
従って、Ｘ方向に隣り合う単位セル領域ＬＣ１と単位セル領域ＬＣ２とは、インアクティブセル領域ＬＣｉを共有し、そのインアクティブセル領域ＬＣｉの半分（単位セル領域ＬＣ１側の半分）が、単位セル領域ＬＣ１に属し、残りの半分（単位セル領域ＬＣ２側の半分）が、単位セル領域ＬＣ２に属すことになる。すなわち、Ｘ方向に隣り合う単位セル領域ＬＣ１と単位セル領域ＬＣ２とにおいて、その単位セル領域ＬＣ１のアクティブセル領域ＬＣａと、その単位セル領域ＬＣ２のホールコレクタセル領域ＬＣｃとの間に、全幅のインアクティブセル領域ＬＣｉが介在しており、その全幅のインアクティブセル領域ＬＣｉの半幅分が、単位セル領域ＬＣ１に属し、残りの半幅分が、単位セル領域ＬＣ２に属する。但し、インアクティブセル領域ＬＣｉを、単位セル領域ＬＣ１に属する半幅分と、単位セル領域ＬＣ２に属するもう半幅分とに分けるとしても、それらの間に境界等が存在するわけではなく、仮想的に分けたに過ぎない。
【００３２】
なお、図４の場合は、アクティブセル領域ＬＣａの幅Ｗａと、ホールコレクタセル領域ＬＣｃの幅Ｗｃとは、ほぼ同じである。また、図４の場合は、アクティブセル領域ＬＣａの幅Ｗａおよびホールコレクタセル領域ＬＣｃの幅Ｗｃは、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭く（小さく）なっている。ここで、幅Ｗａ，Ｗｃ、Ｗｉは、いずれもＸ方向の幅（寸法）である。
【００３３】
また、図４の場合は、アクティブセル領域ＬＣａまたはホールコレクタセル領域ＬＣｃと、インアクティブセル領域ＬＣｉとをＸ方向に交互に配列（配置）して、単位セル領域ＬＣを構成している。
【００３４】
アクティブセル領域ＬＣａおよびホールコレクタセル領域ＬＣｃには、それぞれのＸ方向の中央部において、Ｙ方向に延在するコンタクト溝（開口部）ＣＴが設けられており、そのコンタクト溝ＣＴの底部は、半導体基板ＳＳに形成されたｐ＋型ボディコンタクト領域ＰＢＣに達している。
【００３５】
なお、Ｙ方向は、Ｘ方向に交差する方向であり、好ましくは、Ｙ方向は、Ｘ方向に直交する方向である。Ｘ方向は、単位セル領域ＬＣの繰り返し方向であり、Ｙ方向は、単位セル領域ＬＣ、単位セル領域ＬＣ１、単位セル領域ＬＣ２、アクティブセル領域ＬＣａ、ホールコレクタセル領域ＬＣｃ、インアクティブセル領域ＬＣｉ、コンタクト溝ＣＴおよび溝Ｔ１，Ｔ２，Ｔ３，Ｔ４のそれぞれの長手方向（長辺方向、延在方向）である。このため、単位セル領域ＬＣ、単位セル領域ＬＣ１、単位セル領域ＬＣ２、アクティブセル領域ＬＣａ、ホールコレクタセル領域ＬＣｃ、インアクティブセル領域ＬＣｉ、コンタクト溝ＣＴおよび溝Ｔ１，Ｔ２，Ｔ３，Ｔ４は、いずれもＹ方向に延在している。半導体装置ＣＰの平面形状は、略矩形であり、半導体装置ＣＰは、Ｘ方向に略平行な辺と、Ｙ方向に略平行な辺とを有している。
【００３６】
アクティブセル領域ＬＣａにおいては、Ｙ方向に周期的に、ｎ＋型エミッタ領域ＮＥが形成された領域（平面領域）、すなわち、アクティブセクションＬＣａａと、ｎ＋型エミッタ領域ＮＥが形成されていない領域（平面領域）、すなわち、インアクティブセクションＬＣａｉとが、交互に設けられている。
【００３７】
ホールコレクタセル領域ＬＣｃにおいては、Ｙ方向に周期的に、トレンチゲート電極（トレンチ電極）ＴＧ３とトレンチゲート電極（トレンチ電極）ＴＧ４とを相互に接続する連結トレンチゲート電極（エミッタ接続部）ＴＧｃが設けられている。
【００３８】
各ホールコレクタセル領域ＬＣｃにおいて、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とは、それぞれＹ方向に延在し、かつ、Ｘ方向に離間しており、連結トレンチゲート電極ＴＧｃは、トレンチゲート電極ＴＧ３およびトレンチゲート電極ＴＧ４と一体的に形成され、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とを繋ぐように、Ｘ方向に延在している。このため、各ホールコレクタセル領域ＬＣｃにおいて、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とは、連結トレンチゲート電極ＴＧｃを介して一体的に形成され、連結トレンチゲート電極ＴＧｃを介して互いに電気的に接続されている。
【００３９】
各ホールコレクタセル領域ＬＣｃにおいて、Ｙ方向に延在するトレンチゲート電極ＴＧ３とＹ方向に延在するトレンチゲート電極ＴＧ４との間に、Ｙ方向に延在するコンタクト溝ＣＴが配置されている。このため、各ホールコレクタセル領域ＬＣｃにおいて、コンタクト溝ＣＴは連結トレンチゲート電極ＴＧｃと交差し、その交差部において、連結トレンチゲート電極ＴＧｃはエミッタ電極ＥＥと電気的に接続されている。これにより、各ホールコレクタセル領域ＬＣｃにおいて、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とは、連結トレンチゲート電極ＴＧｃを介して互いに電気的に接続されるとともに、連結トレンチゲート電極ＴＧｃを介して、エミッタ電極ＥＥと電気的に接続されている。
【００４０】
トレンチゲート電極ＴＧ１，ＴＧ２は、電界効果トランジスタ（後述の電界効果トランジスタＦＥに対応）のゲート電極として機能するが、トレンチゲート電極ＴＧ３，ＴＧ４は、電界効果トランジスタのゲート電極としては機能せず、いわゆるダミーのトレンチゲート電極である。トレンチゲート電極ＴＧ３，ＴＧ４は、溝Ｔ３，Ｔ４に埋め込まれているため、トレンチ電極とみなすことができる。
【００４１】
インアクティブセル領域ＬＣｉにはｐ型フローティング領域（ｐ型半導体領域）ＰＦが設けられている。図４は、平面図であるが、理解をしやすくするために、ｐ型フローティング領域ＰＦと、後述のｐ型フローティング領域ＰＦｐとに、ハッチングを付してある。
【００４２】
図５〜図７の場合は、ｐ型フローティング領域ＰＦの底面の深さは、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４（溝Ｔ１，Ｔ２，Ｔ３，Ｔ４）の底面よりも深く、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４（溝Ｔ１，Ｔ２，Ｔ３，Ｔ４）の底面をｐ型フローティング領域ＰＦが覆うような構造となっている。このような構造は必須ではないが、このようにすることによって、インアクティブセル領域ＬＣｉのＸ方向の幅Ｗｉをアクティブセル領域ＬＣａのＸ方向の幅Ｗａよりも大きくしても耐圧を維持することが容易になる利点を得られる。また、図５〜図７の場合は、アクティブセル領域ＬＣａのＸ方向の幅Ｗａをインアクティブセル領域ＬＣｉのＸ方向の幅Ｗｉよりも小さくしているが、このことは必須ではないが、そのようにすることによって、ＩＥ効果をより高めることができる。
【００４３】
セル形成領域ＣＲの周辺外部には、セル形成領域ＣＲを取り囲むように、例えばｐ型フローティング領域（ｐ型半導体領域）ＰＦｐが設けられている部分があり、このｐ型フローティング領域ＰＦｐは、ｐ型フローティング領域ＰＦｐと平面視で重なる位置に配置されたコンタクト溝ＣＴ（ｐ＋型ボディコンタクト領域ＰＢＣｐ）によって、エミッタ電極ＥＥと電気的に接続されている。
【００４４】
また、セル形成領域ＣＲの周辺外部には、例えばゲート配線ＧＬが配置されている。このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２が延在している。このため、トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２は、主としてセル形成領域ＣＲ内をＹ方向に延在しているが、更に、セル形成領域ＣＲの周辺外部にまで延在している。そして、セル形成領域ＣＲの周辺外部（ゲート引き出し部ＴＧｗ）において、トレンチゲート電極ＴＧ１のＹ方向の端部とトレンチゲート電極ＴＧ２のＹ方向の端部とが、Ｘ方向に延在する端部連結トレンチゲート電極（ゲート接続部）ＴＧｚを介して、連結されている。端部連結トレンチゲート電極ＴＧｚは、トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２と一体的に形成され、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とを繋ぐように、Ｘ方向に延在している。このため、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とは、端部連結トレンチゲート電極ＴＧｚを介して互いに電気的に接続されている。
【００４５】
端部連結トレンチゲート電極ＴＧｚは、平面視でゲート配線ＧＬと重なっている。そして、端部連結トレンチゲート電極ＴＧｚは、端部連結トレンチゲート電極ＴＧｚと平面視で重なる位置に設けられた接続部（ゲート配線−トレンチゲート電極接続部）ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。この接続部ＧＴＧは、層間絶縁膜ＩＬに形成されたコンタクトホールおよびそのコンタクトホールに埋め込まれた部分のゲート配線ＧＬからなる。すなわち、層間絶縁膜ＩＬに形成されたコンタクトホールに埋め込まれた部分のゲート配線ＧＬが、端部連結トレンチゲート電極ＴＧｚに接続することで、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とは、ゲート配線ＧＬに電気的に接続されている。
【００４６】
また、インアクティブセル領域ＬＣｉとセル形成領域ＣＲの周辺外部との間は、端部トレンチゲート電極ＴＧｐによって区画されている。この端部トレンチゲート電極ＴＧｐは、トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２と一体的に形成されている。
【００４７】
従って、セル形成領域ＣＲに形成された複数の単位セル領域ＬＣのトレンチゲート電極ＴＧ１，ＴＧ２は、互いに電気的に接続され、かつ、共通のゲート配線ＧＬに電気的に接続され、更にそのゲート配線ＧＬを介して上記ゲート電極ＧＥに電気的に接続されている。また、セル形成領域ＣＲに形成された複数の単位セル領域ＬＣのトレンチゲート電極ＴＧ３，ＴＧ４は、互いに電気的に接続され、かつ、共通のエミッタ電極ＥＥに電気的に接続されている。
【００４８】
次に、半導体装置ＣＰの断面構造について、図５〜図７を参照して説明する。
【００４９】
図５〜図７にも示されるように、半導体装置ＣＰを構成する半導体基板ＳＳは、例えばリン（Ｐ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＳは、一方の主面である表面Ｓａと、表面Ｓａとは反対側の主面である裏面Ｓｂとを有している。
【００５０】
半導体基板ＳＳの底部には、すなわち半導体基板ＳＳの裏面Ｓｂ側には、所定の厚さのｐ＋型コレクタ層（ｐ＋型コレクタ領域、ｐ＋型半導体領域）ＰＣが形成されている。ｐ＋型コレクタ層ＰＣは、ｐ型不純物が導入されたｐ型の半導体領域（半導体層）であり、半導体基板ＳＳの裏面Ｓｂ全体にわたって形成することができる。そして、半導体基板ＳＳの裏面Ｓｂ全面上に、ｐ＋型コレクタ層ＰＣに接するように、裏面電極（コレクタ電極）ＢＥが形成されている。裏面電極ＢＥは、コレクタ電極である。
【００５１】
また、半導体基板ＳＳにおいて、ｐ＋型コレクタ層ＰＣの、裏面電極ＢＥに隣接する側とは反対側には、ｐ＋型コレクタ層ＰＣに接するように、ｎ型フィールドストップ層（ｎ型半導体領域）ＮＳが形成されている。ｎ型フィールドストップ層ＮＳは、ｎ型不純物が導入されたｎ型の半導体領域（半導体層）であり、ｎ−型ドリフト領域ＮＤよりも高い不純物濃度を有している。このため、ｐ＋型コレクタ層ＰＣは、裏面電極ＢＥに隣接するとともに、裏面電極ＢＥに隣接する側とは反対側において、ｎ型フィールドストップ層ＮＳに隣接している。半導体基板ＳＳ内において、ｐ＋型コレクタ層ＰＣとｎ型フィールドストップ層ＮＳとの積層構造は、半導体基板ＳＳの裏面Ｓｂ全体にわたって形成することができる。
【００５２】
ｎ型フィールドストップ層ＮＳは、省略することも可能であるが、半導体基板ＳＳの表面側から延びる空乏層がｐ＋型コレクタ層ＰＣに到達しないようにするフィールドストップ層として機能することができるため、形成した方が、より好ましい。ｎ型フィールドストップ層ＮＳを省略した場合は、ｐ＋型コレクタ層ＰＣの上面（裏面電極ＢＥに隣接する側とは反対側の面）は、ｎ−型ドリフト領域ＮＤに接することになる。
【００５３】
裏面電極ＢＥは、例えば、半導体基板ＳＳの裏面Ｓｂから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜などにより、形成することができる。裏面電極ＢＥはｐ＋型コレクタ層ＰＣに接しており、裏面電極ＢＥとｐ＋型コレクタ層ＰＣとは電気的に接続されている。
【００５４】
図５〜図７に示されるように、半導体基板ＳＳの主要部は、ｎ型半導体領域としてのｎ−型ドリフト領域ＮＤが占めている。すなわち、ｎ−型ドリフト領域ＮＤは、半導体基板ＳＳにおいて、下層部および上層部以外の領域に形成されている。このｎ−型ドリフト領域ＮＤは、半導体基板ＳＳのうち、ｎ型の半導体基板として形成されたときのｎ型の状態がほぼ維持されている領域（すなわち、半導体装置の製造工程でｎ型またはｐ型の不純物がほぼ注入されなかった領域）に対応している。ｎ−型ドリフト領域ＮＤの不純物濃度は、ｎ型フィールドストップ層ＮＳ、ｎ＋型エミッタ領域ＮＥ、ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２のそれぞれの不純物濃度よりも、低い。ｎ型フィールドストップ層ＮＳの上面（ｐ＋型コレクタ層ＰＣに隣接する側とは反対側の面）は、ｎ−型ドリフト領域ＮＤの底面（下面）に隣接している。すなわち、ｎ型フィールドストップ層ＮＳは、ｎ−型ドリフト領域ＮＤとｐ＋型コレクタ層ＰＣとの間に介在している。
【００５５】
半導体基板ＳＳの表面Ｓａ側には、すなわち、半導体基板ＳＳの上層部には、セル形成領域ＣＲのほぼ全面にわたって、ｐ型ボディ領域（ｐ型半導体領域、ｐ型半導体層）ＰＢが形成されている。ｐ型ボディ領域ＰＢは、ｐ型不純物が導入されたｐ型の半導体領域（半導体層）である。ｐ型ボディ領域ＰＢの底面の深さ（深さ位置）は、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の底面の深さ（深さ位置）よりも浅い。
【００５６】
なお、「深さ」または「深さ位置」とは、半導体基板ＳＳの表面Ｓａが基準面であり、半導体基板ＳＳの表面Ｓａからの距離（半導体基板ＳＳの主面に垂直な方向の距離）に対応している。そして、半導体基板ＳＳの表面Ｓａに近い側を浅い側とし、半導体基板ＳＳの表面Ｓａから遠い側（換言すれば半導体基板ＳＳの裏面Ｓｂに近い側）を深い側とする。
【００５７】
半導体基板ＳＳには、その表面Ｓａから半導体基板ＳＳの深さ方向（厚さ方向）に延びる溝（トレンチ）Ｔ１，Ｔ２，Ｔ３，Ｔ４が形成されており、その溝Ｔ１，Ｔ２，Ｔ３，Ｔ４内に、それぞれゲート絶縁膜ＧＩを介してトレンチゲート電極（ゲート電極、トレンチ型ゲート電極）ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４が埋め込まれている。すなわち、溝Ｔ１内に、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ１が埋め込まれ、溝Ｔ２内に、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ２が埋め込まれ、溝Ｔ３内に、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ３が埋め込まれ、溝Ｔ４内に、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ４が埋め込まれている。溝Ｔ１，Ｔ２，Ｔ３，Ｔ４は、半導体基板ＳＳの表面Ｓａ側に形成されており、半導体基板ＳＳを貫通はしておらず、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の底面は、半導体基板ＳＳの厚みの途中に位置している。溝Ｔ１の底面の深さと、溝Ｔ２の底面の深さと、溝Ｔ３の底面の深さと、溝Ｔ４の底面の深さとは、互いにほぼ同じである。
【００５８】
半導体基板ＳＳに形成された溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＩが形成されている。このため、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４に埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４と半導体基板ＳＳとの間には、ゲート絶縁膜ＧＩが介在している。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、半導体基板ＳＳの溝Ｔ１，Ｔ２，Ｔ３，Ｔ４内に埋め込まれた導電膜からなり、例えばドープトポリシリコン膜（例えばリンなどが導入されたドープトポリシリコン膜）からなる。
【００５９】
各アクティブセル領域ＬＣａにおいて、Ｘ方向の一方の端部側に、溝Ｔ１とその溝Ｔ１に埋め込まれたトレンチゲート電極ＴＧ１とが配置され、Ｘ方向の他方の端部側に、溝Ｔ２とその溝Ｔ２に埋め込まれたトレンチゲート電極ＴＧ２とが配置されている。溝Ｔ１，Ｔ２およびそこに埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２は、上記図４に示されるように、Ｙ方向に延在している。トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２は、上述したように、互いに電気的に接続され、かつゲート配線ＧＬおよびゲート電極ＧＥと電気的に接続されている。
【００６０】
各ホールコレクタセル領域ＬＣｃにおいて、Ｘ方向の一方の端部側に、溝Ｔ３とその溝Ｔ３に埋め込まれたトレンチゲート電極ＴＧ３とが配置され、Ｘ方向の他方の端部側に、溝Ｔ４とその溝Ｔ４に埋め込まれたトレンチゲート電極ＴＧ４とが配置されている。溝Ｔ３，Ｔ４およびそこに埋め込まれたトレンチゲート電極ＴＧ３，ＴＧ４は、上記図４に示されるように、Ｙ方向に延在している。トレンチゲート電極ＴＧ３およびトレンチゲート電極ＴＧ４は、上述したように、互いに電気的に接続され、かつエミッタ電極ＥＥと電気的に接続されている。
【００６１】
アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおいて、半導体基板ＳＳの表面Ｓａ側には、ｎ＋型エミッタ領域（ｎ＋型半導体領域）ＮＥが形成されている。すなわち、ｎ＋型エミッタ領域ＮＥは、ｐ型ボディ領域ＰＢの上部（上層部）に形成されている。ｎ＋型エミッタ領域ＮＥは、ｎ型不純物が導入されたｎ型の半導体領域である。上述のように、アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおいては、ｎ＋型エミッタ領域ＮＥが形成されているが（図５参照）、アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおいては、ｎ＋型エミッタ領域ＮＥは形成されていない（図６参照）。
【００６２】
半導体基板ＳＳの表面Ｓａ上には、半導体基板ＳＳの表面Ｓａのほぼ全体にわたって、酸化シリコン膜などからなる層間絶縁膜ＩＬが形成されている。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、層間絶縁膜ＩＬで覆われている。層間絶縁膜ＩＬ上には、例えばアルミニウム（Ａｌ）を主要な成分とする金属膜からなるエミッタ電極ＥＥが形成されている。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同層に、上記ゲート配線ＧＬ、上記ゲート電極ＧＥ、上記フィールドプレートＦＰおよび上記ガードリングＧＲも形成されているが、それらは図５〜図７の断面には、図示されない。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥを覆うように、表面保護膜である絶縁膜ＰＡが形成されている。絶縁膜ＰＡは、例えばポリイミド系の有機絶縁膜（樹脂膜）などからなる。なお、上記図１および図２に示されるように、絶縁膜ＰＡの上記エミッタ用開口部ＯＰＥからエミッタ電極ＥＥの一部が露出され、また、絶縁膜ＰＡの上記ゲート用開口部ＯＰＧからゲート電極ＧＥの一部が露出されている。
【００６３】
コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通し、更に、半導体基板ＳＳの一部を掘り込んでいる。アクティブセル領域ＬＣａにおいて、コンタクト溝ＣＴは、Ｘ方向に隣り合う溝Ｔ１と溝Ｔ２との間に形成され、従って、Ｘ方向に隣り合うトレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２との間に形成されている。また、ホールコレクタセル領域ＬＣｃにおいて、コンタクト溝ＣＴは、Ｘ方向に隣り合う溝Ｔ３と溝Ｔ４との間に形成され、従って、Ｘ方向に隣り合うトレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４との間に形成されている。
【００６４】
アクティブセル領域ＬＣａの半導体基板ＳＳにおいて、コンタクト溝ＣＴの底面に隣接する位置に、すなわち、コンタクト溝ＣＴの底面の下に、ｐ＋型ボディコンタクト領域（ｐ＋型半導体領域）ＰＢＣが形成され、そのｐ＋型ボディコンタクト領域ＰＢＣの下に、ｐ＋型ボディコンタクト領域ＰＢＣに接するように、ｐ＋型ラッチアップ防止領域（ｐ＋型半導体領域）ＰＬＰが形成されている。アクティブセル領域ＬＣａに形成されたｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとは、互いに電気的に接続されている。
【００６５】
また、ホールコレクタセル領域ＬＣｃの半導体基板ＳＳにおいても、コンタクト溝ＣＴの底面に隣接する位置に、すなわち、コンタクト溝ＣＴの底面の下に、ｐ＋型ボディコンタクト領域ＰＢＣが形成され、そのｐ＋型ボディコンタクト領域ＰＢＣの下に、ｐ＋型ボディコンタクト領域ＰＢＣに接するように、ｐ＋型ラッチアップ防止領域（ｐ＋型半導体領域）ＰＬＰが形成されている。ホールコレクタセル領域ＬＣｃに形成されたｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとは、互いに電気的に接続されている。
【００６６】
ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰは、それぞれ、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度は、ｐ型ボディ領域ＰＢの不純物濃度よりも高く、また、ｐ＋型ボディコンタクト領域ＰＢＣの不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度よりも高い。
【００６７】
アクティブセル領域ＬＣａにおけるアクティブセクションＬＣａａでは、ｎ＋型エミッタ領域ＮＥが形成されていることを反映して、コンタクト溝ＣＴの底面でｐ＋型ボディコンタクト領域ＰＢＣが露出され、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥが露出されている。このため、アクティブセル領域ＬＣａにおけるアクティブセクションＬＣａａでは、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥ１は、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥに接してそれらと電気的に接続され、コンタクト溝ＣＴの底面で、ｐ＋型ボディコンタクト領域ＰＢＣに接して電気的に接続されている。
【００６８】
なお、アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴに埋め込まれた部分のエミッタ電極ＥＥを、接続電極ＶＥ１と称し、ホールコレクタセル領域ＬＣｃに形成されたコンタクト溝ＣＴに埋め込まれた部分のエミッタ電極ＥＥを、接続電極ＶＥ２と称することとする。接続電極ＶＥ１は、アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴに埋め込まれており、接続電極ＶＥ２は、ホールコレクタセル領域ＬＣｃに形成されたコンタクト溝ＣＴに埋め込まれている。接続電極ＶＥ１と接続電極ＶＥ２とは、いずれもエミッタ電極ＥＥと一体的に形成されている。このため、接続電極ＶＥ１，ＶＥ２はエミッタ電極ＥＥと電気的に接続されている。
【００６９】
他の形態として、接続電極ＶＥ１，ＶＥ２とエミッタ電極ＥＥとを別々に形成することもできるが、その場合には、接続電極ＶＥ１，ＶＥ２の各上面はエミッタ電極ＥＥの下面に接した状態になる。いずれにしても、接続電極ＶＥ１，ＶＥ２はエミッタ電極ＥＥと電気的に接続される。
【００７０】
また、アクティブセル領域ＬＣａにおけるインアクティブセクションＬＣａｉでは、ｎ＋型エミッタ領域ＮＥが形成されていないことを反映して、コンタクト溝ＣＴの底面でｐ＋型ボディコンタクト領域ＰＢＣが露出され、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢが露出されている。このため、アクティブセル領域ＬＣａにおけるインアクティブセクションＬＣａｉでは、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥ１は、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢに接して電気的に接続され、コンタクト溝ＣＴの底面で、ｐ＋型ボディコンタクト領域ＰＢＣに接して電気的に接続されている。
【００７１】
また、アクティブセル領域ＬＣａにおいて、接続電極ＶＥ１は、その底面でｐ＋型ボディコンタクト領域ＰＢＣに接して低抵抗で電気的に接続され、そのｐ＋型ボディコンタクト領域ＰＢＣとそのｐ＋型ボディコンタクト領域ＰＢＣに接するｐ＋型ラッチアップ防止領域ＰＬＰとを介して、ｐ型ボディ領域ＰＢに電気的に接続されている。
【００７２】
一方、ホールコレクタセル領域ＬＣｃでは、ｎ＋型エミッタ領域ＮＥが形成されていないことを反映して、コンタクト溝ＣＴの底面でｐ＋型ボディコンタクト領域ＰＢＣが露出され、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢが露出されている。このため、ホールコレクタセル領域ＬＣｃでは、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥ２は、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢに接して電気的に接続され、コンタクト溝ＣＴの底面で、ｐ＋型ボディコンタクト領域ＰＢＣに接して電気的に接続されている。
【００７３】
また、ホールコレクタセル領域ＬＣｃにおいて、接続電極ＶＥ２は、その底面で高不純物濃度のｐ＋型ボディコンタクト領域ＰＢＣに接して低抵抗で電気的に接続され、そのｐ＋型ボディコンタクト領域ＰＢＣとそのｐ＋型ボディコンタクト領域ＰＢＣに接するｐ＋型ラッチアップ防止領域ＰＬＰとを介して、ｐ型ボディ領域ＰＢに電気的に接続されている。
【００７４】
従って、アクティブセル領域ＬＣａにおいては、接続電極ＶＥ１は、アクティブセクションＬＣａａに形成されたｎ＋型エミッタ領域ＮＥに電気的に接続されるとともに、アクティブセクションＬＣａａとインアクティブセクションＬＣａｉとにわたって形成されているｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとに電気的に接続されている。このため、アクティブセル領域ＬＣａに形成されているｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとは、接続電極ＶＥ１に電気的に接続され、接続電極ＶＥ１を介してエミッタ電極ＥＥに電気的に接続されている。
【００７５】
一方、ホールコレクタセル領域ＬＣｃにおいては、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥ２は、ホールコレクタセル領域ＬＣｃに形成されているｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとに電気的に接続されている。このため、ホールコレクタセル領域ＬＣｃに形成されているｐ型ボディ領域ＰＢは、接続電極ＶＥ２に電気的に接続され、接続電極ＶＥ２を介してエミッタ電極ＥＥに電気的に接続されている。
【００７６】
アクティブセル領域ＬＣａの半導体基板ＳＳにおいて、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ型ボディ領域ＰＢの下に、ｎ型ホールバリア領域（ｎ型半導体領域）ＨＢ１が形成されている。また、ホールコレクタセル領域ＬＣｃの半導体基板ＳＳにおいて、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ型ボディ領域ＰＢの下に、ｎ型ホールバリア領域（ｎ型半導体領域）ＨＢ２が形成されている。ｎ型ホールバリア領域ＨＢ１，ＨＢ２の下にはｎ−型ドリフト領域ＮＤが存在し、ｎ型ホールバリア領域ＨＢ１，ＨＢ２のそれぞれの底面（下面）は、ｎ−型ドリフト領域ＮＤに接している。
【００７７】
ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２は、いずれも、ｎ型不純物が導入されたｎ型の半導体領域である。ｎ型ホールバリア領域ＨＢ１の底面の深さは、溝Ｔ１，Ｔ２の底面の深さと概ね同じであり、また、ｎ型ホールバリア領域ＨＢ２の底面の深さは、溝Ｔ３，Ｔ４の底面の深さと概ね同程度である。
【００７８】
アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＨＢ１の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の下のｎ−型ドリフト領域ＮＤの不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥの不純物濃度よりも低い。また、ホールコレクタセル領域ＬＣｃに形成されたｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ２の下に位置するｎ−型ドリフト領域ＮＤの不純物濃度よりも高い。
【００７９】
また、詳細は後述するが、本実施の形態では、ホールコレクタセル領域ＬＣｃに形成されたｎ型ホールバリア領域ＨＢ２の不純物濃度は、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高い。言い換えると、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＨＢ１の不純物濃度は、ホールコレクタセル領域ＬＣｃに形成されたｎ型ホールバリア領域ＨＢ２の不純物濃度よりも低い。このため、ｎ型ホールバリア領域ＨＢ１の導電率は、ｎ型ホールバリア領域ＨＢ２の導電率よりも低くなっている。
【００８０】
なお、ｎ型ホールバリア領域ＨＢ１とｎ型ホールバリア領域ＨＢ２とは、同じ導電型で、ｎ型ホールバリア領域ＨＢ１よりもｎ型ホールバリア領域ＨＢ２の方が、不純物濃度が高いが、これは、ｎ型ホールバリア領域ＨＢ１よりもｎ型ホールバリア領域ＨＢ２の方が、実効的な不純物濃度（すなわち不純物の電荷密度）が高いことを意味している。ｎ型不純物とｐ型不純物とが混在する場合は、互いに相殺（補償）しあって、その不純物濃度の差の分だけが実効的な不純物（ドナーまたはアクセプタ）として機能し得る。このため、ｎ型不純物とｐ型不純物とが混在する場合は、ｎ型不純物の濃度とｐ型不純物の濃度との差が、実効的な不純物濃度となり得る。本実施の形態では、不純物濃度に言及する場合は、基本的には、実効的な不純物濃度に対応している。
【００８１】
インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型半導体領域）ＰＦが形成されている。ｐ型フローティング領域ＰＦは、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型フローティング領域ＰＦの上面は、ｐ型ボディ領域ＰＢの底面に接している。
【００８２】
アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおける断面構造（図５のアクティブセル領域ＬＣａの断面構造に対応）をまとめると、次のようになっている。
【００８３】
すなわち、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳにおいて、最上層部にｎ＋型エミッタ領域ＮＥが形成され、ｎ＋型エミッタ領域ＮＥの下にｐ型ボディ領域ＰＢが形成され、ｐ型ボディ領域ＰＢの下にｎ型ホールバリア領域ＨＢ１が形成されている。ｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１とは、溝Ｔ１の側面に隣接しており、溝Ｔ１の側面に隣接する領域において、ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢ１との間にｐ型ボディ領域ＰＢが介在した状態になっている。また、ｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１とは、溝Ｔ２の側面に隣接しており、溝Ｔ２の側面に隣接する領域において、ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢ１との間にｐ型ボディ領域ＰＢが介在した状態になっている。
【００８４】
ｎ型ホールバリア領域ＨＢ１の下には、ｎ−型ドリフト領域ＮＤが存在し、そのｎ−型ドリフト領域ＮＤの下にはｎ型フィールドストップ層ＮＳが形成され、そのｎ型フィールドストップ層ＮＳの下にはｐ＋型コレクタ層ＰＣが形成されている。このｐ＋型コレクタ層ＰＣが、半導体基板ＳＳ中における最下層であり、半導体基板ＳＳの裏面Ｓｂ上に、ｐ＋型コレクタ層ＰＣに接するように、裏面電極ＢＥが形成されている。半導体基板ＳＳに形成された溝Ｔ１内には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ１が形成され、半導体基板ＳＳに形成された溝Ｔ２内には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ２が形成されている。トレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２は、それぞれゲート絶縁膜ＧＩを介して、ｎ＋型エミッタ領域ＮＥ、ｐ型ボディ領域ＰＢおよびｎ型ホールバリア領域ＨＢ１に対向している。
【００８５】
半導体基板ＳＳの表面Ｓａ上に、トレンチゲート電極ＴＧ１，ＴＧ２を覆うように形成された層間絶縁膜ＩＬには、平面視において溝Ｔ１と溝Ｔ２との間にコンタクト溝ＣＴが形成されている。このコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通するだけではなく、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳにおいて、半導体基板ＳＳの一部を掘り込んでいる。具体的には、このコンタクト溝ＣＴは、ｎ＋型エミッタ領域ＮＥを貫通しており、コンタクト溝ＣＴの底面は、ｐ型ボディ領域ＰＢの厚みの途中に位置している。コンタクト溝ＣＴの底面の深さ位置は、ｐ型ボディ領域ＰＢの上面（すなわちｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとの間のｐｎ接合面）よりも深く、かつ、ｐ型ボディ領域ＰＢの底面（すなわちｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１との間のｐｎ接合面）よりも浅い。
【００８６】
溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳにおいて、このコンタクト溝ＣＴの底面に接する領域に、ｐ＋型ボディコンタクト領域ＰＢＣが形成され、そのｐ＋型ボディコンタクト領域ＰＢＣの下に、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。このｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ＋型ボディコンタクト領域ＰＢＣとｎ型ホールバリア領域ＨＢ１との間に介在しており、ｐ＋型ボディコンタクト領域ＰＢＣとｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１とに接している。このｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ型ボディ領域ＰＢの一部からｎ型ホールバリア領域ＨＢ１の一部にわたって形成されており、ｐ＋型ラッチアップ防止領域ＰＬＰの下面の深さ位置は、ｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１との間の境界（ｐｎ接合面）よりも深い。このため、接続電極ＶＥ１とｎ型ホールバリア領域ＨＢ１との間には、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとが介在した状態になっている。ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ型半導体領域が、ＩＧＢＴにおけるｐ型エミッタ領域を構成する。但し、ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとのうち、溝Ｔ１，Ｔ２に隣接しているのは、ｐ型ボディ領域ＰＢであり、ｐ型ボディ領域ＰＢよりも高不純物濃度のｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとは、溝Ｔ１，Ｔ２に隣接しておらず、従って、ゲート絶縁膜ＧＩにも隣接していない。
【００８７】
ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとは、形成することが好ましいが、そのうちの一方または両方を省略することも可能である。ｐ＋型ボディコンタクト領域ＰＢＣを省略した場合は、接続電極ＶＥ１の底面は、ｐ＋型ラッチアップ防止領域ＰＬＰに接することになる。また、ｐ＋型ラッチアップ防止領域ＰＬＰを省略した場合は、ｐ＋型ボディコンタクト領域ＰＢＣは、接続電極ＶＥ１に接する領域以外は、ｐ型ボディ領域ＰＢに接することになる。また、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとの両方を省略した場合は、接続電極ＶＥ１の底面は、ｐ型ボディ領域ＰＢに接することになる。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰを省略するか否かにかかわらず、接続電極ＶＥ１は、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥのそれぞれに電気的に接続される。
【００８８】
アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおける断面構造（図６のアクティブセル領域ＬＣａの断面構造に対応）は、ｎ＋型エミッタ領域ＮＥが設けられていないこと以外は、アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおける断面構造（図５のアクティブセル領域ＬＣａの断面構造に対応）と同様である。すなわち、図６におけるアクティブセル領域ＬＣａ（インアクティブセクションＬＣａｉ）の断面構造は、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥが設けられずに、表面Ｓａまでｐ型ボディ領域ＰＢが形成されているが、それ以外は、図５におけるアクティブセル領域ＬＣａ（アクティブセクションＬＣａａ）の断面構造と同様である。
【００８９】
ホールコレクタセル領域ＬＣｃの断面構造（図５および図６のホールコレクタセル領域ＬＣｃの断面構造に対応）をまとめると、次のようになっている。
【００９０】
ホールコレクタセル領域ＬＣｃの断面構造（図５および図６のホールコレクタセル領域ＬＣｃの断面構造に対応）は、インアクティブセクションＬＣａｉにおけるアクティブセル領域ＬＣａの断面構造（図６のアクティブセル領域ＬＣａの断面構造に対応）と類似している。すなわち、図５および図６のホールコレクタセル領域ＬＣｃの断面構造は、溝（Ｔ３，Ｔ４）に挟まれた領域の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥが設けられずに、表面Ｓａまでｐ型ボディ領域ＰＢが形成されている点は、図６におけるアクティブセル領域ＬＣａ（インアクティブセクションＬＣａｉ）の断面構造と同様である。このため、溝Ｔ３と溝Ｔ４とに挟まれた部分の半導体基板ＳＳにおいては、ｐ型ボディ領域ＰＢ上には、エミッタ電極ＥＥに電気的に接続されたｎ型の半導体領域（ｎ型のエミッタ領域）は形成されていない。
【００９１】
しかしながら、図５および図６のホールコレクタセル領域ＬＣｃの断面構造は、ｎ型ホールバリア領域ＨＢ１の代わりに、ｎ型ホールバリア領域ＨＢ１よりも高不純物濃度のｎ型ホールバリア領域ＨＢ２が形成されている点が、図６におけるアクティブセル領域ＬＣａ（インアクティブセクションＬＣａｉ）の断面構造と相違している。また、アクティブセル領域ＬＣａの溝Ｔ１，Ｔ２には、ゲート配線ＧＬ（ゲート電極ＧＥ）に電気的に接続されたトレンチゲート電極ＴＧ１，ＴＧ２がゲート絶縁膜ＧＩを介して埋め込まれている。それに対して、アクティブセル領域ＬＣａの溝Ｔ１，Ｔ２に相当するホールコレクタセル領域ＬＣｃの溝Ｔ３，Ｔ４には、ゲート配線ＧＬ（ゲート電極ＧＥ）ではなくエミッタ電極ＥＥに電気的に接続されたトレンチゲート電極ＴＧ３，ＴＧ４がゲート絶縁膜ＧＩを介して埋め込まれている。これらのこと以外は、図５および図６のホールコレクタセル領域ＬＣｃの断面構造は、アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおける断面構造（図６のアクティブセル領域ＬＣａの断面構造に対応）と同様である。
【００９２】
すなわち、図５および図６に示されるように、ホールコレクタセル領域ＬＣｃにおいては、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳにおいて、表面Ｓａまでｐ型ボディ領域ＰＢが形成され、ｐ型ボディ領域ＰＢの下にｎ型ホールバリア領域ＨＢ２が形成されている。ｎ型ホールバリア領域ＨＢ２の下には、ｎ−型ドリフト領域ＮＤが存在し、そのｎ−型ドリフト領域ＮＤの下にはｎ型フィールドストップ層ＮＳが形成され、そのｎ型フィールドストップ層ＮＳの下にはｐ＋型コレクタ層ＰＣが形成されている。このｐ＋型コレクタ層ＰＣが、半導体基板ＳＳ中における最下層であり、半導体基板ＳＳの裏面Ｓｂ上に、ｐ＋型コレクタ層ＰＣに接するように、裏面電極ＢＥが形成されている。半導体基板ＳＳに形成された溝Ｔ３内には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ３が形成され、半導体基板ＳＳに形成された溝Ｔ４内には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ４が形成されている。
【００９３】
半導体基板ＳＳの表面Ｓａ上に、トレンチゲート電極ＴＧ３，ＴＧ４を覆うように形成された層間絶縁膜ＩＬには、平面視において溝Ｔ３と溝Ｔ４との間にコンタクト溝ＣＴが配置されている。このコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通するだけではなく、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳにおいて、半導体基板ＳＳの一部を掘り込んでいる。このコンタクト溝ＣＴの底面は、ｐ型ボディ領域ＰＢの厚みの途中に位置しており、コンタクト溝ＣＴの底面の深さ位置は、ｐ型ボディ領域ＰＢの上面（すなわち半導体基板ＳＳの表面）よりも深く、かつ、ｐ型ボディ領域ＰＢの底面（すなわちｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ２との間のｐｎ接合面）よりも浅い。
【００９４】
溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳにおいて、このコンタクト溝ＣＴの底面に接する領域に、ｐ＋型ボディコンタクト領域ＰＢＣが形成され、そのｐ＋型ボディコンタクト領域ＰＢＣの下に、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。このｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ＋型ボディコンタクト領域ＰＢＣとｎ型ホールバリア領域ＨＢ２との間に介在しており、ｐ＋型ボディコンタクト領域ＰＢＣとｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ２とに接している。このｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ型ボディ領域ＰＢの一部からｎ型ホールバリア領域ＨＢ２の一部にわたって形成されており、ｐ＋型ラッチアップ防止領域ＰＬＰの下面の深さ位置は、ｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ２との間の境界（ｐｎ接合面）よりも深い。このため、接続電極ＶＥ２とｎ型ホールバリア領域ＨＢ２との間には、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとが介在した状態になっている。ホールコレクタセル領域ＬＣｃにおいて、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥ２は、その側面でｐ型ボディ領域ＰＢに接し、その底面でｐ＋型ボディコンタクト領域ＰＢＣに接しており、ｐ＋型ボディコンタクト領域ＰＢＣ、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ型ボディ領域ＰＢと電気的に接続されている。ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとは、形成することが好ましいが、そのうちの一方または両方を省略することも可能である点は、ホールコレクタセル領域ＬＣｃも、アクティブセル領域ＬＣａと同様である。
【００９５】
なお、ホールコレクタセル領域ＬＣｃにおいては、図７の断面において、トレンチゲート電極ＴＧ３とトレンチゲート電極ＴＧ４とが、それらと一体的に形成された連結トレンチゲート電極ＴＧｃを介して連結されている。そして、連結トレンチゲート電極ＴＧｃ上にコンタクト溝ＣＴが設けられ、そのコンタクト溝ＣＴに埋め込まれた部分のエミッタ電極ＥＥに連結トレンチゲート電極ＴＧｃが電気的に接続されている。
【００９６】
また、図７では、連結トレンチゲート電極ＴＧｃ内に、ｐ＋型ボディコンタクト領域ＰＢＣやｐ＋型ラッチアップ防止領域ＰＬＰを形成する際に一緒に形成されたｐ型半導体領域が形成されているが、連結トレンチゲート電極ＴＧｃを構成する導電膜の導電型によっては、これらのｐ型半導体領域の形成を省略することもできる。いずれにしても、連結トレンチゲート電極ＴＧｃを、コンタクト溝ＣＴを通じてエミッタ電極ＥＥに電気的に接続すればよい。
【００９７】
＜ＩＧＢＴの構成および動作について＞
図８は、アクティブセル領域ＬＣａに形成されているＩＧＢＴの等価回路図である。
【００９８】
半導体基板ＳＳに形成されたＩＧＢＴの回路構成について、図８および上記図５を参照しながら説明する。なお、図８中の符号Ｅはエミッタ電極であり、上記図５のアクティブセル領域ＬＣａに形成された接続電極ＶＥ１あるいはその接続電極ＶＥ１に電気的に接続されたエミッタ電極ＥＥが、エミッタ電極Ｅに対応している。また、図８中の符号Ｃはコレクタ電極であり、上記裏面電極ＢＥがコレクタ電極Ｃに対応している。また、図８中の符号Ｇは、ゲート用の電極であり、上記ゲート配線ＧＬあるいはそのゲート配線ＧＬに電気的に接続された上記ゲート電極ＧＥが、ゲート用の電極Ｇに対応している。
【００９９】
アクティブセル領域ＬＣａに形成されているＩＧＢＴは、図８に示されるように、ｐｎｐバイポーラトランジスタＢＰ１と、ｎｐｎバイポーラトランジスタＢＰ２と、電界効果トランジスタＦＥとを有している。ここで、ｐｎｐバイポーラトランジスタＢＰ１と電界効果トランジスタＦＥとにより、ＩＧＢＴが構成されており、ｎｐｎバイポーラトランジスタＢＰ２は、デバイス構造上寄生的に形成される寄生トランジスタである。
【０１００】
ｐｎｐバイポーラトランジスタＢＰ１は、ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ型半導体領域（ｐ型エミッタ領域）と、ｎ型ホールバリア領域ＨＢ１とｎ−型ドリフト領域ＮＤとｎ型フィールドストップ層ＮＳとからなるｎ型半導体領域（ｎ型ベース領域）と、ｐ＋型コレクタ層ＰＣからなるｐ型半導体領域（ｐ型コレクタ領域）とにより構成されている。
【０１０１】
また、寄生的な構成要素であるｎｐｎバイポーラトランジスタＢＰ２は、ｎ＋型エミッタ領域ＮＥからなるｎ型半導体領域（ｎ型エミッタ領域）と、ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ型半導体領域（ｐ型ベース領域）と、ｎ型ホールバリア領域ＨＢ１とｎ−型ドリフト領域ＮＤとｎ型フィールドストップ層ＮＳとからなるｎ型半導体領域（ｎ型コレクタ領域）とにより構成されている。
【０１０２】
また、電界効果トランジスタＦＥは、ソース領域となるｎ＋型エミッタ領域ＮＥと、ドレイン領域となるｎ型ホールバリア領域ＨＢ１と、溝Ｔ１，Ｔ２の内壁に形成されたゲート絶縁膜ＧＩと、溝Ｔ１，Ｔ２内にゲート絶縁膜ＧＩを介して埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２とにより構成されている。電界効果トランジスタＦＥのゲート電極は、トレンチゲート電極ＴＧ１，ＴＧ２により構成される。ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢ１との間に位置し、かつゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ１，ＴＧ２に対向する部分のｐ型ボディ領域ＰＢが、電界効果トランジスタＦＥのチャネル形成領域となる。
【０１０３】
次に、ｐｎｐバイポーラトランジスタＢＰ１、ｎｐｎバイポーラトランジスタＢＰ２および電界効果トランジスタＦＥの接続関係について説明する。
【０１０４】
エミッタ電極Ｅとコレクタ電極Ｃとの間に、ｐｎｐバイポーラトランジスタＢＰ１が接続されている。そして、ｐｎｐバイポーラトランジスタＢＰ１のｎ型ベースが、電界効果トランジスタＦＥのドレイン領域に接続され、電界効果トランジスタＦＥのソース領域が、エミッタ電極Ｅに接続されている。このとき、寄生的に形成されるｎｐｎバイポーラトランジスタＢＰ２のｎ型コレクタが、ｐｎｐバイポーラトランジスタＢＰ１のｎ型ベースに接続され、ｎｐｎバイポーラトランジスタＢＰ２のｎ型エミッタが、エミッタ電極Ｅに接続され、ｎｐｎバイポーラトランジスタＢＰ２のｐ型ベースが、エミッタ電極Ｅに接続されている。
【０１０５】
次に、ＩＧＢＴの動作について、図８を参照しながら説明する。
【０１０６】
エミッタ電極Ｅよりも高電位をコレクタ電極Ｃに印加した状態で、ゲート用の電極Ｇを介して電界効果トランジスタＦＥのゲート電極にしきい値電圧以上のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオンして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れる。その結果、ｐｎｐバイポーラトランジスタＢＰ１が接続されているコレクタ電極Ｃとエミッタ電極Ｅとの間に電流が流れる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオン（導通）する。このようにして、ＩＧＢＴがオン（導通）する。続いて、電界効果トランジスタＦＥのゲート電極にしきい値電圧以下のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオフして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れなくなる。このため、ベース電流に基づいてコレクタ電極Ｃとエミッタ電極Ｅとの間に流れている電流が流れなくなる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオフする結果、ＩＧＢＴがオフする。このようにＩＧＢＴでは、電界効果トランジスタＦＥのオン／オフを制御することによって、ｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断を制御している。このｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断によって、結果的に、ｐｎｐバイポーラトランジスタＢＰ１のコレクタ電流の通電および遮断が制御され、ＩＧＢＴのオン／オフが制御されることになる。したがって、ＩＧＢＴは、電界効果トランジスタＦＥの高速スイッチング特性や電圧駆動特性と、ｐｎｐバイポーラトランジスタＢＰ１の低オン電圧特性を兼ね備える半導体素子である。
【０１０７】
次に、デバイス構造での動作について図５を参照しながら説明する。
【０１０８】
エミッタ電極ＥＥ（エミッタ電極Ｅ）よりも高電位を裏面電極ＢＥ（コレクタ電極Ｃ）に印加した状態で、ゲート電極ＧＥおよびゲート配線ＧＬを介してトレンチゲート電極ＴＧ１，ＴＧ２にしきい値電圧以上のゲート電圧を印加する。すると、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＴＧ１，ＴＧ２に対向しているｐ型ボディ領域ＰＢに、ｎ型半導体層からなる反転層（チャネル）が形成される。従って、ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢ１とは反転層（チャネル）で電気的に接続されることとなり、ｎ＋型エミッタ領域ＮＥから反転層を介してｎ型ベース領域（ｎ型ホールバリア領域ＨＢ１、ｎ−型ドリフト領域ＮＤおよびｎ型フィールドストップ層ＮＳ）に電子が流れる。一方、ｎ型ベース領域（ＨＢ１，ＮＤ，ＮＳ）とｐ＋型コレクタ層ＰＣとの間が順バイアスされるので、ｐ＋型コレクタ層ＰＣからｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に正孔（ホール）が注入される。このため、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）には正孔が蓄積される。この蓄積された正孔による正電荷によって電子が引き寄せられる結果、ｎ型ベース領域（ＨＢ１，ＮＤ，ＮＳ）に多量の電子が流入する。これにより、ｎ型ベース領域（ＨＢ１，ＮＤ，ＮＳ）の抵抗が低下する。この現象がいわゆる伝導度変調であり、この伝導度変調によりＩＧＢＴのオン電圧（オン状態でのエミッタ電極Ｅとコレクタ電極Ｃとの間の電位差に対応）が低くなる。そして、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に流入した正孔は、ｐ型半導体領域（ｐ型ボディ領域ＰＢ、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ＋型ボディコンタクト領域ＰＢＣ）を介してエミッタ電極ＥＥに流出する。このようにして、裏面電極ＢＥからエミッタ電極ＥＥに電流が流れることによりＩＧＢＴがターンオンする。このとき、ｐ＋型コレクタ層ＰＣからｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に注入された正孔は、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に存在する電子と再結合することが考えられる。しかしながら、シリコンを主体とする半導体材料では、化合物半導体を主体とする半導体材料に比べて、電子と正孔の再結合が起こりにくい性質がある。従って、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に注入された正孔の大部分は、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）にある電子と再結合せず蓄積される。その結果、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ１）に正孔が蓄積され、この蓄積された正孔に引き寄せられるように、ｎ＋型エミッタ領域ＮＥから流入した電子がｎ型ベース領域（ＨＢ１，ＮＤ，ＮＳ）に蓄積されて伝導度変調が生じるのである。以上のことから、ＩＧＢＴでは伝導度変調によりオン電圧が低くなる特徴がある。
【０１０９】
このようなＩＧＢＴが形成されたアクティブセル領域ＬＣａが、半導体基板ＳＳの上記セル形成領域ＣＲに複数形成されて規則的に配置（配列）されており、エミッタ電極ＥＥと裏面電極ＢＥとの間に、複数の単位ＩＧＢＴが並列に接続された状態になっている。ここで、各アクティブセル領域ＬＣａに形成されたＩＧＢＴを、単位ＩＧＢＴと称している。複数の単位ＩＧＢＴのゲート電極（トレンチゲート電極ＴＧ１，ＴＧ２）は、ゲート配線ＧＬを介して互いに電気的に接続され、ゲート配線ＧＬを通じて共通のゲート用パッドＰＤＧ（ゲート電極ＧＥ）に電気的に接続されている。並列に接続された複数の単位ＩＧＢＴにより、１つのパワートランジスタ（パワーＩＧＢＴ）が、エミッタ電極ＥＥと裏面電極ＢＥとの間に、従ってエミッタ用パッドＰＤＥと裏面電極ＢＥとの間に、形成されることになる。
【０１１０】
また、半導体基板ＳＳのセル形成領域ＣＲにホールコレクタセル領域ＬＣｃを設けていることにより、次のような効果を得ることができる。
【０１１１】
すなわち、上述のように、ＩＧＢＴのオン状態では、ｎ型ベース領域（ｎ型フィールドストップ層ＮＳ、ｎ−型ドリフト領域ＮＤおよびｎ型ホールバリア領域ＨＢ１）に正孔が蓄積される。ＩＧＢＴをオン状態からオフ状態に切り替えるには、トレンチゲート電極ＴＧ１，ＴＧ２の電圧をしきい値以下の電圧にする。しかしながら、トレンチゲート電極ＴＧ１，ＴＧ２の電圧をしきい値以下の電圧にしても、ＩＧＢＴが直ぐにターンオフするのではなく、ｎ型ベース領域に蓄積された正孔がＩＧＢＴの外部に流出する時間だけ、ターンオフが遅れる。なお、ＩＧＢＴにおいて、ゲート電極（ここではトレンチゲート電極ＴＧ１，ＴＧ２）にオフ電圧を印加した後、すぐには電流が遮断されずに、ＩＧＢＴが完全にターンオフするまで一定の時間がかかることを、ターンオフ損失と称する。このため、トレンチゲート電極ＴＧ１，ＴＧ２の電圧をしきい値以下の電圧にするオフ動作を行った時に、ＩＧＢＴを速やかにターンオフして電流が速やかに流れなくなるようにするためには、オフ動作時に、ｎ型ベース領域に蓄積されている正孔がＩＧＢＴの外部に速やかに排出されるようにすることが望ましい。
【０１１２】
ホールコレクタセル領域ＬＣｃを設けた場合は、ホールコレクタセル領域ＬＣｃも正孔の排出経路になる。本実施の形態では、ホールコレクタセル領域ＬＣｃを設けていることにより、オフ動作を行ったときに、ｎ型ベース領域に蓄積されている正孔を、ホールコレクタセル領域ＬＣｃからも、エミッタ電極ＥＥ側に排出することができる。すなわち、ｎ型ベース領域（ｎ型フィールドストップ層ＮＳ、ｎ−型ドリフト領域ＮＤ及びｎ型ホールバリア領域ＨＢ１，ＨＢ２）に蓄積されている正孔を、ホールコレクタセル領域ＬＣｃのｎ型ホールバリア領域ＨＢ２とその上のｐ型半導体領域（ｐ型ボディ領域ＰＢ、ｐ＋型ラッチアップ防止領域ＰＬＰ及びｐ＋型ボディコンタクト領域ＰＢＣ）とを経由してエミッタ電極ＥＥ側に排出できる。従って、ホールコレクタセル領域ＬＣｃは、ホール排出用セル領域（キャリア排出用セル領域）とみなすこともできる。
【０１１３】
ホールコレクタセル領域ＬＣｃを設けた分、オフ動作時に、ｎ型ベース領域に蓄積されている正孔をＩＧＢＴの外部に排出する経路が増加することになり、オフ動作を行った時に、ｎ型ベース領域に蓄積されている正孔をＩＧＢＴの外部に排出しやすくなる。このため、オフ動作を行ってからＩＧＢＴがターンオフして電流が流れなくなるまでの時間（ターンオフ損失）を、より短く（小さく）することができる。ＩＧＢＴのターンオフ損失を小さくすることは、ＩＧＢＴのスイッチング速度を向上させることにつながる。従って、半導体装置の性能を向上させることができる。
【０１１４】
一方、ホールコレクタセル領域ＬＣｃを設けた場合は、オン時に、ｎ型ベース領域に蓄積されている正孔の一部がホールコレクタセル領域ＬＣｃから排出されてしまう可能性がある。オン時に、ｎ型ベース領域に蓄積されている正孔がホールコレクタセル領域ＬＣｃから排出されてしまうと、ＩＧＢＴのオン電圧が高くなりやすい。
【０１１５】
従って、ＩＧＢＴのオン電圧を重視するか、スイッチング速度を重視するかで、ホールコレクタセル領域ＬＣｃの数などを選択することができる。例えば、図４の場合は、Ｘ方向に隣り合うアクティブセル領域ＬＣａの間にホールコレクタセル領域ＬＣｃを配置しているが、他の形態として、Ｘ方向に隣り合うアクティブセル領域ＬＣａの間にホールコレクタセル領域ＬＣｃが配置されている箇所と、Ｘ方向に隣り合うアクティブセル領域ＬＣａの間にホールコレクタセル領域ＬＣｃが配置されていない箇所とを、混在させることもできる。
【０１１６】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図９〜図２６を参照して説明する。図９〜図２６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図５に相当する領域の断面図が示されている。
【０１１７】
半導体装置を製造するには、まず、図９に示されるように、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ型の単結晶シリコンからなる半導体基板ＳＳ（半導体ウエハ）を用意する。半導体基板ＳＳは、一方の主面である表面Ｓａと、表面Ｓａとは反対側の主面である裏面Ｓｂとを有している。
【０１１８】
半導体基板ＳＳにおけるｎ型不純物の不純物濃度は、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウエハと称する略円形状の平面形状を有する半導体の薄板である。半導体基板ＳＳの厚さは、例えば４５０μｍ〜１０００μｍ程度とすることができる。
【０１１９】
次に、図１０に示されるように、フォトリソグラフィ技術を用いて、半導体基板ＳＳの表面Ｓａ上に、ｎ型ホールバリア領域ＨＢ１形成用のレジストパターンＲ１を形成する。フォトリソグラフィ技術は、半導体基板の主面全面上にレジスト膜（フォトレジスト膜）を塗布法などにより形成してから、そのレジスト膜を露光・現像してパターニングすることにより、所望のレジストパターン（フォトレジストパターン）を得る技術である。
【０１２０】
レジストパターンＲ１は、半導体基板ＳＳの表面Ｓａのうち、ｎ型ホールバリア領域ＨＢ１形成予定領域を露出する開口部を有している。ｎ型ホールバリア領域ＨＢ２形成予定領域は、レジストパターンＲ１で覆われている。
【０１２１】
次に、レジストパターンＲ１をマスク（イオン注入阻止マスク）として用いて、例えばイオン注入法により、半導体基板ＳＳの表面Ｓａ側から半導体基板ＳＳにｎ型不純物（例えばリン（Ｐ））を導入することによって、半導体基板ＳＳにｎ型ホールバリア領域ＨＢ１を形成する。その後、不要になったレジストパターンＲ１を、アッシングなどにより除去する。
【０１２２】
次に、図１１に示されるように、フォトリソグラフィ技術を用いて、半導体基板ＳＳの表面Ｓａ上に、ｎ型ホールバリア領域ＨＢ２形成用のレジストパターンＲ２を形成する。
【０１２３】
レジストパターンＲ２は、半導体基板ＳＳの表面Ｓａのうち、ｎ型ホールバリア領域ＨＢ２形成予定領域を露出する開口部を有している。ｎ型ホールバリア領域ＨＢ１が形成された領域は、レジストパターンＲ２で覆われている。
【０１２４】
次に、レジストパターンＲ２をマスク（イオン注入阻止マスク）として用いて、例えばイオン注入法により、半導体基板ＳＳの表面Ｓａ側から半導体基板ＳＳにｎ型不純物（例えばリン（Ｐ））を導入することによって、半導体基板ＳＳにｎ型ホールバリア領域ＨＢ２を形成する。その後、不要になったレジストパターンＲ２を、アッシングなどにより除去する。
【０１２５】
上述のように、製造された半導体装置において、ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高い。これを実現するために、ｎ型ホールバリア領域ＨＢ２を形成するためのイオン注入（図１１のイオン注入）におけるドーズ量を、ｎ型ホールバリア領域ＨＢ１を形成するためのイオン注入（図１０のイオン注入）におけるドーズ量よりも大きくする。これにより、形成されたｎ型ホールバリア領域ＨＢ２の不純物濃度（ｎ型不純物濃度）は、形成されたｎ型ホールバリア領域ＨＢ１の不純物濃度（ｎ型不純物濃度）よりも高くなる。
【０１２６】
製造された半導体装置において、ｎ型ホールバリア領域ＨＢ２の不純物濃度（ｎ型不純物濃度）は、ｎ型ホールバリア領域ＨＢ１の不純物濃度（ｎ型不純物濃度）の２〜２５倍程度が好適である。このため、ｎ型ホールバリア領域ＨＢ２を形成するためのイオン注入におけるドーズ量は、ｎ型ホールバリア領域ＨＢ１を形成するためのイオン注入におけるドーズ量の２〜２５倍程度が好適である。
【０１２７】
例えば、ｎ型ホールバリア領域ＨＢ１を形成するためのイオン注入におけるドーズ量を７×１０１２／ｃｍ２程度とし、ｎ型ホールバリア領域ＨＢ２を形成するためのイオン注入におけるドーズ量は、その２〜２５倍程度とすることができる。
【０１２８】
また、ｎ型ホールバリア領域ＨＢ２を形成するためのイオン注入における注入エネルギーと、ｎ型ホールバリア領域ＨＢ１を形成するためのイオン注入における注入エネルギーとは、ほぼ同じ（例えば８０ｋｅＶ程度）にすることができ、その場合、ｎ型ホールバリア領域ＨＢ１の底面の深さと、ｎ型ホールバリア領域ＨＢ２の底面の深さとは、ほぼ同じになる。
【０１２９】
また、ここでは、先にｎ型ホールバリア領域ＨＢ１を形成してから、その後でｎ型ホールバリア領域ＨＢ２を形成する場合について説明した。他の形態として、ｎ型ホールバリア領域ＨＢ１形成工程とｎ型ホールバリア領域ＨＢ２形成工程との順番を入れ換えて、先にｎ型ホールバリア領域ＨＢ２を形成してから、その後でｎ型ホールバリア領域ＨＢ１を形成することもできる。その場合、レジストパターンＲ２形成工程とｎ型ホールバリア領域ＨＢ２形成用のイオン注入工程とレジストパターンＲ２除去工程とを順に行った後に、レジストパターンＲ１形成工程とホールバリア領域ＨＢ１形成用のイオン注入工程とレジストパターンＲ１除去工程とを順に行うことになる。
【０１３０】
次に、図１２に示されるように、フォトリソグラフィ技術を用いて、半導体基板ＳＳの表面Ｓａ上に、ｐ型フローティング領域ＰＦ形成用のレジストパターンＲ３を形成する。レジストパターンＲ３は、半導体基板ＳＳの表面Ｓａのうち、ｐ型フローティング領域ＰＦ形成予定領域を露出する開口部を有している。
【０１３１】
次に、レジストパターンＲ３をマスクとして用いて、例えばイオン注入法により、半導体基板ＳＳの表面Ｓａ側から半導体基板ＳＳにｐ型不純物（例えばホウ素（Ｂ））を導入することによって、半導体基板ＳＳにｐ型フローティング領域ＰＦを形成する。その後、不要になったレジストパターンＲ３を、アッシングなどにより除去する。なお、ｐ型フローティング領域ＰＦをイオン注入で形成する際に、例えば上記ｐ型フローティング領域ＰＦｐやフローティングフィールドリングなどを同時に形成することもできる。
【０１３２】
次に、図１３に示されるように、半導体基板ＳＳの表面Ｓａ上の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、例えば酸化シリコンからなるハードマスク膜（絶縁膜）ＨＭを形成する。
【０１３３】
次に、図１３に示されるように、ハードマスク膜ＨＭ上に、レジストパターンＲ４をフォトリソグラフィ技術を用いて形成してから、このレジストパターンＲ４をエッチングマスクとして用いて、ハードマスク膜ＨＭをエッチング（例えばドライエッチング）することにより、ハードマスク膜ＨＭをパターニングする。その後、不要になったレジストパターンＲ４を、アッシングなどにより除去し、図１４には、この段階が示されている。
【０１３４】
次に、図１５に示されるように、パターニングされたハードマスク膜ＨＭをエッチングマスクとして用いて、半導体基板ＳＳをエッチング（例えば異方性ドライエッチング）することにより、半導体基板ＳＳに溝Ｔ１，Ｔ２，Ｔ３，Ｔ４を形成する。その後、図１６に示されるように、不要になったハードマスク膜ＨＭを、ウェットエッチングなどにより、除去する。
【０１３５】
次に、図１７に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＨＢ１，ＨＢ２に対する引き延ばし拡散（熱拡散）を実行する。これは、半導体基板ＳＳに対して熱処理（例えば１２００℃の温度で３０分程度の熱処理）を施すことにより、行うことができる。この熱処理により、半導体基板ＳＳにおいて、ｐ型フローティング領域ＰＦに導入されているｐ型不純物と、ｎ型ホールバリア領域ＨＢ１，ＨＢ２中に導入されているｎ型不純物とが、深さ方向に拡散し、熱処理前よりも、熱処理後の方が、ｐ型フローティング領域ＰＦとｎ型ホールバリア領域ＨＢ１とｎ型ホールバリア領域ＨＢ２とのそれぞれの深さ（底面の深さ位置）が、深くなる。熱処理後のｎ型ホールバリア領域ＨＢ１の底面の深さとｎ型ホールバリア領域ＨＢ２の底面の深さとは、ほぼ同じである。
【０１３６】
引き延ばし拡散（熱拡散）を行うと、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳのほぼ全体に、ｎ型ホールバリア領域ＨＢ１が形成され、溝Ｔ３と溝Ｔ４とに挟まれた部分の半導体基板ＳＳのほぼ全体に、ｎ型ホールバリア領域ＨＢ２が形成されている状態になる。この段階でも、ｎ型ホールバリア領域ＨＢ２の不純物濃度（ｎ型不純物濃度）が、ｎ型ホールバリア領域ＨＢ１の不純物濃度（ｎ型不純物濃度）よりも高いという関係は、維持されている。半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＨＢ１，ＨＢ２が形成されていない領域がｎ−型ドリフト領域ＮＤとなる。ｎ型ホールバリア領域ＨＢ１，ＨＢ２のそれぞれの不純物濃度（ｎ型不純物濃度）は、ｎ−型ドリフト領域ＮＤの不純物濃度（ｎ型不純物濃度）よりも高い。
【０１３７】
次に、図１７に示されるように、例えば熱酸化法などにより、半導体基板ＳＳの表面Ｓａ上と、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４のそれぞれの内壁（側面および底面）とに、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度とすることができる。
【０１３８】
なお、ここでは、上記引き延ばし拡散（熱拡散）と、ゲート絶縁膜ＧＩを形成する熱酸化とを、別々に行う場合について説明したが、他の形態として、上記引き延ばし拡散（熱拡散）と、ゲート絶縁膜ＧＩを形成する熱酸化とを、共通の熱処理により行うこともできる。その場合は、共通の熱処理工程により、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＨＢ１，ＨＢ２に対する引き延ばし拡散（熱拡散）が行われるとともに、半導体基板ＳＳの表面Ｓａ上と溝Ｔ１，Ｔ２，Ｔ３，Ｔ４のそれぞれの内壁とにゲート絶縁膜ＧＩが形成されることになる。
【０１３９】
次に、図１７に示されるように、半導体基板ＳＳの表面Ｓａ上に、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４内を埋めるように、導電膜として、ドープトポリシリコン膜ＤＰＳを例えばＣＶＤ法などを用いて形成する。
【０１４０】
次に、図１８に示されるように、例えばドライエッチングなどにより、ドープトポリシリコン膜ＤＰＳをエッチバックする。これにより、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の外部のドープトポリシリコン膜ＤＰＳが除去され、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４内にドープトポリシリコン膜ＤＰＳが残存して、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４が形成される。トレンチゲート電極ＴＧ１は、溝Ｔ１内にゲート絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなり、トレンチゲート電極ＴＧ２は、溝Ｔ２内にゲート絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなる。また、トレンチゲート電極ＴＧ３は、溝Ｔ３内にゲート絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなり、トレンチゲート電極ＴＧ４は、溝Ｔ４内にゲート絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなる。
【０１４１】
次に、図１９に示されるように、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の外部のゲート絶縁膜ＧＩを、エッチング（例えばウェットエッチング）により除去する。また、このエッチングの際、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の内部のゲート絶縁膜ＧＩ、すなわち、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４と半導体基板ＳＳとの間に介在しているゲート絶縁膜ＧＩは、エッチングされずに残存する。
【０１４２】
次に、図２０に示されるように、例えば熱酸化法またはＣＶＤ法により、半導体基板ＳＳの表面Ｓａ上に、後で行うイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度の厚みの酸化シリコン膜）からなる絶縁膜ＩＦを形成する。
【０１４３】
次に、半導体基板ＳＳの表面Ｓａ上に、フォトリソグラフィ技術を用いて、ｐ型ボディ領域ＰＢ形成用のレジストパターン（ここでは図示されない）を形成する。それから、このレジストパターンをマスクとして用いて、例えばイオン注入法により、半導体基板ＳＳにおけるセル形成領域ＣＲの全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。これにより、ｐ型フローティング領域ＰＦの上部（上層部）にｐ型ボディ領域ＰＢが形成され、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳにおいて、ｎ型ホールバリア領域ＨＢ１の上部（上層部）にｐ型ボディ領域ＰＢが形成され、溝Ｔ３と溝Ｔ４とに挟まれた部分の半導体基板ＳＳにおいて、ｎ型ホールバリア領域ＨＢ２の上部（上層部）にｐ型ボディ領域ＰＢが形成される。
【０１４４】
この際のイオン注入条件としては、例えばイオン種をホウ素（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、不要になったレジストパターンを、アッシングなどにより、除去する。
【０１４５】
次に、半導体基板ＳＳの表面Ｓａ上に、フォトリソグラフィ技術を用いて、ｎ＋型エミッタ領域ＮＥ形成用のレジストパターン（図示省略）を形成する。それから、このレジストパターンをマスクとして用いて、例えばイオン注入法により、半導体基板ＳＳにｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。ｎ＋型エミッタ領域ＮＥは、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳにおいて、ｐ型ボディ領域ＰＢの上部（上層部）に形成される。なお、上述したように、ｎ＋型エミッタ領域ＮＥは、上記アクティブセル領域ＬＣａのうち、アクティブセクションＬＣａａに形成されるが、インアクティブセクションＬＣａｉには形成されない。
【０１４６】
この際のイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、不要になったレジストパターンを、アッシングなどにより、除去する。
【０１４７】
この段階では、アクティブセクションＬＣａａにおいては、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳは、ｎ＋型エミッタ領域ＮＥを最上層とし、ｎ＋型エミッタ領域ＮＥと、その下のｐ型ボディ領域ＰＢと、その下のｎ型ホールバリア領域ＨＢ１との積層構造を有している。インアクティブセクションＬＣａｉにおいては、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳは、ｐ型ボディ領域ＰＢが半導体基板ＳＳの表面Ｓａまで形成されており、ｐ型ボディ領域ＰＢと、その下のｎ型ホールバリア領域ＨＢ１との積層構造を有している。ホールコレクタセル領域ＬＣｃにおいては、溝Ｔ３と溝Ｔ４とに挟まれた部分の半導体基板ＳＳは、ｐ型ボディ領域ＰＢが半導体基板ＳＳの表面Ｓａまで形成されており、ｐ型ボディ領域ＰＢと、その下のｎ型ホールバリア領域ＨＢ２との積層構造を有している。
【０１４８】
次に、図２１に示されるように、半導体基板ＳＳの表面Ｓａ上に、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４を覆うように、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０１４９】
次に、図２２に示されるように、層間絶縁膜ＩＬ上に、フォトリソグラフィ技術を用いてレジストパターン（図示省略）を形成してから、このレジストパターンをエッチングマスクとして用いて、層間絶縁膜ＩＬをエッチング（例えば異方性ドライエッチング）することにより、層間絶縁膜ＩＬにコンタクト溝ＣＴを形成する。その後、不要になったレジストパターンを、アッシングなどにより、除去する。
【０１５０】
次に、図２３に示されるように、例えば異方性ドライエッチングにより、コンタクト溝ＣＴの底部の半導体基板ＳＳを掘りこむことにより、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。
【０１５１】
これにより、コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、ｐ型ボディ領域ＰＢの厚みの途中まで達した状態になる。
【０１５２】
すなわち、ｎ＋型エミッタ領域ＮＥが形成されているアクティブセクションＬＣａａにおいては、平面視で溝Ｔ１と溝Ｔ２との間に形成されたコンタクト溝ＣＴは、層間絶縁膜ＩＬとｎ＋型エミッタ領域ＮＥとを貫通して、ｐ型ボディ領域ＰＢの厚みの途中まで達しているが、ｎ型ホールバリア領域ＨＢ１には達していない。ｎ＋型エミッタ領域ＮＥが形成されていないインアクティブセクションＬＣａｉにおいては、平面視で溝Ｔ１と溝Ｔ２との間に形成されたコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、ｐ型ボディ領域ＰＢの厚みの途中まで達しているが、ｎ型ホールバリア領域ＨＢ１には達していない。ホールコレクタセル領域ＬＣｃにおいては、平面視で溝Ｔ３と溝Ｔ４との間に形成されたコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、ｐ型ボディ領域ＰＢの厚みの途中まで達しているが、ｎ型ホールバリア領域ＨＢ２には達していない。
【０１５３】
次に、図２４に示されるように、例えばコンタクト溝ＣＴを通してコンタクト溝ＣＴの底部で露出する半導体基板ＳＳにｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ｐ＋型ボディコンタクト領域ＰＢＣは、ｐ型ボディ領域ＰＢにおいて、コンタクト溝ＣＴの底面に隣接する領域に形成される。この際のイオン注入条件としては、例えばイオン種をホウ素（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
【０１５４】
同様に、例えばコンタクト溝ＣＴを通してコンタクト溝ＣＴの底部で露出する半導体基板ＳＳにｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。この際のイオン注入条件としては、例えばイオン種をホウ素（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
【０１５５】
ｐ＋型ボディコンタクト領域ＰＢＣの不純物濃度（ｐ型不純物濃度）は、ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度（ｐ型不純物濃度）よりも高く、ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度（ｐ型不純物濃度）は、ｐ型ボディ領域ＰＢの不純物濃度（ｐ型不純物濃度）よりも高い。アクティブセル領域ＬＣａにおいては、ｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１との両領域にわたって形成され、ｐ＋型ボディコンタクト領域ＰＢＣに隣接するとともに、ｎ型ホールバリア領域ＨＢ１に到達している。ホールコレクタセル領域ＬＣｃにおいては、ｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ２との両領域にわたって形成され、ｐ＋型ボディコンタクト領域ＰＢＣに隣接するとともに、ｎ型ホールバリア領域ＨＢ２に到達している。
【０１５６】
次に、図２５に示されるように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。
【０１５７】
まず、半導体基板ＳＳの表面Ｓａ上に、すなわち、コンタクト溝ＣＴの内面（底面および側面）上を含む層間絶縁膜ＩＬ上に、バリアメタル膜としてＴｉＷ（チタンタングステン）膜を、例えばスパッタリングにより形成する。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。不要であれば、ＴｉＷ膜の形成とその後のシリサイドアニールは省略することもできる。
【０１５８】
次に、シリサイドアニール（シリサイド化用の熱処理）を窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。このアルミニウム系金属膜は、アルミニウム（Ａｌ）を主成分としており、例えば、数原子％程度シリコン（Ｓｉ）が添加され、残りはアルミニウム（Ａｌ）からなる。
【０１５９】
次に、このアルミニウム系金属膜上に、フォトリソグラフィ技術を用いてレジストパターン（図示省略）を形成する。それから、このレジストパターンをエッチングマスクとして用いて、アルミニウム系金属膜およびバリアメタル膜をエッチング（例えばドライエッチング）してパターニングすることにより、エミッタ電極ＥＥ、上記ゲート電極ＧＥ、上記ゲート配線ＧＬ、上記フィールドプレートＦＰおよび上記ガードリングＧＲを形成する。エミッタ電極ＥＥ、上記ゲート電極ＧＥ、上記ゲート配線ＧＬ、上記フィールドプレートＦＰおよび上記ガードリングＧＲは、いずれも、パターニングされたアルミニウム系金属膜およびバリアメタル膜の積層膜からなる。なお、上記ゲート配線ＧＬと上記ゲート電極ＧＥとは、一体的に形成される。その後、不要になったレジストパターンを、アッシングなどにより、除去する。
【０１６０】
次に、図２５に示されるように、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥ、上記ゲート電極ＧＥ、上記ゲート配線ＧＬ、上記フィールドプレートＦＰおよび上記ガードリングＧＲを覆うように、パッシベーション膜として絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミドを主要な成分とする有機絶縁膜などからなる。
【０１６１】
次に、フォトリソグラフィ技術を用いて、絶縁膜ＰＡ上にレジストパターン（図示省略）を形成してから、このレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（例えばドライエッチング）することにより、絶縁膜ＰＡに上記エミッタ用開口部ＯＰＥと上記ゲート用開口部ＯＰＧとを形成する。エミッタ用開口部ＯＰＥおよびゲート用開口部ＯＰＧは、絶縁膜ＰＡを貫通し、エミッタ用開口部ＯＰＥから露出するエミッタ電極ＥＥにより、上記エミッタ用パッドＰＤＥが形成され、ゲート用開口部ＯＰＧから露出するゲート電極ＧＥにより、上記ゲート用パッドＰＤＧが形成される。その後、不要になったレジストパターンを、アッシングなどにより、除去する。
【０１６２】
次に、図２６に示されるように、半導体基板ＳＳの裏面Ｓｂに対して、バックグラインディング（裏面研削）処理を施すことによって、半導体基板ＳＳの厚さを、必要に応じて、薄くする。例えば、バックグラインディング処理の前は、８００μｍ程度の厚さを有していた半導体基板ＳＳを、バックグラインディング処理によって、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、半導体基板ＳＳの最終厚さは、７０μｍ程度とすることができる。また、必要に応じて、半導体基板ＳＳの裏面Ｓｂのダメージ除去のためのケミカルエッチングなどを実施することもできる。
【０１６３】
次に、半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｎ型不純物を導入することによって、ｎ型フィールドストップ層ＮＳを形成する。この際のイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニールなどを実施することもできる。
【０１６４】
次に、半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｐ型不純物を導入することにより、ｐ＋型コレクタ層ＰＣを形成する。ここで、イオン注入条件としては、例えばイオン種をホウ素（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニールなどを実施することもできる。
【０１６５】
次に、半導体基板ＳＳの裏面Ｓｂ上に、裏面電極ＢＥを、例えばスパッタリング法により形成する。ｐ＋型コレクタ層ＰＣが裏面電極ＢＥに隣接して電気的に接続されている。ｎ型フィールドストップ層ＮＳと裏面電極ＢＥとの間には、ｐ＋型コレクタ層ＰＣが介在している。その後、ダイシングなどにより、半導体基板ＳＳを個々のチップ領域に分割（切断）することで、上記半導体装置（半導体チップ）ＣＰが取得される。このようにして、本実施の形態の半導体装置ＣＰが製造される。取得された半導体装置ＣＰは、必要に応じてパッケージ化される。
【０１６６】
＜検討例について＞
次に、本発明者が検討した検討例について説明する。図２７は、本発明者が検討した検討例の半導体装置の要部断面図であり、上記図５に相当する領域の断面が示されている。
【０１６７】
図２７に示される検討例の半導体装置が、本実施の形態の上記図５の半導体装置と主として相違しているのは、アクティブセル領域ＬＣａでは、ｎ型ホールバリア領域ＨＢ１の代わりにｎ型ホールバリア領域ＨＢ１０１が形成され、ホールコレクタセル領域ＬＣｃでは、ｎ型ホールバリア領域ＨＢ２の代わりにｎ型ホールバリア領域ＨＢ１０２が形成されている点である。ｎ型ホールバリア領域ＨＢ１０１は、上記ｎ型ホールバリア領域ＨＢ１に相当し、ｎ型ホールバリア領域ＨＢ１０２は、上記ｎ型ホールバリア領域ＨＢ２に相当するものであるが、ｎ型ホールバリア領域ＨＢ１０１とｎ型ホールバリア領域ＨＢ１０２とは、導電型が同じで、かつ、不純物濃度も同じである。
【０１６８】
図２７に示される検討例の半導体装置において、ＩＥ（Injection Enhancement）効果を高めるためには、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高めることが有効である。すなわち、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高めることにより、ＩＧＢＴがオン状態のときに、ｎ型フィールドストップ層ＮＳ、ｎ−型ドリフト領域ＮＤおよびｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２に蓄積されている正孔がエミッタ電極ＥＥ側へ排出されにくくなるため、ＩＧＢＴのオン電圧を、より低くすることができるようになる。
【０１６９】
具体的には、ＩＧＢＴの動作時（オン時）には、正孔は、ｐ＋型コレクタ層ＰＣからｎ−型ドリフト領域ＮＤに注入され、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２を介して、エミッタ電極ＥＥ側へ抜けていく。ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２は、ｎ型の半導体領域であるため、ＩＧＢＴの動作時に自由電子を排出すると、正のポテンシャルを有することになる。このポテンシャルは、正孔にとって進行を妨げる力として作用するため、ＩＧＢＴ内部の正孔の蓄積量を増やす働きをしている。従って、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高くすると、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２で生じる正のポテンシャルが大きく（高く）なるため、正孔の蓄積量が増し、ＩＥ効果が高くなり、オン電圧の低減効果が大きくなる。
【０１７０】
しかしながら、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高めた場合、上記ｎｐｎバイポーラトランジスタＢＰ２に相当する寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生しやすくなるため、破壊耐性が低くなる懸念がある。これは、半導体装置の信頼性の低下につながってしまう。これについて、図２８を参照して更に説明する。
【０１７１】
図２８は、検討例の半導体装置の説明図であり、図２７の一部（アクティブセル領域ＬＣａ）を拡大して模式的に示してある。なお、図２８の（ａ）には、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度（ｎ型不純物濃度）が低い場合が示され、図２８の（ｂ）には、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度（ｎ型不純物濃度）が高い場合が示されている。
【０１７２】
図２８の（ａ）と（ｂ）とにそれぞれ示されるように、ｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢ１０１とにより、上記ｎｐｎバイポーラトランジスタＢＰ２に相当する寄生ｎｐｎバイポーラトランジスタが形成される。ここで、図２８の（ａ）と（ｂ）とを比較すると分かるように、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度（ｎ型不純物濃度）を高くすると、ｐ型ボディ領域ＰＢの底面の位置が浅くなり、従って、ｐ型ボディ領域ＰＢの厚み（半導体基板ＳＳの表面Ｓａに略垂直な方向の寸法）が小さくなる。すなわち、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度が低い場合（図２８の（ａ））のｐ型ボディ領域ＰＢの底面の深さ位置Ｐ１よりも、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度が高い場合（図２８の（ｂ））のｐ型ボディ領域ＰＢの底面の深さ位置Ｐ２の方が、浅くなる。ｐ型ボディ領域ＰＢの厚みが小さくなると、ｐ型ボディ領域ＰＢの抵抗（ベース抵抗Ｒｂ）が大きくなる。ベース抵抗Ｒｂが大きい場合、または、正孔電流Ｉｂが大きい場合、発生する電位差Ｖは、Ｖ＝Ｒｂ×Ｉｂの関係から大きくなる。
【０１７３】
電位差Ｖが大きくなって約０．７Ｖを超えると、エミッタ・ベース間が順バイアスされて寄生ｎｐｎバイポーラトランジスがオン状態になる。このような寄生ｎｐｎバイポーラトランジスタの動作が起きたアクティブセル領域ＬＣａでは、上記電界効果トランジスタＦＥに相当する電界効果トランジスタでは制御不可能な大電流が、コレクタ電圧が印加された状態で流れてしまうため、発熱する。このときの温度上昇により電気抵抗が小さくなって更に大きな電流が流れるという、正帰還が発生する。この結果、大電流が局所的に流れて破壊に至る虞があるため、このような寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生することは、防ぐ必要がある。
【０１７４】
このように、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度を高くすると、ｐ型ボディ領域ＰＢの底面の位置が浅くなり、ｐ型ボディ領域ＰＢの厚みが小さくなってベース抵抗Ｒｂが大きくなることから、寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生しやすくなるため、半導体装置の信頼性が低下してしまう。
【０１７５】
ここで、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度を高くすることが、ｐ型ボディ領域ＰＢの底面の位置が浅くなることにつながることについて、図２９および図３０を参照して説明する。
【０１７６】
図２９および図３０は、不純物濃度プロファイルを示すグラフである。図２９には、ｐ型ボディ領域ＰＢを形成する前のｎ型ホールバリア領域ＨＢ１０１の深さ方向の不純物濃度プロファイルが示され、図３０には、ｐ型ボディ領域ＰＢを形成した後のｐ型ボディ領域ＰＢおよびｎ型ホールバリア領域ＨＢ１０１の深さ方向の不純物濃度プロファイルが示されている。図２９および図３０において、ｎ型不純物の濃度分布を実線で示し、ｐ型不純物の濃度分布を一点鎖線で示してある。また、図２９には、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度を高くした場合（図中の「ＨＢ１０１が高濃度の場合」に対応）と、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度を低くした場合（図中の「ＨＢ１０１が低濃度の場合」に対応）とが、示されており、これは、図３０も同様である。
【０１７７】
ｐ型ボディ領域ＰＢを形成する前の段階において、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度プロファイルは、図２９に示されるような深さ方向の濃度分布を有している。
【０１７８】
イオン注入などによりｎ型ホールバリア領域ＨＢ１０１の上層部にｐ型不純物を導入してｐ型ボディ領域ＰＢを形成すると、ｐ型ボディ領域ＰＢおよびｎ型ホールバリア領域ＨＢ１０１の不純物濃度プロファイルは、図３０に示されるような深さ方向の濃度分布を有したものとなる。形成されたｐ型ボディ領域ＰＢの底面の位置は、ｐ型ボディ領域ＰＢを形成するために導入したｐ型不純物と、ｎ型ホールバリア領域ＨＢ１０１中に含まれていたｎ型不純物とが丁度補償される深さ位置となる。この際、ｐ型ボディ領域ＰＢを形成するために導入したｐ型不純物は、深さが深くなるにしたがって濃度が低くなる。このため、ｎ型ホールバリア領域ＨＢ１０１中に含まれていたｎ型不純物の濃度が低かった場合のｐ型ボディ領域ＰＢの底面（ｐｎ接合面）の深さ位置Ｐ１よりも、ｎ型ホールバリア領域ＨＢ１０１中に含まれていたｎ型不純物の濃度が高かった場合のｐ型ボディ領域ＰＢの底面（ｐｎ接合面）の深さ位置Ｐ２の方が、浅くなる。
【０１７９】
このように、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度（ｎ型不純物濃度）を高くすると、ｐ型ボディ領域ＰＢの底面の位置が浅くなり、ｐ型ボディ領域ＰＢの厚みが小さくなるのである。これは、寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生しやすくなることにつながるため、半導体装置の信頼性の低下を招いてしまう。
【０１８０】
また、ｐ型ボディ領域ＰＢのｐ型の不純物濃度は、上記電界効果トランジスタＦＥに相当する電界効果トランジスタのチャネル形成領域として相応しい不純物濃度に設定する必要がある。このため、ｐ型ボディ領域ＰＢのｐ型の不純物濃度を調整することにより上記ベース抵抗Ｒｂを制御することは難しく、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度が、上述のように上記ベース抵抗Ｒｂに影響を与えてしまう。
【０１８１】
従って、図２７に示される検討例の半導体装置においては、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度が低いと、ＩＥ効果が抑制されるため、オン電圧の低減効果が小さくなってしまう。かといって、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高めれば、ＩＥ効果を高めてオン電圧をより低減することができるが、寄生のｎｐｎバイポーラトランジスタが動作してラッチアップが発生しやすくなるため、破壊耐性が低くなり、半導体装置の信頼性が低下してしまう。このため、図２７に示される検討例の半導体装置の場合は、半導体装置の信頼性の低下を抑制しながら、オン電圧を低減するには限界がある。
【０１８２】
＜主要な特徴と効果について＞
本実施の半導体装置の主要な特徴のうちの一つは、ｎ型ホールバリア領域ＨＢ１の不純物濃度とｎ型ホールバリア領域ＨＢ２の不純物濃度とが相違しており、ｎ型ホールバリア領域ＨＢ２の不純物濃度が、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高いことである。言い換えると、ｎ型ホールバリア領域ＨＢ１の不純物濃度は、ｎ型ホールバリア領域ＨＢ２の不純物濃度よりも低い。なお、ｎ型ホールバリア領域ＨＢ１の不純物濃度と、ｎ型ホールバリア領域ＨＢ２の不純物濃度とは、いずれも、ｎ−型ドリフト領域ＮＤの不純物濃度よりも高い。
【０１８３】
上記図２７に示される検討例の半導体装置の場合は、ｎ型ホールバリア領域ＨＢ１０１の不純物濃度とｎ型ホールバリア領域ＨＢ１０２の不純物濃度とが同じである。この場合、上述のように、ＩＥ効果を高めるために、ｎ型ホールバリア領域ＨＢ１０１，ＨＢ１０２の不純物濃度を高くすると、寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生しやすくなるため、破壊耐性が低くなる懸念がある。
【０１８４】
それに対して、本実施の形態では、ｎ型ホールバリア領域ＨＢ１の不純物濃度とｎ型ホールバリア領域ＨＢ２の不純物濃度とを相違させ、ｎ型ホールバリア領域ＨＢ２の不純物濃度を、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高くしている。これにより、ＩＥ効果を高めてオン電圧をより低減することができるとともに、寄生ｎｐｎバイポーラトランジスタ（上記ｎｐｎバイポーラトランジスタＢＰ２に相当）が動作してラッチアップが発生してしまうのを、抑制または防止することができるため、半導体装置の信頼性を向上させることができる。その理由について、以下で具体的に説明する。
【０１８５】
寄生ｎｐｎバイポーラトランジスタ（上記ｎｐｎバイポーラトランジスタＢＰ２に相当）が動作してラッチアップが発生する可能性があるのは、アクティブセル領域ＬＣａにおいてであり、ホールコレクタセル領域ＬＣｃにおいては、そのような寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生するという懸念は無い。なぜなら、アクティブセル領域ＬＣａにおいては、ｎ＋型エミッタ領域ＮＥが設けられているが、ホールコレクタセル領域ＬＣｃにおいては、ｎ＋型エミッタ領域ＮＥに相当するｎ型の半導体領域は形成されていないからである。すなわち、溝Ｔ３と溝Ｔ４とに挟まれた部分の半導体基板ＳＳ（ホールコレクタセル領域ＬＣｃ）においては、ｐ型ボディ領域ＰＢ上には、エミッタ電極ＥＥに電気的に接続されたｎ型の半導体領域（ｎ型のエミッタ領域）は形成されていない。アクティブセル領域ＬＣａにおいては、ｎ＋型エミッタ領域ＮＥと、ｐ型ボディ領域ＰＢと、ｎ型ホールバリア領域ＨＢ１とにより、寄生ｎｐｎバイポーラトランジスタが形成され、この寄生ｎｐｎバイポーラトランジスタがターンオンしてしまい、ラッチアップが発生する懸念がある。しかしながら、ホールコレクタセル領域ＬＣｃにおいては、ｐ型ボディ領域ＰＢの上部にｎ＋型エミッタ領域ＮＥに相当するｎ型の半導体領域は形成されていないため、そのような寄生ｎｐｎバイポーラトランジスタは形成されず、従って、そのような寄生ｎｐｎバイポーラトランジスタがターンオンしてラッチアップが発生する懸念は無い。
【０１８６】
従って、ホールコレクタセル領域ＬＣｃに形成されているｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしても、寄生ｎｐｎバイポーラトランジスタがターンオンしてラッチアップが発生する懸念は無い。そして、ホールコレクタセル領域ＬＣｃに形成されているｎ型ホールバリア領域ＨＢ２の不純物濃度を高くすることは、ＩＥ効果を高めてオン電圧を低減することに寄与することができる。
【０１８７】
一方、アクティブセル領域ＬＣａに形成されているｎ型ホールバリア領域ＨＢ１の不純物濃度を高くしてしまうと、寄生ｎｐｎバイポーラトランジスタがターンオンしてラッチアップが発生しやすくなるため、半導体装置の信頼性を低下させてしまう。
【０１８８】
つまり、ＩＥ効果を高めてオン電圧を低減するという観点だけで考えると、ｎ型ホールバリア領域ＨＢ１とｎ型ホールバリア領域ＨＢ２との両方の不純物濃度を高くすることが望ましいが、寄生ｎｐｎバイポーラトランジスタがターンオンしてラッチアップが発生するのをできるだけ防止するという観点では、ｎ型ホールバリア領域ＨＢ１の不純物濃度は、ある程度低くすることが望ましい。
【０１８９】
本実施の形態では、ｎ型ホールバリア領域ＨＢ１の不純物濃度とｎ型ホールバリア領域ＨＢ２の不純物濃度とを相違させ、ｎ型ホールバリア領域ＨＢ２の不純物濃度を、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高くしている。ｎ型ホールバリア領域ＨＢ１の不純物濃度を低くしたことにより、寄生ｎｐｎバイポーラトランジスタがターンオンしてラッチアップが発生するのを、抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。そして、ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしたことにより、ＩＥ効果を高めてオン電圧を低減することができる。従って、半導体装置の性能を向上させることができる。
【０１９０】
このように、本実施の形態では、ｎ型ホールバリア領域ＨＢ１，ＨＢ２のうち、ｎ型ホールバリア領域ＨＢ１は、寄生ｎｐｎバイポーラトランジスタが形成されるアクティブセル領域ＬＣａに形成されているため、不純物濃度を低くして、ラッチアップの発生をできるだけ防ぐようにしている。また、ｎ型ホールバリア領域ＨＢ１，ＨＢ２のうち、ｎ型ホールバリア領域ＨＢ２は、寄生ｎｐｎバイポーラトランジスタが形成されないホールコレクタセル領域ＬＣｃに形成されているため、不純物濃度を高くすることで、ＩＥ効果を高めて、オン電圧を低くしている。これにより、半導体装置の信頼性の低下を防ぎながら、オン電圧をより低減することができる。従って、半導体装置の性能の向上（具体的にはオン電圧の低減）と、半導体装置の信頼性の向上とを、両立させることができる。
【０１９１】
図３１は、本実施の形態の半導体装置の部分拡大断面図であり、上記図５の一部、具体的にはアクティブセル領域ＬＣａ（アクティブセクションＬＣａａ）およびホールコレクタセル領域ＬＣｃ、が拡大して示してある。
【０１９２】
本実施の形態では、上述のように、ｎ型ホールバリア領域ＨＢ１の不純物濃度を、ｎ型ホールバリア領域ＨＢ２の不純物濃度よりも低くしている。これを反映して、図３１に示されるように、溝Ｔ１，Ｔ２で挟まれた領域（アクティブセル領域ＬＣａ）における半導体基板ＳＳの表面Ｓａからｐ型ボディ領域ＰＢの底面までの深さ（距離）Ｄ１は、溝Ｔ３，Ｔ４で挟まれた領域（ホールコレクタセル領域ＬＣｃ）における半導体基板ＳＳの表面Ｓａからｐ型ボディ領域ＰＢの底面までの深さ（距離）Ｄ２よりも深く（大きく）なっている。すなわち、Ｄ１＞Ｄ２となっている。このＤ１＞Ｄ２の関係は、上記図２０の工程でｐ型ボディ領域ＰＢを形成した段階で得られ、製造された半導体装置においても維持されている。ここで、溝Ｔ１，Ｔ２で挟まれた領域（アクティブセル領域ＬＣａ）におけるｐ型ボディ領域ＰＢの底面（下面）は、ｎ型ホールバリア領域ＨＢ１とｐ型ボディ領域ＰＢとの間の境界面（ｐｎ接合面）に対応している。また、溝Ｔ３，Ｔ４で挟まれた領域（ホールコレクタセル領域ＬＣｃ）におけるｐ型ボディ領域ＰＢの底面（下面）は、ｎ型ホールバリア領域ＨＢ２とｐ型ボディ領域ＰＢとの間の境界面（ｐｎ接合面）に対応している。つまり、アクティブセル領域ＬＣａにおけるｐ型ボディ領域ＰＢの底面の深さ位置Ｐ３は、ホールコレクタセル領域ＬＣｃにおけるｐ型ボディ領域ＰＢの底面の深さ位置Ｐ４よりも、深い。このため、アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおけるｐ型ボディ領域ＰＢの厚み（上記深さＤ１と同じ）は、ホールコレクタセル領域ＬＣｃにおけるｐ型ボディ領域ＰＢの厚み（上記深さＤ２と同じ）よりも大きくなる。このようになる理由は、上記図２９および図３０を参照して説明したのと同様である。
【０１９３】
アクティブセル領域ＬＣａにおいては、ｎ型ホールバリア領域ＨＢ１の不純物濃度を低くしたことにより、ｐ型ボディ領域ＰＢの底面の位置が深くなり、ｐ型ボディ領域ＰＢの厚みが大きくなる。これにより、ｐ型ボディ領域ＰＢの抵抗（上記ベース抵抗Ｒｂに相当）が小さくなるため、寄生ｎｐｎバイポーラトランジスタが動作してラッチアップが発生する現象が生じにくくなる。一方、ホールコレクタセル領域ＬＣｃにおいては、ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしたことにより、ｐ型ボディ領域ＰＢの底面の位置が浅くなり、ｐ型ボディ領域ＰＢの厚みが小さくなっても、寄生ｎｐｎバイポーラトランジスタが形成されていないため、悪影響は生じずに済む。
【０１９４】
また、ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高いが、ｎ型ホールバリア領域ＨＢ２の不純物濃度が、ｎ型ホールバリア領域ＨＢ１の不純物濃度の２倍以上であることが、より好ましい。これにより、オン電圧の低減効果を、的確に得ることができるようになる。
【０１９５】
また、ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしても、ある程度の不純物濃度で、オン電圧の低減効果は飽和する（後述の図３２参照）。また、ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしすぎると、ターンオフ時のホールコレクタセル領域ＬＣｃからエミッタ電極ＥＥ側への正孔の排出作用が、低下する懸念がある。この観点で、ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度の２５倍以下であることが、より好ましい。
【０１９６】
従って、ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度の２〜２５倍であることが、特に好ましい。
【０１９７】
また、ｎ型ホールバリア領域ＨＢ１の不純物濃度は、２×１０１６／ｃｍ３以下が好ましい。
【０１９８】
図３２は、ｎ型ホールバリア領域の不純物濃度と、オン電圧との相関を示すグラフであり、シミュレーション結果が示されている。図３２のグラフの横軸は、ｎ型ホールバリア領域ＨＢ１の不純物濃度に対するｎ型ホールバリア領域ＨＢ２の不純物濃度の比（濃度比）に対応している。すなわち、ｎ型ホールバリア領域ＨＢ２の不純物濃度をＮ２とし、ｎ型ホールバリア領域ＨＢ１の不純物濃度をＮ１としたときの、Ｎ２／Ｎ１の値が、図３２のグラフの横軸に対応している。但し、図３２の横軸は、対数軸である。また、図３２のグラフの縦軸は、オン電圧（オン状態でのエミッタ電極とコレクタ電極との間の電圧）に対応しているが、Ｎ２／Ｎ１の値が１のときのオン電圧で規格化してある。
【０１９９】
図３２のグラフから、ｎ型ホールバリア領域ＨＢ１の不純物濃度を固定し、ｎ型ホールバリア領域ＨＢ２の不純物濃度を大きくしていくと、すなわち、図３２のグラフの横軸の値（Ｎ２／Ｎ１）を大きくしていくと、オン電圧を低減させることができることが分かる。これは、ｎ型ホールバリア領域ＨＢ２の不純物濃度を大きくすれば、ＩＥ効果が高まり、オン電圧が低減することを示している。ｎ型ホールバリア領域ＨＢ２の不純物濃度（Ｎ２）がｎ型ホールバリア領域ＨＢ１の不純物濃度（Ｎ１）と同じ場合を基準にし、ｎ型ホールバリア領域ＨＢ２の不純物濃度（Ｎ２）を、ｎ型ホールバリア領域ＨＢ１の不純物濃度（Ｎ１）の２５倍にすれば、オン電圧を約４％低減させることができる。図３２のグラフにおいて、ｎ型ホールバリア領域ＨＢ２の不純物濃度（Ｎ２）を、ｎ型ホールバリア領域ＨＢ１の不純物濃度（Ｎ１）の２５倍よりも更に大きくしても、オン電圧の値はほぼ飽和してしまい、オン電圧の更なる低減効果は小さい。なお、オン電圧が低くなることは、オン抵抗が低くなることにも対応している。
【０２００】
また、本実施の形態では、ホールコレクタセル領域ＬＣｃを設けていることにより、オフ動作を行ったときに、ｎ型ベース領域に蓄積されている正孔を、ホールコレクタセル領域ＬＣｃからも、エミッタ電極ＥＥ側に排出することができるため、ターンオフ損失を小さくすることができる。本実施の形態では、このホールコレクタセル領域ＬＣｃに形成されたｎ型ホールバリア領域ＨＢ２の不純物濃度を高くすることで、ＩＥ効果を高めてオン電圧を低減させている。ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしても、正孔の排出経路は変わらないため、オフ時に正孔が排出され難くならずに済む。従って、ＩＧＢＴのターンオフ損失を小さくして、ＩＧＢＴのスイッチング速度を向上させることができ、半導体装置の性能を向上させることができる。
【０２０１】
ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２は、ホールバリア用の半導体領域であり、ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２の直下に正孔が蓄積されるようになっている。このため、ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２は、ｎ−型ドリフト領域ＮＤよりも高不純物濃度になっており、それによって、ｎ型ホールバリア領域ＨＢ１およびｎ型ホールバリア領域ＨＢ２に隣接する部分のｎ−型ドリフト領域ＮＤに正孔が蓄積される。これにより、チャネル電流を引き込みやすくなるため、オン電圧（オン抵抗）を低減することができる。
【０２０２】
本実施の形態では、ｎ型ホールバリア領域ＨＢ１の不純物濃度を高くし過ぎると、寄生ｎｐｎバイポーラトランジスタ（ＢＰ２）に起因するラッチアップが発生する懸念があることから、ｎ型ホールバリア領域ＨＢ１の不純物濃度はある程度抑える。一方、ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くしても、寄生ｎｐｎバイポーラトランジスタに起因するラッチアップは発生しないことから、ｎ型ホールバリア領域ＨＢ２の不純物濃度は、ｎ型ホールバリア領域ＨＢ１の不純物濃度よりも高くする。ｎ型ホールバリア領域ＨＢ２の不純物濃度を高くすることで、ｎ型ホールバリア領域ＨＢ２の直下に蓄積される正孔の濃度も高くなる。これにより、ｎ型ホールバリア領域ＨＢ１の直下に正孔がより蓄積されやすくなるため、ｎ型ホールバリア領域ＨＢ１の直下に蓄積される正孔の濃度が高くなり、アクティブセル領域ＬＣａでチャネル電流を引き込みやすくなって、オン電圧を低減することができる。更に、ホールコレクタセル領域ＬＣｃでエミッタ電極ＥＥ側へ抜けてしまうキャリアも低減されるため、これもオン電圧の低減に寄与することができる。
【０２０３】
＜半導体装置を用いた電子システムについて＞
次に、本実施の形態の半導体装置ＣＰを用いた電子システム（電子装置）の一例について説明する。図３３は、本実施の形態の半導体装置ＣＰを用いた電子システム（電子装置）の一例、ここでは電気自動車システム、を示す説明図（回路ブロック図）である。
【０２０４】
図３３に示される電子システム、ここでは電気自動車システム、は、モータＭＯＴなどの負荷と、インバータ（インバータ回路）ＩＮＶと、電源ＢＡＴと、制御部（制御回路、コントローラ）ＣＴＣとを有している。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。上記半導体装置ＣＰは、インバータＩＮＶの構成要素である。
【０２０５】
図３３の電子システムにおいては、電源ＢＡＴが、リレーＲＹおよびコンバータ（昇圧コンバータ）ＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの電圧（電力）がインバータＩＮＶに供給されるようになっている。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの電圧（直流電圧）は、コンバータＣＮＶでモータ駆動に適した電圧に変換（昇圧）されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が、接続状態となるか切断状態となるかを、リレーＲＹによって切り替えることができる。
【０２０６】
また、インバータＩＮＶにはモータＭＯＴが接続され、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧（直流電力）は、インバータＩＮＶで交流電圧（交流電力）に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧（交流電力）によって駆動される。
【０２０７】
モータＭＯＴは、自動車のタイヤ（車輪）などを回転（駆動）させることができる。
【０２０８】
例えば、ハイブリッド車の場合は、モータＭＯＴの出力軸とエンジンＥＮＧの出力軸とが、動力分配機構ＢＫで合成され、そのトルクは、車軸ＳＧへ伝達される。車軸ＳＧはディファレンシャルＤＦを介して駆動輪ＤＴＲと連動する。大きな駆動力が必要とされる場合などには、エンジンＥＮＧとともにモータＭＯＴを駆動し、それらの出力トルクは、動力分配機構ＢＫで合成され、車軸ＳＧを介して駆動輪ＤＴＲに伝達されて、駆動輪ＤＴＲを駆動することができる。それほど大きな駆動力が必要とされない場合（例えば一定速度で走行する場合）などには、エンジンＥＮＧを停止し、モータＭＯＴのみで駆動輪ＤＴＲを駆動することができる。また、ハイブリッド車の場合は、モータＭＯＴに加えてエンジンＥＮＧも必要であるが、エンジンを有さない電気自動車の場合は、エンジンＥＮＧは省略することができる。
【０２０９】
インバータＩＮＶには、制御部ＣＴＣも接続されており、この制御部ＣＴＣによってインバータＩＮＶが制御されるようになっている。すなわち、電源ＢＡＴからインバータＩＮＶに直流電圧（直流電力）が供給され、制御部ＣＴＣにより制御されたインバータＩＮＶによって交流電圧（交流電力）に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。制御部ＣＴＣは、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶも、制御部ＣＴＣによって制御することができる。
【０２１０】
インバータＩＮＶは、３相に対応して６つのＩＧＢＴ１０と６つのダイオード（フリーホイールダイオード）１１とを有しており、各ＩＧＢＴ１０は、上記半導体装置ＣＰにより構成されている。すなわち、図３３のインバータＩＮＶは、上記半導体装置ＣＰを６個含んでおり、１つの半導体装置ＣＰが１つのＩＧＢＴ１０を構成している。インバータＩＮＶが、ＩＧＢＴ１０とダイオード１１との組を合計６組含んでいるのは、モータＭＯＴが３相モータだからであり、モータＭＯＴが２相モータの場合は、インバータＩＮＶは、ＩＧＢＴ１０とダイオード１１との組を合計４組含むことになる。
【０２１１】
すなわち、３相の各相において、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給される電源電位（ＶＣＣ）とモータＭＯＴの入力電位との間に、ＩＧＢＴ１０とダイオード１１とが逆並列に接続されており、モータＭＯＴの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ１０とダイオード１１とが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴ１０と２つのダイオード１１とが設けられており、３相で合計６つのＩＧＢＴ１０と６つのダイオード１１とが設けられている。そして、個々のＩＧＢＴ１０のゲート電極には、制御部ＣＴＣが接続されており、この制御部ＣＴＣによって、ＩＧＢＴ１０が制御されるようになっている。
【０２１２】
制御部ＣＴＣによってＩＧＢＴ１０を流れる電流を制御することにより、モータＭＯＴを駆動（回転）させるようになっている。すなわち、制御部ＣＴＣによってＩＧＢＴ１０のオン／オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴ１０をオン／オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴ１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴ１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴ１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴ１０と逆並列にダイオード１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
【０２１３】
このように、本実施の形態の電子システムまたは電子装置は、電源（ここでは電源ＢＡＴ）と負荷（ここではモータＭＯＴ）とにそれぞれ電気的に接続されてその負荷を駆動する半導体装置ＣＰと、その半導体装置ＣＰを制御する制御部（ここでは制御部ＣＴＣ）とを有している。
【０２１４】
図３３に示される電子システムにおいては、電源ＢＡＴの直流電圧（直流電力）をインバータＩＮＶで交流電圧（交流電力）に変換して、モータＭＯＴを駆動するため、インバータＩＮＶでの電力損失を低減させることが求められる。そして、インバータＩＮＶでの電力損失は、ＩＧＢＴ１０での電力損失が占める割合が大きい。それに対して、本実施の形態の半導体装置ＣＰは、上述のように、オン電圧を低減させることができるため、半導体装置ＣＰで構成されるＩＧＢＴ１０のオン電圧を低減させることができる。これにより、ＩＧＢＴ１０での電力損失（電力消費）を低減することができ、従って、インバータＩＮＶでの電力損失（電力消費）を低減させることができる。このため、電源ＢＡＴの電力がインバータＩＮＶで消費されるのを抑制しながら、モータＭＯＴを駆動することができるため、電子システム全体の電力効率を向上させることができる。
【０２１５】
また、後述の実施の形態２または実施の形態３の半導体装置を、図３３の電子システムに適用することもできる。
【０２１６】
（実施の形態２）
図３４は、本実施の形態２の半導体装置の要部断面図である。図３４には、上記実施の形態１の上記図５に相当する断面領域が示されている。
【０２１７】
図３４に示される本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、以下の点である。
【０２１８】
すなわち、本実施の形態２の半導体装置では、図３４にも示されるように、溝Ｔ３，Ｔ４のそれぞれの深さが、溝Ｔ１，Ｔ２のそれぞれの深さよりも深くなっている。すなわち、溝Ｔ３，Ｔ４のそれぞれの底面の深さ位置は、溝Ｔ１，Ｔ２のそれぞれの底面の深さ位置よりも深い位置にある。言い換えると、溝Ｔ１，Ｔ２のそれぞれの深さは、溝Ｔ３，Ｔ４のそれぞれの深さよりも浅くなっており、溝Ｔ１，Ｔ２のそれぞれの底面の深さ位置は、溝Ｔ３，Ｔ４のそれぞれの底面の深さ位置よりも浅い位置にある。これを反映して、溝Ｔ３，Ｔ４にゲート絶縁膜ＧＩを介して埋め込まれたトレンチゲート電極ＴＧ３，ＴＧ４のそれぞれの底面の深さ位置は、溝Ｔ１，Ｔ２にゲート絶縁膜ＧＩを介して埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２のそれぞれの底面の深さ位置よりも、深い位置にある。言い換えると、トレンチゲート電極ＴＧ１，ＴＧ２のそれぞれの底面の深さ位置は、トレンチゲート電極ＴＧ３，ＴＧ４のそれぞれの底面の深さ位置よりも、浅い位置にある。
【０２１９】
本実施の形態２の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２２０】
次に、本実施の形態２の半導体装置の製造工程について説明する。図３５〜図３９は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図９〜図２６に相当する領域の断面図が示されている。
【０２２１】
本実施の形態２の半導体装置の製造工程は、溝Ｔ１，Ｔ２と、溝Ｔ３，Ｔ４とを、別工程で形成し、かつ、溝Ｔ３，Ｔ４の深さを、溝Ｔ１，Ｔ２の深さよりも深くすること以外は、上記実施の形態１の半導体装置の製造工程と基本的には同じである。従って、ここでは、本実施の形態２の製造工程のうち、溝Ｔ１，Ｔ２，溝Ｔ３，Ｔ４を形成する工程について説明する。
【０２２２】
上記ハードマスク膜ＨＭを形成する工程までは、本実施の形態２の製造工程も、上記実施の形態１と同様であるので、ここでは、その繰り返しの説明は省略する。
【０２２３】
上記実施の形態１と同様にして、上記ハードマスク膜ＨＭ形成工程まで行った後、本実施の形態２においては、図３５に示されるように、ハードマスク膜ＨＭ上に、フォトリソグラフィ技術を用いて、レジストパターンＲ４ａを形成する。上記レジストパターンＲ４は、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４形成用の開口部を有していたが、レジストパターンＲ４ａは、溝Ｔ１，Ｔ２形成用の開口部を有しているが、溝Ｔ３，Ｔ４形成用の開口部は有していない。それから、図３６に示されるように、レジストパターンＲ４ａをエッチングマスクとして用いて、ハードマスク膜ＨＭおよび半導体基板ＳＳを順次エッチング（例えばドライエッチング）することにより、ハードマスク膜ＨＭおよび半導体基板ＳＳに溝Ｔ１，Ｔ２を形成する。その後、不要になったレジストパターンＲ４ａを、アッシングなどにより除去する。
【０２２４】
次に、図３７に示されるように、ハードマスク膜ＨＭ上に、フォトリソグラフィ技術を用いて、レジストパターンＲ４ｂを形成する。レジストパターンＲ４ｂは、溝Ｔ３，Ｔ４形成用の開口部を有しているが、溝Ｔ１，Ｔ２形成用の開口部は有していない。それから、図３８に示されるように、レジストパターンＲ４ｂをエッチングマスクとして用いて、ハードマスク膜ＨＭおよび半導体基板ＳＳを順次エッチング（例えばドライエッチング）することにより、ハードマスク膜ＨＭおよび半導体基板ＳＳに溝Ｔ３，Ｔ４を形成する。溝Ｔ３，Ｔ４の各深さは、溝Ｔ１，Ｔ２の各深さよりも深い。その後、不要になったレジストパターンＲ４ｂを、アッシングなどにより除去する。その後、図３９に示されるように、不要になったハードマスク膜ＨＭを、ウェットエッチングなどにより、除去する。
【０２２５】
また、ここでは、溝Ｔ１，Ｔ２を先に形成してから、その後に溝Ｔ３，Ｔ４を形成する場合について説明したが、溝Ｔ３，Ｔ４を先に形成してから、その後に溝Ｔ１，Ｔ２を形成することもできる。
【０２２６】
以降の工程は、上記実施の形態１の上記図１７〜図２６の工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２２７】
本実施の形態２では、上記実施の形態１で得られた効果に加えて、更に次のような効果も得ることができる。
【０２２８】
すなわち、本実施の形態２では、溝Ｔ３，Ｔ４のそれぞれの深さが、溝Ｔ１，Ｔ２のそれぞれの深さよりも深い。溝Ｔ３，Ｔ４の深さを深くしたことにより、ホールコレクタセル領域ＬＣｃにおいて、正孔の蓄積量が増加し、オン電圧の低減効果を高めることができる。一方、溝Ｔ１，Ｔ２の深さは、溝Ｔ３，Ｔ４の深さよりも浅くしたことにより、トレンチゲート電極ＴＧ１，ＴＧ２と半導体基板ＳＳとの間に形成されるゲート容量を抑制することができるため、スイッチング特性を向上させることができる。
【０２２９】
ＩＥ効果をできるだけ高めて、オン電圧をできるだけ低減するためには、溝Ｔ１，Ｔ２，Ｔ３，Ｔ４の深さを深くすることが有効である。これにより、エミッタ電極ＥＥ側への正孔の抜け道が、深い溝Ｔ１，Ｔ２，Ｔ３，Ｔ４で挟まれた領域に制限されるため、正孔の蓄積量が増加して、オン電圧を低減しやすくなる。しかしながら、溝Ｔ１，Ｔ２に埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２は、ゲート絶縁膜ＧＩを介して半導体基板ＳＳと対向しており、半導体基板ＳＳとの間にゲート容量を形成するが、このゲート容量が大きくなると、スイッチング特性が低下する懸念がある。このため、ゲート容量を抑制して、スイッチング特性を向上させる観点では、溝Ｔ１，Ｔ２はあまり深くしないことが望ましい。一方、溝Ｔ３，Ｔ４に埋め込まれたトレンチゲート電極ＴＧ３，ＴＧ４は、ゲート電極として機能するものではないため、溝Ｔ３，Ｔ４を深くしたとしても、スイッチング特性が低下する懸念は無い。
【０２３０】
そこで、本実施の形態２では、溝Ｔ３，Ｔ４の各深さを、溝Ｔ１，Ｔ２の各深さよりも深くしている。溝Ｔ３，Ｔ４の深さを深くしたことにより、オン電圧の更なる低減を図ることができるとともに、溝Ｔ１，Ｔ２の深さを、溝Ｔ３，Ｔ４の深さよりも浅くしたことにより、トレンチゲート電極ＴＧ１，ＴＧ２と半導体基板ＳＳとの間に形成されるゲート容量を抑制することができるため、スイッチング特性を向上させることができる。従って、半導体装置の性能を、より向上させることができる。
【０２３１】
（実施の形態３）
図４０は、本実施の形態３の半導体装置の要部断面図である。図４０には、上記実施の形態１の上記図５に相当する断面領域が示されている。
【０２３２】
図４０に示される本実施の形態３の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、以下の点である。
【０２３３】
すなわち、本実施の形態３の半導体装置では、図４０にも示されるように、溝Ｔ３，Ｔ４のそれぞれの幅（上記Ｘ方向の幅）が、溝Ｔ１，Ｔ２のそれぞれの幅（上記Ｘ方向の幅）よりも大きくなっている。それを反映して、溝Ｔ３，Ｔ４にゲート絶縁膜ＧＩを介して埋め込まれたトレンチゲート電極ＴＧ３，ＴＧ４のそれぞれの幅（上記Ｘ方向の幅）が、溝Ｔ１，Ｔ２にゲート絶縁膜ＧＩを介して埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２のそれぞれの幅（上記Ｘ方向の幅）よりも大きくなっている。また、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４が、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３よりも小さくなっている（すなわちＷ４＜Ｗ３）。
【０２３４】
ここで、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４と、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３とは、上記Ｘ方向の間隔である。溝Ｔ３と溝Ｔ４との間の間隔Ｗ４は、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳの幅（上記Ｘ方向の幅）と一致しており、また、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳに形成されたｎ型ホールバリア領域ＨＢ２の幅（上記Ｘ方向の幅）とも一致している。溝Ｔ１と溝Ｔ２との間の間隔Ｗ３は、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳの幅（上記Ｘ方向の幅）と一致しており、また、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳに形成されたｎ型ホールバリア領域ＨＢ１の幅（上記Ｘ方向の幅）とも一致している。
【０２３５】
本実施の形態３の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２３６】
次に、本実施の形態３の半導体装置の製造工程について説明する。図４１〜図４４は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記図９〜図２６に相当する領域の断面図が示されている。
【０２３７】
本実施の形態３の半導体装置の製造工程は、上記図１３〜図１６の工程で溝Ｔ１，Ｔ２，Ｔ３，Ｔ４を形成する際に、溝Ｔ３，Ｔ４の幅を溝Ｔ１，Ｔ２の幅よりも大きくすること以外は、上記実施の形態１の半導体装置の製造工程と基本的には同じである。従って、ここでは、本実施の形態３の製造工程のうち、溝Ｔ１，Ｔ２，溝Ｔ３，Ｔ４を形成する工程について説明する。
【０２３８】
上記ハードマスク膜ＨＭを形成する工程までは、本実施の形態３の製造工程も、上記実施の形態１と同様であるので、ここでは、その繰り返しの説明は省略する。
【０２３９】
上記実施の形態１と同様にして、上記ハードマスク膜ＨＭ形成工程まで行った後、本実施の形態３においては、図４１に示されるように、ハードマスク膜ＨＭ上に、フォトリソグラフィ技術を用いてレジストパターンＲ４ｃを形成する。レジストパターンＲ４ｃは、溝Ｔ３，Ｔ４形成用の開口部の寸法が、上記レジストパターンＲ４と相違している。それから、レジストパターンＲ４ｃをエッチングマスクとして用いて、ハードマスク膜ＨＭをエッチング（例えばドライエッチング）することにより、ハードマスク膜ＨＭをパターニングする。その後、不要になったレジストパターンＲ４ｃを、アッシングなどにより除去する。図４２には、この段階が示されている。
【０２４０】
次に、図４３に示されるように、パターニングされたハードマスク膜ＨＭをエッチングマスクとして用いて、半導体基板ＳＳをエッチング（例えば異方性ドライエッチング）することにより、半導体基板ＳＳに溝Ｔ１，Ｔ２，Ｔ３，Ｔ４を形成する。その後、図４４に示されるように、不要になったハードマスク膜ＨＭを、ウェットエッチングにより除去する。形成された溝Ｔ３，Ｔ４の各幅（上記Ｘ方向の幅）は、形成された溝Ｔ１，Ｔ２の各幅（上記Ｘ方向の幅）よりも大きい。これを反映して、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４は、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３よりも小さくなっている（すなわちＷ４＜Ｗ３）。
【０２４１】
以降の工程は、上記実施の形態１の上記図１７〜図２６の工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２４２】
本実施の形態３では、上記実施の形態１で得られた効果に加えて、更に次のような効果も得ることができる。
【０２４３】
すなわち、本実施の形態３では、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４は、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３よりも小さい（すなわちＷ４＜Ｗ３）。溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を小さくしたことにより、ホールコレクタセル領域ＬＣｃにおいて、正孔の蓄積量が増加し、オン電圧の低減効果を高めることができる。一方、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３は、間隔Ｗ４よりも大きくしたことにより、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳに、上記電界効果トランジスタＦＥの構造を、的確に形成しやすくなる。
【０２４４】
ＩＥ効果をできるだけ高めて、オン電圧をできるだけ低減するためには、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３と、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４とを、小さくすることが有効である。これにより、エミッタ電極ＥＥ側への正孔の抜け道が狭くなるため、正孔の蓄積量が増加して、オン電圧を低減しやすくなる。
【０２４５】
しかしながら、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳには、上記電界効果トランジスタＦＥの構造を的確に形成する必要がある。例えば、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳには、ソース領域となるｎ型半導体領域（ここではｎ＋型エミッタ領域ＮＥに対応）と、ドレイン領域となるｎ型半導体領域（ここではｎ型ホールバリア領域ＨＢ１に対応）と、チャネル形成領域となるｐ型半導体領域（ここでは溝Ｔ１，Ｔ２の側面に隣接する部分のｐ型ボディ領域ＰＢ）とを、的確に形成する必要がある。
【０２４６】
溝Ｔ１と溝Ｔ２との間の間隔Ｗ３は、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳの幅（上記Ｘ方向の幅）に対応している。このため、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３を小さくしてしまうと、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳの幅が小さくなり、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳに、上記電界効果トランジスタＦＥの構造を的確に形成することが難しくなってしまう。一方、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳには、上記電界効果トランジスタＦＥの構造は形成する必要が無いため、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４が小さくなっても、従って、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳの幅（上記Ｘ方向の幅）が小さくなっても、製造上の不具合は生じにくい。
【０２４７】
そこで、本実施の形態３では、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を小さくしたことにより、オン電圧の更なる低減を図ることができるとともに、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３を溝Ｔ３と溝Ｔ４との間の間隔Ｗ４よりも大きくしたことにより、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳに、上記電界効果トランジスタＦＥの構造を容易かつ的確に形成することができる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になる。
【０２４８】
また、本実施の形態３では、上述のように、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３よりも小さくすることが重要である。それを実現する手法として、上記図４０の場合は、溝Ｔ３，Ｔ４の各幅（上記Ｘ方向の幅）を、溝Ｔ１，Ｔ２の各幅（上記Ｘ方向の幅）よりも大きくしている。溝Ｔ３，Ｔ４の幅を大きくした分、溝Ｔ３と溝Ｔ４とに挟まれた領域の半導体基板ＳＳの幅（上記Ｘ方向の幅）を小さくすることができ、従って、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を小さくすることができる。
【０２４９】
他の形態として、溝Ｔ３，Ｔ４の各幅を、溝Ｔ１，Ｔ２の各幅と同じにしながら、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３よりも小さくすることもできる。そのような場合であっても、溝Ｔ３と溝Ｔ４との間の間隔Ｗ４を小さくしたことにより、オン電圧の更なる低減を図ることができるとともに、溝Ｔ１と溝Ｔ２との間の間隔Ｗ３を溝Ｔ３と溝Ｔ４との間の間隔Ｗ４よりも大きくしたことにより、溝Ｔ１と溝Ｔ２とに挟まれた領域の半導体基板ＳＳに、上記電界効果トランジスタＦＥの構造を容易かつ的確に形成することができる。
【０２５０】
また、本実施の形態３と上記実施の形態２とを組み合わせることもできる。この場合、本実施の形態３の半導体装置においても、上記実施の形態２のように、溝Ｔ３，Ｔ４の各深さが、溝Ｔ１，Ｔ２の各深さよりも深くなる。これにより、ゲート容量を抑制しながら、オン電圧の更なる低減を図ることができる。
【０２５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５２】
１０  ＩＧＢＴ
１１  ダイオード
ＢＡＴ  電源
ＢＥ  裏面電極
ＢＰ１  ｐｎｐバイポーラトランジスタ
ＢＰ２  ｎｐｎバイポーラトランジスタ
ＣＮＶ  コンバータ
ＣＰ  半導体装置
ＣＲ  セル形成領域
ＣＴ  コンタクト溝
ＣＴＣ  制御部
ＤＦ  ディファレンシャル
ＤＰＳ  ドープトポリシリコン膜
ＤＴＲ  駆動輪
ＥＥ  エミッタ電極
ＥＮＧ  エンジン
ＦＥ  電界効果トランジスタ
ＦＰ  フィールドプレート
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート配線
ＧＲ  ガードリング
ＧＴＧ  接続部
ＨＢ１，ＨＢ２，ＨＢ１０１，ＨＢ１０２  ｎ型ホールバリア領域
ＨＭ  ハードマスク膜
ＩＦ  絶縁膜
ＩＬ  層間絶縁膜
ＩＮＶ  インバータ
ＬＣ，ＬＣ１，ＬＣ２  単位セル領域
ＬＣａ  アクティブセル領域
ＬＣａａ  アクティブセクション
ＬＣａｉ  インアクティブセクション
ＬＣｃ  ホールコレクタセル領域
ＬＣｉ  インアクティブセル領域
ＭＯＴ  モータ
ＮＤ  ｎ−型ドリフト領域
ＮＥ  ｎ＋型エミッタ領域
ＮＳ  ｎ型フィールドストップ層
ＯＰＥ  エミッタ用開口部
ＯＰＧ  ゲート用開口部
Ｐ１，Ｐ２，Ｐ３，Ｐ４  深さ位置
ＰＡ  絶縁膜
ＰＢ  ｐ型ボディ領域
ＰＢＣ  ｐ＋型ボディコンタクト領域
ＰＣ  ｐ＋型コレクタ層
ＰＤＥ  エミッタ用パッド
ＰＤＧ  ゲート用パッド
ＰＦ，ＰＦｐ  ｐ型フローティング領域
ＰＬＰ  ｐ＋型ラッチアップ防止領域
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ４ａ，Ｒ４ｂ，Ｒ４ｃ  レジストパターン
ＲＹ  リレー
Ｓａ  表面
Ｓｂ  裏面
ＳＧ  車軸
ＳＳ  半導体基板
Ｔ１，Ｔ２，Ｔ３，Ｔ４  溝
ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４  トレンチゲート電極
ＴＧｃ  連結トレンチゲート電極
ＴＧｐ  端部トレンチゲート電極
ＴＧｗ  ゲート引き出し部
ＴＧｚ  端部連結トレンチゲート電極
Ｗａ，Ｗｂ，Ｗｉ，Ｗ１，Ｗ２，Ｗ３，Ｗ４  幅
【図１】
2017022311.tif 000003
【図２】
2017022311.tif 000004
【図３】
2017022311.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2017022311.tif 000009
【図８】
2017022311.tif 000010
【図９】
2017022311.tif 000011
【図１０】
2017022311.tif 000012
【図１１】
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【図１２】
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【図１３】
2017022311.tif 000015
【図１４】
2017022311.tif 000016
【図１５】
2017022311.tif 000017
【図１６】
2017022311.tif 000018
【図１７】
2017022311.tif 000019
【図１８】
2017022311.tif 000020
【図１９】
2017022311.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2017022311.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
2017022311.tif 000036
【図３５】
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【図３６】
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【図３７】
2017022311.tif 000039
【図３８】
2017022311.tif 000040
【図３９】
2017022311.tif 000041
【図４０】
2017022311.tif 000042
【図４１】
2017022311.tif 000043
【図４２】
2017022311.tif 000044
【図４３】
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【図４４】
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