(57)【要約】      （修正有）【課題】レイアウト面積の増大を抑制しつつ、ＡＤ変換時に冗長非冗長変換およびＣＤＳ処理を行うデジタル演算回路および固体撮像装置を提供する。【解決手段】冗長非冗長変換制御回路１３は、選択信号ＳＥＬ０、ＳＥＬ１に基づいて冗長データＤＵ、ＤＬから選択データＤＡＮＸへの変換を制御し、ビット反転制御回路１４は、反転信号ＩＮＶＸがオフの場合、選択データＤＡＮＸに基づいて１ビットカウンタ１５を動作させるとともに、前段のビット処理部Ａ１〜ＡＮからのデジタル値Ｄ＿ＩＮを桁上がりとして１ビットカウンタ１５に伝播させ、反転信号ＩＮＶＸがオンの場合、１ビットカウンタ１５に保持されている値を反転させ、１ビットカウンタ１５は、ビット反転制御回路１４からの出力に基づいて１ビット分のカウント動作を行うとともに、自分が保持している値をデジタル値Ｄ＿ＯＵＴとして次段のビット処理部Ａ１〜ＡＮに出力する。【選択図】図４
2017041844.tif 000002
【特許請求の範囲】
【請求項１】
冗長データに基づいて１ビット分のカウント動作を行うビット処理部がＮ（Ｎは２以上の整数）段分接続され、下位ビットに対応したビット処理部のデータの反転結果に基づいて、上位ビットに対応したビット処理部のデータが反転されるデジタル演算回路。
【請求項２】
第１デジタル値が前記Ｎ段分のビット処理部に保持された後、前記ビット処理部に保持された値が反転され、それから第２デジタル値に基づいて前記Ｎ段分のビット処理部がカウント動作することで、前記第１デジタル値と前記第２デジタル値との差分が前記Ｎ段分のビット処理部に保持される請求項１に記載のデジタル演算回路。
【請求項３】
前記ビット処理部は、
前記冗長データから非冗長データへの変換を制御する冗長非冗長変換制御回路と、
前記冗長非冗長変換制御回路の制御結果に基づいてクロック入力が制御され、前記クロック入力の立ち上がりに従ってデータを反転させる１ビットカウンタと、
前記１ビットカウンタに保持されているデータの反転制御を行うビット反転制御回路とを備える請求項１または２に記載のデジタル演算回路。
【請求項４】
光電変換した電荷を蓄積する画素が配置された画素アレイ部と、
前記画素から出力された画素信号をＡＤ変換するＡＤＣ回路とを備え、
前記ＡＤＣ回路は、
冗長データに基づいて１ビット分のカウント動作を行うビット処理部がＮ段分接続され、下位ビットに対応したビット処理部のデータの反転結果に基づいて、上位ビットに対応したビット処理部のデータが反転されるデジタル演算回路を備える固体撮像装置。  
【請求項５】
前記デジタル演算回路は、リセットレベルのデジタル値を前記Ｎ段分のビット処理部が保持した後、前記ビット処理部に保持された値を反転し、それから信号レベルのデジタル値に基づいて前記Ｎ段分のビット処理部がカウント動作することで、前記リセットレベルのデジタル値と前記信号レベルのデジタル値との差分を前記Ｎ段分のビット処理部に保持する請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタル演算回路および固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、画素信号のＡＤ変換にサイクリックＡＤ変換器を用いたものがある。このサイクリックＡＤ変換器では、レイアウト面積の増大を抑制しつつ、変換精度を容易に向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５１８７７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、レイアウト面積の増大を抑制しつつ、ＡＤ変換時に冗長非冗長変換およびＣＤＳ処理を行うことが可能なデジタル演算回路および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、デジタル演算回路は、冗長データに基づいて１ビット分のカウント動作を行うビット処理部がＮ（Ｎは２以上の整数）段分接続され、下位ビットに対応したビット処理部のデータの反転結果に基づいて、上位ビットに対応したビット処理部のデータを反転する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
【図３】図３は、図１の固体撮像装置に適用されるカラムＡＤＣ回路の１カラム分の構成例を示すブロック図である。
【図４】図４は、図３のロジック処理部の構成例を示すブロック図である。
【図５】図５は、図１の固体撮像装置における画素信号読み出し処理を示すタイミングチャートである。
【図６】図６は、図３のスイッチトキャパシタ部の構成例を示す回路図である。
【図７】図７は、図６のスイッチトキャパシタ部の伝達関数を示す図である。
【図８】図８は、図６のスイッチトキャパシタ部の動作例を示すタイミングチャートである。
【図９】図９は、図４のビット処理部の構成例を示すブロック図である。
【図１０】図１０は、図９の冗長非冗長変換制御回路の構成例を示す回路図である。
【図１１】図１１は、図９のビット処理部の入出力信号を示すブロック図である。
【図１２】図１２は、図１１のビット処理部の４ビット分の接続関係を示すブロック図である。
【図１３】図１３は、図１２のビット処理部のリセット期間における動作例を示すタイミングチャートである。
【図１４】図１４は、図１２のビット処理部の反転制御期間における動作例を示すタイミングチャートである。
【図１５】図１５は、第２実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係るデジタル演算回路および固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）された画素信号のＡＤ変換値をカラムごとに算出するカラムＡＤＣ回路４、カラムＡＤＣ回路４にて算出されたＡＤ変換値を水平方向に転送する水平レジスタ５および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。
【００１０】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出されたリセットレベルが２個のしきい値と比較されることでリセットレベルの冗長データが生成される。そして、リセットレベルの冗長データに基づいてカウント動作が行われることで、リセットレベルのデジタル値が保持される。このデジタル値の保持には、Ｄフリップフロップで構成したリップルカウンタを用いることができる。そして、リップルカウンタに保持されたリセットレベルのデジタル値が反転された後、そのリップルカウンタに保持される。なお、リセットレベルのデジタル値の反転は、リップルカウンタに保持された値がクロックの立ち上がりで反転する特性を利用することができる。
次に、画素ＰＣから読み出された信号レベルが２個のしきい値と比較されることで信号レベルの冗長データが生成される。そして、信号レベルの冗長データに基づいてカウント動作が行われる。この時、リセットレベルのデジタル値の反転データが保持されたリップルカウンタにおいて、信号レベルの冗長データに基づいてカウント動作が継続して行われることで、リセットレベルのデジタル値と信号レベルのデジタル値との差分が算出され、各画素ＰＣの信号成分がＣＤＳにてデジタル値に変換される。そして、このデジタル値は水平レジスタ５を介して水平方向に転送されることで出力信号Ｓ１として出力される。
なお、この冗長データは、１ビットを３値で表現することができる。１ビットを３値で冗長的に表現する方法として、‘００’、‘０１’、‘１０’を１ビットに割り当てることができる。この時、‘１１’は使用しないので、冗長データは１．５ビット分のデータ長を持つことができる。ここで、１ビットを３値で冗長的に表現することにより、画素ＰＣから読み出された画素信号もしくはスイッチトキャパシタ部の出力Ｖｏｕｔをしきい値と比較する時に用いられるコンパレータのオフセットによる変換誤差を低減することができる。
また、リップルカウンタに保持されたリセットレベルのデジタル値をそのリップルカウンタ上で反転させてから、そのリップルカウンタ上で信号レベルの冗長データに基づいてカウント動作を継続させることにより、リセットレベルのデジタル値および信号レベルのデジタル値を保持するラッチ回路およびリセットレベルのデジタル値と信号レベルのデジタル値との差分をとる減算回路を設けることなく、画素信号のＣＤＳ処理を実現することが可能となり、カラムＡＤＣ回路４の回路規模を低減することが可能となる。
【００１１】
図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１２】
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。
【００１３】
図３は、図１の固体撮像装置に適用されるカラムＡＤＣ回路の１カラム分の構成例を示すブロック図である。
図３において、カラムＡＤＣ回路４には、スイッチトキャパシタ部１１およびロジック処理部１２がカラムごとに設けられている。スイッチトキャパシタ部１１には、垂直信号線Ｖｌｉｎを介して画素信号Ｖｓｉｇが入力される。そして、画素信号Ｖｓｉｇのリセットレベルが２個のしきい値と比較されることにより、各ビットごとにリセットレベルの冗長データＤＵ´、ＤＬ´が生成される。この時、スイッチトキャパシタ部１１は、切り替え信号ＳＷに基づいて、画素信号Ｖｓｉｇのサンプルタイミング、画素信号Ｖｓｉｇと２個のしきい値との比較タイミングおよび演算タイミングなどを設定することができる。この冗長データＤＵ´、ＤＬ´には、画素信号Ｖｓｉｇに応じて各ビットごとに‘００’、‘０１’または‘１１’を割り当てることができる。
ロジック処理部１２では、リセットレベルの冗長データＤＵ´、ＤＬ´に基づいてカウント動作が行われることで、リセットレベルのデジタル値が保持される。このデジタル値の保持には、Ｄフリップフロップで構成したリップルカウンタを用いることができる。そして、リップルカウンタに保持されたリセットレベルのデジタル値が反転された後、その反転データがリップルカウンタに保持される。なお、リセットレベルのデジタル値の反転は、リップルカウンタに保持された値がクロックの立ち上がりで反転する特性を利用することができる。
次に、スイッチトキャパシタ部１１において、画素ＰＣから読み出された画素信号Ｖｓｉｇの信号レベルが２個のしきい値と比較されることにより、各ビットごとに信号レベルの信号レベルの冗長データＤＵ´、ＤＬ´が生成される。そして、ロジック処理部１２において、信号レベルの冗長データＤＵ´、ＤＬ´に基づいてカウント動作が行われる。この時、リセットレベルのデジタル値の反転データが保持されたリップルカウンタにおいて、信号レベルの冗長データに基づいてカウント動作が継続して行われることで、リセットレベルのデジタル値と信号レベルのデジタル値との差分が算出され、各画素ＰＣの信号成分がＣＤＳにてデジタル値に変換される。そして、このデジタル値は水平レジスタ５を介して水平方向に転送されることで出力信号Ｓ１として出力される。
【００１４】
図４は、図３のロジック処理部の構成例を示すブロック図である。
図４において、ロジック処理部１２には、ビット置換部１２Ａ、取り込みマスク部１２ＢおよびＮ（Ｎは２以上の整数）個のビット処理部Ａ１〜ＡＮが設けられている。ビット置換部１２Ａは、冗長データＤＵ´、ＤＬ´を冗長データＤＵ、ＤＬに変換する。この変換では、‘１１’という冗長データＤＵ´、ＤＬ´が ‘１０’ という冗長データＤＵ、ＤＬに変換される。取り込みマスク部１２Ｂは、ビット処理部Ａ１〜ＡＮの状態遷移期間を避けるように冗長データＤＵ、ＤＬの取り込みタイミングを設定する。ビット処理部Ａ１〜ＡＮはＮ段接続されている。そして、各ビット処理部Ａ１〜ＡＮは冗長データＤＵ、ＤＬに基づいて１ビット分のカウント動作を行うことができる。この時、ビット処理部Ａ１〜ＡＮの前段部は下位ビットに対応し、ビット処理部Ａ１〜ＡＮの後段部は上位ビットに対応させることができる。そして、各ビット処理部Ａ１〜ＡＮは、前段のビット処理部Ａ１〜ＡＮのデータの反転結果に基づいて、自段のビット処理部Ａ１〜ＡＮのデータを反転させることができる。
【００１５】
各ビット処理部Ａ１〜ＡＮには、冗長非冗長変換制御回路１３、ビット反転制御回路１４および１ビットカウンタ１５が設けられている。冗長非冗長変換制御回路１３は、選択信号ＳＥＬ０、ＳＥＬ１に基づいて冗長データＤＵ、ＤＬから選択データＤＡＮＸへの変換を制御する。選択信号ＳＥＬ０、ＳＥＬ１は、上位ビットに対応したビット処理部Ａ１〜ＡＮから順に冗長データＤＵ、ＤＬが取り込まれるように冗長データＤＵ、ＤＬの取り込みタイミングを設定することができる。ビット反転制御回路１４は、反転信号ＩＮＶＸがオフの場合、選択データＤＡＮＸに基づいて１ビットカウンタ１５を動作させるとともに、前段のビット処理部Ａ１〜ＡＮからのデジタル値Ｄ＿ＩＮを桁上がりとして１ビットカウンタ１５に伝播させることができる。ビット反転制御回路１４は、反転信号ＩＮＶＸがオンの場合、１ビットカウンタ１５に保持されている値を反転させることができる。１ビットカウンタ１５は、ビット反転制御回路１４からの出力に基づいて、１ビット分のカウント動作を行うことができる。そして、１ビットカウンタ１５は、自分が保持している値をデジタル値Ｄ＿ＯＵＴとして次段のビット処理部Ａ１〜ＡＮに出力することができる。１ビットカウンタ１５は、Ｄフリップフロップを用いることができる。なお、１ビットカウンタ１５のカウント動作は、Ｄフリップフロップに保持された値がクロックの立ち上がりで反転する特性を利用することができる。
【００１６】
図５は、図１の固体撮像装置における画素信号読み出し処理を示すタイミングチャートである。
図５において、垂直走査期間には、垂直有効画素期間ＴＶ１および垂直ブランキング期間ＴＶ２が設けられている。水平走査期間には、水平有効画素期間ＴＨ１および水平ブランキング期間ＴＨ２が設けられている。
そして、垂直有効画素期間ＴＶ１の各水平走査期間において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロア動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄおよびリセットトランジスタＴｒがオンする。そして、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出され、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
【００１７】
次に、リセット期間において、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。 
そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。そして、スイッチトキャパシタ部１１において、リセットレベルＲＬの画素信号Ｖｓｉｇが２個のしきい値と比較されることにより、冗長データＤＵ´、ＤＬ´が生成される。そして、ビット置換部１２Ａにおいて、冗長データＤＵ´、ＤＬ´が冗長データＤＵ、ＤＬに変換された後、取り込みマスク部１２Ｂを介して冗長データＤＵ、ＤＬが上位ビットから順に各ビット処理部Ａ１〜ＡＮに出力される。そして、冗長非冗長変換制御回路１３において、Ｍ（Ｍは１以上Ｎ以下の整数）ビット目に対応する冗長データＤＵとＭ−１ビット目に対応する冗長データＤＵとが加算されるように冗長データＤＵ、ＤＬが選択され、その選択データＤＡＮＸがビット反転制御回路１４に出力される。また、ビット反転制御回路１４には、前段のビット処理部Ａ１〜ＡＮから桁上がりとしてデジタル値Ｄ＿ＩＮが入力される。この時、リセット期間では反転信号ＩＮＶＸがオフされる。このため、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５では、デジタル値Ｄ＿ＩＮが１ビットカウンタ１５に伝播され、前段からの桁上がりを伴いつつ、選択データＤＡＮＸに基づいてカウント動作が行われる。この時、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５は、非同期リップルカウンタとして動作することができ、リセットレベルＲＬの画素信号Ｖｓｉｇに対応したデジタル値を保持することができる。
リセットレベルＲＬの画素信号Ｖｓｉｇに対応したデジタル値が保持されると、リセット期間から反転制御期間に遷移する。この反転制御期間では反転信号ＩＮＶＸがオンされる。この時、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５に保持されている値が上位ビットから順に反転される。さらに、最下位ビットに対応したビット処理部Ａ１の値に１を加算することで、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５に保持されている値を２の補数に変換する。この２の補数の変換により、リセットレベルＲＬの画素信号Ｖｓｉｇに対応したデジタル値を負の値として、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５に保持させることができる。
【００１８】
次に、信号読み出し期間において、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
そして、スイッチトキャパシタ部１１において、信号レベルＳＬの画素信号Ｖｓｉｇが２個のしきい値と比較されることにより、冗長データＤＵ´、ＤＬ´が生成される。そして、ビット置換部１２Ａにおいて、冗長データＤＵ´、ＤＬ´が冗長データＤＵ、ＤＬに変換された後、取り込みマスク部１２Ｂを介して冗長データＤＵ、ＤＬが上位ビットから順に各ビット処理部Ａ１〜ＡＮに取り込まれる。そして、冗長非冗長変換制御回路１３において、Ｍビット目に対応する冗長データＤＵとＭ−１ビット目に対応する冗長データＤＵとが加算されるように冗長データＤＵ、ＤＬが選択され、その選択データＤＡＮＸがビット反転制御回路１４に出力される。また、ビット反転制御回路１４には、前段のビット処理部Ａ１〜ＡＮから桁上がりとしてデジタル値Ｄ＿ＩＮが入力される。この時、信号読み出し期間では反転信号ＩＮＶＸがオフされる。このため、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５では、デジタル値Ｄ＿ＩＮが１ビットカウンタ１５に伝播され、前段からの桁上がりを伴いつつ、選択データＤＡＮＸに基づいてカウント動作が行われる。この時、各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５は、リセットレベルＲＬの画素信号Ｖｓｉｇに対応したデジタル値の２の補数を初期値としてカウント動作する。このため、リセットレベルＲＬの画素信号Ｖｓｉｇに対応したデジタル値と信号レベルＳＬの画素信号Ｖｓｉｇに対応したデジタル値との差分が各ビット処理部Ａ１〜ＡＮの１ビットカウンタ１５に保持される。
【００１９】
図６は、図３のスイッチトキャパシタ部の構成例を示す回路図である。
図６において、スイッチトキャパシタ部１１には、オペアンプＰＡ、コンパレータＰＵ、ＰＬ、スイッチＷ１〜Ｗ９および容量Ｃ１〜Ｃ３が設けられている。スイッチＷ１、Ｗ２は直列接続され、スイッチＷ１、Ｗ２の接続点はマルチプレクサ１７の出力に接続されている。マルチプレクサ１７の出力は、容量Ｃ１およびスイッチＷ３を介してオペアンプＰＡの反転入力端子に接続されている。マルチプレクサ１７には、スイッチＷ７〜Ｗ９が設けられている。スイッチＷ７は−１を選択し、スイッチＷ８は０を選択し、スイッチＷ９は１を選択する。なお、マルチプレクサ１７での−１または１の選択に応じて−ＶｒｅｆまたはＶｒｅｆという参照電圧を出力することができる。容量Ｃ１には容量Ｃ２が並列接続されている。容量Ｃ１とスイッチＷ３の接続点はスイッチＷ４を介して接地されている。オペアンプＰＡの反転入力端子と出力端子はスイッチＷ６を介して接続されている。スイッチＷ６には、容量Ｃ３とスイッチＷ５との直列回路が並列接続されている。容量Ｃ３とスイッチＷ５の接続点はスイッチＷ２に接続されるとともに、各コンパレータＰＵ、ＰＬの非反転入力端子に接続されている。コンパレータＰＵの反転入力端子にはしきい値ＴＰが入力され、コンパレータＰＬの反転入力端子にはしきい値ＴＭが入力されている。コンパレータＰＵ、ＰＬは、冗長データＤＵ´、ＤＬ´を出力する。切替制御部１６は、冗長データＤＵ´、ＤＬ´が‘００’の場合、スイッチＷ７をオンし、冗長データＤＵ´、ＤＬ´が‘０１’の場合、スイッチＷ８をオンし、冗長データＤＵ´、ＤＬ´が‘１１’の場合、スイッチＷ９をオンする。なお、スイッチＷ１〜Ｗ９は、図１の切替信号ＳＷに基づいてオン／オフさせることができる。
【００２０】
図７は、図６のスイッチトキャパシタ部の伝達関数を示す図である。
図７において、入力信号Ｖｉｎがしきい値ＴＰ以上の場合、冗長データＤＵ´、ＤＬ´として‘１１’が出力される。入力信号Ｖｉｎがしきい値ＴＭ以下の場合、冗長データＤＵ´、ＤＬ´として‘００’が出力される。入力信号Ｖｉｎがしきい値ＴＰより小さく、しきい値ＴＭより大きい場合、冗長データＤＵ´、ＤＬ´として‘０１’が出力される。
【００２１】
図８は、図６のスイッチトキャパシタ部の動作例を示すタイミングチャートである。
図８において、入力サンプリング時（Ｔ１）には、入力電圧Ｖｉｎとして画素信号Ｖｓｉｇが与えられ、画素信号Ｖｓｉｇがサンプリングされる。この時、スイッチＷ１〜Ｗ３、Ｗ６がオン、スイッチＷ４、Ｗ５、Ｗ７〜Ｗ９がオフされる。そして、入力電圧Ｖｉｎに基づいて容量Ｃ１〜Ｃ３が充電される。ここで、容量Ｃ１、Ｃ２の並列容量値をＣとし、容量Ｃ３の容量値がＣに等しいとすると、容量Ｃ１、Ｃ２の電荷はＣ＊Ｖｉｎとなり、容量Ｃ３の電荷もＣ＊Ｖｉｎに等しくなる。
次に、最上位ビット（ＭＳＢ）目の比較時（Ｔ２）では、容量Ｃ３の電圧がコンパレータＰＵ、ＰＬに印加される。コンパレータＰＵ、ＰＬにおいて、容量Ｃ３の電圧がしきい値ＴＰ、ＴＭとそれぞれ比較されることで１ビット目の冗長データＤＵ´、ＤＬ´が生成される。この時、冗長データＤＵ´、ＤＬ´＝‘００’とする。
次に、入力パス切り離し時（Ｔ３）には、入力電圧Ｖｉｎが切り離される。この時、スイッチＷ３、Ｗ５がオン、スイッチＷ１、Ｗ２、Ｗ４、Ｗ６〜Ｗ９がオフされる。
次に、（ＭＳＢ−１）ビット目の演算時（Ｔ４）には、最上位ビット目の値に応じて（ＭＳＢ−１）ビット目以降に対応した残差値が生成される。この時、スイッチＷ３、Ｗ５がオン、スイッチＷ１、Ｗ２、Ｗ４、Ｗ６、Ｗ８、Ｗ９がオフされる。また、最上位ビット目の冗長データＤＵ´、ＤＬ´＝‘００’としたので、スイッチＷ７がオンされる。この時、参照電圧Ｖｒｅｆに基づいて容量Ｃ１、Ｃ２が充電されるとともに、容量Ｃ１、Ｃ２を介してＣ＊（Ｖｉｎ−Ｖｒｅｆ）の量の電荷が容量Ｃ３に流れ込む。この結果、容量Ｃ１、Ｃ２の電荷はＣ＊Ｖｒｅｆとなり、容量Ｃ３の電荷はＣ＊（２＊Ｖｉｎ−Ｖｒｅｆ）となる。
次に、サンプル容量切り離し時（Ｔ５）には、容量Ｃ１、Ｃ２がオペアンプＰＡから切り離される。この時、スイッチＷ５がオン、スイッチＷ１〜Ｗ４、Ｗ６〜Ｗ９がオフされる。
次に、（ＭＳＢ−１）ビット目のサンプル時（Ｔ６）には、（ＭＳＢ−１）ビット目以降に対応した残差値がサンプリングされる。この時、スイッチＷ２、Ｗ４、Ｗ５がオン、スイッチＷ１、Ｗ３、Ｗ６〜Ｗ９がオフされる。
次に、（ＭＳＢ−１）ビット目の比較時（Ｔ７）では、容量Ｃ３の電圧がコンパレータＰＵ、ＰＬに印加される。コンパレータＰＵ、ＰＬにおいて、容量Ｃ３の電圧がしきい値ＴＰ、ＴＭとそれぞれ比較されることで（ＭＳＢ−１）ビット目の冗長データＤＵ´、ＤＬ´が生成される。この時、冗長データＤＵ´、ＤＬ´＝‘１１’とする。
次に、帰還パス切り離し時（Ｔ８）には、容量Ｃ１、Ｃ２がオペアンプＰＡから切り離される。この時、スイッチＷ５がオン、スイッチＷ１〜Ｗ４、Ｗ６〜Ｗ９がオフされる。
次に、（ＭＳＢ−２）ビット目の演算時（Ｔ９）には、（ＭＳＢ−１）ビット目の値に応じて（ＭＳＢ−２）ビット目以降に対応した残差値が生成される。この時、スイッチＷ４、Ｗ５がオン、スイッチＷ１〜Ｗ３、Ｗ６〜Ｗ９がオフされる。また、（ＭＳＢ−１）ビット目の冗長データＤＵ´、ＤＬ´＝‘１１’としたので、スイッチＷ９がオンされる。以下同様に処理を行うことができる。
【００２２】
図９は、図４のビット処理部の構成例を示すブロック図である。
図９において、冗長非冗長変換制御回路１３には、冗長データＤＵ、ＤＬおよび選択信号ＳＥＬ０、ＳＥＬ１の入力端子が設けられるとともに、選択データＤＡＮＸの出力端子が設けられている。ここで、選択信号ＳＥＬ１の後半部は選択信号ＳＥＬ０の前半部とハイレベルが重なるように設定することができる。そして、選択信号ＳＥＬ０がハイレベルの時に冗長データＤＵと選択信号ＳＥＬ１とがハイレベルの場合、あるいは選択信号ＳＥＬ０がロウレベルの時に冗長データＤＬと選択信号ＳＥＬ１とがハイレベルの場合のみ選択データＤＡＮＸをハイレベルとし、それ以外は選択データＤＡＮＸをロウレベルとすることができる。
１ビットカウンタ１５としてＤフリップフロップが用いられている。ここで、Ｄフリップフロップの反転出力端子ＱＢは入力端子Ｄに接続されている。Ｄフリップフロップの非反転出力端子Ｑからはデジタル値Ｄ＿ＯＵＴが出力される。
ビット反転制御回路１４には、ＯＲ回路Ｎ１、ＮＡＮＤ回路Ｎ２およびＸＮＯＲ回路Ｎ３が設けられている。ＯＲ回路Ｎ１には、反転信号ＩＮＶＸおよびデジタル値Ｄ＿ＩＮが入力される。ＮＡＮＤ回路Ｎ２には、選択データＤＡＮＸおよびＯＲ回路Ｎ１の出力が入力される。ＸＮＯＲ回路Ｎ３には、反転信号ＩＮＶＸおよびＮＡＮＤ回路Ｎ２の出力が入力される。ＸＮＯＲ回路Ｎ３の出力は１ビットカウンタ１５のクロック端子に入力される。なお、ビット反転制御回路１４は、反転信号ＩＮＶＸがハイレベルの時は、選択データＤＡＮＸおよびデジタル値Ｄ＿ＩＮに基づいて１ビットカウンタ１５を動作させ、反転信号ＩＮＶＸがロウレベルへの遷移を伴う時に１ビットカウンタ１５の値を反転させることができる。この時、ビット反転制御回路１４は、デジタル値Ｄ＿ＩＮがロウレベルの時は、反転信号ＩＮＶＸの立ち下がりでデジタル値Ｄ＿ＯＵＴを反転させることができる。また、ビット反転制御回路１４は、デジタル値Ｄ＿ＩＮがハイレベルの時は、反転信号ＩＮＶＸの立ち下がりでデジタル値Ｄ＿ＯＵＴを反転させないようにすることができる。デジタル値Ｄ＿ＩＮがハイレベルの時は、デジタル値Ｄ＿ＩＮがハイレベルからロウレベルに遷移すると、下位ビットからの桁上がりによる上位ビットの反転が起こるので、下位ビットからの桁上がりに基づいてデジタル値Ｄ＿ＯＵＴを反転させることができる。なお、図１のタイミング制御回路７は、選択信号ＳＥＬ０、ＳＥＬ１および反転信号ＩＮＶＸを出力することができる。
【００２３】
図１０は、図９の冗長非冗長変換制御回路の構成例を示す回路図である。
図１０において、冗長非冗長変換制御回路１３には、インバータＮ４、ＡＮＤ回路Ｎ５、Ｎ６、ＯＲ回路Ｎ７およびＮＡＮＤ回路Ｎ８が設けられている。ＡＮＤ回路Ｎ５には、冗長データＤＵおよび選択信号ＳＥＬ０が入力される。ＡＮＤ回路Ｎ６には、冗長データＤＬが入力されるとともに、インバータＮ４を介して選択信号ＳＥＬ０が入力される。ＯＲ回路Ｎ７には、各ＡＮＤ回路Ｎ５、Ｎ６の出力が入力される。ＮＡＮＤ回路Ｎ８には、ＯＲ回路Ｎ７の出力および選択信号ＳＥＬ１が入力される。ＮＡＮＤ回路Ｎ８からは選択データＤＡＮＸが出力される。
【００２４】
図１１は、図９のビット処理部の入出力信号を示すブロック図である。
図１１において、ビット処理部Ａ１には、冗長データＤＵ、ＤＬ、選択信号ＳＥＬ０、ＳＥＬ１、反転信号ＩＮＶＸおよびデジタル値Ｄ＿ＩＮの入力端子が設けられるとともに、冗長データＤＵ、ＤＬおよびデジタル値Ｄ＿ＯＵＴの出力端子が設けられている。ビット処理部Ａ２〜ＡＮについても同様である。
【００２５】
図１２は、図１１のビット処理部の４ビット分の接続関係を示すブロック図である。
図１２において、ビット処理部Ａ１〜Ａ４には冗長データＤＵ、ＤＬが入力される。ビット処理部Ａ１には、反転信号ＩＮＶＸとしてＩＮＶＸ［０］が入力され、選択信号ＳＥＬ０としてＡＤＳＥＬ［０］が入力され、選択信号ＳＥＬ１としてＡＤＳＥＬ［１］が入力され、デジタル値Ｄ＿ＩＮとして０が入力され、デジタル値Ｄ＿ＯＵＴとしてＤＯ［０］が出力される。ビット処理部Ａ２には、反転信号ＩＮＶＸとしてＩＮＶＸ［１］が入力され、選択信号ＳＥＬ０としてＡＤＳＥＬ［１］が入力され、選択信号ＳＥＬ１としてＡＤＳＥＬ［２］が入力され、デジタル値Ｄ＿ＩＮとしてＤＯ［０］が入力され、デジタル値Ｄ＿ＯＵＴとしてＤＯ［１］が出力される。ビット処理部Ａ３には、反転信号ＩＮＶＸとしてＩＮＶＸ［２］が入力され、選択信号ＳＥＬ０としてＡＤＳＥＬ［２］が入力され、選択信号ＳＥＬ１としてＡＤＳＥＬ［３］が入力され、デジタル値Ｄ＿ＩＮとしてＤＯ［１］が入力され、デジタル値Ｄ＿ＯＵＴとしてＤＯ［２］が出力される。ビット処理部Ａ４には、反転信号ＩＮＶＸとしてＩＮＶＸ［３］が入力され、選択信号ＳＥＬ０としてＡＤＳＥＬ［３］が入力され、選択信号ＳＥＬ１としてＡＤＳＥＬ［４］が入力され、デジタル値Ｄ＿ＩＮとしてＤＯ［２］が入力され、デジタル値Ｄ＿ＯＵＴとしてＤＯ［３］が出力される。
【００２６】
図１３は、図１２のビット処理部のリセット期間における動作例を示すタイミングチャートである。
図１３において、リセット期間の画素信号Ｖｓｉｇのアナログ値が８であるものとする。そして、この画素信号Ｖｓｉｇが図６のスイッチトキャパシタ部１１に入力信号Ｖｉｎとして入力された時に、３ビット目の冗長データＤＵ´、ＤＬ´として‘０１’、２ビット目の冗長データＤＵ´、ＤＬ´として‘０１’、１ビット目の冗長データＤＵ´、ＤＬ´として‘１１’が得られたものとする。この時、冗長データＤＵ´、ＤＬ´として‘１１’が得られると、‘１１’が‘１０’に変換されることで、冗長データＤＵ、ＤＬが生成される。
３ビット目の冗長データＤＵ、ＤＬ＝‘０１’は、３ビット目の比較タイミングｔ１に従ってビット処理部Ａ１〜Ａ４に入力される。２ビット目の冗長データＤＵ、ＤＬ＝‘０１’は、２ビット目の比較タイミングｔ２に従ってビット処理部Ａ１〜Ａ４に入力される。１ビット目の冗長データＤＵ、ＤＬ＝‘１０’は、１ビット目の比較タイミングｔ３に従ってビット処理部Ａ１〜Ａ４に入力される。比較タイミングｔ１は、図８の最上位ビット目の比較時（Ｔ２）に設定することができる。比較タイミングｔ２は、図８の（ＭＳＢ−１）ビット目の比較時（Ｔ７）に設定することができる。
【００２７】
ＡＤＳＥＬ［３］は、比較タイミングｔ１、ｔ２間でハイレベルを維持することができる。ＡＤＳＥＬ［２］は、比較タイミングｔ１、ｔ３間でハイレベルを維持することができる。ＡＤＳＥＬ［１］は、比較タイミングｔ２、ｔ４間でハイレベルを維持することができる。ＡＤＳＥＬ［０］は、比較タイミングｔ３に従ってハイレベルに遷移することができる。
取り込みマスク部１２Ｂは、各ビット処理部Ａ１〜Ａ４の選択信号ＳＥＬ０、ＳＥＬ１がハイレベルになっている時にビット処理部Ａ１〜Ａ４に冗長データＤＵ、ＤＬを出力することができる。この取り込みマスク部１２Ｂは、例えば、選択信号ＳＥＬ０、ＳＥＬ１のＡＮＤ演算を行うＡＮＤ回路で実現することができる。
【００２８】
そして、取り込みタイミングｔ１´において、３ビット目の冗長データＤＵ、ＤＬ＝‘０１’がビット処理部Ａ１〜Ａ４の冗長非冗長変換制御回路１３に入力される。この時、ＡＤＳＥＬ［３］およびＡＤＳＥＬ［２］がハイレベルなので、ビット処理部Ａ４、Ａ３の１ビットカウンタ１５に‘０１’が保持され、デジタル値ＤＯ［３］、ＤＯ［２］が‘０１’に設定される。
次に、取り込みタイミングｔ２´において、２ビット目の冗長データＤＵ、ＤＬ＝‘０１’がビット処理部Ａ１〜Ａ４の冗長非冗長変換制御回路１３に入力される。この時、ＡＤＳＥＬ［２］およびＡＤＳＥＬ［１］がハイレベルなので、ビット処理部Ａ３、Ａ２の１ビットカウンタ１５に‘０１’が保持され、デジタル値ＤＯ［２］、ＤＯ［１］が‘０１’に設定される。
次に、取り込みタイミングｔ３´において、１ビット目の冗長データＤＵ、ＤＬ＝‘１０’がビット処理部Ａ１〜Ａ４の冗長非冗長変換制御回路１３に入力される。この時、ＡＤＳＥＬ［１］およびＡＤＳＥＬ［０］がハイレベルなので、ビット処理部Ａ２、Ａ１の１ビットカウンタ１５に‘１０’が入力される。そして、ビット処理部Ａ１の１ビットカウンタ１５に‘０’が保持され、デジタル値ＤＯ［０］が‘０’に設定される。ビット処理部Ａ２の１ビットカウンタ１５に‘１’が入力されると、ビット処理部Ａ２の１ビットカウンタ１５に保持されている‘１’と加算され、ビット処理部Ａ２の１ビットカウンタ１５の値が‘１’から‘０’に反転する。この時、デジタル値ＤＯ［１］も‘１’ から‘０’に反転し、その反転に伴ってビット処理部Ａ３の１ビットカウンタ１５のクロック入力が反転することで、ビット処理部Ａ２からの桁上がりがビット処理部Ａ３に伝播される。そして、ビット処理部Ａ３の１ビットカウンタ１５のクロック入力が反転すると、ビット処理部Ａ３の１ビットカウンタ１５に保持されていた値が‘１’から‘０’に反転する。この時、デジタル値ＤＯ［２］も‘１’ から‘０’に反転し、その反転に伴ってビット処理部Ａ４の１ビットカウンタ１５のクロック入力が反転することで、ビット処理部Ａ３からの桁上がりがビット処理部Ａ４に伝播される。そして、ビット処理部Ａ４の１ビットカウンタ１５のクロック入力が反転すると、ビット処理部Ａ４の１ビットカウンタ１５に保持されていた値が‘０’から‘１’に反転する。この時、デジタル値ＤＯ［３］も‘０’ から‘１’に反転する。この結果、デジタル値ＤＯ［３］、ＤＯ［２］、ＤＯ［１］、ＤＯ［０］＝‘１０００’となり、画素信号Ｖｓｉｇのアナログ値＝８に対応したデジタル値を得ることができる。なお、信号読み出し期間についてもリセット期間と同様に動作することができる。
【００２９】
図１４は、図１２のビット処理部の反転制御期間における動作例を示すタイミングチャートである。
図１４において、リセット期間におけるデジタル値ＤＯ［３］、ＤＯ［２］、ＤＯ［１］、ＤＯ［０］＝‘０１０１’であるものとする。
そして、反転制御期間において、反転信号ＩＮＶＸ［３］がロウレベルに遷移したものとする。この時、デジタル値ＤＯ［３］＝‘０’であるので、デジタル値ＤＯ［３］は反転せず、デジタル値ＤＯ［３］＝‘０’が維持される。
次に、反転信号ＩＮＶＸ［２］がロウレベルに遷移したものとする。この時、デジタル値ＤＯ［２］＝‘１’であるので、デジタル値ＤＯ［２］は反転し、デジタル値ＤＯ［２］が‘１’から‘０’に遷移する。また、デジタル値ＤＯ［２］が‘１’から‘０’に遷移すると、上位ビットへの桁上がりが起こり、デジタル値ＤＯ［３］が‘０’から‘１’に遷移する。
次に、反転信号ＩＮＶＸ［１］がロウレベルに遷移したものとする。この時、デジタル値ＤＯ［１］＝‘０’であるので、デジタル値ＤＯ［１］は反転せず、デジタル値ＤＯ［１］＝‘０’が維持される。
次に、反転信号ＩＮＶＸ［０］がロウレベルに遷移したものとする。この時、デジタル値ＤＯ［０］＝‘１’であるので、デジタル値ＤＯ［０］は反転し、デジタル値ＤＯ［０］が‘１’から‘０’に遷移する。この結果、デジタル値ＤＯ［３］、ＤＯ［２］、ＤＯ［１］、ＤＯ［０］＝‘１０１０’となり、‘０１０１’に対する１の補数が生成される。
次に、反転信号ＩＮＶＸ［０］が再度ロウレベルに遷移したものとする。この時、デジタル値ＤＯ［０］＝‘０’に‘１’が加算され、デジタル値ＤＯ［０］が‘０’から‘１’に遷移する。この結果、デジタル値ＤＯ［３］、ＤＯ［２］、ＤＯ［１］、ＤＯ［０］＝‘１０１１’となり、‘０１０１’に対する２の補数が生成される。
リセット期間におけるデジタル値の２の補数が生成されると、この２の補数に信号読み出し期間におけるデジタル値を加算することで、信号読み出し期間におけるデジタル値とリセット期間におけるデジタル値との差分を求めることができ、各画素ＰＣの信号成分をＣＤＳにてデジタル値に変換することができる。
ここで、画素信号のＡＤ変換時に冗長非冗長変換およびＣＤＳ処理をロジック処理部１２で行わせることにより、１ビットカウンタ１５上でＣＤＳ処理を実現することができる。このため、画素信号のＣＤＳ処理を行わせるために、半加算器および全加算器を設ける必要がなくなり、カラムＡＤＣ回路４のレイアウト面積を低減することができる。
【００３０】
（第２実施形態）
図１５は、第２実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
図１５において、デジタルカメラ２１は、カメラモジュール２２および後段処理部２３を有する。カメラモジュール２２は、撮像光学系２４および固体撮像装置２５を有する。後段処理部２３は、イメージシグナルプロセッサ（ＩＳＰ）２６、記憶部２７及び表示部２８を有する。なお、固体撮像装置２５は、図１の構成を用いることができる。また、ＩＳＰ２６の少なくとも一部の構成は固体撮像装置２５とともに１チップ化するようにしてもよい。
【００３１】
撮像光学系２４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置２５は、被写体像を撮像する。ＩＳＰ２６は、固体撮像装置２５での撮像により得られた画像信号を信号処理する。記憶部２７は、ＩＳＰ２６での信号処理を経た画像を格納する。記憶部２７は、ユーザの操作等に応じて、表示部２８へ画像信号を出力する。表示部２８は、ＩＳＰ２６あるいは記憶部２７から入力される画像信号に応じて、画像を表示する。表示部２８は、例えば、液晶ディスプレイである。なお、カメラモジュール２２は、デジタルカメラ２１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平レジスタ、７  タイミング制御回路、１１  スイッチトキャパシタ部、１２  ロジック処理部、１２Ａ  ビット置換部、１２Ｂ  取り込みマスク部、Ａ１〜ＡＮ  ビット処理部、１３  冗長非冗長変換制御回路、１４  ビット反転制御回路、１５  １ビットカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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