(57)【要約】【課題】Ａ／Ｄ変換の対象となる入力電圧範囲を超える振幅を有するアナログ信号であっても、正しいＡ／Ｄ変換結果が得られるようにする技術を提供する。【解決手段】Ａ／Ｄ変換部（３）は、変換対象のアナログ信号の最大振幅より狭い入力電圧範囲を有し、該入力電圧範囲内の入力信号をデジタル値に変換する。入力調整部（２）は、予め選択されたアナログ信号に対するゲインおよび入力信号に加えるオフセット電圧を用いて、アナログ信号を入力電圧範囲内に収まるように調整した結果を入力信号としてＡ／Ｄ変換部に供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
変換対象のアナログ信号の最大振幅より狭い入力電圧範囲を有し、該入力電圧範囲内の入力信号をデジタル値に変換するＡ／Ｄ変換部（３）と、
予め選択された前記アナログ信号に対するゲインおよび前記入力信号に加えるオフセット電圧を用いて、前記アナログ信号を前記入力電圧範囲内に収まるように調整した結果を前記入力信号として前記Ａ／Ｄ変換部に供給する入力調整部（２）と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記Ａ／Ｄ変換部は、
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路（５１）と、
予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応したデジタルデータをＡ／Ｄ変換データとして出力する符号化回路（５２〜５６）と、を備え、
前記入力電圧範囲の下限は、前記パルス遅延回路を構成する前記遅延ユニットの出力レベルを前記符号化回路が判定する際に使用する閾値より大きな値に設定されていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記符号化回路の電源電圧をＶＤＤＬ、前記アナログ信号の最大振幅をＡＶＤＤ、前記入力信号のオフセット電圧をＶｏとして、前記入力調整部のゲインＧは、ＶＤＤＬ／２＜Ｖｏ≦３・ＶＤＤＬ／４の場合、Ｇ≦（Ｖｏ−ＶＤＤＬ／２）／（ＡＶＤＤ／２）に設定され、３・ＶＤＤＬ／４＜Ｖｏ≦ＶＤＤＬの場合、Ｇ≦（ＶＤＤＬ−Ｖｏ）／（ＡＶＤＤ／２）に設定されていることを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記入力調整部は、予め設定された電源電圧を抵抗で分圧することで複数種類の分圧電圧を生成する分圧回路（２１１）を備え、該分圧回路が生成する分圧電圧のいずれかを選択したものを前記オフセット電圧とすることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＡ／Ｄ変換装置。
【請求項５】
前記入力調整部は、演算増幅器を用いて構成された増幅回路（２２１）を備え、該増幅回路を構成するフィードバック素子の値を切り替えることで、前記ゲインを選択することを特徴とする請求項１ないし請求項４のいずれか１項に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタルデータに変換する技術に関する。
【背景技術】
【０００２】
従来、アナログ信号をＡ／Ｄ変換する際に、変換対象となるアナログ信号がとり得る振幅範囲より狭い入力電圧範囲を有するＡ／Ｄ変換器を用いて、アナログ信号をＡ／Ｄ変換する技術が知られている。具体的には、アナログ信号の電圧レベルを判定し、その判定された電圧レベルに応じて、Ａ／Ｄ変換器の入力電圧範囲内に収まるようにアナログ信号の電圧レベルをシフトさせ、そのシフトさせたアナログ信号をＡ／Ｄ変換器に入力する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−７４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術は、アナログ信号の振幅が、入力電圧範囲を超えて変化する場合には、正しいＡ／Ｄ変換結果を得ることができないという問題があった。
本発明は、こうした問題に鑑みてなされたものであり、Ａ／Ｄ変換の対象となる入力電圧範囲を超える振幅を有するアナログ信号であっても、正しいＡ／Ｄ変換結果が得られるようにする技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のＡ／Ｄ変換装置は、Ａ／Ｄ変換部と入力調整部とを備える。Ａ／Ｄ変換部は、変換対象のアナログ信号の最大振幅より狭い入力電圧範囲を有し、該入力電圧範囲内の入力信号をデジタル値に変換する。入力調整部は、予め選択されたアナログ信号に対するゲインおよび入力信号に加えるオフセット電圧を用いて、アナログ信号を入力電圧範囲内に収まるように調整した結果を入力信号としてＡ／Ｄ変換部に供給する。
【０００６】
このような構成によれば、オフセット電圧およびゲインを適宜選択することにより、入力信号の電圧レベルだけでなく、入力信号の振幅も調整することができる。その結果、アナログ信号の振幅が入力電圧範囲を超えるような場合でも、Ａ／Ｄ変換部の性能を最大限に発揮させた状態で正常動作させることができ、正しいＡ／Ｄ変換結果を得ることができる。
【０００７】
なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【０００８】
【図１】Ａ／Ｄ変換装置１の全体構成を示すブロック図である。
【図２】時間Ａ／Ｄ変換回路の構成を示す一部回路図を含んだブロック図である。
【図３】入力調整部の構成を示す回路図である。
【図４】入力調整部の動作を示す説明図である。
【発明を実施するための形態】
【０００９】
以下に本発明が適用された実施形態について、図面を用いて説明する。
［１．構成］
図１に示すＡ／Ｄ変換装置１は、入力調整部２と、Ａ／Ｄ変換部３とを備える。
【００１０】
入力調整部２は、アナログ電源ＡＶＤＤからの電源供給を受けて動作する。また、入力調整部２は、アナログ信号である差動入力信号ＳＩＮＰ，ＳＩＮＮを、ゲイン制御信号ＳＥＬ＿ＧＡＩＮに応じて差動増幅し、更に、オフセット制御信号ＳＥＬ＿ＯＦＦＳＥＴに応じたオフセット電圧を付与した信号ＶＩＮ１，ＶＩＮ２を出力する。
【００１１】
Ａ／Ｄ変換部３は、デジタル電源ＶＤＤＬからの電源供給を受けて動作する。また、Ａ／Ｄ変換部３は、入力調整部２が出力する信号ＶＩＮ１，ＶＩＮ２を入力信号として個別にＡ／Ｄ変換した結果であるデジタルデータをＡ／Ｄ変換データＤＴ１，ＤＴ２として出力する。
【００１２】
［１．１．Ａ／Ｄ変換部］
Ａ／Ｄ変換部３は、一対の時間Ａ／Ｄ変換回路（ＴＡＤ）３ａ，３ｂからなる。ＴＡＤ３ａ，３ｂは、同じ構成を有しているため、以下では、ＴＡＤ３ａについてのみ説明する。また、ここでは、ＴＡＤ３ａの入力信号を入力電圧ＶＩＮ、出力信号をＡ／Ｄ変換データＤＴと表記する。
【００１３】
ＴＡＤ３ａは、図２に示すように、制御回路４とパルス位相差符号化回路５とを備える。
制御回路４は、パルス位相差符号化回路５を起動するためのパルス信号ＰＡと、測定タイミングを表す周期的なパルス信号ＰＡを生成する。なお、制御回路４は、ＴＡＤ３ａ，３ｂで共用されるものとする。
【００１４】
パルス位相差符号化回路５は、リングディレイライン（ＲＤＬ：所謂パルス遅延回路）５１と、カウンタ回路５２と、ラッチ回路５３と、パルスセレクタ５４と、エンコーダ５５と、信号処理回路５６とを備える。
【００１５】
ＲＤＬ５１は、入力電圧ＶＩＮに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続したものをリング状に連結することで構成されている。なお、ＲＤＬ５１を構成する遅延ユニットは、一方の入力端にパルス信号ＰＡを受けて動作する一つ（初段）の否定論理積回路ＮＡＮＤと、パルス信号ＰＡを反転させて出力する多数（偶数個）のインバータＩＮＶとで構成されている。カウンタ回路５２は、ＲＤＬ５１を構成する遅延ユニットの最終段の出力レベルの反転回数から、ＲＤＬ５１内でのパルス信号の周回回数をカウントして、数値データを発生させる。ラッチ回路５３は、カウンタ回路５２から出力される数値データを、パルス信号ＰＢのタイミングでラッチする。パルスセレクタ５４は、ＲＤＬ５１を構成する遅延ユニットの出力をパルス信号ＰＢのタイミングで取り込み、その出力レベルからＲＤＬ５１内を周回中のパルス信号を抽出して、その位置を表す信号を出力する。エンコーダ５５は、パルスセレクタ５４からの出力信号に対応した数値データを出力する。信号処理回路５６は、ラッチ回路５３からの数値データを上位ビット，エンコーダ５５からの数値データを下位ビットとして入力し、下位ビットのデータと上位ビットのデータを加算することにより、パルス信号ＰＢの周期で決まる測定時間内にパルス信号が通過した遅延ユニット（ＮＡＮＤ、ＩＮＶ）の段数を表すＡ／Ｄ変換データＤＴを生成する。
【００１６】
このように構成されたＴＡＤ３ａ，３ｂは、パルス信号ＰＡが入力されてからパルス信号ＰＢが入力される期間までの入力電圧ＶＩＮ（ＶＩＮ１，ＶＩＮ２）の平均値に相当するＡ／Ｄ変換データＤＴ（ＤＴ１，ＤＴ２）を出力する。
【００１７】
なお、ＲＤＬ５１を構成する各遅延ユニットは、入力電圧ＶＩＮを電源として動作し、それ以外の部位はデジタル電源ＶＤＤＬにより動作する。つまり、遅延ユニットの出力は、ハイレベルのときは入力電圧ＶＩＮ、ロウレベルのときは０Ｖとなる。一方、カウンタ回路５２やパルスセレクタ５４は、デジタル電源ＶＤＤＬの１／２程度に設定された閾値を用いて、遅延ユニットの出力レベルを判定する。このため、遅延ユニットの出力のハイレベル、ひいては入力電圧ＶＩＮは、ＶＤＤＬ／２より大きい必要がある。つまり、ＴＡＤ３ａ，３ｂの入力電圧範囲の下限はＶＤＤＬ／２以上となる（図４参照）。
【００１８】
［１．２．入力調整部］
入力調整部２は、図３に示すように、オフセット電圧生成部２１と、電圧調整部２２とを備える。
【００１９】
オフセット電圧生成部２１は、分圧回路２１１とセレクタ２１２を備える。分圧回路２１１は、複数の抵抗を直列接続することで構成され、アナログ電源ＡＶＤＤを分圧した複数の分圧電圧を生成する。セレクタ２１２は、オフセット制御信号ＳＥＬ＿ＯＦＦＳＥＴに従って、分圧回路２１１が生成する分圧電圧のいずれか一つを選択し、オフセット電圧Ｖｏとして出力する。
【００２０】
電圧調整部２２は、差動出力型の演算増幅器２２１を備える。差動入力信号ＳＩＮＰは、抵抗Ｒ１を介して演算増幅器２２１の非反転入力に印加され、差動入力信号ＳＩＮＮは、抵抗Ｒ２を介して演算増幅器２２１の反転入力に印加される。また、演算増幅器２２１の反転出力と非反転入力を接続するフィードバック経路にはフィードバック素子としての可変抵抗ＶＲ１が設けられ、演算増幅器２２１の非反転出力と反転入力を接続するフィードバック経路にはフィードバック素子としての可変抵抗ＶＲ２が設けられている。これら可変抵抗ＶＲ１，ＶＲ２の抵抗値は、ゲイン制御信号ＳＥＬ＿ＧＡＩＮに従って切り替わるように構成されている。また、オフセット電圧生成部２１の出力は演算増幅器２２１の出力コモンモード電圧を設定するオフセット入力に接続されている。
【００２１】
このように構成された電圧調整部２２は、差動入力信号ＳＩＮＰの振幅を−ＶＲ１／Ｒ１倍にしてオフセット電圧Ｖｏを中心に振動するようにした信号を、ＴＡＤ３ａに供給する入力電圧ＶＩＮ１として出力すると共に、差動入力信号ＳＩＮＮの振幅を、−ＶＲ２／Ｒ２倍にしてオフセット電圧Ｖｏを中心にして振動するようにした信号を、ＴＡＤ３ｂに供給する入力電圧ＶＩＮ２として出力する。なお、抵抗Ｒ１，Ｒ２および可変抵抗ＶＲ１，ＶＲ２の抵抗値は、Ｒ１＝Ｒ２、ＶＲ１＝ＶＲ２となるように設定される。つまり、−ＶＲ１／Ｒ１＝−ＶＲ２／Ｒ２であり、この値を以下ではゲインＧという。
【００２２】
［２．オフセット電圧およびゲインの設定］
ここで、オフセット電圧Ｖｏおよび電圧調整部２２のゲインＧの設定方法について説明する。
【００２３】
オフセット電圧Ｖｏは、Ａ／Ｄ変換部３の入力電圧範囲（ＶＤＤＬ／２〜ＶＤＤＬ）内に設定する必要があり、その入力電圧範囲の中心電圧Ｖｏ＝３・ＶＤＤＬ／４に設定することが望ましい。この場合、個々の差動入力信号ＳＩＮＰ，ＳＩＮＮの最大振幅がアナログ電源ＡＶＤＤの電圧と同じであるとして、ゲインＧは（１）式を満たすように設定すればよい。
【００２４】
【数１】
2017028366.tif 000003
例えば、ＶＤＤＬ＝ＡＤＤＬの場合は、Ｇ≦１／２となる。
【００２５】
これに限らず、オフセット電圧ＶｏをＶＤＤＬ／２＜Ｖｏ＜３・ＶＤＤＬ／４に設定した場合、ゲインＧは（２）式を満たすように設定し、オフセット電圧Ｖｏを３・ＶＤＤＬ／４＜Ｖｏ＜ＶＤＤＬに設定した場合、ゲインＧは（３）式を満たすように設定すればよい。
【００２６】
【数２】
2017028366.tif 000004
このように設定することによって、図４に示すように、差動入力信号ＳＩＮＰ，ＳＩＮＮは、Ａ／Ｄ変換部３の入力電圧範囲内で振幅が変動する入力電圧ＶＩＮ１，ＶＩＮ２に変換されることがわかる。なお、図４では、ＡＶＤＤ＝ＶＤＤＬである場合について示しているが、ＡＶＤＤ≠ＶＤＤＬであってもよい。
【００２７】
［３．効果］
以上説明したように、Ａ／Ｄ変換装置１では、オフセット電圧Ｖｏを選択することによってＡ／Ｄ変換部３に供給する入力電圧ＶＩＮ１，ＶＩＮ２の電圧レベルの調整が可能であるだけでなく、ゲインＧを選択することによって、入力電圧ＶＩＮ１，ＶＩＮ２の調整も可能であるように構成されている。このため、差動入力信号ＳＩＮＰ，ＳＩＮＮの振幅が入力電圧範囲を超えるような場合でも、入力調整部２のゲインＧおよびオフセット電圧Ｖｏを適宜選択することによって、ＴＡＤ３ａ，３ｂの性能を最大限に発揮させた状態で正常動作させることができ、正しいＡ／Ｄ変換結果を得ることができる。
【００２８】
［４．他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得る。
【００２９】
（１）上記実施形態では、Ａ／Ｄ変換部３が出力するＡ／Ｄ変換データＤＴ１，ＤＴ２を、そのままＡ／Ｄ変換装置１の出力としているが、Ａ／Ｄ変換データＤＴ１，ＤＴ２の差分を求め、入力調整部２でのゲインＧの設定から、実際の電圧値に変換したものを出力する信号処理部を備えていてもよい。
【００３０】
（２）上記実施形態における一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換等してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。
【００３１】
（３）上述したＡ／Ｄ変換装置の他、当該Ａ／Ｄ変換装置を構成要素とするシステム、Ａ／Ｄ変換方法など、種々の形態で実現することもできる。
【符号の説明】
【００３２】
１…Ａ／Ｄ変換装置、２…入力調整部、３…Ａ／Ｄ変換部、３ａ，３ｂ…時間Ａ／Ｄ変換回路（ＴＡＤ）、４…制御回路、５…パルス位相差符号化回路、２１…オフセット電圧生成部、２２…電圧調整部、５２…カウンタ回路、５３…ラッチ回路、５４…パルスセレクタ、５５…エンコーダ、５６…信号処理回路、２１１…分圧回路、２１２…セレクタ、２２１…演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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