(57)【要約】【課題】ネットリスト作成が容易になり、開発工期を短縮することができること。【解決手段】基本回路の素子の縮約数を算出するマルチプライヤ数算出手段と、基本回路寄生ネットリストアレイ、接続情報及び基本回路物理接続情報に対してマルチプライヤ化変換を行い、ネットリストマルチプライヤ化変換手段の変換結果よりアレイ回路配線素子付ネットリスト情報を生成し、マルチプライヤ数算出手段は、所望の解析実行時間を入力する手段と、入力された解析実行時間に基づいたマルチプライヤ数を出力する手段と、を備え、ネットリストマルチプライヤ化変換手段は、マルチプライヤ数算出手段の算出結果に基づいてネットリストマルチプライヤ化変換を行う。【選択図】図１
2017134538.tif 000002
【特許請求の範囲】
【請求項１】
基本回路の配線寄生素子付ネットリスト情報である基本回路ネットリストと、アレイ接続情報と、前記基本回路を繰り返し配列したアレイ回路に含まれる前記基本回路の物理的接続情報である基本回路物理接続情報とを元に、アレイ回路配線寄生素子付ネットリスト情報を生成するネットリスト生成装置であって、
前記基本回路の素子の縮約数を算出するマルチプライヤ数算出手段と、
基本回路寄生ネットリストアレイ接続情報及び前記基本回路物理接続情報に対してマルチプライヤ化変換を行うネットリストマルチプライヤ化変換手段と、
前記ネットリストマルチプライヤ化変換手段の変換結果よりアレイ回路配線素子付ネットリスト情報を生成するＴＯＰネットリスト生成手段と、
前記マルチプライヤ数算出手段は、所望の解析実行時間を入力する手段と、入力された前記解析実行時間に基づいたマルチプライヤ数を出力する手段と、
を備え、
前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の算出結果に基づいてネットリストマルチプライヤ化変換を行うことを特徴とするネットリスト生成装置。
【請求項２】
前記マルチプライヤ算出手段は、過去のシミュレーション実績を参照して得られるアプリケーション別のネットリストの各素子数と各シミュレーション時間のデータとに基づいて作成したテーブル表より抽出することを特徴とする請求項１記載のネットリスト生成装置。
【請求項３】
前記マルチプライヤ数算出手段は、過去のシミュレーションの実績により求めた所定の近似式に基づいて、マルチプライヤ数を算出することを特徴とする請求項１記載のネットリスト生成装置。
【請求項４】
前記マルチプライヤ数算出手段は、過去のシミュレーション実績より、アプリケーション別のネットリストの各素子数と、各シミュレーション時間のデータより作成したテーブルを元に作成した近似式とに基づいてマルチプライヤ数を算出することを特徴とする請求項１記載のネットリスト生成装置。
【請求項５】
前記マルチプライヤ数算出手段は、過去のシミュレーション実績によって得られた近似式に対して、個々の使用条件に合わせた拡張パラメータを持った計算式に基づいて算出することを特徴とする請求項１記載のネットリスト生成装置。
【請求項６】
前記マルチプライヤ数算出手段は、少なくとも１つの観測対象のマルチプライヤセルを有するとしてマルチプライヤ数を決定する計算式に基づき算出することを特徴とする請求項１記載のネットリスト生成装置。
【請求項７】
前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の出力結果に基づき、第一の回路単位でマルチプライヤ化（Ｍ倍）することを特徴とする請求項１記載のネットリスト生成装置。
【請求項８】
前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の出力結果に基づき、第一の回路ネットリストを構成するトランジスタ、抵抗、容量、インダクタを含む素子のうち、マルチプライヤ化（Ｍ倍）する素子のうち一種類を選択できることを特徴とする請求項１記載のネットリスト生成装置。
【請求項９】
前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の出力結果に基づき、第一の回路ネットリストを構成するトランジスタ、抵抗、容量、インダクタを含む素子のうち、マルチプライヤ化（Ｍ倍）する素子のうち複数種類を選択できることを特徴とする請求項１記載のネットリスト生成装置。
【請求項１０】
前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の出力結果に基づき、第一の回路ネットリストを構成するトランジスタ、抵抗、容量、インダクタを含む素子のうち、マルチプライヤ化（Ｍ倍）する素子のうち全ての種類を選択できることを特徴とする請求項１記載のネットリスト生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ネットリスト生成装置に関する。
【背景技術】
【０００２】
電子回路における端子間の接続情報のデータを生成するネットリスト生成装置として、基本回路の繰り返し配列で構成されるアレイ回路の配線寄生素子付モデルネットリスト作成装置が挙げられる。この作成装置は、階層的な処理によって、配列回路の配線寄生素子ネットリストを生成するものである。
【０００３】
しかし、今までのネットリスト生装置路は、回路規模によってはネットが大きくなりすぎ、シミュレーションが収束しない、所望のSim時間より長くなってしまうという問題があった。ここで、Simはsimulation（コンピュータを使った半導体回路の過渡解析）の略であり、Sim時間はその解析の実行に要した時間（解析実行時間）のことである。
【０００４】
このため、種々の提案がなされている（例えば、特許文献１参照）。
特許文献１には、データ量の少ない配線寄生素子付ネットリストを作成する目的で、メモリセル情報生成部は、メモリセルの物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、これらに基づいて、メモリセルの配線に寄生する寄生素子の特定と、物理端子名を含みメモリセルの内部の素子および寄生素子についての物性および接続関係を表わしたメモリセル情報の生成とを行なう。メモリセルアレイ情報生成部は、メモリセルの物理端子の接続関係を定めた接続情報を取得して、接続情報に基づいて、メモリセルの物理端子にノード名を割当てて、すべてのメモリセルのノード名を表わしたメモリセルアレイ情報を生成する。メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、データ量というのは単にファイルの大きさについてであり、全体の素子数を変えるわけではないので、生成されたネットリストの規模と、シミュレーション環境によってはシミュレーションが収束しなかったり、所望のシミュレーション時間で処理しなかったりするという問題は解消できていない。
【０００６】
そこで、本発明の目的は、ネットリスト作成が容易になり、開発工期を短縮することができることにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、請求項１に記載の発明は、基本回路の配線寄生素子付ネットリスト情報である基本回路ネットリストと、アレイ接続情報と、前記基本回路を繰り返し配列したアレイ回路に含まれる前記基本回路の物理的接続情報である基本回路物理接続情報とを元に、アレイ回路配線寄生素子付ネットリスト情報を生成するネットリスト生成装置であって、前記基本回路の素子の縮約数を算出するマルチプライヤ数算出手段と、前記基本回路寄生ネットリストアレイ接続情報及び前記基本回路物理接続情報に対してマルチプライヤ化変換を行うネットリストマルチプライヤ化変換手段と、前記ネットリストマルチプライヤ化変換手段の変換結果よりアレイ回路配線素子付ネットリスト情報を生成するＴＯＰネットリスト生成手段と、前記マルチプライヤ数算出手段は、所望の解析実行時間を入力する手段と、入力された前記解析実行時間に基づいたマルチプライヤ数を出力する手段と、を備え、前記ネットリストマルチプライヤ化変換手段は、前記マルチプライヤ数算出手段の算出結果に基づいてネットリストマルチプライヤ化変換を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ネットリスト作成が容易になり、開発工期を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係るネットリスト生成装置についての機能ブロック図である。
【図２】図１に示したネットリスト生成装置を実現するためのハードウェアブロック図の一例である。
【図３】ネットリスト生成装置の実行フローについての説明図である。
【図４】マルチプライヤ数算出手段におけるシミュレーション時間とネットリスト素子数の具体的な関係性についての説明図である。
【図５】マルチプライヤ数算出手段のデータベース実現方法についての説明図である。
【図６】マルチプライヤ数算出手段のデータベース実現方法についての説明図である。
【図７】マルチプライヤ数算出手段の実現方法についての説明図である。
【図８】マルチプライヤ数算出手段の実現方法についての説明図である。
【図９】本発明の実施形態１に係るアレイ回路のネットリストの例についての説明図である。
【図１０】本発明の実施形態２に係るアレイ回路のネットリストの例についての説明図である。
【図１１】従来のネットリスト生成装置の構成図である。
【図１２】階層化されたアレイ回路ネットリストの従来技術についての説明図である。
【図１３】従来のネットリスト生成装置によって作成されたアレイ回路のネットリストの一例についての説明図である。
【発明を実施するための形態】
【００１０】
＜ソフトウェア構成＞
図１は、一実施形態に係るネットリスト生成装置についての機能ブロック図である。
図１に示す装置は、設計装置であり、回路設計手段９及びネットリスト生成装置１を有する。
【００１１】
ソフトウェアで構成される回路設計手段９は、ユーザによって回路設計の操作が行われ、基本回路ネットリストアレイ接続情報、基本回路素子数、全アレイ数、及び収束希望Sim時間をネットリスト生成装置１に送る手段である。
【００１２】
ソフトウェアで構成されるネットリスト生成装置１は、マルチプライヤ数算出手段２、ネットリストマルチプライヤ化変換手段３、及びTOPネットリスト生成手段４を有する。
【００１３】
マルチプライヤ数算出手段２は、１カラムの素子数、全カラム数、所望のSim時間を取得し、Sim時間と素子数との関係式に基づいて、マルチプライヤ数及び素子の縮約数を算出する手段である。マルチプライヤ数算出手段２はツールベンチマークデータベース10からのデータを取得することが可能である。
マルチプライヤ数算出手段は、少なくとも１つの観測対象のマルチプライヤセルを有するとしてマルチプライヤ数を決定する計算式に基づき算出してもよい。
ネットリストマルチプライヤ化変換手段３は、基本回路寄生ネットリスト、アレイ接続情報及び基本回路物理接続情報に対してマルチプライヤ数算出手段２の算出結果に基づいてマルチプライヤ化変換を行う手段である。すなわち、ネットリストマルチプライヤ化変換手段３は、基本回路配線寄生素子付きネットリストとアレイの接続情報と演算結果とを取得し、ネットリストをマルチプライヤ化する手段である。
【００１４】
TOPネットリスト生成手段４は、アレイ接続情報とマルチプライヤ化ネットリストに基づき、TOPネットリストである、アレイ回路配線寄生素子付ネットリスト情報を生成し、出力する。
【００１５】
ここで、複数セルからなる回路全体をTOPと呼び、TOP回路に含まれるセルの接続情報をTOPネットリストと呼ぶ。
【００１６】
ここで、マルチプライヤは、回路の素子数をM倍するパラメータを指し、マルチプライヤするとは素子をM倍することを指す。また、マルチプライヤ変換とは、素子数をM倍に書き換えることを指す。
【００１７】
例えば、３個のインバータが直列接続された回路の場合、素子（インスタンス）名を仮に、INV（INVERTERの略）とすると、マルチプライヤ変換前には、X1,n1,n2,INV,X2,n2,n3,INV,X3,n3,n4,INVであったのが、マルチプライヤ変換後には、X1,n1,n4,INV,M＝3となる。このように、マルチプライヤ変換後は、全体の素子数は変化しないが、ノード数（４個：n1,n2,n3,n4）が２個（n1,n4）と半分になり、その分だけ解析時間が減少し、その分だけ工期が短縮する。
【００１８】
また、カラムとは、単位セルのことであり、同一のセルを複数個並べて回路が構成されるADコンバータ等の回路において、複個並べられたセルの１個を１カラム（セル）と呼ぶ。
【００１９】
また、ツールベンチマークとは、ある特定の設計環境におけるツールのSim時間を様々な回路規模（素子数）に対して行い、性能を評価することを指す。
【００２０】
＜ハードウェア構成＞
図２は、図１に示したネットリスト生成装置を実現するためのハードウェアブロック図の一例である。
【００２１】
図２に示す設計装置は、CPU11、ROM12、RAM13、HDD14、入力部15、表示部16、及びI/O17を有する。設計装置はプリンタ18を有してもよい。これらの部材はバスラインで接続されている。
【００２２】
CPUはCentral Processing Unitの略であり、CPU11は設計装置全体を統括制御する素子である。
ROMはRead Only Memoryの略であり、ROM12は制御プログラムを記憶した素子であり、例えばマスクROMが挙げられる。
RAMはRandom Access Memoryの略であり、RAM13はROM12から読み出された制御プログラムを展開する素子であり、例えばフラッシュメモリが挙げられる。
HDDはHard Disk Driveの略であり、HDD14は回路設計に必要なネットリスト等のデータを記憶する装置である。
【００２３】
入力部15は、ユーザが設計装置を操作するために必要な操作、例えば所望の解析実行時間を入力する操作やその他の操作を行う装置であり、例えば、マウス、キーボード、スタイラス・ペン、タッチパッドが挙げられる。
表示部16は、回路図、ブロック図、セルパターン、ネットリスト等の出力データを表示する装置であり、例えば、液晶ディスプレイが挙げられる。
【００２４】
I/O（Input / Output）17は、外部の機器（例えば、パーソナルコンピュータ、USB（Universal Serial Bus）フラッシュメモリ）と接続するための装置である。
【００２５】
プリンタ18は、出力データを印刷する装置であり、例えば、インクジェットプリンタやレーザプリンタが挙げられる。
【００２６】
ここで、図１に示した回路設計手段９及びネットリスト生成装置１は、図２に示したCPU11、ROM12、及びRAM13によって実現される。
図１に示したツールベンチマークデータベース10は、図２に示したHDD14によって実現される。
【００２７】
＜動作＞
図３は、ネットリスト生成装置の実行フローについての説明図である。
【００２８】
まず、１カラムネットリストとアレイ接続情報とを用意する。
STEP1で１カラムのネットリストより１カラムの素子数と、TOPのカラム数を入力し、全素子数Nを計算する。
STEP2で、所望のシミュレーション収束時間を入力し、所望の収束時間で収束可能な素子数を算出する。
STEP3で、全素子数Nを収束可能な素子数Xで割り、マルチプライヤ数Mを計算する。
STEP4で、１カラムネットリストとアレイ接続情報からマルチプライヤ数Mでマルチプライヤ化したネットリストを作成する。
【００２９】
＜マルチプライヤ数算出手段におけるシミュレーション時間とネットリスト素子数との関係＞
図４は、マルチプライヤ数算出手段におけるシミュレーション時間とネットリスト素子数の具体的な関係性についての説明図である。
【００３０】
図４において、横軸はSim時間を示し、縦軸は総素子数を示す。
あるシミュレーション環境における、総素子数とシミュレーション時間との関係式の一例を示す。
一般的に素子数が増えるとシミュレーション収束時間は長くなることが知られている。シミュレーション時間は一定（T）で、カラム数を増やし、数点シミュレーションを行うことで、（図４では５点）プロットできる。図４に示す通り、限られた範囲では、素子数とシミュレーション時間との関係は、以下の数式（１）で近似される。
X＝13568t＋111601          …（１）
尚、より広い素子数の範囲で計測すれば、多高次式によって近似される。
また、マルチプライヤ数算出手段は、過去のシミュレーション実績を参照して得られるアプリケーション別のネットリストの各素子数と各シミュレーション時間のデータとを抽出してテーブル表より求めることができる。
【００３１】
同一の回路が直列接続されるようなCIS（Color liner Image Sensor）のADC（Analog-to-digital converter）回路等の場合、マルチプライヤ数Mを大きく取ることで、素子を集約化し、シミュレーション時間を短くすることができる。
【００３２】
一方、素子が集約化されることにより、実物に対して、シミュレーション精度は低くなることが知られている。開発初期段階で、Sim精度は低くてもSim時間を短くしたいときは、M数を大きく取ることが行われている。開発の最終段階ではSim精度をある程度高くしたいときにはM数を小さく取ることが行われている。
【００３３】
但し、M数を小さく取りすぎると、シミュレーション時間が長くなり、開発スケジュール内に設計が終わらなくなり、工期遅延等の事態が起きる場合がある。これまで、最適な精度のM数を知る為、試行錯誤を行ってきた。しかし、本発明のように、ツールベンチマークのデータベースを利用することで、やり直しをなくすことができ、設計工期短縮することができる。Sim時間と精度、M数の関係は以下の表１のような関係にある。
【００３４】
【表１】
2017134538.tif 000003
【００３５】
＜マルチプライヤ算出手段のデータベース実現方法＞
図５及び図６は、マルチプライヤ数算出手段のデータベース実現方法についての説明図である。表２は、Sim時間と素子数との関係を示すテーブル表の一例である。
【００３６】
図５に示すHDD14に事例１〜事例３に示すデータが記憶されている。
【００３７】
【表２】
2017134538.tif 000004
【００３８】
表２より図６が求められる。
同一実行マシン、同一シミュレーションパターン、同一Sim条件で、ネットリスト素子数のみ変更し、個々の事例の解析実行時間を標本化する。回路は、メモリ回路や、CISのAD（Analog digital）アレイ回路等基本回路を繰り返しにグラフ化した場合、３点の実行結果事例から曲線がプロットできる。
【００３９】
数式（２）は、マルチプライヤ数算出手段の計算式の一例である。
ti(時間),xi（素子数）;各データ（N個）
【００４０】
【数１】
2017134538.tif 000005
【００４１】
Eiの二乗の和が最小となるa,bを求める（最小二乗法）。
【００４２】
【数２】
2017134538.tif 000006
【００４３】
X＝at＋b        …（２）
X:所望のシミュレーション実行時間tに対応したネットリスト数
【００４４】
次に、以下の変数を定義する。
基本回路の素子数：k
アレイ数：l
この場合にアレイ回路の全子数：k×lとなるので、
数式（１）で求めた所望のシミュレーション実行時間tに対応したネットリスト数で割ることで、以下の数式（３）のように、所望のシミュレーション時間に対応したマルチプライヤ数Mを算出する。
k×l/X＝M        …（３）
M：所望のシミュレーション実行時間tに対応したマルチプライヤ数
数式（３）中のti,xiは図５に示した、各事例でのSim時間tiとネットリスト素子数xiに対応する。
一次近似式を求めることにより、シミュレーション時間Xに応じた素子数Yが求まる。
Yを素子数k×lで割ることにより、マルチプライヤ数Mを求めることができる。
【００４５】
＜マルチプライヤ数算出手段の実現方法＞
図７、図８（ａ）、（ｂ）は、マルチプライヤ数算出手段の実現方法についての説明図である。
【００４６】
複数のアプリケーション（図ではアプリケーションＢ/アプリケーションＣ）別にデータを集積し、表１に示したようなテーブル表を作成し、アプリケーションごとに数式（３）に示すような近似式を求めることで、適用範囲を広げることが可能である。
【００４７】
数式（４）、（５）は、マルチプライヤ数Mを決定するために計算する拡張パラメータの一例について説明する式である。
X＝(at＋b)/C        …（４）
解析時間規準比：Ｃ
k×l/X＝M            …（５）
解析時間とは異なる解析時間でシミュレーションをしたい場合、解析時間がデータ取得した解析時間に対して比を取ることにより、計算式を拡張し、異なる解析時間にも対応した、素子数を求めることができる。
尚、拡張パラメータは個々の使用条件に合わせたものである。
【００４８】
数式（６）、（７）は具体的なマルチプライヤ数算出手段の実現方法について説明するための数式である。
X＝at＋b−N          …（６）
観測セル  中央に１個、両端に２個の計３個の場合：  N＝3とする。
k×l/X＝M            …（７）
観測セルを予め指定できるように計算式を設定することで、観測セルを除いたマルチプライヤ数Mを算出することができる。
【００４９】
＜アレイ回路のネットリスト１：実施形態１＞
図９は、本発明の実施形態１に係るアレイ回路のネットリストの例についての説明図である。
階層セルＡごとで集約化しているネットリスト例を示す。図３の解説でも述べたように、集約化（M化）によりSim時間が短くなる。
ここで、階層セルＡは、第一の回路単位（カラムセル）を指す。MX1、MX2はMOS（電界効果）トランジスタを表し、CX1が容量をSPICE形式で表す。w＝…はMOSトランジスタのゲート長さを表し、ｌ＝…はMOSトランジスタのゲート幅を表す。Cは容量の大きさを表す。
【００５０】
＜アレイ回路のネットリスト１：実施形態２＞
図１０は、本発明の実施形態２に係るアレイ回路のネットリストの例についての説明図である。
【００５１】
集約ブロック階層A2を新たに設け、そのセルの中で集約する素子を１種類（図１０の上段）、数種類（図１０の中段）、全種類（図１０の下段）選んで集約化する。図のネットリストではトランジスタと容量とを選択して集約化した例を示す。
集約する素子を細かく設定できるようにすることで、直列方向の集約、並列方向の集約で支配的な素子に注目し、実回路に比べた場合のSim誤差を抑制することができる。
【００５２】
＜従来のネットリスト生成装置＞
図１１は、従来のネットリスト生成装置の構成図である。
基本回路情報生成部７はいわゆる従来のLPEツールの機能を備えるものであり、取得したデータに基づいて、基本回路が配置された場合の寄生素子を抽出し、特定する。アレイ情報生成手段６はアレイ回路を構成する基本回路の物理端子の接続情報を取得し、取得した接続情報に基づいて接続している２つの物理端子に同一のノード名が割り当てられるようにしてアレイ回路を構成する全ての基本回路の物理端子にノード名を割り当てる。
【００５３】
次にアレイ回路ネットリスト生成手段８は基本回路情報とアレイ情報からなるアレイ回路ネットリストを生成する。
ここで、LPEはLayout Parasitic Extractionの略であり、回路シミュレーションで規定された設計素子の寄生を含んだインスタンス・パラメータを抽出することを指す。それらのパラメータを抽出するツールのことを「LPEツール」と言う。
【００５４】
図１２（ａ）、（ｂ）は、階層化されたアレイ回路ネットリストの従来技術についての説明図である。
図１２（ａ）は、トランスファーゲートとコンデンサとの直列回路からなるセルを複数配列したものである。図１２（ｂ）は、トランスファーゲートと寄生素子（分布容量、配線抵抗及びインダクタ）とからなるセルを複数配列したものである。
【００５５】
基本回路の配線寄生素子付ネットリスト情報である基本回路寄生ネットリスト情報19と、基本回路を繰り返し配列したアレイ回路に含まれる基本回路の物理的接続情報である基本回路物理接続情報20を元に、アレイ回路の配線寄生素子付ネットリスト情報21を生成するアレイ回路ネットリスト22の情報を生成することができる。
【００５６】
＜従来のネットリスト生成装置で作成されたアレイ回路のネットリストの一例＞
図１３は、従来のネットリスト生成装置によって作成されたアレイ回路のネットリストの一例についての説明図である。
【００５７】
基本回路物理端子座標、物理端子名及び論理端子名とレイアウトデータを取得する。取得した物理端子座標、物理端子名、論理端子名及びレイアウトデータに基づいて、本回路の配線に寄生する寄生素子の特定及び物理端子名を呼びレイアウトデータにも基づいて、基本回路の配線に寄生する寄生素子の特定、及び物理端子名を含み基本回路の内部の素子及び寄生素子についての物性及び接続関係を表した基本回路情報を作成する。アレイ回路に含まれる全ての基本回路の接続関係を定めた接続情報を取得して、接続情報に基づいて、アレイ回路に含まれる全ての基本回路のノード名を表したアレイ回路情報を生成するアレイ回路情報を生成する。この結果、配線寄生素子付きアレイ回路情報のネットリストが生成される。
【００５８】
＜効果＞
要するに、各シミュレーション環境や設計ステージに応じた、ネットリストが作成される。これにより、比較的早期に致命的な問題を発見して、設計にフィードバックでき、設計の最終段階や、設計完了後の不具合解析ではより精度が高いシミュレーションを実施することができる。
【００５９】
ここで、設計ステージとは、設計の工程を、「セル設計：複数の小さな回路（セル）の設計を行う段階」、「TOP設計：それらを組み合わせた動作確認する段階」というように回路の規模と、解析の目的別に一連の設計工程を分類したものを指す。
【００６０】
各シミュレーション環境や設計ステージに応じた適切なサイズのネットリストが作成されるので、個々のシミュレーション環境に応じた最適なネットリストサイズの見つけるためのトライアンドエラーを無くすことができる。その結果、マルチプライヤ数Mを多くとることで設計の初期段階でも大規模な素子を含んだポストシミュレーションを実施し、早期に致命的な問題を発見して、設計にフィードバックすることができる。マルチプライヤ数Mを小さくとることで、設計の最終段階ではより収束可能な規模のネットリストで、より精度の高いシミュレーションを実施することができるようになる。確実に収束し、各設計段階に応じた最適なSim時間集約モデルを使用したネットリスト作成が容易にでき、所望のSim実効時間で解析できるネットリストを作成することができ、マルチプライヤ数算出手段とネットリストマルチプライヤ化変換手段とが連携することで個々のSim環境に最適化した時間でネットリストを作成することができる（請求項１）。
【００６１】
実施形態１におけるマルチプライヤ数算出手段の各々のSim環境に最適化した時間で、ネットリストを作成することができる（請求項２）。
【００６２】
実施形態２におけるマルチプライヤ数算出手段の各々のSim環境に最適化した時間で、ネットリストを作成することができる（請求項３）。
【００６３】
実施形態３におけるマルチプライヤ数算出手段の各々のアプリケーションに最適化して、ネットリストを作成することができる（請求項４）。
【００６４】
扱えるSimパターンが拡張する（請求項５）。
【００６５】
観測するセルはマルチプライヤ化しないので、より実物に近い高精度なシミュレーションを行うことができる（請求項６）。
【００６６】
階層ごとマルチプライヤ化することで、ネットリストが単純化され、シミュレーションが短縮される（請求項７）。
【００６７】
トランジスタだけ、寄生Rだけ、寄生Cだけ、等素子の種類を選択できることで、基本回路の接続方法や、回路の特性によっては実物に近いネットリストを作成することができる。トランジスタと寄生Rだけ、トランジスタと寄生Cだけ等素子の種類を選択できることで、基本回路の接続方法や回路の特性によっては実物に近いネットリストを作成することができる。トランジスタと寄生Rだけ、トランジスタと寄生Cだけ、等素子の種類を選択できることで、基本回路の接続方法や回路の特性によっては実物に近いネットリストを作成することができる（請求項８〜１０）。
【００６８】
尚、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【符号の説明】
【００６９】
１、５    ネットリスト生成装置
２    マルチプライヤ数算出手段
３    ネットリストマルチプライヤ化変換手段
４    ＴＯＰネットリスト生成手段
６    アレイ情報生成手段
７    基本回路情報生成手段
８    アレイ回路ネットリスト生成手段
９    回路設計手段
１０    ツールベンチマークデータベース
１１    ＣＰＵ
１２    ＲＯＭ
１３    ＲＡＭ
１４    ＨＤＤ
１５    入力部
１６    表示部
１７    Ｉ／Ｏ
１８    プリンタ
【先行技術文献】
【特許文献】
【００７０】
【特許文献１】特開２００６−２３５９２０号公報
【図１】
2017134538.tif 000007
【図２】
2017134538.tif 000008
【図３】
2017134538.tif 000009
【図４】
2017134538.tif 000010
【図５】
2017134538.tif 000011
【図６】
2017134538.tif 000012
【図７】
2017134538.tif 000013
【図８】
2017134538.tif 000014
【図９】
2017134538.tif 000015
【図１０】
2017134538.tif 000016
【図１１】
2017134538.tif 000017
【図１２】
2017134538.tif 000018
【図１３】
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