(57)【要約】【課題】半導体素子を安定的に作動可能な配線基板を提供すること。【解決手段】コア用の絶縁板１ａの上下面にビルドアップ用の絶縁層１ｂが積層され上面中央部に半導体素子搭載領域Ｘを有する絶縁基板１と、電源用の配線導体２Ｐおよび接地用の配線導体２Ｇと、電源用の半導体素子接続パッド３Ｐおよび接地用の半導体素子接続パッド３Ｇと、上面視における面積の合計が半導体素子搭載領域Ｘの面積の２０％を超える複数のコンデンサＤと、電源用のスルーホール５Ｐおよび接地用のスルーホール５Ｇとを具備して成る配線基板Ａであって、半導体素子搭載領域Ｘの面積に対して上面視におけるコンデンサＤの配設面積割合が２０％以下になるように、コンデンサＤが絶縁板１ａの上面側および下面側に重畳されて配設されており、コンデンサＤが配設された残余の領域に、複数の電源用および接地用のスルーホール５Ｐ、５Ｇが交互に隣接して配置される。【選択図】図１
2017063153.tif 000002
【特許請求の範囲】
【請求項１】
コア用の絶縁板の上下面にビルドアップ用の絶縁層が積層されて成り上面中央部に半導体素子搭載領域を有する絶縁基板と、
該絶縁基板の表面および内部に配設された電源用の配線導体と、
前記絶縁基板の表面および内部に配設された接地用の配線導体と、
前記半導体素子搭載領域に配設されており前記電源用の配線導体と接続された電源用の半導体素子接続パッドと、
前記半導体素子搭載領域に配設されており前記接地用の配線導体と接続された接地用の半導体素子接続パッドと、
前記半導体素子搭載領域に対応する領域の前記コア用の絶縁板内に配設されており、各々が電源用および接地用の電極を有するとともに、上面視における各々の面積の合計が前記半導体素子搭載領域の面積の２０％を超える複数のコンデンサと、
前記半導体素子搭載領域に対応する領域の前記コア用の絶縁板に形成されており前記電源用の半導体素子接続パッドおよび前記電源用の電極と電気的に接続された複数の電源用のスルーホールと、
前記半導体素子搭載領域に対応する領域の前記コア用の絶縁板に形成されており前記接地用の半導体素子接続パッドおよび前記接地用の電極と電気的に接続された複数の接地用のスルーホールと、
を具備して成る配線基板であって、
前記半導体素子搭載領域の面積に対して、上面視における前記コンデンサの配設面積の占める割合が２０％以下になるように、前記コンデンサのうちの少なくとも２個が前記絶縁板の上面側および下面側に互いに重畳されて配設されており、前記コンデンサが配設された残余の領域に、複数の前記電源用および接地用のスルーホールが交互に隣接して配置されていることを特徴とする配線基板。
【請求項２】
前記電源用および接地用の配線導体の一部と、前記電源用および接地用のスルーホールの一部とから成り、前記上面側のコンデンサを所定の前記半導体素子接続パッド間に電気的に接続する上面側の導体経路のインダクタンスが、前記下面側のコンデンサを前記所定の半導体素子接続パッド間に電気的に接続する下面側の導体経路のインダクタンスよりも小さく、かつ前記上面側のコンデンサの容量が前記下面側のコンデンサの容量よりも小さいとともに前記上面側のコンデンサの内部インダクタンスが、前記下面側のコンデンサの内部インダクタンスより小さいことを特徴とする請求項１記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のコンデンサを具備して成る配線基板に関するものである。
【背景技術】
【０００２】
近年、携帯型のゲーム機や通信機器に代表される電子機器の高機能化、小型化が進む中、それらに使用される配線基板においても高機能化、小型化が要求されている。このため、演算処理量の増加した半導体素子に対して、限られたスペースの中で多くの電流を安定的に供給する必要がある。
【０００３】
これらの要求に応えるために、半導体素子の直下に複数のコンデンサが内蔵された従来の配線基板を図２に示す。なお、図２（ｂ）は、コア用の絶縁板２１ａの半導体素子搭載領域Ｘに対応する領域付近の拡大上面図である。
従来の配線基板Ｂは、絶縁基板２１と、配線導体２２と、半導体素子接続パッド２３と、外部接続パッド２４と、コンデンサＤとを備えている。
【０００４】
絶縁基板２１は、コア用の絶縁板２１ａの上下面にビルドアップ用の絶縁層２１ｂが積層されて成る。
コア用の絶縁板２１ａには、複数のスルーホール２５が形成されている。
ビルドアップ用の絶縁層２１ｂには、複数のビアホール２６が形成されている。
絶縁基板２１の上面中央部には、半導体素子搭載領域Ｘが形成されている。
【０００５】
配線導体２２は、絶縁基板２１の表面およびスルーホール２５の内側、ならびにビアホール２６の内側に形成されている。
配線導体２２は、電源用の配線導体２２Ｐおよび接地用の配線導体２２Ｇを有している。
【０００６】
半導体素子接続パッド２３は、半導体素子搭載領域Ｘに複数配設されている。
半導体素子接続パッド２３は、電源用の半導体素子接続パッド２３Ｐおよび接地用の半導体素子接続パッド２３Ｇを有している。電源用の半導体素子接続パッド２３Ｐは、電源用の配線導体２２Ｐと接続されるとともに、接地用の半導体素子接続パッド２３Ｇは、接地用の配線導体２２Ｇと接続される。
半導体素子接続パッド２３には、半導体素子Ｓの電極が半田を介して接続される。
【０００７】
外部接続パッド２４は、絶縁基板２１の下面側に複数配設されている。
外部接続パッド２４は、電源用の外部接続パッド２４Ｐおよび接地用の外部接続パッド２４Ｇを有している。電源用の外部接続パッド２４Ｐは、電源用の配線導体２２Ｐと接続されるとともに、接地用の外部接続パッド２４Ｇは、接地用の配線導体２２Ｇと接続される。
外部接続パッド２４には、供給用電源を有する外部回路基板の配線導体が半田を介して接続される。
【０００８】
コンデンサＤは、コア用の絶縁板２１ａに複数内蔵されている。各々のコンデンサＤが配設される上面視における面積の占める割合は、半導体素子搭載領域Ｘの面積の２０％を超えている。
各々のコンデンサＤは、電源用の電極ＴＰおよび接地用の電極ＴＧを有している。
電源用の電極ＴＰは、電源用の配線導体２２Ｐと接続されるとともに、接地用の電極ＴＧは、接地用の配線導体２２Ｇと接続される。
このように、半導体素子Ｓ直下の絶縁基板２１に内蔵されたコンデンサＤを電源用および接地用の配線導体２２Ｇ、２２Ｐを介して半導体素子Ｓに接続することで、外部回路基板の電源から電流の供給を受けるとともにコンデンサが蓄電されることで多くの電流を安定的に半導体素子Ｓに供給する構造をとっている。
なお、半導体素子Ｓに多くの電流を安定して供給するためには、多くの電源用および接地用の配線導体２２Ｐ、２２Ｇを確保して、電流経路の抵抗を可能な限り小さくすることが重要である。
【０００９】
しかしながら、複数のコンデンサＤを有する従来の配線基板Ｂにおいては、コア用の絶縁板２１ａにコンデンサＤを内蔵するための多くの領域が必要になるため、電源用および接地用の配線導体２２Ｐ、２２Ｇを有するスルーホール２５を形成するための十分な領域を確保することができないことがある。
特に、半導体素子搭載領域Ｘの面積に対して、コンデンサＤの配設面積の占める割合が２０％を超えると、電源用および接地用の配線導体２２Ｐ、２２Ｇを有するスルーホール２５を形成する領域が不足して電流経路が少なくなる。その結果、電流経路の抵抗値が上昇してしまい半導体素子に十分な電流を供給することができなくなり、半導体素子Ｓを安定的に作動させることができないという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３１９５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、電流経路の抵抗値の上昇を抑制して半導体素子に十分な電流を供給することで、半導体素子を安定的に作動させることができる配線基板を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の配線基板は、コア用の絶縁板の上下面にビルドアップ用の絶縁層が積層されて成り上面中央部に半導体素子搭載領域を有する絶縁基板と、絶縁基板の表面および内部に配設された電源用の配線導体と、絶縁基板の表面および内部に配設された接地用の配線導体と、半導体素子搭載領域に配設されており電源用の配線導体と接続された電源用の半導体素子接続パッドと、半導体素子搭載領域に配設されており接地用の配線導体と接続された接地用の半導体素子接続パッドと、半導体素子搭載領域に対応する領域のコア用の絶縁板内に配設されており、各々が電源用および接地用の電極を有するとともに、上面視における各々の面積の合計が半導体素子搭載領域の面積の２０％を超える複数のコンデンサと、
半導体素子搭載領域に対応する領域のコア用の絶縁板に形成されており電源用の半導体素子接続パッドおよび電源用の電極と電気的に接続された複数の電源用のスルーホールと、半導体素子搭載領域に対応する領域のコア用の絶縁板に形成されており接地用の半導体素子接続パッドおよび接地用の電極と電気的に接続された複数の接地用のスルーホールと、を具備して成る配線基板であって、半導体素子搭載領域の面積に対して、上面視におけるコンデンサの配設面積の占める割合が２０％以下になるように、コンデンサのうちの少なくとも２個が絶縁板の上面側および下面側に互いに重畳されて配設されており、コンデンサが配設された残余の領域に、複数の電源用および接地用のスルーホールが交互に隣接して配置されていることを特徴とするものである。
【発明の効果】
【００１３】
本発明の配線基板によれば、配線基板に内蔵された各々のコンデンサの上面視における面積の合計が半導体素子搭載領域の面積の２０％を超えているものの、半導体素子搭載領域の面積に対して、上面視におけるコンデンサの配設面積の占める割合が２０％以下になるように、コンデンサのうちの少なくとも２個が絶縁板の上面側および下面側に互いに重畳されて配設される。さらに、半導体素子搭載領域におけるコンデンサが配設された残余の領域に、複数の電源用および接地用のスルーホールが交互に隣接して配置されている。
このため、多くの電源用および接地用の配線導体を確保して電流経路の抵抗値の上昇を抑制し、半導体素子に十分な電流を供給することで半導体素子を安定的に作動させることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）および（ｂ）は、本発明の配線基板の実施形態の一例を示す概略断面図および平面図である。
【図２】図２（ａ）および（ｂ）は、従来の配線基板の実施形態の一例を示す概略断面図および平面図である。
【発明を実施するための形態】
【００１５】
まず、図１を基に、本発明の配線基板Ａの一例を説明する。なお、図１（ｂ）は、コア用の絶縁板１ａの半導体素子搭載領域Ｘに対応する領域付近の拡大上面図である。
配線基板Ａは、絶縁基板１と、配線導体２と、半導体素子接続パッド３と、外部接続パッド４と、コンデンサＤとを備えている。
【００１６】
絶縁基板１は、コア用の絶縁板１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る。絶縁基板１の上面中央部には、半導体素子搭載領域Ｘが形成されている。
コア用の絶縁板１ａおよびビルドアップ用の絶縁層１ｂは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
【００１７】
コア用の絶縁板１ａの上面側には凹部Ｃ１が形成されており、下面側には凹部Ｃ２が形成されている。各凹部Ｃ１、Ｃ２には、コンデンサＤが載置されている。コア用の絶縁板１ａの上下面には、各凹部Ｃ１、Ｃ２を被覆するとともにコンデンサＤと各凹部Ｃ１、Ｃ２との間隙を充填するようにビルドアップ用の絶縁層１ｂが被着されている。これにより、コンデンサＤが各凹部Ｃ１、Ｃ２内に固定される。これらの各凹部Ｃ１、Ｃ２は、例えばブラスト加工により形成される。
コア用の絶縁板１ａには、半導体素子搭載領域ＸにおいてコンデンサＤが配設された残余の領域に、複数のスルーホール５が形成されている。
スルーホール５は、電源用のスルーホール５Ｐと接地用のスルーホール５Ｇとを有しており交互に隣接して形成されている。
スルーホール５の直径は、５０〜３００μｍ程度であり、例えばドリル加工により形成される。
【００１８】
ビルドアップ用の絶縁層１ｂには、コンデンサＤの電極ＴＰ、ＴＧあるいは配線導体２を底面とする複数のビアホール６が形成されている。
ビアホール６は、電源用のビアホール６Ｐと接地用のビアホール６Ｇとを有している。
ビアホール６の直径は５０〜１００μｍ程度であり、例えばレーザー加工により形成される。
【００１９】
配線導体２は、絶縁基板１の上下面、およびスルーホール５内ならびにビアホール６内に形成されている。
配線導体２は、電源用の配線導体２Ｐおよび接地用の配線導体２Ｇを有している。
電源用のスルーホール５Ｐおよび電源用のビアホール６Ｐ内には電源用の配線導体２Ｐが形成されるとともに、接地用のスルーホール５Ｇおよび接地用のビアホール６Ｇ内には接地用の配線導体２Ｇが形成されている。
配線導体２は、例えば周知のセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成される。
【００２０】
半導体素子接続パッド３は、半導体素子搭載領域Ｘに複数配設されている。
半導体素子接続パッド３は、電源用の半導体素子接続パッド３Ｐおよび接地用の半導体素子接続パッド３Ｇを有している。電源用の半導体素子接続パッド３Ｐは、電源用の配線導体２Ｐと接続されるとともに、接地用の半導体素子接続パッド３Ｇは、接地用の配線導体２Ｇと接続される。
半導体素子接続パッド３には、半導体素子Ｓの電極が半田を介して接続される。
半導体素子接続パッド３は、絶縁基板１の上面に形成された配線導体２の一部から成る。
【００２１】
外部接続パッド４は、絶縁基板１の下面側に複数配設されている。
外部接続パッド４は、電源用の外部接続パッド４Ｐおよび接地用の外部接続パッド４Ｇを有している。電源用の外部接続パッド４Ｐは、電源用の配線導体２Ｐと接続されるとともに、接地用の外部接続パッド４Ｇは、接地用の配線導体２Ｇと接続される。
外部接続パッド４には、供給用電源を有する外部回路基板の配線導体が半田を介して接続される。
外部接続パッド４は、絶縁基板１の下面に形成された配線導体２の一部から成る。
【００２２】
コンデンサＤは、半導体素子搭載領域Ｘの面積に対して、上面視における各々の配設面積の合計が占める割合が２０％以下になるように、コア用の絶縁板１ａの上面側および下面側に互いに重畳されて配設されている。
コンデンサＤは、電源用の電極ＴＰおよび接地用の電極ＴＧを有している。
電源用の電極ＴＰは、電源用のビアホール６Ｐ内に形成された電源用の配線導体２Ｐと接続されるとともに、接地用の電極ＴＧは、接地用のビアホール６Ｇ内に形成された接地用の配線導体２Ｇと接続される。
【００２３】
このように、本発明の配線基板Ａによれば、コア用の絶縁板１ａに配設された各々のコンデンサＤの上面視における面積の合計が半導体素子搭載領域Ｘの面積の２０％を超えているものの、半導体素子搭載領域Ｘの面積に対して、上面視におけるコンデンサＤの配設面積の占める割合が２０％以下になるように、コンデンサＤのうちの少なくとも２個がコア用の絶縁板１ａの上面側および下面側に互いに重畳されて配設される。さらに、半導体素子搭載領域ＸにおけるコンデンサＤが配設された残余の領域に、複数の電源用および接地用のスルーホール５Ｐ、５Ｇが交互に隣接して配置されている。
このため、電源用および接地用の配線導体２Ｐ、２Ｇを有する複数の電源用および接地用のスルーホール５Ｐ、５Ｇを確保して電流経路の抵抗値の上昇を抑制できる。その結果、十分な電流を半導体素子Ｓに供給することが可能になり半導体素子Ｓを安定的に作動させることが可能な配線基板Ａを提供することができる。
【００２４】
なお、半導体素子Ｓに多くの電流を安定して供給するためには、上面側のコンデンサＤの容量と下面側のコンデンサＤの容量との和が十分に大きいものとするとともに、上面側のコンデンサＤの内部インダクタンスと上面側の導体経路のインダクタンスとの和、および下面側のコンデンサＤの内部インダクタンスと下面側の導体経路のインダクタンスとの和の少なくとも一方を、可能な限り小さくすることで導体経路全体としてのインピーダンス値を抑制することが重要である。
本例の場合、上面側のコンデンサＤは、半導体素子接続パッド３に接続されておりビアホール６内に形成された配線導体２から成る上面側の導体経路を介して半導体素子Ｓに電気的に接続される。
下面側のコンデンサＤは、半導体素子接続パッド３に接続されており絶縁基板１の上下面およびスルーホール５内、ならびにビアホール６内に形成された配線導体２から成る下面側の導体経路を介して半導体素子Ｓに電気的に接続される。このように、上面側の導体経路長は下面側の導体経路長よりも短いことから、上面側の導体経路のインダクタンスは、下面側の導体経路のインダクタンスよりも小さい。
このような場合、上面側のコンデンサＤの容量を下面側のコンデンサＤの容量よりも小さいものとするとともに、上面側のコンデンサＤの内部インダクタンスを下面側のコンデンサＤの内部インダクタンスより小さいものとすることが好ましい。
これにより、内部インダクタンスが下面側のコンデンサＤよりも小さい上面側のコンデンサＤを、インダクタンスの小さい上面側の導体経路と接続することで、インダクタンス成分のより小さい経路を確保して導体経路全体としてインピーダンス値を抑制することができる。さらに、下面側の導体経路に接続される下面側のコンデンサＤの容量を上面側のコンデンサＤの容量よりも大きなものとすることにより、上面側のコンデンサＤの容量と下面側のコンデンサＤの容量との和を十分に大きなものとすることができる。
その結果、さらに半導体素子Ｓに多くの電流を安定的に供給することができる。
【符号の説明】
【００２５】
１          絶縁基板
１ａ        コア用の絶縁板
１ｂ        ビルドアップ用の絶縁層
２Ｇ        接地用の配線導体
２Ｐ        電源用の配線導体
３Ｇ        接地用の半導体素子接続パッド
３Ｐ        電源用の半導体素子接続パッド
５Ｇ        接地用のスルーホール
５Ｐ        電源用のスルーホール
Ａ          配線基板
Ｄ          コンデンサ
ＴＧ        接地用の電極
ＴＰ        電源用の電極
【図１】
2017063153.tif 000003
【図２】
2017063153.tif 000004