(57)【要約】【課題】ゲート電極にｐ型ポリシリコン膜を用いた半導体装置において、ゲート電極の抵抗率を小さくすると共に、当該抵抗率のばらつきを小さくする。【解決手段】ＳｉＣ半導体装置１００は、ＳｉＣ基体１０のＳｉＣドリフト層１２の表層部に選択的に形成されたベース領域１４と、当該ベース領域１４の表層部に選択的に形成されたソース領域１５と、ＳｉＣドリフト層１２上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたゲート電極とを備える。ゲート電極３０は、ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３含む積層構造を有している。【選択図】図３
2017028219.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基体と、
前記炭化珪素基体の表層部に選択的に形成されたベース領域と、
前記ベース領域の表層部に選択的に形成されたソース領域と、
前記炭化珪素基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、ｐ型ポリシリコン膜、および前記ｐ型ポリシリコン膜上のチタンシリサイド膜を含む積層構造である
炭化珪素半導体装置。
【請求項２】
前記ｐ型ポリシリコン膜は不純物としてボロンを含む
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ゲート電極において、前記ｐ型ポリシリコン膜と前記チタンシリサイド膜との間に、前記ｐ型ポリシリコン膜内のボロンが前記チタンシリサイド膜へ拡散することを防止するバリア膜が介在している
請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記バリア膜は、窒化チタン膜である
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、コンタクトホールを通して前記ソース領域に接続するソースパッド電極と、
前記層間絶縁膜上に形成され、コンタクトホールを通して前記ゲート電極に接続するゲートパッド電極と、
前記ソース領域における前記ソースパッド電極との接続部分に形成されたソースコンタクト電極と、
前記ゲート電極における前記ゲートパッド電極との接続部分に形成されたゲートコンタクト電極と、を備え、
前記ソースコンタクト電極および前記ゲートコンタクト電極は、同一の金属材料を含んでいる
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置。
【請求項６】
前記金属材料はニッケルである
請求項５に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素基体の表層部に、ベース領域を選択的に形成する工程と、
前記ベース領域の表層部に、ソース領域を選択的に形成する工程と、
前記炭化珪素基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート電極の形成工程は、
前記ゲート絶縁膜上に不純物を含まない非晶質シリコン膜と、不純物としてボロンを含む非晶質シリコン膜との積層膜を形成して熱処理を加えることで、前記積層膜からｐ型ポリシリコン膜を形成する工程と、
前記ｐ型ポリシリコン膜上にチタンシリサイド膜を形成する工程と、を含む
炭化珪素半導体装置の製造方法。
【請求項８】
前記ゲート電極の形成工程は、
前記ｐ型ポリシリコン膜の形成工程と前記チタンシリサイド膜の形成工程との間に、前記ｐ型ポリシリコン膜上に、前記ｐ型ポリシリコン膜内のボロンが前記チタンシリサイド膜へ拡散することを防止するバリア膜を形成する工程を、さらに含む
請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記バリア膜は、窒化チタン膜である
請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ゲート電極の形成工程よりも後に行われる熱処理は、レーザアニールによる局所的な熱処理である
請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達するソースコンタクトホールおよびゲート電極に達するゲートコンタクトホールを形成する工程と、
前記ソースコンタクトホールに露出した前記ソース領域の表面および前記ゲートコンタクトホールに露出した前記ゲート電極の表面に同一の金属膜を形成して熱処理することにより、前記ソースコンタクトホールに露出した前記ソース領域の表面にソースコンタクト電極を形成すると同時に、前記ゲートコンタクトホールに露出した前記ゲート電極の表面にゲートコンタクト電極を形成する工程と、
前記層間絶縁膜上に、前記ソースコンタクトホールおよび前記ソースコンタクト電極を通して前記ソース領域に接続するソースパッド電極、および、前記ゲートコンタクトホールおよび前記ゲートコンタクト電極を通して前記ゲート電極に接続するゲートパッド電極を形成する工程と、をさらに備える
請求項７から請求項１０のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置は、シリコン（Ｓｉ）を用いた従来の半導体装置と比較して、高電圧、大電流、高温での動作に優れている。そのため、ＳｉＣ半導体装置は、次世代の電力用半導体装置として開発が進められている。
【０００３】
ＳｉＣ半導体装置の一つとして、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。縦型ＭＯＳＦＥＴは、ＳｉＣ層上の大部分の領域にゲート絶縁膜およびゲート電極が形成され、それらを覆うように酸化珪素（ＳｉＯ２）等からなる層間絶縁膜が形成された構造を有している。また、層間絶縁膜の上には、当該層間絶縁膜に形成されたコンタクトホール（ソースコンタクトホール）を通してＳｉＣ層のソース領域と電気的に接続するソース電極が形成される。
【０００４】
上記のソース電極は、外部接続用の電極（ソースパッド電極）として利用できるが、ゲート電極は層間絶縁膜で覆われているため、層間絶縁膜に形成されたコンタクトホール（ゲートコンタクトホール）を通して、外部接続用の電極（ゲートパット電極）に接続される。
【０００５】
このように、ＭＯＳＦＥＴのゲート電極は、積層構造内に存在する。ゲート電極の材料としては、例えば、不純物としてリン（Ｐ）をドーピングしたｎ型の多結晶シリコン（ポリシリコン）膜がある。ポリシリコン膜を用いたゲート電極の厚みは、例えば０．５μｍ程度である。
【０００６】
ＳｉＣを用いて形成されたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、電流を遮断すべきときに誤って電流が流れないようにするため、ＭＯＳＦＥＴが電流を流し始めるためのゲート電圧（閾値電圧）をなるべく高く設定することが必要となる。閾値電圧を高くするためには、ゲート電極の材料として、ボロン（Ｂ）をドーピングしたｐ型ポリシリコン膜を用いることが有効となる場合がある。しかし、厚み０．５μｍのｐ型ポリシリコン膜のシート抵抗は２０〜６００Ω／□であり、ｎ型ポリシリコン膜の場合よりも非常に大きい。そのため、ゲート電極の材料にｐ型ポリシリコン膜を用いると、ＭＯＳＦＥＴの高速な動作が困難となる。
【０００７】
ポリシリコン膜のゲート電極のシート抵抗を低くする方法の一つとして、ポリシリコン膜上に金属シリサイド膜を形成する方法がある（例えば、下記の特許文献１，２）。特許文献１では、ポリシリコン膜上に厚さ０．４μｍのタングステンシリサイド（ＷＳｉｘ）膜を成膜し、且つ、ＷＳｉｘ膜の組成を、ｘが１．５以上２．０未満となるようにしている。
【０００８】
上記のＷＳｉｘ膜をポリシリコン膜のゲート電極上に形成すると、その後の工程で、層間絶縁膜にソースコンタクトホールとゲートコンタクトホールを同時開口することが可能になる。以下、その理由を説明する。ソースコンタクトホールを形成した後、ソースコンタクトホール内に露出したＳｉＣ層上にコンタクト電極を形成するが、当該コンタクト電極の形成は、ニッケル（Ｎｉ）膜を全面に成膜してアニールすることによって行われる。そのため、ソースコンタクトホールとゲートコンタクトホールとが同時開口されていると、ソースコンタクトホール内に露出したＳｉＣ層上だけでなく、ゲートコンタクトホール内に露出したゲート電極にも、Ｎｉ膜が成膜される。このとき、ゲート電極上にＷＳｉｘ膜が形成されていないと、Ｎｉがゲート電極のポリシリコン膜内に拡散して不良の原因となるが、ＷＳｉｘ膜が形成されているとそれを防止できる。ＷはＮｉよりもＳｉとの結合力が強く、特に、特許文献１のようにＷＳｉｘ膜のｘが１．５以上２．０未満であると、ＷＳｉｘ膜中に余剰なＳｉが存在しないため、ＮｉがＳｉと反応することが防止される。これが、ポリシリコン膜のゲート電極上にＷＳｉｘ膜を形成すると、ソースコンタクトとゲートコンタクトホールとを同時開口できるようになる理由である。
【０００９】
一方、特許文献２では、ゲート電極上に、金属シリサイド膜としてチタンシリサイド膜を形成している。具体的には、ｎ型ポリシリコン膜のゲート電極を形成した後、当該ゲート電極の側面を覆う酸化珪素膜のサイドウォールを形成し、その後、全面にチタン（Ｔｉ）膜を成膜してアニールすることで、ゲート電極の上部のみにチタンシリサイド膜を形成している。また、その後、全面に酸化珪素からなる層間絶縁膜を形成し、当該層間絶縁膜にソースコンタクトホールおよびゲートコンタクトホールを開口する。さらに、Ｎｉ膜を全面に成膜してアニールすることで、ソースコンタクトホールに露出したＳｉＣ層上およびゲートコンタクトホールに露出したゲート電極上に、ニッケルシリサイドからなるコンタクト電極を形成している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−５５２１４号公報
【特許文献２】国際公開第２００９／０１９８３７号
【非特許文献】
【００１１】
【非特許文献１】J. H. Park and P. H. Holloway: J. Vac. Sci. Techbnol. B vol.23, 2530（2005）．
【非特許文献２】LI Yan-feng, XU Hui, XIA Qing-lin, LIU Xiao-liang: J. Cent. South Univ. Technol. vol.18 1773（2011）．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ポリシリコン膜からなるゲート電極上に形成する金属シリサイド膜としては、比抵抗が小さいチタンシリサイド、ニッケルシリサイド膜などが好ましい。しかし、ニッケルシリサイド膜をポリシリコン膜上に形成する場合には、ニッケル原子のポリシリコン膜への拡散することが懸念される。ポリシリコン膜内に拡散したニッケル原子がゲート絶縁膜にまで到達すると、ゲート電極のワークファンクションが変動し、ＭＯＳＦＥＴの閾値が不均一となるためである。一方、チタンシリサイド膜のＴｉＳｉ２は、比較的広い範囲の温度領域で安定しており、ポリシリコン膜との過度な反応は見られない。これらのことから、ポリシリコン膜上に形成する金属シリサイド膜としては、ニッケルシリサイド膜よりもチタンシリサイド膜の方が好ましい。
【００１３】
しかしながら、ｐ型ポリシリコン膜中にボロンが存在すると、状況は異なる。ここで、反応の起こりやすさを数値化したギブスの自由エネルギーを考える。ギブスの自由エネルギーが小さい反応ほど、起こりやすい。ゲート電極の形成後には１０００℃程度のアニールを行うことから、１０００℃におけるＴｉＳｉ２、ＴｉＢおよびＴｉＢ２について、ギブスの自由エネルギーを非特許文献１，２に基づいて比較すると、ＴｉＳｉ２よりもＴｉＢまたはＴｉＢ２の方が小さい値であることが分かる。従って、ボロンを含むｐ型ポリシリコン上にチタン膜あるいはチタンシリサイド膜を形成した状態で１０００℃のアニールを行うと、チタン膜またはチタンシリサイド膜内のチタンがボロンと反応し、ＴｉＢまたはＴｉＢ２のチタンホウ化物を形成する。チタンシリサイド内にＴｉＢまたはＴｉＢ２が形成されると、チタンシリサイドのシート抵抗がばらつき、その結果、ゲート電極の抵抗がばらつくという問題が生じる。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、ゲート電極にｐ型ポリシリコン膜を用いた炭化珪素半導体装置において、ゲート電極の抵抗率を小さくすると共に、当該抵抗率のばらつきを小さくすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る炭化珪素半導体装置は、炭化珪素基体と、前記炭化珪素基体の表層部に選択的に形成されたベース領域と、前記ベース領域の表層部に選択的に形成されたソース領域と、前記炭化珪素基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート電極は、ｐ型ポリシリコン膜、および前記ｐ型ポリシリコン膜上のチタンシリサイド膜を含む積層構造である。
【発明の効果】
【００１６】
本発明によれば、ゲート電極が、ｐ型ポリシリコン膜を用いて構成されているため、炭化珪素半導体装置のしきい値電圧を高くできる。また、ゲート電極が、ｐ型ポリシリコン膜およびチタンシリサイド膜を含む積層構造であるため、ゲート電極の抵抗率が高くなることが抑制される。また、ｐ型ポリシリコン膜上のチタンシリサイド膜との間にバリア膜を設ける、あるいは、ゲート電極形成後の熱処理をレーザアニールによる局所的な熱処理とすることで、ｐ型ポリシリコン膜中のボロンのチタンシリサイド膜への拡散を抑制でき、チタンシリサイド膜の抵抗値のばらつき、およびｐ型ポリシリコン膜の不純物濃度のばらつきを抑えられ、ゲート電極の抵抗率のばらつきが抑制される。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係るＳｉＣ半導体装置の上面図である。
【図２】本発明の実施の形態に係るＳｉＣ半導体装置における最上層の絶縁膜の図示を省略した上面図である。
【図３】本発明の実施の形態に係るＳｉＣ半導体装置の断面構造を示す図である。
【図４】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＳｉＣドリフト層の形成工程を示す図である。
【図５】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＪＴＥ領域の形成工程を示す図である。
【図６】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるベース領域の形成工程を示す図である。
【図７】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるソース領域の形成工程を示す図である。
【図８】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるフィールド酸化膜およびゲート絶縁膜の形成工程を示す図である。
【図９】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。
【図１０】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。
【図１１】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるゲート電極の形成工程を示す図である。
【図１２】本発明の実施の形態に係るＳｉＣ半導体装置の製造における層間絶縁膜の形成工程を示す図である。
【図１３】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるＳｉＣ基板の裏面研磨工程を示す図である。
【図１４】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるコンタクトホールおよびコンタクト電極の形成工程を示す図である。
【図１５】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるオーミック電極の形成工程を示す図である。
【図１６】本発明の実施の形態に係るＳｉＣ半導体装置の製造におけるソースパッド電極およびゲートパッド電極の形成工程を示す図である。
【図１７】本発明の実施の形態に係るＳｉＣ半導体装置の製造における裏面電極の形成工程を示す図である。
【発明を実施するための形態】
【００１８】
本実施の形態では、本発明をプレーナゲート型のＭＯＳＦＥＴに適用した例を示すが、本発明は、その他の構造の半導体装置（例えばＩＧＢＴや、トレンチゲート型のＭＯＳＦＥＴなど）にも適用可能である。また、以下で図示するＭＯＳＦＥＴの構造も一例であり、各種のイオン注入領域や絶縁膜の配置などはこれらの図に示すものに限られない。
【００１９】
図１〜図３は、本発明の実施の形態に係るＳｉＣ半導体装置１００であるプレーナゲート型のＭＯＳＦＥＴの構造を示す図である。図１は、ＳｉＣ半導体装置１００の上面図であり、図２は、最上層の絶縁膜６０の図示を省略したＳｉＣ半導体装置１００の上面図である。また、図３はＳｉＣ半導体装置１００の断面図であり、図１および図２に示すＡ１−Ａ２線およびＢ１−Ｂ２線に沿った断面に対応している。
【００２０】
ＳｉＣ半導体装置１００の最上層には、耐圧を維持するための絶縁膜６０のパターンが形成されており、図１のように、絶縁膜６０には、外部接続用の電極であるソースパッド電極５３およびゲートパッド電極５４を露出する開口が設けられている。ソースパッド電極５３およびゲートパッド電極５４は、アルミニウム（Ａｌ）等で形成される。
【００２１】
図１では、ＳｉＣ半導体装置１００のチップの４辺のうちの１辺の近傍にゲートパッド電極５４が配置されているが、絶縁膜６０の下では、図２のように、ゲートパッド電極５４のパターンの一部はソースパッド電極５３を囲むようにチップの外周部に延在している。後述するように、ＭＯＳＦＥＴのゲート電極３０（図３）は、チップの外周部（Ｂ１−Ｂ２線の部分）で、ソースパッド電極５３に接続されている。つまり、ゲートパッド電極５４の一部（チップ外周部に延在する部分）はゲート配線として機能している。ここでは、ＳｉＣ半導体装置１００のチップの各辺の長さは、１〜２０ｍｍ程度とした。
【００２２】
なお、通常の製品では、チップ上に温度センサー用の電極や電流センサー用の電極が設けられることがあるが、それらの電極の有無は、本発明の効果に影響を及ぼすものではない。また、ソースパッド電極５３およびゲートパッド電極５４それぞれの形状、位置、個数等も様々なものが考えられるが、それらも本発明の効果には影響を及ぼすものではない。
【００２３】
次に、図３を参照して、ＳｉＣ半導体装置１００の断面構造を説明する。図３の右半分には、ＭＯＳＦＥＴセルが形成される活性領域の断面（図１のＡ１−Ａ２線に沿った断面）が示されており、図３の左半分には、活性領域の外側の終端領域（チップ終端部）の断面（図１のＢ１−Ｂ２線に沿った断面）が示されている。活性領域には、図３の右半分に示される構造が繰り返し配置される。
【００２４】
ＳｉＣ半導体装置１００は、ｎ型のＳｉＣ基板１１とその表面（第１主面）上に形成されたｎ型のＳｉＣドリフト層１２とからなるＳｉＣ基体１０を用いて形成されている。ここでは、ＳｉＣ基板１１として、第１主面が（０００１）面から４°あるいは８°傾いたオフ角を有する、４Ｈ型のポリタイプの低抵抗基板を用いた。また、ＳｉＣドリフト層１２は、ＳｉＣ基板１１の第１主面上にエピタキシャル成長により形成したものである。
【００２５】
活性領域（Ａ１−Ａ２断面）においては、ＳｉＣドリフト層１２の表層部に、不純物としてアルミニウム（Ａｌ）を含有する複数のｐ型のベース領域１４が選択的に形成されている。各ベース領域１４内の表層部には、不純物として窒素（Ｎ）を含有するｎ型のソース領域１５が、ベース領域１４よりも浅く形成されている。
【００２６】
ＳｉＣドリフト層１２上にはゲート絶縁膜２２が形成され、ゲート絶縁膜２２上には、隣り合うソース領域１５間に跨がるように、ゲート電極３０が形成されている。ゲート電極３０は、ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３が下からこの順に積層した積層構造となっている。
【００２７】
ゲート電極３０の上面および側面は、酸化珪素（ＳｉＯ２）からなる層間絶縁膜４０で覆われている。層間絶縁膜４０には、ゲート電極３０と干渉しない位置に、ベース領域１４およびソース領域１５に達するコンタクトホール４１（ソースコンタクトホール）が形成されている（ソースコンタクトホール４１はゲート絶縁膜２２も貫通している）。ソースコンタクトホール４１に露出したベース領域１４およびソース領域１５の上には、コンタクト電極５１（ソースコンタクト電極）が形成されている。ソースパッド電極５３は、ソースコンタクトホール４１の内部を含む層間絶縁膜４０上に形成され、ソースコンタクト電極５１を介してベース領域１４およびソース領域１５と電気的に接続している。
【００２８】
一方、終端領域（Ｂ１−Ｂ２断面）においては、最外周のベース領域１４の外側に、耐圧を維持させるためのＪＴＥ領域１３（Junction Termination Extension）が形成されている。ＪＴＥ領域１３は、不純物としてＡｌを含有するｐ型のイオン注入領域である。また、最外周のベース領域１４およびＪＴＥ領域１３上には、フィールド酸化膜２１が形成されている。
【００２９】
上記のゲート電極３０および層間絶縁膜４０は、終端領域のフィールド酸化膜２１上にまで延在しており、終端領域の層間絶縁膜４０に、ゲート電極３０に達するコンタクトホール４２（ゲートコンタクトホール）が形成されている。ゲートコンタクトホール４２に露出したゲート電極３０の部分には、Ｎｉシリサイドからなるコンタクト電極５２（ゲートコンタクト電極）が形成されている。ゲートパッド電極５４は、ゲートコンタクトホール４２の内部を含む層間絶縁膜４０上に形成され、ゲートコンタクト電極５２を介してゲート電極３０と電気的に接続している。ゲートパッド電極５４上には、絶縁膜６０が形成されている。
【００３０】
ＳｉＣ基体１０の裏面（第２主面）には、ＳｉＣ基板１１とのコンタクト抵抗が小さいオーミック電極７１が形成され、当該オーミック電極７１上には裏面電極７２が形成されている。ここでは、ＳｉＣ基体１０の厚さを４００μｍ以下とするが、２００μｍ以下に薄板化されていてもよい。
【００３１】
本実施の形態のＳｉＣ半導体装置１００においては、ゲート電極３０が、ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３からなる積層構造となっている。ゲート電極３０にｐ型ポリシリコン膜３１が用いられることで、リンを不純物として含むｎ型ポリシリコン膜のゲート電極に有するＭＯＳＦＥＴよりも閾値電圧を高くできる。また、閾値電圧を上げるためにベース領域１４のｐ型不純物濃度を高くする必要がなくなるので、オン抵抗の増大を防止できるという効果も得られる。
【００３２】
ただし、ｐ型ポリシリコン膜３１の比抵抗（通常、０．１〜３０ｍΩｃｍ）は、ｎ型ポリシリコン膜の比抵抗よりも大きいので、ゲート電極３０をｐ型ポリシリコン膜３１のみで構成するとゲート抵抗が大きくなり、高速動作が困難になる。そこで、本実施の形態では、ｐ型ポリシリコン膜３１上に抵抗の小さなチタンシリサイド膜３３を形成し、ゲート電極３０の高抵抗化を抑えている。さらに、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３の間にバリア膜として機能する窒化チタン膜３２を介在させることで、チタンとボロンの反応が抑制されている。それにより、チタンシリサイド膜３３の抵抗値のばらつき、およびｐ型ポリシリコン膜３１の不純物濃度のばらつきを抑えられ、ゲート電極３０の抵抗率のばらつきを抑制することができる。
【００３３】
以下、図１〜図３に示したＳｉＣ半導体装置１００の製造方法について、図４〜図１７の工程図を用いて説明する。図４〜図１７の工程図においても、図３と同様に、右半分は活性領域の断面に対応し、左半分は終端領域の断面に対応している。
【００３４】
まず、第１主面が（０００１）面から４°あるいは８°傾いたオフ角を有する、４Ｈ型のポリタイプのＳｉＣ基板１１を用意し、その上に、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＣ基板１１をエピタキシャル成長させる（図４）。ＳｉＣドリフト層１２のｎ型の不純物濃度は１×１０１５〜１×１０１７ｃｍ−３とし、厚さは５〜５０μｍとする。
【００３５】
次に、ＳｉＣドリフト層１２上にＪＴＥ領域１３の形成領域が開口された第１注入マスク（不図示）を形成し、ＳｉＣドリフト層１２の表面にｐ型の不純物であるＡｌをイオン注入することで、終端領域にＪＴＥ領域１３を形成する（図５）。この工程でのＡｌのイオン注入深さは、ＳｉＣドリフト層１２の厚さを超えない範囲で、０．１〜３μｍ程度とする。また、ＪＴＥ領域１３にイオン注入するＡｌの不純物濃度は、１×１０１７〜１×１０１９ｃｍ−３の範囲で、ＳｉＣドリフト層１２のｎ型不純物濃度より高いものとする。
【００３６】
第１注入マスクを除去した後、ＳｉＣドリフト層１２上にベース領域１４の形成領域が開口された第２注入マスク（不図示）を形成し、ＳｉＣドリフト層１２にｐ型の不純物であるＡｌをイオン注入することで、ベース領域１４を形成する（図６）。この工程でのＡｌのイオン注入深さは、ＳｉＣドリフト層１２の厚さを超えない範囲で、０．１〜３μｍ程度とする。また、ベース領域１４にイオン注入するＡｌの不純物濃度は、１×１０１７〜１×１０１９ｃｍ−３の範囲で、ＳｉＣドリフト層１２のｎ型不純物濃度より高いものとする（ＳｉＣドリフト層１２内のＡｌがイオン注入された領域のうち、ｐ型を示す領域がベース領域１４となる）。
【００３７】
第２注入マスクを除去した後、ＳｉＣドリフト層１２上に、ソース領域１５の形成領域が開口された第３注入マスク（不図示）を形成し、ＳｉＣドリフト層１２の表面にｎ型の不純物であるＮをイオン注入することで、ソース領域１５を形成する（図７）。この工程でのＮのイオン注入深さは、ベース領域１４の厚さより浅いものとする。また、ソース領域１５にイオン注入するＮの不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲でベース領域１４のｐ型不純物濃度よりも高いものとする（ベース領域１４内のＮが注入された領域のうち、ｎ型を示す領域がソース領域１５となる）。
【００３８】
第３注入マスクを除去した後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、ＪＴＥ領域１３、ベース領域１４およびソース領域１５にイオン注入された不純物（Ｎ、Ａｌ）を活性化させる。
【００３９】
次に、ＣＶＤ法などによってＳｉＣドリフト層１２上に酸化珪素膜を形成し、写真製版およびドライエッチング等により活性領域上の酸化珪素膜を除去することで、終端領域にフィールド酸化膜２１を形成する。続いて、活性領域のＳｉＣドリフト層１２の表面を熱酸化することで、ゲート絶縁膜２２を形成する（図８）。ゲート絶縁膜２２は、窒素を含んだ酸化膜としてもよい。
【００４０】
その後、ゲート絶縁膜２２およびフィールド酸化膜２１の上に、導電性を有するｐ型ポリシリコン膜３１を減圧ＣＶＤ法により形成する。ｐ型ポリシリコン膜３１の形成は、以下の方法を用いた。まず、不純物を含まない非晶質シリコン膜３１１を形成し、その上に不純物としてボロンを含む非晶質シリコン膜３１２（ボロン含有非晶質シリコン膜）を堆積することで、非晶質シリコン膜３１１およびボロン含有非晶質シリコン膜３１２の積層膜を形成する（図９）。ここでは、ボロン含有非晶質シリコン膜３１２の堆積温度を５００℃、膜厚は４００ｎｍとした。ボロン含有非晶質シリコン膜３１２は、シラン（ＳｉＨ４）および水素（Ｈ２）で希釈された三塩化硼素（ＢＣｌ３）ガスを原料として形成できる。ＢＣｌ３の代わりにジボラン（Ｂ２Ｈ６）ガスを用いることもできる。
【００４１】
次に、熱処理を行うことで、非晶質シリコン膜３１１および、ボロン含有非晶質シリコン膜３１２を結晶化させる。この熱処理により、ボロン含有非晶質シリコン膜３１２中のボロンが非晶質シリコン膜３１１中に拡散し、非晶質シリコン膜３１１およびボロン含有非晶質シリコン膜３１２の積層膜は、ボロンの濃度が膜中で均一なｐ型ポリシリコン膜３１に変化する（図１０）。この工程の熱処理は、酸素を含まない雰囲気中で、温度６００〜１０００℃の範囲で実施する。ここでは、窒素雰囲気中で温度７００℃の条件で行った。
【００４２】
ｐ型ポリシリコン膜３１のボロン濃度は、１×１０１９〜１×１０２１ｃｍ−３の範囲が望ましい。ｐ型ポリシリコン膜３１のボロン濃度は、ボロン含有非晶質シリコン膜３１２の堆積中にＢＣｌ３の流量を変えることで調整できる。ここでは、ｐ型ポリシリコン膜３１のボロン濃度を２×１０２０ｃｍ−３とした。
【００４３】
また、ｐ型ポリシリコン膜３１の結晶粒径は、熱処理の温度とボロン濃度によって調整できる。温度が低いほど結晶粒径は大きくなる。また、ボロン濃度が低いほど結晶粒径は大きくなるが、ボロン濃度が１×１０１９〜１×１０２１ｃｍ−３の範囲では、ボロン濃度を変えても結晶粒径はほとんど変化しない。ここでは、ｐ型ポリシリコン膜３１の結晶粒径が２００ｎｍになるようにした。
【００４４】
その後、スパッタ成膜により、窒化チタン膜３２をｐ型ポリシリコン膜３１上に堆積させる。窒化チタン膜３２の膜厚は、１０〜５００ｎｍの範囲とする。続いて、窒化チタン膜３２上にスパッタ成膜によりチタンシリサイド膜３３を形成する（図１１）。チタンシリサイド膜３３の組成は任意であるが、最も安定であるＴｉＳｉ２であることが望ましい。また、チタンシリサイド膜３３の膜厚は、０．１〜１．０μｍの範囲とする。
【００４５】
このように、ボロンを含むｐ型ポリシリコン膜３１とチタンシリサイド膜３３との間に、窒化チタン膜３２を介在させることで、窒化チタン膜３２がバリア膜となって、この後のアニール時に、ｐ型ポリシリコン膜３１内のボロンとチタンシリサイド膜３３内のチタンとが反応することが防止される。これにより、チタンシリサイド膜３３へのボロンの拡散を抑制できるため、チタンシリサイド膜３３のシート抵抗のばらつきが抑制される。それと共に、ｐ型ポリシリコン膜３１の不純物濃度の変化が抑制されるため、ＭＯＳＦＥＴの閾値を安定化できる。
【００４６】
ｐ型ポリシリコン膜３１、窒化チタン膜３２およびチタンシリサイド膜３３からなる積層構造を形成後、それをパターニングしてゲート電極３０を形成する。続いて、ＣＶＤ法などにより、活性領域および終端領域の全面に例えばＳｉＯ２からなる層間絶縁膜４０を形成する（図１２）。
【００４７】
その後、ＳｉＣ基体１０の裏面（第２主面）を、研削機を用いて研削する（図１３）。研削を行う間、非研削面（第１主面）は、保護テープが貼り付けるか、またはワックスなどを塗布してサポート基板を貼り付けるなどして保護される。研削に用いる砥石としては、例えば、ダイヤモンド砥粒をビトリファイドで結合したものが考えられる。研削後のＳｉＣ基体１０の厚みは例えば３００μｍ程度とするが、ＳｉＣ半導体装置１００の特性向上のために、２００μｍ以下に薄板化してもよい。本実施の形態では、ＳｉＣ基体１０の表面側のＭＯＳＦＥＴ構造の形成する途中に、裏面側の加工（裏面の研削、並びに、オーミック電極７１および裏面電極７２の形成）を実施する例を示すが、表面川のＭＯＳＦＥＴ構造を全て形成した後に、裏面側の加工を実施してもよい。
【００４８】
次に、活性領域において、ゲート電極３０と干渉しない位置に、層間絶縁膜４０およびゲート絶縁膜２２を貫通してベース領域１４およびソース領域１５に達するソースコンタクトホール４１を形成する。また、終端領域においては、層間絶縁膜４０を貫通してゲート電極３０に達するゲートコンタクトホール４２を形成する。ソースコンタクトホール４１およびゲートコンタクトホール４２の形成は、写真製版とＣ３Ｈ８などを含むガスを用いたＲＩＥ（Reactive Ion Etching）などのドライエッチングにより行う。
【００４９】
その後、ニッケル（Ｎｉ）等の金属膜を、ソースコンタクトホール４１およびゲートコンタクトホール４２の内部を含む層間絶縁膜４０上の全面に成膜する。そして、熱処理を行うことで、ソースコンタクトホール４１に露出したベース領域１４およびソース領域１５とソースコンタクト電極５１に露出したゲート電極３０とを、金属膜と反応させ、さらに未反応の金属膜を薬液処理によって除去する。それにより、ベース領域１４およびソース領域１５のソースコンタクトホール４１に露出した表面（ソースパッド電極５３との接続部分）にソースコンタクト電極５１が形成されると共に、ゲート電極３０のゲートコンタクトホール４２に露出した表面（ゲートパッド電極５４との接続部分）にゲートコンタクト電極５２が形成される（図１４）。このようにソースコンタクト電極５１とゲートコンタクト電極５２とを同時に形成した場合、両者は同一の金属材料（ニッケル等）を含むことになる。
【００５０】
金属膜としてニッケルを用いた場合、ニッケルを成膜した後の熱処理でゲート電極３０のｐ型ポリシリコン膜３１がニッケルと反応してｐ型ポリシリコン膜３１内にニッケルが拡散してしまうと、ＭＯＳＦＥＴの信頼性に影響を与えることになる。しかし、ゲート電極３０の最上層のチタンシリサイド膜３３とその下の窒化チタン膜３２がバリア膜となり、ニッケルとｐ型ポリシリコン膜３１との反応を抑制できる。そのため、ソースコンタクトホール４１の形成と、ソースコンタクトホール４１の形成とは、同時に行うことができる。もちろん、ソースコンタクトホール４１とゲートコンタクトホール４２とを別々に形成しても構わない。
【００５１】
次に、ＳｉＣ基体１０の裏面（第２主面）の全面にニッケル等の金属膜を成膜した後、ランプアニール装置で１０００℃以上の高温熱処理を行うことで、ＳｉＣ基体１０の裏面にオーミック電極７１を形成する（図１５）。ここで用いる金属膜は、ＳｉＣとオーミック接合が得られる金属膜であれば、ニッケル以外のものでもよい。
【００５２】
続いて、ソースコンタクトホール４１およびゲートコンタクトホール４２の内部を含む層間絶縁膜４０の上に、アルミニウム（Ａｌ）等の配線材料を成膜してパターニングすることで、ソースパッド電極５３およびゲートパッド電極５４を形成する。ソースパッド電極５３は、ソースコンタクトホール４１を通してソースコンタクト電極５１に接触することで、ベース領域１４およびソース領域１５と電気的に接続される。ゲートパッド電極５４は、ゲートコンタクトホール４２を通してゲートコンタクト電極５２に接触することで、ゲート電極３０と電気的に接続される。その後、例えばポリイミドからなる絶縁膜６０を、終端領域付近に堆積させる（図１６）。
【００５３】
最後に、ＳｉＣ基体１０の裏面のオーミック電極７１上に、裏面電極７２を形成することにより（図１７）、図１〜図３に示したＳｉＣ半導体装置１００の構成が得られる。
【００５４】
先に述べたように、ＳｉＣ基体１０の裏面の加工は、第１主面側のＭＯＳＦＥＴ構造をすべて形成した後（すなわち絶縁膜６０を形成した後）に実施してもよい。その場合、絶縁膜６０を形成した後、裏面の研削を行ってから、保護テープあるいはサポート基板を剥がして、有機洗浄等を実施する。そして、ＳｉＣ基体１０の裏面にニッケル等の金属膜を成膜して熱処理を行うことで、オーミック電極７１を形成するが、その熱処理は、ランプアニールではなく、レーザアニールによる局所的な熱処理とすることが好ましい。
【００５５】
本実施の形態では、窒化チタン膜３２の形成方法をスパッタ成膜としたが、他の方法を使用してもよい。また、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３に介在させるバリア膜は、ｐ型ポリシリコン膜３１のボロンのチタンシリサイド膜３３への拡散を抑制できるものであれば、窒化チタン膜３２以外のものでもよい。
【００５６】
また、本実施の形態では、ゲート電極３０形成後に高温（１０００℃程度）の熱処理を実施するため、ｐ型ポリシリコン膜３１と窒化チタン膜３２との間にバリア膜としての窒化チタン膜３２を設けることによって、ｐ型ポリシリコン膜３１とチタンシリサイド膜３３との反応を抑制した。しかし、ゲート電極３０形成後に行う熱処理を、レーザを用いた局所的な熱処理とする場合には、ゲート電極３０部の昇温を抑制できるため、バリア膜を省略してもよい。
【００５７】
本発明は、例えばインバータのような電力変換器に用いられる半導体装置に好適である。
【００５８】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５９】
１００  ＳｉＣ半導体装置、１０  ＳｉＣ基体、１１  ＳｉＣ基板、１２  ＳｉＣドリフト層、１３  ＪＴＥ領域、１４  ベース領域、１５  ソース領域、２１  フィールド酸化膜、２２  ゲート絶縁膜、３０  ゲート電極、３１  ｐ型ポリシリコン膜、３２  窒化チタン膜、３３  チタンシリサイド膜、４０  層間絶縁膜、４１  ソースコンタクトホール、４２  ゲートコンタクトホール、５１  ソースコンタクト電極、５２  ゲートコンタクト電極、５３  ソースパッド電極、５４  ゲートパッド電極、６０  絶縁膜、７１  オーミック電極、７２  裏面電極、３１１  非晶質シリコン膜、３１２  ボロン含有非晶質シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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