(57)【要約】【課題】本発明の実施形態は、半導体装置の信頼性を向上させる。【解決手段】実施形態の半導体装置は、ホスト装置と接続可能な基板と、前記基板に実装されたメモリと、前記基板に実装されるとともに、前記メモリを制御するコントローラと、周辺温度を計測する温度監視部と、を有し、前記コントローラは、前記温度監視部で計測された第一温度と前記ホスト装置からのデータとを前記メモリに書き込むとともに、前記第一温度に応じて前記データを読み出す。【選択図】図９
2017027541.tif 000002
【特許請求の範囲】
【請求項１】
ホスト装置と接続可能な基板と、
前記基板に実装されたメモリと、
前記基板に実装されるとともに、前記メモリを制御するコントローラと、
周辺温度を計測する温度監視部と、
を有し、
前記コントローラは、前記温度監視部で計測された第一温度と前記ホスト装置からのデータとを前記メモリに書き込むとともに、前記第一温度に応じて前記データを読み出す半導体装置。
【請求項２】
前記コントローラは、
前記第一温度が第一値よりも低い場合、または前記第一温度が前記第一値より値が大きい第二値よりも高い場合、補正処理を行って前記メモリから前記データを読み出すことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記補正処理は、
前記第一温度に応じた補正値を取得し、該補正値に応じて前記データを読み出す際の電圧値を変更する処理であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メモリは、
前記データが記憶される記憶領域と、
前記温度監視部で計測された前記第一温度を含んだ温度情報が記憶される冗長領域と、
を有することを特徴とする請求項１乃至請求項３に記載の半導体装置。
【請求項５】
基板と、
周辺温度を監視し、温度情報を取得する温度監視部と、
前記基板に実装され、データと前記温度情報とを記憶するメモリと、
前記基板に実装されるとともに、前記温度情報を参照して前記メモリから前記データを読み出すコントローラと、
を有した半導体装置。
【請求項６】
筐体と、
前記筐体に収容された表示モジュールと、
前記表示モジュールと重なる位置で前記筐体に収容された回路基板と、
前記表示モジュールと重なる位置で前記筐体に収容され、前記回路基板と電気的に接続された第一基板と、
前記第一基板に実装された温度監視部と、
データと前記温度監視部が取得した温度情報とを記憶するメモリと、
前記温度情報を参照して前記メモリから前記データを読み出すコントローラと、
を有した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び電子機器に関する。
【背景技術】
【０００２】
不揮発性メモリとコントローラとを備えた半導体装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１００５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、半導体装置の信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、ホスト装置と接続可能な基板と、前記基板に実装されたメモリと、前記基板に実装されるとともに、前記メモリを制御するコントローラと、周辺温度を計測する温度監視部と、を有し、前記コントローラは、前記温度監視部で計測された第一温度と前記ホスト装置からのデータとを前記メモリに書き込むとともに、前記第一温度に応じて前記データを読み出す。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置が組み込まれたシステムを例示した斜視図。
【図２】半導体装置がホスト装置に搭載された場合を示した一部切欠き斜視図。
【図３】ホスト装置を構成するタブレット部の一部切欠き断面図。
【図４】第１実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。
【図５】第１実施形態に係る半導体装置のシステム構成を例示したブロック図。
【図６】ＮＡＮＤメモリおよびコントローラを示した断面図。
【図７】コントローラのシステム構成を例示したブロック図。
【図８】コントローラのデータ書き込み時の動作を示したフローチャート図。
【図９】コントローラのデータ読み出し時の動作を示したフローチャート図
【図１０】ＮＡＮＤメモリ１２にデータの書き込みをした場合の閾値分布を示した図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。さらに、図面においては説明の便宜上、一部の部品や構成を省略して示すことがある。
【００１０】
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られるものではない。
【００１１】
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置として組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホスト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。
【００１２】
複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。
【００１３】
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ（personal computer）のような電子機器のストレージデバイスとして使用されるものでもよい。
【００１４】
以下図２及び図３を用いて、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例について説明する。尚、当該デタッチャブルノートＰＣはホスト装置２の一例であるためここでは同様の符号を付して、デタッチャブルノートＰＣ２として説明する。またここでは、半導体装置１が接続されたデタッチャブルノートＰＣ２全体をシステム１００とする。以下では、デタッチャブルノートＰＣに半導体装置１が実装される場合を例として説明を行う。
【００１５】
図２は、半導体装置１がデタッチャブルノートＰＣに実装された場合の図である。図３は、図２に示したデタッチャブルノートＰＣの表示部１１０（タブレット型ポータブルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣは、表示部１１０と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部１３０で接続される。尚、ポータブルコンピュータ２０１及びデタッチャブルノートＰＣは、其々ホスト装置２の一例である。
【００１６】
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣの表示部側に実装される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
【００１７】
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って使用できる大きさを有している。
【００１８】
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構成している。
【００１９】
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６との間に第１の実装スペース２１２を規定するとともに、ベース２０７との間に第２の実装スペース２１３を規定している。
【００２０】
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペース２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るように筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
【００２１】
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。タッチパネル２１４は、保護板２０６の裏面に接着されている。
【００２２】
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザーボード２０５と一緒に収容されている。半導体装置１は、基板１１、ＮＡＮＤメモリ１２、コントローラ１３、及びその他ＤＲＡＭ１４等の電子部品を備えている。
【００２３】
基板１１は、例えばプリント配線板であり、導体パターン（図示せず）が形成された第１面１１ａと該第１面１１ａの反対側に位置した第２面１１ｂとを有している。回路部品は、基板１１の第１面１１ａ及び第２面１１ｂに実装されて、導体パターンに半田付けされている。
【００２４】
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パターンに半田付けに伴い電気的に接続されている。
【００２５】
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また図５は、半導体装置１のシステム構成の一例を示す。
【００２６】
図４に示すように半導体装置１は、基板１１と不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ１３、ＮＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ(Dynamic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６(Electrically Erasable and Programmable ROM)、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９を有する。
【００２７】
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。
【００２８】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を基板１１の「側面」と定義する。
【００２９】
半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面である。
【００３０】
一方で、本実施形態において基板１１の第２面１１ｂは、部品が実装されない非部品実装面である。このように、基板１１とは独立に設けられた浮く数の部品を基板１１の一方の面に集中して配置することで、基板１１表面からの部品の突出を片面側のみに集めることが可能である。これにより、部品が基板１１の第１面１１ａと第２面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができる。
【００３１】
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インターフェース部、端子部、接続部）を有する。
【００３２】
インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。インターフェース部２１は、例えばホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。尚、ここでのホスト装置２とは、例えば前述したポータブルコンピュータ２０１である。
【００３３】
本実施形態に係るインターフェース部２１は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部２１とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＵＳＢ（Universal Serial Bus）、ＳＡＳ（Serial Attached SCSI）などの他の規格に則したものでもよい。半導体装置１は、インターフェース部２１を介してホスト装置２から電源の供給を受ける。
【００３４】
尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２１ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる。
【００３５】
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。尚、電源回路１７は、ホスト装置２から供給される電源の損失を抑えるために、インターフェース部２１の近傍に設置されることが望ましい。
【００３６】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する。
【００３７】
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情報として格納している。
【００３８】
温度センサ１８は、半導体装置１の温度をコントローラ１３に通知する。尚、本実施形態では基板１１に１つの温度センサ１８が搭載されており、半導体装置１の温度が温度センサ１８によって監視される。
【００３９】
本実施形態において基板１１には、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４等の複数種類の電子部品が実装され、それぞれの温度は、半導体装置１の動作状態や、それぞれの電子部品にかかる負荷等によって異なる。このため厳密には、半導体装置１の温度は均一ではない。
【００４０】
そこで、本実施形態において「半導体装置１の温度」とは、温度センサ１８が実装された位置で計測された温度であると定義する。換言すれば、本実施形態に「半導体装置１の温度」とは、温度センサ１８の実装位置周辺の温度である。
【００４１】
尚、本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。例えば、本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１２ｂ）実装した例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定されない。
【００４２】
また、温度センサ１８は必ずしも１つである必要は無く、例えば複数の温度センサ１８が基板１１に設けられ、複数の位置における温度を監視する構成としても良い。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は無く、コントローラ１３の機能として設けられても良い。
【００４３】
また、温度センサ１８はＮＡＮＤメモリ１２、コントローラ１３等のパッケージ内部に実装しても良いし、パッケージ表面に貼り付けられるように設けられても良い。この場合、温度センサ１８はＮＡＮＤメモリ１２単体の温度やコントローラ１３単体の温度を、より正確に測ることが可能となる。
【００４４】
図６は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコントローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モールド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４、及び複数の半田ボール３５を有する。
【００４５】
基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４５等を介してコントローラチップ４２と複数の半導体メモリ３２とを電気的に接続する。
【００４６】
図６に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。
【００４７】
また、パッケージ基板３１、４１とコントローラチップ４２、及び半導体メモリ３２との固定や、複数の半導体メモリ３２同士の固定は、マウントフィルム３８、４８によって行われる。
【００４８】
尚、マウントフィルム３８、４８は、単体でパッケージ基板３１、４１に貼り付けられた後、メモリチップ３２、及びコントローラチップ４２が実装されても良い。また、例えばマウントフィルム４８は、コントローラチップ４２に用いられるウェハに貼り付けられ、当該ウェハをダイシングすることでチップ個片（コントローラチップ４２）としても良い。メモリチップ３２及びマウントフィルム３８についても同様である。
【００４９】
また、図４に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載されたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインターフェース部２１側に位置する。
【００５０】
尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボール３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反対側に位置する半田ボール３５ｂを含む。
【００５１】
図７は、コントローラ１３のシステム構成の一例を示す。図７に示すように、コントローラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインターフェース部１３３、及びメモリインターフェース部１３４を有する。
【００５２】
尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定されない。
【００５３】
バッファ１３１は、ホスト装置２から送られてくるデータをＮＡＮＤメモリ１２に書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
【００５４】
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりする。
【００５５】
ホストインターフェース部１３３は、基板１１のインターフェース部２１と、ＣＰＵ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部１３３とホスト装置２との間には例えばＰＣＩｅ高速信号が流れる。
【００５６】
尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のインターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置されている。この場合、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短くすることが可能になる。
【００５７】
例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インターフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図４からも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。
【００５８】
以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントローラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２から信号を受け取り、基板１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。
【００５９】
また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間には、電子部品が実装されないことが望ましい。
【００６０】
前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因になる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェース部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェース部１３３とインターフェース部２１との間に電子部品が実装されることは望ましくない。
【００６１】
また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性がある。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図ることができる。
【００６２】
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッファ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮＡＮＤメモリ１２との間のインターフェース処理を行う。
【００６３】
本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との配線距離を短くすることが可能になる。
【００６４】
コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パターンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。
【００６５】
さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮＤメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためである。
【００６６】
図８は、本実施形態におけるコントローラ１３のデータ書き込み時の動作を示したフローチャートである。また、図９は本実施形態におけるコントローラ１３のデータ読み出し時の動作を示したフローチャートである。コントローラ１３は、ホスト装置２０１からのライト（書き込み）コマンドやリード（読み出し）コマンド等の命令を受け取る。
【００６７】
まず、データ書き込み時の動作を説明する。コントローラ１３は、はじめにホスト装置２０１からライトコマンドを受け取る（Ｓｔｅｐ１．１）。尚、このときホスト装置２０１は半導体装置１に対して、例えば書き込み処理を行いたいデータの量やデータを書き込む位置を示したアドレス情報等を送る。これを受けた半導体装置１は、ＮＡＮＤメモリ１２にアクセスしてデータの受け入れが可能か否かの判断を行う。
【００６８】
データの受け入れ、すなわちコマンドの書き込みが可能な場合、書き込みが可能であることを示す応答をホスト装置２０１に返し、ホスト装置２０１から書き込み用データを受け取る。図８のフローチャートではこの過程を省略し、ＮＡＮＤメモリ１２への書き込みが可能として説明を行う。
【００６９】
また、ホスト装置２０１と半導体装置１は必ずしも上述のやり取りをする必要は無く、ホスト装置２０１はライトコマンドと同時に書き込み用データも半導体装置１に送る構成としても良い。
【００７０】
コントローラ１３はホスト装置２０１から受け取った書き込み用データを、バッファ１３１に一時的に格納する（Ｓｔｅｐ１．２）。このときの記憶単位は、例えばページ単位である。
【００７１】
書き込み用データのバッファ１３１への書き込み完了後に、コントローラ１３は温度センサ１８から温度情報を受け取る。換言すればコントローラ１３は、温度センサ１８を用いて半導体装置１の温度Ｔを確認する（Ｓｔｅｐ１．３）。
【００７２】
半導体装置１の温度確認が完了すると、コントローラ１３はバッファ１３１から書き込み用データを取り出し、メモリインターフェース部１３４を介して書き込み用データをＮＡＮＤメモリ１２に書き込む。このとき、温度センサ１８から取得した温度情報（書き込み温度Ｔとする）を書き込み用データと併せてＮＡＮＤメモリ１２に書き込む（Ｓｔｅｐ１．４）。
【００７３】
尚、温度センサ１８は、例えば所定の時間間隔（例えば１０秒に１回計測、等）で温度の計測を行い、書き込み用データをＮＡＮＤメモリ１２に書き込む直前に取得した温度情報を併せて書き込む構成としても良い。
【００７４】
また、このときＮＡＮＤメモリ１２に書き込まれた書き込み用データと、当該書き込み用データ書き込み時の半導体装置１の書き込み温度Ｔが確認できるようにＮＡＮＤメモリ１２内に書き込まれれば良く、その書き込まれ方は限定されない。例えば、書き込み温度Ｔの情報のみを、ＮＡＮＤメモリ１２が一般に備えている冗長部に記憶しても良い。
【００７５】
次に、データ読み出し時の動作を説明する。尚ここでは、前述の書き込み動作でＮＡＮＤメモリ１２に書き込まれた「書き込み用データ」を読み出すとして説明を行う。
【００７６】
コントローラ１３は、はじめにホスト装置２０１からリードコマンドを受け取る（Ｓｔｅｐ２．１）。尚、このときホスト装置２０１は半導体装置１に対して、例えば読み出し処理を行いたいデータの量やデータのアドレス情報等を送り、これを受けた半導体装置１は、ＮＡＮＤメモリ１２にアクセスしてデータの読み出しが可能か否かの判断を行ってから読み出し処理を開始する構成としても良い。
【００７７】
データの読み出しが可能な場合、コントローラ１３は、リードコマンドによって指定された読み出し用データ（前述の説明で、ＮＡＮＤメモリ１２に書き込まれたとして説明した「書き込み用データ」）が書き込まれた時の温度情報を読み出し、一時的にバッファ１３１に格納する（Ｓｔｅｐ２．２）。
【００７８】
次にコントローラ１３は、温度情報を確認する。具体的には、読み出し用データがＮＡＮＤメモリ１２に書き込まれた時の書き込み温度Ｔが、所定の範囲内であるかを確認する（Ｓｔｅｐ２．３）。本実施形態では、Ｔｘ≦Ｔ≦Ｔｙであるかを確認するとする。ここで、Ｔｘ＝１０℃、Ｔｙ＝６０℃とするが、温度範囲はこれに限られない。
【００７９】
書き込み温度Ｔが、Ｔｘ≦Ｔ≦Ｔｙの関係を満たす場合、コントローラ１３は読み出し用データをＮＡＮＤメモリ１２から読み出し、ホスト装置２０１に送信してリードコマンド処理を終了する（Ｓｔｅｐ２．５）。
【００８０】
一方で、Ｔｘ≦Ｔ≦Ｔｙの関係を満たしていない場合、つまりＴ＜ＴｘまたはＴｙ＜Ｔの場合は、読み出しレベルの補正処理を行う（Ｓｔｅｐ２．４）。
【００８１】
図１０は、ＮＡＮＤメモリ１２にＤａｔａＡの書き込みをした場合の閾値分布を示した図である。ＤａｔａＡ１、ＤａｔａＡ２、ＤａｔａＡ３は、其々書き込み時の温度が、Ｔ＜Ｔｘ（低温）で書き込まれた場合の閾値分布、Ｔｘ≦Ｔ≦Ｔｙで書き込まれた場合の閾値分布、及びＴｙ＜Ｔ（高温）で書き込まれた場合の閾値分布を表している。尚、書き込まれたデータの内容や大きさは、ＤａｔａＡ１、ＤａｔａＡ２、及びＤａｔａＡ３で同一であり、書き込み時の温度のみが異なっていると仮定する。
【００８２】
ＮＡＮＤメモリ１２は、メモリセルに電圧が印加されることで読み出しが行われる。このとき、読み出すデータの閾値分布が所定の電圧範囲（読み出しレベル：Ｖ１）でない場合、読み出しエラーを招く虞がある。尚、読み出しレベルは、通常時の温度（本実施形態においては、Ｔｘ≦Ｔ≦Ｔｙとする）で書き込まれたデータが読み出せるように設定されているとする。
【００８３】
一方で、ＮＡＮＤメモリ１２の閾値分布は、図１０に示すように、高温でデータが書き込まれた場合は低電圧側にシフトし（閾値分布が低くなり）、低温でデータが書き込まれた場合には高電圧側にシフトする（閾値分布が高くなる）。
【００８４】
図１０においてＤａｔａＡ３の読み出しを行う場合（すなわち読み出しデータが高温Ｔｙ＜Ｔで書き込まれたものである場合）を例にとる。ＤａｔａＡ１及びＤａｔａＡ２は読み出しレベルＶ１で読み出すことが可能である。一方で、Ｔｙ＜Ｔで書き込まれたＤａｔａＣは、Ｔｘ≦Ｔ≦Ｔｙで書き込まれたＤａｔａＡ２よりも閾値分布が低電圧側にシフトしている。このため、読み出しレベルＶ１を閾値分布がまたいでおり、読み出しエラーを招く虞が有る。
【００８５】
そこでＴｙ＜Ｔの場合、Ｓｔｅｐ２．４で読み出しレベルの補正を行う。補正の方法は、例えばＴｘ≦Ｔ≦Ｔｙにおける閾値分布を基準として、書き込み温度Ｔによって決定される補正値を取得する。そして、該補正値に基づいて読み出しレベルをシフト（図１０においてＶ１からＶ２にシフト）させ、Ｖ２を読み出しレベルとして設定し、ＤａｔａＡ３の読み出し時のエラー発生を低減させる。補正値は、例えば書き込み温度Ｔを変数とした関数によって決定されるが、補正値の算出方法、並びに補正の方法はこれに限られない。
【００８６】
ここで、書き込み温度Ｔを記憶せずに図１０に示すＤａｔａＡ３の読み出しを行う場合を考える。この場合、設定された読み出しレベルでデータの読み出しを行おうとすると、読み出しエラーとなる。しかし、書き込み時の温度を記憶していないので読み出しレベルを少しずつシフトさせながらデータの読み出しを行う必要がある。この場合、読み出しレベルを少しずつ複数回に渡ってシフトさせるため、読み出し処理に多くの時間を要する。
【００８７】
そこで本実施形態では、書き込み時の温度（書き込み温度Ｔ）をデータとともにＮＡＮＤメモリ１２に記憶し、読み出し時にはＮＡＮＤメモリ１２に記憶された書き込み温度Ｔを参照し、必要に応じて読み出しレベルの補正を行ってデータの読み出しを行う。
【００８８】
したがって、通常の温度（Ｔｘ≦Ｔ≦Ｔｙ）で書き込まれなかったデータに対しても、データをＮＡＮＤメモリ１２から読み出す前に読み出しレベルの補正を行うことで、読み出し時のエラー発生を低減させることが可能である。
【００８９】
また本実施形態は、書き込み温度Ｔに応じて読み出しレベルを補正可能な構成であるので、読み出しレベルを少しずつシフトさせて読み出しを複数回行う必要は無く、読み出し処置に要する時間を短縮可能である。
【００９０】
尚、図１０を含む前述の説明はＮＡＮＤメモリを構成するメモリセルに２値データ（１ビット）が記憶されるＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）の場合を例としたが、２ビット以上のデータを記憶するＭＬＣ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）の場合にも、本実施形態で説明した構成、及び動作を適用可能である。
【００９１】
以上、本発明の実施形態を説明したが、実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる。
【符号の説明】
【００９２】
１：半導体装置、２：ホスト装置（デタッチャブルノートＰＣ）、３：コネクタ、１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１８：温度センサ、１９：他の電子部品、２１：インターフェース部、３１：パッケージ基板、３２：メモリチップ、３３：ボンディングワイヤ、３４：封止部、３５：半田ボール、３８：マウントフィルム、４１：パッケージ基板、４２：コントローラチップ、４３：ボンディングワイヤ、４４：封止部、４５：半田ボール、４８：マウントフィルム、１００：システム、１１０：表示部、１２０：キーボード部、１３０：接続部、１３１：バッファ、１３２：ＣＰＵ、１３３：ホストインターフェース部、１３４：メモリインターフェース部、１３５：データ監視部、２０１：ポータブルコンピュータ、２０２：筐体、２０３：表示モジュール、２０５：マザーボード、２０６：保護板、２０７：ベース、２０８：フレーム、２１０：実装部、２１１：バンパー部、２１２：第１の実装スペース、２１３：第２の実装スペース、２１４：タッチパネル、２２４：基板、２２５：回路部品。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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