(57)【要約】【課題】寄生容量を低減することが可能な薄膜トランジスタを提供する。【解決手段】薄膜トランジスタは、チャネル領域と、チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、酸化物半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に、酸化物半導体層のチャネル領域に対向して配置されたゲート電極と、酸化物半導体層の低抵抗領域と電気的に接続されたソース・ドレイン電極とを備える。ゲート電極は、ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、第１の電極層のチャネル長方向に沿った第１の幅は、第２の電極層のチャネル長方向に沿った第２の幅よりも大きいものである。【選択図】図１
2017041596.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
薄膜トランジスタ。
【請求項２】
前記第１の電極層の厚みは、前記第２の電極層の厚みよりも小さい
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の電極層のうちの前記第２の電極層に非対向の部分の厚みは、前記第２の電極層に対向する部分の厚みよりも小さい
請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第１の幅は、前記第１の電極層の前記ゲート絶縁膜側の面の幅であり、
前記第２の幅は、前記第２の電極層の前記第１の電極層側の面の幅である
請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第１の幅と前記第２の幅との差は１μｍ以下である
請求項１に記載の薄膜トランジスタ。
【請求項６】
前記第１の電極層の厚みは１００ｎｍ以下である
請求項１に記載の薄膜トランジスタ。
【請求項７】
前記第１の電極層と前記第２の電極層とは、互いに異なる材料から構成されている
請求項１に記載の薄膜トランジスタ。
【請求項８】
前記第１の電極層は、チタン（Ｔｉ）合金，窒化チタン（ＴｉＮ），タングステン（Ｗ），タングステン合金，タンタル（Ｔａ）および窒化タンタル（ＴａＮ）のうちの少なくとも１種を含む
請求項７に記載の薄膜トランジスタ。
【請求項９】
前記第２の電極層は、アルミニウム（Ａｌ），モリブデン（Ｍｏ），銅（Ｃｕ），アルミニウム合金，および銅合金のうちの少なくとも１種を含む
請求項７に記載の薄膜トランジスタ。
【請求項１０】
前記ゲート絶縁膜と前記第１の電極層とは平面視的に同一形状を成す
請求項１に記載の薄膜トランジスタ。
【請求項１１】
前記第１の電極層の側面と前記ゲート絶縁膜の側面とは、垂直面を成す
請求項１０に記載の薄膜トランジスタ。
【請求項１２】
前記低抵抗領域に接する高抵抗膜を備えた
請求項１に記載の薄膜トランジスタ。
【請求項１３】
薄膜トランジスタを含む駆動回路を備え、
前記薄膜トランジスタは、
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
半導体装置。
【請求項１４】
前記駆動回路により駆動される表示素子を備えた
請求項１３に記載の半導体装置。
【請求項１５】
前記駆動回路により駆動される撮像素子を備えた
請求項１３に記載の半導体装置。
【請求項１６】
薄膜トランジスタを含む駆動回路を備え、
前記薄膜トランジスタは、
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、酸化物半導体層を用いた薄膜トランジスタと、その薄膜トランジスタを備えた半導体装置および電子機器とに関する。
【背景技術】
【０００２】
近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、その駆動に用いられる薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）の特性に対する要求が高まっている。中でも、酸化物半導体をチャネル層に用いた薄膜トランジスタは、高移動度、大面積化を実現可能であることから、開発が活発に行われている（例えば、非特許文献１，特許文献１）。
【０００３】
ここで、ディスプレイの高速駆動化のためには、薄膜トランジスタに流すことのできる電流量を大きくする、即ち移動度を向上させることに加え、薄膜トランジスタに発生する寄生容量を低減することが望ましい。これにより、信号の遅延などを防止することができる。
【０００４】
そこで、例えば非特許文献１には、いわゆるセルフアライン構造を有するトップゲート型の薄膜トランジスタが提案されている。この薄膜トランジスタでは、酸化物半導体層上にゲート絶縁膜を介してゲート電極が形成され、ゲート電極をマスクとしてゲート絶縁膜が形成される。また、酸化物半導体層のうちのゲート電極に非対向の領域（ゲート電極から露出した領域）は低抵抗化され、この低抵抗化された領域にソース・ドレイン電極が電気的に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−３３８３６号公報
【非特許文献】
【０００６】
【非特許文献１】N.Morosawa et al, Journal of SID Vol.20 Issue 1,2012 pp47-52
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、酸化物半導体を用いた薄膜トランジスタの製造プロセスでは、多くのアニール工程を経る。このアニール工程において、チャネル領域が低抵抗化され（低抵抗領域が拡がり）、寄生容量が発生する。これは、薄膜トランジスタとしてのスイッチング機能の低下に繋がる。
【０００８】
本開示はかかる問題点に鑑みてなされたもので、その目的は、寄生容量を低減することが可能な薄膜トランジスタ、半導体装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本開示による薄膜トランジスタは、チャネル領域と、チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、酸化物半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に、酸化物半導体層のチャネル領域に対向して配置されたゲート電極と、酸化物半導体層の低抵抗領域と電気的に接続されたソース・ドレイン電極とを備える。ゲート電極は、ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、第１の電極層のチャネル長方向に沿った第１の幅は、第２の電極層のチャネル長方向に沿った第２の幅よりも大きいものである。
【００１０】
本開示の半導体装置は、上記本開示の薄膜トランジスタを含む駆動回路を備えたものである。
【００１１】
本開示の電子機器は、上記本開示の薄膜トランジスタを含む駆動回路を備えたものである。
【００１２】
本開示の薄膜トランジスタ、半導体装置および電子機器では、ゲート電極が酸化物半導体層のチャネル領域に対向して形成され、ソース・ドレイン電極が酸化物半導体層の低抵抗領域と電気的に接続されている。ここで、ゲート電極が、ゲート絶縁膜の側から順に、第１および第２の電極層を有し、第１の電極層のチャネル長方向に沿った第１の幅が、第２の電極層のチャネル長方向に沿った第２の幅よりも大きくなっている。これにより、例えば製造プロセスにおけるアニール工程の際に、酸化物半導体層におけるチャネル領域の端部への酸素供給が容易となり、チャネル領域の端部の低抵抗化が抑制される。
【発明の効果】
【００１３】
本開示の薄膜トランジスタ、半導体装置および電子機器によれば、酸化物半導体層のチャネル領域に対向して形成されたゲート電極が、ゲート絶縁膜の側から順に、第１および第２の電極層を有し、第１の電極層のチャネル長方向に沿った第１の幅が、第２の電極層のチャネル長方向に沿った第２の幅よりも大きくなっている。これにより、チャネル領域の端部の低抵抗化を防ぐことができ、チャネル領域の端部とゲート電極との間における寄生容量の発生を抑制できる。よって、寄生容量を低減することが可能となる。
【００１４】
尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
【図面の簡単な説明】
【００１５】
【図１】本開示の一実施の形態に係る薄膜トランジスタの構成を表す断面図である。
【図２Ａ】図１に示した半導体層、ゲート絶縁膜およびゲート電極の詳細構成を説明するための断面図である。
【図２Ｂ】図１に示した半導体層、ゲート絶縁膜およびゲート電極の詳細構成を説明するための平面図である。
【図３】図１に示した薄膜トランジスタの製造方法の一工程を表す断面図である。
【図４】図３に続く工程を表す断面図である。
【図５Ａ】図４に続く工程を表す断面図である。
【図５Ｂ】図５Ａに続く工程を表す断面図である。
【図５Ｃ】図５Ｂに続く工程を表す断面図である。
【図５Ｄ】図５Ｃに続く工程を表す断面図である。
【図６Ａ】図５Ｄに続く工程を表す断面図である。
【図６Ｂ】図６Ａに続く工程を表す断面図である。
【図６Ｃ】図６Ｂに続く工程を表す断面図である。
【図７】図６Ｃに続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９Ａ】比較例に係る薄膜トランジスタの構成を表す断面図である。
【図９Ｂ】図１に示した薄膜トランジスタの効果を説明するための断面図である。
【図１０】変形例１に係る薄膜トランジスタの構成を表す断面図である。
【図１１Ａ】図１０に示した薄膜トランジスタの製造方法の一工程を表す断面図である。
【図１１Ｂ】図１１Ａに続く工程を表す断面図である。
【図１１Ｃ】図１１Ｂに続く工程を表す断面図である。
【図１２】変形例２に係るゲート電極の形成方法の一工程を表す断面図である。
【図１３Ａ】図１２に続く工程を表す断面図である。
【図１３Ｂ】図１３Ａに続く工程を表す断面図である。
【図１３Ｃ】図１３Ｂに続く工程を表す断面図である。
【図１３Ｄ】図１３Ｃに続く工程を表す断面図である。
【図１４Ａ】変形例３−１に係る薄膜トランジスタの構成を表す断面図である。
【図１４Ｂ】変形例３−２に係る薄膜トランジスタの構成を表す断面図である。
【図１４Ｃ】変形例３−３に係る薄膜トランジスタの構成を表す断面図である。
【図１５】適用例１に係る半導体装置（表示装置）の構成を表すブロック図である。
【図１６】適用例１に係る半導体装置（撮像装置）の構成を表すブロック図である。
【図１７】適用例２に係る電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（幅の異なる第１電極層と第２電極層とを積層してなるゲート電極をもつ薄膜トランジスタの例）
２．変形例１（ゲート電極の第１電極層に薄膜化部分を有する場合の例）
３．変形例２（ゲート電極の他の形成方法の例）
４．変形例３−１〜３−３（ゲート電極の他の構成例）
５．適用例１（半導体装置の例）
６．適用例２（電子機器の例）
【００１７】
＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る薄膜トランジスタ（薄膜トランジスタ１）の断面構成を表したものである。図２Ａおよび図２Ｂは、半導体層、ゲート絶縁膜およびゲート電極の詳細構成を説明するための図であり、図２Ａは断面構成、図２Ｂは平面構成を表したものである。この薄膜トランジスタ１は、いわゆるセルフアライン構造のトップゲート型薄膜トランジスタである。薄膜トランジスタ１は、基板１１上の選択的な領域に半導体層１２（酸化物半導体層）を有している。この半導体層１２上に、ゲート絶縁膜１３が形成されており、ゲート絶縁膜１３上の所定の領域（後述のチャネル領域１２Ａに対向する領域）にゲート電極１４が形成されている。これらの半導体層１２、ゲート絶縁膜１３およびゲート電極１４を覆うように、高抵抗膜１５と層間絶縁膜１６とがこの順に設けられている。高抵抗膜１５および層間絶縁膜１６には、半導体層１２の一部（後述の低抵抗領域１２Ｂ）に対向して、コンタクトホールＨ１が設けられている。層間絶縁膜１６上には、そのコンタクトホールＨ１を埋め込むように、ソース・ドレイン電極１７が形成されている。
【００１８】
基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。また、基板１１が樹脂材料からなる場合には、基板１１上に、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）および酸化アルミニウム膜（ＡｌＯｘ）等のバリア膜が設けられていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを用いることもできる。
【００１９】
半導体層１２は、基板１１上にパターン形成され、チャネル領域（活性層）１２Ａと、このチャネル領域１２Ａよりも電気抵抗の低い低抵抗領域１２Ｂを含んでいる。半導体層１２は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）等のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。
【００２０】
チャネル領域１２Ａは、半導体層１２のうちのゲート電極１４に対向する（正対する）領域であり、平面視的にゲート電極１４（詳細には、後述の電極層１４Ａ１）と重なる領域である（図２Ｂ）。このチャネル領域１２Ａの低抵抗領域１２Ｂとの界面付近には、低抵抗領域１２Ｂに含まれる金属元素が、僅かに（金属元素による影響が無視できる程度に）含まれていてもよい。但し、チャネル領域１２Ａのチャネル長Ｌは、ゲート電極１４（詳細には、電極層１４Ａ１）の幅（ｄ１）と同一であることが望ましい。チャネル領域１２Ａの幅（チャネル長Ｌ）は、特に限定されないが、例えば３μｍ以上である。
【００２１】
低抵抗領域１２Ｂは、薄膜トランジスタ１の特性を安定化させる役割を有し、半導体層１２のうちのゲート電極１４に非対向の領域（ゲート電極１４から露出した領域）に形成されている（図２Ｂ）。この低抵抗領域１２Ｂは、後述のセルフアラインプロセスにより、半導体層１２のチャネル領域１２Ａに隣接する部分に形成される。尚、ここでは、低抵抗領域１２Ｂを、半導体層１２の厚み方向の全域にわたって図示しているが、低抵抗領域１２Ｂは、半導体層１２の表面（高抵抗膜１５に接する面）側の一部にのみ形成されていてもよい。
【００２２】
この低抵抗領域１２Ｂは、例えば、半導体層１２を構成する酸化物半導体に、ドーパントとして拡散した金属元素（例えば、アルミニウム（Ａｌ），インジウム，チタン、スズ等）を含む領域である。
【００２３】
ゲート絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯx）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。ゲート絶縁膜１３の厚みは、例えばシリコン酸化膜の単層膜の場合、５０ｎｍ以上３００ｎｍ以下である。本実施の形態では、このゲート絶縁膜１３は、ゲート電極１４の一部（後述の電極層１４Ａ１）と連続的に（一度のエッチングにより）加工されたものである。即ち、ゲート電極１４（電極層１４Ａ１）とゲート絶縁膜１３とは、平面視的に同一形状を成している。
【００２４】
ゲート電極１４は、印加されるゲート電圧（Ｖｇ）によって半導体層１２中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。本実施の形態では、このゲート電極１４が、ゲート絶縁膜１３の側から順に、電極層１４Ａ１（第１の電極層）と、電極層１４Ａ２（第２の電極層）とを有している。即ち、ゲート電極１４は、電極層１４Ａ１，１４Ａ２を含む積層膜である。
【００２５】
これらの電極層１４Ａ１，１４Ａ２の幅（チャネル長Ｌの方向に沿った幅ｄ１，ｄ２）が互いに異なっている。具体的には、電極層１４Ａ１の幅ｄ１が、電極層１４Ａ２の幅ｄ２よりも大きくなっている。
【００２６】
電極層１４Ａ１は、ゲート電極１４のうちの下層（ゲート絶縁膜１３側）に配置され、ゲート絶縁膜１３と平面視的に同一形状を成している。電極層１４Ａ１の幅ｄ１（第１の幅）は、例えばチャネル長Ｌと略同一である。尚、本明細書における「チャネル長Ｌ」は、寄生容量を考慮しない場合の理想的なチャネル長を示している。実際のチャネル長Ｌは、ゲート電極１４への電圧印加時の電界の拡がりや、チャネル端（チャネル領域１２Ａと低抵抗領域１２Ｂとの界面）におけるキャリア密度の勾配（後述のチャネル端低抵抗領域）に応じて異なるものである。この幅ｄ１は、望ましくは、電極層１４Ａ１の２つの面（ゲート絶縁膜１３側の下面Ｓ１１，電極層１４Ａ２側の上面Ｓ１２）のうちの下面Ｓ１１の幅である。例えば、後述するように電極層１４Ａ１がドライエッチングにより加工される場合には、電極層１４Ａ１の側面は略垂直面となる（電極層１４Ａ１の断面形状が矩形状となる）。このため、下面Ｓ１１の幅と上面Ｓ１２の幅とは略同一である。また、電極層１４Ａ１の側面とゲート絶縁膜１３の側面とは、例えば１つの垂直面を成している。
【００２７】
電極層１４Ａ２は、チャネル領域１２Ａと対向すると共に、ゲート電極１４のうちの上層に配置されている。電極層１４Ａ２の幅ｄ２（第２の幅）は、望ましくは、電極層１４Ａ２の２つの面（電極層１４Ａ１側の下面Ｓ２１，上面Ｓ２２）のうちの下面Ｓ２１の幅である。
【００２８】
幅ｄ１，ｄ２はそれぞれ、チャネル長Ｌに応じて設定されればよいが、幅ｄ１，ｄ２の差（図２Ａ中の「２ｄ」に相当）は、例えば１μｍ以下である。例えば、幅ｄ１，ｄ２の差が１μｍより大きい場合（ｄ＞０．５μｍを満たす場合）、チャネル領域１２Ａへの酸素供給がより容易となり、チャネル領域１２Ａの端部での低抵抗化を抑制し易くなる。ところがこの一方で、幅ｄ１，ｄ２の差を大きくすること（ｄを大きくすること）は、幅ｄ２を小さくすることに繋がる。電極層１４Ａ２は、ゲート配線としての機能をも担うことから、幅ｄ２が例えば２μｍ程度にまで小さくなると、高抵抗化したり、あるいは膜剥がれを生じて歩留まりが低下することがある。他方、幅ｄ１，ｄ２の差を確保するために、幅ｄ２を小さくするのではなく、幅ｄ１を大きくすることも考えられるが、この場合には、トランジスタサイズが大きくなり、本来の目的である寄生容量の低減を達成することができない。ここで、ディスプレイ用の薄膜トランジスタアレイにおける配線幅は、４μｍ程度で形成されることが一般的である。この配線幅に対し、ｄが０．５μｍ以下（２ｄが１．０μｍ以下）であれば、幅ｄ２を３μｍ以上に確保することができ、高抵抗化および膜剥がれの発生を抑制することができる。このように、幅ｄ１，ｄ２の差が１μｍ以下であることにより、ゲート電極１４の高抵抗化および歩留まり低下を抑制しつつ、チャネル領域１２Ａへの酸素供給を容易にしてチャネル領域１２Ａの端部での低抵抗化を抑制することができる。
【００２９】
これらの電極層１４Ａ１，１４Ａ２の各厚みは、互いに異なっている。具体的には、電極層１４Ａ１の厚みｔ１は、電極層１４Ａ２の厚みｔ２よりも小さい（薄い）。厚みｔ１，ｔ２は、電極層１４Ａ１，１４Ａ２の各構成材料およびチャネル長Ｌ等に応じて適切な大きさに設定されればよいが、厚みｔ１は、酸素透過性の観点から、例えば１００ｎｍ以下であることが望ましい。厚みｔ２は、特に限定されないが、例えばゲート電極あるいはゲート配線として必要とされる導電性の観点から設定されることが望ましい。
【００３０】
電極層１４Ａ１，１４Ａ２の構成材料は、同一でもよいが、互いに異なっていることが望ましい。電極層１４Ａ１，１４Ａ２にエッチング耐性の異なる材料を用いることで、後述の製造プロセスにおいて、電極層１４Ａ２と、電極層１４Ａ１およびゲート絶縁膜１３との間でエッチング選択比を確保し易く、上述したような積層構造を精度良く形成できるためである。電極層１４Ａ１，１４Ａ２の構成材料としては、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。これらのうち、電極層１４Ａ１として好適な材料としては、例えばチタン（Ｔｉ）合金，窒化チタン（ＴｉＮ），タングステン（Ｗ），タングステン合金，タンタル（Ｔａ）および窒化タンタル（ＴａＮ）のうちの少なくとも１種が挙げられる。電極層１４Ａ２として好適な材料としては、例えばアルミニウム（Ａｌ），モリブデン（Ｍｏ），銅（Ｃｕ），アルミニウム合金，および銅合金のうちの少なくとも１種が挙げられる。
【００３１】
高抵抗膜１５は、半導体層１２の低抵抗領域１２Ｂに接して形成されている。この高抵抗膜１５は、後述する製造プロセスにおいて低抵抗領域１２Ｂに拡散される金属元素の供給源となる金属膜が、酸化膜となって残存したものである。高抵抗膜１５は、例えば酸化チタン，酸化アルミニウム，酸化インジウムまたは酸化スズ等により構成されている。この高抵抗膜１５は、低抵抗領域１２Ｂの形成後に除去されてもよいが、上記の金属酸化膜は、水蒸気バリア膜としても機能することから残存させることが望ましい。
【００３２】
層間絶縁膜１６は、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、ノボラック系樹脂等の有機材料により構成されている。あるいは、層間絶縁膜１６には、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム等の無機材料が用いられてもよい。
【００３３】
ソース・ドレイン電極１７は、薄膜トランジスタ１のソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１４の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極１７としては、電気伝導性の良い材料が選択されることが望ましい。
【００３４】
［製造方法］
上記のような薄膜トランジスタ１は、例えば次のようにして製造することができる。図３〜図８は、薄膜トランジスタ１の製造プロセスを工程順に表したものである。
【００３５】
まず、図３に示したように、基板１１上に上述した材料（例えばＩＧＺＯ）よりなる半導体層１２を形成する。具体的には、まず基板１１の全面にわたって、例えばスパッタ法、電子ビーム蒸着法、パルスレーザ（ＰＬＤ）法、イオンプレーティング法あるいはゾルゲル法等により、酸化物半導体膜を成膜する。この後、例えばフォトリソグラフィおよびエッチングにより、成膜した酸化物半導体膜を所定の形状にパターニングする。
【００３６】
次いで、図４に示したように、基板１１の全面に渡って、上述した材料よりなるゲート絶縁膜１３を、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法、スパッタ法、電子ビーム蒸着法または原子層堆積（ＡＬＤ）法等を用いて、成膜する。続いて、そのゲート絶縁膜１３上に、上述した材料および厚み等からなる電極層１４Ａ１，１４Ａ２を、例えばスパッタ法、熱蒸着法または電子ビーム蒸着法等を用いて、順に成膜する。このとき、電極層１４Ａ１，１４Ａ２として、上述したようにエッチング耐性の異なる材料を選択することが望ましい。例えば、電極層１４Ａ２としては、等方的にエッチングが進むと共に、その加工端がレジスト端に対して内側にシフトし易いウェットエッチング法により加工可能な材料を選択するとよい。また、電極層１４Ａ１としては、電極層１４Ａ２のウェットエッチング液に対する耐性を有する材料であって、異方的にエッチングが進むと共に、その加工端がレジスト端近傍と一致させ易いドライエッチング法により加工可能な材料を選択するとよい。一例としては、電極層１４Ａ１としてチタンを、電極層１４Ａ２としてアルミニウムとモリブデンとの積層膜を、それぞれ用いることができる。
【００３７】
この後、図５Ａに示したように、電極層１４Ａ２上の選択的な領域に、例えばフォトリソグラフィを用いてフォトレジスト膜４０をパターン形成する。このフォトレジスト膜４０の幅は、例えば電極層１４Ａ１の幅ｄ１に相当する。
【００３８】
続いて、図５Ｂに示したように、例えばウェットエッチングにより、電極層１４Ａ２を加工する。この際、ウェットエッチングを用いることで、電極層１４Ａ１では、その厚み方向（縦方向）だけでなく、横方向にもエッチングが進む（サイドエッチングが生じる）。このため、フォトレジスト膜４０は、電極層１４Ａ１を庇状に覆うように残存する。この横方向におけるエッチング幅を適切な大きさに制御することで、電極層１４Ａ１の幅ｄ２を制御することができる。
【００３９】
続いて、図５Ｃに示したように、例えばドライエッチングにより、電極層１４Ａ１およびゲート絶縁膜１３を一括加工する。この際、例えばドライエッチングを用いることで、電極層１４Ａ１およびゲート絶縁膜１３では、厚み方向に沿って（垂直に）エッチングが進む。このため、電極層１４Ａ１の幅ｄ１は、フォトレジスト膜４０の幅に相当した大きさとなる。また、ドライエッチングによる一括加工により、電極層１４Ａ１とゲート絶縁膜１３とが、平面視的に同一形状を成すと共に、これらの電極層１４Ａ１およびゲート絶縁膜１３の各側面が垂直面を成す。
【００４０】
上記のように、電極層１４Ａ１，１４Ａ２のそれぞれに、エッチング選択比を確保することの可能な材料を選択することで、電極層１４Ａ２を加工（例えば、ウェットエッチング）後に、電極層１４Ａ１とゲート絶縁膜１３とを一括して加工（例えば、ドライエッチング）することができる。これにより、電極層１４Ａ１の形状およびサイズにおいて加工による誤差が生じにくい。即ち、チャネル領域１２Ａにおけるチャネル長の制御が容易となる。
【００４１】
続いて、図５Ｄに示したように、フォトレジスト膜４０を除去することにより、電極層１４Ａ１，１４Ａ２の積層膜からなるゲート電極１４を形成することができる。
【００４２】
次に、半導体層１２に、セルフアラインプロセスにより低抵抗領域１２Ｂを形成する。具体的には、まず、図６Ａに示したように、基板１１上の全面に渡って、例えばスパッタリング法または原子層成膜法により、上述した金属元素（例えばアルミニウム等）からなる金属膜１５ａを薄く成膜する。
【００４３】
続いて、図６Ｂに示したように、所定の温度および雰囲気（例えば酸素雰囲気）下において、アニール処理を行う。これにより、半導体層１２のうちの金属膜１５ａが接する部分では、酸素が金属膜１５ａへ引き抜かれる一方、金属膜１５ａから金属元素が拡散する。
【００４４】
この結果、金属膜１５ａは酸化され、図６Ｃに示したように高抵抗膜１５として残存する（高抵抗膜１５が形成される）。また、半導体層１２のうちの高抵抗膜１５に接する部分（電極層１４Ａ１に非対向の部分）では、半導体層１２の酸素欠乏増加によりキャリア濃度が上昇すると共に、拡散された金属元素がドーパントとして機能することから、チャネル領域１２Ａよりも電気抵抗の低い低抵抗領域１２Ｂとなる。尚、この後も、薄膜トランジスタ１が完成するまでの間に、数度のアニール工程を経る。
【００４５】
次に、図７に示したように、高抵抗膜１５上の全面にわたって、層間絶縁膜１６を形成する。成膜手法としては、層間絶縁膜１６に有機材料を用いる場合には、塗布法が挙げられる。層間絶縁膜１６として無機材料を用いる場合には、例えばＣＶＤ法，スパッタリング法あるいは原子層堆積法等が挙げられる。この後、例えばフォトリソグラフィを用いて、半導体層１２の低抵抗領域１２Ｂに対向する領域に、コンタクトホールＨ１を形成する。
【００４６】
次に、図８に示したように、ソース・ドレイン電極１７を形成する。具体的には、層間絶縁膜１６上に、コンタクトホールＨ１を埋め込むように、上述した金属材料を成膜した後、例えばフォトリソグラフィおよびエッチングによりパターニングする。これにより、ソース・ドレイン電極１７が、半導体層１２の低抵抗領域１２Ｂに電気的に接続される。以上により、図１に示した薄膜トランジスタ１を完成する。
【００４７】
［作用、効果］
本実施の形態の薄膜トランジスタ１では、ゲート電極１４に閾値電圧以上のオン電圧が印加されると、半導体層１２のチャネル領域１２Ａが活性化される。これにより、一対のソース・ドレイン電極１７間に、低抵抗領域１２Ｂを通じて電流が流れる。
【００４８】
ここで、半導体層１２が低抵抗領域１２Ｂを含む薄膜トランジスタ１では、半導体層１２のチャネル領域１２Ａと、ゲート電極１４との間に寄生容量が生じることがある。本実施の形態では、この寄生容量の発生を抑制することができる。この理由について以下に、説明する。
【００４９】
図９Ａは、比較例に係る薄膜トランジスタ（薄膜トランジスタ１００）の断面構成を表したものである。薄膜トランジスタ１００は、本実施の形態の薄膜トランジスタ１と同様、セルフアライン構造のトップゲート型薄膜トランジスタであり、基板１０１上の選択的な領域に半導体層１０２（酸化物半導体層）を有している。半導体層１０２は、チャネル領域１０２Ａと、低抵抗領域１０２Ｂとを含む。この半導体層１０２上に、ゲート絶縁膜１０３およびゲート電極１０４がこの順に形成されている。これらの半導体層１０２、ゲート絶縁膜１０３およびゲート電極１０４を覆うように、高抵抗膜１０５と層間絶縁膜１０６とが設けられている。層間絶縁膜１０６上には、半導体層１０２の低抵抗領域１０２Ｂと電気的に接続されたソース・ドレイン電極１０７が形成されている。この薄膜トランジスタ１００においても、本実施の形態の半導体層１２の低抵抗領域１２Ｂと同様、半導体層１０２の低抵抗領域１０２Ｂがセルフアラインプロセスにより形成される。また、その後も、薄膜トランジスタ１００が完成するまでに、数度のアニール工程を経る。
【００５０】
但し、薄膜トランジスタ１００では、本実施の形態の薄膜トランジスタ１と異なり、ゲート電極１０４が単層膜である。または、積層膜であっても、各層のチャネル長方向に沿った幅が互いに同一なものである。
【００５１】
比較例の薄膜トランジスタ１００では、チャネル領域１０２Ａの上方にゲート電極１０４がほぼ均一な厚みで存在するため、そのチャネル領域１０２Ａの端部に対し、アニール工程での酸素補充が困難である。このため、半導体層１０２のチャネル領域１０２Ａ（特にチャネル領域１０２Ａの端部）には、酸素抜けによって低抵抗化領域（チャネル端低抵抗領域１０２ＡＢ）が形成され易い。換言すると、対向するゲート電極１０４との間に寄生容量Ｃｓを生じる。この寄生容量Ｃｓの発生は、駆動速度に影響を及ぼす。
【００５２】
また、このチャネル端低抵抗領域１０２ＡＢの幅（チャネルシュリンク長）は、アニール条件によっては例えば１μｍ程度以上にまで大きくなることもある。例えばチャネル長が４μｍ程度である場合、チャネル端低抵抗領域１０２ＡＢの幅が大きくなり過ぎると、薄膜トランジスタ１００の閾値電圧（Ｖth電圧）が大きくシフトし（例えば、ｎ型半導体の場合は負側にシフトし）、スイッチング素子として機能しなくなる。
【００５３】
これに対し、本実施の形態の薄膜トランジスタ１では、ゲート電極１４が、ゲート絶縁膜１３の側から順に、電極層１４Ａ１，１４Ａ２を有し（積層膜であり）、これらのうち電極層１４Ａ１の幅ｄ１が、電極層１４Ａ２の幅ｄ２よりも大きくなっている。これにより、例えばアニール工程の際に、半導体層１２におけるチャネル領域１２Ａの端部への酸素供給が容易となる（図９Ｂ）。この結果、チャネル領域１２Ａの端部の低抵抗化を抑制することができる（上述のチャネル端低抵抗領域１０２ＡＢに相当する領域を低減することができる）。これにより、チャネル領域１２Ａの端部とゲート電極１４との間で寄生容量の発生を低減することができ、高速動作が可能となる。
【００５４】
また、本実施の形態では、ゲート電極１４において、電極層１４Ａ１の厚みｔ１が電極層１４Ａ２の厚みｔ２よりも小さいことにより、チャネル領域１２Ａの端部への酸素供給をより効果的に行うことができる。具体的には、電極層１４Ａ１の厚みｔ１は、１００ｎｍ以下であることが望ましい。
【００５５】
更に、本実施の形態では、電極層１４Ａ１，１４Ａ２の各層の構成材料が異なっていることが望ましく、具体的には、電極層１４Ａ１，１４Ａ２として、所定のエッチング選択比を確保することの可能な材料がそれぞれ選択される。これにより、電極層１４Ａ１，１４Ａ２の積層構造を精度良く形成することができる。本実施の形態のようなセルフアライン構造では、ゲート電極１４の仕上がり寸法がチャネル長に大きく影響を与える。よって、ゲート電極１４（電極層１４Ａ１）の加工精度が高まることで、チャネル長を制御し易くなることから、薄膜トランジスタ１の特性および信頼性向上に繋がると共に、高精細化にも対応可能となる。
【００５６】
以上説明したように本実施の形態では、ゲート電極１４が、ゲート絶縁膜１３の側から順に、電極層１４Ａ１，１４Ａ２を有し（積層膜であり）、電極層１４Ａ１の幅ｄ１が、電極層１４Ａ２の幅ｄ２よりも大きいことにより、半導体層１２のチャネル領域１２Ａの端部への酸素供給が容易となる。これにより、チャネル領域１２Ａの端部の低抵抗化を防ぎ（チャネル端低抵抗領域１０２ＡＢを低減し）、寄生容量の発生を抑制できる。よって、薄膜トランジスタ１において寄生容量を低減することが可能となる。
【００５７】
次に、本実施の形態の変形例について説明する。尚、以下では、上記実施の形態と同一構成要素については同一の符号を付し、その説明を適宜省略する。
【００５８】
＜変形例１＞
図１０は、変形例１に係る薄膜トランジスタの断面構成を表したものである。本変形例の薄膜トランジスタも、上記実施の形態の薄膜トランジスタ１と同様、セルフアライン構造のトップゲート型薄膜トランジスタであり、基板１１上の選択的な領域に半導体層１２を有している。半導体層１２は、チャネル領域１２Ａと、低抵抗領域１２Ｂとを含む。この半導体層１２上に、ゲート絶縁膜１３およびゲート電極１４がこの順に形成されている。これらの半導体層１２、ゲート絶縁膜１３およびゲート電極１４を覆うように、高抵抗膜１５と層間絶縁膜１６とが設けられている。層間絶縁膜１６上には、半導体層１２の低抵抗領域１２Ｂに電気的に接続されたソース・ドレイン電極１７が形成されている。
【００５９】
但し、本変形例では、上記実施の形態と異なり、ゲート電極１４における電極層１４Ａ１が薄膜化部分１４ａを有している。薄膜化部分１４ａは、電極層１４Ａ２に非対向の部分（電極層１４Ａ２から露出した部分）である。この薄膜化部分１４ａの厚みｔ３は、電極層１４Ａ２に対向する（重畳する）部分よりも小さく、例えば５ｎｍ以上３０ｎｍ以下である。
【００６０】
図１１Ａ〜図１１Ｃは、本変形例の薄膜トランジスタの製造の一工程を説明するための断面図である。本変形例の薄膜トランジスタでは、ゲート電極１４を以下のようにして形成することができる。即ち、まず、上記実施の形態と同様の工程を経て、半導体層１２上に、ゲート絶縁膜１３、電極層１４Ａ１，１４Ａ２をパターン形成する（図１１Ａ）。即ち、半導体層１２上にゲート絶縁膜１３、電極層１４Ａ１，１４Ａ２を成膜後、電極層１４Ａ２を加工し、その後に、ゲート絶縁膜１３および電極層１４Ａ１を一括して加工する。
【００６１】
続いて、本変形例では、図１１Ｂに示したように、電極層１４Ａ２をマスクとして、再びドライエッチングを行う。ドライエッチングにより、電極層１４Ａ１のうちの電極層１４Ａ２から露出した部分１４０の厚みを薄くする。部分１４０が薄膜化されたところでエッチングを停止する。このようにエッチング条件を制御して、電極層１４Ａ１を更に薄くする（薄膜化部分１４ａを形成する）ことができる。
【００６２】
本変形例のように、ゲート電極１４が、電極層１４Ａ１において、電極層１４Ａ２に非対向の部分に、電極層１４Ａ２に対向する部分よりも厚みの小さな薄膜化部分１４ａを有していてもよい。これにより、上記実施の形態と同等の効果を得ることができると共に、半導体層１２のチャネル領域１２Ａの端部への酸素供給がより容易となり、チャネル領域１２Ａの低抵抗化を抑制し易くなる。
【００６３】
＜変形例２＞
図１２〜図１３Ｄは、変形例２に係るゲート電極１４の形成方法を説明するための断面図である。上記実施の形態では、ゲート電極１４を形成する際に、半導体層１２上に成膜したゲート絶縁膜１３、電極層１４Ａ１，１４Ａ２のうち、まず電極層１４Ａ２を加工し、その後に、電極層１４Ａ１およびゲート絶縁膜１３を一括加工することを述べたが、本開示のゲート電極の形成方法は、そのような方法に限定されるものではない。例えば、本変形例のように、ゲート電極を形成することもできる。
【００６４】
具体的には、まず、上記実施の形態と同様にして、半導体層１２上に、ゲート絶縁膜１３、電極層１４Ａ１，１４Ａ２をこの順に成膜し、電極層１４Ａ２上の選択的な領域にフォトレジスト膜４０を形成する（図１２）。尚、本変形例では、電極層１４Ａ１，１４Ａ２の構成材料として、上記実施の形態で挙げたものと同様のものを用いることができる。また、電極層１４Ａ１，１４Ａ２のそれぞれには同一の材料が用いられてもよいし、異なる材料が用いられてもよい。エッチング条件に応じて適切な材料が選択されればよい。
【００６５】
この後、本変形例では、図１３Ａに示したように、フォトレジスト膜４０をマスクとして、電極層１４Ａ２、電極層１４Ａ１およびゲート絶縁膜１３を、例えばドライエッチングする。これにより、フォトレジスト膜４０の幅（幅ｄ１に相当）と同等の大きさで、電極層１４Ａ２、電極層１４Ａ１およびゲート絶縁膜１３がパターニングされる。
【００６６】
続いて、図１３Ｂに示したように、例えば酸素ガスを用いたアッシングにより、フォトレジスト膜４０よりも狭い幅（幅ｄ２に相当）をもつフォトレジスト膜４０ａを形成する。
【００６７】
続いて、図１３Ｃに示したように、フォトレジスト膜４０ａをマスクとして、電極層１４Ａ１のみを選択的にエッチング（例えば、ドライエッチング）する。
【００６８】
最後に、図１３Ｄに示したように、フォトレジスト膜４０ａを除去することにより、幅ｄ１をもつ電極層１４Ａ１上に、幅ｄ２をもつ電極層１４Ａ２が積層されてなるゲート電極１４を形成することができる。
【００６９】
このように、ゲート電極１４を形成する際には、電極層１４Ａ１およびゲート絶縁膜１３を幅ｄ１となるように加工した後に、電極層１４Ａ２を幅ｄ２となるように加工することも可能である。但し、この場合には、幅ｄ１で形成された電極層１４Ａ１が、電極層１４Ａ２のエッチング工程（図１３Ｃ）に曝されることとなる。一方で、上記実施の形態では、電極層１４Ａ２を加工した後に、電極層１４Ａ１およびゲート絶縁膜１３を一括加工する。このため、幅ｄ１で形成された電極層１４Ａ１が不必要にエッチング工程に曝されることがない。このため、上記実施の形態で説明した手法の方が、ゲート電極１４（電極層１４Ａ１）の加工精度が高く、チャネル長の制御が容易である。
【００７０】
＜変形例３−１〜３−３＞
図１４Ａは、変形例３−１に係る薄膜トランジスタの要部（半導体層１２、ゲート絶縁膜１３およびゲート電極）の断面構成を表したものである。図１４Ｂは、変形例３−２に係る薄膜トランジスタの要部の断面構成を表したものである。図１４Ｃは、変形例３−３に係る薄膜トランジスタの要部の断面構成を表したものである。
【００７１】
上記実施の形態では、ゲート電極１４が、電極層１４Ａ１，１４Ａ２を含む積層膜であることを述べたが、これらの電極層１４Ａ１，１４Ａ２の構成は、上述したものの他にも様々な形態をとり得る。
【００７２】
例えば、図１４Ａに示した変形例３−１のように、電極層１４Ａ２はテーパ面（傾斜面）Ｓ１を有していてもよい（断面形状が台形状であってもよい）。この場合、電極層１４Ａ１の上面Ｓ１２の幅ｄ１が、電極層１４Ａ２の下面Ｓ２１の幅ｄ２よりも大きくなっていればよい。
【００７３】
また、図１４Ｂに示した変形例３−２のように、ゲート電極１４は、積層膜に限らず、単層膜（同一の材料から構成された膜）であってもよい。この場合、ゲート電極１４のうちの下側の部分を電極層１４Ａ１、上側の部分を電極層１４Ａ２として、電極層１４Ａ１の幅ｄ１が、電極層１４Ａ２の幅ｄ２よりも大きくなっていればよい。換言すると、ゲート電極１４は、その端部が中央部よりも薄膜化された形状（階段状またはスロープ状）であっても構わない。
【００７４】
更に、図１４Ｃに示した変形例３−３のように、電極層１４Ａ１，１４Ａ２はそれぞれ単層膜であってもよいし、積層膜であってもよい。ここでは、電極層１４Ａ１が１層、電極層１４Ａ２が３層である場合を図示している。このように、ゲート電極１４が、幅ｄ１の電極層と幅ｄ２の電極層とを有していればよく、各層の数は特に限定されるものではない。
【００７５】
上記変形例３−１〜３−３のいずれの場合にも、電極層１４Ａ１の幅ｄ１が、電極層１４Ａ２の幅ｄ２よりも大きいことにより、半導体層１２のチャネル領域１２Ａへの酸素供給が容易となり、上記実施の形態と同等の効果を得ることができる。
【００７６】
＜適用例１＞
上記実施の形態および変形例において説明した薄膜トランジスタ（例えば薄膜トランジスタ１）は、様々な半導体装置（例えば、表示装置２Ａまたは撮像装置２Ｂ）の駆動回路に用いることができる。図１５に、表示装置２Ａの機能ブロック構成を、図１６に撮像装置２Ｂの機能ブロック構成を、それぞれ示す。
【００７７】
表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、例えば有機ＥＬディスプレイまたは液晶ディスプレイなどのアクティブマトリクス駆動方式により駆動されるものである。この表示装置２Ａは、例えばタイミング制御部２１と、信号処理部２２と、駆動部２３と、表示画素部２４とを備えている。
【００７８】
タイミング制御部２１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部２２等の駆動制御を行うものである。信号処理部２２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部２３に出力するものである。駆動部２３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部２４の各画素を駆動するものである。表示画素部２４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部２３または表示画素部２４に設けられる各種回路に、上述の薄膜トランジスタ１を用いることができる。
【００７９】
撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部２５と、駆動部２６と、撮像画素部２７と、信号処理部２８とを備えている。
【００８０】
タイミング制御部２５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部２６の駆動制御を行うものである。駆動部２６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部２７の各画素から信号を読み出す駆動を行うものである。撮像画素部２７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部２８は、撮像画素部２７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部２６または撮像画素部２７に設けられる各種回路に、上述の薄膜トランジスタ１を用いることができる。
【００８１】
＜適用例２＞
上記実施の形態および変形例において説明した薄膜トランジスタ（例えば薄膜トランジスタ１）ないし半導体装置（表示装置２Ａまたは撮像装置２Ｂ）は、様々なタイプの電子機器に用いることができる。図１７に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００８２】
電子機器３は、例えば上述の半導体装置（表示装置２Ａまたは撮像装置２Ｂ）と、インターフェース部３０とを有している。インターフェース部３０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部３０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００８３】
以上、実施の形態等を挙げて説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。更に、薄膜トランジスタでは、上述した全ての層を備えている必要はなく、あるいは上述した各層に加えて更に他の層を備えていてもよい。また、上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００８４】
尚、本開示は以下のような構成を取ることも可能である。
（１）
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
薄膜トランジスタ。
（２）
前記第１の電極層の厚みは、前記第２の電極層の厚みよりも小さい
上記（１）に記載の薄膜トランジスタ。
（３）
前記第１の電極層のうちの前記第２の電極層に非対向の部分の厚みは、前記第２の電極層に対向する部分の厚みよりも小さい
上記（１）または（２）に記載の薄膜トランジスタ。
（４）
前記第１の幅は、前記第１の電極層の前記ゲート絶縁膜側の面の幅であり、
前記第２の幅は、前記第２の電極層の前記第１の電極層側の面の幅である
上記（１）ないし（３）のいずれか１つに記載の薄膜トランジスタ。
（５）
前記第１の幅と前記第２の幅との差は１μｍ以下である
上記（１）ないし（４）のいずれか１つに記載の薄膜トランジスタ。
（６）
前記第１の電極層の厚みは１００ｎｍ以下である
上記（１）ないし（５）のいずれか１つに記載の薄膜トランジスタ。
（７）
前記第１の電極層と前記第２の電極層とは、互いに異なる材料から構成されている
上記（１）ないし（６）のいずれか１つに記載の薄膜トランジスタ。
（８）
前記第１の電極層は、チタン（Ｔｉ）合金，窒化チタン（ＴｉＮ），タングステン（Ｗ），タングステン合金，タンタル（Ｔａ）および窒化タンタル（ＴａＮ）のうちの少なくとも１種を含む
上記（７）に記載の薄膜トランジスタ。
（９）
前記第２の電極層は、アルミニウム（Ａｌ），モリブデン（Ｍｏ），銅（Ｃｕ），アルミニウム合金，および銅合金のうちの少なくとも１種を含む
上記（７）に記載の薄膜トランジスタ。
（１０）
前記ゲート絶縁膜と前記第１の電極層とは平面視的に同一形状を成す
上記（１）ないし（９）のいずれか１つに記載の薄膜トランジスタ。
（１１）
前記第１の電極層の側面と前記ゲート絶縁膜の側面とは、垂直面を成す
上記（１０）に記載の薄膜トランジスタ。
（１２）
前記低抵抗領域に接する高抵抗膜を備えた
上記（１）ないし（１１）のいずれか１つに記載の薄膜トランジスタ。
（１３）
薄膜トランジスタを含む駆動回路を備え、
前記薄膜トランジスタは、
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
半導体装置。
（１４）
前記駆動回路により駆動される表示素子を備えた
上記（１３）に記載の半導体装置。
（１５）
前記駆動回路により駆動される撮像素子を備えた
上記（１３）に記載の半導体装置。
（１６）
薄膜トランジスタを含む駆動回路を備え、
前記薄膜トランジスタは、
チャネル領域と、前記チャネル領域よりも電気抵抗の低い低抵抗領域とを含む酸化物半導体層と、
前記酸化物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記酸化物半導体層の前記チャネル領域に対向して配置されたゲート電極と、
前記酸化物半導体層の前記低抵抗領域と電気的に接続されたソース・ドレイン電極と
を備え、
前記ゲート電極は、前記ゲート絶縁膜の側から順に、第１の電極層と、第２の電極層とを有し、
前記第１の電極層のチャネル長方向に沿った第１の幅は、前記第２の電極層のチャネル長方向に沿った第２の幅よりも大きい
電子機器。
【符号の説明】
【００８５】
１…薄膜トランジスタ、１１…基板、１２…半導体層、１２Ａ…チャネル領域、１２Ｂ…低抵抗領域、１３…ゲート絶縁膜、１４…ゲート電極、１４Ａ１，１４Ａ２…電極層、１５…高抵抗膜、１６…層間絶縁膜、１７…ソース・ドレイン電極、１０２ＡＢ…チャネル端低抵抗領域、ｄ１，ｄ２…幅、ｔ１，ｔ２，ｔ３…厚み。
【図１】
2017041596.tif 000003
【図２Ａ】
2017041596.tif 000004
【図２Ｂ】
2017041596.tif 000005
【図３】
2017041596.tif 000006
【図４】
2017041596.tif 000007
【図５Ａ】
2017041596.tif 000008
【図５Ｂ】
2017041596.tif 000009
【図５Ｃ】
2017041596.tif 000010
【図５Ｄ】
2017041596.tif 000011
【図６Ａ】
2017041596.tif 000012
【図６Ｂ】
2017041596.tif 000013
【図６Ｃ】
2017041596.tif 000014
【図７】
2017041596.tif 000015
【図８】
2017041596.tif 000016
【図９Ａ】
2017041596.tif 000017
【図９Ｂ】
2017041596.tif 000018
【図１０】
2017041596.tif 000019
【図１１Ａ】
2017041596.tif 000020
【図１１Ｂ】
2017041596.tif 000021
【図１１Ｃ】
2017041596.tif 000022
【図１２】
2017041596.tif 000023
【図１３Ａ】
2017041596.tif 000024
【図１３Ｂ】
2017041596.tif 000025
【図１３Ｃ】
2017041596.tif 000026
【図１３Ｄ】
2017041596.tif 000027
【図１４Ａ】
2017041596.tif 000028
【図１４Ｂ】
2017041596.tif 000029
【図１４Ｃ】
2017041596.tif 000030
【図１５】
2017041596.tif 000031
【図１６】
2017041596.tif 000032
【図１７】
2017041596.tif 000033