(57)【要約】      （修正有）【課題】複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる電源装置を提供する。【解決手段】一次側回路と、二次側回路とが、トランスＴ１を介して接続され、二次側回路は、倍電流整流を行い、第１の出力電圧Ｖ１を出力する第１の回路と、降圧チョッパ動作を行い、第２の出力電圧Ｖ２を出力する第２の回路と、降圧チョッパ動作を制御する複数の半導体スイッチング素子Ｑ５、Ｑ６と、一次側回路から供給される交流を整流する際、第１の回路及び第２の回路のそれぞれで共有して使用される複数のダイオードＤ７，Ｄ８とを備え、第１の回路は、並列に接続された複数の第１インダクタＬ１、Ｌ２を備え、制御部２１は、一次側回路のスイッチングを制御し、複数の第１インダクタＬ１、Ｌ２のそれぞれと、トランスＴ１の二次側とを順番に導通させる。【選択図】図１
2017028899.tif 000002
【特許請求の範囲】
【請求項１】
直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスを介して磁気的に接続される電源装置であって、
前記一次側回路及び前記二次側回路を制御する制御部
を備え、
前記二次側回路は、
前記トランスの二次側に接続され、倍電流整流を行い、第１の出力電圧を出力する第１の回路と、
前記トランスの二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧を出力する第２の回路と、
前記降圧チョッパ動作を制御する複数の半導体スイッチング素子と、
前記一次側回路から供給される交流を整流する際、前記第１の回路及び前記第２の回路のそれぞれで共有して使用される複数のダイオードと
を備え、
前記第１の回路は、
並列に接続された複数の第１インダクタ
を備え、
前記制御部は、
前記一次側回路のスイッチングを制御し、前記複数の第１インダクタのそれぞれと、前記トランスの二次側とを順番に導通させる
ことを特徴とする電源装置。
【請求項２】
前記第２の回路は、
並列に接続された複数の第２インダクタ
を備え、
前記制御部は、
前記一次側回路及び前記複数の半導体スイッチング素子のそれぞれのスイッチングを制御し、前記複数の第２インダクタのそれぞれと、前記トランスの二次側とを順番に導通させる
ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記制御部は、
前記一次側回路のスイッチング動作に応じて、前記複数の半導体スイッチング素子を順番に駆動させる
ことを特徴とする請求項２に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
従来、車載機器の電源装置として、一次側はフルブリッジインバータで構成され、トランスを介し、二次側に２つの異なる電圧の電力を伝送するものがある（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の技術は、トランスに一次巻線、二次巻線、及び三次巻線が巻回されている。特許文献１に記載の技術において、一次巻線にはフルブリッジインバータが接続されている。よって、一次巻線がトランスの一次側となる。一方、特許文献１に記載の技術において、二次巻線及び三次巻線は、トランスの二次側として機能する。
【０００４】
具体的には、二次巻線には、複数のダイオードと、インダクタと、キャパシタとを備えた第１の回路が接続されている。三次巻線には、複数のダイオードと、複数の半導体スイッチング素子とを有する整流回路と、降圧チョッパ回路とからなる第２の回路が接続されている。
【０００５】
よって、特許文献１に記載の技術は、一次側にあるフルブリッジインバータのスイッチング動作により第１の回路の出力電圧を制御し、三次巻線に接続された整流回路が有する複数の半導体スイッチング素子のスイッチング動作により第２の回路の出力電圧を制御する。これにより、一つのトランスで二つの異なる電圧を同時出力させている。
【０００６】
特許文献１に記載の技術は、一つのトランスで二つの異なる電圧を同時出力させる際、一次側にあるフルブリッジインバータのスイッチング動作のタイミングと、三次巻線に接続された整流回路が有する複数の半導体スイッチング素子のスイッチング動作のタイミングとを調整することにより、スイッチング損失を低減させると共に、サージ電圧を低減させている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２４７８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に記載の技術は、トランスの二次側の回路が完全に２つに分かれているため、個々の部品サイズが大きくなると共に、部品点数も増大する。さらに、スイッチング周波数に応じたリプル電流及びリプル電圧が発生するため、回路損失が増加すると共に、出力フィルタが大型化する。
【０００９】
したがって、特許文献１に記載の技術のような従来技術は、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができない。
【００１０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる電源装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る電源装置は、直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスを介して磁気的に接続される電源装置であって、前記一次側回路及び前記二次側回路を制御する制御部を備え、前記二次側回路は、前記トランスの二次側に接続され、倍電流整流を行い、第１の出力電圧を出力する第１の回路と、前記トランスの二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧を出力する第２の回路と、前記降圧チョッパ動作を制御する複数の半導体スイッチング素子と、前記一次側回路から供給される交流を整流する際、前記第１の回路及び前記第２の回路のそれぞれで共有して使用される複数のダイオードとを備え、前記第１の回路は、並列に接続された複数の第１インダクタを備え、前記制御部は、前記一次側回路のスイッチングを制御し、前記複数の第１インダクタのそれぞれと、前記トランスの二次側とを順番に導通させることを特徴とする。
【００１２】
本発明に係る電源装置によれば、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる。
【００１３】
また、本発明に係る電源装置において、前記第２の回路は、並列に接続された複数の第２インダクタを備え、前記制御部は、前記一次側回路及び前記複数の半導体スイッチング素子のそれぞれのスイッチングを制御し、前記複数の第２インダクタのそれぞれと、前記トランスの二次側とを順番に導通させることが好ましい。
【００１４】
また、本発明に係る電源装置において、前記一次側回路のスイッチング動作に応じて、前記複数の半導体スイッチング素子を順番に駆動させることが好ましい。
【発明の効果】
【００１５】
本発明に係る電源装置によれば、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる電源装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態に係る電源装置１の回路トポロジの一例を示す図である。
【図２】並列に接続されたそれぞれの第１インダクタＬ１，Ｌ２に流れるリプル電流及び出力キャパシタＣ１に流れるリプル電流のそれぞれの一例を示す図である。
【図３】本実施形態に係る電源装置２の回路トポロジの一例を示す図である。
【図４】一次側のインバータが単相の場合の二次側の総導通損を説明する図である。
【図５】一次側のインバータが多相の場合の二次側の総導通損を説明する図である。
【発明を実施するための形態】
【００１７】
図１は、本実施形態に係る電源装置１の回路トポロジの一例を示す図である。図１に示すように、電源装置１は、インバータ回路１１、倍電流整流回路１３、降圧チョッパ回路１５、トランスＴ１、及び制御部２１等を備え、直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスＴ１を介して磁気的に接続されるものである。
【００１８】
一次側回路は、インバータ回路１１で構成されている。図１のインバータ回路１１は、フルブリッジインバータで構成されて、単相のトランスＴ１を介して、電力の伝送を行う。
【００１９】
具体的には、インバータ回路１１は、キャパシタＣｉｎ、半導体スイッチング素子Ｑ１〜Ｑ４、ダイオードＤ１〜Ｄ４を備え、キャパシタＣｉｎに入力電圧Ｖｉｎが印加されるものである。半導体スイッチング素子Ｑ１〜Ｑ４のそれぞれには、ダイオードＤ１〜Ｄ４のそれぞれが逆並列に接続されている。
【００２０】
二次側回路は、倍電流整流回路１３と、降圧チョッパ回路１５で構成されている。二次側回路は、倍電流整流機能と、降圧チョッパ機能とを兼ねたものとなっている。具体的には、二次側回路は、後述する第１の回路と、後述する第２の回路と、半導体スイッチング素子Ｑ５，Ｑ６と、ダイオードＤ５〜Ｄ８とを備えている。倍電流整流回路１３は、第１の回路と、ダイオードＤ５〜Ｄ８からなる。降圧チョッパ回路１５は、第２の回路と、半導体スイッチング素子Ｑ５，Ｑ６と、ダイオードＤ７，Ｄ８からなる。
【００２１】
このうち、ダイオードＤ７，Ｄ８は、一次側回路から供給される交流を整流する際、第１の回路及び第２の回路のそれぞれで共有して使用されるものである。また、半導体スイッチング素子Ｑ５，Ｑ６は、降圧チョッパ動作を制御するものである。
【００２２】
第１の回路は、トランスＴ１の二次側に接続され、倍電流整流を行い、第１の出力電圧Ｖ１を出力するものである。具体的には、第１の回路は、並列に接続された第１インダクタＬ１，Ｌ２を備えている。また、第１の回路は、出力キャパシタＣ１と、抵抗Ｒ１とが並列に接続されている。第１インダクタＬ１，Ｌ２と、出力キャパシタＣ１及び抵抗Ｒ１とは直列に接続されている。抵抗Ｒ１は、Ｏｕｔｐｕｔ１として第１の出力電圧Ｖ１が出力されるものであり、不図示の電圧検出機構が設けられている。
【００２３】
半導体スイッチング素子Ｑ５，Ｑ６のそれぞれには、ダイオードＤ５，Ｄ６がそれぞれ逆並列に接続されている。半導体スイッチング素子Ｑ５と、第１インダクタＬ１と、ダイオードＤ７とは直列に接続されている。半導体スイッチング素子Ｑ６と、第１インダクタＬ２と、ダイオードＤ８とは直列に接続されている。つまり、半導体スイッチング素子Ｑ５、第１インダクタＬ１、及びダイオードＤ７と、半導体スイッチング素子Ｑ６、第１インダクタＬ２、及びダイオードＤ８とは並列に接続され、二次側の大電流経路として２本に分流したものとなっている。
【００２４】
第２の回路は、トランスＴ１の二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧Ｖ２を出力するものである。なお、第１の出力電圧Ｖ１及び第２の出力電圧Ｖ２の何れかを特に区別しない場合、出力電圧Ｖと称する。
【００２５】
具体的には、第２の回路は、並列に接続された第２インダクタＬ３，Ｌ４を備えている。また、第２の回路は、出力キャパシタＣ２と、抵抗Ｒ２とが並列に接続されている。抵抗Ｒ２は、Ｏｕｔｐｕｔ２として第２の出力電圧Ｖ２が出力されるものであり、不図示の電圧検出機構が設けられている。
【００２６】
制御部２１は、一次側回路及び二次側回路を制御するものであり、例えば、ＲＯＭ、ＲＡＭ、ＣＰＵ、及びＩ／Ｏインターフェースを主体として構成されるものである。制御部２１は、一次側回路のスイッチングを制御して、第１インダクタＬ１，Ｌ２のそれぞれと、トランスＴ１の二次側とを順番に導通させる。また、制御部２１は、一次側回路及び半導体スイッチング素子Ｑ５，Ｑ６のそれぞれのスイッチングを制御して、第２インダクタＬ３，Ｌ４のそれぞれと、トランスＴ１の二次側とを順番に導通させる。つまり、制御部２１は、一次側回路のスイッチング動作に応じて、半導体スイッチング素子Ｑ５，Ｑ６を順番に駆動させる。
【００２７】
具体的には、制御部２１は、一次側回路であるインバータ回路１１において、矩形波を生成し、トランスＴ１で絶縁がとれている状態で、矩形波電圧を二次側に伝送させる。制御部２１は、不図示の電圧検出機構から送信される信号に基づいて、半導体スイッチング素子Ｑ１〜Ｑ６を制御し、Ｏｕｔｐｕｔ１，２にそれぞれ指定された電圧を供給させる。
【００２８】
より具体的には、制御部２１は、Ｏｕｔｐｕｔ１の第１の出力電圧Ｖ１に応じて、半導体スイッチング素子Ｑ１〜Ｑ４のスイッチングデューティを変化させる。これにより、制御部２１は、Ｏｕｔｐｕｔ１に一定の第１の出力電圧Ｖ１を供給させる。このときの制御方法は、例えば、位相シフト方式等である。一方、制御部２１は、Ｏｕｔｐｕｔ２の第２の出力電圧Ｖ２に応じて、半導体スイッチング素子Ｑ５，Ｑ６のスイッチングデューティを変化させる。
【００２９】
この際、制御部２１は、トランスＴ１の二次側の電流がＡ矢印の向きのときにのみ半導体スイッチング素子Ｑ５がオン可能とし、トランスＴ１の二次側の電流がＢ矢印の向きのときにのみ半導体スイッチング素子Ｑ６がオン可能とする条件に基づいて制御を行う。具体的には、制御部２１は、半導体スイッチング素子Ｑ２，Ｑ３がオン状態のときのみ、半導体スイッチング素子Ｑ５をオン状態にさせることができる。一方、制御部２１は、半導体スイッチング素子Ｑ１，Ｑ４がオン状態のときのみ、半導体スイッチング素子Ｑ６をオン状態にさせることができる。
【００３０】
これにより、制御部２１は、倍電流整流、つまり、カレントダブラ動作に与える影響を少なくしつつ、ｏｕｔｐｕｔ２に一定の第２の出力電圧Ｖ２を供給させる。
【００３１】
なお、Ｏｕｔｐｕｔ２は降圧チョッパの原理で出力されるため、第２の出力電圧Ｖ２は、第１の出力電圧Ｖ１以下となる。
【００３２】
図２は、並列に接続されたそれぞれの第１インダクタＬ１，Ｌ２に流れるリプル電流及び出力キャパシタＣ１に流れるリプル電流のそれぞれの一例を示す図である。図２に示すように、第１インダクタＬ１と、第１インダクタＬ２とには、位相が約１８０度ずれた三角波状の電流が流れ、リプル電流は約４［Ａ］である。
【００３３】
一方、出力キャパシタＣ１に流れるリプル電流は、第１インダクタＬ１と、第１インダクタＬ２とで相殺し合ったものとなり、約０．４［Ａ］となり、第１インダクタＬ１，Ｌ２と比べ、小さくなっている。さらに、図２に示すように、このときのリプル周波数は、スイッチング周波数の２倍になっている。
【００３４】
第２インダクタＬ３，Ｌ４及び出力キャパシタＣ２においても、第１インダクタＬ１，Ｌ２及び出力キャパシタＣ１と同様の状態となる。
【００３５】
次に、インバータ回路１１を多相構成にした場合について図３を用いて説明する。図３は、４相インバータを用いた２相回路であり、本実施形態に係る電源装置２の回路トポロジの一例を示す図である。図３に示すように、電源装置２は、インバータ回路３１、倍電流整流回路３３、降圧チョッパ回路３５、トランスＴ１１，Ｔ１２、及び制御部２１等を備え、直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスＴ１１，Ｔ１２を介して磁気的に接続されるものである。
【００３６】
一次側回路は、インバータ回路３１で構成されている。図３のインバータ回路３１は、フルブリッジインバータで構成されて、トランスＴ１１，Ｔ１２を介して、二次側回路に電力の伝送を行う。
【００３７】
具体的には、インバータ回路３１は、４相インバータ構成であり、キャパシタＣｉｎと、半導体スイッチング素子Ｑ１１〜Ｑ１８と、ダイオードＤ１１〜Ｄ１８とを備え、キャパシタＣｉｎに入力電圧Ｖｉｎが印加されるものである。
【００３８】
半導体スイッチング素子Ｑ１１〜Ｑ１８のそれぞれには、ダイオードＤ１１〜Ｄ１８のそれぞれが逆並列に接続されている。半導体スイッチング素子Ｑ１１〜Ｑ１８のうち、半導体スイッチング素子Ｑ１１〜Ｑ１４は、トランスＴ１１に接続され、半導体スイッチング素子Ｑ１５〜Ｑ１８は、トランスＴ１２に接続されている。
【００３９】
二次側回路は、倍電流整流回路３３と、降圧チョッパ回路３５で構成されている。二次側回路は、倍電流整流機能と、降圧チョッパ機能とを兼ねたものとなっている。具体的には、二次側回路は、後述する第１の回路と、後述する第２の回路と、半導体スイッチング素子Ｑ２１〜２４と、ダイオードＤ２１〜Ｄ２４，Ｄ３１〜Ｄ３４とを備えている。倍電流整流回路１３は、第１の回路と、ダイオードＤ３１〜Ｄ３４からなる。降圧チョッパ回路１５は、第２の回路と、半導体スイッチング素子Ｑ２１〜Ｑ２４と、ダイオードＤ３１〜Ｄ３４からなる。
【００４０】
このうち、ダイオードＤ３１〜Ｄ３４は、一次側回路から供給される交流を整流する際、第１の回路及び第２の回路のそれぞれで共有して使用されるものである。また、半導体スイッチング素子Ｑ２１〜Ｑ２４は、降圧チョッパ動作を制御するものである。
【００４１】
第１の回路は、トランスＴ１１，Ｔ１２の二次側に接続され、倍電流整流を行い、第１の出力電圧Ｖ１を出力するものである。具体的には、第１の回路は、それぞれ並列に接続された第１インダクタＬ１１〜Ｌ１４を備えている。また、第１の回路は、出力キャパシタＣ１と、抵抗Ｒ１とが並列に接続されている。第１インダクタＬ１１〜Ｌ１４と、出力キャパシタＣ１及び抵抗Ｒ１とは直列に接続されている。抵抗Ｒ１は、Ｏｕｔｐｕｔ１として第１の出力電圧Ｖ１が出力されるものであり、不図示の電圧検出機構が設けられている。
【００４２】
半導体スイッチング素子Ｑ２１〜Ｑ２４のそれぞれには、ダイオードＤ２１〜Ｄ２４がそれぞれ逆並列に接続されている。半導体スイッチング素子Ｑ２１と、第１インダクタＬ１１と、ダイオードＤ３１とは直列に接続されている。半導体スイッチング素子Ｑ２２と、第１インダクタＬ１２と、ダイオードＤ３２とは直列に接続されている。半導体スイッチング素子Ｑ２３と、第１インダクタＬ１３と、ダイオードＤ３３とは直列に接続されている。半導体スイッチング素子Ｑ２４と、第１インダクタＬ１４と、ダイオードＤ３４とは直列に接続されている。
【００４３】
つまり、半導体スイッチング素子Ｑ２１、第１インダクタＬ１１、及びダイオードＤ３１と、半導体スイッチング素子Ｑ２２、第１インダクタＬ１２、及びダイオードＤ３２と、半導体スイッチング素子Ｑ２３、第１インダクタＬ１３、及びダイオードＤ３３と、半導体スイッチング素子Ｑ２４、第１インダクタＬ１４、及びダイオードＤ３４とは並列に接続され、二次側の大電流経路として４本に分流したものとなっている。
【００４４】
第２の回路は、トランスＴ１１，Ｔ１２の二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧Ｖ２を出力するものである。なお、第１の出力電圧Ｖ１及び第２の出力電圧Ｖ２の何れかを特に区別しない場合、出力電圧Ｖと称する。
【００４５】
具体的には、第２の回路は、それぞれ並列に接続された第２インダクタＬ１５〜Ｌ１８を備えている。また、第２の回路は、出力キャパシタＣ２と、抵抗Ｒ２とが並列に接続されている。抵抗Ｒ２は、Ｏｕｔｐｕｔ２として第２の出力電圧Ｖ２が出力されるものであり、不図示の電圧検出機構が設けられている。
【００４６】
電源装置２の回路トポロジにおいても、電源装置１と同様に、半導体スイッチング素子Ｑ１１〜Ｑ１８，Ｑ２１〜Ｑ２４を制御し、Ｏｕｔｐｕｔ１，２にそれぞれ指定された電圧を供給させる。この際、出力キャパシタＣ１に流れるリプル電流は、第１インダクタＬ１１〜Ｌ１４とで位相差に応じて打ち消し合うものとなり、第１インダクタＬ１１〜Ｌ１４のそれぞれと比べ、小さくなっている。さらに、このときのリプル周波数は、スイッチング周波数の４倍になる。
【００４７】
第２インダクタＬ１５〜Ｌ１８及び出力キャパシタＣ２においても、第１インダクタＬ１１〜Ｌ１４及び出力キャパシタＣ１と同様の状態となる。
【００４８】
なお、以降の説明において、半導体スイッチング素子Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１８，Ｑ２１〜Ｑ２４のそれぞれを特に区別しない場合、半導体スイッチング素子Ｑと称する。また、第１インダクタＬ１，Ｌ２，Ｌ１１〜Ｌ１４、及び第２インダクタＬ３，Ｌ４，Ｌ１５〜Ｌ１８のそれぞれを特に区別しない場合、インダクタＬと称する。また、出力キャパシタＣ１，Ｃ２のそれぞれを特に区別しない場合、出力キャパシタＣと称する。また、ダイオードＤ７，Ｄ８，及びＤ３１〜３４のそれぞれを特に区別しない場合、ダイオードＤと称する。また、トランスＴ１，Ｔ１１，Ｔ１２を総称する場合、トランスＴと称する。
【００４９】
＜マルチフェーズによる出力キャパシタＣの小型化＞
以上の説明から、本実施形態においては、電源装置１は、互いに並列に接続された複数のインダクタＬのそれぞれと、トランスＴ１の二次側とを順番に導通させる。これにより、複数のインダクタＬのそれぞれに位相がずれた三角波状のリプル電流が流れる。
【００５０】
例えば、一次側が単相インバータとトランスの構成であれば、位相が約１８０度ずれたリプル電流が流れる。この場合、第１インダクタＬ１に流れるリプル電流と、第１インダクタＬ２に流れるリプル電流とは相殺し合うため、出力キャパシタＣ１に流れるリプル電流を小さくさせることができる。さらに、出力キャパシタＣ１のリプル周波数は、一次側のインバータ回路１１のスイッチング周波数の２倍になるため、出力キャパシタＣ１のリプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００５１】
例えば、一次側が３相インバータとΔ結線トランスの構成であれば、それぞれのインダクタＬのリプル電流に１２０度の位相差を生じさせることができる。この場合、それぞれのインダクタＬに流れるリプル電流は位相差に応じて互いに打ち消し合うため、出力キャパシタＣ１に流れるリプル電流を小さくさせることができる。さらに、出力キャパシタＣ１のリプル周波数は、一次側のインバータのスイッチング周波数の３倍になるため、出力キャパシタＣ１のリプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００５２】
例えば、一次側が４相インバータと２個のトランスの構成であれば、それぞれのインダクタＬのリプル電流に９０度の位相差を生じさせることができる。この場合、それぞれのインダクタＬに流れるリプル電流は位相差に応じて互いに打ち消し合うため、出力キャパシタＣ１に流れるリプル電流を小さくさせることができる。さらに、出力キャパシタＣ１のリプル周波数は、一次側のインバータのスイッチング周波数の４倍になるため、出力キャパシタＣ１のリプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００５３】
つまり、一次側がＮ相の多相インバータとそれに応じたトランスの構成であれば、それぞれのインダクタＬのリプル電流に３６０／Ｎ度の位相差を生じさせることができる。この場合、それぞれのインダクタＬに流れるリプル電流は位相差に応じて互いに打ち消し合うため、出力キャパシタＣ１に流れるリプル電流を小さくさせることができる。さらに、出力キャパシタＣ１のリプル周波数は、一次側のインバータのスイッチング周波数のＮ倍、すなわち、相数倍になるため、出力キャパシタＣ１のリプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００５４】
なお、一次側が単相インバータとトランスの構成及び一次側が多相インバータとそれに応じたトランスの構成の何れにおいても、出力キャパシタＣ２については出力キャパシタＣ１と同様の作用効果を奏することができる。よって、出力キャパシタＣ２に流れるリプル電流を小さくさせることができると共に、出力キャパシタＣ２のリプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００５５】
したがって、それぞれのインダクタＬに流れるリプル電流に位相差を生じさせることにより、各リプル電流を位相差に応じて互いに打ち消し合い、出力キャパシタＣに流れるリプル電流を小さくさせることができる。
【００５６】
さらに、出力キャパシタＣのリプル周波数を増加させることにより、容量性リアクタンスを小さくさせることができるため、静電容量の小さな回路素子が利用可能となり、出力フィルタを大型化する必要がない。
【００５７】
＜二次側分流による導通損低減＞
また、図１に示すように、一次側が単相インバータ構成である場合、二次側の大電流経路は２本に分流している。この場合の二次側の総導通損について図４を用いて説明する。図４は、一次側のインバータが単相の場合の二次側の総導通損を説明する図である。図４に示す２本の電流経路は、一方が第１インダクタＬ１に流れる電流経路であり、他方が第１インダクタＬ２に流れる電流経路である。図４に示すように、各電流経路に流れる電流は、出力電流の半分になる。
【００５８】
具体的には、出力電流値がＩの場合、二次側の半導体スイッチング素子Ｑのオン抵抗をＲとすると、大電流経路が１本と仮定したときの半導体スイッチング素子Ｑの導通損はＲＩ２となる。一方、図４に示すように、大電流経路が２本に分かれると、２本の電流経路の合計導通損は次の式（１）に示すようになる。
【００５９】
【数１】
2017028899.tif 000003
【００６０】
つまり、大電流経路を２本に分けることにより、導通損失が１／２になる。
【００６１】
さらに、二次側の分流数をｎ本にした場合について図５を用いて説明する。図５は、一次側のインバータが多相の場合の二次側の総導通損を説明する図である。図５に示すＮ本の電流経路は、複数のインダクタＬのそれぞれに流れる電流経路である。図５に示すように、各電流経路に流れる電流は、電流経路が１本の場合と比べ、１／ｎになる。
【００６２】
具体的には、出力電流値がＩの場合、二次側の半導体スイッチング素子Ｑのオン抵抗をＲとすると、大電流経路が１本と仮定したときの導通損はＲＩ２となる。一方、図５に示すように、大電流経路がｎ本に分かれると、ｎ本の電流経路の合計導通損は次の式（２）に示すようになる。
【００６３】
【数２】
2017028899.tif 000004
【００６４】
つまり、大電流経路をｎ本に分けることにより、導通損失が１／ｎになる。例えば、図２においては、二次側の半導体スイッチング素子Ｑ２１〜Ｑ２４の合計導通損失は、電流経路が一つと仮定したときの１／４になる。
【００６５】
これにより、複数のインダクタＬを並列に接続させ、それぞれのインダクタＬの電流経路を増加させることにより、二次側の半導体スイッチング素子Ｑの導通損失を低減させることができるため、消費電力を低減し、低損失の回路を実現することができる。
【００６６】
また、電流経路が増加すればするほど、各電流経路上にあるインダクタＬに流れる電流は小さくなる。つまり、電流経路を増加させるとインダクタＬの数は増加するが、各々のインダクタＬのサイズは、電流経路増加前と比較して小さくなる。
【００６７】
ところで、単相インバータとトランスの構成とし、二次側の分流経路を２本以上に増やし、二次側導通損を低減させることは、図１において、Ｑ５及びＤ５と、Ｑ６及びＤ６のそれぞれを並列に配置させることと等価であり、この場合、経路を増やすことによるリプル周波数増加は起きない。よって、二次側の分流経路は、図２に示すように、位相差をつけることのできる数にすることが望ましい。これにより、リプル周波数が増加することによる出力キャパシタＣの小型化と、導通損の低減との両方を実現することができる。
【００６８】
＜多相化による部品数の増加＞
また、一次側が単相インバータとトランスの構成である場合、二次側回路においては、複数のダイオードＤを共有して使用することができるため、共有した分の回路素子数を低減させることができる。
【００６９】
一方、一次側が多相インバータとそれに応じたトランスの構成である場合、二次側回路においては、複数のダイオードＤを共有して使用することができるため、共有した分の回路素子数を低減させることができるが、一次側及び二次側の両方において、部品点数は増加する。
【００７０】
しかし、上記で説明したように、それぞれの部品のサイズを小さくできるため、それらの部品を最適に配置することにより、大きな部品が少数ある場合と比べ、回路全体として小型化を実現できる。すなわち、部品点数は増加するものの個々の部品サイズは小型化できるため、回路全体の小型化を実現することができる。
【００７１】
＜作用効果＞
以上の説明から、トランスＴの二次側から第一、第二の出力電流への経路がそれぞれ複数存在することにより、二次側の半導体スイッチング素子ＱとダイオードＤの導通損失を低減させることができるため、消費電力を低減し、低損失の回路を実現することができる。
【００７２】
また、互いに並列に接続された複数のインダクタＬのそれぞれと、トランスＴの二次側とを順番に導通させることにより、それぞれのインダクタＬに流れるリプル電流に位相差を生じさせることができる。このことにより、それぞれのインダクタＬの電流リプルが相殺され、出力キャパシタＣに流れるリプル電流を小さくさせることができると共に、出力キャパシタＣに流れる電流リプルの周波数が増加するため、出力キャパシタＣのサイズを小さくさせることができる。
【００７３】
以上、換言すれば、互いに並列に接続された複数のインダクタＬのそれぞれと、トランスＴの二次側とを順番に導通させることにより、それぞれのインダクタＬに流れるリプル電流に位相差を生じさせ、出力キャパシタＣのリプル周波数を増加させることにより出力キャパシタＣを小型にできると共に、二次側の電流経路の増加により二次側の半導体スイッチング素子Ｑの導通損を低減させることができるため、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる。
【００７４】
以上、本実施形態に係る電源装置１は、直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスＴ１を介して磁気的に接続される電源装置１であって、一次側回路及び二次側回路を制御する制御部２１を備え、二次側回路は、トランスＴ１の二次側に接続され、倍電流整流を行い、第１の出力電圧Ｖ１を出力する第１の回路と、トランスＴ１の二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧Ｖ２を出力する第２の回路と、降圧チョッパ動作を制御する複数の半導体スイッチング素子Ｑと、一次側回路から供給される交流を整流する際、第１の回路及び第２の回路のそれぞれで共有して使用される複数のダイオードＤ７，Ｄ８とを備え、第１の回路は、並列に接続された複数の第１インダクタＬ１，Ｌ２を備え、制御部２１は、一次側回路のスイッチングを制御し、複数の第１インダクタＬ１，Ｌ２のそれぞれと、トランスＴ１の二次側とを順番に導通させる。
【００７５】
このような構成により、電源装置１は、一つのトランスＴにより複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる。
【００７６】
また、本実施形態に係る電源装置２は、直流を交流に変換する一次側回路と、交流を直流に変換する二次側回路とが、トランスＴ１１，Ｔ１２を介して磁気的に接続される電源装置２であって、一次側回路及び二次側回路を制御する制御部２１を備え、二次側回路は、トランスＴ１１，Ｔ１２の二次側に接続され、倍電流整流を行い、第１の出力電圧Ｖ１を出力する第１の回路と、トランスＴ１１，Ｔ１２の二次側に接続され、降圧チョッパ動作を行い、第２の出力電圧Ｖ２を出力する第２の回路と、降圧チョッパ動作を制御する複数の半導体スイッチング素子Ｑ２１〜Ｑ２４と、一次側回路から供給される交流を整流する際、第１の回路及び第２の回路のそれぞれで共有して使用される複数のダイオードＤ３１〜３４とを備え、第１の回路は、並列に接続された複数の第１インダクタＬ１１〜Ｌ１４を備え、制御部２１は、一次側回路のスイッチングを制御し、複数の第１インダクタＬ１１〜Ｌ１４のそれぞれと、トランスＴ１１，Ｔ１２の二次側とを順番に導通させる。
【００７７】
このような構成により、電源装置２は、複数の異なる電圧を同時出力しつつ、低損失及び小型化を実現することができる。
【００７８】
また、本実施形態に係る電源装置１において、第２の回路は、並列に接続された複数の第２インダクタＬ３，Ｌ４を備え、制御部２１は、一次側回路及び複数の半導体スイッチング素子Ｑのそれぞれのスイッチングを制御し、複数の第２インダクタＬ３，Ｌ４のそれぞれと、トランスＴの二次側とを順番に導通させる。
【００７９】
このような構成により、電源装置１は、それぞれのインダクタＬに流れるリプル電流に位相差を生じさせることにより、それらを足し合わせたときにリプルが互いに打ち消し合うことで出力キャパシタＣ２に流れるリプル電流を小さくさせることができると共に、リプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００８０】
また、本実施形態に係る電源装置２において、第２の回路は、並列に接続された複数の第２インダクタＬ１５〜Ｌ１８を備え、制御部２１は、一次側回路及び複数の半導体スイッチング素子Ｑ２１〜Ｑ２４のそれぞれのスイッチングを制御し、複数の第２インダクタＬ１５〜Ｌ１８のそれぞれと、トランスＴ１１，Ｔ１２の二次側とを順番に導通させる。
【００８１】
このような構成により、電源装置２は、それぞれのインダクタＬに流れるリプル電流に位相差を生じさせることにより、それらを足し合わせたときにリプルが互いに打ち消し合うことで出力キャパシタＣ２に流れるリプル電流を小さくさせることができると共に、リプル周波数の増加分に応じて容量性リアクタンスを小さくさせることができる。
【００８２】
また、本実施形態に係る電源装置１において、制御部２１は、一次側回路のスイッチング動作に応じて、複数の半導体スイッチング素子Ｑ５，Ｑ６を順番に駆動させる。
【００８３】
このような構成により、電源装置１は、二次側の半導体スイッチング素子Ｑの合計導通損失を低減させることができるため、消費電力を低減し、低損失の回路を実現することができる。
【００８４】
また、本実施形態に係る電源装置２において、制御部２１は、一次側回路のスイッチング動作に応じて、複数の半導体スイッチング素子Ｑ２１〜Ｑ２４を順番に駆動させる。
【００８５】
このような構成により、電源装置２は、二次側の半導体スイッチング素子Ｑの合計導通損失を低減させることができるため、消費電力を低減し、低損失の回路を実現することができる。
【００８６】
以上、実施形態に基づき本発明を説明したが、本発明は上記実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。
【００８７】
例えば、本実施形態において半導体スイッチング素子ＱをＭＯＳＦＥＴで構成させる一例を説明したが、これに限らず、半導体スイッチング素子ＱをＩＧＢＴで構成させてもよい。
【００８８】
加えて、本実施形態では一次側の半導体スイッチング素子Ｑと二次側の半導体スイッチング素子Ｑとにおいて、ＭＯＳＦＥＴで構成させる一例を説明したが、これに限らず、一次側の半導体スイッチング素子Ｑと、二次側の半導体スイッチング素子Ｑとは異なる構成にしてもよい。
【００８９】
また、本実施形態において説明した半導体スイッチング素子Ｑを構成するＭＯＳＦＥＴは、特に限定していないが、ワイドバンドギャップ半導体で構成されるものであってもよい。
【００９０】
また、本実施形態において説明した半導体スイッチング素子Ｑを構成するＭＯＳＦＥＴは、それぞれＮチャネルの場合について一例であるが、特に限定されるものではなく、それぞれＰチャネルの場合であってもよい。
【００９１】
また、本実施形態では出力キャパシタＣ１と出力キャパシタＣ２との２つを同時出力させる構成例について説明したが、これに限らず、３つ以上の出力キャパシタＣにより３つ以上を同時出力させる構成であってもよい。例えば、車載機器の電源としてではなく、３つ以上を同時出力させる構成が直流給配電システムに適用される場合、各機器の定格電圧に合わせた運用が可能である。具体的には、直流４８Ｖの通信機器のバッテリーバックアップ電源への直流給電、直流２４Ｖのサーバー電源への直流給電、及び直流１２Ｖで駆動するＩＣＴ機器への直流給電等が可能となる。また、例えば、空調機器、通信機器、及び照明機器を備えたデータセンター等への直流給電が可能となる。
【００９２】
また、本実施形態におけるダイオードＤ１〜Ｄ６、Ｄ１１〜１８、Ｄ２１〜２４は、それぞれに接続されたＭＯＳＦＥＴのボディダイオードを使ってもよく、それぞれに対応するＭＯＳＦＥＴに外付けされた回路構成としてもよい。
【００９３】
また、本実施形態におけるダイオードＤ７，Ｄ８，Ｄ３１〜Ｄ３４をそれぞれＭＯＳＦＥＴに置き換え、同期整流制御としてもよい。これにより、導通損をさらに減少させることができる。
【００９４】
また、インダクタＬをトランスリンク型のインダクタＬにすることにより、さらなる小型化を実現させてもよい。
【符号の説明】
【００９５】
１、２                                            ：電源装置
１１、３１                                        ：インバータ回路
１３、３３                                        ：倍電流整流回路
１５、３５                                        ：降圧チョッパ回路
２１                                              ：制御部
Ｌ                                                ：インダクタ
Ｌ１、Ｌ２、Ｌ１１〜Ｌ１４                        ：第１インダクタ
Ｌ３、Ｌ４、Ｌ１５〜Ｌ１８                        ：第２インダクタ
Ｑ、Ｑ１〜Ｑ６、Ｑ１１〜Ｑ１８、Ｑ２１〜Ｑ２４    ：半導体スイッチング素子
Ｄ、Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１８、Ｄ２１〜Ｄ２４、Ｄ３１〜Ｄ３４    ：ダイオード
Ｃｉｎ                                            ：キャパシタ
Ｃ、Ｃ１、Ｃ２                                    ：出力キャパシタ
Ｒ、Ｒ１、Ｒ２                                    ：抵抗
Ｖ                                                ：出力電圧
Ｖ１                                              ：第１の出力電圧
Ｖ２                                              ：第２の出力電圧
Ｔ、Ｔ１、Ｔ１１、Ｔ１２                          ：トランス
Ｖｉｎ                                            ：入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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