(57)【要約】      （修正有）【課題】信号線上の分岐点から各ＤＤＲ３メモリーモジュールまでの配線長が等長でない場合でも消費電力を抑制してデータ信号の反射を適切に抑制でき且つ容易に構成できる配線回路を提供する。【解決手段】制御回路４はデータ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にする。配線回路１１内のＤＩＭＭソケット３は制御回路４と第一ＤＤＲ３メモリーモジュール２との間でデータ信号を伝送する信号線上の分岐点ＤＰ１に接続される。分岐点と第一ＤＤＲ３メモリーモジュールとの間に設けられたダンピング抵抗Ｒ２の抵抗値は、分岐点からＤＩＭＭ３０上の第二ＤＤＲ３メモリーモジュールまでの第一配線長Ｌ３に対する分岐点から第一ＤＤＲ３メモリーモジュールまでの第二配線長の比率に予め対応付けられた調整率と、第一及び第二配線長が等長の場合のダンピング抵抗の抵抗値として予め定められた基準抵抗値との積に定める。【選択図】図２
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【特許請求の範囲】
【請求項１】
一ランク構成の第一ＤＤＲ３メモリーモジュールと、
一ランク構成の第二ＤＤＲ３メモリーモジュールを一以上搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、
前記第一ＤＤＲ３メモリーモジュール及び前記ＤＩＭＭに搭載された一以上の前記第二ＤＤＲ３メモリーモジュールに対してデータ信号を出力する制御回路と、
前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、
を備え、
前記制御回路は、前記第一ＤＤＲ３メモリーモジュール及び前記一以上の前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にし、
前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、
前記信号線には、前記分岐点と前記第一ＤＤＲ３メモリーモジュールとの間にダンピング抵抗が設けられ、
前記ダンピング抵抗の抵抗値は、前記分岐点から前記第二ＤＤＲ３メモリーモジュールまでの第一配線長に対する、前記分岐点から前記第一ＤＤＲ３メモリーモジュールまでの第二配線長の比率に予め対応付けられた調整率と、前記第一配線長と前記第二配線長とが等しい場合に前記データ信号の反射を適切に抑制可能な前記ダンピング抵抗の抵抗値として予め定められた基準抵抗値と、の積となるように定められている配線回路。
【請求項２】
前記調整率は、下記の数式（１）又は（２）を満たすように定められている請求項１に記載の配線回路。
Ｙ＝Ａ×（Ｘ−１）＋１  （０＜Ｘ＜１）    ・・・（１）
Ｙ＝Ｂ×（Ｘ−１）＋１  （Ｘ≧１）・・・（２）
（上記数式（１）、（２）において、Ａ、Ｂは、Ａ＞Ｂの関係を満たす正の定数を示し、Ｘは前記比率を示し、Ｙは前記調整率を示す。）
【請求項３】
前記Ａは、２．３５２９であり、
前記Ｂは、０．８４である請求項２に記載の配線回路。
【請求項４】
前記第一配線長は、４０．５５ｍｍであり、
前記基準抵抗値は、２２Ωである請求項１から３の何れか一項に記載の配線回路。
【請求項５】
請求項１から４の何れか一項に記載の配線回路が配置された制御基板を備える制御装置。
【請求項６】
請求項５に記載の制御装置と、
前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、
を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路、制御装置、及び画像処理装置に関し、特に、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の歪みを抑制する技術に関する。
【背景技術】
【０００２】
従来から、複合機等の画像処理装置では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路と、一ランク構成のＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュールと、一ランク構成のＤＤＲ３メモリーモジュールを一以上搭載したＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）が装着可能なＤＩＭＭソケットと、を配置した制御基板を備えた制御装置が用いられている。
【０００３】
当該制御基板には、制御回路と各ＤＤＲ３メモリーモジュールとの間で一ランク単位でデータ信号を入出力するため、制御回路と制御基板上のＤＤＲ３メモリーモジュールとを接続する一ランクのデータ信号を伝送可能な信号線と、当該信号線に設けられた分岐点とＤＩＭＭソケットとを接続する一ランクのデータ信号を伝送可能な信号線と、が配線されている。
【０００４】
このため、ＤＤＲ３メモリーモジュールの入力端でデータ信号が反射し、当該反射した反射信号が上記分岐点を介して他のＤＤＲ３メモリーモジュールに入力される虞がある。これにより、例えば図６における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。
【０００５】
また、図６の実線波形に示すように、反射信号が入力されない場合、クロック信号に同期した各タイミング（時刻ｔ１〜ｔ５）において、データ信号がそれぞれデータ「０」「１」「１」「１」「０」を示すことを識別することができる。しかし、反射信号が入力された場合、時刻ｔ１から時刻ｔ２までの破線波形に示すように、データ信号のスルーレートがＪＥＤＥＣ（ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）により規定のスルーレートよりも小さくなり、クロック信号に同期したタイミングよりも遅くデータ信号の信号レベルが変化する虞がある。その結果、例えば、時刻ｔ２、ｔ３、ｔ５に示すように、クロック信号に同期したタイミングでデータ信号が示すデータを正常通りに識別できなくなり、所謂ＡＣ仕様を満たさなくなる虞がある。
【０００６】
そこで、一般的には、上記分岐点から制御基板上のＤＤＲ３メモリーモジュールまでの配線長と、上記分岐点からＤＩＭＭソケットを介してＤＩＭＭ上のＤＤＲメモリーモジュールに至るまでの配線長と、が等長になるように上記信号線を配線する。これにより、各ＤＤＲ３メモリーモジュールの入力端で反射した信号を上記分岐点において相殺させ、反射信号が他のＤＤＲ３メモリーモジュールに入力されることを抑制する。
【０００７】
更には、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）機能を有効にするよう制御基板を構成することがある。これにより、データ信号の出力時に各ＤＤＲ３メモリーモジュールの入力端で反射した信号を各モジュール内でＯＤＴ機能によって終端させ、反射信号が他のＤＤＲ３メモリーモジュールへ伝送されないようにすることがある。
【０００８】
また、下記特許文献１等に記載のように、制御回路とＤＤＲ３メモリーモジュールとの間にダンピング抵抗を設けるよう制御基板を設計することがある。そして、シミュレーションを繰り返し行って、制御回路、信号線及び各ＤＤＲ３メモリーモジュールのインピーダンスが整合するように、ダンピング抵抗の抵抗値や各部の配置及び信号線の配線方法を決定することがある。これにより、制御回路、信号線及び各ＤＤＲ３メモリーモジュールのインピーダンスを整合させ、各ＤＤＲ３メモリーモジュールの入力端でデータ信号が反射することを抑制することがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−９２０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、近年、制御基板は小型化される傾向にあり、信号線を配線するためのスペースが小さくなってきている。このため、上述のように、上記分岐点から各ＤＤＲメモリーモジュールまでの配線長を等長にすることは困難になってきている。
【００１１】
また、上述のように、データ信号の出力時に全てのＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にするよう制御基板を構成した場合、各ＤＤＲ３メモリーモジュールは、反射信号を終端させることで反射信号のエネルギーを消費する。このため、各ＤＤＲ３メモリーモジュールの消費電力が大きくなり、当該消費電力を省エネの基準として規定された上限値より小さくするのが困難になる虞があった。
【００１２】
また、上記特許文献１等に記載のように、シミュレーションを繰り返し行うことによって、ダンピング抵抗の抵抗値や各部の配置及び信号線の配線方法を決定する場合、制御基板を構成する度に、当該シミュレーションを繰り返し行うのに手間がかかるという問題があった。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、データ信号用の信号線に設けられた分岐点から各ＤＤＲ３メモリーモジュールまでの配線長を等長にできない場合であっても、各ＤＤＲ３メモリーモジュールの消費電力を抑制してデータ信号の反射を適切に抑制することができ、且つ、容易に構成することができる配線回路、制御基板、及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による配線回路は、一ランク構成の第一ＤＤＲ３メモリーモジュールと、一ランク構成の第二ＤＤＲ３メモリーモジュールを一以上搭載したＤＩＭＭが装着可能なＤＩＭＭソケットと、前記第一ＤＤＲ３メモリーモジュール及び前記ＤＩＭＭに搭載された一以上の前記第二ＤＤＲ３メモリーモジュールに対してデータ信号を出力する制御回路と、前記制御回路と前記第一ＤＤＲ３メモリーモジュールとの間で前記データ信号を伝送する信号線と、を備え、前記制御回路は、前記第一ＤＤＲ３メモリーモジュール及び前記一以上の前記第二ＤＤＲ３メモリーモジュールのうち、前記データ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にし、前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、前記信号線には、前記分岐点と前記第一ＤＤＲ３メモリーモジュールとの間にダンピング抵抗が設けられ、前記ダンピング抵抗の抵抗値は、前記分岐点から前記第二ＤＤＲ３メモリーモジュールまでの第一配線長に対する、前記分岐点から前記第一ＤＤＲ３メモリーモジュールまでの第二配線長の比率に予め対応付けられた調整率と、前記第一配線長と前記第二配線長とが等しい場合に前記データ信号の反射を適切に抑制可能な前記ダンピング抵抗の抵抗値として予め定められた基準抵抗値と、の積となるように定められている。
【００１５】
本構成の配線回路では、制御回路は、データ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能のみを有効にする。このため、全てのＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にする配線回路に比して、各ＤＤＲ３メモリーモジュール内でデータ信号の反射信号を終端させる機会を軽減することができる。これにより、各ＤＤＲ３メモリーモジュール内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュールの消費電力が大きくなる虞を軽減することができる。
【００１６】
また、本構成の配線回路が備えるダンピング抵抗の抵抗値は、第一配線長に対する第二配線長の比率に予め対応付けられた調整率と、第一配線長と第二配線長とが等しい場合にデータ信号の反射を適切に抑制可能なダンピング抵抗の抵抗値として予め定められた基準抵抗値と、の積となるように定められている。
【００１７】
このため、第一配線長と第二配線長とを等長にできない場合であっても、第一配線長に対する第二配線長の比率に適切な調整率を実験値等に基づき予め定めておくことにより、データ信号の反射を適切に抑制可能なダンピング抵抗の抵抗値を容易に決定することができる。これにより、シミュレーションを繰り返し行う等して、ダンピング抵抗の抵抗値や第二配線長を繰り返し調整する手間をかけることなく、本構成の配線回路を容易に構成することができる。
【００１８】
つまり、本構成の配線回路は、上記分岐点から各ＤＤＲ３メモリーモジュールまでの配線長を等長にできない場合であっても、各ＤＤＲ３メモリーモジュールの消費電力を抑制してデータ信号の反射を適切に抑制することができ、且つ、容易に構成することができる。
【００１９】
また、前記調整率は、下記の数式（１）又は（２）を満たすように定められていることが好ましい。
Ｙ＝Ａ×（Ｘ−１）＋１  （０＜Ｘ＜１）    ・・・（１）
Ｙ＝Ｂ×（Ｘ−１）＋１  （Ｘ≧１）・・・（２）
（上記数式（１）、（２）において、Ａ、Ｂは、Ａ＞Ｂの関係を満たす正の定数を示し、Ｘは前記比率を示し、Ｙは前記調整率を示す。）
【００２０】
第二ＤＤＲ３メモリーモジュールで反射し、第一ＤＤＲ３メモリーモジュールに入力される反射信号は、第二ＤＤＲ３メモリーモジュールから分岐点を介して第一ＤＤＲ３メモリーモジュールに至るまでの配線長が長い程、大きく減衰する。このため、第二配線長が第一配線長よりも長い場合に、ダンピング抵抗の抵抗値を変化させることによってデータ信号の反射を抑制する強さを調整する度合いは、第二配線長が第一配線長よりも短い場合に比して小さくできると考えられる。
【００２１】
本構成によれば、数式（２）に示すように、第二配線長が第一配線長よりも長い場合（Ｘ≧１）の調整率を変化させる度合いを示す定数Ｂが、数式（１）に示すように、第二配線長が第一配線長よりも短い場合（０＜Ｘ＜１）の調整率を変化させる度合いを示す定数Ａよりも小さくなるように、調整率が定められている。
【００２２】
このため、第二配線長が第一配線長よりも長い場合に、定数Ｂが示す度合いで調整率を変化させることによって、第二配線長が第一配線長よりも短い場合に比してダンピング抵抗の抵抗値を小さく変化させることができる。これにより、上述のように、第二配線長が第一配線長よりも長い場合に、データ信号の反射を抑制する強さを調整する度合いを、第二配線長が第一配線長よりも短い場合に比して小さくすることができる。
【００２３】
また、前記Ａは、２．３５２９であり、前記Ｂは、０．８４であることが好ましい。
【００２４】
発明者は、実験結果から、数式（１）における定数Ａを２．３５２９とし、数式（２）における定数Ｂを０．８４とし、調整率を当該数式（１）又は当該数式（２）を満たすように定めたときに、各ＤＤＲ３メモリーモジュールに入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすように、反射信号を適切に抑制できることを知見した。本構成によれば、調整率が定数Ａを２．３５２９とした数式（１）又は定数Ｂを０．８４とした数式（２）を満たすように定められているので、当該知見の通り、各ＤＤＲ３メモリーモジュールに入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすように反射信号を適切に抑制することができる。
【００２５】
また、前記第一配線長は、４０．５５ｍｍであり、前記基準抵抗値は、２２Ωであることが好ましい。
【００２６】
第一配線長は、ＪＥＤＥＣにより、４０．５５ｍｍに規定されている。また、第一配線長が第二配線長と等長の４０．５５ｍｍである場合にデータ信号の反射を適切に抑制可能なダンピング抵抗の抵抗値は、ＪＥＤＥＣにより、２２Ωに規定されている。つまり、本構成によれば、第二配線長がＪＥＤＥＣで規定されている第一配線長と等長でない場合であっても、ダンピング抵抗の抵抗値を、ＪＥＤＥＣで規定された第一配線長及び基準抵抗値とに基づいて適切に調整することができる。
【００２７】
また、本発明による制御装置は、前記配線回路が配置された制御基板を備える。
【００２８】
本構成によれば、制御装置は、前記配線回路が配置された制御基板を備えているので、各ＤＤＲ３メモリーモジュールにおけるデータ信号の反射を適切に抑制することができる。これにより、各ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の歪みが抑制されるので、当該波形の歪みが抑制されたデータ信号が示す適切なデータを各ＤＤＲ３メモリーモジュールに記憶させることができる。
【００２９】
また、本発明による画像処理装置は、前記制御装置と、前記制御回路に出力させる画像を表す前記データ信号を前記制御回路へ出力する画像処理部と、を備える。
【００３０】
本構成によれば、制御装置が各ＤＤＲ３メモリーモジュールにおけるデータ信号の反射を適切に抑制することにより、各ＤＤＲ３メモリーモジュールに入力される画像を表すデータ信号の波形の歪みが抑制される。このため、当該波形の歪みが抑制されたデータ信号が示す適切な画像データを、各ＤＤＲ３メモリーモジュールに記憶させることができる。
【発明の効果】
【００３１】
この発明によれば、データ信号用の信号線に設けられた分岐点から各ＤＤＲ３メモリーモジュールまでの配線長を等長にできない場合であっても、各ＤＤＲ３メモリーモジュールの消費電力を抑制してデータ信号の反射を適切に抑制することができ、且つ、容易に構成することができる配線回路、制御基板、及び画像処理装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】複合機の電気的構成を示すブロック図である。
【図２】制御部の概略構成図である。
【図３】実験結果から導出した第一配線長に対する第二配線長の比率とダンピング抵抗の抵抗値と調整率との対応関係の一例を示す表である。
【図４】（Ａ）は図３に示す調整率でダンピング抵抗の抵抗値を調整した場合のＤＩＭＭ上のＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の一例を示す図であり、（Ｂ）は図３に示す調整率でダンピング抵抗の抵抗値を調整した場合の制御基板上のＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の一例を示す図である。
【図５】図３に示す第一配線長に対する第二配線長の比率と調整率との対応関係の一例を示すグラフである。
【図６】反射信号が入力されなかった場合及び入力された場合のそれぞれにおいて、ＤＤＲ３メモリーモジュールに入力されるデータ信号の波形の一例を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る配線回路、制御装置及び画像処理装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、本発明に係る画像処理装置の一実施形態として複合機を例に説明する。しかし、これに限らず、本発明に係る画像処理装置は、例えば、ファクシミリ装置、コピー機、プリンター、スキャナー等であってもよい。
【００３４】
図１に示すように、複合機１は、画像読取部２００（画像処理部）と画像形成部３００と操作部４００と記憶部５００と通信部６００と制御部１００（制御装置）とを備えている。
【００３５】
画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００によって出力された画像データが入力されると、当該画像データを後述の三個のＤＤＲ３メモリーモジュール２、３１ａ、３１ｂのうちの何れかに一時的に記憶させる。
【００３６】
画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。例えば、制御部１００は、後述の三個のＤＤＲ３メモリーモジュール２、３１ａ、３１ｂのうちの何れかに画像読取部２００により生成された画像データを読み出させ、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００３７】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキー等の各種キーを備えている。
【００３８】
記憶部５００は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の記憶装置である。通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等を介して通信を行うための通信インターフェイス回路である。
【００３９】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データを示すデータ信号や各部の動作を制御するための制御信号を各部に対して入出力することにより、各部の動作を制御する。
【００４０】
具体的には、図２に示すように、制御部１００は、配線回路１１が配置された制御基板１０を備えている。配線回路１１には、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲ３（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３）メモリーモジュール２（第一ＤＤＲ３メモリーモジュール）、信号線Ｌ１、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）ソケット３、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等のＯＤ制御回路４、及びこれらの周辺回路（不図示）等が含まれる。
【００４１】
ＤＤＲ３メモリーモジュール２は、不図示の一以上のＤＤＲ３メモリーチップを備え、当該一以上のＤＤＲ３メモリーチップに同時にデータを読み書き可能な一ランク構成のＤＤＲ３メモリーモジュールである。
【００４２】
信号線Ｌ１は、制御回路４とＤＤＲ３メモリーモジュール２との間、及び、制御回路４と後述のＤＩＭＭ３に搭載された二個のＤＤＲ３メモリーモジュール３１ａ、３１ｂとの間で、一ランクのデータ信号を伝送するために設けられている。
【００４３】
信号線Ｌ１の一端は、制御回路４に接続されている。また、信号線Ｌ１は、分岐点ＤＰ１で二方向に分岐し、二つの他端がそれぞれＤＤＲ３メモリーモジュール２とＤＩＭＭソケット３とに接続されている。また、信号線Ｌ１には、ＤＤＲ３メモリーモジュール２と分岐点ＤＰ１との間にダンピング抵抗Ｒ２が設けられている。ダンピング抵抗Ｒ２の抵抗値については後述する。
【００４４】
尚、配線回路１１には、制御回路４からＤＤＲ３メモリーモジュール２及びＤＩＭＭソケット３が備える後述の制御信号用端子へクロック信号やコマンド信号等の制御信号を伝送するための不図示の信号線も配線されている。
【００４５】
ＤＩＭＭソケット３は、ＤＤＲ３メモリーモジュール２と同様の一ランク構成のＤＤＲ３メモリーモジュール３１ａ、３１ｂ（第二ＤＤＲ３メモリーモジュール）を二個搭載したＤＩＭＭ３０が装着可能な公知の構成を有している。
【００４６】
ＤＩＭＭソケット３は、一ランクのデータ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は信号線Ｌ１に接続されている。また、ＤＩＭＭソケット３は、制御回路４が出力した制御信号を入力するための不図示の制御信号用端子を備えている。当該制御信号用端子は、上記不図示の制御信号用の信号線に接続されている。
【００４７】
ＤＩＭＭ３０には、ＤＩＭＭソケット３の上記データ信号用端子に入力された一ランクのデータ信号を各ＤＤＲ３メモリーモジュール３１ａ、３１ｂへ伝送するため、また、各ＤＤＲ３メモリーモジュール３１ａ、３１ｂから読み出した一ランクのデータ信号をＤＩＭＭソケット３の上記データ信号用端子に出力するために信号線Ｌ３が設けられている。
【００４８】
信号線Ｌ３の一端は、ＤＩＭＭソケット３の上記データ信号用端子に接続されている。また、信号線Ｌ３は、分岐点ＤＰ３で二方向に分岐し、二つの他端がそれぞれＤＤＲ３メモリーモジュール３１ａとＤＤＲ３メモリーモジュール３１ｂとに接続されている。
【００４９】
分岐点ＤＰ３から各ＤＤＲ３メモリーモジュール３１ａ（３１ｂ）までの配線長は、ＤＩＭＭソケット３の上記データ信号用端子に接続された上記一端から分岐点ＤＰ３までの配線長に比して顕著に短くなっている。また、ＪＥＤＥＣ（ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）によって、分岐点ＤＰ３からＤＤＲ３メモリーモジュール３１ａまでの配線長と分岐点ＤＰ３からＤＤＲ３メモリーモジュール３１ｂまでの配線長とを等長にすることが規定されている。
【００５０】
また、信号線Ｌ３には、ＤＩＭＭソケット３の上記データ信号用端子と分岐点ＤＰ３との間にダンピング抵抗Ｒ３が設けられている。ダンピング抵抗Ｒ３の抵抗値は、ＪＥＤＥＣにより、１５Ωに規定されている。
【００５１】
尚、ＤＩＭＭ３０には、ＤＩＭＭソケット３の上記制御信号用端子に入力された制御信号を各ＤＤＲ３メモリーモジュール３１ａ、３１ｂへ伝送するための不図示の制御信号用の信号線も配線されている。
【００５２】
また、分岐点ＤＰ１からＤＩＭＭソケット３及び分岐点ＤＰ３を介してＤＤＲ３メモリーモジュール３１ａ又はＤＤＲ３メモリーモジュール３１ｂに至るまでの配線長（以下、第一配線長と記載する）は、ＪＥＤＥＣにより、４０．５５ｍｍに規定されている。
【００５３】
制御回路４は、ＤＤＲ３メモリーモジュール２及びＤＩＭＭ３０に搭載された各ＤＤＲ３メモリーモジュール３１ａ、３１ｂとの間で、一ランクのデータ信号を入出力するための不図示のデータ信号用端子を備えている。当該データ信号用端子は、信号線Ｌ１の一端に接続されている。また、制御回路４は、ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂへ制御信号を出力するための不図示の制御信号用端子を備えている。当該制御用端子は、配線回路１１に設けられた上述の不図示の制御信号用の信号線の一端に接続されている。
【００５４】
制御回路４は、所謂ＤＤＲ２メモリーコントローラーと同様の機能を有し、ＤＤＲ３メモリーモジュール２及びＤＩＭＭ３０に搭載された各ＤＤＲ３メモリーモジュール３１ａ、３１ｂのうち、データ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）機能を有効にする。ＯＤＴ機能とは、ＤＤＲ３メモリーモジュールに内蔵された終端抵抗によって、ＤＤＲ３メモリーモジュールの入力端で反射した信号を終端させる機能である。
【００５５】
以下、ダンピング抵抗Ｒ２の抵抗値について詳述する。分岐点ＤＰ１からＤＤＲ３メモリーモジュール２までの配線長（以下、第二配線長と記載する）が第一配線長（４０．５５ｍｍ）と等長である場合のダンピング抵抗Ｒ２の抵抗値（以下、基準抵抗値と記載する）は、ＪＥＤＥＣによって「２２Ω」に規定されている。
【００５６】
各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂの入力端においてデータ信号が反射した場合、当該反射した反射信号は、分岐点ＤＰ１を介して他のＤＤＲ３メモリーモジュールに入力される虞がある。
【００５７】
これにより、例えば図６における時刻ｔ３付近の破線波形に示すように、当該入力されるデータ信号のリングバックが大きくなり、データ信号の信号レベルが、データ信号が「１」又は「０」の何れのデータを示すのかを識別するために設けられた所定の閾値範囲（閾値ｔｈ２から閾値ｔｈ１までの範囲、閾値ｔｈ４から閾値ｔｈ３までの範囲）内に収まらなくなることがある。その結果、データ信号が「１」又は「０」の何れのデータを示すのかを識別できなくなり、所謂ＤＣ仕様を満たさなくなる虞がある。
【００５８】
また、図６の実線波形に示すように、反射信号が入力されない場合、クロック信号に同期した各タイミング（時刻ｔ１〜ｔ５）において、データ信号がそれぞれデータ「０」「１」「１」「１」「０」を示すことを識別することができる。しかし、反射信号が入力された場合、時刻ｔ１から時刻ｔ２までの破線波形に示すように、データ信号のスルーレートがＪＥＤＥＣにより規定のスルーレートよりも小さくなり、クロック信号に同期したタイミングよりも遅くデータ信号の信号レベルが変化する虞がある。その結果、例えば、時刻ｔ２、ｔ３、ｔ５に示すように、クロック信号に同期したタイミングでデータ信号が示すデータを正常通りに識別できなくなり、所謂ＡＣ仕様を満たさなくなる虞がある。
【００５９】
そこで、一般的には、第二配線長と第一配線長とが等長になるように信号線Ｌ１を配線する。これにより、ＤＤＲ３メモリーモジュール２の入力端で反射した信号とＤＤＲ３メモリーモジュール３１ａ、３１ｂの入力端で反射した信号とを分岐点ＤＰ１において相殺させ、各反射信号が他のＤＤＲ３メモリーモジュールに入力されることを抑制する。
【００６０】
更に、第二配線長と第一配線長とが等長の場合に、分岐点ＤＰ１から各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂまでの各部のインピーダンスを整合させると、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂの入力端においてデータ信号が反射することを抑制することができる。これにより、分岐点ＤＰ１において反射信号を相殺させる機会を軽減し、より適切に反射信号が他のＤＤＲ３メモリーモジュールに入力されることを抑制することができる。
【００６１】
そこで、第二配線長と第一配線長とが等長の場合に、分岐点ＤＰ１から各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂまでの各部のインピーダンスを整合させることのできるダンピング抵抗Ｒ２の抵抗値が、ＪＥＤＥＣによって「２２Ω」に規定されている。つまり、基準抵抗値「２２Ω」は、第二配線長と第一配線長とが等長の場合に、データ信号の反射を適切に抑制可能なダンピング抵抗Ｒ２の抵抗値として規定されている。
【００６２】
しかし、近年、制御基板１０は小型化される傾向にあり、信号線Ｌ１を配線するためのスペースが小さくなってきている。このため、第一配線長と第二配線長とを等長にすることは困難になってきている。
【００６３】
このように、第一配線長と第二配線長とを等長にできない場合を考慮して、配線回路１１におけるダンピング抵抗Ｒ２の抵抗値は、第一配線長に対する第二配線長の比率（以下、配線比率と記載する）に予め対応付けられた調整率と、上記基準抵抗値と、の積となるように定められている。
【００６４】
調整率は、下記の数式（１）又は（２）を満たすように予め定められている。
Ｙ＝Ａ×（Ｘ−１）＋１  （０＜Ｘ＜１）    ・・・（１）
Ｙ＝Ｂ×（Ｘ−１）＋１  （Ｘ≧１）        ・・・（２）
【００６５】
数式（１）、（２）において、Ｘは配線比率を示し、Ｙは調整率を示す。また、数式（１）、（２）において、Ａ、Ｂは、Ａ＞Ｂの関係を満たす正の定数を示している。
【００６６】
本実施形態では、発明者が行った実験結果に基づいて、数式（１）に示す定数Ａは、「２．３５２９」に定められ、数式（２）に示す定数Ｂは、「０．８４」に定められている。つまり、本実施形態では、調整率は、下記の数式（３）又は（４）を満たすように予め定められている。
Ｙ＝２．３５２９×Ｘ−１．３５２９（＝２．３５２９×（Ｘ−１）＋１）（０＜Ｘ＜１）・・・（３）
Ｙ＝０．８４×Ｘ＋０．１６（＝０．８４×（Ｘ−１）＋１）（Ｘ≧１）・・・（４）
【００６７】
例えば、第二配線長が３０．５５ｍｍであり、配線比率が０．７５３４（＝３０．５５／４０．５５）の配線回路１１を構成するとする。この場合の調整率は、配線比率が１未満であるので、数式（３）を満たすよう、「０．４１９７７４８６（＝２．３５２９×０．７５３４−１．３５２９）」と定められている。したがって、当該配線回路１１において、ダンピング抵抗Ｒ２の抵抗値は、基準抵抗値「２２Ω」と調整率「０．４１９７７４８６」との積である「９．２３５０４６９２Ω」に定めればよい。尚、市販の抵抗素子を用いてダンピング抵抗Ｒ２を構成する場合には、当該抵抗値「９．２３５０４６９２Ω」に近い抵抗値「１０Ω」の抵抗素子により、ダンピング抵抗Ｒ２を構成してもよい。
【００６８】
また、第二配線長が３５．５５ｍｍであり、配線比率が０．８７６７（＝３５．５５／４０．５５）の配線回路１１を構成するとする。この場合の調整率は、配線比率が１未満であるので、数式（３）を満たすよう、「０．７０９８８７４３（＝２．３５２９×０．８７６７−１．３５２９）」と定められている。したがって、当該配線回路１１において、ダンピング抵抗Ｒ２の抵抗値は、基準抵抗値「２２Ω」と調整率「０．７０９８８７４３」との積である「１５．６１７５２３４６Ω」に定めればよい。尚、市販の抵抗素子を用いてダンピング抵抗Ｒ２を構成する場合には、当該抵抗値「１５．６１７５２３４６Ω」に近い抵抗値「１５Ω」の抵抗素子により、ダンピング抵抗Ｒ２を構成してもよい。
【００６９】
一方、第二配線長が４５．５５ｍｍであり、配線比率が１．１２３３（＝４５．５５／４０．５５）の配線回路１１を構成するとする。この場合の調整率は、配線比率が１以上であるので、数式（４）を満たすよう、「１．１０３５７２（＝０．８４×１．１２３３＋０．１６）」と定められている。したがって、当該配線回路１１において、ダンピング抵抗Ｒ２の抵抗値は、基準抵抗値「２２Ω」と調整率「１．１０３５７２」との積である「２４．２７８５８４Ω」に定めればよい。尚、市販の抵抗素子を用いてダンピング抵抗Ｒ２を構成する場合には、当該抵抗値「２４．２７８５８４Ω」に近い抵抗値「２４Ω」の抵抗素子により、ダンピング抵抗Ｒ２を構成してもよい。
【００７０】
また、第二配線長が５０．５５ｍｍであり、配線比率が１．２４６６（＝５０．５５／４０．５５）の配線回路１１を構成するとする。この場合の調整率は、配線比率が１以上であるので、数式（４）を満たすよう、「１．２０７１４４（＝０．８４×１．２４６６＋０．１６）」と定められている。したがって、当該配線回路１１において、ダンピング抵抗Ｒ２の抵抗値は、基準抵抗値「２２Ω」と調整率「１．２０７１４４」との積である「２６．５５７１６８Ω」に定めればよい。尚、市販の抵抗素子を用いてダンピング抵抗Ｒ２を構成する場合には、当該抵抗値「２６．５５７１６８Ω」に近い抵抗値「２７Ω」の抵抗素子により、ダンピング抵抗Ｒ２を構成してもよい。
【００７１】
以下、数式（３）（４）を導出した経緯について説明する。発明者は、第二配線長が第一配線長と等長ではない４ケースの配線回路１１を構成した。そして、各配線回路１１において、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすように、データ信号の反射を抑制することができるダンピング抵抗Ｒ２の抵抗値を実験により導出した。
【００７２】
具体的には、図３に示すように、第二配線長が第一配線長（４０．５５ｍｍ）よりも短い３０．５５ｍｍであり、配線比率が７５．３４％（＝０．７５３４＝３０．５５／４０．５５）の配線回路１１を構成した。以下、当該配線回路１１をケースＣ１の配線回路１１と記載する。同様にして、第二配線長が第一配線長（４０．５５ｍｍ）よりも短い３５．５５ｍｍであり、配線比率が８７．６７％の配線回路１１を構成した。以下、当該配線回路１１をケースＣ２の配線回路１１と記載する。
【００７３】
また、第二配線長が第一配線長（４０．５５ｍｍ）よりも長い４５．５５ｍｍであり、配線比率が１１２．３３％（＝１．１２３３＝４５．５５／４０．５５）の配線回路１１を構成した。以下、当該配線回路１１をケースＣ３の配線回路１１と記載する。同様にして、第二配線長が第一配線長（４０．５５ｍｍ）よりも長い５０．５５ｍｍであり、配線比率が１２４．６６％の配線回路１１を構成した。以下、当該配線回路１１をケースＣ４の配線回路１１と記載する。
【００７４】
そして、ケースＣ１〜Ｃ４の各配線回路１１において、一ランクのデータ信号の出力先をＤＤＲ３メモリーモジュール３１ａ（３１ｂ）とし、ＤＤＲ３メモリーモジュール２のＯＤＴ機能を有効にした場合に、ＤＤＲ３メモリーモジュール３１ａ（３１ｂ）に入力されるデータ信号の波形（以下、第一波形と記載する）を測定する実験を、ダンピング抵抗Ｒ２の抵抗値を異ならせて繰り返し行った。尚、当該実験では、ダンピング抵抗Ｒ２を市販の抵抗素子を用いて構成した。
【００７５】
また、ケースＣ１〜Ｃ４の各配線回路１１において、一ランクのデータ信号の出力先をＤＤＲ３メモリーモジュール２とし、ＤＩＭＭ３０上のＤＤＲ３メモリーモジュール３１ａ（３１ｂ）のＯＤＴ機能を有効にした場合に、ＤＤＲ３メモリーモジュール２に入力されるデータ信号の波形（以下、第二波形と記載する）を測定する実験を、ダンピング抵抗Ｒ２の抵抗値を異ならせて繰り返し行った。尚、当該実験では、ダンピング抵抗Ｒ２を市販の抵抗素子を用いて構成した。
【００７６】
そして、上記実験結果に基づいて、ケースＣ１〜Ｃ４の各配線回路１１において、各ＤＤＲ３メモリーモジュール２、３１ａ（３１ｂ）に入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすときのダンピング抵抗Ｒ２の抵抗値を導出した。
【００７７】
例えば、ケースＣ１の配線回路１１において、ダンピング抵抗Ｒ２の抵抗値を「１０Ω」とした場合の第一波形は、図４（Ａ）に示す波形Ｗ１１となり、第二波形は、図４（Ｂ）に示す波形Ｗ２１となった。
【００７８】
図４（Ａ）及び図４（Ｂ）において、符号ＴＨ１、ＴＨ２は、データ信号が示すデータが「１」であると識別するために設けられた閾値を示し、符号ＴＬ１、ＴＬ２は、データ信号が示すデータが「０」であると識別するために設けられた閾値を示す。つまり、各ＤＤＲ３メモリーモジュール２、３１ａ（３１ｂ）は、データ信号の信号レベルが閾値ＴＨ２から閾値ＴＨ１までの範囲内であれば、データ信号が示すデータが「１」であると識別して、データ「１」を記憶する。また、各ＤＤＲ３メモリーモジュール２、３１ａ（３１ｂ）は、データ信号の信号レベルが、閾値ＴＬ２から閾値ＴＬ１までの範囲内であれば、データ信号が示すデータが「０」であると識別して、データ「０」を記憶する。
【００７９】
ケースＣ１の配線回路１１においてダンピング抵抗Ｒ２の抵抗値を「１０Ω」とした場合、図４（Ａ）及び図４（Ｂ）の実線楕円部内の波形Ｗ１１、Ｗ２１が示すように、反射信号が入力された影響で多少リングバックが発生しているが、データ信号の信号レベルは閾値ＴＬ２から閾値ＴＬ１までの範囲内に収まった。また、図４（Ａ）及び図４（Ｂ）の破線楕円部内の波形Ｗ１１、Ｗ２１が示すように、反射信号が入力された影響で多少リングバックが発生しているが、データ信号の信号レベルは、閾値ＴＨ２から閾値ＴＨ１までの範囲内に収まった。
【００８０】
この結果から、ケースＣ１の配線回路１１においてダンピング抵抗Ｒ２の抵抗値を「１０Ω」とした場合、データ信号が示すデータが「０」又は「１」であるかを適切に識別可能であり、ＤＣ仕様を満たすことがわかった。また、スルーレートが、ＪＥＤＥＣによって規定されているスルーレート「１Ｖ／ｎｓｅｃ」よりも明らかに大きく、ＡＣ仕様を満すこともわかった。
【００８１】
そこで、発明者は、ケースＣ１の配線回路１１において、各ＤＤＲ３メモリーモジュール２、３１ａ（３１ｂ）に入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすときのダンピング抵抗Ｒ２の抵抗値として「１０Ω」を導出した。
【００８２】
同様にして、図３に示すように、ケースＣ２、Ｃ３、Ｃ４の各配線回路１１において、各ＤＤＲ３メモリーモジュール２、３１ａ（３１ｂ）に入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすときのダンピング抵抗Ｒ２の抵抗値として、それぞれ、「１５Ω」、「２４Ω」、「２７Ω」を導出した。
【００８３】
尚、図４（Ａ）に示す波形Ｗ１２、Ｗ１３、Ｗ１４は、ケースＣ２、Ｃ３、Ｃ４の各配線回路１１において、ダンピング抵抗Ｒ２の抵抗値をそれぞれ「１５Ω」、「２４Ω」、「２７Ω」とした場合の第一波形を示している。図４（Ｂ）に示す波形Ｗ２２、Ｗ２３、Ｗ２４は、ケースＣ２、Ｃ３、Ｃ４の各配線回路１１において、ダンピング抵抗Ｒ２の抵抗値をそれぞれ「１５Ω」、「２４Ω」、「２７Ω」とした場合の第二波形を示している。
【００８４】
そして、発明者は、基準抵抗値「２２Ω」に対する上記の導出した各抵抗値の比率を、各ケースの配線回路１１におけるダンピング抵抗Ｒ２の抵抗値の調整率として算出した。以下、ケースＣ１（Ｃ２、Ｃ３、Ｃ４）の配線回路１１におけるダンピング抵抗Ｒ２の抵抗値の調整率を、ケースＣ１（Ｃ２、Ｃ３、Ｃ４）の調整率と記載する。また、上述のように、ケースＣ１（Ｃ２、Ｃ３、Ｃ４）の配線回路１１を用いて導出したダンピング抵抗Ｒ２の抵抗値を、ケースＣ１（Ｃ２、Ｃ３、Ｃ４）の導出抵抗値と記載する。
【００８５】
具体的には、図３に示すように、基準抵抗値「２２Ω」に対するケースＣ１の導出抵抗値「１０Ω」の比率「４５．４５％（＝０．４５４５＝１０／２２）」を、ケースＣ１の調整率として算出した。同様にして、基準抵抗値「２２Ω」に対するケースＣ２の導出抵抗値「１５Ω」の比率「６８．１８％」をケースＣ２の調整率として算出した。基準抵抗値「２２Ω」に対するケースＣ３の導出抵抗値「２４Ω」の比率「１０９．０９％」をケースＣ３の調整率として算出した。基準抵抗値「２２Ω」に対するケースＣ４の導出抵抗値「２７Ω」の比率「１２２．７２％」をケースＣ４の調整率として算出した。
【００８６】
また、第一配線長と第二配線長とが等長であり、配線比率が「１００％」の配線回路１１をケースＣ０の配線回路１１とした。ケースＣ０の配線回路１１に搭載するダンピング抵抗Ｒ２の抵抗値は、上述のように、ＪＥＤＥＣによって基準抵抗値「２２Ω」に規定されている。そこで、基準抵抗値「２２Ω」に対するケースＣ０の配線回路１１のダンピング抵抗Ｒ２の抵抗値「２２Ω」の比率「１００％」をケースＣ０の調整率として算出した。
【００８７】
そして、発明者は、図５に示すように、横軸（Ｘ軸）を配線比率とし、縦軸（Ｙ軸）を調整率とする二次元座標に、上記ケースＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４の調整率をプロットした。
【００８８】
具体的には、図５において、座標Ｐ０は、配線比率が「１００％」であるケースＣ０の調整率「１００％」を示す。座標Ｐ１は、配線比率が「７５．３４％」であるケースＣ１の調整率「４５．４５％」を示す。同様に、座標Ｐ２は、配線比率が「８７．６７％」であるケースＣ２の調整率「６８．１８％」を示す。座標Ｐ３は、配線比率が「１１２．３３％」であるケースＣ３の調整率「１０９．０９％」を示す。座標Ｐ４は、配線比率が「１２４．６６％」であるケースＣ４の調整率「１２２．７２％」を示す。
【００８９】
そして、発明者は、当該プロットした座標Ｐ０〜Ｐ４の近傍を通る二つの近似直線Ｇ１、Ｇ２を算出した。このようにして、発明者は、近似直線Ｇ１が示す数式（３）を導出し、近似直線Ｇ２が示す数式（４）を導出した。
【００９０】
以上のように、本実施形態の配線回路１１では、制御回路４は、データ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能のみを有効にする。このため、全てのＤＤＲ３メモリーモジュール２、３１ａ、３１ｂのＯＤＴ機能を有効にする配線回路に比して、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂ内でデータ信号の反射信号を終端させる機会を軽減することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂ内で反射信号のエネルギーを消費する量を軽減することができる。その結果、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂの消費電力が大きくなる虞を軽減することができる。
【００９１】
また、本構成の配線回路１１が備えるダンピング抵抗Ｒ２の抵抗値は、第一配線長に対する第二配線長の比率（配線比率）に予め対応付けられた調整率と、第一配線長と第二配線長とが等しい場合にデータ信号の反射を適切に抑制可能なダンピング抵抗Ｒ２の抵抗値として予め定められた基準抵抗値「２２Ω」と、の積となるように定められている。
【００９２】
このため、第一配線長と第二配線長とを等長にできない場合であっても、第一配線長に対する第二配線長の比率に適切な調整率を実験値等に基づき予め定めておくことにより、データ信号の反射を適切に抑制可能なダンピング抵抗Ｒ２の抵抗値を容易に決定することができる。これにより、シミュレーションを繰り返し行う等して、ダンピング抵抗Ｒ２の抵抗値や第二配線長を繰り返し調整する手間をかけることなく、本構成の配線回路１１を容易に構成することができる。
【００９３】
つまり、本構成の配線回路１１は、分岐点ＤＰ１から各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂまでの配線長を等長にできない場合であっても、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂの消費電力を抑制してデータ信号の反射を適切に抑制することができ、且つ、容易に構成することができる。
【００９４】
また、上述のように、発明者は、実験結果から、数式（１）における定数Ａを２．３５２９とした数式（３）又は数式（２）における定数Ｂを０．８４とした数式（４）を満たすように調整率を定めたときに、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすように、反射信号を適切に抑制できることを知見した。本構成によれば、調整率が数式（３）又は数式（４）を満たすように定められているので、当該知見の通り、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに入力されるデータ信号がＤＣ仕様及びＡＣ仕様を満たすように反射信号を適切に抑制することができる。
【００９５】
また、第一配線長は、ＪＥＤＥＣにより、４０．５５ｍｍに規定されている。また、第一配線長が第二配線長と等長の４０．５５ｍｍである場合にデータ信号の反射を適切に抑制可能なダンピング抵抗Ｒ２の抵抗値は、ＪＥＤＥＣにより、２２Ωに規定されている。つまり、本構成によれば、第二配線長がＪＥＤＥＣで規定されている第一配線長と等長でない場合であっても、ダンピング抵抗Ｒ２の抵抗値を、ＪＥＤＥＣで規定された第一配線長「４０．５５ｍｍ」及び基準抵抗値「２２Ω」とに基づいて適切に調整することができる。
【００９６】
また、制御部１００は、配線回路１１が配置された制御基板１０を備えているので、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂにおけるデータ信号の反射を適切に抑制することができる。これにより、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに入力されるデータ信号の波形の歪みが抑制されるので、当該波形の歪みが抑制されたデータ信号が示す適切なデータを、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに記憶させることができる。
【００９７】
また、複合機１は、制御部１００と、制御回路４に出力させる画像を表すデータ信号を制御回路４へ出力する画像読取部２００と、を備えている。また、制御部１００が各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂにおけるデータ信号の反射を適切に抑制することにより、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに入力される画像を表すデータ信号の波形の歪みが抑制される。このため、当該波形の歪みが抑制されたデータ信号が示す適切な画像データを、各ＤＤＲ３メモリーモジュール２、３１ａ、３１ｂに記憶させることができる。
【００９８】
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
【００９９】
上記数式（１）に示す定数Ａを「２．３５２９」と異なる正の定数とし、上記数式（２）に示す定数Ｂを「０．８４」とは異なる定数Ａよりも小さい正の定数としてもよい。
【０１００】
本変形実施形態の構成によれば、以下に示す効果が得られる。ＤＤＲ３メモリーモジュール３１ａ（３１ｂ）で反射し、ＤＤＲ３メモリーモジュール２に入力される反射信号は、ＤＤＲ３メモリーモジュール３１ａ（３１ｂ）から分岐点ＤＰ１を介してＤＤＲ３メモリーモジュール２に至るまでの配線長が長い程、大きく減衰する。このため、第二配線長が第一配線長よりも長い場合に、ダンピング抵抗Ｒ２の抵抗値を変化させることによってデータ信号の反射を抑制する強さを調整する度合いは、第二配線長が第一配線長よりも短い場合に比して小さくできると考えられる。
【０１０１】
本変形実施形態の構成によれば、数式（２）に示すように、第二配線長が第一配線長よりも長い場合（Ｘ≧１）の調整率を変化させる度合いを示す定数Ｂが、数式（１）に示すように、第二配線長が第一配線長よりも短い場合（０＜Ｘ＜１）の調整率を変化させる度合いを示す定数Ａよりも小さくなるように、調整率が定められている。
【０１０２】
このため、第二配線長が第一配線長よりも長い場合に、定数Ｂが示す度合いで調整率を変化させることによって、第二配線長が第一配線長よりも短い場合に比してダンピング抵抗Ｒ２の抵抗値を小さく変化させることができる。これにより、上述のように、第二配線長が第一配線長よりも長い場合に、データ信号の反射を抑制する強さを調整する度合いを、第二配線長が第一配線長よりも短い場合に比して小さくすることができる。
【０１０３】
また、ＤＩＭＭソケット３には、上記実施形態に示したＤＩＭＭ３０のように、一ランク構成のＤＤＲ３メモリーモジュールが二個搭載されているＤＩＭＭに限らず、一ランク構成のＤＤＲ３メモリーモジュールが一以上搭載されているＤＩＭＭを装着してもよい。
【符号の説明】
【０１０４】
１  複合機（画像処理装置）
２  ＤＤＲ３メモリーモジュール（第一ＤＤＲ３メモリーモジュール）
３  ＤＩＭＭソケット
４  制御回路
１０  制御基板
１１  配線回路
３１ａ、３１ｂ  ＤＤＲ３メモリーモジュール（第二ＤＤＲ３メモリーモジュール）
１００  制御部
２００  画像読取部（画像処理部）
ＤＰ１  分岐点
Ｌ１  信号線
Ｒ２  ダンピング抵抗
【図１】
2017027130.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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