(57)【要約】【課題】フルブリッジ回路のスイッチング特性を切り替えることができる絶縁型のＤＣ−ＤＣコンバータ、例えば電力負荷の大きさに関わらず、スイッチング損失を抑えることができる絶縁型のＤＣ−ＤＣコンバータを提供する。【解決手段】絶縁トランス５２の１次巻線に接続されたスイッチング回路を備える絶縁型のＤＣ−ＤＣコンバータ５であって、前記スイッチング回路は、２つのスイッチング素子を直列接続してなるレグを３つ以上並列接続してなるフルブリッジ回路５１であり、３つ以上の前記レグから２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う制御回路９を備える。【選択図】図１
2017063568.tif 000002
【特許請求の範囲】
【請求項１】
絶縁トランスの巻線に接続されたスイッチング回路を備える絶縁型のＤＣ−ＤＣコンバータであって、
前記スイッチング回路は、
２つのスイッチング素子を直列接続してなるレグを３つ以上並列接続してなるフルブリッジ回路であり、
更に、
３つ以上の前記レグから２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う制御部を備える
ＤＣ−ＤＣコンバータ。
【請求項２】
前記フルブリッジ回路は、
直列接続された正極側の第１スイッチング素子及び負極側の第２スイッチング素子を有する第１のレグと、
直列接続された正極側の第３スイッチング素子及び負極側の第４スイッチング素子を有し、前記第１のレグに並列接続された第２のレグと、
直列接続された正極側の第５スイッチング素子及び負極側の第６スイッチング素子を有し、前記第２のレグに並列接続された第３のレグと、
前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれ並列接続された容量素子と、
前記第１スイッチング素子及び前記第２スイッチング素子の接続部に一端部が接続され、他端部が前記巻線の一端部に接続されたコイルと
を備え、
前記第３スイッチング素子及び前記第４スイッチング素子の接続部は前記巻線の他端部に接続され、前記第５スイッチング素子及び前記第６スイッチング素子の接続部は前記巻線の前記一端部に接続されている
請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
入力又は出力する電圧を検出する電圧センサと、
入力又は出力する電流を検出する電流センサと、
前記電圧及び電流、並びにスイッチング制御を行う２つの前記レグの組に係る情報を対応付けたテーブルと
を備え、
前記制御部は、
前記電圧センサにて検出された電圧、前記電流センサにて検出された電流及び前記テーブルに基づいて、スイッチング制御を行う２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う
請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御部は、
前記第１レグ及び前記第２レグを選択した場合、各スイッチング素子のソフトスイッチング制御を行い、前記第２レグ及び前記第３レグを選択した場合、各スイッチング素子のハードスイッチング制御を行う
請求項２又は請求項３に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁トランスの巻線に接続されたスイッチング回路を備える絶縁型のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
家庭用の商用電源から供給された交流電圧を直流電圧に変換するＡＣ−ＤＣコンバータを搭載し、該ＡＣ−ＤＣコンバータにて変換された直流電圧でバッテリを充電するプラグインハイブリッド車（PHEV: Plug-in Hybrid Electric Vehicle）及び電気自動車（EV: Electric Vehicle）が普及している。ＡＣ−ＤＣコンバータは、商用電源の交流電圧を直流電圧に変換するＰＦＣ（Power Factor Correction）回路付きＡＣ−ＤＣコンバータと、ＡＣ／ＤＣ変換された直流電圧を、絶縁トランスを介してバッテリ電圧に変換する絶縁型のＤＣ−ＤＣコンバータとを備える。
【０００３】
ＤＣ−ＤＣコンバータは、絶縁トランスの１次巻線側に接続されたフルブリッジ回路と、２次巻線側に接続された整流回路とを備える。特許文献１には、スイッチング損失を抑えるために、フルブリッジ回路に共振回路を設け、フェーズシフト方式のソフトスイッチング制御を行うＤＣ−ＤＣコンバータが開示されている。共振回路は、各スイッチング素子に並列接続された容量素子と、絶縁トランスの１次巻線に直列接続されたコイルによって構成されている。ＤＣ−ＤＣコンバータは、容量素子が放電を終えたタイミング、つまりスイッチング素子の両端電圧がゼロ電圧になったタイミングでターンオン制御を行うことにより、ターンオン時の損失を抑えることができる。
このように、フェーズシフト方式によれば、フルブリッジ回路は電力負荷が大きい場合、いわゆるゼロボルトスイッチング（ZVS: zero voltage switching）を行うことによって、スイッチング損失を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２００１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、電力負荷が小さい場合、フルブリッジ回路に流れる電流が不十分となり、共振回路を構成する容量素子に電荷が残留した状態でスイッチング制御が行われることになる。容量素子に電荷が残ったまま、スイッチング素子がターンオンすると、オン状態のスイッチング素子を通じて容量素子の両端が短絡した状態になるため、短絡電流が流れ、損失が却って増大するという問題がある。以下、短絡電流による損失を含めてスイッチング損失と呼ぶ。
【０００６】
本願の目的は、フルブリッジ回路のスイッチング特性を切り替えることができる絶縁型のＤＣ−ＤＣコンバータ、例えば電力負荷の大きさに関わらず、スイッチング損失を抑えることができる絶縁型のＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るＤＣ−ＤＣコンバータは、絶縁トランスの巻線に接続されたスイッチング回路を備える絶縁型のＤＣ−ＤＣコンバータであって、前記スイッチング回路は、２つのスイッチング素子を直列接続してなるレグを３つ以上並列接続してなるフルブリッジ回路であり、更に、３つ以上の前記レグから２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う制御部を備える。
【０００８】
なお、本願は、このような特徴的な処理部を備えるＤＣ−ＤＣコンバータとして実現することができるだけでなく、かかる特徴的な処理をステップとするＤＣ−ＤＣコンバータ制御方法として実現したり、かかるステップをコンピュータに実行させるためのプログラムとして実現したりすることができる。また、ＤＣ−ＤＣコンバータコンバータの一部又は全部を実現する半導体集積回路として実現したり、ＤＣ−ＤＣコンバータを含むその他のシステムとして実現したりすることができる。
【発明の効果】
【０００９】
上記によれば、フルブリッジ回路のスイッチング特性を切り替えることができる絶縁型のＤＣ−ＤＣコンバータ、例えば電力負荷の大きさに関わらず、スイッチング損失を抑えることができる絶縁型のＤＣ−ＤＣコンバータを提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るＤＣ−ＤＣコンバータを含むＡＣ−ＤＣコンバータの一構成例を示す回路図である。
【図２】本発明の実施形態に係る制御回路の一構成例を示すブロック図である。
【図３】第１レグ及び第２レグを選択して行うソフトスイッチング制御の方法を示す回路図である。
【図４】第１レグ及び第２レグを選択して行うソフトスイッチング制御の方法を示すタイミングチャートである。
【図５】第２レグ及び第３レグを選択して行うスイッチング制御の方法を示す回路図である。
【図６】第２レグ及び第３レグを選択して行うハードスイッチング制御の方法を示す回路図である。
【図７】両側共振フルブリッジ回路を備えたＤＣ−ＤＣコンバータを示す回路図である。
【図８】両側共振フルブリッジ回路のターンオン時及びターンオフ時におけるスイッチング素子の両端電圧及び電流を示すグラフである。
【図９】片側共振フルブリッジ回路を備えたＤＣ−ＤＣコンバータを示す回路図である。
【図１０】片側共振フルブリッジ回路のターンオン時及びターンオフ時の電圧及び電流を示すグラフである。
【図１１】両側共振フルブリッジ回路及び片側共振フルブリッジ回路における損失の比較結果を示すグラフである。
【発明を実施するための形態】
【００１１】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１２】
（１）本発明の一態様に係るＤＣ−ＤＣコンバータは、絶縁トランスの巻線に接続されたスイッチング回路を備える絶縁型のＤＣ−ＤＣコンバータであって、前記スイッチング回路は、２つのスイッチング素子を直列接続してなるレグを３つ以上並列接続してなるフルブリッジ回路であり、更に、３つ以上の前記レグから２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う制御部を備える。
【００１３】
本態様によれば、制御部は、フルブリッジ回路を構成する３つ以上のレグの中から、スイッチング制御に使用する２つのレグを選択する。そして、制御部は選択された２つのレグのスイッチング制御を行うことによって、ＤＣ／ＤＣ変換を行う。制御部は、ＤＣ／ＤＣ変換に用いる２つのレグを切り替えることによって、ＤＣ／ＤＣ変換のスイッチング特性を切り替えることができる。
【００１４】
（２）前記フルブリッジ回路は、直列接続された正極側の第１スイッチング素子及び負極側の第２スイッチング素子を有する第１のレグと、直列接続された正極側の第３スイッチング素子及び負極側の第４スイッチング素子を有し、前記第１のレグに並列接続された第２のレグと、直列接続された正極側の第５スイッチング素子及び負極側の第６スイッチング素子を有し、前記第２のレグに並列接続された第３のレグと、前記第１スイッチング素子及び前記第２スイッチング素子にそれぞれ並列接続された容量素子と、前記第１スイッチング素子及び前記第２スイッチング素子の接続部に一端部が接続され、他端部が前記巻線の一端部に接続されたコイルとを備え、前記第３スイッチング素子及び前記第４スイッチング素子の接続部は前記巻線の他端部に接続され、前記第５スイッチング素子及び前記第６スイッチング素子の接続部は前記巻線の前記一端部に接続されている構成が好ましい。
【００１５】
本態様によれば、第１及び第２レグによって、フェーズシフト方式のソフトスイッチング制御が可能になる。第２及び第３レグによって、ハードスイッチング制御が可能になる。
【００１６】
（３）入力又は出力する電圧を検出する電圧センサと、入力又は出力する電流を検出する電流センサと、前記電圧及び電流、並びにスイッチング制御を行う２つの前記レグの組に係る情報を対応付けたテーブルとを備え、前記制御部は、前記電圧センサにて検出された電圧、前記電流センサにて検出された電流及び前記テーブルに基づいて、スイッチング制御を行う２つの前記レグを選択し、選択された該２つのレグの前記スイッチング素子のスイッチング制御を行う構成が好ましい。
【００１７】
本態様によれば、ＤＣ−ＤＣコンバータに入力又は出力する電圧及び電流に応じて、ＤＣ／ＤＣ変換に使用する２つのレグを選択することができる。つまり、スイッチング損失が小さくなるように２つのレグを選択することができる。
電圧及び電流の検出方法、センサ構成及び検出箇所は特に限定されるものでは無く、実質的にＤＣ−ＤＣコンバータに入力又は出力する電圧及び電流を検出することができる構成であれば足りる。つまり、スイッチング制御時に容量素子の放電が十分に行われているか否かを判定するために必要な電圧及び電流を検出することができれば足りる。
【００１８】
（４）前記制御部は、前記第１レグ及び前記第２レグを選択した場合、各スイッチング素子のソフトスイッチング制御を行い、前記第２レグ及び前記第３レグを選択した場合、各スイッチング素子のハードスイッチング制御を行う構成が好ましい。
【００１９】
本態様によれば、制御部は、第１及び第２レグを選択した場合、高電力負荷時におけるソフトスイッチング制御によってスイッチング損失を低減することができる。また、制御部は、第２及び第３レグを選択した場合、低電力負荷時におけるハードスイッチング制御によって、低電力負荷時のソフトスイッチング制御時に比べてスイッチング損失を抑えることができる。
【００２０】
［本発明の実施形態の詳細］
本発明の実施形態に係るＤＣ−ＤＣコンバータの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２１】
図１は、本発明の実施形態に係るＤＣ−ＤＣコンバータ５を含むＡＣ−ＤＣコンバータ１の一構成例を示す回路図である。本実施形態に係るＡＣ−ＤＣコンバータ１は、絶縁型であり、例えば、プラグインハイブリッド車及び電気自動車に搭載される。ＡＣ−ＤＣコンバータ１は、ノイズフィルタ（Ｎ／Ｆ）３と、ＰＦＣ回路付きＡＣ−ＤＣコンバータ４と、平滑コンデンサＣ１０と、絶縁型のＤＣ−ＤＣコンバータ５と、各コンバータのスイッチング制御を行う制御回路９とを備える。ＤＣ−ＤＣコンバータ５は、例えばフルブリッジ回路５１、絶縁トランス５２及びダイオードブリッジ５３とで構成される。
【００２２】
ノイズフィルタ３は入力端子Ｔ１，Ｔ２を備え、ＤＣ−ＤＣコンバータ５は出力端子Ｔ３，Ｔ４を備える。入力端子Ｔ１，Ｔ２には交流電源が接続される。入力端子Ｔ１，Ｔ２に交流電圧が印加された場合、交流電圧はＰＦＣ回路付きＡＣ−ＤＣコンバータ４によって、力率改善され、昇圧及び整流される。ＤＣ−ＤＣコンバータ５は、ＡＣ−ＤＣコンバータ４にて整流された電圧を高周波の交流電圧に変換して変圧し、変圧後の交流電圧を直流電圧に整流して出力端子Ｔ３，Ｔ４から出力する。出力端子Ｔ３，Ｔ４にはバッテリ２が接続されており、出力端子Ｔ３，Ｔ４から出力された直流電圧によって該バッテリ２は充電される。
【００２３】
ノイズフィルタ３は入力端子Ｔ１，Ｔ２に印加された交流電圧に含まれる高周波ノイズを除去し、ノイズが除去された交流電圧をＰＦＣ回路付きＡＣ−ＤＣコンバータ４に印加する回路である。
【００２４】
ＰＦＣ回路付きＡＣ−ＤＣコンバータ４は、スイッチング制御によって交流電圧を昇圧して整流すると共に、スイッチングＰＷＭ制御によって、力率の改善を図る回路である。ＰＦＣ回路付きＡＣ−ＤＣコンバータ４は、昇圧された電流を間欠的に出力する。ＰＦＣ回路付きＡＣ−ＤＣコンバータ４は入力コンデンサＣ１１、リアクトルＬ１１，Ｌ１２、並びに整流及び力率改善用のブリッジ回路を構成する２つのダイオードＤ１１，Ｄ１３及び２つのスイッチング素子Ｚ１２，Ｚ１４を備える。スイッチング素子Ｚ１２，Ｚ１４は例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等のパワーデバイスである。以下、本実施形態ではスイッチング素子Ｚ１２，Ｚ１４をｎチャンネル型のＭＯＳＦＥＴとして説明する。後述の他のスイッチング素子も同様である。入力端子Ｔ１，Ｔ２にはノイズフィルタ３の入力端子対がそれぞれ接続され、ノイズフィルタ３の出力端子対には入力コンデンサＣ１１の各端が接続されている。また、前記出力端子対の一端子にはリアクトルＬ１１の一端が接続され、リアクトルＬ１１の他端はダイオードＤ１１のアノードと、スイッチング素子Ｚ１２のドレインとに接続している。前記出力端子対の他端子にはリアクトルＬ１２の一端が接続され、リアクトルＬ１２の他端はダイオードＤ１３のアノードと、スイッチング素子Ｚ１４のドレインとに接続している。
ダイオードＤ１１，Ｄ１３のカソードは、フルブリッジ回路５１に接続している。ダイオードＤ１１，Ｄ１３のアノードはそれぞれスイッチング素子Ｚ１２，Ｚ１４のドレインに接続し、スイッチング素子Ｚ１２，Ｚ１４のソースは、フルブリッジ回路５１に接続している。
リアクトルＬ１１，Ｌ１２、ダイオードＤ１１，Ｄ１３及びスイッチング素子Ｚ１２，Ｚ１４は、力率改善回路４１を構成している。なお、図１に示す力率改善回路４１は一例であり、その他の公知の力率改善回路を採用しても良い。
【００２５】
ダイオードＤ１１，Ｄ１３のカソードには平滑コンデンサＣ１０の一端が接続され、該平滑コンデンサＣ１０の他端はスイッチング素子Ｚ１２，Ｚ１４のソースに接続されている。
【００２６】
平滑コンデンサＣ１０は、ＰＦＣ回路付きＡＣ−ＤＣコンバータ４から出力された電圧を平滑することによってリップル電流を抑える回路である。
【００２７】
ＤＣ−ＤＣコンバータ５のフルブリッジ回路５１は、平滑コンデンサＣ１０を介してＰＦＣ回路付きＡＣ−ＤＣコンバータ４から出力された電圧を、スイッチング制御によって、交流電圧に変換する回路である。本実施形態に係るＤＣ−ＤＣコンバータ５は、フェーズシフト方式でソフトスイッチング制御を行う回路と、ハードスイッチング制御を行う回路とを切り替えることが可能な構成である。フルブリッジ回路５１は、６つのスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６を備える。具体的にはフルブリッジ回路５１は、直列接続された正極側のスイッチング素子Ｚ１及び負極側のスイッチング素子Ｚ２を有する第１レグ５１ａと、直列接続された正極側のスイッチング素子Ｚ３及び負極側のスイッチング素子Ｚ４を有し、第１レグ５１ａに並列接続された第２レグ５１ｂと、直列接続された正極側のスイッチング素子Ｚ５及び負極側のスイッチング素子Ｚ６を有し、第２レグ５１ｂに並列接続された第３レグ５１ｃとを有する。
スイッチング素子Ｚ１，Ｚ３，Ｚ５のドレインはダイオードＤ１１，Ｄ１３のカソードに接続している。スイッチング素子Ｚ１，Ｚ３，Ｚ５のソースはそれぞれスイッチング素子Ｚ２，Ｚ４，Ｚ６のドレインに接続し、スイッチング素子Ｚ２，Ｚ４，Ｚ６のソースはスイッチング素子Ｚ１２，Ｚ１４のソースに接続している。
スイッチング素子Ｚ１及びスイッチング素子Ｚ２には、それぞれ容量素子Ｃ１及び容量素子Ｃ２が並列接続されている。容量素子Ｃ１は後述のコイルＬ１と共に共振回路を構成している。共振回路は、フェーズシフト方式によるゼロボルトスイッチングを実現するための回路である。
【００２８】
絶縁トランス５２は、磁気結合した複数のコイル、例えば１次コイル及び２次コイルを備える。１次コイルの一端部は、コイルＬ１を介して、スイッチング素子Ｚ１及びスイッチング素子Ｚ２に接続されている。具体的には、コイルＬ１の一端部は、スイッチング素子Ｚ１のソースと、スイッチング素子Ｚ２のドレインとに接続され、コイルＬ１の他端部は、１次コイルの一端部に接続されている。また、１次コイルの該一端部は、スイッチング素子Ｚ５のソースと、スイッチング素子Ｚ６のドレインとに接続されている。１次コイルの他端部は、スイッチング素子Ｚ３のソースと、スイッチング素子Ｚ４のドレインに接続されている。
フルブリッジ回路５１から出力された交流電圧が１次コイルに印加されると、該１次コイルにて交番磁束が発生し、該交番磁束によって２次コイルに変圧された交流電圧が生ずる。
【００２９】
ダイオードブリッジ５３は、絶縁トランス５２の２次コイルに誘起された交流電圧を全波整流する回路である。ダイオードブリッジ５３はダイオードＤ７，Ｄ８，Ｄ９，Ｄ１０を備える。絶縁トランス５２を構成する２次コイルの一端部はダイオードＤ７のアノードと、ダイオードＤ８のカソードとに接続し、２次コイルの他端部はダイオードＤ９のアノードと、ダイオードＤ１０のカソードとに接続している。
ダイオードＤ７，Ｄ９のカソードはリップル抑制コイルＬ２の一端に接続し、リップル抑制コイルＬ２の他端は出力端子Ｔ３に接続している。ダイオードＤ７，Ｄ９のアノードはそれぞれダイオードＤ８，Ｄ１０のカソードに接続している。ダイオードＤ８，Ｄ１０のアノードは出力端子Ｔ４に接続している。また、リップル抑制コイルＬ２の他端には出力コンデンサＣ７の一端が接続され、該出力コンデンサＣ７の他端はダイオードＤ８，Ｄ１０のアノードが接続されている。
出力コンデンサＣ７は、ダイオードブリッジ５３から出力される全波整流電圧を平滑化するための素子である。リップル抑制コイルＬ２はリップル電流が出力コンデンサＣ７に流れ込むことを抑制するための素子である。
【００３０】
また、ＡＣ−ＤＣコンバータ１は、ＤＣ−ＤＣコンバータ５に入力する直流電圧を検出する電圧センサ９０ａと、ＤＣ−ＤＣコンバータ５を流れる電流を検出する電流センサ９０ｂとを備える。
電圧センサ９０ａは、平滑コンデンサＣ１０の両端の電圧を検出し、検出した電圧値に相当する信号を制御回路９へ出力する。電圧センサ９０ａは、例えば平滑コンデンサＣ１０の両端電圧を分圧する分圧抵抗を含み、分圧された電圧を制御回路９へ出力する回路である。なお、分圧された電圧を増幅器で増幅して制御回路９へ出力しても良いし、電圧をＡＤ変換し、ＡＤ変換された電圧値を制御回路９に出力するように構成しても良い。
電流センサ９０ｂは、例えばコイルＬ１と、１次コイルの一端部とを接続する導線に設けられており、該導線を流れる電流を検出し、検出した電流値に相当する信号を制御回路９へ出力するものである。電流センサ９０ｂは、例えばカレントトランスを含み、該カレントトランスによって変換された電流を電圧に変換して制御回路９へ出力する回路である。
【００３１】
更に、ＡＣ−ＤＣコンバータ１には、各部の電圧及び電流、例えば入力端子Ｔ１，Ｔ２に印加される交流電圧、入力する交流電流、出力端子Ｔ３，Ｔ４から出力される直流電圧、直流電流等を検出する図示しない各種センサが設けられている。各センサは、検出して得た電圧値及び電流値に相当する信号を制御回路９へ出力する。
【００３２】
図２は、本発明の実施形態に係る制御回路９の一構成例を示すブロック図である。制御回路９は、該制御回路９の各構成部の動作を制御するＣＰＵ（Central Processing Unit）等の制御部９１を備える。制御部９１には、バスを介して、ＲＡＭ９２、記憶部９３、通信部９４、インタフェース９５、及びスイッチング制御のタイミングを計時するための計時部９６が接続されている。
【００３３】
記憶部９３は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性メモリであり、本実施形態に係るスイッチング制御を行うための制御プログラム９３ａ及びテーブル９３ｂを記憶している。テーブル９３ｂは、フルブリッジ回路５１を用いた２つのスイッチング制御方法、即ちソフトスイッチング制御又はハードスイッチング制御を選択するための情報を記憶している。具体的には、テーブル９３ｂは、ＤＣ−ＤＣコンバータ５に入力する電圧値と、電流値と、スイッチング方式を示す情報とを対応付けて記憶している。コイルＬ１を流れる電流は交流であるため、テーブル９３ｂには、電流の実効値、平均値等を記憶させれば良い。概ね、ＤＣ−ＤＣコンバータ５の電力負荷が大きいときの電圧値及び電流値に、ソフトスイッチング方式を示す情報が対応付けられており、電力負荷が小さいときの電圧値及び電流値に、ハードスイッチング方式を示す情報が対応付けられている。ハードスイッチング方式を示す情報は、スイッチング制御を行う２つの前記レグの組に係る情報に相当する。
電力負荷が大きい場合、ＤＣ／ＤＣ変換のスイッチング制御時に容量素子Ｃ１，Ｃ２の放電が十分に行われるため、スイッチング素子Ｚ１，Ｚ２のゼロボルトスイッチングが可能になり、スイッチング損失を抑えることができる。従って、高電力負荷時は、ソフトスイッチング制御を選択することが望ましい。
一方電力負荷が小さい場合、スイッチング制御時に容量素子Ｃ１，Ｃ２の放電が十分に行われず、ゼロボルトスイッチングが不可能になる。容量素子Ｃ１，Ｃ２に電荷が蓄えられたまま、スイッチング素子Ｚ１，Ｚ２がターンオンすると、スイッチング素子Ｚ１，Ｚ２を通じて容量素子Ｃ１，Ｃ２が短絡し、短絡電流が流れる。このため、スイッチング損失がかえって大きくなる。従って、低電力負荷時は、ハードスイッチング制御を選択することが望ましい。
スイッチング方式を示す情報は、スイッチング制御を行う際に利用する２つのレグの組を示す情報に相当する。
【００３４】
制御プログラム９３ａは、コンピュータ読み取り可能に記録された可搬式メディアであるＣＤ（Compact Disc）−ＲＯＭ、ＤＶＤ（Digital Versatile Disc）−ＲＯＭ、ＢＤ（Blu-ray（登録商標）Disc）、ハードディスクドライブ又はソリッドステートドライブ等の記録媒体に記録されており、制御部９１が記録媒体から、制御プログラム９３ａを読み出し、記憶部９３に記憶させても良い。
更に、通信網に接続されている図示しない外部コンピュータから本発明に係る制御プログラム９３ａを、通信部９４を介して取得し、記憶部９３に記憶させても良い。
【００３５】
ＲＡＭ９２は、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）等のメモリであり、制御部９１の演算処理を実行する際に記憶部９３から読み出された制御プログラム９３ａ、制御部９１の演算処理によって生ずる各種データを一時記憶する。
【００３６】
通信部９４は、交流電圧から直流電圧への変換を指示する充電指示、終了指示等を受信する回路である。
【００３７】
インタフェース９５には、ＰＦＣ回路付きＡＣ−ＤＣコンバータ４及びフルブリッジ回路５１を構成するスイッチング素子Ｚ１…，Ｚ５，Ｚ６，Ｚ１２，Ｚ１４のゲートが接続されており、該ゲートに電圧を与えることにより、各回路のスイッチング制御を行う。
また、インタフェース９５には、電圧センサ９０ａ、電流センサ９０ｂ、その他のセンサが接続されており、各センサで検出された電流及び電圧に相当する信号が入力する。
【００３８】
制御部９１は通信部９４にて充電指示を受信した場合、スイッチング制御によってＰＦＣ回路付きＡＣ−ＤＣコンバータ４を力率改善回路及びＡＣ−ＤＣ変換回路、フルブリッジ回路５１をＤＣ−ＡＣ変換回路として動作させる。
【００３９】
次に、制御部９１によるＤＣ−ＤＣコンバータ５のスイッチング制御について説明する。制御部９１は、電圧センサ９０ａ及び電流センサ９０ｂによって、フルブリッジ回路５１に印加される電圧と、フルブリッジ回路５１を流れる電流を検出する。そして、制御部９１は、テーブル９３ｂを参照し、検出して得た電圧値及び電流値に対応するスイッチング制御方式を選択する。制御部９１は、基本的に電力負荷が大きい場合、ソフトスイッチング制御を選択し、電力負荷が小さい場合、ハードスイッチング制御を選択する。言い換えると、制御部９１は、スイッチング制御時に容量素子Ｃ１，Ｃ２の放電が十分に行われる状況にある場合、ソフトスイッチング制御を選択し、容量素子Ｃ１，Ｃ２の放電が十分に行われない状況にある場合、ハードスイッチング制御を選択する。
【００４０】
図３は、第１レグ５１ａ及び第２レグ５１ｂを選択して行うソフトスイッチング制御の方法を示す回路図、図４は、第１レグ５１ａ及び第２レグ５１ｂを選択して行うソフトスイッチング制御の方法を示すタイミングチャートである。図３中、矢印は電流の通流経路を示している。ソフトスイッチング制御を選択した場合、制御部９１は、図３に示すように、スイッチング素子Ｚ５，Ｚ６をオフ状態とし、スイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４のスイッチング制御によってＤＣ／ＤＣ変換を行う。図３Ａは、スイッチング素子Ｚ１，Ｚ４がオン状態、スイッチング素子Ｚ２，Ｚ３がオフ状態にあるときの電流の流れを示し、図３Ｂはスイッチング素子Ｚ１，Ｚ４がオフ状態、スイッチング素子Ｚ２，Ｚ３がオン状態にあるときの電流の流れを示している。図４中、横軸は時間を示し、凸部分は、各スイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４がオン状態であることを示す。各スイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４のオンオフタイミングは、従来のソフトスイッチング制御のオンオフタイミングと同様である。
【００４１】
図４に示すようなタイミングでスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４のスイッチング制御を行うことによって、高電力負荷時におけるフルブリッジ回路５１のスイッチング損失を低減させることができる。
【００４２】
図４に示すようなタイミングでスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４のスイッチング制御を行うことによって、フルブリッジ回路５１のスイッチング損失を低減させることができる。容量素子Ｃ１，Ｃ２は、４つのスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４の一部にしか設けられていないが、後述するようにスイッチング損失は比較的小さく、４つのスイッチング素子に容量素子を設けた従来のフルブリッジ回路に比べ、遜色の無い効果を奏する。
【００４３】
図５は、第２レグ５１ｂ及び第３レグ５１ｃを選択して行うスイッチング制御の方法を示す回路図、図６は、第２レグ５１ｂ及び第３レグ５１ｃを選択して行うハードスイッチング制御の方法を示す回路図である。図５中、矢印は電流の通流経路を示している。ソフトスイッチング制御を選択した場合、制御部９１は、図５に示すように、スイッチング素子Ｚ１，Ｚ２をオフ状態とし、スイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６のスイッチング制御によってＤＣ／ＤＣ変換を行う。図５Ａは、スイッチング素子Ｚ４，Ｚ５がオン状態、スイッチング素子Ｚ３，Ｚ６がオフ状態にあるときの電流の流れを示し、図５Ｂはスイッチング素子Ｚ４，Ｚ５がオフ状態、スイッチング素子Ｚ２，Ｚ６がオン状態にあるときの電流の流れを示している。図６中、横軸は時間を示し、凸部分は、各スイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６がオン状態であることを示す。各スイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６のオンオフタイミングは、従来のハードスイッチング制御のオンオフタイミングと同様である。
【００４４】
図６に示すようなタイミングでスイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６のスイッチング制御を行うことによって、低電力負荷時におけるフルブリッジ回路５１のスイッチング損失を低減させることができる。スイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６には容量素子が設けられていないため、低電力負荷時に容量素子から短絡電流が流れることによるスイッチング損失を回避することができる。なお、ハードスイッチング制御を行う場合、スイッチング素子Ｚ３，Ｚ４，Ｚ５，Ｚ６のスイッチング損失、特にターンオン損失が発生するが、容量素子に電荷が蓄えられた状態でスイッチング素子をターンオンにする場合に比べて、その損失は小さい。
【００４５】
次に、第１レグ５１ａを構成するスイッチング素子Ｚ１，Ｚ２にのみ容量素子Ｃ１，Ｃ２を設けた場合のスイッチング損失について説明する。
【００４６】
図７は、両側共振フルブリッジ回路１５１を備えたＤＣ−ＤＣコンバータを示す回路図である。両側共振フルブリッジ回路１５１は、図７に示すように、２本のレグのスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４それぞれに容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４を設けた構成である。
【００４７】
図８は、両側共振フルブリッジ回路１５１のターンオン時及びターンオフ時におけるスイッチング素子の両端電圧及び電流を示すグラフである。図８Ａは、スイッチング素子Ｚ３のターンオン時の電圧及び電流、図８Ｂは、スイッチング素子Ｚ３のターンオフ時の電圧及び電流を示す。太線は電圧を示し、細線は電流を示している。スイッチング素子Ｚ３の両端電圧及び電流共にゼロで無い場合、スイッチング損失が発生する。
図８Ａに示すように、スイッチング素子Ｚ３は、両端電圧がゼロボルト電圧になった後に、ターンオンし、電流が流れているため、スイッチング損失が抑えられる。また、図８Ｂに示すように、スイッチング素子Ｚ３がターンオフするとき、容量素子Ｃ３が存在するため、電圧は徐々に上昇する。スイッチング素子Ｚ３の両端電圧が低い間に電流がゼロになるため、スイッチング損失は抑えられる。
【００４８】
図９は、片側共振フルブリッジ回路２５１を備えたＤＣ−ＤＣコンバータを示す回路図である。片側共振フルブリッジ回路２５１は、図９に示すように、１本のレグのスイッチング素子Ｚ１，Ｚ２にのみ容量素子Ｃ１，Ｃ２を設けた構成である。片側共振フルブリッジ回路２５１は、本実施形態に係るフルブリッジ回路５１の第１レグ５１ａ及び第２レグ５１ｂを選択してスイッチング制御を行うときの回路に相当する。
【００４９】
図１０は、片側共振フルブリッジ回路２５１のターンオン時及びターンオフ時の電圧及び電流を示すグラフである。図１０Ａは、スイッチング素子Ｚ３のターンオン時の電圧及び電流、図１０Ｂはターンオフ時の電圧及び電流を示す。太線は電圧を示し、細線は電流を示している。図１０Ａに示すように、片側共振フルブリッジ回路２５１においてはソフトスイッチング制御を行っていれば、電圧が低い状態でターンオンするため、スイッチング損失が抑えられる。また、図１０Ｂに示すように、スイッチング素子Ｚ３がターンオフするとき、容量素子が存在しないため電圧は急激に上昇する。このため、両側共振フルブリッジ回路１５１に比べて、スイッチング損失が大きくなる。しかし、実際にはスイッチング素子Ｚ３には寄生容量が存在する為、Ｚ３の両端電圧の上昇時の傾きは幾分緩やかになり、相対的にスイッチング損失は比較的小さい。
【００５０】
図１１は、両側共振フルブリッジ回路１５１及び片側共振フルブリッジ回路２５１における損失の比較結果を示すグラフである。縦軸はスイッチング損失の大きさを示している。ここでは、高電力負荷時にハードスイッチング制御を行ったときの損失を１００％として、両側共振フルブリッジ回路１５１及び片側共振フルブリッジ回路２５１の損失の大きさを示している。損失は、主にコイルＬ１における損失、ターンオン損、ターンオフ損、導通損による。図１１中、真ん中の棒グラフ及び右側の棒グラフが示すように、スイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４のターンオン損失は同程度である。ターンオフ損失は、片側共振フルブリッジ回路２５１におけるソフトスイッチング制御の方が、両側共振フルブリッジ回路１５１を用いた場合に比べて若干大きいが、ハードスイッチング制御を行う場合に比べて格段に小さい。このように、片側共振フルブリッジ回路２５１でも、スイッチング損失を十分に抑えることができる。つまり、本実施形態に係るフルブリッジ回路５１のスイッチング素子Ｚ１，Ｚ２，Ｚ３，Ｚ４を用いたソフトスイッチング制御によって、スイッチング損失を十分に抑えることが可能であることが分かる。
【００５１】
以上の通り、本実施形態に係るＤＣ−ＤＣコンバータ５は、フルブリッジ回路５１のスイッチング特性を切り替えることができる。
【００５２】
具体的には、ゼロボルトスイッチングが可能であり、高電力負荷時にスイッチング損失を抑えることが可能な第１レグ５１ａ及び第２レグ５１ｂからなる回路と、該回路に比べて低電力負荷時におけるスイッチング損失を抑えることが可能な第２レグ５１ｂ及び第３レグ５１ｃからなる回路とを切り替えることができる。
【００５３】
また、ＤＣ−ＤＣコンバータ５は、電圧センサ９０ａ及び電流センサ９０ｂによって、ＤＣ−ＤＣコンバータ５に入力する電圧及び電流を検出し、テーブル９３ａを用いて電力負荷の状況に応じたスイッチング制御方法を選択することができる。具体的には、高電力負荷時においては、第１レグ５１ａ及び第２レグ５１ｂを選択し、低電力負荷時においては、第２レグ５１ｂ及び第３レグ５１ｃを選択することができる。
【００５４】
より具体的には、ＤＣ−ＤＣコンバータ５は、第１レグ５１ａ及び第２レグ５１ｂを選択し、ソフトスイッチング制御を行うことによって、高電力負荷時のスイッチング損失を抑えることができる。
またＤＣ−ＤＣコンバータ５は、第２レグ５１ｂ及び第３レグ５１ｃを選択し、ハードスイッチング制御を行うことによって、第１レグ５１ａ及び第２レグ５１ｂを用いる場合に比べて、低電力負荷時のスイッチング損失を抑えることができる。
【符号の説明】
【００５５】
１  ＡＣ−ＤＣコンバータ
２  バッテリ
３  ノイズフィルタ
４  ＰＦＣ回路付きＡＣ−ＤＣコンバータ
５  ＤＣ−ＤＣコンバータ
９  制御回路
４１  力率改善回路
５１  フルブリッジ回路
５１ａ  第１レグ
５１ｂ  第２レグ
５１ｃ  第３レグ
５２  絶縁トランス
５３  ダイオードブリッジ
９０ａ  電圧センサ
９０ｂ  電流センサ
９１  制御部
９２  ＲＡＭ
９３  記憶部
９３ａ  制御プログラム
９３ｂ  テーブル
９４  通信部
９５  インタフェース
９６  計時部
Ｃ１，Ｃ２  コンデンサ
Ｃ７  出力コンデンサ
Ｃ１０  平滑コンデンサ
Ｃ１１  入力コンデンサ
Ｌ１  コイル
Ｌ２  リップル抑制コイル
Ｌ１１，Ｌ１２  リアクトル
Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１３  ダイオード
Ｚ１  スイッチング素子（第１スイッチング素子）
Ｚ２  スイッチング素子（第２スイッチング素子）
Ｚ３  スイッチング素子（第３スイッチング素子）
Ｚ４  スイッチング素子（第４スイッチング素子）
Ｚ５  スイッチング素子（第５スイッチング素子）
Ｚ６  スイッチング素子（第６スイッチング素子）
Ｚ１２，Ｚ１４  スイッチング素子
Ｔ１，Ｔ２  入力端子      
Ｔ３，Ｔ４  出力端子
【図１】
2017063568.tif 000003
【図２】
2017063568.tif 000004
【図３】
2017063568.tif 000005
【図４】
2017063568.tif 000006
【図５】
2017063568.tif 000007
【図６】
2017063568.tif 000008
【図７】
2017063568.tif 000009
【図８】
2017063568.tif 000010
【図９】
2017063568.tif 000011
【図１０】
2017063568.tif 000012
【図１１】
2017063568.tif 000013