(57)【要約】【課題】一度に複数の半導体装置を試験する場合に試験効率を高めることができる試験装置を提供する。【解決手段】この試験装置は、第１の半導体装置の試験を制御する第１のテストコントローラーと、第２の半導体装置の試験を制御する第２のテストコントローラーと、第１及び第２のテストコントローラーを制御するホストコンピューターと、ホストコンピューターから受信される第１の信号及び第２の信号を第１及び第２のテストコントローラーにパラレルに送信すると共に、第１及び第２のテストコントローラーからパラレルに受信される第３の信号及び第４の信号をホストコンピューターに送信するインターフェースとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置を試験する試験装置であって、
第１の半導体装置の試験を制御する第１のテストコントローラーと、
第２の半導体装置の試験を制御する第２のテストコントローラーと、
前記第１及び第２のテストコントローラーを制御するホストコンピューターと、
前記ホストコンピューターから受信される第１の信号及び第２の信号を前記第１及び第２のテストコントローラーにパラレルに送信すると共に、前記第１及び第２のテストコントローラーからパラレルに受信される第３の信号及び第４の信号を前記ホストコンピューターに送信するインターフェースと、
を備える試験装置。
【請求項２】
前記インターフェースが、
前記ホストコンピューターから受信される前記第１及び第２の信号を一時的に格納する第１のレジスターと、
前記第１及び第２のテストコントローラーから受信される前記第３及び第４の信号を一時的に格納する第２のレジスターと、
を含む、請求項１記載の試験装置。
【請求項３】
前記第１及び第２のテストコントローラーがそれぞれ設けられた第１及び第２のテストユニットの各々が、
クロック信号に同期してテスト信号を生成し、前記テスト信号を前記第１又は第２の半導体装置に供給する試験回路と、
前記クロック信号に同期してパラレルの制御信号を生成するパラレル制御回路と、
前記パラレルの制御信号に従って第２のテスト信号を生成し、前記第２のテスト信号を前記第１又は第２の半導体装置に供給するテストモジュールと、
前記第１又は第２のテストコントローラーと前記テストモジュールとの間でシリアルデータを伝送するシリアルインターフェース回路と、
を含む、請求項１又は２記載の試験装置。
【請求項４】
前記テストモジュールが、
前記第１又は第２のテストコントローラーから前記シリアルインターフェース回路を介して受信されるデータを格納するメモリーと、
前記メモリーに格納されている前記データをアナログ信号に変換するＤ／Ａコンバーターと、
前記Ｄ／Ａコンバーターから出力される前記アナログ信号を前記第１又は第２の半導体装置に供給するアナログ回路と、
を含む、請求項３記載の試験装置。
【請求項５】
前記テストモジュールが、
前記第１又は第２の半導体装置から出力されるアナログ信号が供給されるアナログ回路と、
前記アナログ回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバーターと、
前記Ａ／Ｄコンバーターから出力される前記デジタル信号を格納するメモリーと、
前記メモリーから前記デジタル信号を読み出して演算を行い、演算結果をシリアルデータとして前記シリアルインターフェース回路を介して前記第１又は第２のテストコントローラーに送信する演算部と、
を含む、請求項３又は４記載の試験装置。
【請求項６】
前記第１及び第２のテストコントローラーをＬＡＮ（ローカルエリア・ネットワーク）に接続するハブをさらに備える、請求項１〜５のいずれか１項記載の試験装置。
【請求項７】
請求項１〜６のいずれか１項記載の試験装置と、
ＬＡＮ（ローカルエリア・ネットワーク）を介して前記ホストコンピューターに接続され、試験対象の半導体装置に関する機種情報又は試験結果データを格納するサーバーと、
を備える試験システム。
【請求項８】
ＬＡＮを介して前記ホストコンピューターに接続されたウエハープローバー又はＩＣテストハンドラーをさらに備える、請求項７記載の試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を試験する試験装置及び試験システムに関する。
【背景技術】
【０００２】
一般に、ＩＣテスターやＬＳＩテスター等の半導体試験装置の性能は、半導体試験装置の価格とスループットとの関係（コストパフォーマンス）で評価される。また、被試験デバイス（以下においては、ＤＵＴ（Device Under Test）ともいう）の種類によって半導体試験装置に求められる機能は様々であり、各種のデバイスに対して最も効率的な試験を行うために、メモリー専用テスター、ドライバー専用テスター、ＳｏＣ（System-on-a-Chip）専用テスター等が市場に投入されてきた。
【０００３】
関連する技術として、特許文献１には、装着されたテストボードに関するボード情報を誤り無く取得することができ、試験効率を高めることができる半導体試験装置が開示されている。特許文献１の図２において、半導体試験装置１２は、ＤＵＴ４０の試験を行う試験装置２０と、試験装置２０に対して着脱自在に構成されてＤＵＴ４０と試験装置２０とを電気的に接続するテストボード３０とを備えている。
【０００４】
テストボード３０は、テストボード３０に関する各種情報であるボード情報Ｂの制御を行う制御回路３１を備えている。また、試験装置２０は、制御回路３１と通信を行ってボード情報Ｂを取得する通信回路２３と、通信回路２３で取得されたボード情報Ｂを用いてＤＵＴ４０の試験に関する所定の制御を行う制御部２１とを備えている。
【０００５】
ＤＵＴ４０の試験を行う場合には、ユーザーが、ＤＵＴ４０の種類に応じたテストボード３０を試験装置２０のテストヘッド上に装着して、テストボード３０とＤＵＴ４０とを電気的に接触させる。ＤＵＴ４０が半導体ウエハーに形成されている場合には、ユーザーが、プローブカードをＤＵＴ４０に接触させ、ＤＵＴ４０がパッケージされている場合には、ユーザーが、テストボード３０上に設けられたソケットにＤＵＴ４０を搭載する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−５４４５５号公報（要約書、段落００２４、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１においては、１台の半導体試験装置が１つのＤＵＴを試験するので、一度に複数のＤＵＴを試験する場合には、ＤＵＴの数に比例した試験時間を要することになり、試験効率をあまり高めることができないという問題がある。
【０００８】
そこで、上記の点に鑑み、本発明の第１の目的は、一度に複数の半導体装置を試験する場合に試験効率を高めることができる試験装置を提供することである。また、本発明の第２の目的は、そのような試験装置を用いて、各種の半導体装置に対して効率的なデータ処理を行うことができる試験システム等を提供することである。
【課題を解決するための手段】
【０００９】
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る試験装置は、半導体装置を試験する試験装置であって、第１の半導体装置の試験を制御する第１のテストコントローラーと、第２の半導体装置の試験を制御する第２のテストコントローラーと、第１及び第２のテストコントローラーを制御するホストコンピューターと、ホストコンピューターから受信される第１の信号及び第２の信号を第１及び第２のテストコントローラーにパラレルに送信すると共に、第１及び第２のテストコントローラーからパラレルに受信される第３の信号及び第４の信号をホストコンピューターに送信するインターフェースとを備える。
【００１０】
本発明の第１の観点によれば、複数の半導体装置の試験をそれぞれ制御するために複数のテストコントローラーが設けられると共に、試験全体を制御するホストコンピューターとの間で信号の送受信を行うインターフェースが設けられ、複数のテストコントローラーとインターフェースとの間でパラレルに信号が伝送される。従って、一度に複数の半導体装置を試験する場合においても、１つの半導体装置を試験する場合と比較してオーバーヘッド時間が殆ど増加しない。その結果、一度に複数の半導体装置を試験する場合に、試験効率を高めることができる。
【００１１】
ここで、インターフェースが、ホストコンピューターから受信される第１及び第２の信号を一時的に格納する第１のレジスターと、第１及び第２のテストコントローラーから受信される第３及び第４の信号を一時的に格納する第２のレジスターとを含むようにしても良い。それにより、インターフェースとホストコンピューターとの間でシリアル信号の送受信を行う場合においても、シリアル信号とパラレル信号との変換が可能になる。
【００１２】
また、第１及び第２のテストコントローラーがそれぞれ設けられた第１及び第２のテストユニットの各々が、クロック信号に同期してテスト信号を生成し、テスト信号を第１又は第２の半導体装置に供給する試験回路と、クロック信号に同期してパラレルの制御信号を生成するパラレル制御回路と、パラレルの制御信号に従って第２のテスト信号を生成し、第２のテスト信号を第１又は第２の半導体装置に供給するテストモジュールと、第１又は第２のテストコントローラーとテストモジュールとの間でシリアルデータを伝送するシリアルインターフェース回路とを含むようにしても良い。
【００１３】
それにより、試験回路によって生成されるデバイステスト用のテスト信号を用いることなく、パラレル制御回路が、テスト信号に同期するパラレルの制御信号を用いてテストモジュールを制御することができる。また、テストコントローラーが、テストモジュールとの間でシリアルデータを送信又は受信することができる。
【００１４】
その場合に、テストモジュールが、第１又は第２のテストコントローラーからシリアルインターフェース回路を介して受信されるデータを格納するメモリーと、メモリーに格納されているデータをアナログ信号に変換するＤ／Ａコンバーターと、Ｄ／Ａコンバーターから出力されるアナログ信号を第１又は第２の半導体装置に供給するアナログ回路とを含むようにしても良い。それにより、試験回路にアナログ回路が含まれていなくても、半導体装置にアナログ信号を供給して試験を行うことができる。
【００１５】
あるいは、テストモジュールが、第１又は第２の半導体装置から出力されるアナログ信号が供給されるアナログ回路と、アナログ回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバーターと、Ａ／Ｄコンバーターから出力されるデジタル信号を格納するメモリーと、メモリーからデジタル信号を読み出して演算を行い、演算結果をシリアルデータとしてシリアルインターフェース回路を介して第１又は第２のテストコントローラーに送信する演算部とを含むようにしても良い。それにより、試験回路にアナログ回路が含まれていなくても、半導体装置から出力されるアナログ信号を処理して試験を行うことができる。
【００１６】
以上において、試験装置が、第１及び第２のテストコントローラーをＬＡＮ（ローカルエリア・ネットワーク）に接続するハブをさらに備えるようにしても良い。それにより、ホストコンピューターは、ＬＡＮを介して複数のテストコントローラーに試験プログラムを配信したり、又は、複数のテストコントローラーからＬＡＮを介して試験結果データを取得したりすることができる。
【００１７】
本発明の第２の観点に係る試験システムは、上記いずれかの試験装置と、ＬＡＮを介してホストコンピューターに接続され、試験対象の半導体装置に関する機種情報又は試験結果データを格納するサーバーとを備える。それにより、ホストコンピューターが、サーバーに格納されている機種情報を取得したり、又は、複数のテストコントローラーから得られる試験結果データをサーバーに保管したりすることができる。その結果、各種の半導体装置に対して、効率的なデータ処理を行うことができる。
【００１８】
この試験システムは、ＬＡＮを介してホストコンピューターに接続されたウエハープローバー又はＩＣテストハンドラーをさらに備えるようにしても良い。それにより、ホストコンピューターが、サーバーに格納されている機種情報をウエハープローバー又はＩＣテストハンドラーに転送したり、又は、複数のテストコントローラーから得られる試験結果データをウエハープローバー又はＩＣテストハンドラーから得られる半導体装置の識別データにマージしてサーバーに保管したりすることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る試験システムの構成例を示すブロック図。
【図２】図１に示すテストユニットの一部の構成例を示すブロック図。
【図３】複数のテストモジュールを同期させる動作を説明するためのブロック図。
【図４】複数のテストモジュールを同期させる動作を説明するためのタイミング図。
【図５】図２に示すアナログフロントエンドモジュールの構成を示すブロック図。
【図６】図１に示すテストヘッドのインターフェースの構成例を示すブロック図。
【図７】ホストコンピューターと１つのテストコントローラー間の信号の波形を示す図。
【図８】ホストコンピューターと複数のテストコントローラー間の信号の送受信を示す図。
【図９】テストコントローラーの動作例を示すフローチャート。
【図１０】ホストコンピューターの動作例を示すフローチャート。
【図１１】ＩＣテストハンドラーの動作例を示すフローチャート。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜試験システム＞
図１は、本発明の一実施形態に係る試験システムの構成例を示すブロック図である。図１に示すように、この試験システムは、テストヘッド１００と、ホストコンピューター２００と、電源ユニット３００と、ウエハープローバー（又は、ＩＣテストハンドラー）４００と、サーバー５００とを含んでいる。ここで、少なくともテストヘッド１００及びホストコンピューター２００は、本発明の一実施形態に係る試験装置を構成している。
【００２１】
テストヘッド１００は、複数の半導体装置（ＤＵＴ）をそれぞれ試験する複数のテストユニット１１０と、各々のテストユニット１１０が接続されたテストユニット基板１２０と、インターフェース１３０と、ハブ１４０と、テスト基板１５０とを含んでおり、一度に複数の半導体装置を試験することができる。図１においては、一例として、４つの半導体装置１〜４をそれぞれ試験する４つのテストユニット１１０が示されている。
【００２２】
各々のテストユニット１１０は、テストコントローラーが搭載された少なくとも１つの基板を含んでいる。例えば、図１に示すように、各々のテストユニット１１０は、テストコントローラー基板１１０ａと、デバイス電源供給基板１１０ｂと、オプション基板１１０ｃとを含んでも良い。
【００２３】
テストコントローラー基板１１０ａには、テストコントローラー、ピンエレクトロニクス、及び、リレーコントローラー等が搭載されている。テストコントローラー基板１１０ａは、テストユニット基板１２０を介して、インターフェース１３０及びハブ１４０に接続されている。
【００２４】
デバイス電源供給基板１１０ｂには、電源ユニット３００から供給される電源電圧を安定化して試験対象の半導体装置に供給する安定化電源回路が搭載されている。オプション基板１１０ｃには、例えば、Ｄ／Ａコンバーター（デジタル／アナログ変換器）又はＡ／Ｄコンバーター（アナログ／デジタル変換器）を含むアナログフロントエンドモジュール等のオプションのテストモジュールが搭載されている。
【００２５】
テストコントローラー基板１１０ａに搭載されたテストコントローラーは、テストユニット基板１２０を介して、デバイス電源供給基板１１０ｂに搭載された安定化電源回路や、オプション基板１１０ｃに搭載されたテストモジュールを制御する。なお、オプションのテストモジュールは、ＢＯＳＴ（Build-Out Self Test）装置（外部試験補助装置）として、テスト基板１５０上に実装されても良い。テスト基板１５０は、複数のリレー等を含み、試験対象の半導体装置１〜４を複数のテストユニット１１０にそれぞれ電気的に接続する。
【００２６】
インターフェース１３０は、複数のテストユニット１１０のテストコントローラーに接続されていると共に、ホストコンピューター２００との間で信号の送受信を行う。インターフェース１３０とホストコンピューター２００との間の信号伝送はパラレル伝送が望ましいが、パラレル入出力ポートを備えていないパーソナルコンピューター（ＰＣ）でもホストコンピューター２００として使用できるように、本実施形態においては、ＵＳＢ（Universal Serial Bus）規格のバスを介してシリアル伝送が行われる。
【００２７】
ハブ１４０は、複数のテストユニット１１０のテストコントローラーをＬＡＮ（ローカルエリア・ネットワーク）に接続する。それにより、ホストコンピューター２００は、ＬＡＮを介して複数のテストコントローラーに試験プログラムを配信したり、又は、複数のテストコントローラーからＬＡＮを介して試験結果データを取得したりすることができる。
【００２８】
各々のテストユニット１１０は、スタンドアローンでも動作できるように、ＬＡＮ若しくはコンピューターからの割り込み入力又はＬＡＮ若しくはコンピューターへの割り込み出力のための端子と、キーボードやマウスを接続するためのＵＳＢ端子と、モニター用のＨＤＭＩ（登録商標）端子とを有しても良い。
【００２９】
ハブ１４０と、ホストコンピューター２００と、ウエハープローバー（又は、ＩＣテストハンドラー）４００と、サーバー５００とは、ＬＡＮを介して互いに接続されている。ホストコンピューター２００は、インターフェース１３０を介して、複数のテストユニット１１０の試験動作（試験の開始及び終了）を制御すると共に、試験のステータスを表すビジー信号や試験結果を表すパス信号及びフェイル信号等の割り込み信号を制御する。
【００３０】
ウエハープローバー（又は、ＩＣテストハンドラー）４００は、ＧＰＩＢ（General Purpose Interface Bus）規格のバスを介してホストコンピューター２００に接続されると共に、ＬＡＮを介してホストコンピューター２００に接続されている。ウエハープローバー（又は、ＩＣテストハンドラー）４００は、半導体ウエハーに含まれている複数の半導体装置（又は、パッケージされた複数の半導体装置）を、テスト基板１５０に順次接続する。サーバー５００は、試験対象の半導体装置に関する機種情報又は試験結果データを格納する。
【００３１】
＜テストユニット＞
図２は、図１に示すテストユニットの一部の構成例を示すブロック図である。図２においては、一例として、第１の半導体装置（ＤＵＴ）１を試験する第１のテストユニットの構成が示されているが、他のテストユニットの構成もこれと同様で良い。
【００３２】
図２に示すように、テストユニット１１０は、クロック信号生成回路１０と、シーケンスコントローラー２０と、試験回路３０と、パラレル制御回路４０と、シリアルインターフェース（Ｉ／Ｆ）回路５０と、高速クロック信号生成回路６０と、テストコントローラー７０とを含んでいる。また、テストユニット１１０は、オプションのテストモジュールの一例として、アナログフロントエンドモジュール８０を含んでも良い。
【００３３】
クロック信号生成回路１０〜テストコントローラー７０は、基本テストモジュールとしてテストコントローラー基板１１０ａに搭載されており、アナログフロントエンドモジュール８０は、オプション基板１１０ｃに搭載されている。なお、図２においては、デバイス電源供給基板１１０ｂは省略されている。
【００３４】
クロック信号生成回路１０は、所定の周波数を有する第１のクロック信号ＣＫ１を生成する。シーケンスコントローラー２０は、第１のクロック信号ＣＫ１を分周して第２のクロック信号（シーケンス制御クロック信号）ＣＫ２を生成する。
【００３５】
試験回路３０は、第２のクロック信号ＣＫ２に同期してＤＵＴテスト信号を生成し、ＤＵＴテスト信号を半導体装置１に供給して半導体装置１の設定又は制御を行う。また、試験回路３０は、半導体装置１から出力されるＤＵＴ出力信号を受信して、フェイルデータをフェイルデータメモリー３５に格納する。
【００３６】
パラレル制御回路４０は、第２のクロック信号ＣＫ２に同期してパラレルの制御信号を生成し、パラレルの制御信号をアナログフロントエンドモジュール８０に供給する。シリアルインターフェース回路５０は、テストコントローラー７０とアナログフロントエンドモジュール８０との間でシリアルデータを伝送する。
【００３７】
高速クロック信号生成回路６０は、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期する第３のクロック信号（高速クロック信号）ＣＫ３を生成して、第３のクロック信号ＣＫ３をアナログフロントエンドモジュール８０に供給する。また、基本テストモジュールは、アナログフロントエンドモジュール８０に電源電圧を供給する。
【００３８】
テストコントローラー７０は、例えば、ＣＰＵ（中央演算装置）と、幾つかのメモリーと、入出力部とを含むＭＣＵ（マイクロコントローラー）等で構成される。また、テストコントローラー７０は、シーケンスコントローラー２０、試験回路３０、パラレル制御回路４０、シリアルインターフェース回路５０、及び、高速クロック信号生成回路６０を制御する。
【００３９】
以上の構成により、試験回路３０によって生成されるデバイステスト用のＤＵＴテスト信号を用いることなく、パラレル制御回路４０が、ＤＵＴテスト信号に同期するパラレルの制御信号を用いてアナログフロントエンドモジュール８０を制御することができる。また、テストコントローラー７０が、アナログフロントエンドモジュール８０との間でシリアルデータを送信又は受信することができる。
【００４０】
さらに、テストコントローラー７０は、デバイステスト用のＤＵＴテスト信号よりも高速な第３のクロック信号ＣＫ３を用いて、アナログフロントエンドモジュール８０をＤＵＴテスト信号に同期して高速動作させることができる。
【００４１】
具体的な回路例として、試験回路３０は、パターンメモリー３１と、タイミングジェネレーター３２と、波形フォーマッター（波形生成部）３３と、ピンエレクトロニクス３４と、フェイルデータメモリー３５とを含んでも良い。
【００４２】
パターンメモリー３１は、出力データ、タイミングデータ、波形データ、及び、期待値データを格納している。タイミングジェネレーター３２は、第１のクロック信号ＣＫ１が供給されて動作し、第２のクロック信号ＣＫ２に同期して、ＤＵＴテスト信号を生成するために必要なタイミングを発生する。
【００４３】
波形フォーマッター３３は、パターンメモリー３１に格納されている出力データ、タイミングデータ、及び、波形データに基づいて、タイミングジェネレーター３２が発生するタイミングに従って所定数のＤＵＴテスト信号（例えば、テストパターン信号）を生成する。
【００４４】
ピンエレクトロニクス３４は、ドライバー、コンパレーター、及び、ＰＭＵ（Programmable Measurement Unit：プログラマブル測定部）に加えて、半導体装置１との間で信号をやり取りするための複数の接続ピン（電源端子及び信号端子）を備えている。それらの接続ピンの少なくとも一部は、半導体装置１を試験する際に、半導体装置１の対応する端子に電気的に接続される。それにより、ピンエレクトロニクス３４は、半導体装置１に対して、電源電圧を供給すると共に、ドライバーによってＤＵＴテスト信号を供給することができる。
【００４５】
一方、ピンエレクトロニクス３４は、半導体装置１から出力される所定数のＤＵＴ出力信号を受信し、コンパレーターによってＤＵＴ出力信号のレベルを判定することにより、ＤＵＴ出力データを得ることができる。試験回路３０内の図示しない論理回路は、ＤＵＴ出力データと、パターンメモリー３１の期待値データとを比較した結果得られるフェイルデータを、フェイルデータメモリー３５に格納する。テストコントローラー７０は、フェイルデータメモリー３５からフェイルデータを読み出すことによって、試験された半導体装置１が良品であるか不良品であるかを判定するようにしても良い。ＰＭＵは、半導体装置１のＤＣ（直流）試験のために、半導体装置１に電圧を印加して電流を測定し、又は、半導体装置１に電流を供給して電圧を測定する。
【００４６】
パラレル制御回路４０は、アナログフロントエンドモジュール８０を制御するために、ＡＦＥ（アナログフロントエンド）制御メモリー４１と、ＡＦＥ制御タイミングジェネレーター４２と、ＡＦＥ波形フォーマッター（波形生成部）４３と、ＡＦＥドライバー４４とを含んでも良い。
【００４７】
ＡＦＥ制御メモリー４１は、例えば、ＲＡＭ、ＲＯＭ、又は、ＥＥＰＲＯＭ等で構成され、制御データを格納している。ＡＦＥ制御タイミングジェネレーター４２は、第２のクロック信号ＣＫ２に同期して、パラレルの制御信号を生成するために必要なタイミングを発生する。
【００４８】
ＡＦＥ波形フォーマッター４３は、例えば、各種の論理回路で構成され、ＡＦＥ制御タイミングジェネレーター４２が発生するタイミングに従ってＡＦＥ制御メモリー４１から制御データを読み出すことにより、パラレルの制御信号を生成する。それにより、予め設定された制御データに基づいて、ＤＵＴテスト信号に同期するパラレルの制御信号を生成することができる。ＡＦＥドライバー４４は、ＡＦＥ波形フォーマッター４３によって生成されるパラレルの制御信号をアナログフロントエンドモジュール８０に供給する。
【００４９】
アナログフロントエンドモジュール８０は、パラレルの制御信号に従って所定数のＤＵＴテスト信号を生成し、ＤＵＴテスト信号を半導体装置１に供給して半導体装置１の設定又は制御を行うことができる。また、アナログフロントエンドモジュール８０は、半導体装置１から出力される所定数のＤＵＴ出力信号を受信し、ＤＵＴ出力信号に基づいて試験結果データを得ることができる。
【００５０】
アナログフロントエンドモジュール８０を制御するためのパラレル制御回路４０は、試験機能を必要としないので、半導体装置１を試験するための試験回路３０よりも簡素な回路構成で実現できる。従って、アナログフロントエンドモジュール８０を制御するためにＤＵＴテスト信号を使用する場合と比較して、本実施形態に係る試験システムは、コスト及び基板面積の点で優位性を有している。
【００５１】
シリアルインターフェース回路５０は、アナログフロントエンドモジュール８０にシリアルデータを送信する送信回路と、アナログフロントエンドモジュール８０から送信されるシリアルデータを受信する受信回路とを含んでも良い。
【００５２】
高速クロック信号生成回路６０は、同期回路６１を含んでも良い。同期回路６１は、テストコントローラー７０から供給されるテストスタート信号Ｓ１が活性化されているときに、第１のクロック信号ＣＫ１に同期してシーケンスコントローラースタート信号Ｓ２を生成する。
【００５３】
シーケンスコントローラー２０は、シーケンスコントローラースタート信号Ｓ２に応答して第１のクロック信号ＣＫ１の分周を開始することにより、第２のクロック信号ＣＫ２を生成する。それにより、テストスタート信号Ｓ１の活性化のタイミングが第１のクロック信号ＣＫ１に同期していなくても、第２のクロック信号ＣＫ２の生成開始のタイミングを第１のクロック信号ＣＫ１に同期させることができる。
【００５４】
＜テストモジュールの同期動作＞
図３は、基本テストモジュールとアナログフロントエンドモジュールとを同期させる動作を説明するためのブロック図である。また、図４は、基本テストモジュールとアナログフロントエンドモジュールとを同期させる動作を説明するためのタイミングチャートである。
【００５５】
図３に示すように、クロック信号生成回路１０は、水晶振動子等を用いて発振を行う発振器１１と、発振器１１の出力信号に基づいて第１のクロック信号ＣＫ１及び分周クロック信号ＣＫ１ａを発生するプログラマブルクロック信号発生器１２とを含んでいる。例えば、図４に示すように、分周クロック信号ＣＫ１ａは、第１のクロック信号ＣＫ１を２分周したものであり、第１のクロック信号ＣＫ１に同期している。
【００５６】
テストコントローラー７０から供給されるテストスタート信号Ｓ１は、クロック信号生成回路１０が生成する第１のクロック信号ＣＫ１及び分周クロック信号ＣＫ１ａに同期していない。そこで、高速クロック信号生成回路６０の同期回路６１は、分周クロック信号ＣＫ１ａの立ち上がりエッジにおいてテストスタート信号Ｓ１をラッチし、分周クロック信号ＣＫ１ａの次の立ち上がりエッジにおいてラッチを解除することにより、図４に示す内部ラッチ信号を生成する。
【００５７】
さらに、同期回路６１は、第１のクロック信号ＣＫ１の立ち上がりエッジにおいて内部ラッチ信号をラッチし、第１のクロック信号ＣＫ１の次の立ち上がりエッジにおいてラッチを解除することにより、第１のクロック信号ＣＫ１の１周期の期間において活性化されるシーケンスコントローラースタート信号Ｓ２を生成する。そのために、同期回路６１は、Ｄ型フリップフロップ等で構成される複数のラッチ回路を含んでいる。
【００５８】
シーケンスコントローラー２０は、分周回路を含んでおり、シーケンスコントローラースタート信号Ｓ２の活性化が終了するタイミングで、第１のクロック信号ＣＫ１の分周を開始して、第２のクロック信号ＣＫ２を生成する。第２のクロック信号ＣＫ２の周波数は、第１のクロック信号ＣＫ１で動作するシーケンスコントローラー２０のステートマシンの動作周期によって定められる。即ち、ステートマシンの動作周期に対応する状態遷移数で第１のクロック信号ＣＫ１を分周することにより、第２のクロック信号ＣＫ２が生成される。
【００５９】
例えば、第１のクロック信号ＣＫ１の周波数が１００ＭＨｚで、ステートマシンの動作周期に対応する状態遷移数が「８」であれば、第２のクロック信号ＣＫ２の周波数は１２．５ＭＨｚとなる。一般に、第２のクロック信号ＣＫ２の周波数は、分周クロック信号ＣＫ１ａの周波数よりも低く設定される。
【００６０】
試験回路３０（図２）のタイミングジェネレーター３２は第２のクロック信号ＣＫ２に同期して動作するので、試験回路３０によって生成されるＤＵＴテスト信号の最高周波数は、第２のクロック信号ＣＫ２の周波数と等しくなる。また、パラレル制御回路４０（図２）のＡＦＥ制御タイミングジェネレーター４２も第２のクロック信号ＣＫ２に同期して動作するので、パラレル制御回路４０によって生成されるパラレル制御信号の最高周波数も、第２のクロック信号ＣＫ２の周波数と等しくなる。
【００６１】
ＡＦＥ制御タイミングジェネレーター４２は、第２のクロック信号ＣＫ２に同期して、高速クロックイネーブル信号Ｓ３を設定期間において活性化する。高速クロックイネーブル信号Ｓ３が活性化されている期間において、高速クロック信号生成回路６０が、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期する第３のクロック信号ＣＫ３を生成して、第３のクロック信号ＣＫ３をアナログフロントエンドモジュール８０に供給する。
【００６２】
高速クロック信号生成回路６０は、高速クロックイネーブル信号Ｓ３が活性化されている期間において第１のクロック信号ＣＫ１を分周して第３のクロック信号ＣＫ３を生成する分周回路６２を含んでも良い。例えば、図４に示すように、第３のクロック信号ＣＫ３は、第１のクロック信号ＣＫ１を２分周したものであり、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期している。
【００６３】
このように、ＤＵＴテスト信号及びパラレル制御信号は第２のクロック信号ＣＫ２に同期しており、第３のクロック信号ＣＫ３は第１のクロック信号ＣＫ１に同期している。ここで、第２のクロック信号ＣＫ２は第１のクロック信号ＣＫ１に同期しているので、ＤＵＴテスト信号及びパラレル制御信号と第３のクロック信号ＣＫ３との間の同期化（位相合わせ）を行うことができる。
【００６４】
＜アナログフロントエンドモジュール＞
次に、本発明の一実施形態に係る試験システムにおいて用いられるアナログフロントエンドモジュールについて、図２及び図５を参照しながら説明する。
【００６５】
図５は、図２に示すアナログフロントエンドモジュールの一部の構成例を示すブロック図である。図５においては、半導体装置（ＤＵＴ）１にアナログ信号を供給するアナログ信号供給系統８１〜８３と、半導体装置１から出力されるアナログ信号を処理するアナログ信号処理系統８４〜８７と、高速クロック信号入力回路８８とが示されている。
【００６６】
また、アナログフロントエンドモジュール８０は、半導体装置１との間で信号をやり取りするための複数の接続ピン（信号端子）を備えている。それらの接続ピンの少なくとも一部は、半導体装置１を試験する際に、半導体装置１の対応する端子に電気的に接続される。それにより、アナログフロントエンドモジュール８０は、半導体装置１にＤＵＴテスト信号を供給すると共に、半導体装置１から出力されるＤＵＴ出力信号を受信することができる。
【００６７】
半導体装置１を試験する際には、試験回路３０が、ＤＵＴテスト信号を半導体装置１に供給して半導体装置１の設定又は制御を行うようにしても良い。また、パラレル制御回路４０が、パラレルの制御信号をアナログフロントエンドモジュール８０に供給してアナログフロントエンドモジュール８０の設定又は制御を行うようにしても良い。
【００６８】
アナログフロントエンドモジュール８０は、アナログ信号供給系統において、メモリー８１と、Ｄ／Ａコンバーター（ＤＡＣ）８２と、アナログ回路８３とを含んでいる。メモリー８１は、例えば、ＲＡＭ等で構成され、テストコントローラー７０からシリアルインターフェース回路５０を介して受信されるシリアルデータを格納する。Ｄ／Ａコンバーター８２は、メモリー８１に格納されているデータをアナログ信号に変換する。
【００６９】
アナログ回路８３は、例えば、所定のゲインを有するオペアンプ又はボルテージフォロアー等で構成され、Ｄ／Ａコンバーター８２から出力されるアナログ信号を必要に応じて増幅等して、得られたアナログ信号Ａ１を半導体装置１に供給する。それにより、試験回路３０にアナログ回路が含まれていなくても、半導体装置１にアナログ信号を供給して試験を行うことができる。
【００７０】
例えば、半導体装置１は、Ａ／Ｄコンバーターを含んでおり、アナログフロントエンドモジュール８０から供給されるアナログ信号Ａ１をデジタル信号に変換し、ＤＵＴ出力信号として出力する。試験回路３０は、半導体装置１から出力されるＤＵＴ出力信号を受信して、フェイルデータをフェイルデータメモリー３５に格納する。
【００７１】
また、アナログフロントエンドモジュール８０は、アナログ信号処理系統において、アナログ回路８４と、Ａ／Ｄコンバーター（ＡＤＣ）８５と、メモリー８６と、演算部８７とを含んでいる。図５においては、メモリー８６の一例として、ＦＩＦＯ（First In First Out）方式のメモリーが示されている。
【００７２】
高速クロック信号入力回路８８は、例えば、バッファー回路等で構成され、高速クロック信号生成回路６０によって生成される第３のクロック信号ＣＫ３を入力し、Ａ／Ｄコンバーター８５、メモリー８６、及び、演算部８７に、第３のクロック信号ＣＫ３を供給する。
【００７３】
アナログ回路８４は、例えば、所定のゲインを有するオペアンプ又はフィルター等で構成され、半導体装置１から出力されるアナログ信号Ａ２が供給されて、必要に応じて増幅又はフィルター処理等を行う。Ａ／Ｄコンバーター８５は、第３のクロック信号ＣＫ３に同期して、アナログ回路８４から出力されるアナログ信号をデジタル信号に変換する。メモリー８６は、例えば、ＲＡＭ等で構成され、第３のクロック信号ＣＫ３に同期して、Ａ／Ｄコンバーター８５から出力されるデジタル信号を格納する。
【００７４】
演算部８７は、例えば、各種の論理回路で構成され、第３のクロック信号ＣＫ３に同期してメモリー８６からデジタル信号を読み出して演算を行い、演算結果を表す試験結果データをシリアルデータとして、シリアルインターフェース回路５０を介してテストコントローラー７０に送信する。それにより、試験回路３０にアナログ回路が含まれていなくても、半導体装置１から出力されるアナログ信号を処理して試験を行うことができる。
【００７５】
例えば、半導体装置１は、ＤＡＣ（Ｄ／Ａコンバーター）を含んでおり、試験回路３０から供給されるＤＵＴテスト信号をアナログ信号Ａ２に変換して出力する。従って、アナログ信号Ａ２は、ＤＵＴテスト信号に同期して出力される。ＤＵＴテスト信号と第３のクロック信号ＣＫ３とは同期化されているので、アナログフロントエンドモジュール８０は、第３のクロック信号ＣＫ３に同期してアナログ信号をデジタイズすることにより、アナログ信号をコヒーレント信号処理することができる。その結果、短時間で高精度の試験が可能となる。
【００７６】
コヒーレント信号処理の具体例として、アナログフロントエンドモジュール８０は、周期性を有するアナログ信号を２Ｎ個（Ｎは自然数）のデジタル信号に正確にサンプリングすることによって、ＦＦＴ（高速フーリエ変換）演算を高速に精度良く行うことができる。あるいは、アナログフロントエンドモジュール８０は、アナログ信号の過渡特性（立ち上がりや立ち下がり）を、短時間（少ないメモリー容量）で正確にデジタイズすることができる。
【００７７】
＜インターフェース＞
図６は、図１に示すテストヘッドのインターフェースの構成例を示すブロック図である。インターフェース１３０は、例えば、半導体集積回路装置で構成され、複数のテストユニット１１０のテストコントローラーとホストコンピューター２００との間で信号を伝送する。図６には、一例として、第１〜第４のテストユニット１１０にそれぞれ設けられたテストコントローラーＴＣ１〜ＴＣ４が示されている。ホストコンピューター２００は、ＵＳＢ規格のバスを介してインターフェース１３０を制御する。
【００７８】
図６に示すように、インターフェース１３０は、例えば、ＵＳＢインターフェースを含むシリアル通信部１３１と、出力ポートレジスター１３２と、複数の出力バッファー１３３と、複数の入力バッファー１３４と、入力ポートレジスター１３５とを含んでいる。出力バッファー１３３は、テストコントローラーＴＣ１〜ＴＣ４の複数の入力端子に接続されており、入力バッファー１３４は、テストコントローラーＴＣ１〜ＴＣ４の複数の出力端子に接続されている。
【００７９】
シリアル通信部１３１は、ＵＳＢ規格のバスを介してホストコンピューター２００との間でシリアル通信を行う。それにより、シリアル通信部１３１は、ホストコンピューター２００からの命令に従って、ホストコンピューター２００から受信される信号を出力ポートレジスター１３２に書き込む。
【００８０】
出力ポートレジスター１３２は、シリアル通信部１３１によってホストコンピューター２００から受信される信号を一時的に格納する。複数の出力バッファー１３３は、出力ポートレジスター１３２に格納されている信号をテストコントローラーＴＣ１〜ＴＣ４に出力する。
【００８１】
複数の入力バッファー１３４は、テストコントローラーＴＣ１〜ＴＣ４から受信される信号を入力ポートレジスター１３５に出力する。入力ポートレジスター１３５は、入力バッファー１３４によってテストコントローラーＴＣ１〜ＴＣ４から受信される信号を一時的に格納する。シリアル通信部１３１は、ホストコンピューター２００からの命令に従って、入力ポートレジスター１３５に格納されている信号を読み出してホストコンピューター２００に送信する。
【００８２】
以上の構成によれば、シリアル通信部１３１は、出力ポートレジスター１３２に複数の制御信号を書き込むことによって、複数のテストコントローラーＴＣ１〜ＴＣ４を同時に制御することができる。また、シリアル通信部１３１は、複数のテストコントローラーＴＣ１〜ＴＣ４から同時に出力された複数の制御信号を、入力ポートレジスター１３５から読み出すことができる。
【００８３】
例えば、出力ポートレジスター１３２の格納領域Ａ１〜Ａ４は、テストコントローラーＴＣ１〜ＴＣ４に供給される４つのリセット信号を格納し、格納領域Ｂ１〜Ｂ４は、テストコントローラーＴＣ１〜ＴＣ４に供給される４つのスタート信号を格納する。また、入力ポートレジスター１３５の格納領域Ｃ１〜Ｃ４は、テストコントローラーＴＣ１〜ＴＣ４から出力される４つのビジー信号を格納し、格納領域Ｄ１〜Ｄ４は、テストコントローラーＴＣ１〜ＴＣ４から出力される４つのパス信号を格納し、格納領域Ｅ１〜Ｅ４は、テストコントローラーＴＣ１〜ＴＣ４から出力される４つのフェイル信号を格納する。
【００８４】
ここで、ホストコンピューター２００とシリアル通信部１３１との間の通信動作はバイト単位で行われる。従って、ホストコンピューター２００と複数のテストコントローラーＴＣ１〜ＴＣ４との間で複数の制御信号（例えば、第１〜第４のビジー信号）がそれぞれ伝送される場合に、それらの制御信号のビット数の合計が１バイト（例えば、８ビット）以内であれば、ホストコンピューター２００と１つのテストコントローラーとが通信を行う場合と比較して通信時間が増加することはない。
【００８５】
また、上記の場合に、制御信号の種類は多くても５種類であり、ＵＳＢ規格のインターフェースの伝送速度が高速であるので、制御信号の伝送時間は、実際に半導体装置の試験を行っている時間と比較して極めて短い。このように、一度に複数の半導体装置を試験する場合においても、オーバーヘッド時間（実際に半導体装置の試験を行っている時間以外に、試験を行うために間接的に必要となる時間）が殆ど増加しないので、１つの半導体装置を試験する場合と比較して試験時間は略同じになる。
【００８６】
一例として、テストコントローラーＴＣ１が第１の半導体装置の試験を制御すると共に、テストコントローラーＴＣ２が第２の半導体装置の試験を制御する場合について説明する。その場合に、インターフェース１３０は、ホストコンピューター２００から受信される第１の信号及び第２の信号を、テストコントローラーＴＣ１及びＴＣ２にパラレルに送信する。例えば、第１の信号は、テストコントローラーＴＣ１に試験開始を指示するスタート信号であり、第２の信号は、テストコントローラーＴＣ２に試験開始を指示するスタート信号である。
【００８７】
また、インターフェース１３０は、テストコントローラーＴＣ１及びＴＣ２からパラレルに受信される第３の信号及び第４の信号を、ホストコンピューター２００に送信する。例えば、第３の信号は、テストコントローラーＴＣ１から出力されるビジー信号であり、第４の信号は、テストコントローラーＴＣ２から出力されるビジー信号である。
【００８８】
インターフェース１３０において、出力ポートレジスター１３２は、ホストコンピューター２００から受信される第１及び第２の信号を一時的に格納する。また、入力ポートレジスター１３５は、テストコントローラーＴＣ１及びＴＣ２から受信される第３及び第４の信号を一時的に格納する。それにより、インターフェース１３０とホストコンピューター２００との間でシリアル信号の送受信を行う場合においても、シリアル信号とパラレル信号との変換が可能になる。
【００８９】
本実施形態によれば、複数の半導体装置の試験をそれぞれ制御するために複数のテストコントローラーが設けられると共に、試験全体を制御するホストコンピューター２００との間で信号の送受信を行うインターフェース１３０が設けられ、複数のテストコントローラーとインターフェース１３０との間でパラレルに信号が伝送される。従って、一度に複数の半導体装置を試験する場合においても、１つの半導体装置を試験する場合と比較してオーバーヘッド時間が殆ど増加しない。その結果、一度に複数の半導体装置を試験する場合に、試験効率を高めることができる。
【００９０】
＜試験システムの動作例＞
次に、図１に示す試験システムの動作例について、図１、図２、及び、図６〜図１１を参照しながら説明する。図７は、ホストコンピューターと１つのテストコントローラーとの間で送受信される信号の波形を示すタイミングチャートである。図７（Ａ）は、通常測定時における信号の波形を表しており、図７（Ｂ）は、リセット時における信号の波形を表している。ここでは、一例として、ホストコンピューターＨＣがテストコントローラーＴＣと通信を行う場合について説明する。
【００９１】
ホストコンピューターＨＣは、試験開始を指示するローアクティブのスタート信号ＳＴＡＲＴバー、又は、試験のリセットを指示するハイアクティブのリセット信号ＲＥＳＥＴを、インターフェース１３０を介してテストコントローラーＴＣに送信する。また、テストコントローラーＴＣは、試験のステータスを表すローアクティブのビジー信号ＢＵＳＹバー、及び、試験結果を表すハイアクティブのパス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬを、インターフェース１３０を介してホストコンピューターＨＣに送信する。さらに、図７には、半導体装置の試験のタイミングも示されている。
【００９２】
通常測定時においては、図７（Ａ）に示すように、ホストコンピューターＨＣが、スタート信号ＳＴＡＲＴバーをローレベルに活性化する。それに応答して、テストコントローラーＴＣは、ビジー信号ＢＵＳＹバーをローレベルに活性化する。その際に、テストコントローラーＴＣは、パス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬをローレベルに非活性化して試験結果をリセットしても良い。また、テストコントローラーＴＣが、試験を開始するように試験回路３０を制御するので、テストユニット１１０において半導体装置の試験が開始する。
【００９３】
半導体装置の試験が終了すると、テストコントローラーＴＣは、試験回路３０から通知される試験結果に従って、パス信号ＰＡＳＳとフェイル信号ＦＡＩＬとの内の一方をハイレベルに活性化する。図７に示す例においては、半導体装置が良品であると判定されて、パス信号ＰＡＳＳがハイレベルに活性化される。
【００９４】
その後、テストコントローラーＴＣは、ビジー信号ＢＵＳＹバーをハイレベルに非活性化することにより、試験の終了をホストコンピューターＨＣに通知する。ホストコンピューターＨＣは、ビジー信号ＢＵＳＹバーがハイレベルに非活性化されると、パス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬを取り込む。
【００９５】
また、ホストコンピューターＨＣは、ビジー信号ＢＵＳＹバーがハイレベルに非活性化されている間に、次の半導体装置の試験を開始させるために、スタート信号ＳＴＡＲＴバーをローレベルに活性化する。図７に示す例においては、次の半導体装置が不良品であると判定されて、フェイル信号ＦＡＩＬがハイレベルに活性化される。
【００９６】
試験のリセット時においては、図７（Ｂ）に示すように、ホストコンピューターＨＣが、リセット信号ＲＥＳＥＴをハイレベルに活性化する。それに応答して、テストコントローラーＴＣは、ビジー信号ＢＵＳＹバーをハイレベルに非活性化すると共に、パス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬをローレベルに非活性化して試験結果をリセットする。また、テストコントローラーＴＣが、試験を終了するように試験回路３０を制御するので、半導体装置の試験が終了する。
【００９７】
図８は、ホストコンピューターと複数のテストコントローラーとＩＣテストハンドラーとの間における信号の送受信を示す図である。図８には、一例として、４つのテストコントローラーＴＣ１〜ＴＣ４が示されている。ＩＣテストハンドラー４００は、処理の終了等を知らせるＳＲＱ（サービスリクエスト）信号を、ＧＰＩＢ規格のバスを介してホストコンピューター２００に送信する。また、ホストコンピューター２００は、試験結果を表すハイアクティブのパス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬを、ＧＰＩＢ規格のバスを介してＩＣテストハンドラー４００に送信する。
【００９８】
試験開始前において、テストコントローラーＴＣ１〜ＴＣ４は、第１〜第４のビジー信号ＢＵＳＹバーをハイレベル（Ｈ）に非活性化してホストコンピューター２００に送信する。また、ＩＣテストハンドラー４００は、試験対象の半導体装置１〜４がテスト基板１５０に電気的に接続されたことを通知するために、ＳＲＱ信号をローレベル（Ｌ）に活性化する。ホストコンピューター２００は、第１〜第４のビジー信号ＢＵＳＹバーが非活性化されているときにＳＲＱ信号が活性化されると、ポーリング処理を行うことにより、ＩＣテストハンドラー４００がＳＲＱ信号を活性化したことを特定する。
【００９９】
それにより、ホストコンピューター２００は、スタート信号ＳＴＡＲＴバーをローレベル（Ｌ）に活性化してテストコントローラーＴＣ１〜ＴＣ４に送信する。それに応答して、テストコントローラーＴＣ１〜ＴＣ４は、第１〜第４のビジー信号ＢＵＳＹバーをローレベル（Ｌ）に活性化してホストコンピューター２００に送信する。また、テストコントローラーＴＣ１〜ＴＣ４が、試験を開始するように第１〜第４の試験回路３０をそれぞれ制御するので、第１〜第４のテストユニット１１０において半導体装置１〜４の試験がそれぞれ開始する。
【０１００】
半導体装置１〜４の試験が終了すると、テストコントローラーＴＣ１〜ＴＣ４の各々は、それぞれの試験回路３０から通知される試験結果に従ってパス信号ＰＡＳＳとフェイル信号ＦＡＩＬとの内の一方を活性化し、パス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬを出力する。その後、テストコントローラーＴＣ１〜ＴＣ４は、第１〜第４のビジー信号ＢＵＳＹバーをハイレベル（Ｈ）に非活性化してホストコンピューター２００に送信することにより、試験の終了をホストコンピューター２００に通知する。
【０１０１】
ホストコンピューター２００は、第１〜第４のビジー信号ＢＵＳＹバーがハイレベルに非活性化されると、第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬを取り込む。その後、ホストコンピューター２００は、第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬをＩＣテストハンドラー４００に送信する。
【０１０２】
＜テストコントローラーの動作例＞
図９は、テストコントローラーの動作例を示すフローチャートである。電源投入後、リセット後、又は、試験終了後において、テストコントローラーは初期状態になっている。初期状態になると、ステップＳ１１において、テストコントローラーが、ビジー信号ＢＵＳＹバーをハイレベル（Ｈ）に非活性化してホストコンピューター２００に送信する。
【０１０３】
ステップＳ１２において、テストコントローラーが、スタート信号ＳＴＡＲＴバーがローレベル（Ｌ）に活性化されているか否かを判定する。スタート信号ＳＴＡＲＴバーが活性化されていなければ、処理がステップＳ１２を繰り返し、テストコントローラーは、スタート信号ＳＴＡＲＴバーが活性化されるのを待つ。スタート信号ＳＴＡＲＴバーが活性化されると、処理がステップＳ１３に移行する。
【０１０４】
ステップＳ１３において、テストコントローラーが、ビジー信号ＢＵＳＹバーをローレベル（Ｌ）に活性化してホストコンピューター２００に送信する。ステップＳ１４において、テストコントローラーが、試験を開始するように試験回路３０を制御するので、半導体装置の試験が開始する。
【０１０５】
半導体装置の試験が終了すると、ステップＳ１５において、テストコントローラーが、試験回路３０から通知される試験結果に従って、パス信号ＰＡＳＳとフェイル信号ＦＡＩＬとの内の一方を活性化し、パス信号ＰＡＳＳ及びフェイル信号ＦＡＩＬを送信する。その後、処理がステップＳ１１に戻り、テストコントローラーが、ビジー信号ＢＵＳＹバーをハイレベル（Ｈ）に非活性化してホストコンピューター２００に送信することにより、試験の終了をホストコンピューター２００に通知する。
【０１０６】
＜ホストコンピューターの動作例＞
図１０は、ホストコンピューターの動作例を示すフローチャートである。図１０に示すステップＳ２１において、ホストコンピューター２００が、テストコントローラーＴＣ１〜ＴＣ４から受信される第１〜第４のビジー信号ＢＵＳＹバーがハイレベル（Ｈ）に非活性化されているか否かを判定する。
【０１０７】
いずれかのビジー信号ＢＵＳＹバーが非活性化されていなければ、処理がステップＳ２１を繰り返し、ホストコンピューター２００は、第１〜第４のビジー信号ＢＵＳＹバーが非活性化されるのを待つ。第１〜第４のビジー信号ＢＵＳＹバーが非活性化されると、処理がステップＳ２２に移行する。
【０１０８】
ステップＳ２２において、ホストコンピューター２００が、ＩＣテストハンドラー４００によってＳＲＱ信号がローレベル（Ｌ）に活性化されたか否かを判定する。ＳＲＱ信号が活性化されていなければ、処理がステップＳ２２を繰り返し、ホストコンピューター２００は、ＳＲＱ信号が活性化されるのを待つ。ＳＲＱ信号が活性化されると、処理がステップＳ２３に移行する。
【０１０９】
ステップＳ２３において、ホストコンピューター２００が、スタート信号ＳＴＡＲＴバーをローレベル（Ｌ）に活性化してテストコントローラーＴＣ１〜ＴＣ４に送信する。それにより、第１〜第４のテストユニット１１０において、半導体装置１〜４の試験が開始する。
【０１１０】
ステップＳ２４において、ホストコンピューター２００が、テストコントローラーＴＣ１〜ＴＣ４から受信される第１〜第４のビジー信号ＢＵＳＹバーがハイレベル（Ｈ）に非活性化されているか否かを判定する。いずれかのビジー信号ＢＵＳＹバーが非活性化されていなければ、処理がステップＳ２４を繰り返し、ホストコンピューター２００は、第１〜第４のビジー信号ＢＵＳＹバーが非活性化されるのを待つ。第１〜第４のビジー信号ＢＵＳＹバーが非活性化されると、処理がステップＳ２５に移行する。
【０１１１】
ステップＳ２５において、ホストコンピューター２００が、テストコントローラーＴＣ１〜ＴＣ４から第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬが受信されたか否かを判定する。いずれかのパス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬが受信されていなければ、処理がステップＳ２５を繰り返し、ホストコンピューター２００は、第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬが受信されるのを待つ。第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬが受信されると、処理がステップＳ２１に戻る。
【０１１２】
＜ＩＣテストハンドラーの動作例＞
図１１は、ＩＣテストハンドラーの動作例を示すフローチャートである。ステップＳ３１において、ＩＣテストハンドラー４００が、半導体装置１〜４とテスト基板１５０との間の電気的な接続を完了すると、ＳＲＱ信号をローレベル（Ｌ）に活性化する。
【０１１３】
ステップＳ３２において、ＩＣテストハンドラー４００が、半導体装置１〜４に関する第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬが受信されたか否かを判定する。いずれかのパス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬが受信されていなければ、処理がステップＳ３２を繰り返し、ＩＣテストハンドラー４００は、第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬの受信を待つ。第１〜第４のパス信号ＰＡＳＳ及び第１〜第４のフェイル信号ＦＡＩＬが受信されると、処理がステップＳ３１に戻る。
【０１１４】
＜データ処理例＞
次に、図１に示す試験システムにおけるデータ処理例について、図１及び図８を参照しながら説明する。この例においては、複数の機器間におけるデータの伝送が、ＬＡＮを介して行われる。
【０１１５】
半導体装置の試験を開始する前に、ホストコンピューター２００が、オペレーターの操作に従って、試験プログラムを含むファイルをサーバー５００に対して要求し、サーバー５００から受信されたファイルをハードディスク等の格納部に格納する。また、ホストコンピューター２００は、格納部に格納されているファイルを読み出してテストコントローラーＴＣ１〜ＴＣ４に送信する。それにより、試験プログラムがテストコントローラーＴＣ１〜ＴＣ４にロードされる。この転送動作は、実試験時間に影響を与えない初期設定動作である。
【０１１６】
さらに、ホストコンピューター２００は、オペレーターの操作に従って、試験対象の半導体装置に関する機種情報をサーバー５００に対して要求し、サーバー５００から受信された機種情報を格納部に格納する。例えば、半導体装置がウエハーに形成されている場合に、機種情報は、ウエハー内における複数の半導体装置の配置や端子の位置に関するウエハー情報を含んでいる。また、半導体装置がパッケージされている場合に、機種情報は、パッケージの形状や端子の位置に関するパッケージ情報を含んでいる。
【０１１７】
ウエハープローバー（又は、ＩＣテストハンドラー）４００は、オペレーターの操作に従って、サーバー５００の格納部から機種情報を取得する。ウエハープローバーの場合には、ウエハー情報が設定され、ＩＣテストハンドラーの場合には、パッケージ情報が設定される。この転送動作は、実試験時間に影響を与えない初期設定動作である。
【０１１８】
半導体装置の試験が終了すると、テストコントローラーＴＣ１〜ＴＣ４には、それぞれの半導体装置の試験結果データ（特性データ）が格納されている。ホストコンピューター２００は、テストコントローラーＴＣ１〜ＴＣ４に対して試験結果データの要求を送信することにより、テストコントローラーＴＣ１〜ＴＣ４によって得られた試験結果データを取得する。しかしながら、試験結果データには、ウエハーの番号やウエハー内における半導体装置の位置に関する識別データ、又は、パッケージトレイ内における半導体装置の並び順番に関する識別データが含まれていない。
【０１１９】
そこで、ホストコンピューター２００は、ウエハープローバー（又は、ＩＣテストハンドラー）４００との通信によって識別データを取得し、取得された識別データを、テストコントローラーＴＣ１〜ＴＣ４との通信によって取得された試験結果データにマージ（付加）することにより、ウエハー１枚分のウエハーデータ又はパッケージロットデータを生成してサーバー５００に送信する。サーバー５００は、受信されたウエハーデータ又はパッケージロットデータを格納する。このようにして得られたウエハーデータ又はパッケージロットデータは、ウエハーやパッケージロット毎の検査履歴を管理するために重要なデータとなる。
【０１２０】
以上説明したように、本実施形態によれば、ＬＡＮを介してホストコンピューター２００に接続されたサーバー５００を設けることにより、ホストコンピューター２００が、サーバー５００に格納されている機種情報を取得したり、又は、複数のテストコントローラーから得られる試験結果データをサーバー５００に保管したりすることができる。その結果、各種の半導体装置に対して、効率的なデータ処理を行うことができる。
【０１２１】
さらに、ＬＡＮを介してホストコンピューター２００に接続されたウエハープローバー（又はＩＣテストハンドラー）４００を設けることにより、ホストコンピューター２００が、サーバー５００に格納されている機種情報をウエハープローバー（又はＩＣテストハンドラー）４００に転送することができる。あるいは、ホストコンピューター２００が、複数のテストコントローラーから得られる試験結果データをウエハープローバー（又はＩＣテストハンドラー）４００から得られる半導体装置の識別データにマージしてサーバー５００に保管することができる。
【０１２２】
本発明は、以上説明した実施形態に限定されるものではく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１２３】
１〜４…半導体装置、１０…クロック信号生成回路、１１…発振器、１２…プログラマブルクロック信号発生器、２０…シーケンスコントローラー、３０…試験回路、３１…パターンメモリー、３２…タイミングジェネレーター、３３…波形フォーマッター、３４…ピンエレクトロニクス、３５…フェイルデータメモリー、４０…パラレル制御回路、４１…ＡＦＥ制御メモリー、４２…ＡＦＥ制御タイミングジェネレーター、４３…ＡＦＥ波形フォーマッター、４４…ＡＦＥドライバー、５０…シリアルインターフェース回路、６０…高速クロック信号生成回路、６１…同期回路、６２…分周回路、７０…テストコントローラー、８０…アナログフロントエンドモジュール、８１、８６…メモリー、８２…Ｄ／Ａコンバーター、８３、８４…アナログ回路、８５…Ａ／Ｄコンバーター、８７…演算部、８８…高速クロック信号入力回路、１００…テストヘッド、１１０…テストユニット、１１０ａ…テストコントローラー基板、１１０ｂ…デバイス電源供給基板、１１０ｃ…オプション基板、１２０…テストユニット基板、１３０…インターフェース、１３１…シリアル通信部、１３２…出力ポートレジスター、１３３…出力バッファー、１３４…入力バッファー、１３５…入力ポートレジスター、１４０…ハブ、１５０…テスト基板、２００…ホストコンピューター、３００…電源ユニット、４００…ウエハープローバー（又は、ＩＣテストハンドラー）、５００…サーバー、ＴＣ１〜ＴＣ４…テストコントローラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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