(57)【要約】【課題】集積度の向上が可能な磁気メモリを提供する。【解決手段】実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２、第４磁性層と、中間層と、第１〜第３電極と、第４磁性層と、回路素子とを含む。第２磁性層と導電層との間に第１磁性層が配置される。中間層は、第１、第２磁性層の間に設けられる。第３磁性層は、中間層と第１磁性層との間に設けられる。第１電極は、構造体の第１部分と電気的に接続される。第２電極は、第１、第３磁性層の間に設けられる。第３電極は、構造体の第２部分と電気的に接続される。第４磁性層は、構造体の第３部分と絶縁されている。回路素子は、第１電極と接続された第１導電形の第１半導体層と、第２磁性層と接続された第１導電形の第２半導体層と、第１、第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む。【選択図】図１
2017059593.tif 000002
【特許請求の範囲】
【請求項１】
第１磁性層と導電層とを含む構造体と、
第２磁性層であって、前記第２磁性層と前記導電層との間に前記第１磁性層が配置された、前記第２磁性層と、
前記第２磁性層と前記第１磁性層との間に設けられた中間層と、
前記中間層と前記第１磁性層との間に設けられた第３磁性層と、
前記構造体の第１部分と電気的に接続された第１電極と、
前記第１磁性層と前記第３磁性層との間に設けられた第２電極と、
前記構造体の第２部分と電気的に接続された第３電極と、
前記構造体の第３部分と絶縁されて設けられた第４磁性層と、
回路素子であって、
前記第１電極と電気的に接続された第１導電形の第１半導体層と、
前記第２磁性層と電気的に接続された第１導電形の第２半導体層と、
前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層と
を含む、前記回路素子と、
を備えた磁気メモリ。
【請求項２】
前記導電層による第１抵抗部と、前記第１磁性層による第２抵抗部であって前記第１抵抗部と並列に接続された前記第２抵抗部と、を含む並列回路により、前記第１電極は、前記第２電極と接続された、請求項１記載の磁気メモリ。
【請求項３】
前記第１抵抗部の抵抗値は、前記第２抵抗部の抵抗値よりも低い、請求項２記載の磁気メモリ。
【請求項４】
前記導電層は、非磁性である、請求項１〜３のいずれか１つに記載の磁気メモリ。
【請求項５】
前記第１磁性層は、前記第２磁性層と静磁結合した、請求項１〜４のいずれか１つに記載の磁気メモリ。
【請求項６】
前記第２磁性層は、
第５磁性層と、
第６磁性層と、
前記第５磁性層と前記第６磁性層との間に設けられた非磁性層と、
を含み、
前記第５磁性層の磁化の向きは、前記第６磁性層の磁化の向きと反対である、請求項１〜５のいずれか１つに記載の磁気メモリ。
【請求項７】
前記第２磁性層および前記第２半導体層と電気的に接続された第１配線と、
前記第２電極と電気的に接続された第２配線と、
前記第３電極と電気的に接続された第３配線と、
をさらに備えた、請求項１〜６のいずれか１つに記載の磁気メモリ。
【請求項８】
前記回路素子は、正しきい値電圧Ｖｔｈおよび負しきい値電圧−Ｖｔｈを持ち、
読み出し動作のとき、
前記第１配線と前記第２配線との間の電圧Ｖｒは、
Ｖｒ＜|Ｖｔｈ|
であり、
書き込み動作のとき、
前記第１配線と前記第２配線との間の電圧Ｖｗは、
Ｖｔｈ≦Ｖｗ、又は−Ｖｗ≦−Ｖｔｈ
であり、
シフト動作のとき、
前記第２配線と前記第３配線との間の電圧Ｖｓｆは、
Ｖｗ≦Ｖｓｆ、又は−Ｖｓｆ≦−Ｖｗ
である、請求項７記載の磁気メモリ。
【請求項９】
第１外部端子と、
第２外部端子と、
第３外部端子と、
をさらに備え、
前記第１外部端子は、前記第１配線と電気的に接続され、
前記第２外部端子は、前記第２配線と電気的に接続され、
前記第３外部端子は、前記第３配線と電気的に接続され、
前記読み出し動作のとき、前記第１外部端子および前記第２外部端子に第１電位差が与えられ、
前記書き込み動作のとき、前記第１外部端子および前記第２外部端子に第２電位差が与えられ、
前記シフト動作のとき、前記第２外部端子および前記第３外部端子に第３電位差が与えられる、請求項８記載の磁気メモリ。
【請求項１０】
第１情報および第２情報が、前記第１磁性層に書き込まれる、請求項１〜９のいずれか１つに記載の磁気メモリ。
【請求項１１】
前記第１磁性層は、第１磁区と、第２磁区とを含み、
前記第１情報は前記第１磁区に書き込まれ、前記第２情報は前記第２磁区に書き込まれる、請求項１０記載の磁気メモリ。
【請求項１２】
半導体基板に、半導体構造を形成する工程であって、  
前記半導体構造は、第１電流通路を有する第１トランジスタと、第２電流通路を有する第２トランジスタと、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層とを含み、  
前記第１半導体層は、前記第１電流通路の一端と電気的に接続され、
前記第２半導体層は、前記第１半導体層と電気的に接続され、
前記第３半導体層は、前記第２半導体層と電気的に接続された、前記半導体構造を形成する工程と、
前記半導体構造の上に、第１磁気構造を形成する工程であって、  
前記第１磁気構造は、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた中間層とを含み、
前記第１磁性層は、前記第１電流通路の一端および前記第１半導体層と電気的に接続された、第１磁気構造を形成する工程と、
前記第１磁気構造の上に、前記第２電流通路の一端および前記第２磁性層と電気的に接続された第１電極構造を形成する工程と、
前記第１電極構造の上に、第３磁性層を含む第２磁気構造を形成する工程と、
前記第２磁気構造の上に、前記第３半導体層と電気的に接続された第２電極構造を形成する工程と、
前記第２電極構造の上に絶縁膜を形成し、前記絶縁膜に孔を形成する工程であって、
前記孔は、前記孔の底部において前記第１電極構造が露出し、前記孔の側部において前記第２電極構造が露出した、前記孔を形成する工程と、
前記孔内に、第４磁性層と導電層とを含む構造体を形成する工程と、
前記構造体と電気的に接続された第３電極構造を形成する工程と、
を備えた磁気メモリの製造方法。
【請求項１３】
第１電流通路を有する第１トランジスタと、
第２電流通路を有する第２トランジスタと、
前記第１電流通路の一端と電気的に接続された、第１導電形の第１半導体層と、
前記第１半導体層と電気的に接続された、第２導電形の第２半導体層と、
前記第２半導体層と電気的に接続された、第１導電形の第３半導体層と、
前記第１電流通路の一端および前記第１半導体層と電気的に接続された、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた中間層と、を含む第１磁気構造と、
前記第１磁気構造の上に設けられた、前記第２電流通路の一端および前記第２磁性層と電気的に接続された第１電極構造と、
前記第１電極構造の上に設けられた、第３磁性層を含む第２磁気構造と、
前記第２磁気構造の上に設けられた、前記第３半導体層と電気的に接続された第２電極構造と、
前記第２電極構造の上に設けられた、絶縁膜と、
前記絶縁膜に設けられた、底部において前記第１電極構造が露出し、側部において前記第２電極構造が露出した孔と、
前記孔に設けられた、構造体と、
前記構造体と電気的に接続された、第３電極構造と、
を備えた磁気メモリ。
【請求項１４】
前記第４磁性層は、前記第２磁性層と静磁結合した、請求項１３記載の磁気メモリ。
【請求項１５】
前記第１磁性層は、
第５磁性層と、
第６磁性層と、
前記第５磁性層と前記第６磁性層との間に設けられた非磁性層と、
を含み、
前記第５磁性層の磁化の向きは、前記第６磁性層の磁化の向きと反対である、請求項１３又は１４に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリおよびその製造方法に関する。
【背景技術】
【０００２】
スピン軌道相互作用を起源とするトルクを用いた３端子型の磁気ランダムアクセスメモリ（ＭＲＡＭ:Magnetic Random Access Memory）が提案されている。磁気メモリにおいて、集積度の向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、集積度の向上が可能な磁気メモリおよびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２磁性層と、中間層と、第３磁性層と、第１電極と、第２電極と、第３電極と、第４磁性層と、回路素子とを含む。前記第２磁性層と前記導電層との間に前記第１磁性層が配置される。前記中間層は、前記第２磁性層と前記第１磁性層との間に設けられる。前記第３磁性層は、前記中間層と前記第１磁性層との間に設けられる。前記第１電極は、前記構造体の第１部分と電気的に接続される。前記第２電極は、前記第１磁性層と前記第３磁性層との間に設けられる。前記第３電極は、前記構造体の第２部分と電気的に接続される。第４磁性層は、前記構造体の第３部分と絶縁されて設けられる。前記回路素子は、前記第１電極と電気的に接続された第１導電形の第１半導体層と、前記第２磁性層と電気的に接続された第１導電形の第２半導体層と、前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気メモリを示す模式的断面図である。
【図２】第１実施形態に係る磁気メモリを示す模式的断面図である。
【図３】第１実施形態に係る磁気メモリの一部の特性を示す模式図である。
【図４】第１実施形態に係る磁気メモリの動作を示す模式図である。
【図５】第１実施形態に係る磁気メモリの動作を示す模式図である。
【図６】第１実施形態に係る磁気メモリの動作を示す模式図である。
【図７】第１実施形態の変形例に係る磁気メモリを示す模式的断面図である。
【図８】第２実施形態に係る磁気メモリを示す模式的断面図である。
【図９】第２実施形態に係る磁気メモリの動作を示す模式図である。
【図１０】第２実施形態に係る磁気メモリの動作を示す模式図である。
【図１１】第２実施形態に係る磁気メモリの動作を示す模式図である。
【図１２】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１３】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１４】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１５】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１６】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１７】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１８】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【図１９】第２実施形態に係る磁気メモリの製造工程を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１および図２は、第１実施形態に係る磁気メモリを示す模式的断面図である。  
図１に示すように、第１実施形態に係る磁気メモリ１００は、構造体１を含む。構造体１は、第１磁性層２と導電層３とを含む。構造体１の第１部分１ａ上には、第１電極４ａが設けられている。図１の例では、第１部分１ａは第１磁性層２上にあるが、実施形態において、第１部分１ａは、導電層３上にあってもよいし、第１磁性層２および導電層３上にあってもよい。構造体１の第１磁性層２上には、第２電極４ｂが設けられている。第２電極４ｂは、第１電極４ａから離れている。構造体１の第２部分１ｂ上には、第３電極４ｃが設けられている。第２部分１ｂは、第１部分１ａから離れている。第２部分１ｂは、導電層３上にあってもよいし、第１磁性層２および導電層３上にあってもよい。導電層３は、非磁性である。導電層３は、例えば、スピン軌道相互作用が大きい導電物を含む。このような導電物としては、例えば、タンタル（Ｔａ）およびプラチナ（Ｐｔ）を挙げることができる。
【０００９】
本明細書で、１つの方向をＸ方向とする。Ｘ方向に対して垂直な１つの方向をＹ方向とする。Ｘ方向およびＹ方向に対して直交する方向をＺ方向とする。  
磁気メモリ１００は、例えば、半導体基板上に形成される。例えば、半導体基板の主面をＸＹ平面とする。図１においては、半導体基板は省略されている。
【００１０】
第２電極４ｂ上には、第２磁性層５が設けられている。第１磁性層２は、第１部分１ａから離れた箇所に第３部分１ｃを有する。図１の例では、第２磁性層５は、第１磁性層２の第３部分１ｃの上方に、第２電極４ｂを介して設けられている。第３部分１ｃは、磁気メモリ１００の読み出しヘッド６に対応する。第２磁性層５上には、絶縁層７が設けられている。絶縁層７上には、第３磁性層８が設けられている。第３磁性層８上には、カップリング層９が設けられている。カップリング層９は、非磁性である。カップリング層９上には、第４磁性層１０が設けられている。第３磁性層８は、第４磁性層１０に非磁性のカップリング層９を挟んで反強磁性結合する。第３磁性層８の磁化の向きは、第４磁性層１０の磁化の向きと反対である。第３磁性層８、カップリング層９、および第４磁性層１０は、シンセティックアンチフェロ（Ｓｙ−ＡＦ：Synthetic Anti-Ferromagnetic）構造の第５磁性層１１である。絶縁層７は、第２磁性層５と第５磁性層１１とによって挟まれている。第２磁性層５、絶縁層７、および第５磁性層１１は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を形成する。この構造は、ＭＴＪ素子である。磁気メモリ１００の読み出しヘッド６は、ＭＴＪ素子を含む。本明細書に添付する図面には、ＭＴＪ素子に対して“ＭＴＪ”の符号を付与する。
【００１１】
第５磁性層１１は参照層である。参照層（第５磁性層１１）の磁化の向きは、固定されている。第２磁性層５はフリー層である。フリー層（第２磁性層５）の磁化の向きは、可変である。第１磁性層２は磁気記録層である。磁気記録層（第１磁性層２）の磁化の向きは、可変である。磁気記録層（第１磁性層２）は、第２磁性層５と静磁結合する。図１の例では、フリー層（第２磁性層５）および磁気記録層（第１磁性層２）の磁化の向きは、Ｚ方向に沿っている。実施形態において、磁化の向きは、Ｚ方向と交差してもよく、任意である。磁化の向きについて、便宜的に、「上向き」または「下向き」として、説明する。
【００１２】
磁気記録層（第１磁性層２）の磁化の向きは、「上向き」か「下向き」のいずれか１つの方向に可変である。第１磁性層２には、磁壁１２によって区切られた、例えば、複数の磁区１３が設定される。磁壁１２は、第１磁性層２中に、第１磁性層２中を横断するように生じる。第１磁性層２に複数の磁区１３を設定すると、例えば、２以上の複数の情報（データ）を、第１磁性層２に記録できる。図１には、第１磁性層２に、４つの磁区１３ａ、１３ｂ、１３ｃ、および１３ｄが設定された例を示す。この場合、４つの情報が、第１磁性層２に記録される。図１に示す例では、磁化の向きが「上向き」の情報が、磁区１３ａおよび磁区１３ｄに記録されている。磁化の向きが「下向き」に対応した情報が、磁区１３ｂおよび磁区１３ｃに記録されている。
【００１３】
磁区１３ａ〜１３ｄに記録された情報は、静磁結合によって第２磁性層（フリー層）５に伝えられる。第２磁性層５には、第２磁性層５の下方にある磁区の“磁化の向き”が伝えられる。例えば、図１に示すように、第２磁性層５の下方にある磁区１３ｄの磁化の向きが「上向き」であれば、第２磁性層５の磁化の向きは、例えば、「上向き」となる。第２磁性層５の下方にある磁区の磁化の向きが「下向き」であれば、第２磁性層５の磁化の向きは、例えば、「下向き」となる。第２磁性層（フリー層）５の磁化の向きと、第５磁性層（参照層）１１の磁化の向きとが、例えば、平行状態となると、ＭＴＪ素子の抵抗値は低くなる。反対に、第２磁性層（フリー層）５の磁化の向きと、第５磁性層（参照層）１１の磁化の向きとが、例えば、反平行状態となると、ＭＴＪ素子の抵抗値は高くなる。読み出しヘッド６は、ＭＴＪ素子の抵抗値に応じて、第１磁性層（磁気記録層）２に記録されていた情報が、例えば“１”であるか“０”であるかを読み出す。
【００１４】
構造体１は、少なくとも第１部分１ａと第２部分１ｂとの間に第４部分１ｄを有する。実施形態では、第４部分１ｄは、導電層３側にある。第４部分１ｄには、第６磁性層１４が、構造体１から絶縁された状態で設けられている。第４部分１ｄは、磁気メモリ１００の書き込みヘッド１５に対応する。第６磁性層１４は、強磁性である。第６磁性層１４の磁化の向きは、固定されている。本実施形態では、第６磁性層１４の磁化の向きは、Ｘ方向に沿っている。第６磁性層１４は、第１磁性層（磁気記録層）２および導電層３に対してバイアス磁界を与える。バイアス磁界は、情報を書き込む際、第１磁性層２の磁化の向きを反転させるために利用される。例えば、第６磁性層１４は、平行状態から反平行状態に反転させやすくなる磁界を、第１磁性層（磁気記録層）２に与える。導電層３に電流を流すと、導電層３中にスピン流が発生する。導電層３中にスピン流が発生すると、導電層３から第１磁性層（磁気記録層）２にスピンが注入される。導電層３から注入されたスピンが「上向き」か「下向き」かによって、第１磁性層（磁気記録層）２の磁化の向きが決定される。導電層３から注入されるスピンの向きは、導電層３に流す電流の向きで決定できる。磁気メモリ１００は、情報の書き込みに際し、導電層３から第１磁性層（磁気記録層）２にスピンを注入する。このような書き込み方式は、例えば、スピン注入方式である。
【００１５】
図２に示すように、第１電極４ａは、第２電極４ｂに第１並列回路１１０ａを介して接続される。第１並列回路１１０ａは、第１抵抗部ｒ１ａおよび第２抵抗部ｒ２ａを含む。第１抵抗部ｒ１ａは、第１電極４ａから第２電極４ｂまでの間の導電層３の抵抗成分である。第２抵抗部ｒ２ａは、第１電極４ａから第２電極４ｂまでの間の第１磁性層２の抵抗成分である。第１抵抗部ｒ１ａの抵抗値は、第２抵抗部ｒ２ａの抵抗値よりも低い。
【００１６】
第３の電極４ｃは、第１電極４ａに第２並列回路１１０ｂを介して接続される。第２並列回路１１０ｂは、第３抵抗部ｒ１ｂおよび第４抵抗部ｒ２ｂを含む。第３抵抗部ｒ１ｂは、第３電極４ｃから第１電極４ａまでの間の導電層３の抵抗成分である。第４抵抗部ｒ２ｂは、第３電極４ｃから第１電極４ａまでの間の第１磁性層２の抵抗成分である。第３抵抗部ｒ１ｂの抵抗値は、第４抵抗部ｒ２ｂ抵抗値よりも低い。
【００１７】
第２の電極４ｂは、第３電極４ｃに、第１並列回路１１０ａと第２並列回路１１０ｂとの直列回路を介して接続される。
【００１８】
磁気メモリ１００は、回路素子１２０を含む。回路素子１２０は、第１導電形の第１半導体層１６、第１導電形の第２半導体層１７、および第２導電形の第３半導体層１８を含む。第１半導体層１６は、第１電極４ａと電気的に接続されている。第２半導体層１７は、第５磁性層１１と電気的に接続されている。本実施形態では、第５磁性層１１のうち、第４磁性層１０と電気的に接続されている。第３半導体層１８は、第１半導体層１６および第２半導体層１８と電気的に接続されている。本実施形態では、第１半導体層１６および第２半導体層１７はｐ形であり、第３半導体層１８はｎ形である。第１半導体層１６および第２半導体層１７は、ダイオードのアノードである。第３半導体層１８は、ダイオードのカソードである。回路素子１２０は、ダイオードＤ１、Ｄ２を含む。ダイオードＤ１のカソードは、ダイオードＤ２のカソードに接続される。本実施形態では、ダイオードＤ１、Ｄ２のカソードどうしを接続しているが、ダイオードＤ１、Ｄ２のアノードどうしを接続するようにしてもよい。ダイオードＤ１、Ｄ２は、例えば、ツェナーダイオードである。
【００１９】
磁気メモリ１００は、第１配線１３０ａ、第２配線１３０ｂ、および第３配線１３０ｃを含む。さらに、磁気メモリ１００は、第１外部端子１４０ａ、第２外部端子１４０ｂ、および第３外部端子１４０ｃを含む。第１外部端子１４０ａは、第１配線１３０ａと電気的に接続されている。第１配線１３０ａは、第５磁性層１１および第２半導体１７と電気的に接続されている。本実施形態では、第１配線１３０ａは、第５磁性層１１のうち、第４磁性層１０と電気的に接続されている。第２外部端子１４０ｂは、第２配線１３０ｂと電気的に接続されている。第２配線１３０ｂは、第２電極４ｂと電気的に接続されている。第３外部端子１４０ｃは、第３配線１３０ｃと電気的に接続されている。第３配線１３０ｃは、第３電極４ｃと電気的に接続されている。第１外部端子１４０ａ、第２外部端子１４０ｂ、および第３外部端子１４０ｃは、磁気メモリ１００の外部にある図示せぬ外部回路に接続可能な端子である。外部回路の一例は、磁気メモリ１００に対する情報の読み出しおよび情報の書き込み等を制御する制御装置を含む回路である。
【００２０】
以下、磁気メモリ１００の動作の例を説明する。  
図３は、第１実施形態に係る磁気メモリの一部の特性を示す模式図である。  
図３は、回路素子１２０の電流−電圧特性を示している。  
図３に示すように、回路素子１２０は、正しきい値Ｖｔｈ、および負しきい値−Ｖｔｈを持つ。第１配線１３０ａと第２配線１３０ｂとの間に与えられる電圧を“配線間電圧Ｖ”とする。配線間電圧Ｖが“−Ｖｔｈ＜Ｖ＜Ｖｔｈ”の範囲にあり、かつ、“Ｖ＜|Ｖｔｈ|”であるとき、回路素子１２０には、電流Ｉが流れない。
【００２１】
配線間電圧Ｖが“Ｖｔｈ≦Ｖ”であるとき、回路素子１２０には、第１配線１３０ａから第２配線１３０ｂに向かって電流Ｉが流れる。配線間電圧Ｖが“Ｖ≦−Ｖｔｈ”であるとき、回路素子１２０には、第２配線１３０ｂから第１配線１３０ａに向かって電流Ｉが流れる。
【００２２】
（読み出し動作）
読み出し動作は、配線間電圧Ｖｒを“Ｖｒ＜|Ｖｔｈ|”として行う。使用する外部端子は、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂである。読み出し動作のとき、第１外部端子１４０ａおよび第２外部端子１４０ｂに第１電位差が与えられる。配線間電圧Ｖｒは、第１電位差に基づいて、“Ｖｒ＜|Ｖｔｈ|”に設定される。
【００２３】
図４は、第１実施形態に係る磁気メモリ１００の動作を示す模式図である。  
図４は、磁気メモリ１００の読み出し動作Ｒ／Ｏを例示している。  
図４には、第１配線１３０ａに正電位を与え、第２配線１３０ｂに第１配線１３０ａよりも低い電圧、例えば、接地電位（０Ｖ）を与えた場合が示されている。配線間電圧Ｖｒは、“０Ｖ≦Ｖｒ＜Ｖｔｈ”とされる。この場合には、電流Ｉが、読み出しヘッド６を介して第１配線１３０ａから第２配線１３０ｂに向かって流れる。電流Ｉの値は、読み出しヘッド６のＭＴＪ素子の抵抗値に応じて変化する。ＭＴＪ素子の抵抗値が低いと電流Ｉの値は大きくなり、ＭＴＪ素子の抵抗値が高いと電流Ｉの値は小さくなる。磁気記録層（第１磁性層２）の、例えば、磁区１３ｄに記録されていた情報は、電流Ｉの値の大小に基づいて、“１”であるのか“０”であるのかが判断される。
【００２４】
磁気メモリ１００は、ＭＴＪ素子の電圧降下を、配線間電圧Ｖｒよりも高くすることができる。この場合には、電流Ｉは流れない。磁区１３ｄに記録されていた情報は、電流Ｉが流れるか流れないかに基づいて、“１”であるのか“０”であるのかが判断される。
【００２５】
図４に示した読み出し動作Ｒ／Ｏの例では、第２配線１３０ｂの電位を、第１配線１３０ａよりも低くした。しかしながら、第２配線１３０ｂの電位は、第１配線１３０ａよりも高くすることもできる。この場合には、電流Ｉが、ＭＴＪ素子を介して第２配線１３０ｂから第１配線１３０ａに向かって流れる。具体的には、第２配線１３０ｂに正電位を与え、第１配線１３０ａに０Ｖを与える。あるいは、第２配線１３０ｂに０Ｖを与え、第１配線１３０ａに負電位を与える。この場合にも、情報が“１”であるのか“０”であるのは、電流Ｉの値の大小、又は電流Ｉが流れるか流れないかに基づいて判断される。
【００２６】
（書き込み動作）
書き込み動作は、配線間電圧Ｖｗを、書き込む情報に応じて“Ｖｔｈ≦Ｖｗ”、又は“−Ｖｗ≦−Ｖｔｈ”として行う。使用する外部端子は、例えば、第１外部端子１４０ａおよび第２外部端子１４０ｂである。書き込み動作のとき、第１外部端子１４０ａおよび第２外部端子１４０ｂに第２電位差が与えられる。配線間電圧Ｖｗは、第２電位差に基づいて、“Ｖｔｈ≦Ｖｗ”、又は“−Ｖｗ≦−Ｖｔｈ”に設定される。
【００２７】
図５は、第１実施形態に係る磁気メモリの動作を示す模式図である。  
図５は、磁気メモリ１００の書き込み動作Ｗ／Ｏを例示している。  
図５には、配線間電圧Ｖｗを“Ｖｔｈ≦Ｖｗ”とする場合が示されている。  
図５に示す状態は、例えば、第１配線１３０ａに正しきい値Ｖｔｈ以上の正電位を与え、第２配線１３０ｂに接地電位（０Ｖ）の電位を与えることで得られる。電流Ｉは、回路素子１２０を介して第１配線１３０ａから第２配線１３０ｂに向かって流れる。この際、導電層３には、電流Ｉが第１電極４ａから第２電極４ｂに向かって、少なくとも導電層３を介して流れる。これにより、導電層３から第１磁性層２にスピンが注入される。これにより、第１磁性層２の磁区１３ａの磁化の向きは、例えば「上向き」となる。磁区１３ａには、磁化の向きが「上向き」に対応した情報が書き込まれる。
【００２８】
磁区１３ａに、磁化の向きが“下向き”に対応した情報を書き込みたい場合には、配線間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ”とすればよい。配線間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ”とするには、例えば、第１配線１３０ａに接地電位（０Ｖ）を与え、第２配線１３０ｂに正しきい値Ｖｔｈ以上の正電位を与えればよい。あるいは第１配線１３０ａに負しきい値−Ｖｔｈ以下の負電位を与え、第２配線１３０ｂに接地電位（０Ｖ）を与えればよい。電流Ｉは、回路素子１２０を介して第２配線１３０ｂから第１配線１３０ａに向かって、少なくとも導電層３を介して流れる。この際、導電層３には、電流Ｉが第２電極４ａから第１電極４ａに向かって流れる。第１磁性層２には、導電層３から図５に示した状態と逆向きのスピンが注入される。これにより、第１磁性層２の磁区１３ａの磁化の向きは、例えば「下向き」となる。磁区１３ａには、磁化の向きが「下向き」に対応した情報が書き込まれる。
【００２９】
（シフト動作）
シフト動作は、配線間電圧Ｖｓｆを、シフトさせる方向に応じて“Ｖｗ＜Ｖｓｆ”、又は“−Ｖｓｆ＜−Ｖｗ”として行う。配線間電圧Ｖｓｆは、第２配線１３０ｂと第３配線１３０ｃとの間の電圧である。使用する外部端子は、例えば、第２外部端子１４０ｂおよび第３外部端子１４０ｃである。シフト動作のとき、第２外部端子１４０ｂおよび第３外部端子１４０ｃに第３電位差が与えられる。配線間電圧Ｖｓｆは、第３電位差に基づいて、“Ｖｗ＜Ｖｓｆ”、又は“−Ｖｓｆ＜−Ｖｗ”に設定される。
【００３０】
図６は、第１実施形態に係る磁気メモリの動作を示す模式図である。  
図６は、磁気メモリ１００のシフト動作Ｓ／Ｏを例示している。  
図６には、配線間電圧Ｖｓｆを“Ｖｗ＜Ｖｓｆ”とする場合が示されている。  
“Ｖｗ＜Ｖｓｆ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも高くした場合である。“−Ｖｓｆ＜−Ｖｗ”は、第３配線１３０ｃの電位を第２配線１３０ｂよりも低くした場合である。シフト動作Ｓ／Ｏでは、例えば、第２配線１３０ｂの電位を接地電位（例えば０Ｖ）に固定し、第３配線１３０ｃの電位を、情報をシフトさせる方向に応じて、正電位又は負電位とする。あるいは情報をシフトさせる方向に応じて、第２配線１３０ｂの電位と第３配線１３０ｃの電位とを入れ換える。
【００３１】
“Ｖｗ＜Ｖｓｆ”のとき、第１シフト電流Ｉｓｆ１が、第３電極４ｃから第２電極４ｂに向かって、第１磁性層２および導電層３を介して流れる（図６参照）。第１シフト電流Ｉｓｆ１が第１磁性層２に磁壁１２を貫通して流れることで、磁壁１２は、第３電極４ｃ側から第２電極４ｂ側へとシフトする。磁区１３ａ〜１３ｄは、第３電極４ｃから第２電極４ｂに向かってシフトする。
【００３２】
“−Ｖｓｆ＜Ｖｗ”のとき、逆向きの第２シフト電流Ｉｓｆ２が、第２電極４ｂから第３電極４ｃに向かって、第１磁性層２および導電層３を介して流れる（第２シフト電流Ｉｓｆ２は、特に図示せず）。第２シフト電流Ｉｓｆ２が第１磁性層２に磁壁１２を貫通して流れることで、磁壁１２は、第２電極４ｂ側から第３電極４ｃ側へとシフトする。磁区１３ａ〜１３ｄは、第２電極４ｂから第３電極４ｃに向かってシフトする。
【００３３】
配線間電圧Ｖｓｆおよび−Ｖｓｆは、例えば、パルス状に与えられる。配線間電圧Ｖｓｆ、又は−Ｖｓｆがパルス状に与えられている間、第１シフト電流Ｉｓｆ１、又は第２シフト電流Ｉｓｆ２が流れる。磁壁１２は、第１シフト電流Ｉｓｆ１および第２シフト電流Ｉｓｆ２が流れている間、移動する。１パルスで磁壁１２が移動する距離は、例えば、磁区１３ａ〜１３ｄの１つ分の距離である。ただし、１パルスで磁壁１２が移動する距離は、これに限られることはない。
【００３４】
図６には、読み出しヘッド６に磁区１３ｃがある場合が示されている。読み出しヘッド６に磁区１３ｃから磁区１３ｂをシフトさせたい場合には、例えば、配線間電圧Ｖｓｆの１パルスを与える。これにより、読み出しヘッド６には、磁区１３ｂがシフトされる。読み出しヘッド６に磁区１３ｃから磁区１３ｄをシフトさせたい場合には、例えば、配線間電圧−Ｖｓｆの１パルスを与える。これにより、読み出しヘッド６には、磁区１３ｄがシフトされる。磁区１３ａ〜１３ｄを、書き込みヘッド１５へシフトさせるときにも、このような動作が行われる。
【００３５】
シフト動作Ｓ／Ｏでは、磁区１３ａ〜１３ｄのうち、読み出したい情報を記録している磁区を、読み出しヘッド６へシフトさせる。また、磁区１３ａ〜１３ｄのうち、情報を書き込みたい磁区を、書き込みヘッド１５にシフトさせる。
【００３６】
シフト動作Ｓ／Ｏの間、第１シフト電流Ｉｓｆ１、および第２シフト電流Ｉｓｆ２は、第１磁性層２だけでなく導電層３にも流れる。導電層３に電流が流れることは、書き込み動作Ｗ／Ｏと同様である。異なるところは、第１磁性層２において磁壁１２が移動しているか、停止しているかである。磁壁１２が移動していれば、導電層３に電流が流れたとしても、第１磁性層２へのスピン注入は抑制される。
【００３７】
言い換えれば、書き込み動作Ｗ／Ｏの間は、磁壁１２を停止させる。これにより、第１磁性層２へのスピン注入を促進する。シフト動作Ｓ／Ｏの間は、磁壁１２を移動させる。これにより、第１磁性層２へのスピン注入を抑制する。磁壁１２を停止させたままなのか、移動させるのかは、第１磁性層２に流す電流の大きさで制御できる。
【００３８】
このような第１実施形態に係る磁気メモリ１００によれば、情報の書き込み方式をスピン注入方式とした磁壁移動メモリ（以下スピン注入磁壁移動メモリという）が提供される。
【００３９】
第１実施形態に係る磁気メモリ１００によれば、読み出し動作Ｒ／Ｏが、第１外部端子１４０ａおよび第２外部端子１４０ｂに与えられた第１電位差に基づいて行われる。書き込み動作Ｗ／Ｏも、第１外部端子１４０ａおよび第２外部端子１４０ｂに与えられた第２電位差に基づいて行われる。このため、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで、外部端子を使い分けなくてもよい。したがって、読み出し動作Ｒ／Ｏと書き込み動作Ｗ／Ｏとで外部端子を使い分ける磁気メモリに比較して、第１の実施形態に係る磁気メモリ１００は、外部端子数を削減できる。
【００４０】
第６磁性層１４は、構造体１の第１部分１ａと構造体１の第２部分１ｂとの間の第４部分１ｄに設けられている。このため、磁気メモリ１００は、構造体１の第１部分１ａと第２部分１ｂとの間の第１磁性層２に、例えば、複数の情報を記録することができる。
【００４１】
構造体１の第２部分１ｂには、第３電極４ｃが電気的に接続されている。このため、構造体１の第１磁性層２を、磁壁移動メモリの、複数の情報を記録する磁気記録層とできる。
【００４２】
さらに、第１配線１３０ａは、読み出し動作Ｒ／Ｏが行われるときだけでなく、書き込み動作Ｗ／Ｏが行われるときにも電位が与えられる。このため、磁気記録層（第１磁性層２）、読み出しヘッド６、および書き込みヘッド１５が集積されるメモリセルアレイにおいては、読み出し動作Ｒ／Ｏ用の配線と書き込み動作Ｗ／Ｏ用の配線とを別々に設けなくてもよい。したがって、メモリセルアレイ内に、読み出し動作Ｒ／Ｏ用の配線と書き込み動作Ｗ／Ｏ用の配線とを備えている磁気メモリに比較して、磁気メモリ１００は、メモリセルアレイの集積度を向上できる。
【００４３】
読み出しヘッド６のＭＴＪ素子には、より高いＴＭＲ比が求められる。これにより、磁気メモリ１００の設計・製造マージンが拡大する。高いＴＭＲ比を得るために、高抵抗状態と低抵抗状態とで抵抗値の差は拡大される。しかし、高抵抗状態における抵抗値を高めすぎると、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に電流が流れ難くなり、ＭＴＪ素子の書き込み特性が低下する。
【００４４】
このような事情に対して、磁気メモリ１００は、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に電流を流さない。このため、書き込み動作Ｗ／Ｏ中にＭＴＪ素子に電流を流す場合に比較して、書き込み特性を低下させずに、高抵抗状態における抵抗値を高めることができる。したがって、磁気メモリ１００は、その設計・製造マージンを拡大できる。
【００４５】
磁気メモリ１００は、ＭＴＪ素子の抵抗値に関わらずに、配線間電圧Ｖｗが、回路素子１２０の正しきい値Ｖｔｈ以上、又は負しきい値−Ｖｔｈ以上になれば、情報を書き込むことができる。このため、ＭＴＪ素子の抵抗値を、書き込み動作の際に与えられる配線間電圧Ｖｗでは、導通しないような値に高めることが可能である。
【００４６】
磁気メモリ１００は、第１磁性層（磁気記録層）２が第２磁性層（フリー層）５に静磁結合する。第１磁性層２の磁区１３ａ〜１３ｄに記録された情報は、読み出しヘッド６において静磁結合により第２磁性層５に伝えられる。磁化の向きを静磁結合によって、第１磁性層（磁気記録層）２から第２磁性層（フリー層）５に伝える場合、第５磁性層（参照層）１１は、シンセティックアンチフェロ（Ｓｙ−ＡＦ）構造とされることが好ましい。Ｓｙ−ＡＦ構造は、磁化の向きを強固に固定できる。このため、静磁結合による第５磁性層（参照層）１１の磁化の反転を抑制できる。磁気メモリ１００の第５磁性層（参照層）１１をＳｙ−ＡＦ構造とすると、磁気メモリ１００の設計・製造マージンは、さらに拡大する。
【００４７】
このように、第１実施形態に係る磁気メモリ１００によれば、外部端子数の削減、集積度の向上、および設計・製造マージンの拡大が可能な磁気メモリを提供できる。
【００４８】
以下、第１実施形態の変形例について説明する。  
（第１実施形態：変形例）  
図７は、第１実施形態の変形例に係る磁気メモリを示す模式的断面図である。  
図７に示すように、第１変形例に係る磁気メモリ１０１は、書き込みヘッド１５に含まれた第６磁性層１４を、導電層３側に代えて、第１磁性層２側に設けた例である。
【００４９】
例えば、書き込みヘッド１５が、読み出しヘッド６から離れて設けられている場合には、第６磁性層１４は、第１磁性層２側に設けることができる。
【００５０】
（第２実施形態）
第２実施形態は、第１実施形態に係る磁気メモリ１００を、メモリセルアレイに集積する場合の一例に関する。  
図８は、磁気メモリを示す模式的断面図である。  
図８に示すように、第２実施形態に係る磁気メモリ２００は、半導体構造２１０、磁気トンネル接合構造ＭＴＪ、第１電極構造２２０、バイアス構造２３０、第２電極構造２４０、絶縁膜２５０、メモリホール２６０、構造体１、および第３電極構造２７０を含む。
【００５１】
半導体構造２１０は、半導体基板２０１に設けられている。半導体構造２１０は、第１トランジスタ２１１、第２トランジスタ２１２、および回路素子１２０を含む。第１トランジスタ２１１、第２トランジスタ２１２、および回路素子１２０は、半導体基板２０１に設けられる。半導体基板２０１の導電形は、例えば、ｐ形である。ｐ形半導体基板２０１に設けられる第１トランジスタ２１１および第２トランジスタ２１２は、ｎチャネル形絶縁ゲート型ＦＥＴである。半導体基板２０１の一例は、シリコン基板である。
【００５２】
第１トランジスタ２１１の電流通路の一端、例えば、ｎ形ドレイン領域２１１ｄは、第１横配線２１３を介して第１外部端子１４０ａと電気的に接続される。第２トランジスタ２１２の電流通路の一端、例えば、ｎ形ドレイン領域２１２ｄは、第２横配線２１４を介して第２外部端子１４０ｂと電気的に接続される。
【００５３】
回路素子１２０は、第１導電形の第１半導体層１６、第１導電形の第２半導体層１７、第２導電形の第３半導体層１８を含む。本実施形態では第１導電形はｎ形であり、第２導電形はｐ形である。ｎ形とｐ形とは逆であってもよい。ｎ形第２半導体層１７は、ｐ形である半導体基板２０１内に設けられ、例えば、第３横配線２１５を介して第１トランジスタ２１１の他端、例えば、ｎ形ソース領域２１１ｓと電気的に接続される。第１横配線２１５上には、第１縦配線２１６が設けられている。ｐ形第３半導体層１８は、例えば、ｎ形第２半導体層１７内に設けられ、ｎ形第２半導体層１７とｐｎ接合を介して電気的に接続される。ｎ形第１半導体層１６は、例えば、ｐ形第３半導体層１８内に設けられ、ｐ形第３半導体層１８とｐｎ接合を介して電気的に接続される。
【００５４】
図８に示す例では、第１配線１３０ａは、第１横配線２１３、第１トランジスタ２１１の電流通路、および第３横配線２１５を含む。第２配線１３０ｂは、第２横配線２１４および第２トランジスタ２１２の電流通路を含む。
【００５５】
半導体構造２１０の上方には、磁気トンネル接合構造ＭＴＪが設けられている。磁気トンネル接合構造ＭＴＪは、第２磁性層５、絶縁層７、および第５磁性層１１を含む。第５磁性層１１は、第３磁性層８、カップリング層９、および第４磁性層１０を含む。第５磁性層１１は、Ｓｙ−ＡＦ構造である。第５磁性層１１に含まれた第４磁性層１０は、第１縦配線２１６上に設けられている。第４磁性層１０は、第１縦配線２１６および第３横配線２１５を介して、ｎ形ソース領域２１１ｓおよび第２半導体層１７と電気的に接続される。第４磁性層１０上には、カップリング層９が設けられている。カップリング層９上には、第３磁性層８が設けられている。第３磁性層８上には、絶縁層７が設けられている。絶縁層７上には、第２磁性層５が設けられている。
【００５６】
磁気トンネル接合構造ＭＴＪの上方には、第１電極構造２２０が設けられている。第１電極構造２２０は、第２トランジスタ２１２の電流通路の他端、例えば、ｎ形ソース領域２１２ｓおよび第２磁性層５と電気的に接続される。本実施形態では、第１電極構造２２０は、第２電極４ｂ、接続電極２２１、および第２縦配線２２２を含む。第２電極４ｂは、接続電極２２１および第２縦配線２２２と電気的に接続される。接続電極２２１は第２磁性層５上に設けられ、第２電極４ｂを第２磁性層５と電気的に接続する。第２縦配線２２２はソース領域２１２ｓ上に設けられ、第２電極４ｂをソース領域２１２ｓに接続する。
【００５７】
第１電極構造２２０の上方には、バイアス構造２３０が設けられている。バイアス構造２３０は、第６磁性層１４を含む。書き込みヘッド１５は、バイアス構造２３０を含む。
【００５８】
バイアス構造２３０の上方には、第２電極構造２４０が設けられている。第２電極構造２４０は、第１半導体層１６と電気的に接続される。本実施形態では、第２電極構造２４０は、第１電極４ａ、第３縦配線２４１を含む。第１電極４ａは、第３縦配線２４１と電気的に接続される。第３縦配線２４１は第１半導体層１６上に設けられ、第１電極４ａを第１半導体層１６と電気的に接続する。
【００５９】
第２電極構造２４０の上方には、絶縁膜２５０が設けられている。絶縁膜２５０は、磁気メモリ２００が備えた構造を、電気的に絶縁する層間絶縁膜である。図８においては、層間絶縁膜を簡略化して示している。層間絶縁膜については、後述する製造方法の説明において詳細に説明する。
【００６０】
絶縁膜２５０には、メモリホール２６０が設けられている。メモリホール２６０は、その底部において第１電極構造２２０が露出する。メモリホール２６０は、その側部において第２電極構造２４０が露出する。
【００６１】
メモリホール２６０内には、構造体１が設けられている。構造体１は、第１磁性層２と導電層３とを含む。本実施形態では、第１磁性層２がメモリホール２６０の底部および側部を含む内壁上に設けられている。第１磁性層２は、メモリホール２６０の底部において、第１電極構造２２０と電気的に接続される。本実施形態では、第２電極４ｂと電気的に接続される。第１磁性層２は、メモリホール２６０の側部において、第２電極構造２４０と電気的に接続される。本実施形態では、第１電極４ａと電気的に接続される。導電層３は、第１磁性層２上に設けられている。読み出しヘッド６は、メモリホール２６０の底部に、第１磁性層２、第２電極４ｂ、接続電極２２１、第２磁性層５、絶縁層７、および第５磁性層を含む。第１磁性層２は、メモリホール２６０の底部において、第２磁性層５と静磁結合する。
【００６２】
絶縁膜２５０上には、第３電極構造２７０が設けられている。第３電極構造２７０は、構造体１と電気的に接続される。第３電極構造２７０は、第３電極４ｃを含む。第３電極４ｃは、例えば、メモリホール２６０の上端と電気的に接続される。第３電極４ｃは、第３外部端子１４０ｃと電気的に接続される。
【００６３】
次に、磁気メモリ２００の動作の例を説明する。  
磁気メモリ２００の動作は、図１に示した磁気メモリ１００の動作と同様である。したがって、以下では、読み出し動作時、書き込み動作時、およびシフト動作時の電流経路を説明する。
【００６４】
（読み出し動作）
図９は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。  
図９は、読み出し動作Ｒ／Ｏを例示している。  
図９に示すように、読み出し動作Ｒ／Ｏのとき、電流経路は、例えば、第１外部端子１４０ａ〜第１横配線２１３〜ドレイン領域２１１ｄ〜ソース領域２１１ｓ〜第３横配線２１５〜第１縦配線２１６〜読み出しヘッド６〜第２電極４ｂ〜第２縦配線２２２〜ソース領域２１２ｓ〜ドレイン領域２１２ｄ〜第２横配線２１４〜第２外部端子１４０ｂである。読み出しヘッド６においては、ＭＴＪ〜接続電極２２１を介する。
【００６５】
（書き込み動作）
図１０は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。  
図１０は、書き込み動作Ｗ／Ｏを例示している。  
図１０に示すように、書き込み動作Ｗ／Ｏのとき、電流経路は、例えば、第１外部端子１４０ａ〜第１横配線２１３〜ドレイン領域２１１ｄ〜ソース領域２１１ｓ〜第３横配線２１５〜回路素子１２０〜第３縦配線２４１〜第１電極４ａ〜導電層３〜書き込みヘッド１５〜第２電極４ｂ〜第２縦配線２２２〜ソース領域２１２ｓ〜ドレイン領域２１２ｄ〜第２横配線２１４〜第２外部端子１４０ｂである。電流経路は、書き込む情報に応じて図１０に示す場合と逆となることがある。
【００６６】
（シフト動作）
図１１は、第２実施形態に係る磁気メモリ２００の動作を示す模式図である。  
図１１は、書き込み動作Ｗ／Ｏを例示している。  
図１１に示すように、シフト動作Ｓ／Ｏのとき、電流経路は、例えば、第３外部端子１４０ｃ〜第１磁性層２〜第２電極４ｂ〜第２縦配線２２２〜ソース領域２１２ｓ〜ドレイン領域２１２ｄ〜第２横配線２１４〜第２外部端子１４０ｂである。電流経路は、情報をシフトさせる方向に応じて図１１に示す場合と逆となることがある。
【００６７】
以下、磁気メモリ２００の製造方法の例を説明する。  
磁気メモリ２００は、例えば、下記１．〜８．のシーケンスを基本として製造することができる。  
１．半導体構造２１０の形成
２．磁気トンネル接合構造（第１磁気構造）ＭＴＪの形成
３．第１電極構造２２０の形成
４．バイアス構造（第２磁気構造）２３０の形成
５．第２電極構造２４０の形成
６．メモリホール２６０の形成
７．構造体１の形成
８．第３電極構造２７０の形成
以下、図面を参照して１．〜８．のシーケンスを説明する。  
図１２〜図１９は、第２実施形態に係る磁気メモリ２００の製造工程を示す模式的断面図である。
【００６８】
（１．半導体構造２１０の形成）
図１２に示すように、半導体基板２０１に半導体構造２１０を形成する。半導体構造２１０は、第１トランジスタ２１１、第２トランジスタ２１２、および回路素子１２０を含む。半導体構造２１０は、周知の方法にしたがって形成されればよい。半導体基板２０１の導電形をｐ形とする。この場合、半導体基板２０１内には、第１トランジスタ２１１のｎ形ソース領域２１１ｓおよびｎ形ドレイン領域２１１ｄ、第２トランジスタ２１２のｎ形ソース領域２１２ｓおよびｎ形ドレイン領域２１２ｄ、回路素子１２０のｎ形第２半導体層１７が形成される。ｎ形第２半導体層１７内には、ｐ形第３半導体層１８が形成される。ｐ形半導体層１８内には、ｎ形第１半導体層１６が形成される。これにより、半導体基板２０１に、半導体構造２１０が形成される。
【００６９】
半導体構造２１０を形成した後、半導体基板２０１上方に、第３横配線２１５を形成する。次いで、半導体基板２０１および第３横配線２１５の上方に、第１横配線２１３および第２横配線２１４を形成する。第１横配線２１３は、第２横配線２１４と、例えば、同一の平面上に存在する。図１２〜図１９には、第２横配線２１４が第１横配線２１３に重ならないように、第２横配線２１４と第１横配線２１３とをずらして描いてある。次いで、第１横配線２１３および第２横配線２１４上に、第１絶縁膜２５０ａを形成する。次いで、絶縁膜２５０ａに、第１縦配線２１６、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ａを形成する。第１縦配線２１６は、第３横配線２１５と電気的に接続される。第１レベル第２縦配線２２２ａは、ソース領域２１２ｓと電気的に接続される。第１レベル第３縦配線２４１ａは、第１半導体層１６と電気的に接続される。
【００７０】
（２．磁気トンネル接合構造の形成）
図１３に示すように、第１絶縁膜２５０ａ、第１縦配線２１６、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ｂ上に、第４磁性層１０となる磁性膜を形成する。次いで、磁性膜上に、カップリング層９となる非磁性膜を形成する。次いで、非磁性膜上に、第３磁性層８となる磁性膜を形成する。次いで、磁性膜上に、絶縁層７となる絶縁膜を形成する。次いで、絶縁膜上に、第２磁性層５となる磁性膜を形成する。次いで、磁性膜上に、接続電極２２１となる導電体膜を形成する。これにより、積層体が、第１絶縁膜２５０ａ、第１縦配線２１６、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ｂ上に形成される。次いで、積層体をパターニングする。第１縦配線２１６上には、第４磁性層１０、カップリング層９、および第３磁性層８を含む第５磁性層１１が形成される。さらに、第５磁性層１１上には、絶縁層７、第２磁性層５、および接続電極２２１が形成される。これにより、第１縦配線２１６上には、磁気トンネル接合構造ＭＴＪが形成される。磁気トンネル接合構造ＭＴＪは、第５磁性層１１、絶縁層７、第２磁性層５を含む。
【００７１】
第１絶縁膜２５０ａ、磁気トンネル接合構造ＭＴＪ、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ｂ上に、第２絶縁膜２５０ｂを形成する。次いで、第２絶縁膜２５０ｂの表面を、例えば、接続電極２２１の表面まで後退させる。第２絶縁膜２５０ｂの表面は平坦化される。第２絶縁膜２５０ｂの表面を平坦化するとき、例えば、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）が用いられる。ＣＭＰの際、接続電極２２１は、磁気トンネル接合構造ＭＴＪを保護する保護層として機能する。磁気トンネル接合構造ＭＴＪは、接続電極２２１によって、例えば、ＣＭＰによる衝撃や研磨から保護される。
【００７２】
第２絶縁膜２５０ｂに、第２レベル第２縦配線２２２ｂおよび第２レベル第３縦配線２４１ｂを形成する。第２レベル第２縦配線２２２ｂは、第１レベル第２縦配線２２２ｂと電気的に接続される。第２レベル第３縦配線２４１ｂは、第１レベル第３縦配線２４１ｃと電気的に接続される。第２レベル第２縦配線２２２ｂおよび第２レベル第３縦配線２４１ｂは、例えば、第２絶縁膜２５０ｂに形成されたホールにＣＭＰにより埋め込まれる。このＣＭＰの際にも、接続電極２２１は、磁気トンネル接合構造ＭＴＪを保護する。
【００７３】
（３．第１電極構造２２０の形成）
図１４に示すように、第２絶縁膜２５０ｂ、接続電極２２１、第２レベル第２縦配線２２２ｂ、および第２レベル第３縦配線２４１ｂ上に、第２電極４ｂとなる導電体膜を形成する。次いで、導電体膜をパターニングし、第２電極４ｂを形成する。第２電極４ｂは、接続電極２２１および第２レベル第２縦配線２２２ｂと電気的に接続される。これにより、第１電極構造２２０が形成される。次いで、第２絶縁膜２５０ａおよび第２電極４ｂ上に第３絶縁膜２５０ｃを形成する。次いで、第３絶縁膜２５０ｃの表面を平坦化する。次いで、例えば、第３絶縁膜２５０ｃ、および第２電極４ｂ上に、第４絶縁膜２５０ｄを形成する。
【００７４】
（４．バイアス構造２３０の形成）
図１５に示すように、第４絶縁膜２５０ｄ上に、第５絶縁膜２５０ｅとなる絶縁膜を形成する。次いで、絶縁膜をパターニングする。これにより、磁気トンネル接合構造ＭＴＪの上方に、例えば、円筒状の第５絶縁膜２５０ｅが形成される。次いで、第４絶縁膜２５０ｄおよび第５絶縁膜２５０ｅ上に、第６磁性層１４となる磁性膜を形成する。次いで、磁性膜を異方性エッチングし、第５絶縁膜２５０ｅの側壁上にリング状に残す。これにより、第４絶縁膜２５０ｄ上にはリング状の第６磁性層１４が形成され、バイアス構造２３０が形成される。
【００７５】
図１６に示すように、第４絶縁膜２５０ｄ、第６磁性層１４、および第５絶縁膜２５０ｅ上に、第６絶縁膜２５０ｆを形成する。次いで、第６絶縁膜２５０ｆの表面を平坦化する。次いで、例えば、第５絶縁膜２５０ｅ、第６磁性層１４、および第６絶縁膜２５０ｆ上に、第７絶縁膜２５０ｇを形成する。次いで、第７絶縁膜２５０ｇ、第６絶縁膜２５０ｆ、第４絶縁膜２５０ｄ、および第３絶縁膜２５０ｃに第３レベル第３縦配線２４１ｃを形成する。第３レベル第３縦配線２４１ｃは、第２レベル第３縦配線２４１ｂと電気的に接続される。
【００７６】
（５．第２電極構造２４０の形成）
図１７に示すように、第７絶縁膜２５０ｇおよび第３レベル第３縦配線層２４１ｃ上に、第１電極４ａとなる導電体膜を形成する。次いで、導電体膜をパターニングし、第１電極４ａを形成する。第１電極４ａは、第３レベル第３縦配線層２４１ｃから、第５絶縁膜２５０ｅの上方へ延びる。第１電極４ａは、第３レベル第３縦配線層２４１ｃと電気的に接続される。これにより、第２電極構造２４０が形成される。次いで、第７絶縁膜２５０ｇおよび第１電極４ａ上に第８絶縁膜２５０ｈを形成する。次いで、第８絶縁膜２５０ｈの表面を平坦化する。次いで、例えば、第８絶縁膜２５０ｈおよび第１電極４ａ上に、第９絶縁膜２５０ｉを形成する。
【００７７】
（６．メモリホール２６０の形成）
図１８に示すように、第９絶縁膜２５０ｉ、第１電極４ａ、第７絶縁膜２５０ｇ、第５絶縁膜２５０ｅ、および第４絶縁膜２５０ｄに、第２電極４ｂに達するメモリホール２６０を形成する。メモリホール２６０の側部には、第１電極構造２４０が露出する。本実施形態では、第１電極４ａが露出する。メモリホール２６０の底部には、第２電極構造２２０が露出する。本実施形態では、第２電極４ｂが露出する。
【００７８】
メモリホール２６０を形成するとき、接続電極２２１は、磁気トンネル接合構造ＭＴＪを保護する。メモリホール２６０を形成するとき、異方性エッチング、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が用いられる。ＲＩＥ工程において、第２電極４ｂは、例えば、オーバーエッチングされる。第２電極４ｂの下方には、磁気トンネル接合ＭＴＪが形成されている。しかし、第２電極４ｂと磁気トンネル接合ＭＴＪとの間には、接続電極２２１が存在する。接続電極２２１は、第２電極４ｂが、過剰にオーバーエッチングされたとき、磁気トンネル接合構造ＭＴＪを保護する。このため、エッチングが、磁気トンネル接合構造ＭＴＪにまで進行することを抑制できる。エッチングの進行を抑制できる結果、例えば、第２磁性層５の膜厚変動等が抑制される。したがって、磁気メモリ２００が備えた磁気トンネル接合構造ＭＴＪは、製造プロセスに起因して発生する抵抗値のばらつきを、より小さい範囲に抑えこむことができる。
【００７９】
（７．構造体１の形成）
図１９に示すように、メモリホール２６０の底部および側部を含む内壁上に、第１磁性層２を形成する。第１磁性層２は、メモリホール２６０の底部において、第１電極構造２２０と電気的に接続される。本実施形態では、第２電極４ｂと電気的に接続される。第１磁性層２は、メモリホール２６０の側部において、第２電極構造２４０と電気的に接続される。本実施形態では、第１電極４ａと電気的に接続される。第１磁性層２は、メモリホール２６０の側部において、第５絶縁膜２５０ｅによって第６磁性層１４から絶縁される。次いで、第１磁性層２上に、導電層３を形成する。これにより、メモリホール２６０の内壁上には、第１磁性層２と導電層３とを含む構造体１が形成される。
【００８０】
（８．第３電極構造２７０の形成）
構造体１のうち、第９絶縁膜２５０ｉの上面にある部分を除去する。次いで、構造体１の上端、および第９絶縁膜２５０ｉの上面に第３電極４ｃを形成する。これにより、第９絶縁膜２５０ｉおよび構造体１上には、第３電極４ｃを含む第３電極構造２７０が形成される。
【００８１】
第２実施形態に係る磁気メモリ２００は、例えば、図１２〜図１９を参照して説明した製造方法により製造することができる。  
このような磁気メモリ２００の製造方法であると、磁気トンネル接合構造ＭＴＪを形成した後に、メモリホール２６０および構造体１を形成する。構造体１は、磁気記録層となる第１磁性層２、およびスピン注入の際に使用される導電層３を含む。
【００８２】
このように、本実施形態に係る製造方法によれば、スピン注入磁壁移動メモリを製造する際、磁気トンネル接合構造ＭＴＪを形成するプロセスと、スピン注入および磁壁移動に必要な構造を形成するプロセスとを分ける。このため、双方のプロセスは、互いに干渉しない。したがって、スピン注入磁壁移動メモリの製造プロセスは、容易化される。
【００８３】
本実施形態においては、図１３を参照して説明したように、磁気トンネル接合構造ＭＴＪを形成するプロセスが、途中で中断されない。このため、参照層となる第５磁性層１１、絶縁層７、およびフリー層となる第２磁性層５は、プロセスを中断することなく、連続して形成できる。プロセスを中断せずに形成された磁気トンネル接合構造ＭＴＪは、途中でプロセスを中断した磁気トンネル接合構造ＭＴＪに比較して、例えば、電気特性のばらつきを小さく抑えることができる。したがって、電気的特性に優れた磁気トンネル接合構造ＭＴＪが得られる。
【００８４】
本実施形態に係る製造方法は、接続電極２２１を、磁気トンネル接合構造ＭＴＪ上に形成する。接続電極２２１は、製造プロセスの間、磁気トンネル接合構造ＭＴＪを保護する。このため、製造プロセス中に、例えば、ＣＭＰ工程やＲＩＥ工程があったとしても、磁気トンネル接合構造ＭＴＪは、これらの工程の影響を受け難くなる。したがって、本実施形態に係る製造方法は、例えば、プロセスのゆらぎ（process fluctuation）に強い。
【００８５】
実施形態によれば、集積度の向上が可能な磁気メモリおよびその製造方法を提供できる。
【００８６】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、磁気メモリに含まれた、第１磁性層２、導電層３、第２磁性層５、絶縁層７、第６磁性層１１などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することができる。また、本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００８７】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８８】
その他、本発明の実施形態として上述した磁気メモリを基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶素子および不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
【００９０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
１…構造体、  １ａ…第１部分、  １ｂ…第２部分、  １ｃ…第３部分、  １ｄ…第４部分、  ２…第１磁性層、  ３…導電層、  ４ａ…第１電極、  ４ｂ…第２電極、  ４ｃ…第３電極、  ５…第２磁性層、  ６…読み出しヘッド、  ７…絶縁層、  ８…第３磁性層、  ９…カップリング層、  １０…第４磁性層、  １１…第５磁性層、  １２…磁壁、  １３ａ〜１３ｄ…磁区、  １４…第６磁性層、  １５…書き込みヘッド、  １６…第１導電形の第１半導体層、  １７…第１導電形の第２半導体層、  １８…第２導電形の第３半導体層、  １００…磁気メモリ、  １０１…磁気メモリ、  １１０ａ…第１並列回路、  １１０ｂ…第２並列回路、  １２０…回路素子、  １３０ａ…第１配線、  １３０ｂ…第２配線、  １３０ｃ…第３配線、  １４０ａ…第１外部端子、  １４０ｂ…第２外部端子、  １４０ｃ…第３外部端子、  Ｄ１…ダイオード、  Ｄ２…ダイオード、  ｒ１ａ…第１抵抗部、  ｒ２ａ…第２抵抗部、  ｒ１ｂ…第３抵抗部、  ｒ２ｂ…第４抵抗部、  ＭＴＪ…磁気トンネル接合構造、  ２００…磁気メモリ、  ２０１…半導体基板、  ２１０…半導体構造、  ２１１…第１トランジスタ、  ２１２…第２トランジスタ、  ２１３…第１横配線、  ２１４…第２横配線、  ２１５…第３横配線、  ２１６…第１縦配線、  ２２０…第１電極構造、  ２２１…接続電極、  ２２２…第２縦配線、  ２２２ａ…第１レベル第２縦配線、  ２２２ｂ…第２レベル第２縦配線、  ２３０…バイアス構造、  ２４０…第２電極構造、  ２４１…第３縦配線、  ２４１ａ…第１レベル第３縦配線、  ２４１ｂ…第２レベル第３縦配線、  ２４１ｃ…第３レベル第３縦配線、  ２５０…絶縁膜、  ２５０ａ…第１絶縁膜、  ２５０ｂ…第２絶縁膜、  ２５０ｃ…第３絶縁膜、  ２５０ｄ…第４絶縁膜、  ２５０ｅ…第５絶縁膜、  ２５０ｆ…第６絶縁膜、  ２５０ｇ…第７絶縁膜、  ２５０ｈ…第８絶縁膜、  ２５０ｉ…第９絶縁膜、  ２６０…メモリホール、  ２７０…第３電極構造
【図１】
2017059593.tif 000003
【図２】
2017059593.tif 000004
【図３】
2017059593.tif 000005
【図４】
2017059593.tif 000006
【図５】
2017059593.tif 000007
【図６】
2017059593.tif 000008
【図７】
2017059593.tif 000009
【図８】
2017059593.tif 000010
【図９】
2017059593.tif 000011
【図１０】
2017059593.tif 000012
【図１１】
2017059593.tif 000013
【図１２】
2017059593.tif 000014
【図１３】
2017059593.tif 000015
【図１４】
2017059593.tif 000016
【図１５】
2017059593.tif 000017
【図１６】
2017059593.tif 000018
【図１７】
2017059593.tif 000019
【図１８】
2017059593.tif 000020
【図１９】
2017059593.tif 000021
【手続補正書】
【提出日】平成28年8月29日(2016.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１磁性層と導電層とを含む構造体と、
第２磁性層であって、前記第２磁性層と前記導電層との間に前記第１磁性層が配置された、前記第２磁性層と、
前記構造体の第１部分と電気的に接続された第１電極と、
前記第１磁性層と前記第２磁性層との間に設けられた第２電極と、
第３磁性層と、
前記第３磁性層と前記第２磁性層との間に設けられた中間層と、
前記構造体の第２部分と電気的に接続された第３電極と、
前記構造体の第３部分と絶縁されて設けられた第４磁性層と、
回路素子であって、
前記第１電極と電気的に接続された第１導電形の第１半導体層と、
前記第３磁性層と電気的に接続された第１導電形の第２半導体層と、
前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層と
を含む、前記回路素子と、
を備えた磁気メモリ。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記第３磁性層は、
第５磁性層と、
第６磁性層と、
前記第５磁性層と前記第６磁性層との間に設けられた非磁性層と、
を含み、
前記第５磁性層の磁化の向きは、前記第６磁性層の磁化の向きと反対である、請求項１〜５のいずれか１つに記載の磁気メモリ。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記第３磁性層および前記第２半導体層と電気的に接続された第１配線と、
前記第２電極と電気的に接続された第２配線と、
前記第３電極と電気的に接続された第３配線と、
をさらに備えた、請求項１〜６のいずれか１つに記載の磁気メモリ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の実施形態によれば、磁気メモリは、第１磁性層と導電層とを含む構造体と、第２磁性層と、第１電極と、第２電極と、第３磁性層と、中間層と、第３電極と、第４磁性層と、回路素子とを含む。前記第２磁性層と前記導電層との間に前記第１磁性層が配置される。前記第１電極は、前記構造体の第１部分と電気的に接続される。前記第２電極は、前記第１磁性層と前記第２磁性層との間に設けられる。前記中間層は、前記第３磁性層と前記第２磁性層との間に設けられる。前記第３電極は、前記構造体の第２部分と電気的に接続される。第４磁性層は、前記構造体の第３部分と絶縁されて設けられる。前記回路素子は、前記第１電極と電気的に接続された第１導電形の第１半導体層と、前記第３磁性層と電気的に接続された第１導電形の第２半導体層と、前記第１半導体層および前記第２半導体層と電気的に接続された第２導電形の第３半導体層とを含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
磁気メモリ１００は、回路素子１２０を含む。回路素子１２０は、第１導電形の第１半導体層１６、第１導電形の第２半導体層１７、および第２導電形の第３半導体層１８を含む。第１半導体層１６は、第１電極４ａと電気的に接続されている。第２半導体層１７は、第５磁性層１１と電気的に接続されている。本実施形態では、第５磁性層１１のうち、第４磁性層１０と電気的に接続されている。第３半導体層１８は、第１半導体層１６および第２半導体層１７と電気的に接続されている。本実施形態では、第１半導体層１６および第２半導体層１７はｐ形であり、第３半導体層１８はｎ形である。第１半導体層１６および第２半導体層１７は、ダイオードのアノードである。第３半導体層１８は、ダイオードのカソードである。回路素子１２０は、ダイオードＤ１、Ｄ２を含む。ダイオードＤ１のカソードは、ダイオードＤ２のカソードに接続される。本実施形態では、ダイオードＤ１、Ｄ２のカソードどうしを接続しているが、ダイオードＤ１、Ｄ２のアノードどうしを接続するようにしてもよい。ダイオードＤ１、Ｄ２は、例えば、ツェナーダイオードである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
磁気メモリ１００は、第１配線１３０ａ、第２配線１３０ｂ、および第３配線１３０ｃを含む。さらに、磁気メモリ１００は、第１外部端子１４０ａ、第２外部端子１４０ｂ、および第３外部端子１４０ｃを含む。第１外部端子１４０ａは、第１配線１３０ａと電気的に接続されている。第１配線１３０ａは、第５磁性層１１および第２半導体層１７と電気的に接続されている。本実施形態では、第１配線１３０ａは、第５磁性層１１のうち、第４磁性層１０と電気的に接続されている。第２外部端子１４０ｂは、第２配線１３０ｂと電気的に接続されている。第２配線１３０ｂは、第２電極４ｂと電気的に接続されている。第３外部端子１４０ｃは、第３配線１３０ｃと電気的に接続されている。第３配線１３０ｃは、第３電極４ｃと電気的に接続されている。第１外部端子１４０ａ、第２外部端子１４０ｂ、および第３外部端子１４０ｃは、磁気メモリ１００の外部にある図示せぬ外部回路に接続可能な端子である。外部回路の一例は、磁気メモリ１００に対する情報の読み出しおよび情報の書き込み等を制御する制御装置を含む回路である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
磁区１３ａに、磁化の向きが“下向き”に対応した情報を書き込みたい場合には、配線間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ”とすればよい。配線間電圧Ｖｗを“−Ｖｔｈ≦−Ｖｗ”とするには、例えば、第１配線１３０ａに接地電位（０Ｖ）を与え、第２配線１３０ｂに正しきい値Ｖｔｈ以上の正電位を与えればよい。あるいは第１配線１３０ａに負しきい値−Ｖｔｈ以下の負電位を与え、第２配線１３０ｂに接地電位（０Ｖ）を与えればよい。電流Ｉは、回路素子１２０を介して第２配線１３０ｂから第１配線１３０ａに向かって、少なくとも導電層３を介して流れる。この際、導電層３には、電流Ｉが第２電極４ｂから第１電極４ａに向かって流れる。第１磁性層２には、導電層３から図５に示した状態と逆向きのスピンが注入される。これにより、第１磁性層２の磁区１３ａの磁化の向きは、例えば「下向き」となる。磁区１３ａには、磁化の向きが「下向き」に対応した情報が書き込まれる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
回路素子１２０は、第１導電形の第１半導体層１６、第１導電形の第２半導体層１７、第２導電形の第３半導体層１８を含む。本実施形態では第１導電形はｎ形であり、第２導電形はｐ形である。ｎ形とｐ形とは逆であってもよい。ｎ形第２半導体層１７は、ｐ形である半導体基板２０１内に設けられ、例えば、第３横配線２１５を介して第１トランジスタ２１１の他端、例えば、ｎ形ソース領域２１１ｓと電気的に接続される。第３横配線２１５上には、第１縦配線２１６が設けられている。ｐ形第３半導体層１８は、例えば、ｎ形第２半導体層１７内に設けられ、ｎ形第２半導体層１７とｐｎ接合を介して電気的に接続される。ｎ形第１半導体層１６は、例えば、ｐ形第３半導体層１８内に設けられ、ｐ形第３半導体層１８とｐｎ接合を介して電気的に接続される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
（２．磁気トンネル接合構造の形成）
図１３に示すように、第１絶縁膜２５０ａ、第１縦配線２１６、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ａ上に、第４磁性層１０となる磁性膜を形成する。次いで、磁性膜上に、カップリング層９となる非磁性膜を形成する。次いで、非磁性膜上に、第３磁性層８となる磁性膜を形成する。次いで、磁性膜上に、絶縁層７となる絶縁膜を形成する。次いで、絶縁膜上に、第２磁性層５となる磁性膜を形成する。次いで、磁性膜上に、接続電極２２１となる導電体膜を形成する。これにより、積層体が、第１絶縁膜２５０ａ、第１縦配線２１６、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ａ上に形成される。次いで、積層体をパターニングする。第１縦配線２１６上には、第４磁性層１０、カップリング層９、および第３磁性層８を含む第５磁性層１１が形成される。さらに、第５磁性層１１上には、絶縁層７、第２磁性層５、および接続電極２２１が形成される。これにより、第１縦配線２１６上には、磁気トンネル接合構造ＭＴＪが形成される。磁気トンネル接合構造ＭＴＪは、第５磁性層１１、絶縁層７、第２磁性層５を含む。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
第１絶縁膜２５０ａ、磁気トンネル接合構造ＭＴＪ、第１レベル第２縦配線２２２ａ、および第１レベル第３縦配線２４１ａ上に、第２絶縁膜２５０ｂを形成する。次いで、第２絶縁膜２５０ｂの表面を、例えば、接続電極２２１の表面まで後退させる。第２絶縁膜２５０ｂの表面は平坦化される。第２絶縁膜２５０ｂの表面を平坦化するとき、例えば、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）が用いられる。ＣＭＰの際、接続電極２２１は、磁気トンネル接合構造ＭＴＪを保護する保護層として機能する。磁気トンネル接合構造ＭＴＪは、接続電極２２１によって、例えば、ＣＭＰによる衝撃や研磨から保護される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
第２絶縁膜２５０ｂに、第２レベル第２縦配線２２２ｂおよび第２レベル第３縦配線２４１ｂを形成する。第２レベル第２縦配線２２２ｂは、第１レベル第２縦配線２２２ａと電気的に接続される。第２レベル第３縦配線２４１ｂは、第１レベル第３縦配線２４１ａと電気的に接続される。第２レベル第２縦配線２２２ｂおよび第２レベル第３縦配線２４１ｂは、例えば、第２絶縁膜２５０ｂに形成されたホールにＣＭＰにより埋め込まれる。このＣＭＰの際にも、接続電極２２１は、磁気トンネル接合構造ＭＴＪを保護する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
（３．第１電極構造２２０の形成）
図１４に示すように、第２絶縁膜２５０ｂ、接続電極２２１、第２レベル第２縦配線２２２ｂ、および第２レベル第３縦配線２４１ｂ上に、第２電極４ｂとなる導電体膜を形成する。次いで、導電体膜をパターニングし、第２電極４ｂを形成する。第２電極４ｂは、接続電極２２１および第２レベル第２縦配線２２２ｂと電気的に接続される。これにより、第１電極構造２２０が形成される。次いで、第２絶縁膜２５０ｂおよび第２電極４ｂ上に第３絶縁膜２５０ｃを形成する。次いで、第３絶縁膜２５０ｃの表面を平坦化する。次いで、例えば、第３絶縁膜２５０ｃ、および第２電極４ｂ上に、第４絶縁膜２５０ｄを形成する。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2017059593.tif 000022
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2017059593.tif 000023
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2017059593.tif 000024
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2017059593.tif 000025
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2017059593.tif 000026
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2017059593.tif 000027